【手続補正書】
【提出日】平成20年3月3日(2008.3.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）のアドレス指定を行うためのアドレス値生成方法であって、複数のアドレスフラグメントを生成し、生成されたアドレスフラグメントの一部だけを最大許容値と比較するステップを備え、
第１のアドレス値に対する第１のアドレスフラグメントと、第１のアドレスフラグメントに連続し第２のアドレス値に対する第２のアドレスフラグメントとを生成する生成ステップと、
複数のアドレスフラグメントのうち全ての他のアドレスフラグメントのみを最大許容値と比較する比較ステップと、
を備え、
前記比較ステップは、第１のアドレスフラグメントを最大許容値と比較することを特徴とする、アドレス値生成方法。
【請求項２】
比較された前記アドレスフラグメントが前記最大許容値を超えている場合、前記アドレスフラグメントを破棄するステップと、
前記アドレスフラグメントが前記最大許容値を超えていない場合、前記アドレスフラグメントを受け入れるステップと、
をさらに備えることを特徴とする、請求項１に記載のアドレス値生成方法。
【請求項３】
生成された前記アドレスフラグメントを並べ替える並べ替えステップをさらに備え、
前記並べ替えステップは、比較される前記アドレスフラグメントを、前記比較ステップの前に並べ替えることを特徴とする、請求項１または２のいずれかに記載のアドレス値生成方法。
【請求項４】
最上位ビットである少なくとも１つのビットを、アドレスフラグメントまたは並べ替えられたアドレスフラグメントの少なくともいずれかに追加するステップをさらに備えることを特徴とする、請求項１〜３のいずかに記載のアドレス値生成方法。
【請求項５】
前記比較されたアドレスフラグメントは、最上位ビットとして１が追加される奇数アドレスフラグメントであることを特徴とする、請求項１〜４のいずれかに記載のアドレス値生成方法。
【請求項６】
前記比較されたアドレスフラグメントを破棄するステップ、または受け入れるステップに対応して、偶数アドレスフラグメントが生成されることを特徴とする、請求項１〜５のいずれかに記載のアドレス値生成方法。
【請求項７】
最初のクロック周期の間、比較されるための奇数アドレスフラグメント及び次の偶数アドレスフラグメントを少なくとも発生させるステップと、
前記比較された奇数アドレスフラグメントを破棄する場合、最初のクロック周期の間に偶数アドレスフラグメントを出力するステップと、
前記比較された奇数アドレスフラグメントを受け入れる場合、最初のクロック周期の間に、前記比較された奇数アドレスフラグメントを出力し、シフトレジスタのレジスタ値を保持するステップと、
最初のクロック周期に続く第２のクロック周期の間、偶数アドレスフラグメントを出力するステップと、
を備えることを特徴とする、請求項１〜５のいずれかに記載のアドレス値生成方法。
【請求項８】
次の奇数アドレスフラグメントを発生させるステップと、
シフトレジスタのレジスタ（１２０ａ−１２０ｄ）に、前記次の奇数アドレスフラグメントを入力するステップと、
を備えることを特徴とする、請求項１〜７のいずれかに記載のアドレス値生成方法。
【請求項９】
次の偶数アドレスフラグメント及び次の奇数アドレスフラグメントは、フィードバック関数（ｇ（ｘ））によって生成されることを特徴とする、請求項７または８のいずれかに記載のアドレス値生成方法。
【請求項１０】
インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）のアドレス指定を行うためのアドレス値生成方法であって、複数のアドレスフラグメントを生成し、生成されたアドレスフラグメントの一部だけを比較するステップを備え、
第１のアドレス値に対する第１のアドレスフラグメントと、第１のアドレスフラグメントに連続し第２のアドレス値に対する第２のアドレスフラグメントとを生成する生成ステップと、
複数のアドレスフラグメントのうち全ての他のアドレスフラグメントのみを、並べ替えられたときに範囲外であることが知られている格納されたアドレスフラグメントと比較する比較ステップと、
を備え、
前記比較ステップは、第１のアドレスフラグメントを格納されたアドレスフラグメントと比較することを特徴とする、アドレス値生成方法。
【請求項１１】
生成された前記アドレスフラグメントを並べ替える並べ替えステップをさらに備え、
前記並べ替えステップは、比較される前記アドレスフラグメントを、前記比較ステップの後に並べ替えることを特徴とする、請求項１０に記載のアドレス値生成方法。
【請求項１２】
インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）のアドレス指定を行うためのアドレス値生成装置（１００、２００、３００）であって、複数のアドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ、１４０ｂ）と、生成されたアドレスフラグメントの一部だけを最大許容値と比較するように構成された比較手段（１６０、２６０、３６０）とを備え、
前記複数のアドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ、１４０ｂ）は、第１のアドレス値に対する第１のアドレスフラグメントと、第１のアドレスフラグメントに連続し第２のアドレス値に対する第２のアドレスフラグメントとを生成するように構成され、
前記比較手段（１６０、２６０、３６０）は、複数のアドレスフラグメントのうち全ての他のアドレスフラグメントのみを最大許容値と比較し、その結果、第１のアドレスフラグメントを最大許容値と比較するように構成されることを特徴とする、アドレス値生成装置。
【請求項１３】
比較された前記アドレスフラグメントが前記最大許容値を超えている場合、前記アドレスフラグメントを破棄し、そうでなければ前記アドレスフラグメントを受け入れるようにに構成される選択手段（１５０）をさらに備えることを特徴とする、請求項１２に記載のアドレス値生成装置。
【請求項１４】
前記アドレスフラグメントを並べ替えるように構成される並べ替え手段（１３０ａ、１３０ｂ）をさらに備え、
前記並べ替え手段は、比較手段（１６０、２６０、３６０）の前に設けられることを特徴とする、請求項１２または１３のいずれかに記載のアドレス値生成装置。
【請求項１５】
アドレス値を生成するために、最上位ビットである少なくとも１つのビットを、アドレスフラグメントまたは並べ替えられたアドレスフラグメントの少なくともいずれかに追加する切り替え手段（１７０）をさらに備えることを特徴とする、請求項１２〜１４のいずれかに記載のアドレス値生成装置。
【請求項１６】
前記比較されたアドレスフラグメントは、最上位ビットとして１が追加されるアドレスフラグメントであることを特徴とする、請求項１２〜１５のいずれかに記載のアドレス値生成装置。
【請求項１７】
前記アドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ）は、比較されたアドレスフラグメントを破棄するか、または受け入れることに対応して、次の偶数アドレスフラグメントを生成するように構成されることを特徴とする、請求項１２〜１６のいずれかに記載のアドレス値生成装置。
【請求項１８】
前記アドレスフラグメントを生成する手段は、
最初のクロック周期の間、比較されるためのアドレスフラグメントを生成するように構成される、所定個数のレジスタ（１１０ａ−１１０ｄ）を備えるシフトレジスタと、
比較されるためのアドレスフラグメントに基づいて、最初のクロック周期の間に次の偶数アドレスフラグメントを生成するように構成される、アドレスフラグメント計算手段（１４０）と、
比較されたアドレスフラグメントを破棄する場合、最初のクロック周期の間に、最初の制御信号（Ｍ）に対応して偶数アドレスフラグメントを出力し、比較されたアドレスフラグメントを受け入れる場合、最初のクロック周期の間に、比較されたアドレスフラグメントを出力し、最初のクロック周期に続く第２のクロック周期の間、偶数アドレスフラグメントを出力するように構成される、選択手段（１５０）と、
比較されたアドレスフラグメントを受け入れる場合、第２の制御信号（Ｅ）に対応して、最初のクロック周期の間前記レジスタの現在の値を保持するように構成されるシフトレジスタと、
を備えることを特徴とする、請求項１２〜１６のいずれかに記載のアドレス値生成装置。
【請求項１９】
アドレスフラグメント計算ユニット手段（１４０ａ、１４０ｂ）は、偶数アドレスフラグメントに基づいて次の奇数アドレスフラグメントを生成し、前記次の奇数アドレスフラグメントをシフトレジスタにフィードバックするように構成されることを特徴とする、請求項１８に記載のアドレス値生成装置。
【請求項２０】
アドレスフラグメント計算手段（１４０ａ、１４０ｂ）は、フィードバック機能を用いて、次の偶数及び奇数アドレスフラグメントを生成するように構成されることを特徴とする、請求項１８または１９のいずれかに記載のアドレス値生成装置。
【請求項２１】
プロセッサによって実行される、読み込み可能なプログラム手段を備えるソフトウェアによって実装されることを特徴とする、請求項１２〜２０のいずれかに記載のアドレス値生成装置。
【請求項２２】
特定用途向ＩＣとして実装されることを特徴とする、請求項１２〜２０のいずれかに記載のアドレス値生成装置。
【請求項２３】
フィールドプログラマブルゲートアレイとして実装されることを特徴とする、請求項１２〜２０のいずれかに記載のアドレス値生成装置。
【請求項２４】
最大長の疑似雑音系列を生成するように構成されるシフトレジスタをさらに備えることを特徴とする、請求項１２〜２３のいずれかに記載のアドレス値生成装置。
【請求項２５】
インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）のアドレス指定を行うためのアドレス値生成装置（１００、２００、３００）であって、複数のアドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ、１４０ｂ）と、生成されたアドレスフラグメントの一部だけを比較するように構成された比較手段（１６０、２６０、３６０）とを備え、
前記複数のアドレスフラグメントを生成する手段（１１０ａ−１１０ｄ、１４０ａ、１４０ｂ）は、第１のアドレス値に対する第１のアドレスフラグメントと、第１のアドレスフラグメントに連続し第２のアドレス値に対する第２のアドレスフラグメントとを生成するように構成され、
前記比較手段（１６０、２６０、３６０）は、複数のアドレスフラグメントのうち全ての他のアドレスフラグメントのみを、並べ替えられたときに範囲外であることが知られている格納されたアドレスフラグメントと比較し、その結果、第１のアドレスフラグメントを格納されたアドレスフラグメントと比較するように構成されることを特徴とする、アドレス値生成装置。
【請求項２６】
前記アドレスフラグメントを並べ替えるように構成される並べ替え手段（１３０ａ、１３０ｂ）をさらに備え、
前記並べ替え手段は、比較手段（１６０、２６０、３６０）の後に設けられることを特徴とする、請求項２５に記載のアドレス値生成装置。
【請求項２７】
メモリのアドレス指定を行うために、請求項１２〜２６のいずれかに記載の、インタリーバメモリであるメモリ（３１）及びアドレス値生成装置（１００、２００、３００）を備え、１ブロックのデータをインタリーブすることを特徴とする、インタリーバ。
【請求項２８】
メモリのアドレス指定を行うために、請求項１２〜２６のいずれかに記載の、デインタリーバメモリであるメモリ（３１）及びアドレス値生成装置（１００、２００、３００）を備え、１ブロックのデータをインタリーブすることを特徴とする、デインタリーバ。
【請求項２９】
メモリのアドレス指定を行うためのアドレス値を生成するために、請求項１２〜２６のいずれかに記載の、インタリーバメモリまたはデインタリーバメモリであるメモリ（３１）及び装置を備えることを特徴とする、データ通信のための通信機器。
【請求項３０】
携帯ラジオ端末、ページャ、発信機、電子手帳、またはスマートフォンであることを特徴とする、請求項２９に記載の通信機器。
【請求項３１】
携帯電話（１）であることを特徴とする、請求項２９に記載の通信機器。
【請求項３２】
請求項２８に記載のデインタリーバを備えることを特徴とする、データを受信するための通信機器。
【請求項３３】
セット・トップ・ボックス、テレビ受像機、または携帯テレビ受像機であることを特徴とする、請求項３２に記載の通信機器。
【請求項３４】
請求項１〜１１のいずれかに記載の方法を実行するための命令を備えるコンピュータで読み込み可能な媒体の上で実施されたソフトウェアプログラム製品であって、
前記製品は、プロセッサによって実行されることを特徴とする、ソフトウェアプログラム製品。