【手続補正書】
【提出日】平成20年8月5日(2008.8.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、複数の標準レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、命令をフェッチおよび実行するように構成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む接頭部を含み、
標準レジスタの数は、ＣＰＵアーキテクチャによって規定される汎用レジスタの数より少ないか、または等しく、拡張レジスタの数は、前記ＣＰＵアーキテクチャによって規定される汎用レジスタの数よりも多い、ＣＰＵ。
【請求項２】  前記標準レジスタセットは、ｘ８６アーキテクチャによって規定される８個の３２ビット汎用レジスタを含む、請求項１に記載のＣＰＵ。
【請求項３】  前記８個の３２ビット汎用レジスタは、ＥＡＸレジスタ、ＥＢＸレジスタ、ＥＣＸレジスタ、ＥＤＸレジスタ、ＥＳＰレジスタ、ＥＢＰレジスタ、ＥＳＩレジスタおよびＥＤＩレジスタを含む、請求項２に記載のＣＰＵ。
【請求項４】  前記接頭部は、拡張レジスタ接頭バイトを含み、前記拡張レジスタ接頭バイトは、拡張レジスタキーフィールドを含み、前記拡張レジスタキーフィールドの内容は、前記拡張レジスタ接頭バイトが、前記少なくとも１つの拡張レジスタにアクセスするのに必要な前記情報を含むかどうかを示す、請求項１に記載のＣＰＵ。
【請求項５】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、ｘ８６アーキテクチャによって規定される複数の３２ビット汎用レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、拡張レジスタの数は、前記ｘ８６アーキテクチャによって規定される汎用レジスタの数よりも多く、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、可変長ｘ８６命令をフェッチおよび実行するように構
成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む拡張レジスタ接頭バイトを含み、
前記拡張レジスタ接頭バイトのない前記命令は、前記標準レジスタのうちの選択されたレジスタを識別するのに十分なレジスタ識別情報を含み、前記拡張レジスタ接頭バイトは、前記拡張レジスタのうちの選択されたレジスタを識別するのに必要な付加的なレジスタ識別情報を含む、ＣＰＵ。
【請求項６】  前記拡張レジスタ接頭バイトを含めて前記命令をコード化したものは、前記実行コアによってアクセスされる前記少なくとも１つの拡張レジスタを識別する、請求項５に記載のＣＰＵ。
【請求項７】  前記標準レジスタセットは、前記ｘ８６アーキテクチャによって規定される８個の３２ビット汎用レジスタを含み、前記拡張レジスタセットは、前記標準レジスタセットの前記８個の３２ビット汎用レジスタ、および前記ｘ８６アーキテクチャによって規定されない８個の付加的な３２ビットレジスタを含む、請求項２または５に記載のＣＰＵ。
【請求項８】  前記拡張レジスタ接頭バイトは、拡張レジスタキーフィールドを含み、前記拡張レジスタキーフィールドの内容は、前記拡張レジスタ接頭バイトが、前記少なくとも１つの拡張レジスタにアクセスするのに必要な前記情報を含むかどうかを示す、請求項５に記載のＣＰＵ。
【請求項９】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、ＣＰＵアーキテクチャによって規定される複数の汎用レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、拡張レジスタの数は、前記ＣＰＵアーキテクチャによって規定される汎用レジスタの数よりも多く、前記拡張レジスタの幅は、前記ＣＰＵアーキテクチャによって規定される汎用レジスタの幅よりも大きく、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、命令をフェッチおよび実行するように構成され、前記実行コアは、（ｉ）前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、（ｉｉ）前記命令が、少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む接頭部を含む場合、および（ｉｉｉ）前記少なくとも１つの拡張レジスタの内容全体にアクセスすべきであるという表示を前記接頭部が含む場合、前記少なくとも１つの拡張レジスタの内容全体にアクセスすることによって命令に応答するように構成される、ＣＰＵ。
【請求項１０】  前記ＣＰＵアーキテクチャは、ｘ８６アーキテクチャであり、前記汎用レジスタの前記幅は３２ビットであり、前記拡張レジスタの前記幅は６４ビットである、請求項９に記載のＣＰＵ。
【請求項１１】  前記標準レジスタセットは、前記ｘ８６アーキテクチャによって規定されるＥＡＸレジスタ、ＥＢＸレジスタ、ＥＣＸレジスタ、ＥＤＸレジスタ、ＥＳＰレジスタ、ＥＢＰレジスタ、ＥＳＩレジスタおよびＥＤＩレジスタを含む、請求項５または１０に記載のＣＰＵ。
【請求項１２】  前記標準レジスタセットは、前記拡張レジスタセットのサブセットであり、標準レジスタは、拡張レジスタの下位の部分である、請求項１１に記載のＣＰＵ。
【請求項１３】  前記接頭部を含めて前記命令をコード化したものは、前記実行コアによってアクセスされる前記少なくとも１つの拡張レジスタを識別する、請求項１または９に記載のＣＰＵ。
【請求項１４】  前記実行コアは、可変長ｘ８６命令をフェッチおよび実行するように構成される、請求項１または９に記載のＣＰＵ。
【請求項１５】  前記接頭部は、拡張レジスタ接頭バイトを含み、前記拡張レジスタ接頭バイトは、（ｉ）拡張レジスタキーフィールドを含み、前記拡張レジスタキーフィールドの内容は、前記拡張レジスタ接頭バイトが、前記少なくとも１つの拡張レジスタにアクセスするのに必要な前記情報を含むかどうかを示し、前記拡張レジスタ接頭バイトはさらに、（ｉｉ）オペランドサイズオーバーライドビットを含み、前記オペランドサイズオーバーライドビットの値は、前記少なくとも１つの拡張レジスタの内容全体にアクセスすべきかどうかを示す、請求項９に記載のＣＰＵ。
【請求項１６】  拡張レジスタ接頭バイトは、拡張レジスタキーフィールドが予め定められた拡張レジスタキー値を含む場合のみ、前記少なくとも１つの拡張レジスタにアクセスするのに必要な前記情報、および前記少なくとも１つの拡張レジスタの内容全体にアクセスすべきであるという前記表示を含む、請求項９に記載のＣＰＵ。
【請求項１７】  前記拡張レジスタモードが大域的にイネーブルされているかどうかを示す情報を記憶するための制御レジスタと、
前記拡張レジスタモードが現在のプロセスによってイネーブルされているかどうかを示す情報を記憶するためのフラグレジスタと、
前記ＣＰＵの演算モードを示す信号を生成するための生成手段とをさらに含み、前記拡張レジスタモードが大域的にイネーブルされ、かつ現在のプロセスによってイネーブルされている場合、前記信号は、前記ＣＰＵが前記拡張レジスタモードで演算していることを示す、請求項１、５または９に記載のＣＰＵ。
【請求項１８】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、複数の標準レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、命令をフェッチおよび実行するように構成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む接頭部を含み、
前記接頭部のない前記命令は、前記標準レジスタのうちの選択されたレジスタを識別するのに十分なレジスタ識別情報を含み、前記命令の前記接頭部は、前記拡張レジスタのうちの選択されたレジスタを識別するのに必要な付加的なレジスタ識別情報を含む、ＣＰＵ。
【請求項１９】  前記標準レジスタセットは、ｘ８６アーキテクチャによって規定される８個の３２ビット汎用レジスタを含む、請求項１８に記載のＣＰＵ。
【請求項２０】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、複数の標準レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、命令をフェッチおよび実行するように構成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む接頭部を含み、
前記標準レジスタセットは、ｘ８６アーキテクチャによって規定される８個の３２ビット汎用レジスタを含み、
前記８個の３２ビット汎用レジスタは、ＥＡＸレジスタ、ＥＢＸレジスタ、ＥＣＸレジスタ、ＥＤＸレジスタ、ＥＳＰレジスタ、ＥＢＰレジスタ、ＥＳＩレジスタおよびＥＤＩレジスタを含み、
前記拡張レジスタセットは、前記標準レジスタセットの前記８個の３２ビット汎用レジスタ、および前記ｘ８６アーキテクチャによって規定されない８個の付加的な３２ビットレジスタを含む、ＣＰＵ。
【請求項２１】  前記接頭部のない前記命令は、前記標準レジスタのうちの選択されたレジスタを識別するのに十分なレジスタ識別情報を含み、前記命令の前記接頭部は、前記拡張レジスタのうちの選択されたレジスタを識別するのに必要な付加的なレジスタ識別情報を含む、請求項１、９または２０に記載のＣＰＵ。
【請求項２２】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、複数の標準レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、命令をフェッチおよび実行するように構成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む接頭部を含み、
前記接頭部は、拡張レジスタ接頭バイトを含み、前記拡張レジスタ接頭バイトは、拡張レジスタキーフィールドを含み、前記拡張レジスタキーフィールドの内容は、前記拡張レジスタ接頭バイトが、前記少なくとも１つの拡張レジスタにアクセスするのに必要な前記情報を含むかどうかを示す、ＣＰＵ。
【請求項２３】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、複数の標準レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、命令をフェッチおよび実行するように構成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む接頭部を含み、前記中央処理装置（ＣＰＵ）はさらに、
前記拡張レジスタモードが大域的にイネーブルされているかどうかを示す情報を記憶するための制御レジスタと、
前記拡張レジスタモードが現在のプロセスによってイネーブルされているかどうかを示す情報を記憶するためのフラグレジスタと、
前記ＣＰＵの演算モードを示す信号を生成するための生成手段とを含み、前記拡張レジスタモードが大域的にイネーブルされ、かつ現在のプロセスによってイネーブルされている場合、前記信号は、前記ＣＰＵが前記拡張レジスタモードで演算していることを示す、ＣＰＵ。
【請求項２４】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、ｘ８６アーキテクチャによって規定される複数の３２ビット汎用レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、拡張レジスタの数は、前記ｘ８６アーキテクチャによって規定される汎用レジスタの数よりも多く、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、可変長ｘ８６命令をフェッチおよび実行するように構成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするの
に必要な情報を含む拡張レジスタ接頭バイトを含み、
前記標準レジスタセットは、前記ｘ８６アーキテクチャによって規定される８個の３２ビット汎用レジスタを含み、前記拡張レジスタセットは、前記標準レジスタセットの前記８個の３２ビット汎用レジスタ、および前記ｘ８６アーキテクチャによって規定されない８個の付加的な３２ビットレジスタを含む、ＣＰＵ。
【請求項２５】  前記拡張レジスタ接頭バイトのない前記命令は、標準レジスタのうちの選択されたレジスタを識別するのに十分なレジスタ識別情報を含み、前記拡張レジスタ接頭バイトは、前記拡張レジスタのうちの選択されたレジスタを識別するのに必要な付加的なレジスタ識別情報を含む、請求項２４に記載のＣＰＵ。
【請求項２６】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、ｘ８６アーキテクチャによって規定される複数の３２ビット汎用レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、拡張レジスタの数は、前記ｘ８６アーキテクチャによって規定される汎用レジスタの数よりも多く、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、可変長ｘ８６命令をフェッチおよび実行するように構成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む拡張レジスタ接頭バイトを含み、
前記拡張レジスタ接頭バイトは、拡張レジスタキーフィールドを含み、前記拡張レジスタキーフィールドの内容は、前記拡張レジスタ接頭バイトが、前記少なくとも１つの拡張レジスタにアクセスするのに必要な前記情報を含むかどうかを示す、ＣＰＵ。
【請求項２７】  前記拡張レジスタ接頭バイトは、前記拡張レジスタキーフィールドが予め定められた拡張レジスタキー値を含む場合のみ、前記少なくとも１つの拡張レジスタにアクセスするのに必要な前記情報を含む、請求項４、８、２２または２６に記載のＣＰＵ。
【請求項２８】  中央処理装置（ＣＰＵ）であって、
標準レジスタセットと拡張レジスタセットとを含むレジスタファイルを含み、前記標準レジスタセットは、ｘ８６アーキテクチャによって規定される複数の３２ビット汎用レジスタを含み、前記拡張レジスタセットは、複数の拡張レジスタを含み、拡張レジスタの数は、前記ｘ８６アーキテクチャによって規定される汎用レジスタの数よりも多く、前記中央処理装置（ＣＰＵ）はさらに、
前記レジスタファイルに結合され、前記ＣＰＵの演算モードを示す信号を受取るための実行コアを含み、前記実行コアは、可変長ｘ８６命令をフェッチおよび実行するように構成され、前記実行コアは、前記ＣＰＵが拡張レジスタモードで演算していることを前記信号が示す場合、少なくとも１つの拡張レジスタにアクセスすることによって、命令に応答するように構成され、前記命令は、前記少なくとも１つの拡張レジスタにアクセスするのに必要な情報を含む拡張レジスタ接頭バイトを含み、前記中央処理装置（ＣＰＵ）はさらに、
前記拡張レジスタモードが大域的にイネーブルされているかどうかを示す情報を記憶するための制御レジスタと、
前記拡張レジスタモードが現在のプロセスによってイネーブルされているかどうかを示す情報を記憶するためのフラグレジスタと、
前記ＣＰＵの演算モードを示す信号を生成するための生成手段とを含み、前記拡張レジスタモードが大域的にイネーブルされ、かつ現在のプロセスによってイネーブルされている場合、前記信号は、前記ＣＰＵが前記拡張レジスタモードで演算していることを示す、ＣＰＵ。