【手続補正書】
【提出日】令和1年10月15日(2019.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法であって、
ｙ方向に積み重ねられた２つ以上のｐ拡散領域であって、前記２つ以上のｐ拡散領域の各々がｘ方向の２つ以上のフィンを含み、前記２つ以上のｐ拡散領域の各々がｎ型ウェル内にｐ型ドーピングを有するアイランドを含む、２つ以上のｐ拡散領域、または
前記ｙ方向に積み重ねられた２つ以上のｎ拡散領域であって、前記２つ以上のｎ拡散領域の各々が前記ｘ方向の２つ以上のフィンを含み、前記２つ以上のｎ拡散領域の各々がｐ型ウェル内にｎ型ドーピングを有するアイランドを含む、２つ以上のｎ拡散領域
のうちの少なくとも１つを有する少なくとも第１の論理セルを形成するステップを含む、方法。
【請求項２】
異なるフィンカウントを有する第１のｐ拡散領域および第２のｐ拡散領域、または
異なるフィンカウントを有する第１のｎ拡散領域および第２のｎ拡散領域
のうちの少なくとも１つを有する前記第１の論理セルを形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記２つ以上のｐ拡散領域のうちの少なくとも１つに関連する少なくとも第１のローカル電力レール、または
前記２つ以上のｎ拡散領域のうちの少なくとも１つに関連する少なくとも第２のローカル電力レール
のうちの少なくとも１つを有する分散された電力レールネットワークを形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記第１のローカル電力レールが、前記２つ以上のｐ拡散領域のうちの少なくとも１つに専用され、かつ／または
前記第２のローカル電力レールが、前記２つ以上のｎ拡散領域のうちの少なくとも１つに専用される、請求項３に記載の方法。
【請求項５】
異なるレベルのｐ型インプラントによって形成された第１のｐ拡散領域および第２のｐ拡散領域、または
異なるレベルのｎ型インプラントによって形成された第１のｎ拡散領域および第２のｎ拡散領域
のうちの少なくとも１つを有する前記第１の論理セルを形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
第１のｐ拡散領域内に形成された第１のｐｆｅｔおよび第２のｐ拡散領域内に形成された第２のｐｆｅｔであって、前記第１のｐｆｅｔおよび前記第２のｐｆｅｔが、異なるしきい電圧もしくはチャネル長を有する、第１のｐ拡散領域内に形成された第１のｐｆｅｔおよび第２のｐ拡散領域内に形成された第２のｐｆｅｔ、あるいは
第１のｎ拡散領域内に形成された第１のｎｆｅｔおよび第２のｎ拡散領域内に形成された第２のｎｆｅｔであって、前記第１のｎｆｅｔおよび前記第２のｎｆｅｔが、異なるしきい電圧もしくはチャネル長を有する、第１のｎ拡散領域内に形成された第１のｎｆｅｔおよび第２のｎ拡散領域内に形成された第２のｎｆｅｔ
のうちの少なくとも１つを有する前記第１の論理セルを形成するステップをさらに含む、請求項１に記載の方法。
【請求項７】
比率論理を有する２入力ＮＡＮＤゲートとして前記第１の論理セルを形成するステップを含み、第１のフィンカウントが第２のフィンカウントと異なる、請求項１に記載の方法。
【請求項８】
前記第１のｐ拡散領域内に２フィンに等しい前記第１のフィンカウントを有する２つのｐｆｅｔを形成するステップ、および接続された前記２つのｐｆｅｔを並列に接続するステップと、
２つのｎｆｅｔを形成するステップであって、前記２つのｎｆｅｔの各々が４フィンに等しい前記第２のフィンカウントを有し、前記４フィンのうちの２つが前記第１のｎ拡散領域内にあり、前記４フィンのうちの２つが別のｎ拡散領域内にある、ステップ、および前記２つのｎｆｅｔを直列に接続するステップとをさらに含む、請求項７に記載の方法。
【請求項９】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間で共有される、少なくとも１つのポリ線を形成するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記第１の論理セルの前記第１のｐ拡散領域と別のｐ拡散との間の前記少なくとも１つのポリ線上にポリカットを配置するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間の前記少なくとも１つのポリ線上に少なくとも１つのゲートビアを形成するステップ、および金属−拡散（ＭＤ）層を前記少なくとも１つのゲートビアに接続するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法であって、
第１の論理セル境界を有する第１の論理セルを第２の論理セル境界を有する第２の論理セルに隣接して配置するステップであって、前記第１の論理セル境界および前記第２の論理セル境界が共通縁部を有し、
前記第１の論理セルが、第１のフィンカウントを有する第１のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび第２のフィンカウントを有する第１のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含み、
前記第２の論理セルが、前記第１のフィンカウントを有する第２のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび前記第２のフィンカウントを有する第２のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含む、
配置するステップと、
前記共通縁部を横断し、前記第１の論理セルの前記第１のｐ拡散領域および前記第２の論理セルの前記第２のｐ拡散領域を接合する第１のｐ拡散フィル、または
前記共通縁部を横断し、前記第１の論理セルの前記第１のｎ拡散領域および前記第２の論理セルの前記第２のｎ拡散領域を接合する第１のｎ拡散フィル
のうちの少なくとも１つを形成するステップとを含む、方法。
【請求項１３】
前記第１のｐ拡散フィルを有する、前記第１の論理セルの前記第１のｐ拡散領域および前記第２の論理セルの前記第２のｐ拡散領域、または
前記第１のｎ拡散フィルを有する、前記第１の論理セルの前記第１のｎ拡散領域および前記第２の論理セルの前記第２のｎ拡散領域
のうちの少なくとも１つの拡散の長さ（ＬＯＤ）を延ばすステップを含む、請求項１２に記載の方法。
【請求項１４】
前記第１の論理セルの前記第１のｐ拡散領域および前記第２の論理セルの前記第２のｐ拡散領域が、共通の第１の電位にあり、かつ／または
前記第１の論理セルの前記第１のｎ拡散領域および前記第２の論理セルの前記第２のｎ拡散領域が、共通の第２の電位にある、請求項１２に記載の方法。
【請求項１５】
前記共通の第１の電位における前記第１のｐ拡散フィルと第１の金属層との間の接続、または
前記共通の第２の電位における前記第１のｎ拡散フィルと第２の金属層との間の接続
のうちの少なくとも１つを形成するステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記共通の第１の電位が電力レールの電位に相当し、前記共通の第２の電位が接地レールまたはローカル相互接続の電位に相当する、請求項１５に記載の方法。
【請求項１７】
前記電力レールまたは前記接地レールのうちの少なくとも１つが、前記第１の論理セルの前記拡散領域と前記第２の論理セルの前記拡散領域との間の空間内に分散される、請求項１６に記載の方法。
【請求項１８】
前記第１の論理セルまたは前記第２の論理セルの少なくとも１つのポリ線をフローティングさせるステップをさらに含み、前記少なくとも１つのポリ線が前記共通縁部に隣接し、前記第１のｐ拡散領域、前記第２のｐ拡散領域、前記第１のｎ拡散領域、または前記第２のｎ拡散領域のうちの少なくとも１つと交差する、請求項１２に記載の方法。
【請求項１９】
前記第１のフィンカウントが、前記第２のフィンカウントとは異なる、請求項１２に記載の方法。
【請求項２０】
前記第１の論理セルが、前記第１のフィンカウントと前記第２のフィンカウントとの間の比率論理を有する２入力ＮＡＮＤゲートである、請求項１９に記載の方法。
【請求項２１】
前記２入力ＮＡＮＤゲートを形成するステップが、
２つのｐｆｅｔを並列に接続するステップであって、前記２つのｐｆｅｔの各々が、前記第１のｐ拡散領域上に形成された２フィンに等しい前記第１のフィンカウントを有する、ステップと、
２つのｎｆｅｔを直列に接続するステップであって、前記２つのｎｆｅｔの各々が４フィンに等しい前記第２のフィンカウントを有し、前記第１の論理セルの前記第１のｎ拡散領域上に形成された前記４フィンのうちの２つと別のｎ拡散領域上に形成された前記４フィンのうちの２つとが、前記第１のｎ拡散領域と直列に接続される、ステップとを含む、請求項２０に記載の方法。
【請求項２２】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間で少なくとも１つのポリ線を共有するステップを含む、請求項２１に記載の方法。
【請求項２３】
前記２つのｐｆｅｔと前記２つのｎｆｅｔとの間の少なくとも１つのポリ線上に少なくとも１つのゲートビアを形成するステップを含む、請求項２１に記載の方法。
【請求項２４】
前記少なくとも１つのゲートビアを金属−拡散（ＭＤ）層に接続するステップを含む、請求項２３に記載の方法。
【請求項２５】
前記第２の論理セルが、各ｐｆｅｔが２フィンに等しい前記第１のフィンカウントを有し、少なくとも前記第２のｐ拡散領域を含む２つのｐ拡散領域内に形成される２つのｐｆｅｔと、各ｎｆｅｔが２フィンに等しい前記第２のフィンカウントを有し、少なくとも前記第２のｎ拡散領域を含む２つのｎ拡散領域内に形成される２つのｎｆｅｔとを含むインバータである、請求項２４に記載の方法。
【請求項２６】
前記第１の論理セルの前記第１のｐ拡散領域と別のｐ拡散領域との間の少なくとも１つのポリ線上にポリカットを配置するステップを含む、請求項２０に記載の方法。
【請求項２７】
前記第１もしくは第２のｎ拡散領域または第１もしくは第２のｐ拡散領域のうちの少なくとも１つのインプラントもしくはしきい電圧を調整するステップをさらに含む、請求項１２に記載の方法。
【請求項２８】
前記第１もしくは第２のｎ拡散領域または第１もしくは第２のｐ拡散領域のうちの少なくとも１つの中に形成されたゲートのチャネル長を調整するステップをさらに含む、請求項１２に記載の方法。
【請求項２９】
ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計する方法であって、
２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第１の全行高さ論理セルを含む第１の全行を形成するステップと、
２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第２の全行高さ論理セルを含む第２の全行を前記第１の全行に隣接して形成するステップであって、
前記第１の全行および前記第２の全行の２つ以上のｐ拡散領域はｙ方向に積み重ねられ、前記２つ以上のｐ拡散領域の各々がｘ方向の２つ以上のフィンを含み、前記２つ以上のｐ拡散領域の各々がｎ型ウェル内にｐ型ドーピングを有するアイランドを含む、または
前記第１の全行および前記第２の全行の２つ以上のｎ拡散領域はｙ方向に積み重ねられ、前記２つ以上のｎ拡散領域の各々が前記ｘ方向の２つ以上のフィンを含み、前記２つ以上のｎ拡散領域の各々がｐ型ウェル内にｎ型ドーピングを有するアイランドを含む、ステップと、
前記第１の全行と前記第２の全行との間に１つまたは複数の副行を散在させるステップであって、前記１つまたは複数の副行のうちの少なくとも第１の副行が、少なくとも１つのｐ拡散領域および少なくとも１つのｎ拡散領域を含む第１の半行高さ論理セルを含み、
前記第１の半行高さ論理セルの前記少なくとも１つのｐ拡散領域が、前記第１の全行高さ論理セルもしくは前記第２の全行高さ論理セルの前記２つ以上のｐ拡散領域のうちの１つに隣接し、かつ／または
前記第１の半行高さ論理セルの前記少なくとも１つのｎ拡散領域が、前記第１の全行高さ論理セルもしくは前記第２の全行高さ論理セルの前記２つ以上のｎ拡散領域のうちの１つに隣接する、ステップとを含む方法。
【請求項３０】
前記第１の全行高さ論理セルに対して前記第２の全行高さ論理セルを垂直方向にミラー反転することなく、前記第２の全行高さ論理セルを形成するステップを含む、請求項２９に記載の方法。
【請求項３１】
前記１つまたは複数の副行のうちの２つの隣接する副行の隣接する半行高さセルを、互いに対して垂直方向にミラー反転することによって、前記１つまたは複数の副行のうちの前記２つの隣接する副行の隣接する半行高さセルを形成するステップを含む、請求項２９に記載の方法。
【請求項３２】
前記第１の半行高さ論理セルの前記少なくとも１つのｐ拡散領域、および前記第１の全行高さ論理セルまたは前記第２の全行高さ論理セルの前記２つ以上のｐ拡散領域のうちの１つの拡散の長さを、少なくとも１つのｐ拡散フィルを用いて延ばすステップをさらに含む、請求項２９に記載の方法。
【請求項３３】
前記第１の半行高さ論理セルの前記少なくとも１つのｎ拡散領域、および前記第１の全行高さ論理セルまたは前記第２の全行高さ論理セルの前記２つ以上のｎ拡散領域のうちの１つの拡散の長さを、少なくとも１つのｎ拡散フィルを用いて延ばすステップをさらに含む、請求項２９に記載の方法。
【請求項３４】
プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
２つ以上のｐ拡散領域であって、ｙ方向に積み重ねられ、前記２つ以上のｐ拡散領域の各々がｘ方向の２つ以上のフィンを含み、前記２つ以上のｐ拡散領域の各々がｎ型ウェル内にｐ型ドーピングを有するアイランドを含む、２つ以上のｐ拡散領域、または
２つ以上のｎ拡散領域であって、前記ｙ方向に積み重ねられ、前記２つ以上のｎ拡散領域の各々が前記ｘ方向の２つ以上のフィンを含み、前記２つ以上のｎ拡散領域の各々がｐ型ウェル内にｎ型ドーピングを有するアイランドを含む、２つ以上のｎ拡散領域
のうちの少なくとも１つを有する少なくとも第１の論理セルを形成するためのコードを含む、非一時的コンピュータ可読記憶媒体。
【請求項３５】
プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
第１の論理セル境界を有する第１の論理セルを第２の論理セル境界を有する第２の論理セルに隣接して配置するためのコードであって、前記第１の論理セル境界および前記第２の論理セル境界が共通縁部を有し、
前記第１の論理セルが、第１のフィンカウントを有する第１のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび第２のフィンカウントを有する第１のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含み、
前記第２の論理セルが、前記第１のフィンカウントを有する第２のｐ拡散領域上に形成された少なくとも１つのｐｆｅｔおよび前記第２のフィンカウントを有する第２のｎ拡散領域上に形成された少なくとも１つのｎｆｅｔを含む、
コードと、
前記共通縁部を横断し、前記第１の論理セルの前記第１のｐ拡散領域および前記第２の論理セルの前記第２のｐ拡散領域を接合する第１のｐ拡散フィル、または
前記共通縁部を横断し、前記第１の論理セルの前記第１のｎ拡散領域および前記第２の論理セルの前記第２のｎ拡散領域を接合する第１のｎ拡散フィル
のうちの少なくとも１つを形成するためのコードとを含む、非一時的コンピュータ可読記憶媒体。
【請求項３６】
プロセッサによって実行されると、ｆｉｎｆｅｔベースの論理セルを有する集積回路を設計するための動作を前記プロセッサに実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体が、
２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第１の全行高さ論理セルを含む第１の全行を形成するためのコードと、
２つ以上のｐ拡散領域または２つ以上のｎ拡散領域のうちの少なくとも１つを含む、少なくとも第２の全行高さ論理セルを含む第２の全行を前記第１の全行に隣接して形成するためのコードであって、
前記第１の全行および前記第２の全行の２つ以上のｐ拡散領域はｙ方向に積み重ねられ、前記２つ以上のｐ拡散領域の各々がｘ方向の２つ以上のフィンを含み、前記２つ以上のｐ拡散領域の各々がｎ型ウェル内にｐ型ドーピングを有するアイランドを含む、または
前記第１の全行および前記第２の全行の２つ以上のｎ拡散領域は前記ｙ方向に積み重ねられ、前記２つ以上のｎ拡散領域の各々が前記ｘ方向の２つ以上のフィンを含み、前記２つ以上のｎ拡散領域の各々がｐ型ウェル内にｎ型ドーピングを有するアイランドを含む、コードと、
前記第１の全行と前記第２の全行との間に１つまたは複数の副行を散在させるためのコードであって、前記１つまたは複数の副行のうちの少なくとも第１の副行が、少なくとも１つのｐ拡散領域および少なくとも１つのｎ拡散領域を含む第１の半行高さ論理セルを含み、
前記第１の半行高さ論理セルの前記少なくとも１つのｐ拡散領域が、前記第１の全行高さ論理セルもしくは前記第２の全行高さ論理セルの前記２つ以上のｐ拡散領域のうちの１つに隣接し、かつ／または
前記第１の半行高さ論理セルの前記少なくとも１つのｎ拡散領域が、前記第１の全行高さ論理セルもしくは前記第２の全行高さ論理セルの前記２つ以上のｎ拡散領域のうちの１つに隣接する、コードとを含む、非一時的コンピュータ可読記憶媒体。