【手続補正書】
【提出日】平成19年3月16日(2007.3.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々が少なくとも一つのキャッシュメモリを有する複数のプロセッサと、
少なくとも一つのデータブロックを有し、少なくとも二つのプロセッサにより共有されるメモリユニットと、
前記少なくとも一つのデータブロックを共有するプロセッサを示す情報を保持するためのディレクトリメモリと、
前記複数のプロセッサと前記ディレクトリメモリとの間に連結された制御ユニットとを含み、
前記制御ユニットは、前記ディレクトリメモリ内の情報が、前記複数のプロセッサのうち第１プロセッサが前記少なくとも一つのデータブロックを共有していることを示していて、かつ、前記制御ユニットが、前記複数のプロセッサのうち第２プロセッサから前記メモリユニットの前記少なくとも一つのデータブロックに対するアクセス要求を受信した場合において、前記複数のプロセッサのうち前記第１プロセッサに対してインタラプト信号を伝送することを特徴とするマルチプロセッサシステム。
【請求項２】
前記メモリユニットの前記少なくとも一つのデータブロックに対するアクセス要求は、書き込み要求であることを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項３】
前記少なくとも一つのデータブロックは、前記複数のプロセッサのうち前記第１プロセッサの各々のキャッシュメモリ内に保持され、前記複数のプロセッサのうち前記第１プロセッサは、前記インタラプト信号を受信した後、前記各々のキャッシュメモリに保持された前記少なくとも一つのデータブロックを無効化することを特徴とする請求項２に記載のマルチプロセッサシステム。
【請求項４】
前記複数のプロセッサの各々は、書き込みバッファを含むことを特徴とする請求項３に記載のマルチプロセッサシステム。
【請求項５】
前記複数のプロセッサのうち前記第１プロセッサの前記書き込みバッファが空いている場合に、前記複数のプロセッサのうち前記第１プロセッサは、前記制御ユニットに対してインタラプト完了応答を伝送することを特徴とする請求項４に記載のマルチプロセッサシステム。
【請求項６】
前記少なくとも一つのデータブロックが前記複数のプロセッサのうち前記第１プロセッサの前記書き込みバッファ内に存在する時、前記複数のプロセッサのうち前記第１プロセッサは、前記書き込みバッファからの前記少なくとも一つのデータブロックを前記メモリにユニットに格納し、インタラプト完了応答を前記制御ユニットに伝送することを特徴とする請求項４に記載のマルチプロセッサシステム。
【請求項７】
前記キャッシュメモリの各々はレベル１キャッシュメモリであり、前記メモリユニットはレベル２キャッシュメモリであることを特徴とする請求項１に記載のマルチプロセッサステム。
【請求項８】
前記ディレクトリメモリは、前記レベル２キャッシュメモリの前記各データブロックに対する有効情報を含むことを特徴とする請求項７に記載のマルチプロセッサシステム。
【請求項９】
前記キャッシュメモリのデータ書き込みは、ライトスルー方式で動作することを特徴とする請求項１に記載のマルチプロセッサシステム。
【請求項１０】
各々が少なくとも一つのキャッシュメモリを内蔵した複数のプロセッサがバスを通じてメモリユニットを共有するマルチプロセッサシステムのキャッシュ一貫性維持方法において、
前記複数のプロセッサのうちの第２プロセッサから前記メモリユニットのデータブロックに対するアクセスを要求する段階と、
前記データブロックが前記複数のプロセッサのうち第１プロセッサにより共有されている場合に、インタラプトを前記プロセッサのうち前記第１プロセッサに伝送する段階と、
前記複数のプロセッサのうち第１プロセッサのキャッシュメモリに保持された前記データブロックを無効化する段階とを含むことを特徴とするマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１１】
前記メモリユニットの任意のデータブロックに対するアクセス要求は、書き込み要求であることを特徴とする請求項１０に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１２】
前記アクセス要求がされたデータブロックが他のプロセッサにより共有されている場合に、前記アクセス要求をしたプロセッサに対して、リトライを要求する段階をさらに含むことを特徴とする請求項１０に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１３】
前記バスは分離型トランザクションプロトコルに従うことを特徴とする請求項１０に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１４】
前記複数のプロセッサのうち前記第２プロセッサに待機応答信号を伝送する段階をさらに含むことを特徴とする請求項１３に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１５】
前記複数のプロセッサの各々は、書き込みバッファを含むことを特徴とする請求項１０に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１６】
前記データブロックが前記複数のプロセッサのうち前記第１プロセッサの前記書き込みバッファ内に存在する場合に、前記書き込みバッファからの前記データブロックを前記メモリユニットに書き込んだ後に、前記プロセッサのアクセス要求に応答する段階をさらに含むことを特徴とする請求項１５に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１７】
前記複数のプロセッサのうち前記第１プロセッサの前記書き込みバッファが空いている場合に、前記複数のプロセッサのうち前記第２プロセッサのアクセス要求に応答する段階をさらに含むことを特徴とする請求項１５に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１８】
前記キャッシュメモリの各々はレベル１キャッシュメモリであり、前記メモリユニットはレベル２キャッシュメモリであることを特徴とする請求項１０に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項１９】
前記レベル１キャッシュメモリの無効化されたデータブロックに対応する前記レベル２キャッシュメモリの対応するデータブロックを無効化する段階をさらに含むことを特徴とする請求項１８に記載のマルチプロセッサシステムのキャッシュ一貫性維持方法。
【請求項２０】
メモリコントローラユニットの動作方法において、
第２プロセッサからのメモリユニットのデータブロックに対するアクセス要求を受信する段階と、
前記データブロックが第１プロセッサによって共有されたか否かについてディレクトリメモリを検査する段階と、
前記データブロックが前記第１プロセッサによって共有されている場合に、インタラプト信号を前記第１プロセッサに伝送する段階と、
再要求信号を前記第２プロセッサに伝送する段階と、
前記第１プロセッサからのインタラプト完了応答を受信した場合に、前記第２プロセッサのアクセス要求を許可する段階とを含むことを特徴とするメモリコントローラユニットの動作方法。
【請求項２１】
複数のプロセッサによって共有されるデータブロックを有するメモリユニットと、
前記データブロックを共有するプロセッサを示すディレクトリメモリと、
前記メモリユニットと前記ディレクトリメモリに連結された制御ユニットとを含み、
第２プロセッサから前記データブロックに対するアクセス要求信号を受信した場合、及び、前記第１プロセッサが前記データブロックを共有していることを前記ディレクトリメモリが示している場合に、前記制御ユニットがインタラプト信号を第１プロセッサに伝送し、
前記第１プロセッサからインタラプト完了信号を受信した場合に、前記制御ユニットが前記第２プロセッサの前記アクセス要求を許可することを特徴とするメモリコントローラユニット。