【手続補正書】
【提出日】平成19年5月18日(2007.5.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】  ＬはＭよりも大きく、
前記データ線接続選択回路は、
前記複数のリードデータ線と前記複数のリードデータバスとの間に直列に配置され、各々が指定されたシフト位置を境に前記複数のリードデータ線と前記複数のリードデータバスとの間の接続関係をシフト可能なＪ個の読出シフト回路と、
前記複数のライトデータ線と前記複数のライトデータバスとの間に直列に配置され、各々が指定されたシフト位置を境に前記複数のライトデータ線と前記複数のライトデータバスとの間の接続関係をシフト可能なＪ個の書込シフト回路と、
前記冗長判定回路に制御されて、前記複数のライトデータバスのうちのＪ本の各々と各前記スペアライト線との間を接続可能な接続切換回路と、
前記複数のリードデータ線のうちのＩ本と前記複数のリードデータバスのうちのＩ本との間および、前記Ｉ本のスペアリード線と前記複数のリードデータバスのうちのＩ本との間にそれぞれ配置される２・Ｉ個の信号バッファとを含み、
前記冗長判定回路は、前記冗長救済制御に従って、前記２・Ｉ個の信号バッファのうちのＩ個を活性化し、
Ｊ個のうちの第Ｋ′番目（Ｋ′はＩ以下の自然数）の前記読出シフト回路および書込シフト回路における前記シフト位置は、前記冗長判定回路が生成する共通の制御信号によって指定される、請求項４記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
デコード回路３０によって選択されたメモリセルと周辺回路５０との間におけるデータ伝達は、グローバルデータ線対ＧＤＬＰを介して実行される。周辺回路５０は、グローバルデータ線対ＧＤＬＰによって伝達されるメモリセルアレイ４０への読出／書込データをデータバス領域６０との間で授受する。この際に、冗長判定回路３５によって冗長救済の実行が指示された場合には、周辺回路５０は、冗長判定回路が生成する制御信号群に基づいて、データ線の接続選択による冗長救済動作を実行する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
センスアンプ回路１３０は、メモリセルブロック単位を挟んで交互に配置される構成となっている。Ｌ個（Ｌ：自然数）のセンスアンプ回路１３０に対応して、すなわちＬ個のメモリセル列ごとに、１組のリードデータ線対ＲＤＬＰが設けられる。一方、Ｍ個（Ｍ：自然数）のセンスアンプ回路１３０に対応して、すなわちＭ個のメモリセル列ごとに、１組のライトデータ線対ＷＤＬＰが設けられる。本発明の実施の形態１においては、これらのリードデータ線対およびライトデータ線対の配置単位であるメモリセル列の個数すなわちＬおよびＭが異なる数である点が特徴である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
図３を参照して、サブワードドライバ１６５は、ゲートがバンク選択線ＢＳＬにより制御され、メインワード線と内部ノードｎ１との間に設けられる選択トランジスタ２００１と、ノードｎ１にゲートが接続され選択線ＳＬのうちの１つのＳＬ０とサブワード線ＳＷＬとの間に接続されるトランジスタ２００３と、ゲート電位がトランジスタ２００３と同じ選択線ＳＬ０により制御され、サブワード線ＳＷＬとノードｎ１との間に接続されるトランジスタ２００５とを含む。また、リセット線ＲＳＬ０によりゲート電位が制御され、サブワード線と接地電位との間に設けられるトランジスタ２００７をさらに含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
図３に示した例においては、１つのワード線ＭＷＬが各バンクにおいて４本のワード線ＳＷＬを制御し、いずれのサブワード線ＳＷＬが選択されるかは、選択線ＳＬのうちの１つの活性化により指定される。バンク選択線ＢＳＬは、活性化時には昇圧電位Ｖｐｐのレベルとなり、サブワード線ＳＷＬが活性化した後は、接地電位Ｖｓｓレベルに変化する。この場合、トランジスタ２００３および２００５により構成されるラッチ回路により、このバンク選択線ＢＳＬの活性化の状態が保持されることになる。選択線ＳＬとリセット線ＲＳＬとの電位レベルは、互いに相補となるように制御される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
図２に示すデータ線接続選択回路２００は、第１シフト回路２０１Ｒ，２０１Ｗ、第２シフト回路２０２Ｒ，２０２Ｗおよび接続切換回路２２０とを含む。図５においては、第１シフト回路２０１Ｒおよび２０１Ｗを一体的に示しているが、第１シフト回路２０１Ｒは、リードデータ線対とグローバルリードデータバス対との間に配置されるシフトスイッチＳＦＷを含み、第１シフト回路２０１Ｗは、ライトデータ線対とグローバルライトデータバス対との間に配置されるシフトスイッチＳＦＷを含んでいる。第２シフト回路２０２Ｒおよび２０２Ｗの構成についても同様である。以下においては、第１シフト回路および第２シフト回路等の、データ線群とデータバス群との間でシフト動作を行なうための回路を総称して、単にシフト回路とも称する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
図６に黒丸で示されるように、リードデータ線対ＲＤＬＰ８およびＲＤＬＰ１３対応する領域に不良部が存在する。第１シフト回路２０１Ｒは、リードデータ線対ＲＤＬＰ８とグローバルリードデータバス対との接続を中止すべく、リードデータ線対ＲＤＬＰ９を、本来リードデータ線対ＲＤＬＰ８と対応づけられるグローバルリードデータバス対と接続する。第１シフト回路２０１Ｒは、制御信号ＣＳＦＴ１で指定されるシフト位置を境にＲＤＬＰ９以降のリードデータ線対を１つずつ上側にシフトする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
さらに、リードデータ線対ＲＤＬＰ１３に対応する不良部が存在するため、リードデータ線対ＲＤＬＰ１３についてもグローバルリードデータバス対との接続を中止すべくシフト動作を行なう。このシフト動作は、第２シフト回路２０２Ｒによって実行され、具体的には、第２シフト回路２０２Ｒによってリードデータ線対ＲＤＬＰ１４，１５とグローバルリードデータバス対との対応づけが本来より、さらに１個ずつ上側にずらされることとなる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
これらの第１シフト回路２０１Ｒおよび第２シフト回路２０２Ｒのシフト動作によって、リードデータ線対ＲＤＬＰ０〜ＲＤＬＰ７は、本来対応づけられるグローバルリードデータバスに対してデータを読出すこととなるが、リードデータ線対ＲＤＬＰ８の読出データは、グローバルリードデータバス対には伝達されない。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
第１シフト回路２０１Ｒおよび第２シフト回路２０２Ｒにおけるシフト位置を指定するシフト制御信号ＣＳＦＴ１，ＣＳＦＴ２は、冗長判定回路３５によって生成される。シフト制御信号ＣＳＦＴ１，ＣＳＦＴ２は、冗長救済をプログラムする際において、不良アドレスとともに外部より入力されて冗長判定回路３５内に記憶される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
各シフトスイッチに対する接続方向の指示は、対応するデコード回路２０５−１〜２０５−２Ｎが生成するデコード信号によって実行される。各デコード回路は、シフト制御信号ＣＳＦＴ１に従って、対応するシフトスッチに対してデコード信号を供給する。シフト制御信号ＣＳＦＴ１は、２・Ｎ個のシフトスイッチのうちの１個をシフト位置に指定するためのＪビット（Ｊは、２J＝２・Ｎで示される自然数）の信号である。指定されたシフト位置を境に、各デコード回路が指示する接続方向は、通常時／シフト動作時に分けられる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
図８においては、図４の場合と反対に、Ｌ＝８かつＭ＝４である場合を示している。すなわち、８個のメモリセル列に対応して、１組のリードデータ線対ＲＤＬ，／ＲＤＬおよび２組のライトデータ線対ＷＤＬ，／ＷＤＬが配置される。これに対応して、サブリードソース線ＳＲＧＬで総称される８本のサブリードソース線ＳＲＧＬ０〜ＳＲＧＬ７と、サブライト活性化線ＳＷＲＬで総称される４本のサブライト活性化線ＳＷＲＬ０〜ＳＷＲＬ３とが配置される。その他の部分の構成および動作については、図４の場合と同様なので説明は繰返さない。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
このような構成とすることにより、２・Ｎ組のライトデータ線対ＷＤＬＰと２・Ｎ組のグローバルリードライトバス対ＧＷＤＢＰとの間を、不良部に対応する部分をシフトさせて接続することができる。また、シフト動作によってライトデータ線対ＷＤＬＰに伝達されなくなったデータは、接続切換回路２３０によって、スペアライトデータ線対ＳＷＤＬＰ０あるいはＳＷＤＬＰ１に伝達される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
図９においては、スペアメモリセルアレイに配置されるスペアリードデータ線対の数が１である場合について説明したが、スペアリードデータ線対がＫ組（Ｋ：２以上の自然数）設けられる場合においては、リードデータ線対のうちのＫ組とグローバルリードデータバス対ＧＲＤＢＰのうちのＫ組との間、ならびにＫ組のスペアリードデータ線対とグローバルリードデータバス対ＧＲＤＢＰのうちのＫ組との間にそれぞれ、冗長判定回路によって制御可能な信号バッファを配置して、冗長判定回路は、冗長救済制御に従って、これらの２・Ｋ個の信号バッファのうちのＫ個を選択的に活性化する構成とすればよい。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
図１１を参照して、メモリセルＭＣは、アクセストランジスタ３１０と、データを記憶するためのキャパシタ３０５とを含む。キャパシタ３０５は、誘電体膜ＤＦを挟んで対向するように配置されるセルプレートＣＰと電荷蓄積ノードＳＮとを有する。セルプレートＣＰは、複数のメモリセル間で共有され、共通の基準電位Ｖｓｓと結合される。電荷蓄積ノードＳＮには、メモリセルＭＣに記憶されるデータのレベルに応じて電荷が蓄積される。すなわち、メモリセルＭＣが “１”のデータが保持される場合には、電荷蓄積ノードＳＮは，アクセストランジスタ３１０を介してビット線ＢＬによって充電された電荷を保持する。一方、メモリセルＭＣが“０”のデータを保持する場合には、ビット線ＢＬには電荷が供給されず、電荷蓄積ノードＳＮの電荷は、アクセストランジスタ３１０を介して放電される。