【手続補正書】
【提出日】平成19年4月6日(2007.4.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  主メモリアレイと冗長メモリアレイとを含むメモリ構造にアクセスするための装置であって、該装置が、
ａ．現在のメモリアクセス動作に対するアドレス情報を搬送するためのアドレスバスと、
ｂ．アドレス情報をデコードするための主カラムデコーダと、現在のメモリアクセス動作のために主メモリアレイ内の適当なメモリセル群を選択するための主選択回路とを含む主カラム経路と、
ｃ．アドレス情報をデコードするための冗長カラムデコーダと、現在のメモリアクセス動作が冗長メモリアレイ内のメモリセルにアクセスすることである場合、現在のメモリアクセス動作のために冗長メモリアレイ内の適当なメモリセル群を選択するための冗長選択回路と、を備え、現在のアクセス動作が冗長メモリアレイ内のメモリセルにアクセスするものである場合、冗長カラム経路が選択される装置。
【請求項２】  冗長カラムデコーダは、現在のメモリアクセス動作が冗長メモリアレイ内のメモリセルにアクセスするものである場合、主選択回路を無効とする請求項１記載の装置。
【請求項３】  前記冗長カラムデコーダには、主カラム経路の前にアドレス情報が提供される請求項１記載の装置。
【請求項４】  主カラム経路にはアドレス情報が提供され、冗長選択回路には制御信号に応じて冗長カラムデコーダからデコードされた冗長アドレス情報が提供される請求項３記載の装置。
【請求項５】  メモリセル群はカラムである請求項４記載の装置。
【請求項６】  主メモリアレイと冗長メモリアレイとを含むメモリ構造内でメモリアクセス動作を実行するための方法であって、該方法が、
ａ．現在のメモリアクセス動作に対するアドレス情報から、アドレス情報が冗長メモリアレイ内に含まれるアドレスを示すかどうかを決定する工程と、
ｂ．アドレス情報が冗長メモリアレイ内に含まれる情報を示す場合、冗長メモリアレイ内の冗長アドレスをデコードする工程と、
ｃ．現在のメモリアクセス動作のためのアドレス情報を主カラム経路に提供すると共に、冗長アドレスを第１の制御信号に応じて冗長カラム経路に提供する工程と、
ｄ．アドレス情報に対応する主メモリアレイ内の主アドレスをデコードする工程と、
ｅ．主アドレスに対応する主メモリアレイ内の主メモリセルの一群をアクティブにする工程と、
ｆ．アドレス情報が冗長メモリアレイ内に含まれるアドレスを示す場合、冗長カラム経路を選択する工程と、
を含む方法。
【請求項７】  アドレス情報が、冗長メモリアレイ内に含まれるアドレスを示す場合、主メモリセルの一群をアクティブにする工程を無効とする工程をさらに含む請求項６記載の方法。
【請求項８】  アドレス情報が冗長メモリアレイ内に含まれるアドレスを示す場合、冗長メモリアレイ内の冗長メモリセルの一群をアクティブにする工程をさらに含む請求項６記載の方法。
【請求項９】  冗長アドレスをデコードする工程は、アドレス情報を提供する工程の前に完了させる請求項８記載の方法。
【請求項１０】  主メモリセルの群は主メモリアレイ内のカラムである請求項６記載の方法。
【請求項１１】  冗長メモリセルの群は冗長メモリアレイ内のカラムである請求項８記載の方法。
【請求項１２】  レギュラーメモリアレイと冗長メモリアレイとを含むメモリ構造へのアクセスを制御するための装置であって、該装置は、
ａ．現在のメモリアクセス動作のためのアドレス情報を搬送するためのアドレスバスと、
ｂ．アドレス情報をデコードするための、前記アドレスバスに接続された第１の冗長カラムデコーダであって、該第１の冗長カラムデコーダは、第１のデコードされた冗長アドレスを提供するための第１の出力と、使用禁止信号を提供するための第２の出力とを含む第１の冗長カラムデコーダと、
ｃ．第１の制御信号に応じて、アドレス情報を通過させるための、前記アドレスバスに接続された第１のパススルー回路と、
ｄ．第１のパススルー回路を通過したアドレス情報をラッチするための、前記第１のパススルー回路に接続された第１のラッチ回路と、
ｅ．アドレス情報をデコードすると共に、デコードされたレギュラーアドレスを提供するための、第１のラッチ回路に接続されたレギュラーカラムデコーダ回路と、
ｆ．第１の制御信号に応じて、第１のデコードされた冗長アドレスを通過させるための第１の冗長カラムデコーダの第１の出力に接続された第２のパススルー回路と、
ｇ．第２のパススルー回路を通過した第１の冗長カラムデコーダの第１の出力から第１のデコードされた冗長アドレスをラッチするための、第２のパススルー回路に接続された第２のラッチ回路と、
ｈ．デコードされたレギュラーアドレスを受け取り、レギュラーメモリアレイ内の対応するレギュラーカラムアドレスを選択するためのレギュラーカラムデコーダに接続されると共に、アドレス情報が冗長メモリアレイ内のアドレスに対応する場合、第１の冗長カラムデコーダの第２の出力から、レギュラーカラム選択回路を無効とする使用禁止信号を受け取るレギュラーカラム選択回路と、
ｉ．第２のラッチ回路に接続され、アドレス情報が冗長メモリアレイ内のアドレスに対応する場合、第１のデコードされた冗長アドレスを受け取り、冗長メモリアレイ内の対応する冗長カラムアドレスを選択するための冗長カラム選択回路と、を備える装置。
【請求項１３】  第１の冗長カラムデコーダには、第１のラッチ回路前に、アドレス情報が提供される請求項１２記載の装置。
【請求項１４】  第１の制御信号はカラムアドレス使用可能信号である請求項１３記載の装置。
【請求項１５】  ａ．次メモリアクセス動作のための次アドレス情報を搬送するための次アドレスバスと、
ｂ．次アドレスバスに接続され、次アドレス情報をデコードすると共に、第２のデコードされた冗長アドレスを提供するための第３の出力と、使用禁止信号を提供するための第４の出力とを含む第２の冗長カラムデコーダと、
ｃ．次アドレスバスに接続され、第２の制御信号に応じて次アドレス情報を通過させると共に、次アドレス情報を通過させて第１のラッチ回路にパスするように接続されている第３のパススルー回路と、
ｄ．第２の冗長カラムデコーダの第３の出力に接続され、第２の制御信号に応じて第２のデコードされた冗長アドレスを通過させると共に、第２のデコードされた冗長アドレスを通過させて第２のラッチ回路にパスさせるように接続されている第４のパススルー回路と、
をさらに備える請求項１２記載の装置。
【請求項１６】  第１及び第２のカラムデコーダには、第１のラッチ回路前に、アドレス情報と次アドレス情報とが提供される請求項１５記載の装置。
【請求項１７】  第２の制御信号は、カラムアドレスカウンタ信号である請求項１６記載の装置。
【請求項１８】  アドレスバスと、
該アドレスバスからアドレスを受け取るために接続され、更に主メモリーアレイに接続される主カラム経路であって、第１蓄積部材と第１デコーダを備える主カラム経路と、
該アドレスバスからアドレスを受け取るために接続され、更に冗長メモリーアレイに接続される冗長カラム経路であって、第２蓄積部材と第２デコーダを備える冗長カラム経路と、を備え、
上記主カラム経路では上記第１蓄積部材が上記第１デコーダでデコーダされるアドレスの前のアドレスを蓄積するように構成され、上記冗長カラム経路では上記第２蓄積部材が第２蓄積部材内で蓄積されつつある第２デコーダの出力の前のアドレスを蓄積するように構成されていることを特徴とするメモリーサブシステム。
【請求項１９】  上記第２デコーダーが、もし現在ののメモリーアクセス動作が冗長メモリーアレイ内のメモリーセルにアクセスしている場合は、無効信号を発信するように構成され、主カラム経路は更に上記無効信号を受け取るために接続される第１選択回路を更に含み、第１選択回路は上記無効信号の受け取りに応答して無効化するように構成されている請求項１８に記載のメモリーサブシステム。
【請求項２０】  上記第１選択回路は第１デコーダからの出力を受け取るように接続され、上記冗長カラム経路波佐羅に上記第２蓄積部材からの出力を受け取るように接続された第２選択回路を含む請求項１９記載のメモリーサブシステム。
【請求項２１】  上記第１選択回路は主メモリーアレイにアクセスするために接続され、上記第２選択回路は冗長メモリーアレイにアクセスするように接続される請求項２０記載のメモリーサブシステム。
【請求項２２】  上記第２デコーダが、現在のメモリーアクセス動作が主メモリーアレイ内のメモリーセルにアクセスする場合に上記無効信号を発信しないように構成されている請求項１９記載のメモリーサブシステム。
【請求項２３】  上記メモリーサブシステムが第１蓄積部材にアドレスを供給するように接続され、かつ第３デコーダにアドレス信号を供給するように接続された次アドレスバスを備え、上記第３デコーダは冗長カラム経路内にあり、次アドレスバスはバーストサイクルモード内では上記アドレスを搬送するように構成されている請求項１９記載のメモリーサブシステム。
【請求項２４】  上記第３デコーダは次アドレスバスから受け取るアドレスが現在のメモリーアクセス動作が冗長メモリーアレイのセルにアクセスしていることを示す場合、無効信号を発信するように構成されている請求項２３記載のメモリーサブシステム。
【請求項２５】  主メモリーアレイと、冗長メモリーアレイと、アドレスバスと、上記アドレスバス上を搬送されるアドレスをデコードするように構成された第１蓄積部材と、第１蓄積部材中に蓄積されたアドレスをデコードするように構成された主メモリーデコーダと、上記アドレスバス上を搬送されるアドレスをデコードするように構成され、上記アドレスが上記冗長メモリーアレイ中のメモリーセルと組み合わされ留場合は無効信号が発信されるように構成された冗長メモリーデコーダと、上記冗長メモリーデコーダの出力を蓄積するように接続された第２蓄積部材と、上記主メモリーアレイ又は冗長メモリーアレイのいずれかを無効信号の状態によって選択的にアクセスさせるように構成された選択回路と、を備えるシステム。
【請求項２６】  上記選択回路が主メモリーアレイにアクセスするように接続された主メモリー選択回路と、冗長メモリーアレイにアクセスするように接続された冗長メモリー選択回路とを備え、上記主メモリ選択回路が無効信号を受け取るように接続されている請求項２５記載のシステム。
【請求項２７】  上記主メモリー選択回路は主メモリーデコーダからの出力を受け取るように接続され、冗長メモリー選択回路は第２蓄積部材からの出力を受け取るように接続されている請求項２６記載のシステム。
【請求項２８】  上記主メモリー選択回路は上記不要信号の受け取りに応答して無効化するように構成されている請求項２６記載のシステム。
【請求項２９】  上記冗長メモリー選択回路は上記アドレスが上記主メモリーアレイのメモリーセルと組み合わせられると無効信号を発信しないように構成されている請求項２６記載のシステム。
【請求項３０】  更に、次アドレスを搬送するように構成された次アドレスバスであって、上記第１蓄積部材が次アドレスバス上を搬送されるアドレスを蓄積するように構成されている次アドレスバスと、
次アドレスバス上を搬送される次アドレスをデコードするように構成され、次アドレスが冗長メモリーアレイのメモリーセルと組み合わされた場合に無効信号を発信するように構成された次アドレスデコーダとを備え、
上記選択回路が主メモリーアレイ又は冗長メモリーアレイのいずれかを無効信号の状態によって選択的にアクセスさせるように構成されている請求項２６記載のシステム。