【手続補正書】
【提出日】平成20年2月7日(2008.2.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１の集積回路チップ上に実装されるグラフィックスプロセッサを含み、前記グラフィックスプロセッサは、ＣＰＵから受けるグラフィックスコマンドに応答してデジタル画像情報をレンダリングし前記デジタル画像情報をメモリに記憶するよう構成され、さらに、
第２の集積回路チップ上に実装される変換ユニットを含み、前記変換ユニットは、前記デジタル画像情報をデジタルＲＧＢ表示データに変換するよう結合されるカラーマッピングユニットを含み、前記変換ユニットは、前記デジタルＲＧＢ表示データを１つ以上のアナログ信号に変換してビデオ表示を駆動するよう結合されるデジタル−アナログ変換器をさらに含み、さらに、
前記第２の集積回路チップ上に実装されるＤＭＡコントローラを含み、前記ＤＭＡコントローラは、前記メモリに記憶された前記デジタル画像情報を取出すための読出要求を生成し、前記デジタル画像情報が前記変換ユニットに与えられるよう構成され、
前記ＤＭＡコントローラは、書込サイクルを生成して前記デジタルＲＧＢ表示データが指定されたメモリ領域に書込まれるようさらに構成される、グラフィックスサブシステム。
【請求項２】  前記カラーマッピングユニットは、ランダムアクセスメモリルックアップテーブルを含む、請求項１に記載のグラフィックスサブシステム。
【請求項３】  前記第２の集積回路チップ上に実装されるデジタルビデオインターフェイスをさらに含み、前記デジタルビデオインターフェイスは、前記変換ユニットおよび前記ＤＭＡコントローラに結合され、前記デジタルＲＧＢ表示データを受けかつ符号化されたデジタルビデオ出力を与えるよう構成される、請求項１に記載のグラフィックスサブシステム。
【請求項４】  前記デジタルビデオインターフェイスは、前記符号化されたデジタルビデオを受けかつ復号されたデジタルＲＧＢ表示データを与えるようさらに構成される、請求項３に記載のグラフィックスサブシステム。
【請求項５】  前記第２の集積回路チップ上に実装される表示クロック生成器ユニットをさらに含み、前記表示クロック生成器ユニットは、前記グラフィックスプロセッサに結合され、表示タイミング信号を生成してビデオ表示を駆動するよう構成される、請求項１に記載のグラフィックスサブシステム。
【請求項６】  前記表示タイミング信号は、垂直および水平同期信号を含む、請求項
５に記載のグラフィックスサブシステム。
【請求項７】  前記第２の集積回路チップ上に実装されるプログラム可能タイミング制御レジスタユニットをさらに含み、前記プログラム可能タイミング制御レジスタユニットは、前記表示クロック生成器ユニットに結合され、表示タイミング情報を記憶するよう構成される、請求項６に記載のグラフィックスサブシステム。
【請求項８】  前記プログラム可能タイミング制御レジスタユニットは、複数のレジスタを含む、請求項７に記載のグラフィックスサブシステム。
【請求項９】  前記表示タイミング情報は、表示解像度情報ならびに垂直および水平リフレッシュ情報を含む、請求項７に記載のグラフィックスサブシステム。
【請求項１０】  前記第２の集積回路チップ上に実装されるバスインターフェイスをさらに含み、前記バスインターフェイスは、前記グラフィックスプロセッサに結合され、バスを横切ってパケットベースの情報を受けるよう構成される、請求項９に記載のグラフィックスサブシステム。
【請求項１１】  前記第２の集積回路チップ上に実装されるビデオストリームインターフェイスをさらに含み、前記ビデオストリームインターフェイスは、ビデオ画像フレームデータを与えて第２のメモリに記憶するよう構成される、請求項１０に記載のグラフィックスサブシステム。
【請求項１２】  前記第２の集積回路チップ上に実装されるグラフィックス・ビデオコンバイナユニットをさらに含み、前記グラフィックス・ビデオコンバイナユニットは、前記変換ユニットに結合され、ビデオ画像フレームデータと合成されたデジタル画像情報を前記変換ユニットに与えるよう構成される、請求項１１に記載のグラフィックスサブシステム。
【請求項１３】  フレームシンクロナイザをさらに含み、前記フレームシンクロナイザは、前記表示クロック生成器ユニットに結合され、ビデオフレーム同期信号を前記グラフィックス・ビデオコンバイナユニットに与えるよう構成される、請求項１２に記載のグラフィックスサブシステム。
【請求項１４】  ビデオストリームタイムスタンププロセッサをさらに含み、前記ビデオストリームタイムスタンププロセッサは、前記フレームシンクロナイザに結合され、タイムスタンプ信号を前記フレームシンクロナイザに与えるよう構成される、請求項１３に記載のグラフィックスサブシステム。
【請求項１５】  ビデオストリーム・リトリバをさらに含み、前記ビデオストリーム・リトリバは、前記第２のメモリに結合され、前記第２のメモリに記憶された前記ビデオ画像フレームデータを取出し、前記ビデオ画像フレームデータが前記グラフィックス・ビデオコンバイナユニットに与えられるよう構成される、請求項１４に記載のグラフィックスサブシステム。
【請求項１６】  ビデオウィンドウリサイジングエンジンをさらに含み、前記ビデオウィンドウリサイジングエンジンは、前記グラフィックス・ビデオコンバイナユニットに結合され、前記プログラム可能タイミング制御レジスタユニットに記憶された情報に依存して前記ビデオ画像フレームデータの大きさを数学的に変更するよう構成される、請求項１５に記載のグラフィックスサブシステム。
【請求項１７】  前記第２のメモリは、前記第２の集積回路チップ上に実装されるローカルフレーム記憶メモリである、請求項１１に記載のグラフィックスサブシステム。
【請求項１８】  ＣＰＵと、
前記ＣＰＵに結合されるグラフィックスサブシステムとを含むコンピュータシステムであって、前記グラフィックスサブシステムは、
第１の集積回路チップ上に実装されるグラフィックスプロセッサを含み、前記グラフィックスプロセッサは、前記ＣＰＵから受けるグラフィックスコマンドに応答してデジタル画像情報をレンダリングし前記デジタル画像情報を第１のメモリに記憶するよう構成され、さらに、
第２の集積回路チップ上に実装される変換ユニットを含み、前記変換ユニットは、前記
デジタル画像情報をデジタルＲＧＢ表示データに変換するよう結合されるカラーマッピングユニットを含み、前記変換ユニットは、前記デジタルＲＧＢ表示データを１つ以上のアナログ信号に変換してビデオ表示を駆動するよう結合されるデジタル−アナログ変換器をさらに含み、さらに、
前記第２の集積回路チップ上に実装されるＤＭＡコントローラを含み、前記ＤＭＡコントローラは、前記第１のメモリに記憶された前記デジタル画像情報を取出すための読出要求を生成し、前記デジタル画像情報が前記変換ユニットに与えられるように構成され、
前記ＤＭＡコントローラは、書込サイクルを生成して前記デジタルＲＧＢ表示データが指定されたメモリ領域に書込まれるようさらに構成される、コンピュータシステム。
【請求項１９】  前記カラーマッピングユニットは、ランダムアクセスメモリルックアップテーブルを含む、請求項１８に記載のコンピュータシステム。
【請求項２０】  メモリコントローラに結合されるシステムメモリをさらに含み、前記メモリコントローラは、前記システムメモリにインターフェイスを与えるよう構成される、請求項１９に記載のコンピュータシステム。
【請求項２１】  前記第１のメモリは、前記システムメモリの一部の中に割当てられる、請求項１８に記載のコンピュータシステム。
【請求項２２】  前記第１のメモリは、前記グラフィックスプロセッサに結合されるフレームバッファメモリである、請求項１９に記載のコンピュータシステム。
【請求項２３】  前記グラフィックスサブシステムは、
前記第２の集積回路チップ上に実装される表示クロック生成器ユニットをさらに含み、前記表示クロック生成器ユニットは、前記グラフィックスプロセッサに結合され、表示タイミング信号を生成してビデオ表示を駆動するよう構成される、請求項１８に記載のコンピュータシステム。
【請求項２４】  前記表示タイミング信号は、垂直および水平同期信号を含む、請求項２３に記載のグラフィックスサブシステム。
【請求項２５】  前記グラフィックスサブシステムは、
前記第２の集積回路チップ上に実装されるプログラム可能タイミング制御レジスタユニットをさらに含み、前記プログラム可能タイミング制御レジスタユニットは、前記表示クロック生成器ユニットに結合され、表示タイミング情報を記憶するよう構成される、請求項２４に記載のコンピュータシステム。
【請求項２６】  前記プログラム可能タイミング制御レジスタユニットは、複数のレジスタを含む、請求項２５に記載のコンピュータシステム。
【請求項２７】  前記表示タイミング情報は、表示解像度情報ならびに垂直および水平リフレッシュ情報を含む、請求項２６に記載のコンピュータシステム。
【請求項２８】  前記グラフィックスサブシステムは、
前記第２の集積回路チップ上に実装されるバスインターフェイスをさらに含み、前記バスインターフェイスは、前記グラフィックスプロセッサに結合され、バスを横切ってパケットベースの情報を受けるよう構成される、請求項１８に記載のコンピュータシステム。
【請求項２９】  前記グラフィックスサブシステムは、
前記第２の集積回路チップ上に実装されるビデオストリームインターフェイスをさらに含み、前記ビデオストリームインターフェイスは、ビデオ画像フレームデータを与えて第２のメモリに記憶するよう構成される、請求項２８に記載のコンピュータシステム。
【請求項３０】  前記グラフィックスサブシステムは、
前記第２の集積回路チップ上に実装されるグラフィックス・ビデオコンバイナユニットをさらに含み、前記グラフィックス・ビデオコンバイナユニットは、前記変換ユニットに結合され、ビデオ画像フレームデータと合成されたデジタル画像情報を前記デジタル−アナログ変換器回路に与えるよう構成される、請求項２９に記載のコンピュータシステム。
【請求項３１】  前記グラフィックスサブシステムは、
フレームシンクロナイザをさらに含み、前記フレームシンクロナイザは、前記表示クロック生成器ユニットに結合され、ビデオフレーム同期信号を前記グラフィックス・ビデオ
コンバイナユニットに与えるよう構成される、請求項３０に記載のコンピュータシステム。
【請求項３２】  前記グラフィックスサブシステムは、
ビデオストリームタイムスタンププロセッサをさらに含み、前記ビデオストリームタイムスタンププロセッサは、前記フレームシンクロナイザに結合され、タイムスタンプ信号を前記フレームシンクロナイザに与えるよう構成される、請求項３１に記載のコンピュータシステム。
【請求項３３】  前記グラフィックスサブシステムは、
ビデオストリーム・リトリバをさらに含み、前記ビデオストリーム・リトリバは、前記ローカルビデオフレーム記憶メモリに結合され、前記ローカルビデオフレーム記憶メモリに記憶された前記ビデオ画像フレームデータを取出し、前記ビデオ画像フレームデータが前記グラフィックス・ビデオコンバイナユニットに与えられるよう構成される、請求項３２に記載のコンピュータシステム。
【請求項３４】  前記グラフィックスサブシステムは、
ビデオウィンドウリサイジングエンジンをさらに含み、前記ビデオウィンドウリサイジングエンジンは、前記グラフィックス・ビデオコンバイナユニットに結合され、前記プログラム可能タイミング制御レジスタユニットに記憶された情報に依存して前記ビデオ画像フレームデータの大きさを数学的に変更するよう構成される、請求項３３に記載のコンピュータシステム。
【請求項３５】  前記第２のメモリは、前記第２の集積回路チップ上に実装されるローカルフレーム記憶メモリである、請求項２９に記載のコンピュータシステム。
【請求項３６】  前記指定されたメモリ領域は、前記システムメモリの一部の中に割当てられる、請求項１８に記載のコンピュータシステム。