【手続補正書】
【提出日】平成18年12月19日(2006.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタを形成する方法であって、
半導体基板の上にゲート誘電体層を形成し、
ゲート誘電体層の上にシリコン又はSiGe層を形成し、
ｐ型ドーパントがシリコン又はSiGe層を通り抜けて下にあるゲート誘電体層に拡散することを抑制する隔離ドーパントで、シリコン又はSiGe層をドープし、
シリコン又はSiGe層の上にゲート電極層を形成し、
ゲート構造を形成するように、ゲート電極層、シリコン又はSiGe層、及びゲート誘電体層をパターニングし、
そのトランジスタに関連する所望の仕事関数を確立するように、パターニングされたゲート電極層をｐ型ドーパントでドープし、
ゲート構造の対向する側の半導体基板にソース及びドレイン領域を形成し、それらの間にチャネル領域を画定するように、ゲート構造に隣接する、基板の露出された部分をドープする
ことを含む方法。
【請求項２】
ＰＭＯＳトランジスタを形成する方法であって、
半導体本体の上にゲート誘電体を形成し、
ゲート誘電体の上にシリコン又はSiGe層を形成し、ここで、シリコン又はSiGe層は、ボロンではないｐ型ドーパントでドープされ、
シリコン又はSiGe層の上にポリシリコン又はSiGe層を形成し、ここで、ポリシリコン又はSiGe層はボロンでドープされ、シリコン又はSiGe層及びポリシリコン又はSiGe層は共にゲートを構成し、更に
ゲートの対向する側に半導体本体のソース及びドレイン領域を形成し、それにより、それらの間にチャネル領域を画定する
ことを含む方法。
【請求項３】
ＰＭＯＳトランジスタであって、
基板内に形成されるソース領域、
基板内に形成されるドレイン領域、
ソース領域とドレイン領域との間の基板内に画定されるチャネル領域、
チャネル領域の上に形成されるゲート誘電体、
ゲート誘電体の上に形成されるシリコン又はSiGe層、及び
シリコン又はSiGe層の上に形成されるゲート電極を含み、ゲート電極は、トランジスタに関連する所望の仕事関数を確立するようにｐ型ドーパントでドープされ、シリコン又はSiGe層は、ｐ型ドーパントがゲート誘電体に入り込むことを抑制する
ＰＭＯＳトランジスタ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
本発明を１つ又は複数の実施例に関連して図示し説明したが、当業者ならば本明細書及び添付の図面を読んで理解すれば同等な変更及び変形が明らかであろう。本発明は、このような変更及び変形の全てを含み、本発明の特許請求の範囲によってのみ限定される。特に、前記した構成要素(アセンブリ、装置、回路など)により実施される様々な機能に関して、このような構成要素を説明するために用いられた用語(「手段」の参照を含めて)は、特記なき限り、本明細書に例示した本発明の典型的な実施例における機能を実施する開示された構造とたとえ構造的には同等ではなくても、前述した構成要素の特定の機能を実施する任意の構成要素に対応する(即ち、機能的に同等である)ことを意図している。さらに、幾つかの実施例の中の１つのみに関して本発明の特定の特徴が開示されたが、このような特徴は、いかなる所与の又は特定の応用にも望ましい及び有利であるように、他の実施例の１つ又は複数の他の特徴と組合わせることができる。さらに、詳細な説明及び特許請求の範囲のいずれかにおいて使用される「含む(including)」、「有する(having)」、「有する(has)」、「備える(with)」という用語、又はそれらの変形の範囲について、このような用語は、用語“含む(comprising)”と同様に包括的であることを意図している。
（１）  ＰＭＯＳトランジスタを形成する方法であって、
半導体基板の上にゲート誘電体層を形成し、
ゲート誘電体層の上にシリコン又はSiGe層を形成し、
ｐ型ドーパントがシリコン又はSiGe層を通り抜けて下にあるゲート誘電体層に拡散することを抑制する隔離ドーパントで、シリコン又はSiGe層をドープし、
シリコン又はSiGe層の上にゲート電極層を形成し、
ゲート構造を形成するように、ゲート電極層、シリコン又はSiGe層、及びゲート誘電体層をパターニングし、
そのトランジスタに関連する所望の仕事関数を確立するように、パターニングされたゲート電極層をｐ型ドーパントでドープし、
ゲート構造の対向する側の半導体基板にソース及びドレイン領域を形成し、それらの間にチャネル領域を画定するように、ゲート構造に隣接する、基板の露出された部分をドープする
ことを含む方法。
（２）  （１）に記載の方法であって、隔離ドーパントがインジウム(In)を含む方法。
（３）  （１）に記載の方法であって、シリコン又はSiGe層が、約5から120ナノメートルの厚みに形成される方法。
（４）  （１）に記載の方法であって、シリコン又はSiGe層が、ゲート電極層に面する上面と、ゲート誘電体層に面する底面とを有し、隔離ドーパントがシリコン又はSiGe層の底面近くに集中している方法。
（５）  （１）に記載の方法であって、基板がシリコンを含む方法。
（６）  （１）に記載の方法であって、ゲート誘電体層が、二酸化シリコン、シリコン・オキシナイトライド、酸化アルミニウム(Al2O3)、ケイ酸ジルコニウム、ケイ酸ハフニウム、ハフニウム・シリコン・オキシナイトライド、ジルコニウム・シリコン・オキシナイトライド、ハフニウム・シリコン・ナイトライド、酸化ランタン(La2O3)、酸化ハフニウム(HfO2)、ハフニウム・オキシナイトライド、酸化ジルコニウム(ZrO2)、ジルコニウム・オキシナイトライド、酸化セリウム(CeO2)、ビスマス・シリコン・オキサイド(Bi4Si2O12)、二酸化チタン(TiO2)、酸化タンタル(Ta2O5)、酸化タングステン(WO3)、酸化イットリウム(Y2O3)、酸化ランタン・アルミニウム(LaAlO3)、チタン酸バリウム・ストロンチウム(Ba1-xSrxTiO3)、酸化バリウム・ストロンチウム(Ba1-xSrxO3)、PbTiO3、チタン酸バリウム(BaTiO3)、チタン酸ストロンチウム(SrTiO3)、PbZrO3、PST(PbScxTa1-xO3)、PZN(PbZnxNb1-xO3)、PZT(PbZrxTi1-xO3)、及びPMN(PbMgxNb1-xO3)のうち少なくとも１つを含む方法。
（７）  （１）に記載の方法であって、パターニングされたゲート電極層をｐ型ドーパントでドープする前に、この方法が更に、
パターニングされたゲート電極層と、ゲート構造に隣接する、基板の露出された部分とをｐ型ドーパントで薄くドープして、その中に拡張領域を形成し、
ゲート構造と、基板の露出された部分との上に誘電体材料の層を形成し、
誘電体材料の層をパターニングして、ゲート構造に隣接する側壁スペーサを形成する
ことを含む方法。
（８）  （７）に記載の方法であって、側壁スペーサが、基板の側壁スペーサの下に位置する部分にｐ型ドーパントが供給されることを阻止する方法。
（９）  （７）に記載の方法であって、パターニングされたゲート電極層が、約2〜3E20/cm3に又はそれよりも少なく、薄くドープされる方法。
（１０）  （１）に記載の方法であって、ゲート電極層がポリシリコン又はSiGeを含む方法。
（１１）  （１）に記載の方法であって、ｐ型ドーパントがボロン(B)を含む方法。
（１２）  （１）に記載の方法であって、パターニングされたゲート電極層が、約2〜3E20/cm3に又はそれよりも多くドープされる方法。
（１３）  （１）に記載の方法であって、ゲート誘電体層が約2.0ナノメートル又はそれよりも厚い厚みを有する方法。
（１４）  （１）に記載の方法であって、ゲート電極層が約2.0ナノメートル又はそれよりも薄い厚みを有する方法。
（１５）  （１）に記載の方法であって、パターニングされたゲート電極層が、約4.8から約5.6電子ボルト(eV)のフェルミ準位に一致する、所望の仕事関数を確立するように、ｐ型ドーパントでドープされる方法。
（１６）  （１）に記載の方法であって、ゲート誘電体層が、約10ナノメートル又はそれより小さい等価酸化膜厚(EOT)を有する方法。
（１７）  （１）に記載の方法であって、シリコン又はSiGe層が、ポリシリコン若しくはSiGe、又は、アモルファス・シリコン若しくはSiGeを含む方法。
（１８）  ＰＭＯＳトランジスタを形成する方法であって、
半導体本体の上にゲート誘電体を形成し、
ゲート誘電体の上にシリコン又はSiGe層を形成し、ここで、シリコン又はSiGe層は、ボロンではないｐ型ドーパントでドープされ、
シリコン又はSiGe層の上にポリシリコン又はSiGe層を形成し、ここで、ポリシリコン又はSiGe層はボロンでドープされ、シリコン又はSiGe層及びポリシリコン又はSiGe層は共にゲートを構成し、更に
ゲートの対向する側に半導体本体のソース及びドレイン領域を形成し、それにより、それらの間にチャネル領域を画定する
ことを含む方法。
（１９）  （１８）に記載の方法であって、シリコン又はSiGe層が、ポリシリコン又はSiGe、又はアモルファス・シリコン又はSiGeを含む方法。
（２０）  （１８）に記載の方法であって、シリコン又はSiGe層のｐ型ドーパントが、インジウムを含む方法。
（２１）  （１８）に記載の方法であって、シリコン又はSiGe層の形成が、
化学蒸着法(CVD)又は物理蒸着法(PVD)を用いて、ゲート誘電体の上にシリコン又はSiGe層をデポジットさせることを含み、ここで、シリコン又はSiGe層は、約5nm又はそれよりも厚く、約120nm又はそれよりも薄い厚みにデポジットされる方法。
（２２）  （１８）に記載の方法であって、シリコン又はSiGe層の形成が、
シリコン又はSiGe層をデポジットさせ、
ボロンではないｐ型ドーパントでシリコン又はSiGe層をドープする
ことを含む方法。
（２３）  （２２）に記載の方法であって、シリコン又はSiGe層のドーピングが、
そのデポジットの間にシリコン又はSiGe層をその場(in-situ)ドープすること、或いは、デポジットの後、シリコン又はSiGeにｐ型ドーパントを注入することを含む方法。
（２４）  ＰＭＯＳトランジスタであって、
基板内に形成されるソース領域、
基板内に形成されるドレイン領域、
ソース領域とドレイン領域との間の基板内に画定されるチャネル領域、
チャネル領域の上に形成されるゲート誘電体、
ゲート誘電体の上に形成されるシリコン又はSiGe層、及び
シリコン又はSiGe層の上に形成されるゲート電極を含み、ゲート電極は、トランジスタに関連する所望の仕事関数を確立するようにｐ型ドーパントでドープされ、シリコン又はSiGe層は、ｐ型ドーパントがゲート誘電体に入り込むことを抑制する
ＰＭＯＳトランジスタ。
（２５）  （２４）に記載のトランジスタであって、ｐ型ドーパントがシリコン又はSiGe層を通過して下にあるゲート誘電体に拡散することを抑制するように、シリコン又はSiGe層がドーパントでドープされ、このドーパントがボロン(B)を含まないトランジスタ。
（２６）  （２５）に記載のトランジスタであって、ｐ型ドーパントがゲート誘電体に入り込むことを抑制するため、シリコン又はSiGe層がインジウム(In)でドープされるトランジスタ。
（２７）  （２４）に記載のトランジスタであって、シリコン又はSiGe層が約5から120ナノメートルの厚みを有するトランジスタ。
（２８）  （２４）に記載のトランジスタであって、ｐ型ドーパントがボロン(B)を含むトランジスタ。
（２９）  （２４）に記載のトランジスタであって、ゲート電極が、約2〜3E20/cm3に又はそれより多く、ｐ型ドーパントでドープされるトランジスタ。
（３０）  （２４）に記載のトランジスタであって、ゲート電極が、約4.8から約5.6eVのフェルミ準位に一致する、所望の仕事関数を確立するように、ｐ型ドーパントでドープされるトランジスタ。
（３１）  （２４）に記載のトランジスタであって、シリコン又はSiGe層が、ポリシリコン又はSiGe、又はアモルファス・シリコン又はSiGeを含むトランジスタ。