【手続補正書】
【提出日】平成20年6月2日(2008.6.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  シリアルＴＤＭデータの連続ストリームを、ネットワーク・プロセッサにインターフェースするバッファ・インターフェース・システムであって、該システムは、
シリアルＴＤＭデータの少なくとも１つのストリームを受信する入力ポートであって、各々のデータ・ストリームが、コモン・フレーム・パルス信号に同期化された、連続する一連の時間領域多重タイム・スロットを備え、各タイム・スロットが、デジタル音声コンテンツを搬送するための、それぞれのバーチャル・チャネルに対応する、入力ポートと、
前記入力ポートに結合される受信コンポーネントとを備え、
前記受信コンポーネントが、前記シリアル・データ・ストリームの各タイム・スロットを、対応するデータ・バイトに変換する、シリアルからパラレルへのコンバータを含み、
前記受信コンポーネントがさらに、前記データ・バイトを記憶する、受信メモリを含み、前記受信メモリが、少なくとも２つのロジカル受信メモリ・バンクを備え、前記受信メモリ・バンクの各々が、前記シリアルからパラレルへのコンバータによって提供される一連の前記データ・バイトを記憶するために利用可能なアクティブ・メモリ・バンクとして、或いは、予め記憶されたデータ・バイトを前記ネットワーク・プロセッサに転送するために利用可能なノンアクティブ・メモリ・バンクとしての何れか一方として、選択的に設定可能であり、
前記受信コンポーネントが、さらに、予め記憶されたデータ・バイトを前記ノンアクティブ・メモリ・バンクから前記ネットワーク・インターフェースに同時に転送する間、入ってくる前記データ・バイトを前記メモリ・バンクのうち１つのアクティブ・メモリ・バンクに記憶することにより、最小の遅延で前記入力ポートにおけるリアルタイムＴＤＭデータ・フローを処理するように、前記受信メモリを制御する手段を含む、システム。
【請求項２】  請求項１に記載のバッファ・インターフェース・システムにおいて、
前記受信メモリが、Ｎ＋１（ここで、Ｎは、ゼロ以外の正の整数である。）ブロックのランダム・アクセス・メモリを備え、前記メモリ・ブロックの中から１つずつ選択されたメモリ・ブロックが、アクティブ・メモリ・ブロックとして、設定されるように配置される一方で、残りのＮのメモリ・ブロックが、予め記憶されたデータ・バイトを前記ネットワーク・プロセッサに同時に転送するように、ノンアクティブ・メモリ・ブロックとして設定される、システム。
【請求項３】  請求項２に記載のバッファ・インターフェース・システムにおいて、
各メモリ・ブロックが、ＴＤＭデータの１フレームに対応するデータを記憶するために、少なくとも１２８バイトを含む、システム。
【請求項４】  請求項２に記載のバッファ・インターフェース・システムにおいて、
各メモリ・ブロックが、２つのストリームの各々からのＴＤＭデータの１フレームに対応するデータを記憶するために、上位バイト及び下位バイトとして選択可能な、１２８つの１６ビット・ワードを含む、システム。
【請求項５】  請求項１に記載のバッファ・インターフェース・システムにおいて、
前記受信メモリが、前記ネットワーク・プロセッサへのパラレル転送用にワイド・ワードを形成するために、マルチ・ノンアクティブ・メモリ・バンクに渡ってバイトを連結する手段を含む、システム。
【請求項６】  請求項１に記載のバッファ・インターフェース・システムにおいて、
前記受信メモリが、９ブロックのランダム・アクセス・メモリを備え、前記メモリ・ブロックの中から１つずつ選択されたメモリ・ブロックが、アクティブ・メモリ・ブロックとして、設定されるように配置される一方で、残りの８メモリ・ブロックが、ノンアクティブ・メモリ・ブロックとして設定され、
前記受信メモリが、前記ネットワーク・プロセッサへの一斉転送用に８バイトのワイド・ワードを形成するために、８つの前記ノンアクティブ・メモリ・バンクに渡ってリード・バイトをアンロードし、連結する手段であって、前記ワイド・ワードが、前記タイム・スロットの中から選択された１つに対応する８バイトのデータを備える、手段を含む、システム。
【請求項７】  請求項１に記載のバッファ・インターフェース・システムであって、
整数Ｍの倍数ページのランダム・アクセス・メモリを含み、各ページのメモリが、対応するＮ＋１ブロックのランダム・アクセス・メモリを備え、各ページが、前記入力ポートに提供されるＴＤＭデータの追加的なストリームをバッファし、組み立てるために配置される、システム。
【請求項８】  シリアルＴＤＭデータの連続ストリームを生成するために、パラレル・データ・バスに結合されるネットワーク・プロセッサを、インターフェースするインターフェース・システムであって、該システムは、
前記パラレル・データ・バスに結合され、シリアルＴＤＭデータのストリームを形成するために、受信したパラレル・データ・バイトをバッファし、配置する、伝送コンポーネントと、
前記シリアルＴＤＭデータのストリームを伝送するＴＤＭ出力ポートであって、前記ストリームが、コモン・フレーム・パルス信号に同期化された、実質的に連続する一連の時間領域多重タイム・スロットを備える、ＴＤＭ出力ポートと、
前記伝送コンポーネントが、前記受信したデータ・バイトを記憶する、伝送メモリを含み、
前記伝送メモリが、少なくとも２つのロジカル伝送メモリ・バンクを備え、各伝送メモリ・バンクが、１フレームのシリアルＴＤＭデータにシリアル化するために、複数の前記データ・バイトを記憶するサイズであり、
前記伝送メモリ・バンクの各々が、記憶したデータ・バイトをアンロードするために利用可能なアクティブ・メモリ・バンクとして、或いは、前記パラレル・データ・バスから受信したときのデータ・バイトを記憶するために利用可能なノンアクティブ・メモリ・バンクとしての何れか一方として、選択的に設定可能であり、
前記伝送コンポーネントが、記憶したデータ・バイトの各々を、対応する前記ＴＤＭデータのストリームのタイム・スロットに変換する、パラレルからシリアルへのコンバータを含み、さらに、
前記伝送コンポーネントが、前記受信したデータ・バイトを前記ノンアクティブ・メモリ・バンクに記憶する一方で、アクティブ・メモリ・バンクから、前記パラレルからシリアルへのコンバータへ、予め記憶されたデータ・バイトを同時に転送するロジックを含む、システム。
【請求項９】  請求項８に記載のインターフェース・システムにおいて、
前記伝送メモリが、Ｎ＋１（ここで、Ｎは、ゼロ以外の正の整数である。）ブロックのランダム・アクセス・メモリを備え、前記メモリ・ブロックの中からＮずつ選択されたメモリ・ブロックが、ノンアクティブ・メモリ・ブロックとして、設定されるように配置されている一方で、残りの前記メモリ・ブロックが、予め記憶されたデータ・バイトを前記パラレルからシリアルへのコンバータへ、同時に転送するように、アクティブ・メモリ・ブロックとして設定される、システム。
【請求項１０】  請求項８に記載のインターフェース・システムにおいて、
前記パラレル・データ・バスが、前記伝送メモリに結合され、単一で一斉の書き込みオペレーションにおいてマルチバイト・データ単位でマルチ・ノンアクティブ・メモリ・バンクに記憶し、各データ・バイトを前記ノンアクティブ・メモリ・バンクのうち対応する１のメモリ・バンクに記憶する結果、前記メモリ・バンクのうち選択された１つのメモリ・バンクの後続する連続的な読み取りが、１フレームのＴＤＭデータに対応する一連のバイトを生成する、システム。
【請求項１１】  請求項１０に記載のインターフェース・システムにおいて、該システムはさらに、
ネットワーク・プロセッサとの制御通信用の制御インターフェースであって、ネットワーク・プロセッサ・バス・アクセスの設定可能な長さを許すために、少なくとも１つのパケット長レジスタを含む制御インターフェースを含む、ｃｐｕインターフェース・コンポーネントを含むシステム。
【請求項１２】  シリアルＴＤＭデータの連続ストリームを、パラレル・データ・バスに結合されるネットワーク・プロセッサにインターフェースするシステムであって、該インターフェース・システムは、
シリアルＴＤＭデータの少なくとも１つの入力ストリームを受信する入力ポートであって、各々の入力データ・ストリームが、コモン・フレーム・パルス信号に同期化された、連続する一連の時間領域多重タイム・スロットを備え、各タイム・スロットが、デジタル音声コンテンツを搬送するための、それぞれのバーチャル・チャネルに対応する、入力ポートと、
前記入力ポートに結合され、第１パラレル・データ・バイトを形成するために、受信したＴＤＭ入力データを組み立てる受信バッファ・メモリを含む、受信コンポーネントと、
シリアルＴＤＭデータの少なくとも１つの出力ストリームを転送する出力ポートと、
前記出力ポートに結合され、前記シリアル出力ＴＤＭデータを形成するために、第２パラレル・データ・バイトを分解する伝送バッファ・メモリを含む、伝送コンポーネントと、
前記受信コンポーネントに結合され、前記第１パラレル・データ・バイトを結合ネットワーク・プロセッサに転送し、及び前記伝送コンポーネントに結合され、前記結合ネットワーク・プロセッサから前記伝送コンポーネントに前記第２パラレル・データ・バイトを同時に転送する、パラレル・バスと、
を備えるシステム。
【請求項１３】  請求項１２に記載のインターフェース・システムにおいて、該システムはさらに、
ネットワーク・プロセッサとの制御通信用の制御インターフェースを含むｃｐｕインターフェース・コンポーネントを備えるシステム。
【請求項１４】  請求項１３に記載のインターフェース・システムにおいて、
前記ｃｐｕインターフェース・コンポーネントが、少なくとも１つの制御レジスタを含む、システム。
【請求項１５】  請求項１４に記載のインターフェース・システムにおいて、
前記制御レジスタが、少なくとも１つの１パケット長レジスタを含む、システム。
【請求項１６】  請求項１３に記載のインターフェース・システムにおいて、
前記ｃｐｕインターフェース・コンポーネントが、前記ネットワーク・プロセッサに、前記受信コンポーネント及び前記伝送コンポーネントのそれぞれのバッファ・メモリをモニタさせるように、受信カウント(1660)レジスタ及び伝送カウント(1662)レジスタを含む、システム。
【請求項１７】  請求項１３に記載のインターフェース・システムにおいて、
前記ｃｐｕインターフェース・モジュールが、前記ネットワーク・プロセッサにハンドシェークするための、少なくとも１つのステータス・レジスタを含む、システム。
【請求項１８】  請求項１７に記載のインターフェース・システムにおいて、
前記ステータス・レジスタが、受信カウント・レジスタと、伝送カウント・レジスタと、オーバフロー・ステータス・ビットとのうち少なくとも１つを含む、システム。
【請求項１９】  請求項１２に記載のインターフェース・システムにおいて、
前記受信コンポーネントが、前記バッファ・メモリ内のデータがアンロードする準備ができたときに、前記ネットワーク・プロセッサに通知するロジックを含む、システム。
【請求項２０】  請求項１２に記載のインターフェース・システムにおいて、
前記受信コンポーネントが、スタンバイ・バッファ・メモリと、前記バッファ・メモリ内のデータがアンロードする準備ができたときに、前記ネットワーク・プロセッサに通知するロジックとを含み、
前記受信コンポーネントがさらに、前記スタンバイ・バッファ・メモリにデータを記憶する一方で、前記バッファ・メモリ内のデータを前記ネットワーク・プロセッサにアンロードするロジックを含む、システム。
【請求項２１】  ホスト電気通信システムにおいて使用するために構成された回路ボードを備えるＴＤＭブリッジ製品であって、該ＴＤＭブリッジ製品は、
前記回路ボード上に取り付けられ、所定のプロトコルに従ってＴＤＭ入力データを受信する第１入力コネクタであって、前記ＴＤＭデータが、連続する一連の時間領域多重タイム・スロットからなる、少なくとも１つのストリームを備え、各ストリームが、コモン・フレーム・パルス信号に同期化され、各タイム・スロットが、デジタル音声コンテンツを搬送するための、それぞれのバーチャル・チャネルに対応する、第１入力コネクタと、
前記回路ボード上に取り付けられ、前記第１入力コネクタに結合され、前記ＴＤＭ入力データの少なくとも１つのタイム・スロットを制御可能に選択し、前記選択したタイム・スロットのシリアル・データをローカル・バスに提供するタイム・スロット・スイッチ手段と、
前記回路ボード上に取り付けられ、前記ローカル・バスに結合されて、選択されたＴＤＭデータを受信し、およびワイド・データ・ワードを形成するバッファ・インターフェース・コンポーネントであって、各ワイド・データ・ワードが、複数のデータ・バイトを含み、各ワイド・データ・ワード内の前記データ・バイトのすべてが、前記ＴＤＭ入力データの、選択されたタイム・スロット・チャネルに対応する、バッファ・インターフェース・コンポーネントと、
前記回路ボード上に具備され、前記インターフェース・コンポーネントに結合され、前記ワイド・データ・ワードを受信するネットワーク・プロセッサ・バスと、
前記回路ボード上に取り付けられ、前記ネットワーク・プロセッサ・バスに結合され、前記ネットワーク・プロセッサ・バス上の前記バッファ・インターフェース・コンポーネントによって提供される前記ワイド・データ・ワードをカプセル化する一連のデータ・パケットを形成するネットワーク・プロセッサと、
前記回路ボード上に取り付けられ、該出力コネクタに結合されるパケット交換ネットワーク上に前記データ・パケットを転送する出力コネクタと、
を備えるＴＤＭブリッジ製品。
【請求項２２】  請求項２１に記載のＴＤＭブリッジ製品において、
前記ワイド・データ・ワードのそれぞれが、わずか８バイトを含み、８フレームのＴＤＭデータ、又は、各アクティブ・タイム・スロットに関する１ミリ秒のサンプルされた音声コンテンツに対応する、ＴＤＭブリッジ製品。
【請求項２３】  請求項２２に記載のＴＤＭブリッジ製品であって、
前記形成されたデータ・パケットをＩＥＥＥ８０２．３ネットワーク上に転送する手段を含むＴＤＭブリッジ製品。
【請求項２４】  請求項２２に記載のＴＤＭブリッジ製品であって、
前記形成されたデータ・パケットをＡＴＭネットワーク上に転送する手段を含むＴＤＭブリッジ製品。
【請求項２５】  請求項２２に記載のＴＤＭブリッジ製品であって、
前記形成されたデータ・パケットをＳＯＮＥＴネットワーク上に転送する手段を含むＴＤＭブリッジ製品。
【請求項２６】  請求項２２に記載のＴＤＭブリッジ製品において、
前記ワイド・データ・ワードが、単一の読み取りオペレーションにおいて、前記ネットワーク・プロセッサへの転送用の前記ネットワーク・プロセッサ・バスのデータ信号ライン数と等しいビット数からなる、ＴＤＭブリッジ製品。
【請求項２７】  エコー・キャンセレーションを不必要にするために、最小の遅延で、ＴＤＭデータをパケット交換ネットワークにブリッジする方法において、該方法は、
ＴＤＭデータ・ストリームを受信するステップであって、該データ・ストリームは、フレーム・パルス信号に同期化された、連続する一連の時間領域多重タイム・スロットを備え、各タイム・スロットが、デジタル音声コンテンツを搬送するための、それぞれのバーチャル・チャネルに対応する、ステップと、
前記ＴＤＭストリームにおけるビットを、各タイム・スロット境界で、対応するバイトに変換し、これにより、前記ＴＤＭストリームに対応する、連続する一連のバイトを形成するステップと、
複数のＮ＋１（ここで、Ｎは、正の整数である。）メモリ・バンクを提供するステップと、
前記一連のバイトの第１フレームを、前記メモリ・バンクのうち１つの第１メモリ・バンクに記憶するステップと、
前記一連のバイトの後続フレームの各々を、Ｎフレームのデータが、それぞれのメモリ・バンクに記憶されるまで、前記メモリ・バンクのうち１つの次に続くメモリ・バンクに記憶するステップと、
前記一連のバイトのその次の後続フレームを、Ｎ＋１番目のメモリ・バンクに記憶するステップと、
前記一連のバイトのその次の後続フレームを前記Ｎ＋１番目のメモリ・バンクに記憶する一方で、最初のＮメモリ・バンクから、プロセッサに、最初のＮフレーム・データを同時にアンロードするステップと、
次のフレーム・パルス信号に応じて、前記メモリ・バンクを交代させるステップと、
次いで、連続するリアルタイム・オペレーションに関する進行中の方法で、前記一連のデータ・バイトを記憶し、アンロードする前記ステップを繰り返すステップと、
同時に、前記プロセッサにおいて、前記ＴＤＭデータを搬送する一連のデータ・パケットを形成するために、ワイド・ワードの前記データをカプセル化するステップと、
前記一連のデータ・パケットをパケット交換ネットワーク上に伝送するステップと、
を含む方法。
【請求項２８】  請求項２７に記載の方法において、
前記アンロードするステップが、
Ｎメモリ・バンクの各々の第１バイトを同時に読み取り、これにより、第１タイム・スロットのＮバイトを読み取るステップと、
前記第１タイム・スロットのデータのワイド・ワードを形成するために、Ｎバイトのすべてを連結するステップと、
前記ワイド・ワードのデータをプロセッサに書き込むステップと、
前記ストリーム内の後続タイム・スロットの各々に関し、前記読み取るステップと、前記連結するステップと、前記書き込むステップと、を繰り返すステップと、
を含む、方法。
【請求項２９】  請求項２８に記載の方法において、
前記読み取るステップの各々が、前記プロセッサへの同時転送のために、前記Ｎメモリ・バンクの各々の複数のバイトを同時に読み取るステップを含む、方法。