【手続補正書】
【提出日】平成19年3月12日(2007.3.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々が選択時にオン／オフすることにより不揮発性記憶機能を有する複数のメモリトランジスタと、
主ビット線と、
前記主ビット線に対応して設けられる複数の副ビット線とを備え、前記複数のメモリトランジスタの一方電極が前記複数の副ビット線のいずれかに接続され、
読み出し期間において、前記複数の副ビット線のうち一つの副ビット線である選択副ビット線と前記主ビット線とが電気的に接続され、前記主ビット線及び前記選択副ビット線が所定電位にプリチャージされた後、前記複数のメモリトランジスタのうち前記選択副ビット線に一方電極が接続される一つのメモリトランジスタが選択状態となり、前記主ビット線を流れる電流量に基づき読み出しデータが得られ、
前記読み出し期間において、前記読み出しデータが得られた後、前記主ビット線及び前記選択副ビット線を基準電位にリセットするリセット手段をさらに備え、
前記リセット手段は、
前記主ビット線を前記基準電位にリセットする主ビット線用リセット手段と、
前記複数の副ビット線を前記基準電位にリセットする副ビット線用リセット手段とを含む、
不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置であって、
前記副ビット線用リセット手段は、  前記複数の副ビット線を一括して前記基準電位にリセットする、
不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置であって、
前記複数の副ビット線は複数の第１及び第２の副ビット線に分類され、
前記副ビット線用リセット手段は、
前記複数の第１の副ビット線を前記基準電位に設定する第１の副ビット線用リセット手段と、
前記複数の第２の副ビット線を前記基準電位に設定する第２の副ビット線用リセット手段とを含み、
前記第１及び第２の副ビット線用リセット手段は互いに独立した駆動能力を有する、
不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置であって、
前記副ビット線用リセット手段は前記主ビット線を介することなく前記副ビット線を前記基準電位にリセットする、
不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置であって、
前記副ビット線用リセット手段は共通ソース線を介して前記副ビット線を前記基準電位にリセットする、
不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置であって、
前記副ビット線用リセット手段は前記主ビット線と異なる線を介して前記副ビット線を前記基準電位にリセットする、
不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
フラッシュメモリのような不揮発性半導体記憶装置において、メモリセルアレイを構成する複数のメモリトランジスタはそれぞれ読み出し電圧より高い閾値である“Ｈ”閾値電圧ＶthＨと読み出し電圧より低い“Ｌ”閾値電圧ＶthＬとのいずれかに設定されることにより、情報を不揮発に記憶することができる。そして、複数のメモリトランジスタはマトリクス状に配置され、ドレインが列単位にビット線に接続され、ゲートが行単位にワード線に接続され、ソースが共通に共通ソース線に接続されるのが一般的である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
この残存した電荷が２回目の読み見出しに際して、上記共通ソース線の電位変動に影響を与える。例えば、２回目の読み出し時に読み出し電圧が付与されたの選択ワード線にゲートが接続され、かつ上記所定の副ビット線にドレインが接続される非選択のメモリトランジスタが必ず存在する。この非選択のメモリトランジスタが“Ｌ”閾値電圧ＶthＬの場合はオン状態となるため、この非選択のメモリトランジスタを介して上記所定の副ビット線の電荷が共通ソース線に流れることになり、その結果、共通ソース線の電位が２回目の読み出し時に当初の想定よりも大きく変動してしまうという、共通ソース線の固定電位変動が生じてしまう。そして、共通ソース線の固定電位の変動に伴い、主ビット線を流れる電流量が制限されてしまうため、読み出し動作が低下してしまう。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
この発明に係る請求項１記載の不揮発性半導体記憶装置は、各々が選択時にオン／オフすることにより不揮発性記憶機能を有する複数のメモリトランジスタと、主ビット線と、前記主ビット線に対応して設けられる複数の副ビット線とを備え、前記複数のメモリトランジスタの一方電極が前記複数の副ビット線のいずれかに接続され、読み出し期間において、前記複数の副ビット線のうち一つの副ビット線である選択副ビット線と前記主ビット線とが電気的に接続され、前記主ビット線及び前記選択副ビット線が所定電位にプリチャージされた後、前記複数のメモリトランジスタのうち前記選択副ビット線に一方電極が接続される一つのメモリトランジスタが選択状態となり、前記主ビット線を流れる電流量に基づき読み出しデータが得られ、前記読み出し期間において、前記読み出しデータが得られた後、前記主ビット線及び前記選択副ビット線を基準電位にリセットするリセット手段をさらに備え、前記リセット手段は、前記主ビット線を前記基準電位にリセットする主ビット線用リセット手段と、前記複数の副ビット線を前記基準電位にリセットする副ビット線用リセット手段とを含んでいる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
センス線Ｌ０，Ｌ１と主ビット線ＭＢＬ０〜ＭＢＬ３とを選択的に接続する主ビット線選択回路を構成するＮＭＯＳの主ビット線選択トランジスタＱ６〜Ｑ９が設けられる。主ビット線選択トランジスタＱ６はセンス線Ｌ０，主ビット線ＭＢＬ１間に介挿され、主ビット線選択トランジスタＱ７はセンス線Ｌ１，主ビット線ＭＢＬ３間に介挿され、主ビット線選択トランジスタＱ８はセンス線Ｌ０，主ビット線ＭＢＬ０間に介挿され、主ビット線選択トランジスタＱ９はセンス線Ｌ１，主ビット線ＭＢＬ２間に介挿される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
そして、主ビット線選択トランジスタＱ６及びＱ７のゲートは共通に主ビット線選択信号ＣＡ０を受け、主ビット線選択トランジスタＱ８及びＱ９のゲートは共通に主ビット線選択信号ＣＡ１を受ける。なお、主ビット線選択信号ＣＡ０，ＣＡ１はＹゲート信号とも呼ばれる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
メモリトランジスタＭＴ０〜ＭＴ１５，ＭＴ１６〜ＭＴ３１はマトリクス状に配置され（説明の都合上、同一行のメモリトランジスタに対しては共通の符号を付している）、メモリトランジスタＭＴ０〜ＭＴ１５のドレインは列単位に副ビット線ＳＢＬ０４〜ＳＢＬ０７，ＳＢＬ１４〜ＳＢＬ１７，ＳＢＬ２０〜ＳＢＬ２３，及びＳＢＬ３０〜ＳＢＬ３３のいずれかに接続され、メモリトランジスタＭＴ１６〜ＭＴ３１のドレインは列単位に副ビット線ＳＢＬ００〜ＳＢＬ０３，ＳＢＬ１０〜ＳＢＬ１３，ＳＢＬ２４〜ＳＢＬ２７，及びＳＢＬ３４〜ＳＢＬ３７のいずれかに接続される。そして、メモリトランジスタＭＴ０〜ＭＴ３１のゲートにはワード線ＷＬ０〜ＷＬ３１が接続される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
なお、副ビット線選択タイミング信号ＳＧＴは副ビット線選択信号ＳＧ０〜ＳＧ７の選択時の立ち上がり及び立ち下がりのタイミングを指示する信号であり、図示しない副ビット線選択回路が副ビット線選択タイミング信号ＳＧＴのタイミングに従い、所定のアドレスをデコードして副ビット線選択信号ＳＧ０〜ＳＧ７のいずれかを選択的に“Ｈ”にする。また、主ビット線リセットタイミング信号ＲＳＴＭＢＬは主ビット線をリセットするタイミングを指示する信号であり、副ビット線リセットタイミング信号ＲＳＴＳＢＬは副ビット線をリセットするタイミングを指示する信号である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図３は主ビット線リセット信号発生回路の回路構成を示す回路図である。同図に示すように、主ビット線リセット信号発生回路１３はＮＯＲゲートＧ２，Ｇ４及びインバータＧ３，Ｇ５から構成される。ＮＯＲゲートＧ２は一方入力に主ビット線リセットタイミング信号ＲＳＴＭＢＬを受け、他方入力に主ビット線選択信号ＣＡ０の反転信号バーＣＡ０を受け、その出力がインバータＧ３を介して主ビット線リセット信号ＲＳＴＣＡ０として出力される。ＮＯＲゲートＧ４は一方入力に主ビット線リセットタイミング信号ＲＳＴＭＢＬを受け、他方入力に主ビット線選択信号ＣＡ１の反転信号バーＣＡ１を受け、その出力がインバータＧ５を介して主ビット線リセット信号ＲＳＴＣＡ１として出力される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
この状態で、プリチャージ信号ＩＰＣを“Ｌ”にしてプリチャージトランジスタＱ０〜Ｑ２をオン状態にすることにより、センス線Ｌ０、主ビット線ＭＢＬ０、及び副ビット線ＳＢＬ０７と、センス線Ｌ１、主ビット線ＭＢＬ２、及び副ビット線ＳＢＬ２７とを電源電圧Ｖddにプリチャージする。なお、電源電圧Ｖddに代えて、図示しない電圧制御回路により予め定めた所定の電位でプリチャージするようにしてもよい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
その後、比較電流選択信号ＯＳＥＬ及びワード線ＷＬ０を“Ｈ”（読み出し電圧）にして、比較電流選択トランジスタＱ５をオン状態にするとともに、副ビット線選択信号ＳＧ７に電気的に接続されるメモリトランジスタＭＴ０（メモリトランジスタＭ０）を選択状態にする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
したがって、時刻ｔ４にワード線ＷＬ１５が“Ｈ”になった場合、副ビット線ＳＢＬ０７及びワード線ＷＬ１５に接続されるメモリトランジスタＭＴ１５（以下、「メモリトランジスタＭ１」と示す）が“Ｌ”閾値電圧ＶthＬであった場合でも、副ビット線ＳＢＬ０７が上記リセット動作により“Ｌ”に設定されているため、オン状態のメモリトランジスタＭ１を介して共通ソース線ＳＬが電位変動（“Ｌ”からの浮き状態）を受けることはない。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
例えば、１つのメモリトランジスタがオンすることによる共通ソース線ＳＬの変動が０．１Ｖと仮定すると、従来例では最悪で約０．２Ｖであった共通ソース線ＳＬの電位変動を、実施の形態１では約０．１Ｖに抑えることができる。以下、１つのメモリトランジスタがオンすることによる電位変動が０．１Ｖと試算される例を説明する。副ビット線ＳＢＬのプリチャージ電位が０．７Ｖ、副ビット線ＳＢＬの容量が０．１ｐＦの場合、１ビット当たり７０ｆクーロンの電荷が残留する。通常の読み出し動作は３２ビット、６４ビット同時に行われるため、７０ｆクーロン×３２（６４）倍の電荷が一気に共通ソース線ＳＬに流れ込む。例えば、６４ビット読み出しで共通ソース線ＳＬの抵抗値が３ＫΩの場合の共通ソース線ＳＬの電位変動を関連レイアウト部分のＲ、Ｃ情報をモデル化して回路シミュレーションすると、約０．１Ｖ程度の電荷が浮くと試算された。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
ここで、副ビット線ＳＢＬのプリチャージ電位が０．７Ｖ、共通ソース線ＳＬが０Ｖ（基準電位）のときのオン状態のメモリトランジスタを流れる理想セル電流が３５μＡであると仮定すると、従来例では０．２Ｖの共通ソース線ＳＬの電位変動が生じるためセル電流は２５μＡとなり、本実施の形態では０．１Ｖの共通ソース線ＳＬの電位変動しか生じないため３０μＡとなる。ここで、リファレンス電流を理想セル電流３５μＡの半分の１７μＡに設定した場合、従来例ではリファレンス電流との差は８（＝２５−１７）μＡしかないのに対し、本願発明では１３（３０−１７）μＡとなるため、センスアンプ２によるセンス時間を約２／３に低減することができ、読み出し時間の高速化を実現することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
＜実施の形態２＞
図６はこの発明の実施の形態２であるフラッシュメモリの読み出し回路の構成の一部を示す回路図である。同図に示すように、副ビット線用リセット信号ＲＳＴ２を入力に受ける反転バッファ５、７が設けられ、直列に接続される反転バッファ５，６の出力が上部副ビット線リセット信号ＵＲＳＴＳＢＬとして副ビット線リセットトランジスタＭＲ１のゲートに出力され、直列に接続される反転バッファ７，８の出力が下部副ビット線リセット信号ＬＲＳＴＳＢＬとして副ビット線リセットトランジスタＭＲ２のゲートに出力される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
図１の副ビット線用リセット信号ＲＳＴ２、図６の上部副ビット線リセット信号ＵＲＳＴＳＢＬ及び下部副ビット線リセット信号ＬＲＳＴＳＢＬは消去ブロック群で共通に用いられる。すなわち、図１の消去ブロック１相当の構成が複数存在する場合、副ビット線用リセット信号ＲＳＴ２複数の消去ブロック１からなる一単位の消去ブロック群で共用され、図６の消去ブロック１１，１２相当の構成が複数存在する場合、複数の消去ブロック１１からなる一単位の第１の消去ブロック群で上部副ビット線リセット信号ＵＲＳＴＳＢＬは共用され、複数の消去ブロック１２からなる一単位の第２の消去ブロック群で下部副ビット線リセット信号ＬＲＳＴＳＢＬは共用される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
さらに、実施の形態２では、駆動すべき副ビット線リセットトランジスタの数を実施の形態１に比べ半減することができるため、下部副ビット線リセット信号ＬＲＳＴＳＢＬ及び上部副ビット線リセット信号ＵＲＳＴＳＢＬの方が、副ビット線用リセット信号ＲＳＴ２に比べ波形なまりが改善される分、リセット動作がアクティブになる期間ＴＢが、実施の形態１の期間ＴＡに比べて長く設定でき、実施の形態１に比べて良好なリセット特性を得ることができる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
＜実施の形態３＞
実施の形態３のフラッシュメモリの読み出し回路は、図６で示した実施の形態２のフラッシュメモリの読み出し回路と同一構成を呈している。但し、実施の形態３では、図２で示した制御部１０において、副ビット線選択タイミング信号ＳＧＴが指示する立ち下がりタイミング、及び主ビット線リセットタイミング信号ＲＳＴＭＢＬが指示する立ち上がりタイミングが異なっている。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
すなわち、実施の形態２と同様、制御部１０、副ビット線リセット信号発生回路１４、反転バッファ５〜８，副ビット線リセットトランジスタＭＲ１，ＭＲ２からなる副ビット線用リセット手段により副ビット線ＳＢＬ０７に対して第２のリセット動作が実行される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
主ビット線リセットトランジスタＱ１０〜Ｑ１３は主ビット線ＭＢＬ０〜ＭＢＬ３に対応しており、主ビット線ＭＢＬ１本当たり１個であるが、副ビット線リセットトランジスタＭＲ１，ＭＲ２は主ビット線ＭＢＬ一本当たり８個必要となる。また、一の主ビット線において、主ビット線方向に複数の消去ブロックをさらに設ける構成の場合、その消去ブロックの個数倍の副ビット線リセットトランジスタが必要となる。したがって、主ビット線リセットトランジスタのチャネル幅を大きくしても、副ビット線リセットトランジスタのチャネル幅を小さくできる方が、レイアウト面積の削減効果が大きい。また、副ビット線リセットトランジスタのチャネル幅を小さくすると、反転バッファ５（６）の負荷も軽減できるので、さらに期間ＴＢを長く設定でき、第２のリセット動作を良好に行うことができる利点も奏する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
＜実施の形態４＞
図９はこの発明の実施の形態４であるフラッシュメモリの読み出し回路の構成の一部を示す回路図である。同図に示すように、図６で示した実施の形態２の消去ブロック１１，１２と同様な構成の消去ブロック２１，２２が設けられる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
ただし、消去ブロック２１は副ビット線ＳＢＬ０４〜ＳＢＬ０７，ＳＢＬ１４〜ＳＢＬ１７，ＳＢＬ２０〜ＳＢＬ２３，及びＳＢＬ３０〜ＳＢＬ３３をリセットするための副ビット線リセットトランジスタＭＲ１相当の構成部が設けられておらず、消去ブロック２２において、副ビット線ＳＢＬ００〜ＳＢＬ０３，ＳＢＬ１０〜ＳＢＬ１３，ＳＢＬ２４〜ＳＢＬ２７，及びＳＢＬ３４〜ＳＢＬ３７をリセットするための副ビット線リセットトランジスタＭＲ２に相当する構成部が設けられていない点が，図６で示した実施の形態２の消去ブロック１１，１２とは異なる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
その結果、副ビット線用リセット手段を構成する副ビット線リセットトランジスタＭＲ１，ＭＲ２相当の形成面積を削減できるため、レイアウト面積の削減が可能となり、背景技術の第１の問題点である面積増大を解消することができる。例えば、副ビット線リセットトランジスタＭＲ１，ＭＲ２のチャネル幅が２μｍで消去ブロック２１，２２相当の消去ブロックを８ブロック、主ビット線方向に設ける構成を想定した場合、主ビット線ＭＢＬ０〜ＭＢＬ３方向の形成長さが３２（２×２×８）μｍ削減できるため、仮に主ビット線リセットトランジスタＱ１０〜Ｑ１３のチャネル幅を２μｍ増大させたとしても、主ビット線方向に約３０μｍの形成長さが削減できるため、大幅なレイアウト面積の削減を図ることができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
【図１】この発明の実施の形態１であるフラッシュメモリにおける読み出し回路構成の一部を示す回路図である。
【図２】実施の形態１のフラッシュメモリの読み出し動作に関する種々の制御信号を発生する制御部を示す説明図である。
【図３】主ビット線リセット信号発生回路の回路構成を示す回路図である。
【図４】副ビット線リセット信号発生回路の回路構成を示す回路図である。
【図５】実施の形態１のフラッシュメモリの読み出し回路における読み出し動作を示すタイミング図である。
【図６】この発明の実施の形態２であるフラッシュメモリの読み出し回路の構成の一部を示す回路図である。
【図７】実施の形態２のフラッシュメモリの読み出し回路における読み出し動作を示すタイミング図である。
【図８】実施の形態３のフラッシュメモリの読み出し回路における読み出し動作を示すタイミング図である。
【図９】この発明の実施の形態４であるフラッシュメモリの読み出し回路の構成の一部を示す回路図である。
【図１０】実施の形態４のフラッシュメモリの読み出し回路の読み出し動作を示すタイミング図である。