【手続補正書】
【提出日】平成19年4月19日(2007.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
第１主ビット線と、
第１ソース線と、
第１トランジスタと、
前記第１主ビット線に第１トランジスタを介して接続される第１副ビット線と、
一端が前記第１副ビット線に、他端が前記第１ソース線に接続される第１メモリ用トランジスタと、
前記第１副ビット線に一端が接続され、前記第１メモリ用トランジスタに並列に接続される第２メモリ用トランジスタと、
第２主ビット線と、
前記第１主ビット線及び前記第２主ビット線に流れる各々の電流が入力され、差動増幅するアンプと
を備え、
前記第１メモリ用トランジスタのベリファイ時において、
前記第１トランジスタ及び前記第１メモリ用トランジスタをオンし、
前記第２メモリ用トランジスタに電流を流さない、半導体記憶装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
請求項１０にかかる半導体記憶装置において、前記第２メモリ用トランジスタをオフにする前記電圧を求める方法であって、
前記第２メモリ用トランジスタは複数設けられ、そのしきい値電圧に対する個数の分布を用い、
前記しきい値電圧の各々について、前記第２メモリ用トランジスタのゲート電極の各々に相互に等しいゲート電圧が印加されたときに、前記第２メモリ用トランジスタのソース／ドレイン間に流れる電流を求め、
前記しきい値電圧の各々について前記分布から求まる個数と前記電流との積を求めて、前記しきい値電圧の下限から上限までの前記積の総和を求め、
前記総和が所定の電流よりも小さくなる前記ゲート電圧を、前記第２メモリ用トランジスタをオフする前記電圧として求める、半導体記憶装置の制御方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
ところが、過消去されたメモリセルが、例えばリファレンス側に存在する場合には、メモリセルをオフに制御したにも係わらず、過消去されたメモリセルからリーク電流が流れる。なぜなら、メモリセルが例えばｎチャンネルＭＯＳトランジスタである場合には、そのしきい値電圧が、消去の程度が大きくなるに従って小さくなるからである。ここで、過消去されたメモリセルとは、しきい値電圧が所定値よりも小さくなることをいう。よって、アンプのリファレンス側の端子に流れる電流が、当該端子に流すべき所定の電流よりも大きくなる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明にかかる第３の半導体記憶装置は、第１主ビット線、第１ソース線、第１トランジスタ、第１副ビット線、第１メモリ用トランジスタ、第２メモリ用トランジスタ、第２主ビット線及びアンプを備える。前記第１副ビット線は、前記第１主ビット線に第１トランジスタを介して接続される。前記第１メモリ用トランジスタは、一端が前記第１副ビット線に、他端が前記第１ソース線に接続される。前記第２メモリ用トランジスタは、前記第１副ビット線に一端が接続され、前記第１メモリ用トランジスタに並列に接続される。前記アンプは、前記第１主ビット線及び前記第２主ビット線に流れる各々の電流が入力され、差動増幅する。そして、前記第１メモリ用トランジスタのベリファイ時において、前記第１トランジスタ及び前記第１メモリ用トランジスタをオンし、前記第２メモリ用トランジスタに電流を流さない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
主ビット線ＭＢＬ０〜ＭＢＬ３は、主ビット線選択用トランジスタＣＡＴｒ０〜ＣＡＴｒ３を介して、メモリブロック１にそれぞれ接続される。図１では、主ビット線選択用トランジスタＣＡＴｒ０〜ＣＡＴｒ３がＭＯＳトランジスタである場合が示されている。主ビット線選択用トランジスタＣＡＴｒ０，ＣＡＴｒ２のゲート電極には制御線ＣＡ１が、主ビット線選択用トランジスタＣＡＴｒ１，ＣＡＴｒ３のゲート電極には制御線ＣＡ０が、それぞれ接続されている。よって、制御線ＣＡ１により主ビット線選択用トランジスタＣＡＴｒ０，ＣＡＴｒ２は同時にオンに制御できるので、主ビット線ＭＢＬ０，ＭＢＬ２を同時に選択できる。主ビット線ＭＢＬ１，ＭＢＬ３についても同様である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
比較電流選択部３は、比較電流発生部３１と比較電流選択用トランジスタＣＴｒ１，ＣＴｒ２とを有し、センスアンプＳ／Ａの一対の端子１１，１２の間に接続される。図１では、比較電流選択用トランジスタＣＴｒ１，ＣＴｒ２がＭＯＳトランジスタである場合が示されている。比較電流発生部３１は、比較電流選択用トランジスタＣＴｒ１を介して端子１１に、比較電流選択用トランジスタＣＴｒ２を介して端子１２に、それぞれ接続される。比較電流選択用トランジスタＣＴｒ１，ＣＴｒ２のゲート電極には、制御線ＥＳＥＬ，ＯＳＥＬがそれぞれ接続される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
メモリブロック１は、副ビット線ＳＢＬ１〜ＳＢＬ８、副ビット線選択用トランジスタＳＴｒ１〜ＳＴｒ８、ソース線２及びメモリ用トランジスタＭ０〜Ｍ６３を備える。なお、主ビット線ＭＢＬ０〜ＭＢＬ３は、メモリブロック１内にも配線されている。図１では、副ビット線選択用トランジスタＳＴｒ１〜ＳＴｒ８がＭＯＳトランジスタであって、メモリ用トランジスタＭ０〜Ｍ６３がフローティングゲートＭＯＳトランジスタである場合が示されている。また、データの書き込み／消去が行われるメモリ用トランジスタの一群を、鎖線４で囲んでいる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
副ビット線ＳＢＬ１は、副ビット線選択用トランジスタＳＴｒ１を介して、主ビット線ＭＢＬ０上の接続点Ｐ１に接続される。副ビット線選択用トランジスタＳＴｒ１のゲート電極には、制御線ＬＳＧ３が接続される。そして、制御線ＬＳＧ３により、副ビット線選択用トランジスタＳＴｒ１をオン／オフして、副ビット線ＳＢＬ１の選択／非選択を制御する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
副ビット線ＳＢＬ５は、副ビット線選択用トランジスタＳＴｒ５を介して、接続点Ｐ１に接続されており、副ビット線ＳＢＬ１と同様に構成される。副ビット線選択用トランジスタＳＴｒ５のゲート電極には、制御線ＬＳＧ２が接続される。そして、制御線ＬＳＧ２により、副ビット線選択用トランジスタＳＴｒ５をオン／オフして、副ビット線ＳＢＬ５の選択／非選択を制御する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
副ビット線ＳＢＬ２は、副ビット線選択用トランジスタＳＴｒ２を介して、主ビット線ＭＢＬ０上の接続点Ｐ２に接続される。副ビット線選択用トランジスタＳＴｒ２のゲート電極には、制御線ＵＳＧ０が接続される。そして、制御線ＵＳＧ０により、副ビット線選択用トランジスタＳＴｒ２をオン／オフして、副ビット線ＳＢＬ２の選択／非選択を制御する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
副ビット線ＳＢＬ６は、副ビット線選択用トランジスタＳＴｒ６を介して、接続点Ｐ２に接続されており、副ビット線ＳＢＬ２と同様に構成される。副ビット線選択用トランジスタＳＴｒ６のゲート電極には、制御線ＵＳＧ１が接続される。そして、制御線ＵＳＧ１により、副ビット線選択用トランジスタＳＴｒ６をオン／オフして、副ビット線ＳＢＬ６の選択／非選択を制御する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
同様にして、センスアンプＳ／Ａの端子１２に接続される主ビット線ＭＢＬ２には、副ビット線ＳＢＬ３，ＳＢＬ４，ＳＢＬ７，ＳＢＬ８が、副ビット線選択用トランジスタＳＴｒ３，ＳＴｒ４，ＳＴｒ７，ＳＴｒ８を介して、それぞれ接続される。副ビット線選択用トランジスタＳＴｒ３，ＳＴｒ４，ＳＴｒ７，ＳＴｒ８のゲート電極には、制御線ＬＳＧ０，ＵＳＧ３，ＬＳＧ１，ＵＳＧ２がそれぞれ接続される。そして、制御線ＬＳＧ０，ＵＳＧ３，ＬＳＧ１，ＵＳＧ２により、副ビット線選択用トランジスタＳＴｒ３，ＳＴｒ４，ＳＴｒ７，ＳＴｒ８をオン／オフして、副ビット線ＳＢＬ３，ＳＢＬ４，ＳＢＬ７，ＳＢＬ８の選択／非選択をそれぞれ制御する。また、図１では、副ビット線ＳＢＬ３に接続されるメモリ用トランジスタには、接続点Ｐ３側から符号Ｍ３２〜Ｍ４７を付し、副ビット線ＳＢＬ４に接続されるメモリ用トランジスタには、接続点Ｐ４側から符号Ｍ４８〜Ｍ６３を付している。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
他の副ビット線ＳＢＬ２，ＳＢＬ３，ＳＢＬ５〜ＳＢＬ８については、例えば、副ビット線ＳＢＬ５と副ビット線ＳＢＬ８、副ビット線ＳＢＬ７と副ビット線ＳＢＬ６、副ビット線ＳＢＬ３と副ビット線ＳＢＬ２とを、それぞれ対応付けることができる。すなわち、制御線ＬＳＧ２と制御線ＵＳＧ２、制御線ＬＳＧ１と制御線ＵＳＧ１、制御線ＬＳＧ０と制御線ＵＳＧ０とが、それぞれ相互に連係する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
以下の実施の形態においては、上記した半導体記憶装置について、書き込み／消去ベリファイを行う際の本発明にかかる半導体記憶装置の制御方法を示す。なお、メモリ用トランジスタＭ０〜Ｍ６３は、ｎチャンネル型のフローティングゲートＭＯＳトランジスタとする。そして、書き込み／消去ベリファイが、メモリ用トランジスタＭ４８について行われるとし、メモリ用トランジスタＭ４８が接続される副ビット線ＳＢＬ４に対して比較対象となるリファレンス側の副ビット線を、副ビット線ＳＢＬ１とする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
図２は、図１で示される半導体記憶装置のうち、メモリ用トランジスタＭ４８の書き込み／消去ベリファイにかかる部分だけが示されている。図１で示される半導体記憶装置の構成要素と同じものについては、同符号が付されている。図２では、比較電流選択部３は省略されているが、端子１１がリファレンス側に、端子１２が選択側にそれぞれ選択されているとする。また、主ビット線選択用トランジスタＣＡＴｒ０，ＣＡＴｒ２も省略されているが、それぞれをオンにして主ビット線ＭＢＬ０，ＭＢＬ２が選択されているとする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
リファレンス側では、制御線ＬＳＧ３により副ビット線選択用トランジスタＳＴｒ１をオフに制御して、副ビット線ＳＢＬ１を非選択とする。これにより、メモリ用トランジスタＭ０に電流が流れない。つまり、メモリ用トランジスタＭ０からリーク電流が流れることが回避される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
上述した内容によれば、リファレンス側の主ビット線ＭＢＬ０に流れる比較電流に、過消去されたメモリ用トランジスタＭ０から生じるリーク電流が加算されないので、書き込み／消去ベリファイにおいて、メモリ用トランジスタＭ４８のしきい値電圧を過大に評価しない。換言すれば、リファレンス側の副ビット線ＳＢＬ１に接続されるメモリ用トランジスタＭ０〜Ｍ１５に、過消去されたメモリ用トランジスタが含まれている場合であっても、選択側のメモリ用トランジスタＭ４８の書き込み／消去が精度良くベリファイされる。よって、通常読み出し時におけるアクセス速度の低下が防止される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図４は、本実施の形態にかかる副ビット線ＳＢＬ１〜ＳＢＬ８の選択／非選択の制御を行う回路を示す。この回路は、回路Ｃ１〜Ｃ８、入力端子Ｓ１〜Ｓ３，入力端子ｒｅａｄ、ＮＯＴ回路７０１〜７１２及び制御線ＵＳＧ０〜ＵＳＧ３，ＬＳＧ０〜ＬＳＧ３を備える。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
セレクタ回路７４は、ＡＮＤ７２回路の出力端に接続される入力端ｇ１と、ラッチ回路７３の出力端ｏｕｔに接続される入力端ｇ２とを有し、入力端子ｒｅａｄから入力される信号により、入力端ｇ１，ｇ２の一方を選択する。すなわち、入力端子ｒｅａｄから０が入力されると入力端ｇ１が、ｒｅａｄから１が入力されると入力端ｇ２がそれぞれ選択される。また、入力端ｇ１及び入力端ｇ２のうち選択された方から入力された信号を反転させて出力する。セレクタ回路７４の出力端は、ＮＯＴ回路７５を介して、ＮＡＮＤ回路７６の一の入力端に接続される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
図６で示される表によれば、上記したいずれか一つの信号（Ｓ１，Ｓ２，Ｓ３）が入力されると、回路Ｃ１〜Ｃ８に接続される制御線ＵＳＧ３〜ＵＳＧ０，ＬＳＧ３〜ＬＳＧ０のうち二つの制御線に出力される信号だけが０となり、他の制御線に出力される信号はいずれも１となる。例えば信号（Ｓ１，Ｓ２，Ｓ３）として（１，０，１）を採用すると、回路Ｃ１の制御線ＵＳＧ３及び回路Ｃ５の制御線ＬＳＧ３にそれぞれ出力される信号だけが０となって、他の制御線に出力される信号はいずれも１となる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
図４で示される回路では、入力端子ｒｅａｄから１の信号を入力して、信号（Ｓ１，Ｓ２，Ｓ３）を入力すると、制御線ＵＳＧ０，ＬＳＧ０、制御線ＵＳＧ１，ＬＳＧ１、制御線ＵＳＧ２，ＬＳＧ２及び制御線ＵＳＧ３，ＬＳＧ３のいずれか一つの対にだけ０の信号が出力される。よって、図１で示される半導体記憶装置において、制御線ＬＳＧ３と制御線ＵＳＧ３、制御線ＬＳＧ２と制御線ＵＳＧ２、制御線ＬＳＧ１と制御線ＵＳＧ１、制御線ＬＳＧ０と制御線ＵＳＧ０とが、それぞれ相互に連係する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
リファレンス側では、制御線ＬＳＧ３により副ビット線選択用トランジスタＳＴｒ１をオンに制御する。そして、過消去されたメモリ用トランジスタＭ０については、ワード線ＷＬ０により、メモリ用トランジスタＭ０からリーク電流が流れないゲート電圧Ｖｇｓ（０）を、ゲート電極に印加する。ゲート電圧Ｖｇｓ（０）は、ソースに印加される電圧を基準とする。このゲート電圧Ｖｇｓ（０）は、後述の実施の形態４で示される方法により求められる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
実際の使用の形態では、メモリ用トランジスタＭ０〜Ｍ１５のうち、どれが過消去されているかを特定することができない。よって、メモリ用トランジスタＭ１〜Ｍ１５についても、メモリ用トランジスタＭ０と同様に、ワード線ＷＬ１〜ＷＬ１５により、ゲート電極にゲート電圧Ｖｇｓ（０）をそれぞれ印加することが望ましい。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
また、過消去されたメモリ用トランジスタＭ６３については、ワード線ＷＬ３１により、メモリ用トランジスタＭ６３からリーク電流が流れないゲート電圧Ｖｇｓ（０）を、ゲート電極に印加する。このゲート電圧Ｖｇｓ（０）は、後述する実施の形態４で示される方法により求められる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
これにより、メモリ用トランジスタＭ６３に電流が流れない。つまり、メモリ用トランジスタＭ６３からリーク電流が流れることが回避される。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
実際の使用の形態では、メモリ用トランジスタＭ４９〜Ｍ６３のうち、どれが過消去されているかを特定することができない。よって、メモリ用トランジスタＭ４９〜Ｍ６２についても、メモリ用トランジスタＭ６３と同様に、ワード線ＷＬ１７〜ＷＬ３０により、ゲート電極にゲート電圧Ｖｇｓ（０）をそれぞれ印加することが望ましい。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
上述の内容によれば、メモリ用トランジスタＭ６３からリーク電流が流れることを抑制するので、副ビット線ＳＢＬ４に流れる電流にリーク電流が加算されない。これにより、書き込み／消去ベリファイにおいて、メモリ用トランジスタＭ４８のしきい値電圧を過小に評価しない。換言すれば、選択側の副ビット線ＳＢＬ４に接続されるメモリ用トランジスタＭ４９〜Ｍ６３に、過消去されたメモリ用トランジスタが含まれる場合であっても、選択側のメモリ用トランジスタＭ４８の書き込み／消去が精度良くベリファイされる。よって、通常読み出し時におけるアクセス速度の低下が防止される。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
特に、実施の形態２と実施の形態３と組み合わせる場合において、リファレンス側のメモリ用トランジスタＭ０〜Ｍ１５と、選択側のメモリ用トランジスタＭ４８〜Ｍ６３とが、同じウェルに形成されることが望ましい。なぜなら、当該ウェルに最適の電圧を印加するだけで、リーク電流の発生を抑制することができるので、ベリファイを行うための制御が単純化される。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
ステップ１０３では、しきい値電圧Ｖｔｈ（１）〜Ｖｔｈ（１１）を有するメモリ用トランジスタの各々に相互に等しいゲート電圧Ｖｇｓを印加したときに、当該メモリ用トランジスタの各々に流れるソース／ドレイン間電流Ｉｄｓ（１）〜Ｉｄｓ（１１）を求める。図１０を用いて具体的に説明すると、例えばＶｇｓ＝Ｖｇｓ（０）として、Ｖｇｓ＝Ｖｇｓ（０）を示す直線６２０と、グラフ６０１〜６１１と交わる点での電流を電流Ｉｄｓ（１）〜Ｉｄｓ（１１）とする。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
上述の方法によって求められたゲート電圧Ｖｇｓ（０）を、過消去されたメモリ用トランジスタのゲート電極に印加することで、過消去されたメモリ用トランジスタからリーク電流が流れることが防止される。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
ステップ２０５では、ステップ２０４で求めた積Ｉｄｓ（ｍ，１）・Ｎ（ｍ，１）〜Ｉｄｓ（ｍ，１１）・Ｎ（ｍ，１１）を、しきい値電圧の分布５２の下限Ｖｔｈ（ｍ，１）から上限Ｖｔｈ（ｍ，１１）まで、式（２）で示されるよう足し合わせる。式（２）で求まる電流Ｉｔｏｔ（Ｖｂｓ（ｍ））は、メモリ用トランジスタＭ０〜Ｍ１５に流れる電流の総和、つまりリーク電流である。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
上述したいずれの実施の形態においても、メモリ用トランジスタはｎチャンネル型のフローティングゲートＭＯＳトランジスタとし、しきい値電圧が高い方を書き込み側、しきい値電圧が低い方を消去側として説明したが、しきい値電圧が低い方を書き込みと呼ぶ場合は、上記説明において書き込み、消去の対象を入れ替えて実施すれば同様の効果が得られる。また、ｐチャンネル型のフローティングゲートＭＯＳトランジスタであってもよい。