【手続補正書】
【提出日】平成19年10月17日(2007.10.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  外部から与えられる制御信号、アドレス信号およびデータを受ける端子群と、
前記制御信号、前記アドレス信号および前記データを受け、前記アドレス信号に従って指示対象を選択するインターフェース部と、
前記アドレス信号により特定される第１および第２の領域を有し、前記アドレス信号によって前記第２の領域が指定されたとき、前記インターフェイス部を介して伝達される前記制御信号および前記アドレス信号に応じて前記データの授受を行なうメモリセルアレイと、
前記アドレス信号によって前記第１の領域が指定されたときに、前記インターフェイス部を介して伝達される前記制御信号、前記アドレス信号および前記データの少なくともいずれか１つに応じてデータ処理を行なうロジック回路とを備え、
前記ロジック回路は、既に前記メモリセルアレイに保持されている記憶データおよび前記インターフェイス部を介して伝達されるデータのいずれか一方を処理し、前記データ処理の結果を前記メモリセルアレイに保持させる、半導体集積回路装置。
【請求項２】  前記ロジック回路は、
前記制御信号に応じて、前記端子群から与えられたデータに対して前記データ処理を行った結果を、前記アドレス信号により指定される前記メモリセルアレイの領域に格納する、請求項１記載の半導体集積回路装置。
【請求項３】  前記データ処理の結果のデータは、前記メモリセルアレイのアドレス空間のうち、システム側のキャッシュメモリの所定の領域に格納される、請求項２に記載の半導体集積回路装置。
【請求項４】  前記ロジック回路は、
前記制御信号に応じて、前記アドレス信号により指定される前記メモリセルアレイの第１の領域に格納される記憶データに対して前記データ処理を行った結果を、前記第１の領域に再び格納する、請求項１記載の半導体集積回路装置。
【請求項５】  前記データ処理の対象となるデータは、前記メモリセルアレイのアドレス空間のうち、システム側のキャッシュメモリの所定の領域から読み出される、請求項４に記載の半導体集積回路装置。
【請求項６】  前記ロジック回路は、
前記制御信号に応じて、前記アドレス信号により指定される起点アドレスから指定されたデータ長の記憶データを順次読出して前記データ処理を行った結果を、前記起点アドレスから前記指定されたデータ長の領域に再び格納する、請求項１記載の半導体集積回路装置。
【請求項７】  前記データ処理の対象となるデータは、前記メモリセルアレイのアドレス空間のうち、システム側のキャッシュメモリの所定の領域から読み出される、請求項６に記載の半導体集積回路装置。
【請求項８】  前記ロジック回路は、
前記制御信号に応じて、第１のアドレス信号により指定される起点アドレスから指定されたデータ長の記憶データを順次読出して前記データ処理を行った結果を、第２のアドレス信号により指定されるアドレスから前記指定されたデータ長の領域に格納する、請求項１記載の半導体集積回路装置。
【請求項９】  前記ロジック回路は、
前記インターフェイス部からの指示内容を保持するデータ保持部と、
前記データ保持部の保持内容に応じて演算を行なうデータ処理回路とを含む、請求項１に記載の半導体集積回路装置。
【請求項１０】  前記インターフェイス部は、外部クロック信号を受けて、前記メモリセルアレイに対するデータ授受の基準となる第１の内部クロック信号と、前記ロジック回路のデータ処理の基準となる第１の内部クロック信号とを生成する内部クロック生成回路を含む、請求項９記載の半導体集積回路装置。
【請求項１１】  前記第２の内部クロック信号は、前記外部クロック信号を分周した信号である、請求項１０記載の半導体集積回路装置。
【請求項１２】  前記第２の内部クロック信号は、前記外部クロック信号を逓倍した信号である、請求項１０記載の半導体集積回路装置。
【請求項１３】  前記指示内容は、
前記データ処理回路の動作を指定するコマンドと、
前記データ処理回路が処理する入力データとを含み、
前記データ保持部は、
前記コマンドを保持する第１の保持回路と、
前記入力データを保持する第２の保持回路と、
前記入力データを前記データ処理回路がデータ処理した処理結果を保持する第３の保持回路とを含む、請求項９記載の半導体集積回路装置。
【請求項１４】  前記第１の保持回路は、
前記データ処理回路がデータ処理を完了したか否かを示すフラグを保持するフラグ領域をさらに含む、請求項１３記載の半導体集積回路装置。
【請求項１５】  前記データ処理回路は、暗号処理を行ない、
前記入力データは、
暗号の鍵データを含む、請求項１３記載の半導体集積回路装置。
【請求項１６】  前記ロジック回路は、
前記制御信号に応じて、前記端子群から前記第２の保持回路に与えられ、前記第２の保持回路に格納されている記憶データに対して前記データ処理を行った結果を、前記第３の保持回路に格納し、
前記第３の保持回路は、前記データ処理を行った結果を前記端子群から出力する、請求項１３記載の半導体集積回路装置。
【請求項１７】  前記ロジック回路は、
前記制御信号に応じて、前記端子群から前記第２の保持回路に与えられ、前記第２の保持回路に格納されている記憶データに対して前記データ処理を行った結果を、前記第３の保持回路に格納し、
前記メモリセルアレイは、前記第３の保持回路に格納された前記データ処理を行った結果を前記アドレス信号により指定される領域に格納する、請求項１３記載の半導体集積回路装置。
【請求項１８】  前記指示内容は、
前記データ処理回路の動作を指定するコマンドと、
前記データ処理回路が処理する入力データとを含み、
前記データ保持部は、
前記コマンドを保持する第１の保持回路と、
前記入力データを保持し、かつ、前記入力データを前記データ処理回路がデータ処理した処理結果を保持するための第２の保持回路とを含む、請求項９記載の半導体集積回路装置。
【請求項１９】  前記ロジック回路は、
前記制御信号に応じて、前記端子群から前記第２の保持回路に与えられ、前記第２の保持回路に格納されている記憶データに対して前記データ処理を行った結果を、前記第２の保持回路に格納し、
前記第２の保持回路は、前記データ処理を行った結果を前記端子群から出力する、請求項１８記載の半導体集積回路装置。
【請求項２０】  前記ロジック回路は、
前記制御信号に応じて、前記端子群から前記第２の保持回路に与えられ、前記第２の保持回路に格納されている記憶データに対して前記データ処理を行った結果を、前記第２の保持回路に格納し、
前記メモリセルアレイは、前記第２の保持回路に格納された前記データ処理を行った結果を前記アドレス信号により指定される領域に格納する、請求項１８記載の半導体集積回路装置。
【請求項２１】  前記メモリセルアレイ中のデータ授受を行うメモリセル列を選択するための列選択回路と、
外部クロック信号に同期して、前記アドレス信号に応じて前記列選択回路を活性化するタイミングを規定するための第１の制御信号を生成するための制御回路と、
外部から指定に応じて、前記第１の制御信号を受けてから所定の時間経過後に前記列選択回路を活性化するための第２の制御信号を生成するインターロック回路とをさらに備える、請求項１記載の半導体集積回路装置。
【請求項２２】  前記メモリセルアレイからバースト動作でデータ授受を行うための制御回路をさらに備え、
前記制御回路は、
指定されたバースト長に対応する外部クロックサイクル数をカウントし、バースト動作が終了する外部クロックのタイミングを検知するためのバースト制御回路と、
前記バースト制御回路の検知結果に応じて、前記外部クロックのタイミングの検知後所定時間後にプリチャージ動作の開始を指示するためのプリチャージ動作制御回路とを含む、請求項１記載の半導体集積回路装置。
【請求項２３】  前記メモリセルアレイは複数のバンクに分割され、
前記メモリセルアレイのセルフリフレッシュ動作を制御するためのセルフリフレッシュ制御回路をさらに備え、
前記セルフリフレッシュ制御回路は、外部からの指示にされたバンク数ごとに、前記メモリセルアレイのリフレッシュ動作を行う、請求項１記載の半導体集積回路装置。
【請求項２４】  前記メモリセルアレイの選択動作や前記選択動作の制御を行うための周辺回路部と、
前記周辺回路および前記メモリセルアレイに供給される内部電源電位を外部電源電位に基づいて生成するための内部電源電位生成回路と、
前記内部電源電位発生回路の動作を制御するための制御回路とをさらに備え、
前記制御回路は、外部からの指示に応じて、選択的に前記メモリセルアレイへの前記内部電源電位の供給を停止する、請求項１記載の半導体集積回路装置。
【請求項２５】  外部クロック信号に応じて動作し、前記メモリセルアレイの選択動作や前記選択動作の制御を行うための周辺回路部と、
前記周辺回路および前記メモリセルアレイに供給される内部電源電位を外部電源電位に基づいて、可変なレベルで生成するための内部電源電位生成回路と、
前記内部電源電位発生回路の動作を制御するための制御回路とをさらに備え、
前記制御回路は、前記内部電源電位のレベルを前記外部クロック信号の周波数に応じて変化させる、請求項１記載の半導体集積回路装置。
【請求項２６】  外部から与えられる制御信号、アドレス信号およびデータを受ける所定の数のピン端子を有する端子群と、
前記制御信号に応じて、前記アドレス信号によって指定される領域に対して前記データを格納するメモリセルアレイと、
前記アドレス信号が所定の領域を指定したときに、前記端子群からの前記制御信号、前記アドレス信号および前記データの少なくとも一つに応じて演算処理を行なうロジック回路とを備え、
前記ロジック回路は、前記制御信号に応じて、前記演算処理を行う対象となるデータを前記メモリセルアレイに格納されている記憶データおよび前記端子群から与えられる前記データのいずれか一方に切替え、
前記所定の数は、汎用のＤＲＡＭのピンの数と同一である、半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【課題を解決するための手段】
この発明のある局面における半導体記憶装置は、  外部から与えられる制御信号、アドレス信号およびデータを受ける端子群と、制御信号、アドレス信号およびデータを受け、アドレス信号に従って指示対象を選択するインターフェース部と、アドレス信号により特定される第１および第２の領域を有し、アドレス信号によって第２の領域が指定されたとき、インターフェイス部を介して伝達される制御信号およびアドレス信号に応じてデータの授受を行なうメモリセルアレイと、アドレス信号によって第１の領域が指定されたときに、インターフェイス部を介して伝達される制御信号、アドレス信号およびデータの少なくともいずれか１つに応じてデータ処理を行なうロジック回路とを備え、ロジック回路は、既にメモリセルアレイに保持されている記憶データおよびインターフェイス部を介して伝達されるデータのいずれか一方を処理し、データ処理の結果をメモリセルアレイに保持させる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
好ましくは、ロジック回路は、制御信号に応じて、端子群から与えられたデータに対してデータ処理を行った結果を、アドレス信号により指定されるメモリセルアレイの領域に格納する。より好ましくは、データ処理の結果のデータは、メモリセルアレイのアドレス空間のうち、システム側のキャッシュメモリの所定の領域に格納される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
好ましくは、ロジック回路は、制御信号に応じて、アドレス信号により指定されるメモリセルアレイの第１の領域に格納される記憶データに対してデータ処理を行った結果を、第１の領域に再び格納する。より好ましくは、データ処理の対象となるデータは、メモリセルアレイのアドレス空間のうち、システム側のキャッシュメモリの所定の領域から読み出される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
好ましくは、ロジック回路は、制御信号に応じて、アドレス信号により指定される起点アドレスから指定されたデータ長の記憶データを順次読出してデータ処理を行った結果を、起点アドレスから指定されたデータ長の領域に再び格納する。より好ましくは、データ処理の対象となるデータは、メモリセルアレイのアドレス空間のうち、システム側のキャッシュメモリの所定の領域から読み出される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
好ましくは、ロジック回路は、制御信号に応じて、第１のアドレス信号により指定される起点アドレスから指定されたデータ長の記憶データを順次読出してデータ処理を行った結果を、第２のアドレス信号により指定されるアドレスから指定されたデータ長の領域に格納する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
好ましくは、ロジック回路は、インターフェイス部からの指示内容を保持するデータ保持部と、データ保持部の保持内容に応じて演算を行なうデータ処理回路とを含む。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
より好ましくは、インターフェイス部は、外部クロック信号を受けて、メモリセルアレイに対するデータ授受の基準となる第１の内部クロック信号と、ロジック回路のデータ処理の基準となる第１の内部クロック信号とを生成する内部クロック生成回路を含む。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
さらに好ましくは、第２の内部クロック信号は、外部クロック信号を分周した信号である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
さらに好ましくは、第２の内部クロック信号は、外部クロック信号を逓倍した信号である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
より好ましくは、指示内容は、データ処理回路の動作を指定するコマンドと、データ処理回路が処理する入力データとを含み、データ保持部は、コマンドを保持する第１の保持回路と、入力データを保持する第２の保持回路と、入力データをデータ処理回路がデータ処理した処理結果を保持する第３の保持回路とを含む。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
さらに好ましくは、第１の保持回路は、データ処理回路がデータ処理を完了したか否かを示すフラグを保持するフラグ領域をさらに含む。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
さらに好ましくは、データ処理回路は、暗号処理を行ない、入力データは、暗号の鍵データを含む。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
さらに好ましくは、ロジック回路は、制御信号に応じて、端子群から第２の保持回路に与えられ、第２の保持回路に格納されている記憶データに対してデータ処理を行った結果を、第３の保持回路に格納し、第３の保持回路は、データ処理を行った結果を端子群から出力する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
さらに好ましくは、ロジック回路は、制御信号に応じて、端子群から第２の保持回路に与えられ、第２の保持回路に格納されている記憶データに対してデータ処理を行った結果を、第３の保持回路に格納し、メモリセルアレイは、第３の保持回路に格納されたデータ処理を行った結果をアドレス信号により指定される領域に格納する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
より好ましくは、指示内容は、データ処理回路の動作を指定するコマンドと、データ処理回路が処理する入力データとを含み、データ保持部は、コマンドを保持する第１の保持回路と、入力データを保持し、かつ、入力データをデータ処理回路がデータ処理した処理結果を保持するための第２の保持回路とを含む。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
さらに好ましくは、ロジック回路は、制御信号に応じて、端子群から第２の保持回路に与えられ、第２の保持回路に格納されている記憶データに対してデータ処理を行った結果を、第２の保持回路に格納し、第２の保持回路は、データ処理を行った結果を端子群から出力する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
さらに好ましくは、ロジック回路は、制御信号に応じて、端子群から第２の保持回路に与えられ、第２の保持回路に格納されている記憶データに対してデータ処理を行った結果を、第２の保持回路に格納し、メモリセルアレイは、第２の保持回路に格納されたデータ処理を行った結果をアドレス信号により指定される領域に格納する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
好ましくは、半導体記憶装置は、メモリセルアレイ中のデータ授受を行うメモリセル列を選択するための列選択回路と、外部クロック信号に同期して、アドレス信号に応じて列選択回路を活性化するタイミングを規定するための第１の制御信号を生成するための制御回路と、外部から指定に応じて、第１の制御信号を受けてから所定の時間経過後に列選択回路を活性化するための第２の制御信号を生成するインターロック回路とをさらに備える。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
好ましくは、半導体記憶装置は、メモリセルアレイからバースト動作でデータ授受を行うための制御回路をさらに備え、制御回路は、指定されたバースト長に対応する外部クロックサイクル数をカウントし、バースト動作が終了する外部クロックのタイミングを検知するためのバースト制御回路と、バースト制御回路の検知結果に応じて、外部クロックのタイミングの検知後所定時間後にプリチャージ動作の開始を指示するためのプリチャージ動作制御回路とを含む。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
好ましくは、半導体記憶装置は、メモリセルアレイは複数のバンクに分割され、メモリセルアレイのセルフリフレッシュ動作を制御するためのセルフリフレッシュ制御回路をさらに備え、セルフリフレッシュ制御回路は、外部からの指示にされたバンク数ごとに、メモリセルアレイのリフレッシュ動作を行う。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
好ましくは、半導体記憶装置は、メモリセルアレイの選択動作や選択動作の制御を行うための周辺回路部と、周辺回路およびメモリセルアレイに供給される内部電源電位を外部電源電位に基づいて生成するための内部電源電位生成回路と、内部電源電位発生回路の動作を制御するための制御回路とをさらに備え、制御回路は、外部からの指示に応じて、選択的にメモリセルアレイへの内部電源電位の供給を停止する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
好ましくは、半導体記憶装置は、外部クロック信号に応じて動作し、メモリセルアレイの選択動作や選択動作の制御を行うための周辺回路部と、周辺回路およびメモリセルアレイに供給される内部電源電位を外部電源電位に基づいて、可変なレベルで生成するための内部電源電位生成回路と、内部電源電位発生回路の動作を制御するための制御回路とをさらに備え、制御回路は、内部電源電位のレベルを外部クロック信号の周波数に応じて変化させる。
この発明の他の局面に従う半導体記憶装置は、外部から与えられる制御信号、アドレス信号およびデータを受ける所定の数のピン端子を有する端子群と、制御信号に応じて、アドレス信号によって指定される領域に対してデータを格納するメモリセルアレイと、アドレス信号が所定の領域を指定したときに、端子群からの制御信号、アドレス信号およびデータの少なくとも一つに応じて演算処理を行なうロジック回路とを備え、ロジック回路は、制御信号に応じて、演算処理を行う対象となるデータをメモリセルアレイに格納されている記憶データおよび端子群から与えられるデータのいずれか一方に切替え、所定の数は、汎用のＤＲＡＭのピンの数と同一である。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０６６９
【補正方法】変更
【補正の内容】
【０６６９】
【発明の効果】
本発明のある局面に従う半導体記憶装置は、汎用的なメモリに対してデータ、アドレスおよび制御信号を与えるのと同様なシーケンスで信号を与えることで内蔵するロジック回路を制御することができ、既存のシステムに大きな変更を加える必要がなく、容易に制御することができる。しかも、メモリ回路とロジック回路とが混載される半導体集積回路装置において、メモリ回路に記憶されるデータに対して所定の論理演算処理を行った結果を外部から扱いやすいインターフェイスで、しかも高速に授受することが可能である。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０６７０
【補正方法】変更
【補正の内容】
【０６７０】
本発明の他の局面に従う半導体記憶装置は、動作させるクロック信号の周波数に応じて、適切な動作条件を設定することが可能で、所望の性能を実現しつつ、消費電力の低減を図ることができる。