【手続補正書】
【提出日】平成20年9月25日(2008.9.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアクセス要求に応答してメモリアレイからデータを受信するインターフェース、及び、前記メモリアレイから受信した前記データの少なくとも一部に対してエンコード及びデコードを含む処理をする複数のデータ処理段を含むデータ処理チャネルと、
前記データ処理チャネルに結合され、かつ前記データ処理チャネル内の前記複数のデータ処理段のうち少なくとも１つのデータ処理段をバイパスするよう構成可能であるバイパスネットワークと、
第１のレイテンシモードに基づいて前記少なくとも１つのデータ処理段をバイパスし、かつ、第２のレイテンシモードに基づいて前記データ処理段の何れもバイパスしないようにバイパスチャネルを構成するよう前記バイパスネットワークに結合された回路と
を含み、
バイパスされる前記少なくとも１つのデータ処理段は、エンコード段及びデコード段の１つを含む、メモリインターフェース。
【請求項２】
前記バイパスネットワークが、アイドル期間後のアイドルレイテンシを減少させるために、前記データ処理チャネルの前記少なくとも１つの段をバイパスするよう構成された請求項１に記載のメモリインターフェース。
【請求項３】
前記回路がパフォーマンス基準に基づいて前記少なくとも１つのデータ処理段をバイパスする前記バイパスネットワークを構成しており、当該パフォーマンス基準はアイドルレイテンシ、帯域幅、又はデータスループットを含む請求項１に記載のメモリインターフェース。
【請求項４】
前記バイパスネットワークが、データスループットを増加するために、前記データ処理チャネルの前記データ処理段の何れもバイパスしないよう構成された請求項１に記載のメモリインターフェース。
【請求項５】
前記第１のレイテンシモードが、低いレイテンシモードであり、前記第２のレイテンシモードが、高い帯域幅モードである請求項１に記載のメモリインターフェース。
【請求項６】
前記第１のレイテンシモードが、前記回路が２−ＰＡＭエンコードされたデータを処理する低いレイテンシモードであり、前記第２のレイテンシモードが、前記回路が４−ＰＡＭエンコードされたデータを処理する高い帯域幅モードである請求項１に記載のメモリインターフェース。
【請求項７】
前記メモリインターフェースが、メモリデバイスの一部である請求項１に記載のメモリインターフェース。
【請求項８】
前記回路が、ルックアップテーブルに格納された構成情報に基づいて、前記少なくとも１つのデータ処理段をバイパスするように前記バイパスネットワークを構成する請求項１に記載のメモリインターフェース。
【請求項９】
前記第１のレイテンシモードが予め規定された複数のレイテンシモードの１つである請求項１に記載のメモリインターフェース。
【請求項１０】
前記データ処理チャネルが、第１のフォーマットを使用して前記データの第１の部分をエンコードし、第２のフォーマットを使用して前記データの第２の部分をエンコードする請求項１に記載のメモリインターフェース。
【請求項１１】
前記第１のレイテンシモードが、前記データ内に含まれている情報又はメモリコントローラから受信される情報から決定される請求項１に記載のメモリインターフェース。
【請求項１２】
前記バイパスネットワークが、複数のスイッチを含む請求項１に記載のメモリインターフェース。
【請求項１３】
前記回路が、アイドルモードの後にレイテンシを減らす前記第１のレイテンシモードを検出するアイドル検出論理を含む請求項１に記載のメモリインターフェース。
【請求項１４】
複数のデータ処理段を含むデータ処理チャネルを有するメモリインターフェースのためのデータ処理方法であって、
前記データ処理チャネルにおいて、メモリアクセル要求に応じてメモリアレイからデータを受信すること、
前記データプロセスチャネルの複数のデータ処理段を用いて、前記メモリアレイから受信したデータの少なくとも一部に対して、エンコード及びデコードの１つを含む処理をすること、
第１のレイテンシモードに基づいて、エンコード段及びデコード段の少なくとも１つを含む、前記データ処理チャネルの少なくとも１つの段をバイパスし、かつ、第２のレイテンシモードに基づいて、前記データ処理段の何れもバイパスしないように、前記データ処理チャネルに結合されたバイパスネットワークを構成すること
を含むデータ処理方法。
【請求項１５】
前記第１のレイテンシモードがアイドル期間の後にレイテンシを減らす、請求項１４に記載のデータ処理方法。
【請求項１６】
前記第２のレイテンシモードがデータスループットを増加させる、請求項１５に記載の方法。
【請求項１７】
第１の関連付けられたレイテンシを有する第１のデータ処理チャネルと、
第２の関連付けられたレイテンシを有する第２のデータ処理チャネルと、
前記第１及び第２のデータ処理チャネルに結合され、かつ、レイテンシモードに基づいて前記第１及び前記第２のデータ処理チャネルの１つのみを伝送媒体に結合するよう構成された選択モジュールと
を含む通信インターフェース。
【請求項１８】
データ処理チャネルを有するメモリインターフェースのためのデータ処理システムであって、
メモリアクセス要求に応答して、メモリアレイからデータを受信する手段と、
前記データプロセスチャネルの複数のデータ処理段を用いて、前記メモリアレイから受信したデータの少なくとも一部に対して、エンコード及びデコードの１つを含む処理をする手段と、
レイテンシモードを決定する手段と、
前記レイテンシモードに基づいてバイパスネットワークを構成する手段であって、第１のレイテンシモードに基づいて、エンコード段及びデコード段の少なくとも１つを含む、前記データ処理チャネルの少なくとも１つの段をバイパスし、かつ、第２のレイテンシモードに基づいて、前記データ処理段の何れもバイパスしないように、前記データ処理チャネルに結合されたバイパスネットワークを構成する手段と
を含むデータ処理システム。
【請求項１９】
メモリアレイと、
メモリアクセス要求に応答してメモリアレイからデータを受信するインターフェース、及び、前記メモリアレイから受信した前記データの少なくとも一部に対してエンコード及びデコードを含む処理をする複数のデータ処理段を含み、前記メモリアレイに結合されるようになっているデータ処理チャネルと、
前記データ処理チャネルに結合され、かつ前記データ処理チャネル内の少なくとも１つのデータ処理段をバイパスするよう構成可能であるバイパスネットワークと、
第１のレイテンシモードに基づいて前記少なくとも１つのデータ処理段をバイパスし、かつ、第２のレイテンシモードに基づいて前記データ処理段の何れもバイパスしないようにバイパスチャネルを構成するよう前記バイパスネットワークに結合された回路と
を含み、
バイパスされる前記少なくとも１つのデータ処理段は、エンコード段及びデコード段の１つを含む、集積回路メモリデバイス。
【請求項２０】
前記第１のレイテンシモードが、低いレイテンシモードであり、前記第２のレイテンシモードが、高い帯域幅モードである請求項１９に記載の集積回路メモリデバイス。
【請求項２１】
前記第１のレイテンシモードが、前記回路が２−ＰＡＭエンコードされたデータを処理する低いレイテンシモードであり、前記第２のレイテンシモードが、前記回路が４−ＰＡＭエンコードされたデータを処理する高い帯域幅モードである請求項１９に記載の集積回路メモリデバイス。
【請求項２２】
データ処理チャネルを含むメモリインターフェースを有する集積回路メモリデバイスのデータ処理方法であって、
（ａ）前記集積回路メモリデバイスにおいて、
（ｉ）メモリアレイ内部から前記集積回路メモリデバイスデータソースにデータを読み出すことと、
（ｉｉ）前記データプロセスチャネルの複数のデータ処理段を用いて、前記メモリアレイから受信したデータの少なくとも一部に対して、エンコード及びデコードの１つを含む処理をすること、
（ｂ）第１のレイテンシモードに基づいて、エンコード段及びデコード段の少なくとも１つを含む、前記データ処理チャネルの少なくとも１つの段をバイパスし、かつ、第２のレイテンシモードに基づいて、前記データ処理段の何れもバイパスしないように、前記データ処理チャネルに結合されたバイパスネットワークを構成すること
を含むデータ処理方法。
【請求項２３】
前記第１のレイテンシモードが、低いレイテンシモードであり、前記第２のレイテンシモードが、高い帯域幅モードである請求項２２に記載のデータ処理方法。
【請求項２４】
前記第１のレイテンシモードが、前記回路が２−ＰＡＭエンコードされたデータを処理する低いレイテンシモードであり、前記第２のレイテンシモードが、前記回路が４−ＰＡＭエンコードされたデータを処理する高い帯域幅モードである請求項２２に記載のデータ処理方法。