(57)【要約】  同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる抵抗変化型記憶素子の製造方法を提供する。上記目的を達成する本発明の抵抗変化型記憶素子の製造方法は、基板上に第１の導電体膜１１を積層する工程と、第１の導電体膜１１上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜１２を積層する工程と、同一種類の抵抗変化型記憶素子を製造している間、上記金属酸化膜１２それぞれの制御された一部領域に電磁波もしくは電子線を照射し、その一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程と、上記金属酸化膜１２上に、上記第１の導電体膜１１と対になることでその金属酸化膜に電圧を印加する第２の導電体膜１３を積層する工程とを有することを特徴とする。
2007102212.tif 000002
【特許請求の範囲】
【請求項１】
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
前記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、前記金属酸化膜それぞれの制御された一部領域に電磁波もしくは電子線を照射することにより、該一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程と、
前記金属酸化膜上に、前記第１の導電体膜と対になることで該金属酸化膜に電圧を印加する第２の導電体膜を積層する工程とを有することを特徴とする抵抗変化型記憶素子の製造方法。
【請求項２】
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
前記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
前記金属酸化膜上に電磁波透過性を有する第２の導電体膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、前記金属酸化膜それぞれの制御された一部領域に電磁波を照射するとともに前記第１の導電体膜と前記第２の導電体膜との間に電圧を印加することにより、該一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程とを有することを特徴とする抵抗変化型記憶素子の製造方法。
【請求項３】
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
前記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、前記金属酸化膜それぞれの制御された一部領域に電磁波もしくは電子線を照射することにより、該一部領域に結合している金属原子と酸素原子との結合力を弱める工程と、
該金属酸化膜上に第２の導電体膜を積層する工程と、
前記第１の導電体膜と前記第２の導電体膜との間に電圧を印加することにより、前記一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程とを有することを特徴とする抵抗変化型記憶素子の製造方法。
【請求項４】
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
前記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、前記金属酸化膜それぞれの制御された一部領域にイオンビームを注入することにより、該一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程と、
前記金属酸化膜上に、前記第１の導電体膜と対になることで該金属酸化膜に電圧を印加する第２の導電体膜を積層する工程とを有することを特徴とする抵抗変化型記憶素子の製造方法。
【請求項５】
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
前記第１の導電体膜上に、絶縁膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、前記絶縁膜それぞれの制御された一部領域に貫通孔を形成する工程と、
前記貫通孔に、製造後には印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路として作用する金属酸化物を充填する工程と、
前記絶縁膜および前記金属酸化物に第２の導電体膜を積層する工程と、
前記第１の導電体膜と前記第２の導電体膜との間に電圧を印加することにより、前記貫通孔内の金属酸化物を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程とを有することを特徴とする抵抗変化型記憶素子の製造方法。
【請求項６】
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
前記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、前記金属酸化膜それぞれの制御された一部領域に、該金属酸化膜の厚み方向の途中までの深さの穴を形成する工程と、
前記穴の内部を含む前記金属酸化膜上に、前記第１の導電体膜と対になることで該金属酸化膜に電圧を印加する第２の導電体膜を積層する工程と、
前記第１の導電体膜と前記第２の導電体膜との間に電圧を印加することにより、前記一部領域の金属酸化物を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程とを有することを特徴とする抵抗変化型記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧に応じて高抵抗状態と高抵抗状態よりも電流が流れやすい低抵抗状態とが切り替わり高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶素子の製造方法に関する。
【背景技術】
【０００２】
従来より、電源を切っても記憶内容を保持することができる不揮発性記憶素子の研究開発が盛んに行われている。【０００３】
最近、次世代型の新たな不揮発性記憶素子として、Ｒ−ＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）と呼ばれる抵抗変化型記憶素子が提案されている（例えば、特許文献１、非特許文献１、２参照）。【０００４】
このＲ−ＲＡＭは、印加電圧に応じて、高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わる抵抗変化型記憶膜を備え、高抵抗状態と低抵抗状態とを選択的に保持する不揮発性記憶素子である。【０００５】
Ｒ−ＲＡＭは、高速性、大容量性、低消費電力性など、既存の不揮発性記憶素子を凌ぐ可能性を秘めており、将来性が期待されている。
【特許文献１】特表平１１−５１０３１７号公報
【非特許文献１】Ａ．Ｂｅｃｋ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．７７，  ｐ．１３９（２００１）
【非特許文献２】日経マイクロデバイス誌、第２３８号、４２頁（２００５年）
【０００６】
上述した抵抗変化型記憶素子の研究開発によれば、抵抗変化型記憶素子のデバイス性能を決める重要な因子として電界誘起性の巨大抵抗変化（ＣＥＲ：Ｃｏｌｏｓｓａｌ  ｅｌｅｃｔｒｏ―ｒｅｓｉｓｔａｎｃｅ）が挙げられている。そして、抵抗変化型記憶素子における高抵抗状態の電気抵抗率と低抵抗状態の電気抵抗率との比（以下、ＣＥＲ値と称する）が大きいほど、抵抗変化型記憶素子のデバイス性能が高まると言われている。【０００７】
このＣＥＲ現象の発現機構はまだ十分には解明されておらず、諸説が唱えられている。例えば、抵抗変化型記憶膜に電圧を印加する電極膜とその抵抗変化型記憶膜との異種材料が接合することにより、接合界面において、電子の流れを不連続にする領域（ショットキー障壁や電子トラップ領域）が形成されることがＣＥＲ現象の発現機構であると言われている。【０００８】
ここで、抵抗変化型記憶素子をデバイスとして機能させるためには、電極間に挟まれた抵抗変化型記憶膜のもとになる金属酸化膜にその金属酸化膜の絶縁耐圧に相当するような高い電圧を印加して一種の絶縁破壊処理を施すフォーミング処理が必要となる。このフォーミング処理を施すことにより、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜が形成される。このようなフォーミング処理にて膜厚方向（電極間）に伝導路を形成し、この形成された伝導路において上述のＣＥＲ現象のメカニズムが作用している。【０００９】
図１は、従来の抵抗変化型記憶素子の一例を示す断面図である。【００１０】
図１に示すように、この抵抗変化型記憶素子１ａには、第１の導電体膜５および第２の導電体膜２との間に抵抗変化型記憶膜３が設けられている。この抵抗変化型記憶膜３は、もともとは絶縁性の金属酸化膜であるが、フォーミング処理用電源６により第１の導電体膜５および第２の導電体膜２との間にその金属酸化膜の絶縁耐圧に相当するような高い電圧が印加されると、一例として、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路４が金属酸化膜に形成される。この伝導路４が形成されることにより、金属酸化膜は、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜３になる。【００１１】
図２は、抵抗変化型記憶素子を採用した不揮発性記憶装置の一例を示す模式図である。【００１２】
この不揮発性記憶装置１０には、抵抗変化型記憶素子１０＿１、１０＿２、１０＿３、１０＿４が設けられている。【００１３】
図２に示す抵抗変化型記憶素子１０＿１には伝導路１０ａが設けられ、抵抗変化型記憶素子１０＿２には３本の伝導路１０ｂ、１０ｃ、１０ｄが設けられ、抵抗変化型記憶素子１０＿３には伝導路１０ｆが設けられ、抵抗変化型記憶素子１０＿４には伝導路１０ｅが設けられている。【００１４】
従来、フォーミング処理を施した場合、電気的絶縁性の最も弱い部分が絶縁破壊を起こしやすいため、通常、１つの抵抗変化型記憶素子に１本の伝導路が金属酸化膜に形成される。ここで、伝導路が形成される位置は、電気的絶縁性の最も弱い部分に依存して定まる。このため、フォーミング処理を施した場合、伝導路の形状や大きさは、各抵抗変化型記憶素子ごとに異なる。また、フォーミング処理の結果、まれな場合として、抵抗変化型記憶素子の伝導路が複数発生してしまうことがある。【００１５】
すなわち、従来のフォーミング処理では、伝導路が形成される位置だけでなく伝導路の形状や大きさを制御して製造することが困難であるため、各抵抗変化型記憶素子間の抵抗値がばらつきやすいという問題がある。【００１６】
本発明は、上記事情に鑑み、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる抵抗変化型記憶素子の製造方法を提供することを目的とする。
【発明の開示】
【００１７】
上記目的を達成する本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法は、
印加電圧に応じて高抵抗状態とその高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わりその高抵抗状態とその低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
上記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、上記金属酸化膜それぞれの制御された一部領域に電磁波もしくは電子線を照射することにより、その一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程と、
上記金属酸化膜上に、上記第１の導電体膜と対になることでその金属酸化膜に電圧を印加する第２の導電体膜を積層する工程とを有することを特徴とする。
【００１８】
この第１の製造方法では、電磁波もしくは電子線を金属酸化膜それぞれの制御された一部領域に照射し、従来の絶縁破壊に類似したフォーミング処理を施すことなく、その一部領域を伝導路に改質する。
【００１９】
そのため、この第１の製造方法では、伝導路の形状や大きさが揃った抵抗変化型記憶素子が複数製造される。また、フォーミング処理の結果、それぞれの抵抗変化型記憶素子の伝導路の本数が異なって発生しまうという問題も解消する。
【００２０】
したがって、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。
【００２１】
また、上記目的を達成する本発明の抵抗変化型記憶素子の製造方法うちの第２の製造方法は、
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わりその高抵抗状態とその低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
上記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
上記金属酸化膜上に電磁波透過性を有する第２の導電体膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、上記金属酸化膜それぞれの制御された一部領域に電磁波を照射するとともに上記第１の導電体膜と上記第２の導電体膜との間に電圧を印加することにより、その一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程とを有することを特徴とする。
【００２２】
この第２の製造方法では、金属酸化膜上に電磁波透過性を有する第２の導電体膜を備えることにより、第２の導電体膜を介して上記金属酸化膜それぞれの制御された一部領域に電磁波を照射する。そして、その一部領域に電磁波を照射するとともにフォーミング処理を施す適正な電圧を印加し、その一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する。
【００２３】
そのため、この第２の製造方法によっても、第１の製造方法と同様、伝導路の形状や大きさが揃った抵抗変化型記憶素子が複数製造される。また、フォーミング処理の結果、それぞれの抵抗変化型記憶素子の伝導路の本数が異なって発生しまうという問題も解消する。
【００２４】
したがって、この第２の製造方法によっても、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。
【００２５】
また、上記目的を達成する本発明の抵抗変化型記憶素子の製造方法のうちの第３の製造方法は、
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
上記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、上記金属酸化膜それぞれの制御された一部領域に電磁波もしくは電子線を照射することにより、その一部領域に結合している金属原子と酸素原子との結合力を弱める工程と、
その金属酸化膜上に第２の導電体膜を積層する工程と、
上記第１の導電体膜と上記第２の導電体膜との間に電圧を印加することにより、上記一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程とを有することを特徴とする。
【００２６】
この第３の製造方法では、まず、電磁波もしくは電子線を上記金属酸化膜それぞれの制御された一部領域に照射し、その一部領域に結合している金属原子と酸素原子との結合力を弱めることにより、上記金属酸化膜それぞれの制御された一部領域を伝導路のできやすい領域に変える。このため、電圧の印加によりその制御された一部領域が伝導路に改質される。
【００２７】
このように、この第３の製造方法によっても、既に上述した製造方法と同様、伝導路の形状や大きさが揃った抵抗変化型記憶素子が複数製造される。また、フォーミング処理の結果、それぞれの抵抗変化型記憶素子の伝導路の本数が異なって発生しまうという問題も解消する。
【００２８】
したがって、この第３の製造方法によっても、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。
【００２９】
また、上記目的を達成する本発明の抵抗変化型記憶素子のうちの第４の製造方法は、
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
上記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、上記金属酸化膜それぞれの制御された一部領域にイオンビームを注入することにより、その一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程と、
上記金属酸化膜上に、上記第１の導電体膜と対になることでその金属酸化膜に電圧を印加する第２の導電体膜を積層する工程とを有することを特徴とする。
【００３０】
この第４の製造方法では、同一種類の抵抗変化型記憶素子を製造している間、金属酸化膜それぞれの制御された一部領域にイオンビームを注入し、その一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する。
【００３１】
そのため、この第４の製造方法によっても、既に上述した製造方法と同様、伝導路の形状や大きさが揃った抵抗変化型記憶素子が複数製造される。また、フォーミング処理の結果、それぞれの抵抗変化型記憶素子の伝導路の本数が異なって発生しまうという問題も解消する。
【００３２】
したがって、この第４の製造方法によっても、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。
【００３３】
また、上記目的を達成する本発明の抵抗変化型記憶素子のうちの第５の製造方法は、
印加電圧に応じて高抵抗状態とその高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わりその高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
上記第１の導電体膜上に、絶縁膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、前記絶縁膜それぞれの制御された一部領域に貫通孔を形成する工程と、
上記貫通孔に、製造後には印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路として作用する金属酸化物を充填する工程と、
上記絶縁膜および上記金属酸化物に第２の導電体膜を積層する工程と、
上記第１の導電体膜と上記第２の導電体膜との間に電圧を印加することにより、上記貫通孔内の金属酸化物を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程とを有することを特徴とする。
【００３４】
この第５の製造方法では、絶縁膜それぞれの制御された一部領域に貫通孔を形成し、その貫通孔に、製造後には印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路として作用する金属酸化物を充填しているので、上記第１の導電体膜と上記第２の導電体膜との間に電圧を印加することにより、上記貫通孔内の金属酸化物が伝導路に改質する。
【００３５】
そのため、この第５の製造方法によっても、既に上述した製造方法と同様、伝導路の形状や大きさが揃った抵抗変化型記憶素子が複数製造される。また、フォーミング処理の結果、それぞれの抵抗変化型記憶素子の伝導路の本数が異なって発生しまうという問題も解消する。
【００３６】
したがって、この第５の製造方法によっても、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。
【００３７】
また、上記目的を達成する本発明の抵抗変化型記憶素子のうちの第６の製造方法は、
印加電圧に応じて高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わりその高抵抗状態とその低抵抗状態とを選択的に保持する抵抗変化型記憶素子を製造する抵抗変化型記憶素子の製造方法において、
基板上に第１の導電体膜を積層する工程と、
上記第１の導電体膜上に、製造後に印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜として作用する金属酸化膜を積層する工程と、
同一種類の抵抗変化型記憶素子を製造している間、上記金属酸化膜それぞれの制御された一部領域に、その金属酸化膜の厚み方向の途中までの深さの穴を形成する工程と、
上記穴の内部を含む上記金属酸化膜上に、上記第１の導電体膜と対になることでその金属酸化膜に電圧を印加する第２の導電体膜を積層する工程と、
上記第１の導電体膜と上記第２の導電体膜との間に電圧を印加することにより、上記一部領域の金属酸化物を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路に改質する工程とを有することを特徴とする。
【００３８】
この第６の製造方法では、金属酸化膜それぞれの制御された一部領域にその金属酸化膜の厚み方向の途中までの深さの穴を掘り、第２の導電体膜を形成する際にその穴にもその第２の導電体膜と同じ導電体を埋める。このため、この第６の製造方法では、フォーミング処理を施すときに第２の導電体膜の先端部と第１の導電体膜との間の電界が強まり、その電界の強い箇所に伝導路が形成される。
【００３９】
そのため、この第６の製造方法によっても、既に上述した製造方法と同様、伝導路の形状や大きさが揃った抵抗変化型記憶素子が複数製造される。また、フォーミング処理の結果、それぞれの抵抗変化型記憶素子の伝導路の本数が異なって発生しまうという問題も解消する。
【００４０】
したがって、この第６の製造方法によっても、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。
【００４１】
以上、説明したように、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。
【図面の簡単な説明】
【００４２】
【図１】従来の抵抗変化型記憶素子の一例を示す断面図である。
【図２】抵抗変化型記憶素子を採用した不揮発性記憶装置の一例を示す模式図である。
【図３】双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。
【図４】単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。
【図５】図３の場合と同じ単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子のフォーミング処理を説明する電流―電圧特性を示すグラフである。
【図６】本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法の工程図である。
【図７】図６に示す第１の製造方法の各工程における処理を示すフローチャートである。
【図８】第１の製造方法によって製造された同一種類の抵抗変化型記憶素子を複数備えた不揮発性記憶装置の模式図である。
【図９】第１の製造方法によって製造された抵抗変化型記憶素子を採用した不揮発性記憶装置のメモリセルの概要図である。
【図１０】図９に示すメモリセルをクロスポイント構造に配置したメモリセルアレイの一例を示す回路図である。
【図１１】本発明の抵抗変化型記憶素子の製造方法のうちの第２の製造方法の工程図である。
【図１２】図１１に示す第２の製造方法の各工程における処理を示すフローチャートである。
【図１３】本発明の抵抗変化型記憶素子の製造方法のうちの第３の製造方法の工程図である。
【図１４】図１３に示す第３の製造方法の各工程における処理を示すフローチャートである。
【図１５】本発明の抵抗変化型記憶素子の製造方法のうちの第４の製造方法の工程図である。
【図１６】図１５に示す第４の製造方法の各工程における処理を示すフローチャートである。
【図１７】本発明の抵抗変化型記憶素子の製造方法のうちの第５の製造方法の工程図である。
【図１８】図１７に示す第５の製造方法の各工程における処理を示すフローチャートである。
【図１９】本発明の抵抗変化型記憶素子の製造方法のうちの第６の製造方法の工程図である。
【図２０】図１９に示す第６の製造方法の各工程における処理を示すフローチャートである。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施の形態について説明する。【００４４】
まず、現在知られている、抵抗変化型記憶素子の動作原理について述べる。【００４５】
図３は、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフであり、図４は、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。【００４６】
抵抗変化型記憶素子は、印加電圧に応じて高抵抗状態と低抵抗状態とが切り替わる抵抗変化型記憶膜が一対の電極間に狭持されたものである。この抵抗変化型記憶膜は、その多くが遷移金属を含む酸化物材料の膜であり、電気的特性の違いから大きく２つに分類される。【００４７】
一方の抵抗変化型記憶膜は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために互いに異なる極性の電圧を用いるタイプである。酸化物材料としては、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ3や、ＳｒＺｒＯ3、あるいは超巨大磁気抵抗（ＣＭＲ：  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）を示すＰｒ1―xＣａxＭｎＯ3やＬａ1―xＣａxＭｎＯ3等が用いられる。以下、抵抗状態の書き換えに極性の異なる電圧を要する上述の抵抗変化型記憶膜を双極性抵抗変化型記憶膜と呼ぶ。【００４８】
他方の抵抗変化型記憶膜は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために極性の同じ電圧を用いるタイプである。酸化物材料としては、例えば、ＮｉＯxやＴｉＯxのような単一の遷移金属の酸化物等が用いられる。以下、抵抗状態の書き換えに極性が同じ電圧を要する抵抗変化型記憶膜を単極性抵抗変化型記憶膜と呼ぶ。【００４９】
ここで、図３は、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフであり、非特許文献１に記載されたものである。このグラフは、典型的な双極性抵抗変化型記憶膜であるＣｒドープのＳｒＺｒＯ3を用いた電流―電圧特性を示している。【００５０】
初期状態において、抵抗変化型記憶素子は高抵抗状態である場合を考える。【００５１】
印加電圧を０Ｖの状態から徐々に負電圧に増加していくと、流れる電流は曲線ａに沿って、矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり、約０．５Ｖを超えると、抵抗変化型記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流―電圧特性は点Ａから点Ｂに遷移する。なお、以下の説明では、抵抗変化型記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。【００５２】
点Ｂの状態から徐々に負電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００５３】
印加電圧を０Ｖの状態から徐々に正電圧に増加していくと、電流値は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり、約０．５Ｖを超えると、抵抗変化型記憶素子が低抵抗状態から高抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に減少し、電流―電圧特性は点Ｃから点Ｄに遷移する。【００５４】
なお、以下の説明では、抵抗変化型記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。【００５５】
点Ｄの状態から徐々に正電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００５６】
それぞれの抵抗状態は、約±０．５Ｖの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧の絶対値よりも低ければ、電流―電圧特性は曲線ａ、ｄに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧の絶対値よりも低ければ、電流―電圧特性は曲線ｂ、ｃに沿って線形的に変化し、低抵抗状態が維持される。【００５７】
このように、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために、互いに異なる極性の電圧を印加するものである。【００５８】
一方、図４は、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示す図である。このグラフは、典型的な単極性抵抗変化型記憶膜であるＴｉＯxを用いた場合である。【００５９】
初期状態で、抵抗変化型記憶素子は高抵抗状態である場合を考える。【００６０】
印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って、矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり、約１．３Ｖを超えると、抵抗変化型記憶素子が高抵抗状態から低抵抗状態へスイッチ（セット）する。これに伴い、電流の絶対値が急激に増加し、電流―電圧特性は点Ａから点Ｂに遷移する。なお、図４において、点Ｂにおける電流値が約２０ｍＡで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。【００６１】
点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００６２】
印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなりなり約１．２Ｖを超えると、抵抗変化型記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い電流の絶対値が急激に減少し、電流―電圧特性は点Ｃから点Ｄに遷移する。【００６３】
点Ｄの状態から徐々に電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００６４】
それぞれの抵抗状態は、セット、リセットに必要な電圧以下で安定である。すなわち、図４においては約１．０Ｖ以下で両状態ともに安定であり、電源を切っても保たれる。すなわち、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流―電圧特性は曲線ｃに沿って、低抵抗状態が維持される。【００６５】
このように、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために、極性の同じ電圧を印加するものである。【００６６】
なお、上記材料を用いて抵抗変化型記憶素子を形成する場合、抵抗変化型記憶素子形成直後の初期状態では図３及び図４に示すような特性は得られず、抵抗変化型記憶膜を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、上述したフォーミング処理が必要となる。【００６７】
図５は、図４の場合と同じ単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子のフォーミング処理を説明する電流―電圧特性である。【００６８】
抵抗変化型記憶素子の形成直後の初期状態では、図５に示すように、高抵抗でありかつフォーミング電圧は８Ｖ程度と非常に高くなっている。【００６９】
初期状態においてこのフォーミング電圧よりも高い電圧を印加すると、図５に示すように、抵抗変化型記憶素子に流れる電流値が急激に増加し、すなわち抵抗変化型記憶素子のフォーミングが行われる。このフォーミングを行うことにより、抵抗変化型記憶素子は、図４に示すような電流―電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。【００７０】
次に、本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法について説明する。【００７１】
図６は、本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法の工程図である。【００７２】
また、図７は、図６に示す第１の製造方法の各工程における処理を示すフローチャートである。【００７３】
まず、第１の工程として、半導体基板上（不図示）にＰｔからなる第１の導電体膜１１をスパッタリングに代表される真空製膜法により積層させる（ステップＳ１００）。【００７４】
ここで、半導体基板の材料として、熱酸化膜付Ｓiウェハを使用した。半導体基板の材料としては、熱酸化膜付Ｓｉウェハに限られず、例えば、ＭｇＯ、Ａｌ2Ｏ3（サファイア）、ＴｉＯ2、Ｃｒ2Ｏ3（ルビー）、ＮｉＯ、ＣｏＯ、ＭｎＯ、ＺｎＯ、ＺｒＯ2、ＳｒＴｉＯ3、ＳｒＺｒＯ3、ＬａＡｌＯ3、ＧＧＧ（ガドリニウム・ガリウム・非磁性ガーネット）、もしくはＹＩＧ（イットリウム・鉄・磁性ガーネット）などの酸化物の基板を用いることができる。また、上記の酸化物からなる半道体基板に限られず、ＣａＦ2、ＢａＦ2、ＭｇＦ2、ＬｉＦなどの弗化物からなる半道体基板を用いることができる。【００７５】
また、第１の導電体膜としては、Ｐｔに限られず、例えば、Ａｕ、Ｐｄ、Ｒｕ、ＳｒＲｕＯ3（ＳＲＯ）、もしくはＹＢａ2Ｃｕ3Ｏ7（ＹＢＣＯ）などを用いることができる。【００７６】
続いて、第２の工程として、図６（ａ）に示すように、金属酸化膜１２を第１の導電体膜１１上に積層する（ステップＳ１０１）。なお、金属酸化膜１２の積層には、酸化物ターゲットあるいは金属ターゲットを用いて（Ａｒ＋Ｏ2）混合ガスを導入して製膜する。【００７７】
ここで、金属酸化膜としては、酸素欠損型の絶縁性金属酸化物、もしくは価数変動し易い遷移金属を含む絶縁性金属酸化物などである。具体的には、Ｎｉ酸化物、Ｃｏ酸化物、Ｆｅ酸化物、Ｓｉ酸化物、Ａｌ酸化物、Ｔｉ酸化物、Ｃｅ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｎｂ酸化物、Ｍｇ酸化物、Ｙ酸化物、Ｃｒ酸化物、Ｚｎ酸化物、もしくはＣｕ酸化物などを用いることができる。第１の製造方法では、金属酸化膜として、Ｎｉ酸化物を使用した。【００７８】
続いて、第３の工程として、金属酸化膜のそれぞれの制御された一部領域に電磁波もしくは電子線を照射し、その一部領域を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路１２ｂに改質する（図６（ｂ）、ステップＳ１０２）。その結果、金属酸化膜１２は、抵抗変化型記憶膜１２ａとして作用するようになる。【００７９】
ここで、照射する電磁波もしくは電子線のエネルギーについて説明する。【００８０】
金属酸化膜が共有結合性の金属酸化物結晶である場合、金属原子と酸素原子との結合エネルギーは、４〜６ｅＶ程度である。また、金属酸化膜がイオン結合性の金属酸化物結晶である場合、金属原子と酸素原子との結合エネルギーは、６〜８ｅＶ程度である。したがって、金属酸化膜から酸素原子が離脱するのに必要なエネルギーは、４ｅＶ程度以上でよいことがわかる。【００８１】
また、金属酸化膜の結晶中の酸素原子から電子が解離するのに必要なエネルギーは、３ｅＶ程度以上である。【００８２】
したがって、金属酸化膜の制御された一部領域に電磁波もしくは電子線を照射し、その一部領域を伝導路に改質するためには、例えば、以下のエネルギーレベルの電磁波や電子線が好ましい。【００８３】
電磁波のうちのレーザとしては、Ｈｅ−Ｃｄレーザ（３２５ｎｍ＝３．８ｅＶ、４４２ｎｍ＝２．８ｅＶ）、ＫｒＦエキシマレーザ（２８４ｎｍ＝４．４ｅＶ）、ＡｒＦエキシマレーザ（１９３ｎｍ＝６．４ｅＶ）、Ｘｅエキシマランプ（１７２ｎｍ＝７．２ｅＶ）、もしくはＦ２エキシマレーザ（１５２ｎｍ＝８．２ｅＶ）などが挙げられる。【００８４】
また、水銀ランプから発せられる電磁波としては、低圧水銀ランプ（１８５ｎｍ＝６．７ｅＶ、２５４ｎｍ＝４．９ｅＶ）や高圧水銀ランプ（２５４ｎｍ＝４．９ｅＶ、３１３ｎｍ＝４．０ｅＶ、３６５ｎｍ＝３．４ｅＶ、４０５ｎｍ＝３．１ｅＶ、４３６ｎｍ＝２．８ｅＶ）などが挙げられる。【００８５】
また、メタルハライドランプ（２００〜４５０ｎｍ＝２．８〜６．２ｅＶ）を用いてもよい。【００８６】
また、Ｘ線（０．１５４１８４ｎｍ（Ｃｕ−Ｋα）＝８．０ｋｅＶ）や電子線（０．００２５ｎｍ〜０．００３７ｎｍ、加速電圧１００〜２００ｋＶで、３３５〜４９６ｋｅV）を用いてもよい。【００８７】
なお、指向性が得られにくい電磁波を金属酸化膜１２に照射する場合には、図６（ｂ’）に示すように、電磁波を遮光マスク１７を介して金属酸化膜に照射することにより、金属酸化膜１２の一部領域は伝導路に改質される。【００８８】
続いて、第４の工程として、図６（ｃ）に示すように、抵抗変化型記憶膜１２ａ上に、第１の導電体膜１１と対になることで抵抗変化型記憶膜１２ａに電圧を印加する第２の導電体膜１３を真空製膜法により積層させる（ステップＳ１０３）。【００８９】
ここで、第２の導電体膜１３として、Ｐｔを使用したが、Ｐｔに限定されず、例えば、Ａｕ、Ｐｄ、Ｒｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、もしくはＷなどを用いることができる。【００９０】
以上の工程により抵抗変化型記憶素子１ｂを同時に又は順次に複数製造される。【００９１】
次に、第１の製造方法によって製造された同一種類の抵抗変化型記憶素子を複数備えた不揮発性記憶装置について説明する。【００９２】
図８は、第１の製造方法によって製造された同一種類の抵抗変化型記憶素子を複数備えた不揮発性記憶装置の模式図である。【００９３】
この不揮発性記憶装置には、抵抗変化型記憶素子を行方向及び列方向に複数配列しているメモリアレイが備えられている。【００９４】
このメモリアレイは配線を有し、後述するワード線とビット線とからなる配線の一方が行方向に複数配線され、他方が列方向に複数配列されることにより格子状になっている。そして、ワード線とビット線が交差する各格子点の位置に抵抗変化型記憶素子が配置されることによりメモリアレイを構成する。ここでワード線は、抵抗変化型記憶素子の電極のうちの一方と電気的に接続され、ビット線は、他方の電極と電気的に接続されている。抵抗変化型記憶素子を上記のように配置して電極間に電圧を印加する仕組みを備えた構造をクロスポイント型と称する。【００９５】
図８（ａ）は、不揮発性記憶装置１６のメモリアレイの一部１４ａ、１４ｂ、１５ａ、１５ｂを取り出して描いている。この不揮発性記憶装置１６には、上述した第１の製造方法により製造された４つの抵抗変化型記憶素子１６＿１、１６＿２、１６＿３、１６＿４がメモリアレイの交差点に設けられている。図８（ｂ）は、伝導路を明示的に描いた不揮発性記憶装置の模式図である。【００９６】
従来例（図２）と比較して、図８（ｂ）には、４つの抵抗変化型記憶素子１６＿１、１６＿２、１６＿３、１６＿４それぞれに１本の伝導路１６ａ、１６ｂ、１６ｃ、６ｄが形成しており、各々の伝導路の形状や大きさが同様である。また、各抵抗変化型記憶素子ごとの伝導路の本数も一致している。【００９７】
次に、上述した第１の製造方法によって製造された抵抗変化型記憶素子の一実施形態の動作について説明する。【００９８】
図９は、第１の製造方法によって製造された抵抗変化型記憶素子を採用した不揮発性記憶装置のメモリセルの概要図である。【００９９】
図９に示す不揮発性記憶装置のメモリセル１００は、抵抗変化型記憶素子１とセル選択トランジスタ１０１とを有している。抵抗変化型記憶素子１は、その一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１０１のドレイン端子１０１ａに接続されている。セル選択トランジスタ１０１のドレイン端子１０１ｂはソース線ＳＬに接続され、セル選択トランジスタ１０１のゲート端子１０１ｃはワード線ＷＬに接続されている。【０１００】
図１０は、図９に示すメモリセルをクロスポイント構造に配置したメモリセルアレイの一例を示す回路図である。複数のメモリセルが列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。【０１０１】
列方向には、複数のワード線ＷＬ１、ＷＬ１＿、ＷＬ２、ＷＬ２＿・・・が配されており、列方向に並ぶメモリセルは、共通の信号線を共有している。また、列方向には、ソース線ＳＬ１、ＳＬ２、・・・が配され、列方向に並ぶメモリセルに共通の信号線を共有している。【０１０２】
ここで、ワード線ＷＬ１＿は、ワード線ＷＬ１の反転信号が出力されるワード線であり、ワード線ＷＬ２＿はワード線ＷＬ２の反転信号が出力されるワード線であり、以下同様である。【０１０３】
なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。【０１０４】
行方向（図面横方向）には、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４・・・が配されており、行方向に並ぶメモリセルは共通の信号線を共有している。【０１０５】
次に、本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法によって製造された抵抗変化型記憶素子の一実施形態を採用した不揮発性記憶装置１＿１の動作を説明する。【０１０６】
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。ここで、説明をわかりやすくするため、書き換え対象のメモリセルは、図１０に示す点線の四角で囲った、ワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリセル１００である。【０１０７】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば、接地電位である０Ｖに接続する。【０１０８】
次いで、ビット線ＢＬ１に、抵抗変化型記憶素子１をセットするに要する電圧と同じあるいはこれよりやや大きいバイアス電圧を印加する。例えば、図４の実線で示す特性を有する抵抗変化型記憶素子の場合、約１．５Ｖ程度のバイアス電圧を印加する。【０１０９】
バイアス電圧を印加することにより、ビット線ＢＬ１、抵抗変化型記憶素子１およびセル選択トランジスタ１０１を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗変化型記憶素子１の抵抗値ＲH及びセル選択トランジスタ１０１のチャネル抵抗ＲCSに応じてそれぞれ分配される。【０１１０】
このとき、抵抗変化型記憶素子１の抵抗値ＲHは、セル選択トランジスタ１０１のチャネル抵抗ＲCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗変化型記憶素子１に印加される。これにより、抵抗変化型記憶素子１は、高抵抗状態から低抵抗状態に変化する。【０１１１】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。【０１１２】
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセルは、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１００である。【０１１３】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【０１１４】
次いで、ビット線ＢＬ１に、抵抗変化型記憶素子１をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば、図４の実線で示す特性を有する抵抗変化型記憶素子の場合、約０．８Ｖ程度のバイアス電圧を印加する。【０１１５】
バイアス電圧を印加することにより、ビット線ＢＬ１、抵抗変化型記憶素子１及びセル選択トランジスタ１０１を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗変化型記憶素子１の抵抗値ＲL及びセル選択トランジスタ１０１のチャネル抵抗ＲCSに応じてそれぞれに分配される。【０１１６】
このとき、セル選択トランジスタ１０１のチャネル抵抗ＲCSは、抵抗変化型記憶素子１の抵抗値ＲLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗変化型記憶素子１に印加される。これにより、抵抗変化型記憶素子１は、低抵抗状態から高抵抗状態に変化する。【０１１７】
リセット過程では、抵抗変化型記憶素子１が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗変化型記憶素子１に配分されるため、このバイアス電圧によって抵抗変化型記憶素子１が再度セットされることを防止する必要がある。このためには、ビット線ＢＬ１に印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。【０１１８】
リセット過程では、セル選択トランジスタ１０１のチャネル抵抗ＲCSが抵抗変化型記憶素子１の抵抗値ＲLよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬ１に印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。【０１１９】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、リセットの動作を完了する。【０１２０】
次に、図１０に示す不揮発性記憶装置１＿１の読み出し方法について説明する。読み出し対象のメモリセル１００は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１００である。【０１２１】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【０１２２】
次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する。このバイアス電圧は、抵抗変化型記憶素子１がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。【０１２３】
ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗変化型記憶素子１の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗変化型記憶素子１がどのような抵抗状態にあるかを読み出せる。【０１２４】
以上より、本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法によれば、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。【０１２５】
以上で、本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法の説明を終了し、次に、本発明の抵抗変化型記憶素子の製造方法のうちの第２の製造方法について説明する。【０１２６】
なお、本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法と本発明の抵抗変化型記憶素子の製造方法のうちの第２の製造方法とでは、製造工程が一部異なるが、それ以外は同様の工程を有するため、相違点について主に説明する。【０１２７】
図１１は、本発明の抵抗変化型記憶素子の製造方法のうちの第２の製造方法の工程図である。【０１２８】
また、図１２は、図１１に示す第２の製造方法の各工程における処理を示すフローチャートである。【０１２９】
本発明の抵抗変化型記憶素子の製造方法のうちの第１の製造方法と本発明の抵抗変化型記憶素子の製造方法のうちの第２の製造方法との相違は、第２の製造方法が、金属酸化膜それぞれの制御された一部領域に電磁波を照射するとともに電極間に電圧を印加して、その一部領域を伝導路に改質している点である。【０１３０】
まず、第１の工程として、半導体基板上（不図示）に第１の導電体膜２１をスパッタリングに代表される真空製膜法により積層させる（ステップＳ２００）。【０１３１】
次に、第２の工程として、図１１（ａ）に示すように、金属酸化膜２２を第１の導電体膜２１上に真空製膜法により積層する（ステップＳ２０１）。【０１３２】
次に、第３の工程として、図１１（ｂ）に示すように、電磁波透過性を有する第２の導電体膜２３を金属酸化膜２２に真空製膜法により積層させる（ステップＳ２０２）。【０１３３】
続いて、第４の工程として、金属酸化膜２２の制御された一部領域に電磁波を照射するとともに第１の導電体膜２１と第２の導電体膜２３との間にフォーミング処理用電源２４による電圧を印加して、その一部領域を伝導路２２ｂに改質する（図１１（ｃ）、ステップＳ２０３）。その結果、金属酸化膜２２は、抵抗変化型記憶膜２２ａとして作用するようになる。【０１３４】
以上の工程により抵抗変化型記憶素子１ｃを同時に又は順次に複数製造される。【０１３５】
したがって、同一種類の抵抗変化型記憶素子１ｃを複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。【０１３６】
次に、本発明の抵抗変化型記憶素子の製造方法のうちの第３の製造方法について説明する。第３の製造方法では、まず、電磁波もしくは電子線を金属酸化膜それぞれの制御された一部領域に照射し、その一部領域に結合している金属原子と酸素原子との結合力を弱めることにより、その一部領域を伝導路のできやすい領域に変えることを特徴としている。【０１３７】
図１３は、本発明の抵抗変化型記憶素子の製造方法のうちの第３の製造方法の工程図である。【０１３８】
また、図１４は、図１３に示す第３の製造方法の各工程における処理を示すフローチャートである。【０１３９】
まず、第１の工程として、半導体基板上（不図示）に第１の導電体膜３１をスパッタリングに代表される真空製膜法により積層させる（ステップＳ３００）。【０１４０】
次に、第２の工程として、図１３（ａ）に示すように金属酸化膜３２を真空製膜法により第１の導電体膜３１上に積層する（ステップＳ３０１）。【０１４１】
続いて、第３の工程として、図１３（ｂ）に示すように金属酸化膜３２それぞれの制御された一部領域３５に電磁波を照射し、その一部領域に結合している金属原子と酸素原子との結合力を弱める（ステップＳ３０２）。【０１４２】
続いて、第４の工程として、図１３（ｃ）に示すように第２の導電体膜３３を金属酸化膜３２に真空製膜法により積層させる（ステップＳ３０３）。【０１４３】
最後に、第１の導電体膜３１と第２の導電体膜３２との間にフォーミング処理用電源３４による電圧を印加して、一部領域３５を、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路３５ａに改質する（ステップＳ３０４）。その結果、金属酸化膜３２は、抵抗変化型記憶膜３２ａとして作用するようになり、抵抗変化型記憶素子１ｄが製造される。【０１４４】
なお、上記第３の製造方法では、電磁波を用いたが、第１の製造方法と同様に電子線を用いてもよい。また、指向性が得られにくい電磁波を照射するときには、図６（ｂ’）と同様に遮光マスクを介して照射することで伝導路３５ａを形成する。【０１４５】
以上の工程により抵抗変化型記憶素子１ｄを同時に又は順次に複数製造される。したがって、同一種類の抵抗変化型記憶素子１ｄを複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。【０１４６】
次に、本発明の抵抗変化型記憶素子の製造方法のうちの第４の製造方法について説明する。第４の製造方法では、まず、電磁波もしくは電子線の代わりにイオンビームを金属酸化膜それぞれの制御された一部領域に照射し、その一部領域を伝導路に改質することを特徴としている。【０１４７】
図１５は、本発明の抵抗変化型記憶素子の製造方法のうちの第４の製造方法の工程図である
また、図１６は、図１５に示す第４の製造方法の各工程における処理を示すフローチャートである。【０１４８】
まず、第１の工程として、半導体基板上に第１の導電体膜４１をスパッタリングに代表される真空製膜法により積層させる（ステップＳ４００）。【０１４９】
次に、第２の工程として、図１５（ａ）に示すように金属酸化膜４２を真空製膜法により第１の導電体膜４１上に積層する（ステップＳ４０１）。【０１５０】
その次に、第３の工程として、金属酸化膜４２の制御された一部領域にイオンビームを注入し、その一部領域を伝導路４２ｂに改質する（ステップＳ４０２）。その結果、金属酸化膜４２は、抵抗変化型記憶膜４２ａとして作用するようになる。なお、図１５（ｂ）に示すように、イオンビームを照射時にビームの拡がりの影響を取り除くために、遮光マスク４３を用いることが好ましい。なお、集束イオンビームを採用することにより、遮光マスクを介さずにイオンを注入してもよい。【０１５１】
ここで、注入イオンの入射エネルギーは、１０〜１０００ｋｅＶであり、イオンの注入深さは、１０〜１０００ｎｍ程度であることが好ましい。【０１５２】
また。注入するイオン種がＰｔ、Ａｕ、もしくはＡｇの場合には、イオン加速電圧は１００ｋＶ、イオン電流は１．０ｍＡ、注入時間は２．０ｓｅｃであることが好ましい。【０１５３】
また、注入するイオン種がＮｉもしくはＣｕの場合には、イオン加速電圧は６０ｋＶ、イオン電流は２．０ｍＡ、注入時間は１．０ｓｅｃであることが好ましい。【０１５４】
続いて、第４の工程として、金属酸化膜４２に第２の導電体膜４３を真空成膜法により積層して（ステップＳ４０３）、抵抗変化型記憶素子１ｅを製造する。【０１５５】
以上の工程により抵抗変化型記憶素子１ｅを同時に又は順次に複数製造される。したがって、同一種類の抵抗変化型記憶素子１ｅを複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。【０１５６】
次に、本発明の抵抗変化型記憶素子の製造方法のうちの第５の製造方法について説明する。この第５の製造方法では、まず、反応性イオンエッチングにより、絶縁膜それぞれの制御された一部領域に貫通孔を形成する。続いて、その貫通孔に、製造後には印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路として作用する金属酸化物を充填し、電極間にフォーミング処理を行うための電圧を印加してその一部領域を伝導路に改質することを特徴としている。【０１５７】
図１７は、本発明の抵抗変化型記憶素子の製造方法のうちの第５の製造方法の工程図である
また、図１８は、図１７に示す第５の製造方法の各工程における処理を示すフローチャートである。【０１５８】
まず、第１の工程として、基板上（不図示）に第１の導電体膜５１をスパッタリングに代表される真空製膜法により積層させる（ステップＳ５００）。【０１５９】
次に、第２の工程として、図１７（ａ）に示すように絶縁膜５２を真空製膜法により第１の導電体膜５１上に積層する（ステップＳ５０１）。【０１６０】
ここで、絶縁体膜としてＳｉＯ2を用いたが、ＳｉＯ2に限られず、Ａｌ2Ｏ3、ＭｇＯ、もしくはＺｒＯ2などの絶縁体膜を用いてもよい。【０１６１】
その次に、第３の工程として、反応性イオンエッチングを用いて絶縁膜５２の一部領域に貫通孔を形成する（図１７（ｂ））。なお、反応性イオンエッチングの代わりに集束イオンビームを用いて貫通孔を形成してもよい。【０１６２】
続いて、その貫通孔に、製造後には印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路として作用する金属酸化物５３を充填する（ステップＳ５０３）。【０１６３】
ここでは、金属酸化物として、Ｎｉ酸化物を用いたが、Ｎｉ酸化物に限られず、Ｃｏ酸化物、Ｆｅ酸化物、Ｓｉ酸化物、Ａｌ酸化物、Ｔｉ酸化物、Ｃｅ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｎｂ酸化物、Ｍｇ酸化物、Ｙ酸化物、Ｃｒ酸化物、Ｚｎ酸化物、もしくはＣｕ酸化物などを用いることができる。【０１６４】
続いて、絶縁膜５２および金属酸化物５３に第２の導電体膜５４を真空製膜法により積層する（ステップＳ５０４）。【０１６５】
最後に、第１の導電体膜５１と第２の導電体膜５４との間にフォーミング処理用電源５５による電圧を印加して、貫通孔内の金属酸化物５３を伝導路５３ａに改質する（ステップＳ５０５）。その結果、金属酸化物５３および絶縁膜５２は、抵抗変化型記憶膜５２ａとして作用するようになり、抵抗変化型記憶素子１ｆが製造される。【０１６６】
以上の工程により抵抗変化型記憶素子１ｆを同時に又は順次に複数製造される。したがって、同一種類の抵抗変化型記憶素子１ｆを複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。【０１６７】
次に、本発明の抵抗変化型記憶素子の製造方法のうちの第６の製造方法について説明する。この第６の製造方法では、金属酸化膜それぞれの制御された一部領域にその金属酸化膜の厚み方向の途中までの深さの穴を形成し、その穴に第２の導電体膜を埋めることにより、第１の導電体膜と第２の導電体膜との間のおける印加電圧の強度分布を変えることを特徴としている。【０１６８】
図１９は、本発明の抵抗変化型記憶素子の製造方法のうちの第６の製造方法の工程図である。【０１６９】
また、図２０は、図１９に示す第６の製造方法の各工程における処理を示すフローチャートである。【０１７０】
まず、第１の工程として、半導体基板上（不図示）に第１の導電体膜６１をスパッタリングに代表される真空製膜法により積層させる（ステップＳ６００）。【０１７１】
次に、第２の工程として、図１９（ａ）に示すように金属酸化膜６２を真空製膜法により第１の導電体膜６１上に積層する（ステップＳ６０１）。【０１７２】
その次に、第３の工程として、反応性イオンエッチングにより、金属酸化膜６２の制御された一部領域に、その金属酸化膜６２の厚み方向の途中までの深さの穴を形成する（図１９（ｂ）、ステップＳ６０２）。なお、反応性イオンエッチングの代わりに集束イオンビームを用いてもよい。【０１７３】
続いて、真空製膜法により、穴の内部を含む金属酸化膜６２に、第１の導電体膜６１と対になることでその金属酸化膜６２に電圧を印加する第２の導電体膜６３を積層する（図１９（ｃ）、ステップＳ６０３）。【０１７４】
続いて、第１の導電体膜６１と第２の導電体膜６３との間にフォーミング処理用電源６４による電圧を印加することにより、第２の導電体膜の先端部６３ａと第１の導電体膜６１との間の電界が強くなる。そのため、上記一部領域の金属酸化物は、印加電圧に応じて高抵抗状態と低抵抗状態とを選択的に保持する伝導路６５に改質される（図１９（ｄ）、ステップＳ６０４）。その結果、金属酸化物６２は、抵抗変化型記憶膜６２ａとして作用するようになり、抵抗変化型記憶素子１ｇが製造される。
以上の工程により抵抗変化型記憶素子１ｇを同時に又は順次に複数製造される。したがって、同一種類の抵抗変化型記憶素子１ｇを複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる。【０１７５】
以上説明したように、本発明によれば、同一種類の抵抗変化型記憶素子を複数製造する間、各抵抗変化型記憶素子間の抵抗値のばらつきが抑えられる工夫が施された抵抗変化型記憶素子の製造方法が提供される。【０１７６】
なお、本発明の抵抗変化型記憶素子の製造方法によって得られる抵抗変化型記憶素子は、
高抵抗状態と低抵抗状態とを選択的に保持する不揮発性記憶素子として利用するだけに限られず、例えば、高抵抗状態と低抵抗状態とを２値データに対応づけて、電子回路や電気回路に用いられる２値データの組み合わせからなるアドレスを選択するスイッチ素子として用いてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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