(57)【要約】  相互に直交関係にある位相の信号を出力する第１及び第２の発振ユニット（３０１ａ，３０１ｃ）を有し、第１及び第２の発振ユニットに対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の電流源（３０３ａ）のみが接続される発振器が提供される。例えば、電流源は、第１及び第２の発振ユニットに対して共通に接続される。第１及び第２の発振ユニットは、それぞれ抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、リング接続されるリング発振器を構成する。
2007072549.tif 000002
【特許請求の範囲】
【請求項１】
相互に直交関係にある位相の信号を出力する第１及び第２の発振ユニットを有し、
前記第１及び第２の発振ユニットに対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の電流源のみが接続されることを特徴とする発振器。
【請求項２】
前記電流源は、前記第１及び第２の発振ユニットに対して共通に接続され、
前記第１及び第２の発振ユニットは、それぞれ抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、リング接続されるリング発振器を構成することを特徴とする請求項１記載の発振器。
【請求項３】
前記電流源及び前記抵抗は、制御電圧に応じて可変であることを特徴とする請求項２記載の発振器。
【請求項４】
前記抵抗は、電源電圧に接続され、
前記電流源は、前記ＣＭＬ型差動アンプ及びグランド間に接続されるＮチャネル電界効果トランジスタを用いていることを特徴とする請求項２記載の発振器。
【請求項５】
前記抵抗は、グランドに接続され、
前記電流源は、前記ＣＭＬ型差動アンプ及び電源電圧間に接続されるＰチャネル電界効果トランジスタを用いていることを特徴とする請求項２記載の発振器。
【請求項６】
前記電流源は、前記ＣＭＬ型差動アンプ及び電源電圧間に接続される第１の電流源と、前記ＣＭＬ型差動アンプ及びグランド間に接続される第２の電流源とを有することを特徴とする請求項２記載の発振器。
【請求項７】
前記リング接続される各ＣＭＬ型差動アンプの出力信号は、１８０度を前記リング接続されるＣＭＬ型差動アンプの数で割った位相差を有することを特徴とする請求項２記載の発振器。
【請求項８】
前記電流源は２個であり、
前記２個の電流源は、それぞれ前記第１及び第２の発振ユニットに対して交互に接続され、
前記第１及び第２の発振ユニットは、それぞれ抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、リング接続されるリング発振器を構成することを特徴とする請求項１記載の発振器。
【請求項９】
前記第１の発振ユニットは０度及び１８０度の差動信号を出力し、前記第２の発振ユニットは９０度及び２７０度の差動信号を出力することを特徴とする請求項２記載の発振器。
【請求項１０】
さらに、抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、４５度及び２２５度の差動信号を出力する第３の発振ユニットと、
抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、１３５度及び３１５度の差動信号を出力する第４の発振ユニットと
を有することを特徴とする請求項９記載の発振器。
【請求項１１】
さらに、抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、３０度及び２１０度の差動信号を出力する第３の発振ユニットと、
抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、６０度及び２４０度の差動信号を出力する第４の発振ユニットと、
抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、１２０度及び３００度の差動信号を出力する第５の発振ユニットと、
抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、１５０度及び３３０度の差動信号を出力する第６の発振ユニットと
を有することを特徴とする請求項９記載の発振器。
【請求項１２】
インダクタ及び容量の共振回路と入力差動対トランジスタを含むＣＭＬ型差動アンプと負性抵抗とを有し、相互に直交関係にある位相の信号を出力する第１及び第２の発振ユニットと、
前記第１及び第２の発振ユニットの負性抵抗に対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の第１の電流源のみが接続され、
前記第１及び第２の発振ユニットの入力差動対トランジスタに対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の第２の電流源のみが接続されることを特徴とする発振器。
【請求項１３】
前記第１の電流源は、前記第１及び第２の発振ユニットの負性抵抗に対して共通に接続され、
前記第２の電流源は、前記第１及び第２の発振ユニットの入力差動対トランジスタに対して共通に接続されることを特徴とする請求項１２記載の発振器。
【請求項１４】
前記複数のＣＭＬ型差動アンプは結合され、
前記結合される各ＣＭＬ型差動アンプの出力信号は、１８０度を前記結合されるＣＭＬ型差動アンプの数で割った位相差を有することを特徴とする請求項１３記載の発振器。
【請求項１５】
さらに、前記複数のＣＭＬ型差動アンプ間に接続されるローパスフィルタを有することを特徴とする請求項１４記載の発振器。
【請求項１６】
前記容量は、制御電圧に応じて可変であることを特徴とする請求項１３記載の発振器。
【請求項１７】
前記第１の発振ユニットは０度及び１８０度の差動信号を出力し、前記第２の発振ユニットは９０度及び２７０度の差動信号を出力することを特徴とする請求項１３記載の発振器。
【請求項１８】
さらに、インダクタ及び容量の共振回路と入力差動対トランジスタを含むＣＭＬ型差動アンプと負性抵抗とを有し、４５度及び２２５度の差動信号を出力する第３の発振ユニットと、
インダクタ及び容量の共振回路と入力差動対トランジスタを含むＣＭＬ型差動アンプと負性抵抗とを有し、１３５度及び３１５度の差動信号を出力する第４の発振ユニットと
を有することを特徴とする請求項１７記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器に関する。
【背景技術】
【０００２】
図１５Ａは、電圧制御リングオシレータの構成例を示す図である。電圧制御リングオシレータは、ＶＣＯ（Voltage Controlled Oscillator）である。複数の差動アンプ１５０１は、リング接続される。複数の可変抵抗１５０２は、それぞれ複数の差動アンプ１５０１に接続される。複数の電流源１５０３は、それぞれ複数の差動アンプ１５０１に接続される。ＣＲリング素子１５０４は、１個の差動アンプ１５０１、可変抵抗１５０２及び電流源１５０３を有する。例えば、４個のＣＲリング素子１５０４がリング接続される。【０００３】
図１５Ｂは、図１５ＡのＣＲリング素子１５０４の構成例を示す回路図である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ＣＲリング素子１５０４は、非反転入力端子Ｉ＋及び反転入力端子Ｉ−から差動信号を入力し、その差動信号を増幅し、増幅した差動信号を非反転出力端子Ｏ＋及び反転出力端子Ｏ−から出力する。差動信号は、相互に位相が１８０度反転した２本の信号である。非反転出力端子Ｏ＋及び反転出力端子Ｏ−には、それぞれ寄生容量が接続されている。非反転入力端子Ｉ＋はＮチャネルトランジスタ１５１１ａのゲートに接続され、反転入力端子Ｉ−はＮチャネルトランジスタ１５１１ｂのゲートに接続される。非反転出力端子Ｏ＋はトランジスタ１５１１ｂのドレインに接続され、反転出力端子Ｏ−はトランジスタ１５１１ａのドレインに接続される。Ｐチャネルトランジスタ１５１２ａは、ゲートが制御電圧Ｖｃｎｔｌに接続され、ソースが電源電圧に接続され、ドレインがトランジスタ１５１１ａのドレインに接続され、負荷抵抗を構成する。Ｐチャネルトランジスタ１５１２ｂは、ゲートが制御電圧Ｖｃｎｔｌに接続され、ソースが電源電圧に接続され、ドレインがトランジスタ１５１１ｂのドレインに接続され、負荷抵抗を構成する。トランジスタ１５１２ａ及び１５１２ｂは、図１５Ａの可変抵抗１５０２に対応し、電圧Ｖｃｎｔｌにより制御される可変抵抗である。電流源１５０３は、トランジスタ１５１１ａ及び１５１１ｂのソースの相互接続点及びグランド間に接続され、テール電流Ｉｒｅｆ１を流す。ＣＲリング素子１５０４は、容量及び抵抗のＣＲにより出力信号の遅延量が決まる。電圧Ｖｃｎｔｌにより可変抵抗１５１２ａ及び１５１２ｂを変化させることにより、リングオシレータの発振周波数を制御することができる。【０００４】
近年、信号の高速化が進む一方、低消費電力化も重要なテーマとして掲げられている。上記のＶＣＯは、ＰＬＬ（Phase Locked Loop）回路に用いられる。ＰＬＬ回路の場合、その消費電流を支配しているのはＶＣＯであり、ＶＣＯの消費電力を抑えることはＰＬＬ回路のパワーを抑えることにつながるため、重要な課題となる。【０００５】
また、下記の特許文献１には、第１乃至第４のトランジスタ対からなる４相マルチリングオシレータ部と、発振信号の負荷となる抵抗と、負荷抵抗、及び４相マルチリングオシレータ部のトランジスタに流れる電流を制御電圧によって可変させるトランジスタと、負荷抵抗に流れる電流を一定とするように相反する電流を可変するトランジスタと、発振信号の電流と相反する電流とをアイソレートするトランジスタと、一定の電流を流す定電流源を備える４相位相発振器が記載されている。【０００６】
また、下記の特許文献２には、電界効果トランジスタからなる否定論理回路を奇数段縦続接続し最終段の出力を初段の入力に接続してなる発振回路において、前記否定論理回路の電源電位もしくは接地電位の少なくとも一方を定電流回路により駆動することを特徴とする発振回路が記載されている。【０００７】
また、下記の特許文献３には、入力信号を受ける入力部と、各々がＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる第１乃至第３段のインバータを有するリングオシレータ回路と、リングオシレータの各インバータに電流を供給する、第１導電型のＭＯＳトランジスタからなる第１の電流源と、リングオシレータの各インバータから電流を引抜く、第１導電型と異なる第２導電型のＭＯＳトランジスタからなる第２の電流源とを備えた電圧制御発振器が記載されている。【０００８】
また、下記の特許文献４には、定電流発生トランジスタのゲート電圧を一定に保ち、定電流を必要とする主発振回路のリングオシレータを安定動作させる半導体集積回路が記載されている。【０００９】
しかし、電圧制御リングオシレータの場合、各ＣＲリング素子１５０４が発振条件を満足する必要がある。そのため、各ＣＲリング素子１５０４は、それぞれテール電流Ｉｒｅｆ１の電流源１５０３を有する。ＣＲリング素子１５０４の段数を増やすほど、電流源１５０３の数が増え、消費電流も比例して増えるという問題がある。【００１０】
【特許文献１】特開２０００−９１８９２号公報
【特許文献２】特開昭６３−２６０３１６号公報
【特許文献３】特開平１１−２７４９００号公報
【特許文献４】特開平１１−１７７３８９号公報
【発明の開示】
【００１１】
本発明の目的は、消費電流量が少ない発振器を提供することである。
【００１２】
本発明の一観点によれば、相互に直交関係にある位相の信号を出力する第１及び第２の発振ユニットを有し、前記第１及び第２の発振ユニットに対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の電流源のみが接続される発振器が提供される。
【００１３】
本発明の他の観点によれば、インダクタ及び容量の共振回路と入力差動対トランジスタを含むＣＭＬ型差動アンプと負性抵抗とを有し、相互に直交関係にある位相の信号を出力する第１及び第２の発振ユニットと、前記第１及び第２の発振ユニットの負性抵抗に対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の第１の電流源のみが接続され、前記第１及び第２の発振ユニットの入力差動対トランジスタに対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の第２の電流源のみが接続される発振器が提供される。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第１の実施形態による高速Ｉ／Ｏ（入力／出力）回路の構成例を示す図である。
【図２】図２は、第１の実施形態によるＲＦ発振回路の構成例を示す図である。
【図３Ａ】図３Ａは、図１及び図２のＶＣＯの構成例を示す回路図である。
【図３Ｂ】図３Ｂは、図３ＡのＣＲリング素子の構成例を示す回路図である。
【図４】図４は、１段のＣＲリング素子で見たときのＶＣＯの半周期の波形例を示す図である。
【図５】図５は、図３ＡのＶＣＯの各リング素子の出力信号の位相を示す図である。
【図６Ａ】図６Ａは、本発明の第２の実施形態によるＶＣＯの構成例を示す回路図である。
【図６Ｂ】図６Ｂは、図６Ａのリング素子の構成例を示す回路図である。
【図６Ｃ】図６Ｃは、図６Ａのリング素子の他の構成例を示す回路図である。
【図７Ａ】図７Ａは、本発明の第３の実施形態によるＶＣＯの構成例を示す回路図である。
【図７Ｂ】図７Ｂは、図７Ａのリング素子の構成例を示す回路図である。
【図７Ｃ】図７Ｃは、図７Ａのリング素子の他の構成例を示す回路図である。
【図８Ａ】図８Ａは、本発明の第４の実施形態によるＶＣＯの構成例を示す回路図である。
【図８Ｂ】図８Ｂは、図８Ａのリング素子の構成例を示す回路図である。
【図９】図９は、本発明の第５の実施形態によるＶＣＯの構成例を示す回路図である。
【図１０】図１０は、本発明の第６の実施形態によるＶＣＯの構成例を示す回路図である。
【図１１】図１１は、図１０の回路の動作を示すタイミングチャートである。
【図１２Ａ】図１２Ａは、Quadrature LC-VCOの構成例を示す回路図である。
【図１２Ｂ】図１２Ｂは、図１２ＡのＬＣ−ＶＣＯの構成例を示す回路図である。
【図１３Ａ】図１３Ａは、本発明の第７の実施形態によるＶＣＯの構成例を示す回路図である。
【図１３Ｂ】図１３Ｂは、図１３ＡのＬＣ−ＶＣＯの構成例を示す回路図である。
【図１４】図１４は、本発明の第８の実施形態によるＶＣＯの構成例を示す回路図である。
【図１５Ａ】図１５Ａは、電圧制御リングオシレータの構成例を示す図である。
【図１５Ｂ】図１５Ｂは、図１５ＡのＣＲリング素子の構成例を示す回路図である。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態による高速Ｉ／Ｏ（入力／出力）回路の構成例を示す図である。高速Ｉ／Ｏ回路の場合、ドライバ（Ｔｘ）及びレシーバ（Ｒｘ）ではデータレートの半分の周波数のクロックが必要とされ、このクロックはＰＬＬ回路１１０により生成される。ＰＬＬ回路１１０は、位相検出器１０１、チャージポンプ１０２、ループフィルタ（ＬＰＦ）１０３、電圧制御発振器（ＶＣＯ）１０４、及び逓倍器１０５を有する。位相検出器１０１は、リファレンスクロックＲＣＬＫと、逓倍器１０５からの出力クロック（フィードバッククロック）とを比較し、その位相誤差に応じたパルス幅をチャージポンプ１０２に出力する。チャージポンプ１０２は、このパルス幅に応じた電流をＬＰＦ１０３に流す。ＬＰＦ１０３は、ローパスフィルタであり、この誤差信号を平滑化する。ＶＣＯ１０４は、この平滑化された電圧Ｖｃｎｔｌに応じた周波数で発振し、Ｉ信号及びＱ信号を出力する。例えば、Ｉ信号は０度及び１８０度の差動信号であり、Ｑ信号は９０度及び２７０度の差動信号である。逓倍器１０５は、ＶＣＯ１０４が出力する１つの信号の周波数をＮ倍にした信号を位相検出器１０１に出力する。その結果、位相検出器１０１で検出される位相誤差が０になると、ＰＬＬ回路１１０はロック状態（定常状態）に移行し、リファレンスクロックＲＣＬＫの周波数をＮ倍した安定した同期クロック（Ｉ信号及びＱ信号）を得ることができる。【００１６】
位相インターポレータ１０６は、ＶＣＯ１０４及びデジタルフィルタ１０９の出力信号をミキシングし、デシジョンラッチ１０７に出力する。デシジョンラッチ１０７は、シリアル形式のデータＤｉｎをラッチし、デマルチプレクサ１０８に出力する。デマルチプレクサ１０８は、データをシリアル形式からパラレル形式に変換し、データＤｏｕｔを出力する。デジタルフィルタ１０９は、デマルチプレクサ１０８の出力データをフィルタリングし、位相インターポレータ１０６に出力する。これにより、デシジョンラッチ１０７のラッチタイミングを、データＤｉｎが安定した適切なタイミングに調整することができる。【００１７】
高速Ｉ／Ｏ回路で用いられるＶＣＯ１０４は、ＬＣ共振を用いたＬＣ−ＶＣＯ（図１２Ａ及び図１２Ｂ等）又はＣＭＬ型差動アンプを正帰還かけるリングオシレータ型ＶＣＯ（図３Ａ及び図３Ｂ等）が使われる。特に、ＲＦ帯の用途（数ＧＨｚオーバー）の場合は、リングオシレータ型ＶＣＯでは帯域がだせないため、ＬＣ−ＶＣＯが用いられる。９０度の位相関係を有するＬＣ−ＶＣＯは一般にQuadrature LC-VCOと呼ばれる。【００１８】
図２は、本実施形態によるＲＦ発振回路の構成例を示す図である。２個のＰＬＬ回路１１０ａ及び１１０ｂは、図１のＰＬＬ回路１１０と同じ構成を有する。ＰＬＬ回路１１０ａは、リファレンスクロックＲＣＬＫ１を入力し、そのＮ倍の周波数を有するＩ信号及びＱ信号を出力する。ＰＬＬ回路１１０ｂは、リファレンスクロックＲＣＬＫ２を入力し、そのＮ倍の周波数を有するＩ信号及びＱ信号を出力する。乗算器２０１ａは、ＰＬＬ回路１１０ａ及び１１０ｂのＩ信号を乗算して出力する。乗算器２０１ｂは、ＰＬＬ回路１１０ａ及び１１０ｂのＱ信号を乗算して出力する。加算器２０２は、乗算器２０１ａ及び２０１ｂの出力信号を加算し、高周波数のクロックＯＣＬＫを出力する。【００１９】
また、ＲＦ通信回路では、送信側では信号に変調をかけるためのキャリアが必要となり、そのミキサの源信としてＶＣＯ１０４が必要になる。受信側ではこの信号を復調するために、同じ周波数のキャリアが必要となり、そこでもＶＣＯを必要とする。ミキサでは直交関係にある信号（ｓｉｎ波とｃｏｓ波）のかけ算により、所望の信号を作り出すため、ＶＣＯ１０４では９０度の位相差を有するマルチフェイズの信号が要求されることになる。ＲＦの分野でも帯域が高い場合、リングオシレータ型ＶＣＯではなく、ＬＣ−ＶＣＯが用いられるケースが多い。【００２０】
本実施形態は、高速Ｉ／Ｏ回路及びＲＦに用いられるＶＣＯ、並びにＶＣＯを用いたＰＬＬ回路等に適用可能である。【００２１】
図３Ａは、図１及び図２のＶＣＯ１０４の構成例を示す回路図である。このＶＣＯ１０４は、電圧制御リングオシレータ（リングオシレータ型ＶＣＯ）である。複数（例えば４個）の差動アンプ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄは、リング接続される。複数（例えば４個）の負荷抵抗３０２ａ，３０２ｂ，３０２ｃ，３０２ｄは、それぞれ複数の差動アンプ３０１ａ〜３０１ｄと電源電圧との間に接続され、制御電圧に応じた可変抵抗である。電流源３０３ａは、差動アンプ３０１ａ及び３０１ｃとグランドとの間に接続される。電流源３０３ｂは、差動アンプ３０１ｂ及び３０１ｄとグランドとの間に接続される。【００２２】
ＣＲリング素子（発振ユニット）３０４は、例えば１個の差動アンプ３０１ｂ及び負荷抵抗３０２ｂを有する。４個の差動アンプ３０１ａ〜３０１ｄは同じ構成を有し、４個の負荷抵抗３０２ａ〜３０２ｄも同じ構成を有する。同じ構成の４個のＣＲリング素子３０４がリング接続される。差動アンプ３０１ａ〜３０１ｄは、差動信号を入力し、その差動信号を増幅して出力する。差動信号は、相互に位相が１８０度反転した２本の信号である。各差動アンプ３０１ａ〜３０１ｄの出力差動信号は、１８０度を差動アンプ３０１ａ〜３０１ｄの数で割った位相差を有する。例えば、差動アンプ３０１ｃは、０度及び１８０度の差動信号をＩ信号として出力する。差動アンプ３０１ｄは、４５度及び２２５度の差動信号を出力する。差動アンプ３０１ａは、９０度及び２７０度の差動信号をＱ信号として出力する。差動アンプ３０１ｂは、１３５度及び３１５度の差動信号を出力する。【００２３】
差動アンプ３０１ａ及び３０１ｃは、相互に直交関係にある位相（位相差が９０度）の差動信号を出力する。電流源３０３ａは、これらの差動アンプ３０１ａ及び３０１ｃに対して共通に接続される。また、差動アンプ３０１ｂ及び３０１ｄは、相互に直交関係にある位相（位相差が９０度）の差動信号を出力する。電流源３０３ｂは、これらの差動アンプ３０１ｂ及び３０１ｄに対して共通に接続される。【００２４】
図３Ｂは、図３ＡのＣＲリング素子３０４の構成例を示す回路図である。ＣＲリング素子３０４は、ＣＭＬ型差動アンプを有し、非反転入力端子Ｉ＋及び反転入力端子Ｉ−から差動信号を入力し、その差動信号を増幅し、増幅した差動信号を非反転出力端子Ｏ＋及び反転出力端子Ｏ−から出力する。非反転出力端子Ｏ＋及び反転出力端子Ｏ−には、それぞれ寄生容量３１３ｂ及び寄生容量３１３ａが接続されている。非反転入力端子Ｉ＋はＮチャネルトランジスタ３１２ａのゲートに接続され、反転入力端子Ｉ−はＮチャネルトランジスタ３１２ｂのゲートに接続される。反転出力端子Ｏ−は、トランジスタ３１２ａのドレインに接続される。非反転出力端子Ｏ＋は、トランジスタ３１２ｂのドレインに接続される。Ｐチャネルトランジスタ３１１ａ及び３１１ｂは、ゲートが制御電圧Ｖｃｎｔｌに接続され、ソースが電源電圧に接続される。トランジスタ３１１ａのドレインはトランジスタ３１２ａのドレインに接続され、トランジスタ３１１ｂのドレインはトランジスタ３１２ｂのドレインに接続される。トランジスタ３１１ａ及び３１１ｂは、例えば図３Ａの可変抵抗３０２ｂに対応し、制御電圧Ｖｃｎｔｌに応じて抵抗値が変化する。トランジスタ３１２ａ及び３１２ｂのソースの相互接続点は、例えば図３Ａの電流源３０３ｂに接続される。ＣＲリング素子（ディレイ素子）３０４は、容量及び抵抗のＣＲにより出力信号の遅延量が決まる。電圧Ｖｃｎｔｌにより可変抵抗３１１ａ及び３１１ｂを変化させることにより、リングオシレータの発振周波数を制御することができる。【００２５】
上記のように、位相差が９０度の直交関係にある差動アンプ３０１ａ及び３０１ｃのテール電流Ｉｒｅｆ１を電流源３０３ａで共有させ、差動アンプ３０１ｂ及び３０２ｄのテール電流Ｉｒｅｆ１を電流源３０３ｂで共有させる。テール電流源３０３ａ及び３０３ｂの電流値は、それぞれ図１５Ａの電流源１５０３の電流値と同じであると考えると、本実施形態のＶＣＯは、図１５ＡのＶＣＯの比べ、ＶＣＯ全体としてテール電流源の数が半分になるため、トータルの消費電流量も半分になることを意味する。【００２６】
リングオシレータ型ＶＣＯは、図５のように、一段あたりの遅延量が４５度ずつ位相シフトしているため、リング一段おきにテール電流源を共有させる。本実施形態のＶＣＯは、図１５ＡのＶＣＯと同じ発振条件と発振周波数が成り立つ。ではなぜ電流源を共有しても、図１５ＡのＶＣＯと同じ条件で目標を達成できるのかを以下に説明する。【００２７】
まず、図１５ＡのＶＣＯの発振条件を説明する。リングオシレータ型ＶＣＯは、ＣＭＬ型差動アンプを複数段数（４段以上）接続して正帰還をかけて発振させる。４段のリング素子を接続した場合、各リング素子のディレイ値はＶＣＯの発振周期の１／８ずつ位相がシフトしていることになり、即ち４５度ずつ位相が回っている状態になる。リング素子の一段おきに出力を引き出せば、９０度の位相関係を有する信号Ｉ信号及びＱ信号を得られることになる。発振周波数ｆｏは、リング素子の段数をＮ段、各リング素子のディレイ値（ＣＲディレイ値）をτとした場合、次式で表される。【００２８】
ｆｏ  ＝  １／（２×Ｎ×τ）  ∝  Ｉｒｅｆ１【００２９】
ここで、Ｉｒｅｆ１は、各リング素子のテール電流源１５０３の電流値を意味する。リングオシレータ型ＶＣＯの発振するための条件は、各リング素子のゲインと位相余裕で決まる。正帰還をかけるための位相余裕から、各リング素子に必要なゲインＡを導き出すと、次式のようになる。【００３０】
ｔａｎ-1（ωｆ／ω０）＝４５度
Ａ＝√２【００３１】
ここで、ωｆ及びω０は、それぞれ発振周波数及び３ｄＢ帯域の周波数を示す。４段の差動リングオシレータ型ＶＣＯの場合、各リング素子は４５度ずつ位相が回るため、この条件で発振するには各ステージで最低でも√２のゲインがあれば発振するということを意味する。【００３２】
図３Ａ及び３Ｂのリングオシレータ型ＶＣＯは、１段のＣＲリング素子３０４で動作を見た場合、差動アンプに他ならない。差動アンプは、入力された電圧の差分をゲイン倍だけ増幅する回路であり、差電圧が一定であれば、当然出力の波形変動も生じないわけである。差動アンプは、図５に示すように、０度と１８０度の出力位相の信号５０１が得られるわけだが、この出力信号５０１から一番、位相の離れた信号というのは、まさに９０度と２７０度の信号５０３である。【００３３】
図４は、１段のＣＲリング素子３０４で見たときのＶＣＯの半周期の波形例を示す図である。増幅動作が必要とされる期間は、入力電圧がハイレベルからローレベル、又はローレベルからハイレベルに変動するときの期間４０１のみにおいてである。この期間４０１は、差動アンプで増幅のオペレーションを要するため、電流源がアクティブになっている必要がある。しかし、増幅動作終了後は、所定期間、ハイレベルのまま、又はローレベルのまま信号が保持されている。そのため、その期間においては、電流源はオフ状態でも問題ないわけである。出力電圧は、ホールドだけしておけばよい。その出力信号レベルは、図３Ｂの容量３１３ａ及び３１３ｂにより保持される。見方を変えると、このホールド期間というのは、実は、ちょうど直交する位相の信号が増幅動作を行っている瞬間であり、これこそがまさに９０度の位相差関係にある信号に他ならない。期間４０１は図３Ａの１段のリング素子の増幅動作期間であり、期間４０２は図１５Ａの１段のリング素子の増幅動作期間である。したがって、本実施形態は、テール電流源を共有することで、一周期すべて増幅動作のみに電流源を有効活用することができ、結果として、ＶＣＯのトータルの電流を半分に削減することが可能となる。【００３４】
図５は、図３ＡのＶＣＯの各リング素子３０４の出力信号の位相を示す図である。差動アンプ３０１ｃは、０度及び１８０度の差動信号５０１を出力する。差動アンプ３０１ａは、差動信号５０１に直交する９０度及び２７０度の差動信号５０３を出力する。これらの差動アンプ３０１ａ及び３０１ｃは、上記のように、異なる期間に増幅動作を行うので、電流源３０３ａを共有する。【００３５】
同様に、差動アンプ３０１ｄは、４５度及び２２５度の差動信号５０２を出力する。差動アンプ３０１ｂは、差動信号５０２に直交する１３５度及び３１５度の差動信号５０４を出力する。これらの差動アンプ３０１ｂ及び３０１ｄは、上記のように、異なる期間に増幅動作を行うので、電流源３０３ｂを共有する。【００３６】
出力信号が直交する差動アンプが電流源を共有することにより、電流源を１周期にわたって有効活用することができる。【００３７】
（第２の実施形態）
図６Ａは、本発明の第２の実施形態によるＶＣＯ１０４（図１及び図２）の構成例を示す回路図である。図６Ａが図３Ａと異なる点を説明する。バイアス回路６０４は、トランジスタ６０１及び６０２を有する。Ｐチャネルトランジスタ６０１は、ゲートが制御電圧Ｖｃｎｔｌに接続され、ソースが電源電圧に接続される。Ｎチャネルトランジスタ６０２は、ゲート及びドレインがトランジスタ６０１のドレインに接続され、ソースがグランドに接続される。バイアス回路６０４は、バイアス電圧Ｖｂ１及びＶｂ２を出力する。電圧Ｖｂ１は、制御電圧Ｖｃｎｔｌと同じ電圧である。電圧Ｖｂ２は、トランジスタ６０１及び６０２のドレインの相互接続点の電圧である。Ｎチャネルトランジスタ６０３ａは、図３Ａの電流源３０３ａに対応し、ゲートがトランジスタ６０２のゲートに接続され、ドレインが差動アンプ３０１ａ及び３０１ｃに接続され、ソースがグランドに接続される。Ｎチャネルトランジスタ６０３ｂは、図３Ａの電流源３０３ｂに対応し、ゲートがトランジスタ６０２のゲートに接続され、ドレインが差動アンプ３０１ｂ及び３０１ｄに接続され、ソースがグランドに接続される。トランジスタ６０２、６０３ａ及び６０３ｂは、カレントミラー回路を構成する。トランジスタ６０３ａ及び６０３ｂにはドレイン電流Ｉｒｅｆ１が流れる。可変抵抗３０２ａ〜３０２ｄは、電圧Ｖｂ１に応じて抵抗値が変化する。電圧Ｖｂ１及びＶｂ２は、制御電圧Ｖｃｎｔｌに応じた可変値である。電圧Ｖｃｎｔｌを制御することにより、リングオシレータの発振周波数を制御することができる。【００３８】
図６Ｂは、図６Ａのリング素子３０４の構成例を示す回路図である。図６Ｂの構成は、図３Ｂの構成と同じである。トランジスタ３１１ａ及び３１１ｂのゲート電圧Ｖｂ１は、制御電圧Ｖｃｎｔｌと同じである。【００３９】
図６Ｃは、図６Ａのリング素子３０４の他の構成例を示す回路図である。図６Ｃの回路は、図６Ｂの回路に対して、トランジスタ６１２ａ及び６１２ｂを追加したものである。Ｐチャネルトランジスタ６１２ａは、ソースが電源電圧に接続され、ゲート及びドレインがトランジスタ３１２ａのドレインに接続される。Ｐチャネルトランジスタ６１２ｂは、ソースが電源電圧に接続され、ゲート及びドレインがトランジスタ３１２ｂのドレインに接続される。【００４０】
本実施形態は、第１の実施形態と同様に、９０度の位相差関係にある差動アンプがテール電流源を共有したリングオシレータ型ＶＣＯである。負荷のトランジスタは、図６ＢのＰチャネルバイアス型及び図６Ｃのシンメトリックロード型の２つを例に示す。負荷抵抗３０２ａ〜３０２ｄとテール電流源６０３ａ，６０３ｂは、制御電圧Ｖｃｎｔｌに応じて、両方同時に制御される、又は片側だけ制御される。すなわち、電圧Ｖｂ１及びＶｂ２は、いずれか一方が可変値であり、他方が固定値であってもよい。【００４１】
以上のように、本実施形態は、ＣＭＬ型の差動リングオシレータ型ＶＣＯにおいて、位相差が９０度の直交関係にある差動アンプがテール電流源を共有することにより、電源電流を半分にすることできる。テール電流源３０３ａ，３０３ｂは、Ｎチャネルトランジスタ６０３ａ，６０３ｂで構成される。負荷抵抗及びテール電流源に供給されるバイアス電圧Ｖｂ１及びＶｂ２は、制御電圧Ｖｃｎｔｌに応じて可変、又は固定である。【００４２】
（第３の実施形態）
図７Ａは、本発明の第３の実施形態によるＶＣＯ１０４（図１及び図２）の構成例を示す回路図である。図７Ａが図６Ａと異なる点を説明する。図７Ａの回路は、図６Ａの回路に対して、負荷抵抗及び電流源の位置を逆にしたものである。Ｐチャネルトランジスタ７０１ａは、ゲートが電圧Ｖｂ１に接続され、ソースが電源電圧に接続され、ドレインが差動アンプ３０１ａ及び３０１ｃに接続される。Ｐチャネルトランジスタ７０１ｂは、ゲートが電圧Ｖｂ１に接続され、ソースが電源電圧に接続され、ドレインが差動アンプ３０１ｂ及び３０１ｄに接続される。トランジスタ７０１ａ及び７０１ｂは、カレントミラーの電流源を構成し、ドレイン電流Ｉｒｅｆ１を流す。負荷抵抗３０２ａ〜３０２ｄは、それぞれ差動アンプ３０１ａ〜３０１ｄとグランドとの間に接続され、電圧Ｖｂ２に応じて抵抗値が変化する。リング素子７０２は、例えば差動アンプ３０１ｂ及び負荷抵抗３０２ｂを有する。同様のリング素子７０２が４段接続される。【００４３】
図７Ｂは、図７Ａのリング素子７０２の構成例を示す回路図である。Ｐチャネルトランジスタ７０３ａは、ゲートが非反転入力端子Ｉ＋に接続され、ソースが例えば図７Ａのトランジスタ７０１ｂのドレインに接続され、ドレインが反転出力端子Ｏ−に接続される。Ｐチャネルトランジスタ７０３ｂは、ゲートが反転入力端子Ｉ−に接続され、ソースが例えば図７Ａのトランジスタ７０１ｂのドレインに接続され、ドレインが非反転出力端子Ｏ＋に接続される。Ｎチャネルトランジスタ７０４ａは、ゲートが電圧Ｖｂ２に接続され、ソースがグランドに接続され、ドレインが反転出力端子Ｏ−に接続される。Ｎチャネルトランジスタ７０４ｂは、ゲートが電圧Ｖｂ２に接続され、ソースがグランドに接続され、ドレインが非反転出力端子Ｏ＋に接続される。トランジスタ７０４ａ及び７０４ｂは、例えば負荷抵抗３０２ｂに対応する。【００４４】
図７Ｃは、図７Ａのリング素子７０２の他の構成例を示す回路図である。図７Ｃの回路は、図７Ｂの回路に対して、トランジスタ７０５ａ及び７０５ｂを追加したものである。Ｎチャネルトランジスタ７０５ａは、ゲート及びドレインが反転出力端子Ｏ−に接続され、ソースがグランドに接続される。Ｎチャネルトランジスタ７０５ｂは、ゲート及びドレインが非反転出力端子Ｏ＋に接続され、ソースがグランドに接続される。【００４５】
本実施形態は、第１及び第２の実施形態と同様に、９０度の位相差関係にある差動アンプがテール電流源を共有したリングオシレータ型ＶＣＯであり、電流源７０１ａ，７０１ｂを電源電圧側に接続した場合である。Ｐチャネルトランジスタをメインで回路を構成した場合、Ｎチャネルトランジスタをメインに構成した場合に比べ帯域は落ちるが、１／ｆノイズ特性が有利になるため、ジッタは小さくなる。【００４６】
本実施形態のＣＭＬ型の差動リングオシレータ型ＶＣＯは、９０度の直交関係にある差動アンプがテール電流源を共有することにより、電源電流を半分にすることができる。テール電流源７０１ａ，７０１ｂは、Ｐチャネルトランジスタである。負荷抵抗及びテール電流源に供給されるバイアス電圧Ｖｂ１及びＶｂ２は、制御電圧Ｖｃｎｔｌに応じて可変、又は固定である。【００４７】
（第４の実施形態）
図８Ａは、本発明の第４の実施形態によるＶＣＯ１０４（図１及び図２）の構成例を示す回路図である。図８Ａが図６Ａと異なる点を説明する。図８Ａの回路は、図６Ａの回路に対して、トランジスタ８０１ａ及び８０１ｂが追加されたものである。バイアス回路８０２は、制御電圧Ｖｃｎｔｌに応じて電圧Ｖｂ１及びＶｂ２を出力する。Ｐチャネルトランジスタ８０１ａは、ゲートが電圧Ｖｂ１に接続され、ソースが電源電圧に接続され、ドレインが差動アンプ３０１ａ及び３０１ｃに接続される。Ｐチャネルトランジスタ８０１ｂは、ゲートが電圧Ｖｂ１に接続され、ソースが電源電圧に接続され、ドレインが差動アンプ３０１ｂ及び３０１ｄに接続される。トランジスタ８０１ａ及び８０１ｂは、カレントミラーの電流源であり、電流Ｉｒｅｆ１を流す。差動アンプ３０１ａ及び３０１ｃは、共通の電流源８０１ａに接続される。差動アンプ３０１ｂ及び３０１ｄは、共通の電流源８０１ｂに接続される。ここで、差動アンプ３０１ａ〜３０１ｄは、図６Ａの可変負荷抵抗３０２ａ〜３０２ｄを含む。リング素子８０３は、例えば差動アンプ３０１ｂを有する。同様のリング素子８０３が４段接続される。【００４８】
図８Ｂは、図８Ａのリング素子８０３の構成例を示す回路図である。図８Ｂが図３Ｂと異なる点を説明する。図８Ｂの回路は、図３Ｂの回路に対して、トランジスタ８１１Ａ及び８１１ｂを追加したものである。Ｐチャネルトランジスタ８１１ａは、ゲートが非反転入力端子Ｉ＋に接続され、ドレインが反転出力端子Ｏ−に接続され、ソースが例えば図８Ａのトランジスタ８０１ｂのドレインに接続される。Ｐチャネルトランジスタ８１１ｂは、ゲートが反転入力端子Ｉ−に接続され、ドレインが非反転出力端子Ｏ＋に接続され、ソースが例えば図８Ａのトランジスタ８０１ｂのドレインに接続される。【００４９】
本実施形態は、第１〜第３の実施形態と同様に、９０度の位相差関係にある差動アンプがテール電流源を共有したリングオシレータ型ＶＣＯであり、ＬＶＤＳ（Low voltage differential signaling）型の回路構成を有する。電源電圧側に電流源８０１ａ，８０１ｂを接続し、グランド側に電流源６０３ａ，６０３ｂを接続し、電流源８０１ａ，８０１ｂ及び電流源６０３ａ，６０３ｂで差動アンプ３０１ａ〜３０１ｄを挟み込む。この場合、両方の電流源８０１ａ，８０１ｂ，６０３ａ，６０３ｂの電流は、同時に、制御電圧Ｖｃｎｔｌに応じて変化する。【００５０】
本実施形態のＣＭＬ型の差動リングオシレータ型ＶＣＯは、９０度の直交関係にある差動アンプがテール電流源を共有することにより、電源電流を半分にすることができる。電源電圧及びグランド側にそれぞれ同じ電流値の電流源を有する。負荷抵抗及びテール電流源に供給されるバイアス電圧は、制御電圧Ｖｃｎｔｌに応じて可変、又は固定である。【００５１】
（第５の実施形態）
図９は、本発明の第５の実施形態によるＶＣＯ１０４（図１及び図２）の構成例を示す回路図である。第１〜第４の実施形態では４段のリング素子を接続するリングオシレータ型ＶＣＯを示したが、本実施形態では６段のリング素子を接続するリングオシレータ型ＶＣＯを示す。６個の差動アンプ９０１ａ〜９０１ｆがリング接続される。可変負荷抵抗９０２ａ〜９０２ｆは、それぞれ差動アンプ９０１ａ〜９０１ｆと電源電圧との間に接続され、制御電圧Ｖｃｎｔｌに応じて抵抗値が変化する。電流源９０３ａは、差動アンプ９０１ａ，９０１ｄ及びグランド間に接続される。電流源９０３ｂは、差動アンプ９０１ｂ，９０１ｅ及びグランド間に接続される。電流源９０３ｃは、差動アンプ９０１ｃ，９０１ｆ及びグランド間に接続される。電流源９０３ａ〜９０３ｃは、同じ電流Ｉｒｅｆ１を流す。【００５２】
例えば、差動アンプ９０１ａは０度及び１８０度の差動信号、差動アンプ９０１ｂは３０度及び２１０度の差動信号、差動アンプ９０１ｃは６０度及び２４０度の差動信号、差動アンプ９０１ｄは９０度及び２７０度の差動信号、差動アンプ９０１ｅは１２０度及び３００度の差動信号、差動アンプ９０１ｆは１５０度及び３３０度の差動信号を出力する。【００５３】
差動アンプ９０１ａ及び９０１ｄは、相互に直交関係にある位相の差動信号を出力するので、共通の電流源９０３ａに接続することができる。差動アンプ９０１ｂ及び９０１ｅは、相互に直交関係にある位相の差動信号を出力するので、共通の電流源９０３ｂに接続することができる。差動アンプ９０１ｃ及び９０１ｆは、相互に直交関係にある位相の差動信号を出力するので、共通の電流源９０３ｃに接続することができる。【００５４】
リング素子の段数が増えると、リング一段当たりの位相シフト量が変わることになるが、この場合でも９０度の位相差関係があれば、そのリング素子は電流源を共有することができ、消費電流量を半分にすることができる。【００５５】
本実施形態のＣＭＬ型の差動リングオシレータ型ＶＣＯは、第１〜第４の実施形態と同様に、９０度の直交関係にある差動アンプがテール電流源を共有することにより、電源電流を半分にすることができる。各リング素子の遅延量は１８０度をリング素子の数で割った値に一意的に決定される。この遅延値が９０度で割り切れる数である場合、９０度の直交関係が成り立ち、テール電流源の共有が可能となる。負荷抵抗及びテール電流源に供給されるバイアス電圧は、制御電圧Ｖｃｎｔｌに応じて可変、又は固定である。【００５６】
（第６の実施形態）
図１０は本発明の第６の実施形態によるＶＣＯ１０４（図１及び図２）の構成例を示す回路図であり、図１１はその動作を示すタイミングチャートである。図１０が図６Ａと異なる点を説明する。トランジスタ１００１ａ〜１００１ｄは、図６Ａのトランジスタ６０３ａ，６０３ｂの代わりに設けられる。Ｎチャネルトランジスタ１００１ａは、ソースがグランドに接続され、ドレインが差動アンプ３０１ａに接続される。Ｎチャネルトランジスタ１００１ｂは、ソースがグランドに接続され、ドレインが差動アンプ３０１ｂに接続される。Ｎチャネルトランジスタ１００１ｃは、ソースがグランドに接続され、ドレインが差動アンプ３０１ｃに接続される。Ｎチャネルトランジスタ１００１ｄは、ソースがグランドに接続され、ドレインが差動アンプ３０１ｄに接続される。【００５７】
制御信号φ１のスイッチは、制御信号φ１に応じて、トランジスタ１００１ａのゲートに電圧Ｖｂ２を接続し、トランジスタ１００１ｃのゲートにグランドを接続する。制御信号／φ１のスイッチは、制御信号／φ１に応じて、トランジスタ１００１ａのゲートにグランドを接続し、トランジスタ１００１ｃのゲートに電圧Ｖｂ２を接続する。制御信号φ１及び／φ１は、相互に位相が反転した信号である。【００５８】
制御信号φ２のスイッチは、制御信号φ２に応じて、トランジスタ１００１ｂのゲートに電圧Ｖｂ２を接続し、トランジスタ１００１ｄのゲートにグランドを接続する。制御信号／φ２のスイッチは、制御信号／φ２に応じて、トランジスタ１００１ｂのゲートにグランドを接続し、トランジスタ１００１ｄのゲートに電圧Ｖｂ２を接続する。制御信号φ２及び／φ２は、相互に位相が反転した信号である。【００５９】
周期Ｔ１は、発振動作の１周期である。トランジスタ１００１ａ〜１００ｄは、電流源である。制御信号φ１、φ２、／φ１、／φ２のクロックは、それぞれクロック周期の９０度ずつ位相がずれている。【００６０】
例えば、クロック周期の０度のとき、制御信号／φ１がハイレベルになり、制御信号φ１がローレベルになる。トランジスタ１００１ｃのゲートには電圧Ｖｂ２が供給され、トランジスタ１００１ｃの電流源が差動アンプ３０１ｃに接続される。トランジスタ１００１ａのゲートにはグランドが供給され、トランジスタ１００１ｃの電流源が差動アンプ３０１ａから切り離される。【００６１】
クロック周期の９０度のとき、制御信号／φ２がハイレベルになり、制御信号φ２がローレベルになる。トランジスタ１００１ｄのゲートには電圧Ｖｂ２が供給され、トランジスタ１００１ｄの電流源が差動アンプ３０１ｄに接続される。トランジスタ１００１ｂのゲートにはグランドが供給され、トランジスタ１００１ｂの電流源が差動アンプ３０１ｂから切り離される。【００６２】
クロック周期の１８０度のとき、制御信号φ１がハイレベルになり、制御信号／φ１がローレベルになる。トランジスタ１００１ａのゲートには電圧Ｖｂ２が供給され、トランジスタ１００１ａの電流源が差動アンプ３０１ａに接続される。トランジスタ１００１ｃのゲートにはグランドが供給され、トランジスタ１００１ｃの電流源が差動アンプ３０１ｃから切り離される。【００６３】
クロック周期の２７０度のとき、制御信号φ２がハイレベルになり、制御信号／φ２がローレベルになる。トランジスタ１００１ｂのゲートには電圧Ｖｂ２が供給され、トランジスタ１００１ｂの電流源が差動アンプ３０１ｂに接続される。トランジスタ１００１ｄのゲートにはグランドが供給され、トランジスタ１００１ｄの電流源が差動アンプ３０１ｄから切り離される。【００６４】
電流源１００１ａ及び１００１ｃは、図６Ａの電流源６０３ａに対応する。電流源１００１ａが接続状態にあるとき電流源１００１ｃが切断状態にあり、電流源１００１ｃが接続状態にあるとき電流源１００１ａが切断状態にある。すなわち、電流源１００１ａ及び１００１ｃは、それぞれ差動アンプ３０１ａ及び３０１ｃに対して交互に接続され、いずれか一方のみが接続状態になり、他方が切断状態になる。第１の実施形態で説明したように、差動アンプ３０１ａ又は３０１ｃは、いずれか一方のみが増幅動作状態になり、両方が同時に増幅動作状態になることはない。【００６５】
同様に、電流源１００１ｂ及び１００１ｄは、図６Ａの電流源６０３ｂに対応する。電流源１００１ｂが接続状態にあるとき電流源１００１ｄが切断状態にあり、電流源１００１ｄが接続状態にあるとき電流源１００１ｂが切断状態にある。すなわち、電流源１００１ｂ及び１００１ｄは、それぞれ差動アンプ３０１ｂ及び３０１ｄに対して交互に接続され、いずれか一方のみが接続状態になり、他方が切断状態になる。差動アンプ３０１ｂ又は３０１ｄは、いずれか一方のみが増幅動作状態になり、両方が同時に増幅動作状態になることはない。【００６６】
本実施形態では、ＰＬＬがロックアップするまでは、電流源１００１ａ〜１００１ｄをすべてオンさせておき、ロックアップ後の定常状態では図１１のようなクロックでスイッチを制御すれば、消費電流を半分にすることができる。【００６７】
本実施形態は、電流源を共有せずに、テール電流源１００１ａ〜１００１ｄをスイッチング制御することにより、第１〜第５の実施形態と同様の動作を行うことができる。スイッチング制御の場合、図１１のようなタイミングのクロックで制御することにより、消費電流量を半分にすることができる。【００６８】
テール電流源１００１ａ〜１００１ｄのゲートにスイッチがある場合、ある位相の電流源１００１ａ〜１００１ｄがオン状態であれば、９０度位相がずれたリング素子のスイッチはオフ状態でよい。この場合、外部からスイッチのオン／オフを制御する必要があり、ＶＣＯの発振周波数の２倍の周波数で制御する必要がある。【００６９】
（第７の実施形態）
図１２Ａは、Quadrature LC-VCOの構成例を示す回路図である。Quadrature LC-VCOは、２個のＣＭＬ型のＬＣ−ＶＣＯ（発振ユニット）１２０１ａ及び１２０１ｂを並べて、さらにお互いをカップリングさせて回路を構成している。ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂは、制御電圧Ｖｃｎｔｌに応じて発振周波数が変化し、非反転入力端子Ｉ＋及び反転入力端子Ｉ−から入力した差動信号を増幅し、増幅した差動信号を非反転出力端子Ｏ＋及び反転出力端子Ｏ−から出力する。ＬＣ−ＶＣＯ１２０１ａは、出力端子Ｏ＋及びＯ−から０度及び１８０度の差動信号を出力する。ＬＣ−ＶＣＯ１２０１ｂは、出力端子Ｏ＋及びＯ−から２７０度及び９０度の差動信号を出力する。【００７０】
ローパスフィルタ１２０２ａは、ＬＣ−ＶＣＯ１２０１ｂの出力端子Ｏ−及びＬＣ−ＶＣＯ１２０１ａの入力端子Ｉ＋間に接続される。ローパスフィルタ１２０２ｂは、ＬＣ−ＶＣＯ１２０１ａの出力端子Ｏ＋及びＬＣ−ＶＣＯ１２０１ｂの入力端子Ｉ＋間に接続される。ローパスフィルタ１２０２ｃは、ＬＣ−ＶＣＯ１２０１ｂの出力端子Ｏ＋及びＬＣ−ＶＣＯ１２０１ａの入力端子Ｉ−間に接続される。ローパスフィルタ１２０２ｄは、ＬＣ−ＶＣＯ１２０１ａの出力端子Ｏ−及びＬＣ−ＶＣＯ１２０１ｂの入力端子Ｉ−間に接続される。ローパスフィルタ１２０２ａ〜１２０２ｄは、低周波数帯域の信号のみを通過させるので、周波数に応じて遅延量が変化する。【００７１】
図１２Ｂは、図１２ＡのＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂの各構成例を示す回路図である。ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂは、それぞれインダクタ１２１２及び容量１２１３ａ，１２１３ｂの共振回路と入力差動対トランジスタ１２１６ａ，１２１６ｂを含むＣＭＬ型差動アンプと負性抵抗１２１４ａ，１２１４ｂとを有する。【００７２】
Ｐチャネルトランジスタ１２１１ａは、ゲートが非反転出力端子Ｏ＋に接続され、ソースが電源電圧に接続され、ドレインが反転出力端子Ｏ−に接続される。Ｐチャネルトランジスタ１２１１ｂは、ゲートが反転出力端子Ｏ−に接続され、ソースが電源電圧に接続され、ドレインが非反転出力端子Ｏ＋に接続される。インダクタ１２１２は、出力端子Ｏ＋及びＯ−間に接続される。可変容量１２１３ａは、制御電圧Ｖｃｎｔｌ及び反転出力端子Ｏ−間に接続され、制御電圧Ｖｃｎｔｌに応じて容量値が変化する。可変容量１２１３ｂは、制御電圧Ｖｃｎｔｌ及び非反転出力端子Ｏ＋間に接続され、制御電圧Ｖｃｎｔｌに応じて容量値が変化する。Ｎチャネルトランジスタ１２１４ａは、ゲートが出力端子Ｏ＋に接続され、ドレインが出力端子Ｏ−に接続され、ソースが電流源１２１５を介してグランドに接続される。Ｎチャネルトランジスタ１２１４ｂは、ゲートが出力端子Ｏ−に接続され、ドレインが出力端子Ｏ＋に接続され、ソースが電流源１２１５を介してグランドに接続される。Ｎチャネルトランジスタ１２１６ａは、ゲートが非反転入力端子Ｉ＋に接続され、ドレインが出力端子Ｏ−に接続され、ソースが電流源１２１７を介してグランドに接続される。Ｎチャネルトランジスタ１２１６ｂは、ゲートが反転入力端子Ｉ−に接続され、ドレインが出力端子Ｏ＋に接続され、ソースが電流源１２１７を介してグランドに接続される。トランジスタ１２１６ａ及び１２１６ｂは、入力差動対トランジスタを構成する。電流源１２１５に流れる電流Ｉｒｅｒ１及び電流源１２１７に流れる電流Ｉｒｅｆ２は、制御電圧Ｖｃｎｔｌに応じて可変、又は固定である。このＬＣ−ＶＣＯは、ＬＣ共振により発振する。制御電圧Ｖｃｎｔｌを制御することにより、発振周波数が変化する。【００７３】
このＬＣ−ＶＣＯは、２つのＣＭＬのテール電流源１２１５及び１２１７を有する。電流源１２１５は、ＬＣ共振のために使われる電流源である。電流源１２１７は、カップリングさせるための結合の強さを決める電流源である。共振電流Ｉｒｅｆ１とカップリングの電流Ｉｒｅｆ２の比を最適化すると、ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂは、ＬＣで決まる共振周波数の９０度の位相差関係を有する信号を出力することになる。ＬＣ−ＶＣＯの発振周波数ｆｏは、次式で表される。【００７４】
ｆｏ＝１／（２×π×√（Ｌ×Ｃ））【００７５】
ＬＣ−ＶＣＯは、ＬＣ共振回路と負性抵抗回路部１２１１ａ，１２１１ｂ，１２１４ａ，１２１４ｂとから構成され、発振するための条件は以下のようになる。【００７６】
ｇｍ×Ｒｐ  ≧ １【００７７】
ここで、ＬＣ共振部の等価回路から求めた抵抗値をＲｐ、負性抵抗部のインピーダンスを−１／ｇｍと仮定している。ここで、共振回路のＣＭＬのテール電流源１２１５の役割は、バイアス電流を作ること及びスイッチングトランジスタが線形領域に入っても、抵抗値が低くならないようにする役割がある。【００７８】
ＬＣ−ＶＣＯは、上記の発振条件を満たしさえすれば、上述の発振周波数で動作することになる。【００７９】
図１３Ａは、本発明の第７の実施形態によるＶＣＯ１０４（図１及び図２）の構成例を示す回路図である。本実施形態は、第１〜第５の実施形態と同様に、２個のＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂが電流源１３０１ａ及び１３０１ｂを共有するQuadrature LC-VCOである。図１３Ａが図１２Ａと異なる点を説明する。ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂは、入力端子Ｉ＋，Ｉ−及び出力端子Ｏ＋，Ｏ−の他、端子Ｖｔａｉｌ１，Ｖｔａｉｌ２を有する。電流源１３０１ａは、ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂの端子Ｖｔａｉｌ１とグランドとの間に接続され、電流Ｉｒｅｆ１を流す。電流源１３０１ｂは、ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂの端子Ｖｔａｉｌ２とグランドとの間に接続され、電流Ｉｒｅｆ２を流す。【００８０】
図１３Ｂは、図１３ＡのＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂの各構成例を示す回路図である。図１３Ｂが図１２Ｂと異なる点を説明する。端子Ｖｔａｉｌ１及びＶｔａｉｌ２は、図１２Ｂの電流源１２１５及び１２１７の代わりに設けられる。端子Ｖｔａｉｌ１は、トランジスタ１２１４ａ及び１２１４ｂのソースの相互接続点に接続される。すなわち、トランジスタ１２１４ａ及び１２１４ｂのソースの相互接続点は、端子Ｖｔａｉｌ１を介して、図１３Ａの電流源１３０１ａに接続される。端子Ｖｔａｉｌ２は、トランジスタ１２１６ａ及び１２１６ｂのソースの相互接続点に接続される。すなわち、トランジスタ１２１６ａ及び１２１６ｂのソースの相互接続点は、端子Ｖｔａｉｌ２を介して、図１３Ａの電流源１３０１ｂに接続される。【００８１】
図１２Ａ及び図１２Ｂの回路では、２個のＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂが、それぞれ２個の電流源１２１５及び１２１７を個別に有している。これに対し、図１３Ａ及び図１３Ｂの回路では、２個のＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂは、共通の電流源１３０１ａ及び１３０１ｂに接続される。図１３Ａの電流源１３０１ａ及び１３０１ｂは、それぞれ図１２Ｂの電流源１２１５及び１２１７に対応する。【００８２】
ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂは、相互に直交関係になる位相の差動信号を出力するので、第１〜第５の実施形態と同様に、電流源１３０１ａ及び１３０１ｂを共有することができる。【００８３】
図１３ＡのQuadrature LC-VCOは、消費電流を半分にすることができる。Quadrature LC-VCOは、２個のＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂ間で９０度の位相差関係が保証されているため、ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂのテール電流源１３０１ａ及び１３０１ｂを共有することにより、消費電流を半分に削減できる。【００８４】
Quadrature LC-VCOでは、各ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂはそれぞれ差動信号で発振し、それらを結合させることで９０度の位相差関係を保つことになる。２個のＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂは、正に９０度の位相差関係にあり、これらのテール電流源１３０１ａ及び１３０１ｂを共有させることができる。【００８５】
Quadrature LC-VCOは、ＬＣ−ＶＣＯの発振のためのテール電流源１３０１ａ及びＬＣ−ＶＣＯ間を結合するためのテール電流源１３０１ｂとから構成される。ＬＣ−ＶＣＯ１２０１ａ及び１２０１ｂは、９０度の位相差関係を有するため、電流源１３０１ａ及び１３０１ｂを共有することができる。【００８６】
（第８の実施形態）
図１４は、本発明の第８の実施形態によるＶＣＯ１０４（図１及び図２）の構成例を示す回路図である。第７の実施形態では２個のＣＭＬ型ＬＣ−ＶＣＯを結合するQuadrature LC-VCOを示したが、本実施形態では４個のＣＭＬ型ＬＣ−ＶＣＯ１４０１ａ〜１４０１ｄを結合するマルチフェイズＬＣ−ＶＣＯを示す。【００８７】
ＬＣ−ＶＣＯ１４０１ａ〜１４０１ｄは、それぞれ図１３Ｂと同じ構成を有する。ＬＣ−ＶＣＯ１４０１ａは、０度及び１８０度の差動信号を出力する。ＬＣ−ＶＣＯ１４０１ｂは、４５度及び２２５度の差動信号を出力する。ＬＣ−ＶＣＯ１４０１ｃは、９０度及び２７０度の差動信号を出力する。ＬＣ−ＶＣＯ１４０１ｄは、１３５度及び３１５度の差動信号を出力する。ＬＣ−ＶＣＯ１４０１ａ〜１４０１ｄは、制御電圧Ｖｃｎｔｌに応じて発振周波数が変化する。【００８８】
ローパスフィルタ１４０２ａは、ＬＣ−ＶＣＯ１４０１ａの出力端子及びＬＣ−ＶＣＯ１４０１ｂの入力端子間に接続される。ローパスフィルタ１４０２ｂは、ＬＣ−ＶＣＯ１４０１ｂの出力端子及びＬＣ−ＶＣＯ１４０１ｃの入力端子間に接続される。ローパスフィルタ１４０２ｃは、ＬＣ−ＶＣＯ１４０１ｃの出力端子及びＬＣ−ＶＣＯ１４０１ｄの入力端子間に接続される。ローパスフィルタ１４０２ｄは、ＬＣ−ＶＣＯ１４０１ｄの出力端子及びＬＣ−ＶＣＯ１４０１ａの入力端子間に接続される。【００８９】
電流源１４０３ａは、ＬＣ−ＶＣＯ１４０１ａ及び１４０１ｃの端子Ｖｔａｉｌ１とグランドとの間に接続される。電流源１４０４ａは、ＬＣ−ＶＣＯ１４０１ａ及び１４０１ｃの端子Ｖｔａｉｌ２とグランドとの間に接続される。電流源１４０３ｂは、ＬＣ−ＶＣＯ１４０１ｂ及び１４０１ｄの端子Ｖｔａｉｌ１とグランドとの間に接続される。電流源１４０４ｂは、ＬＣ−ＶＣＯ１４０１ｂ及び１４０１ｄの端子Ｖｔａｉｌ２とグランドとの間に接続される。電流源１４０３ａ及び１４０３ｂは、電流Ｉｒｅｆ１を流す。電流源１４０４ａ及び１４０４ｂは、電流Ｉｒｅｆ２を流す。【００９０】
ＬＣ−ＶＣＯ１４０１ａ及び１４０１ｃは、相互に直交関係を有する位相の差動信号を出力するので、電流源１４０３ａ及び１４０４ａを共有することができる。同様に、ＬＣ−ＶＣＯ１４０１ｂ及び１４０１ｄは、相互に直交関係を有する位相の差動信号を出力するので、電流源１４０３ｂ及び１４０４ｂを共有することができる。【００９１】
ＬＣ−ＶＣＯの場合も、リングオシレータ型ＶＣＯと同様に、ＬＣ−ＶＣＯの数だけマルチフェイズを作り出すことができる。ＬＣ−ＶＣＯを複数個（２個以上）並べた場合、リングオシレータ型ＶＣＯと同様に、位相シフト量が変わることになる。【００９２】
複数のＬＣ−ＶＣＯ（ＣＭＬ型差動アンプ）は結合される。その結合される各ＬＣ−ＶＣＯ（ＣＭＬ型差動アンプ）の出力信号は、１８０度をその結合されるＬＣ−ＶＣＯ（ＣＭＬ型差動アンプ）の数で割った位相差を有する。この場合でも、９０度の位相差関係を有するＬＣ−ＶＣＯが電流源を共有するので、消費電流を半分にすることができる。【００９３】
以上のように、第１〜第８の実施形態によれば、複数のリング素子又は複数のＬＣ−ＶＣＯに対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の電流源のみが接続される。直交関係にある位相を有するＣＭＬ型のリングオシレータ型ＶＣＯ又はＬＣ−ＶＣＯにおいて、直交関係にある差動アンプがテール電流源を共有することにより、消費電流を半分にすることができる。テール電流源を共有しても、共有しないときと同じ発振条件及び発振周波数が保たれる。すなわち、共有しないときと同じ発振条件で、ＶＣＯは所望の電圧−周波数特性を取得でき、消費電流のみを半分にすることができる。【００９４】
上記実施形態は、バイポーラ又はＣＭＯＳテクノロジにおける高速Ｉ／Ｏ回路及びＲＦのミキサの源信となるＶＣＯに適用可能である。【００９５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００９６】
相互に直交関係にある位相の信号を出力する第１及び第２の発振ユニットは、それぞれ電流を消費する時間が異なる。電流源は必要な電流のみを流すので、消費電流を小さくすることができる。

【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【手続補正書】
【提出日】平成20年7月10日(2008.7.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
相互に直交関係にある位相の信号を出力する第１及び第２の発振ユニットを有し、
前記第１及び第２の発振ユニットに対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の電流源のみが接続されることを特徴とする発振器。
【請求項２】
前記電流源は、前記第１及び第２の発振ユニットに対して共通に接続され、
前記第１及び第２の発振ユニットは、それぞれ抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、リング接続されるリング発振器を構成することを特徴とする請求項１記載の発振器。
【請求項３】
前記電流源及び前記抵抗は、制御電圧に応じて可変であることを特徴とする請求項２記載の発振器。
【請求項４】
前記抵抗は、電源電圧に接続され、
前記電流源は、前記ＣＭＬ型差動アンプ及びグランド間に接続されるＮチャネル電界効果トランジスタを用いていることを特徴とする請求項２記載の発振器。
【請求項５】
前記抵抗は、グランドに接続され、
前記電流源は、前記ＣＭＬ型差動アンプ及び電源電圧間に接続されるＰチャネル電界効果トランジスタを用いていることを特徴とする請求項２記載の発振器。
【請求項６】
前記電流源は、前記ＣＭＬ型差動アンプ及び電源電圧間に接続される第１の電流源と、前記ＣＭＬ型差動アンプ及びグランド間に接続される第２の電流源とを有することを特徴とする請求項２記載の発振器。
【請求項７】
前記リング接続される各ＣＭＬ型差動アンプの出力信号は、１８０度を前記リング接続されるＣＭＬ型差動アンプの数で割った位相差を有することを特徴とする請求項２記載の発振器。
【請求項８】
前記電流源は２個であり、
前記２個の電流源は、それぞれ前記第１及び第２の発振ユニットに対して交互に接続され、
前記第１及び第２の発振ユニットは、それぞれ抵抗及び容量のディレイ素子を含むＣＭＬ型差動アンプを有し、リング接続されるリング発振器を構成することを特徴とする請求項１記載の発振器。
【請求項９】
インダクタ及び容量の共振回路と入力差動対トランジスタを含むＣＭＬ型差動アンプと負性抵抗とを有し、相互に直交関係にある位相の信号を出力する第１及び第２の発振ユニットと、
前記第１及び第２の発振ユニットの負性抵抗に対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の第１の電流源のみが接続され、
前記第１及び第２の発振ユニットの入力差動対トランジスタに対して同時に複数の電流源が接続されることはなく、いずれの時点であっても１個の第２の電流源のみが接続されることを特徴とする発振器。
【請求項１０】
前記第１の電流源は、前記第１及び第２の発振ユニットの負性抵抗に対して共通に接続され、
前記第２の電流源は、前記第１及び第２の発振ユニットの入力差動対トランジスタに対して共通に接続されることを特徴とする請求項９記載の発振器。
【国際調査報告】
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