【手続補正書】
【提出日】平成19年8月10日(2007.8.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成されるゲート電極と、
前記ゲート電極上に形成されるゲート絶縁層と、
前記ゲート絶縁層上に対向形成されるソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極間に形成される半導体層とを有する電界効果型トランジスタ構造の素子であって、
前記ソース電極およびドレイン電極の形成領域以外のゲート絶縁層または基板の臨界表面張力は、該ソース電極およびドレイン電極の形成領域における臨界表面張力よりも小さい表面エネルギーであることを特徴とする電界効果型トランジスタ構造の素子。
【請求項２】
前記ソース電極およびドレイン電極の形成領域以外のゲート絶縁層または基板の臨界表面張力に比べて、１０ｍＮ／ｍ以上臨界表面張力が大きいソース電極およびドレイン電極が形成されていることを特徴とする請求項１に記載の電界効果型トランジスタ構造の素子。
【請求項３】
前記ソース電極およびドレイン電極に挟持された低表面エネルギーのゲート絶縁層または基板の間隔が、該ソース電極およびドレイン電極の各幅よりも小さくなるように各電極が形成されていることを特徴とする請求項１または２に記載の電界効果型トランジスタ構造の素子。
【請求項４】
前記ソース電極およびドレイン電極に挟持されたゲート絶縁層または基板の臨界表面張力が、該各電極に挟持されていないゲート絶縁層または基板の臨界表面張力の値よりも大きいことを特徴とする請求項１〜３のいずれかに記載の電界効果型トランジスタ構造の素子。
【請求項５】
前記ゲート絶縁層は、エネルギーの付加によって臨界表面張力が変化する材料からなることを特徴とする請求項１〜４のいずれかに記載の電界効果型トランジスタ構造の素子。
【請求項６】
前記ゲート絶縁層は、少なくとも第一の材料と第二の材料とからなり、該第一の材料は第二の材料と比較してエネルギーの付加によって臨界表面張力が大きく変化する材料であり、該第二の材料は第一の材料とは別の性能を補完する機能を有する材料であり、
かつ、前記第一の材料と第二の材料はゲート絶縁層厚方向に濃度分布を有し、最表層部における第一の材料の濃度が第二の材料の濃度よりも高いことを特徴とする請求項１〜５のいずれかに記載の電界効果型トランジスタ構造の素子。
【請求項７】
前記第二の材料は、第一の材料と比較して電気絶縁性の高い材料であることを特徴とする請求項６に記載の電界効果型トランジスタ構造の素子。
【請求項８】
前記第二の材料は、第一の材料と比較して高比誘電率の材料であることを特徴とする請求項６に記載の電界効果型トランジスタ構造の素子。
【請求項９】
請求項１〜８のいずれかに記載の電界効果型トランジスタ構造の素子が絶縁性基板上に複数形成されたことを特徴とする電子素子アレイ。
【請求項１０】
請求項９に記載の電子素子アレイを備えたことを特徴とする表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】電界効果型トランジスタ構造の素子、電子アレイ、表示装置
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
すなわち、本発明は、基板上に形成されるゲート電極と、前記ゲート電極上に形成されるゲート絶縁層と、前記ゲート絶縁層上に対向形成されるソース電極及びドレイン電極と、前記ソース電極及びドレイン電極間に形成される半導体層とを有する電界効果方トランジスタ構造の素子であって、
前記ソース電極およびドレイン電極の形成領域以外のゲート絶縁層または基板の臨界表面張力は、該ソース電極およびドレイン電極の形成領域における臨界表面張力よりも小さい表面エネルギーであることを特徴とする電界効果型トランジスタ構造の素子である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
ここで、上記電界効果型トランジスタ構造の素子において、前記ソース電極およびドレイン電極の形成領域以外のゲート絶縁層または基板の臨界表面張力に比べて、１０ｍＮ／ｍ以上臨界表面張力が大きいソース電極およびドレイン電極が形成されていることが好適である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、上記いずれかの電界効果型トランジスタ構造の素子において、前記ソース電極およびドレイン電極に挟持された低表面エネルギーのゲート絶縁層または基板の間隔が、該ソース電極およびドレイン電極の各幅よりも小さくなるように各電極が形成されていることが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
さらに、上記いずれかの電界効果型トランジスタ構造の素子において、前記ソース電極およびドレイン電極に挟持されたゲート絶縁層または基板の臨界表面張力が、該各電極に挟持されていないゲート絶縁層または基板の臨界表面張力の値よりも大きいことが望ましい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
そして、上記いずれかの電界効果型トランジスタ構造の素子において、前記ゲート絶縁層は、エネルギーの付加によって臨界表面張力が変化する材料からなることが好ましい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、上記いずれかの電界効果型トランジスタ構造の素子において、前記ゲート絶縁層は、少なくとも第一の材料と第二の材料とからなり、該第一の材料は第二の材料と比較してエネルギーの付加によって臨界表面張力が大きく変化する材料であり、該第二の材料は第一の材料とは別の性能を補完する機能を有する材料であり、
かつ、前記第一の材料と第二の材料はゲート絶縁層厚方向に濃度分布を有し、最表層部における第一の材料の濃度が第二の材料の濃度よりも高いことが望ましい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
上記電界効果型トランジスタ構造の素子において、前記第二の材料は、第一の材料と比較して電気絶縁性の高い材料であることが好ましい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上記電界効果型トランジスタ構造の素子において、前記第二の材料は、第一の材料と比較して高比誘電率の材料であることが好ましい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
そして、本発明は、前記いずれかの電界効果型トランジスタ構造の素子が絶縁性基板上に複数形成されたことを特徴とする電子素子アレイに係るものである。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また、本発明は、上記記載の電子素子アレイを備えたことを特徴とする表示装置係るものである。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
前述のように本発明は、電界効果型トランジスタ構造の素子に関し、基板上に形成されるゲート電極と、前記ゲート電極上に形成されるゲート絶縁層と、前記ゲート絶縁層上に対向形成されるソース電極及びドレイン電極と、前記ソース電極及びドレイン電極間に形成される半導体層とを有する電界効果型トランジスタ構造の素子であって、前記ソース電極およびドレイン電極の形成領域以外のゲート絶縁層または基板の臨界表面張力は、該ソース電極およびドレイン電極の形成領域における臨界表面張力よりも小さい表面エネルギーであることを特徴とする。また、本発明によれば、電界効果型トランジスタ（ＦＥＴ）構造を有する素子における半導体層のパターン形成方法が提供でき、該形成方法は、基板上に適宜の間隔で対向形成されたソース電極およびドレイン電極間に半導体材料を含有する溶液を付与してパターン化された半導体層を形成する工程を有する。その際、ソース電極およびドレイン電極は、ゲート絶縁層を介して形成されるか、または基板上に直接形成され、さらに、該ソース電極およびドレイン電極形成領域以外のゲート絶縁層または基板の各臨界表面張力は、該ソース電極およびドレイン電極の形成領域における各臨界表面張力よりも小さい低表面エネルギーに制御されることを特徴とするものである。
なお、本発明における臨界表面張力の大小、すなわち表面エネルギーの高低は相対的なものであり、後述のようにその差が１０ｍＮ／ｍ以上であることが好適である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
以上の工程により、基板上に３２×３２個（素子間ピッチ５００μｍ）のＴＦＴ素子を有する電子素子アレイを作製した。ＴＦＴの平均的な特性は移動度が３．５×１０-3ｃｍ2／Ｖｓ、Ｏｎ／Ｏｆｆ比が２５００であった。
以上のように、本発明によれば、電界効果型トランジスタ（ＦＥＴ）構造を有する素子における半導体層のパターンの好適な形成方法が提供できることがわかる。