【誤訳訂正書】
【提出日】平成20年10月15日(2008.10.15)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】特許請求の範囲
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ディスク・ドライブ・インターフェースと；
前記ディスク・ドライブ・インターフェースからデータを少なくとも受信するように結合されたバッファ・メモリと；
第１プロセッサと；
ダイレクト・メモリ・アクセスを使用してロード可能であり、前記バッファ・メモリと前記第１プロセッサとに結合されたメモリ回路と；
を具備し、
前記メモリ回路の第１ポートを介しての第１転送中、前記バッファ・メモリと前記メモリ回路間でデータが転送されたときに、前記メモリ回路は先入れ先出しメモリとして作動するように形成されており、また前記メモリ回路の第２ポートを介しての第２転送中、前記第１プロセッサによってアクセスされたときに、前記メモリ回路がランダム・アクセス・メモリとして作動するように形成されているディスク・ドライブ・コントローラ。
【請求項２】
前記バッファ・メモリに結合されたファイバー・チャネル・インターフェースをさらに含み、データが前記バッファ・メモリと前記ファイバー・チャネル・インターフェースとの間で、メモリ回路を介して転送される請求項１に記載のディスク・ドライブ・コントローラ。
【請求項３】
前記バッファ・メモリと前記メモリ回路に結合された制御回路をさらに含み、前記制御回路が前記バッファ・メモリからのファイバーチャネル制御ブロックを前記メモリ回路に転送するように形成されている請求項１または２に記載のディスク・ドライブ・コントローラ。
【請求項４】
前記メモリ回路は、ファイバー・チャネルが伝送するフレームを記憶する
請求項３に記載のディスク・ドライブ・コントローラ。
【請求項５】
前記メモリ回路がファイバー・チャネル制御ブロックと関連するエラー検出コードを保持するような大きさに作成されている請求項１から４のいずれかに記載のディスク・ドライブ・コントローラ。
【請求項６】
前記メモリ回路が少なくとも４個のポートを有している請求項１から５のいずれかに記載のディスク・ドライブ・コントローラ。
【請求項７】
前記メモリ回路がレジスタ・アクセス・インターフェースとダイレクト・アクセス・インターフェースを有している請求項１から６のいずれかに記載のディスク・ドライブ・コントローラ。
【請求項８】
バッファ・メモリからメモリ回路に転送されるデータのために巡回冗長コード（ＣＲＣ）をチェックするエラー検出モジュールをさらに含む請求項１から７のいずれかに記載のディスク・ドライブ・コントローラ。
【請求項９】
前記メモリ回路が、前記プロセッサによってロード可能、かつ、読取可能な書込ポインターをさらに含む請求項１から８のいずれかに記載のディスク・ドライブ・コントローラ。
【請求項１０】
バッファ・メモリ・アドレス・レジスタをさらに含む請求項１から９のいずれかに記載のディスク・ドライブ・コントローラ。
【請求項１１】
前記メモリ回路が少なくともプロセッサ・プログラム・コードを受信するように形成されている請求項１から１０のいずれかに記載のディスク・ドライブ・コントローラ。
【請求項１２】
前記メモリ回路がフェッチ・アドレス・レジスタをさらに含む請求項１から１１のいずれかに記載のディスク・ドライブ・コントローラ。
【請求項１３】
コンピュータを大容量記憶デバイスにインターフェースする大容量記憶デバイス・コントローラであって、
大容量記憶バッファ・メモリ・インターフェースと；
プロセッサと；
第１ポートを使用して先入れ先出し法で前記大容量記憶バッファ・メモリ・インターフェースからデータを受信するように結合されるべく形成されたダイレクト・メモリ・アクセス転送を使用してロード可能な第１メモリ回路と；
を具備し、
前記メモリ回路が第２ポートを使用してランダム・アクセス・メモリとして前記プロセッサによってアクセス可能である大容量記憶デバイス・コントローラ。
【請求項１４】
前記第１メモリ回路に結合された第２メモリ回路であって、ランダム・アクセス・メモリとして形成されている第２メモリ回路と；
前記第２メモリ回路に結合されたファイバー・チャネル・インターフェースであって、前記第２メモリ回路が前記ファイバー・チャネル・インターフェースからファイバー・チャネル制御ブロックを受信するように形成されているファイバー・チャネル・インターフェースと；
前記プロセッサ、前記第１メモリ回路、および前記第２メモリ回路に結合されたステート・マシンであって、前記プロセッサから命令を受信し、これに応答して、前記第２メモリ回路と前記第１メモリ回路間に前記ファイバー・チャネル制御ブロックを転送するように形成されているステート・マシンと；
をさらに含む請求項１３に記載の大容量記憶デバイス・コントローラ。
【請求項１５】
前記第２メモリ回路は、ファイバー・チャネルを伝送するフレームを記憶する
請求項１４に記載の大容量記憶デバイス・コントローラ。
【請求項１６】
大容量記憶デバイスをＩ／Ｏバスを介してコンピュータにインターフェースするための大容量記憶デバイス・コントローラであって、
前記大容量記憶デバイスからデータを受信し、また前記Ｉ／Ｏバスからデータを受信するように形成されたバッファ・メモリと；
プロセッサと；
前記バッファ・メモリと前記プロセッサに結合されたメモリ回路であって、前記メモリ回路と前記バッファ・メモリ間のデータの少なくとも第１転送中、先入れ先出しメモリとして動作するように形成され、また前記メモリ回路と前記プロセッサ間のデータの少なくとも第１転送中、ランダム・アクセス・メモリとして動作するように形成されたメモリ回路と；
を具備する大容量記憶デバイス・コントローラ。
【請求項１７】
メモリ回路がフルのときに、前記転送の少なくとも一つが休止する請求項１６に記載の大容量記憶デバイス・コントローラ。
【請求項１８】
前記メモリ回路がデータを前記バッファ・メモリにバースト転送するように形成されている請求項１６または１７に記載の大容量記憶デバイス・コントローラ。
【請求項１９】
前記メモリ回路がオーバーフロー状態になるまで、前記メモリ回路にはデータが転送され、一方でデータが前記メモリ回路から前記バッファ・メモリにデータがバースト転送される請求項１６から１８のいずれかに記載の大容量記憶デバイス・コントローラ。
【請求項２０】
前記メモリ回路が複数のディスク・ドライブ・コントローラ・レジスタ・ファイルに結合されている請求項１６から１９のいずれかに記載の大容量記憶デバイス・コントローラ。
【請求項２１】
前記メモリ回路が、転送サイズを前記メモリ回路のサイズよりも大きく指定する転送命令を受容するように形成されている請求項１６から２０のいずれかに記載の大容量記憶デバイス・コントローラ。
【請求項２２】
ファイバー・チャネル・インターフェースにより、前記コンピュータにインターフェースする請求項１６から２１のいずれかに記載の大容量記憶デバイス・コントローラ。
【請求項２３】
前記プロセッサ、前記バッファ・メモリおよび前記メモリ回路に結合されたステート・マシンをさらに含み、前記ステート・マシンがファイバー・チャネル制御ブロックを前記バッファ・メモリから前記メモリ回路に転送するとともに、エラー検出コードをチェックする請求項１６から２２のいずれかに記載の大容量記憶デバイス・コントローラ。
【請求項２４】
前記大容量記憶デバイスが磁気ディスク・ドライブである請求項１６から２３のいずれかに記載の大容量記憶デバイス・コントローラ。
【請求項２５】
ホスト・コンピュータと；
前記ホスト・コンピュータに結合されたバスと；
大容量記憶デバイスと；
前記バスと前記大容量記憶デバイスに結合されたコントローラと；
からなり、
前記コントローラが：
前記大容量記憶デバイスからデータを受信するとともに、前記バスからデータを受信するように形成された第１メモリ回路と；
プロセッサと；
前記第１メモリ回路と前記プロセッサに結合された第２メモリ回路と
を具備し、
前記第２メモリ回路は、該第２メモリ回路と前記第１メモリ回路間でデータの少なくとも第１転送中に先入れ先出しメモリとして動作するように形成され、また該第２メモリ回路と前記プロセッサ間でデータの少なくとも第１転送中にランダム・アクセス・メモリとして動作するように形成された
大容量記憶デバイスを制御するシステム。
【請求項２６】
プロセッサと同時に第２メモリ回路にアクセスできる、第２メモリ回路に結合されたマイクロコントローラをさらに含む請求項２５に記載のシステム。
【請求項２７】
大容量記憶デバイスをＩ／Ｏバスを介してコンピュータにインターフェースするための大容量記憶デバイス・コントローラであって、
前記大容量記憶デバイスからのデータを受信し、また前記Ｉ／Ｏバスからのデータを受信するデータ受信手段と；
前記大容量記憶デバイス・コントローラを管理する管理手段と；
前記データ受信手段と前記管理手段に結合されデータを記憶するデータ記憶手段と；
からなり、
前記データ記憶手段が、該データ記憶手段と前記データ受信手段間でデータの少なくとも第１転送中に先入れ先出しメモリとして動作するように形成され、また該データ記憶手段と前記管理手段間でデータの少なくとも第１転送中にランダム・アクセス・メモリとして動作するように形成される大容量記憶デバイス・コントローラ。