(57)【要約】  プラグ（３５）が埋め込まれた絶縁膜（３１）上に第１の構成物と第２の構成物とからなる第２構成物放出領域（４５）とカルコゲナイドからなる固体電解質領域（４６）と上部電極領域（４７）が順に形成されている。第１の構成物と第２の構成物からなる第２構成物放出領域（４５）は、ドーム状の電極部分（４３）と、電極部分（４３）の周囲を埋める絶縁膜（４４）とからなり、プラグ（３４）上に少なくとも１つの電極部分（４３）が存在している。電極部分（４３）は、酸化タンタルのような電界が印加されても安定な第１の構成物からなる第１の部分と、銅または銀のような電界の印加により固体電解質領域（４２）中へ拡散して移動しやすい第２の構成物からなる第２の部分とからなる。電極部分（４３）から供給された第２の構成物が固体電解質領域（４６）中を移動することにより情報が記憶される。
2007091326.tif 000002
【特許請求の範囲】
【請求項１】
第１の構成物と第２の構成物とからなる第２構成物放出セルと、
前記第２構成物放出セルに近接した固体電解質領域と、
を有し、
前記第２構成物放出セルから供給された前記第２の構成物が前記固体電解質領域中を移動して物理特性が変化することにより情報を記憶することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の構成物は、金属または半導体と、酸素、硫黄、セレン、テルル、窒素、炭素よりなる群のうちの少なくとも１元素との化合物であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１の構成物の主成分は、酸化タンタルであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２の構成物は、金属または半金属元素であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２の構成物は、銅または銀であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２構成物放出セルは、前記第１の構成物により形成された第１の部分と、前記第２の構成物により形成された第２の部分とからなることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２構成物放出セルでは、前記第１の部分の隙間に前記第２の部分が存在していることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第２の部分で前記第２の構成物が金属の状態で存在していることを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第１の構成物の金属または半導体の酸素、硫黄、セレン、テルル、窒素、炭素よりなる群のうちの少なくとも１元素との結合力は、前記第２の構成物の酸素・硫黄、セレン、テルル、窒素、炭素よりなる群のうちの少なくとも１元素との結合力よりも大きいことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１の構成物の融点は、前記第２の構成物の融点よりも高いことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第２構成物放出セルにおける前記第２の構成物の比率は、３０原子％以上で７０原子％以下であることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記固体電解質領域は、カルコゲナイドまたは酸化物または有機物を主成分とすることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記固体電解質領域は、カルコゲナイドからなり、
前記カルコゲナイドは、タンタル、モリブデンおよびチタンよりなる群から選択された少なくとも１元素と、カルコゲン元素とにより構成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記カルコゲン元素は、硫黄であることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記固体電解質領域は、酸化物からなり、
前記酸化物は、タングステンおよびタンタルからなる群から選択された少なくとも１元素と酸素元素とにより構成されていることを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
前記固体電解質領域に近接した第２電極を更に有することを特徴とする半導体装置。
【請求項１７】
請求項１記載の半導体装置において、
前記第２構成物放出セルの前記固体電解質領域と対向する側とは逆側に電気的に接続された導電体部を更に有し、
前記導電体部の前記第２構成物放出セルに接続される側の面の面積よりも、前記第２構成物放出セルと前記固体電解質領域との接触面積が小さいことを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記導電体部は導電性プラグであることを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
前記第２構成物放出セルはドーム状の形状を有していることを特徴とする半導体装置。
【請求項２０】
請求項１記載の半導体装置において、
前記固体電解質領域が、平坦な第１領域と、前記第１領域の周囲で第１領域に対して傾斜した第２領域を有し、
前記第１領域で前記固体電解質領域と前記第２構成物放出セルとが接触していることを特徴とする半導体装置。
【請求項２１】
第２構成物放出セルと、前記第２構成物放出セルに近接した固体電解質領域とを有し、前記第２構成物放出セルから供給された元素が前記固体電解質領域中を移動することにより情報を記憶する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に、前記第２構成物放出セル形成用の第１材料膜を形成する工程、
（ｃ）そのうちの少なくとも１つが前記第２構成物放出セルとなる複数の部分に、前記第１材料膜を分割する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上に前記第２構成物放出セルを覆うように第１絶縁膜を形成する工程、
（ｅ）前記第２構成物放出セル上の前記第１絶縁膜を除去し、前記第２構成物放出セルの周囲に前記第１絶縁膜を残す工程、
（ｆ）前記（ｅ）工程後、前記第２構成物放出セルおよび前記第１絶縁膜に近接した前記固体電解質領域を形成する工程、
を有することを特徴とする半導体装置。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記第１材料膜に近接した第２材料膜を形成する工程、
を更に有し、
前記（ｃ）工程では、
前記第２材料膜をマスクとして作用させたエッチングにより、前記第１材料膜を前記複数の部分に分割することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第２材料膜がなくなるまで前記エッチングを行うことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｂ１）工程後で形成される前記第２材料膜の膜厚は、前記（ｂ）工程で形成される前記第１材料膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３記載の半導体装置の製造方法において、
前記第２材料膜はチタン膜であることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２２記載の半導体装置の製造方法において、
前記（ｃ）工程で行われる前記エッチングは、スパッタエッチングであることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２１記載の半導体装置の製造方法において、
前記第２構成物放出セルが第１の構成物と第２の構成物とからなり、
前記元素が前記第２の構成物を構成する元素であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性の記憶素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
極性メモリ（ｐｏｌａｒｉｚｅｄ  ｍｅｍｏｒｙ）あるいは固体電解質メモリと呼ばれる不揮発性メモリが知られている（たとえば、非特許文献１および非特許文献２参照）。これは、記憶素子に印加される電圧の方向に応じて、記憶素子の抵抗が変化することにより記憶情報が書き込まれるメモリである。このメモリは、抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易である。記憶装置の構成は、書き換え電圧の極性以外は相変化メモリと同じである。【０００３】
相変化メモリについては、例えば米国特許第５，８８３，８２７号明細書（特許文献１）などに記載されている。【０００４】
上記米国特許第５，８８３，８２７号明細書（特許文献１）のＦｉｇ．１２の相変化メモリの構成によれば、当該相変化メモリは、メモリアレイとロウ（行）デコーダＸＤＥＣ、ビット（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続された記憶素子Ｒと選択トランジスタＱＭが、ビット線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、ビット選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するビット選択スイッチＱＡｒにそれぞれ接続される。【０００５】
このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにビットデコーダＹＤＥＣで選択されたビット選択線に対応するビット選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通ビット線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。
【特許文献１】米国特許第５，８８３，８２７号明細書
【非特許文献１】ティー・サカモト（T. Sakamoto），エス・カエリヤマ（S. Kaeriyama），（エイチ・スナムラ（H. Sunamura），エム・ミズノ（M. Mizuno），エイチ・カワウラ（H. Kawaura），ティー・ハセガワ（T. Hasegawa），ケイ・テラベ（K. Terabe），ティー・ナカヤマ（T. Nakayama），エム・アオノ（M. Aono），「アイ・トリプル・イー  インターナショナル  ソリッド−ステイト  サーキット  コンファレンス２００４（IEEE International Solid-State Circuits Conference(ISSCC)）2004）」，ダイジェスト（Digest），（米国），２００４年，ｐ．16.3
【非特許文献２】エム・エヌ・コジキ（M.N. Kozicki），シー・ゴパラン（C.Gopalan），エム・バラクリシュナン（M. Balakrishnan），エム・パーク（M. Park），エム・ミトコバ（M. Mitkova），「プロシーディング  ノン−ヴォラタイル  メモリ  テクノロジ  シンポジウム２００４（Proc. Non-Volatile Memory Technology Symposium(NVMTS)2004）」，（米国），２００４年，ｐ．１０〜１７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。【０００７】
金属を電極とし、カルコゲナイドを固体電解質として電極間に固体電解質を配置した金属−カルコゲナイド固体電解質メモリは、イオン移動がメモリメカニズムであって、Ａｇ，Ｃｕなどのプラスイオンの濃度が高い低抵抗の導電パスがカルコゲナイド層あるいは酸化物層中に形成される。電極間の電圧を制御することにより、金属の電極から固体電解質に拡散した金属イオンによる導電パスを制御して抵抗値を変化させることができ、不揮発メモリ性がある。しかしながら、メモリの書き換えを繰り返すと、金属の電極から金属イオンが固体電解質に拡散して電極の形状が変化してしまい、書き換え特性が安定せず、抵抗が書き換え毎に変動する可能性がある。また、メモリの書き換えを繰り返すと、電極からの拡散で固体電解質中のＡｇ，Ｃｕなどの濃度が高くなりすぎ、ＯＮとＯＦＦの中間の抵抗で変化しなくなる可能性がある。これらは、情報の記憶が可能な半導体装置の性能を低下させる。【０００８】
本発明の目的は、情報の記憶が可能な半導体装置の性能を向上させることができる技術を提供することにある。【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１１】
本発明の半導体装置は、第１の構成物と第２の構成物とからなる第２構成物放出セルと、前記第２構成物放出セルに近接した固体電解質領域とを有し、前記第２構成物放出セルから供給された前記第２の構成物が前記固体電解質領域中を移動して物理特性が変化することにより情報を記憶するものである。【００１２】
また、本発明の半導体装置の製造方法は、第２構成物放出セルと、前記第２構成物放出セルに近接した固体電解質領域とを有し、前記第２構成物放出セルから供給された元素が前記固体電解質領域中を移動することにより物理特性が変化して情報を記憶する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板上に、前記第２構成物放出セル形成用の第１材料膜を形成する工程、（ｃ）そのうちの少なくとも１つが前記第２構成物放出セルとなる複数の部分に、前記第１材料膜を分割する工程、（ｄ）前記（ｃ）工程後、前記半導体基板上に前記第２構成物放出セルを覆うように第１絶縁領域を形成する工程、（ｅ）前記第２構成物放出セルに近接した前記第１絶縁領域を除去し、前記第２構成物放出セルの周囲に前記第１絶縁領域を残す工程、（ｆ）前記（ｅ）工程後、前記第２構成物放出セルおよび前記第１絶縁領域上に前記固体電解質領域を形成する工程を有するものである。【００１３】
上記の物理特性が変化するとは、例えば上記構成を両側から挟んだ電極間の電気抵抗が変化すること、電気容量が変化することなどを示す。電気抵抗が変化するのがより好ましい。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００１５】
情報の記憶が可能な半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態の半導体装置のメモリ領域のメモリアレイの構造の例を示す回路図である。
【図２】図１のアレイ構成に対応する平面レイアウトを示す平面図である。
【図３】本発明の一実施の形態の半導体装置の要部断面図である。
【図４】図３の半導体装置の抵抗素子近傍領域の要部断面図である。
【図５】図４の抵抗素子の要部断面図である。
【図６】固体電解質領域の状態と抵抗素子の抵抗値の関係を示す表である。
【図７】本発明の他の実施の形態の半導体装置の抵抗素子近傍領域の要部断面図である。
【図８】メモリアレイの読み出し動作タイミングを示す説明図である。
【図９】メモリアレイの書き込み動作タイミングを示す説明図である。
【図１０】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】第１の構成物と第２の構成物からなる第２構成物放出層の形成工程中の要部断面図である。
【図２０】図１９に続く第１の構成物と第２の構成物からなる第２構成物放出層の形成工程中の要部断面図である。
【図２１】図２０に続く第１の構成物と第２の構成物からなる第２構成物放出層の形成工程中の要部断面図である。
【図２２】図２１に続く第１の構成物と第２の構成物からなる第２構成物放出層の形成工程中の要部断面図である。
【図２３】図２２に続く第１の構成物と第２の構成物からなる第２構成物放出層の形成工程中の要部断面図である。
【図２４】図２３に続く第１の構成物と第２の構成物からなる第２構成物放出層の形成工程中の要部断面図である。
【図２５】図２４に続く第１の構成物と第２の構成物からなる第２構成物放出層の形成工程中の要部断面図である。
【図２６】本発明の他の実施の形態の半導体装置の要部断面図である。
【図２７】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】本発明の他の実施の形態の半導体装置の要部断面図である。
【図３４】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中における要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中における要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中における要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中における要部断面図である。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。【００２０】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。【００２１】
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子）を有する半導体装置であり、不揮発性メモリのメモリセルアレイが形成されたメモリ領域を有している。【００２２】
このメモリ領域のメモリアレイの構造の例を、図１の回路図を参照して説明する。【００２３】
図１に示されるメモリアレイの構造は、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチップ、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。また、メモリセルが共通のソース線ＣＳＬにそれぞれ接続されており、この共通ソース線ＣＳＬが電源電圧ＶＤＤと接地電圧ＶＳＳの中間電圧に固定されていることに特徴がある。図１では、図面が煩雑になるのを防ぐため、ＷＬ１ないしＷＬ４のワード線４本、ＢＬ１ないしＢＬ４のビット線４本の、アレイの一部を示すに留めている。ＭＣ１１ないしＭＣ１４は、ＷＬ１に接続された４つのメモリセルを示す。同様に、ＭＣ２１ないしＭＣ２４、ＭＣ３１ないしＭＣ３４、ＭＣ４１ないしＭＣ４４は、それぞれ、ＷＬ２からＷＬ４に接続されたメモリセルを表す。ＢＬ１は、ＭＣ１１ないしＭＣ４１のメモリセルが接続されたビット線である。同様に、ＭＣ１２ないしＭＣ４２、ＭＣ１３ないしＭＣ４３、ＭＣ１４ないしＭＣ４４のメモリセルは、それぞれ、ビット線ＢＬ２、ＢＬ３およびＢＬ４に接続される。【００２４】
各メモリセルは、１個のＭＩＳＦＥＴ（後述するＭＩＳＦＥＴＱＭ１，ＱＭ２の一方に対応）と、それに直列に接続された記憶素子（メモリ材料）ＭＲ（後述する固体電解質領域４６または固体電解質領域４６を含む抵抗素子４８に対応）が、ビット線ＢＬ１ないしＢＬ４と共通ソース線ＣＳＬとの間に挿入された構成である。共通ソース線ＣＳＬは、電源電圧ＶＤＤと接地電圧ＶＳＳの中間電圧（例えば、図１ではＶＤＤ／２）に固定されている。それぞれのワード線（ＷＬ１〜ＷＬ４）は、各メモリセルを構成するＭＩＳＦＥＴのゲート電極に接続されている。それぞれのビット線（ＢＬ１〜ＢＬ４）は、各メモリセルを構成する記憶素子（メモリ材料）ＭＲに接続されている。ワード線ＷＬ１〜ＷＬ４を駆動するのは、それぞれ、ワードドライバーＷＤ１〜ＷＤ４である。どのワードドライバーＷＤ１〜ＷＤ４を選択するかは、Ｘアドレスデコーダ（ロウデコーダ）ＸＤＥＣからの信号で決まる。【００２５】
ワードドライバーＷＤ１〜ＷＤ４の各々は、一つのｐチャネル型ＭＩＳＦＥＴ（以下ｐＭＩＳＦＥＴと呼ぶ）と一つのｎチャネル型ＭＩＳＦＥＴ（以下ｎＭＩＳＦＥＴと呼ぶ）とで構成された公知のインバータ回路と同じ回路構成である。各ワードドライバーＷＤ１〜ＷＤ４を構成するｐＭＩＳＦＥＴのソースには昇圧電圧ＶＤＨ（詳しくは後述するが、例えば、少なくともｎＭＩＳＦＥＴのしきい電圧だけ電源電圧ＶＤＤより高い電圧）が供給され、ｎＭＩＳＦＥＴのソースは接地される。ＱＣ１はビット線ＢＬ１を共通ソース線ＣＳＬと同じ電圧（ここでは、ＶＤＤ／２）に駆動するためのｎＭＩＳＦＥＴであり、プリチャージイネーブル信号ＰＣで制御される。同様に、ＱＣ２ないしＱＣ４は、ビット線ＢＬ２ないしＢＬ４をプリチャージするためのｎＭＩＳＦＥＴである。ＱＤ１は、ビット線ＢＬ１をセンスアンプＳＡもしくは書換回路ＰＲＧＣＡに接続するためのｎＭＩＳＦＥＴである。同様に、ＱＤ２ないしＱＤ４は、それぞれ、ビット線ＢＬ２ないしＢＬ４をセンスアンプＳＡもしくは書換回路ＰＲＧＣＡに接続するためのｎＭＩＳＦＥＴである。各トランジスタ（ＱＤ１〜ＱＤ４）は、アドレス入力にしたがって、ビットデコーダＹＤＥＣ１またはビットデコーダＹＤＥＣ２を介して選択される。この例では、ビットデコーダＹＤＥＣ１とＹビットデコーダＤＥＣ２はビット線２本おきに、選択するビット線を交互に受け持つ。読み出しによる出力は、センスアンプＳＡで検出される。また、書き込みデータは、書換回路ＰＲＧＣＡによって入力される。なお、ゲート電極に昇圧電圧ＶＤＨが印加されるトランジスタＱＣ１〜ＱＣ４、ＱＤ１〜ＱＤ４、メモリセルＭＣ１１〜ＭＣ４４内における選択トランジスタは、耐圧を考慮して、ゲート酸化膜厚が周辺トランジスタよりも比較的厚く形成されている。【００２６】
図２に、図１のアレイ構成に対応する平面レイアウト（平面図）を示す。【００２７】
図２で、ＦＬは活性領域、Ｍ１は第一の金属層（後述する配線２７に対応）、Ｍ２は第二の金属層（後述する配線６２に対応）、ゲート電極パターンＦＧはシリコン基板上に形成されたトランジスタのゲート電極として用いられる層（後述するゲート電極６ａ，６ｂ，６ｃなどを構成する導体膜パターンに対応）、ＦＣＴは、ＦＬ上面とＭ１下面とを結ぶコンタクトホール（後述するコンタクトホール２２に対応）、Ｒ（後述する抵抗素子４８に対応）は記憶素子（後述する固体電解質領域４６に対応）とその上部電極層（後述する上部電極層４７に対応）との積層膜、ＳＣＴはＭ１上面とＲの下面とを結ぶコンタクトホール（後述するスルーホール３４に対応）、ＴＣＴはＭ１上面とＭ２下面とを結ぶコンタクトホール（後述するスルーホール５５に対応）である。【００２８】
Ｒは、同一ビット線に接続されるメモリセルの間で、ＴＣＴを介してＭ２に引き上げられる。このＭ２がそれぞれのビット線として用いられる。ワード線ＷＬ１ないしＷＬ４はＦＧで形成してある。ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いる。メモリセルＭＣ１１を構成する１個のＭＩＳＦＥＴが、ＱＭ１である。ＭＣ２１を構成するＭＩＳＦＥＴＱＭ２は、ＱＭ１とソース領域を共有している。図２に示されるように、他のセルを構成するＭＩＳＦＥＴも、これに倣う。ビット線ＢＬ１ないしＢＬ４は、メモリアレイ外周に配置されたトランジスタ（ＭＩＳＦＥＴ）ＱＤ１ないしＱＤ４のソース側に接続される。ＱＤ１とＱＤ２のドレイン領域、およびＱＤ３とＱＤ４のドレイン領域は共通である。これらのトランジスタは、各ビット線のプリチャージを行う機能を持つ。同時に、ＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。図２ではｎチャネル型である。各ブロックを構成する回路素子は、特に制限されないが、典型的にはＣＭＩＳＦＥＴ（Complementary MISFET：相補型ＭＩＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、カルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。これらのパターンのパターニングには、周知の光リソグラフィとドライエッチングを用いることができる。これら製造工程については後でより詳細に説明する。【００２９】
また、図２では、Ｒ（記憶素子）がビット線方向にパターニングされたレイアウトの例が示されている。しかしながら、レイアウトはこの限りではなく、種々のレイアウトが可能である。例えば、Ｒの記憶素子（後述する固体電解質領域４６に対応）から見てビット線に対向する電極がＶＤＤ／２に固定されているので、ダイナミック・ランダム・アクセス・メモリなどのように一枚板状とすることも可能である。この場合、パターニング工程が簡略することができるので、製造コストを削減することができる。【００３０】
次に、本実施の形態の半導体装置の構造について、より詳細に説明する。【００３１】
図３は、本実施の形態の半導体装置の要部断面図である。図３においては、メモリ領域１Ａの断面（要部断面）と周辺回路領域（論理回路領域）１Ｂの断面（要部断面）とが示されている。メモリ領域１Ａは、本実施の形態の不揮発性メモリ（不揮発性記憶素子）のメモリセルが形成された領域の一部に対応する。周辺回路領域１Ｂは、半導体装置の周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される領域）に対応し、周辺回路を構成するＭＩＳＦＥＴ（周辺回路領域１Ｂに形成されるＭＩＳＦＥＴ）などによって、Ｘデコーダ回路、Ｙデコーダ回路、センスアンプ回路（メモリセルのセンスアンプ回路）、入出力回路、論理回路（ロジックの論理回路、ＣＰＵまたはＭＰＵなどの論理回路）などが形成される。なお、図３においては、理解を簡単にするために、メモリ領域１Ａの断面と周辺回路領域１Ｂとを隣接して示しているが、メモリ領域１Ａの断面と周辺回路領域１Ｂとの位置関係は必要に応じて変更することができる。【００３２】
図３に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１の主面に絶縁体からなる素子分離領域２が形成されており、この素子分離領域２で分離された活性領域にはｐ型ウエル３ａ，３ｂおよびｎ型ウエル４が形成されている。このうち、ｐ型ウエル３ａはメモリ領域１Ａに形成され、ｐ型ウエル３ｂおよびｎ型ウエル４は周辺回路領域１Ｂに形成されている。【００３３】
メモリ領域１Ａのｐ型ウエル３ａ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＭ１，ＱＭ２が形成されている。周辺回路領域１Ｂのｐ型ウエル３ｂ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＮが形成され、周辺回路領域１Ｂのｎ型ウエル４上にはｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＰが形成されている。【００３４】
メモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２は、メモリ領域１Ａのメモリセル選択用のＭＩＳＦＥＴ（トランジスタ）である。ＭＩＳＦＥＴＱＭ１，ＱＭ２は、ｐ型ウエル３ａの上部に互いに離間して形成されており、それぞれ、ｐ型ウエル３ａの表面のゲート絶縁膜５ａと、ゲート絶縁膜５ａに近接したゲート電極６ａとを有している。ゲート電極６ａの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォール（側壁絶縁膜、側壁スペーサ）８ａが形成されている。【００３５】
ｐ型ウエル３ａ内には、ＭＩＳＦＥＴＱＭ１のドレイン領域としての半導体領域（ｎ型半導体領域、ｎ型不純物拡散層）１０とＭＩＳＦＥＴＱＭ２のドレイン領域としての半導体領域（ｎ型半導体領域、ｎ型不純物拡散層）１１と、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域としての半導体領域（ｎ型半導体領域、ｎ型不純物拡散層）１２とが形成されている。各半導体領域１０，１１，１２は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ−型半導体領域７ａと、ｎ−型半導体領域７ａよりも不純物濃度が高いｎ＋型半導体領域９ａとにより形成されている。ｎ−型半導体領域７ａは、サイドウォール８ａの下のｐ型ウエル３ａに形成され、ｎ＋型半導体領域９ａは、ゲート電極６ａおよびサイドウォール８ａの外側のｐ型ウエル３ａに形成されており、ｎ＋型半導体領域９ａは、ｎ−型半導体領域７ａの分だけチャネル領域から離間する位置のｐ型ウエル３ａに形成されている。半導体領域１２は、同一の素子活性領域に形成された隣り合うＭＩＳＦＥＴＱＭ１，ＱＭ２に共有されて共通のソース領域となっている。なお、本実施の形態では、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域を共通とした場合について説明するが、他の形態としてドレイン領域を共通とすることもでき、この場合、半導体領域１２がドレイン領域となり、半導体領域１０，１１がソース領域となる。【００３６】
周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱＮもＭＩＳＦＥＴＱＭ１，ＱＭ２とほぼ同様の構成を有している。すなわち、ＭＩＳＦＥＴＱＮは、ｐ型ウエル３ｂの表面のゲート絶縁膜５ｂと、ゲート絶縁膜５ｂに近接したゲート電極６ｂとを有しており、ゲート電極６ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁絶縁膜、側壁スペーサ）８ｂが形成されている。サイドウォール８ｂの下のｐ型ウエル３ｂ内にはｎ−型半導体領域７ｂが形成され、ｎ−型半導体領域７ｂの外側にはｎ−型半導体領域７ｂよりも不純物濃度が高いｎ＋型半導体領域９ｂが形成されている。ｎ−型半導体領域７ｂおよびｎ＋型半導体領域９ｂにより、ＭＩＳＦＥＴＱＮのＬＤＤ構造を有するソース・ドレイン領域が形成される。【００３７】
周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱＰは、ｎ型ウエル４の表面のゲート絶縁膜５ｃと、ゲート絶縁膜５ｃに近接したゲート電極６ｃとを有しており、ゲート電極６ｃの側壁上には酸化シリコンなどからなるサイドウォール（側壁絶縁膜、側壁スペーサ）１８ｃが形成されている。サイドウォール８ｃの下のｎ型ウエル４内にはｐ−型半導体領域７ｃが形成され、ｐ−型半導体領域７ｃの外側にはｐ−型半導体領域７ｃよりも不純物濃度が高いｐ＋型半導体領域９ｃが形成されている。ｐ−型半導体領域７ｃおよびｐ＋型半導体領域９ｃにより、ＭＩＳＦＥＴＱＰのＬＤＤ構造を有するソース・ドレイン領域が形成される。【００３８】
ゲート電極６ａ，６ｂ，６ｃ、ｎ＋型半導体領域９ａ，９ｂおよびｐ＋型半導体領域９ｃの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）１５が形成されている。これにより、ｎ＋型半導体領域９ａ，９ｂおよびｐ＋型半導体領域９ｃなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。【００３９】
半導体基板１上には、ゲート電極６ａ，６ｂ、６ｃを覆うように絶縁膜（層間絶縁膜）２１が形成されている。絶縁膜２１は、例えば、酸化シリコン膜、あるいは窒化シリコン膜とそのに近接した酸化シリコン膜との積層膜などからなり、絶縁膜２１の上面は、メモリ領域１Ａと周辺回路領域１Ｂとでその高さがほぼ一致するように、平坦に形成されている。【００４０】
絶縁膜２１には、絶縁膜２１を貫通するコンタクトホール（開口部、接続孔）２２が形成されており、コンタクトホール２２内にはプラグ（コンタクト電極）２３が形成されている。プラグ２３は、コンタクトホール２２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜２３ａと、導電性バリア膜２３ａ上にコンタクトホール２２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）２３ｂとからなる。コンタクトホール２２およびプラグ２３は、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ上やゲート電極１６ａ，１６ｂ，１６ｃ上に形成されている。コンタクトホール２２の底部では、ｎ＋型半導体領域１９ａ，１９ｂ、ｐ＋型半導体領域１９ｃまたはゲート電極１６ａ，１６ｂ，１６ｃ（に近接した金属シリサイド層１５）が露出され、そこにプラグ２３が電気的に接続されている。【００４１】
プラグ２３が埋め込まれた絶縁膜２１上には、例えば酸化シリコン膜などからなる絶縁膜２４が形成されており、絶縁膜２４に形成された配線溝（開口部）内に第１層配線としての配線（第１配線層）２７が形成されている。配線２７は、配線溝の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜２６ａと、導電性バリア膜２６ａ上に配線溝内を埋め込むように形成されたタングステン膜などからなる主導体膜２６ｂとにより形成されている。配線２７は、プラグ２３を介して、ｎ＋型半導体領域９ａ，９ｂ、ｐ＋型半導体領域９ｃまたはゲート電極６ａ，６ｂ，６ｃなどと電気的に接続されている。メモリ領域１Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ２３を介して接続された配線２７により、ソース配線２７ｂが形成されている。【００４２】
配線２７が埋め込まれた絶縁膜２４上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１の上面には、はがれ（剥がれ）防止膜３２が形成されている。はがれ防止膜（界面はがれ防止層）３２は、例えば遷移金属の酸化物（酸化タンタルなど）、例えばＴａ２Ｏ５に近い組成の材料からなる。【００４３】
メモリ領域１Ａにおいて、絶縁膜３１およびはがれ防止膜３２には、それらを貫通するスルーホール（開口部、接続孔、貫通孔）３４が形成されており、スルーホール３４内にはプラグ（コンタクト電極、導電体部）３５が形成されている。プラグ３５は、スルーホール３４の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３５ａと、導電性バリア膜３５ａ上にスルーホール３４内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）３５ｂとからなる。従って、プラグ３５は、層間絶縁膜（絶縁膜３１）の開口部（スルーホール３４）内に形成された（埋め込まれた）導電体部であり、円柱、角柱、円筒または角筒形などのプラグ状の電極（導電性プラグ）である。スルーホール３４およびプラグ３５は、配線２７のうち、メモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域１０，１１（ｎ＋型半導体領域９ａ）にプラグ２３を介して接続された配線２７ａ上に形成され、この配線２７ａとプラグ３５は電気的に接続されている。【００４４】
メモリ領域１Ａにおいて、プラグ３５が埋め込まれた絶縁膜３１およびはがれ防止膜３２の積層膜上には、第１の構成物と第２の構成物からなる第２構成物放出領域（拡散元素供給層、金属元素供給層、下部電極層）４５と、第１の構成物と第２の構成物からなる第２構成物放出領域４５に近接した固体電解質領域（記憶層、固体電解質材料層、固体電解質層、記録層）４６と、固体電解質領域４６に近接した上部電極（上部電極膜、上部電極層、金属膜、上部電極領域）４７とからなる抵抗素子（メモリ素子、記憶素子）４８が形成されている。すなわち、抵抗素子４８は、下から順に、第１の構成物と第２の構成物からなる第２構成物放出領域４５、固体電解質領域４６および上部電極４７からなる積層パターンにより形成されている。抵抗素子４８は、例えばストライプ形状のパターンに形成されている。抵抗素子４８は、不揮発性のメモリ素子（記憶素子）となる。また、固体電解質領域４６は、不揮発性メモリの情報の記録層（記憶層、記憶素子、不揮発性の記憶素子）である。【００４５】
詳細は後述するが、第１の構成物と第２の構成物からなる第２構成物放出領域４５は、例えば、銅（Ｃｕ）とタンタル（Ｔａ）と酸素により構成されるＣｕ−Ｔａ−Ｏ膜（後述の材料膜４１に対応）などをドーム状の電極部分４３（以下では「ドーム状の電極部分４３」を単に「電極部分４３」または「ドーム状部分４３」とも称することもある）に加工し、ドーム状の電極部分４３の周囲を絶縁膜（後述の絶縁膜４４，４４ａに対応）で埋め、ドーム状の電極部分４３の表面が絶縁膜の表面から露出するようにしたものである。固体電解質領域４６は、カルコゲナイド材料からなる。カルコゲナイド材料の代わりに、電解質として機能し得る酸化物材料、有機物を用いることも可能である。上部電極４７は、金属材料のような導電体材料からなり、例えばタングステン（Ｗ）膜またはタングステン合金膜などにより形成することができる。【００４６】
上部電極（４７）も上記と同様なドーム状に微小化されているか、固体電解質領域（４６）と上部電極（４７）との間にドーム状の第１の構成物と第２の構成物からなる第２構成物放出領域（４５）を再び設けて、固体電解質領域（４６）の両側にドーム状部分（４３）が対向している構造としても良い。これにより、下のドーム状部分から放出され固体電解質領域（４６）と上部電極（４７）との間に達した第２の構成物は、上のドーム状部分に入り込んで安定化する。上と下のドーム状部分の組成は同じでも動作するが、変える方が好ましい。素子は上記のようにウエハ（半導体基板１）の主面に直交する方向、すなわち厚さ方向に積み上げる代わりに、ウエハ（半導体基板）の主面に平行な平面内で各部分が接しあうように構成しても良い。抵抗素子４８の構成については、後でより詳細に説明する。【００４７】
抵抗素子４８の第１の構成物と第２の構成物からなる第２構成物放出層４５（の電極部分４３）の下部（下面）は、プラグ３５と電気的に接続されており、プラグ３５、配線２７ａおよびプラグ２３を介して、メモリ領域１Ａのメモリセル選択用のＭＩＳＦＥＴＱＭ１，ＱＭ２の半導体領域１０，１１（ドレイン領域、ｎ＋型半導体領域９ａ）と電気的に接続されている。従って、プラグ３５は、第１の構成物と第２の構成物からなる第２構成物放出領域４５（の電極部分４３）の下面側と電気的に接続されている。【００４８】
また、はがれ防止膜３２は、第１の構成物と第２の構成物からなる第２構成物放出層４５、固体電解質領域（固体電解質層）４６および上部電極（上部電極層）４７の積層膜と絶縁膜３１との間に介在して両者の密着性（接着性）を向上させ、第１の構成物と第２の構成物からなる第２構成物放出層４５、固体電解質領域（固体電解質層）４６および上部電極（上部電極層）４７の積層膜が絶縁膜３１から剥がれるのを防止するように機能することができる。はがれ防止膜３２は、不要であれば、その形成を省略することもできる。【００４９】
抵抗素子４８の上面上、すなわち上部電極４７の上面上には、絶縁膜５１が形成されている。絶縁膜５１は、例えば酸化シリコン膜などからなり、抵抗素子４８をパターニングする際のハードマスク（エッチングマスク）として使用した絶縁膜である。このため、絶縁膜５１は、抵抗素子４８と同じパターンに形成されており、例えば抵抗素子４８と同様ストライプ形状に形成されている。フォトレジストパターンを用いて抵抗素子４８をパターニングした場合などには、絶縁膜５１の形成を省略することもできる。【００５０】
絶縁膜３１およびはがれ防止膜３２の積層膜上に、抵抗素子４８および絶縁膜５１を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５２が形成されている。絶縁膜５２の上面は、メモリ領域１Ａと周辺回路領域１Ｂとでその高さがほぼ一致するように、平坦に形成されている。【００５１】
メモリ領域１Ａにおいて、絶縁膜５１，５２にスルーホール（開口部、接続孔、貫通孔）５３が形成され、スルーホール５３の底部で抵抗素子４８の上部電極層４７の少なくとも一部が露出されている。スルーホール５３内にはプラグ（コンタクト電極、導電体部）５４が形成されている。プラグ５４は、スルーホール５３の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜５７ａと、導電性バリア膜５７ａ上にスルーホール５３内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）５７ｂとからなる。タングステン膜５７ｂの代わりにアルミニウム膜などを用いることもできる。スルーホール５３およびプラグ５４は、抵抗素子４８の上部に形成されており、プラグ５４は抵抗素子４８の上部電極層４７と電気的に接続されている。従って、プラグ５４は、層間絶縁膜である絶縁膜５２の開口部（スルーホール５３）内に形成され（埋め込まれ）、上部電極層４７と電気的に接続された導電体部であり、円柱、角柱、円筒または角筒形などのプラグ状の電極（導電性プラグ）である。【００５２】
周辺回路領域１Ｂにおいて、絶縁膜３１、はがれ防止膜３２および絶縁膜５２に、それらを貫通するスルーホール（開口部、接続孔、貫通孔）５５が形成され、スルーホール５５の底部で配線２７の上面が露出されている。スルーホール５５内にはプラグ（コンタクト電極）５６が形成されている。プラグ５６は、スルーホール５５の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜５７ａと、導電性バリア膜５７ａ上にスルーホール５５内を埋め込むように形成されたタングステン膜（主導体膜）５７ｂとからなる。スルーホール５５およびプラグ５６は、配線２７と電気的に接続されている。【００５３】
プラグ５４，５６が埋め込まれた絶縁膜５２上には、第２層配線としての配線（第２配線層）６２が形成されている。配線６２は、例えば、チタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６１ａと、導電性バリア膜６１ａに近接したアルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）６１ｂとからなる。アルミニウム合金膜６１ｂ上に導電性バリア膜６１ａと同様の導電性バリア膜を更に形成して配線６２を構成することもできる。【００５４】
メモリ領域１Ａにおいて、配線６２のうちの配線（ビット線）６２ａは、プラグ５４を介して抵抗素子４８の上部電極層４７に電気的に接続されている。従って、メモリ領域１Ａのビット線（上記ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に対応）を構成する配線６２ａは、プラグ５４、抵抗素子４８、プラグ３５、配線２７ａおよびプラグ２３を介して、メモリ領域１Ａのメモリセル選択用のＭＩＳＦＥＴＱＭ１，ＱＭ２の半導体領域（ドレイン領域）２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。【００５５】
周辺回路領域１Ｂにおいて、配線６２は、プラグ５６を介して配線２７と電気的に接続され、更にプラグ２３を介してＭＩＳＦＥＴＱＮのｎ＋型半導体領域９ｂやＭＩＳＦＥＴＱＰのｐ＋型半導体領域９ｃと電気的と接続されている。【００５６】
絶縁膜５２上に、配線６２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。【００５７】
このように、半導体基板１に、メモリ領域１Ａのメモリ（不揮発性メモリ、メモリセル）と周辺回路領域１ＢのＭＩＳＦＥＴとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。【００５８】
上記のように、抵抗素子４８と、抵抗素子４８に接続されたメモリセルトランジスタ（メモリセル選択用トランジスタ）としてのＭＩＳＦＥＴＱＭ１，ＱＭ２とにより、不揮発性メモリのメモリセルが構成されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のゲート電極６ａは、ワード線（上記ワード線ＷＬ１〜ＷＬ４に対応）に電気的に接続されている。抵抗素子４８の上面側（上部電極層４７の上面側）は、プラグ５４を介して上記配線６２ａからなるビット線（上記ビット線ＢＬ１〜ＢＬ４に対応）に電気的に接続されている。抵抗素子４８の下面側（第１の構成物と第２の構成物からなる第２構成物放出層４５の下面側）は、プラグ３５、配線２７ａおよびプラグ２３を介して、ＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域１０，１１に電気的に接続されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域１２は、プラグ２３を介して、ソース配線２７ｂ（ソース線）に電気的に接続されている。【００５９】
なお、本実施の形態では、メモリセルトランジスタ（メモリセル選択用トランジスタ）としてｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２を用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２の代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳＦＥＴなどを用いることもできる。ただし、メモリセルトランジスタとしては、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２がより好適である。【００６０】
また、本実施の形態では、抵抗素子４８を、プラグ３５、配線２７（２７ａ）およびプラグ２３を介してメモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン（半導体領域１０，１１）に電気的に接続しているが、他の形態として、抵抗素子４８を、プラグ３５、配線２７（２７ａ）およびプラグ２３を介してメモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースに電気的に接続することもできる。すなわち、抵抗素子４８を、プラグ３５、配線２７（２７ａ）およびプラグ２３を介してメモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースまたはドレインの一方に電気的に接続すればよい。ただし、メモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースよりもドレインをプラグ２３、配線２７（２７ａ）およびプラグ３５を介して抵抗素子４８に電気的に接続した方が、不揮発性メモリとしての機能を考慮すれば、より好ましい。【００６１】
次に、本実施の形態の半導体装置の記憶素子（メモリ素子）である上記抵抗素子４８について、より詳細に説明する。図４は、図３の半導体装置の抵抗素子４８近傍を示す要部断面図である。図５は、抵抗素子４８の要部断面図（部分拡大断面図、模式図）であり、第１の構成物と第２の構成物からなる第２構成物放出領域４５の電極部分４３とそれに近接した固体電解質領域４６および上部電極４７の状態が模式的に示されている。なお、図５は、断面図であるが、図面を見易くするために、ハッチングを省略してある。【００６２】
図４にも示されるように、記憶素子として機能する抵抗素子４８は、第１の構成物と第２の構成物からなる第２構成物放出領域４５と、第１の構成物と第２の構成物からなる第２構成物放出領域４５に近接した固体電解質領域４６と、固体電解質領域４６に近接した上部電極４７とにより形成されている。なお、図４では、プラグ３５が埋め込まれた絶縁膜７１上に第１の構成物と第２の構成物からなる第２構成物放出領域４５、固体電解質領域４６および上部電極４７が形成され、更にその上に絶縁膜７２が形成されている。図４の絶縁膜７１は、図３の絶縁膜３１に対応し、図４の絶縁膜７２は、図３の絶縁膜５１，５２に対応する。また、図４では、はがれ防止膜３２は、絶縁膜７１に含めて図示している。【００６３】
第１の構成物と第２の構成物からなる第２構成物放出領域４５、固体電解質領域４６および上部電極４７は、プラグ３５上を通るパターンとなっている。プラグ３５と上部電極４７との間の電流経路は、プラグ３５の上方領域の第１の構成物と第２の構成物からなる第２構成物放出領域４５（電極部分４３）および固体電解質領域４６であり、プラグ３５から離れた位置の第１の構成物と第２の構成物からなる第２構成物放出領域４５および固体電解質領域４６は電流経路としては、ほとんど機能しない。このため、プラグ３５の上方の領域の第１の構成物と第２の構成物からなる第２構成物放出領域４５（電極部分４３）、固体電解質領域４６および上部電極４７により、抵抗素子４８が形成される。このため、第１の構成物と第２の構成物からなる第２構成物放出領域４５、固体電解質領域４６および上部電極４７の積層パターンを上記図３のように複数のプラグ３５上を通過するようなストライプパターンとしたとしても、各プラグ３５の上方領域の第１の構成物と第２の構成物からなる第２構成物放出領域４５（電極部分４３）、固体電解質領域４６および上部電極４７により、プラグ３５毎に抵抗素子４８を形成することができる。また、メモリセル毎に（プラグ３５毎に）、第１の構成物と第２の構成物からなる第２構成物放出領域４５、固体電解質領域４６および上部電極４７の積層パターンを分割して、抵抗素子４８を独立のパターンとすることもできる。【００６４】
第１の構成物と第２の構成物からなる第２構成物放出領域４５は、ドーム状の電極部分（放出部分、ドーム状部分、第２構成物放出部分、第２構成物放出セル）４３が周囲を絶縁物領域（絶縁膜４４）で埋められた構造を有している。ドーム状の電極部分４３の周囲を埋める絶縁膜（絶縁物領域）４４は、例えば酸化シリコンまたは酸化アルミニウムなどの絶縁体からなる。電極部分４３の頂部（上面、上部）は、絶縁膜４４の表面（上面）から露出している。なお、本実施の形態では、柱状（例えば円柱状または角柱状）、突起状、凸状あるいは半球状のような形状をドーム状と称している。電極部分４３の頂部が固体電解質領域４６と対向（隣接）し、ドーム状部分４３の固体電解質領域４６と対向する側（電極部分４３の頂部）とは逆側、ここでは電極部分４３の下部が、プラグ３５に対向（隣接）して電気的に接続されている。絶縁膜４４は、絶縁体からなるので、電流経路としては機能しない。【００６５】
図５に模式的に示されるように、ドーム状部分（ドーム状の電極部分、第２構成物放出部分、第２構成物放出セル）４３は、第１の構成物からなる第１の部分４３ａと、第２の構成物からなる第２の部分４３ｂとにより構成（形成）されている。なお、図５では、第１の部分４３ａを正八角形で、第２の部分４３ｂを正四角形で模式的に示しているが、この形状は概念的なものであり、各部分４３ａ，４３ｂの実際の形状はこれに限定されない。【００６６】
ドーム状部分４３の第１の部分４３ａを構成する第１の構成物は、金属または半導体と、酸素、硫黄、セレン、テルル、窒素、炭素よりなる群のうちの少なくとも１元素との化合物からなる。電極部分４３の第２の部分４３ｂを構成する第２の構成物は、例えば銅（Ｃｕ）や銀（Ａｇ）などの金属または半金属元素からなる群から選択された少なくとも一元素からなる。【００６７】
第１の構成物としては、電界（電圧）が印加されても、安定で変化しにくく、固体電解質領域（固体電解質層）４６中には拡散しにくい（拡散しない）ものを用い、第２の構成物としては、第１の構成物に比べて、電界（電場、電圧）の印加により固体電解質領域（固体電解質層）４２へ拡散して固体電解質領域（固体電解質層）４２中を移動しやすいものを用いる。このため、第１の構成物の結合力は、第２の構成物の結合力よりも強く、第１の構成物の融点は、第２の構成物の融点よりも高いことが好ましい。すなわち、第１の構成物の金属または半導体の酸素、硫黄、セレン、テルル、窒素、炭素よりなる群のうちの少なくとも１元素との結合力は、第２の構成物の酸素、硫黄、セレン、テルル、窒素、炭素よりなる群のうちの少なくとも１元素との結合力よりも大きいことが好ましい。【００６８】
また、第１の構成物は、酸化物（金属または半導体の酸化物）により構成することがより好ましく、第１の構成物が、タンタル（Ｔａ）の酸化物（すなわちＴａ２Ｏ５のような酸化タンタル）であれば、更に好ましく、これにより、第１の構成物からなる第２の部分４３ｂをより安定で変化しにくくすることができ、ドーム状部分４３の安定性をより向上することができる。従って、第１の構成物（第１の部分４３ａ）の主成分は、酸化タンタルであることが、より好ましい。【００６９】
第１の構成物（例えば酸化タンタル）により構成された第１の部分４３ａは、第１の構成物（例えば酸化タンタルなどの金属または半導体の酸化物）の微細粒子（微粒子）あるいは微結晶である。これらの微細粒子あるいは微結晶は、半導体装置製造工程の種々の加熱工程により形成される。【００７０】
第２の構成物は、電極部分４３から電極部分４３に隣接（近接）する固体電解質領域（固体電解質層）４６中に拡散して固体電解質領域（固体電解質層）４６内で導電パスを形成する金属あるいは半金属原子であり、例えば上記のように銅（Ｃｕ）または銀（Ａｇ）であることが好ましい。図５に模式的に示されるように、電極部分４３において、第１の構成物（例えば酸化タンタル）により構成された第１の部分４３ａの隙間（間）に、第２の構成物（銅または銀）により構成された第２の部分４３ｂが存在している。第２の部分４３ｂが、第１の部分４３ａの隙間（間）に金属の状態で存在していれば、より好ましい。すなわち、電極部分４３は、例えば酸化タンタルなどの酸化物（第１の構成物）の複数の微細粒子あるいは微結晶（第１の部分４３ａ）の間（隙間）に金属（または半金属）、例えば銅や銀（第２の構成物、第２の部分４３ｂ）が存在した状態となっている。【００７１】
第２の構成物が銅（Ｃｕ）であれば、半導体装置の製造工程中（例えば埋め込み銅配線の形成工程など）で銅（Ｃｕ）を使用しているので、金属汚染などの心配が少ない。また、第２の構成物が銀（Ａｇ）であれば、銀（Ａｇ）は銅（Ｃｕ）よりもイオン半径が小さく拡散速度が速いので、書き込み時の電極部分４３から固体電解質領域４６中への第２の構成物の拡散速度を速めることができ、書き込み速度をより向上することができる。【００７２】
プラグ３５上に位置する電極部分４３の平面寸法（面積）は、プラグ３５の上面の平面寸法（面積）よりも小さい。また、プラグ３５上に位置するドーム状部分４３と固体電解質領域４６との接触面積は、プラグ３５の上面の面積よりも小さい。【００７３】
ドーム状部分４３は、プラグ３５に近接した領域に複数形成されることがより好ましいが、プラグ３５（コンタクト電極）の上面の寸法（例えばプラグ３５の直径）径が非常に小さくなった場合などには、プラグ３５上に位置する電極部分４３は１つになってもよい。しかしながら、プラグ３５上にドーム状部分４３が存在していないとメモリ素子として機能しなくなるので、プラグ３５上に少なくとも一つのドーム状部分４３が存在するようにする。すなわち、プラグ３５上を含む絶縁膜７１上に第１の構成物と第２の構成物からなる第２構成物放出層４５が形成されているが、プラグ３５上には、少なくとも一つのドーム状部分４３が存在している。従って、第１の構成物と第２の構成物からなる第２構成物放出領域４５のうち、プラグ３５上に位置する部分は、少なくとも一つのドーム状部分４３とその周囲の絶縁膜４４とにより構成されている。プラグ３５上に位置するドーム状部分４３が、メモリ素子（記憶素子）の一方の電極（下部電極、第２構成物放出セル）として機能し、上部電極層４７のうち、プラグ３５に近接したドーム状部分４３に固体電解質領域４６を介在して対向する部分が、メモリ素子（記憶素子）の他方の電極（上部電極、第２電極）として機能する。【００７４】
第１の構成物と第２の構成物からなる第２構成物放出領域４５の電極部分４３は、固体電解質領域４６中を移動（拡散）する金属イオンまたは金属元素（第２の構成物）の供給層、すなわち金属元素供給層である。固体電解質領域４６は、電極部分４３から供給された第２の構成物（銅または銀）が移動（拡散）する固体電解質層であり、情報の記録（記憶）層として機能することができる。なお、本実施の形態および他の実施の形態において、固体電解質とは、広い意味での固体電解質であって、抵抗変化が検出される何らかの電荷移動を可能にするものであれば良い。【００７５】
第１の構成物と第２の構成物からなる第２構成物放出領域４５に近接して固体電解質領域４６が設けられているので、ドーム状の電極部分（第２構成物放出セル）４３に近接して固体電解質領域４６が存在している。固体電解質領域４６を、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）からなるカルコゲナイド層により形成すれば、メモリ素子の書き換え速度を速めることができるので、より好ましい。ここで、カルコゲナイドとは、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のうちの少なくとも１元素を含む材料をいう。例えば、固体電解質層としての固体電解質領域４６を、多価金属の硫化物、ここでは主成分をＭｏ−Ｓ（Ｍｏ（モリブデン）およびＳ（硫黄）とすることで、メモリ素子の書換えを安定化することができる。ただし、Ｔａ（タンタル）またはＴｉ（チタン）など、他の遷移金属のカルコゲナイド（硫化物、セレン化物、テルル化物）を固体電解質領域４６に用いても良い。このように、固体電解質領域（固体電解質層）４６は、カルコゲナイドにより形成することができるが、タンタル、モリブデンおよびチタンよりなる群から選択された少なくとも１元素と、カルコゲン元素とにより構成されたカルコゲナイドにより形成することが好ましく、固体電解質領域４６を構成するカルコゲン元素が硫黄（Ｓ）であれば、更に好ましい。これにより、カルコゲナイド（固体電解質領域４６）が高融点になり、より安定な化合物となるので、固体電解質領域４６を安定化して、固体電解質領域４６の記憶情報の書き換え特性などをより向上することができる。【００７６】
また、電極部分４３が含有する第２の構成物（銅または銀）を、固体電解質領域４６も含有していれば、より好ましい。固体電解質領域４６が第２の構成物（銅または銀）を含有することにより、書き込み時の電極部分４３から固体電解質領域４６中への第２の構成物（銅または銀）の拡散（移動）を誘発または促進することができ、書き込み速度をより向上することができる。このため、固体電解質領域４６を、タンタル、モリブデンおよびチタンよりなる群から選択された少なくとも１元素と、カルコゲン元素（好ましくは硫黄（Ｓ））と、更に銅（Ｃｕ）元素とにより形成すれば、より好ましく、例えば、銅（Ｃｕ）元素とモリブデン（Ｍｏ）元素と硫黄（Ｓ）元素とにより形成されたＣｕ−Ｍｏ−Ｓ膜により固体電解質領域４６を形成すれば、更に好ましい。【００７７】
また、本実施の形態では、固体電解質領域（固体電解質層）４６をカルコゲナイドにより形成しているが、他の形態として、酸化物（例えばＷＯ３のような酸化タングステンやあるいはＴａ２Ｏ５のような酸化タンタルなどの酸化物固体電解質）または有機物により固体電解質領域４６を形成することもできる。すなわち、酸化物固体電解質層などを固体電解質領域４６として用いることもでき、この場合、カルコゲナイドを固体電解質領域４６として用いた場合よりもメモリの書換え速度が低下するが、メモリ動作可能である。このように、固体電解質領域（固体電解質層）４６は、酸化物、好ましくはタングステン（Ｗ）およびタンタル（Ｔａ）からなる群から選択された少なくとも１元素と酸素元素とにより構成された酸化物、あるいは有機物により形成するもできる。従って、固体電解質領域４６は、カルコゲナイドまたは酸化物または有機物を主成分とする層、すなわちカルコゲナイド層または酸化物層または有機物層である。【００７８】
電極部分４３の第２の部分４３ｂを構成する第２の構成物としては、第１の構成物に比べて、電界の印加により固体電解質領域４２中へ拡散して移動しやすいものを用いているので、電界の印加により、電極部分４３から固体電解質領域４６に拡散したり、固体電解質領域４６から電極部分４３に戻ったりすることができる。一方、電極部分４３の第１の部分４３ａを構成する第１の構成物には、電界（電場）が印加されても、安定で変化しにくく、固体電解質領域４６中には拡散しにくいものを用いているので、電界を印加しても、電極部分４３の第１の構成物は、固体電解質領域４６に拡散しない。このため、電極部分４３から第２の構成物が出入りしても、第１の構成物により構成された第１の部分４３ａによって、電極部分４３の形状を維持することができる。【００７９】
電極部分４３から固体電解質領域４６に供給（拡散）された金属元素（または半金属元素）、すなわち第２の構成物は、電界（電場）により固体電解質領域４６（固体電解質層）内を上部電極４７（対電極）方向に原子間の隙間を探して次々に動き、固体電解質領域４６に導電パス（導電経路）を形成する。すなわち、図５に模式的に示されるように、電極部分４３の第２の部分４３ｂから供給された金属元素（金属元素、金属原子、金属イオン、半金属元素、半金属原子または半金属イオン）７３が、電場（電界）により固体電解質領域４６内を移動し、固体電解質領域４６において、金属元素７３が高濃度に存在する部分が形成され、この高濃度に金属元素７３が存在する部分が電極部分４３と上部電極４７との間をつなぐことにより、導電パス（導電経路、低抵抗部分）７４が形成される。金属元素７３は、第２の構成物（銅（Ｃｕ）または銀（Ａｇ））である。導電パス７４では、金属原子（金属元素７３）が高濃度に存在し、金属原子からそこに近接する金属原子に容易に電子が移動できるので、低い抵抗値が実現される。このため、固体電解質領域４６において、導電パス７４は、それ以外の領域よりも抵抗率が低くなる。この導電パス７４が、固体電解質領域４６に、電極部分４３と上部電極（上部電極領域）４７との間をつなぐ（連結する）ように形成されることにより、固体電解質領域４６が低抵抗となり、抵抗素子４８が低抵抗となる。【００８０】
化学反応の例は次のようになる。電極部分４３側が“Ｔａ２Ｏ５＋Ｃｕ＋Ｃｕ２＋＋２ｅ−−”の状態で固体電解質領域４６側が“２ＭｏＳ２”の状態であったものが、電極部分４３のＣｕ２＋が電極部分４３側から固体電解質領域４６側に移動して、電極部分４３側が“Ｔａ２Ｏ５＋Ｃｕ”の状態で固体電解質領域４６側が“Ｃｕ２＋＋ＭｏＳ２＋Ｓ＋Ｓ２−”の状態となる。【００８１】
図６は、固体電解質領域４６の状態と抵抗素子４８（固体電解質領域４６）の抵抗値の関係を示す表（説明図）である。【００８２】
図６に示されるように、固体電解質領域４６に導電パス７４が形成されていない状態では、固体電解質領域４６は高抵抗であり、それによって抵抗素子４８も高抵抗となるが、固体電解質領域４６に、電極部分４３と上部電極４７の間をつなぐ（連結する）ように、金属元素７３（すなわち第２の構成物）が高濃度に存在する導電パス７４が形成されると、固体電解質領域４６は低抵抗となり、それによって抵抗素子４８も低抵抗となる。このため、各メモリセルの固体電解質領域４６において、導電パス７４が形成されていない状態と導電パス７４が形成された状態との間を変化（遷移）させることにより、固体電解質領域４６の抵抗値（抵抗率）すなわち抵抗素子４８の抵抗値を変化させることができ、それによって、不揮発性の記憶素子（メモリ）を形成することができる。すなわち、固体電解質領域４６が高抵抗の状態（導電パス７４が形成されていない状態）にあるか、あるいは固体電解質領域４６が低抵抗の状態（導電パス７４が形成された状態）にあるかを記憶情報とし、電極部分４３から固体電解質領域４６に供給された第２の構成物（金属元素７３）が固体電解質領域４６中を移動することにより、固体電解質領域４６に情報が記憶される。【００８３】
抵抗素子４８のＯＮ抵抗とＯＦＦ抵抗は、それぞれ、第１の構成物と第２の構成物からなる第２構成物放出領域４５（の電極部分４３）と固体電解質領域４６の２つの領域の材料と膜厚で決めることができる。すなわち、ＯＮ抵抗は主として第１の構成物と第２の構成物からなる第２構成物放出領域４５の電極部分４３の抵抗で決まり、ＯＦＦ抵抗は主として固体電解質領域４６（固体電解質層）の抵抗で決まる。すなわち、ＯＦＦ時には、固体電解質領域４６に導電パスが形成されておらず、固体電解質領域４６が高抵抗の状態であるため、ＯＦＦ抵抗は主として固体電解質領域４６の抵抗で決まり、ＯＮ時には、固体電解質領域４６に導電パス７４が形成されることにより、固体電解質領域４６の抵抗が小さいので、ＯＮ抵抗は主として第１の構成物と第２の構成物からなる第２構成物放出領域４５の電極部分４３の抵抗で決まる。このため、書き換えを繰り返したときのＯＮ抵抗およびＯＦＦ抵抗のばらつきを低減することができる。例えば、従来のＣｕ（下部電極）−Ｃｕ２Ｓ（固体電解質層）−Ｐｔ（上部電極）という層構成のメモリ素子に比べて、書き換えを繰り返したときのＯＮ抵抗およびＯＦＦ抵抗のばらつきを１／３程度に減少させることができる。【００８４】
金属元素供給領域（第２構成物放出セル）であるドーム状部分４３から固体電解質領域である固体電解質領域４６に供給された金属元素７３（すなわち第２の構成物）は、電界（電場）により固体電解質４６内を移動することができる。すなわち、金属元素７３は、正イオンとして固体電解質領域４６中に存在するので、例えば上部電極４７を負電位とし電極部分４３を正電位とするなどして、上部電極４７の電位が電極部分４３の電位よりも低ければ（但し電位差が所定のしきい値以上であれば）、電極部分４３から固体電解質領域４６へ第２の構成物が拡散し（供給され）、固体電解質領域４６中を第２の構成物（金属元素７３）が上部電極４７側へ移動しようとする。また、例えば上部電極４７を正電位とし電極部分４３を負電位とするなどして、上部電極４７の電位が電極部分４３の電位よりも高ければ（但し電位差が所定のしきい値以上であれば）、固体電解質領域４６中を第２の構成物（金属元素７３）が電極部分４３側へ移動し、電極部分４３（の第２の部分４３ｂ）に収容されようとする。また、上部電極（上部電極領域）４７と電極部分４３の電位差がゼロかまたは所定のしきい値よりも小さければ、第２の構成物（金属元素７３）は固体電解質領域４６中を移動しない。このため、電極部分４３と上部電極（上部電極領域）４７に印加される電圧を制御することにより、電極部分４３と上部電極（上部電極領域）４７間の電界（電場）を制御し、それによって第２の構成物（金属元素７３）の移動を制御することができ、固体電解質領域４６に導電パス７４が形成されていない高抵抗の状態と固体電解質領域４６に導電パス７４が形成された低抵抗の状態との間を遷移させたり、各状態を保持したりすることができる。従って、固体電解質領域４６に導電パス７４が形成されていない高抵抗の状態にあるか、あるいは固体電解質領域４６に導電パス７４が形成されて低抵抗の状態にあるかを記憶情報とし、固体電解質領域４６に情報を記憶（記録）することができる。電極部分４３はプラグ３５に電気的に接続されているので、電極部分４３の電位(電圧)は、ＭＩＳＦＥＴＱＭ１，ＱＭ２などを介してプラグ３５に印加される電圧により制御することができ、上部電極４７はプラグ５４に電気的に接続されているので、上部電極４７の電位（電圧）は、配線６２（６２ａ）などを介してプラグ５４に印加される電圧により制御することができる。【００８５】
このように、電極部分４３（第２構成物放出セル）から供給された第２の構成物（金属元素７３）が固体電解質領域４６中を移動して物理特性（例えば電気抵抗など）が変化することにより固体電解質領域４６に情報を記憶（記録）することができ、また、電極部分４３から固体電解質領域４６に供給された第２の構成物（金属元素７３）が固体電解質領域４６中を移動して物理特性（例えば電気抵抗など）が変化することにより固体電解質領域４６に記憶した情報を書き換えることができる。また、アクセス時にアクセス対象である選択メモリセルの通過電流などにより、選択メモリセルにおける固体電解質領域４６の記憶情報（高抵抗か低抵抗か）を読み出すことができる。なお、具体的な動作例については、後でより詳細に説明する。また、上記の物理特性が変化するとは、例えば固体電解質領域４６を両側から挟んだ電極間（すなわち電極部分４３と上部電極４７の間）の電気抵抗が変化することや、電気容量が変化することなどを示し、ここで説明したように電気抵抗が変化するのがより好ましい。【００８６】
また、上部電極４７と電極部分４３の電位差がゼロかまたは所定のしきい値よりも小さければ、第２の構成物（金属元素７３）は固体電解質領域４６中を移動しないので、半導体装置への電源の供給を行わなくとも、固体電解質領域４６に記憶（固体電解質）された情報は保持される。このため、固体電解質領域４６または抵抗素子４８は不揮発性の記憶素子として機能することができる。【００８７】
本実施の形態で用いた金属含有酸化物の電極（電極部分４３）の効果は、図５に示したように、酸化物（第１の構成物）の微結晶あるいは微粒子（第２の部分４３ａ）の間に存在するＣｕやＡｇなどの金属原子（第２の構成物）がイオン化して半径の小さいイオンとしてカルコゲナイド領域（固体電解質領域４６）中に拡散することである。このため、本実施の形態のメモリ素子構造では、カルコゲナイド領域（固体電解質領域４６）内で導電パスを形成する金属原子（金属元素７３）が隣接する領域（ドーム状部分４３）の酸化物（第１の構成物）の微細粒子あるいは微結晶（第２の部分４３ａ）の隙間に存在するようにして、隙間（第１の部分４３ａの隙間）が小さいことにより、（電極部分４３から）出入りするＣｕ，Ａｇなどの金属イオン（第２の構成物、金属元素７３）の量を制限することができる。また、カルコゲナイド領域（固体電解質領域４６）の金属元素供給領域（電極部分４３）に隣接する部分での、例えばＳ（硫黄）やＳｅ（セレン）、Ｔｅ（テルル）、Ｃｕ−Ｓ、Ｃｕ−ＳｅまたはＭｏ−Ｓなどの大きいイオン（マイナスイオン）やクラスターや化合物の金属元素供給領域（電極部分４３）内への移動による膜構造変化（電極部分４３の構造または形状の変化）を抑制する効果も得ることができる。また、上記の隙間（第１の部分４３ａの隙間）内の金属（第２の構成物、第２の部分４３ｂ、すなわち銅または銀）がイオンとして全部出払うことは無く、電極部分４３の導電性は常に保たれる。この金属元素供給領域部分（電極部分４３）が、従来の固体電解質メモリのＡｇやＣｕの電極（金属電極）に相当する部分である。このような新たな電極膜（電極部分４３）の採用により、メモリ書換えの信頼性を向上することができる。また、電極に相当する部分の微小化で電界集中をメモリ動作にうまく利用できる。【００８８】
すなわち、本実施の形態では、上記のように、電極部分４３は、電界が印加されても安定で変化しにくい第１の構成物からなる第１の部分４３ａと、電界により固体電解質領域４６中に拡散して移動しやすい第２の構成物からなる第２の部分４３ｂとにより構成されている。このため、固体電解質領域４６の固体電解質情報の書き換えを繰り返すことにより、第２の構成物（金属元素７３）が電極部分４３から出たり入ったりを繰り返したとしても、電極部分４３の第２の部分４３ａはほとんど変化しないので、電極部分４３は形状を維持し、電極部分４３の変形または変性を防止することができる。従って、不揮発性記憶素子（固体電解質メモリ）の多数回の書き換えを安定して行うことができる。【００８９】
また、電極部分４３（プラグ３５上に位置する電極部分４３）における第２の構成物の比率（すなわち、電極部分４３に占める第２の構成物からなる第２の部分４３ｂの比率）は、３０原子％以上であることが好ましい。これにより、電極部分４３から固体電解質領域４６へ第２の構成物（金属元素７３）を的確に供給して、固体電解質領域４６における情報の記憶をより的確に行うことができる。また、電極部分４３において、第１の構成物により構成された第１の部分４３ａが少なすぎると、書き換えを繰り返したときに電極部分４３の形状が変化する可能性がある。このため、電極部分４３における第１の構成物の比率（すなわち、電極部分４３に占める第１の構成物からなる第１の部分４３ａの比率）は、３０原子％以上であることが好ましい。これにより、書き換えを繰り返したときの電極部分４３の形状安定性をより向上させることができ、不揮発性記憶素子（固体電解質メモリ）の多数回の書き換えをより安定して行うことができる。従って、電極部分４３における第２の構成物（第２の部分４３ｂ）の比率は、３０原子％以上で７０原子％以下（すなわち３０〜７０原子％の範囲内）であることが、より好ましく、これにより、固体電解質領域４６の情報の記憶特性の向上と、書き換え特性の安定化を両立できる。【００９０】
また、本実施の形態では、金属元素供給領域（ドーム状部分４３）を、図４に示されるように、安定な絶縁材料（絶縁膜４４）で囲まれた微小ドーム状部分（電極部分４３）に分割しているので、ドーム状部分（電極部分４３）と固体電解質領域４６との接触面積が小さく、電極部分４３と固体電解質領域４６とが点接触した状態となり、面内方向のバラツキによる書換え不安定の発生を防止することができる。従来の固体電解質メモリのＡｇなどの金属電極とカルコゲナイド層との積層構造の場合、カルコゲナイド層内の欠陥の影響でＡｇなどの金属元素のカルコゲナイド層内への拡散が不均一になり、書き換えを繰り返すとさらに不均一が大きくなって抵抗値の再現性の低下を引き起こす可能性がある。しかしながら、本実施の形態の構造では、金属元素７３が出て行くのも戻るのも微小なドーム状の電極部分４３の先端部分（頂部、電極部分４３と固体電解質領域４６の接触部分）に限定され、そこに電界が集中するので、再現性を高めることができた。【００９１】
また本実施の形態では、金属元素７３の出入りが微小なドーム状の電極部分４３の先端部分に限定されることにより、駆動電圧・駆動電流の低減効果も有り、例えば１．５ボルト以下の電圧で高速書き換えすることができた。駆動電流も、例えば、従来のＣｕ（下部電極）−Ｃｕ２Ｓ（固体電解質層）−Ｐｔ（上部電極）という層構成のメモリ素子に比べて１／３程度に減少することができた。書換えは、１０の８乗回以上が可能であった。【００９２】
また、本実施の形態では、固体電解質領域（固体電解質層４６）に、Ｍｏ，Ｔａ，Ｔｉなどの多価金属の硫化物や、Ｗ，Ｔａの酸化物を用いることにより、書換えを安定化することができた。【００９３】
また、電極部分４３をドーム状にせずに膜状の部材とした場合、すなわち、第１の構成物と第２の構成物からなる第２構成物放出領域４５において絶縁膜４４の部分も電極部分４３と同様の構成に置換し、第１の構成物と第２の構成物からなる第２構成物放出領域４５全体を電極部分４３と同様の構成の膜（例えばＣｕ−Ｔａ−Ｏ膜）により形成した場合でも、本実施の形態と同様に、メモリ素子としての動作が可能である。但し、そのように電極部分４３をドーム状にせずに膜状の部材とした場合に比べて、本実施の形態のように電極部分４３をドーム状とすれば、書換え可能回数が１桁向上することができるので、より好ましい。【００９４】
また、電極部分４３をプラグ３５の上面より大面積の膜状の部材とした場合、プラグ３５の上面上に位置する膜が全て電極として作用するため、電極から金属元素が出入りする位置（拡散位置）がばらつき、固体電解質領域４６の固体電解質情報の書き換えを繰り返したときの再現性が低下する可能性がある。このため、本実施の形態のように、プラグ３５上に位置する電極部分４３の平面寸法（面積）を、プラグ３５の上面の平面寸法（面積）よりも小さくし、プラグ３５上に位置する電極部分４３と固体電解質領域４６との接触面積を、プラグ３５の上面の面積よりも小さくすることが好ましい。これにより、電極部分４３と固体電解質領域４６との接触部の面積を小さくして、電極部分４３から金属元素７３が出入りする位置（拡散位置）を限定することができ、固体電解質領域４６の固体電解質情報の書き換えを繰り返したときの再現性を向上することができる。また、電極部分４３と固体電解質領域４６との接触部の面積を小さくしたことにより、駆動電圧や駆動電流を下げることができ、ＭＩＳＦＥＴＱＭ１，ＱＭ２を縮小が可能になるので、半導体装置の小型や高集積化に有利となる。また、高速ＯＮ・ＯＦＦが容易になる。【００９５】
また、プラグ３５上に位置する電極部分４３と固体電解質領域４６との接触面積を、プラグ３５の上面の面積よりも小さくすることで、電極部分４３と固体電解質領域４６の接触面積が小さくなって電極部分４３から金属元素７３が出入りする位置が限定されるので、電極部分４３から固体電解質領域４６に拡散した第２構成物（金属元素７３）が、同じ位置で電極部分４３に戻るようにすることができる。このため、固体電解質領域４６の固体電解質情報の書き換えを多数繰り返したとしても、電極部分４３は形状を維持して電極部分４３の変形を防止することができ、また、固体電解質領域４６中の金属元素７３の濃度が高くなりすぎるのを防止することができる。従って、書き換えの繰り返しにより固体電解質領域４６中の金属元素７３の濃度が高くなりすぎてＯＮとＯＦＦの中間抵抗で変化しなくなるという現象が生じるのを防止でき、不揮発性記憶素子（固体電解質メモリ）の多数回の書き換えを安定して行うことができる。【００９６】
また、本実施の形態の半導体装置では、メモリ（抵抗素子４８）が低抵抗のＯＮ状態になる時、ドーム状の電極部分４３の頂部から導電パス７４が固体電解質領域４６中を上方に広がり、その様子がガソリンエンジンの点火プラグがシリンダー内のガスに点火する瞬間に似ているため、このようなメモリ（半導体記憶装置、抵抗素子４８）をイオンプラグメモリと呼ぶことができる。【００９７】
また、半導体装置の製造後、最初に電極部分４３側を上部電極４７よりも高電位として（電極部分４３側を正電位として）大きな電流を電極部分４３と上部電極４７の間に流すと、その後は、電極部分４３側を上部電極４７よりも低電位とした（電極部分４３側を負電位とした）ときに抵抗素子４８（固体電解質領域４６）が低抵抗となる動作モードになる。また、半導体装置の製造後、最初に電極部分４３側を上部電極４７よりも低電位として（電極部分４３側を負電位として）大きな電流を電極部分４３と上部電極４７の間に流すと、その後は、電極部分４３側を上部電極４７よりも高電位とした（電極部分４３側を正電位とした）ときに抵抗素子４８（固体電解質領域４６）が低抵抗となる動作モードになる。【００９８】
また、はがれ防止膜３２は、１〜２ｎｍ程度の膜厚ではがれ防止の効果が有るため、プラグ３５形成後に成膜しても良く、第１の構成物と第２の構成物からなる第２構成物放出領域４５（電極部分４３）とプラグ３５との間に、はがれ防止膜３２を介在させることもできる。図７は、他の形態の半導体装置の要部断面図であり、上記図４に対応するものである。図３および図４では、はがれ防止膜３２の形成後にプラグ３５を形成しているため、プラグ３５と第１の構成物と第２の構成物からなる第２構成物放出領域４５との間に、はがれ防止膜３２は介在しておらず、電極部分４３の下面はプラグ３５の上面と直接的に接触して、電気的に接続されていた。しかしながら、図７では、はがれ防止膜３２をプラグ３５形成後に形成しているため、スルーホール３４は絶縁膜３１に形成されるが、はがれ防止膜３２を貫通せず、絶縁膜３１上にプラグ３５の上面を覆うように、はがれ防止膜３２が形成され、そのはがれ防止膜３２上に第１の構成物と第２の構成物からなる第２構成物放出領域４５、固体電解質領域４６および上部電極４７の積層膜が形成されている。このため、図７では、プラグ３５の上面と第１の構成物と第２の構成物からなる第２構成物放出領域４５（電極部分４３）の下面の間に、はがれ防止膜３２が介在することになるが、はがれ防止膜３２を薄く（例えば１〜２ｎｍ程度）形成すれば、はがれ防止膜３２は面内で完全に連続的には形成されず、またトンネル効果でも電流が流れ得るので、たとえプラグ３５と第１の構成物と第２の構成物からなる第２構成物放出領域４５の間にはがれ防止膜３２が介在していたとしても、（電圧印加時などに）プラグ３５と第１の構成物と第２の構成物からなる第２構成物放出領域４５（電極部分４３）とを電気的に接続することができる。【００９９】
また、上記のように、第１の構成物と第２の構成物からなる第２構成物放出領域４５のうち、プラグ３５上に位置する部分は、少なくとも一つの電極部分４３とその周囲の絶縁膜４４とにより構成されている。しかしながら、第１の構成物と第２の構成物からなる第２構成物放出領域４５のうち、プラグ３５上以外の領域に位置する部分は、電極部分４３とその周囲の絶縁膜４４の両方により構成されていても、あるいは絶縁膜４４だけで構成されていてもよい。すなわち、プラグ３５上には、少なくとも一つの電極部分４３が存在する必要があるが、プラグ３５上以外の領域には、電極部分４３は、有っても無くてもよい。このため、図４では、プラグ３５上にのみ電極４３が形成されている場合について図示しているが、図７のように、プラグ３５上だけでなく、プラグ３５上以外の領域（例えば第１の構成物と第２の構成物からなる第２構成物放出領域４５の面内の全体）に電極部分４３を配置させることもできる。但し、プラグ３５上以外の領域に存在する電極部分４３は、メモリ素子の電極としては実質的に機能せず、プラグ３５上に存在する電極部分４３がメモリ素子の電極として実質的に機能する。これは、プラグ３５と上部電極４７との間に電圧が印加されても、プラグ３５上以外の領域に存在する電極部分４３はプラグ３５から離れているため、プラグ３５上以外の領域に位置する電極部分４３からは第２の構成物（銅または銀）が固体電解質領域４６中に拡散せず、主としてプラグ３５上に位置する電極部分４３から第２の構成物（銅または銀）が固体電解質領域４６中に拡散するためである。【０１００】
また、はがれ防止膜３２（界面の層）として好ましい誘電体材料は、酸化ゲルマニウム、窒化ゲルマニウム、酸化シリコン、窒化シリコン、窒化アルミニウム、窒化チタン、酸化アルミニウム、酸化チタン、酸化クロム、酸化タンタル、酸化モリブデン、炭化シリコン、硫化亜鉛のうちの１つを主成分（６０％以上含有）とする材料、あるいはこれらの混合材料である。この混合膜領域はどちらかの電極（電極部分４３または上部電極４７）に接しているのが好ましく、プラスイオンによりフィラメントが形成されることからマイナス電極に接して設けられるのがメモリ動作の安定性の点で最も好ましいが、両電極に接しない状態でも動作可能である。誘電体材料とカルコゲナイドとの混合層とする場合は、カルコゲナイドの含有量を６０モル％以下としないと高抵抗化効果が見られなかった。本実施の形態では、はがれ防止膜３２として、Ｔａ２Ｏ５を７０％と固体電解質領域の材料３０％の混合物の、厚さ５ｎｍの膜を設けた。膜厚は２ｎｍから２５ｎｍの範囲で抵抗比を１桁以上に保って２倍以に近接した抵抗上昇を確保することができる。【０１０１】
次に、メモリ領域１Ａに形成された不揮発性のメモリの動作についてより具体的に説明する。【０１０２】
記憶素子として機能する抵抗素子４８は、固体電解質領域４６の材料としてカルコゲナイド材料を用いている。ここで、カルコゲナイドとは、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のうちの少なくとも１元素を含む材料をいう。カルコゲナイド材料を用いたメモリの特性は、例えば、上記非特許文献１に述べられている。この記憶素子に記憶情報‘０’を書き込む場合、正電圧を印加し、‘１’を書き込む場合、負電圧を印加する。パルス幅はいずれも５０ｎｓである。【０１０３】
このような記憶素子の動作原理から、読み出し時には記憶情報を破壊しないようにするために、最高でもしきい電圧Ｖｔｈより低い電圧に抑制しながら動作しなければならない。実際には、しきい電圧は電圧印加時間にも依存し、時間が長いと低下する傾向があるため、読出し時間内にしきい電圧を越えて低抵抗状態へのスイッチングが起こらない電圧にする必要がある。そこで、これらの原理に基づいた、上記図１に示したメモリアレイ構成を実現する動作を以下に説明する。【０１０４】
まず、図８を参照して、上記図１に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。ここで、図８は、メモリセルＭＣ１１を選択する場合の動作波形（電圧印加波形）を示している。【０１０５】
まず、待機状態において、プリチャージイネーブル信号ＰＣが昇圧電圧ＶＤＨに保持されているので、ｎチャネル型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）ＱＣ１ないしＱＣ４が導通状態にあることにより、ビット線ＢＬ１〜ＢＬ４がプリチャージ電圧（ここでは、ＶＤＤ／２）に維持される。また、入出力線Ｉ／Ｏは、センスアンプＳＡにより降圧電圧ＶＳＬ（詳細は後述する。）にプリチャージされている。【０１０６】
読み出し動作が始まると、昇圧電圧ＶＤＨとなっているプリチャージイネーブル信号ＰＣが接地電圧ＶＳＳに駆動され、接地電圧ＶＳＳとなっているビット選択線ＹＳ１が昇圧電圧ＶＤＨ（例えば１．５以上）に駆動されることにより、トランジスタ（ＭＩＳＦＥＴ）ＱＣ１がカットオフされると共に、トランジスタ（ＭＩＳＦＥＴ）ＱＤ１が導通する。この時、ビット線ＢＬ１は、入出力線Ｉ／Ｏと同じ降圧電圧ＶＳＬに駆動される。この降圧電圧ＶＳＬは接地電圧ＶＳＳよりも高いが、プリチャージ電圧ＶＤＤ／２よりも低い電圧であり、プリチャージ電圧ＶＤＤＤ／２と降圧電圧ＶＳＬとの差は、抵抗ＭＲ（Ｒ）の端子電圧が読み出し電圧領域の範囲内に収まるような関係に設定されている。【０１０７】
次に、接地電圧ＶＳＳとなっているワード線ＷＬ１が昇圧電圧ＶＤＨに駆動されると、ワード線ＷＬ１上の全てのメモリセルにおける選択トランジスタ（ＭＩＳＦＥＴ）ＱＭ１が導通する。この時、記憶素子ＭＲに電位差が生じたメモリセルＭＣ１１内に電流経路が発生し、ビット線ＢＬ１が、記憶素子ＭＲの抵抗値に応じた速さでプリチャージ電圧ＶＤＤ／２に向かって充電される。図８では、記憶情報‘１’を保持している場合の方が、記憶情報‘０’の場合よりも抵抗値が小さいものとしているので、充電が速い。したがって、記憶情報に応じた信号電圧が発生される。非選択メモリセルＭＣ１２〜ＭＣ１４では記憶素子ＭＲの電位差が０なので、非選択ビット線ＢＬ２ないしＢＬ４はプリチャージ電圧ＶＤＤ／２に保持される。すなわち、ワード線ＷＬ１とビット線ＢＬ１により選択されたメモリセルＭＣ１１のみが、ビット線ＢＬ１を通じて読み出し電流を流す。【０１０８】
なお、待機状態において、メモリアレイのビット線やソース線をフローティングとすると、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定であるビット線の容量が共通ビット線から充電されてしまう。このため、図８ではワード線ＷＬ１に応じてビット選択線ＹＳ１も立ち下げ、さらに接地電圧ＶＳＳとなっているプリチャージイネーブル信号ＰＣを昇圧電圧ＶＤＨに駆動することにより、ビット線およびソース線をプリチャージ電圧ＶＤＤ／２に駆動して待機状態としている。また、昇圧電圧ＶＤＨは、電源電圧ＶＤＤとｎチャネル型ＭＩＳトランジスタのしきい電圧ＶＴＮを用いて、ＶＤＨ＞ＶＤＤ＋ＶＴＮの関係を満たすように設定されている。例えばメモリ（イオンプラグメモリ）の書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本発明では、ワード線とビット選択線を昇圧電圧ＶＤＨに駆動してｎチャネル型ＭＩＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。また、降圧電圧ＶＳＬをプリチャージ電圧ＶＤＤ／２より低く設定することにより、ビット線を選択メモリセル中のトランジスタ（ＭＩＳＦＥＴ）ＱＭｍのソースとし、記憶素子ＭＲの抵抗によらず、トランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。【０１０９】
尚、図８は、ソース線ＣＳＬを駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからビット線ＢＬ１を駆動してもよい。この場合には、最初はワード線ＷＬ１が駆動されて選択トランジスタ（ＭＩＳＦＥＴ）ＱＭ１が導通するため、記憶素子ＭＲの端子電圧は０Ｖに確保される。その後、ビット線ＢＬを駆動すると、記憶素子ＭＲの端子電圧は０Ｖから大きくなるが、その値はビット線電圧で律則されるので、読み出し領域の範囲に収めることができる。【０１１０】
以上、メモリセルＭＣ１１を選択する例を示したが、同じビット線上のメモリセルは、それらのワード線電圧が接地電圧ＶＳＳに固定されているので選択されることはない。また、他のビット線はプリチャージ電圧ＶＤＤ／２に駆動されているので、残りのメモリセルも非選択状態に維持される。【０１１１】
以上の説明では、待機状態のワード線を接地電圧ＶＳＳとし、選択状態のビット線を降圧電圧ＶＳＬとしている。これらの電圧関係は、非選択メモリセルを通じて流れる電流が動作に影響を及ぼさないように設定する。すなわち、ビット線が選択され、ワード線が非選択のメモリセル、例えばメモリセルＭＣ１１を選択する際の非選択メモリセルＭＣ２１〜ＭＣｎ１のトランジスタ（ＭＩＳＦＥＴ）ＱＭが十分オフになるように設定すれば良い。ここで示したように、待機状態のワード線電圧を接地電圧ＶＳＳとし、選択ビット線の読出し直前の降圧電圧ＶＳＬを正の電圧とすることにより、トランジスタＱＭのしきい値電圧を低くできる。場合によっては、選択されたビット線を接地電圧ＶＳＳとして、待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタ（ＭＩＳＦＥＴ）ＱＭのしきい値電圧を低くできる。待機時のワード線用に負電圧を発生させる必要があるが、選択時のビット線の電圧が、外部から印加される接地電圧ＶＳＳであるため安定させ易い。トランジスタ（ＭＩＳＦＥＴ）ＱＭのしきい値電圧を十分高くすれば、選択時のビット線と待機状態のワード線を接地電圧ＶＳＳとしても良い。その場合、外部から印加される接地電圧ＶＳＳである上に、待機状態のワード線の容量が安定化容量として働くために、選択時のビット線の電圧をさらに安定なものにできる。【０１１２】
更に、図９に従い、図１に示したアレイ構成を用いたメモリセルの書き込み動作について説明する。但し、図９は、メモリセルＭＣ１１を選択する場合の動作波形（電圧印加波形）である。まず、プリチャージを終了してから接地電圧ＶＳＳとなっている書換イネーブル信号ＷＥを電源電圧ＶＤＤに駆動して書換回路ＰＲＧＣＡを活性化することにより、入出力線Ｉ／Ｏを書き込みデータに応じた電圧に駆動する。図９では、データ‘１’を書き込む場合に、降圧電圧ＶＳＬとなっている入出力線Ｉ／Ｏを電源電圧ＶＤＤに駆動し、データ‘０’を書き込む場合に、降圧電圧ＶＳＬとなっている入出力線Ｉ／Ｏを接地電圧ＶＳＳに駆動する例が示されている。次に、メモリセルＭＣ１１の選択動作は、読み出し動作と同じように行われ、選択されたビット線ＢＬ１が、入出力線Ｉ／Ｏと同じ電圧に駆動されることにより、書き込み電流ＩＷＣが発生される。‘０’書き込みの場合、リセット電流がメモリセルＭＣ１１内を、共通ソース線ＣＳＬからビット線ＢＬ１の向きに流れる。反対に、‘１’書き込みの場合、セット電流が、メモリセルＭＣ１１内を、ビット線ＢＬ１から共通ソース線ＣＳＬの向きに流れる。以上の、構成と動作により、データに応じた向きに電流を流す書換動作が可能となる。このような動作により、理想的なイオン伝導が行われるので、セット時間短縮と書換回数向上を実現することができる。【０１１３】
次に、本実施の形態の半導体装置の製造工程について、図面を参照して説明する。図１０〜図１８は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図３に対応する領域が示されている。なお、理解を簡単にするために、図１４〜図１８では、図１３の絶縁膜２１およびそれより下の構造に対応する部分は図示を省略している。【０１１４】
まず、図１０に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁体からなる素子分離領域２を形成する。素子分離領域２を形成することにより、半導体基板１の主面には、素子分離領域２によって周囲を規定された活性領域が形成される。【０１１５】
次に、半導体基板１の主面にｐ型ウエル３ａ，３ｂとｎ型ウエル４を形成する。このうち、ｐ型ウエル３ａはメモリ領域１Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１Ｂに形成される。例えば半導体基板１の一部にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどによりｐ型ウエル３ａ，３ｂを形成し、半導体基板１の他の一部にｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ型ウエル４を形成することができる。【０１１６】
次に、例えば熱酸化法などを用いて、半導体基板１のｐ型ウエル３ａ，３ｂおよびｎ型ウエル４の表面に薄い酸化シリコン膜などからなるゲート絶縁膜用の絶縁膜５を形成する。絶縁膜５として酸窒化シリコン膜などを用いることもできる。絶縁膜５の膜厚は、例えば１．５〜１０ｎｍ程度とすることができる。【０１１７】
次に、ｐ型ウエル３ａ，３ｂおよびｎ型ウエル４の絶縁膜５上にゲート電極６ａ，６ｂ，６ｃを形成する。例えば、絶縁膜５上を含む半導体基板１の主面の全面上に導電体膜として低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエッチング法などを用いてその多結晶シリコン膜をパターン化することにより、パターニングされた多結晶シリコン膜（導電体膜）からなるゲート電極６ａ，６ｂ，６ｃを形成することができる。ゲート電極６ａの下に残存する絶縁膜５がゲート絶縁膜５ａとなり、ゲート電極６ｂの下に残存する絶縁膜５がゲート絶縁膜５ｂとなり、ゲート電極６ｃの下に残存する絶縁膜１５がゲート絶縁膜５ｃとなる。なお、成膜時または成膜後に不純物をドーピングすることにより、ゲート電極６ａ，６ｂはｎ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成され、ゲート電極６ｃはｐ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成される。【０１１８】
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル３ａのゲート電極６ａの両側の領域にｎ−型半導体領域７ａを形成し、ｐ型ウエル３ｂのゲート電極６ｂの両側の領域にｎ−型半導体領域７ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル４のゲート電極６ｃの両側の領域にｐ−型半導体領域７ｃを形成する。【０１１９】
次に、ゲート電極６ａ，６ｂ，６ｃの側壁上に、サイドウォール８ａ，８ｂ、８ｃを形成する。サイドウォール８ａ，８ｂ、８ｃは、例えば、半導体基板１上に酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。【０１２０】
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル３ａのゲート電極６ａおよびサイドウォール８ａの両側の領域にｎ＋型半導体領域９ａを形成し、ｐ型ウエル３ｂのゲート電極６ｂおよびサイドウォール８ｂの両側の領域にｎ＋型半導体領域９ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル４のゲート電極６ｃおよびサイドウォール８ｃの両側の領域にｐ＋型半導体領域９ｃを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。【０１２１】
これにより、メモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域として機能するｎ型の半導体領域１０，１１と、共通のソース領域として機能するｎ型の半導体領域１２とが、それぞれ、ｎ＋型半導体領域９ａおよびｎ−型半導体領域７ａにより形成される。そして、周辺回路領域１ＢのＭＩＳＦＥＴＱＮのドレイン領域として機能するｎ型の半導体領域とソース領域として機能するｎ型の半導体領域とが、それぞれ、ｎ＋型半導体領域９ｂおよびｎ−型半導体領域７ｂにより形成され、ＭＩＳＦＥＴＱＰのドレイン領域として機能するｐ型の半導体領域とソース領域として機能するｐ型の半導体領域とが、それぞれ、ｐ＋型半導体領域９ｃおよびｐ−型半導体領域７ｃにより形成される。【０１２２】
次に、ゲート電極６ａ，６ｂ，６ｃ、ｎ＋型半導体領域９ａ，９ｂおよびｐ＋型半導体領域９ｃの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極６ａ，６ｂ，６ｃ、ｎ＋型半導体領域９ａ，９ｂおよびｐ＋型半導体領域９ｃの表面に、それぞれ金属シリサイド層１５を形成する。その後、未反応のコバルト膜（金属膜）は除去する。【０１２３】
このようにして、図１０の構造が得られる。ここまでの工程により、メモリ領域１Ａに、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２が形成され、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴＱＮとｐチャネル型のＭＩＳＦＥＴＱＰとが形成される。従って、メモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２と周辺回路領域１ＢのＭＩＳＦＥＴＱＮ，ＱＰとは、同じ製造工程で形成することができる。【０１２４】
次に、図１１に示されるように、半導体基板１上にゲート電極６ａ，６ｂ，６ｃを覆うように絶縁膜（層間絶縁膜）２１を形成する。絶縁膜２１は、例えば酸化シリコン膜などからなる。絶縁膜２１を複数の絶縁膜の積層膜により形成することもできる。絶縁膜２１の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜２１の上面を平坦化する。これにより、メモリ領域１Ａと周辺回路領域１Ｂとで、絶縁膜２１の上面の高さがほぼ一致する。【０１２５】
次に、フォトリソグラフィ法を用いて絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２１をドライエッチングすることにより、絶縁膜２１にコンタクトホール２２を形成する。コンタクトホール３２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域９ａ，９ｂおよびｐ＋型半導体領域９ｃ（の表面に近接した金属シリサイド層２５）の一部やゲート電極６ａ，６ｂ，６ｃ（の表面に近接した金属シリサイド層１５）の一部などが露出される。【０１２６】
次に、コンタクトホール２２内に、プラグ２３を形成する。この際、例えば、コンタクトホール２２の内部を含む絶縁膜２１上に導電性バリア膜２３ａをスパッタリング法などによって形成した後、タングステン膜２３ｂをＣＶＤ法などによって導電性バリア膜２３ａ上にコンタクトホール２２を埋めるように形成し、絶縁膜２１に近接した不要なタングステン膜２３ｂおよび導電性バリア膜２３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール２２内に残存して埋め込まれたタングステン膜２３ｂおよび導電性バリア膜２３ａからなるプラグ２３を形成することができる。【０１２７】
次に、図１２に示されるように、プラグ２３が埋め込まれた絶縁膜２１上に、絶縁膜２４を形成する。それから、フォトリソグラフィ法を用いて絶縁膜２４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２４をドライエッチングすることにより、絶縁膜２４に配線溝（開口部）２５を形成する。配線溝２５の底部では、プラグ２３の上面が露出される。なお、配線溝２５のうち、メモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）上に形成されたプラグ２３を露出する配線溝２５、すなわち開口部２５ａは、溝状のパターンではなく、そこから露出するプラグ２３の平面寸法よりも大きな寸法の孔（接続孔）状のパターンとして形成することができる。また、本実施の形態では、開口部２５ａを他の配線溝２５と同時に形成しているが、開口部２５ａ形成用のフォトレジストパターンと他の配線溝２５形成用のフォトレジストパターンとを別に用いることで、開口部２５ａと他の配線溝２５とを異なる工程で形成することもできる。【０１２８】
次に、配線溝２５内に配線２７を形成する。この際、例えば、配線溝２５の内部（底部および側壁上）を含む絶縁膜２４上に導電性バリア膜２６ａをスパッタリング法などにより形成した後、タングステン膜などからなる主導体膜２６ｂをＣＶＤ法などによって導電性バリア膜２６ａ上に配線溝２５を埋めるように形成し、絶縁膜２４に近接した不要な主導体膜２６ｂおよび導電性バリア膜２６ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、配線溝２５内に残存して埋め込まれた主導体膜２６ｂおよび導電性バリア膜２６ａからなる配線２７を形成することができる。【０１２９】
配線２７のうち、メモリ領域１Ａの開口部２５ａ内に形成された配線２７ａは、プラグ２３を介してメモリ領域１ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域１０，１１）に電気的に接続される。配線２７ａは、半導体基板１上に形成された半導体素子間を接続するように絶縁膜２１上に延在しているのではなく、プラグ３５とプラグ２３とを電気的に接続するために絶縁膜２１上に局所的に存在してプラグ３５とプラグ２３との間に介在している。このため、配線２７ａは、配線ではなく、接続用導体部（コンタクト電極）とみなすこともできる。また、メモリ領域１Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域１２（ｎ＋型半導体領域９ａ）にプラグ２３を介して接続されたソース配線２７ｂが、配線２７により形成される。【０１３０】
配線２７は、上記のような埋め込みタングステン配線に限定されず種々変更可能であり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることもできる。【０１３１】
次に、図１３に示されるように、配線２７が埋め込まれた絶縁膜２４上に、絶縁膜（層間絶縁膜）３１およびはがれ防止膜３２を順に形成する。はがれ防止膜３２の膜厚は、絶縁膜３１の膜厚よりも薄い。また、絶縁膜３１は、例えば酸化シリコン膜などにより形成でき、はがれ防止膜３２は、例えば酸化タンタルなど（Ｔａ２Ｏ５に近い組成）などの遷移金属の酸化物などにより形成することができる。【０１３２】
次に、フォトリソグラフィ法を用いてはがれ防止膜３２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、はがれ防止膜３２および絶縁膜３１をドライエッチングすることにより、はがれ防止膜３２および絶縁膜３１にスルーホール（開口部、接続孔、貫通孔）３４を形成する。スルーホール３４は、メモリ領域１Ａに形成され、スルーホール３４の底部では、上記配線２７ａの上面が露出される。【０１３３】
次に、スルーホール３４内に、プラグ３５を形成する。この際、例えば、スルーホール３４の内部を含むはがれ防止膜３２上に導電性バリア膜３５ａをスパッタリング法などによって形成した後、タングステン膜３５ｂをＣＶＤ法などによって導電性バリア膜３５ａ上にスルーホール３４を埋めるように形成し、はがれ防止膜３２に近接した不要なタングステン膜３５ｂおよび導電性バリア膜３５ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール３４内に残存して埋め込まれたタングステン膜３５ｂおよび導電性バリア膜３５ａからなるプラグ３５を形成することができる。このように、プラグ３５は、はがれ防止膜３２および絶縁膜３１に形成された開口部（スルーホール３４）に導電体材料を充填して形成される。【０１３４】
本実施の形態では、タングステン膜３５ｂを用いてスルーホール３４内を埋め込んでプラグ３５を形成したが、ＣＭＰ処理したときのプラグ３５の上面の平坦性が高くなるような金属（ＣＭＰ平坦性のよい金属）の膜をタングステン膜３５ｂの代わりに用いることもできる。例えば、上記ＣＭＰ平坦性のよい金属として、結晶粒径の小さいモリブデン（Ｍｏ）膜をタングステン膜３５ｂの代わりに用いることができる。これにより、プラグ３５の上面の凹凸を抑え、メモリセル素子の電気特性の均一性、書き換え回数信頼性および耐高温動作特性をより向上させることができる。【０１３５】
また、他の形態として、絶縁膜３１の形成後、はがれ防止膜３２を形成することなくスルーホール３４およびプラグ３５を形成し、その後、プラグ３５の上面上を含む絶縁膜３１上に、はがれ防止膜３２を形成することもできる（上記図７のような構造の場合）。【０１３６】
また、プラグ３５の上面に、薄い絶縁膜を形成してもよい。例えば、酸化シリコン膜、窒化シリコン、は酸化ゲルマニウム膜または酸化アルミニウム膜などをプラグ３５の上面に形成することができる。また、プラグ３５の上面が高抵抗となるように、例えばプラグ３５を構成するタングステン膜３５ｂの表面（上面）を酸化あるいは窒化して、プラグ３５の上面に酸化タングステン膜または窒化タングステン膜を形成してもよい。【０１３７】
次に、図１４に示されるように、はがれ防止膜３２上に、プラグ３５上を覆うように、第１の構成物と第２の構成物からなる第２構成物放出層４５を形成する。第１の構成物と第２の構成物からなる第２構成物放出領域４５の形成工程は、後でより詳細に説明する。なお、上記のように、図１４〜図１８では、図１３の絶縁膜２１およびそれより下の構造に対応する部分は図示を省略している。【０１３８】
次に、図１５に示されるように、第１の構成物と第２の構成物からなる第２構成物放出領域４５上に固体電解質領域４６を形成し、固体電解質領域４６上に上部電極４７を形成する。固体電解質領域４６は、カルコゲナイド材料膜などからなり、その膜厚（堆積膜厚）は、例えば５０〜２００ｎｍ程度とすることができる。上部電極４７は、金属層のような導電体層からなり、例えばタングステン（Ｗ）膜またはタングステン合金膜などにより形成することができ、その膜厚（堆積膜厚）は、例えば５０〜２００ｎｍ程度とすることができる。【０１３９】
次に、上部電極４７上に絶縁膜５１を形成する。絶縁膜５１は、例えば酸化シリコン膜などからなり、その膜厚（堆積膜厚）は、例えば２５０〜５００ｎｍ程度とすることができる。絶縁膜５１は、固体電解質領域４６を構成するカルコゲナイド材料の昇華が起こらない温度、例えば４００℃以下の温度で成膜することが好ましい。これにより、絶縁膜５１の成膜時の固体電解質領域４６の昇華を防止できる。【０１４０】
次に、図１６に示されるように、フォトリソグラフィ法を用いてメモリ領域１Ａの絶縁膜５１上にフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして、絶縁膜５１をドライエッチングしてパターニングする。それから、そのフォトレジストパターンを除去した後、パターニングされた絶縁膜５１をハードマスク（エッチングマスク）として用いて、上部電極４７、固体電解質領域４６および第１の構成物と第２の構成物からなる第２構成物放出領域４５をドライエッチングしてパターニングする。これにより、パターニングされた上部電極４７、固体電解質領域４６および第１の構成物と第２の構成物からなる第２構成物放出領域４５の積層膜からなる抵抗素子４８が形成（加工）される。なお、上部電極４７、固体電解質領域４６および第１の構成物と第２の構成物からなる第２構成物放出領域４５をドライエッチングする際には、はがれ防止膜３２をエッチングストッパ膜として用いることができる。【０１４１】
次に、図１７に示されるように、はがれ防止膜３２上に、抵抗素子４８およびそれに近接した絶縁膜５１を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５２を形成する。絶縁膜５２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜５２の上面を平坦化する。【０１４２】
次に、フォトリソグラフィ法を用いて絶縁膜５２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜５２および絶縁膜５１をドライエッチングすることにより、絶縁膜５２および絶縁膜５１にスルーホール（開口部、接続孔、貫通孔）５３を形成する。スルーホール５３は、メモリ領域１Ａに形成され、スルーホール５３の底部では、抵抗素子４８の上部電極４７の上面が露出される。その後、フォトレジストパターンを除去する。【０１４３】
次に、フォトリソグラフィ法を用いて絶縁膜５２上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜５２、はがれ防止膜３２および絶縁膜３１をドライエッチングすることにより、絶縁膜５２、はがれ防止膜３２および絶縁膜３１にスルーホール（開口部、接続孔、貫通孔）５５を形成する。スルーホール５５は、周辺回路領域１Ｂに形成され、スルーホール５５の底部では、配線２７の上面が露出される。その後、フォトレジストパターンは除去する。なお、先にスルーホール５５を形成してから、上記スルーホール５３を形成することもできる。また、スルーホール５３とスルーホール５５とは、深さが異なるため、異なる工程で形成することが好ましいが、同じ工程で形成することも可能である。【０１４４】
次に、スルーホール５３，５５内に、プラグ５４，５６を形成する。この際、例えば、スルーホール５３，５５の内部を含む絶縁膜５２上に導電性バリア膜５７ａをスパッタリング法などによって形成した後、タングステン膜５７ｂをＣＶＤ法などによって導電性バリア膜５７ａ上にスルーホール５３，５５を埋めるように形成し、絶縁膜５２に近接した不要なタングステン膜５７ｂおよび導電性バリア膜５７ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、スルーホール５３内に残存して埋め込まれたタングステン膜５７ｂおよび導電性バリア膜５７ａからなるプラグ５４と、スルーホール５５内に残存して埋め込まれたタングステン膜５７ｂおよび導電性バリア膜５７ａからなるプラグ５６とを形成することができる。タングステン膜５７ｂの代わりに、アルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）などを用いることもできる。このように、プラグ５４，５６は、絶縁膜に形成された開口部（スルーホール５３，５５）に導電体材料を充填して形成される。【０１４５】
本実施の形態では、スルーホール５３，５５を形成した後、同じ工程でプラグ５４，５６を形成しており、これにより、製造工程数を低減することができる。他の形態として、スルーホール５３またはスルーホール５５の一方を形成してからそのスルーホールを埋めるプラグ（プラグ５４またはプラグ５６の一方）を形成し、その後、スルーホール５３またはスルーホール５５の他方を形成してそのスルーホールを埋めるプラグ（プラグ５４またはプラグ５６の他方）を形成することもできる。【０１４６】
次に、図１８に示されるように、プラグ５４，５６が埋め込まれた絶縁膜５２上に、第２層配線として配線６２を形成する。例えば、プラグ５４，５６が埋め込まれた絶縁膜５２上に、導電性バリア膜６１ａとアルミニウム膜またはアルミニウム合金膜６１ｂとをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線６２を形成することができる。配線６２は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線または銅配線（埋込銅配線）などとすることもできる。メモリ領域１Ａでは、配線６２により、ビット線として機能する配線（ビット線、ビット線配線）６２ａが形成される。【０１４７】
その後、絶縁膜５２上に、配線６２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。そして、４００℃〜４５０℃程度の水素アニールが行われた後に、半導体装置（半導体メモリ装置）が完成する。【０１４８】
次に、第１の構成物と第２の構成物からなる第２構成物放出領域４５の形成工程について、より詳細に説明する。図１９〜図２５は、本実施の形態の半導体装置の製造工程のうち、第１の構成物と第２の構成物からなる第２構成物放出領域４５の形成工程中の要部断面図であり、メモリ領域１Ａのプラグ３５の上部近傍領域、すなわち図４に対応する領域が示されている。図１９〜図２５の絶縁膜７１は、絶縁膜３１に対応するが、はがれ防止膜３２も絶縁膜７１に含めて図示している。【０１４９】
上記図１０〜図１３の工程を行って、上記図１３に対応する図１９の構造が得られた後、図２０に示されるように、半導体基板１の主面の全面上に、すなわちプラグ３５が埋め込まれた絶縁膜７１に、電極部分４３形成用の材料膜（第１材料膜）４１を形成（堆積）する。材料膜４１によって電極部分４３が形成されるので、材料膜４１は、第１の構成物（金属または半導体の酸化物）を構成する元素と、第２の構成物（ＣｕまたはＡｇ）を構成する元素とにより形成されている必要がある。このため、材料膜４１は、第１の構成物を形成するための金属元素または半導体元素と、第１の構成物を形成するための酸素元素と、第２の構成物を形成するための銅（Ｃｕ）または銀（Ａｇ）とにより、構成されている。例えばＣｕ６０Ｔａ１０Ｏ３０膜（銅（Ｃｕ）とタンタル（Ｔａ）と酸素（Ｏ）の原子比がそれぞれ６０原子％と１０原子％と３０原子％の膜）により材料膜４１を形成することができ、例えばスパッタリング法などにより堆積することができる。材料膜４１は、堆積膜厚は、例えば３０〜５０ｎｍ程度とすることができる。【０１５０】
次に、材料膜４１上に、チタン（Ｔｉ）膜４２（マスク層、第２材料膜）を形成する。すなわち、材料膜４１に近接したチタン膜４２を形成する。チタン膜４２は、後述するように、材料膜４１をエッチング（スパッタエッチング）する際に、マスク（エッチングマスク）として作用させる材料膜である。チタン膜４２は、堆積膜厚が数ｎｍ（例えば５ｎｍ程度）と薄く形成され、スパッタリング法などにより形成することができる。このため、チタン膜４２の堆積膜厚は、材料膜４１の堆積膜厚よりも薄い。チタン膜４２は、薄いので、面内で完全に連続的な膜にはならず、材料膜４１上に局所的に粒状に堆積される。【０１５１】
次に、半導体基板１の主面に対して、エッチング、好ましくはスパッタエッチングを行う。この際、Ａｒ（アルゴン）イオンを用いたスパッタエッチングを行えば、より好ましい。すなわち、Ａｒイオンなどを用いた物理的な衝撃（イオン衝撃）により、エッチングを行う。これにより、図２１に示されるように、チタン膜４２および材料膜４１がスパッタされてエッチングされる。なお、図２１では、スパッタエッチング、すなわち材料膜４１およびチタン膜４２の積層膜に対して飛行するＡｒイオンを矢印７５で模式的に示してある。【０１５２】
このスパッタエッチングでは、チタン膜４２はＡｒのイオン衝撃を受けても飛散しにくい（スパッタされにくい、エッチングされにくい、スパッタエッチングされにくい）ので、粒状のチタン膜４２がマスク（エッチングマスク、スパッタエッチングマスク）として作用する。このマスクとしての作用は、チタン膜４２自身がスパッタエッチングにより除去されるまで継続する。一方、チタン膜４１に比べて、材料膜４１は、チタン膜４２はＡｒのイオン衝撃を受けると飛散しやすい（スパッタされやすい、エッチングされやすい、スパッタエッチングされやすい）。このため、図２１に示されるように、材料膜４１は、粒状のチタン膜４２によって覆われていない領域ではスパッタエッチングにより除去され、粒状のチタン膜４２によって覆われている領域では、チタン膜４２がマスクとして作用することにより、材料膜４１が残存する。そして、チタン膜４１がスパッタエッチングされて無くなった後も、若干スパッタエッチングを継続するが、材料膜４１が完全に除去される前にスパッタエッチングを終了する。これにより、図２２に示されるように、材料膜４１が、複数のドーム状の電極部分４３に分割され、電極部分４３となる部分以外の材料膜４１が除去される。【０１５３】
また、材料膜４１上にチタン膜４２を堆積したときに、粒状のチタン膜４２同士が繋がっていた場合でも、チタン膜４２の堆積膜厚が薄ければ、チタン膜４２は粒界で膜厚が薄くなるため、Ａｒイオンのスパッタエッチングの際には、チタン膜４２の粒界からエッチングされてゆき、チタン膜４２が粒状になって、この粒状のチタン膜４２がマスクとして作用することになる。このため、図２１から図２２のようにスパッタエッチングが進行して、材料膜４１が、複数のドーム状（半円状）の電極部分４３に分割される。【０１５４】
また、材料膜４１がスパッタエッチングにより部分的に除去されて下地のプラグ３５の上面が露出したとしても、プラグ３５を構成するタングステン膜３５ｂはＡｒのイオン衝撃を受けても飛散しにくい（スパッタエッチングされにくい）ので、プラグ３５の上面がスパッタエッチングされるのを抑制または防止することもできる。【０１５５】
このように、チタン膜４２をマスクとして作用させたエッチング（スパッタエッチング）により、材料膜４１を複数のドーム状の電極部分４３に分割することができる。材料膜４１を分割して形成された複数の電極部分４３のうちの少なくとも１つ、すなわちプラグ３５上に位置する電極部分４３が、上記のように記憶素子の電極（固体電解質領域４６へ金属元素７３を供給する電極）となる。【０１５６】
次に、図２３に示されるように、フォトリソグラフィ法を用いて半導体基板１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、プラグ３５上以外の領域の電極部分４３を除去し、プラグ３５に近接した電極部分４３を残す。その後、フォトレジストパターンは除去する。【０１５７】
次に、図２４に示されるように、半導体基板１の主面上に、電極部分４３間を埋めて電極部分４３を覆うように、酸化シリコン膜または酸化アルミニウムなどからなる絶縁膜４４ａをスパッタリング法などにより形成し、ＣＭＰ法またはエッチング（スパッタエッチング）などを用いて電極部分４３に近接した絶縁膜４４ａを除去して、電極部分４３の頂部（上部、上面）を露出させる。この際、電極部分４３の周囲には絶縁膜４４ａを残し、残存する絶縁膜４４ａが絶縁膜４４になる。このようにして、電極部分４３の頂部を絶縁膜４４から露出させ、電極部分４３間または周囲に絶縁膜４４を残すことにより、電極部分４３が埋め込まれた絶縁膜４４からなる第１の構成物と第２の構成物からなる第２構成物放出領域４５が形成される。【０１５８】
ＣＭＰ法を用いて電極部分４３に近接した絶縁膜４４ａを除去する場合は、電極部分４３の頂部が露出するまで絶縁膜４４を研磨すればよい。また、絶縁膜４４ａの堆積時には、下地の電極部分４３の形状を反映し、電極部分４３の上部で絶縁膜４４ａが突起状となる。このため、スパッタエッチングを用いて電極部分４３に近接した絶縁膜４４ａを除去する場合は、絶縁膜４４ａの突起部はスパッタエッチングの電界集中によりエッチングされ易いことを利用して、電極部分４３の上部の絶縁膜４４ａを選択的にエッチングすることにより、絶縁膜４４から電極部分４３の頂部を露出させることができる。【０１５９】
その後、上記図１５〜図１８に示される工程が行われる。すなわち、図１５の工程段階に対応する図２５に示されるように、第１の構成物と第２の構成物からなる第２構成物放出領域４５上に（すなわち電極部分４３および絶縁膜４４上に）、固体電解質領域４６、上部電極４７および絶縁膜５１を順に形成する。これにより、第２構成物放出領域４５（電極部分４３および絶縁膜４４）に近接した固体電解質領域４６が形成され、固体電解質領域４６に近接した上部電極４７が形成される。固体電解質領域４６は、上記のように、カルコゲナイドまたは酸化物を主成分とする層であり、カルコゲナイド層であればより好ましい。例えば、Ｃｕ１０Ｍｏ３０Ｓ６０膜、Ｃｕ１０Ｍｏ３５Ｓ５５膜、Ｃｕ１０Ｔａ３０Ｓ６０膜あるいはＡｇ１０Ｍｏ３０Ｓ６０膜などにより、固体電解質領域４６を形成することができる。なお、Ｃｕ１０Ｍｏ３０Ｓ６０膜は、銅（Ｃｕ）とモリブデン（Ｍｏ）と硫黄（Ｓ）の原子比がそれぞれ１０原子％と３０原子％と６０原子％の膜であり、Ｃｕ１０Ｍｏ３５Ｓ５５膜は、銅（Ｃｕ）とモリブデン（Ｍｏ）と硫黄（Ｓ）の原子比がそれぞれ１０原子％と３５原子％と５５原子％の膜である。また、Ｃｕ１０Ｔａ３０Ｓ６０膜は、銅（Ｃｕ）とタングステン（Ｔａ）と硫黄（Ｓ）の原子比がそれぞれ１０原子％と３０原子％と６０原子％の膜であり、Ａｇ１０Ｍｏ３０Ｓ６０膜は、銀（Ａｇ）とタングステン（Ｔａ）と硫黄（Ｓ）の原子比がそれぞれ１０原子％と３０原子％と６０原子％の膜である。固体電解質領域４６は、スパッタリング法などにより形成することができる。上部電極４３は、例えばタングステン（Ｗ）膜などの導電体膜（金属膜）からなり、スパッタリング法などにより形成できる。【０１６０】
また、材料膜４１は、堆積時は非晶質であるが、材料膜４１堆積後の半導体装置の製造工程中の種々の加熱工程により材料膜４１やそれによって形成された電極部分４３が結晶化される。これにより、上記図５に示されるように、電極部分４３の第１の構成物（例えば酸化タンタル）により構成された第１の部分４３ａは、第１の構成物（例えば酸化タンタル）の微細粒子あるいは微結晶となり、第１の部分４３ａの隙間に、第２の構成物（銅または銀）により構成された第２の部分４３ｂが存在した状態となる。【０１６１】
また、上記図２３のエッチング工程を省略し、プラグ３５上以外の領域にも電極部分４３を残存させることもでき、この場合、プラグ３５上だけでなく、第１の構成物と第２の構成物からなる第２構成物放出領域４５の面内の全体に電極部分４３が存在し、上記図７のような構造が得られる。【０１６２】
このような本実施の形態の構造および製造方法により、情報の記憶が可能な半導体装置において、駆動電圧や駆動電流を下げることができる。また、書換え可能回数を増大させることができる。また、高速セットが可能になる。また、低製造コストで再現性を良くすることができる。従って、情報の記憶が可能な半導体装置の性能を向上させることができる。【０１６３】
また、本実施の形態では、固体電解質領域４６よりもトランジスタに近い側、すなわち固体電解質領域４６とＭＩＳＦＥＴＱＭ１，ＱＭ２との間に、プラグ状電極である電極部分４３を設けているが、他の形態として、固体電解質領域４６よりもトランジスタ側から遠い側、すなわち固体電解質領域４６とプラグ５４との間に、プラグ状電極である電極部分４３を設けることもできる。この場合、第１の構成物と第２の構成物からなる第２構成物放出領域４５と上部電極４７とを入れ換え、ＭＩＳＦＥＴＱＭ１，ＱＭ２に接続されたプラグ３５と上層の配線６２ａに接続されたプラグ５４の間に、上部電極４７、固体電解質領域４６および第１の構成物と第２の構成物からなる第２構成物放出領域４５が、下（プラグ３５に近い側）から順に形成されることになる。但し、本実施の形態のように固体電解質領域４６よりもトランジスタに近い側（固体電解質領域４６とＭＩＳＦＥＴＱＭ１，ＱＭ２との間）にプラグ状電極である電極部分４３を設けた方が、リセット時の電流を約３０％程度低減することができるので、より好ましい。また、本実施の形態のように固体電解質領域４６よりもトランジスタに近い側にプラグ状電極である電極部分４３を設けた方が、プラグ状電極である電極部分４３を含む第１の構成物と第２の構成物からなる第２構成物放出領域４５の形成が容易である。【０１６４】
以上、本実施の形態では、１個のカルコゲナイド材料による記憶素子（固体電解質固体電解質領域４６）と１個のトランジスタ（ＭＩＳＦＥＴＱＭ１またはＱＭ２）とで構成されるメモリセルを有するイオンプラグメモリについて主に説明してきたが、メモリセルの構成は、これに限定されない。本実施の形態の記憶素子は、１００万回以上の書き換えが可能で、高い歩留まりで製造できる。また、カルコゲナイドの固体電解質領域４６に隣接して、ＴｉＡｌＮ等の遷移金属の窒化物やＣｒ−Ｏなどの酸化物等のバリア膜を形成したり、固体電解質領域４６の材料としてＺｎまたはＣｄの含有量が１０原子％以上で融点が１０００℃以上のカルコゲナイド系の材料を使用したり、上部電極４７としてチタンとタングステンの合金膜（例えばＷ８０Ｔｉ２０（タングステンが８０原子％でチタンが２０原子％の合金）など）あるいはそれとタングステン膜との積層膜とを用いるなどすれば、更に書換え可能回数を増大できるという利点を得られる。あるいは熱の拡散を抑制する目的で、例えば、ＩＴＯ（インジウムとスズの酸化物の混合物）のような熱伝導率の悪い導電膜をカルコゲナイド（固体電解質領域４６）と上部電極４７との間に挟むことも、勿論可能である。また、下部のコンタクト（プラグ３５）の上部の発熱材は、ＴｉＡｌＮの代わりにＺｎ−Ｔｅ系などの材料を用いると、この部分のジュール発熱によって固体電解質領域４６下部を補助加熱することができ、Ｗコンタクトの場合に比べてリセット電流の約３０％の低減と良好な多数回書き換え特性が得られる。【０１６５】
（実施の形態２）
図２６は、本実施の形態の半導体装置の要部断面図である。図２６は、上記実施の形態１の図３に対応するものであるが、絶縁膜２１およびそれよりも下の構造は、上記実施の形態１（図３）と同様であるので、図面を見易くするために図示を省略している。【０１６６】
上記実施の形態１では、固体電解質領域４６および上部電極（上部電極領域）４７の積層膜は、ほぼ平坦に形成されていた。本実施の形態では、固体電解質領域４６および上部電極４７の積層膜に凹凸を設けている。【０１６７】
配線２７が埋め込まれた絶縁膜２４上には、絶縁膜３１が形成され、絶縁膜３１上に、はがれ防止膜３２が形成されているが、本実施の形態では、図２６に示されるように、メモリ領域１Ａにおいて、はがれ防止膜３２上に、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）８１が形成されている。本実施の形態では、スルーホール３４は、メモリ領域１Ａにおいて、絶縁膜３１、はがれ防止膜３２および絶縁膜８１を貫通するように形成さており、スルーホール３４内にプラグ３５が形成されている。メモリセル領域１Ａにおける絶縁膜８１は、図３のように、メモリセルビットごとに、パターニングによって分離されていれば、より好ましい。このため、絶縁膜８１は、プラグ３５の周囲にのみ、設けられている。【０１６８】
メモリ領域１Ａにおいて、プラグ３５の上面および絶縁膜８１の上面上に第１の構成物と第２の構成物からなる第２構成物放出領域４５が形成されている。プラグ３５上に少なくとも一つの電極部分４３が存在することは、上記実施の形態１と同様である。第１の構成物と第２の構成物からなる第２構成物放出領域４５上を含むはがれ防止膜３２上に固体電解質領域４６が形成され、固体電解質領域４６上に上部電極４７が形成され、上部電極４７上に絶縁膜５１が形成されている。配線６２と上部電極４７とを接続するプラグ５４は、上部電極４７の平坦な領域上に形成されている。【０１６９】
他の構成は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。【０１７０】
本実施の形態では、プラグ３５の周囲に局所的に絶縁膜８１を設けることで、プラグ３５の上部および絶縁膜８１からなる凸部を、絶縁膜３１およびはがれ防止膜３２の積層膜上に形成し、この凸部上に第１の構成物と第２の構成物からなる第２構成物放出領域４５を形成し、第１の構成物と第２の構成物からなる第２構成物放出領域４５を含む凸部（後述の凸部８２に対応）を覆うように、固体電解質領域４６および上部電極４７を形成している。このため、固体電解質領域４６および上部電極４７は、凸部（８２）の上部に位置して平坦な領域（平坦領域、第１領域）８３ａと、平坦な領域８３ａの周囲で平坦な領域８３ａに対して傾斜した領域（傾斜領域、段差部、第２領域）８３ｂを有している。プラグ３５上は平坦な領域８３ａであり、平坦な領域８３ａで、固体電解質領域４６とプラグ３５に近接した電極部分４３とが接触（隣接、対向）している。領域８３ｂは、凸部（８２）の段差（側壁）に応じて傾斜した段差状の領域である。領域８３ｂでは、平坦な領域８３ａよりも、固体電解質領域４６および上部電極４７の膜厚が薄くなる。【０１７１】
次に、本実施の形態の半導体装置の製造工程について、図面を参照して説明する。図２７〜図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１２までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１２に続く製造工程について説明する。なお、図２７〜図３２は、上記図２６に対応する領域が示されており、理解を簡単にするために、図２６と同様、絶縁膜２１およびそれより下の構造に対応する部分は図示を省略している。【０１７２】
上記実施の形態１と同様にして図１２に示される構造が形成された後、図２７に示されるように、配線２７が埋め込まれた絶縁膜２４上に、絶縁膜３１およびはがれ防止膜３２を順に形成し、はがれ防止膜３２上に、更に絶縁膜８１を形成する。絶縁膜８１の膜厚は、はがれ防止膜３２の膜厚よりも厚く、例えば酸化シリコン膜などにより形成できる。【０１７３】
次に、フォトリソグラフィ法を用いて絶縁膜８１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜８１、はがれ防止膜３２および絶縁膜３１をドライエッチングすることにより、絶縁膜８１、はがれ防止膜３２および絶縁膜３１にスルーホール３４を形成する。スルーホール３４は、メモリ領域１Ａに形成され、スルーホール３４の底部では、上記配線２７ａの上面が露出される。それから、上記実施の形態１と同様にして、スルーホール３４内にプラグ３５を形成する。【０１７４】
次に、図２８に示されるように、絶縁膜８１上に、プラグ３５上を覆うように、第１の構成物と第２の構成物からなる第２構成物放出領域４５を形成する。第１の構成物と第２の構成物からなる第２構成物放出領域４５の形成工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。【０１７５】
次に、図２９に示されるように、フォトリソグラフィ法を用いて第１の構成物と第２の構成物からなる第２構成物放出領域４５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、第１の構成物と第２の構成物からなる第２構成物放出領域４５および絶縁膜８１をドライエッチングする。この際、はがれ防止膜３２をエッチングストッパ膜として機能させることができる。このドライエッチング工程では、フォトレジストパターンを、プラグ３５を平面的に含み、プラグ３５の上面よりも少し大きい面積のパターンとすることで、プラグ３５およびプラグ３５の周囲（近傍）の絶縁膜８１と、第１の構成物と第２の構成物からなる第２構成物放出領域４５とを残し、他の領域の第１の構成物と第２の構成物からなる第２構成物放出領域４５および絶縁膜８１を除去する。これにより、プラグ３５の周囲に局所的に絶縁膜８１が残存し、プラグ３５の周囲以外では、絶縁膜８１が除去されて、上面が後退し、はがれ防止膜３２が露出する。このため、プラグ３５の上部と、プラグ３５の周囲の絶縁膜８１と、プラグ３５および絶縁膜８１の上面に近接した第１の構成物と第２の構成物からなる第２構成物放出領域４５とからなる凸部８２が形成される。【０１７６】
次に、図３０に示されるように、半導体基板１の主面上に（すなわち、はがれ防止膜３２上に）、凸部８２を覆うように、固体電解質領域４６、第１の構成物と第２の構成物からなる第２構成物放出領域４７および絶縁膜５１を順に形成する。固体電解質領域４６、上部電極４７および絶縁膜５１の形成工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。【０１７７】
凸部８２を覆うように固体電解質領域４６および第１の構成物と第２の構成物からなる第２構成物放出領域４７を形成する際には、固体電解質領域４６および上部電極４７は下地の凸部８２の形状を反映してほぼコンフォーマルに形成されるので、固体電解質領域４６および上部電極（上部電極領域）４７は、凸部８２の上部に位置して平坦な領域８３ａと、平坦な領域８３ａの周囲で傾斜した領域８３ｂを有することになる。しかしながら、凸部８２を覆うように成膜した場合、平坦な領域に堆積された膜の膜厚に比べて、凸部８２の側壁上に堆積された膜の膜厚は、薄くなる傾向にある。このため、平坦な領域８３ａの固体電解質領域（固体電解質層）４６および上部電極４７の膜厚に比べて、凸部８２の側壁上に堆積された、傾斜した領域８３ｂの固体電解質領域４６および上部電極４７の膜厚は、薄くなる。【０１７８】
次に、図３１に示されるように、フォトリソグラフィ法を用いて絶縁膜５１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜５１をドライエッチングしてパターニングする。それから、そのフォトレジストパターンを除去した後、パターニングされた絶縁膜５１をハードマスク（エッチングマスク）として用いて、上部電極４７および固体電解質領域４６をドライエッチングしてパターニングする。この際に、はがれ防止膜３２をエッチングストッパ膜として用いることができる。【０１７９】
その後の工程は、上記実施の形態１とほぼ同様である。すなわち、図３２に示されるように、上記実施の形態１と同様にして、絶縁膜５２を形成し、スルーホール５３，５５を形成し、スルーホール５３，５５内にプラグ５４，５６を形成し、プラグ５４，５６が埋め込まれた絶縁膜５２上に配線６２を形成する。【０１８０】
本実施の形態でも、上記実施の形態１とほぼ同様の効果を得ることができる。更に本実施の形態では、固体電解質領域４６および上部電極４７に傾斜した領域８３ｂを設けている。この傾斜した領域８３ｂでは、平坦な領域８３ａよりも、固体電解質領域４６および上部電極４７の膜厚が薄くなるため、そして、傾斜した領域８３ｂでは結晶粒の配列が乱れる傾向が有るため、固体電解質領域４６および上部電極４７の膜面内の熱拡散量が下がり、断熱により昇温を容易にする効果や融解領域の広がり過ぎを防ぐ効果を得ることができる。すなわち、平坦な領域８３ａから、傾斜した領域８３ｂを越えて熱や電流が広がるのを抑制または防止できる。これにより、駆動電圧を更に下げることができる。傾斜した領域８３ｂでの固体電解質領域４６および上部電極４７の膜厚が、平坦な領域８３ａでの固体電解質領域４６および上部電極４７の膜厚の２０％以上８０％以下の範囲にあると、より好ましく、特に低電力化効果が顕著で、例えば２．２ボルト程度で駆動可能であった。また、凸部８２の上部に位置する平坦な領域８３ａの固体電解質領域４６の下面が、凸部８２から傾斜した領域８３ｂを越えて離れた領域の固体電解質領域４６の平均的な上面より高い位置にあれば、より好ましく、これにより、固体電解質領域４６の膜厚がいかなる値であっても、常に凸部による上記効果を得ることができる。この場合駆動電圧は更に下げることができ、例えば１．８ボルト程度とすることができた。【０１８１】
（実施の形態３）
図３３は、本実施の形態の半導体装置の要部断面図である。図３３は、上記実施の形態１の図３に対応するものであるが、絶縁膜２１およびそれよりも下の構造は、上記実施の形態１（図３）と同様であるので、図面を見易くするために図示を省略している。【０１８２】
上記実施の形態１では、固体電解質領域４６および上部電極４７の積層膜は、ほぼ平坦に形成されていた。本実施の形態では、固体電解質領域４６および上部電極層４７の積層膜に凹凸を設けている。【０１８３】
本実施の形態では、図２６に示されるように、メモリ領域１Ａにおいて、プラグ３５が埋め込まれた絶縁膜３１およびはがれ防止膜３２の積層膜上に、例えば酸化シリコン膜などからなる絶縁膜９１が形成されている。絶縁膜９１は、プラグ３５上およびその近傍には形成されていないが、その周囲に形成されている。周辺回路領域１Ｂには、絶縁膜９１は形成されていても、形成されていなくともよい。【０１８４】
メモリ領域１Ａにおいて、プラグ３５の上面および絶縁膜９１の上面上に第１の構成物と第２の構成物からなる第２構成物放出領域４５が形成されている。プラグ３５上に少なくとも一つの電極部分４３が存在することは、上記実施の形態１と同様である。第１の構成物と第２の構成物からなる第２構成物放出領域４５上に固体電解質領域４６が形成され、固体電解質領域４６上に上部電極４７が形成され、上部電極４７上に絶縁膜５１が形成されている。配線６２と上部電極４７とを接続するプラグ５４は、上部電極４７の平坦な領域上に形成されている。【０１８５】
他の構成は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。【０１８６】
本実施の形態では、プラグ３５上およびその近傍以外の領域で、はがれ防止膜３２上に絶縁膜８１を設けることで、絶縁膜９１の開口部による凹部（後述の凹部９２に対応）を形成し、凹部を覆うように、第１の構成物と第２の構成物からなる第２構成物放出領域４５、固体電解質領域４６および上部電極４７を形成している。このため、固体電解質領域４６および上部電極４７は、凹部（９２）の底部に位置して平坦な領域（平坦領域、第１領域）９３ａと、平坦な領域９３ａの周囲で平坦な領域９３ａに対して傾斜した領域（傾斜領域、段差部、第２領域）９３ｂを有している。プラグ３５は凹部（９２）の底に位置しているので、プラグ３５上は平坦な領域９３ａであり、平坦な領域９３ａで、固体電解質領域４６とプラグ３５に近接した電極部分４３とが接触（隣接、対向）している。領域９３ｂは、凹部（９２）の段差（内側壁）に応じて傾斜した段差状の領域である。領域９３ｂでは、平坦な領域９３ａよりも、固体電解質領域４６および上部電極４７の膜厚が薄くなる。【０１８７】
次に、本実施の形態の半導体装置の製造工程について、図面を参照して説明する。図３４〜図３８は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１３までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１３に続く製造工程について説明する。なお、図３４〜図３８は、上記図３３に対応する領域が示されており、理解を簡単にするために、図３３と同様、絶縁膜２１およびそれより下の構造に対応する部分は図示を省略している。【０１８８】
上記実施の形態１と同様にして図１３に示される構造が形成された後、図３４に示されるように、プラグ３５が埋め込まれた絶縁膜３１およびはがれ防止膜３２の積層膜上に、絶縁膜９１を形成する。それから、フォトリソグラフィ法を用いて絶縁膜９１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜９１をドライエッチングする。この際、はがれ防止膜３２をエッチングストッパ膜として機能させることができる。このドライエッチング工程では、フォトレジストパターンが開口部を有し、この開口部が、プラグ３５を平面的に含み、プラグ３５の上面よりも少し大きい面積の開口部となるよう、フォトレジストパターンを形成することで、プラグ３５上およびプラグ３５の周囲（近傍）の絶縁膜９１を除去し、他の領域の絶縁膜９１を残す。これにより、プラグ３５上とその周囲では絶縁膜８１が局所的に除去されて、絶縁膜９１の開口部による凹部（開口部）９２が形成される。凹部（開口部）９２の底部では、プラグ３５および／またははがれ防止膜３２が露出している。【０１８９】
次に、図３５に示されるように、凹部９２の底部を含む絶縁膜９１上に第１の構成物と第２の構成物からなる第２構成物放出領域４５を形成する。第１の構成物と第２の構成物からなる第２構成物放出領域４５の形成工程は、上記実施の形態１と同様であるが、凹部９２の底部で電極部分４３の頂部を露出させる必要があるので、上記図２４の工程では、電極部分４３に近接した絶縁膜４４ａを除去するのに、ＣＭＰではなくスパッタエッチングを用いることが好ましい。【０１９０】
次に、図３６に示されるように、半導体基板１の主面上に（すなわち、第１の構成物と第２の構成物からなる第２構成物放出領域４５上に、固体電解質領域４６、第１の構成物と第２の構成物からなる第２構成物放出領域４７および絶縁膜５１を順に形成する。固体電解質領域４６、上部電極４７および絶縁膜５１の形成工程は、上記実施の形態１と同様であるので、ここではその悦名は省略する。【０１９１】
凹部９２を覆うように固体電解質領域４６および第１の構成物と第２の構成物からなる第２構成物放出領域４７を形成するので、固体電解質領域４６および上部電極４７は下地の凹部９２の形状を反映してほぼコンフォーマルに形成される。このため、固体電解質領域４６および上部電極４７は、凹部９２の底部に位置して平坦な領域９３ａと、平坦な領域９３ａの周囲で傾斜した領域９３ｂを有することになる。しかしながら、凹部９２を覆うように成膜した場合、平坦な領域に堆積された膜の膜厚に比べて、凹部９２の内側壁上に堆積された膜の膜厚は、薄くなる傾向にある。このため、平坦な領域９３ａの固体電解質領域４６および上部電極４７の膜厚に比べて、凹部９２の内側壁上に堆積された、傾斜した領域９３ｂの固体電解質領域４６および上部電極４７の膜厚は、薄くなる。【０１９２】
次に、図３７に示されるように、フォトリソグラフィ法を用いて絶縁膜５１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜５１をドライエッチングしてパターニングする。それから、そのフォトレジストパターンを除去した後、パターニングされた絶縁膜５１をハードマスク（エッチングマスク）として用いて、上部電極４７および固体電解質領域４６をドライエッチングしてパターニングする。この際に、はがれ防止膜３２をエッチングストッパ膜として用いることができる。【０１９３】
その後の工程は、上記実施の形態１とほぼ同様である。すなわち、図３８に示されるように、上記実施の形態１と同様にして、絶縁膜５２を形成し、スルーホール５３，５５を形成し、スルーホール５３，５５内にプラグ５４，５６を形成し、プラグ５４，５６が埋め込まれた絶縁膜５２上に配線６２を形成する。【０１９４】
本実施の形態でも、上記実施の形態１とほぼ同様の効果を得ることができる。更に本実施の形態では、上記実施の形態２とほぼ同様の効果も得ることができる。すなわち、固体電解質領域４６および上部電極４７に傾斜した領域９３ｂを設けている。この傾斜した領域９３ｂでは、平坦な領域９３ａよりも、固体電解質領域４６および上部電極４７の膜厚が薄くなるため、そして、傾斜した領域９３ｂでは結晶粒の配列が乱れる傾向が有るため、固体電解質領域４６および上部電極４７の膜面内の熱拡散量が下がり、断熱により昇温を容易にする効果や融解領域の広がり過ぎを防ぐ効果を得ることができる。すなわち、平坦な領域９３ａから、傾斜した領域９３ｂを越えて熱や電流が広がるのを抑制または防止できる。これにより、駆動電圧を更に下げることができる。傾斜した領域９３ｂでの固体電解質領域４６および上部電極４７の膜厚が、平坦な領域９３ａでの固体電解質領域４６および上部電極４７の膜厚の２０％以上８０％以下の範囲にあると、より好ましく、特に低電力化効果が顕著で、例えば２．２ボルト程度で駆動可能であった。また、凹部９２の底部に位置する平坦な領域９３ａの固体電解質領域４６の上面が、絶縁膜９１に近接した領域の固体電解質領域４６の平均的な下面より低い位置にあれば、より好ましく、これにより、固体電解質領域４６の膜厚がいかなる値であっても、常に凹部による上記効果を得ることができる。この場合駆動電圧は更に下げることができ、例えば１．８ボルト程度とすることができた。【０１９５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９６】
本発明は、例えば、不揮発性の記憶素子を有する半導体装置およびその製造方法などに適用して好適なものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【国際調査報告】
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