【手続補正書】
【提出日】平成20年6月30日(2008.6.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域、およびゲート接点を有し、前記ゲート接点が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴと、
前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合される前記ｐ型導電領域と、
前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に延びるが、前記ｐ型導電領域の前記端部を越えては延びないｎ型導電領域とを備え、
前記ゲート接点は、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
前記ｎ型導電領域は、前記ソース領域の下から前記ゲート接点の前記第１の側壁の方に延びるが、前記ゲート接点の前記第１の側壁を越えては延びないことを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
【請求項２】
バッファ層をさらに備え、前記ＭＥＳＦＥＴが前記バッファ層上に設けられ、前記ｎ型導電領域が前記バッファ層中に延びることを特徴とする請求項１に記載のユニットセル。
【請求項３】
前記ｎ型導電領域が、前記バッファ層中に約５００Åから約１５００Å延びることを特徴とする請求項２に記載のユニットセル。
【請求項４】
前記ｎ型導電領域が、前記バッファ層中に約１０００Å未満で延びることを特徴とする請求項３に記載のユニットセル。
【請求項５】
前記ｎ型導電領域が、前記ｐ型導電領域によって実質的に空乏化することを特徴とする請求項１に記載のユニットセル。
【請求項６】
炭化ケイ素（ＳｉＣ）基板をさらに備え、前記ｐ型導電領域が前記ＳｉＣ基板上に配設され、前記ｎ型導電チャネル層がｎ型導電ＳｉＣを含み、前記ｐ型導電領域がｐ型導電ＳｉＣを含み、前記ｎ型導電領域がｎ型導電ＳｉＣを含むことを特徴とする請求項１に記載のユニットセル。
【請求項７】
基板をさらに備え、前記ｐ型導電領域が前記基板上に配設され、前記基板がガリウム砒素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）を含み、前記チャネル層がＧａＡｓまたはＧａＮを含み、前記ｐ型導電領域がｐ型導電ＧａＡｓまたはｐ型導電ＧａＮを含み、前記ｎ型導電領域がｎ型導電ＧａＡｓまたはｎ型導電ＧａＮを含むことを特徴とする請求項１に記載のユニットセル。
【請求項８】
前記ｎ型導電チャネル層中に、前記ｎ型導電チャネル層のキャリア濃度よりも高いキャリア濃度を有する前記ソース領域および前記ドレイン領域を画定するｎ型導電ＳｉＣ注入領域をさらに備え、前記ソースおよびドレイン領域上に第１および第２のオーム接点がそれぞれ配設されることを特徴とする請求項１に記載のユニットセル。
【請求項９】
前記ゲート接点が、前記ｎ型チャネル層中に配設されることを特徴とする請求項１に記載のユニットセル。
【請求項１０】
前記ゲート接点が、前記ｎ型チャネル層中の単一の凹部内に配設されることを特徴とする請求項９に記載のユニットセル。
【請求項１１】
前記ゲート接点が、前記ｎ型チャネル層中の二重凹部内に配設されることを特徴とする請求項９に記載のユニットセル。
【請求項１２】
基板をさらに備え、前記ＭＥＳＦＥＴが前記基板上にあり、前記ｎ型導電領域が前記基板中に延びることを特徴とする請求項１に記載のユニットセル。
【請求項１３】
前記ｎ型導電領域が、前記基板中に約５００Åから約１５００Å延びることを特徴とする請求項１２に記載のユニットセル。
【請求項１４】
前記ｎ型導電領域が、前記基板中に約１０００Å未満で延びることを特徴とする請求項１３に記載のユニットセル。
【請求項１５】
前記基板が、炭化ケイ素（ＳｉＣ）基板を含むことを特徴とする請求項１２に記載のユニットセル。
【請求項１６】
ソース領域、ドレイン領域、およびゲート接点を有し、前記ゲート接点が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴと、
前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合される前記ｐ型導電領域と、
前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に延びるが、前記ｐ型導電領域の前記端部を越えては延びないｎ型導電領域とを備え、
前記ｐ型導電領域が、第１のｐ型導電領域を備え、前記ユニットセルが、前記第１のｐ型導電領域のキャリア濃度よりも低いキャリア濃度を有し、前記第１のｐ型導電領域の前記端部から前記ゲート接点の下まで延びる第２のｐ型導電領域をさらに備え、前記第１および第２のｐ型導電領域が、前記ｎ型導電領域の２つの表面に接して設けられることを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
【請求項１７】
前記ゲート接点が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
前記第２のｐ型導電領域が、前記第１のｐ型導電領域の前記端部から前記ゲート接点の前記第２の側壁まで延びるが、前記ゲート接点の前記第２の側壁を越えては延びないことを特徴とする請求項１６に記載のユニットセル。
【請求項１８】
前記ゲート接点が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
前記第２のｐ型導電領域が、前記第１のｐ型導電領域の前記端部から、前記ゲート接点の前記第１の側壁と第２の側壁との間まで延びることを特徴とする請求項１６に記載のユニットセル。
【請求項１９】
ソース領域、ドレイン領域、およびゲート接点を有し、前記ゲート接点が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴと、
前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合される前記ｐ型導電領域と、
前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に延びるが、前記ｐ型導電領域の前記端部を越えては延びないｎ型導電領域と、
前記ソース領域に隣接し、前記ｐ型導電領域を露出させる接点バイアホールとを備え、
前記ｎ型導電領域が、前記ｐ型導電領域の前記露出部分から延びるが、前記ｐ型導電領域の前記端部を越えては延びないことを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
【請求項２０】
ソース領域、ドレイン領域、およびゲート接点を有し、前記ゲート接点が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電ＳｉＣチャネル層上にある炭化ケイ素（ＳｉＣ）ＭＥＳＦＥＴと、
前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電ＳｉＣ領域であって、前記ｎ型導電ＳｉＣチャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合される前記ｐ型導電ＳｉＣ領域と、
前記ソース領域の下の前記ｐ型導電ＳｉＣ領域上にあり、前記ドレイン領域の方に延びるが、前記ｐ型導電ＳｉＣ領域の前記端部を越えては延びないｎ型導電ＳｉＣ領域とを備え、
前記ゲート接点は、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
前記ｎ型導電ＳｉＣ領域は、前記ソース領域の下から前記ゲート接点の前記第１の側壁の方に延びるが、前記ゲート接点の前記第１の側壁を越えては延びないことを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
【請求項２１】
ソース領域、ドレイン領域、およびゲート接点を有し、前記ゲート接点が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴを形成すること、
前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合される前記ｐ型導電領域を形成すること、および、
前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に延びるが、前記ｐ型導電領域の前記端部を越えては延びないｎ型導電領域を形成することを含み、
前記ゲート接点は、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
前記ｎ型導電領域を形成することは、前記ソース領域の下から前記ゲート接点の前記第１の側壁の方に延びるが、前記ゲート接点の前記第１の側壁を越えては延びない前記ｎ型導電領域を形成すること含むことを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成する方法。
【請求項２２】
前記ＭＥＳＦＥＴを形成することが、バッファ層上に前記ＭＥＳＦＥＴを形成することをさらに含み、前記ｎ型導電領域を形成することが、前記バッファ層中に延びる前記ｎ型導電領域を形成することを含むことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記ｎ型導電領域が、前記バッファ層中に約５００Åから約１５００Å延びることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記ｎ型導電領域が、前記バッファ層中に約１０００Å未満で延びることを特徴とする請求項２３に記載の方法。
【請求項２５】
前記ｎ型導電領域が、前記ｐ型導電領域によって実質的に空乏化することを特徴とする請求項２１に記載の方法。
【請求項２６】
炭化ケイ素（ＳｉＣ）基板を形成することをさらに含み、前記ｐ型導電領域を形成することが、前記ＳｉＣ基板上に前記ｐ型導電領域を形成することを含み、前記ｎ型導電チャネル層を形成することが、ｎ型導電ＳｉＣチャネル層を形成することを含み、前記ｐ型導電領域を形成することが、ｐ型導電ＳｉＣ領域を形成することを含み、前記ｎ型導電領域を形成することが、ｎ型導電ＳｉＣ領域を形成することを含むことを特徴とする請求項２１に記載の方法。
【請求項２７】
基板を形成することをさらに含み、前記ｐ型導電領域を形成することが、前記基板上に前記ｐ型導電領域を形成することを含み、前記基板がガリウム砒素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）を含み、前記チャネル層がＧａＡｓまたはＧａＮを含み、前記ｐ型導電領域がｐ型導電ＧａＡｓまたはｐ型導電ＧａＮを含み、前記ｎ型導電領域がｎ型導電ＧａＡｓまたはｎ型導電ＧａＮを含むことを特徴とする請求項２１に記載の方法。
【請求項２８】
前記ｎ型導電チャネル層中に、前記ｎ型導電チャネル層のキャリア濃度よりも高いキャリア濃度を有する前記ソース領域および前記ドレイン領域を画定するｎ型導電ＳｉＣ注入領域を形成すること、および、
前記ソースおよびドレイン領域上に第１および第２のオーム接点をそれぞれ形成することをさらに含むことを特徴とする請求項２１に記載の方法。
【請求項２９】
前記ゲート接点を、前記ｎ型チャネル層中に配設することをさらに含むことを特徴とする請求項２１に記載の方法。
【請求項３０】
前記ゲート接点を、前記ｎ型チャネル層中の単一の凹部内に配設することを特徴とする請求項２９に記載の方法。
【請求項３１】
前記ゲート接点を、前記ｎ型チャネル層中の二重凹部内に配設することを特徴とする請求項２９に記載の方法。
【請求項３２】
前記ＭＥＳＦＥＴを形成することが、基板上にＭＥＳＦＥＴを形成することを含み、前記ｎ型導電領域を形成することが、前記基板中に延びる前記ｎ型導電領域を形成することを含むことを特徴とする請求項２１に記載の方法。
【請求項３３】
前記ｎ型導電領域が、前記基板中に約５００Åから約１５００Å延びることを特徴とする請求項３２に記載の方法。
【請求項３４】
前記ｎ型導電領域が、前記基板中に約１０００Å未満で延びることを特徴とする請求項３３に記載の方法。
【請求項３５】
前記基板が、炭化ケイ素（ＳｉＣ）基板を含むことを特徴とする請求項３２に記載の方法。
【請求項３６】
ソース領域、ドレイン領域、およびゲート接点を有し、前記ゲート接点が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴを形成すること、
前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合される前記ｐ型導電領域を形成すること、および、
前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に延びるが、前記ｐ型導電領域の前記端部を越えては延びないｎ型導電領域を形成することを含むことを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成する方法であって、
前記ｐ型導電領域を形成することが、第１のｐ型導電領域を形成することを含み、
前記方法が、前記第１のｐ型導電領域のキャリア濃度よりも低いキャリア濃度を有し、前記第１のｐ型導電領域の前記端部から前記ゲート接点の下まで延びる第２のｐ型導電領域を形成することをさらに含み、前記第１および第２のｐ型導電領域が、前記ｎ型導電領域の２つの表面に接して設けられることを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成する方法。
【請求項３７】
前記ゲート接点が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
前記第２のｐ型導電領域が、前記第１のｐ型導電領域の前記端部から前記ゲート接点の前記第２の側壁まで延びるが、前記ゲート接点の前記第２の側壁を越えては延びないことを特徴とする請求項３６に記載の方法。
【請求項３８】
前記ゲート接点が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
前記第２のｐ型導電領域が、前記第１のｐ型導電領域の前記端部から、前記ゲート接点の前記第１の側壁と第２の側壁との間まで延びることを特徴とする請求項３６に記載の方法。
【請求項３９】
ソース領域、ドレイン領域、およびゲート接点を有し、前記ゲート接点が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴを形成すること、
前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合される前記ｐ型導電領域を形成すること、
前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に延びるが、前記ｐ型導電領域の前記端部を越えては延びないｎ型導電領域を形成すること、および、
前記ソース領域に隣接し、前記ｐ型導電領域を露出させる接点バイアホールを形成することを含み、
前記ｎ型導電領域が、前記ｐ型導電領域の前記露出部分から延びるが、前記ｐ型導電領域の前記端部を越えては延びないことを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成する方法。
【請求項４０】
ソース領域、ドレイン領域、およびゲート接点を有し、前記ゲート接点が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるトランジスタと、
前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合される前記ｐ型導電領域と、
前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に延びるが、前記ｐ型導電領域の前記端部を越えては延びないｎ型導電領域と、
前記ソース領域に隣接し、前記ｐ型導電領域を露出させるバイアホールとを備え、
前記ｎ型導電領域は、前記ｐ型導電領域の前記露出部分から延びるが、前記ｐ型導電領域の前記端部を越えては延びないことを特徴とするトランジスタのユニットセル。
【請求項４１】
前記トランジスタがバッファ層上に設けられ、前記ｎ型導電領域が前記バッファ層中に延びることを特徴とする請求項４０に記載のユニットセル。
【請求項４２】
前記ｎ型導電領域が、前記バッファ層中に約５００Åから約１５００Å延びることを特徴とする請求項４１に記載のユニットセル。
【請求項４３】
前記ｎ型導電領域が、前記バッファ層中に約１０００Å未満で延びることを特徴とする請求項４２に記載のユニットセル。
【請求項４４】
前記ｎ型導電領域が、実質的に空乏化することを特徴とする請求項４０に記載のユニットセル。
【請求項４５】
前記トランジスタが基板上にあり、前記ｎ型導電領域が前記基板中に延びることを特徴とする請求項４０に記載のユニットセル。
【請求項４６】
前記ｎ型導電領域が、前記基板中に約５００Åから約１５００Å延びることを特徴とする請求項４５に記載のユニットセル。
【請求項４７】
前記ｎ型導電領域が、前記基板中に約１０００Å未満で延びることを特徴とする請求項４６に記載のユニットセル。
【請求項４８】
前記基板が、炭化ケイ素（ＳｉＣ）基板を含むことを特徴とする請求項４５に記載のユニットセル。