【手続補正書】
【提出日】平成19年6月6日(2007.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する第１ビット線と、
前記複数のワード線と前記第１ビット線との任意の交点に配置される複数の第１メモリセルと、
前記複数の第１メモリセルからの情報を増幅するセンスアンプと、
前記センスアンプに接続される第２ビット線と、
前記第１ビット線に第１電位を与える第１スイッチと、
前記第２ビット線に第２電位を与える第２スイッチと、
前記第１ビット線と前記第２ビット線とを接続する第３スイッチとを有し、
前記第１スイッチにより前記第１ビット線に前記第１電位が与えられ、前記第２スイッチにより前記第２ビット線に前記第２電位が与えられた状態で、前記第１スイッチ及び第２スイッチが非活性化された後、前記複数のワード線のいずれか１つが活性化され、その後前記第３スイッチが活性化されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１電位は、前記第２電位よりも低いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体装置は、更に、前記第１ビット線に第６スイッチを介して接続される第６ビット線を有し、
前記センスアンプは、読み出し時に信号を増幅して出力するアンプ回路と書き込み時に書き込み対象となる前記第１メモリセルに必要な電流を供給するライトドライバとを有し、
前記アンプ回路は、前記第２ビット線に接続され、
前記ライトドライバは、前記第６ビット線に接続されることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体装置は、更に、前記センスアンプに接続される第３ビット線を有し、
前記第３ビット線には、第３電位が与えられ、
前記第３電位は、前記第２電位よりも低いことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第３電位は、電源回路によって生成されることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体装置は、更に、
前記センスアンプに接続される第３ビット線と、
前記複数のワード線と交差する第４ビット線と、
前記複数のワード線と前記第４ビット線との任意の交点に配置される複数の第２メモリセルと、
前記第３ビット線に前記第２電位を与える第７スイッチと、
前記第４ビット線に第４電位を与える第４スイッチと、
前記第３ビット線と前記第４ビット線とを接続する第５スイッチとを有し、
前記第２電位は、前記第１電位よりも高く、
前記第４電位は、前記第１電位よりも低く、
前記第１スイッチにより前記第１ビット線に前記第１電位が与えられ、前記第２及び第７スイッチにより前記第２及び第３ビット線に前記第２電位が与えられ、前記第４スイッチにより前記第４ビット線に前記第４電位が与えられた状態で、前記第１、第２、第４及び第７スイッチが全て非活性化された後、前記複数のワード線のいずれか一つが活性化され、その後前記第３及び第５スイッチが活性化されることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記半導体装置は、共通ソース線を更に有し、
前記複数の第１メモリセルのそれぞれは、第１ＭＩＳＦＥＴと、可変抵抗素子とを有し、
前記可変抵抗素子の一端は、前記第１ビット線に接続され、
前記可変抵抗素子の他端は、前記第１ＭＩＳＦＥＴのソース又はドレインの一方に接続され、
前記第１ＭＩＳＦＥＴのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第１ＭＩＳＦＥＴのソース又はドレインの他方は、前記共通ソース線に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記半導体装置は、共通ソース線を更に有し、
前記複数の第１メモリセルのそれぞれは、第１ＭＩＳＦＥＴと、可変抵抗素子とを有し、
前記可変抵抗素子の一端は、前記共通ソース線に接続され、
前記可変抵抗素子の他端は、前記第１ＭＩＳＦＥＴのソース又はドレインの一方に接続され、
前記第１ＭＩＳＦＥＴのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第１ＭＩＳＦＥＴのソース又はドレインの他方は、前記第１ビット線に接続されていることを特徴とする半導体装置。
【請求項９】
請求項７又は８記載の半導体装置において、
前記第１ビット線には、第４電位を与える第８スイッチが配置され、
前記共通ソース線には、前記第４電位が供給され、
前記第４電位は、前記第１及び第２電位よりも低いことを特徴とする半導体装置。
【請求項１０】
複数のワード線と、
前記複数のワード線と交差する第１及び第２ビット線と、
前記複数のワード線と前記第１及び第２ビット線の任意の交点に配置される複数の第１メモリセルと、
前記複数の第１メモリセルからの情報を増幅するセンスアンプと、
前記センスアンプに接続される第３ビット線及び第４ビット線と、
前記第１ビット線に第１電位を与える第１スイッチと、
前記第２ビット線に第２電位を与える第２スイッチと、
前記第３ビット線に第３電位を与える第３スイッチと、
前記第４ビット線に前記第３電位を与える第４スイッチと、
前記第１ビット線と前記第３ビット線を接続するための第５スイッチと、
前記第２ビット線と前記第４ビット線を接続するための第６スイッチとを有し、
前記第２スイッチにより前記第２ビット線に前記第２電位が、前記第３スイッチにより前記第３ビット線に前記第３電位が、前記第４スイッチにより前記第４ビット線に前記第３電位が与えられた状態で、前記第１スイッチが活性化され、第１の期間を経過した後、前記第１スイッチの非活性化及び前記複数のワード線のいずれか一つの活性化が行われ、第２の期間を経過した後、前記第５及び第６スイッチが第３の期間活性化されることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１ビット線には、前記第２電位を与える第７スイッチが接続され、
前記第３の期間を経過後、前記第５及び第６スイッチが非活性化され、前記センスアンプが活性化され、前記第２及び第７スイッチが活性化されることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記第１電位は、前記第２電位よりも高く、
前記第３電位は、前記第１電位よりも高いことを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記半導体装置は、更に、前記第１ビット線に第１３スイッチを介して接続される第６ビット線を有し、
前記センスアンプは、読み出し時に信号を増幅して出力するアンプ回路と書き込み時に書き込み対象となる前記第１メモリセルに必要な電流を供給するライトドライバとを有し、
前記アンプ回路は、前記第３及び第４ビット線に接続され、
前記ライトドライバは、前記第６ビット線に接続されることを特徴とする半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、
前記半導体装置は、共通ソース線を更に有し、
前記複数の第１メモリセルのそれぞれは、可変抵抗素子と、第１ＭＩＳＦＥＴとを有し、
前記可変抵抗素子の一端は、前記第１ビット線に接続され、
前記可変抵抗素子の他端は、前記第１ＭＩＳＦＥＴのソース又はドレインの一方に接続され、
前記第１ＭＩＳＦＥＴのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第１ＭＩＳＦＥＴのソース又はドレインの他方は、前記共通ソース線に接続されていることを特徴とする半導体装置。
【請求項１５】
請求項１０記載の半導体装置において、
前記半導体装置は、共通ソース線を更に有し、
前記複数の第１メモリセルのそれぞれは、可変抵抗素子と、第１ＭＩＳＦＥＴとを有し、
前記可変抵抗素子の一端は、前記共通ソース線に接続され、
前記可変抵抗素子の他端は、前記第１ＭＩＳＦＥＴのソース又はドレインの一方に接続され、
前記第１ＭＩＳＦＥＴのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第１ＭＩＳＦＥＴのソース又はドレインの他方は、前記第１ビット線に接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１４又は１５記載の半導体装置において、
前記共通ソース線には、前記第２電位が与えられることを特徴とする半導体装置。
【請求項１７】
請求項１０記載の半導体装置において、
前記半導体装置は、更に、
前記第１ビット線に前記第２電位を与える第７スイッチと、
前記第２ビット線に前記第１電位を与える第８スイッチと、
前記第２ビット線と前記第３ビット線を接続する第９スイッチと、
前記第１ビット線と前記第４ビット線を接続する第１０スイッチとを有することを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記半導体装置は、更に、
前記複数のワード線と交差する第５ビット線と、
前記第５ビット線と前記第３ビット線を接続する第１１スイッチとを有することを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記半導体装置は、更に、前記第５ビット線に前記第１電位を与える第１２スイッチを有することを特徴とする半導体装置。
【請求項２０】
請求項１１記載の半導体装置において、
前記半導体装置は、待機時に、前記第２及び第７スイッチが活性化されることを特徴とする半導体装置。
【請求項２１】
複数のワード線と、
前記複数のワード線と交差する第１ビット線と、
前記複数のワード線と前記第１ビット線との任意の交点に配置される複数の第１メモリセルと、
前記複数の第１メモリセルからの情報を増幅するセンスアンプと、
前記第１ビット線に第１電位を与える第１スイッチと、
前記第１ビット線に第２電位を与える第２スイッチと、
前記第２電位が供給される共通ソース線とを有し、
前記センスアンプは、前記第１ビット線と接続され、
前記複数の第１メモリセルのそれぞれは、第１ＭＩＳＦＥＴと、可変抵抗素子とを有し、
前記可変抵抗素子の一端は、前記第１ビット線に接続され、
前記可変抵抗素子の他端は、前記第１ＭＩＳＦＥＴのソース又はドレインの一方に接続され、
前記第１ＭＩＳＦＥＴのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第１ＭＩＳＦＥＴのソース又はドレインの他方は、前記共通ソース線に接続され、
前記第１ビット線の非選択時において、前記第１スイッチが非活性化され、前記第２スイッチが活性化されることを特徴とする半導体装置。
【請求項２２】
複数のワード線と、
前記複数のワード線と交差する第１ビット線と、
前記複数のワード線と前記第１ビット線との任意の交点に配置される複数の第１メモリセルと、
前記複数の第１メモリセルからの情報を増幅するセンスアンプと、
前記第１ビット線に第１電位を与える第１スイッチと、
前記第１ビット線に第２電位を与える第２スイッチと、
前記第２電位が供給される共通ソース線とを有し、
前記センスアンプは、前記第１ビット線と接続され、
前記複数の第１メモリセルのそれぞれは、第１ＭＩＳＦＥＴと、可変抵抗素子とを有し、
前記可変抵抗素子の一端は、前記共通ソース線に接続され、
前記可変抵抗素子の他端は、前記第１ＭＩＳＦＥＴのソース又はドレインの一方に接続され、
前記第１ＭＩＳＦＥＴのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第１ＭＩＳＦＥＴのソース又はドレインの他方は、前記第１ビット線に接続され、
前記第１ビット線の非選択時において、前記第１スイッチが非活性化され、前記第２スイッチが活性化されることを特徴とする半導体装置。
【請求項２３】
請求項２１又は２２記載の半導体装置において、
前記第１電位は、前記第２電位よりも高いことを特徴とする半導体装置。
【請求項２４】
請求項２１又は２２記載の半導体装置において、
前記半導体装置は、更に、前記第１ビット線と第３スイッチを介して接続される第２ビット線を有し、
前記センスアンプは、読み出し時に信号を増幅して出力するアンプ回路と書き込み時に書き込み対象となる前記第１メモリセルに必要な電流を供給するライトドライバとを有し、
前記アンプ回路は、前記第１ビット線と接続され、
前記ライトドライバは、前記第２ビット線と接続されていることを特徴とする半導体装置。
【請求項２５】
請求項７、８、１４、１５、２１、２２のいずれか１項に記載の半導体装置において、
前記可変抵抗素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。