(57)【要約】入力信号を演算増幅して出力する演算増幅器１０１を備えたＡ／Ｄ変換器において、演算増幅器１０１では、反転増幅器１ａ、サブＡ／Ｄ変換器２ａ、サブＤ／Ａ変換器３ａ、キャパシタＣ１１、Ｃ１２に加えて、初期値設定回路４ａが設けられる。この初期値設定回路４ａは、反転増幅器１ａの演算増幅の開始時に、前記反転増幅器１ａの出力電圧の初期値が、その演算増幅の目標値近傍の所定電圧値になるように、その目標値近傍の所定電圧値に等しい所定バイアス電圧を、前記反転増幅器１ａの出力側に接続される次段キャパシタＣ１３に印加する。このような演算増幅の目標値への収束が高速化している演算増幅器１０１がパイプライン型Ａ／Ｄ変換器の各段に使用される。【特許請求の範囲】
【請求項１】
入力端子に入力されたアナログ入力信号をＡ／Ｄ変換した後、演算増幅して出力端子から出力する演算増幅器と、
演算増幅器の増幅動作の開始時での出力電圧に初期値を与える初期値設定回路とを備え、
前記初期値設定回路は、
演算増幅器の増幅動作の開始時に、前記演算増幅器の出力端子に接続されることになる次段キャパシタに対して、所定のバイアス電圧を与える
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記請求項１記載のＡ／Ｄ変換器において、
前記演算増幅器は、
第１及び第２のキャパシタと、
前記入力端子に入力されたアナログ入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、
前記サブＡ／Ｄ変換器で変換されたデジタル入力信号をＤ／Ａ変換して基準電圧を生成するサブＤ／Ａ変換器と、
前記サブＤ／Ａ変換器により生成された基準電圧並びに前記第１及び第２のキャパシタに保持された電荷に基づいて、前記アナログ入力信号を演算増幅して前記出力端子から出力する反転増幅器と、
前記第１及び第２のキャパシタ、前記入力端子、前記サブＤ／Ａ変換器及び前記反転増幅器間の接続を切り換えるスイッチ群とを備えた
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
前記請求項１又は２記載のＡ／Ｄ変換器において、
前記初期値設定回路は、
前記所定のバイアス電圧として、前記演算増幅器の増幅動作の開始時での出力電圧の初期値が、前記アナログ入力信号に対応する演算増幅の目標値の近傍になるように設定される
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
前記請求項１〜３の何れか１項に記載のＡ／Ｄ変換器において、
前記初期値設定回路は、
前記アナログ入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、
前記サブＡ／Ｄ変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブＤ／Ａ変換器とを備える
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
前記請求項２に記載のＡ／Ｄ変換器において、
前記初期値設定回路は、
前記演算増幅器に備えるサブＡ／Ｄ変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブＤ／Ａ変換器を備える
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
入力端子に入力されたアナログ入力信号をＡ／Ｄ変換した後、演算増幅器で演算増幅して出力端子から出力するＡ／Ｄ変換方法であって、
前記アナログ入力信号をサンプル期間においてＡ／Ｄ変換すると共にサンプルし、
前記サンプル期間で得たデジタル入力信号に対応する所定のバイアス電圧を初期値設定期間において生成し、この所定のバイアス電圧を前記演算増幅器の前記出力端子に接続されることになる次段キャパシタに印加し、
前記所定のバイアス電圧が印加された次段キャパシタと前記演算増幅器の前記出力端子とを増幅期間において接続し、前記アナログ入力信号を前記演算増幅器で演算増幅する
ことを特徴とするＡ／Ｄ変換方法。
【請求項７】
前記請求項６記載のＡ／Ｄ変換方法において、
前記初期値設定期間は、
前記サンプル期間と前記増幅期間との間に設定される
ことを特徴とするＡ／Ｄ変換方法。
【請求項８】
前記請求項６記載のＡ／Ｄ変換方法において、
前記初期値設定期間は、
前記アナログ入力信号がＡ／Ｄ変換された後に開始される
ことを特徴とするＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、Ａ／Ｄ変換器及びＡ／Ｄ変換方法に関する。
【背景技術】
【０００２】  パイプライン方式のＡ／Ｄ変換器では、複数の演算増幅器が使用されており、その各々の演算増幅器は非常に重要な機能を担う。また、それらの消費電力は全体の消費電力の多くの割合を占める。このようなパイプラインＡ／Ｄ変換器を構成する演算増幅器の動作においては、入力信号に対して掛け算と加減算との演算増幅動作が要求される。【０００３】  演算増幅器の一構成例としては、与えられたアナログ入力電圧と基準電圧とを比較する電圧比較器や、加減算で使用するための基準電圧を生成する電圧生成器や、入力信号を演算増幅する反転増幅器などが含まれる。【０００４】  図６は、パイプラインＡ／Ｄ変換器の構成要素である演算増幅器の従来例を示す。この従来例は、非特許文献１に記載される。図６に示した演算増幅器１００は、サブＡ／Ｄ変換器２ａ、サブＤ／Ａ変換器３ａ、反転増幅器１ａ、第１のキャパシタＣ１１、第２のキャパシタＣ１２、及び５つのスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５により構成される。【０００５】  これらの回路構成で成り立つ演算増幅器の動作は、サンプル期間と増幅期間との２つに分けることができる。先ず、始めに入力信号をサンプリングするサンプル期間について説明する。サンプル期間では、スイッチＳＷ１がａ側（入力信号ＶＩＮの入力側）に切り換わると共に、２個のスイッチＳＷ２、ＳＷ５がオンになり、残りの２個のスイッチＳＷ３、ＳＷ４はオフとなる。このため、入力端子から入力されたアナログ入力信号ＶＩＮは、サブＡ／Ｄ変換器２ａと第１及び第２のキャパシタＣ１１、Ｃ１２とに接続され、反転増幅器１ａの出力端子は接続されない。また、サンプル期間の終了で、前記３個のスイッチＳＷ１、ＳＷ２、ＳＷ５はオフになる。【０００６】  その後の増幅期間では、スイッチＳＷ１がｂ側（サブＤ／Ａ変換器３ａ側）に切り換わると共に、２個のＳＷ３、ＳＷ４がオンとなり、他の２個のスイッチＳＷ２、ＳＷ５はオフとなる。このため、サブＤ／Ａ変換器３ａの出力端子と第１のキャパシタＣ１１とが接続され、また反転増幅器１ａの出力端子と第２のキャパシタＣ１２とが接続される。この際、反転増幅器１ａの非反転入力端子はグランドと仮想接地になる。増幅期間の終了で、前記３個のスイッチＳＷ１、ＳＷ３、ＳＷ４はオフになる。これらのスイッチ動作は全て同期して行われる。【０００７】  つまり、サンプル期間では、アナログ入力信号ＶＩＮは、第１のキャパシタＣ１１と第２のキャパシタＣ１２とに印加されて電荷が蓄えられる。この際、サブＡ／Ｄ変換器２ａは、アナログ入力信号ＶＩＮを所定の参照電圧に基づいてＡ／Ｄ変換する。続いて、サブＤ／Ａ変換器３ａは、前記サブＡ／Ｄ変換器２ａによってＡ／Ｄ変換されたデジタル入力信号をＤ／Ａ変換して、次の増幅期間で加減算を行うための基準電圧を決定する。【０００８】  その後の増幅期間では、サブＤ／Ａ変換器３ａの出力端子と第１のキャパシタＣ１１とが接続され、第２のキャパシタＣ１２と反転増幅器１ａの出力端子とが接続される。この時、反転増幅器１ａの非反転入力端子は仮想接地であるので、第１のキャパシタＣ１１には、サブＤ／Ａ変換器３ｃの出力である基準電圧に相当する電荷が蓄えられる。その結果、第２���キャパシタＣ１２には、第１のキャパシタＣ１１にサンプル期間で保存された電荷から第１のキャパシタＣ１１に存在する電荷量を引いた残りの電荷が移動する。【０００９】  これらの一連の動作において、第１及び第２のキャパシタＣ１１、Ｃ１２の容量比を調節することによって、入力信号電圧ＶＩＮを任意の倍率で増幅及び加減算することができ、所望の入出力伝達関数を得ることができる。【００１０】  演算増幅器１００を複数個接続したパイプラインＡ／Ｄ変換器では、１つの演算増幅器１００が増幅期間にある際、次段の演算増幅器はサンプル期間にあり、次段の反転増幅器１ａの出力端子は次段の演算増幅器の入力端子と接続される。このため、次段の反転増幅器１ａの出力端子には、増幅期間において次段のサンプリングキャパシタ（第１及び第２のキャパシタＣ１１、Ｃ１２）等を含む次段キャパシタＣ１３に接続される。その次段キャパシタＣ１３が接続された状態で、所定の演算目標値にまで収束する必要があるため、演算増幅器は負荷容量が非常に大きくなり、高性能な反転増幅器１ａが必要となる。【００１１】  以上の理由によって、高分解能及び高速動作のパイプラインＡ／Ｄ変換器を実現するためには、前記演算増幅器の高精度化、高利得化、及び高速化が必要となる。
【非特許文献１】Ａｎｄｒｅｗ  Ｍ．ａｂｏ他著”Ａ  １．５−Ｖ，１０−ｂｉｔ，１４．３−ＭＳ／ｓ  ＣＭＯＳ  Ｐｉｐｅｌｉｎｅ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３４，ＮＯ．５，ＭＡＹ  １９９９．
【発明の開示】
【発明が解決しようとする課題】
【００１２】  近年、情報通信分野における信号処理のディジタル化、高速化、広帯域化、情報通信機器の小型化、及び軽量化に伴い、ディジタル信号処理の重要なアナログブロックとなるＡ／Ｄ変換器においては、高速化、広帯域化及び低消費電力化が要望されている。【００１３】  しかしながら、前記従来のＡ／Ｄ変換器では、演算増幅器１００が増幅期間に入った際に、サンプリング用キャパシタ等を含む次段キャパシタＣ１３を負荷として増幅目標値の電圧まで高精度で収束するためには、非常に高性能な反転増幅器が必要となり、消費電力も大きくなる。【００１４】  また、次段の演算増幅器は、次段の演算増幅器とは逆の相でサンプル期間及び増幅期間に入る。演算増幅器の増幅期間における増幅目標値は、前クロック相での次段キャパシタの電圧値とは相関が無いため、増幅期間に入って演算増幅器の出力端子が次段キャパシタに接続される直前の次段キャパシタの電荷量や電位は判らない。このため、増幅期間に移行した瞬間の演算増幅器の出力電圧初期値は一意に決定することができず、増幅目標値への収束動作が遅くなる場合がある。【００１５】  本発明は、前記の問題を解決するためになされたものであり、その目的は、演算増幅が開始される際の演算増幅器の出力電圧の初期値を設定し、これにより、演算増幅の目標値への収束を高速化して、動作が高速で消費電力なＡ／Ｄ変換器及びＡ／Ｄ変換方法を提供することにある。
【課題を解決するための手段】
【００１６】  前記目的を達成するために、本発明では、演算増幅器の増幅期間の前に予め次段キャパシタに所定バイアス電圧を印加しておき、演算増幅器が増幅期間に移行した際の初期値を設定することにより、演算増幅動作時の演算目標値への収束時間を短縮して、Ａ／Ｄ変換器の高速動作を行うようにする。【００１７】  具体的に、本発明のＡ／Ｄ変換器は、入力端子に入力されたアナログ入力信号をＡ／Ｄ変換した後、演算増幅して出力端子から出力する演算増幅器と、演算増幅器の増幅動作の開始時での出力電圧に初期値を与える初期値設定回路とを備え、前記初期値設定回路は、演算増幅器の増幅動作の開始時に、前記演算増幅器の出力端子に接続されることになる次段キャパシタに対して、所定のバイアス電圧を与えることを特徴とする。【００１８】  本発明は、前記Ａ／Ｄ変換器において、前記演算増幅器は、第１及び第２のキャパシタと、前記入力端子に入力されたアナログ入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、前記サブＡ／Ｄ変換器で変換されたデジタル入力信号をＤ／Ａ変換して基準電圧を生成するサブＤ／Ａ変換器と、前記サブＤ／Ａ変換器により生成された基準電圧並びに前記第１及び第２のキャパシタに保持された電荷に基づいて、前記アナログ入力信号を演算増幅して前記出力端子から出力する反転増幅器と、前記第１及び第２のキャパシタ、前記入力端子、前記サブＤ／Ａ変換器及び前記反転増幅器間の接続を切り換えるスイッチ群とを備えたことを特徴とする。【００１９】  本発明は、前記Ａ／Ｄ変換器において、前記初期値設定回路は、前記所定のバイアス電圧として、前記演算増幅器の増幅動作の開始時での出力電圧の初期値が、前記アナログ入力信号に対応する演算増幅の目標値の近傍になるように設定されることを特徴とする。【００２０】  本発明は、前記Ａ／Ｄ変換器において、前記初期値設定回路は、前記アナログ入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、前記サブＡ／Ｄ変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブＤ／Ａ変換器とを備えることを特徴とする。【００２１】  本発明は、前記Ａ／Ｄ変換器において、前記初期値設定回路は、前記演算増幅器に備えるサブＡ／Ｄ変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブＤ／Ａ変換器を備えることを特徴とする。【００２２】  本発明のＡ／Ｄ変換方法は、入力端子に入力されたアナログ入力信号をＡ／Ｄ変換した後、演算増幅器で演算増幅して出力端子から出力するＡ／Ｄ変換方法であって、前記アナログ入力信号をサンプル期間においてＡ／Ｄ変換すると共にサンプルし、前記サンプル期間で得たデジタル入力信号に対応する所定のバイアス電圧を初期値設定期間において生成し、この所定のバイアス電圧を前記演算増幅器の前記出力端子に接続されることになる次段キャパシタに印加し、前記所定のバイアス電圧が印加された次段キャパシタと前記演算増幅器の前記出力端子とを増幅期間において接続し、前記アナログ入力信号を前記演算増幅器で演算増幅することを特徴とする。【００２３】  本発明は、前記Ａ／Ｄ変換方法において、��記初期値設定期間は、前記サンプル期間と前記増幅期間との間に設定されることを特徴とする。【００２４】  本発明は、前記Ａ／Ｄ変換方法において、前記初期値設定期間は、前記アナログ入力信号がＡ／Ｄ変換された後に開始されることを特徴とする。【００２５】  以上により、本発明のＡ／Ｄ変換器及びＡ／Ｄ変換方法では、演算増幅期間の前に初期値設定期間が設定され、この初期値設定期間において、演算増幅器の出力端子に接続されることになる次段キャパシタに所定のバイアス電圧が与えられる。その結果、増幅期間に移行した際に、演算増幅器の演算増幅動作は、前記所定のバイアス電圧である初期値から演算増幅の目標値に向かって収束するので、前記所定のバイアス電圧を適宜設定すれば、演算増幅の目標値への収束が高速化される。【００２６】  特に、本発明では、次段キャパシタに与えられる所定のバイアス電圧、すなわち、演算増幅開始時での演算増幅器の出力電圧の初期値が、その増幅期間での演算増幅の目標値の近傍に設定されているので、より一層高速に演算増幅動作の収束を行うことができて、高速及び低消費電力なＡ／Ｄ変換器が実現できる。従って、このＡ／Ｄ変換器をパイプラインＡ／Ｄ変換器の格段に使用すれば、パイプラインＡ／Ｄ変換器全体の低消費電力化及び高速化が可能である。
【発明の効果】
【００２７】  以上説明したように、本発明のＡ／Ｄ変換器及びＡ／Ｄ変換方法によれば、演算増幅器の演算増幅動作での演算増幅の目標値への収束を高速化できるので、高速及び低消費電力なＡ／Ｄ変換器を実現できる。
【図面の簡単な説明】
【００２８】
【図１】図１は本発明の第１の実施形態のＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図２は同Ａ／Ｄ変換器の動作タイミングチャートを示す図である。
【図３】図３は同Ａ／Ｄ変換器に備える初期値設定回路の内部構成を示す回路図である。
【図４】図４は本発明の第２の実施形態のＡ／Ｄ変換器の構成を示すブロック図である。
【図５】図５は本発明の第３の実施形態のＡ／Ｄ変換器の動作タイミングチャートを示す図である。
【図６】図６は従来のＡ／Ｄ変換器の構成を示すブロック図である。
【符号の説明】
【００２９】１０１、１０２      演算増幅器
１ａ            反転増幅器
２ａ            サブＡ／Ｄ変換器
３ａ            サブＤ／Ａ変換器
４ａ、５ａ      初期値設定回路
Ｃ１１          第１のキャパシタ
Ｃ１２          第２のキャパシタ
Ｃ１３          次段キャパシタ
ＳＷ１〜ＳＷ５    スイッチ
１ｄ、２ｄ      電圧比較器
３ｄ            第２のサブＡ／Ｄ変換器
４ｄ            第２のサブＤ／Ａ変換器
ｒ１〜ｒ３      抵抗
１０ａ          入力端子
１１ａ          出力端子
１２            スイッチ群
【発明を実施するための最良の形態】
【００３０】  以下に、本発明の実施形態のＡ／Ｄ変換器を図面に基づいてを説明する。【００３１】  （第１の実施形態）
図１は、本発明の第１の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。【００３２】  同図の演算増幅器１０１において、１ａは入力端子１０ａに入力された入力信号ＶＩＮを演算増幅する際に用いる反転増幅器であって、出力端子１１ａから演算増幅後のデジタル信号を出力する。２ａは前記入力端子１０ａに入力された入力信号ＶＩＮをＡ／Ｄ変換するサブＡ／Ｄ変換器、３ａは前記サブＡ／Ｄ変換器２ａによってＡ／Ｄ変換されたデジタル入力信号をＤ／Ａ変換して、次の増幅期間で加減算を行うための基準電圧を決定するサブＤ／Ａ変換器である。また、Ｃ１１、Ｃ１２は第１及び第２のキャパシタ、１２はスイッチ群であって５個のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５を備えている。このスイッチ群１２は、前記第１及び第２のキャパシタＣ１１、Ｃ１２、入力端子１０ａ、サブＤ／Ａ変換器３ａ及び反転増幅器１ａ間の接続を切り換えるものである。【００３３】  そして、４ａは本発明に特徴的な初期値設定回路であって、演算増幅する際の演算増幅開始時の演算増幅器１０１の出力電圧の初期値を設定するためのものであり、その内部構成は後述する。【００３４】  次に、図１の演算増幅器１０１の回路動作について説明する。図２は、図１の演算増幅器１０１が動作する際のサンプル期間φ１、φ１’（φ１≧φ１’）、増幅期間φ２、及び初期値設定期間φｒのタイミングチャートの一例を示している。【００３５】  先ず、サンプル期間φ１及びφ１’について説明する。サンプル期間φ１及びφ１’では、スイッチＳＷ１がａ側（入力端子１０ａ側）に切り換わると共に、２個のスイッチＳＷ２、ＳＷ５がオンになり、一方、スイッチＳＷ３は開放され、スイッチＳＷ４はオフになる。アナログ入力信号ＶＩＮが演算増幅器１０１の入力信号として入力端子１０ａに与えられると、このアナログ入力信号ＶＩＮが各キャパシタＣ１１、Ｃ１２に印加されて、サンプルされる。【００３６】  続いて、サンプル期間φ１’が終了し、スイッチＳＷ２がオフになった後、サンプル期間φ１が終了し、スイッチＳＷ１が開放され、スイッチＳＷ５がオフにされる。これにより、各キャパシタＣ１１、Ｃ１２には、アナログ入力信号ＶＩＮとグランド電位との間の電位差による電荷が保存される。【００３７】  尚、図２のタイミングチャートにおいて、サンプル期間φ１’がサンプル期間φ１より早いタイミングで終了する理由は、スイッチＳＷ２がオンからオフになる際のチャージインジェクションによる演算結果のバラツキを取り除くためであるが、精度上問題がなければ、サンプル期間φ１、φ１’は同時に終了しても構わない。【００３８】  続いて、初期値設定期間φｒについて説明する。図２のタイミングチャートに示したように、この初期値設定期間φｒは、従来の演算増幅動作中におけるサンプル期間と増幅期間との間に存在するノンオーバーラップ期間を利用したものである。このノンオーバーラップ期間を用いることにより、新たにクロック相を生成する必要がなく、容易に初期値設定期間φｒの設定が可能である。尚、初期値設定期間φｒの設定は、例えばサンプル期間途中でサブＡ／Ｄ変換器２ａのＡ／Ｄ変換が終了する場合などでは、このＡ／Ｄ変換の終了に同期して初期値設定期間φｒを設定することも可能である。【００３９】  この初期値設定期間φｒでは、スイッチＳＷ３がｂ側（初期値設定回路５ａ側）に切り換わって、初期値設定回路４ａの出力端子側が次段キャパシタＣ１３に接続される。これにより、この初期値設定期間φｒでは、後述するようにアナログ入力信号ＶＩＮに対応した所定のバイアス電圧が初期値設定回路４ａから次段キャパシタＣ１３に印加される。前記次段キャパシタＣ１３は、パイプラインＡ／Ｄ変換方式においては、所定の演算増幅器の後段にも同様の演算増幅器やサブＡ／Ｄ変換器が存在するので、それらのサンプリング用キャパシタ等を含めたキャパシタの合計である。【００４０】  続いて、増幅期間φ２について説明する。増幅期間φ２では、スイッチＳＷ１はｂ側（サブＤ／Ａ変換器３ａ側）に切り換わると共に、スイッチＳＷ３が開放され、スイッチＳＷ４がオンにされ、各スイッチＳＷ２、ＳＷ５はオフにされる。従って、キャパシタＣ１１にはサブＤ／Ａ変換器３ａの出力側が接続され、キャパシタＣ１２は反転増幅器１ａの出力側（即ち、出力端子１１ａ）に接続される。前記サンプル期間φ１及びφ１’で各キャパシタＣ１１、Ｃ１２に保存された電荷はそのまま保存されているので、演算増幅器１０１の出力端子１１ａの出力電圧は、以下の式で表される演算目標値Ｖｏｕｔを目標に収束する。【００４１】    Ｖｏｕｔ＝（Ｃ１２＋Ｃ１１）／Ｃ１２×ＶＩＮ
−Ｃ１１／Ｃ１２×ＶＤＡＣ
前記式において、ＶＩＮはアナログ入力信号電圧であり、ＶＤＡＣはサブＤ／Ａ変換器３ａの出力電圧を表す。【００４２】  この際、増幅期間φ２での演算増幅器１０１の出力電圧の収束動作において、その出力電圧の初期値は、第１及び第２のキャパシタＣ１１、Ｃ１２、及び次段キャパシタＣ１３に予めに保存されている電荷で決定される。つまり、前記初期値設定期間φｒで次段キャパシタＣ１３に任意のバイアス電圧を印加しておくことによって、増幅期間φ２における収束動作の初期値を可変にすることが可能である。【００４３】  パイプラインＡ／Ｄ変換器の演算増幅器１０１では、アナログ入力信号電圧ＶＩＮに対する出力電圧の伝達関数が唯一存在する。このため、アナログ入力信号ＶＩＮの電圧レベルがサブＡ／Ｄ変換器２ａで判定された場合には、この時点で演算増幅の目標値が確定する。通常、サンプル期間φ１及びφ１’が終了する際には、サブＡ／Ｄ変換器２ａのＡ／Ｄ変換とサブＤ／Ａ変換器３ａのＤ／Ａ変換は終了していて、次相の増幅期間φ２における演算増幅の目標値が確定していることから、初期値設定回路４ａで設定される初期値設定用の所定のバイアス電圧は、増幅期間φ２での演算増幅器１０１の出力電圧の初期値がこの演算増幅の目標値の近傍になるように設定される。その詳細は後述する。【００４４】  既述した従来例では、演算増幅器の出力電圧は、最大振幅時では例えば０Ｖから演算増幅の最大目標電圧値まで収束する必要があるが、本実施形態では、増幅期間φ２での演算増幅器１０１の出力電圧の初期値設定を行って、予め増幅期間φ２での目標値への収束動作の初期値を演算増幅目標値近傍に設定しておくので、演算増幅器１０１の出力電圧は、最大振幅時でも０Ｖから演算増幅目標値にまで収束動作を行わず、演算増幅目標値近傍から収束動作を行う。従って、演算増幅動作において、収束する電圧幅を削減できるので、演算増幅器１０１の出力電圧の収束を高速化することができる。【００４５】  増幅期間φ２に移行する際、次段の演算増幅器はその増幅期間を終了するが、次段の演算増幅器での演算増幅結果は一つ前のアナログ入力信号ＶＩＮに対して演算を行っているものであるので、前段の演算増幅目標値とは関係が無い。従って、次段キャパシタＣ１３の前増幅期間時の電荷量は次相の増幅期間の電荷量とは無相関であって、演算増幅器１０１の各キャパシタＣ１１、Ｃ１２と接続した瞬間の演算増幅器１０１の出力電圧の初期値は、一つ前のアナログ入力信号ＶＩＮにも依存することになる。演算増幅器１０１の演算増幅動作の出力電圧の初期値は、従来では、最悪の場合には演算増幅の目標値とは正負逆方向に決定され、それに起因して、収束するのに要する電圧振幅が増大して、収束動作が遅延していたが、本実施形態のように演算増幅器１０１の演算増幅動作の出力電圧の初期値設定を行うことにより、収束動作を速めることが可能である。【００４６】  次に、初期値設定回路４ａの構成例を図３に示す。同図において、初期値設定回路４ａは、複数個の電圧比較器１ｄ、２ｄ…と、複数の抵抗ｒ１、ｒ２、ｒ３…とを持つフラッシュ型の第２のサブＡ／Ｄ変換器３ｄと、このサブＡ／Ｄ変換器３ｄの出力信号ｂ０、ｂ１…を初期値設定用の所定のバイアス電圧ＶｂにＤ／Ａ変換する第２のサブＤ／Ａ変換器４ｄとで構成されている。【００４７】  前記電圧比較器１ｄ、２ｄ…は、所定の２つの参照電圧ｖ１、ｖ０間を複数の抵抗ｒ１、ｒ２、ｒ３…で分割した各電圧ｖｒ１、ｖｒ２…と、アナログ入力電圧ＶＩＮとを電圧比較することにより、アナログ入力電圧ＶＩＮのＡ／Ｄ変換を行って、入力信号レベルを判定する。更に、サブＤ／Ａ変換器４ｄは、前記電圧比較器１ｄ、２ｄ…の出力電圧ｂ０、ｂ１…の組合せを受けると共に、その組合せの各々に対応させた初期値設定用の所定のバイアス電圧ｒｅｆ０〜ｒｅｆ７が入力されていて、前記電圧比較器１ｄ、２ｄ…から受けた出力電圧ｂ０、ｂ１…の組合せに対応する１つの初期値設定用の所定のバイアス電圧ｒｅｆ０〜ｒｅｆ７を選択し、この選択した初期値設定用のバイアス電圧を生成して出力する。前記初期値設定用の所定のバイアス電圧ｒｅｆ０〜ｒｅｆ７は、各々、対応するアナログ入力信号電圧ＶＩＮが入力されたとき、そのアナログ入力信号電圧ＶＩＮに対応する演算増幅の目標値Ｖｔｇｔに所定の微少電圧値ΔＶを加算又は減算した電圧値（Ｖｔｇｔ０±ΔＶ）〜（Ｖｔｇｔ７±ΔＶ）に設定される。【００４８】  ここで、例えば、初期値設定を３ビットのサブＡ／Ｄ変換器３ｄで行うとすると、サブＡ／Ｄ変換器３ｄは、電圧比較器１ｄ…を７個と、抵抗ｒ１…を８個とで構成される。また、それらに対応するように所定のバイアス電圧値ｒｅｆ０…も３ビット数分必要となる。通常の１．５ビット／ステージ方式のパイプラインＡ／Ｄ変換方式では、１つの演算増幅結果値に対して複数のアナログ入力電圧ＶＩＮが対応するので、初期値設定用の所定のバイアス電圧値も３ビット数は必要がない。【００４９】  初期値設定回路４ａのサブＡ／Ｄ変換器３ｄとサブＤ／Ａ変換器４ｄとの変換精度を上げていくことにより、設定した初期値と演算増幅時の演算増幅目標値との誤差が少なくなっていくので、演算増幅動作での演算目標値への収束がより高速化される。【００５０】  以上の構成により、本実施形態では、初期値設定回路４ａにおいて、サブＡ／Ｄ変換器３ｄでアナログ入力信号ＶＩＮの電圧レベルを判定し、その後、この電圧レベルをサブＤ／Ａ変換器４ｄで演算増幅の目標値近傍の所定のバイアス電圧ＶｂにＤ／Ａ変換し、この所定のバイアス電圧Ｖｂを次段キャパシタＣ１３に与えて、演算増幅器１０１の演算増幅動作における出力電圧の初期値を設定したので、演算増幅の目標値への収束を高速化することができ、Ａ／Ｄ変換器全体のシステムの高速化を図ることができる。【００５１】  （第２の実施形態）
次に、本発明の第２の実施形態のＡ／Ｄ変換器を説明する。【００５２】  前記第１の実施形態では、初期値設定回路４ａには、図３に示したサブＡ／Ｄ変換器３ｄを含んでいたが、本実施形態では、このサブＡ／Ｄ変換器３ｄを演算増幅器のサブＡ／Ｄ変換器２ａで代用したものである。【００５３】  図４は本発明の第２の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。【００５４】  同図の演算増幅器１０２において、５ａは演算増幅器１０２での演算増幅の際に出力電圧の初期値を設定する初期値設定回路である。この初期値設定回路５ａには、アナログ入力信号ＶＩＮをＡ／Ｄ変換してアナログ入力信号ＶＩＮの電圧レベルを判定するサブＡ／Ｄ変換器２ａのデジタル入力信号を受ける。従って、この初期値設定回路５ａは、図３に示した初期値設定回路４ａとは、サブＡ／Ｄ変換器３ａを有しない点で異なり、サブＡ／Ｄ変換器２ａからのデジタル入力信号を受けて、サブＤ／Ａ変換器４ｄ（図３参照）で所定のバイアス電圧ＶｂにＤ／Ａ変換する。尚、図４において、図１と同じ構成部分について同一符号を付してその説明を省略する。【００５５】  これにより、本実施形態では、前記第１の実施形態と比べて、サブＡ／Ｄ変換器３ｄを備えないので、サブＡ／Ｄ変換器の数を減少させることができる。尚、前記第１の実施形態では、演算増幅用のサブＡ／Ｄ変換器２ａと初期値設定回路４ａ内のサブＡ／Ｄ変換器３ｄとでは、その精度や判定電圧を任意に選択することが可能であったが、本実施形態では、各演算増幅段のＡ／Ｄ変換精度、つまりサブＡ／Ｄ変換器２ａの分解能によって初期値設定の精度も同時に決定されることになる。【００５６】  以上説明した構成により、本実施形態では、サブＡ／Ｄ変換器２ａでアナログ入力信号ＶＩＮの電圧レベルを判定し、その後、初期値設定回路５ａのサブＤ／Ａ変換器４ｄで演算増幅動作での目標値近傍の所定のバイアス電圧ＶｂにＤ／Ａ変換して、この所定のバイアス電圧Ｖｂを次段キャパシタＣ１３に与えて、演算増幅器１０２の演算増幅動作における出力電圧の初期値を設定したので、演算増幅動作での目標値への収束を高速化することができ、Ａ／Ｄ変換器全体のシステムの高速化を図ることができる。【００５７】  （第３の実施形態）
続いて、本発明の第３の実施形態のＡ／Ｄ変換器を説明する。【００５８】  前記第１の実施形態では、初期値設定期間φｒをサンプル期間φ１、φ１’と増幅期間φ２との間に設定したが、本実施形態では、サブＡ／Ｄ変換器３ｄ又は２ａでの電圧レベル判定が終了した時点から初期値設定期間を開始するように設定したものである。【００５９】  本実施形態では、前記第１の実施形熊と第２の実施形態の両者の回路構成を使用することが可能である。ここでは、第２の実施形態の回路構成を用いて、動作を説明する。【００６０】  図５のタイミングチャートにおいて、φ１、φ１’はサンプル期間、φ２は増幅期間を示す。時点ｔ１は、サブＡ／Ｄ変換器２ａのＡ／Ｄ変換が終了する時刻を示し、この時点で演算増幅器１０２の演算増幅の目標値が確定しており、これ以降であれば、初期値設定期間φｒに移行することが可能である。図５では、サブＡ／Ｄ変換器２ａのＡ／Ｄ変換の終了タイミングｔ１の後に、初期値設定期間φｒに移行している。その後、サンプル期間φ１、φ１’が終了し、増幅期間φ２に移行する。このとき、初期値設定期間φｒは継続していても構わない。【００６１】  初期値設定期間φｒでは、サブＡ／Ｄ変換器２ａのＡ／Ｄ変換結果を所定のバイアス電圧ＶｂにＤ／Ａ変換する。ここでは、増幅期間φ２の開始前に初期値設定期間φｒを終了しているが、増幅期間φ２に移行してからも初期値設定期間φｒを一時継続して、初期値設定用の所定のバイアス電圧Ｖｂが反転増幅器１ａの出力端子１１ａと次段キャパシタＣ１３とに与えられた状態を維持することも可能である。反転増幅器１ａの出力端子１１ａに初期値設定用の所定のバイアス電圧Ｖｂが与えられている状態であっても、サンプル期間φ１、φ１’で印加された電荷は、スイッチＳＷ１の開放によって反転増幅器１ａの入力側がフロートであるので、各キャパシタＣ１１、Ｃ１２に蓄えられていた電荷の合計量は保存されていて、演算増幅結果に対する影響はないからである。【００６２】  以上の構成により、サンプル期間φ１、φ１’の終了以前にアナログ入力信号ＶＩＮの電圧レベルが判定されれば、この判定後に、サブＤ／Ａ変換器４ｄで演算増幅の出力電圧の目標値近傍の所定のバイアス電圧ＶｂにＤ／Ａ変換を行って、この所定のバイアス電圧Ｖｂで演算増幅器１０２の演算増幅動作における出力電圧の初期値を設定したので、演算増幅の目標値への収束を高速化することができ、Ａ／Ｄ変換器全体のシステムの高速化を図ることができる。
【産業上の利用可能性】
【００６３】  以上説明したように、本発明は、Ａ／Ｄ変換器に備える演算増幅器の演算増幅動作での演算増幅の目標値への収束を高速化できるので、このＡ／Ｄ変換器を各段に備えるパイプラインＡ／Ｄ変換器の高速化及び低消費電力化を図ることができ、パイプラインＡ／Ｄ変換器の用途、例えば、テレビやビデオの映像信号処理や無線ＬＡＮ等の通信信号処理等の用途に有用である。
【図１】
2007032110.tif 000002
【図２】
2007032110.tif 000003
【図３】
2007032110.tif 000004
【図４】
2007032110.tif 000005
【図５】
2007032110.tif 000006
【図６】
2007032110.tif 000007
【手続補正書】
【提出日】平成18年10月16日(2006.10.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子に入力されたアナログ入力信号をＡ／Ｄ変換した後、演算増幅して出力端子から出力する演算増幅器と、
演算増幅器の増幅動作の開始時での出力電圧に初期値を与える初期値設定回路とを備え、
前記初期値設定回路は、
演算増幅器の増幅動作の開始時に、前記演算増幅器の出力端子に接続されることになる次段キャパシタに対して、所定のバイアス電圧を与える
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記請求項１記載のＡ／Ｄ変換器において、
前記演算増幅器は、
第１及び第２のキャパシタと、
前記入力端子に入力されたアナログ入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、
前記サブＡ／Ｄ変換器で変換されたデジタル入力信号をＤ／Ａ変換して基準電圧を生成するサブＤ／Ａ変換器と、
前記サブＤ／Ａ変換器により生成された基準電圧並びに前記第１及び第２のキャパシタに保持された電荷に基づいて、前記アナログ入力信号を演算増幅して前記出力端子から出力する反転増幅器と、
前記第１及び第２のキャパシタ、前記入力端子、前記サブＤ／Ａ変換器及び前記反転増幅器間の接続を切り換えるスイッチ群とを備えた
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
前記請求項１又は２記載のＡ／Ｄ変換器において、
前記初期値設定回路は、
前記所定のバイアス電圧として、前記演算増幅器の増幅動作の開始時での出力電圧の初期値が、前記アナログ入力信号に対応する演算増幅の目標値の近傍になるように設定される
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
前記請求項１〜３の何れか１項に記載のＡ／Ｄ変換器において、
前記初期値設定回路は、
前記アナログ入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、
前記サブＡ／Ｄ変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブＤ／Ａ変換器とを備える
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
前記請求項２に記載のＡ／Ｄ変換器において、
前記初期値設定回路は、
前記演算増幅器に備えるサブＡ／Ｄ変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブＤ／Ａ変換器を備える
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
入力端子に入力されたアナログ入力信号をＡ／Ｄ変換した後、演算増幅器で演算増幅して出力端子から出力するＡ／Ｄ変換方法であって、
前記アナログ入力信号をサンプル期間においてＡ／Ｄ変換すると共にサンプルし、
前記サンプル期間で得たデジタル入力信号に対応する所定のバイアス電圧を初期値設定期間において生成し、この所定のバイアス電圧を前記演算増幅器の前記出力端子に接続されることになる次段キャパシタに印加し、
前記所定のバイアス電圧が印加された次段キャパシタと前記演算増幅器の前記出力端子とを増幅期間において接続し、前記アナログ入力信号を前記演算増幅器で演算増幅する
ことを特徴とするＡ／Ｄ変換方法。
【請求項７】
前記請求項６記載のＡ／Ｄ変換方法において、
前記初期値設定期間は、
前記サンプル期間と前記増幅期間との間に設定される
ことを特徴とするＡ／Ｄ変換方法。
【請求項８】
前記請求項６記載のＡ／Ｄ変換方法において、
前記初期値設定期間は、
前記アナログ入力信号がＡ／Ｄ変換された後に開始される
ことを特徴とするＡ／Ｄ変換方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器及びＡ／Ｄ変換方法に関する。
【背景技術】
【０００２】
パイプライン方式のＡ／Ｄ変換器では、複数の演算増幅器が使用されており、その各々の演算増幅器は非常に重要な機能を担う。また、それらの消費電力は全体の消費電力の多くの割合を占める。このようなパイプラインＡ／Ｄ変換器を構成する演算増幅器の動作においては、入力信号に対して掛け算と加減算との演算増幅動作が要求される。
【０００３】
演算増幅器の一構成例としては、与えられたアナログ入力電圧と基準電圧とを比較する電圧比較器や、加減算で使用するための基準電圧を生成する電圧生成器や、入力信号を演算増幅する反転増幅器などが含まれる。
【０００４】
図６は、パイプラインＡ／Ｄ変換器の構成要素である演算増幅器の従来例を示す。この従来例は、非特許文献１に記載される。図６に示した演算増幅器１００は、サブＡ／Ｄ変換器２ａ、サブＤ／Ａ変換器３ａ、反転増幅器１ａ、第１のキャパシタＣ１１、第２のキャパシタＣ１２、及び５つのスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５により構成される。
【０００５】
これらの回路構成で成り立つ演算増幅器の動作は、サンプル期間と増幅期間との２つに分けることができる。先ず、始めに入力信号をサンプリングするサンプル期間について説明する。サンプル期間では、スイッチＳＷ１がａ側（入力信号ＶＩＮの入力側）に切り換わると共に、２個のスイッチＳＷ２、ＳＷ５がオンになり、残りの２個のスイッチＳＷ３、ＳＷ４はオフとなる。このため、入力端子から入力されたアナログ入力信号ＶＩＮは、サブＡ／Ｄ変換器２ａと第１及び第２のキャパシタＣ１１、Ｃ１２とに接続され、反転増幅器１ａの出力端子は接続されない。また、サンプル期間の終了で、前記３個のスイッチＳＷ１、ＳＷ２、ＳＷ５はオフになる。
【０００６】
その後の増幅期間では、スイッチＳＷ１がｂ側（サブＤ／Ａ変換器３ａ側）に切り換わると共に、２個のＳＷ３、ＳＷ４がオンとなり、他の２個のスイッチＳＷ２、ＳＷ５はオフとなる。このため、サブＤ／Ａ変換器３ａの出力端子と第１のキャパシタＣ１１とが接続され、また反転増幅器１ａの出力端子と第２のキャパシタＣ１２とが接続される。この際、反転増幅器１ａの非反転入力端子はグランドと仮想接地になる。増幅期間の終了で、前記３個のスイッチＳＷ１、ＳＷ３、ＳＷ４はオフになる。これらのスイッチ動作は全て同期して行われる。
【０００７】
つまり、サンプル期間では、アナログ入力信号ＶＩＮは、第１のキャパシタＣ１１と第２のキャパシタＣ１２とに印加されて電荷が蓄えられる。この際、サブＡ／Ｄ変換器２ａは、アナログ入力信号ＶＩＮを所定の参照電圧に基づいてＡ／Ｄ変換する。続いて、サブＤ／Ａ変換器３ａは、前記サブＡ／Ｄ変換器２ａによってＡ／Ｄ変換されたデジタル入力信号をＤ／Ａ変換して、次の増幅期間で加減算を行うための基準電圧を決定する。
【０００８】
その後の増幅期間では、サブＤ／Ａ変換器３ａの出力端子と第１のキャパシタＣ１１とが接続され、第２のキャパシタＣ１２と反転増幅器１ａの出力端子とが接続される。この時、反転増幅器１ａの非反転入力端子は仮想接地であるので、第１のキャパシタＣ１１には、サブＤ／Ａ変換器３ｃの出力である基準電圧に相当する電荷が蓄えられる。その結果、第２のキャパシタＣ１２には、第１のキャパシタＣ１１にサンプル期間で保存された電荷から第１のキャパシタＣ１１に存在する電荷量を引いた残りの電荷が移動する。
【０００９】
これらの一連の動作において、第１及び第２のキャパシタＣ１１、Ｃ１２の容量比を調節することによって、入力信号電圧ＶＩＮを任意の倍率で増幅及び加減算することができ、所望の入出力伝達関数を得ることができる。
【００１０】
演算増幅器１００を複数個接続したパイプラインＡ／Ｄ変換器では、１つの演算増幅器１００が増幅期間にある際、次段の演算増幅器はサンプル期間にあり、前段の反転増幅器１ａの出力端子は次段の演算増幅器の入力端子と接続される。このため、前段の反転増幅器１ａの出力端子には、増幅期間において次段のサンプリングキャパシタ（第１及び第２のキャパシタＣ１１、Ｃ１２）等を含む次段キャパシタＣ１３に接続される。その次段キャパシタＣ１３が接続された状態で、所定の演算目標値にまで収束する必要があるため、演算増幅器は負荷容量が非常に大きくなり、高性能な反転増幅器１ａが必要となる。
【００１１】
以上の理由によって、高分解能及び高速動作のパイプラインＡ／Ｄ変換器を実現するためには、前記演算増幅器の高精度化、高利得化、及び高速化が必要となる。
【非特許文献１】Andrew M.abo他著 ”A 1.5-V, 10-bit, 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, NO. 5, MAY 1999.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
近年、情報通信分野における信号処理のディジタル化、高速化、広帯域化、情報通信機器の小型化、及び軽量化に伴い、ディジタル信号処理の重要なアナログブロックとなるＡ／Ｄ変換器においては、高速化、広帯域化及び低消費電力化が要望されている。
【００１３】
しかしながら、前記従来のＡ／Ｄ変換器では、演算増幅器１００が増幅期間に入った際に、サンプリング用キャパシタ等を含む次段キャパシタＣ１３を負荷として増幅目標値の電圧まで高精度で収束するためには、非常に高性能な反転増幅器が必要となり、消費電力も大きくなる。
【００１４】
また、次段の演算増幅器は、前段の演算増幅器とは逆の相でサンプル期間及び増幅期間に入る。演算増幅器の増幅期間における増幅目標値は、前クロック相での次段キャパシタの電圧値とは相関が無いため、増幅期間に入って演算増幅器の出力端子が次段キャパシタに接続される直前の次段キャパシタの電荷量や電位は判らない。このため、増幅期間に移行した瞬間の演算増幅器の出力電圧初期値は一意に決定することができず、増幅目標値への収束動作が遅くなる場合がある。
【００１５】
本発明は、前記の問題を解決するためになされたものであり、その目的は、演算増幅が開始される際の演算増幅器の出力電圧の初期値を設定し、これにより、演算増幅の目標値への収束を高速化して、動作が高速で消費電力なＡ／Ｄ変換器及びＡ／Ｄ変換方法を提供することにある。
【課題を解決するための手段】
【００１６】
前記目的を達成するために、本発明では、演算増幅器の増幅期間の前に予め次段キャパシタに所定バイアス電圧を印加しておき、演算増幅器が増幅期間に移行した際の初期値を設定することにより、演算増幅動作時の演算目標値への収束時間を短縮して、Ａ／Ｄ変換器の高速動作を行うようにする。
【００１７】
具体的に、請求項１記載の発明のＡ／Ｄ変換器は、入力端子に入力されたアナログ入力信号をＡ／Ｄ変換した後、演算増幅して出力端子から出力する演算増幅器と、演算増幅器の増幅動作の開始時での出力電圧に初期値を与える初期値設定回路とを備え、前記初期値設定回路は、演算増幅器の増幅動作の開始時に、前記演算増幅器の出力端子に接続されることになる次段キャパシタに対して、所定のバイアス電圧を与えることを特徴とする。
【００１８】
請求項２記載の発明は、前記請求項１記載のＡ／Ｄ変換器において、前記演算増幅器は、第１及び第２のキャパシタと、前記入力端子に入力されたアナログ入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、前記サブＡ／Ｄ変換器で変換されたデジタル入力信号をＤ／Ａ変換して基準電圧を生成するサブＤ／Ａ変換器と、前記サブＤ／Ａ変換器により生成された基準電圧並びに前記第１及び第２のキャパシタに保持された電荷に基づいて、前記アナログ入力信号を演算増幅して前記出力端子から出力する反転増幅器と、前記第１及び第２のキャパシタ、前記入力端子、前記サブＤ／Ａ変換器及び前記反転増幅器間の接続を切り換えるスイッチ群とを備えたことを特徴とする。
【００１９】
請求項３記載の発明は、前記請求項１又は２記載のＡ／Ｄ変換器において、前記初期値設定回路は、前記所定のバイアス電圧として、前記演算増幅器の増幅動作の開始時での出力電圧の初期値が、前記アナログ入力信号に対応する演算増幅の目標値の近傍になるように設定されることを特徴とする。
【００２０】
請求項４記載の発明は、前記請求項１〜３の何れか１項に記載のＡ／Ｄ変換器において、前記初期値設定回路は、前記アナログ入力信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、前記サブＡ／Ｄ変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブＤ／Ａ変換器とを備えることを特徴とする。
【００２１】
請求項５記載の発明は、前記請求項２記載のＡ／Ｄ変換器において、前記初期値設定回路は、前記演算増幅器に備えるサブＡ／Ｄ変換器で変換されたデジタル入力信号に予め対応させた電圧を生成し、この電圧を前記所定のバイアス電圧として出力するサブＤ／Ａ変換器を備えることを特徴とする。
【００２２】
請求項６記載の発明のＡ／Ｄ変換方法は、入力端子に入力されたアナログ入力信号をＡ／Ｄ変換した後、演算増幅器で演算増幅して出力端子から出力するＡ／Ｄ変換方法であって、前記アナログ入力信号をサンプル期間においてＡ／Ｄ変換すると共にサンプルし、前記サンプル期間で得たデジタル入力信号に対応する所定のバイアス電圧を初期値設定期間において生成し、この所定のバイアス電圧を前記演算増幅器の前記出力端子に接続されることになる次段キャパシタに印加し、前記所定のバイアス電圧が印加された次段キャパシタと前記演算増幅器の前記出力端子とを増幅期間において接続し、前記アナログ入力信号を前記演算増幅器で演算増幅することを特徴とする。
【００２３】
請求項７記載の発明は、前記請求項６記載のＡ／Ｄ変換方法において、前記初期値設定期間は、前記サンプル期間と前記増幅期間との間に設定されることを特徴とする。
【００２４】
請求項８記載の発明は、前記請求項６記載のＡ／Ｄ変換方法において、前記初期値設定期間は、前記アナログ入力信号がＡ／Ｄ変換された後に開始されることを特徴とする。
【００２５】
以上により、本発明のＡ／Ｄ変換器及びＡ／Ｄ変換方法では、演算増幅期間の前に初期値設定期間が設定され、この初期値設定期間において、演算増幅器の出力端子に接続されることになる次段キャパシタに所定のバイアス電圧が与えられる。その結果、増幅期間に移行した際に、演算増幅器の演算増幅動作は、前記所定のバイアス電圧である初期値から演算増幅の目標値に向かって収束するので、前記所定のバイアス電圧を適宜設定すれば、演算増幅の目標値への収束が高速化される。
【００２６】
特に、本発明では、次段キャパシタに与えられる所定のバイアス電圧、すなわち、演算増幅開始時での演算増幅器の出力電圧の初期値が、その増幅期間での演算増幅の目標値の近傍に設定されているので、より一層高速に演算増幅動作の収束を行うことができて、高速及び低消費電力なＡ／Ｄ変換器が実現できる。従って、このＡ／Ｄ変換器をパイプラインＡ／Ｄ変換器の格段に使用すれば、パイプラインＡ／Ｄ変換器全体の低消費電力化及び高速化が可能である。
【発明の効果】
【００２７】
以上説明したように、請求項１〜８記載の発明のＡ／Ｄ変換器及びＡ／Ｄ変換方法によれば、演算増幅器の演算増幅動作での演算増幅の目標値への収束を高速化できるので、高速及び低消費電力なＡ／Ｄ変換器を実現できる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明の実施形態のＡ／Ｄ変換器を図面に基づいてを説明する。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【００３０】
同図の演算増幅器１０１において、１ａは入力端子１０ａに入力された入力信号ＶＩＮを演算増幅する際に用いる反転増幅器であって、出力端子１１ａから演算増幅後のデジタル信号を出力する。２ａは前記入力端子１０ａに入力された入力信号ＶＩＮをＡ／Ｄ変換するサブＡ／Ｄ変換器、３ａは前記サブＡ／Ｄ変換器２ａによってＡ／Ｄ変換されたデジタル入力信号をＤ／Ａ変換して、次の増幅期間で加減算を行うための基準電圧を決定するサブＤ／Ａ変換器である。また、Ｃ１１、Ｃ１２は第１及び第２のキャパシタ、１２はスイッチ群であって５個のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５を備えている。このスイッチ群１２は、前記第１及び第２のキャパシタＣ１１、Ｃ１２、入力端子１０ａ、サブＤ／Ａ変換器３ａ及び反転増幅器１ａ間の接続を切り換えるものである。
【００３１】
そして、４ａは本発明に特徴的な初期値設定回路であって、演算増幅する際の演算増幅開始時の演算増幅器１０１の出力電圧の初期値を設定するためのものであり、その内部構成は後述する。
【００３２】
次に、図１の演算増幅器１０１の回路動作について説明する。図２は、図１の演算増幅器１０１が動作する際のサンプル期間φ１、φ１’（φ１≧φ１’）、増幅期間φ２、及び初期値設定期間φｒのタイミングチャートの一例を示している。
【００３３】
先ず、サンプル期間φ１及びφ１’について説明する。サンプル期間φ１及びφ１’では、スイッチＳＷ１がａ側（入力端子１０ａ側）に切り換わると共に、２個のスイッチＳＷ２、ＳＷ５がオンになり、一方、スイッチＳＷ３は開放され、スイッチＳＷ４はオフになる。アナログ入力信号ＶＩＮが演算増幅器１０１の入力信号として入力端子１０ａに与えられると、このアナログ入力信号ＶＩＮが各キャパシタＣ１１、Ｃ１２に印加されて、サンプルされる。
【００３４】
続いて、サンプル期間φ１’が終了し、スイッチＳＷ２がオフになった後、サンプル期間φ１が終了し、スイッチＳＷ１が開放され、スイッチＳＷ５がオフにされる。これにより、各キャパシタＣ１１、Ｃ１２には、アナログ入力信号ＶＩＮとグランド電位との間の電位差による電荷が保存される。
【００３５】
尚、図２のタイミングチャートにおいて、サンプル期間φ１’がサンプル期間φ１より早いタイミングで終了する理由は、スイッチＳＷ２がオンからオフになる際のチャージインジェクションによる演算結果のバラツキを取り除くためであるが、精度上問題がなければ、サンプル期間φ１、φ１’は同時に終了しても構わない。
【００３６】
続いて、初期値設定期間φｒについて説明する。図２のタイミングチャートに示したように、この初期値設定期間φｒは、従来の演算増幅動作中におけるサンプル期間と増幅期間との間に存在するノンオーバーラップ期間を利用したものである。このノンオーバーラップ期間を用いることにより、新たにクロック相を生成する必要がなく、容易に初期値設定期間φｒの設定が可能である。尚、初期値設定期間φｒの設定は、例えばサンプル期間途中でサブＡ／Ｄ変換器２ａのＡ／Ｄ変換が終了する場合などでは、このＡ／Ｄ変換の終了に同期して初期値設定期間φｒを設定することも可能である。
【００３７】
この初期値設定期間φｒでは、スイッチＳＷ３がｂ側（初期値設定回路５ａ側）に切り換わって、初期値設定回路４ａの出力端子側が次段キャパシタＣ１３に接続される。これにより、この初期値設定期間φｒでは、後述するようにアナログ入力信号ＶＩＮに対応した所定のバイアス電圧が初期値設定回路４ａから次段キャパシタＣ１３に印加される。前記次段キャパシタＣ１３は、パイプラインＡ／Ｄ変換方式においては、所定の演算増幅器の後段にも同様の演算増幅器やサブＡ／Ｄ変換器が存在するので、それらのサンプリング用キャパシタ等を含めたキャパシタの合計である。
【００３８】
続いて、増幅期間φ２について説明する。増幅期間φ２では、スイッチＳＷ１はｂ側（サブＤ／Ａ変換器３ａ側）に切り換わると共に、スイッチＳＷ３が開放され、スイッチＳＷ４がオンにされ、各スイッチＳＷ２、ＳＷ５はオフにされる。従って、キャパシタＣ１１にはサブＤ／Ａ変換器３ａの出力側が接続され、キャパシタＣ１２は反転増幅器１ａの出力側（即ち、出力端子１１ａ）に接続される。前記サンプル期間φ１及びφ１’で各キャパシタＣ１１、Ｃ１２に保存された電荷はそのまま保存されているので、演算増幅器１０１の出力端子１１ａの出力電圧は、以下の式で表される演算目標値Ｖｏｕｔを目標に収束する。
【００３９】
Ｖｏｕｔ＝（Ｃ１２＋Ｃ１１）／Ｃ１２×ＶＩＮ
−Ｃ１１／Ｃ１２×ＶＤＡＣ
前記式において、ＶＩＮはアナログ入力信号電圧であり、ＶＤＡＣはサブＤ／Ａ変換器３ａの出力電圧を表す。
【００４０】
この際、増幅期間φ２での演算増幅器１０１の出力電圧の収束動作において、その出力電圧の初期値は、第１及び第２のキャパシタＣ１１、Ｃ１２、及び次段キャパシタＣ１３に予めに保存されている電荷で決定される。つまり、前記初期値設定期間φｒで次段キャパシタＣ１３に任意のバイアス電圧を印加しておくことによって、増幅期間φ２における収束動作の初期値を可変にすることが可能である。
【００４１】
パイプラインＡ／Ｄ変換器の演算増幅器１０１では、アナログ入力信号電圧ＶＩＮに対する出力電圧の伝達関数が唯一存在する。このため、アナログ入力信号ＶＩＮの電圧レベルがサブＡ／Ｄ変換器２ａで判定された場合には、この時点で演算増幅の目標値が確定する。通常、サンプル期間φ１及びφ１’が終了する際には、サブＡ／Ｄ変換器２ａのＡ／Ｄ変換とサブＤ／Ａ変換器３ａのＤ／Ａ変換は終了していて、次相の増幅期間φ２における演算増幅の目標値が確定していることから、初期値設定回路４ａで設定される初期値設定用の所定のバイアス電圧は、増幅期間φ２での演算増幅器１０１の出力電圧の初期値がこの演算増幅の目標値の近傍になるように設定される。その詳細は後述する。
【００４２】
既述した従来例では、演算増幅器の出力電圧は、最大振幅時では例えば０Ｖから演算増幅の最大目標電圧値まで収束する必要があるが、本実施形態では、増幅期間φ２での演算増幅器１０１の出力電圧の初期値設定を行って、予め増幅期間φ２での目標値への収束動作の初期値を演算増幅目標値近傍に設定しておくので、演算増幅器１０１の出力電圧は、最大振幅時でも０Ｖから演算増幅目標値にまで収束動作を行わず、演算増幅目標値近傍から収束動作を行う。従って、演算増幅動作において、収束する電圧幅を削減できるので、演算増幅器１０１の出力電圧の収束を高速化することができる。
【００４３】
増幅期間φ２に移行する際、次段の演算増幅器はその増幅期間を終了するが、次段の演算増幅器での演算増幅結果は一つ前のアナログ入力信号ＶＩＮに対して演算を行っているものであるので、前段の演算増幅目標値とは関係が無い。従って、次段キャパシタＣ１３の前増幅期間時の電荷量は次相の増幅期間の電荷量とは無相関であって、演算増幅器１０１の各キャパシタＣ１１、Ｃ１２と接続した瞬間の演算増幅器１０１の出力電圧の初期値は、一つ前のアナログ入力信号ＶＩＮにも依存することになる。演算増幅器１０１の演算増幅動作の出力電圧の初期値は、従来では、最悪の場合には演算増幅の目標値とは正負逆方向に決定され、それに起因して、収束するのに要する電圧振幅が増大して、収束動作が遅延していたが、本実施形態のように演算増幅器１０１の演算増幅動作の出力電圧の初期値設定を行うことにより、収束動作を速めることが可能である。
【００４４】
次に、初期値設定回路４ａの構成例を図３に示す。同図において、初期値設定回路４ａは、複数個の電圧比較器１ｄ、２ｄ…と、複数の抵抗ｒ１、ｒ２、ｒ３…とを持つフラッシュ型の第２のサブＡ／Ｄ変換器３ｄと、このサブＡ／Ｄ変換器３ｄの出力信号ｂ０、ｂ１…を初期値設定用の所定のバイアス電圧ＶｂにＤ／Ａ変換する第２のサブＤ／Ａ変換器４ｄとで構成されている。
【００４５】
前記電圧比較器１ｄ、２ｄ…は、所定の２つの参照電圧ｖ１、ｖ０間を複数の抵抗ｒ１、ｒ２、ｒ３…で分割した各電圧ｖｒ１、ｖｒ２…と、アナログ入力電圧ＶＩＮとを電圧比較することにより、アナログ入力電圧ＶＩＮのＡ／Ｄ変換を行って、入力信号レベルを判定する。更に、サブＤ／Ａ変換器４ｄは、前記電圧比較器１ｄ、２ｄ…の出力電圧ｂ０、ｂ１…の組合せを受けると共に、その組合せの各々に対応させた初期値設定用の所定のバイアス電圧ｒｅｆ０〜ｒｅｆ７が入力されていて、前記電圧比較器１ｄ、２ｄ…から受けた出力電圧ｂ０、ｂ１…の組合せに対応する１つの初期値設定用の所定のバイアス電圧ｒｅｆ０〜ｒｅｆ７を選択し、この選択した初期値設定用のバイアス電圧を生成して出力する。前記初期値設定用の所定のバイアス電圧ｒｅｆ０〜ｒｅｆ７は、各々、対応するアナログ入力信号電圧ＶＩＮが入力されたとき、そのアナログ入力信号電圧ＶＩＮに対応する演算増幅の目標値Ｖｔｇｔに所定の微少電圧値ΔＶを加算又は減算した電圧値（Ｖｔｇｔ０±ΔＶ）〜（Ｖｔｇｔ７±ΔＶ）に設定される。
【００４６】
ここで、例えば、初期値設定を３ビットのサブＡ／Ｄ変換器３ｄで行うとすると、サブＡ／Ｄ変換器３ｄは、電圧比較器１ｄ…を７個と、抵抗ｒ１…を８個とで構成される。また、それらに対応するように所定のバイアス電圧値ｒｅｆ０…も３ビット数分必要となる。通常の１．５ビット／ステージ方式のパイプラインＡ／Ｄ変換方式では、１つの演算増幅結果値に対して複数のアナログ入力電圧ＶＩＮが対応するので、初期値設定用の所定のバイアス電圧値も３ビット数は必要がない。
【００４７】
初期値設定回路４ａのサブＡ／Ｄ変換器３ｄとサブＤ／Ａ変換器４ｄとの変換精度を上げていくことにより、設定した初期値と演算増幅時の演算増幅目標値との誤差が少なくなっていくので、演算増幅動作での演算目標値への収束がより高速化される。
【００４８】
以上の構成により、本実施形態では、初期値設定回路４ａにおいて、サブＡ／Ｄ変換器３ｄでアナログ入力信号ＶＩＮの電圧レベルを判定し、その後、この電圧レベルをサブＤ／Ａ変換器４ｄで演算増幅の目標値近傍の所定のバイアス電圧ＶｂにＤ／Ａ変換し、この所定のバイアス電圧Ｖｂを次段キャパシタＣ１３に与えて、演算増幅器１０１の演算増幅動作における出力電圧の初期値を設定したので、演算増幅の目標値への収束を高速化することができ、Ａ／Ｄ変換器全体のシステムの高速化を図ることができる。
【００４９】
（第２の実施形態）
次に、本発明の第２の実施形態のＡ／Ｄ変換器を説明する。
【００５０】
前記第１の実施形態では、初期値設定回路４ａには、図３に示したサブＡ／Ｄ変換器３ｄを含んでいたが、本実施形態では、このサブＡ／Ｄ変換器３ｄを演算増幅器のサブＡ／Ｄ変換器２ａで代用したものである。
【００５１】
図４は本発明の第２の実施形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【００５２】
同図の演算増幅器１０２において、５ａは演算増幅器１０２での演算増幅の際に出力電圧の初期値を設定する初期値設定回路である。この初期値設定回路５ａには、アナログ入力信号ＶＩＮをＡ／Ｄ変換してアナログ入力信号ＶＩＮの電圧レベルを判定するサブＡ／Ｄ変換器２ａのデジタル入力信号を受ける。従って、この初期値設定回路５ａは、図３に示した初期値設定回路４ａとは、サブＡ／Ｄ変換器３ａを有しない点で異なり、サブＡ／Ｄ変換器２ａからのデジタル入力信号を受けて、サブＤ／Ａ変換器４ｄ（図３参照）で所定のバイアス電圧ＶｂにＤ／Ａ変換する。尚、図４において、図１と同じ構成部分について同一符号を付してその説明を省略する。
【００５３】
これにより、本実施形態では、前記第１の実施形態と比べて、サブＡ／Ｄ変換器３ｄを備えないので、サブＡ／Ｄ変換器の数を減少させることができる。尚、前記第１の実施形態では、演算増幅用のサブＡ／Ｄ変換器２ａと初期値設定回路４ａ内のサブＡ／Ｄ変換器３ｄとでは、その精度や判定電圧を任意に選択することが可能であったが、本実施形態では、各演算増幅段のＡ／Ｄ変換精度、つまりサブＡ／Ｄ変換器２ａの分解能によって初期値設定の精度も同時に決定されることになる。
【００５４】
以上説明した構成により、本実施形態では、サブＡ／Ｄ変換器２ａでアナログ入力信号ＶＩＮの電圧レベルを判定し、その後、初期値設定回路５ａのサブＤ／Ａ変換器４ｄで演算増幅動作での目標値近傍の所定のバイアス電圧ＶｂにＤ／Ａ変換して、この所定のバイアス電圧Ｖｂを次段キャパシタＣ１３に与えて、演算増幅器１０２の演算増幅動作における出力電圧の初期値を設定したので、演算増幅動作での目標値への収束を高速化することができ、Ａ／Ｄ変換器全体のシステムの高速化を図ることができる。
【００５５】
（第３の実施形態）
続いて、本発明の第３の実施形態のＡ／Ｄ変換器を説明する。
【００５６】
前記第１の実施形態では、初期値設定期間φｒをサンプル期間φ１、φ１’と増幅期間φ２との間に設定したが、本実施形態では、サブＡ／Ｄ変換器３ｄ又は２ａでの電圧レベル判定が終了した時点から初期値設定期間を開始するように設定したものである。
【００５７】
本実施形態では、前記第１の実施形態と第２の実施形態の両者の回路構成を使用することが可能である。ここでは、第２の実施形態の回路構成を用いて、動作を説明する。
【００５８】
図５のタイミングチャートにおいて、φ１、φ１’はサンプル期間、φ２は増幅期間を示す。時点ｔ１は、サブＡ／Ｄ変換器２ａのＡ／Ｄ変換が終了する時刻を示し、この時点で演算増幅器１０２の演算増幅の目標値が確定しており、これ以降であれば、初期値設定期間φｒに移行することが可能である。図５では、サブＡ／Ｄ変換器２ａのＡ／Ｄ変換の終了タイミングｔ１の後に、初期値設定期間φｒに移行している。その後、サンプル期間φ１、φ１’が終了し、増幅期間φ２に移行する。このとき、初期値設定期間φｒは継続していても構わない。
【００５９】
初期値設定期間φｒでは、サブＡ／Ｄ変換器２ａのＡ／Ｄ変換結果を所定のバイアス電圧ＶｂにＤ／Ａ変換する。ここでは、増幅期間φ２の開始前に初期値設定期間φｒを終了しているが、増幅期間φ２に移行してからも初期値設定期間φｒを一時継続して、初期値設定用の所定のバイアス電圧Ｖｂが反転増幅器１ａの出力端子１１ａと次段キャパシタＣ１３とに与えられた状態を維持することも可能である。反転増幅器１ａの出力端子１１ａに初期値設定用の所定のバイアス電圧Ｖｂが与えられている状態であっても、サンプル期間φ１、φ１’で印加された電荷は、スイッチＳＷ１の開放によって反転増幅器１ａの入力側がフロートであるので、各キャパシタＣ１１、Ｃ１２に蓄えられていた電荷の合計量は保存されていて、演算増幅結果に対する影響はないからである。
【００６０】
以上の構成により、サンプル期間φ１、φ１’の終了以前にアナログ入力信号ＶＩＮの電圧レベルが判定されれば、この判定後に、サブＤ／Ａ変換器４ｄで演算増幅の出力電圧の目標値近傍の所定のバイアス電圧ＶｂにＤ／Ａ変換を行って、この所定のバイアス電圧Ｖｂで演算増幅器１０２の演算増幅動作における出力電圧の初期値を設定したので、演算増幅の目標値への収束を高速化することができ、Ａ／Ｄ変換器全体のシステムの高速化を図ることができる。
【産業上の利用可能性】
【００６１】
以上説明したように、本発明は、Ａ／Ｄ変換器に備える演算増幅器の演算増幅動作での演算増幅の目標値への収束を高速化できるので、このＡ／Ｄ変換器を各段に備えるパイプラインＡ／Ｄ変換器の高速化及び低消費電力化を図ることができ、パイプラインＡ／Ｄ変換器の用途、例えば、テレビやビデオの映像信号処理や無線ＬＡＮ等の通信信号処理等の用途に有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態のＡ／Ｄ変換器の構成を示すブロック図である。
【図２】同Ａ／Ｄ変換器の動作タイミングチャートを示す図である。
【図３】同Ａ／Ｄ変換器に備える初期値設定回路の内部構成を示す回路図である。
【図４】本発明の第２の実施形態のＡ／Ｄ変換器の構成を示すブロック図である。
【図５】本発明の第３の実施形態のＡ／Ｄ変換器の動作タイミングチャートを示す図である。
【図６】従来のＡ／Ｄ変換器の構成を示すブロック図である。
【符号の説明】
【００６３】
１０１、１０２          演算増幅器
１ａ                    反転増幅器
２ａ                    サブＡ／Ｄ変換器
３ａ                    サブＤ／Ａ変換器
４ａ、５ａ              初期値設定回路
Ｃ１１                  第１のキャパシタ
Ｃ１２                  第２のキャパシタ
Ｃ１３                  次段キャパシタ
ＳＷ１〜ＳＷ５          スイッチ
１ｄ、２ｄ              電圧比較器
３ｄ                    第２のサブＡ／Ｄ変換器
４ｄ                    第２のサブＤ／Ａ変換器
ｒ１〜ｒ３              抵抗
１０ａ                  入力端子
１１ａ                  出力端子
１２                    スイッチ群
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007032110.tif 000008
【図２】
2007032110.tif 000009
【図３】
2007032110.tif 000010
【図４】
2007032110.tif 000011
【図５】
2007032110.tif 000012
【図６】
2007032110.tif 000013
【国際調査報告】
2007032110.tif 000014
2007032110.tif 000015