(57)【要約】  複数の電源系を備え各電源系はそれぞれ複数の電源端子と複数の電源ラインを有するようにされた半導体集積回路において、各電源系の複数の電源ライン間は双方向ダイオード対からなる２段の保護回路（１１ａ，１１ｂ；１２ａ，１２ｂ；１３ａ，１３ｂ）を介して接続する。また、各電源系の前記２段の保護回路間のラインの間には、並列形態のＭＯＳＦＥＴと直列ダイオードとからなる保護回路（１５ａ，１５ｂ）を介して接続し、少なくとも１つの信号端子に対応して設けられた保護素子（Ｄｄ２ｄ１）は該信号端子と前記２段の保護回路間のラインのいずれかとの間に接続するようにした。【特許請求の範囲】
【請求項１】
外部より第１電源系の電源電圧が印加される第１電源端子と、前記第１電源系の電源電圧を内部回路に供給する第１電源ラインと、外部より前記第１電源系の電源電圧よりも低いレベルの第２電源系の電源電圧が印加される第２電源端子と、前記第２電源系の電源電圧を内部回路に供給する第２電源ラインと、外部より前記第２電源系の電源電圧よりも低いレベルの基準電源電圧が印加されるグランド系の電源端子と、該グランド系の電源端子に印加された基準電源電圧を前記内部回路に供給するグランド系の電源ラインと、複数の信号端子と、を備えた半導体集積回路であって、
前記第２電源系は複数の第２電源端子と複数の第２電源ラインとを備え、前記複数の第２電源ライン同士は並列形態の双方向ダイオード対を含む２個の第１保護回路と該第１保護回路間を接続する中間ラインを介して接続され、
前記中間ラインと前記第１電源ラインとは第２保護回路を介して接続され、
前記中間ラインと前記グランド系の電源ラインとは第３保護回路を介して接続され、
前記複数の信号端子には、対応する信号端子と前記中間ラインとの間に接続された第１の保護素子と、対応する信号端子と前記グランド系の電源ラインとの間に接続された第２の保護素子とを含む第４保護回路が設けられている半導体集積回路。
【請求項２】
前記第２保護回路は、前記電源ラインに接続されたソースもしくはドレイン端子とゲート端子とが接続され、前記第１電源ラインにドレインもしくはソース端子が接続された絶縁ゲート型電界効果トランジスタと、該トランジスタと並列に設けられ前記第１電源系の電源電圧に向かって順方向となる２個の直列形態のダイオードとからなる請求項１に記載の半導体集積回路。
【請求項３】
前記第３保護回路は、前記グランド系の電源ラインに接続されたソースもしくはドレイン端子とゲート端子とが接続され、前記中間ラインにドレインもしくはソース端子が接続された第２の絶縁ゲート型電界効果トランジスタからなる請求項２に記載の半導体集積回路。
【請求項４】
前記絶縁ゲート型電界効果トランジスタおよび前記第２の絶縁ゲート型電界効果トランジスタは、前記ソースもしくはドレイン端子と前記ゲート端子とが抵抗を介して接続されている請求項３に記載の半導体集積回路。
【請求項５】
前記第４保護回路の前記第１の保護素子は前記信号端子から前記中間ラインに向かって順方向となるように接続されたダイオードであり、前記第２の保護素子は前記グランド系の電源ラインから前記信号端子に向かって順方向となるように接続されたダイオードである請求項１に記載の半導体集積回路。
【請求項６】
前記中間ラインはループ状に設けられている請求項１に記載の半導体集積回路。
【請求項７】
前記第１電源端子に印加された電源電圧により動作する第１電源系の第１内部回路と、前記第２電源端子に印加された電源電圧により動作する第２電源系の第２内部回路とを備え、前記第１内部回路と第２内部回路には前記グランド系の電源ラインから前記基準電源電圧が供給される請求項１に記載の半導体集積回路。
【請求項８】
前記第１内部回路はアナログ回路であり、第２内部回路はデジタル回路である請求項７に記載の半導体集積回路。
【請求項９】
前記第１内部回路はバイポーラトランジスタにより構成された回路であり、第２内部回路は絶縁ゲート型電界効果トランジスタにより構成された回路である請求項７に記載の半導体集積回路。
【請求項１０】
前記半導体集積回路は光ディスク装置を構成するアナログフロントエンド用半導体集積回路であり、前記複数の信号端子のいずれかに光ピックアップから供給される信号が入力される請求項１に記載の半導体集積回路。
【請求項１１】
外部より第１電源系の電源電圧が印加される第１電源端子と、前記第１電源系の電源電圧を内部回路に供給する第１電源ラインと、外部より前記第１電源系の電源電圧よりも低いレベルの第２電源系の電源電圧が印加される第２電源端子と、前記第２電源系の電源電圧を内部回路に供給する第２電源ラインと、外部より前記第２電源系の電源電圧よりも低いレベルの基準電源電圧が印加されるグランド系の電源端子と、該グランド系の電源端子に印加された基準電源電圧を前記内部回路に供給するグランド系の電源ラインと、複数の信号端子と、を備えた半導体集積回路であって、
前記第１電源系は複数の第１電源端子と複数の第１電源ラインとを備え、前記複数の第１電源ライン同士は並列形態の双方向ダイオード対を含む２個の第１保護回路と該第１保護回路間を接続する第１中間ラインを介して接続され、
前記第２電源系は複数の第２電源端子と複数の第２電源ラインとを備え、前記複数の第２電源ライン同士は並列形態の双方向ダイオード対を含む２個の第１保護回路と該第１保護回路間を接続する第２中間ラインを介して接続され、
前記グランド系は複数のグランド端子と複数のグランドラインとを備え、前記複数のグランドライン同士は並列形態の双方向ダイオード対を含む２個の第１保護回路と該第１保護回路間を接続する第３中間ラインを介して接続され、
前記第１中間ラインと前記第２中間ラインとは第２保護回路を介して接続され、
前記第２中間ラインと前記第３中間ラインとは第３保護回路を介して接続され、
前記複数の信号端子には、対応する信号端子と前記第１又は第２中間ラインとの間に接続された第１の保護素子と、対応する信号端子と前記グランドラインのいずれかとの間に接続された第２の保護素子とを含む第４保護回路が設けられている半導体集積回路。
【請求項１２】
前記第２保護回路は、前記第２中間ラインに接続されたソースもしくはドレイン端子とゲート端子とが接続され、前記第１電源ラインにドレインもしくはソース端子が接続された絶縁ゲート型電界効果トランジスタと、該トランジスタと並列に設けられ前記第１電源系の電源電圧に向かって順方向となる２個の直列形態のダイオードとからなる請求項１１に記載の半導体集積回路。
【請求項１３】
前記第３保護回路は、前記第３中間ラインに接続されたソースもしくはドレイン端子とゲート端子とが接続され、前記第２中間ラインにドレインもしくはソース端子が接続された第２の絶縁ゲート型電界効果トランジスタからなる請求項１２に記載の半導体集積回路。
【請求項１４】
前記絶縁ゲート型電界効果トランジスタおよび前記第２の絶縁ゲート型電界効果トランジスタは、前記ソースもしくはドレイン端子と前記ゲート端子とが抵抗を介して接続されている請求項１３に記載の半導体集積回路。
【請求項１５】
前記第４保護回路の前記第１の保護素子は前記信号端子から前記第１又は第２中間ラインに向かって順方向となるように接続されたダイオードであり、前記第２の保護素子は前記いずれかのグランドラインから前記信号端子に向かって順方向となるように接続されたダイオードである請求項１１に記載の半導体集積回路。
【請求項１６】
前記中間ラインはループ状に設けられている請求項１１に記載の半導体集積回路。
【請求項１７】
前記第１電源端子に印加された電源電圧により動作する第１電源系の第１内部回路と、前記第２電源端子に印加された電源電圧により動作する第２電源系の第２内部回路とを備え、前記第１内部回路と第２内部回路には前記グランドラインから前記基準電源電圧が供給され、前記第１内部回路に信号を供給する前記信号端子の前記第１の保護素子は前記信号端子から前記第１電源ラインに向かって順方向となるように接続されたダイオードであり、前記第２の保護素子は前記いずれかのグランドラインから前記信号端子に向かって順方向となるように接続されたダイオードであり、前記第２内部回路に信号を供給する前記信号端子の前記第１の保護素子は前記信号端子から前記第２電源ラインに向かって順方向となるように接続されたダイオードであり、前記第２の保護素子は前記いずれかのグランドラインから前記信号端子に向かって順方向となるように接続されたダイオードである請求項１１に記載の半導体集積回路。
【請求項１８】
前記第１内部回路はアナログ回路であり、第２内部回路はデジタル回路である請求項１７に記載の半導体集積回路。
【請求項１９】
前記第１内部回路はバイポーラトランジスタにより構成された回路であり、第２内部回路は絶縁ゲート型電界効果トランジスタにより構成された回路である請求項１７に記載の半導体集積回路。
【請求項２０】
前記半導体集積回路は光ディスク装置を構成するアナログフロントエンド用半導体集積回路であり、前記複数の信号端子のいずれかに光ピックアップから供給される信号が入力される請求項１１に記載の半導体集積回路。
【請求項２１】
更に外部から信号が入力される信号ピンを有し、前記信号ピンと前記第１電源ライン又は第２電源ラインとの間に接続された第３の保護素子と、前記信号ピンと前記グランドラインのいずれかとの間に接続された第４の保護素子とを含む第４保護回路が設けられている請求項１１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の静電破壊防止技術さらには２以上の電源系を有する半導体集積回路に適用して有効な技術に関し、特にバイポーラトランジスタ回路とＣＭＯＳ回路が混載した半導体集積回路に利用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路においては、外部からの静電気やサージ電圧から内部素子を保護するため、保護ダイオードなどを通して電源端子へ電流を流す内部回路を通らない放電経路を設けることにより静電破壊耐量向上させるようにした静電保護回路が設けられている。【０００３】
図１〜図９には、本発明に先立って本発明者が検討した静電保護回路が示されている。図１の静電保護回路は、ＶｃｃとＶｄｄの２種類の電源系とグランド系を備え、各電源系ごとに複数の電源端子が設けられた半導体集積回路に適用されたものである。図１の半導体集積回路は、同一レベルの電源電圧Ｖｃｃが印加される２つの電源端子Ｖｃｃ１，Ｖｃｃ２間がラインＬ１により接続され、該ラインＬ１上に双方向並列接続のダイオード対からなる２つの保護回路１１ａ，１１ｂが設けられている。【０００４】
また、同一レベルの電源電圧Ｖｄｄが印加される２つの電源端子Ｖｄｄ１，Ｖｄｄ２間がラインＬ２により接続され、該ラインＬ２上に双方向並列接続のダイオード対からなる２つの保護回路１２ａ，１２ｂが設けられている。さらに、接地電位ＧＮＤが印加される２つのグランド端子Ｇｎｄ１，Ｇｎｄ２間がグランドラインＬ３により接続され、該グランドラインＬ３上に双方向並列接続のダイオード対からなる２つの保護回路１３ａ，１３ｂが設けられている。【０００５】
また、Ｖｃｃ系回路の信号端子Ｓ１ｃ１には、電源端子Ｖｃｃ１に向かって順方向となるダイオードＤｃｃ１とグランド端子ＧＮＤ１に向かって逆方向となるダイオードＤｃｇ１とからなる保護回路１４ａが設けられている。Ｖｄｄ系回路の信号端子Ｓ１ｄ１には、電源端子Ｖｄｄ１に向かって順方向となるダイオードＤｄｄ１とグランド端子Ｇｎｄ１に向かって逆方向となるダイオードＤｄｇ１とからなる保護回路１４ｃが設けられている。同様にして、Ｖｃｃ系回路の信号端子Ｓ２ｃ１には、ダイオードＤｃ２g１とＤｃ２c１とからなる保護回路１４ｂが設けられ、Ｖｄｄ系回路の信号端子Ｓ２ｄ１には、ダイオードＤｄ２g１とＤｄ２ｄ１とからなる保護回路１４ｄが設けられている。【０００６】
さらに、ラインＬ１上の保護回路１１ａと１１ｂとの接続ノードＮescと、ラインＬ２上の保護回路１２ａと１２ｂとの接続ノードＮesdとの間には、異電源間保護回路１５ａが設けられている。また、ラインＬ２上の保護回路１２ａと１２ｂとの接続ノードＮesdと、ラインＬ３上の保護回路１３ａと１３ｂとの接続ノードＮesgとの間には、異電源間保護回路１５ｂが設けられている。【０００７】
このうち、異電源間保護回路１５ａは、ゲートとソースが抵抗Ｒ０ｎ１を介して結合されたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｍｎ０１と、これと並列をなす２個の直列ダイオードＤｄｃ１，Ｄｄｃ２とから構成されている。異電源間保護回路１５ｂは、ゲートとソースが抵抗Ｒｎ２を介して結合されたＭＯＳＦＥＴ  Ｍｎ０２から構成されている。
【特許文献１】特開平１１−２８９０５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体集積回路の静電破壊耐量を評価する場合、各電源端子を基準にして信号端子に正の静電気が印加された場合と、負の静電気が印加された場合に、それぞれ内部素子を破壊することなく放電電流が流れたか否かの検証が行なわれる。図２〜図７には、図１の保護回路を適用した半導体集積回路において、各電源端子Ｇｎｄ１，Ｖｃｃ１，Ｖｄｄ１を基準にして信号端子Ｓ１ｃ１，Ｓ１ｄ１に正の静電気が印加された場合と、負の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路が示されている。【０００９】
また、図８には、図１の保護回路を適用した半導体集積回路において、電源端子Ｖｄｄ１を基準にして他の電源系（Ｖｄｄ２）の信号端子Ｓ２ｄ２に正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路が示されている。しかしながら、本発明者が検証したところによると、内部回路と保護回路や電源端子の配置関係により基準となる電源端子から見た保護回路の配線インピーダンスが大きくなったり、内部回路を構成する素子と保護素子の定数の関係によっては、想定された放電電流経路を通らずに、内部回路を通して放電電流が抜けてしまうことがある。図９にはそのような放電の例が示されている。このような放電により、内部回路を構成する素子が破壊に至る場合があることが明らかとなった。【００１０】
また、従来の静電保護回路では、内部回路や保護回路のレイアウト設計により静電破壊耐量を高めるようにすると設計の自由度が制約されるため、設計に長い時間を要する。これとともに、試作後に静電破壊が検出された場合には、これを回避するためレイアウト設計をやり直す必要が生じ、ＩＣの開発期間が延びたりするという課題がある。【００１１】
なお、本発明に関連する従来の静電保護回路に関する発明としては、例えば特許文献１に記載の発明がある。この先願発明は、アナログ回路用の電源電圧端子とデジタル回路用の電源電圧端子との間に、双方向ダイオードからなる保護回路が設けられており、この点で本発明と類似する。しかしながら、特許文献１の先願発明では、アナログ回路用の電源電圧とデジタル回路用の電源電圧とは、同一レベルの電圧である。従って、同一レベルの複数の電源電圧間に双方向ダイオードからなる保護回路を設けるとともに、異なるレベルの異電源電圧間にも保護回路を設けるようにした本願発明と上記先願発明とは、明らかに構成が異なる。【００１２】
この発明の目的は、２以上の電源系を有する半導体集積回路において、静電気やサージ電圧による内部素子の破壊を有効に防止することができる静電破壊防止技術を提供することにある。
この発明の他の目的は、レイアウト設計の自由度を制約したり内部回路や保護回路のレイアウト設計期間を延ばしたりすることなく、静電破壊耐量を高めることができる半導体集積回路技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、複数の電源系を備え各電源系はそれぞれ複数の電源端子と複数の電源ラインを有するようにされた半導体集積回路において、各電源系の複数の電源ライン間は双方向ダイオード対からなる２段の保護回路を介して接続する。また、各電源系の前記２段の保護回路間のラインの間は、並列形態のＭＯＳＦＥＴと直列ダイオードとからなる保護回路を介して接続し、少なくとも１つの信号端子に対応して設けられた保護素子は該信号端子と前記２段の保護回路間のラインのいずれかとの間に接続するようにした。【００１４】
一般に、信号端子に対応して設けられた保護素子は該信号端子と電源端子に直接接続されている電源ラインとの間に接続されるため、内部回路や電源ラインの配線レイアウトによっては保護素子から見た電源ラインのインピーダンスが高くなることがあり、信号端子に印加された静電気を逃がす放電経路が内部回路を通るおそれがある。【００１５】
これに対し、上記した手段によれば、保護素子が信号端子と２段の保護回路間のラインのいずれかとの間に接続されることにより、保護素子から見た電源ラインのインピーダンスを低くすることができ、それによって静電気を逃がす放電経路が内部回路を通るのを回避して、静電破壊耐量を高めることができる。また、保護素子の信号端子接続側端子と反対側の端子を電源端子に直接接続されている電源ラインから２段の保護回路間のラインのいずれかに代える設計変更は、内部回路や電源ラインのレイアウトを代える設計変更に比べると短時間に行なうことができる。それによって、半導体集積回路の開発期間を短縮することができるようになる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、レイアウト設計の自由度を制約したり内部回路や保護回路のレイアウト設計期間を延ばしたりすることなく、静電破壊耐量を高めることができる半導体集積回路を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明に先立って検討した静電保護回路を示す回路構成図である。
【図２】図２は、本発明に先立って検討した静電保護回路において、電源端子Ｇｎｄ１を基準にして信号端子Ｓ１ｄ１に正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。
【図３】図３は、本発明に先立って検討した静電保護回路において、電源端子Ｇｎｄ１を基準にして信号端子Ｓ１ｄ１に負の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。
【図４】図４は、本発明に先立って検討した静電保護回路において、電源端子Ｖｄｄ１を基準にして信号端子Ｓ１ｄ１に正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。
【図５】図５は、本発明に先立って検討した静電保護回路において、電源端子Ｖｄｄ１を基準にして信号端子Ｓ１ｄ１に負の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。
【図６】図６は、本発明に先立って検討した静電保護回路において、電源端子Ｖｃｃ１を基準にして信号端子Ｓ１ｄ１に正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。
【図７】図７は、本発明に先立って検討した静電保護回路において、電源端子Ｖｃｃ１を基準にして信号端子Ｓ１ｄ１に負の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。
【図８】図８は、本発明に先立って検討した静電保護回路において、電源端子Ｖｄｄ１を基準にして信号端子Ｓ２ｄ１に正の静電気が印加された場合に、保護回路が正常に機能したときの放電電流の経路を示す回路説明図である。
【図９】図９は、本発明に先立って検討した静電保護回路において、電源端子Ｖｄｄ１を基準にして信号端子Ｓ２ｄ１に正の静電気が印加された場合に、保護回路が正常に機能せず内部回路を通る放電経路が形成された様子を示す回路説明図である。
【図１０】図１０は、本発明に先立って検討した静電保護回路を備えた半導体集積回路において、電源端子Ｖｄｄ３を基準にして信号端子Ｓ２ｄ３に正の静電気が印加された場合に想定される放電経路を示す回路説明図である。
【図１１】図１１は、本発明に係る静電保護回路の一実施例と、電源端子Ｖｄｄ１を基準にして信号端子Ｓ２ｄ１に正の静電気が印加された場合の放電経路を示す回路説明図である。
【図１２】図１２は、第１の実施例の静電保護回路の変形例と、該変形例において電源端子Ｖｄｄ１を基準にして信号端子Ｓ２ｄ１に正の静電気が印加された場合の放電経路を示す回路説明図である。
【図１３】図１３は、図１１の実施例の静電保護回路を備えた半導体集積回路と、該半導体集積回路において電源端子Ｖｄｄ３を基準にして信号端子Ｓ２ｄ３に正の静電気が印加された場合に想定される放電経路を示す回路説明図である。
【図１４】図１４は、第２の実施例に係る静電保護回路の構成と、それを適用した半導体集積回路において電源端子Ｖｄｄ３を基準にして信号端子Ｓ２ｄ３に正の静電気が印加された場合に想定される放電経路を示す回路説明図である。
【図１５】図１５は、実施例の静電保護回路を構成する保護ダイオードの構造の具体例を示す断面図である。
【図１６】図１６は、実施例の異電源間保護回路を構成する保護用ＭＯＳＦＥＴの構造の具体例を示す断面図である。
【図１７】図１７は、本発明を適用して好適な半導体集積回路の一例として、ＤＶＤ装置に使用され光ピックアップからの信号を処理するアナログフロントエンドＬＳＩの構成例を示すブロック図である。
【符号の説明】
【００１８】
１１ａ，１１ｂ  同一レベルの第１の電源端子間の保護回路
１２ａ，１２ｂ  同一レベルの第２の電源端子間の保護回路
１３ａ，１３ｂ  複数のグランド端子間の保護回路
１４ａ〜１４ｄ  信号端子に設けられる保護回路
１５ａ，１５ｂ  異電源ライン間の保護回路
２１ａ，２１ｂ  Ｖｃｃ系内部回路
２２ａ，２２ｂ  Ｖｄｄ系内部回路
１００  半導体基板
１１１  Ｎ型埋め込み分離領域
１１２  横方向分離領域
１２０  島領域（ダイオード形成領域）
１２１  アノード領域
１２２  カソード領域
１３０  ゲート電極
１４１，１４２  Ｎ型ソース・ドレイン領域
１５０  ゲート・ソース間抵抗となる低濃度Ｎ型領域
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１１には、本発明に係る静電保護回路を適用した半導体集積回路が示されている。特に制限されるものでないが、図１１の半導体集積回路は、ＶｃｃとＶｄｄの２種類の電源系とグランド系（ＧＮＤ）を備えるとともに、各電源系ごとに複数の電源端子が設けられている。図１１には、これら複数の電源端子のうち各電源系ごとに２個の端子が示されている。すなわち、Ｖｃｃ１，Ｖｃｃ２はＶｃｃ電源系の電源端子、Ｖｄｄ１，Ｖｄｄ２はＶｄｄ電源系の電源端子、Ｇｎｄ１，Ｇｎｄ２はグランド系の基準電源端子である。さらに、グランド系を安定させるため、共通グランド端子ＣＧｎｄと共通グランドラインＣＧＬが設けられている。【００２０】
この実施例では、電源電圧ＶｃｃはＶｄｄよりも高いレベルの電圧（Ｖｃｃ＞Ｖｄｄ）である。このように、２種類の電源系が設けられているのは、高い電圧で動作するバイポーラトランジスタ回路と、低い電圧で動作するＣＭＯＳ回路とが設けられているためである。半導体集積回路がバイポーラトランジスタ回路とＣＭＯＳ回路とが混在した回路として構成されている場合、Ｖｃｃは例えば５Ｖ、Ｖｄｄは３．３Ｖのような電位が選択される。図１１において、２１ａ，２１ｂはバイポーラトランジスタ回路からなる内部回路、２２ａ，２２ｂはＣＭＯＳ回路からなる内部回路である。尚、２２a、２２ｂはバイポーラトランジスタ及びＣＭＯＳが混在した回路であってもよい。又２１a、２１ｂ、２２a、２２ｂはそれぞれグランド系の基準電源も供給される。【００２１】
この実施例の半導体集積回路では、同一レベルの電源電圧Ｖｃｃが印加される２つの電源端子Ｖｃｃ１，Ｖｃｃ２間はラインＬ１により接続され、該ラインＬ１上に双方向並列接続のダイオード対からなる２つの保護回路１１ａ，１１ｂが設けられている。【００２２】
また、同一レベルの電源電圧Ｖｄｄが印加される２つの電源端子Ｖｄｄ１，Ｖｄｄ２間はラインＬ２により接続され、該電源ラインＬ２上に双方向並列接続のダイオード対からなる２つの保護回路１２ａ，１２ｂが設けられている。さらに、接地電位ＧＮＤが印加される２つのグランド端子Ｇｎｄ１，Ｇｎｄ２間がラインＬ３により接続され、該ラインＬ３上に双方向並列接続のダイオード対からなる２つの保護回路１３ａ，１３ｂが設けられている。【００２３】
さらに、Ｖｃｃ系回路の信号端子Ｓ１ｃ１には、ラインＬ１に向かって順方向となるダイオードＤｃｃ１とグランド端子Ｇｎｄ１に向かって逆方向となるダイオードＤｃｇ１とからなる保護回路１４ａが設けられている。信号端子Ｓ２ｃ１には、ラインＬ１に向かって順方向となるダイオードＤｃ２ｃ１とグランド端子Ｇｎｄ２に向かって逆方向となるダイオードＤｃ２g１とからなる保護回路１４ｂが設けられている。【００２４】
Ｖｄｄ系回路の信号端子Ｓ１ｄ１には、ラインL２に向かって順方向となるダイオードＤｄｄ１とグランド端子Ｇｎｄ１に向かって逆方向となるダイオードＤｄｇ１とからなる保護回路１４ｃが設けられている。信号端子Ｓ２d１には、ラインL２に向かって順方向となるダイオードＤｄ２ｇ１とグランド端子Ｇｎｄ２に向かって逆方向となるダイオードＤｄ２ｄ１とからなる保護回路１４ｄが設けられている。【００２５】
さらに、ラインＬ１上の保護回路１１ａと１１ｂとの接続ノードＮescと、インＬ２上の保護回路１２ａと１２ｂとの接続ノードＮesdとの間には、異電源間保護回路１５ａが設けられている。また、ラインＬ２上の保護回路１２ａと１２ｂとの接続ノードＮesdと、ラインＬ３上の保護回路１３ａと１３ｂとの接続ノードＮesgとの間には、異電源間保護回路１５ｂが設けられている。【００２６】
このうち、異電源間保護回路１５ａは、ゲートとソースが抵抗Ｒ０ｎ１を介して結合されたＭＯＳＦＥＴ  Ｍｎ０１と２個の直列のダイオードＤｄｃ１，Ｄｄｃ２とから構成されている。異電源間保護回路１５ｂは、ゲートとソースが抵抗Ｒ０ｎ２を介して結合されたＭＯＳＦＥＴ  Ｍｎ０２から構成されている。【００２７】
本発明に先立って検討した静電保護回路を示す図１と比較すると分かるように、本実施例の静電保護回路と図1の静電保護回路との差異は、保護回路１４ａ，１４ｂを構成するダイオードＤｃｃ１， Ｄｃ２ｃ１のカソード端子が、電源端子Ｖｃｃ１，Ｖｃｃ２ではなく、保護回路１１ａと１１ｂ間の電源ラインＬ１に接続されている点にある。また、同様に、保護回路１４ｃ，１４ｄを構成するダイオードＤｄｄ１， Ｄ２ｄ１のカソード端子が、電源端子Ｖｄｄ１，Ｖｄｄ２ではなく、保護回路１２ｃと１２ｄ間のラインＬ２に接続されている。【００２８】
前述したように、図１の回路では、電源端子Ｖｄｄ１を基準にして他の電源系（Ｖｄｄ２）の信号端子Ｓ２ｄ１に正の静電気が印加された場合に、図９のように、本来の放電経路を通らずに内部回路を通して放電電流が抜けてしまうことがある。これに対し、図１１の回路では、太線Ａで示すように、内部回路を通らずにラインＬ２を含む放電経路を通して放電電流が流れるようになる。この実施例の放電経路のインピーダンスは、図９において信号端子Ｓ２ｄ１から電源端子Ｖｄｄ２までの放電経路や内部回路を通る放電経路のインピーダンスよりも低くなる場合がある。そのため、本実施例を適用することにより、例えば図１２のようにＶｄｄ１系の内部回路２２ａとＶｄｄ２系の内部回路２２ｂが近接して配置されていたとしても、本来の放電経路を通して放電がなされて、内部回路を構成する素子が静電破壊されるのを回避することができる。【００２９】
なお、異電源間保護回路１５ａと１５ｂに含まれるゲートとソースが抵抗Ｒ０ｎ１を介して結合されたＭＯＳＦＥＴは、通常はチャネルに全く電流が流れないが、図５や図７のように、電源端子Ｖｃｃ１またはＶｄｄ１を基準にして信号端子Ｓ１ｄ１に負の静電気が印加された場合に、パンチスルー効果で電流が流れる。これにより、内部回路を通さずに放電電流を流すことができる。【００３０】
この実施例においては、異電源間保護回路１５ａと１５ｂのうち、１５ａにのみ直列のダイオードＤｄｃ１，Ｄｄｃ２がＭＯＳＦＥＴと並列に設けられている。これは、電源端子Ｖｃｃ１を基準にして信号端子Ｓ１ｄ１に正の静電気が印加された場合に、信号端子Ｓ１ｄ１から保護素子Ｄｄｄ１,ラインＬ２,異電源間保護回路１５aのダイオードＤｄｃ２，Ｄｄｃ１、ラインL1、保護素子Ｄｅｃ１を介して電源端子Ｖｃｃ１に流れる放電電流を流すためＤｄｃ１，Ｄｄｃ２がある方が望ましい一方、電源端子Ｖｄｄ１を基準にして信号端子Ｓ１ｄ１に正の静電気が印加された場合には、信号端子Ｓ１ｄ１から保護素子Ｄｄｄ１,ラインＬ２,保護素子Ｄｅｄ１を介して電源端子Ｖｄｄ1に流れるような放電経路を通るので異電源間保護回路１５ｂを通らない放電経路があるからである。又ラインL３からＬ２に流れるような放電経路が仮にできたとしても、ＣＭＯＳで構成されるＶｄｄ系内部回路を構成する際に、ＮＭＯＳのＰｗｅｌｌがＧＮＤ系電源ラインからＧＮＤに、ＰＭＯＳのＮｗｅｌｌがＶｄｄ系電源ラインからＶｄｄにバイアスされるため、Ｌ３からＬ２に流れる方向が順方向である１段のダイオードが大量に形成される。例えばこの面積はチップ全体の１０％近くを占めるため、あえて異電源間保護回路１５ｂに並列にダイオードを設ける必要はない。異電源間保護回路１５ａにダイオード１つだけでなく２個直列に設けられているのは、ダイオード１つだけでは逆方向耐圧が小さく、図７のような放電経路で電流が流れようとしたときにダイオードが破壊されてしまうおそれがあるためである。【００３１】
図１３には、図１１の実施例を適用した半導体集積回路全体のレイアウトの一例が示されている。図１３において図１１と同一の回路や素子には、同一の符号を付して重複した説明は省略する。【００３２】
図１３の半導体集積回路においては、チップの各辺に沿って、内部回路に電源電圧Ｖｃｃを給電するＶｃｃ系電源ライン同士を２つの双方向ダイオードを介して接続するためのラインＬ１と、内部回路に電源電圧Ｖｄｄを給電するＶｄｄ系電源ライン同士を２つの双方向ダイオードを介して接続するためのラインＬ２とが、それぞれ環状（ループ）をなすように配置されている。そして、ラインＬ１とＬ２との間に異電源間保護回路１５ａが設けられ、ラインＬ２と接地点（グランドライン）との間に異電源間保護回路１５ｂが設けられている。なお、図１３では、ラインＬ３，ＣＧＬ（ＧＮＤ）の図示が省略されているが、ラインＬ１（Ｖｃｃ）やＬ２（Ｖｄｄ）と同様に環状をなすように配置されている。【００３３】
比較のため、図１の検討技術を適用した半導体集積回路全体のレイアウトの一例を図１０に示す。さらに、図１０および図１３には、電源端子Ｖｄｄ３を基準にして信号端子Ｓ２ｄ３に正の静電気が印加された場合に、設計段階で想定される放電経路が太線で示されている。【００３４】
図１の検討技術を適用した半導体集積回路では、図１０のように、想定される放電経路がかなり迂回した冗長な経路となっている。そのため、想定放電経路のインピーダンスが高くなって、内部回路を通して放電経路が生成されるおそれがある。これに対し、図１１の実施例を適用した図１３の半導体集積回路では、図１３に太線で示されているように、想定される放電経路がかなり短くなっている。そのため、想定放電経路のインピーダンスは低くなって、内部回路を通して放電経路が生成されるおそれは少なく静電破壊耐量が向上される。【００３５】
図１４には、本発明を適用した半導体集積回路の他の実施例の全体レイアウトが示されている。
図１４において図１３と同一の回路や素子には、同一の符号を付して重複した説明は省略する。図１４と図１３の差異は、次の点にある。図１３ではＶｄｄ系内部回路用の信号端子Ｓ１ｄ１，Ｓ１ｄ２，Ｓ１ｄ３……Ｓ４ｄ１，Ｓ４ｄ１，Ｓ４ｄ２，Ｓ４ｄ３の保護回路１４ａ〜１４ｅの一方の保護ダイオードのカソードがすべてラインＬ２（Ｖｄｄ）に接続されている。これに対し、図１４では信号端子Ｓ２ｄ３の保護回路１４ｅの保護ダイオードＤｄ２ｄ３のみカソードがラインＬ２（Ｖｄｄ）に接続され、他の保護ダイオードのカソードは電源端子Ｖｄｄ２に直結の給電ラインＬｖｄに接続されている。【００３６】
この実施例のように、Ｖｄｄ系内部回路用の信号端子の保護回路１４の保護ダイオードのカソードを、放電経路のインピーダンスに応じてＶｄｄ給電電源ラインＬｖｄに接続するものと、保護回路間のラインＬ２に接続するものとに分けることで、すべての信号端子の静電破壊耐量を向上させることができる場合もある。尚、作られる製品の特性に合わせてＶｃｃ系内部回路用信号端子の保護回路の一方の保護ダイオードのカソードがラインＬ１に接続されるのか、電源端子Ｖｃｃの直結の給電ラインに接続されるのかは変更されてよく、Ｖｄｄ系内部回路用信号端子の保護回路の一方の保護ダイオードのカソードがラインＬ２に接続されるのか、電源端子Ｖｄｄの直結の給電ラインに接続されるのかは変更されてよい。【００３７】
以上説明したように、上記実施例においては、保護素子が信号端子と２段の保護回路間のラインのいずれかとの間に接続されることにより、保護素子から見た電源ラインのインピーダンスを低くすることができ、それによって静電気を逃がす放電経路が内部回路を通るのを回避して、静電破壊耐量を高めることができる。【００３８】
また、保護素子の信号端子接続側端子と反対側の端子を電源端子に直接接続されている電源ラインから２段の保護回路間のラインのいずれかに代える設計変更は、内部回路や電源ラインのレイアウトを代える設計変更に比べると短時間に行なうことができる。それによって、半導体集積回路の開発期間を短縮することができるようになる。言い換えると、レイアウト設計の自由度を制約したり内部回路や保護回路のレイアウト設計期間を延ばしたりすることなく、静電破壊耐量を高めることができる半導体集積回路を実現することができるという効果がある。【００３９】
図１５には、前記実施例の保護回路１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１５ａを構成する保護ダイオードの構造の具体例が示されている。
この実施例の保護ダイオードは、Ｐ型単結晶シリコンのような半導体基板１００内に形成されたＮ型埋め込み分離領域１１１と、該分離領域１１１に達するように枠状に形成された横方向分離領域１１２とにより囲まれた島領域１２０内に形成されている。この島領域１２０は、半導体基板１００の上にエピタキシャル成長された層（以下、エピ層Ｅｐｉと称する）１１０により構成され、横方向分離領域１１２は図示しないＣＭＯＳ回路のＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェル領域の形成工程と同一の工程で同時に形成されることで、表面側はＰ型領域Ｐ−ＷＥＬＬとされている。【００４０】
島領域１２０の表面に、保護ダイオードのアノード領域となるＰ型領域１２１と、カソード領域となるＮ型領域１２２が若干の距離をおいて形成されている。カソード領域となるＮ型領域１２２は、図示しないＣＭＯＳ回路のＮチャネルＭＯＳＦＥＴソース・ドレイン領域となるＮ型領域よりも深くなるように形成されている。これにより、電流密度が小さくされて、放電電流が流れたときに素子が劣化したり破壊されたりするのが防止されるようになっている。【００４１】
Ｐ型領域Ｐ−ＷＥＬＬの下側にはＰ型埋め込み分離領域１１３が形成されている。横方向分離領域１１２の外側もＰ型ウェル領域の形成工程と同一の工程で同時に形成されるＰ型領域Ｐ−ＷＥＬＬとされている。横方向分離領域１１２自身は、図示しないＣＭＯＳ回路のＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェル領域の形成工程と同一の工程で同時に形成されることで、Ｎ型領域Ｎ−ＷＥＬＬとされている。【００４２】
また、横方向分離領域１１２のＮ型ウェル領域と埋め込み分離領域１１１との間には、図示しない縦型バイポーラトランジスタの埋め込みコレクタ領域の形成工程と同一の工程で同時に形成されることで、Ｎ型領域ＮＢＬとされている。本実施例の保護ダイオードは、横方向分離領域１１２にアノード領域となるＰ型領域１２１と同一の電位が印加されるように、配線となる導電層が形成されている。この横方向分離領域１１２はの電位Ｎ型埋め込み分離領域１１１に伝達され、Ｐ型基板１００との間が逆バイアスの状態にされる。【００４３】
図１５に示すような構造のダイオードによれば、アノード領域としてのＰ型領域１２１とＮ型埋め込み分離領域１１１が常に同一の電位にされている。そのため、ダイオード形成領域としてのＰ型領域１２０とＮ型埋め込み分離領域１１１とＰ型基板１００との間に寄生ＰＮＰバイポーラトランジスタが存在していても、それがオンされることがないので、不所望なリーク電流が流れたり、ラッチアップを起こしたりすることがないという利点がある。【００４４】
図１６には、前記の実施例の保護回路１５ａ，１５ｂを構成するゲート・ソース結合の保護用ＭＯＳＦＥＴの構造の一実施例が示されている。
この実施例の保護用ＭＯＳＦＥＴは、半導体基板上のエピ層１１０の表面にゲート絶縁膜を介してゲート電極１３０が形成され、該ゲート電極１３０の両側のエピ層表面に、比較的深いＮ型ソース・ドレイン領域１４１，１４２が形成されている。このＮ型領域１４１，１４２は、例えば図示しない一般的な縦型バイポーラトランジスタのコレクタ引き出し口となるＮ型領域と同一の工程で形成されることで製造プロセスが簡略化されている。これとともに、このＮ型領域１４１，１４２は、図示しないＣＭＯＳ回路を構成する通常のＭＯＳＦＥＴのソース・ドレイン領域よりも深くされることで、放電電流が流される際の電流密度が小さくされて素子の劣化が防止されるようになっている。【００４５】
なお、図１６において、１５０は保護用ＭＯＳＦＥＴのゲート・ソース間抵抗となる低濃度Ｎ型領域、１５１，１５２はこのＮ型領域１５０の両端に形成される電極とのコンタクト領域としての高濃度のＮ型領域である。低濃度Ｎ型領域１５０は図示しないバイポーラトランジスタのベース拡散領域と同一の工程で、また高濃度のＮ型領域１５１，１５２は図示しないバイポーラトランジスタのエミッタ領域と同一の工程で形成することによって、製造プロセスが簡略化されている。【００４６】
保護用ＭＯＳＦＥＴのＮ型ソース・ドレイン領域１４１，１４２は、バイポーラトランジスタのコレクタ引き出し口となるＮ型領域と同一の工程でなくてもよい。ただし、その場合にも、Ｎ型ソース・ドレイン領域１４１，１４２を図１５の保護ダイオードのカソード領域としてのＮ型領域１２２と同一の工程で形成することができ、それによって製造プロセスの工程数増加を抑えることができる。【００４７】
図１７には、本発明を適用して好適な半導体集積回路の一例として、光ピックアップからの信号を処理するアナログフロントエンドＬＳＩとそれを用いたＤＶＤ装置の構成例が示されている。【００４８】
アナログフロントエンドＬＳＩ２００は、光ピックアップの光電変換回路から入力される信号をＬＳＩ内部の回路に適したレベルの信号に変換するレベルシフト回路などを有するインタフェース回路２１０を備える。また、アナログフロントエンドＬＳＩは、ピックアップから入力される高周波の信号の包絡線を検出するなどの処理を行なうＲＦ系回路２２０、記録位置（アドレス）を検出するためウォッブル（うねり）の抽出やＩＤ領域などを検出する第１検出回路２３０、ＭＩＲＲやＤｅｆｅｃｔ（欠陥）などを検出する第２検出回路２４０を備える。さらに、アナログフロントエンドＬＳＩは、フォーカス方向やトラッキング方向等の位置合せのためにピックアップからの信号を処理するサーボ系回路２５０、記録品質を検証するための信号抽出を行うＯＰＣ回路２６０、発光素子の出力を制御する自動パワー制御回路２７０、上位の制御用ＬＳＩ３００からの設定値を保持するレジスタ２８０を備える。【００４９】
上記回路ブロックのうち例えばインタフェース回路２１０の前段部にはＶｃｃ電源とＶｄｄ電源で動作するレベルシフト回路が設けられている。また、ＲＦ系回路２２０やサーボ系回路２５０、自動パワー制御回路２７０のアンプなどには、Ｖｃｃ電源で動作するバイポーラトランジスタからなるアナログ回路が使用されることがある。一方、消費電力低減等の観点からレジスタ２８０などはＣＭＯＳ回路からなるデジタル回路で構成されるのが望ましい。かかるアナログ・デジタル混載のアナログフロントエンドＬＳＩ２００は、２電源で動作するように構成すると有効な半導体集積回路であり、これに前記実施例の静電保護回路を適用すると望ましい結果が得られる。【００５０】
光ピックアップ４００は、光ディスクに対してレーザー光を照射する発光素子を駆動するＬＤドライバ４１０や発光素子の光量を一定にするために発光強度を検出するフロントモニタ検出器４２０を備える。また、光ピックアップ４００は、光ディスクからの反射光を電気信号に変換し増幅する光電変換用ＩＣ４３０、フォーカス方向やトラッキング方向等の位置合せをするアクチュエータ４４０などを備える。【００５１】
制御用ＬＳＩ３００は、アナログフロントエンドＬＳＩ２００からの信号をＡＤ変換するＡＤ変換回路３１０、プログラムに従ってサーボ制御信号の生成などの処理を行なう中央処理ユニット（ＣＰＵ）３２０を備える。また、制御用ＬＳＩ３００は、データの復号、符号化（圧縮）、エラー訂正、デコード（伸長）などを行なう機能も備えている。尚、制御用ＬＳＩ３００及びアナログフロントエンドＬＳＩ２００は一つの半導体基板上に形成されてもよく、一つのパッケージに実装されたＳＩＰ（System In Package）としたＩＣとされてもよい。【００５２】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、ＶｃｃとＶｄｄの２種類の電源系を有する半導体集積回路に適用したものを説明したが、３種類の電源系を有する半導体集積回路に適用することが可能である。
【産業上の利用可能性】
【００５３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるバイポーラトランジスタ回路とＣＭＯＳ回路が混載したいわゆるＢｉＣＭＯＳ半導体集積回路に適用したものを説明した。本発明は、それ限定されるものでなく、ＣＭＯＳ回路のみからなる半導体集積回路など２以上の電源系を備えた半導体集積回路一般に利用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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