【手続補正書】
【提出日】平成20年2月22日(2008.2.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  プログラム命令に従ってユーザデータに対して動作する少なくとも１つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータはさらに読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイを含み、前記コンピュータシステムは、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと、前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む少なくとも１つのメモリアルゴリズミックプロセッサ素子と、
前記書込バスを前記ユーザアレイに結合するための、前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられる入力データバッファとを含み、前記オペランドは前記入力データバッファのロード後に前記少なくとも１つのメモリアルゴリズミックプロセッサ素子へ転送され、前記コンピュータシステムはさらに、
前記ユーザアレイを前記読出バスに結合するための、前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられる出力ＦＩＦＯとを含む、コンピュータシステム。
【請求項２】  プログラム命令に従ってユーザデータに対して動作する少なくとも１つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータは読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムは、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイを含む少なくとも１つのメモリアルゴリズミックプロセッサ素子と、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファと、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子と対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯと、
前記入力データバッファまたは前記少なくとも１つのメモリアレイからのデータ収集機能を支持するように動作するアドレス生成部とを含み、前記アドレス生成部は、前記少なくとも１つのメモリアルゴリズミックプロセッサ素子からアドレスビットを受け、前記入力データバッファへの発行前に前記アドレスビットをさらなる制御信号と組み合わせるように構成される、コンピュータシステム。
【請求項３】  プログラム命令に従ってユーザデータに対して動作する少なくとも１
つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータは読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムはさらに、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと、前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む少なくとも１つのメモリアルゴリズミックプロセッサ素子と、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファと、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯと、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子と対応付けられ、少なくとも前記アルゴリズムを記憶するためのメモリ装置とを含む、コンピュータシステム。
【請求項４】  前記入力データバッファ、前記ユーザアレイおよび前記出力ＦＩＦＯに結合され、前記少なくとも１つのメモリアルゴリズミックプロセッサ素子の機能を動作的に制御するための制御ブロックをさらに含む、請求項１、２、または３に記載のコンピュータシステム。
【請求項５】  前記入力データバッファ、前記ユーザアレイおよび前記出力ＦＩＦＯに結合され、前記少なくとも１つのメモリアルゴリズミックプロセッサ素子の機能を動作的に制御するための制御ブロックをさらに含み、前記メモリ装置が別のアルゴリズムを記憶するために前記少なくとも１つのメモリアルゴリズミックプロセッサ素子により選択的に再プログラム可能である、請求項３に記載のコンピュータシステム。
【請求項６】  プログラム命令に従ってユーザデータに対して動作する少なくとも１つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータは読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムは、
各々が、オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む、複数のメモリアルゴリズミックプロセッサ素子と、
前記複数のメモリアルゴリズミックプロセッサ素子の各々と対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファと、
前記複数のメモリアルゴリズミックプロセッサ素子の各々と対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯと、
前記メモリアルゴリズミックプロセッサ素子のうちの隣接する１つから入力を受けるために各ユーザアレイに結合され、また前記メモリアルゴリズミックプロセッサ素子のうちの別の隣接する１つに出力を伝達するために前記出力ＦＩＦＯに結合され、前記出力がオペランドからなる、チェーンポートとを含む、コンピュータシステム。
【請求項７】  前記入力データバッファ、前記ユーザアレイおよび前記出力ＦＩＦＯに結合され、前記複数のメモリアルゴリズミックプロセッサ素子の各々の機能を動作的に制御するための制御ブロックをさらに含む、請求項６に記載のコンピュータシステム。
【請求項８】  前記チェーンポートが、前記複数のメモリアルゴリズミックプロセッサ素子のうちの少なくともあるサブセットが前記少なくとも１つのアルゴリズムを実行することを可能にする、請求項６に記載のコンピュータシステム。
【請求項９】  前記少なくとも１つのアルゴリズムのうちの異なるものを別々に実行するよう、前記チェーンポートが前記複数のメモリアルゴリズミックプロセッサ素子を少なくとも２つのサブセットに分ける動的構成を可能にする、請求項６に記載のコンピュータシステム。
【請求項１０】  プログラム命令に従ってユーザデータに対して動作する少なくとも１つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータは読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムは、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと、前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む少なくとも１つのメモリアルゴリズミックプロセッサ素子と、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファと、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯとを含み、前記出力ＦＩＦＯは、出力データを記憶して、前記出力データを読出そうとする前記少なくとも１つのデータプロセッサのうちの１つが前記読出動作を行なうために現在利用不可能な場合、前記メモリアルゴリズミックプロセッサ素子が動作を継続できるように動作する、コンピュータシステム。
【請求項１１】  前記ユーザアレイに結合され、前記コンピュータシステムにおける前記少なくとも１つのメモリアルゴリズミックプロセッサのうちのさらなる１つから入力を受けるためのチェーンポートをさらに含む、請求項１０に記載のコンピュータシステム。
【請求項１２】  前記出力ＦＩＦＯに結合され、前記コンピュータシステムにおける前記メモリアルゴリズミックプロセッサのうちの別の１つに前記出力データを与えるための前記チェーンポートをさらに含む、請求項１１に記載のコンピュータシステム。
【請求項１３】  プログラム命令に従ってユーザデータに対して動作する少なくとも１つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータは読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムは、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと、前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む少なくとも１つのメモリアルゴリズミックプロセッサ素子と、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファとを含み、前記入力データバッファは、前記少なくとも１つのメモリアルゴリズミックプロセッサ素子のうちのさらなる１つによるアクセスのために前記オペランドのうちの１つ以上を記憶するよう動作し、前記コンピュータシステムはさらに、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子と対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯを含む、コンピュータシステム。
【請求項１４】  前記ユーザアレイに結合され、前記コンピュータシステムにおける前記少なくとも１つのメモリアルゴリズミックプロセッサのうちの前記さらなる１つから入力を受けるためのチェーンポートをさらに含む、請求項１３に記載のコンピュータシステム。
【請求項１５】  前記出力ＦＩＦＯに結合され、前記コンピュータシステムにおける前記メモリアルゴリズミックプロセッサのうちの別の１つに出力を与えるための前記チェーンポートをさらに含み、前記チェーンポートを通過した前記入力および前記出力はオペランドからなる、請求項１４に記載のコンピュータシステム。
【請求項１６】  プログラム命令に従ってユーザデータに対して動作する少なくとも１つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータは読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムは、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む、少なくとも１つのメモリアルゴリズミックプロセッサ素子と、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファと、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯと、
前記ユーザアレイに結合され、前記コンピュータシステムにおける前記少なくとも１つのメモリアルゴリズミックプロセッサのうちのさらなる１つから入力を受けるためのチェーンポートとを含み、前記チェーンポートは前記ＦＩＦＯにも結合され、前記コンピュータシステムにおける前記メモリアルゴリズミックプロセッサのうちの別の１つに出力を与え、前記コンピュータシステムはさらに、
前記ユーザアレイと前記入力データバッファとの間に結合され、前記ユーザアレイが前記チェーンポートまたは前記入力データバッファから前記オペランドを受けることを可能にする専用ポートを含み、前記専用ポートは、前記ユーザアレイが前記入力データバッファに記憶されたデータに実質上同時にアクセスしながら前記チェーンポートを介して前記オペランドを受けることを可能にする、コンピュータシステム。
【請求項１７】  プログラム命令に従ってユーザデータに対して動作する複数のデータプロセッサを含むコンピュータシステムであって、前記コンピュータはスイッチング素子を介して読出および書込バスにより前記複数のデータプロセッサに選択的に結合されている少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムは、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む少なくとも１つのメモリアルゴリズミックプロセッサ素子を含み、前記少なくとも１つのメモリアルゴリズミックプロセッサ素子は、前記コンピュータシステムにおける前記複数のデータプロセッサの各々によりグローバルにアクセス可能であり、前記コンピュータシステムはさらに、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファと、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯとを含む、コンピュータシステム。
【請求項１８】  プログラム命令に従ってユーザデータに対して動作する少なくとも１つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータは、読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムは、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む少なくとも１つのメモリアルゴリズミックプロセッサ素子を含み、前記メモリアルゴリズミックプロセッサ素子は、前記メモリアルゴリズミックプロセッサ素子の動作を制御する情報を記憶するための構成メモリをさらに含み、前記構成メモリは、前記コンピュータシステムの動作中に更新され、前記メモリアルゴリズミックプロセッサ素子の前記動作を変更することが可能であり、前記コンピュータシステムはさらに、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子と対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファと、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子に対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯとを含む、コンピュータシステム。
【請求項１９】  プログラム命令に従ってユーザデータに対して動作する少なくとも１つのデータプロセッサを含むコンピュータシステムであって、前記コンピュータは読出および書込バスにより前記少なくとも１つのデータプロセッサに結合された少なくとも１つのメモリアレイをさらに含み、前記コンピュータシステムは、
オペランドに対して少なくとも１つのアルゴリズムを実行するためのユーザアレイと前記少なくとも１つのメモリアレイにアクセスするためのアドレス生成部とを含む少なくとも１つのメモリアルゴリズミックプロセッサ素子を含み、前記少なくとも１つのメモリア
ルゴリズミックプロセッサは、前記少なくとも１つのメモリアレイに結合され、前記少なくとも１つのデータプロセッサにより発行されるコマンドに直接メモリアクセスを与え、前記コンピュータシステムはさらに、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子と対応付けられ、前記書込バスを前記ユーザアレイに結合するための入力データバッファと、
前記少なくとも１つのメモリアルゴリズミックプロセッサ素子と対応付けられ、前記ユーザアレイを前記読出バスに結合するための出力ＦＩＦＯとを含む、コンピュータシステム。
【請求項２０】  前記ユーザアレイに結合され、前記コンピュータシステムにおける前記少なくとも１つのメモリアルゴリズミックプロセッサのうちのさらなる１つから入力を受けるためのチェーンポートをさらに含む、請求項１、２、３、１７、１８、または１９に記載のコンピュータシステム。
【請求項２１】  前記出力ＦＩＦＯに結合され、前記コンピュータシステムにおける前記メモリアルゴリズミックプロセッサのうちの別の１つに出力を与えるための前記チェーンポートをさらに含む、請求項２０に記載のコンピュータシステム。
【請求項２２】  前記ユーザアレイが少なくとも１つのＦＰＧＡを含む、請求項１、２、３、６、または１９に記載のコンピュータシステム。
【請求項２３】  前記ユーザアレイが４つのＦＰＧＡを含む、請求項２２に記載のコンピュータシステム。
【請求項２４】  前記入力データバッファ、前記ユーザアレイおよび前記ＦＩＦＯに結合され、前記少なくとも１つのメモリアルゴリズミックプロセッサ素子の機能を動作的に制御するための制御ブロックをさらに含む、請求項１９に記載のコンピュータシステム。
【請求項２５】  前記ロード中にオペランドがバラバラの順序で受けられる、請求項１に記載のコンピュータシステム。
【請求項２６】  前記ロードは、前記受けられたオペランドのキャッシュ線による転送を含む、請求項２５に記載のコンピュータシステム。
【請求項２７】  前記アドレス生成部は、開始アドレス、停止アドレスおよびストライドを含む開始コマンドを受けるように、また前記開始コマンドに基づいて、前記開始アドレスで始まり前記停止アドレスに達するまで前記ストライドずつ増分して継続する前記入力データバッファにアクセスするように構成される、請求項２に記載のコンピュータシステム。