【誤訳訂正書】
【提出日】平成19年8月16日(2007.8.16)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【書類名】      明細書
【発明の名称】  集積回路
【特許請求の範囲】
【請求項１】
少なくとも、第１及び第２の回路と、前記第１の回路と前記第２の回路との間の第１及び第２の信号パスとを有する集積回路であって、前記第１及び第２の信号パスの各々は、前記第１の回路に結合された第１の入力と、第２の入力と、前記第２の回路に結合された出力とを有する選択素子を有し、前記第２の信号パスの前記選択素子の前記第２の入力は、メモリ素子の出力に結合されており、前記第１の信号パスの前記選択素子の出力は、前記メモリ素子の入力に結合され、前記選択素子の各第２の入力及び前記メモリ素子は、スキャンチェーンの少なくとも一部を形成する、集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記第１の信号パスの前記選択素子の出力に結合される第１の入力を有するさらなる選択素子を有し、当該出力を前記さらなる選択素子を介して前記メモリ素子に結合するようにし、前記さらなる選択素子は、前記第１の信号パスの前記選択素子の前記第１の入力に結合された第２の入力をさらに有する、集積回路。
【請求項３】
請求項１又は請求項２記載の集積回路であって、前記メモリ素子がフリップフロップである集積回路。
【請求項４】
請求項１又は請求項２記載の集積回路であって、前記メモリ素子がラッチである集積回路。
【請求項５】
請求項１から請求項４のいずれか一項に記載の集積回路であって、前記第１及び第２の回路のうちの一方がアナログ回路であり、前記第１及び第２の回路のうちの他方の回路がディジタル回路である集積回路。
【請求項６】
請求項１から請求項４のいずれか一項に記載の集積回路であって、前記第１及び第２の回路のうちの一方が同期して動作し、前記第１及び第２の回路のうちの他方が非同期で動作する集積回路。
【請求項７】
請求項１から請求項４のいずれか一項に記載の集積回路であって、前記第１及び第２の回路の両方が互いに異なるクロックレートで同期して動作する集積回路。
【請求項８】
請求項１から請求項４のいずれか一項に記載の集積回路であって、前記第１及び第２の回路のうちの１つがＬＩＮ又はＣＡＮトランシーバを有する集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも、第１及び第２の回路と、当該第１の回路と第２の回路との間の第１及び第２の信号パスとを有する集積回路であって、第１及び第２の信号パスの各々は、第１の回路に結合された第１の入力、第２の入力、及び当該第２の回路に結合された出力を有する選択素子を有し、第２の信号パスの選択素子の第２の入力は、メモリ素子に結合される、集積回路に関する。
【０００２】
【従来の技術】
設計及びテスト効率のために、ＩＣ設計は、大抵は、概して独立した多くのサブファンクションを識別し、コア又はマクロとも呼ばれるセパレート回路や機能ブロックとしてこれらサブファンクションを実行するラインにしたがって行う。最近の設計ステージにおいて、種々の（アナログ及び／又はディジタル）マクロは、多くの信号パスを介して相互接続され、それにより結局ＩＣがその意図する機能を行うことを可能にする。そのようなＩＣの製造テストは、好ましくはマクロテストコンセプトに従って行われるのが良い。すなわち、ＩＣが全体としてテストされるのではなく、全てのマクロが個々にテストされる。マクロテストのさらなる情報については、米国特許出願に係る文献のＵＳ５,４７７,５４８が参照される。
【０００３】
国際特許出願に係る文献のＷＯ９９／５６３９６は、選択素子及びメモリ素子を有し、そのような第１及び第２の回路をＩＣ内で結合するためのシーム回路を記述している。選択素子及びメモリ素子は、メモリ素子が出力と選択素子の第１の入力との間に結合されるフィードバックループを形成する。メモリ素子のスキャンを可能にするために、後者は、データ入力とは別にスキャンデータ入力を有するフリップフロップにより形成され、かかるスキャンデータ入力は、スキャンチェーンの入力か又はスキャンチェーンの先行する素子に結合される。フリップフロップは、データ入力とスキャンデータ入力との間で選択する選択入力を有する。ＩＣの通常動作において、選択素子は、第１の入力に供給された信号を選択する第１の状態に設定される。その状態において、選択素子、例えばマルチプレクサは、選択素子の遅延のみを有して第２の回路を第１の回路に機能的に結合する。同時に、選択素子の出力信号は、第１の回路の出力を観察するために、メモリ素子に読み込まれ得る。第２の状態において、選択素子は、メモリ素子により与えられその第２の入力で提供された信号を選択する。これにより、第２の入力の入力を制御する可能性が規定される。フリップフロップにより形成されたメモリ素子は、スキャンチェーンの一部を形成する。そのため、チェーン内の各フリップフロップは、チェーンにおける先行フリップフロップの出力に結合されたスキャンデータ入力と、チェーンにおける後続フリップフロップのスキャンデータ入力に結合された出力とを有する。当該チェーンの第１のフリップフロップのスキャンデータ入力は、そのスキャンチェーンの入力を形成し、そのチェーンの最後の出力は、そのチェーンの出力を形成する。既知のＩＣの欠点は、相対的に複雑なテスト回路がその中に描かれていることである。メモリ素子が第１の入力（データ）又は第２の入力（テストデータ）のいずれかを選択することを可能にするために、さらなる選択素子が必要となる。
【０００４】
【課題を解決するための手段】
本発明の目的は、より簡単なテスト回路を有し、製造テストを可能にするＩＣを提供することである。したがって、本発明に係るＩＣは、第２の信号パスの選択素子がメモリ素子の入力に結合される出力を有することを特徴とする。本発明のＩＣのテスト回路は、既知のＩＣのものより簡単であり、制御され又は観察されなければならない各信号パスに対して１つの選択素子しか必要ない。但し、既知のＩＣで可能であるのと同じテスト機能を適用することができる。本発明に係るＩＣはまた、通常動作状態とテスト状態とを有する。通常動作状態において、選択素子は、それぞれの信号パスを介して第２の回路を第１の回路に機能的に結合する第１の状態となる。スキャン状態において、選択素子は、スキャンチェーンを形成するために、メモリ素子を互いに接続する。通常動作中、選択素子の出力信号は、第１の回路の動作を観察するために、メモリ素子に読み込まれ得る。そして、スキャン状態において、第２の回路の入力が制御され得る。
【０００５】
請求項２の実施の形態は、第２の回路の入力の各々が同時に制御可能となるという利点を有する。或いは、第１の回路の出力の各々が同時に制御され得る。
【０００６】
ラッチは、フリップフロップよりも少ない部品で済むので、請求項３の実施の形態は、テスト回路のさらなる簡素化が達成される利点を有する。信号パスの各々は、前半が第１のテストサイクルでテストされ、後半が第２のテストサイクルでテストされるべきであるにもかかわらず、なおも観察され又は制御され得る。
【０００７】
【発明の実施の形態】
本発明のこれら及び他の態様は、図面を参照してより詳細に説明される。
【０００８】
図１は、本発明に係る集積回路の第１の実施の形態を示す。この集積回路は、少なくとも第１及び第２の回路１，２を含む。第１及び第２の回路１，２の各々は、同期的にあるいは非同期的に動作可能であり、ディジタルあるいはアナログデータのいずれかを処理し得る。両方の回路が同期して動作するとき、それらは異なるクロックレートを有し得る。第１及び第２の回路１，２は、第１の回路１と第２の回路２との間の第１の信号パス１０−２０及び第２の信号パス１１−２１を介して結合される。第１の信号パスは、第１の回路１の出力１０から第２の回路の入力２０に延在する。第２の信号パスは、第１の回路１の出力１１から第２の回路の入力２１に延在する。第１の信号パスは、第１の回路１に結合された第１の入力３０ａ、第２の入力３０ｂ、及び第２の回路２に結合された出力３０ｃを有する選択素子３０を有する。同様に、第２の信号パスは、第１の回路１に結合された第１の入力３１ａ、第２の入力３１ｂ、及び第２の回路２に結合された出力３１ｃを有する選択素子３１を有する。第１の信号パス１０，２０の選択素子３０は、メモリ素子４１の入力４１ａに結合された出力３０ｃを有する。
【０００９】
第２の信号パス１１−２１の選択素子３１の第２の入力３１ｂは、メモリ素子４１に結合されている。
【００１０】
選択素子３０の第２の入力３０ｂは、テスト入力５に接続され得るが、そうでないならば、その順序でさらなる信号パスの選択素子の出力に結合された入力を有する、スキャンチェーンの一部を形成する他のメモリ素子に結合され得る。選択素子３１の出力３１ｃは、スキャンチェーンの出力６を形成し得るが、そうでないならば、スキャンチェーンにおける後続のメモリ素子の入力に接続され得る。
【００１１】
選択素子３０，３１は、選択信号Ｓｅｌにより制御される。ＩＣの通常動作において、選択素子は、選択素子３０，３１が第１の回路の出力１０，１１から受信されたそれらの第１の入力３０ａ，３１ａにおける信号を選択する第１の状態に設定される。これら出力の出力信号は、選択素子の出力信号をメモリ素子に先ず書き込むことにより、ここではクロック信号Ｃｌをメモリ素子（…，４０，４１，…）に供給することによって、観察され得る。この第１のステップの後、選択素子（…，３０，３１，…）は、選択素子がそれらの入力信号としてそれらの第２の入力（…，３０ｂ，３１ｂ，…）における信号を選択する第２の状態に設定される。この第２の状態において、メモリ素子の内容は、クロックサイクルのシーケンスをメモリ素子に与えることにより、出力６で連続して観察され得る。選択素子の第２の状態において、第２の回路２に対するテスト値をスキャン入力からメモリ素子４０，４１，…に連続的にロードし、ロードが完了した後に第２の回路２を動作することもできる。
【００１２】
図２は、本発明の第２の実施の形態の一部を示す。図１の要素に対応するここでの要素は、１００だけ大きい参照番号を有する。この実施の形態は、メモリ素子１４０，１４１がフリップフロップの代わりにラッチの形態である点が図１の実施の形態とは異なる。スキャンチェーンを形成するラッチは、第１及び第２の制御信号Ｅｄ，Ｅｑにより制御される。スキャンチェーン（…，１４０，１４１，…）にデータをロードするため、又は既に設定されたスキャンチェーンからデータを読み出すために、第１の制御信号Ｅｄが論理値「１」を有し、第２の制御信号Ｅｑが値「０」を有し、またそれらの逆となる。
【００１３】
本発明は、より簡単なテスト回路を可能にする。但し、この回路にさらなる部品を加えることにより、回路の機能性を増大させることができる。これは、もう１つの好ましい実施の形態を示す図３により図示される。図３において、図２のものと対応する部分は、１００だけ大きい参照番号を有する。ここに示される実施の形態は、さらなる選択素子２６０により特徴づけられる。さらなる選択素子２６０は、さらなる選択素子２６０を介してこの出力２３０ｃをメモリ素子２４１に結合するように、選択素子２３０の出力２３０ｃに結合された第１の入力２６０ａを有する。さらなる選択素子２６０はさらに、選択素子２３０の第１の入力２３０ａに結合された第２の入力２６０ｂを有する。選択素子２３０及びさらなる選択素子２６０はそれぞれ、制御信号Ｓ０及び制御信号Ｓ１により制御される。
【００１４】
２つの多重制御信号が与えられると、４つの動作モードがある。
・Ｓ０は、第１の回路２０１から出力信号Ｘｄを選択し、Ｓ１も同様にＸｄを選択する。このモードにおいて、Ｘｄの観察可能性は直接確立される。
・Ｓ０はＸｄを選択し、Ｓ１は選択素子２３０の出力２３０ｃでＸｑを選択する。このモードにおいて、Ｘｄの観察可能性は、Ｘｑを介して確立される。これは、テスト回路を介して機能パスをテストする。
・Ｓ０はメモリ素子２４０の出力におけるＴｘを選択し、Ｓ１はＸｑを選択する。このモードは、(i)スキャン中（ＴｄからＴｑのパスをイネーブルにする間）及び(ii)Ｘｑの制御可能性のために使用され得る。
・Ｓ０はＴｘを選択し、Ｓ１はＸｄを選択する。このモードにおいては、回路が同時に観察可能性及び制御可能性を提供する。あるテストモードにおいて、ブロックＡ及びＢが同時にテストされなければならない場合（恐らくは同じクロックで同じスキャンチェーンを用いて動作する）に特に有用である。
【００１５】
本発明に係る集積回路は、沢山の目的に適している。本発明に係る集積回路の特定の実施の形態において、当該回路のうちの１つは、ＬＩＮ又はＣＡＮトランシーバを有する。
【００１６】
なお、本発明の保護範囲はここに記載された実施の形態に限定されるものではない。本発明の保護範囲は、請求項における参照番号にも限定されない。「有する」なる文言は、請求項において言及されたもの以外の他の部分を排除するものではない。要素の単数表現は、その要素の複数を排除するものではない。本発明の一部を形成する手段は、専用のハードウェアの形態又はプログラムされた汎用のプロセッサの形態の両方で実現され得る。本発明は、新規な特徴の各々又は特徴の組み合わせの各々に存する。
【図面の簡単な説明】
【図１】  図１は、本発明に係る集積回路の第１の実施の形態を示す。
【図２】  図２は、本発明に係る集積回路の第２の実施の形態の一部を示す。
【図３】  図３は、本発明に係る集積回路の第３の実施の形態の一部を示す。