【手続補正書】
【提出日】平成19年10月4日(2007.10.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体集積回路であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において前記第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、各々が第１および第２のビット線を含む複数のビット線対と、
前記データ書込時において、前記複数のビット線対のうちのアドレス選択結果に応じて選択される１つに含まれる前記第１および第２のビット線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、
前記複数のビット線対に対応してそれぞれ設けられ、各々が、前記データ書込時において前記第２のデータ書込電流を流すために対応する前記第１および第２のビット線の間を電気的に結合する複数のビット線電流制御回路とをさらに備える、半導体集積回路。
【請求項２】  前記データ書込制御回路は、前記半導体集積回路に対して外部から供給された外部電源電位によって駆動される、請求項１記載の半導体集積回路。
【請求項３】  前記複数の書込ワード線を前記アドレス選択結果に応じて選択的に活性状態に駆動するためのワード線駆動回路と、
前記複数の書込ワード線の各々を前記複数の書込ワード線の非活性状態に対応する電位と結合するためのワード線電流制御回路とをさらに備え、
前記ワード線駆動回路は、前記外部電源電位によって駆動される、請求項２記載の半導体集積回路。
【請求項４】  前記複数のビット線対に共通に設けられ、第１および第２のデータ線によって形成されるデータ線対と、
前記列に対応してそれぞれ設けられ、前記アドレス選択結果に応じて対応する前記第１および第２のビット線を前記第１および第２のデータ線とそれぞれ接続する複数の列選択ゲート回路とを備え、
前記データ書込制御回路は、前記データ書込時において、第１および第２の内部ノードを前記高電位状態および低電位状態の一方ずつに設定し、
前記第１および第２の内部ノードと前記第１および第２のデータ線との接続点は、前記第２のデータ書込電流の経路を形成する配線の抵抗値が、前記アドレス選択の対象となる前記列の位置に関わらずほぼ一定となるように設けられる、請求項１記載の半導体集積回路。
【請求項５】  前記複数のビット線対は、前記列に沿った方向に配置され、
前記データ線対は、前記行に沿った方向に配置され、
前記第１の内部ノードは、先頭の前記列側の領域において前記第１のデータ線と接続され、
前記第２の内部ノードは、最終の前記列側の領域において前記第２のデータ線と接続される、請求項４記載の半導体集積回路。
【請求項６】  前記複数のビット線対は、前記列に沿った方向に配置され、
前記データ線対は、前記行に沿った方向に配置され、
前記第１および第２の内部ノードは、中央の前記列周辺の領域において、前記第１および第２のデータ線とそれぞれ接続される、請求項４記載の半導体集積回路。
【請求項７】  Ｍ個（Ｍ：２以上の自然数）の前記列ごとに配置され、第１および第２のデータ線によって形成されるデータ線対と、
前記列に対応してそれぞれ設けられ、前記アドレス選択結果に応じて対応する前記第１および第２のビット線を対応する前記第１および第２のデータ線とそれぞれ接続する複数の列選択ゲート回路とを備え、
前記データ書込制御回路は、前記データ線対ごとに設けられ、
各前記データ書込制御回路は、前記データ書込時においてアドレス選択結果に応じて動作して、対応する前記第１および第２のデータ線を前記高電位状態および低電位状態の一方ずつに設定する、請求項１記載の半導体集積回路。
【請求項８】  前記データ線対は、前記複数のビット線と同一方向に沿って、対応するＭ個の前記列の中央部に配置される、請求項７記載の半導体集積回路。
【請求項９】  前記行に対応してそれぞれ設けられ、データ読出時においてアドレス選択結果に応じて活性化されて対応する磁性体メモリセルを対応するビット線対と結合するための複数の読出ワード線と、
データ読出時において、アドレス選択結果に応じて選択される前記複数のビットのうちの１つに含まれる前記第１および第２のビット線に対してデータ読出電流を供給するためのデータ読出制御回路とをさらに備え、
前記データ読出時において、各前記ビット線電流制御回路は、対応する第１および第２のビット線の間を開放する、請求項１記載の半導体集積回路。
【請求項１０】  前記磁性体メモリセルは、それぞれの前記列において、前記第１および第２のビット線といずれか一方と結合され、
前記半導体集積回路は、さらに、
前記列に対応してそれぞれ設けられ、前記第１のビット線のそれぞれと結合される複数の第１のダミーメモリセルと、
前記列に対応してそれぞれ設けられ、前記第２のビット線のそれぞれと結合される複数の第２のダミーメモリセルと、
前記複数の第１のダミーメモリセルに対応して設けられ、前記複数の第１のダミーメモリセルを対応する前記第１のビット線とそれぞれ結合するために、前記データ読出時においてアドレス選択結果に応じて活性化される第１のダミー読出ワード線と、
前記複数の第２のダミーメモリセルに対応して設けられ、前記複数の第２のダミーメモリセルを対応する前記第２のビット線とそれぞれ結合するために、前記データ読出時においてアドレス選択結果に応じて活性化される第２のダミー読出ワード線と、
前記データ読出時において、前記複数のワード線のうちの１つおよび前記第１および第２のダミー読出ワード線のうちの１つを、前記アドレス選択結果に応じて選択的に活性化するワード線駆動回路をさらに備え、
前記第１および第２のダミーメモリセルの各々は、前記磁性体メモリセルが前記記憶データのレベルに応じて有する第１および第２の抵抗値の中間の抵抗値を有する、請求項９記載の半導体集積回路。
【請求項１１】  前記半導体集積回路に対して外部から供給された外部電源電位を降圧して内部電源電位を生成する電圧降下回路をさらに備え、
前記データ書込制御回路は、前記外部電源電位によって駆動され、
前記データ読出制御回路は、前記内部電源電位によって駆動される、請求項９記載の半導体集積回路。
【請求項１２】  半導体集積回路であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時においてアドレス選択結果に応じて前記第１のデータ書込電流を流すための複数の書込ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられる複数のビット線と、
前記複数のビット線対に共通に設けられ、第１および第２のデータ線によって形成されるデータ線対と、
前記データ書込時において、前記第１および第２のデータ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、
前記列に対応してそれぞれ設けられ、各々が、前記アドレス選択結果に応じて対応する前記ビット線を前記第１のデータ線と接続する複数の列選択ゲート回路と、
前記列に対応してそれぞれ設けられ、各々が、前記データ書込時において前記第２のデータ書込電流を流すために、前記対応する前記ビット線と前記第２のデータ線との間を電気的に結合する複数のビット線電流制御回路とをさらに備える、半導体集積回路。
【請求項１３】  前記データ書込制御回路は、前記データ書込時において、第１および第２の内部ノードを前記高電位状態および低電位状態の一方ずつに設定し、
各前記ビット線電流制御回路は、前記アドレス選択結果に応じて、前記対応する前記ビット線と前記第２のデータ線との間を電気的に結合し、
前記半導体集積回路は、
データ読出時においてデータ読出電流を第３の内部ノードに供給するためのデータ読出制御回路と、
前記データ書込時において、前記第１および第２の内部ノードと前記第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、
前記接続切換回路は、前記データ読出時において、前記第１および第２のデータ線を、前記第３の内部ノードおよび読出基準電位を供給する第４の内部ノードとそれぞれ電気的に結合し、
前記データ読出制御回路は、前記読出基準電位と前記第３の内部ノードとの間の電位差に基づいて前記データ読出を行なう、請求項１２記載の半導体集積回路。
【請求項１４】  前記データ書込制御回路は、前記データ書込時において、第１および第２の内部ノードを前記高電位状態および低電位状態の一方ずつに設定し、
各前記ビット線電流制御回路は、前記データ読出前のプリチャージ時において前記対応する前記ビット線と前記第２のデータ線との間を電気的に結合するとともに、データ読出時において前記対応する前記ビット線と前記第２のデータ線との間を電気的に切り離し、
前記半導体集積回路は、
前記データ読出時においてデータ読出電流を前記第１のデータ線に供給するためのデータ読出制御回路と、
前記データ書込時において、前記第１および第２の内部ノードと前記第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、
前記接続切換回路は、前記プリチャージ時において、前記第１および第２のデータ線を、読出基準電位を供給する第３および第４の内部ノードとそれぞれ電気的に結合するとともに、前記データ読出時において、前記第１および第２のデータ線を前記第１から第４の内部ノードから切り離し、
前記データ読出制御回路は、前記読出基準電位と前記第１のデータ線との間の電位差に基づいて前記データ読出を行なう、請求項１２記載の半導体集積回路。
【請求項１５】  半導体集積回路であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において前記第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性状態に駆動される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、前記データ書込時において前記第２のデータ書込電流を流すための複数の書込データ線と、
前記列に対応してそれぞれ設けられ、前記データ読出時において前記データ読出電流を流すための複数の読出データ線とを備える、半導体集積回路。
【請求項１６】  前記複数の読出データ線の各々は、対応する前記行に属する複数の前記記憶部の各々と各前記メモリセル選択ゲートを介して電気的に結合される、請求項１５記載の半導体集積回路。
【請求項１７】  前記複数の読出データ線の各々と前記複数の書込ワード線との各々は、同一の共通配線を共有して配置され、
前記半導体集積回路は、
前記活性状態に対応する第１の電位とは異なる第２の電位と各前記共通配線と
の間を、前記データ読出時および前記データ書込時のそれぞれにおいて結合および遮断する電流制御回路をさらに備える、請求項１５記載の半導体集積回路。
【請求項１８】  半導体集積回路であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記行および列の一方に対応してそれぞれ設けられ、前記データ書込時において前記第１のデータ書込電流を流すための複数の書込データ線と、
前記行および列の他方に対応してそれぞれ設けられる複数の共通配線とを備え、
前記複数の共通配線の各々は、前記データ読出時において、前記アドレス選択結果に応じて前記データ読出電流の供給を選択的に受け、
前記複数の共通配線の各々は、前記データ書込時において、前記第２のデータ書込電流を流すために第１の電位に選択的に駆動され、
第１の電位とは異なる第２の電位と各前記共通配線との間を、前記データ読出時および前記データ書込時のそれぞれにおいて結合および遮断する電流制御回路をさらに備える、半導体集積回路。
【請求項１９】  前記複数の共通配線の各々は、対応する前記行に属する複数の前記記憶部の各々と各前記メモリセル選択ゲートを介して電気的に結合される、請求項１５記載の半導体集積回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
図４５を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図４５においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
【課題を解決するための手段】
請求項１記載の半導体集積回路は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性化される複数の書込ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、各々が第１および第２のビット線を含む複数のビット線対と、データ書込時において、複数のビット線対のうちのアドレス選択結果に応じて選択される１つに含まれる第１および第２のビット線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、複数のビット線対に対応してそれぞれ設けられ、各々が、データ書込時において第２のデータ書込電流を流すために対応する第１および第２のビット線の間を電気的に結合する複数のビット線電流制御回路とをさらに備える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路であって、データ書込制御回路は、半導体集積回路に対して外部から供給された外部電源電位によって駆動される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路であって、複数の書込ワード線をアドレス選択結果に応じて選択的に活性状態に駆動するためのワード線駆動回路と、複数の書込ワード線の各々を複数の書込ワード線の非活性状態に対応する電位と結合するためのワード線電流制御回路とをさらに備え、ワード線駆動回路は、外部電源電位によって駆動される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
請求項４記載の半導体集積回路は、請求項１記載の半導体集積回路であって、複数のビット線対に共通に設けられ、第１および第２のデータ線によって形成されるデータ線対と、列に対応してそれぞれ設けられ、アドレス選択結果に応じて対応する第１および第２のビット線を第１および第２のデータ線とそれぞれ接続する複数の列選択ゲート回路とを備え、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、第１および第２の内部ノードと第１および第２のデータ線との接続点は、第２のデータ書込電流の経路を形成する配線の抵抗値が、アドレス選択の対象となる列の位置に関わらずほぼ一定となるように設けられる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
請求項５記載の半導体集積回路は、請求項４記載の半導体集積回路であって、複数のビット線対は、列に沿った方向に配置され、データ線対は、行に沿った方向に配置され、第１の内部ノードは、先頭の列側の領域において第１のデータ線と接続され、第２の内部ノードは、最終の列側の領域において第２のデータ線と接続される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
請求項６記載の半導体集積回路は、請求項４記載の半導体集積回路であって、複数のビット線対は、列に沿った方向に配置され、データ線対は、行に沿った方向に配置され、第１および第２の内部ノードは、中央の列周辺の領域において、第１および第２のデータ線とそれぞれ接続される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
請求項７記載の半導体集積回路は、請求項１記載の半導体集積回路であって、Ｍ個（Ｍ：２以上の自然数）の列ごとに配置され、第１および第２のデータ線によって形成されるデータ線対と、列に対応してそれぞれ設けられ、アドレス選択結果に応じて対応する第１および第２のビット線を対応する第１および第２のデータ線とそれぞれ接続する複数の列選択ゲート回路とを備え、データ書込制御回路は、データ線対ごとに設けられ、各データ書込制御回路は、データ書込時においてアドレス選択結果に応じて動作して、対応する第１および第２のデータ線を高電位状態および低電位状態の一方ずつに設定する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
請求項８記載の半導体集積回路は、請求項７記載の半導体集積回路であって、データ線対は、複数のビット線と同一方向に沿って、対応するＭ個の列の中央部に配置される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
請求項９記載の半導体集積回路は、請求項１記載の半導体集積回路であって、行に対応してそれぞれ設けられ、データ読出時においてアドレス選択結果に応じて活性化されて対応する磁性体メモリセルを対応するビット線対と結合するための複数の読出ワード線と、データ読出時において、アドレス選択結果に応じて選択される複数のビットのうちの１つに含まれる第１および第２のビット線に対してデータ読出電流を供給するためのデータ読出制御回路とをさらに備え、データ読出時において、各ビット線電流制御回路は、対応する第１および第２のビット線の間を開放する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
請求項１０記載の半導体集積回路は、請求項９記載の半導体集積回路であって、磁性体メモリセルは、それぞれの列において、第１および第２のビット線といずれか一方と結合され、半導体集積回路は、さらに、列に対応してそれぞれ設けられ、第１のビット線のそれぞれと結合される複数の第１のダミーメモリセルと、列に対応してそれぞれ設けられ、第２のビット線のそれぞれと結合される複数の第２のダミーメモリセルと、複数の第１のダミーメモリセルに対応して設けられ、複数の第１のダミーメモリセルを対応する第１のビット線とそれぞれ結合するために、データ読出時においてアドレス選択結果に応じて活性化される第１のダミー読出ワード線と、複数の第２のダミーメモリセルに対応して設けられ、複数の第２のダミーメモリセルを対応する第２のビット線とそれぞれ結合するために、データ読出時においてアドレス選択結果に応じて活性化される第２のダミー読出ワード線と、データ読出時において、複数のワード線のうちの１つおよび第１および第２のダミー読出ワード線のうちの１つを、アドレス選択結果に応じて選択的に活性化するワード線駆動回路をさらに備え、第１および第２のダミーメモリセルの各々は、磁性体メモリセルが記憶データのレベルに応じて有する第１および第２の抵抗値の中間の抵抗値を有する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
請求項１１記載の半導体集積回路は、請求項９記載の半導体集積回路であって、半導体集積回路に対して外部から供給された外部電源電位を降圧して内部電源電位を生成する電圧降下回路をさらに備え、データ書込制御回路は、外部電源電位によって駆動され、データ読出制御回路は、内部電源電位によって駆動される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
請求項１２記載の半導体集積回路は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有し、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時においてアドレス選択結果に応じて第１のデータ書込電流を流すための複数の書込ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられる複数のビット線と、複数のビット線対に共通に設けられ、第１および第２のデータ線によって形成されるデータ線対と、データ書込時において、第１および第２のデータ線を高電位状態および低電位状態の一方ずつに設定するためのデータ書込制御回路と、列に対応してそれぞれ設けられ、各々が、アドレス選択結果に応じて対応するビット線を第１のデータ線と接続する複数の列選択ゲート回路と、列に対応してそれぞれ設けられ、各々が、データ書込時において第２のデータ書込電流を流すために、対応するビット線と第２のデータ線との間を電気的に結合する複数のビット線電流制御回路とをさらに備える。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
請求項１３記載の半導体集積回路は、請求項１２記載の半導体集積回路であって、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、各ビット線電流制御回路は、アドレス選択結果に応じて、対応するビット線と第２のデータ線との間を電気的に結合し、半導体集積回路は、データ読出時においてデータ読出電流を第３の内部ノードに供給するためのデータ読出制御回路と、データ書込時において、第１および第２の内部ノードと第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、接続切換回路は、データ読出時において、第１および第２のデータ線を、第３の内部ノードおよび読出基準電位を供給する第４の内部ノードとそれぞれ電気的に結合し、データ読出制御回路は、読出基準電位と第３の内部ノードとの間の電位差に基づいてデータ読出を行なう。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
請求項１４記載の半導体集積回路は、請求項１２記載の半導体集積回路であって、データ書込制御回路は、データ書込時において、第１および第２の内部ノードを高電位状態および低電位状態の一方ずつに設定し、各ビット線電流制御回路は、データ読出前のプリチャージ時において対応するビット線と第２のデータ線との間を電気的に結合するとともに、データ読出時において対応するビット線と第２のデータ線との間を電気的に切り離し、半導体集積回路は、データ読出時においてデータ読出電流を第１のデータ線に供給するためのデータ読出制御回路と、データ書込時において、第１および第２の内部ノードと第１および第２のデータ線とをそれぞれ結合するための接続切換回路とをさらに備え、接続切換回路は、プリチャージ時において、第１および第２のデータ線を、読出基準電位を供給する第３および第４の内部ノードとそれぞれ電気的に結合するとともに、データ読出時において、第１および第２のデータ線を第１から第４の内部ノードから切り離し、データ読出制御回路は、読出基準電位と第１のデータ線との間の電位差に基づいてデータ読出を行なう。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
請求項１５記載の半導体集積回路は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すためにアドレス選択結果に応じて選択的に活性状態に駆動される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とを備える。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
請求項１６記載の半導体集積回路は、請求項１５記載の半導体集積回路であって、複数の読出データ線の各々は、対応する行に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
請求項１７記載の半導体集積回路は、請求項１５記載の半導体集積回路であって、複数の読出データ線の各々と複数の書込ワード線との各々は、同一の共通配線を共有して配置され、半導体集積回路は、活性状態に対応する第１の電位とは異なる第２の電位と各共通配線との間を、データ読出時およびデータ書込時のそれぞれにおいて結合および遮断する電流制御回路をさらに備える。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
請求項１８記載の半導体集積回路は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印加されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて異なる抵抗値を有する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ読出時において、アドレス選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、行および列の一方に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すための複数の書込データ線と、行および列の他方に対応してそれぞれ設けられる複数の共通配線とを備え、複数の共通配線の各々は、データ読出時において、アドレス選択結果に応じてデータ読出電流の供給を選択的に受け、複数の共通配線の各々は、データ書込時において、第２のデータ書込電流を流すために第１の電位に選択的に駆動され、第１の電位とは異なる第２の電位と各共通配線との間を、データ読出時およびデータ書込時のそれぞれにおいて結合および遮断する電流制御回路をさらに備える。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
一方、書込データＤＩＮのデータレベルがＨレベルである場合には、内部ノードＮｗ１およびＮｗ２の電位レベルの設定が上記の場合とは反対となり、ビット線ＢＬ２および／ＢＬ２には、上記と逆方向のデータ書込電流が流れて、上記とは逆のデータレベルが書込まれる。このようにして、書込データＤＩＮのデータレベルに応じた方向を有するデータ書込電流±Ｉｗがビット線ＢＬおよび／ＢＬに供給される。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
行選択結果に応じて奇数行が選択されて、ビット線ＢＬ２とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬ２とダミーメモリセルＤＭＣとが結合される。反対に、行選択結果に応じて偶数行が選択されて、ビット線／ＢＬ２とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬ２とダミーメモリセルＤＭＣとが結合される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
実施の形態２においては、データ書込時にデータ書込電流を供給する、データ書込電流制御回路５１およびワード線ＷＷＬを活性化するワード線ドライバ３０に対して、ＭＲＡＭデバイス１に対して外部から供給される外部電源電位Ｅｘｔ．Ｖｃｃを直接供給する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
読出／書込制御回路６０が有するイコライズトランジスタ６２−１〜６２−ｍは、それぞれのメモリセル列において、ライトビット線ＷＢＬおよび／ＷＢＬを電気的に結合する。イコライズトランジスタ６２−１〜６２−ｍは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍと同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
このような構成とすることにより、列選択結果に応じて、たとえばコラム選択線ＣＳＬ２が選択状態（Ｈレベル）に活性化されると、コラム選択ゲートＣＳＧ２およびイコライズトランジスタ６２−２がオンして、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ライトビット線ＷＢＬ〜イコライズトランジスタ６２−２〜ライトビット線／ＷＢＬ２〜データ線/ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）の電流経路が形成される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
図９を参照して、実施の形態４の変形例１においては、図５の場合と同様に、データＩ／Ｏ線対ＤＩ／ＯＰは、Ｍ個のメモリセル列ごとに配置される。データ書込電流制御回路５１も、メモリアレイ１０全体で（ｍ／Ｍ）組配置されるデータＩ／Ｏ線対ＤＩ／ＯＰに対応してそれぞれ配置される。イコライズトランジスタ６２−１〜６２−ｍは、図８の場合と同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オフされて、実施の形態１と同様のデータ書込が実行される。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
図１５は、電流切換回路５８の構成を示すブロック図である。
図１５を参照して、電流切換回路５８は、データ書込電流制御回路５１の出力ノードＮｗ１および電源電位Ｖｃｃを供給するプリチャージノードＮｐ１とデータ線ＩＯとの間に配置されるスイッチＳＷ２ａと、データ書込電流制御回路５１の出力ノードＮｗ２および電源電位Ｖｃｃを供給するプリチャージノードＮｐ２とデータ線／ＩＯとの間に配置されるスイッチＳＷ２ｂとを有する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
スイッチＳＷ２ａおよびＳＷ２ｂは、データ書込時において、データ線ＩＯおよび／ＩＯと、データ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２とを電気的にそれぞれ結合する。また、スイッチＳＷ２ａおよびＳＷ２ｂは、データ読出に先立って実行されるプリチャージ動作時において、データ線ＩＯおよび／ＩＯをプリチャージノードＮｐ１およびＮｐ２と電気的にそれぞれ結合する。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１６９
【補正方法】変更
【補正の内容】
【０１６９】
さらに、実施の形態５と同様の構成を有するデータ読出回路５２によって、データ線ＩＯおよび選択されたメモリセル列に対応するコラム選択ゲートを介して、ビット線ＢＬに対してセンス電流Ｉｓが供給される。リードワード線ＲＷＬの活性化に応じてビット線と結合されたＭＴＪメモリセルＭＣによってビット線ＢＬに生じる電圧降下を基準の電圧降下ΔＶｒと比較することによって、データ読出回路５２は、読出データＤＯＵＴのデータレベルを検知することができる。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１７０
【補正方法】変更
【補正の内容】
【０１７０】
一方、データ書込時においては、ビット線プリチャージ信号ＢＬＰＲはＨレベルに活性化されて、電流制御トランジスタ６４−１〜６４−ｍはオンする。したがって、選択されたメモリセル列において、ノードＮｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜ビット線ＢＬ〜電流制御トランジスタ〜データ線／ＩＯ〜ノードＮｗ２（データ書込電流制御回路５１）の電流経路が形成されて、書込データＤＩＮのデータレベルに応じたデータ書込電流±Ｉｗをビット線ＢＬに流すことができる。これにより、実施の形態５と同様のデータ書込動作を実行することができる。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正の内容】
【０２１１】
データ読出時においては、ライトビット線ＷＢＬの電位レベルを接地電位レベルＶｓｓに設定することにより、リードワード線ＲＷＬを選択状態（Ｈレベル）に活性化することによって、アクセストランジスタＡＴＲをターンオンして、共通配線ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトビット線ＷＢＬの経路にセンス電流Ｉｓを流すことができる。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０２３６
【補正方法】変更
【補正の内容】
【０２３６】
ワード線電流制御回路４０は、共通配線ＣＭＬ１〜ＣＭＬｍと接地電位Ｖｓｓとの間にそれぞれ電気的に結合される電流制御トランジスタ４１−１〜４１−ｍを有する。電流制御トランジスタ４１−１〜４１−ｍの各々は、データ書込時において、共通配線ＣＭＬと接地電位Ｖｓｓとを結合する。データ書込時以外においては、共通配線ＣＭＬ１〜ＣＭＬｍは接地電位Ｖｓｓと切離される。データ読出前においては、共通配線ＣＭＬは、接地電位Ｖｓｓにプリチャージされる。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０２４９
【補正方法】変更
【補正の内容】
【０２４９】
ワード線電流制御回路は、共通配線ＣＭＬ１〜ＣＭＬｎと接地電位Ｖｓｓとの間にそれぞれ電気的に結合される電流制御トランジスタ４１−１〜４１−ｎを有する。電流制御トランジスタ４１−１〜４１−ｎの各々は、データ書込時において、共通配線ＣＭＬと接地電位Ｖｓｓとを結合する。データ書込時以外においては、共通配線ＣＭＬ１〜ＣＭＬｎは接地電位Ｖｓｓと切離される。特に、データ読出前においては、共通配線ＣＭＬは、接地電位Ｖｓｓにプリチャージされる。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０２６８
【補正方法】変更
【補正の内容】
【０２６８】
図４０に示される構成においては、同一方向に沿って配置されるリードビット線ＲＢＬおよびライトワード線ＷＷＬは、同一の金属配線層に配置される。したがって、磁気トンネル接合部ＭＴＪは、金属配線層Ｍ１およびＭ２の間に設けられ、ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴＪと近接して、リードビット線ＲＢＬと同一の金属配線層Ｍ１に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、第２の金属配線層Ｍ２に配置される。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０２７４
【補正方法】変更
【補正の内容】
【０２７４】
【発明の効果】
請求項１記載の半導体集積回路は、データ書込時におけるデータ書込電流を短絡されたビット線対に往復電流として流すことができるので、データ書込電流を制御するための構成を簡素化できる。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０２７５
【補正方法】変更
【補正の内容】
【０２７５】
請求項２および３記載の半導体集積回路は、データ書込電流を供給するための回路を外部電源電位によって直接駆動するので、請求項１記載の半導体集積回路が奏する効果に加えて、データ書込電流を速やかに供給することができる。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０２７６
【補正方法】変更
【補正の内容】
【０２７６】
請求項４から８に記載の半導体集積回路は、アドレス選択の対象となるメモリセル列の位置に関わらずデータ書込電流の電流量をほぼ一定に維持することができる。この結果、請求項１記載の半導体集積回路が奏する効果に加えて、電力消費を無用に増加させることなくそれぞれのメモリセル列に対して書込動作マージンを確保できる。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０２７７
【補正方法】変更
【補正の内容】
【０２７７】
請求項９および１０に記載の半導体集積回路は、請求項１記載の半導体集積回路が奏する効果に加えて、ビット線およびビット線電流回路を共有してデータ読出動作を実行することができる。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０２７８
【補正方法】変更
【補正の内容】
【０２７８】
請求項１１記載の半導体集積回路は、データ書込電流を供給するための回路を外部電源電位によって直接駆動するとともに、データ読出に関する回路を外部電源電位を降圧した内部電源電位によって駆動するので、請求項９記載の半導体集積回路が奏する効果に加えて、データ書込電流の速やかな供給と、低消費電力化およびデバイスの微細化に対応した信頼性の確保とを両立することができる。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０２７９
【補正方法】変更
【補正の内容】
【０２７９】
請求項１２記載の半導体集積回路は、データ線対を構成する第１および第２のデータ線の電位レベルの制御によって、開放型のビット線に流されるデータ書込電流の方向を設定できる。したがって、データ書込電流を制御するための構成を簡素化できる。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０２８０
【補正方法】変更
【補正の内容】
【０２８０】
請求項１３および１４に記載の半導体集積回路は、請求項１２記載の半導体集積回路が奏する効果に加えて、ビット線およびビット線電流回路を共有してデータ読出動作をさらに実行することができる。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０２８１
【補正方法】変更
【補正の内容】
【０２８１】
請求項１５記載の半導体集積回路は、読出ワード線および書込データ線を磁性体メモリセルの行および列にそれぞれ対応させて配置するので、読出ワード線を選択的に駆動するための回路と、書込ワード線のそれぞれを選択的に駆動するための回路とを独立して配置することができる。この結果、レイアウトの自由度を向上させて集積度を高めることができる。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０２８２
【補正方法】変更
【補正の内容】
【０２８２】
請求項１６記載の半導体集積回路は、データ読出の対象となる磁性体メモリセルの記憶部のみを読出データ線と結合するので、請求項１５記載の半導体集積回路が奏する効果に加えて、読出データ線の容量を低減してデータ読出を高速化できる。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０２８３
【補正方法】変更
【補正の内容】
【０２８３】
請求項１７記載の半導体集積回路は、データ読出時における読出データ線の機能とデータ書込時における書込ワード線との機能を共通配線に共有することができる。この結果、請求項１５記載の半導体集積回路が奏する効果に加えて、配線数を減らして製造コストを削減できる。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０２８４
【補正方法】変更
【補正の内容】
【０２８４】
請求項１８記載の半導体集積回路は、データ読出時における読出データ線の機能とデータ書込時における書込ワード線との機能を共通配線に共有することができる。この結果、配線数を減らして製造コストを削減できる。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０２８５
【補正方法】変更
【補正の内容】
【０２８５】
請求項１９記載の半導体集積回路は、データ読出の対象となる磁性体メモリセルの記憶部のみを共通配線と結合するので、請求項１８記載の半導体集積回路が奏する効果に加えて、データ読出時における共通配線の容量を低減してデータ読出を高速化できる。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】図２４
【補正方法】変更
【補正の内容】
【図２４】  実施の形態６の変形例１に従うＭＴＪメモリセルの配置を説明する構造
図である。
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】図３６
【補正方法】変更
【補正の内容】
【図３６】  実施の形態６の変形例５に従うＭＴＪメモリセルの配置を示す構造図で
ある。
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】図４１
【補正方法】変更
【補正の内容】
【図４１】  磁気トンネル接合部を有するメモリセルの構成を示す概略図である。