【手続補正書】
【提出日】平成31年3月18日(2019.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
GPIOインターフェースにおいて、GPIO信号の送信セットを受信するステップと、
前記GPIOインターフェースから、GPIOピンを介して前記GPIO信号の第1の部分を送信するステップと、
前記GPIOインターフェースから、前記GPIO信号の第2の部分を有限状態機械(FSM)に供給するステップであって、前記GPIO信号の前記第2の部分が、一連のビットペアに配置される、ステップと、
前記FSMにおいて受信されたビットペアごとに、
前記ビットペアにおける第1のビットに基づいて、選択されたパルス幅を提供するために、少なくとも2つの異なるパルス幅から選択するステップと、
前記ビットペアにおける第2のビットに基づいて、選択されたエッジ整合を提供するために、シンボル周期の始めとの前記選択されたパルス幅の立上りエッジ整合、および前記シンボル周期の終わりとの前記選択されたパルス幅の立下りエッジ整合から選択するステップと、
前記選択されたパルス幅および前記選択されたエッジ整合に従って、前記シンボル周期内に送信ピンを介して仮想GPIOパルスを送信するステップであって、前記仮想GPIOパルスが、前記選択されたパルス幅の間は電源電圧に等しく、前記選択されたパルス幅以外では接地に等しい、ステップと
を備える方法。
【請求項２】
前記少なくとも2つの異なるパルス幅が、前記シンボル周期の第1の部分に等しい第1のパルス幅と、前記シンボル周期の残りの第2の部分に等しい第2のパルス幅とを備える、請求項1に記載の方法。
【請求項３】
前記第1のパルス幅が前記シンボル周期の25%であり、前記第2のパルス幅が前記シンボル周期の75%である、請求項2に記載の方法。
【請求項４】
プロセッサから、複数のメッセージング信号を対応する複数のメッセージングレジスタに書き込むステップと、
前記FSMにおいて、前記複数のメッセージング信号を前記対応する複数のメッセージングレジスタから取り出すステップであって、前記取り出された複数のメッセージング信号が、メッセージングビットのペアに配置される、ステップと、
前記FSMにおいて受信されたメッセージングビットのペアごとに、
前記メッセージングビットのペアにおける第1のビットに基づいて、選択されたパルス幅を提供するために、少なくとも前記2つのパルス幅から選択するステップと、
前記メッセージングビットのペアにおける第2のビットに基づいて、選択されたエッジ整合を提供するために、シンボル周期の始めとの前記選択されたパルス幅の立上りエッジ整合、および前記シンボル周期の終わりとの前記選択されたパルス幅の立下りエッジ整合から選択するステップと、
前記選択されたパルス幅および前記選択されたエッジ整合に従って、前記シンボル周期内に送信ピンを介してメッセージング信号パルスを送信するステップであって、前記メッセージング信号パルスが、前記選択されたパルス幅の間は電源電圧に等しく、前記選択されたパルス幅以外では接地に等しい、ステップと
をさらに備える、請求項1に記載の方法。
【請求項５】
前記仮想GPIOパルスが、フレームを仮想GPIOペイロードを有するものとして識別するヘッダを含む前記フレーム中で送信される、請求項1に記載の方法。
【請求項６】
前記メッセージング信号パルスが、フレームをメッセージング信号ペイロードを有するものとして識別するヘッダを含む前記フレーム中で送信される、請求項4に記載の方法。
【請求項７】
リモート集積回路における受信ピンを介して各メッセージング信号パルスを受信するステップであって、前記メッセージング信号パルスが、前記受信ピンにおける到着順序を有する、ステップと、
各受信されたメッセージング信号を、前記受信されたメッセージング信号の前記到着順序に従って選択された対応する受信メッセージングレジスタに書き込むステップと
をさらに備え、
前記リモート集積回路内のプロセッサにおいて、前記受信されたメッセージング信号を前記対応する受信メッセージングレジスタから取り出すステップをさらに備える、請求項4に記載の方法。
【請求項８】
リモート集積回路における受信ピンを介して前記仮想GPIOパルスを受信するステップと、
各受信された仮想GPIOパルスを、そのパルス幅に応答して、また、各受信された仮想GPIOパルスから前記GPIO信号のビットペアを復元するために、前記立上りエッジ整合を有するかまたは前記立下りエッジ整合を有するかに応答して、復調するステップと
をさらに備える、請求項1に記載の方法。
【請求項９】
複数のGPIOピンと、
前記GPIOピンを介してGPIO信号の送信セットの第1の部分を送信するように構成されたGPIOインターフェースと、
送信ピンと、
前記GPIOインターフェースから前記GPIO信号の送信セットの第2の部分を受信するように構成された有限状態機械(FSM)であって、前記第2の部分が、一連のビットペアに配置され、前記FSMが、第1のパルス幅から選択されたパルス幅およびビットペアにおける第1のビットに対応する異なる第2のパルス幅を有し、前記ビットペアにおける第2のビットに対応する位相変調を有する前記ビットペアごとに仮想GPIOシンボルを形成するようにさらに構成され、前記FSMが、前記送信ピンを介して前記仮想GPIOシンボルを送信するようにさらに構成される、FSMと
を備える集積回路。
【請求項１０】
前記第1のパルス幅がシンボル周期の第1の部分に等しく、第2のパルス幅が前記シンボル周期の残りの第2の部分に等しい、請求項9に記載の集積回路。
【請求項１１】
前記FSMが、フレーム中で前記送信ピンを介して前記仮想GPIOシンボルを送信するようにさらに構成され、前記FSMが、前記送信ピンを介して、前記フレームを仮想GPIOデータペイロードを有するものとして識別する前記フレームのヘッダを送信するようにさらに構成される、請求項9に記載の集積回路。
【請求項１２】
前記FSMが、前記ヘッダを、前記第1のパルス幅および前記第2のパルス幅から選択されたパルス幅を有する2ビットシンボルとして送信するようにさらに構成される、請求項11に記載の集積回路。
【請求項１３】
複数のメッセージングレジスタと、
複数のメッセージング信号を前記メッセージングレジスタに書き込むように構成されたプロセッサであって、前記メッセージング信号が、シリアル周辺インターフェース(SPI)信号、プロセッサ間通信(IPC)信号、およびユニバーサル非同期受信機送信機(UART)信号からなるグループから選択される、プロセッサと
をさらに備え、
前記FSMが、前記メッセージング信号を、メッセージング信号ペア内の前記メッセージング信号から、メッセージング信号ペアごとのバイナリコンテンツに基づいて取り出し、前記第1のパルス幅および前記第2のパルス幅からパルス幅を選択し、シンボル周期の始めとの立上りエッジ整合からまたは前記シンボル周期の終わりとの立下りエッジ整合からエッジ整合を選択し、前記選択されたパルス幅および前記選択されたエッジ整合に従って前記シンボル周期中にメッセージング信号パルスを送信するようにさらに構成される、
請求項9に記載の集積回路。
【請求項１４】
前記FSMが、オーバーサンプリングクロック信号に応答して、各仮想GPIOシンボルを送信するようにさらに構成される、請求項9に記載の集積回路。
【請求項１５】
受信ピンをさらに備え、前記FSMが、前記受信ピンを介して仮想GPIOシンボルのフレームを受信するようにさらに構成される、請求項9に記載の集積回路。