【手続補正書】
【提出日】平成18年12月14日(2006.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、
（ｅ）前記第１導電体に正電位を印加した状態で、電子が蓄積された前記電荷蓄積部に正孔を注入することにより消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記（ｅ）の正孔の注入は、前記第１および第２半導体領域間に電流が流れる状態で行われることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記（ｅ）の正孔の注入を、前記第１および第２半導体領域間に０．１〜１０μＡの電流を流して行うことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記（ｅ）の正孔の注入を、前記第１および第２半導体領域間に流れる電流値が一定となるよう回路的に自動制御して行うことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記第１半導体領域は、前記第１導電体側に位置し、前記第２半導体領域は、前記第２導電体側に位置し、
前記（ｅ）の正孔は、前記第１導電体に第１電位を印加し、前記第２半導体領域に第２電位を印加することにより、前記第１および第２半導体領域間に流れる電子を前記第２電位により加速し、インパクトイオン化現象を起こすことにより形成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記（ｅ）の正孔の注入位置は、前記第２絶縁膜の前記第１導電体側の端部近傍であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記（ｅ）の電荷蓄積部に蓄積された電子は、前記第１導電体と前記第２導電体に異なる電位を印加することにより、前記第１導電体と前記第２導電体との境界下の前記半導体基板中から注入された電子であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記電荷蓄積部は、前記第２絶縁膜中に形成されたトラップ性絶縁膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記電荷蓄積部は、前記第２絶縁膜中に形成された窒化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記第２絶縁膜は、第１酸化膜、窒化膜および第２酸化膜の積層膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１および第２酸化膜は、３ｎｍ以上であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記電荷蓄積部は、前記第２絶縁膜中に形成された複数の導電性の微粒子であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１３】
前記電荷蓄積部に電荷が蓄積されていない状態において、
前記第２導電体をゲート電極とするＭＩＳＦＥＴの閾値は、負であり、前記第１導電体をゲート電極とするＭＩＳＦＥＴの閾値より小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１４】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、
（ｅ）前記第１および第２半導体領域間に電流が流れる状態で、電子が蓄積された前記電荷蓄積部に正孔を注入することにより消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
（ｅ）前記複数のメモリセルのうち、
第１方向に並ぶ前記メモリセルの前記第１導電体を接続する第１線と、
前記第１方向と直交する第２方向に並ぶ前記メモリセルの、前記第１導電体側に位置する前記第１半導体領域を接続する第２線と、
を複数有し、
（ｆ）前記複数のメモリセルのうち選択メモリセルに接続される前記第１線に正電位を印加した状態で、電子が蓄積された前記選択メモリセルの前記電荷蓄積部に正孔を注入することにより消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
前記（ｆ）の消去は、
（ｆ１）前記選択メモリセルに接続される前記第１線に第１電位を印加し、前記選択メモリセルに接続される前記第２線に前記第１電位より小さい第２電位を印加した状態で、消去を行い、
（ｆ２）前記選択メモリセルに接続される前記第１線に接続される他のメモリセルに接続される前記第２線には、前記第１電位以上の第３電位を印加することにより消去を禁止し、
単一の前記選択メモリセル毎に行うことを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項１７】
前記（ｆ）の消去は、
（ｆ１）前記複数の第１線のうち単一の第１線に第１電位を印加し、
（ｆ２）前記複数の第２線に前記第１電位より小さい第２電位を印加することにより、
前記第１方向に並ぶ前記メモリセルの群毎に行うことを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項１８】
前記（ｆ）の消去は、
（ｆ１）前記複数の第１線のうちｎ本の前記第１線に第１電位を印加し、
（ｆ２）前記複数の第２線のうちｍ本の前記第２線に前記第１電位より小さい第２電位を印加することにより、
ｎ×ｍ個の前記メモリセルのブロック毎に行うことを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項１９】
前記（ｆ）の消去は、
（ｆ１）前記複数の第１線のうち前記選択メモリセルに接続される前記第１線には、第１電位Ｖ１を印加し、
（ｆ２）前記複数の第１線のうち前記選択メモリセルに接続されない前記第１線には、第２電位Ｖ２を印加し、
（ｆ３）前記複数の第２線のうち前記選択メモリセルに接続される前記第２線には、第３電位Ｖ３を印加し、
（ｆ４）前記複数の第２線のうち前記選択メモリセルに接続されない前記第２線には、第４電位Ｖ４を印加して行われ、
（ｆ５）前記第１〜第４電位について、
前記第３電位は、前記第１電位より小さく（Ｖ３＜Ｖ１）、前記第２電位以上（Ｖ３≧Ｖ２）であり、
前記第４電位は、前記第１電位以上（Ｖ４≧Ｖ１）で、前記第２電位以上（Ｖ４≧Ｖ２）であることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項２０】
前記不揮発性半導体記憶装置は、さらに、
（ｇ）前記複数のメモリセルのうち前記第１方向に並ぶ前記メモリセルの前記第２半導体領域を接続する第３線を複数有し、
前記複数の第３線は、所定の単位で互いに接続されていることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項２１】
前記不揮発性半導体記憶装置は、さらに、
（ｇ）前記複数のメモリセルのうち前記第１方向に並ぶ前記メモリセルの前記第２導電体を接続する第３線を複数有し、
前記複数の第３線は、所定の単位で互いに接続されていることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
【請求項２２】
（ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
（ｅ）前記複数のメモリセルのうち、
第１方向に並ぶ前記メモリセルの前記第１導電体を接続する第１線と、
前記第１方向と直交する第２方向に並ぶ前記メモリセルの、前記第２導電体側に位置する前記第２半導体領域を接続する第２線と、
前記第１方向に並ぶ前記メモリセルの、前記第１半導体領域を接続する第３線と、
を複数有し、
（ｆ）前記複数のメモリセルのうち選択メモリセルに接続される前記第１線に正電位を印加した状態で、電子が蓄積された前記選択メモリセルの前記電荷蓄積部に正孔を注入することにより消去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２３】
半導体基板中に形成された第１および第２半導体領域と、
前記半導体基板上に形成され、かつ電荷蓄積部を含む第１絶縁膜とを有し、
前記第１半導体領域と前記第２半導体領域との間に電流を流すことによって前記第１および第２半導体領域間の第３半導体領域に正孔が生成され、かつ、前記第３半導体領域で生成された前記正孔が前記電荷蓄積部に注入されることを特徴とする半導体装置。
【請求項２４】
前記電荷蓄積部は、前記第１絶縁膜中に形成された窒化膜であることを特徴とする請求項２３記載の半導体装置。