【手続補正書】
【提出日】平成19年6月28日(2007.6.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
クロックを取り込んで内部クロックを発生するクロックバッファと、
このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、
このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、
前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、
前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第１のラッチ回路を有し、前記アドレスデコード回路のうち第２段デコーダは前記第１段デコーダから転送されたデコード出力を一時保持する第２のラッチ回路を有する
ことを特徴とする半導体メモリ集積回路。
【請求項２】
前記第２段デコーダは、
前記第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列と前記第２のラッチ回路の入力ノードとの間に設けられて前記タイミングパルスにより駆動されるスイッチング用トランジスタとを有する
ことを特徴とする請求項１記載の半導体メモリ集積回路
【請求項３】
前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生するものであり、
前記第２段デコーダは、
前記第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第１の電源端子に接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列の他端と前記第２のラッチ回路の入力ノードとの間に設けられて前記第２のタイミングパルスにより駆動される第１のスイッチング用トランジスタと、
前記第２のラッチ回路の入力ノードと第２の電源端子の間に設けられて前記第１のタイミングパルスにより前記第１のスイッチングトランジスタと相補的にオンオフ駆動される第２のスイッチング用トランジスタとを有することを特徴とする請求項１記載の半導体メモリ集積回路。
【請求項４】
メモリセルアレイと、
クロックを取り込んで内部クロックを発生するクロックバッファと、
このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、
このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、
前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、
前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生する
ことを特徴とする半導体メモリ集積回路。
【請求項５】
メモリセルアレイと、
クロックを取り込んで内部クロックを発生するクロックバッファと、
このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、
このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、
前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、
前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第１のラッチ回路を有すると共に、前記アドレスデコード回路のうち第２段デコーダは前記第１段デコーダから転送されたデコード出力を一時保持する第２のラッチ回路を有し、
前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生するものであり、かつ
前記第２段デコーダは、
前記第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第１の電源端子に接続されたデコード用トランジスタ列と、
このデコード用トランジスタ列の他端と前記第２のラッチ回路の入力ノードとの間に設けられて前記第２のタイミングパルスにより駆動される第１のスイッチング用トランジスタと、
前記第２のラッチ回路の入力ノードと第２の電源端子の間に設けられて前記第１のタイミングパルスにより前記第１のスイッチングトランジスタと相補的にオンオフ駆動される第２のスイッチング用トランジスタとを有する
ことを特徴とする半導体メモリ集積回路。
【請求項６】
前記第１のスイッチング用トランジスタと前記第２のラッチ回路の入力ノードとの間に不良アドレスの置換のためのヒューズが挿入されている
ことを特徴とする請求項３又は５記載の半導体メモリ集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【課題を解決するための手段】
この発明の一実施形態に係る半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第１のラッチ回路を有し、前記アドレスデコード回路のうち第２段デコーダは前記第１段デコーダから転送されたデコード出力を一時保持する第２のラッチ回路を有することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
この発明の他の実施形態に係る他の半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
この発明の更に他の実施形態に係る他の半導体メモリ集積回路は、メモリセルアレイと、クロックを取り込んで内部クロックを発生するクロックバッファと、このクロックバッファから発生される内部クロックによりアドレス信号を取り込むアドレスバッファと、このアドレスバッファから出力される内部アドレス信号をデコードして前記メモリセルアレイのワード線を選択するための、第１段デコーダ及びこの第１段デコーダの出力を更にデコードして選択ワード線を活性化する第２段デコーダを含むアドレスデコード回路と、前記クロックバッファから出力される内部クロックに基づいて前記アドレスデコード回路のうち第２段デコーダの活性化タイミングを制御するタイミングパルスを発生するパルス発生回路とを有し、前記アドレスバッファは、取り込まれたアドレス信号を一時保持する第１のラッチ回路を有すると共に、前記アドレスデコード回路のうち第２段デコーダは前記第１段デコーダから転送されたデコード出力を一時保持する第２のラッチ回路を有し、前記パルス発生回路は、一定パルス幅の第１のタイミングパルスと、クロックの周期に応じてパルス幅が変化する第２のタイミングパルスとを発生するものであり、かつ前記第２段デコーダは、前記第１段デコーダから転送される複数個のデコード出力がそれぞれゲートに入力される、複数個直列接続されて一端が第１の電源端子に接続されたデコード用トランジスタ列と、このデコード用トランジスタ列の他端と前記第２のラッチ回路の入力ノードとの間に設けられて前記第２のタイミングパルスにより駆動される第１のスイッチング用トランジスタと、前記第２のラッチ回路の入力ノードと第２の電源端子の間に設けられて前記第１のタイミングパルスにより前記第１のスイッチングトランジスタと相補的にオンオフ駆動される第２のスイッチング用トランジスタとを有することを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
更にこの発明において、第１のスイッチング用トランジスタと第２のラッチ回路の入力ノードの間に不良アドレスの置換を行うためのヒューズが挿入されているものとすることができる。また、複数個のデコード用トランジスタ列の間で一部のトランジスタを共有とすることもできる。