(57)【要約】  高周波スイッチ回路は、複数のバイアス回路を備えた電界効果トランジスタから成るスイッチ部と、制御信号からバイアス電圧を生成し、バイアス回路へ供給する電位生成回路とを有する。電界効果トランジスタは、制御信号にしたがってオン・オフする、高周波信号の通過経路となる。バイアス回路は、電界効果トランジスタのドレイン端子とソース端子間に電位差が生じるようにすると共に、制御信号の電圧よりも低いバイアス電圧をドレイン端子やソース端子に印加するために設けられる。
2007136050.tif 000002
【特許請求の範囲】
【請求項１】
制御信号にしたがって高周波信号を通過または遮断する高周波スイッチ回路であって、
抵抗素子を介して印加される前記制御信号にしたがってオン・オフする、前記高周波信号の通過経路となる電界効果トランジスタ、及び前記電界効果トランジスタのドレイン端子とソース端子間に電位差が生じるように、前記制御信号の電圧よりも低い、異なるバイアス電圧を印加するための複数のバイアス回路を備えたスイッチ部と、
前記制御信号から前記バイアス電圧を生成し、前記バイアス回路へ供給する電位生成回路と、
を有する高周波スイッチ回路。
【請求項２】
前記スイッチ部は、
前記抵抗素子を介して印加される前記制御信号にしたがってオン・オフする、前記高周波信号の通過経路となる、直列に接続された複数の電界効果トランジスタを備え、
前記バイアス回路が、前記複数の電界効果トランジスタのドレイン端子とソース端子の接続点毎にそれぞれ設けられた請求項１記載の高周波スイッチ回路。
【請求項３】
前記複数の電界効果トランジスタのドレイン端子とソース端子の接続点毎にそれぞれ設けられたバイアス回路の少なくとも１つが該電界効果トランジスタのゲート端子と前記接続点間に設けられた請求項２記載の高周波スイッチ回路。
【請求項４】
前記スイッチ部は、
前記抵抗素子を介して印加される前記制御信号にしたがってオン・オフする、前記高周波信号の通過経路となる、直列に接続された複数の電界効果トランジスタを備え、
前記バイアス回路が、直列に接続された複数の電界効果トランジスタの両端に位置するドレイン端子またはソース端子と前記高周波信号の入出力端子との２つの接続点に設けられた請求項１記載の高周波スイッチ回路。
【請求項５】
一方のバイアス回路が、直列に接続された複数の電界効果トランジスタの両端に位置するドレイン端子またはソース端子と前記高周波信号の入出力端子の接続点に設けられ、
他方のバイアス回路が、直列に接続された複数の電界効果トランジスタの両端に位置するドレイン端子またはソース端子と該電界効果トランジスタのゲート端子間に設けられた請求項４記載の高周波スイッチ回路。
【請求項６】
前記電界効果トランジスタのドレイン端子とソース端子間に並列に接続された抵抗素子を備える請求項１から５のいずれか１項記載の高周波スイッチ回路。
【請求項７】
前記電位生成回路は、
前記制御信号の電圧よりも順方向電圧だけ低い電圧を前記バイアス電圧として供給するダイオードを有する請求項１から６のいずれか１項記載の高周波スイッチ回路。
【請求項８】
前記電位生成回路は、
前記ダイオードの出力電圧を分圧し、前記バイアス電圧として供給する複数の抵抗素子を有する請求項７記載の高周波スイッチ回路。
【請求項９】
前記バイアス回路は、
抵抗素子である請求項１から８のいずれか１項記載の高周波スイッチ回路。
【請求項１０】
前記バイアス回路は、
インダクタ素子である請求項１から８のいずれか１項記載の高周波スイッチ回路。
【請求項１１】
前記バイアス回路は、
並列に接続された抵抗素子及びインダクタ素子である請求項１から８のいずれか１項記載の高周波スイッチ回路。
【請求項１２】
前記高周波信号が入出力される高周波端子の一方を共有する請求項１から１１のいずれか１項記載の２つのスイッチ部と、
前記２つのスイッチ部に前記バイアス電圧を供給する請求項１から１１のいずれか１項記載の電位生成部と、
を有する高周波スイッチ回路。
【請求項１３】
前記高周波信号が入出力される高周波端子を共有することでリング状に接続された請求項１から１１のいずれか１項記載の４つのスイッチ部と、
前記４つのスイッチ部に前記バイアス電圧を供給する請求項１から１２のいずれか１項記載の電位生成部と、
を有する高周波スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００６年５月２３日に出願された特願２００６−１４２５７５号及び２００７年３月２７日に出願された特願２００７−０８１６９５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。【０００２】
本発明は高周波信号を通過または遮断するための高周波スイッチ回路に関する。
【背景技術】
【０００３】
従来から高周波信号を通過または遮断するための高周波スイッチ回路として、ダイオードを使用したものや電界効果トランジスタ（ＦＥＴ：field  effect  transistor）を用いたものが知られている。【０００４】
図１はＦＥＴを用いた高周波スイッチ回路の例であり、ＳＰＤＴ（単極双投：single  pole  double  through）型の高周波スイッチ回路の構成を示す回路図である。なお、図１は特開平８−１３９０１４号公報の図１で開示された回路である。【０００５】
図１に示す高周波スイッチ回路は、高周波信号を通過または遮断する第１のスイッチ部１２１及び第２のスイッチ部１２２を備えた構成である。【０００６】
第１のスイッチ部１２１は、直列に接続された複数のＦＥＴ（図１では４つ）を備え、その両端が２つの高周波端子１０１、１０２と接続されている。各ＦＥＴのゲート端子は抵抗素子を介して制御端子１１１と接続されている。同様に、第２のスイッチ部１２２は、直列に接続された複数のＦＥＴ（図１では４つ）を備え、その両端が２つの高周波端子１０１、１０３と接続されている。各ＦＥＴのゲート端子は抵抗素子を介して制御端子１１２と接続されている。なお、高周波端子１０１は第１のスイッチ部１２１及び第２のスイッチ部１２２で共有される。【０００７】
図１に示す高周波スイッチ回路では、第１のスイッチ部１２１が備える制御端子１１１及び第２のスイッチ部１２２が備える制御端子１１２にハイレベルまたはロウレベルの制御信号を入力することで、第１のスイッチ部１２１及び第２のスイッチ部１２２のオン・オフを制御する。このとき、制御端子１１１及び制御端子１１２にハイレベルとロウレベルの２値の制御信号を相補入力すれば、高周波端子１０１から入力された高周波信号を高周波端子１０２または高周波端子１０３から出力させたり、高周波端子１０２と高周波端子１０３から入力された高周波信号のいずれか一方を高周波端子１０１から出力させることが可能である。【０００８】
この図１に示した関連技術の高周波スイッチ回路では、例えば特開２００４−３２０４３９号公報の段落０００９に記載されているように、オフしている各ＦＥＴのドレイン・ソース間の抵抗（オフ抵抗）の値が極めて大きいため、直列に接続された各ＦＥＴのドレイン・ソース端子間の電位が不安定になる問題がある。【０００９】
そのような問題を回避するため、例えば図２や図３に示すように抵抗素子等を介してＦＥＴのドレイン端子やソース端子にバイアス電圧Ｖａを印加することで、ドレイン・ソース端子間の電位を安定させる手法が一般に採用されている。図２及び図３に示す回路は、制御信号ＶｃによりＦＥＴをオン・オフさせることで、２つの高周波端子Ｔ１、Ｔ２間を通過する高周波信号を通過または遮断する回路である。なお、図２は上記特開２００４−３２０４３９号公報の図１で開示された回路であり、図３は特開平１１−２３９０４８号公報の図１で開示された回路である。【００１０】
上記したようなＦＥＴを用いた高周波スイッチ回路では、高周波スイッチ回路を通過した高周波信号に歪みが発生する問題がある。【００１１】
通常、高周波スイッチ回路が備えるＦＥＴのドレインまたはソース端子には、入力される高周波信号の強度に応じた振幅の電圧が印加される。このとき、オン状態のＦＥＴでは入力される高周波信号の電圧に応じてオン抵抗が変化し、オフ状態のＦＥＴでは入力される高周波信号の電圧に応じてオフ容量が変化する。この入力電圧に依存してＦＥＴのオン抵抗及びオフ容量が変化する現象が高周波スイッチ回路を通過した高周波信号に歪みが発生する原因となる。
【発明の開示】
【００１２】
そこで、本発明は、高周波信号が通過することで発生する歪を低減できる高周波スイッチ回路を提供することを目的とする。
【００１３】
上記目的を達成するため本発明では、制御信号にしたがって高周波信号を通過または遮断する高周波スイッチ回路であって、
抵抗素子を介して印加される前記制御信号にしたがってオン・オフする、前記高周波信号の通過経路となる電界効果トランジスタ、及び前記電界効果トランジスタのドレイン端子とソース端子間に電位差が生じるように、前記制御信号の電圧よりも低い、異なるバイアス電圧を印加するための複数のバイアス回路を備えたスイッチ部と、
前記制御信号から前記バイアス電圧を生成し、前記バイアス回路へ供給する電位生成回路と、
を有する。
【００１４】
上記のように構成された高周波スイッチ回路では、高周波信号の通過経路に対して制御信号の電圧よりも低いバイアス電圧を印加することで、ＲＦノードの電位が下がり、電界効果トランジスタのゲート端子への印加電圧が大きくなるように作用する。その結果、オン状態の電界効果トランジスタではオン抵抗が小さくなり、ドレイン端子またはソース端子から入力される高周波信号の電圧変動に対する電界効果トランジスタのオン抵抗の変動が抑制される。一方、オフ状態の電界効果トランジスタでは、入力抵抗が大きいため、ドレイン端子及びソース端子にバイアス電圧がそのまま印加され、ドレイン・ソース端子間に電位差を与えることができる。その結果、ドレイン端子またはソース端子から入力される高周波信号の電圧変動に対する電界効果トランジスタのオフ容量の変動が抑制される。したがって、高周波スイッチ回路を通過することで発生する高周波信号の歪を低減できる。
【図面の簡単な説明】
【００１５】
【図１】図１は関連技術の高周波スイッチ回路の一構成例を示す回路図である。
【図２】図１は関連技術の高周波スイッチ回路の他の構成例を示す回路図である。
【図３】図３は関連技術の高周波スイッチ回路の他の構成例を示す回路図である。
【図４】図４は第１実施例の高周波スイッチ回路の構成を示すブロック図である。
【図５】図５は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図６】図６は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図７】図７は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図８】図８は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図９】図９は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図１０】図１０は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図１１】図１１は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図１２】図１２は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図１３】図１３は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。
【図１４】図１４は図４に示した第１のスイッチ部及び第２のスイッチ部が備えるバイアス回路の具体例を示す回路図である。
【図１５】図１５は図４に示した第１のスイッチ部及び第２のスイッチ部が備えるバイアス回路の具体例を示す回路図である。
【図１６】図１６は図４に示した第１のスイッチ部及び第２のスイッチ部が備えるバイアス回路の具体例を示す回路図である。
【図１７】図１７は図４に示した電位生成回路の具体例を示す回路図である。
【図１８】図１８は図４に示した電位生成回路の具体例を示す回路図である。
【図１９】図１９は図４に示した電位生成回路の具体例を示す回路図である。
【図２０】図２０図４に示した高周波スイッチ回路の一例を示す回路図である。
【図２１】図２１は図４に示した高周波スイッチ回路の一例を示す回路図である。
【図２２】図２２は第１実施例の高周波スイッチ回路の効果を示す図であり、入力電圧に対するＦＥＴのオン抵抗の関係を示すグラフである。
【図２３】図２３は第１実施例の高周波スイッチ回路の効果を示す図であり、入力電圧に対するＦＥＴのオフ容量の関係を示すグラフである。
【図２４】図２４は第１実施例の高周波スイッチ回路の効果を示す図であり、高調波歪が低減する様子を示すグラフである。
【図２５】図２５は第２実施例の高周波スイッチ回路の構成を示すブロック図である。
【図２６】図２６は図２０に示した高周波スイッチ回路の一例を示す回路図である。
【発明を実施するための最良の形態】
【００１６】
次に本発明について図面を参照して説明する。
（第１実施例）
図４は第1実施例の高周波スイッチ回路の構成を示すブロック図である。なお、図４はＳＰＤＴ型の高周波スイッチ回路に第１実施例の構成を適用した例である。【００１７】
図４に示すように、第１実施例の高周波スイッチ回路は、高周波信号を通過または遮断する第１のスイッチ部２１及び第２のスイッチ部２２と、第１のスイッチ部２１及び第２のスイッチ部２２に所定のバイアス電圧を供給する電位生成回路４１とを有する構成である。【００１８】
第１のスイッチ部２１は高周波信号が入出力される第１の高周波端子１と第２の高周波端子２間に挿入され、第２のスイッチ部２２は高周波信号が入出力される第１の高周波端子１と第３の高周波端子３間に挿入されている。第１の高周波端子１は第１のスイッチ部２１及び第２のスイッチ部２２で共有される。【００１９】
第１のスイッチ部２１は、高周波信号を通過または遮断するための制御信号が入力される制御端子１１と、第１のスイッチ部２１内の回路にバイアス電圧を供給するためのバイアス端子３１及び３２とを備えている。同様に、第２のスイッチ部２２は、高周波信号を通過または遮断するための制御信号が入力される制御端子１２と、第２のスイッチ部２２内の回路にバイアス電圧を供給するためのバイアス端子３３及び３４とを備えている。【００２０】
第１のスイッチ部２１のバイアス端子３２及び第２のスイッチ部２２のバイアス端子３４は電位生成回路４１の出力端子４７に接続され、第１のスイッチ部２１のバイアス端子３１及び第２のスイッチ部２２のバイアス端子３３は電位生成回路４１の出力端子４８に接続されている。また、第１のスイッチ部２１の制御端子１１は電位生成回路４１の入力端子４３と接続され、第２のスイッチ部２２の制御端子１２は電位生成回路４１の入力端子４２と接続されている。【００２１】
第１のスイッチ部２１は、制御端子１１から入力される制御信号にしたがってオン・オフする。同様に第２のスイッチ部２２は、制御端子１２から入力される制御信号にしたがってオン・オフする。電位生成回路４１は、制御端子１１及び制御端子１２に入力される制御信号からバイアス電圧を生成し、第１のスイッチ部２１及び第２のスイッチ部２２へそれぞれ供給する。【００２２】
図４に示した第１のスイッチ部２１及び第２のスイッチ部２２には、例えば図５〜図１３に示す回路を用いることができる。【００２３】
図５〜図１３は図４に示した第１のスイッチ部及び第２のスイッチ部の具体例を示す回路図である。なお、以下では、第１のスイッチ部２１を例にして回路構成を説明するが、第２のスイッチ部２２も同様の構成である。【００２４】
図５に示す回路は、高周波信号の通過経路となるＦＥＴ５１、抵抗素子９１、バイアス回路１０１及びバイアス回路１０２を備えた構成である。ＦＥＴ５１のドレイン・ソース端子は第１の高周波端子１及び第２の高周波端子２と接続され、ＦＥＴ５１のゲート端子は抵抗素子９１を介して制御端子１１と接続されている。また、ＦＥＴ５１のドレイン端子（またはソース端子）はバイアス回路１０１を介してバイアス端子３１と接続され、ＦＥＴ５１のソース端子（またはドレイン端子）はバイアス回路１０２を介してバイアス端子３２と接続されている。【００２５】
図６に示す回路は、図５に示したバイアス回路１０１がＦＥＴ５１のドレイン端子（またはソース端子）とゲート端子間に接続され、ＦＥＴ５１のソース端子（またはドレイン端子）がバイアス回路１０２を介してバイアス端子３２と接続された構成である。その他の構成は図５に示した回路と同様である。なお、バイアス回路１０２がＦＥＴ５１のドレイン端子（またはソース端子）とゲート端子間に接続され、ＦＥＴ５１のソース端子（またはドレイン端子）がバイアス回路１０１を介してバイアス端子３１と接続された構成であってもよい。図６に示す回路では、使用しないバイアス端子３１を開放しておけばよい。図６に示す回路を採用するとバイアス端子が１つで済む。【００２６】
図７に示す回路は、高周波信号の通過経路となる、直列に接続された４つのＦＥＴ５１〜５４と、４つの抵抗素子９１〜９４と、４つのバイアス回路１０１〜１０５とを有する構成である。直列に接続されたＦＥＴ５１〜５４の両端は第１の高周波端子１及び第２の高周波端子２と接続されている。ＦＥＴ５１〜５４のゲート端子は抵抗素子９１〜９４を介して制御端子１１と接続され、ＦＥＴ５１〜５４のドレイン端子とソース端子の接続点にはバイアス回路１０１〜１０５が接続されている。ＦＥＴ５１〜５４のドレイン・ソース端子はバイアス回路１０１〜１０５を介してバイアス端子３１またはバイアス端子３２と接続されている。図７に示す例では、バイアス回路１０１、１０３及び１０５がバイアス端子３１と接続され、バイアス回路１０２及び１０４がバイアス端子３２と接続されている。【００２７】
図８に示す回路は、図７に示したバイアス回路１０１がＦＥＴ５１のドレイン端子（またはソース端子）とゲート端子間に接続され、バイアス回路１０３がＦＥＴ５２のソース端子（またはドレイン端子）とゲート端子間に接続され、バイアス回路１０５がＦＥＴ５４のソース端子（またはドレイン端子）とゲート端子間に接続された構成である。また、ＦＥＴ５１のソース端子（またはドレイン端子）がバイアス回路１０２を介してバイアス端子３１と接続され、ＦＥＴ５３のソース端子（またはドレイン端子）がバイアス回路１０４を介してバイアス端子３１と接続されている。その他の構成は図７に示した回路と同様である。図８に示す回路でも使用しないバイアス端子３２は開放しておけばよい。図８に示す回路を採用すると図６に示した回路と同様にバイアス端子が１つで済む。【００２８】
図９に示す回路は、図７に示したバイアス回路１０１がＦＥＴ５１のドレイン端子（またはソース端子）とゲート端子間に接続され、バイアス回路１０５がＦＥＴ５４のソース端子（またはドレイン端子）とゲート端子間に接続された構成である。また、ＦＥＴ５１のソース端子（またはドレイン端子）がバイアス回路１０２を介してバイアス端子３１と接続され、ＦＥＴ５２のソース端子（またはドレイン端子）がバイアス回路１０３を介してバイアス端子３２と接続され、ＦＥＴ５３のソース端子（またはドレイン端子）がバイアス回路１０４を介してバイアス端子３１と接続されている。その他の構成は図７に示した回路と同様である。図９に示す回路でも使用しないバイアス端子３２は開放しておけばよい。図９に示す回路を採用すると図６に示した回路と同様にバイアス端子が１つで済む。【００２９】
図１０に示す回路は、高周波信号の通過経路となる、直列に接続された４つのＦＥＴ５１〜５４と、４つの抵抗素子９１〜９４と、２つのバイアス回路１０１、１０２とを有する構成である。直列に接続されたＦＥＴ５１〜５４の両端は第１の高周波端子１及び第２の高周波端子２と接続されている。ＦＥＴ５１〜５４のゲート端子は抵抗素子９１〜９４を介して制御端子１１と接続され、直列接続されたＦＥＴ５１〜５４の両端に位置する第１の高周波端子１と第２の高周波端子には、バイアス回路１０１、１０２が接続されている。第１の高周波端子はバイアス回路１０１を介してバイアス端子３１に、第２の高周波端子はバイアス回路１０２を介してバイアス端子３２と接続されている。【００３０】
図１１に示す回路は、図１０に示したバイアス回路１０２がＦＥＴ５４のドレイン端子（またはソース端子）とゲート端子間に接続された構成である。その他の構成は図１０に示した回路と同様である。図１１に示す回路では使用しないバイアス端子３２を開放しておけばよい。図１１に示す回路を採用すると、図６及び図８に示した回路と同様にバイアス端子が１つで済む。【００３１】
図１２に示す回路は図１０に示した４つのＦＥＴ５１〜５４のドレイン端子とソース端子間に抵抗素子がそれぞれ並列に接続された構成である。ＦＥＴ５１のドレイン端子とソース端子間には抵抗素子９５が接続され、ＦＥＴ５２のドレイン端子とソース端子間には抵抗素子９６が接続され、ＦＥＴ５３のドレイン端子とソース端子間には抵抗素子９７が接続され、ＦＥＴ５４のドレイン端子とソース端子間には抵抗素子９８が接続されている。その他の構成は図１０に示した回路と同様である。【００３２】
図１３に示す回路は図１１に示した４つのＦＥＴ５１〜５４のドレイン端子とソース端子間に抵抗素子がそれぞれ並列に接続された構成である。ＦＥＴ５１のドレイン端子とソース端子間には抵抗素子９５が接続され、ＦＥＴ５２のドレイン端子とソース端子間には抵抗素子９６が接続され、ＦＥＴ５３のドレイン端子とソース端子間には抵抗素子９７が接続され、ＦＥＴ５４のドレイン端子とソース端子間には抵抗素子９８が接続されている。その他の構成は図１１に示した回路と同様である。【００３３】
図５〜図１３では、第１のスイッチ部２１に１つのＦＥＴ５１を備える回路例、あるいは第１のスイッチ部２１に４つのＦＥＴ５１〜５４を備える回路例を示しているが、第１のスイッチ部２１には、直列に接続された２つ以上のＦＥＴを備えた構成を用いることも可能である。また、バイアス回路は、各ＦＥＴのドレイン端子とソース端子間に電位差を与えることができれば、どのような位置に挿入されていてもよい。また、図５〜図１３では、第１のスイッチ部２１に１つまたは２つのバイアス端子を備える例を示したが、第１のスイッチ部２１及び第２のスイッチ部２２にそれぞれ３つ以上のバイアス端子を備える構成であってもよい。【００３４】
また、図６、図８、図９、図１１、図１３に示した第１のスイッチ部２１では、一部のバイアス回路が同じＦＥＴのゲート端子とドレイン端子またはソース端子間に接続された構成例を示しているが、通常、直列に接続されたＦＥＴのゲート端子は同一の直流電位であるため、バイアス回路は、各ＦＥＴのドレイン端子とソース端子間に電位差を与えることができれば、異なるＦＥＴのゲート端子とドレイン端子またはソース端子間に接続されていてもよい。【００３５】
この図５〜図１３に示したバイアス回路１０１〜１０５には、例えば図１４〜図１６に示す回路を用いることができる。【００３６】
図１４〜図１６は図４に示した第１のスイッチ部及び第２のスイッチ部が備えるバイアス回路の具体例を示す回路図である。【００３７】
図１４はバイアス回路として抵抗素子Ｒを用いた例であり、図１５はバイアス回路としてインダクタ素子Ｌを用いた例である。また、図１６はバイアス回路として並列に接続された抵抗素子Ｒ及びインダクタ素子Ｌを用いた例である。バイアス回路は、図１４〜図１６で示した回路に限定されるものではなく、一方の端子へ印加された直流電圧が他方の端子から出力されればどのような回路を用いてもよい。例えば直列に接続された抵抗素子とインダクタ素子を備えた回路を用いることも可能である。【００３８】
また、図４に示した電位生成回路４１には、例えば図１７〜図１９に示す回路を用いることができる。【００３９】
図１７〜図１９は図４に示した電位生成回路の具体例を示す回路図である。【００４０】
図１７に示す回路は、４つのダイオード１１３〜１１６及び抵抗素子８７〜８９を備えた構成である。入力端子４２にはダイオード１１３のアノード及びダイオード１１４のカソードが接続され、入力端子４３にはダイオード１１５のアノード及びダイオード１１６のカソードが接続されている。ダイオード１１３及びダイオード１１５のカソードとダイオード１１４及びダイオード１１６のアノード間には直列に接続された抵抗素子８７〜８９が挿入されている。また、抵抗素子８７と抵抗素子８８の接続点は出力端子４７と接続され、抵抗素子８８と抵抗素子８９の接続点は出力端子４８と接続されている。【００４１】
図１８に示す回路は、図１７に示したダイオード１１３及びダイオード１１５のカソードとダイオード１１４及びダイオード１１６のアノード間に、直列に接続されたダイオード１１７、ダイオード１１８及び抵抗素子８８が挿入された構成である。また、ダイオード１１８のカソードと抵抗素子８８の接続点が出力端子４７と接続され、ダイオード１１３及びダイオード１１５のカソードとダイオード１１７のアノードの接続点が出力端子４８と接続されている。その他の構成は図１７に示した回路と同様である。【００４２】
図１９に示す回路は、４つのダイオード１１３〜１１６のみ備えた構成である。入力端子４２にはダイオード１１３のアノード及びダイオード１１４のカソードが接続され、入力端子４３にはダイオード１１５のアノード及びダイオード１１６のカソードが接続されている。ダイオード１１３及びダイオード１１５のカソードは出力端子４８と接続され、ダイオード１１４及びダイオード１１６のアノードは出力端子４７と接続されている。【００４３】
図１７〜図１９では、電位生成回路４１に２つの出力端子４７、４８を備える回路例を示したが、第１のスイッチ部２１及び第２のスイッチ部２２のバイアス端子が１つの場合（図６、図８、図１１及び図１３参照）は、いずれか一方の出力端子のみ用いればよい。また、第１のスイッチ部２１及び第２のスイッチ部２２が３つ以上のバイアス端子を備えている場合は、例えば図１７〜図１９に示したダイオード１１３及びダイオード１１５のカソードとダイオード１１４及びダイオード１１６のアノード間にさらに抵抗素子やダイオードを直列に挿入し、その接続点を出力端子と接続すればよい。電位生成回路４１は、図１７〜図１９に示した回路に限定されるものではなく、第１のスイッチ部２１及び第２のスイッチ部２２へ入力される制御信号から１つ以上の電圧を生成できる回路であれば、どのような回路を用いてもよい。【００４４】
次に第１実施例の高周波スイッチ回路の動作について図２０、図２１を用いて説明する。【００４５】
図２０は図４に示した第１のスイッチ部２１及び第２のスイッチ部２２に図７に示した回路を用い、第１のスイッチ部２１及び第２のスイッチ部２２が備えるバイアス回路に図１４に示した回路を用い、電位生成回路４１に図１７に示した回路を用いた例である。【００４６】
図２０に示す高周波スイッチ回路では、抵抗素子から成るバイアス回路１０１が第１のスイッチ部２１と第２のスイッチ部２２とで共有されている。また、図２０に示す高周波スイッチ回路では、第１のスイッチ部２１のバイアス端子３１と第２のスイッチ部２２のバイアス端子３３とが共通に用いられ、第１のスイッチ部２１のバイアス端子３２と第２のスイッチ部２２のバイアス端子３４とが共通に用いられている。【００４７】
図２０に示す高周波スイッチ回路には、図１に示した関連技術の高周波スイッチ回路と同様に、第１のスイッチ部２１の制御端子１１と第２のスイッチ部２２の制御端子１２にハイレベルとロウレベルの２値の制御信号が相補入力される。以下では、第１のスイッチ部２１の制御端子１１にハイレベルの制御信号が入力され、第２のスイッチ部の制御端子１２にロウレベルの制御信号が入力される場合を例にして、その動作を説明する。【００４８】
第１のスイッチ部２１は、制御端子１１にハイレベルの制御信号が入力されると、直列に接続されたＦＥＴ５１〜５４がそれぞれオンする。一方、第２のスイッチ部２２は、制御端子１２にロウレベルの制御信号が入力されると、直列に接続されたＦＥＴ５１〜５４がそれぞれオフする。【００４９】
第１のスイッチ部２１の制御端子１１にハイレベルの制御信号が入力され、第２のスイッチ部２２の制御端子１２にロウレベルの制御信号が入力されると、電位生成回路４１の入力端子４３にハイレベルの電圧が供給され、入力端子４２にロウレベルの電圧が供給される。【００５０】
電位生成回路４１は、入力端子４３にハイレベルの電圧が供給され、入力端子４２にロウレベルの電圧が供給されると、ダイオード１１３〜１１６により、ハイレベルとロウレベルの電位差にほぼ等しい電圧を直列に接続された抵抗素子８７〜８９に印加する。このとき、出力端子４７及び出力端子４８からは抵抗素子８７〜８９によって分圧された電圧がそれぞれ出力される。【００５１】
出力端子４７の出力電圧は第１のスイッチ部２１のバイアス端子３２と第２のスイッチ部２２のバイアス端子３４へ供給され、出力端子４８の出力電圧は第１のスイッチ部２１のバイアス端子３１と第２のスイッチ部２２のバイアス端子３３へ供給される。【００５２】
通常、第１のスイッチ部２１が備えるオン状態の各ＦＥＴのドレイン電極とソース電極の電位は制御端子１１に印加されたハイレベルとほぼ同じ電位になる。しかしながら、図２０に示す回路では、バイアス端子３１、３２に対して制御端子１１に印加されるハイレベルの電圧よりも低い電圧を印加することで、ＲＦノードの電位が下がり、ゲート端子の印加電圧が大きくなるように作用する。その結果、図２２に示すようにオン状態のＦＥＴのオン抵抗が小さくなり、ドレイン端子またはソース端子から入力される入力電圧の変動に対するＦＥＴのオン抵抗の変動が抑制される。一方、第２のスイッチ部２２が備えるオフ状態の各ＦＥＴの入力抵抗は大きいため、第２のスイッチ部２２が備える各ＦＥＴのドレイン端子及びソース端子には、バイアス端子３１〜３４に入力された電圧がそのまま印加される。すなわち、オフ状態のＦＥＴのドレイン・ソース間に電位差を与えることができる。その結果、図２３に示すように入力電圧の変動に対するＦＥＴのオフ容量の変動が抑制される。そのため、図２０に示す高周波スイッチ回路を通過することで発生する高周波信号の歪を低減できる。【００５３】
図２１は図４に示した第１のスイッチ部２１及び第２のスイッチ部２２に図１２に示した回路を用い、第１のスイッチ部２１及び第２のスイッチ部２２が備えるバイアス回路に図１４に示した回路を用い、電位生成回路４１に図１７に示した回路を用いた例である。【００５４】
図２１に示す高周波スイッチ回路では、抵抗素子から成るバイアス回路１０１が第１のスイッチ部２１と第２のスイッチ部２２とで共有されている。また、図２１に示す高周波スイッチ回路では、第１のスイッチ部２１のバイアス端子３１と第２のスイッチ部２２のバイアス端子３３とが共通に用いられ、第１のスイッチ部２１のバイアス端子３２と第２のスイッチ部２２のバイアス端子３４とが共通に用いられている。【００５５】
図２１に示す高周波スイッチ回路には、図１に示した関連技術の高周波スイッチ回路と同様に、第１のスイッチ部２１の制御端子１１と第２のスイッチ部２２の制御端子１２にハイレベルとロウレベルの２値の制御信号が相補入力される。以下では、第１のスイッチ部２１の制御端子１１にハイレベルの制御信号が入力され、第２のスイッチ部の制御端子１２にロウレベルの制御信号が入力される場合を例にして、その動作を説明する。【００５６】
第１のスイッチ部２１は、制御端子１１にハイレベルの制御信号が入力されると、直列に接続されたＦＥＴ５１〜５４がそれぞれオンする。一方、第２のスイッチ部２２は、制御端子１２にロウレベルの制御信号が入力されると、直列に接続されたＦＥＴ５１〜５４がそれぞれオフする。【００５７】
第１のスイッチ部２１の制御端子１１にハイレベルの制御信号が入力され、第２のスイッチ部２２の制御端子１２にロウレベルの制御信号が入力されると、電位生成回路４１の入力端子４３にハイレベルの電圧が供給され、入力端子４２にロウレベルの電圧が供給される。【００５８】
電位生成回路４１は、入力端子４３にハイレベルの電圧が供給され、入力端子４２にロウレベルの電圧が供給されると、ダイオード１１３〜１１６により、ハイレベルとロウレベルの電位差にほぼ等しい電圧を直列に接続された抵抗素子８７〜８９に印加する。このとき、出力端子４７及び出力端子４８からは抵抗素子８７〜８９によって分圧された電圧がそれぞれ出力される。【００５９】
出力端子４７の出力電圧は第１のスイッチ部２１のバイアス端子３２と第２のスイッチ部２２のバイアス端子３４へ供給され、出力端子４８の出力電圧は第１のスイッチ部２１のバイアス端子３１と第２のスイッチ部２２のバイアス端子３３へ供給される。【００６０】
通常、第１のスイッチ部２１が備えるオン状態の各ＦＥＴのドレイン電極とソース電極の電位は制御端子１１に印加されたハイレベルとほぼ同じ電位になる。しかしながら、図２１に示す回路では、バイアス端子３１、３２に対して、制御端子１１に印加されるハイレベルの電圧よりも低い電圧を印加することで、ＲＦノードの電位が下がり、ゲート端子の印加電圧を大きくするように作用する。その結果、図２２に示すようにオン状態のＦＥＴのオン抵抗が小さくなり、ドレイン端子またはソース端子から入力される入力電圧の変動に対するＦＥＴのオン抵抗の変動が抑制される。一方、第２のスイッチ部２２の両端の高周波端子１及び高周波端子３の電圧は、高周波端子１には、前述の第１スイッチ部２１におけるＲＦノードの電圧の説明の様に、バイアス端子３１、３２の電圧がバイアス回路１０１，バイアス回路１０２により分圧されて印加され、高周波端子３には、バイアス回路１０５を介してバイアス端子３１の電圧が印加される。第２のスイッチ部２２が備えるオフ状態の各ＦＥＴのドレイン端子及びソース端子には、抵抗素子９５〜９８により、前記高周波端子１と高周波端子３に印加された電圧から分圧された電圧が印加される。すなわち、オフ状態のＦＥＴのドレイン・ソース間に電位差を与えることができる。その結果、図２３に示すように入力電圧の変動に対するＦＥＴのオフ容量の変動が抑制される。そのため、図２１に示す高周波スイッチ回路を通過することで発生する高周波信号の歪を低減できる。【００６１】
図２１に示した高周波スイッチ回路において第１のスイッチ部２１及び第２のスイッチ部２２として用いる図１２に示した回路は、ＦＥＴのドレイン端子とソース端子間に並列に接続された抵抗素子９５〜９８を備えている。それに対して図１０に示した回路は抵抗素子９５〜９８を備えていないが、図１０に示した回路も直列に接続された複数のＦＥＴの両端と接続される高周波端子間に印加された電圧がオフ状態のＦＥＴの抵抗で分配されるため、オフ状態の各ＦＥＴのドレイン端子とソース端子間に電位差が発生する。そのため、図１２に示した回路を用いる場合と同様の効果を得ることができる。【００６２】
図１２に示しように、スイッチ部に抵抗素子９５〜９８を備えることで、印加電圧に依存する、非常に高抵抗であるＦＥＴのオフ状態の抵抗を使用するよりも、各ＦＥＴのドレイン端子とソース端子間に電位差を安定して与えることができるため、より大きな歪低減の効果を得ることができる。ＦＥＴのドレイン端子とソース端子間に抵抗素子を接続する構成は、図５〜図１１に示したいずれのスイッチ部にも適用することが可能である。このことは、第１実施例だけでなく、後述する第２実施例でも同様である。【００６３】
なお、第１のスイッチ部２１及び第２のスイッチ部２２には、図５〜図１３に示した回路のいずれを用いてもよく、第１のスイッチ部２１及び第２のスイッチ部２２が備えるバイアス回路には図１４〜図１６に示した回路のいずれを用いてもよく、電位生成回路４１には図１７〜図１９に示した回路のいずれを用いてもよい。【００６４】
なお、第１のスイッチ部２１及び第２のスイッチ部２２は、図５及び図６に示した例では１つのＦＥＴを用いて構成され、図７〜図１３に示した例では４つのＦＥＴを用いて構成された例を示しているが、これらスイッチ部を構成するＦＥＴの数は図５〜図１３で示した数に限定されるものではない。また、これらの回路をどのように組み合わせても、図２０や図２１に示した回路と同様に、オン状態のＦＥＴのドレイン・ソース端子の電位を低下させ、オフ状態のＦＥＴのドレイン・ソース間に電位差を与えることができる。そのため、オン状態の各ＦＥＴのオン抵抗の変動及びオフ状態のＦＥＴのオフ容量の変動が抑制され、高周波スイッチ回路を通過することで発生する高周波信号の歪を低減できる。【００６５】
なお、バイアス回路に用いる各抵抗素子には、ＦＥＴのオン抵抗を無視できる程度に、かつそれらの抵抗素子を介して高周波信号が漏洩することによる電力損失が大きくならないように十分に大きな値のものを用いることが好ましい。但し、ＦＥＴのオフ抵抗よりは小さく、かつ抵抗素子に流れる電流によって生じる電圧降下が無視できる程度の値に設定する。【００６６】
図２１に示した高周波スイッチ回路と図１に示した関連技術の高周波スイッチ回路の入力パワーに対する高調波（入力周波数の２倍の周波数）レベルをシミュレーションにより求めた結果を図２４に示す。図２４に示すように、第1実施例の高周波スイッチ回路は、関連技術の高周波スイッチ回路に比べて高調波が約５ｄＢｃだけ改善されることが分かる。
（第２実施例）
図２５は第２実施例の高周波スイッチ回路の構成を示すブロック図である。なお、図２５はＤＰＤＴ（２極双投：double  pole  double  through）型の高周波スイッチ回路に第２実施例の構成を適用した例である。【００６７】
図２５に示すように、第２実施例の高周波スイッチ回路は、高周波信号を通過または遮断する第１のスイッチ部２１、第２のスイッチ部２２、第３のスイッチ部２３及び第４のスイッチ部２４と、第１のスイッチ部２１〜第４のスイッチ部２４にバイアス電圧を供給する電位生成回路４１とを有する構成である。【００６８】
第１のスイッチ部２１は高周波信号が入出力される第１の高周波端子１と第２の高周波端子２間に挿入され、第２のスイッチ部２２は高周波信号が入出力される第２の高周波端子２と第４の高周波端子３間に挿入されている。また、第３のスイッチ部２３は高周波信号が入出力される第３の高周波端子３と第４の高周波端子４間に挿入され、第４のスイッチ部２４は高周波信号が入出力される第４の高周波端子４と第１の高周波端子１間に挿入されている。図２５に示すように、第１のスイッチ部２１〜第４のスイッチ部２４は、互いの高周波端子を共有することでリング状に接続された構成である。【００６９】
第１のスイッチ部２１は、高周波信号を通過または遮断するための制御信号が入力される制御端子１１と、第１のスイッチ部２１内の回路にバイアス電圧を供給するためのバイアス端子３１及び３２とを備えている。第２のスイッチ部２２は、高周波信号を通過または遮断するための制御信号が入力される制御端子１２と、第２のスイッチ部２２内の回路にバイアス電圧を供給するためのバイアス端子３３及び３４とを備えている。第３のスイッチ部２３は、オン・オフを制御するための制御信号が入力される制御端子１３と、第３のスイッチ部２３内の回路にバイアス電圧を供給するためのバイアス端子３５及び３６とを備えている。第４のスイッチ部２４は、オン・オフを制御するための制御信号が入力される制御端子１４と、第４のスイッチ部２４内の回路にバイアス電圧を供給するためのバイアス端子３７及び３８とを備えている。【００７０】
第１のスイッチ部２１のバイアス端子３２、第２のスイッチ部２２のバイアス端子３４、第３のスイッチ部２３のバイアス端子３６及び第４のスイッチ部２４のバイアス端子３８は電位生成回路４１の出力端子４７と接続され、第１のスイッチ部２１のバイアス端子３１、第２のスイッチ部２２のバイアス端子３３、第３のスイッチ部２３のバイアス端子３５及び第４のスイッチ部２４のバイアス端子３７は電位生成回路４１の出力端子４８と接続されている。【００７１】
また、第１のスイッチ部２１の制御端子１１及び第３のスイッチ部２３の制御端子１３は電位生成回路４１の入力端子４２と接続され、第２のスイッチ部２２の制御端子１２及び第４のスイッチ部２４の制御端子１４は電位生成回路４１の入力端子４３と接続されている。【００７２】
第１のスイッチ部２１は制御端子１１から入力される制御信号にしたがってオン・オフし、第２のスイッチ部２２は制御端子１２から入力される制御信号にしたがってオン・オフする。同様に第３のスイッチ部２３は制御端子１３から入力される制御信号にしたがってオン・オフし、第４のスイッチ部２４は制御端子１４から入力される制御信号にしたがってオン・オフする。【００７３】
電位生成回路４１は、制御端子１１〜１４に入力される制御信号から所定のバイアス電圧を生成し、第１のスイッチ部２１〜第４のスイッチ部２４へそれぞれ供給する。【００７４】
なお、第１実施例と同様に、図２５に示す第１のスイッチ部２１〜第２のスイッチ部２４には、例えば図５〜図１３に示した回路を用いることができる。また、第１のスイッチ部２１〜第４のスイッチ部２４が備えるバイアス回路には、例えば図１４〜図１６に示した回路を用いることができる。また、図２５に示す電位生成回路４１には、例えば図１７〜図１９に示した回路を用いることができる。【００７５】
次に第２実施例の高周波スイッチ回路の動作について図２６を用いて説明する。【００７６】
図２６は、図２５に示した第１のスイッチ部２１〜第４のスイッチ部２４に図８に示した回路を用い、第１のスイッチ部２１〜第４のスイッチ部２４が備えるバイアス回路に図１４に示した回路を用い、電位生成回路４１に図１９に示した回路を用いた例である。但し、電位生成回路４１は、ダイオード１１３及び１１５のみ備えた例である。【００７７】
図２６に示す高周波スイッチ回路では、第１のスイッチ部２１〜第４のスイッチ部２４に図８に示した回路を用いているため、第１のスイッチ部２１〜第４のスイッチ部２４が備えるバイアス端子が共有され（バイアス端子３１）、電位生成回路４１の出力端子４８からバイアス電圧が供給される。【００７８】
以下では、第１のスイッチ部２１の制御端子１１及び第３のスイッチ部２３の制御端子１３にハイレベルの制御信号が入力され、第２のスイッチ部の制御端子１２及び第４のスイッチ部２４の制御端子１４にロウレベルの制御信号が入力される場合を例にして、その動作を説明する。【００７９】
第１のスイッチ部２１及び第３のスイッチ部２３は、各々の制御端子にハイレベルの制御信号が入力されると、直列に接続された各ＦＥＴがそれぞれオンする。一方、第２のスイッチ部２２及び第４のスイッチ部２４は、各々の制御端子にロウレベルの制御信号が入力されると、直列に接続された各ＦＥＴがそれぞれオフする。【００８０】
第１のスイッチ部２１の制御端子１１及び第３のスイッチ部２３の制御端子１３にハイレベルの制御信号が入力され、第２のスイッチ部２２の制御端子１２及び第４のスイッチ部２４にロウレベルの制御信号が入力されると、電位生成回路４１の入力端子４２にハイレベルの電圧が供給され、入力端子４３にロウレベルの電圧が供給される。【００８１】
電位生成回路４１は、入力端子４２にハイレベルの電圧が供給され、入力端子４３にロウレベルの電圧が供給されると、ダイオード１１３及び１１５により、ハイレベルの電圧からダイオードの順方向電圧だけ低い電圧を生成し、出力端子４８から各スイッチ回路で共有するバイアス端子３１へ供給する。【００８２】
このとき、図２６に示す回路では、バイアス端子３１に対して制御端子１１、１３に印加されるハイレベルの電圧よりも低い電圧を印加することで、ＲＦノードの電位が下がり、ゲート端子の印加電圧を大きくするように作用する。その結果、第１実施例と同様にオン状態のＦＥＴのオン抵抗が小さくなり、ドレイン端子またはソース端子から入力される入力電圧の変動に対するＦＥＴのオン抵抗の変動が抑制される。一方、第２のスイッチ部２２及び第４のスイッチ部２４が備えるオフ状態の各ＦＥＴの入力抵抗は大きいため、第２のスイッチ部２２及び第４のスイッチ部２４が備える各ＦＥＴのドレイン端子及びソース端子には、バイアス端子３１に供給された電圧がそのまま印加される。すなわち、オフ状態のＦＥＴのドレイン・ソース間に電位差を与えることができる。その結果、第１実施例と同様に、ドレイン端子またはソース端子から入力される入力電圧の変動に対するＦＥＴのオフ容量の変動が抑制される。【００８３】
第１実施例と同様に、第１のスイッチ部２１〜第４のスイッチ部２４には、図５〜図１３に示した回路のいずれを用いてもよく、第１のスイッチ部２１〜第４のスイッチ部２４が備えるバイアス回路には図１４〜図１６に示した回路のいずれを用いてもよく、電位生成回路４１には図１７〜図１９に示した回路のいずれを用いてもよい。なお、第１のスイッチ部２１〜第４のスイッチ部２４は、図５及び図６に示した例では１つのＦＥＴを用いて構成され、図７〜図１３に示した例では４つのＦＥＴを用いて構成された例を示しているが、これらスイッチ部を構成するＦＥＴの数は図５〜図１３で示した数に限定されるものではない。また、これらの回路をどのように組み合わせても、図２６に示す回路と同様に、オン状態のＦＥＴのドレイン・ソース端子の電位を低下させ、オフ状態のＦＥＴのドレイン・ソース間に電位差を与えることができる。そのため、オン状態の各ＦＥＴのオン抵抗の変動及びオフ状態のＦＥＴのオフ容量の変動が抑制され、高周波スイッチ回路を通過することで発生する高周波信号の歪を低減できる。【００８４】
なお、バイアス回路に用いる各抵抗素子には、ＦＥＴのオン抵抗を無視できる程度に、かつそれらの抵抗素子を介して高周波信号が漏洩することによる電力損失が大きくならないように十分に大きな値のものを用いることが好ましい。但し、ＦＥＴのオフ抵抗よりは小さく、かつ抵抗素子に流れる電流によって生じる電圧降下が無視できる程度の値に設定する。【００８５】
上述した第１実施例では高周波スイッチ回路としてＳＰＤＴを例にして説明し、第２実施例では高周波スイッチ回路としてＤＰＤＴを例にして説明したが、他の複数のポートを備える高周波スイッチ回路にも第１実施例及び第２実施例で示した構成は適用可能である。【００８６】
また、第１実施例及び第２実施例では、スイッチ部にＮチャネルＦＥＴを用いる回路例を示したが、スイッチ部はＰチャネルＦＥＴを用いて構成することも可能である。その場合、制御信号の極性を反転させれば上記と同様に動作する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
2007136050.tif 000029
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