【手続補正書】
【提出日】平成19年4月24日(2007.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体メモリ装置のプログラミング方法において、
セットパルスを前記メモリ装置に印加する段階と、
前記セットパルスが印加される間、前記メモリ装置の状態を検出する段階と、
前記メモリ装置が所望のセット状態にあれば、前記メモリ装置の状態に応じて前記セットパルスの幅が制御されるように前記セットパルスを除去する段階と、
を含むことを特徴とするプログラミング方法。
【請求項２】
前記メモリ装置がリセット状態にある場合、前記メモリ装置の相変化物質は、非結晶状態であることを特徴とする請求項１に記載のプログラミング方法。
【請求項３】
前記メモリ装置がセット状態にある場合、前記メモリ装置の相変化物質は、結晶状態であることを特徴とする請求項１に記載のプログラミング方法。
【請求項４】
前記メモリ装置がリセット状態にある場合、前記メモリ装置の相変化物質は、非結晶状態であることを特徴とする請求項３に記載のプログラミング方法。
【請求項５】
前記メモリ装置の状態を検出する段階は、前記メモリ装置の抵抗を検出することを特徴とする請求項１に記載のプログラミング方法。
【請求項６】
前記検出された抵抗は、前記メモリ装置の相変化物質の抵抗であることを特徴とする請求項５に記載のプログラミング方法。
【請求項７】
前記相変化物質の非結晶状態における抵抗は、前記相変化物質の結晶状態における抵抗より大きいことを特徴とする請求項６に記載のプログラミング方法。
【請求項８】
前記メモリ装置の状態を検出する段階は、前記メモリ装置のビットラインの電圧を検出することを特徴とする請求項１に記載のプログラミング方法。
【請求項９】
前記セットパルスを前記メモリ装置に印加する段階は、前記メモリ装置に対する前記セットパルスの印加を制御する制御信号を発生させることを特徴とする請求項８に記載のプログラミング方法。
【請求項１０】
前記制御信号は、書込み活性信号に応答して前記セットパルスを活性化させるために発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１１】
前記制御信号は、前記セットパルスを活性化させるために発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１２】
前記制御信号は、前記検出されたビットライン電圧が基準電圧より低い場合、前記セットパルスを除去するために発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１３】
前記基準電圧は、前記メモリ装置の相変化物質のセットプログラミング電圧であることを特徴とする請求項１２に記載のプログラミング方法。
【請求項１４】
前記制御信号は、前記検出されたビットライン電圧が基準電圧と同じである場合、前記セットパルスを除去するために発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１５】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、前記メモリ装置がリセット状態からセット状態に遷移されるまでの間は前記セットパルスを印加し、リセット状態からセット状態への遷移の後は前記セットパルスを除去するように、発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１６】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、前記検出されたビットライン電圧が基準電圧より大きい間は前記セットパルスを印加し、前記検出されたビットライン電圧が基準電圧より小さくなると前記セットパルスを除去するように、発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１７】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧より小さい場合に除去されるように、発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１８】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧と同じである場合に除去されるように、発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１９】
セットパルスを前記メモリ装置に印加する段階は、前記メモリ装置のビットラインに電流を印加することを特徴とする請求項１に記載のプログラミング方法。
【請求項２０】
前記メモリ装置の状態を検出する段階は、前記電流が前記ビットラインに印加される間、前記ビットラインの電圧を検出することを特徴とする請求項１９に記載のプログラミング方法。
【請求項２１】
セットパルスを前記メモリ装置に印加する段階は、前記セットパルスの前記メモリ装置への印加を制御する制御信号を発生させることを特徴とする請求項１に記載のプログラミング方法。
【請求項２２】
前記メモリ装置は、相変化物質を備えることを特徴とする請求項１に記載のプログラミング方法。
【請求項２３】
前記相変化物質は、ゲルマニウム、アンチモン、及びテルルを含むことを特徴とする請求項２２に記載のプログラミング方法。
【請求項２４】
前記メモリ装置は、少なくとも一つのカルコゲナイド素子を含むことを特徴とする請求項１に記載のプログラミング方法。
【請求項２５】
前記メモリ装置のリセット電流は、前記メモリ装置のセット電流より大きいことを特徴とする請求項１に記載のプログラミング方法。
【請求項２６】
リセットパルス幅は、セットパルス幅より狭いことを特徴とする請求項１に記載のプログラミング方法。
【請求項２７】
メモリ装置の状態を検出する検出回路と、
前記メモリ装置にセットパルスを印加するコントローラとを備え、
前記コントローラは、前記メモリ装置が所望のセット状態にあれば、前記メモリ装置の状態に応じて前記セットパルスの幅が制御されるように前記セットパルスを除去する、
ことを特徴とする半導体メモリ装置。
【請求項２８】
相変化物質をさらに具備し、前記相変化物質は、第１状態で非結晶状態であることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
相変化物質をさらに具備し、前記相変化物質は、第１状態で結晶状態であることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３０】
前記相変化物質は、第２状態で非結晶状態であることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記検出回路は、前記メモリ装置の抵抗を検出することを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３２】
前記検出された抵抗は、前記メモリ装置の相変化物質の抵抗であることを特徴とする請求項３１に記載の半導体メモリ装置。
【請求項３３】
前記検出回路は、前記メモリ装置のビットラインの電圧を検出することを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３４】
前記検出回路は、センスアンプ回路を含むことを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３５】
前記センスアンプ回路は、前記ビットラインの電圧と基準電圧とを比較することを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記基準電圧は、前記メモリ装置の相変化物質のセットプログラミング電圧であることを特徴とする請求項３５に記載の半導体メモリ装置。
【請求項３７】
前記コントローラは、前記メモリ装置への前記セットパルスの印加を制御する制御信号を発生する制御信号発生部を含むことを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３８】
前記制御信号は、書込み活性信号に応答して前記セットパルスを活性化させるために発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項３９】
前記制御信号は、前記セットパルスを活性化させるために発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４０】
前記制御信号は、前記検出されたビットライン電圧が基準電圧より低い場合、前記セットパルスを除去するために発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４１】
前記制御信号は、前記検出されたビットライン電圧が基準電圧と同じである場合、前記セットパルスを除去するために発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４２】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、前記メモリ装置がリセット状態からセット状態に遷移される間は前記セットパルスを印加し、リセット状態からセット状態への遷移の後は前記セットパルスを除去するように、発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４３】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、前記検出されたビットライン電圧が基準電圧より大きい間は前記セットパルスを印加し、前記検出されたビットライン電圧が基準電圧より小さくなると前記セットパルスを除去するように、発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４４】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧より小さい場合に除去されるように、発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４５】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧と同じである場合に除去されるように、発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４６】
前記メモリ装置のビットラインに電流を印加するドライバーをさらに備えることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項４７】
前記ドライバーは、セット活性信号に応答して前記ビットラインにセット電流を印加することを特徴とする請求項４６に記載の半導体メモリ装置。
【請求項４８】
前記ドライバーは、リセット活性信号に応答して前記ビットラインにリセット電流を印加することを特徴とする請求項４６に記載の半導体メモリ装置。
【請求項４９】
前記検出回路は、前記電流が前記ビットラインに印加される間、前記ビットラインの電圧を検出することを特徴とする請求項４６に記載の半導体メモリ装置。
【請求項５０】
前記コントローラは、前記メモリ装置への前記セットパルスの印加を制御する制御信号を発生する制御信号発生部を含むことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項５１】
前記メモリ装置は、相変化物質を備えることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項５２】
前記相変化物質は、ゲルマニウム、アンチモン、及びテルルを含むことを特徴とする請求項５１に記載の半導体メモリ装置。
【請求項５３】
前記メモリ装置は、少なくとも一つのカルコゲナイド素子を含むことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項５４】
前記メモリ装置のリセット電流は、前記メモリ装置のセット電流より大きいことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項５５】
リセットパルス幅は、セットパルス幅より狭いことを特徴とする請求項２７に記載の半導体メモリ装置。