【手続補正書】
【提出日】平成19年10月17日(2007.10.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数行複数列に配置された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを備え、不良な行または列をスペア行または列で置換する冗長方式が採用されたスタティック型半導体記憶装置であって、
各ワード線に対応して設けられて対応のワード線と基準電位のラインとの間に接続され、対応のワード線が選択されていない場合に導通して対応の各メモリセルを非活性状態にするための第１のスイッチング素子、
各行または列に対応して設けられ、その一方端が対応の行または列の各メモリセルの電源ノードに接続された電源配線、
各電源配線に対応して設けられて対応の電源配線の他方端と電源電位のラインとの間に接続され、前記第１のスイッチング素子の導通抵抗値よりも大きな予め定められた導通抵抗値を有する第２のスイッチング素子、および
各行または列に対応して設けられ、対応の行または列が不良である場合にブローされるヒューズを含み、該ヒューズがブローされたことに応じて前記第２のスイッチング素子を非導通にするプログラム回路を備える、スタティック型半導体記憶装置。
【請求項２】  前記電源配線および前記プログラム回路は各列に対応して設けられ、
前記スタティック型半導体記憶装置は、
さらに、各ビット線に対応して設けられ、その一方電極が対応のビット線に接続されたビット線負荷素子、および
各列に対応して設けられて対応の列の各ビット線負荷素子の他方電極と電源電位のラインとの間に接続された第３のスイッチング素子を備え、
前記プログラム回路は、前記ヒューズがブローされたことに応じて前記第２のスイッチング素子とともに前記第３のスイッチング素子も非導通にする、請求項１に記載のスタティック型半導体記憶装置。
【請求項３】  前記プログラム回路は、
第１のノードと第１の電位のラインとの間に接続され、リセット信号が第１のレベルから第２のレベルに変化したことに応じて導通し、前記第１のノードの電位を前記第１の電位にリセットするための第４のスイッチング素子、
前記第１のノードと第２の電位のラインとの間に前記ヒューズと直列接続され、前記リセット信号が前記第２のレベルから前記第１のレベルに変化したことに応じて導通し、前記ヒューズがブローされていない場合に前記第１のノードを前記第２の電位にするための第５のスイッチング素子、および
前記リセット信号が前記第２のレベルから前記第１のレベルに変化してから予め定められた時間だけ経過したことに応じて前記第１のノードの電位をラッチし、ラッチした電位が前記第１の電位の場合に前記第２のスイッチング素子を非導通にするためのラッチ回路を含む、請求項１または請求項２に記載のスタティック型半導体記憶装置。
【請求項４】  さらに、第１の導電形式の半導体基板、
前記半導体基板の表面に形成された第２の導電形式の半導体埋込層、
前記半導体埋込層の表面に形成された第１の導電形式の複数の第１のウェル、および
前記半導体埋込層の表面に前記複数の第１のウェルの間にそれぞれ形成された第２の導電形式の複数の第２のウェルを備え、
前記複数のメモリセルは、前記複数の第１のウェルおよび前記複数の第２のウェルの表面に形成されている、請求項１から請求項３のいずれかに記載のスタティック型半導体記憶装置。
【請求項５】  前記第２のスイッチング素子は、前記予め定められた導通抵抗値を有するトランジスタを含む、請求項１から請求項４のいずれかに記載のスタティック型半導体記憶装置。
【請求項６】  前記第２のスイッチング素子は、
前記予め定められた導通抵抗値を有する抵抗素子、および
前記電源配線の他方端と前記電源電位のラインとの間に前記抵抗素子と直列接続されたトランジスタを含む、請求項１から請求項４のいずれかに記載のスタティック型半導体記憶装置。
【請求項７】  複数行複数列に配置された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを備え、不良な行または列をスペア行または列で置換する冗長方式が採用されたスタティック型半導体記憶装置であって、
各ワード線に対応して設けられて対応のワード線と基準電位のラインとの間に接続され、対応のワード線が選択されていない場合に導通して対応の各メモリセルを非活性状態にするための第１のスイッチング素子、
各行または列に対応して設けられ、その一方端が対応の行または列の各メモリセルの電源ノードに接続された電源配線、
各電源配線に対応して設けられて対応の電源配線の他方端と電源電位のラインとの間に接続された第２のスイッチング素子、および
各行または列に対応して設けられ、対応の行または列が不良である場合に前記第２のスイッチング素子を非導通にするプログラム回路を備える、スタティック型半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
また好ましくは、第２のスイッチング素子は、予め定められた導通抵抗値を有する抵抗素子と、電源配線の他方端と電源電位のラインとの間に抵抗素子と直列接続されたトランジスタとを含む。
また、この発明に係る他のスタティック型半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを備え、不良な行または列をスペア行または列で置換する冗長方式が採用されたスタティック型半導体記憶装置であって、各ワード線に対応して設けられて対応のワード線と基準電位のラインとの間に接続され、対応のワード線が選択されていない場合に導通して対応の各メモリセルを非活性状態にするための第１のスイッチング素子と、各行または列に対応して設けられ、その一方端が対応の行または列の各メモリセルの電源ノードに接続された電源配線と、各電源配線に対応して設けられて対応の電源配線の他方端と電源電位のラインとの間に接続された第２のスイッチング素子と、各行または列に対応して設けられ、対応の行または列が不良である場合に前記第２のスイッチング素子を非導通にするプログラム回路とを備えたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
また好ましくは、第２のスイッチング素子は、予め定められた導通抵抗値を有する抵抗素子と、電源配線の他方端と電源電位のラインとの間に抵抗素子と直列接続されたトランジスタとを含む。この場合は、第２のスイッチング素子の導通抵抗値を容易かつ正確に設定できる。
また、この発明に係る他のスタティック型半導体記憶装置では、各ワード線に対応して設けられて対応のワード線と基準電位のラインとの間に接続され、対応のワード線が選択されていない場合に導通して対応の各メモリセルを非活性状態にするための第１のスイッチング素子と、各行または列に対応して設けられ、その一方端が対応の行または列の各メモリセルの電源ノードに接続された電源配線と、各電源配線に対応して設けられて対応の電源配線の他方端と電源電位のラインとの間に接続された第２のスイッチング素子と、各行または列に対応して設けられ、対応の行または列が不良である場合に第２のスイッチング素子を非導通にするプログラム回路とが設けられる。したがって、不良な行または列に対応するプログラム回路により、第２のスイッチング素子を非導通にしてその行または列の電源配線をフローティング状態にすることができる。よって、メモリセルのショート部分に電流がリークしたり、電源配線と信号線の間に電流が流れるのを防止することができ、スタンバイ電流の低減化を図ることができる。