【手続補正書】
【提出日】平成19年2月6日(2007.2.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１主面と、前記第１主面に形成された第１半導体素子と、前記第１主面に形成され、前記第１半導体素子と電気的に接続された第１パッドと、前記第１主面と反対側の第１裏面とを有する第１半導体チップと、
表面と、前記表面と反対側の裏面とを有し、前記第１半導体チップの前記第１主面と前記裏面とが対向するように、前記第１半導体チップを封止するコア層と、前記コア層の前記表面と前記コア層の裏面との間で、前記第１半導体チップの周囲に形成された第１貫通孔と、前記第１貫通孔の内部に形成された第１導体部と、前記第１導体部と接続され、前記コア層の前記表面上に形成された第１配線層と、前記第１導体部と前記第１半導体チップの前記第１パッドとを電気的に接続し、前記コア層の前記裏面上に形成された第２配線層とを有する配線基板と、
第２主面と、前記第２主面に形成された第２半導体素子と、前記第２主面に形成され、前記第２半導体素子と電気的に接続された第２パッドと、前記第２主面と反対側の第２裏面とを有し、前記配線基板の前記第１配線層と前記第２パッドが電気的に接続され、前記第１配線層上に搭載された第２半導体チップと、
前記第２配線層とそれぞれ電気的に接続され、前記第２配線層上に形成された第１外部端子とを含むことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、さらに、前記配線基板は、前記第１配線層上に形成された第１絶縁膜と、前記第１絶縁膜に形成され、前記第１配線層の一部を露出する第２貫通孔と、前記第２貫通孔の内部に形成された第２導体部と、前記第２導体部と接続され、前記第１絶縁膜上に形成された第３配線層とを有し、前記第２半導体チップの前記第２パッドは、前記第３配線層と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１貫通孔の径の大きさは、前記第２貫通孔の径の大きさよりも大きいことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記第２半導体チップの前記第２パッドと前記配線基板の前記第３配線層は、金属細線を介して電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、さらに、前記第１半導体チップは、前記第１主面に形成され、前記第１半導体素子と電気的に接続された第３パッドを有し、さらに、前記配線基板は、前記第３パッドと接続された第４配線層と、前記第２配線層上及び前記第４配線層上に形成された第２絶縁膜と、前記第２絶縁膜に形成され、前記第４配線層の一部を露出する第３貫通孔と、前記第３貫通孔の内部に形成された第３導体部と、前記第３導体部と接続され、前記第２絶縁膜上に形成された第５配線層とを有し、前記第１外部端子は、前記第５配線層上に形成され、前記第５配線層及び第３導体部を介して前記第４配線層と電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第１貫通孔の径の大きさは、前記第３貫通孔の径の大きさよりも大きいことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、前記第１半導体チップの前記第１パッドは、第１金バンプを介して前記第２配線層と電気的に接続され、前記第１半導体チップの前記第３パッドは、第２金バンプを介して前記第４配線層と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、さらに、前記配線基板は、前記第２絶縁膜に形成され、前記第２配線層の一部を露出する第４貫通孔と、前記第４貫通孔の内部に形成された第４導体部と、前記第４導体部と接続され前記第２絶縁膜上に形成された第６配線層とを有し、第２外部端子は、前記第６配線層上に形成され、前記第６配線層及び前記第４導体部を介して前記第２配線層と電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記第１半導体チップの前記第１半導体素子は、前記第１パッドと電気的に接続されたメモリ接続用入出力回路と、前記第３パッドと電気的に接続された外部接続用入出力回路とを有し、前記第２半導体チップの前記第２半導体素子は、前記第２パッドと電気的に接続された第１メモリ回路を有することを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、前記第１外部端子及び前記第２外部端子のそれぞれは、半田ボールであることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記第２半導体チップは、封止体で封止されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、前記配線基板の前記コア層の前記裏面上で、前記第１半導体チップの前記第１主面と対向する領域には、ＧＮＤ電位を有する第７配線層が形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記配線基板の前記コア層の前記表面上で、前記第１半導体チップの前記第１裏面と対向する領域には、ＧＮＤ電位を有する第８配線層が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、第３主面と、前記第３主面に形成された第３半導体素子と、前記第３主面に形成され、前記第３半導体素子と電気的に接続された第３パッドと、前記第３主面と反対側の第３裏面とを有する第３半導体チップの前記第３パッドが、前記配線基板の前記第１配線層と電気的に接続され、前記第１配線層上で、前記第２半導体チップの隣に搭載されていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記第３半導体チップの前記第３パッドと前記配線基板の前記第１配線層は、金属細線を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、前記第３半導体チップの前記第３半導体素子は、前記第３パッドと電気的に接続された第２メモリ回路を有することを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、前記第３半導体チップはＤＲＡＭであることを特徴とする半導体装置。
【請求項１８】
請求項１記載の半導体装置において、前記第１半導体チップはマイコンチップであり、前記第３半導体チップはフラッシュメモリであることを特徴とする半導体装置。
【請求項１９】
請求項４記載の半導体装置において、前記第２半導体チップ及び前記金属細線は、封止体で封止されていることを特徴とする半導体装置。
【請求項２０】
請求項５記載の半導体装置において、前記半導体装置の外部から入力されたデータは、前記第１外部端子、前記第５配線層、前記第３導体部、前記第４配線層、及び前記第３パッドを介して前記第１半導体素子に供給され、前記第１半導体素子で変換されたデータを前記第１パッド、前記第２配線層、前記第１導体部、前記第１配線層、及び前記第２パッドを介して前記第２半導体素子に供給されることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
すなわち、本発明は、第１主面と、前記第１主面に形成された第１半導体素子と、前記第１主面に形成され、前記第１半導体素子と電気的に接続された第１パッドと、前記第１主面と反対側の第１裏面とを有する第１半導体チップと、表面と、前記表面と反対側の裏面とを有し、前記第１半導体チップの前記第１主面と前記裏面とが対向するように、前記第１半導体チップを封止するコア層と、前記コア層の前記表面と前記コア層の裏面との間で、前記第１半導体チップの周囲に形成された第１貫通孔と、前記第１貫通孔の内部に形成された第１導体部と、前記第１導体部と接続され、前記コア層の前記表面上に形成された第１配線層と、前記第１導体部と前記第１半導体チップの前記第１パッドとを電気的に接続し、前記コア層の前記裏面上に形成された第２配線層とを有する配線基板と、第２主面と、前記第２主面に形成された第２半導体素子と、前記第２主面に形成され、前記第２半導体素子と電気的に接続された第２パッドと、前記第２主面と反対側の第２裏面とを有し、前記配線基板の前記第１配線層と前記第２パッドが電気的に接続され、前記第１配線層上に搭載された第２半導体チップと、前記第２配線層とそれぞれ電気的に接続され、前記第２配線層上に形成された第１外部端子とを含むものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】