【手続補正書】
【提出日】平成19年1月17日(2007.1.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴで構成された半導体集積回路装置であって、
クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と、上記フリップフロップ回路の間に設けられた論理ゲート回路とからなる複数の信号伝達経路を備え、
上記複数の信号伝達経路は、
第１のしきい値電圧のＭＯＳＦＥＴで構成された第１の信号伝達経路と、      上記第１のしきい値電圧より低い第２のしきい値電圧のＭＯＳＦＥＴで構成されてなる上記フリップフロップ回路又は論理ゲート回路を含む第２の信号伝達経路からなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記信号伝達経路は、上記第２のしきい値電圧より更に小さな第３のしきい値電圧を持つ上記フリップフロップ回路又は論理ゲート回路を有する第３の信号伝達経路を更に有することを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は２において、
上記半導体集積回路装置はゲートアレイを構成するものであり、
上記ＭＯＳＦＥＴのしきい値電圧の設定は、チャンネル領域の選択的な不純物濃度の導入と、そこに与えられる基板電圧との組み合わせにより行なわせるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記ＭＯＳＦＥＴの基板電圧の設定は、複数の基板電圧をそれぞれ伝える複数の電圧配線と、上記複数の電圧配線の中の１つの電圧配線と上記チャンネル領域を構成するウェル領域との接続により行なわせるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記複数の電圧配線は、上記ウェル領域との接続部が層間絶縁膜を介してオーバーラップする２つの電圧配線が第１方向に設けられ、
上記第１方向とは直交する第２方向に延びる配線によりそれぞれの電圧が供給されるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記フリップフロップ回路及び論理ゲート回路は、第１導電型と第２導電型のＭＯＳＦＥＴからなり、
ゲートアレイを構成する隣接するセル列の上記第１導電型のＭＯＳＦＥＴが共通のウェル領域に形成され、上記第１方向に設けられる電圧配線が２つのセル列に共通に用いられるものであることを特徴とする半導体集積回路装置。
【請求項７】
ＭＯＳＦＥＴで構成された半導体集積回路装置であって、
クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と、
上記フリップフロップ回路の間に設けられた論理ゲート回路とを備え、
上記フリップフロップ回路及び論理ゲート回路の各々は、
２つのフリップフロップ回路とその間に設けられる論理ゲート回路で構成された第１の信号伝達経路は、第１のしきい値電圧のＭＯＳＦＥＴで構成され、上記第１の信号伝達経路に比べて一定の範囲で論理ゲート回路の段数が多いか又は負荷が重い第２の信号伝達経路に設けられるフリップフロップ回路又は論理ゲート回路を構成するＭＯＳＦＥＴのしきい値電圧は、上記第１のしきい値電圧より低い第２のしきい値電圧に設定されてなるものを含むことを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記ＭＯＳＦＥＴは、上記第２のしきい値電圧より更に小さな第３のしきい値電圧を持つものを更に有し、
上記第２の信号伝達経路の中で、更に一定の範囲で論理ゲート回路の段数又は負荷が重いものは、上記第３のＭＯＳＦＥＴで構成されたフリップフロップ回路又は論理ゲート回路を含ませてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項７又は８において、
上記半導体集積回路装置はゲートアレイを構成するものであり、
上記ＭＯＳＦＥＴのしきい値電圧の設定は、チャンネル領域の選択的な不純物濃度の導入と、そこに与えられる基板電圧との組み合わせにより行なわせるものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項７ないし９のいずれかにおいて、
クロック入力回路から上記クロック信号を出力するクロックドライバに至るまでの伝達配線経路及び中継アンプの段数が均等にされてなり、
上記クロックドライバにより上記クロック信号が形成されるものであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記信号伝達回路は、上記第１の遅延時間値に対して遅延時間に余裕を持つ第１の信号伝達回路と、上記第１の遅延時間値に対して遅延時間に余裕が無い第２の信号伝送回路とが縦列形態に組み合わされて１組の信号伝送回路を構成し、
上記第１の信号伝達回路と第２の信号伝達回路のフリップフロップ回路にクロック信号を供給するクロックドライバは、上記第１ないし第３のしきい値電圧を持つＭＯＳＦＥＴのいずれかが組み合わせされて、クロック周期が上記第１の伝達回路に対しては相対的に短く、上記第２の信号伝達経路に対しては相対的に長くなるようにされてなることを特徴とする半導体集積回路装置。
【請求項１２】
複数の信号伝搬経路を有し、
上記複数の信号伝搬経路のおのおのは、
タイミング信号により制御され、上記タイミング信号に応答して信号の取り込みと保持とを行う一対の保持回路と、上記一対の保持回路の間に電気的に結合された複数の論理回路を有し、
上記複数の信号伝搬経路は、第１信号伝搬経路を含み、
上記第１信号伝搬経路の上記複数の論理回路は、
第１しきい値電圧を有する第１導電型の第１ＭＯＳＦＥＴと第２しきい値電圧を有する第２導電型の第２ＭＯＳＦＥＴを含む第１論理回路と、
第３しきい値電圧を有する第１導電型の第３ＭＯＳＦＥＴと第４しきい値電圧を有する第２導電型の第４ＭＯＳＦＥＴを含む第２論理回路とを具備し、
上記第１信号伝搬経路に信号が伝送される動作状態において、上記第３しきい値電圧は、上記第３ＭＯＳＦＥＴのチャネル領域を構成する半導体領域に所定の第１電圧を印可することによって、上記第１しきい値電圧とは異なる電圧とされる事を特徴とする半導体集積回路装置。
【請求項１３】
請求項１２において、
上記第１信号伝搬経路に信号が伝送される動作状態において、
上記第４しきい値電圧は、上記第４ＭＯＳＦＥＴのチャネル領域を構成する半導体領域に所定の第２電圧を印可することによって、上記第２しきい値電圧とは異なる電圧とされる事を特徴とする半導体集積回路装置。  
【請求項１４】
請求項１３において、
上記複数の信号伝搬経路は、さらに、第２信号伝搬経路を含み、
上記第２信号伝搬経路の上記複数の論理回路のそれぞれは、
上記第１しきい値電圧を有する上記第１導電型の第５ＭＯＳＦＥＴと、
上記第２しきい値電圧を有する上記第２導電型の第６ＭＯＳＦＥＴとを有する事を特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
上記複数の信号伝搬経路は、さらに、第３信号伝搬経路を含み、
上記第３信号伝搬経路の上記複数の論理回路のそれぞれは、
上記第３信号伝搬経路に信号が伝送される動作状態において、
上記第３しきい値電圧を有する上記第１導電型の第７ＭＯＳＦＥＴと、
上記第４しきい値電圧を有する上記第２導電型の第８ＭＯＳＦＥＴとを有する事を特徴とする半導体集積回路装置。
【請求項１６】
主面を有する半導体基板と、
上記主面に形成され、第１導電型の第１ＭＯＳＦＥＴが形成された第２導電型の第１ウェル領域と、
上記半導体基板の第１方向において上記第１ウェル領域に隣接するように上記主面に配置され、かつ、上記第２導電型の第２ＭＯＳＦＥＴが形成された上記第１導電型の第２ウェル領域と、
上記第１方向と直行する第２方向において上記第１ウェル領域に隣接するように上記主面に形成され、かつ、上記第１導電型の第３ＭＯＳＦＥＴが形成された上記第２導電型の第３ウェル領域と、
上記第２方向において上記第２ウェル領域に隣接するように上記主面に形成され、かつ、上記第２導電型の第４ＭＯＳＦＥＴが形成された上記第２導電型の第４ウェル領域と、
上記第２方向に、上記第１及び第３ウェル領域に沿って設けられ、第１配線と、第２配線と、第３配線と、第４配線とを有する第１配線群と、
上記第１方向に、上記第１及び第２ウェル領域に沿って設けられ、第５配線と第６配線とを有する第２配線群と、
上記第１方向に、上記第３及び第４ウェル領域に沿って設けられ、第７配線と第８配線とを有する第３配線群とを有し、
上記第１配線は、上記第５配線を介して、上記第１ウェル領域に電気的に接続され、
上記第２配線は、上記第６配線を介して、上記第３ウェル領域に電気的に接続され、
上記第３配線は、上記第７配線を介して、上記第２ウェル領域に電気的に接続され、
上記第４配線は、上記第８配線を介して、上記第４ウェル領域に電気的に接続される事を特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
上記第１配線群は、さらに、第１電源電圧を供給する第９配線と、第２電源電位を供給する第１０配線とを含み、
上記第１乃至第４配線は、上記第９及び第１０配線の間に配置される事を特徴とする半導体集積回路装置。
【請求項１８】
主面を有する半導体基板と、
上記主面に形成され、第１導電型の複数の第１ＭＯＳＦＥＴが形成された第２導電型の第１ウェル領域と、
上記半導体基板の第１方向において上記第１ウェル領域に隣接するように上記主面に配置され、かつ、上記第２導電型の複数の第２ＭＯＳＦＥＴが形成された上記第１導電型の第２ウェル領域と、
上記第１方向と直行する第２方向において上記第１ウェル領域に隣接するように上記主面に形成され、かつ、上記第１導電型の複数の第３ＭＯＳＦＥＴが形成された上記第２導電型の第３ウェル領域と、
上記第２方向において上記第２ウェル領域に隣接するように上記主面に形成され、かつ、上記第２導電型の複数の第４ＭＯＳＦＥＴが形成された上記第２導電型の第４ウェル領域と、
上記第２方向に、上記第１及び第３ウェル領域に沿って設けられ、第１配線と、第２配線と、第３配線と、第４配線とを有する第１配線群と、
上記第１方向に、上記第１及び第２ウェル領域に沿って設けられ、第５配線と第６配線とを有する第２配線群と、
上記第１方向に、上記第３及び第４ウェル領域に沿って設けられ、第７配線と第８配線とを有する第３配線群とを有し、
上記第１配線は、上記第５配線を介して、上記第１ウェル領域に電気的に接続され、
上記第２配線は、上記第６配線を介して、上記第３ウェル領域に電気的に接続され、
上記第３配線は、上記第７配線を介して、上記第２ウェル領域に電気的に接続され、
上記第４配線は、上記第８配線を介して、上記第４ウェル領域に電気的に接続される事を特徴とする半導体集積回路装置。
【請求項１９】
請求項１８において、
上記第１配線群は、さらに、第１電源電圧を供給する第９配線と、第２電源電位を供給する第１０配線とを含み、
上記第１乃至第４配線は、上記第９及び第１０配線の間に配置される事を特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
上記第５及び第６配線は、第１層目配線で形成され、
上記第１配線群は、第２層目配線で形成され、
上記第７及び第８配線は、第３層目配線で形成され、
上記第５及び第６配線は、上記第５及び第６配線と、上記第１層配線群上で、オーバーラップする事を特徴とする半導体集積回路装置。
【請求項２１】
請求項１９において、
各半導体ウェルに形成される各ＭＯＳＦＥＴは、上記第１方向において、複数行に配置され、
上記複数行のＭＯＳＦＥＴの間の領域に、上記第２及び第３配線群の対応する配線群が配置される事を特徴とする半導体集積回路装置。