【手続補正書】
【提出日】平成19年4月13日(2007.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上に半導体膜を形成する工程と、
前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、
前記半導体膜をパターンニングして、ゲート電極、及びコンタクト領域を含む配線を形成する工程と、
前記配線の表面に、金属・半導体反応層を形成する工程と、
前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして、配線のコンタクト領域上に接続孔を形成する工程とを有し、
前記不純物のイオン注入工程は、前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
更に、前記半導体基板の主面に不純物をイオン注入して、前記ゲート電極に整合した半導体領域を形成する工程と、
前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記半導体基板の主面に不純物をイオン注入して、前記サイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
更に、前記接続孔の中に導電性プラグを形成する工程と、
前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項５】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上に半導体膜を形成する工程と、
前記半導体膜をパターンニングして、前記ゲート電極、及びコンタクト領域を含む配線を形成する工程と、
前記配線のコンタクト領域をマスクで覆った状態で、前記半導体基板の主面に不純物をイオン注入して、前記ゲート電極に整合した半導体領域を形成する工程と、
前記配線の表面に、金属・半導体反応層を形成する工程と、
前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして、前記配線のコンタクト領域上に接続孔を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
更に、前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、
前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記半導体基板の主面に不純物をイオン注入して、前記サイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
更に、前記接続孔の中に導電性プラグを形成する工程と、
前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法において、
前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項９】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上に半導体膜を形成する工程と、
前記半導体膜をパターンニングして、前記ゲート電極、及びコンタクト領域を含む配線を形成する工程と、
前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記配線のコンタクト領域をマスクで覆った状態で、前記半導体基板の主面に不純物をイオン注入して、前記サイドウォールスペーサに整合した半導体領域を形成する工程と、
前記配線の表面に、金属・半導体反応層を形成する工程と、
前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして、前記配線のコンタクト領域上に接続孔を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
更に、前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、
前記半導体基板の主面に不純物をイオン注入して、前記ゲート電極に整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
更に、前記接続孔の中に導電性プラグを形成する工程と、
前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板の主面の第１の素子形成領域上に第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に第２のゲート電極が設けられた第２導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記第１及び第２の素子形成領域上を含む前記半導体基板の主面上に半導体膜を形成する工程と、
前記半導体膜に、抵抗値を低減するための不純物をイオン注入する工程と、
前記半導体膜をパターンニングして、前記第１のゲート電極、前記第２のゲート電極、及びコンタクト領域を含む配線を形成する工程と、
前記配線の表面に、金属・半導体反応層を形成する工程と、
前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして、前記配線のコンタクト領域上に接続孔を形成する工程とを有し、
前記不純物のイオン注入工程は、前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記不純物のイオン注入工程は、
前記第２のゲート電極となる前記半導体膜の部分、及び前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で、前記第１のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第１の工程と、
前記第１のゲート電極となる前記半導体膜の部分をマスクで覆った状態で、前記第２のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第２の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記不純物のイオン注入工程は、
前記第２のゲート電極となる前記半導体膜の部分、及び前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で、前記第１のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第１の工程と、
前記第１のゲート電極となる前記半導体膜の部分、及び前記配線のコンタクト領域となる前記半導体膜の部分をマスクで覆った状態で、前記第２のゲート電極となる前記半導体膜の部分に不純物をイオン注入する第２の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３に記載の半導体装置の製造方法において、
更に、前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極に整合した半導体領域を形成する工程と、
前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極に整合した半導体領域を形成する工程と、
前記第１及び第２のゲート電極の各々の側壁にサイドウォールスペーサを形成する工程と、
前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３に記載の半導体装置の製造方法において、
更に、前記接続孔の中に導電性プラグを形成する工程と、
前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３に記載の半導体装置の製造方法において、
前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板の主面の第１の素子形成領域上に第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に第２のゲート電極が設けられた第２導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記第１及び第２の素子形成領域上を含む前記半導体基板の主面上に半導体膜を形成する工程と、
前記半導体膜をパターンニングして、前記第１のゲート電極、前記第２のゲート電極、及びコンタクト領域を含む配線を形成する工程と、
前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極に整合した半導体領域を形成する工程と、
前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極に整合した半導体領域を形成する工程と、
前記配線の表面に、金属・半導体反応層を形成する工程と、
前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして、前記配線のコンタクト領域上に接続孔を形成する工程とを有し、
前記第１の素子形成領域への不純物イオン注入は、前記第２の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記第２の素子形成領域への不純物イオン注入は、前記第１の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９に記載の半導体装置の製造方法において、
更に、前記半導体膜に、抵抗値を低減するための不純物を導入する工程と、
前記第１及び第２のゲート電極の各々の側壁にサイドウォールスペーサを形成する工程と、
前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９に記載の半導体装置の製造方法において、
更に、前記接続孔の中に導電性プラグを形成する工程と、
前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１９に記載の半導体装置の製造方法において、
前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２４】
半導体基板の主面の第１の素子形成領域上に第１のゲート電極が設けられた第１導電型電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に第２のゲート電極が設けられた第２導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記第１及び第２の素子形成領域上を含む前記半導体基板の主面上に半導体膜を形成する工程と、
前記半導体膜をパターンニングして、前記第１のゲート電極、前記第２のゲート電極、及びコンタクト領域を含む配線を形成する工程と、
前記第１及び第２のゲート電極の各々の側壁にサイドウォールスペーサを形成する工程と、
前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した半導体領域を形成する工程と、
前記配線の表面に、金属・半導体反応層を形成する工程と、
前記配線を覆うようにして前記半導体基板の主面上に絶縁膜を形成する工程と、
前記配線のコンタクト領域に対応して前記絶縁膜に接続孔を形成する工程とを有し、
前記第１の素子形成領域への不純物イオン注入は、前記第２の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記第２の素子形成領域への不純物イオン注入は、前記第１の素子形成領域及び前記配線のコンタクト領域をマスクで覆った状態で行うことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２４に記載の半導体装置の製造方法において、
更に、前記半導体膜に、抵抗値を低減するための不純物を導入する工程と、
前記第１の素子形成領域に不純物をイオン注入して、前記第１のゲート電極に整合した半導体領域を形成する工程と、
前記第２の素子形成領域に不純物をイオン注入して、前記第２のゲート電極に整合した半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２４に記載の半導体装置の製造方法において、
更に、前記接続孔の中に導電性プラグを形成する工程と、
前記絶縁膜上を延在し、かつ前記導電性プラグと電気的に接続された上層配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２４に記載の半導体装置の製造方法において、
前記半導体膜は、シリコン膜であることを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の製造方法