【手続補正書】
【提出日】平成18年12月25日(2006.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線と、
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ビット線の延在方向よりも前記ワード線の延在方向に長いメモリセルとを備え、
前記メモリセルは、
前記ワード線の延在方向に並ぶ第１導電型の第１ウェル領域、第２導電型の第２ウェル領域および第１導電型の第３ウェル領域と、
前記第１ウェル領域上に形成された第１ドライバＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと第１アクセスＭＯＳトランジスタと、
前記第２ウェル領域上に形成された第１と第２ロードＭＯＳトランジスタと、
前記第３ウェル領域上に形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタと、
前記第１と第２ドライバＭＯＳトランジスタ、前記第１と第２アクセスＭＯＳトランジスタおよび前記第１と第２ロードＭＯＳトランジスタを覆う層間絶縁膜内に形成され、前記第１ドライバＭＯＳトランジスタ、前記第１アクセスＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタの活性領域と、前記第２ドライバＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタのゲートとを接続する第１局所配線と、
前記層間絶縁膜内に形成され、前記第２ドライバＭＯＳトランジスタ、前記第２アクセスＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタの活性領域と、前記第１ドライバＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタのゲートとを接続する第２局所配線と、
前記層間絶縁膜上に形成され、前記第１局所配線に接続される第１下層プレートと、
前記第１下層プレートと間隔をあけて前記層間絶縁膜上に形成され、前記第２局所配線に接続される第２下層プレートと、
前記第１と第２下層プレート上にそれぞれ誘電体膜を介して形成され、該第１と第２下層プレートとの間でそれぞれ第１と第２キャパシタを形成する上層プレートとを有する半導体記憶装置。
【請求項２】
ワード線と、
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ビット線の延在方向よりも前記ワード線の延在方向に長いメモリセルとを備え、
前記メモリセルは、
前記ワード線の延在方向に並ぶ第１導電型の第１ウェル領域、第２導電型の第２ウェル領域および第１導電型の第３ウェル領域と、
前記第１ウェル領域上に形成された第１ドライバＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと第１アクセスＭＯＳトランジスタと、
前記第２ウェル領域上に形成された第１と第２ロードＭＯＳトランジスタと、
前記第３ウェル領域上に形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタと、
前記第１と第２ドライバＭＯＳトランジスタ、前記第１と第２アクセスＭＯＳトランジスタおよび前記第１と第２ロードＭＯＳトランジスタを覆う層間絶縁膜内に形成され、前記第１ドライバＭＯＳトランジスタ、前記第１アクセスＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタの活性領域と、前記第２ドライバＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタのゲートとを接続する第１局所配線と、
前記層間絶縁膜内に形成され、前記第２ドライバＭＯＳトランジスタ、前記第２アクセスＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタの活性領域と、前記第１ドライバＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタのゲートとを接続する第２局所配線と、
前記層間絶縁膜上に間隔をあけて形成された第１と第２下層プレートと、
前記第１と第２下層プレート上にそれぞれ誘電体膜を介して形成され、該第１と第２下層プレートとの間でそれぞれ第１と第２キャパシタを形成する第１と第２上層プレートとを有し、
前記第２上層プレートおよび前記第１下層プレート間と、前記第１上層プレートおよび前記第２下層プレート間とは、それぞれ前記誘電体膜に形成された第１と第２コンタクトホールを介して接続され、該第１と第２コンタクトホールは、それぞれ第１と第２局所配線上に形成される半導体記憶装置。
【請求項３】
前記半導体記憶装置は、前記第１と第２上層プレートよりも上層に、誘電体膜を介して第３の上層プレートをさらに備え、
前記第３の上層プレートは、接地線または電源線と接続されている、請求項２に記載の半導体記憶装置。
【請求項４】
前記第２局所配線は、前記第１ドライバＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタのゲート電極となる第１導電層と電気的に接続され、前記層間絶縁膜上で、前記第１導電層とのなす角度が鈍角となるように第１の導電層の長手方向と交差する方向に延びる傾斜部を有し、
前記第１局所配線は、前記第２ドライバＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタのゲート電極となる第２導電層と電気的に接続され、前記層間絶縁膜上で、前記第２導電層とのなす角度が鈍角となるように第２の導電層の長手方向と交差する方向に延びる傾斜部を有する、請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１と第２下層プレートは、それぞれ前記第１と第２局所配線を覆うように形成された、請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
ワード線と、
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ビット線の延在方向よりも前記ワード線の延在方向に長いメモリセルとを備え、
前記メモリセルは、
前記ワード線の延在方向に並ぶ第１導電型の第１ウェル領域、第２導電型の第２ウェル領域および第１導電型の第３ウェル領域と、
前記第１ウェル領域上に形成された第１ドライバＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと第１アクセスＭＯＳトランジスタと、
前記第２ウェル領域上に形成された第１と第２ロードＭＯＳトランジスタと、
前記第３ウェル領域上に形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタと、
前記第１と第２ドライバＭＯＳトランジスタ、前記第１と第２アクセスＭＯＳトランジスタおよび前記第１と第２ロードＭＯＳトランジスタを覆う層間絶縁膜内に形成され、前記第１ドライバＭＯＳトランジスタ、前記第１アクセスＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタの活性領域と、前記第２ドライバＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタのゲートとを接続し、前記層間絶縁膜上で、前記第２ドライバＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタのゲートとなる導電層とのなす角度が鈍角となるように前記導電層の長手方向と交差する方向に延びる傾斜部を有する第１局所配線と、
前記層間絶縁膜内に形成され、前記第２ドライバＭＯＳトランジスタ、前記第２アクセスＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタの活性領域と、前記第１ドライバＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタのゲートとを接続し、前記層間絶縁膜上で、前記第１ドライバＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタのゲートとなる他の導電層とのなす角度が鈍角となるように前記他の導電層の長手方向と交差する方向に延びる傾斜部を有する第２局所配線と、
前記層間絶縁膜上に間隔をあけて形成され、それぞれ前記第１と第２局所配線の傾斜部を覆うように形成され、前記傾斜部に沿って延びる傾斜エッジ部を有する第１と第２下層プレートと、
前記第１と第２下層プレート上にそれぞれ誘電体膜を介して形成され、該第１と第２下層プレートとの間でそれぞれ第１と第２キャパシタを形成する上層プレートとを有する半導体記憶装置。
【請求項７】
前記第１と第２局所配線は前記層間絶縁膜内に埋め込まれた埋め込み配線であり、
前記第１と第２下層プレートは、それぞれ前記第１と第２局所配線上に達し、
前記埋め込み配線は前記第１と第２下層プレートよりも厚い、請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第１と第２局所配線は前記層間絶縁膜内に埋め込まれた埋め込み配線であり、
前記第１と第２局所配線の表面と接触するように前記第１と第２局所配線上に前記第１と第２下層プレートを延在させた、請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項９】
前記第１ドライバＭＯＳトランジスタのゲートならびに前記第１ドライバＭＯＳトランジスタおよび前記第１アクセスＭＯＳトランジスタに共通の活性領域と、前記第２ドライバＭＯＳトランジスタのゲートならびに前記第２ドライバＭＯＳトランジスタおよび前記第２アクセスＭＯＳトランジスタに共通の活性領域とのいずれか一方を含む領域上に前記第１キャパシタを形成し、他方を含む領域上に前記第２キャパシタを形成した、請求項１から請求項８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記ビット線を前記ワード線よりも下層に配置する、請求項１から請求項９のいずれかに記載の半導体記憶装置。
【請求項１１】
第１導電型の第１ウェル領域に形成された第１ドライバＭＯＳトランジスタと第１アクセスＭＯＳトランジスタと、第２導電型の第２ウェル領域に形成された第１と第２ロードＭＯＳトランジスタと、第１導電型の第３ウェル領域に形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタとを有するメモリセルを備え、
前記メモリセルは、
前記第１と第２ドライバＭＯＳトランジスタ、前記第１と第２アクセスＭＯＳトランジスタおよび前記第１と第２ロードＭＯＳトランジスタを覆う層間絶縁膜内に形成され、前記第１ドライバＭＯＳトランジスタ、前記第１アクセスＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタの活性領域と、前記第２ドライバＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタのゲートとを接続する第１局所配線と、
前記層間絶縁膜内に形成され、前記第２ドライバＭＯＳトランジスタ、前記第２アクセスＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタの活性領域と、前記第１ドライバＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタのゲートとを接続する第２局所配線と、
前記層間絶縁膜上に設けられ、前記第１局所配線と前記第２局所配線とに接続された第１キャパシタと、
前記層間絶縁膜上に設けられ、前記第２局所配線と前記第１局所配線とに接続された第２キャパシタとを有し、
さらに、前記第１と第２キャパシタよりも上層にワード線、ビット線、接地線および電源線を備えた半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明に係る半導体記憶装置は、ワード線と、ワード線の延在方向と直交する方向に延びるビット線と、ビット線の延在方向よりもワード線の延在方向に長いメモリセルとを備え、メモリセルは、ワード線の延在方向に並ぶ第１導電型の第１ウェル領域、第２導電型の第２ウェル領域および第１導電型の第３ウェル領域と、第１ウェル領域上に形成された第１ドライバＭＯＳトランジスタと第１アクセスＭＯＳトランジスタと、第２ウェル領域上に形成された第１と第２ロードＭＯＳトランジスタと、第３ウェル領域上に形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタと、第１と第２ドライバＭＯＳトランジスタ、第１と第２アクセスＭＯＳトランジスタおよび第１と第２ロードＭＯＳトランジスタを覆う層間絶縁膜内に形成され、第１ドライバＭＯＳトランジスタ、第１アクセスＭＯＳトランジスタおよび第１ロードＭＯＳトランジスタの活性領域と、第２ドライバＭＯＳトランジスタおよび第２ロードＭＯＳトランジスタのゲートとを接続する第１局所配線と、層間絶縁膜内に形成され、第２ドライバＭＯＳトランジスタ、第２アクセスＭＯＳトランジスタおよび第２ロードＭＯＳトランジスタの活性領域と、第１ドライバＭＯＳトランジスタおよび第１ロードＭＯＳトランジスタのゲートとを接続する第２局所配線と、層間絶縁膜上に形成され、第１局所配線に接続される第１下層プレートと、第１下層プレートと間隔をあけて層間絶縁膜上に形成され、第２局所配線に接続される第２下層プレートと、第１と第２下層プレート上にそれぞれ誘電体膜を介して形成され、該第１と第２下層プレートとの間でそれぞれ第１と第２キャパシタを形成する上層プレートとを有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
図１９に示すように、誘電体膜１０をパターニングして、上層と下層セルプレート６，７を接続するためのコンタクトホール４（図１９中では４Ｂ）を形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
導電膜７Ｃにレジストを塗布し、フォトマスクを用いて該レジストにパターンを転写する。その後、エッチングを行なうことにより、導電層７Ｃがパターニングされ、図２１に示すように、上層セルプレート７Ａ，７Ｂが形成される。これにより、下層と上層セルプレート６，７間に、キャパシタＣ１，Ｃ２が形成される。