(57)【要約】  メモリセル領域のメモリ素子ＲＭとして、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料からなる記憶層５２を用い、この記憶層５２の下部電極ＴＰ側に位置する第１層５２ａのＧａまたはＩｎの濃度が、上部電極５３側に位置する第２層５２ｂの当該濃度よりも高くなるように構成する。例えば、第１層５２ａは、７原子％以上４０原子％未満のＧａまたはＩｎの少なくともいずれか一方と、５原子％以上３５原子％未満のＧｅと、５原子％以上２５原子％未満のＳｂと、４０原子％以上６５原子％未満のＴｅとを含む材料で形成し、第２層５２ａのＧａまたはＩｎの含有量が第１層５２ａよりも５原子％以上少なくなるように形成する。また、セット動作とリセット動作で上部電極５３−下部電極ＴＰ間の電圧極性を反転させることが可能な回路を設ける。
2008010290.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗の変化を起こすことによって情報を記録するカルコゲナイド層と、
前記カルコゲナイド層の上部に形成された上部電極と、
前記カルコゲナイド層の下部に形成された下部電極とを備え、
前記カルコゲナイド層は、前記下部電極側に位置する第１層と前記上部電極側に位置する第２層とを含めた少なくとも２層より成り、
前記第１層の２族または３族元素の膜厚方向の平均含有量は、７原子％以上４０原子％以下であり、
前記第２層の２族または３族元素の膜厚方向の平均含有量は、０％から１５原子％以下であり、
前記第１層の前記平均含有量は、前記第２層の前記平均含有量よりも５原子％以上多いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記２族または３族元素は、インジウム（Ｉｎ）かガリウム（Ｇａ）であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２層は、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）からなる３元系組成またはそれにビスマス（Ｂｉ）やスズ（Ｓｎ）を添加した組成であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１層と前記第２層の間には、酸化物または窒化物あるいは炭化物からなる薄い層が設けられることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１層の膜厚は、１０ｎｍ以上４０ｎｍ以下であり、
前記カルコゲナイド層の膜厚は、３０ｎｍ以上１５０ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１層は、
７原子％以上４０原子％以下のインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、
５原子％以上３５原子％以下のゲルマニウム（Ｇｅ）と、
５原子％以上２５原子％以下のアンチモン（Ｓｂ）と、
４０原子％以上６５原子％以下のテルル（Ｔｅ）とを含む材料から成ること特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記カルコゲナイド層を低抵抗状態にする際には、前記上部電極に対して前記下部電極よりも高い電圧が印加され、
前記カルコゲナイド層を高抵抗状態にする際には、前記下部電極に対して前記上部電極よりも高い電圧が印加されることを特徴とする半導体装置。
【請求項８】
電気抵抗の変化を起こすことによって情報を記録するカルコゲナイド層と、
前記カルコゲナイド層の上部に形成された上部電極と、
前記カルコゲナイド層の下部に形成された下部電極と、
前記上部電極に接続されたビット線と、
一端が前記下部電極に接続され、他端が接地電圧に接続されたトランジスタと、
前記トランジスタの制御端子に接続されたワード線とを備え、
前記カルコゲナイド層は、前記下部電極側に位置する第１層と前記上部電極側に位置する第２層とを含めた少なくとも２層より成り、
前記第１層の２族または３族元素の膜厚方向の平均含有量は、７原子％以上４０原子％以下であり、
前記第２層の２族または３族元素の膜厚方向の平均含有量は、０％から１５原子％以下であり、
前記第１層の前記平均含有量は、前記第２層の前記平均含有量よりも５原子％以上多く、
前記カルコゲナイド層に情報を記憶する際には、前記上部電極に対して前記下部電極よりも高い電圧が印加されることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記２族または３族元素は、インジウム（Ｉｎ）かガリウム（Ｇａ）であることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２層は、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）からなる３元系組成またはそれにビスマス（Ｂｉ）やスズ（Ｓｎ）を添加した組成であることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記第１層は、
７原子％以上４０原子％以下のインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、
５原子％以上３５原子％以下のゲルマニウム（Ｇｅ）と、
５原子％以上２５原子％以下のアンチモン（Ｓｂ）と、
４０原子％以上６５原子％以下のテルル（Ｔｅ）とを含む材料から成ること特徴とする半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記下部電極と前記カルコゲナイド層との間には、酸化物または窒化物からなる界面層が設けられることを特徴とする半導体装置。
【請求項１３】
複数のワード線と、
前記複数のワード線に交差する複数のビット線対と、
前記複数のワード線と前記複数のビット線対との交点に配置され、記憶情報に応じて抵抗が変化するメモリ素子とトランジスタをそれぞれが含む複数のメモリセルと、
共通データ線対と、
前記複数のビット線対と前記共通データ線との間に配置され、前記複数のビット線対の一つを選択して前記共通データ線に接続するためのスイッチ回路と、
前記共通データ線対に接続された書換え回路とを備え、
前記メモリ素子の一端は、前記複数のビット線対の一方となる第１ビット線に接続され、
前記トランジスタの一端は、前記複数のビット線対の他方となる第２ビット線に接続され、
前記メモリ素子の他端は、前記トランジスタの他端と接続され、
前記複数のワード線のうちのいずれかと前記複数のビット線対のうちのいずれかとを選択することで前記複数のメモリセルの一つが選択された状態で、前記書換え回路によって前記複数のメモリセルの一つに流れる電流の向きが制御されることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記書換え回路は、
第１記憶情報を書込む際に、前記第１ビット線を高電圧に、前記第２ビット線を低電圧に印加し、
第２記憶情報を書込む際に、前記第１ビット線を低電圧に、前記第２ビット線を高電圧に印加することを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
前記メモリ素子は、
カルコゲナイド層と、
前記カルコゲナイド層の上部に形成された上部電極と、
前記カルコゲナイド層の下部に形成された下部電極とを備え、
前記カルコゲナイド層は、前記下部電極側に位置する第１層と前記上部電極側に位置する第２層とを含めた少なくとも２層より成り、
前記第１層の２族または３族元素の膜厚方向の平均含有量は、７原子％以上４０原子％以下であり、
前記第２層の２族または３族元素の膜厚方向の平均含有量は、０％から１５原子％以下であり、
前記第１層の前記平均含有量は、前記第２層の前記平均含有量よりも５原子％以上多く、
前記上部電極が前記第１ビット線に接続され、
前記下部電極が前記トランジスタの他端に接続されることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記書換え回路は、
前記メモリ素子にセット状態を書込む際に、前記第１ビット線を高電圧に、前記第２ビット線を低電圧に印加し、
前記メモリ素子にリセット状態を書込む際に、前記第１ビット線を低電圧に、前記第２ビット線を高電圧に印加することを特徴とする半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、
前記２族または３族元素は、インジウム（Ｉｎ）かガリウム（Ｇａ）であることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第２層は、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）からなる３元系組成またはそれにビスマス（Ｂｉ）やスズ（Ｓｎ）を添加した組成であることを特徴とする半導体装置。
【請求項１９】
請求項１５記載の半導体装置において、
前記第１層は、
７原子％以上４０原子％以下のインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、
５原子％以上３５原子％以下のゲルマニウム（Ｇｅ）と、
５原子％以上２５原子％以下のアンチモン（Ｓｂ）と、
４０原子％以上６５原子％以下のテルル（Ｔｅ）とを含む材料から成ること特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、相変化材料を含むメモリ素子を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
カルコゲナイド材料の物性を利用した記録技術として、相変化メモリおよび相変化光ディスクが挙げられる。この相変化メモリおよび相変化光ディスクに用いられる相変化材料としてはＴｅ（テルル）を含むカルコゲナイド材料が知られている。【０００３】
米国特許第５２５４３８２号明細書（特許文献１）には、｛（ＧｅｙＴｅ１−ｙ）ａ（ＳｂｚＴｅ１−ｚ）１−ａ｝１−ｂ（Ｉｎ１−ｘＴｅｘ）ｂ（ここに、０．４≦ｙ≦０．６、０．３≦ｚ≦０．６、０．４≦ｚ≦０．６、０．１≦ａ≦０．５、０．０１≦ｂ≦０．３）で表せるカルコゲナイド材料を記録層として用いた光ディスク媒体が開示されている。これは、高速で結晶化可能であるという特性を維持しつつ、非晶質状態の安定性を高め、データの長期保存性を向上することを目的として、Ｇｅ−Ｓｂ−ＴｅにＩｎを添加したものである。【０００４】
一方、米国特許第５８８３８２７号明細書（特許文献２）には、カルコゲナイド材料膜を用いた不揮発性メモリに関する詳述がされている。この不揮発性メモリは、相変化材料膜自体に流れる電流によるジュール熱と冷却速度に応じて、相変化材料膜の原子配列が変化することによって記憶情報が書き込まれる相変化メモリである。例えば、非晶質（アモルファス）化する際にはジュール熱で６００℃を越える温度を相変化材料膜に加え、一旦相変化材料膜を融解させるために動作電流が大きくなりやすくなるが、状態に応じて抵抗値が２桁から３桁も変化する。【０００５】
この電気的な相変化メモリにおいては、Ｇｅ２Ｓｂ２Ｔｅ５を使用するものを中心に研究が進められており、例えば、特開２００２−１０９７９７号公報（特許文献３）にＧｅＳｂＴｅを用いた記録素子が開示されている。また、特開２００３−１００９９１号公報（特許文献４）では、カルコゲナイド材料を用いたメモリに関する技術が開示されている。また、非特許文献１には、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜を用いた相変化メモリで、１０１２回の書換えが可能であることが示されている。また、非特許文献２では、結晶成長型材料を用いた相変化メモリに関する技術が開示されている。
【特許文献１】米国特許第５２５４３８２号明細書
【特許文献２】米国特許第５８８３８２７号明細書
【特許文献３】特開２００２−１０９７９７号公報
【特許文献４】特開２００３−１００９９１号公報
【非特許文献１】ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ，ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ、２００１年、ｐ．８０３−８０６
【非特許文献２】Ｎａｔｕｒｅ  Ｍａｔｅｒｉａｌｓ、Ｖｏｌ．４、２００５年、ｐ．３４７−３５１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば、米国特許第５８８３８２７号明細書（特許文献１）のＦｉｇ．１２のメモリの構成によれば、当該メモリは、メモリセルアレイとロウ（行）デコーダＸＤＥＣ、ビット（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリセルアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続されたメモリ素子ＲＭ’と選択トランジスタＱＭが、ビット線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、ビット選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するビット選択スイッチＱＡｒにそれぞれ接続される。【０００７】
このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにビットデコーダＹＤＥＣで選択されたビット選択線に対応するビット選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通ビット線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。【０００８】
このような相変化メモリでは、光ディスクでも使用されている相変化材料を記録層として用いているが、相変化メモリでは光ディスクとは異なり、製造プロセスや使用環境において高温に耐えることが要求される場合がある。しかしながら、例えばＧｅ２Ｓｂ２Ｔｅ５などの標準的相変化材料を記録層としてメモリを構成した場合、高温で使用するためには次のような課題がある。【０００９】
第１の課題は、非晶質状態の不安定性である。すなわち、非晶質状態は準安定相であるため、高温環境では結晶化が急速に進行してしまう。例えば、自動車制御用のマイコンでは、１４０℃程度の高温環境での使用に耐えることが必要であるが、Ｇｅ２Ｓｂ２Ｔｅ５を記録層に用いた場合、非晶質は数時間で結晶に変化、すなわち低抵抗状態に変化するため、このような高温ではデータ保持特性が不十分であり、使用には適さない。【００１０】
また、メモリを搭載したマイコンでは、マイコンチップを実装する工程において、チップのはんだ付けや圧着のために、メモリ素子が高温環境にさらされる。マイコンの場合、メモリ部分にプログラムを記録した後に実装を行なうのが一般的であるが、実装工程の高温環境でデータが消去されてしまうようなメモリでは、実装後にデータを書き込まなければならず、通常とは異なるプロセスを取らなければならない。はんだ付けでは２５０℃で数分、圧着では１８０℃で数時間という熱負荷がかかるため，短い時間であるが動作温度よりもさらに高い温度環境でのデータ保持特性を保証する必要がある。したがって、マイコン向け不揮発メモリでは、このような製造プロセスでの熱負荷にも耐えるデータ保持特性を備えなければならず、光ディスクよりも遙かに厳しい耐熱性が要求される。【００１１】
第２の課題は、高温における非晶質状態の抵抗値の問題である。Ｔｅ（テルル）を主成分とするカルコゲナイドはバンドギャップが狭い半導体であるから、抵抗は、一般に、高温になるほど指数関数的に低くなる。その変化の度合いは、結晶状態よりも非晶質状態の方が大きいため、室温において大きな抵抗比がある場合でも、１００℃以上の高温になると抵抗比は小さくなってしまい、読み出しマージンが取れなくなるという問題がある。例えば、Ｇｅ２Ｓｂ２Ｔｅ５の場合、室温におけるリセット抵抗／セット抵抗の比はおよそ１００倍であるが、１００℃以上になると、リセット抵抗が著しく低下し、抵抗比は３０倍程度にまで低下してしまう。そのため、相変化メモリの長所である大きな読み出しマージンが取れなくなり、場合によっては環境温度によって読み出し方式を変更しなければならないこともある。【００１２】
このように相変化材料を用いたメモリには課題が生じており、特に、第２の課題である高温における抵抗値については、電気的なカルコゲナイド材料メモリ特有の課題であるため、光記録媒体向けのカルコゲナイド材料では考慮されていない。そこで、高い温度になる使用環境や製造プロセスにおいても、適当な抵抗値を持ち、安定したデータ保持特性を実現可能なカルコゲナイド材料を用いた相変化メモリ素子が求められる。【００１３】
一方、前述したような高温状態でのデータ保持特性（すなわち耐熱性）を向上させるため、相変化メモリ素子の組成にインジウム（Ｉｎ）を加えることが考えられる。図３５は、本発明の前提として検討した半導体装置において、その相変化メモリ素子周りの断面構成例およびその問題点を模式的に示す説明図である。図３５では、例えば、タングステン（Ｗ）などの主導体膜４３ｂとチタン（Ｔｉ）／窒化チタン（ＴｉＮ）などの導電性バリア膜４３ａからなるプラグ４３（下部電極ＴＰ）上に、メモリ素子ＲＭ’が形成されている。メモリ素子ＲＭ’は、例えば、酸化タンタル（例えばＴａ２Ｏ５）などで形成される界面層５１と、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅが均一に組成されたカルコゲナイド層からなる記憶層５２０と、タングステン（Ｗ）などからなる上部電極５３から構成される。このように、カルコゲナイド層にインジウム（Ｉｎ）を添加し、Ｔａ２Ｏ５などの酸化物や窒化物の界面層５１を設けると耐熱性が向上する。すなわち、高温時に非晶質状態から結晶状態へ意図せず変化する事態を防止できる。【００１４】
このような相変化メモリ素子では、ほとんどの場合、下部電極ＴＰと上部電極５３の形状が異なる。通常はカルコゲナイド層との接触面積が小さい電極側（すなわち下部電極ＴＰ側）が高温になりやすいため、接触面積が大きい方の電極側（すなわち上部電極５３側）はリセット時に融解せず、あるいは融解しても冷却中に再結晶化して結晶化する。接触面積が小さい側の電極（下部電極ＴＰ）付近では非晶質化が起き、その外側には製作プロセス中に結晶化して結晶状態に留まっている領域Ａ１が存在する。なお、領域Ａ２は、セット時には結晶化、リセット時には非晶質化する領域である。また、本明細書において接触とは、直接接する場合だけでなく、電流が流れる程度に薄い絶縁物、半導体などの層または領域を挟んで接する場合も含むものとする。【００１５】
下部電極ＴＰと最も近い上記結晶化領域Ａ１との最短距離は、リセット時にどれだけ大きな電流をどの長さの時間流したかによって異なる。素子を指定するトランジスタの面積を小さくすると電流が減少し、下部電極ＴＰと上部電極５３と間の膜厚方向の距離Ｌ２（あるいは下部電極ＴＰと上部電極の手前の結晶化領域Ａ１との距離）よりも、カルコゲナイド層の膜面方向の最近接結晶化領域Ａ１との距離Ｌ１の方が小さくなる。このためセット時にはこの最近接間隔（すなわち膜面方向）に電流が多く流れる可能性が高い。しかしながら、この最近接間隔は、記憶層５２０のプロセスばらつきやプロセス欠陥等により不安定となる。そうすると、素子間の特性ばらつきや書き換え可能回数低下などの不具合が発生する恐れがある。【００１６】
また、高温では、記憶層５２０での原子配列が変化する可能性があり、これに起因して記憶層５２０での更なる高抵抗化が起き、次のセット動作に高めの電圧が必要になる恐れがある。すなわち、図３５の領域Ａ２が非晶質状態の場合、高温時に、例えばこの領域Ａ２全体で原子配列の変化が生じ、更なる高抵抗化が起きると、次のセット動作が困難となることも有り得る。【００１７】
更に、相変化メモリ素子では、強い電場がかかるために電極間の膜中にイオン、またはイオン化しやすい元素や成分が存在する場合、これらが電場によって移動する可能性がある。すなわち、図３５において、初期からの結晶化領域Ａ１は抵抗が低いので、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅが膜厚方向に均一組成の場合、セット時には下部電極ＴＰの外縁部分と初期からの結晶化領域Ａ１との間の電位勾配が最大で、インパクトイオン化を伴うセット動作が始まる。この際に、Ｉｎイオン（プラスイオン）の移動も起こりやすく、高温になると偏析や構造の乱れが発生し、抵抗が高抵抗側に変化する原因となる。なお、セット／リセット動作時、通常は、下部電極ＴＰ側を基準に上部電極５３側に高い電圧が印加されるため、Ｉｎイオンが下部電極ＴＰ側に移動し易い。【００１８】
以上のようなことから、耐熱性が高く、より安定したデータ保持特性を備えた相変化メモリ素子が求められる。本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００２０】
本発明の半導体装置は、上部電極と下部電極の間に配置されたカルコゲナイド材料からなる記憶層が２層以上の構造を備え、下部電極側の第１層が上部電極側の第２層よりも２族または３族元素の膜厚方向の平均含有量が多い構造となっている。第１層は、例えば、７原子％以上４０原子％以下のガリウム（Ｇａ）またはインジウム（Ｉｎ）よりなる群から選ばれた少なくとも１元素と、５原子％以上３５原子％以下のゲルマニウム（Ｇｅ）と、５原子％以上２５原子％以下のアンチモン（Ｓｂ）と、４０原子％以上６５原子％以下のテルル（Ｔｅ）と、を含む材料で形成される。Ｉｎが３族元素である。【００２１】
ここで、４０原子％以上６５原子％以下のテルル（Ｔｅ）を含むようにする理由は、適当な書換え特性とデータ保持特性を有するようにするためである。５原子％以上３５原子％以下のゲルマニウム（Ｇｅ）と、５原子％以上２５原子％以下のアンチモン（Ｓｂ）を含むようにする理由は、書換え可能回数と書換えに要する電流量を適切な値にするためである。また、７原子％以上４０原子％以下のガリウム（Ｇａ）またはインジウム（Ｉｎ）よりなる群から選ばれた少なくとも１元素を含むようにする理由は、優れたデータ保持特性と高い抵抗比を有するようにするためである。【００２２】
そして、第１層の２族（例えばＺｎまたはＣｄ）または３族元素（例えばＧａまたはＩｎ）の膜厚方向の平均含有量を７〜４０原子％とした場合、第２層の２族または３族元素の膜厚方向の平均含有量は、例えば、０〜１５原子％とし、両者の平均含有量の差を５原子％以上とする。このように、記憶層を濃度が異なる２層以上の構造にすることで、高い耐熱性や、安定したデータ保持特性などが実現可能となる。【００２３】
また、本発明の半導体装置は、このような記憶層をメモリ素子として用い、セット時とリセット時で上部電極−下部電極間の電圧極性を逆に設定可能なメモリ回路を備えたものとなっている。これによって、イオン化した元素の１方向への移動を防止して書換え可能回数を増加させることができ、安定したデータ保持特性などが実現可能となる。なお、メモリ回路は、セット時に上部電極側をプラスとし、リセット時に下部電極側をプラスとするように構成することが望ましい。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、耐熱性が高く、安定したデータ保持特性を備えた半導体装置を実現できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施例１による半導体装置において、それに含まれるメモリセルアレイ周りの構成例を示す回路図である。
【図２】図１の回路に対応するレイアウト図である。
【図３】図２の半導体装置における要部の構成例を模式的に示す断面図である。
【図４】図３のメモリ素子周りの詳細な構成およびその効果の一例を模式的に示す説明図である。
【図５】図４のメモリ素子に印加するパルスを示す説明図であり、（ａ）は印加するパルス形状、（ｂ）は印加パルスによる記憶層の温度変化を示すものである。
【図６】カルコゲナイド材料の結晶化過程を模式的に示す説明図であり、（ａ）は結晶核生成型、（ｂ）は結晶成長型を示している。
【図７】図４における記憶層の組成範囲の一例を示す説明図である。
【図８】図４におけるメモリ素子のリセット抵抗／セット抵抗比の組成依存性を示す説明図である。
【図９】図４におけるメモリ素子のセット電圧の組成依存性を示す説明図である。
【図１０】図４におけるメモリ素子の書換え可能回数の組成依存性を示す説明図である。
【図１１】図４におけるメモリ素子の動作保証温度の組成依存性を示す説明図である。
【図１２】図４における記憶層の組成範囲の他の一例を示す説明図である。
【図１３】本発明の実施例１による半導体装置において、その製造工程中の要部の構成例を模式的に示す断面図である。
【図１４】図１３に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１５】図１４に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１６】図１５に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１７】図１６に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１８】図１７に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１９】図１８に続く製造工程中の半導体装置を模式的に示す断面図である。
【図２０】図１９に続く製造工程中の半導体装置を模式的に示す断面図である。
【図２１】図２０に続く製造工程中の半導体装置を模式的に示す断面図である。
【図２２】図２１に続く製造工程中の半導体装置を模式的に示す断面図である。
【図２３】図２２に続く製造工程中の半導体装置を模式的に示す断面図である。
【図２４】本発明の実施例２による半導体装置において、その製造工程に伴う記憶層の結晶化の活性化エネルギーを示す説明図である。
【図２５】本発明の実施例３による半導体装置において、そのハンダリフロー工程での温度プロファイルを示す説明図である。
【図２６】図２５のハンダリフロー工程の前熱処理を行った場合のデータ保持特性を示す説明図である。
【図２７】本発明の実施例４による半導体装置において、その構成例を示す回路図である。
【図２８】図２７の半導体装置における読出し動作の一例を示す波形図である。
【図２９】図２７の半導体装置における書換え動作の一例を示す波形図である。
【図３０】本発明の実施例５による半導体装置において、その構成例を示す回路図である。
【図３１】図３０の半導体装置における一部の回路の詳細な構成例を示す回路図である。
【図３２】図３０の半導体装置における書換え動作の一例を示す波形図である。
【図３３】本発明の実施例６による半導体装置において、その構成例を示す回路図である。
【図３４】図３３の半導体装置における読出し動作の一例を示す波形図である。
【図３５】本発明の前提として検討した半導体装置において、その相変化メモリ素子周りの断面構成例およびその問題点を模式的に示す説明図である。
【発明を実施するための最良の形態】
【００２６】
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。【００２７】
さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施例において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。【００２８】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。【００２９】
（実施例１）
本実施例１の半導体装置は、相変化材料を含むメモリ素子を備え、図４等で後述するように、そのメモリ素子の構造が主要な特徴となっている。以下においては、まず、このメモリ素子を含む半導体装置全体の構成例から説明を行う。【００３０】
図１は、本発明の実施例１による半導体装置において、それに含まれるメモリセルアレイ周りの構成例を示す回路図である。図２は、図１の回路に対応するレイアウト図である。図１および図２では、説明が煩雑になるのを防ぐため、通常多数含まれるワード線およびビット線を簡略化して、４本のワード線ＷＬ１〜ＷＬ４と４本のビット線ＢＬ１〜ＢＬ４を示している。また、図１および図２に示すメモリセルアレイは、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納等に適している。したがって、単体メモリチップ、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。【００３１】
図１において、メモリセルＭＣ１１〜ＭＣ１４は、ワード線ＷＬ１に電気的に接続されている。同様に、メモリセルＭＣ２１〜ＭＣ２４、ＭＣ３１〜ＭＣ３４、ＭＣ４１〜ＭＣ４４は、それぞれ、ワード線ＷＬ２、ＷＬ３、ＷＬ４に電気的に接続されている。また、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１は、ビット線ＢＬ１に電気的に接続されている。同様に、メモリセルＭＣ１２〜ＭＣ４２、ＭＣ１３〜ＭＣ４３、ＭＣ１４〜ＭＣ４４は、それぞれ、ビット線ＢＬ２、ＢＬ３、ＢＬ４に電気的に接続されている。【００３２】
各メモリセルＭＣは、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなる１個のメモリセルトランジスタＱＭと、それに直列に接続された１つのメモリ素子ＲＭから成る。各ワード線ＷＬは、各メモリセルＭＣを構成するメモリセルトランジスタＱＭのゲートに電気的に接続されている。各ビット線ＢＬは、各メモリセルＭＣを構成するメモリ素子ＲＭに電気的に接続されている。また、各メモリセルトランジスタＱＭにおけるメモリ素子ＲＭとは異なる側の一端は、ソース線ＳＬに電気的に接続されている。【００３３】
ワード線ＷＬ１〜ＷＬ４を駆動するのは、それぞれ、ワードドライバＷＤ１〜ＷＤ４である。どのワードドライバＷＤを選択するかは、ＸアドレスデコーダＸＤＥＣからの信号で決まる。ここで、符号ＶＰＬは各ワードドライバＷＤへの電源供給線で、Ｖｄｄは電源電圧、ＶＧＬは各ワードドライバの電位引抜き線である。なお、ここでは電位引き抜き線ＶＧＬは、接地電圧に固定されている。【００３４】
各ビット線ＢＬ１〜ＢＬ４の一端は、それぞれ、ＭＩＳトランジスタからなる選択トランジスタＱＤ１〜ＱＤ４を介してセンスアンプＳＡに接続される。各選択トランジスタＱＤは、アドレス入力にしたがって、ＹアドレスデコーダＹＤＥＣ１またはＹＤＥＣ２を介して選択される。本実施例１では、ＱＤ１，ＱＤ２がＹＤＥＣ１で選択され、ＱＤ３，ＱＤ４がＹＤＥＣ２で選択される構成となっている。センスアンプＳＡは、メモリセルＭＣから選択トランジスタＱＤを介して読み出した信号を検出および増幅する。なお、図示はしないが、各選択トランジスタＱＤには、センスアンプＳＡに加えて読み出し用や書き込み用の電圧または電流を供給する回路が接続されている。【００３５】
図２において、符号ＦＬは活性領域、Ｍ１は第１層配線、Ｍ２は第２層配線、ＦＧはシリコン基板上に形成されたＭＩＳトランジスタのゲートとして用いられるゲート電極層である。また、符号ＦＣＴは、活性領域ＦＬ上面と第１層配線Ｍ１の下面とを結ぶコンタクトホール、ＳＣＴは第１層配線Ｍ１上面とメモリ素子ＲＭの下面とを結ぶコンタクトホール、ＴＣＴは第１層配線Ｍ１上面と第２層配線Ｍ２下面とを結ぶコンタクトホールである。【００３６】
メモリ素子ＲＭは、同一のビット線ＢＬに電気的に接続されているメモリセルＭＣ間で、コンタクトホールＴＣＴを介して第２層配線Ｍ２に引き上げられる。この第２層配線Ｍ２がそれぞれのビット線ＢＬとして用いられる。ワード線ＷＬ１〜ＷＬ４は、ゲート電極層ＦＧで形成してある。ゲート電極層ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いている。また、例えば、メモリセルＭＣ１１を構成するメモリセルトランジスタＱＭ１とメモリセルＭＣ２１を構成するメモリセルトランジスタＱＭ２はソース領域を共有し、このソース領域は、コンタクトホールを介して第１層配線Ｍ１となるソース線ＳＬに接続されている。【００３７】
ビット線ＢＬ１〜ＢＬ４は、メモリセルアレイ外周に配置された選択トランジスタＱＤ１〜ＱＤ４のソース側に接続されている。選択トランジスタＱＤ１とＱＤ２のドレイン領域、および選択トランジスタＱＤ３とＱＤ４のドレイン領域は共通である。これらの選択トランジスタＱＤは、ＹアドレスレコーダＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。なお、選択トランジスタＱＤは、本実施例１では、例えばｎチャネル型である。【００３８】
図３は、図２の半導体装置における要部の構成例を模式的に示す断面図である。図３には、メモリセル領域ＭＡＲＥと論理回路領域ＬＡＲＥの要部断面構成が模式的に示されている。メモリセル領域ＭＡＲＥには、図２に示したメモリセルトランジスタＱＭを含むメモリセルＭＣがアレイ状に配置される。論理回路領域ＬＡＲＥには、例えば、図２に示したセンスアンプＳＡなどを含む各種メモリ周辺回路や、ロジックとメモリが混在した半導体装置の場合には、加えて複数の各種ロジック回路などが配置される。なお、図３においては、理解を簡単にするために、メモリセル領域ＭＡＲＥと論理回路領域ＬＡＲＥとを隣接して示しているが、メモリセル領域ＭＡＲＥの断面と論理回路領域ＬＡＲＥとの位置関係は必要に応じて変更することができる。【００３９】
図３に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成されており、この素子分離領域１２で分離された活性領域にはｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４が形成されている。このうち、ｐ型ウエル１３ａはメモリセル領域ＭＡＲＥに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は論理回路領域ＬＡＲＥに形成されている。メモリセル領域ＭＡＲＥのｐ型ウエル１３ａ上にはｎチャネル型のＭＩＳトランジスタからなるメモリセルトランジスタＱＭ１，ＱＭ２が形成されている。論理回路領域ＬＡＲＥのｐ型ウエル１３ｂ上にはｎチャネル型のＭＩＳトランジスタＱＮが形成され、論理回路領域ＬＡＲＥのｎ型ウエル１４上にはｐチャネル型のＭＩＳトランジスタＱＰが形成されている。【００４０】
メモリセルトランジスタＱＭ１，ＱＭ２は、ｐ型ウエル１３ａの上部に互いに離間して形成されており、それぞれ、ｐ型ウエル１３ａの表面のゲート絶縁膜１５ａと、ゲート絶縁膜１５ａ上のゲート電極１６ａとを有している。ゲート電極１６ａの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォール（側壁スペーサ）１８ａが形成されている。ｐ型ウエル１３ａ内には、ＱＭ１のドレイン領域としての半導体領域（ｎ型不純物拡散層）ＤＮ３と、ＱＭ２のドレイン領域としての半導体領域（ｎ型不純物拡散層）ＤＮ４と、ＱＭ１，ＱＭ２のソース領域としての半導体領域（ｎ型不純物拡散層）ＤＮＣとが形成されている。【００４１】
各半導体領域ＤＮ３，ＤＮ４，ＤＮＣは、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ−型半導体領域１７ａと、半導体領域１７ａよりも不純物濃度が高いｎ＋型半導体領域１９ａとにより形成されている。ｎ−型半導体領域１７ａは、サイドウォール１８ａの下のｐ型ウエル１３ａに形成され、ｎ＋型半導体領域１９ａは、ゲート電極１６ａおよびサイドウォール１８ａの外側のｐ型ウエル１３ａに形成されており、ｎ＋型半導体領域１９ａは、ｎ−型半導体領域１７ａの分だけチャネル領域から離間する位置のｐ型ウエル１３ａに形成されている。半導体領域ＤＮＣは、同一の素子活性領域に形成された隣り合うメモリセルトランジスタＱＭ１，ＱＭ２に共有されて共通のソース領域となっている。【００４２】
論理回路領域ＬＡＲＥに形成されたＭＩＳトランジスタＱＮも、ＱＭ１，ＱＭ２とほぼ同様の構成を有している。すなわち、ＱＮは、ｐ型ウエル１３ｂの表面のゲート絶縁膜１５ｂと、ゲート絶縁膜１５ｂ上のゲート電極１６ｂとを有しており、ゲート電極１６ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｂが形成されている。サイドウォール１８ｂの下のｐ型ウエル１３ｂ内にはｎ−型半導体領域１７ｂが形成され、ｎ−型半導体領域１７ｂの外側にはｎ−型半導体領域１７ｂよりも不純物濃度が高いｎ＋型半導体領域１９ｂが形成されている。ｎ−型半導体領域１７ｂおよびｎ＋型半導体領域１９ｂにより、ＱＮのＬＤＤ構造を有するソース・ドレイン領域（半導体領域）ＤＮ１，ＤＮ２が形成される。【００４３】
論理回路領域ＬＡＲＥに形成されたＭＩＳトランジスタＱＰは、ｎ型ウエル１４の表面のゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上のゲート電極１６ｃとを有しており、ゲート電極１６ｃの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｃが形成されている。サイドウォール１８ｃの下のｎ型ウエル１４内にはｐ−型半導体領域１７ｃが形成され、ｐ−型半導体領域１７ｃの外側にはｐ−型半導体領域１７ｃよりも不純物濃度が高いｐ＋型半導体領域１９ｃが形成されている。ｐ−型半導体領域１７ｃおよびｐ＋型半導体領域１９ｃにより、ＱＰのＬＤＤ構造を有するソース・ドレイン領域（半導体領域）ＤＰ１，ＤＰ２が形成される。【００４４】
ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）２５が形成されている。これにより、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。【００４５】
半導体基板１１上には、ゲート電極１６ａ，１６ｂ，１６ｃを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１は、例えば酸化シリコン膜などからなり、絶縁膜３１の上面は、メモリセル領域ＭＡＲＥと論理回路領域ＬＡＲＥとでその高さがほぼ一致するように、平坦に形成されている。絶縁膜３１には、コンタクトホール（開口部、接続孔）が形成されており、コンタクトホール内にはプラグ（コンタクト電極）３３が形成されている。プラグ３３は、コンタクトホールの底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３３ａと、導電性バリア膜３３ａ上にコンタクトホール内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）３３ｂとからなる。コンタクトホールおよびプラグ３３は、半導体領域ＤＮ１〜ＤＮ４，ＤＮＣ，ＤＰ１，ＤＰ２上や、図示はしないが、ゲート電極１６ａ，１６ｂ，１６ｃ上に形成されている。【００４６】
プラグ３３が埋め込まれた絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜３４が形成されており、絶縁膜３４に形成された配線溝（開口部）内に第１層配線としての配線（第１配線層）Ｍ１が形成されている。配線Ｍ１は、配線溝の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３６ａと、導電性バリア膜３６ａ上に配線溝内を埋め込むように形成されたタングステン膜などからなる主導体膜３６ｂとにより形成されている。配線Ｍ１は、プラグ３３を介して、半導体領域ＤＮ１〜ＤＮ４，ＤＮＣ，ＤＰ１，ＤＰ２や、ゲート電極１６ａ，１６ｂ，１６ｃなどと電気的に接続されている。メモリセル領域ＭＡＲＥにおいて、ＱＭ１，ＱＭ２のソース用の半導体領域ＤＮＣにプラグ３３を介して接続された配線Ｍ１は、ソース線ＳＬとなる。【００４７】
配線Ｍ１が埋め込まれた絶縁膜３４上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４１が形成されている。メモリセル領域ＭＡＲＥにおいて、絶縁膜４１にスルーホール（開口部、接続孔）が形成されており、スルーホール内にはプラグ（コンタクト電極）４３が形成されている。プラグ４３は、スルーホールの底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜４３ａと、導電性バリア膜４３ａ上にスルーホール内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）４３ｂとからなる。このプラグ４３は、後述するメモリ素子ＲＭに接続され、その下部電極ＴＰとして機能する。スルーホールおよびプラグ４３（下部電極ＴＰ）は、配線Ｍ１のうち、メモリセル領域ＭＡＲＥにおけるＱＭ１，ＱＭ２のドレイン用の半導体領域ＤＮ３，ＤＮ４にプラグ３３を介して接続された配線Ｍ１上に形成され、これと電気的に接続されている。【００４８】
メモリセル領域ＭＡＲＥにおいて、プラグ４３が埋め込まれた絶縁膜４１上に、はがれ防止膜（界面層）５１と、はがれ防止膜５１上の記録層（相変化膜、カルコゲナイド層）５２と、記録層５２上の上部電極膜（上部電極）５３とからなるメモリ素子ＲＭが形成されている。すなわち、メモリ素子ＲＭは、はがれ防止膜５１、記録層５２および上部電極膜５３からなる積層パターンにより形成されている。【００４９】
はがれ防止膜５１は、プラグ４３が埋め込まれた絶縁膜４１と記録層５２との間に介在して両者の密着性（接着性）を向上させ、記録層５２が剥がれるのを防止するように機能することができる。また、はがれ防止膜５２は、記録層５２を加熱する発熱用の抵抗層として機能することもできる。はがれ防止膜５１は、例えば酸化タンタル（例えばＴａ２Ｏ５）などからなり、その膜厚は、例えば０．５〜５ｎｍ程度とすることができる。なお、はがれ防止膜５１は、形成する方が望ましいが、場合によってはその形成を省略することも可能である。この場合、プラグ４３が埋め込まれた絶縁膜４１上に直接的に記録層５２が形成される。【００５０】
記録層５２は、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能であり、２状態間の抵抗値の違いを利用して情報を記憶する機能を備える。記録層５２は、例えば、インジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を適当な組成比で含む相変化材料（カルコゲナイド）からなる。詳細は後述するが、この記憶層５２は、例えば、インジウム（Ｉｎ）（またはガリウム（Ｇａ））の濃度が上部電極５３側と下部電極ＴＰ側とで異なる構成となっている。【００５１】
上部電極膜５３は、金属膜のような導電体膜からなり、例えばタングステン（Ｗ）膜またはタングステン合金膜などにより形成することができ、その膜厚は、例えば５０〜２００ｎｍ程度とすることができる。上部電極膜５３は、後述するプラグ６４と記憶層５２とのコンタクト抵抗の低減や、プラグ６４に伴うスルーホール形成後、導電性バリア膜６７ａを形成する際に、記録層５２が昇華するのを防止するように機能することができる。【００５２】
メモリ素子ＲＭの下部（はがれ防止膜５１の下面）は、プラグ４３と電気的に接続され、プラグ４３、配線Ｍ１およびプラグ３３を介して、メモリセル領域ＭＡＲＥにおけるメモリセルトランジスタＱＭ１，ＱＭ２のドレイン領域ＤＮ３，ＤＮ４に電気的に接続されている。従って、プラグ４３は、記録層５２の下面側と電気的に接続されている。【００５３】
また、絶縁膜４１上には、メモリ素子ＲＭを覆うように、絶縁膜６１と、絶縁膜６１上の絶縁膜（層間絶縁膜）６２とが形成されている。すなわち、上部電極膜５３の上面上および記録層５２等の側壁上を含めて絶縁膜６１が形成され、その絶縁膜６１上に層間絶縁膜として絶縁膜６２が形成されている。絶縁膜６１の膜厚は、絶縁膜６２の膜厚（例えば数百ｎｍ）よりも薄く、例えば５〜２０ｎｍ程度とすることができる。絶縁膜６１は、例えば窒化シリコン膜からなり、絶縁膜６２は、例えば酸化シリコン膜からなる。絶縁膜６２の上面は、メモリセル領域ＭＡＲＥと論理回路領域ＬＡＲＥとでその高さがほぼ一致するように、平坦に形成されている。【００５４】
メモリセル領域ＭＡＲＥにおいて、絶縁膜６１，６２にスルーホール（開口部、接続孔）が形成され、スルーホールの底部でメモリ素子ＲＭの上部電極膜５３の少なくとも一部が露出され、このスルーホール内にプラグ（コンタクト電極）６４が形成されている。プラグ６４は、スルーホールの底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６３内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）６７ｂとからなる。タングステン膜６７ｂの代わりにアルミニウム膜などを用いることもできる。スルーホールおよびプラグ６４は、メモリ素子ＲＭの上部に形成されており、プラグ６４はメモリ素子ＲＭの上部電極膜５３と電気的に接続されている。【００５５】
また、論理回路領域ＬＡＲＥにおいては、絶縁膜４１，６１，６２にスルーホール（開口部、接続孔）が形成され、スルーホールの底部で配線Ｍ１の上面が露出され、このスルーホール内にはプラグ（コンタクト電極）６６が形成されている。プラグ６６は、スルーホールの底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール内を埋め込むように形成されたタングステン膜（主導体膜）６７ｂとからなる。スルーホールおよびプラグ６６は、配線Ｍ１と電気的に接続されている。【００５６】
プラグ６４，６６が埋め込まれた絶縁膜６２上には、第２層配線としての配線（第２配線層）Ｍ２が形成されている。配線Ｍ２は、例えば、チタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜７１ａと、導電性バリア膜７１ａ上のアルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）７１ｂとからなる。アルミニウム合金膜７１ｂ上に導電性バリア膜７１ａと同様の導電性バリア膜を更に形成して配線Ｍ２を構成することもできる。【００５７】
ここで、メモリセル領域ＭＡＲＥにおける配線Ｍ２はビット線ＢＬとなり、このＢＬは、プラグ６４を介してメモリ素子ＲＭの上部電極膜５３に電気的に接続されている。従って、メモリセル領域ＭＡＲＥのビット線ＢＬを構成する配線Ｍ２は、プラグ６４、メモリ素子ＲＭ、プラグ４３、配線Ｍ１およびプラグ３３を介して、メモリセルトランジスタＱＭ１，ＱＭ２のドレイン領域ＤＮ３，ＤＮ４に電気的に接続されている。【００５８】
また、論理回路領域ＬＡＲＥにおいて、配線Ｍ２は、プラグ６６を介して配線Ｍ１と電気的に接続され、更にプラグ３３を介してＭＩＳトランジスタＱＮの半導体領域ＤＮ１やＭＩＳトランジスタＱＰの半導体領域ＤＰ２と電気的と接続されている。なお、絶縁膜６２上には、配線Ｍ２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。【００５９】
このような構成では、メモリ素子ＲＭと、これに接続されたメモリセルトランジスタＱＭ１，ＱＭ２とにより、相変化メモリのメモリセルが構成される。ＱＭ１，ＱＭ２のゲート電極１６ａは、ワード線ＷＬ（図２のワード線ＷＬ１〜ＷＬ４に対応）に電気的に接続される。メモリ素子ＲＭの一端は、プラグ６４を介して配線Ｍ２からなるビット線（図２のビット線ＢＬ１〜ＢＬ４に対応）に電気的に接続される。メモリ素子ＲＭの他端は、プラグ４３（下部電極ＴＰ）、配線Ｍ１およびプラグ３３を介して、ＱＭ１，ＱＭ２のドレイン用の半導体領域ＤＮ３，ＤＮ４に電気的に接続される。そして、ＱＭ１，ＱＭ２のソース用の半導体領域ＤＮＣは、プラグ３３を介して、図２のソース線ＳＬに電気的に接続されている。【００６０】
なお、本実施例では、相変化メモリのメモリセルトランジスタＱＭ１，ＱＭ２としてｎチャネル型のＭＩＳトランジスタを用いた場合について示しているが、その代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳトランジスタなどを用いることもできる。ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からＭＩＳトランジスタを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳトランジスタがより好適である。【００６１】
図４は、図３のメモリ素子周りの詳細な構成およびその効果の一例を模式的に示す説明図である。図５は、図４のメモリ素子に印加するパルスを示す説明図であり、（ａ）は印加するパルス形状、（ｂ）は印加パルスによる記憶層の温度変化を示すものである。図４に示すように、メモリ素子ＲＭは、原子配列の変化を起こすことによって情報を記憶する記憶層（カルコゲナイド層）５２と、記憶層５２の上面に形成された上部電極５３と、記憶層５２の下面に形成されたはがれ防止膜（界面層）５１から構成される。そして、このようなメモリ素子ＲＭにおけるはがれ防止膜５１の下面に、プラグ４３（下部電極ＴＰ）が接続されている。【００６２】
上部電極５３は、図３で述べたように、例えばタングステン（Ｗ）などで形成され、はがれ防止膜５１は、例えば酸化タンタル（例えばＴａ２Ｏ５）などで形成される。また、下部電極ＴＰは、導電性バリア膜４３ａと主導体膜４３ｂで構成され、導電性バリア膜４３ａは、例えばチタン（Ｔｉ）／窒化チタン（ＴｉＮ）の積層膜などで形成され、主導体膜４３ｂは、例えばタングステン（Ｗ）などで形成される。【００６３】
記憶層５２は、例えば、インジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を適当な組成比で含む相変化材料（カルコゲナイド）からなる。ここで、この記憶層５２は、インジウム（Ｉｎ）（またはガリウム（Ｇａ））の下部電極ＴＰ側の濃度が、上部電極５３側の濃度よりも高くなっていることが特徴となっている。その一例として、ここでは、例えば記憶層５２を２層構造とし、下部電極ＴＰ側の第１層５２ａをインジウム（Ｉｎ）濃度が高い膜で形成し、それに積層された上部電極５３側の第２層５２ｂを第１層５２ａよりもインジウム（Ｉｎ）濃度が低い（又はインジウム（Ｉｎ）を添加しない）膜で形成する。【００６４】
なお、記憶層５２は、２層構造に限らずそれ以上のｎ（≧２）層構造であってもよい。この場合、下部電極ＴＰ側から上部電極５３側に向けて、第１層、…、第（ｎ−１）層、第ｎ層を順に形成するものとして、第（ｎ−１）層の方が第ｎ層よりもインジウム（Ｉｎ）等の濃度が高い関係となる。また、上部電極５３側に向けて連続的にインジウム（Ｉｎ）等の濃度を低くするような構成であってもよい。この状態は、言い換えれば、前述したｎをかなり大きくした場合と等価である。さらに、前述した３族元素（インジウム（Ｉｎ）またはガリウム（Ｇａ））は、場合によっては２族元素である亜鉛（Ｚｎ）またはカドミウム（Ｃｄ）に置き換えることも可能である。【００６５】
このような記憶層５２を結晶状態（低抵抗状態）または非晶質状態（高抵抗状態）に遷移させるには、下部電極ＴＰを通じて、高抵抗状態に対応したリセットパルスまたは低抵抗状態に対応したセットパルスを記憶層５２に印加（通電）する。そうすると、これに伴うジュール熱でカルコゲナイド材料が加熱され、原子配列が変化し、結晶状態または非晶質状態になることで情報が記憶される。なお、印加するパルスは、一般的には、図５（ａ）に示すように、セットパルスがリセットパルスよりも時間が長く、電圧または電流が低い仕様となっている。【００６６】
高抵抗状態とするためにリセットパルスを印加すると、図５（ｂ）に示すように、ジュール熱によってカルコゲナイド材料が融点Ｔｍ以上に加熱され、溶融状態になる。パルスの遮断後は、溶融したカルコゲナイド材料は急冷されることになる。この際のカルコゲナイド材料の温度変化に示すように、パルス遮断後の冷却速度が十分に大きいと、液体状態のランダムな原子配列が凍結されて、図４の領域Ａ４，Ａ５を含む領域Ａ３以外の領域が非晶質状態となる。なお、領域Ａ３は、図３５で説明した領域Ａ１と同様に、初期からの結晶化領域である。この非晶質状態では記憶層５２は高抵抗であり、メモリ素子ＲＭは高抵抗状態となる。【００６７】
一方、低抵抗状態とするためにセットパルスを印加し、図５（ｂ）に示すように、ジュール熱によってカルコゲナイド材料が結晶化温度Ｔｃ以上の温度で一定時間保持されるようにすると、非晶質状態であった領域Ａ４，Ａ５を含む領域が結晶状態となる。この際、図４の構成例では、第２層５２ｂのインジウム（Ｉｎ）濃度が低いため、時系列的に早い段階で、この中の領域Ａ４においても原子配列変化（結晶化）が生じる。更に、記憶層５２の発熱し易い下部電極ＴＰ側の領域Ａ５から上部電極５３側に広がるように（領域Ａ４と繋がるように）原子配列変化（結晶化）が起こる。この結晶状態では、記憶層５２は非晶質状態に比べて低抵抗であり、メモリ素子ＲＭは低抵抗状態となる。【００６８】
なお、前述した図３５の記憶層５２０のように多成分系で形成される結晶が微細で互いに組成が異なるような場合、その界面では原子配列の乱れが大きく、非晶質状態よりも結晶状態の方が相対的に抵抗値が高いということも有り得る。しかしながら、図４の構成例では、第２層５２ｂの領域Ａ４が比較的大結晶粒で形成されるため、このような事態が生じ難くなる。【００６９】
このように、メモリ素子ＲＭに電流を流して（パルスを印加して）、カルコゲナイド材料の原子配列を変化させることにより、情報を記録することが出来る。記録情報の読み出しは、カルコゲナイド材料の状態を変化させないようにセットパルス・リセットパルスよりも低いレベルの電圧あるいは電流を印加して、メモリ素子ＲＭの抵抗値を読み出す。リセット時（高抵抗状態）の抵抗はセット時（低抵抗状態）よりも高く、例えばその比は１０〜１０００倍以上である。【００７０】
以上、図４のように、記憶層５２のインジウム（Ｉｎ）濃度を変化させることで、例えば次のような効果が得られる。まず、上部電極５３側のインジウム（Ｉｎ）濃度が低いため、セット時には、時系列的に早い段階で領域Ａ５に加えて領域Ａ４においても結晶化が生じる。したがって、セット時には、最近接間隔となる領域Ａ５と領域Ａ４の間（すなわち膜厚方向（縦方向））に電流が流れ易くなるため、図３５で述べたように膜面方向（横方向）に電流が流れることによる不具合を低減でき、安定したデータ保持特性を実現可能となる。【００７１】
また、図３５で述べたように、高温では、記憶層の原子配列が変化することで更なる高抵抗化が生じ、次のセット動作に影響を及ぼす恐れがあるが、図４の構成例では、その原子配列の変化が生じやすい箇所がインジウム（Ｉｎ）濃度が高い第１層５２ａに限定される。したがって、この第１層５２ａ部分で原子配列が変化しても、その領域自体が図３５の場合に比べて狭いことと、その領域がセット時に加熱され易い下部電極ＴＰ側であることなどから、次のセット動作にはさほど影響を与えずに済む。更に、非結晶状態から結晶状態への遷移時には、図３５の場合と比べて、領域Ａ４が早期に結晶化されるため早期に抵抗値が下がり、上部電極５３と下部電極ＴＰ間に高い電圧が比較的長い時間印加されるのを防止できる。したがって、Ｉｎイオン（プラスイオン）ＩＯＮ１の移動も起こり難くなり、偏析や構造の乱れによる高抵抗化の発生を抑制できる。【００７２】
以上のようなことから、安定したデータ保持特性を実現可能となる。また、記憶層５２の第１層５２ａにインジウム（Ｉｎ）が添加されているため、仮に高温時に第２層５２ｂが結晶化しても第１層５２ａは非晶質状態を維持できる。したがって、上部電極５３と下部電極ＴＰが低抵抗で繋がることはなく、高い耐熱性を実現できる。【００７３】
次に、カルコゲナイド材料に相変化が起きる場合のメカニズムについて図６を参照して説明する。図６は、カルコゲナイド材料の結晶化過程を模式的に示す説明図であり、（ａ）は結晶核生成型、（ｂ）は結晶成長型を示している。【００７４】
図６（ａ）に示す結晶核生成型とは、結晶核の成長速度は遅いが、数多くの結晶核が生成し、それらから多数の結晶粒が発生するタイプの材料である。この結晶核生成型の代表的材料は、Ｇｅ２Ｓｂ２Ｔｅ５などＧｅＴｅ−Ｓｂ２Ｔｅ３の擬２元系組成をベースとしたものがある。一方、図６（ｂ）に示す結晶成長型とは、新たな結晶核はほとんど形成されず、結晶の成長速度が速いため非晶質領域の周辺の結晶領域から結晶粒が伸びて結晶化が進行するものである。結晶成長型に属する材料は、Ｓｂ７０Ｔｅ３０共晶材料をベースとしており、例えば、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅが挙げられる。結晶核生成型、結晶成長型のいずれもＳｂ（アンチモン）とＴｅ（テルル）が含まれているが、前者はＴｅが主成分であるのに対し、後者はＳｂが主成分であり、この組成の違いによって結晶化のメカニズムが大きく異なることになる。【００７５】
相変化メモリや相変化光ディスクにおいては、相変化材料の物性がメモリとしての特性を決定づけるため、材料物性の改善を目的とした発明が、これまでにも数多く開示されている。先に例示したＡｇ−Ｉｎ−Ｓｂ−Ｔｅは光ディスク用相変化記録材料として広く用いられているが、この材料はＳｂ７０Ｔｅ３０共晶合金をベースとし、光学特性改善などのためにＡｇやＩｎを加えるという改良がなされたものである。【００７６】
つぎに、図４のように、記録層５２を組成が異なる２層からなるカルコゲナイド層で構成した場合を例として、その好ましい組成範囲を詳細に検討した結果について説明する。まず、第１層５２ａの耐熱性が高く、メモリ特性が良好な組成範囲を決めるために、記録層が１層の場合について好ましい組成範囲を検討した。図７は、図４における記憶層の組成範囲の一例を示す説明図である。図８は、図４におけるメモリ素子のリセット抵抗／セット抵抗比の組成依存性を示す説明図である。図９は、図４におけるメモリ素子のセット電圧の組成依存性を示す説明図である。図１０は、図４におけるメモリ素子の書換え可能回数の組成依存性を示す説明図である。図１１は、図４におけるメモリ素子の動作保証温度の組成依存性を示す説明図である。図１２は、図４における記憶層の組成範囲の他の一例を示す説明図である。なお、図８〜図１０の組成依存性は室温におけるものである。【００７７】
本検討で用いた記録層は、例えばインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を適当な組成比で含む相変化材料（カルコゲナイド材料）からなる。このような記憶層を含むメモリ素子ＲＭを作製したところ、その各特性の組成依存性は以下に示すようになり、望ましい組成として図７にハッチングで示す範囲が得られた。【００７８】
Ｉｎの含有量を変化させた場合、すなわち図７のＸ軸方向における組成依存性について説明する。図８に示すように、Ｉｎ量の増加とともにリセット抵抗／セット抵抗比が大きくなった。これは、リセット抵抗（非晶質状態の抵抗値）が上昇するのに対し、セット抵抗（結晶状態の抵抗値）の上昇効果はほとんど観測されないためである。特に、Ｉｎの組成が７％以上になると、室温におけるリセット抵抗／セット抵抗比が５００倍を超える。Ｉｎを含まない場合には抵抗比が１００倍程度であるが、Ｉｎを添加して、室温におけるリセット抵抗が５００倍以上になるようにすれば、１３０℃以上の高温の使用環境においてリセット抵抗の値が著しく低下した場合でも、１００倍以上の大きな抵抗比が保たれる。すなわち、高い耐熱性が得られることになる。なお、高抵抗状態の電気抵抗値は、室温において５ＭΩ以上、また、１３０℃において５００ｋΩ以上であった。【００７９】
一方、Ｉｎの組成が４０％まで増加すると、図９に示すように、セット動作に必要となるセット電圧が急激に大きくなり、実動作に問題が生じた。このように、Ｉｎの濃度が７原子％以下では、リセット抵抗の値が高くならず、また、データ保持特性も不十分なため、高温での動作信頼性（耐熱性）という効果は得られない。一方、Ｉｎの濃度が４０原子％より多くなると、低抵抗化が困難になり、セット動作に要する時間と電流量が大きくなるため、使用には不適当である。【００８０】
ＧｅおよびＳｂの含有量を変化させた場合、すなわち図７のＹ軸方向における組成依存性について説明する。ＧｅとＳｂの総量が１０原子％よりも少ないと、製造プロセスにおける耐熱性が著しく低下し、製造工程においてカルコゲナイド材料が昇華してしまい、プロセスを通すことが不可能であった。ＧｅやＳｂが少ない場合、イオン性の強いＩｎ−Ｔｅ結合が多くなるため、Ｔｅが昇華しやすくなるが、ＧｅやＳｂが適度に存在する場合は、共有結合性の強いＧｅ−Ｔｅ、Ｓｂ−Ｔｅ結合が形成されるため、Ｔｅの昇華が抑制されると考えられる。【００８１】
一方、ＧｅとＳｂの総量が４０原子％より多くなると、書換え可能回数が低下したり、リセット動作に必要な電流量が大きくなるなどの問題が生じる。特にＧｅの含有量が多い場合は、書換え可能回数が低下し、Ｓｂの含有量が多い場合はリセット動作に必要な電流量が大きくなるという問題があり、また、ＧｅとＳｂの含有量が同程度であってもその総量が４０原子％を超えると、リセット／セット抵抗比が小さくなるという問題がある。【００８２】
Ｔｅの含有量を変化させた場合、すなわち図７のＺ軸方向における組成依存性について説明する。図１０および図１１に示す結果は、ＧｅとＳｂの含有量が等量になるように調整した場合である。図１０に示すように、Ｔｅが４０原子％以下であると、１０万回以下の書換えでリセット動作が出来なくなる。一方、図１１に示すように、Ｔｅが６５原子％以上になると、動作保証温度が１３０℃以下となり要求が満たされなかった。このようにＴｅの含有量が少ないと、書換えに伴って相分離が進行し、リセット動作ができなくなり、多すぎると、高抵抗状態の安定性が不足し、十分なデータ保持特性が得られない。【００８３】
したがって、前述のように動作保証温度や書換え特性の組成依存性を詳細に調べたところ、図７のハッチングで示した範囲が望ましいという結論が得られた。すなわち、カルコゲナイド層（記憶層５２）内の第１層５２ａの望ましい組成範囲は、インジウムまたはガリウムの少なくともいずれか一方が、７原子％以上４０原子％以下であり、ゲルマニウムが、５原子％以上３５原子％以下であり、アンチモンが、５原子％以上２５原子％以下であり、テルルが、４０原子％以上６５原子％以下である。これによって、本実施例１では、高い温度になる使用環境や製造プロセスにおいても、優れたデータ保持特性を有し、かつ、適当な抵抗値を持つカルコゲナイドを用いたメモリ素子を実現することができる。【００８４】
また、図７ではＧｅとＳｂは２元素の濃度を合計した総量を示しているが、どちらの元素も同様の作用をもたらすものではないため、両方の元素が適切な範囲で含まれるように調整することが可能である。例えば、全体の構成元素のうち、ＧｅとＳｂの組成の総量が一定とした場合、Ｇｅの比率が多いと、相変化に伴う体積変化が大きく、多数回の書換えによって電極と相変化領域の界面に剥離が生じるため、書換え可能回数が制限されるという問題がある。一方、Ｓｂの比率が多いと、書換えに要する電流が大きくなる、リセット抵抗が低くなる、非晶質が不安定でデータ保持特性が悪化する、などの問題がある。この点を考慮してより望ましい組成範囲を示したものが図１２である。【００８５】
図１２には、各頂点の組成をＧｅＴｅ、Ｓｂ２Ｔｅ３、Ｉｎ２Ｔｅ３としたときの最適組成を示した。もちろん、Ｉｎの一部をＧａ、Ｔｅの一部をＳｅ、というように周期表の同族元素で置き換えても良い。図１２の組成範囲は、Ｔｅの濃度が５０〜６０原子％付近にある場合の、Ｇｅ、Ｓｂ、Ｉｎの組成について好ましい範囲を示している。ＮａＣｌ構造の骨格は原子半径の大きいＴｅによって構成されるため、Ｔｅ濃度がこの組成付近にあれば、多数回の書換えを行なっても、他成分の析出や相分離が起こりにくく、高い信頼性が得られると考えられる。【００８６】
図１２に示す組成範囲において、ＧｅＴｅが高濃度になると、多数回の書換えによってカルコゲナイド材料と電極との界面で剥離が生じ、書換え回数が１０万回以下に制限されるため、不適当である。Ｓｂ２Ｔｅ３の濃度が高くなると、リセット抵抗が低くなる、リセット動作に必要な電流量が大きくなる、データ保持特性が悪化する、などの問題が生じ、Ｓｂ２Ｔｅ３の濃度が少なくなると、セット動作に必要な電流量が大きくなる、という問題が生じる。また、Ｉｎ２Ｔｅ３が低濃度になると、抵抗比が５００倍以下と小さくなり、高濃度になると、セット動作に必要な時間や電流量が大きくなる。以上の点を考慮し、望ましい範囲として図１２にハッチングで示した領域が得られる。図１２の組成範囲のうち１番右下の点が最もＩｎ含有量が少ない組成で、約１０．５原子％の含有量である。【００８７】
なお、上記では、１層構造の記憶層を用いた場合の検討結果を示したが、この検討結果は図４に示したような２層構造にした場合にも適用することができる。すなわち、図４の記憶層５２の中の第１層５２ａにおいては、上記のように１層構造で決めた組成範囲が最適となることを確認した。また、記憶層におけるＩｎの濃度を膜厚方向に変化させ、図４の下部電極ＴＰ側の第１層５２ａを上記で最適化した組成とし、その上部の第２層５２ｂを第１層５２ａのＩｎ濃度よりも５原子％以上低い濃度とすると、２６０℃で３分の耐熱性が得られた。この際に、第１層５２ａの膜厚は、１０ｎｍ以上４０ｎｍ以下の範囲で上記の耐熱性が得られた。第１層５２ａの膜厚が上記より薄過ぎると結晶化する領域が第２層５２ｂを含めカルコゲナイド層の大部分となるため、耐熱性が不足する恐れがあり、また、厚過ぎると第２層５２ｂが無い場合と同様に膜面方向に電流が流れやすくなり、素子間の特性ばらつきなどの不具合の原因になる。第１層と第２層の境界が明確である場合、膜厚比は、第１層が１に対し、第２層が０．５以上５以下である比率の時、良好な結果が得られる。これよりも第２層の膜厚比率が小さいと２層化した効果が顕著でない。また、これよりも第２層の膜厚比率が大きいと第２層が結晶化した時、第１層に電圧がかかり過ぎ、破壊が起こりやすい。【００８８】
第１層５２ａと第２層５２ｂを含めた全体の膜厚の好ましい範囲は、３０ｎｍ以上１５０ｎｍ以下であった。第１層５２ａと第２層５２ｂの境界は明確であっても、明確でなくても（すなわち徐々に組成が変化していても）良い。上部の第２層５２ｂの２族または３族元素の膜厚方向の平均含有量を０原子％から１５原子％以下とし、両者の平均含有量の差を５原子％以上とするのが良い。第２層５２ｂのＩｎ含有量が１５原子％より多い場合や含有量の差が上記より小さい場合は、図４で述べたような２層構造した際の各種効果が顕著に得られない。【００８９】
また、図４の記憶層５２全体の平均組成という観点で見ると、Ｉｎ濃度が低いかＩｎを含まない、例えばＧｅ−Ｓｂ−Ｔｅ組成の第２層５２ｂが有ることにより、前述した第１層５２ａの最適組成範囲よりＩｎ含有量が少なくなり、次の範囲が特に好ましいと言える。すなわち、平均組成は、Ｉｎが３原子％以上２０原子％以下であり、Ｇｅが１０原子％以上２５原子％以下であり、Ｓｂが１０原子％以上２５原子％以下であり、Ｔｅが４５原子％以上６５原子％以下の範囲である。さらに、Ｉｎの平均含有量のより好ましい範囲は７原子％以上１５原子％以下の範囲である。ＩｎをＧａで置き換えた場合もほぼ同様であるが、製膜装置内でＧａが遊離した場合低融点のため液状化するのが難点である。【００９０】
また、他の検討結果として、第１層５２ａと第２層５２ｂの界面に１ｎｍ以上５ｎｍ以下の高融点材料層を設けて、層間の相互拡散を防止すると、多数回書換えによる耐熱性のゆるやかな低下を防止することができた。高融点材料層としては、例えば５酸化タンタルなどの酸化物や、窒化タンタルや、窒化シリコンなどの窒化物や、炭化シリコン（シリコンカーバイド）などの炭素化物などが適用できる。【００９１】
本実施例では、ＧａまたはＩｎの少なくともいずれか一方と、Ｇｅと、Ｓｂと、Ｔｅとからなるカルコゲナイド材料が示されているが、これら元素の一部を他の元素で置き換えることも可能である。例えば、Ｔｅの一部をＳｅ（セレン）で置き換えても良い。Ｓｅは、データ保持特性が向上する、ハンダ付け工程により長時間耐える、製造プロセス中の酸化を防止する、という効果がある。一方、Ｓｅの含有量がＴｅの１／５程度を超えると、セット動作に必要となる時間が５μｓ以上と長くなる。したがって、この問題が生じない範囲で、用途に応じた適切な含有量を選択して用いる必要がある。【００９２】
また、セット動作を高速化する目的で、Ｇｅの一部または全部を置き換えてＳｎ、Ｐｂのうちの少なくとも１元素を含ませ、Ｓｂの一部または全部を置き換えてＢｉを含ませてもよい。これらの元素は、リセット状態のハンダリフロー耐性を維持したまま、セット動作の高速化が可能になるため、前述したような各種効果を妨げることはない。ただし、リセット状態の保持寿命は若干短くなる。その他にも、Ｈ、Ｂ、Ｃ、Ｏ、Ｓｉ、Ｐ、Ｓ、Ａｓ、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｈ、Ｐｄを１０原子％以下含んでも良い。これらの元素の添加は、書換え可能回数の向上が期待できる。【００９３】
つぎに、図３の半導体装置の製造工程について、図面を参照して説明する。図１３〜図２３は、本実施例１の半導体装置の製造工程中の要部断面図である。まず、公知の製造方法を用いて、図１３に示すようなＭＩＳトランジスタを形成する。図１３においては、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁体からなる素子分離領域１２を形成される。素子分離領域１２を形成することにより、半導体基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。【００９４】
半導体基板１１の主面には、ｐ型ウエル１３ａ，１３ｂとｎ型ウエル１４が形成される。このうち、ｐ型ウエル１３ａはメモリセル領域ＭＡＲＥに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は論理回路領域ＬＡＲＥに形成される。また、例えば熱酸化法などを用いて、ｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の表面に薄い酸化シリコン膜や酸窒化シリコン膜などからなるゲート絶縁膜用の絶縁膜１５が形成される。絶縁膜１５の膜厚は、例えば１．５〜１０ｎｍ程度とすることができる。絶縁膜１５上には、低抵抗の多結晶シリコン膜などからなるゲート電極１６ａ，１６ｂ，１６ｃが形成される。なお、成膜時または成膜後に不純物をドーピングすることにより、ゲート電極１６ａ，１６ｂはｎ型不純物が導入された多結晶シリコン膜とし、ゲート電極１６ｃはｐ型不純物が導入された多結晶シリコン膜とする。【００９５】
また、ｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａの両側の領域にｎ−型半導体領域１７ａが形成され、ｐ型ウエル１３ｂのゲート電極１６ｂの両側の領域にｎ−型半導体領域１７ｂが形成される。また、ｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃの両側の領域にｐ−型半導体領域１７ｃが形成される。ゲート電極１６ａ，１６ｂ，１６ｃの側壁上には、例えば、半導体基板１１上に酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによってサイドウォール１８ａ，１８ｂ、１８ｃが形成される。【００９６】
また、ｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａおよびサイドウォール１８ａの両側の領域にｎ＋型半導体領域１９ａを形成され、ｐ型ウエル１３ｂのゲート電極１６ｂおよびサイドウォール１８ｂの両側の領域にｎ＋型半導体領域１９ｂが形成される。ｎ型ウエル１４のゲート電極１６ｃおよびサイドウォール１８ｃの両側の領域には、ｐ型の不純物をイオン注入することなどにより、ｐ＋型半導体領域１９ｃが形成される。そして、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、これらの表面に、それぞれ金属シリサイド層２５が形成される。このようにして、図１３の構造が得られる。【００９７】
次に、図１４に示されるように、半導体基板１１上にゲート電極１６ａ，１６ｂ，１６ｃを覆うように絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば酸化シリコン膜などからなる。絶縁膜３１を複数の絶縁膜の積層膜により形成することもできる。絶縁膜３１の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜３１の上面を平坦化する。次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホールを形成する。コンタクトホールの底部では、半導体基板１１の主面の一部、例えば半導体領域ＤＮ１〜ＤＮ４，ＤＮＣ，ＤＰ１，ＤＰ２（それらの金属シリサイド層２５）の一部やゲート電極１６ａ，１６ｂ，１６ｃ（それらの金属シリサイド層２５）の一部などが露出される。【００９８】
次に、このコンタクトホール内に、プラグ３３を形成する。この際、例えば、コンタクトホールの内部を含む絶縁膜３１上に導電性バリア膜３３ａをスパッタリング法などによって形成した後、タングステン膜３３ｂをＣＶＤ法などによって導電性バリア膜３３ａ上に形成し、絶縁膜３１上の不要なタングステン膜３３ｂおよび導電性バリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール内に残存して埋め込まれたタングステン膜３３ｂおよび導電性バリア膜３３ａからなるプラグ３３を形成することができる。【００９９】
次に、図１５に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、絶縁膜３４を形成する。それから、フォトリソグラフィ法を用いて絶縁膜３４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３４をドライエッチングすることにより、絶縁膜３４に配線溝を形成する。この配線溝の底部では、プラグ３３の上面が露出される。なお、配線溝のうち、メモリセル領域ＭＡＲＥのＱＭ１，ＱＭ２のドレイン領域（半導体領域ＤＮ３，ＤＮ４）上に形成されたプラグ３３を露出する配線溝３５は、溝状のパターンではなく、そこから露出するプラグ３３の平面寸法よりも大きな寸法の孔（接続孔）状のパターンとして形成するができる。【０１００】
次に、この配線溝内に配線Ｍ１を形成する。この際、例えば、配線溝の内部（底部および側壁上）を含む絶縁膜３４上に導電性バリア膜３６ａをスパッタリング法などにより形成後、その上に、タングステン膜などからなる主導体膜３６ｂをＣＶＤ法などによって形成し、絶縁膜３４上の不要な主導体膜３６ｂおよび導電性バリア膜３６ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、配線溝３５内に残存して埋め込まれた主導体膜３６ｂおよび導電性バリア膜３６ａからなる配線Ｍ１を形成することができる。なお、配線Ｍ１は、上記のような埋め込みタングステン配線に限定されず種々変更可能であり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることもできる。【０１０１】
次に、図１６に示されるように、配線Ｍ１が埋め込まれた絶縁膜３４上に、絶縁膜（層間絶縁膜）４１を形成する。続いて、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１をドライエッチングすることにより、絶縁膜４１にスルーホール（開口部、接続孔）を形成する。このスルーホールは、メモリセル領域ＭＡＲＥに形成され、スルーホールの底部では、ＱＭ１，ＱＭ２の半導体領域ＤＮ３，ＤＮ４に対応する配線Ｍ１の上面が露出される。【０１０２】
次に、スルーホール内に、プラグ４３を形成する。この際、例えば、スルーホールの内部を含む絶縁膜４１上に導電性バリア膜４３ａをスパッタリング法などによって形成後、その上に、タングステン膜４３ｂをＣＶＤ法などによって形成し、絶縁膜４１上の不要なタングステン膜４３ｂおよび導電性バリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール内に残存して埋め込まれたタングステン膜４３ｂおよび導電性バリア膜４３ａからなるプラグ４３を形成することができる。このように、プラグ４３は、絶縁膜４１に形成された開口部（スルーホール）に導電体材料を充填して形成される。【０１０３】
なお、本実施例では、タングステン膜４３ｂを用いてスルーホール内を埋め込んでプラグ４３を形成したが、ＣＭＰ処理したときのプラグ４３の上面の平坦性が高くなるような金属（ＣＭＰ平坦性のよい金属）の膜をタングステン膜４３ｂの代わりに用いることもできる。例えば、上記ＣＭＰ平坦性のよい金属として、結晶粒径の小さいモリブデン（Ｍｏ）膜をタングステン膜４３ｂの代わりに用いることができる。上記ＣＭＰ平坦性のよい金属には、プラグ４３の上面の凹凸により生じる電界集中による記録層５２の局所的な相変化を抑える効果がある。その結果、メモリセル素子の電気特性の均一性、書き換え回数信頼性および耐高温動作特性をより向上させることができる。【０１０４】
次に、図１７に示されるように、プラグ４３が埋め込まれた絶縁膜４１上に、はがれ防止膜５１、記録層５２および上部電極膜５３を順に形成（堆積）する。はがれ防止膜５１の膜厚（堆積膜厚）は、例えば０．５〜５ｎｍ程度、記録層５２の膜厚（堆積膜厚）は、例えば５０〜１５０ｎｍ程度、上部電極膜５３の膜厚（堆積膜厚）は、例えば５０〜２００ｎｍ程度である。【０１０５】
ここで、記録層５２を形成する際には、例えば、Ａｒ、Ｘｅ、Ｋｒなどの不活性ガスと、２種類のターゲットとを用いたスパッタリング法などを適用する。まず、１層目として、例えばＩｎ３０Ｇｅ１０Ｓｂ１０Ｔｅ５０層を膜厚１０〜４０ｎｍ程度形成し、その上に、２層目としてＧｅ２Ｓｂ２Ｔｅ５層を膜厚４０〜１１０ｎｍ程度形成する。なお、２層目は、Ｇｅ２Ｓｂ２Ｔｅ５層の代わりに、Ｉｎ３０Ｇｅ１０Ｓｂ１０Ｔｅ５０層よりもＩｎ濃度が低い例えばＩｎ１０Ｇｅ１５Ｓｂ２０Ｔｅ５５層などを形成してもよい。この場合、上部の結晶化がやや困難になる可能性があるが、Ｇｅ２Ｓｂ２Ｔｅ５層を用いた場合に近い程度の効果を得ることができる。また、２ターゲットを同時にスパッタリング可能なスパッタ装置を用いる場合は、２層の境界部分で組成を滑らかに変化させても良い。【０１０６】
次に、図１８に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、はがれ防止膜５１、記録層５２および上部電極膜５３からなる積層膜をパターニングする。これにより、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンからなるメモリ素子ＲＭが、プラグ４３が埋め込まれた絶縁膜４１上に形成される。はがれ防止膜５１を、上部電極膜５３および記録層５２をドライエッチングする際のエッチングストッパ膜として用いることもできる。【０１０７】
次に、図１９に示されるように、絶縁膜４１上に、メモリ素子ＲＭを覆うように、絶縁膜（エッチングストッパ膜）６１を形成する。これにより、上部電極膜５３の上面上および記録層５２の側壁（側面）上や、それ以外の絶縁膜４１上に絶縁膜６１が形成されている状態となる。絶縁膜６１としては、記録層５２が昇華しない温度（例えば４００℃以下）で成膜できる材料膜を用いることが好ましい。例えば、絶縁膜６１として窒化シリコン膜を用いれば、プラズマＣＶＤ法などを用いて記録層５２が昇華しない温度（例えば４００℃以下）で成膜できるので、より好ましく、これにより、絶縁膜６１の成膜時の記録層５２の昇華を防止できる。【０１０８】
次に、図２０に示されるように、絶縁膜６１上に層間絶縁膜としての絶縁膜（層間絶縁膜）６２を形成する。従って、絶縁膜６２は、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターン（メモリ素子５４）を覆うように、絶縁膜６１上に形成される。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。その後、絶縁膜６２上に、フォトリソグラフィ法を用いてフォトレジストパターンを形成する。そして、フォトレジストパターンをエッチングマスクとして、絶縁膜６２をドライエッチングすることにより、絶縁膜６２にスルーホール（開口部、接続孔）６５ａを形成する。【０１０９】
この絶縁膜６２のドライエッチングの際には、絶縁膜６１（窒化シリコン）よりも絶縁膜６２（酸化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６２のエッチング速度（エッチレート）が絶縁膜６１のエッチング速度よりも大きくなる条件）でドライエッチングを行い、絶縁膜６１をエッチングストッパ膜として機能させる。このドライエッチングは、例えば酸化シリコンからなる絶縁膜６２はエッチングされるが、エッチングストッパとしての絶縁膜６１はエッチングされない、例えば選択比１０以上のエッチング方法を用いる。この段階では、スルーホール６５ａの底部では、絶縁膜６１が露出するが、絶縁膜６１がエッチングストッパとして機能するので、スルーホール６３の底部で絶縁膜６１が露出した状態でエッチングが停止し、メモリ素子５４の上部電極膜５３は露出しない。【０１１０】
それから、図２１に示されるように、絶縁膜６２（酸化シリコン）よりも絶縁膜６１（窒化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６１のエッチング速度が絶縁膜６２のエッチング速度よりも大きくなる条件）でドライエッチングを行い、スルーホール６５ａの底部で露出する絶縁膜６１をドライエッチングして除去する。これにより、スルーホール６５ａの底部では、メモリ素子ＲＭの上部電極膜５３の少なくとも一部が露出される。このドライエッチングは、異方性のドライエッチングにより行うことが好ましい。その後、フォトレジストパターンを除去する。【０１１１】
次に、図２２に示されるように、フォトリソグラフィ法を用いて絶縁膜６２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜６２，６１，４１をドライエッチングすることによりスルーホール（開口部、接続孔）を形成し、論理回路領域ＬＡＲＥに形成された配線Ｍ１の上面を露出される。その後、フォトレジストパターンは除去する。次に、このＬＡＲＥのスルーホール内と、前述したスルーホール６５ａ内に、プラグ６４，６６を形成する。この際、例えば、スルーホールの内部を含む絶縁膜６２上に導電性バリア膜６７ａをスパッタリング法などによって形成した後、この上に、タングステン膜６７ｂをＣＶＤ法などによって形成し、絶縁膜６２上の不要なタングステン膜６７ｂおよび導電性バリア膜６７ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、各スルーホール内に埋め込まれたプラグ６４，６６が形成される。なお、タングステン膜６７ｂの代わりに、アルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）などを用いることもできる。【０１１２】
次に、図２３に示されるように、プラグ６４，６６が埋め込まれた絶縁膜６２上に、第２層配線として配線Ｍ２を形成する。例えば、プラグ６４，６６が埋め込まれた絶縁膜６２上に、導電性バリア膜７１ａとアルミニウム膜またはアルミニウム合金膜７１ｂとをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線Ｍ２を形成することができる。配線Ｍ２は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線または銅配線（埋込銅配線）などとすることもできる。【０１１３】
その後、絶縁膜６２上に、配線Ｍ２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。そして、４００℃〜４５０℃程度の水素アニールが行われた後に、半導体装置（半導体メモリ装置）が完成する。【０１１４】
ところで、耐熱性の確保に向けた、本実施例１とは別の方式として、カルコゲナイド層の膜厚低減により、リセット状態の高温保持でも高抵抗化の問題を起こり難くするような方式が挙げられる。この方式を用いると、電流が膜厚方向に流れやすくなり、プラグ外縁上部での正常な結晶化以外の原子配列変化の影響が出にくくなると考えられる。しかしながら、薄膜化の場合、薄くするほど動作可能な素子の歩留まりがどんどん悪くなる傾向にある。本実施例１の場合は、カルコゲナイド層の上部（例えば第２層５２ｂ）が容易に結晶化して低抵抗化することにより薄膜化と同様な効果が得られ、膜厚自体は厚いので動作歩留まり低下も起こらない。【０１１５】
また、前述したカルコゲナイド層の膜厚を低減する方式では、セット電圧を低減できることが期待されたが、実際には殆ど低減できていない。一方、本実施例１の場合、第２層５２ｂの例である無添加ＧｅＳｂＴｅ膜は、セット電圧が低いので先に結晶化し、界面のホール蓄積が電位勾配を大きくしてＩｎを多く含む第１層５２ａにも低電圧セット動作のきっかけとなる高効率のインパクトイオン化を誘発し、低電圧でセットできることが期待される。【０１１６】
また、カルコゲナイド材料層を成膜直後、またはその表面に２ｎｍ以上１５ｎｍ以下のタングステンまたはタングステン合金層を形成した後、１Ｗから４Ｗ程度の高パワーレーザ光ビームを長円形のビームスポットにして走査しながら照射し、結晶化を行う製造方法が知られている。この場合、本実施例１の記憶層５２では、光が入射する上部が結晶化しやすい組成になっていることにより、上部の結晶化にならって下まで立方格子のきれいな結晶になり、電流による初期結晶化が短時間で済む。なお、レーザ照射後は、残りの膜厚分の上部電極層が形成される。【０１１７】
以上、本実施例１の半導体装置を用いることによる代表的な効果を述べると、図４のように記憶層５２を少なくとも２層以上で構成し、その下部電極側の層に含まれる２族または３族元素の濃度を上部電極側の層よりも高くすることで、耐熱性が高く、安定したデータ保持特性を備えた半導体装置が実現可能となる。【０１１８】
（実施例２）
前述した実施例１におけるメモリ素子ＲＭの記憶層５２は、インジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくともいずれか一方と、ゲルマニウム（Ｇｅ）と、アンチモン（Ｓｂ）と、テルル（Ｔｅ）とを適当な組成比で含む相変化材料からなるものであった。本実施例２では、記憶層２２の構成元素の１０％以下を窒素で置き換えた場合について説明する。なお、構成元素の１０％以下を窒素に置き換える以外は、前述した実施例１と同様であるので重複箇所の説明は省略する。【０１１９】
インジウムまたはガリウムの少なくともいずれか一方と、ゲルマニウムと、アンチモンと、テルルとから構成されるカルコゲナイド材料（相変化材料）の構成元素を、窒素で置き換えた場合、高温におけるデータ保持特性が向上する、結晶粒が微細になり特性のバラツキが低減できる、などの利点がある。【０１２０】
本実施例２の半導体装置に含まれる記憶層は、例えば実施例１で述べたようにＡｒ、Ｘｅ、Ｋｒなどの不活性ガスを用いたスパッタリング法によって形成されるが、これら不活性ガスに窒素ガスを混合して形成される。図２４は、カルコゲナイド材料のスパッタリングの際に、例えばＡｒガスに窒素ガスを混合して膜を形成した場合における結晶化の活性化エネルギーを示すものである。図２４に示すように、窒素を添加すると、結晶化の活性化エネルギーが低下していく。これは高い温度での結晶化が抑制されているためである。なお、動作温度領域でのデータ保持特性が劣化しているわけではない。【０１２１】
したがって、当該記憶層では、通常の動作温度領域でのデータ保持特性は保たれつつ、それよりも高温でのデータ保持寿命が向上している。そうすると、例えば、実使用環境温度よりも高温になる実装工程の際に、熱負荷に耐えるための効果がもたらされる。ただし、窒素の量が多すぎると、書換えによる特性の変化が大きいため、１０％以下にすることが適切である。なお、記憶層内の第１層と第２層の窒素含有量は同じで良いが、差を付けるとしたら、第１層の含有量を第２層の含有量の１．５倍以上５倍以下とすると、耐熱性の面でより好ましい。【０１２２】
（実施例３）
本実施例３の半導体装置は、前述した実施例１または２の半導体装置に対して、温度処理を行うものである。ここでは、実装工程における温度処理について図２５および図２６を参照して説明する。図２５は、ハンダリフロー工程における温度プロファイルを示す説明図である。図２６は、ハンダリフロー工程の前熱処理を行った場合のデータ保持特性を示す説明図である。【０１２３】
メモリ素子ＲＭを備えたマイクロコンピュータなどの半導体装置を実装するには、例えば、ハンダリフロー工程が行われる。鉛フリーハンダを用いる場合、リフロープロセスの温度は最高で２６０℃程度であって、メモリ素子ＲＭを備えた半導体装置は、通常の動作環境をはるかに越えるような高温の環境にさらされることになる。【０１２４】
しかしながら、図２５に示すように、カルコゲナイド材料（相変化材料）の結晶化温度を超えない範囲で比較的高い温度で一定時間保持すると、高抵抗状態がさらに安定化する。これは、結晶核生成サイトが不活性になるため、結晶化が進行しにくいためである可能性があり、データ保持特性がより向上するという特徴をもっている。【０１２５】
図２６は、鉛フリーハンダリフローによる実装工程において、１８０℃で９０秒一旦保持して２６０℃まで昇温したものと、保持しないで２６０℃まで昇温したものの２つのサンプルについて、リセット状態の抵抗が初期値から低下していく様子が示されている。図２６に示すように、実装工程を通したサンプルの方が低抵抗化しにくいという結果が得られた。したがって、記憶層の結晶化温度より低いと考えられる相対的に低い温度で一定時間保持した後、結晶化温度以上のピーク温度まで昇温する温度プロファイルの環境に置かれた半導体装置は、実装工程に適したメモリ素子ＲＭを備えていることなる。【０１２６】
本実施例３によれば、ハンダリフロー工程でもメモリ状態を保持し、高い温度においても大きな抵抗比と優れたデータ保持特性を有する高信頼の半導体装置を実現できる。また、本実施例３の半導体装置は、例えば、自動車エンジン制御用マイコンなど、高温となる環境でも使用することが出来る。【０１２７】
（実施例４）
図２７は、本発明の実施例４による半導体装置において、その構成例を示す回路図である。本実施例４の回路構成は、実施例１および実施例２で述べたカルコゲナイド材料からなる記憶層やその製造プロセスを用いたメモリアレイ構成の一例であり、下部電極に対して上部電極側に高い電圧を印加して動作させることが特徴となっている。図２７の半導体装置は、メモリアレイ、マルチプレクサＭＵＸ、ロウ（行）デコーダＸＤＥＣ、カラム（列）デコーダＹＤＥＣ、プリチャージ回路ＰＣ、センスアンプＳＡ、書換え回路ＰＲＧＭで構成される。【０１２８】
メモリアレイは、ワード線ＷＬ１〜ＷＬｍとビット線ＢＬ１〜ＢＬｎの各交点にメモリセルＭＣ１１〜ＭＣｍｎが配置された構成である。各メモリセルは、直列接続されたメモリ素子ＲＭとメモリセルトランジスタＱＭが、ビット線ＢＬと接地電圧ＶＳＳ端子との間に挿入され、メモリ素子ＲＭの一端がビット線ＢＬに接続される構成である。ここでメモリ素子ＲＭは、図４等で述べたような構成を備える。すなわち、ビット線ＢＬに図４の上部電極５３が接続され、メモリセルトランジスタＱＭの一端に図４の下部電極ＴＰが接続される。【０１２９】
ロウデコーダＸＤＥＣの出力信号であるワード線ＷＬは、メモリセルトランジスタＱＭのゲートに接続される。プリチャージ回路ＰＣ、センスアンプＳＡ、書換え回路ＰＲＧＭは、共通データ線ＣＤにそれぞれ接続される。プリチャージ回路ＰＣは、ハイレベル（ここでは、電源電圧ＶＤＤ）のプリチャージ起動信号ＰＣＥにより活性化されて、共通データ線ＣＤを読出し電圧ＶＲＤ（電圧レベルは後述）に駆動する。【０１３０】
マルチプレクサＭＵＸは、カラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴとで構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎと共通データ線ＣＤとの間に各々挿入された複数のＣＭＯＳ伝達ゲート（カラム選択スイッチ）ＣＳＷ１〜ＣＳＷｎで構成される。ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎのゲート電極には、カラムデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）がそれぞれ接続される。カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）のうちの一つが活性化されることにより、対応するＣＭＯＳ伝達ゲートが活性化されて、ビット線ＢＬ１〜ＢＬｎのうちの一つが共通データ線ＣＤに接続される。【０１３１】
放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎと接地電圧ＶＳＳ端子との間にそれぞれ挿入されたＮＭＯＳトランジスタＭＮ１〜ＭＮｎで構成される。ＮＭＯＳトランジスタＭＮ１〜ＭＮｎのゲート電極には、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢがそれぞれ接続される。待機時において、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢが電源電圧ＶＤＤに保持されることにより、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎが導通して、ビット線ＢＬ１〜ＢＬｎが接地電圧ＶＳＳに駆動される。【０１３２】
このような構成により、図２８に示すような読出し動作が行われる。以下では、メモリセルＭＣ１１が選択されるものと仮定して説明する。まず、カラムデコーダＹＤＥＣで選択されたカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）に対応するカラム選択スイッチＣＳＷ１が導通することにより、ビット線ＢＬ１と共通データ線ＣＤが接続される。この時、活性化されているプリチャージ回路ＰＣによって、共通データ線ＣＤを介してビット線ＢＬ１が読出し電圧ＶＲＤにプリチャージされる。この読出し電圧ＶＲＤは記憶情報の破壊が起こらないように、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧レベルに設計される。【０１３３】
次に、電源電圧ＶＤＤとなっているプリチャージ起動信号ＰＣＥを接地電圧ＶＳＳに駆動して、プリチャージ回路ＰＣを非活性状態とする。さらに、ロウデコーダＸＤＥＣで選択されたワード線（ＷＬ１）上のメモリセルトランジスタＱＭが導通することにより、メモリセルＭＣ１１内に電流経路が形成されて、ビット線ＢＬ１および共通データ線ＣＤに読み出し信号が発生する。【０１３４】
選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通データ線ＣＤに出力される電圧は記憶情報によって差が出る。ここでは、記憶情報が‘１’の場合に、メモリセル内の抵抗値が低く、ビット線ＢＬ１および共通データ線ＣＤが接地電圧ＶＳＳに向かって放電されて、参照電圧ＶＲＥＦよりも低い電圧になるものとしている。一方、記憶情報が‘０’の場合に、メモリセル内の抵抗値が高く、ビット線ＢＬ１および共通データ線ＣＤがプリチャージ状態、すなわち読出し電圧ＶＲＤに保持されるものとしている。この差をセンスアンプＳＡで判別することにより、選択メモリセルの記憶情報が読み出される。最後に、カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）を非活性状態としてトランジスタＭＮ１を導通させることにより、ビット線ＢＬ１を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっているプリチャージ起動信号ＰＣＥを電源電圧ＶＤＤに駆動してプリチャージ回路ＰＣを活性化することにより、待機状態に戻る。【０１３５】
図２９は、図２７に示したメモリアレイの書込み動作を示している。以下でも、図２８と同様に、メモリセルＭＣ１１が選択されるものと仮定して説明する。まず、電源電圧ＶＤＤとなっているプリチャージ起動信号ＰＣＥを接地電圧ＶＳＳに駆動して、プリチャージ回路を非活性状態とする。続いて、カラムデコーダＹＤＥＣで選択されたカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）に対応するカラム選択スイッチＣＳＷ１が導通することにより、共通データ線ＣＤを介してビット線ＢＬ１と書込み回路ＰＲＧＭが接続される。次に、ロウデコーダＸＤＥＣで選択されたワード線（ＷＬ１）上のメモリセルトランジスタＱＭが導通することにより、メモリセルＭＣ１１内に電流経路が形成されて、ビット線ＢＬ１に書込み電流が流れる。【０１３６】
書込み回路ＰＲＧＭは、書込み電流とその印加時間が記憶情報に応じた値となるように設計されている。ここでは、記憶情報が‘０’の場合に、大きなリセット電流ＩＲを短時間印加するものとしている。一方、記憶情報が‘１’の場合に、リセット電流ＩＲよりも小さなセット電流ＩＳを、リセット電流よりも長い時間印加するものとしている。最後に、カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）を非活性状態としてトランジスタＭＮ１を導通させることにより、ビット線ＢＬ１を接地電圧ＶＳＳに駆動すると共に、接地電圧ＶＳＳとなっているプリチャージ起動信号ＰＣＥを電源電圧ＶＤＤに駆動してプリチャージ回路ＰＣを活性化することにより、待機状態に戻る。【０１３７】
以上、本実施例４では、実施例１および実施例２で述べたようなメモリ素子ＲＭを用いて図２７のような半導体装置を構成することで、耐熱性が高く、安定したデータ保持特性を備えた半導体装置を実現できる。また、メモリ素子ＲＭに対しては、前述した構成および動作のように、上部電極５３から下部電極ＴＰの向きの電界を印加して書換えを行うのが好ましい。この理由は、プラスイオン（例えばＩｎイオン）を下部の層（第１層５２ａ）に留めることが可能となるからである。これによって、記憶層５２における膜厚方向組成分布が安定に保持されるので、書換え回数を向上させることができ、より安定したデータ保持特性が実現可能となる。【０１３８】
（実施例５）
本実施例５では、前述した実施例４とは異なる回路構成とその動作の一例について説明する。図３０は、本発明の実施例５による半導体装置において、その構成例を示す回路図である。図３０に示す半導体装置は、前述した図２７と同様にｎ×ｍビットのメモリセルを有するメモリアレイ構成が示されている。メモリセルを構成する素子も同じように、メモリセルトランジスタＱＭとカルコゲナイド材料を用いた可変抵抗によるメモリ素子ＲＭである。本実施例５の特徴は、図２７では一本だったビット線をもう一本追加して、ビット線対とワード線との各交点にメモリセルを配置し、メモリ素子に対して逆方向の電圧を印加可能にした点にある。以下では、図２７と異なる点に注目しながら図３０に示した半導体装置の構成について説明する。【０１３９】
図３０に示す半導体装置は、メモリアレイ、マルチプレクサＭＵＸ、ロウ（行）デコーダＸＤＥＣ、カラム（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書換え回路ＰＲＧＭに加えて、共通放電回路ＣＤＣＣＫＴで構成される。メモリアレイは、ワード線ＷＬ１〜ＷＬｍとビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）との各交点にメモリセルＭＣ１１〜ＭＣｍｎが配置された構成である。各メモリセルは、直列接続されたメモリ素子ＲＭと選択トランジスタＱＭが、ビット線ＢＬ１Ｌ〜ＬＢｎＬとビット線ＢＬ１Ｒ〜ＢＬｎＲとの間に挿入された構成である。ここで、メモリ素子ＲＭは、図４等で述べたような構成を備え、ビット線ＢＬ１Ｌ〜ＢＬｎＬ側に図４の上部電極５３が接続され、メモリセルトランジスタＱＭの一端に図４の下部電極ＴＰが接続される。【０１４０】
読出し回路ＲＣ、書換え回路ＰＲＧＭ、共通放電回路ＣＤＣＣＫＴは、共通データ線対（ＣＤＬ、ＣＤＲ）にそれぞれ接続される。マルチプレクサＭＵＸ内のカラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴには、ビット線ＢＬ１Ｒ〜ＢＬｎＲに対応する部分が追加される。すなわち、カラム選択スイッチ列ＣＳＷＡには、ビット線ＢＬ１Ｒ〜ＢＬｎＲと共通データ線ＣＤＲとの間に各々挿入されたＣＭＯＳ伝達ゲート（カラム選択スイッチ）ＣＳＷ１Ｒ〜ＣＳＷｎＲが追加される。ＣＭＯＳ伝達ゲートＣＳＷ１〜ＣＳＷｎ，ＣＳＷ１Ｒ〜ＣＳＷｎＲのゲート電極には、カラムデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）がそれぞれ接続される。カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）のうちの一つが活性化されることにより、対応する一組のＣＭＯＳ伝達ゲートが活性化されて、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）のうちの一組が共通データ線対（ＣＤＬ、ＣＤＲ）に接続される。【０１４１】
放電回路ＤＣＣＫＴは、ビット線ＢＬ１Ｒ〜ＢＬｎＲと接地電圧ＶＳＳとの間にそれぞれ挿入されたＮＭＯＳトランジスタＭＮ１Ｒ〜ＭＮｎＲが追加される。ＮＭＯＳトランジスタＭＮ１Ｒ〜ＭＮｎＲのゲート電極には、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢがそれぞれ接続される。待機時において、カラム選択線ＹＳ１Ｂ〜ＹＳｎＢが電源電圧ＶＤＤに保持されることにより、ＮＭＯＳトランジスタＭＮ１Ｌ〜ＭＮｎＬ，ＭＮ１Ｒ〜ＭＮｎＲが導通して、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）が接地電圧ＶＳＳに駆動される。【０１４２】
図３１は、図３０の共通放電回路ＣＤＣＣＫＴ、読出し回路ＲＣ、書換え回路ＰＲＧＭの詳細な構成例を示す回路図である。共通放電回路ＣＤＣＣＫＴは、ＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２、ＮＯＲ回路ＮＲ１０１とで構成される。ＭＮ１０１は、共通データ線ＣＤＬと接地電圧ＶＳＳとの間に挿入され、ＭＮ１０２は、共通データ線ＣＤＲと接地電圧ＶＳＳとの間に挿入される。また、それぞれのゲート電極に、ＮＯＲ回路ＮＲ１０１の出力端子が接続される。【０１４３】
このＮＯＲ回路ＮＲ１０１の入力端子には、後述する読出し起動信号ＲＤと書換え起動信号ＷＴとがそれぞれ入力される。これらの信号は待機状態において、接地電圧ＶＳＳに保持されているので、トランジスタＭＮ１０１，ＭＮ１０２が導通することにより、共通データ線対（ＣＤＬ、ＣＤＲ）は接地電圧ＶＳＳに駆動される。一方、読出し動作の時は読出し起動信号ＲＤが電源電圧ＶＤＤに駆動され、書換え動作の時は書換え起動信号ＷＴが電源電圧ＶＤＤに駆動されるので、これらの動作の際にはトランジスタＭＮ１０１，ＭＮ１０２がカットオフされる。【０１４４】
読出し回路ＲＣは、ＮＭＯＳトランジスタＭＮ１１１，ＭＮ１１２、プリチャージ回路ＰＣ、センスアンプＳＡで構成される。プリチャージ回路ＰＣは、ノードＳＮＤにてセンスアンプＳＡと接続される。プリチャージ回路ＰＣは、ハイレベル（ここでは、電源電圧ＶＤＤ）のプリチャージ起動信号ＰＣＥにより活性化されて、ノードＳＮＤなどを読出し電圧ＶＲＤに駆動する。トランジスタＭＮ１１１は共通データ線ＣＤＬとセンスアンプＳＡとの間に、トランジスタＭＮ１１２は共通データ線ＣＤＲと接地電圧ＶＳＳとの間にそれぞれ挿入される。これらのトランジスタのゲート電極には、読出し起動信号ＲＤが入力される。【０１４５】
この読出し起動信号ＲＤは、前述したように待機状態において接地電圧ＶＳＳに保持されているので、この場合、トランジスタＭＮ１１１，ＭＮ１１２はカットオフされる。一方、読出し動作において、接地電圧ＶＳＳとなっている読出し起動信号ＲＤは電源電圧ＶＤＤに駆動されるので、トランジスタＭＮ１１１，ＭＮ１１２が導通することにより、共通データ線ＣＤＬがプリチャージ回路ＰＣおよびセンスアンプＳＡに接続され、共通データ線ＣＤＲが接地電圧ＶＳＳに接続される。以上の構成により、読出し動作では、共通データ線ＣＤＲからビット線ＢＬ１Ｒ〜ＢＬｎＲを介して、選択されたメモリセルにおけるトランジスタＱＭのソース電極が接地電圧ＶＳＳに駆動される。また、ビット線ＢＬ１Ｌ〜ＢＬｎＬから共通データ線ＣＤＬを介して、記憶情報に応じた読出し信号がセンスアンプＳＡに入力されることで、図２８と同様の読出し動作が可能となる。【０１４６】
書換え回路ＰＲＧＭは、共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲ、ＣＭＯＳ伝達ゲートＣＳＷ１５１，ＣＳＷ１５２、ＮＡＮＤ回路ＮＤ１５１、インバータ回路ＩＶ１５１で構成される。ＣＳＷ１５１は、共通データ線ＣＤＬと共通データ線駆動回路ＣＤＤＬとの間に挿入され、ＣＳＷ１５２は、共通データ線ＣＤＲと共通データ線駆動回路ＣＤＤＲとの間に挿入される。これらのゲート電極には、セット起動信号ＳＥＴＢとリセット起動信号ＲＳＴＢをＮＡＮＤ回路ＮＤ１５１とインバータ回路ＩＶ１５１とを用いてＡＮＤ演算した結果得られる書換え起動信号ＷＴとＷＴＢがそれぞれ接続される。【０１４７】
ここで、セット起動信号ＳＥＴＢとリセット起動信号ＲＳＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、書換え起動信号ＷＴが接地電圧ＶＳＳ、書換え起動信号ＷＴＢが電源電圧ＶＤＤに保持されることにより、共通データ線ＣＤＬ，ＣＤＲと共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲが遮断される。一方、書換え動作においては、セット起動信号ＳＥＴＢまたはリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されるので、ＷＴが電源電圧ＶＤＤに、ＷＴＢが接地電圧ＶＳＳに駆動され、ＣＳＷ１５１，ＣＳＷ１５２がそれぞれ導通することにより、共通データ線ＣＤＬ，ＣＤＲと共通データ線駆動回路ＣＤＤＬ，ＣＤＤＲが接続される。【０１４８】
共通データ線駆動回路ＣＤＤＬは、ＰＭＯＳトランジスタＭＰ１３１、ＮＭＯＳトランジスタＭＮ１３１，ＭＮ１３２、インバータ回路ＩＶ１３１で構成される。セット電圧ＶＳと接地電圧ＶＳＳとの間に、トランジスタＭＰ１３１とＮＭＯＳトランジスタＭＮ１３１を挿入して、そのドレイン電極をノードＮ１とする。このノードＮ１と伝達ゲートＣＳＷ１５１とを接続すると共に、ノードＮ１と接地電圧ＶＳＳとの間に、トランジスタＭＮ１３２を挿入する。【０１４９】
トランジスタＭＰ１３１のゲート電極には、セット起動信号ＳＥＴＢが接続される。セット動作において、電源電圧ＶＤＤとなっているセット起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されると、トランジスタＭＰ１３１が導通することにより、伝達ゲートＣＳＷ１５１を介して共通データ線ＣＤＬにセット電圧ＶＳが印加される。トランジスタＭＮ１３１のゲート電極には、リセット起動信号ＲＳＴＢをインバータ回路ＩＶ１３１で反転した信号が接続される。リセット動作において、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されると、トランジスタＭＮ１３１が導通することにより、伝達ゲートＣＳＷ１５１を介して共通データ線ＣＤＬに接地電圧ＶＳＳが印加される。トランジスタＭＮ１３２のゲート電極には、書換え起動信号ＷＴＢが接続される。この書換え起動信号ＷＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、トランジスタＭＮ１３２が導通することにより、ノードＮ１に接地電圧ＶＳＳが印加される。【０１５０】
共通データ線駆動回路ＣＤＤＲは、ＰＭＯＳトランジスタＭＰ１４１、ＮＭＯＳトランジスタＭＮ１４１，ＭＮ１４２、インバータ回路ＩＶ１４１で構成される。リセット電圧ＶＲと接地電圧ＶＳＳとの間に、トランジスタＭＰ１４１とＮＭＯＳトランジスタＭＮ１４１を挿入して、そのドレイン電極をノードＮ２とする。このノードＮ２と伝達ゲートＣＳＷ１５２とを接続すると共に、ノードＮ２と接地電圧ＶＳＳとの間に、トランジスタＭＮ１４２を挿入する。【０１５１】
トランジスタＭＰ１４１のゲート電極には、リセット起動信号ＲＳＴＢが接続される。リセット動作において、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されると、トランジスタＭＰ１４１が導通することにより、伝達ゲートＣＳＷ１５２を介して共通データ線ＣＤＲにリセット電圧ＶＲが印加される。トランジスタＭＮ１４１のゲート電極には、セット起動信号ＳＥＴＢをインバータ回路ＩＶ１４１で反転した信号が接続される。セット動作において、電源電圧ＶＤＤとなっているセット起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されると、トランジスタＭＮ１４１が導通することにより、伝達ゲートＣＳＷ１５２を介して共通データ線ＣＤＲに接地電圧ＶＳＳが印加される。トランジスタＭＮ１４２のゲート電極には、書換え起動信号ＷＴＢが接続される。この書換え起動信号ＷＴＢは、待機状態において電源電圧ＶＤＤに保持されるので、トランジスタＭＮ１４２が導通することにより、ノードＮ２に接地電圧ＶＳＳが印加される。【０１５２】
図３２は、図３１の書換え回路ＰＲＧＭを用いた書換え動作の一例を示す波形図である。図３２に示すように、書換え動作では、記憶情報に応じた向きの電流を選択したメモリセルに流すことができる。すなわち、記憶情報‘１’を書込むセット動作の場合、電源電圧ＶＤＤとなっているセット起動信号ＳＥＴＢが接地電圧ＶＳＳに駆動されることにより、トランジスタＭＰ１３１，ＭＮ１４１が導通状態となるので、選択されたメモリセルではメモリ素子ＲＭからトランジスタＱＭの向きに電流を流すことができる。これとは逆に、記憶情報‘０’を書込むリセット動作の場合、電源電圧ＶＤＤとなっているリセット起動信号ＲＳＴＢが接地電圧ＶＳＳに駆動されることにより、トランジスタＭＰ１４１，ＭＮ１３１が導通状態となるので、選択されたメモリセルではトランジスタＱＭからメモリ素子ＲＭの向きに電流を流すことができる。【０１５３】
ここで、リセット動作では、セット動作よりも大きなジュール熱を発生する必要がある。また、メモリ素子ＲＭ側がソース電極となるので、メモリセルトランジスタの基板バイアス降下を考慮する必要がある。このため、リセット電圧ＶＲは電源電圧ＶＤＤと同じか或いは低いが、リセット電流の絶対値がセット電流よりも大きくなるように、セット電圧ＶＳよりも高く設計されている。このようなリセット動作では、図２９と同様に短期間ではあるが、セット電流（ＩＳ）とは逆向きのリセット電流（−ＩＲ）を選択メモリセルＭＣ１１に流す。リセット電流の絶対値（｜−ＩＲ｜）は、セット電流（ＩＳ）よりも大きい。【０１５４】
以上、本実施例５では、実施例１および実施例２で述べたようなメモリ素子ＲＭを用いて図３０，図３１のような半導体装置を構成することで、耐熱性が高く、安定したデータ保持特性を備えた半導体装置を実現できる。さらに、書換え動作において、記憶情報に応じた向きに電圧を印加して電流を流すことにより、インジウムイオンの偏析を抑制でき、より安定したデータ保持特性を実現可能となる。【０１５５】
すなわち、セット動作においては、例えば、ビット線ＢＬ１Ｌを高電圧、ビット線ＢＬ１Ｒを低電圧に印加するので、図４では、メモリ素子ＲＭの上部電極５３から下部電極ＴＰの向きに電界が発生する。したがって、インパクトイオン化されたインジウム等の正のイオンは、下部電極ＴＰ付近に引き寄せられる。これとは逆に、リセット動作においては例えば、ビット線ＢＬ１Ｒを高電圧、ビット線ＢＬ１Ｌを低電圧に印加するので、図４では、下部電極ＴＰから上部電極５３の向きに電界が発生する。したがって、インジウム等の元素は、正にイオン化した元素については、電気力線に沿って、上部電極５３の方向に引き寄せられる。一方、融解による熱拡散で＋イオンが陽極方向に拡散するものもある。これらによって、書換え動作による元素の局在を回避することができ、書換え回数を向上させることが可能となる。すなわち、これらの効果により、本発明の膜厚方向組成分布は多数回書換えを繰り返しても安定に保持される。なお、熱拡散が少なく相対的にイオンが膜厚方向の一方に寄りやすいセット時に上部電極５３をプラスにし、リセット時に上部電極５３をマイナスとする電圧極性を選ぶことにより、Ｉｎなどの金属元素が第１層に多い組成分布を安定に保つことができる。【０１５６】
また、上記のようにセット状態からリセットする場合に逆電圧とすると（すなわちリセット時に下部電極ＴＰ側をプラスとすると）、電子は上部の原子配列が整った領域で加速されて下部に入るので下部の温度を上げるのに有利でリセット電流が低減できる効果も考えられる。リセット状態の高温保持では、膜厚方向上部の第２層は結晶化するが、全面結晶化や更なる高抵抗化は下部電極に近い領域（すなわち第１層など）で防がれるため耐熱性は保たれる。【０１５７】
なお、これまでの説明では、メモリセルトランジスタの仕様について特に限定しなかった。しかし、ゲート酸化膜の厚いトランジスタをメモリセルトランジスタに用いて、ゲート電圧を昇圧することも可能である。このような構成と動作により、メモリ素子ＲＭによって生じる基板バイアス効果によるメモリセルトランジスタＱＭの駆動能力低下を抑制することが可能となり、従来とは逆方向にも十分な大きさのリセット電流を流すことができる。【０１５８】
（実施例６）
本実施例６では、前述した実施例５の半導体装置を変形した構成および動作について説明する。図３３は、本発明の実施例６による半導体装置において、その構成例を示す回路図である。本実施例６による半導体装置の特徴は、その読み出し方式にあり、図３０に示した放電回路ＤＣＣＫＴを図３３に示すようなプリチャージ回路ＰＣＣＫＴに置き換えて、このプリチャージ回路ＰＣＣＫＴ内のＮＭＯＳトランジスタＭＮ１〜ＭＮｎおよびＭＮ１Ｒ〜ＭＮｎＲのソース電圧を読出し電圧ＶＲＤとした点にある。【０１５９】
このような構成による読出し動作を、図３４に示す。待機状態において、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）〜（ＢＬｎＬ、ＢＬｎＲ）は、プリチャージ回路ＰＣＣＫＴによって読出し電圧ＶＲＤに保持されている。カラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）を活性化後に、接地電圧ＶＳＳとなっている読出し起動信号ＲＤを電源電圧ＶＤＤに駆動すると、ビット線ＢＬ１Ｒは共通データ線ＣＤＲから読出し回路ＲＣ内のトランジスタＭＮ１１２を介して放電される。次に、ワード線ＷＬ１を活性化すると、メモリセルＭＣ１１内の電流経路が形成されて、記憶情報に応じた読出し信号がビット線ＢＬ１Ｌから共通データ線ＣＤＬおよび読出し回路ＲＣ内のトランジスタＭＮ１１１を介してセンスアンプＳＡに入力される。十分な読出し信号が発生された後に、ワード線ＷＬ１とカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）を非活性化状態とすることにより、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）は、プリチャージ回路ＰＣＣＫＴにより読出し電圧ＶＲＤに駆動される。最後に、電源電圧ＶＤＤとなっている読出し起動信号ＲＤを接地電圧ＶＳＳに駆動して、待機状態に戻る。【０１６０】
このような構成と動作により、実施例５で述べた各種効果に加えて、読出し時間を短縮できる。すなわち、例えばビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）のプリチャージ動作を読出し信号の発生直後、すなわちカラム選択線対（ＹＳ１Ｔ、ＹＳ１Ｂ）を非活性化した直後から、センスアンプＳＡの動作と平行して行うことができるので、プリチャージ動作に割り当てられる時間を十分に確保することができる。また、読出し回路ＲＣ内のＮＭＯＳトランジスタＭＮ１１２を用いてビット線ＢＬ１Ｒを放電するので、ビット線対（ＢＬ１Ｌ、ＢＬ１Ｒ）に電位差を発生させる時間を短縮できる。さらに、カラム選択線対（ＹＳ１Ｌ、ＹＳ１Ｌ）の活性化タイミングと、ワード線ＷＬ１の活性化タイミングのマージンを確保する必要がないので、メモリセルＭＣ１１の選択動作時間を短縮することができる。以上の効果から、読出し動作時のアクセス時間ならびにサイクル時間を短縮することができて、高速な半導体装置（相変化メモリ）を実現することが可能となる。【０１６１】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。【０１６２】
例えば、実施例１で述べた非晶質状態と結晶状態は、メモリ動作をしている領域全体が一様にそれらの状態である必要は無く、非晶質状態の領域の中に結晶粒が存在したり、結晶状態の領域内に非晶質の部分が存在して良い。すなわち、相対的に非晶質部分が多い状態と、非晶質部分が少ない状態との間で変化し、抵抗値が変化すればよい。【０１６３】
また、実施例１で述べた組成のカルコゲナイド材料（記憶層）が非晶質領域からの結晶の成長でなく結晶核生成を伴う結晶化が起きる材料であることは、膜の構造から知ることができる。走査電子顕微鏡（ＳＥＭ）または透過電子顕微鏡（ＴＥＭ）でカルコゲナイド材料層が、膜厚方向に最大３個以上、より好ましくは最大６個以上の粒状に見える場合、結晶核生成を伴う結晶化が起きる材料と判断できる。また、この材料は、本発明の組成範囲であっても組成によっては、相変化だけでなく金属または半金属の原子、あるいはそれらを含む原子団が電場によって移動し、それらの高濃度領域からなる導電パスが形成されたり、消滅したりすることによる抵抗変化が起きることもある。すなわち、インジウム（Ｉｎ）添加によって困難になる外側から内側への結晶成長をセットのメカニズムとするのでなければ、必ずしも結晶核形成と核からの成長による相変化だけをセットのメカニズムとする必要は無い。
【産業上の利用可能性】
【０１６４】
本発明の半導体集積回路装置は、相変化材料を用いたメモリセルを含む高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリなどに広く適用可能であり、このような製品が高温条件下で用いられる場合に更に有益なものとなる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【国際調査報告】
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