【手続補正書】
【提出日】平成20年1月9日(2008.1.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体素子にソース／ドレイン領域を形成する方法であって、
半導体基板の表面上にゲートスタックを形成するステップを含み、前記ゲートスタックは複数の側壁を有し、前記方法はさらに、
前記基板内に、前記ゲートスタックに隣接して凹みを形成するステップを含み、前記凹みは底面を有し、前記方法はさらに、
前記凹みの底面内に第１のイオン注入プロセスを行ない、第１のドープされた領域を形成するステップと、
前記凹み内にエピタキシャルシリコンの層を形成するステップと、
第２のイオン注入プロセスを行ない、前記凹み内に形成された前記エピタキシャルシリコンの少なくとも一部内に第２のドープされた領域を形成するステップと、
前記第１および第２のドープされた領域をアニールするステップとを含む、方法。
【請求項２】
前記ゲートスタックの前記側壁に隣接して少なくとも１つの側壁スペーサを形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記基板内に前記凹みを形成する前に、前記基板内に第３のドープされた領域を形成するステップをさらに含み、前記第３のドープされた領域の一部は前記凹みの形成によって除去される、請求項１に記載の方法。
【請求項４】
半導体基板の表面上にゲートスタックを形成するステップは、半導体基板上にパターニングされたポリシリコンの層を含むゲートスタックを形成するステップを含み、前記ゲートスタックは複数の側壁を有する、請求項１に記載の方法。
【請求項５】
前記基板内に前記凹みを形成する前に、前記基板内に第３のドープされた領域を形成するステップは、前記基板内に前記凹みを形成する前に、約０．１−１．０×１０15／ｃｍ2（個）のイオンの範囲のドーパント濃度および約１−１０ｋｅＶの範囲のエネルギーレベルで第３のイオン注入プロセスを行ない、前記基板内に第３のドープされた領域を形成するステップを含む、請求項３に記載の方法。
【請求項６】
前記ゲートスタックの前記側壁に隣接して少なくとも１つの側壁スペーサを形成するステップは、前記ゲートスタックと前記基板との上にスペーサ材料の層を形成するステップと、少なくとも１つの異方性エッチングプロセスを行なうステップとを含む、請求項２に記載の方法。
【請求項７】
前記基板内に、前記ゲートスタックに隣接して、底面を有する凹みを形成するステップは、前記基板内において、前記ゲートスタックに隣接して、底面を有する凹みをエッチングするステップを含む、請求項１に記載の方法。
【請求項８】
前記凹みの底面内に第１のイオン注入プロセスを行ない、第１のドープされた領域を形成するステップは、約０．２−２．０×１０14／ｃｍ2（個）のイオンの範囲のドーパント濃度および約５−１５ｋｅＶの範囲のエネルギーレベルで前記凹みの底面内に第１のイオン注入プロセスを行ない、第１のドープされた領域を形成するステップを含む、請求項１に記載の方法。
【請求項９】
前記凹み内にエピタキシャルシリコンの層を形成するステップは、前記凹み内にエピタキシャルシリコンの層を堆積するステップを含む、請求項１に記載の方法。
【請求項１０】
第２のイオン注入プロセスを行ない、前記凹み内に形成された前記エピタキシャルシリコンの少なくとも一部内に第２のドープされた領域を形成するステップは、約１−５×１０15／ｃｍ2（個）のイオンの範囲のドーパント濃度および約１０−３０ｋｅＶの範囲のエネルギーレベルで第２のイオン注入プロセスを行ない、前記凹み内に形成された前記エピタキシャルシリコンの少なくとも一部内に第２のドープされた領域を形成するステップを含む、請求項１に記載の方法。
【請求項１１】
前記第１および第２のドープされた領域をアニールするステップは、１つの急速熱アニールプロセスを行なうステップを含む、請求項１に記載の方法。
【請求項１２】
前記第１および第２のドープされた領域をアニールするステップは、複数の急速熱アニールプロセスを行なうステップを含む、請求項１に記載の方法。
【請求項１３】
前記第１および第２のドープされた領域をアニールするステップは、約９００−１２００℃の範囲の温度で約１０−３０秒の範囲の時間、１つの急速熱アニールプロセスを行なうステップを含む、請求項１に記載の方法。
【請求項１４】
半導体基板上にゲートスタックを形成するステップを含み、前記ゲートスタックは複数の側壁を有し、さらに、
第１のイオン注入ステップを行ない、前記基板内に第１のドープされた領域を形成するステップと、
前記ゲートスタックの前記側壁に隣接して少なくとも１つの側壁スペーサを形成するステップと、
前記基板内に、前記ゲートスタックに隣接して凹みを形成するステップとを含み、前記凹みは底面を有し、さらに、
前記凹みの底面内に第２のイオン注入プロセスを行ない、第２のドープされた領域を形成するステップと、
少なくとも前記凹み内にエピタキシャルシリコンの層を形成するステップと、
第３のイオン注入プロセスを行ない、前記凹み内に形成された前記エピタキシャルシリコンの少なくとも一部内に第３のドープされた領域を形成するステップと、
前記第１、第２、および第３のドープされた領域をアニールするステップとを含む、方法。
【請求項１５】
半導体基板上にゲートスタックを形成するステップは、半導体基板上にパターニングされたポリシリコンの層を含むゲートスタックを形成するステップを含み、前記ゲートスタックは複数の側壁を有する、請求項１４に記載の方法。
【請求項１６】
第１のイオン注入プロセスを行ない、前記基板内に第１のドープされた領域を形成するステップは、約０．１−１．０×１０15／ｃｍ2（個）のイオンの範囲のドーパント濃度および約１−１０ｋｅＶの範囲のエネルギーレベルで第３のイオン注入プロセスを行ない、前記基板内に第１のドープされた領域を形成するステップを含む、請求項１４に記載の方法。
【請求項１７】
前記ゲートスタックの前記側壁に隣接して少なくとも１つの側壁スペーサを形成するステップは、前記ゲートスタックと前記基板との上にスペーサ材料の層を形成するステップと、少なくとも１つの異方性エッチングプロセスを行なうステップとを含む、請求項１４に記載の方法。
【請求項１８】
前記基板内に、前記ゲートスタックに隣接して、底面を有する凹みを形成するステップは、前記基板内において、前記ゲートスタックに隣接して、凹みをエッチングするステップを含み、前記凹みは底面を有する、請求項１４に記載の方法。
【請求項１９】
前記凹みの底面内に第２のイオン注入プロセスを行ない、第２のドープされた領域を形成するステップは、約０．２−２．０×１０14／ｃｍ2（個）のイオンの範囲のドーパント濃度および約５−１５ｋｅＶの範囲のエネルギーレベルで前記凹みの底面内に第２のイオン注入プロセスを行ない、第２のドープされた領域を形成するステップを含む、請求項１４に記載の方法。
【請求項２０】
少なくとも前記凹み内にエピタキシャルシリコンの層を形成するステップは、少なくとも前記凹み内にエピタキシャルシリコンの層を堆積するステップを含む、請求項１４に記載の方法。
【請求項２１】
第３のイオン注入プロセスを行ない、前記凹み内に形成された前記エピタキシャルシリコンの少なくとも一部内に第３のドープされた領域を形成するステップは、約１−５×１０1５／ｃｍ2（個）のイオンの範囲のドーパント濃度および約１０−３０ｋｅＶの範囲のエネルギーレベルで第３のイオン注入プロセスを行ない、前記凹み内に形成された前記エピタキシャルシリコンの少なくとも一部内に第３のドープされた領域を形成するステップを含む、請求項１４に記載の方法。
【請求項２２】
前記第１、第２、および第３のドープされた領域をアニールするステップは、１つの急速熱アニールプロセスを行なうステップを含む、請求項１４に記載の方法。
【請求項２３】
前記第１、第２、および第３のドープされた領域をアニールするステップは、複数の急速熱アニールプロセスを行なうステップを含む、請求項１４に記載の方法。
【請求項２４】
前記第１、第２、および第３のドープされた領域をアニールするステップは、約９００−１２００℃の範囲の温度で約１０−３０秒の範囲の時間、１つの急速熱アニールプロセスを行なうステップを含む、請求項１４に記載の方法。
【請求項２５】
半導体基板上にゲートスタックを形成するステップを含み、前記ゲートスタックは複数の側壁を有し、さらに、
約０．１−１．０×１０1５／ｃｍ2（個）のイオンの範囲のドーパント濃度および約１
−１０ｋｅＶの範囲のエネルギーレベルで第１のイオン注入プロセスを行ない、前記基板内に第１のドープされた領域を形成するステップと、
前記ゲートスタックの前記側壁に隣接して少なくとも１つの側壁スペーサを形成するステップと、
前記基板内において、前記側壁スペーサに隣接して、凹みをエッチングするステップとを含み、前記凹みは底面を有し、さらに、
前記凹みの底面内に約０．２−２．０×１０1４／ｃｍ2（個）のイオンの範囲のドーパント濃度および約５−１５ｋｅＶの範囲のエネルギーレベルで第２のイオン注入プロセスを行ない、第２のドープされた領域を形成するステップと、
少なくとも前記凹み内にエピタキシャルシリコンの層を堆積するステップと、
約１−５×１０1５／ｃｍ2（個）のイオンの範囲のドーパント濃度および約１０−３０ｋｅＶの範囲のエネルギーレベルで第３のイオン注入プロセスを行ない、前記凹み内に形成された前記エピタキシャルシリコンの少なくとも一部内に第３のドープされた領域を形成するステップと、
前記第１、第２、および第３のドープされた領域をアニールするステップとを含む、方法。
【請求項２６】
半導体基板上に複数の側壁を有するゲートスタックを形成するステップは、半導体基板上にパターニングされたポリシリコンの層を含むゲートスタックを形成するステップを含み、前記ゲートスタックは複数の側壁を有する、請求項２５に記載の方法。
【請求項２７】
前記ゲートスタックの前記側壁に隣接して少なくとも１つの側壁スペーサを形成するステップは、前記ゲートスタックと前記基板との上にスペーサ材料の層を形成するステップと、少なくとも１つの異方性エッチングプロセスを行なうステップとを含む、請求項２５に記載の方法。
【請求項２８】
前記第１、第２、および第３のドープされた領域をアニールするステップは、１つの急速熱アニールプロセスを行なうステップを含む、請求項２５に記載の方法。
【請求項２９】
前記第１、第２、および第３のドープされた領域をアニールするステップは、複数の急速熱アニールプロセスを行なうステップを含む、請求項２５に記載の方法。
【請求項３０】
前記第１、第２、および第３のドープされた領域をアニールするステップは、約９００−１２００℃の範囲の温度で約１０−３０秒の範囲の時間、１つの急速熱アニールプロセスを行なうステップを含む、請求項２５に記載の方法。