【手続補正書】
【提出日】平成19年9月5日(2007.9.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとから構成されるメモリセルを少なくとも複数個直列接続したものからなる、複数のメモリセルブロックと、
前記トランジスタに接続される複数のワード線と、
前記メモリセルブロックに接続される複数のビット線対と、
前記ビット線対に接続され、前記各ビット線対のビット線間の信号差を増幅する複数の増幅回路と、
前記ビット線対の内、メモリセルのデータが読み出されない参照ビット線の電位を発生
し、少なくとも１個の常誘電体キャパシタを有するダミーセル回路と、を有する半導体記憶装置において、
スタンバイ時には、前記常誘電体キャパシタの第１の端子はVssより高い第１の電位にプリチャージされ、前記常誘電体キャパシタの第２の端子はVssにプリチャージされ、
アクティブ時には前記第１の端子は、前記参照ビット線に接続され、前記第２の端子はVssからそれより高い第２の電位に引き上げられることを特徴とする半導体記憶装置。
【請求項２】
セルトランジスタと強誘電体キャパシタの直列接続からなる複数のメモリセルと、
前記セルトランジスタに接続される複数のワード線と、
前記メモリセルに接続される複数のビット線対からなるメモリセルアレイと、
前記ビット線対に接続され、前記ビット線対の信号差を増幅する複数の増幅回路と、
前記ビット線対の１つに、メモリセルのデータが読み出されない参照ビット線の電位を
発生し、少なくとも１個の常誘電体キャパシタを有するダミーセル回路と、を有する半導体記憶装置において、
スタンバイ時には、前記常誘電体キャパシタの第１の端子は、Vssより高い第１の電位にプリチャージされ、前記常誘電体キャパシタの第２の端子はVssにプリチャージされ、
アクティブ時には、前記第１の端子は前記参照ビット線に接続され、前記第２の端子は、Vssからそれより高い第２の電位に引き上げられることを特徴とする半導体記憶装置。
【請求項３】
セルトランジスタと強誘電体キャパシタの直列接続をそれぞれが含む複数のメモリセルと、
前記セルトランジスタに接続される複数のワード線と、
前記セルトランジスタに接続される複数のビット線対と、
前記ビット線対に接続され、前記各ビット線対のビット線間の信号差を増幅する複数の増幅回路と、
前記ビット線対の１つに、メモリセルのデータが読み出されない参照ビット線の電位を発生し、少なくとも１個の常誘電体キャパシタを有するダミーセル回路と、を有する半導体記憶装置において、
スタンバイ時には、前記常誘電体キャパシタの第１の端子はVssより高い第１の電位にプリチャージされ、前記常誘電体キャパシタの第２の端子はVssにプリチャージされ、
アクティブ時には前記第１の端子は、前記参照ビット線に接続され、前記第２の端子はVssからそれより高い第２の電位に引き上げられることを特徴とする半導体記憶装置。
【請求項４】
前記第１の端子は、第１のトランジスタを介して、ビット線対の１つのビット線に接続され、第２のトランジスタを介して、前記ビット線対の他の１つのビット線に接続され、第３のトランジスタを介して、前記第１の電位に接続されることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記第３のトランジスタは前記第１および第２のトランジスタとは逆の位相で動作することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の端子は、第１のトランジスタを介して、各ビット線対の１つのビット線に接続され、第３のトランジスタを介して、第１の電位に接続されることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項７】
前記第３のトランジスタは前記第１のトランジスタとは逆の位相で動作することを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１の電位と第２の電位は等しいことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項９】
前記第１の端子が前記参照ビット線に接続された後に、前記第２の端子がVssから、Vssより高い第２の電位に引き上げられることを特徴とする請求項１ないし３のいずれかに記載の半導体記憶装置。
【請求項１０】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとから構成されるメモリセルを少なくとも複数個直列接続したものからなる、複数のメモリセルブロックと、
前記セルトランジスタに接続される複数のワード線と、
前記メモリセルブロックに接続される複数のビット線対と、
前記ビット線対に接続され、前記各ビット線対のビット線間の信号差を増幅する複数の増幅回路と、
前記ビット線対の第１のビット線の第１の電位を生じる第１の常誘電体キャパシタを有する第１のダミーセル部および前記ビット線対の第２のビット線の第２の電位を生ずる第２の常誘電体キャパシタを有する第２のダミーセル部を含むダミーセル回路と、を備えた半導体記憶装置において、
前記第１の常誘電体キャパシタの前記第１の端子は、第１のトランジスタを介して前記第１のビット線に接続されるとともに第２のトランジスタを介して第１のダミーセルの電源電圧に接続され、前記第１の常誘電体キャパシタの前記第２の端子は、第１のダミープレートラインに接続され、前記第２の常誘電体キャパシタの前記第１の端子は、第３のトランジスタを介して前記第２のビット線に接続されるとともに第４のトランジスタを介して第２のダミーセルの電源電圧に接続され、前記第２の常誘電体キャパシタの前記第２の端子は、第２のダミープレートラインに接続されることを特徴とする半導体記憶装置。
【請求項１１】
それぞれセルトランジスタと強誘電体キャパシタとを直列接続したものからなる、複数のメモリセルと、
前記セルトランジスタに接続される複数のワード線と、
前記メモリセルブロックに接続される複数のビット線対と、
前記ビット線対に接続され、前記各ビット線対のビット線間の信号差を増幅する複数の増幅回路と、
前記ビット線対の第１のビット線の第１の電位を生じる第１の常誘電体キャパシタを有する第１のダミーセル部および前記ビット線対の第２のビット線の第２の電位を生ずる第２の常誘電体キャパシタを有する第２のダミーセル部を含むダミーセル回路と、を備えた半導体記憶装置において、
前記第１の常誘電体キャパシタの前記第１の端子は、第１のトランジスタを介して前記第１のビット線に接続されるとともに第２のトランジスタを介して第１のダミーセルの電源電圧に接続され、前記第１の常誘電体キャパシタの前記第２の端子は、第１のダミープレートラインに接続され、
前記第２の常誘電体キャパシタの前記第１の端子は、第３のトランジスタを介して前記第２のビット線に接続されるとともに第４のトランジスタを介して第２のダミーセルの電源電圧に接続され、前記第２の常誘電体キャパシタの前記第２の端子は、第２のダミープレートラインに接続されることを特徴とする半導体記憶装置。
【請求項１２】
前記第１のビット線が参照ビット線である場合、前記第１及び第２のトランジスタが制御され、前記第２のビット線が参照ビット線である場合、前記第３及び第４のトランジスタが制御されることを特徴とする請求項１０または１１に記載の半導体記憶装置。
【請求項１３】
スタンバイ時には、前記第１及び第２の常誘電体キャパシタの第１の端子は、Vssより高い第１の電位にプリチャージされ、前記選択された常誘電体キャパシタの第２の端子はVssにプリチャージされ、
アクティブ時には、選択された常誘電体キャパシタの前記第１の端子は前記参照ビット線に接続され、選択された常誘電体キャパシタの前記第２の端子は、Vssからそれより高い第２の電位に引き上げられることを特徴とする請求項１２に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
本願発明にかかる半導体記憶装置の第１の態様では、セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとから構成されるメモリセルを少なくとも複数個直列接続したものからなる、複数のメモリセルブロックと、
前記トランジスタに接続される複数のワード線と、
前記メモリセルブロックに接続される複数のビット線対と、
前記ビット線対に接続され、前記各ビット線対のビット線間の信号差を増幅する複数の増幅回路と、
前記ビット線対の内、メモリセルのデータが読み出されない参照ビット線の電位を発生
し、少なくとも１個の常誘電体キャパシタを有するダミーセル回路と、を有する半導体記憶装置において、
スタンバイ時には、前記常誘電体キャパシタの第１の端子はVssより高い第１の電位にプリチャージされ、前記常誘電体キャパシタの第２の端子はVssにプリチャージされ、
アクティブ時には前記第１の端子は、前記参照ビット線に接続され、前記第２の端子はVssからそれより高い第２の電位に引き上げられることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
本発明にかかる半導体記憶装置の第２の態様によれば、セルトランジスタと強誘電体キャパシタの直列接続からなる複数のメモリセルと、
前記セルトランジスタに接続される複数のワード線と、
前記メモリセルに接続される複数のビット線対からなるメモリセルアレイと、
前記ビット線対に接続され、前記ビット線対の信号差を増幅する複数の増幅回路と、
前記ビット線対の１つに、メモリセルのデータが読み出されない参照ビット線の電位を
発生し、少なくとも１個の常誘電体キャパシタを有するダミーセル回路と、を有する半導体記憶装置において、
スタンバイ時には、前記常誘電体キャパシタの第１の端子は、Vssより高い第１の電位にプリチャージされ、前記常誘電体キャパシタの第２の端子はVssにプリチャージされ、
アクティブ時には、前記第１の端子は前記参照ビット線に接続され、前記第２の端子は、Vssからそれより高い第２の電位に引き上げられることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとから構成されるメモリセルを少なくとも複数個直列接続したものからなる、複数のメモリセルブロックと、
前記セルトランジスタに接続される複数のワード線と、
前記メモリセルブロックに接続される複数のビット線対と、
前記ビット線対に接続され、前記各ビット線対のビット線間の信号差を増幅する複数の増幅回路と、
前記ビット線対の第１のビット線の第１の電位を生じる第１の常誘電体キャパシタを有する第１のダミーセル部および前記ビット線対の第２のビット線の第２の電位を生ずる第２の常誘電体キャパシタを有する第２のダミーセル部を含むダミーセル回路と、を備えた半導体記憶装置において、
前記第１の常誘電体キャパシタの前記第１の端子は、第１のトランジスタを介して前記第１のビット線に接続されるとともに第２のトランジスタを介して第１のダミーセルの電源電圧に接続され、前記第１の常誘電体キャパシタの前記第２の端子は、第１のダミープレートラインに接続され、前記第２の常誘電体キャパシタの前記第１の端子は、第３のトランジスタを介して前記第２のビット線に接続されるとともに第４のトランジスタを介して第２のダミーセルの電源電圧に接続され、前記第２の常誘電体キャパシタの前記第２の端子は、第２のダミープレートラインに接続されることを特徴とする半導体記憶装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
それぞれセルトランジスタと強誘電体キャパシタとを直列接続したものからなる、複数のメモリセルと、
前記セルトランジスタに接続される複数のワード線と、
前記メモリセルブロックに接続される複数のビット線対と、
前記ビット線対に接続され、前記各ビット線対のビット線間の信号差を増幅する複数の増幅回路と、
前記ビット線対の第１のビット線の第１の電位を生じる第１の常誘電体キャパシタを有する第１のダミーセル部および前記ビット線対の第２のビット線の第２の電位を生ずる第２の常誘電体キャパシタを有する第２のダミーセル部を含むダミーセル回路と、を備えた半導体記憶装置において、
前記第１の常誘電体キャパシタの前記第１の端子は、第１のトランジスタを介して前記第１のビット線に接続されるとともに第２のトランジスタを介して第１のダミーセルの電源電圧に接続され、前記第１の常誘電体キャパシタの前記第２の端子は、第１のダミープレートラインに接続され、
前記第２の常誘電体キャパシタの前記第１の端子は、第３のトランジスタを介して前記第２のビット線に接続されるとともに第４のトランジスタを介して第２のダミーセルの電源電圧に接続され、前記第２の常誘電体キャパシタの前記第２の端子は、第２のダミープレートラインに接続されることを特徴とする半導体記憶装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
本発明によれば、スタンバイ時、ダミーセルの常誘電体キャパシタ（容量ＣＤ）の第１の端子にＶＤＣ（＞ＶＳＳ）電位を与え、第２の端子にＶＳＳを与え、即ち、常誘電体キャパシタ両端に電圧ＶＤＣを印加して、ＣＤ×ＶＤＣの電荷を保持させる。動作時、Ｖｓｓにプリチャージしておいた参照ビット線（容量ＣＢ）と第１の端子を接続して、常誘電体キャパシタに蓄えておいた電荷を参照ビット線側に放出する。その後、第２の端子の電位をＶｓｓからＶＤＣ’に上げることにより、キャパシタカップリングにより、ＣＤ×ＶＤＣ’の電荷分が発生し、この電荷を参照ビット線と常誘電体キャパシタで分配する動作となる。結果として、参照ビット線電位は総電荷＝（ＣＤ×ＶＤＣ’＋ＣＤ×ＶＤＣ）を負荷容量（ＣＤ＋ＣＢ）で割った値となり、ＶＤＣ＝ＶＤＣ’の場合Ｖｒｅｆ’＝（２ＣＤ×ＶＤＣ）／（ＣＤ＋ＣＢ）＝２Ｖｒｅｆ＝２×（ＣＤ×ＶＤＣ）／（ＣＤ＋ＣＢ）となり、従来のダミーセル方式のＶｒｅｆ＝（ＣＤ×ＶＤＣ）／（ＣＤ＋ＣＢ）に比べ、同じ常誘電体キャパシタ容量で２倍の参照ビット線電位が発生出来る。逆の目で見ると、１／２Ｖａａ＝１／２ＶＤＣの参照ビット線電位を発生させるのに、従来方式では、ＣＤ＝ＣＢ時、Ｖｒｅｆ＝１／２ＶＤＣになり大きなＣＤ値が必要であったが、本発明では、ＣＤ＝１／３ＣＢ時、Ｖｒｅｆ’＝１／２ＶＤＣとなり、従来方式の僅か１／３の面積のダミーキャパシタで済み、大幅なチップサイズの縮小が可能となる。また、従来方式では１／２ＶＤＣより大きな電位を発生するには、ＣＢ＜ＣＤな為、負荷容量としてＣＤ自身が影響を与えるため、電位を発生するのが困難であったが、本発明においては、ＣＤ＝ＣＢ時、Ｖｒｅｆ’＝ＶＤＣ＝Ｖａａと大きな電位を発生出来る。本方式により、バラツキ、変形等が起こり動作マージンの減る強誘電体キャパシタを用いること無く、強誘電体メモリが実現できるし、プレートを２度上下させること無く、小さなダミーキャパシタ面積で、強誘電体メモリが実現できるため、高速動作が可能となる。勿論本発明は、従来型の強誘電体メモリにも適用出来るし、先願の強誘電体メモリにも適用できる。