(57)【要約】  本発明は、メモリセル（１２）に接続したビットライン（ＢＬ）と、電源（Ｖｃｃ）からビットライン（ＢＬ）に供給される電圧を制御する電圧制御回路（３６）と、ビットライン（ＢＬ）に結合したノードの電圧（ＤＡＴＡＢ）と参照電圧（ＣＡＳＢＩＡＳ）とに対応し電圧制御回路（３６）に制御電圧（Ｖｏ）を供給する差動増幅回路（３２）と、差動増幅回路（３２）に電流を供給する電流源（３４）と、を具備し、電流源（３４）はプリチャージを含む第１期間においてはプリチャージ後の第２期間に比べ差動増幅回路に供給する電流を増加させる半導体装置およびその制御方法である。
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【特許請求の範囲】
【請求項１】
メモリセルに接続したビットラインと、
該ビットラインと結合され、制御電圧に対応し電源から前記ビットラインに供給される電圧を制御する電圧制御回路と、
該電圧制御回路に結合され、前記ビットラインに関係した電圧と参照電圧とに対応し前記電圧制御回路に前記制御電圧を供給する差動増幅回路と、
前記差動増幅回路に電流を供給する電流源と、を具備し、
前記電流源は、前記ビットラインをプリチャージする期間を含む第１期間において、前記差動増幅回路に第１電流を供給し、前記ビットラインのプリチャージ終了後の前記メモリセルからデータを読み出す期間を含む第２期間において、前記差動増幅回路に第２電流を供給し、前記第１電流は前記第２電流より大きい半導体装置。
【請求項２】
前記電圧制御回路は電界効果トランジスタ（ＦＥＴ）であり、前記制御電圧は前記ＦＥＴのゲートに供給される請求項１記載の半導体装置。
【請求項３】
前記電流源は、２つのサブ電流源を有し、前記第１期間は、前記２つのサブ電流源が前記差動増幅回路に電流を供給し、前記第２期間は、前記２つのサブ電流源のうち１つが前記差動増幅回路に電流を供給する請求項１または２記載の半導体装置。
【請求項４】
前記２つのサブ電流源は２つのトランジスタである請求項３記載の半導体装置。
【請求項５】
前記差動増幅回路はカレントミラー型差動増幅回路である請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記メモリセルは不揮発性メモリセルである請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記不揮発性メモリセルは仮想接地型メモリセルである請求項６記載の半導体装置。
【請求項８】
メモリセルに接続したビットラインと、制御電圧に対応し電源から前記ビットラインに供給される電圧を制御する電圧制御回路と、前記ビットラインに関係した電圧と参照電圧とに対応し電圧制御回路に制御電圧を供給する差動増幅回路と、不揮発性メモリを有するメモリセルアレイと、を具備する半導体装置の制御方法において、
前記ビットラインをプリチャージする期間を含む第１期間に前記差動増幅回路に第１電流を供給するステップと、
前記ビットラインのプリチャージ終了後の前記メモリセルからデータを読み出す期間を含む第２期間に、前記差動増幅回路に前記第１期間より小さな第２電流を供給するステップと、を具備する半導体装置の制御方法。
【請求項９】
第１期間に前記差動増幅回路に第１電流を供給するステップは、２つのサブ電流源から前記差動増幅回路に前記第１電流を供給するステップを含み、
第２期間に前記差動増幅回路に第２電流を供給すステップは、前記２つのサブ電流源のうち１つのサブ電流源から前記差動増幅回路に前記第２電流を供給するステップを含む請求項８記載の半導体装置の制御方法。
【請求項１０】
前記２つのサブ電流源は２つのトランジスタである請求項９記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその制御方法に関し、特にカスコード回路を有する半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。例えば、代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。電荷蓄積層に電荷が蓄積されるとトランジスタの閾値電圧が変化する。データの読み出しは、このトランジスタの閾値電圧をドレイン電流値として読み取ることにより行う。【０００３】
ドレイン電流値の読み取りは以下のように行われる。まず、カスコード回路において、メモリセルに接続されたビットラインをプリチャージする。プリチャージ後、カスコード回路はドレイン電流を電圧に変換する。センスアンプが変換された電圧をレファレンス電圧と比較し、データが“０”か“１”を判断する。ここで、ビットラインのプリチャージとは、カスコード回路がドレイン電流を読み出す前に、ビットラインを所定の電圧に昇圧しておくことである。【０００４】
図１は従来例に係るカスコード回路１００の回路図である。メモリセル１２を構成するトランジスタ（以下、単にメモリセルともいう）のドレインにビットラインＢＬが接続される。ビットラインＢＬは抵抗１０１およびキャパシタ１０２からなるパスゲートを介しノードＤＡＴＡＢに接続される。ノードＤＡＴＡＢは差動増幅回路１０５に入力する。差動増幅回路１０５はＤＡＴＡＢの電圧と参照電圧ＣＡＳＲＥＦとを比較し、ＤＡＴＡＢとＣＡＳＲＥＦとの差に比例した電圧Ｖｏを出力する。ＶｏはノードＤＡＴＡＢと電源Ｖｃｃとの間に設けられたＰ型ＦＥＴ１０４のゲートに入力する。【０００５】
ビットラインＢＬのプリチャージを行う際、ビットラインＢＬの電圧に相当するＤＡＴＡＢの電圧が参照電圧ＣＡＳＲＥＦより低ければＶｏは低くなりＦＥＴ１０４は電流を供給する。よって、ビットラインＢＬがチャージされる。ビットラインＢＬがメモリセル１２のデータを読み出す電圧となると、プリチャージは終了する。メモリセル１２のデータを読み出す際（すなわち、メモリセル１２を流れる電流を読み出す際）は、差動増幅回路１０５はビットラインＢＬの電圧が一定になるようにＦＥＴ１０４を制御する。メモリセル１２を流れる電流が大きければ、ＦＥＴ１０４を流れる電流も大きく電圧Ｖｏは低くなる。メモリセル１２を流れる電流が小さければ、ＦＥＴ１０４を流れる電流は小さく電圧Ｖｏは高くなる。このようにして、メモリセル１２を流れる電流を電圧Ｖｏに変換し、センスアンプ回路に電圧Ｖｏを出力する。【０００６】
特許文献１にはプリチャージの際に、プリチャージ用のトランジスタがオンすることにより、データの高速読み出しを可能とするセンスアンプ回路が開示されている。
【特許文献１】特開平１１−１４９７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来例に係る差動増幅回路１０５を有するカスコード回路１００においては、差動増幅回路１０５はプリチャージの際とデータの読み出しの際に用いられる。データの読み出し時間を短縮するためには、プリチャージに要する時間を短縮することが有効である。差動増幅回路１０５の電流を大きくすれば、プリチャージの時間は短縮できる。しかしながら、データを読み出す際の電流が増加し、消費電力が大きくなってしまう。【０００８】
本発明は、上記課題に鑑みなされたものであり、ビットラインのプリチャージ時間を短縮し、かつ、データを読み出す際の消費電力を削減することが可能な半導体装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、メモリセルに結合したビットラインと、該ビットラインと接続され、制御電圧に対応し電源から前記ビットラインに供給される電圧を制御する電圧制御回路と、該電圧制御回路に結合され、前記ビットラインに関係した電圧と参照電圧とに対応し前記電圧制御回路に前記制御電圧を供給する差動増幅回路と、前記差動増幅回路に電流を供給する電流源と、を具備し、前記電流源は、前記ビットラインをプリチャージする期間を含む第１期間において、前記差動増幅回路に第１電流を供給し、前記ビットラインのプリチャージ終了後の前記メモリセルからデータを読み出す期間を含む第２期間において、前記差動増幅回路に第２電流を供給し、前記第１電流は前記第２電流より大きい半導体装置である。本発明によれば、プリチャージする期間は差動増幅回路に大きい電流を供給することによりプリチャージに要する時間を短縮することができる。一方、プリチャージが終了した後は、差動増幅回路により小さな電流を供給することにより消費電流を削減することができる。【００１０】
上記構成において、前記電圧制御回路は電界効果トランジスタ（ＦＥＴ）であり、前記制御電圧は前記ＦＥＴのゲートに供給される構成とすることができる。この構成によれば、簡単に電圧制御回路を構成することができる。【００１１】
上記構成において、前記電流源は、２つのサブ電流源を有し、前記第１期間は、前記２つのサブ電流源が前記差動増幅回路に電流を供給し、前記第２期間は、前記２つのサブ電流源のうち１つが前記差動増幅回路に電流を供給する構成とすることができる。この構成によれば、簡単に早期に差動増幅回路に供給する電流を変えることができる。【００１２】
上記構成において、前記２つのサブ電流源は２つのトランジスタである構成とすることができる。また、上記構成において、前記差動増幅回路はカレントミラー型差動増幅回路である構成とすることができる。【００１３】
上記構成において、前記メモリセルは不揮発性メモリセルである構成とすることができる。また、上記構成において、前記不揮発性メモリセルは仮想接地型メモリセルである構成とすることができる。【００１４】
本発明は、メモリセルに接続したビットラインと、制御電圧に対応し電源から前記ビットラインに供給される電圧を制御する電圧制御回路と、前記ビットラインに関係した電圧と参照電圧とに対応し電圧制御回路に制御電圧を供給する差動増幅回路と、不揮発性メモリを有するメモリセルアレイと、を具備する半導体装置の制御方法において、前記ビットラインをプリチャージする期間を含む第１期間に前記差動増幅回路に第１電流を供給するステップと、前記ビットラインのプリチャージ終了後の前記メモリセルからデータを読み出す期間を含む第２期間に、前記差動増幅回路に前記第１期間より小さな第２電流を供給するステップと、を具備する半導体装置の制御方法である。本発明によれば、プリチャージする期間は差動増幅回路に大きい電流を供給することによりプリチャージに要する時間を短縮することができる。一方、プリチャージが終了した後は、差動増幅回路により小さな電流を供給することにより消費電流を削減することができる。【００１５】
上記構成において、第１期間に前記差動増幅回路に第１電流を供給するステップは、２つのサブ電流源から前記差動増幅回路に前記第１電流を供給するステップを含み、第２期間に前記差動増幅回路に第２電流を供給すステップは、前記２つのサブ電流源のうち１つのサブ電流源から前記差動増幅回路に前記第２電流を供給するステップを含む構成とすることができる。この構成によれば、簡単に早期に差動増幅回路に供給する電流を変えることができる。【００１６】
上記構成において、前記２つのサブ電流源は２つのトランジスタである構成とすることができる。
【発明の効果】
【００１７】
本発明によれば、ビットラインのプリチャージ時間を短縮し、かつ、データを読み出す際の消費電力を削減することが可能な半導体装置およびその制御方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は従来例に係るカスコード回路の回路図である。
【図２】図２は実施例１に係るフラッシュメモリのブロック図である。
【図３】図３は実施例１のメモリセルアレイとカスコード回路およびセンスアンプ回路を示すブロック図である。
【図４】図４は実施例１のカスコード回路の回路図である。
【図５】図５は実施例１のセンスアンプ回路の回路図である。
【図６】図６（ａ）から図６（ｃ）は、時間に対する差動増幅回路を流れる電流Ｉｏ、差動増幅回路の出力電圧ＶｏおよびＤＡＴＡＢの電圧ＶＤＡＴＡＢの計算結果を示す図である。
【図７】図７（ａ）から図７（ｃ）は、時間に対するそれぞれＤＡＴＡＢの電圧ＶＤＡＴＡＢ、差動増幅回路の電流Ｉｏおよびカスコード回路のトータル電流Ｉｔｏｔａｌの計算結果を示す図である。
【発明を実施するための最良の形態】
【００１９】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００２０】
図２は実施例１に係るフラッシュメモリのブロック図である。メモリセルアレイ１０は複数の不揮発性メモリセルを有している。メモリセルアレイ１０のビットラインＢＬはビットラインＢＬを選択するＹセレクト回路２０に接続される。メモリセルアレイ１０のワードラインＷＬはＸデコーダ８６に接続される。外部から入力されたアドレスはアドレスバッファ８８を介しＸデコーダ８６、Ｙデコーダ８４に入力する。Ｘデコーダ８６はメモリセルにデータを書き込み、消去および読み出す際、メモリセルに接続するワードラインＷＬを選択する。Ｙデコーダ８４はＹセレクト回路２０にビットラインＢＬを選択させる。【００２１】
メモリセルに書き込みまたは読み出されるデータは、書き込み読み出し回路８０を介し入出力回路８２に入出力される。入出力回路８２は外部にデータを入出力する。外部から入力したコマンドは制御回路９０に入力し、制御回路９０はアドレスバッファ８８および書き込み読み出し回路８０を制御し、アドレスで指定されたメモリセルよりデータを外部に入出力する。【００２２】
図３はメモリセルアレイ１０、Ｙセレクト回路２０、書き込み読み出し回路８０の一部であるカスコード回路３０およびセンスアンプ回路６０を示すブロック図である。メモリセルアレイ１０は複数の不揮発性メモリセル１２がマトリックス状に配置されている。メモリセル１２は仮想接地型フラッシュメモリセルである。仮想接地型メモリセルは電荷蓄積層として窒化シリコン膜からなるトラップ層を用い、ソースとドレインを入れ替えることにより対称に動作することができる。これにより、１つのメモリセル１２に２ビットを記憶することができる。【００２３】
メモリセル１２のゲートはワードラインＷＬに結合され、ソースおよびドレインはビットラインＢＬに接続されている。ビットラインＢＬはＹセレクト回路２０のドレイン選択ＦＥＴ２２とソース選択ＦＥＴ２４に接続している。ドレイン選択線ＹＳＤによりドレイン選択ＦＥＴ２２がオンするとビットラインＢＬはカスコード回路３０に接続する。ソース選択線ＹＳＳによりソース選択回路２４がオンするとビットラインＢＬは接地される。メモリセル１２のデータを読み出す際は、ビットラインＢＬはカスコード回路３０に接続される。カスコード回路３０はメモリセル１２を流れる電流を電圧に変換し出力ＳＡＩをセンスアンプ回路６０に出力する。センスアンプ回路６０はカスコード回路３０の出力ＳＡＩと、レファレンスセルに関連したレファレンス出力を比較し、メモリセルのデータが“０”か“１”を判断しＤＳＩを出力する。【００２４】
図４はカスコード回路３０の回路図である。メモリセル１２に接続されたビットラインＢＬはパスゲート５１を介しＤＡＴＡＢに接続される。カレントミラー型差動増幅回路３２は、Ｐ−ＦＥＴ４１、４２、Ｎ−ＦＥＴ４３、４４からなり、電源Ｖｃｃと電流源３４との間に設けられている。ＦＥＴ４４のゲートにＤＡＴＡＢが入力し、ＦＥＴ４３のゲートに参照電圧ＣＡＳＲＥＦ（例えば１．２Ｖ）が入力する。電流源３４は、差動増幅回路３２とグランドとの間に配置され、差動増幅回路３２に電流を供給する。電流源３４は、Ｎ−ＦＥＴ４５、Ｎ−ＦＥＴ４６が並列に差動増幅回路３２とグランドとの間に配置される。Ｎ−ＦＥＴ４５のゲートはビットラインＢＬのプリチャージの際、高レベルとなるＰＲＥＣＨが接続される。よって、Ｎ−ＦＥＴ４５はプリチャージの際オンし、プリチャージが終了した後はオフする。Ｎ−ＦＥＴ４６のゲートにはＣＡＳＢＩＡＳが接続する。Ｎ―ＦＥＴ４６はプリチャージおよびデータを読み出す際はオンする。電流源３４とグランドとの間のＮ−ＦＥＴ４７は動作信号ＰＤＣＡＳＢにより差動増幅回路３２を動作させるスイッチである。【００２５】
差動増幅回路３２の出力ＳＡＩ（電圧Ｖｏ）と電源Ｖｃｃとの間には動作信号ＰＤＣＡＳＢでオンオフするＰ−ＦＥＴ４８が接続される。差動増幅回路３２の出力ＳＡＩはＰ−ＦＥＴ５０のゲートに接続される。ＦＥＴ５０のドレインはＤＡＴＡＢに接続される。ＦＥＴ５０ソースはＰ−ＦＥＴ４９を介しＶｃｃに接続される。ＦＥＴ４９はプリチャージの際、電源ＶｃｃからビットラインＢＬに流れる電流を制限する抵抗として機能する。ＤＡＴＡＢの電圧が参照電圧ＣＡＳＲＥＦより高いと、ＦＥＴ５０は電流を多く流し、低いとＦＥＴ５０は電流を絞る。このようにして、ＦＥＴ５０はＤＡＴＡＢを介しビットラインＢＬを参照電圧ＣＡＳＲＥＦにプリチャージする。さらに、プリチャージが終了し、メモリセル１２の電流を読み出す際は、メモリセル１２を流れる電流は、差動増幅回路３２の出力電圧Ｖｏに変換され、センスアンプ回路６０に出力される。【００２６】
以上のように、カスコード回路３０は、制御電圧Ｖｏに対応し電源ＶｃｃからビットラインＢＬに供給される電圧を制御する電圧制御回路３６であるＦＥＴ（電界効果トランジスタ）５０を有している。また電圧制御回路３６に結合し、ビットラインＢＬに結合したノードＤＡＴＡＢの電圧と参照電圧ＣＡＳＲＥＦとに対応し電圧制御回路３６に制御電圧Ｖｏを供給する差動増幅回路３２と、差動増幅回路３２に電流を供給する電流源３４と、を有している。【００２７】
図５はセンスアンプ回路６０の回路図である。Ｐ−ＦＥＴ７１、７２およびＮ−ＦＥＴ７３、７４、７５を有するカレントミラー型差動増幅回路６２、Ｐ−ＦＥＴ７７およびＮ−ＦＥＴ７８を有する増幅回路６４、Ｐ−ＦＥＴ８０、Ｎ−ＦＥＴ８１を有するインバータ６６を有している。ＦＥＴ７６、７９、８２は動作信号ＰＤＣＡＳＢによりセンスアンプ回路６０を動作させるスイッチである。【００２８】
カスコード回路３０の出力ＳＡＩとレファレンスセルに関連した参照電圧ＲＥＦとがそれぞれ差動増幅回路６２に入力する。ＳＡＩがＲＥＦより低ければ、増幅回路６４はローレベルを出力し、インバータ６６はセンスアンプ回路６０の出力ＤＳＩにハイレベルを出力する。ＳＡＩがＲＥＦより高ければ、増幅回路６４はハイレベルを出力し、インバータ６６はＤＳＩにローレベルを出力する。このように、カスコード回路３０の出力ＳＡＩと参照電圧ＲＥＦとを比較することにより、メモリセル１２が“１”か“０”か、を判定する。【００２９】
実施例１においては、プリチャージの間は、ＦＥＴ４５はオンし、ＦＥＴ４５およびＦＥＴ４６が差動増幅回路３２に大きい電流を供給する。プリチャージ終了後、センスアンプ回路６０がカスコード回路３０の出力ＳＡＩと参照電圧ＲＥＦよりメモリセル１２のデータを読み出している間は、ＦＥＴ４５はオフし、ＦＥＴ４６のみが差動増幅回路３２に電流を供給する。【００３０】
図６（ａ）から図６（ｃ）は、時間に対するそれぞれ差動増幅回路３２を流れる電流Ｉｏ、差動増幅回路３２の出力電圧ＶｏおよびＤＡＴＡＢの電圧ＶＤＡＴＡＢを示す計算結果の図である。ＦＥＴ４５を有しプリチャージの際ＦＥＴ４５をオンする実施例１を実線、ＦＥＴ４５を有さない従来例１を破線で示している。【００３１】
時間Ｔ０のとき、アドレスがチェンジし、カスコード回路３０およびセンスアンプ回路６０に関連したメモリセル１２からデータを読み出す動作が開始される。時間Ｔ０からＴ１の間は、ブースタ回路等の高電圧生成回路に高電圧を発生させる等のデータを読み出すための準備を行っている。【００３２】
時間Ｔ１のとき、ＰＤＣＡＳＢがハイレベルとなる。これにより、図４のＦＥＴ４７がオンし、ＦＥＴ４８がオフしカスコード回路３０が活性化する。また、図５のＦＥＴ７６、８２がオンし、ＦＥＴ７９がオフする。これにより、センスアンプ回路６０が活性化する。プリチャージが開始されると実施例１では、図４のＦＥＴ４５がオンする。これにより、実施例１では差動増幅回路３２に電流源３４のＦＥＴ４６およびＦＥＴ４５から電流が供給される。よって、図６（ａ）のように、実施例１は従来例１のように、差動増幅回路３２に流れる電流Ｉｏが増加する。【００３３】
図６（ｂ）および図６（ｃ）のように、実施例１の差動増幅回路３２の出力ＶｏおよびＶＤＡＴＡＢは従来例１に比べ急激に安定し、３０ｎｓの時点ではほぼ安定となる。つまり実施例１のプリチャージが完了する。プリチャージが終了した後は、センスアンプ回路６０がセンシングし、メモリセル１２からデータを読み出す。実施例１は時間Ｔ２において、ＦＥＴ４５をオフする。つまり、電流源３４から差動増幅回路３２に供給される電流を減少させる。これに対し、従来例１では、図６（ｂ）および図６（ｃ）のように、ＶｏおよびＶＤＡＴＡＢが安定するのは約４０ｎｓの時点である。このように、実施例１によれば、プリチャージ時間を５〜１０ｎｓ短縮させることができる。時間Ｔ３において、センスアンプ回路６０のセンシングが終了する。つまりメモリセル１２からのデータの読み出しが終了する。その後、ＰＤＣＡＳＢがローレベルとなり、カスコード回路３０およびセンスアンプ回路６０を非活性化させる。【００３４】
次に、従来例２としてＦＥＴ４６が大きく、ビットラインＢＬをプリチャージする際、実施例１と同じ期間でビットラインＢＬをプリチャージできるようにした場合の計算結果について説明する。図７（ａ）から図７（ｃ）は、時間に対するそれぞれＤＡＴＡＢの電圧ＶＤＡＴＡＢ、差動増幅回路３２の電流Ｉｏおよびカスコード回路３０のトータル電流Ｉｔｏｔａｌを示す計算結果の図である。図７（ａ）のように、Ｔ１においてプリチャージが開始されると、従来例２は実施例１とほぼ同じ期間でビットラインＢＬをプリチャージする。図７（ｂ）および図７（ｃ）のように、実施例１のＦＥＴ４５がオンしているＴ１からＴ２の期間はＩｏおよびＩｔｏｔａｌはほぼ同じである。しかし、Ｔ２において、ＦＥＴ４５をオフすると、Ｔ２以降は、実施例１の差動増幅回路３２を流れる電流Ｉｏは減少する。一方、従来例２においては、電流源がＴ１からＴ２の期間と同じ電流を差動増幅回路３２に供給するためＩｏは一定のままである。ＩｔｏｔａｌについてもＴ２以降は実施例１ではＩｏが減少するためＩｔｏｔａｌが減少するが、従来例２では減少しない。【００３５】
表１は以上をまとめたものであり、１つのメモリセル１２からデータを読み出す際の差動増幅回路３２の電流Ｉｏの平均およびカスコード回路３０のトータル電流Ｉｔｏｔａｌの平均を示した表である。表１のように、実施例１は従来例２に比べ電流を削減することができる。
【表１】
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【００３６】
実施例１によれば、ビットラインＢＬをプリチャージする期間を含む第１期間（Ｔ１からＴ２の期間）において、電流源３４が差動増幅回路３２に供給する電流を第１電流とする。また、ビットラインＢＬのプリチャージが終了した後のメモリセル１２からデータを読み出す期間（つまり差動増幅回路３２が動作している期間）を含む第２期間（Ｔ２以降の期間）において電流源３４が差動増幅回路３２に供給する電流を第２電流とする。このとき、図６（ａ）から図７（ｃ）のように、第１電流は第２電流より大きい。プリチャージする期間はビットラインＢＬの電圧を例えば０Ｖから１．２Ｖに上昇させるため、早期にビットラインＢＬの電圧を安定化させるためには電流源３４は差動増幅回路３２に第１電流として大きい電流を供給することが求められる。よって、第１期間に、電流源３４が差動増幅回路３２に大きい電流を供給することによりプリチャージに要する時間を短縮することができる。一方、プリチャージが終了した後は、ビットラインＢＬの電圧を１．２Ｖに維持するのみであり、差動増幅回路３２に大きな電流を供給することは求められない。よって、第２期間に、差動増幅回路３２により小さな電流である第２電流を供給することにより消費電流を削減することができる。つまり、ビットラインのプリチャージ時間を短縮し、データを読み出す際の消費電力を削減することが可能となる。【００３７】
電圧制御回路３６は制御電圧Ｖｏに基づき電源ＶｃｃからビットラインＢＬに供給される電圧を制御する機能を有するが、図４のように、電圧制御回路３６としてＦＥＴ５０を用い、ソースおよびドレインを電流制限素子ＦＥＴ４９を介して電源Ｖｃｃおよびビットラインに接続し、ゲートに制御電圧Ｖｏを供給することにより、簡単に電圧制御回路３６を構成することができる。【００３８】
また、電流源３４として、２つのＦＥＴ４５、４６（サブ電流源）を有し、第１期間は、２つのＦＥＴ４５、４６が差動増幅回路３２に電流を供給し、第２期間は、２つのＦＥＴ４５、４６のうち１つであるＦＥＴ４６が差動増幅回路３２に電流を供給する。このように、２つのＦＥＴ４５、４６で電流源３４を構成することにより、第１期間から第２期間に切り替わる際に、簡単に早期に差動増幅回路３２に供給する電流を変えることができる。電流源３４としては、実施例１以外でも例えばＦＥＴ４６を１つを有し、ＣＡＳＢＩＡＳを変更することにより、差動増幅回路３２に供給する電流を変更することもできる。また、サブ電流源をＦＥＴ４５、４６のようにトランジスタとすることにより簡単にサブ電流源を構成することができる。【００３９】
実施例１は、メモリセル１２として仮想接地型メモリセルの例であったが、本発明は、その他のＳＯＮＯＳ型フラッシュメモリセル、フローティングゲート型フラッシュメモリセル、その他の不揮発性メモリセル、不揮発性メモリセル以外のメモリセルに適用することもできる。【００４０】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
2007125590.tif 000004
【図２】
2007125590.tif 000005
【図３】
2007125590.tif 000006
【図４】
2007125590.tif 000007
【図５】
2007125590.tif 000008
【図６】
2007125590.tif 000009
【図７】
2007125590.tif 000010
【国際調査報告】
2007125590.tif 000011
2007125590.tif 000012