【手続補正書】
【提出日】平成20年4月11日(2008.4.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のクロック信号を有する第１のクロック領域と第２のクロック信号を有する第２のクロック領域との間でデータを転送するためのクロックスキップバッファを有するマイクロプロセッサにおいて、
第１の整列ユニットを含み、前記第１の整列ユニットは、前記第１のクロック信号のパルスの、基準クロックパルスとの整列を検出するよう構成され、
第２の整列ユニットを含み、前記第２の整列ユニットは、前記第２のクロック信号のパルスの、前記基準クロックパルスとの整列を検出するよう構成され、
前記第１および第２の整列ユニットと結合され、また非同期リセット信号を受信するよう構成された同期リセットユニットを含み、前記同期リセットユニットは、前記第１のクロック領域において前記クロックパルスと整列する第１のリセット信号、および前記第２のクロック領域において前記クロックパルスと整列する第２のリセット信号を生成するよう構成され、
前記同期リセットユニットに結合されて、前記第１および第２のリセット信号を受信するカウンタリセットユニットを含み、前記カウンタリセットユニットは、前記リセット信号のうちの一方に基づいてロードカウンタをリセットし、かつ前記リセット信号のうちの他方に基づいてアンロードカウンタをリセットするよう構成される、回路。
【請求項２】  前記第１の整列ユニットは、前記第１のクロック領域において前記クロックパルスと実質的に一致する第１の整列信号を生成するよう構成され、前記第２の整列ユニットは、前記第２のクロック領域において前記クロックパルスと実質的に一致する第２の整列信号を生成するよう構成され、前記整列ユニットのうち前記１つのユニットは、スキップリセット信号を生成するよう構成される、請求項１に記載の回路。
【請求項３】  前記スキップリセット信号を受信するよう結合されたスキップパターン発生器をさらに含む、請求項２に記載の回路。
【請求項４】  前記スキップリセット信号は前記第１および第２の整列信号に先行し、前記スキップリセット信号の受信に応答して、前記スキップパターン発生器は、前記整列信号のうちの１つと同時に始まるスキップパターン信号を作り始める、請求項３に記載の回路。
【請求項５】  前記基準クロック信号から前記第１のクロック信号および前記第２のクロック信号を生成するよう構成されたクロック生成回路をさらに含み、前記クロック生成回路は、前記第１のクロック信号の第１のパルスを前記基準信号の第１のパルスと実質
的に整列させるよう構成された第１のＰＬＬ、および前記第２のクロック信号の第１のパルスを前記基準信号の前記第１のパルスと実質的に整列させるよう構成された第２のＰＬＬを含む、請求項１に記載の回路。
【請求項６】  クロックスキップバッファをリセットするための方法であって、
２つのクロック領域の各々において、対応する基準クロックパルスと実質的に整列する、対応するクロック信号の各パルスを検出するステップと、
非同期リセット信号を受信するステップと、
前記クロック領域のうちの１つにおいて、整列したリセット信号を生成するステップとを含み、前記整列したリセット信号は、前記対応するクロック領域の前記検出された整列したパルスのうちの１つと実質的に整列し、前記方法はさらに、
前記クロック領域における前記クロック信号の間の最大スキューよりも大きな量、前記整列したリセット信号を遅延させるステップと、
前記２つのクロック領域の各々において、同期リセット信号をアサートするステップとを含む、方法。
【請求項７】  前記２つのクロック領域の各々において、前記対応する同期リセット信号をアサートするステップに応答して、カウンタをロードし、開始するステップをさらに含む、請求項６に記載の方法。
【請求項８】  前記同期リセット信号は、前記対応するクロック領域の、次の検出された整列したパルスと同時にアサートされる、請求項７に記載の方法。
【請求項９】  前記カウンタのうちの１つは前記クロックスキップバッファに対するロードカウンタであり、前記カウンタのうちの１つは前記クロックスキップバッファに対するアンロードカウンタである、請求項７に記載の方法。
【請求項１０】  スキップパターン発生器を含む前記クロック領域のうち１つにおいて、前記検出された整列したパルスのうち対応する１つのパルスに先行するスキップリセット信号を生成するステップをさらに含む、請求項６に記載の方法。
【請求項１１】  前記スキップリセット信号の受信に応答して、前記検出された整列したパルスのうち前記対応する１つのパルスと同時に始まるスキップパターンを生成するステップをさらに含む、請求項１０に記載の方法。
【請求項１２】  前記対応するクロック領域の前記検出された整列したパルスのうちの１つと実質的に整列する整列したリセット信号を生成するステップは、前記基準クロック信号のパルスと実質的に整列する第１の中間リセット信号を生成し、前記第１の中間リセット信号の生成に応答して、中間クロック信号のパルスと実質的に整列する第２の中間リセット信号を生成し、前記第２の中間リセット信号の生成に応答して、前記整列したリセット信号を生成するステップを含む、請求項６に記載の方法。
【請求項１３】  第１のクロック領域と第２のクロック領域との間でデータを転送するためのクロックスキップバッファを有するマイクロプロセッサにおいて、
第１の整列ユニットを含み、前記第１の整列ユニットは、前記第１のクロック領域におけるクロック信号のパルスの整列を示す第１の整列信号を基準クロック信号のパルスでアサートするよう構成され、
第２の整列ユニットを含み、前記第２の整列ユニットは、前記第２のクロック領域におけるクロック信号のパルスの整列を示す第２の整列信号を前記基準クロック信号の前記パルスでアサートするよう構成され、
前記第１および第２の整列ユニットと結合され、また非同期リセット信号ならびに前記第１および第２の整列信号を受信するよう構成された同期リセットユニットを含み、前記同期リセットユニットは、前記第１の整列信号と整列する第１のリセット信号、および、前記第２の整列信号と整列する第２のリセット信号を生成するよう構成され、
前記同期リセットユニットに結合されて、前記第１および第２のリセット信号を受信するカウンタリセットユニットを含み、前記カウンタリセットユニットは、前記第１のリセット信号に基づいてロードカウンタをリセットし、かつ前記第２のリセット信号に基づいてアンロードカウンタをリセットするよう構成される、回路。
【請求項１４】  前記整列ユニットのうち１つのユニットに結合されたスキップパターン発生器をさらに含む、請求項１３に記載の回路。
【請求項１５】  前記整列ユニットのうち前記１つのユニットは、スキップリセット信号を生成し、前記スキップリセット信号を前記スキップパターン発生器に送るよう構成される、請求項１４に記載の回路。
【請求項１６】  前記スキップリセット信号は、前記整列ユニットのうち前記１つのユニットに対応する前記整列信号に先行し、前記スキップリセット信号の受信に応答して、前記スキップパターン発生器は、前記整列ユニットのうち前記１つのユニットに対応する前記整列信号と整列するスキップパターン信号を生成するよう構成される、請求項１５に記載の回路。
【請求項１７】  前記カウンタリセットユニットに結合されたデータ転送バッファをさらに含み、前記データ転送バッファは、前記ロードカウンタに従ってロードされ、前記アンロードカウンタに従ってアンロードされる、請求項１３に記載の回路。