【手続補正書】
【提出日】平成19年1月26日(2007.1.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】ＭＯＳトランジスタ回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
１つ以上の入力端子、出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、
待機時にのみ、前記主回路に流れる電流を遮断するように動作するリーク電流遮断回路と、
を備えたことを特徴とするＭＯＳトランジスタ回路。
【請求項２】  前記主回路は、第１のチャネル長を有するＭＯＳトランジスタを含み、
前記リーク電流遮断回路は、前記主回路のＭＯＳトランジスタに対してドレイン−ソース方向に直列に接続されて、待機時にのみ前記主回路のＭＯＳトランジスタに流れる電流を遮断するように動作する、第２のチャネル長を有するＭＯＳトランジスタを含み、
前記第２のチャネル長を前記第１のチャネル長よりも長く形成したことを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項３】  待機時において、前記リーク電流遮断回路が前記主回路に流れる電流を遮断するのに連動して、前記出力端子からの出力電圧を所定の電位に安定化する出力電圧安定化回路をさらに備えたことを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項４】  電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
１つ以上の入力端子、出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジスタと、Ｎ型トランジスタを備え、
前記主回路に供給する電源電圧と同じ電源電圧を前記Ｐ型トランジスタのソースに印加し、かつ前記主回路の動作をオンオフ制御するためのイネーブル端子に前記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタのゲートを、前記主回路の出力端子の少なくとも１つに前記Ｐ型トランジスタのドレインを、前記主回路の接地側端子の少なくとも１つに前記Ｎ型トランジスタのドレインをそれぞれ接続し、かつ前記Ｎ型トランジスタのソースを接地し、かつ前記Ｎ型トランジスタのチャネルを前記主回路に含まれるＭＯＳトランジスタのチャネル長よりも長く形成したこと、
を特徴とするＭＯＳトランジスタ回路。
【請求項５】 電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
１つ以上の入力端子、出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジスタと、Ｎ型トランジスタを備え、
前記主回路に供給すべき電源電圧を前記Ｐ型トランジスタのソースに印加し、かつ前記Ｐ型トランジスタのドレインを前記主回路の電源側端子の少なくとも１つに接続し、かつ前記主回路の動作をオンオフ制御するためのイネーブル端子に前記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタのゲートを、前記主回路の出力端子の少なくとも１つに前記Ｎ型トランジスタのドレインをそれぞれ接続し、かつ前記主回路の接地側端子の少なくとも１つ及び前記Ｎ型トランジスタのソースを接地し、かつ前記Ｐ型トランジスタのチャネルを前記主回路に含まれるＭＯＳトランジスタのチャネル長よりも長く形成したこと、
を特徴とするＭＯＳトランジスタ回路。
【請求項６】 電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
Ｐ型トランジスタのソースに電源電圧を印加し、かつ前記Ｐ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を入力端子とし、かつ前記Ｐ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を出力端子とする１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第１のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＮ型トランジスタのチャネル長よりも長く形成した第２のＮ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【請求項７】 電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
第１のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を出力端子とする１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第１のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＮ型トランジスタのチャネル長よりも長く形成した第２のＮ型トランジスタと、
ソースに前記電源電圧を印加し、かつドレインを前記出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第２のＰ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【請求項８】 電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
Ｎ型トランジスタのソースを接地し、かつ第１のＰ型トランジスタのゲートと前記Ｎ型トランジスタのゲート同士を接続した部位を入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記Ｎ型トランジスタのドレイン同士を接続した部位を出力端子とする１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第１のＰ型トランジスタのソースに接続し、かつソースに電源電圧を印加し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＰ型トランジスタのチャネル長よりも長く形成した第２のＰ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【請求項９】  電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
第１のＮ型トランジスタのソースを接地し、かつ第１のＰ型トランジスタのゲートと前記第１のＮ型トランジスタのゲート同士を接続した部位を入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を出力端子とする１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第１のＰ型トランジスタのソースに接続し、かつソースに電源電圧を印加し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＰ型トランジスタのチャネル長よりも長く形成した第２のＰ型トランジスタと、
ソースを接地し、かつドレインを前記出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第２のＮ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【請求項１０】  電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
第１と第２のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を第１の入力端子とし、かつ前記第２のＰ型トランジスタのゲートと第２のＮ型トランジスタのゲート同士を接続した部位を第２の入力端子とし、かつ前記第１と第２のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を出力端子とし、かつ前記第１のＮ型トランジスタのソースと前記第２のＮ型トランジスタのドレインを接続した１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第２のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１及び第２のＮ型トランジスタのチャネル長よりも長く形成した第３のＮ型トランジスタと、
ソースに前記電源電圧を印加し、かつドレインを前記出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第３のＰ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【請求項１１】  電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、
第１のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を第２の入力端子とし、かつ前記第１のＰ型トランジスタのドレインと第２のＰ型トランジスタのソースを接続し、かつ前記第２のＰ型トランジスタのゲートと第２のＮ型トランジスタのゲート同士を接続した部位を第１の入力端子とし、かつ前記第１と第２のＮ型トランジスタのドレイン同士と前記第２のＰ型トランジスタのドレインを接続した部位を出力端子とし、かつ前記第１と第２のＮ型トランジスタのソース同士を接続した１つ以上の論理回路と、
ドレインを前記論理回路の任意の１つの前記第１と第２のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１及び第２のＮ型トランジスタのチャネル長よりも長く形成した第３のＮ型トランジスタと、
ソースに前記電源電圧を印加し、かつドレインを前記出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第３のＰ型トランジスタと、
を具備したことを特徴とするＭＯＳトランジスタ回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路に関し、特に、待機状態回路のリーク電流等を低減し、消費電力を抑えることができるＭＯＳトランジスタ回路に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
入力端子（Input）には、Vdd側に等しいハイ（High）電位か、または、接地側の電位に等しいロー（Low）電位かいずれか一つの電位が信号として到来する。入力端子（Input）がハイ電位である時には、Ｎ型（Ｎチャネル型）のトランジスタＢがオン（ＯＮ）状態で、かつＰ型（Ｐチャネル型）のトランジスタＡがオフ（ＯＦＦ）状態となり、出力端子（Output）には、接地側の電位に等しいロー電位が出力される。逆に、入力端子（Input）がロー電位である時には、Ｐ型のトランジスタＡがオン（ＯＮ）状態、かつＮ型のトランジスタＢがオフ（ＯＦＦ）状態となり、出力端子（Output）には、電圧値（Vdd）に等しいハイ電位が出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明は、以上のような従来のトランジスタ回路における問題点に鑑みてなされたものであり、待機時においてリーク電流等に起因する無駄な電力消費を低減することができるＭＯＳトランジスタ回路を提供することを目的とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
【課題を解決するための手段】
本発明では上記の課題を解決するために、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、１つ以上の入力端子、出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、待機時にのみ、前記主回路に流れる電流を遮断するように動作するリーク電流遮断回路とを備えたことを特徴とするＭＯＳトランジスタ回路が提供される。
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、１つ以上の入力端子、出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジスタと、Ｎ型トランジスタを備え、前記主回路に供給する電源電圧と同じ電源電圧を前記Ｐ型トランジスタのソースに印加し、かつ前記主回路の動作をオンオフ制御するためのイネーブル端子に前記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタのゲートを、前記主回路の出力端子の少なくとも１つに前記Ｐ型トランジスタのドレインを、前記主回路の接地側端子の少なくとも１つに前記Ｎ型トランジスタのドレインをそれぞれ接続し、かつ前記Ｎ型トランジスタのソースを接地し、かつ前記Ｎ型トランジスタのチャネルを前記主回路に含まれるＭＯＳトランジスタのチャネル長よりも長く形成したことを特徴とするＭＯＳトランジスタ回路が提供される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、１つ以上の入力端子、出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路と、Ｐ型トランジスタと、Ｎ型トランジスタを備え、前記主回路に供給すべき電源電圧を前記Ｐ型トランジスタのソースに印加し、かつ前記Ｐ型トランジスタのドレインを前記主回路の電源側端子の少なくとも１つに接続し、かつ前記主回路の動作をオンオフ制御するためのイネーブル端子に前記Ｐ型トランジスタのゲート及び前記Ｎ型トランジスタのゲートを、前記主回路の出力端子の少なくとも１つに前記Ｎ型トランジスタのドレインをそれぞれ接続し、かつ前記主回路の接地側端子の少なくとも１つ及び前記Ｎ型トランジスタのソースを接地し、かつ前記Ｐ型トランジスタのチャネルを前記主回路に含まれるＭＯＳトランジスタのチャネル長よりも長く形成したことを特徴とするＭＯＳトランジスタ回路が提供される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、Ｐ型トランジスタのソースに電源電圧を印加し、かつ前記Ｐ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を入力端子とし、かつ前記Ｐ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を出力端子とする１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第１のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＮ型トランジスタのチャネル長よりも長く形成した第２のＮ型トランジスタとを具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、第１のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を出力端子とする１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第１のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＮ型トランジスタのチャネル長よりも長く形成した第２のＮ型トランジスタと、ソースに前記電源電圧を印加し、かつドレインを前記出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第２のＰ型トランジスタとを具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、Ｎ型トランジスタのソースを接地し、かつ第１のＰ型トランジスタのゲートと前記Ｎ型トランジスタのゲート同士を接続した部位を入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記Ｎ型トランジスタのドレイン同士を接続した部位を出力端子とする１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第１のＰ型トランジスタのソースに接続し、かつソースに電源電圧を印加し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＰ型トランジスタのチャネル長よりも長く形成した第２のＰ型トランジスタとを具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、第１のＮ型トランジスタのソースを接地し、かつ第１のＰ型トランジスタのゲートと前記第１のＮ型トランジスタのゲート同士を接続した部位を入力端子とし、かつ前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を出力端子とする１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第１のＰ型トランジスタのソースに接続し、かつソースに電源電圧を印加し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１のＰ型トランジスタのチャネル長よりも長く形成した第２のＰ型トランジスタと、ソースを接地し、かつドレインを前記出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第２のＮ型トランジスタとを具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、第１と第２のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を第１の入力端子とし、かつ前記第２のＰ型トランジスタのゲートと第２のＮ型トランジスタのゲート同士を接続した部位を第２の入力端子とし、かつ前記第１と第２のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレイン同士を接続した部位を出力端子とし、かつ前記第１のＮ型トランジスタのソースと前記第２のＮ型トランジスタのドレインを接続した１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第２のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１及び第２のＮ型トランジスタのチャネル長よりも長く形成した第３のＮ型トランジスタと、ソースに前記電源電圧を印加し、かつドレインを前記出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第３のＰ型トランジスタとを具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また、電源電圧を印加した状態で待機するＭＯＳトランジスタ回路において、第１のＰ型トランジスタのソースに電源電圧を印加し、かつ前記第１のＰ型トランジスタのゲートと第１のＮ型トランジスタのゲート同士を接続した部位を第２の入力端子とし、かつ前記第１のＰ型トランジスタのドレインと第２のＰ型トランジスタのソースを接続し、かつ前記第２のＰ型トランジスタのゲートと第２のＮ型トランジスタのゲート同士を接続した部位を第１の入力端子とし、かつ前記第１と第２のＮ型トランジスタのドレイン同士と前記第２のＰ型トランジスタのドレインを接続した部位を出力端子とし、かつ前記第１と第２のＮ型トランジスタのソース同士を接続した１つ以上の論理回路と、ドレインを前記論理回路の任意の１つの前記第１と第２のＮ型トランジスタのソースに接続し、かつソースを接地し、かつゲートを前記論理回路の動作をオンオフ制御するためのイネーブル端子とし、かつチャネルを前記第１及び第２のＮ型トランジスタのチャネル長よりも長く形成した第３のＮ型トランジスタと、ソースに前記電源電圧を印加し、かつドレインを前記出力端子に、ゲートを前記イネーブル端子にそれぞれ接続した第３のＰ型トランジスタとを具備したことを特徴とするＭＯＳトランジスタ回路が提供される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
即ち、本発明では、例えば、電源電圧を印加した状態で待機するタイプのＭＯＳトランジスタを使用した論理部などを含むＭＯＳトランジスタ回路において、複数の論理回路（より具体的には、インバータ回路等）に使用されているＭＯＳトランジスタよりもチャネル長の長いリーク電流遮断用のＭＯＳトランジスタを、上記論理回路に（電源電圧と接地間で）直列接続となるように設置し、回路を動作させる時にのみ上記リーク電流遮断用のＭＯＳトランジスタを導通させ、回路を待機させる時には、非導通とすることにより、（電源電圧と接地間の）上記論理回路のリーク電流による無駄な電力消費を低減できるようにしている。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
さらに例えば、回路を動作させる時には影響せず、回路を待機させる時にのみ、出力端子の電位を（中間電位ではない）ハイまたはロー電位とすることができるＭＯＳトランジスタを設置することにより、後段の待機型回路のトランジスタ貫通電流による無駄な電力消費も低減できるようにしている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
この時、この回路の入力端子（Input）には、Vdd側に等しいハイ電位か、または、接地側の電位に等しいロー電位かいずれか一つの電位が信号として到来し、この信号に対して、セル（ＣＥ１）による所定の演算が実行されて、その結果が、出力端子（Output）に出力される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
この回路の入力端子（Input）には、Vdd側に等しいハイ電位か、または、接地側の電位に等しいロー電位かいずれか１つの電位が信号として到来する。入力端子（Input）がハイ電位である時には、Ｎ型のトランジスタＢがオン状態で、かつＰ型のトランジスタＡがオフ状態となり、出力端子（Output）には、接地側の電位に等しいロー電位が出力される。逆に、入力端子（Input）がロー電位である時には、Ｐ型のトランジスタＡがオン状態、かつＮ型のトランジスタＢがオフ状態となり、出力端子（Output）には、電圧値（Vdd）に等しいハイ電位が出力される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
この回路の入力端子（Input）には、Vdd側に等しいハイ電位か、または、接地側の電位に等しいロー電位かいずれか１つの電位が信号として到来する。入力端子（Input）がハイ電位である時には、Ｎ型のトランジスタＢがオン状態で、かつＰ型のトランジスタＡがオフ状態となり、出力端子（Output）には、接地側の電位に等しいロー電位が出力される。逆に、入力端子（Input）がロー電位である時には、Ｐ型のトランジスタＡがオン状態、かつＮ型のトランジスタＢがオフ状態となり、出力端子（Output）には、電圧値（Vdd）に等しいハイ電位が出力される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
【発明の効果】
以上に説明したとおり、本発明では、１つ以上の入力端子、出力端子、電源側端子、及び、ＭＯＳトランジスタを含む主回路に対して、待機時にのみ、この主回路に流れる電流を遮断するようにリーク電流遮断回路が動作するので、待機時における主回路での無駄な電力消費を低減することができる。
また、本発明では、例えば、電源電圧を印加した状態で待機するタイプのＭＯＳトランジスタを使用したセルなどを含むＭＯＳトランジスタ回路において、上記セルに使用されているＭＯＳトランジスタよりもチャネル長の長いリーク電流遮断用のＭＯＳトランジスタを、上記セルと（電源電圧と接地間で）直列接続となるように追加的に設置し、該トランジスタ回路を動作させる時にのみ上記リーク電流遮断用のＭＯＳトランジスタを導通させ、該トランジスタ回路を待機させる時には、非導通となるように構成したので、（電源電圧と接地間の）上記セルのリーク電流による無駄な電力消費を低減することができる。