【手続補正書】
【提出日】平成20年5月27日(2008.5.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レジスタ・ファイル回路のリード・アフター・ライトの遅延を減少する方法であって、
前記レジスタ・ファイル回路内のレジスタに一又は複数の値を書き込むことと、
前記書き込むことと同時に、前記レジスタ・ファイル回路内の少なくとも１つの検出セルで状態変化をトリガすることと、
前記書き込みの開始時、かつブロックすることが取り消されるまで、前記レジスタへの読み込みアクセスをブロックすることと、
前記トリガの結果、前記少なくとも１つの検出セルが状態を変化した時点を検出することと、
前記ブロックすることを取り消して、それにより前記レジスタが読み込めるようにすること、を含む前記方法。
【請求項２】
前記トリガすることが、前記少なくとも１つの検出セルの現在の状態の反対の状態に対応する値を前記少なくとも１つの検出セルに書き込むことを含む、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの検出セルがスキャン可能なレジスタ・ファイル・セルであり、前記方法が前記書き込みの前に前記現在の状態を前記スキャン可能なレジスタ・ファイル・セルのスキャン・ラッチに格納することをさらに含み、前記トリガすることが、前記書き込みに応答して、スキャン・ラッチの現在値の補数を前記少なくとも１つの検出セルに書き込むことを含む、請求項２に記載の方法。
【請求項４】
前記トリガすることが、所定の値を前記少なくとも１つの検出セルに書き込むことを含み、前記方法が前記書き込みの前に、前記少なくとも１つの検出セルを前記所定の値から前記少なくとも１つの検出セルの反対の値にリセットし、それによって前記書き込みに応答して、前記反対の値から前記所定の値まで前記状態変化を起こすことをさらに含む、請求項１から３のいずれか一に記載の方法。
【請求項５】
前記少なくとも１つの検出セルは、前記書き込みに応答して前記レジスタの他のあらゆるセルが値を変化させるよりも遅い時期に前記状態変化が起こるように配置されるセルで、前記取り消すことが前記検出することに応答して即座に行われる、請求項１から４のいずれか一に記載の方法。
【請求項６】
前記少なくとも１つの検出セルは、前記書き込みに応答して前記レジスタの別のセルが値を変化させる前の時点で前記状態変化が起こるように配置されるセルで、前記方法が前記検出の結果がもたらされるのを所定の時間遅延させることをさらに含み、取り消しを前記遅延の終了に応答して行う、請求項１から４のいずれか一に記載の方法。
【請求項７】
前記少なくとも１つの検出セルが、前記レジスタ・ファイル回路の各レジスタに１つずつ、複数の検出セルを含み、前記方法がさらに、前記書き込みに応答して前記レジスタに対応する特定の検出セルを選択することを含み、それによって前記トリガすることが前記特定の検出セルのみで前記状態変化をトリガする、請求項１から４のいずれか一に記載の方法。
【請求項８】
論理行および列として配列される、ビット値を格納する複数の記憶セルと、
前記複数の記憶セルの行への書き込みに応答して状態を変化するように構成される少なくとも１つの検出セルと、
前記少なくとも１つの検出セルの出力の状態が前記少なくとも１つの検出セルの状態変化を検出することによって変化するまで、前記行への読み込みアクセスを防ぐクロック・ステアリング・ロジックとを含む、レジスタ・ファイル・アレイ。
【請求項９】
前記少なくとも１つの検出セルの入力に連結される反転出力と、前記少なくとも１つの検出セルの出力に連結される入力とをもつ記憶レジスタをさらに含み、前記書き込みに応答して前記記憶レジスタの値を前記少なくとも１つの検出セルに書き込む制御ロジックをさらに含み、それによって前記行への書き込みアクセスのたびに、前記少なくとも１つの検出セル内に記憶された値が2つの状態を変動する、請求項８に記載のレジスタ・ファイル・アレイ。
【請求項１０】
前記少なくとも１つの検出セルがスキャン可能な記憶セルで、前記記憶レジスタが前記スキャン可能な記憶セルに対応するスキャン・ラッチである、請求項９に記載のレジスタ・ファイル・アレイ。
【請求項１１】
前記書き込みが開始する前に、前記少なくとも１つの検出セルを所定の状態に設定する制御ロジックをさらに含み、前記少なくとも１つの検出セルが前記書き込みに応答して前記所定の状態の値とは反対の別の状態になるように構成され、前記クロック・ステアリング・ロジックが、前記少なくとも１つの検出セルが別の状態になったことを検出することによって、前記状態変化を検出する、請求項８のレジスタ・ファイル・アレイ。
【請求項１２】
前記少なくとも１つの検出セルが前記論理行の数と等しい量の検出セルであり、前記少なくとも１つの検出セルに接続される書き込みストローブが対応する行の書き込みイネーブル入力であり、前記クロック・ステアリング・ロジックが、対応する検出セルが状態を変化するまで、前記対応する行への読み込みアクセスを防ぐ、請求項８に記載のレジスタ・ファイル・アレイ。
【請求項１３】
前記論理行および列が物理的な行および列に配列され、前記検出セルの各々が前記列の所定の１つに配置され、それによって前記状態変化のタイミングが前記行への前記書き込みの完了と所定の関係で起こる、請求項１２に記載のレジスタ・ファイル・アレイ。
【請求項１４】
前記論理行および列が物理的な行および列に配列され、前記検出セルの各々が前記対応する行の実質的に中央に配置され、それによって前記状態変化のタイミングが、前記行への前記書き込みによる前記記憶セルの状態変化の完了の中央時点に近い、請求項１３に記載のレジスタ・ファイル・アレイ。
【請求項１５】
前記少なくとも１つの検出セルが単一の検出セルである、請求項８に記載のレジスタ・ファイル・アレイ。
【請求項１６】
前記少なくとも１つの検出セルの前記出力に連結される入力と前記クロック・ステアリング・ロジックに連結される出力とをもつ、所定の遅延を提供する遅延回路をさらに含み、それによって前記クロック・ステアリング・ロジックが、前記状態変化が起こりかつ前記所定の遅延が終了した後でのみ読み込みアクセスの防止を停止する、請求項１４または１５に記載のレジスタ・ファイル・アレイ。
【請求項１７】
前記論理行および列が物理的な行および列であり、前記少なくとも１つの検出セルが前記物理的な行および列の実質的に中央に配置され、それによって前記状態変化のタイミングが前記レジスタ・ファイルへの書き込みの完了の中央時点に近く、前記所定の遅延が、前記書き込みが前記複数の記憶セル内の影響を受けるセルの状態変化を完了する程に、前記防止の前記停止を遅延するのに十分である、請求項１６に記載のレジスタ・ファイル・アレイ。
【請求項１８】
前記論理行および列が物理的な行および列であり、前記少なくとも１つの検出セルが前記物理的な行および列の末端に配置される検出セルであり、それによって前記状態変化のタイミングが、いずれかの行への書き込みによる前記記憶セルの状態変化の完了後に起こる、請求項１５に記載のレジスタ・ファイル・アレイ。
【請求項１９】
前記クロック・ステアリング・ロジックが前記レジスタ・ファイル・アレイのアクセス制御ロジックに組み込まれて、前記状態変化が起こったことの標識を前記検出セルから受け取るまで、前記行への読み込みストローブの生成をブロックする、請求項８に記載のレジスタ・ファイル・アレイ。
【請求項２０】
前記標識が前記アクセス制御ロジックのアドレス・ユニットに供給され、前記アドレス・ユニットが、前記行のアドレスと前記読み込みアクセスに対応する次の行のアドレスを比較するアドレス・コンパレータを内蔵し、前記アクセス制御ロジックが、前記次の行の前記アドレスが前記行の前記アドレスと等しくなった場合に限り、前記読み込みストローブの生成を遅延する、請求項１９に記載のレジスタ・ファイル・アレイ。
【請求項２１】
論理行および列として配列される、ビット値を格納する複数の記憶セルと、
前記複数の記憶セルの行への書き込みに応答して状態が変化するように構成された少なくとも１つの検出セルであって、前記少なくとも１つの検出セルがスキャン・ラッチと検出記憶セルとを含むスキャン可能な記憶セルで、前記スキャン・ラッチの反転出力が前記検出記憶セルの入力に連結されるとともに、前記スキャン・ラッチの入力が前記検出記憶セルの出力に連結され、前記スキャン・ラッチのスキャン・クロック入力がレジスタ・ファイル・アレイの書き込みストローブに連結されて、前記書き込みストローブのデアサート状態に反応し、それによって前記少なくとも１つの検出セルの状態が書き込みと書き込みの間に格納される、前記少なくとも１つの検出セルと、
前記少なくとも１つの検出セルの出力の状態が前記少なくとも１つの検出セルの状態変化を検出することによって変化するまで、前記行への読み込みアクセスを防ぐクロック・ステアリング・ロジックであって、前記クロック・ステアリング・ロジックが前記スキャン・ラッチの検出出力および前記検出記憶セルの前記出力に連結され、前記スキャン・ラッチの前記検出出力および前記検出記憶セルの前記出力が異なる論理値になるまで、前記読み込みアクセスの防止を維持する、前記クロック・ステアリング・ロジックとを含む、前記レジスタ・ファイル・アレイ。