【手続補正書】
【提出日】平成20年3月21日(2008.3.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）テスタと、半導体ウエハの上に実装されたＩＣの入力／出力（Ｉ／Ｏ）端子に前記ＩＣテスタを接続するための相互接続システムとのタイミングを較正するための方法であって、
前記ＩＣテスタが、前記半導体ウエハ上に実装された前記ＩＣを試験するための複数のテスタ・チャネルを含み、
前記テスタが、スペア・チャネルをも含み、
前記テスタが、クロック信号エッジのシーケンスを前記テスタ・チャネルと前記スペア・チャネルとに送信するための手段を含み、
前記テスタ・チャネルと前記スペア・チャネルが、それぞれ、プログラム可能な駆動遅延と調節可能な駆動較正遅延とを含んでいる駆動遅延で、前記クロック信号エッジのいずれかの受信に続いて、エッジを有する出力信号を生成し、かつプログラム可能な比較遅延と調節可能な比較較正遅延とを含んでいる比較遅延で、前記クロック信号エッジのいずれかに続く入力信号をサンプリングするための手段を含み、
前記相互接続システムが、前記ＩＣを接触させて、各前記Ｉ／Ｏ端子と前記テスタ・チャネルの対応する１つとの間に、その間で信号を伝達するために、第１導電経路を提供し、
ａ．前記相互接続システムを適合して、第２導電経路を提供するステップと、
ｂ．それぞれが、前記テスタ・チャネルの別々の１つに対応する、複数の第１導体を提供するステップと、
ｃ．前記複数のテスタ・チャネルの各テスタ・チャネルに対し、
ｃ１．前記相互接続システムに、前記テスタ・チャネルの対応する前記第１導体に接触させ、前記対応する第１導体と前記第１および第２導体経路とが、前記テスタ・チャネルと前記スペア・チャネルとの間に、第１信号経路を形成し、
ｃ２．前記テスタ・チャネルに、その出力信号を入力信号として、前記第１信号経路を介して、前記スペア・チャネルに繰り返して送信させ、
ｃ３．サブステップｃ２と同時に、前記スペア・チャネルに、前記クロック信号エッジに続く固定遅延で、入力信号をサンプリングさせるステップとを含む方法。
【請求項２】
ステップｃが、
ｃ４．サブステップｃ２およびｃ３と同時に、テスタ・チャネルの較正遅延を調節して、スペア・チャネルが、前記出力信号エッジの付近で出力信号をサンプリングするように、テスタ・チャネルが、その出力信号のエッジを、前記クロック信号エッジの１つから遅延して、前記出力信号を前記スペア・チャネルに送信するサブステップをさらに含む、請求項１に記載の方法。
【請求項３】
ｄ．複数の第２導体を提供するステップと、
ｅ．ステップｃに続いて、前記相互接続システムに前記第２導体を接触させ、前記相互接続システムと前記第２導体が、前記テスタ・チャネルの対の間に、第２信号経路を提供するステップとをさらに含む、請求項２に記載の方法。
【請求項４】
ｆ．ステップｅに続いて、前記対のそれぞれに対し、
ｆ１．前記対の１つの前記テスタ・チャネルに、出力信号エッジを有する出力信号を、前記信号経路を介して、前記対の他のテスタ・チャネルに送信させ、
ｆ２．サブステップｆ１と同時に、前記出力信号エッジの付近で、前記出力信号をサンプリングするように、前記対の前記他のテスタ・チャネルの前記較正遅延を調節するステップとをさらに含む、請求項３に記載の方法。
【請求項５】
前記複数の前記第１導体と前記複数の第２導体とが、前記半導体ウエハ上に実装される、請求項３に記載の方法。
【請求項６】
前記複数の第１導体と前記複数の第２導体とが、前記半導体ウエハ以外の較正ウエハの上に実装される、請求項３に記載の方法。
【請求項７】
前記複数の第１導体が、前記半導体ウエハ上に実装される、請求項１に記載の方法。
【請求項８】
前記複数の第１導体が、前記半導体ウエハ以外の較正ウエハの上に実装される、請求項１に記載の方法。
【請求項９】
集積回路（ＩＣ）テスタと相互接続システムのタイミングを較正する方法であって、
前記ＩＣテスタが、半導体ウエハ上に実装されたＩＣを試験するための複数のテスタ・チャネルを有し、
前記ウエハが、各Ｉ／Ｏ端子が、前記テスタ・チャネルの別々の１つに対応する、複数の入力／出力（Ｉ／Ｏ）端子を有し、
前記テスタが、クロック信号エッジのシーケンスを、前記テスタ・チャネルとスペア・チャネルに送信するための手段を含み、
前記テスタ・チャネルと前記スペア・チャネルが、それぞれ、プログラム可能な駆動遅延と調節可能な駆動較正遅延とを含んでいる駆動遅延で、前記クロック信号エッジのいずれかの受信に続いて、エッジを有する出力信号を生成し、かつプログラム可能な比較遅延と調節可能な比較較正遅延とを含んでいる比較遅延で、前記クロック信号エッジのいずれかに続く入力信号をサンプリングするための手段を含み、
前記相互接続システムが、前記ＩＣを接触させて、各前記Ｉ／Ｏ端子とその対応する前記テスタ・チャネルとの間に、その間で信号を伝達するために、第１導電経路を提供し、
ａ．前記クロック信号のエッジと、前記テスタ・チャネルのいずれか１つの出力信号のエッジとの時間間隔を測定するための測定回路を提供するステップと、
ｂ．前記相互接続システムを適合して、第２導電経路を提供するステップと、
ｃ．それぞれが、前記テスタ・チャネルのそれぞれに対応する、複数の第１導体を提供するステップと、
ｄ．前記複数のテスタ・チャネルの各テスタ・チャネルに対し、
ｄ１．前記相互接続システムに、前記テスタ・チャネルの対応する第１導体を接触させ、前記対応する第１導体と、前記第１および第２導電経路とが、前記テスタ・チャネルと前記測定回路の間に、第１信号経路を形成し、
ｄ２．前記テスタ・チャネルに、前記クロック信号エッジに続く出力信号エッジを生成させ、前記第１信号経路が、前記出力信号エッジを入力信号エッジとして、前記測定ユニットに伝達し、
ｄ３．前記測定ユニットに、前記クロック信号エッジと、前記第１信号経路により到着する入力信号エッジとの間隔を測定させるステップとを含む方法。
【請求項１０】
ステップｄが、
ｄ４．サブステップｄ２およびｄ３と同時に、前記測定ユニットが、特定の持続期間の間隔を測定するように、テスタ・チャネルの較正遅延を調節するサブステップをさらに含む、請求項９に記載の方法。
【請求項１１】
ｅ．複数の第２導体を提供するステップと、
ｆ．ステップｄに続いて、前記相互接続システムに、前記第２導体を接触させ、相互接続システムと前記第２導体が、前記テスタ・チャネルの対の間に、第２信号経路を提供するステップとをさらに含む、請求項１０に記載の方法。
【請求項１２】
ｇ．前記対のそれぞれに対し、
ｇｌ．前記対の１つの前記テスタ・チャネルに、出力信号エッジを有する出力信号を、前記信号経路を介して、前記対の他のテスタ・チャネルに送信させ、
ｇ２．サブステップｇ１と同時に、前記出力信号エッジに近い出力信号をサンプリングするように、前記対の前記他のテスタ・チャネルの前記較正遅延を調節するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記複数の第１導体と前記複数の第２導体とが、前記半導体ウエハの上に実装される、請求項１１に記載の方法。
【請求項１４】
前記複数の第１導体と前記複数の第２導体とが、前記半導体ウエハ以外の較正ウエハの上に実装される、請求項１１に記載の方法。
【請求項１５】
前記複数の第１導体が、前記半導体ウエハ上に実装される、請求項９に記載の方法。
【請求項１６】
前記複数の第１導体が、前記半導体ウエハ以外の較正ウエハ上に実装される、請求項９に記載の方法。