【手続補正書】
【提出日】平成19年10月11日(2007.10.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のビット線と、複数のメモリセルと、データ読み出し制御回路と、を含むＲＡＭブロックと、
前記ＲＡＭブロックから供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロックと、
を含み、
前記データ読み出し制御回路は、前記複数のデータ線群の各々のデータ線に対応する画素のデータを前記ＲＡＭブロックよりＮ（Ｎは２以上の整数）回に分けて読み出し、
前記データ線ドライバブロックは、その各々が前記複数のデータ線群のうちの異なるデータ線群を駆動する第１〜第Ｎの分割データ線ドライバブロックを含み、
前記第１〜第Ｎの分割データ線ドライバブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置されていることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記データ読み出し制御回路はワード線制御回路を含み、前記ワード線制御回路は、前記一水平走査期間において、前記複数のワード線のうち互いに異なるＮ本のワード線を選択し、かつ、前記表示パネルを垂直走査駆動する一垂直走査期間において、同一のワード線を複数回選択しないことを特徴とする集積回路装置。
【請求項３】
請求項１または２において、
前記第１〜第Ｎの分割データ線ドライバには、第１〜第Ｎのラッチ信号が供給され、
前記第１〜第Ｎの分割データ線ドライバは、前記第１〜第Ｎのラッチ信号に基づいて、前記ＲＡＭブロックから供給されたデータをラッチすることを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記一水平走査期間にて前記ＲＡＭブロックより第Ｋ（１≦Ｋ≦Ｎ、Ｋは整数）回目の読み出しが行われたときには、前記第Ｋのラッチ信号がアクティブに設定されることで、第Ｋ回目の読み出しにより前記ＲＡＭブロックから供給されるデータが前記第Ｋの分割データ線ドライバにラッチされることを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
前記ＲＡＭブロックは、一回の読み出しによってＭ（Ｍは２以上の整数）ビットのデータを出力するセンスアンプ回路を含み、
前記ＲＡＭブロックには、前記複数のワード線の延びる第２の方向に沿って少なくともＭ個のメモリセルが配列され、
前記センスアンプ回路には、一回の読み出しによってＭビットのデータが供給されることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第１〜第Ｎの分割データ線ドライバの各々は、前記ＲＡＭブロックから供給されるＭビットのデータに基づいて前記データ線群を駆動し、
データ線に対応する画素の階調度がＧビットである場合、前記第１〜第Ｎの分割データ線ドライバの各々は、（Ｍ／Ｇ）本のデータ線を駆動することを特徴とする集積回路装置。
【請求項７】
請求項５において、
前記第１〜第Ｎの分割データ線ドライバの各々は、前記ＲＡＭブロックから供給されるＭビットのデータに基づいて前記データ線群を駆動し、
前記第１〜第Ｎの分割データ線ドライバの各々は、データ線に対応する画素の階調度をＧビットとした場合に、（Ｍ／Ｇ）個のデータ線駆動セルを含み、
前記（Ｍ／Ｇ）個のデータ線駆動セルの各々は１本のデータ線を駆動することを特徴とする集積回路装置。
【請求項８】
請求項７において、
前記表示パネルがカラー表示であるときには（Ｍ／Ｇ）は３の倍数であり、前記（Ｍ／Ｇ）個のデータ線駆動セルは、Ｒ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＲ用データ線駆動セルと、Ｇ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＧ用データ線駆動セルと、Ｂ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＢ用データ線駆動セルと、で構成されていることを特徴とする集積回路装置。
【請求項９】
請求項７において、
前記表示パネルがカラー表示であるときにはＮは３の倍数であり、
前記第１〜第Ｎの分割データ線ドライバの（１／３）個は、Ｒ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＲ用データ線駆動セルで構成され、
前記第１〜第Ｎの分割データ線ドライバの他の（１／３）個は、Ｇ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＧ用データ線駆動セルで構成され、
前記第１〜第Ｎの分割データ線ドライバのさらに他の（１／３）個は、Ｂ用画素に対応するデータ線を駆動する（Ｍ／Ｇ）個のＢ用データ線駆動セルで構成されていることを特徴とする集積回路装置。
【請求項１０】
請求項５乃至９のいずれかにおいて、
前記第１〜第Ｎの分割データ線ドライバの各々は、各分割データ線ドライバを細分割する第１〜第Ｓ（Ｓは２以上の整数）の細分割データ線ドライバを含み、
前記第１〜第Ｓの細分割データ線ドライバの各々は、データ線に対応する画素の階調度をＧビットとした場合に、その各々が１本のデータ線を駆動する［Ｍ／（Ｇ×Ｓ）］個のデータ線駆動セルを含み、
前記第１〜第Ｓの細分割データ線ドライバの各々は、前記第１の方向に沿って配置されていることを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記第１〜第Ｓの細分割データ線ドライバの各々には、前記第１〜第Ｎのラッチ信号のうちの同一のラッチ信号が供給されることを特徴とする集積回路装置。
【請求項１２】
請求項８において、
前記第１〜第Ｎの分割データ線ドライバの各々は、各分割データ線ドライバを細分割する第１〜第３の細分割データ線ドライバを含み、
前記第１の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｒ用データ線駆動セルを含み、
前記第２の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｇ用データ線駆動セルを含み、
前記第３の細分割データ線ドライバが（Ｍ／３Ｇ）個の前記Ｂ用データ線駆動セルを含み、
前記第１〜第Ｓの細分割データ線ドライバの各々は、前記第１の方向に沿って配列されていることを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記複数のワード線は、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように形成されていることを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかに記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
【請求項１５】
請求項１４において、
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
また、本発明は、前記表示パネルがカラー表示であるときには（Ｍ／Ｇ）は３の倍数であり、前記（Ｍ／Ｇ）個のデータ線駆動セルは、Ｒ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＲ用データ線駆動セルと、Ｇ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＧ用データ線駆動セルと、Ｂ用画素に対応するデータ線を駆動する（Ｍ／３Ｇ）個のＢ用データ線駆動セルと、で構成され、前記（Ｍ／Ｇ）個のデータ線駆動セルの各々は、前記第２の方向に沿って前記Ｒ用データ線駆動セル、前記Ｇ用データ線駆動セル、前記Ｂ用データ線駆動セルがそれぞれ交互になるように配列することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０２２８
【補正方法】変更
【補正の内容】
【０２２８】
１０  表示パネル、２０  表示ドライバ（集積回路装置）、
１００  データ線ドライバブロック、
１００Ａ、１００−Ｒ、ＤＲａ  第１の分割データ線ドライバ、
１００−Ｇ  第２の分割データ線ドライバ、
１００Ｂ、１００−Ｂ、ＤＲｂ  第Ｎの分割データ線ドライバ、
１００Ａ１、１００Ａ２  第１の細分割データ線ドライバ、
１００Ｂ１、１００Ｂ２  第２又は第Ｎの細分割データ線ドライバ、
１１０  データ線駆動セル、
１１０Ａ１−Ｒ、１１０Ａ２−Ｒ、１１０−Ｒ１、１１０−Ｒ２  Ｒ用データ線駆動セル、
１１０Ａ１−Ｇ、１１０Ａ２−Ｇ、１１０−Ｇ１、１１０−Ｇ２  Ｇ用データ線駆動セル、
１１０Ａ１−Ｂ、１１０Ａ２−Ｂ、１１０−Ｂ１、１１０−Ｂ２  Ｂ用データ線駆動セル、
２００  ＲＡＭブロック、２１１  センスアンプ、２４０  ワード線制御回路、２４０，２５０  データ読み出し制御回路、ＢＬ  ビット線、ＤＬ  データ線、
ＭＣ  メモリセル、ＳＬＡ、ＳＬ１  第１のラッチ信号、
ＳＬ２  第２のラッチ信号、ＳＬＢ、ＳＬＣ  第Ｎのラッチ信号、
ＳＬＣ  データ線制御信号、ＲＡＣ  ワード線制御信号、ＷＬ  ワード線
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2007241214.tif 000001
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2007241214.tif 000002
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
2007241214.tif 000003