【手続補正書】
【提出日】平成19年11月9日(2007.11.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第一層と、
前記第一層上に形成され、比誘電率が３．３以下の層間絶縁膜が積層された第二層と、
前記第二層上に形成され、ＳｉＯＦ膜またはＳｉＯ２膜を含有する第三層と、
前記第三層上に形成され、窒化珪素膜を含有する表面保護膜と、
下端部が前記基板に接し、前記第一層、前記第二層および前記第三層を貫通するように形成され、上部が前記第三層よりも高い部分にあり、前記上部が前記表面保護膜に覆われており、平面視において回路形成領域を取り囲むように形成され、前記第二層内の前記層間絶縁膜内および前記第三層内でそれぞれ銅配線を含むシールリングと、
平面視において前記シールリングを取り囲み、ダイシングレーンと前記シールリングとの間に形成され、前記表面保護膜を貫通し、底部が前記第三層内に形成され前記表面保護膜よりも低い位置にある、凹み部とを有する、半導体装置。
【請求項２】
基板と、
前記基板上に形成され、比誘電率が３．３以下の層間絶縁膜が積層された第一層と、
前記第一層上に形成され、ＳｉＯＦ膜またはＳｉＯ２膜を含有する第二層と、
下端部が前記基板に接し、前記第一層、前記第二層を貫通するように形成され、上部が前記第二層よりも高い部分にあり、平面視において回路形成領域を取り囲むように形成され、銅配線を含むシールリングとを備え、
ダイシングレーンと前記シールリングとの間に凹み部が形成されており、
前記凹み部は、前記第二層内に形成され、
前記凹み部の底部が前記第二層内に形成され、前記第二層内の前記シールリングの前記銅配線の最上部よりも低い位置にある、半導体装置。
【請求項３】
前記凹み部の前記底部と比誘電率が３．３以下の前記層間絶縁膜との距離が１０ｎｍ以上２μｍ以下になるように形成された、請求項１に記載の半導体装置。
【請求項４】
比誘電率が３．３以下の前記層間絶縁膜と前記凹み部の前記底部との距離をｘ、前記凹み部または前記シールリングが形成されている領域を避けた領域における比誘電率が３．３以下の前記層間絶縁膜と前記表面保護膜の表面との距離をｙとしたときに、ｘ／ｙが２／３以下になるように形成された、請求項１に記載の半導体装置。
【請求項５】
前記凹み部は、平面視したときに閉ループになるように形成された、請求項１に記載の半導体装置。
【請求項６】
前記凹み部は、平面視したときに、内側の端部の段差が、前記ダイシングレーンと前記シールリングとの間に配置されるように形成された、請求項１に記載の半導体装置。
【請求項７】
前記凹み部は、平面視したときに、内側の端部の段差の少なくとも一部が前記ダイシングレーンに略平行になるように形成された、請求項１に記載の半導体装置。
【請求項８】
前記凹み部は、平面視したときに、内側の端部の段差の少なくとも一部が前記シールリングに略平行になるように形成された、請求項１に記載の半導体装置。
【請求項９】
平面視したときに角になるチップコーナ部を有し、
前記凹み部は、平面視したときに、幅が前記チップコーナ部で大きくなるように形成された、請求項１に記載の半導体装置。
【請求項１０】
前記基板上に形成され、前記第一層の下側に形成される第三層と、
前記第二層上に形成され、窒化珪素膜を含有する表面保護膜とを有し、
前記シールリングは、前記第三層を貫通し、前記シールリングの前記上部が前記表面保護膜に覆われており、
前記凹み部は、前記シールリングを取り囲み、前記表面保護膜を貫通する、請求項２に記載の半導体装置。
【請求項１１】
前記シールリングは、前記シールリングの前記下端部を有する金属で構成されたコンタクト部と、前記銅配線を有し前記コンタクト部の上面と接続された第一シールリング部と、前記シールリングの前記上部であるアルミニウム配線を有し前記第一シールリング部と接続された第二シールリング部とを有し、
前記表面保護膜は、第一酸化珪素膜と、前記第一酸化珪素膜上に形成された前記窒化珪素膜とを有し、
前記凹み部は、溝部および切欠き部のうち少なくとも一方を含み、
前記層間絶縁膜それぞれの間、前記第一層と前記第二層との間、および前記第二層と前記第三層との間には窒素含有絶縁膜が設けられることを特徴とする、請求項１に記載の半導体装置。
【請求項１２】
前記凹み部は溝部であり、
前記溝部は平面的に見たときに、半導体装置の外形に沿った略四角形の形状であり、
前記シールリングは平面的に見たときに、略八角形の形状である、請求項１に記載の半導体装置。
【請求項１３】
前記窒素含有絶縁膜は炭窒化珪素膜であり、
比誘電率が３．３以下の前記層間絶縁膜のヤング率は１０ＧＰａ以上、２５ＧＰａ以下であり、
比誘電率が３．３以下の前記層間絶縁膜は有機シリカガラス系の絶縁膜である、請求項１１に記載の半導体装置。
【請求項１４】
前記シールリングは平面的に見たときに、チップコーナ部において、面取りされている形状を有することにより、前記略八角形の形状である、請求項１２に記載の半導体装置。
【請求項１５】
前記第一層内、前記第二層の前記層間絶縁膜内、および前記第三層のＳｉＯＦ膜またはＳｉＯ２膜内の、前記回路形成領域には、それぞれ電気回路に用いられる他の銅配線が設けられることを特徴とする、請求項１に記載の半導体装置。
【請求項１６】
前記第一層の前記層間絶縁膜内および前記第二層のＳｉＯＦ膜またはＳｉＯ２膜内の、前記回路形成領域には、それぞれ電気回路に用いられる他の銅配線が設けられることを特徴とする、請求項２に記載の半導体装置。
【請求項１７】
前記積層された層間絶縁膜内の前記銅配線および前記第三層内の前記銅配線は、それぞれがその上下層の前記シールリング内の配線と、前記シールリングを構成する金属の層間接続部で接続されていることを特徴とする、請求項１に記載の半導体装置。
【請求項１８】
基板と、
前記基板上に形成され、比誘電率が３．３以下の層間絶縁膜を有する第一層と、
前記第一層上に形成され、ＳｉＯＦ膜またはＳｉＯ２膜を含有する第二層と、
前記層間絶縁膜内に形成され、平面形状が閉ループの線状の枠形である第一銅配線と、
前記第二層内に形成され、平面形状が閉ループ形状で前記第一銅配線と重なるような第二銅配線と、
前記層間絶縁膜内に形成され、平面視において前記第一銅配線に取り囲まれるように形成され、電気回路の配線として用いられる第三銅配線と、
前記第二層内に形成され、平面視において前記第二銅配線に取り囲まれるように形成され、電気回路の配線として用いられる第四銅配線とを備え、
ダイシングレーンと前記第二銅配線との間に凹み部が形成されており、
前記凹み部は、前記第二層内に形成され、
前記凹み部の底部が前記第二層内に形成され、前記第二銅配線の最上部よりも低い位置にある、半導体装置。
【請求項１９】
基板と、
前記基板上に形成され、比誘電率が３．３以下の層間絶縁膜を有する第一層と、
前記第一層上に形成され、ＳｉＯＦ膜またはＳｉＯ２膜を含有する第二層と、
前記第二層上に形成され、窒化珪素膜を含有する表面保護膜と、
前記層間絶縁膜内に形成され、平面形状が閉ループの線状の枠形である第一銅配線と、
前記第二層内に形成され、平面形状が閉ループ形状で前記第一銅配線と重なるような第二銅配線と、
前記層間絶縁膜内に形成され、平面視において前記第一銅配線に取り囲まれるように形成され、電気回路の配線として用いられる第三銅配線と、
前記第二層内に形成され、平面視において前記第二銅配線に取り囲まれるように形成され、電気回路の配線として用いられる第四銅配線とを備え、
ダイシングレーンと前記第二銅配線との間に凹み部が形成されており、
前記凹み部は、前記表面保護膜を貫通し、前記第二層内に形成され、
前記凹み部の底部が前記第二層内に形成され、前記表面保護膜よりも低い位置にある、半導体装置。