【手続補正書】
【提出日】平成18年12月13日(2006.12.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から所定の低下電圧だけ低下してなる基準電圧を出力する電流源と、
上記電源から出力される電流により充電されるコンデンサと、
上記コンデンサの電圧を、上記電流源から出力される基準電圧と比較して、上記基準電圧以上となったとき、出力信号を出力するコンパレータとを備え、
電源電圧の供給開始から、上記コンデンサの電圧が上記コンデンサの充電により経過時間に実質的に比例して上昇し上記基準電圧に到達するまでの遅延時間後に、上記出力信号を出力するタイマー回路を構成したことを特徴とする半導体回路。
【請求項２】
上記電流源は、
第１と第２のＰチャンネルＭＯＳＦＥＴを含むカレントミラー回路と、
第１の抵抗と、
第２の抵抗とを備え、
上記電源電圧と接地との間に、上記第１のＰチャンネルＭＯＳＦＥＴと上記第１の抵抗が挿入され、
上記電流源は上記電源電圧から上記第１のＰチャンネルＭＯＳＦＥＴのしきい値電圧だけ低下した電圧値である上記第１の抵抗の両端の電圧を基準電圧として出力し、
上記電流源は、上記電源電圧から上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項１記載の半導体回路。
【請求項３】
上記電流源は、
第１と第２のＮチャンネルＭＯＳＦＥＴを含む第１のカレントミラー回路と、
第１と第２のＰチャンネルＭＯＳＦＥＴを含む第２のカレントミラー回路と、
第１の抵抗と、
第２の抵抗とを備え、
上記第１のカレントミラー回路と、上記第２のカレントミラー回路とが縦続に接続され、
上記電源電圧と接地との間に、上記第１の抵抗と上記第１のＮチャンネルＭＯＳＦＥＴが挿入され、
上記電流源は、上記電源電圧から上記第１の抵抗を介して低下した電圧値である上記第１のＮチャンネルＭＯＳＦＥＴの両端の電圧を、上記第２のＮチャンネルＭＯＳＦＥＴを介して出力した電圧を基準電圧として出力し、
上記電流源は、上記電源電圧から上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項１記載の半導体回路。
【請求項４】
上記電流源は、
第１と第２のＰチャンネルＭＯＳＦＥＴを含む第１のカレントミラー回路と、
第１と第２のＮチャンネルＭＯＳＦＥＴを含む第２のカレントミラー回路と、
第３と第４のＰチャンネルＭＯＳＦＥＴを含む第３のカレントミラー回路と、
第１の抵抗と、
第２の抵抗とを備え、
上記第１のカレントミラー回路と、上記第２のカレントミラー回路と、上記第３のカレントミラー回路とが縦続に接続され、
上記電源電圧と接地との間に、上記第１のＰチャンネルＭＯＳＦＥＴと上記第１の抵抗が挿入され、
上記電流源は、上記電源電圧から上記第１のＰチャンネルＭＯＳＦＥＴのしきい値電圧だけ低下した値である上記第１の抵抗の両端の電圧を、上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２のカレントミラー回路を介して出力した電圧を基準電圧として出力し、
上記電流源は、上記電源電圧から上記第４のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項１記載の半導体回路。
【請求項５】
電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から所定の第１の低下電圧だけ低下してなる第１の基準電圧と、上記第１の基準電圧から所定の第２の低下電圧だけ低下してなる第２の基準電圧とを出力する電流源と、
上記電流源から出力される電流により充電されるコンデンサと、
上記コンデンサの電圧を上記第１の基準電圧と比較して、上記第１の基準電圧以上となったとき、セット信号を出力する第１のコンパレータと、
上記コンデンサの電圧を、上記第２の基準電圧と比較して、上記第２の基準電圧以下となったとき、リセット信号を出力する第２のコンパレータと、
上記セット信号に応答してセットされ、上記リセット信号に応答してリセットされ、上記セットされた後上記リセットされるまで出力信号を出力するセットリセット型フリップフロップと、
上記セット信号に応答して上記コンデンサを放電する放電回路とを備え、
上記リセット信号に応答して、上記コンデンサの電圧が上記コンデンサの充電により上記第２の基準電圧から経過時間に実質的に比例して上昇し上記第１の基準電圧に到達した後、上記セット信号に応答して、上記コンデンサの放電により上記第１の基準電圧から経過時間につれて下降して上記第２の基準電圧に到達する動作を繰り返すことにより、上記セットリセット型フリップフロップからの出力信号を、所定の周期を有する発振信号として出力する発振回路を構成したことを特徴とする半導体回路。
【請求項６】
上記電流源は、
第１と第２のＮチャンネルＭＯＳＦＥＴを含む第１のカレントミラー回路と、
第１と第２のＰチャンネルＭＯＳＦＥＴを含む第２のカレントミラー回路と、
第１の抵抗と、
第２の抵抗とを備え、
上記第１のカレントミラー回路と、上記第２のカレントミラー回路とが縦続に接続され、
上記電源電圧と接地との間に、上記第１の抵抗と上記第１のＮチャンネルＭＯＳＦＥＴが挿入され、
上記電流源は、上記電源電圧から上記第１の抵抗を介して低下した電圧値である上記第１のＮチャンネルＭＯＳＦＥＴの両端の電圧を上記第２の基準電圧として出力し、上記第２の基準電圧を上記第２のＮチャンネルＭＯＳＦＥＴを介して出力した電圧を第１の基準電圧として出力し、
上記電流源は、上記電源電圧から上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項５記載の半導体回路。
【請求項７】
上記電流源は、
第１と第２のＰチャンネルＭＯＳＦＥＴを含む第１のカレントミラー回路と、
第１と第２のＮチャンネルＭＯＳＦＥＴを含む第２のカレントミラー回路と、
第３と第４のＰチャンネルＭＯＳＦＥＴを含む第３のカレントミラー回路と、
第１の抵抗と、
第２の抵抗とを備え、
上記第１のカレントミラー回路と、上記第２のカレントミラー回路と、上記第３のカレントミラー回路とが縦続に接続され、
上記電源電圧と接地との間に、上記第１のＰチャンネルＭＯＳＦＥＴと上記第１の抵抗が挿入され、
上記電流源は、上記電源電圧から上記第１のＰチャンネルＭＯＳＦＥＴのしきい値電圧だけ低下した値である上記第１の抵抗の両端の電圧を、上記第２のＰチャンネルＭＯＳＦＥＴを介して出力した電圧を第２の基準電圧として出力し、上記第２の基準電圧を上記第２のカレントミラー回路を介して出力した電圧を第１の基準電圧として出力し、
上記電流源は、上記電源電圧から上記第４のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項５記載の半導体回路。
【請求項８】
上記放電回路は、ＮチャンネルＭＯＳＦＥＴで構成されたことを特徴とする請求項５乃至７のうちのいずれか１つに記載の半導体回路。
【請求項９】
電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から所定の低下電圧だけ低下してなる基準電圧を出力する第１の電流源と、
上記電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から上記低下電圧だけ低下してなる基準電圧を出力し、上記第１の電流源の動作開始時から所定の時間間隔だけ遅延されて動作が開始される第２の電流源と、
上記第１の電流源から出力される電流により充電される第１のコンデンサと、
上記第２の電流源から出力される電流により充電される第２のコンデンサと、
上記第１のコンデンサの電圧を上記第１の電流源からの基準電圧と比較して、上記第１の電流源からの基準電圧以上となったとき、セット信号を出力する第１のコンパレータと、
上記第２のコンデンサの電圧を上記第２の電流源からの基準電圧と比較して、上記第２の電流源からの基準電圧以上となったとき、リセット信号を出力する第２のコンパレータと、
上記セット信号に応答してセットされ、上記リセット信号に応答してリセットされ、上記リセットされた後上記セットされるまで第１の出力信号を出力し、上記セットされた後上記リセットされるまで第２の出力信号を出力するセットリセット型フリップフロップと、
上記セット信号に応答して上記第１のコンデンサを放電する第１の放電回路と、
上記リセット信号に応答して上記第２のコンデンサを放電する第２の放電回路とを備え、
上記リセット信号に応答して、上記第１のコンデンサの電圧が上記第１のコンデンサの充電により経過時間に実質的に比例して上昇し上記基準電圧に到達した後、上記セット信号に応答して、上記第１のコンデンサの放電により上記基準電圧から経過時間につれて下降するとともに、上記セット信号に応答して、上記第２のコンデンサの電圧が上記第２のコンデンサの充電により経過時間に実質的に比例して上昇し上記基準電圧に到達した後、上記リセット信号に応答して、上記第２のコンデンサの放電により上記基準電圧から経過時間につれて下降する動作を繰り返すことにより、上記セットリセット型フリップフロップからの第１と第２の出力信号をそれぞれ、所定の周期を有する発振信号として出力する発振回路を構成したことを特徴とする半導体回路。
【請求項１０】
電源電圧で駆動され、上記電源電圧に依存した電流を出力するとともに、上記電源電圧から所定の低下電圧だけ低下してなる基準電圧を出力し、互いに所定の時間間隔だけ遅延されて動作が開始される３以上の整数Ｎ個の電流源と、
上記Ｎ個の電流源からそれぞれ出力される電流により充電されるＮ個のコンデンサと、
セット信号に応答してセットされ、リセット信号に応答してリセットされ、上記リセットされた後上記セットされるまで出力信号を出力するＮ個のセットリセット型フリップフロップと、
上記Ｎ個のコンデンサから出力される信号電圧が所定のしきい値以上となったときそれぞれ、しきい値結果信号を出力するＮ個のしきい値素子と、
上記Ｎ個のしきい値素子のうち、各１対のしきい値素子からのしきい値結果信号が同時に出力されることを示す同時出力信号を、上記Ｎ個のセットリセット型フリップフロップのうちの対応する各１対のセットリセット型フリップフロップのセット信号とリセット信号として出力するＮ個のゲート素子と、
上記Ｎ個のセットリセット型フリップフロップから出力される出力信号に応答してそれぞれ上記Ｎ個のコンデンサを放電するＮ個の放電回路とを備え、
上記リセット信号に応答して、上記各コンデンサの電圧が上記各コンデンサの充電により経過時間に実質的に比例して上昇し上記基準電圧に到達した後、上記セット信号に応答して、上記各コンデンサの放電により上記基準電圧から経過時間につれて下降する動作を上記各コンデンサにおいて上記時間間隔だけずれて繰り返すことにより、上記各セットリセット型フリップフロップからの出力信号をそれぞれ、所定の周期を有する発振信号として出力する発振回路を構成したことを特徴とする半導体回路。
【請求項１１】
上記各しきい値素子はインバータであり、上記各ゲート素子はノアゲートであることを特徴とする請求項１０記載の半導体回路。
【請求項１２】
上記各しきい値素子はしきい値バッファであり、上記各ゲート素子は反転入力端子付きオアゲートであることを特徴とする請求項１０記載の半導体回路。
【請求項１３】
上記各電流源は、
第１と第２のＰチャンネルＭＯＳＦＥＴを含むカレントミラー回路と、
第１の抵抗と、
第２の抵抗とを備え、
上記電源電圧と接地との間に、上記第１のＰチャンネルＭＯＳＦＥＴと上記第１の抵抗が挿入され、
上記各電流源は上記電源電圧から上記第１のＰチャンネルＭＯＳＦＥＴのしきい値電圧だけ低下した電圧値である上記第１の抵抗の両端の電圧を基準電圧として出力し、
上記各電流源は、上記電源電圧から上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項９乃至１２のうちのいずれか１つに記載の半導体回路。
【請求項１４】
上記各電流源は、
第１と第２のＮチャンネルＭＯＳＦＥＴを含む第１のカレントミラー回路と、
第１と第２のＰチャンネルＭＯＳＦＥＴを含む第２のカレントミラー回路と、
第１の抵抗と、
第２の抵抗とを備え、
上記第１のカレントミラー回路と、上記第２のカレントミラー回路とが縦続に接続され、
上記電源電圧と接地との間に、上記第１の抵抗と上記第１のＮチャンネルＭＯＳＦＥＴが挿入され、
上記各電流源は、上記電源電圧から上記第１の抵抗を介して低下した電圧値である上記第１のＮチャンネルＭＯＳＦＥＴの両端の電圧を、上記第２のＮチャンネルＭＯＳＦＥＴを介して出力した電圧を基準電圧として出力し、
上記各電流源は、上記電源電圧から上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項９乃至１２のうちのいずれか１つに記載の半導体回路。
【請求項１５】
上記各電流源は、
第１と第２のＰチャンネルＭＯＳＦＥＴを含む第１のカレントミラー回路と、
第１と第２のＮチャンネルＭＯＳＦＥＴを含む第２のカレントミラー回路と、
第３と第４のＰチャンネルＭＯＳＦＥＴを含む第３のカレントミラー回路と、
第１の抵抗と、
第２の抵抗とを備え、
上記第１のカレントミラー回路と、上記第２のカレントミラー回路と、上記第３のカレントミラー回路とが縦続に接続され、
上記電源電圧と接地との間に、上記第１のＰチャンネルＭＯＳＦＥＴと上記第１の抵抗が挿入され、
上記各電流源は、上記電源電圧から上記第１のＰチャンネルＭＯＳＦＥＴのしきい値電圧だけ低下した値である上記第１の抵抗の両端の電圧を、上記第２のＰチャンネルＭＯＳＦＥＴ及び上記第２のカレントミラー回路を介して出力した電圧を基準電圧として出力し、
上記各電流源は、上記電源電圧から上記第４のＰチャンネルＭＯＳＦＥＴ及び上記第２の抵抗を介して電流を上記コンデンサに出力することを特徴とする請求項９乃至１２のうちのいずれか１つに記載の半導体回路。
【請求項１６】
上記各放電回路は、ＮチャンネルＭＯＳＦＥＴで構成されたことを特徴とする請求項９乃至１５のうちいずれか１つに記載の半導体回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、基準電圧Ｖｒｅｆは、カレントミラー回路Ｍ３における１対のＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４のゲート電位から得ている。当該基準電圧ＶｒｅｆはＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４のしきい値電圧分だけ低下してなる電圧値であり、電源電圧Ｖｃｃの低下により低下する。なお、後述する実施の形態において、上記基準電圧Ｖｒｅｆを第１の基準電圧Ｖｒｅｆ１として用い、カレントミラー回路Ｍ２の１対のＮチャンネルＭＯＳＦＥＴＮ１，Ｎ２のゲート電位（当該ＭＯＳＦＥＴのしきい値電圧値である。）を、第１の基準電圧Ｖｒｅｆ１よりも低い第２の基準電圧Ｖｒｅｆ２として用いることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
ここで、コンパレータ１７は、非反転入力端子に入力される電圧Ｖ１１が基準電圧Ｖｒｅｆ１以上となったとき、ハイレベルのパルス信号を出力し、また、コンパレータ１８は、非反転入力端子に入力される電圧Ｖ１１が基準電圧Ｖｒｅｆ２以下となったとき、ハイレベルのパルス信号を出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図１１において、電流源１２−１の一端はスイッチＳＷ１を介して接地され、電流源１２−１の他端はコンデンサ１１−１を介して接地される。また、電流源１２−２の一端はスイッチＳＷ２を介して接地され、電流源１２−２の他端はコンデンサ１１−２を介して接地される。コンデンサ１１−１の両端電圧Ｖ１１は放電回路Ｄ１及びコンパレータ１７の非反転入力端子に印加される。また、コンデンサ１１−２の両端電圧Ｖ１２は放電回路Ｄ２及びコンパレータ１８の非反転入力端子に印加される。さらに、２個のコンパレータ１７，１８の各反転入力端子には、基準電圧源２１からの基準電圧Ｖｒｅｆが印加される。ここで、コンパレータ１７，１８はそれぞれ、各非反転入力端子に印加される電圧Ｖ１１，Ｖ１２が基準電圧Ｖｒｅｆ以上となったとき、ハイレベルのパルス信号を出力する。コンパレータ１７からの出力信号は電圧Ｖｓでセットリセット型フリップフロップ１９のセット端子Ｓに出力され、コンパレータ１８からの出力信号は電圧Ｖｒでセットリセット型フリップフロップ１９のリセット端子Ｒに出力される。さらに、セットリセット型フリップフロップ１９の非反転出力端子Ｑから出力される信号は電圧Ｖｑで出力端子３０に出力されるとともに、放電回路Ｄ１の制御端子Ｔ１に出力される。また、セットリセット型フリップフロップ１９の反転出力端子／Ｑから出力される信号は電圧Ｖｑｂで出力端子３１に出力されるとともに、放電回路Ｄ２の制御端子Ｔ１に出力される。なお、コントローラ２５は、当該発振回路４０Ｄの動作の開始後、スイッチＳＷ１をオンした後、所定の時間間隔だけ遅延してスイッチＳＷ２をオンする。