【手続補正書】
【提出日】平成19年4月17日(2007.4.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板と、
前記半導体基板の主面内に配設されたシールド層と、
前記シールド層の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子とを備え、
前記シールド層は、接地電位に接続された少なくとも１つの導電部と、前記少なくとも１つの導電部の平面内に少なくとも１つの電流遮断部とを有する、半導体装置。
【請求項２】  前記半導体基板は、
土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板であって、前記少なくとも１つの電流遮断部は、前記ＳＯＩ層の表面から前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する選択的に配設された複数の分離酸化膜を含み、前記少なくとも１つの導電部は、前記複数の分離酸化膜で電気的に分離された複数のＳＯＩ領域を含む、請求項１記載の半導体装置。
【請求項３】  前記複数の分離酸化膜のそれぞれは、所定の形成幅で、前記埋め込み酸化膜の表面に対してほぼ垂直に延在する、請求項２記載の半導体装置。
【請求項４】  前記複数の分離酸化膜のそれぞれは、第１の形成幅で前記埋め込み酸化膜の表面に対してほぼ垂直に延在する第１の部分と、該第１の部分の下部に連続し、前記第１の形成幅よりも狭い第２の形成幅で前記埋め込み酸化膜の表面に対してほぼ垂直に延在する第２の部分とで構成される、請求項２記載の半導体装置。
【請求項５】  前記半導体基板は、
土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板であって、
前記少なくとも１つの導電部は、前記ＳＯＩ層を薄くして所定厚さとなった複数のＳＯＩ領域を含み、
前記少なくとも１つの電流遮断部は、少なくとも前記複数のＳＯＩ領域の間を埋めるように配設された絶縁膜を含む、請求項１記載の半導体装置。
【請求項６】  前記複数のＳＯＩ領域のそれぞれは、半導体不純物を比較的高濃度に有する、請求項５記載の半導体装置。
【請求項７】  前記複数のＳＯＩ領域のそれぞれは、その上面にシリサイド膜を有する、請求項５記載の半導体装置。
【請求項８】  前記半導体基板は、
土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板であって、
前記シールド層は、
第１導電型の複数の第１のＳＯＩ領域と、
第２導電型の複数の第２のＳＯＩ領域とを有し、
前記複数の第１および第２のＳＯＩ領域は、その組み合わせによって複数のダイオードを構成し、
前記少なくとも１つの電流遮断部は、前記複数のダイオードのうち、逆バイアスが印加された少なくとも１つの逆バイアスダイオードで構成され、
前記少なくとも１つの導電部は、前記複数の第１および第２のＳＯＩ領域のうち、接地電位に接続されるＳＯＩ領域で構成される、請求項１記載の半導体装置。
【請求項９】  前記複数の第１および第２のＳＯＩ領域は、前記ＳＯＩ層を薄くして所定厚さとなった領域に配設され、
前記複数の第１および第２のＳＯＩ領域全域を覆う分離酸化膜をさらに備える、請求項８記載の半導体装置。
【請求項１０】  前記複数の第１のＳＯＩ領域はそれぞれ、前記ＳＯＩ層とほぼ同じ厚さの第１の領域と、前記第１の領域に隣接し前記ＳＯＩ層を薄くした第２の領域とを有し、
前記複数の第２のＳＯＩ領域は、何れも前記ＳＯＩ層とほぼ同じ厚さであって、
前記第２の領域上を覆う分離酸化膜をさらに備える、請求項８記載の半導体装置。
【請求項１１】  前記複数の第１のＳＯＩ領域の前記第１の領域および前記複数の第２のＳＯＩ領域のそれぞれは、その上面にシリサイド膜を有する、請求項１０記載の半導体装置。
【請求項１２】  前記複数の第１のＳＯＩ領域は、何れも前記ＳＯＩ層を薄くした所定厚さの領域であって、
前記複数の第２のＳＯＩ領域は、何れも前記ＳＯＩ層とほぼ同じ厚さであって、
前記複数の第１および第２のＳＯＩ領域は互いに隣接し、
前記前記複数の第１のＳＯＩ領域を個々に覆う分離酸化膜をさらに備える、請求項８記載の半導体装置。
【請求項１３】  前記複数の第２のＳＯＩ領域のそれぞれは、その上面にシリサイド膜を有する、請求項１２記載の半導体装置。
【請求項１４】  前記複数の第２のＳＯＩ領域の平面視形状は矩形状であって、
前記シールド層の平面視形状は、前記複数の第２のＳＯＩ領域が、それぞれの間に前記分離酸化膜を挟んで、マトリクス状に配設された形状である、請求項１２記載の半導体装置。
【請求項１５】  前記複数の第２のＳＯＩ領域は、ＭＯＳトランジスタのゲート電極と同じ構造のゲート配線によって電気的に接続される、請求項１２記載の半導体装置。
【請求項１６】  前記複数の第１および第２のＳＯＩ領域はそれぞれ交互に配設され、
前記複数の第１のＳＯＩ領域上にはＭＯＳトランジスタのゲート構造が配設される、請求項８記載の半導体装置。
【請求項１７】  前記複数の第１および第２のＳＯＩ領域はそれぞれ交互に配設され、
前記複数の第１のＳＯＩ領域はそれぞれ、第１の領域と、前記第１の領域に隣接する第２の領域とを有し、
前記それぞれの第２の領域上にはＭＯＳトランジスタのゲート構造が配設される、請求項８記載の半導体装置。
【請求項１８】  前記複数の第１および第２のＳＯＩ領域はそれぞれ交互に配設され、
前記複数の第１のＳＯＩ領域はそれぞれ、第１の領域と、前記第１の領域に隣接する第２の領域とを有し、
前記複数の第２のＳＯＩ領域上、および前記それぞれの第１の領域上には、前記第２の領域に係合しないように選択的に形成されたシリサイド膜を有する、請求項８記載の半導体装置。
【請求項１９】  前記複数の第１および第２のＳＯＩ領域はそれぞれ交互に配設され、
前記複数の第１のＳＯＩ領域上には、前記複数の第２のＳＯＩ領域に係合しないように選択的に形成されたシリサイド膜を有する、請求項８記載の半導体装置。
【請求項２０】  前記半導体基板は、
前記インダクタンス素子の形成領域に対応する領域に、
前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有するポーラス層を備える、請求項１記載の半導体装置。
【請求項２１】  前記ポーラス層は、エッチングで形成された複数のホールあるいは複数のトレンチ、または陽極化成法で形成された複数のホールの何れかを含む、請求項２０記載の半導体装置。
【請求項２２】  前記複数のＳＯＩ領域の間に配設された前記絶縁膜の下部に配設され、前記埋め込み酸化膜を貫通して、前記基板部内に達する複数のトレンチをさらに有する、請求項５記載の半導体装置。
【請求項２３】  前記複数のホールあるいは複数のトレンチの内部は、真空に近い状態である、請求項２１記載の半導体装置。
【請求項２４】  半導体基板と、
配線層の下層に、該配線層の配設方向に沿って前記半導体基板の主面内に配設されたシールド層とを備え、
前記シールド層は、
前記配線層の配設方向に沿って間隔を開けて配設され、接地電位に接続された複数の導電部と、
前記複数の導電部間に配設された複数の絶縁部とを備える、半導体装置。
【請求項２５】  前記複数の導電部は、
交互に積層された導体膜と絶縁膜とをそれぞれ複数有する、請求項２４記載の半導体装置。
【請求項２６】  内部に少なくとも１つの空洞を含んで構成される空洞部を有する半導体層と、
前記半導体層表面上に配設された絶縁膜と、
前記空洞部上部の前記絶縁膜表面上に配設されたインダクタンス素子と、
前記空洞部とインダクタンス素子との間に配設されたシールド層と、を備える、半導体装置。
【請求項２７】  前記空洞部は、
前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有する、請求項２６記載の半導体装置。
【請求項２８】  前記空洞部は、ポーラスシリコン層である、請求項２６記載の半導体装置。
【請求項２９】  前記ポーラスシリコン層は、
前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有する、請求項２８記載の半導体装置。
【請求項３０】  半導体基板と、該半導体基板上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板、  前記ＳＯＩ層の表面内に配設され、前記ＳＯＩ層の表面から前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する選択的に配設された複数の分離絶縁膜と、前記複数の分離絶縁膜で電気的に分離された複数のＳＯＩ領域とを備えるシールド層、
前記シールド層の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子、
および前記シールド層の前記複数の分離絶縁膜の下部に前記複数の分離絶縁膜に連続して配設され、前記埋め込み酸化膜を貫通して、前記半導体基板内に達する複数のトレンチを備える、半導体装置。
【請求項３１】  前記シールド層が形成された領域とは異なる領域の前記ＳＯＩ層上に配設されたＭＯＳトランジスタをさらに備え、
前記シールド層を構成する前記複数のＳＯＩ領域の厚さは、前記ＭＯＳトランジスタが形成される前記ＳＯＩ層の厚さよりも薄い、請求項３０記載の半導体装置。
【請求項３２】  半導体基板と、該半導体基板の表面から所定深さにかけて配設された複数の分離絶縁膜と、該複数の分離絶縁膜で区分された複数の活性領域と、を備えるシールド層、
前記シールド層の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子、
および前記シールド層の前記複数の分離絶縁膜の下部に前記複数の分離絶縁膜に連続して配設され、前記半導体基板内の所定深さに達する複数のトレンチを備える、半導体装置。
【請求項３３】  前記複数のトレンチの内部は、真空に近い状態である、請求項２２、請求項３０および請求項３２の何れかに記載の半導体装置。
【請求項３４】  内部に少なくとも１つの空洞を含んで構成される空洞部を有するＳＯＩ層と、
前記半導体層表面上に配設された絶縁膜と、
前記空洞部上部の前記絶縁膜表面上に配設されたインダクタンス素子と、
前記空洞部とインダクタンス素子との間の前記ＳＯＩ層の表面内に配設されたシールド層と、を備え、
前記シールド層は、
第１導電型の複数の第１のＳＯＩ領域と、
第２導電型の複数の第２のＳＯＩ領域とを有し、
前記複数の第１および第２のＳＯＩ領域は、その組み合わせによって複数のダイオードを構成する、半導体装置。
【請求項３５】  前記半導体基板は、半導体素子が配設される第１の領域と、前記シールド層が配設される第２の領域とを含む、請求項１記載の半導体装置。
【請求項３６】  インダクタンス素子を備えた半導体装置の製造方法であって、
(ａ)土台となる基板部、該基板部上に配設された埋め込み酸化膜、該する埋め込み酸化膜上に配設されたＳＯＩ層を備えるＳＯＩ基板を準備する工程と、
(ｂ)少なくとも前記ＳＯＩ層および前記埋め込み酸化膜を貫通して前記基板部に達する開口部を形成する工程と、
(ｃ)前記開口部からＫＯＨ溶液を注入し、前記基板部をエッチングし、前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有する空洞部を形成する工程と、を備える半導体装置の製造方法。
【請求項３７】  インダクタンス素子を備えた半導体装置の製造方法であって、
(ａ)第１のシリコン基板を準備し、その主面内に前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有するポーラス層を形成する工程と、
(ｂ)第２のシリコン基板を準備し、該第２のシリコン基板の主面上にシリコン酸化膜を形成する工程と、
(ｃ)前記第１のシリコン基板の前記ポーラス層が形成された主面と、前記第２のシリコン基板の前記シリコン酸化膜とが対面するように、前記第１および第２の基板を貼り合わせ、前記第１のシリコン基板を基板部とし、前記シリコン酸化膜を埋め込み酸化膜とし、研磨により前記第２のシリコン基板の厚さを所定厚さまで薄くしてＳＯＩ層を形成する工程と、
(ｄ)前記ポーラス層の形成領域の上部に、前記インダクタンス素子を形成する工程と、を備える半導体装置の製造方法。
【請求項３８】  インダクタンス素子を備えた半導体装置の製造方法であって、
(ａ)第１のシリコン基板を準備し、該第１のシリコン基板の主面上にシリコン酸化膜を形成する工程と、
(ｂ)第２のシリコン基板を準備しその主面内に前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有するポーラス層を形成する工程と、
(ｃ)前記第１のシリコン基板の前記シリコン酸化膜と、前記第２のシリコン基板の前記ポーラス層が形成された主面とが対面するように、前記第１および第２の基板を貼り合わせ、前記第１のシリコン基板を基板部とし、前記シリコン酸化膜を埋め込み酸化膜とし、研磨により前記第２のシリコン基板の厚さを所定厚さまで薄くして、前記ポーラス層と合わせてＳＯＩ層とする工程と、
(ｄ)前記ポーラス層の形成領域の上部に、前記インダクタンス素子を形成する工程と、を備える半導体装置の製造方法。
【請求項３９】  前記工程（ａ)は、
(ａ−１)前記第１のシリコン基板の主面内に、エッチングにより複数のホールあるいは複数のトレンチを形成して前記ポーラス層を構成する工程と、
(ａ−２)前記複数のホールあるいは複数のトレンチの開口部を絶縁膜で覆い、その内部は中空状とする工程と、を含む請求項３７または請求項３８記載の半導体装置の製造方法。
【請求項４０】  前記工程(ａ)は、
(ａ−１)前記第１のシリコン基板の主面内に、エッチングにより複数のホールあるいは複数のトレンチを形成して前記ポーラス層を構成する工程と、
(ａ−２)水素雰囲気中でのアニールにより前記複数のホールあるいは複数のトレンチの開口部を還元除去し、その内部は中空状とする工程と、を含む請求項３７または請求項３８記載の半導体装置の製造方法。
【請求項４１】  前記工程(ａ)は、
(ａ−１)前記第１のシリコン基板の主面内に、陽極酸化法により複数のホールを形成して前記ポーラス層を構成する工程と、
(ａ−２)前記複数のホールの開口部を絶縁膜で覆い、その内部は中空状とする工程と、を含む請求項３７または請求項３８記載の半導体装置の製造方法。
【請求項４２】  前記工程(ａ)は、
(ａ−１)前記第１のシリコン基板の主面内に、陽極酸化法より複数のホールを形成して前記ポーラス層を構成する工程と、
(a−２)水素雰囲気中でのアニールにより前記複数のホールの開口部を還元除去し、その内部は中空状とする工程と、を含む請求項３７または請求項３８記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体基板と、前記半導体基板の主面内に配設されたシールド層と、前記シールド層の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子とを備え、前記シールド層は、接地電位に接続された少なくとも１つの導電部と、該少なくとも１つの導電部の平面内に少なくとも１つの電流遮断部とを有している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本発明に係る請求項２０記載の半導体装置は、前記半導体基板が、前記インダクタンス素子の形成領域に対応する領域に、前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有するポーラス層を備えている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
本発明に係る請求項２１記載の半導体装置は、前記ポーラス層が、エッチングで形成された複数のホールあるいは複数のトレンチ、または陽極化成法で形成された複数のホールの何れかを含んでいる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
本発明に係る請求項２２記載の半導体装置は、前記複数のＳＯＩ領域の間に配設された前記絶縁膜の下部に配設され、前記埋め込み酸化膜を貫通して、前記基板部内に達する複数のトレンチをさらに有している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
本発明に係る請求項２３記載の半導体装置は、前記複数のホールあるいは複数のトレンチの内部が、真空に近い状態である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
本発明に係る請求項２４記載の半導体装置は、半導体基板と、配線層の下層に、該配線層の配設方向に沿って前記半導体基板の主面内に配設されたシールド層とを備え、前記シールド層は、前記配線層の配設方向に沿って間隔を開けて配設され、接地電位に接続された複数の導電部と、前記複数の導電部間に配設された複数の絶縁部とを備えている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
本発明に係る請求項２５記載の半導体装置は、前記複数の導電部は、交互に積層された導体膜と絶縁膜とをそれぞれ複数有している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
本発明に係る請求項２６記載の半導体装置は、内部に少なくとも１つの空洞を含んで構成される空洞部を有する半導体層と、前記半導体層表面上に配設された絶縁膜と、前記空洞部上部の前記絶縁膜表面上に配設されたインダクタンス素子と、前記空洞部とインダクタンス素子との間に配設されたシールド層とを備えている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
本発明に係る請求項２７記載の半導体装置は、前記空洞部が、前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
本発明に係る請求項２８記載の半導体装置は、前記空洞部が、ポーラスシリコン層である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
本発明に係る請求項２９記載の半導体装置は、前記ポーラスシリコン層は、前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
本発明に係る請求項３０記載の半導体装置は、半導体基板と、該半導体基板上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板、  前記ＳＯＩ層の表面内に配設され、前記ＳＯＩ層の表面から前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する選択的に配設された複数の分離絶縁膜と、前記複数の分離絶縁膜で電気的に分離された複数のＳＯＩ領域とを備えるシールド層、前記シールド層の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子、および前記シールド層の前記複数の分離絶縁膜の下部に前記複数の分離絶縁膜に連続して配設され、前記埋め込み酸化膜を貫通して、前記半導体基板内に達する複数のトレンチを備える。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
本発明に係る請求項３１記載の半導体装置は、前記シールド層が形成された領域とは異なる領域の前記ＳＯＩ層上に配設されたＭＯＳトランジスタをさらに備え、前記シールド層を構成する前記複数のＳＯＩ領域の厚さは、前記ＭＯＳトランジスタが形成される前記ＳＯＩ層の厚さよりも薄い。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
本発明に係る請求項３２記載の半導体装置は、半導体基板と、該半導体基板の表面から所定深さにかけて配設された複数の分離絶縁膜と、該複数の分離絶縁膜で区分された複数の活性領域と、を備えるシールド層、前記シールド層の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子、および前記シールド層の前記複数の分離絶縁膜の下部に前記複数の分離絶縁膜に連続して配設され、前記半導体基板内の所定深さに達する複数のトレンチを備える。
本発明に係る請求項３３記載の半導体装置は、前記複数のトレンチの内部は、真空に近い状態である。
本発明に係る請求項３４記載の半導体装置は、内部に少なくとも１つの空洞を含んで構成される空洞部を有するＳＯＩ層と、前記半導体層表面上に配設された絶縁膜と、前記空洞部上部の前記絶縁膜表面上に配設されたインダクタンス素子と、前記空洞部とインダクタンス素子との間の前記ＳＯＩ層の表面内に配設されたシールド層と、を備え、前記シールド層は、第１導電型の複数の第１のＳＯＩ領域と、第２導電型の複数の第２のＳＯＩ領域とを有し、前記複数の第１および第２のＳＯＩ領域は、その組み合わせによって複数のダイオードを構成する。
本発明に係る請求項３５記載の半導体装置は、前記半導体基板は、半導体素子が配設される第１の領域と、前記シールド層が配設される第２の領域とを含む。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
本発明に係る請求項３６記載の半導体装置の製造方法は、インダクタンス素子を備えた半導体装置の製造方法であって、土台となる基板部、該基板部上に配設された埋め込み酸化膜、該する埋め込み酸化膜上に配設されたＳＯＩ層を備えるＳＯＩ基板を準備する工程(ａ)と、少なくとも前記ＳＯＩ層および前記埋め込み酸化膜を貫通して前記基板部に達する開口部を形成する工程(ｂ)と、前記開口部からＫＯＨ溶液を注入し、前記基板部をエッチングし、前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有する空洞部を形成する工程(ｃ)とを備えている。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
本発明に係る請求項３７記載の半導体装置の製造方法は、インダクタンス素子を備えた半導体装置の製造方法であって、第１のシリコン基板を準備し、その主面内に前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有するポーラス層を形成する工程(ａ)と、第２のシリコン基板を準備し、該第２のシリコン基板の主面上にシリコン酸化膜を形成する工程(ｂ)と、前記第１のシリコン基板の前記ポーラス層が形成された主面と、前記第２のシリコン基板の前記シリコン酸化膜とが対面するように、前記第１および第２の基板を貼り合わせ、前記第１のシリコン基板を基板部とし、前記シリコン酸化膜を埋め込み酸化膜とし、研磨により前記第２のシリコン基板の厚さを所定厚さまで薄くしてＳＯＩ層を形成する工程(ｃ)と、前記ポーラス層の形成領域の上部に、前記インダクタンス素子を形成する工程(ｄ)とを備えている。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
本発明に係る請求項３８記載の半導体装置の製造方法は、インダクタンス素子を備えた半導体装置の製造方法であって、第１のシリコン基板を準備し、該第１のシリコン基板の主面上にシリコン酸化膜を形成する工程(ａ)と、第２のシリコン基板を準備しその主面内に前記インダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくとも前記インダクタンス素子の形成領域と同程度の平面方向の広がりを有するポーラス層を形成する工程(ｂ)と、前記第１のシリコン基板の前記シリコン酸化膜と、前記第２のシリコン基板の前記ポーラス層が形成された主面とが対面するように、前記第１および第２の基板を貼り合わせ、前記第１のシリコン基板を基板部とし、前記シリコン酸化膜を埋め込み酸化膜とし、研磨により前記第２のシリコン基板の厚さを所定厚さまで薄くして、前記ポーラス層と合わせてＳＯＩ層とする工程(ｃ)と、前記ポーラス層の形成領域の上部に、前記インダクタンス素子を形成する工程(ｄ)とを備えている。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
本発明に係る請求項３９記載の半導体装置の製造方法は、前記工程（ａ)が、前記第１のシリコン基板の主面内に、エッチングにより複数のホールあるいは複数のトレンチを形成して前記ポーラス層を構成する工程(ａ−１)と、前記複数のホールあるいは複数のトレンチの開口部を絶縁膜で覆い、その内部は中空状とする工程（ａ−２)とを含んでいる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
本発明に係る請求項４０記載の半導体装置の製造方法は、前記工程(ａ)が、前記第１のシリコン基板の主面内に、エッチングにより複数のホールあるいは複数のトレンチを形成して前記ポーラス層を構成する工程(ａ−１)と、水素雰囲気中でのアニールにより前記複数のホールあるいは複数のトレンチの開口部を還元除去し、その内部は中空状とする工程(ａ−２)とを含んでいる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
本発明に係る請求項４１記載の半導体装置の製造方法は、前記工程(ａ)が、前記第１のシリコン基板の主面内に、陽極酸化法により複数のホールを形成して前記ポーラス層を構成する工程(ａ−１)と、前記複数のホールの開口部を絶縁膜で覆い、その内部は中空状とする工程(ａ−２)とを含んでいる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
本発明に係る請求項４２記載の半導体装置の製造方法は、前記工程(ａ)が、前記第１のシリコン基板の主面内に、陽極酸化法より複数のホールを形成して前記ポーラス層を構成する工程(ａ−１)と、水素雰囲気中でのアニールにより前記複数のホールの開口部を還元除去し、その内部は中空状とする工程(a−２)とを含んでいる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０３２９
【補正方法】変更
【補正の内容】
【０３２９】
次に、図５１に示すように、シリコン基板１Ｃ上にポーラス層ＰＲ２、エピタキシャル層ＥＸ、絶縁膜ＺＦ３が積層されたポーラス基板ＰＳＢを準備する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０３７９
【補正方法】変更
【補正の内容】
【０３７９】
ＲＦ回路部ＲＰにおいては、ＳＯＩ層３のスパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応する領域が複数のトレンチ分離酸化膜１３によって分割され、複数のＳＯＩ領域２２が形成されている。トレンチ分離酸化膜１３は、ＳＯＩ層３の表面から埋め込み酸化膜２の表面に達するように配設されたトレンチ内にシリコン酸化膜を埋め込むことで形成され、各ＳＯＩ領域２２は電気的に完全に分離されている。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０４２４
【補正方法】変更
【補正の内容】
【０４２４】
本発明に係る請求項２６記載の半導体装置によれば、インダクタンス素子によって誘起される渦電流の発生を抑制することができ、電磁誘導損失を低減できる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０４２５
【補正方法】変更
【補正の内容】
【０４２５】
本発明に係る請求項２７記載の半導体装置によれば、空洞部がインダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくともインダクタンス素子の形成領域と同程度の平面方向の広がりを有するので、インダクタンス素子によって渦電流が誘起されることが防止できる。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０４２６
【補正方法】変更
【補正の内容】
【０４２６】
本発明に係る請求項２８記載の半導体装置によれば、インダクタンス素子によって誘起される渦電流の経路がポーラスシリコン層で遮断され、渦電流による電磁誘導損失を被ることがない。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０４２７
【補正方法】変更
【補正の内容】
【０４２７】
本発明に係る請求項２９記載の半導体装置によれば、インダクタンス素子によって誘起される渦電流の経路がポーラスシリコン層で遮断され、渦電流による電磁誘導損失を被ることがない。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０４２８
【補正方法】変更
【補正の内容】
【０４２８】
本発明に係る請求項２０記載の半導体装置によれば、半導体基板内にインダクタンス素子の平面方向の長さと同程度ないし１０分の１程度の深さを有し、少なくともインダクタンス素子の形成領域と同程度の平面方向の広がりを有するポーラス層を備えるので、半導体基板内においてインダクタンス素子によって誘起される渦電流の経路がポーラス層で遮断され、渦電流による電磁誘導損失を被ることがない。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０４２９
【補正方法】変更
【補正の内容】
【０４２９】
本発明に係る請求項２１記載の半導体装置によれば、ポーラス層の実現可能な構成を得ることができる。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０４３０
【補正方法】変更
【補正の内容】
【０４３０】
本発明に係る請求項２２および請求項３０記載の半導体装置によれば、シールド層により静電誘導損失を低減できるとともに、シールド層内での渦電流の経路遮断され、電磁誘導損失をも低減できる。また、埋め込み酸化膜を貫通して、基板部内（半導体基板内）に達する複数のトレンチを有するので、埋め込み酸化膜内および基板部内（半導体基板内）においてインダクタンス素子によって誘起される渦電流の経路が複数のトレンチで遮断され、渦電流による電磁誘導損失を被ることがない。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０４３１
【補正方法】変更
【補正の内容】
【０４３１】
本発明に係る請求項３２記載の半導体装置によれば、いわゆるバルク基板において、基板内に形成されたシールド層により静電誘導損失を低減できるとともに、シールド層内での渦電流の経路遮断され、電磁誘導損失をも低減できる。また、基板内に達する複数のトレンチを有するので、埋め込み酸化膜内および基板内においてインダクタンス素子によって誘起される渦電流の経路が複数のトレンチで遮断され、渦電流による電磁誘導損失を被ることがない。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０４３２
【補正方法】変更
【補正の内容】
【０４３２】
本発明に係る請求項２３記載の半導体装置によれば、複数のホールあるいは複数のトレンチの内部が真空に近い状態であるので、インダクタンス素子によって誘起される渦電流の経路を遮断できるとともに、静電誘導損失も低減できる。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０４３３
【補正方法】変更
【補正の内容】
【０４３３】
本発明に係る請求項３３記載の半導体装置によれば、複数のトレンチの内部が真空に近い状態であるので、インダクタンス素子によって誘起される渦電流の経路を遮断できるとともに、静電誘導損失も低減できる。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０４３４
【補正方法】変更
【補正の内容】
【０４３４】
本発明に係る請求項２４記載の半導体装置によれば、配線層の下層に、配線層の配設方向に沿って半導体基板の主面内に配設されたシールド層を備えるので、配線層による静電誘導損失を低減できる。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０４３５
【補正方法】変更
【補正の内容】
【０４３５】
本発明に係る請求項２５記載の半導体装置によれば、複数の導電部が、交互に積層された導体膜と絶縁膜とをそれぞれ複数有するので、配線層に流れる電流により、導電部において半導体基板に対して垂直な面内に発生する渦電流を防止することができ、渦電流による電磁誘導損失を被ることがない。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０４３６
【補正方法】変更
【補正の内容】
【０４３６】
本発明に係る請求項３６記載の半導体装置の製造方法によれば、ＳＯＩ基板の基板部のインダクタンス素子、例えばスパイラルインダクタの形成領域に対応する領域に、インダクタンス素子によって誘起される渦電流の発生を抑制する空洞部を効率良く形成することができる。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０４３７
【補正方法】変更
【補正の内容】
【０４３７】
本発明に係る請求項３７記載の半導体装置の製造方法によれば、ＳＯＩ基板の基板部のインダクタンス素子、例えばスパイラルインダクタの形成領域に対応する領域に、インダクタンス素子によって誘起される渦電流の発生を抑制するポーラス層を効率良く形成することができる。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０４３８
【補正方法】変更
【補正の内容】
【０４３８】
本発明に係る請求項３８記載の半導体装置の製造方法によれば、ＳＯＩ基板のＳＯＩ層のインダクタンス素子、例えばスパイラルインダクタの形成領域に対応する領域に、インダクタンス素子によって誘起される渦電流の発生を抑制するポーラス層を効率良く形成することができる。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０４３９
【補正方法】変更
【補正の内容】
【０４３９】
本発明に係る請求項３９および請求項４０記載の半導体装置の製造方法によれば、エッチングで形成されたポーラス層の内部を中空状とするための具体的な方法を得ることができる。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０４４０
【補正方法】変更
【補正の内容】
【０４４０】
本発明に係る請求項４１および請求項４２記載の半導体装置の製造方法によれば、陽極化成法で形成されたポーラス層の内部を中空状とするための具体的な方法を得ることができる。
【手続補正４２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2001308273.tif 000001
【手続補正４３】
【補正対象書類名】図面
【補正対象項目名】図３５
【補正方法】変更
【補正の内容】
【図３５】
2001308273.tif 000002
【手続補正４４】
【補正対象書類名】図面
【補正対象項目名】図５５
【補正方法】変更
【補正の内容】
【図５５】
2001308273.tif 000003
【手続補正４５】
【補正対象書類名】図面
【補正対象項目名】図６６
【補正方法】変更
【補正の内容】
【図６６】
2001308273.tif 000004
【手続補正４６】
【補正対象書類名】図面
【補正対象項目名】図６７
【補正方法】変更
【補正の内容】
【図６７】
2001308273.tif 000005