【手続補正書】
【提出日】平成19年7月24日(2007.7.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶回路と、
上記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
外部で生成される外部クロック信号の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路と、
ＣＭＯＳプロセスで形成された不揮発性メモリセルを含み、上記論理回路で生成された制御情報を記憶可能な電気ヒューズ回路と、を備え、
上記電気ヒューズ回路に記憶された制御情報を上記記憶回路に格納し、上記内部クロック信号を内部回路の同期動作に用いる半導体集積回路。
【請求項２】
上記電気ヒューズ回路は、上記内部クロック信号のトリミング制御情報を格納可能な第１記憶領域と、上記内部回路に関するその他のトリミング制御情報を格納可能な第２記憶領域とを含む請求項１記載の半導体集積回路。
【請求項３】
上記論理回路で生成された制御情報は、内部発振周波数の設定動作の最後の段階で上記電気ヒューズに格納される請求項２記載の半導体集積回路。
【請求項４】
上記内部回路は、制御プログラムを格納可能なマスクＲＯＭを含む請求項３記載の半導体集積回路。
【請求項５】
上記電気ヒューズに格納された制御情報は上記半導体集積回路の初期化動作に応答して上記記憶回路にロードされる請求項４記載の半導体集積回路。
【請求項６】
記憶回路と、
上記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
外部で生成される外部クロック信号の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路と、
溶断ヒューズの状態によって上記制御情報を記憶可能な溶断ヒューズ回路と、を含み、
上記溶断ヒューズ回路に記憶された制御情報を上記記憶回路にロードし、上記内部クロック信号を内部回路の同期動作に用いる半導体集積回路。
【請求項７】
上記溶断ヒューズ回路は、
溶断するか否かによって上記制御情報の書き込みを可能とする情報書込み用溶断ヒューズと、
上記書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズと、を含み、
上記情報書込み用溶断ヒューズに流れる電流と上記参照用溶断ヒューズに流れる電流とを比較し、その比較結果に応じた論理出力を形成する請求項６記載の半導体集積回路。
【請求項８】
上記溶断ヒューズ回路は、
溶断するか否かによって上記制御情報の書き込みを可能とする情報書込み用溶断ヒューズと、
上記情報書込み用溶断ヒューズに流れる電流を電圧に変換する第１変換回路と、
上記書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズと、
上記参照用溶断ヒューズに流れる電流を電圧に変換する第２変換回路と、
上記第１変換回路の出力電圧と上記第２変換回路の出力電圧とを比較するセンスアンプと、を含んで成る請求項６記載の半導体集積回路。
【請求項９】
上記制御情報の書き込みのための上記情報書込み用溶断ヒューズへの通電期間に、上記情報書込み用溶断ヒューズから上記第１変換回路に至る経路を遮断可能な第１トランジスタと、
上記第１トランジスタに連動して、上記参照用溶断ヒューズから上記第２変換回路に至る経路を遮断可能な第２トランジスタと、を含む請求項７又は８記載の半導体集積回路。
【請求項１０】
上記第１トランジスタと上記第１変換回路との間に設けられた第１抵抗と、
上記第２トランジスタと上記第１変換回路との間に設けられた第２抵抗とを含み、
上記第２抵抗の値は、上記第１抵抗の値よりも大きく設定された請求項９記載の半導体集積回路。
【請求項１１】
上記論理回路は所定の動作モードの指示に応答して制御情報を生成するものである請求項１又は６記載の半導体集積回路。
【請求項１２】
上記論理回路は上記記憶回路に初期的に与えられる制御情報に基づいて生成されるクロック信号に同期して制御情報を生成する動作を行うものである請求項１１記載の半導体集積回路。
【請求項１３】
上記論理回路は外部クロック信号に同期して制御情報を生成する動作を行うものである請求項１１記載の半導体集積回路。
【請求項１４】
上記論理回路は所定動作モードの指示に応答して発振動作される別の発振回路で生成されるクロック信号に同期して制御情報を生成する動作を行うものである請求項１１記載の半導体集積回路。
【請求項１５】
内部クロック信号及び外部クロック信号の夫々の周波数に応答する情報をサンプリングするサンプリング回路を有し、上記論理回路は上記サンプリング回路でサンプリングされた情報を用いて内部クロック信号と外部クロック信号の周波数比較を行って内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成する請求項１又は６記載の半導体集積回路。
【請求項１６】
内部クロック信号と外部クロック信号の周波数の相異を比較する比較回路を有し、上記論理回路は上記比較回路による比較結果を用いて内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成する請求項１又は６記載の半導体集積回路。
【請求項１７】
上記論理回路はＣＰＵであり、上記記憶回路は上記ＣＰＵによってアクセス可能なレジスタである請求項１５又は１６記載の半導体集積回路。
【請求項１８】
上記記憶回路はカウンタであり、
上記論理回路は内部クロック信号と外部クロック信号の周波数の相異を比較し、比較結果を用いて上記カウンタをアップカウント又ダウンカウントすることを特徴とする請求項１又は６記載の半導体集積回路。
【請求項１９】
中央処理装置と、
上記中央処理装置の動作用ＣＬＫを生成する内蔵発振回路と、
上記内蔵発振回路の周波数をトリミング調整するための制御情報を格納する電子ヒューズ回路とを有し、
上記中央処理装置は、外部から供給されたＣＬＫを利用して上記内蔵発振回路の周波数トリミング制御を行うための上記制御情報を生成し、
上記中央処理装置は、上記制御情報に従ってトリミングされた上記内蔵発振回路によって生成された動作ＣＬＫによって動作可能であることを特徴とする一つの半導体基板上に形成されたマイクロコンピュータ。
【請求項２０】
さらに、上記中央処理装置によって制御可能な回路モジュールを有し、
上記内蔵発振回路は、複数のクロック信号を生成可能で、
上記複数のクロック信号に含まれる中央処理装置用の動作クロックは、他の複数のクロック信号とは異なる周波数であり、
上記複数のクロック信号の一つは、上記回路モジュールへ供給されることを特徴とする請求項１９記載のマイクロコンピュータ。
【請求項２１】
さらに、上記中央処理装置によってアクセスされる回路モジュールを有し、
上記電子ヒューズ回路は、第１メモリ領域と、第２メモリ領域とを含み、
上記第１メモリ領域は上記制御情報を格納し、
上記第２メモリ領域は、上記回路モジュールのトリミング情報を格納する請求項１９記載のマイクロコンピュータ。
【請求項２２】
上記中央処理装置は、上記内蔵発振回路の制御情報が生成され多時、上記制御情報をレジスタ手段へ格納し、
上記制御情報は、システムクロック周波数設定動作の最後の段階で上記電子ヒューズ回路へ格納される請求項２１記載のマイクロコンピュータ。
【請求項２３】
上記電子ヒューズ回路に格納された制御情報は、上記マイクロコンピュータの初期化動作時に周波数制御レジスタへ設定されることを特徴する請求項２２記載のマイクロコンピュータ。
【請求項２４】
演算処理を実行可能な中央処理装置と、
複数の内部クロック信号を生成可能な内部発振回路と、
電子ヒューズ回路とを有し、
上記中央処理装置は、外部から入力される外部クロック信号の周波数に内部クロック信号の周波数をあわせるトリミング制御を行うためのトリミングデータを生成し、
上記電子ヒューズ回路は上記内蔵発振回路の上記トリミングデータを格納し、
上記内蔵発振回路は、上記トリミングデータを利用して生成された上記内部クロック信号を上記中央処理装置へ供給可能であることを特徴とするマイクロコンピュータ。
【請求項２５】
さらに上記中央処理装置によって制御可能な回路モジュールを有し、
上記内部発振回路は、上記回路モジュールへ供給するための上記中央処理装置とは異なる動作用ＣＬＫを生成可能であることを特徴とする上記請求項２４記載のマイクロコンピュータ。
【請求項２６】
中央処理装置と、
上記中央処理装置によって、生成されたトリミング情報に従って、内部クロック信号を生成する内蔵発振回路と、
上記中央処理装置にアクセス可能な不揮発性ヒューズ回路とを有し、
上記中央処理装置は、上記内部クロック信号を外部から供給された基準クロックに一致させための上記トリミング情報を上記メモリ回路に格納し、
上記内蔵発振回路は、上記トリミング情報に従って生成された内部クロック信号を上記中央処理装置に供給することが可能であることを特徴とする半導体集積回路装置。
【請求項２７】
上記内蔵発振回路は、上記中央処理装置と動作周波数の異なる上記回路モジュールとにＣＬＫを供給することが可能であることを特徴とする上記請求項２６記載の半導体集積回路装置。
【請求項２８】
上記不揮発性ヒューズ回路は、上記内部クロック信号のトリミング情報を格納可能な第１領域と、上記回路モジュールのトリミング情報を格納可能な第２領域とを含む請求項２７記載の半導体集積回路装置。
【請求項２９】
上記内蔵発振回路は、さらに、上記セレクタの出力を分周して複数のＣＬＫを生成可能な分周器を有することを特徴とする上記請求項２７記載の半導体集積回路装置。
【請求項３０】
上記内蔵発振回路は、さらに上記中央処理装置とは異なる周波数のＣＬＫを上記回路モジュールに供給するための分周器を有することを特徴とする上記請求項２９記載の半導体集積回路装置。
【請求項３１】
上記内蔵発振回路はさらに分周器を有し、
上記分周器を介して、動作速度の異なるクロック信号を複数生成可能である上記請求項２８記載の半導体集積回路装置。
【請求項３２】
上記発振回路はさらに電圧制御発振回路を有し、
上記電圧制御発振回路は、上記トリミング情報に従って供給される動作電源電圧を制御されることによって発振周波数を制御可能に構成される上記請求項２８記載の半導体集積回路装置。