【手続補正書】
【提出日】平成18年12月4日(2006.12.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の第１ＭＩＳＦＥＴ形成領域、第２ＭＩＳＦＥＴ形成領域および容量素子形成領域に、それぞれ第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴおよび容量素子を備える半導体集積回路装置の製造方法であって、
（ａ）前記第１ＭＩＳＦＥＴ形成領域の前記半導体基板に第１ウエルを形成する工程、
（ｂ）前記第２ＭＩＳＦＥＴ形成領域の前記半導体基板に第２ウエルを形成する工程、
（ｃ）前記容量素子形成領域の前記半導体基板に第３ウエルを形成する工程、
（ｄ）前記第１ウエル上に第１ゲート絶縁膜を形成する工程、
（ｅ）前記第２および第３ウエル上に、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜を形成する工程、
（ｆ）前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程、
（ｇ）前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程、
（ｈ）前記容量素子形成領域の前記第２ゲート絶縁膜上に第３ゲート電極を形成する工程、
を有し、
前記第３ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第３ゲート電極は、他方の電極として作用することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板の第１ＭＩＳＦＥＴ形成領域、第２ＭＩＳＦＥＴ形成領域および容量素子形成領域に、それぞれ第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴおよび容量素子を備える半導体集積回路装置の製造方法であって、
（ａ）前記第１ＭＩＳＦＥＴ形成領域の前記半導体基板に、第１導電型の第１ウエルを形成する工程、
（ｂ）前記第２ＭＩＳＦＥＴ形成領域の前記半導体基板に、第１導電型の第２ウエルを形成する工程、
（ｃ）前記容量素子形成領域の前記半導体基板に、第１導電型の第３ウエルを形成する工程、
（ｄ）前記第１ウエル上に第１ゲート絶縁膜を形成する工程、
（ｅ）前記第２および第３ウエル上に、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜を形成する工程、
（ｆ）前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上に、前記第１導電型とは反対の導電型である第２導電型の第１ゲート電極を形成する工程、
（ｇ）前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に、第２導電型の第２ゲート電極を形成する工程、
（ｈ）前記容量素子形成領域の前記第２ゲート絶縁膜上に、第１導電型の第３ゲート電極を形成する工程、
を有し、
前記第３ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第３ゲート電極は、他方の電極として作用することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
半導体基板の第１ＭＩＳＦＥＴ形成領域、第２ＭＩＳＦＥＴ形成領域、第３ＭＩＳＦＥＴ形成領域および容量素子形成領域に、それぞれ第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ、第３ＭＩＳＦＥＴおよび容量素子を備える半導体集積回路装置の製造方法であって、
（ａ）前記第１ＭＩＳＦＥＴ形成領域の前記半導体基板に、第１導電型の第１ウエルを形成する工程、
（ｂ）前記第２ＭＩＳＦＥＴ形成領域の前記半導体基板に、第１導電型の第２ウエルを形成する工程、
（ｃ）前記容量素子形成領域の前記半導体基板に、第１導電型の第３ウエルを形成する工程、
（ｄ）前記第３ＭＩＳＦＥＴ形成領域の前記半導体基板に、前記第１導電型とは反対の導電型である第２導電型の第４ウエルを形成する工程、
（ｅ）前記第１ウエル上に第１ゲート絶縁膜を形成する工程、
（ｆ）前記第２、第３および第４ウエル上に、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜を形成する工程、
（ｇ）前記第１絶縁膜上および前記第２絶縁膜上に多結晶シリコン膜を形成する工程、
（ｈ）前記多結晶シリコン膜に選択的に不純物をイオン注入した後、前記多結晶シリコン膜を選択的にパターニングすることで、前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上に第２導電型の第１ゲート電極を形成し、前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に第２導電型の第２ゲート電極を形成し、前記容量素子形成領域の前記第２ゲート絶縁膜上に第１導電型の第３ゲート電極を形成し、前記第３ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に第１導電型の第４ゲート電極を形成する工程、
（ｉ）前記第１および第２ウエルに不純物をイオン注入することで、それぞれ第２導電型の第１および第２半導体領域を形成する工程、
（ｊ）前記第３および第４ウエルに不純物をイオン注入することで、それぞれ第１導電型の第３および第４導体領域を形成する工程、
を有し、
前記第３ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第３ゲート電極は、他方の電極として作用することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
半導体基板の第１ＭＩＳＦＥＴ形成領域、第２ＭＩＳＦＥＴ形成領域および容量素子形成領域に、それぞれ第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴおよび容量素子を備える半導体集積回路装置の製造方法であって、
（ａ）前記第１ＭＩＳＦＥＴ形成領域の前記半導体基板に、第２導電型の第１ウエルを形成する工程、
（ｂ）前記第２ＭＩＳＦＥＴ形成領域の前記半導体基板に、第２導電型の第２ウエルを形成する工程、
（ｃ）前記容量素子形成領域の前記半導体基板に、第２導電型の第３ウエルを形成する工程、
（ｄ）前記第３ウエルに、前記第２導電型とは反対の導電型である第１導電型を示す不純物を導入する工程、
（ｅ）前記第１ウエル上に第１ゲート絶縁膜を形成する工程、
（ｆ）前記第２および第３ウエル上に、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜を形成する工程、
（ｇ）前記第１絶縁膜上および前記第２絶縁膜上に多結晶シリコン膜を形成する工程、
（ｈ）前記多結晶シリコン膜に選択的に不純物をイオン注入した後、前記多結晶シリコン膜を選択的にパターニングすることで、前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上に第１導電型の第１ゲート電極を形成し、前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に第１導電型の第２ゲート電極を形成し、前記容量素子形成領域の前記第２ゲート絶縁膜上に第１導電型の第３ゲート電極を形成する工程、
（ｉ）前記第１、第２および第３ウエルに不純物をイオン注入することで、それぞれ第１導電型の第１、第２および第３半導体領域を形成する工程、
を有し、
前記第３ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第３ゲート電極は、他方の電極として作用することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項３または４記載の半導体集積回路装置の製造方法において、さらに、
前記容量素子上に絶縁膜を形成する工程と、
前記絶縁膜中に、前記第３半導体領域と接続するプラグを形成する工程と、
前記絶縁膜上に、前記プラグと接続する配線を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項３〜５のいずれか一項に記載の半導体集積回路装置の製造方法において、さらに、
前記第１、第２および第３ゲート電極の前記多結晶シリコン膜上に、シリサイド膜を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１および第２半導体領域は、それぞれ前記第１および第２ＭＩＳＦＥＴのソース・ドレイン領域の一部を構成することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記（ｂ）工程および前記（ｃ）工程は、同工程で行われることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法において、
前記（ａ）工程、前記（ｂ）工程および前記（ｃ）工程は、同工程で行われることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第２ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は、酸化シリコン膜で形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、
前記第２ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜を形成する際に、窒化処理が施されることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１〜１２のいずれか一項に記載の半導体集積回路装置の製造方法において、
前記第１ゲート絶縁膜の膜厚は、３ｎｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明は、半導体基板の第１ＭＩＳＦＥＴ形成領域、第２ＭＩＳＦＥＴ形成領域および容量素子形成領域に、それぞれ第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴおよび容量素子を備える半導体集積回路装置の製造方法であって、
（ａ）前記第１ＭＩＳＦＥＴ形成領域の前記半導体基板に第１ウエルを形成する工程、
（ｂ）前記第２ＭＩＳＦＥＴ形成領域の前記半導体基板に第２ウエルを形成する工程、
（ｃ）前記容量素子形成領域の前記半導体基板に第３ウエルを形成する工程、
（ｄ）前記第１ウエル上に第１ゲート絶縁膜を形成する工程、
（ｅ）前記第２および第３ウエル上に、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜を形成する工程、
（ｆ）前記第１ＭＩＳＦＥＴ形成領域の前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程、
（ｇ）前記第２ＭＩＳＦＥＴ形成領域の前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程、
（ｈ）前記容量素子形成領域の前記第２ゲート絶縁膜上に第３ゲート電極を形成する工程、
を有し、
前記第３ウエルは、前記容量素子の二つの電極のうちの一方の電極として作用し、前記第３ゲート電極は、他方の電極として作用するものである。