(57)【要約】アドレス駆動と維持駆動を同じタイミングで並行させて行う新しい駆動方式のＰＤＰ装置の駆動回路を、ＩＣ化可能な構成で実現したＰＤＰ装置が記載されており、３電極ＡＣ面放電方式のプラズマディスプレイパネルと、複数の第１の電極を駆動する第１のドライバ回路と、３電極を駆動するドライバ回路と、ドライバ回路を制御する制御回路と、を備えるプラズマディスプレイ装置において、制御回路は、前複数の第１の電極と第２の電極に交互に走査パルスを順次印加しながらアドレス駆動動作を行い、少なくとも一部の表示ラインで、アドレス駆動動作と維持駆動動作を並行して実行するように制御する。
2008010302.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延びる複数の第１の電極と、前記第１の方向に延び、前記第１の電極に隣接して配置された複数の第２の電極と、前記第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含み、前記複数の第１の電極と前記複数の第２の電極により複数の表示ラインが形成され、各表示ラインは隣接する前記第１の電極と前記第２の電極で形成され、前記複数の表示ラインと前記複数の第３の電極とのそれぞれの交点に対応して表示セルが形成されるプラズマディスプレイパネルと、
前記複数の第１の電極を駆動する第１のドライバ回路と、
前記複数の第２の電極を駆動する第２のドライバ回路と、
前記複数の第３の電極を駆動する第３のドライバ回路と、
前記表示セルを選択するために、前記第３の電極にアドレスパルスを印加するとともに前記複数の第１または第２の電極に走査パルスを順次印加していくアドレス駆動動作を実行しながら、前記表示セルの放電を維持するために互いに隣接する第１の電極と第２の電極とに交互にサスティンパルスを印加する維持駆動動作を実行するように、第１乃至第３のドライバ回路を制御する制御回路と、を備えるプラズマディスプレイ装置であって、
前記制御回路は、前記複数の第１の電極と前記第２の電極に交互に走査パルスを順次印加しながらアドレス駆動動作を行い、少なくとも一部の表示ラインで、前記アドレス駆動動作と前記維持駆動動作を並行して実行するように前記第１乃至第３のドライバ回路を制御することを特徴とするプラズマディスプレイ装置。
【請求項２】
前記第１の電極への前記走査パルスの印加と前記第２の電極への前記サスティンパルスの印加が同期し、前記第２の電極への前記走査パルスの印加と前記第１の電極への前記サスティンパルスの印加が同期している請求項１記載のプラズマディスプレイ装置。
【請求項３】
前記アドレス駆動動作では、前記複数の第３の電極にベースアドレス電圧を印加した状態で表示するセルに前記アドレスパルスに対応するアドレス電圧を選択的に印加し、前記複数の第２の電極にベース走査電圧を印加した状態で走査する表示ラインの前記第１又は第２の電極に前記走査パルスに対応する走査電圧を印加し、
前記維持駆動動作では、前記第１または第２の電極の一方に前記サスティンパルスに対応するサスティン電圧を印加し、他方にベースサスティン電圧を印加し、
前記アドレス電圧を前記第３の電極に印加し、前記走査電圧を前記第２の電極に印加すると放電が発生して壁電荷が形成され、
前記壁電荷が形成された表示セルで前記第１および第２の電極の一方に前記サスティン電圧を印加し、他方にベースサスティン電圧を印加すると放電が発生し、
前記アドレス電圧および前記ベースアドレス電圧を前記第３の電極に印加し、前記前記第１および第２の電極の一方に前記サスティン電圧を印加し、他方にベースサスティン電圧を印加しても放電は発生しないように、各電圧が設定されている請求項１に記載のプラズマディスプレイ装置。
【請求項４】
前記第１および第２のドライバ回路は、それぞれが、前記第１又は第２の電極と高電位側電源端子間に接続されたハイサイドスイッチ素子と、前記第１又は第２の電極と低電位側電源端子間に接続されたローサイドスイッチ素子と、で構成される複数のスイッチ回路と、
前記高電位側電源端子および前記低電位側電源端子に、それぞれ所定の駆動電圧を供給するための駆動電圧供給回路と、を備える請求項１に記載のプラズマディスプレイ装置。
【請求項５】
前記複数のスイッチ回路は、ＩＣ化されている請求項４に記載のプラズマディスプレイ装置。
【請求項６】
前記第１および第２のドライバ回路は、前記駆動電圧供給回路により前記低電位側電源端子に前記走査パルスに対応する走査電圧を供給した状態で、選択された第１および第２の電極に接続されるローサイドスイッチ素子をオンにして選択された前記第１および第２の電極に前記走査パルスを印加する請求項４記載のプラズマディスプレイ装置。
【請求項７】
前記第１および第２のドライバ回路は、前記駆動電圧供給回路により前記高電位側電源端子に前記サスティンパルスに対応するサスティンパルス電圧を供給した状態で、選択された第１および第２の電極に接続されるハイサイドスイッチ素子をオンにして選択された前記第１および第２の電極に前記サスティンパルスを印加する請求項４記載のプラズマディスプレイ装置。
【請求項８】
前記駆動電圧供給回路は、ランプ状に電圧が高くなるリセット電圧波形を発生するリセット電圧波形発生回路を含み、前記第１および第２のドライバ回路の前記高電位側電源端子または前記低電位側電源端子に前記リセット電圧波形を供給することにより、前記第１および第２の電極にリセット電圧波形を印加する請求項４記載のプラズマディスプレイ装置。
【請求項９】
１表示フレームは複数のサブフレームで構成され、点灯するサブフレームを組み合わせることにより階調表示を行い、
前記複数の表示ラインは複数のグループに分けられ、
各サブフィールにおいて、前記複数のグループの順番を決定し、前記順番に従って選択した各グループ内の前記複数の表示ラインに点灯するセルを選択するための走査パルスが前記第１および第２の電極に交互に順次印加され、少なくとも一部のグループでは、他のグループでの前記走査パルスの印加が行われている間に前記第１および第２の電極への選択したセルを点灯するためのサスティンパルスの印加が行われ、
前記１表示フレーム内で、前記複数のグループの順番をサブフレームごとに変化させる請求項１に記載のプラズマディスプレイ装置。
【請求項１０】
第１の方向に延びる複数の第１の電極と、前記第１の方向に延び、前記第１の電極に隣接して配置された複数の第２の電極と、前記第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含み、前記複数の第１の電極と前記複数の第２の電極により複数の表示ラインが形成され、各表示ラインは隣接する前記第１の電極と前記第２の電極で形成され、前記複数の表示ラインと前記複数の第３の電極とのそれぞれの交点に対応して表示セルが形成されるプラズマディスプレイパネルの駆動方法であって、
１表示フレームは複数のサブフレームで構成され、点灯するサブフレームを組み合わせることにより階調表示を行い、
前記複数の表示ラインは複数のグループに分けられ、
各サブフレームにおいて、前記複数のグループの順番を決定し、前記順番に従って選択した各グループ内の前記複数の表示ラインに点灯するセルを選択するための走査パルスが順次印加され、少なくとも一部のグループでは、他のグループでの前記走査パルスの印加が行われている間に前記第１および第２の電極への選択したセルを点灯するためのサスティンパルスの印加が行われ、
前記１表示フレーム内で、前記複数のグループの順番をサブフレームごとに変化させ、
前記走査パルスは、前記第１の電極と前記第２の電極に交互に印加されることを特徴とするプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、近年、テレビやモニタとして普及が進んでいるフラットディスプレイ装置において、特に、表示大画面化の進展が著しいプラズマディスプレイ装置（ＰＤＰ装置）の駆動回路および駆動方法の改善により、各種の表示性能を向上させることが可能な新しい駆動方式およびこれを適用したプラズマディスプレイ装置に関し、特に３電極型ＡＣ面放電方式のプラズマディスプレイパネル（ＰＤＰ）のサブフレーム方式のプラズマディスプレイ装置および駆動方法に関する。
【背景技術】
【０００２】
フラットディスプレイパネルを利用したフラットディスプレイ装置は，従来のブラウン管に置き換わり、小型から大型まで広い範囲に渡り実用化が進められつつある。特に大型分野では、ＰＤＰがその原理構成上の特性を生かすことにより、普及の主流として商品化が図られつつある。
そして、今後のさらなる広範囲な普及を促すためには、装置自身の低価格化と共に、表示性能の更なる向上やその他機能面での一段の向上が望まれている。
更に、現在、ＥＭＩ等含めてさまざまな環境負荷への影響を低減する要求が強くなりつつあり、今後の一般家庭への広範囲な普及のためには、更なるそれらの低減が必要である。
図１は，大画面ディスプレイ装置として普及が進んでいる３電極型ＡＣ面放電方式のＰＤＰパネルの断面模式図を示している。
３電極型ＡＣ面放電方式のＰＤＰパネルは，前面ガラス１５と背面ガラス１１の２枚のガラス基板によって構成されており，前面ガラス基板１５には，維持電極のＢＵＳ電極１７と透明電極１６とで構成される共通維持電極（Ｘ電極：Ｘ１，Ｘ２〜Ｘｎ），および走査電極（Ｙ電極：Ｙ１，Ｙ２〜Ｙｎ）を備えている。これらのＸ電極およびＹ電極は交互に配置されている。Ｘ電極およびＹ電極上に誘電体層１８が形成され、誘電体層１８の上にはＭｇＯなどの保護膜１９が形成されている。ＢＵＳ電極１７は高い導電性を有し、透明電極１６の導電性を補うよう機能する。誘電体層１８は壁電荷による放電を維持するよう機能し、低融点ガラスからなる。
また，背面ガラス基板にはＸ電極およびＹ電極と直交する形でアドレス電極（Ａ１，Ａ２〜Ａｍ）１２を備えている。このアドレス電極１２の上に誘電体層１３が形成され、更に誘電体層１３上においてアドレス電極１２の間隙に対応する位置に隔壁１４が形成されている。
隔壁１４間には誘電体層１３および隔壁側壁を覆うように蛍光体層Ｒ、Ｇ、Ｂが形成される。この蛍光体層Ｒ、Ｇ、Ｂは赤、緑、青の３色に対応する。ＰＤＰ駆動時にはＸ電極とＹ電極との間の放電によって紫外線が生じ、蛍光体層Ｒ、Ｇ、Ｂが紫外線で励起され発行することにより画像表示が行われる。
Ｘ電極およびＹ電極が設けられた前面ガラス１５とアドレス電極が設けられた背面ガラスとの間には、ネオンとキセノンの混合ガスなどの放電ガスが充填される。Ｘ電極およびＹ電極とアドレス電極とが交差する部分の空間が、１つの放電セル（画素）を構成する。
図２は，この３電極型ＡＣ面放電方式のＰＤＰ装置の全体構成を示し、特にＰＤＰパネル１００に対する駆動回路の主要部を示すブロック図である。図２に示される駆動回路は、アドレスドライバ回路１１１、走査ドライバ回路１１２、Ｙ共通ドライバ回路１１３、Ｘ共通ドライバ回路１１４、および制御回路１１５を含む。制御回路１１５は、表示データ制御部１１６、走査ドライバ制御部１１７、および共通ドライバ制御部１１８を含む。更に、表示データ制御部１１６はフレームメモリ１１９を含む。
制御回路１１５は、外部より入力されるクロック信号ＣＬＫ、表示データＤ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣなどに応じてパネル駆動を制御するための制御信号を生成する。具体的には、表示データ制御部１１６が、表示データＤを受け取りフレームメモリ１１９に格納し、クロックＣＬＫに同期してフレームメモリ１１９の表示データＤに応じたアドレス制御信号を生成する。アドレス制御信号は、アドレスドライバ回路１１１に供給される。また、走査ドライバ制御部１１７は、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣに同期して、走査ドライバ回路１１２を制御する走査ドライバ制御信号を生成する。また共通ドライバ制御部１１８は、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣに同期して、Ｙ共通ドライバ回路１１３およびＸ共通ドライバ回路１１４を駆動する。
アドレスドライバ回路１１１は、表示データ制御部１１６からのアドレス制御信号に応じて動作し、表示データに対応したアドレスパルスを各アドレス電極Ａ１乃至Ａｍに印加する。走査ドライバ回路１１２は、走査ドライバ制御部１１７からの走査ドライバ制御信号に応じて動作し、各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを独立して駆動する。走査ドライバ回路１１２が各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを順次走査パルスを印加するのに同期して、アドレスドライバ回路１１１がアドレスパルスを各アドレス電極Ａ１乃至Ａｍに印加することにより、表示するセルを選択して、各セル（画素）１０３の表示（点灯）・不表示（非点灯）（選択／非選択）を制御する。
Ｙ共通ドライバ回路１１３によりＹ電極Ｙ１乃至Ｙｎにサスティンパルスを印加し、Ｘ共通ドライバ回路１１４によりＸ電極Ｘ１乃至Ｘｎにサスティンパルスを印加する。サスティンパルスを印加することで、表示セルとして選択されたセルにおいて、Ｘ電極とＹ電極の間に維持放電を発生させる。
アドレスドライバ回路１１１はアドレスドライバＩＣより構成され、走査ドライバ回路１１２は走査ドライバＩＣより構成される。
図３は，図２の駆動回路の動作として，画像表示を行うために各電極に印加する基本的な駆動波形を示すものである。ＰＤＰの駆動期間は、リセット期間、アドレス期間、およびサスティン期間とからなっており，リセット期間において各表示画素の初期化を行い、次のアドレス期間において表示（点灯）する画素を選択し，最後のサスティン期間において選択された画素を発光させることで，所定の明るさでの表示を行っている。
まずリセット期間においては、走査電極であるＹ電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎとに対して、図示されるようなリセットパルスを印加することで、全ての表示セルの状態を一斉に初期状態に設定する。すなわち、前回表示されたセルも表示されなかったセルも、同一の状態に初期化される。
アドレス期間においては，走査電極であるＹ電極Ｙ１乃至Ｙｎに順次−Ｖｙレベルの走査パルスを印加していくことで、Ｙ電極Ｙ１乃至Ｙｎを順次一本ずつ走査する。Ｙ電極への走査パルスの印加に同期させて、各アドレス電極Ａ１乃至Ａｍに対し、Ｖａレベルのアドレスパルスを印加することにより、各走査ライン上の画素選択を行う。
次のサスティン期間においては，全ての走査電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎに対し、共通のＶｓレベル（Ｖｓｙ、Ｖｓｘ）のサスティンパルス（維持電圧パルス）を交互に印加することにより、先のアドレス期間で選択された画素を発光させ，サスティンパルスの連続印加により所定輝度での表示を行っている。
また，このような一連の駆動波形の基本動作を組合せて、発光回数を制御することにより、濃淡の階調表示を行うことも可能であり、現在、広く採用されているサブフレーム方式による階調表示方式について図４に示す。
図４では、１０個のサブフレームにより１０２４階調の濃淡表示を行う場合について示しており、各サブフレームは上述の通りリセット期間、アドレス期間とサスティン期間とからなっている。各サブフレームにおいて、リセット期間とアドレス期間については、略同じ駆動を行うが、サスティン期間については各サブフレーム毎にサスティンパルス数を変えてあり、この異なるサスティンパルス数即ちサブフレームの組み合せにより、任意の階調表示を行うようにしている。この１０個の各サブフレームに対するサスティンパルス数を割り当てる方法は様々であるが、一般的には、２進数のべき乗に相当する、２０＝１、２１＝２、２２＝４、…、２９＝５１２の数になるように選んであり、これらの任意の組合せにより最大１０２４階調の濃淡表示を行うことが可能である。
上述した通り、従来のサブフレーム方式による階調表示方式では、各サブフレームにおいて、リセット期間とアドレス期間とは時間的に分離されたサスティン期間におけるサスティンパルス数を制御することにより、任意の階調表示を行うものあって、リセット期間、アドレス期間、サスティン期間という明確に分かれた駆動タイミングにより時系列的に制御を行うため、比較的制御が容易であるという特長はあるものの、一方では、一連の時系列駆動のためのそれぞれの時間を確保する必要があり、各サブフレームの時間が長くなってしまうという欠点がある。
一連のサブフレームの組合せをフレームと称しており、１フレームは表示のちらつきを防止するため６０Ｈｚ以上で繰り返す必要がある関係上、１フレームに許される時間は１６．７ｍｓ以内である。このような時間的制約があるため、サブフレームの時間が長くなってしまうとサブフレームの数が少なくなり、このため、十分な階調数が得られないという課題がある。
逆に階調数確保のため、サブフレーム数を優先させて確保しようとすると、リセット期間、アドレス期間、サスティン期間のそれぞれの駆動に割り当てられる時間が十分でなくなり、その結果、動作マージンや駆動の安定性が悪くなって誤表示等の問題が発生し易いという課題が生じることになる。
また、上述のように複数の駆動期間に明確に分かれており、異なる駆動期間では異なる駆動動作をするので、必要とされる駆動電流量が駆動期間ごとに大きく異なることになる。具体的には、サスティン期間で必要な電流量が他の期間で必要な電流量に比べて極端に大きくなり、消費電流の変動が大きくなってしまうという問題が生じる。
電源の電流変動成分（リップル電流）が大きいと、その変動成分の最大値（ピーク電流）を満足する安定化回路等の制御回路や容量の大きい配線系の回路素材を備える必要があり、複雑、高価になりコスト的に不利である。更には、ピーク電流成分が大きくなることにより、駆動回路系からのノイズ信号の放射が大きくなり、回路制御の誤動作が発生し易くなったり、電磁界エネルギーの放射による周囲環境への影響が大きくなり易いという課題もある。
上記のような問題を解決するため、本出願人は、日本国特許出願２００５−３６５０９８で、階調表示性能とパネル駆動特性を向上させる新しい階調駆動方式を提案している。
図５から図７は、上記の先願に記載された新しい方式の基本原理構成を説明する図である。ここでは、表示ラインがＬ１〜Ｌ１０までの１０表示ラインで、階調の表示駆動として１フレームが１０サブフレームで構成されている場合を例として説明する。図５はフレーム構成を、図６はサブフレームＳＦ１乃至ＳＦ３を、図７はサブフレームＳＦ９およびＳＦ１０における駆動タイミングについて模式的に示している。
図５のフレーム構成に示すように、１フレーム１６．６７ｍｓに対して、均等に割り当てるようにしてサブフレームＳＦ１〜ＳＦ１０（１．６６７ｍｓ）を設ける。
図６および図７に示すように、各サブフレームは、Ｒ：リセット駆動、Ａ：アドレス駆動およびＳ：維持駆動の３種類の駆動から構成し、各サブフレームは、それぞれの駆動タイミングＴ０〜Ｔ１１で時間制御される。
まず、最初のサブフレームＳＦ１から駆動を開始するが、図６の（Ａ）に示すように、その先頭のタイミングＴ０において全ての表示ラインに対してＲ：リセット駆動を行うことにより、全ての表示セルの状態を一斉に初期状態に設定する。これは、引き続くＳＦ２〜ＳＦ１０に対しても同じで、同じＴ０にてリセット駆動を行うようにする。
リセット駆動のあとは、各表示ラインに対して、順次、アドレス（スキャン）動作と維持動作を行うアドレス・サスティン期間を開始する。
ＳＦ１のアドレス・サスティン期間においては、まず、Ｔ１においてＬ１に対してアドレス駆動を行い、次に、Ｔ２においてＬ２、〜、Ｔ１０においてＬ１０のように順次タイミングの進みと同時にアドレス駆動を進める。
この時、この新方式の動作における特徴は、Ｔ２においてＬ２のアドレス駆動を行うと同時に、先にアドレス駆動を行ったＬ１に対して並行して維持駆動を行う点にあり。同様に、Ｔ３においては、Ｌ３のアドレス駆動を行うと同時に、先にアドレス駆動を行ったＬ１とＬ２に対して並行して維持駆動を行うようにして、この動作をＴ１０まで繰り返す。
そして、最後のＴ１１においては、この前にアドレス駆動を行ったＬ１０を含めて全ての表示ラインに対して維持駆動のみを行った後、アドレス・サスティン期間を終了する。
以上のＳＦ１に対するアドレス・サスティン期間の終了により、Ｌ１に対しては１０回の維持駆動、Ｌ２に対しては９回の維持駆動、〜、Ｌ１０に対しては１回の維持駆動がなされ、それぞれ表示ラインに対して異なる回数の維持駆動による階調駆動が成されていることになる。
以上のＳＦ１の後は、次のＳＦ２に移り、図６の（Ｂ）に示すように、リセット期間およびアドレス・サスティン期間を行う。そして、この新方式の動作における特徴によれば、このＳＦ２において、最初のタイミングであるＴ１においてアドレス駆動を開始する表示ラインをＳＦ１と異なる表示ラインとする点にあり、図ではＬ１に隣接したＬ２よりアドレス駆動を開始するようにする。
そして、同様に、アドレス駆動を終了した表示ラインには維持駆動を並行させて行う動作を行うことにより、ＳＦ２の終了後においては、各表示ラインに対する維持駆動の回数をＳＦ１とは異なるものとして、異なる階調表示を可能とする。
さらに、図６の（Ｃ）、図７の（Ａ）および（Ｂ）に示すように、引き続くＳＦ３、〜、ＳＦ１０に対して順次、同様に、アドレス駆動を行う表示ラインを異ならせることにより、１サブフレームの終了後には、全ての表示ラインに対して１〜１０の維持駆動回数を均等に分配することを可能とする。
また、全ての維持駆動回数を積算することにより（１＋２＋３＋・・・＋１０）、最小１から最大５５の維持駆動回数を全ての表示ラインに対して均等に分配することが可能であり、これにより、トータルとして５５段階の階調表示を可能とする。
以上に示したＳＦ１〜ＳＦ１０においては、それぞれのタイミングをＴ１１までとしたが、これをさらに増やすことにより、維持駆動回数を適宜増やすことも可能であり、その意味で階調表現に対する大きな自由度を有するものである。
いずれにしても、上記の先願に記載された新しい駆動方式では、サスティン期間を実質的に長くして維持駆動回数を増加させて輝度を増加させることができ、従来例に比べて維持駆動を行う時間が分散されるので、駆動回路や電磁放射を低減できる。
【特許文献１】特開２００３−３４５２９２
【発明の開示】
【０００３】
上記の先願は、上記の駆動方式を実現するため、図８に示すような走査ドライバ回路およびＸ電極ドライバ回路の出力段の構成を記載している。走査電極であるＹ電極に、走査パルスＶｄ、サスティンパルス（維持電圧パルス）のＧＮＤとＶｓを独立に印加できる必要があり、図８に示すように、ＧＮＤ、−Ｖｄ、ＧＮＤおよびＶｓを印加する４個のスイッチ２２１〜２２４で構成されるドライバ回路を各Ｙ電極毎に設ける必要がある。図８の構成では、Ｙ電極共通リセット電圧波形発生回路２０３からの電圧を印加するためのダイオード２２７が設けられている。
また、Ｘ電極には、サスティンパルスのＧＮＤとＶｓを独立に印加できる必要があり、図８に示すように、ＧＮＤおよびＶｓを印加する２個のスイッチ２２５および２２６で構成されるドライバ回路を各Ｘ電極毎に設ける必要がある。図８の構成では、Ｘ電極共通リセット電圧波形発生回路２０５からの電圧を印加するためのダイオード２２８が設けられている。
図２に示した従来のＰＤＰ装置では、リセット期間、アドレス期間およびサスティン期間で全てのＹ電極に同時に印加される電圧は２種類であるので、ＩＣ化されたドライバ回路を使用し、ＩＣの電源端子に供給する電圧を切り換えていた。すなわち、走査ドライバ回路１１２は、一般に汎用されているプッシュプル型の２個のスイッチで出力回路が構成されているドライバＩＣで実現されていた。
図８に示したＸ電極ドライバ回路は、同時には２種類の電圧を印加すればよいので、上記汎用のドライバＩＣを使用してドライバＩＣに供給する電圧を切り換えることでは実現できる。
しかし、図８に示したＹ電極ドライバ回路は、いずれかのＹ電極に同時に３種類以上の電圧を印加する必要があり、上記のように汎用タイプのドライバＩＣを使用してドライバＩＣに供給する電圧を切り換えることでは実現できない。そのため、各Ｙ電極ごとに、図８に示したドライバ回路を個別に設ける必要があり、回路規模が非常に大きく、高コストになるという問題がある。
本発明は、このような問題を解決するもので、上記の先願に記載された新しい駆動方式のＰＤＰ装置の駆動回路を、汎用されているドライバＩＣにより実現可能な構成にすることを目的とする。
上記目的を実現するため、本発明のプラズマディスプレイ装置は、上記の先願と同様に、アドレス駆動動作と前記維持駆動動作を並行して実行し、走査パルスを第１の電極と第２の電極に交互に順次印加しながらアドレス駆動動作を行う。
ここで、第１の電極への走査パルスの印加と第２の電極へのサスティンパルスの印加が同期し、第２の電極への走査パルスの印加と第１の電極へのサスティンパルスの印加が同期するようにすれば、第１および第２の電極には、それぞれ同時には２種類の電圧が印加されるだけになるので、第１および第２の電極を駆動するドライバ回路を汎用タイプのドライバＩＣにより実現して、ＩＣ化したドライバ回路の高電位側電源端子および低電位側電源端子に供給する電圧を切り換えることにより駆動が行えるようになる。
【図面の簡単な説明】
【０００４】
図１は、３電極面型ＡＣ面放電方式のＰＤＰパネルの構造を示す図である。
図２は、プラズマディスプレイ装置の全体構成を示す図である。
図３は、プラズマディスプレイ装置の駆動波形図である。
図４は、従来の表示フレーム構成およびサブフレーム構成を示す図である。
図５は、先願に記載された新駆動方式のフレーム構成を説明する図である。
図６は、先願に記載された新駆動方式のサブフレーム構成を説明する図である。
図７は、先願に記載された新駆動方式のサブフレーム構成を説明する図である。
図８は、先願に記載された新駆動方式での駆動回路の構成を示す図である。
図９は、本発明の第１実施例のＰＤＰ装置の構成を示す図である。
図１０は、第１実施例のＰＤＰ装置のＸおよびＹ電極ドライバＩＣの構成を示す図である。
図１１は、第１実施例のＰＤＰ装置の基本的な駆動波形を示す図である。
図１２は、第１実施例のＰＤＰ装置の表示フレームの構成を示す図である。
図１３Ａと図１３Ｂは、第１実施例のＰＤＰ装置のサブフレームＳＦ１の駆動波形を示す図である。
図１４Ａと図１４Ｂは、第１実施例のＰＤＰ装置のサブフレームＳＦ２の駆動波形を示す図である。
図１５Ａと図１５Ｂは、第１実施例のＰＤＰ装置のサブフレームＳＦ１０の駆動波形を示す図である。
図１６は、第２実施例のＰＤＰ装置の表示フレームの構成を示す図である。
図１７Ａと図１７Ｂは、第２実施例のＰＤＰ装置のサブフレームＳＦ１の駆動波形を示す図である。
図１８は、第３実施例のＰＤＰ装置の表示フレームの構成を示す図である。
図１９Ａと図１９Ｂは、第３実施例のＰＤＰ装置のサブフレームＳＦ１の駆動波形を示す図である。
図２０は、第４実施例のＰＤＰ装置のサブフレームＳＦ１の構成を示す図である。
図２１は、第４実施例のＰＤＰ装置のサブフレームＳＦ２の構成を示す図である。
図２２は、第５実施例のＰＤＰ装置の基本的な駆動波形を示す図である。
図２３Ａと図２３Ｂは、第５実施例のＰＤＰ装置のサブフレームＳＦ１の駆動波形を示す図である。
図２４は、第６実施例のＰＤＰ装置の構成を示す図である。
【発明を実施するための最良の形態】
【０００５】
図９は、本発明の第１実施例のプラズマディスプレイ装置（ＰＤＰ装置）の全体構成を示す図である。第１実施例のＰＤＰ装置で使用するプラズマディスプレイパネル（ＰＤＰ）１００は、図１に示した従来のパネルと同じ構成を有する。
図９に示すように、ＰＤＰ装置は、ＰＤＰ１００と、ＰＤＰ１００のアドレス電極（第３の電極）に駆動電圧を印加するアドレスドライバＩＣ１１１と、ＰＤＰ１００のＹ電極（第２の電極）に駆動電圧を印加するＹ電極ドライバＩＣ３０１と、Ｙ電極ドライバＩＣ３０１の高電位側電源端子３０２および低電位側電源端子３０３に駆動電圧を供給するＹ電極側駆動電圧供給回路３１１と、ＰＤＰ１００のＸ電極（第１の電極）に駆動電圧を印加するＸ電極ドライバＩＣ３２１と、Ｘ電極ドライバＩＣ３２１の高電位側電源端子３２２および低電位側電源端子３２３に駆動電圧を供給するＸ電極側駆動電圧供給回路３３１と、を有する。
アドレスドライバＩＣ１１１は、各アドレス電極にアドレスパルスを印加するための回路が複数回路を集積化したもので、複数個のＩＣで構成してもよい。Ｙ電極ドライバＩＣ３０１およびＸ電極ドライバＩＣ３２１は、走査・維持電極であるＹ電極とＸ電極に対して各電極毎に走査パルスやサスティンパルスを印加するための回路を集積化したもので、複数個のＩＣで構成してもよい。
Ｙ電極側駆動電圧供給回路３１１は、内蔵されているスイッチ素子ＳＷＹ１およびＳＷＹ３の制御により、Ｙ電極ドライバＩＣ３０１の高電位側電源端子３０２に供給する電圧をグランド（ＧＮＤ）と維持電圧Ｖｓの間で切り換え、スイッチ素子ＳＷＹ２およびＳＷＹ４の制御により、Ｙ電極ドライバＩＣ３０１の低電位側電源端子３０３に供給する電圧を走査電圧−ＶｄとＧＮＤの間で切り換える。また、Ｙ電極側駆動電圧供給回路３１１は、リセット期間にＹ電極に印加するランプ状に立上るリセット電圧を発生するＹ電極側リセット電圧波形発生回路３１２を有し、Ｙ電極側リセット電圧波形発生回路３１２で発生した電圧を低電位側電源端子３０３を通してＹ電極ドライバＩＣ３０１に供給する。このＹ電極側リセット電圧波形発生回路３１２の接続位置は、後述するように高電位側電源端子３０２にすることも可能である。
同様に、Ｘ電極側駆動電圧供給回路３３１は、内蔵されているスイッチ素子ＳＷＸ１およびＳＷＸ３の制御により、Ｘ電極ドライバＩＣ３２１の高電位側電源端子３２２に供給する電圧をグランド（ＧＮＤ）と維持電圧Ｖｓの間で切り換え、スイッチ素子ＳＷＸ２およびＳＷＸ４の制御により、Ｘ電極ドライバＩＣ３２１の低電位側電源端子３２３に供給する電圧を走査電圧−ＶｄとＧＮＤの間で切り換える。また、Ｘ電極側駆動電圧供給回路３３１は、リセット期間にＹ電極に印加するランプ状に立上るリセット電圧を発生するＹ電極側リセット電圧波形発生回路３３２を有し、Ｘ電極側リセット電圧波形発生回路３３２で発生した電圧を低電位側電源端子３２３を通してＸ電極ドライバＩＣ３２１に供給する。このＸ電極側リセット電圧波形発生回路３３２の接続位置も、同様に高電位側電源端子３２２にすることも可能である。
Ｙ電極ドライバＩＣ３０１およびＸ電極ドライバＩＣ３２１は同じ構成を有し、Ｙ電極側駆動電圧供給回路３１１およびＸ電極側駆動電圧供給回路３２１は同じ構成を有する。
Ｙ電極ドライバＩＣ３０１およびＸ電極ドライバＩＣ３２１は、図１０に示すようなドライバＩＣで構成される。図示のように、このドライバＩＣ３５１は、各出力回路毎にハイサイドスイッチ素子ＨＳＷとローサイドスイッチ素子ＬＳＷが設けられ、複数のハイサイドスイッチ素子ＨＳＷの電源端子側は共通に接続されて高電位側電源端子３５２として外部へ引き出されており、複数のローサイドスイッチ素子ＬＳＷの電源端子側は共通に接続されて低電位側電源端子３５３として外部へ引き出されている。
各出力回路の前段には、これらを制御するロジック回路として、シフトレジスタ３５４、ラッチ回路３５５およびゲート回路３５６が配置され、ゲート回路３５６とハイサイドスイッチ素子ＨＳＷとの間にはレベルシフト回路３５７が設けられている。
図１１は、以上の基本的な駆動回路構成による基本的な駆動波形の一例を示している。ＹＨＶおよびＹＬＶは、Ｙ電極側ドライバＩＣ３０１の高電位側電源端子３０２および低電位側電源端子３０３に印加する電圧を、ＸＨＶおよびＸＬＶは、Ｘ電極側ドライバＩＣ３２１の高電位側電源端子３２２および低電位側電源端子３２３に印加する電圧を示している。なお、ここでは、リセット電圧、走査（スキャン）パルス、アドレスパルス及びサスティン（維持）パルスは、基準となる電圧がすべてグランド電位（ＧＮＤ）であり、ＧＮＤからの電圧でパルスの強度を示すが、ベース電圧はＧＮＤに限定されるものではなく、パルスごとに異なる場合もあり得る。各パルスの基準となる電圧をベース電圧を称することとし、それぞれベースリセット電圧、ベース走査電圧、ベースアドレス電圧およびベースサスティン電圧と称する。
まず、最初のリセット期間の前半においては、Ｙ電極側リセット電圧波形発生回路３１２を動作させ、Ｙ電極側ドライバＩＣ３０１の低電位側電源端子３０３にＹ電極側リセット電圧波形Ｖｗｙを印加する。この時、Ｙ電極側ドライバＩＣ３０１の高電位側電源端子３０２はフローティング状態になるようにＳＷＹ１及びＳＷＹ３がオフされ、Ｘ電極側ドライバＩＣ３２１の高電位側電源端子３２２および低電位側電源端子３２３にはＧＮＤを供給するようにＳＷＸ１およびＳＷＸ４がオンされる。Ｙ電極側リセット電圧波形Ｖｗｙは、ローサイドスイッチ素子ＬＳＷに内蔵されたダイオードを経由して、ランプ状に上昇してピーク電圧に至るリセット電圧パルスを全てのＹ電極に印加する。この時、ＳＷＹ２とＳＷＹ４は当然のことながらオフ状態に設定される。
続いて、同様にＸ電極側に対してＸ電極側リセット電圧波形発生回路３３２を動作させることによりＸ電極側ドライバＩＣ３２１のローサイドスイッチ素子ＬＳＷに内蔵されたダイオードを経由して、ランプ状に上昇してピーク電圧に至るＸ電極側リセット電圧波形Ｖｗｘを全てのＸ電極に印加する。
以上、図９においては、リセット電圧波形発生回路は、ドライバＩＣの低電位側電源端子３０３、３２３側に接続する構成について説明したが、これに限らず、高電位側電源端子３０２、３２２側に接続する構成であってもよい。ただし、この場合は、内蔵ダイオード経由ではなく、ハイサイドスイッチ素子ＨＳＷをオンにしてハイサイドスイッチ素子ＨＳＷ経由でリセット電圧波形をパネルに印加する経路となるが、動作的には同様に作用する（図示は省略する）。
次に、アドレス・サスティン期間に入り、各電極に対して各駆動パルスを印加するが、図では、タイミングＴｉ付近を拡大してその様子を示している。アドレス・サスティン期間では、ＹＨＶ、ＹＬＶ、ＸＨＶおよびＸＬＶが、ＧＮＤ、−Ｖｄ、Ｖｓ、ＧＮＤの組と、Ｖｓ、ＧＮＤ、ＧＮＤ、−Ｖｄの組の間で、各タイミングＴｉごとに切り換えられる。
表示ラインＬｉに対しては、タイミングＴｉでアドレス駆動を行う。ＳＷＸ２をオンにして低電位側電源端子３２３に走査電圧−Ｖｄを供給し、さらにＳＷＸ１をオンにして高電位側電源端子３２２にＧＮＤ電位を供給した状態で、Ｘ電極側ドライバＩＣ３２１のＸｉ電極に接続されたローサイドスイッチ素子ＬＳＷをオンにする。これにより、選択されたＸｉ電極に対し走査（スキャン）パルス（−Ｖｄレベル）が印加される。
この走査パルス（−Ｖｄレベル）の印加と同時に、走査パルスが印加される表示ラインで選択（点灯）する表示セルのアドレス電極に対してアドレスパルス（Ｖａレベル）を印加することにより、表示電極Ｌｉ上の選択された表示セルでアドレス放電が発生し、表示セルのＹ電極およびＹ電極の誘電体面に壁電荷が形成されて、アドレス駆動を終了する。
次に、形成された壁電荷を次々と反転させる維持発光状態に移行させるが、このためにはまず、タイミングＴｉ＋１でＸｉ電極に対してサスティン（維持）パルスを印加する。
この動作は、Ｘ電極側駆動電圧供給回路３３１のＳＷＸ３をオンにして高電位側電源端子３２２に維持電圧（Ｖｓレベル）を印加すると同時にＸ電極ドライバＩＣ３２１のＸｉ電極に接続されているハイサイドスイッチ素子ＨＳＷをオンにし、さらにＳＷＸ４をオンにして低電位側電源端子にＧＮＤ電位を供給することにより、Ｘｉ電極に対しサスティンパルス（Ｖｓレベル）を印加するようにする。
そして、次のタイミングＴｉ＋２でＹｉ電極に対してサスティンパルス（Ｖｓレベル）を印加するが、この動作は、同様にＹ電極ドライバＩＣのハイサイドスイッチ素子と駆動電圧供給回路の制御により印加することが可能である。
以上の動作をその後に続くタイミング毎に行い、サスティンパルス（Ｖｓレベル）をＹｉ／Ｘｉ電極間に交互に印加して、形成された壁電荷を次々と反転させることにより維持発光状態を継続する。
次に、表示ラインＬｉ＋１に対しては、タイミングＴｉ＋１でアドレス駆動を行うようにするが、この時、先にアドレス駆動が行われている表示ラインＬｉに対しては、Ｘｉ電極に対してサスティンパルスＶｓが印加されているため、Ｘ電極ドライバＩＣ３２１およびＸ電極側駆動電圧供給回路３３１は既に使われていることになり、Ｘ電極側より走査パルスを印加することはできない。
そこで、このタイミングＴｉ＋１においては、Ｙ電極側より走査パルスを印加するようにする。そのため、Ｙ電極側ドライバＩＣ３０１のＹｉ＋１電極に接続されたローサイドスイッチ素子ＬＳＷをオンにすると同時にＹ電極側駆動電圧供給回路３１１のＳＷＹ２をオンにして低電位側電源端子３０３に走査電圧−Ｖｄを印加し、さらにＳＷＹ１をオンにして高電位側電源端子にＧＮＤ電位を供給することにより、選択されたＹｉ＋１電極に対し走査パルス（−Ｖｄレベル）を印加するようにする。
この時同様に、選択されたアドレス電極に対してアドレスパルス（Ｖａレベル）を印加することにより、表示電極Ｌｉ＋１上の選択された表示セルに壁電荷を形成して、アドレス駆動を終了する。
引き続き同様に、形成された壁電荷を反転させる維持発光状態に移行させるが、タイミングＴｉ＋２においては先の表示ラインＬｉのＹｉ電極に対してサスティンパルス（Ｖｓレベル）が印加される関係上、Ｙ電極ドライバＩＣ３０１およびＹ電極側駆動電圧供給回路３１１の状態はサスティンパルスを出力できる状態になっており、同じタイミングで同様な制御によりＹｉ＋１電極に対してもサスティンパルスを印加することが可能である。
以下、タイミングＴｉ＋３においては同様の制御によりＸｉ電極に対してと同様にＸｉ＋１電極に対してもサスティンパルスを印加することが可能である。
以降、引き続くタイミング毎に同様に切り替え制御することにより、サスティンパルス（Ｖｓレベル）をＹｉ＋１／Ｘｉ＋１電極間に交互に印加して、形成された壁電荷を連続させて反転させることにより維持発光状態を継続する。
第１実施例のＰＤＰ装置では、表示ラインＬｉ＋１に対しては、タイミングＴｉ＋１でアドレス駆動を行い、同様に、引き続くタイミングにおいてＹｉ＋１／Ｘｉ＋１電極間で交互に維持駆動を行うが、この時、Ｌｉ＋１用のアドレス電極に印加されるアドレスパルス（Ｖａレベル）は、先に駆動されたＬｉ用のサスティンパルス（Ｖｓレベル）と同じタイミングで出力されることになり、先のＬｉの維持駆動動作に影響を与える可能性があるという問題がある。
そこで、第１実施例では、Ｖａ、Ｖｓとも同極性（正極性）に設定することにより、電界が加算されるのを避けるようにすると共に、ＶａレベルをＶｓレベルより相対的に低くして（例：Ｖａ＜１／３Ｖｓ）、セル内のＶａレベルの電界強度を弱めることにより、セル内の維持駆動用の壁電荷への影響を軽減するようにしている。
図１２は、第１実施例のＰＤＰ装置における表示フレームの全体構成を示す図である。第１実施例では、５００表示ラインのパネルに対して、１０分割の１０サブフレーム構成として、９６３階調表示を実現するフレーム構成およびサブフレーム構成を有する。図１３Ａおよび図１３Ｂは合わせて１つの波形図を構成し、第１実施例における第１のサブフレームＳＦ１における駆動波形を示す。図１４Ａおよび図１４Ｂは合わせて１つの波形図を構成し、第１実施例における第１のサブフレームＳＦ２における駆動波形を示す。図１５Ａおよび図１５Ｂは合わせて１つの波形図を構成し、第１実施例における第１のサブフレームＳＦ１０における駆動波形を示す。
５００表示ラインも、サブフレーム数に対応して１０分割する。第１実施例では、全表示ラインを上から順に５０ラインずつ共通駆動ラインとして分割しており、この各共通駆動ライン毎に維持駆動回数は同一としてある。
前述のように１フレーム時間は１６．６６７ｍｓに設定する必要があり、１サブフレーム時間は１．６６７ｍｓとなる。この１サブフレーム時間は、リセット期間とアドレス・サスティン期間に分配して、さらに、アドレス・サスティン期間は、５００表示ラインに対するアドレス駆動と最後にアドレス駆動を行った表示ラインに対する維持駆動１回分のＴ１〜Ｔ５０１のタイミングに分配して駆動する。
最初のサブフレームＳＦ１では、最初にアドレス駆動を行うブロックはＬ１〜Ｌ５０であり、Ｔ５０でＬ５０のアドレス駆動を行った後、このＬ５０に対して維持駆動を行うが、この時間はＴ５０１までであるため、維持駆動の最大回数は４５１となる。
次にアドレス駆動を行うブロックはＬ５１〜Ｌ１００であり、Ｔ１００でＬ１００のアドレス駆動を行った後、Ｌ１００に対する維持駆動は最大４０１回可能であるが、ここでは、制御が比較的容易な２進数の倍数である２５６回に選択してある。
以降に引き続くブロックに対しても、維持駆動回数は２進数の倍数に選択した場合について示してあり、１２８、６４、・・・、１となる。
以上のＳＦ１の終了後は、ＳＦ２の駆動に入り、ＳＦ２ではそのリセット駆動の後、２番目のブロックであるＬ５１よりアドレス駆動を開始する。
従って、維持駆動の回数割り当ては、この２番目のブロックが４５１回、３番目のブロックが２５６回、…、１番目のブロックが１回になる。
以降のブロックに対しても同様に駆動を行い、最後のサブフレームＳＦ１０にて１フレームの駆動を終了する。
以上のように、５０表示ラインのグループごとに各ＳＦの輝度が異なるが、各グループは、１表示フレーム全体では、１番目の輝度のＳＦ（サスティンパルス数４５１）、２番目の輝度のＳＦ（サスティンパルス数２５６）、３番目の輝度のＳＦ（サスティンパルス数１２８）、４番目の輝度のＳＦ（サスティンパルス数６４）、…、１０番目の輝度のＳＦ（サスティンパルス数１）までの組合せが可能であり、９６３階調の階調表示が可能である。
第１実施例のＰＤＰ装置では、上述したような駆動回路構成と、アドレス駆動および維持駆動の制御方法により、維持電極（Ｙ／Ｘ電極）側の主要な駆動回路を、従来から汎用的に使用されているプッシュプル出力型の簡単な方式のドライバＩＣにより構成可能として、これにより、駆動回路全体の低コスト化が実現される。
また第１実施例の構成において、ドライバＩＣの出力回路に要求される耐圧としては、高電位側電源端子と低電位側電源端子に同時に印加される電位レベルの差の絶対値の大きさにより決まるが、同時に印加される電位レベルの組合せはＧＮＤレベルと−ＶｄまたはＶｓレベルとＧＮＤレベルの２通りの場合しか存在しないため、走査電圧｜Ｖｄ｜または維持電圧｜Ｖｓ｜の内の高い方の電圧レベルを保証する耐圧があれば実現可能であり、これによっても駆動回路の低コスト化が可能である。リセット電圧波形の印加時は、ドライバＩＣはフローティング状態で使用されるため、耐圧の問題はなく、考慮する必要はない。
図１６は、本発明の第２実施例のＰＤＰ装置における表示フレームの全体構成を示し、図１７Ａおよび図１７Ｂは合わせて１つの波形図を構成し、第２実施例における第１のサブフレームＳＦ１における駆動波形を示す。第２実施例のＰＤＰ装置は、表示フレームおよびサブフレームの構成を除けば、第１実施例と同じ構成を有する。
第２実施例では、第１実施例と同じ５００表示ラインのパネルに対して、１０分割の１０サブフレーム構成とするが、１０２４階調を表現できるフレーム構成、サブフレーム構成とする。
駆動の分割構成は、第１実施例と同じであるが、アドレス駆動の１番目に対する維持駆動回数が、第１実施例では４５１であったのに対して、５１２に増やしているところが異なる。
このように維持駆動回数を５１２まで増やすには、全ての表示ラインに他対するアドレス駆動が終了した後も必要な分だけタイミングを設けてこの維持駆動を続ける動作を行う。従って、この場合のタイミング数は、５６２でありＴ５６２まで設けてある。これ以外の構成は第１実施例と同じであるので、説明を省略する。
図１８は、本発明の第３実施例のＰＤＰ装置における表示フレームの全体構成を示し、図１９Ａおよび図１９Ｂは合わせて１つの波形図を構成し、第３実施例における第１のサブフレームＳＦ１における駆動波形を示す。第３実施例のＰＤＰ装置は、表示フレームおよびサブフレームの構成を除けば、第１および第２実施例と同じ構成を有する。
第３実施例では、５１２表示ラインのパネルに対して、１６分割の１６サブフレーム構成として、２０４８階調表示を行う。
駆動の分割構成は、上から順に３２表示ライン毎に１６分割しており、この内、最初のブロックから６ブロック目までは２５６回の維持駆動、次の３ブロックに対しては１２８回の維持駆動、残りの７ブロックに対しては、順次２進数の倍数である６４〜１の維持駆動回数に設定してある。
図２０および図２１は、本発明の第４実施例のＰＤＰ装置のサブフレームＳＦ１およびＳＦ２の構成、リセット動作、走査動作、サスティン動作のタイミングを示す。第４実施例のＰＤＰ装置は、サブフレームの構成を除けば、第１実施例と同じ構成を有する。
第４実施例では、第１実施例と同様に、５００表示ラインのパネルに対して、１０分割の１０サブフレーム構成として、９６３階調表示を実現するが、駆動の分割の仕方を連続したブロック単位に分けるのではなく、１０表示ライン毎に飛ばす形でアドレスを行うようにした分割構成の場合である。
従って、ＳＦ１にて最初に駆動されるブロックは、Ｌ１，Ｌ１１，Ｌ２１，・・・、Ｌ４９１となり、次のブロックは、１ライン進めたＬ２，Ｌ１２，Ｌ２２，・・・、Ｌ４９２となる。
以上のように、第４実施例は、第１実施例とはサブフレームのブロック構成が異なるのみで、駆動波形等は同じである。
図２２は、本発明の第５実施例のＰＤＰ装置の基本的な駆動波形の一例を示し、図２３Ａおよび図２３Ｂは、合わせて１つの波形図を構成し、第５実施例における第１のサブフレームＳＦ１における駆動波形を示す。第５実施例のＰＤＰ装置は、駆動波形を除けば第１実施例と同じ構成である。
そこで、第５実施例では、サスティンパルスの幅を若干広くして、Ｙ電極のサスティンパルスとＸ電極のサスティンパルスの位相を相互に重なるように出力するようにしている。これにより、サスティン期間中はＹまたはＸ電極間に維持電圧が常に印加されている状態になり、形成された壁電荷が、ＹまたはＸ電極側に常に引き寄せられた状態を作り出せるため、アドレス電極側からの電圧印加による影響をほぼ無視できるようにすることを可能とする。
図２４は、本発明の第６実施例のＰＤＰ装置の全体構成を示す図である。第６実施例のＰＤＰ装置は、パネル４００のＹ電極とＸ電極の配列が、Ｙ、Ｘ、Ｘ、Ｙ、Ｙ、Ｘの順に配列されている点が第１実施例と異なり、他は第１実施例と同じである。
第１から第５実施例のＰＤＰ装置では、隣接する表示ラインＬｉとＬｉ＋１間のＸｉ電極とＹｉ＋１電極間には、印加するサスティンパルスの位相が相互に異なるため、その間の充放電電力が無駄に消費してしまう。そこで、第６実施例では、パネル４００の電極配置を変更することにより、隣接する維持電極間同士では同位相になるようにして、消費電力の低減を実現している。
上述したように、本願発明によれば、プラズマディスプレイパネルの駆動回路、駆動方法および駆動装置として、簡単で低コストの駆動回路構成によりアドレス駆動と維持駆動を同じタイミングで並行させて行うことを可能とし、これにより、十分なアドレス駆動期間およびサスティン期間を確保するとともに、階調表示性能を向上させて、高輝度でより鮮やかで滑らかな表示を可能とする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【国際調査報告】
2008010302.tif 000033
2008010302.tif 000034
2008010302.tif 000035
2008010302.tif 000036