(57)【要約】  半導体装置は、半導体基板と、前記半導体基板上に、素子領域を画成するように形成された素子分離領域と、前記素子領域上に形成された活性素子とよりなり、前記素子分離領域は、前記半導体基板中に形成され前記素子領域を画成する素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記素子分離絶縁膜の少なくとも一部は、圧電材料膜よりなる。
2007108106.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、素子領域を画成する素子分離領域と、
前記素子領域上に形成された活性素子とよりなる半導体装置であって、
前記素子分離領域は、前記半導体基板中に形成され前記素子領域を画成する素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とよりなり、
前記素子分離絶縁膜の少なくとも一部は、圧電材料膜よりなる半導体装置。
【請求項２】
前記圧電材料膜は電極を介して駆動され、前記素子領域に応力を印加する請求項１記載の半導体装置。
【請求項３】
前記圧電材料膜は、前記素子分離溝を、実質的に完全に充填する請求項１記載の半導体装置。
【請求項４】
前記素子分離溝の側壁面および底面には、シリコン酸化膜が形成される請求項１記載の半導体装置。
【請求項５】
前記素子分離溝の側壁面は、シリコン窒化膜により覆われる請求項１記載の半導体装置。
【請求項６】
前記圧電材料膜は前記素子分離溝の下部を充填し、前記素子分離溝中、前記圧電材料膜の上部には、非圧電材料よりなる誘電体膜が充填される請求項１記載の半導体装置。
【請求項７】
前記圧電材料膜は前記素子分離溝の下部を充填し、前記素子分離溝中、前記圧電材料膜の上部には、別の圧電材料膜が充填される請求項１記載の半導体装置。
【請求項８】
前記圧電材料膜および前記別の圧電材料膜は、それぞれの電極を介して駆動され、前記シリコン基板中、前記素子領域に応力が印加される請求項７記載の半導体装置。
【請求項９】
前記圧電材料は前記素子分離溝の上部を充填し、前記素子分離溝中、前記圧電材料の下部には、非圧電材料よりなる誘電体膜が充填される請求項１記載の半導体装置。
【請求項１０】
前記圧電材料は、前記素子分離溝の側壁面に沿って形成される請求項１記載の半導体装置。
【請求項１１】
前記圧電材料膜は、水素バリア膜により覆われる請求項１記載の半導体装置。
【請求項１２】
前記圧電材料膜は、強誘電体膜である請求項１記載の半導体装置。
【請求項１３】
前記強誘電体膜は、ＢａＴｉＯ３セラミックあるいはＰＺＴ膜である請求項１２記載の半導体装置。
【請求項１４】
半導体基板と、
前記半導体基板上に、素子領域を画成する素子分離領域と、
前記素子領域上に形成された活性素子とよりなる半導体装置であって、
前記半導体基板上に、圧電材料膜が担持され、前記圧電材料膜は、電気的に駆動されて前記素子領域に応力を印加する半導体装置。
【請求項１５】
半導体基板と、
前記半導体基板上に、素子領域を画成する素子分離領域と、
前記素子領域上に形成された活性素子と、
前記半導体基板上に、前記活性素子を充填する層間絶縁膜と、
前記層間絶縁膜上に形成された圧電材料膜と、よりなる半導体装置。
【請求項１６】
前記圧電材料膜は、強誘電体膜、水晶、ロッシェル塩、および圧電性樹脂膜より選ばれる請求項１５記載の半導体装置。
【請求項１７】
半導体基板と、
前記半導体基板上に、素子領域を画成する素子分離領域と、
前記素子領域上に形成された活性素子と、
前記半導体基板上に、前記活性素子を充填する層間絶縁膜とよりなる半導体装置であって、
前記層間絶縁膜は、圧電性膜である半導体装置。
【請求項１８】
前記層間絶縁膜は、樹脂膜である請求項１７記載の半導体装置。
【請求項１９】
半導体基板上に形成された活性素子を含む半導体装置の製造方法であって、
前記半導体基板上に、前記活性素子を覆う絶縁膜を形成する工程と、
前記絶縁膜上に圧電材料膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板上に形成された活性素子を含む半導体装置の製造方法であって、
前記半導体基板上に、前記活性素子を覆う圧電性樹脂膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に応力印加により動作速度を向上させた半導体装置、およびかかる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置における素子分離方法の1つとして、半導体基板表面に素子分離溝を形成し、素子分離溝内に絶縁物や多結晶シリコンを埋め込む、いわゆるトレンチアイソレーション技術が知られている。この方法は、従来、深い素子分離領域を必要とするバイポーラトランジスタを使った半導体集積回路装置において用いられていた。【０００３】
一方、近年ではトレンチアイソレーション技術はＭＯＳトランジスタを含む半導体集積回路装置においても広範に使われている。ＭＯＳトランジスタを含む半導体集積回路装置では、バイポーラトランジスタを含む半導体集積回路装置ほど深い素子分離は必要としないため、深さ０．１〜１．０μm程度の比較的浅い溝で素子分離を行うことができる。このような構造をシャロートレンチアイソレーション（ＳＴＩ）構造と称する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１Ａおよび１Ｂは、非特許文献１による、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおいて動作速度の向上をもたらす理想的な応力分布を示す。【０００５】
図１Ａを参照するに、ｎチャネルＭＯＳトランジスタでは、素子領域１Nを横断してｎ型ポリシリコンゲート電極３Nが形成されており、前記素子領域１Nは、前記ポリシリコンゲート電極３Nにより、ｎ型ソース領域Ｓとｎ型ドレイン領域Ｄに分割されている。【０００６】
同様に図１Ｂのｐ型ＭＯＳトランジスタでは、素子領域１Ｐを横断してｐ型ポリシリコンゲート電極３Ｐが形成されており、前記素子領域１Ｐは、前記ポリシリコンゲート電極３Ｐにより、ｐ型ソース領域Ｓとｐ型ドレイン領域Ｄに分割されている。【０００７】
図１ＡのｎチャネルＭＯＳトランジスタでは、ゲート幅方向およびゲート長方向に引張り応力を印加した場合（面内引張り応力）、前記ゲート電極３Ｎ直下のチャネル領域における電子の移動度が増大し、トランジスタ動作速度が向上するのに対し、図１ＢのｐチャネルＭＯＳトランジスタでは、ゲート幅方向には引張り応力を、ゲート長方向には圧縮応力を印加した場合（一軸性圧縮応力）、前記ゲート電極３Ｐ直下のチャネル領域におけるホールの移動度が増大し、トランジスタの動作速度が向上するのが知られている。【０００８】
ｎチャネルＭＯＳトランジスタにおいて図１Ａのようなゲート長方向に作用する引張り応力をチャネル領域直下に誘起するため、従来、図２Ａに示す構成が提案されている。【０００９】
図２Ａを参照するに、シリコン基板１上に画成された素子領域１Ｎ上には、ゲート絶縁膜２Ｎを介してｎ＋型ポリシリコンゲート電極３Ｎが形成されており、前記シリコン基板１中、前記素子領域１Ｎに対応する部分には、前記ポリシリコンゲート電極３Ｎのそれぞれの側にｎ型ソースエクステンション領域１ａＮおよびｎ型ドレインエクステンション領域１ｂＮが形成されている。【００１０】
また前記ゲート電極３Ｎの両側壁面上には、側壁酸化膜４ｏＮを介してＳｉＮ膜よりなる側壁絶縁膜４ｎＮが形成されており、前記シリコン基板１中、前記素子領域１Ｎの前記側壁絶縁膜４ｎＮよりも外側の部分には、ｎ＋型のソース領域１ｃＮおよびｎ＋型のドレイン領域１ｄＮが形成されている。【００１１】
前記ｎ＋型ソース領域１ｃＮおよびドレイン領域１ｄＮ、さらに前記ｎ＋型ゲート電極５ＧＮ上には、それぞれシリサイド膜５ＳＮ，５ＤＮ，５ＧＮが形成されており、さらに前記シリコン基板１上には、前記シリサイド膜５ＳＮ，５ＤＮ，５ＧＮおよび前記側壁絶縁膜４ｎＮを連続して覆うように、引張り応力を蓄積したＳｉＮ膜６Ｎが形成されている。【００１２】
かかるＳｉＮ膜６Ｎの引張り応力の作用により、前記ゲート電極５ＧＮは、前記シリコン基板１に向かって、基板面に垂直方向に付勢され、その結果、前記ゲート電極５ＧＮ直下のチャネル領域に、前記図１Ａにおいてゲート長方向に引張り応力が印加された場合と同様な歪みが誘起される。【００１３】
一方、  ｐチャネルＭＯＳトランジスタにおいて図１Ｂのようなゲート長方向に作用する圧縮応力をチャネル領域直下に誘起するため、従来、図２Ｂに示す構成が提案されている（非特許文献２）。【００１４】
図２Ｂを参照するに、シリコン基板１上に画成された素子領域１Ｐ上には、ゲート絶縁膜２Ｐを介してｐ＋型ポリシリコンゲート電極３Ｐが形成されており、前記シリコン基板１中、前記素子領域１Ｐに対応する部分には、前記ポリシリコンゲート電極３Ｐのそれぞれの側にｐ型ソースエクステンション領域１ａＰおよびｎ型ドレインエクステンション領域１ｂＰが形成されている。【００１５】
また前記ゲート電極３Ｐの両側壁面上には、側壁酸化膜４ｏＰを介してＳｉＮ膜よりなる側壁絶縁膜４ｎＰが形成されており、前記シリコン基板１中、前記素子領域１Ｐの前記側壁絶縁膜４ｎＰよりも外側の部分には、ｐ＋型のソース領域１ｃＰおよびｐ＋型のドレイン領域１ｄＰが形成されている。【００１６】
前記ｐ＋型ソース領域１ｃＰおよびドレイン領域１ｄＰ、さらに前記ｐ＋型ゲート電極５ＧＰ上には、それぞれシリサイド膜５ＳＰ，５ＤＰ，５ＧＰが形成されており、さらに前記シリコン基板１上には、前記シリサイド膜５ＳＰ，５ＤＰ，５ＧＰおよび前記側壁絶縁膜４ｎＰを連続して覆うように、圧縮応力を蓄積したＳｉＮ膜６Ｐが形成されている。【００１７】
かかるＳｉＮ膜６Ｐの圧縮応力の作用により、前記ゲート電極５ＧＰは、前記シリコン基板１から離間するように、基板面に垂直方向に付勢され、その結果、前記ゲート電極５ＧＰ直下のチャネル領域に、前記図１Ｂにおいてゲート長方向に圧縮応力が印加された場合と同様な歪みが誘起される。【００１８】
しかし、このようなｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを同一基板上に形成して例えばＣＭＯＳ素子を形成しようとすると、図２Ａおよび図２Ｂの構成では、引張り応力膜６Ｎおよび圧縮応力膜６Ｐを別々に形成する必要があり、工程が複雑になる問題点を有している。【００１９】
また従来の方法で製造された応力印加半導体装置では、チャネル領域に印加できる応力のパターンおよび大きさが、半導体装置の製造工程により決定されてしまい、半導体装置の製造後に応力分布を変更するような自由度がない。
【特許文献１】特開２００３−２３４４５５号公報
【特許文献２】特許２７１８７６７号
【非特許文献１】Ota, K. et al. 2005 Symposium on VLSI Technology Digest of Technical Papers pp.138-139
【非特許文献２】Pidin, S., et al., IEDM Tech. Dig. p.213, 2004
【課題を解決するための手段】
【００２０】
一の側面によれば本発明は、半導体基板と、前記半導体基板上に、素子領域を画成するように形成された素子分離領域と、前記素子領域上に形成された活性素子とよりなる半導体装置であって、前記素子分離領域は、前記半導体基板中に形成され前記素子領域を画成する素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とよりなり、前記素子分離絶縁膜の少なくとも一部は、圧電材料膜よりなる半導体装置を提供する。【００２１】
他の側面によれば本発明は、半導体基板と、前記半導体基板上に、素子領域を画成するように形成された素子分離領域と、前記素子領域上に形成された活性素子とよりなる半導体装置であって、前記半導体基板上に、圧電材料膜が担持され、前記圧電材料膜は、電気的に駆動されて前記素子領域に応力を印加する半導体装置を提供する。【００２２】
他の側面によれば本発明は、半導体基板と、前記半導体基板上に、素子領域を画成するように形成された素子分離領域と、前記素子領域上に形成された活性素子と、前記半導体基板上に、前記活性素子を充填するように形成された層間絶縁膜と、前記層間絶縁膜上に形成された圧電材料膜と、よりなる半導体装置を提供する。
【発明の効果】
【００２３】
本発明によれば，ＳＴＩ型の素子分離領域において、素子分離溝を圧電材料膜で充填し、さらに前記圧電材料膜に駆動電圧を印加することにより、微細なＭＯＳトランジスタのチャネル領域に、任意の応力を誘起することが可能となる。かかる圧電材料膜としては、半導体プロセスにおける使用が確立されたＰＺＴ膜や、ＢａＴｉＯ３膜などの強誘電体膜を使うのが好ましい。【００２４】
また本発明によれば、半導体基板上に圧電材料膜を形成し、さらに前記圧電材料膜に駆動電圧を印加することにより、微細なＭＯＳトランジスタのチャネル領域に、任意の応力を誘起することが可能となる。特に前記圧電材料膜を層間絶縁膜上に外付けすることにより、水晶やロッシェル塩等、従来から実用化されている圧電材料を使うことが可能になる。
【図面の簡単な説明】
【００２５】
【図１Ａ】歪み印加ｎチャネルＭＯＳトランジスタの原理を説明する図である。
【図１Ｂ】歪み印加ｐチャネルＭＯＳトランジスタの原理を説明する図である。
【図２Ａ】従来の歪み印加ｎチャネルＭＯＳトランジスタの構成を説明する図である。
【図２Ｂ】従来の歪み印加ｐチャネルＭＯＳトランジスタの構成を説明する図である。
【図３Ａ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図３Ｂ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図３Ｃ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図３Ｄ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図３Ｅ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その５）である。
【図３Ｆ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その６）である。
【図３Ｇ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その７）である。
【図３Ｈ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その８）である。
【図３Ｉ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その９）である。
【図３Ｊ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その１０）である。
【図３Ｋ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その１１）である。
【図３Ｌ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その１２）である。
【図３Ｍ】本発明の第１の実施形態による半導体装置の製造工程を説明する図（その１３）である。
【図４】本発明の第１の実施形態による半導体装置の平面図を示す図である。
【図５】本発明の第１の実施形態による半導体装置の駆動方法を説明するフローチャートである。
【図６】本発明の第１の実施形態の一変形例による半導体装置の構成を示す図である。
【図７Ａ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その１）である。
【図７Ｂ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その２）である。
【図７Ｃ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その３）である。
【図７Ｄ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その４）である。
【図７Ｅ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その５）である。
【図８Ａ】本発明の第３の実施形態による半導体装置の構成を示す図である。
【図８Ｂ】本発明の第３の実施形態の一変形例による半導体装置の構成を示す図である。
【図９Ａ】本発明の第４の実施形態による半導体装置の製造工程を示す図（その１）である。
【図９Ｂ】本発明の第４の実施形態による半導体装置の製造工程を示す図（その２）である。
【図９Ｃ】本発明の第４の実施形態による半導体装置の製造工程を示す図（その３）である。
【図９Ｄ】本発明の第４の実施形態による半導体装置の製造工程を示す図（その４）である。
【図９Ｅ】本発明の第４の実施形態による半導体装置の製造工程を示す図（その５）である。
【図９Ｆ】本発明の第４の実施形態による半導体装置の製造工程を示す図（その６）である。
【図１０Ａ】本発明の第５の実施形態による半導体装置の製造工程を示す図（その１）である。
【図１０Ｂ】本発明の第５の実施形態による半導体装置の製造工程を示す図（その２）である。
【図１０Ｃ】本発明の第５の実施形態による半導体装置の製造工程を示す図（その３）である。
【図１０Ｄ】本発明の第５の実施形態による半導体装置の製造工程を示す図（その４）である。
【図１０Ｅ】本発明の第５の実施形態による半導体装置の製造工程を示す図（その５）である。
【図１０Ｆ】本発明の第５の実施形態による半導体装置の製造工程を示す図（その６）である。
【図１１】本発明の第６の実施形態による半導体装置の構成を示す図である。
【図１２】本発明の第７の実施形態による半導体装置の構成を示す図である。
【符号の説明】
【００２６】
２１  シリコン基板
２１Ａ  素子領域
２１Ｂ  素子分離溝
２１Ｔｈ  ライナー熱酸化膜
２１ａ〜２１ｄ  拡散領域
２２  犠牲酸化膜
２３  ＳｉＮ研磨ストッパ
２４，２４Ｉ，３２  圧電材料膜
２４Ｏｘ  シリコン酸化膜
２５Ｉ  水素ブロック膜
２６  ゲート絶縁膜
２７  ゲート電極
２８Ａ，２８Ｂ  側壁絶縁膜
２９Ｓ，２９Ｄ，２９Ｇ  シリサイド層
３０  層間絶縁膜
３０Ａ〜３０Ｆ  コンタクトホール
３１Ａ，３１Ｂ  コンタクトプラグ
３１Ｃ〜３１Ｆ  電極
４３，５０  圧電性樹脂膜
【発明を実施するための最良の形態】
【００２７】
［第１の実施形態］
図３Ａ〜３Ｍは、本発明の第１の実施形態による半導体装置の製造方法を示す。【００２８】
図３Ａを参照するに、シリコン基板２１上には犠牲酸化膜となる熱酸化膜２２と研磨ストッパ膜となるＣＶＤ−ＳｉＮ膜２３が形成されており、前記ＣＶＤ−ＳｉＮ膜２３上には、前記シリコン基板２１上に形成される素子分離領域に対応したレジスト開口部ＲＡ，ＲＢを形成されたレジストパターンＲ１が形成されている。【００２９】
そこで図３Ｂの工程において前記レジストパターンＲ１をマスクに前記シリコン基板２１をドライエッチングし、素子領域２１Ａを画成するように素子分離溝２１Ｂを形成する。【００３０】
次に図３Ｃの工程で前記レジストパターンＲ１を除去し、さらに熱酸化処理を行うことにより、前記素子分離溝２１Ｂの側壁面および底面を連続して覆うように、ライナー熱酸化膜２１Ｔｈを形成する。【００３１】
本実施形態では、次に図３Ｄの工程において、前記シリコン基板２１上に前記素子分離溝２１Ｂを充填するように、ＰＺＴ膜２４をＣＶＤ法により堆積する。本実施形態では前記ＰＺＴ膜として、例えばＺｒを５５％、Ｔｉを４５％の原子濃度で含むＰｂ（Ｚｒ，Ｔｉ）Ｏ3固溶体を使うことができる。【００３２】
さらに図３Ｅの工程において、前記ＰＺＴ膜２４を、前記ＳｉＮ膜２３を研磨ストッパに、ＣＭＰ法により研磨し、前記素子分離溝２１Ｂを充填し素子分離絶縁膜を構成している部分２４Ｉを除き、除去する。【００３３】
次に図３Ｆの工程において前記ＳｉＮ膜２３をウェットエッチングにより除去し、さらに図３Ｇの工程において犠牲酸化膜２２をＨＦ中におけるウェットエッチングにより除去する。【００３４】
次に図３Ｈの工程において図３Ｇの構造を、酸素雰囲気中、例えば１０００℃の温度で熱処理し、前記素子分離絶縁膜２４Ｉを構成するＰＺＴ膜を結晶化し、また酸素欠損の補償を行う。【００３５】
さらに図３Ｉの工程において前記図３Ｈの構造上にＡｌ2Ｏ３よりなる水素バリア膜をＣＶＤ法により形成し、これをパターニングして、前記ＰＺＴ膜２４Ｉを連続的に覆う水素ブロックパターン２５Ｉを形成する。あるいは前記水素ブロックパターン２５Ｉは、Ａｌ2Ｏ３膜とＳｉＮ膜の積層膜であってもよい。図３Ｈの工程では、前記熱処理に伴って、前記シリコン基板２１の表面にはゲート絶縁膜となる熱酸化膜２６が、１〜２ｎｍの膜厚に形成される。前記熱酸化膜２６には、さらにプラズマ窒化処理により窒素原子を導入し、これをシリコン酸窒化膜に変換してもよい。【００３６】
次に図３Ｊの工程において前記熱酸化膜２５上にはポリシリコン膜がゲート電極膜として堆積され、さらにこれをパターニングすることにより、前記素子領域２１Ａ中、シリコン基板２１上にはポリシリコンゲート電極２７が、ゲート絶縁膜２６を介して形成される。その際、前記ＰＺＴ膜２４Ｉは水素ブロック膜２５Ｉにより保護されているため、前記ポリシリコン膜の堆積あるいはドライエッチングで使われる還元雰囲気が前記ＰＺＴ膜２５Ｉに作用してその強誘電性を劣化させる問題は生じない。【００３７】
さらに図３Ｋの工程において前記ゲート電極２７をマスクにｐ型あるいはｎ型不純物元素のイオン注入を行い、前記シリコン基板２１中、前記ゲート電極２７の第１および第２の側に、ソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂをそれぞれ形成する。その際、前記水素ブロックパターン２５Ｉの膜厚を十分に大きく、例えば２０ｎｍ程度以上とすることにより、注入された不純物元素がＰＺＴ膜２４Ｉに進入してその強誘電性を劣化させる問題を回避することが可能である。【００３８】
次に図３Ｋの構造上にシリコン酸化膜をＣＶＤ法により堆積し、さらにこれをエッチバックすることにより、前記ゲート電極２７の第１および第２の側壁面上に側壁酸化膜２８Ａ，２８Ｂをそれぞれ形成する。この工程でも、前記水素ブロック膜２５Ｉは、前記シリコン酸化膜の堆積およびエッチバック工程で使われる
さらに図３Ｋの工程では、前記ゲート電極２７および前記側壁酸化膜２８Ａ，２８Ｂをマスクにｐ型あるいはｎ型不純物元素のイオン注入を行い、前記シリコン基板２１中、前記側壁酸化膜２８Ａ，２８Ｂのそれぞれ外側に、ソース核酸領域２１ｃおよびドレイン核酸領域２１ｄを形成する。この工程でも、前記水素ブロック膜２５Ｉは、前記ＰＺＴ膜２４Ｉへの不純物元素の進入を阻止するように作用する。【００３９】
さらに図３Mの工程で前記ソース拡散領域２１ｃ、ドレイン拡散領域２１ｄおよびゲート電極２７の表面には、サリサイド法によりＮｉＳｉやＣｏＳｉ２などのシリサイド層２９Ｓ，２９Ｄ，２９Ｇがそれぞれ形成され、さらに前記シリコン基板２１上には前記シリサイド層２９Ｓ，２９Ｄ，２９Ｇを覆うように、ＳｉＮコンタクトエッチングストッパ膜３０Ｎを介して層間絶縁膜３０が形成される。前記ＳｉＮ膜３０Ｎおよび層間絶縁膜３０の形成に際しても、前記水素ブロック膜２５Ｉは、還元性雰囲気のＰＺＴ膜２４Ｉへの進入を阻止し、その結果、前記ＰＺＴ膜２４Ｉは優れた圧電特性を維持する。ここで前記ＳｉＮコンタクトエッチングストッパ膜３０Ｎは、前記半導体装置がｎチャネルＭＯＳトランジスタの場合には引張り応力を蓄積し、また前記半導体装置がｐチャネルＭＯＳトランジスタの場合には圧縮応力を蓄積するものであるのが好ましいが、無応力膜であってもよい。【００４０】
次に前記層間絶縁膜３０中にコンタクトホール３０Ａ，３０Ｂを、それぞれ前記シリサイド層２９Ｓ，２９Ｄに対応して、またコンタクトホール３０Ｃ〜３０ＦをＰＺＴ膜２４Ｉに対応して形成し、さらに前記コンタクトホール３０Ａ〜３０Ｅにプラグ３１Ａ〜３１Ｅを、前記ＳｉＮ膜３０Ｎをコンタクトエッチングストッパ膜として形成することにより、ｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタよりなる半導体装置が完成する。【００４１】
図４は、このようにして形成された半導体装置の平面構成を示す。ただし図４は、前記水素ブロック膜２５Ｉおよびシリサイド層２９Ｓ，２９Ｄ，２９Ｇを除去した状態を示している。【００４２】
図４を参照するに、前記ＰＺＴ膜２４Ｉは前記素子領域２１Ａを囲んで延在し、これに伴って前記ＰＺＴ膜２４Ｉも前記素子領域２１Ａを囲んで延在するのがわかる。【００４３】
その際、前記電極３１Ｃ〜３１Ｆは、前記ＰＺＴ膜２４Ｉの四隅に形成されており、これに駆動電圧を印加することにより、前記素子領域２１Ａに、前記ＰＺＴ膜２４Ｉの圧電効果による応力を自在に印加することが可能となる。【００４４】
例えば、前記電極３１Ｃ，３１Ｅを同電位に、また電極３１Ｄ，３１Ｆを同電位に維持し、電極３１Ｃと３１Ｄの間に直流駆動電圧を印加することにより、前記ＰＺＴ膜２４Ｉにゲート幅（Ｗ）方向の変位を誘起することができる。【００４５】
また前記電極３１Ｃ，３１Ｄを同電位に、また電極３１Ｅ，３１Ｆを同電位に維持し、電極３１Ｃと３１Ｅの間に直流駆動電圧を印加することにより、前記ＰＺＴ膜２４Ｉにゲート長（Ｌ）方向の変位を誘起することができる。そこで、前記半導体装置がｐチャネルＭＯＳトランジスタであるかｎチャネルＭＯＳトランジスタであるかで、駆動電圧を極性を変化させることにより、先に図１Ａ，１Ｂで説明したように素子領域２１Ａ中、ゲート長方向に、引張り応力あるいは圧縮応力を誘起することが可能となる。【００４６】
図５は、このような素子分離溝２１Ｂ中に圧電材料膜２４Ｉを有する半導体装置において、最適な圧電材料膜２４Ｉの駆動電圧を決定する手順を示すフローチャートである。【００４７】
図５を参照するに、最初にステップ１においてトランジスタの電気特性が所定の規格範囲内であるか否かが判断され、「否」である場合、ステップ２において、前記圧電材料膜に印加される電圧Ｖ０をΔＶだけ増加させ、このようにして得られた電圧Ｖ１（＝Ｖ０+ΔＶ）を印加する。【００４８】
この状態でステップ３において前記トランジスタの電気特性が前記所定の規格範囲内に収まるか否かを検査し、「否」である場合には、前記電圧Ｖ１を電圧Ｖ０と再定義して、ステップ２の手順に戻る。【００４９】
一方、ステップ２あるいはステップ４で判定結果が「肯」であれば、プロセスは終了され、こうして得られた電圧Ｖ１が圧電材料膜２４Ｉに印加される。【００５０】
このように、本発明では同一の素子構造を使いながら、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタで異なった応力を素子領域、特にゲート電極直下のチャネル領域に誘起することが可能で、半導体装置の構成および製造工程を簡素化することが可能である。【００５１】
また本実施形態では、前記圧電材料膜として使われる材料を最適化することにより、前記素子領域に非常に大きな応力を誘起することが可能となる。【００５２】
なお図３Ｍの構成において、コンタクトプラグ３１Ａ〜３１Ｆの形成に伴うＰＺＴ膜２４Ｉの特性劣化を回避するため、コンタクトプラグ３1Ａ，３１Ｂとコンタクトプラグ３１Ｃ〜３１Ｆは、別々に形成することも可能である。この場合、先にコンタクトプラグ３１Ｃ〜３１ＦをＳｒＲｕＯ３などの導電性酸化物により、酸化雰囲気中において形成しておき、その後でコンタクトプラグ３１Ａ，３１ＢをＷなどにより形成することが考えられる。【００５３】
図６は、本実施形態の一変形例による半導体装置の構成を示す。【００５４】
図６を参照するに、本実施形態では、前記素子分離溝２１Ｂの内壁面に形成されたライナー熱酸化膜２１Ｔｈを覆うように引張り応力あるいは圧縮応力を蓄積したＳｉＮ膜２１Ｎが形成され、かかるＳｉＮ応力膜２１Ｎ上にＰＺＴなどの圧電材料膜２４Ｉが形成されている。【００５５】
かかる構成によれば、前記圧電材料膜２４Ｉが素子領域２１Ａに誘起する応力を、前記ＳｉＮ応力膜により増強することが可能で、さらに効率的に半導体装置の動作特性を向上させることが可能となる。【００５６】
なお本実施形態においては前記圧電材料は半導体プロセス中における使用が確立しているＰＺＴ膜、ＰＬＺＴ膜、ＢａＴｉＯ3膜を使うことが可能である。
［第２の実施形態］
図７Ａ〜７Ｅは、本発明の第２の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。【００５７】
図７Ａを参照するに、図７Ａは先の図３Ｅの工程に対応しているが、ＰＺＴ膜２４Ｉは反応性が低くドライエッチングが困難な材料であるため、図７Ａの工程では前記図３Ｅの構造に、前記圧電材料膜２４Ｉを露出するレジストパターンＲ２を形成し、さらに前記圧電材料膜２４Ａを、ＩＣＰ型プラズマエッチング装置など高密度プラズマエッチング装置を使い、Ａｒに反応性ガス（Ｃｌ2）を加え、前記レジストパターンＲ２の形状を制御しながら、スパッタ作用を含むエッチングを行う。これにより前記素子分離溝２１Ａ中、前記圧電材料膜２４Ａの上部には図７Ｂに示すようにスペース２４ｉが形成される。【００５８】
そこで本実施形態では図７Ｃの工程において前記シリコン基板２１上に、Ａｌ2Ｏ3膜、ＳｉＯ2膜、ＳｉＮ膜などよりなる絶縁膜２４Ｎを、前記スペース２４ｉを充填するように、高密度プラズマＣＶＤ法により堆積し、さらに図７Ｄの工程において前記絶縁膜２４Ｎのうち、前記シリコン基板２１上に堆積している部分をＣＭＰ法で除去し、前記素子分離溝２１Ｂ中にのみ、前記絶縁膜２４Ｎを残す。【００５９】
さらに図７Ｅの工程において前記素子領域２１Ａ中の活性素子を、先に説明したのと同様に形成する。【００６０】
本実施形態によれば、前記圧電材料膜２４Ｉが素子分離溝２１Ｂ中においてＳｉＮ膜２４Ｎにより保護されており、前記活性素子の形成に伴って様々な半導体プロセスを行われても、圧電特性の劣化を効果的に抑制することができる。【００６１】
本実施形態においても、前記圧電材料膜２４ＩとしてＰＺＴ膜、ＰＬＺＴ膜、ＢａＴｉＯ3膜などを使うことが可能である。
［第３の実施形態］
図８Ａは、本発明の第３の実施形態による半導体装置の構成を、また図８Ｂはその一変形例を示す。ただし図８Ａ，８Ｂ中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００６２】
図８Ａを参照するに、本実施形態においては素子分離溝２１Ｂがシリコン酸化膜２４Ｏにより充填されており、さらにその上部がエッチバックされ、前記エッチバックにより形成された空間が、ＰＺＴやＰＬＺＴ，ＢａＴｉＯ3などの圧電材料膜２４Ｉにより充填されている。さらに、前記圧電材料膜２４Ｉは、水素バリア膜２５Ｉにより保護されている。【００６３】
かかる構成によれば、圧電効果を示す圧電材料膜２４Ｉが素子分離溝２１Ｂの上部に形成されるため、ゲート電極２７直下のチャネル領域に前記図１Ａ，１Ｂで説明した応力を効率的に印加することが可能となり、半導体装置の大きな動作速度の向上を達成することが可能となる。【００６４】
次に図８Ｂの変形例では、前記素子分離溝２４Ｂは完全にシリコン酸化膜２４Ｏにより充填されており、前記圧電材料膜２４Ｉは、前記シリコン酸化膜２４Ｏ上、シリコン基板２１の表面よりも実質的に高い位置に形成されている。また図８Ｂの構成でも、前記圧電材料２４Ｉは、水素ブロック膜２５Ｉにより保護されている。【００６５】
かかる構成でも、前記圧電材料膜２４Ｉを電圧駆動することにより、前記素子領域２１Ａに図１Ａ，１Ｂで説明した応力を誘起することが可能となる。【００６６】
図８Ｂの構成においても、前記圧電材料膜２４Ｉは基板表面に作用するため、素子領域２１Ａ中、ゲート電極２７直下のチャネル領域に所望の応力を、効率よく誘起することが可能となる。
［第４の実施形態］
図９Ａ〜９Ｆは、本発明の第４の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００６７】
図９Ａを参照するに、図９Ａの構造は先に説明した図７Ｂの構造においてＳｉＮ研磨ストッパ膜２３をエッチング除去した構造に対応しており、図９Ｂの工程で、前記図９Ａの構造上に高密度プラズマＣＶＤ法により、シリコン酸化膜３１を、前記スペース２４ｉの形状に整合した形状で、一様な膜厚に形成する。【００６８】
次に図９Ｃの工程において前記図９Ｂの構造上に、前記圧電材料膜２４と同じ、あるいは異なった組成の、別の圧電材料膜３２を、前記スペース２４ｉを充填するように形成し、さらに図９Ｄの工程において前記絶縁膜３２をＣＭＰ法により、前記絶縁膜３２が前記スペース２４ｉにのみ残るように研磨する。【００６９】
さらに図９Ｅの工程において前記シリコン基板２１表面のシリコン酸化膜３１および犠牲酸化膜２２をウェットエッチングにより除去して前記シリコン基板２１表面を露出し、図９Ｆの工程において、前記露出されたシリコン基板２１の表面に、前記素子領域２１Ａに対応して、ＭＯＳトランジスタなどの活性素子を形成する。【００７０】
その際、図９Ｆの工程では前記シリコン基板２１の表面に露出した圧電材料膜３２を水素バリア膜２５により保護しており、前記活性素子の形成に伴う還元性雰囲気による圧電材料３２の劣化は回避される。【００７１】
さらに図９Ｆの工程では、前記水素ブロック膜２５Ｉを貫通して、前記圧電材料膜２４Ｉに到達する電極３１Ｃ，３１Ｆと、前記圧電材料膜３２にコンタクトする電極３１Ｄ，３１Ｅが形成され、これにより、前記圧電材料膜２４Ｉと３２を独立に駆動することが可能となる。
［第５の実施形態］
図１０Ａ〜１０Ｆは、本発明の第５の実施形態による半導体装置の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００７２】
図１０Ａを参照するに、図１０Ａの構造は先に説明した図３Ｃの構造に対応しており、図１０Ｂの工程において、前記図１０Ａの構造上にＰＺＴなどの圧電材料膜２４が、ＭＯＣＶＤ法により、前記素子分離溝２１Ｂの形状に整合した形状に形成される。【００７３】
次に図１０Ｃの工程において前記図１０Ｂの構造上にシリコン酸化膜２４Ｏｘが高密度プラズマＣＶＤ法により、前記素子分離溝２４Ｂを充填するように形成され、さらに図１０Ｄの工程においてＣＭＰ法により、前記シリコン酸化膜２４Ｏｘが、前記ＳｉＮ研磨ストッパ膜２３が露出するまで研磨される。【００７４】
さらに図１０Ｅの工程において前記ＳｉＮ研磨ストッパ膜２３およびその下の犠牲酸化膜２２がウェットエッチングにより除去され、さらに図１０Ｆの工程において、前記素子領域２１Ａにおいてシリコン基板２１の表面上に活性素子が形成される。【００７５】
図１０Ｆの工程においても、前記活性素子の形成は、前記圧電材料膜２４Ｉを水素ブロック膜２５Ｉにより保護した状態で行われ、その結果、前記圧電材料膜２４Ｉの圧電特性が、前記活性素子の形成で使われる還元性雰囲気により劣化することはない。
［第６の実施形態］
図１１は、本発明の第６の実施形態による半導体装置の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。【００７６】
図１１を参照するに、本実施形態では前記素子分離溝２１Ｂはシリコン酸化膜２４Ｏｘで充填されており、従って素子分離構造は公知のＳＴＩ構造より構成されている。【００７７】
一方、図１１の構成では、前記層間絶縁膜３０上に圧電材料膜４３が貼り付けられており、かかる圧電材料膜４３を、電極３１Ｃ〜３１Ｆを介して電圧駆動することにより、前記素子領域２１Ａに、先に図１Ａ，１Ｂで説明した面内引張り応力あるいは一軸性圧縮応力を自在に誘起することができる。【００７８】
図１１の構成では、前記圧電材料膜４３は完成した半導体装置に外付けされており、このため半導体プロセスで使われる還元性雰囲気による特性劣化は生じない。また圧電材料膜４３は半導体プロセスにより形成する必要はなく、このため材料選択に大きな自由度がある。例えば前記圧電材料膜４３としては、ＰＺＴ、ＰＬＺＴやＢａＴｉＯ３など、従来の半導体プロセスで使われている強誘電体膜以外に、水晶やロッシェル塩、ＰＶＤＦ（ポリビニリデンフロライド）などの圧電性樹脂膜を使うことも可能である。【００７９】
なお、図１１において前記層間絶縁膜３０中には、前記コンタクトプラグ３１Ａ，３１Ｂに接続された多層配線構造が形成されている。
[第７の実施形態]
図１２は本発明の第７の実施形態による半導体装置の構成を示す。ただし図１２中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００８０】
図１２を参照するに本実施形態では図１１の構成において層間絶縁膜３０の代わりにＰＶＤＦ膜よりなる層間絶縁膜５０を、スピンコートにより形成している。【００８１】
前記層間絶縁膜５０上には電極３１Ｅ〜３１Ｆが形成されており、前記電極３１Ｅ〜３１Ｆに駆動電圧を印加することにより、前記素子領域２１Ａ中に、先に図１Ａ，１Ｂで説明した面内引張り応力あるいは一軸性圧縮応力を自在に誘起することが可能である。【００８２】
以上、本発明を好ましい実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００８３】
本発明によれば，ＳＴＩ型の素子分離領域において、素子分離溝を圧電材料膜で充填し、さらに前記圧電材料膜に駆動電圧を印加することにより、微細なＭＯＳトランジスタのチャネル領域に、任意の応力を誘起することが可能となる。かかる圧電材料膜としては、半導体プロセスにおける使用が確立されたＰＺＴ膜や、ＢａＴｉＯ３膜などの強誘電体膜を使うのが好ましい。【００８４】
また本発明によれば、半導体基板上に圧電材料膜を形成し、さらに前記圧電材料膜に駆動電圧を印加することにより、微細なＭＯＳトランジスタのチャネル領域に、任意の応力を誘起することが可能となる。特に前記圧電材料膜を層間絶縁膜上に外付けすることにより、水晶やロッシェル塩等、従来から実用化されている圧電材料を使うことが可能になる。
【図１Ａ】
2007108106.tif 000003
【図１Ｂ】
2007108106.tif 000004
【図２Ａ】
2007108106.tif 000005
【図２Ｂ】
2007108106.tif 000006
【図３Ａ】
2007108106.tif 000007
【図３Ｂ】
2007108106.tif 000008
【図３Ｃ】
2007108106.tif 000009
【図３Ｄ】
2007108106.tif 000010
【図３Ｅ】
2007108106.tif 000011
【図３Ｆ】
2007108106.tif 000012
【図３Ｇ】
2007108106.tif 000013
【図３Ｈ】
2007108106.tif 000014
【図３Ｉ】
2007108106.tif 000015
【図３Ｊ】
2007108106.tif 000016
【図３Ｋ】
2007108106.tif 000017
【図３Ｌ】
2007108106.tif 000018
【図３Ｍ】
2007108106.tif 000019
【図４】
2007108106.tif 000020
【図５】
2007108106.tif 000021
【図６】
2007108106.tif 000022
【図７Ａ】
2007108106.tif 000023
【図７Ｂ】
2007108106.tif 000024
【図７Ｃ】
2007108106.tif 000025
【図７Ｄ】
2007108106.tif 000026
【図７Ｅ】
2007108106.tif 000027
【図８Ａ】
2007108106.tif 000028
【図８Ｂ】
2007108106.tif 000029
【図９Ａ】
2007108106.tif 000030
【図９Ｂ】
2007108106.tif 000031
【図９Ｃ】
2007108106.tif 000032
【図９Ｄ】
2007108106.tif 000033
【図９Ｅ】
2007108106.tif 000034
【図９Ｆ】
2007108106.tif 000035
【図１０Ａ】
2007108106.tif 000036
【図１０Ｂ】
2007108106.tif 000037
【図１０Ｃ】
2007108106.tif 000038
【図１０Ｄ】
2007108106.tif 000039
【図１０Ｅ】
2007108106.tif 000040
【図１０Ｆ】
2007108106.tif 000041
【図１１】
2007108106.tif 000042
【図１２】
2007108106.tif 000043
【手続補正書】
【提出日】平成20年8月13日(2008.8.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、素子領域を画成する素子分離領域と、
前記素子領域上に形成された活性素子とよりなる半導体装置であって、
前記素子分離領域は、前記半導体基板中に形成され前記素子領域を画成する素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とよりなり、
前記素子分離絶縁膜の少なくとも一部は、圧電材料膜よりなる半導体装置。
【請求項２】
前記圧電材料膜は、前記素子分離溝を、実質的に完全に充填する請求項１記載の半導体装置。
【請求項３】
前記圧電材料膜は前記素子分離溝の下部を充填し、前記素子分離溝中、前記圧電材料膜の上部には、非圧電材料よりなる誘電体膜が充填される請求項１記載の半導体装置。
【請求項４】
前記圧電材料膜は前記素子分離溝の下部を充填し、前記素子分離溝中、前記圧電材料膜の上部には、別の圧電材料膜が充填される請求項１記載の半導体装置。
【請求項５】
前記圧電材料膜および前記別の圧電材料膜は、それぞれの電極を介して駆動され、前記シリコン基板中、前記素子領域に応力が印加される請求項４記載の半導体装置。
【請求項６】
前記圧電材料は前記素子分離溝の上部を充填し、前記素子分離溝中、前記圧電材料の下部には、非圧電材料よりなる誘電体膜が充填される請求項１記載の半導体装置。
【請求項７】
前記圧電材料は、前記素子分離溝の側壁面に沿って形成される請求項１記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板上に、素子領域を画成する素子分離領域と、
前記素子領域上に形成された活性素子とよりなる半導体装置であって、
前記半導体基板上に、圧電材料膜が担持され、前記圧電材料膜は、電気的に駆動されて前記素子領域に応力を印加する半導体装置。
【請求項９】
半導体基板と、
前記半導体基板上に、素子領域を画成する素子分離領域と、
前記素子領域上に形成された活性素子と、
前記半導体基板上に、前記活性素子を充填する層間絶縁膜と、
前記層間絶縁膜上に形成された圧電材料膜と、よりなる半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板上に、素子領域を画成する素子分離領域と、
前記素子領域上に形成された活性素子と、
前記半導体基板上に、前記活性素子を充填する層間絶縁膜とよりなる半導体装置であって、
前記層間絶縁膜は、圧電性膜である半導体装置。
【国際調査報告】
2007108106.tif 000044
2007108106.tif 000045
2007108106.tif 000046
2007108106.tif 000047