(57)【要約】メモリに格納されたデータへのメモリアクセス効率を向上させるアクセス制御装置であって、複数グループのメモリを備え、データを、複数グループのメモリに対するアクセスアドレスのうちの所定ビットで区別される複数グループのメモリの異なる領域に分けて格納し、メモリに対するアクセスの同一のクロックサイクルにおいて、複数グループのメモリの異なる領域に格納したデータへ同時にアクセスする。
2008010599.tif 000002
【特許請求の範囲】
【請求項１】
データを格納するメモリへのアクセスを制御するアクセス制御装置において、
複数グループの前記メモリを備え、
前記データを、前記複数グループのメモリに対するアクセスアドレスのうちの所定ビットで区別される前記複数グループのメモリの異なる領域に分けて格納し、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記複数グループのメモリの前記異なる領域に格納した前記データへ同時にアクセスすることを特徴とするメモリアクセス制御装置。
【請求項２】
前記複数グループのメモリに対するアクセスアドレスのうちの所定ビットを前記グループ毎に独立に制御することを特徴とする請求項１に記載のメモリアクセス制御装置。
【請求項３】
前記複数グループのメモリに対するアクセスアドレスのうち前記グループ毎に独立に制御する前記所定ビット以外のアクセスアドレスは前記複数グループに対して同一であることを特徴とする請求項２に記載のメモリアクセス制御装置。
【請求項４】
前記データは、複数の単位データからなる１又は複数のブロックによって構成され、
前記アクセスアドレスのうち、前記複数グループに対して同一のアクセスアドレスによって前記データ内の前記ブロックが特定され、前記グループ毎に独立に制御する前記所定ビットによって前記ブロックを構成する各単位データが特定されることを特徴とする請求項３に記載のメモリアクセス制御装置。
【請求項５】
前記データは２次元の単位データによって構成され、
水平方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードとのうち少なくとも２モードを選択できることを特徴とする請求項１から請求項４のいずれか１項に記載のメモリアクセス制御装置。
【請求項６】
前記データは、所定の構成によって前記複数グループに分割され、前記単位データ毎に格納されていることを特徴とする請求項５に記載のメモリアクセス制御装置。
【請求項７】
前記アクセスアドレスは、前記複数グループに分割されて格納された前記単位データを前記モードに対応して特定することを特徴とする請求項６に記載のメモリアクセス制御装置。
【請求項８】
前記メモリを第１及び第２の２つのグループによって構成し、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記２つのグループのメモリの前記異なる領域に格納した前記データへ同時にアクセスすることを特徴とする請求項１から請求項７のいずれか１項に記載のメモリアクセス制御装置。
【請求項９】
前記ブロックは、水平方向に連続した２つの前記単位データによる構成と、垂直方向に連続した２つの前記単位データによる構成と、垂直方向に１ライン置きの２つの前記単位データによる構成とのうち、少なくとも２構成を満たす構成からなり、
２つの前記単位データは、それぞれ異なる前記グループのメモリの前記異なる領域に格納されることを特徴とする請求項８に記載のメモリアクセス制御装置。
【請求項１０】
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとすると、前記ブロックは０≦ｘ≦１及び０≦ｙ≦１の範囲で構成され、
座標（０、０）の前記単位データと座標（１、１）の前記単位データとが前記第１のグループに格納され、
座標（１、０）の前記単位データと座標（０、１）の前記単位データとが前記第２のグループに格納されることを特徴とする請求項８又は請求項９に記載のメモリアクセス制御装置。
【請求項１１】
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットが１ビットであり、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとすると、０≦α≦１及び０≦β≦１において、
座標（０、０）の前記単位データが前記第１のグループのα＝０に、座標（１、１）の前記単位データが前記第１のグループのα＝１に格納され、
座標（１、０）の前記単位データが前記第２のグループのβ＝０に、座標（０、１）の前記単位データが前記第２のグループのβ＝１に格納されることを特徴とする請求項１０に記載のメモリアクセス制御装置。
【請求項１２】
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０においてα＝β＋１、あるいはαの値が０においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項１１に記載のメモリアクセス制御装置。
【請求項１３】
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとすると、前記ブロックは０≦ｘ≦３及び０≦ｙ≦３の範囲で構成され、
座標（０、０）の前記単位データと座標（１、１）の前記単位データと座標（１、２）の前記単位データと座標（０、３）の前記単位データとが前記第１のグループに格納され、
座標（１、０）の前記単位データと座標（０、１）の前記単位データと座標（０、２）の前記単位データと座標（１、３）の前記単位データとが前記第２のグループに格納されることを特徴とする請求項８又は請求項９に記載のメモリアクセス制御装置。
【請求項１４】
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットが２ビットであり、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとすると、０≦α≦３及び０≦β≦３において、
座標（０、０）の前記単位データが前記第１のグループのα＝０に、座標（１、１）の前記単位データが前記第１のグループのα＝１に、座標（１、２）の前記単位データが前記第１のグループのα＝２に、座標（０、３）の前記単位データが前記第１のグループのα＝３に格納され、
座標（１、０）の前記単位データが前記第２のグループのβ＝０に、座標（０、１）の前記単位データが前記第２のグループのβ＝１に、座標（０、２）の前記単位データが前記第２のグループのβ＝２に、座標（１、３）の前記単位データが前記第２のグループのβ＝３に格納されることを特徴とする請求項１３に記載のメモリアクセス制御装置。
【請求項１５】
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は２においてα＝β＋１、あるいはαの値が０又は２においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスし、
垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は１においてα＝β＋２、あるいはαの値が０又は１においてβ＝α＋２となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項１４に記載のメモリアクセス制御装置。
【請求項１６】
前記メモリの１つのアドレスあたりの容量よりも前記単位データのデータ量が少ない場合に、前記１つのアドレスに、水平方向に連続した複数の前記単位データを配置するか、あるいは垂直方向に連続した複数の前記単位データを配置するか、あるいは水平及び垂直の双方向に複数の前記単位データを配置し、配置された複数の前記単位データを新たな単位データとすることを特徴とする請求項４から請求項１５のいずれか１項に記載のメモリアクセス制御装置。
【請求項１７】
前記データは、２次元の単位データによって構成される画像データであり、前記単位データは、画素データであることを特徴とする請求項１から請求項１６のいずれか１項に記載のメモリアクセス制御装置。
【請求項１８】
前記複数グループは、同一のメモリ容量を備えることを特徴とする請求項１から請求項１７のいずれか１項に記載のメモリアクセス制御装置。
【請求項１９】
データを格納するメモリへのアクセスを制御するメモリアクセス制御方法であって、
前記データを、複数グループを備える前記メモリに対するアクセスアドレスのうちの所定ビットで区別される前記メモリの異なる領域に分けて格納する格納手順と、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記複数グループのメモリの前記異なる領域に格納した前記データへ同時にアクセスするアクセス手順とを備えることを特徴とするメモリアクセス制御方法。
【請求項２０】
前記アクセス手順において、前記複数グループのメモリに対するアクセスアドレスのうちの所定ビットを前記グループ毎に独立に制御することを特徴とする請求項１９に記載のメモリアクセス制御方法。
【請求項２１】
前記アクセス手順において、前記アクセスアドレスのうち、前記複数グループに対して同一のアクセスアドレスによって、前記データを構成する、複数の単位データからなる１又は複数のブロックを特定し、前記グループ毎に独立に制御する前記所定ビットによって前記ブロックを構成する各単位データを特定することを特徴とする請求項２０に記載のメモリアクセス制御方法。
【請求項２２】
前記データが２次元の単位データによって構成される場合、
水平方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードとのうち少なくとも２モードを選択できることを特徴とする請求項１９から請求項２１のいずれか１項に記載のメモリアクセス制御方法。
【請求項２３】
前記アクセス手順において、前記アクセスアドレスによって、前記複数グループに分割されて格納された前記単位データを前記モードに対応して特定することを特徴とする請求項２２に記載のメモリアクセス制御方法。
【請求項２４】
前記メモリが第１及び第２の２つのグループによって構成される場合、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記２つのグループのメモリの前記異なる領域に格納した前記データへ同時にアクセスすることを特徴とする請求項１９から請求項２３のいずれか１項に記載のメモリアクセス制御方法。
【請求項２５】
前記格納手順において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを、水平方向に連続した２つの前記単位データによる構成と、垂直方向に連続した２つの前記単位データによる構成と、垂直方向に１ライン置きの２つの前記単位データによる構成とのうち、少なくとも２構成を満たす構成とし、
２つの前記単位データを、それぞれ異なる前記グループのメモリの前記異なる領域に格納することを特徴とする請求項２４に記載のメモリアクセス制御方法。
【請求項２６】
前記格納手順において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦１及び０≦ｙ≦１の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データとを前記第２のグループに格納することを特徴とする請求項２４又は請求項２５に記載のメモリアクセス制御方法。
【請求項２７】
前記アクセス手順において、
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットを１ビットとし、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとして、０≦α≦１及び０≦β≦１において、
前記格納手順において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に格納することを特徴とする請求項２６に記載のメモリアクセス制御方法。
【請求項２８】
前記アクセス手順において、
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０においてα＝β＋１、あるいはαの値が０においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項２７に記載のメモリアクセス制御方法。
【請求項２９】
前記格納手順において、
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦３及び０≦ｙ≦３の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データと座標（１、２）の前記単位データと座標（０、３）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データと座標（０、２）の前記単位データと座標（１、３）の前記単位データとを前記第２のグループに格納することを特徴とする請求項２４又は請求項２５に記載のメモリアクセス制御方法。
【請求項３０】
前記アクセス手順において、
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットを２ビットとし、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとして、０≦α≦３及び０≦β≦３において、
前記格納手順において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に、座標（１、２）の前記単位データを前記第１のグループのα＝２に、座標（０、３）の前記単位データを前記第１のグループのα＝３に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に、座標（０、２）の前記単位データを前記第２のグループのβ＝２に、座標（１、３）の前記単位データを前記第２のグループのβ＝３に格納することを特徴とする請求項２９に記載のメモリアクセス制御方法。
【請求項３１】
前記アクセス手順において、
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は２においてα＝β＋１、あるいはαの値が０又は２においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスし、
垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は１においてα＝β＋２、あるいはαの値が０又は１においてβ＝α＋２となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項３０に記載のメモリアクセス制御方法。
【請求項３２】
前記格納手順において、
前記メモリの１つのアドレスあたりの容量よりも前記単位データのデータ量が少ない場合に、前記１つのアドレスに、水平方向に連続した複数の前記単位データを配置するか、あるいは垂直方向に連続した複数の前記単位データを配置するか、あるいは水平及び垂直の双方向に複数の前記単位データを配置し、配置された複数の前記単位データを新たな単位データとすることを特徴とする請求項２２から請求項３１のいずれか１項に記載のメモリアクセス制御方法。
【請求項３３】
前記格納手順において、
前記データとして、２次元の単位データによって構成される画像データを用い、前記単位データとして、画素データを格納することを特徴とする請求項１９から請求項３２のいずれか１項に記載のメモリアクセス制御方法。
【請求項３４】
データを格納するメモリへのアクセスを制御するメモリアクセス制御装置におけるデータ格納方法であって、
前記データを、複数グループを備える前記メモリに対するアクセスアドレスのうちの所定ビットで区別される前記メモリの異なる領域に分けて格納する格納手順を備えることを特徴とするデータ格納方法。
【請求項３５】
前記メモリが第１及び第２の２つのグループによって構成され、前記データが２次元の単位データによって構成される場合、
前記格納手順において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを、水平方向に連続した２つの前記単位データによる構成と、垂直方向に連続した２つの前記単位データによる構成と、垂直方向に１ライン置きの２つの前記単位データによる構成とのうち、少なくとも２構成を満たす構成とし、
２つの前記単位データを、それぞれ異なる前記グループのメモリの前記異なる領域に格納することを特徴とする請求項３４に記載のデータ格納方法。
【請求項３６】
前記格納手順において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦１及び０≦ｙ≦１の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データとを前記第２のグループに格納することを特徴とする請求項３５に記載のデータ格納方法。
【請求項３７】
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御される前記所定ビットが１ビットとされ、前記所定ビットで前記第１のグループに対応する値がα、前記第２のグループに対応する値がβとされ、０≦α≦１及び０≦β≦１の場合、
前記格納手順において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に格納することを特徴とする請求項３６に記載のデータ格納方法。
【請求項３８】
前記格納手順において、
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦３及び０≦ｙ≦３の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データと座標（１、２）の前記単位データと座標（０、３）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データと座標（０、２）の前記単位データと座標（１、３）の前記単位データとを前記第２のグループに格納することを特徴とする請求項３５に記載のデータ格納方法。
【請求項３９】
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットが２ビットとされ、前記所定ビットで前記第１のグループに対応する値がα、前記第２のグループに対応する値がβとされ、０≦α≦３及び０≦β≦３の場合、
前記格納手順において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に、座標（１、２）の前記単位データを前記第１のグループのα＝２に、座標（０、３）の前記単位データを前記第１のグループのα＝３に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に、座標（０、２）の前記単位データを前記第２のグループのβ＝２に、座標（１、３）の前記単位データを前記第２のグループのβ＝３に格納することを特徴とする請求項３８に記載のデータ格納方法。
【請求項４０】
前記格納手順において、
前記メモリの１つのアドレスあたりの容量よりも前記単位データのデータ量が少ない場合に、前記１つのアドレスに、水平方向に連続した複数の前記単位データを配置するか、あるいは垂直方向に連続した複数の前記単位データを配置するか、あるいは水平及び垂直の双方向に複数の前記単位データを配置し、配置された複数の前記単位データを新たな単位データとすることを特徴とする請求項３５から請求項３９のいずれか１項に記載のデータ格納方法。
【請求項４１】
前記格納手順において、
前記データとして、２次元の単位データによって構成される画像データを用い、前記単位データとして、画素データを格納することを特徴とする請求項３４から請求項４０のいずれか１項に記載のデータ格納方法。
【請求項４２】
データを格納するメモリへのアクセスを制御するコンピュータ装置上で実行されるメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体であって、
前記メモリアクセス制御プログラムは、
前記データを、複数グループを備える前記メモリに対するアクセスアドレスのうちの所定ビットで区別される前記メモリの異なる領域に分けて格納する格納機能と、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記複数グループのメモリの前記異なる領域に格納した前記データへ同時にアクセスするアクセス機能とを前記コンピュータ装置に実行させる。
【請求項４３】
前記アクセス機能において、前記複数グループのメモリに対するアクセスアドレスのうちの所定ビットを前記グループ毎に独立に制御することを特徴とする請求項４２に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４４】
前記アクセス機能において、前記アクセスアドレスのうち、前記複数グループに対して同一のアクセスアドレスによって、前記データを構成する、複数の単位データからなる１又は複数のブロックを特定し、前記グループ毎に独立に制御する前記所定ビットによって前記ブロックを構成する各単位データを特定することを特徴とする請求項４３に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４５】
前記データが２次元の単位データによって構成される場合、
水平方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードとのうち少なくとも２モードを選択できることを特徴とする請求項４２から請求項４４のいずれか１項に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４６】
前記アクセス機能において、前記アクセスアドレスによって、前記複数グループに分割されて格納された前記単位データを前記モードに対応して特定することを特徴とする請求項４５に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４７】
前記メモリが第１及び第２の２つのグループによって構成される場合、
前記アクセス機能において、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記２つのグループのメモリの前記異なる領域に格納した前記データへ同時にアクセスすることを特徴とする請求項４２から請求項４６のいずれか１項に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４８】
前記格納機能において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを、水平方向に連続した２つの前記単位データによる構成と、垂直方向に連続した２つの前記単位データによる構成と、垂直方向に１ライン置きの２つの前記単位データによる構成とのうち、少なくとも２構成を満たす構成とし、
２つの前記単位データを、それぞれ異なる前記グループのメモリの前記異なる領域に格納することを特徴とする請求項４７に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４９】
前記格納機能において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦１及び０≦ｙ≦１の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データとを前記第２のグループに格納することを特徴とする請求項４７又は請求項４８に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５０】
前記アクセス機能において、
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットを１ビットとし、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとして、０≦α≦１及び０≦β≦１において、
前記格納機能において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に格納することを特徴とする請求項４９に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５１】
前記アクセス機能において、
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０においてα＝β＋１、あるいはαの値が０においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項５０に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５２】
前記格納機能において、
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦３及び０≦ｙ≦３の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データと座標（１、２）の前記単位データと座標（０、３）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データと座標（０、２）の前記単位データと座標（１、３）の前記単位データとを前記第２のグループに格納することを特徴とする請求項４７又は請求項４８に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５３】
前記アクセス機能において、
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットを２ビットとし、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとして、０≦α≦３及び０≦β≦３において、
前記格納機能において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に、座標（１、２）の前記単位データを前記第１のグループのα＝２に、座標（０、３）の前記単位データを前記第１のグループのα＝３に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に、座標（０、２）の前記単位データを前記第２のグループのβ＝２に、座標（１、３）の前記単位データを前記第２のグループのβ＝３に格納することを特徴とする請求項５２に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５４】
前記アクセス機能において、
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は２においてα＝β＋１、あるいはαの値が０又は２においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスし、
垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は１においてα＝β＋２、あるいはαの値が０又は１においてβ＝α＋２となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項５３に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５５】
前記格納機能において、
前記メモリの１つのアドレスあたりの容量よりも前記単位データのデータ量が少ない場合に、前記１つのアドレスに、水平方向に連続した複数の前記単位データを配置するか、あるいは垂直方向に連続した複数の前記単位データを配置するか、あるいは水平及び垂直の双方向に複数の前記単位データを配置し、配置された複数の前記単位データを新たな単位データとすることを特徴とする請求項４５から請求項５４のいずれか１項に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５６】
前記格納機能において、
前記データとして、２次元の単位データによって構成される画像データを用い、前記単位データとして、画素データを格納することを特徴とする請求項４２から請求項５５のいずれか１項に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに格納されたデータに対してアクセスを行う際に、アクセス効率を高めることができるメモリアクセス制御装置、メモリアクセス制御方法、データ格納方法及びメモリアクセス制御プログラムに関する。
【背景技術】
【０００２】
メモリへのアクセス帯域を増やそうとした場合、アクセスのクロック周波数を上げるか、バス幅を広げて一度にアクセスするデータ量を増やすかの２通りの方法がある。メモリの対応している周波数より大きくはクロック周波数を上げることができないため、周波数を限界まで上げたあとはバス幅を広げる方法を用いて一度にアクセスするデータ量を増やしていた。
メモリアクセス方法の関連する技術の１例が特許文献１（特開平１０−２１０２５１号公報）に記載されている。特許文献１は、画像全体をブロックに分割し、それぞれのブロックをバーストアクセス可能なメモリアドレスのデータで構成するようにし、同一ブロック内であれば横方向、縦方向等といった任意のデータに対しバーストアクセスを可能にし、アクセス方向によらずに画像メモリに対する高速アクセスを可能とするものである。
【特許文献１】特開平１０−２１０２５１号公報
【０００３】
しかし、特許文献１を含む関連のメモリアクセス方法は、バス幅を広げると一つのアドレスに割り当てられるデータ量が多くなり、所望のデータ以外の必要のないデータにも同時にアクセスしてしまうことが増え、アクセス効率が低下するという問題があった。
例えば、２次元のデータである画像データにアクセスする場合、横方向にアクセスする場合と縦方向にアクセスする場合があるが、１つのアドレスに横方向に連続したデータを格納した場合には、縦方向に連続したデータにアクセスしたい場合には必要のない多くのデータに対してアクセスしてしまうこととなり、アクセス効率が低下していた。一方、縦方向に連続したデータを１つのアドレスに格納した場合には、逆に横方向に連続したデータにアクセスしたい場合に必要のない多くのデータに対してアクセスしてしまうこととなり、アクセス効率が低下するという問題があった。
（目的）
本発明の目的は、メモリに格納されたデータへのメモリアクセス効率を向上させることである。
【発明の開示】
【０００４】
本発明の第１のアクセス制御装置は、データを格納するメモリへのアクセスを制御するアクセス制御装置において、複数グループのメモリを備え、データを、複数グループのメモリに対するアクセスアドレスのうちの所定ビットで区別されるメモリの異なる領域に分けて格納し、メモリに対するアクセスの同一のクロックサイクルにおいて、複数グループのメモリの異なる領域に格納したデータへ同時にアクセスすることを特徴とする。
本発明の第２のアクセス制御方法は、データを格納するメモリへのアクセスを制御するメモリアクセス制御方法であって、データを、複数グループを備えるメモリに対するアクセスアドレスのうちの所定ビットで区別されるメモリの異なる領域に分けて格納する格納手順と、メモリに対するアクセスの同一のクロックサイクルにおいて、複数グループのメモリの異なる領域に格納したデータへ同時にアクセスするアクセス手順とを備える。
本発明の第３のデータ格納方法は、データを格納するメモリへのアクセスを制御するメモリアクセス制御装置におけるデータ格納方法であって、データを、複数グループを備えるメモリに対するアクセスアドレスのうちの所定ビットで区別されるメモリの異なる領域に分けて格納する格納手順を備える。
本発明の第４のメモリアクセス制御プログラムは、データを格納するメモリへのアクセスを制御するコンピュータ装置上で実行されるメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体であって、メモリアクセス制御プログラムは、データを、複数グループを備えるメモリに対するアクセスアドレスのうちの所定ビットで区別されるメモリの異なる領域に分けて格納する格納機能と、メモリに対するアクセスの同一のクロックサイクルにおいて、複数グループのメモリの異なる領域に格納したデータへ同時にアクセスするアクセス機能とをコンピュータ装置に実行させる。
発明の効果
本発明によれば、メモリに格納されたデータへのメモリアクセス効率を向上させることができる。
その理由は、データを、複数グループのメモリに対するアクセスアドレスのうちの所定ビットで区別されるメモリの異なる領域に分けて格納し、メモリに対するアクセスの同一のクロックサイクルにおいて、複数グループのメモリの異なる領域に格納したデータへ同時にアクセスするため、該当するデータ以外のデータへのアクセスへのアクセスが大幅に減少するからである。
【図面の簡単な説明】
【０００５】
図１は、本発明の第１の実施形態によるメモリアクセス制御装置１０の構成を示すブロック図である。
図２は、第１の実施形態による画像データ２０１を説明する図である。
図３は、第１の実施形態による画像データ配置情報１６１を説明する図である。
図４は、第１の実施形態によるメモリ１２に格納されたデータ例を示す図である。
図５は、第１の実施形態によるメモリ１３に格納されたデータ例を示す図である。
図６は、第１の実施形態による画像データ配置情報１６１の１ブロックの情報を示す図である。
図７は、第１の実施形態による固有アドレス対応情報格納手段１５に格納された固有アドレス対応情報を示す図である。
図８は、第１の実施形態による固有アドレス対応情報格納手段１５に格納された固有アドレス対応情報を示す図である。
図９は、第１の実施形態によるメモリアクセス制御装置１０のハードウェア構成を示すブロック図である。
図１０は、第１の実施形態によるメモリアクセス制御装置１０の動作の概略を示すフローチャートである。
図１１は、本発明の第２の実施形態による画像データ配置情報１６１を説明する図である。
図１２は、第２の実施形態によるメモリ１２に格納されたデータ例を示す図である。
図１３は、第２の実施形態によるメモリ１３に格納されたデータ例を示す図である。
図１４は、第２の実施形態による画像データ配置情報１６１の１ブロックの情報を示す図である。
図１５は、第２の実施形態による固有アドレス対応情報格納手段１５に格納された固有アドレス対応情報を示す図である。
図１６は、本発明の第３の実施形態による画像データ配置情報１６１を説明する図である。
図１７は、第３の実施形態によるメモリ１２に格納されたデータ例を示す図である。
図１８は、第３の実施形態によるメモリ１３に格納されたデータ例を示す図である。
図１９は、第３の実施形態による画像データ配置情報１６１の１ブロックの情報を示す図である。
図２０は、本発明の第４の実施形態による画像データ配置情報１６１を説明する図である。
図２１は、第４の実施形態によるメモリ１２に格納されたデータ例を示す図である。
図２２は、第４の実施形態によるメモリ１３に格納されたデータ例を示す図である。
図２３は、第４の実施形態による画像データ配置情報１６１の１ブロックの情報を示す図である。
図２４は、本発明の第５の実施形態による画像データ配置情報１６１を説明する図である。
図２５は、第５の実施形態によるメモリ１２に格納されたデータ例を示す図である。
図２６は、第５の実施形態によるメモリ１３に格納されたデータ例を示す図である。
図２７は、第５の実施形態による画像データ配置情報１６１の１ブロックの情報を示す図である。
【発明を実施するための最良の形態】
【０００６】
（第１の実施形態）
次に、本発明の第１の実施形態について図面を参照して詳細に説明する。
（第１の実施形態の構成）
図１は、本発明の第１の実施形態によるメモリアクセス制御装置１０の構成を示すブロック図である。
メモリアクセス制御装置１０は、メモリアクセス制御手段１１と、メモリ１２及びメモリ１３と、アクセスモード選択手段１４と、固有アドレス対応情報格納手段１５と、画像データ配置情報格納手段１６とを備え、メモリ１２及びメモリ１３がアドレス信号１７〜１９によってメモリアクセス制御手段１１に接続されている。
メモリアクセス制御手段１１は、アクセスモード選択手段１４によって選択されたアクセスモード、固有アドレス対応情報格納手段１５に格納された固有アドレス対応情報及び画像データ配置情報格納手段１６に格納された画像データ配置情報１６１に基づいて、メモリ１２及びメモリ１３の異なる領域に格納された符号化された画像データに対して同一のクロックサイクルでアクセスする機能を有する。
画像データ配置情報格納手段１６は、画像データがメモリ１２及びメモリ１３にどのように配置されているのかを示す画像データ配置情報１６１を格納する機能を有する。
画像データ配置情報１６１は、メモリ１２及びメモリ１３のメモリ容量、メモリ１２及びメモリ１３のメモリ１個あたりのバス幅、画像データを構成する１画素当たりのビット数及び画像データを構成する画素の位置情報等に基づいて、当該メモリ１個あたり１つのアドレスに格納された画素の配置情報を示す。
図３は、図２に示される画像データ２０１、メモリ１２及びメモリ１３のメモリ容量、メモリ１個あたりのバス幅等に基づいて生成された画像データ配置情報１６１を説明する図である。
ここで、メモリ１２及びメモリ１３のメモリ１個あたりのバス幅を８ビット、当該メモリに格納された画像データの１画素を８ビットとすると、当該メモリ１個あたり１つのアドレスには１画素を格納することができる。
従って、メモリ１２及びメモリ１３は、図２に示す１０２４画素×１０２４ラインの画像データ２０１を、図３に示すように配置されて格納する。
図３を参照すると、座標（ｘ，ｙ）は、ｙ＋１番目のライン上のｘ＋１番目の画素であることを示すため、例えば、座標（０，０）を見ると、１番目のライン上の１番目の画素（画素（０，０））がメモリ１２に配置されていることがわかり、座標（０，１）を見ると、２番目のライン上の１番目の画素（画素（０，１））がメモリ１３に配置されていることがわかる。
また、メモリアクセス制御手段１１は、図３を参照すると、メモリ１２には、ｘ＝０かつｙ＝０の画像データである画素（０，０）、ｘ＝１かつｙ＝１の画像データである画素（１，１）、ｘ＝１かつｙ＝２の画像データである画素（１，２）、ｘ＝０かつｙ＝３の画像データである画素（０，３）等が格納され、一方、メモリ１３には、ｘ＝１かつ０＝０の画像データである画素（１，０）、ｘ＝０かつｙ＝１の画像データである画素（０，１）、ｘ＝０かつｙ＝２の画像データである画素（０，２）、ｘ＝１かつｙ＝３の画像データである画素（１，３）等が格納されていることがわかる。
さらに、メモリ１２の固有アドレスをＡＤＡ（後述）とすると、例えば、ｘ＝０かつｙ＝０の画像データである画素（０，０）がメモリ１２のＡＤＡ＝０に格納され、ｘ＝１かつｙ＝１の画像データである画素（１，１）がメモリ１２のＡＤＡ＝１に格納され、ｘ＝１かつｙ＝２の画像データである画素（１，２）がメモリ１２のＡＤＡ＝２に格納され、ｘ＝０かつｙ＝３の画像データである画素（０，３）がメモリ１２のＡＤＡ＝３に格納され、他の画素も同様に格納される（後述の図４参照）。
また、メモリ１３の固有アドレスをＡＤＢ（後述）とすると、例えば、ｘ＝１かつｙ＝０の画像データである画素（１，０）がメモリ１３のＡＤＢ＝０に格納され、ｘ＝０かつｙ＝１の画像データである画素（０，１）がメモリ１３のＡＤＢ＝１に格納され、ｘ＝０かつｙ＝２の画像データである画素（０，２）がメモリ１３のＡＤＢ＝２に格納され、ｘ＝１かつｙ＝３の画像データである画素（１，３）がメモリ１３のＡＤＢ＝３に格納され、他の画素も同様に格納される（図５参照）。
本実施形態のメモリ１２及びメモリ１３は、このようにして、１ライン上で連続する２画素について、連続する４ライン分を１ブロックとして画像データが配置される。すなわち、この１ブロックは、２画素に４ラインを乗じた８画素分の画像データから構成される。
例えば、画像データのｘ座標の最下位ビットをａ、ｙ座標の最下位２ビットをｂとすると、上記１ブロックの情報は図６のように示される。
従って、本実施形態の１０２４画素×１０２４ラインの画像データは、横方向（ｘ軸方向）に上記ブロックの５１２ブロック分、縦方向（ｙ軸方向）に上記ブロックの２５６ブロック分、合計５１２×２５６＝１３１０７２ブロック分に分割され、各ブロックを構成する画素のデータが図４及び図５（後述）に示されるように、メモリ１２及びメモリ１３に配置されて格納される。
メモリ１２及びメモリ１３は、画像データ配置情報１６１に基づいて、符号化されて配置された画像データ１２１、１３１を格納する機能を有する。
図４は、メモリ１２に格納されたデータ例（配置された画像データ１２１）を示す図であり、図５は、メモリ１３に格納されたデータ例（配置された画像データ１３１）を示す図である。
なお、メモリ１２及びメモリ１３は、単数からなるメモリだけではなく、同じメモリ容量で構成される２つのグループのメモリ１２及びメモリ１３であってもよい。
アクセスモード選択手段１４は、メモリ１２、メモリ１３に格納された画像データを構成する画素のデータに対するアクセスにおいて、横方向に連続した２画素に対して一度にアクセスするモードと、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードと、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードとを選択する。
固有アドレス対応情報格納手段１５は、アクセスモード毎に、各ＡＤＡと各ＡＤＢの対応関係を示す固有アドレス対応情報１５１を格納する。
図７は、固有アドレス対応情報格納手段１５に格納された固有アドレス対応情報を示す図である。
図７を参照すると、固有アドレス対応情報格納手段１５に格納された固有アドレス対応情報１５１は以下のように示される。
横方向に連続した２画素に対して一度にアクセスするモードでは、ＡＤＡ＝ＡＤＢである（固有アドレス対応情報１５１ａ）。
また、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、ＡＤＡ＝０と、ＡＤＢ＝１とが互いに対応し、ＡＤＡ＝１と、ＡＤＢ＝０とが互いに対応し、ＡＤＡ＝２と、ＡＤＢ＝３とが互いに対応し、ＡＤＡ＝３と、ＡＤＢ＝２とが互いに対応する（固有アドレス対応情報１５１ｂ）。
また、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、ＡＤＡ＝０と、ＡＤＢ＝２とが互いに対応し、ＡＤＡ＝１と、ＡＤＢ＝３とが互いに対応し、ＡＤＡ＝２と、ＡＤＢ＝０とが互いに対応し、ＡＤＡ＝３と、ＡＤＢ＝１とが互いに対応する（固有アドレス対応情報１５１ｃ）。
なお、後述するように、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、横方向に連続した２画素に対して一度にアクセスするモードでは固有アドレス対応情報１５１ｄが用いられ、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは固有アドレス対応情報１５１ｅが用いられ、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは固有アドレス対応情報１５１ｆが用いられる（図８参照）。
アドレス信号１７〜１９は、メモリアクセス制御手段１１からメモリ１２及びメモリ１３に対して共通のアドレスであるＡＤを伝達するアドレス信号１７と、メモリアクセス制御手段１１からメモリ１２に接続された下位２ビットのＡＤＡについてのアドレス信号１８と、メモリアクセス制御手段１１からメモリ１３に接続された下位２ビットのＡＤＢについてのアドレス信号１９とからなる。すなわち、メモリアクセス制御手段１１からメモリ１２に接続されたアドレス信号とメモリ１３に接続されたアドレス信号は、下位２ビットのＡＤＡ及びＡＤＢを除いて共通である。
従って、アドレス信号１７のＡＤに基づいてメモリ１２及びメモリ１３に共通の１ブロックが上記１３１０７２ブロックの中から特定される。特定された当該１ブロックの中から、アドレス信号１８のＡＤＡに基づいてメモリ１２内の画素のデータが特定され、アドレス信号１９のＡＤＢに基づいてメモリ１３内の画素のデータが特定される。
なお、ＡＤは、一般的に［ｎ１：ｎ２］であり、ｎ１及びｎ２は、画像データ、メモリ容量及びアドレスのビット数等に従って定まる。特に、本実施形態において、１０２４画素×１０２４ラインから構成される画像データ２０１が横方向に５１２ブロック分、縦方向に２５６ブロック分の合計５１２×２５６のブロックによって構成され、２の１７乗で表されるため、ｎ１＝１６であり、また、１ブロックあたり２×４によって構成され、２の３乗で表されるため、ｎ２＝２である。
ここで、メモリアクセス制御装置１０のハードウェア構成の説明をする。
図９は、本実施形態によるメモリアクセス制御装置１０のハードウェア構成を示すブロック図である。
図９を参照すると、本発明によるメモリアクセス制御装置１０は、一般的なコンピュータ装置と同様のハードウェア構成によって実現することができ、図１の各手段を備えるメモリアクセス制御部１０１、メモリ１２、メモリ１３、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０２、周辺機器とデータの送受信を行う通信インタフェース１０４、上記した各構成要素の各機能を提供する制御プログラム１０３１を格納するＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１０３、本情報処理装置の上記各構成要素を相互に接続するシステムバス１０５等を備えている。
本発明によるメモリアクセス制御装置１０は、その動作を、メモリアクセス制御装置１０内部にそのような機能を実現するプログラムを組み込んだ、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等のハードウェア部品からなる回路部品を実装してハードウェア的に実現することは勿論として、制御プログラム１０３１をコンピュータ処理装置上のＣＰＵ１０２で実行することによりソフトウェア的に実現することができる。
（第１の実施形態の動作）
図１０は、本実施形態によるメモリアクセス制御装置１０の動作の概略を示すフローチャートである。図１０を用いて、本実施形態によるメモリアクセス制御装置１０の動作の概略を説明する。
まず、メモリアクセス制御手段１１が、アクセスモード選択手段１４によって選択されたアクセスモードを識別し（ステップＳ１０１）、識別したアクセスモードに基づいて、画像データ配置情報格納手段１６に格納された画像データ配置情報１６１及び、固有アドレス対応情報格納手段１５に格納された当該アクセスモード用の固有アドレス対応情報１５１を参照し（ステップＳ１０２）、当該固有アドレス対応情報１５１に基づいて、メモリ１２及びメモリ１３に格納された互いに対応する画像データに対して同一のクロックサイクルでアクセスする（ステップＳ１０３）。
次に、各アクセスモードにおける動作を説明する。
（横方向のアクセスモード）
本実施形態によるメモリアクセス制御装置１０において、水平方向（横方向）に連続した２画素に対して一度にアクセスするモードが選択された場合に、メモリアクセス制御手段１１が、メモリ１２及びメモリ１３に格納された横方向に連続した画素に対して一度にアクセスする方法を、図３を参照して説明する。
ＡＤＡとＡＤＢを同じ値とすると、メモリアクセス制御手段１１は、メモリ１２、メモリ１３に格納された横方向に連続した２画素に対して一度にアクセスすることができる。
固有アドレス対応情報１５１ａに基づき、例えば、ＡＤＡ＝ＡＤＢ＝０とすると、メモリアクセス制御手段１１は、横方向に連続した、メモリ１２に格納された画素（０，０）及びメモリ１３に格納された画素（１，０）の２画素に対して一度にアクセスできる。
また、同様に、ＡＤＡ＝ＡＤＢ＝１とすると、メモリアクセス制御手段１１は、横方向に連続した、メモリ１３に格納された画素（０，１）及びメモリ１２に格納された画素（１，１）の２画素に対して一度にアクセスできる。
ただし、ＡＤＡ＝ＡＤＢ＝０の場合、メモリ１２には画素（０，０）のデータが格納されているのに対し、ＡＤＡ＝ＡＤＢ＝１の場合、メモリ１２には上記画素（０，０）とＸ座標の異なる画素（１，１）のデータが格納されている。
同様に、ＡＤＡ＝ＡＤＢ＝０の場合、メモリ１３には画素（１，０）のデータが格納されているのに対し、ＡＤＡ＝ＡＤＢ＝１の場合、メモリ１３には上記画素（１，０）とＸ座標の異なる画素（０，１）のデータが格納されている。
また、ＡＤＡ＝ＡＤＢ＝２の場合、ＡＤＡ＝ＡＤＢ＝１と同様のデータ格納順（メモリ１３に格納された画素（０，２）、メモリ１２に格納された画素（１，２）の順）であり、ＡＤＡ＝ＡＤＢ＝３の場合は、ＡＤＡ＝ＡＤＢ＝０と同様のデータ格納順（メモリ１２に格納された画素（０，３）、メモリ１３に格納された画素（１，３）の順）である。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図２に示す１０２４画素×１０２４ラインの画像データにおいて２画素に同一のアドレスを割り当てられ、１０２４×１０２４÷２＝５２４２８８となることから、１≦ｈ≦５２４２８８のもと、水平方向（横方向）に連続した２画素に対して一度にアクセスするモードでは、選択されたＡＤＡ又は選択されたＡＤＢに対応してＡＤＡ＝ＡＤＢ＝（ｈ−１）とされ（図８の固有アドレス対応情報１５１ｄ）、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された横方向に連続した２画素に対して一度にアクセスできる。
（縦方向のアクセスモード）
次に、本実施形態によるメモリアクセス制御装置１０において、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードが選択された場合に、メモリアクセス制御手段１１が、メモリ１２及びメモリ１３に格納された縦方向に連続した画素に対して一度にアクセスする方法を、図３を参照して説明する。
固有アドレス対応情報１５１ｂに基づき、例えば、ＡＤＡ＝０、ＡＤＢ＝１とすると、メモリアクセス制御手段１１は、メモリ１２に格納された画素（０，０）及びメモリ１３に格納された画素（０，１）にアクセスすることができるため、縦方向に連続した２ラインのデータに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図３においてＡＤＡ＝０に対応する最終のＡＤＡはＡＤＡ＝５２４２８４であり、上記１ブロック内に４アドレスが含まれることから、５２４２８４÷４＝１３１０７１により、１≦ｉ≦１３１０７２において、ＡＤＡ＝（４ｉ−４）、ＡＤＢ＝ＡＤＡ＋１＝（４ｉ−４）＋１＝４ｉ−３とすると（図８の固有アドレス対応情報１５１ｅ）、メモリアクセス制御手段１１は、ＡＤＡ＝０、ＡＤＢ＝１とした場合と同様に、縦方向に連続した２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｅに基づき、ＡＤＡ＝（４ｉ−４）が選択されるとこれに対応するＡＤＢ＝（４ｉ−３）が選択され、又は、ＡＤＢ＝（４ｉ−３）が選択されるとこれに対応するＡＤＡ＝（４ｉ−４）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に連続した２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝３、ＡＤＢ＝２とすると、メモリアクセス制御手段１１は、メモリ１２に格納された画素（０，３）及びメモリ１３に格納された画素（０，２）に対してアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図３においてＡＤＡ＝３に対応する最終のＡＤＡはＡＤＡ＝５２４２８７であり、１≦ｉ≦１３１０７２において、ＡＤＡ＝（４ｉ−４）＋３＝（４ｉ−１）、ＡＤＢ＝ＡＤＡ−１＝（４ｉ−１）−１＝４ｉ−２とすると（図８の固有アドレス対応情報１５１ｅ）、ＡＤＡ＝３、ＡＤＢ＝２とした場合と同様に、縦方向に連続した２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｅに基づき、ＡＤＡ＝（４ｉ−１）が選択されるとこれに対応するＡＤＢ＝（４ｉ−２）が選択され、又は、ＡＤＢ＝（４ｉ−２）が選択されるとこれに対応するＡＤＡ＝（４ｉ−１）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に連続した２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝１、ＡＤＢ＝０とすると、メモリアクセス制御手段１１は、メモリ１２に格納された画素（１，１）及びメモリ１３に格納された画素（１，０）に対してアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図３においてＡＤＡ＝１に対応する最終のＡＤＡはＡＤＡ＝５２４２８５であり、１≦ｉ≦１３１０７２において、ＡＤＡ＝（４ｉ−４）＋１＝（４ｉ−３）、ＡＤＢ＝ＡＤＡ−１＝（４ｉ−３）−１＝４ｉ−４とすると（図８の固有アドレス対応情報１５１ｅ）、ＡＤＡ＝１、ＡＤＢ＝０とした場合と同様に、縦方向に連続した２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｅに基づき、ＡＤＡ＝（４ｉ−３）が選択されるとこれに対応するＡＤＢ＝（４ｉ−４）が選択され、又は、ＡＤＢ＝（４ｉ−４）が選択されるとこれに対応するＡＤＡ＝（４ｉ−３）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に連続した２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝２、ＡＤＢ＝３とすると、メモリアクセス制御手段１１は、メモリ１２に格納された画素（１，２）及びメモリ１３に格納された画素（１，３）に対してアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図３においてＡＤＡ＝２に対応する最終のＡＤＡはＡＤＡ＝５２４２８６であり、１≦ｉ≦１３１０７２において、ＡＤＡ＝（４ｉ−４）＋２＝（４ｉ−２）、ＡＤＢ＝ＡＤＡ＋１＝（４ｉ−２）＋１＝４ｉ−１とすると（図８の固有アドレス対応情報１５１ｅ）、ＡＤＡ＝２、ＡＤＢ＝３とした場合と同様に、縦方向に連続した２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｅに基づき、ＡＤＡ＝（４ｉ−２）が選択されるとこれに対応するＡＤＢ＝（４ｉ−１）が選択され、又は、ＡＤＢ＝（４ｉ−１）が選択されるとこれに対応するＡＤＡ＝（４ｉ−２）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に連続した２画素に対して一度にアクセスできる。
以上で、２ラインのすべての組み合わせに対して一度にアクセスできることを示した。ただし、８画素分の画像データから構成される上記１ブロックの構成により、奇数ラインから始まる連続した２ラインのデータに対して一度にアクセスすることはできない。すなわち、上記１ブロック内の第２のラインから始まる連続した２ラインのデータに対するアクセスは、同一メモリの異なるアドレスへのアクセスになるため一度にアクセスできない。また、上記１ブロック内の第４のラインから始まる連続した２ラインのデータに対するアクセスは、上記ブロックをまたいでのアクセスになるため一度にアクセスできない。このことは、１≦ｊ≦１０２４において、図３の第（４ｊ−２）のライン及び第（４ｊ）のラインから始まる連続した２ラインのデータに対して一度にアクセスできないことを示す。
ところで、動画像処理において、画像データに対して１ライン置きにアクセスしたい場合がある。そのような場合には、以下のようにすることですべての上記１ブロック内の１ライン置きの組み合わせのデータに対して一度にアクセスすることが可能である。
以下に、本実施形態によるメモリアクセス制御装置１０において、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードが選択された場合に、メモリアクセス制御手段１１が、縦方向に１ライン置きに、メモリ１２及びメモリ１３に格納された画素に対して一度にアクセスする方法を説明する。
固有アドレス対応情報１５１ｃに基づき、例えば、ＡＤＡ＝０、ＡＤＢ＝２とすると、メモリアクセス制御手段１１は、１ライン置きの、メモリ１２に格納された画素（０，０）及びメモリ１３に格納された画素（０，２）の２ラインに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図３において、１≦ｉ≦１３１０７２の条件のもと、ＡＤＡ＝（４ｉ−４）、ＡＤＢ＝ＡＤＡ＋２＝（４ｉ−４）＋２＝４ｉ−２とすると（図８の固有アドレス対応情報１５１ｆ）、メモリアクセス制御手段１１は、ＡＤＡ＝０、ＡＤＢ＝２とした場合と同様に、縦方向に１ライン置きの２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｆに基づき、ＡＤＡ＝（４ｉ−４）が選択されるとこれに対応するＡＤＢ＝（４ｉ−２）が選択され、又は、ＡＤＢ＝（４ｉ−２）が選択されるとこれに対応するＡＤＡ＝（４ｉ−４）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に１ライン置きの２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝３、ＡＤＢ＝１とすると、メモリアクセス制御手段１１は、１ライン置きの、メモリ１２に格納された画素（０，３）及びメモリ１３に格納された画素（０，１）の２ラインに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図３において、１≦ｉ≦１３１０７２の条件のもと、ＡＤＡ＝（４ｉ−１）、ＡＤＢ＝ＡＤＡ−２＝（４ｉ−１）−２＝４ｉ−３とすると（図８の固有アドレス対応情報１５１ｆ）、メモリアクセス制御手段１１は、ＡＤＡ＝３、ＡＤＢ＝１とした場合と同様に、縦方向に１ライン置きの２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｆに基づき、ＡＤＡ＝（４ｉ−１）が選択されるとこれに対応するＡＤＢ＝（４ｉ−３）が選択され、又は、ＡＤＢ＝（４ｉ−３）が選択されるとこれに対応するＡＤＡ＝（４ｉ−１）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に１ライン置きの２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝２、ＡＤＢ＝０とすると、メモリアクセス制御手段１１は、１ライン置きの、メモリ１２に格納された画素（１，２）及びメモリ１３に格納された画素（１，０）の２ラインに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図３において、１≦ｉ≦１３１０７２の条件のもと、ＡＤＡ＝（４ｉ−２）、ＡＤＢ＝ＡＤＡ−２＝（４ｉ−２）−２＝４ｉ−４とすると（図８の固有アドレス対応情報１５１ｆ）、メモリアクセス制御手段１１は、ＡＤＡ＝２、ＡＤＢ＝０とした場合と同様に、縦方向に１ライン置きの２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｆに基づき、ＡＤＡ＝（４ｉ−２）が選択されるとこれに対応するＡＤＢ＝（４ｉ−４）が選択され、又は、ＡＤＢ＝（４ｉ−４）が選択されるとこれに対応するＡＤＡ＝（４ｉ−２）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に１ライン置きの２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝１、ＡＤＢ＝３とすると、メモリアクセス制御手段１１は、１ライン置きの、メモリ１２に格納された画素（１，１）及びメモリ１３に格納された画素（１，３）の２ラインに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図３において、１≦ｉ≦１３１０７２の条件のもと、ＡＤＡ＝（４ｉ−３）、ＡＤＢ＝ＡＤＡ＋２＝（４ｉ−３）＋２＝４ｉ−１とすると（図８の固有アドレス対応情報１５１ｆ）、メモリアクセス制御手段１１は、ＡＤＡ＝１、ＡＤＢ＝３とした場合と同様に、縦方向に１ライン置きの２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｆに基づき、ＡＤＡ＝（４ｉ−３）が選択されるとこれに対応するＡＤＢ＝（４ｉ−１）が選択され、又は、ＡＤＢ＝（４ｉ−１）が選択されるとこれに対応するＡＤＡ＝（４ｉ−３）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に１ライン置きの２画素に対して一度にアクセスできる。
以上で、上記１ブロック内の１ライン置きの２ラインのすべての組み合わせに対して一度にアクセスできることを示した。ただし、上記１ブロック内の２ライン目及び３ライン目から始まる１ライン置きの２ラインのデータに対して一度にアクセスすることはできない。すなわち、上記１ブロック内の第３及び第４のラインから始まる１ライン置きの２ラインのデータに対するアクセスは、上記ブロックをまたいでのアクセスになるため一度にアクセスできない。このことは、１≦ｊ≦１０２４において、図３の第（４ｊ−１）のライン及び第（４ｊ）のラインから始まる１ライン置きの２ラインのデータに対して一度にアクセスできないことを示す。
（第１の実施形態の効果）
本実施形態によれば、図３に示すように、画像データを構成する画素データの内、連続する二つの画素データをアクセスモード毎に対応付けてそれぞれメモリ１２及びメモリ１３に分離して格納したため、横方向に連続した画像データアクセスと縦方向に連続した画像データアクセスを両立することができ、また、メモリ１２及びメモリ１３に格納された画像データに対するメモリアクセス制御手段１１からの無駄なアクセスを減らし、メモリアクセス効率を向上させることができる。
すなわち、本実施形態によれば、画像データの横方向及び縦方向に連続する画素のデータを２つのメモリの所定の場所に対応付けて同時にアクセス可能に格納し、２つのメモリに与えるアクセスアドレスの一部を独立に制御して該当する画素のデータに同時にアクセスすることにより、横方向へのアクセスでは必要のないデータへのアクセスを一切発生させず、また、縦方向へのアクセスでも背景技術で述べた関連技術よりも無駄なデータへのアクセスを大幅に減らすことが可能となる。
また、本実施形態によれば、２つのグループのメモリ（メモリ１２及びメモリ１３）に与えるアクセスアドレスを２ビットを除いて同一としているため、２つのグループのメモリに与えるアクセスアドレスを完全に別々にするよりもアクセスアドレスの信号線を少なくすることができる。
（第２の実施形態）
本実施形態は、メモリ１２及びメモリ１３のメモリ１個あたりのバス幅を、第１の実施形態における８ビットから１６ビットに増加させたものである。メモリ１個あたりのバス幅を１６ビット、１画素を８ビットとすると、メモリ１個あたり１つのアドレスには２画素を格納することができる。以下、第１の実施形態と異なる点を中心に説明する。
（第２の実施形態の構成）
図１１は、図２に示される画像データ２０１、メモリ１２及びメモリ１３のメモリ容量、メモリ１個あたりのバス幅等に基づいて生成された画像データ配置情報１６１を説明する図である。
本実施形態によるメモリ１２及びメモリ１３は、図１１に示す画像データ配置情報１６１に基づいて、第１の実施形態と同様に、図２に示す１０２４画素×１０２４ラインの画像データをそれぞれ図１２、図１３に示すように配置して格納する。
図１２は、メモリ１２に格納されたデータ例（配置された画像データ１２１）を示す図であり、図１３は、メモリ１３に格納されたデータ例（配置された画像データ１３１）を示す図である。
本実施形態のメモリ１２及びメモリ１３は、１ライン上で連続する４画素について、連続する４ライン分を１ブロックとして画像データを格納する。すなわち、この１ブロックは、４画素に４ラインを乗じた１６画素分の画像データから構成される。
例えば、画像データのｘ座標の最下位ビットをａ、ｙ座標の最下位２ビットをｂとすると、上記１ブロックの情報は図１４のように示される。
従って、本実施形態の１０２４画素×１０２４ラインの画像データは、上記ブロックを横方向（ｘ軸方向）に２５６ブロック分、縦方向（ｙ軸方向）に２５６分、合計２５６×２５６＝６５５３６ブロック分に分割され、各ブロックを構成する画素のデータが図１１に示されるように、メモリ１２及びメモリ１３に配置されて格納される。
本実施形態の固有アドレス対応情報格納手段１５は、第１の実施形態と同様に、アクセスモード毎に、各ＡＤＡと各ＡＤＢの対応関係を示す固有アドレス対応情報１５１を格納する。
なお、後述するように、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、横方向に連続した２画素に対して一度にアクセスするモードでは固有アドレス対応情報１５１ｇが用いられ、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは固有アドレス対応情報１５１ｈが用いられ、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは固有アドレス対応情報１５１ｉが用いられる（図１５参照）。
（第２の実施形態の動作）
（横方向のアクセスモード）
まず、本実施形態によるメモリアクセス制御装置１０において、水平方向（横方向）に連続した２画素に対して一度にアクセスするモードが選択された場合に、メモリアクセス制御手段１１が、横方向に連続した、メモリ１２及びメモリ１３に格納された画素に対して一度にアクセスする方法を、図１１を参照して説明する。
ＡＤＡとＡＤＢを同じ値とすると、本実施形態によるメモリアクセス制御手段１１は、メモリ１２、メモリ１３に格納された横方向に連続した４画素に対して一度にアクセスすることができる。
固有アドレス対応情報１５１ａに基づき、例えば、ＡＤＡ＝ＡＤＢ＝０とすると、メモリアクセス制御手段１１は、横方向に連続した、メモリ１２に格納された画素（０，０）・画素（１，０）及びメモリ１３に格納された画素（２，０）・画素（３，０）の４画素に対して一度にアクセスできる。
また、ＡＤＡ＝ＡＤＢ＝１とすると、メモリアクセス制御手段１１は、横方向に連続した、メモリ１３に格納された画素（０，１）・画素（１，１）及びメモリ１２に格納された画素（２，１）、画素（３，１）の４画素に対して一度にアクセスできる。
ただし、ＡＤＡ＝ＡＤＢ＝０の場合、メモリ１２には画素（０，０）・画素（１，０）のデータが格納されているのに対し、ＡＤＡ＝ＡＤＢ＝１の場合、メモリ１２には上記画素（０，０）・画素（１，０）とＸ座標の異なる画素（２，１）・画素（３，１）のデータが格納されている。
同様に、ＡＤＡ＝ＡＤＢ＝０の場合、メモリ１３には画素（２，０）・画素（３，０）のデータが格納されているのに対し、ＡＤＡ＝ＡＤＢ＝１の場合、メモリ１３には上記画素（２，０）・画素（３，０）とＸ座標の異なる画素（０，１）・画素（１，１）のデータが格納されている。
また、ＡＤＡ＝ＡＤＢ＝２の場合、ＡＤＡ＝ＡＤＢ＝１と同様のデータ格納順（メモリ１３に格納された画素（０，２）・画素（１，２）、メモリ１２に格納された画素（２，２）・画素（３，２）の順）であり、ＡＤＡ＝ＡＤＢ＝３の場合は、ＡＤＡ＝ＡＤＢ＝０と同様のデータ格納頃（メモリ１２に格納された画素（０，３）・画素（１，３）、メモリ１３に格納された画素（２，３）・画素（３，３）の順）である。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図１１のアドレス番号で定義する場合、図２に示す１０２４画素×１０２４ラインの画像データにおいて４画素に同一のアドレスを割り当てられ、１０２４×１０２４÷４＝２６２１４４となることから、１≦ｋ≦２６２１４４のもと、水平方向（横方向）に連続した２画素に対して一度にアクセスするモードでは、選択されたＡＤＡ又は選択されたＡＤＢに対応してＡＤＡ＝ＡＤＢ＝（ｋ−１）とされ（図１５の固有アドレス対応情報１５１ｇ）、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された横方向に連続した２画素に対して一度にアクセスできる。
（縦方向のアクセスモード）
次に、本実施形態によるメモリアクセス制御装置１０において、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードが選択された場合に、メモリアクセス制御手段１１が、縦方向に連続した、メモリ１２及びメモリ１３に格納された画素に対して一度にアクセスする方法を、図１１を参照して説明する。
固有アドレス対応情報１５１ｂに基づき、例えば、ＡＤＡ＝０、ＡＤＢ＝１とすると、メモリアクセス制御手段１１は、メモリ１２に格納された画素（０，０）・画素（１，０）及びメモリ１３に格納された画素（０，１）・画素（１，１）にアクセスすることができるため、横方向に連続した２画素について、縦方向に連続した２ライン分のデータに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図１１においてＡＤＡ＝０に対応する最終のＡＤＡはＡＤＡ＝２６２１４０であり、上記１ブロック内に４アドレスが含まれることから、２６２１４０÷４＝６５５３５により、１≦ｌ≦６５５３６において、ＡＤＡ＝（４ｌ−４）、ＡＤＢ＝ＡＤＡ＋１＝（４ｌ−４）＋１＝４ｌ−３とすると（図１５の固有アドレス対応情報１５１ｈ）、メモリアクセス制御手段１１は、ＡＤＡ＝０、ＡＤＢ＝１とした場合と同様に、横方向に連続した２画素について、縦方向に連続した２ライン分のデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｈに基づき、ＡＤＡ＝（４ｌ−４）が選択されるとこれに対応するＡＤＢ＝（４ｌ−３）が選択され、又は、ＡＤＢ＝（４ｌ−３）が選択されるとこれに対応するＡＤＡ＝（４ｌ−４）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に連続した２ライン分のデータに対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝３、ＡＤＢ＝２とすると、メモリアクセス制御手段１１は、メモリ１２に格納された画素（０，３）・画素（１，３）及びメモリ１３に格納された画素（０，２）・画素（１，２）に対してアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図１１においてＡＤＡ＝３に対応する最終のＡＤＡはＡＤＡ＝２６２１４３であり、１≦ｌ≦６５５３６において、ＡＤＡ＝（４ｌ−１）、ＡＤＢ＝ＡＤＡ−１＝（４ｌ−１）−１＝４ｌ−２とすると（図１５の固有アドレス対応情報１５１ｈ）、メモリアクセス制御手段１１は、ＡＤＡ＝３、ＡＤＢ＝２とした場合と同様に、横方向に連続した２画素について、縦方向に連続した２ライン分のデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｈに基づき、ＡＤＡ＝（４ｌ−１）が選択されるとこれに対応するＡＤＢ＝（４ｌ−２）が選択され、又は、ＡＤＢ＝（４ｌ−２）が選択されるとこれに対応するＡＤＡ＝（４ｌ−１）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に連続した２ライン分のデータに対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝１、ＡＤＢ＝０とすると、メモリアクセス制御手段１１は、メモリ１２に格納された画素（２，１）・画素（３，１）及びメモリ１３に格納された画素（２，０）・画素（３，０）に対してアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図１１においてＡＤＡ＝１に対応する最終のＡＤＡはＡＤＡ＝２６２１４１であり、１≦ｌ≦６５５３６において、ＡＤＡ＝（４ｌ−３）、ＡＤＢ＝ＡＤＡ−１＝（４ｌ−３）−１＝４ｌ−４とすると（図１５の固有アドレス対応情報１５１ｈ）、メモリアクセス制御手段１１は、ＡＤＡ＝１、ＡＤＢ＝０とした場合と同様に、横方向に連続した２画素について、縦方向に連続した２ライン分のデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｈに基づき、ＡＤＡ＝（４ｌ−３）が選択されるとこれに対応するＡＤＢ＝（４ｌ−４）が選択され、又は、ＡＤＢ＝（４ｌ−３）が選択されるとこれに対応するＡＤＡ＝（４ｌ−４）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に連続した２ライン分のデータに対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝２、ＡＤＢ＝３とすると、メモリアクセス制御手段１１は、メモリ１２に格納された画素（２，２）・画素（３，２）及びメモリ１３に格納された画素（２，３）・画素（３，３）に対してアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図１１においてＡＤＡ＝２に対応する最終のＡＤＡはＡＤＡ＝２６２１４２であり、１≦ｌ≦６５５３６において、ＡＤＡ＝（４ｌ−２）、ＡＤＢ＝ＡＤＡ＋１＝（４ｌ−２）＋１＝４ｌ−１とすると（図１５の固有アドレス対応情報１５１ｈ）、メモリアクセス制御手段１１は、ＡＤＡ＝２、ＡＤＢ＝３とした場合と同様に、横方向に連続した２画素について、縦方向に連続した２ライン分のデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｈに基づき、ＡＤＡ＝（４ｌ−２）が選択されるとこれに対応するＡＤＢ＝（４ｌ−１）が選択され、又は、ＡＤＢ＝（４ｌ−１）が選択されるとこれに対応するＡＤＡ＝（４ｌ−２）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に連続した２ライン分のデータに対して一度にアクセスできる。
以上で、２画素×２ラインのすべての組み合わせに一度にアクセスできることを示した。ただし、１６画素分の画像データから構成される上記１ブロックの構成により、奇数ラインから始まる連続した２ラインのデータに一度にアクセスすることはできない。すなわち、上記１ブロック内の第２のラインから始まる連続した２ラインのデータに対するアクセスは、同一メモリの異なるアドレスへのアクセスになるため一度にアクセスできない。また、上記１ブロック内の第４のラインから始まる連続した２ラインのデータに対するアクセスは、上記ブロックをまたいでのアクセスになるため一度にアクセスできない。このことは、１≦ｍ≦１０２４において、図１１の第（４ｍ−２）のライン及び第（４ｍ）のラインから始まる連続した２ラインのデータに一度にアクセスできないことを示す。
ところで、動画像処理においては画像データに対して１ライン置きにアクセスしたい場合がある。そのような場合には、以下のようにすることですべての上記１ブロック内の１ライン置きの組み合わせのデータに対して一度にアクセスすることが可能である。
以下に、本実施形態によるメモリアクセス制御装置１０において、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードが選択された場合に、メモリアクセス制御手段１１が、縦方向に１ライン置きに、メモリ１２及びメモリ１３に格納された画素に対して一度にアクセスする方法を説明する。
固有アドレス対応情報１５１ｃに基づき、ＡＤＡ＝０、ＡＤＢ＝２とすると、メモリアクセス制御手段１１は、１ライン置きの、メモリ１２に格納された画素（０，０）・画素（１，０）及びメモリ１３に格納された画素（０，２）・画素（１，２）の２ラインに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図１１において、１≦ｌ≦６５５３６の条件のもと、ＡＤＡ＝（４ｌ−４）、ＡＤＢ＝ＡＤＡ＋２＝（４ｌ−４）＋２＝４ｌ−２とすると（図１５の固有アドレス対応情報１５１ｉ）、メモリアクセス制御手段１１は、ＡＤＡ＝０、ＡＤＢ＝２とした場合と同様に、縦方向に１ライン置きの２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｉに基づき、ＡＤＡ＝（４ｌ−４）が選択されるとこれに対応するＡＤＢ＝（４ｌ−２）が選択され、又は、ＡＤＢ＝（４ｌ−２）が選択されるとこれに対応するＡＤＡ＝（４ｌ−４）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に１ライン置きの２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝３、ＡＤＢ＝１とすると、メモリアクセス制御手段１１は、１ライン置きの、メモリ１２に格納された画素（０，３）・画素（１，３）及びメモリ１３に格納された画素（０，１）・画素（１，１）の２ラインに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図１１において、１≦ｌ≦６５５３６の条件のもと、ＡＤＡ＝（４ｌ−１）、ＡＤＢ＝ＡＤＡ−２＝（４ｌ−１）−２＝４ｌ−３とすると（図１５の固有アドレス対応情報１５１ｉ）、メモリアクセス制御手段１１は、ＡＤＡ＝３、ＡＤＢ＝１とした場合と同様に、縦方向に１ライン置きの２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｉに基づき、ＡＤＡ＝（４ｌ−１）が選択されるとこれに対応するＡＤＢ＝（４ｌ−３）が選択され、又は、ＡＤＢ＝（４ｌ−３）が選択されるとこれに対応するＡＤＡ＝（４ｌ−１）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に１ライン置きの２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝２、ＡＤＢ＝０とすると、メモリアクセス制御手段１１は、１ライン置きの、メモリ１２に格納された画素（２，２）・画素（３，２）及びメモリ１３に格納された画素（２，０）・画素（３，０）の２ラインに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図１１において、１≦ｌ≦６５５３６の条件のもと、ＡＤＡ＝（４ｌ−２）、ＡＤＢ＝ＡＤＡ−２＝（４ｌ−２）−２＝４ｌ−４とすると（図１５の固有アドレス対応情報１５１ｉ）、メモリアクセス制御手段１１は、ＡＤＡ＝２、ＡＤＢ＝０とした場合と同様に、縦方向に１ライン置きの２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｉに基づき、ＡＤＡ＝（４ｌ−２）が選択されるとこれに対応するＡＤＢ＝（４ｌ−４）が選択され、又は、ＡＤＢ＝（４ｌ−４）が選択されるとこれに対応するＡＤＡ＝（４ｌ−２）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に１ライン置きの２画素に対して一度にアクセスできる。
また、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義する場合において、同様に、ＡＤＡ＝１、ＡＤＢ＝３とすると、メモリアクセス制御手段１１は、１ライン置きの、メモリ１２に格納された画素（２，１）・画素（３，１）及びメモリ１３に格納された画素（２，３）・画素（３，３）の２ラインに対して一度にアクセスすることができる。
なお、ＡＤＡ及びＡＤＢをアドレスの下位２ビットで定義せず、図３のアドレス番号で定義する場合、図１１において、１≦ｌ≦６５５３６の条件のもと、ＡＤＡ＝（４ｌ−３）、ＡＤＢ＝ＡＤＡ＋２＝（４ｌ−３）＋２＝４ｌ−１とすると（図１５の固有アドレス対応情報１５１ｉ）、メモリアクセス制御手段１１は、ＡＤＡ＝１、ＡＤＢ＝３とした場合と同様に、縦方向に１ライン置きの２ラインのデータに対して一度にアクセスすることができる。
すなわち、図２に示す１０２４画素×１０２４ラインの画像データにおいて、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードでは、固有アドレス対応情報１５１ｉに基づき、ＡＤＡ＝（４ｌ−３）が選択されるとこれに対応するＡＤＢ＝（４ｌ−１）が選択され、又は、ＡＤＢ＝（４ｌ−１）が選択されるとこれに対応するＡＤＡ＝（４ｌ−３）が選択され、メモリアクセス制御手段１１は、メモリ１２及びメモリ１３の選択されたアドレスに格納された縦方向に１ライン置きの２画素に対して一度にアクセスできる。
以上で、上記１ブロック内の１ライン置きの２画素×２ラインのすべての組み合わせに対して一度にアクセスできることを示した。ただし、上記１ブロック内の２ライン目および３ライン目から始まる１ライン置きの２ラインのデータに対して一度にアクセスすることはできない。すなわち、上記１ブロック内の第３及び第４のラインから始まる１ライン置きの２ラインのデータに対するアクセスは、上記ブロックをまたいでのアクセスになるため一度にアクセスできない。このことは、１≦ｍ≦１０２４において、図１１の第（４ｍ−１）のライン及び第（４ｍ）のラインから始まる１ライン置きの２ラインのデータに一度にアクセスできないことを示す。
（第２の実施形態の効果）
本実施形態によれば、メモリ１２及びメモリ１３のメモリ１個あたりのバス幅を、第１の実施形態における８ビットから１６ビットに増加させても、メモリの１つのアドレスに、画像データを構成する画素のデータを横に連続する複数画素を格納することにより、第１の形態と同様の効果を奏することが可能である。
（第３の実施形態）
本実施形態は、１ブロックの構成を、第１の実施形態における２×４から２×２にしたものである。以下、第１の実施形態と異なる点を中心に説明する。
（第３の実施形態の構成）
図１６は、本実施形態による画像データ配置情報１６１を説明する図である。
本実施形態によるメモリ１２及びメモリ１３は、図１６に示す画像データ配置情報１６１に基づいて、第１の実施形態と同様に、図２に示す１０２４画素×１０２４ラインの画像データをそれぞれ図１７、図１８に示すように配置して格納する。
図１７は、メモリ１２に格納されたデータ例（配置された画像データ１２１）を示す図であり、図１８は、メモリ１３に格納されたデータ例（配置された画像データ１３１）を示す図である。
なお、画像データのｘ座標の最下位ビットをａ、ｙ座標の最下位２ビットをｂとすると、上記１ブロックの情報は図１９のように示される。
また、本実施形態による固有アドレス対応情報１５１は、第１の実施形態による固有アドレス対応情報１５１のうち、０≦ＡＤＡ≦１、０≦ＡＤＢ≦１において、横方向に連続した２画素に対して一度にアクセスするモード（図５０の固有アドレス対応情報１５１ａ、ｄ参照）及び垂直方向（縦方向）に連続した２画素に対して一度にアクセスするモード（図５０の固有アドレス対応情報１５１ｂ、ｅ参照）に対応する部分である。
（第３の実施形態の動作）
本実施形態によるメモリアクセス制御手段１１は、第１の実施形態と同様に、アクセスモード選択手段１４によって選択されたアクセスモード、画像データ配置情報１６１、及び当該アクセスモード用の固有アドレス対応情報１５１に基づいて、メモリ１２及びメモリ１３に格納された画像データに対して同一のクロックサイクルでアクセスする。
（第３の実施形態の効果）
本実施形態によれば、垂直方向（縦方向）に１ライン置きの２画素に対して一度にアクセスするモードを選択することができないことを除いては、第１の実施形態と同様の効果を達成できる。
（第４の実施形態）
本実施形態は、第２の実施形態の変形例である。以下、第２の実施形態と異なる点を中心に説明する。
（第４の実施形態の構成）
図２０は、本実施形態による画像データ配置情報１６１を説明する図である。
本実施形態によるメモリ１２及びメモリ１３は、図２０に示す画像データ配置情報１６１に基づいて、第２の実施形態と同様に、図２に示す１０２４画素×１０２４ラインの画像データをそれぞれ図２１、図２２に示すように配置して格納する。
図２１は、メモリ１２に格納されたデータ例（配置された画像データ１２１）を示す図であり、図２２は、メモリ１３に格納されたデータ例（配置された画像データ１３１）を示す図である。
なお、画像データのｘ座標の最下位ビットをａ、ｙ座標の最下位２ビットをｂとすると、上記１ブロックの情報は図２３のように示される。
すなわち、本実施形態は、１ブロック内の１つのアドレスに格納する画素のデータを、第２の実施形態における横方向に連続する２画素から、縦方向に連続する２画素にしたものである。
また、本実施形態による固有アドレス対応情報１５１は、第２の実施形態による固有アドレス対応情報１５１と同様である。
（第４の実施形態の動作）
本実施形態によるメモリアクセス制御手段１１は、第２の実施形態と同様に、アクセスモード選択手段１４によって選択されたアクセスモード、画像データ配置情報１６１、及び当該アクセスモード用の固有アドレス対応情報１５１に基づいて、メモリ１２及びメモリ１３に格納された画像データに対して同一のクロックサイクルでアクセスする。
（第４の実施形態の効果）
本実施形態によれば、１ブロック内の１つのアドレスに格納する画素のデータを、第２の実施形態における横方向に連続する２画素から、縦方向に連続する２画素にしても、第２の形態と同様の効果を達成することが可能である。
（第５の実施形態）
本実施形態は、メモリ１２及びメモリ１３のメモリ１個あたりのバス幅を、第２の実施形態における１６ビットから３２ビットに増加させたものである。メモリ１個あたりのバス幅を３２ビット、１画素を８ビットとすると、メモリ１個あたり１つのアドレスには４画素を格納することができる。以下、第２の実施形態と異なる点を中心に説明する。
（第５の実施形態の構成）
図２４は、本実施形態による画像データ配置情報１６１を説明する図である。
本実施形態によるメモリ１２及びメモリ１３は、図２４に示す画像データ配置情報１６１に基づいて、第２の実施形態と同様に、図２に示す１０２４画素×１０２４ラインの画像データをそれぞれ図２５、図２６に示すように配置して格納する。
図２５は、メモリ１２に格納されたデータ例（配置された画像データ１２１）を示す図であり、図２６は、メモリ１３に格納されたデータ例（配置された画像データ１３１）を示す図である。
なお、画像データのｘ座標の最下位ビットをａ、ｙ座標の最下位２ビットをｂとすると、上記１ブロックの情報は図２７のように示される。
すなわち、本実施形態は、１ブロック内の１つのアドレスに格納する画素のデータを、第２の実施形態における横方向に連続する２画素から、横方向に連続する２画素及び縦方向に連続する２画素にしたものである。
また、本実施形態による固有アドレス対応情報１５１は、第２の実施形態による固有アドレス対応情報１５１と同様である。
（第５の実施形態の動作）
本実施形態によるメモリアクセス制御手段１１は、第２の実施形態と同様に、アクセスモード選択手段１４によって選択されたアクセスモード、画像データ配置情報１６１、及び当該アクセスモード用の固有アドレス対応情報１５１に基づいて、メモリ１２及びメモリ１３に格納された画像データに対して同一のクロックサイクルでアクセスする。
（第５の実施形態の効果）
本実施形態によれば、メモリ１２及びメモリ１３のメモリ１個あたりのバス幅を、第２の実施形態における１６ビットから３２ビットに増加させ、１ブロック内の１つのアドレスに格納する画素のデータを、第２の実施形態における横方向に連続する２画素から、横方向に連続する２画素及び縦方向に連続する２画素にしても、第２の形態と同様の効果を達成することが可能である。
なお、上記各実施形態においては、１０２４画素×１０２４ラインの画像データの例について説明したが、本発明が適用される画像データの構成はこれに限定されない。本実施形態のメモリ１２及びメモリ１３は、１ライン上で横方向に連続する２画素について、縦方向に連続する４ライン分を１ブロック（２画素×４ライン）とすることによって、１ブロックが、２画素に４ラインを乗じた８画素分の画像データから構成される。従って、全画像データの構成は、当該ブロックによって割り当てが可能であれば、１０２４画素×１０２４ラインの画像データに限定されず、例えば、２０４８画素×２０４８ラインの画像データもよいし、４画素×４ラインの画像データ等でもよい。
また、本実施形態によるメモリ１２及びメモリ１３のメモリ１個あたりのバス幅を８ビット又は１６ビット、当該メモリに格納された画像データの１画素を８ビットとしているが、当該バス幅はこれに限定されず、当該画像データの１画素も８ビットに限定されない。
以上、実施形態を参照して本発明を説明したが、本発明は、上記実施形態の構成や動作に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で問う業者が理解し得る様々な変更をすることができる。
この出願は、２００６年７月１８日に出願された日本出願特願２００６−１９５１９２号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
2008010599.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008010599.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【手続補正書】
【提出日】平成19年12月14日(2007.12.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを格納するメモリへのアクセスを制御するアクセス制御装置において、
複数グループの前記メモリを備え、
前記データを、前記複数グループのメモリに対するアクセスアドレスのうちの所定ビットで区別される前記複数グループのメモリの異なる領域に分けて格納し、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記複数グルーブのメモリの前記異なる領域に格納した前記データへ同時にアクセスし、
前記複数グループのメモリに対するアクセスアドレスのうちの所定ビットを前記グループ毎に独立に制御し、
前記複数グループのメモリに対するアクセスアドレスのうち前記グループ毎に独立に制御する前記所定ビット以外のアクセスアドレスは前記複数グループに対して同一であることを特徴とするメモリアクセス制御装置。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
前記データは、複数の単位データからなる１又は複数のブロックによって構成され、
前記アクセスアドレスのうち、前記複数グループに対して同一のアクセスアドレスによって前記データ内の前記ブロックが特定され、前記グループ毎に独立に制御する前記所定ビットによって前記ブロックを構成する各単位データが特定されることを特徴とする請求項１に記載のメモリアクセス制御装置。
【請求項５】
前記データは２次元の単位データによって構成され、
水平方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードとのうち少なくとも２モードを選択できることを特徴とする請求項１又は請求項４に記載のメモリアクセス制御装置。
【請求項６】
前記データは、所定の構成によって前記複数グループに分割され、前記単位データ毎に格納されていることを特徴とする請求項５に記載のメモリアクセス制御装置。
【請求項７】
前記アクセスアドレスは、前記複数グループに分割されて格納された前記単位データを前記モードに対応して特定することを特徴とする請求項６に記載のメモリアクセス制御装置。
【請求項８】
前記メモリを第１及び第２の２つのグループによって構成し、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記２つのグループのメモリの前記異なる領域に格納した前記データへ同時にアクセスすることを特徴とする請求項１、請求項４から請求項７のいずれか１項に記載のメモリアクセス制御装置。
【請求項９】
前記ブロックは、水平方向に連続した２つの前記単位データによる構成と、垂直方向に連続した２つの前記単位データによる構成と、垂直方向に１ライン置きの２つの前記単位データによる構成とのうち、少なくとも２構成を満たす構成からなり、
２つの前記単位データは、それぞれ異なる前記グループのメモリの前記異なる領域に格納されることを特徴とする請求項８に記載のメモリアクセス制御装置。
【請求項１０】
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとすると、前記ブロックは０≦ｘ≦１及び０≦ｙ≦１の範囲で構成され、
座標（０、０）の前記単位データと座標（１、１）の前記単位データとが前記第１のグループに格納され、
座標（１、０）の前記単位データと座標（０、１）の前記単位データとが前記第２のグループに格納されることを特徴とする請求項８又は請求項９に記載のメモリアクセス制御装置。
【請求項１１】
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットが１ビットであり、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとすると、０≦α≦１及び０≦β≦１において、
座標（０、０）の前記単位データが前記第１のグループのα＝０に、座標（１、１）の前記単位データが前記第１のグループのα＝１に格納され、
座標（１、０）の前記単位データが前記第２のグループのβ＝０に、座標（０、１）の前記単位データが前記第２のグループのβ＝１に格納されることを特徴とする請求項１０に記載のメモリアクセス制御装置。
【請求項１２】
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０においてα＝β＋１、あるいはαの値が０においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項１１に記載のメモリアクセス制御装置。
【請求項１３】
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとすると、前記ブロックは０≦ｘ≦３及び０≦ｙ≦３の範囲で構成され、
座標（０、０）の前記単位データと座標（１、１）の前記単位データと座標（１、２）の前記単位データと座標（０、３）の前記単位データとが前記第１のグループに格納され、
座標（１、０）の前記単位データと座標（０、１）の前記単位データと座標（０、２）の前記単位データと座標（１、３）の前記単位データとが前記第２のグループに格納されることを特徴とする請求項８又は請求項９に記載のメモリアクセス制御装置。
【請求項１４】
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットが２ビットであり、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとすると、０≦α≦３及び０≦β≦３において、
座標（０、０）の前記単位データが前記第１のグループのα＝０に、座標（１、１）の前記単位データが前記第１のグループのα＝１に、座標（１、２）の前記単位データが前記第１のグループのα＝２に、座標（０、３）の前記単位データが前記第１のグループのα＝３に格納され、
座標（１、０）の前記単位データが前記第２のグループのβ＝０に、座標（０、１）の前記単位データが前記第２のグループのβ＝１に、座標（０、２）の前記単位データが前記第２のグループのβ＝２に、座標（１、３）の前記単位データが前記第２のグループのβ＝３に格納されることを特徴とする請求項１３に記載のメモリアクセス制御装置。
【請求項１５】
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は２においてα＝β＋１、あるいはαの値が０又は２においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスし、
垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は１においてα＝β＋２、あるいはαの値が０又は１においてβ＝α＋２となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項１４に記載のメモリアクセス制御装置。
【請求項１６】
前記メモリの１つのアドレスあたりの容量よりも前記単位データのデータ量が少ない場合に、前記１つのアドレスに、水平方向に連続した複数の前記単位データを配置するか、あるいは垂直方向に連続した複数の前記単位データを配置するか、あるいは水平及び垂直の双方向に複数の前記単位データを配置し、配置された複数の前記単位データを新たな単位データとすることを特徴とする請求項４から請求項１５のいずれか１項に記載のメモリアクセス制御装置。
【請求項１７】
前記データは、２次元の単位データによって構成される画像データであり、前記単位データは、画素データであることを特徴とする請求項１、請求項４から請求項１６のいずれか１項に記載のメモリアクセス制御装置。
【請求項１８】
前記複数グループは、同一のメモリ容量を備えることを特徴とする請求項１、請求項４から請求項１７のいずれか１項に記載のメモリアクセス制御装置。
【請求項１９】
データを格納するメモリへのアクセスを制御するメモリアクセス制御方法であって、
前記データを、複数グループを備える前記メモリに対するアクセスアドレスのうちの所定ビットで区別される前記メモリの異なる領域に分けて格納する格納手順と、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記複数グループのメモリの前記異なる領域に格納した前記データへ同時にアクセスするアクセス手順とを備え、
前記メモリが第１及び第２の２つのグループによって構成される場合、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記２つのグループのメモリの前記異なる領域に格納した前記データへ同時にアクセスし、
前記格納手順において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを、水平方向に連続した２つの前記単位データによる構成と、垂直方向に連続した２つの前記単位データによる構成と、垂直方向に１ライン置きの２つの前記単位データによる構成とのうち、少なくとも２構成を満たす構成とし、
２つの前記単位データを、それぞれ異なる前記グループのメモリの前記異なる領域に格納することを特徴とするメモリアクセス制御方法。
【請求項２０】
前記アクセス手順において、前記複数グループのメモリに対するアクセスアドレスのうちの所定ビットを前記グループ毎に独立に制御することを特徴とする請求項１９に記載のメモリアクセス制御方法。
【請求項２１】
前記アクセス手順において、前記アクセスアドレスのうち、前記複数グループに対して同一のアクセスアドレスによって、前記データを構成する、複数の単位データからなる１又は複数のブロックを特定し、前記グループ毎に独立に制御する前記所定ビットによって前記ブロックを構成する各単位データを特定することを特徴とする請求項２０に記載のメモリアクセス制御方法。
【請求項２２】
前記データが２次元の単位データによって構成される場合、
水平方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードとのうち少なくとも２モードを選択できることを特徴とする請求項１９から請求項２１のいずれか１項に記載のメモリアクセス制御方法、
【請求項２３】
前記アクセス手順において、前記アクセスアドレスによって、前記複数グループに分割されて格納された前記単位データを前記モードに対応して特定することを特徴とする請求項２２に記載のメモリアクセス制御方法。
【請求項２４】
（削除）
【請求項２５】
（削除）
【請求項２６】
前記格納手順において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦１及び０≦ｙ≦１の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データとを前記第２のグループに格納することを特徴とする請求項１９に記載のメモリアクセス制御方法。
【請求項２７】
前記アクセス手順において、
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットを１ビットとし、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとして、０≦α≦１及び０≦β≦１において、
前記格納手順において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に格納することを特徴とする請求項２６に記載のメモリアクセス制御方法。
【請求項２８】
前記アクセス手順において、
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０においてα＝β＋１、あるいはαの値が０においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項２７に記載のメモリアクセス制御方法。
【請求項２９】
前記格納手順において、
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦３及び０≦ｙ≦３の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データと座標（１、２）の前記単位データと座標（０、３）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データと座標（０、２）の前記単位データと座標（１、３）の前記単位データとを前記第２のグループに格納することを特徴とする請求項１９に記載のメモリアクセス制御方法。
【請求項３０】
前記アクセス手順において、
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットを２ビットとし、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとして、０≦α≦３及び０≦β≦３において、
前記格納手順において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に、座標（１、２）の前記単位データを前記第１のグループのα＝２に、座標（０、３）の前記単位データを前記第１のグループのα＝３に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に、座標（０、２）の前記単位データを前記第２のグループのβ＝２に、座標（１、３）の前記単位データを前記第２のグループのβ＝３に格納することを特徴とする請求項２９に記載のメモリアクセス制御方法。
【請求項３１】
前記アクセス手順において、
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は２においてα＝β＋１、あるいはαの値が０又は２においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスし、
垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は１においてα＝β＋２、あるいはαの値が０又は１においてβ＝α＋２となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項３０に記載のメモリアクセス制御方法。
【請求項３２】
前記格納手順において、
前記メモリの１つのアドレスあたりの容量よりも前記単位データのデータ量が少ない場合に、前記１つのアドレスに、水平方向に連続した複数の前記単位データを配置するか、あるいは垂直方向に連続した複数の前記単位データを配置するか、あるいは水平及び垂直の双方向に複数の前記単位データを配置し、配置された複数の前記単位データを新たな単位データとすることを特徴とする請求項２２、請求項２３、請求項２６から請求項３１のいずれか１項に記載のメモリアクセス制御方法。
【請求項３３】
前記格納手順において、
前記データとして、２次元の単位データによって構成される画像データを用い、前記単位データとして、画素データを格納することを特徴とする請求項１９から請求項２３、請求項２６から請求項３２のいずれか１項に記載のメモリアクセス制御方法。
【請求項３４】
データを格納するメモリへのアクセスを制御するメモリアクセス制御装置におけるデータ格納方法であって、
前記データを、複数グループを備える前記メモリに対するアクセスアドレスのうちの所定ビットで区別される前記メモリの異なる領域に分けて格納する格納手順を備え、
前記メモリが第１及び第２の２つのグループによって構成され、前記データが２次元の単位データによって構成される場合、
前記格納手順において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを、水平方向に連続した２つの前記単位データによる構成と、垂直方向に連続した２つの前記単位データによる構成と、垂直方向に１ライン置きの２つの前記単位データによる構成とのうち、少なくとも２構成を満たす構成とし、
２つの前記単位データを、それぞれ異なる前記グループのメモリの前記異なる領域に格納し、
前記格納手順において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦１及び０≦ｙ≦１の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データとを前記第２のグループに格納することを特徴とするデータ格納方法。
【請求項３５】
（削除）
【請求項３６】
（削除）
【請求項３７】
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御される前記所定ビットが１ビットとされ、前記所定ビットで前記第１のグループに対応する値がα、前記第２のグループに対応する値がβとされ、０≦α≦１及び０≦β≦１の場合、
前記格納手順において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に格納することを特徴とする請求項３４に記載のデータ格納方法。
【請求項３８】
前記格納手順において、
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦３及び０≦ｙ≦３の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データと座標（１、２）の前記単位データと座標（０、３）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データと座標（０、２）の前記単位データと座標（１、３）の前記単位データとを前記第２のグループに格納することを特徴とする請求項３４に記載のデータ格納方法。
【請求項３９】
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットが２ビットとされ、前記所定ビットで前記第１のグループに対応する値がα、前記第２のグループに対応する値がβとされ、０≦α≦３及び０≦β≦３の場合、
前記格納手順において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に、座標（１、２）の前記単位データを前記第１のグループのα＝２に、座標（０、３）の前記単位データを前記第１のグループのα＝３に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に、座標（０、２）の前記単位データを前記第２のグループのβ＝２に、座標（１、３）の前記単位データを前記第２のグループのβ＝３に格納することを特徴とする請求項３８に記載のデータ格納方法。
【請求項４０】
前記格納手順において、
前記メモリの１つのアドレスあたりの容量よりも前記単位データのデータ量が少ない場合に、前記１つのアドレスに、水平方向に連続した複数の前記単位データを配置するか、あるいは垂直方向に連続した複数の前記単位データを配置するか、あるいは水平及び垂直の双方向に複数の前記単位データを配置し、配置された複数の前記単位データを新たな単位データとすることを特徴とする請求項３４、請求項３７から請求項３９のいずれか１項に記載のデータ格納方法。
【請求項４１】
前記格納手順において、
前記データとして、２次元の単位データによって構成される画像データを用い、前記単位データとして、画素データを格納することを特徴とする請求項３４、請求項３７から請求項４０のいずれか１項に記載のデータ格納方法。
【請求項４２】
データを格納するメモリへのアクセスを制御するコンピュータ装置上で実行されるメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体であって、
前記メモリアクセス制御プログラムは、
前記データを、複数グループを備える前記メモリに対するアクセスアドレスのうちの所定ビットで区別される前記メモリの異なる領域に分けて格納する格納機能と、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記複数グループのメモリの前記異なる領域に格納した前記データへ同時にアクセスするアクセス機能とを前記コンピュータ装置に実行させ、
前記メモリが第１及び第２の２つのグループによって構成される場合、
前記アクセス機能において、
前記メモリに対するアクセスの同一のクロックサイクルにおいて、前記２つのグループのメモリの前記異なる領域に格納した前記データへ同時にアクセスし、
前記格納機能において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを、水平方向に連続した２つの前記単位データによる構成と、垂直方向に連続した２つの前記単位データによる構成と、垂直方向に１ライン置きの２つの前記単位データによる構成とのうち、少なくとも２構成を満たす構成とし、
２つの前記単位データを、それぞれ異なる前記グループのメモリの前記異なる領域に格納するメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４３】
前記アクセス機能において、前記複数グループのメモリに対するアクセスアドレスのうちの所定ビットを前記グループ毎に独立に制御することを特徴とする請求項４２に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４４】
前記アクセス機能において、前記アクセスアドレスのうち、前記複数グループに対して同一のアクセスアドレスによって、前記データを構成する、複数の単位データからなる１又は複数のブロックを特定し、前記グループ毎に独立に制御する前記所定ビットによって前記ブロックを構成する各単位データを特定することを特徴とする請求項４３に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４５】
前記データが２次元の単位データによって構成される場合、
水平方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードと、垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードとのうち少なくとも２モードを選択できることを特徴とする請求項４２から請求項４４のいずれか１項に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４６】
前記アクセス機能において、前記アクセスアドレスによって、前記複数グループに分割されて格納された前記単位データを前記モードに対応して特定すること特徴とする請求項４５に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項４７】
（削除）
【請求項４８】
（削除）
【請求項４９】
前記格納機能において、
前記データを構成する、複数の単位データからなる１又は複数のブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦１及び０≦ｙ≦１の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データとを前記第２のグループに格納することを特徴とする請求項４２に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５０】
前記アクセス機能において、
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットを１ビットとし、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとして、０≦α≦１及び０≦β≦１において、
前記格納機能において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に格納することを特徴とする請求項４９に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５１】
前記アクセス機能において、
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０においてα＝β＋１、あるいはαの値が０においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項５０に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５２】
前記格納機能において、
前記ブロックを構成する各前記単位データに対する前記アクセスアドレスのうち、前記ブロック内における各前記単位データのＸ座標に対応する値をｘ、Ｙ座標に対応する値をｙとして前記ブロックを０≦ｘ≦３及び０≦ｙ≦３の範囲で構成し、
座標（０、０）の前記単位データと座標（１、１）の前記単位データと座標（１、２）の前記単位データと座標（０、３）の前記単位データとを前記第１のグループに格納し、
座標（１、０）の前記単位データと座標（０、１）の前記単位データと座標（０、２）の前記単位データと座標（１、３）の前記単位データとを前記第２のグループに格納することを特徴とする請求項４２に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５３】
前記アクセス機能において、
各前記単位データに対する前記アクセスアドレスのうち、前記グループ毎で独立に制御する前記所定ビットを２ビットとし、前記所定ビットで前記第１のグループに対応する値をα、前記第２のグループに対応する値をβとして、０≦α≦３及び０≦β≦３において、
前記格納機能において、
座標（０、０）の前記単位データを前記第１のグループのα＝０に、座標（１、１）の前記単位データを前記第１のグループのα＝１に、座標（１、２）の前記単位データを前記第１のグループのα＝２に、座標（０、３）の前記単位データを前記第１のグループのα＝３に格納し、
座標（１、０）の前記単位データを前記第２のグループのβ＝０に、座標（０、１）の前記単位データを前記第２のグループのβ＝１に、座標（０、２）の前記単位データを前記第２のグループのβ＝２に、座標（１、３）の前記単位データを前記第２のグループのβ＝３に格納することを特徴とする請求項５２に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５４】
前記アクセス機能において、
水平方向に連続した２つの前記単位データに対して一度にアクセス可能なモードの場合、前記第１及び第２のグループのα＝βとなる各前記単位データに対して一度にアクセスし、
垂直方向に連続した２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は２においてα＝β＋１、あるいはαの値が０又は２においてβ＝α＋１となる２つの前記単位データに対して一度にアクセスし、
垂直方向に１ライン置きの２つの前記単位データに対して一度にアクセスするモードの場合、βの値が０又は１においてα＝β＋２、あるいはαの値が０又は１においてβ＝α＋２となる２つの前記単位データに対して一度にアクセスすることを特徴とする請求項５３に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５５】
前記格納機能において、
前記メモリの１つのアドレスあたりの容量よりも前記単位データのデータ量が少ない場合に、前記１つのアドレスに、水平方向に連続した複数の前記単位データを配置するか、あるいは垂直方向に連続した複数の前記単位データを配置するか、あるいは水平及び垂直の双方向に複数の前記単位データを配置し、配置された複数の前記単位データを新たな単位データとすることを特徴とする請求項４５、請求項４６、請求項４９から請求項５４のいずれか１項に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【請求項５６】
前記格納機能において、
前記データとして、２次元の単位データによって構成される画像データを用い、前記単位データとして、画素データを格納することを特徴とする請求項４２から請求項４６、請求項４９から請求項５５のいずれか１項に記載のメモリアクセス制御プログラムを格納するコンピュータ読み取り可能な記録媒体。
【国際調査報告】
2008010599.tif 000030
2008010599.tif 000031
2008010599.tif 000032
2008010599.tif 000033