【手続補正書】
【提出日】平成19年5月24日(2007.5.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】  前記第１の位相比較器は、前記第２の内部クロックの電位レベルに応じて、前記外部クロックおよび前記外部基準クロックの電位レベル差を第１および第２の内部ノード間の電位レベル差に変換する電位差変換回路と、
前記第１および第２の内部ノードの電位レベル差を増幅して増幅結果を保持する差動増幅回路とを含み、
前記電位差変換回路は、
前記第１の内部ノードと電気的に結合され、前記外部クロックをゲートに受ける第１のトランジスタと、
前記第２の内部ノードと電気的に結合され、前記外部基準クロックをゲートに受ける第２のトランジスタと、
前記第２の内部クロックの電位レベルに応じてオンして、前記電位差変換回路および前記差動増幅回路に動作電流を供給するための電流供給トランジスタとを有し、
前記差動増幅回路は、前記増幅結果に基づいて、前記第１の可変遅延回路の遅延量を増加するための第１の制御信号および、前記第１の可変遅延回路の遅延量を減少するための第２の制御信号のいずれか一方を活性化する、請求項１記載のクロック発生回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】  前記差動増幅回路は、
前記第１および第２の内部ノードのいずれか一方と電気的に結合されるゲートを有し、前記第２の電位を供給するノードと前記第１および第２の内部ノードとの間にそれぞれ設けられる第３および第４のトランジスタと、
前記第１および第２の内部ノードの電位レベルに応じて、前記第１および第２の制御信号の信号レベルを設定するフリップフロップ回路とを有する、請求項６記載のクロック発生回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】  前記第１の位相比較器は、
第１のタイミング信号の活性化に応答して、前記外部クロックおよび前記外部基準クロックの電位レベル差を第１および第２の内部ノード間の電位レベル差に変換する電位差変換回路と、
前記第１および第２の内部ノードの電位レベル差を増幅して、前記第１および第２の内部ノードのそれぞれ電位レベルを前記第１および第２の電位のいずれか一方ずつに設定する増幅結果を保持する差動増幅回路と、
第２のタイミング信号の活性化に応答して、前記電位差変換回路に動作電流を供給する第１の電流供給回路と、
第３のタイミング信号の活性化に応答して、前記差動増幅回路に動作電流を供給する第２の電流供給回路とを含み、
前記第１および第２のタイミング信号は、前記第３の内部クロックが前記第１の電位から前記第２の電位に遷移する遷移タイミングよりも先に活性化され、
前記第２のタイミング信号は、前記第３の内部クロックの前記遷移タイミングよりも後に非活性化され、
前記第３のタイミング信号は、前記第２のタイミング信号の非活性化後に活性化され、
前記第１および第３のタイミング信号は、前記第３の内部クロックが第２の電位から第１の電位に遷移するタイミングにおいて非活性化され、
前記差動増幅回路は、前記第１および第２の内部ノードの電位レベルに応じて、前記第１の可変遅延回路の遅延量を増加するための第１の制御信号および、前記第１の可変遅延回路の遅延量を減少するための第２の制御信号のいずれか一方を活性化する、請求項１記載のクロック発生回路。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】  前記第１の位相比較器は、
前記第３の内部クロックの電位レベルに応じて動作し、前記外部クロックを第１のノードに伝達するための第１の信号伝達ゲートと、
前記第１の信号伝達ゲートと同一のタイミングで動作し、前記外部基準クロックを第１のノードに伝達するための第２の信号伝達ゲートと、
前記第１および第２の内部ノードの電位レベル差を増幅して、増幅結果を保持する差動増幅回路と、
前記第３の内部クロックの電位レベルに応じて動作し、前記差動増幅回路に動作電流を供給する電流供給回路とを含み、
前記第１および第２の信号伝達ゲートと前記電流供給回路とは、相補的にオン／オフし、
前記差動増幅回路は、前記増幅結果に基づいて、前記第１の可変遅延回路の遅延量を所定量増加するための第１の制御信号および、前記第１の可変遅延回路の遅延量を所定量減少するための第２の制御信号のいずれか一方を活性化する、請求項１記載のクロック発生回路。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
図２３を参照して、ＤＤＲ−ＳＤＲＡＭにおいては、アクセスタイムｔＡＣは、外部クロックＥＸＴ．ＣＬＫとその反転クロックであるＥＸＴ．／ＣＬＫとの電位レベルの交点に相当する時刻ｔ０から、出力データＤＯＵＴが出力ターミネートレベル電位ＶＴＴを超える時刻ｔ１までの間の経過時間で示される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
すなわち、クロック発生回路５１０は、外部クロックＥＸＴ．ＣＬＫの立上りエッジに応答して内部クロックＦＣＬＫ１を生成するクロック入力回路１２５ａと、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部クロックＢＣＬＫ１を生成するクロック入力回路１２５ｂとを備える。クロック発生回路５１０は、内部クロックＦＣＬＫ１およびＢＣＬＫ１それぞれに対応して、可変遅延回路１３０ａおよび１３０ｂを有する、いわゆるデュアルディレイライン構成を有している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
請求項６記載のクロック発生回路は、請求項１記載のクロック発生回路であって、第１の位相比較器は、第２の内部クロックの電位レベルに応じて、外部クロックおよび外部基準クロックの電位レベル差を第１および第２の内部ノード間の電位レベル差に変換する電位差変換回路と、第１および第２の内部ノードの電位レベル差を増幅して増幅結果を保持する差動増幅回路とを含み、電位差変換回路は、第１の内部ノードと電気的に結合され、外部クロックをゲートに受ける第１のトランジスタと、第２の内部ノードと電気的に結合され、外部基準クロックをゲートに受ける第２のトランジスタと、第２の内部クロックの電位レベルに応じてオンして、電位差変換回路および差動増幅回路に動作電流を供給するための電流供給トランジスタとを有し、差動増幅回路は、増幅結果に基づいて、第１の可変遅延回路の遅延量を増加するための第１の制御信号および、第１の可変遅延回路の遅延量を減少するための第２の制御信号のいずれか一方を活性化する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
請求項７記載のクロック発生回路は、請求項６記載のクロック発生回路であって、差動増幅回路は、第１および第２の内部ノードのいずれか一方と電気的に結合されるゲートを有し、第２の電位を供給するノードと第１および第２の内部ノードとの間にそれぞれ設けられる第３および第４のトランジスタと、第１および第２の内部ノードの電位レベルに応じて、第１および第２の制御信号の信号レベルを設定するフリップフロップ回路とを有する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
請求項９記載のクロック発生回路は、請求項１記載のクロック発生回路であって、第１の位相比較器は、第１のタイミング信号の活性化に応答して、外部クロックおよび外部基準クロックの電位レベル差を第１および第２の内部ノード間の電位レベル差に変換する電位差変換回路と、第１および第２の内部ノードの電位レベル差を増幅して、第１および第２の内部ノードのそれぞれ電位レベルを第１および第２の電位のいずれか一方ずつに設定する増幅結果を保持する差動増幅回路と、第２のタイミング信号の活性化に応答して、電位差変換回路に動作電流を供給する第１の電流供給回路と、第３のタイミング信号の活性化に応答して、差動増幅回路に動作電流を供給する第２の電流供給回路とを含み、第１および第２のタイミング信号は、第３の内部クロックが第１の電位から第２の電位に遷移する遷移タイミングよりも先に活性化され、第２のタイミング信号は、第３の内部クロックの遷移タイミングよりも後に非活性化され、第３のタイミング信号は、第２のタイミング信号の非活性化後に活性化され、第１および第３のタイミング信号は、第３の内部クロックが第２の電位から第１の電位に遷移するタイミングにおいて非活性化され、差動増幅回路は、第１および第２の内部ノードの電位レベルに応じて、第１の可変遅延回路の遅延量を増加するための第１の制御信号および、第１の可変遅延回路の遅延量を減少するための第２の制御信号のいずれか一方を活性化する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
請求項１０記載のクロック発生回路は、請求項１記載のクロック発生回路であって、第１の位相比較器は、第３の内部クロックの電位レベルに応じて動作し、外部クロックを第１のノードに伝達するための第１の信号伝達ゲートと、第１の信号伝達ゲートと同一のタイミングで動作し、外部基準クロックを第１のノードに伝達するための第２の信号伝達ゲートと、第１および第２の内部ノードの電位レベル差を増幅して、増幅結果を保持する差動増幅回路と、第３の内部クロックの電位レベルに応じて動作し、差動増幅回路に動作電流を供給する電流供給回路とを含み、第１および第２の信号伝達ゲートと電流供給回路とは、相補的にオン／オフし、差動増幅回路は、増幅結果に基づいて、第１の可変遅延回路の遅延量を所定量増加するための第１の制御信号および、第１の可変遅延回路の遅延量を所定量減少するための第２の制御信号のいずれか一方を活性化する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
クロック入力回路１２５は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫを受けて、これらの電位レベル差に基づいて、内部クロックＣＬＫ１を生成する。可変遅延回路１３０は、内部クロックＣＬＫ１を遅延して内部動作クロックＣＬＫ２を生成する。レプリカ回路１４０は、図１の場合と同様に、内部動作クロックＣＬＫ２をデータ出力制御回路５０で生じる遅延ｔＤ２に相当する所定時間さらに遅延させて、リターンクロックＲＣＬＫを生成する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
位相比較器２１０は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫと、リターンクロックＲＣＬＫとを受けて、外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と、リターンクロックＲＣＬＫの位相（状態遷移タイミング）とを直接位相比較し、位相比較結果に基づいて制御信号ＵＰおよびＤＯＷＮを生成する。なお、位相比較器２１０に対しても、リターンクロックＲＣＬＫを直接入力せずに、制御信号ＲＣを入力してもよい。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
差動増幅ラッチ回路２１５は、ノードＮ１およびＮ２の電位差を増幅しラッチする。差動増幅ラッチ回路２１５にラッチされた情報が、制御信号ＵＰもしくはＤＯＷＮに反映される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
クロック発生回路１０２は、図２に示されるクロック発生回路１００と同様のＤＬＬを形成する、クロック入力回路１２５、可変遅延回路１３０、レプリカ回路１４０、位相比較器２１０ａ、および遅延制御回路１５０を備える。このＤＬＬの構成および動作は、すでに説明したのと同様であるので、説明は繰り返さない。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
その後、可変遅延回路１３０の遅延量は、位相比較器２１０ａが生成するＵＰａ信号およびＤＯＷＮａ信号に基づいて、さらに高い精度で調整される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
このように、外部クロックの１周期に対応して、位相比較器２１０ｂによる粗い遅延調整および、位相比較器２１０ａによる精密な遅延調整の両方を実行できるので、実施の形態１および２で示した、位相比較器によって外部クロックとの間で位相比較を直接実行することによる効果を享受しつつ、ロック状態に至るまでの所要時間を短縮し、位相調整を高速化できる。さらに、位相を合せ込むべきクロックエッジ（立上りエッジ／立下りエッジ）を取り違えることがなくなるので、ロック可能な周波数範囲を広く取ることができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
図８を参照して、クロック発生回路１０４は、図３に示されるクロック発生回路１０１の構成に加えて、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部クロックＢＣＬＫ１を生成するクロック入力回路１２５ｂと、内部クロックＢＣＬＫ１を遅延して内部動作クロックＢＣＬＫ２を生成する可変遅延回路１１３０ｂと、内部動作クロックＦＣＬＫ２およびＢＣＬＫ２のいずれか一方を選択してフィードバッククロックＦＢＣＬＫとして出力するクロックセレクタ１７０と、位相比較器２１０の位相比較結果に基づいて可変遅延回路１３０ｂの遅延量を調整する遅延制御回路１５０ｂとをさらに備える。レプリカ回路１４０は、クロックセレクタ１７０からのフィードバッククロックＦＢＣＬＫを遅延してリターンクロックＲＣＬＫ１を位相比較器２１０に送出する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
クロック発生回路１０５は、さらに、外部クロックＥＸＴ．ＣＬＫの立下りエッジに応答して内部クロックＢＣＬＫ１を生成するクロック入力回路１２５ｂと、内部クロックＢＣＬＫ１についてのＤＬＬを構成する、可変遅延回路１３０ｂ、レプリカ回路１４０ｂ、位相比較器２１０ｂ、および遅延制御回路１５０ｂとを備える。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
したがって、実施の形態５に従うクロック発生回路１０４と同様に、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの間のスキューを独立に調整できるため、より正確な位相の合せ込みが可能となる。さらに、クロック発生回路１０５は、図８に示されるようなクロックセレクタ１７０によって内部動作クロックの選択を実行する必要がないため、制御を簡易化することが可能である。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
図１０を参照して、クロック発生回路１０６は、図３に示されるクロック発生回路１０１と類似の構成を有し、クロック入力回路１２５の入力が、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫに代えて、単一の外部クロックＥＸＴ．ＣＬＫおよび外部クロックの受付けタイミングを規定するための基準電圧ＶＲＥＦである点が異なる。クロック発生回路１０６のその他の構成および動作は、クロック発生回路１０１と同様であるので詳細な説明は繰返さない。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
クロック発生回路１０６は、相補クロックでない単一の外部クロックに対応して、実施の形態２に従うクロック発生回路１０１を適用するものであり、クロック入力回路１２５は、外部クロックＥＸＴ．ＣＬＫと基準電圧ＶＲＥＦとの電位レベルの関係に応じて、外部クロックＥＸＴ．ＣＬＫを受付て、内部クロックＣＬＫ１を生成する。基準電圧ＶＲＥＦは、直流電位を有する信号であり、外部から供給しても、半導体記憶装置内部で生成してもよい。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
図１１を参照して、クロック発生回路１０７は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差に応じて内部クロックＣＬＫ１を生成するクロック入力回路１２５と、内部クロックＣＬＫ１を遅延して内部動作クロックＣＬＫ′２を生成する可変遅延回路１３０と、内部動作クロックＣＬＫ′２を遅延してリターンクロックＲＣＬＫ１を出力する調整遅延回路１８０と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫと、リターンクロックＲＣＬＫ１とを受けて、制御信号ＵＰおよびＤＯＷＮを生成する位相比較器２１０と、位相比較器２１０の位相比較結果に基づいて可変遅延回路１３０の遅延量を設定するための遅延制御信号ＣＴＲＬを生成する遅延制御回路１５０とを備える。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
位相比較器２１０は、リターンクロックＲＣＬＫ１の位相と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相とを直接比較して、位相比較結果を反映した制御信号ＵＰおよびＤＯＷＮを生成する。遅延制御回路１５０は、制御信号ＵＰおよびＤＯＷＮに基づいて、遅延制御信号ＣＴＲＬを発生する。可変遅延回路１３０は、遅延制御信号ＣＴＲＬに基づいて、遅延量を調節する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
クロック発生回路１０８は、閉ループを形成して、内部クロックＣＬＫ１および内部動作クロックＣＬＫ２をそれぞれ生成する、制御回路１９０および可変遅延回路１３０と、内部動作クロックＣＬＫ２を遅延してリターンクロックＲＣＬＫ１を生成する調整遅延回路１８０と、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫとリターンクロックＲＣＬＫ１とを受けて位相比較を行なう位相比較器２１０と、位相比較器２１０の位相比較結果に応じて、可変遅延回路１３０の遅延量を設定するための遅延制御信号ＣＴＲＬを生成する遅延制御回路１５０とを備える。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１２８
【補正方法】変更
【補正の内容】
【０１２８】
位相比較器２１０は、互いに相補の外部クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベルが交差する位相と、リターンクロックＲＣＬＫ１の位相とを直接比較して、位相比較結果を反映した制御信号ＵＰおよびＤＯＷＮを生成する。遅延制御回路１５０は、制御信号ＵＰおよびＤＯＷＮに応答して共通制御信号ＣＴＲＬを変化させ、可変遅延回路１３０の遅延量を調整する。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
なお、クロック発生回路１０８においても、位相比較器２１０への入力は、リターンクロックＲＣＬＫ１そのものに限られるわけではなく、リターンクロックの状態遷移タイミングに応答したタイミングで信号レベルが変化する制御信号ＲＣであってもよい。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
差動増幅ラッチ回路２１５は、フリップフロップ２２２を形成する論理ゲートＬＧ１０およびＬＧ１２と、電源電位ＶｃｃとノードＮ１およびＮ２との間にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタＴ５およびＴ６とを含む。トランジスタＴ５およびＴ６のゲートは、ノードＮ１と結合され、トランジスタＴ１，Ｔ２，Ｔ５，Ｔ６は、相補クロックＥＸＴ．ＣＬＫおよびＥＸＴ．／ＣＬＫの電位レベル差を増幅してノードＮ１およびＮ２に出力するカレントミラー回路を構成する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
制御信号ＲＣ０は、リターンクロックＲＣＬＫの活性化（Ｈレベルへ）タイミングよりΔｔ２早く活性化され、リターンクロックＲＣＬＫが活性化される間、活性状態（Ｈレベル）を維持する。制御信号ＲＣ１は、制御信号ＲＣ０と同時に活性化（Ｈレベルへ）され、期間Δｔ１の間活性状態（Ｈレベル）を維持した後に、リターンクロックＲＣＬＫが活性化（Ｈレベルへ）された後に非活性化（Ｌレベルへ）される。制御信号ＲＣ２は、制御信号ＲＣ１が非活性化（Ｌレベルへ）されるタイミングより後に活性化（Ｈレベルへ）され、リターンクロック信号ＲＣＬＫと同時に非活性化（Ｌレベルへ）される。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
図２０を参照して、トランスファゲートＴＧ１およびＴＧ２は、制御信号ＲＣに応答して動作するＣＭＯＳゲートで構成される。トランジスタＴ３は、ノードＮｓと接地電位Ｖｓｓとの間に結合され、ゲートに制御信号ＲＣの反転信号／ＲＣを受ける。トランジスタＴ１４は、ゲートに制御信号ＲＣの反転信号／ＲＣを受ける。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１６９
【補正方法】変更
【補正の内容】
【０１６９】
図２１は、位相比較器２１０の第７の構成例を示す回路図である。
図２１を参照して、第７の構成例に従う位相比較器２１０は、図２０に示される位相比較器と同様の構成を有するが、トランスファゲートＴＧ２を介してノードＮ２に伝達される信号が、反転クロックＥＸＴ．／ＣＬＫではなく単一の外部クロックＥＸＴ．ＣＬＫを受付るための基準電圧ＶＲＥＦである点が異なる。その他の構成および動作については、図２０に示される位相比較器２１０と同様であるので説明は繰返さない。
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2001351381.tif 000001