(57)【要約】本発明は、半導体基板（１２）上に設けられた絶縁層（１４）と、絶縁層上に設けられたＰ型半導体領域（１６）と、Ｐ型半導体領域を囲み絶縁層まで達する素子分離領域（１８）と、Ｐ型半導体領域上に設けられたＮ型ソース領域（２０）およびＮ型ドレイン領域（２２）と、Ｎ型ソース領域およびＮ型ドレイン領域の間のＰ型半導体領域上に設けられた電荷蓄積領域（３０）と、電荷蓄積領域を有するメモリセルにデータをプログラム、消去および読み出しのいずれか１つを行う際、Ｐ型半導体領域に異なる電圧を印加する電圧印加部と、を具備する半導体装置である。【特許請求の範囲】
【請求項１】
半導体基板上に設けられた絶縁層と、
該絶縁層上に設けられたＰ型半導体領域と、
該Ｐ型半導体領域を囲み前記絶縁層まで達する素子分離領域と、
前記Ｐ型半導体領域上に設けられたＮ型ソース領域およびＮ型ドレイン領域と、
前記Ｎ型ソース領域およびＮ型ドレイン領域の間の前記Ｐ型半導体領域上に設けられた電荷蓄積領域と、
前記電荷蓄積領域を有するメモリセルに異なるデータをプログラム、消去および読み出しのいずれか１つを行う際、前記Ｐ型半導体領域に異なる電圧を印加する電圧印加部と、を具備する半導体装置。
【請求項２】
前記電荷蓄積領域には４値以上の電荷状態をプログラムすることができ、
前記電圧印加部は、前記Ｐ型半導体領域に、異なる電荷状態をプログラムする際に異なる電圧を印加する請求項１記載の半導体装置。
【請求項３】
前記電圧印加部は、前記電荷蓄積領域に電荷を書き込む第１期間に前記Ｐ型半導体領域に第１の電圧を印加し、前記電荷蓄積領域に電荷を書き込む期間のうち前記第１期間後の第２期間に前記Ｐ型半導体領域に前記第１の電圧より高い第２の電圧を印加する請求項１記載の半導体装置。
【請求項４】
前記電圧印加部は、前記電荷蓄積領域から電荷を消去する第１期間に前記Ｐ型半導体領域に第１の電圧を印加し、前記電荷蓄積領域から電荷を消去する期間のうち前記第１期間後の第２期間に前記Ｐ型半導体領域に前記１の電圧より低い第２の電圧を印加する請求項１記載の半導体装置。
【請求項５】
前記電圧印加部は、前記第１期間と前記第２期間とにおいて、前記メモリセルのソース、コントロールゲート、ドレインにそれぞれ同じ電圧を印加する請求項３または４記載の半導体装置。
【請求項６】
前記メモリセルはレファレンスセルであり、
前記電圧印加部は、前記レファレンスセルの異なるデータを読み出す際、前記Ｐ型半導体領域に異なる電圧を印加する請求項１記載の半導体装置。
【請求項７】
前記素子分離領域は酸化シリコン領域またはＮ型半導体領域を含む請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
半導体基板上に設けられた絶縁層と、
該絶縁層上に設けられたＰ型半導体領域と、
該Ｐ型半導体領域を囲み前記絶縁層まで達し、酸化シリコン領域およびＮ型半導体領域を含む素子分離領域と、
前記Ｐ型半導体領域上に設けられたＮ型ドレイン領域と、
前記Ｐ型半導体領域上および前記Ｎ型半導体領域上に設けられたＮ型ソース領域と、
前記Ｎ型ソース領域および前記Ｎ型ドレイン領域の間の前記Ｐ型半導体領域上に設けられた電荷蓄積領域と、を具備する半導体装置。
【請求項９】
前記電荷蓄積領域はフローティングゲートを含む請求項１から８のいずれか一項記載の半導体装置。
【請求項１０】
前記電荷蓄積領域はＯＮＯ膜中のトラップ層を含む請求項１から９のいずれか一項記載の半導体装置。
【請求項１１】
半導体基板上に設けられた絶縁層と、該絶縁層上に設けられたＰ型半導体領域と、該Ｐ型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記Ｐ型半導体領域上に設けられたＮ型ソース領域およびＮ型ドレイン領域と、前記Ｎ型ソース領域およびＮ型ドレイン領域の間の前記Ｐ型半導体領域上に設けられた電荷蓄積領域と、を具備する半導体装置の制御方法において、
前記電荷蓄積領域を有するメモリセルにデータをプログラム、消去および読み出しのいずれか１つを行う際、前記Ｐ型半導体領域に第１の電圧を印加するステップと、
前記メモリセルに前記プログラム、消去および読み出しのいずれか１つを行う際、前記Ｐ型半導体領域に前記第１の電圧と異なる第２の電圧を印加するステップと、を有する半導体装置の制御方法。
【請求項１２】
前記第１の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込むステップを含み、
前記第２の電圧を印加するステップは、前記第１の電圧より低い前記第２の電圧を印加し、前記電荷蓄積領域に電荷を書き込むステップを含む請求項１１記載の半導体装置の制御方法。
【請求項１３】
前記Ｐ型半導体領域に第３の電圧を印加し、前記電荷蓄積領域の電荷を消去するステップと、
前記Ｐ型半導体領域に第３の電圧より低い第４の電圧を印加し、前記電荷蓄積領域の電荷を消去するステップと、を有する請求項１２記載の半導体装置の制御方法。
【請求項１４】
前記第１の電圧と前記第３の電圧の差と前記第２の電圧と前記第４の電圧の差は実質的に同じである請求項１３記載の半導体装置。
【請求項１５】
前記第４の電圧は前記第１の電圧と前記第３の電圧との間の電圧である請求項１４記載の半導体装置の制御方法。
【請求項１６】
前記Ｐ型半導体領域に第５の電圧を印加し、前記電荷蓄積領域の電荷状態を読み出すステップを有する請求項１１から１５のいずれか一項記載の半導体装置の制御方法。
【請求項１７】
前記第５の電圧は前記第１の電圧と実質的に同じである請求項１６記載の半導体装置の制御方法。
【請求項１８】
前記第１の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込む第１期間に前記第１の電圧を印加するステップを含み、
前記第２の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込む期間のうち前記第１期間後の第２期間に前記第１の電圧より高い前記第２の電圧を印加するステップを含む請求項１１記載の半導体装置の制御方法。
【請求項１９】
前記第１の電圧を印加するステップは、前記電荷蓄積領域に電荷を消去する第１期間に前記第１の電圧を印加するステップを含み、
前記第２の電圧を印加するステップは、前記電荷蓄積領域に電荷を消去する期間のうち前記第１期間後の第２期間に前記第１の電圧より低い前記第２の電圧を印加するステップを含む請求項１１記載の半導体装置の制御方法。
【請求項２０】
前記メモリセルはレファレンスセルであり、
前記第１の電圧を印加するステップは、前記レファレンスセルのデータを読み出すステップを含み、
前記第２の電圧を印加するステップは、前記レファレンスセルのデータを読み出すステップを含む請求項１１記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその制御方法に関し、特に、メモリセルに多値を記憶する半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する【０００３】
さらに、高記憶容量化のため、メモリセルに多値（複数ビット）を記憶するフラッシュメモリが開発されている。フローティングゲートを電荷蓄積層とするフラッシュメモリ（従来例）について図１（ａ）および図１（ｂ）を用い説明する。図１（ａ）は従来技術に係るフラッシュメモリのメモリセルを構成するトランジスタの断面模式図を示す。図１（ｂ）は多値を記憶する原理を説明するための図であり、横軸はトランジスタのしきい値電圧（Ｖｔｈ）、縦軸はそのＶｔｈを有するメモリセルの数を示している。【０００４】
図１（ａ）を参照に、従来例に係るフラッシュメモリのトランジスタは、半導体基板６０にソース６２およびドレイン６４が設けられている。ソース６２とドレイン６４の間の半導体基板６０上にフローティングゲート６６およびコントロールゲート６８が設けられている。フローティングゲート６６はトンネル酸化膜等の絶縁膜で囲まれているが図示していない。データの消去、書き込みはフローティングゲート６６に電荷（電子）を出し入れすることにより行う。そして、フローティングゲート６６の電荷量により、トランジスタのしきい値電圧（Ｖｔｈ）が変化する。読み出し時は、トランジスタのＶｔｈを読むことにより、メモリセルのデータを読み出す。例えば、４値のデータを記憶するフラッシュメモリの場合は、Ｖｔｈの取り得る値を例えば４種類設けることで実現できる。【０００５】
多値のデータの記憶方法について説明する。まず、データ消去は、ソース６２およびドレイン６４を開放し、コントロールゲート６８にＶｇとして負電圧（例えば−９Ｖ）、半導体基板６０にＶｓｕｂとして正電圧（例えば９Ｖ）を印加する。これにより、フローティングゲート６６に蓄積された電荷はＦＮトンネリング現象により半導体基板６０に流れ、フローティングゲート６６に電荷の蓄積していない消去状態となる。このときのＶｔｈの分布を図１（ｂ）の消去状態に示す。【０００６】
データを書き込む場合は、ソース６２および半導体基板６０を接地する。コントロールゲート６８にＶｇとして正電圧（例えば９Ｖ）、ドレイン６４にＶｄとして正電圧（例えば５Ｖ）を印加する。これにより、ソース６２とドレイン６４間で発生したホットエレクトロンがフローティングゲート６６に蓄積される。このとき、これら電圧の印加時間を変えることにより、フローティングゲート６６に蓄積される電荷量を変化させることができる。そして、図１（ｂ）のように、プログラム状態１、プログラム状態２およびプログラム状態３の３つのＶｔｈとなるようにフローティングゲート６６に蓄積される電荷量を調整する。これにより、メモリセルには４値を記憶できる。つまり２ビットを記憶できる。【０００７】
特許文献１には、ＮＡＮＤ型フラッシュメモリにおいて、チャネル領域にメモリセルの消去電圧を印加する手段を有する半導体装置が開示されている。【０００８】
【特許文献１】特開平０８−２１３５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来例に係るフラッシュメモリにおいては、データの書き込み時および読み出し時にトランジスタのＶｔｈを厳密に制御する必要がある。図１（ｂ）を参照に、隣接する状態のＶｔｈ分布を完全に分離しないと、誤動作してしまうためである。しかし、メモリセルサイズが小さくなると、Ｖｔｈは蓄積される電荷量に敏感になるため、Ｖｔｈの制御は容易ではない。【００１０】
本発明は、上記課題に鑑みなされたものであり、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられたＰ型半導体領域と、該Ｐ型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記Ｐ型半導体領域上に設けられたＮ型ソース領域およびＮ型ドレイン領域と、前記Ｎ型ソース領域およびＮ型ドレイン領域の間の前記Ｐ型半導体領域上に設けられた電荷蓄積領域と、前記電荷蓄積領域を有するメモリセルに異なるデータをプログラム、消去および読み出しのいずれか１つを行う際、前記Ｐ型半導体領域に異なる電圧を印加する電圧印加部と、を具備する半導体装置である。本発明によれば、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００１２】
本発明は、前記電荷蓄積領域には４値以上の電荷状態をプログラムすることができ、前記電圧印加部は、前記Ｐ型半導体領域に、異なる電荷状態をプログラムする際に異なる電圧を印加する半導体装置とすることができる。本発明によれば、多値を記憶するメモリセルを有するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００１３】
本発明は、前記電圧印加部は、前記電荷蓄積領域に電荷を書き込む第１期間に前記Ｐ型半導体領域に第１の電圧を印加し、前記電荷蓄積領域に電荷を書き込む期間のうち前記第１期間後の第２期間に前記Ｐ型半導体領域に前記第１の電圧より高い第２の電圧を印加する半導体装置とすることができる。本発明によれば、書き込みの際のＶｔｈ分布を低減できる。【００１４】
本発明は、前記電圧印加部は、前記電荷蓄積領域から電荷を消去する第１期間に前記Ｐ型半導体領域に第１の電圧を印加し、前記電荷蓄積領域から電荷を消去する期間のうち前記第１期間後の第２期間に前記Ｐ型半導体領域に前記１の電圧より低い第２の電圧を印加する半導体装置とすることができる。本発明によれば、消去の際のＶｔｈ分布を低減できる。【００１５】
本発明は、前記電圧印加部は、前記第１期間と前記第２期間とにおいて、前記メモリセルのソース、コントロールゲート、ドレインにそれぞれ同じ電圧を印加する半導体装置とすることができる。本発明によれば、書き込みおよび消去の際の制御を簡略化できる。【００１６】
本発明は、前記メモリセルはレファレンスセルであり、前記電圧印加部は、前記レファレンスセルのデータを読み出す際、前記Ｐ型半導体領域に異なる電圧を印加する半導体装置である。本発明によれば、レファレンスセルの個数を低減させることができる。【００１７】
本発明は、前記素子分離領域は酸化シリコン領域またはＮ型半導体領域を含む半導体装置とすることができる。本発明によれば、Ｐ型半導体領域の周囲を確実に素子分離することができる。【００１８】
本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられたＰ型半導体領域と、該Ｐ型半導体領域を囲み前記絶縁層まで達し、酸化シリコン領域およびＮ型半導体領域を含む素子分離領域と、前記Ｐ型半導体領域上に設けられたＮ型ドレイン領域と、前記Ｐ型半導体領域上および前記Ｎ型半導体領域上に設けられたＮ型ソース領域と、前記Ｎ型ソース領域および前記Ｎ型ドレイン領域の間の前記Ｐ型半導体領域上に設けられた電荷蓄積領域と、を具備する半導体装置である。本発明によれば、多値を記憶するメモリセルを有するＮＯＲ型フラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００１９】
本発明は、前記電荷蓄積領域はフローティングゲートを含む半導体装置とすることができる。本発明によれば、フローティングゲートを有するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００２０】
本発明は、前記電荷蓄積領域はＯＮＯ膜中のトラップ層を含む半導体装置とすることができる。本発明によれば、ＯＮＯ膜を有するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００２１】
本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられたＰ型半導体領域と、該Ｐ型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記Ｐ型半導体領域上に設けられたＮ型ソース領域およびＮ型ドレイン領域と、前記Ｎ型ソース領域およびＮ型ドレイン領域の間の前記Ｐ型半導体領域上に設けられた電荷蓄積領域と、を具備する半導体装置の制御方法において、前記電荷蓄積領域を有するメモリセルにデータをプログラム、消去および読み出しのいずれか１つを行う際、前記Ｐ型半導体領域に第１の電圧を印加するステップと、前記メモリセルに前記プログラム、消去および読み出しのいずれか１つを行う際、前記Ｐ型半導体領域に前記第１の電圧と異なる第２の電圧を印加するステップと、を有する半導体装置の制御方法である。本発明によれば、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００２２】
本発明は、前記第１の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込むステップを含み、前記第２の電圧を印加するステップは、前記第１の電圧より低い前記第２の電圧を印加し、前記電荷蓄積領域に電荷を書き込むステップを含む半導体装置の制御方法とすることができる。本発明によれば、多値を記憶するメモリセルを有するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００２３】
本発明は、前記Ｐ型半導体領域に第３の電圧を印加し、前記電荷蓄積領域の電荷を消去するステップと、前記Ｐ型半導体領域に第３の電圧より低い第４の電圧を印加し、前記電荷蓄積領域の電荷を消去するステップと、を有する半導体装置の制御方法とすることができる。本発明によれば、Ｖｔｈ分布の異なる２つのプログラム状態を容易に得ることができる。【００２４】
本発明は、前記第１の電圧と前記第３の電圧の差と前記第２の電圧と前記第４の電圧の差は実質的に同じである半導体装置とすることができる。本発明によれば、Ｖｔｈ分布の異なる２つの消去状態を容易に得ることができる。【００２５】
本発明は、前記第４の電圧は前記第１の電圧と前記第３の電圧との間の電圧である半導体装置の制御方法とすることができる。本発明によれば、Ｖｔｈ分布の異なる２つの消去状態を容易に得ることができる。【００２６】
本発明は、前記Ｐ型半導体領域に第５の電圧を印加し、前記電荷蓄積領域の電荷状態を読み出すステップを有する半導体装置の制御方法とすることができる。本発明によれば、多値のデータを１つのメモリセルに記憶することができる。【００２７】
本発明は、前記第５の電圧は前記第１の電圧と実質的に同じである半導体装置の制御方法とすることができる。本発明によれば、印加する電圧の数を削減することができる。【００２８】
本発明は、前記第１の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込む第１期間に前記第１の電圧を印加するステップを含み、前記第２の電圧を印加するステップは、前記電荷蓄積領域に電荷を書き込む期間のうち前記第１期間後の第２期間に前記第１の電圧より高い前記第２の電圧を印加するステップを含む半導体装置の制御方法とすることができる。本発明によれば、書き込みの際のＶｔｈ分布を低減できる。【００２９】
本発明は、前記第１の電圧を印加するステップは、前記電荷蓄積領域に電荷を消去する第１期間に前記第１の電圧を印加するステップを含み、前記第２の電圧を印加するステップは、前記電荷蓄積領域に電荷を消去する期間のうち前記第１期間後の第２期間に前記第１の電圧より低い前記第２の電圧を印加するステップを含み半導体装置の制御方法とすることができる。本発明によれば、消去の際のＶｔｈ分布を低減できる。【００３０】
本発明は、前記メモリセルはレファレンスセルであり、前記第１の電圧を印加するステップは、前記レファレンスセルのデータを読み出すステップを含み、前記第２の電圧を印加するステップは、前記レファレンスセルのデータを読み出すステップを含み半導体装置の制御方法とすることができる。本発明によれば、レファレンスセルの個数を低減させることができる。
【発明の効果】
【００３１】
本発明によれば、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。
【図面の簡単な説明】
【００３２】
【図１】図１（ａ）は従来技術に係るフラッシュメモリのメモリセルを構成するトランジスタの断面模式図であり、図１（ｂ）は従来技術に係るフラッシュメモリにおいて、多値を記憶する原理を説明するための図である。
【図２】図２（ａ）ないし図２（ｃ）は本発明の原理となる現象を説明するための図である。
【図３】図３は実施例１に係るフラシュメモリの構成を説明するための図である。図３（ａ）は上視図、図３（ｂ）は図３（ａ）のＡ−Ａ断面図、図３（ｃ）は図３（ａ）のＢ−Ｂ断面図、図３（ｄ）はＣ−Ｃ断面図である。
【図４】図４（ａ）ないし図４（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）であり、図３（ａ）のＡ−Ａ断面に相当する図である。
【図５】図５（ａ）ないし図５（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）であり、図３（ａ）のＡ−Ａ断面に相当する図である。
【図６】図６は実施例１に係るフラッシュメモリのメモリセルを構成するトランジスタの断面を示す模式図であり、図３（ａ）のＡ−Ａ断面図に相当する。
【図７】図７（ａ）ないし図７（ｂ）は実施例１にかかるフラッシュメモリの制御方法を説明するための図であり、横軸がＶｔｈ、縦軸が各Ｖｔｈを有するメモリセルの個数を示している。
【図８】図８は実施例２に係るフラシュメモリの構成を説明するための図である。図８（ａ）は上視図、図８（ｂ）は図８（ａ）のＡ−Ａ断面図、図８（ｃ）は図８（ａ）のＢ−Ｂ断面図、図８（ｄ）はＣ−Ｃ断面図である。
【図９】図９は実施例３に係るフラシュメモリの構成を説明するための図である。図９（ａ）は上視図、図９（ｂ）は図９（ａ）のＡ−Ａ断面図、図９（ｃ）は図９（ａ）のＢ−Ｂ断面図である。
【図１０】図１０は実施例１ないし実施例３に係るフラッシュメモリにおけるＶｔｈに対する各Ｖｔｈを有するメモリセルの個数を示した図である。
【図１１】図１１は実施例４に係るフラシュメモリのメモリセルを構成するトランジスタの断面を示す模式図である。
【図１２】図１２は実施例４に係るフラッシュメモリの動作を説明するための図である。
【図１３】図１３は実施例５に係るフラッシュメモリの動作を説明するための図である。
【図１４】図１４は実施例６に係るフラシュメモリのメモリセルを構成するトランジスタの断面を示す模式図である。
【図１５】図１５は実施例６に係るフラッシュメモリの動作を説明するための図である。
【発明を実施するための最良の形態】
【００３３】
まず、図２（ａ）ないし図２（ｃ）を参照に、本発明の原理となる現象について説明する。図２（ａ）および図２（ｂ）はトランジスタの断面模式図である。説明を簡単にするために、フローティングゲート、コントロールゲートを省略し、ゲート７０としている。ゲート７０と半導体基板６０間にはゲート酸化膜が設けられている。その他の構成は図１（ａ）と同じであり説明を省略する。このような構造のＶｔｈは以下の式で表される。ここで、Ｖｆｂはフラットバンド電位、φｂは表面ポテンシャル、εｓｉはシリコンの誘電率、ｑは電子素量、ＮａはＰ型半導体基板のアクセプタ濃度、Ｃｏｘはデート酸化膜の容量、Ｖｓｕｂは半導体基板６０の電位である。
【数１】
2007013405.tif 000002
【００３４】
このように、ＶｔｈはＶｓｕｂにより変化する。これを図２（ａ）ないし図２（ｃ）を用い説明する。図２（ａ）を参照に、半導体基板６０を接地する。すなわちＶｓｕｂ＝０とする。このときのゲート電圧Ｖｇに対するソース・ドレイン電流Ｉｄｓは図２（ｃ）のＶｓｕｂ＝０のような線になる。このときのＶｔｈはＶｔｈ０である。一方、図２（ｂ）を参照に、半導体基板６０にＶｓｕｂ＝Ｖ１を印加する。このときのＩｄｓ−Ｖｇは図２（ｃ）のＶｓｕｂ＝Ｖ１の線となる。このときのＶｔｈはＶｔｈ１である。このように、半導体基板６０の電位を変えることにより、トランジスタのＶｔｈをシフトさせることができる。このような現象を用いた本発明の実施例を図面を参照に説明する。
【実施例１】
【００３５】
実施例１はフローティングゲートを電荷蓄積層とするＮＯＲ型フラッシュメモリの例である。図３(ａ)ないし図３（ｄ）は実施例１に係るフラッシュメモリを示す図であり、図３（ａ）は上視図（第２の配線層５０、第２の層間絶縁膜４６、第１の層間絶縁膜４０、ＯＮＯカバー膜３５およびトンネル酸化膜３４は図示していない）、図３（ｂ）は図３（ａ）のＡ−Ａ断面図（Ｐ型半導体領域１６の長手方向断面）、図３（ｃ）は図３（ａ）のＢ−Ｂ断面図（ワードライン３２の長手方向断面）、図３（ｄ）は図３（ａ）のＣ−Ｃ断面図（ソース２０の長手方向断面）である。なお、図３（ｂ）および図３（ｃ）では、第２の配線層５０、第２の層間絶縁膜４６、第１の配線層４４および第１の層間絶縁膜４０は図示していない【００３６】
図３（ａ）ないし図３（ｄ）を参照に、シリコン半導体基板１２上に酸化シリコン層からなる絶縁層１４およびＰ型半導体領域１６（Ｐ型シリコン半導体領域）が設けられ、ＳＯＩ構造を有している。図３（ｂ）を参照に、Ｐ型半導体領域１６は絶縁層１４まで達するトレンチ酸化膜１８で囲まれている。Ｐ型半導体領域１６上には、ソース２０およびドレイン２２が形成されている。ソース２０とドレイン２２との間がチャネルとなる領域である。チャネルとなる領域上にトンネル酸化膜３４を挟みフローティングゲート３０が設けられている。フローティングゲート３０上には、ＯＮＯカバー膜３５を挟みコントロールゲートを兼ねるワードライン３２が形成されている。ワードライン３２を覆うように第１の層間絶縁膜４０が形成され、その上に第１の配線層４４、第２の層間絶縁膜４６および第２の配線層５０が形成されている。第１の配線層４４はコンタクトホール４２を介しドレイン２２に接続している。第１の配線層４４は図３（ａ）で点線で示したように、ワードライン３２の幅方向に延在し、ビットラインを構成している。第２の配線層５０はコンタクトホール４８を介しＰ型半導体領域１６に接続している。各々のＰ型半導体領域１６には、各々別のコンタクトホール４８が形成され各々別の第２の配線層５０が接続される。【００３７】
図３（ｃ）を参照に、ワードライン３２の長手方向に隣接するＰ型半導体領域１６間はトレンチ酸化膜１８で分離されている。図３（ｄ）を参照に、ソース２０の長手方向のＰ型半導体領域１６間は、絶縁層１４に達するＮ型ウェル領域２４で分離されている。これにより、Ｐ型半導体領域１６は図中点線で示したＰの領域となり、側面をトレンチ酸化膜１８およびＮ型ウェル領域２４、底面を絶縁層１４で囲まれ、トレンチ酸化膜１８またはＰＮ接合により素子分離されている。図３（ｃ）を参照に、Ｐ型半導体領域１６上にはトンネル酸化膜３４を挟みフローティングゲート３０が設けられ、フローティングゲート３０上にはＯＮＯカバー膜３５を挟みワードライン３２が形成されている。ワードライン３２は図３（ａ）の縦方向に連続して設けられている。図３（ｄ）を参照に、ソース２０はＰ型半導体領域１６上およびＰ型半導体領域１６間上を連続して形成されソースラインを形成している。さらに、図３（ａ）を参照に、コンタクトホール４１で上部の配線に接続される。また、Ｃｅｌｌの領域が１つのメモリセルを構成している。【００３８】
次に実施例１に係るフラッシュメモリの製造方法について説明する。図４（ａ）ないし図４（ｃ）並びに図５（ａ）ないし図５（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図３（ａ）のＡ−Ａ断面に相当する断面図である。図４（ａ）を参照に、半導体基板１２、半導体基板１２上に設けられた絶縁層１４および絶縁層１４上に設けられた半導体層（Ｐ型半導体領域）１６からなるＳＯＩ基板１０を形成する。図４（ｂ）を参照に、半導体層（Ｐ型半導体領域）１６の所定領域にトレンチ酸化膜１８を以下のように形成する。半導体層１６の所定領域を絶縁層１４まで除去する。ＣＶＤ法等を用い酸化シリコン膜を埋め込む。ＣＭＰ法等を用い表面を平坦化する。以上によりトレンチ酸化膜１８が形成される。次に、絶縁層１４に達するＮ型ウェル領域２４（図４（ｂ）には図示されない）を例えば砒素のイオン注入により形成する。ワードライン３２の長手方向に隣接するメモリセルのドレイン２２が形成される領域間はトレンチ酸化膜１８が形成される。一方、ソース２０が形成される領域間は、Ｎ型ウェル領域２４が形成される。【００３９】
図４（ｃ）を参照に、フローティングゲート３０およびワードライン３２を以下のように形成する。Ｐ型半導体領域１６上に熱酸化法またはＣＶＤ法によりトンネル酸化膜３４として酸化シリコン膜を形成する。その上に多結晶シリコン膜を形成する。多結晶シリコン膜の所定領域を除去しフローティングゲート３０を形成する。フローティングゲート３０上にＯＮＯカバー膜３５（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）を形成する。その上に、多結晶シリコン膜を形成する。多結晶シリコン膜の所定領域を除去しワードライン３２を形成する。ワードライン３２に覆うように酸化シリコン膜（図示せず）を形成する。以上により、絶縁膜で囲まれたフローティングゲート３０およびワードライン３２が形成される。【００４０】
図５（ａ）を参照に、ワードライン３２をマスクに例えば砒素（Ａｓ）をイオン注入し、ソース２０およびドレイン２２を形成する。このとき、ワードライン３２の長手方向に隣接するメモリセルのドレイン２２間の素子分離領域はトレンチ酸化膜１８が形成されているため、イオン注入された砒素は活性化しない。一方、ソース２０間の素子分離領域は、Ｎ型ウェル領域２４が形成されており、トレンチ酸化膜１８は形成されていない。このため、ソース２０はワードライン３２の長手方向に連続して形成される。【００４１】
図５（ｂ）を参照し、ワードライン３２を覆うように第１の層間絶縁膜４０として酸化シリコン膜を例えばＴＥＯＳ法を用い形成する。第１の層間絶縁膜４０にドレイン２２に接続するコンタクトホール４２を形成する。コンタクトホール４２内に、タングステン（Ｗ）等のプラグ金属を埋込む。第１の層間絶縁膜４０上にアルミニウム（Ａｌ）を主に含む第１の配線層４４を形成する。【００４２】
図５（ｃ）を参照に、第１の配線層４４を覆うように第１の層間絶縁膜４０上に第２の層間絶縁膜４６として酸化シリコン膜をＴＥＯＳ法を用い形成する。第２の層間絶縁膜４６および第１の層間絶縁膜４０にＰ型半導体領域１６に接続するコンタクトホール４８を形成する。コンタクトホール４８内にＷ等のプラグ金属を埋込む。第２の層間絶縁膜４６上にアルミニウム（Ａｌ）を主に含む第２の配線層５０を形成する。第２の配線層５０を覆うように第２の層間絶縁膜４６上に保護膜を形成する。以上により、実施例１に係るフラッシュメモリが完成する。【００４３】
次に、図６、図７（ａ）ないし図７（ｃ）並びに表１を用い、実施例１に係るフラッシュメモリの制御方法について説明する。表１は実施例１に係るフラッシュメモリにデータの消去、書き込みおよび読み出しを行う際の、コントロールゲート（ワードライン）、ドレイン、ソースおよび基板（Ｐ型半導体領域）の各電圧の例を示している。図６はメモリセルを構成するトランジスタの断面を示しており、図３（ａ）のＡ−Ａ断面図に相当する。Ｐ型半導体領域１６はＶｓｕｂに接続される。メモリセル１を構成するトランジスタのソース２０、ドレイン２２およびコントロールゲート（ワードライン）３２はそれぞれＶｓ１、Ｖｄ１およびＶｇ１が接続される。同様にメモリセル２を構成するトランジスタのソース２０、ドレイン２２およびコントロールゲート（ワードライン）３２はそれぞれＶｓ２、Ｖｄ２およびＶｇ２が接続される。電圧印加部８２は、Ｖｓ１、Ｖｓ２、Ｖｄ１、Ｖｄ２、Ｖｇ１、Ｖｇ２およびＶｓｕｂを出力する。図７（ａ）ないし図７（ｃ）は横軸がＶｔｈ、縦軸が各Ｖｔｈを有するメモリセルの個数を示している。
【表１】
2007013405.tif 000003
【００４４】
図７（ａ）を参照に、例えばメモリセル１のデータの消去は、ソースＶｓ１およびドレインＶｄ１を開放し、コントロールゲートＶｇ１に−９ＶをＰ型半導体領域Ｖｓｕｂに９Ｖを印加する。これにより、フローティングゲート３０の電荷を消去し、図中実線で示した消去状態１のＶｔｈ分布が得られる。書き込みは、ソースＶｓ１、Ｐ型半導体領域Ｖｓｕｂを接地し、ドレインＶｄ１に５Ｖ、コントロールゲートＶｇ１に９Ｖを印加する。これによりフローティングゲート３０に電荷を書き込み、図中実線で示したプログラム状態１のＶｔｈ分布が得られる。【００４５】
次に、図７（ｂ）を参照に、Ｐ型半導体領域にＶｓｕｂとして−５Ｖ加え、同様の消去、書き込みを行う。図１（ｃ）で説明したように、Ｐ型半導体領域１６にＶｓｕｂを印加することにより、Ｖｔｈがシフトする。メモリセル１のデータの消去は、ソースＶｓ１およびドレインＶｄ１を開放し、コントロールゲートＶｇ１に−９ＶをＰ型半導体領域Ｖｓｕｂに４Ｖを印加する。これにより、フローティングゲート３０の電荷を消去し、図中破線で示した消去状態２のＶｔｈ分布が得られる。書き込みは、ソースＶ１ｓを接地し、Ｐ型半導体領域Ｖｓｕｂに−５Ｖを印加し、ドレインＶｄ１に５Ｖ、コントロールゲートＶｇ１に９Ｖを印加する。これにより、フローティングゲート３０に電荷を書き込み、図中破線で示したプログラム状態２のＶｔｈ分布が得られる。Ｐ型半導体領域にＶｓｕｂとして−５Ｖを印加した状態では、消去状態２およびプログラム状態２のＶｔｈ分布は、図７（ａ）の消去状態１およびプログラム状態１のＶｔｈ分布と同じように観える。【００４６】
図７（ｃ）を参照に、Ｐ型半導体領域１６のＶｓｕｂを０Ｖに戻すと、消去状態２およびプログラム状態２のＶｔｈ分布はシフトし、消去状態１およびプログラム状態１のＶｔｈ分布と重ならないように分布する。この状態で、ソースＶｓ１を接地し、コントロールゲートＶｇ１に５Ｖ、ドレインＶｄ１に１．５Ｖを印加する。ソース２０とドレイン２２との間に流れる電流を検知することにより、フローティングゲート３０の電荷状態の読み出しを行う。これにより、メモリセルのデータを読み出すことができる。このようにして、４値のビットを１つのメモリセルに記憶、読み出しを行うことができる。【００４７】
実施例１に係るフラッシュメモリは、半導体基板１２上に設けられた絶縁層１４と、絶縁層１４上に設けられたＰ型半導体領域１６と、Ｐ型半導体領域１６を囲み絶縁層１４まで達するトレンチ酸化膜１８およびＮ型ウェル領域２４（素子分離領域）と、Ｐ型半導体領域１６上に設けられたソース２０（Ｎ型ソース領域）およびドレイン２２（Ｎ型ドレイン領域）と、ソース２０およびドレイン２２間のＰ型半導体領域１６上に設けられたフローティングゲート３０（電荷蓄積領域）と、フローティングゲート３０上に設けられたコントロールゲート３２と、Ｐ型半導体領域１６に電圧を印加するコンタクトホール４８および第２の配線層５０とを有している。【００４８】
これにより、素子分離領域により囲まれたメモリセルのみを含むＰ型半導体領域１６は、その他のメモリセルとは独立に電圧を印加することができる。よって、Ｐ型半導体領域１６に電圧が印加されたメモリセルを選択的に消去状態２またはプログラム状態２とすることができる。これにより、多値を記憶するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００４９】
さらに、ソース２０（Ｎ型ソース領域）はＮ型ウェル領域２４（Ｎ型半導体領域）上に設けられている。これにより、ソース２０を隣接するＰ型半導体領域１６上のソース２０を連続してソースラインとして形成することができる。よって、ＮＯＲ型フラッシュメモリにおいて、の多値を記憶する際、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００５０】
さらに、フローティングゲート３０には４値以上の電荷状態をプログラムすることができ、Ｐ型半導体領域１６には、異なる電荷状態（消去状態１、消去状態２、プログラム状態１およびプログラム状態２）を設定する際に異なる電圧（９Ｖ、０Ｖ、４Ｖおよび−５Ｖ）が印加される。これにより、多値を記憶するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００５１】
さらに、Ｐ型半導体領域１６は、トレンチ酸化膜１８(酸化シリコン膜)およびＮ型ウェル領域２４（Ｎ型半導体領域）で素子分離されている。Ｐ型半導体領域１６間に、ソース２０を形成する領域はＮ型ウェル領域２４で素子分離することで、Ｐ型半導体領域１６の周囲を確実に素子分離することができる。【００５２】
さらに、電荷蓄積領域としてはフローティングゲート３０を含む。これにより、フローティングゲートを有するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。【００５３】
また、実施例１に係るフラッシュメモリの制御方法は、Ｐ型半導体領域１６に第１の電圧（０Ｖ）を印加し、フローティングゲート３０（電荷蓄積領域）に電荷を書き込むステップと、Ｐ型半導体領域１６に第１の電圧より低い第２の電圧（−５Ｖ）を印加し、フローティングゲート３０に電荷を書き込むステップと、を有している。これにより、Ｖｔｈ分布の異なる２つのプログラム状態を容易に得ることができる。【００５４】
さらに、Ｐ型半導体領域１６に第３の電圧（９Ｖ）を印加し、フローティングゲート３０の電荷を消去するステップと、Ｐ型半導体領域１６に第３の電圧より低い第４の電圧（４Ｖ）を印加し、フローティングゲート３０の電荷を消去するステップと、を有している。これにより、Ｖｔｈ分布の異なる２つの消去状態を容易に得ることができる。【００５５】
さらに、第１の電圧（０Ｖ）と第３の電圧（９Ｖ）との差（−９Ｖ）と第２の電圧（−５Ｖ）と第４の電圧（４Ｖ）との差（−９Ｖ）は実質的に同じである。これにより、消去状態２およびプログラム状態２と消去状態１とプログラム状態１のＶｔｈ分布の間隔をほぼ同じにすることができる。【００５６】
さらに、第４の電圧（４Ｖ）は第１の電圧（０Ｖ）と第３の電圧（９Ｖ）との間の電圧とすることができる。これにより、消去状態２のＶｔｈ分布を消去状態１とプログラム状態１のＶｔｈの分布の間に設けることができる。【００５７】
さらに、Ｐ型半導体領域１６に第５の電圧（０Ｖ）を印加し、フローティングゲート３０の電荷状態を読み出すステップを有することができる。これにより、４値のビットを１つのメモリセルに記憶することができる。【００５８】
さらに、第５の電圧（０Ｖ）は第１の電圧（０Ｖ）と実質的に同じとすることができる。これにより、印加する電圧の数を削減することができる。ここで、実質的に同じとは、電圧印加部８２が印加する電圧の精度の範囲で同じということである。
【実施例２】
【００５９】
実施例２はＳＯＮＯＳ型フラッシュメモリの例である。図８(ａ)ないし図８（ｄ）は実施例２に係るフラッシュメモリを示す図であり、図８（ａ）は上視図（第２の配線層５０、第２の層間絶縁膜４６、第１の層間絶縁膜４０およびＯＮＯ膜３６は図示していない）、図８（ｂ）は図８（ａ）のＡ−Ａ断面図（Ｐ型半導体領域１６の長手方向断面）、図８（ｃ）は図８（ａ）のＢ−Ｂ断面図（ワードライン３２の長手方向断面）、図８（ｄ）は図８（ａ）のＣ−Ｃ断面図（ソース２０の長手方向断面）である。なお、図８（ｂ）および図８（ｃ）では、第２の配線層５０、第２の層間絶縁膜４６、第１の配線層４４および第１の層間絶縁膜４０は図示していない。【００６０】
実施例２は、実施例１に比べフローティングゲート３０、ワードライン３２およびトンネル酸化膜３４の構成がＯＮＯ膜３６およびワードライン３２に代わっている。それ以外の構成は同じであり同じ符番を付し説明を省略する。図８（ａ）および図８（ｂ）を参照に、Ｐ型半導体領域１６上に、熱酸化膜法で形成されたトンネル酸化膜（酸化シリコン膜）、ＣＶＤ法で形成されたトラップ層（窒化シリコン膜）およびＣＶＤ法で形成されたトップ酸化膜（酸化シリコン膜）からなるＯＮＯ（Oxide/Nitride/Oxide）膜３６が形成されている。ソース２０とドレイン２２間のＯＮＯ膜上にコントロールゲートを兼ねるワードライン３２が設けられている。図８（ｃ）を参照に、ワードライン３２下には、ＯＮＯ膜３６がＰ型半導体領域１６間のトレンチ酸化膜１８上にも形成されている。図８（ｄ）を参照に、ソース２０上にはＯＮＯ膜３６が形成されている。【００６１】
このように、電荷蓄積領域としてフローティングゲートの代わりにＯＮＯ膜３６中のトラップ層を含むフラッシュメモリにおいても、実施例１と同じ制御方法を用いることにより本発明を適用でき、同様の効果を奏することができる。
【実施例３】
【００６２】
実施例３は、コントロールゲートを電荷蓄積層とするＮＡＮＤ型フラッシュメモリの例である。図９(ａ)ないし図９（ｃ）は実施例３に係るフラッシュメモリを示す図であり、図９（ａ）は上視図（第２の配線層５０、第２の層間絶縁膜４６、第１の層間絶縁膜４０、ＯＮＯカバー膜３５およびトンネル酸化膜３４は図示していない）、図９（ｂ）は図９（ａ）のＡ−Ａ断面図（ワードライン３２の長手方向断面）、図９（ｃ）は図９（ａ）のＢ−Ｂ断面図（Ｐ型半導体領域１６の長手方向断面）。なお、図９（ｂ）では、第２の配線層５０、第２の層間絶縁膜４６、第１の配線層４４および第１の層間絶縁膜４０は図示していない【００６３】
図９（ａ）ないし図９（ｄ）を参照に、シリコン半導体基板１２上に酸化シリコン層からなる絶縁層１４およびＰ型半導体領域１６（Ｐ型シリコン半導体領域）が設けられ、ＳＯＩ構造を有している。図９（ｃ）を参照に、Ｐ型半導体領域１６は絶縁層１４まで達するトレンチ酸化膜１８で囲まれている。Ｐ型半導体領域１６上には、ビットライン２６が形成されている。ビットライン２６間がチャネルとなる領域である。チャネルとなる領域上にトンネル酸化膜３４を挟みフローティングゲート３０が設けられている。フローティングゲート３０上には、ＯＮＯカバー膜３５を挟みコントロールゲートを兼ねるワードライン３２が形成されている。ワードライン３２を覆うように第１の層間絶縁膜４０が形成され、その上に第１の配線層４４、第２の層間絶縁膜４６および第２の配線層５０が形成されている。第１の配線層４４はコンタクトホール４２を介しビットライン２６に接続している。第２の配線層５０はコンタクトホール４８を介しＰ型半導体領域１６に接続している。【００６４】
図９（ｂ）を参照に、ワードライン３２の長手方向に隣接するＰ型半導体領域１６間はトレンチ酸化膜１８で分離されている。このように、Ｐ型半導体領域１６は図中点線で示したＰの領域となり、側面をトレンチ酸化膜１８、底面を絶縁層１４で囲まれ、トレンチ酸化膜１８により素子分離されている。各々のＰ型半導体領域１６には、各々別のコンタクトホール４８が形成され各々別の第２の配線層５０が接続される。図９（ｂ）を参照に、Ｐ型半導体領域１６上にはトンネル酸化膜３４を挟みフローティングゲート３０が設けられ、フローティングゲート３０上にはＯＮＯカバー膜３５を挟みワードライン３２が形成されている。ワードライン３２は連続して設けられている。【００６５】
実施例３は、トレンチ酸化膜１８と絶縁層１４で囲まれたＰ型半導体領域１６に接続するコンタクトホール４８および第２の配線層５０を有する。そして、Ｐ型半導体領域１６に印加する電圧を変え、消去、書き込みを行う。これにより、ＮＡＮＤ型フラッシュメモリにおいても、実施例１と同様の効果を奏することができる。【００６６】
図１０は実施例１ないし実施例３に係るフラッシュメモリにおけるＶｔｈに対する各Ｖｔｈを有するメモリセルの個数を示した図である。図１０を参照に、消去状態１の上限のＶｔｈとプログラム状態１の下限のＶｔｈの差をＶｗｉｎｄとする。消去状態２のＶｔｈ分布の幅をＶｄｉｓとする。このとき、ＶｄｉｓがＶｗｉｎｄより小さければ、Ｐ型半導体領域１６の電圧Ｖｓｕｂを印加して消去することにより、消去状態１の上限のＶｔｈとプログラム状態１の下限のＶｔｈの間に消去状態２を設けることができる。よって、４値の記憶が可能となる。【００６７】
さらに、Ｖｗｉｎｄに対しＶｄｉｓがより小さければ、消去状態１の上限のＶｔｈとプログラム状態１の下限の間に複数の消去状態を設けることができ、４値より多いデータの記憶が可能なフラッシュメモリを実現することができる。【００６８】
実施例１ないし実施例３においては使用するＳＯＩ基板は部分空乏化している基板であることが好ましい。部分空乏化していることにより、Ｐ型半導体領域１６内の電位を変化させることができるためである。また、Ｐ型半導体領域１６に３個または４個のメモリセルを含む場合を説明した。例えば、ビットラインに接続するメモリセルと同じ数とすることができる。また、Ｐ型半導体領域１６に１つのメモリセルを含むようにもできる。この数が少なくなれば、書き込み、消去をより個別に行うことができるが、Ｐ型半導体領域１６に接続するコンタクトホール４８および第２の配線層５０が多く必要になり、メモリセル領域の面積が大きくなってしまう。Ｐ型半導体領域１６に含まれるメモリセルの数は、これらを考慮し決めることが好ましい。
【実施例４】
【００６９】
実施例４は、メモリセルにデータを書き込む制御方法の例である。図１１はデータを書き込むメモリセル８０を示す断面模式図である。実施例１と同じ構成は同じ符号を付し説明を省略する。メモリセルのソース２０、ドレイン２２、コントロールゲート（ワードライン）３２、Ｐ型半導体領域１６には電圧印加部８２からそれぞれ電圧Ｖｓ、Ｖｄ、Ｖｇ、Ｖｓｕｂが印加される。図１２はメモリセル８０のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を示している。初期状態から表２に記載された電圧のパルスを印加することにより、フローティングゲート３０（電荷蓄積領域）に電荷を蓄積させる。これにより、図１２の矢印のようにＶｔｈがＶｔｈ０からＶｔｈ１…Ｖｔｈ４と正に変化していく。Ｖｔｈがベリファイの基準Ｖｔｈ４を越えた時点で書き込みは終了する。表２を参照に、電圧印加部８２は、フローティングゲート３０に電荷を書き込む期間のうち初期の第１期間においては、Ｐ型半導体領域１６にＶｓｕｂ（第１の電圧）として−５Ｖを印加する。フローティングゲート３０に電荷を書き込む期間のうち第１期間後のベリファイの基準Ｖｔｈ４に近づいた第２期間においては、Ｐ型半導体領域１６にＶｓｕｂ（第２の電圧）として０Ｖを印加する。
【表２】
2007013405.tif 000004
【００７０】
書き込み状態のＶｔｈ分布を小さくするためには、１パルスで変化するＶｔｈ変化量を小さくすることが好ましい。しかし、１パルスで変化するＶｔｈ変化量を小さくすると、所望のＶｔｈとするために多くのパルスを印加する必要があり時間がかかってしまう。実施例４によれば、電圧印加部８２が第２期間のＶｓｕｂ（第２の電圧）を第１期間のＶｓｕｂ（第１の電圧）より高くする。これにより、第１期間と第２期間とにおいて、メモリセル８０を構成するトランジスタのソース２０、ドレイン２２およびコントロールゲート（ワードライン）３２に印加される電圧およびパルス時間は同じで、１パルスによるＶｔｈ変化量を変えることができる。第２期間では第１期間に比べ１パルスでのＶｔｈの変化量を小さくできる。このため、書き込み時間の短縮およびＶｔｈ分布の小さい（つまりＶｔｈの制御の簡単な）書き込みが可能となる。また、第１期間と第２期間とでメモリセルに印加される電圧およびパルス時間が同じため、制御を簡略化することができる。
【実施例５】
【００７１】
実施例５は、メモリセルにデータを消去する制御方法の例である。メモリセルは図１１と同じであり説明を省略する。図１３はメモリセル８０のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を示している。初期状態から表３に記載された電圧のパルスを印加することにより、フローティングゲート３０から電荷を消去する。これにより、図１３の矢印のようにＶｔｈがＶｔｈ０からＶｔｈ１…Ｖｔｈ４と負に変化していく。Ｖｔｈがベリファイの基準Ｖｔｈ４を越えた時点で消去は終了する。表３を参照に、電圧印加部８２は、フローティングゲート３０から電荷を消去する期間のうち第１期間においては、Ｐ型半導体領域１６にＶｓｕｂ（第１の電圧）として９Ｖを印加する。フローティングゲート３０から電荷を消去する期間のうち第１期間後の第２期間においては、Ｐ型半導体領域１６にＶｓｕｂ（第２の電圧）として４Ｖを印加する。
【表３】
2007013405.tif 000005
【００７２】
このように、第２期間のＶｓｕｂ（第２の電圧）を第１期間のＶｓｕｂ（第１の電圧）より低くする。これにより、第１期間と第２期間とにおいて、メモリセル８０を構成するトランジスタのソース２０、ドレイン２２およびコントロールゲート（ワードライン）３２に印加される電圧およびパルス時間は同じままで、１パルスによるＶｔｈ変化量を変えることができる。このため、消去時間の短縮およびＶｔｈ分布の小さい消去が可能となる。また、第１期間と第２期間とでメモリセルに印加される電圧およびパルス時間が同じため、制御を簡略化することができる。【００７３】
１つのメモリセルに多値を記憶する場合、図１０を用い説明したようにＶｔｈの分布の幅Ｖｄｉｓを小さくすることが求められる。よって、多値のメモリセルを有する不揮発性メモリに実施例４および実施例５を適用することは特に有効である。また、実施例４および５における第１期間から第２期間への切り替えは、メモリセルのＶｔｈ（または電流値）が所定値を越えた場合に行うことができる。あるいは、第１期間において所定の回数のパルスを印加後、第２期間に切り替えることもできる。このように、第１期間から第２期間への切り替えのタイミングは適宜決めることができる。
【実施例６】
【００７４】
実施例６はレファレンスセルに実施例１の構造を適用した例である。図１４は、レファレンスセル８０ｒを示す断面図である。実施例４と同じ構成は同じ符号を付し説明を省略する。レファレンスセル８０ｒのソース２０、ドレイン２２、コントロールゲート（ワードライン）３２、Ｐ型半導体領域１６には電圧印加部８２ｒからそれぞれ、電圧Ｖｓｒ、Ｖｄｒ、Ｖｇｒ、Ｖｓｕｂｒが印加される。図１５はメモリセルに書き込み、消去を行う際のベリファイの基準となるＩｄ−Ｖｇ特性である。【００７５】
はじめに、Ｖｓｕｂｒ＝０の状態で書き込みおよび消去のレファレンスセル８０ｒが設定されている。図１４を参照に、レファレンスセル８０ｒからデータを読み出す際、電圧印加部８２ｒはＰ型半導体領域１６に異なる電圧Ｖｓｕｂｒを印加する。これにより、図１５のようにＩｄ−Ｖｇ特性を変化させることができる。実施例６では、消去用のレファレンスセル８０ｒからデータを読み出す際、電圧印加部８２ｒは表４の状態１のようにＶｓｕｂｒに−５Ｖを印加する。これにより、データを消去する際のベリファイの基準となるＩｄ−Ｖｇは図１５の消去ベリファイ１となりＶｔｈはＶｔｈｅ１となる。次に、電圧印加部８２ｒは表４の状態２のようにＶｓｕｂｒに０Ｖを印加する。これにより、図１５のＩｄ−Ｖｇは消去ベリファイ２となりＶｔｈはＶｔｈｅ２となる。このように、レファレンスセル８０ｒからデータを読み出す際、電圧Ｖｓｕｂｒが異なる。これにより、データを消去するメモリセルのソース、ゲート、ドレイン、基板（またはＰ型半導体領域）に印加される電圧が同じであっても、消去を行う際のベリファイの基準となるＩｄ−Ｖｇを図１５の消去ベリファイ１および２のように異ならせることができる。よって、１つのレファレンスセル８０ｒで、２つのベリファイの基準を出力することができる。
【表４】
2007013405.tif 000006
【００７６】
同様に、書き込みを行う際のベリファイも１つのレファレンスセル８０ｒで２つのベリファイ基準Ｖｔｈｗ１，Ｖｔｈｗ２を出力することができる。さらに、Ｐ型半導体領域１６に印加するＶｓｕｂを４段階とすることで１つのレファレンスセル８０ｒで、４つのベリファイ基準を設けることもできる。このように、１つのレファレンスセル８０ｒを用い複数のベリファイ基準を設けることができる。よって、例えば、１つのメモリセルで多値を記憶するフラッシュメモリにおいて、レファレンスセル８０ｒの個数を低減させることができる。【００７７】
実施例４から実施例６は実施例１のＮＯＲ型のフローティングゲートを有するフラッシュメモリの例であったが、実施例２および実施例３の構造のフラッシュメモリに実施例４から実施例６と同様の制御を行うこともできる。【００７８】
また、電荷印加部８２は実施例１、実施例４から実施例６のように、電荷印加部８２は、電荷蓄積領域を有するメモリセル８０に異なるデータをプログラム、消去および読み出しのいずれか１つを行う際、Ｐ型半導体領域１６に異なる電圧Ｖｓｕｂを印加する機能を有していればよい。また、表１から表４に示した電圧は例であり、目的に応じ適宜変更することができる。【００７９】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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