【手続補正書】
【提出日】平成19年4月4日(2007.4.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セル領域と周辺領域を有する半導体基板と、
前記半導体基板上に形成されたチップパッド配線パターンと、
前記チップパッド配線パターンを覆う保護膜と、
前記チップパッド配線パターンと接続され、前記セル領域上に形成された再配置チップパッドと、
を備えることを特徴とする集積回路チップ。
【請求項２】
前記保護膜を覆う層間絶縁膜をさらに備え、前記再配置チップパッドは、前記層間絶縁膜上に形成されることを特徴とする請求項１に記載の集積回路チップ。
【請求項３】
前記層間絶縁膜は、前記半導体基板を平坦化させ、複数層の絶縁膜からなることを特徴とする請求項２に記載の集積回路チップ。
【請求項４】
前記再配置チップパッドは、前記半導体基板の端部に位置することを特徴とする請求項１に記載の集積回路チップ。
【請求項５】
前記層間絶縁膜上に形成される前記再配置チップパッドを露出させる最終絶縁膜をさらに備えることを特徴とする請求項１に記載の集積回路チップ。
【請求項６】
前記半導体基板は、センターパッド型集積回路設計構造を有し、前記再配置チップパッドは、前記半導体基板の端部においてセル領域上部に形成されることを特徴とする請求項１に記載の集積回路チップ。
【請求項７】
前記チップパッド配線パターンは、前記半導体基板のセル領域上部にのみ形成されることを特徴とする請求項１に記載の集積回路チップ。
【請求項８】
セル領域と周辺領域を有する半導体基板と、
前記周辺領域に形成されたチップパッドと、
前記半導体基板上に形成され、前記チップパッドを露出させる保護膜と、
前記保護膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記チップパッドと接続されたパッド再配線パターンと、
前記パッド再配線パターンを覆う最終絶縁膜と、
前記セル領域上から前記パッド再配線パターンを露出させて形成された再配置チップパッドと、
を備えることを特徴とする集積回路チップ。
【請求項９】
前記層間絶縁膜は、前記半導体基板を平坦化させ、複数の層からなることを特徴とする請求項８に記載の集積回路チップ。
【請求項１０】
前記層間絶縁膜は、第１の層間絶縁膜と、第２の層間絶縁膜とからなることを特徴とする請求項９に記載の集積回路チップ。
【請求項１１】
前記層間絶縁膜は、高密度プラズマ酸化膜、ベンゾシクロブテン膜、ポリベンゾオキサゾール膜及びポリイミド膜から選ばれる少なくとも１つの膜質であることを特徴とする請求項８に記載の集積回路チップ。
【請求項１２】
前記層間絶縁膜は、高密度プラズマシリコン酸化膜であることを特徴とする請求項８に記載の集積回路チップ。
【請求項１３】
前記最終絶縁膜は、高密度プラズマ酸化膜及びポリイミド膜の少なくともいずれか１つであることを特徴とする請求項８に記載の集積回路チップ。
【請求項１４】
前記チップパッドは、センターパッド型チップパッド配置構造を有することを特徴とする請求項８に記載の集積回路チップ。
【請求項１５】
前記再配置チップパッドは、前記半導体基板の端部に位置することを特徴とする請求項８に記載の集積回路チップ。
【請求項１６】
セル領域と周辺領域を有する半導体基板と、
前記周辺領域に形成されたチップパッドと、
前記半導体基板上に形成され、前記チップパッドを露出させる保護膜と、
前記保護膜上に形成され、前記半導体基板を平坦化させる第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記半導体基板を平坦化させる第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記チップパッドと接続されたパッド再配線パターンと、
前記パッド再配線パターンを覆う最終絶縁膜と、
前記セル領域上から前記パッド再配線パターンを露出させて形成された再配置チップパッドと、
を備えることを特徴とする集積回路チップ。
【請求項１７】
前記チップパッドは、センターパッド型配置構造を有し、再配置チップパッドは、エッジパッド型配置構造を有することを特徴とする請求項１６に記載の集積回路チップ。
【請求項１８】
前記第１の層間絶縁膜は、高密度プラズマ酸化膜であることを特徴とする請求項１６に記載の集積回路チップ。
【請求項１９】
前記第２の層間絶縁膜は、ベンゾシクロブテン膜、ポリベンゾオキサゾール膜、ポリイミド膜のうちいずれか１つであることを特徴とする請求項１６に記載の集積回路チップ。
【請求項２０】
セル領域と周辺領域を有する半導体基板と、前記半導体基板の周辺領域に形成されたチップパッドと、前記半導体基板上に形成され前記チップパッドを露出させる保護膜と、前記チップパッドに接続され前記セル領域上に形成された再配置チップパッドとを備える集積回路チップが複数個基板に実装されており、
前記集積回路チップと前記基板とがワイヤーボンディングされることを特徴とするマルチチップパッケージ。
【請求項２１】
前記集積回路チップは、垂直に積層されることを特徴とする請求項２０に記載のマルチチップパッケージ。
【請求項２２】
前記集積回路チップは、セル領域上に形成された再配置チップパッドがチップ端部に形成されているエッジパッド型配置構造を有することを特徴とする請求項２１に記載のマルチチップパッケージ。
【請求項２３】
前記集積回路チップは、同種のチップであり、チップ間挿入物を介在して基板上に垂直に積層されることを特徴とする請求項２１に記載のマルチチップパッケージ。
【請求項２４】
前記集積回路チップは、サイズが相異なるチップであり、サイズが大きい集積回路チップから前記基板に実装されることを特徴とする請求項２１に記載のマルチチップパッケージ。
【請求項２５】
前記基板は、テープ配線基板及び印刷回路基板のいずれか１つであることを特徴とする請求項２０に記載のマルチチップパッケージ。
【請求項２６】
前記集積回路チップは、基板に水平配置されることを特徴とする請求項２０に記載のマルチチップパッケージ。
【請求項２７】
セル領域と周辺領域を有する半導体基板と、前記半導体基板の周辺領域に形成されたチップパッドと、前記半導体基板上に形成され前記チップパッドを露出させる保護膜と、前記チップパッドの配線パターンに接続され前記セル領域上に形成された再配置チップパッドとを備える複数の第１のチップと第２のチップが、複数のリードを含むリードフレームに実装されており、
前記第１のチップ及び第２のチップの再配置チップパッドが、前記リードにワイヤーボンディングされることを特徴とするマルチチップパッケージ。
【請求項２８】
前記リードフレームは、ダイパッドを有するリードフレームであり、前記第１のチップ及び前記第２のチップは、ダイパッドの上面及び下面に各々実装されることを特徴とする請求項２７に記載のマルチチップパッケージ。
【請求項２９】
前記第１のチップと第２のチップ上に垂直に積層された複数の集積回路チップをさらに備えることを特徴とする請求項２８に記載のマルチチップパッケージ。
【請求項３０】
一つ以上の周辺ボンドパッドを備える半導体チップであって、
互いに隣接しているセル領域と周辺回路領域とを有する半導体基板と、
前記半導体基板の前記周辺領域の少なくとも一部分の上に形成されるボンドパッド配線パターンと、
前記ボンドパッド配線パターンと前記半導体基板の露出した部分の上に形成される保護膜層と、
前記保護膜層上に位置し、前記ボンドパッド配線パターンと電気的に連結されたパッド再配置パターンと、
前記パッド再配置パターンの上に形成され、前記パッド再配置パターンの一部を露出して前記セル領域の少なくとも一部分の上に位置するボンドパッドを限定する開口部を有する絶縁層と、
を備えることを特徴とする半導体チップ。
【請求項３１】
前記ボンドパッド配線パターンは、半導体チップの表面が外部縁上に位置することを特徴とする請求項３０に記載の半導体チップ。
【請求項３２】
前記パッド再配置パターンの少なくとも一部は、前記半導体基板の前記周辺回路領域から前記半導体基板の前記セル領域へ拡張されることを特徴とする請求項３０に記載の半導体チップ。
【請求項３３】
前記ボンドパッド配線パターンの少なくとも一部は、前記セル領域の少なくとも一部分の上に形成されることを特徴とする請求項３０に記載の半導体チップ。
【請求項３４】
一つ以上の周辺ボンドパッドを備える半導体チップを製造する方法であって、
互いに隣接しているセル領域と周辺回路領域とを有する半導体基板を形成する段階と、
前記半導体基板の一部が露出する間に、前記半導体基板の前記周辺領域の少なくとも一部分の上にボンドパッド配線パターンを形成する段階と、
前記ボンドパッド配線パターンと前記半導体基板の露出した部分の上に保護膜層を形成する段階と、
前記ボンドパッド配線パターンと電気的に連結して前記セル領域の少なくとも一部分の上に位置する少なくとも一つのボンドパッド一部を含むパッド再配置パターンを前記保護膜層上に形成する段階と、
を含むことを特徴とする半導体チップ製造方法。
【請求項３５】
前記パッド再配置パターンの少なくとも一部を露出して前記ボンドパッドを限定する開口部を有する絶縁層を、前記パッド再配置パターンの上に形成する段階をさらに含むことを特徴とする請求項３４に記載の半導体チップ製造方法。
【請求項３６】
前記パッド再配置パターンの少なくとも一部は、前記半導体基板の前記周辺回路領域から前記半導体基板の前記セル領域へ拡張されることを特徴とする請求項３４に記載の半導体チップ製造方法。
【請求項３７】
前記ボンドパッド配線パターンの少なくとも一部は、前記セル領域の少なくとも一部分の上に形成されることを特徴とする請求項３４に記載の半導体チップ製造方法。
【請求項３８】
前記ボンドパッド配線パターンの少なくとも一部は、前記半導体チップの表面の外部縁上に位置することを特徴とする請求項３７に記載の半導体チップ製造方法。
【請求項３９】
多数のポンディンチップが形成されている表面を有するパッケージ基板と、
前記パッケージ基板の表面の上に実装される少なくとも一つの半導体チップと、を備え、
前記半導体チップは、
少なくとも２つの表面を有し、前記表面中少なくとも一つは互いに隣接しているセル領域と周辺回路領域とを含む半導体基板と、
前記半導体基板の前記周辺回路領域の少なくとも一部の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンと電気的に連結し、前記セル領域の少なくとも一部分の上に位置する少なくとも一つのボンドパッドを含むパッド再配置パターンと、
前記パッド再配置パターンの上に形成され、少なくとも一つのボンドパッドを露出させるための少なくとも一つの開口部を有する絶縁層と、
を有することを特徴とする半導体パッケージ。
【請求項４０】
前記ボンドパッド配線パターンは、前記半導体チップの表面の外部縁の上に位置することを特徴とする請求項３９に記載の半導体パッケージ。
【請求項４１】
前記パッド再配置パターンの少なくとも一部は、前記半導体基板の前記周辺回路領域から前記半導体基板の前記セル領域に拡張されることを特徴とする請求項３９に記載の半導体パッケージ。
【請求項４２】
ボンドパッド配線パターンの少なくとも一部は、前記セル領域の少なくとも一部分の上に形成されることを特徴とする請求項３９に記載の半導体パッケージ。
【請求項４３】
前記ボンドパッド配線パターンと前記半導体基板の露出した部分の上に形成される保護膜層をさらに含むことを特徴とする請求項３９に記載の半導体パッケージ。
【請求項４４】
パッケージ基板と、
前記パッケージ基板の上に形成された第１半導体チップと、を備え、
前記第１半導体チップは、
ボンドパッド配線パターンと、
前記ボンドパッド配線パターンと電気的に連結し、少なくとも一つのボンドパッドを有するパッド再配置パターンと、
第１縁端と反対側の第２縁端によって限定される長さを有するポンディンワイヤーであって、前記第１縁端は、前記ボンドパッドと電気的に連結し、少なくとも一つのボンドパッドが位置して前記ポンディンワイヤーの前記長さが、前記ボンドパッド配線パターンと前記第２縁端の間の距離よりさらに小さいポンディンワイヤーと、
を備えることを特徴とする半導体パッケージ。
【請求項４５】
前記第２縁端は、前記パッケージ基板に電気的に連結することを特徴とする請求項４４に記載の半導体パッケージ。
【請求項４６】
前記第１半導体チップの前記ボンドパッドを露出する間、前記第１半導体チップの少なくとも一部の上に形成された第２半導体チップをさらに含むことを特徴とする請求項４４に記載の半導体パッケージ。
【請求項４７】
前記ポンディンワイヤーは、前記第２半導体チップと電気的に連結することを特徴とする請求項４６に記載の半導体パッケージ。
【請求項４８】
前記第２半導体チップは、マイクロプロセッサーであることを特徴とする請求項４６に記載の半導体パッケージ。
【請求項４９】
前記第１半導体チップは、前記ボンドパッド配線パターンの少なくとも一部と前記パッド再配置パターンとの間に位置する保護膜層をさらに備えることを特徴とする請求項４４に記載の半導体パッケージ。
【請求項５０】
多数のポンディンチップが形成されている表面を有するパッケージ基板と、
前記パッケージ基板の表面の上に順次的に実装される３つの半導体チップと、を備え、
中間の半導体チップは、
互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路を有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンと直接に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを有するパッド再配置パターンと、
前記パッド再配置パターンの上に形成される絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、
前記ボンドパッドは、前記絶縁層を通じて露出するパッド再配置パターンに含まれ、
各ポンディンチップは、対応されるボンドパッドと電気的に連結することを特徴とする半導体パッケージ。
【請求項５１】
少なくとも２つの表面を有し、前記表面中少なくとも一つは互いに隣接しているセル領域と周辺回路領域とを含む半導体基板と、前記半導体基板の前記周辺回路領域の少なくとも一部の上に形成されたボンドパッド配線パターンの少なくとも一部と、前記ボンドパッド配線パターンと電気的に連結し、前記セル領域の少なくとも一部分の上に位置する少なくとも一つのボンドパッド一部を含むパッド再配置パターンと、を備える少なくとも一つの半導体チップを獲得する段階と、
前記半導体チップを多数のポンディンチップを有する表面を含むパッケージ基板の上に位置させる段階と、
少なくとも一つのボンドパッドと少なくとも一つのポンディンチップの間に電気的な連結を形成する段階と、
を含むことを特徴とする半導体パッケージ製造方法。
【請求項５２】
前記半導体チップを獲得する段階は、
互いに隣接しているセル領域と周辺回路領域とを含む半導体基板を形成する段階と、
前記半導体基板の一部を露出する間、前記半導体基板の周辺領域の少なくとも一部分の上にボンドパッド配線パターンを形成する段階と、
前記ボンドパッド配線パターンと前記半導体基板の露出した部分の上に保護膜層を形成する段階と、
前記ボンドパッド配線パターンと電気的に連結し、前記セル領域の少なくとも一部分の上に位置するボンドパッドの少なくとも一部を含むパッド再配置パターンを前記保護膜層上に形成する段階と、
を含むことを特徴とする請求項５１に記載の半導体パッケージ製造方法。
【請求項５３】
前記半導体チップを獲得する段階は、少なくとも一つのボンドパッドを露出するための少なくとも一つの開口部を有する絶縁層を形成する段階をさらに含むことを特徴とする請求項５２に記載の半導体パッケージ製造方法。
【請求項５４】
前記パッド再配置パターンの少なくとも一部は、前記半導体基板の前記周辺回路領域から前記半導体基板の前記セル領域に拡張されることを特徴とする請求項５１に記載の半導体パッケージ製造方法。
【請求項５５】
前記ボンドパッド配線パターンの少なくとも一部は、前記セル領域の少なくとも一部分の上に形成されることを特徴とする請求項５１に記載の半導体パッケージ製造方法。
【請求項５６】
前記ボンドパッド配線パターンの少なくとも一部は、前記半導体チップの表面の外部縁の上に位置することを特徴とする請求項５５に記載の半導体パッケージ製造方法。
【請求項５７】
ボンドパッド配線パターンと、前記ボンドパッド配線パターンと電気的に連結し、少なくとも一つのボンドパッド一部を有するパッド再配置パターンと、第１縁端と反対側の第２縁端によって限定される長さを有するポンディンワイヤーであて、前記第１縁端は、前記ボンドパッドと電気的に連結し、少なくとも一つのボンドパッドが位置して前記ポンディンワイヤーの前記長さが前記ボンドパッド配線パターンと前記第２縁端の間の距離よりさらに小さいポンディンワイヤーと、を備える第１半導体チップを獲得する段階と、
前記第１半導体チップを多数のポンディンチップを有する表面を含むパッケージ基板の上に位置させる段階と、
少なくとも一つのボンドパッドと少なくとも一つのポンディンチップ間に電気的な連結を形成する段階と、
を含むことを特徴とする半導体パッケージ製造方法。
【請求項５８】
前記第２縁端は、前記ポンディンチップ中一つと電気的に連結することを特徴とする請求項５７に記載の半導体パッケージ製造方法。
【請求項５９】
前記第１半導体チップの少なくとも一つのボンドパッドを露出する間、前記第１半導体チップの少なくとも一部の上に第２半導体チップを位置させる段階をさらに含むことを特徴とする請求項５７に記載の半導体パッケージ製造方法。
【請求項６０】
前記ポンディンワイヤーは、前記第２半導体チップと電気的に連結することを特徴とする請求項５９に記載の半導体パッケージ製造方法。
【請求項６１】
前記第２半導体チップは、マイクロプロセッサーであることを特徴とする請求項５９に記載の半導体パッケージ製造方法。
【請求項６２】
前記第１半導体チップは、前記ボンドパッド配線パターンの少なくとも一部と前記パッド再配置パターンの間に形成された保護膜層さらに含むことを特徴とする請求項５７に記載の半導体パッケージ製造方法。
【請求項６３】
多数のポンディンチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面の上に実装される２つ以上の半導体チップと、を備え、
前記半導体チップ中少なくとも一つは、
互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路を有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンに直接に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを含むパッド再配置パターンと、
前記パッド再配置パターンの上に形成された絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、
前記ボンドパッドは、前記絶縁層を通じて露出する前記パッド再配置パターンに含まれ、
各ポンディンチップは、対応される前記ボンドパッドに電気的に連結することを特徴とする半導体マルチチップパッケージ。
【請求項６４】
前記２つ以上の半導体チップは、垂直に積層されることを特徴とする請求項６３に記載の半導体マルチチップパッケージ。
【請求項６５】
上部チップは、下部チップのすべてのボンドパッドを覆うことを特徴とする請求項６４に記載の半導体マルチチップパッケージ。
【請求項６６】
上部チップは、下部チップよりさらに小さいことを特徴とする請求項６４に記載の半導体マルチチップパッケージ。
【請求項６７】
前記上部チップは、前記下部チップのパッド再配置パターンの上に位置することを特徴とする請求項６６に記載の半導体マルチチップパッケージ。
【請求項６８】
前記２つ以上の半導体チップは、互いに異なる種類のチップであることを特徴とする請求項６３に記載の半導体マルチチップパッケージ。
【請求項６９】
前記２つ以上の半導体チップ中一つはメモリーチップであり、他の一つのチップは非メモリーチップであることを特徴とする請求項６３に記載の半導体マルチチップパッケージ。
【請求項７０】
前記２つ以上の半導体チップ中一つはフラッシュメモリーであることを特徴とする請求項６３に記載の半導体マルチチップパッケージ。
【請求項７１】
前記ボンドパッド配線パターンと前記半導体基板の露出した部分の上に形成された保護膜層をさらに備えることを特徴とする請求項６３に記載の半導体マルチチップパッケージ。
【請求項７２】
前記２つ以上の半導体チップは、同種のチップであることを特徴とする請求項６３に記載の半導体マルチチップパッケージ。
【請求項７３】
前記２つ以上の半導体チップは、メモリーチップであることを特徴とする請求項７２に記載の半導体マルチチップパッケージ。
【請求項７４】
多数のポンディンチップが形成されている表面を有するパッケージ基板と、前記パッケージ基板の表面に順次的に実装された３つの半導体チップと、を備え、
中間の半導体チップは、
互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路とを有する半導体基板と、
前記半導体基板の上に形成されたボンドパッド配線パターンと、
前記ボンドパッド配線パターンと直接的に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを有するパッド再配置パターンと、
前記パッド再配置パターンの上に形成される絶縁層と、を有し、
前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、
前記ボンドパッドは、前記絶縁層を通じて露出するパッド再配置パターンに含まれることを特徴とする半導体マルチチップパッケージ。
【請求項７５】
２つ以上の半導体チップを獲得する段階であって、第１チップは、互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路とを有する半導体基板と、前記周辺回路領域の少なくとも一部分の上に形成されたボンドパッド配線パターンと、前記ボンドパッド配線パターンと電気的に連結し、前記セル領域の少なくとも一部分の上に位置するボンドパッド一部を有するパッド再配置パターンと、前記パッド再配置パターンの上に形成され、前記パッド再配置パターンの少なくとも一部を露出する開口部を有する絶縁層と、を有する２つ以上の半導体チップを獲得する段階と、
多数のポンディンチップを有する表面を含むパッケージ基板を準備する段階と、
前記パッケージ基板の上に２つ以上の半導体チップを敵層する段階と、
前記第１チップの少なくとも一つのボンドパッドと少なくとも一つのポンディンチップ間に電気的な連結を形成する段階と、
少なくとも第２半導体チップの間に電気的な連結を形成する段階と、
を含むことを特徴とする半導体マルチチップパッケージ製造方法。
【請求項７６】
前記２つ以上の半導体チップは垂直に積層されることを特徴とする請求項７５に記載の半導体マルチチップパッケージ製造方法。
【請求項７７】
上部チップが、下部チップよりさらに小さいことを特徴とする請求項７６に記載の半導体マルチチップパッケージ製造方法。
【請求項７８】
前記上部チップが、前記下部チップのパッド再配置パターンの上に位置することを特徴とする請求項７７に記載の半導体マルチチップパッケージ製造方法。
【請求項７９】
前記２つ以上の半導体チップは、互いに異なる種類のチップであることを特徴とする請求項７５に記載の半導体マルチチップパッケージ製造方法。
【請求項８０】
一つの半導体チップはメモリーチップであり、他の一つのチップは非メモリーチップであることを特徴とする請求項７９に記載の半導体マルチチップパッケージ製造方法。
【請求項８１】
前記２つ以上のチップ中一つは、フラッシュメモリーであることを特徴とする請求項７５に記載の半導体マルチチップパッケージ製造方法。
【請求項８２】
前記第１半導体チップは、前記ボンドパッド配線パターンと前記半導体基板の露出した部分の上に形成された保護膜層をさらに含むことを特徴とする請求項７５に記載の半導体マルチチップパッケージ製造方法。
【請求項８３】
前記２つ以上の半導体チップは、同種のチップであることを特徴とする請求項７５に記載の半導体マルチチップパッケージ製造方法。
【請求項８４】
前記２つ以上の半導体チップは、メモリーチップであることを特徴とする請求項８３に記載の半導体マルチチップパッケージ製造方法。
【請求項８５】
前記上部チップは、前記下部チップの前記ボンドパッドの少なくとも一部の上に位置することを特徴とする請求項８３に記載の半導体マルチチップパッケージ製造方法。
【請求項８６】
多数のポンディンチップを有する表面を備えるパッケージ基板を準備する段階と、
３つの半導体チップを獲得する段階と、
前記パッケージ基板の表面の上に３つの半導体チップを敵層する段階であって、中間の半導体チップは、互いに隣接しているセル領域と周辺回路領域の上に形成された集積回路とを有する半導体基板と、前記半導体基板の上に形成されたボンドパッド配線パターンと、前記ボンドパッド配線パターンと直接的に接触し、前記セル領域の少なくとも一部分の上に位置するボンドパッドを有するパッド再配置パターンと、前記パッド再配置パターンの上に形成される絶縁層と、を備え、前記ボンドパッド配線パターンは、前記周辺回路領域の少なくとも一部分の上に形成され、前記ボンドパッドは、前記絶縁層を通じて露出するパッド再配置パターンに含まれ、前記ボンドパッドと前記ポンディンチップ間および前記３つの半導体チップの間に電気的連結を形成する段階と、
前記パッケージの前記表面と前記３つの半導体チップをカプセル化する段階と、
を含むことを特徴とする半導体マルチチップパッケージ製造方法。