【手続補正書】
【提出日】平成20年5月8日(2008.5.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  集積回路またはデバイス内の、間隔をあけた共通伝導形式の２つの打込み領域を、リバースエンジニアリングを抑制するやり方で相互接続するための偽装相互接続システムであって、
間隔をあけた２つの打込み領域の間に、伝導形式が前記共通伝導形式であり、かつ、前記間隔をあけた２つの領域の間の領域をブリッジする導電チャネルを形成する、集積回路またはデバイス内の第１の打込み領域と、
前記間隔をあけた共通伝導形式の２つの打込み領域の間に配置され、かつ、前記導電チャネルを覆う、集積回路またはデバイス内の相対する伝導形式の第２の打込み領域と
を備えた相互接続システム。
【請求項２】  前記導電チャネルを覆う前記第２打込み領域が、集積回路またはデバイスの主表面に対して直角をなす方向から見た場合に、前記導電チャネルの面積より広い面積を有しており、そして／または、前記間隔をあけた２つの打込み領域が、それぞれ２つの個別電界効果トランジスタ（ＦＥＴ）のソース接点および／またはドレイン接点を形成し、そして／または、前記第２の打込み領域が、前記集積回路またはデバイス内の、導電チャネルが形成されていない領域上に設けられ、そして／または、前記第２の打込み領域が、前記第１の打込み領域の深さよりも浅い深さを有する、請求項１に記載のシステム。
【請求項３】  集積回路またはデバイス内の、間隔をあけた共通伝導形式の複数の打込み領域を相互接続するための偽装相互接続システムであって、
間隔をあけた前記複数の打込み領域のうちの選択された打込み領域をそれぞれ相互接続する複数の相互接続部であって、前記複数の相互接続部の各々が、前記選択された打込み領域の間の領域をブリッジする埋込み導電チャネルを備えるところの相互接続部と、
前記集積回路またはデバイス内の、相対する伝導形式の少なくとも１つの打込み領域であって、相対する伝導形式の前記少なくとも１つの打込み領域が、前記複数の相互接続部の少なくとも大部分を覆うように配置されて、前記複数の相互接続部の前記少なくとも大部分を偽装するところの打込み領域と
を備えた相互接続システム。
【請求項４】  相対する伝導形式の前記少なくとも１つの打込み領域が、集積回路またはデバイスの主表面に対して直角をなす方向から見た場合に、複数の前記導電チャネルのうちの関連する少なくとも１つの総面積より広い面積を有し、そして／または、前記間隔をあけた複数の打込み領域のうちの少なくとも選択された１つが、それぞれ隣接する電界効果トランジスタ（ＦＥＴ）のソース接点および／またはドレイン接点を形成し、そして／または、第２の打込み領域が、前記集積回路またはデバイス内の、導電チャネルが形成されていない領域上に提供され、そして／または、相対する伝導形式の前記少なくとも１つの打込み領域が、前記複数の相互接続部の各々の深さよりも浅い深さを有する、請求項３に記載のシステム。
【請求項５】  集積回路またはデバイス内の共通伝導形式の２つの打込み領域の間の相互接続を提供し、かつ、偽装を施す方法であって、
前記共通伝導形式の第１の領域を打ち込むステップであって、前記第１の領域が、前記２つの打込み領域が形成された、または、形成されるべき位置の間に配置されるところのステップと、
前記共通伝導形式と相対する伝導形式の第２の領域を打ち込むステップであって、前記第２の領域が、少なくとも前記第１の領域を覆い、かつ、前記集積回路またはデバイスの主表面に直角をなし、濃度ピークが、前記第１の打込み領域の濃度ピークよりも半導体デバイスの前記主表面に接近している濃度分布を有しているところのステップと
を含む方法。
【請求項６】  前記第１の領域が、前記第２の領域より大きいエネルギーで打ち込まれ、そして／または、
前記第２の領域が、前記第１の領域の打ち込みに先立って打ち込まれ、そして／または、
前記第１の領域が、前記集積回路またはデバイス内に形成されたトランジスタと関連ある活性領域の打込み時に打ち込まれ、そして／または、
前記活性領域が、ソース領域および／またはドレイン領域であり、かつ、前記トランジスタが、前記集積回路またはデバイス内に形成されたＦＥＴデバイスであり、そして／または、
前記共通伝導形式と相対する伝導形式の第２の領域を打ち込むステップが、前記集積回路またはデバイスの、活性領域間の相互接続が実際には存在しない、見せかけの相互接続である領域に、前記第２の領域を打ち込むことを含む、請求項５に記載の方法。
【請求項７】  集積回路またはデバイス内の、間隔をあけた共通伝導形式の２つのドープ領域を、リバースエンジニアリングを抑制するやり方で相互接続するための埋込み相互接続システムであって、前記集積回路またはデバイスは、複数のトランジスタとして配置された、間隔をあけた複数の領域を有しており、間隔をあけた前記２つのドープ領域の各々が、前記トランジスタのうちの異なる複数のトランジスタにおいて活性領域を形成し、そして、活性領域を形成するところのトランジスタに関して、異なるトランジスタの作用をもたらすところのシステムにおいて、
間隔をあけた前記２つの領域の横に、これらの領域と直接的に接触するように配置された前記集積回路またはデバイスに設けられた第１の領域であって、前記共通伝導形式を有し、そして、間隔をあけた前記２つの領域のための、埋め込まれた導電チャネルを提供するところの第１の領域と、そして、
前記集積回路またはデバイスに設けられた、相対する導電形式の第２の領域であって、前記第１の領域を覆って、前記導電チャネルを隠すところの第２の領域と
を備えた相互接続システム。
【請求項８】  前記第１の領域を覆う前記第２の領域が、集積回路またはデバイスの主表面に対して直角をなす方向から見た場合に、前記第１の領域の面積より広い面積を有しており、そして／または、間隔をあけた前記２つの領域が、それぞれ２つの個別電界効果トランジスタ（ＦＥＴ）のソース接点および／またはドレイン接点を形成し、そして／または、相対する導電形式の前記第２の領域が、前記第１の領域の深さよりも浅い深さを有し、そして／または、間隔をあけた前記２つのドープ領域のうちの第１の領域のトランジスタ作用が、ドレインの作用であり、そして、間隔をあけた前記２つのドープ領域のうちの第２の領域のトランジスタ作用が、ソースの作用である、請求項７に記載の相互接続システム。
【請求項９】  集積回路またはデバイス内の、間隔をあけた共通伝導形式の２つのドープ領域を、リバースエンジニアリングを抑制するやり方で相互接続するための埋込み相互接続システムであって、前記集積回路またはデバイスは、複数のトランジスタとして配置された、間隔をあけた複数の領域を有しており、間隔をあけた前記２つのドープ領域の各々が、前記トランジスタのうちの異なる複数のトランジスタにおいて活性領域を形成するところのシステムにおいて、
間隔をあけた前記２つの領域の横に、これらの領域と直接的に接触するように配置された前記集積回路またはデバイスに設けられた第１の領域であって、前記共通伝導形式を有し、そして、間隔をあけた前記２つの領域のための、埋め込まれた導電チャネルを提供するところの第１の領域と、
前記集積回路またはデバイスに設けられた、相対する導電形式の第２の領域であって、前記第１の領域を覆って、前記導電チャネルを隠すところの第２の領域と、
間隔をあけた共通伝導形式の少なくとも１つの追加の領域であって、間隔をあけた前記２つの領域から間隔をあけて設けられ、前記複数のトランジスタのうちの異なる更に他のトランジスタにおいて活性領域を形成するところの少なくとも１つの追加の領域と、そして、
前記集積回路またはデバイスに設けられた、相対する導電形式の少なくとも１つの領域であって、間隔をあけた前記２つの領域のうちの１つ、および、間隔をあけた共通伝導形式の前記少なくとも１つの追加の領域の横に、これらの領域と直接的に接触するように配置されているところの少なくとも１つの領域とを備え、
間隔をあけた前記２つの領域のうちの１つ、および、間隔をあけた共通伝導形式の前記少なくとも１つの追加の領域が、その間に形成されるべき埋込み導電チャネルを有していないことを特徴とする相互接続システム。
【請求項１０】  集積回路またはデバイス内の、間隔をあけた共通伝導形式の複数の領域を相互接続するための相互接続システムであって、
複数の埋め込まれた細長い導電チャネルであって、その各々が共通伝導形式を有しており、その各々が、間隔をあけた前記複数の領域のうちの選択された複数の領域の横に、これらの領域と直接的に接触するように配置され、その各々が、間隔をあけた前記複数の領域のうちの選択された前記複数の領域間の電気接続をもたらし、その各々が、主軸を有しており、前記主軸が、複数の前記埋め込まれた細長い導電チャネルのうちの相互の細長い導電チャネルに対して平行ではない関係をもって配置されているところの導電チャネルと、
前記集積回路またはデバイス内における、相対する導電形式の少なくとも１つの領域であって、複数の前記埋め込まれた導電チャネルの少なくとも大部分にわたって配置され、複数の前記埋め込まれた導電チャネルの前記少なくとも大部分を偽装するところの少なくとも１つの領域と
を備える相互接続システム。
【請求項１１】  相対する導電形式の前記少なくとも１つの領域が、集積回路またはデバイスの主表面に対して直角をなす方向から見た場合に、複数の前記埋め込まれた導電チャネルのうちの少なくとも１つに対する総面積より広い面積を有しており、そして／または、
間隔をあけた前記複数の領域のうちの少なくとも選択された複数の領域が、それぞれ隣接する複数の個別電界効果トランジスタ（ＦＥＴ）のソース接点および／またはドレイン接点を形成し、そして／または、
相対する導電形式の少なくとも１つの他の領域を備え、相対する導電形式の前記少なくとも１つの他の領域は、間隔をあけた前記複数の領域のうちの更に選択された複数の領域の横に、これらの領域と直接的に接触するように配置され、間隔をあけた前記複数の領域のうちの前記更に選択された複数の領域は、複数の前記埋め込まれた導電チャネルのうちの１つによっては電気的に接続されておらず、そして／または、
相対する導電形式の前記少なくとも１つの領域は、複数の前記埋め込まれた導電チャネルの各々の深さよりも浅い深さを有する、請求項１０に記載の相互接続システム。
【請求項１２】 集積回路またはデバイス内の、間隔をあけた共通伝導形式の２つの打込み領域を、リバースエンジニアリングを抑制するやり方で相互接続するための偽装相互接続システムであって、
間隔をあけた２つの打込み領域の間に、伝導形式が前記共通伝導形式であり、かつ、前記間隔をあけた２つの領域の間の領域をブリッジする導電チャネルを形成する、集積回路またはデバイス内の第１の打込み領域と、
共通伝導形式および他の相対する伝導形式の双方に対応するドーパントを含むように、前記第１の打込み領域の一部に打ち込まれる第２の打込み領域であって、前記間隔をあけた共通伝導形式の２つの打込み領域の間に配置され、かつ、前記導電チャネルを覆うところの第２の打込み領域と
を備えた相互接続システム。
【請求項１３】  集積回路またはデバイス内の、間隔をあけた共通伝導形式の２つの活性領域の間の相互接続を提供し、かつ、偽装を施す方法であって、
間隔をあけた前記活性領域と電気的に接続された、共通伝導形式の第１の領域を形成するステップと、
前記共通伝導形式と相対する伝導形式を有し、少なくとも前記第１の領域を覆う第２の領域を形成することによって前記第１の領域を偽装するステップと
を含む方法。
【請求項１４】  前記第１の領域を形成する前に、間隔をあけた前記活性領域を形成し、そして／または、
前記第１の領域を形成した後に、間隔をあけた前記活性領域を形成し、そして／または、
間隔をあけた前記活性領域を前記第１の領域と同時に形成し、
前記第１の領域および前記第２の領域を打込みによって形成し、前記第２の領域は、集積回路またはデバイスの主表面に対して直角をなす濃度分布を有し、濃度ピークが、前記第１の領域の濃度ピークよりも、前記集積回路またはデバイスの主表面に近接しており、そして／または、
前記第１の領域を、前記第２の領域より大きいエネルギーで打ち込み、そして／または、
前記第１の領域を打込む前に、前記第２の領域を打込み、そして／または、
前記集積回路またはデバイスに形成された複数のトランジスタと関連ある複数の活性領域の打込み中に、前記第１の領域を打込み、そして／または、
前記活性領域は、ソース領域および／またはドレイン領域であり、そして、前記トランジスタは、前記集積回路またはデバイスに形成された電界効果トランジスタ（ＦＥＴ）であり、そして／または、
前記共通伝導形式と相対する伝導形式の第２領域を形成する前記ステップは、
活性領域間がもっともらしく相互接続されているが、実際には相互接続されていないところの、前記集積回路またはデバイスの複数の領域に前記第２の領域を形成することを含み、そして／または、
間隔をあけた前記活性領域、前記第１の領域、および、前記第２の領域のうちの少なくとも１つを、拡散によって形成し、そして／または、
間隔をあけた前記活性領域の各々が前記集積回路内の、間隔をあけた個々の半導体デバイスと関連付けられている、請求項１３に記載の方法。
【請求項１５】  半導体デバイス内に配置された２つの活性領域の横に、これらの領域と直接的に接触するように配置された前記半導体デバイス内に、導電チャネルを設けるステップであって、前記導電チャネルおよび前記２つの活性領域が、同一の伝導形式を有するところのステップと、
少なくとも前記導電チャネルを覆い、相対する導電形式を有する偽装領域を形成することによって、前記導電チャネルを、リバースエンジニアから隠すステップと
を含む、リバースエンジニアを混乱させる方法。
【請求項１６】  前記導電チャネルおよび前記偽装領域を、打込みによって形成し、前記偽装領域は、前記半導体デバイスの主表面に直角をなし、濃度ピークが、前記導電チャネルの濃度ピークよりも前記半導体デバイスの前記主表面に接近している濃度分布を有しており、そして／または、
前記導電チャネルが、前記偽装領域より大きいエネルギーで打ち込まれ、そして／または、
前記偽装領域が、前記導電チャネルの打ち込みに先立って打ち込まれ、そして／または、
前記導電チャネルが、集積回路またはデバイス内に形成されたトランジスタと関連ある活性領域の打込み時に打ち込まれ、そして／または、
前記活性領域が、ソース領域および／またはドレイン領域であり、かつ、前記トランジスタが、前記半導体デバイス内に形成されたＦＥＴデバイスであり、そして／または、
共通伝導形式と相対する伝導形式の少なくとも１つの追加の領域を設けるステップであって、前記少なくとも１つの追加の領域は、前記２つの活性領域の横に、これらの領域と直接的に接触するように配置され、前記２つの活性領域は、電気的に接続されておらず、そして／または、
少なくとも前記２つの活性領域、前記導電チャネル、または、前記偽装領域を、拡散によって形成し、そして／または、
前記偽装領域もまた、前記半導体デバイスの複数の部分に形成して、前記偽装領域の下方に形成された、導電チャネルを有しない、前記半導体デバイスの複数の部分を前記偽装領域で覆い、そして／または、
導電チャネルを設ける前記ステップは、前記半導体デバイス内に複数の導電チャネルを設けることを含み、前記複数の導電チャネルは、前記半導体デバイス内に配置された関連ある複数の活性領域の横に、、これらの領域と直接的に接触するように配置されており、前記複数の導電チャネルは、それらと関連ある複数の活性領域と同一の伝導形式を有しており、そして／または、
前記偽装領域は、複数の前記導電チャネルを多い、そして、前記半導体デバイスの複数の部分に付加的に形成されて、前記偽装領域が、前記偽装領域の下方に形成された、導電チャネルを有しない、前記半導体デバイスの複数の部分を覆い、そして／または、
前記２つの活性領域の各々が、前記集積回路内の、間隔をあけた個々の半導体デバイスと関連している、
請求項１５に記載の方法。
【請求項１７】  集積回路またはデバイス内の、間隔をあけた第１の伝導形式の２つの活性領域の間の相互接続を提供し、かつ、偽装を施す方法であって、
間隔をあけた前記活性領域と電気的に接続され、前記２つの活性領域の形成後に形成された、前記第１の伝導形式の第１の領域を形成するステップと、
前記第１の伝導形式と相対する伝導形式を有し、少なくとも前記第１の領域を覆う第２の領域を形成することによって前記第１の領域を偽装するステップと
を含む方法。