(57)【要約】  レーザーアニールを用いて形成されたＰＮ接合の接合リーク電流を抑制することと、不純物の活性化率を高くすることを両立できる半導体装置の製造方法を提供する。  半導体装置の製造方法において、半導体基板の所定の領域に不純物が所定量導入されて活性化されＰＮ接合が形成される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、前記不純物を導入した所定の領域が活性化される活性化工程を有し、両工程が複数回繰り返されて、最後に不純物が導入された不純物導入工程では前記所定の領域がレーザーアニール法のみで活性化されることを特徴とする。レーザーアニールを用いて形成されたＰＮ接合の接合リーク電流を抑制することと、不純物の活性化率を高くすることをバランスよく両立させることができる
2007108494.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、
半導体基板の所定の領域に不純物が所定量導入されて活性化されＰＮ接合が形成される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、
前記不純物を導入した所定の領域が活性化される活性化工程を有し、
両工程が複数回繰り返されて、最後に不純物が導入された不純物導入工程では前記所定の領域がレーザーアニール法で活性化されることを特徴とする半導体装置の製造方法。
【請求項２】
半導体装置の製造方法において、
半導体基板の所定の領域に不純物が所定量導入されて活性化されＰＮ接合が形成される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、
前記不純物を導入した所定の領域が活性化される活性化工程を有し、
両工程が２回繰り返されて、最後に不純物が導入された不純物導入工程では前記所定の領域がレーザーアニール法で活性化されることを特徴とする半導体装置の製造方法。
【請求項３】
最後に導入される不純物の前記活性化工程を除いて、不純物の前記活性化工程が前記レーザーアニール方法に加えて前記レーザーアニール法以外の活性化法を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
最後に導入する不純物の前記活性化工程を除いて、不純物の活性化工程はＲＴＡ方法を用いて活性化されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
不純物の導入工程がイオン注入法で導入されることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体装置がＭＩＳＦＥＴである半導体装置の製造方法において、前記製造方法が、Ｓ／Ｄエクステンション電極領域を先に形成する工程と、その後に深いＳ／Ｄ電極領域を形成する工程とを有する通常Ｓ／Ｄプロセスであり、前記２つの電極領域のうち、前記深いＳ／Ｄ電極領域に用いられることを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
半導体装置がＭＩＳＦＥＴである半導体装置の製造方法において、前記製造方法が、Ｓ／Ｄエクステンション電極領域を先に形成する工程と、その後に深いＳ／Ｄ電極領域を形成する工程とを有する通常Ｓ／Ｄプロセスであり、前記２つの電極領域のうち、前記Ｓ／Ｄエクステンション電極領域に用いられることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
半導体装置がＭＩＳＦＥＴである半導体装置の製造方法において、前記製造方法が、深いＳ／Ｄ電極領域を先に形成する工程と、その後にＳ／Ｄエクステンション電極領域を形成する工程とを有しする逆転Ｓ／Ｄプロセスであり、前記２つの電極領域のうち、前記深いＳ／Ｄ電極領域に用いられることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体装置がＭＩＳＦＥＴである半導体装置の製造方法において、前記製造方法が、深いＳ／Ｄ電極領域を先に形成する工程と、その後にＳ／Ｄエクステンション電極領域を形成する工程とを有する逆転Ｓ／Ｄプロセスであり、前記２つの電極領域のうち、前記Ｓ／Ｄエクステンション電極領域に用いられることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、接合の急峻さを緩和することで接合リーク電流を低減させるとともに、不純物の全体の活性化率を向上させることで、電極の層抵抗を減少させられる半導体装置の製造方法に関する。
【背景技術】
【０００２】
本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用され或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照することでそれらの全ての説明を組入れる。【０００３】
近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの微細化を進めていく上で重要な、浅接合を形成するために、不純物を活性化する際に、従来のＲＴＡ（Rapid Thermal Annealing）のかわりに、アニール時間がミリ秒オーダーの極短時間アニールを採用する試みが広がっている。極短時間アニールの例としては、特許文献１に示されるようなフラッシュランプアニール、特許文献２に示されるようなレーザーアニールがある。【０００４】
この中でも、レーザーアニールは、特許文献３に示されるように、古くからの技術であるが、以前は、そのアニール温度をＳｉの融点より高くして、Ｓｉを溶融させるものが主流であった。しかしながら、Ｓｉを溶融させると、ゲート電極が変形してしまうなどの問題があり、ＣＭＯＳトランジスタの作製には、不向きであった。【０００５】
そこで、近年、レーザーアニールは、アニール温度をＳｉの融点よりやや低い温度とし、Ｓｉを溶融させないタイプが主流となりつつある。現在、ＣＭＯＳトランジスタの作製に用いることが検討されている、Ｓｉを溶融させないタイプのレーザーアニールは、（１）アニール時間がミリ秒オーダーの極短時間アニールであるため拡散レスであり、（２）アニール温度をＳｉの融点よりやや低い温度まで上昇させるので、不純物の固溶限が上昇し、ＲＴＡに比較すると、不純物の高活性化が可能、（３）基板の一部分のみアニールするので、フラッシュランプアニールに比較すると、基板損傷の可能性が小さい、という利点を持つ。【０００６】
特許文献２には、このようなレーザーアニールをＣＭＯＳトランジスタの作製に用いたプロセスで、代表的な２つのプロセスが述べられている。【０００７】
その１つは、通常Ｓ／Ｄ（Source/Drain）プロセスの不純物の活性化にレーザーアニールを用いたもので、特許文献２の実施の形態１、２、３、５に述べられたプロセスがこれに相当する。通常Ｓ／Ｄプロセスとは、例えば特許文献２の図１に見られるように、ＣＭＯＳトランジスタのＳ／Ｄエクステンション電極、深いＳ／Ｄ電極の不純物を、この順番でドーピングして形成するものである。通常Ｓ／Ｄプロセスは、ＣＭＯＳトランジスタの最も一般的な形成方法であり、工程数が、後述の逆転Ｓ／Ｄプロセスに比べて少なくなる。特許文献２には、通常Ｓ／Ｄプロセスの不純物の活性化にレーザーアニールを用いる例が記述されており、レーザーアニールで、Ｓ／Ｄエクステンション電極の不純物と深いＳ／Ｄ電極の不純物をまとめて最後に一度に活性化させる方法が開示されている。【０００８】
もう１つは、逆転Ｓ／Ｄプロセスの不純物の活性化にレーザーアニールを用いたもので、特許文献２の実施の形態４に述べられたプロセスがこれに相当する。逆転Ｓ／Ｄプロセスとは、例えば特許文献２の図２１に見られるように、まずダミーのサイドウォールを形成し、深いＳ／Ｄ電極をドーピングする、その後、ダミーサイドウォールを除去して、Ｓ／Ｄエクステンション電極をドーピングするものである。ドーピングして、Ｓ／Ｄエクステンション電極と深いＳ／Ｄ電極を形成する順番が、通常のＣＭＯＳトランジスタの作製工程とは、逆であるので、逆転Ｓ／Ｄプロセス（または、反転Ｓ／Ｄプロセス）と呼ばれる。逆転Ｓ／Ｄプロセスは、前述の通常Ｓ／Ｄプロセスに比べて、工程数は多くなるが、Ｓ／Ｄエクステンション電極に加わる熱負荷を小さくすることが可能なため、Ｓ／Ｄエクステンション電極の浅接合化に有利なプロセスである。特許文献２の実施の形態４には、逆転Ｓ／Ｄプロセスの不純物の活性化にレーザーアニールを用いる例が記述されており、レーザーアニールで、Ｓ／Ｄエクステンション電極の不純物と深いＳ／Ｄ電極の不純物をまとめて最後に一度に活性化する、もしくは、深いＳ／Ｄ電極は、イオン注入後１０５０℃で１秒程度のアニール処理を行い先に活性化させておき、その後、Ｓ／Ｄエクステンション注入後にレーザーアニールを行って、Ｓ／Ｄエクステンション電極の不純物を活性化させる方法が開示されている。【０００９】
【特許文献１】特開２００５−１４２３４４号公報
【特許文献２】特開２００５−３０２８８３号公報
【特許文献３】特開平６−５５３６号公報
【特許文献４】特開平６−６９１４９号公報
【特許文献５】特開２００１−１７６９８６号公報
【非特許文献１】２００４年１２月、インターナショナル・エレクトロン・デバイス    ・ミーティング２００4、テクニカル・ダイジェスト  第９７５−９７８頁(Internat    ional Electron DevicesMeeting 2004, Technical Digest, P975-978)
【非特許文献２】２００４年６月、２００４シンポジウム・オン・ブイエルエスアイ・テクノロジー・ダイジェスト・オフ・テクニカル・ペーパーズ  第９２−９３頁(2004 Symposium on VLSI Technology Digest ofTechnical Papers, P92-93)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に開示された半導体装置の製造方法、すなわち、対象とする電極のすべての不純物を、レーザーアニール単独でまとめて活性化する方法（以下、本明細書では、第１の製造方法と呼ぶ）には、問題がある。【００１１】
その問題点は、レーザーアニールで活性化された不純物からなるＰＮ接合の接合リーク電流増加の問題である。レーザーアニールで形成されたＰＮ接合の場合、レーザーアニールがミリ秒オーダーの極短時間アニールであるため、イオン注入時に発生した欠陥を回復しきれない可能性があることが、非特許文献１で指摘されている。欠陥がＰＮ接合の接合界面近くに存在すると、通常のリーク成分の他に、これらの欠陥を介したリーク電流が流れ、接合リーク電流が増加してしまう。また、このような欠陥未回復の問題の他に、レーザーアニールで形成されたＰＮ接合は、レーザーアニールが拡散レスであるという特徴を有するため、接合界面が従来のＲＴＡで形成されたＰＮ接合の接合界面に比べて、急峻になり、この結果、リーク電流が増加してしまう。【００１２】
このような接合リーク電流増加の問題に対する解決法としては、Ｓ／Ｄエクステンション電極や深いＳ／Ｄ電極にドーピングされた不純物を活性化する際に、その活性化をレーザーアニール単独でなく、従来のＲＴＡなどのアニール技術とレーザーアニールを組み合わせて行うことが、既に提案されている。例えば、非特許文献２には、通常Ｓ／ＤプロセスでＲＴＡとレーザーアニールを組み合わせて、Ｓ／Ｄエクステンション電極と深いＳ／Ｄ電極の不純物を活性化する方法が開示されている。また特許文献４には、通常Ｓ／Ｄプロセスで深いＳ／Ｄ電極にドーピングされた不純物を、電気炉による低温アニールとレーザーアニールを組み合わせて活性化する方法が開示されている。【００１３】
しかし、このような方法、すなわち、対象とする電極のすべての不純物を、従来のＲＴＡなどのアニール技術とレーザーアニールの組み合わせでまとめて活性化する方法（以下、本明細書では、第２の製造方法と呼ぶ）にも、問題がある。それは、このような方法を用いると、確かに接合リーク電流は減少するが、レーザーアニールの有する、不純物の高活性化という利点を阻害してしまうことである。非特許文献１には、レーザーアニールとＲＴＡを組み合わせて活性化を行った場合の不純物の活性化率は、レーザーアニール単独で活性化を行った場合の不純物の活性化率より、低くなることがシミュレーションで示されている。【００１４】
以上、説明してきたように、従来提案されている方法（第１の製造方法と第２の製造方法）では、レーザーアニールを用いて形成されたＰＮ接合の接合リーク電流を抑制することと、不純物の活性化率を高くすることが、両立できていなかった。【００１５】
本発明の目的は、レーザーアニールを用いて形成されたＰＮ接合の接合リーク電流を抑制することと、不純物の活性化率を高くすることを両立させる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明に係る半導体装置の製造方法は、半導体装置の製造方法において、半導体基板の所定の領域に不純物が所定量導入されて活性化されＰＮ接合が形成される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、前記不純物を導入した所定の領域が活性化される活性化工程を有し、両工程が複数回繰り返されて、最後に不純物が導入された不純物導入工程では前記所定の領域がレーザーアニール法で活性化されることを特徴とする。【００１７】
また、本発明に係る半導体装置の製造方法は、半導体装置の製造方法において、半導体基板の所定の領域に不純物が所定量導入されて活性化されＰＮ接合が形成される際に、所定の領域に所定量の不純物が導入される不純物導入工程と、前記不純物を導入した所定の領域が活性化される活性化工程を有し、両工程が２回繰り返されて、最後に不純物が導入された不純物導入工程では前記所定の領域がレーザーアニール法で活性化されることを特徴とする。【００１８】
さらに、最後に導入される不純物の前記活性化工程を除いて、不純物の前記活性化工程が前記レーザーアニール方法に加えて前記レーザーアニール法以外の活性化法を含んでもよい。【００１９】
加えて、最後に導入する不純物の前記活性化工程を除いて、不純物の活性化工程はＲＴＡ方法を用いて活性化されてもよい。【００２０】
続いて、不純物の導入工程がイオン注入法で導入されてもよい。【００２１】
次に、半導体装置がＭＩＳＦＥＴである半導体装置の製造方法において、前記製造方法が、Ｓ／Ｄエクステンション電極領域を先に形成する工程と、その後に深いＳ／Ｄ電極領域を形成する工程とを有する通常Ｓ／Ｄプロセスであり、前記２つの電極領域のうち深いＳ／Ｄ電極領域に用いてもよい。【００２２】
一方、半導体装置がＭＩＳＦＥＴである半導体装置の製造方法において、前記製造方法が、Ｓ／Ｄエクステンション電極領域を先に形成する工程と、その後に深いＳ／Ｄ電極領域を形成する工程とを有する通常Ｓ／Ｄプロセスであり、前記２つの電極領域のうち前記Ｓ／Ｄエクステンション電極領域に用いてもよい。【００２３】
また、半導体装置がＭＩＳＦＥＴである半導体装置の製造方法において、前記製造方法が、深いＳ／Ｄ電極領域を先に形成する工程と、その後にＳ／Ｄエクステンション電極領域を形成するとを有する逆転Ｓ／Ｄプロセスであり、前記２つの電極領域のうち前記深いＳ／Ｄ電極領域に用いてもよい。【００２４】
さらに、半導体装置がＭＩＳＦＥＴである半導体装置の製造方法において、前記製造方法が、深いＳ／Ｄ電極領域を先に形成する工程と、その後にＳ／Ｄエクステンション電極領域を形成する工程とを有する逆転Ｓ／Ｄプロセスであり、前記２つの電極領域のうち前記Ｓ／Ｄエクステンション電極領域に用いてもよい。【００２５】
［発明の特徴］
本発明の半導体装置の製造方法は、半導体基板の所定の領域に不純物を所定量導入して活性化しＰＮ接合を形成する際に、所定の領域に導入する所定量の不純物を２回にわけて導入し、その所定量の不純物のうち任意の割合の不純物を最初に導入する工程と、その不純物をＲＴＡで活性化する工程と、残りの割合の不純物を２回目に導入する工程と、２回目に導入した不純物をレーザーアニール単独で活性化する工程を有することを特徴とする。【００２６】
［作用］
最初に導入した不純物は、まずＲＴＡで活性化され、次に、残りの不純物を活性化するときにレーザーアニールされる。すなわち、最初に導入した不純物は、結果的にＲＴＡとレーザーアニールの組み合わせで活性化される。一方、２回目に導入された不純物は、レーザーアニール単独で活性化される。本発明の方法で形成されたＰＮ接合の接合境界は、２回目に導入しレーザーアニール単独で活性化を行った不純物の分布から決定されるのではなく、先に導入しＲＴＡとレーザーアニールの組み合わせで活性化した不純物の分布によって定まる（ＲＴＡの分だけ、熱の負荷を多く受けていて、深いところまで拡散するため）。したがって、従来手法の、対象とする電極のすべての不純物をレーザーアニール単独で活性化する方法（第１の製造方法）で形成されたＰＮ接合にくらべて、接合は急峻ではなくなる（第１の理由）。また、本発明では、最初に導入した不純物に対しては、まずＲＴＡが行われるので、この不純物の導入時（イオン注入時）に発生した欠陥は回復される（第２の理由）。２回目に導入した不純物に対してはレーザーアニール単独で活性化するため、この不純物の導入時（イオン注入時）に発生した欠陥は回復しきれないが、これらの欠陥の存在する位置が、ＲＴＡとレーザーアニールの組み合わせで活性化される不純物の分布から決まっている接合境界から離れたところに位置するため、リーク電流に対する寄与は小さくなる（第３の理由）。以上の３つの理由から、対象とする電極のすべての不純物をレーザーアニール単独で活性化する方法（第１の製造方法）で形成されたＰＮ接合に比較して、本発明の方法で形成されたＰＮ接合の接合リーク電流は減少する。また、不純物をトータルで見た場合の活性化率は、ある割合の不純物をレーザーアニール単独で活性化しているため、この不純物が高活性化する部分が効いて、従来手法の、対象とする電極のすべての不純物をＲＴＡとレーザーアニールの組み合わせで活性化する方法（第２の製造方法）より、不純物の活性化率は高くなる。
【発明の効果】
【００２７】
本発明によれば、レーザーアニールを用いて形成されたＰＮ接合の接合リーク電流を抑制することと、不純物の活性化率を高くすることをバランスよく両立させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態の半導体装置の製造方法を示すＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ａ）は、素子分離構造２を作製後の状態、（ｂ）は、ゲート絶縁膜５とゲート電極層６を形成後の状態、（ｃ）は、リソグラフィーを行って、ｎ型ＦＥＴのゲート電極層に、イオン注入によるプレドーピングを行う工程、（ｄ）は、リソグラフィーを行ってｐ型ＦＥＴのゲート電極層に、イオン注入によるプレドーピングを行う工程、（ｅ）は、ゲートエッチングにより、ｎ型ＦＥＴのゲート電極７とｐ型ＦＥＴのゲート電極８を作製した後の状態、（ｆ）ゲートサイドウォール９を形成後の状態を示している。
【図２】本発明の第１の実施の形態の半導体装置の製造方法を示すＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ｇ）は、リソグラフィーを行って、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、１回目のイオン注入で１／２の不純物を導入する工程、（ｈ）は、リソグラフィーを行って、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１を形成するために、１回目のイオン注入で１／２の不純物を導入する工程、（ｉ）は図２（ｇ）、（ｈ）で導入した不純物をＲＴＡで活性化する工程、（ｊ）は、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０の残り１／２の不純物を２回目のイオン注入で導入する工程であり、（ｋ）は、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１の残り１／２の不純物を２回目のイオン注入で導入する工程であり、（ｌ）は、図２（ｊ）、（ｋ）で導入した不純物をレーザーアニールで活性化する工程を示している。
【図３】本発明の第１の実施の形態の半導体装置の製造方法を示すＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ｍ）は、ゲートサイドウォール９の除去工程、（ｎ）は、リソグラフィーを行って、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、イオン注入を行う工程、（ｏ）は、リソグラフィーを行って、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、イオン注入を行う工程、（ｐ）は、図３（ｎ）、（ｏ）で導入した不純物をレーザーアニールで活性化する工程、（ｑ）は、ゲートサイドウォール（第２のゲートサイドウォール）１４の作製工程、（ｒ）は、シリサイド１５の作製工程を示している。
【図４】本発明の第２の実施の形態の半導体装置であるＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ｊ）は、ゲートサイドウォール９の除去工程、（ｋ）は、リソグラフィーを行って、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、１回目のイオン注入で１／２の不純物を導入する工程、（ｌ）は、リソグラフィーを行って、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、１回目のイオン注入で１／２の不純物を導入する工程、（ｍ）は、図４（ｋ）、（ｌ）で導入した不純物をＲＴＡで活性化する工程、（ｎ）は、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２の残り１／２の不純物をイオン注入で導入する工程、（ｏ）は、ｐ型ＦＥＴのＳ／Ｄエクステンション電極１３の残り１／２の不純物をイオン注入で導入する工程を示している。
【図５】本発明の第２の実施の形態の半導体装置であるＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ｐ）は、図４（ｎ）、（ｏ）で導入した不純物をレーザーアニールで活性化する工程、（ｑ）は、ゲートサイドウォール（第２のゲートサイドウォール）１４を形成する工程、（ｒ）は、深いＳ／Ｄ電極に、シリサイド１５を形成する工程を示している。
【図６】本発明の第３の実施の形態の半導体装置であるＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ｆ）は、リソグラフィーを行って、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、１回目のイオン注入で１／２の不純物を導入する工程、（ｇ）は、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、１回目のイオン注入で１／２の不純物を導入する工程、（ｈ）は、図６（ｆ）、（ｇ）で導入した不純物をＲＴＡで活性化する工程、（ｉ）は、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２の残り１／２の不純物をイオン注入する工程、（ｊ）ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３の残り１／２の不純物をイオン注入する工程、（ｋ）は、レーザーアニールにより、図６（ｉ）、（ｊ）で導入した不純物を活性化する工程を示している。
【図７】本発明の第３の実施の形態の半導体装置であるＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ｌ）は、ゲートサイドウォール（第１のゲートサイドウォール）９の作製工程、（ｍ）は、リソグラフィーを行って、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、イオン注入を行う工程、（ｎ）は、リソグラフィーを行って、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、イオン注入を行う工程、（ｏ）は、レーザーアニールにより、図７（ｍ）、（ｎ）で導入した不純物を活性化する工程、（ｐ）は、深いＳ／Ｄ電極に、シリサイド１５を形成する工程を示している。
【図８】本発明の第４の実施の形態の半導体装置であるＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ｆ）は、リソグラフィーを行って、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、イオン注入を行う工程、（ｇ）は、リソグラフィーを行って、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、イオン注入を行う工程、（ｈ）は、ゲートサイドウォール（第１のゲートサイドウォール）９の作製工程、（ｉ）は、リソグラフィーを行って、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、１回目のイオン注入で１／２の不純物を導入する工程、（ｊ）は、リソグラフィーを行って、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１を形成するために、１回目のイオン注入で１／２の不純物を導入する工程を示している。
【図９】本発明の第４の実施の形態の半導体装置であるＭＩＳＦＥＴの製造工程の各段階の状態を示す縦断面図であり、（ｋ）は、ＲＴＡにより、図８（ｉ）、（ｊ）で導入した不純物を活性化させる工程、（ｌ）は、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０の残り１／２の不純物をイオン注入する工程、（ｍ）は、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１の残り１／２の不純物をイオン注入する工程、（ｎ）は、レーザーアニールにより、図９（ｌ）、（ｍ）で導入した不純物を活性化させる工程、（ｏ）は、深いＳ／Ｄ電極に、シリサイド１５を形成する工程を示している。
【符号の説明】
【００２９】
１  Ｓｉ基板
２  素子分離構造
３  ｐウェル
４  ｎウェル
５  ゲート絶縁膜
６  ゲート電極層
７  ｎ型ＦＥＴのゲート電極
８  ｐ型ＦＥＴのゲート電極
９  ゲートサイドウォール（第１のゲートサイドウォール）
１０  ｎ型ＦＥＴの深いＳ／Ｄ電極領域
１１  ｐ型ＦＥＴの深いＳ／Ｄ電極領域
１２  ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域
１３  ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域
１４  ゲートサイドウォール（第２のゲートサイドウォール）
１５  シリサイド
１６  ランプ光
１７  レーザー光
１８  レジストマスク
【発明を実施するための最良の形態】
【００３０】
［発明の第１の実施の形態］
次に、本発明の第１の実施の形態の製造方法について図面を参照して詳細に説明する。【００３１】
図１から図３は、本発明のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造工程の各段階の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、２つのＭＩＳＦＥＴが示されているが、左側がｎ型のＭＩＳＦＥＴ、右側がｐ型のＭＩＳＦＥＴである。本発明の第１の実施形態は、逆転Ｓ／Ｄプロセスで形成されるＭＩＳＦＥＴの深いＳ／Ｄ電極に、本発明に特徴的な製造方法を用いた例である。【００３２】
まず、最初に、図１（ａ）に示すように、Ｓｉ（シリコン）基板１上に、素子分離構造２を作製する。この際には、ＭＩＳＦＥＴの素子分離を作製する際の一般的な手法であるＳＴＩ（Shallow Trench Isolation）法を用いる。ないしはＬＯＣＯＳ（Local Oxidation of Silicon）法を用いてもよい。なお、本発明は、通常、Ｓｉ（１００）面を用いることを想定しているが、基板の面方位には限定されないので、Ｓｉ（１１０）面などの異なる面を有するＳｉ基板を用いてもよい。またＳＯＩ（Silicon on Insulator）基板やＳＧＯＩ（Silicon Germanium on Insulator）基板でもかまわない。素子分離構造２を作製した後は、リソグラフィーを行って、ｎ型のＦＥＴ（Field Effect Transistor）となる領域に、ｐウェル注入を行ってｐウェル３を形成し、さらにｎ型ＦＥＴのしきい値調整用のイオン注入を行う。例えば、ｐウェル注入として、１価のＢをエネルギー１５０ｋｅＶで８×１０１２ｃｍ−２注入する。また、しきい値調整用のイオン注入として、１価のＢを１５ｋｅＶで８×１０１２ｃｍ−２イオン注入する。注入後には、レジストマスクを剥離し、再びリソグラフィーを行って、ｐ型のＦＥＴとなる領域に、ｎウェル注入を行ってｎウェル４を形成し、さらにｐ型ＦＥＴのしきい値調整用のイオン注入を行う。例えば、１価のＰをエネルギー３５０ｋｅＶで１．５×１０１３ｃｍ−２注入する。また、しきい値調整用のイオン注入として、１価のＡｓを８０ｋｅＶで２．５×１０１２ｃｍ−２イオン注入する。その後、レジストマスクを剥離すると、図１（ａ）の断面形状となる。【００３３】
次に、図１（ｂ）に示すように、Ｓｉ（シリコン）基板１上にゲート絶縁膜５とゲート電極層６を作製する。例えばゲート絶縁膜５として、膜厚１．２ｎｍの酸窒化膜を形成する。ゲート絶縁膜５としては、この他に、酸化膜、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮなどのいわゆるＨｉｇｈ−ｋ膜などを使用してもよい。ゲート絶縁膜５の形成後は、ゲート電極材料を堆積させる。例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ポリシリコン１５０ｎｍを堆積させる。ゲート電極層６の材料としては、ポリＳｉの他に、ポリＳｉＧｅ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどの金属、ＮｉＳｉ等を用いたフルシリサイドなどを用いることもできる。また、これらの材料の積層構造としてもよい。本実施形態では、以後、ゲート電極材料をポリＳｉであるとして、説明していく。【００３４】
その後、図１（ｃ）、（ｄ）に示されるように、ゲート電極材料にプリドーピングを行う。まず、図１（ｃ）に示すように、リソグラフィーを行い、ｎ型ＦＥＴのゲート電極７となる領域に、プレドーピングを行う。プレドーピングは、例えば、１価のＰをエネルギー８ｋｅＶで５×１０１５ｃｍ−２注入することで行う。その後、レジストマスク１８を剥離し、再びリソグラフィーを行って、図１（ｄ）に示すように、ｐ型ＦＥＴのゲート電極８となる領域に、プレドーピングを行う。このプレドーピングは、例えば、１価のＢをエネルギー２ｋｅＶで５×１０１５ｃｍ−２注入することで行う。注入後、レジストマスク１８を剥離する。【００３５】
プレドーピング後は、リソグラフィーを行い、レジストマスクにＨＢｒ／Ｏ２系のガスを用いて、ゲート電極層６のエッチングを行う。エッチング後、レジストマスクを剥離する。そうすると、図１（ｅ）に示すように、ｎ型ＦＥＴのゲート電極７、ｐ型ＦＥＴのゲート電極８が形成された状態となる。【００３６】
この後、図１（ｆ）に示すように、ゲートサイドウォール（第１のゲートサイドウォール）９を作製する。それにはまず、ゲートサイドウォール９となる絶縁膜を堆積させる。例えば、窒化膜５０ｎｍを堆積させる。その後、ゲートサイドウォール絶縁膜として堆積させた材料をエッチバックし、ゲートサイドウォール９を形成する。なお、ゲートサイドウォール絶縁膜としては、酸化膜を用いてもよく、酸化膜と窒化膜の積層膜を用いることも可能である。【００３７】
次に、図２（ｇ）〜（ｌ）に示すように、深いＳ／Ｄ電極領域の形成と活性化を行う。本実施形態は、逆転Ｓ／Ｄプロセスであるので、Ｓ／Ｄエクステンション電極領域の形成に先立って、深いＳ／Ｄ電極領域の形成を行う。本発明に特徴的な手法は、本実施形態では、この深いＳ／Ｄ電極領域の形成とその活性化に用いられる。【００３８】
まず、図２（ｇ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７、ゲートサイドウォール９をマスクにして、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、イオン注入を行う。例えば、１価のＡｓをエネルギー１２ｋｅＶで１．５×１０１５ｃｍ−２注入する。その後、レジストマスク１８を剥離する。【００３９】
次に、図２（ｈ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８、ゲートサイドウォール９をマスクにして、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１を形成するために、イオン注入を行う。例えば、１価のＢをエネルギー２ｋｅＶで１．５×１０１５ｃｍ−２注入する。その後、レジストマスク１８を剥離する。【００４０】
その後、図２（ｉ）に示すように、ＲＴＡにより、図２（ｇ）、（ｈ）で導入した不純物を活性化させる。例えば、１０３０℃のスパイクアニール（目的の温度に到達すると、すぐに温度をさげるアニール）によって、活性化させる。【００４１】
図２（ｇ）〜図２（ｉ）に示される工程は、逆転Ｓ／Ｄプロセスで深いＳ／Ｄ電極領域を形成し、その不純物を活性化する際に通常よく行われるプロセスである。従来例では、図２（ｇ）、図２（ｈ）で注入する不純物量は、深いＳ／Ｄ電極領域を形成するためのすべての不純物量であるが、本発明では、深いＳ／Ｄ電極を形成するための不純物量の１／２しか、図２（ｇ）、図２（ｈ）の段階では、導入しない。本発明では、１／２の不純物を先にＲＴＡで活性化させた後、残りの不純物を以後の工程で注入し、レーザーアニールで活性化させる。【００４２】
まず、図２（ｊ）に示すように、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０の残り１／２の不純物をイオン注入する。図２（ｇ）に示す工程と同様に、リソグラフィーを行って、レジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７、ゲートサイドウォール９をマスクにして、イオン注入を行う。図２（ｇ）に示す工程と同様に、１価のＡｓをエネルギー１２ｋｅＶで１．５×１０１５ｃｍ−２注入する。これにより、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０には、トータルで３×１０１５ｃｍ−２のＡｓが注入されたことになる。この不純物量は、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するための不純物量として、一般的な値である。その後、レジストマスク１８を剥離する。【００４３】
次に、図２（ｋ）に示すように、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１の残り１／２の不純物をイオン注入する。図２（ｈ）に示す工程と同様に、リソグラフィーを行って、レジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８、ゲートサイドウォール９をマスクにして、イオン注入を行う。図２（ｈ）に示す工程と同様に、１価のＢをエネルギー２ｋｅＶで１．５×１０１５ｃｍ−２注入する。これにより、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１には、トータルで３×１０１５ｃｍ−２のＢが注入されたことになる。この不純物量は、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１を形成するための不純物量として、一般的な値である。その後、レジストマスク１８を剥離する。【００４４】
それから、図２（ｌ）で示すように、レーザーアニールにより、図２（ｊ）、（ｋ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。【００４５】
深いＳ／Ｄ電極領域を形成し、活性化した後は、図３（ｍ）に示すように、ゲートサイドウォール９を除去する。ゲートサイドウォール絶縁膜として、窒化膜を用いている場合には、リン酸を用いて除去する。【００４６】
次に、Ｓ／Ｄエクステンション電極領域の形成とその活性化を行う。【００４７】
まず、図３（ｎ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７をマスクにして、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、イオン注入を行う。例えば、１価のＡｓをエネルギー２ｋｅＶで５×１０１４ｃｍ−２注入する。その後、レジストマスク１８を剥離する。なお、図３（ｎ）には図示していないが、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＢＦ２を２×１０１３ｃｍ−２イオン注入する。【００４８】
次に、図３（ｏ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８をマスクにして、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、イオン注入を行う。例えば、１価のＢをエネルギー０．５ｋｅＶで５×１０１４ｃｍ−２注入する。その後、レジストマスク１８を剥離する。なお、図３（ｏ）には図示していないが、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＡｓを２×１０１３ｃｍ−２イオン注入する。【００４９】
それから、図３（ｐ）で示すように、レーザーアニールにより、図３（ｎ）、（ｏ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。なお、この活性化をＲＴＡで行ってはいけない。その理由は、例えば、１０３０℃のスパイクアニールのようなＲＴＡを行ったとすると、先にレーザーアニールで高活性化された深いＳ／Ｄ電極の不純物の一部が不活性化してしまうからである。【００５０】
その後、図３（ｑ）で示すように、ゲートサイドウォール（第２のゲートサイドウォール）１４を作製する。それにはまず、ゲートサイドウォール１４となる絶縁膜を堆積させる。例えば、酸化膜５０ｎｍを堆積させる。その後、ゲートサイドウォール絶縁膜として堆積させた材料をエッチバックし、ゲートサイドウォール１４を形成する。なお、ゲートサイドウォール絶縁膜としては、窒化膜を用いてもよく、酸化膜と窒化膜の積層膜を用いることも可能である。なお、ゲートサイドウォール絶縁膜を堆積させる際には、その温度を７５０℃以下、好ましくは６５０℃以下、さらに可能ならば５５０℃以下にする。これは、レーザーアニールによって高活性化された不純物の不活性化を防ぐためである。【００５１】
最後に、図３（ｒ）で示すように、深いＳ／Ｄ電極領域に、シリサイド１５を形成する。例えば、膜厚５０ｎｍのＮｉシリサイドを形成する。なお、シリサイド１５は、Ｎｉシリサイドに限定されるものでなく、ＴｉシリサイドやＣｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイドであってもかまわない。その後、ストッパー絶縁膜、層間絶縁膜を堆積させて、リソグラフィーとエッチングを行い、コンタクトホールを形成し、金属を埋め込んでコンタクトを形成する（未図示）。コンタクトに用いる金属としては、Ｗ、Ａｌ、ＴｉＮ、Ｔｉや、これら金属の積層膜を用いる。その後、配線工程を４００℃以下の温度で行い、デバイスが完成する。【００５２】
以上、述べてきたような本発明の半導体装置の製造方法を用いることによって、深いＳ／Ｄ電極の接合リーク電流は、第１の製造方法を用いた場合に比較して、１桁程度減少した。また、深いＳ／Ｄ電極の層抵抗は、第２の製造方法を用いた場合に比較して、およそ１０％低下した。【００５３】
なお、本発明の手法は、不純物の種類により限定されない。例えば、上記の説明でｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成する不純物として、Ａｓを例に説明したが、Ｐでも可能であるし、ＡｓとＰの両方の不純物で深いＳ／Ｄ電極を形成することも可能である。【００５４】
また、本発明の手法は、レーザーの波長によっても限定されない。例えば、上記の説明で図２（ｌ）、図３（ｐ）のレーザーアニールによる活性化として、炭酸ガスレーザーによるレーザーアニールを用いた例を示したが、例えば、波長８１０ｎｍの半導体レーザーや、波長１０６４ｎｍのＹＡＧレーザーでも可能である。アニール温度は、ＦＥＴのゲート電極や基板に損傷を与えない限り、レーザーの波長によらず、Ｓｉの融点以下の温度で高い方が好ましい。【００５５】
さらに、本発明の不純物導入手法は、イオン注入に限定されない。例えば、プラズマドーピングでも可能である。【００５６】
それから、本実施形態では、図２（ｌ）のレーザーアニールを省略することが可能である。この場合には、図３（ｐ）のレーザーアニールによって、図２（ｊ）、（ｋ）で導入した不純物も同時に活性化させる。【００５７】
本実施形態では、深いＳ／Ｄ電極に不純物を導入する際に、不純物量を１／２にして、全く同じイオン注入条件で２回にわけて導入している。不純物量の割合は、１／２を原則とするが、必ずしもこれに限定されるものではない。先に導入される不純物量の割合を１／２より多くして、後に導入する不純物量の割合を１／２より小さくすることもできる。また、その反対も可能である。先に導入する不純物の割合が多くなると、本発明の方法は、第２の製造方法に近くなるので、接合リーク電流はさらに減少していくが、不純物のトータルでの活性化率は低下していく。逆に、後に導入する不純物の割合が多くなると、本発明の方法は、第１の製造方法に近くなるので、接合リーク電流は増加するが、不純物のトータルでの活性化率は向上していく。本発明の方法では、このように、不純物の割合を調整することで、要求された仕様を満たすように、接合の特性を調整することができる。【００５８】
深いＳ／Ｄ電極に不純物を導入する際の、イオン注入条件のエネルギーについては、同じイオン種を注入する限り、上述のとおり、同じことを原則とする。この場合、先に導入された不純物の方が、ＲＴＡによる熱負荷の分だけ、深く拡散し、ＰＮ接合の境界は、この不純物分布によって定まる。もし、後で導入する不純物のエネルギーを高くすると、場合によっては、最初に導入され、ＲＴＡされた不純物により定まっている接合境界よりも、深く注入されてしまい、レーザーアニール後の接合境界が急峻になってしまうため、接合リーク電流が増加してしまうことがある。また、逆にエネルギーを小さくすると、深いＳ／Ｄ電極全体に不純物が広がらないので、層抵抗が小さくならない可能性がある。よって、深いＳ／Ｄ電極に後で導入する不純物のイオン注入のエネルギーについては、レーザーアニール後の接合境界がＲＴＡで決まる接合境界となり、かつ最大限深いＳ／Ｄ電極中に不純物が広がることが確実な、同じエネルギーで注入するのがよい。【００５９】
本実施形態では、深いＳ／Ｄ電極に導入する不純物は、２回に分けて導入した。これを３回に分けることも可能である。その際には、上記に述べた例とトータルの不純物量は同じにし、１／３ずつ３回に分けてイオン注入することを原則とする。その際の熱処理は、例えば、１回目の不純物導入後にＲＴＡ、２回目の不純物導入後にＲＴＡ、３回目の不純物導入後にレーザーアニールを行う。【００６０】
本実施形態の説明の最後に、本発明と既存の発明との差異をもう一度明確にしておく。【００６１】
不純物を複数回にわけて導入し、複数回にわけた不純物が導入される度にアニールにより活性化されるプロセスは、例えば、特許文献５に記述されている。すなわち特許文献５には、不純物注入１→不純物注入１で注入された不純物の活性化→不純物注入２→不純物注入２で注入された不純物の活性化の発明が開示されている。【００６２】
また、１つの不純物注入の次に、レーザーアニール以外のアニールとレーザーアニールを行うことは、特許文献２や特許文献４に述べられている。すなわち、特許文献２や特許文献４では、不純物注入１→不純物注入１で注入された不純物の活性化（レーザーアニール以外のアニール＋レーザーアニール）の発明が開示されている。【００６３】
これらの発明を単純に組み合わせて得られる発明は、（例１）不純物注入１→不純物注入１で注入された不純物の活性化（レーザーアニール以外のアニール＋レーザーアニール）→不純物注入２→不純物注入２で注入された不純物の活性化（任意の方法）（例２）不純物注入１→不純物注入１で注入された不純物の活性化（任意の方法）→不純物注入２→不純物注入２で注入された不純物の活性化（レーザーアニール以外のアニール＋レーザーアニール）のいずれかである。【００６４】
一方、本発明は、不純物注入１→不純物注入１で注入された不純物の活性化（レーザーアニール以外のアニール）→不純物注入２→不純物注入２で注入された不純物の活性化（レーザーアニールのみ）であり、例１と例２のいずれにも該当せず、同じ構成とはならない。特に、特許文献２や特許文献４で開示されている発明は、直前に注入された不純物全体に対して、レーザーアニール以外のアニール＋レーザーアニール、を行う発明であり、「少なくとも最後に導入した不純物の活性化をレーザーアニール単独で行う」本発明の特徴が、既存発明の単純な組み合わせである、例１や例２から、導かれるものではない。本発明では、最終的に不純物が受けた熱履歴で整理すると、不純物注入１で注入された不純物については、レーザーアニール以外のアニール＋レーザーアニール、不純物注入２で注入された不純物については、レーザーアニール、の熱履歴をそれぞれ受けている。すなわち、不純物注入１で注入された不純物は、特許文献２や特許文献４で開示されている発明と同じだが、不純物注入２で注入された不純物は、レーザーアニールだけで活性化されており、この不純物の存在が、特許文献２や特許文献４で開示されている発明で生じる欠点（不純物の活性化率の低下）を克服する要素となっている。【００６５】
［発明の第２の実施の形態］
次に、本発明の第２の実施の形態の製造方法について図面を参照して詳細に説明する。【００６６】
図４から図５は、本発明のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造工程の各段階の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、２つのＭＩＳＦＥＴが示されているが、左側がｎ型のＭＩＳＦＥＴ、右側がｐ型のＭＩＳＦＥＴである。本発明の第２の実施形態は、逆転Ｓ／Ｄプロセスで形成されるＭＩＳＦＥＴのＳ／Ｄエクステンション電極に本発明の製造方法を用いた例である。【００６７】
本実施形態の製造方法では、第１の実施形態の図１（ａ）から（ｆ）、図２（ｇ）から（ｉ）までは、その製造方法は同じである。ただし、本実施形態の場合、図２（ｇ）、（ｈ）では、イオン注入する不純物量は、深いＳ／Ｄ電極領域を構成するすべての不純物量を１度に注入する。すなわち、図２（ｇ）では、１価のＡｓをエネルギー１２ｋｅＶで３×１０１５ｃｍ−２注入する。図２（ｈ）では、１価のＢをエネルギー２ｋｅＶで３×１０１５ｃｍ−２注入する。その後、これらの不純物を、図２（ｉ）に示すように、ＲＴＡで活性化する。例えば、１０３０℃のスパイクアニールで活性化する。【００６８】
その後、図４（ｊ）に示すように、ゲートサイドウォール９を除去する。ゲートサイドウォール絶縁膜として、窒化膜を用いている場合には、リン酸を用いて除去する。【００６９】
この後、Ｓ／Ｄエクステンション電極領域の形成とその活性化を行う。本実施形態でも、第１の実施形態と同様に、必要な不純物量の１／２をまず注入し、ＲＴＡ処理を行う。【００７０】
まず、図４（ｋ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７をマスクにして、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、イオン注入を行う。例えば、１価のＡｓをエネルギー２ｋｅＶで２．５×１０１４ｃｍ−２注入する。その後、レジストマスク１８を剥離する。なお、図４（ｋ）には図示していないが、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＢＦ２を１×１０１３ｃｍ−２イオン注入する。ｎ型ＦＥＴのポケット注入も、１／２の不純物量をこのときイオン注入する。【００７１】
次に、図４（ｌ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８をマスクにして、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、イオン注入を行う。例えば、１価のＢをエネルギー０．５ｋｅＶで２．５×１０１４ｃｍ−２注入する。その後、レジストマスク１８を剥離する。なお、図４（ｌ）には図示していないが、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＡｓを１×１０１３ｃｍ−２イオン注入する。ｐ型ＦＥＴのポケット注入も、１／２の不純物量をこのときイオン注入する。【００７２】
その後、図４（ｍ）に示すように、ＲＴＡ処理を行う。ただし、本実施形態では、深いＳ／Ｄ電極は、図２（ｉ）で既に十分活性化されており、Ｓ／Ｄエクステンション電極領域の不純物に対して実施することになるので、アニール温度は、不純物の拡散が大きくなりＦＥＴの短チャネル特性が悪化しないように、十分低くする。例えば、６００℃３０秒の低温アニールを行う。【００７３】
この後、第１の実施形態と同様に、残り１／２の不純物を導入して、レーザーアニールで活性化する。【００７４】
まず、図４（ｎ）に示すように、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２の残り１／２の不純物をイオン注入する。図４（ｋ）に示す工程と同様に、リソグラフィーを行って、レジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７をマスクにして、イオン注入を行う。図４（ｋ）に示す工程と同様に、１価のＡｓをエネルギー２ｋｅＶで２．５×１０１４ｃｍ−２注入する。これにより、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２となる領域には、トータルで５×１０１４ｃｍ−２のＡｓが注入されたことになる。この不純物量は、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するための不純物量として、一般的な値である。なお、図４（ｎ）には図示していないが、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合には、例えば、１価のＢＦ２を１×１０１３ｃｍ−２イオン注入する。ｎ型ＦＥＴのポケット注入も、残り１／２の不純物量をこのときイオン注入する。その後、レジスト領域１８を剥離する。【００７５】
次に、図４（ｏ）に示すように、ｐ型ＦＥＴのＳ／Ｄエクステンション電極１３の残り１／２の不純物をイオン注入する。図４（ｌ）に示す工程と同様に、リソグラフィーを行って、レジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８をマスクにして、イオン注入を行う。図４（ｌ）に示す工程と同様に、１価のＢをエネルギー０．５ｋｅＶで２．５×１０１４ｃｍ−２注入する。これにより、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３には、トータルで５×１０１４ｃｍ−２のＢが注入されたことになる。この不純物量は、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するための不純物量として、一般的な値である。なお、図４（ｏ）には図示していないが、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合には、例えば、１価のＡｓを１×１０１３ｃｍ−２イオン注入する。ｐ型ＦＥＴのポケット注入も、残り１／２の不純物量をこのときイオン注入する。その後、レジストマスク１８を剥離する。【００７６】
それから、図５（ｐ）で示すように、レーザーアニールにより、図４（ｎ）、（ｏ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。【００７７】
その後は、図５（ｑ）で示すように、ゲートサイドウォール（第２のゲートサイドウォール）１４を形成する。これは、第１の実施形態の図３（ｑ）と同様である。【００７８】
最後に、図５（ｒ）で示すように、深いＳ／Ｄ電極に、シリサイド１５を形成する。これは、第１の実施形態の図３（ｒ）と同様である。シリサイド１５形成後も、第１の実施形態と同様にプロセスを行い、デバイスを完成させる。【００７９】
なお、本実施形態の場合も、第１の実施形態と同様に、不純物の種類により限定されない。例えば、上記の説明でｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成する不純物として、Ｂを例に説明したが、１価のＢＦ２でも可能である。また、第１の実施形態と同様に、レーザーの波長によっても限定されない。さらに、第１の実施形態と同様に、本実施形態の不純物導入手法は、イオン注入に限定されない。【００８０】
Ｓ／Ｄエクステンション電極部分に２回にわけて導入する不純物のイオン注入条件に関しても、その考え方は、第１の実施形態と同様である。また第１の実施形態と同様に２回以上の複数回にわけて導入することも可能である。【００８１】
本実施形態の場合、Ｓ／Ｄエクステンション電極部分の接合リーク電流を抑制し、不純物を高活性化できる。また、逆転Ｓ／Ｄプロセスであるので、後述の通常Ｓ／Ｄプロセスのエクステンション電極に本発明の手法を用いた場合より、短チャネル特性が良くなる。【００８２】
［発明の第３の実施の形態］
次に、本発明の第３の実施の形態の製造方法について図面を参照して詳細に説明する。【００８３】
図６から図７は、本発明のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造工程の各段階の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、２つのＭＩＳＦＥＴが示されているが、左側がｎ型のＭＩＳＦＥＴ、右側がｐ型のＭＩＳＦＥＴである。本発明の第３の実施形態は、通常Ｓ／Ｄプロセスで形成されるＭＩＳＦＥＴのＳ／Ｄエクステンション電極に本発明の製造方法を用いた例である。【００８４】
本実施形態の製造方法では、第１の実施形態の図１（ａ）から（ｅ）までは、その製造方法は同じである。この後、Ｓ／Ｄエクステンション電極領域の形成とその活性化を、第２の実施形態と同様に行う。【００８５】
まず、図６（ｆ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７をマスクにして、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、イオン注入を行う。例えば、１価のＡｓをエネルギー２ｋｅＶで２．５×１０１４ｃｍ−２注入する。その後、レジストマスク１８を剥離する。なお、図６（ｆ）には図示していないが、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＢＦ２を１×１０１３ｃｍ−２イオン注入する。ｎ型ＦＥＴのポケット注入も、１／２の不純物量をこのときイオン注入する。【００８６】
次に、図６（ｇ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８をマスクにして、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、イオン注入を行う。例えば、１価のＢをエネルギー０．５ｋｅＶで２．５×１０１４ｃｍ−２注入する。その後、レジストマスク１８を剥離する。なお、図６（ｇ）には図示していないが、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＡｓを１×１０１３ｃｍ−２イオン注入する。ｐ型ＦＥＴのポケット注入も、１／２の不純物量をこのときイオン注入する。【００８７】
その後、図６（ｈ）に示すように、ＲＴＡ処理を行う。ただし、本実施形態では、Ｓ／Ｄエクステンション電極領域の不純物に対して実施することになるので、アニール温度は、不純物の拡散が大きくなりＦＥＴの短チャネル特性が悪化しないように、十分低くする。例えば、６００℃３０秒の低温アニールを行う。【００８８】
この後、第２の実施形態と同様に、残り１／２の不純物を導入して、レーザーアニールで活性化する。【００８９】
まず、図６（ｉ）に示すように、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２の残り１／２の不純物をイオン注入する。図６（ｆ）に示す工程と同様に、リソグラフィーを行って、レジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７をマスクにして、イオン注入を行う。図６（ｆ）に示す工程と同様に、１価のＡｓをエネルギー２ｋｅＶで２．５×１０１４ｃｍ−２注入する。これにより、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２には、トータルで５×１０１４ｃｍ−２のＡｓが注入されたことになる。なお、図６（ｉ）には図示していないが、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合には、例えば、１価のＢＦ２を１×１０１３ｃｍ−２イオン注入する。ｎ型ＦＥＴのポケット注入も、残り１／２の不純物量をこのときイオン注入する。その後、レジストマスク１８を剥離する。【００９０】
次に、図６（ｊ）に示すように、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３の残り１／２の不純物をイオン注入する。図６（ｇ）に示す工程と同様に、リソグラフィーを行って、レジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８をマスクにして、イオン注入を行う。図６（ｇ）に示す工程と同様に、１価のＢをエネルギー０．５ｋｅＶで２．５×１０１４ｃｍ−２注入する。これにより、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３には、トータルで５×１０１４ｃｍ−２のＢが注入されたことになる。なお、図６（ｊ）には図示していないが、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合には、例えば、１価のＡｓを１×１０１３ｃｍ−２イオン注入する。ｐ型ＦＥＴのポケット注入も、残り１／２の不純物量をこのときイオン注入する。その後、レジストマスク１８を剥離する。【００９１】
それから、図６（ｋ）で示すように、レーザーアニールにより、図６（ｉ）、（ｊ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。【００９２】
この後、図７（ｌ）に示すように、ゲートサイドウォール（第１のゲートサイドウォール）９を作製する。それにはまず、ゲートサイドウォールとなる絶縁膜を堆積させる。例えば、酸化膜５０ｎｍを堆積させる。その後、ゲートサイドウォール絶縁膜として堆積させた材料をエッチバックし、ゲートサイドウォール９を形成する。なお、ゲートサイドウォール絶縁膜としては、窒化膜を用いてもよく、酸化膜と窒化膜の積層膜を用いることも可能である。【００９３】
その後、図７（ｍ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７、ゲートサイドウォール９をマスクにして、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、イオン注入を行う。例えば、１価のＡｓをエネルギー１２ｋｅＶで３×１０１５ｃｍ−２注入する。その後、レジストマスク１８を剥離する。【００９４】
次に、図７（ｎ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８、ゲートサイドウォール９をマスクにして、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１を形成するために、イオン注入を行う。例えば、１価のＢをエネルギー２ｋｅＶで３×１０１５ｃｍ−２注入する。その後、レジストマスク１８を剥離する。【００９５】
それから、図７（ｏ）で示すように、レーザーアニールにより、図７（ｍ）、（ｎ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。なお、この活性化をＲＴＡで行ってはいけない。その理由は、例えば、１０３０℃のスパイクアニールを行うと、先にレーザーアニールで高活性化されたＳ／Ｄエクステンション電極の不純物の一部が不活性化してしまうからである。【００９６】
最後に、図７（ｐ）で示すように、深いＳ／Ｄ電極に、シリサイド１５を形成する。これは、第１の実施形態の図３（ｒ）と同様である。シリサイド１５形成後も、第１の実施形態と同様にプロセスを行い、デバイスを完成させる。【００９７】
なお、本実施形態の場合も、第１の実施形態と同様に、不純物の種類により限定されない。例えば、上記の説明でｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成する不純物として、Ｂを例に説明したが、１価のＢＦ２でも可能である。また、第１の実施形態と同様に、レーザーの波長によっても限定されない。さらに、第１の実施形態と同様に、本実施形態の不純物導入手法は、イオン注入に限定されない。【００９８】
Ｓ／Ｄエクステンション電極部分に２回にわけて導入する不純物のイオン注入条件に関しても、その考え方は、第１の実施形態と同様である。また第１の実施形態と同様に２回以上の複数回にわけて導入することも可能である。【００９９】
本実施形態の場合、Ｓ／Ｄエクステンション電極部分の接合リーク電流を抑制し、不純物を高活性化できる。また、通常Ｓ／Ｄプロセスであるので、本発明の効果を得ながら、工程数を少なくすることができる。【０１００】
［発明の第４の実施の形態］
次に、本発明の第４の実施の形態の製造方法について図面を参照して詳細に説明する。【０１０１】
図８から図９は、本発明のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造工程の各段階の状態を示す断面図である。各断面図は、ＭＩＳＦＥＴのゲート長方向（ゲート電極に垂直な方向）の断面を示している。各断面図には、２つのＭＩＳＦＥＴが示されているが、左側がｎ型のＭＩＳＦＥＴ、右側がｐ型のＭＩＳＦＥＴである。本発明の第４の実施形態は、通常Ｓ／Ｄプロセスで形成されるＭＩＳＦＥＴの深いＳ／Ｄ電極領域に本発明の製造方法を用いた例である。【０１０２】
本実施形態の製造方法では、第１の実施形態の図１（ａ）から（ｅ）までは、その製造方法は同じである。【０１０３】
まず、図８（ｆ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７をマスクにして、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するために、イオン注入を行う。例えば、１価のＡｓをエネルギー２ｋｅＶで５×１０１４ｃｍ−２注入する。その後、レジストマスク１８を剥離する。なお、図８（ｆ）には図示していないが、ｎ型ＦＥＴのＳ／Ｄエクステンション電極領域１２を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＢＦ２を２×１０１３ｃｍ−２イオン注入する。【０１０４】
次に、図８（ｇ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８をマスクにして、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するために、イオン注入を行う。例えば、１価のＢをエネルギー０．５ｋｅＶで５×１０１４ｃｍ−２注入する。その後、レジストマスク１８を剥離する。なお、図８（ｇ）には図示していないが、ｐ型ＦＥＴのＳ／Ｄエクステンション電極領域１３を形成するイオン注入の前もしくは後に、ポケット領域を形成するためのイオン注入を行う場合がある。例えば、１価のＡｓを２×１０１３ｃｍ−２イオン注入する。【０１０５】
この後、図８（ｈ）に示すように、ゲートサイドウォール（第１のゲートサイドウォール）９を作製する。それにはまず、ゲートサイドウォールとなる絶縁膜を堆積させる。例えば、酸化膜５０ｎｍを堆積させる。その後、ゲートサイドウォール絶縁膜として堆積させた材料をエッチバックし、ゲートサイドウォール９を形成する。なお、ゲートサイドウォール絶縁膜としては、窒化膜を用いてもよく、酸化膜と窒化膜の積層膜を用いることも可能である。【０１０６】
この後、深いＳ／Ｄ電極領域の形成とその活性化を、第１の実施形態と同様に行う。【０１０７】
まず、図８（ｉ）に示すように、リソグラフィーを行って、ｎ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７、ゲートサイドウォール９をマスクにして、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０を形成するために、イオン注入を行う。例えば、１価のＡｓをエネルギー１２ｋｅＶで１．５×１０１５ｃｍ−２注入する。その後、レジストマスク１８を剥離する。【０１０８】
次に、図８（ｊ）に示すように、リソグラフィーを行って、ｐ型のＦＥＴとなる領域のみにイオン注入できるようにレジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８、ゲートサイドウォール９をマスクにして、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１を形成するために、イオン注入を行う。例えば、１価のＢをエネルギー２ｋｅＶで１．５×１０１５ｃｍ−２注入する。その後、レジストマスク１８を剥離する。【０１０９】
その後、図９（ｋ）に示すように、ＲＴＡにより、図８（ｉ）、（ｊ）で導入した不純物を活性化させる。例えば、１０３０℃のスパイクアニールによって、活性化させる。【０１１０】
まず、図９（ｌ）に示すように、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０の残り１／２の不純物をイオン注入する。図８（ｉ）に示す工程と同様に、リソグラフィーを行って、レジストマスク１８を形成する。それから、このレジストマスク１８、ｎ型ＦＥＴのゲート電極７、ゲートサイドウォール９をマスクにして、イオン注入を行う。図８（ｉ）に示す工程と同様に、１価のＡｓをエネルギー１２ｋｅＶで１．５×１０１５ｃｍ−２注入する。これにより、ｎ型ＦＥＴの深いＳ／Ｄ電極領域１０には、トータルで３×１０１５ｃｍ−２のＡｓが注入されたことになる。その後、レジストマスク１８を剥離する。【０１１１】
次に、図９（ｍ）に示すように、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１の残り１／２の不純物をイオン注入する。図８（ｊ）に示す工程と同様に、リソグラフィーを行って、レジストマスク１８を形成する。それから、このレジストマスク１８、ｐ型ＦＥＴのゲート電極８、ゲートサイドウォール９をマスクにして、イオン注入を行う。図８（ｊ）に示す工程と同様に、１価のＢをエネルギー２ｋｅＶで１．５×１０１５ｃｍ−２注入する。これにより、ｐ型ＦＥＴの深いＳ／Ｄ電極領域１１には、トータルで３×１０１５ｃｍ−２のＢが注入されたことになる。その後、レジストマスク１８を剥離する。【０１１２】
それから、図９（ｎ）で示すように、レーザーアニールにより、図９（ｌ）、（ｍ）で導入した不純物を活性化させる。例えば、波長１０．６μｍの炭酸ガスレーザーを用いて、温度１３３０℃で活性化させる。【０１１３】
最後に、図９（o）で示すように、深いＳ／Ｄ電極に、シリサイド１５を形成する。これは、第１の実施形態の図３（ｒ）と同様である。シリサイド１５形成後も、第１の実施形態と同様にプロセスを行い、デバイスを完成させる。【０１１４】
なお、本実施形態の場合も、第１の実施形態と同様に、不純物の種類により限定されない。例えば、上記の説明でｐ型ＦＥＴのＳ／Ｄエクステンション電極１３を形成する不純物として、Ｂを例に説明したが、１価のＢＦ２でも可能である。また、第１の実施形態と同様に、レーザーの波長によっても限定されない。さらに、第１の実施形態と同様に、本実施形態の不純物導入手法は、イオン注入に限定されない。【０１１５】
深いＳ／Ｄ電極部分に２回にわけて導入する不純物のイオン注入条件に関しても、その考え方は、第１の実施形態と同様である。また第１の実施形態と同様に２回以上の複数回にわけて導入することも可能である。【０１１６】
本実施形態の場合、深いＳ／Ｄ電極部分の接合リーク電流を抑制し、不純物を高活性化できる。また、通常Ｓ／Ｄプロセスであるので、本発明の効果を得ながら、工程数を少なくすることができる。【０１１７】
以上、本発明の実施形態について説明してきたが、本発明は、同じミリ秒オーダーの極短時間アニールであるフラッシュランプアニール技術に適用することも可能である。その際は、上記１から４の実施形態において、レーザーアニールを行う部分をそのままフラッシュランプアニールに置き換えればよい。そうすると、フラッシュランプアニールを用いて形成されたＰＮ接合の接合リーク電流を抑制することと、不純物の活性化率を高くすることをバランスよく両立させることができる。【０１１８】
幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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