【手続補正書】
【提出日】令和1年8月19日(2019.8.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタと、
第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタソースおよび前記第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合されている、
第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタゲートは、前記第１のＭＯＳトランジスタソースと前記第２のＭＯＳトランジスタソースとの間にあり、前記第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソースおよび第３のＭＯＳトランジスタドレインをさらに有し、前記第３のＭＯＳトランジスタソースは、前記第１のＭＯＳトランジスタソースと同じ構造を共用し、前記第３のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタソースと同じ構造を共用し、前記第３のＭＯＳトランジスタゲートは浮遊状態にある、
を備える、ＭＯＳデバイス。
【請求項２】
前記第１のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタゲートに接続されており、前記第１のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタドレインに接続されている、請求項１に記載のＭＯＳデバイス。
【請求項３】
前記ＭＯＳトランジスタは、１４ｎｍ未満の製造プロセス技術を使用して製造される、請求項１に記載のＭＯＳデバイス。
【請求項４】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、フィン電界効果トランジスタ（フィンＦＥＴ）である、請求項１に記載のＭＯＳデバイス。
【請求項５】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタまたはｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのいずれかである、請求項１に記載のＭＯＳデバイス。
【請求項６】
第４のＭＯＳトランジスタソースと、第４のＭＯＳトランジスタドレインと、第４のＭＯＳトランジスタゲートとを有する第４のＭＯＳトランジスタと、
第５のＭＯＳトランジスタソースと、第５のＭＯＳトランジスタドレインと、第５のＭＯＳトランジスタゲートとを有する第５のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタソースおよび前記第４のＭＯＳトランジスタソースは、第２の電圧ソースに結合されている、
第６のＭＯＳトランジスタソースと、第６のＭＯＳトランジスタドレインと、第６のＭＯＳトランジスタゲートとを有する第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースと同じ構造を共用し、前記第６のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースと同じ構造を共用し、前記第６のＭＯＳトランジスタゲートは浮遊状態にあり、前記第６のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第５のＭＯＳトランジスタソースとの間に位置する、
をさらに備える、請求項１に記載のＭＯＳデバイス。
【請求項７】
前記第４のＭＯＳトランジスタゲートは、前記第５のＭＯＳトランジスタゲートに接続されている、請求項６に記載のＭＯＳデバイス。
【請求項８】
前記第１のＭＯＳトランジスタゲート、前記第２のＭＯＳトランジスタゲート、前記第４のＭＯＳトランジスタゲート、および前記第５のＭＯＳトランジスタゲートは、共に接続されている、請求項６に記載のＭＯＳデバイス。
【請求項９】
前記第４のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタドレインに接続されている、請求項６に記載のＭＯＳデバイス。
【請求項１０】
前記第１のＭＯＳトランジスタドレイン、前記第２のＭＯＳトランジスタドレイン、前記第４のＭＯＳトランジスタドレイン、および前記第５のＭＯＳトランジスタドレインは、共に接続されている、請求項６に記載のＭＯＳデバイス。
【請求項１１】
前記第３のＭＯＳトランジスタゲートおよび前記第６のＭＯＳトランジスタゲートは、同じゲートインターコネクトから形成される、請求項６に記載のＭＯＳデバイス。
【請求項１２】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタであり、前記第４のＭＯＳトランジスタ、前記第５のＭＯＳトランジスタ、および前記第６のＭＯＳトランジスタは、ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタであり、前記第１の電圧ソースの電位は、前記第２の電圧ソースの電位よりも大きい、請求項６に記載のＭＯＳデバイス。
【請求項１３】
金属酸化膜半導体（ＭＯＳ）デバイスの方法であって、
第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタを通じて第１の信号を伝搬することと、
第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタを通じて第２の信号を伝搬することと、前記第２のＭＯＳトランジスタソースおよび前記第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合されている、
を備え、第３のＭＯＳトランジスタは、浮遊状態にある第３のＭＯＳトランジスタゲートを有し、前記第３のＭＯＳトランジスタゲートは、前記第１のＭＯＳトランジスタソースと前記第２のＭＯＳトランジスタソースとの間にあり、前記第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソースおよび第３のＭＯＳトランジスタドレインをさらに有し、前記第３のＭＯＳトランジスタソースは、前記第１のＭＯＳトランジスタソースと同じ構造を共用し、前記第３のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタソースと同じ構造を共用する、方法。
【請求項１４】
第４のＭＯＳトランジスタソースと、第４のＭＯＳトランジスタドレインと、第４のＭＯＳトランジスタゲートとを有する第４のＭＯＳトランジスタを通じて第３の信号を伝搬することと、
第５のＭＯＳトランジスタソースと、第５のＭＯＳトランジスタドレインと、第５のＭＯＳトランジスタゲートとを有する第５のＭＯＳトランジスタを通じて第４の信号を伝搬することと、前記第５のＭＯＳトランジスタソースおよび前記第４のＭＯＳトランジスタソースは、第２の電圧ソースに結合されている、
をさらに備え、第６のＭＯＳトランジスタは、浮遊状態にある第６のＭＯＳトランジスタゲートを有し、前記第６のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第５のＭＯＳトランジスタソースとの間に位置し、前記第６のＭＯＳトランジスタは、第６のＭＯＳトランジスタソース、第６のＭＯＳトランジスタドレイン、および第６のＭＯＳトランジスタゲートをさらに有し、前記第６のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースと同じ構造を共用し、前記第６のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースと同じ構造を共用する、請求項１３に記載の方法。
【請求項１５】
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタであり、前記第４のＭＯＳトランジスタ、前記第５のＭＯＳトランジスタ、および前記第６のＭＯＳトランジスタは、ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタであり、前記第１の電圧ソースの電位は、前記電位の第２の電圧ソースよりも大きい、請求項１４に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
[0086]先の説明は、いかなる当業者であっても、ここで説明された様々な態様の実現を可能にするように提供される。これらの態様への様々な修正は、当業者には容易に明らかとなり、ここに定義された一般原理は、他の態様に適用され得る。したがって、特許請求の範囲は、ここに示された態様に限定されるようには意図されず、特許請求の範囲の文言と一致する全範囲が与えられるものとし、ここで、単数形の要素への参照は、別途明記されていない限り、「１つ、および１つのみ」を意味するようには意図されず、「１つまたは複数」を意味するように意図される。「例示的（exemplary）」という用語は、ここで「例、事例、または例示を提供する」という意味で使用される。「例示的」であるとしてここで説明された任意の態様は、必ずしも他の態様よりも好ましいまたは有利であるようには解釈されるべきでない。別段に明記されていない限り、「いくつかの（some）」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組合せ」のような組合せは、Ａ、Ｂ、および／またはＣの任意の組合せを含み、複数のＡ、複数のＢ、または複数のＣを含み得る。具体的には、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはこれらの任意の組合せ」のような組合せは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、またはＡとＢとＣであり得、ここで、任意のこのような組合せは、Ａ、Ｂ、またはＣの１つまたは複数のメンバを含み得る。「接続されている（connected）」という用語は、「直接的に接続されている」ことを意味する。「結合された（coupled）」という用語は、他の要素を通じて「間接的に接続されている」または「接続されている」ことを意味する。当業者に知られているか、または後に知られることとなる、本開示全体を通して説明された様々な態様の要素に対する全ての構造的および機能的な同等物は、参照によってここに明確に組み込まれ、特許請求の範囲によって包含されるように意図される。さらに、ここで開示されたものはいずれも、そのような開示が特許請求の範囲において明記されているかどうかにかかわらず、公衆に放棄されるようには意図されない。いずれの請求項の要素も、その要素が「〜のための手段（means for）」という表現を使用して明確に記載されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタと、
第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタソースおよび前記第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合されている、
第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタゲートは、前記第１のＭＯＳトランジスタソースと前記第３のＭＯＳトランジスタソースとの間にあり、前記第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソースおよび第３のＭＯＳトランジスタドレインをさらに有し、前記第３のＭＯＳトランジスタソースは、前記第１のＭＯＳトランジスタソースに結合されており、前記第３のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタソースに結合されており、前記第３のＭＯＳトランジスタゲートは浮遊状態にある、
を備える、ＭＯＳデバイス。
［Ｃ２］
前記第１のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタゲートに接続されており、前記第１のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタドレインに接続されている、Ｃ１に記載のＭＯＳデバイス。
［Ｃ３］
前記ＭＯＳトランジスタは、１４ｎｍ未満の製造プロセス技術を使用して製造される、Ｃ１に記載のＭＯＳデバイス。
［Ｃ４］
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、フィン電界効果トランジスタ（フィンＦＥＴ）である、Ｃ１に記載のＭＯＳデバイス。
［Ｃ５］
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタまたはｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのいずれかである、Ｃ１に記載のＭＯＳデバイス。
［Ｃ６］
第４のＭＯＳトランジスタソースと、第４のＭＯＳトランジスタドレインと、第４のＭＯＳトランジスタゲートとを有する第４のＭＯＳトランジスタと、
第５のＭＯＳトランジスタソースと、第５のＭＯＳトランジスタドレインと、第５のＭＯＳトランジスタゲートとを有する第５のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタソースおよび前記第４のＭＯＳトランジスタソースは、第２の電圧ソースに結合されている、
第６のＭＯＳトランジスタソースと、第６のＭＯＳトランジスタドレインと、第６のＭＯＳトランジスタゲートとを有する第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースに結合されており、前記第６のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースに結合されており、前記第６のＭＯＳトランジスタゲートは浮遊状態にあり、前記第６のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第６のＭＯＳトランジスタソースとの間に位置する、
をさらに備える、Ｃ１に記載のＭＯＳデバイス。
［Ｃ７］
前記第４のＭＯＳトランジスタゲートは、前記第５のＭＯＳトランジスタゲートに接続されている、Ｃ６に記載のＭＯＳデバイス。
［Ｃ８］
前記第１のＭＯＳトランジスタゲート、前記第２のＭＯＳトランジスタゲート、前記第４のＭＯＳトランジスタゲート、および前記第５のＭＯＳトランジスタゲートは、共に接続されている、Ｃ６に記載のＭＯＳデバイス。
［Ｃ９］
前記第４のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタドレインに接続されている、Ｃ６に記載のＭＯＳデバイス。
［Ｃ１０］
前記第１のＭＯＳトランジスタドレイン、前記第２のＭＯＳトランジスタドレイン、前記第４のＭＯＳトランジスタドレイン、および前記第５のＭＯＳトランジスタドレインは、共に接続されている、Ｃ６に記載のＭＯＳデバイス。
［Ｃ１１］
前記第３のＭＯＳトランジスタゲートおよび前記第６のＭＯＳトランジスタゲートは、同じゲートインターコネクトから形成される、Ｃ６に記載のＭＯＳデバイス。
［Ｃ１２］
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタであり、前記第４のＭＯＳトランジスタ、前記第５のＭＯＳトランジスタ、および前記第６のＭＯＳトランジスタは、ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタであり、前記第１の電圧ソースは、前記第２の電圧ソースよりも大きい、Ｃ６に記載のＭＯＳデバイス。
［Ｃ１３］
金属酸化膜半導体（ＭＯＳ）デバイスの方法であって、
第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタを通じて第１の信号を伝搬することと、
第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタを通じて第２の信号を伝搬することと、前記第２のＭＯＳトランジスタソースおよび前記第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合されている、
第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタを浮遊状態にすることと、前記第３のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタソースと前記第３のＭＯＳトランジスタソースとの間にあり、前記第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソースおよび第３のＭＯＳトランジスタドレインをさらに有し、前記第３のＭＯＳトランジスタソースは、前記第１のＭＯＳトランジスタソースに結合されており、前記第３のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタソースに結合されている、
を備える、方法。
［Ｃ１４］
前記第１のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタゲートに接続されており、前記第１のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタドレインに接続されている、Ｃ１３に記載の方法。
［Ｃ１５］
前記ＭＯＳトランジスタは、１４ｎｍ未満の製造プロセス技術を使用して製造される、Ｃ１３に記載の方法。
［Ｃ１６］
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、フィン電界効果トランジスタ（フィンＦＥＴ）である、Ｃ１３に記載の方法。
［Ｃ１７］
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタまたはｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのいずれかである、Ｃ１３に記載の方法。
［Ｃ１８］
第４のＭＯＳトランジスタソースと、第４のＭＯＳトランジスタドレインと、第４のＭＯＳトランジスタゲートとを有する第４のＭＯＳトランジスタを通じて第３の信号を伝搬することと、
第５のＭＯＳトランジスタソースと、第５のＭＯＳトランジスタドレインと、第５のＭＯＳトランジスタゲートとを有する第５のＭＯＳトランジスタを通じて第４の信号を伝搬することと、前記第５のＭＯＳトランジスタソースおよび前記第４のＭＯＳトランジスタソースは、第２の電圧ソースに結合されている、
第６のＭＯＳトランジスタゲートを有する第６のＭＯＳトランジスタを浮遊状態にすることと、前記第６のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第６のＭＯＳトランジスタソースとの間に位置し、前記第６のＭＯＳトランジスタは、第６のＭＯＳトランジスタソース、第６のＭＯＳトランジスタドレイン、および第６のＭＯＳトランジスタゲートをさらに有し、前記第６のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースに結合されており、前記第６のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースに結合されている、
をさらに備える、Ｃ１３に記載の方法。
［Ｃ１９］
前記第４のＭＯＳトランジスタゲートは、前記第５のＭＯＳトランジスタゲートに接続されている、Ｃ１８に記載の方法。
［Ｃ２０］
前記第１のＭＯＳトランジスタゲート、前記第２のＭＯＳトランジスタゲート、前記第４のＭＯＳトランジスタゲート、および前記第５のＭＯＳトランジスタゲートは、共に接続されている、Ｃ１８に記載の方法。
［Ｃ２１］
前記第４のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタドレインに接続されている、Ｃ１８に記載の方法。
［Ｃ２２］
前記第１のＭＯＳトランジスタドレイン、前記第２のＭＯＳトランジスタドレイン、前記第４のＭＯＳトランジスタドレイン、および前記第５のＭＯＳトランジスタドレインは、共に接続されている、Ｃ１８に記載の方法。
［Ｃ２３］
前記第３のＭＯＳトランジスタゲートおよび前記第６のＭＯＳトランジスタゲートは、同じゲートインターコネクトから形成される、Ｃ１８に記載の方法。
［Ｃ２４］
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタであり、前記第４のＭＯＳトランジスタ、前記第５のＭＯＳトランジスタ、および前記第６のＭＯＳトランジスタは、ｎ型ＭＯＳ（ｎＭＯＳ）トランジスタであり、前記第１の電圧ソースは、前記第２の電圧ソースよりも大きい、Ｃ１８に記載の方法。
［Ｃ２５］
金属酸化膜半導体（ＭＯＳ）デバイスであって、
第１のＭＯＳトランジスタソースと、第１のＭＯＳトランジスタドレインと、第１のＭＯＳトランジスタゲートとを有する第１のＭＯＳトランジスタを通じて第１の信号を伝搬するための手段と、
第２のＭＯＳトランジスタソースと、第２のＭＯＳトランジスタドレインと、第２のＭＯＳトランジスタゲートとを有する第２のＭＯＳトランジスタを通じて第２の信号を伝搬するための手段と、前記第２のＭＯＳトランジスタソースおよび前記第１のＭＯＳトランジスタソースは、第１の電圧ソースに結合されている、
第３のＭＯＳトランジスタゲートを有する第３のＭＯＳトランジスタを浮遊状態にするための手段と、前記第３のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第３のＭＯＳトランジスタソースとの間に位置し、前記第３のＭＯＳトランジスタは、第３のＭＯＳトランジスタソース、第３のＭＯＳトランジスタドレイン、および第３のＭＯＳトランジスタゲートをさらに有し、前記第３のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースに結合されており、前記第３のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースに結合されている、
を備える、ＭＯＳデバイス。
［Ｃ２６］
前記第１のＭＯＳトランジスタゲートは、前記第２のＭＯＳトランジスタゲートに接続されており、前記第１のＭＯＳトランジスタドレインは、前記第２のＭＯＳトランジスタドレインに接続されている、Ｃ２５に記載のＭＯＳデバイス。
［Ｃ２７］
前記ＭＯＳトランジスタは、１４ｎｍ未満の製造プロセス技術を使用して製造される、Ｃ２５に記載のＭＯＳデバイス。
［Ｃ２８］
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、フィン電界効果トランジスタ（フィンＦＥＴ）である、Ｃ２５に記載のＭＯＳデバイス。
［Ｃ２９］
前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、および前記第３のＭＯＳトランジスタは、ｐ型ＭＯＳ（ｐＭＯＳ）トランジスタまたはｎ型ＭＯＳ（ｎＭＯＳ）トランジスタのいずれかである、Ｃ２５に記載のＭＯＳデバイス。
［Ｃ３０］
第４のＭＯＳトランジスタソースと、第４のＭＯＳトランジスタドレインと、第４のＭＯＳトランジスタゲートとを有する第４のＭＯＳトランジスタを通じて第３の信号を伝搬するための手段と、
第５のＭＯＳトランジスタソースと、第５のＭＯＳトランジスタドレインと、第５のＭＯＳトランジスタゲートとを有する第５のＭＯＳトランジスタを通じて第４の信号を伝搬するための手段と、前記第５のＭＯＳトランジスタソースおよび前記第４のＭＯＳトランジスタソースは、第２の電圧ソースに結合されている、
第６のＭＯＳトランジスタゲートを有する第６のＭＯＳトランジスタを浮遊状態にするための手段と、前記第６のＭＯＳトランジスタゲートは、前記第４のＭＯＳトランジスタソースと前記第６のＭＯＳトランジスタソースとの間にあり、前記第６のＭＯＳトランジスタは、第６のＭＯＳトランジスタソースおよび第６のＭＯＳトランジスタドレインをさらに有し、前記第６のＭＯＳトランジスタソースは、前記第４のＭＯＳトランジスタソースに結合されており、前記第６のＭＯＳトランジスタドレインは、前記第５のＭＯＳトランジスタソースに結合されている、
をさらに備える、Ｃ２５に記載のＭＯＳデバイス。