【手続補正書】
【提出日】平成20年2月19日(2008.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
並列に配置される第１及び第２のメモリデバイスあって、各々が、複数の記憶場所を備えた少なくとも１つのメモリバンクを含んでおり、前記複数の記憶場所と関連するデータの受信及び記憶と、前記データの検索及び送信との少なくとも一方を行うように構成されている第１及び第２のメモリデバイスをプログラミングする方法であって、
連続的に第１のアドレスを前記第１のメモリデバイスに提供すると共に前記第１のアドレスとは異なる第２のアドレスを前記第２のメモリデバイスに提供する提供ステップであって、前記第１のアドレスは前記第１のメモリデバイスにおける第１のグループの複数の記憶場所を参照し、前記第２のアドレスは前記第２のメモリデバイスにおける第２のグループの複数の記憶場所を参照するようになっている前記提供ステップと、
データ列を前記第１と第２のメモリデバイスに並列にロードするステップと、を備え、
前記データ列は前記第１と第２のグループの複数の記憶場所に同時に書き込まれる方法。
【請求項２】
前記第１と第２のアドレスは行アドレスであり、
前記方法は、さらに、前記第１のアドレスを前記第１のメモリデバイスに、前記第２のアドレスを前記第２のメモリデバイスに連続的に提供する前に、共通の列アドレスを前記第１と第２のメモリデバイスに並列に提供することを備えた請求項１に記載の方法。
【請求項３】
前記ロードするステップは、前記第１のメモリデバイスにおける前記共通の列アドレス及び前記第１の行アドレスによって参照される記憶場所と、前記第２のメモリデバイスにおける前記共通の列アドレス及び前記第２の行アドレスによって参照される記憶場所とに、前記データ列を同時にロードすることを含む請求項２に記載の方法。
【請求項４】
前記提供ステップは、前記第１及び第２のメモリデバイスのそれぞれに対して、メモリアドレスを発生させ、前記メモリアドレスが前記メモリデバイスにおける動作不能な記憶ユニットに対応するかどうかを決定し、前記メモリアドレスが動作不能な記憶ユニットに対応するという決定に応答して変更メモリアドレスを発生させ、前記変更メモリアドレスを前記メモリデバイスに提供することを備えた請求項１に記載の方法。
【請求項５】
前記決定するステップは、前記メモリアドレスが記憶された不良なアドレスに一致するかどうかを決定することを備えた請求項４に記載の方法。
【請求項６】
前記発生させるステップは、前記不良なアドレスに関連する記憶されたアドレスオフセットを取得し、前記アドレスオフセットに基づいて前記変更メモリアドレスを発生させることを備えた請求項５に記載の方法。
【請求項７】
第１のメモリアドレスを発生させるステップと、
前記第１のメモリアドレスが記憶された不良アドレスと一致するかどうかを決定するステップと、
前記不良なアドレスに関連する第１のアドレスオフセットを取得するステップと、
第２のアドレスオフセットを取得するために、前記第１のアドレスオフセットを累積されたオフセットと結合するステップと、
前記第１のメモリアドレス及び前記第２のアドレスオフセットに基づいて第２のメモリアドレスを発生させるステップと、
前記第２のメモリアドレスによって参照されるメモリ位置にデータ列をロードするステップとを備えたメモリデバイスをプログラミングする方法。
【請求項８】
前記決定するステップは、前記メモリデバイスにおける不良なブロックに対応するエントリを不良なブロックアドレスリストから生成し、
前記エントリを前記第１のメモリアドレスと比較することを含む請求項７に記載の方法。
【請求項９】
前記発生させるステップは、前記第２のアドレスオフセットを前記第１のメモリアドレスに追加することを含む請求項７に記載の方法。
【請求項１０】
複数のメモリデバイスをプログラミングするシステムであって、
メモリアドレスを発生させるように構成されるアドレス発生器と、
前記アドレス発生器と複数のメモリデバイスの間に接続され、前記複数のメモリデバイスの第１のメモリデバイスにおける前記メモリアドレスに対応する記憶ユニットが動作不能な記憶ユニットであるかどうかを決定するように構成されたアドレス調整器と、を備え、
前記記憶場所が動作不能な記憶ユニットであるという決定に応答し、第２のオフセットを生成するために前記メモリアドレス及び累積されたオフセットに関連した第１のオフセットを発生させ、
前記動作不能な記憶ユニットを含む前記第１のメモリデバイスにおける記憶場所の第１のコレクションをバイパスするために第１の変更アドレスを生成するように、前記第２のオフセットは前記メモリアドレスと結合され、
前記第１の変更アドレスは前記第１のメモリデバイスに提供されるシステム。
【請求項１１】
前記アドレス調整器は、記憶場所の前記第１のコレクションに関連する第１のオフセットを生成するように構成される不良なブロック訂正計算器と、前記第１の変更アドレスを発生させるために前記オフセットを前記メモリアドレスに追加するように構成されるアダーとを備えた請求項１０に記載のシステム。
【請求項１２】
前記不良なブロック訂正計算器は、前記複数のメモリデバイスのそれぞれにおける動作不能な記憶ユニットに関する情報を記憶するための記憶ブロックと、
前記第１のメモリデバイスに関連する記憶ブロックを選択するように構成されるデバイスセレクタと、
前記第１のメモリデバイスにおける前記第１のアドレスに対応する前記記憶ユニットが動作不能な記憶ユニットであるかどうかを決定するために、選択された記憶ブロックから引き出される記憶アドレスと前記メモリアドレスを比較するように構成される比較器と、を備えている請求項１１に記載のシステム。
【請求項１３】
前記第１のメモリ装置における動作不能な記憶ユニットに関する情報は、不良なブロックアドレスリストと該不良なブロックアドレスリストにおけるそれぞれのエントリに関連するオフセットとを備えている請求項１２に記載のシステム。
【請求項１４】
前記不良なブロックアドレスリストは、それぞれが不良なブロックのアドレスに対応するエントリを備え、各エントリに関連する前記オフセットは、前記エントリに対して隣接する不良なブロックの数を指示する請求項１３に記載のシステム。
【請求項１５】
各記憶ブロックに関連するホールディングレジスタであって、累積されるオフセットを記憶するホールディングレジスタと、
前記第２のオフセットを発生させるために、前記選択される記憶ブロックに関連する前記ホールディングレジスタから前記蓄積されるオフセットを、前記選択される記憶ブロックから引き出される第１のオフセットに追加するように構成されるアダーとをさらに備えている請求項１３に記載のシステム。
【請求項１６】
前記記憶ブロックからの出力の中から１つの出力を選択するように構成される少なくとも１つの多重化装置をさらに備えている請求項１２に記載のシステム。
【請求項１７】
前記アドレス発生器は、前記メモリアドレスの発生を繰り返すように構成され、
前記アドレス調整器は、複数のメモリデバイスの第２のメモリデバイスおける前記メモリアドレスに対応する記憶ユニットが動作不能な記憶ユニットであるかどうかを決定するように構成され、
前記記憶ユニットが動作不能な記憶ユニットであるという決定に応答して、前記第２のメモリデバイスにおける記憶場所の第２のコレクションをバイパスするために第２の変更アドレスを発生させ、
記憶場所の前記コレクションは、前記第２のメモリデバイスにおける動作不能な記憶ユニットを含んでおり、
前記第２の変更アドレスは、前記第１のメモリデバイスに提供されている前記第１の変更アドレスに続く前記第２のメモリデバイスに提供される請求項１０に記載のシステム。
【請求項１８】
前記第１の変更アドレスは前記第１のメモリデバイスにおける記憶場所の第１のグループを参照し、
前記第２の変更アドレスは前記第２のメモリデバイスにおける記憶場所の第２のグループを参照し、
前記システムは、
前記第１のメモリデバイスにおける記憶場所の前記第１のグループ及び前記第２のメモリデバイスにおける記憶場所の前記第２グループに対応するデータパターンをそこに記憶するデータバッファメモリを備え、
前記データバッファメモリは、前記データパターンを前記第１のメモリデバイス及び前記第２のメモリデバイスに並列に出力するように構成されており、前記データパターンは、記憶場所の前記第１のグループ及び記憶場所の前記第２のグループのそれぞれに同時に書き込まれる請求項１７に記載のシステム。
【請求項１９】
前記ロードするステップは、前記第１のメモリアドレスに対応するデータ列を前記第２のメモリアドレスによって参照される記憶場所にロードすることを含んでいる請求項７に記載の方法。
【請求項２０】
前記取得するステップは、記憶された不良なアドレスと関連する不良なアドレスオフセットを取得し、記憶されたアドレスを発生させるために前記不良なアドレスオフセットを累積されたオフセットに追加することを含んでいる請求項６に記載の方法。
【請求項２１】
前記不良なアドレスオフセットは、隣接する不良なアドレスの数を指示している請求項２０に記載の方法。