(57)【要約】  計算機５２０には、ＨＤＬで記述されたイベントドリブン方式の非同期シミュレーション用テストベンチ５２１が格納される。このテストベンチ５２１の入力に関わる記述部分は、ＬＳＩテスター５１０に入力され、ＤＵＴ５００への信号入力に変換された後、ＤＵＴ５００に印加される。その後、応答したＤＵＴからの出力信号は、ＬＳＩテスター５１０に入力されて、電圧条件テーブル等から得られる出力信号と比較されて、レベル判定される。この比較結果は、計算機５２０に入力されて、この計算機５２０内で、ＨＤＬテストベンチ５２１に記述されている期待値や出力波形データと比較されて、ＤＵＴ５００の良否判定が行われる。従って、ＬＳＩが実際に製品上で使用される条件と同等の条件において、そのＬＳＩ（ＤＵＴ）の検査を行うことができる。
2007113940.tif 000002
【特許請求の範囲】
【請求項１】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項２】
前記請求項１に記載の半導体検査装置において、
前記イベントドリブン形式のテストベンチは、
前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）である
ことを特徴とする半導体検査装置。
【請求項３】
前記請求項１記載の半導体検査装置において、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項４】
前記請求項１記載の半導体検査装置において、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項５】
前記請求項１記載の半導体検査装置において、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行う
ことを特徴とする半導体検査装置。
【請求項６】
前記請求項２記載の半導体検査装置において、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項７】
前記請求項２記載の半導体検査装置において、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項８】
前記請求項２記載の半導体検査装置において、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行う
ことを特徴とする半導体検査装置。
【請求項９】
前記請求項１〜８の何れか１項に記載の半導体検査装置において、
前記計算機は、
故障を持つ不良品の半導体装置と、故障を持たない良品の半導体装置に対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記良品の半導体装置の故障箇所を特定する
ことを特徴とする半導体検査装置。
【請求項１０】
前記請求項１〜８の何れか１項に記載の半導体検査装置において、
前記計算機は、
故障を持つ不良品の半導体装置と、故障を持たない半導体装置の設計データであって前記計算機に記録された設計データとに対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記良品の半導体装置の故障箇所を特定する
ことを特徴とする半導体検査装置。
【請求項１１】
前記請求項９記載の半導体検査装置において、
前記計算機は、
故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定する
ことを特徴とする半導体検査装置。
【請求項１２】
前記請求項１０記載の半導体検査装置において、
前記計算機は、
故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定する
ことを特徴とする半導体検査装置。
【請求項１３】
前記請求項１〜８の何れか１項に記載の半導体検査装置において、
前記計算機は、
収束イオンビーム加工観察装置で加工を施した半導体装置と、前記加工を施していない半導体装置とに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定する
ことを特徴とする半導体検査装置。
【請求項１４】
前記請求項１〜８の何れか１項に記載の半導体検査装置において、
収束イオンビーム加工観察装置で加工を施した半導体装置と、この半導体装置の設計データであって前記計算機に記録された設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定する
ことを特徴とする半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体検査装置に関し、特に、検査対象である半導体装置（以下、ＬＳＩと言う）と、その設計段階で実施される計算機上でのシミュレーションデータとを融合することにより、従来は実現困難であった様々な検査や評価、解析を容易に実現することを可能にする半導体検査装置に関するものである。
【背景技術】
【０００２】
ＬＳＩの製造プロセスやそのルールは年々微細化が進んでおり、その結果として、動作の高速化や小面積化といった効果が得られている。そして、近年のＬＳＩ開発においては、より多くの回路を組み込むことにより、高機能化を図り、System On Chip（以下ＳｏＣと言う）といった形態で付加価値を高めるという傾向がある。【０００３】
ＳｏＣと呼ばれる大規模ＬＳＩに組み込まれる回路の規模は年々増加しており、その回路は様々な機能を持つために、ＬＳＩの設計においては、非同期設計を行うことが多くなっている。また、回路規模が大幅に増加することにより消費電力の増加が問題となり、それに対する低消費電力化の技術としても、非同期設計が広く行われている。【０００４】
これらの多くの非同期回路を搭載するＬＳＩの機能検査を行う際、従来のＬＳＩテスターでは、多くの制約があるため、検査対象であるＬＳＩが搭載される様々な製品上での動作を完全に実現することが困難となっている。【０００５】
以下、従来のＬＳＩテスターを使用したＬＳＩの機能検査について説明する。【０００６】
ＬＳＩテスターは、検査対象となるＬＳＩ（以下、ＤＵＴ：Device Under Testと言う）に対して、所望の動作を実行させるために、入力信号を印加する。この入力信号は、パターンジェネレータに格納されている０／１のディジタルデータを、フォーマットコントローラの指定する波形モードにおいて、タイミングジェネレータの指定する信号変化タイミングに従って、電圧Ｖ及び電流Ｉに設定された０／１に対応する電圧条件で印加される。【０００７】
また、入力信号が印加されたＬＳＩからの出力信号を、パターンジェネレータに格納されている０／１期待値パターンと比較することにより、ＤＵＴの機能検査が実行される。その際、ＤＵＴからの出力信号は、タイミングジェネレータの指定するストローブ位置で、ＶＯＨに設定された０／１判定電圧条件を満足するか否かをディジタルコンパレータで判定する。【０００８】
入力信号及び出力期待値は、テストパターン（テストベクタとも言う）と呼ばれるサイクルベースのテストテーブルに従って生成される。通常、検査実行中のテストパターンは、パターンジェネレータ又は付属するパターンメモリに格納されている。【０００９】
従来のＬＳＩテスターは、サイクルベーステストシステムと呼ばれ、前記入力信号や出力期待値を生成するための様々なデータが、各々対応するサイクル（テストレート、タイミングセットと言う）に規定されている。【００１０】
次に、図１を参照しながら、前記テストパターンの作成方法について説明する。【００１１】
ＬＳＩの回路設計では、ＶｅｒｉｌｏｇやＶＨＤＬといったハードウェア記述言語（ＨＤＬ：Hardware Description Language）による設計手法が広く普及していて、抽象度の高いレジスタ転送レベルの機能記述データ（以下、ＲＴＬと言う）を、論理合成技術を用いて論理回路データ（以下、ネットリストと言う）に変換するという手法が一般的となっている。【００１２】
一般的なテストパターンの作成では、設計されたＲＴＬ及びネットリストに対して行う論理検証で使用されるシミュレーションデータが用いられる。シミュレーションにおいては、設計された回路に入力されるデータをテストパターンの入力信号として用い、その設計された回路からの出力をテストパターンの期待値として取り込むことにより、テストパターンは作成される。【００１３】
具体的には、シミュレーション結果（例えばＶＣＤ：Verilog Value Change Dump）（Ｖｅｒｉｌｏｇによるシミュレーション結果のダンプ）を一旦ＷＧＬ（波形生成言語）やＳＴＩＬ（標準テストインターフェース言語）といった形式に変換し、更に、ＬＳＩテスター用のテストパターン形式に変換する方法が取られる。【００１４】
但し、一般的に論理検証で実施されるシミュレーションは、ＬＳＩテスターのようなサイクルベース形式に対して、イベントドリブン形式であるため、前記のようにシミュレーション結果の変換を行っても、波形モードやテストレートといったＬＳＩテスターの概念が反映されず、直接、ＬＳＩテスターで使用することは困難である。そのため、シミュレーション結果を先ずサイクルベース形式に変換し、それをＷＧＬやＳＴＩＬ形式に変換し、更に、ＬＳＩテスター専用のテストパターン形式に変換という多くの作業が必要となる。【００１５】
このようなパターン作成のための莫大な作業工数を削減することを目的として、特許文献１は、イベント型ＩＣテストシステムを提案しているが、このイベント型ＩＣテストシステムにおいても、近年の大規模ＳｏＣ開発の過程でのシミュレーションデータをイベントファイルとして扱うには相当の作業工数を必要とする。その理由は、実際の大規模ＳｏＣのシミュレーション環境は、ＬＳＩテスターでの検査環境ではなく、実際にＬＳＩが使用される環境を模したもの（以下、セット環境と言う）だからである。【００１６】
例えば、図２に示したようなセット環境において、マイクロコードが格納された外部フラッシュメモリ２０１から、外部メモリインターフェース２０４を通じてＳｏＣ２００内部のＳＲＡＭ２０２へマイクロコードを転送し、そのマイクロコードに従ってＳｏＣ２００が動作する仕様になっているとすると、検査環境では、外部フラッシュメモリ２０１を削除し、外部メモリインターフェース２０４に対してマイクロコードを入力するイベントを作成する必要がある。また、外部メモリインターフェース２０４にワーク用ＤＲＡＭ２０３を接続するような仕様の場合には、検査環境ではＤＲＡＭ２０３とのデータの受け渡しイベントを作成する必要がある。【００１７】
勿論、イベント作成の作業自体を工夫することにより、容易に前記イベント型ＩＣテストシステムへイベントファイルを入力することも可能だが、ＳｏＣ設計時のシミュレーションデータを直接使用できる訳ではない。
【特許文献１】特表２００５−５２５５７７号
【発明の開示】
【発明が解決しようとする課題】
【００１８】
多くの非同期回路を搭載するＬＳＩの検査を行う際、従来のＬＳＩテスターでは、非同期動作を実現することが非常に困難であるため、搭載された非同期回路に対して実際に製品で使用される条件とは異なる条件での検査しか実行できない。そのため、ＬＳＩテスターを用いた検査以外の検査、例えばＢＯＳＴといった別工程の検査が必要になり、ＬＳＩの製造コストに占める検査コストの増大を招いてしまう。【００１９】
また、従来使用されているＬＳＩテスターにおいては、クロックジェネレータで設定可能な最高動作周波数が規定される。つまり、クロックジェネレータから出力される最高動作周波数以上のクロックは、ＤＵＴの最高動作周波数がそれ以上の場合でも印加することができない。このため、ＬＳＩテスターを使用した検査では、最高動作周波数の保証ができないことになる。【００２０】
問題となるのは、例えば１ＧＨｚといった高速クロックの出力機能を持っているＬＳＩテスターを使用していても、非同期動作が複雑になってくると、その非同期動作を完全に再現させることは困難であるため、やはり最高動作周波数の保証ができない場合である。これはＤＵＴの最高動作周波数が１ＧＨｚ以下の場合でも同様である。【００２１】
これらの問題は、従来のＬＳＩテスターが、テストパターンを用いたサイクルベースの動作を行うことに起因している。【００２２】
図３（ａ）に示したように、全ての入力信号がＬＳＩテスターの最高動作周波数に対して２のべき乗分の１のクロックであれば、各サイクルでの変化点のタイミングが同じになるので、前述のテストパターンで表現することが可能となり、問題はない。勿論、クロックだけでなく、クロックに同期したデータ入力についても同様に表現可能となる。【００２３】
しかし、図３（ｂ）に示したように、ＬＳＩテスターの最高動作周波数に対して、２のべき乗分の１のクロックではない非同期のクロックを入力する場合、入力信号の変化点がサイクル毎に変わってしまうため、テストパターンでの表現は困難になる。【００２４】
従来のＬＳＩテスターでも、サイクル毎にタイミングを変化させることは可能である。しかし、近年の１０００ピンを超えるような多ピンのＬＳＩについて、全ピンのタイミングを合わせ込んだテストプログラムを作成するには莫大な工数を必要とする。【００２５】
この対策としては、図３（ｃ）に示したように、全クロック周波数の最小公倍数の周波数に合わせたサイクルをベースにテストパターンを作成することが考えられる。但し、この場合には、ＬＳＩテスターの出力し得る最高動作周波数を超える可能性があるという問題や、テストパターン長が増大するという問題が発生する。【００２６】
また、ＳｏＣのような大規模ＬＳＩにおいては、多くの機能を検査する必要があるため、検査に使用するテストパターン作成に関する工数が増大しており、ＬＳＩ全体の開発コストも増大する傾向にある。【００２７】
テストパターン作成の際に使用されるシミュレーションのデータは、論理検証で用いられるデータであるため、多くの非同期回路を含む回路の場合には、入出力信号は当然に非同期となっている。通常、シミュレーションでは、ＬＳＩテスターのようなサイクルベースではなく、イベントドリブン方式の入力パターンを使用する。このような非同期のイベントドリブン方式シミュレーションのデータをそのままテストパターンに変換すると、前述した通り、高速且つ長大パターンとなってしまい、ＬＳＩテスターでは使用できないパターンになってしまう可能性がある。【００２８】
そのため、論理検証とは別に、テストパターン作成のためのサイクルベース同期シミュレーションを別途行う必要があり、そのための工数も発生してしまう。また、そのようなサイクルベース同期シミュレーションから作成されたテストパターンは、論理検証の条件とは異なり、また、実際にＬＳＩが使用される条件とも異なっているため、十分に品質を確保できるレベルのテストパターンであるとは言い難い。【００２９】
本発明の目的は、図４に示したように、論理検証で用いられたイベントドリブン方式の非同期シミュレーションのデータを直接にＬＳＩテスターに流用することにより、検査対象となるＬＳＩの実使用に限りなく近い条件での検査を可能とし、またテストパターン作成に関する工数を大幅に削減することを可能とした、高品質な検査を少ない工数で実現できるＬＳＩテスターを提供することにある。
【課題を解決するための手段】
【００３０】
前記目的を達成するために、本発明では、ＬＳＩの設計段階で検証に用いられたＨＤＬテストベンチを、直接、製造された半導体装置の検査に用いることとする。【００３１】
即ち、本発明の半導体検査装置は、入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行うことを特徴とする。【００３２】
本発明は、前記半導体検査装置において、前記イベントドリブン形式のテストベンチは、前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）であることを特徴とする。【００３３】
本発明は、前記半導体検査装置において、前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とする。【００３４】
本発明は、前記半導体検査装置において、前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計算機は、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とする。【００３５】
本発明は、前記半導体検査装置において、前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行うことを特徴とする。【００３６】
本発明は、前記半導体検査装置において、前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とする。【００３７】
本発明は、前記半導体検査装置において、前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計算機は、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とする。【００３８】
本発明は、前記半導体検査装置において、前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行うことを特徴とする。【００３９】
本発明は、前記半導体検査装置において、前記計算機は、故障を持つ不良品の半導体装置と、故障を持たない良品の半導体装置に対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記良品の半導体装置の故障箇所を特定することを特徴とする。【００４０】
本発明は、前記半導体検査装置において、前記計算機は、故障を持つ不良品の半導体装置と、故障を持たない半導体装置の設計データであって前記計算機に記録された設計データとに対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記良品の半導体装置の故障箇所を特定することを特徴とする。【００４１】
本発明は、前記半導体検査装置において、前記計算機は、故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定することを特徴とする。【００４２】
本発明は、前記半導体検査装置において、前記計算機は、故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定することを特徴とする。【００４３】
本発明は、前記半導体検査装置において、前記計算機は、収束イオンビーム加工観察装置で加工を施した半導体装置と、前記加工を施していない半導体装置とに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定することを特徴とする。【００４４】
本発明は、前記半導体検査装置において、収束イオンビーム加工観察装置で加工を施した半導体装置と、この半導体装置の設計データであって前記計算機に記録された設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定することを特徴とする。【００４５】
以上により、本発明では、ＨＤＬで記述されたイベントドリブン方式の非同期シミュレーション用テストベンチのＬＳＩへの入力に関わる記述部分は、計算機からインターフェース回路を通じてＬＳＩテスターに入力され、ＤＵＴへの信号入力に変換された後、ＤＵＴに印加されて、ＬＳＩの設計段階で検証に用いられたＨＤＬテストベンチが直接にＤＵＴの検査に用いられる。その後、応答したＤＵＴからの出力信号は、ＬＳＩテスターに入力されて、電圧条件テーブル等から得られる出力信号と比較されて、レベル判定される。この比較結果は、インターフェース回路を通じて計算機に入力されて、この計算機内で、ＨＤＬテストベンチに記述されている期待値や出力波形データと比較されて、検査対象の半導体装置の良否判定が行われる。従って、ＨＤＬで記述されたイベントドリブン方式の非同期シミュレーション用テストベンチを検査にそのままの形式で流用できるので、ＬＳＩが実際に製品上で使用される条件と同等の条件での検査が可能となり、高品質の検査が実現される。しかも、テストパターン作成の工数が削減されるので、ＬＳＩ全体の開発工数も削減される。【００４６】
特に、本発明では、ＤＵＴの検査を行う際に、マイコンやメモリ等の実際の外部デバイスがＤＵＴに接続された状態で検査が行われる。従って、実際にＬＳＩが搭載される製品の仕様に基づいた外部デバイスとＤＵＴとが動作を連携したシステムの中でＤＵＴの検査を行うことができるので、外部デバイスとのデータの受け渡し等のシステムとしての機能検査が可能である。【００４７】
また、本発明では、ＤＵＴの検査を行う際に、ＨＤＬで記述された環境上の仮想外部デバイスモデルがＤＵＴに接続された状態で検査が行われる。従って、連携する外部デバイスの品質などが変動した場合を想定したＤＵＴの性能評価が実施できる。【００４８】
更に、本発明では、不良品の動作と、ＨＤＬで記述されたその不良品の設計データに擬似故障をさせた場合の動作とを比較、観測することにより、不良品の不良箇所が容易に特定される。【００４９】
加えて、本発明では、ＦＩＢ（集束イオンビーム加工観察装置による加工）を行ったＬＳＩの動作と、同様の修正を行ったＨＤＬによるそのＬＳＩの設計データとの動作とを比較、観測することにより、そのＬＳＩのＦＩＢ加工の成否が容易に判断できる。
【発明の効果】
【００５０】
以上説明したように、本発明半導体検査装置によれば、ＨＤＬで記述されたイベントドリブン方式の非同期シミュレーション用テストベンチを検査にそのままの形式で流用したので、ＬＳＩが実際に製品上で使用される条件と同等の条件での検査を可能として、高品質の検査を実現できると共に、テストパターン作成の工数を削減できるので、ＬＳＩ全体の開発工数の削減にも効果がある。【００５１】
特に、本発明によれば、ＤＵＴ単体の検査に加えて、実際の製品の仕様に基づいた外部デバイスとの連携も含めたより複雑なシステムとしての検査が可能である。【００５２】
また、本発明によれば、ＤＵＴ単体の検査に加えて、このＤＵＴに連携する外部デバイスの品質などが変動した場合を想定したＤＵＴの性能評価が可能である。【００５３】
更に、本発明によれば、実際の動作に近い高負荷な状態でのＬＳＩの不良箇所の解析が可能である。【００５４】
加えて、本発明によれば、ＦＩＢ（集束イオンビーム加工観察装置による加工）を行ったＬＳＩにおいて、そのＦＩＢ加工の成否を容易に判断できる。
【図面の簡単な説明】
【００５５】
【図１】図１は従来のテストパターン作成フローを示す概略図である。
【図２】図２はＬＳＩを搭載する製品セットの一例を示す概略図である。
【図３】図３（ａ）はある３つの入力信号が２のべき乗の関係を保つことを説明する概略図、同図（ｂ）はその関係を保ってない状態を表す概略図、同図（ｃ）は同図（ｂ）に示したある３つの入力信号を１つのテストサイクルに表現するためにサイクライズしたテストパターンを示す概略図である。
【図４】図４は本発明の概念を表す図である。
【図５】図５は本発明の第１の実施形態の半導体検査装置を示すブロック構成図である。
【図６】図６は本発明の第２の実施形態の半導体検査装置を示すブロック構成図である。
【図７】図７は本発明の第３の実施形態の半導体検査装置を示すブロック構成図である。
【図８】図８は本発明の第４の実施形態の半導体検査装置を示すブロック構成図である。
【図９】図９（ａ）は不良品の不良箇所を推定することを示した概略図、同図（ｂ）は不良品の不具合内容を推定することを示す概略図、同図（ｃ）はＦＩＢ加工を施した不良品のそのＦＩＢ加工の成功を判断することを示す概略図である。
【符号の説明】
【００５６】
５００           ＤＵＴ（検査対象である半導体装置）
５１０           ＬＳＩテスター
５１１           信号発生器
５１２           比較器
５１３           信号発生器と比較器のペア
５２０           計算機
５２１           ＨＤＬテストベンチ
５２２           検査条件テーブル
６００、７００、
８００          ＤＵＴ
６０１           外部マイコン（外部デバイス）
６０２、８０２   外部メモリ（外部デバイス）
６１０、７１０、
８１０         ＬＳＩテスター
６２０、７２０、
８２０         計算機
７０１、８０３   仮想マイコン（仮想デバイス）
７０２           仮想メモリ（仮想デバイス）
９００           良品ＬＳＩ
９０１           不良品ＬＳＩ
９０２           設計データ
９０３           不具合を含む設計データ
９０４           不具合を含む設計データを元に製造されたＬＳＩ
【発明を実施するための最良の形態】
【００５７】
以下、本発明の実施形態を図面に基づいて説明する。【００５８】
（第１の実施形態）
図５は、本発明の第１の実施形態における半導体検査装置の構成を示す。【００５９】
同図において、５００は検査対象であるＤＵＴ、５１０はＬＳＩテスター、５２０は計算機であり、ＬＳＩテスター５１０と計算機５２０とはインターフェースハードウェア（インターフェース回路）（図示せず）で接続される。【００６０】
ＤＵＴ５００は、少なくとも１本以上のピンを持つ。同図に示したＤＵＴ５００は、ｎ本の端子を有し、１番ピンは入力端子５０１とし、２番ピンは出力端子５０２とし、３番から（ｎ−１）番ピンは省略し、ｎ番ピンは入出力端子５０３とする。【００６１】
前記ＬＳＩテスター５１０は、ＤＵＴ５００の端子１ピンに対して、信号発生器５１１と比較器５１２とのペア５１３を有する。ＬＳＩテスター５１０は、前述ペア５１３をＤＵＴ５００の総端子数分、又は少なくともＤＵＴ５００の検査に必要な総端子数分を有する。【００６２】
前記計算機５２０は、ＨＤＬテストベンチ５２１と、検査条件テーブル５２２とを有する。前記ＨＤＬテストベンチ５２１は、論理設計時に機能検証用として作成し、使用したものである。入力信号に関しては、入力タイミング、データ変化に関する情報を、出力信号に関しては期待値、期待値を比較する出力タイミングに関する情報を有する。このＨＤＬテストベンチ５２１は、イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）である。【００６３】
前記検査条件テーブル５２２は、入力信号と出力信号との電圧軸に関する情報を持つ。入力信号に関しては、０レベル値（”０”時の電圧値）、１レベル値（“１”時の電圧値）又は入力振幅、出力信号に関しては、Ｌ閾値（下回る値をＬとする）、Ｈ閾値（上回る値をＨとする）を定義する。バックアノテーション・シミュレーションの実行において、決定した温度や検査電圧などの条件が流用可能である。【００６４】
次に、図５を用いて、検査開始から終了までの信号の流れを説明する。【００６５】
ＤＵＴの入力端子５０１にピンエレクトロニクスを通じて接続される信号発生器５１１において、ＨＤＬテストベンチ５２１から入力タイミングとデータ変化内容が、また、検査条件テーブル５２２から入力振幅が決定される。２つの情報を総合して入力信号が生成される。この入力信号が、ＬＳＩテスター５１０のピンエレクトロニクスを通して、ＤＵＴの１番ピンの入力端子５０１に印加される。【００６６】
ＤＵＴ５００は、この入力信号を受けて、内部ロジックを通して、２番ピンの出力端子５０２から出力信号を応答する。【００６７】
ＤＵＴ５００の出力端子５０２にピンエレクトロニクスを通じて接続される比較器５１２では、前記ＤＵＴ５００からの出力信号を、ＨＤＬテストベンチ５２１から期待値比較する出力タイミングと同刻に検査条件テーブル５２２内のＨ閾値、Ｌ閾値と比較して、もしＨ閾値より大きければＨ判定、Ｌ閾値より小さければＬ判定、両閾値の間であれば中間電圧Ｚと判定とする。計算機５２０は、比較器５１２から出力される判定結果とＨＤＬテストベンチ５２１にある期待値とを比較し、もし両者が一致してすればＰＡＳＳ、そうでなければＦＡＩＬと判定する。その良否判定結果をファイルに出力したり、計算機５２０に繋がるディスプレイに直接に判定結果を表示したりし、その後、検査を終了する。【００６８】
（第２の実施形態）
図６は、本発明の第２の実施形態における半導体検査装置の構成を示す。【００６９】
本実施形態は、検査対象ＤＵＴ６００以外に、１つ以上の外部デバイスを持つことが特徴である。この外部デバイスは、本実施形態では、図６に示したように、例えば、マイコン６０１やメモリ６０２である。【００７０】
もし、直接、外部デバイスに入力信号を印加したり、出力信号を期待値比較したりする必要がある場合は、信号発生器と比較器のペア（図５に示した符号５１３）がＤＵＴ６００と外部デバイスの検査に必要な総端子数分が必要となる。【００７１】
例えば、実際の製品において、外部マイコン６０１及び外部メモリ６０２（外部デバイス）を使用するシステムだとすれば、ＤＵＴ６００は外部マイコン６０１及び外部メモリ６０２の両方と動作を連携したシステムテストを実施する必要がある。この事例では、外部デバイスは、外部マイコン６０１及び外部メモリ６０２である。外部マイコン６０１のデータ転送速度と、外部メモリ６０２のデータ転送速度とは異なり、且つこの両者間は非同期だと仮定する。【００７２】
ＤＵＴ６００は、外部マイコン６０１からのブートの後、ＬＳＩテスター６１０からの入力信号を受けて、ＤＵＴ６００内部ロジックで演算し、その演算結果を外部メモリ６０２に書き込む。計算機６２０は、外部メモリ６０２に書き込まれたデータをＬＳＩテスター６１０経由で読み出して、期待値比較を行って、ＰＡＳＳ／ＦＡＩＬを判定する。この検査により、ＤＵＴ６００は外部メモリ６０２への書き込み時の動作を保証されたことになる。【００７３】
また、逆に、計算機６２０は、外部メモリ６０２に対して事前にデータを書き込む。ＤＵＴ６００は、外部マイコン６０１からのブートの後、外部メモリ６０２のデータを読み出し、内部ロジックで演算する。計算機６２０は、ＬＳＩテスター６１０を通してその演算結果を読み出し、ＰＡＳＳ／ＦＡＩＬ判定する。この検査により、ＤＵＴ６００は外部メモリ６０２からの読み出し時の動作を保証されたことになる。【００７４】
例として挙げた２つの検査のように、外部デバイスを１つ以上持つことにより、より実際に近く、より複雑なファンクションテストが実施できる。【００７５】
また、従来のＢＯＳＴ（Built Out Self Test）を用いて検査する場合、検査を実現するためにロジック回路が書かれたＦＰＧＡなどの外部デバイスや、テストプログラムが書き込まれたＲＯＭやフラッシュメモリなどの不揮発メモリが必要となる。そして、検査の準備として、少なくとも検査前にはプログラムをＲＯＭやフラッシュメモリなどに書き込む作業が必要である。評価や検査のため頻繁にテストプログラムを変更する必要がある場合は、毎度、メモリを取り外して、メモリに対してテストプログラムを書き込む環境においてテストプログラムを書き換える作業をするか、代替として検査に必要な数のメモリを準備しておく必要がある。しかし、本実施形態では、メモリ６０２が先ず不揮発性である必要がなく、検査前又は検査途中に必要に応じてメモリ６０２に所望のテストプログラムを書き込むことが可能である。これにより、従来では、複数のＢＯＳＴ装置、又はテストプログラムを書き込んだ不揮発メモリを用意する必要があったが、検査装置の組み合わせとしては最小数準備するだけで済むことになる。【００７６】
（第３の実施形態）
図７は、本発明の第３の実施形態における半導体検査装置の構成を示す。【００７７】
本実施形態は、計算機７２０内に１つ以上の仮想デバイスを持つことが特徴である。この仮想デバイスは、図７では、例えば仮想マイコン７０１や仮想メモリ７０２である。【００７８】
本実施形態では、ＤＵＴ７００を検査する時に、設計段階で未だ製品化されていない仮想デバイス７０１、７０２との連携を検査することが可能である。また、既に製品化されているが、特定の箇所を擬似的に故障させたり、製造工程のパラメータを仮想デバイスに加えたりすることにより、ＤＵＴ７００ではなく、連携する外部デバイス７０１、７０２の品質が変動した場合を想定したＤＵＴ７００の性能評価が実施できる。メモリデバイス７０２のように複数のメーカーから提供される汎用デバイスとの連携においては、メーカー毎にデバイスの性能や特性が微妙に異なっていても、各々のデバイスに合わせた検査も容易に実現することができる。【００７９】
更に、従来の検査においては、ＤＵＴ７００に対して、ＬＳＩテスター７１０から一方的に入力信号を印加し、検査を行っていた。例えば、ＤＵＴ７００からのリクエスト出力信号に応じてＤＵＴ７００に入力信号を印加しないと、ＤＵＴ７００でアサートされない場合には、仮想マイコン７１１が、ＤＵＴ７００からのリクエスト信号に応じて、ＤＵＴ７００の制御に必要なデータや入力タイミングを作り出せば、より実際の機能に近いファンクションテストが実現できる。【００８０】
（第４の実施形態）
図８は、本発明の第４の実施形態における半導体検査装置の構成を示す。【００８１】
本実施形態は、ＤＵＴ以外に、１つ以上の外部デバイスがあり、また、計算機内に１つ以上の仮想デバイスを持つことが特徴である。【００８２】
前記第２及び第３の実施形態で既述した通り、ＤＵＴ８００を検査する際に、既に製品化されている外部デバイス（同図ではメモリ）８０１と接続し、計算機８２０内に未だ製品化されていない仮想デバイスとしての仮想マイコン８０２を持つことにより、製品化待ちの仮想デバイス８０２の製品化を待たずして、システム全体の機能評価を実施することが可能となる。【００８３】
更に、ＢＯＳＴのようなボード上に多数のデバイスや部品を実装する必要がある場合には、ＤＵＴ８００以外の外部デバイス８０１と計算機上の仮想デバイス８０２とを併用することにより、ＤＵＴ８００とＬＳＩテスター８１０とを接続する冶具（以下テスターボードと言う）８３０上で、物理的に外部デバイス８０１の実装が困難な場合や、電磁波の影響を削減したい場合には、仮想デバイス８０２を使用することにより、それらの問題を回避することが可能となる。また、仮想デバイス８０２を有効活用することにより、テスターボード８３０の作成費用を削減することも利点として挙げられる。【００８４】
（第５の実施形態）
次に、本発明の第５の実施形態の半導体検査装置を説明する。【００８５】
実際の製品にＬＳＩが搭載された状態において、そのＬＳＩの動作に不具合が発生して不良品と判断された場合には、不良解析を行う必要がある。しかし、不具合の内容によっては、従来のサイクルベースＬＳＩテスターを用いた特定の機能検査だけでは不良と判断される不具合症状が再現せず、複数の機能を動作させて、より実際の動作に近い高負荷な状態でないと発生しない不具合もある。本実施形態では、前記第１〜第４の実施形態を利用することにより、より実際の動作に近い高負荷な状態で検査を実施して、容易に不具合症状を再現させることを可能にする。【００８６】
図９（ａ）に示したように、不良品９０１及び良品９００の各々に対して、不良品９０１がＦＡＩＬするテストを実施する。テスト結果が出力されたり、テスト実行時に内部状態によっては何らかの応答が出力される端子を監視し、また、テスト実行後の内蔵メモリや内部状態を保持する回路や素子を有する場合は、その内部状態を読み出し、両者の検査結果を比較することにより、不良品９０１の不良箇所を推定する。【００８７】
また、図９（ｂ）に示したように、前述の不良解析で特定できた不良品９０１の不良推定箇所について、不良品９０１のＤＵＴの元になっている設計データ９０２上において、０／１縮退、断線などの不良症状に応じて、０／１固定、ショート、オープンなど人為的に擬似故障を施す。不良品９０１がＦＡＩＬするテストを、不良品９０１と、不良情報を追加した設計データ９０２とに対して実施する。両者の検査結果を比較し、一致した場合は、設計データ９０２に追加した不良内容が正しいことになり、不良原因が確定できる。これは、不良品９０１を開封して物理的に不具合内容を解析する必要がないことを意味する。【００８８】
従って、本実施形態では、実際の動作に近い高負荷な状態での不良解析が実施可能である。【００８９】
（第６の実施形態）
続いて、本発明の第６の実施形態の半導体検査装置を説明する。【００９０】
本実施形態は、ＦＩＢ（集束イオンビーム加工観察装置）を用いたＬＳＩの加工の成否の判定を可能とするものである。以下、説明する。【００９１】
図９（ｃ）に示したように、ＬＳＩ９０４を評価している段階において、製造上の問題ではなくて設計データ９０３そのものに不具合が発覚したと仮定する。ＬＳＩ９０４の製造に必要となるマスクの修正費用をできるだけ削減したい観点から、通常は、設計データに対して再検証を実施し、その結果を元に修正内容を検討し、その後、ＬＳＩ９０４のパッケージを開封し、その修正内容に応じてＦＩＢによる加工を実施する。そして、ＦＩＢ加工を施したＬＳＩ９０４をＬＳＩテスターやその他の評価装置にて評価し、不具合現象が発生しないことの確認をもって、修正内容が正しいと判断し、その修正内容に沿って実際にマスク修正を行う。但し、この際、ＦＩＢによる加工が失敗していた場合には、修正内容の正誤が判断できなくなる。【００９２】
修正内容を反映させた設計データ９０３と、ＦＩＢによる加工を施したＬＳＩ９０４に対して、少なくとも不具合現象が再現する検査項目を含む検査を実施し、その検査結果から、ＬＳＩへのＦＩＢ加工の内容（設計データに反映させた修正内容と同等）の妥当性、及びＦＩＢ加工の成功を判断する。尚、前提として、修正前の設計データ及びＦＩＢ加工を施す前のＬＳＩは、不具合現象が再現する項目を除く全検査項目に関してＰＡＳＳする必要がある。また、修正内容を反映させた設計データ９０３は、不具合現象が再現する検査項目についてはＰＡＳＳする必要がある。【００９３】
但し、設計データ９０３に対する修正による影響で既存の検査項目がＰＡＳＳしないことが予測できていた場合には、該当検査項目のＦＡＩＬ内容を確認しておき、ＦＩＢ加工を施したＬＳＩに対して該当検査を実施した際に、ＰＡＳＳしたり、ＦＡＩＬした場合でも、予め確認しておいたＦＡＩＬ内容と異なるＦＡＩＬ内容だったときには、ＦＩＢ加工が失敗したと判断する。【００９４】
以下に、少なくとも不具合現象が再現する検査項目を含む検査に対するＰＡＳＳ／ＦＡＩＬ判定結果を基に、修正内容の妥当性、ＦＩＢ加工の成功失敗を判断する方法を示す。ここでは、不具合現象が再現する検査以外の検査項目に対して、修正の影響はないものと仮定する。【００９５】
設計データ９０３、ＦＩＢ加工を施したＬＳＩ９０４の双方に対して、不具合現象の項目を含む全項目の検査を行い、ＰＡＳＳすれば、少なくとも不具合現象に対しては修正内容、及びＦＩＢ加工の内容共に正しかったと言える。【００９６】
ＦＩＢ加工を施したＬＳＩ９０４が、不具合現象の項目に対してのみＦＡＩＬした場合には、設計データ９０３の修正内容と、ＬＳＩ９０４に対して施したＦＩＢ加工の内容とが同等でなかったと言える。これは、ＦＩＢ加工が失敗した場合も含まれる。【００９７】
勿論、ＦＩＢ加工を施したＬＳＩ９０４が全項目ＰＡＳＳしない場合には、ＦＩＢ加工作業が失敗していると判断する。【００９８】
不具合現象の項目においｔＰＡＳＳし、不具合現象以外の項目で両者共にＦＡＩＬする場合は、修正内容により不具合現象自体は解消したが、副作用により別の不具合が発生したか、当初の不具合により隠れていた不具合が露見したと判断する。
【産業上の利用可能性】
【００９９】
以上説明したように、本発明は、論理検証で用いられたイベントドリブン方式の非同期シミュレーションのデータを直接にＬＳＩテスターに流用したので、検査対象となる半導体装置の実使用に近い条件での検査を可能とすると共に、テストパターン作成に関する工数を大幅に削減できるので、高品質な検査を少ない工数で実現できる半導体検査装置として有用である。
【図１】
2007113940.tif 000003
【図２】
2007113940.tif 000004
【図３】
2007113940.tif 000005
【図４】
2007113940.tif 000006
【図５】
2007113940.tif 000007
【図６】
2007113940.tif 000008
【図７】
2007113940.tif 000009
【図８】
2007113940.tif 000010
【図９】
2007113940.tif 000011
【手続補正書】
【提出日】平成19年7月30日(2007.7.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（削除）
【請求項２】
（削除）
【請求項３】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項４】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項５】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行う
ことを特徴とする半導体検査装置。
【請求項６】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記イベントドリブン形式のテストベンチは、
前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Ｖｅｒｉｌｏｇ  Ｖａｌｕｅ  Ｃｈａｎｇｅ  Ｄｕｍｐ）であり、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項７】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記イベントドリブン形式のテストベンチは、
前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Ｖｅｒｉｌｏｇ  Ｖａｌｕｅ  Ｃｈａｎｇｅ  Ｄｕｍｐ）であり、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項８】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記イベントドリブン形式のテストベンチは、
前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Ｖｅｒｉｌｏｇ  Ｖａｌｕｅ  Ｃｈａｎｇｅ  Ｄｕｍｐ）であり、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行う
ことを特徴とする半導体検査装置。
【請求項９】
前記請求項３〜８の何れか１項に記載の半導体検査装置において、
前記計算機は、
故障を持つ不良品の半導体装置と、故障を持たない良品の半導体装置に対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記不良品の半導体装置の故障箇所を特定する
ことを特徴とする半導体検査装置。
【請求項１０】
前記請求項３〜８の何れか１項に記載の半導体検査装置において、
前記計算機は、
故障を持つ不良品の半導体装置と、故障を持たない半導体装置の設計データであって前記計算機に記録された設計データとに対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記不良品の半導体装置の故障箇所を特定する
ことを特徴とする半導体検査装置。
【請求項１１】
前記請求項９記載の半導体検査装置において、
前記計算機は、
故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定する
ことを特徴とする半導体検査装置。
【請求項１２】
前記請求項１０記載の半導体検査装置において、
前記計算機は、
故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定する
ことを特徴とする半導体検査装置。
【請求項１３】
前記請求項３〜８の何れか１項に記載の半導体検査装置において、
前記計算機は、
収束イオンビーム加工観察装置で加工を施した半導体装置と、前記加工を施していない半導体装置とに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定する
ことを特徴とする半導体検査装置。
【請求項１４】
前記請求項３〜８の何れか１項に記載の半導体検査装置において、
収束イオンビーム加工観察装置で加工を施した半導体装置と、この半導体装置の設計データであって前記計算機に記録された設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定する
ことを特徴とする半導体検査装置。
【手続補正書】
【提出日】平成19年10月12日(2007.10.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項２】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項３】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行う
ことを特徴とする半導体検査装置。
【請求項４】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記イベントドリブン形式のテストベンチは、
前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）であり、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項５】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記イベントドリブン形式のテストベンチは、
前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）であり、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行う
ことを特徴とする半導体検査装置。
【請求項６】
入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、
前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、
前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、
前記イベントドリブン形式のテストベンチは、
前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）であり、
前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、
前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、
前記計算機は、
前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行う
ことを特徴とする半導体検査装置。
【請求項７】
前記請求項１〜６の何れか１項に記載の半導体検査装置において、
前記計算機は、
故障を持つ不良品の半導体装置と、故障を持たない良品の半導体装置に対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記不良品の半導体装置の故障箇所を特定する
ことを特徴とする半導体検査装置。
【請求項８】
前記請求項１〜６の何れか１項に記載の半導体検査装置において、
前記計算機は、
故障を持つ不良品の半導体装置と、故障を持たない半導体装置の設計データであって前記計算機に記録された設計データとに対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記不良品の半導体装置の故障箇所を特定する
ことを特徴とする半導体検査装置。
【請求項９】
前記請求項７記載の半導体検査装置において、
前記計算機は、
故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定する
ことを特徴とする半導体検査装置。
【請求項１０】
前記請求項８記載の半導体検査装置において、
前記計算機は、
故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定する
ことを特徴とする半導体検査装置。
【請求項１１】
前記請求項１〜６の何れか１項に記載の半導体検査装置において、
前記計算機は、
収束イオンビーム加工観察装置で加工を施した半導体装置と、前記加工を施していない半導体装置とに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定する
ことを特徴とする半導体検査装置。
【請求項１２】
前記請求項１〜６の何れか１項に記載の半導体検査装置において、
収束イオンビーム加工観察装置で加工を施した半導体装置と、この半導体装置の設計データであって前記計算機に記録された設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定する
ことを特徴とする半導体検査装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体検査装置に関し、特に、検査対象である半導体装置（以下、ＬＳＩと言う）と、その設計段階で実施される計算機上でのシミュレーションデータとを融合することにより、従来は実現困難であった様々な検査や評価、解析を容易に実現することを可能にする半導体検査装置に関するものである。
【背景技術】
【０００２】
ＬＳＩの製造プロセスやそのルールは年々微細化が進んでおり、その結果として、動作の高速化や小面積化といった効果が得られている。そして、近年のＬＳＩ開発においては、より多くの回路を組み込むことにより、高機能化を図り、System On Chip（以下ＳｏＣと言う）といった形態で付加価値を高めるという傾向がある。
【０００３】
ＳｏＣと呼ばれる大規模ＬＳＩに組み込まれる回路の規模は年々増加しており、その回路は様々な機能を持つために、ＬＳＩの設計においては、非同期設計を行うことが多くなっている。また、回路規模が大幅に増加することにより消費電力の増加が問題となり、それに対する低消費電力化の技術としても、非同期設計が広く行われている。
【０００４】
これらの多くの非同期回路を搭載するＬＳＩの機能検査を行う際、従来のＬＳＩテスターでは、多くの制約があるため、検査対象であるＬＳＩが搭載される様々な製品上での動作を完全に実現することが困難となっている。
【０００５】
以下、従来のＬＳＩテスターを使用したＬＳＩの機能検査について説明する。
【０００６】
ＬＳＩテスターは、検査対象となるＬＳＩ（以下、ＤＵＴ：Device Under Testと言う）に対して、所望の動作を実行させるために、入力信号を印加する。この入力信号は、パターンジェネレータに格納されている０／１のディジタルデータを、フォーマットコントローラの指定する波形モードにおいて、タイミングジェネレータの指定する信号変化タイミングに従って、電圧Ｖ及び電流Ｉに設定された０／１に対応する電圧条件で印加される。
【０００７】
また、入力信号が印加されたＬＳＩからの出力信号を、パターンジェネレータに格納されている０／１期待値パターンと比較することにより、ＤＵＴの機能検査が実行される。その際、ＤＵＴからの出力信号は、タイミングジェネレータの指定するストローブ位置で、ＶＯＨに設定された０／１判定電圧条件を満足するか否かをディジタルコンパレータで判定する。
【０００８】
入力信号及び出力期待値は、テストパターン（テストベクタとも言う）と呼ばれるサイクルベースのテストテーブルに従って生成される。通常、検査実行中のテストパターンは、パターンジェネレータ又は付属するパターンメモリに格納されている。
【０００９】
従来のＬＳＩテスターは、サイクルベーステストシステムと呼ばれ、前記入力信号や出力期待値を生成するための様々なデータが、各々対応するサイクル（テストレート、タイミングセットと言う）に規定されている。
【００１０】
次に、図１を参照しながら、前記テストパターンの作成方法について説明する。
【００１１】
ＬＳＩの回路設計では、ＶｅｒｉｌｏｇやＶＨＤＬといったハードウェア記述言語（ＨＤＬ：Hardware Description Language）による設計手法が広く普及していて、抽象度の高いレジスタ転送レベルの機能記述データ（以下、ＲＴＬと言う）を、論理合成技術を用いて論理回路データ（以下、ネットリストと言う）に変換するという手法が一般的となっている。
【００１２】
一般的なテストパターンの作成では、設計されたＲＴＬ及びネットリストに対して行う論理検証で使用されるシミュレーションデータが用いられる。シミュレーションにおいては、設計された回路に入力されるデータをテストパターンの入力信号として用い、その設計された回路からの出力をテストパターンの期待値として取り込むことにより、テストパターンは作成される。
【００１３】
具体的には、シミュレーション結果（例えばＶＣＤ：Verilog Value Change Dump）（Ｖｅｒｉｌｏｇによるシミュレーション結果のダンプ）を一旦ＷＧＬ（波形生成言語）やＳＴＩＬ（標準テストインターフェース言語）といった形式に変換し、更に、ＬＳＩテスター用のテストパターン形式に変換する方法が取られる。
【００１４】
但し、一般的に論理検証で実施されるシミュレーションは、ＬＳＩテスターのようなサイクルベース形式に対して、イベントドリブン形式であるため、前記のようにシミュレーション結果の変換を行っても、波形モードやテストレートといったＬＳＩテスターの概念が反映されず、直接、ＬＳＩテスターで使用することは困難である。そのため、シミュレーション結果を先ずサイクルベース形式に変換し、それをＷＧＬやＳＴＩＬ形式に変換し、更に、ＬＳＩテスター専用のテストパターン形式に変換という多くの作業が必要となる。
【００１５】
このようなパターン作成のための莫大な作業工数を削減することを目的として、特許文献１は、イベント型ＩＣテストシステムを提案しているが、このイベント型ＩＣテストシステムにおいても、近年の大規模ＳｏＣ開発の過程でのシミュレーションデータをイベントファイルとして扱うには相当の作業工数を必要とする。その理由は、実際の大規模ＳｏＣのシミュレーション環境は、ＬＳＩテスターでの検査環境ではなく、実際にＬＳＩが使用される環境を模したもの（以下、セット環境と言う）だからである。
【００１６】
例えば、図２に示したようなセット環境において、マイクロコードが格納された外部フラッシュメモリ２０１から、外部メモリインターフェース２０４を通じてＳｏＣ２００内部のＳＲＡＭ２０２へマイクロコードを転送し、そのマイクロコードに従ってＳｏＣ２００が動作する仕様になっているとすると、検査環境では、外部フラッシュメモリ２０１を削除し、外部メモリインターフェース２０４に対してマイクロコードを入力するイベントを作成する必要がある。また、外部メモリインターフェース２０４にワーク用ＤＲＡＭ２０３を接続するような仕様の場合には、検査環境ではＤＲＡＭ２０３とのデータの受け渡しイベントを作成する必要がある。
【００１７】
勿論、イベント作成の作業自体を工夫することにより、容易に前記イベント型ＩＣテストシステムへイベントファイルを入力することも可能だが、ＳｏＣ設計時のシミュレーションデータを直接使用できる訳ではない。
【特許文献１】特表２００５−５２５５７７号
【発明の開示】
【発明が解決しようとする課題】
【００１８】
多くの非同期回路を搭載するＬＳＩの検査を行う際、従来のＬＳＩテスターでは、非同期動作を実現することが非常に困難であるため、搭載された非同期回路に対して実際に製品で使用される条件とは異なる条件での検査しか実行できない。そのため、ＬＳＩテスターを用いた検査以外の検査、例えばＢＯＳＴといった別工程の検査が必要になり、ＬＳＩの製造コストに占める検査コストの増大を招いてしまう。
【００１９】
また、従来使用されているＬＳＩテスターにおいては、クロックジェネレータで設定可能な最高動作周波数が規定される。つまり、クロックジェネレータから出力される最高動作周波数以上のクロックは、ＤＵＴの最高動作周波数がそれ以上の場合でも印加することができない。このため、ＬＳＩテスターを使用した検査では、最高動作周波数の保証ができないことになる。
【００２０】
問題となるのは、例えば１ＧＨｚといった高速クロックの出力機能を持っているＬＳＩテスターを使用していても、非同期動作が複雑になってくると、その非同期動作を完全に再現させることは困難であるため、やはり最高動作周波数の保証ができない場合である。これはＤＵＴの最高動作周波数が１ＧＨｚ以下の場合でも同様である。
【００２１】
これらの問題は、従来のＬＳＩテスターが、テストパターンを用いたサイクルベースの動作を行うことに起因している。
【００２２】
図３（ａ）に示したように、全ての入力信号がＬＳＩテスターの最高動作周波数に対して２のべき乗分の１のクロックであれば、各サイクルでの変化点のタイミングが同じになるので、前述のテストパターンで表現することが可能となり、問題はない。勿論、クロックだけでなく、クロックに同期したデータ入力についても同様に表現可能となる。
【００２３】
しかし、図３（ｂ）に示したように、ＬＳＩテスターの最高動作周波数に対して、２のべき乗分の１のクロックではない非同期のクロックを入力する場合、入力信号の変化点がサイクル毎に変わってしまうため、テストパターンでの表現は困難になる。
【００２４】
従来のＬＳＩテスターでも、サイクル毎にタイミングを変化させることは可能である。しかし、近年の１０００ピンを超えるような多ピンのＬＳＩについて、全ピンのタイミングを合わせ込んだテストプログラムを作成するには莫大な工数を必要とする。
【００２５】
この対策としては、図３（ｃ）に示したように、全クロック周波数の最小公倍数の周波数に合わせたサイクルをベースにテストパターンを作成することが考えられる。但し、この場合には、ＬＳＩテスターの出力し得る最高動作周波数を超える可能性があるという問題や、テストパターン長が増大するという問題が発生する。
【００２６】
また、ＳｏＣのような大規模ＬＳＩにおいては、多くの機能を検査する必要があるため、検査に使用するテストパターン作成に関する工数が増大しており、ＬＳＩ全体の開発コストも増大する傾向にある。
【００２７】
テストパターン作成の際に使用されるシミュレーションのデータは、論理検証で用いられるデータであるため、多くの非同期回路を含む回路の場合には、入出力信号は当然に非同期となっている。通常、シミュレーションでは、ＬＳＩテスターのようなサイクルベースではなく、イベントドリブン方式の入力パターンを使用する。このような非同期のイベントドリブン方式シミュレーションのデータをそのままテストパターンに変換すると、前述した通り、高速且つ長大パターンとなってしまい、ＬＳＩテスターでは使用できないパターンになってしまう可能性がある。
【００２８】
そのため、論理検証とは別に、テストパターン作成のためのサイクルベース同期シミュレーションを別途行う必要があり、そのための工数も発生してしまう。また、そのようなサイクルベース同期シミュレーションから作成されたテストパターンは、論理検証の条件とは異なり、また、実際にＬＳＩが使用される条件とも異なっているため、十分に品質を確保できるレベルのテストパターンであるとは言い難い。
【００２９】
本発明の目的は、図４に示したように、論理検証で用いられたイベントドリブン方式の非同期シミュレーションのデータを直接にＬＳＩテスターに流用することにより、検査対象となるＬＳＩの実使用に限りなく近い条件での検査を可能とし、またテストパターン作成に関する工数を大幅に削減することを可能とした、高品質な検査を少ない工数で実現できるＬＳＩテスターを提供することにある。
【課題を解決するための手段】
【００３０】
前記目的を達成するために、本発明では、ＬＳＩの設計段階で検証に用いられたＨＤＬテストベンチを、直接、製造された半導体装置の検査に用いることとする。
【００３１】
即ち、請求項１記載の発明の半導体検査装置は、入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とする。
【００３２】
請求項２記載の発明の半導体検査装置は、入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計算機は、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とする。
【００３３】
請求項３記載の発明の半導体検査装置は、入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行うことを特徴とする。
【００３４】
請求項４記載の発明の半導体検査装置は、入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、前記イベントドリブン形式のテストベンチは、前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）であり、前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とする。
【００３５】
請求項５記載の発明の半導体検査装置は、入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、前記イベントドリブン形式のテストベンチは、前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）であり、前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計算機は、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定を行うことを特徴とする。
【００３６】
請求項６記載の発明の半導体検査装置は、入力タイミング、出力タイミング、入力及び期待値の各情報が記述されたイベントドリブン形式のテストベンチ、並びに、電源電圧及び入力電圧が記述された電圧条件テーブルを記録した計算機と、前記計算機に対してインターフェース回路を介して接続され、前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる入力信号を検査対象である半導体装置に印加し、この入力信号の印加を受けて応答した前記半導体装置からの出力信号を受けて、この出力信号を前記イベントドリブン形式のテストベンチ及び前記電圧条件テーブルから得られる出力信号と比較するＬＳＩテスターとを備え、前記計算機は、前記ＬＳＩテスターからの比較結果を前記インターフェース回路を介して受け、この受けた比較結果を前記イベントドリブン形式のテストベンチに記述された期待値と比較して、前記検査対象である半導体装置の良否判定を行い、前記イベントドリブン形式のテストベンチは、前記イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）であり、前記検査対象である半導体装置には、少なくとも一つ以上の外部デバイスが接続されており、前記計算機は、前記検査対象である半導体装置と動作を連係すべき少なくとも一つ以上の仮想デバイスを有し、前記計算機は、前記検査対象である半導体装置と前記外部デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定と、前記検査対象である半導体装置と前記仮想デバイスとが動作を連携したシステム動作時での前記検査対象である半導体装置の良否判定とを行うことを特徴とする。
【００３７】
請求項７記載の発明は、前記請求項１〜６の何れか１項に記載の半導体検査装置において、前記計算機は、故障を持つ不良品の半導体装置と、故障を持たない良品の半導体装置に対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記不良品の半導体装置の故障箇所を特定することを特徴とする。
【００３８】
請求項８記載の発明は、前記請求項１〜６の何れか１項に記載の半導体検査装置において、前記計算機は、故障を持つ不良品の半導体装置と、故障を持たない半導体装置の設計データであって前記計算機に記録された設計データとに対する各々の単体又はシステムテストのテスト結果同士を比較し、その比較情報に基づいて前記不良品の半導体装置の故障箇所を特定することを特徴とする。
【００３９】
請求項９記載の発明は、前記請求項７記載の半導体検査装置において、前記計算機は、故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定することを特徴とする。
【００４０】
請求項１０記載の発明は、前記請求項８記載の半導体検査装置において、前記計算機は、故障箇所が特定された前記不良品の半導体装置と、この半導体装置の設計データであって前記計算機に記録され且つ前記特定された故障箇所の故障情報を反映した設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記不良品の半導体装置の故障情報の正誤を判定することを特徴とする。
【００４１】
請求項１１記載の発明は、前記請求項１〜６の何れか１項に記載の半導体検査装置において、前記計算機は、収束イオンビーム加工観察装置で加工を施した半導体装置と、前記加工を施していない半導体装置とに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定することを特徴とする。
【００４２】
請求項１２記載の発明は、前記請求項１〜６の何れか１項に記載の半導体検査装置において、収束イオンビーム加工観察装置で加工を施した半導体装置と、この半導体装置の設計データであって前記計算機に記録された設計データとに対して、各々、単体又はシステムテストを行い、そのテスト結果同士を比較して、前記半導体装置に施した加工の成功を判定することを特徴とする。
【００４３】
以上により、本発明では、ＨＤＬで記述されたイベントドリブン方式の非同期シミュレーション用テストベンチのＬＳＩへの入力に関わる記述部分は、計算機からインターフェース回路を通じてＬＳＩテスターに入力され、ＤＵＴへの信号入力に変換された後、ＤＵＴに印加されて、ＬＳＩの設計段階で検証に用いられたＨＤＬテストベンチが直接にＤＵＴの検査に用いられる。その後、応答したＤＵＴからの出力信号は、ＬＳＩテスターに入力されて、電圧条件テーブル等から得られる出力信号と比較されて、レベル判定される。この比較結果は、インターフェース回路を通じて計算機に入力されて、この計算機内で、ＨＤＬテストベンチに記述されている期待値や出力波形データと比較されて、検査対象の半導体装置の良否判定が行われる。従って、ＨＤＬで記述されたイベントドリブン方式の非同期シミュレーション用テストベンチを検査にそのままの形式で流用できるので、ＬＳＩが実際に製品上で使用される条件と同等の条件での検査が可能となり、高品質の検査が実現される。しかも、テストパターン作成の工数が削減されるので、ＬＳＩ全体の開発工数も削減される。
【００４４】
特に、本発明では、ＤＵＴの検査を行う際に、マイコンやメモリ等の実際の外部デバイスがＤＵＴに接続された状態で検査が行われる。従って、実際にＬＳＩが搭載される製品の仕様に基づいた外部デバイスとＤＵＴとが動作を連携したシステムの中でＤＵＴの検査を行うことができるので、外部デバイスとのデータの受け渡し等のシステムとしての機能検査が可能である。
【００４５】
また、本発明では、ＤＵＴの検査を行う際に、ＨＤＬで記述された環境上の仮想外部デバイスモデルがＤＵＴに接続された状態で検査が行われる。従って、連携する外部デバイスの品質などが変動した場合を想定したＤＵＴの性能評価が実施できる。
【００４６】
更に、本発明では、不良品の動作と、ＨＤＬで記述されたその不良品の設計データに擬似故障をさせた場合の動作とを比較、観測することにより、不良品の不良箇所が容易に特定される。
【００４７】
加えて、本発明では、ＦＩＢ（集束イオンビーム加工観察装置による加工）を行ったＬＳＩの動作と、同様の修正を行ったＨＤＬによるそのＬＳＩの設計データとの動作とを比較、観測することにより、そのＬＳＩのＦＩＢ加工の成否が容易に判断できる。
【発明の効果】
【００４８】
以上説明したように、本発明半導体検査装置によれば、ＨＤＬで記述されたイベントドリブン方式の非同期シミュレーション用テストベンチを検査にそのままの形式で流用したので、ＬＳＩが実際に製品上で使用される条件と同等の条件での検査を可能として、高品質の検査を実現できると共に、テストパターン作成の工数を削減できるので、ＬＳＩ全体の開発工数の削減にも効果がある。
【００４９】
特に、本発明によれば、ＤＵＴ単体の検査に加えて、実際の製品の仕様に基づいた外部デバイスとの連携も含めたより複雑なシステムとしての検査が可能である。
【００５０】
また、本発明によれば、ＤＵＴ単体の検査に加えて、このＤＵＴに連携する外部デバイスの品質などが変動した場合を想定したＤＵＴの性能評価が可能である。
【００５１】
更に、本発明によれば、実際の動作に近い高負荷な状態でのＬＳＩの不良箇所の解析が可能である。
【００５２】
加えて、本発明によれば、ＦＩＢ（集束イオンビーム加工観察装置による加工）を行ったＬＳＩにおいて、そのＦＩＢ加工の成否を容易に判断できる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施形態を図面に基づいて説明する。
【００５４】
（第１の実施形態）
図５は、本発明の第１の実施形態における半導体検査装置の構成を示す。
【００５５】
同図において、５００は検査対象であるＤＵＴ、５１０はＬＳＩテスター、５２０は計算機であり、ＬＳＩテスター５１０と計算機５２０とはインターフェースハードウェア（インターフェース回路）（図示せず）で接続される。
【００５６】
ＤＵＴ５００は、少なくとも１本以上のピンを持つ。同図に示したＤＵＴ５００は、ｎ本の端子を有し、１番ピンは入力端子５０１とし、２番ピンは出力端子５０２とし、３番から（ｎ−１）番ピンは省略し、ｎ番ピンは入出力端子５０３とする。
【００５７】
前記ＬＳＩテスター５１０は、ＤＵＴ５００の端子１ピンに対して、信号発生器５１１と比較器５１２とのペア５１３を有する。ＬＳＩテスター５１０は、前述ペア５１３をＤＵＴ５００の総端子数分、又は少なくともＤＵＴ５００の検査に必要な総端子数分を有する。
【００５８】
前記計算機５２０は、ＨＤＬテストベンチ５２１と、検査条件テーブル５２２とを有する。前記ＨＤＬテストベンチ５２１は、論理設計時に機能検証用として作成し、使用したものである。入力信号に関しては、入力タイミング、データ変化に関する情報を、出力信号に関しては期待値、期待値を比較する出力タイミングに関する情報を有する。このＨＤＬテストベンチ５２１は、イベントドリブン形式のテストベンチを用いて行った論理シミュレーションの結果出力されるＶＣＤ（Verilog Value Change Dump）である。
【００５９】
前記検査条件テーブル５２２は、入力信号と出力信号との電圧軸に関する情報を持つ。入力信号に関しては、０レベル値（”０”時の電圧値）、１レベル値（“１”時の電圧値）又は入力振幅、出力信号に関しては、Ｌ閾値（下回る値をＬとする）、Ｈ閾値（上回る値をＨとする）を定義する。バックアノテーション・シミュレーションの実行において、決定した温度や検査電圧などの条件が流用可能である。
【００６０】
次に、図５を用いて、検査開始から終了までの信号の流れを説明する。
【００６１】
ＤＵＴの入力端子５０１にピンエレクトロニクスを通じて接続される信号発生器５１１において、ＨＤＬテストベンチ５２１から入力タイミングとデータ変化内容が、また、検査条件テーブル５２２から入力振幅が決定される。２つの情報を総合して入力信号が生成される。この入力信号が、ＬＳＩテスター５１０のピンエレクトロニクスを通して、ＤＵＴの１番ピンの入力端子５０１に印加される。
【００６２】
ＤＵＴ５００は、この入力信号を受けて、内部ロジックを通して、２番ピンの出力端子５０２から出力信号を応答する。
【００６３】
ＤＵＴ５００の出力端子５０２にピンエレクトロニクスを通じて接続される比較器５１２では、前記ＤＵＴ５００からの出力信号を、ＨＤＬテストベンチ５２１から期待値比較する出力タイミングと同刻に検査条件テーブル５２２内のＨ閾値、Ｌ閾値と比較して、もしＨ閾値より大きければＨ判定、Ｌ閾値より小さければＬ判定、両閾値の間であれば中間電圧Ｚと判定とする。計算機５２０は、比較器５１２から出力される判定結果とＨＤＬテストベンチ５２１にある期待値とを比較し、もし両者が一致してすればＰＡＳＳ、そうでなければＦＡＩＬと判定する。その良否判定結果をファイルに出力したり、計算機５２０に繋がるディスプレイに直接に判定結果を表示したりし、その後、検査を終了する。
【００６４】
（第２の実施形態）
図６は、本発明の第２の実施形態における半導体検査装置の構成を示す。
【００６５】
本実施形態は、検査対象ＤＵＴ６００以外に、１つ以上の外部デバイスを持つことが特徴である。この外部デバイスは、本実施形態では、図６に示したように、例えば、マイコン６０１やメモリ６０２である。
【００６６】
もし、直接、外部デバイスに入力信号を印加したり、出力信号を期待値比較したりする必要がある場合は、信号発生器と比較器のペア（図５に示した符号５１３）がＤＵＴ６００と外部デバイスの検査に必要な総端子数分が必要となる。
【００６７】
例えば、実際の製品において、外部マイコン６０１及び外部メモリ６０２（外部デバイス）を使用するシステムだとすれば、ＤＵＴ６００は外部マイコン６０１及び外部メモリ６０２の両方と動作を連携したシステムテストを実施する必要がある。この事例では、外部デバイスは、外部マイコン６０１及び外部メモリ６０２である。外部マイコン６０１のデータ転送速度と、外部メモリ６０２のデータ転送速度とは異なり、且つこの両者間は非同期だと仮定する。
【００６８】
ＤＵＴ６００は、外部マイコン６０１からのブートの後、ＬＳＩテスター６１０からの入力信号を受けて、ＤＵＴ６００内部ロジックで演算し、その演算結果を外部メモリ６０２に書き込む。計算機６２０は、外部メモリ６０２に書き込まれたデータをＬＳＩテスター６１０経由で読み出して、期待値比較を行って、ＰＡＳＳ／ＦＡＩＬを判定する。この検査により、ＤＵＴ６００は外部メモリ６０２への書き込み時の動作を保証されたことになる。
【００６９】
また、逆に、計算機６２０は、外部メモリ６０２に対して事前にデータを書き込む。ＤＵＴ６００は、外部マイコン６０１からのブートの後、外部メモリ６０２のデータを読み出し、内部ロジックで演算する。計算機６２０は、ＬＳＩテスター６１０を通してその演算結果を読み出し、ＰＡＳＳ／ＦＡＩＬ判定する。この検査により、ＤＵＴ６００は外部メモリ６０２からの読み出し時の動作を保証されたことになる。
【００７０】
例として挙げた２つの検査のように、外部デバイスを１つ以上持つことにより、より実際に近く、より複雑なファンクションテストが実施できる。
【００７１】
また、従来のＢＯＳＴ（Built Out Self Test）を用いて検査する場合、検査を実現するためにロジック回路が書かれたＦＰＧＡなどの外部デバイスや、テストプログラムが書き込まれたＲＯＭやフラッシュメモリなどの不揮発メモリが必要となる。そして、検査の準備として、少なくとも検査前にはプログラムをＲＯＭやフラッシュメモリなどに書き込む作業が必要である。評価や検査のため頻繁にテストプログラムを変更する必要がある場合は、毎度、メモリを取り外して、メモリに対してテストプログラムを書き込む環境においてテストプログラムを書き換える作業をするか、代替として検査に必要な数のメモリを準備しておく必要がある。しかし、本実施形態では、メモリ６０２が先ず不揮発性である必要がなく、検査前又は検査途中に必要に応じてメモリ６０２に所望のテストプログラムを書き込むことが可能である。これにより、従来では、複数のＢＯＳＴ装置、又はテストプログラムを書き込んだ不揮発メモリを用意する必要があったが、検査装置の組み合わせとしては最小数準備するだけで済むことになる。
【００７２】
（第３の実施形態）
図７は、本発明の第３の実施形態における半導体検査装置の構成を示す。
【００７３】
本実施形態は、計算機７２０内に１つ以上の仮想デバイスを持つことが特徴である。この仮想デバイスは、図７では、例えば仮想マイコン７０１や仮想メモリ７０２である。
【００７４】
本実施形態では、ＤＵＴ７００を検査する時に、設計段階で未だ製品化されていない仮想デバイス７０１、７０２との連携を検査することが可能である。また、既に製品化されているが、特定の箇所を擬似的に故障させたり、製造工程のパラメータを仮想デバイスに加えたりすることにより、ＤＵＴ７００ではなく、連携する外部デバイス７０１、７０２の品質が変動した場合を想定したＤＵＴ７００の性能評価が実施できる。メモリデバイス７０２のように複数のメーカーから提供される汎用デバイスとの連携においては、メーカー毎にデバイスの性能や特性が微妙に異なっていても、各々のデバイスに合わせた検査も容易に実現することができる。
【００７５】
更に、従来の検査においては、ＤＵＴ７００に対して、ＬＳＩテスター７１０から一方的に入力信号を印加し、検査を行っていた。例えば、ＤＵＴ７００からのリクエスト出力信号に応じてＤＵＴ７００に入力信号を印加しないと、ＤＵＴ７００でアサートされない場合には、仮想マイコン７１１が、ＤＵＴ７００からのリクエスト信号に応じて、ＤＵＴ７００の制御に必要なデータや入力タイミングを作り出せば、より実際の機能に近いファンクションテストが実現できる。
【００７６】
（第４の実施形態）
図８は、本発明の第４の実施形態における半導体検査装置の構成を示す。
【００７７】
本実施形態は、ＤＵＴ以外に、１つ以上の外部デバイスがあり、また、計算機内に１つ以上の仮想デバイスを持つことが特徴である。
【００７８】
前記第２及び第３の実施形態で既述した通り、ＤＵＴ８００を検査する際に、既に製品化されている外部デバイス（同図ではメモリ）８０１と接続し、計算機８２０内に未だ製品化されていない仮想デバイスとしての仮想マイコン８０２を持つことにより、製品化待ちの仮想デバイス８０２の製品化を待たずして、システム全体の機能評価を実施することが可能となる。
【００７９】
更に、ＢＯＳＴのようなボード上に多数のデバイスや部品を実装する必要がある場合には、ＤＵＴ８００以外の外部デバイス８０１と計算機上の仮想デバイス８０２とを併用することにより、ＤＵＴ８００とＬＳＩテスター８１０とを接続する冶具（以下テスターボードと言う）８３０上で、物理的に外部デバイス８０１の実装が困難な場合や、電磁波の影響を削減したい場合には、仮想デバイス８０２を使用することにより、それらの問題を回避することが可能となる。また、仮想デバイス８０２を有効活用することにより、テスターボード８３０の作成費用を削減することも利点として挙げられる。
【００８０】
（第５の実施形態）
次に、本発明の第５の実施形態の半導体検査装置を説明する。
【００８１】
実際の製品にＬＳＩが搭載された状態において、そのＬＳＩの動作に不具合が発生して不良品と判断された場合には、不良解析を行う必要がある。しかし、不具合の内容によっては、従来のサイクルベースＬＳＩテスターを用いた特定の機能検査だけでは不良と判断される不具合症状が再現せず、複数の機能を動作させて、より実際の動作に近い高負荷な状態でないと発生しない不具合もある。本実施形態では、前記第１〜第４の実施形態を利用することにより、より実際の動作に近い高負荷な状態で検査を実施して、容易に不具合症状を再現させることを可能にする。
【００８２】
図９（ａ）に示したように、不良品９０１及び良品９００の各々に対して、不良品９０１がＦＡＩＬするテストを実施する。テスト結果が出力されたり、テスト実行時に内部状態によっては何らかの応答が出力される端子を監視し、また、テスト実行後の内蔵メモリや内部状態を保持する回路や素子を有する場合は、その内部状態を読み出し、両者の検査結果を比較することにより、不良品９０１の不良箇所を推定する。
【００８３】
また、図９（ｂ）に示したように、前述の不良解析で特定できた不良品９０１の不良推定箇所について、不良品９０１のＤＵＴの元になっている設計データ９０２上において、０／１縮退、断線などの不良症状に応じて、０／１固定、ショート、オープンなど人為的に擬似故障を施す。不良品９０１がＦＡＩＬするテストを、不良品９０１と、不良情報を追加した設計データ９０２とに対して実施する。両者の検査結果を比較し、一致した場合は、設計データ９０２に追加した不良内容が正しいことになり、不良原因が確定できる。これは、不良品９０１を開封して物理的に不具合内容を解析する必要がないことを意味する。
【００８４】
従って、本実施形態では、実際の動作に近い高負荷な状態での不良解析が実施可能である。
【００８５】
（第６の実施形態）
続いて、本発明の第６の実施形態の半導体検査装置を説明する。
【００８６】
本実施形態は、ＦＩＢ（集束イオンビーム加工観察装置）を用いたＬＳＩの加工の成否の判定を可能とするものである。以下、説明する。
【００８７】
図９（ｃ）に示したように、ＬＳＩ９０４を評価している段階において、製造上の問題ではなくて設計データ９０３そのものに不具合が発覚したと仮定する。ＬＳＩ９０４の製造に必要となるマスクの修正費用をできるだけ削減したい観点から、通常は、設計データに対して再検証を実施し、その結果を元に修正内容を検討し、その後、ＬＳＩ９０４のパッケージを開封し、その修正内容に応じてＦＩＢによる加工を実施する。そして、ＦＩＢ加工を施したＬＳＩ９０４をＬＳＩテスターやその他の評価装置にて評価し、不具合現象が発生しないことの確認をもって、修正内容が正しいと判断し、その修正内容に沿って実際にマスク修正を行う。但し、この際、ＦＩＢによる加工が失敗していた場合には、修正内容の正誤が判断できなくなる。
【００８８】
修正内容を反映させた設計データ９０３と、ＦＩＢによる加工を施したＬＳＩ９０４に対して、少なくとも不具合現象が再現する検査項目を含む検査を実施し、その検査結果から、ＬＳＩへのＦＩＢ加工の内容（設計データに反映させた修正内容と同等）の妥当性、及びＦＩＢ加工の成功を判断する。尚、前提として、修正前の設計データ及びＦＩＢ加工を施す前のＬＳＩは、不具合現象が再現する項目を除く全検査項目に関してＰＡＳＳする必要がある。また、修正内容を反映させた設計データ９０３は、不具合現象が再現する検査項目についてはＰＡＳＳする必要がある。
【００８９】
但し、設計データ９０３に対する修正による影響で既存の検査項目がＰＡＳＳしないことが予測できていた場合には、該当検査項目のＦＡＩＬ内容を確認しておき、ＦＩＢ加工を施したＬＳＩに対して該当検査を実施した際に、ＰＡＳＳしたり、ＦＡＩＬした場合でも、予め確認しておいたＦＡＩＬ内容と異なるＦＡＩＬ内容だったときには、ＦＩＢ加工が失敗したと判断する。
【００９０】
以下に、少なくとも不具合現象が再現する検査項目を含む検査に対するＰＡＳＳ／ＦＡＩＬ判定結果を基に、修正内容の妥当性、ＦＩＢ加工の成功失敗を判断する方法を示す。ここでは、不具合現象が再現する検査以外の検査項目に対して、修正の影響はないものと仮定する。
【００９１】
設計データ９０３、ＦＩＢ加工を施したＬＳＩ９０４の双方に対して、不具合現象の項目を含む全項目の検査を行い、ＰＡＳＳすれば、少なくとも不具合現象に対しては修正内容、及びＦＩＢ加工の内容共に正しかったと言える。
【００９２】
ＦＩＢ加工を施したＬＳＩ９０４が、不具合現象の項目に対してのみＦＡＩＬした場合には、設計データ９０３の修正内容と、ＬＳＩ９０４に対して施したＦＩＢ加工の内容とが同等でなかったと言える。これは、ＦＩＢ加工が失敗した場合も含まれる。
【００９３】
勿論、ＦＩＢ加工を施したＬＳＩ９０４が全項目ＰＡＳＳしない場合には、ＦＩＢ加工作業が失敗していると判断する。
【００９４】
不具合現象の項目においｔＰＡＳＳし、不具合現象以外の項目で両者共にＦＡＩＬする場合は、修正内容により不具合現象自体は解消したが、副作用により別の不具合が発生したか、当初の不具合により隠れていた不具合が露見したと判断する。
【産業上の利用可能性】
【００９５】
以上説明したように、本発明は、論理検証で用いられたイベントドリブン方式の非同期シミュレーションのデータを直接にＬＳＩテスターに流用したので、検査対象となる半導体装置の実使用に近い条件での検査を可能とすると共に、テストパターン作成に関する工数を大幅に削減できるので、高品質な検査を少ない工数で実現できる半導体検査装置として有用である。
【図面の簡単な説明】
【００９６】
【図１】従来のテストパターン作成フローを示す概略図である。
【図２】ＬＳＩを搭載する製品セットの一例を示す概略図である。
【図３】（ａ）はある３つの入力信号が２のべき乗の関係を保つことを説明する概略図、同図（ｂ）はその関係を保ってない状態を表す概略図、同図（ｃ）は同図（ｂ）に示したある３つの入力信号を１つのテストサイクルに表現するためにサイクライズしたテストパターンを示す概略図である。
【図４】本発明の概念を表す図である。
【図５】本発明の第１の実施形態の半導体検査装置を示すブロック構成図である。
【図６】本発明の第２の実施形態の半導体検査装置を示すブロック構成図である。
【図７】本発明の第３の実施形態の半導体検査装置を示すブロック構成図である。
【図８】本発明の第４の実施形態の半導体検査装置を示すブロック構成図である。
【図９】（ａ）は不良品の不良箇所を推定することを示した概略図、同図（ｂ）は不良品の不具合内容を推定することを示す概略図、同図（ｃ）はＦＩＢ加工を施した不良品のそのＦＩＢ加工の成功を判断することを示す概略図である。
【符号の説明】
【００９７】
５００           ＤＵＴ（検査対象である半導体装置）
５１０           ＬＳＩテスター
５１１           信号発生器
５１２           比較器
５１３           信号発生器と比較器のペア
５２０           計算機
５２１           ＨＤＬテストベンチ
５２２           検査条件テーブル
６００、７００、
８００          ＤＵＴ
６０１           外部マイコン（外部デバイス）
６０２、８０２   外部メモリ（外部デバイス）
６１０、７１０、
８１０         ＬＳＩテスター
６２０、７２０、
８２０         計算機
７０１、８０３   仮想マイコン（仮想デバイス）
７０２           仮想メモリ（仮想デバイス）
９００           良品ＬＳＩ
９０１           不良品ＬＳＩ
９０２           設計データ
９０３           不具合を含む設計データ
９０４           不具合を含む設計データを元に製造されたＬＳＩ
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007113940.tif 000012
【図２】
2007113940.tif 000013
【図３】
2007113940.tif 000014
【図４】
2007113940.tif 000015
【図５】
2007113940.tif 000016
【図６】
2007113940.tif 000017
【図７】
2007113940.tif 000018
【図８】
2007113940.tif 000019
【図９】
2007113940.tif 000020
【国際調査報告】
2007113940.tif 000021
2007113940.tif 000022
2007113940.tif 000023
2007113940.tif 000024
2007113940.tif 000025
2007113940.tif 000026