【手続補正書】
【提出日】平成20年3月25日(2008.3.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数のＮ個のメモリバンクを有するメモリデバイスであり、前記メモリバンクはそれぞれ、複数のアドレス可能なメモリ位置を備えており、前記メモリ位置はそれぞれ、論理アドレスと、対応する物理アドレスとを有しており、前記物理アドレスは、メモリバンク番号と、ローカルアドレスとを備えているメモリデバイスにおいて、
前記メモリデバイスは、前記論理アドレスそれぞれに対して、対応する物理アドレスを引き出すアドレス翻訳ユニットを備えており、
少なくとも１つの、論理アドレスの明示的アクセスシーケンスに対して、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、Ｎ＋１よりも小さな周期を有する周期的パターンを形成せず、且つ、平均すると、前記対応する物理アドレスのシーケンスにおいて、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有していることを特徴とするメモリデバイス。
【請求項２】  前記少なくとも１つの、論理アドレスの明示的アクセスシーケンス内の各論理アドレスは、他のアドレスと、シーケンス内でストライド値分だけ離されていることを特徴とする、請求項１に記載のメモリデバイス。
【請求項３】  前記少なくとも１つの、論理アドレスの明示的アクセスシーケンスは、１又は複数の次元を有するテーブルにおける線形のアクセスシーケンスであることを特徴とする、請求項１に記載のメモリデバイス。
【請求項４】  複数の、論理アドレスの明示的アクセスシーケンスに対し、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、Ｎ＋１よりも小さな周期を有する周期的パターンを形成せず、且つ、平均すると、前記対応する物理アドレスのシーケンスにおいて、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有していることを特徴とする、請求項１に記載のメモリデバイス。
【請求項５】  前記複数の、論理アドレスの明示的アクセスシーケンス内の各論理アドレスは、他のアドレスと、シーケンス内でストライド値分だけ離されていることを特徴とする、請求項４に記載のメモリデバイス。
【請求項６】  前記複数の、論理アドレスの明示的アクセスシーケンスは、１又は複数の次元を有するテーブルにおける線形のアクセスシーケンスであることを特徴とする、請求項４に記載のメモリデバイス。
【請求項７】  各論理アドレスａに対して、対応するバンク番号Ｂ及び対応するローカルアドレスlaが、ａ'はａのビットの範囲を含み、Λは１に等しくない整数の乗数を表すものとして、モジュラー乗算Λ・ａ'の結果内のビットの範囲から引き出されることを特徴とする、請求項１に記載のメモリデバイス。
【請求項８】  前記Λが、
（ａ）Λを値の範囲に設定し、
（ｂ）各値に対して、前記少なくとも１つの明示的アクセスパターンに亘って均一なバンク番号の分布からの偏差を計算し、
（ｃ）偏差が最小となる値からΛを選択する、ことによって定められることを特徴とする、請求項７に記載のメモリデバイス。
【請求項９】  各バンクは、Ｓ個のサブバンクを備えており、各論理アドレスａに対し、対応するバンク番号Ｂが、更に、Ｓから引き出されることを特徴とする、請求項７に記載のメモリデバイス。
【請求項１０】  Ｓ個のメモリサブバンクに加えて、少なくとも１つの欠陥のあるメモリサブバンクを含んでいることを特徴とする、請求項７に記載のメモリデバイス。
【請求項１１】  （ａ）値Λを記憶するΛメモリと、
（ｂ）Ｎの値を記憶するＮメモリと、
（ｃ）Ｓの値を記憶するＳメモリと、
（ｄ）バンク番号を欠陥のないバンクの番号にマップするバンクテーブルと、を更に備えており、前記Λメモリと、Ｎメモリと、Ｓメモリと、バンクテーブルとは、１つ又はそれ以上のバンクにエラーが検出された場合には修正可能であることを特徴とする、請求項９に記載のメモリデバイス。
【請求項１２】  Ｓの値を記憶するＳメモリを更に備えていることを特徴とする、請求項９に記載のメモリデバイス。
【請求項１３】  Λの値を記憶するΛメモリを更に備えていることを特徴とする、請求項７に記載のメモリデバイス。
【請求項１４】  Ｎの値を記憶するＮメモリを更に備えていることを特徴とする、請求項７に記載のメモリデバイス。
【請求項１５】  Ｎ個のメモリバンクに加えて、少なくとも１つの欠陥のあるメモリバンクを含んでいることを特徴とする、請求項７に記載のメモリデバイス。
【請求項１６】  バンク番号を欠陥のないバンクの番号にマップするバンクテーブルを、更に備えていることを特徴とする、請求項７に記載のメモリデバイス。
【請求項１７】  各論理アドレスａに対して、対応するバンク番号Ｂ及び対応するローカルアドレスlaが、ａ'はａのビットの範囲を含んでいるものとして、番号ａ'からのテーブルルックアップの結果内のビットの範囲から引き出されることを特徴とする、請求項１に記載のメモリデバイス。
【請求項１８】  各論理アドレスａに対して、対応するバンク番号Ｂ及び対応するローカルアドレスlaが、ａ'はａのビットの範囲を含んでいるものとして、ファクターの１つをａ'とする有限又は無限のフィールドに亘る多項乗算の結果内のビットの範囲から引き出されることを特徴とする、請求項１に記載のメモリデバイス。
【請求項１９】  各論理アドレスａに対して、対応するバンク番号Ｂ及び対応するローカルアドレスlaが、ａ'はａのビットの範囲を含んでいるものとして、インプットとしてａ'を有する組み合わせ回路のアウトプット内のビットの範囲から引き出されることを特徴とする、請求項１に記載のメモリデバイス。
【請求項２０】  複数のＮ個のメモリバンクを有するメモリデバイスであって、前記メモリバンクはそれぞれ、複数のアドレス可能なメモリ位置を備えており、前記メモリ位置はそれぞれ、論理アドレスａと、対応する物理アドレスとを有しており、前記物理アドレスは、メモリバンク番号Ｂと、ローカルアドレスlaとを備えているメモリデバイスにおいて、
前記メモリデバイスは、前記論理アドレスそれぞれに対して、対応する物理アドレスを引き出すアドレス翻訳ユニットを備えており、更に、
（ａ）少なくとも１つの、論理アドレスの明示的アクセスシーケンスに対して、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、平均すると、前記対応する物理アドレスのシーケンスにおいて、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有しており、
（ｂ）前記Ｎの値は、前記メモリデバイス内で使用することのできるバンクの最大数よりも小さい何れのバンクの数にでも再構成可能であることを特徴とするメモリデバイス。
【請求項２１】  前記少なくとも１つの、論理アドレスの明示的アクセスシーケンス内の各論理アドレスは、他のアドレスと、シーケンス内でストライド値分だけ離されていることを特徴とする、請求項２０に記載のメモリデバイス。
【請求項２２】  前記少なくとも１つの、論理アドレスの明示的アクセスシーケンスは、１又は複数の次元を有するテーブルにおける線形のアクセスシーケンスであることを特徴とする、請求項２０に記載のメモリデバイス。
【請求項２３】  複数の、論理アドレスの明示的アクセスシーケンスに対して、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、Ｎ＋１よりも小さな周期を有する周期的パターンを形成せず、且つ、平均すると前記対応する物理アドレスのシーケンスにおいて、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有していることを特徴とする請求項２０に記載のメモリデバイス。
【請求項２４】  前記複数の、論理アドレスの明示的アクセスシーケンス内の各論理アドレスは、他のアドレスと、シーケンス内でストライド値分だけ離されていることを特徴とする、請求項２３に記載のメモリデバイス。
【請求項２５】  前記複数の、論理アドレスの明示的アクセスシーケンスは１又は複数の次元を有するテーブルにおける線形のアクセスシーケンスであることを特徴とする、請求項２３に記載のメモリデバイス。
【請求項２６】  （ａ）前記メモリデバイスは１つ又はそれ以上の欠陥のあるメモリバンクを含んでおり、
（ｂ）前記値Ｎは、前記メモリデバイス上で使用可能なメモリバンクの最大数より、前記欠陥のあるメモリバンクの数だけ小さく、
（ｃ）前記メモリデバイスは、Ｎ個のメモリバンクが支障なく作動するように再構成されることを特徴とする、請求項２０に記載のメモリデバイス。
【請求項２７】  （ａ）前記メモリデバイスは１つ又はそれ以上の保留されたメモリバンクを含んでおり、
（ｂ）前記値Ｎは、前記メモリデバイス上で使用可能なメモリバンクの最大数より、前記保留されたメモリバンクの数だけ小さく、
（ｃ）前記メモリデバイスは、Ｎ個のメモリバンクが支障なく作動するように再構成されることを特徴とする、請求項２０に記載のメモリデバイス。
【請求項２８】  （ａ）前記メモリデバイスは１つ又はそれ以上の無視されたメモリバンクを含んでおり、
（ｂ）前記値Ｎは、前記メモリデバイス上で使用可能なメモリバンクの最大数より、前記無視されたメモリバンクの数だけ小さく、
（ｃ）前記メモリデバイスは、Ｎ個のメモリバンクが支障なく作動するように再構成されることを特徴とする、請求項２０に記載のメモリデバイス。
【請求項２９】  バンク番号を欠陥のないバンクの番号にマップするバンクテーブルを、更に備えていることを特徴とする、請求項２０に記載のメモリデバイス。
【請求項３０】  Ｎの値を記憶するＮメモリを更に備えていることを特徴とする、請求項２０に記載のメモリデバイス。
【請求項３１】  システムにおいて、
それぞれが複数のアドレス可能なメモリ位置を備えている、複数のＮ個のメモリバンクであって、前記メモリ位置はそれぞれ、論理アドレスａと、対応する物理アドレスとを有しており、前記物理アドレスは、メモリバンク番号Ｂと、ローカルアドレスlaとを備えているメモリバンクと、
前記メモリユニットと通信する、複数のＭ個の演算ユニットと、
前記論理アドレスそれぞれに対して、前記対応する物理アドレスを引き出すアドレス翻訳ユニットと、を備えており、
少なくとも１つの、論理アドレスの明示的アクセスシーケンスに対して、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、平均すると、前記対応する物理アドレスのシーケンスにおいて、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有しており、
更に、以下の（ｉ）及び（ii）即ち、
（ｉ）前記Ｎの値は、前記システム上で使用することのできるメモリユニットの最大数よりも小さい何れのメモリバンクの数にでも再構成可能である、及び、
（ii）前記Ｍの値は、前記システム上で使用することのできる演算ユニットの最大数よりも小さい何れの演算ユニットの数にでも再構成可能である、の両者で構成されるグループから選択された何れかを特徴としているシステム。
【請求項３２】  複数の、論理アドレスの明示的アクセスシーケンスに対して、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、平均すると、前記対応する物理アドレスのシーケンスの何れにおいても、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有していることを特徴とする、請求項３１に記載のシステム。
【請求項３３】  複数のアドレス可能なメモリ位置を備えている、複数のＮ個のメモリバンクを有するメモリデバイスであって、前記メモリ位置はそれぞれに、論理アドレスａと、対応する物理アドレスとを有しており、前記物理アドレスは、メモリバンク番号Ｂと、ローカルアドレスlaとを備えているメモリデバイスにおける方法であって、
前記対応するバンク番号Ｂ及び対応するローカルアドレスlaが、ａ'はａのビットの範囲を含み、Λは整数の乗数を表すものとして、モジュラー乗算Λ・ａ'の結果内のビットの範囲から引き出され、
（ａ）少なくとも１つの、論理アドレスの明示的アクセスシーケンスに対し、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、平均すると、前記対応する物理アドレスのシーケンスにおいて、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有しており、
（ｂ）前記Ｎの値は、前記メモリデバイス上で使用することのできるバンクの最大数よりも小さい何れのバンクの数にでも再構成可能である、ことを特徴とする方法。
【請求項３４】  論理アドレスの所与のアクセスシーケンス内の各論理アドレスは、他のアドレスと、シーケンス内でストライド値分だけ離されていることを特徴とする、請求項３３に記載の方法。
【請求項３５】  論理アドレスの各明示的アクセスシーケンスは、１又は複数の次元を有するテーブルにおける線形のアクセスシーケンスであることを特徴とする、請求項３３に記載の方法。
【請求項３６】  バンク番号を欠陥のないバンクの番号にマップするバンクテーブルを記憶する段階を更に含んでいることを特徴とする、請求項３３に記載の方法。
【請求項３７】  Ｎの値をＮメモリに記憶する段階を更に含んでいることを特徴とする、請求項３３に記載の方法。
【請求項３８】  各バンクは、Ｓ個のサブバンクを含んでおり、各論理アドレスａに対して、対応するバンク番号Ｂが、Ｓから更に引き出されることを特徴とする、請求項３３に記載の方法。
【請求項３９】  Ｓの値をＳメモリに記憶する段階を更に含んでいることを特徴とする、請求項３８に記載の方法。
【請求項４０】  （ａ）値ΛをΛメモリに記憶する段階と、
（ｂ）Ｎの値をＮメモリに記憶する段階と、
（ｃ）Ｓの値をＳメモリに記憶する段階と、
（ｄ）バンク番号を欠陥のないバンクの番号にマップするバンクテーブルを記憶する段階と、
（ｅ）前記Λメモリと、Ｎメモリと、Ｓメモリと、バンクテーブルの内の１つ又はそれ以上を、１つ又はそれ以上のバンクにエラーが検出された場合は、修正する段階を、更に含んでいることを特徴とする、請求項３８に記載の方法。
【請求項４１】  値ΛをΛメモリに記憶する段階を更に含んでいることを特徴とする、請求項３３に記載の方法。
【請求項４２】  メモリデバイスにおいて、
それぞれが複数のアドレス可能なメモリ位置を備えている、複数のＮ個のメモリバンクであって、前記メモリ位置はそれぞれ、論理アドレスと、対応する物理アドレスとを有しており、前記物理アドレスは、メモリバンク番号と、ローカルアドレスとを備えているメモリバンクと、
前記論理アドレスそれぞれに対して、前記対応する物理アドレスを引き出すアドレス翻訳ユニットと、を備えており、
少なくとも１つの、論理アドレスの明示的アクセスシーケンスに対して、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、Ｎ＋１よりも小さな周期を有する周期的パターンを形成することのないメモリバンク番号を有しており、
バンク矛盾が、平均すると、前記メモリデバイスに対するアクセスのパーセンテージとして表現される１／ｅ未満で発生し、
ｅが自然対数の底を表現するものであることを特徴とするメモリデバイス。
【請求項４３】  メモリデバイスにおいて、
それぞれが複数のアドレス可能なメモリ位置を備えている、複数のＮ個のメモリバンクであって、前記メモリ位置はそれぞれ、論理アドレスと、対応する物理アドレスとを有しており、前記物理アドレスは、メモリバンク番号と、ローカルアドレスとを備えているメモリバンクと、
前記論理アドレスそれぞれに対して、前記対応する物理アドレスを引き出すアドレス翻訳ユニットと、を備えており、
少なくとも１つの、論理アドレスの明示的アクセスシーケンスに対して、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、Ｎ＋１よりも小さな周期を有する周期的パターンを形成せず、且つ、平均すると、前記対応する物理アドレスのシーケンスにおいて、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有しており、
Ｎを２bに等しいとすれば、論理アドレスａは、２Kのアドレス空間を含んでおり、
ｂが、メモリバンクの数を定める数であり、これにより、前記メモリバンクの数が２をｂ乗した数に等しくなり、
Ｋが前記メモリデバイスのアドレス可能な空間を定める数であり、これにより、前記メモリデバイスのアドレス可能な空間が２をＫ乗した数に等しくなり、
各論理アドレスａに対して、スクランブルアドレスＡは Λａ mod ２K  を含んでおり、対応するバンク番号Ｂは、第１の選択されたＡのビットから引き出され、対応するローカルアドレスlaは、第２の選択されたＡのビットから引き出されることを特徴とするメモリデバイス。
【請求項４４】  メモリデバイスにおいて、
それぞれが複数のアドレス可能なメモリ位置を備えている、複数のＮ個のメモリバンクであって、前記メモリ位置はそれぞれ、論理アドレスと、対応する物理アドレスとを有しており、前記物理アドレスは、メモリバンク番号と、ローカルアドレスとを備えているメモリバンクと、
前記論理アドレスそれぞれに対して、前記対応する物理アドレスを引き出すアドレス翻訳ユニットと、を備えており、
少なくとも１つの、論理アドレスの明示的アクセスシーケンスに対して、対応する物理アドレスのシーケンス内の前記引き出された物理アドレスは、Ｎ＋１よりも小さな周期を有する周期的パターンを形成せず、且つ、平均すると、前記対応する物理アドレスのシーケンスにおいて、前記メモリデバイスに対するほぼＮ回のアクセス内で繰り返されることのないメモリバンク番号を有しており、
各論理アドレスａに対して、
（ｉ）Λを１以外の奇数の整数乗数とし、ａ'が選択されたａのビットを含むものとして、スクランブルアドレスＡは Λａ'を含んでおり、
（ii）対応するバンク番号Ｂは、第１の選択されたＡのビットから引き出され、（iii）対応するローカルアドレスlaは、第２の選択されたＡのビットから引き出されることを特徴とするメモリデバイス。
【請求項４５】  メモリデバイスにおいて、
それぞれが複数のアドレス可能なメモリ位置を備えている、複数のＮ個のメモリバンクであって、前記メモリ位置はそれぞれ、論理アドレスと、対応する物理アドレスとを有しており、前記物理アドレスは、メモリバンク番号と、ローカルアドレスとを備えているメモリバンクと、
前記論理アドレスそれぞれに対して、前記対応する物理アドレスを引き出すアドレス翻訳ユニットと、を備えており、
各論理アドレスと、その対応する物理アドレスとは、有限疑似クリスタルマッピングによって関係付けられていることを特徴とするメモリデバイス。