(57)【要約】  入力トランジスタ（７−１）のソースと接地との間には、抵抗体（９−１）と抵抗体（１１−１）とが互いに並列に接続されている。抵抗体（１１−１）とソースとの間には、スイッチ（１２−１）が設けられている。抵抗体（９−１）、抵抗体（１１−１）及びスイッチ（１２−１）から可変抵抗回路が構成されている。更に、ソースと接地との間に、キャパシタ（１０−１）と可変容量コンデンサ（１３−１）とが互いに直列に接続されている。キャパシタ（１０−１）と可変容量コンデンサ（１３−１）との間には、可変容量コンデンサ（１３−１）の容量を制御する際に電圧が印加される制御端子（１４−１）が設けられている。キャパシタ（１０−１）及び可変容量コンデンサ（１３−１）から可変容量回路が構成されている。そして、可変抵抗回路及び可変容量回路から入力容量変更回路が構成されている。
2007108103.tif 000002
【特許請求の範囲】
【請求項１】
入力トランジスタと、
前記入力トランジスタの入力容量を変更する入力容量変更回路と、
を有し、
分布型増幅器として機能することを特徴とするアナログ回路。
【請求項２】
前記入力トランジスタ及び入力容量変更回路が複数設けられており、
１個の前記入力容量変更回路が１個の前記入力トランジスタに対して設けられていることを特徴とする請求項１に記載のアナログ回路。
【請求項３】
入力トランジスタと、
前記入力トランジスタの入力容量を変更する入力容量変更回路と、
を有し、
前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変抵抗回路又は前記入力トランジスタのソースに接続された可変容量回路の少なくとも一方を有することを特徴とするアナログ回路。
【請求項４】
前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変抵抗回路を有することを特徴とする請求項１に記載のアナログ回路。
【請求項５】
前記可変抵抗回路は、
前記ソースに接続された第１の抵抗素子と、
前記ソースにスイッチを介して接続された第２の抵抗素子と、
を有することを特徴とする請求項４に記載のアナログ回路。
【請求項６】
前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変容量回路を有することを特徴とする請求項１に記載のアナログ回路。
【請求項７】
前記可変容量回路は、
前記ソースに接続された容量素子と、
前記容量素子に接続された可変容量素子と、
を有することを特徴とする請求項６に記載のアナログ回路。
【請求項８】
前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変容量回路を有することを特徴とする請求項４に記載のアナログ回路。
【請求項９】
前記可変容量回路は、
前記ソースに接続された容量素子と、
前記容量素子に接続された可変容量素子と、
を有することを特徴とする請求項８に記載のアナログ回路。
【請求項１０】
前記入力トランジスタ及び入力容量変更回路が複数設けられており、
１個の前記入力容量変更回路が１個の前記入力トランジスタに対して設けられており、
前記入力容量変更回路の各々は、
前記入力トランジスタのソースに接続された第１の抵抗素子と、
前記ソースにスイッチを介して接続された第２の抵抗素子と、
を有することを特徴とする請求項１に記載のアナログ回路。
【請求項１１】
前記入力容量変更回路の各々に設けられたスイッチは、互いに独立して制御されることを特徴とする請求項１０に記載のアナログ回路。
【請求項１２】
前記入力容量変更回路の各々に設けられたスイッチは、互いに一括して制御されることを特徴とする請求項１０に記載のアナログ回路。
【請求項１３】
前記入力トランジスタ及び入力容量変更回路が複数設けられており、
１個の前記入力容量変更回路が１個の前記入力トランジスタに対して設けられており、
前記入力容量変更回路の各々は、
前記入力トランジスタのソースに接続された容量素子と、
前記容量素子に接続された可変容量素子と、
を有することを特徴とする請求項１に記載のアナログ回路。
【請求項１４】
前記可変容量素子の各々の容量値は、互いに独立して制御されることを特徴とする請求項１３に記載のアナログ回路。
【請求項１５】
前記可変容量素子の各々の容量値は、互いに一括して制御されることを特徴とする請求項１３に記載のアナログ回路。
【請求項１６】
前記入力トランジスタ及び入力容量変更回路が複数設けられており、
１個の前記入力容量変更回路が１個の前記入力トランジスタに対して設けられており、
前記入力容量変更回路の各々は、
前記入力トランジスタのソースに接続された容量素子と、
前記容量素子に接続された可変容量素子と、
を有することを特徴とする請求項１０に記載のアナログ回路。
【請求項１７】
発振トランジスタと、
前記発振トランジスタに対する負性抵抗を変更する負性抵抗変更回路と、
を有することを特徴とするアナログ回路。
【請求項１８】
発振器として機能することを特徴とする請求項１７に記載のアナログ回路。
【請求項１９】
前記負性抵抗変更回路は、前記発振トランジスタのソースに接続された可変抵抗回路を有することを特徴とする請求項１７に記載のアナログ回路。
【請求項２０】
前記負性抵抗変更回路は、前記発振トランジスタのソースに接続された可変容量回路を有することを特徴とする請求項１７に記載のアナログ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを備えたアナログ回路に関する。
【背景技術】
【０００２】
近年、インターネットの急速な普及により高速（例えば４０Ｇｂ／ｓ）で大容量のデータを送受信できる通信システムの需要が高まっている。また、このような通信システムに用いられる増幅器として、４０ＧＨｚ以上の帯域を持つ高利得・広帯域増幅器が求められている。このような増幅器は、送信部フロントエンドに配置されるＬＮ（ＬｉＮｂＯ３）変調器を駆動するドライバ回路、並びに受信部フロントエンドに配置されるプリアンプ及び等価増幅部等に用いられる。【０００３】
また、このような用途に好適な増幅器として分布型増幅器が挙げられる。分布型増幅器には、バイポーラ接合トランジスタ（ＢＪＴ）及び電界効果トランジスタ（ＦＥＴ）等の入力トランジスタが含まれており、入力トランジスタの入力容量及び配線のインダクタンスから構成されるラダーフィルタによって帯域が決定される。このため、広帯域化に適した増幅回路として古くから用いられている。そして、分布型増幅器は、トランジスタの持つ性能を引き出せる増幅器として知られている。【０００４】
図１１は、従来の分布型増幅器の構成を示す回路図である。従来の分布型増幅器には、入力端子１０１と出力端子１０２との間にｎ個のユニットセルが設けられている。入力端子１０１に接続された入力伝送線路の他端には、終端器を構成する抵抗体１０５が接続され、出力端子１０２に接続された出力伝送線路の他端には、他の終端器を構成する抵抗体１０６が接続されている。そして、入力伝送線路と出力伝送線路との間に、ユニットセル毎に入力トランジスタ１０７−１〜１０７−ｎが接続されている。入力トランジスタ１０７−１〜１０７−ｎのゲートが入力伝送線路に接続され、ドレインが出力伝送線路に接続され、ソースが接地されている。また、入力伝送線路には、ユニットセル毎に２個のインダクタ１０３が存在し、出力伝送線路には、ユニットセル毎に２個のインダクタ１０４が存在している。【０００５】
このように構成された分布型増幅器のカットオフ周波数は、１／π√（ＬＣｉｎ）で表される。ここで、Ｌは各インダクタ１０３及び１０４のインダクタンスの２倍の値であり、Ｃｉｎは各入力トランジスタの入力容量である。【０００６】
しかしながら、この従来の分布型増幅器では、入力容量Ｃｉｎが大きくなると入力伝送線路を構成するインダクタ１０４と入力トランジスタ１０７−１〜１０７−ｎの入力容量とから構成される擬似伝送線路の損失が増大し、図１２に示すように、周波数特性が右肩下がりになるという問題がある。即ち、ゲインスロープが出現してしまう。光通信においては、入力信号に様々な周波数成分が含まれているため、このような右肩下がりの周波数特性（ゲインスロープ）は出力波形の劣化を招く。【０００７】
ここで、図１３Ａ及び図１３Ｂを参照しながら、ゲインスロープが出現する原因について説明する。図１３Ａは、各入力トランジスタの入力伝送線路側の等価回路図であり、図１３Ｂは、各入力トランジスタの出力伝送線路側の等価回路図である。【０００８】
入力伝送線路側（ゲート側）では、入力信号の減衰定数αｇは、次式（数１）で表される。ここで、ωは入力信号の周波数であり、Ｒｇは入力トランジスタのゲート抵抗であり、Ｚ０は√（Ｌ／Ｃ）であり、Ｃは各ユニットセル内の２個のインダクタ１０３に付随するキャパシタンスである。【０００９】
【数１】
2007108103.tif 000003
【００１０】
従って、減衰定数αｇは周波数に依存する。【００１１】
一方、出力伝送線路側（ドレイン側）では、出力信号の減衰定数αｄは、次式（数２）で表される。ここで、Ｒｄｓは入力トランジスタのソース−ドレイン間の抵抗である。【００１２】
【数２】
2007108103.tif 000004
【００１３】
従って、減衰定数αｄは周波数に依存しない。【００１４】
これらのことから、ゲインスロープの原因は入力伝送線路にあるといえる。従って、減衰定数aｇを低減することがゲインスロープの抑制に有効である。【００１５】
従来、減衰定数aｇを低減することが可能な回路として、図１４に示すようなCapacitive Source Degeneration回路が用いられている。このCapacitive Source Degeneration回路では、各入力トランジスタ１０７−１〜１０７−ｎのソースと接地との間に抵抗体１０９−１〜１０９−ｎ及びキャパシタ１１０−１〜１１０−ｎが並列に接続されている。【００１６】
図１５は、Capacitive Source Degeneration回路の原理を示す図である。Capacitive
Source Degeneration回路では、入力トランジスタのソース電圧は、次式（数３）で表される。ここで、Ｖｇｓはゲート−ソース間の電圧であり、ｇｍは相互コンダクタンスであり、Ｒｓは抵抗体１０９−１〜１０９−ｎの抵抗値であり、Ｃｓはキャパシタ１１０−１〜１１０−ｎのキャパシタンスである。【００１７】
【数３】
2007108103.tif 000005
【００１８】
そして、「ＣｓＲｓｇｍ−Ｃｉｎ＝０」とできれば、入力アドミタンスＹ１１は次式（数４）で表される。【００１９】
【数４】
2007108103.tif 000006
【００２０】
一方、図１０に示す従来の回路における入力アドミタンスＹ１１´は次式（数５）で表される。【００２１】
【数５】
2007108103.tif 000007
【００２２】
数４及び数５は、Capacitive Source Degeneration回路が用いられた場合には、用いられていない場合と比較して、入力容量Ｃｉｎを１＋ｇｍＲｓ倍まで低減できることを示している。【００２３】
しかしながら、Capacitive Source Degeneration回路を用いた場合には、分布型増幅器自体の特性にばらつきが生じて、歩留りが低下するという問題点がある。【００２４】
【特許文献１】特開平５−２５１９６２号公報
【特許文献２】特開平７−１７６９８６号公報
【特許文献３】特許第２７０９５０９号公報
【発明の開示】
【００２５】
本発明は、高い歩留りを得ながらゲートスロープを抑制することができるアナログ回路を提供することを目的とする。
【００２６】
従来のCapacitive Source Degeneration回路を用いた回路では、「ＣｓＲｓｇｍ−Ｃｉｎ＝０」、即ち「ＣｓＲｓ＝Ｃｉｎ／ｇｍ」が成り立つ場合に、入力容量Ｃｉｎが１＋ｇｍＲｓ倍まで低減される。しかしながら、Ｃｉｎ及びｇｍはトランジスタそのものの特性であるため、トランジスタを製造する環境等の影響を受けやすく、ばらつきやすい。そこで、本願発明では、Ｃｉｎ及びｇｍのばらつきを抑制することが可能な構成を採用する。
【００２７】
本発明に係る第１のアナログ回路には、入力トランジスタと、前記入力トランジスタの入力容量を変更する入力容量変更回路と、が設けられている。そして、この回路は分布型増幅器として機能する。
【００２８】
本発明に係る第２のアナログ回路には、発振トランジスタと、前記発振トランジスタに対する負性抵抗を変更する負性抵抗変更回路と、が設けられている。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明の第１の実施形態に係る分布型増幅器を示す回路図である。
【図２】図２は、図１に示す回路をより具体化して示す回路図である。
【図３Ａ】図３Ａは、第１のシミュレーションにおける周波数と利得との関係を示すグラフである。
【図３Ｂ】図３Ｂは、第１のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。
【図４Ａ】図４Ａは、第２のシミュレーションにおける周波数と利得との関係を示すグラフである。
【図４Ｂ】図４Ｂは、第２のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。
【図５】図５は、本発明の第２の実施形態に係る分布型増幅器を示す回路図である。
【図６Ａ】図６Ａは、第３のシミュレーションにおける周波数と負性抵抗量及び位相との関係を示すグラフである。
【図６Ｂ】図６Ｂは、第４のシミュレーションにおける周波数と負性抵抗量及び位相との関係を示すグラフである。
【図７】図７は、本発明の第３の実施形態に係る狭帯域増幅器を示す回路図である。
【図８Ａ】図８Ａは、第５のシミュレーションにおける周波数と利得との関係を示すグラフである。
【図８Ｂ】図８Ｂは、第５のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。
【図８Ｃ】図８Ｃは、第５のシミュレーションにおける周波数と出力反射特性との関係を示すグラフである。
【図９Ａ】図９Ａは、第６のシミュレーションにおける周波数と利得との関係を示すグラフである。
【図９Ｂ】図９Ｂは、第６のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。
【図９Ｃ】図９Ｃは、第６のシミュレーションにおける周波数と出力反射特性との関係を示すグラフである。
【図１０】図１０は、本発明の第４の実施形態に係る分布型増幅器を示す回路図である。
【図１１】図１１は、従来の分布型増幅器の構成を示す回路図である。
【図１２】図１２は、従来の分布型増幅器の周波数特性を示すグラフである。
【図１３Ａ】図１３Ａは、各入力トランジスタの入力伝送線路側の等価回路図である。
【図１３Ｂ】図１３Ｂは、各入力トランジスタの出力伝送線路側の等価回路図である。
【図１４】図１４は、Capacitive Source Degeneration回路を示す回路図である。
【図１５】図１５は、Capacitive Source Degeneration回路の原理を示す図である。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。【００３１】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る分布型増幅器を示す回路図である。【００３２】
第１の実施形態に係る分布型増幅器には、入力端子１と出力端子２との間にｎ個のユニットセルが設けられている。入力端子１に接続された入力伝送線路の他端には、終端器を構成する抵抗体５が接続され、出力端子２に接続された出力伝送線路の他端には、他の終端器を構成する抵抗体６が接続されている。そして、入力伝送線路と出力伝送線路との間に、ユニットセル毎に入力トランジスタ７−１〜７−ｎが接続されている。入力トランジスタ７−１〜７−ｎのゲートが入力伝送線路に接続され、ドレインが出力伝送線路に接続されている。なお、ドレインと出力伝送線路との間には、インダクタ８−１〜８−ｎが存在している。また、入力伝送線路には、ユニットセル毎に２個のインダクタ３が存在し、出力伝送線路には、ユニットセル毎に２個のインダクタ４が存在している。【００３３】
また、入力トランジスタ７−１〜７−ｎのソースと接地との間には、抵抗体９−１〜９−ｎと抵抗体１１−１〜１１−ｎとが互いに並列に接続されている。なお、抵抗体１１−１〜１１−ｎとソースとの間には、スイッチ１２−１〜１２−ｎが設けられている。抵抗体９−１〜９−ｎ、抵抗体１１−１〜１１−ｎ及びスイッチ１２−１〜１２−ｎから可変抵抗回路が構成されている。更に、ソースと接地との間に、キャパシタ１０−１〜１０−ｎと可変容量コンデンサ１３−１〜１３−ｎとが互いに直列に接続されている。キャパシタ１０−１〜１０−ｎと可変容量コンデンサ１３−１〜１３−ｎとの間には、可変容量コンデンサ１３−１〜１３−ｎの容量を制御する際に電圧が印加される制御端子１４−１〜１４−ｎが設けられている。制御端子１４−１〜１４−ｎに印加される電圧は、予め設定された複数種類のうちから選択することが可能である。キャパシタ１０−１〜１０−ｎ及び可変容量コンデンサ１３−１〜１３−ｎから可変容量回路が構成されている。そして、本実施形態では、可変抵抗回路及び可変容量回路から入力容量変更回路が構成されている。【００３４】
このような構成の分布型増幅器では、例えば、製造後に、スイッチ１２−１〜１２−ｎをオフとし、制御端子１４−１〜１４−ｎにある一定の電圧を印加した上で周波数特性を測定する。この結果、ゲインスロープが発生している場合には、上記の式「ＣｓＲｓ＝Ｃｉｎ／ｇｍ」が成り立つように、スイッチ１２−１〜１２−ｎの全部又は一部をオンにし、また、制御端子１４−１〜１４−ｎに印加する電圧の値の全部又は一部を他の値に切り替える。つまり、製造環境等により、Ｃｉｎ及び／又はｇｍが設計値から変動している場合には、それを補償するようにＣｓ及び／又はＲｓの値を変化させるのである。従って、例えＣｉｎ及び／又はｇｍが変動していても、上記の式「ＣｓＲｓ＝Ｃｉｎ／ｇｍ」が成り立つ状態を得ることができる。このため、特性のばらつきに伴う歩留りの低下を抑えながら、入力容量を低減してゲートスロープを抑制することが可能となる。【００３５】
ここで、本願発明者が行った２種類のシミュレーションについて説明する。第１のシミュレーションでは、図２に示すように、スイッチ１２−１〜１２−ｎとして、ゲート電圧Ｖｓｍの切り替えによりオン／オフが切り替わるトランジスタ１５−１〜１５−ｎが用いられることとした。また、可変容量コンデンサ１３−１〜１３−ｎとして、可変容量ダイオード１６−１〜１６−ｎが用いられることとした。更に、制御端子１４−１〜１４−ｎには、−２Ｖ又は１Ｖの電圧Ｖｄｉｏが印加されることとした。また、ユニットセルの段数は、８段とした。【００３６】
そして、制御端子１４−１〜１４−ｎに印加される電圧Ｖｄｉｏを１Ｖとし、トランジスタ１５−１〜１５−ｎのオン／オフを切り替えるという条件下でシミュレーションを行った。このシミュレーション結果を図３Ａ及び図３Ｂに示す。図３Ａは、第１のシミュレーションにおける周波数と利得との関係を示すグラフであり、図３Ｂは、第１のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。なお、図３Ａ及び図３Ｂ中の破線はトランジスタ１５−１〜１５−ｎがオフの場合の結果を示し、実線はトランジスタ１５−１〜１５−ｎがオンの場合の結果を示す。【００３７】
図３Ａに示すように、トランジスタ１５−１〜１５−ｎのオン／オフを切り替えることにより、利得の周波数特性が変化した。即ち、このシミュレーションの条件下では、オフの場合よりもオンの場合にゲインスロープが緩和された。【００３８】
また、図３Ｂに示すように、トランジスタ１５−１〜１５−ｎのオン／オフを切り替えることにより、入力反射特性も変化した。即ち、このシミュレーションの条件下では、オフの場合よりもオンの場合に入力反射特性が向上した。【００３９】
また、第２のシミュレーションでは、第１のシミュレーションと同じ回路（図２）を対象とした。そして、トランジスタ１５−１〜１５−ｎをオフとし、制御端子１４−１〜１４−ｎに印加される電圧Ｖｄｉｏを−２Ｖ／１Ｖから選択するという条件下でシミュレーションを行った。このシミュレーション結果を図４Ａ及び図４Ｂに示す。図４Ａは、第２のシミュレーションにおける周波数と利得との関係を示すグラフであり、図４Ｂは、第２のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。なお、図４Ａ及び図４Ｂ中の破線は電圧Ｖｄｉｏが−２Ｖの場合の結果を示し、実線は電圧Ｖｄｉｏが１Ｖの場合の結果を示す。【００４０】
図４Ａに示すように、電圧Ｖｄｉｏを切り替えることにより、利得の周波数特性が変化した。即ち、このシミュレーションの条件下では、電圧Ｖｄｉｏが−２Ｖの場合よりも１Ｖの場合に利得の平坦性が良好なものとなった。【００４１】
一方、図４Ｂに示すように、電圧Ｖｄｉｏを切り替えた場合には、入力反射特性はほとんど変化しなかった。【００４２】
このように、第１の実施形態によれば、スイッチ（トランジスタ）のオン／オフの切り替え、及び可変容量コンデンサ（可変容量ダイオード）に印加する電圧を切り替えることにより、製造後であっても、式「ＣｓＲｓ＝Ｃｉｎ／ｇｍ」が成り立つ状態に制御することができ、周波数特性を調整することができる。【００４３】
なお、上述のシミュレーションでは、電圧Ｖｄｉｏを２種類としているが、３種類以上としてもよい。また、スイッチ１２−１〜１２−ｎの切り替えについては、制御の簡素化という点からは全てを同時に切り替えることが好ましく、より微細な制御を可能とするという点からは個別に切り替えが可能にすることが好ましい。これは、電圧Ｖｄｉｏの切り替えについても同様である。【００４４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態に係る発振器を示す回路図である。第１の実施形態は、分布型増幅器に関するものであるが、第２の実施形態は、第１の実施形態の入力容量変更回路と同様の回路を負性抵抗変更回路として発振器に応用したものである。【００４５】
第２の実施形態に係る発振器では、可変容量ダイオード２６及びキャパシタ２５が直列に接続され、可変容量ダイオード２６のアノードは接地されている。可変容量ダイオード２６のカソードには、抵抗体３２を介して制御端子２１が接続されている。キャパシタ２５の他端には、発振トランジスタ２７のゲートが接続されている。但し、キャパシタ２５とゲートとの間には、インダクタ２４が存在する。また、キャパシタ２５と接地との間には、インダクタ２３が存在する。【００４６】
発振トランジスタ２７のドレインには、キャパシタ３８及び抵抗体３９が接続されており、抵抗体３９の他端に出力端子２２が接続されている。また、キャパシタ３８の他端は接地されている。なお、ドレインとキャパシタ３８及び抵抗体３９との間には、インダクタ３７が存在する。また、ドレインと電源電圧供給端子３３との間には、λ／４線路からなるインダクタ２８が存在する。【００４７】
発振トランジスタ２７のソースと接地との間には、抵抗体２９と抵抗体３１とが互いに並列に接続されている。なお、抵抗体３１とソースとの間には、スイッチとしてトランジスタ３５が設けられている。更に、ソースと接地との間に、キャパシタ３０と可変容量ダイオード（可変容量コンデンサ）３６とが互いに直列に接続されている。キャパシタ３０と可変容量ダイオード３６との間には、可変容量ダイオード３６の容量を制御する際に電圧Ｖｄｉｏが印加される制御端子３４が設けられている。制御端子３４に印加される電圧は、予め設定された複数種類のうちから選択することが可能である。【００４８】
本実施形態では、抵抗体２９、抵抗体３１及びトランジスタ（スイッチ）３５から可変抵抗回路が構成され、キャパシタ３０及び可変容量ダイオード３６から可変容量回路が構成されている。そして、可変抵抗回路及び可変容量回路から負性抵抗変更回路が構成されている。【００４９】
このような構成の発振器では、例えば、製造後に、トランジスタ３５をオフとし、制御端子３４にある一定の電圧Ｖｄｉｏを印加した上で周波数特性を測定する。この結果、所望の発振周波数が得られていない場合には、トランジスタ３５をオンにしたり、制御端子３４に印加する電圧Ｖｄｉｏの値を切り替えたりする。この結果、発振トランジスタ２７のソースと接地との間のＣｓ及び／又はＲｓの値が変化し、負性抵抗が変化することとなる。そして、発振周波数が変化する。【００５０】
ここで、本願発明者が行った２種類のシミュレーションについて説明する。これらのシミュレーションでは、制御端子３４に、−２Ｖ又は１Ｖの電圧Ｖｄｉｏが印加されることとした。【００５１】
そして、第３のシミュレーションでは、制御端子３４に印加される電圧Ｖｄｉｏを１Ｖとし、トランジスタ３５のオン／オフを切り替えるという条件下でシミュレーションを行った。このシミュレーション結果を図６Ａに示す。図６Ａは、第３のシミュレーションにおける周波数と負性抵抗量及び位相特性との関係を示すグラフである。なお、図６Ａ中の破線はトランジスタ３５がオフの場合の負性抵抗量（左縦軸）を示し、実線はトランジスタ３５がオンの場合の負性抵抗量を示し、一点鎖線はトランジスタ３５がオフの場合の位相特性（右縦軸）を示し、二点鎖線はトランジスタ３５がオンの場合の位相特性を示す。【００５２】
図６Ａに示すように、トランジスタ３５のオン／オフを切り替えることにより、負性抵抗量が変化した。即ち、このシミュレーションの条件下では、オフの場合よりもオンの場合に負性抵抗量が高くなった。【００５３】
また、第４のシミュレーションでは、トランジスタ３５をオフとし、制御端子３４に印加される電圧Ｖｄｉｏを−２Ｖ／１Ｖから選択するという条件下でシミュレーションを行った。このシミュレーション結果を図６Ｂに示す。図６Ｂは、第４のシミュレーションにおける周波数と負性抵抗量及び位相特性との関係を示すグラフである。なお、図６Ｂ中の破線は電圧Ｖｄｉｏが−２Ｖの場合の負性抵抗量（左縦軸）を示し、実線は電圧Ｖｄｉｏが１Ｖの場合の負性抵抗量を示し、一点鎖線は電圧Ｖｄｉｏが−２Ｖの場合の位相特性（右縦軸）を示し、二点鎖線は電圧Ｖｄｉｏが１Ｖの場合の位相特性を示す。【００５４】
図６Ｂに示すように、電圧Ｖｄｉｏを切り替えることにより、負性抵抗量及び発振周波数が変化した。【００５５】
このように、第２の実施形態によれば、負性抵抗量を調整することができる。負性抵抗量が高い場合、出力波形が歪むことがあるが、第２の実施形態によれば、このような可能性がある場合に負性抵抗量を下げることが可能である。更に、共振器系と共に発振周波数を調整できることにより、歩留まりを向上させることができる。【００５６】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図７は、本発明の第３の実施形態に係る狭帯域増幅器を示す回路図である。第１の実施形態は、分布型増幅器に関するものであるが、第３の実施形態は、第１の実施形態の中心的な部分を狭帯域増幅器に応用したものである。【００５７】
第３の実施形態に係る狭帯域増幅器では、入力端子４１にキャパシタ４５及び入力トランジスタ４７のゲートが接続されている。キャパシタ４５の他端には、例えば電源電圧が供給される。また、入力端子４１とキャパシタ４５との間にはインダクタ４３が存在し、更に、キャパシタ４５とゲートとの間にはインダクタ４４が存在する。【００５８】
入力トランジスタ４７のドレインには、キャパシタ５８及び出力端子４２が接続されている。また、キャパシタ５８の他端は接地されている。なお、ドレインとキャパシタ５８及び出力端子２２との間には、インダクタ５７が存在する。また、ドレインと電源電圧供給端子５３との間には、λ／４線路からなるインダクタ４８が存在する。【００５９】
入力トランジスタ４７のソースと接地との間には、抵抗体４９と抵抗体５１とが互いに並列に接続されている。なお、抵抗体５１とソースとの間には、スイッチとしてトランジスタ５５が設けられている。更に、ソースと接地との間に、キャパシタ５０と可変容量ダイオード（可変容量コンデンサ）５６とが互いに直列に接続されている。キャパシタ５０と可変容量ダイオード５６との間には、可変容量ダイオード５６の容量を制御する際に電圧Ｖｄｉｏが印加される制御端子５４が設けられている。制御端子５４に印加される電圧は、予め設定された複数種類のうちから選択することが可能である。【００６０】
本実施形態では、抵抗体４９、抵抗体５１及びトランジスタ（スイッチ）５５から可変抵抗回路が構成され、キャパシタ５０及び可変容量ダイオード５６から可変容量回路が構成されている。そして、可変抵抗回路及び可変容量回路から入力容量変更回路が構成されている。【００６１】
このような構成の狭帯域増幅器では、例えば、製造後に、トランジスタ５５をオフとし、制御端子５４にある一定の電圧Ｖｄｉｏを印加した上で周波数特性を測定する。この結果、所望の整合周波数が得られていない場合には、トランジスタ５５をオンにしたり、制御端子５４に印加する電圧Ｖｄｉｏの値を切り替えたりする。この結果、入力トランジスタ４７のソースと接地との間のＣｓ及び／又はＲｓの値が変化し、整合周波数が変化する。【００６２】
ここで、本願発明者が行った２種類のシミュレーションについて説明する。これらのシミュレーションでは、制御端子５４に、−１Ｖ又は１Ｖの電圧Ｖｄｉｏが印加されることとした。【００６３】
そして、第５のシミュレーションでは、制御端子５４に印加される電圧Ｖｄｉｏを１Ｖとし、トランジスタ５５のオン／オフを切り替えるという条件下でシミュレーションを行った。このシミュレーション結果を図８Ａ乃至図８Ｃに示す。図８Ａは、第５のシミュレーションにおける周波数と利得との関係を示すグラフであり、図８Ｂは、第５のシミュレーションにおける周波数と入力反射特性との関係を示すグラフであり、図８Ｃは、第５のシミュレーションにおける周波数と出力反射特性との関係を示すグラフである。なお、図８Ａ乃至図８Ｃ中の破線はトランジスタ３５がオフの場合の各結果を示し、実線はトランジスタ３５がオンの場合の各結果を示す。【００６４】
図８Ａに示すように、トランジスタ３５のオン／オフを切り替えることにより、利得の周波数特性が変化した。また、図８Ｂ及び図８Ｃに示すように、入力反射特性及び出力反射特性に悪影響が出ることもなかった。【００６５】
また、第６のシミュレーションでは、トランジスタ５５をオフとし、制御端子５４に印加される電圧Ｖｄｉｏを−１Ｖ／１Ｖから選択するという条件下でシミュレーションを行った。このシミュレーション結果を図９Ａ乃至図９Ｃに示す。図９Ａは、第６のシミュレーションにおける周波数と利得との関係を示すグラフであり、図９Ｂは、第６のシミュレーションにおける周波数と入力反射特性との関係を示すグラフであり、図９Ｃは、第６のシミュレーションにおける周波数と出力反射特性との関係を示すグラフである。なお、図９Ａ乃至図９Ｃ中の破線は電圧Ｖｄｉｏが−１Ｖの場合の各結果を示し、実線は電圧Ｖｄｉｏが１Ｖの場合の各結果を示す。【００６６】
図９Ａに示すように、電圧Ｖｄｉｏを切り替えることにより、利得の周波数特性が変化した。また、図９Ｂ及び図９Ｃに示すように、入力反射特性及び出力反射特性に悪影響が出ることもなかった。【００６７】
このように、第３の実施形態によれば、利得の制御及び整合周波数の調整が可能である。整合周波数は、トランジスタの製造環境等によりばらつきやすいので、本実施形態はこのような場合に特に有用である。【００６８】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図１０は、本発明の第４の実施形態に係る分布型増幅器を示す回路図である。【００６９】
図１０に示すように、第４の実施形態では、入力トランジスタ７−１〜７−ｎのソースに、抵抗体９−１〜９−ｎが接続されておらず、チョークコイル又は１／４λ線路からなるインダクタ１７−１〜１７−ｎが接続されている。【００７０】
このような第４の実施形態においても、第１の実施形態と同様に、トランジスタ１５−１〜１５−ｎのオン／オフを切り替えることにより、製造上のばらつきを抑制することができる。【００７１】
なお、第１乃至第４の実施形態では、トランジスタとして電界効果トランジスタが用いられているが、その代わりにバイポーラ接合トランジスタが用いられてもよい。【００７２】
また、入力容量変更回路及び負性抵抗変更回路には、可変抵抗回路及び可変容量回路の双方が設けられている必要はなく、いずれか一方のみが設けられていても、本願発明の目的は達成し得る。【００７３】
また、入力容量変更回路及び負性抵抗変更回路に設けられるスイッチ、抵抗素子及び可変容量素子等の数も限定されない。より多数のものを用いることにより、回路構成及び制御等が複雑になる可能性はあるものの、より微小な制御及び調整等を行うことが可能となる。【００７４】
なお、分布型増幅器の構造は、図１等に示すものに限定されるものではなく、例えば差動型の増幅器、複数の入力トランジスタがカスケード接続された増幅器等に応用することも可能である。【００７５】
また、これらの回路を構成する半導体材料は特に限定されず、例えばＧａＡｓ系化合物半導体、ＩｎＰ系化合物半導体、ＧａＮ系化合物半導体、Ｓｉ系半導体等を用いることができる。
【産業上の利用可能性】
【００７６】
本発明によれば、入力容量変更回路により、入力トランジスタの入力容量を調整することが可能であるため、製造後にゲインスロープ等の不具合が発生している場合であっても、その後に矯正することが可能である。また、発振器の発明では、負性抵抗を調整することにより、発振周波数を調整することができる。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
2007108103.tif 000024
【図１１】
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【図１２】
2007108103.tif 000026
【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成20年10月16日(2008.10.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力トランジスタと、
前記入力トランジスタの入力容量を変更する入力容量変更回路と、
を有し、
分布型増幅器として機能することを特徴とするアナログ回路。
【請求項２】
前記入力トランジスタ及び入力容量変更回路が複数設けられており、
１個の前記入力容量変更回路が１個の前記入力トランジスタに対して設けられていることを特徴とする請求項１に記載のアナログ回路。
【請求項３】
入力トランジスタと、
前記入力トランジスタの入力容量を変更する入力容量変更回路と、
を有し、
前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変抵抗回路又は前記入力トランジスタのソースに接続された可変容量回路の少なくとも一方を有することを特徴とするアナログ回路。
【請求項４】
前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変抵抗回路を有することを特徴とする請求項１乃至３のいずれか１項に記載のアナログ回路。
【請求項５】
前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変容量回路を有することを特徴とする請求項１乃至４のいずれか１項に記載のアナログ回路。
【請求項６】
前記入力トランジスタ及び入力容量変更回路が複数設けられており、
１個の前記入力容量変更回路が１個の前記入力トランジスタに対して設けられており、
前記入力容量変更回路の各々は、
前記入力トランジスタのソースに接続された第１の抵抗素子と、
前記ソースにスイッチを介して接続された第２の抵抗素子と、
を有することを特徴とする請求項１に記載のアナログ回路。
【請求項７】
発振トランジスタと、
前記発振トランジスタに対する負性抵抗を変更する負性抵抗変更回路と、
を有することを特徴とするアナログ回路。
【請求項８】
発振器として機能することを特徴とする請求項７に記載のアナログ回路。
【請求項９】
前記負性抵抗変更回路は、前記発振トランジスタのソースに接続された可変抵抗回路を有することを特徴とする請求項７又は８に記載のアナログ回路。
【請求項１０】
前記負性抵抗変更回路は、前記発振トランジスタのソースに接続された可変容量回路を有することを特徴とする請求項７乃至９のいずれか１項に記載のアナログ回路。
【国際調査報告】
2007108103.tif 000031
2007108103.tif 000032
2007108103.tif 000033
2007108103.tif 000034