(57)【要約】  少なくとも表層部がＳｉで形成された支持基板の上に、ＳｉＧｅからなる第１の膜が形成されている。その一部の領域上にゲート電極が形成され、その両側の支持基板の表層部に、ソース領域及びドレイン領域が形成されている。ゲート電極、ソース領域及びドレイン領域が、第１の電界効果トランジスタを構成する。第１の電界効果トランジスタのゲート電極の両側の第１の膜の上に、圧縮応力または引張応力が内在している第１のストレッサが形成されている。第１のストレッサにより、チャネル領域に歪が生じる。【特許請求の範囲】
【請求項１】
少なくとも表層部がＳｉで形成された支持基板と、
前記支持基板の上に形成されたＳｉＧｅからなる第１の膜と、
前記第１の膜の一部の領域上に形成されたゲート電極、該ゲート電極の両側の前記支持基板の表層部に形成されたソース領域及びドレイン領域を含む第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲート電極の両側の前記第１の膜の上に形成され、圧縮応力または引張応力が内在している第１のストレッサと
を有する半導体装置。
【請求項２】
前記第１のストレッサの厚さが、前記支持基板の上面から該第１のストレッサの底面までの距離の５倍以上である請求項１に記載の半導体装置。
【請求項３】
前記第１のストレッサが、前記第１の電界効果トランジスタのゲート電極の側面及び上面を覆い、該ゲート電極の両側に配置された第１のストレッサの底面から該ゲート電極の上に配置された第１のストレッサの底面までの高さが、該ゲート電極の一方の側に配置された第１のストレッサと他方の側に配置された第１のストレッサとの間隔の１倍以上である請求項１に記載の半導体装置。
【請求項４】
さらに、前記第１の膜の他の領域上に形成されたゲート電極、該ゲート電極の両側の前記支持基板の表層部に形成されたソース領域及びドレイン領域を含む第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのゲート電極の両側の前記支持基板の表面上に形成された第２のストレッサと
を有し、
前記第１の電界効果トランジスタがｎチャネルトランジスタであり、前記第１のストレッサに引張応力が内在しており、前記第２の電界効果トランジスタがｐチャネルトランジスタであり、前記第２のストレッサに圧縮応力が内在している請求項１に記載の半導体装置。
【請求項５】
前記第１の膜にドナーが添加されている請求項１に記載の半導体装置。
【請求項６】
前記ゲート電極と前記第１の膜との間に、絶縁材料からなるゲート絶縁膜が配置されている請求項１に記載の半導体装置。
【請求項７】
前記ゲート電極が、その下の半導体表面にショットキ接触する請求項１に記載の半導体装置。
【請求項８】
前記第１のストレッサに圧縮応力が内在しており、前記ゲート電極の両側の前記支持基板に凹部が形成され、該凹部内に、Ｓｉ単結晶よりも格子定数の大きな材料がエピタキシャル成長されている請求項１に記載の半導体装置。
【請求項９】
前記第１のストレッサに引張応力が内在しており、前記ゲート電極の両側の前記支持基板に凹部が形成され、該凹部内に、Ｓｉ単結晶よりも格子定数の小さな材料がエピタキシャル成長されている請求項１に記載の半導体装置。
【請求項１０】
前記第１の膜の上に、Ｓｉからなる第２の膜が形成されており、該第２の膜の上に、前記ゲート電極が形成されている請求項１に記載の半導体装置。
【請求項１１】
前記第２の膜にドナーが添加されている請求項１０に記載の半導体装置。
【請求項１２】
（ａ）少なくとも表層部がＳｉで形成された支持基板の上に、圧縮歪が生じているＳｉＧｅからなる第１の膜を形成する工程と、
（ｂ）前記第１の膜の一部の領域上にゲート電極を形成する工程と、
（ｃ）前記ゲート電極の両側の前記第１の膜及び前記支持基板の表層部に不純物を添加してソース領域及びドレイン領域を形成する工程と、
（ｄ）前記ゲート電極及び該ゲート電極に隣接する基板表面を、圧縮応力または引張応力が内在するストレッサで覆う工程と
を有する半導体装置の製造方法。
【請求項１３】
前記工程ａで形成される前記第１の膜を形成するＳｉＧｅは、その全厚さ部分において歪が緩和していない請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にチャネル領域にＳｉ／ＳｉＧｅヘテロ接合構造を有し、チャネル領域に歪が発生している電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳｉとＳｉＧｅとのヘテロ接合をチャネル領域に持つ電界効果トランジスタ（ＦＥＴ）において、キャリア移動度向上のために、ｎチャネルＦＥＴでは引張歪を持つＳｉ層をチャネルとして用い、ｐチャネルＦＥＴでは圧縮歪を持つＳｉＧｅ層をチャネルとして用いる技術が知られている。ＣＭＯＳ回路を構成するために、引張歪を持つＳｉ層と圧縮歪を持つＳｉＧｅ層とを同一基板上に作製する必要がある。【０００３】
下記の非特許文献１に、同一基板上に引張歪を持つＳｉ層と圧縮歪を持つＳｉＧｅ層とを形成する方法が開示されている。以下、図１４Ａ〜図１４Ｃを参照して、この方法について説明する。【０００４】
図１４Ａに示すように、チョクラルスキー法で製造された単結晶Ｓｉ基板１００の上に、ＳｉＧｅからなる緩和バッファ層１０１を、成長温度９００℃で成長させる。緩和バッファ層１０１は、基板１００から離れるに従ってＧｅの濃度が高くなり、緩和バッファ層１０１の上面における格子定数は、Ｓｉの格子定数よりも大きくなる。【０００５】
緩和バッファ層１０１の上に、ＳｉＧｅからなる２層のエッチングストップ層１０２、１０４、及びＳｉからなる２層の歪Ｓｉ層１０３、１０５を、成長温度６８０℃で交互に成長させる。歪みＳｉ層１０３及び１０５には、緩和バッファ層１０１の上面の格子定数との格子不整合により引張歪が生じている。【０００６】
歪Ｓｉ層１０５の上に、歪ＳｉＧｅ層１０６を、成長温度５２５℃で成長させ、その上に歪Ｓｉ層１０７を成長させる。歪ＳｉＧｅ層１０６には、緩和バッファ層１０１及び歪Ｓｉ層１０３、１０５の積層により生じた格子不整合により、圧縮歪が生じている。歪Ｓｉ層１０７には、引張歪が生じている。【０００７】
歪Ｓｉ層１０７の上に、減圧化学気相成長（ＬＰＣＶＤ）により、酸化シリコン層１０８を形成する。その後、温度６５０℃及び７５０℃で熱処理を行うことにより、各層を構成する半導体材料の緻密化を行う。熱処理後、酸化シリコン膜１０８の表面を研磨して平坦化する。【０００８】
図１４Ｂに示すように、酸化シリコン層１０８をハンドルウエハ１１０に対向させて両者を貼り合わせる。図１４Ｃに示すように、機械的研磨及びウェットエッチングにより、Ｓｉ基板１００からエッチングストップ層１０４までを除去する。これにより、歪Ｓｉ層１０７、歪ＳｉＧｅ層１０６、及び歪Ｓｉ層１０５の３層からなるヘテロ接合構造が得られる。
【非特許文献１】I.Aberg et al., IEDM Technical Digest, pp.173-176, Dec. (2004)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１４Ａ〜図１４Ｃに示した従来の方法では、緩和バッファ層１０１の上面において、その格子定数が面内で均一にならずばらつきが生じやすい。また、緩和バッファ層１０１内に意図的に転移を生じさせることにより、格子定数を厚さ方向に関して変化させている。このため、その上に形成される各層の結晶品質が悪くなる。この層をＦＥＴのチャネル等に適用した場合、しきい値電圧の低下やリーク電流の増加等が生じる。また、製造プロセスが複雑であり、通常の半導体プロセスでは使用されない特別な装置や薬品が必要とされる。【００１０】
本発明の目的は、より簡易な構造でＳｉ層及びＳｉＧｅ層に歪みを生じさせ、高性能のＦＥＴを含む半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によると、少なくとも表層部がＳｉで形成された支持基板と、前記支持基板の上に形成されたＳｉＧｅからなる第１の膜と、前記第１の膜の一部の領域上に形成されたゲート電極、該ゲート電極の両側の前記支持基板の表層部に形成されたソース領域及びドレイン領域を含む第１の電界効果トランジスタと、前記第１の電界効果トランジスタのゲート電極の両側の前記第１の膜の上に形成され、圧縮応力または引張応力が内在している第１のストレッサとを有する半導体装置が提供される。【００１２】
本発明の他の観点によると、（ａ）少なくとも表層部がＳｉで形成された支持基板の上に、圧縮歪が生じているＳｉＧｅからなる第１の膜を形成する工程と、（ｂ）前記第１の膜の一部の領域上にゲート電極を形成する工程と、（ｃ）前記ゲート電極の両側の前記第１の膜及び前記支持基板の表層部に不純物を添加してソース領域及びドレイン領域を形成する工程と、（ｄ）前記ゲート電極及び該ゲート電極に隣接する基板表面を、圧縮応力または引張応力が内在するストレッサで覆う工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
第１のストレッサが、第１の電界効果トランジスタのチャネル領域に、引張歪または圧縮歪を生じさせる。これにより、キャリア移動度を高め、トランジスタの特性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１の実施例による半導体装置の断面図である。
【図２】図２Ａ及び図２Ｂは、それぞれ第１の実施例による半導体装置のｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのチャネル領域の深さ方向に関するエネルギバンド図である。
【図３】図３は、第１の実施例による半導体装置の製造途中時点の断面図（その１）である。
【図４】図４は、第１の実施例による半導体装置の製造途中時点の断面図（その２）である。
【図５】図５は、第１の実施例による半導体装置の製造途中時点の断面図（その３）である。
【図６】図６は、第１の実施例による半導体装置の製造途中時点の断面図（その４）である。
【図７】図７は、第１の実施例による半導体装置の断面図である。
【図８】図８は、第２の実施例による半導体装置の製造途中時点の断面図（その１）である。
【図９】図９は、第２の実施例による半導体装置の製造途中時点の断面図（その２）である。
【図１０】図１０は、第２の実施例による半導体装置の製造途中時点の断面図（その３）である。
【図１１】図１１は、第２の実施例による半導体装置の製造途中時点の断面図（その４）である。
【図１２】図１２は、第２の実施例による半導体装置の断面図である。
【図１３】図１３は、第３の実施例による半導体装置の断面図である。
【図１４】図１４Ａ〜図１４Ｃは、従来の歪Ｓｉ層及び歪ＳｉＧｅ層を形成する方向を説明するための基板の断面図である。
【発明を実施するための最良の形態】
【００１５】
図１に、第１の実施例による半導体装置の断面図を示す。図１の左半分は、ｎチャネルＭＯＳＦＥＴ１０を示し、右半分は、ｐチャネルＭＯＳＦＥＴ１１を示す。ｎチャネルＭＯＳＦＥＴ１０及びｐチャネルＭＯＳＦＥＴ１１、それぞれ素子分離絶縁膜により画定された活性領域５及び６内に形成されている。【００１６】
Ｓｉからなる支持基板１の上に、ＳｉＧｅからなる第１の膜２、及びＳｉからなる第２の膜３がこの順番に積層されている。第１の膜２のＳｉとＧｅとの組成比は、例えば８：２である。ＳｉＧｅの格子定数はＳｉの格子定数と異なるため、第１の膜２に歪が生ずる。第１の膜２の厚さは、この歪が緩和することなく成長する厚さ（臨界膜厚）以下、例えば１０ｎｍである。臨界膜厚は、ＳｉＧｅの組成比に依存する。第２の膜３の厚さは、例えば５ｎｍである。【００１７】
活性領域５内の第２の膜２の一部の領域上に酸化シリコンからなるゲート絶縁膜１０Ｉが形成され、その上に多結晶シリコンからなるゲート電極１０Ｇが形成されている。ゲート電極１０Ｇの側面上に酸化シリコンからなるサイドウォールスペーサ１０Ｗが形成されている。ゲート電極１０Ｇの両側の基板表層部に、それぞれｎ型ドーパントが添加された低濃度ドレイン（ＬＤＤ）構造のソース領域１０Ｓ及びドレイン領域１０Ｄが形成されている。ゲート絶縁膜１０Ｉ、ゲート電極１０Ｇ、サイドウォールスペーサ１０Ｗ、ソース領域１０Ｓ、及びドレイン領域１０ＤがｎチャネルＭＯＳＦＥＴ１０を構成する。【００１８】
他の活性領域６内に、ｐチャネルＭＯＳＦＥＴ１１が形成されている。ｐチャネルＭＯＳＦＥＴ１１は、ゲート絶縁膜１１Ｉ、ゲート電極１１Ｇ、サイドウォールスペーサ１１Ｗ、ｐ型ドーパントが添加されたソース領域１１Ｓ、及びドレイン領域１１Ｄにより構成される。【００１９】
ｎチャネルＭＯＳＦＥＴ１０のゲート電極１０Ｇの両側の第２の膜３の表面上に、窒化シリコン（ＳｉＮ）からなる第１のストレッサ１４が形成され、ｐチャネルＭＯＳＦＥＴ１１のゲート電極１１Ｇの両側の第２の膜３の表面上に、ＳｉＮからなる第２のストレッサ１５が形成されている。第１のストレッサ１４は、ゲート電極１０Ｇの側面及び上面をも覆い、第２のストレッサ１５はゲート電極１１Ｇの側面及び上面をも覆う。第１のストレッサ１４には引張応力が内在しており、第２のストレッサ１５には圧縮応力が内在している。【００２０】
以下、ｎチャネルＭＯＳＦＥＴ１０の構成部分の寸法について説明する。なお、ｐチャネルＭＯＳＦＥＴ１１の構成部分の寸法も、ｎチャネルＭＯＳＦＥＴ１０の構成部分の寸法とほぼ同一である。【００２１】
ゲート長Ｌ１（ゲート電極１０Ｇのキャリア移動方向に関する寸法）は約４５ｎｍ、サイドウォールスペーサ１０Ｗの厚さＬ２は約１０ｎｍである。第２の膜３の上面からゲート電極１０Ｇの上面までの高さ、すなわちゲート電極１０Ｇの両側に配置されている第１のストレッサ１４の底面から、ゲート電極１０Ｇの上に配置されている第１のストレッサ１４の底面までの高さＴ１は、１００〜１５０ｎｍである。ゲート電極１０Ｇの両側における第１のストレッサ１４の厚さＴ２は５０〜８０ｎｍである。第１のストレッサ１４の底面から第１の膜２の底面までの深さＴ３は約１５ｎｍである。【００２２】
第１のストレッサ１４に引張応力が内在するため、ゲート電極１０Ｇの両側において第１のストレッサ１４が面内方向に縮もうとする。このため、ゲート電極１０Ｇの直下のチャネル領域に、ゲート長方向（キャリアの移動方向）の引張応力が印加される。これにより、チャネル領域の第２の膜３及び支持基板１の表層部に、ゲート長方向の引張歪が発生する。成膜時に圧縮歪が生じていた第１の膜２においては、圧縮歪の程度が緩和される。【００２３】
第２のストレッサ１５には圧縮応力が内在するため、ゲート電極１１Ｇの両側において第２のストレッサ１５が面内方向に伸びようとする。このため、ゲート電極１１Ｇの直下のチャネル領域に、面内方向の圧縮応力が印加される。これにより、チャネル領域の第２の膜３及び支持基板１の表層部に、ゲート長方向の圧縮歪が発生する。成膜時に圧縮歪が生じていた第１の膜２においては、圧縮歪の程度が大きくなる。【００２４】
図２Ａに、ｎチャネルＭＯＳＦＥＴ１０のチャネル領域のエネルギバンド図を示す。図２Ａの横方向がチャネル領域の深さ方向に対応する。Ｓｉ基板上に臨界膜厚以下の厚さを有する歪ＳｉＧｅ膜をエピタキシャル成長させた場合、Ｓｉ基板の伝導帯下端と、ＳｉＧｅ膜の伝導帯下端とのエネルギレベルはほぼ等しくなる。ところが、第１の実施例の場合には、ＳｉＧｅからなる第１の膜２の圧縮歪が緩和され、Ｓｉからなる第２の膜３及び支持基板１の表層部に引張歪が生ずる。これにより、支持基板１の表層部及び第２の膜３の伝導帯下端のエネルギレベルＥｃが、第１の膜２の伝導帯下端のエネルギレベルＥｃよりも低くなる。【００２５】
ゲート電極１０Ｇに正電圧を印加すると、支持基板１と第１の膜２との界面ＣＨｅに電子が蓄積されチャネルが形成される。なお、第２の膜３は、ＭＯＳＦＥＴの動作に影響を与えない程度の薄さである。このように、チャネルが、ゲート絶縁膜１０Ｉと半導体層（第２の膜３）との界面から隔離された深い領域に形成される。チャネル内を移動する電子が、ゲート絶縁膜１０Ｇと半導体層との界面の粗さや界面準位の影響を受けないため、電子の移動度の向上が期待できる。さらに、Ｓｉに引張歪を生じさせると、Ｓｉ中での電子のエネルギ縮退が解け、電子の移動度が向上することが知られている。これらの効果により、ｎチャネルＭＯＳＦＥＴ１０の性能向上を図ることができる。【００２６】
ｎチャネルＭＯＳＦＥＴ１０においては、第２の膜３はトランジスタ動作上必須のものではない。ＳｉＧｅからなる第１の膜２の上にゲート絶縁膜１０Ｉを直接形成すると、界面準位密度が高くなる。ＳｉＧｅからなる第１の膜２と酸化シリコンからなるゲート絶縁膜１０Ｉとの間に、Ｓｉからなる第２の膜３を挿入することにより、界面準位密度を低減させることができる。【００２７】
図２Ｂに、ｐチャネルＭＯＳＦＥＴ１１のチャネル領域のエネルギバンド図を示す。図２Ａの横方向がチャネル領域の深さ方向に対応する。成膜直後に圧縮歪が生じていたＳｉＧｅからなる第１の膜２に、第２のストレッサによりさらなる圧縮歪が生ずる。ゲート電極１１Ｇに負電圧を印加すると、第１の膜２と第２の膜３との界面ＣＨｈに正孔が蓄積され、チャネルが形成される。【００２８】
ｎチャネルＭＯＳＦＥＴ１０の場合と同様に、ゲート絶縁膜１１Ｉと半導体層との界面の粗さや界面準位の影響を受けないため、正孔の移動度の向上が期待できる。さらに、第２のストレッサ１５により、ＳｉＧｅからなる第１の膜２にさらなる圧縮歪が生じるため、正孔の移動度の向上が期待できる。これらの効果により、ｐチャネルＭＯＳＦＥＴ１１の性能向上を図ることができる。【００２９】
このように、第１の実施例による構造を採用することにより、ＣＭＯＳ回路やＳｉ系高電子移動度トランジスタ（ＨＥＭＴ）の高速化、及び低消費電力化を図ることが可能になる。【００３０】
チャネル領域に効率的に歪を生じさせるために、第１のストレッサ１４の厚さＴ２を、支持基板１の上面から第１のストレッサ１４の底面までの距離Ｔ３の５倍以上とすることが好ましい。【００３１】
第１の実施例では、ゲート電極１０Ｇの上の第１のストレッサ１４にも引張応力が内在している。ゲート電極１０Ｇが薄い場合には、この引張応力がチャネル領域まで影響を及ぼし、チャネル領域に圧縮歪を生じさせる作用をもつ。この作用は、ゲート電極１０Ｇの両側の表面を覆う第１のストレッサ１４により生じる引張歪を緩和させてしまう。チャネル領域に効率的に引張歪を生じさせるために、ゲート電極１０Ｇの両側に配置された第１のストレッサ１４の底面からゲート電極１０Ｇの上に配置された第１のストレッサ１４の底面までの高さＴ１を、ゲート電極１０Ｇの一方の側に配置された第１のストレッサ１４と他方の側に配置された第１のストレッサ１４との間隔Ｌ１＋２×Ｌ２の１倍以上とすることが好ましい。【００３２】
チャネルを歪ませることによる十分な効果を得るために、チャネル領域に印加される応力が２ＧＰａ以上になるような構成とすることが好ましい。例えば、Ｓｉ層とＳｉ０．８Ｇｅ０．２層との界面に発生する応力が約２ＧＰａである。一例として、歪の緩和したＳｉ０．８Ｇｅ０．２層上にＳｉ層をエピタキシャル成長させた場合に、Ｓｉ層全体に発生する応力が約２ＧＰａになる。【００３３】
ｎチャネルＭＯＳＦＥＴ１０のこれらの寸法の好適値は、ｐチャネルＭＯＳＦＥＴ１１にもそのまま当てはまる。
ｎチャネルＭＯＳＦＥＴ１０が配置されている活性領域５内の第１の膜２にドナーを添加してもよい。第１の膜２内のドナーから発生した電子が、支持基板１と第１の膜２との界面に蓄積され、チャネルが形成される。これにより、ノーマリオン型のＭＯＳＦＥＴが得られる。また、第２の膜３にドナーを添加してもよい。【００３４】
次に、図３〜図７を参照して、第１の実施例による半導体装置の製造方法について説明する。
チョクラルスキー法で引き上げられたインゴットから切り出されたＳｉからなる基板１の上に、Ｓｉからなるバッファ層１Ａをエピタキシャル成長させる。以後、バッファ層１Ａを含んだ基板を支持基板１と呼ぶこととする。支持基板１の上に、ＳｉＧｅからなる第１の膜２、Ｓｉからなる第２の膜３を順番にエピタキシャル成長させる。バッファ層１Ａ、第１の膜２、及び第２の膜３は、例えば化学気相成長（ＣＶＤ）により形成することができる。【００３５】
第１の膜２の厚さは臨界膜厚以下であり、第１の膜２に面内方向の圧縮歪が生じている。その歪は、第１の膜２の上面まで緩和しておらず、第１の膜２の上面の格子定数は、Ｓｉ単結晶の格子定数と等しい。歪が緩和していないため、第１の膜２の結晶性が高品質に保たれる。その上に形成される第２の膜３の結晶性も、高品質に保たれる。【００３６】
公知のシャロートレンチアイソレーション（ＳＴＩ）法により、素子分離絶縁膜４を形成する。素子分離絶縁膜４は、第１の膜２の底面よりも深い領域まで達している。素子分離絶縁膜４により、活性領域５及び６が画定される。活性領域５の表層部にｐ型ウェル７を形成し、活性領域６の表層部にｎ型ウェル８を形成する。以降の図４〜図７においては、活性領域５及び６内の領域の断面図を示す。【００３７】
図４に示すように、活性領域５内にｎチャネルＭＯＳＦＥＴ１０を形成し、活性領域６内に、ＰチャネルＭＯＳＦＥＴ１１を形成する。以下、これらのＭＯＳＦＥＴ１０及び１１の作製方法を説明する。【００３８】
Ｓｉからなる第２の膜３の表面を、温度８００℃以下で熱酸化することにより、ゲート絶縁膜１０Ｉ及び１１Ｉとなる酸化シリコン膜を形成する。この酸化シリコン膜の上に、ゲート電極１０Ｇ及び１１Ｇとなる多結晶シリコン膜を堆積させる。多結晶シリコン膜と酸化シリコン膜とをパターニングすることにより、ゲート絶縁膜１０Ｉ、１１Ｉ、及びゲート電極１０Ｇ、１１Ｇを形成する。【００３９】
活性領域５内において、ゲート電極１０Ｇをマスクとして砒素（Ａｓ）を注入し、ソース領域１０Ｓ及びドレイン領域１０Ｄの低濃度ドレイン構造部分を形成する。活性領域６内において、ゲート電極１１Ｇをマスクとしてホウ素（Ｂ）を注入し、ソース領域１１Ｓ及びドレイン領域１１Ｄの低濃度ドレイン構造部分を形成する。【００４０】
酸化シリコン膜の堆積と異方性エッチングとを行うことにより、ゲート電極１０Ｇ及び１１Ｇの側面上にサイドウォールスペーサ１０Ｗ及び１１Ｗを形成する。活性領域５内において、ゲート電極１０Ｇ及びサイドウォールスペーサ１０ＷをマスクとしてＡｓを注入し、ソース領域１０Ｓ及びドレイン領域１０Ｄの深い高濃度部分を形成する。このとき、ゲート電極１０ＧにもＡｓが注入される。活性領域６内において、ゲート電極１１Ｇ及びサイドウォールスペーサ１１ＷをマスクとしてＢを注入し、ソース領域１１Ｓ及びドレイン領域１１Ｄの深い高濃度部分を形成する。このとき、ゲート電極１１ＧにもＢが注入される。これらのドーパントをイオン注入した後、活性化のための熱処理を行う。【００４１】
図５に示すように、全面にＳｉＮからなる第１のストレッサ１４を堆積させる。第１のストレッサ１４は、例えば、原料ガスとしてＳｉＨ４、ＮＨ３、及びＮ２を用い、圧力１００Ｐａ、成長温度８００℃の条件で、減圧熱ＣＶＤにより堆積される。減圧熱ＣＶＤにより、この条件で堆積されたＳｉＮ膜には引張応力が内在する。第１のストレッサ１４の上に、酸化シリコンからなるエッチングストッパ膜１７をＣＶＤにより形成する。【００４２】
図６に示す状態までの工程について説明する。ｎチャネルＭＯＳＦＥＴ１０の配置された領域上のエッチングストッパ膜１７をレジストパターンで覆い、ｐチャネルＭＯＳＦＥＴ１１が配置される活性領域６上の第１のストレッサ１４及びエッチングストッパ膜１７を除去する。レジストパターンを除去した後、全面に、ＳｉＮからなる第２のストレッサ１５を形成する。第２のストレッサ１５は、例えば、原料ガスとしてテトラメチルシラン（４ＭＳ）、ＮＨ３、及びＮ２を用い、圧力５００Ｐａ、成長温度４００℃の条件で、プラズマ励起型ＣＶＤにより堆積される。プラズマ励起型ＣＶＤにより、この条件で堆積されたＳｉＮ膜には、圧縮応力が内在する。ｐチャネルＭＯＳＦＥＴ１１のゲート電極１１Ｇ及びその両側の第２の膜３が、第２のストレッサ１５で覆われる。【００４３】
図７に示す状態までの工程について説明する。ｐチャネルＭＯＳＦＥＴ１１が配置された領域上の第２のストレッサ１５をレジストパターンで覆い、エッチングストッパ膜１７上の第２のストレッサ１５を除去する。このとき、エッチングストッパ膜１７により第２のストレッサ１５のエッチングを停止させる。【００４４】
レジストパターンを除去した後、全面に、酸化シリコン等からなる層間絶縁膜１９を堆積させる。
上記第１の実施例による方法では、従来のＳｉ／ＳｉＧｅヘテロ接合構造を持つＭＯＳＦＥＴに、第１及び第２のストレッサ１４及び１５を追加しただけの簡単な構造を採用することにより、ＭＯＳＦＥＴのチャネル領域に圧縮歪及び引張歪を生じさせることができる。また、この製造方法は、従来の製造工程に大幅な変更を加えることなく、容易に生産ラインに導入することが可能である。【００４５】
次に、図８〜図１２を参照して、第２の実施例による半導体装置の製造方法及び半導体装置について説明する。
第１の実施例の説明で参照した図４の状態に到るまでの工程は、第２の実施例と共通である。【００４６】
図８に示す状態に到るまでの工程について説明する。全面に酸化シリコンからなるマスク膜２０を形成する。ｐチャネルＭＯＳＦＥＴ１１が配置されている領域上のマスク膜２０をレジストパターンで覆い、マスク膜２０をエッチングする。これによりｎチャネルＭＯＳＦＥＴ１０が露出する。【００４７】
酸化シリコンに対するシリコンのエッチングレートが十分大きな条件でエッチングを行う。これにより、サイドウォールスペーサ１０Ｇの両側に、凹部２１Ｓ及び２１Ｇが形成される。同時に、ゲート電極２１Ｇの一部がエッチングされ、サイドウォールスペーサ１０Ｗで囲まれた凹部２１Ｇが形成される。凹部２１Ｓ、２１Ｄ、及び２１Ｇを形成した後、マスク膜２０をエッチングするときにエッチングマスクとして用いたレジストパターンを除去する。【００４８】
図９に示すように、凹部２１Ｓ、２１Ｄ、及び２１Ｇ内の露出したＳｉ表面上に、それぞれＳｉＣからなる第３のストレッサ２２Ｓ、２２Ｄ、及び２２Ｇをエピタキシャル成長させる。この成長は、酸化シリコン表面上には成長せず、Ｓｉ表面上に選択的に成長する条件で、ＣＶＤにより行う。選択成長後、ｐチャネルＭＯＳＦＥＴ１１上に残っていたマスク膜２０を除去する。【００４９】
図１０に、マスク膜２０を除去した後の状態を示す。ＳｉＣの格子定数はＳｉの格子定数よりも小さいため、第３のストレッサ２２Ｓ、２２Ｄ、及び２２Ｇに引張歪が生じる。すなわち、第３のストレッサ２２Ｓ、２２Ｄ、及び２２Ｇは、面内方向に縮もうとする。【００５０】
図１１に示すように、ｐチャネルＭＯＳＦＥＴ１１のサイドウォールスペーサ１１Ｗの両側、及びゲート電極１１Ｇの上に凹部を形成する。これらの凹部内のＳｉ表面上に、ＳｉＧｅからなる第４のストレッサ２３Ｓ、２３Ｄ、及び２３Ｇをエピタキシャル成長させる。第４のストレッサ２３Ｓ、２３Ｄ、及び２３Ｇは、第３のストレッサ２２Ｓ、２２Ｄ、及び２２Ｇと同じ方法で形成することができる。【００５１】
ＳｉＧｅの格子定数はＳｉの格子定数よりも大きいため、第４のストレッサ２３Ｓ、２３Ｄ、及び２３Ｇに圧縮歪が生じる。すなわち、第４のストレッサ２３Ｓ、２３Ｄ、及び２３Ｇは、面内方向に伸びようとする。【００５２】
図１２に示すように、ｎチャネルＭＯＳＦＥＴ１０を覆う第１のストレッサ１４を形成し、ｐチャネルＭＯＳＦＥＴ１１を覆う第２のストレッサ１５を形成する。第１のストレッサ１４及び第２のストレッサ１５は、図５〜図７を参照して説明した第１の実施例による半導体装置の第１のストレッサ１４及び第２のストレッサ１５と同じ方法で形成される。第１のストレッサ１４の上には、酸化シリコンからなるエッチングストッパ膜１７が配置されている。エッチングストッパ膜１７及び第２のストレッサ１５の上に、層間絶縁膜１９を形成する。【００５３】
第２の実施例では、ｎチャネルＭＯＳＦＥＴ１０において、第１のストレッサ１４と、第３のストレッサ２２Ｓ及び２２Ｄとが協同して、チャネル領域に引張歪を生じさせる。ｐチャネルＭＯＳＦＥＴ１１においては、第２のストレッサ１５と、第４のストレッサ２３Ｓ及び２３Ｄとが協同して、チャネル領域に圧縮歪を生じさせる。このため、第１の実施例に比べて、チャネル領域により大きな歪を発生させることができる。【００５４】
第３のストレッサ２２Ｓ、２２Ｄ、及び２２Ｇの材料として、ＳｉＣの代わりに、Ｓｉよりも格子定数が小さく、かつＳｉ表面上にエピタキシャル成長する他の材料を用いてもよい。また、第４のストレッサ２３Ｓ、２３Ｄ、及び２３Ｇの材料として、ＳｉＧｅの代わりに、Ｓｉよりも格子定数が大きく、かつＳｉ表面上にエピタキシャル成長する他の材料を用いてもよい。【００５５】
図１３に、第３の実施例による半導体装置の断面図を示す。図１に示した第１の実施例による半導体装置においては、絶縁ゲート構造が採用されていたが、第３の実施例では、ショットキゲート構造が採用されている。すなわち、図１に示したゲート絶縁膜１０Ｉ及び１１Ｉが配置されておらず、ゲート電極１０Ｇ及び１１Ｇが、第２の膜３にショットキ接触する。第３の実施例においては、ゲート電極１０Ｇ及び１１Ｇが、Ｓｉにショットキ接触する導電材料、例えば白金（Ｐｔ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等で形成されている。その他の構成は、図１に示した第１の実施例による半導体装置の構成と同一である。【００５６】
ショットキゲート構造のＦＥＴにおいても、第１の実施例の場合と同様に、チャネル領域に歪みを生じさせることにより、ＦＥＴの特性の向上を図ることができる。
上記第１〜第３の実施例では、第１のストレッサ１４及び第２のストレッサ１５としてＳｉＮを用いたが、圧縮応力または引張応力が内在するその他の材料を用いてもよい。例えば、スパッタリングにより堆積させた窒化チタン（ＴｉＮ）膜やカーボン（Ｃ）膜には、圧縮応力が内在する。【００５７】
上記第１〜第３の実施例では、Ｓｉからなる支持基板１上にＭＯＳＦＥＴを形成したが、支持基板としてＳＯＩ基板を用いてもよい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成20年2月7日(2008.2.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも表層部がＳｉで形成された支持基板と、
前記支持基板の上に形成されたＳｉＧｅからなる第１の膜と、
前記第１の膜の一部の領域上に形成されたゲート電極、該ゲート電極の両側の前記支持基板の表層部に形成されたソース領域及びドレイン領域を含む第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲート電極の両側の前記第１の膜の上に形成され、圧縮応力または引張応力が内在している第１のストレッサと
を有する半導体装置。
【請求項２】
前記第１のストレッサの厚さが、前記支持基板の上面から該第１のストレッサの底面までの距離の５倍以上である請求項１に記載の半導体装置。
【請求項３】
前記第１のストレッサが、前記第１の電界効果トランジスタのゲート電極の側面及び上面を覆い、該ゲート電極の両側に配置された第１のストレッサの底面から該ゲート電極の上に配置された第１のストレッサの底面までの高さが、該ゲート電極の一方の側に配置された第１のストレッサと他方の側に配置された第１のストレッサとの間隔の１倍以上である請求項１に記載の半導体装置。
【請求項４】
さらに、前記第１の膜の他の領域上に形成されたゲート電極、該ゲート電極の両側の前記支持基板の表層部に形成されたソース領域及びドレイン領域を含む第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのゲート電極の両側の前記支持基板の表面上に形成された第２のストレッサと
を有し、
前記第１の電界効果トランジスタがｎチャネルトランジスタであり、前記第１のストレッサに引張応力が内在しており、前記第２の電界効果トランジスタがｐチャネルトランジスタであり、前記第２のストレッサに圧縮応力が内在している請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極と前記第１の膜との間に、絶縁材料からなるゲート絶縁膜が配置されている請求項１に記載の半導体装置。
【請求項６】
前記ゲート電極が、その下の半導体表面にショットキ接触する請求項１に記載の半導体装置。
【請求項７】
前記第１のストレッサに圧縮応力が内在しており、前記ゲート電極の両側の前記支持基板に凹部が形成され、該凹部内に、Ｓｉ単結晶よりも格子定数の大きな材料がエピタキシャル成長されている請求項１に記載の半導体装置。
【請求項８】
前記第１のストレッサに引張応力が内在しており、前記ゲート電極の両側の前記支持基板に凹部が形成され、該凹部内に、Ｓｉ単結晶よりも格子定数の小さな材料がエピタキシャル成長されている請求項１に記載の半導体装置。
【請求項９】
（ａ）少なくとも表層部がＳｉで形成された支持基板の上に、圧縮歪が生じているＳｉＧｅからなる第１の膜を形成する工程と、
（ｂ）前記第１の膜の一部の領域上にゲート電極を形成する工程と、
（ｃ）前記ゲート電極の両側の前記第１の膜及び前記支持基板の表層部に不純物を添加してソース領域及びドレイン領域を形成する工程と、
（ｄ）前記ゲート電極及び該ゲート電極に隣接する基板表面を、圧縮応力または引張応力が内在するストレッサで覆う工程と
を有する半導体装置の製造方法。
【請求項１０】
前記工程ａで形成される前記第１の膜を形成するＳｉＧｅは、その全厚さ部分において歪が緩和していない請求項９に記載の半導体装置の製造方法。
【国際調査報告】
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