【手続補正書】
【提出日】平成20年3月7日(2008.3.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】      
【請求項１】
集積回路であって、
第１のクロック信号を生成するように動作できる発振器であって、反転遅延出力信号を供給する遅延回路と、前記遅延回路と通じており、且つ、前記反転遅延出力信号を受信して前記第１のクロック信号を生成するように動作できる分周器とを含む、前記発振器と、
前記集積回路外部の供給源からの制御信号に応答して、前記集積回路を第１および第２の動作モードのうちの一方の動作モードで動作させるように動作できる制御手段と、を備え、
ａ）前記第１の動作モード期間中、前記集積回路が前記第１のクロック信号に応答して動作し、前記集積回路の出力端子に第１の出力信号を生成し、
ｂ）前記第２の動作モード期間中、前記第１のクロック信号が前記集積回路の前記出力端子に供給される、前記集積回路。
【請求項２】  前記発振器がリング発振器を含み、前記第１のクロック信号が前記リング発振器の出力に対応する、請求項１記載の集積回路。
【請求項３】
前記制御手段が、前記制御信号を受信するように動作できる複数のマルチプレクサを有する、請求項２記載の集積回路。
【請求項４】  前記集積回路外部の供給源からの第２のクロック信号を前記発振器に供給する入力端子を更に備え、
前記集積回路内部の回路が、前記第２の動作モード期間中、前記第２のクロック信号に応答して動作する、請求項１記載の集積回路。
【請求項５】  前記発振器が、前記第２のクロック信号に応答して、前記発振器に関係する遅延を特定するための出力信号を前記出力端子に供給する第３の動作モードを更に有し、
前記制御手段が、前記集積回路外部の前記供給源からの制御信号に応答して、前記集積回路を前記第１、第２および第３の動作モードのうちの１つの動作モードで動作させる、請求項４記載の集積回路。
【請求項６】  前記発振器が、
第１の周波数を有する第１の信号を生成するリング発振器と、
前記第１の周波数を有する前記第１の信号に応答して、前記第１の周波数より低い第２の周波数を有する第２の信号を生成する分周器と、を含み、
前記第１の動作モード期間中、前記集積回路の内部回路が、前記第２の周波数を有する前記第２の信号に応答して動作し、
前記第３の動作モード期間中、前記第１の周波数を有する前記第１の信号が前記集積回路の前記出力端子に供給される、請求項１記載の集積回路。
【請求項７】  集積回路であって、
第１の周波数を有する第１のクロック信号を生成するように動作できる発振器であって、反転遅延出力信号を有し、当該反転遅延出力信号に応答する分周器を含む、前記発振器と、
前記発振器、および、前記集積回路の複数の入力ピンと通じており、且つ、前記集積回路外部の供給源から前記集積回路の前記入力ピンの少なくとも１つに供給される制御信号に応答して、前記集積回路を第１および第２の動作モードのうちの一方の動作モードで動作させる制御手段と、を備え、
ａ）前記第１の動作モード期間中、前記発振器がイネーブルにされて前記第１のクロック信号を生成し、この第１のクロック信号が前記集積回路の内部回路のみに供給され、前記集積回路が前記第１のクロック信号に応答して動作し、前記集積回路の出力端子に第１の出力信号を生成し、
ｂ）前記第２の動作モード期間中、前記発振器がイネーブルにされて前記第１のクロック信号を生成し、この第１のクロック信号が前記集積回路の前記出力端子に供給される、集積回路。
【請求項８】  前記発振器が、
複数のデジタル・バッファを含むリング発振器と、
出力を供給するために選択可能な第１および第２の入力を有するマルチプレクサと、を有し、
前記第１の入力が前記第１のクロック信号を受信して閉ループを形成し、また、前記第２の入力が内部生成信号を受信する、請求項７記載の集積回路。
【請求項９】  前記分周器が、前記第１の周波数より低い第２の周波数を有する第２の信号を生成し、
前記第１の動作モード期間中、前記内部回路が前記第２の周波数を有する前記第２の信号に応答して動作する、請求項８記載の集積回路。
【請求項１０】  前記集積回路外部の第２の供給源からの第２のクロック信号を前記発振器に供給するように動作できる入力端子を更に備え、
前記第２の動作モード期間中、前記集積回路の前記内部回路が前記第２のクロック信号に応答して動作する、請求項７記載の集積回路。
【請求項１１】  第３の動作モードを更に有し、
前記第３の動作モード期間中、前記発振器が、前記第２のクロック信号に応答して、前記発振器に関係する遅延を特定するための出力信号を前記集積回路の前記出力端子に供給する、請求項１０記載の集積回路。
【請求項１２】  前記リング発振器が入力信号の反転を行い、且つ、偶数個のデジタル・バッファを有し、
前記制御マルチプレクサの出力が反転される、請求項８記載の集積回路。
【請求項１３】  前記リング発振器が入力信号の反転を行い、且つ、奇数個のデジタル・バッファを含む、請求項８記載の集積回路。
【請求項１４】  前記制御手段が複数のマルチプレクサを有する、請求項７記載の集積回路。
【請求項１５】  集積回路であって、
複数のＩ／Ｏピンと、
前記複数のＩ／Ｏピンの少なくとも１つのＩ／Ｏピンと通じており、且つ、第１の周波数を有する第１のクロック信号を生成するように動作できるクロック発生器と、
前記クロック発生器、および、前記複数のＩ／Ｏピンの少なくとも幾つかと通じており、且つ、前記集積回路外部の供給源からの制御信号に応答して、前記集積回路を第１、第２、第３および第４の動作モードのうちの１つの動作モードで動作させる制御手段と、を備え、
ａ）前記第１の動作モード期間中、前記集積回路が前記第１のクロック信号に応答して動作し、前記複数のＩ／Ｏピンのうちの１つのＩ／Ｏピンに第１の出力信号を生成し、
ｂ）前記第２の動作モード期間中、前記第１のクロック信号が前記複数のＩ／Ｏピンのうちの１つの出力ピンに供給され、
ｃ）前記第３の動作モード期間中、前記第１のクロック信号が前記複数のＩ／Ｏピンのうちの前記出力ピンに供給され、且つ、前記集積回路の内部回路が前記集積回路外部の供給源から前記複数のＩ／Ｏピンのうちの１つのＩ／Ｏピンを介して前記集積回路に供給される第２のクロック信号に応答して動作し、
ｄ）前記第４の動作モード期間中、前記クロック発生器が、前記第２のクロック信号に応答して、前記複数のＩ／Ｏピンのうちの１つの出力ピンに、前記クロック発生器に関係する遅延を特定するための出力信号を供給する、前記集積回路。
【請求項１６】  前記クロック発生器が発振器を有し、前記制御手段が複数の制御マルチプレクサを有する、請求項１５記載の集積回路。
【請求項１７】  前記発振器が、
複数のデジタル・バッファを含むリング発振器と、
出力を供給するために選択可能な第１の入力部および第２の入力部を有する制御マルチプレクサと、を有し、
前記第１の入力部が前記第１のクロック信号を受信して閉ループを形成し、前記第２の入力部が内部生成信号を受信する、請求項１６記載の集積回路。
【請求項１８】  前記リング発振器が、
前記第１の周波数を有する前記第１のクロック信号に応答して、前記第１の周波数より低い第２の周波数を有する第２の信号を生成する分周器を更に有し、
前記第１の動作モード期間中、前記内部回路が、前記第２の周波数を有する前記第２の信号に応答して動作する、請求項１７記載の集積回路。
【請求項１９】  前記リング発振器が、これに供給された入力信号の反転を行い、且つ、偶数個のデジタル・バッファを有し、
前記制御マルチプレクサの出力が反転される、請求項１８記載の集積回路。
【請求項２０】  前記リング発振器が、これに供給された入力信号の反転を行い、且つ、奇数個のデジタル・バッファを有する、請求項１８記載の集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
リング発振器３０には、推奨形態では、複数のデジタル・バッファ、或いは、デジタル・インバータで構成された遅延論理回路（ｄｅｌａｙ  ｌｏｇｉｃ）３４（以下、デジタル・バッファを含むものとする）が含まれている。図２では、遅延論理回路３４には、全体として正味１回の反転（ｎｅｔ  ｉｎｖｅｒｓｉｏｎ）を行うために偶数個のデジタル・バッファ等が含まれている。遅延論理回路３４の出力は、反転出力を有するマルチプレクサ３２（従って、出力部に「点」或いは「丸」を示す）の１つの入力部（ここでは、任意に「０」入力とする）に供給される。別の例では、遅延論理回路３４には奇数個のインバータが含まれており、この場合マルチプレクサ３２の出力は反転されない。何れの場合にも、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの制御信号によってマルチプレクサ３２に論理「０」即ち「ロー」が供給される時、閉ループが形成される。この結果形成された回路は、ほぼ１／２ｔｄの周波数で発振する（ｔｄは閉ループの全遅延（ｔｏｔａｌ  ｄｅｌａｙ：ｔｄ）時間である）。ここに説明する代表的な実施例では、ｔｄはデジタル・バッファ或いはデジタル・インバータ１個の代表的な伝播遅延（ｐｒｏｐａｇａｔｉｏｎ  ｄｅｌａｙ）のｎ倍に等しい（ｎは、ループ内のデジタル・バッファ或いはデジタル・インバータの個数であり、代表的な実施例では、２００である）。マルチプレクサ３２がＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６から受信した制御信号が論理「１」即ち「ハイ」の時、マルチプレクサ３２は、ＤＡＴＡ＿ＯＵＴ（データ・アウト）Ｉ／Ｏピン１５上の信号を遅延論理回路３４に供給して、開ループが形成される。開ループが形成されると、発振機能は無くなる。マルチプレクサ３２がＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６から論理「１」を受信した時、種々のモードが実施されるが、そのうちの幾つかを図３の表５０に示す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
遅延論理回路３４の出力信号は、ディバイダ（分周）回路／論理回路３６の入力部にも供給される。このディバイダ回路／論理回路３６は、論理「１」即ち「ハイ」の信号をＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７から受信している期間、動作可能となる。また、ディバイダ回路／論理回路３６は、論理「０」即ち「ロー」の信号をＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７から受信した時、リセットされる。ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７から論理「０」即ち「ロー」の信号を受信し続けることにより、ディバイダ回路／論理回路３６は、論理「１」即ち「ハイ」の信号を受信するまでは、動作できない。ディバイダ回路／論理回路３６は、このディバイダ回路／論理回路３６の回路／論理回路によって決まる値でリング発振器３０の周波数（Ｆｒｉｎｇ）を分周する、即ち、低減する。ディバイダ回路／論理回路３６を設けることによって、遅延論理回路３４のデジタル・バッファが占有する集積回路のシリコン領域が最小限になり、或いは、低減される。その理由は、周波数が高くなると、遅延論理回路３４を実施するのに必要なデジタル・バッファの数が少なくて済む為である。従って、リング発振器３０は集積回路内部の回路／論理回路の動作にとって必要な周波数よりも高い周波数で動作し、そして、この周波数がディバイダ回路／論理回路３６によって分周されて、システム・クロック周波数（集積回路の動作の所望の周波数）のクロック信号が生成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
代表的な実施例では、リング発振器３０に含まれるバッファの個数は、通常の周波数である４０ＭＨｚ（Ｆｒｉｎｇ）が得られるように選ばれる。リング発振器３０の出力はディバイダ回路／論理回路３６に供給され、ディバイダ回路／論理回路３６はＦｒｉｎｇを４で分周して１０ＭＨｚの出力信号（Ｆｒｉｎｇ／４）を出力する。この出力信号は、マルチプレクサ３８の１つの入力部（「０」入力）に供給される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
マルチプレクサ３８のもう１つの入力部（「１」入力）は、遅延論理回路３４から分周されていない信号（Ｆｒｉｎｇ）を受信する。マルチプレクサ３８の出力の選択は、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの信号によって制御される。ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの論理「１」即ち「ハイ」の信号によって、マルチプレクサ３８の「１」入力、即ち、遅延論理回路３４からの分周されていない信号（Ｆｒｉｎｇ）が選択される。ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの論理「０」即ち「ロー」の信号によって、マルチプレクサ３８の「０」入力、即ち、遅延論理回路３４からの分周された信号（Ｆｒｉｎｇ／４）が選択される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）信号によって選択されたマルチプレクサ３８の出力は、マルチプレクサ４０の１つの入力部（「１」入力）に供給される。マルチプレクサ４０のもう１つの入力部（「０」入力）は、遅延論理回路３４からの分周されていない信号（Ｆｒｉｎｇ）を受信する。マルチプレクサ４０の出力の選択は、ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７からの信号によって制御される。ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７からの論理「１」即ち「ハイ」の信号によって、マルチプレクサ３８からの出力信号がマルチプレクサ４０の出力信号として供給され、ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７からの論理「０」即ち「ロー」の信号によって、遅延論理回路３４からの出力信号（即ち、分周されていない信号Ｆｒｉｎｇ）がマルチプレクサ４０の出力信号として供給される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
ＲＥＳＥＴＮ（リセットＮ）信号によって選択されたマルチプレクサ４０の出力は、マルチプレクサ４２の１つの入力部（「０」入力）に供給され、また、前述のように、マルチプレクサ４４の「１」入力にも供給される。マルチプレクサ４２のもう１つの入力部（「１」入力）は、ＤＡＴＡ＿ＯＵＴ（データ・アウト）Ｉ／Ｏピン１５からの信号を受信する。マルチプレクサ４２の出力の選択は、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの信号によって制御される。ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの論理「１」即ち「ハイ」の信号によって、ＤＡＴＡ＿ＯＵＴ（データ・アウト）信号がマルチプレクサ４２の出力として供給され、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの論理「０」即ち「ロー」の信号によって、マルチプレクサ４０の出力がマルチプレクサ４２の出力として供給される。マルチプレクサ４２の出力は、内部信号として、ＩＣ＿ＣＬＫ（ＩＣクロック）出力部４８に供給される。ＩＣ＿ＣＬＫ（ＩＣクロック）出力部４８上の内部信号は、ＩＣ１０内部の種々の回路／論理回路に供給される。この内部信号に従って、種々の動作モードが維持される。また、それらの種々の動作モードは、ここに説明するＩＣ１０の種々の入力部、および／または、出力部に対して入出力される信号と組み合わされる。