【誤訳訂正書】
【提出日】平成20年4月15日(2008.4.15)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
一連のデータパケットと関連ＰＩＤとを各々含み、１つ以上の宛先に各々転送される、複数のＭＰＥＧ入力データストリームを処理する方法であって、
前記入力データストリームの各々に対する複数のＰＩＤエイリアスを含むＰＩＤエイリアステーブルを生成することと、
少なくとも１つのＰＩＤを各入力データストリームから取り除くことによってフィルタされたデータストリームを生成することと、
前記フィルタされたデータストリームの各々に対して宛先を決定することと、
前記フィルタされたデータストリームが読み出されて、決定されたそれぞれの宛先に転送されるように、前記フィルタされたデータストリームをバッファすることとを含む方法。
【請求項２】
前記ＰＩＤエイリアステーブルはＰＩＤの全範囲を網羅し、
１０の入力データストリームが存在し、
１２のフィルタされたデータストリームが存在する、請求項１記載の方法。
【請求項３】
Ｎ個のフィルタされたデータストリームが存在し、前記フィルタされたデータストリームをバッファすることはワゴンホイールメモリ構造を占有することを含み、ワゴンホイールメモリ構造を占有することは、
２Ｎ個のタイムスロットを有するワゴンホイールメモリ構造を設けることによって前記Ｎ個のフィルタされたデータストリームの各々に対応するライトサイクル及びリードサイクルを収容することと、
前記Ｎ個のフィルタされたデータストリームの各々によって前記ワゴンホイールメモリ構造のライトサイクルタイムスロットを順次占有することとを含む、請求項１記載の方法。
【請求項４】
前記ワゴンホイールメモリ構造の各リードサイクルタイムスロット及び各ライトサイクルタイムスロットに対するポインタを維持することをさらに含む、請求項３記載の方法。
【請求項５】
前記フィルタされたデータストリームを前記ワゴンホイールメモリ構造から回収することと、
前記回収されたデータストリームを、バックプレーンを介して第１ボードから第２ボードにマスタークロックレートでシリアルに転送することとを含む、請求項４記載の方法。
【請求項６】
前記フィルタされたデータストリームを回収することは、前記ワゴンホイールメモリ構造からＮ個のデータストリームを回収するように、前記フィルタされたデータストリームを前記ワゴンホイールメモリ構造の各リードサイクルタイムスロットから読み出すことを含む、請求項５記載の方法。
【請求項７】
Ｍ個の宛先の内の少なくとも１つ宛のデジタルデータパケットを含むＭＰＥＧ入力データストリームを転送する方法であって、
関連ＰＩＤを各々有し、複数のデータパケットを各々含む複数の入力データストリームを受信することと、
第１及び第２メモリモジュールを有するラウンドロビンメモリ方式に前記入力データストリームを供給することと、
複数のＰＩＤエイリアスを前記入力データストリームの各々に関連付けるために前記第１メモリモジュールを使用することと、
前記入力データストリームをバッファするために前記第２メモリモジュールを使用することと、
前記第２メモリモジュールから前記バッファしたデータストリームを読み出すことと、
前記第２メモリモジュールから読み出したデータストリームを前記Ｍ個の宛先の内の少なくとも１つに送信することとを含む、方法。
【請求項８】
前記入力データストリームの各々が、その固有のデータレートで供給され、前記方法は、前記入力データストリームを共通クロック周波数に同期させることをさらに含む、請求項６記載の方法。
【請求項９】
前記共通クロック周波数が２７ＭＨｚである、請求項８記載の方法。
【請求項１０】
前記入力データストリームから少なくとも１つのＰＩＤをフィルタすることと、
残りの各ＰＩＤの宛先を決定することとをさらに含み、前記宛先が１１枚のボードのいずれかに搭載されている５つのプロセッサのいずれかである、請求項８記載の方法。
【請求項１１】
前記第２メモリモジュールからＮ個のデータストリームを回収するように、前記第２メモリモジュールの各リードサイクルタイムスロットから前記フィルタされたデータストリームを読み出すことを含み、
送信することは、前記Ｎ個の回収されたデータストリームをＭ個の宛先の内の少なくとも１つにシリアルに転送することを含む、請求項１０記載の方法。
【請求項１２】
前記第２メモリモジュールを使用することは、Ｎ個の転送ストリームの各ＰＩＤに対して前記宛先を決定した後に、前記フィルタされた入力データストリームをワゴンホイールメモリ構造に供給することを含む、請求項１０記載の方法。
【請求項１３】
Ｎ個の入力データストリームが存在し、
前記第２メモリモジュールが、前記Ｎ個の入力データストリームの各々に対応するライトサイクル及びリードサイクルを収容することの可能な２Ｎ個のタイムスロットを有するワゴンホイールメモリ構造であり、
前記第２メモリモジュールを使用することは、前記Ｎ個の入力データストリームの各々によって前記ワゴンホイールメモリ構造のライトサイクルタイムスロットを占有することを含む、請求項１２記載の方法。
【請求項１４】
前記Ｎ個の入力データストリームの各リードサイクル及び各ライトサイクルに対するポインタを維持することをさらに含む、請求項１３記載の方法。
【請求項１５】
前記回収されたデータストリームを低電圧差動信号に変換することと、
前記Ｍ個の宛先に前記低電圧差動信号をシリアルに送信することとをさらに含む、請求項１４記載の方法。
【請求項１６】
通信可能に相互にリンクされた複数の宛先に、関連ＰＩＤを有する複数のＭＰＥＧ入力データストリームを転送する装置であって、
前記入力データストリームの各々に対する複数のＰＩＤエイリアスを含むＰＩＤエイリアステーブルを生成する手段と、
少なくとも１つのＰＩＤを各入力データストリームから取り除くことによってフィルタされたデータストリームを生成する手段と、
前記フィルタされたデータストリームの各々に対して宛先を決定する手段と、
前記フィルタされたデータストリームが読み出されて、決定されたそれぞれの宛先に転送されるように、前記フィルタされたデータストリームをバッファする手段と、を備える装置。
【請求項１７】
前記バッファする手段がワゴンホイールメモリ構造を有する、請求項１６記載の装置。
【請求項１８】
Ｎ個のフィルタされたデータストリームが存在し、
前記ワゴンホイールメモリ構造が、前記Ｎ個のフィルタされたデータストリームの各々に対応するライトサイクル及びリードサイクルを収容可能な２Ｎ個のタイムスロットを含む、請求項１７記載の装置。
【請求項１９】
前記ワゴンホイールメモリ構造は、前記ワゴンホイールメモリ構造の各リードサイクルタイムスロット及び各ライトサイクルタイムスロットに対するポインタをさらに有する、請求項１８記載の装置。
【請求項２０】
前記フィルタされたデータストリームを前記ワゴンホイールメモリ構造から回収する手段と、
前記回収されたデータストリームをシリアルに転送する手段と、をさらに備える、請求項１９記載の装置。
【請求項２１】
前記装置は、前記入力データストリームをシャーシ内のいずれか１つ以上の宛先にルーティングする機能を有するトランスポートマルチプレクサである、請求項１６記載の装置。
【請求項２２】
前記宛先は１つの処理ボードに在る、請求項２１記載の装置。
【請求項２３】
前記宛先は、バックプレーンを介して通信可能に相互にリンクされた異なるボードに在る、請求項２１記載の装置。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】０００７
【訂正方法】変更
【訂正の内容】
【０００７】
本発明の一形態は、複数のＭＰＥＧデータストリームをエイリアシングして、それらを１つ以上の宛先にルーティングする方法を提供することにより上述の要求を満たすと共に、上記の欠点および関連技術分野の他の欠点を克服する。例えば、１０個の入力データストリームを１２の異なるロケーションの内のいずれか１つ以上にルーティングする。このようなロケーションは、例えばシャーシ内の１つのボードの複数の宛先に在る。あるいは、ロケーションは、ボードを互いにリンクさせるバックプレーン付きのシャーシ内の複数のボードに在る。これらの実施形態においては、複数のＰＩＤエイリアスを含むＰＩＤエイリアステーブルを入力データストリームの各々に対して生成し、各入力データストリームから少なくとも１つのＰＩＤを取り除くことによりフィルタされたデータストリームを生成する。これらの方法においてはさらに、フィルタされたデータストリームの各々に対して宛先を決定し、フィルタされたデータストリームが読み出されて、決定されたそれぞれの宛先に転送されるように、前記フィルタされたデータストリームをバッファする。好適な実施形態においては、バッファは、フィルタされたデータストリームによってワゴンホイールメモリ構造を占有することにより行なわれ得る。Ｎ個のフィルタされたデータストリームが在る場合、ワゴンホイールメモリ構造を占有することは、好ましくは、２Ｎ個のタイムスロットを有するワゴンホイールメモリ構造を設けることによって前記Ｎ個のフィルタされたデータストリームの各々に対応するライトサイクル及びリードサイクルを収容することと、データストリームの各々によってライトサイクルタイムスロットを順次占有することとが行われる。バッファからデータを回収する操作を支援するために、メモリ構造のリードサイクルタイムスロット及びライトサイクルタイムスロットの各々に対するポインタを維持する。