【手続補正書】
【提出日】平成19年5月9日(2007.5.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  クロック信号とデジタル入力信号を受け取り、さらにデジタル入力信号の複数の遷移の各遷移に応答して少なくとも４つのサンプル値を出力するように構成され、前記サンプル値の各々がクロック信号のサンプルであるサンプリング回路と、
前記複数の遷移の遷移に応答してカウント値を変化させるように構成されたカウンタと、
前記複数の遷移の遷移に応答してカウンタが前記カウント値を増加するか減少するかを決定する１つまたは複数の制御信号を生成するため、前記サンプル値で動作するように構成された周波数比較器と、
前記カウント値によって決定された周波数で前記クロック信号を生成するように構成された電圧制御発信器と、
を備えていることを特徴とする装置。
【請求項２】  前記サンプル値の１番目の対が、最大でも前記クロック信号の半周期に等しい時間遅延によって分割されることを特徴とする請求項１に記載の装置。
【請求項３】  前記制御信号が増分カウント信号と減分カウント信号を含んでおり、前記周波数比較器が、（ａ）前記クロック信号の周波数が前記デジタル入力信号と関連した周波数より十分小さいことを示している前記サンプル値に応答して、増分カウント信号をアクティブにする、（ｂ）前記クロック信号の周波数が前記デジタル入力信号と関連した周波数より十分大きいことを示している前記サンプル値に応答して、減分カウント信号をアクティブにする、ように構成されていることを特徴とする請求項１に記載の装置。
【請求項４】  前記カウンタが、前記増分カウント信号がアクティブの場合前記複数の遷移の遷移に応答して前記カウント値を増加させ、前記減分カウント信号がアクティブの場合前記複数の遷移の遷移に応答して前記カウント値を減少させるように構成されていることを特徴とする請求項３に記載の装置。
【請求項５】  １番目のクロック信号とデジタル入力信号を受け取り、さらにデジタル入力信号の複数の遷移の各遷移に応答して少なくとも４つのサンプル値を出力するように構成され、前記サンプル値の各々が１番目のクロック信号のサンプルであるサンプリング回路と、
前記複数の遷移の遷移に応答してカウント値を変化させるように構成されたカウンタと、
前記複数の遷移の遷移に応答してカウンタが前記カウント値を増加するか減少するかを決定する１つまたは複数の制御信号を生成するため、前記サンプル値で動作するように構成された周波数比較器と、
前記カウント値によって決定された周波数で２番目のクロック信号を生成するように構成され、前記１番目のクロック信号が該２番目のクロック信号の周波数に依存している周波数を有している電圧制御発信器と、
を備えていることを特徴とする装置。
【請求項６】  クロック信号とデジタル入力信号を受け取り、
デジタル入力信号の複数の遷移の各遷移に応答して少なくとも４つのサンプル値を出力し、前記サンプル値の各々がクロック信号のサンプルであり、
前記複数の遷移の遷移に応答してカウント値を変化させ、
前記複数の遷移の遷移に応答してカウンタが前記カウント値を増加するか減少するかを決定する１つまたは複数の制御信号を生成するため、前記サンプル値で動作し、
前記カウント値によって決定された周波数でクロック信号を生成する
ステップを含んでいることを特徴とする方法。
【請求項７】  前記サンプル値の１番目の対が、最大でも前記クロック信号の半周期に等しい時間遅延によって分割されることを特徴とする請求項６に記載の方法。
【請求項８】  前記制御信号が増分カウント信号と減分カウント信号を含んでおり、
（ａ）前記クロック信号の周波数が前記デジタル入力信号と関連した周波数より十分小さいことを示している前記サンプル値に応答して、増分カウント信号をアクティブにする、
（ｂ）前記クロック信号の周波数が前記デジタル入力信号と関連した周波数より十分大きいことを示している前記サンプル値に応答して、減分カウント信号をアクティブにする、
ステップをさらに含んでいることを特徴とする請求項６に記載の装置。
【請求項９】  前記カウント値の変化が、
前記増分カウント信号がアクティブの場合、前記複数の遷移の遷移に応答して前記カウント値を増加させ、
前記減分カウント信号がアクティブの場合、前記複数の遷移の遷移に応答して前記カウント値を減少させる
ステップを含んでいることを特徴とする請求項８に記載の方法。
【請求項１０】  １番目のクロック信号とデジタル入力信号を受け取り、
デジタル入力信号の複数の遷移の各遷移に応答して少なくとも４つのサンプル値を出力し、前記サンプル値の各々が１番目のクロック信号のサンプルであり、
前記複数の遷移の遷移に応答してカウント値を変化させ、
前記複数の遷移の遷移に応答してカウンタがカウント値を増加するか減少するかを決定する１つまたは複数の制御信号を生成するため、前記サンプル値で動作し、
前記カウント値によって決定された周波数で２番目のクロック信号を生成し、前記１番目のクロック信号が該２番目のクロック信号の周波数に依存している周波数を有している、
ステップを含んでいることを特徴とする方法。
【請求項１１】  前記複数の遷移は、デジタル入力信号の立ち上がり遷移であることを特徴とする請求項１に記載の装置。
【請求項１２】  前記複数の遷移は、デジタル入力信号の立ち下がり遷移であることを特徴とする請求項１に記載の装置。
【請求項１３】  前記複数の遷移は、デジタル入力信号の立ち上がり遷移と立ち下がり遷移を含んでいることを特徴とする請求項１に記載の装置。
【請求項１４】  前記少なくとも４つのサンプル値の２つは、前記複数の遷移の現在の遷移に応答して、前記クロック信号から取り込まれ、
前記少なくとも４つのサンプル値の残りは、前記複数の遷移の１つまたは複数前の遷移に応答して、前記クロック信号から取り込まれることを特徴とする請求項１に記載の装置。
【請求項１５】  前記複数の遷移は、デジタル入力信号の立ち上がり遷移であることを特徴とする請求項５に記載の装置。
【請求項１６】  前記複数の遷移は、デジタル入力信号の立ち下がり遷移であることを特徴とする請求項５に記載の装置。
【請求項１７】  前記複数の遷移は、デジタル入力信号の立ち上がり遷移と立ち下がり遷移を含んでいることを特徴とする請求項５に記載の装置。
【請求項１８】  前記少なくとも４つのサンプル値の２つは、前記複数の遷移の現在の遷移に応答して、前記１番目のクロック信号から取り込まれ、
前記少なくとも４つのサンプル値の残りは、前記複数の遷移の１つまたは複数前の遷移に応答して、前記１番目のクロック信号から取り込まれることを特徴とする請求項５に記載の装置。
【請求項１９】  前記複数の遷移は、デジタル入力信号の立ち上がり遷移であることを特徴とする請求項６に記載の方法。
【請求項２０】  前記複数の遷移は、デジタル入力信号の立ち下がり遷移であることを特徴とする請求項６に記載の方法。
【請求項２１】  前記複数の遷移は、デジタル入力信号の立ち上がり遷移と立ち下がり遷移を含んでいることを特徴とする請求項６に記載の方法。
【請求項２２】  前記少なくとも４つのサンプル値の２つは、前記複数の遷移の現在の遷移に応答して、前記クロック信号から取り込まれ、
前記少なくとも４つのサンプル値の残りは、前記複数の遷移の１つまたは複数前の遷移に応答して、前記クロック信号から取り込まれることを特徴とする請求項６に記載の方法。
【請求項２３】  前記複数の遷移は、デジタル入力信号の立ち上がり遷移であることを特徴とする請求項１０に記載の方法。
【請求項２４】  前記複数の遷移は、デジタル入力信号の立ち下がり遷移であることを特徴とする請求項１０に記載の方法。
【請求項２５】  前記複数の遷移は、デジタル入力信号の立ち上がり遷移と立ち下がり遷移を含んでいることを特徴とする請求項１０に記載の方法。
【請求項２６】  前記少なくとも４つのサンプル値の２つは、前記複数の遷移の現在の遷移に応答して、前記１番目のクロック信号から取り込まれ、
前記少なくとも４つのサンプル値の残りは、前記複数の遷移の１つまたは複数前の遷移に応答して、前記１番目のクロック信号から取り込まれることを特徴とする請求項１０に記載の方法。
【請求項２７】  前記サンプリング回路は、
４つのサンプル値を出力するように構成され、各対の１番目のフリップフロップはクロック信号を受け取るように構成されているフリップフロップの２つのカスケード対と、
デジタル入力信号を受け取り、さらにデジタル入力信号の前記複数の各遷移に応答してパルスをアクティブにするように構成された副回路と、
を含んでおり、２つのカスケード対の１番目は前記パルスによってクロック制御され、２つのカスケード対の２番目は前記パルスの遅延版によってクロック制御されることを特徴とする請求項１に記載の装置。
【請求項２８】  前記サンプリング回路は、
４つのサンプル値を出力するように構成され、各対の１番目のフリップフロップは１番目のクロック信号を受け取るように構成されているフリップフロップの２つのカスケード対と、
デジタル入力信号を受け取り、さらにデジタル入力信号の前記複数の各遷移に応答して１番目のパルスと２番目のパルスをアクティブにするように構成され、２番目のパルスは１番目のパルスと比較して遅延している副回路と、
を含んでおり、２つのカスケード対の１番目は前記１番目のパルスによってクロック制御され、２つのカスケード対の２番目は前記２番目のパルスによってクロック制御されることを特徴とする請求項５に記載の装置。
【請求項２９】  プログラム可能周波数でデジタル入力信号を生成するように構成されているプログラム可能分周器であって、前記プログラム可能分周器は加算器、レジスタ及びフリップフロップを含み、前記加算器は、１番目の入力としてプログラム可能に選択された整数値を受け取り、２番目の入力として前記レジスタの出力を受け取るように構成され、前記レジスタは、前記加算器の出力を受け取るように構成され、前記レジスタは、クロック入力としてクロック信号ＨＵを受け取るように構成され、前記レジスタ出力の最上位ビットは、フリップフロップのクロック入力に結合され、前記フリップフロップの出力は、前記フリップフロップのデータ入力に結合されているプログラム可能分周器をさらに備えていることを特徴とする請求項５に記載の装置。