【手続補正書】
【提出日】平成19年4月16日(2007.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成するステップと、
異方性エッチングによって前記絶縁膜の上部分にスルーホールの上部分を形成するステップと、
前記スルーホールの上部分の側壁に保護膜を形成するステップと、
前記絶縁膜の下部分に、前記スルーホールの上部分に連続するスルーホールの下部分を等方性エッチングによって形成するステップとを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜を形成するステップが、前記絶縁膜の上部分と下部分との間にエッチストップ膜を形成するステップを有し、前記スルーホールの上部分を形成するステップでは、前記エッチストップ膜によって異方性エッチングを停止する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチストップ膜上に、サイドウォール膜を有する配線パターンを形成するステップを更に有し、前記スルーホールが、前記配線パターンの内で隣接する２つの配線の間を貫通して形成される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記スルーホールが下層のプラグの頂部を露出する位置に形成され、前記スルーホールの下部分の径が、前記スルーホールの上部分の径よりも大きく、かつ、前記プラグの頂部の径よりも小さく形成される、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記等方性エッチングが、ウエットエッチング又は等方性ドライエッチングを含む、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記スルーホールの上部分を形成するステップが、前記絶縁膜上に開口を有するレジストパターンを形成するステップと、前記レジストパターンの開口をシュリンクさせるステップと、該シュリンクさせた開口を有するレジストパターンをマスクとして前記絶縁膜の上部分を異方性エッチングするステップとを有する、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に形成され、コンタクトプラグを収容する第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記コンタクトプラグに導通するビアプラグの下部部分を収容する第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記ビアプラグの下部部分から延長するビアプラグの上部部分を収容する第３の絶縁膜とを備え、
前記ビアプラグの下部部分の頂部が、前記ビアプラグの上部部分の底部よりも大きな径を有し、前記コンタクトプラグの頂部が前記ビアプラグの下部部分の底部よりも大きな径を有することを特徴とする半導体装置。
【請求項８】
前記コンタクトプラグがシリコンを含み、前記ビアプラグが金属を含む、請求項７に記載の半導体装置。
【請求項９】
前記コンタクトプラグ及びビアプラグの双方がシリコンを含む、請求項７に記載の半導体装置。
【請求項１０】
前記第３の絶縁膜がエッチストップ層と該エッチストップ層を覆う層間絶縁膜とを含み、複数の配線が前記エッチストップ層上に配設されており、前記ビアプラグが前記複数の配線のうち隣接する２つの配線の間を通過する、請求項７〜９の何れか一に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】半導体装置及びその製造方法
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、シュリンク法によってスルーホールを形成する半導体装置の製造方法、及び、この製造方法によって製造される半導体装置に、好適に適用される技術に関する。
【背景技術】
【０００２】
スルーホールは、半導体基板の上部に成膜された絶縁膜を貫通して形成され、内部にプラグが収容されることによって、絶縁膜の下部及び上部に形成された導体を相互に接続する。スルーホールの形成に際しては、半導体基板の上部に絶縁膜を成膜した後、先ず、絶縁膜上にフォトレジスト膜を塗布する。次いで、公知のリソグラフィ技術を用いて、フォトレジスト膜に開口を形成し、レジストパターンとする。更に、レジストパターンをマスクとした異方性エッチングで、絶縁膜内にスルーホールを形成する。近年、半導体装置の配線幅が益々縮小され、これに伴って、導体のパターンも益々縮小化されている。従って、スルーホールの形成に際して、絶縁膜下部の小さな導体パターンに対して高い位置精度で形成する必要がある。
【０００３】
高い位置精度でスルーホールを形成する製造方法として、ＳＡＣ（Self Align Contact）法が知られている。ＳＡＣ法は、配線構造をマスクとして、配線構造から露出する導体パターンの部分に対して自己整合的にスルーホールを形成する方法である。しかし、ＳＡＣ法では、絶縁膜を開孔するエッチングに際して、配線構造内の配線が露出しないように、配線構造の表層を構成するハードマスクとの間で高い選択性を保つ必要があり、エッチング条件に対する制約が多い。半導体装置の配線幅の縮小に伴って、スルーホールの径も益々縮小化されているため、エッチストップ等の問題が生じないエッチング条件をＳＡＣ法で得ることが難しくなっている。
【０００４】
エッチング条件の制約が少ない製造方法として、シュリンク法が知られている。シュリンク法は、開口を有するレジストパターンに対して、リラックス材を用いた処理を行うことによって、開口径を縮小（シュリンク）させる方法である。シュリンク法によってスルーホールを形成する半導体装置の製造方法は、例えば特許文献１に記載されている。
【特許文献１】特開平５−１６６７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
シュリンク法によってスルーホールを形成する製造方法では、レジストパターンの開口径を縮小させることによって、露光装置の解像限界以下の小さな径を有するスルーホールの形成が可能となる。従って、配線構造と接触させることなく、絶縁膜下部の導体パターンに対して高い精度でスルーホールを形成できる。
【０００６】
ところで、異方性エッチングで開孔されたスルーホールは一般的に、下端側ほど径が小さくなるため、上記製造方法では、スルーホールの下端の開口部分の面積は、極めて小さくなる。これによって、スルーホールに収容されるプラグと、その下部の導体パターンとの間のコンタクト抵抗が増加し、半導体装置の動作速度が低下する問題があった。
【０００７】
本発明は、上記に鑑み、スルーホールに収容されるプラグと、その下部の導体パターンとの間のコンタクト抵抗を低減可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成するステップと、
異方性エッチングによって前記絶縁膜の上部分にスルーホールの上部分を形成するステップと、
前記スルーホールの上部分の側壁に保護膜を形成するステップと、
前記絶縁膜の下部分に、前記スルーホールの上部分に連続するスルーホールの下部分を等方性エッチングによって形成するステップとを有することを特徴とする。
【０００９】
また、本発明の半導体装置は、半導体基板上に形成され、コンタクトプラグを収容する第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記コンタクトプラグに導通するビアプラグの下部部分を収容する第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記ビアプラグの下部部分から延長するビアプラグの上部部分を収容する第３の絶縁膜とを備え、
前記ビアプラグの下部部分の頂部が、前記ビアプラグの上部部分の底部よりも大きな径を有し、前記コンタクトプラグの頂部が前記ビアプラグの下部部分の底部よりも大きな径を有することを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体装置の製造方法によれば、スルーホールの下部分が等方性エッチングによって形成されることによって、その下端の開口部分の径を拡げることが出来る。従って、スルーホールに収容されるプラグと、その下部の導体パターンとの接触面積を大きくして、コンタクト抵抗を低減できる。
【００１１】
また、等方性エッチングによって下部の導体パターンの頂部に達するスルーホールの下部分を形成するため、スルーホールの形成に際して、下部の導体パターンの頂部に損傷が生じることを抑制できる。これによって、コンタクト抵抗の上昇を抑制できる。
【００１２】
本発明に係る半導体装置の製造方法の好適な態様では、前記絶縁膜を形成するステップが、前記絶縁膜の上部分と下部分との間にエッチストップ膜を形成するステップを有し、前記スルーホールの上部分を形成するステップでは、前記エッチストップ膜によって異方性エッチングを停止する。スルーホールの上部分と下部分との境界位置を、高い精度で制御できる。
【００１３】
本発明に係る半導体装置の製造方法では、前記エッチストップ膜上に、サイドウォール膜を有する配線パターンを形成するステップを更に有し、前記スルーホールが、前記配線パターンの内で隣接する２つの配線の間を貫通して形成されてもよい。スルーホールと配線との間に保護膜及びエッチストップ膜が介在するので、スルーホールの下部分を形成する等方性エッチングの際に、配線が露出することを効果的に抑制できる。
【００１４】
本発明に係る半導体装置の製造方法では、前記スルーホールが下層のプラグの頂部を露出する位置に形成されてもよく、この場合好ましくは、前記スルーホールの下部分の径が、前記スルーホールの上部分の径よりも大きく、かつ、前記プラグの頂部の径よりも小さく形成される。スルーホールに収容されるプラグと、下層のプラグとの接触面積を大きくして、コンタクト抵抗を効果的に低減できる。
【００１５】
本発明に係る半導体装置の製造方法では、前記等方性エッチングが、ウエットエッチング又は等方性ドライエッチングを含んでもよい。
【００１６】
本発明に係る半導体装置の製造方法は、前記スルーホールの上部分を形成するステップが、前記絶縁膜上に開口を有するレジストパターンを形成するステップと、前記レジストパターンの開口をシュリンクさせるステップと、該シュリンクさせた開口を有するレジストパターンをマスクとして前記絶縁膜の上部分を異方性エッチングするステップとを有する製造方法に適用されることによって、スルーホールの下端の開口部分の面積が極めて小さくなることを防止し、上記コンタクト抵抗を効果的に低減できる。
【００１７】
本発明の半導体装置では、前記コンタクトプラグがシリコンを含み、ビアプラグが金属を含んでもよく、或いは、前記コンタクトプラグ及びビアプラグの双方がシリコンを含んでもよい。本発明の半導体装置では、前記第３の絶縁膜がエッチストップ層と該エッチストップ層を覆う層間絶縁膜とを含み、複数の配線が前記エッチストップ層上に配設されており、前記ビアプラグが前記複数の配線のうち隣接する２つの配線の間を通過してもよい。
【発明を実施するための最良の形態】
【００１８】
以下に、図面を参照して、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、配線幅が０．１μｍのＤＲＡＭであって、図示しない半導体基板を備える。半導体基板上にはゲート電極（ワード線）が形成され、ゲート電極の両脇の半導体基板の表面部分には不純物拡散領域が形成されている。ゲート電極、及び、ゲート電極の両脇に形成された不純物拡散領域は、ＭＩＳ型のトランジスタを構成する。
【００１９】
半導体基板上には層間絶縁膜１１が成膜され、層間絶縁膜１１を貫通して、半導体基板の不純物拡散領域に達するコンタクトホール１２が形成されている。コンタクトホール１２の側壁には、窒化シリコンから成る側壁保護膜１３が形成され、側壁保護膜１３を介してコンタクトホール１２の内部には、不純物ドープポリシリコン（ＤＯＰＯＳ：Doped Poly-silicon）から成るコンタクトプラグ１４が収容されている。
【００２０】
層間絶縁膜１１上には、層間絶縁膜１５及びエッチストップ膜１６が順次に成膜されている。層間絶縁膜１５は、本発明で絶縁膜の下部分と呼ぶ膜であり、２００〜２５０ｎｍ程度の厚みを有する。エッチストップ膜１６上には、順次に積層されたタングステン層１７及び窒化シリコン層１８から成るビット線１９が形成され、ビット線１９の側面には窒化シリコンから成るサイドウォール２０が形成されている。
【００２１】
ビット線１９及びサイドウォール２０を覆って層間絶縁膜２１が成膜されている。層間絶縁膜２１は、本発明で絶縁膜の上部分と呼ぶ膜である。層間絶縁膜１５、エッチストップ膜１６、及び、層間絶縁膜２１の合計の厚みは、５００ｎｍである。層間絶縁膜１１，１５，２１は酸化シリコンで、エッチストップ膜１６は窒化シリコン（ＳｉＮ）で、それぞれ構成されている。
【００２２】
層間絶縁膜２１、エッチストップ膜１６、及び、層間絶縁膜１５を貫通して、スルーホール２５が形成されている。層間絶縁膜２１及びエッチストップ膜１６内に形成されたスルーホールの上部分２２は、異方性エッチングによって形成されている。スルーホールの上部分２２は、その上端の開口部分が７５ｎｍの径を有し、水平方向に対して９１．５°の傾斜角θで下端側ほど径が小さくなるように形成されている。
【００２３】
一方、層間絶縁膜１５内に形成されたスルーホールの下部分２４は、等方性エッチングによって形成されている。スルーホールの下部分２４は、スルーホールの上部分２２よりも大きな径を有し、下端の開口部分の径は７５ｎｍである。
【００２４】
スルーホールの上部分２２の側壁には、窒化シリコンから成るエッチ保護膜２３が形成されている。エッチ保護膜２３は、１０〜２０ｎｍの厚みを有する。スルーホール２５の内部には、ＤＯＰＯＳから成るビアプラグ２６が収容されている。ビアプラグ２６はその頂部で、層間絶縁膜２１上に形成された、図示しないキャパシタの下部電極に接続されている。
【００２５】
本実施形態の半導体装置１０によれば、スルーホールの下部分２４が等方性エッチングで形成されることによって、スルーホール２５の下端の開口部分の径を拡げることが出来る。従って、ビアプラグ２６とコンタクトプラグ１４との接触面積を大きくして、コンタクト抵抗を低減できる。
【００２６】
図２（ａ）〜（ｃ）、及び、図３（ｄ）、（ｅ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。半導体基板上に図示しないゲート電極を形成した後、ゲート電極をマスクとして、ゲート電極の両脇の半導体基板の表面部分に不純物を注入し、不純物拡散領域を形成する。ゲート電極を覆って半導体基板上に層間絶縁膜１１を成膜する。
【００２７】
公知の方法で層間絶縁膜１１を開孔し、半導体基板の不純物拡散領域に達するコンタクトホール１２を形成した後、コンタクトホール１２の内部表面を含んで全面に窒化シリコン膜を成膜する。引き続き、エッチバックにより、層間絶縁膜１１上及びコンタクトホール１２の底面上に成膜された窒化シリコン膜を除去し、側壁保護膜１３を形成する。更に、コンタクトホール１２の内部にＤＯＰＯＳを埋め込んで、コンタクトプラグ１４を形成する。
【００２８】
層間絶縁膜１１及びコンタクトプラグ１４上に、層間絶縁膜１５及びエッチストップ膜１６を順次に成膜する。エッチストップ膜１６上に、タングステン層１７及び窒化シリコン層１８を順次に成膜した後、これらタングステン層１７及び窒化シリコン層１８をパターニングすることによって、ビット線１９を形成する。全面に窒化シリコン膜を成膜した後、エッチバックを行い、ビット線１９の側面を覆うサイドウォール２０を形成する。
【００２９】
ビット線１９及びサイドウォール２０を覆ってエッチストップ膜１６上に層間絶縁膜２１を成膜した後、ＣＭＰ（Chemical Mechanical Polishing）法によって、層間絶縁膜２１の上面を平坦化する（図２（ａ））。
【００３０】
層間絶縁膜２１上にフォトレジスト膜を塗布した後、公知のフォトリソグラフィ技術を用いて、開口を有するレジストパターン（図示なし）を形成する。次いで、リラックス材を用いて開口径を縮小するシュリンク処理を行う。引き続き、このレジストパターンをマスクとして、層間絶縁膜２１のドライエッチングを行う。層間絶縁膜２１のドライエッチングに際しては、孔の底部からの発光スペクトルを観察しつつ行い、エッチストップ膜１６の発光スペクトルの検出をエッチストップ条件とすることによって、エッチストップ膜１６の上端でエッチングを停止する。
【００３１】
更に、レジストパターンをマスクとして、エッチストップ膜１６のドライエッチングを行う。これによって、図２（ｂ）に示すように、スルーホールの上部分２２を形成する。エッチストップ膜１６のドライエッチングに際しては、孔の底部からの発光スペクトルを観察しつつ行い、層間絶縁膜１５の発光スペクトルの検出をエッチストップ条件とすることによって、層間絶縁膜１５の上端でエッチングを停止する。
【００３２】
次いで、ＣＶＤ（Chemical Vapor Deposition）法を用いて、スルーホールの上部分２２の内部表面を含んで全面に、窒化シリコン膜２３ａを成膜する（図２（ｃ））。引き続き、エッチバックにより、層間絶縁膜２１上及びスルーホールの上部分２２の底面上に成膜された窒化シリコン膜２３ａを除去する（図３（ｄ））。スルーホールの上部分２２の側壁に残留した窒化シリコン膜２３ａは、エッチ保護膜２３を構成する。
【００３３】
次いで、フッ酸を用いたウエットエッチングによって、スルーホールの上部分２２の下端から層間絶縁膜１５を除去し、コンタクトプラグ１４の頂部に達するスルーホールの下部分２４を形成する。これによって、上部分２２及び下部分２４から成るスルーホール２５が得られる（図３（ｅ））。層間絶縁膜１５のウエットエッチングに際しては、層間絶縁膜１５のエッチレートに基づいて適当なエッチング時間を設定する。なお、ウエットエッチングによって、スルーホールの下部分２４がタングステン層１７の近傍に達するが、タングステン層１７の下部に窒化シリコンから成るエッチストップ膜１６が形成されているため、タングステン層１７の露出を防止できる。
【００３４】
引き続き、スルーホール２５の内部にＤＯＰＯＳを埋め込んでビアプラグ２６を形成する（図１）。更に、ビアプラグ２６の頂部に接続するキャパシタの下部電極等を形成することによって、半導体装置１０を完成することが出来る。
【００３５】
図４は、上記実施形態と比較するための比較例に係る製造方法によって製造された、従来の半導体装置の構成を示す断面図である。比較例に係る半導体装置の製造方法は、エッチストップ膜１６を成膜しない点、スルーホール２５の形成に際して、ドライエッチングによって層間絶縁膜２１，１５を連続して開孔する点、及び、スルーホール２５形成後にスルーホール２５の側壁に窒化シリコンから成る側壁保護膜３２を形成する点を除いては、実施形態の製造方法と同様である。なお、側壁保護膜３２は、層間絶縁膜１５，２１内のボイドを介した、ビアプラグ２６間のショートを防止するために形成される。
【００３６】
比較例に係る半導体装置の製造方法では、ドライエッチングによってコンタクトプラグ１４の頂部に達するスルーホール２５を形成するため、スルーホール２５の形成に際して、コンタクトプラグ１４の頂部が損傷を受けて、ダメージ層３１が形成される。従って、ダメージ層３１が、コンタクトプラグ１４とビアプラグ２６との間に介在することによって、コンタクト抵抗が上昇する問題がある。
【００３７】
上記に対して、実施形態に係る半導体装置の製造方法では、ウエットエッチングによってコンタクトプラグ１４の頂部に達するスルーホールの下部分２４を形成するため、スルーホール２５の形成に際して、コンタクトプラグ１４の頂部に損傷が生じない。これによって、コンタクト抵抗の上昇を抑制できる。
【００３８】
比較例で製造された半導体装置３０では、スルーホール２５の高さが５００ｎｍで、その傾斜角θが９１．５°であるとすると、スルーホール２５の下端の径は４８ｎｍである。実施形態の半導体装置１０では、スルーホール２５の下端の径は７５ｎｍであり、半導体装置３０のスルーホール２５の約１．５６倍であるので、コンタクトプラグ１４とビアプラグ２６との接触面積は半導体装置３０の約２．４倍である。コンタクト抵抗が接触面積に反比例すると考えると、実施形態の半導体装置１０では、半導体装置３０に比して、コンタクト抵抗を約１／２．４に低減できる。
【００３９】
なお、スルーホールの下部分２４の形成に際しては、ウエットエッチングに代えて等方性のドライエッチングを用いてもよく、ウエットエッチングを用いた場合と同様に、ＤＯＰＯＳから成るコンタクトプラグ１４に対する損傷を抑制できる。また、エッチストップ膜１６は、タングステン層１７との間に別の層間絶縁膜を介在させることによって、タングステン層１７から離隔して配設することも出来る。
【００４０】
エッチストップ膜１６とタングステン層１７との間に別の層間絶縁膜を介在させる場合には、スルーホールの上部分２２の下端の径を充分に大きくするために、エッチストップ膜１６を層間絶縁膜１５の底面とタングステン層１７との中間位置よりも上側に配設することが望ましい。また、スルーホールの上部分２２の下端の径を３０ｎｍ以上に形成することによって、半導体装置の動作速度の低下を効果的に防止できる。
【００４１】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。例えば、上記実施形態ではＤＲＡＭの例を示したが、本発明は、ＳＲＡＭを含む他の半導体装置にも適用できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図３】図３（ｄ）、（ｅ）は、図２に後続する各製造段階を順次に示す断面図である。
【図４】比較例に係る半導体装置の製造方法によって製造された半導体装置の構成を示す断面図である。
【符号の説明】
【００４３】
１０，３０：半導体装置
１１：層間絶縁膜
１２：コンタクトホール
１３：側壁保護膜
１４：コンタクトプラグ
１５：層間絶縁膜
１６：エッチストップ膜
１７：タングステン層
１８：窒化シリコン層
１９：ビット線
２０：サイドウォール
２１：層間絶縁膜
２２：スルーホールの上部分
２３：エッチ保護膜
２３ａ：窒化シリコン膜
２４：スルーホールの下部分
２５：スルーホール
２６：ビアプラグ
３１：ダメージ層
３２：側壁保護膜