【手続補正書】
【提出日】平成31年2月25日(2019.2.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
多層構造を準備する方法であって、
前記方法は、
単結晶半導体支持基板のおもて面に界面接触する半導体酸化物層を形成するステップを含み、
前記単結晶半導体支持基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体支持基板のおもて面であり、他方は前記単結晶半導体支持基板の裏面であり、前記単結晶半導体支持基板は、さらに、前記単結晶半導体支持基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体支持基板のおもて面と裏面との間に位置する中央平面と、前記単結晶半導体支持基板のおもて面と裏面との間に位置するバルク領域とを有し、前記単結晶半導体支持基板の最小バルク領域抵抗率は、５００ｏｈｍ−ｃｍ以上であり、
前記方法は、
前記半導体酸化物層がおもて面に界面接触している前記単結晶半導体支持基板を、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気内でアニールするステップであって、前記半導体酸化物層を含む前記単結晶半導体支持基板のアニールは、大きさが約５ナノメートル以上約１０００ナノメートル以下の穴を含む凹凸のある半導体酸化物層を形成するステップと、
前記単結晶半導体支持基板のおもて面に界面接触している凹凸のある半導体酸化物層の上に、多結晶シリコン層を化学気相成長法により堆積させるステップと、
単結晶半導体ドナー基板のおもて面の上に位置する誘電体層を、前記単結晶半導体支持基板の多結晶シリコン層に接合させ、これにより接合構造を形成するステップとを含み、
前記単結晶半導体ドナー基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体ドナー基板のおもて面であり、他方は前記単結晶半導体ドナー基板の裏面であり、前記単結晶半導体ドナー基板は、さらに、前記単結晶半導体ドナー基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体ドナー基板のおもて面と裏面との間に位置する中央平面とを有する、
方法。
【請求項２】
前記単結晶半導体支持基板は、シリコンを含み、
前記半導体酸化物層は、二酸化ケイ素を含む、
請求項１に記載の方法。
【請求項３】
前記単結晶半導体支持基板は、チョクラルスキー法またはフロートゾーン法により成長した単結晶シリコンインゴットから切り出されたシリコンウエハを含み、
前記半導体酸化物は、二酸化ケイ素を含む、
請求項１に記載の方法。
【請求項４】
前記半導体酸化物層は、前記単結晶半導体支持基板のおもて面の上に堆積させ、
前記半導体酸化物層は、空気、オゾン、および、酸化剤を含む水性組成物から成る群から選択される酸化性媒質に前記単結晶半導体支持基板を曝露することにより形成する、
請求項１に記載の方法。
【請求項５】
前記半導体酸化物層の厚みは、約０．１ナノメートル以上約２５ナノメートル以下である、
請求項４に記載の方法。
【請求項６】
前記半導体酸化物層の厚みは、約０．５ナノメートル以上約５ナノメートル以下である、
請求項４に記載の方法。
【請求項７】
前記単結晶半導体支持基板のバルク抵抗率は、約５００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下であり、または、約１０００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下である、
請求項１に記載の方法。
【請求項８】
前記単結晶半導体支持基板のバルク抵抗率は、約１０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約２０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下である、
請求項１に記載の方法。
【請求項９】
前記単結晶半導体支持基板のバルク抵抗率は、約３０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約３０００Ｏｈｍ−ｃｍ以上約５０００Ｏｈｍ−ｃｍ以下である、
請求項１に記載の方法。
【請求項１０】
前記単結晶半導体支持基板のおもて面には、前記半導体酸化物層が設けられ、
前記半導体酸化物層は、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気において、約８５０℃より高い温度でアニールする、
請求項１に記載の方法。
【請求項１１】
前記単結晶半導体支持基板のおもて面には、前記半導体酸化物層が設けられ、
前記半導体酸化物層は、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気において、約８５０℃以上約１０００℃以下の温度でアニールする、
請求項１に記載の方法。
【請求項１２】
前記多結晶シリコン層は、シラン、トリクロロシラン、ジクロロシランおよびこれらの任意の組み合わせから成る群から選択されるシリコン前駆体を含む成長周囲雰囲気から、約０．１マイクロメートル／分以上の成長速度で堆積させる、
請求項１に記載の方法。
【請求項１３】
前記多結晶シリコン層は、シラン、トリクロロシラン、ジクロロシランおよびこれらの任意の組み合わせから成る群から選択されるシリコン前駆体を含む成長周囲雰囲気から、約０．１マイクロメートル／分以上約２マイクロメートル／分以下の成長速度で堆積させる、
請求項１に記載の方法。
【請求項１４】
化学気相成長法による前記多結晶シリコン層の堆積は、多結晶シリコンシード層を堆積させた後に中断し、
前記多結晶シリコンシード層は、約１０００℃より高い温度でアニールする、
請求項１に記載の方法。
【請求項１５】
前記多結晶シリコンシード層の厚みは、３マイクロメートルより小さい、
請求項１４に記載の方法。
【請求項１６】
化学気相成長法による前記多結晶シリコン層の堆積は、前記単結晶半導体支持基板を約８５０℃以上約１０００℃以下まで冷却した後に再開する、
請求項１４に記載の方法。
【請求項１７】
化学気相成長法による前記多結晶シリコン層の堆積は、多結晶シリコンシード層を堆積させた後に中断し、
前記多結晶シリコンシード層は、約１０００℃以上約１１００℃以下の温度でアニールする、
請求項１に記載の方法。
【請求項１８】
前記多結晶シリコンシード層の厚みは、３マイクロメートルより小さい、
請求項１７に記載の方法。
【請求項１９】
化学気相成長法による前記多結晶シリコン層の堆積は、前記単結晶半導体支持基板を約８５０℃以上約１０００℃以下まで冷却した後に再開する、
請求項１７に記載の方法。
【請求項２０】
前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約５０マイクロメートル以下である、
請求項１に記載の方法。
【請求項２１】
前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約２０マイクロメートル以下である、
請求項１に記載の方法。
【請求項２２】
前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約１０マイクロメートル以下である、
請求項１に記載の方法。
【請求項２３】
前記多結晶シリコン層の厚みは、約０．５マイクロメートル以上約５マイクロメートル以下である、
請求項１に記載の方法。
【請求項２４】
前記多結晶シリコン層は、約８５０℃より高い温度で堆積させる、
請求項１に記載の方法。
【請求項２５】
前記多結晶シリコン層は、約８５０℃以上約１０００℃以下で堆積させる、
請求項１に記載の方法。
【請求項２６】
前記堆積した多結晶シリコン層を約１０００℃より高い温度でアニールするステップをさらに含む、
請求項１に記載の方法。
【請求項２７】
前記堆積した多結晶シリコン層を約１０００℃以上約１１００℃以下の温度でアニールするステップをさらに含む、
請求項１に記載の方法。
【請求項２８】
前記堆積した多結晶シリコン層を、ＲＭＳ２ｘ２ ｕｍ２で測定した表面粗さが約５オングストロームより小さくなるまで研磨するステップをさらに含む、
請求項１に記載の方法。
【請求項２９】
前記単結晶半導体ドナー基板のおもて面の上に位置する誘電体層に接合させる前に、前記多結晶シリコン層を酸化させるステップをさらに含む、
請求項１に記載の方法。
【請求項３０】
前記半導体ドナー基板の誘電体層と、前記単結晶半導体支持基板のおもて面に界面接触する凹凸のある半導体酸化物層の上の前記多結晶シリコン層との接合を強化するのに十分な温度と時間、前記接合構造を加熱するステップをさらに含む、
請求項１に記載の方法。
【請求項３１】
前記単結晶半導体ドナー基板は、イオン注入されたダメージ層を含む、
請求項１に記載の方法。
【請求項３２】
前記単結晶半導体ドナー基板のイオン注入ダメージ層の位置で、前記接合構造を機械的に割断し、前記単結晶半導体支持基板、前記凹凸のある半導体酸化物層、前記多結晶シリコン層、前記多結晶シリコン層に接触している前記誘電体層、および前記誘電体層に接触している単結晶半導体デバイス層を含む割断構造を準備するステップをさらに含む、
請求項３１に記載の方法。
【請求項３３】
前記単結晶半導体デバイス層と前記単結晶半導体支持基板との接合を強化するのに十分な温度と時間、前記割断構造を加熱するステップをさらに含む、
請求項３２に記載の方法。
【請求項３４】
多層構造を準備する方法であって、
前記方法は、
単結晶半導体支持基板のおもて面に界面接触する半導体酸化物層を形成するステップを含み、
前記単結晶半導体支持基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体支持基板のおもて面であり、他方は前記単結晶半導体支持基板の裏面であり、前記単結晶半導体支持基板は、さらに、前記単結晶半導体支持基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体支持基板のおもて面と裏面との間に位置する中央平面と、前記単結晶半導体支持基板のおもて面と裏面との間に位置するバルク領域とを有し、前記単結晶半導体支持基板の最小バルク領域抵抗率は、５００ｏｈｍ−ｃｍ以上であり、
前記方法は、
前記半導体酸化物層がおもて面に界面接触している前記単結晶半導体支持基板を、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気内でアニールするステップであって、前記半導体酸化物層を含む前記単結晶半導体支持基板のアニールは、大きさが約５ナノメートル以上約１０００ナノメートル以下の穴を含む凹凸のある半導体酸化物層を形成するステップと、
前記凹凸のある半導体酸化物層がおもて面に界面接触している前記単結晶半導体支持基板を、シリコン前駆体を含む約８５０℃以上の周囲雰囲気に曝露し、前記凹凸のある半導体酸化物層の上に多結晶シリコン層を堆積させるステップと、
単結晶半導体ドナー基板のおもて面の上に位置する誘電体層を、前記単結晶半導体支持基板の多結晶シリコン層に接合させ、これにより接合構造を形成するステップとを含み、
前記単結晶半導体ドナー基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体ドナー基板のおもて面であり、他方は前記単結晶半導体ドナー基板の裏面であり、前記単結晶半導体ドナー基板は、さらに、前記単結晶半導体ドナー基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体ドナー基板のおもて面と裏面との間に位置する中央平面とを有する、
方法。
【請求項３５】
前記単結晶半導体支持基板は、シリコンを含み、
前記半導体酸化物層は、二酸化ケイ素を含む、
請求項３４に記載の方法。
【請求項３６】
前記単結晶半導体支持基板は、チョクラルスキー法またはフロートゾーン法により成長した単結晶シリコンインゴットから切り出されたシリコンウエハを含み、
前記半導体酸化物は、二酸化ケイ素を含む、
請求項３４に記載の方法。
【請求項３７】
前記半導体酸化物層は、前記単結晶半導体支持基板のおもて面の上に堆積させ、
前記半導体酸化物層は、空気、オゾン、および、酸化剤を含む水性組成物から成る群から選択される酸化性媒質に前記単結晶半導体支持基板を曝露することにより形成する、
請求項３４に記載の方法。
【請求項３８】
前記半導体酸化物層の厚みは、約０．１ナノメートル以上約２５ナノメートル以下である、
請求項３４に記載の方法。
【請求項３９】
前記半導体酸化物層の厚みは、約０．５ナノメートル以上約５ナノメートル以下である、
請求項３４に記載の方法。
【請求項４０】
前記単結晶半導体支持基板のバルク抵抗率は、約５００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下であり、または、約１０００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下である、
請求項３４に記載の方法。
【請求項４１】
前記単結晶半導体支持基板のバルク抵抗率は、約１０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約２０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下である、
請求項３４に記載の方法。
【請求項４２】
前記単結晶半導体支持基板のバルク抵抗率は、約３０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約３０００Ｏｈｍ−ｃｍ以上約５０００Ｏｈｍ−ｃｍ以下である、
請求項３４に記載の方法。
【請求項４３】
前記単結晶半導体支持基板のおもて面には、前記半導体酸化物層が設けられ、
前記半導体酸化物層は、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気において、約８５０℃より高い温度でアニールする、
請求項３４に記載の方法。
【請求項４４】
前記単結晶半導体支持基板のおもて面には、前記半導体酸化物層が設けられ、
前記半導体酸化物層は、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気において、約８５０℃以上約１０００℃以下の温度でアニールする、
請求項３４に記載の方法。
【請求項４５】
前記シリコン前駆体は、シラン、トリクロロシラン、ジクロロシランおよびこれらの任意の組み合わせから成る群から選択され、
前記多結晶シリコン層は、約０．１マイクロメートル／分以上の成長速度で堆積させる、
請求項３４に記載の方法。
【請求項４６】
前記シリコン前駆体は、シラン、トリクロロシラン、ジクロロシランおよびこれらの任意の組み合わせから成る群から選択され、
前記多結晶シリコン層は、約０．１マイクロメートル／分以上約２マイクロメートル／分以下の成長速度で堆積させる、
請求項３４に記載の方法。
【請求項４７】
前記多結晶シリコン層の堆積は、多結晶シリコンシード層を約３マイクロメートル堆積させた後に中断し、
前記多結晶シリコンシード層は、約１０００℃より高い温度でアニールする、
請求項３４に記載の方法。
【請求項４８】
前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約５０マイクロメートル以下である、
請求項３４に記載の方法。
【請求項４９】
前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約２０マイクロメートル以下である、
請求項３４に記載の方法。
【請求項５０】
前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約１０マイクロメートル以下である、
請求項３４に記載の方法。
【請求項５１】
前記多結晶シリコン層の厚みは、約０．５マイクロメートル以上約５マイクロメートル以下である、
請求項３４に記載の方法。
【請求項５２】
前記多結晶シリコン層は、約８５０℃以上約１０００℃以下で堆積させる、
請求項３４に記載の方法。
【請求項５３】
前記堆積した多結晶シリコン層を約１０００℃より高い温度でアニールするステップをさらに含む、
請求項３４に記載の方法。
【請求項５４】
前記堆積した多結晶シリコン層を約１０００℃以上約１１００℃以下の温度でアニールするステップをさらに含む、
請求項３４に記載の方法。
【請求項５５】
前記堆積した多結晶シリコン層を、ＲＭＳ２ｘ２ ｕｍ２で測定した表面粗さが約５オングストロームより小さくなるまで研磨するステップをさらに含む、
請求項３４に記載の方法。
【請求項５６】
前記単結晶半導体ドナー基板のおもて面の上に設けられた誘電体層に接合させる前に、前記多結晶シリコン層を酸化させるステップをさらに含む、
請求項３４に記載の方法。
【請求項５７】
前記半導体ドナー基板の誘電体層と、前記単結晶半導体支持基板のおもて面に界面接触する凹凸のある半導体酸化物層の上の前記多結晶シリコン層との接合を強化するのに十分な温度と時間、前記接合構造を加熱するステップをさらに含む、
請求項３４に記載の方法。
【請求項５８】
前記単結晶半導体ドナー基板は、イオン注入されたダメージ層を含む、
請求項３４に記載の方法。
【請求項５９】
前記単結晶半導体ドナー基板のイオン注入ダメージ層の位置で、前記接合構造を機械的に割断し、前記単結晶半導体支持基板、前記凹凸のある半導体酸化物層、前記多結晶シリコン層、前記多結晶シリコン層に接触している前記誘電体層、および前記誘電体層に接触している単結晶半導体デバイス層を含む割断構造を準備するステップをさらに含む、
請求項５８に記載の方法。
【請求項６０】
前記単結晶半導体デバイス層と前記多結晶シリコン層との接合を強化するのに十分な温度と時間、前記割断構造を加熱するステップをさらに含む、
請求項５９に記載の方法。