【手続補正書】
【提出日】平成19年4月18日(2007.4.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】  前記テストインターフェイス回路に入力される、前記テスト指示を示す信号のセットアップ時間およびホールド時間は、前記テストクロック信号の１／４周期以下に設定される、請求項３記載の半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】  前記テストインターフェイス回路に入力される、前記テスト指示を示す信号のセットアップ時間およびホールド時間は、前記テストクロック信号の１／２周期以下に設定される、請求項５記載の半導体集積回路装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】  前記テストインターフェイス回路は、前記メモリ回路に設定されるコラムレイテンシを保持するモードレジスタをさらに含み、
前記データシフト期間は、前記内部テストクロック信号の周期のＮ倍（Ｎ：０以上の整数）であり、
前記出力タイミング調整回路は、前記コラムレイテンシに応じてＮを設定する、請求項７記載の半導体集積回路装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】  前記テストインターフェイス回路は、
前記内部テストクロック信号に同期して前記メモリ回路から出力される読出データを受けて、前記テストクロック信号の１周期の間に前記メモリ回路から読出された複数の前記読出データを圧縮して判定データを生成する判定回路をさらに含み、
前記出力タイミング調整回路は、前記判定回路から前記判定データを受けて、前記テストクロック信号に同期して前記判定データを出力する、請求項７記載の半導体集積回路装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
テストインターフェイス回路ＴＩＣは、テストクロック信号ＴＣＬＫ１に同期して、テストピン端子群ＴＰＧに与えられたテスト制御信号ＴＣＭＤ、テストアドレスＴＡＤおよびテスト書込データＴＤｉｎを取込み、テスト制御信号をＤＲＡＭコアＭＣＲに発行するための内部コマンド（動作モード指示信号）にデコードし、また、８ビット幅のテスト入力データＴＤｉｎを２５６ビットの書込データに拡張するなどのデータ処理を行なうラッチ／コマンドデコーダ１と、ＤＲＡＭコアＭＣＲのコラムレイテンシなどの情報を格納するモードレジスタ２と、ラッチ／コマンドデコーダ１から与えられる読出選択指示信号をモードレジスタ２に格納されたコラムレイテンシ情報に従ってシフトして読出データ選択信号ＲＤ＿Ｓを生成するＣＡシフタ３と、ＣＡシフタ３からの読出データ選択信号ＲＤ＿Ｓに従ってＤＲＡＭコアＭＣＲから読出された２５６ビットの読出データから８ビットのデータを選択する２５６：８選択回路４を含む。以下においては、２５６：８選択回路を単に読出データ選択回路とも称する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
請求項４記載の半導体集積回路装置は、請求項３記載の半導体集積回路装置であって、テストインターフェイス回路に入力される、テスト指示を示す信号のセットアップ時間およびホールド時間は、テストクロック信号の１／４周期以下に設定される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
請求項６記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置であって、テストインターフェイス回路に入力される、テスト指示を示す信号のセットアップ時間およびホールド時間は、テストクロック信号の１／２周期以下に設定される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
ラッチ回路１ｄは、たとえばダウンエッジトリガ型のラッチ回路であり、内部テストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりエッジに応答して、与えられた信号をラッチする。したがって、ラッチ回路１ｄの出力信号（ＴＩＦＣＭＤ、ＴＩＦＡＤ、およびＴＩＦＤｉｎ）は、内部テストクロック信号ＴＳＴ＿ＣＬＫ２の立下がりに同期して変化する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
図７は、フリップフロップ２５の構成例を示す回路図である。
図７を参照して、フリップフロップ２５は、読出データ選択回路４からの出力を受ける入力ノードＩＮと内部ノードＮ１との間に接続されたトランスファーゲートＴＧ１０と、内部ノードＮ１の信号レベルとリセット信号ＲＳＴの信号レベルとの間のＮＡＮＤ論理演算結果を内部ノードＮ２に出力する論理ゲートＬＧ１２と、内部ノードＮ２の信号レベルを反転するインバータＩＶ１０と、インバータＩＶ１０と内部ノードＮ１との間に接続されるトランスファーゲートＴＧ１２とを有する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
実施の形態３に従うテストインターフェイス回路においては、図１に示す実施の形態１に従うテストインターフェイス回路ＴＩＣａの構成に対して、データシフタ２０に代えてデータシフタ１２０を備える点およびモードレジスタからのタイミング制御信号Ｑが複数ビットの信号である点が異なる。その他のテストインターフェイス回路の回路構成および動作と、ＤＲＡＭコアＭＣＲ、セレクタ５、およびゲート回路６，７の構成および動作は実施の形態１の場合と同様であるので説明は繰返さない。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
メモリセルアレイ３５は、行列状に配置される複数のサブアレイＳＡに分割される。メモリセルアレイ３５においては、Ｉ／Ｏ線対群ＩＯＰｓによって読出／書込されるデータが伝達される。Ｉ／Ｏ線対群ＩＯＰｓには、たとえば１２８本の正規Ｉ／Ｏ線対と４本のスペアＩ／Ｏ線対が設けられる。図１８においては、メモリセルアレイ３５においてサブアレイＳＡは８個の列に配置されており、１つのサブアレイＳＡに対して１６本の正規Ｉ／Ｏ線対が対応付けられる。また、１本のスペアＩ／Ｏ線対に対応する置換領域は、サブアレイＳＡの２個の列群に対応するものとする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
図１９は、サブアレイＳＡとＩ／Ｏ線対群との対応を説明するための図である。
図１９を説明して、１つのサブアレイＳＡに対して１６対の正規Ｉ／Ｏ線対が設けられる。そのうちの１つの正規Ｉ／Ｏ線対をＩＯＰ−ｎで表記すると、ＩＯＰ−ｎは、１６対のビット線対ＢＬＰと対応付けられる。すなわち、４ビットのコラムアドレスＣＡ＜３：０＞によって、各正規Ｉ／Ｏ線対において１本のビット線対ＢＬＰが選択されて、対応する正規Ｉ／Ｏ線対ＩＯＰ−ｎと接続される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
スペアＩ／Ｏ線対ＳＩＯＰは、２個のサブアレイ内の正規Ｉ／Ｏ線対と置換可能であるように設けられる。したがって、欠陥が存在するメモリセルについては、対応する正規Ｉ／Ｏ線対ごとにスペアＩ／Ｏ線対と置換することによって冗長救済が実行される。したがって、メモリセルアレイ３５においては、コラムアドレスＣＡ＜３：０＞で選択される１６対のビット線対が置換単位となっている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
したがって、テスト実行時において、コラムアドレスＣＡ＜３：０＞をインクリメントして、１つの正規Ｉ／Ｏ線対から時系列的に連続して読出される最大１６ビットのデータに対して、期待値との比較を実行することによって、当該正規Ｉ／Ｏ線対が置換対象となるか否かを判定することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正の内容】
【０１７１】
実施の形態４に従う半導体集積回路装置においては、このようなデータ判定回路１６が出力する判定フラグを、外部クロック信号ＴＳＴ＿ＣＬＫに同期してテスト端子群ＴＰＧから出力することにより、低速のメモリテスタを用いて、ＤＲＡＭコアＭＣＲに対する冗長救済判定テストを効率的に実行できる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１８１
【補正方法】変更
【補正の内容】
【０１８１】
このようにして、外部テストクロック信号の立上がりエッジと立下がりエッジの両方に応答して、一定のパルス幅ｔＨを有するワンショットパルスを内部テストクロック信号ＴＳＴ＿ＣＬＫ２として出力することができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１８３
【補正方法】変更
【補正の内容】
【０１８３】
図２４は、ワンショットパルス回路１１５の構成例を示す回路図である。
図２４を参照して、ワンショットパルス生成回路１１５は、フリップフロップ１１６を形成する論理ゲートＬＧ２２およびＬＧ２４と、フリップフロップ１１６の出力を反転して内部ノードＮｃに伝達するインバータＩＶ２２と、ワンショットパルス発生回路１１５の出力信号である内部テストクロック信号ＴＳＴ＿ＣＬＫ２の信号レベルを反転してフリップフロップ１１６に伝達するインバータＩＶ２０とを有する。