【手続補正書】
【提出日】平成20年2月7日(2008.2.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  電源に複数の負荷を接続するための方法であって、前記方法は
第１の接続回路を通じて、クロック信号の連続する遷移によって決定される所定の時間間隔で第１の複数の負荷の各々を前記電源に連続的に接続するステップを含み、前記第１の接続回路は、それが第３の接続回路からイネーブル入力信号を受取るまで前記電源に前記第１の複数の負荷のいずれをも接続しないよう構成され、さらに
前記複数の負荷の最後の１つを前記電源に接続するステップに一致して、第２の接続回路にイネーブル出力信号を送って第２の複数の負荷を前記電源に接続するステップを含む、方法。
【請求項２】  前記第１の複数の負荷を前記電源に接続するステップは、前記電源の活性化に続く所定の間隔だけ遅延される、請求項１に記載の方法。
【請求項３】  前記電源は２２０ＶＡＣまたは１１０ＶＡＣ線電圧である、請求項１に記載の方法。
【請求項４】  前記電源は少なくとも１２ボルトのＤＣ電圧である、請求項１に記載の方法。
【請求項５】  前記所定の間隔は少なくとも０．０１６秒である、請求項１に記載の方法。
【請求項６】  前記負荷は、前記電源から動作されることが可能な装置またはシステムを含む、請求項１に記載の方法。
【請求項７】  電源に複数の負荷を接続するためのシステムであって、
タイミング信号ソースと、
タイミング信号を受取って、前記タイミング信号の連続する遷移によって決定される複数の累進的に遅延された信号を配分するように適合される配電網と、
複数の制御可能な電力スイッチング素子とを含み、その各々は複数の累進的に遅延された前記信号の１つによって活性化可能であり、さらに
前記制御可能な電力スイッチング素子のすべてが活性であるときにイネーブル出力信号を生成するよう適合される制御回路を含み、
前記制御回路はイネーブル入力信号を受取るまで前記配電網の動作を抑制するように適合され、その結果、前記イネーブル入力信号が受取られた後まで前記負荷のいずれもが前記電源に接続されない、システム。
【請求項８】  前記電源の初期活性化に続く所定の間隔だけ前記配電網の動作を抑制
するように適合され、その結果、前記負荷のいずれもが前記電源の初期活性化に続く所定の間隔後まで前記電源に接続されない、請求項７に記載のシステム。
【請求項９】  前記配電網は、直列入力および並列出力を有するシフトレジスタを含む、請求項７に記載のシステム。
【請求項１０】  前記制御可能な電力スイッチング素子は、電気機械または固体リレーを含む、請求項７に記載のシステム。
【請求項１１】  前記タイミング信号ソース、制御回路および配電網は集積回路上に組合される、請求項７に記載のシステム。
【請求項１２】  前記配電網は前記電力スイッチング素子を活性化できる電流増幅装置を含む、請求項７に記載のシステム。
【請求項１３】  前記タイミング信号ソース、制御回路および配電網は実行装置として実現される、請求項７に記載のシステム。
【請求項１４】  前記実行装置はマイクロコントローラを含む、請求項１３に記載のシステム。
【請求項１５】  接続回路であって、
第１の電源電圧を受取るように結合される第１の入力端子と、
イネーブル入力信号を受取るように結合される第２の入力端子と、
イネーブル出力信号を伝送するように結合される第１の出力端子と、
第２の電源電圧への接続のためにも適合される別の複数の負荷回路とは分離しておりかつ異なる、クロック信号の連続する遷移によって決定される間隔で前記第１の電源電圧を複数の負荷回路に結合するように適合される第２の組の出力端子とを含み、
前記接続回路は第３の接続回路からイネーブル入力信号を受取るまで前記電源に前記第１の複数の負荷のいずれをも接続しないよう構成される、接続回路。
【請求項１６】
タイミング信号の累進的に遅延されたバージョンを伝送するための配電網として機能するシフトレジスタおよびドライバをさらに含む、請求項１５に記載の接続回路。
【請求項１７】
累進的に遅延されたタイミング信号によって連続的に活性化される複数の電力スイッチング素子をさらに含む、請求項１５に記載の接続回路。
【請求項１８】
前記制御回路は第２の群のマスタおよびスレーブのユニットと直列に結合された第１の群のマスタおよびスレーブのユニットとして構成可能であり、それにより前記第２の群内のマスタは前記第１の群内のマスタから送られたイネーブル入力信号を無視するよう構成可能な、請求項１５に記載のシステム。
【請求項１９】
電源に複数の負荷を接続するための方法であって、前記方法は
クロック信号の複数の連続する遷移のうち１つに応答して第１の接続回路を通じて第１の複数の負荷の各々を前記電源に連続的に接続するステップを含み、さらに
前記第１の複数の負荷の最後の１つを前記電源に接続するステップに一致して、第２の接続回路にイネーブル出力信号を送って第２の複数の負荷を前記電源に接続するステップを含み、
前記第１の接続回路は複数のビット位置を含むシフトレジスタを含み、各ビット位置は前記複数の負荷の１つの電気接続に対応し、さらに
前記シフトレジスタは前記クロック信号の所与の連続する遷移に応答して所与のビット位置から隣接するビット位置へとイネーブル信号を伝搬するよう構成され、さらに
前記第１の接続回路はさらに、前記伝搬することに応答して前記隣接するビット位置に対応するそれぞれの電気接続を前記電源に接続するよう構成される、方法。
【請求項２０】  前記第１の複数の負荷を前記電源に接続するステップは、前記電源の活性化に続く所定の間隔だけ遅延される、請求項１９に記載の方法。
【請求項２１】  前記第１の接続回路は、第３の接続回路からイネーブル入力信号を
受取るまでは前記第１の複数の負荷のいずれをも前記電源に接続しないように構成されてもよい、請求項１９に記載の方法。
【請求項２２】  前記電源は２２０ＶＡＣまたは１１０ＶＡＣ線電圧または少なくとも１２ボルトのＤＣ電圧である、請求項１９に記載の方法。
【請求項２３】  前記負荷は、前記電源から動作されることが可能な装置またはシステムを含む、請求項１９に記載の方法。
【請求項２４】  電源に複数の負荷を接続するためのシステムであって、前記システムは
タイミング信号ソースと、
前記タイミング信号を受取って複数の累進的に遅延された信号を配分するように適合される配電網とを含み、各累進的に遅延された信号は前記タイミング信号の複数の連続する遷移のそれぞれ１つに応答してアサートされ、さらに
複数の制御可能な電力スイッチング素子を含み、その各々は複数の累進的に遅延された前記信号の対応する１つのアサートによって活性化可能であり、さらに
複数のビット位置を含むシフトレジスタを含み、各ビット位置は前記複数の累進的に遅延された信号のそれぞれ１つに対応し、さらに前記シフトレジスタは前記タイミング信号の所与の連続する遷移に応答して所与のビット位置から隣接するビット位置へとイネーブル信号を伝搬するよう構成され、さらに前記配電網は前記伝搬することに応答して前記隣接するビット位置に対応する累進的に遅延された信号をアサートするようさらに構成され、
前記制御可能な電力スイッチング素子のすべてが活性であるときにイネーブル出力信号を生成するよう適合される制御回路を含む、システム。
【請求項２５】  前記制御回路はマスタまたはスレーブのいずれかとして構成可能であり、前記制御回路がスレーブとして構成された場合はイネーブル入力信号を受取るまで配電網の動作を抑制するよう適合され、その結果、前記制御回路は前記イネーブル入力信号が受取られた後まで前記負荷のいずれもが前記電源に接続されない、請求項２４に記載のシステム。
【請求項２６】  前記制御回路は、電源の初期活性化に続く前記所定の間隔だけ配電網の動作を抑制するよう適合され、その結果、前記電源の初期活性化に続く所定の間隔後まで前記負荷のいずれもが前記電源に接続されない、請求項２４に記載のシステム。
【請求項２７】  前記制御可能な電力スイッチング素子は、電気機械または固体リレーを含む、請求項２４に記載のシステム。
【請求項２８】  前記タイミングソース、制御回路および配電網は集積回路上に組合される、請求項２４に記載のシステム。
【請求項２９】  前記配電網は電力スイッチング素子を活性化できる電流増幅装置を含む、請求項２４に記載のシステム。
【請求項３０】  接続回路であって、
第１の電源電圧を受取るように結合される第１の入力端子と、
イネーブル入力信号を受取るように結合される第２の入力端子と、
イネーブル出力信号を伝送するように結合される第１の出力端子と、
第２の電源電圧への接続のためにも適合される別の複数の負荷回路とは分離しておりかつ異なる、クロック信号の複数の連続する遷移のそれぞれ１つに応答して前記第１の電源電圧を複数の負荷回路の各々に結合するように適合される第２の組の出力端子とを含み、
前記接続回路は第３の接続回路からイネーブル入力信号を受取るまで前記電源に前記第１の複数の負荷のいずれをも接続しないよう構成される、接続回路。
【請求項３１】
タイミング信号の累進的に遅延されたバージョンを伝送するための配電網として機能するシフトレジスタおよびドライバをさらに含む、請求項３０に記載の接続回路。
【請求項３２】
累進的に遅延されたタイミング信号によって連続的に活性化される複数の電力スイッチング素子をさらに含む、請求項３０に記載の接続回路。
【請求項３３】
前記制御回路は第２の群のマスタおよびスレーブユニットと直列に結合された第１の群のマスタおよびスレーブユニットとして構成可能であり、それにより前記第２の群内のマスタは前記第１の群内のマスタから送られたイネーブル入力信号を無視するよう構成可能な、請求項３０に記載のシステム。