【手続補正書】
【提出日】平成18年12月26日(2006.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
前記半導体素子は、
前記半導体層に形成された第１不純物領域と、
前記第１不純物領域と距離を隔てて前記半導体層に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第１不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成された第３不純物領域と、
前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第４不純物領域と、
前記第１不純物領域と前記第３不純物領域との間に位置する前記半導体層の部分に形成された第５不純物領域と、
前記第２不純物領域と前記第４不純物領域との間に位置する前記半導体層の部分に形成された第６不純物領域と
を有する第１素子を備え、
前記第１素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第３不純物領域と前記第５不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第４不純物領域と前記第６不純物領域との接合部および前記他方側部は同一平面上に位置し、
前記電極は、前記チャネル領域、前記第３不純物領域および前記第４不純物領域のそれぞれの全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第３不純物領域〜前記第６不純物領域のそれぞれの不純物濃度は、前記第１不純物領域および前記第２不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定され、
前記第３不純物領域および前記第４不純物領域の不純物濃度と前記第５不純物領域および前記第６不純物領域の不純物濃度とは異なるように設定された、半導体装置。
【請求項２】
前記第３不純物領域および前記第４不純物領域の不純物濃度は、前記第５不純物領域および前記第６不純物領域の不純物濃度より低く設定された、請求項１記載の半導体装置。
【請求項３】
前記第３不純物領域および前記第４不純物領域の不純物濃度は、前記第５不純物領域および前記第６不純物領域の不純物濃度より高く設定された、請求項１記載の半導体装置。
【請求項４】
前記第３不純物領域および前記第４不純物領域の不純物濃度は、１×１０17ａｔｏｍ/ｃｍ3以上１×１０19ａｔｏｍ/ｃｍ3以下である、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第５不純物領域および前記第６不純物領域の不純物濃度は、５×１０19ａｔｏｍ/ｃｍ3以下である、請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
前記第３不純物領域および前記第４不純物領域のチャネル長方向の長さは、０．５μｍ以上２μｍ以下である、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第５不純物領域および前記第６不純物領域のチャネル長方向の長さは、０．５μｍ以上１．５μｍ以下である、請求項１〜５のいずれかに記載の半導体装置。
【請求項８】
前記第５不純物領域のチャネル長方向の長さと前記第６不純物領域のチャネル長方向の長さとの差は０．３μｍ以下である、請求項１〜５のいずれかに記載の半導体装置。
【請求項９】
前記半導体素子は複数形成され、
前記半導体素子は、
前記半導体層に形成された第７不純物領域と、
前記第７不純物領域と距離を隔てて前記半導体層に形成された第８不純物領域と、
前記第７不純物領域と前記第８不純物領域との間に位置する前記半導体層の部分に前記第７不純物領域および前記第８不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第７不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成された第９不純物領域と、
前記第８不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第１０不純物領域と
を有する第２素子を備え、
前記第２素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記チャネル領域と前記第９不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記チャネル領域と前記第１０不純物領域との接合部および前記他方側部は同一平面上に位置し、
前記電極は、前記チャネル領域の全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第９不純物領域および前記第１０不純物領域のそれぞれの不純物濃度は、前記第７不純物領域および前記第８不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定された、請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記ゲート電極は単層である、請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
画像を表示するための画像表示回路部を備えた画像表示装置であって、
前記画像表示回路部は、半導体装置、絶縁膜および電極を有して所定の基板上に形成された半導体素子を有し、
前記半導体素子は、
前記半導体層に形成された第１不純物領域、
前記第１不純物領域と距離を隔てて前記半導体層に形成された第２不純物領域、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域、
前記第１不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成された第３不純物領域、
前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第４不純物領域、
前記第１不純物領域と前記第３不純物領域との間に位置する前記半導体層の部分に形成された第５不純物領域および
前記第２不純物領域と前記第４不純物領域との間に位置する前記半導体層の部分に形成された第６不純物領域
を有する第１素子と、
前記半導体層に形成された第７不純物領域、
前記第７不純物領域と距離を隔てて前記半導体層に形成された第８不純物領域、
前記第７不純物領域と前記第８不純物領域との間に位置する前記半導体層の部分に前記第７不純物領域および前記第８不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域、
前記第７不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成された第９不純物領域および
前記第８不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第１０不純物領域
を有する第２素子と
を備え、
前記第１素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第３不純物領域と前記第５不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第４不純物領域と前記第６不純物領域との接合部および前記他方側部は同一平面上に位置し、
前記電極は、前記チャネル領域、前記第３不純物領域および前記第４不純物領域のそれぞれの全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第３不純物領域〜前記第６不純物領域のそれぞれの不純物濃度は、前記第１不純物領域および前記第２不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定され、
前記第３不純物領域および前記第４不純物領域の不純物濃度と前記第５不純物領域および前記第６不純物領域の不純物濃度とは異なるように設定され、
前記第２素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記チャネル領域と前記第９不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記チャネル領域と前記第１０不純物領域との接合部および前記他方側部は同一平面上に位置し、
前記電極は、前記チャネル領域の全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第９不純物領域および前記第１０不純物領域のそれぞれの不純物濃度は、前記第７不純物領域および前記第８不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定された、画像表示回路部を備えた画像表示装置。
【請求項１２】
前記画像表示回路部は、
複数の画素から構成され画像を表示するための画素部と、
前記画素部を動作させるための駆動回路部と
を含み、
前記画素部および前記駆動回路部のいずれかに前記第１素子が適用された、請求項１１記載の画像表示回路部を備えた画像表示装置。
【請求項１３】
前記駆動回路部は、
前記画素部と接続され、前記画素部の前記画素のそれぞれに画像信号の電圧を昇圧して送るための昇圧回路部を有する走査線駆動回路部と、
前記画素部と接続され、前記画素部の前記画素のそれぞれに走査信号を送るためのスッチング回路部を有するデータ線駆動回路部と
を含み、
前記スイッチング回路部および前記昇圧回路部の少なくともいずれかに前記第１素子が適用された、請求項１２記載の画像表示回路部を備えた画像表示装置。
【請求項１４】
前記駆動回路部は前記第２素子が適用された所定の回路部を含む、請求項１３記載の画像表示回路部を備えた画像表示装置。
【請求項１５】
前記画素部に前記第２素子が適用された、請求項１２記載の画像表示回路部を備えた画像表示装置。
【請求項１６】
前記ゲート電極は単層である、請求項１１〜１５のいずれかに記載の画像表示回路部を備えた画像表示装置。
【請求項１７】
主表面を有する基板上に第１電極を形成する工程と、
前記基板上に所定の第１半導体層を形成する工程と、
前記第１電極を形成する工程と前記第１半導体層を形成する工程との間に前記基板上に絶縁膜を形成する工程と、
前記第１半導体層を横切るように第１の部分を含む第１のマスク材を前記第１半導体層上に形成する工程と、
前記第１のマスク材をマスクとして前記第１半導体層に所定導電型の不純物イオンを導入することにより、前記第１のマスク材の直下に位置する前記第１半導体層の部分をチャネル領域とし、前記第１のマスク材を挟んで一方と他方との側に位置する前記第１半導体層の部分に前記チャネル領域に接するように所定の不純物濃度を有する１対の第１不純物領域を形成する第１注入工程と、
前記チャネル領域の全体および１対の前記第１不純物領域のそれぞれの部分を覆う第１の部分を含む第２のマスク材を前記第１半導体層上に形成する工程と、
前記第２のマスク材をマスクとして、前記第１半導体層に所定導電型の不純物イオンを導入することにより、前記チャネル領域を挟んで一方の側と他方の側に位置する前記第１半導体層の部分に前記チャネル領域とはそれぞれ所定の距離を隔てて前記第１不純物領域の不純物濃度よりも高い不純物濃度を有する１対の第２不純物領域を形成する第２注入工程と、
前記チャネル領域の全体および１対の前記第１不純物領域のそれぞれ部分を覆う第１の部分を含む第３のマスク材を前記第１半導体層上に形成する工程と、
前記第３のマスク材をマスクとして、前記第１半導体層に所定導電型の不純物イオンを導入することにより、前記チャネル領域を挟んで一方の側と他方の側に位置する前記第１半導体層の部分に前記チャネル領域とはそれぞれ前記所定の距離よりも短い距離を隔てて前記第２不純物領域の不純物濃度よりも低い不純物濃度を有する１対の第３不純物領域を形成する第３注入工程と、
を備え、
前記第１電極を形成する工程および前記第１不純物領域を形成する工程では、前記チャネル領域および１対の前記第１不純物領域のそれぞれの全体と前記第１電極とがオーバラップして対向するように形成される、半導体装置の製造方法。
【請求項１８】
前記基板上に第２電極および第３電極を形成する工程と、
前記基板上に第２半導体層および第３半導体層を形成する工程と、
前記第３半導体層を横切る部分を含むように第４のマスク材を形成する工程と、
前記第４のマスク材をマスクとして前記第３半導体層に所定導電型の不純物イオンを導入することにより、前記第４のマスク材の前記部分の直下に位置する前記第１半導体層の部分をチャネル領域とし、前記第４のマスク材を挟んで一方と他方との側に位置する前記第３半導体層の部分に前記チャネル領域に接するように所定の不純物濃度を有する１対の第６不純物領域を形成する第４注入工程と
をさらに備え、
前記第１のマスク部材を形成する工程では、前記第２半導体層の全体を覆う第２の部分および前記第３半導体層の全体を覆う第３の部分を形成する工程を含み、
前記第２のマスク材を形成する工程では、前記第２半導体層を横切る第２の部分を形成する形成する工程を含み、
前記第２注入工程では、前記第２の部分の直下に位置する前記第２半導体層の部分をチャネル領域とし、前記第２の部分を挟んで一方と他方との側に位置する前記第２半導体層の部分に間隔を隔てて所定の不純物濃度を有する１対の第４不純物領域を形成する工程を含み、
前記第３のマスク部材を形成する工程では、前記第２半導体層の１対の前記第４不純物領域によって挟まれた前記第２半導体層の部分を覆う第２の部分を形成する工程を含み、
前記第３注入工程では、前記第２の部分の直下に位置する前記第２半導体層の部分をチャネル領域とし、前記第２の部分を挟んで一方と他方との側に位置する前記第２半導体層の部分に前記第４不純物領域よりも不純物濃度の低い１対の第５不純物領域を形成する工程を含む、請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第１半導体層を形成する工程と前記第２半導体層および前記第３半導体層を形成する工程とは同時に行なわれ、
前記第１半導体層、前記第２半導体層および前記第３半導体層を形成した後に、前記第１半導体層、前記第２半導体層および前記第３半導体層を覆うように前記絶縁膜を形成する工程が行なわれ、
前記第１のマスク材を形成する工程は、前記第１の部分、前記第２の部分および前記第３の部分として前記絶縁膜上にそれぞれ所定のレジストパターンを形成する工程を含み、
前記第１注入工程の後に、前記絶縁膜上に導電層を形成する工程が行なわれ、
前記導電層を形成する工程の後に、前記第１電極、前記第２電極および前記第３電極をそれぞれ形成する工程が行なわれ、
前記第１電極を形成する工程は、
前記導電層上に前記第１電極をパターニングするための第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記導電層にエッチングを施すとともに、露出する前記導電層の側部を側方からエッチングを施して前記第１のレジストパターンの寸法よりも短い寸法の前記第１電極を形成する工程と
を含み、
前記第２電極を形成する工程は、
前記導電層上に前記第２電極をパターニングするための第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記導電層にエッチングを施すとともに、露出する前記導電層の側部を側方からエッチングを施して前記第２のレジストパターンの寸法よりも短い寸法の前記第２電極を形成する工程と
を含み、
前記第３電極を形成する工程は、
前記導電層上に前記第３電極をパターニングするための第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクとしてエッチングを施すことで前記第３電極を形成する工程と
を含み、
前記第２のマスク材を形成する工程では、前記第１の部分として前記第１のレジストパターンを形成し、前記第２の部分として前記第２のレジストパターンを形成する工程を含み、
前記第３のマスク材を形成する工程では、前記第１の部分として前記第１電極を形成し、前記第２の部分として前記第２電極を形成する工程を含み、
前記第４のマスク材を形成する工程では、前記部分として前記第３電極を形成する工程を含む、請求項１８記載の半導体装置の製造方法。