【手続補正書】
【提出日】平成19年8月1日(2007.8.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（１０４）の検査方法であって：
半導体素子基板（１００）上に半導体回路（１０４）を形成する段階であって、前記半導体回路は相互接続部（７１８）の最上位を含む、段階；
前記相互接続部（７１８）の最上位の上にポリイミド層を形成する段階；
前記ポリイミド層の上に導電層を形成する段階；
前記導電層をパターニングして導電性部材（１１０）を形成する段階であって、第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第１導電性リード部（１１３）および第１ヒューズ部（１０６）を含み、前記第１ヒューズ部（１０６）が前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置するように、前記導電性部材（１１０）を形成する段階；
前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を介して、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電圧を印加する段階であって、前記第１ヒューズ部（１０６）を通過する電流量が所定のスレシホルドを超過する場合、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成するように、前記第１ヒューズ部（１０６）を構成する、段階；および
前記導電性部材（１１０）の少なくとも一部を除去する段階；
から成ることを特徴とする集積回路（１０４）の検査方法。
【請求項２】
集積回路（１０４）の検査方法であって：
半導体素子基板上の相互接続部（７１８）の最上位を含む集積回路（１０４）を形成する段階；
前記相互接続（７１８）の最上位の上にポリイミド層（７２４）を形成する段階；
銅，アルミニウム，および錫から成るグループから選択した導電層を、前記集積回路（１０４）上の前記相互接続（７１８）の最上位の上に形成する段階；
前記導電層をパターニングして導電性部材（１１０）を形成する段階であって、第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第１導電性リード部（１１３）および第１ヒューズ部（１０６）を含み、前記第１ヒューズ部（１０６）が前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、前記第１ヒューズ部（１０６）を更に第１蛇行形状ヒューズ部（３００）として特徴付けるように、前記導電性部材（１１０）を形成する段階；
前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を介して、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電圧を印加する段階であって、前記第１ヒューズ部（１０６）を通過する電流量が所定のスレシホルドを超過する場合、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成するように、前記第１ヒューズ部（１０６）を構成する、段階；および
前記導電性部材（１１０）の少なくとも一部を除去する段階；
から成ることを特徴とする集積回路（１０４）の検査方法。
【請求項３】
集積回路（１０４）の検査方法であって：
半導体素子基板（１００）上に半導体回路（１０４）を形成する段階；
前記集積回路（１０４）上において、相互接続部（７１８）の最上位の上に導電層を形成する段階；
前記導電層をパターニングして導電性部材（１１０）を形成する段階であって：
第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第１導電性リード部（１１３）および第１蛇行形状ヒューズ部（３００）を含み、前記第１蛇行形状ヒューズ部（３００）が前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し；
第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第２導電性リード部（１１３）および第２蛇行形状ヒューズ部（３００）を含み、前記第１蛇行形状ヒューズ部（３００）および前記第２蛇行形状ヒューズ部（３００）が互いに隣接するように形成する、段階；
前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を介して、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電圧を印加する段階であって、前記第１ヒューズ部（１０６）を通過する電流量が所定のスレシホルドを超過する場合、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成するように、前記第１蛇行形状ヒューズ部（３００）を構成し、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成することに対応して、前記第２蛇行形状ヒューズ部（３００）に電気的開放を生成する、段階；および
前記導電性部材（１１０）の少なくとも一部を除去する段階；
から成ることを特徴とする集積回路（１０４）の検査方法。
【請求項４】
集積回路（１０４）の検査方法であって：
半導体素子基板（１００）上に半導体回路（１０４）を形成する段階；
前記集積回路（１０４）上において、相互接続部（７１８）の最上位の上に導電層を形成する段階；
前記導電層をパターニングして導電性部材（１１０）を形成する段階であって：
第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１導電性リード部（１１３）および第１ヒューズ部を含み、前記第１ヒューズ部（１０６）が前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、前記第１導電性部材が、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）と機能的に同様の第２集積回路（１０４）上の第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第２導電性リード部（１１３）および第２ヒューズ部（１０６）を含み、該第２ヒューズ部（１０６）が、前記第２導電性リード部（１１３）と前記第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置するように、前記導電性部材（１１０）を形成する段階；
前記半導体素子基板（１００）上の前記集積回路（１０４）のウエハ・レベル・バーン・インの間、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を介して、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）および前記第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）にリセット信号，クロック信号，データ入力信号，および電圧源から成るグループから選択した電圧信号を印加する段階であって、前記第１および第２ヒューズ部（１０６）の少なくとも一方を通過する電流量が所定のスレシホルドを超過する場合、電気的開放を形成するように、前記第１および第２ヒューズ部（１０６）の少なくとも一方を構成する、段階；および
前記導電性部材（１１０）の少なくとも一部を除去する段階；
から成ることを特徴とする集積回路（１０４）の検査方法。
【請求項５】
半導体素子であって：
半導体基板（１００）；および
前記半導体基板（１００）上の相互接続（７１８）の最上位の上に位置する複数の導電性部材（１１０）であって、前記複数の導電性部材（１１０）の少なくとも１つが、導電性リード部（１１３）およびヒューズ構造（１０６）を含み、該ヒューズ構造（１０６）が前記複数の導電性部材（１１）の前記少なくとも１つと前記集積回路（１０４）の電気コンタクト部（１１２）との間に位置する、複数の導電性部材（１１０）；
とから成ることを特徴とする半導体素子。