【手続補正書】
【提出日】平成19年1月19日(2007.1.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロックに同期して動作する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
トリガ信号を出力するトリガ生成回路と、
前記トリガ信号を受けて、前記トリガ信号を遅延させた遅延信号を出力する遅延回路と、
前記クロックを受け、前記トリガ信号を受けてから前記遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力するクロックカウンタと、
クロックの数とレイテンシとの対応関係を記憶し、前記クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する判定回路と、
前記判定されたレインテンシを保持するレジスタと、
前記レジスタに保持されたレインテンシに基づき、外部にウエイト信号を出力するウエイト制御回路とを備えた半導体記憶装置。
【請求項２】
前記トリガ生成回路は、
外部信号をラッチしてラッチ信号を生成する回路と、
前記ラッチ信号の組合せに応じて、読出し信号または書込み信号ととともに前記トリガ信号を出力する論理回路とを備えた請求項１記載の半導体記憶装置。
【請求項３】
行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有し、１度のリフレッシュの単位となるバンクを複数個有するメモリアレイと、
リフレッシュのトリガを出力する回路と、
前記リフレッシュトリガを受けたときに、外部から指示された動作を実行中のときに、前記動作を実行中のバンクと異なるバンクを選択して、前記選択したバンクのアドレスを出力するバンク選択回路と、
前記受けたアドレスのバンクのリフレッシュを実行するリフレッシュ制御回路とを備え、
前記バンク選択回路は、
リフレッシュが実施済みのバンクのアドレスを保持し、すべてのバンクのアドレスが保持されると、保持されているすべてのアドレスが消去されるレジスタと、
前記リフレッシュトリガを受けたときに、前記レジスタを参照してリフレッシュが未実施のバンクのアドレスを特定する特定回路と、
前記未実施のバンクアドレスと、前記動作を実行中のバンクアドレスとを比較し、異なる場合に、前記未実施のバンクアドレスを出力する比較回路とを含む半導体記憶装置。
【請求項４】
行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有するメモリアレイと、
リフレッシュのタイミングを規定する第１の信号を生成する第１の回路と、
前記第１の信号を出力する出力端子と、
外部からリフレッシュのタイミングを規定する第２の信号を受ける入力端子と、
前記第１の信号および前記第２の信号を受けて、いずれかの信号を出力するスイッチと、
前記スイッチから出力される信号を受けて、当該信号に基づきリフレッシュ制御を行なう第２の回路とを備えた半導体記憶装置。
【請求項５】
前記半導体記憶装置は、さらに、
前記第２の回路でリフレッシュ制御が実行されている間、外部にウエイト信号を出力するウエイト制御回路を備えた請求項４記載の半導体記憶装置。
【請求項６】
前記第１の回路は、前記第１の信号として一定周期の信号を出力するタイマである、請求項５記載の半導体記憶装置。
【請求項７】
クロックに同期して動作し、バーストモードでのアクセスを行ない、読出し信号または書込み信号が生成されるのに先立って、ロウアドレスおよびコラムアドレスを取得する半導体記憶装置であって、
行列上に配置された複数のメモリセルを有するメモリアレイと、
外部から受けた制御信号によって読出し信号または書込み信号が生成された第１のクロックに同期して、選択されたロウのロウアクセス処理と、先頭から１個以上かつバーストレングス以下である第１の個数のコラムのコラムアクセス処理を行ない、
レイテンシで規定される第２のクロック以降のクロックに同期して、バーストモードアクセスの残りの第２の個数のコラムのコラムアクセス処理を行なうように制御する制御回路とを備えた半導体記憶装置。
【請求項８】
前記半導体記憶装置は、
前記メモリセルに接続されたビット線対の電位を増幅するセンスアンプ回路と、
前記コラムを選択するコラムデコーダとを含み、
前記制御回路は、
前記センスアンプ回路を活性化させる信号が生成された後のタイミングで、前記第１のクロックに同期して活性化されるロウ活性化信号に応じてコラムイネーブル信号を生成する第１の制御回路と、
前記コラムイネーブル信号に応じて、前記第１の個数のコラムを活性化させる第１の指示信号を前記コラムデコーダに出力し、前記第２のクロック以降のクロックに同期して前記第２の個数のコラムを活性化させる第２の指示信号を前記コラムデコーダに出力する第２の制御回路とを備える、請求項７記載の半導体記憶装置。
【請求項９】
前記制御回路は、前記第１のクロックに同期してコラムアクセス処理が行なわれて出力される先頭のデータのタイミングを外部に通知する信号を生成する回路を含む、請求項８記載の半導体記憶装置。
【請求項１０】
前記制御回路は、前記第２のクロック以降のクロックに同期してコラムアクセス処理が行なわれて出力される先頭のデータのタイミングを外部に通知する信号を生成する回路を含む、請求項８記載の半導体記憶装置。
【請求項１１】
リフレッシュ動作、読出し動作、または書込み動作を実行中に、前記読出しまたは書込み要求信号が生成されたときには、前記動作の実行終了後の次のクロックを前記第１のクロックとして動作させるためのシフト回路とを備えた請求項８記載の半導体記憶装置。
【請求項１２】
外部信号の組合せによって、複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、
行列上に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルに各々接続されたビット線対と、
前記ビット線対の電位を増幅する第１の増幅回路と、
複数の前記ビット線対に接続されたＩＯ線対と、
前記各モードに応じていずれかが活性化され、前記ＩＯ線対の電位を増幅する２種類以上の第２の増幅回路とを備えた半導体記憶装置。
【請求項１３】
前記複数の動作モードは、外部から入力されるクロックに同期した同期動作モードと、クロックに同期しない非同期動作モードであり、
前記第２の増幅回路は、
同期動作モードに対応した第１の種類の増幅回路と、
非同期動作モードに対応した第２の種類の増幅回路とである、請求項１２記載の半導体記憶装置。
【請求項１４】
前記半導体記憶装置は、
同期モードに設定されたときに、前記第１の種類の増幅回路を活性化するとともに、前記第２の種類の増幅回路を非活性化し、
非同期モードに設定されたときに、前記第１の種類の増幅回路を非活性化するとともに、前記第２の種類の増幅回路を活性化させる制御回路と、
前記第１の種類の増幅回路の出力、および前記第２の種類の増幅回路の出力と接続され、前記第１の種類の増幅回路の出力または前記第２の種類の増幅回路の出力のいずれかをデータバスへ出力するデータバスドライバとを備えた請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１の種類の増幅回路は、クロックに同期した信号に基づき、前記ＩＯ線対と当該第１の種類の増幅回路内の増幅部との間の接続を切断するスイッチ部を備え、
前記第２の種類の増幅回路は、前記ＩＯ線対と当該第２の種類の増幅回路内の増幅部との間の接続を切断するスイッチ部を有しない、請求項１４記載の半導体記憶装置。
【請求項１６】
前記ＩＯ線対と接続する前記第１の種類の増幅回路および前記第２の種類の増幅回路は、コラム方向に並んで配置され、
前記ＩＯ線対は、分岐を有せずに、前記第１の種類の増幅回路および前記第２の種類の増幅回路と接続する、請求項１３記載の半導体記憶装置。
【請求項１７】
クロックに同期して動作する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
外部からバイトマスク信号を受けて、前記バイトマスク信号に基づきバイトマスク処理を制御するバイトマスク制御回路と、
前記メモリセルから出力されたデータを受けて、前記バイトマスク制御回路による指示に従って、前記メモリセルから出力されたデータの前記バイトマスク信号に対応するバイトの出力を行なわない出力回路とを備え、
前記バイトマスク制御回路は、連続読出しまたは連続書込みが第１のロウと第２のロウの２つのロウに渡る場合、途中で第１のロウの最後のコラムに達したため第２のロウへの移行のためロウアクセス処理を行なっている間に、外部からバイトマスク信号を受けたときに、前記バイトマスク信号に対応するバイトのマスク処理を、前記ロウアクセスが終了し、次のビットのデータが出力されるタイミングまで延長する、半導体記憶装置。
【請求項１８】
前記半導体記憶装置は、さらに、
前記次のロウへの移行のためロウアクセス処理を行なっている間、データが出力されるまで待つことを外部に知らせるウエイト信号を出力するウエイト制御回路を備え、
前記バイトマスク制御回路は、各バイトごとに、
前記バイトマスク信号が前記連続読出しまたは書込みの先頭のビット以外のビットのバイトマスクを行なうことを示す場合において、前記次のロウへの移行のためロウアクセス処理を行なわないとした場合に前記ビットが前記出力回路から出力されるタイミングに前記ウエイト信号が出力されているときに、前記バイトに対応する出力イネーブル信号をディセーブルにせずに、前記バイトマスク信号に基づいて生成された信号を出力する第１回路と、
前記バイトマスク信号に基づいて生成された信号を受けて保持し、前記ウエイト信号が解除されたタイミングに、前記バイトに対応する出力イネーブル信号をディセーブルにする第２回路とを含み、
前記出力回路は、前記出力イネーブル信号がディセーブルを示すときに、前記メモリセルから出力されたデータの前記ディセーブルの出力イネーブル信号に対応するバイトの出力を行なわない、請求項１７記載の半導体記憶装置。
【請求項１９】
クロックに同期して動作する同期モードと、非同期で動作する非同期モードとを有する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
同期固定モードと、非同期固定モードと、同期および非同期の混載モードのいずれかに設定可能な設定回路と、
前記混載モード時に、外部チップイネーブル信号がアサートされてから、外部クロックの立ち上がりまでの時間が所定値以上か否かを調べ、前記所定値以上のときに、非同期固定モードに移行する非同期移行回路と、
同期固定モードまたは混載モードに設定されたときに同期動作を制御する同期制御回路と、
非同期固定モード若しくは混載モードに設定されたとき、または非同期固定モードに移行したときに、非同期動作を制御する非同期制御回路とを備え、
前記非同期移行回路は、前記設定回路の出力に応じて非活性化される、半導体記憶装置。
【請求項２０】
前記設定回路は、バスコンフィギュレーションレジスタの所定の２個のビットであり、
前記非同期移行回路は、前記ビットの値が同期固定モードまたは非同期固定モードを示すときには、前記移行動作の処理を停止する、請求項１９記載の半導体記憶装置。
【請求項２１】
クロックに同期して動作する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリアレイと、
外部チップイネーブル信号を受けて内部チップイネーブル信号を生成するチップイネーブルバッファと、
外部クロックを受けて内部クロックを生成するクロックバッファと、
外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファと、
外部チップイネーブル信号以外の外部制御信号を受けて内部制御信号を生成する制御バッファとを備え、
前記クロックバッファ、前記アドレスバッファ、および前記制御バッファは、前記内部チップイネーブル信号を受けて、前記内部チップイネーブル信号がチップの非活性を示すときに、その動作を停止し、
前記クロックバッファ、前記アドレスバッファ、および前記制御バッファは、前記内部チップイネーブル信号が活性化を示すときに、動作を実行し、
前記制御バッファは、外部アドレス取込信号を受けて、内部アドレス取込信号を生成し、前記半導体記憶装置は、さらに、
前記内部アドレス取込信号を所定の遅延量だけ遅延させる遅延回路と、
前記遅延回路の出力と前記内部クロックとを受けるクロックドインバータと、
前記クロックドインバータの出力と前記内部クロックとの論理積信号を出力する論理回路と、
前記論理積信号の先頭のパルスに基づき、ロウアドレスストローブ信号を活性化する回路とを備え、
前記論理積信号の先頭のパルスが、前記外部アドレス取込み信号が活性化されている間に立ち上がる外部クロックパルスから生成された内部クロックパルスとなるように、前記遅延回路の所定の遅延量が定められている、半導体記憶装置。
【請求項２２】
複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、
行列上に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルに各々接続されたビット線対と、
前記ビット線対の電位を増幅する第１の増幅回路と、
複数の前記ビット線対に接続されたＩＯ線対と、
前記ＩＯ線対に接続され、列方向に配置される２以上の異なる種類の第２の増幅回路とを備え、
前記ＩＯ線対は、前記２以上の異なる種類の第２の増幅回路どうしを接続する、半導体記憶装置。
【請求項２３】
複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、
行列上に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルに各々接続されたビット線対と、
前記ビット線対の電位を増幅する第１の増幅回路と、
複数の前記ビット線対に接続されたＩＯ線対と、
前記ＩＯ線対に接続され、行方向に配置される２以上の異なる種類の第２の増幅回路とを備えた半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この発明のさらに別の局面による半導体記憶装置は、クロックに同期して動作する半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリアレイと、外部チップイネーブル信号を受けて内部チップイネーブル信号を生成するチップイネーブルバッファと、外部クロックを受けて内部クロックを生成するクロックバッファと、外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファと、外部チップイネーブル信号以外の外部制御信号を受けて内部制御信号を生成する制御バッファとを備え、クロックバッファ、アドレスバッファ、および制御バッファは、内部チップイネーブル信号を受けて、内部チップイネーブル信号がチップの非活性を示すときに、その動作を停止し、クロックバッファ、アドレスバッファ、および制御バッファは、内部チップイネーブル信号が活性化を示すときに、動作を実行し、制御バッファは、外部アドレス取込信号を受けて、内部アドレス取込信号を生成し、半導体記憶装置は、さらに、内部アドレス取込信号を所定の遅延量だけ遅延させる遅延回路と、遅延回路の出力と内部クロックとを受けるクロックドインバータと、クロックドインバータの出力と内部クロックとの論理積信号を出力する論理回路と、論理積信号の先頭のパルスに基づき、ロウアドレスストローブ信号を活性化する回路とを備え、論理積信号の先頭のパルスが、外部アドレス取込み信号が活性化されている間に立ち上がる外部クロックパルスから生成された内部クロックパルスとなるように、遅延回路の所定の遅延量が定められている。
この発明のさらに別の局面による半導体記憶装置は、複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、行列上に配置された複数のメモリセルを有するメモリアレイと、メモリセルに各々接続されたビット線対と、ビット線対の電位を増幅する第１の増幅回路と、複数のビット線対に接続されたＩＯ線対と、ＩＯ線対に接続され、列方向に配置される２以上の異なる種類の第２の増幅回路とを備え、ＩＯ線対は、２以上の異なる種類の第２の増幅回路どうしを接続する。
この発明のさらに別の局面による半導体記憶装置は、複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、行列上に配置された複数のメモリセルを有するメモリアレイと、メモリセルに各々接続されたビット線対と、ビット線対の電位を増幅する第１の増幅回路と、複数のビット線対に接続されたＩＯ線対と、ＩＯ線対に接続され、行方向に配置される２以上の異なる種類の第２の増幅回路とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
図３は、トリガ生成回路１０４で生成される信号のタイミングチャートである。同図を参照して、ラッチ回路１２１は、外部アドレス取込信号ＡＤＶ＃をラッチして、アドレス取込ラッチ信号ＡＤＶ＃Ｌを出力する。ラッチ回路１２１は、外部チップイネーブル信号ＣＥ＃をラッチして、チップイネーブルラッチ信号ＣＥ＃Ｌを出力する。ラッチ回路１２１は、外部ライトイネーブル信号ＷＥ＃をラッチして、ライトイネーブルラッチ信号ＷＥ＃Ｌを出力する。ラッチ回路１２１は、外部コンフィギュレーションレジスタイネーブル信号ＣＲＥ＃をラッチして、コンフィギュレーションレジスタイネーブルラッチ信号ＣＲＥＬを出力する。ＡＮＤ回路ＡＮＤ１は、アドレス取込ラッチ信号ＡＤＶ＃Ｌが「Ｌ」、チップイネーブルラッチ信号ＣＥ＃Ｌが「Ｌ」、書込みラッチ信号ＷＥ＃Ｌが「Ｈ」、コンフィギュレーションレジスタイネーブルラッチ信号ＣＲＥＬが「Ｌ」、かつ外部クロックＣＬＫが「Ｈ」のときに、読出し信号ＲＥＡＤを「Ｈ」に活性化するとともに、トリガ信号Ｔｒｉｇｇｅｒを「Ｈ」にする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
このようなトリガ生成回路１０４により、外部信号の論理値の組合せによって読出し信号ＲＥＡＤが生成されて読出しが行なわれるときに、トリガ信号Ｔｒｉｇｇｅｒも同時に生成され、レイテンシの設定が行なわれる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
なお、本実施の形態では、遅延回路１１０は、複数個のインバータで構成されるものとしたが、これに限定するものではなく、たとえば、特定の回路を模擬的に再現したレプリカ回路などを用いてもよい。また、クロックカウンタ１０６は、外部クロックＣＬＫを受けるのではなく、内部クロックを受けるものとしてもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正の内容】
【０１３９】
一方、第２の同期式擬似ＳＲＡＭ３００ｂのボンディングオプションＰＡＤ３１３ｂは、接地電位が与えられ、スイッチ３０４ｂは、リフレッシュタイマ入力ＰＡＤ３１２ｂを通じて受けた第１の同期式擬似ＳＲＡＭ３００ａのリフレッシュタイマ３０１ａから出力されたリフレッシュサイクル信号／Ｒｅｆｃｙｃをリフレッシュ制御回路３０５ｂに送る。これにより、リフレッシュ制御回路３０５ａおよび３０５ｂは、いずれもリフレッシュタイマ３０１ａのリフレッシュサイクル信号／Ｒｅｆｃｙｃにより動作するので、第１および第２の同期式擬似ＳＲＡＭ３００ａおよび３００ｂのリフレッシュのタイミングが同一となる。
ＷＡＩＴ制御回路３０６ａは、ＷＡＩＴ端子３１４ａおよび３１４を通じてＷＡＩＴ信号を出力し、ＷＡＩＴ制御回路３０６ｂは、ＷＡＩＴ端子３１４ｂおよび３１４を通じてＷＡＩＴ信号を出力する。リフレッシュ制御回路３０５ａおよび３０５ｂのリフレッシュのタイミングが同一となるので、各ＷＡＩＴ信号が「Ｌ」に変化するタイミングも同一となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
論理積回路ＡＮＤ４１は、コラムイネーブル信号ＣＯＬＥが「Ｈ」であり、ＣＯＬＰ＿ＳＨＦＴが「Ｈ」のときに、レベルが「Ｈ」のクロックパルスを出力する。このクロックパルスが、第２のクロックＣＬＫ２以降のクロックに同期してアクセスされる第２番目〜第４番目のコラムを活性化させる信号となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
コマンドデコーダ４１０は、クロックＣＬＫ０に同期して活性化されたロウ活性化信号ＡＣＴを出力する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】変更
【補正の内容】
【０２０３】
図２２は、コマンドシフト回路４８０の入出力信号を表す図である。コマンドシフト回路４８０には、コマンドデコーダ４１０から読出し信号ＲＥＡＤと、リフレッシュ制御回路４２０からリフレッシュ動作信号ＲＥＦＲＥＳＨとが入力されて、修正読出し信号ＲＥＡＤＦを出力する。この修正読出し信号ＲＥＡＤＦは、読出し信号ＲＥＡＤが送られている回路に、読出し信号ＲＥＡＤに代わって送られる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０２３１
【補正方法】変更
【補正の内容】
【０２３１】
図２８は、同期対応プリアンプ制御回路５０８の構成を示す。同図に示すように、同期対応プリアンプ制御回路５０８は、基準信号発生器５２１と、同期対応プリアンプ制御信号発生器５２２とを含む。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０２３７
【補正方法】変更
【補正の内容】
【０２３７】
プリアンプ活性化準備信号ＰＡＥＭおよび同期指示信号ＳＹＮＣが基準信号発生器５２１の反転論理積回路ＮＡＮＤ５６に入力されて、プリアンプ活性化準備信号ＰＡＥＭからγ時間だけ遅延した第１の基準信号ＰＡＣＬが生成される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０２５３
【補正方法】変更
【補正の内容】
【０２５３】
この同期対応プリアンプ５１２は、スイッチ部５６１を有するため、反転プリアンプ接続信号ＺＰＡＤＴにより適当なタイミングでグローバル入出力対ＧＩＯ，ＺＧＩＯを増幅部５６３から切り離すことができる。これにより、増幅部５６３は、グローバル入出力対ＧＩＯ，ＺＧＩＯの電位を一度取り込んだら、その後の変化に左右されることなく増幅を行なうという、いわゆる閉じ込め式の増幅が可能となり、増幅が高速化できる。また、グローバル入出力対ＧＩＯ，ＺＧＩＯが増幅部５６３から切り離されるので、増幅部５６３での増幅と同時に、イコライズ部５６２でプリチャージ処理を行なうことができ、プリアンプ全体の処理も高速化できる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２７９
【補正方法】変更
【補正の内容】
【０２７９】
図４１は、同期対応ＤＢドライバ５１４と、非同期対応ＤＢドライバ５１６とを兼ねる共用ＤＢドライバ５９０の構成を示す。同図に示すように、この共用ＤＢドライバ５９０は、同期対応プリアンプ５１２の出力ＰＤＤと非同期対応プリアンプ５１３の出力ＰＡＮ３とを受ける反転論理和回路ＮＯＲ７１と、反転論理和回路ＮＯＲ７１の出力を反転して
データバスＤＢへ出力するインバータＩＶ７３で構成される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０２８６
【補正方法】変更
【補正の内容】
【０２８６】
［第６の実施形態］
本実施の形態は、バイトマスク機能を有する同期式擬似ＳＲＡＭに関する。同期式擬似ＳＲＡＭには、上位バイトまたは下位バイトのマスクを行なうことで、メモリセルから読み出したデータを外部へ出力させないようにすることができる。ところで、バーストモードにおいて、ノーラップモードというものがある。ノーラップモードでは、バースト読出しまたは書込みの途中に最後のコラムに達すると、次のロウへ移行する。この場合、選択していたワード線の不活性化、新たに選択するワード線の活性化、およびセンスアンプによる増幅処理などのロウアクセス処理が必要となる。ロウアクセス処理が行なわれている間、外部に対してＷＡＩＴ信号が出力される。外部のシステム側は、このＷＡＩＴ信号が解除されてから、バイトマスク信号を与えればよいが、外部のシステムにとっては、このような次のロウへ移行するためのロウアクセス処理の有無に係らず、同一の方法でバイトマスクの設定ができた方が望ましい。本実施の形態は、バースト読出しまたはバースト書込みが第１のロウと第２のロウの２つのロウに渡り、途中で第１のロウの最後のコラムに達したため第２のロウへ移行する場合においても、外部からは２つのロウに渡らない場合と同様にしてバイトマスク信号を与えることを可能とする同期式擬似ＳＲＡＭを提供する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０３２７
【補正方法】変更
【補正の内容】
【０３２７】
ＤＲＡＭセルアレイ７０１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０３７５
【補正方法】変更
【補正の内容】
【０３７５】
ｔＣＳＰ判定回路９０６は、外部チップイネーブル信号ＣＥ＃の立ち下りから、外部クロックＣＬＫが立ち上がるまでの時間が２０ｎｓ以上となった時点で、非同期制御信号ＡＳＹＮＴＲＧをアサ−トする。ｔＣＳＰ判定回路９０６は、ＢＣＲ［１５］と、ＢＣＲ［１６］とを受けて、ＢＣＲ［１５］＝１のとき、またはＢＣＲ［１６］＝０のときには、ｔＣＳＰを判定する処理を行なわない。なぜなら、ＢＣＲ［１６］＝０のときには、同期固定モードであり、ＢＣＲ［１６］＝１、かつＢＣＲ［１５］＝１のときには、非同期固定モードなので、ｔＣＳＰを判定する必要がないからである。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０４０２
【補正方法】変更
【補正の内容】
【０４０２】
図７０は、本実施の形態のＡＤＶ０発生回路１０１０の構成を示す。このＡＤＶ０発生回路は、従来のＡＤＶ０発生回路１０５０に、遅延回路（Ｄｅｌａｙ）ＤＬ１１と、反転論理和回路ＮＯＲ９５と、インバータＩＶ１２とが追加されている。同図を参照して、遅延回路（Ｄｅｌａｙ）ＤＬ１１は、反転内部チップイネーブル信号ＺＩＮＴＣＥを受ける。反転論理和回路ＮＯＲ９５は、遅延回路（Ｄｅｌａｙ）ＤＬ１１の出力と、反転内部アドレス取込み信号ＺＩＮＴＡＤＶとを受ける。インバータＩＶ１２は、反転論理和回路ＮＯＲ９５の出力を受け、反転遅延内部アドレス取込み信号ＺＩＮＴＡＤＶＤを出力する。反転遅延内部アドレス取込み信号ＺＩＮＴＡＤＶＤがクロックドインバータＣＩＶ１に入力される。クロックドインバータＣＩＶ１の出力と、内部クロックＩＮＴＣＬＫとが反転論理積回路ＮＡＮＤ１に入力され、反転論理積回路ＮＡＮＤ１の出力がインバータＩＶ１に入力される。インバータＩＶ１の出力がアドレス取込みトリガ信号ＡＤＶ０となる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０４０７
【補正方法】変更
【補正の内容】
【０４０７】
ＡＤＶ０発生回路１０１０内の反転論理積回路ＮＡＮＤ１およびインバータＩＶ１１は、クロックドインバータＣＩＶ１の出力ＮＯＤＥＡと内部クロックＩＮＴＣＬＫとにより、アドレス取込みトリガ信号ＡＤＶ０を生成する。アドレス取込みトリガ信号ＡＤＶ０のパルスは、図７１の（４）に示されるように、内部クロックＩＮＴＣＬＫの第２番目以降のパルスとなる。つまり、ＡＤＶ０発生回路１０１０が生成するアドレス取込みトリガ信号ＡＤＶ０の先頭のパルスは、外部アドレス取込み信号ＡＤＶ＃が活性化されている間に立ち上がる外部クロックパルスから生成される内部クロックパルスとなる。これを実現するために、遅延回路（Ｄｅｌａｙ）ＤＬ１１の遅延量が定められている。