【手続補正書】
【提出日】平成18年11月29日(2006.11.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】    半導体デバイス用パッケージを製造するプロセスであって、
複上面及び下面を有し、数のダイを有する半導体ウエハを配設する過程であって、前記各ダイがスクライビング線によって分割され、半導体デバイスを備え、前記ダイの上面側の表面にパシベーション層及び前記半導体デバイスと電気的に接触している少なくとも１つの接続用パッドを備える、該半導体ウエハを配設する過程と、
少なくとも１つの接続用パッドと電気的に接触し、一部が前記ダイの縁部を越えて横方向に延在する第１金属層を形成する過程と、
前記ウエハの前記上面側にキャップを付着する過程と、
第１の切り溝Ｗ１を有し、前記第１金属層の一部を露出させる第１の切込み部を形成するように前記スクライビング線領域の前記ウエハの前記下面から半導体ウエハをカッティングする過程と、
前記ダイの前記下面の少なくとも一部に非導電性の層を形成する過程と、
前記非導電性の層の上に延在する第１部分を有し、前記第１金属層と電気的に接触する第２金属層を形成する過程と、
前記第１切り溝Ｗ１より小さい第２切り溝Ｗ２を有し、前記第１金属層と第２金属層間の接触領域を残存させる第２切込み部を形成するように、前記スクライビング線領域の前記キャップをカッティングする過程とを含むことを特徴とする半導体デバイス用パッケージ製造プロセス。
【請求項２】    前記半導体デバイスがＭＯＳＦＥＴであり、前記ダイの上面側にソース接続用パッド及びゲート接続用パッドを備え、前記第１金属層のソース部が前記ソース接続用パッドと電気的に接触し、前記第１金属層の前記ゲート部が前記ゲート接続用パッドと電気的に接触し、前記第１金属層の前記ソース部及び前記ゲート部が互いに電気的に絶縁され、前記第２金属層の前記第１部分が前記第１金属層の前記ソース部分と接触し、前記第２金属層が前記第１金属層の前記ゲート部分と接触する第２部分及び前記ダイの下面上のドレイン端子と接触する第３部分を備え、前記第２金属層の前記第１、前記第２及び前記第３部分が互いに電気的に絶縁されていることを特徴とする請求項１に記載のプロセス。
【請求項３】    第１金属層を形成する過程が、第１金属サブレイヤをスパッタリングによって被着する過程と、前記第１金属サブレイヤの上に第２金属サブレイヤをスパッタリングによって被着する過程とを含み、及び／または
前記第１金属サブレイヤがチタンを含み、前記第２金属サブレイヤがアルミニウムを含み、及び／または
第１金属層を形成する過程が、前記第２金属サブレイヤの上に第３金属サブレイヤをめっきする過程とを含み、及び／または
前記第３金属サブレイヤがニッケルを含み、及び／または
第１金属層を形成する過程が、前記第３金属サブレイヤの上に第４金属サブレイヤをめっきすることを含み、及び／または
前記第４金属サブレイヤが金を含むことを特徴とする請求項１に記載のプロセス。
【請求項４】    前記キャップが、ガラス、プラスチック、アルミニウム及び銅からなるグループから選択された材料から形成され、及び／または
キャップを前記ウエハの前記表面に取着する過程が、前記キャップと非導電性の接着剤との取着を含むことを特徴とする請求項１に記載のプロセス。
【請求項５】    さらに、キャップを前記ウエハの上面側に取り付けたあと、前記半導体ウエハを薄くする過程を含むことを特徴とする請求項１に記載のプロセス。
【請求項６】    前記半導体ウエハを薄くする過程が、
前記ウエハの下面側を研削する過程、または
前記ウエハの下面側をラッピングする過程、または
前記ウエハの下面側をエッチングする過程を含むことを特徴とする請求項５に記載のプロセス。
【請求項７】    前記ウエハを薄くする過程が、前記ウエハ内の前記半導体デバイス内部の微細構造を損傷することなしに、前記ウエハをできるだけ薄くする過程を含むことを特徴とする請求項５に記載のプロセス。
【請求項８】    前記ウエハの前記下面から前記半導体ウエハをカッティングする過程が、テーパーソーでのカッティング及びエッチングする過程を含むことを特徴とする請求項１に記載のプロセス。
【請求項９】    前記第１の切込み部が、前記第１金属層全体には至らないことを特徴とする請求項１に記載のプロセス。
【請求項１０】    前記ダイの下面側に非導電性の層を形成する過程が、
非導電性材料からなる層の被着と、
前記非導電性材料からなる層の上へのマスク層の被着と、
前記マスク層に開口部を形成するように前記マスク層の一部を除去であって、前記開口部が前記ダイの下面側の前記第２部分及び前記第１の切込み部によって露出された前記第１の金属層の一部の上に位置する、該除去と、
前記非導電性材料からなる層を前記マスク層の開口部を介してのエッチングとを含むことを特徴とする請求項１に記載のプロセス。
【請求項１１】    前記ダイの下面上に非導電性の層を形成する過程が、スクリーン印刷を含むことを特徴とする請求項１に記載のプロセス。
【請求項１２】    第２金属層を形成する過程が、第１金属サブレイヤをスパッタリングによって被着し前記第１金属サブレイヤの上に第２金属サブレイヤをスパッタリングによって被着する過程を含むことを特徴とする請求項１に記載のプロセス。
【請求項１３】    前記第１金属サブレイヤがチタンを含み、前記第２金属サブレイヤがアルミニウムを含み、及び／または
前記第２金属層を形成する過程が、前記第２金属サブレイヤの上に第３金属サブレイヤをめっきする過程を含み、及び／または
前記第３金属サブレイヤがニッケルを含み、及び／または
第２金属層を形成する過程が、前記第３金属サブレイヤの上に第４金属サブレイヤをめっきする過程を含み、及び／または
前記第４金属サブレイヤが金を含むことを特徴とする請求項１２に記載のプロセス。
【請求項１４】    少なくとも前記第２金属層の一部の上に、少なくとも１つのはんだポストを形成する過程をさらに含むことを特徴とする請求項１に記載のプロセス。
【請求項１５】    少なくとも前記第２金属層の一部の上に、少なくとも１つのはんだボールを形成する過程をさらに含むことを特徴とする請求項１に記載のプロセス。
【請求項１６】    少なくとも１つのはんだボールを形成する過程が、スクリーン印刷を含み、及び／または
少なくとも１つのはんだボールを形成する過程が、はんだジェッティングを含むことを特徴とする請求項１５に記載のプロセス。
【請求項１７】    前記第２金属層の少なくとも一部の上に、少なくとも１つの導電性のポリマーボールを形成する過程をさらに含むことを特徴とする請求項１に記載のプロセス。
【請求項１８】    前記キャップをカッティングする過程が、
ダイシングソーによるカットを含み、及び／または
フォトリソグラフィーによるパターニング及びエッチングを含むことを特徴とする請求項１に記載のプロセス。
【請求項１９】    前記ダイを分離するために、前記ウエハ及び前記キャップを前記第１及び第２切込み部と直角をなす方向にカッティングすることを更に含むことを特徴とする請求項１に記載のプロセス。
【請求項２０】    前記半導体デバイスがＭＯＳＦＥＴ、ダイオード、ＪＦＥＴ、バイポーラトランジスタ、及び／またはＩＣを含むことを特徴とする請求項１に記載のプロセス。
【請求項２１】    パワーＭＯＳＦＥＴ用パッケージを製造するプロセスであって、
上面及び下面を有し、スクライビング線によって分割された複数のダイを含む半導体ウエハを配設する過程であって、前記各ダイがパワーＭＯＳＦＥＴを含み、前記各ダイの上面側の表面にパシベーション層、ゲート接続用パッド及びソース接続用パッドを有し、前記ダイの下面側にドレーン端子を備える、該半導体ウエハを配設する過程と、
一部が前記ダイの縁部を超えて横方向に延在し、前記ゲート接続用パッドと電気的に接触する上面側のゲート金属層を形成する過程と、
前記上面側ゲート金属層とは互いに電気的に絶縁され、一部が前記ダイの縁部を超えて横方向に延在し、前記ソース接続用パッドと電気的に接触する上面側のソース金属層を形成する過程と、
前記ウエハの上面側にキャップを取着する過程と、
第１の切り溝ＷＩを備え前記上面側のゲート及びソース金属層の一部を露出させる第１の切込み部を形成するように、前記スクライビング線領域の前記ウエハの下面から前記半導体ウエハをカッティングする過程と、
前記上面側のゲート金属層の露出部分、上面側ソース金属層の露出部分及び前記ＭＯＳＦＥＴのドレーン端子の露出部分を覆わないで、前記ダイの下面上の一部に非導電性の層を形成する過程と、
前記非導電性層の上に延在し、第１の接触領域の前記上面側ゲート金属層と電気的に接触する下面側ゲート金属層を形成する過程と、
前記非導電性層の上に延在し、第２の接触領域の前記上面側ソース金属層と電気的に接触する下面側ソース金属層を形成する過程と、
前記ＭＯＳＦＥＴドレーン端子と電気的に接触する前記ダイの下面上に下面側ドレーン金属層を形成する過程と、
前記第１切り溝Ｗ１より幅の狭い第２切り溝Ｗ２を有し、前記第１及び第２の接触領域を残存させる第２切込み部を形成するように、前記スクライビング線領域の前記キャップをカッティングする過程と、
前記ダイを分割するように、前記第１及び第２切込み部と直角を成す方向に前記ウエハ及び前記キャップをカッティングする過程とを含むことを特徴とするパワーＭＯＳＦＥＴ用パッケージを製造するプロセス。
【請求項２２】    前記第１の切込みが、前記第１及び第２金属層の全体には至らないことを特徴とする請求項２１に記載のプロセス。
【請求項２３】    ダイがまだ半導体ウエハの一部であるときに始める、前記半導体ダイの第１面の第１位置と前記半導体ダイの第２面の第２位置との間に電気的接触を形成するプロセスであって、
前記ダイの前記第１面上の前記第１位置から、ダイの縁部を超えた前記ウエハの領域に横方向に延在する第１の金属層を形成する過程と、
前記ウエハの前記第１面にキャップを取着する過程と、
前記第１金属層の一部を露出させるために、前記ウエハの前記第２面から前記半導体ウエハをカッティングする過程と、
前記ダイの前記第２面上の前記第２位置から、前記ダイの縁部に沿って延び、前記ダイの縁部を超えた前記第１金属層と接触する領域に横方向に延在する第２金属層を形成する過程と、
前記第１及び第２金属層との間に前記接触領域を残したまま、前記キャップをカッティングする過程とを含むことを特徴とするプロセス。
【請求項２４】    前記第２金属層の一部が上層をなし、かつ前記ダイの前記第２面の少なくとも一部に隣接する非導電性の層を形成する過程をさらに含むことを特徴とする請求項２３に記載のプロセス。
【請求項２５】    前記半導体ウエハのカッティング過程が、前記第１金属層の一部を露出させるために前記半導体ダイをエッチングすることを含むことを特徴とする請求項２３に記載のプロセス。
【請求項２６】    半導体デバイス用パッケージであって、
半導体デバイスを含み、その半導体デバイスの少なくとも１つの端子と電気的に接触する少なくとも１つの接続用パッドを上面側に有する半導体ダイと、
前記ダイの上面側に取着されるキャップと、
第１部分が前記ダイと前記キャップとの間に位置し、第２部分が前記ダイの縁部を越えて横方向に延在し、かつ前記接続用パッドと電気的に接触する第１金属層と、
前記ダイの下面側の一部と隣接する非導電性の層と、
前記ダイの縁部を越えた位置で前記第１金属層と電気的に接触し、かつ前記ダイの縁部付近から前記ダイの下面側上の非導電性層と隣接する位置に延在する第１部分を有する第２金属層とを含むことを特徴とする半導体デバイス用パッケージ。
【請求項２７】    前記ダイが、前記半導体デバイスの微細構造を損傷しない範囲で、可能な限り薄いことを特徴とする請求項２６に記載の半導体パッケージ。
【請求項２８】    前記第２金属層の前記第１部分が、前記ダイの縁部に隣接する傾斜した部分を含むことを特徴とする請求項２６に記載の半導体パッケージ。
【請求項２９】    前記第１金属層が、複数のサブレイヤを含み、及びまたは
前記第１金属層が、スパッティングによって被着した層を少なくとも一層含み、及び／または
前記第１金属層が、めっきによって被着した層を少なくとも一層含み、及び／または
前記第２金属層が、複数のサブレイヤを含み、及び／または
前記第２金属層が、スパッティングによって被着した層を少なくとも一層含み、及び／または
前記第２金属層が、めっきによって被着した層を少なくとも一層含むことを特徴とする請求項２６に記載の半導体パッケージ。
【請求項３０】    前記ダイの下面側上の前記半導体デバイスの第２端子と電気的に接触し、かつ前記第２金属層の前記第１部分とは電気的に絶縁されている第２部分を前記第２金属層が有することを特徴とする請求項２６に記載の半導体パッケージ。
【請求項３１】    前記第２金属層の前記第１部分と接触する少なくとも１つの第１のはんだポストと、前記第２金属層の前記第２部分と接触する少なくとも１つの第２のはんだポストとを含むことを特徴とする請求項２６に記載の半導体パッケージ。
【請求項３２】    前記第２金属層の前記第１部分と接触する少なくとも１つの第１のはんだボールと、前記第２金属層の前記第２部分と接触する少なくとも１つの第２のはんだボールとを含むことを特徴とする請求項２６に記載の半導体パッケージ。
【請求項３３】    前記第２金属層の前記第１部分と接触する少なくとも１つの第１の導電性ポリマーボールと、前記第２金属層の前記第２部分と接触する少なくとも１つの第２の導電性ポリマーボールとを含むことを特徴とする請求項２６に記載の半導体パッケージ。
【請求項３４】    前記キャップの縁部が前記ダイの縁部を越えて横方向に延在し、及び／または
前記キャップが有する幅Ｘ１有し、前記ダイが幅Ｘ２を有し、Ｘ１がＸ２より大きいことを特徴とする請求項２６に記載の半導体パッケージ。
【請求項３５】    前記ダイが、バーチカル型パワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ、ＪＦＥＴ、及び／またはＩＣを含むことを特徴とする請求項２６に記載の半導体パッケージ。
【請求項３６】    ＭＯＳＦＥＴ用パッケージであって、
ＭＯＳＦＥＴを含み、かつ幅Ｘ２を有する半導体ダイであって、その上面側にソース端子と電気的に接触するソース接続用パッド及びゲート端子と電気的に接触するゲート接続用パッドとを含み、下面側にドレーン端子を含む、該半導体ダイと、
幅Ｘ２より大きい幅Ｘ１を有し、かつ前記ダイの上面側に取着されるキャップと、
第１部分と第２部分を有し、その第１部分が前記ダイと前記キャプとの間に位置し、その第２部分が前記ダイの縁部を越えて横方向に延在し、かつ前記ソース接続用パッドと電気的に接触する第１ソース金属層と、
第１部分と第２部分を有し、その第１部分が前記ダイと前記キャプとの間に位置し、その第２部分が前記ダイの縁部を越えて横方向に延在し、かつ前記ゲート接続用パッドと電気的に接触する第１ゲート金属層と、
前記ダイの下面側の一部と隣接する非導電性の層と、
前記ダイの縁部を越えた位置で前記第１ソース金属層の前記第２部分と電気的に接触し、かつ前記ダイの縁部付近から前記ダイの下面側上の非導電性の層と隣接して延在する第２のソース金属層と、
前記ダイの縁部を越えた位置で前記第１ゲート金属層の前記第２部分と電気的に接触し、かつ前記ダイの縁部付近から前記ダイの下面側上の非導電性の層と隣接して延在し、かつ前記第１及び第２ソース金属層が前記第１及び第２ゲート金属層と電気的に絶縁されている、該第２ゲート金属層と、
前記ドレーン端子と電気的に接触する前記ダイの下面側上のドレーン金属層とを含むことを特徴とするＭＯＳＦＥＴ用パッケージ。
【請求項３７】    前記第２ソース金属層と電気的に接触する少なくとも１つのはんだポストと、前記第２ゲート金属層と電気的に接触する少なくとも１つのはんだポストと、前記ドレーン金属層と電気的に接触する少なくとも１つのはんだポストとをさらに含むことを特徴とする請求項３６に記載のＭＯＳＦＥＴ用パッケージ。
【請求項３８】    前記第２ソース金属層と電気的に接触する少なくとも１つのはんだボールと、前記第２ゲート金属層と電気的に接触する少なくとも１つのはんだボールと、前記ドレーン金属層と電気的に接触する少なくとも１つのはんだボールとをさらに含むことを特徴とする請求項３６に記載のＭＯＳＦＥＴ用パッケージ。
【請求項３９】    さらに、前記第２ソース金属層と電気的に接触する少なくとも１つの導電性のポリマーボールと、前記第２ゲート金属層と電気的に接触する少なくとも１つの導電性のポリマーボールと、前記ドレーン金属層と電気的に接触する少なくとも１つの導電性のポリマーボールとを含むことを特徴とする請求項３６に記載のＭＯＳＦＥＴ用パッケージ。
【請求項４０】    半導体デバイス用パッケージであって、
半導体デバイスを含み、第１面に接続用パッドを有する半導体ダイと、
前記ダイの第１面に取着されたキャップと、
前記ダイの縁部を越えた第１のフランジに横方向に延在しそこで終わっている、前記接続用パッドと電気的に接触する第１金属層と、
前記ダイの第２面から前記ダイの縁部に沿って延び、前記ダイの縁部を越えた第２のフランジに延在しそこで終わっている、前記第１フランジと電気的に接触する第２金属層とを含むことを特徴とする半導体デバイス用パッケージ。
【請求項４１】    前記キャップの縁部が、前記ダイの縁部を越えて横方向に延在することを特徴とする請求項４０に記載の半導体パッケージ。
【請求項４２】    前記第１及び第２フランジが、ダイから外向きに縦方向に延在し、ダイの側部に平行な方向に位置することを特徴とする請求項４０に記載の半導体用パッケージ。