【手続補正書】
【提出日】平成20年10月28日(2008.10.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路デバイス内のソーストランジスタを制御する回路であって、
集積回路デバイス内の論理トランジスタへ電力を選択的に供給するよう構成された、少なくとも１つのソーストランジスタ、電源若しくは接地、又は電源及び接地の組合せと、
前記論理トランジスタをオンする前に前記ソーストランジスタをオンするよう前記集積回路デバイスの動作モードの変化に応答して前記ソーストランジスタの状態を調節する手段とを有する回路。
【請求項２】
前記論理トランジスタはラッチ又は出力段を有し、且つ／あるいは、
前記ソーストランジスタは、前記集積回路内の出力段若しくはラッチ又はラッチ及び出力段の組合せへ電力を供給する、請求項１記載の回路。
【請求項３】
前記ソーストランジスタの状態を調節する前記手段は、選択信号を受信して、前記論理トランジスタへ第２の経路遅延を介して前記選択信号を伝える前に前記ソーストランジスタへ第１の経路遅延を介して前記選択信号を伝えるよう構成された回路を有し、
前記第１の経路遅延は、前記論理トランジスタを作動させる前にソース電源を安定化させるために、前記第２の経路遅延よりも小さく、
前記選択信号はチップ選択又はブロック選択信号を含む、請求項１記載の回路。
【請求項４】
前記ソーストランジスタの状態を調節する前記手段は、前記デバイスの前記論理トランジスタの前に前記ソーストランジスタを作動させるように、非同期信号と同期信号との間のタイミング差を使用するよう構成された回路を有する、請求項１記載の回路。
【請求項５】
前記非同期信号は、正のデバイス設定時間に応答して前記同期信号の前に到達するよう構成され、且つ／あるいは、
前記非同期信号はチップ選択信号又はブロック選択信号であり、前記同期信号はクロック信号又は該クロックに同期した信号であり、且つ／あるいは、
前記非同期信号は、第１の論理グループのために前記ソーストランジスタの状態を調節するよう適合し、前記同期信号は、第２又は後の論理グループのために前記ソーストランジスタの状態を調節するよう適合する、請求項４記載の回路。
【請求項６】
前記ソーストランジスタの状態を調節する前記手段は、低電力非作動電圧レベルと、通常のデバイス動作を支持するのに十分な電圧レベルとの間でソース電源を制御する回路を有し、
該回路は、基準電圧によって制御される出力レベルを有し、且つ、デバイス選択信号又はブロック選択信号によって決定される作動状態を有する誤差増幅器を有する、請求項１記載の回路。
【請求項７】
前記論理トランジスタがオンされた後の時間期間の間、前記ソーストランジスタをオン状態に保つ手段を更に有し、
前記ソーストランジスタをオン状態に保つ前記手段は、作動選択信号を受信すると前記ソーストランジスタを作動させ、前記選択信号が非作動となった後の所望の時間期間の間、前記ソーストランジスタの非作動を遅延させるよう構成された回路を有し、
前記選択信号はチップ選択又はブロック選択信号を含む、請求項１記載の回路。
【請求項８】
集積回路デバイス内のソーストランジスタを制御する回路であって、
論理トランジスタを有する集積回路デバイスへ電力を選択的に供給するよう構成された少なくとも１つのソーストランジスタであって、電源ソーストランジスタ、接地ソーストランジスタ、又は電源ソーストランジスタ及び接地ソーストランジスタの組合せとして構成されるソーストランジスタと、
前記ソーストランジスタをオンして、前記論理トランジスタがオンされた後の時間期間の間、前記ソーストランジスタをオン状態に保つよう、前記集積回路デバイスの動作モードの変化に応答して前記ソーストランジスタの状態を調節する手段とを有する回路。
【請求項９】
集積回路デバイス内のソーストランジスタを制御する回路であって、
バイナリ状態を保持するよう結合された少なくとも２つの論理トランジスタを有し、アクセスモードで読出又は書込のためにアクセスされるよう構成されたラッチ回路と、
仮想ソース電位を保持可能な電源又は接地のいずれか一方である少なくとも１つのソース接続と、
低電力非作動電圧レベルから通常アクセス電圧レベルへと前記ソース接続を駆動する手段とを有し、
前記通常アクセス電圧レベルは、前記デバイスにおいて通常のデバイス読出及び書込アクセスを支持するよう構成される回路。
【請求項１０】
前記低電力非作動モードは、データ保持を伴って又は伴わずに実施される待機又は遊休モードを含み、且つ／あるいは、
前記ラッチは少なくとも２つのＣＭＯＳインバータを有し、該ＣＭＯＳインバータにおいて、第１のインバータの出力は第２のインバータの入力へ接続され、前記第２のインバータの出力は該第２のインバータの入力へ接続され、前記第１及び第２のインバータのＰＭＯＳトランジスタのソースは所与の第１ノードへ接続され、前記第１及び第２のインバータのＮＭＯＳトランジスタのソースは所与の第２ノードへ接続され、且つ／あるいは、
前記ソース接続は前記第１ノード又は前記第２ノードへ結合され、代替ノード、第１に又は第２に、電源ソース又は電源ソーストランジスタへ結合され、あるいは、接地ソース又は接地ソーストランジスタへ接続される、請求項９記載の回路。
【請求項１１】
前記ソース接続を駆動する前記手段は、集積回路の動作モードに応答して前記第１ノードの電圧電位を変化させるよう構成され、
前記ソース接続を駆動する前記手段は、基準電圧を受けたことに応答して前記ソース接続の電圧電位を制御するよう構成された増幅器を有し、
前記基準電圧は動的又は静的にプログラミングされる、請求項９記載の回路。
【請求項１２】
第１のアクセス経路は前記第１のインバータの出力へ接続され、あるいは、第２のアクセス経路は前記第２のインバータの出力へ接続され、あるいは、第１及び第２のアクセス経路は、夫々、前記第１のインバータ及び前記第２のインバータの出力への接続であり、且つ／あるいは、
前記アクセス経路は、通常アクセスモードではない少なくとも１つのモードで動作する場合に、アドレス情報の変更に関わりなく前記アクセス経路をオフするアドレス選択回路によって制御され、且つ／あるいは、
前記アクセス経路は、所与の時間期間が経過した後にアドレス変更がない場合にオフされ、且つ／あるいは、
前記ソース接続は、前記アクセス経路の状態に従って制御される、請求項９記載の回路。
【請求項１３】
前記アクセス経路がオフされる場合にアドレス情報を記憶し、前記アクセス経路のゲートがオンされる場合に当該ラッチからアドレス情報を回復するよう構成されたラッチ回路を更に有する、請求項９記載の回路。
【請求項１４】
集積回路デバイスにおいて低電力動作を制御する方法であって、
第１の選択信号を検出するステップと、
前記第１の選択信号の受信に応答して、前記集積回路内で出力段、ラッチ、又は出力段とラッチの組合せへ電力を供給するようソーストランジスタを作動させるステップと、
前記ソーストランジスタを作動させた後に前記集積回路内の論理トランジスタを作動させるステップとを有し、
十分な遅延は、前記ソーストランジスタからの電力を安定させるよう、前記ソーストランジスタの作動と前記論理トランジスタの作動との間に設けられる方法。
【請求項１５】
前記論理トランジスタを非作動とした後に前記集積回路内の前記ソーストランジスタを非作動とするステップを更に有し、
十分な遅延は、電力安定化の損失を防ぐよう、前記論理トランジスタの非作動と前記ソーストランジスタの非作動との間に設けられ、且つ／あるいは、
当該方法は、前記ソーストランジスタのオン及びオフの頻繁な切り換えにより生ずる動作電力損失を低減するよう、前記論理トランジスタ及び前記ソーストランジスタの非作動の間に十分な遅延期間を導入するステップを更に有する、請求項１４記載の方法。