【手続補正書】
【提出日】平成19年5月10日(2007.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
マスク回路１０はカウンタ１１、第１デコード回路１２、第２デコード回路１３、インバータ１４、Ｄ型フリップフロップ１５−１７、パルス出力回路１８、および信号レベル検出回路１９を含む。インバータ１４は同期信号入力端ＩＮ１からの複合同期信号ＣＳＹＮＣを反転してフリップフロップ１７およびパルス出力回路１８に供給する。カウンタ１１はクロック入力端子ＩＮ２から供給されるクロック信号ＣＫをカウントすることにより時間経過を表すカウント値を出力する。第1デコード回路１２はカウンタ１１から得られるカウント値をデコードし、このカウント値が水平同期信号の基準パルス幅より長く設定された経過時間ＴＰ１を表す第１所定値に達したときに複合同期信号ＣＳＹＮＣのマスク期間開始タイミングとして立上がる出力信号を発生する。フリップフロップ１５は第１デコード回路１２の出力信号Ｐ１の立上がりに応答して立下がる出力信号Ｍを発生する。第２デコード回路１３はカウンタ１１から得られるカウント値をデコードし、このカウント値が経過時間ＴＰ１より長い経過時間ＴＰ２を表す第２所定値に達したときに複合同期信号ＣＳＹＮＣのマスク期間終了タイミングとして立上がる出力信号Ｐ２を発生する。フリップフロップ１６は第２デコード回路１３の出力信号Ｐ２の立上がりに応答して立下がる出力信号を発生する。このフリップフロップ１６の出力信号はフリップフロップ１７の立下がりに伴って再び高レベルにプリセットされる。フリップフロップ１５の出力信号Ｍはフリップフロップ１６の出力信号が立下がることにより再び高レベルにプリセットされ、カウンタ１１のカウント値はフリップフロップ１６の出力信号が立下がることによりゼロにクリアされる。フリップフロップ１７はインバータ１４によって反転された複合同期信号ＣＳＹＮＣの立上がりに応答して立下がる出力信号を発生する。このフリップフロップ１７の出力信号はフリップフロップ１６の反転出力信号の立下がりに伴って再び高レベルにプリセットされる。パルス出力回路１８は同期信号入力端ＩＮ１からインバータ１４を介して供給される複合同期信号ＣＳＹＮＣを選択的に出力するもので、例えば制御入力端子ＩＮ３からのイネーブル信号ＥＮ、フリップフロップ１５からの出力信号Ｍ、および信号レベル検出回路１９からの出力信号ＤＳが全て高レベルであるときに複合同期信号ＣＳＹＮＣを出力するＡＮＤ回路で構成される。すなわち、不要なレベル変動はマスク期間において複合同期信号ＣＳＹＮＣから取除かれることになる。
信号レベル検出回路１９は同期信号入力端ＩＮ１からの複合同期信号ＣＳＹＮＣの信号レベルが規定値以上であることを検出し、パルス出力回路１８の信号出力を許可するために高レベルに設定される出力信号ＤＳを発生する。この信号レベル検出回路１９は例えばＯＲ回路１９ＡおよびＤ型フリップフロップ１９Ｂにより構成される。ここで、ＯＲ回路１９Ａは複合同期信号ＣＳＹＮＣが規定値として用いられるスレッショルドレベル以上であるときに高レベルの出力信号を発生する。フリップフロップ１９Ｂはクロック入力端子ＩＮ２からのクロック信号ＣＫに応答してＯＲ回路１９Ａからの出力信号をラッチしてパルス出力回路１８に出力する。このフリップフロップ１９Ｂの出力信号はさらにＯＲ回路１９Ａにもフィードバックされる。具体的には、フリップフロップ１５の出力信号Ｍがマスク開始タイミングで立下がると、フリップフロップ１９Ｂの出力信号ＤＳが低レベルにリセットされる。複合同期信号ＣＳＹＮＣが規定値に達していなければ、ＯＲ回路１９Ａからの出力信号が立上がらないため、出力信号ＤＳが低レベルに保たれる。この状態は、出力信号Ｍがマスク期間終了タイミングで立上がった後も持続し、パルス出力回路１８の信号出力を禁止する。複合同期信号ＣＳＹＮＣが規定値に達したことが検出されると、フリップフロップ１９Ｂの出力信号ＤＳが立上がる。この出力信号ＤＳはＯＲ回路１９Ａへフィードバックされるため、フリップフロップ１９Ｂがフリップフロップ１５から得られる出力信号Ｍの立下がりに伴って再びリセットされるまで高レベルに維持される。
ＰＬＬ回路２０は位相比較器２１、ローパスフィルタ（ＬＰＦ）２２、電圧制御発振器（ＶＣＯ）２３、および１／Ｎ分周回路２４を含む。位相比較器２１はパルス出力回路１８から得られる出力信号Ｓと水平基準パルスとを位相比較し、これらの位相差に応じた誤差電圧を発生する。ローパスフィルタ２２は位相比較器２１から供給される誤差電圧を積分して得られる制御電圧を電圧制御発振器２３に印加する。電圧制御発振器２３は水平同期信号のＮ倍の周波数を基準としローパスフィルタ２２からの制御電圧に応じて位相調整されるパルス信号を発生する。分周回路２４は電圧制御発振器２３からのパルス信号を１／Ｎに分周した水平基準パルスを発生する。この水平基準パルスは位相比較器２１に供給されると共に、水平走査制御用の水平同期信号ＨＳＹＮＣとして外部出力される。水平同期信号ＨＳＹＮＣの位相はこれら位相比較器２１、ローパスフィルタ（ＬＰＦ）２２、電圧制御発振器（ＶＣＯ）２３、および１／Ｎ分周回路２４で構成されるループによりロックされる。
ここで、水平同期信号分離回路の動作を説明する。図２に示す期間ＴＰ１がカウンタ１１のクリア後に経過すると、この時間経過が第１デコード回路１２により検出され、フリップフロップ１５が第１デコード回路１２の出力信号Ｐ１の立上がりタイミングで出力信号Ｍを低レベルに設定する。パルス出力回路１８は出力信号Ｍの制御によりインバータ１４で反転された複合走査信号ＣＳＹＮＣをマスクし、これを出力信号Ｓとして出力する。続いて、図２に示す期間ＴＰ２がカウンタ１１のクリア後に経過すると、この時間経過が第２デコード回路１２により検出され、フリップフロップ１６が第２デコード回路１３の出力信号Ｐ２の立上がりタイミングで出力信号を低レベルに設定する。フリップフロップ１５はフリップフロップ１６の出力信号の立下がりタイミングで出力信号Ｍを高レベルに設定する。パルス出力回路１８は出力信号Ｍの制御により複合走査信号のマスクを解除する。他方、カウンタ１１はフリップフロップ１６の出力信号の立下がりタイミングでクリアされる。続いて、複合同期信号ＣＳＹＮＣが低レベルに遷移すると、インバータ１４により反転された複合同期信号ＣＳＹＮＣの立上がりタイミングで、フリップフロップ１７が出力信号を立下げる。これに伴って、フリップフロップ１６が出力信号を立上げるため、カウンタ１１のカウント動作が水平同期信号の後続パルスを得るために開始される。
信号レベル検出回路１９は出力信号Ｍがマスク期間開始タイミングで立下がったときに出力信号ＤＳを低レベルに設定し、入力端子ＩＮ１から供給される複合同期信号ＣＳＹＮＣの信号レベルが弱電界の影響で不足している場合に出力信号Ｍがマスク期間終了タイミングで立上がった後も出力信号ＤＳを低レベルに維持する。これにより、パルス出力回路１８の信号出力が禁止される。複合同期信号ＣＳＹＮＣが規定値に達したことが信号レベル検出回路１９で検出されれば、フリップフロップ１９Ｂの出力信号ＤＳが高レベルに設定される。この出力信号ＤＳはＯＲ回路１９Ａへフィードバックされるため、パルス出力回路１８の信号出力が許可される。
上述の実施形態の水平同期信号分離回路では、期間ＴＰ１の出力窓が垂直同期信号を重畳した垂直ブランキング期間に重なった場合に図２に斜線で示した垂直同期信号のパルス波形がマスク回路１０の出力信号に混入する。このような出力信号が垂直同期信号に同期して期間ＡだけＰＬＬ回路２０に入力されると、ＰＬＬ回路２０が不要な位相誤差を検出してしまい、水平同期信号ＨＳＹＮＣとして発生される水平基準パルスの位相ロックが外れてしまう。複合同期信号ＣＳＹＮＣが十分な信号レベルにあれば、マスク回路１０がこの複合同期信号ＣＳＹＮＣから適切な出力信号をＰＬＬ回路２０に入力するため、水平基準パルスの位相が速やかに再ロックされる。もし、複合同期信号ＣＳＹＮＣが規定レベルより低下した状態で信号出力を禁止する出力禁止部として信号レベル検出回路１９を設けなかった場合には、水平基準パルスの位相を長時間にわたって再ロックできない状況となる。この実施形態では、パルス出力回路１８が複合同期信号ＣＳＹＮＣに含まれる垂直同期信号のパルス波形を信号レベル検出回路１９の制御によりキャンセルする。
すなわち、複合同期信号ＣＳＹＮＣの出力窓が不安定なＳＮ比の複合同期信号ＣＳＹＮＣから水平同期信号を分離可能にするために広げられていても、複合同期信号が規定レベルより低下した状態で垂直ブランキング期間に垂直同期信号のパルス波形がＰＬＬ回路２０に入力されない。このため、水平基準パルスの位相ロックが垂直同期信号に同期した不要な位相誤差によって外れ、長時間にわたって再ロックできない状況になることが避けられる。この結果、複合同期信号ＣＳＹＮＣの信号レベルが不足した場合の動作において安定性を向上することができる。
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。例えば、図１に示す信号レベル検出回路は図３または図４に示すような構成であってもよい。
図３に示す信号レベル検出回路１９では、図１に示すＯＲ回路１９ＡおよびＤ型フリップフロップ１９Ｂを判定回路ＤＴとし、このレベル判定回路ＤＴの前段に処理回路ＰＳが付加される。処理回路ＰＳはシフトレジスタＰＳ１、ＡＮＤ回路ＰＳ２−ＰＳ４、およびＯＲ回路ＰＳ５により構成される。シフトレジスタＰＳ１は複合同期信号ＣＳＹＮＣをクロック信号ＣＫに応答してシフトしながら並列出力する。ＡＮＤ回路ＰＳ２−ＰＳ４の各々はシフトレジスタＰＳ１に設けられた並列出力端子Ｑ１−Ｑ３のうちの異なる２つからの出力信号を受取るよう接続され、これら２出力信号の両方が高レベルである場合に高レベルの出力信号を発生する。ＯＲ回路ＰＳ５はＡＮＤ回路ＰＳ２−ＰＳ４の出力信号のうちのいずれかが高レベルに設定されたときに高レベルの出力信号を発生する。複合同期信号ＣＳＹＮＣの信号レベルが不足している場合には、ＯＲ回路ＰＳ５の出力信号が低レベルに維持されるため、判定回路ＤＴは複合同期信号ＣＳＹＮＣの信号レベルが規定値より低下した状態をこの結果から判定できる。