(57)【要約】  伝送路の周波数特性に合わせて最適な相関符号を設定することができる信号処理装置および信号処理方法を提供する。  相関符号器１１はプリコーダ１２と相関器１３からなり、プリコーダ１２と相関器１３の遅延段数は複数であり、かつ有理数の相関係数を用いる。コントローラ１９は伝送路のチャネル応答に基づいて最適な相関係数を決定する。プリコーダ１２と相関器１３は送信多値信号の上位の所定ビットの信号のみを帰還処理する。相関係数を任意の有理数に拡張し、伝送路の周波数特性に適合した相関符号を使用することにより、低い周波数領域を有効に利用できるので誤り率が従来よりも減少する。また、プリコーダ１２の演算ビット数を上位の所定ビットに減らせば、現在のＬＳＩ製造技術で得られる演算速度で実現可能である。【特許請求の範囲】
【請求項１】
遅延段数が複数であり、かつ有理数の相関係数を用いる信号相関手段を備えたことを特徴とする信号処理装置。
【請求項２】
前記信号相関手段の前段にプリコーダ手段を備えたことを特徴とする請求項１に記載の信号処理装置。
【請求項３】
伝送路のチャネル応答に基づいて前記相関係数を決定する適応手段を備えたことを特徴とする請求項２に記載の信号処理装置。
【請求項４】
前記信号相関手段の後段に等化器を備えたことを特徴とする請求項３に記載の信号処理装置。
【請求項５】
前記信号相関手段と等化器は１つのフィルタ手段によって処理されることを特徴とする請求項４に記載の信号処理装置。
【請求項６】
前記信号相関手段およびプリコーダ手段は多値信号の上位の所定ビットの信号のみを処理することを特徴とする請求項３に記載の信号処理装置。
【請求項７】
伝送路のチャネル応答を測定するステップ、
測定されたチャネル応答に基づいて相関係数を決定するステップ、
決定された相関係数を用いて送信信号に対して、遅延段数が複数であり、かつ有理数の相関係数を用いる相関処理を施すステップ
を含むことを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置および信号処理方法に関するものであり、特に、伝送路の周波数特性に合わせて最適な相関符号を設定することができる信号処理装置および信号処理方法に関するものである。
【背景技術】
【０００２】
従来、高速のデジタルデータ伝送装置にはＰＡＭ信号方式が採用されており、伝送路の周波数特性を補償するために、各種の等化器やプレエンファシス回路等の採用が提案されている。等化器やプレエンファシス回路としては、例えばトランスバーサル型（ＦＩＲ）フィルタを使用したものがある。
また、整数係数の相関符号を用いる技術もある。下記の特許文献１には、相関符号の一種であるデュオバイナリ変調方式を用いる通信システムに使用する２値信号多重装置が開示されている。
【特許文献１】特開平１１−１２２２０５号公報
【０００３】
更に、最近ＴＨＰ（Tomlinson Harashima Precoding）方式が注目されている。このＴＨＰ方式は、伝送路を相関器（フィルタ）と見なし、プリコーダのフィードバック用フィルタにに伝送路のチャネル応答特性を設定することにより、受信端においてはモジュロ演算回路を備えるのみで信号を伝送する方式である。下記非特許文献１には、ＴＨＰ方式の波形調整技術が開示されている。
【非特許文献１】「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば数Ｇｂｐｓというような高速のＰＡＭデジタルデータ伝送を行う場合には、伝送路の周波数特性（チャネル応答）が高い周波数の減衰が非常に大きいので、受信側に等化器を置くのみでは等化器において高い周波数の雑音も増幅されてしまい、誤り率が増加してしまうという問題点があった。【０００５】
また、送信側に等化器を置く方法もあるが、こうすると送信信号における高い周波数の信号レベルが非常に大きくなってしまうので、信号全体のレベルが上げられず、また近端クロストークが大きくなり、やはり誤り率が増加してしまうという問題点があった。【０００６】
そこで、相関符号化を行って、信号の電力スペクトルを低域に移動させることにより、高い周波数の信号レベルを下げることが考えられる。しかし、相関係数が整数である従来の相関符号化方式を採用すると、相関器の遅延段数を増やすほど、受信側において識別しなければならない信号のレベル数が増加してしまい、雑音およびＤＡＣ（Ｄ／Ａ変換器）の精度の限界により誤り率が増加してしまうという問題点があった。【０００７】
また、前記したＴＨＰ方式においては、プリコーダのフィードバック用フィルタにに伝送路のチャネル応答特性を設定する必要があるが、プリコーダがＩＩＲ(Infinite -duration Impulse Response)フィルタの構成であるために、送信信号の１シンボル伝送期間内にプリコーダの演算を完了させる必要がある。しかし伝送路のチャネル応答を実現するフィルタの遅延段数は数十段にもなるので、数Ｇｂｐｓというような高速のデジタルデータ伝送に必要なプリコーダは実現不可能であるという問題点があった。【０００８】
本発明は、上記した従来技術の課題を解決し、伝送路の周波数特性に合わせて、実現可能な範囲で最適な相関符号を設定することができる信号処理装置および信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の信号処理装置は、遅延段数が複数であり、かつ有理数の相関係数を用いる信号相関手段を備えたことを主要な特徴とする。また、前記した信号処理装置において、前記信号相関手段の前段にプリコーダ手段を備えた点にも特徴がある。また、前記した信号処理装置において、伝送路のチャネル応答に基づいて前記相関係数を決定する適応手段を備えた点にも特徴がある。【００１０】
また、前記した信号処理装置において、前記信号相関手段の後段に等化器を備えた点にも特徴がある。また、前記した信号処理装置において、前記信号相関手段と等化器は１つのフィルタ手段によって処理できる点にも特徴がある。また、前記した信号処理装置において、前記信号相関手段およびプリコーダ手段は多値信号の上位の所定ビットの信号のみを処理する点にも特徴がある。【００１１】
本発明の信号処理方法は、伝送路のチャネル応答を測定するステップ、測定されたチャネル応答に基づいて相関係数を決定するステップ、決定された相関係数を用いて送信信号に対して、遅延段数が複数であり、かつ有理数の相関係数を用いる相関処理を施すステップを含むことを主要な特徴とする。
【発明の効果】
【００１２】
本発明の信号処理装置および信号処理方法は上記のような構成によって、以下のような効果がある。
（１）相関係数を有理数に拡張し、伝送路の周波数特性に適合した相関符号を使用することにより、低い周波数領域を有効に利用できるので誤り率が従来よりも減少する。【００１３】
（２）プリコーダの演算ビット数を上位の所定ビットに減らせば、現在のＬＳＩ製造技術で得られる演算速度で実現可能である。また、相関器や等化器はＦＩＲ(Finit-duration Impulse Response)フィルタ構成であるので、信号全体の遅延を許せば高精度のフィルタを実現可能である。従って、本発明の信号処理装置は現在のＬＳＩ製造技術で得られる演算速度で実現可能である。
（３）相関係数を簡単な（たとえば４ビットで表現可能な）有理数で近似できれば、プリコーダの出力信号のビット数が小さくなり、後段の相関器や等化器の負担を軽減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の信号処理装置の構成を示す機能ブロック図である。
【図２】プリコーダ１２の構成を示すブロック図である。
【図３】本発明の信号処理装置を含む伝送装置全体の構成を示すブロック図である。
【図４】相関器１３の構成を示すブロック図である。
【図５】等化器１４の構成を示すブロック図である。
【図６】本発明のプリコーダの第２実施例の構成を示すブロック図である。
【図７】調整処理の内容を示すフローチャートである。
【符号の説明】
【００１５】
１１…相関符号器
１２…プリコーダ
１３…相関器
１４…等化器
１５…ケーブル
１６…判定器
１７…デコーダ（ＭＯＤ）
１８…受信側コントローラ
１９…送信側コントローラ
【発明を実施するための最良の形態】
【００１６】
本発明の信号処理装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数Ｇｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものであるが、本発明の信号処理装置はこれに限らず、任意のデジタル信号の伝送装置に適用可能である。
【実施例１】
【００１７】
図１は、本発明の信号処理装置の構成を示す機能ブロック図である。送信側装置には、プリコーダ１２、相関器１３からなる相関符号器１１、等化器１４、送信側コントローラ１９が備えられ、ケーブル１５を介して接続される受信側装置には、判定器１６、デコーダ（ＭＯＤ）１７、受信側コントローラ１８が備えられている。【００１８】
送信シンボル系列は後述するプリコーダ１２、相関器１３によって相関符号化処理を施され、信号の電力スペクトルが低域に移動される。そして、等化器１４によってケーブル１５のチャネル応答（H(D)）と逆の特性E(D)=1/H(D)に等化処理され、Ｄ／Ａ変換されてケーブル１５に送出される。【００１９】
受信側においては、受信信号がＡ／Ｄ変換され、判定器１６によってどのレベルであるかが判定され、デコーダ（ＭＯＤ）１７によってプリコーダ内におけるモジュロ演算と同一のモジュロ演算を行うことによって送信シンボル系列が再生される。【００２０】
受信側コントローラ１８は調整処理によってケーブル１５のチャネル応答を測定し、測定したチャネル応答情報をフィードバックチャネルを介して送信側コントローラ１９に送信する。送信側コントローラ１９は、受信したチャネル応答情報に基づき、相関係数テーブル２０から相関係数を読み出し、プリコーダ１２および相関器１３には相関係数を、等化器１４にはチャネル応答から算出した等化係数をそれぞれ設定する。【００２１】
図３は、本発明の信号処理装置を含む伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル１５の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば１０Ｇイーサネット（登録商標）においては図３の伝送装置を４組使用する。【００２２】
送信回路４０は、符号変換器４１、ＰＮ信号発生回路４２、スイッチ４３、相関符号器１１、等化器１４、周期信号発生回路４４、ＤＡＣ（Ｄ／Ａ変換器）４６、アンプ４７、送信側コントローラ１９からなる。符号変換器４１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。【００２３】
相関符号器１１は、詳細は後述するが、プリコーダおよび相関器からなり、伝送路の特性に適合した相関係数によって相関符号化処理を行う。等化器１４は伝送路のチャネル応答と逆特性のＦＩＲフィルタである。【００２４】
等化器１４の出力はＤＡＣ４６によってアナログ信号に変換され、アンプ４７によって増幅され、ハイブリッド回路４８を介して伝送ケーブル１５に送信される。送信側コントローラ１９は、例えばスイッチ４３、４５、ＰＮ信号発生回路４２、相関符号器１１、等化器１４、周期信号発生回路４４を制御し、後述する調整処理を実行する。【００２５】
次に、受信回路について説明する。受信回路４０は、可変利得アンプ５２、ＡＧＣ回路５３、シンボル同期回路５４、ＡＤＣ（Ａ／Ｄ変換器）５５、レベル判定回路５６、モジュロ演算器（ＭＯＤ）５７、符号逆変換回路５８、受信側コントローラ１８等からなる。【００２６】
可変利得アンプ５２は、ＡＧＣ回路５３の制御により、所定の信号レベルになるように受信された信号を増幅する。シンボル同期回路５４は受信信号からシンボル同期信号（クロック）を再生し、ＡＤＣ５５はシンボル同期信号に基づき受信信号をＡ／Ｄ変換する。【００２７】
レベル判定回路５６は受信信号が多値信号のどの領域内にあるかを判定する回路であり、入力信号レベルが多値信号の所定の範囲内にある時にその範囲と対応する多値デジタル情報を出力する。モジュロ演算器５７は、後述する相関符号器１１内のモジュロ演算器と同一の特性を有するモジュロ演算回路である。【００２８】
符号逆変換器５８は、モジュロ演算器５７の出力を元のビット情報に逆変換する。受信側コントローラ１８は、後述するようにトレーニング信号から伝送ケーブル１５のチャネル応答（インパルス応答）を測定し、送信回路４０を介して送信側コントローラ１９に返送する。【００２９】
図２は、プリコーダ１２の構成を示すブロック図である。加算器３０は例えば３ビットからなる多値の送信シンボル系列からプリコーダＦＩＲフィルタ３７の出力信号を減算してモジュロ演算器３１に出力する。モジュロ演算器３１は割算の剰余を求めるためのモジュロ演算を行い、結果（例えば８ビット）を相関器１３へ出力する。また、その内の上位ビット（たとえば上位２ビット）の信号はプリコーダＦＩＲフィルタ３７のシフトレジスタ３２にも出力される。【００３０】
シフトレジスタ３２は例えば２ビット×６段のシフトレジスタであり、各段のレジスタの出力信号はそれぞれ６個の乗算器３３、３４に出力される。６個の乗算器３３、２４は、それぞれシフトレジスタ３２から出力される２ビットの遅延信号とレジスタ３６から出力される例えば４ビットの相関係数とを乗算し、加算器３５に出力する。加算器３５は全ての乗算器３３、３４の出力信号を加算して加算器３０に出力する。【００３１】
プリコーダ１２はＩＩＲフィルタの構成であるために、送信信号の１シンボル伝送期間内にプリコーダ１２の演算を完了させる必要がある。しかし、図２に示すように、信号の内の上位の所定ビット（例えば２ビット）のみを演算し、遅延段数を６段、相関係数も４ビット程度とすることにより、現在のＬＳＩ製造技術で得られる演算速度でも例えば数Ｇｂｐｓというような高速の全二重デジタルデータ伝送を行う信号処理装置を実現可能である。【００３２】
図４は、相関器１３の構成を示すブロック図である。プリコーダ１２より入力される８ビットデータの内の上位２ビットは相関器ＦＩＲフィルタ６６のシフトレジスタ６１に入力される。相関器ＦＩＲフィルタ６６の構成は、図２に示すプリコーダＦＩＲフィルタ３７と同一であり、レジスタ６５に設定される相関係数もプリコーダＦＩＲフィルタ３７と同一の値が設定される。相関器ＦＩＲフィルタ６６の出力は加算器６０に入力され、プリコーダ１２より入力される８ビットデータと加算されて等化器１４へ出力される。【００３３】
なお、実施例においては高速伝送を行うためにプリコーダ１２における帰還ビット数を上位の所定ビットに限定しているが、より低速な伝送に本発明を適用する場合には、帰還させるビット数を増やすことが可能であり、演算処理速度が間に合えば全ての出力ビットを帰還させてもよい。この場合には、相関器１３は通常のＦＩＲフィルタと同じ構成となり、次段の等化器１４の機能と合わせて１つのＦＩＲフィルタによって処理することも可能である。【００３４】
図５は、等化器１４の構成を示すブロック図である。等化器１４としては一般的なＦＩＲフィルタを採用可能である。相関器１３より入力される信号はシフトレジスタ７０に入力されると共に、初段の乗算器７１にも入力される。シフトレジスタ７０は例えば８ビット×１６段構成であり、シフトレジスタ７０の各遅延出力はそれぞれ乗算器７２に出力される。【００３５】
複数の乗算器７２はシフトレジスタ７０の各遅延出力とレジスタ７４に設定されている等化係数とを乗算する。加算器７３は全ての乗算器７１、７２の出力を加算し、ＤＡＣ４６へ出力する。
図４に示した相関器１３および図５に示した等化器１４は、共にＦＩＲフィルタの構成であるので、１シンボル期間内で演算処理を完了させる必要はなく、信号全体を遅延させることにより高精度のフィルタ演算を実現可能である。【００３６】
図６は、本発明のプリコーダ１２の第２実施例の構成を示すブロック図である。ＲＡＭ８０は、アドレス幅が例えば１５ビット、データ幅が８ビットの高速読み出し／書き込みが可能な半導体メモリである。送信シンボル系列はセレクタ８２を介してアドレス端子に入力されている。【００３７】
セレクタ８２は調整処理により決定されたテーブルデータをＲＡＭ８０に書き込む場合にのみ書き込みアドレス側に切り替わるが、それ以外の時には送信シンボル系列を出力する。ＲＡＭ８０からは８ビットデータが読み出され、等化器１４に出力されると共に、その内の上位２ビットがセレクタ８３に入力される。【００３８】
セレクタ８３は調整処理により決定されたテーブルデータをＲＡＭ８０に書き込む場合にのみ書き込みアドレス側に切り替わるが、それ以外の時には出力データの上位２ビットを出力する。セレクタ８３の出力はシフトレジスタ８１に入力される。シフトレジスタ８１の各段の出力２ビットはそれぞれＲＡＭ８０のアドレス端子に接続されている。【００３９】
ＲＡＭ８０には調整処理によって特定の相関係数と対応して予め算出されているデータが書き込まれる。図２に示したプリコーダ１２は、送信シンボル系列、シフトレジスタ３２の内容および相関係数の値が決まると出力データが決定される。従って、複数の相関係数について、それぞれを設定した場合における送信シンボル系列およびシフトレジスタ３２の内容の全ての組み合わせについて出力データを予め算出しておく。そして、相関係数が決定された場合に、その相関係数と対応する出力データをＲＡＭ８０に書き込むことにより、図２のプリコーダ１２と同一の出力が得られる。【００４０】
図７は、受信側コントローラ１８および送信側コントローラ１９が共働して実行される調整処理の内容を示すフローチャートである。Ｓ１０においては、例えば周知の１０Ｍあるいは１００Ｍイーサネット（登録商標）のプロトコルによって低速伝送チャネルを確立する。【００４１】
Ｓ１１においては、ケーブルにトレーニング信号を送出し、ケーブルのチャネル応答を取得する。Ｓ１２においては、チャネル応答に基づいて伝送路の長さを推定し、その長さ情報に基づいて相関係数テーブル２０を参照して相関係数を読み出す。そして相関係数をプリコーダ１２及び相関器１３に設定する。Ｓ１３においては、取得したチャネル応答の逆応答を計算し、算出した等化係数を等化器１４に設定する。Ｓ１４においては、高速データ伝送を開始する。【００４２】
Ｓ１５においては、所定のトレーニング周期が到来したか否かが判定され、判定結果が否定の場合にはＳ１５に移行するが、肯定の場合には１６Ｓに移行する。Ｓ１６においては、データ伝送を中断し、ケーブルにトレーニング信号を送出してケーブルのチャネル応答を取得する。Ｓ１７においては、チャネル応答の逆応答を計算し、等化器１４の等化係数を更新する。以上のような処理によって相関係数および等化係数の調整を行う。【００４３】
次に、Ｓ１２において参照する相関係数テーブル２０の内容であるケーブルのチャネル応答と対応した相関係数を算出する方法について説明する。算出処理はは以下のステップからなる。なお、ここでは図６のＲＡＭを使用したプリコーダを使用する場合について説明する。【００４４】
（１）回路実現条件、例えばＲＡＭのアドレスビット数、プリコーダ出力ビット数、相関信号のレベル数の上限（受信側Ａ／Ｄ変換器の精度）等を設定する。【００４５】
（２）ＲＡＭのアドレスビット数はプリコーダの帰還ビット数、プリコーダ内の遅延段数から決まるので、それらの複数個の組を定める。
（３）上記の各組について、それぞれ以下の処理を行い、複数組の相関係数を得る。まず、相関フィルターを下記数式１で表す。Ｔはシンボル周期である。【００４６】
【数１】
2007013361.tif 000002
【００４７】
（ａ）スペクトルを直流近傍に集中させる評価関数を下記数式２で表す。これはスペクトルのｎ次モーメントであり（ただし、nは偶数）、この値がが小さいほど伝送損失が小さい。【００４８】
【数２】
2007013361.tif 000003
【００４９】
（ｂ）レベル数を小さくする評価関数を下記数式３で表す。これはタップ係数のｎ次モーメントであり、タップ係数が後方に向かって単調に小さくなる傾向を持つとき、レベル数は小さくなる。【００５０】
【数３】
2007013361.tif 000004
【００５１】
（ｃ）ナイキスト周波数（1/(2T)Hz）近傍のスペクトルを小さくする評価関数を下記数式４で表す。信号のサンプリング位相によってナイキスト周波数のスペクトルが急峻に落ち込む場合がある。この評価関数の目的は等化器がこの落ち込みに対してインセンシティブにすることである。【００５２】
【数４】
2007013361.tif 000005
【００５３】
これらの評価関数の一次結合を下記数式５の総合評価関数とし、これを最小にするＣ1、Ｃ2、…を求める。【００５４】
【数５】
2007013361.tif 000006
【００５５】
この計算はＮ次連立一次方程式を求める問題に帰着する。α、β、γのそれぞれを適当な間隔で離散化し、すべての組み合わせについて最適な相関係数Ｃ1、Ｃ2、…を求める。
（４）求めた複数の相関係数を所定ビット（たとえば４ビット）に量子化し、プリコーダ＋相関器の処理を実行して、プリコーダ出力ビット数とレベル数が所定値以下に収まるもののみを抽出する。【００５６】
（５）残った相関係数について、それぞれ想定される複数のチャネル応答における誤り率をシミュレーションによって得る。この結果、回路実現条件のすべてを満たす複数の相関係数について、チャネル応答と誤り率の表が得られる。
（６）上記の表から、各チャネル応答について最も誤り率の小さい相関係数を選択する。【００５７】
以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。実施例においては、等化器を送信側に置く構成を開示したが、等化器を受信側、あるいは送信側と受信側の双方に機能分担して置くことも可能である。また、ハイブリッド回路を装備しない片方向通信にも適用可能である。
【図１】
2007013361.tif 000007
【図２】
2007013361.tif 000008
【図３】
2007013361.tif 000009
【図４】
2007013361.tif 000010
【図５】
2007013361.tif 000011
【図６】
2007013361.tif 000012
【図７】
2007013361.tif 000013
【国際調査報告】
2007013361.tif 000014
2007013361.tif 000015
2007013361.tif 000016