【手続補正書】
【提出日】平成19年6月29日(2007.6.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１ｐ型ウエル上に第１ゲート絶縁膜を介して形成されたコントロールゲートと、
一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記第１ｐ型ウエル上に形成された電荷蓄積層と、
前記コントロールゲートの前記一方の側壁に形成され、前記電荷蓄積層の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記電荷蓄積層の前記他部を介して前記第１ｐ型ウエルと電気的に分離されたメモリゲートと、
前記第１ｐ型ウエルの表面に形成され、一端が前記コントロールゲートの近傍に配置された第２導電型のドレイン領域と、
前記第１ｐ型ウエルの表面に形成され、一端が前記メモリゲートの近傍に配置された第２導電型のソース領域とを有するメモリセルを備えた不揮発性半導体記憶装置の製造方法であって、
（ａ）前記第１ｐ型ウエルの表面に前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上にアンドープドシリコン膜を形成する工程と、
（ｂ）前記アンドープドシリコン膜に不純物をイオン注入することによって、前記アンドープドシリコン膜をｎ型第１シリコン膜に変える工程と、
（ｃ）前記第１ｎ型シリコン膜および前記第１ゲート絶縁膜をパターニングすることによって、前記ｎ型第１シリコン膜からなる前記コントロールゲートを形成し、前記コントロールゲートの下部に前記第１ゲート絶縁膜を残す工程と、
（ｄ）前記第１ｐ型ウエルの表面と、前記コントロールゲートの側壁および上面とを覆うように第１絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜の上部にｎ型第２シリコン膜を形成した後、前記ｎ型第２シリコン膜をパターニングすることによって、前記コントロールゲートの一方の側壁に前記ｎ型第２シリコン膜からなる前記メモリゲートを形成する工程と、
（ｆ）前記メモリゲートと接していない領域の前記第１絶縁膜を除去することによって、一部が前記コントロールゲートの一方の側壁に配置されると共に、他部が前記第１ｐ型ウエル上に配置された前記第１絶縁膜からなる前記電荷蓄積層を形成する工程と、
（ｇ）前記第１ｐ型ウエルの表面に不純物をイオン注入することによって、一端が前記コントロールゲートの近傍に配置された前記第２導電型のドレイン領域と、一端が前記メモリゲートの近傍に配置された前記第２導電型のソース領域とを形成する工程、
とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記半導体基板の主面の第２ｐ型ウエル上に低耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の主面の第３ｐ型ウエル上に高耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の主面の第１ｎ型ウエル上に低耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の主面の第２ｎ型ウエル上に高耐圧ｐチャネル型ＭＩＳＦＥＴを形成する工程をさらに含み、
前記低耐圧ｎチャネル型ＭＩＳＦＥＴ、前記高耐圧ｎチャネル型ＭＩＳＦＥＴ、前記低耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記工程（ａ）で形成した前記アンドープドシリコン膜と同層のアンドープドシリコン膜に不純物をイオン注入することによって形成したシリコン膜で構成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記低耐圧ｎチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記アンドープドシリコン膜に不純物をイオン注入することによって形成したｎ型第２シリコン膜で構成し、前記低耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記アンドープドシリコン膜に不純物をイオン注入することによって形成したｐ型第１シリコン膜で構成することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記アンドープドシリコン膜に前記不純物を導入して前記ｐ型第１シリコン膜を形成する工程は、前記第１および第２ｎ型ウエルに不純物をイオン注入することによって、前記低耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｐチャネル型ＭＩＳＦＥＴのそれぞれのソース領域およびドレイン領域を形成する工程と同一工程であることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１および第２ｎ型ウエルに前記不純物をイオン注入する際、前記第１、第２および第３ｐ型ウエルの表面をイオン注入用のマスクで覆わないことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記コントロールゲートの高さは、前記コントロールゲートのゲート長よりも大であることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記工程（ｇ）で前記第１ｐ型ウエルの表面に前記不純物をイオン注入する際、前記第２ｐ型ウエルおよび前記第３ｐ型ウエルのそれぞれの表面に前記不純物をイオン注入することによって、前記低耐圧ｎチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｎチャネル型ＭＩＳＦＥＴのそれぞれのソース領域およびドレイン領域を形成することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記ドレイン領域に隣接した領域の前記第１ｐ型ウエルに、前記ドレイン領域よりも不純物濃度が低い第２導電型の第１エクステンション領域を形成する工程と、前記ソース領域に隣接した領域の前記第１ｐ型ウエルに、前記ソース領域よりも不純物濃度が低い第２導電型の第２エクステンション領域を形成する工程をさらに有し、
前記第１および第２エクステンション領域を形成するための不純物のイオン注入工程は、前記工程（ｆ）よりも後であることを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第１エクステンション領域を形成する工程と、前記第２エクステンション領域を形成する工程とは、別工程であることを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記電荷蓄積層は、２層の酸化シリコン膜に挟まれた窒化シリコン膜からなることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記メモリセルの書き込み動作は、前記電荷蓄積層にホットエレクトロンを注入することによって行い、前記メモリセルの消去動作は、前記電荷蓄積層にホットホールを注入することによって行うことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記ドレイン領域および前記ソース領域を形成するための不純物のイオン注入は、前記メモリゲートに注入された前記不純物の拡散距離が前記メモリゲートの最小膜厚を超えない注入エネルギーで行うことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第２ｐ型ウエルに前記低耐圧ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域よりも不純物濃度が低い第２導電型の第３エクステンション領域を形成する工程をさらに有し、前記第３エクステンション領域を形成する工程と、前記第１ｐ型ウエルに前記第１エクステンション領域を形成する工程とは、同一工程であることを特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】不揮発性半導体記憶装置の製造方法