(57)【要約】  ｐチャネルＭＯＳトランジスタは、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板中、前記ゲート電極直下のチャネル領域の両側に形成されたｐ型ソース領域およびｐ型ドレイン領域を含み、前記ゲート電極は、対向する1対の側壁面上に、それぞれ第1および第２の側壁絶縁膜を担持し、前記シリコン基板上は、前記第1および第２の側壁絶縁膜のそれぞれ外側に、前記ゲート電極の高さよりも高い、第１および第２のp型エピタキシャル領域を有し、前記第１および第２のｐ型エピタキシャル領域は、前記ゲート電極を前記第１および第２の側壁絶縁膜を介して覆う、引張り応力を蓄積した応力膜により、連続的に覆われている。
2007091316.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン基板中、前記ゲート電極直下のチャネル領域の両側に形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記ゲート電極は、対向する1対の側壁面上に、それぞれ第1および第２の側壁絶縁膜を担持し、
前記シリコン基板上は、前記第1および第２の側壁絶縁膜のそれぞれ外側に、前記ゲート電極の高さよりも高い、第１および第２のp型エピタキシャル領域を有し、
前記第１および第２のｐ型エピタキシャル領域は、前記ゲート電極を、前記第１および第２の側壁絶縁膜を介して覆う、引張り応力を蓄積した応力膜により、連続的に覆われているｐチャネルＭＯＳトランジスタ。
【請求項２】
前記第１および第２のp型エピタキシャル領域は、Ｓｉ層よりなる請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項３】
前記第１および第２のｐ型エピタキシャル領域は、ＳｉＧｅ混晶層よりなる請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項４】
前記第１および第２のｐ型エピタキシャル領域は、それぞれ前記シリコン基板中、前記第1および第２の側壁絶縁膜の外側にそれぞれ形成された第1および第２の凹部から、前記シリコン基板に対して垂直方向に、成長している請求項３記載のｐチャネルＭＯＳトランジスタ。
【請求項５】
前記第1および第２の凹部は、相対向するそれぞれの側壁面が結晶面により画成されており、前記相対向する側壁面は、前記第１の凹部と前記第２の凹部の間隔が、前記シリコン基板とゲート絶縁膜との界面から下方に向かって増大するように、互いに傾斜している請求項４記載のｐチャネルＭＯＳトランジスタ。
【請求項６】
前記応力膜は、シリコン窒化膜よりなり、０．４〜４．０ＧＰａの引張り応力を蓄積している請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項７】
第１の素子領域と第２の素子領域を形成されたシリコン基板と、
前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体装置であって、
前記ｎチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の素子領域に、第１のゲート絶縁膜を介して形成された、互いに対向する第１および第２の側壁面で画成された第１のゲート電極と、前記シリコン基板中、前記第１の素子領域において前記第１のゲート電極の前記第１および第２の側壁面外側にそれぞれ形成された第１および第２のｎ型拡散領域と、前記第１のゲート電極の前記第１および第２の側壁面にそれぞれ担持された第１および第２の側壁絶縁膜と、前記素子領域中、前記第１の側壁絶縁膜の外側において前記シリコン基板に形成された第３のｎ型拡散領域と、前記素子領域中、前記第２の側壁絶縁膜の外側において前記シリコン基板に形成された第４のｎ型拡散領域と、よりなり、
前記pチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第２の素子領域に、第２のゲート絶縁膜を介して形成された、互いに対向する第３および第４の側壁面で画成された第２のゲート電極と、前記シリコン基板中、前記第2の素子領域において前記第２のゲート電極の、前記第３および第４の側壁面外側にそれぞれ形成された第１および第２のｐ型拡散領域と、前記第２のゲート電極の前記第３および第４の側壁面にそれぞれ担持された第３および第４の側壁絶縁膜と、前記素子領域中、前記第３の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第１のｐ型エピタキシャル領域と、前記第２の素子領域中、前記第４の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第２のｐ型エピタキシャル領域と、よりなり、
前記シリコン基板上には、前記第１および第２の素子領域にわたり、引張り応力を蓄積した応力膜が、前記第１の素子領域においては前記第３および第４の拡散領域表面および前記第１および第２の側壁絶縁膜を覆うように、また前記第２の素子領域においては、前記第３および第４の側壁絶縁膜、および前記第１および第２のｐ型エピタキシャル領域を覆うように、連続して形成されている半導体装置。
【請求項８】
前記第１および第２のｐ型エピタキシャル領域は、ＳｉＧｅ混晶層よりなる請求項７記載の半導体装置。
【請求項９】
第１の素子領域と第２の素子領域を形成されたシリコン基板と、
前記第１の素子領域に形成されたｐチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成されたｎチャネルＭＯＳトランジスタとよりなる半導体装置であって、
前記ｐチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の素子領域に、第１のゲート絶縁膜を介して形成された、互いに対向する第１および第２の側壁面で画成された第１のゲート電極と、前記シリコン基板中、前記第１の素子領域において前記第１のゲート電極の前記第１および第２の側壁面外側にそれぞれ形成された第１および第２のｐ型拡散領域と、前記第１のゲート電極の前記第１および第２の側壁面にそれぞれ担持された第１および第２の側壁絶縁膜と、前記素子領域中、前記第１の側壁絶縁膜の外側において前記シリコン基板に形成された第３のｎ型拡散領域と、前記素子領域中、前記第２の側壁絶縁膜の外側において前記シリコン基板に形成された第４のｐ型拡散領域と、よりなり、
前記ｎチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第２の素子領域に、第２のゲート絶縁膜を介して形成された、互いに対向する第３および第４の側壁面で画成された第２のゲート電極と、前記シリコン基板中、前記第2の素子領域において前記第２のゲート電極の、前記第３および第４の側壁面外側にそれぞれ形成された第１および第２のｎ型拡散領域と、前記第２のゲート電極の前記第３および第４の側壁面にそれぞれ担持された第３および第４の側壁絶縁膜と、前記素子領域中、前記第３の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第１のｎ型エピタキシャル領域と、前記第２の素子領域中、前記第４の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第２のｎ型エピタキシャル領域と、よりなり、
前記シリコン基板上には、前記第１および第２の素子領域にわたり、圧縮応力を蓄積した応力膜が、前記第１の素子領域においては前記第３および第４の拡散領域表面および前記第１および第２の側壁絶縁膜を覆うように、また前記第２の素子領域においては、前記第３および第４の側壁絶縁膜、および前記第１および第２のｎ型エピタキシャル領域を覆うように、連続して形成されている半導体装置。
【請求項１０】
前記第１および第２のエピタキシャル領域は、Ｓｉよりなる請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させたｐチャネルＭＯＳトランジスタ、およびかかるｐチャネルＭＯＳトランジスタを含む半導体集積回路装置に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１Ａおよび１Ｂは、非特許文献７による、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタにおいて動作速度の向上をもたらす理想的な応力分布を示す。【０００５】
図１Ａを参照するに、ｎチャネルＭＯＳトランジスタでは、素子領域１Nを横断してｎ型ポリシリコンゲート電極３Nが形成されており、前記素子領域１Nは、前記ポリシリコンゲート電極３Nにより、ｎ型ソース領域Ｓとｎ型ドレイン領域Ｄに分割されている。【０００６】
同様に図１Ｂのｐ型ＭＯＳトランジスタでは、素子領域１Ｐを横断してｐ型ポリシリコンゲート電極３Ｐが形成されており、前記素子領域１Ｐは、前記ポリシリコンゲート電極３Ｐにより、ｐ型ソース領域Ｓとｐ型ドレイン領域Ｄに分割されている。【０００７】
図１ＡのｎチャネルＭＯＳトランジスタでは、ゲート幅方向およびゲート長方向に引張り応力を印加した場合（面内引張り応力）、前記ゲート電極３Ｎ直下のチャネル領域における電子の移動度が増大し、トランジスタ動作速度が向上するのに対し、図１ＢのｐチャネルＭＯＳトランジスタでは、ゲート幅方向には引張り応力を、ゲート長方向には圧縮応力を印加した場合（一軸性圧縮応力）、前記ゲート電極３Ｐ直下のチャネル領域におけるホールの移動度が増大し、トランジスタの動作速度が向上するのが知られている。【０００８】
ｎチャネルＭＯＳトランジスタにおいて図１Ａのようなゲート長方向に作用する引張り応力をチャネル領域直下に誘起するため、従来、図２Ａに示す構成が提案されている。【０００９】
図２Ａを参照するに、シリコン基板１上に画成された素子領域１Ｎ上には、ゲート絶縁膜２Ｎを介してｎ＋型ポリシリコンゲート電極３Ｎが形成されており、前記シリコン基板１中、前記素子領域１Ｎに対応する部分には、前記ポリシリコンゲート電極３Ｎのそれぞれの側にｎ型ソースエクステンション領域１ａＮおよびｎ型ドレインエクステンション領域１ｂＮが形成されている。【００１０】
また前記ゲート電極３Ｎの両側壁面上には、側壁酸化膜４ｏＮを介してＳｉＮ膜よりなる側壁絶縁膜４ｎＮが形成されており、前記シリコン基板１中、前記素子領域１Ｎの前記側壁絶縁膜４ｎＮよりも外側の部分には、ｎ＋型のソース領域１ｃＮおよびｎ＋型のドレイン領域１ｄＮが形成されている。【００１１】
前記ｎ＋型ソース領域１ｃＮおよびドレイン領域１ｄＮ、さらに前記ｎ＋型ゲート電極５ＧＮ上には、それぞれシリサイド膜５ＳＮ，５ＤＮ，５ＧＮが形成されており、さらに前記シリコン基板１上には、前記シリサイド膜５ＳＮ，５ＤＮ，５ＧＮおよび前記側壁絶縁膜４ｎＮを連続して覆うように、引張り応力を蓄積したＳｉＮ膜６Ｎが形成されている。【００１２】
かかるＳｉＮ膜６Ｎの引張り応力の作用により、前記ゲート電極５ＧＮは、前記シリコン基板１に向かって、基板面に垂直方向に付勢され、その結果、前記ゲート電極５ＧＮ直下のチャネル領域に、前記図１Ａにおいてゲート長方向に引張り応力が印加された場合と同様な歪みが誘起される。【００１３】
一方、ｐチャネルＭＯＳトランジスタにおいて図１Ｂのようなゲート長方向に作用する圧縮応力をチャネル領域直下に誘起するため、従来、図２Ｂに示す構成が提案されている（非特許文献６）。【００１４】
図２Ｂを参照するに、シリコン基板１上に画成された素子領域１Ｐ上には、ゲート絶縁膜２Ｐを介してｐ＋型ポリシリコンゲート電極３Ｐが形成されており、前記シリコン基板１中、前記素子領域１Ｐに対応する部分には、前記ポリシリコンゲート電極３Ｐのそれぞれの側にｐ型ソースエクステンション領域１ａＰおよびｎ型ドレインエクステンション領域１ｂＰが形成されている。【００１５】
また前記ゲート電極３Ｐの両側壁面上には、側壁酸化膜４ｏＰを介してＳｉＮ膜よりなる側壁絶縁膜４ｎＰが形成されており、前記シリコン基板１中、前記素子領域１Ｐの前記側壁絶縁膜４ｎＰよりも外側の部分には、ｐ＋型のソース領域１ｃＰおよびｐ＋型のドレイン領域１ｄＰが形成されている。【００１６】
前記ｐ＋型ソース領域１ｃＰおよびドレイン領域１ｄＰ、さらに前記ｐ＋型ゲート電極５ＧＰ上には、それぞれシリサイド膜５ＳＰ，５ＤＰ，５ＧＰが形成されており、さらに前記シリコン基板１上には、前記シリサイド膜５ＳＰ，５ＤＰ，５ＧＰおよび前記側壁絶縁膜４ｎＰを連続して覆うように、圧縮応力を蓄積したＳｉＮ膜６Ｐが形成されている。【００１７】
かかるＳｉＮ膜６Ｐの圧縮応力の作用により、前記ゲート電極５ＧＰは、前記シリコン基板１から離間するように、基板面に垂直方向に付勢され、その結果、前記ゲート電極５ＧＰ直下のチャネル領域に、前記図１Ｂにおいてゲート長方向に圧縮応力が印加された場合と同様な歪みが誘起される。【００１８】
しかし、このようなｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを同一基板上に形成して例えばＣＭＯＳ素子を形成しようとすると、図２Ａおよび図２Ｂの構成では、引張り応力膜６Ｎおよび圧縮応力膜６Ｐを別々に形成する必要があり、工程が複雑になる問題点を有している。
【特許文献１】特開２００３−８６７０８号公報
【特許文献２】WO２００２／０４３１５１号公報
【非特許文献１】Shimizu. A., et al. IEDM Tech. Dig. p.433, 2001
【非特許文献２】Nakahara, Y., et al. IEDM Tech. Dig. p.281, 2003
【非特許文献３】Chen, C., et al., 2004 Symposium on VLSI Technology Digest of Technical Papers, pp.56-57
【非特許文献４】Ghani, T., et al., IEDM2003, 978-980, June 10, 2003
【非特許文献５】Ota, K., IEDM Tech. Dig. p.27, 2003
【非特許文献６】Pidin, S., et al., IEDM Tech. Dig. p.213, 2004
【非特許文献７】Ota,K., et al., 2005Symposium on VLSI Technology Digest OF Technial Papers pp.138-139
【課題を解決するための手段】
【００１９】
一の側面によれば本発明は、シリコン基板と、前記シリコン基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板中、前記ゲート電極直下のチャネル領域の両側に形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、前記ゲート電極は、対向する1対の側壁面上に、それぞれ第1および第２の側壁絶縁膜を担持し、前記シリコン基板上は、前記第1および第２の側壁絶縁膜のそれぞれ外側に、前記ゲート電極の高さよりも高い、第１および第２のp型エピタキシャル領域を有し、前記第１および第２のｐ型エピタキシャル領域は、前記ゲート電極を、前記第１および第２の側壁絶縁膜を介して覆う、引張り応力を蓄積した応力膜により、連続的に覆われているｐチャネルＭＯＳトランジスタを提供する。【００２０】
他の課題によれば本発明は、第１の素子領域と第２の素子領域を形成されたシリコン基板と、前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、前記ｎチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の素子領域に、第１のゲート絶縁膜を介して形成された、互いに対向する第１および第２の側壁面で画成された第１のゲート電極と、前記シリコン基板中、前記第１の素子領域において前記第１のゲート電極の前記第１および第２の側壁面外側にそれぞれ形成された第１および第２のｎ型拡散領域と、前記第１のゲート電極の前記第１および第２の側壁面にそれぞれ担持された第１および第２の側壁絶縁膜と、前記素子領域中、前記第１の側壁絶縁膜の外側において前記シリコン基板に形成された第３のｎ型拡散領域と、前記素子領域中、前記第２の側壁絶縁膜の外側において前記シリコン基板に形成された第４のｎ型拡散領域と、よりなり、前記pチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第２の素子領域に、第２のゲート絶縁膜を介して形成された、互いに対向する第３および第４の側壁面で画成された第２のゲート電極と、前記シリコン基板中、前記第2の素子領域において前記第２のゲート電極の、前記第３および第４の側壁面外側にそれぞれ形成された第１および第２のｐ型拡散領域と、前記第２のゲート電極の前記第３および第４の側壁面にそれぞれ担持された第３および第４の側壁絶縁膜と、前記素子領域中、前記第３の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第１のｐ型エピタキシャル領域と、前記第２の素子領域中、前記第４の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第２のｐ型エピタキシャル領域と、よりなり、前記シリコン基板上には、前記第１および第２の素子領域にわたり、引張り応力を蓄積した応力膜が、前記第１の素子領域においては前記第３および第４の拡散領域表面および前記第１および第２の側壁絶縁膜を覆うように、また前記第２の素子領域においては、前記第３および第４の側壁絶縁膜、および前記第１および第２のｐ型エピタキシャル層を覆うように、連続して形成されている半導体集積回路装置を提供する。【００２１】
他の側面によれば本発明は、第１の素子領域と第２の素子領域を形成されたシリコン基板と、前記第１の素子領域に形成されたｐチャネルＭＯＳトランジスタと、前記第２の素子領域に形成されたｎチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、前記ｐチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の素子領域に、第１のゲート絶縁膜を介して形成された、互いに対向する第１および第２の側壁面で画成された第１のゲート電極と、前記シリコン基板中、前記第１の素子領域において前記第１のゲート電極の前記第１および第２の側壁面外側にそれぞれ形成された第１および第２のｐ型拡散領域と、前記第１のゲート電極の前記第１および第２の側壁面にそれぞれ担持された第１および第２の側壁絶縁膜と、前記素子領域中、前記第１の側壁絶縁膜の外側において前記シリコン基板に形成された第３のｎ型拡散領域と、前記素子領域中、前記第２の側壁絶縁膜の外側において前記シリコン基板に形成された第４のｐ型拡散領域と、よりなり、前記ｎチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第２の素子領域に、第２のゲート絶縁膜を介して形成された、互いに対向する第３および第４の側壁面で画成された第２のゲート電極と、前記シリコン基板中、前記第2の素子領域において前記第２のゲート電極の、前記第３および第４の側壁面外側にそれぞれ形成された第１および第２のｎ型拡散領域と、前記第２のゲート電極の前記第３および第４の側壁面にそれぞれ担持された第３および第４の側壁絶縁膜と、前記素子領域中、前記第３の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第１のｎ型エピタキシャル領域と、前記第２の素子領域中、前記第４の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第２のｎ型エピタキシャル領域と、よりなり、前記シリコン基板上には、前記第１および第２の素子領域にわたり、圧縮応力を蓄積した応力膜が、前記第１の素子領域においては前記第３および第４の拡散領域表面および前記第１および第２の側壁絶縁膜を覆うように、また前記第２の素子領域においては、前記第３および第４の側壁絶縁膜、および前記第１および第２のｎ型エピタキシャル層を覆うように、連続して形成されている半導体集積回路装置を提供する。
【発明の効果】
【００２２】
本発明によれば、ｐチャネルＭＯＳトランジスタのチャネル領域に、引張り応力を有する応力膜を使って、ゲート長方向に作用する一軸性圧縮応力を誘起することができ、チャネル領域におけるホールの移動度を向上させることが可能となる。またＣＭＯＳ素子など、同一基板上にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが形成された半導体集積回路装置において、単一の応力膜を使って、ｐチャネルＭＯＳトランジスタにおいてはチャネルにおけるホールの移動度を向上させることができ、またｎチャネルＭＯＳトランジスタにおいては、チャネルにおける電子の移動度を向上させることが可能となる。
【図面の簡単な説明】
【００２３】
【図１Ａ】応力印加ｎチャネルＭＯＳトランジスタの原理を説明する図である。
【図１Ｂ】応力印加ｐチャネルＭＯＳトランジスタの原理を説明する図である。
【図２Ａ】本発明の関連技術による応力印加ｎチャネルＭＯＳトランジスタの構成を示す図である。
【図２Ｂ】本発明の関連技術による応力印加ｐチャネルＭＯＳトランジスタの構成を示す図である。
【図３】本発明の第１の実施形態によるｐチャネルＭＯＳトランジスタの構成を示す図である。
【図４Ａ】図３のｐチャネルＭＯＳトランジスタの製造工程を示す図（その１）である。
【図４Ｂ】図３のｐチャネルＭＯＳトランジスタの製造工程を示す図（その２）である。
【図４Ｃ】図３のｐチャネルＭＯＳトランジスタの製造工程を示す図（その３）である。
【図４Ｄ】図３のｐチャネルＭＯＳトランジスタの製造工程を示す図（その４）である。
【図５】図３のｐチャネルＭＯＳトランジスタの一変形例を示す図である。
【図６】本発明の第２の実施形態によるｐチャネルＭＯＳトランジスタの構成を示す図である。
【図７Ａ】図６のｐチャネルＭＯＳトランジスタの製造工程を示す図（その１）である。
【図７Ｂ】図６のｐチャネルＭＯＳトランジスタの製造工程を示す図（その２）である。
【図８】本発明の第３の実施形態による半導体集積回路装置の構成を示す図である。
【図９】本発明の第４の実施形態による半導体集積回路装置の構成を示す図である。
【符号の説明】
【００２４】
１，２１  シリコン基板
１ａＮ，８１ａＮ  ｎ型ソースエクステンション領域
１ｂＮ，８１ｂＮ  ｎ型ドレインエクステンション領域
１ｃＮ，８１ｃＮ，８１ｄＮ  ｎ型ソース領域
１ｄＮ  ｎ型ドレイン領域
１ａＰ，２１ａ，８１ａＰ  ｐ型ソースエクステンション領域
１ｂＰ，２１ｂ，８１ｂＰ  ｐ型ドレインエクステンション領域
１ｃＰ  ｐ型ソース領域
１ｄＰ  ｐ型ドレイン領域
１Ｎ，１Ｐ，２１Ａ  素子領域
２Ｎ，２Ｐ２，２２  ゲート絶縁膜
３Ｎ，３Ｐ，２３，８３Ｎ，８３Ｐゲート電極
４ｎＮ，４ｎＰ，２４Ａ，２４Ｂ，８４ｎＮＡ，８４ｎＮＢ，８４ｎＰＡ，８４ｎＰＢ  側壁絶縁膜
４ｏＮ，４ｏＰ，８４ｏＮＡ，８４ｏＮＢ，８４ｏＰＡ，８４ｏＰＢ  側壁酸化膜
５ＧＮ，５ＳＮ，５ＤＮ，２３ｇ，２１ｓ，２１ｄ，４１ｓ，４１ｄ，６１ｓ，６１ｄ、８５ｇＮ，８５ｇＰ，８５ｓＮ，８５ｄＮ，８５ｓＰ，８５ｄＰ  シリサイド膜
６Ｎ，２５，８６  引張り応力膜
６Ｐ，１０６  圧縮応力膜
２０，４０，６０，８０Ｂ，１００Ｂ  ｐチャネルＭＯＳトランジスタ
２１Ｉ  素子分離領域
２１Ｓ，２１Ｄ  再成長ｐ型Ｓｉエピタキシャル領域
２１Ｔａ，２１Ｔｂ，８１ＴａＰ，８１ＴｂＰ  溝部
２３Ｍ  酸化膜ハードマスクパターン
４１Ｓ，４１Ｄ，６１Ｓ，６１Ｄ，８１ＳＰ，８１ＤＰ  再成長ｐ型ＳｉＧｅエピタキシャル領域
８０  半導体集積回路装置
８０Ａ，１００Ａ  ｎチャネルＭＯＳトランジスタ
８１ＳＮ，８１ＤＮ  再成長ｎ型Ｓｉエピタキシャル領域
【発明を実施するための最良の形態】
【００２５】
［第１の実施形態］
図３は、本発明の第１の実施形態によるｐチャネルＭＯＳトランジスタ２０の構成を示す。【００２６】
図３を参照するに、ＭＯＳトランジスタ２０はシリコン基板２１上にＳＴＩ型素子分離構造２１Ｉにより画成された素子領域２１Ａ上に形成されており、典型的にはＳｉＯＮなどよりなるゲート絶縁膜２２と、前記ゲート絶縁膜２２上に形成された、ゲート長が例えば３０ｎｍで高さが３０〜１２０ｎｍのｐ＋型ポリシリコンゲート電極２３とを含み、前記素子領域２１Ａにおいてはシリコン基板２１中、前記ゲート電極２３の第１および第２の側に、ｐ型のソースおよびドレインエクステンション領域２１ａ，２１ｂが形成されている。【００２７】
さらに前記ゲート電極２３の第１および第２の側壁面上には、側壁酸化膜２４Ｏｘを介して、ＳｉＮよりなる一対の側壁絶縁膜２４Ａ，２４Ｂが形成されており、前記シリコン基板上には、前記素子領域２１Ａ中、前記側壁絶縁膜２４Ａ，２４Ｂのそれぞれ外側に、Ｓｉのエピタキシャル層よりなるＳｉ領域２１Ｓおよび２１Ｄが、前記ゲート電極２３の高さよりも高く、例えば４０〜１５０ｎｍの高さに形成されている。前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄはいずれもｐ+型にドープされており、前記ｐチャネルＭＯＳトランジスタ２０のそれぞれソースおよびドレイン領域として機能する。前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄ上にはＮｉＳｉあるいはＣｏＳｉ2よりなる低抵抗シリサイド層２１ｓ，２１ｄがそれぞれ形成されており、また同様な低抵抗シリサイド層２３ｇが、前記ポリシリコンゲート電極２３上に形成されている。【００２８】
さて、図３のｐチャネルＭＯＳトランジスタ２０では、前記シリコン基板２１上に、前記Ｓｉエピタキシャル層２１Ｓおよび２１Ｄを覆うように、典型的には ０．４〜４．０GＰａの引張り応力を蓄積したＳｉＮ膜２５が形成されており、その際、前記ＳｉＮ膜２５は、前記ゲート電極２３を、側壁絶縁膜２４Ａ，２４Ｂを介して連続的に覆っている。【００２９】
かかる構成によれば、前記ＳｉＮ応力膜２５は、前記Ｓｉエピタキシャル層２１Ｓおよび２１Ｄを覆う部分において、前記ゲート電極２３を前記側壁絶縁膜２４Ａ，２４Ｂを介して基板表面から上方に引き上げるように作用し、その結果、引張り応力膜を使いながら、圧縮応力膜を使った前記図２Ｂと同様な一軸性圧縮応力を、前記ゲート電極２３直下のチャネル領域に誘起することが可能となる。【００３０】
図４Ａ〜４Ｄは、図３のｐチャネルＭＯＳトランジスタの製造工程を示す。【００３１】
図４Ａを参照するに、前記シリコン基板２１上には、前記素子分離構造２１Ｉにより素子領域２１Ａが形成された後、ゲート絶縁膜２２となるＳｉＯＮ膜を介してポリシリコン膜が３０〜１２０の膜厚に堆積され、さらに前記ポリシリコン膜を、シリコン酸化膜２３Ｍをハードマスクにパターニングすることにより、ゲート電極２３が形成されている。【００３２】
次に図４Ｂの工程において、前記ポリシリコンゲート電極２３をマスクに、前記シリコン基板２１中にｐ型不純物元素、例えばＢをイオン注入により導入し、前記ゲート電極２３の第１および第２の側に、ソースエクステンション領域およびドレインエクステンション領域となるｐ型拡散領域２１ａ，２１ｂを形成する。【００３３】
さらに図４Ｂの工程では、前記拡散領域２１ａ，２１ｂの形成の後、前記ゲート電極２３のそれぞれの側壁面をＣＶＤ酸化膜よりなる側壁酸化膜２４Ｏｘで覆い、さらにその外側に、ＳｉＮ側壁絶縁膜２４Ａ，２４Ｂを形成する。その際、図４Ｂの工程では、前記シリコン酸化膜よりなるハードマスクパターン２３Ｍを、前記ゲート電極２３上に残しておく。【００３４】
次に図４Ｃの工程において、図２１Ｂの構造が減圧ＣＶＤ装置に導入され、４００〜５５０℃の基板温度においてシラン（ＳｉＨ４）ガスを１〜１０Ｐａの分圧で、１〜１０Ｐａの分圧の塩化水素（ＨＣｌ）ガスと共に供給することにより、前記シリコン基板２１上、前記素子領域２１Ａ中の前記側壁絶縁膜２４Ａ，２４Ｂの外側の領域に、前記Ｓｉエピタキシャル層２１Ｓおよび２１Ｄが、前記ゲート電極２３の高さを超えた、典型的には４０〜１５０の高さに、エピタキシャルに形成される。その際本実施形態では、ジボラン（Ｂ2Ｈ6）ガスを１×１０-4〜１×１０-2Ｐａの分圧で添加し、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄをｐ+型にドープする。【００３５】
次に図４Ｄの工程において、前記ハードマスクパターン２３Ｍを除去し、さらにサリサイド法により、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄ上にシリサイド層２１ｓ、２１ｄがそれぞれ形成され、同時にシリサイド層２１ｇが前記ポリシリコンゲート電極２３上に形成される。【００３６】
さらにこのようにして得られた図４Ｄの構造上に、ＳｉＮ膜２５を、プラズマＣＶＤ法により、０．４〜４．０GＰａの引張り応力を蓄積するように、３０〜１００ｎｍの膜厚に堆積し、前記図３の構造を得る。【００３７】
かかる構成によれば、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄを成長させる際に、ゲート電極２３のみをハードマスクパターン２３Ｍでマスクするだけで、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄが所望の、前記側壁絶縁膜２４Ａ，２４Ｂの外側領域に選択的に成長させることが可能となる。また、同時に前記シリコン基板２１上にｎチャネルＭＯＳトランジスタが形成されている場合には、図４Ｄの工程を実行する際に、ｎチャネルＭＯＳトランジスタをシリコン酸化膜よりなるマスクパターンで覆っておけばよい。【００３８】
図５は、図３の実施形態の一変形例によるＭＯＳトランジスタ４０の構成を示す。ただし図５中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００３９】
図５を参照するに、本実施形態では、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄの代わりにＧｅを０〜２０原子％の濃度で含むＳｉＧｅ混晶層４１Ｓ，４１Ｄが前記シリコン基板２１上にエピタキシャルに形成されている。【００４０】
このようなＳｉＧｅ混晶層４１Ｓ，４１Ｄは、前記４Ｃの工程において、ＧｅＨ４ガスを、０.１〜１０Ｐａの分圧で添加することにより、形成できる。
［第２の実施形態］
図６は、本発明の第２の実施形態によるｐチャネルＭＯＳトランジスタ６０の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。【００４１】
図６を参照するに、前記シリコン基板２１上には、前記側壁絶縁膜２４Ａ，２４Ｂの外側領域に対応して、Ｓｉの結晶面で側壁面および底面が画成された溝部２１Ｔａおよび２１Ｔｂがそれぞれ形成されており、前記溝部２１Ｔａ，２１Ｔｂを充填するように、０〜２０原子％の濃度のＧｅを含むｐ+型のＳｉＧｅ混晶領域６１Ｓ，６１Ｄがエピタキシャルに形成されている。また図６の構成では、前記ＳｉＧｅ混晶領域６１Ｓ，６１Ｄのぞれぞれの頂部に、シリサイド層６１ｓ，６１ｄが形成されている。【００４２】
前記シリコン基板２１上には、前記ＳｉＧｅ混晶領域6１Ｓ，６１Ｄおよび前記側壁絶縁膜２４Ａ，２４Ｂを連続して覆うように、先に説明した引張り応力を蓄積したＳｉＮ膜２５が連続的に形成されている。【００４３】
かかる構造では、前記ＳｉＧｅ混晶層領域６１Ｓ，６１Ｄは、シリコン基板２１を構成するＳｉ結晶に対する格子定数差のため、基板２１に対して垂直方向に延伸するように歪み、これに伴って、前記ゲート電極２３直下のチャネル領域においても、前記シリコン基板２１を構成するＳｉ結晶が上方に延伸するように歪む。【００４４】
このようなチャネル領域におけるＳｉ結晶の歪みは、ゲート長方向に圧縮応力を印加された場合に生じるのと等価であり、先に図１Ｂで説明したように、ｐチャネルＭＯＳトランジスタ６０では、チャネル領域におけるホールの移動度が向上する。【００４５】
図６の構成では、さらに前記ゲート電極２３に前記引張り応力膜２５により、前記側壁絶縁膜２４Ａ，２４Ｂを介してチャネル領域を上方に引っ張る応力が印加されるため、上記ホール移動度の向上効果がさらに増大する。【００４６】
図７Ａ，7Ｂは、前記図６のｐチャネルＭＯＳトランジスタ６０の製造工程を示す図である。【００４７】
図７Ａを参照するに、前記シリコン基板２１上には前記側壁絶縁膜２４Ａ，２４Ｂのそれぞれの外側領域に、ドライエッチングおよびウェットエッチングを併用して、前記溝部２１Ｔａ，２１Ｔｂが形成される。図示の例では、前記溝部２１Ｔａ，２１Ｔｂは、底面および側壁面がＳｉの結晶面で画成されており、前記溝部２１Ｔａ，２１Ｔｂの相対向ずる一対の側壁面は、前記一対の側壁面の間の距離が、前記シリコン基板２１とゲート絶縁膜２２との界面から下方に向かって増大するような角度で形成されている。【００４８】
また図７Ａの工程では、前記ゲート電極２３上にシリコン酸化膜よりなるエッチングマスクパターン２３Ｍが形成されている。【００４９】
さらに図７Ｂの工程において、図７Ａの構造上に、前記溝部２１Ｔａ，２１Ｔｂを充填するように、ＳｉＧｅ混晶層領域６１Ｓ，６１Ｄが、シランガス，ゲルマンガスを原料ガスとして使い、Ｂ2Ｈ6ガスをドーパントガスとして加えて実行する減圧ＣＶＤ法により、形成される。【００５０】
より具体的には、図７Ｂの減圧ＣＶＤ工程は、４００〜５５０℃の基板温度においてシラン（ＳｉＨ4）ガスを１〜１０Ｐａの分圧で、またゲルマン（ＧｅＨ４）ガスを１〜１０Ｐａの分圧で、１〜１０Ｐａの分圧の塩化水素（ＨＣｌ）ガスおよび１×１０-4〜１×１０-2Ｐａの分圧のジボラン（Ｂ2Ｈ6）ガスと共に供給することにより実行される。【００５１】
さらに前記シリコン酸化膜パターン２３Ｍをエッチングにより除去した後、このようにして形成されたＳｉＧｅ混晶層領域６１Ｓ，６１Ｄおよびゲート電極２３上にシリサイド領域６１ｓ、６１ｄおよび２３ｇをそれぞれ形成し、さらにその上に前記ＳｉＮ応力膜２５をプラズマＣＶＤ法により形成することにより、図６の構造が得られる。
［第３の実施形態］
図８は、本発明の第３の実施形態による半導体集積回路装置８０の構成を示す
図８を参照するに、半導体集積回路装置８０は、ＳＴＩ構造の素子分離領域８１Ｉにより素子領域８１Ａおよび８１Ｂを画成されたシリコン基板８１上に形成されており、前記素子領域８１Ａにはｎ+型ポリシリコンよりなるゲート電極８３Ｎを有するｎチャネルＭＯＳトランジスタ８０Ｎが、また前記素子領域８１Ｂにはｐ+型ポリシリコンよりなるゲート電極８３Ｐを有するｐチャネルＭＯＳトランジスタ８０Ｐが形成されている。【００５２】
前記素子領域８１Ａにおいては、前記ゲート電極８３ＮはＳｉＯＮ膜よりなるゲート絶縁膜８２Ｎを介して形成されており、前記シリコン基板８１中、前記ゲート電極８３Ｎの第１および第２の側には、ｎ型のソースエクステンション領域８１ａＮおよびドレインエクステンション領域８１ｂＮが形成される。【００５３】
また前記ゲート電極８３Ｎのそれぞれの側壁面には、側壁酸化膜８４ｏＮＡおよび８４ｏＮＢを介して、ＳｉＮよりなる側壁絶縁膜８４ｎＮＡおよび８４ｎＮＢが形成され、前記シリコン基板８１中には、前記側壁絶縁膜8４ｎＮＡ，8４ｎＮＢのそれぞれ外側に、ｎ+型のソース拡散領域８１ｃＮおよびドレイン拡散領域８１ｄＮが形成されている。【００５４】
また前記ポリシリコンゲート電極８３Ｎ上にはシリサイド層８５ｇＮが形成され、前記ソースおよびドレイン領域８１ｃＮおよび８１ｄＮ上には、シリサイド層８５ｓＮ，８５ｄＮがそれぞれ形成されている。【００５５】
一方、前記素子領域８１Ｂにおいては、前記ゲート電極８３ＰはＳｉＯＮ膜よりなるゲート絶縁膜８２Ｐを介して形成されており、前記シリコン基板８１中、前記ゲート電極８３Ｐの第１および第２の側には、ｐ型のソースエクステンション領域８１ａＰおよびドレインエクステンション領域８１ｂＰが形成される。【００５６】
また前記ゲート電極８３Ｐのそれぞれの側壁面には、側壁酸化膜８４ｏＰＡおよび８４ｏＰＢを介して、ＳｉＮよりなる側壁絶縁膜８４ｎＰＡおよび８４ｎＰＢが形成されている。【００５７】
また前記シリコン基板８１中には、前記側壁絶縁膜8４ｎＰＡ，8４ｎＰＢのそれぞれ外側に、溝部８１ＴａＰおよび８１ＴｂＰが、前記溝部２１Ｔａ，２１Ｔｂに対応して形成され、前記溝部８１Ｔａ，８１Ｔｂは、ｐ+型にドープされたＳｉＧｅ混晶よりなるエピタキシャル領域８１ＳＰ，８１ＤＰにより充填されている。その際、前記エピタキシャル領域８１ＳＰおよび８１ＤＰは、前記ゲート電極８３Ｐよりも高く、好ましくは前記ゲート電極８３Ｐの高さの２倍以上の高さに形成され、前記ｐチャネルＭＯＳトランジスタ８０Ｂのそれぞれソースおよびドレイン領域として機能する。【００５８】
また前記ポリシリコンゲート電極８３Ｐ上にはシリサイド層８５ｇＰが形成され、前記ソースおよびドレイン領域８１ＳＰおよび８１ＤＰ上には、シリサイド層８５ｓＰ，８５ｄＰがそれぞれ形成されている。【００５９】
さらに図８の半導体集積回路装置８０では、前記シリコン基板８１上に、前記素子領域８１Ａおよび８１Ｂを連続して覆うように、膜中に０．４〜４．０ＧＰａの引張り応力を蓄積したＳｉＮ膜よりなる応力膜８６が、前記素子領域８１Ａにおいては前記素子分離領域８１Ｉおよび前記ゲート電極８３Ｎを、前記ゲート電極83Ｎについては、前記側壁絶縁膜８４ｎＮＡおよび８４ｎＮＢを介して覆うように、また前記素子領域８１Ｂにおいては前記ＳｉＧｅ混晶ソース領域8１ＳＰおよびドレイン領域８１ＤＰ、さらに前記ゲート電極８３Ｐを、前記ゲート電極８３Ｐについては前記側壁絶縁膜８４ｎＰＡ，８４ｎＰＢを介して覆うように、３０〜１００ｎｍの膜厚で形成される。【００６０】
ここで前記引張り応力膜８６は、前記素子領域８１Ａにおいては前記ゲート電極８３Ｎを前記シリコン基板８１に対し、基板面に垂直方向に押圧するように作用し、前記ｎチャネルＭＯＳトランジスタ８０Ａのチャネル領域に、図１Ａに示したような、基板面に平行な引張り応力がゲート長方向に作用した場合と等価な歪みが誘起される。【００６１】
一方前記引張り応力膜８６は、前記素子領域８１Ｂにおいては、前記ゲート電極８３Ｐを、前記シリコン基板８１から、基板面に垂直方向に引っ張るように作用し、前記ｐチャネルＭＯＳトランジスタ８０Ｂのチャネル領域に、図１Ｂに示したような、基板面に平行な一軸性圧縮応力がゲート長方向に作用した場合と等価な歪みが誘起される。【００６２】
このように、本実施形態においては、同一基板上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが形成された半導体集積回路装置において、単一の引張り応力膜を使って、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれのチャネル領域に最適な応力を誘起することが可能となり、半導体集積回路装置の製造工程が簡略化される。
［第４の実施形態］
図9は、本発明の第4の実施形態による半導体集積回路装置１００の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。【００６３】
図9を参照するに、半導体集積回路装置１００は、ＳＴＩ構造の素子分離領域８１Ｉにより素子領域８１Ａおよび８１Ｂを画成されたシリコン基板８１上に形成されており、前記素子領域８１Ａにはｎ+型ポリシリコンよりなるゲート電極８３Ｎを有するｎチャネルＭＯＳトランジスタ８０Ｎが、また前記素子領域８１Ｂにはｐ+型ポリシリコンよりなるゲート電極８３Ｐを有するｐチャネルＭＯＳトランジスタ８０Ｐが形成されている。【００６４】
前記素子領域８１Ａにおいては、前記ゲート電極８３ＮはＳｉＯＮ膜よりなるゲート絶縁膜８２Ｎを介して形成されており、前記シリコン基板８１中、前記ゲート電極８３Ｎの第１および第２の側には、ｎ型のソースエクステンション領域８１ａＮおよびドレインエクステンション領域８１ｂＮが形成される。また前記ゲート電極８３Ｎのそれぞれの側壁面には、側壁酸化膜８４ｏＮＡおよび８４ｏＮＢを介して、ＳｉＮよりなる側壁絶縁膜８４ｎＮＡおよび８４ｎＮＢが形成されている。【００６５】
さらに前記素子領域８１Ａにおいては、前記シリコン基板８１中、前記側壁絶縁膜８４ｎＮＡ，８４ｎＮＢのそれぞれ外側に、ｎ+型にドープされたＳｉエピタキシャル領域８１ＳＮおよび８１ＤＮが、前記ｎチャネルＭＯＳトランジスタ１００Ａのソースドレイン領域として、先に説明したような再成長工程により、前記ゲート電極８３Ｎよりも高く、好ましくは前記ゲート電極８３Ｎの高さの２倍以上の高さに形成されており、前記ポリシリコンゲート電極８３Ｎ上にはシリサイド層８５ｇＮが形成され、前記ソースおよびドレイン領域８１ＳＮおよび８１ＤＮ上には、シリサイド層８５ｓＮ，８５ｄＮがそれぞれ形成されている。【００６６】
一方、前記素子領域８１Ｂにおいては、前記ゲート電極８３ＰはＳｉＯＮ膜よりなるゲート絶縁膜８２Ｐを介して形成されており、前記シリコン基板８１中、前記ゲート電極８３Ｐの第１および第２の側には、ｐ型のソースエクステンション領域８１ａＰおよびドレインエクステンション領域８１ｂＰが形成される。【００６７】
また前記ゲート電極８３Ｐのそれぞれの側壁面には、側壁酸化膜８４ｏＰＡおよび８４ｏＰＢを介して、ＳｉＮよりなる側壁絶縁膜８４ｎＰＡおよび８４ｎＰＢが形成されている。【００６８】
また前記シリコン基板８１中には、前記側壁絶縁膜8４ｎＰＡ，8４ｎＰＢのそれぞれ外側に、ｐ+型のソースおよびドレイン拡散領域８１ｃＰおよび81ｄＰが形成されている。【００６９】
また前記ポリシリコンゲート電極８３Ｐ上にはシリサイド層８５ｇＰが形成され、前記ソースおよびドレイン領域８１ｃＰおよび８１ｄＰ上には、シリサイド層８５ｓＰ，８５ｄＰがそれぞれ形成されている。【００７０】
さらに図9の半導体集積回路装置１００では、前記シリコン基板８１上に、前記素子領域８１Ａおよび８１Ｂを連続して覆うように、膜中に０．４〜４．０ＧＰａの圧縮応力を蓄積したＳｉＮ膜よりなる応力膜１０６が、前記素子領域８１Ａにおいては前記Ｓｉエピタキシャル領域8１ＳＮおよびドレイン領域８１ＤＮ、さらに前記ゲート電極８３Ｎを、前記ゲート電極８３Ｎについては前記側壁絶縁膜８４ｎＮＡ，８４ｎＮＢを介して覆うように、前記素子領域８１Ｂにおいては前記素子分離領域８１Ｉおよび前記ゲート電極８３Ｐを、前記ゲート電極８３Ｐについては、前記側壁絶縁膜８４ｎＰＡおよび８４ｎＰＢを介して覆うように、３０〜１００ｎｍの膜厚で形成される。【００７１】
ここで前記圧縮応力膜１０６は、前記素子領域８１Ａにおいては前記ゲート電極８３Ｎを前記シリコン基板８１に対し、基板面に垂直方向に押圧するように作用し、前記ｎチャネルＭＯＳトランジスタ８０Ａのチャネル領域に、図１Ａに示したような、基板面に平行な引張り応力がゲート長方向に作用した場合と等価な歪みが誘起される。【００７２】
一方前記引張り応力膜１０６は、前記素子領域８１Ｂにおいては、前記ゲート電極８３Ｐを、前記シリコン基板８１から、基板面に垂直方向に引っ張るように作用し、前記ｐチャネルＭＯＳトランジスタ８０Ｂのチャネル領域に、図１Ｂに示したような、基板面に平行な一軸性圧縮応力がゲート長方向に作用した場合と等価な歪みが誘起される。【００７３】
このように、本実施形態においては、同一基板上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが形成された半導体集積回路装置において、単一の圧縮応力膜を使って、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれのチャネル領域に最適な応力を誘起することが可能となり、半導体集積回路装置の製造工程が簡略化される。【００７４】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００７５】
本発明によれば、ｐチャネルＭＯＳトランジスタのチャネル領域に、引張り応力を有する応力膜を使って、ゲート長方向に作用する一軸性圧縮応力を誘起することができ、チャネル領域におけるホールの移動度を向上させることが可能となる。またＣＭＯＳ素子など、同一基板上にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが形成された半導体集積回路装置において、単一の応力膜を使って、ｐチャネルＭＯＳトランジスタにおいてはチャネルにおけるホールの移動度を向上させることができ、またｎチャネルＭＯＳトランジスタにおいては、チャネルにおける電子の移動度を向上させることが可能となる。
【図１Ａ】
2007091316.tif 000003
【図１Ｂ】
2007091316.tif 000004
【図２Ａ】
2007091316.tif 000005
【図２Ｂ】
2007091316.tif 000006
【図３】
2007091316.tif 000007
【図４Ａ】
2007091316.tif 000008
【図４Ｂ】
2007091316.tif 000009
【図４Ｃ】
2007091316.tif 000010
【図４Ｄ】
2007091316.tif 000011
【図５】
2007091316.tif 000012
【図６】
2007091316.tif 000013
【図７Ａ】
2007091316.tif 000014
【図７Ｂ】
2007091316.tif 000015
【図８】
2007091316.tif 000016
【図９】
2007091316.tif 000017
【手続補正書】
【提出日】平成20年7月14日(2008.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン基板中、前記ゲート電極直下のチャネル領域の両側に形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記ゲート電極は、対向する1対の側壁面上に、それぞれ第1および第２の側壁絶縁膜を担持し、
前記シリコン基板上は、前記第1および第２の側壁絶縁膜のそれぞれ外側に、前記ゲート電極の高さよりも高い、第１および第２のp型エピタキシャル領域を有し、
前記第１および第２のｐ型エピタキシャル領域は、前記ゲート電極を、前記第１および第２の側壁絶縁膜を介して覆う、引張り応力を蓄積した応力膜により、連続的に覆われているｐチャネルＭＯＳトランジスタ。
【請求項２】
前記第１および第２のp型エピタキシャル領域は、Ｓｉ層よりなる請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項３】
前記第１および第２のｐ型エピタキシャル領域は、ＳｉＧｅ混晶層よりなる請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項４】
前記第１および第２のｐ型エピタキシャル領域は、それぞれ前記シリコン基板中、前記第1および第２の側壁絶縁膜の外側にそれぞれ形成された第1および第２の凹部から、前記シリコン基板に対して垂直方向に、成長している請求項３記載のｐチャネルＭＯＳトランジスタ。
【請求項５】
前記応力膜は、シリコン窒化膜よりなり、０．４〜４．０ＧＰａの引張り応力を蓄積している請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項６】
第１の素子領域と第２の素子領域を形成されたシリコン基板と、
前記第１の素子領域に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体装置であって、
前記ｎチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の素子領域に、第１のゲート絶縁膜を介して形成された、互いに対向する第１および第２の側壁面で画成された第１のゲート電極と、前記シリコン基板中、前記第１の素子領域において前記第１のゲート電極の前記第１および第２の側壁面外側にそれぞれ形成された第１および第２のｎ型拡散領域と、前記第１のゲート電極の前記第１および第２の側壁面にそれぞれ担持された第１および第２の側壁絶縁膜と、前記素子領域中、前記第１の側壁絶縁膜の外側において前記シリコン基板に形成された第３のｎ型拡散領域と、前記素子領域中、前記第２の側壁絶縁膜の外側において前記シリコン基板に形成された第４のｎ型拡散領域と、よりなり、
前記pチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第２の素子領域に、第２のゲート絶縁膜を介して形成された、互いに対向する第３および第４の側壁面で画成された第２のゲート電極と、前記シリコン基板中、前記第2の素子領域において前記第２のゲート電極の、前記第３および第４の側壁面外側にそれぞれ形成された第１および第２のｐ型拡散領域と、前記第２のゲート電極の前記第３および第４の側壁面にそれぞれ担持された第３および第４の側壁絶縁膜と、前記素子領域中、前記第３の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第１のｐ型エピタキシャル領域と、前記第２の素子領域中、前記第４の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第２のｐ型エピタキシャル領域と、よりなり、
前記シリコン基板上には、前記第１および第２の素子領域にわたり、引張り応力を蓄積した応力膜が、前記第１の素子領域においては前記第３および第４の拡散領域表面および前記第１および第２の側壁絶縁膜を覆うように、また前記第２の素子領域においては、前記第３および第４の側壁絶縁膜、および前記第１および第２のｐ型エピタキシャル領域を覆うように、連続して形成されている半導体装置。
【請求項７】
第１の素子領域と第２の素子領域を形成されたシリコン基板と、
前記第１の素子領域に形成されたｐチャネルＭＯＳトランジスタと、
前記第２の素子領域に形成されたｎチャネルＭＯＳトランジスタとよりなる半導体装置であって、
前記ｐチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第１の素子領域に、第１のゲート絶縁膜を介して形成された、互いに対向する第１および第２の側壁面で画成された第１のゲート電極と、前記シリコン基板中、前記第１の素子領域において前記第１のゲート電極の前記第１および第２の側壁面外側にそれぞれ形成された第１および第２のｐ型拡散領域と、前記第１のゲート電極の前記第１および第２の側壁面にそれぞれ担持された第１および第２の側壁絶縁膜と、前記素子領域中、前記第１の側壁絶縁膜の外側において前記シリコン基板に形成された第３のｎ型拡散領域と、前記素子領域中、前記第２の側壁絶縁膜の外側において前記シリコン基板に形成された第４のｐ型拡散領域と、よりなり、
前記ｎチャネルＭＯＳトランジスタは、前記シリコン基板上、前記第２の素子領域に、第２のゲート絶縁膜を介して形成された、互いに対向する第３および第４の側壁面で画成された第２のゲート電極と、前記シリコン基板中、前記第2の素子領域において前記第２のゲート電極の、前記第３および第４の側壁面外側にそれぞれ形成された第１および第２のｎ型拡散領域と、前記第２のゲート電極の前記第３および第４の側壁面にそれぞれ担持された第３および第４の側壁絶縁膜と、前記素子領域中、前記第３の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第１のｎ型エピタキシャル領域と、前記第２の素子領域中、前記第４の側壁絶縁膜の外側において前記シリコン基板上に、前記第２のゲート電極の高さよりも高く形成された、第２のｎ型エピタキシャル領域と、よりなり、
前記シリコン基板上には、前記第１および第２の素子領域にわたり、圧縮応力を蓄積した応力膜が、前記第１の素子領域においては前記第３および第４の拡散領域表面および前記第１および第２の側壁絶縁膜を覆うように、また前記第２の素子領域においては、前記第３および第４の側壁絶縁膜、および前記第１および第２のｎ型エピタキシャル領域を覆うように、連続して形成されている半導体装置。
【国際調査報告】
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