【手続補正書】
【提出日】平成20年6月12日(2008.6.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルの第１アレイと、
メモリセルの第２アレイと、
アドレスを受信し、前記アドレスに対応する前記第１および第２アレイの位置にアクセスするように構造化されているアドレス回路と、
データ端末と前記第１および第２アレイとの間でデータを接続するように構造化されたデータパス回路と、
前記第１および第２アレイにアクセスするために、メモリコマンドを受信し、前記メモリコマンドに対応する制御信号を生成するように構造化されている制御回路と、
前記制御回路と前記第１および第２アレイとに接続されたリフレッシュ回路であって、前記リフレッシュ回路は、前記第１または第２アレイのいずれかのメモリセルをリフレッシュするように構造化され、前記リフレッシュ回路は、書き込みデータを、前記第１または第２アレイのいずれかがリフレッシュされているときに書き込みメモリアクセスに応答して書き込みバッファに一時的に保存させ、前記リフレッシュが完了される時点を判定し、前記リフレッシュが完了された後にリフレッシュされていた前記アレイに前記書き込みバッファか前記書き込みデータを転送するように構造化されている、リフレッシュ回路
を含む、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。
【請求項２】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１および第２アレイのいずれかがリフレッシュされるか否かを判定することによって前記第１セットの制御信号に応答するように構造化され、前記第１および第２アレイの一方がリフレッシュされている場合、データがリフレッシュされていない前記第１および第２アレイの他方に書き込まれることを可能にする、請求項１に記載のＤＲＡＭ。
【請求項３】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１および第２アレイのいずれかがリフレッシュされているか否かを判定することによって前記第１のセットの制御信号に応答し、前記第１および第２アレイのいずれもリフレッシュされていない場合、データが前記第１および第２アレイの両方に書き込まれることを可能にするように構造化されている、請求項１に記載のＤＲＡＭ。
【請求項４】
前記制御回路が書き込みメモリアクセスに応答して第１セットの制御信号を生成し、読み出しメモリアクセスに応答して第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記アレイのいずれかがリフレッシュされているか否かを判定することによって前記第２セットの制御信号に応答するように構造化され、前記アレイのいずれかがリフレッシュされている場合、データがリフレッシュされていない前記アレイから読み出されることを可能にする、請求項１に記載のＤＲＡＭ。
【請求項５】
前記制御回路が書き込みメモリアクセスに応答して第１セットの制御信号を生成し、読み出しメモリアクセスに応答して第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路が前記アレイのいずれがリフレッシュされているか否かを判定することによって前記第２セットの制御信号に応答するように構造化され、前記アレイのいずれもリフレッシュされていない場合、データが前記アレイの１次アレイから読み出されることを可能にする、請求項１に記載のＤＲＡＭ。
【請求項６】
前記アレイの１次アレイとして用いられるアレイが複数のアレイ間で周期的に交替する、請求項５に記載のＤＲＡＭ。
【請求項７】
前記第１および第２アレイそれぞれが少なくとも前記アドレスの一部に対応する位置を有する複数のデジタルラインペアを含み、前記第１アレイの前記デジタルラインペアそれぞれが、対応する位置を有する前記第２アレイのデジタルラインペアに転送回路を介して接続され、前記リフレッシュ回路が前記アドレスに対応する前記デジタルラインペアの間に前記転送回路を開くことによって前記アレイに前記データを書き込むように構造化されている、請求項１に記載のＤＲＡＭ。
【請求項８】
前記リフレッシュ回路は、前記制御回路と前記第１および第２アレイとに接続されたリフレッシュコントローラを含み、前記リフレッシュコントローラは、前記第１または第２アレイのいずれかの前記メモリセルをリフレッシュするように構造化され、前記リフレッシュコントローラは、前記第１アレイがリフレッシュされているか否かおよび前記第２アレイがリフレッシュされているか否かの関数として前記第１および第２アレイのうちの一方へのアクセスを制御するように構造化されている、請求項１に記載のＤＲＡＭ。
【請求項９】
前記ＤＲＡＭがＳＤＲＡＭを含む、請求項１に記載のＤＲＡＭ。
【請求項１０】
前記ＤＲＡＭがＲＤＲＡＭを含む、請求項１に記載のＤＲＡＭ。
【請求項１１】
前記ＤＲＡＭがＳＬＤＲＡＭを含む、請求項１に記載のＤＲＡＭ。
【請求項１２】
前記第１および第２アレイが複数のメモリバンクのそれぞれに含まれ、前記メモリバンクのそれぞれが前記第１および第２アレイの個々の対を含むようになっている、請求項１に記載のＤＲＡＭ。
【請求項１３】
前記ＤＲＡＭが半導体ウェハ上に製造され、前記メモリバンクが、個々の離散領域において前記ウェハ上に置かれ、前記離散領域のそれぞれが前記第１および第２アレイの個々の対を含むようになっている、請求項１２に記載のＤＲＡＭ。
【請求項１４】
データを保存する、メモリセルの第１アレイと、
前記第１アレイに保存された前記データと実質的に同一のデータを含む、メモリセルの第２アレイと、
アドレスを受信し、前記アドレスに対応する前記第１および第２アレイの位置にアクセスするように構造化されているアドレス回路と、
データ端末と前記第１および第２アレイとの間でデータを接続するように構造化されたデータパス回路と、
制御回路と、
前記制御回路と前記第１および第２アレイとに接続されたリフレッシュ回路であって、前記リフレッシュ回路は、前記第１アレイまたは第２アレイのいずれかの前記メモリセルをリフレッシュするように構造化され、前記リフレッシュ回路は、前記第２アレイがリフレッシュされているときには前記第１アレイにデータが書き込まれることを許可し、前記第１アレイがリフレッシュされているときにはデータが前記第２アレイに書き込まれることを許可する、リフレッシュ回路
を含む、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。
【請求項１５】
前記リフレッシュ回路は、前記第１アレイまたは第２アレイのいずれかがリフレッシュされているときには書き込みメモリアクセスに応答して、書き込みデータを一時的に書き込みバッファに保存し、前記リフレッシュが完了される時点を判定し、次いで、前記書き込みバッファから、前記リフレッシュが完了された前記アレイに前記データを転送するように構造化されている、請求項１４に記載のＤＲＡＭ。
【請求項１６】
前記リフレッシュ回路は、前記第１および第２アレイのいずれもリフレッシュされていないか否かを判定し、前記第１および第２アレイのいずれもリフレッシュされていない場合には、データが前記第１および第２アレイの両方に書き込まれることを許可するように構造化されている、請求項１４に記載のＤＲＡＭ。
【請求項１７】
前記リフレッシュ回路は、前記制御回路と前記第１および第２アレイとに接続されたリフレッシュコントローラを含み、前記リフレッシュコントローラは、前記第１アレイまたは第２アレイのいずれかの前記メモリセルをリフレッシュするように構造化され、前記リフレッシュコントローラは、前記第２アレイがリフレッシュされているときには前記第１アレイにデータが書き込まれることを許可し、前記第１アレイがリフレッシュされているときには前記第２アレイにデータが書き込まれることを許可するように構造化されている、請求項１４に記載のＤＲＡＭ。
【請求項１８】
前記ＤＲＡＭがＳＤＲＡＭを含む、請求項１４に記載のＤＲＡＭ。
【請求項１９】
前記第１および第２アレイが複数のメモリバンクのそれぞれに含まれ、前記メモリバンクのそれぞれが前記第１および第２アレイの個々の対を含む、請求項１４に記載のＤＲＡＭ。
【請求項２０】
前記ＤＲＡＭが半導体ウェハ上に製造され、前記メモリバンクが、個々の離散領域の前記ウェハ上に置かれ、前記離散領域のそれぞれが前記第１および第２アレイの個々の対を含む、請求項１９に記載のＤＲＡＭ。
【請求項２１】
メモリセルの第１および第２アレイを有するダイナミックランダムアクセスメモリ（「
ＤＲＡＭ」）用のリフレッシュ回路であって、
前記第１アレイまたは前記第２アレイのいずれかの前記メモリセルをリフレッシュするように構造化され、前記リフレッシュコントラーラは、前記第１アレイがリフレッシュされているか否か、および、前記第２アレイがリフレッシュされているか否かのいずれの関数として前記第１および第２アレイの内の一方へのアクセスを制御するように構造化されている、リフレッシュコントローラと、
前記リフレッシュコントローラに接続されたデータ有効レジスタであって、前記第１および第２アレイの所定の位置に保存されたデータが有効であるか否かの識別を保持するように構造化されている、データ有効レジスタと、
を含む、リフレッシュ回路。
【請求項２２】
前記リフレッシュコントローラは、前記第１または第２アレイのいずれかがリフレッシュされているか否かを判定することによって書き込みメモリアクセスに応答するように構造化され、前記第１および第２アレイの一方がリフレッシュされている場合、データがリフレッシュされていない前記第１および第２アレイの他方に書き込まれることを可能にする、請求項２１に記載のリフレッシュ回路。
【請求項２３】
前記リフレッシュコントローラは、データを書き込みバッファに一時的に保存させ、前記リフレッシュが完了する時点を判定し、次いで、前記書き込みバッファから、前記リフレッシュが完了された後にリフレッシュされた前記アレイに書き込みデータを転送するように構造化されている、請求項２１に記載のリフレッシュ回路。
【請求項２４】
前記リフレッシュコントローラは、前記第１または第２アレイのいずれかがリフレッシュされているか否かを判定することによって書き込みメモリアクセスに応答し、前記第１および第２アレイのいずれもリフレッシュされていない場合、データが前記第１および第２アレイの両方に書き込まれることを可能にする、請求項２１に記載のリフレッシュ回路。
【請求項２５】
前記リフレッシュコントローラが、前記アレイのいずれかがリフレッシュされているか否かを判定することによって読み出しメモリアクセスに応答し、前記アレイのいずれかがリフレッシュされている場合、データがリフレッシュされていない前記アレイから読み出されることを可能にするように構造化されている、請求項２１に記載のリフレッシュ回路。
【請求項２６】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記アレイのいずれかがリフレッシュされるか否かを判定することによって前記第２セットの制御信号に応答するように構造化され、前記アレイのいずれもリフレッシュされていない場合、データが前記アレイの１次アレイから読み出されることを可能にする、請求項２５に記載のリフレッシュ回路。
【請求項２７】
前記アレイの１次アレイとして用いられるアレイが複数のアレイ間で周期的に交替する、請求項２６に記載のリフレッシュ回路。
【請求項２８】
前記リフレッシュコントローラは、前記第１および第２アレイのいずれかがリフレッシュされるか否かを判定することによって読み出しメモリアクセスに応答し、前記第１および第２アレイのいずれかがリフレッシュされている場合、データがリフレッシュされていない前記第１および第２アレイの内の一方から読み出されることを可能にする、請求項２１に記載のリフレッシュ回路。
【請求項２９】
プロセッサバスに接続されたプロセッサと、
前記プロセッサバスに接続されたメモリコントローラと、
前記メモリコントローラに接続され、前記プロセッサによってメモリアクセスを可能にするシステムメモリと、
前記プロセッサに接続されたデータ入力デバイスと、
前記プロセッサに接続されたデータ出力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続され、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）であるキャッシュメモリであって、
メモリセルの第１アレイと、
メモリセルの第２アレイと、
アドレスを受信し、前記アドレスに対応する前記第１および第２アレイの位置にアクセスするように構造化されているアドレス回路と、
データ端末と前記第１および第２アレイとの間でデータを接続するように構造化されているデータパス回路と、
前記第１および第２アレイにアクセスするために、メモリコマンドを受信し、前記メモリコマンドに対応する制御信号を生成するように構造化されている制御回路と、
前記制御回路と前記第１および第２アレイとに接続されたリフレッシュ回路であって、前記リフレッシュ回路は、前記第１アレイまたは前記第２アレイのいずれかのメモリセルをリフレッシュするように構造化され、前記リフレッシュ回路は、書き込みデータを、前記第１または第２アレイのいずれかがリフレッシュされているときに書き込みメモリアクセスに応答して書き込みバッファに一時的に保存させ、前記リフレッシュが完了される時点を判定し、前記リフレッシュが完了した後にリフレッシュされていた前記アレイに前記書き込みバッファから前記データを転送するように構造化されている、リフレッシュ回路と、
を含むキャッシュメモリと、
を含むコンピュータシステム。
【請求項３０】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１および第２アレイのいずれかがリフレッシュされるか否かを判定することによって前記第１セットの制御信号に応答し、前記第１および第２アレイの一方がリフレッシュされている場合、データがリフレッシュされていない前記第１および第２アレイの他方に書き込まれることを可能にするように構造化される、請求項２９に記載のコンピュータシステム。
【請求項３１】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１および第２アレイのいずれかがリフレッシュされるか否かを判定することによって前記第１セットの制御信号に応答し、前記第１および第２アレイのいずれもリフレッシュされていない場合、データが前記第１および第２アレイの両方に書き込まれることを可能にするように構造化される、請求項２９に記載のコンピュータシステム。
【請求項３２】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記アレイのいずれかがリフレッシュされるか否かを判定することによって前記第２セットの制御信号に応答し、前記アレイのいずれもリフレッシュされていない場合、データが前記アレイの１次アレイから読み出されることを可能にするように構造化される、請求項２９に記載のコンピュータシステム。
【請求項３３】
前記アレイの１次アレイとして用いられるアレイが複数のアレイ間で周期的に交替する、請求項３２に記載のコンピュータシステム。
【請求項３４】
前記第１および第２アレイそれぞれが少なくとも前記アドレスの一部に対応する位置を有する複数のデジタルラインペアを含み、前記第１アレイの前記デジタルラインペアそれぞれが対応する位置を有する前記第２アレイのデジタルラインペアに転送ゲートを介して接続され、前記リフレッシュ回路が前記アドレスに対応する前記デジタルラインペアの間に前記転送ゲートを開くことによって前記アレイに前記データを書き込むように構造化されている、請求項３２に記載のコンピュータシステム。
【請求項３５】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１および第２アレイのいずれかがリフレッシュされるか否かを判定することによって前記第２セットの制御信号に応答し、前記第１および第２アレイのいずれかがリフレッシュされている場合、データがリフレッシュされていない前記第１および第２アレイの内の一方から読み出されることを可能にするように構造化される、請求項２９に記載のコンピュータシステム。
【請求項３６】
前記リフレッシュ回路は、前記制御回路と前記第１および第２アレイとに接続されたリフレッシュコントローラを含み、前記リフレッシュコントローラは、前記第１アレイまたは前記第２アレイのいずれかの前記メモリセルをリフレッシュするように構造化され、前記リフレッシュコントローラは、前記第１アレイがリフレッシュされているか否かおよび前記第２アレイがリフレッシュされているか否かの関数として前記第１および第２アレイのうちの一方へのアクセスを制御するように構造化されている、請求項２９に記載のコンピュータシステム。
【請求項３７】
前記ＤＲＡＭがＳＤＲＡＭを含む、請求項２９に記載のコンピュータシステム。
【請求項３８】
前記ＤＲＡＭがＲＤＲＡＭを含む、請求項２９に記載のコンピュータシステム。
【請求項３９】
前記ＤＲＡＭがＳＬＤＲＡＭを含む、請求項２９に記載のコンピュータシステム。
【請求項４０】
前記第１および第２アレイが、前記メモリバンクのそれぞれが前記第１および第２アレイの個々の対を含むように複数のメモリバンクのそれぞれに含まれる、請求項２９に記載のコンピュータシステム。
【請求項４１】
前記ＤＲＡＭが半導体ウェハ上に製造され、前記メモリバンクが個々の離散領域において前記ウェハ上に置かれ、前記離散領域のそれぞれが前記第１および第２アレイの個々の対を含むようになっている、請求項４０に記載のコンピュータシステム。
【請求項４２】
リフレッシュを実質的に隠しながらダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）をリフレッシュする方法であって、前記方法は、
メモリセルの第１アレイにデータを保存する工程と
前記第１アレイと実質的に同一のサイズを有するメモリセルの第２アレイに、前記メモリセルの前記第１アレイに保存された実質的に同一のデータを保存する工程と、
前記第１アレイまたは前記第２アレイのいずれかの前記メモリセルをリフレッシュするが、両方のアレイを同時にはリフレッシュしない工程と、
前記第１アレイがリフレッシュされるか否か、および、前記第２アレイがリフレッシュされるか否かのいずれかの関数として、前記第１および第２アレイの内の一方へのメモリアクセスを可能にする工程と、
を含む方法。
【請求項４３】
メモリアクセスを前記第１および第２アレイの内の一方にすることを可能にする工程は、
前記第１および第２アレイのいずれかがリフレッシュされるか否かを判定する工程と、
前記第１および第２アレイの一方がリフレッシュされる場合、データがリフレッシュされていない前記第１および第２アレイの他方に書き込まれることを可能にする工程とを含む、請求項４２に記載の方法。
【請求項４４】
メモリアクセスを前記第１および第２アレイの内の一方に行うことを可能にする工程は、
前記第１および第２アレイのいずれかがリフレッシュされるか否かを判定する工程と、
前記第１および第２アレイのいずれもリフレッシュされていない場合、データが前記第１および第２アレイの両方に書き込まれることを可能にする工程とを含む、請求項４２に記載の方法。
【請求項４５】
メモリアクセスを前記第１および第２アレイの内の一方にすることを可能にする工程は、
前記アレイのいずれかがリフレッシュされるか否かを判定する工程と、
前記アレイのいずれかがリフレッシュされる場合、データがリフレッシュされていない前記アレイから読み出されることを可能にする工程と、
前記アレイのいずれもリフレッシュされていない場合、前記アレイの内の一方からデータが読み出されることを可能にする工程と
を含む、請求項４２に記載の方法。
【請求項４６】
前記アレイのいずれもリフレッシュされていない場合にデータが読み出されるアレイは前記アレイ間で周期的に交替する、請求項４２に記載の方法。
【請求項４７】
メモリアクセスを前記第１および第２アレイの内の一方にすることを可能にする工程は、
前記第１および第２アレイのいずれかがリフレッシュされるか否かを判定する工程と、
前記第１および第２アレイのいずれかがリフレッシュされる場合、データがリフレッシュされていない前記第１および第２アレイの内の一方から読み出されることを可能にする工程とを含む、請求項４２に記載の方法。
【請求項４８】
リフレッシュを実質的に隠しながらダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）をリフレッシュする方法であって、前記方法は、
メモリセルの第１アレイにデータを保存する工程と、
前記第１アレイと実質的に同一のサイズを有するメモリセルの第２アレイに、前記メモリセルの第１アレイに保存された実質的に同一のデータを保存する工程と、
前記第１アレイまたは前記第２アレイのいずれかの前記メモリセルをリフレッシュするが、両方のアレイを同時にはリフレッシュしない工程と、
前記第２アレイがリフレッシュされているときには、データが前記第１アレイに書き込まれることを許可する工程と、
前記第１アレイがリフレッシュされているときには、データが前記第２アレイに書き込まれることを許可する工程と、
含む方法。
【請求項４９】
前記第１および第２アレイのいずれもリフレッシュされていないか否かを判定する工程と、
前記第１および第２アレイのいずれもがリフレッシュされていない場合、データが前記第１および第２アレイの両方に書き込まれることを許可する工程と、
をさらに含む、請求項４８に記載の方法。
【請求項５０】
前記第１および第２アレイのいずれかがリフレッシュされているか否かを判定する工程と、
リフレッシュされていない前記アレイにデータが書き込まれることを許可する工程と、
前記第１および第２アレイのいずれかがリフレッシュされている場合、リフレッシュされている前記アレイに書き込まれるべき前記データを一時的に保存する工程と、
前記アレイの前記リフレッシュが完了されるまで待つ工程と、
前記リフレッシュが完了された後、前記データがリフレッシュされた前記アレイに書き込まれることを許可する工程と、
をさらに含む、請求項４８に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
図２に示されるように、デジタルライン１４ａ、１４ｂおよび１６ａ、１６ｂが、絶縁トランジスタ２２ａ、２２ｂの各セットを貫通する共通Ｉ／Ｏ回路２０、負センス増幅器（「ＮＳＡ」）２４ａ、２４ｂ、正センス増幅器（「ＰＳＡ」）２６ａ、２６ｂ、および転送ゲートトランジスタ２８ａ、２８ｂの各セットに接続される。絶縁トランジスタ２２ａ、２２ｂの動作およびセンス増幅器２４、２６の動作は、従来の動作であり、従ってこれらの動作の完全な説明は、簡潔さのために省略される。書き込みメモリアクセスの間、データはデータパス（図示せず）を介してＩ／Ｏ回路２０に接続される。転送ゲートトランジスタ２８ａ、２８ｂのいずれかのセットまたは両方のセットがＯＮされて、アレイ１２ａ、１２ｂのいずれかまたは両方において、アドレシングされたロウのアドレシングされたカラムにおけるメモリセルにデータを接続する。転送ゲートトランジスタ２８ａのセットがＯＮされる場合、データがメモリアレイ１２ａに書き込まれる。転送ゲートトランジスタ２８ｂのセットがＯＮされる場合、データがメモリアレイ１２ｂに書き込まれる。転送ゲートトランジスタ２８ａ、２８ｂのセットがＯＮされる場合、データがメモリアレイ１２ａ、１２ｂに書き込まれる。好適には、Ｉ／Ｏ２０回路は、書き込みデータのロウを保存することを可能にする書き込みバッファ１８を含む。アレイ１２ａ、１２ｂの１つが、アレイへの書き込みアクセスの間リフレッシュされる場合、データはＩ／Ｏ回路２０の書き込みバッファ１８において一時的に保存される。リフレッシュが完了した後、書き込みデータは、書き込みバッファ１８からリフレッシュされるアレイ１２ａ、１２ｂに伝達される。あるいは、データが書き込まれたアレイ１２ａ、１２ｂから、リフレッシュが完了した後、より遅い時間に他のアレイ１２ｂ、１２ａに伝達され得る。読み出しアクセスに対して、アレイの内の１つ（例えば、アレイ１２ａ）は、アレイ１２ａがリフレッシュされない場合、データが読み出される１次アレイとして考慮され得る。アレイ１２ａがリフレッシュされる場合、データは、２次アレイであると考えられるアレイ１２ｂから読み出され得る。あるいは、アレイ１２ａ、１２ｂのそれぞれは、代替的に１次アレイであると考えられ得、他のアレイは２次アレイと考えられる。例えば、アレイ１２ａは、１次アレイと考えられ得、アレイ１２ｂは、６４ｍｓの期間（これは、典型的なリフレッシュ期間の持続時間である）の２次アレイと考えられ得る。次の６４ｍｓの間、アレイ１２ｂは１次アレイと考えられ得、アレイ１２ａは２次アレイ等と考えられ得る。いずれの場合においても、１次アレイがリフレッシュされない場合、データが１次アレイから読み出される。１次アレイがリフレッシュされる場合、データは２次アレイから読み出される。転送ゲートトランジスタ２８ａ、２８ｂは、好ましくは、リフレッシュコントローラ（図示
せず）によって動作され、図３および図４を参照して説明される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
隠れたリフレッシュを有するＤＲＡＭ４０の一実施形態は、図３に示される。図１のＤＲＡＭにおけるように、ＤＲＡＭ４０は、Ｎ個のメモリバンクを含み、各メモリバンクは２つのアレイ１２ａ、１２ｂを有する。アレイ１２ａ、１２ｂのデータにアクセスするためのロウアドレスおよびカラムアドレスは、アドレスバス４２を介してアドレスマルチプレクサ４４に印加され、コマンド信号は、制御バス４６を介して制御回路４８に印加され、制御回路４８は、内部コマンドデコーダ（図示せず）を含む。制御回路４８は、ＤＲＡＭ４０の動作を制御するために種々の制御信号を生成し、この信号の内いくつかは以下に説明される。このアドレスマルチプレクサ４４は、ロウアドレスをロウデコーダ５０に接続し、アレイ１２ａ、１２ｂに対するカラムアドレスを各カラムデコーダ５２ａ、５２ｂに接続する。またＤＲＡＭ４０は、図２に示された負センス増幅器２４および正センス増幅器２６と同様の各センス増幅器５６ａ、５６ｂと、Ｄ．Ｃ．センス増幅器（「ＤＣＳＡ」）および書き込みドライバ（「ＷＲＩＴＥ」）５８ａ、５８ｂとを含む（「ＤＣＳＡ／ＷＲＩＴＥ」）。ＤＣセンス増幅器５８ａ、５８ｂは、各センス増幅器５６ａ、５８ｂからの読み出しデータをデータパス回路６０に接続する。次いで、データパス回路６０は、読み出しデータをデータバス６４に接続する。書き込みデータがデータパス回路６０を介してデータバス６４から書き込みドライバ５８ａ、５８ｂに接続される。次に、書き込みドライバ５８ａ、５８ｂは、カラムアドレスによって判定されたように、デジタル線（図３に示されない）の相補的対にそのデータを接続する。Ｄ．Ｃ．センス増幅器、書き込みドライバ、および図３の実施形態で使用され得るタイプのデータパス回路の構造および動作は、従来技術である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図４を参照すると、１００にてプロセスに入ると、リフレッシュコントローラ７０が、ＣＰＵ（図３には示されない）または他のメモリアクセスデバイスからメモリアクセスリクエストを検出する。制御回路４８（図３）は、適切な制御信号をリフレッシュコントローラ７０に印加して、リフレッシュコントローラ７０がこの判定を行うことを可能にする。次いでこのリフレッシュコントローラ７０は、１０２においてＲ／Ｗ＊信号（図３）の状態をチェックして、メモリアクセスリクエストが「書き込み」メモリアクセスのためであるかどうかを判定する。「書き込み」リクエストが検出された場合、リフレッシュコントローラ７０は、１０４において１次アレイが現在リフレッシュされているかどうかを判定する。上述のように、アレイ１２ａ、１２ｂのいずれかが、１次アレイとして使用されるか、または、１次アレイとして使用されるアレイは、アレイ１２ａ、１２ｂの間で交代し得る。リフレッシュコントローラ７０は、リフレッシュコントローラ７０自体が、アレイ１２ａ、１２ｂを定期的にリフレッシュさせるために、アレイ１２ａ、１２ｂのいずれかが、任意の外部入力なしでリフレッシュされるかどうかを判定することができる。１０４において、１次アレイがリフレッシュされていることが判定される場合、１０６において、書き込みデータが２次アレイのロウＲに書き込まれる。このＲは、アドレスマルチプレクサ４４に印加されたロウアドレスである。さらに上述のように、アレイ１２ａ、１２ｂのいずれかが、１次アレイとして使用されるか、または１次アレイとして使用されるア
レイがアレイ１２ａ、１２ｂの間で交代し得る（メモリアクセスがアレイ１２ａ、１２ｂにおけるデータの全体のロウに対するものであることが本明細書中で想定されている）。この態様による２次アレイへのデータの書き込みは、上述のようなリフレッシュコントローラ７０以外の回路によって実行される。しかし、上述のように、リフレッシュコントローラ７０は、図２に示される転送ゲートトランジスタ２８ａ、２８ｂを制御すること等の適切な手段によるメモリアクセスのために、１次アレイまたは２次アレイのいずれかを選択する。１０８において、上述のようにＩ／Ｏ回路２０（図２）の内部にある書き込みバッファ１８に書き込みデータが保存される。次いで、１１０におけるループにおいて、リフレッシュコントローラ７０が、１１２（書き込みバッファ１８に保存されたデータが１次アレイのロウＲに転送される）に進む前に完了されるべき１次アレイのリフレッシュを待機する。結果として、ＣＰＵまたは他のメモリアクセスデバイスが、リフレッシュが完了されるのを待機する必要性なく、データがＤＲＡＭ４０に書き込まれ得る。次いでこのプロセスは、ステップ１１６を介して、入力ポイント１００に戻る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
１０４において、リフレッシュコントローラ７０が、１次アレイがリフレッシュされないことを判定する場合、１２０において、リフレッシュコントローラ７０がチェックして、２次アレイがリフレッシュされているかどうかを判定する。２次アレイがリフレッシュされている場合、書き込みデータがステップ１２２において１次アレイのロウＲに書き込まれ、それにより、２次アレイのリフレッシュが継続することを可能にする。次いで書き込みデータは、１２４において、Ｉ／Ｏ回路２０の書き込みバッファ１８に保存される。次いでリフレッシュコントローラ７０は、１２６において、１２８に進む前に完了されるべき２次アレイのリフレッシュを待機する。書き込みバッファ１８に保存されたデータが、２次アレイのロウＲに伝達される。次いでこのプロセスは、１１６を介して１００に再度戻る。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2004507856.tif 000001
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2004507856.tif 000002
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図４Ａ
【補正方法】変更
【補正の内容】
【図４Ａ】
2004507856.tif 000003