【手続補正書】
【提出日】平成20年9月3日(2008.9.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子デバイスをテストするためのテストシステムのテストチャネルにおいて提供された分離バッファと、
該テストチャネルにおいて、該分離バッファの信号入力と出力との間に提供されたバッファバイパス素子と、
該電子デバイスに接触するように構成されたテストプローブと
を含み、
該テストチャネルは、該電子デバイスのテストを制御するためにテスタの１つの端部において電気的に接続しており、該テストプローブの別の端部において終端するように構成されている、装置。
【請求項２】
前記バッファバイパス素子が伝送ゲートを含む、請求項１に記載の装置。
【請求項３】
信号が、トライステートバッファが動作可能にされるときには前記伝送ゲートを動作不能にするために、該トライステートバッファが動作不能にされるときには該伝送ゲートを動作可能にするために提供される、請求項２に記載の装置。
【請求項４】
前記バッファバイパス素子がトランジスタを含む、請求項１に記載の装置。
【請求項５】
前記トランジスタが、前記分離バッファの入力と出力との間に接続されたソースドレイン経路を有するＣＭＯＳ装置である、請求項４に記載の装置。
【請求項６】
電子デバイスをテストするためのテストチャネルにおいて提供された分離バッファと、
該分離バッファと並列に提供されたバッファバイパス素子と、
該電子デバイスのテストを制御するために該テストチャネルをテスタに電気的に接続するように構成された電気的インターフェースと、
該電子デバイスに接触するように構成されたテストプローブと
を含み、
該電気的インターフェースは、該テストプローブに電気的に接続されている、プローブカード。
【請求項７】
前記テストチャネルはそれぞれ、前記テストプローブのうちの１つにおいて終端している、請求項６に記載のプローブカード。
【請求項８】
前記プローブ接触点は弾力性のばねを含む、請求項７に記載のプローブカード。
【請求項９】
前記バッファバイパス素子は伝送ゲートを含む、請求項６に記載の装置。
【請求項１０】
電子デバイスをテストするためのテスタに電気的に接続するように構成された信号ラインと、
該電子デバイスのうちの１つに接触するように構成された、該信号ラインから複数のテストプローブまでの複数の分岐と、
分離バッファであって、該分離バッファのそれぞれは該分岐のうちの一つにおいて提供される、分離バッファと、
バッファバイパス素子であって、該バッファバイパス素子それぞれは該分離バッファのうちの１つと電気的に並列に接続されている、バッファバイパス素子と
を含む、装置。
【請求項１１】
前記信号ラインにおいて提供されるさらなるバッファであって、前記分離バッファの入力に接続される出力を有するさらなるバッファをさらに含み、前記バッファバイパス素子は該さらなるバッファの入力と該分離バッファのうちの１つの出力とに電気的に接続されている、請求項１０に記載の装置。
【請求項１２】
前記バッファバイパス素子は伝送ゲートを含む、請求項１０に記載の装置。
【請求項１３】
前記さらなるバッファはトライステートバッファを含む、請求項１２に記載の装置。
【請求項１４】
信号が、前記トライステートバッファが動作可能にされるときには前記伝送ゲートを動作不能にするため、該トライステートバッファが動作不能とされるときには該伝送ゲートを動作可能とするために提供される、請求項１３に記載の装置。
【請求項１５】
さらなるバッファであって、該さらなるバッファそれぞれは、前記分岐のうちの１つにおいて前記分離バッファのうちの１つと直列に提供される、さらなるバッファをさらに含み、前記バッファバイパス素子は該分岐それぞれにおいて該直列バッファと並列に提供される、請求項１０に記載の装置。
【請求項１６】
前記分離バッファに可変遅延制御入力を提供する出力を有する遅延制御回路であって、遅延時間基準を通して遅延を実質的に合わせるように該分離バッファを通して遅延を制御するために、その出力で遅延制御電位を設定する該遅延制御回路をさらに含む、請求項１０に記載の装置。
【請求項１７】
テスト回路におけるバッファの遅延を測定する方法であって、該方法は、
該バッファを通して信号パルスを提供することと、
該バッファの入力と出力との間に提供されたバッファバイパス素子から反射される該信号パルスを測定することと、
時間領域反射率計算を使用して、該反射された信号パルスから、該バッファによってもたらされた遅延を決定することと
を含む、方法。
【請求項１８】
前記バッファ出力はテストプローブに接続されている、請求項１７に記載の方法。
【請求項１９】
テスト回路におけるバッファの遅延を測定する方法であって、該バッファは第１伝送ラインに提供され、該方法は、
該第１伝送ラインおよび該バッファの遅延を測定することと、
バッファなしの該第１伝送ラインと実質的に同様な第２伝送ラインの遅延を測定することと、
該バッファ付該第１伝送ラインを通る遅延と該第２伝送ラインを通る遅延との間での相違を決定することによって、該バッファを通る遅延を計算することと
を含む、方法。
【請求項２０】
バッファバイパス素子は前記バッファの入力と出力との間に提供される、請求項１９に記載の方法。
【請求項２１】
テスト回路におけるバッファの遅延を較正する方法であって、該方法は、
該バッファ付テスト装置を使用して、既知の遅延を有する装置の遅延を測定することと、
該既知の遅延を有する該装置の該測定された遅延と比較することによって、該バッファの該遅延を較正することと
を含む、方法。
【請求項２２】
バッファバイパス素子が、前記バッファの入力と出力との間に提供された、請求項２１に記載の方法。
【請求項２３】
それぞれのバッファバイパス素子は、前記分離バッファのうちの１つの入力および出力に電気的に接続されている、請求項１０に記載の装置。
【請求項２４】
前記テストプローブは、弾力性のばね構造を含んでいる、請求項１０に記載の装置。
【請求項２５】
前記テストプローブは、弾力性のばね構造を含んでいる、請求項６に記載のプローブカード。
【請求項２６】
前記テストチャネルのうちの少なくとも１つは、複数の分岐信号ラインに電気的に接続された共通の信号ラインを含んでおり、それぞれの分岐信号ラインは、前記プローブのうちの１つにおいて終端している、請求項６に記載のプローブカード。
【請求項２７】
前記テストチャネルのうちの前記少なくとも１つにおいて、前記分離バッファのうちの１つが前記分岐ラインのそれぞれに提供される、請求項２６に記載のプローブカード。
【請求項２８】
前記テストチャネルのうちの前記少なくとも１つにおいて、それぞれのバイパス素子は、前記分離バッファのうちの１つの入力および出力に接続されている、請求項２７に記載のプローブカード。
【請求項２９】
前記テストチャネルのうちの前記少なくとも１つの前記共通の信号ラインにおいて提供されたさらなる分離バッファをさらに含んでいる、請求項２７に記載のプローブカード。
【請求項３０】
前記テストチャネルのうちの前記少なくとも１つにおいて、
前記さらなる分離バッファの出力は、前記分離バッファの入力に接続されており、
それぞれのバイパス素子は、該さらなる分離バッファの入力と該分離バッファのうちの１つの出力とに接続されている、請求項２９に記載のプローブカード。
【請求項３１】
前記テストチャネルは、複数の分岐信号ラインに電気的に接続された共通の信号ラインを含んでおり、前記装置は、
テストされるべき複数の電子デバイスに接触するように構成された複数のテストプローブであって、それぞれの分岐は、該複数のテストプローブのうちの１つにおいて終端している、複数のテストプローブと、
該分岐のうちのそれぞれの分岐において提供されている複数の分離バッファと、
複数のバッファバイパス素子であって、それぞれのバッファバイパス素子は、該分離バッファのうちの１つと電気的に並列に接続されている、バッファバイパス素子と
をさらに含んでいる、請求項１に記載の装置。
【請求項３２】
テスタをさらに含んでおり、該テスタは、前記テストチャネルを介して前記電子デバイスにテスト信号を提供することによって、該電子デバイスのテストを制御するように構成されている、請求項３１に記載の装置。
【請求項３３】
前記テストプローブは、弾力性のばね構造を含んでいる、請求項３１に記載の装置。