(57)【要約】  可変抵抗による記憶素子ＲＱと選択トランジスタＭＱとを用いたメモリセルＭＣで構成されるメモリアレイＭＣＡにおいて、電源電圧ＶＤＤよりも高い電圧を印加して製膜直後の記憶素子ＲＱの抵抗値を下げることが課題である。この課題を解決するために、共通データ線ＣＤＬに初期化回路ＩＣＫＴを設け、共通データ線ＣＤＬとビット線ＢＬに高電圧を印加する。初期化回路ＩＣＫＴは、バイアス回路ＶＢＣＫＴと、共通データ線ＣＤＬ及びビット線ＢＬの電圧変化を検知する初期化検出回路ＩＤＣＴとを有する。初期化動作において、選択されたセル内の記憶素子にのみ高電圧が印加されて抵抗値が低下することにより、共通データ線ＣＤＬ及びビット線ＢＬが急激に放電される。初期化検出回路ＩＤＣＴが、この電圧変化を検知して、バイアス回路ＶＢＣＫＴを停止することにより、低抵抗化後に流れる過電流を阻止し、高信頼な初期化動作を実現することができる。
2007141865.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置され、記憶情報に応じて抵抗値が変化する記憶素子と第１のトランジスタとをそれぞれ含む複数のメモリセルと、
前記複数のビット線の１つを選択して共通データ線に接続する選択回路と、
前記共通データ線に接続された初期化回路とを備え、
前記複数のワード線のうちの選択されたワード線と、前記複数のビット線のうちの選択されたビット線との交点に存在する前記複数のメモリセルの１つに対して、前記初期化回路を介して第１の電圧が印加されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の電圧は、書き換え動作における電源電圧、第１の記憶情報の書き込み動作で印加される第２の電圧、及び第２の記憶情報の書き込み動作で印加される第３の電圧よりも高いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記記憶素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記記憶素子は、さらにインジウム元素を含み、酸化タンタル膜と共に積層構造を成していることを特徴とする半導体装置。
【請求項５】
複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置され、記憶情報に応じて抵抗値が変化する記憶素子と第１のトランジスタとをそれぞれ含む複数のメモリセルと、
前記複数のビット線の１つを選択して共通データ線に接続する選択回路と、
前記共通データ線に接続された初期化回路とを備え、
前記初期化回路は、前記共通データ線に第１の電圧を印加するバイアス回路と、前記共通データ線の電圧変化を検知する初期化検出回路とを備え、
前記複数のワード線のうちの選択されたワード線と、前記複数のビット線のうちの選択されたビット線との交点に存在する前記複数のメモリセルの１つに対して、前記バイアス回路を介して第１の電圧が印加されることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記初期化検出回路は、前記複数のビット線のうちの選択されたビット線の電圧変化に応じて、前記バイアス回路を非活性化することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１の電圧は、書き換え動作における電源電圧、第１の記憶情報の書き込み動作で印加される第２の電圧、及び第２の記憶情報の書き込み動作で印加される第３の電圧よりも高いことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記記憶素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記記憶素子は、さらにインジウム元素を含み、酸化タンタル膜と共に積層構造を成していることを特徴とする半導体装置。
【請求項１０】
複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置され、記憶情報に応じて抵抗値が変化する記憶素子と第１のトランジスタとをそれぞれ含む複数のメモリセルと、
前記複数のビット線の１つを選択して共通データ線に接続する選択回路と、
前記共通データ線に接続された初期化回路と書き換え回路とを備え、
前記複数のワード線のうちの選択されたワード線と、前記複数のビット線のうちの選択されたビット線との交点に存在する前記複数のメモリセルの１つに対して、前記初期化回路を介して第１の電圧が印加されることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記初期化回路は、前記複数のビット線のうちの選択されたビット線の電圧変化に応じて前記書き換え回路を活性化して、
前記複数のメモリセルの１つに対して、前記書き換え回路を介して第２の電圧が、さらに印加されることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記記憶素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記記憶素子は、さらにインジウム元素を含み、酸化タンタル膜と共に積層構造を成していることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
さらに、前記複数のメモリセルの１つに記憶された記憶情報を読み出す回路と、
その読み出された記憶情報に応じて、前記初期化回路の制御を行う制御回路とを備えることを特徴とする半導体装置。
【請求項１５】
複数の相変化メモリセルを含む回路を半導体基板上に作製する前工程と、
前記前工程後に、前記複数の相変化メモリセルのうち選択された相変化メモリセルに第１の電圧を印加して初期化を行う初期化工程と、
前記初期化工程後に、熱を加えて前記半導体基板を実装する後工程とを有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１の電圧は、書き換え動作における電源電圧、第１の記憶情報の書き込み動作で印加される第２の電圧、及び第２の記憶情報の書き込み動作で印加される第３の電圧よりも高いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別するメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。【０００３】
記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。カルコゲナイド材料を用いた相変化メモリの特性は、例えば、非特許文献１で述べられている。【０００４】
図２は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。この記憶素子に記憶情報‘０’を書き込む場合、図２に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。リセットパルスを短くして与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。【０００５】
逆に、記憶情報‘１’を書き込む場合、記憶素子を融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図２に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。【０００６】
図３は、相変化材料を用いた抵抗性記憶素子の典型的な構造の例を示している。図３において、２００はタングステンなどで形成した上部電極、２０１は記録層となる相変化材料、２０２はタングステンなどで柱状に形成した下部電極である。電極２００と電極２０２間に、前述したジュール熱を発生するような電気パルスを印加することによって、相変化領域ＰＣＲの結晶状態が制御される。【０００７】
図４は、いわゆる電流掃引モードで測定した場合の、相変化材料を用いた抵抗性記憶素子の典型的な電流（Ｉ）−電圧（Ｖ）特性を示している。非晶質状態、すなわち高抵抗状態にある抵抗性記憶素子に電圧を印加すると、曲線（ａ）に示すように抵抗値に応じた僅かな電流が流れる。ところが、印加電圧がしきい電圧ＶＴＨを越えると、抵抗性記憶素子の抵抗値が急激に低下して、曲線（ｂ）に示すようにいわゆる負性抵抗特性を示す。この後、図２で述べたように瞬時に印加電圧を下げれば非晶質状態、すなわち高抵抗状態となる。【０００８】
一方、さらに印加電圧を上げると、曲線（ｃ）に示すように抵抗値に応じた大電流が流れる。この過程におけるジュール熱により、抵抗性記憶素子は結晶化する。したがって、結晶化した抵抗性記憶素子に流れる電流は、印加電圧を下げると曲線（ｃ）を辿って減少する。読出し動作は、読出し電圧ＶＲを印加して流れる電流Ｉ（０）またはＩ（１）を弁別することによって行う。この読出し電圧ＶＲは、前述のしきい電圧ＶＴＨよりも低い電圧であるので、記憶情報は保持される。
【特許文献１】米国特許出願公開第２００５／００５２９０４号明細書
【非特許文献１】「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイス・ミーティング、テクニカル・ダイジェスト（IEEE  International Electron Devices meeting, TECHNICAL DIGEST）」、（米国）、２００１年、ｐ．８０３−８０６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。【００１０】
まず、相変化メモリのリテンション特性（高温でも抵抗を保持できる程度）と書き換え電流について検討した。その結果、Ｉｎ添加量を適正に制御することにより相変化材料の活性化エネルギーが上昇し、リテンション特性が向上することが分かった。【００１１】
図５に、酸化タンタル（Ｔａ−Ｏ）接着層を適用した相変化素子の典型的な構造を示す。図５に示すように、相変化材料２０１と下部電極２０２との間に酸化タンタル（Ｔａ−Ｏ）で形成した薄膜層２０３を挿入することによりジュール熱の周囲への拡散が抑制されて、書き換え電流が低減されることが分かった。一方で、図５の構造の場合、製膜直後（ウエハ処理工程後）の素子の抵抗値が、従来の構造よりも高いことが分かった。【００１２】
図６は、インジウム（Ｉｎ）を添加した相変化材料と酸化タンタル（Ｔａ−Ｏ）膜を用いた抵抗性記憶素子の製膜直後、すなわち初期状態の電流（Ｉ）−電圧（Ｖ）特性を示している。図４と同様に、非晶質状態、すなわち高抵抗状態にある抵抗性記憶素子に電圧を印加すると、曲線（ａ）に示すように抵抗値に応じた僅かな電流が流れる。しかし、抵抗値が高いために、その電流値は図４よりも小さい。また、負性抵抗特性を示す直前のしきい電圧ＶＴＨＩが図４よりも高い。抵抗性記憶素子を一旦低抵抗化すると、そのＩ−Ｖ特性は、図４に示したような従来と同じものとなる。すなわち、非晶質状態の抵抗値としきい電圧ＶＴＨＩは、初期状態と比べて相対的に低下する。そこで、図５の構造の場合、ウエハ処理工程後に記憶素子を低抵抗化する初期化が必要となってくる。【００１３】
しかし、大きな電流を流すために必要な印加電圧が、図６に示すように電源電圧ＶＤＤよりも高い電圧（ここでは、しきい電圧ＶＴＨＩよりさらに高い電圧）である場合、新たな給電方法が必要である。また、印加電圧一定下で素子が低抵抗化すると、過電流が流れるために、抵抗性記憶素子が破壊されるおそれがある。すなわち、抵抗変化率が小さくなり、極端な例では、電気的に絶縁または短絡されて、記憶素子の用を為さなくなるおそれがある。【００１４】
本発明の課題は、これらの問題を解決することである。すなわち、本発明の目的は、電源電圧ＶＤＤよりも高い電圧を印加して製膜直後の記憶素子の抵抗値を下げると共に、低抵抗化後に流れる過電流を阻止する高信頼な初期化動作を実現することにある。【００１５】
なお、特許文献１には、製造工程後に、高電流を印加して初期化することが記載されているが、その目的は、セット時の抵抗ばらつきを抑えることにあり、本発明と課題が異なる。また、特許文献１には、相変化メモリの初期状態の抵抗値を低減する手法が記載され、製膜直後の抵抗性記憶素子にリセット動作時よりも大きな電流を印加して、抵抗をリセット状態の値にまで下げる初期化動作が述べられているが、この手法を図５及び図６に示した抵抗性記憶素子に適用する場合、上記の課題が解決できない。【００１６】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１８】
すなわち、相変化メモリを有する半導体装置において、共通データ線に初期化回路を設け、この共通データ線とビット線に高電圧を印加する。初期化回路は、このためのバイアス回路と、共通データ線及びビット線の電圧変化を検知する初期化検出回路とを有する。初期化動作において、ロウ（行）及びカラム（列）で選択されたセル内の記憶素子にのみ高電圧が印加されて抵抗値が低下することにより、共通データ線及びビット線が急激に放電される。初期化検出回路が、この電圧変化を検知して、バイアス回路を停止することにより、過電流印加を回避することができる。
【発明の効果】
【００１９】
本発明によれば、相変化メモリにおいて、高信頼な初期化動作を実現することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１による半導体装置において、それに含まれる相変化メモリモジュールの要部回路ブロックの構成例を示す図である。
【図２】相変化材料を用いた抵抗素子の相変化に必要なパルス幅と温度との関係を示す図である。
【図３】相変化材料を用いた抵抗素子の典型的な構造の例を示す断面図である。
【図４】図３に示した相変化材料を用いた抵抗素子の典型的な電流−電圧特性の例を示す図である。
【図５】Ｔａ−Ｏ接着層を適用した相変化素子の典型的な構造の例を示す断面図である。
【図６】図５に示した相変化材料を用いた抵抗素子の初期状態における典型的な電流−電圧特性の別の例を示す図である。
【図７】本発明の実施の形態１による半導体装置において、それに含まれる図１における相変化メモリアレイ及び周辺回路の詳細な構成の例を示す図である。
【図８】図７の相変化メモリの初期化動作におけるタイミングダイアグラムの例を示す図である。
【図９】本発明の実施の形態２による半導体装置において、それに含まれる図１における相変化メモリアレイ及び周辺回路の詳細な構成の別の例を示す図である。
【図１０】図９の相変化メモリの初期化動作におけるタイミングダイアグラムの例を示す図である。
【図１１】本発明の実施の形態３による半導体装置において、それに含まれる図１における相変化メモリモジュールの詳細な構成の別の例を示す図である。
【図１２】図１１の相変化メモリの初期化動作におけるタイミングダイアグラムの例を示す図である。
【図１３】本発明の実施の形態４による半導体装置において、相変化メモリの初期化動作のタイミングダイアグラムの別の例を示す図である。
【図１４】本発明の実施の形態５による半導体装置において、それに含まれる相変化メモリモジュールの要部回路ブロックの構成例を示す図である。
【図１５】図１４の相変化メモリの初期化動作におけるベリファイ動作のフローチャートの例を示す図である。
【図１６】本発明の実施の形態５による半導体装置において、それに含まれる相変化メモリモジュールの要部回路ブロックの構成の別の例を示す図である。
【図１７】本発明の実施の形態７による半導体装置の製造方法において、書き込み方法Ａの手順を示す図である。
【図１８】本発明の実施の形態７による半導体装置の製造方法において、高温放置時間と抵抗値の関係を示す図である。
【図１９】本発明の実施の形態７による半導体装置の製造方法において、書き換え回数と抵抗値の関係を示す図である。
【図２０】本発明の実施の形態７による半導体装置の製造方法において、書き込み方法Ｂの手順を示す図である。
【図２１】本発明の実施の形態７による半導体装置の製造方法において、書き込み方法Ｃの手順を示す図である。
【図２２】本発明の実施の形態７による半導体装置の製造方法において、各書き込み方法の適用例を示す図である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。【００２２】
（実施の形態１）
図１は、本発明の実施の形態１によるメモリモジュールＭＭＤＬの要部ブロックの構成例を示している。図１では、メモリアレイＭＣＡが簡略化されており、一つのメモリセルＭＣが代表として示されている。また、メモリアレイＭＣＡの動作に必要なワードドライバ列ＷＤＡ、マルチプレクサＭＵＸ、センスアンプＳＡ、書き換え回路ＰＲＧＭも同時に示されている。【００２３】
本メモリモジュールＭＭＤＬは、電源電圧ＶＤＤ（例えば１．５Ｖ）動作のＭＯＳトランジスタで構成される。すなわち、システム・オン・チップ（ＳｏＣ）における論理回路モジュールに用いられるＭＯＳトランジスタと同じである。電源回路ＶＧＥＮは、電源電圧ＶＤＤをリセット電圧ＶＲＳＴ（例えば１．３Ｖ〜１．５Ｖ）およびセット電圧ＶＳＥＴ（例えば１．０Ｖ）に降圧して、前述の書き換え回路ＰＲＧＭに出力する。【００２４】
この構成では、さらに、複数のビット線毎に配置されたセンスアンプと書き換え回路と共に初期化回路ＩＣＫＴを配置し、初期化回路ＩＣＫＴを介して共通データ線ＣＤＬ及びビット線ＢＬに高電圧を給電する点に特徴がある。この高電圧は、いわゆる耐圧試験時と同様に電源電圧ＶＤＤ端子から入力されるものであり、図６で述べたしきい電圧ＶＴＨＩよりも高い電圧である。【００２５】
以下の説明では、製膜直後（ウェハ処理工程後）の記憶素子の低抵抗化、すなわち初期化動作を仮定して、通常動作よりも高いレベルにあることを強調するために、電源電圧ＶＤＤを初期化電圧ＶＩＮＴＬと示す。初期化動作は、本半導体装置を出荷前に一度だけ行われるので、通常動作よりも高い電圧が印加されても、ＭＯＳトランジスタが破壊されることはない。【００２６】
初期化回路ＩＣＫＴは、複数のテスト信号で制御される。図１では、プリチャージ起動信号ＴＰＣＢと初期化起動信号ＴＩＮＴＬとで制御される例が示されている。これらのテスト信号は、コマンド信号群ＣＭＤとテスト・モード・レジスタＴＭＲＥＧの値に応じて、制御論理回路ＣＬＧＣにて発生される。【００２７】
図７は、図１に示したメモリモジュールＭＭＤＬの構成の具体例を示している。メモリアレイＭＣＡは、ワード線ＷＬ１〜ＷＬｍとビット線ＢＬ１〜ＢＬｎとの各交点に配置されたｍ×ｎビットのメモリセルＭＣ１１〜ＭＣｍｎを有する構成が示されている。メモリセルＭＣ１１〜ＭＣｍｎを構成する素子は、選択トランジスタＭＱとカルコゲナイド材料による可変抵抗による記憶素子ＲＱであり、ビット線ＢＬ１〜ＢＬｎと接地電圧ＶＳＳ端子との間に挿入される。選択トランジスタＭＱと記憶素子ＲＱの接続順は２通りあり得るが、図７のようにビット線から接地電圧ＶＳＳ端子の方向に記憶素子ＲＱ、選択トランジスタＭＱの順に接続した方が、選択トランジスタＭＱの基板バイアス効果を回避できる。したがって、大きなジュール熱を必要とするリセット動作において大電流を流すことができる利点がある。【００２８】
ワード線ＷＬ１〜ＷＬｍは、ワードドライバ列ＷＤＡ内で対応するワードドライバＷＤ１〜ＷＤｍによって駆動される。マルチプレクサＭＵＸは、ビット線ＢＬ１〜ＢＬｎと共通データ線ＣＤＬとの間に配置され、カラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＣＫＴとで構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎの各々と共通データ線ＣＤＬとの間に配置されたＣＭＯＳ伝達ゲートＣＳＷ１１〜ＣＳＷ１ｎで構成される。ＣＭＯＳ伝達ゲートＣＳＷ１１〜ＣＳＷ１ｎの各々は、図７では省略されているカラムデコーダで発生されたカラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）に応じて活性化されて、任意のビット線を後述のセンスアンプＳＡ、書き換え回路ＰＲＧＭ、初期化回路ＩＣＫＴに接続する。放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎの各々と共通データ線ＣＤＬとの間に配置されたＮＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎで構成され、前述のカラム選択信号ＹＳ１Ｔ〜ＹＳｎＴによって、待機時にビット線ＢＬ１〜ＢＬｎの各々を接地電圧ＶＳＳに駆動する。【００２９】
書き換え回路ＰＲＧＭは、リセット回路ＲＣＫＴとセット回路ＳＣＫＴを有する。リセット回路ＲＣＫＴは、リセット電圧ＶＲＳＴの給電線と共通データ線ＣＤＬとの間に挿入されたＰＭＯＳトランジスタＭＰ１０１で構成される。トランジスタＭＰ１０１のゲート電極には、リセット信号ＲＳＴＢが接続される。リセット動作において、電源電圧ＶＤＤとなっているリセット信号ＲＳＴＢが接地電圧ＶＳＳに駆動されることにより、トランジスタＭＰ１０１が導通して、選択されるメモリセル内の記憶素子ＲＱに電流を印加する。【００３０】
セット回路ＳＣＫＴは、セット電圧ＶＳＥＴの給電線と共通データ線ＣＤＬとの間に挿入されたＰＭＯＳトランジスタＭＰ１１１で構成される。トランジスタＭＰ１１１のゲート電極には、セット信号ＳＥＴＢが接続される。セット動作において、電源電圧ＶＤＤとなっているリセット信号ＳＥＴＢが接地電圧ＶＳＳに駆動されることにより、トランジスタＭＰ１１１が導通して、選択されるメモリセル内の記憶素子ＲＱに電流を印加する。【００３１】
初期化回路ＩＣＫＴは、図７に示すように初期化検出回路ＩＤＣＴとバイアス回路ＶＢＣＫＴとで構成される。初期化検出回路ＩＤＣＴは、インバータ回路ＩＶ１３１を有し、ノードＳＮＢを共通データ線ＣＤＬの電圧レベルに応じた電圧に駆動する。このため、所望の電圧レベルを感知できるように、インバータ回路ＩＶ１３１を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの各々のβ（＝ゲート幅／ゲート長）比が設定されている。【００３２】
バイアス回路ＶＢＣＫＴは、初期化電圧ＶＩＮＴＬの給電線と共通データ線ＣＤＬとの間に並列に挿入されたＰＭＯＳトランジスタＭＰ１２１，ＭＰ１２２、ＮＡＮＤ回路ＮＤ１２０，ＮＤ１２１で構成される。初期化動作においてトランジスタＭＰ１２２は、プリチャージ起動信号ＴＰＣＢが接地電圧ＶＳＳに駆動されることにより導通して、共通データ線ＣＤＬと選択ビット線とを初期化電圧ＶＩＮＴＬに駆動する。トランジスタＭＰ１２１は、初期化動作において、選択メモリセル内の記憶素子に、ＤＣ電流を印加するために用いられる。ここで、トランジスタＭＰ１２１のオン抵抗は、メモリセル内の記憶素子が低抵抗化した際の共通データ線ＣＤＬとビット線の電圧が、初期化検出回路ＩＤＣＴ内のインバータ回路ＩＶ１３１の論理しきい電圧ＶＴＬよりも低くなるように設計されている。ＮＡＮＤ回路ＮＤ１２０，ＮＤ１２１は、前述の初期化検出回路ＩＤＣＴと共にトランジスタＭＰ１２１の制御に用いられる。すなわち、ＮＡＮＤ回路ＮＤ１２０，ＮＤ１２１は互いに縦列接続され、初期化動作において、初期化起動信号ＴＩＮＴＬが電源電圧ＶＤＤに駆動されている場合に、初期化検出回路ＩＤＣＴの出力ノードＳＮＢに応じた電圧に制御信号ＰＢ１を駆動して、トランジスタＭＰ１２１を制御する。初期化動作以外の状態では、初期化起動信号ＴＩＮＴＬは接地電圧ＶＳＳに保持されるので、ノードＮ１および制御信号ＰＢ１が電源電圧ＶＤＤにそれぞれ駆動されることにより、トランジスタＭＰ１２１がカットオフされる。【００３３】
図８は、図７に示した初期化回路の動作波形を示している。ここでは、一例として、メモリセルＭＣ１１を初期化する場合の動作を説明する。なお、電源電圧ＶＤＤは前述したように、通常動作の値（例えば、１．５Ｖ）よりも高い初期化電圧ＶＩＮＴＬ（例えば、２．０Ｖ）に制御されているものと仮定している。このため、各ノードにおける電圧波形の高電圧レベルを初期化電圧ＶＩＮＴＬと示している。【００３４】
まず、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）を活性化して、ビット線ＢＬ１と初期化回路ＩＣＫＴとを接続する。次に、初期化電圧ＶＩＮＴＬとなっているプリチャージ起動信号ＴＰＣＢを短期間、接地電圧ＶＳＳに駆動することにより、トランジスタＭＰ１２２を導通させて、共通データ線ＣＤＬおよびビット線ＢＬ１を初期化電圧ＶＩＮＴＬに駆動する。この結果、初期化電圧ＶＩＮＴＬとなっているノードＳＮＢは、接地電圧ＶＳＳに駆動される。【００３５】
次に、接地電圧ＶＳＳとなっている初期化起動信号ＴＩＮＴＬを初期化電圧ＶＩＮＴＬに駆動することにより、初期化電圧ＶＩＮＴＬとなっている制御信号ＰＢ１を接地電圧ＶＳＳに駆動して、トランジスタＭＰ１２１を導通させる。続いて、接地電圧ＶＳＳとなっているプリチャージ起動信号ＴＰＣＢを初期化電圧ＶＩＮＴＬに駆動した後、接地電圧ＶＳＳとなっているワード線ＷＬ１を初期化電圧ＶＩＮＴＬに駆動して、メモリセルＭＣ１１内の記憶素子ＲＱに初期化電圧ＶＩＮＴＬを印加する。【００３６】
この直後は、微小な電流が流れるため、ビット線ＢＬ１および共通データ線ＣＤＬの電圧変化は極めて小さいが、記憶素子ＲＱの低抵抗化が起こると、ビット線ＢＬ１および共通データ線ＣＤＬは放電されて、中間電圧に落ち着く。この過渡応答時間は、記憶素子毎に異なる。中間電圧は、前述したように初期化検出回路ＩＤＣＴ内のインバータ回路ＩＶ１３１の論理しきい電圧ＶＴＬよりも低くなるように設計されているので、接地電圧ＶＳＳとなっているノードＳＮＢが初期化電圧ＶＩＮＴＬ、初期化電圧ＶＩＮＴＬとなっているノードＮ１が接地電圧ＶＳＳに駆動されることにより、接地電圧ＶＳＳとなっている制御信号ＰＢ１が初期化電圧ＶＩＮＴＬに駆動されて、トランジスタＭＰ１２１がカットオフされる。【００３７】
このような動作により、低抵抗化後に記憶素子ＲＱへ過電流が流れ続けることを回避することができるので、記憶素子ＲＱへの過剰なストレス印加による素子特性の劣化を防ぐことができる。その後、ビット線ＢＬ１および共通データ線ＣＤＬは、メモリセルによって接地電圧ＶＳＳに向かって放電される。最後に、初期化電圧ＶＩＮＴＬとなっている初期化起動信号ＴＩＮＴＬとワード線ＷＬ１を接地電圧ＶＳＳに駆動し、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）を非活性状態として、待機状態に戻る。【００３８】
以上で述べた初期化回路ＩＣＫＴの構成と動作による効果を、以下にまとめる。【００３９】
第一に、本実施の形態１によるメモリモジュールは、図１に示したように電源電圧ＶＤＤ（ＶＩＮＴＬ）端子とメモリアレイＭＣＡとの間に初期化回路ＩＣＫＴが設けられ、制御論理回路ＣＬＧＣによって発生されたテスト信号ＴＰＣＢおよびＴＩＮＴＬを用いてリセット電圧およびセット電圧よりも高い初期化電圧ＶＩＮＴＬをメモリセルＭＣ内の記憶素子ＲＱに印加することにより、製膜直後の記憶素子ＲＱの抵抗値を下げることができる。【００４０】
第二に、本実施の形態１による初期化回路ＩＣＫＴは、図７に示したように初期化検出回路ＩＤＣＴとバイアス回路ＶＢＣＫＴが設けられ、初期化検出回路ＩＤＣＴは共通データ線ＣＤＬおよびビット線ＢＬ１〜ＢＬｎの電圧変化を感知して、バイアス回路ＶＢＣＫＴを非活性化して、電源電圧ＶＤＤ端子とメモリアレイＭＣＡとの間の電流経路を遮断する。このような構成と動作により、初期化動作時に低抵抗化した記憶素子ＲＱへの大電流の流入を回避して、記憶素子ＲＱ特性の劣化を防止することができる。このような効果は、初期化電圧ＶＩＮＴＬが通常動作における電源電圧ＶＤＤよりも高い場合に特に有効であり、相変化メモリにおいて高信頼な初期化動作を実現することができる。【００４１】
（実施の形態２）
本実施の形態２では、初期化回路の別の構成と動作を説明する。図９は、本発明の実施の形態２によるメモリアレイ及び周辺回路の具体例を示しており、図７と同様にｎ×ｍビットのメモリセルを有する構成が示されている。初期化回路ＩＣＫＴも同様に初期化検出回路ＩＤＣＴとバイアス回路ＶＢＣＫＴを有するが、初期化検出回路ＩＤＣＴがバイアス回路ＶＢＣＫＴ内のノードＳＮＴの電圧変化をセンスする点に特徴がある。以下では、この点に注目して説明する。【００４２】
バイアス回路ＶＢＣＫＴは、ＰＭＯＳトランジスタＭＰ１２１，ＭＰ１２３、ＮＭＯＳトランジスタＭＮ１２１、ＮＡＮＤ回路ＮＤ１２１、インバータ回路ＩＶ１２１，ＩＶ１２２とで構成される。トランジスタＭＰ１２１とＮＡＮＤ回路ＮＤ１２１は、図７と同様のものである。トランジスタＭＰ１２１のソース電極あるいはドレイン電極の一端は、新たに追加されたトランジスタＭＰ１２３のソース電極あるいはドレイン電極の一端と前述のノードＳＮＴにて接続されて、初期化電圧ＶＩＮＴＬ端子と共通データ線ＣＤＬとの間に電流経路を形成する。トランジスタＭＰ１２３のゲート電極には、プリチャージ起動信号ＴＰＣＢが接続される。ＮＡＮＤ回路ＮＤ１２１の一方の入力端子には、図７のＮＡＮＤ回路ＮＤ１２０と置き換えられたインバータ回路ＩＶ１２１の出力端子が接続され、初期化検出回路ＩＣＫＴの出力信号の反転信号が入力される。ノードＳＮＴと接地電圧ＶＳＳ端子の間には、トランジスタＭＮ１２１が挿入される。トランジスタＭＮ１２１のゲート電極には、初期化起動信号ＴＩＮＴＬをインバータ回路ＩＶ１２２で反転した信号が接続される。このような構成により、初期化動作以外の状態において、初期化起動信号ＴＩＮＴＬが接地電圧ＶＳＳに保持されることにより、トランジスタＭＮ１２１が導通して、ノードＳＮＴが接地電圧ＶＳＳに保持される。【００４３】
初期化検出回路ＩＤＣＴは、図７と同様のインバータ回路ＩＶ１３１に加えて、ＮＭＯＳトランジスタＭＮ１３１とで構成される。トランジスタＭＮ１３１はノードＳＮＴと接地電圧ＶＳＳ端子の間に挿入され、そのゲート電極にインバータ回路ＩＶ１３１の出力端子が接続される。すなわち、ノードＳＮＴとノードＳＮＢとの間で正帰還回路を形成することにより、初期化回路ＩＣＫＴのセンス時間を短縮することが可能である。センス時間短縮には、図９に示すようにノードＳＮＴの方が、共通データ線ＣＤＬよりも接続されるトランジスタによる拡散容量が小さいために、センス高速化に好適である。【００４４】
図１０は、図９に示した初期化回路の動作波形を示している。ここでも一例として、メモリセルＭＣ１１を初期化する場合の動作を説明する。なお、電源電圧ＶＤＤは前述したように、通常動作の値（例えば、１．５Ｖ）よりも高い初期化電圧ＶＩＮＴＬ（例えば、２．０Ｖ）に制御されているものと仮定している。このため、各ノードにおける電圧波形の高電圧レベルを初期化電圧ＶＩＮＴＬと示している。【００４５】
まず、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）を活性化して、ビット線ＢＬ１と初期化回路ＩＣＫＴとを接続する。次に、接地電圧ＶＳＳとなっている初期化起動信号ＴＩＮＴＬを初期化電圧ＶＩＮＴＬに駆動してトランジスタＭＮ１２１をカットオフした後に、初期化電圧ＶＩＮＴＬとなっているプリチャージ起動信号ＴＰＣＢを短期間、接地電圧ＶＳＳに駆動することにより、トランジスタＭＰ１２３を導通させて、ノードＳＮＴを初期化電圧ＶＩＮＴＬに駆動する。すると、初期化電圧ＶＩＮＴＬとなっているノードＳＮＢおよび制御信号ＰＢ１が接地電圧ＶＳＳに駆動されて、トランジスタＭＰ１２１が導通することにより、選択ビット線ＢＬ１が初期化電圧ＶＩＮＴＬに駆動される。【００４６】
続いて、接地電圧ＶＳＳとなっているワード線ＷＬ１を初期化電圧ＶＩＮＴＬに駆動して、メモリセルＭＣ１１内の記憶素子ＲＱに初期化電圧ＶＩＮＴＬを印加する。この直後は、微小な電流が流れるため、ビット線ＢＬ１およびノードＳＮＴの電圧変化は極めて小さいが、記憶素子ＲＱの低抵抗化が起こると、ビット線ＢＬ１およびノードＳＮＴは放電される。この過渡応答時間は、記憶素子毎に異なるため、図１０では、ワード線ＷＬ１を活性化した後も、プリチャージ起動信号ＴＰＣＢを活性化してビット線ＢＬ１の電圧降下を回避することにより、記憶素子ＲＱに十分な時間、初期化電圧ＶＩＮＴＬを印加している。このような動作により、記憶素子ＲＱの低抵抗化を促進することができる。また、接地電圧ＶＳＳとなっているプリチャージ起動信号ＴＰＣＢを初期化電圧ＶＩＮＴＬに駆動した後で、ビット線ＢＬ１およびノードＳＮＴが大きく放電される。【００４７】
ノードＳＮＴの電圧が、初期化検出回路ＩＤＣＴ内のインバータ回路ＩＶ１３１の論理しきい電圧ＶＴＬよりも低くなると、接地電圧ＶＳＳとなっているノードＳＮＢが初期化電圧ＶＩＮＴＬに駆動されることにより、初期化検出回路ＩＤＣＴ内のインバータ回路ＩＶ１３１とトランジスタＭＮ１３１による正帰還回路によって、接地電圧ＶＳＳとなっている制御信号ＰＢ１が急速に初期化電圧ＶＩＮＴＬに駆動されて、トランジスタＭＰ１２１がカットオフされる。その後、ビット線ＢＬ１および共通データ線ＣＤＬは、メモリセルによって接地電圧ＶＳＳに向かって放電される。【００４８】
最後に、初期化電圧ＶＩＮＴＬとなっている初期化起動信号ＴＩＮＴＬとワード線ＷＬ１を接地電圧ＶＳＳに駆動し、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）を非活性状態として、待機状態に戻る。【００４９】
以上の構成と動作により、初期化動作におけるトランジスタＭＰ１２１のカットオフのタイミングは、図８の場合よりも早められている。また、プリチャージ起動信号ＴＰＣＢが活性化中に、記憶素子ＲＱの急激な低抵抗化が発生した場合でも、ビット線の電圧降下を検知してトランジスタＭＰ１２１をカットオフすることができるので、記憶素子ＲＱに大電流が流入し続けることを回避して、記憶素子ＲＱ特性の劣化を防止することができる。このような効果は、初期化電圧ＶＩＮＴＬが通常動作における電源電圧ＶＤＤよりも高い場合や、低抵抗化の過渡応答が素子間で大きく異なる場合において、特に有効である。よって、相変化メモリにおいて、高信頼かつ確実な初期化動作を実現することができる。【００５０】
（実施の形態３）
本実施の形態３では、初期化回路ＩＣＫＴと書き換え回路ＰＲＧＭのさらに別の構成と動作を説明する。図１１は、本発明の実施の形態３によるメモリアレイ及び周辺回路の具体例を示しており、図９と同様にｎ×ｍビットのメモリセルを有する構成が示されている。初期化回路ＩＣＫＴも同様に初期化検出回路ＩＤＣＴとバイアス回路ＶＢＣＫＴを有する。一方、書き換え回路ＰＲＧＭは新たにセット制御回路ＳＣＴＬが配置されており、バイアス回路ＶＢＣＫＴで発生されたセット信号ＩＳＥＴによって、初期化電圧ＶＩＮＴＬに続いてセット電圧ＶＳＥＴを記憶素子ＲＱに印加する点に特徴がある。【００５１】
以下では、この点に注目して説明する。なお、セット電圧ＶＳＥＴは初期化動作においても、通常動作時の電源電圧ＶＤＤよりも低い電圧動作（例えば１．０Ｖ）となるように、図１に示した制御論理回路ＣＬＧＣで発生されたトリミング信号群ＴＲＳＩＧを用いて電源回路ＶＧＥＮで発生されている。【００５２】
初期化回路ＩＣＫＴ内のバイアス回路ＶＢＣＫＴは、新たにＮＯＲ回路ＮＲ１２１が追加される。その入力端子にはインバータ回路ＩＶ１２１，ＩＶ１２２の出力信号を入力し、その出力端子をセット信号ＩＳＥＴとする。【００５３】
書き換え回路に新たに追加されたセット制御回路ＳＣＴＬは、セット信号ＳＥＴＢ端子とセット回路ＳＣＫＴ内のトランジスタＭＰ１１１のゲート電極との間に挿入される。このセット制御回路ＳＣＴＬは、インバータ回路ＩＶ１１１とＮＯＲ回路ＮＲ１１１とで構成される。ＮＯＲ回路ＮＲ１１１の入力端子には、セット信号ＳＥＴＢをインバータ回路ＩＶ１１１で反転した信号ＳＥＴと、前述のセット信号ＩＳＥＴとが入力される。また、ＮＯＲ回路ＮＲ１１１の出力端子をノードＰＢ２として、セット回路ＳＣＫＴ内のトランジスタＭＰ１１１のゲート電極に接続する。【００５４】
図１２は、図１１に示した初期化回路の動作波形を示している。ここでも一例として、メモリセルＭＣ１１を初期化する場合の動作を説明する。なお、電源電圧ＶＤＤは前述したように、通常動作の値（例えば、１．５Ｖ）よりも高い初期化電圧ＶＩＮＴＬ（例えば、２．０Ｖ）に制御されているものと仮定している。このため、各ノードにおける電圧波形の高電圧レベルを初期化電圧ＶＩＮＴＬと示している。また、セット信号ＳＥＴは、接地電圧ＶＳＳに保持されている。さらに、初期化動作は、図１０で述べた動作と同様であるので、セット制御回路およびセット回路に関わる動作について以下で説明する。【００５５】
まず、接地電圧ＶＳＳとなっている初期化起動信号ＴＩＮＴＬを初期化電圧ＶＩＮＴＬに駆動すると、接地電圧ＶＳＳとなっているセット信号ＩＳＥＴが初期化電圧ＶＩＮＴＬ、初期化電圧ＶＩＮＴＬとなっている制御信号ＰＢ２が接地電圧ＶＳＳにそれぞれ駆動されることにより、トランジスタＭＰ１１１が導通して、選択ビット線ＢＬ１が充電される。【００５６】
次に、初期化電圧ＶＩＮＴＬとなっているプリチャージ起動信号ＴＰＣＢを接地電圧ＶＳＳに駆動することにより、トランジスタＭＰ１２３が導通される。この時、初期化電圧ＶＩＮＴＬ給電線とセット電圧ＶＳＥＴ給電線が短絡されるが、直後に初期化電圧ＶＩＮＴＬとなっているセット信号ＩＳＥＴが接地電圧ＶＳＳ、接地電圧ＶＳＳとなっている制御信号ＰＢ２が初期化電圧ＶＩＮＴＬにそれぞれ駆動されるので、トランジスタＭＰ１１１がカットオフされるので、貫通電流は短期間で阻止されて、選択ビット線ＢＬ１が初期化電圧ＶＩＮＴＬに駆動される。【００５７】
続いて、接地電圧ＶＳＳとなっているワード線ＷＬ１を初期化電圧ＶＩＮＴＬに駆動して、記憶素子ＲＱの低抵抗化が起こると、ビット線ＢＬ１およびノードＳＮＴは放電される。ノードＳＮＴの電圧が、初期化検出回路ＩＤＣＴ内のインバータ回路ＩＶ１３１の論理しきい電圧ＶＴＬよりも低くなると、トランジスタＭＰ１２１がカットオフされる。同時に、接地電圧ＶＳＳとなっているセット信号ＩＳＥＴが初期化電圧ＶＩＮＴＬ、初期化電圧ＶＩＮＴＬとなっている制御信号ＰＢ２が接地電圧ＶＳＳにそれぞれ駆動されることにより、トランジスタＭＰ１１１が導通して、選択ビット線ＢＬ１を介して記憶素子ＲＱにセット電圧ＶＳＥＴが印加される。【００５８】
初期化電圧ＶＩＮＴＬとなっている初期化起動信号ＴＩＮＴＬを接地電圧ＶＳＳに駆動すると、初期化電圧ＶＩＮＴＬとなっているセット信号ＩＳＥＴが接地電圧ＶＳＳ、接地電圧ＶＳＳとなっている制御信号ＰＢ２が初期化電圧ＶＩＮＴＬにそれぞれ駆動されるので、トランジスタＭＰ１１１がカットオフされて、待機状態に戻る。【００５９】
以上の構成と動作により、製膜直後の記憶素子ＲＱの低抵抗化直後に、セット電圧ＶＳＥＴを印加することができる。実施の形態１や実施の形態２で述べたように、低抵抗化の過渡応答が素子間で異なるため、初期化動作におけるジュール熱発生時間にばらつきが生じるが、後続のセットパルスによって、結晶化に必要なジュール熱を発生することが可能となる。なお、初期化回路ＩＣＫＴは、前記実施の形態１の図７で示したような回路構成をベースとしたものであってもよい。【００６０】
したがって、記憶素子ＲＱの抵抗値を製膜直後の高抵抗値からセット状態の抵抗値にまで低減することが可能となるため、相変化メモリにおいて高信頼かつ確実な初期化動作を実現することができる。【００６１】
（実施の形態４）
本実施の形態４では、相変化メモリの初期化動作のタイミングダイアグラムの別の例を説明する。図１３は、本発明の実施の形態４の半導体装置において、相変化メモリの初期化動作のタイミングダイアグラムの別の例を示している。このタイミングダイアグラムの特徴は、同一メモリセルに対して連続して複数回、初期化動作を実施している点にある。図１３では、一例として実施の形態３で述べた初期化動作を２回実施している。なお、初期化動作の回数は、これに限定されるものではない。【００６２】
１回目の初期化動作では、記憶素子ＲＱの低抵抗化が起こらず、選択ビット線ＢＬ１は、ほぼ初期化電圧ＶＩＮＴＬに保持されている。一方、２回目の初期化動作では、記憶素子ＲＱの低抵抗化が発生して、選択ビット線ＢＬ１が放電される。そして、記憶素子ＲＱにセット電圧ＶＳＥＴが印加されている。【００６３】
このような動作は、製膜直後の記憶素子に対する初期化動作の過渡応答が素子間で大きく異なり、感度が鈍い素子が存在する場合に特に有効である。すなわち、相変化メモリにおいて、さらに高信頼かつ確実な初期化動作を実現することができる。【００６４】
なお、図１３では、２回目の初期化動作において記憶素子ＲＱの低抵抗化が発生するものと仮定していた。しかし、１回目の初期化動作において低抵抗化に発生する場合もあり得る。この場合、２回目の初期化動作においては、ワード線ＷＬ１が活性化された直後に、選択ビット線ＢＬ１およびノードＳＮＴが放電されて、記憶素子にセット電圧ＶＳＥＴが印加される。セット電圧ＶＳＥＴは、初期化電圧ＶＩＮＴＬよりも低く、通常の書き換え動作で用いられる電圧であるので、記憶素子ＲＱに過電流が流れることはない。【００６５】
すなわち、素子特性の劣化を起こす恐れがないので、実施の形態１〜実施の形態３で述べた初期化動作は、同一素子に連続して複数回の初期化を行う際に、特に有効である。【００６６】
（実施の形態５）
本実施の形態５では、相変化メモリモジュールの別の構成例と初期化動作を説明する。本実施の形態５の特徴は、同一メモリセルに連続して初期化動作を行う場合に、いわゆるベリファイ動作を行う点にある。【００６７】
図１４は、本発明の実施の形態５において、相変化メモリモジュールにおける要部ブロックの別の構成例を示している。図１の構成例との相異は、ベリファイ回路ＶＲＣＫＴを設けて、初期化起動信号ＴＩＮＴＬおよびプリチャージ起動信号ＴＰＣＢとセンスアンプＳＡ出力との論理演算を施して初期化回路ＩＣＫＴを制御する点にある。【００６８】
なお、図１４では、制御論理回路ＣＬＧＣに関わる回路ブロックは説明の簡単のため省略している。また、初期化動作（およびセット動作）によって記憶素子ＲＱの抵抗が下がりきらず、リセット抵抗並みの高抵抗状態にある場合、その後の読み出し動作において、センスアンプＳＡは、論理値“０”を出力すると仮定する。これとは逆に、初期化動作（およびセット動作）によって記憶素子ＲＱの抵抗が低下して、セット抵抗並みの抵抗値に変化した場合、その後の読み出し動作において、センスアンプＳＡは、論理値“１”を出力すると仮定する。【００６９】
ベリファイ回路ＶＲＣＫＴは、ラッチ回路ＬＡＣＫＴ、インバータ回路ＩＶ４０１，ＩＶ４０２，ＩＶ４０３、ＮＡＮＤ回路ＮＤ４０１、ＮＯＲ回路ＮＲ４０１で構成される。ラッチ回路ＬＡＣＫＴは、センスアンプＳＡの出力端子に接続されて、記憶情報（ここでは、記憶素子ＲＱの状態）に応じた値を一時的に記憶する。ＮＯＲ回路ＮＲ４０１は、その入力端子にプリチャージ起動信号ＴＰＣＢとラッチ回路ＬＡＣＫＴの出力信号が入力される。そして、この出力信号をインバータ回路ＩＶ４０１で反転した信号を新たなプリチャージ起動信号ＩＴＰＣＢとする。ＮＡＮＤ回路ＮＤ４０１は、その入力端子に初期化起動信号ＴＩＮＴＬとラッチ回路ＬＡＣＫＴをインバータ回路ＩＶ４０２で反転した信号が入力される。そして、この出力信号をインバータ回路ＩＶ４０３で反転した信号を新たな初期化起動信号ＩＴＩＮＴＬとする。【００７０】
このような構成を用いて初期化動作（およびセット動作）と読み出し動作を繰り返すことにより、記憶素子がセット状態まで低抵抗化されたか否かを判断しながら、指定回数だけ連続して初期化動作を行う。初期化動作（およびセット動作）によって記憶素子の抵抗が下がりきらなかった場合、すなわち、初期化に失敗した場合、前述したようにセンスアンプＳＡは、論理値“０”を出力する。したがって、後続の初期化動作におけるプリチャージ起動信号ＴＰＣＢおよび初期化起動信号ＴＩＮＴＬと同じ信号がプリチャージ起動信号ＩＴＰＣＢと初期化起動信号ＩＴＩＮＴＬに転送されて、初期化回路ＩＣＫＴが活性化されることにより、初期化動作が繰り返される。【００７１】
一方、初期化動作（およびセット動作）によって記憶素子の抵抗が低下した場合、すなわち、初期化が成功した場合、センスアンプＳＡは、論理値“１”を出力する。したがって、後続の初期化動作におけるプリチャージ起動信号ＴＰＣＢおよび初期化起動信号ＴＩＮＴＬが無効とされて、プリチャージ起動信号ＩＴＰＣＢと初期化起動信号ＩＴＩＮＴＬに転送されないため、初期化回路ＩＣＫＴが非活性状態に保持されることにより、初期化動作が停止される。【００７２】
以上の動作が、図１５のフローチャートにまとめて示されている。図１５は、図１４の相変化メモリの初期化動作におけるベリファイ動作のフローチャートの一例を示す。図１５において、Ｎは、ベリファイ動作の最大繰り返し回数を示す自然数である。【００７３】
なお、初期化動作におけるベリファイ動作において、セット状態で低抵抗化の判定をしているが、これは、リセット状態では、高抵抗状態とリセット状態が識別できないからである。【００７４】
また、図１６に、本発明の実施の形態５の半導体装置において、それに含まれる相変化メモリモジュールの要部回路ブロックの構成の別の例を示す。図１６に示すように、本実施の形態５の半導体装置はＣＰＵにより制御され、プリチャージ起動信号ＴＰＣＢと初期化起動信号ＴＩＮＴＬが、コマンド信号群ＣＭＤとテスト・モード・レジスタＴＭＲＥＧの値に応じて、制御論理回路ＣＬＧＣにて発生される。ＣＰＵは、さらにＩ／Ｏ回路ブロックＩ／Ｏ ＢＬＫから出力データ線ＤＯを介して、センスアンプの出力信号を受信する。このような構成により、ＣＰＵは初期化が完了したか否かを認識することができる。【００７５】
以上のベリファイ回路構成とベリファイ動作により、低抵抗化の過渡応答が素子間で異なる現象に応じて同一メモリセルに連続して初期化動作を行う場合、低抵抗化後のメモリセルに初期化電圧ＶＩＮＴＬを印加することにより、瞬間的に大電流が流入することを回避することができる。すなわち素子特性の劣化を防ぐことが可能となるため、相変化メモリにおいて高信頼かつ確実な初期化動作を実現することができる。【００７６】
（実施の形態６）
なお、これまでは、メモリモジュールが、電源電圧ＶＤＤ（例えば１．５Ｖ）動作のＭＯＳトランジスタで構成される例を説明してきた。しかし、メモリモジュールの構成は、これに限定されず、入出力（Ｉ／Ｏ）回路に使用されるような、ゲート酸化膜の厚い高耐圧ＭＯＳを適用することもできる。【００７７】
この場合、メモリセルにおける選択トランジスタのゲート電極に電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰ（例えば、３．３Ｖ程度）まで印加することができるので、通常の書き換え動作におけるセット電流およびリセット電流を増加させることができて、確実な書き換え動作が可能となる。また、この昇圧電圧ＶＰＰを発生するための昇圧回路をメモリモジュール内に設けていれば、高耐圧試験モードに入らなくとも、ビット線を介してメモリセル内の記憶素子に昇圧電圧ＶＰＰを印加することができるので、初期化動作を容易に行うことができる。このような初期化動作においても、これまで述べた実施例を用いれば、低抵抗化後のメモリセルに長時間、高電圧（ここでは昇圧電圧ＶＰＰ）が印加されることを回避して、素子特性の劣化を防ぐことが可能となるため、相変化メモリにおいて高信頼かつ確実な初期化動作を実現することができる。【００７８】
（実施の形態７）
前記実施の形態では、相変化メモリの高い初期抵抗を下げる処理について述べてきたが、この方法を用いた他の書き込み方法を新たに述べる。この方法は、ＬＳＩのブート領域をはじめとした、予め情報を格納しておく記憶領域の作成に対して有効である。【００７９】
一般に、ウエハ処理工程（前工程）終了後、ＬＳＩはパッケージに封入され、その後で実装基板上にハンダを用いて接着される。パッケージ封入やハンダ付け（以下、後工程と称する）の際の処理温度は２００℃以上になるが、相変化メモリの情報保持特性では、これらの処理環境で情報を保持し続けることは難しい。しかし、それら予め情報を格納しておく領域を設けておくことは、ＬＳＩの実用上の観点で非常に重要である。以下に述べる書き込み方法は、この課題を解決するための有効な手段となりうる。【００８０】
図１７に、本実施の形態７による半導体装置の製造方法における書き込み方法Ａの手順を示す。書き込み方法Ａは、リセット状態にしておく対象のビットは初期抵抗（高抵抗状態）のままとし、セット状態にするビットのみ、初期化信号を印加して低抵抗化させる方法である。発明者らは、前述の２００℃程度の温度では、初期のままの高抵抗状態にあるビットは何等の抵抗変化も見せないことを見出した。したがって、本実施の形態７の書き込み方法Ａを用いて、ブート領域などへの書き込みを後工程前に予め行っておけば、後工程の熱処理を経ても情報は失われることなく保持される。この手順を示したものが、図１７である。【００８１】
上記と同様の観点で行う、他の書き込み方法Ｂについて説明する。ここでは、発明者らが見出した更なる知見を用いるので、それをまず説明する。【００８２】
図１８は、本発明の実施の形態７において、高温放置時間と抵抗値との関係を示す図、図１９は、書き換え回数と抵抗値との関係を示す図である。図１８に示すように、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅ膜の下地に酸化Ｔａ膜を設けると、通常は高温保持時に下がるはずの電気抵抗が、逆に上昇する現象が発見された。この現象には、（ａ）リセット書き込み（高抵抗状態を作る）動作を低電圧／低電流で行う場合に発生する、（ｂ）高温放置で抵抗が上がっても高電圧・電流を印加すると低抵抗化して再び低電圧での書き換えが可能になる、といった特徴がある。この様子を示したものが、図１８および図１９である。【００８３】
この現象を利用し、高温でも電気抵抗が下がらない状態を作り出すことで、高温保持能力を向上させることを狙う。すなわち、一旦、全ビットを初期化でセット状態にしてから、所望のセルだけを低電圧、短時間パルスでリセットしておくのである。このようにすれば、実装の熱処理によってリセット状態がセット状態に書き換わることがない。これが書き込み方法Ｂである。ブート領域などを、後工程前にこの方法で書き込んでおけば、後工程の後には低抵抗のセット状態はそのままで、高抵抗のリセット状態はさらに高い抵抗に変化しこそすれ、低抵抗化して記憶した情報を失うことはない。このため、信頼性の高い情報の格納が可能になる。【００８４】
図２０に、本実施の形態７による半導体装置の製造方法における書き込み方法Ｂの手順を示す。まず、メモリセルを逐次選択して初期化パルスを印加し、全てのメモリセルのセット処理が完了するまでこれを繰り返す。全てのメモリセルの初期化、即ち初期化パルスによるセット処理が終了したら、耐熱領域でリセット状態にしておくべきメモリセルを選択し、通常の書き換えで用いる低電圧でリセット状態にする。耐熱領域にある所望のセル全てをセット状態にすれば、書き込みは完了である。【００８５】
これらの書き込み方法ＡおよびＢは、熱負荷環境における情報保持特性の観点で高い信頼性を得られるが、個々のメモリセルは破壊されたわけではなく、書き換え機能を有している。したがって、一旦、書き込んだ後でも、電気的に書き換えを行うことは可能である。【００８６】
これを利用した再書き込み方法Ｃを以下に述べる。これは、耐熱書き込み領域を熱処理後に再び書き換える場合に有効である。【００８７】
図２１に、本実施の形態７による半導体装置の製造方法における書き込み方法Ｃの手順を示す。まず、後工程の熱処理後、リセット状態にあるセルをセット状態に書き換える。対象となるセルを選び、通常の書き換えで用いる電圧パルス（例えば、１．５Ｖで１マイクロ秒）よりも高電圧・長時間のパルス（例えば、２．５Ｖで数ミリ秒〜１秒）を与えてセット処理を行う。熱処理を経てリセット状態にあるメモリセルは初期化前の状態とほぼ同じ状態にあるため、ここで加える高電圧・長時間のパルスは初期化パルスで良い。【００８８】
所望のメモリセル全てのセット書き込みが終了したら、次にリセット書き込みを行う。ここで、セット状態にあるセルは熱処理後も通常のセット状態にあるか、若しくは前述の高電圧・長時間セット処理を施されているので、通常どおりの低い電圧・短いパルス（１．５Ｖ、１００ナノ秒）でリセット処理を行える。リセット対象のセルを選択してリセット書き込みを行い、所望のメモリセル全てに対するリセット書き込みが終了すれば、再書き込み方法Ｃは終了となる。このようにすれば、後工程の熱処理を経た後でも、電気的に相変化メモリの情報を書き換える事が可能である。【００８９】
図２２に、上記の書き込み方法Ａ、Ｂおよび再書き込み方法Ｃを行う箇所を示す。ＩＣカードの場合は、カード基体への接着処理前に書き込み方法Ａあるいは書き込み方法Ｂで書き込みを行う。一般的な組み込みマイコンの場合は、ウエハ検査工程で書き込み方法Ａあるいは書き込み方法Ｂで書き込んでからチップに分割して、パッケージに封入する。あるいは、検査後にチップ分割してパッケージ封入を行った後、回路基板へのハンダ付けを行う前に書き込み方法Ａあるいは書き込み方法Ｂにて書き込む。【００９０】
これら図１７から図２０で開示した書き込み方法ＡないしＣおよびそれらの手順を、ブート領域をはじめとした、後工程前に書き込みを行う領域への情報格納に用いれば、後工程の熱環境を経ても記憶情報を失うことの無い高い信頼性を得られる。実装完了後に耐熱領域を書き換える際は、一律、再書き込み方法Ｃを用いることで、情報の書き換えが可能になる。【００９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９２】
本発明は、製膜直後の記憶素子に高電圧を印加して抵抗値を下げると共に、高電圧印加時間を最小限に抑制することにより、低抵抗化した記憶素子に大電流が流入することを回避することができるため、相変化メモリにおいて素子特性の劣化を抑制した高信頼な初期化動作を実現するのに有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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