【手続補正書】
【提出日】平成19年9月13日(2007.9.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力されたディジタルデータとクロックとを、３ビット６状態遷移に基づくエンコード出力に変換して出力するエンコード装置において、
入力クロックの正エッジをきっかけに第１のデータ入力に基づいて状態を遷移させる第１の状態遷移制御手段と、
上記入力クロックの負エッジをきっかけに第２のデータ入力に基づいて状態を遷移させる第２の状態遷移制御手段と、
上記第１の状態遷移制御手段の状態と上記第２の状態遷移制御手段の状態とを交互に選択して出力する出力選択手段と
を備えることを特徴とするエンコード装置。
【請求項２】
請求項１に記載のエンコード装置において、
上記第１の状態遷移制御手段は、上記入力クロックの立ち上がり後に状態をホールドする第１のラッチ回路と、上記入力クロックの立ち下がり後に状態をホールドする第２のラッチ回路の出力と上記第１の入力データとに基づき上記第１のラッチ回路の入力データを決定する第１の組み合わせ倫理回路とを備え、
上記第２の状態遷移制御手段は、上記第２のラッチ回路と、上記入力データに基づき上記第２のラッチ回路の入力データを決定する第２の組み合わせ論理回路とを備え、
上記出力選択手段は、上記入力クロックの値に基づき上記第１の状態遷移制御手段の出力と上記第２の状態遷移制御手段の出力とのうち一方を選択し、エンコード出力を生成する第３の組み合わせ論理回路を備える
ことを特徴とするエンコード装置。
【請求項３】
入力されたディジタルデータとクロックとを、３ビット６状態遷移に基づくエンコード出力に変換して出力するエンコード装置において、
入力されるデータに対して位相をずらして加えられる第１の入力クロックの正エッジをきっかけに第１のデータ入力に基づいて内部の状態を遷移させる第１の状態遷移制御手段と、
上記第１の入力クロックに対して位相が略９０度遅れた第２の入力クロックの正エッジをきっかけに第２のデータ入力に基づいて内部の状態を遷移させる第２の状態遷移制御手段と、
上記第１の入力クロックの負エッジをきっかけに第３のデータ入力に基づいて内部の状態を遷移させる第３の状態遷移制御手段と、
上記第２の入力クロックの負エッジをきっかけに第４のデータ入力に基づいて内部の状態を遷移させる第４の状態遷移制御手段と、
上記第１、第２、第３および第４の状態遷移制御手段の出力を順次交替させてエンコード出力へ出力させる出力選択手段と
を備えることを特徴とするエンコード装置。
【請求項４】
請求項３に記載のエンコード装置において、
上記第１の状態遷移制御手段は、上記第１の入力クロックの立ち上がり後に状態をホールドする第１のラッチ回路と、上記第２の入力クロックの立ち下がり後に状態をホールドする第４のラッチ回路の出力と上記第１のデータ入力とに基づき上記第１のラッチ回路の入力データを決定する第１の組み合わせ論理回路とを備え、
上記第２の状態遷移制御手段は、上記第２の入力クロックの立ち上がり後に状態をホールドする第２のラッチ回路と、上記第１のラッチ回路の出力と上記第２のデータ入力に基づき上記第２のラッチ回路の入力データを決定する第２の組み合わせ論理回路とを備え、
上記第３の状態遷移制御手段は、上記第１の入力クロックの立ち下がり後に状態をホールドする第３のラッチ回路と、上記第２のラッチ回路の出力と上記第３のデータ入力に基づき上記第３のラッチ回路の入力データを決定する第３の組み合わせ論理回路とを備え、
上記第４の状態遷移制御手段は、上記第４のラッチ回路と、上記第３のラッチ回路の出力と上記第４のデータ入力に基づき上記第４のラッチ回路の入力データを決定する第４の組み合わせ論理回路とを備える
ことを特徴とするエンコード装置。
【請求項５】
請求項３に記載のエンコード装置において、
上記第１のデータ入力と上記第３のデータ入力とが共通に接続された第１の単一のデータ入力とされると共に、上記第２のデータ入力と上記第４のデータ入力とが供給に接続された第２の単一のデータ入力とされ、
上記第１の単一のデータ入力は、上記第１のクロック入力の正負両エッジでサンプリングされると共に、上記第２の単一のデータ入力は、上記第２のクロック入力の正負両エッジでサンプリングされ、
上記単一の第１のデータ入力のサンプリングと、上記単一の第２のデータ入力のサンプリングとは、互いに位相の異なる上記第１と第２のクロック入力により交互になされるようにしたことを特徴とするエンコード装置。
【請求項６】
３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされ、３本の伝送路を用いて伝送された信号から、データとクロックとを分離して再生するデコーダ装置において、
３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされた３ビットの入力データの１回の状態遷移毎に状態を反転させて再生クロックを出力するクロック再生手段と、
上記入力データの１回以上の状態遷移毎に遷移の直前の状態を保持するデータホールド手段と、
上記データホールド手段によって保持された過去の状態を用いて複数の状態を比較し、比較結果に基づき上記入力データの状態遷移を判定する遷移判定手段と、
上記遷移判定手段の判定結果に基づき、２回の状態遷移毎に更新される第１および第２のデータ出力を交互に出力するデコード出力手段と
を備えることを特徴とするデコード装置。
【請求項７】
請求項６に記載のデコード装置において、
上記遷移判定手段は、
上記再生クロックの正エッジに伴う状態遷移の方向を判定する第３の組み合わせ論理回路と、
上記再生クロックの負エッジに伴う状態遷移の方向を判定する第４の組み合わせ論理回路と、
上記再生クロックのエッジに基づき上記第３の組み合わせ論理回路の出力をサンプリングする第１の出力ラッチ回路と、
上記再生クロックのエッジに基づき上記第４の組み合わせ論理回路の出力をサンプリングする第２の出力ラッチ回路と
からなり、
上記第１の出力ラッチ回路から上記第１のデコード出力が出力され、上記第２の出力ラッチ回路から上記第２のデコード出力が出力されることを特徴とするデコード装置。
【請求項８】
請求項６に記載のデコード装置において、
上記データホールド手段は、
３ビットからなる上記入力データのうち値が１であるビットの数が奇数から偶数に変化した場合に、該変化の直前の３ビットの上記入力データを反転した値を保持する第３のデータホールド回路と、
３ビットからなる上記入力データのうち値が１であるビットの数が偶数から奇数に変化した場合に、該変化の直前の３ビットの上記入力データを反転した値を保持する第４のデータホールド回路と
からなることを特徴とするデコード装置。
【請求項９】
３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされ、３本の伝送路を用いて伝送された信号からデータとクロックとを分離して再生するデコーダ装置において、
３ビットで表される６種類の状態のうち１ビットの変化による状態遷移に基づきデータとクロックとがエンコードされた３ビットの入力データの２回の状態遷移毎に、相互に１回ずつずれて値が反転する第１の再生クロックと第２の再生クロックとを出力するクロック再生手段と、
上記入力データの１回以上の状態遷移毎に遷移の直前の状態を保持するデータホールド手段と、
上記データホールド手段によって保持された過去の状態を用いて複数の状態を比較し、比較結果に基づき上記入力データの状態遷移を判定する遷移判定手段と
を備え、
上記遷移判定手段の判定結果に基づき、上記第１の再生クロックおよび上記第２の再生クロックそれぞれでサンプリング可能な複数のデコード出力を出力するようにしたことを特徴とするデコード装置。
【請求項１０】
請求項９に記載のデコード装置において、
上記クロック再生手段は、
上記３ビットの入力データのうち第１のビットの入力データの立ち上がりのタイミングで反転する第１の出力と、該第１のビットの入力データの立ち下がりのタイミングで反転する第２の出力とを得る第１の順序論理回路と、
上記３ビットの入力データのうち第２のビットの入力データの立ち上がりのタイミングで反転する第３の出力と、該第２のビットの入力データの立ち下がりのタイミングで反転する第４の出力とを得る第２の順序論理回路と、
上記３ビットの入力データのうち第３のビットの入力データの立ち上がりのタイミングで反転する第５の出力と、該第３のビットの入力データの立ち下がりのタイミングで反転する第６の出力とを得る第３の順序論理回路と、
上記第１、第３および第５の出力のうち１または０の個数に応じて反転する信号を上記第１の再生クロックとして出力する第１の組み合わせ論理回路と、
上記第２、第４および第６の出力のうち１または０の個数に応じて反転する信号を上記第２の再生クロックとして出力する第２の組み合わせ論理回路と
からなることを特徴とするデコード装置。
【請求項１１】
請求項９に記載のデコード装置において、
上記データホールド手段は、
３ビットからなる上記入力データのうち値が１であるビットの数が奇数から偶数に変化した場合に、該変化の直前の３ビットの上記入力データの状態を保持する上記第１のデータホールド回路と、
３ビットからなる上記入力データのうち値が１であるビットの数が偶数から奇数に変化した場合に、該変化の直前の３ビットの上記入力データの状態を保持する第２のデータホールド回路と
からなることを特徴とするデコード装置。