【手続補正書】
【提出日】平成19年5月24日(2007.5.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成されており実質的に第１のプレートに配置され、また実質的に第１の方向に延びている複数のビット線と、
各層が強誘電性コンデンサのメモリ・セル・アレイを有する複数の層と、
各ツリー構造が幹線部および複数の分岐部を有する少なくとも１つのツリー構造が各ビット線に対応する複数のツリー構造であって、ツリー構造の各分岐部が１つの層に対応しており、各ツリー構造の前記幹線部は前記基板から延びており、前記分岐部に対応する層内でツリー構造の各分岐部が前記ツリー構造の前記幹線部から延びている複数のツリー構造と、
複数組の各それぞれが前記対応する層内で延びた各ツリー構造の前記分岐部と複数の交差領域で重なり合い、強誘電性コンデンサのメモリ・セルが層内の各交差領域で位置決めされている、各層内に配置された複数のプレート線と、
を有することを特徴とするメモリ・デバイス。
【請求項２】
複数組のプレート線のそれぞれが各ツリー構造の前記幹線部の延びる方向と実質的に垂直の方向に配置されていることを特徴とする請求項１記載のメモリ・デバイス。
【請求項３】
各ツリー構造の前記幹線部が前記第１の方向と実質的に平行する方向に延びていることを特徴とする請求項１記載のメモリ・デバイス。
【請求項４】
前記複数のツリー構造が少なくとも一列に配列されていることを特徴とする請求項１記載のメモリ・デバイス。
【請求項５】
さらに、実質的に前記第１の方向に延びた複数のセル層線と、
実質的に前記第１の方向と垂直の方向に延び、複数の第２の交差領域で前記複数のセル層線と重なり合う複数のセル・カラム線と、
各プレート線ドライバ・トランジスタが第２の交差領域それぞれで対応して位置決めされており、かつ各プレート線と前記プレート線に対応する前記プレート線ドライバとが接続されている、二次元的に配列された複数のプレート線ドライバ・トランジスタとを有することを特徴とする請求項１記載のメモリ・デバイス。
【請求項６】
各プレート線ドライバ・トランジスタが制御端末を有し、各プレート線ドライバ・トランジスタに対応するセル・カラム線が前記プレート線ドライバ・トランジスタの前記制御端末に連結されていることを特徴とする請求項５記載のメモリ・デバイス。
【請求項７】
各プレート線ドライバ・トランジスタが制御端末を有し、各プレート線ドライバ・トランジスタに対応するセル層線が前記プレート線ドライバ・トランジスタの前記制御端末に連結されていることを特徴とする請求項５記載のメモリ・デバイス。
【請求項８】
さらに、前記第１の方向と実質的に垂直の方向に延び、ぞれぞれがツリー構造に対応する複数の第２の交差領域で前記ビット線と重なり合い、さらに各アクセス・ラインがツリー構造列に対応している、基板上に形成された複数のアクセス・ラインと、
それぞれがそれぞれの第２の交差領域に対応して位置決めされており、さらにそれぞれが前記ツリー構造と前記第２の交差領域に対応する前記ビット線との間に電気的に配置されており、それぞれが制御端末を備えかつ前記第２の交差領域に対応した前記アクセス・ラインに結合されている、複数のアクセス・トランジスタと、
を有することを特徴とする請求項１に記載のメモリ・デバイス。
【請求項９】
さらに、ツリー構造と前記ツリー構造に対応する前記ビット線との間に各々電気的に配置された複数の読込みトランジスタと、
前記第１の方向と実質的に垂直の方向に延びまた複数の第３の交差領域で前記ビット線と重なり合い、各第３の交差領域がツリー構造に対応し、さらにそれぞれがツリー構造の列に対応している、前記基板上に形成された複数の読取り線と、
それぞれが第３の交差領域それぞれに対応して位置付けされており、さらに前記ツリー構造と前記第３の交差領域に対応する前記ビット線との間に電気的に配置されており、また制御端末を備えており、さらに前記第３の交差領域に対応した前記読取り線に結合されている複数の読取りトランジスタと、
を有し、各アクセス・ラインが書込みラインでありまた各アクセス・トランジスタが書込みトランジスタであることを特徴とする請求項８記載のメモリ・デバイス。
【請求項１０】
さらに、複数のゲイン・トランジスタのそれぞれが、読取りトランジスタに対応し、前記読取りトランジスタと前記読取りトランジスタに対応する前記ツリー構造との間に配置されており、前記対応するツリー構造に結合された制御端末を含む複数のゲイン・トランジスタを有することを特徴とする請求項９記載のメモリ・デバイス。
【請求項１１】
さらに、前記第１の方向と実質的に垂直の方向に延びまた複数の第２の交差領域で前記ビット線と重なり合い、各第２の交差領域はツリー構造に対応し、さらにそれぞれがツリー構造の列に対応し、かつそれぞれが第２の交差領域それぞれに対応して位置付けされており、さらに前記対応するツリー構造と前記第２の交差領域に対応する前記ビット線との間に電気的に配置されており、制御端末を備え、さらに前記第２の交差領域に対応する前記読取り線に結合している複数の読取りトランジスタの１つに電気的に結合された、前記基板上に形成された複数の読取り線を有することを特徴とする請求項１記載のメモリ・デバイス。
【請求項１２】
さらに、それぞれが読取りトランジスタに対応し、前記読取りトランジスタと前記読取りトランジスタに対応する前記ツリー構造との間に配置されており、前記対応するツリー構造に結合された制御端末を含む、複数のゲイン・トランジスタを有することを特徴とする請求項１１記載のメモリ・デバイス。
【請求項１３】
さらに、プレート線と、
おのおのがプレート線に対応する、前記基板上に形成されかつ二次元的に配列された複数のプレート線ドライバ・トランジスタと、を有し、
前記プレート線が前記アレイにおいてより高レベルを表すとき次第に長くなることを特徴とする請求項１記載のメモリ・デバイス。
【請求項１４】
さらに、実質的に前記第１の方向に延びた複数のセル層線と、
前記第１の方向と実質的に垂直の方向に延び、複数の第２の交差領域で前記複数のセル層線と重なり合う複数のセル・カラム線と、を有し、
それぞれのプレート線ドライバ・トランジスタがそれぞれの第２の交差領域に対応して位置決めされており、かつ各プレート線と前記プレート線に対応する前記プレート線ドライバとが接続されていることを特徴とする請求項１３記載のメモリ・デバイス。
【請求項１５】
さらに、複数の層を有する三次元メモリを有し、前記三次元メモリの各層にはメモリ・セル・アレイが含まれ、各メモリ・セルには強誘電性コンデンサが含まれていることを特徴とする請求項１３記載のメモリ・デバイス。
【請求項１６】
列をなす各ツリー構造が電気的に第１の所定電圧付近を浮動するようにするステップと、
選択されたプレート線に第２の所定電圧Ｖを印加するステップと、
前記列をなした各ツリー構造の電位変化を検知するステップと、
前記選択されたプレート線と前記列をなす前記ツリー構造の交点で検知された各電位変化が各メモリ・セルについて０と１のいずれに対応するかを判定するステップと、
前記列をなすツリー構造毎に前記第１の所定電圧を印加するステップと、
前記選択されたプレート線に前記第１の所定電圧を印加するステップと、
を含むことを特徴とする請求項１乃至１２のいずれかに記載のメモリ・デバイスの読取り及び消去方法。
【請求項１７】
ツリー構造列の各ツリー構造に電圧Ｖ／３を印加するステップと、
ツリー構造列の各プレート線に電圧２Ｖ／３を印加するステップと、
前記ツリー構造列の選択された所定数のツリー構造に電圧Ｖを印加するステップと、
ツリー構造の前記第１の所定数および選択されたプレート線との交点で、選択された所定数のメモリ・セルにデータ「１」が書き込まれる選択されたプレート線に０Ｖの電圧を印加するステップと、
前記選択されたプレート線に電圧２Ｖ／３を印加するステップと、
前記ツリー構造列で選択された前記所定数のツリー構造に電圧Ｖ／３を印加するステップと、
ツリー構造列の各プレート線に電圧０を印加するステップと、
ツリー構造列の各ツリー構造に電圧０を印加するステップと、
を含むことを特徴とする請求項１乃至１２のいずれかに記載の事前消去済みメモリ・デバイスへのデータ書込み方法。