【手続補正書】
【提出日】平成20年1月16日(2008.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングの各々が２つの選択トランジスタを有し、前記ストリングの各々が複数のビットラインのうちの１つとソースラインとの間に接続され、前記ストリングが１組の共通のワードラインによって制御され、前記ストリングのうちの第１のストリングにあり、かつ前記第１のストリングにおける前記２つの選択トランジスタのうちの１つに隣接する少なくとも第１のトランジスタが、所望の電荷記憶状態になる、前記方法は、
プログラム電圧レベルを前記ワードラインのうちの１つを介して、第２のトランジスタをプログラムするために前記ストリングのうちの前記第１のストリングとは異なった第２のストリングにおける第２のトランジスタに容量結合されたコントロールゲートに印加するステップであって、前記第２のトランジスタは、前記第２のストリングにおける３つ以上の電荷記憶トランジスタによって第２のストリングに接続されたソースラインまたはビットラインから離されている、ステップと、
プログラム障害を低減するために前記第１のストリングにおけるトランジスタのうちの少なくとも幾つかに複数の電圧レベルを結合することで前記第１のストリングにおけるトランジスタのチャネル領域の電位（単数または複数）を前記ワードラインのうちの幾つかを介して昇圧するステップであって、前記第１のストリングにおける幾つかのトランジスタのチャネル領域の電位（単数または複数）は、前記第１のストリングにおける前記１つの選択トランジスタのドレイン側またはソース側における故障が、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減されるように昇圧される、ステップと、
を有する方法。
【請求項２】
前記結合は、第１の電圧を第１のトランジスタに、第２の電圧を第１のストリングにおける残りのトランジスタの少なくとも幾つかに結合するものであり、前記第２の電圧が前記第１の電圧よりも高くなっている請求項１記載の方法。
【請求項３】
前記第２の電圧は、第１の電圧よりも第１の電圧の少なくとも５０％だけ高くなっている請求項２記載の方法。
【請求項４】
前記第１のストリングにおける幾つかのトランジスタのチャネル領域の電位（単数または複数）は、前記１つの選択トランジスタのドレイン側またはソース側における帯域から帯域へのトンネル通過が、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減されるように昇圧される請求項１記載の方法。
【請求項５】
前記ソース側選択トランジスタの前記ドレイン側における前記帯域から帯域へのトンネル通過は抑制されている請求項４記載の方法。
【請求項６】
前記第１の電圧は、約１ボルトから３ボルトの範囲となっている請求項２記載の方法。
【請求項７】
前記第２の電圧は、約５ボルトから１０ボルトの範囲となっている請求項２記載の方法。
【請求項８】
第３の電圧を第１のストリングにおける前記１つの選択トランジスタに結合して、それを電気的に非導通状態にするステップをさらに有し、前記第１の電圧が前記第３の電圧よりも高くなっている請求項２記載の方法。
【請求項９】
前記コントロールゲートは、前記第１のストリングにおける第３の電荷記憶トランジスタも制御し、前記方法は、前記ソースラインと前記第３のトランジスタとの間の前記第１のストリングにおける少なくとも第４の電荷記憶トランジスタと、前記ソースラインとの間の前記第１のストリングにおけるトランジスタから前記第３のトランジスタを電気的に絶縁するために、前記第４のトランジスタをオフに切り替えるステップをさらに有する請求項１記載の方法。
【請求項１０】
前記第３のトランジスタを前記第１のストリングに接続されたビットラインと前記第３のトランジスタとの間の前記第１のストリングにおける少なくとも第５の電荷記憶トランジスタと、前記ビットラインとの間の前記第１のストリングにおけるトランジスタから電気的に絶縁するために、前記第５のトランジスタをオフに切り替えるステップをさらに有する請求項９記載の方法。
【請求項１１】
前記第４および第５のトランジスタの各々は、前記第１のストリングにおける少なくとも１つのトランジスタによって前記第３のトランジスタから離されている請求項１０記載の方法。
【請求項１２】
前記第４のトランジスタは、前記第１のストリングにおける少なくとも１つのトランジスタによって前記第３のトランジスタから離されている請求項９記載の方法。
【請求項１３】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングの各々が２つの選択トランジスタを有し、前記ストリングが１組の共通のワードラインによって制御されると共に複数のビットラインとソースラインとの間に接続され、前記ストリングのうちの第１のストリングにあり、かつ前記２つの選択トランジスタのうちの１つに隣接する第１のトランジスタが、２つよりも多い取りうる電荷記憶状態のうちの所望の電荷記憶状態になる、前記方法は、
第２のトランジスタをプログラムするために前記ストリングのうちの第２のストリングにおける第２のトランジスタに前記ワードラインのうちの１つを介して容量結合されたコントロールゲートにプログラム電圧レベルを印加するステップであって、前記第２のトランジスタは、前記第２のストリングにおける３つ以上の電荷記憶トランジスタによって第２のストリングに接続されたソースラインまたはビットラインから離されている、ステップと、
プログラム障害を低減するために前記第１のストリングにおけるトランジスタのうちの少なくとも幾つかに複数の電圧レベルを結合することで前記第１のストリングにおけるトランジスタのチャネル領域の電位（単数または複数）を前記ワードラインのうちの幾つかを介して昇圧するステップであって、前記第１のストリングにおける幾つかのトランジスタのチャネル領域の電位（単数または複数）は、前記第１のトランジスタの所望の電荷記憶状態が２つよりも多い取りうる電荷状態のうちの別の状態に変化してしまわないように昇圧される、ステップと、
を有する方法。
【請求項１４】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが第１のストリングを有し、前記ストリングの各々が２つの選択トランジスタを有し、前記ストリングが１組の共通のワードラインによって制御されると共に複数のビットラインとソースラインとの間に接続され、前記第１のストリングにおける前記２つの選択トランジスタのうちの１つに隣接する第１の電荷記憶トランジスタが、所望の電荷記憶状態になる、前記方法は、
第２の電荷記憶トランジスタに容量結合された第１のコントロールゲートにプログラム電圧レベルを印加し、引き続いて、第２のトランジスタとは異なった第３の電荷記憶トランジスタに容量結合された第２のコントロールゲートに、前記第２および第３のトランジスタをプログラムするためにプログラム電圧レベルを印加するステップであって、前記第２および第３のトランジスタの各々が、前記ストリングのうちの第１のストリングとは異なった第２のストリングにあり、かつ前記第２のストリングにおける２つ以上の電荷記憶トランジスタによって第２のストリングに接続されたソースラインまたはビットラインから離されている、ステップと、
プログラム障害を低減するためにトランジスタのうちの少なくとも幾つかに複数の昇圧電圧レベルを結合すると共に電圧レベルを第１のストリングにおける第１のトランジスタに結合することで第１のストリングにおけるトランジスタのチャネル領域の電位（単数または複数）を昇圧するステップであって、第１のトランジスタに結合された電圧レベルは、プログラム電圧が第２および第３のトランジスタに結合されたコントロールゲートに印加されると、第１のストリングにおける他のトランジスタに結合された単数／複数の電圧レベルとは異なっている、ステップと、
を有する方法。
【請求項１５】
前記方法は、第２のストリングにおける全てのトランジスタをプログラムするために複数のプログラミングタイムインターバルを有し、前記複数のプログラミングタイムインターバルの各々の間隔中に、プログラム電圧レベルは前記第２のストリングにおけるトランジスタのうちの１つに結合されて前記トランジスタをプログラムし、第１のトランジスタに結合された電圧レベルは、２つ以上の前記複数のプログラミングタイムインターバルの間隔中に第１のストリングにおける他のトランジスタに結合された単数／複数の電圧レベルとは異なっている請求項１４記載の方法。
【請求項１６】
前記第１のストリングのチャネル領域の電位（単数または複数）は、前記１つの選択トランジスタのドレイン側またはソース側における故障が、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減されるように昇圧される請求項１４記載の方法。
【請求項１７】
前記第１のストリングのチャネル領域の電位（単数または複数）は、前記１つの選択トランジスタのドレイン側またはソース側における前記帯域から帯域へのトンネル通過が、抑制されるように昇圧される請求項１６記載の方法。
【請求項１８】
前記所望の電荷記憶状態は、前記第１のトランジスタの２つよりも多い取りうる電荷記憶状態のうちの１つになり、前記電圧レベルの第１のトランジスタへの結合は、２つよりも多い取りうる電荷記憶状態のうちの別のものに第１のトランジスタの所望の電荷記憶状態を変化させないものである請求項１６記載の方法。
【請求項１９】
前記結合は、第１の電圧を第１のトランジスタに、第２の電圧を第１のストリングにおける残りのトランジスタの少なくとも幾つかに結合するものであり、前記第２の電圧が前記第１の電圧よりも高くなっている請求項１４記載の方法。
【請求項２０】
前記第２の電圧は、第１の電圧よりも第１の電圧の少なくとも５０％だけ高くなっている請求項１９記載の方法。
【請求項２１】
前記第１の電圧は、約１ボルトから３ボルトの範囲となっている請求項１９記載の方法。
【請求項２２】
前記第２の電圧は、約５ボルトから１０ボルトの範囲となっている請求項１９記載の方法。
【請求項２３】
第３の電圧を第１のストリングにおける前記１つの選択トランジスタに結合して、それを電気的に非導通状態にするステップをさらに有し、前記第１の電圧が前記第３の電圧よりも高くなっている請求項１９記載の方法。
【請求項２４】
前記第１または第２のコントロールゲートは、前記第１のストリングにおける第４の電荷記憶トランジスタも制御し、前記方法は、前記ソースラインと前記第４のトランジスタとの間の前記第１のストリングにおける少なくとも第５の電荷記憶トランジスタと、前記ソースラインとの間の前記第１のストリングにおける電荷記憶トランジスタから前記第４のトランジスタを電気的に絶縁するために、前記第５のトランジスタをオフに切り替えるステップを有する請求項１４記載の方法。
【請求項２５】
前記第５のトランジスタは、第１のストリングにおける少なくとも１つのトランジスタによって前記第４のトランジスタから離されている請求項２４記載の方法。
【請求項２６】
前記第４のトランジスタを前記第１のストリングに接続されたビットラインと前記第４のトランジスタとの間の第１のストリングにおける少なくとも第６の電荷記憶トランジスタと、前記ビットラインとの間の前記第１のストリングにおける電荷記憶トランジスタから電気的に絶縁するために、前記第６のトランジスタをオフに切り替えるステップをさらに有する請求項２４記載の方法。
【請求項２７】
前記第５および第６のトランジスタの各々は、前記第１のストリングにおける少なくとも１つの電荷記憶トランジスタによって前記第４のトランジスタから離されている請求項２６記載の方法。
【請求項２８】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第１および第２のストリングを有し、各ストリングは、複数のビットラインのうちの１つとソースラインとの間に接続され、かつ共通のワードラインによって制御される、前記方法は、
第１のストリングにおける少なくとも２つの電荷記憶トランジスタによってソースラインから離された第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第２のストリングにおけるトランジスタのチャネル領域の電位（単数または複数）をプログラム電圧により近い単数または複数の値に昇圧してプログラム障害を低減するために、選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの全てに第１の電圧レベル（単数または複数）を結合するステップと、
前記第１の電圧レベル（単数または複数）よりも低い第２の電圧レベル（単数または複数）を前記選択されたワードラインと前記ソースラインとの間の第２のストリングにおける少なくとも２つの隣接する電荷記憶トランジスタに結合するステップであって、前記第２の電圧レベル（単数または複数）は、前記少なくとも２つの隣接するトランジスタのソース側における前記第２のストリングのチャネル領域がプログラム障害を低減するために前記選択されたワードラインによって制御される前記第２のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第２の電圧レベル（単数または複数）は、０ボルトまたは約０ボルトの電圧レベルと正の電圧レベルとを含む、ステップと、
を有する方法。
【請求項２９】
前記第２のストリングにおける少なくとも２つの隣接するトランジスタのうちの少なくとも１つに結合された第２の電圧レベル（単数または複数）は、そのような少なくとも１つのトランジスタをオフに切り替えるものである請求項２８記載の方法。
【請求項３０】
前記少なくとも２つの隣接するトランジスタに結合された第２の電圧レベル（単数または複数）は、オフに切り替えられる少なくとも１つのトランジスタが、第２のストリングにおける少なくとも１つの電荷記憶トランジスタによって前記選択されたワードラインから離されるようなものとなっている請求項２９記載の方法。
【請求項３１】
前記正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける前記少なくとも１つのトランジスタに結合される請求項３０記載の方法。
【請求項３２】
前記正の電圧は、約１ボルトから３ボルトの範囲となっている請求項３１記載の方法。
【請求項３３】
前記第２の電圧レベルが、前記選択されたワードラインに隣り合ってはいるが、前記少なくとも２つの隣接するトランジスタによって前記選択されたワードラインから離されている第２のストリングにおける少なくとも１つのトランジスタに結合された正の電圧を含む請求項３１記載の方法。
【請求項３４】
前記第２のストリングは、２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近した第１のトランジスタは、所望の電荷記憶状態になり、前記方法は、第３の電圧レベルの結合と第２のストリングのチャネル領域の電位（単数または複数）の昇圧とが第１のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第３の電圧レベルを所望の電荷記憶状態における第１のトランジスタに結合するステップをさらに有する請求項２８記載の方法。
【請求項３５】
第３の電圧レベルと第２のストリングのチャネル領域の電位（単数または複数）の昇圧との結果としての１つの選択トランジスタのドレイン側またはソース側における故障は、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される請求項３４記載の方法。
【請求項３６】
前記所望の電荷記憶状態は、前記第１のトランジスタの２つよりも多い取りうる電荷記憶状態のうちの１つになり、前記第３の電圧レベルの第１のトランジスタへの結合は、２つよりも多い取りうる電荷状態のうちの別のものに第１のトランジスタの所望の電荷記憶状態を変化させないものである請求項３４記載の方法。
【請求項３７】
前記第２のストリングは２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近したトランジスタは、所望の電荷記憶状態になり、前記プログラム電圧は、少なくとも２つの選択トランジスタと容量結合された２つのコントロールゲートにプログラム電圧を印加することで、第１のストリングにおける少なくとも２つの選択された電荷記憶トランジスタに逐次結合され、
前記プログラム電圧が２つのコントロールゲートに印加されると、所望の電荷記憶状態にあるトランジスタに第３の電圧レベルを結合するステップであって、その結果前記第３の電圧レベルの結合と第２のストリングのチャネル領域の電位（単数または複数）の昇圧とが所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第３の電圧レベルが前記第１の電圧レベル（単数または複数）よりも低くなっている、ステップとを有する請求項２８記載の方法。
【請求項３８】
前記第２のストリングにおける少なくとも２つの隣接するトランジスタは、第１の電圧レベル（単数または複数）のうちの１つが結合されている少なくとも１つの電荷記憶トランジスタによって離されている請求項２８記載の方法。
【請求項３９】
異なった電荷状態を記憶するための電荷記憶トランジスタの複数のストリングであって、前記ストリングの各々が、複数のビットラインのうちの１つとソースラインとの間に接続されると共に共通のワードラインによって制御される第１および第２のストリングを有し、前記トランジスタが、約１３０ｎｍよりも短いチャネル長さを有するストリングと、  前記第１のストリングにおける少なくとも２つの電荷記憶トランジスタによって前記ソースラインから離された前記第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加する回路と、を有するメモリシステムにおいて、
前記回路は、前記選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの少なくとも幾つかに少なくとも１つの第１の電圧レベルを結合して第２のストリングにおけるトランジスタのチャネル領域の少なくとも１つの電位を昇圧し、
前記回路は、前記少なくとも１つの第１の電圧レベルとは異なった第２の電圧レベルを、選択されたワードラインとソーラインとの間における第２のストリングにおける少なくとも２つの隣接するトランジスタに結合し、前記第２の電圧レベルは、プログラム障害を低減するために、少なくとも２つの隣接するトランジスタのソース側における第２のストリングのチャネル領域が、選択されたワードラインによって制御される第２のストリングにおけるトランジスタから電気的に絶縁されるようなものとなり、かつ少なくとも２つの電圧レベルを含むメモリシステム。
【請求項４０】
少なくとも２つの異なった電圧レベルは、０ボルトまたは約０ボルトの電圧レベルと正の電圧レベルとを含む請求項３９記載のメモリシステム。
【請求項４１】
前記トランジスタは、約１００ｎｍよりも小さい寸法を有する請求項３９記載のメモリシステム。
【請求項４２】
前記回路は、前記選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの全てに前記少なくとも１つの第１の電圧レベルを結合して第２のストリングにおけるトランジスタのチャネル領域の少なくとも１つの電位をプログラム電圧により近い値に昇圧してプログラム障害を低減する請求項３９記載のメモリシステム。
【請求項４３】
前記第２の電圧レベルは、前記少なくとも１つの第１の電圧レベルよりも低くなっている請求項３９記載のメモリシステム。
【請求項４４】
前記第２のストリングにおける少なくとも２つの隣接するトランジスタのうちの少なくとも１つに結合された第２の電圧レベルは、そのような少なくとも１つのトランジスタをオフに切り替える請求項３９記載のメモリシステム。
【請求項４５】
少なくとも２つの隣接するトランジスタに結合された第２の電圧レベルは、オフに切り替えられる少なくとも１つのトランジスタが、第２のストリングにおける少なくとも１つのトランジスタによって前記選択されたワードラインから離されるようなものとなっている請求項４４記載のメモリシステム。
【請求項４６】
前記第２の電圧レベルは、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける前記少なくとも１つのトランジスタに結合される正の電圧を含む請求項４５記載のメモリシステム。
【請求項４７】
前記正の電圧は、約１から３ボルトの範囲となっている請求項４６記載のメモリシステム。
【請求項４８】
少なくとも２つの異なった電圧レベルは、前記少なくとも２つの隣接するトランジスタのソース側における第２のストリングのチャネル領域が前記選択されたワードラインによって制御される前記第２のストリングにおけるトランジスタから電気的に絶縁され、かつ前記少なくとも２つの隣接するトランジスタにおける漏電と帯域から帯域へのトンネル通過が抑制されるようなものとなっている請求項３９記載のメモリシステム。
【請求項４９】
前記第２のストリングは、２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近した第１のトランジスタは、所望の電荷記憶状態になり、前記回路は、第３の電圧レベルの結合と第２のストリングのチャネル領域の少なくとも１つの電位の昇圧とが前記第１のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第３の電圧レベルを所望の電荷記憶状態における第１のトランジスタに結合する請求項３９記載のメモリシステム。
【請求項５０】
第３の電圧レベルと第２のストリングのチャネル領域の少なくとも１つの電位の昇圧との結果としての１つの選択トランジスタのドレイン側またはソース側における故障は、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される請求項４９記載のメモリシステム。
【請求項５１】
前記所望の電荷記憶状態は、前記第１のトランジスタの２つよりも多い取りうる電荷記憶状態のうちの１つになり、前記第３の電圧レベルの第１のトランジスタへの結合は、２つよりも多い取りうる電荷記憶状態のうちの別のものに第１のトランジスタの所望の電荷記憶状態を変化させないものである請求項４９記載のメモリシステム。
【請求項５２】
前記第２のストリングは２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近したトランジスタは、所望の電荷記憶状態になり、前記回路は、少なくとも２つの選択トランジスタに容量結合された２つのコントロールゲートにプログラム電圧を印加することで、第１のストリングにおける少なくとも２つの選択されたトランジスタに逐次プログラム電圧を結合し、
前記プログラム電圧が２つのコントロールゲートに印加されると、前記回路は、所望の電荷記憶状態にあるトランジスタに第３の電圧レベルを結合し、その結果前記第３の電圧レベルの結合と第２のストリングのチャネル領域の少なくとも１つの電位の昇圧とが所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第３の電圧レベルが前記少なくとも１つの第１の電圧レベルよりも低くなっている請求項３９記載のメモリシステム。
【請求項５３】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第１および第２のストリングを有し、各ストリングは、複数のビットラインのうちの１つとソースラインとの間に接続され、かつ共通のワードラインによって制御される、前記方法は、  第１のストリングにおける少なくとも２つの電荷記憶トランジスタによってソースラインから離された第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第２のストリングにおけるトランジスタのチャネル領域の電位（単数または複数）をプログラム電圧により近い単数または複数値に昇圧してプログラム障害を低減するために、選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの全てに第１の電圧レベル（単数または複数）を結合するステップと、
前記第１の電圧レベル（単数または複数）よりも低い第２の電圧レベル（単数または複数）を選択されたワードラインと前記ソースラインとの間の第２のストリングにおける少なくとも２つの電荷記憶トランジスタに結合するステップであって、前記第２の電圧レベル（単数または複数）は、前記少なくとも２つのトランジスタのソース側における前記第２のストリングのチャネル領域がプログラム障害を低減するために前記選択されたワードラインによって制御される前記第２のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第２の電圧レベル（単数または複数）は、０ボルトまたは約０ボルトの電圧レベルと正の電圧レベルとを有する、ステップと、
を有する方法。
【請求項５４】
前記第２の電圧レベル（単数または複数）は、少なくともの２つトランジスタのうちの少なくとも１つがオフに切り替えられるようになっている請求項５３記載の方法。
【請求項５５】
オフにされる少なくとも１つのトランジスタは、第２のストリングにおける少なくとも１つの電荷記憶トランジスタによって選択されたワードラインから離される請求項５４記載の方法。
【請求項５６】
前記正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける前記少なくとも１つのトランジスタに結合される請求項５５記載の方法。
【請求項５７】
前記正の電圧は、約１ボルトから３ボルトの範囲となっている請求項５６記載の方法。
【請求項５８】
前記第２のストリングにおける少なくとも２つの電荷記憶トランジスタは、互いに隣接している請求項５３記載の方法。
【請求項５９】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第１および第２のストリングを有し、各ストリングは、複数のビットラインのうちの１つとソースラインとの間に接続され、かつ共通のワードラインによって制御される、前記方法は、
第１のストリングにおける少なくとも２つの電荷記憶トランジスタによってソースラインから、また第１のストリングに接続されたビットラインから離された第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
前記選択されたワードラインによって制御される第２のストリングにおける対応するトランジスタのドレイン側およびソース側においてトランジスタのうちの幾つかに第１の電圧レベル（単数または複数）を結合することでトランジスタの第２のストリングにおける幾つかの電荷記憶トランジスタのチャネル領域の電位（単数または複数）を昇圧するステップであって、前記第２のストリングにおける対応するトランジスタは、第１のストリングにおける少なくとも２つの電荷記憶トランジスタの少なくとも第１の組によってソースラインから離されると共に第２のストリングにおける少なくとも２つの電荷記憶トランジスタの第２の組によって第２のストリングに接続されたビットラインから離され、前記２組が前記対応するトランジスタに隣接して配置されるステップと、
プログラム障害を低減するために、各組における少なくとも１つのトランジスタをオフに切り替えるように前記２組の隣接するトランジスタを制御するワードラインに、第１の電圧レベル（単数または複数）よりも低い第２の電圧レベル（単数または複数）を印加するステップであって、前記第２の電圧レベル（単数または複数）は、少なくとも１つの電圧レベルに結合された第１のストリングにおけるプログラムされていないトランジスタがオンに切り替えられるが、少なくとも１つの電圧レベルに結合された第１のストリングにおけるプログラムされたトランジスタがオフに切り替えられるように少なくとも１つの電圧レベルを含み、前記第１の組のトランジスタに印加される第２の電圧レベル（単数または複数）は、０ボルトまたは約０ボルトの電圧レベルと正の電圧レベルとを含む、ステップと、
を有する方法。
【請求項６０】
前記２組のトランジスタに結合される第２の電圧レベル（単数または複数）は、前記２組の各々においてオフに切り替えられる少なくとも１つのトランジスタが、第２のストリングにおける少なくとも１つの電荷記憶トランジスタによって前記選択されたワードラインから離されるようになっている請求項５９記載の方法。
【請求項６１】
前記正の電圧は、前記２組の各々においてオフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける少なくとも１つのトランジスタに結合される請求項６０記載の方法。
【請求項６２】
前記正の電圧は、約１ボルトから３ボルトの範囲となっている請求項６１記載の方法。
【請求項６３】
前記異なった電圧レベルが、第２のストリングの前記２組の各々において隣接するトランジスタに結合される請求項５９記載の方法。
【請求項６４】
前記第２のストリングは、２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近した第１のトランジスタは、所望の電荷記憶状態になり、前記方法は、第３の電圧レベルの結合と第２のストリングのチャネル領域の電位（単数または複数）の昇圧とが第１のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第３の電圧レベルを第１のトランジスタに結合するステップをさらに有する請求項５９記載の方法。
【請求項６５】
第３の電圧レベルと第２のストリングにおけるチャネル領域の電位（単数または複数）の昇圧との結果としての１つの選択トランジスタのドレイン側またはソース側における故障は、前記第１のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される請求項６４記載の方法。
【請求項６６】
前記所望の電荷記憶状態は、前記第１のトランジスタの２つよりも多い取りうる電荷記憶状態のうちの１つになり、前記第３の電圧の第１のトランジスタへの結合は、２つよりも多い取りうる電荷記憶状態のうちの別の状態に第１のトランジスタの所望の電荷記憶状態を変化させないものである請求項６４記載の方法。
【請求項６７】
前記第２のストリングは２つの選択トランジスタを有し、第２のストリングにあり、かつ２つの選択トランジスタのうちの一方に直近した第１のトランジスタは、所望の電荷記憶状態になり、プログラム電圧は、少なくとも２つの選択トランジスタと容量結合された２つのコントロールゲートにプログラム電圧を逐次印加することで、第１のストリングにおける少なくとも２つの選択されたトランジスタに逐次結合され、
前記プログラム電圧が２つのコントロールゲートに印加されると、所望の電荷記憶状態にある第１のトランジスタに第３の電圧レベルを結合するステップであって、その結果前記第３の電圧レベルの結合と第２のストリングのチャネル領域の電位（単数または複数）の昇圧とが前記第１のトランジスタの所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第３の電圧レベルが前記第１の電圧レベル（単数または複数）よりも低くなっている、ステップとを有する請求項５９記載の方法。
【請求項６８】
メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第１および第２のストリングを有し、各ストリングは、複数のビットラインのうちの１つとソースラインとの間に接続され、かつ共通のワードラインによって制御される、前記方法は、
第１のストリングにおける少なくとも２つの電荷記憶トランジスタによってソースラインから離された第１のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第２のストリングにおけるトランジスタのチャネル領域の電位（単数または複数）を昇圧するために、選択されたワードラインと第２のストリングに接続されたビットラインとの間の第２のストリングにおけるトランジスタの少なくとも幾つかに第１の電圧レベル（単数または複数）を結合するステップと、
選択されたワードラインとソースラインとの間の第２のストリングにおける少なくとも１つの第１の電荷記憶トランジスタのソース側における第２のストリングのチャネル領域が、選択されたワードラインによって制御される第２のストリングにおけるトランジスタから電気的に絶縁されてプログラム障害を低減するように、前記少なくとも１つの第１のトランジスタに０ボルトまたは約０ボルトの電圧を結合するステップと、
第１の電圧レベル（単数または複数）よりも低い第２の電圧レベル（単数または複数）を、選択されたワードラインとソースラインとの間の第２のストリングにおける少なくとも１つの第２の電荷記憶トランジスタに結合するステップであって、第２の電圧に結合された少なくとも１つの第２のトランジスタのソース側における第２のストリングのチャネル領域が、選択されたワードラインによって制御される第２のストリングにおけるトランジスタから電気的に絶縁されるようになり、前記第２の電圧レベル（単数または複数）が正の電圧レベルを含む、ステップと、
を有する方法。
【請求項６９】
前記第２の電圧レベル（単数または複数）は、それまたはそれらに結合された少なくとも１つのトランジスタをオフに切り替えるようになっている請求項６８記載の方法。
【請求項７０】
前記オフに切り替えられる少なくとも１つのトランジスタは、第２のストリングにおける少なくとも１つの電荷記憶トランジスタによって前記選択されたワードラインから離される請求項６９記載の方法。
【請求項７１】
前記正の電圧が、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第２のストリングにおける前記少なくとも１つのトランジスタに結合される請求項７０記載の方法。
【請求項７２】
前記正の電圧は、約１ボルトから３ボルトの範囲となっている請求項７１記載の方法。
【請求項７３】
前記第２の組のトランジスタに印加される前記第２の電圧レベル（単数または複数）は、正の電圧レベルを含む請求項５９記載の方法。
【請求項７４】
前記正の電圧レベルのうちの１つは、約１ボルトから３ボルトの範囲となり、前記正の電圧レベルのうちのもう１つ別のものは、約５ボルトから１０ボルトの範囲となっている請求項７３記載の方法。
【請求項７５】
前記正の電圧レベルは、約１ボルトから３ボルトの範囲となっている請求項７３記載の方法。
【請求項７６】
前記第２の組のトランジスタに印加される前記第２の電圧レベル（単数または複数）は、正の電圧レベルと０ボルトまたは約０ボルトの電圧を含む請求項５９記載の方法。