(57)【要約】  素子分離領域を含めたサイズの小さい高耐圧トランジスタを提供する。  半導体基板上に形成された素子分離領域と、  素子分離領域により区画された活性領域と、  活性領域の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、  ゲート電極下の半導体基板内に設けられたチャネル領域と、  ゲート電極の両側に位置するソース領域及びドレイン領域と、  ソース領域及びドレイン領域の一方又は両方とチャネル領域との間に位置するドリフト領域とを備え、  ソース領域及びドレイン領域の一方又は両方が、素子分離領域上に少なくとも一部位置し、且つチャネル領域とドリフト領域を介して接続されている半導体装置。
2007063908.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離領域と、
素子分離領域により区画された活性領域と、
活性領域の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
ゲート電極下の半導体基板内に設けられたチャネル領域と、
ゲート電極の両側に位置するソース領域及びドレイン領域と、
ソース領域及びドレイン領域の一方又は両方とチャネル領域との間に位置するドリフト領域とを備え、
ソース領域及びドレイン領域の一方又は両方が、素子分離領域上に少なくとも一部位置し、且つチャネル領域とドリフト領域を介して接続されていることを特徴とする半導体装置。
【請求項２】
前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方が、前記素子分離領域上から前記活性領域上にわたって形成されている半導体層に設けられている請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方が前記半導体層の全部からなり、前記ドリフト領域は前記活性領域の半導体基板の表面層に設けられている請求項２に記載の半導体装置。
【請求項４】
前記ソース領域及びドレイン領域の一方又は両方が前記半導体層の素子分離領域上の部分に位置し、前記ドリフト領域は該半導体層及び前記活性領域の半導体基板の表面層に設けられている請求項２に記載の半導体装置。
【請求項５】
前記半導体層において、前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方が前記ドリフト領域上に設けられている請求項４に記載の半導体装置。
【請求項６】
前記半導体層の厚さが６００ｎｍ〜２０００ｎｍである請求項５に記載の半導体装置。
【請求項７】
前記半導体層の厚さが６００ｎｍ〜１１００ｎｍである請求項５に記載の半導体装置。
【請求項８】
前記半導体層がポリシリコン層である請求項５に記載の半導体装置。
【請求項９】
前記半導体層に設けられているドリフト領域と前記活性領域の半導体基板の表面層に設けられているドリフト領域とに接する低抵抗な領域を更に備える請求項４に記載の半導体装置。
【請求項１０】
前記低抵抗な領域が金属又はそのシリサイド若しくはその窒化物の層である請求項９に記載の半導体装置。
【請求項１１】
前記低抵抗な領域が、アルミニウム、コバルト、クロム、モリブデン、ニッケル、パラジウム、タンタル、タングステン、チタン、バナジウム若しくはジルコニウムの層、又はコバルトシリサイド、クロムシリサイド、モリブデンシリサイド、ニッケルシリサイド、パラジウムシリサイド、タンタルシリサイド、タングステンシリサイド、チタンシリサイド、バナジウムシリサイド若しくはジルコニウムシリサイドの層、又は窒化モリブデン、窒化タンタル、窒化タングステン、窒化チタン若しくは窒化ジルコニウムの層、或いはこれらの２種以上の層からなる積層層である請求項１０に記載の半導体装置。
【請求項１２】
前記低抵抗な領域が高濃度不純物拡散層である請求項９に記載の半導体装置。
【請求項１３】
前記低抵抗な領域を構成する高濃度不純物拡散層が前記半導体層を通じて前記半導体基板の表面層へ不純物注入して形成されている請求項１２に記載の半導体装置。
【請求項１４】
前記低抵抗な領域を構成する高濃度不純物拡散層が少なくとも半導体基板中に形成された高濃度不純物拡散層である請求項１２に記載の半導体装置。
【請求項１５】
低抵抗な領域の不純物濃度が、前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方の不純物と等しい請求項１２に記載の半導体装置。
【請求項１６】
前記ゲート電極が半導体からなり、且つ前記ゲート電極の不純物濃度が前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方の不純物と等しい請求項１に記載の半導体装置。
【請求項１７】
前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方と前記ゲート電極とが、前記素子分離領域及び前記活性領域に形成された一層の半導体膜を加工して形成されている請求項１に記載の半導体装置。
【請求項１８】
前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方が前記ゲート電極と面一の上面を有する請求項１に記載の半導体装置。
【請求項１９】
前記半導体層が絶縁膜を介して前記ゲート電極の少なくとも一方の端部を覆っている請求項２に記載の半導体装置。
【請求項２０】
前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方が、前記ゲート電極を覆って前記素子分離領域及び前記活性領域に形成された一層の半導体膜を加工して形成されている請求項１に記載の半導体装置。
【請求項２１】
前記ソース領域及びドレイン領域上に層間絶縁膜を更に備え、該層間絶縁膜にコンタクトホールが設けられている請求項１に記載の半導体装置。
【請求項２２】
前記コンタクトホールが、前記ソース領域及びドレイン領域の一方又は両方の素子分離領域上の部分に対して設けられた請求項２１に記載の半導体装置。
【請求項２３】
前記ゲート電極がゲート長方向に少なくとも一方の素子分離領域上にまで前記半導体層上に絶縁膜を介して形成され、該ゲート電極上に層間絶縁膜を更に備え、該ゲート電極の素子分離領域上にコンタクトホールが設けられている請求項４に記載の半導体装置。
【請求項２４】
前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方がポリシリコン層から構成されている請求項１に記載の半導体装置。
【請求項２５】
前記ゲート電極がポリシリコン層から構成されている請求項１に記載の半導体装置。
【請求項２６】
前記半導体基板上に低耐圧トランジスタを更に備えてなる請求項１〜２５のいずれか１項に記載の半導体装置。
【請求項２７】
素子分離領域と該素子分離領域により区画された活性領域とを有する第１導電型半導体基板上に、第１の半導体層を、ゲート長方向に活性領域の一方の側の素子分離領域上から他方の側の素子分離領域上まで形成し、
第１の半導体層下の活性領域の半導体基板内に、第２導電型低濃度領域を、チャネル領
域とすべき部分の両側に形成し、同時又はその前若しくは後に、第１の半導体層中で少なくとも半導体基板内に形成される第２導電型低濃度領域と対向する領域及び素子分離領域上の領域に第２導電型低濃度領域を形成し、
少なくともチャネル領域とすべき部分の上方の第１の半導体層を除去して該第１の半導体層を分断し、
前記分断された第１の半導体層間の半導体基板上にゲート絶縁膜を形成し、
前記絶縁膜上及び前記分断された第１の半導体層上に、該分断された第１の半導体層上では絶縁膜を介して第２の半導体層を形成し、
前記第１の半導体層の素子分離領域上の少なくとも一部を第２導電型高濃度領域としてソース領域及びドレイン領域を形成し、同時又はその前若しくは後に、第２の半導体層を第２導電型高濃度領域としてゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２８】
前記第１の半導体層を形成する前に、チャネル領域とすべき部分の半導体基板上に絶縁膜を形成し、該絶縁膜を、前記少なくともチャネル領域とすべき部分の上方の第１の半導体層を除去する工程の後に除去する請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記第２の半導体層を、前記素子分離領域上方にまで形成し、
ソース領域、ドレイン領域及びゲート電極を形成後に層間絶縁膜を更に形成し、該層間絶縁膜にゲート電極の素子分離領域上方の部分に対してコンタクトホールを設ける請求項２７又は２８に記載の半導体装置の製造方法。
【請求項３０】
素子分離領域と該素子分離領域により区画された活性領域とを有する第１導電型半導体基板において、該活性領域内でチャネル領域とすべき部分の両側に第２導電型低濃度領域を形成し、
チャネル領域とすべき部分の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記半導体基板上に絶縁層を形成し、
前記絶縁層に、前記半導体基板上に形成された第２導電型低濃度領域が素子分離領域と共に露出するように開口部を形成し、
前記開口部に半導体材料を埋め込むことにより半導体層を形成し、
前記半導体層に第２導電型低濃度領域を、前記半導体基板上の第２導電型低濃度領域と接するように形成し、
前記半導体層の一部を第２導電型高濃度領域としてソース領域及びドレイン領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に高耐圧トランジスタ、又は高耐圧トランジスタと低耐圧トランジスタとが混成された半導体装置に関する。
【背景技術】
【０００２】
高耐圧トランジスタは、長いゲート長及びドリフト領域としての低濃度拡散領域が必要である等のために低耐圧トランジスタに比べサイズが非常に大きい。
従来、このサイズの大きな高耐圧トランジスタを縮小する技術が種々提案されてきている。このうち特開平８−９７４１１号公報には、横型MOS FETのドレインドリフト領域内に表面よりトレンチを設けドリフト長を基板の厚さ方向に確保し、高耐圧を保持しかつドリフト領域の基板水平方向距離を短縮する方法が提案されている。【０００３】
以下にその製造方法を、添付の図17を参照して説明する。
Ｐ型半導体基板１上のＰ型ウェル２の表面層にトレンチ３を形成し、トレンチ３の側面及び底面にＮ型ドレインドリフト領域４を形成する。その後、トレンチ３を絶縁膜５で埋め込む。次に、Ｐ型ベース領域８及びＰ型チャネル領域10をイオン注入にて形成し、ゲート電極７を形成後、Ｎ型ソース領域９とＮ型ドレイン領域11をイオン注入にて形成する。更に、Ｎ型ソース領域９とＮ型ドレイン領域11上にそれぞれ電極14及び15を形成して、横型高耐圧トレンチMOS FETを作成する。【０００４】
【特許文献１】特開平８−９７４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の技術によれば、或る程度のサイズ縮小は可能であるが、活性領域内にトレンチを設ける必要があることなどに起因して、低耐圧トランジスタに比べると依然として大きく、更なるサイズ縮小が望まれていた。
特に、同一半導体基板上に低耐圧トランジスタと高耐圧トランジスタを混成したデバイスでは、高耐圧トランジスタのサイズがデバイスのチップサイズを律束してしまい、低耐圧トランジスタを微細化してもチップ縮小効果が得られないという問題があった。加えて、レイアウトの自由度も損なわれるという問題もあった。
【課題を解決するための手段】
【０００６】
本発明者らは、ソース領域及びドレイン領域の一方又は両方の配置位置として素子分離領域上を利用することにより、長いドリフト長を有する半導体装置のサイズ縮小が可能となることを見出した。
したがって、本発明によれば、
半導体基板上に形成された素子分離領域と、
素子分離領域により区画された活性領域と、
活性領域の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
ゲート電極下の半導体基板内に設けられたチャネル領域と、
ゲート電極の両側に位置するソース領域及びドレイン領域と、
ソース領域及びドレイン領域の一方又は両方とチャネル領域との間に位置するドリフト領域とを備え、
ソース領域及びドレイン領域の一方又は両方が、素子分離領域上に少なくとも一部位置し、且つチャネル領域とドリフト領域を介して接続されている
ことを特徴とする半導体装置が提供される。【０００７】
また、本発明者らは、上記半導体装置の製造に際して、素子分離領域上に位置するソース領域及び/又はドレイン領域用の半導体層をゲート電極用の半導体層より先に形成することにより、サイズ縮小化した半導体装置においてさえソース領域/チャネル領域/ドレイン領域のアラインメント精度を向上させることが可能であることを見出した。
したがって、本発明によれば、
素子分離領域と該素子分離領域により区画された活性領域とを有する第１導電型半導体基板上に、第１の半導体層を、ゲート長方向に活性領域の一方の側の素子分離領域上から他方の側の素子分離領域上まで形成し、
第１の半導体層下の活性領域の半導体基板内に、第２導電型低濃度領域を、チャネル領域とすべき部分の両側に形成し、同時又はその前若しくは後に、第１の半導体層中で少なくとも半導体基板内に形成される第２導電型低濃度領域と対向する領域及び素子分離領域上の領域に第２導電型低濃度領域を形成し、
少なくともチャネル領域とすべき部分の上方の第１の半導体層を除去して該第１の半導体層を分断し、
前記分断された第１の半導体層間の半導体基板上にゲート絶縁膜を形成し、
前記絶縁膜上及び前記分断された第１の半導体層上に、該分断された第１の半導体層上では絶縁膜を介して第２の半導体層を形成し、
前記第１の半導体層の素子分離領域上の少なくとも一部を第２導電型高濃度領域としてソース領域及びドレイン領域を形成し、同時又はその前若しくは後に、第２の半導体層を第２導電型高濃度領域としてゲート電極を形成することを特徴とする半導体装置の（第１の）製造方法が提供される。【０００８】
さらに、本発明者らは、上記半導体装置の製造に際して、素子分離領域上に位置するソース領域及び/又はドレイン領域並びにそれに接続するドリフト領域の形成に埋め込みポリシリコン技術を利用することにより、サイズが更に縮小された半導体装置を効率的に製造できることを見出した。
したがって、本発明によれば、
素子分離領域と該素子分離領域により区画された活性領域とを有する第１導電型半導体基板において、該活性領域内でチャネル領域とすべき部分の両側に第２導電型低濃度領域を形成し、
チャネル領域とすべき部分の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記半導体基板上に絶縁層を形成し、
前記絶縁層に、前記半導体基板上に形成された第２導電型低濃度領域が素子分離領域と共に露出するように開口部を形成し、
前記開口部に半導体材料を埋め込むことにより半導体層を形成し、
前記半導体層に第２導電型低濃度領域を、前記半導体基板上の第２導電型低濃度領域と接するように形成し、
前記半導体層の一部を第２導電型高濃度領域としてソース領域及びドレイン領域を形成することを特徴とする半導体装置の（第２の）製造方法が提供される。
【発明の効果】
【０００９】
本発明の半導体装置によれば、所望のドリフト長を確保しつつ、大幅なサイズ縮小が可能となる。
また、ソース領域及び/又はドレイン領域が素子分離領域上に少なくとも一部位置するので、これらソース領域及び/又はドレイン領域と半導体基板との間に発生する寄生容量が低減され、半導体装置のより高速な動作が可能となる。
本発明の半導体装置の第１の製造方法によれば、ゲート長が自己整合的に決定されるのでチップサイズの更なる縮小化が可能になる。
また、本製造方法によれば、ソース領域/チャネル領域（ゲート電極）/ドレイン領域のアラインメント精度が向上した半導体装置を得ることが可能になる。
本発明の半導体装置の第２の製造方法によれば、埋め込み半導体層の層厚を適宜設定することで、種々の所望のドリフト長を有する半導体装置を製造することができる。
【図面の簡単な説明】
【００１０】
【図１−１】本発明による半導体装置及びその製造方法の一形態(実施例１)を説明する製造工程断面図(ａ)〜(ｃ)である。
【図１−２】本発明による半導体装置及びその製造方法の一形態(実施例１)を説明する製造工程断面図(ｄ)〜(ｆ)である。
【図２−１】本発明による半導体装置及びその製造方法の別の一形態(実施例２)を説明する製造工程断面図(ａ)〜(ｃ)である。
【図２−２】本発明による半導体装置及びその製造方法の別の一形態(実施例２)を説明する製造工程断面図(ｄ)〜(ｆ)である。
【図３−１】本発明による半導体装置及びその製造方法の別の一形態(実施例３)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図３−２】本発明による半導体装置及びその製造方法の別の一形態(実施例３)を説明する製造工程断面図(ｅ)〜(ｈ)である。
【００１１】
【図４−１】本発明による半導体装置及びその製造方法の別の一形態(実施例４)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図４−２】本発明による半導体装置及びその製造方法の別の一形態(実施例４)を説明する製造工程断面図(ｅ)〜(ｈ)である。
【図５−１】本発明による半導体装置及びその製造方法の別の一形態(実施例５)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図５−２】本発明による半導体装置及びその製造方法の別の一形態(実施例５)を説明する製造工程断面図(ｅ)〜(ｈ)である。
【図６−１】本発明による半導体装置及びその製造方法の別の一形態(実施例６)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図６−２】本発明による半導体装置及びその製造方法の別の一形態(実施例６)を説明する製造工程断面図(ｅ)〜(ｈ)である。
【００１２】
【図７−１】本発明による半導体装置及びその製造方法の別の一形態(実施例７)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図７−２】本発明による半導体装置及びその製造方法の別の一形態(実施例７)を説明する製造工程断面図(ｅ)〜(ｈ)である。
【図８−１】本発明による半導体装置及びその製造方法の別の一形態(実施例８)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図８−２】本発明による半導体装置及びその製造方法の別の一形態(実施例８)を説明する製造工程断面図(ｅ)〜(ｇ)である。
【図９−１】本発明による半導体装置及びその製造方法の別の一形態(実施例９)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図９−２】本発明による半導体装置及びその製造方法の別の一形態(実施例９)を説明する製造工程断面図(ｅ)〜(ｇ)である。
【００１３】
【図１０−１】本発明による半導体装置及びその製造方法の別の一形態(実施例10)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図１０−２】本発明による半導体装置及びその製造方法の別の一形態(実施例10)を説明する製造工程断面図(ｅ)〜(ｇ)である。
【図１１−１】本発明による半導体装置及びその製造方法の別の一形態(実施例11)を説明する製造工程断面図(ａ)〜(ｃ)である。
【図１１−２】本発明による半導体装置及びその製造方法の別の一形態(実施例11)を説明する製造工程断面図(ｄ)〜(ｆ)である。
【図１１−３】本発明による半導体装置及びその製造方法の別の一形態(実施例11)を説明する製造工程断面図(ｇ)〜(ｉ)である。
【図１２】本発明による半導体装置及びその製造方法の別の一形態(実施例12)の一部を説明する製造工程断面図(ａ)、(ｂ)である。
【００１４】
【図１３−１】本発明による半導体装置及びその製造方法の別の一形態(実施例13)を説明する製造工程断面図(ａ)〜(ｄ)である。
【図１３−２】本発明による半導体装置及びその製造方法の別の一形態(実施例13)を説明する製造工程断面図(ｅ)〜(ｈ)である。
【図１３−３】本発明による半導体装置及びその製造方法の別の一形態(実施例13)を説明する製造工程断面図(ｉ)、(ｊ)である。
【図１４−１】本発明による半導体装置及びその製造方法の別の一形態(実施例14)を説明する製造工程断面図(ａ)〜(ｃ)である。
【図１４−２】本発明による半導体装置及びその製造方法の別の一形態(実施例14)を説明する製造工程断面図(ｄ)〜(ｆ)である。
【図１４−３】本発明による半導体装置及びその製造方法の別の一形態(実施例14)を説明する製造工程断面図(ｇ)〜(ｉ)である。
【００１５】
【図１５】本発明による半導体装置の一形態(実施例13)におけるCVD酸化膜の膜厚とオン耐圧との関係(ａ)、及従来装置に対するオン耐圧増加量とCVD酸化膜の膜厚との関係(ｂ)を示す図である。
【図１６】低抵抗な領域のレイアウトパターンの例を示す図である。図において、線ABは、その上にソース領域又はドレイン領域が形成される素子分離領域のゲート電極側の端部の位置を示し、線CDはゲート絶縁膜の該素子分離領域側の端部の位置を示す。影の部分は低抵抗な領域を設ける位置を示す。
【図１７】従来の半導体装置を説明する図である。
【符号の説明】
【００１６】
102、202、302、402、502、602、702、802、902、1002、1102、1202、1302、1402  Ｐ型半導体基板
104、204、304、404、504、604、704、804、904、1004、1104、1204、1304、1404  素子分離領域
1205  絶縁膜
106、206、306、406、506、606、706、806、906、1006、1106、1306、1406  ゲート酸化膜
108、208、308、408、508、608、708、808、908、1008、1108、1208、1308、1408  フォトレジスト
309、409、509、609、709、1109、1309、1409  第１のポリシリコン膜
110、210、310、311、410、411、510、511、610、710、810、910、1010、1110、1210、1310、1410  半導体層(第２のポリシリコン膜)
【００１７】
112、212、312、412、512、612、712、812、912、1012、1112、1312、1313、1412  Ｎ型低濃度拡散層
813  チタンシリサイド層
114、214、314、414、514、614、714、814、914、1014、1114、1314、1315、1414  Ｎ型低濃度拡散層
116、216、316、416、516、616、716、816、916、1016、1116  フォトレジスト
118、218、818、918、1018、1118  ソース領域用部分
120、220、820、920、1020、1120  ドレイン領域用部分
122、222、822、922、1022  ゲート電極用部分
124、224、324、424、524、624、724、824、924、1024、1123、1124  サイドウォールスペーサ
【００１８】
325、425、525、625、725、1125、1225  酸化シリコン膜
126、326、526、626、627a、627b、726、826、926、1026、1126  フォトレジスト
128、228、328、428、528、628、728、828、928、1028、1128、1328、1428  Ｎ型高濃度拡散層
929、1029  Ｎ型高濃度拡散層
130、230、330、430、530、630、730、830、930、1030、1130、1330、1430  Ｎ型高濃度拡散層
132、232、332、432、532、632、732、832、932、1032、1132、1332、1432  Ｎ型高濃度拡散層
134、234、334、434、534、634、734、834、934、1034、1134、1333、1334、1433、1434
CVD酸化膜
【００１９】
136、236、336、436、536、636、736、836、936、1036、1136、1336、1436  ソース電極配線
138、238、338、438、538、638、738、838、938、1038、1338、1438、1138  ドレイン電極配線
1139  ゲート電極配線
140、240、340、440、540、640、740、840、940、1040、1340、1440  半導体基板表面
1342、1343、1344、1442、1443  開口部
Ｌ  ドリフト長
【発明を実施するための最良の形態】
【００２０】
本発明の１つの実施形態において、前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方は、前記素子分離領域上から前記活性領域上にわたって形成された半導体層に設けられている。本実施形態によれば、素子分離領域上に位置するソース領域及び/又はドレイン領域が従来のフォトリソグラフィー技術により製造できる半導体装置が提供される。【００２１】
本発明の１つの実施形態において、前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方は、前記半導体層の全部からなり、前記ドリフト領域は前記活性領域の半導体基板の表面層に設けられている。本実施形態によれば、ソース領域及びドレイン領域上に形成される配線層とのコンタクトホールをより多く設置できるため、コンタクトホール１ヶ当りの電流密度の低減及び信頼性の向上が可能となる。【００２２】
本発明の１つの実施形態において、前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方は、前記半導体層の素子分離領域上の部分に位置し、前記ドリフト領域は該半導体層及び前記活性領域の半導体基板の表面層に設けられている。本実施形態によれば、ソース領域及び/又はドレイン領域は、素子分離領域上にのみ位置するので、当該ソース領域及び/又はドレイン領域と半導体基板との間に発生する寄生容量が大幅に低減して、半導体装置の大幅な高速動作が可能となる。【００２３】
本発明の１つの実施形態において、前記ゲート電極は半導体からなり、且つ前記ゲート電極の不純物濃度は前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方の不純物と等しい。本実施形態によれば、ゲート電極へのイオン注入を素子分離領域上に位置するソース領域及び/又はドレイン領域へのイオン注入と同時に行うことができ、したがって簡略化された製造工程により製造できる半導体装置が提供される。【００２４】
本発明の１つの実施形態において、前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方と前記ゲート電極とは、前記素子分離領域及び前記活性領域に形成された一層の半導体膜を加工して形成される。本実施形態によれば、大幅に簡略された製造方法で製造できる半導体装置が提供される。【００２５】
本発明の１つの実施形態において、前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方は、前記ゲート電極と面一の上面を有している。本実施形態によれば、半導体装置の上面に生じる段差をある程度一定にすることができ、その後の加工等での取扱が容易である半導体装置が提供される。【００２６】
本発明の１つの実施形態において、前記半導体層は絶縁膜を介して前記ゲート電極の少なくとも一方の端部を覆っている。本実施形態によれば、素子分離領域上に位置するソース領域及び/又はドレイン領域への高濃度イオン注入の際に、その下方に位置する活性領域の半導体基板表面へ同時に高濃度のイオン注入されることが容易に防止されるので、製造工程が簡略化された半導体装置が提供される。【００２７】
本発明の１つの実施形態において、前記素子分離領域上に位置するソース領域及びドレイン領域の一方又は両方は、前記ゲート電極を覆って前記素子分離領域及び前記活性領域に形成された一層の半導体膜を加工して形成される。【００２８】
本発明の１つの実施形態において、前記ソース領域及びドレイン領域上に層間絶縁膜を更に備え、該層間絶縁膜にコンタクトホールが設けられていている。【００２９】
本発明の１つの実施形態において、前記コンタクトホールは、前記ソース領域及びドレイン領域の一方又は両方の素子分離領域上の部分に対して設けられている。本実施形態によれば、該ソース領域及び/又はドレイン領域の寄生容量が緩和されて、より高速で動作する半導体装置が提供される。【００３０】
本発明の１つの実施形態において、前記半導体基板上に低耐圧トランジスタが更に備えられている。本実施形態によれば、大幅にサイズが縮小された、高耐圧トランジスタ及び低耐圧トランジスタが混成されている半導体装置が提供される。この半導体装置において、各トランジスタのレイアウトの自由度が高められている。【００３１】
＜半導体装置の説明＞
本発明の半導体装置の必須の構成要素及び任意の構成要素について以下に説明する。【００３２】
（半導体基板）
本発明の半導体装置において、半導体基板は、半導体装置の基板として通常用いることができる半導体基板であれば特に限定されず、例えば、シリコン(Si)、ゲルマニウム(Ge)等の元素半導体、III-V族(GaAs、InP、GaAlAsなど)、II-VI族(CdS/CdTe、Cu2S、ZnS、ZnSeなど)、I-III-VI族、炭化シリコン(SiC)、シリコンゲルマニウム(SiGe)等の化合物半導体から構成される基板を用いることができる。このうち、Si基板、Ge基板、SiGe基板が好ましい。半導体基板はSOI、SOS等の構造を有する基板であってもよい。【００３３】
半導体基板は、予め、Ｐ型又はＮ型の不純物が所定の濃度でドープされていてもよい。半導体基板には、更に、Ｎ型又はＰ型の不純物がドープされた１又は複数のウェルが形成されていてもよい。半導体と不純物の適切な組合せは、当該分野において公知であり、作製しようとする半導体装置に求められる性能が達成されるように適切に選択される。例えば半導体がシリコン又はゲルマニウムのとき、Ｎ型不純物としては、リン(Ｐ)、ヒ素(As)、アンチモン(Sb)等のＶ族元素が挙げられ、Ｐ型不純物としては、ホウ素(Ｂ)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)等のIII族元素が挙げられる。半導体基板中の不純物の濃度は、半導体装置の半導体基板に適用される濃度であれば、特に限定されず、例えば、１×1015〜１×1017cm-3の範囲である。本発明に好ましい半導体基板は、シリコン基板、より好ましくはＰ型又はＮ型シリコン基板、特に好ましくはＰ型シリコン基板である。【００３４】
（素子分離領域）
本発明の半導体装置において、素子分離領域は、半導体基板上で隣り合う活性領域を互いに電気的に絶縁し得る任意の形態(材質、形状など)であり得る。素子分離領域は、一般には、絶縁膜、例えば酸化シリコン(SiO2)膜、窒化シリコン(Si3N4)膜、不純物層からなる。
素子分離領域は、その上面が半導体基板の表面と面一であってもよいし、或いはその上面が半導体基板の表面より高位(例えば50〜300nm程度)であってもよい(すなわち半導体基板に対して凸部を有してもよい)。【００３５】
（活性領域）
活性領域は、本発明によるサイズ縮小の効果を最大限に享受するために、該活性領域に配置される素子を形成するに必要な最小限のサイズであることが好ましい。【００３６】
（ゲート絶縁膜）
本発明の半導体装置において、ゲート絶縁膜は、その上に形成されるゲート電極と、その下の半導体基板との間を電気的に絶縁し得る膜であれば特に限定されず、例えば、シリコン酸化膜、シリコン窒化膜、高誘電体膜(例えばTa2O5)等の単層膜又は積層膜である。なかでも、シリコン酸化膜が好ましい。【００３７】
ゲート絶縁膜の膜厚は、得ようとする半導体装置の特性、動作電圧等により適宜設定することができ、例えば、５〜150nm程度であり得る。
ゲート絶縁膜は、素子分離領域上に位置するソース領域及び/又はドレイン領域の側で、素子分離領域近傍にまで延びていてもよい。このようなゲート絶縁膜は、素子分離領域上に位置するソース領域及び/又はドレイン領域までのドリフト長を確保するために働き得る。【００３８】
（ゲート電極）
本発明の半導体装置において、ゲート電極は、通常電極に使用される導電材料で構成されるものであれば特に限定されない。ゲート電極に使用され得る導電材料としては、例えば、ポリシリコン等の半導体(特に高濃度の不純物をドープした低抵抗半導体)、金属(アルミニウム(Al)、銅(Cu)、金(Au)、白金(Pt)等)、高融点金属(タングステン(Ｗ)、タンタル(Ta)、チタン(Ti)等)、シリサイド(WSi2、MoSi2、TaSi2、TiSi2、NiSi2、CoSi2、PtSi2等；特に高融点金属とのシリサイド)、導電性有機高分子材料が挙げられ、なかでもポリシリコンが好ましい。
半導体(例えばポリシリコン)を使用する場合には、半導体を積層する際又は積層した後に、Ｎ型又はＰ型の不純物をドープして低抵抗とすることが好ましい。ゲート電極を構成する半導体層中の不純物の濃度は、ゲート電極として機能し得る濃度であれば特に限定されず、例えば1017〜1021cm-3の範囲であり得る。
ゲート電極は、不純物をドープした半導体から構成される場合、本明細書中で、「高濃度(Ｐ型又はＮ型)拡散層」又は「高濃度(Ｐ型又はＮ型)拡散領域」と表現されることもある。【００３９】
ゲート電極は、単層構造であってもよいし、ポリサイドのような二層又はそれ以上の積層構造であってもよい。ゲート電極はまた、半導体基板上に設けられた溝内にその少なくとも一部が埋没している構造(いわゆるトレンチゲート電極)であってもよい。
ゲート電極は、ゲート長方向に少なくとも一方側の素子分離領域(すなわち、その上にソース領域又はドレイン領域が形成される素子分離領域)上方にまで延びて形成されてもよい。このとき、ゲート電極は、ゲート絶縁膜上を外れた位置では、例えば、素子分離領域上から活性領域上にわたって形成されて活性領域の半導体基板表面と接している半導体層(ここにソース領域又はドレイン領域が形成される)上に絶縁膜を介して配置される。ゲート電極を素子分離領域上方にまで延ばすことにより、該ゲート電極へのコンタクトホールを素子分離領域上方で設けることが可能となり、その結果、新たな引き出し線を必要とせず、またトランジスタごとの配置が容易となるので、チップサイズの更なる縮小化が実現できる。
ゲート電極は、得ようとする半導体装置の特性、印加電圧等に依存して適切な膜厚で形成され得、例えば膜厚50〜750nm程度、好ましくは50〜500nm程度、より好ましくは100〜300nm程度で形成することができる。【００４０】
ゲート電極の側壁には、絶縁膜(例えば、シリコン酸化膜、シリコン窒化膜)からなるサイドウォールスペーサが設けられていてもよい。【００４１】
（ソース領域及びドレイン領域）
ソース領域及びドレイン領域は、本明細書中で、「高濃度(Ｐ型又はＮ型)拡散層」又は
「高濃度(Ｐ型又はＮ型)拡散領域」と表現されることもある。
本発明の半導体装置において、ソース領域及びドレイン領域は、通常半導体装置に形成されるソース領域及びドレイン領域として適切なものであれば、その大きさ、不純物濃度及び接合深さ等は特に限定されるものではない。ソース領域及びドレイン領域の不純物濃度や大きさ等は、得ようとする半導体装置の性能や特性によって適宜調整することができる。不純物としては、例えば、半導体基板について上述したものが挙げられ、１種類の不純物(例えば、リン、ヒ素又はホウ素)又は２種以上の不純物の組合せ(例えば、リンとヒ素の組合せ)であり得る。不純物濃度は、例えば1017〜1021cm-3の範囲であり得る。不純物濃度は、半導体から構成されるゲート電極の不純物濃度と等しくあり得る。【００４２】
本発明において、ソース領域及びドレイン領域の一方又は両方が素子分離領域上に少なくとも一部位置し、且つチャネル領域とドリフト領域を介して接続されている。
少なくともドレイン領域が素子分離領域上に位置しているのが好ましい。【００４３】
ここで、ソース領域又はドレイン領域に関して、「素子分離領域上に位置する」という表現は、本明細書中では、他に言及していることが文脈上明らかな場合を除き、「素子分離領域上に少なくとも一部位置する」と同義に用いられる。
また、ソース領域又はドレイン領域に関して、「素子分離領域上」という表現は、素子分離領域に直接接することなく離れてその上（すなわち「素子分離領域上方」）をも包含する意味で使用される。【００４４】
素子分離領域上に位置するソース領域及び/又はドレイン領域は、素子分離領域上にのみ位置していてもよいし、その一部(大部分であり得る)が活性領域上（又は上方）に張り出していてもよいし、素子分離領域が半導体基板表面に対して凸部として形成されている場合には、該凸部の側壁上に接して位置していてもよい。
素子分離領域上に位置するソース領域及び/又はドレイン領域は、好ましくは、素子分離領域上にのみ位置する。このとき、素子分離領域上にのみ位置するソース領域及び/又はドレイン領域と半導体基板との間に発生する寄生容量が大幅に低減され、大幅な高速動作が可能となる。ソース領域及びドレイン領域の両方が、素子分離領域上にのみ位置するのが特に好ましい。【００４５】
ソース領域及びドレイン領域の一方のみが素子分離領域上に位置する場合、素子分離領域上に位置しないドレイン領域又はソース領域は、活性領域の半導体基板上に設けられる。素子分離領域上に位置しないドレイン領域又はソース領域は、チャネル領域と直接接していてもよいし、半導体基板の表面層中のドリフト領域を介して接続されていてもよい。【００４６】
素子分離領域上に位置するソース領域及び/又はドレイン領域は、例えば、素子分離領域上から活性領域上にわたって形成されて活性領域の半導体基板表面と接している半導体層中に配置される。この場合、素子分離領域上に位置するソース領域及び/又はドレイン領域は、該半導体層の全部から構成されていてもよいし、該半導体層の素子分離領域上の部分に位置していてもよい。
素子分離領域上に位置するソース領域及び/又はドレイン領域はまた、該半導体層において、その上方部分に配置し、該半導体層の残りの下方部分をドリフト領域としてもよい。すなわち、素子分離領域上に位置するソース領域及び/又はドレイン領域は、該半導体層において、ドリフト領域上に積層して設けられ得る。ソース領域及び/又はドレイン領域及びドリフト領域を垂直方向に配置することにより、所望のドリフト長を確保しつつ半導体装置の水平方向のサイズを更に縮小化できる。また、ドリフト長が異なってもソース領域及び/又はドレイン領域の水平位置を一定とすることが可能となるので、配線パターン等を単純化できる。【００４７】
該半導体層を構成する半導体材料は、半導体基板を構成する半導体材料と同じであっても異なってもよいが、同じであることが好ましい。例えば、半導体基板がシリコン基板である場合には、該形成される半導体層はポリシリコン層であることが好ましい。
素子分離領域上に位置するソース領域及び/又はドレイン領域が該半導体層においてドリフト領域上に積層して設けられる場合、設定可能となるドリフト長は該半導体層の層厚（高さ）に一部依存するので、層厚は所望のドリフト長を勘案して設定され得る。層厚は、例えば600nm以上、例えば600nm〜2000nm又は600nm〜1100nmであり得る。【００４８】
素子分離領域上に位置するソース領域及び/又はドレイン領域は、ゲート電極と面一の上面を有することが好ましい。面一であることにより、半導体装置の上面に生じる段差をある程度一定にすることができ、その後の加工等での取り扱いが容易になる。【００４９】
（ドリフト領域）
ドリフト領域(電界緩和領域)は、本明細書中で、「低濃度(Ｐ型又はＮ型)拡散層」、「低濃度(Ｐ型又はＮ型)拡散領域」と表現され得る。
本発明の半導体装置において、ドリフト領域は、ソース領域及びドレイン領域と同じ導電型の不純物を含む。不純物の種類は、接続しているソース領域又はドレイン領域中の不純物又は不純物の組合せと同じであってもよいし異なってもよい。ドリフト領域における不純物の濃度は、これに接続するソース領域又はドレイン領域における不純物の濃度に対して低く、例えば５×10-1〜１×10-4倍の範囲、好ましくは１×10-1〜１×10-4倍の範囲、好ましくは５×10-1〜１×10-3倍の範囲、好ましくは１×10-1〜１×10-3倍の範囲である。不純物としては、例えば、半導体基板について上述したものが挙げられる。【００５０】
ドリフト領域の不純物濃度は、全領域を通じて同じ濃度である必要はない。例えば、ドリフト領域が、複数の部分(例えば、チャネル領域側とソース領域又はドレイン領域側との２つの部分)からなり、よりソース領域又はドレイン領域側の不純物濃度は、よりチャネル領域側の不純物濃度に比べて高くてもよい。ドリフト領域における不純物濃度の多段階化により、ソース領域又はドレイン領域とドリフト領域との接続部で発生する電界を緩和でき、更なる高耐圧化を実現できる。【００５１】
ドリフト領域は、チャネル領域に接続する側の端部が、ゲート電極の下方にまで延びていることが好ましい。換言すれば、ドリフト領域は、ゲート電極と、ゲート絶縁膜を介して接していることが好ましい。【００５２】
本発明の半導体装置において、ドリフト領域は、素子分離領域上に位置するソース領域及び/又はドレイン領域の側には、必ず配置されるが、ソース領域又はドレイン領域が半導体基板上に位置する場合、当該ソース領域又はドレイン領域の側には、配置されても、されなくてもよい。【００５３】
ドリフト領域は、半導体基板表面層に設けられるが、これに加えて、素子分離領域上から活性領域上にわたって形成された半導体層に位置していてもよい。該半導体層に設けられたドリフト領域の不純物濃度は、活性領域の半導体基板の表面層に設けられたドリフト領域の不純物濃度と等しくてもよいし、又は高くてもよいし(しかし、接続するソース領域又はドレイン領域より低い)、又は低くてもよい。【００５４】
ドリフト領域が、素子分離領域上から活性領域上にわたって形成された半導体層にも配置される場合、製造環境によっては、半導体層が形成される前に活性領域の半導体基板の表面層に自然酸化膜(SO2膜)が生成され、該半導体層に設けられるドリフト領域は、半導体基板表面層に設けられるドリフト領域と、該自然酸化膜を介して接続されることになる。このとき、両ドリフト領域間の抵抗は高くなり、結果として、製造した半導体装置にお
いて必要な性能が得られない場合がある。【００５５】
このことを回避するため、本発明の半導体装置は、形成された半導体層に設けられているドリフト領域と活性領域の半導体基板の表面層に設けられているドリフト領域とに接する低抵抗な領域を更に備えていてもよい。ここで、用語「低抵抗な領域」は、そのシート抵抗が、該領域と接する２つドリフト領域のいずれか又はその両方のシート抵抗と略同等程度である領域をいう。低抵抗な領域のシート抵抗は、例えば１０〜３０Ω/□程度である。低抵抗な領域は、半導体基板上での断面積が、半導体基板表面に自然酸化膜が生成されなければ存在する半導体基板表面のドリフト領域と半導体層との接触部の面積に対して、例えば５〜１００％であり得る。【００５６】
低抵抗な領域は、金属又は金属化合物の層であり得る。【００５７】
金属は、単一元素金属であっても２種以上の金属元素の合金であってもよい。好ましくは、低抵抗シリサイド(抵抗率が、例えば１mΩcm以下、好ましくは500μΩcm以下、より好ましくは300μΩcm以下、より好ましくは200μΩcm以下、より好ましくは100μΩcm以下、より好ましくは50μΩcm以下、より好ましくは25μΩcm以下、より好ましくは10μΩcm以下、より好ましくは１μΩcm以下であるシリサイド)を形成し得る金属である。低抵抗シリサイドを形成し得る金属としては、例えば、遷移金属、高融点金属、及び貴金属が挙げられる。【００５８】
遷移金属は、本明細書においては、元素周期律表の３族〜１２族に属する金属をいう。本発明において好ましい遷移金属は、４族、５族、６族、９族又は10族に属する金属である。
貴金属は、本明細書においては、金、銀、ルテニウム、ロジウム、パラジウム、オスニウム、イリジウム、白金をいう。本発明において好ましい貴金属は白金である。
高融点金属は、本明細書においては、融点が1000℃以上である金属をいう。高融点金属としては、例えば、コバルト、ニッケル、チタン、バナジウム、クロム、ジルコニウム、ニオブ、モリブデン、ハフニウム、タンタル、タングステンが挙げられる。本発明において好ましい高融点金属は、融点が1300℃以上であり、より好ましくは1500℃以上である。【００５９】
金属は、好ましくは、コバルト、クロム、モリブデン、ニッケル、パラジウム、タンタル、タングステン、チタン、バナジウム、ジルコニウム、白金若しくはハフニウム、又はこれらの２以上の合金であり得る。低抵抗な領域が金属の層である場合、金属はその一部が(例えば半導体基板表面及び/又半導体層の)シリコンとシリサイドを形成していてもよい。【００６０】
金属化合物は、単一元素金属又は２種以上の金属元素の低抵抗シリサイドであり得、好ましくは高融点金属シリサイドである。金属化合物は、例えば、コバルト、クロム、モリブデン、ニッケル、パラジウム、タンタル、タングステン、チタン、バナジウム又はジルコニウムのシリサイド、又はこれら金属の２種以上からなる合金のシリサイドであり得る。【００６１】
金属化合物はまた、低抵抗金属窒化物(抵抗率が、例えば１mΩcm以下、好ましくは500μΩcm以下、より好ましくは300μΩcm以下、より好ましくは200μΩcm以下、より好ましくは100μΩcm以下、より好ましくは50μΩcm以下、より好ましくは25μΩcm以下、より好ましくは10μΩcm以下、より好ましくは１μΩcm以下である金属窒化物)であり得、好ましくは高融点金属の窒化物である。金属窒化物は、例えば、窒化モリブデン、窒化タンタル、窒化タングステン、窒化チタン又は及窒化ジルコニウムであり得る。【００６２】
低抵抗な領域はまた、積層構造を有していてもよく、２以上の金属層(例えばシリサイドを形成し得る金属(好ましくは高融点金属)の層)、２以上の金属化合物層(例えば高融点金属シリサイド層及び/又は高融点金属窒化物層)、又は１以上の金属層と１以上の金属化合物層とからなってもよい。【００６３】
低抵抗な領域はまた高濃度不純物拡散層であり得る。低抵抗な領域を構成する高濃度不純物拡散層における不純物の濃度は、これに接するドリフト領域のいずれか又は両方における不純物の濃度に対して高く、例えば２倍以上、好ましくは10倍以上、より好ましくは100倍以上、より好ましくは1000倍以上であり得る。不純物濃度は、例えば1018〜1021cm-3の範囲であり得、ソース領域及び/又はドレイン領域及び/又はゲート電極(半導体から構成される場合)の不純物濃度と等しくてもよい。不純物としては、例えば、半導体基板について上述したものが挙げられる。低抵抗な領域を構成する不純物拡散層は、接するドリフト領域と同じ導電型の不純物を含む。不純物の種類は、接しているドリフト領域中の不純物又は不純物の組合せと同じであってもよいし異なってもよい。低抵抗な領域を構成する高濃度不純物拡散層は、素子分離領域上から活性領域上にわたって形成した半導体層の表面から半導体基板の表面層(ドリフト領域)にわたって位置していてもよい。【００６４】
（その他の素子等）
本発明の半導体装置は、更に、ソース領域及びドレイン領域上に層間絶縁膜を備え、該層間絶縁膜にコンタクトホールを設けることができる。層間絶縁膜としては、特に限定されず、シリコン酸化膜、SOG膜等の公知の膜をいずれも使用することができる。コンタクトホールは、好ましくは、ソース領域及び/又はドレイン領域の素子分離領域上の部分に対して設けられる。このことにより、該ソース領域及び/又はドレイン領域の寄生容量が緩和され、半導体装置の動作速度のより高速化が可能となる。コンタクトホールは、ソース領域及びドレイン領域上の他、ゲート電極上に設けられてもよい。
本発明の半導体装置は金属配線も更に備え得る。金属配線としては、Al膜、Cu膜等が挙げられる。
本発明の半導体装置は、同一の半導体基板上に低耐圧トランジスタを更に備えてもよい。【００６５】
＜半導体装置の製造方法の説明＞
本発明の半導体装置は、簡潔には、例えば以下のように製造される。【００６６】
第１導電型の半導体基板上に素子分離領域を設ける。
素子分離領域は、選択酸化(LOCOS)法、トレンチ酸化法、STI法、イオン注入法などの公知の技法により形成され得る。素子分離領域は、通常、半導体基板の表面から深さ200〜500nmで形成する。
素子分離領域は、その上面が半導体基板の表面と面一であってもよいし、或いはその上面が半導体基板の表面より高位(例えば50〜300nm程度)であってもよい(すなわち半導体基板に対して凸部を有してもよい)。【００６７】
素子分離領域により区画された半導体基板上の活性領域で、ゲート電極を設けようとする位置にゲート絶縁膜を形成する。ゲート絶縁膜は、熱酸化法、CVD法、スパッタ法等により形成することができる。
ゲート絶縁膜は、素子分離領域上に位置させるべきソース領域又はドレイン領域の側(ソース領域及びドレイン領域の両方が素子分離領域上に位置する場合には両側)で、素子分離領域近傍にまで延びていてもよい。この場合、少なくとも素子分離領域近傍(好ましくは隣接部)で、活性領域の半導体基板表面が露出するように、ゲート絶縁膜を形成するか又は形成した絶縁膜を一部除去する。【００６８】
次いで、半導体層(例えばポリシリコン層)を、ソース領域又はドレイン領域を設ける素子分離領域上から、活性領域上にわたって形成する。形成した半導体層は、該素子分離領域の側方(ゲート長方向)で活性領域の半導体基板表面と接するように形成する。【００６９】
半導体層は、ゲート絶縁膜上にまで形成して、活性領域の半導体基板表面が露出していないようにすることが好ましい。活性領域の半導体基板表面が露出していると、後述する半導体層へのイオン注入の際に、該半導体基板表面に不適切にイオン注入が行われる可能性があるからである。
ゲート絶縁膜上に形成した半導体層は、ゲート電極に加工することができる。【００７０】
形成する半導体層の厚さは、特に限定されないが、例えば50〜750nm、好ましくは50〜500nmの範囲、より好ましくは100〜300nmの範囲である。半導体層はCVD法、スパッタ法により形成され得る。【００７１】
素子分離領域上から活性領域上にわたって形成した半導体層と活性領域の半導体基板表面との接触面のサイズは、製造された半導体装置が所望の機能を達成するように適宜選択される。例えば、接触面のサイズは、ゲート長方向については、半導体基板表面層に設けられたドリフト領域の接合深さと同じであってもよいし、これより大きくてもよい。またゲート幅方向のサイズについては、半導体基板表面層に設けられた低濃度拡散領域と同じであってもよいし、これより大きくてもよい。寸法としては0.１μm以上が好ましい。【００７２】
接触面のゲート長方向での位置は、得られるドリフト長を考慮して適時選択される。例えば、ソース領域及び/又はドレイン領域が素子分離領域上にのみ位置している場合には、接触面がチャネル領域から素子分離領域までの間のいずれに位置していても、得られるドリフト長は変動しないので、接触面はいずれに設けてもよい。他方、接触面で、ソース領域又はドレイン領域が半導体基板表面層に設けられたドリフト領域と接する場合には、チャネル領域から該接触面までがドリフト領域として機能し、その間の距離がドリフト長となるので、ドリフト長を確保するためには、接触面は、チャネル領域からできる限り遠位、すなわち素子分離領域近傍(好ましくは素子分離領域の隣接部)にのみ位置することが好ましい。このような接触面の配置は、例えば、ゲート絶縁膜を素子分離領域の近傍にまで延伸して形成することによって達成することができる。【００７３】
次に、形成した半導体層と活性領域の半導体基板表面層とのうちドリフト領域を設ける部分に第２導電型の不純物を導入して低濃度拡散領域を形成する。このとき、同時に、ソース領域及び/又はドレイン領域となる部分に不純物が導入されてもよい。チャネル領域を設ける部分は、不純物が導入されないようにマスクすることが好ましい。また、該半導体層を加工してゲート電極を形成する場合には、ゲート電極となる部分にも不純物が導入されてよい。【００７４】
活性領域の半導体基板表面層で低濃度拡散領域は、ゲート絶縁膜の下方にも一部形成され、後に設けられるゲート電極の下方にまで延びていることが好ましい。【００７５】
不純物の導入は、例えば、イオン注入法により行う。イオン注入の条件(例えば、加速エネルギー、ドーズ量、イオン種)は、特に限定されることなく、イオン注入領域が適切に機能するように適宜選択することができる。イオン注入は、形成した半導体層に覆われた活性領域の半導体基板表面層(ドリフト領域を形成する部分)にも到達させるために、例えば、加速エネルギーを変化させつつ行うか若しくは異なる加速エネルギーで複数回行ってもよいし、且つ/又は異なるドーズ量で複数回行ってもよい。【００７６】
加速エネルギーは、イオン種及びイオンを到達させる深さに応じて適宜選択され、例え
ばリンイオンを用いる場合、表面に近い位置(例えば〜500nm)に注入する場合には20〜200KeVの範囲、表面から深い位置(例えば300nm〜)に注入する場合には150〜400KeVの範囲が選択され得る。
低濃度拡散領域のためのドーズ量は、例えば1.0×1011〜5.0×1013 ions/cm2の範囲である。【００７７】
形成した半導体層を通じて半導体基板表面層に低濃度拡散領域を形成する場合、イオン注入は、例えば、先ずより低い加速エネルギーで行う。このとき、イオンは表面に近い形成した半導体層に注入される。次いで、イオン注入をより高い加速エネルギーで行う。このとき、イオンは、大部分が表面から深い半導体基板表面層に注入されるが、表面に近い形成した半導体層にも注入される。結果として、形成した半導体層及び半導体基板表面層の両方で所望の濃度の低濃度拡散領域が形成されることになる。当然のことながら、イオン注入は、先ずより高い加速エネルギーで行い、次いでより低い加速エネルギーで行ってもよい。【００７８】
注入するイオン種は、通常不純物として用いられるものであれば任意のものを用いることができ、例えばリンイオン(Ｐ+)、ヒ素イオン(As+)、アンチモンイオン(Sb+)、ホウ素イオン(Ｂ+、BF2+)、インジウムイオン(In+)などが挙げられる。用いるイオンは１種類であってもよいし、複数種類であってもよい。複数のイオン種を用いる場合には、それらを別々に注入してもよいし、混合して注入してもよい。不純物導入後に熱処理にて不純物の拡散を促進させてもよい。【００７９】
イオン注入は、ゲート絶縁膜を介しても行うことができる。【００８０】
ソース領域及びドレイン領域の一方のみが素子分離領域上に位置する場合には、ソース領域又はドレイン領域が素子分離領域上に位置する側と、ドレイン領域又はソース領域が半導体表面層に位置する側とで全く別個の工程としてイオン注入を行ってもよいし、複数回のイオン注入の内より小さい加速エネルギーでのイオン注入のみを両側で行い、より大きい加速エネルギーでのイオン注入の際には、ドレイン領域又はソース領域が半導体表面層に位置する側をマスクしてもよい。【００８１】
ゲート電極を、形成した半導体層を加工して形成する場合、この時点で、形成した半導体層をゲート電極に加工される部分とソース領域及び/又はドレイン領域(並びにドリフト領域)とされる部分とに、例えばフォトリソグラフィー技術によって分離してもよい。
分離された各部分の側部には、絶縁膜(例えばSiO2系の膜)でサイドウォールスペーサを設けることが好ましい。サイドウォールスペーサは、当該分野で公知の方法により、所望の幅(例えば底部で100〜500nm)で形成することができる。
半導体層の不要な部分を除去してもよいし、製造された半導体装置の性能に影響を及ぼさないのであればそのまま残存させてもよい。【００８２】
次いで、形成した半導体層のうちソース領域及び/又はドレイン領域とする部分に第２導電型の不純物を導入して高濃度拡散領域とする。ゲート電極を半導体層から形成する場合、このとき同時に、ゲート電極とする部分にも不純物を導入してもよい。この場合、ゲート電極は、素子分離領域上に位置するソース領域及び/又はドレイン領域と等しい不純物濃度を有する。不純物は、低濃度拡散領域の形成に使用した不純物と同じであってもよいし異なってもよい。不純物の導入は、好ましくは、上記のようなイオン注入法による。高濃度拡散領域のためのドーズ量は、例えば1.0×1014〜1.0×1017 ions/cm2の範囲である。【００８３】
半導体基板表面層に設けられた低濃度拡散層のみで所望のドリフト長が得られる場合に
は、形成した半導体層にドリフト領域として低濃度拡散領域を存在させる必要はないので、この時点で素子分離領域上から活性領域上にわたって形成し且つ該活性領域の半導体基板表面と接している半導体層の全部を高濃度拡散層としてよい。基板と接している箇所の不純物濃度が1016〜1018cm-3になるのが好ましい。【００８４】
形成した半導体層は、その全てが、ソース領域及び/又はドレイン領域、或いはソース領域及び/又はドレイン領域並びにドリフト領域として加工される必要はない。製造される半導体装置の性能に影響を及ぼさない限り、当該形成した半導体層中に、いずれの素子としても機能しない部分が、半導体層のまま、又は低濃度拡散層若しくは高濃度拡散層の形態で存在していてもよい。【００８５】
更に、層間絶縁膜(例えば、CVD酸化膜)を全面に形成し、必要なコンタクトホール及び/又は配線金属を形成してもよい。
更に、同一半導体基板上に低耐圧トランジスタを形成してもよい。この低耐圧トランジスタは当該分野において公知の方法により作製することができる。【００８６】
上記の説明では、主に、素子分離領域上に位置するソース領域及び/又はドレイン領域並びにこれに接続するドリフト領域について記載しているが、素子分離領域、形成した半導体層から加工されない場合のゲート電極のような他の必要な素子等は、当該分野において公知の技術によって作製される。また、本発明の半導体装置が素子分離領域上に位置しないソース領域又はドレイン領域を有する場合には、その素子分離領域に位置しないソース領域又はドレイン領域(及び、存在する場合にはこれに接続するドリフト領域)は、従来の方法によって形成することができる。【００８７】
上記の方法では、素子分離領域上に位置するソース領域及び/又はドレイン領域とゲート電極とを、素子分離領域及び活性領域に形成した一層の半導体膜を加工して形成することができる。これにより、製造工程を簡素化できる。【００８８】
本発明の半導体装置は、上記「本発明の半導体装置」の項で説明したように、形成された半導体層に位置するドリフト領域と活性領域の半導体基板の表面層に位置するドリフト領域とに接する低抵抗な領域を更に備え得るが、該低抵抗な領域は、上記製造方法において、例えば、下記のように形成され得る。【００８９】
第１には、ゲート絶縁膜の形成後であって、ソース領域又はドレイン領域を設ける素子分離領域上から活性領域上にわたって半導体層を形成する前に、半導体基板全面に上記のような金属又は金属化合物(例えば、高融点金属と遷移金属と貴金属とからなる群より選択される金属又はそのシリサイド若しくは窒化物)の膜を形成する。【００９０】
金属膜は、スパッタ法、蒸着法(例えば真空蒸着法、CVD法、EB法)、イオンプレーティング法など公知の方法により形成される。【００９１】
金属シリサイド膜は、予め上記のように堆積させた金属膜を熱処理してシリサイド化することにより形成してもよい。熱処理は、シリサイド化で一般に使用される条件で行い、例えば、真空中、窒素ガス雰囲気中、又は不活性ガス(例えばアルゴンガス)雰囲気中で、400〜1200℃の範囲(特に600〜1000℃の範囲)の温度にて行う。熱処理時間は、生成するシリサイド膜の膜厚や熱処理方法などに依存して適宜決定し得るが、例えばRTA(Rapid Thermal Anneal)法によれば短時間で済み、数十秒間〜数分の範囲である。【００９２】
未反応(すなわち不要)の金属膜は、例えば酸(例えば硫酸、フッ素酸)及び/又はアルカリ(水酸化アンモニウム)の溶液を用いるウェットエッチング又はCF4(四フッ化炭素)ガス
を用いるドライエッチングにより除去してもよい。
その後、更なる熱処理を行い、更に低抵抗化してもよい。熱処理条件は、シリサイド化工程で用いた条件と同様であってもよいし、異なってもよい(より低い温度又は高い温度であり得る(例えば800〜900℃))。【００９３】
金属シリサイド膜はまた、シリサイド膜を形成しようとする領域に選択的に金属イオンを、例えばイオン注入により導入し、続いて上記のように熱処理をすることにより形成してもよい。或いは、金属シリサイド膜は、例えば金属膜原料ガスとシランガスを同時に供給することにより、半導体基板表面上に直接形成してもよい。【００９４】
金属窒化物の膜は、例えば窒素含有混合ガス(例えばArとN2の混合ガス)雰囲気中でスパッタリングを行うことにより、窒化膜を直接形成してもよいし、或いは、予め堆積させた金属膜を、例えば窒化雰囲気中(N2ガス中)での熱処理により、窒化して形成してもよい。熱処理の際、金属窒化物膜中の金属元素の一部はシリサイド化してもよい。【００９５】
形成する金属又は金属化合物の膜厚は、特に限定されないが、例えば５nm〜200nm、好ましくは50nm〜200nm程度であり得る。
形成した金属又は金属化合物の膜を、公知のフォトリソグラフィー技術でパターニングする。その際に用い得るフォトレジストの開口パターンの例を図16に示す。【００９６】
図16において、右端はソース領域又はドレイン領域が形成される素子分離領域のゲート電極側端部の位置に相当し、左端はゲート絶縁膜の該素子分離領域側端部の位置に相当し、上下幅はゲート幅に相当する。ａ)は、ゲート幅に並行する一本の帯状の開口パターンの例示である。ｂ)は、ゲート幅に並行する複数の帯状の開口パターンの例示である。ｃ)は、ゲート幅に並行する一列の離散型の開口パターンの例示である。ｄ)は、ゲート幅に並行する複数列の離散型の開口パターンの例示である。ｅ)は全開口パターンを示す。ｆ)は、素子分離領域の端部からゲート絶縁膜の端部にわたる開口がゲート幅方向に１又は複数配列されるパターンの例示である。図において個々の開口の形状は長方形で示されているが、これに限定されず任意の形状(例えば正方形又は円形)であり得ることは当業者に容易に理解される。
図16に示されるレイアウトパターンは単なる例示にすぎず、半導体基板表面及び半導体層中の２つの低濃度拡散領域(すなわちドリフト領域)間に低抵抗な電気的接続が成立する限り、任意の形状、配置/配列であり得ることに留意すべきである。【００９７】
開口の総面積は、半導体基板表面に自然酸化膜が形成されなければ存在する半導体基板表面のドリフト領域と半導体層との接触部の面積に対して、例えば５〜１００％であり得る。
低抵抗な領域がソース領域側及びドレイン領域側の両方に形成される場合、両側で同一のパターンが用いられてもよいし、異なるパターンが用いられてもよい。同一パターンを用いるのが好ましい。【００９８】
次いで、パターニングした金属又は金属化合物の膜を覆って、素子分離領域上から前記活性領域上にわたって半導体層を形成する。
その後の工程は上記のとおりである。【００９９】
自然酸化膜(SO2膜)は必ずしも除去することを要しない。自然酸化膜を除去する場合には、半導体基板全面に金属又は金属化合物の膜を形成する前に、少なくとも該膜を形成しようとする半導体基板表面の領域において、例えば洗浄(例えばHF水溶液や無水HFを用いる)、アルゴンイオンスパッタ法、不活性ガスを用いるプラズマエッチング、又は(例えば水素雰囲気中での)還元により除去することができる。或いは、特開2002-217130号公報に
記載の技術を用いることにより、別途の自然酸化膜の除去工程なしで金属シリサイド膜を形成することもできる。【０１００】
第２には、低抵抗な領域は、ソース領域又はドレイン領域を設ける素子分離領域上から活性領域上にわたって半導体層を形成した後の適切な時点(例えば半導体層及び半導体基板表面層に低濃度拡散領域を形成した後)で、半導体基板表面の低濃度拡散領域に第２導電型の不純物を導入して高濃度拡散領域として形成する。自然酸化膜(SiO2膜)を介して不純物を高濃度で導入し、熱処理により不純物を熱拡散させることで、該自然酸化膜が破壊されて半導体基板表面及び半導体層中の２つの低濃度拡散領域(すなわちドリフト領域)間の低抵抗な電気的接続が成立する。【０１０１】
導入する不純物は、低濃度拡散領域の形成に使用した不純物と同じであってもよいし異なってもよい。不純物の導入は、好ましくは、上記のようなイオン注入法による。このとき用いるフォトレジストは、図16に示される開口パターンを有していてもよい。ドーズ量は、例えば1.0×1014〜1.0×1017 ions/cm2の範囲である。不純物の導入はまた、ソース領域及び/又はドレイン領域及び/又はゲート電極とされる領域への高濃度不純物の導入と同時に行ってもよいし、別途に異なる条件で行なってもよい。熱処理は、不純物の導入後に一般的に用いられる方法(例えばRTA法)及び条件を用いて行うことができる。【０１０２】
不純物は、半導体層を通じて又は半導体基板表面から導入する。半導体基板表面の低濃度拡散領域(すわわちドリフト領域)への高濃度不純物導入を確実にするため、不純物を導入しようとする領域において、半導体層を一部又は全部をエッチングにより除去してもよい。不純物を導入しようとする領域における半導体層の一部又は完全な除去は、単独で行なってもよいし、別の目的のための半導体層のエッチングと同時に行なってもよい。【０１０３】
なお、下記で説明する本発明に係る半導体装置の製造方法においても、必要であれば、該低抵抗な領域を上記と同様に形成することができる。【０１０４】
本発明の半導体装置はまた、次のように製造されてもよい。【０１０５】
上記のように素子分離領域が設けられた第１導電型の半導体基板上の活性領域に、公知のフォトリソグラフィー技術を用いて第２導電型の不純物を導入して低濃度拡散領域を形成する。このとき、チャネル領域を設ける部分は、不純物が導入されないようにマスクすることが好ましい。また、ソース領域及びドレイン領域の一方のみが素子分離領域上に位置する半導体装置を作製する場合には、チャネル領域に対して素子分離領域上に位置するソース領域又はドレイン領域の側の活性領域にのみ不純物を導入してもよい。不純物の導入は、好ましくは、上記したイオン注入法による。【０１０６】
次に、活性領域の半導体基板上に形成したゲート絶縁膜上に、ゲート電極を、チャネル領域の上方に、好ましくは低濃度拡散領域の上方にわたって設ける。この時点で、ゲート電極は、電極として完成していてもよいし、未完成の(すなわち、電極として更に加工される必要のある)半導体膜(例えばポリシリコン膜)であってもよい。
ゲート電極又は未完成の半導体膜の側部には、サイドウォールスペーサを設けることが好ましい。【０１０７】
ゲート絶縁膜は、上記のように、素子分離領域上に位置するソース領域及び/又はドレイン領域の側で、素子分離領域近傍にまで延びていてもよい。【０１０８】
次いで、半導体層(例えばポリシリコン層)を、ソース領域及び/又はドレイン領域が位置すべき素子分離領域上から活性領域上にかけて形成する。このとき、形成した半導体層
は、上記の露出させた活性領域の半導体基板表面と接するように形成する。【０１０９】
形成した半導体層は、上記の露出させた活性領域の半導体基板表面を完全に覆ってもよく、更にゲート絶縁膜上にわたってもよく、ゲート絶縁膜上では更にゲート電極(又はゲート電極に加工されるべき半導体膜)及び/又はサイドウォールスペーサの全部又は一部(例えば、チャネル長方向に関して少なくとも一方の端部)を覆ってもよい。この場合、ゲート電極(又は半導体膜)は、予め、例えばSiO2膜又はSiN膜のような絶縁膜で覆っておくことが好ましい。この絶縁膜は、形成した半導体層とゲート電極(又はゲート電極に加工されるべき半導体膜)との間の電気的絶縁を確保すると同時に、形成した半導体層及びゲート電極に加工されるべき半導体膜に不純物を高濃度で注入する際には、ゲート絶縁膜と一緒になって半導体基板表面層への高濃度不純物の注入防止に働き得る。よって、この絶縁膜の膜厚は、半導体基板表面層への不純物の注入を防止し得る膜厚に設計することができる。【０１１０】
ソース領域及びドレイン領域の両方が素子分離領域上に位置する半導体装置を製造する場合、形成した半導体層は、一方の素子分離領域上から他方の素子分離領域上まで単一の半導体層として形成されてもよいし、ゲート電極(又はゲート電極に加工されるべき半導体膜)上方で分断された２つの半導体層として形成されてもよい。【０１１１】
形成した半導体層がゲート絶縁膜上(更にはゲート電極上及び/又はサイドウォールスペーサ上)にわたって形成されることにより、後述する高濃度拡散領域の形成の際に、フォトレジストのズレ等に起因して半導体基板表面層の(低濃度の)ドリフト領域に不純物が高濃度で注入されてしまうことを防止することが容易に可能となる。【０１１２】
形成した半導体層がゲート電極の全部を覆って形成された場合、ソース領域側の部分とドレイン領域側の部分とを電気的に分離するために、ゲート電極上で形成した半導体層の一部を除去する。また、形成した半導体層がゲート電極として未完成の半導体膜の全部又は一部を覆って形成された場合、ソース領域側の部分とドレイン領域側の部分とを電気的に分離するため、及び/又は該半導体膜をゲート電極として加工(例えばイオンドープ)するために、少なくともチャネル領域の上方で、形成した半導体層を除去する。【０１１３】
形成した半導体層のうちドリフト領域とする部分に第２導電型の不純物を導入して低濃度拡散領域を形成する。不純物は、半導体基板表面層への低濃度拡散領域の形成に使用した不純物と同じであってもよいし異なってもよい。不純物は、形成した半導体層の下の半導体基板表面層に形成した低濃度拡散層にまで到達させる必要がある。不純物の導入は、好ましくは、上記のようなイオン注入法による。【０１１４】
このとき、同時に、ソース領域及び/又はドレイン領域となる部分に不純物が導入されてもよい。この時点で、ゲート電極を構成する半導体膜が、不純物を含まない半導体膜のままである(したがってゲート電極として未完成である)場合には、該半導体膜にも不純物を導入してもよい。【０１１５】
なお、半導体基板表面層に設けられた低濃度拡散層のみで所望のドリフト長が得られる場合には、形成した半導体層にドリフト領域として低濃度拡散領域を存在させる必要はないので、この工程を省略することができる。【０１１６】
次いで、形成した半導体層のうちソース領域及び/又はドレイン領域とする部分に第２導電型の不純物を導入して高濃度拡散領域とする。このとき同時に、ゲート電極を構成する半導体膜にも不純物を導入して、該半導体膜をゲート電極として完成させてもよい。この場合、ゲート電極は、素子分離領域上に位置するソース領域及び/又はドレイン領域と
等しい不純物濃度を有する。不純物は、低濃度拡散領域の形成に使用した不純物と同じであってもよいし異なってもよい。不純物の導入は、好ましくは、上記のようなイオン注入法による。【０１１７】
次に、ゲート電極上の絶縁膜を除去する。
更に、層間絶縁膜(例えば、CVD酸化膜)を全面に形成し、必要なコンタクトホール及び/又は配線金属を形成してもよい。【０１１８】
上記の説明では、主に、素子分離領域上に位置するソース領域及び/又はドレイン領域並びにこれに接続するドリフト領域について記載しているが、素子分離領域、形成した半導体層から加工されない場合のゲート電極のような他の必要な素子等は、当該分野において公知の技術によって作製される。また、本発明の半導体装置が素子分離領域上に位置しないソース領域又はドレイン領域を有する場合には、その素子分離領域に位置しないソース領域又はドレイン領域(及び、存在する場合にはこれに接続するドリフト領域)は、従来の方法によって形成することができる。【０１１９】
本発明の半導体装置は更に、次のように製造されてもよい。【０１２０】
上記のように素子分離領域が設けられた第１導電型の半導体基板上において、第１の半導体層(例えばポリシリコン層)を、ゲート長方向に活性領域の一方の側の素子分離領域上から他方の側の素子分離領域上まで、その間の活性領域を覆って形成する。半導体層の形成は上記の方法で行い得る。
形成した第１の半導体層は、チャネル領域となるべき部分の両側において、少なくとも一部分で活性領域の半導体基板表面と直接に接している。【０１２１】
半導体層上に第１の絶縁膜(例えば酸化シリコン膜)を形成してもよい。この第１の絶縁膜は、該半導体層から形成されるドリフト領域と、該絶縁膜上に形成されるゲート電極との間の絶縁を確保するために働き得るので、この間の電圧差に十分耐え得る膜厚が必要となり得る(例えば50〜100nm)。この絶縁膜は、半導体層と同様に、CVD法、スパッタ法、熱酸化法により形成され得る。【０１２２】
次に、形成した第１の半導体層と活性領域の半導体基板表面層とのうちドリフト領域を設ける部分に第２導電型の不純物を導入して低濃度拡散領域を形成する。このとき、同時に、半導体層中のソース領域及び/又はドレイン領域となる部分に不純物が導入されてもよい。半導体基板表面層のうちチャネル領域を設ける部分は、不純物が導入されないようにマスクすることが好ましいが、マスク下の半導体層には不純物が導入されてもよい。不純物の導入は、好ましくは、上記したイオン注入法による。第１の半導体層中の低濃度拡散領域と半導体基板内の低濃度拡散領域は、同時に形成されてもよいし、前後して形成されてもよいが、好ましくは同時に形成される。【０１２３】
形成した半導体層を、ソース領域及びドリフト領域とされる部分(ソース領域用半導体層部分)とドレイン領域及びドリフト領域とされる部分(ドレイン領域用半導体層部分)とに、例えばフォトリソグラフィー技術によって分断する。分断は、少なくともチャネル領域の上方で、第１の半導体層及び必要な場合にはその上に形成された絶縁膜の一部(チャネル長方向に；厚さ方向には完全に)を除去することにより行う。このとき、チャネル領域と共に、半導体基板表面層に形成された低濃度拡散層の一部も露出するように、半導体層を除去することが好ましい。これは、後工程で、分断した半導体層間に形成するゲート電極を、該低濃度拡散層からなるドリフト領域と一部重複させるためである。
半導体層の分断時に低濃度拡散層を露出させない場合には、ゲート電極形成後に、熱処理にて不純物をチャンネル領域の一部に拡散させることにより、ゲート電極とドリフト領
域とを一部重複させてもよい。【０１２４】
半導体層の除去の際に半導体基板の表面層までエッチングされることが予測される場合には、好ましくは、半導体基板の表面層の損傷を回避するために、半導体層を堆積させる前に、分断予定位置の半導体表面層(少なくとも、後にチャネル領域とされるべき部分の表面層)を覆い、素子分離領域の隣接部では半導体基板の表面が露出するように、第２の絶縁膜(例えば酸化シリコン膜)を形成する。この第２の絶縁膜は、好ましくは、半導体層及びその上面の絶縁膜を分断した後に除去する。第２の絶縁膜の形成及び除去は、例えば公知のフォトリソグラフィー技術により行うことができる。【０１２５】
分離された各部分の側部には、サイドウォールスペーサを設けることが好ましい。このサイドウォールスペーサは、後工程で隣接して形成されるゲート電極とソース領域及びドレイン領域との間の絶縁を確保するために、この間の電圧差に十分耐え得る膜厚が必要である(例えば底部で100〜500nm)。サイドウォールスペーサは、当該分野で公知の方法(例えばCVD法とエッチバック法との組合せ、表面層の酸化処理)により形成することができる。【０１２６】
分断された半導体層の間の露出した半導体基板表面層上に、公知の方法(例えば熱酸化法)により、ゲート絶縁膜を形成する。【０１２７】
次に、後工程でゲート電極に加工される別の半導体層(例えばポリシリコン膜；以下、「ゲート電極用半導体層」と呼ぶ)を、少なくともゲート絶縁膜上に、公知のフォトリソグラフィー技術により形成する。このゲート電極用半導体層は、ソース領域用半導体層部分及び/又はドレイン領域用半導体層部分の絶縁膜上にも形成されてもよい。好ましくは、ゲート電極用半導体層は、ソース領域用半導体層部分及びドレイン領域用半導体層部分の素子分離領域上の一部と重複するが、後工程でソース領域及びドレイン領域に形成される端部には重複しないように形成する。【０１２８】
ゲート電極用半導体層の両端にはサイドウォールスペーサを形成するのが好ましい。
ソース領域用半導体層部分及びドレイン領域用半導体層部分のうちそれぞれソース領域及びドレイン領域に形成される端部の上方に絶縁膜が存在する場合、該絶縁膜をこの時点で除去するのが好ましい。この除去は、上記のサイドウォールスペーサの形成の過程で行なってもよい。【０１２９】
次いで、ソース領域用半導体層部分及びドレイン領域用半導体層部分のうちそれぞれソース領域及びドレイン領域とする端部並びにゲート電極用半導体層に第２導電型の不純物を導入して高濃度拡散領域とする。不純物は、低濃度拡散領域の形成に使用した不純物と同じであってもよいし異なってもよい。不純物の導入は、好ましくは、上記のようなイオン注入法による。【０１３０】
更に、層間絶縁膜(例えば、CVD酸化膜)を全面に形成し、必要なコンタクトホール及び/又は配線金属を形成してもよい。このとき、ゲート電極に対するコンタクトホールは、可能であれば、ゲート電極の素子分離領域上の部分に対して開孔するのが好ましい。【０１３１】
この製造方法によれば、ゲート長がソース領域用部分とドレイン領域用部分との間に自己整合的に決まるので、ゲート長とソース領域用部分内に形成されるソース領域及びドレイン領域用部分内に形成されるドレイン領域とのアラインメント精度が向上する。
更に、トランジスタごとにゲート電極を素子分離領域上にまで一体的に形成し、ゲート電極を素子分離領域上に引き出すための別工程を必要としないので、チップサイズの更なる縮小化が可能となる。【０１３２】
上記の説明では、主に、ソース領域及びドレイン領域及びこれらに接続するドリフト領域並びにゲート電極について記載しているが、他の必要な素子等は、当該分野において公知の技術によって作製される。【０１３３】
本発明の半導体装置は更に、次のように製造されてもよい。【０１３４】
上記と同様にして、素子分離領域が設けられた第１導電型の半導体基板上の活性領域に、好ましくはチャネル領域を設ける部分をマスクして、該部分の両側に(チャネル長方向に関して)、例えば上記のイオン注入法により、第２導電型の低濃度拡散領域を形成する。【０１３５】
次に、上記と同様にして、活性領域内で少なくともチャネル領域とすべき部分の半導体基板上に形成したゲート絶縁膜上に、ゲート電極を設ける。上記と同様に、この時点で、ゲート電極は、電極として完成していてもよいし、未完成の半導体膜であってもよい。【０１３６】
次に、埋め込み半導体層形成用の絶縁膜(例えば、CVD酸化膜)を全面に形成する。
後述するように、該絶縁膜の膜厚が大きいほど長いドリフト長を設けることが可能になるので、所望するトランジスタ特性(特に耐圧特性)に応じて所望するドリフト長を得るために必要な膜厚で絶縁膜を形成する。【０１３７】
該絶縁膜の膜厚は、例えば600nm以上である。膜厚を600nm以上とすると、後工程で、20Ｖ程度以上のオン耐圧を得られるドリフト長が、水平方向のサイズを拡大させることなく確保できるので好ましい。ここで、オン耐圧特性とは、トランジスタにおいてドレイン及びゲートをバイアスして(いわゆるトランジスタがオン状態で)、トランジスタ破壊に至る電圧をいう。
該絶縁膜の膜厚の上限は特には規定されないが、膜厚は、製造される半導体装置の全体の厚さ(高さ)にも影響し得ることを考慮すれば、例えば2000nm以下、又は1100nm以下であり得る。【０１３８】
次に、形成した絶縁膜を、上記で第２導電型の低濃度拡散領域が設けられた活性領域の半導体基板表面及びこれに隣接する素子分離領域が露出するように、一部除去して開口部を設ける。
開口内に露出させる第２導電型の低濃度拡散領域の大きさは、製造された半導体装置が所望の機能を達成するように適宜選択される。
開口内に露出させる素子分離領域の大きさは、特に限定されず、後工程で開口内に形成されるソース領域/ドレイン領域が素子分離領域上に少なくとも一部位置するために必要な大きさであればよい。
開口の大きさは、例えば、後工程で開口内に形成されるソース領域/ドレイン領域が水平方向に機能的な大きさを有し得るような大きさであり得る。【０１３９】
次に、半導体材料を開口部に埋め込むことにより埋め込み半導体層を形成する。該半導体材料は、半導体基板を構成する半導体材料と同じであっても異なってもよいが、同じであることが好ましい。例えば、半導体基板がシリコン基板である場合には、ポリシリコンが好ましい。
埋め込みの際には、CMP法により、開口部の外側に堆積した半導体材料を研磨、除去してもよい。このとき、上記絶縁膜を研磨のストッパとして利用してもよい。或いは、研磨は、埋め込み半導体層の上面が、ゲート電極(又はゲート電極に最終加工される前の半導体膜)と面一となるまで継続してもよく、埋め込み半導体層中にドリフト領域を設けない場合にはそうすることが好ましい。【０１４０】
次に、埋め込み半導体層に第２導電型の不純物を導入して低濃度拡散領域を、半導体基板表面層の低濃度拡散層に接して形成する。不純物の導入は、好ましくは、上記したイオン注入法による。なお、埋め込み半導体層中にドリフト領域を設けない場合には、この工程は省略できる。【０１４１】
ここで、ゲート電極が半導体から構成され且つこの時点まで未完成である場合、必要に応じて、ゲート電極用の半導体膜の上方の絶縁膜を除去してもよい。この際、絶縁膜の除去は、ゲート長方向には少なくともその全長に相当する範囲で行われることが好ましい。【０１４２】
次に、埋め込み半導体層のうちソース領域/ドレイン領域とする部分(好ましくは上端部)に第２導電型の不純物を導入して高濃度拡散領域とする。不純物は、低濃度拡散領域の形成に使用した不純物と同じであってもよいし異なってもよい。不純物の導入は、好ましくは、上記のようなイオン注入法による。このとき、必要に応じてゲート電極用半導体層にも同時に不純物を導入してもよい。【０１４３】
この時点で埋め込み半導体層中に残る低濃度拡散領域は、半導体基板表面に設けられた低濃度拡散領域と一緒になってドリフト領域を形成する。よって、埋め込み半導体層の層厚が大きければ、該埋め込み半導体層中により長いドリフト長を確保できるので、半導体基板表面のドリフト長をより短くすることが可能となり、したがって半導体装置のゲート長方向のサイズが縮小される。
埋め込み半導体層の層厚(高さ)は、上記の埋め込み半導体層形成用絶縁膜の膜厚に依存し得るので、該絶縁膜の膜厚は、所望のドリフト長及び半導体基板表面に配置可能なドリフト長を考慮して適宜設定し得る。【０１４４】
更に、層間絶縁膜(例えば、CVD酸化膜)を全面に形成し、必要なコンタクトホール及び/又は配線金属を形成してもよい。【０１４５】
この製造方法によれば、埋め込み半導体層の層厚を適宜設定することで所望のドリフト長が得られる。また、異なるドリフト長を有しても水平面上でのソース領域/ドレイン領域の位置を一定とすることが可能である。このため、同じ製造装置において(例えばマスク等を取り替えることなく)、種々の所望のドリフト長を有する半導体装置を製造することができる。【０１４６】
上記の説明では、主に、ソース領域及びドレイン領域及びこれらに接続するドリフト領域並びにゲート電極について記載しているが、他の必要な素子等は、当該分野において公知の技術によって作製される。【０１４７】
以下に、本発明による半導体装置及びその製造方法を、図を参照しながら具体的に説明する。各実施例は、本発明の半導体装置及びその製造方法の一態様である。したがって、各実施例は本発明の半導体装置及びその製造方法を説明するための単なる例示に過ぎず、本発明は実施例に限定されるものではない。
【実施例】
【０１４８】
＜実施例１＞
本実施例では、ソース領域及びドレイン領域並びにこれらに接するドリフト領域の一部並びにゲート電極を、素子分離領域上から活性領域上にわたって形成した単層ポリシリコン膜から作製した(図１(ａ)〜(ｆ))。【０１４９】
まず、図１(ａ)に示すように、Ｐ型半導体基板102上に、公知のSTI技術を用いて素子分
離領域104を深さ300〜500nmで形成する。２つの素子分離領域104の間が活性領域となる。
次に、フォトレジスト108を用い公知のフォトリソグラフィー技術により、Ｐ型半導体基板102の表面140が露出するように、ゲート酸化膜106を膜厚40nmで形成する(図１(ｂ))。【０１５０】
次いで、ポリシリコン膜110を膜厚250nmでCVD法にて堆積させた後、半導体基板中のチャネル領域が設けられる部分をマスクして、リンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVとドーズ量5.0×1012 ions/cm2でエネルギー250KeVの二条件でポリシリコン膜110及びＰ型半導体基板102に注入し、不純物濃度が約５×1017cm-3の低濃度Ｎ型拡散層112及び114を形成する(図１(ｃ))。【０１５１】
次に、図１(ｄ)に示すように、フォトレジスト116を用いて公知のフォトリソグラフィー技術により、ポリシリコン膜110を３つの部分(ソース領域用部分118、ドレイン領域用部分120及びゲート電極用部分122)に分断する。ここで、両側のソース領域用部分118及びドレイン領域用部分120は下面の少なくとも一部が半導体基板102の表面140と接しており、真中のゲート電極用部分122は、ゲート酸化膜106上に半導体基板102中のチャネル領域を少なくとも覆うように位置し、且つ半導体基板の表面140とは接していない。これら３つの部分118、120及び122は、それぞれ後に、ソース領域及びこれに接するドリフト領域の一部、ドレイン領域及びこれに接するドリフト領域の一部並びにゲート電極に形成される。【０１５２】
ソース領域用部分118、ドレイン領域用部分120及びゲート電極用部分122のそれぞれの両端にSiO2膜のサイドウォールスペーサ124を形成する。続いて、公知のフォトリソグラフィー技術を用いて、ヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVの条件にてソース領域用部分118及びドレイン領域用部分120の一部(素子分離領域104上に位置する部分)並びにゲート電極用部分122に注入した後、熱処理にてヒ素イオンの活性化を行い、不純物濃度が約0.3〜１×1021cm-3の高濃度Ｎ型拡散層を形成する(図１(ｅ))。ソース領域用部分118及びドレイン領域用部分120中の高濃度Ｎ型拡散層128及び130は、それぞれソース領域及びドレイン領域として機能し、ゲート電極用部分122の高濃度Ｎ型拡散層132はゲート電極として機能する。【０１５３】
最後に、図１(ｆ)に示すように、CVD酸化膜134を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極136と138を形成する。【０１５４】
本実施例の半導体装置において、ドリフト領域は、活性領域の半導体基板102中の低濃度Ｎ型拡散層112及び114のみならず、素子分離領域上から活性領域上にわたって堆積されたポリシリコン膜110から形成されたソース領域用部分118及びドレイン領域用部分120中の低濃度Ｎ型拡散層からも構成され、ドリフト長Ｌは、同じサイズの半導体装置においてドリフト領域を活性領域の半導体基板表面上のみに設ける場合より長い。換言すれば、本実施例の半導体装置は、同じドリフト長を有する従来の半導体装置に比して、素子分離領域を含むサイズが縮小されている。【０１５５】
また、本実施例の半導体装置においては、ソース領域及びドレイン領域の両方が素子分離領域上に配置されているので、ソース領域及びドレイン領域とシリコン半導体基板との間の接合容量(寄生容量)が無視し得る程度に低減され、半導体装置の大幅な高速動作が可能である。【０１５６】
＜実施例２＞
本実施例では、ソース領域及びドレイン領域並びにゲート電極を、素子分離領域上から活性領域上にわたって形成した単層ポリシリコン膜から作製した(図２(ａ)〜(ｆ))。【０１５７】
まず、図２(ａ)に示すように、Ｐ型半導体基板202上に、公知のSTI技術を用いて素子分離領域204を深さ300〜500nmで形成する。
次に、フォトレジスト208を用い公知のフォトリソグラフィー技術により、素子分離領域204の隣接部に限定してＰ型半導体基板202の表面240が露出するように、ゲート酸化膜206を膜厚40nmで形成する(図２(ｂ))。【０１５８】
次いで、ポリシリコン膜210を膜厚250nmでCVD法にて堆積させた後、半導体基板中のチャネル領域が設けられる部分をマスクして、リンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVとドーズ量5.0×1012 ions/cm2でエネルギー250KeVの二条件でポリシリコン膜210及びＰ型半導体基板202に注入し、不純物濃度が約５×1017cm-3の低濃度Ｎ型拡散層212及び214を形成する(図２(ｃ))。【０１５９】
次に、図２(ｄ)に示すように、公知のフォトリソグラフィー技術を用いて、ポリシリコン膜210を３つの部分(ソース領域用部分218、ドレイン領域用部分220及びゲート電極用部分222)に分断する。ここで、両側のソース領域用部分218及びドレイン領域用部分220は下面の少なくとも一部が半導体基板202の表面240と接しており、真中のゲート電極用部分222は、ゲート酸化膜206上に半導体基板202中のチャネル領域を少なくとも覆うように位置し、且つ半導体基板の表面240とは接していない。【０１６０】
ソース領域用部分218、ドレイン領域用部分220及びゲート電極用部分222のそれぞれの両端にSiO2膜のサイドウォールスペーサ224を形成する。続いて、公知のフォトリソグラフィー技術を用いて、ヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVの条件にてソース領域用部分218、ドレイン領域用部分220及びゲート電極用部分222に注入した後、熱処理にてヒ素イオンの活性化を行い、不純物濃度が約0.3〜１×1021cm-3の高濃度Ｎ型拡散層を形成する(図２(ｅ))。これら高濃度Ｎ型拡散層228、230及び232は、それぞれソース領域、ドレイン領域及びゲート電極として機能する。ここで、ソース領域及びドレイン領域(228及び230)は、素子分離領域204の隣接部に限定された表面240のみで半導体基板表面層に設けられた低濃度拡散層212及び214と接しているので、当該低濃度拡散層212及び214は、その全長にわたってドリフト領域として機能する。【０１６１】
最後に、図２(ｆ)に示すように、CVD酸化膜234を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極236と238を形成する。【０１６２】
本実施例の半導体装置では、ドリフト領域は、活性領域の半導体基板202においてチャネル領域から素子分離領域近傍にまで延びる低濃度Ｎ型拡散層212及び214から構成され、ドリフト長Ｌは、同じサイズの半導体装置において活性領域の半導体基板表面上にソース領域及びドレイン領域を設ける場合より長い。換言すれば、本実施例の半導体装置は、同じドリフト長を有する従来の半導体装置に比して、素子分離領域を含むサイズが縮小されている。【０１６３】
また、本実施例の半導体装置において、ソース領域及びドレイン領域の両方が素子分離領域上に配置されているので、ソース領域及びドレイン領域とシリコン半導体基板との間の接合容量(寄生容量)が低減され、半導体装置の高速動作が可能である。【０１６４】
更に、ソース領域及び/又はドレイン領域へのコンタクトホールが、当該ソース領域及び/又はドレイン領域の素子分離領域上に位置する部分に対して設けられる場合には、ソース領域及び/又はドレイン領域の寄生容量が緩和されるので、半導体装置の更なる高速動作が可能である。【０１６５】
なお、本実施例のように、素子分離領域上から活性領域上にわたって形成した半導体層において、半導体基板表面の低濃度拡散領域(ドリフト領域)上の領域に高濃度拡散層領域が形成される場合には、たとえその界面に一旦自然酸化膜が形成したとしても、高濃度不純物の導入及び続く熱処理により該自然酸化膜を破壊することが可能である。【０１６６】
＜実施例３＞
本実施例では、ソース領域及びドレイン領域並びにこれらに接するドリフト領域の一部を、ゲート電極に加工される半導体膜とは別に素子分離領域上及び活性領域上に堆積させた半導体層から作製した(図３(ａ)〜(ｆ))。【０１６７】
まず、図３(ａ)に示すように、Ｐ型半導体基板302上に、公知のSTI技術を用いて素子分離領域304を深さ0.3〜0.5μmで形成する。
次に、図３(ｂ)に示すように、チャネル領域をマスクするフォトレジスト308を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板302上にリンイオンをドーズ量3.0×1012 ions/cm2でエネルギー180KeVとドーズ量3.0×1012 ions/cm2でエネルギー80KeVにて注入し、不純物濃度が約３×1017cm-3の低濃度Ｎ型拡散層312と314を形成する。【０１６８】
次いで、図３(ｃ)に示すように、ゲート酸化膜306を膜厚40nmで形成した後、ポリシリコンを膜厚250nmでCVD法にて堆積して第１のポリシリコン膜309を形成する。
次に、第１のポリシリコン膜309の両端にSiO2膜のサイドウォールスペーサ324を形成し、第１のポリシリコン膜309及びサイドウォールスペーサ324を覆ってSiO2膜325を膜厚50nmで堆積させる。その後、フォトレジスト316を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板302上の低濃度Ｎ型拡散層312及び314の表面340を露出させる(図３(ｄ))。【０１６９】
次いで、図３(ｅ)に示すように、半導体基板表面340と接するように素子分離領域304上から活性領域上にわたって第２のポリシリコン膜310及び311を膜厚250nmで堆積し、その後、第１のポリシリコン膜309上のSiO2膜325を除去する。
続いて、図３(ｆ)に示すように、第２のポリシリコン膜310及び311並びに第１のポリシリコン膜309にリンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVにて注入する。【０１７０】
更に、図３(ｇ)に示すように、フォトレジスト326も用いて公知のフォトリソグラフィー技術により、第２のポリシリコン膜310及び311の一部(素子分離領域304上に位置する部分)並びに第１のポリシリコン膜309にヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVにて注入し、熱処理にてヒ素イオンの活性化を行い、不純物濃度が約0.3〜１×1021cm-3の高濃度Ｎ型拡散層を形成する。第２ポリシリコン膜310及び311中の高濃度Ｎ型拡散層328及び330がソース領域及びドレイン領域として機能し、第１のポリシリコン膜の高濃度Ｎ型拡散層332がゲート電極として機能する。【０１７１】
最後に、図３(ｈ)に示すように、CVD酸化膜334を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極336及び338を形成する。【０１７２】
本実施例３の半導体装置は、実施例１の半導体装置と同様に、同じドリフト長Ｌを有する従来の半導体装置に比して、素子分離領域を含むサイズが縮小されており、またソース領域及びドレイン領域とシリコン半導体基板との間の接合容量(寄生容量)が無視し得る程度に低減されて半導体装置の大幅な高速動作が可能となっている。【０１７３】
＜実施例４＞
本実施例では、ソース領域及びドレイン領域を、ゲート電極を覆って素子分離領域上及
び活性領域上に堆積させたポリシリコン層から作製した(図４(ａ)〜(ｆ))。【０１７４】
まず、図４(ａ)に示すように、Ｐ型半導体基板402上に、公知のSTI技術を用いて素子分離領域404を深さ0.3〜0.5μmで形成する。
次に、図４(ｂ)に示すように、チャネル領域をマスクするフォトレジスト408を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板402上にリンイオンをドーズ量3.0×1012 ions/cm2でエネルギー180KeVとドーズ量3.0×1012 ions/cm2でエネルギー80KeVにて注入し、不純物濃度が約３×1017cm-3の低濃度Ｎ型拡散層412と414を形成する。【０１７５】
次いで、図４(ｃ)に示すように、ゲート酸化膜406を膜厚40nmで形成した後、ポリシリコンを膜厚250nmでCVD法にて堆積して第１のポリシリコン膜409を形成する。
次に、第１のポリシリコン膜409の両端にSiO2膜のサイドウォールスペーサ424を形成し、第１のポリシリコン膜409及びサイドウォールスペーサ424を覆ってSiO2膜425を膜厚50nmで堆積させる。その後、フォトレジスト416を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板402の低濃度Ｎ型拡散層412及び414の表面440を、素子分離領域404の隣接部に限定して露出させる(図４(ｄ))。【０１７６】
次いで、図４(ｅ)に示すように、半導体基板表面440と接するように第１のポリシリコン膜409を覆って素子分離領域404上から活性領域上にわたってポリシリコン膜を膜厚250nmで堆積した後、少なくともチャネル領域の上方の第１ポリシリコン膜を除去することで第２のポリシリコン膜410及び411を得る。【０１７７】
続いて、図４(ｆ)に示すように、第２のポリシリコン膜410及び411並びに第１のポリシリコン膜409の一部(半導体基板402中のチャネル領域を覆う部分)にリンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVにて注入する。【０１７８】
更に、図４(ｇ)に示すように、第２のポリシリコン膜410及び411並びに第１のポリシリコン膜409の一部(半導体基板402中のチャネル領域を覆う部分)にヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVにて注入し、熱処理にてヒ素イオンの活性化を行い、不純物濃度が約0.3〜１×1021cm-3の高濃度Ｎ型拡散層を形成する。このとき、ヒ素イオンの半導体基板表面層への注入は、SiO2膜425及びゲート酸化膜406によって防止されるので、第２のポリシリコン膜410及び411並びに第１のポリシリコン膜409上にフォトレジストを形成する必要はない。第２ポリシリコン膜410及び411中の高濃度Ｎ型拡散層428及び430がソース領域及びドレイン領域として機能し、第１のポリシリコン膜の高濃度Ｎ型拡散層432がゲート電極として機能する。
次いで、チャネル領域の上方のSiO2膜を除去する。【０１７９】
最後に、図４(ｈ)に示すように、CVD酸化膜434を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極436及び438を形成する。【０１８０】
本実施例４の半導体装置も、同じドリフト長Ｌを有する従来の半導体装置に比して、素子分離領域を含むサイズが縮小されている。
また、ソース領域及びドレイン領域が素子分離領域上にわたって形成されて該ソース領域及びドレイン領域とシリコン半導体基板との間の接合容量(寄生容量)が低減されており、加えて、ソース領域及び/又はドレイン領域へのコンタクトホールが、該ソース領域及び/又はドレイン領域の素子分離領域上に位置する部分に対して設けられる場合には、該ソース領域及び/又はドレイン領域の寄生容量が更に緩和されるので、半導体装置の高速動作が可能となっている。【０１８１】
＜実施例５＞
本実施例では、ソース領域及びドレイン領域を、ゲート電極を覆って素子分離領域上及び活性領域上に堆積させたポリシリコン層から作製した(図５(ａ)〜(ｆ))。【０１８２】
まず、図５(ａ)に示すように、Ｐ型半導体基板502上に、公知のSTI技術を用いて素子分離領域504を深さ0.3〜0.5μmで形成する。
次に、図５(ｂ)に示すように、チャネル領域をマスクするフォトレジスト508を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板502上にリンイオンをドーズ量3.0×1012 ions/cm2でエネルギー180KeVとドーズ量3.0×1012 ions/cm2でエネルギー80KeVにて注入し、不純物濃度が約３×1017cm-3の低濃度Ｎ型拡散層512と514を形成する。【０１８３】
次いで、図５(ｃ)に示すように、ゲート酸化膜506を膜厚40nmで形成した後、ポリシリコンを膜厚250nmでCVD法にて堆積して第１のポリシリコン膜509を形成する。
次に、第１のポリシリコン膜509の両端にSiO2膜のサイドウォールスペーサ524を形成し、第１のポリシリコン膜509及びサイドウォールスペーサ524を覆ってSiO2膜525を膜厚50nmで堆積させる。その後、フォトレジスト516を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板502の低濃度Ｎ型拡散層512及び514の表面540を、素子分離領域504の隣接部に限定して露出させる(図５(ｄ))。【０１８４】
次いで、図５(ｅ)に示すように、半導体基板表面540と接するように第１のポリシリコン膜509を覆って素子分離領域504上から活性領域上にわたってポリシリコン膜を膜厚250nmで堆積した後、少なくともチャネル領域の上方のポリシリコン膜及びSiO2膜525を除去することで第２のポリシリコン膜510及び511を得る。【０１８５】
続いて、図５(ｆ)に示すように、第２のポリシリコン膜510及び511並びに第１のポリシリコン膜509の一部(半導体基板502中のチャネル領域を覆う部分)にリンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVにて注入する。【０１８６】
更に、図５(ｇ)に示すように、フォトレジスト526を用いて公知のフォトリソグラフィー技術により、第２のポリシリコン膜510及び511の一部(素子分離領域504上)並びに第１のポリシリコン膜509の一部(半導体基板502中のチャネル領域を覆う部分)にヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVにて注入し、熱処理にてヒ素イオンの活性化を行い、不純物濃度が約0.3〜１×1021cm-3の高濃度Ｎ型拡散層を形成する。このとき、第２のポリシリコン膜510及び511は、ゲート絶縁膜上にまで延びて堆積されているので、フォトレジスト526のアラインメントのズレが生じても半導体基板表面540にヒ素イオンが高濃度で注入されることはない。第２ポリシリコン膜510及び511中の高濃度Ｎ型拡散層528及び530がソース領域及びドレイン領域として機能し、第１のポリシリコン膜の高濃度Ｎ型拡散層532がゲート電極として機能する。【０１８７】
最後に、図５(ｈ)に示すように、CVD酸化膜534を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極536及び538を形成する。【０１８８】
本実施例５の半導体装置も、同じドリフト長Ｌを有する従来の半導体装置に比して、素子分離領域を含むサイズが縮小されている。
また、ソース領域及びドレイン領域が素子分離領域上にのみ形成され、該ソース領域及びドレイン領域とシリコン半導体基板との間の接合容量(寄生容量)が無視し得る程度に低減されて半導体装置の大幅な高速動作が可能となっている。【０１８９】
＜実施例６＞
本実施例では、ドレイン領域及びこれに接するドリフト領域の一部を、ゲート電極に加工される半導体膜とは別に素子分離領域上及び活性領域上に堆積させた半導体層から作製
した(図６(ａ)〜(ｆ))。【０１９０】
まず、図６(ａ)に示すように、Ｐ型半導体基板602上に、公知のSTI技術を用いて素子分離領域604を深さ0.3〜0.5μmで形成し、チャネル領域をマスクするフォトレジスト608を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板602上にリンイオンをドーズ量3.0×1012 ions/cm2でエネルギー180KeVとドーズ量3.0×1012 ions/cm2でエネルギー80KeVにて注入し、不純物濃度が約３×1017cm-3の低濃度Ｎ型拡散層612と614を形成する。【０１９１】
次に、図６(ｂ)に示すように、低濃度Ｎ型拡散層612をマスクするフォトレジスト616を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板602上にリンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVにて注入し、不純物濃度が約５×1017cm-3の高濃度Ｎ型拡散層630を形成する。
次いで、図６(ｃ)に示すように、ゲート酸化膜606を膜厚40nmで形成した後、ポリシリコンを膜厚250nmでCVD法にて堆積して第１のポリシリコン膜609を形成する。【０１９２】
次に、第１のポリシリコン膜609の両端にSiO2膜のサイドウォールスペーサ624を形成し、第１のポリシリコン膜609及びサイドウォールスペーサ624を覆ってSiO2膜625を膜厚50nmで堆積させる。その後、フォトレジスト626を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板602上の低濃度Ｎ型拡散層612及び高濃度Ｎ型拡散層630の表面640を露出させる(図６(ｄ))。【０１９３】
次いで、図６(ｅ)に示すように、半導体基板表面640と接するようにドレイン領域を設ける素子分離領域604上から活性領域上にわたって第２のポリシリコン膜610を膜厚250nmで堆積し、その後、第１ポリシリコン膜609上のSiO2膜625を除去する。【０１９４】
続いて、図６(ｆ)に示すように、フォトレジスト627aを用いて公知のフォトリソグラフィー技術により、第２のポリシリコン膜610及び第１のポリシリコン膜609にリンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVにて注入する。【０１９５】
更に、図６(ｇ)に示すように、フォトレジスト627bも用いて公知のフォトリソグラフィー技術により、第２のポリシリコン膜610の一部(素子分離領域604上に位置する部分)及び第１のポリシリコン膜609にヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVにて注入し、熱処理にてヒ素イオンの活性化を行い、不純物濃度が約0.3〜１×1021cm-3の高濃度Ｎ型拡散層を形成する。第２ポリシリコン膜610中の高濃度Ｎ型拡散層628がドレイン領域として機能し、第１のポリシリコン膜の高濃度Ｎ型拡散層632がゲート電極として機能し、半導体基板表面層の高濃度拡散層630がソース領域として機能する。【０１９６】
最後に、図６(ｈ)に示すように、CVD酸化膜634を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極636及び638を形成する。【０１９７】
＜実施例７＞
本実施例では、ドレイン領域を、ゲート電極を覆って素子分離領域上及び活性領域上に堆積させたポリシリコン層から作製し、ソース領域は従来のように半導体基板表面に作製した(図７(ａ)〜(ｆ))。【０１９８】
まず、図７(ａ)に示すように、Ｐ型半導体基板702上に、公知のSTI技術を用いて素子分離領域704を深さ0.3〜0.5μmで形成する。
次に、図７(ｂ)に示すように、チャネル領域をマスクするフォトレジスト708を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板702上にリンイオンをドーズ量3
.0×1012 ions/cm2でエネルギー180KeVとドーズ量3.0×1012 ions/cm2でエネルギー80KeVにて注入し、不純物濃度が約３×1017cm-3の低濃度Ｎ型拡散層712と714を形成する。【０１９９】
次いで、図７(ｃ)に示すように、ゲート酸化膜706を膜厚40nmで形成した後、ポリシリコンを膜厚250nmでCVD法にて堆積して第１のポリシリコン膜709を形成する。
次に、第１のポリシリコン膜709の両端にSiO2膜のサイドウォールスペーサ724を形成し、第１のポリシリコン膜709及びサイドウォールスペーサ724を覆ってSiO2膜725を膜厚50nmで堆積させる。その後、フォトレジスト716を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板702の低濃度Ｎ型拡散層712及び714の表面740を露出させる。このとき、低濃度Ｎ型拡散層712の表面は素子分離領域704に隣接して露出させる(図７(ｄ))。【０２００】
次いで、図７(ｅ)に示すように、ドレイン領域側の半導体基板表面740と接するように第１のポリシリコン膜709を覆ってドレイン側の素子分離領域704上から活性領域上にわたって第２のポリシリコン膜710を膜厚250nmで堆積した後、少なくともチャネル領域の上方のSiO2膜725(存在する場合、第２のポリシリコン膜710)を除去する。
続いて、図７(ｆ)に示すように、第２のポリシリコン膜710、第１のポリシリコン膜709の一部(半導体基板702中のチャネル領域を覆う部分)及び半導体基板上のＮ型低濃度拡散領域のうち表面740が露出している領域にリンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVにて注入する。【０２０１】
更に、図７(ｇ)に示すように、フォトレジスト726を用いて公知のフォトリソグラフィー技術により、第２のポリシリコン膜710の一部(素子分離領域704上)、第１のポリシリコン膜709の一部(半導体基板702中のチャネル領域を覆う部分)及び半導体基板上のＮ型低濃度拡散領域のうち表面740が露出している領域にヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVにて注入し、熱処理にてヒ素イオンの活性化を行い、不純物濃度が約0.3〜１×1021cm-3の高濃度Ｎ型拡散層を形成する。第２ポリシリコン膜710中の高濃度Ｎ型拡散層728がドレイン領域として機能し、第１のポリシリコン膜の高濃度Ｎ型拡散層732がゲート電極として機能し、半導体基板上の高濃度Ｎ型拡散層730がソース領域として機能する。【０２０２】
最後に、図７(ｈ)に示すように、CVD酸化膜734を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極736及び738を形成する。【０２０３】
実施例６及び７の半導体装置は、ドレイン領域のみが素子分離領域上に位置するが、上記の他の例と同様な効果を奏する。
なお、実施例６及び７では、ドレイン領域のみが素子分離領域上に位置する半導体装置を示したが、ソース領域のみが素子分離領域上に位置する半導体装置も、同様に作製することができ、そして同様な本発明の効果を奏することは当業者に明らかである。【０２０４】
＜実施例８＞
本実施例では、ソース領域及びドレイン領域並びにこれらに接するドリフト領域の一部並びにゲート電極を、素子分離領域上から活性領域上にわたって形成した単層ポリシリコン膜から作製する半導体装置(実施例１)において、該ポリシリコン層のドリフト領域と活性領域の半導体基板表面層のドリフト領域とに接する低抵抗な領域を更に設け、これを金属又は金属化合物の層として形成した(図８(ａ)〜(ｇ))。【０２０５】
実施例１と同様にして、Ｐ型半導体基板802上に、素子分離領域804、活性領域及びゲート酸化膜806を形成する(図８(ａ)〜(ｂ))。【０２０６】
レジスト808を剥離後、シリコン半導体基板全面にスパッタ法にてチタンを膜厚100nmで
堆積させる。その後、RTA法による熱処理(950℃、30秒)を行い半導体基板のシリコンと反応させてシリサイド化する。未反応のTi膜を酸で除去する。更に熱処理(900℃、30秒)を行う。このチタンシリサイド膜をフォトリソグラフィー技術によりパターニングして、素子分離領域804とゲート酸化膜806との間の半導体基板802の表面840上に低抵抗なチタンシリサイド層813を形成する(図８(ｃ))。【０２０７】
次いで、実施例１と同様にして、ポリシリコン膜810を堆積させた後に低濃度Ｎ型拡散層812及び814を形成し(図８(ｄ))、ポリシリコン膜810を３つの部分(ソース領域用部分818、ドレイン領域用部分820及びゲート電極用部分822)に分断する(図８(ｅ))。再び実施例１と同様にして、それぞれの部分に、サイドウォールスペーサー824を形成した後、高濃度Ｎ型拡散層828、830、832(それぞれソース領域、ドレイン領域、ゲート電極として機能する)を形成する(図８(ｆ))。最後に、CVD酸化膜834を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極836と838を形成する(図８(ｇ))。【０２０８】
本実施例の半導体装置においては、たとえポリシリコン膜810が形成される前に活性領域の半導体基板の表面層840に自然酸化膜が生成しても、半導体基板中のドリフト領域とポリシリコン膜810中のドリフト領域との間で、チタンシリサイド層813を介して低抵抗な電気的接続が確保される。【０２０９】
なお、実施例８では、低抵抗な領域がチタンシリサイドの層である例を示したが、他の金属シリサイドの層であっても同様に作製することができ、そして同様な本発明の効果を奏する。
また、低抵抗な領域として金属の層又は金属窒化物の層を設ける半導体装置も、上記方法を適切に変更することで容易に作製することができ、そして同様な本発明の効果を奏する。【０２１０】
＜実施例９＞
本実施例では、ソース領域及びドレイン領域並びにこれらに接するドリフト領域の一部並びにゲート電極を、素子分離領域上から活性領域上にわたって形成した単層ポリシリコン膜から作製する半導体装置(実施例１)において、該ポリシリコン層のドリフト領域と活性領域の半導体基板の表面層のドリフト領域とに接する低抵抗な領域を更に設け、これを高濃度不純物拡散層として形成した(図９(ａ)〜(ｇ))。【０２１１】
実施例１と同様にして、Ｐ型半導体基板902上に、素子分離領域904、活性領域及びゲート酸化膜906を形成し、ポリシリコン膜910を堆積させた後に低濃度Ｎ型拡散層912及び914を形成する(図９(ａ)〜(ｃ))。【０２１２】
次に、図９(ｄ)に示すように、基本的には実施例１と同様に、フォトレジスト916を用いて公知のフォトリソグラフィー技術により、ポリシリコン膜910を３つの部分(ソース領域用部分918、ドレイン領域用部分920及びゲート電極用部分922)に分断する。ただし、その際、ソース領域用部分918及びドレイン領域用部分920の半導体基板表面の低濃度Ｎ型拡散層912及び914と接する部分に所定のパターンの開口を形成して該低濃度Ｎ型拡散層の表面を露出させる。【０２１３】
続いて、フォトレジスト926を用い、ヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVの条件にてソース領域用部分918及びドレイン領域用部分920の一部(素子分離領域904上に位置する部分)、ゲート電極用部分922、並びに露出させた半導体基板表面層に注入した後、熱処理によりヒ素イオンの活性化を行い、不純物濃度が約１×1021cm-3の高濃度Ｎ型拡散層を形成する(図９(ｅ))。高濃度Ｎ型拡散層929が低抵抗な領域として機能する。高濃度Ｎ型拡散層928及び930はソース領域及びドレイン領域として機能し、高濃
度Ｎ型拡散層932はゲート電極として機能する。【０２１４】
次いで、CVD法にてSiO2膜を250〜350nm形成し、エッチバックによりソース領域用部分918、ドレイン領域用部分920及びゲート電極用部分922の側壁(開口の側壁を含む)にサイドウォールスペーサー924を形成する(図９(ｆ))。【０２１５】
最後に、CVD酸化膜934を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極936と938を形成する(図９(ｇ))。【０２１６】
本実施例の半導体装置においては、たとえポリシリコン膜910が形成される前に活性領域の半導体基板の表面層940に自然酸化膜が生成しても、半導体基板中のドリフト領域とポリシリコン膜910中のドリフト領域との間で、高濃度不純物拡散層929を介して低抵抗な電気的接続が確保される。【０２１７】
＜実施例10＞
本実施例では、ソース領域及びドレイン領域並びにこれらに接するドリフト領域の一部並びにゲート電極を、素子分離領域上から活性領域上にわたって形成した単層ポリシリコン膜から作製する半導体装置(実施例１)において、形成された単層ポリシリコン層のドリフト領域と活性領域の半導体基板表面層のドリフト領域とに接する低抵抗な領域を更に設け、これを不純物拡散層として形成した(図10(ａ)〜(ｇ))。【０２１８】
実施例１と同様にして、Ｐ型半導体基板1002上に、素子分離領域1004、活性領域及びゲート酸化膜1006を形成し、ポリシリコン膜1010を堆積させた後に低濃度Ｎ型拡散層1012及び1014を形成し、ポリシリコン膜1010を３つの部分(ソース領域用部分1018、ドレイン領域用部分1020及びゲート電極用部分1022)に分断する(図10(ａ)〜(ｄ))。【０２１９】
次に、CVD法にてSiO2膜を250〜350nm形成し、エッチバックによりソース領域用部分1018、ドレイン領域用部分1020及びゲート電極用部分1022のそれぞれの側壁部にサイドウォールスペーサ1024を形成する。続いて、公知のフォトリソグラフィー技術を用いて、ソース領域用部分1018及びドレイン領域用部分1020の素子分離領域1004上に位置する部分及び半導体基板表面の低濃度Ｎ型拡散層1012及び1014と接する部分、並びにゲート電極用部分1022上に所定のパターンのフォトレジスト1026を形成する(図10(ｅ))。【０２２０】
このフォトレジスト1026を用い、ヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVの条件にて注入した後、熱処理によりヒ素イオンの活性化を行い、不純物濃度が約１×1021cm-3の高濃度Ｎ型拡散層を形成する(図10(ｅ))。半導体基板表面の低濃度Ｎ型拡散層1012及び1014と接するソース領域用部分1018及びドレイン領域用部分1020の高濃度Ｎ型拡散層1029が低抵抗な領域として機能する。ソース領域用部分1018及びドレイン領域用部分1020の素子分離領域1004上に位置する高濃度Ｎ型拡散層1028及び1030は、それぞれソース領域及びドレイン領域として機能し、ゲート電極用部分1022の高濃度Ｎ型拡散層1032はゲート電極として機能する(図10(ｆ))。【０２２１】
最後に、CVD酸化膜1034を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極1036と1038を形成する(図10(ｇ))。【０２２２】
本実施例の半導体装置においては、たとえポリシリコン膜1010が形成される前に活性領域の半導体基板の表面層1040に自然酸化膜が生成されても、半導体基板中のドリフト領域とポリシリコン膜1010中のドリフト領域との間で、高濃度不純物拡散層1029を介して低抵抗な電気的接続が確保される。【０２２３】
実施例８〜10は実施例１の変形として記載したが、同様な変形が他の実施例に対しても可能である。当業者は、本明細書及び図面の記載並びに当該分野において公知の技術を参照することにより、他の種々の変形例を容易に理解し、そして作製することができる。【０２２４】
＜実施例11＞
本実施例では、ソース領域及びドレイン領域並びにこれらに接するドリフト領域の一部を、素子分離領域上から活性領域上にわたって形成したポリシリコン膜から作製し、ゲート電極をゲート長が自己整合的に決定されるように作製する(図11(ａ)〜(ｇ))。【０２２５】
まず、図11(ａ)に示すように、Ｐ型半導体基板1102上に、公知のSTI技術を用いて素子分離領域1104を形成する。２つの素子分離領域1104の間が活性領域となる。
次に、ポリシリコン膜1110を膜厚150nmで、酸化シリコン膜1125を膜厚100nmでCVD法にて堆積させる(図11(ｂ))。【０２２６】
次いで、図11(ｃ)に示すように、チャネル領域をマスクするフォトレジスト1108を用いて公知フォトリソグラフィー技術により、リンイオンをドーズ量1.0×1013 ions/cm2でエネルギー50KeVの条件にてポリシリコン膜1110及び半導体基板1102に注入し、不純物濃度が約３×1017cm-3の低濃度Ｎ型拡散層1112及び1114を形成する。このとき、フォトレジスト1108下では、半導体基板1102にまで達しなければ、ポリシリコン膜1110にリンイオンが注入されてもよい。【０２２７】
次に、図11(ｄ)に示すように、公知のフォトリソグラフィー技術を用いて、半導体基板1102中のチャネル領域上及び素子分離領域上で、ポリシリコン膜1110及び酸化シリコン膜1125の一部を除去することにより、ポリシリコン膜1110及び酸化シリコン膜1125を２つの部分(ソース領域用部分1118及びドレイン領域用部分1120)に分離する。このとき、半導体基板中のチャネル領域上のポリシリコン膜1110及び酸化シリコン膜1125は、チャネル領域と共に、２つの低濃度Ｎ型拡散層1112及び1114の一部(チャネル領域側)も露出するように除去する。これら２つの部分1118及び1120はそれぞれ、後に、ソース領域及びこれに接するドリフト領域の一部、並びにドレイン領域及びこれに接するドリフト領域の一部に形成される。【０２２８】
次に、図11(ｅ)に示すように、CVD法及びエッチバック法により、ソース領域用部分1118及びドレイン領域用部分1120のそれぞれの両端にSiO2膜のサイドウォールスペーサ1124を形成する。【０２２９】
ソース領域用部分1118及びドレイン領域用部分1120のサイドウォールスペーサ1124間の半導体基板表面に、熱酸化にてゲート酸化膜1106を厚さ40nmで形成し、ゲート酸化膜1106、これに連なるサイドウォールスペーサ1124及び酸化シリコン膜1125上にポリシリコン膜1109を堆積する。その後、公知のフォトリソグラフィー技術により、素子分離領域上で、ソース領域用部分1118及びドレイン領域用部分1120の端部の上方に位置するポリシリコン膜1109を除去する(図11(ｆ))。これら端部は、後にソース領域及びドレイン領域に形成される。【０２３０】
次に、ポリシリコン膜1109の両端にサイドウォールスペーサ1123を形成する。同時又はその後に、ポリシリコン膜1109に覆われていないソース領域用部分1118及びドレイン領域用部分1120の端部の酸化シリコン膜1125を除去する(図11(ｇ))。【０２３１】
次に、公知のフォトリソグラフィー技術を用いて、ヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVの条件にて、ポリシリコン膜1109並びにソース領域用部分1118及びドレイン領域用部分1120のポリシリコン膜1109に覆われていない端部に注入する。そ
の後、熱処理にてヒ素イオンの活性化を行い、不純物濃度が約0.3〜１×1021cm-3の高濃度Ｎ型拡散層を形成する(図11(ｈ))。これら高濃度Ｎ型拡散層1132、1128及び1130は、それぞれゲート電極、ソース領域及びドレイン領域として機能する。【０２３２】
最後に、図11(ｉ)に示すように、CVD酸化膜1134を堆積した後にコンタクトホールを開孔し、配線金属をパターニングしてソース電極1136、ドレイン電極1138並びにゲート電極1139を形成する。ゲート電極用コンタクトホールは、ゲート電極として機能する高濃度Ｎ型拡散層1132のうち素子分離領域上に位置する部分に対して開孔する。【０２３３】
本実施例によれば、ゲート長がソース領域用部分1118とドレイン領域用部分1120との間に自己整合的に決定され、両部分中に形成されるソース領域及びドレイン領域とのアラインメント精度が向上する。更に、トランジスタごとにゲート電極を素子分離領域上まで一体的に形成し、ゲート電極を素子分離領域上に引き出すための別工程を必要としないので、チップサイズの更なる縮小化が可能となる。【０２３４】
＜実施例12＞
本実施例は実施例11の変形例を示す。
まず、図12(ａ)に示すように、公知のSTI技術を用いて素子分離領域1204を形成したＰ型半導体基板1202上に、フォトレジスト1207を用い公知のフォトリソグラフィー技術により、酸化シリコン膜1205を形成する。このとき、酸化シリコン膜1205は、半導体基板中のチャネル領域とすべき部分の表面を少なくとも覆い、素子分離領域1204の隣接部分では半導体基板の表面が露出しているように形成される。【０２３５】
続いて、ポリシリコン膜1210を膜厚150nmで、酸化シリコン膜1225を膜厚100nmでCVD法にて堆積させる(図12(ｂ))。
以後の工程は、実施例11(図11(ｃ)〜(ｉ))と同様である。なお、酸化シリコン膜1205は、ポリシリコン膜1210及び酸化シリコン膜1225を２つの部分(ソース領域用部分及びドレイン領域用部分)に分離した後に除去することができる。【０２３６】
本実施例によれば、実施例11で述べた利点に加え、ポリシリコン膜1210及び酸化シリコン膜1225の分断時に、半導体基板表面層の損傷を回避又は低減できる。【０２３７】
＜実施例13＞
本実施例では、ソース領域及びドレイン領域とこれらに接するドリフト領域の一部を、素子分離領域上及び活性領域上に堆積させた半導体層中に積層構造として作製した(図13(ａ)〜(ｊ))。【０２３８】
まず、図13(ａ)に示すように、Ｐ型半導体基板1302上に、公知のSTI技術を用いて素子分離領域1304を深さ0.3〜0.5μmで形成する。
次に、図13(ｂ)に示すように、チャネル領域をマスクするフォトレジスト1308を用いて公知のフォトリソグラフィー技術により、Ｐ型半導体基板1302上にリンイオンをドーズ量3.0×1012 ions/cm2でエネルギー180KeVとドーズ量3.0×1012 ions/cm2でエネルギー80KeVにて注入し、不純物濃度が約３×1017cm-3の低濃度Ｎ型拡散層1312と1314(半導体基板内ドリフト領域)を形成する。【０２３９】
次いで、図13(ｃ)に示すように、ゲート酸化膜1306を膜厚40nmで形成した後、ポリシリコンを膜厚250nmでCVD法にて堆積して第１のポリシリコン膜1309を形成する。
次いで、図13(ｄ)に示すように、絶縁膜としてCVD酸化膜1333を600nm〜2000nmの膜厚で半導体基板上に堆積する。【０２４０】
次いで、図13(ｅ)に示すように、表面1340及び素子分離領域1304が露出するように、公知のフォトリソグラフィー技術により、絶縁膜1333の一部をエッチング除去して開口部1342及び1343を形成する。
次いで、図13(ｆ)に示すように、第２のポリシリコン膜1310をCVD法にて堆積し、開口部1342及び1343にポリシリコンを埋め込む。【０２４１】
次いで、図13(ｇ)に示すように、CVD酸化膜1333をストッパとしてCMP法により平坦化を行い、続いて、埋め込みポリシリコン膜にリンイオンをドーズ量8.0×1012 ions/cm2でエネルギー120KeVにて注入して低濃度Ｎ型拡散層1313と1315とする。
次いで、図13(ｈ)に示すように、公知のフォトリソグラフィー技術により、第１のポリシリコン膜が露出するようにCVD酸化膜1333の一部をエッチング除去して、第１のポリシリコン膜上に開口部1344を形成する。【０２４２】
次に、図13(ｉ)に示すように、ヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVにて注入し、熱処理にてヒ素イオンの活性化を行い、埋め込みポリシリコン膜の上方部分及び第１のポリシリコン膜に不純物濃度が約１×1021cm-3の高濃度Ｎ型拡散層を形成する。埋め込みポリシリコン膜中の高濃度Ｎ型拡散層1328及び1330がソース領域及びドレイン領域として機能し、第１のポリシリコン膜の高濃度Ｎ型拡散層1332がゲート電極として機能する。更に、埋め込みポリシリコン膜中の残る低濃度Ｎ型拡散層1313と1315がドリフト領域の一部となる。【０２４３】
最後に、図13(ｊ)に示すように、CVD酸化膜1334を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極1336及び1338を形成する。
本実施例13の半導体装置は、ソース領域及びドレイン領域とドリフト領域(の一部)とを半導体層中で積層して形成することで、素子分離領域を含むサイズが更に縮小されている。
また、埋め込み半導体膜の膜厚を適宜設定することにより、所望の電気的特性、特に耐圧特性が得られる。【０２４４】
本実施例の半導体装置におけるCDV酸化膜の膜厚(すなわち、埋め込み半導体膜の膜厚)とトランジスタのオン耐圧特性との関係を図15(ａ)に示す。CDV酸化膜厚600nm〜2000nmの範囲にて、コンタクト径0.22μmでポリシリコン膜の埋め込みを行うことにより、オン耐圧は増加傾向を示した。【０２４５】
また、従来の同一サイズ(水平方向)のトランジスタと比較したオン耐圧増加量を図15(ｂ)に示す。従来のトランジスタのオン耐圧は18Ｖであり、これと同一サイズの本実施例(CVD酸化膜厚：2000nm)のトランジスタのオン耐圧は38Ｖであり、増加量は20Ｖとなった。
オン耐圧を20Ｖ増加させるために必要なドリフト長を従来のトランジスタにおいて半導体基板内にのみ設けると、8.6×50μm2のトランジスタセル面積が必要となる。
一方、本実施例によれば、トランジスタセル面積は4.1×50μm2であり、52％のサイズ縮小が達成される。【０２４６】
＜実施例14＞
本実施例では、ソース領域及びドレイン領域を、実施例13と同様にして堆積した埋め込み半導体層中に、その上面がゲート電極上面と面一であるように作製した(図14(ａ)〜(ｉ))。【０２４７】
まず、図14(ａ)に示すように、Ｐ型半導体基板1402上に、公知のSTI技術を用いて素子分離領域1404を深さ0.3〜0.5μmで形成する。
次に、図14(ｂ)に示すように、チャネル領域をマスクするフォトレジスト1408を用いて
公知のフォトリソグラフィー技術により、Ｐ型半導体基板1402上にリンイオンをドーズ量3.0×1012 ions/cm2でエネルギー180KeVとドーズ量3.0×1012 ions/cm2でエネルギー80KeVにて注入し、不純物濃度が約３×1017cm-3の低濃度Ｎ型拡散層1412と1414(半導体基板内ドリフト領域)を形成する。【０２４８】
次いで、図14(ｃ)に示すように、ゲート酸化膜1406を膜厚40nmで形成した後、ポリシリコンを膜厚250nmでCVD法にて堆積して第１のポリシリコン膜1409を形成する。
次いで、図14(ｄ)に示すように、絶縁膜としてCVD酸化膜1433を半導体基板上に堆積する。
次いで、図14(ｅ)に示すように、表面1440及び素子分離領域1404が露出するように、公知のフォトリソグラフィー技術により、CVD酸化膜1433の一部をエッチング除去して開口部1442及び1443を形成する。【０２４９】
次いで、図14(ｆ)に示すように、第２のポリシリコン膜1410をCVD法にて堆積し、開口部1442及び1443にポリシリコンを埋め込む。
次いで、図14(ｇ)に示すように、CMP法により、埋め込まれた第２のポリシリコン膜1410及びCVD酸化膜1433を研磨して平坦化し、第２の埋め込みポリシリコン膜1410及び第１のポリシリコン膜1409の上面を面一とする。【０２５０】
次に、図14(ｈ)に示すように、ヒ素イオンをドーズ量3.0×1015 ions/cm2でエネルギー40KeVにて注入し、熱処理にてヒ素イオンの活性化を行い、埋め込みポリシリコン膜及び第１のポリシリコン膜に不純物濃度が約１×1021cm-3の高濃度Ｎ型拡散層を形成する。埋め込みポリシリコン膜中の高濃度Ｎ型拡散層1428及び1430がソース領域及びドレイン領域として機能し、第１のポリシリコン膜の高濃度Ｎ型拡散層1432がゲート電極として機能する。【０２５１】
最後に、図14(ｉ)に示すように、CVD酸化膜1434を堆積した後にコンタクトホールを開孔し、配線金属をパターニングして電極1436及び1438を形成する。
本実施例14の半導体装置は、ソース領域及びドレイン領域とを半導体層中に形成することで、素子分離領域を含むサイズが更に縮小されている。例えば、トランジスタセル面積が5.4×50μm2である従来の半導体装置と同一のドラフト長を本実施例の半導体装置において設ける場合、そのトランジスタセル面積は4.1×50μm2となり、24％のサイズ縮小が達成される。【０２５２】
また、本実施例によれば、ソース領域/ドレイン領域の上面とゲート電極の上面を面一に形成できるので、その上面に配線を最適且つ効率的に配置できるのでチップ面積の更なる縮小が可能となる。【０２５３】
本発明は、上記のように説明されるが、同様に多くの手段により自明に変形されうる。そのような変形例は、本発明の趣旨及び範囲から離れるものではなく、そのような当業者に自明である全ての変形例は、請求の範囲の範囲内に含まれることを意図されている。
この出願は、２００５年１１月２９日に出願された日本国特許出願  特願２００５−３４４６６０号及び２００６年３月２３日に出願された日本国特許出願  特願２００６−８１４０７号に関し、それらの開示をそのまま参照として入れる。
【図１−１】
2007063908.tif 000003
【図１−２】
2007063908.tif 000004
【図２−１】
2007063908.tif 000005
【図２−２】
2007063908.tif 000006
【図３−１】
2007063908.tif 000007
【図３−２】
2007063908.tif 000008
【図４−１】
2007063908.tif 000009
【図４−２】
2007063908.tif 000010
【図５−１】
2007063908.tif 000011
【図５−２】
2007063908.tif 000012
【図６−１】
2007063908.tif 000013
【図６−２】
2007063908.tif 000014
【図７−１】
2007063908.tif 000015
【図７−２】
2007063908.tif 000016
【図８−１】
2007063908.tif 000017
【図８−２】
2007063908.tif 000018
【図９−１】
2007063908.tif 000019
【図９−２】
2007063908.tif 000020
【図１０−１】
2007063908.tif 000021
【図１０−２】
2007063908.tif 000022
【図１１−１】
2007063908.tif 000023
【図１１−２】
2007063908.tif 000024
【図１１−３】
2007063908.tif 000025
【図１２】
2007063908.tif 000026
【図１３−１】
2007063908.tif 000027
【図１３−２】
2007063908.tif 000028
【図１３−３】
2007063908.tif 000029
【図１４−１】
2007063908.tif 000030
【図１４−２】
2007063908.tif 000031
【図１４−３】
2007063908.tif 000032
【図１５】
2007063908.tif 000033
【図１６】
2007063908.tif 000034
【図１７】
2007063908.tif 000035
【国際調査報告】
2007063908.tif 000036
2007063908.tif 000037
2007063908.tif 000038
2007063908.tif 000039