【手続補正書】
【提出日】平成20年3月6日(2008.3.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  少なくとも１つの３Ｄプリミティブおよび少なくとも１つの２Ｄブリット・オペレーションを複数のビンにソートすることを特徴とするビニング・ユニットを備える装置。
【請求項２】  前記ビニング・ユニットに結合された２Ｄパイプラインをさらに有し、前記ビニング・ユニットは２Ｄブリット・オペレーションに対応する複数のタイリングされた２Ｄブリット・オペレーションを２Ｄパイプラインに送り、前記２Ｄパイプラインは複数のタイリングされた２Ｄブリット・オペレーションを実行することを特徴とする請求項１に記載の装置。
【請求項３】  前記ビニング・ユニットに結合された３Ｄパイプラインをさらに有し、前記ビニング・ユニットは３Ｄプリミティブに対応する複数のタイリングされた３Ｄプリミティブ・レンダリング・オペレーションを３Ｄパイプラインに送り、前記３Ｄパイプラインは複数のタイリングされた前記３Ｄプリミティブ・レンダリング・オペレーションを実行することを特徴とする請求項２に記載の装置。
【請求項４】  中間３Ｄレンダリング結果と中間２Ｄブリット結果を記憶するグラフィックス・キャッシュ・メモリをさらに有し、前記グラフィックス・キャッシュ・メモリは２Ｄパイプラインに結合され、且つ前記３Ｄパイプラインに結合されることを特徴とする請求項３に記載の装置。
【請求項５】  前記グラフィックス・キャッシュ・メモリは、マイクロプロセッサ・キャッシュ・メモリと同一のダイを共有することを特徴とする請求項４に記載の装置。
【請求項６】  前記ビニング・ユニットはマイクロプロセッサであることを特徴とする請求項４に記載の装置。
【請求項７】  マイクロプロセッサと、
システム・メモリと、
マイクロプロセッサとシステム・メモリとの間に結合されたシステム論理ユニットとを有するシステムであって、システム論理ユニットは、
システム・メモリへのアクセスを提供するメモリ・コントローラと、
少なくとも１つの３Ｄプリミティブと少なくとも１つの２Ｄブリット・オペレーションを複数のビンにソートするビニング・ユニットを有するグラフィックス・コントローラと
を有することを特徴とするシステム。
【請求項８】  前記グラフィックス・コントローラは、さらに前記ビニング・ユニットに結合された２Ｄパイプラインを有し、前記ビニング・ユニットは前記２Ｄブリット・オペレーションに対応する複数のタイリングされたブリット・オペレーションを前記２Ｄパイプラインに送り、前記２Ｄパイプラインが複数のタイリングされた前記ブリット・オペレーションを実行することを特徴とする請求項７に記載のシステム。
【請求項９】  前記グラフィックス・コントローラは、さらに前記ビニング・ユニットに結合された３Ｄパイプラインを有し、前記ビニング・ユニットは前記３Ｄプリミティブに対応する複数のタイリングされた３Ｄプリミティブ・レンダリング・オペレーションを前記３Ｄパイプラインに送り、前記３Ｄパイプラインは複数のタイリングされた前記３Ｄプリミティブ・レンダリング・オペレーションを実行することを特徴とする請求項８に記載のシステム。
【請求項１０】  中間３Ｄレンダリング結果および中間２Ｄブリット結果を記憶するグラフィックス・キャッシュ・メモリをさらに有し、前記グラフィックス・キャッシュ・メモリは前記２Ｄパイプラインに結合され、かつ前記３Ｄパイプラインに結合される請求項９に記載のシステム。
【請求項１１】  前記グラフィックス・キャッシュ・メモリは、マイクロプロセッサ・キャッシュ・メモリと同一のダイを共有することを特徴とする請求項１０に記載のシステム。
【請求項１２】  ３Ｄプリミティブおよび２Ｄブリット・オペレーションを複数のビンにソートするマイクロプロセッサと、
ソートされた３Ｄプリミティブおよびソートされた２Ｄブリット・オペレーションを表すデータのコピーを記憶するシステム・メモリと、
マイクロプロセッサとシステム・メモリとの間に結合されたシステム論理ユニットと、から構成されるシステムであって、システム論理ユニットは、
前記システム・メモリへのアクセスを提供するメモリ・コントローラと、
２Ｄパイプラインを有し、前記２Ｄブリット・オペレーションに対応する複数のタイリングされたブリット・オペレーションを２Ｄパイプラインに送り、前記２Ｄパイプラインが複数のタイリングされた前記ブリット・オペレーションを実行するグラフィックス・コントローラと、
から構成されることを特徴とするシステム。
【請求項１３】  前記グラフィックス・コントローラは、３Ｄパイプラインをさらに有し、前記マイクロプロセッサは、前記３Ｄプリミティブに対応する複数のタイリングされた３Ｄプリミティブ・レンダリング・オペレーションを前記３Ｄパイプラインに送り、前記３Ｄパイプラインは複数のタイリングされた前記３Ｄプリミティブ・レンダリング・オペレーションを実行することを特徴とする請求項１２に記載のシステム。
【請求項１４】  中間３Ｄレンダリング結果および中間２Ｄブリット結果を記憶するグラフィックス・キャッシュ・メモリをさらに有し、前記グラフィックス・キャッシュ・メモリは前記２Ｄパイプラインに結合され、且つ３Ｄパイプラインに結合されることを特徴とする請求項１３に記載のシステム。
【請求項１５】  前記グラフィックス・キャッシュ・メモリがマイクロプロセッサ・キャッシュ・メモリと同一のダイを共有することを特徴とする請求項１４に記載のシステム。
【請求項１６】  第１の３Ｄプリミティブを複数のビンの少なくとも１つにソートするステップと、
２Ｄブリット・オペレーションを複数のビンの少なくとも１つにソートするステップと、
第２の３Ｄプリミティブを複数のビンの少なくとも１つにソートするステップと、
複数のビンをレンダリングするステップと、
から構成されることを特徴とする方法。
【請求項１７】  第１の３Ｄプリミティブを複数のビンの少なくとも１つにソートし、第１の３Ｄプリミティブの一部分が第１タイルと交わるステップと、
２Ｄブリット・オペレーションを複数のビンの少なくとも１つにソートし、２Ｄブリット・オペレーションの一部分が第１タイルと交わるステップと、
第２の３Ｄプリミティブを複数のビンの少なくとも１つにソートし、第２の３Ｄプリミティブの一部分が第１タイルと交わるステップと、
第１ビン記憶領域に記憶されたデータをレンダリングし、第１ビンが第１タイルに対応するステップと
から構成されることを特徴とする方法。
【請求項１８】  第１記憶領域に記憶された前記データをレンダリングするステップは、前記第１および前記第２の３Ｄプリミティブのどの部分および前記２Ｄブリット・オペレーションのどの部分が、前記第１タイル内におさまるかを判定する工程を含むことを特徴とする請求項１７に記載の方法。
【請求項１９】  前記第１記憶領域に記憶された前記データをレンダリングするステップは、
前記第１タイル内におさまる前記第１の３Ｄプリミティブの一部分をレンダリングするステップと、
前記第１タイル内におさまる前記２Ｄブリット・オペレーションの部分を実行するステップと、
前記第１タイル内におさまる前記第２の３Ｄプリミティブの一部分をレンダリングするステップと
をさらに有することを特徴とする請求項１８に記載の方法。