【手続補正書】
【提出日】平成31年4月24日(2019.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
略平坦な表面を有する半導体基板と、
前記半導体基板の前記表面上に形成され、所定の距離によって分離されているアクティブストリップの第１スタック及び第２スタックで当該アクティブストリップの各スタックは２以上のアクティブストリップを含み、その１つは他の平面のトップに分離形成され、前記略平坦な表面に対して略平行な第１の方向に沿って互いに縦方向に略整列しているアクティブストリップの第１のスタック及びアクティブストリップの第２のスタックと、
電荷トラップ材料と、
前記略平坦な表面に略垂直な方向である第２の方向に沿って縦方向に延在し、前記アクティブストリップの第１スタックと前記アクティブストリップの第２スタックとの間に設けられた複数の導体とを含み、
前記第１のスタック及び前記第２のスタックにおいて、各アクティブストリップは第１の導電型である第１の半導体レイヤーが、それぞれが第２の導電型である第２の半導体レイヤーと第３の半導体レイヤーとの間に設けられており、かつ前記導体は前記アクティブストリップの第１のスタック及び前記アクティブストリップの第２のスタックで形成される前記導体のグループ内にあり、前記グループ内にある各導体は前記電荷トラップ材料によって分離されてそれによって各アクティブストリップでＮＯＲストリングを形成し、各ＮＯＲストリングは前記アクティブストリップの前記第１、第２及び第３の半導体レイヤーとこれらに隣接する電荷トラップ材料と前記グループ内にある前記導体とから作成される複数のメモリトランジスタを含むことを特徴とするメモリ構造。
【請求項２】
前記第１、第２及び第３の半導体レイヤーはそれぞれポリシリコンを含み、メモリトランジスタはそれぞれ薄膜トランジスタからなることを特徴とする、請求項１に記載のメモリ構造。
【請求項３】
前記第１の半導体レイヤーはＰ−ドープされたポリシリコンであり、前記第２および第３の半導体レイヤーはＮ＋ドープされたポリシリコンであることを特徴とする、請求項１に記載のメモリ構造。
【請求項４】
前記導体は、Ｎ＋ドープされたポリシリコン、Ｐ＋ドープされたポリシリコン、および二酸化シリコンに関して高仕事関数の耐熱金属のうちの１つを含むことを特徴とする、請求項１に記載のメモリ構造。
【請求項５】
各アクティブストリップは、前記第２又は第３の少なくともいずれかの半導体レイヤーと略電気的に接触し、かつ略長手方向に略整列している金属レイヤーをさらに含むことを特徴とする、請求項１に記載のメモリ構造。
【請求項６】
前記電荷トラップ材料は、窒化シリコンの１又は複数のレイヤーを含み、酸化シリコン又は他の絶縁材レイヤー間に設けられていることを特徴とする、請求項１に記載のメモリ構造。
【請求項７】
各導体は、所定の値を超える電圧が第２および第３の半導体レイヤーの一方に対して導体に印加されると、導体に隣接する電荷トラップ材料が電荷を蓄積しストアされたデータを表現し、これは各メモリトランジスタに記録された二進情報の１又は複数のビットを表すことを特徴とする、請求項１に記載のメモリ構造。
【請求項８】
各導体は、一又は複数のメモリトランジスタのゲート端子として働き、かつ各メモリトランジスタ内のＮＯＲストリングで、第1、第２及び第３の半導体レイヤーは、チャネル領域、共通電源領域及び共通ドレイン領域を形成し、それぞれ、共通電源及びドレイン領域はＮＯＲストリングにあるメモリトランジスタに共有される電源及びドレインであることを特徴とする、請求項１に記載のメモリ構造。
【請求項９】
各アクティブストリップは、第１の側縁と第２の側縁を有し、ＮＯＲストリングが前記各々の第１の側縁と第２の側縁に沿って形成され、第１の側縁沿って形成された前記ＮＯＲストリングは、第２の側縁沿って形成された前記ＮＯＲストリングとは別個独立に動作されることを特徴とする、請求項１に記載のメモリ構造。
【請求項１０】
第１のアクティブストリップの第１の側縁に沿うＮＯＲにあるメモリトランジスタのゲート端子として、かつ第１のアクティブストリップに隣接する第２のアクティブストリップの第２の側縁に沿うＮＯＲにあるメモリトランジスタのゲート端子として前記各々の導体が働くことを特徴とする、請求項９に記載のメモリ構造。
【請求項１１】
前記半導体基板の前記平坦な表面内および上に形成された回路をさらに備え、第１及び第２のグローバル導電性配線のセットはそれぞれ平坦な表面に平行な方向に沿って張られ、前記第１のグローバル導線のセットは、アクティブストリップの前記第１及び第２のスタック上方に張られ、前記第２のグローバル導線のセットは、アクティブストリップの前記第１及び第２のスタック下方に張られ、前記第１又は第２のグローバル導線のセットは前記回路を前記導体へ接続する働きをすることを特徴とする、請求項１に記載のメモリ構造。
【請求項１２】
前記第１のグローバル導線のセットは前記回路を前記導体へ接続し、第１のアクティブストリップの第１の側縁に沿うＮＯＲにあるメモリトランジスタのゲート端子として働き、かつ前記第２のグローバル導線のセットは前記回路を前記導体へ接続し、前記アクティブストリップの第２の側縁に沿うＮＯＲにあるメモリトランジスタのゲート端子として働くことを特徴とする、請求項１１に記載のメモリ構造。
【請求項１３】
アクティブストリップの各ＮＯＲストリングは、それぞれ、第２及び第３半導体レイヤーから形成された電源及びドレイン領域を有する１又は複数のプリチャージトランジスタを含み、かつ専用の導体を有し、ここで第２の半導体レイヤーは、回路から絶縁され、かつ容量的に前記アクティブストリップに隣接する複数の導体に結合され、さらに、前記回路は、電圧の構成のうちの１つを印加して、選択された１つまたは複数のメモリトランジスタ又は１又は複数のプリチャージトランジスタを通電状態にさせ、回路から第３の半導体レイヤーを介して第２の半導体レイヤーに所定の時間にわたって電流経路を提供でき、それによって、第１及び第２の半導体レイヤーの寄生容量を選択された所定の電圧のうちの選択された１つにプリチャージし、前記選択された所定の電圧は、メモリトランジスタのプログラム、プログラム禁止、データの読み出し及び消去のうちの１つのために選択されたことを特徴とする、請求項１１に記載のメモリ構造。
【請求項１４】
第２の半導体レイヤーは、仮想接地として働き、第３の半導体レイヤーは、前記ＮＯＲストリングの前記メモリトランジスタの共通ビットラインとして働くことを特徴とする請求項１３に記載のメモリ構造。
【請求項１５】
前記回路と各アクティブストリップの１又は複数の前記第１、第２および第３の半導体レイヤーとを接続するための追加の導線が設けられていることを特徴とする請求項１１に記載のメモリ構造。
【請求項１６】
各メモリトランジスタの前記電荷トラップ材料に蓄積された電荷は、前記メモリトランジスタに記憶されたデータを表示し、前記回路は、各メモリトランジスタに課される電圧の複数の構成を提供する電圧源を含み、前記メモリトランジスタに記憶されたデータのプログラム充電、プログラム禁止充電、前記記憶されたデータの読み出し又は消去を実行可能とすることを特徴とする、請求項１５に記載のメモリ構造。
【請求項１７】
前記データは、アナログメモリ内の記憶された状態の連続体を表すことを特徴とする、請求項１６に記載のメモリ構造。
【請求項１８】
前記回路は、前記メモリトランジスタに記憶されたデータを感知するための１つ又は複数のセンスアンプをさらに含むことを特徴とする、請求項１６に記載のメモリ構造。
【請求項１９】
読み出しまたはプログラム動作中、ＮＯＲストリングのアドレス指定されたメモリトランジスタに関連する前記導体のみが、前記読み出しまたはプログラム動作に必要な所定の電圧まで瞬間的に上昇され、前記ＮＯＲストリングの他のすべてのメモリトランジスタに関連付けられている導体は、消去されたメモリトランジスタの閾値電圧より低い電圧に保持されることを特徴とする、請求項１６に記載のメモリ構造。
【請求項２０】
前記アドレス指定されたメモリトランジスタに関連するプレーン以外の１つ又は複数のプレーン上のアクティブストリップは、それらの第２または第３の半導体レイヤーが浮動または禁止電圧にプリチャージされることを特徴とする、請求項１９に記載のメモリ構造。
【請求項２１】
２つ以上のプレーン上のアクティブストリップに関連する前記メモリトランジスタが、単一のコンカレントプログラミング動作で独立にプリチャージされ一緒にプログラムされることを特徴とする、請求項１９に記載のメモリ構造。
【請求項２２】
前記コンカレントプログラミング動作の間に、各プレーン内の各アクティブストリップの前記第２または第３の半導体レイヤーが、プログラムまたはプログラム禁止動作に関連する所定の電圧に適切にプリチャージされ、プログラミング電圧パルスは、次に１又は複数のアドレス指定された導体に付加され、アドレス指定された導体に関連する全てのメモリトランジスタがそれらのそれぞれの意図された状態に到達したことが読み取り検証された後に、並行プログラミング動作が終了することを特徴とする請求項２１に記載のメモリ構造。
【請求項２３】
前記プログラミング電圧は、プログラミングシーケンスにおけるいくつかのプログラミング電圧のうちの１つであり、前記プログラミング電圧の各々は、異なるデータ値を表すことを特徴とする、請求項２２に記載のメモリ構造。
【請求項２４】
１つまたは複数のプレーン内の各アクティブストリップの前記第２または第３の半導体レイヤーが、１つまたは複数のプレーン内のアドレス指定されたメモリトランジスタの１つまたは複数の読み出し動作を実行する前に、読み出し動作に関連する所定の電圧に適切に同時にプリチャージされる一方で、第２又は第３の半導体レイヤーは、関連するアクティブストリップに沿った静電容量のおかげによって略所定の電圧を一時的に保持することを特徴とする請求項１３に記載のメモリ構造。
【請求項２５】
１つまたは複数のプレーン上のアクティブストリップの前記所定の電圧が、互いに電気的に絶縁された仮想接地電圧源として働き、それにより、前記アドレス指定された多数のメモリトランジスタが同時に読み取られるときのグランドバウンスを回避することを特徴とする、請求項２４に記載のメモリ構造。
【請求項２６】
前記電荷トラップ材料が、数分、数時間または数日で測定された時間の後に、ストアされているメモリの状態に応じて前記電荷の所定の部分を失う場合において、前記記憶されたメモリの状態が崩壊する時間よりも短い間隔インターバルの間に、各メモリトランジスタについて前記電荷が読み出され、及びリフレッシュされることを特徴とする、請求項７に記載のメモリ構造。
【請求項２７】
前記電荷は、前記第１、第２および第３の半導体レイヤーの少なくとも１つから、ファウラー・ノルドハイム・トンネリング又は直接トンネリングメカニズム又はチャネルホットエレクトロン注入によって提供されることを特徴とする、請求項７に記載のメモリ構造。
【請求項２８】
半導体製造プロセスであって、半導体基板を提供し、その内部及び表面に回路を形成するステップと、
前記半導体基板を覆う複数のアクティブレイヤー及び埋め込みコンタクトを形成し、
各アクティブレイヤーは第２導電型の第２半導体レイヤーと第３半導体レイヤーとの間の第１の導電性の第１半導体レイヤーを含み、ここで、各アクティブレイヤーは下部アクティブレイヤー又は誘電体レイヤーによって前記埋め込みコンタクトを除いて前記半導体基板から電気的に絶縁されており、ここで前記埋め込みコンタクトは、前記アクティブレイヤーの前記第２または第３の半導体レイヤーの１つまたは複数を前記半導体基板の前記回路に接続するステップと、
前記複数のアクティブレイヤーを異方性にパターニングおよびエッチングして、第１の方向に沿って半導体基板の表面に略平行な第１の方向に長手方向に延びる側壁を有するトレンチの第１のセットを提供するステップと、
前記トレンチの前記側壁にわたってコンフォーマルに電荷トラップ材料を提供するステップと、
前記トレンチを導電性材料で充填するステップと、
前記導電性材料の一部をパターニング及びエッチングして、残りの導電性材料が前記半導体基板の表面に略垂直な第２の方向に沿って長手方向に延びる複数の導体を形成するステップと、
前記半導体基板内の前記回路に接続され、前記導体および前記露出された複数のコンタクトを除いて、前記アクティブレイヤーを覆って誘電材料のレイヤーを設けるステップと、導体と露出されたコンタクトとを接続する導電性配線を設けるステップとを含むことを特徴とするプロセス。
【請求項２９】
前記第１、第２および第３の半導体レイヤーがそれぞれポリシリコンを含むことを特徴とする、請求項２８に記載のプロセス。
【請求項３０】
各アクティブレイヤーの前記第２および第３の半導体レイヤーの一方または両方が、前記第２の導電性を有するようにその場でドープされることを特徴とする、請求項２９に記載のプロセス。
【請求項３１】
各アクティブレイヤーの前記第１の半導体レイヤーは、前記第１の導電性を有するようにイオン注入されることを特徴とする、請求項２８に記載のプロセス。
【請求項３２】
全てのアクティブレイヤーにおいて注入された種をアクティブ化するための単一の熱活性化ステップが提供されることを特徴とする、請求項３１に記載のプロセス。
【請求項３３】
熱アクティブ化ステップが急速熱アニールを含むことを特徴とする、請求項３１に記載のプロセス。
【請求項３４】
前記導体が、その場でドープされたＮ＋ポリシリコンまたはＰ＋ドープされたポリシリコンを含むことを特徴とする、請求項２８に記載のプロセス。
【請求項３５】
前記アクティブレイヤーを形成するステップは、前記第２半導体レイヤーと略整列し、かつ接触する金属レイヤーを提供するステップをさらに含むことを特徴とする請求項２８に記載のプロセス。
【請求項３６】
前記電荷トラップ材料が、窒化シリコンの１又は複数のレイヤーを含むことを特徴とする、請求項２８に記載のプロセス。
【請求項３７】
窒化ケイ素の各レイヤーは、酸化ケイ素、酸化アルミニウムまたは酸化ハフニウムを含む他の誘電体のレイヤーの間に設けられることを特徴とする、請求項３６に記載のプロセス。
【請求項３８】
前記導体と一致するコンタクトを含む第２の組の導電性配線を設けるステップをさらに含み、前記トレンチをパターニングしエッチングするステップは、前記コンタクトを露出させて前記導体が形成されたときに前記導体への電気的接続が達成されることを特徴とする、請求項２８に記載のプロセス。
【請求項３９】
前記電荷トラップ材料は、所定の厚さを有するように設けられ、所定の値を超える電圧が導体と第１、第２および第３の半導体レイヤーとの間に印加された場合に、前記第１、第２および第３の半導体レイヤーからの電子が、ファウラー・ノルトハイムトンネルメカニズムによって前記電荷トラップ材料にトンネリングすることを特徴とする、請求項２８に記載のプロセス。
【請求項４０】
前記電荷トラップ材料は、所定の厚さを有するように設けられ、所定の値を超える電圧が導体と第２および第３の１つの半導体レイヤーとの間に印加された場合に、前記第２および第３の半導体レイヤーの１つからの電子がチャネルホットエレクトロン注入メカニズムによって前記チャネルを覆う前記電荷トラップ材料にトンネリングすることを特徴とする、請求項２８に記載のプロセス。
【請求項４１】
第１のＮＯＲストリングと第２のＮＯＲストリングとを含む半導体基板の表面上に形成されたＮＯＲストリング・アレイであって、各ＮＯＲストリングは、前記プレーナー表面に平行な第１の方向に沿って縦方向に延びるアクティブ・ストリップに沿って形成された薄膜メモリトランジスタを含み、各ＮＯＲストリングの薄膜メモリトランジスタは共通のドレイン端子と共通のソース端子を共有し、第１のＮＯＲストリングの各メモリトランジスタは第２のＮＯＲストリングの対応するメモリトランジスタに、プレーナー表面に垂直な第２の方向に沿って長手方向に延びる導体によって電気的に接続されていることを特徴とするＮＯＲストリング・アレイ。
【請求項４２】
前記第１のＮＯＲストリングの前記アクティブストリップと前記第２のＮＯＲストリングの前記アクティブストリップの両方が、前記プレーナー表面に平行な平面上に形成されることを特徴とする、請求項４１に記載のＮＯＲストリング・アレイ、
【請求項４３】
第３ＮＯＲストリングをさらに含み、前記第１のＮＯＲストリング及び前記第３のＮＯＲストリングは、前記プレーナー表面と平行な平面上に形成され、当該第３ＮＯＲストリング上の１つ又は複数のメモリトランジスタは、基準閾値電圧を保つようにプラグラムされ、プログラミングまたは読み出し動作中に第１のＮＯＲストリング内の記憶トランジスタの閾値電圧と比較されることを特徴とする請求項４１に記載のＮＯＲストリング・アレイ。
【請求項４４】
前記第１のＮＯＲストリング及び前記第２のＮＯＲストリングは、前記プレーナー表面と平行な第１及び第２平面上にそれぞれ形成され、前記ＮＯＲストリングアレイは各第１及び第２平面上にある１又は複数の基準ＮＯＲをさらに含み、各基準ＮＯＲストリングに対して、前記基準ＮＯＲストリングの各々の上にある１又は複数のメモリトランジスタが、基準閾値電圧を有するようにプログラムされ、プログラム又は読み出し動作中に、基準ＮＯＲストリングとして同じ平面上にある前記第１及び第２のＮＯＲストリングのうちの一方のメモリトランジスタの閾値電圧と比較されることを特徴とする請求項４１に記載のＮＯＲストリングアレイ。
【請求項４５】
前記第３のＮＯＲストリングは、前記第１のＮＯＲストリング内のメモリトランジスタの読み出し中に、前記第３のＮＯＲストリングのすべてのメモリトランジスタをオフ状態にして基準ストリングリーク電流源を提供することを特徴とする、請求項４４に記載のメモリ構造。
【請求項４６】
前記第１のＮＯＲストリングの前記メモリトランジスタがマルチビットレベルセルとして使用される場合、前記マルチビットレベルセルの各状態は別個の基準ＮＯＲストリングに記憶されることを特徴とする、請求項４４に記載のメモリ構造。