【手続補正書】
【提出日】平成19年5月10日(2007.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルが２次元格子状に配列されたメモリアレイを備える半導体装置であって、
前記メモリアレイは、
半導体基板上に形成された第１電荷蓄積層を有する第１不揮発性メモリセルと、
前記半導体基板上に形成された第２電荷蓄積層を有し、かつ、第１方向において前記第１不揮発性メモリセルと隣接して配置された第２不揮発性メモリセルと、
前記第１および第２不揮発性メモリセルの各々のソース領域に電気的に接続するソース線と、
前記第１不揮発性メモリセルのドレイン領域に電気的に接続する第１ビット線と、
前記第２不揮発性メモリセルのドレイン領域に電気的に接続する第２ビット線と、
前記第１方向と直交する第２方向に延在する前記第１不揮発性メモリセルの第１ゲート電極と、
前記第２方向に延在する前記第２不揮発性メモリセルの第２ゲート電極とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１不揮発性メモリセルの前記第１ゲート電極は、前記第１電荷蓄積層上に形成された第１メモリゲートと、前記半導体基板上に、第１ゲート絶縁膜を介して形成された第１コントロールゲートとを有し、
前記第２不揮発性メモリセルの前記第２ゲート電極は、前記第２電荷蓄積層上に形成された第２メモリゲートと、前記半導体基板上に、第２ゲート絶縁膜を介して形成された第２コントロールゲートとを有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１コントロールゲートは、前記第２コントロールゲートと同電位とされ、前記第１メモリゲートは、前記第２メモリゲートと同電位とされていることを特徴とする半導体装置。
【請求項４】
請求項２または３記載の半導体装置において、
前記第１および第２コントロールゲートと、前記第１および第２メモリゲートは、それぞれ前記第２方向に延在していることを特徴とする半導体装置。
【請求項５】
請求項２〜４のいずれか１項に記載の半導体装置において、
前記第１および第２電荷蓄積層は、窒化シリコン膜からなることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１および第２電荷蓄積層は、多結晶シリコン膜からなることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ソース線は、前記第２方向に延在していることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１および第２ビット線は、前記第１方向に延在していることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記メモリアレイは、ＮＯＲ型であることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１および第２ビット線の各々に１つのラッチ回路が接続されることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記第１および第２ビット線は、前記第１および第２不揮発性メモリセルよりも上層の第１層目のメタル配線で構成されていることを特徴とする半導体装置。
【請求項１２】
複数の不揮発性メモリセルが２次元格子状に配列されたメモリアレイを備える半導体装置であって、
前記メモリアレイは、
半導体基板上に形成された第１、第２、第３または第４電荷蓄積層をそれぞれ有し、かつ、第１方向に沿って配置された第１、第２、第３および第４不揮発性メモリセルと、
前記第１方向に延在する第１および第２ビット線と、
前記第１方向と直交する第２方向に延在する第１および第２ソース線と、
前記第２方向に延在する第１、第２、第３および第４ゲートとを有し、
前記第２不揮発性メモリセルは前記第１および第３不揮発性メモリセルと隣接して配置されており、
前記第３不揮発性メモリセルは前記第２および第４不揮発性メモリセルと隣接して配置されており、
前記第１、第２、第３および第４不揮発性メモリセルは、前記第１、第２、第３または第４ゲートをそれぞれ有し、
前記第１ソース線は、前記第１および第２不揮発性メモリセルのソース領域と電気的に接続しており、
前記第２ソース線は、前記第３および第４不揮発性メモリセルのソース領域と電気的に接続しており、
前記第１ビット線は、前記第２および第３不揮発性メモリセルのドレイン領域と電気的に接続しており、
前記第２ビット線は、前記第１および第４不揮発性メモリセルのドレイン領域と電気的に接続していることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１不揮発性メモリセルの前記第１ゲート電極は、前記第１電荷蓄積層上に形成された第１メモリゲートと、前記半導体基板上に、第１ゲート絶縁膜を介して形成された第１コントロールゲートとを有し、
前記第２不揮発性メモリセルの前記第２ゲート電極は、前記第２電荷蓄積層上に形成された第２メモリゲートと、前記半導体基板上に、第２ゲート絶縁膜を介して形成された第２コントロールゲートとを有し、
前記第３不揮発性メモリセルの前記第３ゲートは、前記第３電荷蓄積層上に形成された第３メモリゲートと、前記半導体基板上に、第３ゲート絶縁膜を介して形成された第３コントロールゲートとを有し、
前記第４不揮発性メモリセルの前記第４ゲートは、前記第４電荷蓄積層上に形成された第４メモリゲートと、前記半導体基板上に、第４ゲート絶縁膜を介して形成された第４コントロールゲートとを有することを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１コントロールゲートは、前記第２コントロールゲートと同電位とされ、前記第１メモリゲートは、前記第２メモリゲートと同電位とされ、
前記第３コントロールゲートは、前記第４コントロールゲートと同電位とされ、前記第３メモリゲートは、前記第４メモリゲートと同電位とされていることを特徴とする半導体装置。
【請求項１５】
請求項１３または１４記載の半導体装置において、
前記第１、第２、第３および第４コントロールゲートと、前記第１、第２、第３および第４メモリゲートは、それぞれ前記第２方向に延在していることを特徴とする半導体装置。
【請求項１６】
請求項１３〜１５のいずれか１項に記載の半導体装置において、
前記第１、第２、第３および第４電荷蓄積層は、それぞれ窒化シリコン膜からなることを特徴とする半導体装置。
【請求項１７】
請求項１２記載の半導体装置において、
前記第１、第２、第３および第４電荷蓄積層は、それぞれ多結晶シリコン膜からなることを特徴とする半導体装置。
【請求項１８】
請求項１２〜１７のいずれか１項に記載の半導体装置において、
前記メモリアレイは、ＮＯＲ型であることを特徴とする半導体装置。
【請求項１９】
請求項１２〜１８のいずれか１項に記載の半導体装置において、
前記第１および第２ビット線の各々に１つのラッチ回路が接続されることを特徴とする半導体装置。
【請求項２０】
請求項１２〜１９のいずれか１項に記載の半導体装置において、
前記第１および第２ビット線は、前記第１、第２、第３および第４不揮発性メモリセルよりも上層の第１層目のメタル配線で構成されていることを特徴とする半導体装置。