【手続補正書】
【提出日】平成20年7月3日(2008.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ベクトルの高速直交変換を多段階で実施する、再構成可能なアーキテクチャであって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、
１つまたは複数のバタフライ・ユニットを含むように構成され配置された計算ユニットと、
前記計算ユニットの出力に結合され、前記変換の少なくとも１つの段階向けの前記バタフライ演算をすべて実施するように構成され配置された１つまたは複数の乗算器を含むブロックと、
各バタフライ演算を実施する前記計算ユニットにより使用される、前記バタフライ演算の中間結果と所定の係数とを格納するように構成され配置された記憶ユニットとを備え、前記記憶ユニットはメモリおよび多重化アーキテクチャを含んでおり、さらに、
前記段階用にただ１つの計算ユニットが必要とされるように、前記変換の前記バタフライ演算すべてを前記一段階向けの前記計算ユニットを用いて時分割するように構成され配置されたマルチプレクサ・ユニットと、
前記計算ユニットに係数を与え、前記記憶ユニット内のメモリのサイズおよび多重化アーキテクチャを制御するように構成され配置されたコントローラとを備え、
各段階用の、前記乗算器の係数、前記計算ユニットの前記係数、メモリのサイズ、および多重化アーキテクチャが、Ｎの値に応じて修正されることを特徴とする再構成可能なアーキテクチャ。
【請求項２】
前記バタフライ・ユニットが、Ｒａｄｉｘ２、Ｒａｄｉｘ２２、Ｒａｄｉｘ２３、Ｒａｄｉｘ４、またはＲａｄｉｘ８のアーキテクチャの１つで構成される、請求項１に記載の再構成可能なアーキテクチャ。
【請求項３】
前記メモリ・レジスタがＦＩＦＯシフト・レジスタである、請求項１に記載の再構成可能なアーキテクチャ。
【請求項４】
前記メモリ・レジスタの長さが、前記変換の前記段階の関数である、請求項１に記載の再構成可能なアーキテクチャ。
【請求項５】
前記メモリ・レジスタの長さが、各後続段階と共に減少する、請求項１に記載の再構成可能なアーキテクチャ。
【請求項６】
前記メモリ・レジスタの長さが、Ｎの値に応じて各段階ごとに調整される、請求項５に記載の再構成可能なアーキテクチャ。
【請求項７】
前記マルチプレクサ・ユニットが、前記計算ユニットへの入力／出力ブロックを含む、請求項６に記載の再構成可能なアーキテクチャ。
【請求項８】
Ｎが、事前定義された範囲内で変化し、事前定義された範囲全体に入力サンプル・レートでのクロッキング周波数を提供するように構成され配置されたクロック・ユニットをさらに含む、請求項１に記載の再構成可能なアーキテクチャ。
【請求項９】
前記アーキテクチャが、前記事前定義された範囲Ｍ全体が、ハードウェアに対する事前定義された範囲の前記変換をマップし、前記変換がＭ未満のときは不必要な計算ユニットを無効にすることによって調節されるように、前記ハードウェアとして配置された多数の計算ユニットを含む、請求項８に記載の再構成可能なアーキテクチャ。
【請求項１０】
前記アーキテクチャが、前記事前定義された範囲Ｍ全体より小さい「ｍ」が調節されるように、ハードウェアとして配置された多数の計算ユニットを含み、前記段階が、「ｍ」より大きい変換用の、少なくとも部分的に共有されたハードウェアである、請求項８に記載の再構成可能なアーキテクチャ。
【請求項１１】
各段階が、Ｎ／２回の計算を必要とする、請求項１に記載の再構成可能なアーキテクチャ。
【請求項１２】
複数の計算ユニットをさらに含み、１つが前記段階それぞれ用であり、前記計算ユニットが、パイプライン型アーキテクチャを提供するように実装される、請求項１に記載の再構成可能なアーキテクチャ。
【請求項１３】
複数の計算ユニットをさらに含み、１つが前記段階それぞれ用であり、前記計算ユニットが、パイプライン型、反復および並列のタイプの１つまたは複数で構成されたアーキテクチャを提供するように実装される、請求項１に記載の再構成可能なアーキテクチャ。
【請求項１４】
前記変換のフル・フレームが、Ｎクロック周期中で実装される、請求項１に記載の再構成可能なアーキテクチャ。
【請求項１５】
前記バタフライ・ユニットが、Ｒａｄｉｘ２アーキテクチャを含む、請求項１に記載の再構成可能なアーキテクチャ。
【請求項１６】
前記バタフライ・ユニットが、Ｒａｄｉｘ４アーキテクチャを含む、請求項１に記載の再構成可能なアーキテクチャ。
【請求項１７】
前記変換のフル・フレームが、Ｎ／２クロック周期中で実施される、請求項１６に記載の再構成可能なアーキテクチャ。
【請求項１８】
変換アクセラレータをさらに含み、前記アクセラレータが、前記計算ユニット、記憶ユニット、およびマルチプレクサ・ユニットを含み、前記アクセラレータが、前記段階すべてに対する各バタフライ演算を、反復プロセスで実施するように構成され配置された、請求項１に記載の再構成可能なアーキテクチャ。
【請求項１９】
前記記憶ユニットが、フィルタ係数を含むように構成され配置され、前記変換の最終段階の前記計算ユニットの前記乗算器が、最終段階の出力を、フィルタリングされた出力を生じるように前記フィルタ係数の１つまたは複数で乗算するように適合される、請求項１に記載の再構成可能なアーキテクチャ。
【請求項２０】
前記フィルタリングされた出力が、直交変換の逆である変換の多段階の入力に加えられ、前記段階がそれぞれ、計算ユニットを含み、前記ユニットが、パイプライン型アーキテクチャを形成する、請求項１９に記載の再構成可能なアーキテクチャ。
【請求項２１】
前記変換が高速フーリエ変換である、請求項１に記載の再構成可能なアーキテクチャ。
【請求項２２】
前記高速フーリエ変換が、異なるｒａｄｉｘを含む、請求項２１に記載の再構成可能なアーキテクチャ。
【請求項２３】
前記ベクトルが、実数ベクトルおよび複素ベクトル両方を含む、請求項１に記載の再構成可能なアーキテクチャ。
【請求項２４】
前記変換がウォルシュ直交変換を含む、請求項１に記載の再構成可能なアーキテクチャ。
【請求項２５】
ベクトルの高速直交変換を多段階で実施する、再構成可能なアーキテクチャを備える集積チップであって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、前記アーキテクチャが、
１つまたは複数のバタフライ・ユニットを含むように構成され配置された計算ユニットと、
前記計算ユニットの出力に結合され、前記変換の少なくとも１つの段階向けの前記バタフライ演算をすべて実施するように構成され配置された１つまたは複数の乗算器を含むブロックと、
各バタフライ演算を実施する前記計算ユニットにより使用される、前記バタフライ演算の中間結果と所定の係数とを格納するように構成され配置された記憶ユニットとを備え、前記記憶ユニットはメモリおよび多重化アーキテクチャを含んでおり、さらに、
前記段階用にただ１つの計算ユニットが必要とされるように、前記変換の前記バタフライ演算すべてを前記一段階向けの前記計算ユニットを用いて時分割するように構成され配置されたマルチプレクサ・ユニットと、
前記計算ユニットに係数を与え、前記記憶ユニット内のメモリのサイズおよび多重化アーキテクチャを制御するように構成され配置されたコントローラとを備え、
各段階用の、前記乗算器の係数、前記計算ユニットの前記係数、メモリのサイズ、および多重化アーキテクチャが、Ｎの値に応じて修正されることを特徴とする集積チップ。
【請求項２６】
請求項２５に記載の集積チップを含む通信システム。
【請求項２７】
前記ベクトルのサイズを判定する検出装置をさらに備える、請求項２６に記載の通信システム。
【請求項２８】
ベクトルの高速直交変換を多段階で実施する方法であって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、
１つまたは複数のバタフライ・ユニットを含むように計算ユニットを構成し配置し、前記計算ユニットの出力に結合された１つまたは複数の乗算器を含むようにブロックを構成し配列し、そして、前記変換の少なくとも１つの段階向けの前記バタフライ演算をすべて実施するように前記１つまたは複数のバタフライ・ユニットと１つまたは複数の乗算器とを構成し配列し、
各バタフライ演算を実施する前記計算ユニットにより使用される、前記バタフライ演算の中間結果と所定の係数とを記憶ユニットに格納することを含み、前記記憶ユニットはメモリおよび多重化アーキテクチャを含んでおり、さらに、
前記段階用にただ１つの計算ユニットが必要とされるように、前記変換の前記バタフライ演算すべてを前記一段階向けの前記計算ユニットを用いて時分割し、そして、
前記計算ユニットに係数を与え、前記記憶ユニット内のメモリのサイズおよび多重化アーキテクチャを制御することを含み、
各段階用の、前記乗算器の係数、前記計算ユニットの前記係数、メモリのサイズ、および多重化アーキテクチャが、Ｎの値に応じて修正されることを特徴とする方法。
【請求項２９】
ベクトルの高速直交変換を多段階で実施する方法であって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、
少なくとも１つの計算ユニットが前記変換の少なくとも１つの段階向けの前記バタフライ演算すべてを実施することができるよう、前記少なくとも１つの計算ユニットが少なくとも１つのバタフライ・ユニットと前記バタフライ・ユニットの出力に結合された乗算器とを含むように構成し配列するように、構成され配置された、再構成可能な一群のバタフライ・ユニットと再構成可能な１組の乗算器、及び、前記バタフライ演算の中間結果および各バタフライ演算の実施において使用するために所定の係数を格納するよう前記計算ユニットに結合された再構成可能なメモリ、を使用することを含み、
各段階用の係数およびメモリのサイズが、Ｎの値に応じて修正されることを特徴とする方法。
【請求項３０】
ベクトルの高速直交変換を多段階で実施するシステムであって、ベクトルのサイズがＮであり、Ｎは変化してよく、段階の数がＮの関数であり、
少なくとも１つの計算ユニットが前記変換の少なくとも１つの段階向けの前記バタフライ演算すべてを実施することができるよう、前記少なくとも１つの計算ユニットが少なくとも１つのバタフライ・ユニットと前記バタフライ・ユニットの出力に結合された乗算器とを含むように構成し配列するように、構成され配置された、再構成可能な一群のバタフライ・ユニットと再構成可能な１組の乗算器、及び、前記バタフライ演算の中間結果および各バタフライ演算の実施において使用するために所定の係数を格納するよう前記計算ユニットに結合された再構成可能なメモリを含み、
各段階用の係数およびメモリのサイズが、Ｎの値に応じて修正されることを特徴とするシステム。