(57)【要約】  本発明は、新規なインターポーザー及びその製造方法を提供することを目的とする。本発明に係るこのインターポーザー(10)は、シリコン基板(12)と、前記シリコン基板に形成された複数個のスルーホール導体(20)と、前記スルーホール導体のランド部分を延在させて形成した上部電極(14)及び下部電極(18)と、両電極間に形成された誘電体層(16)とにより形成されたキャパシタ(15)とを備える。所望により形成する再配線層(23-1,23-2)は、前記キャパシタとは別の層に形成される。
2008013054.tif 000002
【特許請求の範囲】
【請求項１】
基板表面のほぼ全面に形成されたキャパシタを備える、インターポーザー。
【請求項２】
請求項１に記載のインターポーザーにおいて、
前記キャパシタは、開口部を有する下部電極と前記下部電極上に形成された誘電体層と、前記誘電体層上に形成され、開口部を有する上部電極とからなり、
前記インターポーザーは、さらに、
前記基板を貫通し、ICチップの電源電極に電気的に接続している電源用スルーホール導体と、
前記電源用スルーホール導体と接続し、前記下部電極の開口部内に形成された電源用スルーホールランドと、
前記基板を貫通し、ICチップのグランド電極に電気的に接続しているグランド用スルーホール導体と、
前記グランド用スルーホール導体に電気的に接続し、前記上部電極の開口部内に形成されたグランド用ビアランドと、
前記基板を貫通し、ICチップの信号電極に電気的に接続している信号用スルーホール導体と、
前記信号用スルーホール導体と接続し、前記基板上に形成された信号用スルーホールランドと、
前記グランド用ビアランドと前記下部電極を接続し、前記誘電体層に形成されたグランド用ビア導体と、
前記電源用スルーホールランドと上部電極を接続し、前記誘電体層に形成された電源用ビア導体とを有し、
前記信号用スルーホール導体は、前記グランド用スルーホール導体と前記電源用スルーホール導体が形成されている領域以外に形成されている。
【請求項３】
請求項１に記載のインターポーザーにおいて、
前記キャパシタは、開口部を有する下部電極と前記下部電極上に形成された誘電体層と、前記誘電体層上に形成され、開口部を有する上部電極とからなり、
前記インターポーザーは、さらに、
前記基板を貫通し、ICチップのグランド電極に電気的に接続しているグランド用スルーホール導体と、
前記グランド用スルーホール導体と接続し、前記下部電極の開口部内に形成されたグランド用スルーホールランドと、
前記基板を貫通し、ICチップの電源電極に電気的に接続している電源用スルーホール導体と、
前記電源用スルーホール導体に電気的に接続し、前記上部電極の開口部内に形成された電源用ビアランドと、
前記基板を貫通し、ICチップの信号電極に電気的に接続している信号用スルーホール導体と、
前記信号用スルーホール導体と接続し、前記基板上に形成された信号用スルーホールランドと、
前記電源用ビアランドと前記下部電極を接続し、前記誘電体層に形成された電源用ビア導体と、
前記グランド用スルーホールランドと前記上部電極を接続し、前記誘電体層に形成されたグランド用ビア導体とを有し、
前記信号用スルーホール導体は、前記グランド用スルーホール導体と前記電源用スルーホール導体が形成されている領域以外に形成されている。
【請求項４】
請求項２または３に記載のインターポーザーにおいて、
前記信号用スルーホール導体は、前記基板の中央領域に形成され、
前記電源用スルーホール導体とグランド用スルーホール導体は、前記基板の周辺領域に形成されている、インターポーザー。
【請求項５】
請求項２または３に記載のインターポーザーにおいて、
前記電源用スルーホール導体とグランド用スルーホール導体は、前記基板の中央領域に形成され、
前記信号用スルーホール導体は、前記基板の周辺領域に形成されている、インターポーザー。
【請求項６】
請求項２または３に記載のインターポーザーにおいて、更に、
前記キャパシタ上に少なくとも１層以上の絶縁層を形成し、該絶縁層に形成された再配線層を備えている、インターポーザー。
【請求項７】
請求項２または３に記載のインターポーザーにおいて、
前記基板は、シリコンから成る、インターポーザー。
【請求項８】
請求項２または３に記載のインターポーザーにおいて、
前記スルーホール導体及びビア導体は、銅から成る、インターポーザー。
【請求項９】
請求項２または３に記載のインターポーザーにおいて、
前記上部電極及び下部電極は、ニッケル又は白金から成る、インターポーザー。
【請求項１０】
請求項２または３に記載のインターポーザーにおいて、
前記誘電体層は、強誘電性物質から成る、インターポーザー。
【請求項１１】
請求項２または３に記載のインターポーザーにおいて、
前記誘電体層は、チタン酸バリウムから成る、インターポーザー。
【請求項１２】
請求項２または３に記載のインターポーザーにおいて、更に、
前記インターポーザーの少なくとも一面は、ソルダーレジスト層又は絶縁樹脂層で覆われている、インターポーザー。
【請求項１３】
請求項２または３に記載のインターポーザーにおいて、
前記上部電極と下部電極は、プレーン層であって、前記プレーン層に前記開口部が形成されているインターポーザー。
【請求項１４】
ＩＣチップと、
パッケージ基板と、
前記ＩＣチップと前記パッケージ基板とに挟まれて、両者と夫々電気的に接続された請求項２または３に記載のインターポーザーとを備え、
前記インターポーザーは、キャパシタを提供する、電子機器。
【請求項１５】
シリコン基板を用意し、
前記シリコン基板の一方の面のほぼ全面に、下部電極、誘電体層及び上部電極からなるキャパシタを形成し、
前記シリコン基板の他方の面から、該シリコン基板に貫通孔を形成し、
前記貫通孔内にスルーホール導体を形成し、
前記スルーホール導体の幾つかは前記下部電極に電気的に接続し、前記スルーホール導体の残余の幾つかは、前記誘電体層に形成されたビアホール導体を介して前記上部電極に接続している、インターポーザーの製造方法。
【請求項１６】
請求項１５に記載のインターポーザーの製造方法において、さらに、キャパシタとは別の層に再配線層を形成するインターポーザーの製造方法。
【請求項１７】
請求項１５又は１６の方法により製造されたインターポーザーを用意し、
前記インターポーザーの一方の面にＩＣチップを電気的に接続し、
前記インターポーザーの他方の面にパッケージを電気的に接続する、電子機器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターポーザー及びこれを利用した電子機器に関し、更に具体的には、半導体チップとパッケージ基板との間に介在配置されるインターポーザー、並びに導体チップ、インターポーザー及びパッケージ基板の組み合わせからなる電子機器に関する。【０００２】
従来、半導体のチップとパッケージ基板との間の再配線を行うためのプリント配線板として、インターポーザーが知られている。インターポーザーは、主として、半導体チップの超高密度ピッチ（例えば、50μｍ）の導体回路とパッケージ基板（「実装基板」ともいう。）のそれより粗いピッチ（例えば、150μｍ）の導体回路とを相互に接続するために使用される再配線装置である。
【背景技術】
【０００３】
【特許文献１】特開2001-326305「半導体装置用インターポーザー、その製造方法および半導体装置」（2001年11月22日公開）。
【０００４】
上記特許文献は、絶縁基板上にキャパシタと配線パターンを形成したインターポーザーを開示している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者のその後の検討により、特許文献１に記載するように、インターポーザーにキャパシタと再配線層とを一緒に形成した場合には、種々の問題が発生することが判明した。
【課題を解決するための手段】
【０００６】
そこで、本発明は、新規なインターポーザー及びこれを利用した電子機器を提供することを目的とする。【０００７】
上記目的に鑑みて、本発明に係るインターポーザーは、基板表面のほぼ全面に形成されたキャパシタを備える。【０００８】
更に、上記インターポーザーでは、前記キャパシタは、開口部を有する下部電極と前記下部電極上に形成された誘電体層と、前記誘電体層上に形成され、開口部を有する上部電極とからなり、前記インターポーザーは、さらに、前記基板を貫通し、ICチップの電源電極に電気的に接続している電源用スルーホール導体と、前記電源用スルーホール導体と接続し、前記下部電極の開口部内に形成された電源用スルーホールランドと、前記基板を貫通し、ICチップのグランド電極に電気的に接続しているグランド用スルーホール導体と、前記グランド用スルーホール導体に電気的に接続し、前記上部電極の開口部内に形成されたグランド用ビアランドと、前記基板を貫通し、ICチップの信号電極に電気的に接続している信号用スルーホール導体と、前記信号用スルーホール導体と接続し、前記基板上に形成された信号用スルーホールランドと、前記グランド用ビアランドと前記下部電極を接続し、前記誘電体層に形成されたグランド用ビア導体と、前記電源用スルーホールランドと上部電極を接続し、前記誘電体層に形成された電源用ビア導体とを有し、前記信号用スルーホール導体は、前記グランド用スルーホール導体と前記電源用スルーホール導体が形成されている領域以外に形成してもよい。【０００９】
更に、上記インターポーザーでは、前記キャパシタは、開口部を有する下部電極と前記下部電極上に形成された誘電体層と、前記誘電体層上に形成され、開口部を有する上部電極とからなり、前記インターポーザーは、さらに、前記基板を貫通し、ICチップのグランド電極に電気的に接続しているグランド用スルーホール導体と、前記グランド用スルーホール導体と接続し、前記下部電極の開口部内に形成されたグランド用スルーホールランドと、前記基板を貫通し、ICチップの電源電極に電気的に接続している電源用スルーホール導体と、前記電源用スルーホール導体に電気的に接続し、前記上部電極の開口部内に形成された電源用ビアランドと、前記基板を貫通し、ICチップの信号電極に電気的に接続している信号用スルーホール導体と、前記信号用スルーホール導体と接続し、前記基板上に形成された信号用スルーホールランドと、前記電源用ビアランドと前記下部電極を接続し、前記誘電体層に形成された電源用ビア導体と、前記グランド用スルーホールランドと前記上部電極を接続し、前記誘電体層に形成されたグランド用ビア導体とを有し、前記信号用スルーホール導体は、前記グランド用スルーホール導体と前記電源用スルーホール導体が形成されている領域以外に形成してもよい。【００１０】
更に、本発明に係る電子機器は、ＩＣチップと、パッケージ基板と、前記ＩＣチップと前記パッケージ基板とに挟まれて、両者と夫々電気的に接続された請求項１〜２に記載のインターポーザーとを備え、前記インターポーザーは、キャパシタを提供する。【００１１】
更に、本発明に係るインターポーザーの製造方法は、シリコン基板を用意し、前記シリコン基板の一方の面のほぼ全面に、下部電極、誘電体層及び上部電極からなるキャパシタを形成し、前記シリコン基板の他方の面から、該シリコン基板に貫通孔を形成し、前記貫通孔内にスルーホール導体を形成し、前記スルーホール導体の幾つかは前記下部電極に電気的に接続し、前記スルーホール導体の残余の幾つかは、前記誘電体層に形成されたビアホール導体を介して前記上部電極に接続している。【００１２】
更に、本発明に係る電子機器の製造方法は、上記方法により製造されたインターポーザーを用意し、前記インターポーザーの一方の面にＩＣチップを電気的に接続し、前記インターポーザーの他方の面にパッケージを電気的に接続する方法である。
【発明の効果】
【００１３】
本発明によれば、新規なインターポーザー及びこれを利用した電子機器を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本実施形態に係るインターポーザーの要部を示す断面図である。
【図２】図２は、図１に示すインターポーザーに形成されたキャパシタの一部を、下部電極側から見た図である。
【図３】図３は、別の実施形態に係るインターポーザーの要部を示す断面図である。
【図４】図４は、インターポーザーを使用した電子機器の構成を示す断面図である。
【図５】図５は、別のインターポーザーを使用した電子機器の構成を示す断面図である。
【図６Ａ】図６Ａは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｂ】図６Ｂは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｃ】図６Ｃは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｄ】図６Ｄは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｅ】図６Ｅは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｆ】図６Ｆは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｇ】図６Ｇは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｈ】図６Ｈは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｉ】図６Ｉは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｊ】図６Ｊは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｋ】図６Ｋは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｌ】図６Ｌは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図６Ｍ】図６Ｍは、図６の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板上にキャパシタを形成する工程である。
【図７Ａ】図７Ａは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｂ】図７Ｂは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｃ】図７Ｃは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｄ】図７Ｄは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｅ】図７Ｅは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｆ】図７Ｆは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｇ】図７Ｇは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｈ】図７Ｈは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｉ】図７Ｉは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｊ】図７Ｊは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｋ】図７Ｋは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｌ】図７Ｌは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｍ】図７Ｍは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図７Ｎ】図７Ｎは、図７の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、このキャパシタの上面に再配線層を形成する工程である。
【図８Ａ】図８Ａは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｂ】図８Ｂは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｃ】図８Ｃは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｄ】図８Ｄは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｅ】図８Ｅは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｆ】図８Ｆは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｇ】図８Ｇは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｈ】図８Ｈは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｉ】図８Ｉは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【図８Ｊ】図８Ｊは、図８の他の図と共に、図５に示すインターポーザーの製造工程の一例を示す図であり、概して、シリコン基板にスルーホール導体を形成する工程である。
【符号の説明】
【００１５】
１０：インターポーザー、  １２：シリコン基板、  １２ａ：貫通孔、  １４：上部電極、  １５：キャパシタ、  １６：誘電体層、  １８：下部電極、  ２０-1：スルーホール導体，信号用スルーホール導体、  ２０-2：スルーホール導体，電源用スルーホール導体、  ２０-3：スルーホール導体，グランド用スルーホール導体、  ２０-1：ビア導体，信号用ビア導体、  ２０-2：ビア導体，電源用ビア導体、  ２０-3：ビア導体，グランド用ビア導体、  ２１-1：下側層間絶縁樹脂層、  ２１-2：上側層間絶縁樹脂層、  ２３-1，２３-2，２３-3：再配線層，銅メッキ層、  ２４：クリアランス、  ２５：クリアランス、  ２６：半田バンプ、  ２８：ソルダーレジスト層、  ２８ａ：開口、  ３０：半田バンプ、  ３８：ソルダーレジスト層、  ４０：半導体チップ，ＩＣチップ、  ４２：パッケージ基板、  ５０，５６，５８，６２，６６：レジスト、  ６２ａ：開口、  １００：開口部、  ７０-1，７０-2：電子機器、  １０１：開口部、  １０２：スルーホールランド、
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る新規なインターポーザー及びこれを利用した電子機器の実施形態に関して、添付の図面を参照しながら詳細に説明する。これらの実施形態は例示であって、本発明はこれに限定されないことを承知されたい。なお、図中、同じ要素に対しては同じ符号を付して重複した説明を省略する。【００１７】
［インターポーザー］
図１は、本実施形態に係るインターポーザー１０の要部を示す断面図である。インターポーザー１０は、シリコン基板１２に形成されたスルーホール導体２０-1，２０-2，２０-3と、誘電体層１６に形成されたビア導体２２-2，２２-3とを備える。スルーホール導体２０-1〜２０-3は、基板表面に形成されたスルーホールランド１０２若しくは下部電極１８と接続している。ビア導体２２-1〜２２-3は、誘電体層１６上に形成されたビアランド１０３と接続している。電源用スルーホール導体２０-2と電源用ビア導体２２-2とは長さ方向に接続され、同様に、グランド用スルーホール導体２０-3とグランド用ビア導体２２-3並びに信号用スルーホール導体２０-1と信号用ビア導体２２-1（図３参照）も夫々長さ方向に接続されている。従って、本出願書類では、長さ方向に接続されたスルーホールとビアホールとを、「スルーホール導体及びビア導体２０-1，２２-1」のように総称することもある。インターポーザー１０は、シリコン基板１２と、開口部１０１を有する下部電極１８、及び開口部１００を有する上部電極１４からなるキャパシタ１５とを備えている。【００１８】
ここで、クリアランス２５及び２４は、スルーホールランド１０２及びビアランド１０３との間の夫々の絶縁エリアを表し、開口部１００及び１０１は、スルーホールランド１０２及びビアランド１０３が夫々形成されるエリアを表している。【００１９】
電源用スルーホール導体２０-2の直上に電源用ビア導体２２-2を設ける必要性はない。また、電源用スルーホール導体の数と電源用ビア導体の数が同じである必要は無い。電源用ビア導体の数が少ないほど、上部電極１４に設ける開口部１００の数をすくなくすることができる。【００２０】
グランド用スルーホール導体２０-3の直上にグランド用ビア導体２２-3を設ける必要性はない。また、グランド用スルーホール導体の数とグランド用ビア導体の数が同じである必要は無い。グランド用ビア導体の数が少ないほど、下部電極１８に設ける開口部１０１の数をすくなくすることできる。【００２１】
シリコン基板１２は、適切に表面研磨されている場合、表面が極めて平滑である性質を有する。なお、本実施形態で要求される表面平滑レベルを満足するならば、シリコン基板の代わりに、ガラス基板、ポリイミド基板を使用してもよい。【００２２】
インターポーザー１０のスルーホール導体及びビア導体２０-1，２２-1（図３参照）は、信号用導体であり、後述するように、半導体チップ（図４及び５参照）とパッケージ基板（図４及び５参照）の間で信号電送を行う。【００２３】
グランド用スルーホール導体２０-3は、下部電極１８の開口部１０１に形成されているスルーホールランド１０２と接続し、さらに、グランド用ビア導体２２-３を介して上部電極１４と接続している。スルーホールランド１０２は、クリアランス２５により下部電極１８と絶縁されている。電源用スルーホール導体２０-2は、下部電極１８と接続し、さらに、電源用ビア導体２２−２を介して、上部電極１４の開口部１００に設けられたビアランド１０３と接続している。そして、ビアランド１０３と上部電極１４は、クリアランス２４により絶縁されている。【００２４】
なお、反対に、電源用スルーホール導体２０-2は、下部電極１８の開口部１０１に形成されているスルーホールランド１０２と接続し、さらに、電源用ビア導体２２−２を介して上部電極１４と接続してもよい。グランド用スルーホール導体２０-3は、下部電極１８と接続し、さらに、グランド用ビア導体２２−３を介して、上部電極１４の開口部１００に設けられたビアランド１０３と接続してもよい。【００２５】
上部電極１４及び下部電極１８は、適当な金属から形成される。本実施形態では、例えば、製造上の便宜より、上部電極１４はニッケル(Ni)から形成され、下部電極１８は白金(Pt)から形成される。しかし、その他の金属から形成してもよい。【００２６】
誘電体層１６は、高誘電体であることが望ましい。例えば、誘電体層１６は、強誘電性を持つチタン酸バリウム(BaTiO3)から成る。【００２７】
ここで、上部電極１４、誘電体層１６及び下部電極１８は、キャパシタ１５を形成する。【００２８】
図１に示すインターポーザー１０は、後述するように、半導体チップ（図４及び５参照）とパッケージ基板（「実装基板」ともいう。）（図４及び５参照）との間に配置される。インターポーザー１０は、半導体チップの極めて近傍に位置して、電源とグランドの間にデカップリング・キャパシタを形成してノイズを吸収している。【００２９】
図１に示すインターポーザー１０は、シリコン基板１２の一面のほぼ全面に誘電体層１６が形成され、この誘電体層を挟む両面の導体層が上部及び下部電極１４，１８となる。【００３０】
図１に示すインターポーザー１０は、キャパシタ１５が形成されている領域に、信号配線を有していない。このため、シリコン基板１２の表面に拡がる大きな面積のキャパシタ用電極１４，１８を形成することが出来る。【００３１】
図１に示すインターポーザー１０に使用するシリコン基板１２は、表面が極めて平滑であるため、誘電体層１６を非常に薄く、即ち上部電極１４と下部電極１８の間隔を非常に狭く形成することが出来る。【００３２】
図１に示すインターポーザー１０に使用する誘電体層１６は、例えば、強誘電性を持つチタン酸バリウム(BaTiO3)層を採用することが出来る。【００３３】
これらの要因を１つ以上有することにより、図１に示すインターポーザー１０は、非常に大きな容量のキャパシタ（コンデンサ）を形成することが出来る。【００３４】
図２は、図１に示すインターポーザー１０に形成されたキャパシタ１５の一部を、下部電極１８側から見た図である。図２で白色に表示された領域は下部電極１８を示し、黒色に表示された枠形状は下部電極１８の開口部から見える誘電体層１６を示している。下部電極１８が、シリコン基板面積のほぼ全面に形成されているのが分かる。【００３５】
図３は、別の実施形態に係るインターポーザーの要部を示す断面図である。上述した図１のインターポーザーの要部は、シリコン基板１２の周辺部に信号用スルーホール導体及び信号用ビア導体２０-1，２２-1が配置され、中央部に電源用スルーホール導体及びビア導体２０-2，２２-2並びにグランド用スルーホール導体及びビア導体２０-3，２２-3が配置されて、キャパシタ１５を形成している。これに対して、図３に示すインターポーザーの要部は、中央部に密集して、信号用スルーホール導体２０-1及び信号用ビア導体２２-1を配置し、これを囲むように電源用スルーホール導体及びビア導体２０-2，２２-2並びにグランド用スルーホール導体及びビア導体２０-3，２２-3が配置されている点で相違する。【００３６】
図３に示すように、電源用ビア導体２２-2は、ランド部分が延在して上部電極１４を形成している。そして、スルーホールランド１０２は、下部電極１８の開口部１０１に形成され、クリアランス２５により下部電極１８と絶縁されている。信号用スルーホール導体及びビア導体２０-1，２２-1は、クリアランス２４により上部電極１４と絶縁され、クリアランス２５により下部電極１８と絶縁されている。グランド用スルーホール導体２０-3は、ランド部分が延在して下部電極１８を形成し、上部電極１４とは非接続状態にある。例えば、上部電極１４に接続するビア導体を形成しない、又はビアランド１０３を上電極１４の開口部１００に形成し、クリアランス２４により上部電極１４と電気的に非接続状態とする。【００３７】
なお、信号用スルーホール導体及びビア導体２０-1，２２-1、電源用スルーホール導体及びビア導体２０-2，２２-2及びグランド用スルーホール導体及びビア導体２０-3，２２-3は、互いに混在するように配置してもよい。【００３８】
図４は、インターポーザー１０を使用した電子機器の構成を示す断面図である。インターポーザー１０は、ＩＣチップ(IC)４０とパッケージ基板(PK)４２との間に介在配置され、半田バンプ２６を介してＩＣチップ４０と、半田バンプ３０を介してパッケージ基板４２と、夫々半田接続される。【００３９】
図４に示すインターポーザー１０は、図１及び３に関連して説明した上部電極１４、誘電体層１６、下部電極１８、シリコン基板１２，スルーホール導体及びビア導体２０，２２に加えて、上部電極１４の上に形成された絶縁樹脂層２１と、この絶縁樹脂層の開口を介してスルーホール導体に接続するニッケル(Ni)のランド２４-1と、このニッケルのランド（パッド）を被覆する金(Au)メッキ層２４-2と、金メッキ層の上に形成された半田バンプ２６と、シリコン基板１２の下面に形成されたソルダーレジスト層２８と、このソルダーレジスト層の開口を介してスルーホール導体２０のランド（外部電極）部分に形成された半田バンプ３０とを備えている。【００４０】
図４に示すインターポーザー１０は、キャパシタ１５が、半導体チップ４０の極めて近傍に位置しているので、電源とグランドの間にデカップリング・キャパシタを形成してノイズを吸収することができる。【００４１】
図４のインターポーザー１０は、シリコン基板１２の表面を占有する再配線パターンが存在しないため、大きな面積のキャパシタ用電極１４，１８を形成することができる。【００４２】
図４のインターポーザー１０は、シリコン基板１２の表面が極めて平滑であるため、上部電極１４と下部電極１８の間を非常に狭く形成することができる。【００４３】
図４のインターポーザー１０は、誘電体層１６として強誘電性を持つ誘電体を採用することが出来るため、非常に大きな容量のキャパシタ（コンデンサ）を形成することが出来る。【００４４】
図５は、別のインターポーザー１０を使用した電子機器の構成を示す断面図である。図５に示すインターポーザー１０の構成は、図４に示すそれと比較すると、再配線層２３-1，２３-2が追加されている点で相違する。【００４５】
図５のインターポーザー１０は、図４に関連して説明した上部電極１４、誘電体層１６、下部電極１８、シリコン基板１２、スルーホール導体２０、ビア導体２２，半田バンプ２６、ソルダーレジスト層２８及び半田バンプ３０に加えて、再配線パターン２３-1が形成された下側層間絶縁樹脂層２１-1と、再配線パターン２３-2が形成された上側層間絶縁樹脂層２１-2と、ソルダーレジスト層３８とを備えている。下側層間絶縁樹脂層２１-1は、キャパシタ上に形成されている。下側層間絶縁樹脂層上に形成された配線パターン２３-1は、下側層間絶縁樹脂層に形成されているビアホール導体２２を介して、信号用スルーホール導体２０-1、電源用スルーホール導体２０-2、グランド用スルーホール導体２０-3のいずれかと接続している。層間樹脂絶縁層は、１層でも複数層でもよい。【００４６】
しかし、この再配線パターン２３-1，２３-2は、キャパシタ１５とは別の層（即ち、層間絶縁樹脂層２１-1，２１-2）に夫々形成されている。即ち、上部電極１４、誘電体層１６及び下部電極１８からなるキャパシタ１５内には、再配線パターンが存在しない。そのため依然として大きな面積のキャパシタ用電極を形成することができる。【００４７】
従って、図５に示すインターポーザー１０は、図１及び図３に関連して説明したインターポーザーの作用及び特徴を有している。図５のインターポーザー１０は、半導体チップ４０とパッケージ基板４２との相互接続機能に加えて、半導体チップ４０の極めて近傍に位置しているので、電源とグランドの間にデカップリング・キャパシタを形成してノイズを吸収できる。【００４８】
図５のインターポーザー１０は、キャパシタ１５部分に再配線パターンが存在しないため、大きな面積のキャパシタ用電極を形成することができる。【００４９】
図５のインターポーザー１０は、表面が極めて平滑なシリコン基板１２上にコンデンサ１５を形成している。誘電体層の厚みを非常に薄くすることができる。【００５０】
図５のインターポーザー１０は、誘電体層１６として強誘電性を持つ誘電体を採用することが出来るため、非常に大きな容量のキャパシタ（コンデンサ）を形成することが出来る。【００５１】
（製造方法）
図６Ａ〜図６Ｍ、図７Ａ〜図７Ｎ及び図８Ａ〜図８Ｊは、図５に示すインターポーザー１０の製造工程の一例を示す図である。ここで、図６Ａ〜図６Ｍに示す工程は、概して、シリコン基板１２上にキャパシタ１５を形成する工程である。図７Ａ〜図７Ｎに示す工程は、概して、このキャパシタ１５の上方に再配線層を形成する工程である。更に、図８Ａ〜図８Ｊに示す工程は、概して、シリコン基板１２にスルーホール導体２０を形成する工程である。しかし、インターポーザー１０の製造工程はこれに限定されない。最終的に、図４又は５に示すようなインターポーザー１０が実現できる任意の製造方法を採用することが出来る。【００５２】
図６Ａは、シリコン(Si)ウェーハを準備する工程である。例えば、シリコンウェーハは、半径1〜3インチ、厚さ50〜200μｍの円板形状である。このシリコンウェーハが、インターポーザー１０のシリコン基板１２に相当する。【００５３】
図６Ｂは、リフトオフ法のレジスト５０のパターニング工程である。例えば、シリコン基板１２の上面に、ドライフィルムをラミネートし、パターニングする。【００５４】
図６Ｃは、スパッタリングにより下部電極１８を形成する工程である。レジスト上も含めて、シリコン基板１２の表面全面に、スパッタリングにより金属層を析出し、下部電極１８を形成する。下部電極１８は、好ましくは、白金(Pt)から形成される。しかし、その他の金属であってもよい。【００５５】
図６Ｄは、レジスト５０の剥離工程である。図５Ｂの工程でパターニングされたレジスト５０を、適当な剥離液により剥離する。この際、レジスト上に析出された金属層も同時に剥離され、下部電極１８がパターニングされる。【００５６】
図６Ｅは、スパッタ又はゾルゲルにより、誘電体層１６を形成する工程である。誘電体層１６は、例えば、強誘電性を持つチタン酸バリウム(BaTiOx)から成る。例えば、マグネトロンスパッタ装置にBaTiOxのターゲットを装着し膜厚0.25μｍ程度の第１スパッタ膜を形成し、第１スパッタ膜の上にバリウム(Ba)とチタン(Ti)を含むゾル−ゲル溶液を複数回のスピンコートすることによりゾル−ゲル膜を形成し、更にこのスピンコート膜の上に（第１スパッタ膜形成と同じように）膜厚0.15μｍ程度の第２スパッタ膜を形成することにより行われる。このようにして形成された誘電体層１６は、ゾル−ゲル膜を第１スパッタ膜と第２スパッタ膜とで挟み込んだ状態となる。【００５７】
図６Ｆは、スパッタリングにより上部電極１４を形成する工程である。上部電極１４は、好ましくは、ニッケル(Ni)から形成される。しかし、その他の金属であってもよい。【００５８】
図６Ｇは、上部電極１４を形成するために使用するレジスト５２のパターニング工程である。レジスト５２としては、例えば、東京都所在の旭化成エレクトロニクス株式会社製のドライフィルムレジストＡＱシリーズ等を使用することが出来る。【００５９】
図６Ｈは、上部電極１４及び誘電体層１６のエッチング工程である。上部電極１４がニッケル(Ni)から形成されている場合、例えば、エッチャントとしてメルテックス株式会社製の品番メルストリップ（混酸）を使用することが出来る。誘電体層１６に貫通孔を形成する場合、CO2レーザやUVレーザを使用することができる。【００６０】
図６Ｉは、レジスト５２の剥離工程である。レジスト剥離液として、例えば、濃度10％程度のＮａＯＨ水溶液を使用することが出来る。【００６１】
図６Ｊは、シード層５４をスパッタリングにより形成する工程である。シード層５４として、例えば、ニッケル(Ni)を使用することが出来る。【００６２】
図６Ｋは、上部電極１４を形成するために使用するレジスト５６のパターニング工程である。レジスト５６としては、例えば、日本国東京都所在の旭化成エレクトロニクス株式会社製のドライフィルムレジストＡＱシリーズを使用することが出来る。【００６３】
図６Ｌは、上部電極１４を形成するエッチング工程である。上部電極１４がニッケル(Ni)から形成されている場合、例えば、エッチャントとして上記品番メルストリップ（混酸）を使用して、レジスト５６の開口を通してニッケル(Ni)層をエッチングする。【００６４】
図６Ｍは、レジスト５６の剥離工程である。レジスト剥離液として、例えば、上記ドライフィルムレジストＡＱシリーズを使用することが出来る。これら図６Ａ〜図６Ｍに示す工程により、シリコン基板１２にキャパシタ１５を形成することが出来る。ビア導体、スルーホールランド、ビアランドも形成される。【００６５】
図７Ａは、下側層間絶縁樹脂層２１-1を形成し、パターニングする工程である。下側層間絶縁樹脂層２１-1は、例えば、ポリイミドから形成することが出来る。【００６６】
図７Ｂは、パターニングされた下側層間絶縁樹脂層２１-1の上に、シード層１９-1をスパッタリングにより形成する工程である。シード層１９-1として、例えば、ニッケル(Ni)を下地として、その上に銅(Cu)を使用することが出来る。【００６７】
図７Ｃは、銅メッキ層２３-1を形成する工程である。銅メッキ層２３-1として、例えば、シード層１９-1を電極として、下側層間絶縁樹脂層２１-1の表面及び開口内のシード層上に、電解銅メッキを形成する。必要に応じて、銅メッキ層２３-1の表面を平滑化処理する。【００６８】
図７Ｄは、レジスト５８をパターニングする工程である。銅メッキ層２３-1をエッチングするため、銅メッキ層２３-1に上にレジスト５８をラミネートし、パターニングする。レジスト５８として、例えば、上記ドライフィルムレジストＡＱシリーズを使用することが出来る。【００６９】
図７Ｅは、銅メッキ層２３-1及びシード層(Cu/Ni)１９-1をエッチングする工程である。銅メッキ層及びシード層の銅層をエッチングする場合、例えば、エッチャントとして過酸化水素／硫酸(H2SO4/H2O2)を使用して、レジストの開口を通して銅メッキ層をエッチングする。シード層のニッケル層をエッチングする場合、例えば、エッチャントとして上記品番メルストリップ（混酸）を使用して、レジスト５８の開口を通してニッケル層をエッチングする。【００７０】
図７Ｆは、レジスト５８の剥離工程である。レジスト剥離液として、例えば、濃度10％程度のＮａＯＨ水溶液を使用することが出来る。【００７１】
図７Ｇは、上側層間絶縁樹脂層２１-2を形成し、パターニングする工程である。図６Ｄに示す下側層間絶縁樹脂層２１-1の形成工程と同様に、上部層間絶縁樹脂２１-2は、例えば、ポリイミドから形成することが出来る。【００７２】
図７Ｈは、パターニングされた上側層間絶縁樹脂層２１-2の上に、シード層１９-2をスパッタリングにより形成する工程である。図７Ｂに示す工程と同様に、シード層１９-2として、例えば、ニッケル(Ni)を下地として、その上に銅(Cu)を使用することが出来る。【００７３】
図７Ｉは、レジスト６０をパターニングする工程である。【００７４】
図７Ｊは、銅メッキ層２３-2を形成する工程である。銅メッキ層２３-2として、例えば、シード層１９-2を電極として、上側層間絶縁樹脂層２１-2の表面及び開口内のシード層１９-2上に、電解銅メッキを形成する。【００７５】
図７Ｋは、レジスト６０を剥離する工程である。レジスト剥離液として、例えば、濃度10％程度のＮａＯＨ水溶液を使用することが出来る。【００７６】
図７Ｌは、銅メッキ層２３-2及びシード層(Cu/Ni)１９-2をエッチングする工程である。図７Ｅに示す工程と同様に、例えば、エッチャントとして過酸化水素／硫酸(H2SO4/H2O2)を使用して銅メッキ層をエッチングし、上記品番メルストリップ（混酸）を使用してニッケル層をエッチングする。【００７７】
図７Ｍは、ソルダーレジスト３８をパターニングする工程である。ソルダーレジスト３８としては、例えば、東京都所在の日立化成工業株式会社社製の品番SR-7200（感光性液状ソルダーレジスト）を使用し、スクリーン印刷で塗布することができる。【００７８】
図７Ｎは、銅メッキ層２３-2の上に、下地としてニッケル(Ni)メッキを行い、その上に金(Au)メッキを行う工程である。パッケージに接続するためのハンダバンプを形成する面に、銅メッキ層の保護層２４を形成するためである。これら図６Ａ〜図６Ｎに示す工程により、キャパシタ１５の上面に再配線層２３-1，２３-2を形成することができる。【００７９】
図８Ａは、シリコン基板１２の下面にレジスト６２をパターニングする工程である。シリコン基板１２に貫通孔１２ａを形成するため、シリコン基板１２の下面にレジスト６２をラミネートし、パターニングする。レジスト６２として、例えば、上記ドライフィルムレジストＡＱシリーズを使用することが出来る。【００８０】
図８Ｂは、シリコン基板１２に貫通孔１２ａを形成する工程である。レジスト６２に形成された開口６２ａを通して、ＲＩＥ法（反応性イオンエッチング）による異方性エッテチングによりシリコン基板１２をエッチングして貫通孔１２ａを形成する。【００８１】
図８Ｃは、レジスト６２を剥離する工程である。レジスト剥離液として、例えば、濃度10％程度のＮａＯＨ水溶液を使用することが出来る。【００８２】
図８Ｄは、貫通孔１２ａの形成されたシリコン基板１２に、シード層１９-3をスパッタリングにより形成する工程である。シード層１９-3として、例えば、銅(Cu)を使用することが出来る。図示していないが、シード層形成前に、CVD法などで、シリコン基板の表面に絶縁層（例えば、SiO2）を形成する。なお、製造工程の順序に関して、シリコン基板１２の一方の面に下部電極１８を形成した段階（図６Ｄ参照）で、スルーホール用の貫通孔１２ａを形成し（図８Ｂ参照）、貫通孔の内壁を含むシリコン基板の表面にSiO2等の絶縁膜を形成するような順序としてもよい。【００８３】
図８Ｅは、レジスト６６のパターニング工程である。シリコン基板１２の表面上のシード層１９-3に、ドライフィルムをラミネートし、パターニングする。【００８４】
図８Ｆは、銅メッキ層２３-3を形成する工程である。銅メッキ層２３-3として、例えば、シード層１９-3を電極として、シリコン基板１２の表面及び開口内のシード層１９-3上に、電解銅メッキを形成する。【００８５】
図８Ｇは、レジスト６６を剥離する工程である。レジスト剥離液として、例えば、濃度10％程度のＮａＯＨ水溶液を使用することが出来る。【００８６】
図８Ｈは、シード層１９-3をエッチングする工程である。例えば、シード層１９-3が銅(Cu)で形成されている場合、エッチャントとして過酸化水素／硫酸(H2SO4/H2O2)を使用してシード層をソフトエッチングして除去することが出来る。なお、エッチングの際に、銅メッキ層２３-3の上部に適当なレジストを形成してもよい。【００８７】
図８Ｉは、ソルダーレジスト２８をパターニングする工程である。ソルダーレジスト２８としては、例えば、上記品番SR-7200（感光性液状ソルダーレジスト）を使用し、スクリーン印刷で塗布することができる。【００８８】
図８Ｊは、半田バンプ２６，３０を形成する工程である。ソルダーレジスト３８の開口３８ａにある銅メッキ層２３-2の上に、パッケージに接続するためのハンダバンプ２６を形成し、ソルダーレジスト２８の開口２８ａにある銅メッキ層２３-3の上に、ＩＣチップに接続するためのハンダバンプ３０を形成する。半田バンプ２６，３０の形成は、例えば、スクリーン印刷で行うことが出来る。これら図８Ａ〜図８Ｊに示す工程により、シリコン基板１２にスルーホール導体２０を形成することが出来る。【００８９】
なお、図４に示すインターポーザーは、上記工程の一部（例えば、図６Ａ〜６Ｍ，７Ａ〜７Ｆ，８Ａ〜８Ｊ）を利用して、製造することができる。【００９０】
［インターポーザーを利用した電子機器］
図４に示すインターポーザー１０は、ＩＣチップ４０とパッケージ基板４２との間に介在配置されて夫々相互接続され、半導体チップ、インターポーザー及びパッケージ基板の組み合わせからなる電子機器７０-1を形成する。【００９１】
この電子機器７０-1は、インターポーザー１０の製造後、半田バンプ２６，３０をリフローして、インターポーザー１０を半導体チップ４０及びパッケージ基板４２に夫々半田接続することにより形成される。インターポーザー１０は、半導体チップ４０の近傍に位置して、大きな容量を有するデカップリング・コンデンサとして機能する。【００９２】
図５に示すインターポーザー１０は、ＩＣチップ４０とパッケージ基板４２との間に介在配置されて夫々相互接続され、半導体チップ、インターポーザー及びパッケージ基板の組み合わせからなる電子機器７０-2を形成する。この電子機器７０-2は、インターポーザー１０の製造後、半田バンプ２６，３０をリフローして、インターポーザー１０を半導体チップ４０及びパッケージ基板４２に夫々半田接続することにより形成される。インターポーザー１０は、半導体チップ４０とパッケージ基板４２との間で再配線層２３-1，２３-2を提供する。【００９３】
［実施形態の特徴・利点等］
本実施形態に係るインターポーザー１０は、シリコン基板１２の表面を占有する再配線パターンが存在しないため、大きな面積のキャパシタ用電極を形成することが出来る。【００９４】
本実施形態に係るインターポーザー１０は、表面が極めて平滑なシリコン基板を使用しているため、誘電体層１６を非常に薄く、即ち上部電極１４と下部電極１８の間を非常に狭く形成することが出来る。基板上に形成されたコンデンサは、大きな容量を有することとなる。【００９５】
本実施形態に係るインターポーザー１０は、例えば、強誘電性を持つ材料、例えばチタン酸バリウム(BaTiO3)層を採用することが出来るので、大きな容量を有するデカップリング・コンデンサを基板上に形成できる。【００９６】
本実施形態に係る電子機器７０-1は、半導体チップ４０、インターポーザー１０及びパッケージ基板４２の組み合わせにより、半導体チップ４０の極めて近傍に、容量の大きなデカップリング・キャパシタを提供することが出来る。【００９７】
本実施形態に係る電子機器７０-2は、容量の大きなデカップリング・キャパシタを半導体チップ４０の極めて近傍に配置しながら、更に、再配線層２３-1，２３-2を提供することが出来る。【００９８】
［その他］
以上、本発明に係るインターポーザー及びこれを利用した電子機器の実施形態に関して説明したが、これらは例示であって、本発明はこれに限定されない。【００９９】
例えば、スルーホール導体２０とビア導体２２とは長さ方向に接続され、スルーホール導体及びビア導体２０，２２と総称している。しかし、これに限定されない。例えば、図１及び図３に示すインターポーザーにおいて、スルーホール導体２０は、クリアランス２５により下部電極１８と非接続状態とし、そこから外れた位置に形成されたビア導体２２を介して上部電極１４に接続するようにしてもよい。この場合、スルーホール導体２０とビア導体２２は電気的には接続しているが、長さ方向に接続されてない。このような形態は、電源用、グランド用及び信号用のスルーホール導体及びビア導体のいずれにも適用することができる。【０１００】
従って、本発明の技術的範囲は、添付の特許請求の範囲の記載に基づいて定められる。
【図１】
2008013054.tif 000003
【図２】
2008013054.tif 000004
【図３】
2008013054.tif 000005
【図４】
2008013054.tif 000006
【図５】
2008013054.tif 000007
【図６Ａ】
2008013054.tif 000008
【図６Ｂ】
2008013054.tif 000009
【図６Ｃ】
2008013054.tif 000010
【図６Ｄ】
2008013054.tif 000011
【図６Ｅ】
2008013054.tif 000012
【図６Ｆ】
2008013054.tif 000013
【図６Ｇ】
2008013054.tif 000014
【図６Ｈ】
2008013054.tif 000015
【図６Ｉ】
2008013054.tif 000016
【図６Ｊ】
2008013054.tif 000017
【図６Ｋ】
2008013054.tif 000018
【図６Ｌ】
2008013054.tif 000019
【図６Ｍ】
2008013054.tif 000020
【図７Ａ】
2008013054.tif 000021
【図７Ｂ】
2008013054.tif 000022
【図７Ｃ】
2008013054.tif 000023
【図７Ｄ】
2008013054.tif 000024
【図７Ｅ】
2008013054.tif 000025
【図７Ｆ】
2008013054.tif 000026
【図７Ｇ】
2008013054.tif 000027
【図７Ｈ】
2008013054.tif 000028
【図７Ｉ】
2008013054.tif 000029
【図７Ｊ】
2008013054.tif 000030
【図７Ｋ】
2008013054.tif 000031
【図７Ｌ】
2008013054.tif 000032
【図７Ｍ】
2008013054.tif 000033
【図７Ｎ】
2008013054.tif 000034
【図８Ａ】
2008013054.tif 000035
【図８Ｂ】
2008013054.tif 000036
【図８Ｃ】
2008013054.tif 000037
【図８Ｄ】
2008013054.tif 000038
【図８Ｅ】
2008013054.tif 000039
【図８Ｆ】
2008013054.tif 000040
【図８Ｇ】
2008013054.tif 000041
【図８Ｈ】
2008013054.tif 000042
【図８Ｉ】
2008013054.tif 000043
【図８Ｊ】
2008013054.tif 000044
【国際調査報告】
2008013054.tif 000045
2008013054.tif 000046
2008013054.tif 000047
2008013054.tif 000048
2008013054.tif 000049
2008013054.tif 000050