【手続補正書】
【提出日】平成19年4月27日(2007.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１給電ノードと、第２給電ノードと、ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタとを含む複数のスタティックメモリセルと、
前記複数のスタティックメモリセルの前記第１給電ノードが接続される第１給電線と、
前記複数のスタティックメモリセルの前記第２給電ノードが接続される第２給電線と、
前記第１給電線の電位状態を切り換える第１制御回路とを有し、
選択状態とされた前記スタティックメモリセルに接続される第１給電線の電位状態は、前記第１制御回路により、当該スタティックメモリセルが非選択状態であった場合の当該スタティックメモリセルに接続される第１給電線の電位状態から切り換えられる半導体装置。
【請求項２】
請求項１において、
前記スタティックメモリセルの読み出しまたは書き込みのための周辺回路を有し、
前記周辺回路に用いられるＭＯＳトランジスタのしきい値電圧の絶対値は、前記スタティックメモリセルの前記交差結合されたＭＯＳトランジスタのしきい値電圧の絶対値よりも小さい半導体装置。
【請求項３】
請求項１または２において、
前記第１給電ノードは前記スタティックメモリセルの高電位側の給電ノードであり、前記第２給電ノードは前記スタティックメモリセルの低電位側の給電ノードであり、
前記第２給電線には基準電位が供給されており、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記第１制御回路は、当該スタティックメモリセルに接続される第１給電線に所定の電位が印加された状態からフローティング状態に切り換える半導体装置。
【請求項４】
請求項３において、
前記選択状態とされたスタティックメモリセルに対して書き込みが行われる半導体装置。
【請求項５】
請求項３において、
前記第１制御回路は、前記所定の電位を与える電位点と前記第１給電線との間にソース・ドレイン経路を有するＭＯＳトランジスタを有し、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記第１制御回路のＭＯＳトランジスタは、導通状態から非導通状態に制御される半導体装置。
【請求項６】
請求項１または２において、
前記第１給電ノードは前記スタティックメモリセルの高電位側の給電ノードであり、前記第２給電ノードは前記スタティックメモリセルの低電位側の給電ノードであり、
前記第２給電線には基準電位が供給されており、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記第１制御回路は、当該スタティックメモリセルに接続される第１給電線に第１の電位が印加された状態から前記第１の電位よりも低い第２電位が印加された状態に切り換える半導体装置。
【請求項７】
請求項６において、
前記選択状態とされたスタティックメモリセルに対して書き込みが行われる半導体装置。
【請求項８】
請求項６において、
前記第１制御回路は、前記第１の電位を与える第１電位点と前記第１給電線との間にソース・ドレイン経路を有する第１ＭＯＳトランジスタと、第２の電位を与える第２電位点と前記第１給電線との間にソース・ドレイン経路を有する第２ＭＯＳトランジスタとを有し、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記第１制御回路の第１ＭＯＳトランジスタは導通状態から非導通状態に制御され、前記第１制御回路の第２ＭＯＳトランジスタは非導通状態から導通状態に制御される半導体装置。
【請求項９】
請求項６において、
前記第１制御回路は、前記第１の電位を与える第１電位点と前記第１給電線との間にソース・ドレイン経路を有する第１ＭＯＳトランジスタと、前記第１の電位よりも低い第３の電位を与える第３電位点と前記第１給電線との間にクランプ回路とを有し、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記第１制御回路の第１ＭＯＳトランジスタは導通状態から非導通状態に制御される半導体装置。
【請求項１０】
請求項９において、
前記第３の電位は、前記スタティックメモリセルの読み出しまたは書き込みのための周辺回路の電源電位である半導体装置。
【請求項１１】
請求項１または２において、
前記第２給電線に印加する電位を制御する第２制御回路とを有し、
前記第１給電ノードは前記スタティックメモリセルの高電位側の給電ノードであり、前記第２給電ノードは前記スタティックメモリセルの低電位側の給電ノードであり、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記第２制御回路は、当該スタティックメモリセルに接続される第２給電線に基準電位が印加された状態から前記基準電位よりも高い第４の電位が印加された状態に制御する半導体装置。
【請求項１２】
請求項１１において、
前記第２制御回路は、所定の参照電圧が入力されるコンパレータを含み、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記コンパレータは、基準電位を出力する状態から前記第４の電位を出力する状態に制御される半導体装置。
【請求項１３】
請求項１１において、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記第１制御回路は、当該スタティックメモリセルに接続される第１給電線に所定の電位が印加された状態からフローティング状態に切り換える半導体装置。
【請求項１４】
請求項１１において、
前記スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記第１制御回路は、当該スタティックメモリセルに接続される第１給電線に第１の電位が印加された状態から前記第１の電位よりも低い第２電位が印加された状態に切り換える半導体装置。
【請求項１５】
請求項１または２において、
複数のデータ対線と、
ワード線とを有し、
前記スタティックメモリセルは、前記ワード線によって制御される転送トランジスタを介して前記複数のデータ対線のいずれかと接続され、
前記第１給電線は、前記ワード線の延伸する方向に延伸する半導体装置。
【請求項１６】
請求項１または２において、
複数のデータ対線と、
ワード線とを有し、
前記スタティックメモリセルは、前記ワード線によって制御される転送トランジスタを介して前記複数のデータ対線のいずれかと接続され、
前記第１給電線は、前記ワード線の延伸する第１の方向と交差する第２の方向に延伸する半導体装置。
【請求項１７】
高電位側の給電ノードである第１給電ノードと、低電位側の給電ノードである第２給電ノードと、ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタとを含む複数のスタティックメモリセルと、
前記複数のスタティックメモリセルの前記第１給電ノードが接続される第１給電線と、 前記複数のスタティックメモリセルの前記第２給電ノードが接続される第２給電線とを有し、
前記スタティックメモリの書き込み時に当該スタティックメモリセルに接続される第１給電線に供給される第１の電位は、前記スタティックメモリの読み出し時に前記スタティックメモリセルに接続される第１給電線に供給される第２の電位よりも低い半導体装置。
【請求項１８】
請求項１７において、
前記スタティックメモリセルの読み出しまたは書き込みのための周辺回路を有し、
前記周辺回路に用いられるＭＯＳトランジスタのしきい値電圧の絶対値は、前記スタティックメモリセルの前記交差結合されたＭＯＳトランジスタのしきい値電圧の絶対値よりも小さい半導体装置。
【請求項１９】
請求項１７または１８において、
前記第１給電線の電位状態を切り換える制御回路を有し、
前記第２給電線には基準電位が供給されており、
前記制御回路は、前記第２の電位を与える第２電位点と前記第１給電線との間にソース・ドレイン経路を有する第１ＭＯＳトランジスタと、前記第１の電位を与える第１電位点と前記第１給電線との間にソース・ドレイン経路を有する第２ＭＯＳトランジスタとを有し、
前記スタティックメモリの書き込み時に、当該スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記制御回路の第１ＭＯＳトランジスタは導通状態から非導通状態に制御され、前記制御回路の第２ＭＯＳトランジスタは非導通状態から導通状態に制御される半導体装置。
【請求項２０】
請求項１７または１８において、
前記第１給電線の電位状態を切り換える制御回路を有し、
前記第２給電線には基準電位が供給されており、
前記制御回路は、前記第２の電位を与える第２電位点と前記第１給電線との間にソース・ドレイン経路を有する第１ＭＯＳトランジスタと、前記第１の電位よりも低い第３の電位を与える第３電位点と前記第１給電線との間にクランプ回路とを有し、
前記スタティックメモリセルの書き込み時に、当該スタティックメモリセルが非選択状態から選択状態とされるのに応じて、前記制御回路の第１ＭＯＳトランジスタは導通状態から非導通状態に制御される半導体装置。
【請求項２１】
請求項１８または１９において、
複数のデータ対線と、
ワード線とを有し、
前記スタティックメモリセルは、前記ワード線によって制御される転送トランジスタを介して前記複数のデータ対線のいずれかと接続され、
前記第１給電線は、前記ワード線の延伸する方向に延伸する半導体装置。
【請求項２２】
請求項１８または１９において、
複数のデータ対線と、
ワード線とを有し、
前記スタティックメモリセルは、前記ワード線によって制御される転送トランジスタを介して前記複数のデータ対線のいずれかと接続され、
前記第１給電線は、前記ワード線の延伸する第１の方向と交差する第２の方向に延伸する半導体装置。