【手続補正書】
【提出日】平成19年10月4日(2007.10.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、
外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、
前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、
前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、
プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、
前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送するトリミングレジスタ回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２】  複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、
外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、
前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列の複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、
前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、
プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、
前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送するトリミングレジスタ回路と
を具備することを特徴とする半導体集積回路装置。
【請求項３】  行列の複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、
外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、
前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列の複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、
前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、
プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、
前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送するとともに、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送するトリミングレジスタ回路とを具備することを特徴とする半導体集積回路装置。
【請求項４】  半導体集積回路部と、
プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、
前記ヒューズ素子にプログラムされたデータの前記半導体集積回路部への転送、外部から入力されたデータの前記半導体集積回路部への転送、及び前記ヒューズ素子にプログラムされたデータの外部への転送のうちの１つを選択するデータ転送選択回路と
を具備することを特徴とする半導体集積回路装置。
【請求項５】  半導体集積回路部と、
プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、
レジスタとデータ転送選択回路を含み、前記レジスタは外部からの入力データを格納することが可能で、ヒューズ素子にプログラムされたデータを格納し、演算されたデータを外部に出力し、前記データ転送選択回路は、ヒューズ素子にプログラムされたデータの前記集積回路部への転送、前記レジスタに演算されたデータの前記集積回路部への転送、及び前記ヒューズ素子にプログラムされたデータの前記レジスタへの転送のうちの１つを選択するレジスタブロックと
を具備することを特徴とする半導体集積回路装置。
【請求項６】  半導体集積回路装置に、外部からトリミングデータを入力してトリミング効果を調べ、
前記トリミング効果を調べた結果に基づいてトリミングデータを決定し、
前記決定されたトリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子にプログラムし、
前記ヒューズ素子にプログラムされたトリミングデータを前記半導体集積回路装置の外部に読み出し、
前記トリミングデータが前記ヒューズ素子に正しくプログラムされているか否かを確認し、
前記トリミングデータが前記ヒューズ素子に正しくプログラムされていない場合、前記トリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子に再度プログラムし、
前記トリミングデータが前記ヒューズ素子に正しくプログラムされている場合、製品テストを行い、
前記製品テストで不良が確認されたとき、前記トリミングデータが外部から前記半導体集積回路装置内に入力されて前記トリミング効果が再度調べられ、前記トリミング効果を調べた結果に基づき再度前記トリミングデータが決定され、前記トリミングデータが前記半導体集積回路装置内に設けられた前記ヒューズ素子に再度プログラムされ、前記ヒューズ素子にプログラムされた前記トリミングデータが前記半導体集積回路装置の外部に再度読み出され、前記トリミングデータが前記ヒューズ素子に正しくプログラムされているかどうかが再度確認され、前記トリミングデータがヒューズ素子に正しくプログラムされていない場合、前記トリミングデータが前記半導体集積回路装置に設けられた前記ヒューズ素子に再度プログラムされることを特徴とする半導体集積回路装置の検査方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
【課題を解決するための手段】
本発明の第１態様に係る半導体集積回路装置は、複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送するトリミングレジスタ回路とを具備することを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
本発明の第２態様に係る半導体集積回路装置は、複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列の複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送するトリミングレジスタ回路とを具備することを特徴としている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
本発明の第２態様に係る半導体集積回路装置は、行列の複数のアドレス信号により選択される複数のメモリセルで構成されるメモリセルアレイと、外部クロック信号を受けて、複数の内部クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成された第１のクロック信号に同期して、外部コマンド信号を取り込み、演算して、前記行列の複数のアドレス信号、および複数の内部制御信号を発生する周辺回路と、前記クロック生成回路で生成された第２のクロック信号に同期して、外部データ信号を取り込み、内部データ信号線に転送する、および前記クロック生成回路で生成された第３のクロック信号に同期して、内部データ信号を取り込み、外部データ信号線に転送するＩ／Ｏ回路と、プログラム可能なヒューズ素子を含み、このヒューズ素子にプログラムされたデータを出力するヒューズ素子ブロックと、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力された任意データのいずれかを、前記第１、第２、第３のクロック信号の生成タイミングをトリミングするデータとして、前記クロック生成回路へ転送するとともに、前記ヒューズ素子ブロックから出力されたデータ、あるいは外部から入力された任意データのいずれかを、前記メモリセルアレイのリダンダンシ置換データとして、前記周辺回路へ転送するトリミングレジスタ回路とを具備することを特徴としている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
本発明の第４態様に係る半導体集積回路装置は、半導体集積回路部と、プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、前記ヒューズ素子にプログラムされたデータの前記半導体集積回路部への転送、外部から入力されたデータの前記半導体集積回路部への転送、及び前記ヒューズ素子にプログラムされたデータの外部への転送のうちの１つを選択するデータ転送選択回路とを具備することを特徴としている。
本発明の第５態様に係る半導体集積回路装置は、半導体集積回路部と、プログラム可能なヒューズ素子を含むヒューズ素子ブロックと、レジスタとデータ転送選択回路を含み、前記レジスタは外部からの入力データを格納することが可能で、ヒューズ素子にプログラムされたデータを格納し、演算されたデータを外部に出力し、前記データ転送選択回路は、ヒューズ素子にプログラムされたデータの前記集積回路部への転送、前記レジスタに演算されたデータの前記集積回路部への転送、及び前記ヒューズ素子にプログラムされたデータの前記レジスタへの転送のうちの１つを選択するレジスタブロックとを具備することを特徴としている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
本発明の第５態様に係る半導体集積回路装置の検査方法は、半導体集積回路装置に、外部からトリミングデータを入力してトリミング効果を調べ、前記トリミング効果を調べた結果に基づいてトリミングデータを決定し、前記決定されたトリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子にプログラムし、前記ヒューズ素子にプログラムされたトリミングデータを前記半導体集積回路装置の外部に読み出し、前記トリミングデータが前記ヒューズ素子に正しくプログラムされているか否かを確認し、前記トリミングデータが前記ヒューズ素子に正しくプログラムされていない場合、前記トリミングデータを前記半導体集積回路装置内に設けられたヒューズ素子に再度プログラムし、前記トリミングデータが前記ヒューズ素子に正しくプログラムされている場合、製品テストを行い、前記製品テストで不良が確認されたとき、前記トリミングデータが外部から前記半導体集積回路装置内に入力されて前記トリミング効果が再度調べられ、前記トリミング効果を調べた結果に基づき再度前記トリミングデータが決定され、前記トリミングデータが前記半導体集積回路装置内に設けられた前記ヒューズ素子に再度プログラムされ、前記ヒューズ素子にプログラムされた前記トリミングデータが前記半導体集積回路装置の外部に再度読み出され、前記トリミングデータが前記ヒューズ素子に正しくプログラムされているかどうかが再度確認され、前記トリミングデータがヒューズ素子に正しくプログラムされていない場合、前記トリミングデータが前記半導体集積回路装置に設けられた前記ヒューズ素子に再度プログラムされることを特徴としている。