【手続補正書】
【提出日】平成20年5月8日(2008.5.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の層を提供する工程と；
ナノ構造会合基を含んでなる組成物によって第１の層をコーティングして、コーティングされた第１の層を提供する工程と；
コーティングされた第１の層上にナノ構造の集合を付着し、それによってナノ構造がナノ構造会合基と会合する工程と；
ナノ構造会合基と会合していないナノ構造をいずれも除去し、それによってナノ構造の単層配列が、コーティングされた第１の層と会合したまま残る工程と
を含んでなるナノ構造配列の形成方法。
【請求項２】
第１の層が誘電材料、酸化物、窒化物、酸化ケイ素、酸化ハフニウムおよびアルミナからなる群から選択される材料を含んでなる請求項１に記載の方法。
【請求項３】
第１の層が基材上に配置される請求項１に記載の方法。
【請求項４】
基材が半導体を含んでなる請求項３に記載の方法。
【請求項５】
第１の層が誘電材料を含んでなり、そして約１ｎｍと約１０ｎｍとの間の厚さを有する請求項４に記載の方法。
【請求項６】
基材がソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含んでなり、かつナノ構造の単層配列の基礎をなし；ナノ構造の単層配列上で制御誘電層を配置する工程と、制御誘電層上でゲート電極を配置する工程とを含んでなる請求項５に記載の方法。
【請求項７】
ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程が、組成物によって第１の層の２以上の不連続な領域をコーティングする工程を含んでなり、各領域が第１の層上の所定の位置を占有する請求項１に記載の方法。
【請求項８】
ナノ構造会合基がナノ構造の表面と相互作用する請求項１に記載の方法。
【請求項９】
ナノ構造会合基がチオール基を含んでなる請求項８に記載の方法。
【請求項１０】
コーティングされた第１の層がチオール化合物を含んでなる自己集合単層を含んでなる請求項９に記載の方法。
【請求項１１】
組成物が、アルキル基が３個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなる請求項９に記載の方法。
【請求項１２】
組成物が長鎖メルカプトシランと短鎖メルカプトシランとの混合物を含んでなり；長鎖メルカプトシランが、アルキル基が８個と１８個との間の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなり；短鎖メルカプトシランが、アルキル基が８個以下の炭素を含んでなるメルカプトアルキルトリクロロシラン、メルカプトアルキルトリメトキシシランまたはメルカプトアルキルトリエトキシシランを含んでなり；長鎖メルカプトシラン中のアルキル基が短鎖メルカプトシラン中のアルキル基よりも炭素を少なくとも１個多く含んでなる請求項９に記載の方法。
【請求項１３】
長鎖メルカプトシランおよび短鎖メルカプトシランが約１：１０と約１：１０，０００との間の長鎖メルカプトシラン対短鎖メルカプトシランのモル比で存在する請求項１２に記載の方法。
【請求項１４】
各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなる請求項８に記載の方法。
【請求項１５】
配位子がシルセスキオキサンを含んでなる請求項１４に記載の方法。
【請求項１６】
各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなり、そしてナノ構造会合基が配位子と相互作用する請求項１に記載の方法。
【請求項１７】
配位子がシルセスキオキサンを含んでなる請求項１６に記載の方法。
【請求項１８】
組成物が３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）、ドデシルトリクロロシラン、オクタデシルトリクロロシラン、ドデシルトリエトキシシランまたはオクタデシルトリエトキシシランを含んでなる請求項１６に記載の方法。
【請求項１９】
ナノ構造会合基が配位子と共有結合を形成する請求項１６に記載の方法。
【請求項２０】
組成物が光活性であって、コーティングされた第１の層の１以上の不連続な領域を光に暴露する工程を含んでなり、各領域がコーティングされた第１の層上の所定の位置を占有する請求項１に記載の方法。
【請求項２１】
コーティングされた第１の層の１以上の不連続な領域を光に暴露する工程が、コーティングされた第１の層の２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上の不連続な領域を光に暴露する工程を含んでなる請求項２０に記載の方法。
【請求項２２】
組成物がフェニルアジド基を含んでなる請求項２０に記載の方法。
【請求項２３】
各ナノ構造が、ナノ構造の表面と会合したシルセスキオキサン配位子を含んでなるコーティングを含んでなる請求項２０に記載の方法。
【請求項２４】
ナノ構造会合基を含んでなる組成物によって第１の層をコーティングする工程が、第１の化合物によって第１の層をコーティングする工程と、次いでナノ構造会合基を含んでなり、第１の化合物と相互作用する第２の化合物によって第１の層をコーティングする工程を含んでなる請求項１に記載の方法。
【請求項２５】
第１の化合物が３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）であり、そして第２の化合物がＮ−５−アジド−２−ニトロベンゾイルオキシスクシンイミド（ＡＮＢ−ＮＯＳ）である請求項２４に記載の方法。
【請求項２６】
コーティングされた第１の層上にナノ構造の集合を付着する工程が、コーティングされた第１の層上に、少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液を付着する工程を含んでなる請求項１に記載の方法。
【請求項２７】
ナノ構造会合基と会合していないナノ構造をいずれも除去する工程が、少なくとも一種の溶媒による洗浄を含んでなる請求項１に記載の方法。
【請求項２８】
ナノ構造の単層配列が規則配列を含んでなる請求項１に記載の方法。
【請求項２９】
ナノ構造の単層配列が不規則配列を含んでなる請求項１に記載の方法。
【請求項３０】
ナノ構造の単層配列が約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、約１×１０１３ナノ構造／ｃｍ２より高い密度を有する請求項１に記載の方法。
【請求項３１】
ナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項１に記載の方法。
【請求項３２】
ナノ構造が約４．５ｅＶ以上の仕事関数を有する請求項１に記載の方法。
【請求項３３】
ナノ構造会合基を含んでなる組成物によってコーティングされた第１の層を含んでなるコーティングされた第１の層と；
コーティングされた第１の層上に配置された、ナノ構造会合基と会合するナノ構造の単層配列と
を含んでなるデバイス。
【請求項３４】
ナノ構造会合基がナノ構造の表面と相互作用し、各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなる請求項３３に記載のデバイス。
【請求項３５】
配位子がシルセスキオキサンを含んでなる請求項３４に記載のデバイス。
【請求項３６】
ａ）第１の層上に配置されたナノ構造の単層を提供する工程と；
ｂ）ナノ構造の単層上にレジストを配置して、レジスト層を提供する工程と；
ｃ）レジスト層上に所定のパターンを暴露し、レジスト層の少なくとも第１の領域において暴露されたレジストと、レジスト層の少なくとも第２の領域において未暴露のレジストとを提供する工程と；
ｄ）ｉ）暴露されたレジストおよびその基礎のナノ構造を除去し、次いでその基礎のナノ構造を除去せずに未暴露のレジストを除去する工程、またはｉｉ）未暴露のレジストおよびその基礎のナノ構造を除去し、次いでその基礎のナノ構造を除去せずに暴露されたレジストを除去する工程と
を含んでなり、それによって第１の領域によって画定された少なくとも１つのナノ構造単層配列が第１の層上に残るナノ構造単層のパターニング方法。
【請求項３７】
ａ）その上に配置されたレジスト層を含んでなる第１の層を提供する工程と；
ｂ）レジスト層の少なくとも第１の領域にはレジストを残させるが、レジスト層の少なくとも第２の領域からはレジストを除去する工程と；
ｃ）レジスト層および第１の層上にナノ構造の集合を配置し、それによってナノ構造が第１の領域においてレジストと、そして第２の領域において第１の層と接触する工程と；
ｄ）第１の領域からレジストおよびその被覆ナノ構造を除去する工程と；
ｅ）第２の領域から第１の層と接触していないナノ構造をいずれも除去する工程と
を含んでなり、それによって少なくとも１つのナノ構造単層配列が第１の層上に残るナノ構造単層のパターニング方法。
【請求項３８】
第１の層と；
第１の層上に配置されたナノ構造の単層配列と；
第１の層上に配置されたレジストと
を含んでなるデバイス。
【請求項３９】
第１の層と、第２の層と、第１の層と第２の層との間のキャビティとを含んでなるデバイスを提供する工程と；
少なくとも一種の溶媒中に分散されたナノ構造を含んでなる溶液をキャビティ中に導入する工程と；
キャビティから溶媒の少なくとも一部分をエバポレーションし、それによってナノ構造が第１の層上に配置された配列へと集合する工程と
を含んでなるナノ構造配列の形成方法。
【請求項４０】
基材と；
基材上に配置された２以上のナノ構造配列と
を含んでなり、各ナノ構造配列が基材上の所定の位置において配置されるデバイス。
【請求項４１】
基材が石英基材もしくはシリコンウエハまたはそれらの一部分を含んでなる請求項４０に記載のデバイス。
【請求項４２】
基材が半導体を含んでなる請求項４０に記載のデバイス。
【請求項４３】
第１の層がナノ構造配列と基材との間に配置される請求項４２に記載のデバイス。
【請求項４４】
第１の層が誘電材料を含んでなり、そして約１ｎｍと約１０ｎｍとの間の厚さを有する請求項４３に記載のデバイス。
【請求項４５】
ナノ構造の各単層配列に関して、基材がソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域とを含んでなり、かつナノ構造の単層配列の基礎をなし；制御誘電層がナノ構造の各単層配列上で配置され；そしてゲート電極が各制御誘電層上で配置される請求項４４に記載のデバイス。
【請求項４６】
基材上に配置された２以上のナノ構造配列が１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上のナノ構造配列を含んでなる請求項４０に記載のデバイス。
【請求項４７】
配列を含んでなるナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項４０に記載のデバイス。
【請求項４８】
配列を含んでなるナノ構造が約４．５ｅＶ以上の仕事関数を有する請求項４０に記載のデバイス。
【請求項４９】
配列を含んでなるナノ構造が予備形成される請求項４０に記載のデバイス。
【請求項５０】
配列を含んでなる各ナノ構造が、ナノ構造の表面と会合した配位子を含んでなるコーティングを含んでなる請求項４０に記載のデバイス。
【請求項５１】
配列を含んでなるナノ構造がＳｉＯ２シェルによって包囲される請求項４０に記載のデバイス。
【請求項５２】
各ナノ構造配列が規則配列を含んでなる請求項４０に記載のデバイス。
【請求項５３】
各ナノ構造配列が単層を含んでなる請求項４０に記載のデバイス。
【請求項５４】
各ナノ構造配列が六方最密充填単層を含んでなる請求項５３に記載のデバイス。
【請求項５５】
各ナノ構造配列が不規則配列を含んでなる請求項４０に記載のデバイス。
【請求項５６】
各ナノ構造配列が約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、約１×１０１３ナノ構造／ｃｍ２より高い密度を有する請求項４０に記載のデバイス。
【請求項５７】
各ナノ構造配列が約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下または約３２４ｎｍ２以下の面積を有する請求項４０に記載のデバイス。
【請求項５８】
各ナノ構造配列が約４５×４５ｎｍ以下、約３５×３５ｎｍ以下、約２５×２５ｎｍ以下または約１８×１８ｎｍ以下の寸法を有する請求項５７に記載のデバイス。
【請求項５９】
ゲート領域を含んでなる少なくとも１つのトランジスターを含んでなり、ゲート領域がナノ構造の単層配列によって占有されており、そしてゲート領域が８１００ｎｍ２以下の面積を有するメモリーデバイス。
【請求項６０】
ゲート領域が約４２２５ｎｍ２以下、約２０２５ｎｍ２以下、約１２２５ｎｍ２以下、約６２５ｎｍ２以下または約３２４ｎｍ２以下の面積を有する請求項５９に記載のメモリーデバイス。
【請求項６１】
ゲート領域が約６５×６５ｎｍ以下、約４５×４５ｎｍ以下、約３５×３５ｎｍ以下、約２５×２５ｎｍ以下または約１８×１８ｎｍ以下の寸法を有する請求項６０に記載のメモリーデバイス。
【請求項６２】
少なくとも１つのトランジスターが２以上、１０以上、５０以上、１００以上、１０００以上、１×１０４以上、１×１０６以上、１×１０９以上または１×１０１２以上のトランジスターを含んでなる請求項５９に記載のメモリーデバイス。
【請求項６３】
トランジスターがＭＯＳＦＥＴである請求項５９に記載のメモリーデバイス。
【請求項６４】
単層配列を含んでなるナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項５９に記載のメモリーデバイス。
【請求項６５】
単層配列を含んでなるナノ構造が約４．５ｅＶ以上の仕事関数を有する請求項５９に記載のメモリーデバイス。
【請求項６６】
単層配列を含んでなるナノ構造が予備形成される請求項５９に記載のメモリーデバイス。
【請求項６７】
単層配列を含んでなるナノ構造がＳｉＯ２シェルによって包囲される請求項５９に記載のメモリーデバイス。
【請求項６８】
単層配列が規則配列を含んでなる請求項５９に記載のメモリーデバイス。
【請求項６９】
規則配列が六方最密充填単層を含んでなる請求項６８に記載のメモリーデバイス。
【請求項７０】
単層配列が不規則配列を含んでなる請求項５９に記載のメモリーデバイス。
【請求項７１】
単層配列が約１×１０１０ナノ構造／ｃｍ２より高い、約１×１０１１ナノ構造／ｃｍ２より高い、約１×１０１２ナノ構造／ｃｍ２より高い、約１×１０１３ナノ構造／ｃｍ２より高い密度を有する請求項５９に記載のメモリーデバイス。
【請求項７２】
ゲート領域を含んでなる少なくとも１つのトランジスターを含んでなり、ゲート領域がナノ構造の単層配列によって占有されており、そしてナノ構造がルテニウムまたはイリジウムを含んでなるメモリーデバイス。
【請求項７３】
ナノ構造の配列が約１２２５ｎｍ２以下の面積を有する請求項７２に記載のメモリーデバイス。
【請求項７４】
ナノ構造の配列が約６２５ｎｍ２以下の面積を有する請求項７３に記載のメモリーデバイス。
【請求項７５】
ナノ構造の配列が約３２４ｎｍ２以下の面積を有する請求項７４に記載のメモリーデバイス。
【請求項７６】
ナノ構造がほぼ球形のナノ構造または量子ドットを含んでなる請求項７２に記載のメモリーデバイス。