【手続補正書】
【提出日】平成19年4月12日(2007.4.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＣＤＲ信号を受信し、処理する装置であって、
該装置は、
ＰＬＤ回路と、
該ＣＤＲ信号を受信するように構成されている第１の入力回路であって、該ＣＤＲ信号は、データ情報とシリアルデータストリームに埋め込まれたクロック信号とを含む、第１の入力回路と、
基準クロック信号を受信するように構成されている第２の入力回路であって、該基準クロック信号は、該埋め込まれたクロック信号の周波数に関連する周波数を有する、第２の入力回路と、
該ＰＬＤ回路によって少なくとも部分的に制御される処理回路であって、該基準クロック信号を用いて該ＣＤＲ信号からデータ情報を復元するように構成されている処理回路と
を備えている、装置。
【請求項２】
前記ＰＬＤ回路、前記第１の入力回路、前記第２の入力回路および前記処理回路のすべてが、単一の集積回路デバイスに集積されている、請求項１に記載の装置。
【請求項３】
前記第１の入力回路は、位相同期ループ回路を備えている、請求項１に記載の装置。
【請求項４】
前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項３に記載の装置。
【請求項５】
前記位相同期ループ回路は、プログラム可能なパワーダウン信号に応答して、パワーダウンするように構成されている、請求項３に記載の装置。
【請求項６】
前記第２の入力回路は、位相同期ループ回路を備えている、請求項１に記載の装置。
【請求項７】
前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項６に記載の装置。
【請求項８】
前記位相同期ループ回路は、プログラム可能なパワーダウン信号に応答して、パワーダウンするように構成されている、請求項６に記載の装置。
【請求項９】
前記第１の入力回路は、
前記位相同期ループの出力信号を受信し、前記ＣＤＲ信号と同期する復元されたクロック信号を生成するように構成されている更なる位相同期ループ回路を備えている、請求項６に記載の装置。
【請求項１０】
前記更なる位相同期ループ回路は、前記位相同期ループ回路の出力信号の位相を調整することにより、前記復元されたクロック信号を生成するようにさらに構成されている、請求項９に記載の装置。
【請求項１１】
前記処理回路は、前記データ情報をシリアル形式からパラレル形式に変換するように構成されているデシリアライザ回路を備えている、請求項１に記載の装置。
【請求項１２】
前記デシリアライザ回路は、動作パラメータに対してプログラム可能である、請求項１１に記載の装置。
【請求項１３】
前記デシリアライザ回路は、前記ＰＬＤ回路によって選択的に生成されたリセット信号に応答してリセットするようにさらに構成されている、請求項１１に記載の装置。
【請求項１４】
前記処理回路は、
基準クロック信号に関連付けられたクロックレジームと、異なるクロックレジームとの間において前記データ情報をバッファリングするように構成されているバッファ回路を備えている、請求項１に記載の装置。
【請求項１５】
前記バッファ回路は、前記ＰＬＤ回路によって選択的に生成されたリセット信号に応答してリセットするようにさらに構成されている、請求項１４に記載の装置。
【請求項１６】
前記第１の入力回路、前記第２の入力回路および前記処理回路のうちの少なくとも１つは、該少なくとも１つの回路の動作状態を示す状態監視信号を前記ＰＬＤ回路に印加するように構成されている、請求項１に記載の装置。
【請求項１７】
前記第１の入力回路、前記第２の入力回路および前記処理回路のうちの少なくとも１つは、前記ＰＬＤ回路によって選択的に生成されたリセット信号によってリセットされる構成要素を含む、請求項１に記載の装置。
【請求項１８】
前記第１の入力回路は、代替的な使用のために非ＣＤＲデータ信号を受信するようにさらに構成されており、前記第２の入力回路は、代替的な使用のために該非ＣＤＲデータ信号と同期した非ＣＤＲクロック信号を受信するようにさらに構成されおり、前記処理回路は、代替的な使用のために該非ＣＤＲクロック信号を用いて該非ＣＤＲデータ信号から前記データ情報を導出するようにさらに構成されている、請求項１に記載の装置。
【請求項１９】
前記非ＣＤＲデータ信号は、ＬＶＤＳ信号である、請求項１８に記載の装置。
【請求項２０】
前記ＰＬＤ回路から更なるデータ情報を受信し、前記基準クロック信号を用いて前記装置によって出力される更なるＣＤＲ信号として該更なるデータ情報を符号化するように構成されている出力回路をさらに備えている、請求項１に記載の装置。
【請求項２１】
前記ＣＤＲ信号として前記更なるＣＤＲ信号を選択的に用いるように構成されているループバック回路をさらに備えている、請求項２０に記載の装置。
【請求項２２】
前記ループバック回路は、前記ＰＬＤ回路からの信号によって制御され得るように構成されている、請求項２１に記載の装置。
【請求項２３】
前記更なるＣＤＲ信号の代わりに、前記装置によって出力される前記ＣＤＲ信号を選択的にルーティングするように構成されているループバック回路をさらに備えている、請求項２０に記載の装置。
【請求項２４】
前記ループバック回路は、前記ＰＬＤ回路からの信号によって制御され得るように構成されている、請求項２３に記載の装置。
【請求項２５】
前記ループバック回路は、前記ＰＬＤ回路によって選択的に制御されるようにさらに構成されている、請求項２１に記載の装置。
【請求項２６】
プログラム可能な数を受信する制御回路と、
該プログラム可能な数の入力信号をパラレルに受信する入力回路と、
該プログラム可能な数の入力信号を順次シリアルに示す出力信号を生成する出力回路と
を備えている、プログラム可能なシリアライザ回路。
【請求項２７】
前記出力信号は、第１のクロックレートを有する第１のクロック信号と同期しており、
前記プログラム可能なシリアライザ回路は、
プログラム可能なファクタによって該第１のクロックレートを除算することにより、入力信号を示す情報が前記入力回路から前記出力回路にパラレルに通過するタイミングのための第２のクロック信号を生成するクロックレート除算回路をさらに備えている、請求項２６に記載のプログラム可能なシリアライザ回路。
【請求項２８】
前記プログラム可能なファクタは、前記プログラム可能な数と等しくなるようにプログラム可能である、請求項２７に記載のプログラム可能なシリアライザ回路。
【請求項２９】
前記入力回路は、所定の複数量のレジスタステージを備えており、前記プログラム可能な数は、該複数量以下の任意の整数値にプログラム可能である、請求項２６に記載のプログラム可能なシリアライザ回路。
【請求項３０】
前記複数量のレジスタステージは、前記入力信号をパラレルに格納する、請求項２９に記載のプログラム可能なシリアライザ回路。
【請求項３１】
前記複数量のレジスタステージは、前記入力信号を示す情報を前記出力回路にパラレルにさらに出力する、請求項３０に記載のプログラム可能なシリアライザ回路。
【請求項３２】
前記出力回路は、所定の複数量のレジスタステージを備えており、前記プログラム可能な数は、該複数量以下の任意の整数値にプログラム可能である、請求項２６に記載のプログラム可能なシリアライザ回路。
【請求項３３】
前記複数量のレジスタステージは、前記入力信号を示す、前記入力回路からの情報をパラレルに格納する、請求項３２に記載のプログラム可能なシリアライザ回路。
【請求項３４】
前記出力回路は、前記複数量のレジスタステージから情報を順次所定のシリーズでさらに出力する、請求項３３に記載のプログラム可能なシリアライザ回路。
【請求項３５】
請求項２６に記載のプログラム可能なシリアライザ回路と、
入力信号を供給するするプログラム可能なロジック回路と
を備えている、プログラム可能なシステム。
【請求項３６】
プログラム可能な数を受信する制御回路と、
情報の複数のビットを示す入力信号を順次シリアルに受信し、該複数のビットのうちの該プログラム可能な数の連続するビットを格納する入力回路と、
該プログラム可能な数の出力信号をパラレルに生成する出力回路と
を備えており、
該プログラム可能な数の出力信号のそれぞれは、該入力回路によって格納されている連続するビットのそれぞれを示している、プログラム可能なデシリアライザ回路。
【請求項３７】
前記入力信号は、第１クロックレートを有する第１のクロック信号と同期しており、前記プログラム可能なデシリアライザ回路は、
プログラム可能なファクタによって該第１のクロックレートを除算することにより、該入力回路によって格納されている連続するビットを示す情報が前記入力回路から前記出力回路にパラレルに通過するタイミングのための第２のクロック信号を生成するクロックレート除算回路をさらに備えている、請求項３６に記載のプログラム可能なデシリアライザ回路。
【請求項３８】
前記プログラム可能なファクタは、前記プログラム可能な数と等しくなるようにプログラム可能である、請求項３７に記載のプログラム可能なデシリアライザ回路。
【請求項３９】
前記入力回路は、所定の複数量のレジスタステージを備えており、前記プログラム可能な数は、該複数量以下の任意の整数値にプログラム可能である、請求項３６に記載のプログラム可能なデシリアライザ回路。
【請求項４０】
前記複数量のレジスタステージのそれぞれは、前記複数のビットのうちの１つを格納する、請求項３９に記載のプログラム可能なデシリアライザ回路。
【請求項４１】
前記複数量のレジスタステージは、該複数量のレジスタステージに格納されているビットを示す情報を前記出力回路にパラレルにさらに出力する、請求項４０に記載のプログラム可能なデシリアライザ回路。
【請求項４２】
前記出力回路は、所定の複数量のレジスタステージを備えており、前記プログラム可能な数は、該複数量以下の任意の整数値にプログラム可能である、請求項３６に記載のプログラム可能なデシリアライザ回路。
【請求項４３】
前記複数量のレジスタステージは、前記入力回路によって格納されているビットを示す、該入力回路からの情報をパラレルに格納する、請求項４２に記載のプログラム可能なデシリアライザ回路。
【請求項４４】
前記出力回路は、前記複数量のレジスタステージから情報をパラレルにさらに出力する、請求項４３に記載のプログラム可能なデシリアライザ回路。
【請求項４５】
請求項３６に記載のプログラム可能なデシリアライザ回路と、
出力信号を受信するプログラム可能なロジック回路と
を備えている、プログラム可能なシステム。
【請求項４６】
複数のＣＤＲ信号を受信し、処理する装置であって、該複数のＣＤＲ信号のそれぞれは、データ情報とクロック情報とを含み、
該装置は、
基準信号から複数の候補復元クロック信号を生成する第１の回路であって、該複数の候補復元クロック信号は、互いに相対的にシフトする位相を有する、第１の回路と、
複数の第２の回路と
を備えており、
該複数の第２の回路のそれぞれは、該複数のＣＤＲ信号のそれぞれを受信し、複数の候補基準クロック信号を用いて該第２の回路によって受信された該ＣＤＲ信号から該クロック情報を復元する、装置。
【請求項４７】
前記複数のＣＤＲ信号のすべてのクロック情報は、所定の共通の周波数を有する、請求項４６に記載の装置。
【請求項４８】
前記基準クロック信号は、前記所定の共通の周波数に対して所定の関係を有する周波数を有する、請求項４７に記載の装置。
【請求項４９】
前記第１の回路は、位相同期ループ回路を備えている、請求項４８に記載の装置。
【請求項５０】
前記複数の第２の回路のそれぞれは、
該第２の回路によって受信された前記ＣＤＲ信号における前記クロック情報に位相が近い、前記複数の候補復元クロック信号のうちの少なくとも１つを選択する選択回路を備えている、請求項４８に記載の装置。
【請求項５１】
前記複数の第２の回路のそれぞれは、
該第２の回路によって受信された前記ＣＤＲ信号における前記クロック情報に位相が最も近い、前記複数の候補復元クロック信号のうちの１つを選択する選択回路を備えている、請求項４８に記載の装置。
【請求項５２】
ＣＤＲ信号を受信し、処理する装置であって、
該装置は、
該ＣＤＲ信号を受信するように動作可能な第１の入力回路であって、該ＣＤＲ信号は、データ情報とシリアルデータストリームに埋め込まれたクロック信号とを含む、第１の入力回路と、
基準クロック信号を受信するように動作可能な第２の入力回路であって、該基準クロック信号は、該埋め込まれたクロック信号の周波数に関連する周波数を有する、第２の入力回路と、
該基準クロック信号を用いて該埋め込まれたクロック信号の周波数と等しい周波数を有する復元クロック信号を生成するように動作可能な位相同期ループ回路と、
該復元クロック信号を用いて該ＣＤＲ信号から該データ情報を復元するように動作可能な処理回路と
を備えている、装置。
【請求項５３】
前記第１の入力回路、前記第２の入力回路、前記位相同期ループ回路および前記処理回路のすべてが、ＰＬＤ回路を備えている単一の集積回路デバイスに集積されている、請求項５２に記載の装置。
【請求項５４】
前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項５２に記載の装置。
【請求項５５】
前記基準クロック信号の周波数は、スケールファクタによって前記埋め込まれたクロック信号の周波数に関連付けられている、請求項５２に記載の装置。
【請求項５６】
前記位相同期ループ回路は、該位相同期ループ回路の出力信号の位相を調整することにより、前記復元クロック信号を生成するようにさらに動作可能である、請求項５２に記載の装置。
【請求項５７】
前記処理回路は、
前記データ情報をシリアル形式からパラレル形式に変換するように動作可能なデシリアライザ回路を備えている、請求項５２に記載の装置。
【請求項５８】
出力回路をさらに備えており、該出力回路は、更なるデータ情報を受信し、前記基準クロック信号を用いて前記装置によって出力される更なるＣＤＲ信号として該更なるデータ情報を符号化するように動作可能である、請求項５２に記載の装置。
【請求項５９】
前記ＣＤＲ信号として前記更なるＣＤＲ信号を選択的に用いるように動作可能なループバック回路とをさらに備えている、請求項５８に記載の装置。
【請求項６０】
前記更なるＣＤＲ信号の代わりに、前記装置によって出力される前記ＣＤＲ信号を選択的にルーティングするように動作可能なループバック回路をさらに備えている、請求項５８に記載の装置。
【請求項６１】
ＣＤＲ信号を生成し、送信する装置であって、
該装置は、
基準クロック信号を受信するように動作可能な第１の入力回路と、
データ情報信号を受信するように動作可能な第２の入力回路と、
該基準クロック信号を用いて埋め込まれたクロック信号を生成するように動作可能な位相同期ループ回路と、
該データ情報に関連付けられたクロックレジームと、該埋め込まれたクロック信号に関連付けられたクロックレジームとの間において前記データ情報をバッファリングするように動作可能なバッファ回路であって、２つのクロックレジームは、異なる周波数を有する、バッファ回路と、
該埋め込まれたクロック信号を用いて該データ情報信号から該ＣＤＲ信号を生成するように動作可能な出力回路と
を備えている、装置。
【請求項６２】
前記第１の入力回路、前記第２の入力回路、前記位相同期ループ回路、前記バッファ回路および前記出力回路のすべてが、ＰＬＤ回路を備えている単一の集積回路デバイスに集積されている、請求項６１に記載の装置。
【請求項６３】
前記位相同期ループ回路は、動作パラメータに対してプログラム可能である、請求項６１に記載の装置。
【請求項６４】
前記基準クロック信号の周波数は、スケールファクタによって前記埋め込まれたクロック信号の周波数に関連付けられている、請求項６１に記載の装置。
【請求項６５】
前記出力回路は、
前記データ情報をパラレル形式からシリアル形式に変換するように動作可能なシリアライザ回路を備えている、請求項６１に記載の装置。