【手続補正書】
【提出日】平成19年1月16日(2007.1.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の製造方法
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電界効果トランジスタを含み、且つ、電気的書き換え可能な不揮発性メモリセルと、相対的に低い電圧で駆動する第２電界効果トランジスタと、相対的に高い電圧で駆動する第３電界効果トランジスタとを半導体基板上の異なる領域に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記第１電界効果トランジスタの第１ゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記第２電界効果トランジスタの第２ゲート絶縁膜を形成する工程、
（ｃ）前記半導体基板上に、前記第３電界効果トランジスタの第３ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜上に、前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｅ）前記第２ゲート絶縁膜上に、前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｆ）前記第３ゲート絶縁膜上に、前記第３電界効果トランジスタの第３ゲート電極を形成する工程、
（ｇ）前記第１、第２および第３ゲート電極の側壁に、それぞれ第１、第２および第３サイドウォールスペーサを形成する工程、
を有し、
前記第１ゲート絶縁膜は、前記不揮発性メモリセルの電荷蓄積膜と酸化シリコン膜との積層膜で形成されており、
前記第３ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも厚く、
前記第１および第３ゲート電極のゲート長方向における長さは、前記第２ゲート電極のゲート長方向における長さよりも長く、
前記第１および第３サイドウォールスペーサのゲート長方向における長さは、前記第２サイドウォールスペーサのゲート長方向における長さよりも長いことを特徴とする半導体装置の製造方法。
【請求項２】
第１電界効果トランジスタを含み、且つ、電気的書き換え可能な不揮発性メモリセルと、相対的に低い電圧で駆動する第２電界効果トランジスタと、相対的に高い電圧で駆動する第３電界効果トランジスタとを半導体基板上の異なる領域に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記第１電界効果トランジスタの第１ゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記第２電界効果トランジスタの第２ゲート絶縁膜を形成する工程、
（ｃ）前記半導体基板上に、前記第３電界効果トランジスタの第３ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜上に、前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｅ）前記第２ゲート絶縁膜上に、前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｆ）前記第３ゲート絶縁膜上に、前記第３電界効果トランジスタの第３ゲート電極を形成する工程、
（ｇ）前記第１、第２および第３ゲート電極の側壁に、それぞれ第１、第２および第３サイドウォールスペーサを形成する工程、
を有し、
前記（ａ）工程における前記第１ゲート絶縁膜を形成する工程は、
（ａ１）前記半導体基板上に、第１酸化シリコン膜を形成する工程、
（ａ２）前記第１酸化シリコン膜上に、電荷蓄積膜となる第１窒化シリコン膜を形成する工程、
（ａ３）前記第１窒化シリコン膜上に、第２酸化シリコン膜を形成する工程を有し、
前記第３ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも厚く、
前記第１および第３ゲート電極のゲート長方向における長さは、前記第２ゲート電極のゲート長方向における長さよりも長く、
前記第１および第３サイドウォールスペーサのゲート長方向における長さは、前記第２サイドウォールスペーサのゲート長方向における長さよりも長いことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記（ｇ）工程後に、
前記第１サイドウォールスペーサは、前記第１ゲート電極の側壁から順に、第３酸化シリコン膜、第２窒化シリコン膜および第４酸化シリコン膜の積層膜で形成されており、
前記第２サイドウォールスペーサは、前記第２ゲート電極の側壁から順に、第３酸化シリコン膜および第２窒化シリコン膜の積層膜で形成されており、
前記第３サイドウォールスペーサは、前記第３ゲート電極の側壁から順に、第３酸化シリコン膜、第２窒化シリコン膜および第４酸化シリコン膜の積層膜で形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記第１ゲート電極の高さは、前記第２および第３ゲート電極の高さよりも低く形成されており、
前記（ｇ）工程後に、
前記第１サイドウォールスペーサは、前記第１ゲート電極の側壁から順に、第３酸化シリコン膜および第２窒化シリコン膜の積層膜で形成されており、
前記第２サイドウォールスペーサは、前記第２ゲート電極の側壁から順に、第３酸化シリコン膜および第２窒化シリコン膜の積層膜で形成されており、
前記第３サイドウォールスペーサは、前記第３ゲート電極の側壁から順に、第３酸化シリコン膜、第２窒化シリコン膜および第４酸化シリコン膜の積層膜で形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記第４酸化シリコン膜の膜厚は、前記第３酸化シリコン膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置の製造方法において、
前記第１および第３サイドウォールスペーサを形成する工程は、同工程で行なわれることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第２サイドウォールスペーサを形成する工程は、前記第１および第３サイドウォールスペーサを形成する工程とは別工程で行なわれることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれかに記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記半導体基板上に、前記第１、第２および第３ゲート電極を覆うように、第３酸化シリコン膜を形成する工程、
（ｇ２）前記第３酸化シリコン膜上に、第２窒化シリコン膜を形成する工程、
（ｇ３）前記第２窒化シリコン膜上に、第４酸化シリコン膜を形成する工程、
（ｇ４）前記第４酸化シリコン膜を異方性エッチングすることで、前記第１、第２および第３ゲート電極の側壁に、前記第４酸化シリコン膜を選択的に残す工程、
（ｇ５）前記第１および第３電界効果トランジスタの形成される領域の前記第４酸化シリコン膜を残しつつ、前記第２電界効果トランジスタの形成される領域の前記第４酸化シリコン膜を選択的に除去する工程、
（ｇ６）前記第２窒化シリコン膜を異方性エッチングすることで、前記第１、第２および第３ゲート電極の側壁に、前記第２窒化シリコン膜を選択的に残す工程、
（ｇ７）前記第３酸化シリコン膜を異方性エッチングすることで、前記第１、第２および第３ゲート電極の側壁に、前記第３酸化シリコン膜を選択的に残す工程、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記（ｇ４）工程前に、前記第４酸化シリコン膜の膜厚は、前記第３酸化シリコン膜の膜厚よりも厚く形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法において、
前記（ｇ４）工程前に、前記第２窒化シリコン膜の膜厚は、前記第３酸化シリコン膜の膜厚よりも厚く形成されていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８〜１０のいずれかに記載の半導体装置の製造方法において、
前記（ｇ５）工程では、ウェットエッチングが用いられることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８〜１１のいずれかに記載の半導体装置の製造方法において、
前記（ｇ４）工程および前記（ｇ５）工程で、前記第２窒化シリコン膜は、前記第４酸化シリコン膜をエッチングする際のエッチングストッパとして機能していることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１〜１２のいずれかに記載の半導体装置の製造方法において、
前記（ｆ）工程と前記（ｇ）工程の間に、前記第１、第２および第３電界効果トランジスタのソース領域またはドレイン領域の一部となる低濃度不純物領域をそれぞれ形成する工程を有し、
前記（ｇ）工程後に、前記第１、第２および第３電界効果トランジスタのソース領域またはドレイン領域の一部となり、且つ、前記低濃度不純物領域よりも高い不純物濃度を有する高濃度不純物領域をそれぞれ形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記高濃度不純物領域上に、シリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。