【手続補正書】
【提出日】平成19年2月21日(2007.2.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置及びその作製方法、剥離層及びその作製方法、半導体素子の剥離方法
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の凸部を有する第１の下地膜上に形成された、前記凸部の間に形成されたボイドを有する第２の下地膜と、
前記第２の下地膜上に形成された第３の下地膜と、
前記第３の下地膜上に形成された半導体素子と、を有することを特徴とする半導体装置。
【請求項２】
基板上に形成された複数の凸部を有する第１の下地膜と、
前記第１の下地膜上に形成された、前記凸部の間に形成されたボイドを有する第２の下地膜と、
前記第２の下地膜上に形成された第３の下地膜と、
前記第３の下地膜上に形成された半導体素子と、を有することを特徴とする半導体装置。
【請求項３】
基板上に形成された複数の凸部を有する第１の下地膜と、
前記第１の下地膜上に形成された、前記凸部の間に形成されたボイドを有する第２の下地膜と、
前記第２の下地膜上に形成された第３の下地膜と、
前記第３の下地膜上に形成された半導体素子と、
を形成した後、複数の前記ボイドと交わる面を境に前記基板から剥離された前記半導体素子を有する半導体装置。
【請求項４】
請求項３において、
前記剥離はエッチングにより行われ、
前記第３の下地膜のエッチングレートは、前記第２の下地膜のエッチングレートよりも遅いことを特徴とする半導体装置。
【請求項５】
請求項２乃至請求項４のいずれか一項において、
前記基板は、石英基板、シリコン基板、ガラス基板、又は金属基板であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記複数の凸部は、ストライプ状に配置されていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記凸部間の幅は１μｍ以下であり、前記凸部の高さは２μｍ以上であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記半導体素子は、ＴＦＴ、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、又はインダクタのいずれかを含む回路素子であることを特徴とする半導体装置。
【請求項９】
複数の凸部を有する第１の膜と、前記凸部の間に形成されたボイドを有する第２の膜と、を有することを特徴とする剥離層。
【請求項１０】
請求項９において、
前記複数の凸部は、ストライプ状に配置されていることを特徴とする剥離層。
【請求項１１】
請求項９又は請求項１０において、
前記凸部間の幅は１μｍ以下であり、前記凸部の高さは２μｍ以上であることを特徴とする剥離層。
【請求項１２】
請求項９乃至請求項１１のいずれか一項において、
前記第１の膜は、前記第２の膜との界面に金属酸化膜が形成された金属膜であることを特徴とする剥離層。
【請求項１３】
複数の凸部を有する第１の膜の上に、前記凸部の間に形成されたボイドを有する第２の膜を形成することを特徴とする剥離層の作製方法。
【請求項１４】
請求項１３において、
前記複数の凸部は、ストライプ状に形成するを特徴とする剥離層の作製方法。
【請求項１５】
請求項１３又は請求項１４において、
前記凸部間の幅は１μｍ以下であり、前記凸部の高さは２μｍ以上であることを特徴とする剥離層の作製方法。
【請求項１６】
請求項１３乃至請求項１５のいずれか一項において、
前記第１の膜は、前記第２の膜との界面に金属酸化膜が形成された金属膜であることを特徴とする剥離層の作製方法。
【請求項１７】
基板上に複数の凸部を有する第１の下地膜を形成し、
前記第１の下地膜上に、前記凸部の間に形成されたボイドを有する第２の下地膜を形成し、
前記第２の下地膜上に第３の下地膜を形成し、
前記第３の下地膜上に半導体素子を形成した後、
複数の前記ボイドと交わる面を境に前記半導体素子を前記基板から剥離することを特徴とする半導体素子の剥離方法。
【請求項１８】
基板上に複数の凸部を有する金属からなる第１の下地膜を形成し、
前記第１の下地膜の表面を酸化することによって、前記表面に金属酸化膜を形成し、
前記第１の下地膜上に、前記凸部の間に形成されたボイドを有する第２の下地膜を形成し、
前記第２の下地膜上に第３の下地膜を形成し、
前記第３の下地膜上に半導体素子を形成するとともに、前記半導体素子の形成する際に行われる加熱処理によって前記金属酸化膜を結晶化した後、
前記複数のボイドと交わる面を境に前記半導体素子を前記基板から剥離することを特徴とする半導体素子の剥離方法。
【請求項１９】
請求項１７又は請求項１８において、
前記第３の下地膜を形成する前に、前記第２の下地膜の表面を研磨することを特徴とする半導体素子の剥離方法。
【請求項２０】
請求項１７乃至請求項１９のいずれか一項において、
前記剥離はエッチングにより行われ、
前記第３の下地膜のエッチングレートは、前記第２の下地膜のエッチングレートよりも遅いことを特徴とする半導体素子の剥離方法。
【請求項２１】
請求項１７乃至請求項２０のいずれか一項において、
前記剥離は、前記半導体素子が形成されている領域とは異なる領域に、前記複数の各ボイドの一部に達する開口部を形成し、前記開口部から前記複数の各ボイド内にエッチャントを拡散させることで、前記複数の各ボイドを広げることにより行うことを特徴とする半導体素子の剥離方法。
【請求項２２】
請求項１７乃至請求項２１のいずれか一項において、
前記基板は、石英基板、シリコン基板、ガラス基板、又は金属基板であることを特徴とする半導体素子の剥離方法。
【請求項２３】
請求項１７乃至請求項２２のいずれか一項において、
前記複数の凸部は、ストライプ状に配置されていることを特徴とする半導体素子の剥離方法。
【請求項２４】
請求項１７乃至請求項２３のいずれか一項において、
前記凸部間の幅は１μｍ以下であり、前記凸部の高さは２μｍ以上であることを特徴とする半導体素子の剥離方法。
【請求項２５】
請求項１７乃至請求項２４のいずれか一に記載の半導体素子の剥離方法を用いて剥離された前記半導体素子を有することを特徴とする半導体装置。
【請求項２６】
請求項２５において、前記半導体素子は、ＴＦＴ、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、又はインダクタのいずれかを含む回路素子であることを特徴とする半導体装置。
【請求項２７】
半導体素子を有する半導体装置の作製方法であって、
基板上に複数の凸部を有する第１の下地膜を形成し、
前記第１の下地膜上に、前記凸部の間に形成されたボイドを有する第２の下地膜を形成し、
前記第２の下地膜上に第３の下地膜を形成し、
前記第３の下地膜上に前記半導体素子を形成した後、
複数の前記ボイドと交わる面を境に前記半導体素子を前記基板から剥離することを特徴とする半導体装置の作製方法。
【請求項２８】
半導体素子を有する半導体装置の作製方法であって、
基板上に複数の凸部を有する金属からなる第１の下地膜を形成し、
前記第１の下地膜の表面を酸化することによって、前記表面に金属酸化膜を形成し、
前記第１の下地膜上に、前記凸部の間に形成されたボイドを有する第２の下地膜を形成し、
前記第２の下地膜上に第３の下地膜を形成し、
前記第３の下地膜上に前記半導体素子を形成するとともに、前記半導体素子の形成する際に行われる加熱処理によって前記金属酸化膜を結晶化した後、
複数の前記ボイドと交わる面を境に前記半導体素子を前記基板から剥離することを特徴とする半導体装置の作製方法。
【請求項２９】
請求項２７又は請求項２８において、
前記第３の下地膜を形成する前に、前記第２の下地膜の表面を研磨することを特徴とする半導体装置の作製方法。
【請求項３０】
請求項２７乃至請求項２９のいずれか一項において、
前記剥離はエッチングにより行われ、
前記第３の下地膜のエッチングレートは、前記第２の下地膜のエッチングレートよりも遅いことを特徴とする半導体装置の作製方法。
【請求項３１】
請求項２７乃至請求項３０のいずれか一項において、
前記剥離は、前記半導体素子が形成されている領域とは異なる領域に、前記複数の各ボイドの一部に達する開口部を形成し、前記開口部から前記複数の各ボイド内にエッチャントを拡散させることで、前記複数の各ボイドを広げることにより行うことを特徴とする半導体装置の作製方法。
【請求項３２】
請求項２７乃至請求項３１のいずれか一項において、
前記基板は、石英基板、シリコン基板、ガラス基板、又は金属基板であることを特徴とする半導体装置の作製方法。
【請求項３３】
請求項２７乃至請求項３２のいずれか一項において、
前記複数の凸部は、ストライプ状に配置されていることを特徴とする半導体装置の作製方法。
【請求項３４】
請求項２７乃至請求項３３のいずれか一項において、
前記凸部間の幅は１μｍ以下であり、前記凸部の高さは２μｍ以上であることを特徴とする半導体装置の作製方法。
【請求項３５】
請求項２７乃至請求項３４のいずれか一項において、前記半導体素子は、ＴＦＴ、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、又はインダクタのいずれかを含む回路素子であることを特徴とする半導体装置の作製方法。