【手続補正書】
【提出日】平成19年4月11日(2007.4.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生するインピーダンス制御回路と、
入力信号伝送ラインを通じて外部信号が入力され、前記入力された信号を内部回路に出力する入力回路と、
前記インピーダンス制御コードのうちの少なくとも一つに応答して前記入力信号伝送ラインを終端する終端回路と、
前記内部回路から出力される信号に従って出力信号伝送ラインを駆動し、インピーダンスが前記インピーダンス制御コードに従って変更される出力回路とを含むことを特徴とする半導体集積回路装置。
【請求項２】
前記終端回路は、前記入力信号伝送ラインに並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記終端回路は、前記入力信号伝送ラインに並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードによって制御されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記出力回路は、前記出力信号伝送ラインに並列連結された複数個の駆動器を含み、前記駆動器の各々のインピーダンスは、前記インピーダンス制御コードに従って調整されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記インピーダンス制御回路は、
前記外部基準抵抗器と連結されるパッドと、
前記パッドに連結され、前記外部基準抵抗器と同一なインピーダンスを有するように、前記インピーダンス制御コードのうちの第１インピーダンス制御コードによって制御される第１可変インピーダンス回路と、
前記パッドの電圧を基準電圧と比較する第１比較器と、
前記第１比較器の出力に応答して前記第１インピーダンス制御コードを発生する第１アップ／ダウンカウンタと、
内部ノードに連結され、前記外部基準抵抗器と同一なインピーダンスを有するように、前記第１インピーダンス制御コードによって制御される第２可変インピーダンス回路と、
前記内部ノードに連結され、前記外部基準抵抗器と同一なインピーダンスを有するように、前記インピーダンス制御コードのうちの第２インピーダンス制御コードによって制御される第３可変インピーダンス回路と、
前記内部ノードの電圧と前記パッドの電圧とを比較する第２比較器と、
前記第２比較器の出力に応答して前記第２インピーダンス制御コードを発生する第２アップ／ダウンカウンタとを含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記第１乃至第３可変インピーダンス回路の各々は、二進加重値抵抗器および二進加重値トランジスタを含むことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記終端回路は、二進加重値トランジスタおよび二進加重値抵抗器を含み、前記終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第１乃至第３可変インピーダンス回路の各々の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記インピーダンス制御回路は、選択信号に応答して、前記外部基準抵抗器のインピーダンスに関係なしに、一定に維持される前記インピーダンス制御コードを発生することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項９】
前記出力回路は、二進加重値トランジスタおよび二進加重値抵抗器を含み、前記出力回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第１乃至第３可変インピーダンス回路の各々の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
複数の行と複数の列に配列された複数のメモリセルのアレイと、
メモリセルからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、
固定インピーダンス制御コードを発生する第１コード発生回路と、
外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更される可変インピーダンス制御コードを発生する第２コード発生回路と、
コード選択信号に応答して前記固定インピーダンス制御コード、または前記可変インピーダンス制御コードを選択する選択回路と、
前記感知増幅回路から出力されるデータおよび前記選択回路によって選択された固定または可変インピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、
読み出し動作の間において前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスを前記プルアップおよびプルダウン制御信号に従って変更するオフチップ駆動回路と、
書き込み動作の間において前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終端する第１終端回路とを含むことを特徴とする半導体メモリ装置。
【請求項１１】
前記書き込み動作の間において前記データ伝送ライン上のデータを前記感知増幅回路に伝達するデータ入力回路をさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第１終端回路は、前記データ伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記第１終端回路は、前記データ伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記選択回路によって選択された固定または可変インピーダンス制御コードによって制御されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１４】
前記オフチップ駆動回路は、前記データ伝送ラインの各々に並列連結された複数個の駆動器を含み、前記駆動器の各々のインピーダンスは、前記プルアップおよびプルダウン制御信号によって調整されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１５】
入力伝送ラインを通じて入力されるアドレスおよび制御信号が入力される入力バッファ回路と、
前記入力バッファ回路から出力される行アドレスに応答して前記行を選択する行デコーダ回路と、
前記入力バッファ回路から出力される列アドレスに応答して前記列を選択する列デコーダ回路と、
前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記入力伝送ラインを終端する第２終端回路とをさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１６】
前記第２終端回路は、前記入力伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第２終端回路は、前記入力伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記選択回路によって選択された固定または可変インピーダンス制御コードによって制御されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記第２コード発生回路は、
前記外部基準抵抗器と連結されるパッドと、
前記パッドに連結され、前記外部基準抵抗器と同一なインピーダンスを有するように、前記可変インピーダンス制御コードのうちの第１可変インピーダンス制御コードによって制御される第１可変インピーダンス回路と、
前記パッドの電圧を基準電圧と比較する第１比較器と、
前記第１比較器の出力に応答して前記第１可変インピーダンス制御コードを発生する第１アップ／ダウンカウンタと、
内部ノードに連結され、前記外部基準抵抗器と同一なインピーダンスを有するように、前記第１可変インピーダンス制御コードによって制御される第２可変インピーダンス回路と、
前記内部ノードに連結され、前記外部基準抵抗器と同一なインピーダンスを有するように、前記可変インピーダンス制御コードのうちの第２可変インピーダンス制御コードによって制御される第３可変インピーダンス回路と、
前記内部ノードの電圧と前記パッドの電圧とを比較する第２比較器と、
前記第２比較器の出力に応答して前記第２可変インピーダンス制御コードを発生する第２アップ／ダウンカウンタとを含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１９】
前記第１乃至第３可変インピーダンス回路の各々は、二進加重値トランジスタおよび二進加重値抵抗器を含んで構成されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１終端回路は二進加重値トランジスタおよび二進加重値抵抗器を含んで構成され、前記第１終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第１乃至第３可変インピーダンス回路の各々の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第２終端回路は、二進加重値トランジスタおよび二進加重値抵抗器を含んで構成され、前記第２終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第１乃至第３可変インピーダンス回路の各々の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２２】
制御信号に応答して前記コード選択信号およびオフセット選択信号を発生する選択信号発生回路をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２３】
前記オフチップ駆動回路のインピーダンスと前記第１および第２終端回路のインピーダンスは、前記オフセット選択信号によって変更されることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記選択信号発生回路は、モードレジスタセット（ＭＲＳ）を含むことを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２５】
入力信号伝送ラインを通じて外部信号が入力され、前記入力された信号を内部回路に出力する入力回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生するインピーダンス制御回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、前記インピーダンス制御コードのうちの少なくとも一つに応答して前記入力信号伝送ラインを終端する終端回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、前記内部回路から出力される信号に従って出力信号伝送ラインを駆動し、インピーダンスが前記インピーダンス制御コードに従って変更される出力回路とを含み、
前記終端回路および前記出力回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記インピーダンス制御回路の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする半導体集積回路装置。
【請求項２６】
複数の行と複数の列に配列された複数のメモリセルのアレイと、
メモリセルからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、
固定インピーダンス制御コードを発生する第１コード発生回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、外部基準抵抗器のインピーダンスに従って変更される可変インピーダンス制御コードを発生する第２コード発生回路と、
コード選択信号に応答して前記固定インピーダンス制御コードまたは前記可変インピーダンス制御コードを選択する選択回路と、
前記感知増幅回路から出力されるデータおよび前記選択回路によって選択された固定または可変インピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、読み出し動作の間において前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスが前記プルアップおよびプルダウン制御信号によって変更されるオフチップ駆動回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、書き込み動作の間において前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終端する第１終端回路とを含み、
前記オフチップ駆動回路および前記第１終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第２コード発生回路の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする半導体メモリ装置。
【請求項２７】
入力伝送ラインを通じて入力されるアドレスおよび制御信号が入力される入力バッファ回路と、
前記入力バッファ回路から出力される行アドレスに応答して前記行を選択する行デコーダ回路と、
前記入力バッファ回路から出力される列アドレスに応答して前記列を選択する列デコーダ回路と、
二進加重値トランジスタおよび二進加重値抵抗器を含み、前記選択回路によって選択された固定または可変インピーダンス制御コードのうちの少なくとも一つに応答して前記入力伝送ラインを終端する第２終端回路とをさらに含むことを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記第２終端回路の二進加重値トランジスタおよび二進加重値抵抗器は、前記第２コード発生回路の二進加重値トランジスタおよび二進加重値抵抗器を線形的に縮小したサイズおよび抵抗値を有することを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
複数の行と複数の列に配列された複数のメモリセルのアレイと、
メモリセルからデータを読み出しメモリセルにデータを書き込む感知増幅回路と、
外部基準抵抗器に連結され、前記外部基準抵抗器のインピーダンスに従って変更されるインピーダンス制御コードを発生するコード発生回路と、
前記感知増幅回路から出力されるデータおよびインピーダンス制御コードに応答してプルアップおよびプルダウン制御信号を発生する駆動制御回路と、
読み出し動作の間前記プルアップおよびプルダウン制御信号に応答してデータ伝送ラインを駆動し、インピーダンスが前記プルアップおよびプルダウン制御信号によって変更されるオフチップ駆動回路と、
書き込み動作の間において前記インピーダンス制御コードのうちの少なくとも一つに応答して前記データ伝送ラインを終端する第１終端回路とを含むことを特徴とする半導体メモリ装置。
【請求項３０】
前記書き込み動作の間において前記データ伝送ライン上のデータを前記感知増幅回路に伝達するデータ入力回路をさらに含むことを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記第１終端回路は、前記データ伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３２】
前記第１終端回路は、前記データ伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードによって制御されることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３３】
前記オフチップ駆動回路は、前記データ伝送ラインの各々に並列連結された複数個の駆動器を含み、前記駆動器の各々のインピーダンスは、前記プルアップおよびプルダウン制御信号によって調整されることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３４】
入力伝送ラインを通じて入力されるアドレスおよび制御信号が入力される入力バッファ回路と、
前記入力バッファ回路から出力される行アドレスに応答して前記行を選択する行デコーダ回路と、
前記入力バッファ回路から出力される列アドレスに応答して前記列を選択する列デコーダ回路と、
前記インピーダンス制御コードのうちの少なくとも一つに応答して前記入力伝送ラインを終端する第２終端回路とをさらに含むことを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３５】
前記第２終端回路は、前記入力伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードのうちのいずれか一つによって制御されることを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記第２終端回路は、前記入力伝送ラインの各々に並列連結された複数個の終端回路を含み、前記終端回路の各々は、前記インピーダンス制御コードによって制御されることを特徴とする請求項３４に記載の半導体メモリ装置。