(57)【要約】本発明は、低閾値動作が可能でありかつ高トランジスタ耐圧を有する薄膜トランジスタ及びその製造方法、並びに、それを用いて得られる半導体装置、アクティブマトリクス基板及び表示装置を提供する。本発明は、基板上に、半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された薄膜トランジスタであって、上記半導体層は、断面に順テーパ形状を有し、上記半導体層の上と側方とがゲート絶縁膜に覆われており、上記ゲート絶縁膜は、酸化シリコン膜が半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有し、かつ上記半導体層における上方の膜厚をＡとし、側方の膜厚をＢとしたときに、０．５≦Ｂ／Ａを満たす薄膜トランジスタである。【特許請求の範囲】
【請求項１】
基板上に、半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された薄膜トランジスタであって、
該半導体層は、断面に順テーパ形状を有し、該半導体層の上と側方とがゲート絶縁膜に覆われており、
該ゲート絶縁膜は、酸化シリコン膜が半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有し、かつ
該半導体層における上方の膜厚をＡとし、側方の膜厚をＢとしたときに、０．５≦Ｂ／Ａを満たすことを特徴とする薄膜トランジスタ。
【請求項２】
前記酸化シリコンよりも誘電率が高い材料からなる膜は、窒化シリコン膜であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記半導体層は、側方のテーパ角度が６０°以上であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項４】
請求項１記載の薄膜トランジスタの製造方法であって、
該製造方法は、４００℃以上を保ちながら真空を破らず同一装置内で連続的に積層構造のゲート絶縁膜を形成することを特徴とする薄膜トランジスタの製造方法。
【請求項５】
請求項１記載の薄膜トランジスタの製造方法であって、
該製造方法は、ゲート絶縁膜の形成前に、オゾンを用いて半導体層の酸化処理を行うことを特徴とする薄膜トランジスタの製造方法。
【請求項６】
請求項１記載の薄膜トランジスタを備えることを特徴とする半導体装置。
【請求項７】
請求項１記載の薄膜トランジスタを備えることを特徴とするアクティブマトリクス基板。
【請求項８】
請求項７記載のアクティブマトリクス基板を含んで構成されることを特徴とする表示装置。
【請求項９】
前記表示装置は、液晶表示装置であることを特徴とする請求項８記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに関する。より詳しくは、液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に用いられるアクティブマトリクス基板、半導体装置等に好適な薄膜トランジスタ及びその製造方法、並びに、それを用いて得られる半導体装置、アクティブマトリクス基板及び表示装置に関するものである。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、ＭＯＳ構造をゲートに用いた電界効果トランジスタのことであり、ＭＯＳ−ＦＥＴと略称される。ＭＯＳトランジスタは、ＭＯＳ構造が集積回路化に適していることから、メモリ、マイクロプロセッサ等の大部分に多数用いられている。中でも、シリコン等からなる半導体薄膜層を活性層として用いる薄膜トランジスタ（以下、「ＴＦＴ」ともいう）は、液晶表示装置におけるスイッチング素子等として用いられる等、幅広い分野で利用されている。【０００３】
このようなＴＦＴが用いられる液晶表示装置等の表示装置においては、画面サイズの大型化や画像表示の高精細化とともに、更なる低消費電力化が強く望まれており、表示装置に用いられるＴＦＴにおいても低消費電力化が求められている。ＴＦＴの低消費電力化のためには、ＴＦＴを構成するゲート絶縁膜を例えば７０ｎｍ以下程度に薄膜化し、ＴＦＴを低閾値動作させることが必須となる。ゲート絶縁膜としては、通常、界面特性に優れた酸化シリコン膜が用いられているが、ゲート絶縁膜が酸化シリコン膜の単層構造からなる場合には、単に酸化シリコン膜を薄膜化することによって、低閾値動作は可能となるが、一方で破壊耐圧、すなわちトランジスタ耐圧が低下し、半導体層とゲート電極層との間のリーク不良等の不具合が生じやすくなる。したがって、酸化シリコン膜の単層からなるゲート絶縁膜を有するＴＦＴを液晶表示装置におけるスイッチング素子として用いた場合には、パネル初期状態での点欠陥不良、デバイスの信頼性不良といった不良が増加し、歩留りの低下を招くこととなる。これに対し、酸化シリコン膜の成膜温度をさげることで、酸化シリコン膜の被覆性を向上させることは可能であるが、成膜温度の低下に伴い酸化シリコン膜のフラットバンド電圧は低くなり、閾値が大きくなるため、被覆性と低閾値とを兼ね備えたゲート絶縁膜を得ることは困難であった。【０００４】
そこで近年、窒化シリコン等の酸化シリコンよりも誘電率が高い材料をゲート絶縁膜に用いることが検討されてきている。これによれば、窒化シリコン膜の単層構造からなるゲート絶縁膜、酸化シリコン膜と窒化シリコン膜とを積層した２層構造からなるゲート絶縁膜等では、酸化シリコンと窒化シリコンとの誘電率の違いから、酸化シリコン膜の単層構造からなるゲート絶縁膜を用いる場合と比べ、同等の静電容量を得るのに必要な膜厚が大きくなり、絶縁耐圧の低下を抑制することができ、更にはトランジスタ耐圧の向上を図ることも可能となる。そこで、例えば、下層（ゲート電極側）の窒化シリコン膜と上層（半導体層側）の酸化シリコン膜とを積層した２層構造を有するゲート絶縁膜を備えたＴＦＴが開示されている（例えば、特許文献１参照）。しかしながら、このＴＦＴによれば、酸化シリコンの膜厚は１２０ｎｍ以上と厚いため、トランジスタの低閾値動作化と、低消費電力液晶表示装置の製造とを実現することは困難であった。
したがって、積層構造のゲート絶縁膜を有するＴＦＴにおいても、被覆性向上による高トランジスタ耐圧を実現しようとすると、低閾値動作が困難となるという点で更に改善に余地があった。
【特許文献１】特開平１１−１１１９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記現状に鑑みてなされたものであり、低閾値動作が可能でありかつ高トランジスタ耐圧を有する薄膜トランジスタ及びその製造方法、並びに、それを用いて得られる半導体装置、アクティブマトリクス基板及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明者らは、低閾値動作が可能でありかつ高トランジスタ耐圧を有する薄膜トランジスタについて種々検討したところ、ゲート絶縁膜の形態に着目した。そして、ゲート絶縁膜が、半導体層側に設けられた酸化シリコン膜と、ゲート電極側に設けられた酸化シリコンよりも誘電率が高い材料からなる膜との積層構造を有し、また、ゲート絶縁膜が、半導体層上の膜厚をＡとし、半導体層側方の膜厚をＢとしたときに、０．５≦Ｂ／Ａを満たすことにより、薄膜トランジスタの低閾値動作化と高トランジスタ耐圧化とが可能であることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。【０００７】
すなわち、本発明は、基板上に、半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された薄膜トランジスタであって、上記半導体層は、断面に順テーパ形状を有し、上記半導体層の上と側方とがゲート絶縁膜に覆われており、上記ゲート絶縁膜は、酸化シリコン膜が半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有し、かつ上記半導体層における上方の膜厚をＡとし、側方の膜厚をＢとしたときに、０．５≦Ｂ／Ａを満たす薄膜トランジスタである。
以下に本発明を詳述する。【０００８】
本発明の薄膜トランジスタは、基板上に、半導体層、ゲート絶縁膜及びゲート電極がこの順に積層される。このように本発明のＴＦＴは、いわゆるトップゲート構造を基板上に有するものである。すなわち、本発明の薄膜トランジスタは、基板上に、半導体層、ゲート絶縁膜及びゲート電極が基板側からこの順に積層される。ここで、半導体層は、ゲート電極の下の領域にチャネル領域、ゲート電極の下以外の領域にソース・ドレイン領域を有することが好ましい。また、半導体層を構成する材料としては、低温プロセスで成膜することができるとともに、電界効果移動度に優れることから、連続粒界結晶シリコン（ＣＧシリコン）、多結晶シリコン（ポリシリコン）等が好ましい。なお、半導体層のうち、ソース及びドレイン領域には、通常、不純物がドーピングされる。ゲート電極は、上層ゲート絶縁膜の内部におけるフォノン振動を抑える観点から、金属を含んで構成されることが好ましく、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を含んだ化合物が用いられる。また、ゲート電極は、上記複数の材料からなる積層体としてもよい。基板は、絶縁材料により構成されることが好ましく、ガラス等が好適に用いられる。【０００９】
本発明において、上記半導体層は、断面に順テーパ形状を有し、上記半導体層の上と側方とがゲート絶縁膜に覆われている。これにより、半導体層よりも上層の膜であるゲート絶縁膜にクラック等が生じることを抑制することができる。なお、本発明において、順テーパ形状とは、半導体層の断面の幅が上方に向かって小さくなるもの、及び、半導体層の断面の幅が上方に向かって略一定のものをいう。【００１０】
本発明において、上記ゲート絶縁膜は、酸化シリコン膜が半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有する。これにより、酸化シリコン膜の単層構造からなるゲート絶縁膜よりも、同じ静電容量での膜厚を大きくすることができるので、ゲート絶縁膜の被覆性とトランジスタ耐圧とを向上させてＴＦＴの信頼性を向上させることができる。また、半導体層側に酸化シリコン膜が設けられていることから、半導体層とゲート絶縁膜との間の優れた界面特性を確保することができる。なお、トランジスタ耐圧とは、半導体層とゲート電極との絶縁が破壊されるときの電圧、すなわち破壊耐圧のことである。【００１１】
また、本発明において、上記ゲート絶縁膜は、上記半導体層における上方の膜厚をＡとし、側方の膜厚をＢとしたときに、０．５≦Ｂ／Ａを満たす。好ましくは０．５５≦Ｂ／Ａを満たす。このように本発明のゲート絶縁膜は段差被覆性に優れており、ゲート絶縁膜にクラックが生じリーク電流が流れる等の不良発生を抑えることができることから、ＴＦＴの信頼性を向上させることが可能となる。膜厚比Ｂ／Ａが０．５未満であると、半導体層とゲート電極層との間においてリーク不良等の不具合が生じることがある。なお、半導体層における上方の膜厚Ａ及び側方の膜厚Ｂは、図８に示すように、半導体層における上方の膜厚Ａについては半導体層上面上のゲート絶縁膜の平均膜厚２０を、半導体層における側方の膜厚Ｂについては半導体層端面上のゲート絶縁膜の最も薄い部分の膜厚２１を用いる。
また、上記膜厚比Ｂ／Ａを満たすためには、ゲート絶縁膜として酸化シリコン単層膜等を用いた場合、ゲート絶縁膜の成膜温度を低く（例えば、３７０℃以下）設定する必要があるが、本発明においてはゲート絶縁膜が上述の積層構造を有することから、ゲート絶縁膜の成膜温度を高く（例えば、４００℃以上）設定することが可能となり、フラットバンド電圧を向上させることができる。このため、本発明によれば、段差被覆性の向上とフラットバンド電圧の向上とを両立させることができ、その結果、ＴＦＴの耐圧を確保したうえで、ＴＦＴの低閾値動作を実現することができる。【００１２】
上記酸化シリコン膜を構成する酸化シリコンとしては、例えば、二酸化ケイ素（ＳｉＯ２）等が挙げられる。上記酸化シリコンよりも誘電率が高い材料からなる膜としては、窒化シリコン膜であることが好ましい。窒化シリコン膜を構成する窒化シリコンとしては、例えば、ＳｉＮｘ（ｘは、任意の数字）等が挙げられ、中でも、四窒化三ケイ素（Ｓｉ３Ｎ４）、シリコンオキシナイトライド等が好適に用いられる。また、本発明では、窒化シリコン以外の酸化シリコンよりも誘電率が高い材料として、例えば、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）等の酸化タンタル、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）等を用いることができる。上記酸化シリコンよりも誘電率が高い材料からなる膜を構成する材料の誘電率としては、酸化シリコンの誘電率に対して１．５倍以上であることが好ましい。更に、上記酸化シリコンよりも誘電率が高い材料からなる膜の形態としては、上記化合物の複数からなる積層体であってもよいが、製造工程の簡略化の観点からは、単層からなる形態が好ましい。なお、上記酸化シリコンよりも誘電率が高い材料からなる膜を上記化合物の複数からなる積層構造とした場合には、各化合物の誘電率の平均値が、酸化シリコンの誘電率に対して１．５倍以上であることが好ましい。【００１３】
上記酸化シリコン膜と、上記酸化シリコンよりも誘電率が高い材料からなる膜との成膜方法としては、特に限定されず、常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、低圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等を用いることができる。また、酸化シリコン膜形成の原料ガスとしては特に限定されないが、ケイ酸エチル（ＴＥＯＳ；ｔｅｔｒａ  ｅｔｈｏｘｙ  ｓｉｌａｎｅ）が好ましい。更に、酸化シリコンよりも誘電率が高い材料からなる膜を窒化シリコンにより形成した場合には、原料ガスとしては、モノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）との混合ガス等を用いることができる。【００１４】
本発明の薄膜トランジスタの構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
なお、本発明のゲート絶縁膜は、下層被覆性に優れていることから、ゲート電極がゲート絶縁膜の下層に配置された構造、すなわちボトムゲート型の構造を有するＴＦＴにも用いることができ、本発明と同様の作用効果を奏することができる。この場合には、ゲート電極の断面形状を順テーパ形状とすることが好ましい。【００１５】
本発明において、上記半導体層は、側方のテーパ角度が６０°以上であることが好ましく、８０°以上であることがより好ましい。これにより、なだらかな傾斜を有する半導体層を備えた薄膜トランジスタにおいて発生する急激なドレイン電流の増加、すなわちキンク現象を効果的に抑制することができる。また、基板法線方向から見たときの半導体層の面積を小さくすることができるので、ＴＦＴの小型化が可能となる。更にその結果として、本発明のＴＦＴを液晶表示装置等のアクティブマトリクス基板に用いた場合には、画素開口率を大きくすることができ、高精細な画像表示が可能となる。なお、本発明のゲート絶縁膜によれば、積層構造を有し半導体層の被覆性に優れていることから、半導体層のテーパ角度が６０°以上と非常に大きくなっても、クラック等を生じることなく半導体層を充分に被覆することができる。また、半導体層側方のテーパ角度が６０°未満であると、キンク現象によりＴＦＴ特性が著しく悪化してしまうことがある。【００１６】
本発明はまた、上記薄膜トランジスタの製造方法であって、上記製造方法は、４００℃以上を保ちながら真空を破らず同一装置内で連続的に積層構造のゲート絶縁膜を形成する薄膜トランジスタの製造方法でもある。また、ゲート絶縁膜のより好ましい成膜温度としては４３０℃以上である。これによれば、単層からなるゲート絶縁膜の成膜工程と比べ、特に複雑化させることなく、本発明における積層構造のゲート絶縁膜を形成することができる。したがって、本発明のＴＦＴ基板の製造プロセスを簡略化することができ、生産性を確保することができるとともに、製造コストの増大を防止することができる。また、ゲート絶縁膜の成膜時に、酸化シリコン膜と酸化シリコンよりも誘電率が高い材料からなる膜との界面が汚染されることを防止して、良質なゲート絶縁膜を形成することも可能となる。更に、４００℃以上を保ちながらゲート絶縁膜の成膜を行うことから、酸化シリコン膜のフラットバンド電圧の低下を抑えることができるので、その結果として、ＴＦＴの低閾値動作が可能となる。なお、成膜温度が４００℃未満であると、フラットバンド電圧の増大によりＴＦＴの閾値が増加し、その結果として、ゲート絶縁膜に高付加がかかりリーク電流が増大する等の不良が発生することがある。なお、本明細書中において真空とは、５００Ｐａ以下を意味し、３００Ｐａ以下であることが好ましい。【００１７】
本発明はまた、上記薄膜トランジスタの製造方法であって、上記製造方法は、ゲート絶縁膜の形成前に、オゾンを用いて半導体層の酸化処理を行う薄膜トランジスタの製造方法でもある。これにより、半導体層の表面を酸化し、予め酸化シリコン層を形成することができるので、半導体層とゲート絶縁膜との間の界面特性に優れたＴＦＴを作製することができる。また、酸化種としては、純水にオゾンを溶存させたオゾン水を用いることが好ましく、これにより、酸素を用いて半導体層を熱酸化する場合に比べて、より低温で半導体層の酸化処理を行うことができるので、製造プロセスの低温化が可能となる。なお、オゾン濃度、処理時間等は特に限定されず、適宜設定すればよい。【００１８】
本発明はまた、上記薄膜トランジスタ基板を備えた半導体装置又はアクティブマトリクス基板でもある。本発明の半導体装置としては、例えば、ＣＭＯＳを含む回路が形成された装置、集積回路（ＩＣ）、太陽電池等が挙げられる。また、本発明のアクティブマトリクス基板は、薄膜トランジスタ基板に周辺回路を一体化させたモノリシック液晶表示装置等に好適に用いることができる。本発明は更に、上記アクティブマトリクス基板を含んで構成される表示装置でもある。本発明の表示装置としては、液晶表示装置、有機エレクトロルミネセンス表示装置等が好ましい。本発明の半導体装置、アクティブマトリクス基板及び表示装置によれば、本発明のＴＦＴを含んで構成されることから、トランジスタ耐圧を確保した上で、トランジスタの低閾値動作化を図ることができ、これにより低消費電力化を実現することができる。
【発明の効果】
【００１９】
本発明の薄膜トランジスタによれば、ゲート絶縁膜が半導体層側に設けられた酸化シリコン膜と、ゲート電極側に設けられた酸化シリコンよりも誘電率が高い材料からなる膜との積層構造を有し、更に、ゲート絶縁膜の半導体層における上方の膜厚をＡとし、側方の膜厚をＢとしたときに、０．５≦Ｂ／Ａを満たすことにより、薄膜トランジスタの低閾値動作化と高トランジスタ耐圧化とが可能となる。このような本発明の薄膜トランジスタは、各種半導体装置の低消費電力化に有用である。
【発明を実施するための最良の形態】
【００２０】
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。【００２１】
（実施例１）
図１を用いて、本発明を用いた薄膜トランジスタ（ＴＦＴ）について説明する。図１は、本実施例のＴＦＴ構成を示す断面模式図である。また、図２（ａ）〜（ｆ）は、本実施例のＴＦＴの製造工程フローを示す断面模式図である。
本実施例のＴＦＴは、図１に示すように、トップゲート構造を有するＴＦＴであり、ゲート絶縁膜１３として、酸化シリコン（ＳｉＯ２）膜１３ａと窒化シリコン（ＳｉＮｘ）膜１３ｂとの積層膜が用いられている。より具体的には、ガラス基板（絶縁基板）１０上に、ベースコート絶縁膜１１としての（上層）酸化シリコン（ＳｉＯ２）／（下層）酸窒化シリコン（ＳｉＮＯ）積層膜と、チャネル領域１７、ソース領域１６ａ及びドレイン領域１６ｂからなる半導体層１２と、ゲート絶縁膜１３と、ゲート電極１４と、層間絶縁膜１８とがこの順に積層されるとともに、半導体層１２のソース領域１６ａ及びドレイン領域１６ｂが、それぞれコンタクトホール１９ａ、１９ｂを介して、層間絶縁膜１８上のソース電極２０ａ及びドレイン電極２０ｂに電気的に接続された構造を有している。ここで半導体層１２の断面は順テーパ形状を有し、ガラス基板１０と半導体層１２の側面とのテーパ角度が８０°になっている。【００２２】
以下に、図２（ａ）〜（ｆ）に基づき、実施例１のＴＦＴ基板におけるＴＦＴの製造方法を説明する。
まず、図２（ａ）に示すように、ガラス基板１０の表面に、ベースコート絶縁膜１１を形成した後、アモルファスシリコン（ａ−Ｓｉ）膜２を形成した。ベースコート絶縁膜１１としては、ＳｉＯ２膜、ＳｉＮｘ膜又はＳｉＮＯ膜を形成してもよいし、これらの膜の積層体を形成してもよい。ａ−Ｓｉ膜２の厚さは、例えば５０ｎｍとする。ａ−Ｓｉ膜２の形成方法としては特に限定されず、例えば、ＰＣＶＤ（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で形成することができる。【００２３】
続いて、ａ−Ｓｉ膜２を結晶化させることにより、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成した。具体的には、ａ−Ｓｉ膜２の結晶化は、エキシマレーザを用いた光照射によって行うことができる（エキシマレーザアニール法）。又は、ａ−Ｓｉ膜２に対して６００℃の熱処理を行うことによって結晶化させてもよい（固相成長法：Ｓｏｌｉｄ−ｐｈａｓｅ  ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）。次いで、ｐｏｌｙ−Ｓｉ膜の上にレジスト層を形成し、レジスト層をパターニングマスクとして、ドライエッチングすることにより、ｐｏｌｙ−Ｓｉ膜のパターニングを行う。これによって、図２（ｂ）に示すように、テーパ角度が８０°の島状の半導体層１２が得られた。ここで、ドライエッチングに使用されるガスとしては、特に限定されず、四フッ化炭素ガス及び酸素ガスの混合ガス、六フッ化硫黄ガス及び塩化水素ガスの混合ガス等が挙げられる。また、エッチング方式としては、プラズマエッチング（ＰＥ；ｐｌａｓｍａ  ｅｔｃｈｉｎｇ）モード、反応性イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）モード等を用いることができる。【００２４】
続いて、図２（ｃ）に示すように、半導体層１２を覆うゲート絶縁膜１３をＣＶＤ法等を用いて、成膜温度４３０℃で形成した。ゲート絶縁膜１３は、下層ＳｉＯ２膜１３ａと上層ＳｉＮｘ膜１３ｂとの積層構造とした。また、低消費電力液晶表示装置を実現するためのゲート絶縁膜の設定膜厚を酸化シリコン容量換算膜厚７０ｎｍとし、これに合わせて本実施例のゲート絶縁膜は、下層のＳｉＯ２膜１３ａの膜厚を５０ｎｍ、上層のＳｉＮｘ膜１３ｂの膜厚を４０ｎｍとした。ここで、酸化シリコン容量換算膜厚とは、酸化シリコン膜の膜厚をＴ１、酸化シリコンの誘電率をε１とし、酸化シリコンよりも誘電率が高い材料からなる膜（本実施例においては窒化シリコン膜）の膜厚をＴ２、酸化シリコンよりも誘電率が高い材料（本実施例においては窒化シリコン）の誘電率をε２としたときに、Ｔ１＋Ｔ２×ε１／ε２の式から算出される膜厚のことである。また、成膜に用いる各原料ガスとしては、ＳｉＯ２膜１３ａではケイ酸エチル（ＴＥＯＳ；ｔｅｔｒａ  ｅｔｈｏｘｙ  ｓｉｌａｎｅ）が好ましく、ＳｉＮｘ膜１３ｂではモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）との混合ガス等を用いることができる。なお、ＳｉＯ２膜１３ａとＳｉＮｘ膜１３ｂとは、真空を破らず同一装置（チャンバー）内で連続的に形成することが好ましい。分割して処理すると、ＳｉＯ２膜１３ａとＳｉＮｘ膜１３ｂとの界面が汚染される恐れもあるため、良質のゲート絶縁膜１３を形成するには、連続処理が好ましい。これにより、半導体層上方のゲート絶縁膜１３の膜厚をＡとし、半導体層側方のゲート絶縁膜１３の膜厚をＢとしたときの膜厚比Ｂ／Ａが０．５５のゲート絶縁膜１３を形成した。【００２５】
続いて、図２（ｄ）に示すように、半導体層１２のうちチャネル領域となる部分を覆うように、ゲート絶縁膜１３の上にゲート電極１４を形成した。ゲート電極１４は、ゲート絶縁膜１３の上に導電膜をスパッタ法、ＣＶＤ法等を用いて堆積し、これを所定の形状にパターニングすることによって形成することができる。ゲート電極１４の材質としては、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を含んだ金属化合物が好ましく、また、上記複数の材料からなる積層体としてもよい。【００２６】
続いて、図２（ｅ）に示すように、ゲート電極１４をマスクとして半導体層１２に不純物イオン１５を注入することにより、ソース領域１６ａ及びドレイン領域１６ｂを形成した。本実施例では、ＮチャネルのＴＦＴを形成するために、不純物イオン１５としてリンイオンを用いた。なお、不純物イオン１５としては、リンイオンに限定されず、リン以外の１５族元素、ホウ素等の１３族元素等からなるイオンが挙げられ、ホウ素等の１３族元素からなるイオンをソース領域１６ａ及びドレイン領域１６ｂに注入した場合にはＰチャネルのＴＦＴとなる。【００２７】
続いて、基板１０全面を覆うように層間絶縁膜１８を形成した後、層間絶縁膜１８及びゲート絶縁膜１３を貫通し、ソース領域１６ａ及びドレイン領域１６ｂにそれぞれ達するコンタクトホール１９ａ及び１９ｂを設けた。最後に、各コンタクトホール１９ａ、１９ｂの内部及び層間絶縁膜１８上に、ソース領域１６ａ及びドレイン領域１６ｂとそれぞれ電気的に接続されたソース電極２０ａ及びドレイン電極２０ｂを形成した。このようにして、ＴＦＴが完成する。
なお、本実施例のＴＦＴを液晶表示装置の表示領域内のスイッチング素子として用いる場合には、上述した工程の後に、ＴＦＴを覆うパッシベーション膜と、ドレイン電極２０ｂに接続された画素電極（ＩＴＯ電極）とを更に形成する。【００２８】
（実施例２）
次に、実施例２の薄膜トランジスタ（ＴＦＴ）について説明する。本実施例のＴＦＴは、ゲート絶縁膜の成膜温度を４３０℃から４００℃に変更したこと以外は、実施例１と同様にして作製した。これにより、半導体層上方のゲート絶縁膜の膜厚をＡとし、半導体層側方のゲート絶縁膜の膜厚をＢとしたときの膜厚比Ｂ／Ａが０．５５のゲート絶縁膜を形成した。【００２９】
（実施例３）
次に、実施例３の薄膜トランジスタ（ＴＦＴ）について説明する。本実施例のＴＦＴは、ゲート絶縁膜の成膜温度を４３０℃から３７０℃に変更したこと以外は、実施例１と同様にして作製した。これにより、半導体層上方のゲート絶縁膜の膜厚をＡとし、半導体層側方のゲート絶縁膜の膜厚をＢとしたときの膜厚比Ｂ／Ａが０．５５のゲート絶縁膜を形成した。【００３０】
（実施例４）
次に、実施例４の薄膜トランジスタ（ＴＦＴ）について説明する。本実施例のＴＦＴは、ゲート絶縁膜の成膜温度を４３０℃から４００℃に変更し、ゲート絶縁膜の形成前に半導体層の酸化処理を行ったこと以外は、実施例１と同様にして作製した。ここで、酸化処理は、純水にオゾンを溶存させたオゾン水（濃度１０ｐｐｍ）を、室温で、６０秒間、スピン塗布することによって行った。【００３１】
（比較例１）
次に、比較例１の薄膜トランジスタ（ＴＦＴ）について説明する。本比較例のＴＦＴの構成は、実施例１においてゲート絶縁膜である酸化シリコン（ＳｉＯ２）膜と窒化シリコン（ＳｉＮｘ）膜との積層膜を酸化シリコン（ＳｉＯ２）膜の単層膜に変更した構成を有する。その他の構成は実施例１のＴＦＴと同様である。ここで、ゲート絶縁膜である酸化シリコン（ＳｉＯ２）膜の膜厚は１００ｎｍとした。また、本比較例においては、成膜温度を４００℃とした以外は、実施例１と同様にして酸化シリコン（ＳｉＯ２）膜の成膜を行った。これにより、半導体層上方のゲート絶縁膜の膜厚をＡとし、半導体層側方のゲート絶縁膜の膜厚をＢとしたときの膜厚比Ｂ／Ａが０．３６のゲート絶縁膜を形成した。【００３２】
（比較例２）
次に、比較例２の薄膜トランジスタ（ＴＦＴ）について説明する。本比較例のＴＦＴは、ゲート絶縁膜の膜厚を１００ｎｍから７０ｎｍに変更し、ゲート絶縁膜の成膜温度は４３０℃としたこと以外は、比較例１と同様にして作製した。これにより、半導体層上方のゲート絶縁膜の膜厚をＡとし、半導体層側方のゲート絶縁膜の膜厚をＢとしたときの膜厚比Ｂ／Ａが０．２８のゲート絶縁膜を形成した。【００３３】
（比較例３）
次に、比較例３の薄膜トランジスタ（ＴＦＴ）について説明する。本比較例のＴＦＴは、ゲート絶縁膜の成膜温度を４３０℃から４００℃に変更したこと以外は、比較例２と同様にして作製した。これにより、半導体層上方のゲート絶縁膜の膜厚をＡとし、半導体層側方のゲート絶縁膜の膜厚をＢとしたときの膜厚比Ｂ／Ａが０．３６のゲート絶縁膜を形成した。【００３４】
（比較例４）
次に、比較例４の薄膜トランジスタ（ＴＦＴ）について説明する。本比較例のＴＦＴは、ゲート絶縁膜の成膜温度を４３０℃から３７０℃に変更したこと以外は、比較例２と同様にして作製した。これにより、半導体層上方のゲート絶縁膜の膜厚をＡとし、半導体層側方のゲート絶縁膜の膜厚をＢとしたときの膜厚比Ｂ／Ａが０．４３のゲート絶縁膜を形成した。【００３５】
下記表１に、実施例１、比較例１及び比較例３のＴＦＴのトランジスタ耐圧を比較した結果を示す。これにより、ゲート絶縁膜の膜厚を酸化シリコン容量換算膜厚７０ｎｍとした場合には、実施例１のＴＦＴが従来の単層のゲート絶縁膜からなる比較例３に比較して約２倍の耐圧を実現することが確認できた。ここで耐圧とは、半導体層とゲート電極との絶縁が破壊されるときの電圧、すなわち破壊耐圧のことである。【００３６】
【表１】
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【００３７】
以下に、実施例１〜４及び比較例２〜４で得られたＴＦＴ等を用いて行った実験について説明する。
＜実験１＞  半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比とトランジスタ耐圧との関係の検証
図３は、実施例２及び比較例３の半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比と絶縁耐性の指標であるトランジスタ耐圧との関係について検証した結果を示すグラフである。図３より、実施例２のゲート絶縁膜では膜厚比Ｂ／Ａが０．５以上と被覆性に優れており、トランジスタ耐圧は５０Ｖ以上と実用上充分である。一方、比較例３のゲート絶縁膜では膜厚比Ｂ／Ａが０．３５程度と被覆性が悪く、トランジスタ耐圧もおよそ３０Ｖと実用上不充分な特性を示した。なお、半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比は、実施例１及び比較例２と同様の条件で別に作製した膜厚比測定用のサンプルを用いて測定した。測定条件としては、図４に示すように、膜厚５００ｎｍの酸化シリコン層２４をほぼ直角にエッチングして形成したパターンを有するシリコンウエハ基板２５上にゲート絶縁膜１３（実施例２の場合には酸化シリコン膜５０ｎｍ／窒化シリコン膜４０ｎｍからなり、比較例３の場合には酸化シリコン膜７０ｎｍからなる）を成膜した後、酸化シリコン層２４の水平部２６上の膜厚Ａと垂直部２７上の膜厚Ｂとを測定して計算する。【００３８】
＜実験２＞  成膜温度と半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比及びフラットバンド電圧との関係の検証
図５は、実施例１、実施例２及び実施例３における成膜温度と半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比及びフラットバンド電圧（Ｖｆｂ）との関係について検証した結果を示すグラフである。図５より、実施例３、実施例２、実施例１と成膜温度が３７０℃、４００℃、４３０℃に増加しても、膜厚比Ｂ／Ａは低下せず、被覆性が悪化することはなかった。一方で成膜温度を高くすると、フラットバンド電圧は０に近づいていく傾向を示した。したがって、成膜温度４００℃以上の領域で低閾値と高耐圧とを兼ね備えたゲート絶縁膜を有するＴＦＴを形成することが可能であった。
また、図６は、比較例２、比較例３及び比較例４における成膜温度と半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比及びフラットバンド電圧との関係について検証した結果を示すグラフである。図６より、比較例２、比較例３及び比較例４の酸化シリコン単層膜は、膜厚比Ｂ／Ａ、すなわち被覆性とフラットバンド電圧とがトレードオフの関係にあり、これらを両立することができなかった。【００３９】
＜実験３＞  オゾン酸化処理と閾値電圧との関係の検証
図７は、実施例２及び実施例４におけるオゾン酸化処理とＴＦＴの閾値電圧（Ｖｔｈ）との関係について検証した結果を示すグラフである。図７より、ゲート絶縁膜形成前に、半導体層をオゾン酸化することによって、ＴＦＴの低閾値化が可能であることが分かった。【００４０】
なお、本願は、２００５年９月１６日に出願された日本国特許出願２００５−２７０６１５号と、２００５年１０月１４日に出願された日本国特許出願２００５−３００１２２号とを基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。【００４１】
また、本願明細書における「以上」及び「以下」は、当該数値を含むものである。
【図面の簡単な説明】
【００４２】
【図１】実施例１の薄膜トランジスタ（ＴＦＴ）の構成を示す断面模式図である。
【図２】（ａ）〜（ｆ）は、実施例１の薄膜トランジスタ（ＴＦＴ）の製造工程フローを示す断面模式図である。
【図３】実施例２及び比較例３の半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比とトランジスタ耐圧との関係を示すグラフである。
【図４】シリコンウエハ基板上の半導体層上方の膜厚Ａと半導体層側方の膜厚Ｂとを示す断面模式図である。
【図５】実施例１、実施例２及び実施例３における成膜温度と半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比及びフラットバンド電圧との関係を示すグラフである。
【図６】比較例２、比較例３及び比較例４における成膜温度と半導体層側方膜厚Ｂ／半導体層上方膜厚Ａの膜厚比及びフラットバンド電圧との関係を示すグラフである。
【図７】実施例２及び実施例４におけるオゾン酸化処理と閾値電圧（Ｖｔｈ）との関係を示すグラフである。
【図８】本発明の半導体層上方の膜厚Ａと半導体層側方の膜厚Ｂとを示す断面模式図である。
【符号の説明】
【００４３】
２：アモルファスシリコン（ａ−Ｓｉ）膜
１０：ガラス基板（絶縁基板）
１１：ベースコート絶縁膜
１２：半導体層
１３：ゲート絶縁膜
１３ａ：酸化シリコン（ＳｉＯ２）膜
１３ｂ：窒化シリコン（ＳｉＮｘ）膜
１４：ゲート電極
１５：リンイオン（不純物イオン）
１６ａ：ソース領域
１６ｂ：ドレイン領域
１７：チャネル領域
１８：層間絶縁膜
１９ａ、１９ｂ：コンタクトホール
２０ａ：ソース電極
２０ｂ：ドレイン電極
２０：半導体層上部のゲート絶縁膜の平均膜厚
２１：半導体層端面上の最小膜厚
２２：上層ゲート絶縁膜
２３：下層ゲート絶縁膜
２４：酸化シリコン層
２５：シリコンウエハ基板
２６：酸化シリコン層の水平部
２７：酸化シリコン層の垂直部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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