【手続補正書】
【提出日】平成31年4月11日(2019.4.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路デバイスであって、
デジタル信号処理（ＤＳＰ）エンジンを含む、第１の中央処理ユニットと、
複数のコンテキストであって、各コンテキストは、複数のレジスタを備えるＣＰＵコンテキストと、ＤＳＰコンテキストとを備え、前記ＤＳＰコンテキストは、制御ビットと、複数のＤＳＰレジスタとを備え、前記集積回路デバイスのリセット後、全てのＤＳＰコンテキストの前記制御ビットは、第１のアクティブＤＳＰコンテキストの前記制御ビットに書き込まれているデータが、全ての他のＤＳＰコンテキストの個別の制御ビットに書き込まれるように、ともにリンクされ、前記他のＤＳＰコンテキストのうちの１つへのコンテキストスイッチおよび前記他のＤＳＰコンテキストのうちの前記１つの前記制御ビットのうちの少なくとも１つの修正後のみ、前記他のＤＳＰコンテキストのうちの前記１つの前記制御ビットは、リンクから切り離され、新しいアクティブＤＳＰコンテキストの独立制御ビットを形成する、複数のコンテキストと
を備える、集積回路デバイス。
【請求項２】
前記制御ビットは、制御レジスタの一部である、請求項１に記載の集積回路デバイス。
【請求項３】
前記制御レジスタは、ＤＳＰコンテキストの一部ではなく、リンクされない、非ＤＳＰビットを備える、請求項２に記載の集積回路デバイス。
【請求項４】
前記集積回路デバイスのリセット後、ＤＳＰコンテキストの全てのレジスタは、前記第１のアクティブＤＳＰコンテキストの１つのレジスタに書き込まれているデータが、全ての他のＤＳＰコンテキストの個別のレジスタに書き込まれるように、ともにリンクされ、前記新しいアクティブＤＳＰコンテキストへのコンテキストスイッチおよび前記新しいアクティブＤＳＰコンテキストの制御レジスタの修正後のみ、前記新しいアクティブＤＳＰコンテキストのレジスタは、前記リンクから切り離され、前記新しいアクティブＤＳＰコンテキストの独立レジスタを形成する、請求項１に記載の集積回路デバイス。
【請求項５】
前記ＤＳＰコンテキストレジスタは、前記ＤＳＰエンジンのステータスを示す、ステータスレジスタの少なくとも所定の数のビットを備える、請求項１に記載の集積回路デバイス。
【請求項６】
前記複数のＤＳＰレジスタは、少なくとも１つのアキュムレータを備える、請求項１に記載の集積回路デバイス。
【請求項７】
前記複数のＤＳＰレジスタは、前記ＤＳＰエンジンのために使用される前記ＣＰＵコンテキストの一部ではない、少なくとも１つのワーキングレジスタを備える、請求項１に記載の集積回路デバイス。
【請求項８】
前記複数のＤＳＰレジスタは、前記ＣＰＵコンテキストの一部ではない、少なくとも１つのさらなるワーキングレジスタを備える、請求項１に記載の集積回路デバイス。
【請求項９】
前記制御ビットは、前記ＤＳＰエンジンを制御および構成するように動作可能なＤＳＰエンジン制御レジスタの一部である、請求項１に記載の集積回路デバイス。
【請求項１０】
前記ＤＳＰエンジン制御レジスタは、ループ制御ビットと、アキュムレータ制御ビットと、少なくとも１つの乗算器制御ビットとを備える、請求項９に記載の集積回路デバイス。
【請求項１１】
前記ＤＳＰエンジン制御レジスタはさらに、ＣＰＵインタラプトプライオリティ制御ビットを備える、請求項９または請求項１０に記載の集積回路デバイス。
【請求項１２】
前記ＤＳＰエンジン制御レジスタは、プログラム空間可視性制御ビットを備える、請求項９または請求項１０に記載の集積回路デバイス。
【請求項１３】
コンテキストスイッチ後の前記少なくとも１つのアキュムレータの修正は、関連付けられたＤＳＰコンテキストの切り離しをトリガしない、請求項６に記載の集積回路デバイス。
【請求項１４】
ＤＳＰコンテキストの切り離し後、前記集積回路デバイスの後続リセットは、再び、全てのＤＳＰ制御ビットをリンクさせる、請求項１に記載の集積回路デバイス。
【請求項１５】
第２の中央処理ユニットを備える、請求項１に記載の集積回路デバイス。
【請求項１６】
前記第２の中央処理ユニットは、マスタとして動作し、前記第１の中央処理ユニットは、スレーブとして動作する、請求項１５に記載の集積回路デバイス。
【請求項１７】
前記第１の中央処理ユニットは、前記集積回路デバイスの第１のマイクロコントローラユニットの処理ユニットであり、前記第２の中央処理ユニットは、前記集積回路デバイスの第２のマイクロコントローラユニットの処理ユニットである、請求項１５または請求項１６に記載の集積回路デバイス。
【請求項１８】
前記第１のマイクロコントローラユニットは、前記第２のマイクロコントローラユニットおよびランダムアクセスプログラムメモリを結合するインターフェースを通して前記第２の中央処理ユニットによってロードされるように構成される、ランダムアクセスプログラムメモリを備える、請求項１５または請求項１６に記載の集積回路デバイス。
【請求項１９】
デジタル信号処理（ＤＳＰ）エンジンを含む、第１の中央処理ユニットを備える、集積回路デバイスを動作させるための方法であって、前記方法は、
複数のコンテキストを提供することであって、各コンテキストは、ＣＰＵコンテキストと、ＤＳＰコンテキストとを備え、前記ＤＳＰコンテキストは、制御ビットと、複数のＤＳＰレジスタとを備える、ことと、
前記集積回路デバイスをリセットすることであって、リセットは、第１のアクティブＤＳＰコンテキストのＤＳＰ制御ビットに書き込まれているデータが、全ての他のＤＳＰコンテキストの制御ビットに書き込まれるように、全てのＤＳＰコンテキストの前記制御ビットをともにリンクさせる、ことと、
前記他のＤＳＰコンテキストのうちの１つにスイッチングし、前記他のＤＳＰコンテキストのうちの前記１つの少なくとも１つの制御ビットを修正することであって、前記他のＤＳＰコンテキストのうちの前記１つの前記制御ビットは、前記リンクから切り離され、新しいアクティブＤＳＰコンテキストの独立制御ビットを形成する、ことと
を含む、方法。
【請求項２０】
前記制御ビットは、制御レジスタの一部である、請求項１９に記載の方法。
【請求項２１】
前記制御レジスタは、ＤＳＰコンテキストの一部ではなく、リンクされない、非ＤＳＰビットを備える、請求項２０に記載の方法。
【請求項２２】
前記集積回路デバイスのリセット後、ＤＳＰコンテキストの全てのレジスタは、前記第１のアクティブＤＳＰコンテキストの１つのレジスタに書き込まれているデータが、全ての他のＤＳＰコンテキストの個別のレジスタに書き込まれるように、ともにリンクされ、前記新しいアクティブＤＳＰコンテキストへのコンテキストスイッチおよび前記新しいアクティブＤＳＰコンテキストの前記制御レジスタの修正後のみ、前記新しいアクティブＤＳＰコンテキストのレジスタは、前記リンクから切り離され、前記新しいアクティブＤＳＰコンテキストの独立レジスタを形成する、請求項２０または請求項２１に記載の方法。
【請求項２３】
前記ＤＳＰコンテキストは、前記ＤＳＰエンジンのステータスを示すステータスレジスタの少なくとも所定の数のビットを備える、請求項１９に記載の方法。
【請求項２４】
前記ＤＳＰコンテキストは、少なくとも１つのアキュムレータを備える、請求項１９に記載の方法。
【請求項２５】
前記ＤＳＰコンテキストは、前記ＣＰＵコンテキストの一部ではない、前記ＤＳＰエンジンのために使用される少なくとも１つのワーキングレジスタを備える、請求項１９に記載の方法。
【請求項２６】
前記ＤＳＰコンテキストは、前記ＣＰＵコンテキストの一部ではない、少なくとも１つのさらなるワーキングレジスタを備える、請求項２５に記載の方法。
【請求項２７】
前記制御ビットを備える制御レジスタを用いて前記ＤＳＰエンジンを制御することをさらに含む、請求項１９に記載の方法。
【請求項２８】
コンテキストスイッチ後の前記少なくとも１つのアキュムレータの修正は、関連付けられたＤＳＰコンテキストの切り離しをトリガしない、請求項２４−２７のいずれか１項に記載の方法。
【請求項２９】
ＤＳＰコンテキストの切り離し後、前記集積回路デバイスの後続リセットは、再び、全てのＤＳＰ制御ビットをリンクさせる、請求項１９に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本方法のさらなる実施形態によると、制御ビットは、制御レジスタの一部であることができる。本方法のさらなる実施形態によると、制御レジスタは、ＤＳＰコンテキストの一部ではなく、リンクされない、非ＤＳＰビットを備えてもよい。本方法のさらなる実施形態によると、集積回路デバイスのリセット後、ＤＳＰコンテキストの全てのレジスタは、ＤＳＰコンテキストの１つのレジスタに書き込まれているデータが、全ての他のＤＳＰコンテキストの個別のレジスタに書き込まれるように、ともにリンクされ、別のコンテキストへのコンテキストスイッチおよび別のＤＳＰコンテキストの制御レジスタの修正後のみ、別のコンテキストのレジスタは、リンクから切り離され、ＤＳＰコンテキストの独立レジスタを形成する。本方法のさらなる実施形態によると、ＤＳＰコンテキストは、ＤＳＰエンジンのステータスを示す、ステータスレジスタの少なくとも所定の数のビットを備えてもよい。本方法のさらなる実施形態によると、ＤＳＰコンテキストは、少なくとも１つのアキュムレータを備える。本方法のさらなる実施形態によると、ＤＳＰコンテキストは、ＣＰＵコンテキストの一部ではない、ＤＳＰエンジンのために使用される少なくとも１つのワーキングレジスタを備えてもよい。本方法のさらなる実施形態によると、ＤＳＰコンテキストは、ＣＰＵコンテキストの一部ではない、少なくとも１つのさらなるワーキングレジスタを備えてもよい。本方法のさらなる実施形態によると、本方法はさらに、該制御ビットを備える制御レジスタを用いてＤＳＰエンジンを制御するステップを含んでもよい。本方法のさらなる実施形態によると、コンテキストスイッチ後の少なくとも１つのアキュムレータの修正は、関連付けられたＤＳＰコンテキストの切り離しをトリガしない。本方法のさらなる実施形態によると、ＤＳＰコンテキストの切り離し後、集積回路デバイスの後続リセットは、再び、全てのＤＳＰ制御ビットをリンクさせる。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
集積回路デバイスであって、
デジタル信号処理（ＤＳＰ）エンジンを含む、第１の中央処理ユニットと、
複数のコンテキストであって、各コンテキストは、複数のレジスタを備えるＣＰＵコンテキストと、ＤＳＰコンテキストとを備え、前記ＤＳＰコンテキストは、制御ビットと、複数のＤＳＰレジスタとを備え、前記集積回路デバイスのリセット後、全てのＤＳＰコンテキストの制御ビットは、前記ＤＳＰコンテキストの制御ビットに書き込まれているデータが、全ての他のＤＳＰコンテキストの個別の制御ビットに書き込まれるように、ともにリンクされ、別のコンテキストへのコンテキストスイッチおよび別のＤＳＰコンテキストの制御ビットのうちの少なくとも１つの修正後のみ、前記別のコンテキストの制御ビットは、前記リンクから切り離され、前記ＤＳＰコンテキストの独立制御ビットを形成する、コンテキストと、
を備える、集積回路デバイス。
（項目２）
前記制御ビットは、制御レジスタの一部である、項目１に記載の集積回路デバイス。
（項目３）
前記制御レジスタは、ＤＳＰコンテキストの一部ではなく、リンクされない、非ＤＳＰビットを備える、項目２に記載の集積回路デバイス。
（項目４）
前記集積回路デバイスのリセット後、ＤＳＰコンテキストの全てのレジスタは、ＤＳＰコンテキストの１つのレジスタに書き込まれているデータが、全ての他のＤＳＰコンテキストの個別のレジスタに書き込まれるように、ともにリンクされ、別のコンテキストへのコンテキストスイッチおよび前記別のＤＳＰコンテキストの制御レジスタの修正後のみ、前記別のコンテキストのレジスタは、前記リンクから切り離され、前記ＤＳＰコンテキストの独立レジスタを形成する、前記項目のいずれか１項に記載の集積回路デバイス。
（項目５）
前記ＤＳＰコンテキストレジスタは、前記ＤＳＰエンジンのステータスを示す、ステータスレジスタの少なくとも所定の数のビットを備える、前記項目のいずれか１項に記載の集積回路デバイス。
（項目６）
前記複数のＤＳＰレジスタは、少なくとも１つのアキュムレータを備える、前記項目のいずれか１項に記載の集積回路デバイス。
（項目７）
前記複数のＤＳＰレジスタは、前記ＤＳＰエンジンのために使用される前記ＣＰＵコンテキストの一部ではない、少なくとも１つのワーキングレジスタを備える、前記項目のいずれか１項に記載の集積回路デバイス。
（項目８）
前記複数のＤＳＰレジスタは、前記ＣＰＵコンテキストの一部ではない、少なくとも１つのさらなるワーキングレジスタを備える、前記項目のいずれか１項に記載の集積回路デバイス。
（項目９）
前記制御ビットは、前記ＤＳＰエンジンを制御および構成するように動作可能なＤＳＰエンジン制御レジスタの一部である、前記項目のいずれか１項に記載の集積回路デバイス。
（項目１０）
前記ＤＳＰエンジン制御レジスタは、ループ制御ビットと、アキュムレータ制御ビットと、少なくとも１つの乗算器制御ビットとを備える、項目９に記載の集積回路デバイス。
（項目１１）
前記ＤＳＰエンジン制御レジスタはさらに、ＣＰＵインタラプトプライオリティ制御ビットを備える、項目９または項目１０に記載の集積回路デバイス。
（項目１２）
前記ＤＳＰエンジン制御レジスタは、プログラム空間可視性制御ビットを備える、項目９−１１のいずれか１項に記載の集積回路デバイス。
（項目１３）
コンテキストスイッチ後の前記少なくとも１つのアキュムレータの修正は、関連付けられたＤＳＰコンテキストの切り離しをトリガしない、項目６に記載の集積回路デバイス。
（項目１４）
ＤＳＰコンテキストの切り離し後、前記集積回路デバイスの後続リセットは、再び、全てのＤＳＰ制御ビットをリンクさせる、前記項目のいずれか１項に記載の集積回路デバイス。
（項目１５）
第２の中央処理ユニットを備える、前記項目のいずれか１項に記載の集積回路デバイス。
（項目１６）
前記第２の中央処理ユニットは、マスタとして動作し、前記第１の中央処理ユニットは、スレーブとして動作する、項目１５に記載の集積回路デバイス。
（項目１７）
前記第１の中央処理ユニットは、前記集積回路デバイスの第１のマイクロコントローラユニットの処理ユニットであり、前記第２の中央処理ユニットは、前記集積回路デバイスの第２のマイクロコントローラユニットの処理ユニットである、項目１５または項目１６に記載の集積回路デバイス。
（項目１８）
前記第１のマイクロコントローラユニットは、前記第２のマイクロコントローラユニットおよびランダムアクセスプログラムメモリを結合するインターフェースを通して前記第２の中央処理ユニットによってロードされるように構成される、ランダムアクセスプログラムメモリを備える、項目１５−１７のいずれか１項に記載の集積回路デバイス。
（項目１９）
デジタル信号処理（ＤＳＰ）エンジンを含む、第１の中央処理ユニットを備える、集積回路デバイスを動作させるための方法であって、
複数のコンテキストを提供するステップであって、各コンテキストは、ＣＰＵコンテキストと、ＤＳＰコンテキストとを備え、前記ＤＳＰコンテキストは、制御ビットと、複数のＤＳＰレジスタとを備える、ステップと、
前記集積回路デバイスをリセットするステップであって、リセットは、現在のＤＳＰ制御ビットに書き込まれているデータが、全ての他のＤＳＰコンテキストの制御ビットに書き込まれるように、全てのＤＳＰコンテキストの制御ビットをともにリンクさせる、ステップと、
別のコンテキストにスイッチングし、前記別のコンテキストのＤＳＰコンテキストの少なくとも１つの制御ビットを修正するステップであって、前記別のコンテキストの制御ビットは、前記リンクから切り離され、独立制御ビットを形成する、ステップと、
を含む、方法。
（項目２０）
前記制御ビットは、制御レジスタの一部である、項目１９に記載の方法。
（項目２１）
前記制御レジスタは、ＤＳＰコンテキストの一部ではなく、リンクされない、非ＤＳＰビットを備える、項目２０に記載の方法。
（項目２２）
前記集積回路デバイスのリセット後、ＤＳＰコンテキストの全てのレジスタは、ＤＳＰコンテキストの１つのレジスタに書き込まれているデータが、全ての他のＤＳＰコンテキストの個別のレジスタに書き込まれるように、ともにリンクされ、別のコンテキストへのコンテキストスイッチおよび前記別のＤＳＰコンテキストの制御レジスタの修正後のみ、前記別のコンテキストのレジスタは、前記リンクから切り離され、前記ＤＳＰコンテキストの独立レジスタを形成する、項目２０または項目２１に記載の方法。
（項目２３）
前記ＤＳＰコンテキストは、前記ＤＳＰエンジンのステータスを示すステータスレジスタの少なくとも所定の数のビットを備える、項目１９−２２のいずれか１項に記載の方法。
（項目２４）
前記ＤＳＰコンテキストは、少なくとも１つのアキュムレータを備える、項目１９−２３のいずれか１項に記載の方法。
（項目２５）
前記ＤＳＰコンテキストは、前記ＣＰＵコンテキストの一部ではない、前記ＤＳＰエンジンのために使用される少なくとも１つのワーキングレジスタを備える、項目１９−２４のいずれか１項に記載の方法。
（項目２６）
前記ＤＳＰコンテキストは、前記ＣＰＵコンテキストの一部ではない、少なくとも１つのさらなるワーキングレジスタを備える、項目２５に記載の方法。
（項目２７）
前記制御ビットを備える制御レジスタを用いて前記ＤＳＰエンジンを制御するステップをさらに含む、項目１９−２６のいずれか１項に記載の方法。
（項目２８）
コンテキストスイッチ後の前記少なくとも１つのアキュムレータの修正は、関連付けられたＤＳＰコンテキストの切り離しをトリガしない、項目２４−２７のいずれか１項に記載の方法。
（項目２９）
ＤＳＰコンテキストの切り離し後、前記集積回路デバイスの後続リセットは、再び、全てのＤＳＰ制御ビットをリンクさせる、項目１９−２８のいずれか１項に記載の方法。