(57)【要約】半導体基板と、半導体基板中に形成された第１および第２の不純物拡散層と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜を介して半導体基板上に形成された第１ゲート電極とを有するものであって、ゲート絶縁膜はその内部に窒素含有シリコン酸化膜を有し、窒素含有シリコン酸化膜はその上下からシリコン酸化膜で挟まれており、かつ、窒素含有シリコン酸化膜における窒素組成は、半導体基板側から第１ゲート電極に向けて増加している。
2007064048.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜はその内部に窒素含有シリコン酸化膜を有し、前記窒素含有シリコン酸化膜はその周囲をよりバンドギャップの高い絶縁膜により囲まれており、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板側に比べて前記第１ゲート電極側で高くなっていることを特徴とする半導体記憶装置。
【請求項２】
ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜はその内部に窒素含有シリコン酸化膜を有し、前記窒素含有シリコン酸化膜はその周囲をよりバンドギャップの高い絶縁膜により囲まれており、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板側から前記第１ゲート電極に向けて増加していることを特徴とする半導体記憶装置。
【請求項３】
ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜は少なくとも３層の絶縁膜より構成され、前記ゲート絶縁膜の前記半導体基板側の３層がシリコン酸化膜、窒素含有シリコン酸化膜および前記窒素含有シリコン酸化膜よりもバンドギャップの大きい絶縁膜であり、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板側から前記第１ゲート電極に向けて増加していることを特徴とする半導体記憶装置。
【請求項４】
ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜は前記半導体基板側よりシリコン酸化膜、窒素含有シリコン酸化膜、シリコン酸化膜から構成され、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板側から前記第１ゲート電極に向けて増加していることを特徴とする半導体記憶装置。
【請求項５】
前記窒素含有シリコン酸化膜における窒素組成が、前記第１ゲート電極寄りの特定箇所において最大となることを特徴とする請求項１から４いずれかに記載の半導体記憶装置。
【請求項６】
前記窒素含有シリコン酸化膜における窒素組成が、前記半導体基板側から前記第１ゲート電極の方向に単調増加している領域が存在することを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
【請求項７】
前記窒素含有シリコン酸化膜における窒素組成が、前記半導体基板側より０％から増加することを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
【請求項８】
ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極と、を有し、前記ゲート絶縁膜はその内部に窒素含有シリコン酸化膜を有し、前記窒素含有シリコン酸化膜はその周囲をよりバンドギャップの高い絶縁膜により囲まれており、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板に鉛直の方向で連続的に変化しており、前記第１ゲート電極からの距離が前記窒素含有シリコン酸化膜の膜厚の半分未満の特定部分に前記窒素組成が最大となる箇所が存在することを特徴とする半導体記憶装置。
【請求項９】
前記第１ゲート電極の全体が、前記窒素含有シリコン酸化膜を有する前記ゲート絶縁膜上に形成されていることを特徴とする、請求項１から８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記第１ゲート電極の一部が前記窒素含有シリコン酸化膜を有する前記ゲート絶縁膜上に、他の一部が前記窒素含有シリコン酸化膜を有しない第２ゲート絶縁膜上に形成されていることを特徴とする請求項１から８のいずれかに記載の半導体記憶装置。
【請求項１１】
前記窒素含有シリコン酸化膜を有する前記ゲート絶縁膜が第１および第２の不純物拡散層のいずれか一方寄りに形成され、前記窒素含有シリコン酸化膜を有しない前記第２ゲート絶縁膜が第１および第２の不純物拡散層の他方寄りに形成されていることを特徴とする、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記窒素含有シリコン酸化膜を有しない前記第２ゲート絶縁膜が第１および第２の不純物拡散層の間の前記半導体基板上に形成され、前記窒素含有シリコン酸化膜を有するゲート絶縁膜がその両側に形成されていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１３】
第１および第２の不純物拡散層の間の前記半導体基板上に前記第１ゲート電極と第２ゲート電極とを有しており、前記第２ゲート電極は前記窒素含有シリコン酸化膜を有しない第２ゲート絶縁膜上に形成されていることを特徴とする請求項１から８のいずれかに記載の半導体記憶装置。
【請求項１４】
前記第２ゲート電極は、その一部が前記第１ゲート電極上に載り上げるように形成されていることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記第２ゲート電極は、第１および第２の不純物拡散層の間の前記半導体基板上に形成され、前記第２ゲート電極を挟んでその両側に前記第１ゲート電極が形成されていることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１６】
前記窒素含有シリコン酸化膜と前記ゲート電極を隔てる前記ゲート絶縁膜の少なくとも一部が高誘電率絶縁膜により構成されていることを特徴とする請求項１、２、３もしくは８のいずれかに記載の半導体記憶装置。
【請求項１７】
前記窒素含有シリコン酸化膜と前記ゲート電極を隔てる前記ゲート絶縁膜の少なくとも一部がシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなる積層構造により構成されていることを特徴とする請求項１、２、３もしくは８のいずれかに記載の半導体記憶装置。
【請求項１８】
前記窒素含有シリコン酸化膜中の窒素組成の最大値が７％以上３５％未満であることを特徴とする請求項１から８のいずれかに記載の半導体記憶装置。
【請求項１９】
前記窒素含有シリコン酸化膜中の窒素組成の変化の割合が、前記窒素含有シリコン酸化膜の膜厚１ｎｍあたりで５％以上３０％未満であることを特徴とする請求項１から８のいずれかに記載の半導体記憶装置。
【請求項２０】
前記窒素含有シリコン酸化膜と前記半導体基板との間隔が４ｎｍ以上であることを特徴とする請求項１から８のいずれかに記載の半導体記憶装置。
【請求項２１】
前記窒素含有シリコン酸化膜と前記半導体基板との間隔が４ｎｍ未満であることを特徴とする、請求項１から８のいずれかに記載の半導体記憶装置。
【請求項２２】
前記窒素含有シリコン酸化膜と前記第１ゲート電極との間隔が４ｎｍ以上であることを特徴とする、請求項１から８のいずれかに記載の半導体記憶装置。
【請求項２３】
前記窒素含有シリコン酸化膜と前記第１ゲート電極との間隔が４ｎｍ未満であることを特徴とする、請求項１から８のいずれかに記載の半導体記憶装置。
【請求項２４】
ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜はその内部にアルミニウムもしくはアルミナを含有したシリコン酸化膜を有し、前記アルミニウムもしくはアルミナを含有したシリコン酸化膜はその周囲をよりバンドギャップの高い絶縁膜により囲まれており、前記アルミニウムもしくはアルミナを含有したシリコン酸化膜におけるアルミニウムもしくはアルミナの組成が前記半導体基板側に比べて前記第１ゲート電極側で高くなっていることを特徴とする半導体記憶装置。
【請求項２５】
前記半導体基板の一領域上に前記メモリセルが形成されており、前記半導体基板の他の領域上にロジック回路が形成されていることを特徴とする請求項１から２３のいずれかに記載の半導体記憶装置。
【請求項２６】
請求項１から２４のいずれかに記載された半導体記憶装置の駆動方法であって、前記半導体基板中に形成された前記第１および前記第２の不純物拡散層の間に第１の特定の電圧以上の電圧を印加し、前記第１ゲート電極に絶対値が第２の特定の電圧以上の電圧を印加することにより、前記第１もしくは前記第２の不純物拡散層近傍にホットキャリアを発生させ、前記ホットキャリアを前記窒素含有層に局所的に注入することにより書込みもしくは消去動作を行うことを特徴とする半導体記憶装置の駆動方法。
【請求項２７】
請求項１から８のいずれかに記載された半導体記憶装置の製造方法であって、前記窒素含有シリコン酸化膜を形成する方法が、前記半導体基板上もしくは前記ゲート絶縁膜上にシリコン酸化膜を形成し、前記シリコン酸化膜を窒素原子の含まれた気体中でマイクロ波により励起されたプラズマに曝すことを特徴とする半導体記憶装置の製造方法。
【請求項２８】
請求項１から８のいずれかに記載された半導体記憶装置の製造方法であって、前記窒素含有シリコン酸化膜を形成する方法が、前記半導体基板上もしくは前記ゲート絶縁膜上にシリコン酸化膜を形成し、前記シリコン酸化膜を窒素原子の含まれた気体中で高温熱処理することを特徴とする半導体記憶装置の製造方法。
【請求項２９】
前記窒素原子の含まれた気体がＮ２，ＮＨ３もしくはＮ２Ｏであることを特徴とする請求項２７または２８に記載の半導体記憶装置の製造方法。
【請求項３０】
請求項１から８のいずれかに記載された半導体記憶装置の製造方法であって、前記窒素含有シリコン酸化膜を形成する方法が、窒素の原料となるガスとシリコンの原料となるガスと酸素の原料となるガスを混合比を変化させながら化学気相成長法を用いて形成することを特徴とする半導体記憶装置の製造方法。
【請求項３１】
前記窒素含有シリコン酸化膜を形成した後に酸化性雰囲気中で熱処理を行うことを特徴とする請求項２７から３０のいずれか記載の半導体記憶装置の製造方法。
【請求項３２】
前記窒素含有シリコン酸化膜を形成した後に水素雰囲気中で熱処理を行うことを特徴とする請求項２７から３０のいずれかに記載の半導体記憶装置の製造方法。
【請求項３３】
前記窒素含有シリコン酸化膜を形成した後に酸化性雰囲気中でマイクロ波により励起されたプラズマに曝すことを特徴とする請求項２７から３０のいずれかに記載の半導体記憶装置の製造方法。
【請求項３４】
前記窒素含有シリコン酸化膜を形成する方法において、前記シリコン酸化膜を前記プラズマに曝す際に、前記半導体基板に電圧を印加することを特徴とする請求項２７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、その駆動方法およびその製造方法に関し、特にゲート絶縁膜中のトラップ準位に電荷を捕獲することにより情報を保持することが可能な半導体メモリセルを複数個有する半導体記憶装置、その駆動方法およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、書き換え可能な半導体記憶装置として不揮発性メモリの需要が増加している。不揮発性メモリの代表例であるフラッシュメモリにおいては、フローティングゲートを用いたものが主流であるが、トンネルゲート酸化膜の微細化が困難であるとされており、微細化限界に近づきつつあるとされている。
この微細化限界を乗り越えられる技術として、トラップ型半導体記憶装置が近年注目を集めている。トラップ型半導体記憶装置は、半導体基板上に形成されたトンネルゲート酸化膜上にトラップ準位を有する絶縁膜を形成し、この絶縁膜中に存在するトラップ準位に電荷を捕獲することにより、情報を記憶する。
絶縁膜中のトラップ準位を記憶ノードとするトラップ型半導体記憶装置の代表例として、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリが挙げられる。ＭＮＯＳメモリおよびＭＯＮＯＳメモリでは、シリコン窒化膜（Ｎ）がトラップ準位を有する絶縁膜として用いられる。
ＭＯＮＯＳ型半導体記憶装置の構造やプログラム方法については、例えば、特開２００１−１５６１８９号公報（特許文献１）に開示されている。特許文献１にて開示された半導体記憶装置の構造と動作方法を図１８を用いて簡単に説明する。
特許文献１にて開示されたＭＯＮＯＳ型の半導体メモリセル５０は、次のように構成されている。図１８に示されるように、ｐ型のシリコン基板５１には、半導体メモリセル５０のソースおよびドレイン領域となるｎ型の第１および第２の不純物拡散層５２、５３が形成されている。シリコン基板５１上にはシリコン酸化膜５４が形成され、シリコン酸化膜５４上には電荷蓄積層であるシリコン窒化膜５５が形成されている。シリコン窒化膜５５上にはシリコン酸化膜５６が形成され、その上部にポリシリコンからなるゲート電極５７が形成されている。そして、第１および第２の不純物拡散層５２、５３のチャネル領域側にはホウ素インプラント５８が形成されている。シリコン酸化膜５４−シリコン窒化膜５５−シリコン酸化膜５６がＭＯＮＯＳ型半導体メモリセルのＯＮＯと呼ばれる絶縁構造を形成している。上記構造をとる半導体メモリセル５０は、ＯＮＯを絶縁構造（Ｉ）として半導体であるシリコン基板５１とゲート電極５７の間に挟みこんだ、ＭＩＳ型のトランジスタ構造を有している。
図１８に示されたＭＯＮＯＳ型メモリセルにおける、チャネル・ホット・エレクトロン（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ；ＣＨＥ）を用いた書き込み動作について説明する。ＣＨＥでは、ソース・ドレイン領域である第１、第２の不純物拡散層５２、５３間に特定の電圧以上の電圧を印加し、さらにゲート電極５７に特定の電圧以上の電圧を印加することにより、書き込みを行う。ＣＨＥによると、ドレイン領域である第２の不純物拡散層５３近傍において局所的にホット・エレクトロンが発生するが、シリコン酸化膜５４のエネルギー障壁を乗り越えることができた電子は、シリコン窒化膜５５に到達し、シリコン窒化膜５５における離散的なトラップ準位に捕獲される。この素子構造では、一対のソース・ドレイン領域（５２、５３）に印加する電圧を入れ替えることにより、第１の不純物拡散層５２寄りおよび第２の不純物拡散層５３依りのシリコン窒化膜５５中のトラップ準位への局所的書き込みを選択的に実現することがでる。このようにして、１トランジスタ型のメモリセル５０において、２ビットの記憶動作が可能となる。一方、消去動作は、バンド間トンネルによって第１の不純物拡散層５２または第２の不純物拡散層５３近辺に発生したホット・ホールを、シリコン窒化膜５５に注入して蓄積された電子を中和することにより行われる。ホット・ホールは、ソース・ドレイン領域（５２、５３）間に特定の電圧以上の電圧を印加し、さらにゲート電極５７に絶対値が特定の電圧以上の負電圧を印加することにより発生させる。
特許文献１に記載されたメモリセルでは、ソース・ドレイン領域の接合部にホウ素インプラント５８を設けることにより、書き込み／消去時にチャネル領域のドレイン領域寄りに電界強度の高い領域が形成されるようにして、シリコン窒化膜５５のホット・エレクトロンの注入領域とホット・ホールの注入領域との差が少なくなるようにする。これによりプログラミングサイクル数が多くなっても消去後にシリコン窒化膜５５中に残留する電子の量が増加することがないようにする。
なお、特許文献１に記載された書き込み、消去方法は、ホット・エレクトロン、ホット・ホールを利用するものであったが、その方法以外にも、例えばシリコン基板５１とゲート電極５７の間に特定の電圧以上の電圧を印加して、書き込み時には電子またはホールをファウラー・ノルトハイム（ＦＮ）トンネルにより注入し、消去時にはＦＮトンネルにより電子またはホールを引き抜く方法もある。ただし、シリコン窒化膜５５中のトラップ準位の局所性を生かした２ビット書き込みはＦＮトンネル書き込みではできない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者らによる半導体記憶装置の研究・開発に基づいて、上述した従来のＭＯＮＯＳ型の半導体記憶装置にはいくつかの重要な問題点があることが明らかとなった。
その第１は、消去時間が長いということである。シリコン窒化膜を用いたＭＯＮＯＳ構造の場合、消去時間は約０．１秒である。ＭＯＮＯＳ構造の酸化膜およびシリコン窒化膜の膜厚を変えて改善を試みたが、この消去時間を大幅に改善することはできなかった。なお、この消去時間は、いくつかの文献をあたってみても概略同様な数値であった。
消去速度の高速化は半導体記憶装置の動作高速化の上で重要な課題である。不揮発性の半導体記憶装置が多種多様な集積回路に組み込まれ、性能改善が強く求められていることを考慮すると、高速消去の必要性は高まってきている。書き込み時間に関しては１００μｓｅｃ（１０−４秒）程度もしくはそれ以下という報告があるため、相対的に遅い消去時間を改善する必要がある。
さらに、上述のようにホット・ホールを用いて電子を中和する動作を行うＭＯＮＯＳ型の半導体記憶装置では、消去時間の長時間化は、トンネル酸化膜であるシリコン酸化膜にホット・ホールをそれだけ長い時間流し続けることを意味する。ホット・ホールは、シリコン酸化膜の信頼性劣化をもたらすといわれており、ＭＯＮＯＳ型半導体記憶装置においても、トンネル酸化膜の信頼性劣化は好ましくない。トンネル酸化膜の信頼性劣化は、半導体記憶装置の書き込み・消去の繰り返し耐性、保持特性に影響を及ぼすと考えられ、ホット・ホールを用いた消去における消去時間の改善は重要である。
第２の問題点は、従来のＭＯＮＯＳ型半導体記憶装置では消去後のしきい値電圧のばらつきが大きいことである。消去後のしきい値電圧のばらつきが大きい場合、プログラミングの際に必要以上に多くの電荷を注入しなければならなくなったり、読み出し電圧を高くしなければならなくなるなどの弊害を招く。
第３の問題点は、従来のＭＯＮＯＳ型半導体記憶装置ではプログラミング後に高温雰囲気にさらされることにより、あるいは読み出し動作を繰り返すことにより注入されたキャリアがシリコン窒化膜中を移動してしまうことである。キャリアの移動はしきい値電圧の変動を招き、誤動作の原因となって信頼性の低下を招く。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、消去速度を高速化できるようにすることであり、第２に、消去後のしきい値電圧のばらつきを減少させることであり、第３に、プログラミング後のキャリアの移動を抑制できるようにすることである。
【課題を解決するための手段】
【０００４】
上記の目的を達成するため、本発明によれば、ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜はその内部に窒素含有シリコン酸化膜を有し、前記窒素含有シリコン酸化膜はその周囲をよりバンドギャップの高い絶縁膜により囲まれており、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板側に比べて前記第１ゲート電極側で高くなっていることを特徴とする半導体記憶装置が提供される。
また、上記の目的を達成するため、本発明によれば、ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜は少なくとも３層の絶縁膜より構成され、前記ゲート絶縁膜の前記半導体基板側の３層がシリコン酸化膜、窒素含有シリコン酸化膜および前記窒素含有シリコン酸化膜よりもバンドギャップの大きい絶縁膜であり、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板側から前記第１ゲート電極に向けて増加していることを特徴とする半導体記憶装置が提供される。
また、上記の目的を達成するため、本発明によれば、ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜は前記半導体基板側よりシリコン酸化膜、窒素含有シリコン酸化膜、シリコン酸化膜から構成され、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板側から前記第１ゲート電極に向けて増加していることを特徴とする半導体記憶装置が提供される。
また、上記の目的を達成するため、本発明によれば、ゲート絶縁膜中に電荷を捕獲することにより記憶動作を行うメモリセルを複数個有する半導体記憶装置であって、前記メモリセルが、半導体基板と、前記半導体基板中に形成された第１および第２の不純物拡散層と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体基板上に形成された第１ゲート電極とを有し、前記ゲート絶縁膜はその内部に窒素含有シリコン酸化膜を有し、前記窒素含有シリコン酸化膜はその周囲をよりバンドギャップの高い絶縁膜により囲まれており、前記窒素含有シリコン酸化膜における窒素組成が前記半導体基板に鉛直の方向で連続的に変化しており、前記第１ゲート電極からの距離が前記窒素含有シリコン酸化膜の膜厚の半分未満の特定部分に前記窒素組成が最大となる箇所が存在することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００５】
上記の構成を有する半導体メモリセルでは、プログラミングによって注入される電荷は窒素含有シリコン酸化膜の第１ゲート電極寄りの部分に集中的に蓄積される。そして、消去の際に注入される電荷も窒素含有シリコン酸化膜の第１ゲート電極寄りの部分に集中する。しかも、その部分には情報を記憶すべき電荷が高濃度に存在しているので、短時間で消去を行うことが可能になる。また、プログラミングにより注入された電荷の集中する領域に集中的に消去のための電荷が注入されることにより電荷の中和が起こりやすくなり、消去後のしきい値電圧のばらつきを低く抑えることができる。更に、プログラミングにより注入された電荷のその後の窒素含有シリコン酸化膜での移動が抑制されるので、情報保持期間内におけるしきい値電圧の変動を低く抑えることができる。
【図面の簡単な説明】
【０００６】
図１は本発明の第１の実施の形態による半導体メモリセルの構造を示す断面図である。
図２は本発明の第１の実施の形態の半導体メモリセルにおける窒素含有シリコン酸化膜中の窒素組成プロファイルを模式的に示す図である。
図３（ａ）は本発明の第１の実施の形態による半導体メモリセルの電圧無印加時のバンドダイアグラムを示す図である。（ｂ）は本発明の第１の実施の形態による半導体メモリセルの消去時のバンドダイアグラムを示す図である。（ｃ）は本発明の第１の実施の形態による半導体メモリセルの蓄積された電子と消去時に注入されたホールの分布を示す図である。
図４（ａ）は従来例の半導体メモリセルの電圧無印加時のバンドダイアグラムを示す図である。（ｂ）は従来例の半導体メモリセルの消去時のバンドダイアグラムを示す図である。（ｃ）は従来例の半導体メモリセルの蓄積された電子と消去時に注入されたホールの分布を示す図である。
図５（ａ）は本発明の第１の実施の形態による半導体メモリセルの窒素含有シリコン酸化膜における他の窒素組成プロファイルを模式的に示す図である。（ｂ）は本発明の第１の実施の形態による半導体メモリセルの窒素含有シリコン酸化膜における更に他の窒素組成プロファイルを模式的に示す図である。
図６（ａ）は本発明の第１の実施の形態による半導体メモリセルの書き込み時のバンドダイアグラムを示す図である。（ｂ）は電荷蓄積層の膜厚が薄い半導体メモリセルの書き込み時のバンドダイアグラムを示す図である。
図７は本発明の第１の実施の形態による半導体メモリセルの実施例１の製造方法を示す工程順の断面図である。
図８は本発明の実施例１の半導体メモリセルの窒素組成の実測値を示すグラフである。
図９（ａ）は本発明の実施例１の半導体メモリセルの書き込み特性を示すグラフである。（ｂ）は本発明の第１の実施例１の半導体メモリセルの消去特性を示すグラフである。
図１０は本発明の実施例１の半導体メモリセルの１５０℃での保持特性を示すグラフである。
図１１は本発明の第１の実施の形態による半導体メモリセルの実施例２の製造方法を示す工程順の断面図である。
図１２は本発明の第１の実施の形態による半導体メモリセルの窒素含有シリコン酸化膜における更に他の窒素組成プロファイルを模式的に示す図である。
図１３は本発明の第２の実施の形態による半導体メモリセルの構造を示す断面図である。
図１４は本発明の第３の実施の形態による半導体メモリセルの構造を示す断面図である。
図１５は本発明の第４の実施の形態による半導体メモリセルの構造を示す断面図である。
図１６は本発明の第５の実施の形態による半導体メモリセルの構造を示す断面図である。
図１７は本発明の第６の実施の形態による半導体メモリセルの構造を示す断面図である。
図１８は本発明の従来例の半導体メモリセルの構造を示す断面図である。
【発明を実施するための最良の形態】
【０００７】
（第１の実施の形態）
以下、本発明の好適な実施の形態を、添付した図面を参照しつつ説明する。なお、本明細書中の窒素含有シリコン酸化膜中の窒素組成とは、窒素原子の数／（窒素原子の数＋酸素原子の数）のことである。すなわち、純粋なシリコン酸化膜の場合は窒素組成は０％、純粋なシリコン窒化膜の場合は窒素組成は１００％となる。
本発明者らは、上記課題を解決すべく、不揮発性半導体記憶装置の検討を重ねてきた。本実施の形態を示す前に、本発明者らがあらかじめ検討した事項について述べる。なお、上記のようにＭＯＮＯＳ型半導体記憶装置において蓄積される電荷としては電子およびホールの場合が考えられるが、ここでは、電子が蓄積される電荷であることを前提に話を進める。ホールを蓄積電荷として用いる場合も、本発明により明らかにされる構造で同様の効果を得ることができることは明らかである。
上述の長い消去時間に関しては、電荷蓄積層であるシリコン窒化膜中全体に離散的に電子が蓄積されていることが原因であると考えられる。後に図面を用いて詳述するが、電荷蓄積層である膜中全体に離散的に電子が蓄積されている場合、消去をホット・ホールの注入によって行う場合においては、電荷蓄積層中に注入されたホールが蓄積された電子全てと再結合して中和が完了するまでの間、電荷蓄積層中を動き回らなくてはならない。電荷蓄積層がポリシリコンのような導電性を有するものである場合には、ホールが伝導しやすく消去が短時間に行われることが期待できる。しかし、ＭＯＮＯＳ型半導体記憶装置のように電荷蓄積層が絶縁体の場合、ホールの伝導が起こりにくいため、消去に時間がかかってしまう。また、電子を中和しきれずに消去後のしきい値にばらつきが生じてしまう。
そこで、本発明者らは以下のメモリセルの構造を考案するにいたった。その構造を図１を参照しながら説明する。
本発明の第１の実施の形態による半導体メモリセル１０は、半導体基板１１と、半導体基板１１中に形成された第１の不純物拡散層１２および第２の不純物拡散層１３と、半導体基板１１上に形成されたシリコン酸化膜１４、窒素含有シリコン酸化膜１５、シリコン酸化膜１６で構成されるゲート絶縁膜（第１ゲート絶縁膜）と、そのゲート絶縁膜を介して半導体基板１１上に形成された第１ゲート電極１７を有し、窒素含有シリコン酸化膜１５における窒素組成は半導体基板１１側から第１ゲート電極１５に向けて増加している。なお、ゲート絶縁膜を構成する１４および１６の膜は、シリコン酸化膜に限らず、窒素含有シリコン酸化膜１５に蓄積された電荷が離脱しないための電位障壁となりうる絶縁材料であれば用いることが可能である。要は、ゲート絶縁膜中に窒素含有シリコン酸化膜１５が含まれていることが重要であり、窒素含有シリコン酸化膜１５を挟むゲート絶縁膜の材料は、シリコン酸化膜、高誘電率絶縁膜やそれらの組み合わせなどが可能である。また、第１ゲート電極１７寄りのシリコン酸化膜１６については、ＯＮＯ構造の膜とすることもできる。
窒素含有シリコン酸化膜１５中の窒素組成の一例を図２に示す。従来例での電荷蓄積層であるシリコン窒化膜などの窒素組成（破線）は図のように一定であったのに対して、本発明での電荷蓄積層である窒素含有シリコン酸化膜では、半導体基板１１から第１ゲート電極に向けて窒素組成が０から単調増加している（実線）。
本発明の半導体メモリセルの構造において得られる新規の効果を以下に説明する。図３（ａ）には、電圧無印加時、すなわち記憶保持時の半導体メモリセルのバンドダイアグラムを、図３（ｂ）には、消去動作時のメモリセルのバンドダイアグラムを示している。
集積回路中の半導体記憶装置はその用途によって、さまざまな熱的環境にさらされる。厳しいものになると、１５０〜２００℃という環境も考えられる。ＭＯＮＯＳ型半導体記憶装置のように、絶縁膜中のトラップ準位を用いる半導体記憶装置においては、その外部の温度によっては電子がトラップ準位からひとたび絶縁膜の伝導帯へ励起され、再びトラップ準位に落ち込むという過程が起こりうる。すなわち、注入された電子はその熱的環境によって、絶縁膜中で再分布されることになる。その再分布のされ方は、電荷蓄積層のバンドダイアグラムに依存する。電子は、より深い準位へと落ち込もうとする性質があるために、図３（ａ）のようなバンドダイアグラムの場合は、エネルギーの低い位置すなわち窒素組成の高い領域に電子の分布が集まることになる。実際には、窒素組成の高い領域では、伝導帯が低くなる効果に加えて、トラップ密度も増加することが分った。これらのことは、書き込み時にすでに電子が集中的に分布することを意味しており、本発明の半導体メモリセル構造では、初期の段階から窒素組成のより高い領域に電荷が蓄積されることになる。以上から分るように、蓄積電荷の分布は窒素含有シリコン酸化膜中のゲート電極寄りの領域で高くなる〔図３（ｃ）〕。そして、この分布状態は記憶保持時にさまざまな環境変化にさらされてもほぼ元の状態が維持される。一方で、図３（ｂ）の消去時のバンドダイアグラムを参照すると、シリコン基板のドレイン近辺で発生したホット・ホールは負の電圧を印加されたゲート電極に引き寄せられ、その一部がシリコン酸化膜の障壁を乗り越えて電荷蓄積層の価電子帯に注入される。消去動作中は、図３（ｂ）に示すように、電荷蓄積層にも電場がかかっているために、注入されたホールはゲート電極方向に向かう。すなわち、図３（ｃ）に示すように、注入されたホールの垂直方向での分布と蓄積電荷の垂直方向での分布が非常に近くなり、電子とホールが衝突して中和しやすくなる。また、窒素組成のプロファイルが逆に半導体基板側で高い場合は、いったんゲート電極側に注入された電子が、データ保持時に半導体基板側に再分配してしまうことになる。書き込み後の電荷の再分配は、しきい値電圧の変動を招きデータ信頼性の観点から好ましくないため、本発明で明らかにされる窒素組成のプロファイルが好ましいということになる。
ここで、従来例の半導体メモリセルにおける消去動作を図４を用いて説明する。図４（ａ）に示されたようなバンドダイアグラムを有する従来例での半導体メモリセルの場合、蓄積された電子は、図４（ｃ）に示すように電荷蓄積層全体にわたって分布することになる。一方で、消去動作時のバンドダイアグラムは図４（ｂ）のようになるため、注入されたホールの分布は図４（ｃ）に示す通りとなる。ゲート電極方向に向かったホールでは、シリコン窒化膜中に広く分布する電子を容易には中和することができず、長い消去時間がかかってしまう。また、中和されずに残される電子が残存しやすくしきい値電圧にばらつきが生じやすい。
以上の説明により明らかなように、図３と図４に示すように、本発明と従来例のメモリセルの蓄積電子の分布には明白な差が存在し、上記した本発明の構造のメモリセルを用いると消去動作を高速化できる。なお、図２で示した窒素組成のプロファイルの他にも、図５で示すような単純に増加した後一定値を維持したり、幾分低下するプロファイルでも同様の効果が期待できる。但し、プロファイルが一定値を維持する場合、一定値である領域（厚さ）は極力狭くすることが望ましい。要するに、蓄積電子が電荷蓄積層のゲート電極寄りの電荷蓄積層に集まるような窒素組成のプロファイルになっていることが肝要である。
上述のように、消去動作の高速化には蓄積電子を膜厚方向のある領域に限定して電子を捕獲することが重要である。このために有効な手法として、本発明により明らかにされる半導体メモリセル構造の他に、電荷蓄積層自体を薄層化する手法があると考えられる。この手法と本発明の手法を書き込み動作の観点から比較すると、本発明の手法がより有利であることが明らかとなる。図６（ａ）は本発明による書き込み動作時のバンドダイアグラムであり、図６（ｂ）は電荷蓄積層自体を薄層化した場合の書き込み動作時のバンドダイアグラムである。図６（ａ）から分るように、半導体基板からシリコン酸化膜の障壁を乗り越えて注入されたホット・エレクトロンは、電荷蓄積層においてエネルギーを失いながら、最終的には電荷蓄積層中のトラップ準位に蓄積される。上述のように、電荷蓄積層の伝導帯においてエネルギーを失う際に、電子はよりゲート電極寄りの電荷蓄積層に捕獲されることになる。一方、電荷蓄積層が薄い場合は、図６（ｂ）に示すように、半導体基板からシリコン酸化膜の障壁を乗り越えて注入されたホット・エレクトロンが電荷蓄積層においてエネルギーを十分に失うことができなくなっている。エネルギーを十分に失っていないホット・エレクトロンは、電荷蓄積層に捕獲されにくいため、書き込みの効率化に不利になってしまう。以上の説明から明らかなように、本発明による半導体記憶装置においては、ホット・エレクトロンとして注入された電子を効率よく捕獲して書き込みが行われ、かつ消去も効率よく行われる。
【実施例１】
【０００８】
図７は、本発明の第１の実施の形態による半導体メモリセル１０の実施例１の製造方法を示す工程順の断面図である。
まず、従来の集積回路の製造方法によってよく知られる方法により、半導体基板１１を準備する。半導体基板１１には、シリコンやシリコン・オン・インシュレータ（ＳＯＩ）などが適当である。半導体基板１１上にはシリコン酸化膜１４がよく知られる方法により形成される〔図７（ａ）〕。半導体基板１１にシリコンやシリコン・オン・インシュレータを用いた場合、半導体基板１１を熱酸化することによりシリコン酸化膜１４が形成される。シリコン酸化膜１４は、半導体基板１１側に微量の窒素を含有するシリコン酸窒化膜でもかまわない。シリコン酸化膜１４の膜厚は４．５ｎｍ以上が適切である。
次に、真空チャンバ内でＮ２、ＮＨ３もしくはＮ２Ｏなど窒素を含む気体のプラズマを発生させ、窒素原子をシリコン酸化膜１４の表面に導入した。チャンバ内の圧力は１ｍＴｏｒｒ〜１Ｔｏｒｒ（０．１３３〜１３３Ｐａ）程度がよく、プラズマパワーは１００Ｗ〜２ｋＷ程度が適当である。また、窒素原子導入の際に、基板に電圧を印加しラジカル化した窒素原子が指向性を持ってシリコン酸化膜１４の表面に向かうようにすることも可能である。窒素原子が導入されたシリコン酸化膜１４の表面は、窒素含有シリコン酸化膜１５となり〔図７（ｂ）〕、電荷蓄積層として機能する。窒素含有シリコン酸化膜１５の厚さは０．５ｎｍ以上あればよく、好ましくは０．５〜５ｎｍ程度である。電源を切っても情報を保持させる不揮発性メモリを形成するためには、窒素含有シリコン酸化膜１５形成後に残ったシリコン酸化膜１４の厚さは４ｎｍ以上あればよい。
シリコン酸化膜１４を窒素を含むプラズマ雰囲気にさらす方法に代え、窒素を含む高温雰囲気中において熱処理を行って窒素をシリコン酸化膜中に導入することもできる。そのための窒素含有ガスとしてはＮ２、ＮＨ３、Ｎ２Ｏなどを用いることができる。
窒素含有シリコン酸化膜１５上には、シリコン酸化膜１６およびゲート電極のための導電材料層１７’が形成される〔図７（ｃ）〕。シリコン酸化膜１６は例えば４ｎｍ以上あれば不揮発性の半導体記憶装置としては十分であり、モノシランガスやＮ２Ｏガスを用いた気相化学成長法などの成膜法が好適に利用できる。導電材料層１７’には、モノシランガスによって形成されるポリシリコンやスパッタ法などにより形成される金属もしくは金属シリサイドあるいはポリサイドやポリシリコンと金属との二層膜などが好適であり、膜厚は５０ｎｍ以上あれば十分である。
次に、エッチングマスクを形成するために、フォトレジスト膜１８を導電材料層１７’上に形成した〔図７（ｄ）〕。
通常のマスクを用いた光学露光によりフォトレジスト膜１８を感光し、現像処理を行うことによって所望のゲートパターン形状にフォトレジスト膜１８を加工した〔図７（ｅ）〕。
このゲートパターン形状のフォトレジスト膜１８を用いて、導電材料層１７’、シリコン酸化膜１６、窒素含有シリコン酸化膜１５およびシリコン酸化膜１４の加工を行い、第１ゲート電極１７を形成した〔図７（ｆ）〕。加工には、ドライエッチングもしくはウェットエッチングが可能であるがここではドライエッチングを用いた。
加工されたシリコン酸化膜１４、窒素含有シリコン酸化膜１５、シリコン酸化膜１６で構成されるゲート絶縁膜と、そのゲート絶縁膜を介してシリコン基板１１上に形成された第１ゲート電極１７に対して、イオン注入を行うことにより第１の不純物拡散層１２および第２の不純物拡散層１３を半導体基板１１中に形成した〔図７（ｇ）〕。
以上の手法で作製された実施例１による半導体メモリセル１０における窒素含有シリコン酸化膜１５の窒素組成プロファイルを図８に示す。
同図より、窒素組成がゲート電極側で最大値約２０％を示し、約２．２ｎｍの深さまでに０％まで減衰している。この窒素含有シリコン酸化膜１５を用いて形成した半導体メモリセル１０において、ドレイン電圧４Ｖ、ソース電圧０Ｖに設定し、ゲート電圧６ＶでのＣＨＥ書き込みを行ったところ、書き込みパルス幅の関数として、半導体メモリセル１０のしきい値電圧が図９（ａ）のように変化した。書き込み時と逆方向の電圧を印加するリバース・リードしきい値電圧（黒丸）が大きく変化し、書き込み時と同方向の電圧を印加するフォワード・リードしきい値電圧（白丸）が緩やかに増加しているのが分る。これにより、本発明の実施例１による半導体メモリセル１０において、局所書き込みが可能であることが示された。
また、半導体メモリセル１０において、ドレイン電圧４Ｖ、ソース電圧０Ｖに設定し、ゲート電圧−４Ｖでのホット・ホール消去を行ったところ、消去パルス幅の関数として、半導体記憶装置のしきい値電圧が図９（ｂ）のように変化した。前述のリバースリードしきい値電圧（黒丸）およびフォワードリードしきい値電圧（白丸）がともに減少し、１ｍｓｅｃ（１０−３秒）で書き込み前のしきい値に戻ることが示された。よって、本発明の実施例１による半導体メモリセル１０は、１ｍｓｅｃで消去動作が完了することが示された。半導体メモリセル１０の窒素含有シリコン酸化膜１５を従来のシリコン窒化膜で置き換えた半導体記憶装置では、消去動作完了までに１００ｍｓｅｃかかっていたので、本発明による半導体メモリセル１０では、消去動作が格段に高速化されたことになる。
さらに、本発明の実施例１の半導体メモリセル１０の、１５０℃での保持力テストでは、図１０に示すように、書き込みセルのしきい値電圧のみが徐々に減少し、非書き込みセルのしきい値電圧はまったく変化しなかった。図１０において、実測データから外挿すると１０年経過後も書き込み情報が十分読み出せることが分る。したがって、本発明の実施例１による半導体メモリセル１０は、１５０℃において十分な保持力を有することが示された。
本発明の実施例１による半導体メモリセル１０においては、従来技術であるシリコン窒化膜を用いたＭＯＮＯＳ構造で存在していた１．５Ｖ程度の消去状態でのしきい値ばらつきが０．３Ｖ程度と大幅に低減されることも判明した。集積回路の電源電圧の低電圧化を考えた場合、集積回路に内蔵されるメモリ読み出し電圧の低減は必須課題である。このために必要な事項として、消去状態でのしきい値ばらつきの低減が挙げられる。消去状態でのしきい値がばらつくと、ばらつき分を考慮して、大きなマージンをとって書き込みを行うことになる。言い換えると、しきい値ばらつき以上のしきい値電圧変化を起こすように書き込みを行う必要があり、必要以上の電荷の蓄積が行われることになる。この必要以上の電荷の蓄積は、（１）半導体記憶装置の読み出し電圧の上昇、（２）高温動作時に電荷の抜けが増長されたための蓄積情報の不安定さ、（３）トランジスタの電流立ち上がり特性を示すＳ値の蓄積電荷による劣化、をもたらす。すなわち、本発明により達成されたしきい値ばらつきの低減は半導体記憶装置として重要なことである。
【実施例２】
【０００９】
図１１は、本発明にかかる第１の実施の形態による半導体メモリセル１０の実施例２の製造方法を示す工程順の断面図である。
まず、従来の集積回路の製造方法によってよく知られる方法により、半導体基板１１を準備する。半導体基板１１には、シリコンやシリコン・オン・インシュレータなどが適当である。半導体基板１１上にはゲート絶縁膜の一部としてシリコン酸化膜１４がよく知られる方法により形成される〔図１１（ａ）〕。半導体基板１１にシリコンやシリコン・オン・インシュレータを用いた場合、半導体基板１１を熱酸化することによりシリコン酸化膜１４が好適に形成される。その他にも、窒素を微量添加したシリコン酸窒化膜や高誘電率絶縁膜などを用いることも可能である。ただし、高誘電率絶縁膜の場合、バンドギャップがより大きいものが好ましい。具体的には５ｅＶ以上あるものが好ましく、例えばアルミナなどが好適である。アルミナの場合、原料ガスを用いた化学気相成長法などが好適である。また、上述のシリコン酸化膜と高誘電率絶縁膜の積層構造も可能であり、この場合は高誘電率絶縁膜のバンドギャップは特に問題としなくてもよい。ゲート絶縁膜の一部となるシリコン酸化膜１４の膜厚は４ｎｍ以上あれば十分である。
次に、窒素の原料となるガスとシリコンの原料となるガスと酸素の原料となるガスを混合比を変化させながら化学気相成長法を用いて窒素含有シリコン酸化膜１５を形成する〔図１１（ｂ）〕。窒素の原料ガスとしてはアンモニア、シリコンの原料ガスとしてはモノシランやジクロロシランなどが好適で、酸素の原料ガスとしては酸素やＮ２Ｏなどが好適である。窒素含有シリコン酸化膜１５中の窒素組成は図２や図５、さらに図１２に実線で示された形態が好ましい。窒素含有シリコン酸化膜１５の厚さは０．５ｎｍ以上あればよく、好ましくは０．５〜５ｎｍ程度である。
窒素含有シリコン酸化膜１５上に、ゲート絶縁膜の一部であるシリコン酸化膜１６およびゲート電極を形成するための導電材料層１７’を形成する〔図１１（ｃ）〕。シリコン酸化膜１６は例えば４ｎｍ以上あれば不揮発性の半導体記憶装置を形成するに十分である。シリコン酸化膜の成膜には、モノシランガスやＮ２Ｏガスを用いた気相化学成長法などが好適に適用できる。シリコン酸化膜に代えて、窒素を微量添加したシリコン酸窒化膜や高誘電率絶縁膜などを用いることも可能である。ただし、高誘電率絶縁膜の場合、バンドギャップがより大きいものが好ましい。具体的には５ｅＶ以上あるものが好ましく、例えばアルミナなどが好適である。アルミナの場合、原料ガスを用いた化学気相成長法などが好適である。また、上述のシリコン酸化膜と高誘電率絶縁膜の積層構造やシリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ）の積層構造も可能である。導電材料層１７’には、モノシランガスによって形成されるポリシリコンやスパッタ法などにより形成される金属もしくは金属シリサイドなどが好適であり、膜厚は５０ｎｍ以上あれば十分である。また、ポリシリコンとシリサイドや金属との積層膜を用いることもできる。
次に、導電材料層１７’をパターニングするためにフォトレジスト膜１８を導電材料層１７’上に形成した〔図１１（ｄ）〕。
通常のマスクを用いた光学露光によりフォトレジスト膜１８を感光し、現像処理を行うことによって所望のゲートパターン形状にフォトレジスト膜１８をパターニングした〔図１１（ｅ）〕。
このゲートパターン形状のフォトレジスト膜１８を用いて、導電材料層１７’、シリコン酸化膜１６、窒素含有シリコン酸化膜１５、シリコン酸化膜の加工を行って、第１ゲート電極１７を形成した〔図１１（ｆ）〕。加工には、ドライエッチングもしくはウェットエッチングのいずれを用いることもできるが、ここではドライ法を用いた。
次に、第１ゲート電極１７とゲート絶縁膜をマスクとして、イオン注入を行なうことにより半導体基板１１中に第１の不純物拡散層１２および第２の不純物拡散層１３を形成した〔図１１（ｇ）〕。
以上のようにして作製された本発明の第１の実施の形態に係る半導体記憶装置においても、従来のシリコン窒化膜を用いたＭＯＮＯＳ型半導体記憶装置と比べて十分高速な消去動作を実現することができた。
（第２の実施の形態）
図１３は、本発明の第２の実施の形態による半導体メモリセル２０の構造を示す断面図である。
同図に示すように、半導体メモリセル２０は、半導体基板２１と、半導体基板２１中に形成された第１の不純物拡散層２２および第２の不純物拡散層２３と、半導体基板２１上の第２の不純物拡散層２３寄りに形成されたシリコン酸化膜２４、窒素含有シリコン酸化膜２５、シリコン酸化膜２６で構成される第１ゲート絶縁膜と、半導体基板２１上の第１の不純物拡散層２２寄りに形成されたシリコン酸化膜で構成される第２ゲート絶縁膜２４’と、その第１、第２ゲート絶縁膜を跨って半導体基板２１上に形成された第１ゲート電極２７と、を有している。ここで、窒素含有シリコン酸化膜２５における窒素組成は半導体基板２１側から第１ゲート電極２７に向けて増加している。シリコン酸化膜２４、２６および第２ゲート絶縁膜２４’は、シリコン酸化膜に代えて高誘電率絶縁膜あるいはシリコン酸化膜と高誘電率絶縁膜との積層膜としてもよい。この点は以下の実施の形態においても同様である。
（第３の実施の形態）
図１４は、本発明の第３の実施の形態による半導体メモリセル２０の構造を示す断面図である。図１４において、第２の実施の形態を示す図１３の部分と同等の部分には同一の参照番号を付し、重複する説明は省略する。以下の実施の形態の説明においても同様である。
本実施の形態においては、第１ゲート電極２７は、窒素含有シリコン酸化膜２５を有する第１ゲート絶縁膜と窒素含有シリコン酸化膜を有しない第２ゲート絶縁膜２４’とに跨って形成されており、第１ゲート絶縁膜は第１の不純物拡散層２２寄りおよび第２の不純物拡散層２３寄りに、第２ゲート絶縁膜２４’はチャネル領域上の中央部に形成されている。
（第４の実施の形態）
図１５は、本発明の第４の実施の形態による半導体メモリセル２０の構造を示す断面図である。
本実施の形態においては、ゲート電極が、第１ゲート電極２７と第２ゲート電極２７’の二つに分けて形成されており、第１ゲート電極２７は、窒素含有シリコン酸化膜２５を有する第１ゲート絶縁膜上に形成され、第２ゲート電極２７’は、窒素含有シリコン酸化膜を有しない第２ゲート絶縁膜２４’上に形成されている。ここで、第１ゲート電極２７の側面は、サイドウォール絶縁膜２８により覆われている。
（第５の実施の形態）
図１６は、本発明の第５の実施の形態による半導体メモリセル２０の構造を示す断面図である。
本実施の形態においては、第１ゲート電極２７は、窒素含有シリコン酸化膜２５を有する第１ゲート絶縁膜上に形成され、第２ゲート電極２７’は、窒素含有シリコン酸化膜を有しない第２ゲート絶縁膜２４’上に形成されている。そして、第２ゲート電極２７’は、その一部が第１ゲート電極２７上に載り上げるように形成されており、第１ゲート電極２７−第２ゲート電極２７’間は絶縁膜２９により分離されている。また、第２ゲート電極２７’と反対側の第１ゲート電極２７の側面は、サイドウォール絶縁膜２８により覆われている。
（第６の実施の形態）
図１７は、本発明の第６の実施の形態による半導体メモリセル２０の構造を示す断面図である。
本実施の形態においては、第２ゲート電極２７’は、窒素含有シリコン酸化膜を有しない第２ゲート絶縁膜２４’上に形成されており、その両側に、第１ゲート電極２７が窒素含有シリコン酸化膜２５を有する第１ゲート絶縁膜上に側壁膜状に形成されている。第１ゲート電極２７と第２ゲート電極２７’との間には絶縁膜２９が形成されている。この絶縁膜２９には、シリコン酸化膜が好ましいが窒素含有シリコン酸化膜が含まれていてもよい。
以上説明した、本発明の第２から６までの各実施の形態の半導体メモリセルにおいても、従来のシリコン窒化膜を用いたＭＯＮＯＳ型半導体記憶装置と比べて十分高速な消去動作を実現できた。
本発明の第１から６までの各実施の形態の半導体メモリセルにおける、窒素含有シリコン酸化膜中の窒素組成は最大値が１００％、すなわちゲート側でシリコン窒化膜となる場合になっても動作しうるが、最大値が７％以上３５％未満でも十分満足な特性を得ることができた。また、窒素組成の変化率は窒素含有シリコン酸化膜厚１ｎｍあたりで５％以上３０％未満で十分であった。
さらに、本発明にかかる第１から６までの各実施の形態の半導体記憶装置の製造過程において、窒素含有シリコン窒化膜の形成後に、酸化性雰囲気中で熱処理を行うことにより、窒素含有シリコン酸化膜中の窒素組成の安定化および膜質改善を行うことができた。これにより、本発明にかかる第１から６までの各実施の形態の半導体記憶装置の動作安定化が可能となった。また、この動作安定化は、窒素含有シリコン窒化膜の形成後に酸化性雰囲気中のプラズマに曝すことによっても達成できた。さらに、発明の第１から６までの各実施の形態の半導体記憶装置の製造過程において、窒素含有シリコン窒化膜の形成後に、水素雰囲気中で熱処理を行うことにより、本発明にかかる第１から６までの各実施の形態の半導体記憶装置の高温保持力を向上することができた。
さらに、本発明にかかる第１から６までの各実施の形態の半導体メモリセルは、マトリクス状に配置されてメモリアレイを構成する。このメモリアレイはロジック回路またはロジックおよび他のメモリ（ＤＲＡＭやＳＲＡＭなど）と混載されていてもよく、また不揮発性メモリ専用ＩＣに用いることもできる。なお、不揮発性半導体記憶装置として用いるためには、電荷蓄積層である窒素含有シリコン酸化膜の両側に存在するゲート絶縁膜の一部もしくはシリコン酸化膜の厚みが４ｎｍ以上であることが好ましい。一方で、ゲート絶縁膜の一部もしくはシリコン酸化膜の厚みは４ｎｍ未満でもよく、不揮発性ではないが書き込み・消去が高速で行え、保持力が従来のＤＲＡＭよりも長い、すなわちリフレッシュ時間の長い、新しい形の半導体記憶装置としても用いることができる。
また、上記の実施の形態では窒素含有シリコン酸化膜を電荷捕獲層とするものであったが、アルミニウムもしくはアルミナなどの窒素以外の材料を含有する層を電荷捕獲層として利用することもできる。
【産業上の利用可能性】
【００１０】
本発明は、ゲート絶縁膜中のトラップ準位に電荷を捕獲することにより情報を保持することが可能な半導体メモリセルを複数個有する半導体記憶装置、特に、ＭＯＮＯＳ型半導体記憶装置に適用することができる。本発明を適用すると、第１に、消去速度を高速化でき、第２に、消去後のしきい値電圧のばらつきを減少させることができ、第３に、プログラミング後のキャリアの移動を抑制でき、きわめて有用である。
【図１】
2007064048.tif 000003
【図２】
2007064048.tif 000004
【図３】
2007064048.tif 000005
【図４】
2007064048.tif 000006
【図５】
2007064048.tif 000007
【図６】
2007064048.tif 000008
【図７】
2007064048.tif 000009
【図８】
2007064048.tif 000010
【図９】
2007064048.tif 000011
【図１０】
2007064048.tif 000012
【図１１】
2007064048.tif 000013
【図１２】
2007064048.tif 000014
【図１３】
2007064048.tif 000015
【図１４】
2007064048.tif 000016
【図１５】
2007064048.tif 000017
【図１６】
2007064048.tif 000018
【図１７】
2007064048.tif 000019
【図１８】
2007064048.tif 000020
【国際調査報告】
2007064048.tif 000021
2007064048.tif 000022
2007064048.tif 000023
2007064048.tif 000024