【手続補正書】
【提出日】平成19年1月15日(2007.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
前記ロウデコード回路は、
Ｎウェル中に形成された複数のＰＭＯＳトランジスタと、
前記Ｎウェル中に形成されたＰウェル中に形成された複数のＮＭＯＳトランジスタとを含む、請求項１に記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
図１９に、低電圧発生用昇圧回路８の一例を示す。図１９において、図１８と対応する部分には同一の符号を付す。ここでは、ダイオード接続された ＮＭＯＳトランジスタＭｎ１〜Ｍｎ４，Ｍｎ１０の段数は５段であり、低昇圧出力電圧ＶＰＰＬを供給する出力端子と接地電位ＶＳＳ間にツェナーダイオードＤｚｌが挿入されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
データの書込み動作では、書込みアドレスＡＤ及びデータＤＢ入力に応じて選択されたメモリセルＭＣのコントロールゲートには、ワード線ＷＬ電圧として高昇圧出力電圧ＶＰＰＨ（＝１０Ｖ）が印加され、非選択ワード線ＷＬには、０Ｖが印加される。このとき、ビット線ＢＬには、書き込むデータＤＢに応じて、５Ｖ又は０Ｖが印加される。また共通ソース線ＳＬには、０Ｖが印加される。その結果、選択ワード線ＷＬに接続され、かつビット線ＢＬを通じてドレイン端子に５Ｖが印加されるメモリセルＭＣの書込みが行われ、フローティングゲートに電子が注入され、メモリセルＭＣのしきい値が正方向に上昇する。電源回路及びロウデコーダ２の具体的な動作としては、図１８に示す高電圧発生用昇圧回路７に、制御回路１１から昇圧クロックが入力され、公知の電荷転送動作により、電源電圧より高い昇圧電圧を発生し、出力端子に設けられたツェナーダイオードＤｚｈにより１０Ｖにクランプされ、高昇圧出力電圧ＶＰＰＨ（＝１０Ｖ）が電圧切換スイッチ回路１０に供給される。このとき、制御回路１１から入力されるストップモード信号は非活性状態であり、スイッチ回路１２は、非導通となる。また、図１９に示す低電圧発生用昇圧回路８にも、同様に昇圧クロックが入力され、電源電圧より高い昇圧電圧を発生し、出力端子に設けられたツェナーダイオードＤｚｌにより７Ｖにクランプされ、低昇圧出力電圧ＶＰＰＬ（＝７Ｖ）がレギュレータ回路９に供給される。このとき、図２０に示すレギュレータ回路９は、書込み動作中は停止するため、ストップモード信号が活性化され、ストップモードバー信号が非活性化されるため、スイッチ回路１３及びスイッチ回路１４は、それぞれ導通、非導通状態になり、レギュレータ出力電圧ＶＲＯ（＝ＶＣＣ）が電圧切換スイッチ回路１０に供給される。続いて、電圧切換スイッチ回路１０では、制御回路１１から供給されるスイッチ制御信号により、高昇圧出力電圧ＶＰＰＨ（＝１０Ｖ）が選択され、ロウデコーダ２の全てのデコーダブロックＸＤＥＣ１〜ＸＤＥＣＮにワード線供給用電圧Ｖｗｌ１〜ＶｗｌＮとして供給される。この時、図２１に示すように、ワード線供給用電圧Ｖｗｌ１〜ＶｗｌＮは、全てのデコーダブロックＸＤＥＣ１〜ＸＤＥＣＮで共通化されているＮウェルノードＮＷ等の非常に大きな負荷容量に充電され、充電完了後に所定のワード線ＷＬ（１本）が選択され、選択ワード線ＷＬを駆動する単位デコーダのノードＮ２のみ、非活性レベルになり、高昇圧出力電圧ＶＰＰＨ（＝１０Ｖ）が出力され、選択メモリセルＭＣのコントロールゲートに印加される。他の非選択ワード線ＷＬ電圧は、０Ｖのままである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
次に、書込みベリファイ動作では、書込み対象セルのコントロールゲートに、レギュレータ出力電圧ＶＲＯ（＝５．５Ｖ）が印加され、同時に選択ビット線ＢＬには、１Ｖが印加される。また、共通ソース線には、０Ｖが印加される。このとき、ビット線電位をセンスアンプ６にて検知増幅し、書込みセルと判定されれば、次書込み動作がキャンセルされ、消去セルと判定されれば、次書込み動作を引き続き行う。電源回路及びロウデコーダ２の具体的な回路動作としては、図１８に示す高電圧発生用昇圧回路７に供給される昇圧クロックが停止され、同時にストップモード信号が活性化され、スイッチ回路１２が導通状態になるため、電源電位ＶＣＣが電圧切換スイッチ回路１０に供給される。図１９に示す低電圧発生用昇圧回路８は、書込み動作と同様に、昇圧クロックが入力され、電源電圧より高い昇圧電圧を発生し、出力端子に設けられたツェナーダイオードＤｚｌにより７Ｖにクランプされ、低昇圧出力電圧ＶＰＰＬ（＝７Ｖ）がレギュレータ回路９に供給される。このとき、図２０に示すレギュレータ回路９は、モード制御信号ＲＤＢが活性化され、ＰＭＯＳトランジスタＭｐ２がオフ状態になり、抵抗Ｒ１が有効になる。同時に、ストップモード信号が非活性化され、ストップモードバー信号が活性化されるため、スイッチ回路１３及びスイッチ回路１４は、それぞれ非導通、導通状態になり、レギュレータ出力電圧ＶＲＯ（＝５．５Ｖ）が電圧切換スイッチ回路１０に供給される。続いて、電圧切換スイッチ回路１０において、制御回路１１から供給されるスイッチ制御信号により、レギュレータ出力電圧ＶＲＯ（＝５．５Ｖ）が選択され、ロウデコーダ２の全てのデコーダブロックＸＤＥＣ１〜ＸＤＥＣＮにワード線供給用電圧Ｖｗｌ１〜ＶｗｌＮとして供給される。この時、図２１に示すように、ワード線供給用電圧Ｖｗｌ１〜ＶｗｌＮは、全てのデコーダブロックＸＤＥＣ１〜ＸＤＥＣＮで共通化されているＮウェルノードＮＷ等に充電され、充電完了後に所定のワード線ＷＬ（１本）が選択され、レギュレータ出力電圧ＶＲＯ（＝５．５Ｖ）が出力され、選択メモリセルＭＣのコントロールゲートに印加される。他の非選択ワード線ＷＬ電圧は、０Ｖのままである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、ロウデコード回路は、Ｎウェル中に形成された複数のＰＭＯＳトランジスタと、Ｎウェル中に形成されたＰウェル中に形成された複数のＮＭＯＳトランジスタとを含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
第１１および第１２の発明によれば、ロウデコード回路中のトランジスタが所謂トリプルウェル構造をとることにより、消去時にＷＬ線に負電圧を印加することが可能となり、メモリセルのディスターブ、エンデュランス特性等の信頼性が向上可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
なお、本実施例では、メモリセルアレイ１を構成するセクタＳ１〜ＳＮ数（Ｎ個）とデコーダブロックＸＤＥＣ１〜ＸＤＥＣＮ数（Ｎ個）は、一致しているが、必ずしも一致している必要は無い。また、単位スイッチ数（Ｎ個）とデコーダブロックＸＤＥＣ１〜ＸＤＥＣＮ数（Ｎ個）も、一致しているが、必ずしも一致している必要は無い。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
書込み／書込みベリファイ動作に関して、ワード線ＷＬに供給される電圧系に絞ったタイミングチャートを図６に示す。先ず、ストップ状態（ＳＴＯＰ）では、高電圧発生用昇圧回路７、低電圧発生用昇圧回路８及びレギュレータ回路９が全て停止状態になり、また、スイッチ制御信号により、電圧切換スイッチ回路１７の全ての単位スイッチがレギュレータ出力電圧ＶＲＯを選択するため、ワード線供給用電圧Ｖｗｌ１〜ＶｗｌＮは、電源電位ＶＣＣとなる。次に書込み（Ｐｒｏｇｒａｍ）状態に遷移すると、高電圧発生用昇圧回路７及び低電圧発生用昇圧回路８は動作状態になり、電源電位ＶＣＣから、それぞれ高昇圧出力電圧ＶＰＰＨ（＝１０Ｖ）及び低昇圧出力電圧ＶＰＰＬ（＝７Ｖ）まで負荷容量を充電するが、このとき、高昇圧出力電圧ＶＰＰＨが、Ｎウェル電位入力端子を介して、ロウデコーダ２の非常に大きなＮウェル負荷容量に充電され、同時に電圧切換スイッチ回路１７において選択された所望のデコーダブロックＸＤＥＣ１の負荷容量に充電される。この時、Ｎウェル及びデコーダブロックＸＤＥＣ１の負荷容量に充電するセットアップ時間は、τｍ１（τｓ１＜τｍ１＜τｌ１）となる。続いて、書込み状態から書込みベリファイ（ＰＶ）状態に遷移すると、レギュレータ回路９は動作状態になり、低昇圧出力電圧ＶＰＰＬ（＝７Ｖ）を降圧したレギュレータ出力電圧ＶＲＯ（＝５．５Ｖ）が、スイッチ制御信号により、電圧切換スイッチ回路１７の全ての単位スイッチがレギュレータ出力電圧ＶＲＯを選択するため、全てのデコーダブロックＸＤＥＣ１〜ＸＤＥＣＮに供給される。もし、このＰＶ動作で書込み完了と判定されなければ、次のＰｒｏｇｒａｍ動作及びＰＶ動作に遷移する。但し、２回目以降の書込みモードにおける高昇圧出力電圧ＶＰＰＨ（＝１０Ｖ）のセットアップ時間τｓｓ（＜τｓ＜τｌ）は、ロウデコーダ２のＮウェル負荷容量が既に高昇圧出力電圧ＶＰＰＨ（＝１０Ｖ）に充電されているため、所望のデコーダブロックＸＤＥＣ１の負荷容量のみの充電でよく、劇的に短縮される。以下、所望のメモリセルＭＣが全て書込み状態になるまで、上記書込み／書込みベリファイ動作を繰り返す。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
また、ディスチャージ回路２０の具体的な構成としては、図１０に示すように、主要部は、カレントミラー部２１、電圧検知比較部２２、検知結果増幅部２３及びディスチャージ部２４で構成される。カレントミラー部２１は、ＮＭＯＳトランジスタＭｎ１４、ＰＭＯＳトランジスタＭｐ６、及び抵抗Ｒ４で構成され、ゲート端子とドレイン端子とが接続されたＮＭＯＳトランジスタＭｎ１４のソース端子が接地電位ＶＳＳに固定され、ミラーゲート電位Ｖｇｍを出力し、そのドレイン端子が抵抗Ｒ４の一端と接続され、その抵抗Ｒ４の他端がＰＭＯＳトランジスタＭｐ６のドレイン端子と接続され、ソース端子及び基板端子が電源電位ＶＣＣに固定され、ゲート端子には、ディスチャージ制御信号ＤＥＮの反転信号が入力されている。このように、カレントミラー部２１は、ディスチャージ制御信号ＤＥＮが活性化状態の時、ＰＭＯＳトランジスタＭｐ６が導通し、電流１０ｕＡを流すカレントミラー回路として動作し、ゲート電位Ｖｇｍを電圧検知比較部２２、ディスチャージ部２４に出力し、ディスチャージ制御信号ＤＥＮが非活性化状態の時は、ＰＭＯＳトランジスタＭｐ６が非導通となり、ＤＣ電流パスを遮断する。電圧検知比較部２２は、ＮＭＯＳトランジスタＭｎ１４とレシオが等しいＮＭＯＳトランジスタＭｎ１５、Ｍｎ１６及びＰＭＯＳトランジスタＭｐ７、Ｍｐ８で構成され、ＮＭＯＳトランジスタＭｎ１５、Ｍｎ１６のゲート端子には、ミラーゲート電位Ｖｇｍが入力され、ソース端子は接地電位ＶＳＳに固定され、ＮＭＯＳトランジスタＭｎ１５のドレイン端子は、ゲート端子とドレイン端子が接続されたＰＭＯＳトランジスタＭｐ７のドレイン端子と接続され、ＰＭＯＳトランジスタＭｐ７のソース端子及び基板端子には、レギュレータ出力電圧ＶＲＯが入力され、そのゲート端子はＰＭＯＳトランジスタＭｐ８のゲート端子と接続され、ＰＭＯＳトランジスタＭｐ８のソース端子及び基板端子には、Ｎウェルノードの電圧Ｖｎｗｅｌｌが入力され、ドレイン端子は、検知電圧ＶＯを出力し、ＮＭＯＳトランジスタＭｎ１６のドレイン端子と接続される。このように、電圧検知比較部２２は、ディスチャージ制御信号ＤＥＮが活性時には、Ｎウェルノードの電圧Ｖｎｗｅｌｌをレギュレータ出力電圧ＶＲＯと比較して、もし、Ｎウェルノードの電圧Ｖｎｗｅｌｌがレギュレータ出力電圧ＶＲＯよりも高ければ、検知電圧ＶＯとして、ハイレベルを出力し、Ｎウェルノードの電圧Ｖｎｗｅｌｌがレギュレータ出力電圧ＶＲＯよりも低ければ、ローレベルを出力する。この時、カレントミラーされたＮＭＯＳトランジスタＭｎ１５、Ｍｎ１６に流れる電流は、共に１０ｕＡである。検知結果増幅部２３は、ＮＭＯＳトランジスタＭｎ１７、Ｍｎ１８及びＰＭＯＳトランジスタＭｐ９、Ｍｐ１０から構成される２入力ＮＯＲ回路と、ＮＭＯＳトランジスタＭｎ１９とＰＭＯＳトランジスタＭｐ１１から構成されるインバータからなる。ＮＯＲ回路は、電源として、Ｎウェルノードの電圧Ｖｎｗｅｌｌが入力され、検知電圧ＶＯ、及び、ディスチャージ制御信号ＤＥＮの反転信号を、レベルシフト回路２５により、電源電圧振幅からＮウェルノードの電圧Ｖｎｗｅｌｌ振幅にレベルシフトされたディスチャージ制御バー信号ＤＥＮＢが入力され、ＮＯＲ出力電圧ＶＯ１を出力する。Ｎウェルノードの電圧Ｖｎｗｅｌｌを電源とするインバータ回路は、ＮＯＲ出力電圧ＶＯ１を反転し、検知結果増幅出力電圧ＶＯ２を出力する。このように、検知結果増幅部２３は、ディスチャージ制御信号ＤＥＮが活性化されると、ディスチャージ制御バー信号ＤＥＮＢがローレベルとなり、ＰＭＯＳトランジスタＭｐ１０が導通となり、ＮＭＯＳトランジスタＭｎ１８が非導通となるので、インバータの２段増幅回路として動作し、検知電圧ＶＯを増幅して、検知結果増幅出力電圧ＶＯ２を出力する。一方、ディスチャージ制御信号ＤＥＮが非活性化されると、ディスチャージ制御バー信号ＤＥＮＢがハイレベルとなり、その結果、ＰＭＯＳトランジスタＭｐ１０が非導通となり、ＮＭＯＳトランジスタＭｎ１８が導通となるので、ＤＣ電流パスが遮断される。ディスチャージ部２４は、直列に接続されたＮＭＯＳトランジスタＭｎ２０、Ｍｎ２１から構成され、ＮＭＯＳトランジスタＭｎ２０のゲート端子及びソース端子には、それぞれミラーゲート電位Ｖｇｍ及び接地電位ＶＳＳが入力され、ＮＭＯＳトランジスタＭｎ２１のゲート端子及びドレイン端子には、それぞれ検知結果増幅出力電圧ＶＯ２及びＮウェルノードの電圧Ｖｎｗｅｌｌが入力される。このように、ディスチャージ部２４は、ディスチャージ制御信号ＤＥＮ活性時において、検知結果増幅出力電圧ＶＯ２がハイレベルの場合には、ＮＭＯＳトランジスタＭｎ２０、Ｍｎ２１が導通状態になり、ＮＭＯＳトランジスタＭｎ２０が、ＮＭＯＳトランジスタＭｎ１４の５０倍のレシオを持つとすると、５００ｕＡのカレントミラーされたＤＣ電流により、Ｎウェルノードの電圧Ｖｎｗｅｌｌが放電され、検知結果増幅出力電圧ＶＯ２がローレベルの場合には、ＮＭＯＳトランジスタＭｎ２１が非導通状態になるため、Ｎウェルノードの電圧Ｖｎｗｅｌｌの放電動作が停止する。ＮＭＯＳトランジスタＭｎ２２は、ディスチャージ制御信号ＤＥＮ  が非活性状態である停止時に、カレントミラー部２１、電圧検知比較部２２、及びディスチャージ部２４のＤＣ電流パスを遮断するために設けられ、ＮＭＯＳトランジスタＭｎ２２のゲート端子には、ディスチャージ制御信号ＤＥＮの反転信号が入力され、ソース端子は接地電位ＶＳＳに固定され、ドレイン端子は、ＮＭＯＳトランジスタＭｎ１４〜Ｍｎ１６、Ｍｎ２０のゲート端子と接続される。従って、ディスチャージ制御信号ＤＥＮが活性状態の時には、ＮＭＯＳトランジスタＭｎ２２は、非導通状態になり、ディスチャージ制御信号ＤＥＮが非活性状態の時には、ＮＭＯＳトランジスタＭｎ２２は、導通状態になり、ミラーゲート電位Ｖｇｍは、接地電位ＶＳＳに固定され、カレントミラー部２１、電圧検知比較部２２、及びディスチャージ部２４のＤＣ電流パスを遮断する。また、ディスチャージ回路２０は、検知結果増幅出力電圧ＶＯ２の反転増幅されたディスチャージ判定信号ＲＤＹを出力する。図１１は、図１０のレベルシフト回路２５の具体的な回路構成であり、ＮＭＯＳトランジスタＭｎ２３、Ｍｎ２４、ＰＭＯＳトランジスタＭｐ１２、Ｍｐ１３及びインバータゲートＧ３から構成されており、入力端子ＩＮにハイレベルが入力���れると、電圧供給端子ＳＵＰＰＬＹに入力されている電圧レベルが出力端子ＯＵＴに出力され、入力端子ＩＮにローレベルが入力されると、接地電位ＶＳＳレベルが出力端子ＯＵＴに出力される。このように、ディスチャージ回路２０は、ディスチャージ制御信号ＤＥＮが非活性状態の場合には、停止状態になり、ディスチャージ判定信号ＲＤＹは、ローレベルとなり、ディスチャージ制御信号ＤＥＮが活性状態の場合で、かつＮウェルノードの電圧Ｖｎｗｅｌｌがレギュレータ出力電圧ＶＲＯよりも高い場合には、約５１０ｕＡの電流で、Ｎウェルノードの電圧Ｖｎｗｅｌｌが放電されていき、Ｎウェルノードの電圧Ｖｎｗｅｌｌがレギュレータ出力電圧ＶＲＯよりも低くなった時、放電動作を停止し、ディスチャージ判定信号ＲＤＹは、ハイレベルとなる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
データの消去動作では、消去セクタＳ１のアドレスＡＤ入力に応じて選択されたセクタＳ１のメモリセルＭＣのコントロールゲートには、ワード線ＷＬ電圧として、非選択ワード線電圧ＶＮＧ１（＝−８Ｖ）が印加され、他のセクタＳ２〜ＳＮのワード線ＷＬには、０Ｖが印加される。このとき、全ビット線ＢＬには、５Ｖが印加され、共通ソース線ＳＬは、ハイインピーダンスとなる。その結果、負電圧が印加されたワード線ＷＬに接続され、かつビット線ＢＬを通じてドレイン端子に５Ｖが印加されるセクタＳ１の全メモリセルＭＣの消去が行われ、フローティングゲートから電子が引き抜かれ、メモリセルＭＣのしきい値が負方向に下降する。電源回路及びロウデコーダ２の具体的な動作としては、図１３に示す高電圧発生用昇圧回路７、低電圧発生用昇圧回路８、及びレギュレータ回路９は、全て停止状態となり、高昇圧出力電圧ＶＰＰＨ及びレギュレータ出力電圧ＶＲＯは、共に電源電位ＶＣＣとなり、電圧切換スイッチ回路１７及びＮウェル電圧切換スイッチ１９に供給される。続いて、電圧切換スイッチ回路１７では、制御回路１１から供給されるスイッチ制御信号により、レギュレータ出力電圧ＶＲＯ（＝ＶＣＣ）が選択され、ロウデコーダ２の全てのデコーダブロックＸＤＥＣ１〜ＸＤＥＣＮにワード線供給用電圧Ｖｗｌ１〜ＶｗｌＮとして供給される。同時に、Ｎウェル電圧切換スイッチ１９では、制御回路１１から供給されるＮウェル制御信号により、レギュレータ出力電圧ＶＲＯ（＝ＶＣＣ）が選択され、ロウデコーダ２のＮウェル電位入力端子には、レギュレータ出力電圧ＶＲＯ（＝ＶＣＣ）が印加される。この時、負電圧制御信号により、負電圧切換スイッチ回路２６は、所望の非選択ワード線電圧ＶＮＧ１のみ、負電圧ＶＮＧ（＝−８Ｖ）を供給し、それ以外の非選択ワード線電圧ＶＮＧ２〜ＶＮＧＮには、接地電位ＶＳＳを供給するので、全単位デコーダＵ１Ｘ〜ＵＭＸ（Ｘ＝１、２、・・・、Ｎ）は、非選択状態にされ、非選択ワード線電圧ＶＮＧ１（＝−８Ｖ）と非選択ワード線電圧ＶＮＧ２〜ＶＮＧＮ（＝０Ｖ）は、それぞれ、セクタＳ１及び、対応するセクタＳ２〜ＳＮの各ワード線ＷＬに接続されるメモリセルＭＣのコントロールゲートに印加され、セクタＳ１の全メモリセルＭＣが消去される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
なお、本実施例では、メモリセルアレイ１を構成するセクタＳ１〜ＳＮ数（Ｎ個）と非選択ワード線電圧ＶＮＧ１〜ＶＮＧＮの数（Ｎ個）は、一致しているが、必ずしも一致している必要は無い。