【手続補正書】
【提出日】令和1年8月14日(2019.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
（ａ）前記半導体装置内にドリフト層（２）を形成する第１の導電型の低濃度ドープ層を有するワイドバンドギャップ基板製品（１０）を提供する工程であって、前記基板製品（１０）は、第１の面（１２）および前記第１の面（１２）に対向する第２の面（１４）を有し、前記低濃度ドープ層は、前記第１の面（１２）上に配置される工程、
（ｂ）次いで、前記第１の面（１２）上の前記ワイドバンドギャップ基板製品内に、前記ドリフト層（２）より高いドーピング濃度を有する前記第１の導電型の２つのソース領域（３，３’）をソース領域深さ（３０）まで形成し、チャネル層深さ（４０）を有し、前記２つのソース領域（３，３’）を前記第１の面（１２）に平行な横方向に取り囲み、それによって前記２つのソース領域（３，３’）を前記ドリフト層（２）から前記横方向に分離する、前記第１の導電型とは異なる第２の導電型の２つのチャネル層（４，４’）を形成し、および少なくとも前記チャネル層深さ（４０）と同じ深さの井戸層深さ（５０）を有し、前記少なくとも１つのチャネル層（４，４’）よりも高いドーピング濃度を有し、前記第１の面（１２）に対向する前記少なくとも１つの井戸層の面上の前記ドリフト層（２）から前記２つのソース領域（３，３’）を分離する、前記第２の導電型の少なくとも１つの井戸層（５，５’）を形成し、
ここで、前記２つのソース領域（３，３’）を形成するための開口部を有する前記第１の面（１２）上に第１のマスク（３４）を適用し、前記第１のマスク（３４）は、第１のマスク層（３５）および前記第１のマスク層（３５）上の第２のマスク層（３６）を含み、ここで、前記第１のマスク層（３５）は、前記第２のマスク層（３６）よりも高いエッチング選択性を有し、
次いで、前記２つのソース領域（３，３’）を前記ソース領域深さ（３０）まで形成するための前記第１の導電型の第２のドーパント（３１）を適用し、
次いで、前記２つのソース領域（３，３’）間に配置された前記第１のマスク（３４）の部分を除去し、それによって第２のマスク（５４）を形成し、
前記少なくとも１つの井戸層（５，５’）を前記井戸層深さ（５０）に形成するための前記第２の導電型の第３のドーパント（５１）を適用し、
前記第１の面（１２）にエッチング工程を行って、エッチングによって、前記第１のマスク層（３５）は、前記開口部で前記第２のマスク層（３６）よりもさらに除去され、
前記第２のマスク層（３６）を除去し、前記残留する第１のマスク層（３５’）は第３のマスク（４６）を形成し、
次いで、２つのチャネル層（４，４’）を形成するための前記第２の導電型の第１のドーパント（４１）を前記チャネル層深さ（４０）まで適用する工程、
（ｃ）工程（ｂ）後に、少なくとも前記２つのソース領域（３，３’）および前記２つのチャネル層（４，４’）を覆う第４のマスクを適用し、
次いで、前記井戸層深さ（５０）と少なくとも同じ深さのプラグ深さ（６０）を有し、前記少なくとも１つの井戸層（５，５’）よりも高いドーピング濃度を有するプラグ（６）を形成するための前記第２の導電型の第４のドーパントを適用する工程、
（ｄ）工程（ｃ）後に、前記第１の面（１２）上に２つのゲート電極（７）を形成し、２つのゲート電極（７）のそれぞれが絶縁層によって任意のドープ層から分離される工程、
（ｅ）工程（ｃ）後に、前記第１の面（１２）上にオーミック接触として第１の主電極（９）を形成し、前記２つのソース領域（３，３’）および前記プラグ（６）に接触する工程を含む方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
工程（ｃ）において、前記少なくとも１つの井戸層（５，５’）が前記プラグ（６）を前記横方向に囲むように前記第４のマスクが前記２つのソース領域（３，３’）に隣接す
る前記井戸層（５，５’）の一部を突出させるように、および前記少なくとも１つの井戸層（５，５’）が前記プラグ（６）を前記２つのソース領域（３，３’）から分離するように、前記第４のマスクを適用することを特徴とする方法。
【請求項３】
請求項１乃至２のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｃ）において、前記少なくとも１つの井戸層（５，５’）のドーピング濃度の少なくとも１０倍であるドーピング濃度を有する前記プラグ（６）を形成する、または前記少なくとも１つの井戸層（５，５’）のドーピング濃度の１０倍から１００倍のドーピング濃度を有する前記プラグ（６）を形成することを特徴とする方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｂ）において、前記２つのチャネル層（４，４’）のドーピング濃度の少なくとも１０倍であるドーピング濃度を有する前記少なくとも１つの井戸層（５，５’）を形成する、または工程（ｂ）において、前記２つのチャネル層（４，４’）のドーピング濃度の１０倍から１００倍のドーピング濃度を有する前記少なくとも１つの井戸層（５，５’）を形成することを特徴とする方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｂ）において、１×１０１７〜１×１０２１ｃｍ−３または１×１０１８〜１×１０２０ｃｍ−３のドーピング濃度を有する前記少なくとも１つの井戸層（５，５’）を形成することを特徴とする方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｂ）において、１×１０１６〜１×１０１８ｃｍ−３のドーピング濃度を有する前記２つのチャネル層（４，４’）を形成することを特徴とする方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｃ）において、２×１０１７〜２×１０２１ｃｍ−３または１×１０１９〜２×１０２１ｃｍ−３のドーピング濃度を有する前記プラグ（６）を形成することを特徴とする方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法であって、
工程（ｂ）において、前記ソース領域（３，３’）の横方向の領域において前記第１の面（１２）に低いドーピング濃度を有する共通層（４，５および４’，５’）として、前記少なくとも１つの井戸層（５，５’）および前記２つのチャネル層（４，４’）を形成し、前記ドーピング濃度は、次いで前記ソース領域（３，３’）の下においてより高いドーピング濃度に上昇することを特徴とする方法。
【請求項９】
第１の主面（２０）と前記第１の主面（２０）に対向する装置の第２の主面（２２）との間に第１の導電型の低濃度ドープドリフト層（２）を含むワイドバンドギャップ半導体装置であって、
さらに、前記第１の主面（２０）上に、ソース領域深さ（３０）を有する前記第１の導電型の２つのソース領域（３，３’）であり、前記２つのソース領域（３，３’）が前記ドリフト層（２）よりも高いドーピング濃度を有する、２つのソース領域（３，３’）と、
前記ソース領域深さ（３０）と少なくとも同じ深さのチャネル層深さ（４０）を有する、前記第１の導電型とは異なる第２の導電型の２つのチャネル層（４，４’）であり、各ソース領域（３，３’）は、前記第１の主面（２０）に平行な方向にチャネル層（４，４’）によって前記ドリフト層（２）から分離された、第２の導電型の２つのチャネル層（４，４’）と、
少なくとも前記チャネル層深さ（４０）と同じ深さの井戸層深さ（５０）を有する前記第２の導電型の２つの井戸層（５，５’）であり、前記井戸層（５）は、前記チャネル層（４，４’）よりも高いドーピング濃度を有し、前記井戸層（５，５’）は、前記第１の主面（２０）と対向する前記井戸層の面上に前記ドリフト層（２）から前記２つのソース領域（３，３’）を分離する、第２の導電型の２つの井戸層（５，５’）と、
少なくとも前記井戸層深さ（５０）と同じ深さであるプラグ深さ（６０）を有し、前記井戸層（５，５’）よりも高いドーピング濃度を有する前記第２の導電型のプラグ（６）であり、前記プラグ（６）は、前記２つのソース領域（３，３’）間に配置され、前記２つの井戸層（５，５’）は、前記プラグ（６）を前記横方向に囲み、前記２つの井戸層（５，５’）は前記２つのソース領域（３，３’）から前記プラグ（６）を分離する、プラグ（６）と、
前記第１の主面（２０）上にそれぞれ配置された２つのゲート電極（７）であって、各ゲート電極（７）は、第１の絶縁層（７２）によって任意のドープ層から分離されたゲート層（７０）を含む、２つのゲート電極（７）と、
前記第１の主面（２０）上にオーミック接触としての、少なくとも前記２つのソース領域（３，３’）および前記プラグ（６）に接触する第１の主電極（９）とを含むワイドバンドギャップ半導体装置。
【請求項１０】
請求項９に記載のワイドバンドギャップ半導体装置であって、
前記２つのソース領域（３，３’）、前記チャネル層（４，４’）、前記井戸層（５，５’）および前記プラグ（６）は、前記第１の主面（２０）上に１つの平面を形成することを特徴とするワイドバンドギャップ半導体装置。
【請求項１１】
請求項９または１０に記載のワイドバンドギャップ半導体装置であって、
前記プラグ（６）のドーピング濃度は、前記井戸層（５，５’）のドーピング濃度の少なくとも１０倍である、または前記プラグ（６）のドーピング濃度は、前記井戸層（５，５’）のドーピング濃度の１０倍から１００倍であることを特徴とするワイドバンドギャップ半導体装置。
【請求項１２】
請求項９乃至１１のいずれか１項に記載のワイドバンドギャップ半導体装置であって、
前記井戸層（５，５’）のドーピング濃度は、前記チャネル層（４，４’）のドーピング濃度の少なくとも１０倍である、または前記井戸層（５，５’）のドーピング濃度は、前記チャネル層（４，４’）のドーピング濃度の１０倍から１００倍であることを特徴とするワイドバンドギャップ半導体装置。
【請求項１３】
請求項９乃至１２のいずれか１項に記載のワイドバンドギャップ半導体装置であって、
前記プラグ（６）は、２×１０１７〜２×１０２１ｃｍ−３または１×１０１９〜２×１０２１ｃｍ−３のドーピング濃度を有する、
前記井戸層（５，５’）は、１×１０１７〜１×１０２１ｃｍ−３または１×１０１８〜１×１０２０ｃｍ−３のドーピング濃度を有する、および
前記チャネル層（４，４’）は、１×１０１６〜１×１０１８ｃｍ−３のドーピング濃度を有する、の少なくとも１つを特徴とするワイドバンドギャップ半導体装置。
【請求項１４】
請求項９乃至１３のいずれか１項に記載のワイドバンドギャップ半導体装置であって、
前記井戸層（５，５’）および前記チャネル層（４，４’）は、前記ソース領域（３，３’）の横方向の領域において前記第１の主面（２０）に低ドーピング濃度を有する共通層（４，５および４’，５’）として形成され、前記ドーピング濃度は、次いで前記ソース領域（３，３’）の下においてより高いドーピング濃度まで上昇することを特徴とするワイドバンドギャップ半導体装置。
【請求項１５】
請求項９乃至１４のいずれか１項に記載のワイドバンドギャップ半導体装置であって、
前記装置は、絶縁ゲートバイポーラトランジスタまたは金属酸化物半導体電界効果トランジスタであることを特徴とするワイドバンドギャップ半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
発明の開示
本発明の目的は、改善された電気的特性を有するパワー半導体デバイスを製造する方法を提供することであり、
（ａ）半導体装置内にドリフト層を形成する第１の導電型の低濃度ドープ層を有するワイドバンドギャップ基板製品を提供する工程であって、基板製品は、第１の面および第１の面に対向する第２の面を有し、低濃度ドープ層は、第１の面上に配置される工程、
（ｂ）次いで、第１の面上に、ドリフト層より高いドーピング濃度を有する第１の導電型の２つのソース領域をソース領域深さまで形成し、チャネル層深さを有し、２つのソース領域を第１の面に平行な横方向に取り囲み、それによって２つのソース領域をドリフト層から横方向に分離する、第１の導電型とは異なる第２の導電型の少なくとも１つのチャネル層を形成し、少なくともチャネル層深さと同じ深さの井戸層深さを有し、少なくとも１つのチャネル層よりも高いドーピング濃度を有する少なくとも１つの第２の導電型の井戸層を形成し、ここで、少なくとも１つの井戸層は、第１の面に対向する少なくとも１つの井戸層の面上のドリフト層から２つのソース領域を分離し、ここで、開口部を有する第１の面上に第１のマスクを適用し、第１のマスクは、第１のマスク層および第１のマスク層上に第２のマスク層を含み、ここで、第１のマスク層は、第２のマスク層よりも高いエッチング選択性を有し、
次いで、２つのソース領域をソース領域深さまで形成するための第１の導電型の第２のドーパントを適用し、
次いで、２つのソース領域間に配置された第１のマスクの部分を除去し、それによって第２のマスクを形成し、
次いで、少なくとも１つの井戸層を井戸層深さまで形成するための第２の導電型の第３のドーパントを適用し、
第１の面にエッチング工程を行って、エッチングによって、第１のマスク層は開口部で第２のマスク層よりもさらに除去され、
第２のマスク層を除去し、ここで、残留する第１のマスク層は第３のマスクを形成し、
次いで、２つのチャネル層をチャネル層深さまで形成するための第２の導電型の第１のドーパントを適用する工程、
（ｃ）工程（ｂ）後に、井戸層深さと少なくとも同じ深さのプラグ深さを有し、少なくとも１つの井戸層よりも高いドーピング濃度を有する第２の導電型のプラグを形成し、ここで、プラグは２つのソース領域間に配置される工程、
（ｄ）工程（ｃ）後に、第１の面上に２つのゲート電極を形成し、２つのゲート電極のそれぞれが絶縁層によって任意のドープ層から分離される工程、
（ｅ）工程（ｃ）後に、第１の面上にオーミック接触として第１の主電極を形成し、２つのソース領域およびプラグに接触する工程を含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【図１】本発明のＩＧＢＴを示す。
【図２】本発明のＭＯＳＦＥＴを示す。
【図３】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図４】別の製造工程（ａ）を示す。
【図５】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図６】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図７】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図８】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図９】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１０】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１１】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１２】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１３】ワイドバンドギャップ半導体装置（ＩＧＢＴ／ＭＯＳＦＥＴ）の本発明の製造方法の工程を示す。
【図１４】従来技術の炭化ケイ素ＭＯＳＦＥＴを示す。
【図１５】図２に例示されたＭＯＳセル構造を通る異なる切断部に沿った電界を示す。
【図１６】図２に例示されたＭＯＳセル構造を通る異なる切断部に沿った電界を示す。
【図１７】図２に例示されたＭＯＳセル構造を通る異なる切断部に沿った電界を示す。
【図１８】図２に例示されたＭＯＳセル構造を通る異なる切断部に沿った電界を示す。
【図１９】早期破壊を引き起こす短チャネル効果の減少を示す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
次に、第４のマスク６２を除去し（図１１）、第１の絶縁層７２を適用することによってゲート電極７を形成し（図１２）、第１の面１２の表面、チャネル層４，４’およびソース領域３，３’の外側部に延在する部分でドリフト層２を覆う。外側部は、互いに対向していない２つのソース領域３，３’の部分を意味するものとする。導電性ゲート層７０が適用され、その上に、第２の絶縁層７４が適用されて、第１の主電極９からゲート層７０を電気的に絶縁する。プラグ６および井戸層５，５’を介してゲート電極７で覆われていないソース領域３，３’上の開口部には、ＩＧＢＴ１用エミッタ電極またはＭＯＳＦＥＴ１’（金属酸化膜半導体電界効果トランジスタ）用のソース電極の形態でのオーミック接触としての第１の主電極９が形成される。例示的には、第１の主電極９は、開口部に金属層を最初に適用してｐ＋＋プラグ６、井戸層５，５’およびソース領域３，３’に接触することによって形成し、次いでゲート層７０上の第２の絶縁層７４をさらに覆う別の金属層を適用する（図１３）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
図６〜図１３に示すプロセスでは、１つのＭＯＳセル内にｐチャネル層４，４’およびソース領域３，３’を別個の領域として形成し、井戸層５をまず１つの共通層として形成し（図８）、ｐ＋＋プラグ６の導入によって、井戸層５は、プラグ６の側面上の２つの別個の井戸層５，５’に分割される。したがって、井戸層という用語は、プラグ６によって互いに分離された２つの井戸層５，５’を含み、チャネル層という用語は、井戸層５，５’によって互いに分離された２つのチャネル層４，４’を含むものとする。