【手続補正書】
【提出日】平成19年11月20日(2007.11.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  データネットワークの物理的リンクに接続された物理層回路と、
上記物理層回路と通信する、削減されたハードウェアのメディアアクセス制御部（ＭＡＣ）と、
レジスタインターフェースとを備えたネットワークインターフェースアダプタであって、
上記ＭＡＣは、
クライアントコンピュータからデータを受信し、上記データを上記物理的リンクに送信する前に当該データを一時的に記憶する送信バッファと、
上記物理的リンクからデータを受信し、上記データを上記クライアントコンピュータに送る前に当該データを一時的に記憶する受信バッファとを有し、
上記レジスタインターフェースは、上記送信バッファ及び上記受信バッファに接続され、上記レジスタインターフェースは、読み出し動作及び書き込み動作の少なくとも一方における割り込み状態を示す少なくとも１つの割り込みビットを有するステータスレジスタを含む複数のデータレジスタを有するネットワークインターフェースアダプタ。
【請求項２】  上記物理層回路は上記ＭＡＣを含む請求項１記載のネットワークインターフェースアダプタ。
【請求項３】  上記ＭＡＣは、上記物理層回路の媒体非依存型インターフェース（ＭＩＩ）と通信する少なくとも１つの信号線をさらに備えた請求項１記載のネットワークインターフェースアダプタ。
【請求項４】  上記ＭＡＣは、上記物理層回路から上記レジスタインターフェースにネットワーク状態を伝達する少なくとも１つのネットワーク状態信号線をさらに備えた請求項１記載のネットワークインターフェースアダプタ。
【請求項５】  上記ＭＡＣは、上記物理的リンクから受信されたデータの有効性を伝達する少なくとも１つの有効性信号線をさらに備えた請求項１記載のネットワークインターフェースアダプタ。
【請求項６】  上記送信バッファ及び上記受信バッファは、先入れ先出し（ＦＩＦＯ）バッファをそれぞれ備えた請求項１記載のネットワークインターフェースアダプタ。
【請求項７】  クライアントコンピュータをネットワークに接続するネットワークインターフェースアダプタを備えたシステムであって、
上記ネットワークインターフェースアダプタは、
上記ネットワークの物理的リンクに接続された物理層回路と、
上記物理層回路と通信する、削減されたハードウェアのメディアアクセス制御部（ＭＡＣ）とを有し、
上記ＭＡＣは、
上記クライアントコンピュータからデータを受信し、上記データを上記物理的リンクに送信する前に当該データを一時的に記憶する送信バッファと、
上記物理的リンクからデータを受信し、上記データを上記クライアントコンピュータに送る前に当該データを一時的に記憶する受信バッファと、
上記送信バッファ及び上記受信バッファに接続されたレジスタインターフェースとを有し、上記レジスタインターフェースは、読み出し動作及び書き込み動作の少なくとも一方における割り込み状態を示す少なくとも１つのビットを含むステータスレジスタを有するシステム。
【請求項８】  上記物理層回路と上記ＭＡＣとはそれぞれ、別個のチップを構成する請求項７記載のシステム。
【請求項９】  上記ＭＡＣは、上記物理層回路の媒体非依存型インターフェース（ＭＩＩ）と通信する少なくとも１つの信号線をさらに備えた請求項７記載のシステム。
【請求項１０】  上記ＭＡＣは、上記物理層回路から上記レジスタインターフェースにネットワーク状態を伝達する少なくとも１つのネットワーク状態信号線をさらに備えた請求項７記載のシステム。
【請求項１１】  上記ＭＡＣは、上記物理的リンクから受信されたデータの有効性を伝達する少なくとも１つの有効性信号線をさらに備えた請求項７記載のシステム。
【請求項１２】  送信バッファと、受信バッファと、通信レジスタのアレーとを備えたシステムであって、
上記送信バッファは少なくとも１つの送信データ線に接続され、上記送信バッファは、ホストコンピュータからデータを受信することと、上記データを上記送信データ線を介してデータネットワークの物理的リンクに送信する前に当該データを一時的に記憶することとに適応され、
上記受信バッファは少なくとも１つの受信データ線に接続され、上記受信バッファは、上記受信データ線を介してデータネットワークの物理的リンクからデータを受信することと、上記データをコンピュータに送る前に当該データを一時的に記憶することとに適応され、
上記アレーは、上記受信レジスタに接続されたデータレジスタを含み、上記データレジスタからの読み出しを繰り返すことにより、上記受信バッファからデータが読み出され、
上記アレーは、上記データネットワークの物理的リンクにおけるデータの衝突を識別するデータを記憶するステータスレジスタを含み、上記ステータスレジスタは上記ホストコンピュータから読み出し可能であり、上記ステータスレジスタはさらに、読み出し動作及び書き込み動作の少なくとも一方における割り込み状態を示す少なくとも１つの割り込みビットを含むシステム。
【請求項１３】  上記アレーと、上記データネットワークへの接続部との間に接続されたラッチをさらに備え、
上記ラッチは、データフレームを受信する際のエラーを識別するエラー信号を記憶し、
上記ラッチは、上記データフレームを受信するのに十分な時間期間にわたって上記エラー信号を保持する請求項１２記載のシステム。
【請求項１４】  上記データレジスタへの書き込みを繰り返すことにより、上記送信バッファ内にデータが記憶される請求項１２記載のシステム。
【請求項１５】  上記送信バッファは、ＰＨＹ回路を介して上記データネットワークに接続された請求項１２記載のシステム。
【請求項１６】  上記アレーは、上記ＰＨＹ回路の動作を制御する少なくとも１つの信号を記憶する媒体非依存インターフェースレジスタをさらに備え、上記信号は、上記データネットワークへの読み出し及び書き込みアクセスの間に上記ＰＨＹ回路を制御するために上記媒体非依存インターフェースレジスタから送られる請求項１５記載のシステム。
【請求項１７】  上記通信レジスタのアレーは、ホストコンピュータのプロセッサによって実行されるネットワーク通信ソフトウェアによって読み出し可能であり、
上記データネットワークから読み出されたデータはフレームで受信され、
上記プロセッサは、受信されたデータフレーム内に記憶されたフレームチェックデータに従って、上記受信されたデータフレームを解析する請求項１２記載のシステム。
【請求項１８】  受信バッファを有する媒体アクセスコントローラ（ＭＡＣ）を備えたシステムであって、
上記受信バッファは、データネットワークからデータを受信し、上記データをホストコンピュータに送る前に当該データを一時的に記憶するように接続され、
上記媒体アクセスコントローラは複数の通信レジスタをさらに有し、上記通信レジスタは、上記受信バッファに接続されたデータレジスタを有し、上記データレジスタからの読み出しを繰り返すことにより、上記受信バッファからデータが読み出され、
上記通信レジスタは、少なくとも１つの割り込みビットを記憶するように適応されたステータスレジスタをさらに有し、上記割り込みビットは、上記データネットワークから受信されかつ上記ホストコンピュータを宛先とするデータの存在を示すように設定され、上記割り込みビットは上記ホストコンピュータにより読み出し可能であり、読み出されるべきデータの存在を示すシステム。
【請求項１９】  上記受信バッファは、ＰＨＹ回路を介して上記データネットワークに接続された請求項１８記載のシステム。
【請求項２０】  上記通信レジスタは、上記ＰＨＹ回路の動作を制御する少なくとも１つの信号を記憶する媒体非依存インターフェースレジスタをさらに含み、上記ホストコンピュータからの信号は、上記データネットワークからデータが読み出されるときに、上記ＰＨＹ回路を制御するために上記媒体非依存インターフェースレジスタから送られる請求項１９記載のシステム。
【請求項２１】  上記通信レジスタは、上記受信バッファに記憶されたバイト数を示す値を記憶するバイト計数レジスタを含み、上記バイト計数レジスタは、上記受信バッファからデータが読み出されたときにデクリメントされる請求項１８記載のシステム。
【請求項２２】  上記ホストコンピュータに常駐するソフトウェアは、上記バイト計数レジスタに記憶された値を検査することと、上記バイト計数レジスタが非ゼロ値を記憶しているとき、上記データレジスタからデータを読み出すこととを含む一連のステップを実行する請求項２１記載のシステム。
【請求項２３】  上記ＰＨＹ回路を介するデータ転送は上記割り込みビットを設定し、
上記割り込みビットは、少なくとも１バイトのデータ幅を有するデータバスを介して、上記ホストコンピュータに読み出される請求項１９記載のシステム。
【請求項２４】  上記ホストコンピュータ上で動作し、データをフレームフォーマットから抽出するソフトウェアをさらに備えた請求項１８記載のシステム。
【請求項２５】  上記ステータスレジスタは、上記ＰＨＹ回路によって設定可能な複数のビットであって、上記データネットワーク上のエラーを識別する複数のビットをさらに含む請求項１９記載のシステム。
【請求項２６】  上記複数のビットは、上記データネットワーク上において不適当な時点で搬送波信号を感知したことを示す搬送波感知ビットを含む請求項２５記載のシステム。
【請求項２７】  上記搬送波感知ビットは、上記ホストコンピュータのプロセッサ内で実行されるＭＡＣプログラムによって直接的に読み出される請求項２６記載のシステム。
【請求項２８】  複数の通信レジスタを含む媒体アクセスコントローラを備えたシステムであって、上記通信レジスタは、データレジスタと、ステータスレジスタと、媒体非依存インターフェースレジスタと、バイト計数レジスタとを有し、
上記データレジスタは受信バッファに接続され、上記データレジスタからの読み出しを繰り返すことにより、データネットワークから受信されたデータが読み出され、
上記ステータスレジスタは少なくとも１つの割り込みビットを含み、上記割り込みビットは、上記データネットワークから受信されかつホストコンピュータを宛先とするデータの存在を示すように設定され、上記割り込みビットは上記ホストコンピュータにより読み出し可能であり、
上記媒体非依存インターフェースレジスタは、上記媒体アクセスコントローラに接続されたＰＨＹ回路の動作を制御する少なくとも１つの信号を記憶し、上記ホストコンピュータからの信号は、上記データネットワークからデータが読み出されるときに、上記ＰＨＹ回路を制御するために上記媒体非依存インターフェースレジスタから送られ、
上記バイト計数レジスタは、上記ホストコンピュータに転送するために上記媒体アクセスコントローラに記憶されたバイト数を示す値を記憶し、上記バイト計数レジスタは、上記媒体アクセスコントローラからデータが読み出されたときにデクリメントされるシステム。
【請求項２９】  上記ステータスレジスタは、上記ＰＨＹ回路によって設定可能な複数のビットであって、上記データネットワーク上のエラーを識別する複数のビットをさらに含む請求項２８記載のシステム。
【請求項３０】  上記複数のビットは、上記データネットワーク上において不適当な時点で搬送波信号を感知したことを示す搬送波感知ビットを含む請求項２９記載のシステム。
【請求項３１】  上記搬送波感知ビットは、上記ホストコンピュータのプロセッサ内で実行されるＭＡＣプログラムによって直接的に読み出される請求項３０記載のシステム。
【請求項３２】  ネットワークと、
上記ネットワークに接続されたクライアントコンピュータと、
上記クライアントコンピュータを上記ネットワークに接続するネットワークインターフェースアダプタとを備えた装置であって、
上記ネットワークインターフェースアダプタは、削減されたハードウェアのメディアアクセスコントローラ（ＭＡＣ）と、レジスタインターフェースとを有し、
上記ＭＡＣは物理的インターフェースを介して上記ネットワークに接続され、上記ＭＡＣは、上記物理的インターフェースと上記クライアントコンピュータとの間の通信をバッファリングするメモリを有し、
上記レジスタインターフェースは、上記ネットワークインターフェースアダプタと上記クライアントコンピュータとの間の通信を処理し、上記レジスタインターフェースはデータレジスタとステータスレジスタとを備え、上記ステータスレジスタは、読み出し動作及び書き込み動作の少なくとも一方における割り込み状態を示す少なくとも１つの割り込みビットを有する装置。
【請求項３３】  上記通信は、上記クライアントコンピュータ上に実装された上記ＭＡＣのハードウェアと上記ＭＡＣのソフトウェアとの間における、命令、ステータス情報、又はエラー情報の通信を含む請求項３２記載の装置。
【請求項３４】  上記バッファリングするメモリは、送信バッファリングのメモリと受信バッファリングのメモリとを備えた請求項３２記載の装置。
【請求項３５】  コンピュータネットワークと、
上記コンピュータネットワークに接続されたクライアントコンピュータと、
上記クライアントコンピュータを上記コンピュータネットワークに接続するネットワークインターフェースアダプタとを備えたシステムであって、
上記ネットワークインターフェースアダプタは、削減されたハードウェアのメディアアクセスコントローラ（ＭＡＣ）と、レジスタインターフェースとを有し、
上記ＭＡＣは物理的インターフェースを介して上記コンピュータネットワークに接続され、上記ＭＡＣは、上記物理的インターフェースと上記クライアントコンピュータとの間の通信をバッファリングするメモリを有し、
上記レジスタインターフェースは、上記ネットワークインターフェースアダプタと上記クライアントコンピュータとの間の通信を処理し、上記レジスタインターフェースはデータレジスタとステータスレジスタとを備え、上記ステータスレジスタは、読み出し動作及び書き込み動作の少なくとも一方における割り込み状態を示す少なくとも１つの割り込みビットを有するシステム。
【請求項３６】  上記通信は、上記クライアントコンピュータ上に実装された上記ＭＡＣのハードウェアと上記ＭＡＣのソフトウェアとの間における、命令、ステータス情報、又はエラー情報の通信を含む請求項３５記載のシステム。
【請求項３７】  上記バッファリングするメモリは、送信バッファリングのメモリと受信バッファリングのメモリとを備えた請求項３５記載のシステム。
【請求項３８】  送信バッファにより、ホストコンピュータからのデータを受信し、上記データを送信データ線を介してデータネットワークの物理的リンクに送信する前に当該データを一時的に記憶することと、
受信バッファにより、上記データを受信し、上記データをコンピュータに送る前に当該データを一時的に記憶することと、
上記受信バッファに接続されたデータレジスタからの読み出しを繰り返すことにより、上記受信バッファからデータを読み出させることと、
ステータスレジスタを用いて、上記データネットワークの物理的リンクにおけるデータの衝突を識別するデータを記憶することとを含む方法であって、上記ステータスレジスタは、読み出し動作及び書き込み動作の少なくとも一方における割り込み状態を示す少なくとも１つの割り込みビットを有する方法。
【請求項３９】  上記送信バッファは、物理的回路を介して上記データネットワークに接続される請求項３８記載の方法。
【請求項４０】  上記データレジスタ及び上記ステータスレジスタは、通信レジスタのアレーに含まれる請求項３８記載の方法。