【手続補正書】
【提出日】平成19年8月9日(2007.8.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リッジを有するリッジ導波路型半導体レーザ素子の製造方法において、
第１導電型の半導体基板上に、第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層、及び第２導電型のキャップ層を順次成膜する第１の成膜工程と、
前記第１の成膜工程後に、前記キャップ層及び前記第２クラッド層を部分的にエッチングして、前記エッチングストップ層を露出させると共に前記リッジを形成するリッジ形成工程と、
リッジ形成工程後に、前記リッジ及び前記露出したエッチングストップ層上に、第１導電型の電流狭窄層と、該電流狭窄層よりも所定のエッチング液に対してエッチング速度が速い第１導電型の電流狭窄キャップ層と、を順次成膜する第２の成膜工程と、
前記第２の成膜工程後に、前記リッジ上の前記電流狭窄キャップ層を前記エッチング液を用いてエッチングして、前記電流狭窄層を露出させる第１のエッチング工程と、
前記第１のエッチング工程で露出した前記電流狭窄層をエッチングして、前記リッジを露出させる第２のエッチング工程と、
前記第２のエッチング工程で露出した前記リッジ上に、第２導電型のコンタクト層を成膜する第３の成膜工程と、
を有するリッジ導波路型半導体レーザ素子の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】リッジ導波路型半導体レーザ素子の製造方法
【技術分野】
【０００１】
本発明は、リッジ導波路型半導体レ−ザ素子の製造方法に関するものである。
【背景技術】
【０００２】
リッジ導波路型半導体レ−ザ素子は、その製造工程において活性層を大気中に露出させることがないため、特に酸化に対してレ−ザ特性が劣化しやすいＧａＡｓ系レ−ザ素子に対しては信頼性の点で優れた構造である（例えば、特許文献１参照。）。
【０００３】
図４は、従来例のリッジ導波路型半導体レ−ザ素子を示す断面構成図である。
従来例のリッジ導波路型半導体レ−ザ素子１は、以下に示す構造をしている。
ｎ−ＧａＡｓからなる基板２上には、ｎ−Ａｌ０．５Ｇａ０．５Ａｓからなるｎ型クラッド層３、活性層４、ｐ−Ａｌ０．５Ｇａ０．５Ａｓからなるｐ型第１クラッド層５、ｐ−Ａｌ０．７Ｇａ０．３Ａｓからなるエッチングストップ層６が順次積層されている。
エッチングストップ層６上には、ｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０１、１０２により挟まれたｐ−Ａｌ０．５Ｇａ０．５Ａｓからなるｐ型第２クラッド層７とｐ−ＧａＡｓからなるキャップ層８とが積層されたリッジストライプ構造９が形成されている。
【０００４】
更に、このリッジストライプ構造９及び電流狭窄層１０１、１０２の上部には、ｐ−ＧａＡｓからなるコンタクト層１１が形成されており、このコンタクト層１１上にｐ型オ−ミック電極１２が形成されている。
なお、これら積層方向と反対側の基板２の面上には、ｎ型オ−ミック電極１３が形成されている。
これらｐ型オ−ミック電極１２及びｎ型オ−ミック電極１３側からそれぞれ正孔、電子を注入して電流を流し、それが発振しきい値以上になるとレ−ザ発振が生じ、活性層４からレ−ザ光が放出される。
【０００５】
次に、従来例のリッジ導波路型半導体レ−ザ素子１の製造方法について説明する。
図５は、従来例のリッジ導波路型半導体レ−ザ素子の製造工程図である。
（第１工程）
まず、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｎ）法により、ｎ−ＧａＡｓからなる基板２上に、厚さ１．５μｍのｎ−Ａｌ０．５Ｇａ０．５Ａｓからなるｎ型クラッド層３、厚さ０．０７μｍのＡｌ０．１３Ｇａ０．８７Ａｓからなる活性層４、厚さ０．３μｍのｐ−Ａｌ０．５Ｇａ０．５Ａｓからなるｐ型第１クラッド層５、厚さ０．０３μｍのｐ−Ａｌ０．７Ｇａ０．３Ａｓからなるエッチングストップ層６、厚さ０．７μｍのｐ−Ａｌ０．５Ｇａ０．５Ａｓからなるｐ型第２クラッド層７、厚さ０．３μｍのｐ−ＧａＡｓからなるキャップ層８を順次積層する（図５の（Ａ））。
【０００６】
（第２工程）
次に、このｐ−ＧａＡｓからなるキャップ層８上に、例えばスパッタ法によりＳｉＯ２絶縁膜を形成後、この絶縁膜上に図示しないフォトレジストを塗布し、フォトリソグラフィ法及びドライエッチング法により、ＳｉＯ２からなるストライプマスク１４を形成する（図５の（Ｂ））。
【０００７】
（第３工程）
次に、ｐ−Ａｌ０．５Ｇａ０．５Ａｓからなるｐ型第２クラッド層７及びｐ−ＧａＡｓからなるキャップ層８を、酒石酸により、ｐ−Ａｌ０．７Ｇａ０．３Ａｓからなるエッチングストップ層６までエッチングして、ＳｉＯ２からなるストライプマスク１４以外の領域を除去し、リッジストライプ構造９を形成する（図５の（Ｃ））。
ここで、ｐ−Ａｌ０．７Ｇａ０．３Ａｓからなるエッチングストップ層６に対する酒石酸のエッチングレ−トは、ｐ−Ａｌ０．５Ｇａ０．５Ａｓからなるｐ型第２クラッド層７よりも２桁程度小さいので、制御性良く選択的にエッチングストップ層６でエッチングを停止することができる。
【０００８】
（第４工程）
次に、例えばＭＯＣＶＤ法により第２回目の成長を行い、露出しているエッチングストップ層６上及びリッジストライプ構造９の両側面にｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０１、１０２を積層する（図５の（Ｄ））。
このとき、ｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０１、１０２を厚く形成すると、選択成長されずにストライプマスク１４上にｎ−Ａｌ０．６Ｇａ０．４Ａｓのポリ結晶が付着するため、ストライプマスク１４上に成長が行われない程度の厚さ（０．３μｍ）までの電流狭窄層１０１、１０２を成長させる。
【０００９】
（第５工程）
次に、エッチングによりＳｉＯ２からなるストライプマスク１４を除去して、キャップ層８を露出させる。次いで、例えばＭＯＣＶＤ法により、第３回目の成長を行い、電流狭窄層１０１、１０２及びキャップ層８上にｐ−ＧａＡｓからなるコンタクト層１１を形成する（図５の（Ｅ））。次いで、コンタクト層１１上にｐ型オ−ミック電極１２を形成すると共に、基板２の上記した積層方向と反対側の面上に、ｎ型オ−ミック電極１３を形成して、図４に示したリッジ導波路型半導体レ−ザ素子１を得る。
【特許文献１】特開平１１−４６０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上記電流狭窄層１０１、１０２は、その膜厚が厚ければ厚い程、活性層４からコンタクト層１１までの距離が長くなるため、光吸収損失を低減でき、また閾値電流や動作電流を低減できて好ましい。
しかしながら、図５の（Ｄ）を参照して先に説明したように、この電流狭窄層１０１、１０２の厚さを０．３μｍ以上の厚さまで成長させようとすると、ストライプマスク１４上にｎ−Ａｌ０．６Ｇａ０．４Ａｓのポリ結晶が付着形成されてしまう。このＳｉＯ２からなるストライプマスク１４上のポリ結晶（導電性が低い）は、除去するのが困難であり、従って、また、絶縁性のストライプマスク１４を除去出来ない。このため、コンタクト層１１を形成しても、ポリ結晶及びストライプマスク１４に遮断されて、コンタクト層１１はリッジストライプ構造９と有効なコンタクトをとることができない。そのため、この電流狭窄層１０１、１０２の厚さを、０．３μmよりも厚い値に設定することが出来ないといった問題があった。
【００１１】
そこで本発明は、上記問題を解決して、電流狭窄層の厚さを十分に厚く出来るようにし、それによって光吸収損失を低減できて、閾値電流や動作電流も低減でき、製品の再現性および歩留まりが良好であり、工程管理が容易で生産に適した、リッジ導波路型半導体レーザ素子の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本願発明は次の手段を有する。
リッジを有するリッジ導波路型半導体レーザ素子の製造方法において、第１導電型の半導体基板上に、第１導電型のクラッド層、活性層、第２導電型の第１クラッド層、第２導電型のエッチングストップ層、第２導電型の第２クラッド層、及び第２導電型のキャップ層を順次成膜する第１の成膜工程と、前記第１の成膜工程後に、前記キャップ層及び前記第２クラッド層を部分的にエッチングして、前記エッチングストップ層を露出させると共に前記リッジを形成するリッジ形成工程と、リッジ形成工程後に、前記リッジ及び前記露出したエッチングストップ層上に、第１導電型の電流狭窄層と、該電流狭窄層よりも所定のエッチング液に対してエッチング速度が速い第１導電型の電流狭窄キャップ層と、を順次成膜する第２の成膜工程と、前記第２の成膜工程後に、前記リッジ上の前記電流狭窄キャップ層を前記エッチング液を用いてエッチングして、前記電流狭窄層を露出させる第１のエッチング工程と、前記第１のエッチング工程で露出した前記電流狭窄層をエッチングして、前記リッジを露出させる第２のエッチング工程と、前記第２のエッチング工程で露出した前記リッジ上に、第２導電型のコンタクト層を成膜する第３の成膜工程と、を有するリッジ導波路型半導体レーザ素子の製造方法である。
【発明の効果】
【００１３】
本発明のリッジ導波路型半導体レーザ素子の製造方法によれば、電流狭窄層の厚みを十分に厚くできるようにし、それによって光吸収損失を低減できて、閾値電流や動作電流も低減でき、製品の再現性および歩留まりが良好であり、工程管理が容易で生産に適した、リッジ導波路型半導体レーザ素子の製造方法を提供できるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
なお、説明の簡便のため、前述した従来例の構成と同一の構成については、同一符号を付し、その説明を省略する。
【実施例】
【００１５】
図１は、本発明のリッジ導波路型半導体レ−ザ素子の製造方法の実施例の製造工程図である。
（第１工程）乃至（第３工程）
本実施例の製造工程においては、まず、第１工程から第３工程までは、前述した従来例の第１工程（図５の（Ａ））から第３工程（図５の（Ｃ））までと同様であるので、その説明を省略する。
【００１６】
（第４工程）
前記従来例と同様に第３工程を終えた後、次に、ストライプマスク１４を除去し、例えばＭＯＣＶＤ法により第２回目の成長を行い、露出したｐ−Ａｌ０．７Ｇａ０．３Ａｓからなるエッチングストップ層６上及びリッジストライプ構造９の両側面に厚さ０．７μｍのｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０１、１０２、１０３および厚さ０．５μｍのｎ−ＧａＡｓからなる電流狭窄キャップ層１０４、１０５、１０６を形成する（図１のＤ）。
【００１７】
（第５工程）
次に、フォトレジスト１９をスピンコート等の方法で全面に塗布する。このとき、フォトレジスト１９は電流狭窄キャップ層１０４，１０５，１０６を覆ってしまうようにする（図１のＥ）。
【００１８】
（第６工程）
次に、フォトレジスト１９をアッシング等の方法でエッチバックし、電流狭窄キャップ層１０６の頭部が露出するようにした、セルフアライメントで形成されたフォトレジスト１９ａを得る（図１のＦ）。
【００１９】
（第７工程）
次に、フォトレジスト１９ａをマスクにして、ＧａＡｓを選択的にウェットエッチングするエッチング液によってｎ−ＧａＡｓからなる電流狭窄キャップ層１０６をエッチングし、ｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０３を露出させる。このときサイドエッチングによってフォトレジスト１９ａにマスクされている電流狭窄キャップ層１０６の一部もエッチングされるが、電流狭窄層１０１、１０２、１０３が存在するため、リッジストライプ構造の側面２０が露出されず、従って、ｐ−第２クラッド層７が露出されることはない（図１のＧ）。
【００２０】
このときに、ｎ−ＧａＡｓからなる電流狭窄キャップ層１０６が存在しなかった場合には、図２に示す比較例１及び図３に示す比較例２のようになる。
まず、比較例１について説明する。
比較例１においては、実施例の第１工程から第３工程までと同様に第１工程から第３工程まで行う。その後、露出しているエッチングストップ層６及びリッジストライプ構造９の両側面及び上面に所定の電流狭窄層１０１、１０２、１０３を形成する（図２のＤ）。次に、電流狭窄層１０１、１０２、１０３上に、電流狭窄キャップ層を形成することなく、フォトレジストを塗布し（図２のＥ）、リッジストライプ構造９上の電流狭窄層１０３の一部が露出するように、エッチバックする。こうして、マスクとなるフォトレジスト１９ｂが得られる（第４工程：図２のＦ）。
【００２１】
次に、ｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０３をフォトレジスト１９ｂをマスクとしてエッチングするが、このときのｎ−Ａｌ０．６Ｇａ０．４Ａｓを選択的にエッチングするエッチング液で行うと、サイドエッチングによってリッジストライプ構造の側面２０Ａが露出してしまう。（図２のＧ）。
【００２２】
次に、比較例２について説明する。
比較例２においては、第１工程から第３工程まで、実施例と同様に行う。第４工程は比較例１と同様に行う（図３のＤ〜Ｆ）。
次に、露出したｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０３をフォトレジスト１９ｂをマスクとしてエッチングするが、このときのエッチングを非選択的なウェットエッチング又はドライエッチングで行うと、電流狭窄層１０３Ａの上部の形状をそのまま反映してエッチングが進み、キャップ層８とｐ型第２クラッド層７となり、やはりリッジストライプ構造の側面２０Ｂが露出してしまう（図３のＧ）。
【００２３】
リッジストライプ構造の側面２０Ａ、２０Ｂが露出すると、本来のキャップ層８を通る正しい電流経路以外に、キャップ層８上に形成するコンタクト層１１（図２のＨ及び図３のＨ）から直接ｐ型第２クラッド層７に電流が流れるため、閾値等の諸特性がばらつく原因となり良好な特性のリッジ導波路型半導体レーザ素子を歩留まりよく得ることが出来なくなる。
従って、図１に示すように、電流狭窄層１０１、１０２、１０３上に、ｎ−ＧａＡｓからなる電流狭窄キャップ層１０４、１０５、１０６を形成することが必要となる。
【００２４】
以下、図１に戻って説明する。
（第８工程）
次に、フォトレジスト１９ａをマスクにして、ｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０３をエッチングし、ｐ−ＧａＡｓからなるキャップ層８を露出させる（図１のＨ）。このときのエッチングはエッチング形状の制御が容易なドライエッチングが好ましいが、非選択的なウェットエッチングでも、ＡｌＧａＡｓを選択的にエッチングするウェットエッチングでもかまわない。
【００２５】
（第９工程）
次に、フォトレジスト１９ａを除去し、例えばＭＯＣＶＤ法により、第３回目の成長を行い、電流狭窄キャップ層１０４、１０５及び前工程でエッチングされずに残って露出した電流狭窄層１０３及びキャップ層８上に、ｐ−ＧａＡｓからなるコンタクト層１１を形成する（図１のＩ）。このときコンタクト層１１は直接ｐ型第２クラッド層７に触れることがない。次いで、コンタクト層１１上にｐ型オ−ミック電極を形成すると共に、ｎ−ＧａＡｓからなる基板２の前記した積層方向と反対側の面上にｎ型オ−ミック電極を形成して、リッジ導波路型半導体レ−ザ素子を得る。
【００２６】
このように、本実施例のリッジ導波路型半導体レ−ザ素子の製造方法によって得られるリッジ導波路型半導体レ−ザ素子においては、厚さの厚い（例えば、０．７μｍ）電流狭窄層１０１、１０２をリッジストライプ構造９の両側を挟んで形成してある。このとき、キャップ層８上にｎ−Ａｌ０．６Ｇａ０．４Ａｓからなる電流狭窄層１０３が形成されるが、これはポリ結晶ではなく、エピタキシャル成長した単結晶である。これは容易にエッチング除去出来る。従って、キャップ層８上の所定部分の電流狭窄層１０３が除去されているので、キャップ層８上に形成されるコンタクト層１１は、キャップ層８と十分なコンタクトが得られている。この結果、上述したリッジ導波路型半導体レ−ザ素子においては、電流狭窄層１０１、１０２を厚く形成できるので、活性層４からコンタクト層１１までの距離が長くなるため、光吸収損失を低減でき、また閾値電流や動作電流を低減できる。
【図面の簡単な説明】
【００２７】
【図１】本発明のリッジ導波路型半導体レ−ザ素子の製造方法の実施例の製造工程図である。
【図２】リッジ導波路型半導体レーザ素子の製造方法の比較例１の製造工程図（一部）である。
【図３】リッジ導波路型半導体レ−ザ素子の製造方法の比較例２の製造工程図（一部）である。
【図４】従来例のリッジ導波路型半導体レーザ素子を示す断面構成図である。
【図５】従来例のリッジ導波路型半導体レーザ素子の製造工程図である。
【符号の説明】
【００２８】
１…リッジ導波路型半導体レ−ザ素子、２…基板、３…ｎ型クラッド層、４…活性層、５…ｐ型第１クラッド層、６…エッチングストップ層、７…ｐ型第２クラッド層、８…キャップ層、９…リッジストライプ構造、１１…コンタクト層、１２…電極、１３…電極、１４…ストライプマスク、１９，１９ａ，１９ｂ…フォトレジスト、２０，２０Ａ，２０Ｂ…リッジストライプ構造の側面、１０１，１０２，１０３…電流狭窄層、１０４，１０５，１０６…電流狭窄キャップ層
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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