(57)【要約】  周波数制御回路１１のうち、並列回路２７部分のみを外付けとし、これにより、充電時間ｔ１は、半導体装置７０のパッケージ内に設けられ当該半導体装置７０の製造上のばらつきによる影響を受ける回路素子の素子特性に依存し、放電時間ｔ２は、半導体装置７０の外付けとして設けられ当該半導体装置７０の製造後に適切な素子特性のものを適用することが可能な並列回路２７に依存する。そして、外付けの並列回路２７の素子特性に依存する放電時間ｔ２が、半導体装置７０の内部回路の素子特性に依存する充電時間ｔ１よりも長くなるように各回路の回路定数が設定されている。
2007052473.tif 000002
【特許請求の範囲】
【請求項１】
電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、
前記電源から前記負荷への通電路に配される半導体スイッチ素子と、
発振信号を出力する発振回路、及び、前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転する出力信号を出力する比較回路を有し、前記比較回路からのパルス列状の出力信号を、パルス幅変調制御のためのＰＷＭ信号として前記半導体スイッチ素子に与えてオンオフ動作させるＰＷＭ信号生成回路と、を備え、
前記発振回路は、互いに並列接続された第１抵抗素子及びコンデンサを有してなる並列回路と、
前記コンデンサを充電するための充電電流の経路中に設けられた第１スイッチ素子と、
前記コンデンサの充電電圧が、電源電圧に応じて変化する第１電圧に達したときに前記第１スイッチ素子をオンからオフにさせ、前記充電電圧が、前記電源電圧に応じて変化する前記第２電圧まで低下したときに前記第１スイッチ素子をオフからオンにさせる充放電制御回路と、
前記充電電流を前記電源電圧に応じて変更させる電流変更回路と、を備える電力供給制御装置。
【請求項２】
前記基準信号を出力する基準信号設定回路を備え、当該基準信号レベルは前記電源電圧に応じて変化する構成である請求の範囲第１項に記載の電力供給制御装置。
【請求項３】
前記基準信号設定回路は、第２スイッチ素子を有し、当該第２スイッチ素子のオンオフ動作に応じて、前記基準信号レベルを、前記発振信号の振幅範囲内の第１レベルと、前記発振信号の振幅範囲外の第２レベルとの間で切り替える切替回路を有してなる請求の範囲第２項に記載の電力供給制御装置。
【請求項４】
前記電流変更回路は、前記電源に連なる第２抵抗素子と、当該第２抵抗素子に流れる電流を受けるカレントミラー回路とを備え、
前記コンデンサは、前記カレントミラー回路によるミラー電流によって充電される請求の範囲第１項から第３項のいずれかに記載の電力供給制御装置。
【請求項５】
前記ＰＷＭ信号生成回路のうち前記並列回路を除く回路部分が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、前記並列回路が、前記半導体装置の外部に配置されて当該半導体装置の第１外部端子を介して前記並列回路を除く回路部分に接続され、
前記第１スイッチ素子のオンによる前記コンデンサの充電時間よりも、前記第１スイッチ素子のオフによる前記コンデンサの放電時間の方が長くなるように構成されている請求の範囲第１項から第４項のいずれかに記載の電力供給制御装置。
【請求項６】
電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、
前記電源から前記負荷への通電路に配される半導体スイッチ素子と、
発振信号を出力する発振回路、及び、前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転する出力信号を出力する比較回路を有し、前記比較回路からのパルス列状の出力信号を、パルス幅変調制御のためのＰＷＭ信号として前記半導体スイッチ素子に与えてオンオフ動作させるＰＷＭ信号生成回路と、を備え、
前記発振回路は、互いに並列接続された第１抵抗素子及びコンデンサを有してなる並列回路と、前記コンデンサを充電するための充電電流の経路中に設けられた第１スイッチ素子と、前記コンデンサの充電電圧が第１電圧に達したときに前記第１スイッチ素子をオンからオフにさせ、前記充電電圧が前記第２電圧まで低下したときに前記第１スイッチ素子をオフからオンにさせる充放電制御回路とを備えて前記充電電圧に応じた発振信号を出力する構成とされ、
前記ＰＷＭ信号製回路のうち前記並列回路を除く回路部分が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、前記並列回路が、前記半導体装置の外部に配置されて当該半導体装置の第１外部端子を介して前記並列回路を除く回路部分に接続され、
前記第１スイッチ素子のオンによる前記コンデンサの充電時間よりも、前記第１スイッチ素子のオフによる前記コンデンサの放電時間の方が長くなるように構成されている電力供給制御装置。
【請求項７】
前記基準信号を出力する基準信号設定回路を備え、当該基準信号設定回路が、前記半導体装置の外部に配置されて当該半導体装置の第２外部端子を介して前記並列回路を除く回路部分に接続される構成である請求の範囲第５項又は第６項に記載の電力供給制御装置。
【請求項８】
前記基準信号設定回路は、第２スイッチ素子を有し、当該第２スイッチ素子のオンオフ動作に応じて、前記基準信号レベルを、前記発振信号の振幅範囲内の第１レベルと、前記発振信号の振幅範囲外の第２レベルとの間で切り替える切替回路を有してなる請求の範囲第７項に記載の電力供給制御装置。
【請求項９】
前記半導体装置は、更に、前記半導体スイッチと、前記半導体スイッチに流れる電流の異常検出により当該半導体スイッチに遮断動作をさせる保護回路とを、ワンチップ化、或いは、複数のチップで構成してワンパッケージ内に収容している請求の範囲第５項から第８項のいずれかに記載の電力供給制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ制御によって半導体スイッチ素子をオンオフ動作させる電力供給制御装置に関する。
【背景技術】
【０００２】
例えば車両のヘッドランプについては各国で安全基準があり、この安全基準によれば、日中であってもヘッドランプを夜間点灯に対して所定の割合（例えば２５％）の輝度で点灯させて走行する必要がある。そこで、従来から、ヘッドライトの日中点灯（デイライト）についてはＰＷＭ制御によって夜間点灯に対して所定の割合の輝度で点灯させるものがある。このＰＷＭ制御の構成としては、例えば下記特許文献１に開示されたものがある。即ち、このものは、放電と充電とが繰り返されるコンデンサの端子間電圧に基づく三角波信号を、ヒステリシスコンパレータに与える。そして、このヒステリシスコンパレータにて、それに設定された２つの閾値電圧と上記三角波信号レベルとの大小比較し、その大小関係のレベル反転に応じた出力信号を、ＰＷＭ信号として出力するものである。
【特許文献１】特開２００３−１８８６９３公報
【０００３】
ところが、次のようなことが原因で、所望のデューティ比のＰＷＭ信号を精度よく生成できないといった問題があった。
具体的には、まず、半導体装置の製造上のばらつきが原因で、所望のデューティ比のＰＷＭ信号を精度よく生成できない場合がある。近年では、上記三角波信号を出力する発振回路や比較回路（ヒステリシスコンパレータ）を半導体チップ内に設けてワンチップ化した、或いは複数のチップで構成されたものをワンパッケージ化した高機能な半導体装置が望まれている。【０００４】
しかしながら、このような半導体装置内に発振回路を設けるようにした場合、その発振回路を構成する素子特性のばらつきが問題となる。即ち、発振回路の発振周波数を定めるコンデンサや抵抗を半導体素子の内部に設けると、その製造上のばらつきに起因して発振周波数がばらついてしまう。特に、上述した車両の日中点灯の場合、発振周波数が所定の値（例えば４０Hz）以下になると、人が目で見てヘッドランプがちらついて見えるため、この所定の値よりも高い発振周波数に精度良く設定する必要がある。【０００５】
また、上記閾値電圧を設定するための閾値設定回路（例えば分圧回路）も半導体素子内に設けることも考えられるが、このような場合も製造上のばらつきに起因して閾値がばらつき、この結果、デューティ比を精度良く設定できず、高精度のＰＷＭ制御を実現できないという問題が生じ得る。
また、上記半導体装置に電力を供給する電源の電圧変動が原因で、所望のデューティ比のＰＷＭ信号を精度よく生成できない場合がある。即ち、電源電圧は、例えば車両のエンジン起動時などに変動することがあり、これに伴って上記ヒステリシスコンパレータの２つの閾値も変動することで、ＰＷＭ信号のデューティ比が変動してしまうことがある。
【発明の開示】
【０００６】
（発明が解決しようとする課題）
本発明は上記のような事情に基づいて完成されたものであって、所望のＰＷＭ信号を精度よく生成することが可能な電力供給制御装置を提供することを目的とする。
【０００７】
（課題を解決するための手段）
第１の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、発振信号を出力する発振回路、及び、前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転する出力信号を出力する比較回路を有し、前記比較回路からのパルス列状の出力信号を、パルス幅変調制御のためのＰＷＭ信号として前記半導体スイッチ素子に与えてオンオフ動作させるＰＷＭ信号生成回路と、を備え、前記発振回路は、互いに並列接続された第１抵抗素子及びコンデンサを有してなる並列回路と、前記コンデンサを充電するための充電電流の経路中に設けられた第１スイッチ素子と、前記コンデンサの充電電圧が、電源電圧に応じて変化する第１電圧に達したときに前記第１スイッチ素子をオンからオフにさせ、前記充電電圧が、前記電源電圧に応じて変化する前記第２電圧まで低下したときに前記第１スイッチ素子をオフからオンにさせる充放電制御回路と、前記充電電流を前記電源電圧に応じて変更させる電流変更回路と、を備える。
本構成によれば、電源電圧の変動にかかわらず一定のデューティ比のＰＷＭ信号を生成することができる。
【０００８】
本発明については、基準信号設定回路から出力される基準信号レベルが電源電圧に応じて変化する構成であることが望ましい。これにより、基準信号についても電源電圧変動による影響を抑制できる。
また、基準信号設定回路は、第２スイッチ素子を有し、当該第２スイッチ素子のオンオフ動作に応じて、基準信号レベルを、発振信号の振幅範囲内の第１レベルと、発振信号の振幅範囲外の第２レベルとの間で切り替える切替回路を有してなる構成であることが望ましい。これにより、第２スイッチ素子をオンオフ動作させるだけで、ＰＷＭ制御の駆動とその停止を容易に切り替えることができる。
また、電流変更回路は、電源に連なる第２抵抗素子と、当該第２抵抗素子に流れる電流を受けるカレントミラー回路とを備え、コンデンサが、カレントミラー回路によるミラー電流によって充電される構成が望ましい。
さらに、ＰＷＭ信号製回路のうち並列回路を除く回路部分が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、並列回路が、半導体装置の外部に配置されて当該半導体装置の第１外部端子を介して前記並列回路を除く回路部分に接続され、第１スイッチ素子のオンによるコンデンサの充電時間よりも、第１スイッチ素子のオフによるコンデンサの放電時間の方が長くなるように構成されていることが望ましい。
【０００９】
第２の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、発振信号を出力する発振回路、及び、前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転する出力信号を出力する比較回路を有し、前記比較回路からのパルス列状の出力信号を、パルス幅変調制御のためのＰＷＭ信号として前記半導体スイッチ素子に与えてオンオフ動作させるＰＷＭ信号生成回路と、を備え、前記発振回路は、互いに並列接続された第１抵抗素子及びコンデンサを有してなる並列回路と、前記コンデンサを充電するための充電電流の経路中に設けられた第１スイッチ素子と、前記コンデンサの充電電圧が第１電圧に達したときに前記第１スイッチ素子をオンからオフにさせ、前記充電電圧が前記第２電圧まで低下したときに前記第１スイッチ素子をオフからオンにさせる充放電制御回路とを備えて前記充電電圧に応じた発振信号を出力する構成とされ、前記ＰＷＭ信号製回路のうち前記並列回路を除く回路部分が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、前記並列回路が、前記半導体装置の外部に配置されて当該半導体装置の第１外部端子を介して前記並列回路を除く回路部分に接続され、前記第１スイッチ素子のオンによる前記コンデンサの充電時間よりも、前記第１スイッチ素子のオフによる前記コンデンサの放電時間の方が長くなるように構成されている。
半導体装置の製造過程では、その半導体装置を構成する抵抗素子等の抵抗値のばらつき（いわゆる倍半分とも称されるような大きなばらつき）が生じる。そこで、本構成によれば、ＰＷＭ信号製回路のうち、周波数決定素子としての並列回路を除く回路部分を半導体装置の内部に設ける一方で、並列回路を半導体装置の外部に設けた。そして、半導体装置内の回路部分の素子特性による影響が大きい充電時間よりも、半導体装置外の並列回路の回路定数によって定まる放電時間の方が長くなるように設定した。要するに、半導体装置の製造上のばらつきが生じ得る半導体装置内部の回路部分によって定まる充電時間をなるべく短くしてその影響を抑制する一方で、上記半導体装置の製造後に適切な回路定数のものに調整可能な並列回路によって定まる放電時間を長くしているのである。従って、半導体装置の製造後に、外付けの並列回路を、所望の周波数に応じた適切な特性のものとすることで、製造ばらつきによる影響を抑制して精度の高い周波数設定を行うことができる。また、並列回路の特性（回路定数）を調整することによりＰＷＭ信号の発振周波数を自由に設定することができる。
【００１０】
また、本発明に関して、基準信号を出力する基準信号設定回路を、半導体装置の外部に配置し当該半導体装置の第２外部端子を介して並列回路を除く回路部分に接続する構成が望ましい。これにより、基準信号設定回路の構成要素（例えば抵抗素子）を、所望のデューティ比に応じた適切な特性のものとすることで、製造ばらつきに影響されることなく精度の高いデューティ比設定を行うことができ、また、上記構成要素の特性を調整することによりＰＷＭ信号のデューティ比を自由に設定することができる。
更に、半導体装置が、半導体スイッチに流れる電流の異常検出により当該半導体スイッチに遮断動作をさせる保護回路を含んで、ワンチップ化、或いは、複数のチップで構成してワンパッケージ内に収容した構成が望ましい。従来のものでは、マイクロコンピュータによってＰＷＭ信号をソフト的に生成し、これを昇圧回路を介して半導体スイッチ素子に与えてオンオフ制御するものがある。しかし、電力供給制御装置は、常にマイクロコンピュータを備えたユニットに実装されるとは限らない。そこで、本構成によれば、半導体装置内に、ＰＷＭ信号生成回路（並列回路や基準信号設定回路を除く場合あり）を内蔵した構成であるため、マイクロコンピュータを要することなく、電力供給のＰＷＭ制御が可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る電力供給制御回路の構成図
【図２】ＰＷＭ信号生成回路の構成図
【図３】発振信号、基準信号、各点における電圧レベルを示したタイムチャート
【図４】充電時における並列回路部分の等価回路図
【図５】放電時における並列回路部分の等価回路図
【符号の説明】
【００１２】
１…電力供給制御装置
２…パワーＭＯＳＦＥＴ（半導体スイッチ素子）
４…保護用論理回路（保護回路）
１０…ＰＷＭ信号生成回路
１１…周波数制御回路（発振回路）
１２…切換回路（基準信号設定回路）
２０…コンパレータ（充放電制御回路）
２１…コンデンサ
２２…ＮＯＴ回路（充放電制御回路）
２８…カレントミラー回路
２７…並列回路
３０，３１…トランジスタ（第２スイッチ素子）
５０…コンパレータ（比較回路）
７０…半導体装置
８０…電源
８１…負荷
８２…通電路
８３…ライン（充電電流の経路）
ＦＥＴ２３が本発明の「第１スイッチ素子」
Ｐ１…外部端子（第１外部端子）
Ｐ２，Ｐ３…外部端子（第２外部端子）
Ｒ１…第１抵抗（第１抵抗素子）
Ｒ２〜Ｒ４…抵抗（充放電制御回路）
Ｒ６…第２抵抗（第２抵抗素子）
Ｓ１…ＰＷＭ信号
Ｓ２…発振信号
Ｓ３…基準信号
Ｓ４，Ｓ４’…出力信号
Ｖcc…高電位（電源電圧）
【発明を実施するための最良の形態】
【００１３】
１．電力供給制御装置の全体構成
図１は、本実施形態に係る電力供給制御装置１の全体構成を示すブロック図であり、同図に示すように、本実施形態の電力供給制御装置１は、車両用電源（以下、「電源８０」という）と負荷８１との通電路８２中に配されるパワーＭＯＳＦＥＴ２（本発明の「半導体スイッチ素子」に相当）と、ＰＷＭ信号生成回路１０とを備えて構成されている。ＰＷＭ信号生成回路１０は、ＰＷＭ（Pulse Width Modulation。パルス幅変調）信号Ｓ１を直接又は間接的にパワーＭＯＳＦＥＴ２の制御入力端子（ゲート端子Ｇ）に与えることで、このパワーＭＯＳＦＥＴ２の出力側に連なる電源８０から負荷８１への電力供給を制御するように構成されている。なお、本実施形態では、電力供給制御装置１は図示しない車両に搭載され、負荷８１として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどの駆動制御をするために使用される。この電力供給制御装置１は、入力端子Ｐ１において、後述する切換回路１２が接続される構成であり、切換回路１２のトランジスタ３０がオン状態になることでＰＷＭ信号Ｓ１をパワーＭＯＳＦＥＴ２に与える動作するようになっている。【００１４】
図１に示すように、ＰＷＭ信号Ｓ１はＰＷＭ信号生成回路１０からＦＥＴ３の入力に与えられるようになっており、このＰＷＭ信号Ｓ１の入力に応じてＦＥＴ３がオン状態となり、保護用論理回路４（本発明の「保護回路」の一例）が通電される構成である。保護用論理回路４にはチャージポンプ回路５とターンオフ回路６がそれぞれ接続されており、さらに過電流検知回路７、過温度検出回路８もそれぞれ接続されている。また、パワーＭＯＳＦＥＴ２のドレイン端子Ｄとゲート端子Ｇとの間にはダイナミッククランプ９が接続されている。【００１５】
なお、チャージポンプ回路５は、パワーＭＯＳＦＥＴ２のゲート端子Ｇに接続されており、チャージポンプ回路５とパワーＭＯＳＦＥＴ２のゲート端子Ｇとの間には、過電流検知回路７からのライン（具体的には、過電流検知回路７に設けられ、上記パワーＭＯＳＦＥＴ２の電流量に応じたセンス電流が流れるセンスＭＯＳＦＥＴのゲート端子Ｇからのライン）が接続されている。また、パワーＭＯＳＦＥＴ２のゲート端子Ｇとソース端子Ｓとの間には、ターンオフ回路６が接続されており、このターンオフ回路６は保護用論理回路４によって制御されるようになっている。【００１６】
過電流検知回路７は、パワーＭＯＳＦＥＴ２の電流量に応じたセンス電流が流れるセンスＭＯＳＦＥＴ（図示せず）を備えており、このセンス電流が、例えば負荷８１が短絡してパワーＭＯＳＦＥＴ２に大電流が流れたときの短絡異常検出用の閾値を上回ったときに保護用論理回路４に第１異常信号ＳＣを出力する。また、センス電流が、例えば上記短絡異常ではないが何らかの原因でパワーＭＯＳＦＥＴ２に大電流（短絡異常時よりも小さい電流）が流れたときの過電流異常検出用の閾値を上回ったときに保護用論理回路４に第２異常信号ＯＣを出力する。【００１７】
保護用論理回路４は、ＰＷＭ信号Ｓ１を受けることで起動し、正常時は、チャージポンプ回路５を駆動させ、このチャージポンプ回路５は昇圧した電圧をパワーＭＯＳＦＥＴ２及びセンスＭＯＳＦＥＴの各ゲート−ソース間に与えてオンして通電状態にさせるように動作する。一方、保護用論理回路４は、上記第１異常信号ＳＣ或いは第２異常信号ＯＣを受けた異常検出時には、チャージポンプ回路５をオフさせるとともに、ターンオフ回路６を駆動させるハイレベルの制御信号Ｓ７を出力し、これにより、パワーＭＯＳＦＥＴ２及びセンスＭＯＳＦＥＴの各ゲート−ソース間の電荷を放電し、遮断させるように動作する。
なお、この遮断動作は、ＰＷＭ信号Ｓ１が再入力（例えば負荷駆動信号が入力）されない限り通電状態に復帰することができない、自己復帰不能な遮断動作であっても、或いは、第１異常信号ＳＣ及び第２異常信号ＯＣのいずれの信号も受けなくなったときはパワーＭＯＳＦＥＴ１５等を通電状態に復帰させる、自己復帰可能な遮断動作であってもよい。【００１８】
また、過温度検知回路８からの温度異常を示す第３異常信号ＯＴは、保護用論理回路４にも入力されるようになっており、このときも保護用論理回路４から制御信号Ｓ２が出力されパワーＭＯＳＦＥＴ１５等に上述の自己復帰可能或いは自己復帰不能な遮断動作をさせるようになっている。【００１９】
２．ＰＷＭ信号生成回路の構成
ＰＷＭ信号生成回路１０は、任意のデューティ比のＰＷＭ信号Ｓ１を生成しこれを半導体装置（半導体ディバイス）７０（本実施形態ではパワーＭＯＳＦＥＴ２及びその保護機能を内蔵した半導体装置（例えばＩＰＳ：インテリジェンスパワーディバイス））に与えてオンオフ動作させることで、この半導体装置７０（パワーＭＯＳＦＥＴ２）の出力側に連なる電源８０から負荷８１への電力供給をＰＷＭ制御（Pulse Width Modulation。パルス幅変調）するためのものである。【００２０】
以下、ＰＷＭ信号生成回路１０について図２，３を参照しつつ説明する。
図２は、本実施形態に係るＰＷＭ信号生成回路１０の構成図である。同図に示すように、ＰＷＭ信号生成回路１０は、主として、発振信号Ｓ２を出力する周波数制御回路１１と、後述する日中点灯及び夜間点灯等の切り換えを行うための切換回路１２と、漏れ電流カット回路１３と、デューティ比制御回路１４と、を備えて構成されている。【００２１】
（１）周波数制御回路
周波数制御回路１１（本発明の「発振回路」の一例）は、コンパレータ２０（オペアンプであってもよい）を備え、このコンパレータ２０の負入力端子が、コンデンサ２１及び第１抵抗Ｒ１（本発明の「第１抵抗素子」の一例）の並列回路２７を介して電源８０の高電位（Ｖcc  本発明の「電源電圧」の一例）端子Ｐ４に接続されている。つまり、コンパレータ２０の負入力端子には、コンデンサ２１の端子間電圧に応じたレベルの電圧信号が与えられる。以下、コンパレータ２０の負入力端子に連なる点Ａの電圧レベルをＶａとする。なお、この点Ａでの電圧Ｖａレベルに応じた信号が発振信号Ｓ２としてデューティ比制御回路１４に与えられる。また、電源電圧Ｖccと電圧Ｖａとの電位差が、コンデンサ２１の端子間電圧であり、本発明の「コンデンサの充電電圧」の一例である。【００２２】
一方、コンパレータ２０の正入力端子は、電源８０の高電位端子Ｐ４と低電位（ＧＮＤ）端子Ｐ５との間に直列接続された分圧抵抗Ｒ２，Ｒ３からなる分圧回路の分圧電位が与えられるとともに、コンパレータ２０の出力Ｂが帰還抵抗Ｒ４を介して正帰還されている。つまり、コンパレータ２０の正入力端子には、分圧抵抗Ｒ２、Ｒ３及び帰還抵抗Ｒ４の各抵抗値に応じたレベルの電圧信号が与えられる。以下、コンパレータ２０の正入力端子に連なる点Ｃの電圧レベルをＶｃとする。【００２３】
次いで、コンパレータ２０の出力は、ＮＯＴ回路２２に与えられる。一方、上記並列回路２７の低電位側は、直列接続された３つのｎチャネル型のＦＥＴ２３，２４，２５及び抵抗Ｒ５を介して電源８０の低電位端子Ｐ５側に接続されている。このうち高電位側のＦＥＴ２３のゲートにＮＯＴ回路２２の出力Ｄの電圧信号が与えられるようになっている。なお、上記ＦＥＴ２３が本発明の「第１スイッチ素子」の一例であり、並列回路２７からＦＥＴ２３〜２５及び抵抗Ｒ５を介して低電位端子Ｐ５に連なるライン８３が本発明の「充電電流の経路」の一例である。また、コンパレータ２０、抵抗Ｒ２〜Ｒ４及びＮＯＴ回路２２が、本発明の「充放電制御回路」の一例である。【００２４】
また、ＦＥＴ２４は、ゲートとドレインとが短絡接続されたｎチャネル型のＦＥＴ２６とともにカレントミラー回路２８を構成しており、このＦＥＴ２６のドレインが第２抵抗Ｒ６（本発明の「第２抵抗素子」に相当）を介して電源８０の高電位端子Ｐ４に接続されている。【００２５】
（２）切換回路及び漏れ電流カット回路
切換回路１２は、１対のｐｎｐ形のトランジスタ３０，３１を有し、このうちトランジスタ３０は、エミッタが電源８０の高電位端子Ｐ６側に接続され、コレクタが１対の分圧抵抗Ｒ７，Ｒ８を介して電源８０の低電位端子Ｐ５側に接続されている。トランジスタ３１は、エミッタが電源８０の高電位端子Ｐ６側に接続され、コレクタが分圧抵抗Ｒ７，Ｒ８の接続点Ｅに接続されている。そして、この接続点Ｅの電圧Ｖｅレベルに応じた信号が基準信号Ｓ３としてデューティ比制御回路１４に与えられる。また、この接続点Ｅの電圧Ｖｅレベルに応じた信号は上記ＦＥＴ２５のゲートにも与えられる。【００２６】
トランジスタ３１は、車両内の図示しない操作部から、例えばデューティ比１００％でヘッドライトを点灯させる「夜間点灯」を指示する信号を受けてオン動作する。また、トランジスタ３０は、例えばデューティ比２５％（本発明の「所望のディーディ比」の一例）でヘッドライトを点灯させる「日中点灯（デイライト）」を指示する信号を受けてオン動作する。そして、ＦＥＴ２５は、トランジスタ３０，３１のいずれか一方がオン状態にあるときにオン動作し、両トランジスタ３０，３１がともにオフ状態にあるときオフ状態となる。要するに、ＦＥＴ２５は、夜間点灯及び日中点灯以外のヘッドライト非点灯時等の場合はオフ状態になって漏れ電流を抑制する役目を果たしている。【００２７】
（３）デューティ比制御回路
デューティ比制御回路１４は、コンパレータ５０（本発明の「比較回路」の一例）を有して構成されている。コンパレータ５０は、その正入力端子に連なり発振信号Ｓ２を受けてオンオフ状態となる電流制御素子としてのｐチャネル型の第１ＦＥＴ５１と、その負入力端子に連なり基準信号Ｓ３を受けてオンオフ状態となる電流制御素子としてのｐチャネル型の第２ＦＥＴ５２とを備えている。【００２８】
このうち、第１ＦＥＴ５１は、ソースが定電流源６０に接続され、ドレインがｎチャネル型のＦＥＴ５３を介して上記ＦＥＴ２４とＦＥＴ２５との接続点に接続されている。一方、第２ＦＥＴ５２は、ソースがやはり定電流源６０に接続され、ドレインがｎチャネル型のＦＥＴ５４を介して上記ＦＥＴ２４とＦＥＴ２５との接続点に接続されている。そして、ＦＥＴ５３はそのゲートとドレインとが短絡接続され、ＦＥＴ５４とともにカレントミラー回路を構成している。【００２９】
そして、上記発振信号Ｓ２レベルと基準信号Ｓ３レベルとの大小関係に応じてレベル反転する出力信号Ｓ４がＮＯＴ回路５７に与えられ、このＮＯＴ回路５７からレベル反転した出力信号Ｓ４’がＰＷＭ信号Ｓ１として出力される。なお、以下、コンパレータ５０の出力点Ｆの電圧レベルをＶｆとし、ＮＯＴ回路５７の出力点Ｈの電圧レベルをＶｈとする。【００３０】
さて、本実施形態では、第１ＦＥＴ５１に対して短絡用スイッチ素子としてのｐチャネル型の第１短絡用ＦＥＴ５５が並列接続されており、この第１短絡用ＦＥＴ５５は、ゲートにローレベルの制御信号Ｓ５を受けることでオン動作して第１ＦＥＴ５１のソース−ドレイン間を短絡させる役目を果たす。また、第２ＦＥＴ５２に対して短絡用スイッチ素子としてのｐチャネル型の第２短絡用ＦＥＴ５６が並列接続されており、この第２短絡用ＦＥＴ５６は、ゲートにやはりローレベルの制御信号Ｓ６を受けることでオン動作して第２ＦＥＴ５２のソース−ドレイン間を短絡させる役目を果たす。【００３１】
また、ＰＷＭ信号生成回路１０は、１対のＮＡＮＤ回路５８，５９を備えている。このうち、ＮＡＮＤ回路５８は、その入力にＮＯＴ回路２２の出力Ｄの電圧レベルＶｄとＮＯＴ回路５７の出力点Ｈの電圧レベルＶｈとが与えられ、その出力が第１短絡用ＦＥＴ５５のゲートに与えられるようになっている。一方、ＮＡＮＤ回路５９は、その入力にコンパレータ２０の出力点Ｂの電圧レベルＶｂとＮＯＴ回路５７の入力点Ｆの電圧レベルＶｆとが与えられ、その出力が第２短絡用ＦＥＴ５６のゲートに与えられるようになっている。【００３２】
ここで、ＰＷＭ信号生成回路１０の回路構成は以上であるが、本実施形態では、パワーＭＯＳＦＥＴ２、ＦＥＴ３、保護用論理回路４、チャージポンプ回路５、ターンオフ回路６、過電流検知回路７、過温度検知回路８及びダイナミッククランプ９が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容されて半導体装置７０を構成している。更に、周波数制御回路１１の発振周波数を決めるコンデンサ２１及び第１抵抗Ｒ１（並列回路２７）、及び、切換回路１２以外の部分が、半導体装置７０の内部にワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容されている。より具体的には、ＲＣ並列回路２７は、その一端側が外部端子Ｐ２（本発明の「第１外部端子」の一例）を介して抵抗Ｒ２，Ｒ６の高電位側に接続され、他端側が外部端子Ｐ３（本発明の「第１外部端子」の一例）を介してコンパレータ２０の負入力端子に接続されている。切換回路１２は、分圧抵抗Ｒ７，Ｒ８の接続点Ｅが外部端子Ｐ１（本発明の「第２外部端子」の一例）を介してデューティ比制御回路１４のＦＥＴ２５のゲートに接続されている。【００３３】
３．本実施形態の動作
（１）周波数制御回路
電力供給制御装置１に電源８０が投入され、切換回路１２に対して夜間点灯指示信号又は日中点灯指示信号が入力されると、ＦＥＴ２５がオン状態となる。そして、当初は、コンパレータ２０の負入力端子に連なる点Ａは電源８０の高電位端子の電圧Ｖcc側にあり、当該コンパレータ２０はオフ状態、つまり、コンパレータ２０の出力点Ｂの電圧Ｖｂはローレベルになっている。従って、ＮＯＴ回路２２からのハイレベルの電圧信号ＶｄによってＦＥＴ２３がオン状態となり、電源８０から並列回路２７、ＦＥＴ２３，２４，２５及び抵抗Ｒ５を介して充電電流ｉ１（本発明の「ミラー電流」の一例）が流れるとともに、コンデンサ２１への充電が開始される。【００３４】
ここで、前述したように、ＦＥＴ２４，２６はカレントミラー回路２８を構成しているから、ＦＥＴ２３，２４に流れる充電電流ｉ１の電流量は、第２抵抗Ｒ６及びＦＥＴ２６に流れる電流ｉ２（本発明の「第２抵抗素子に流れる電流」の電流量、即ち、電源８０の高電位Ｖccに依存することとなる。従って、電源８０の高電位Ｖccが例えば電源電圧の変動等によって低くなった場合、これに追従するようにコンデンサ２１への充電電流ｉ１の電流量が減少する。逆に、電源８０の高電位Ｖccが高くなった場合、これに追従するようにコンデンサ２１への充電電流ｉ１の電流量が増大する。このため、結果として、電源８０の高電位Ｖccの変動に影響されることなく、コンデンサ２１への充電時間、即ち、点Ａにおける発振信号Ｓ２の周波数を安定化させることができる。なお、このことについての具体的な説明は後述する。【００３５】
また、このとき、コンパレータ２０の出力点Ｂの電圧レベルＶｂは電源８０の低電位ＧＮＤにほぼ等しくなっている。本実施形態では、例えば、分圧抵抗Ｒ２，Ｒ３は等しい抵抗値であり、帰還抵抗Ｒ４は各分圧抵抗Ｒ２（Ｒ３）の半分の抵抗値に設定されている。従って、図３（最上段のタイムチャート）に示すように、点Ｃの電圧レベルＶｃは１／４Ｖccであり、これがコンパレータ２０の正入力端子に与えられる。なお、このときのコンデンサ２１の充電電圧は、３／４Ｖcc（＝（高電位Ｖcc）−（上記１／４Ｖcc））であり、これが本発明の「第１電圧」の一例である。【００３６】
そして、コンデンサ２１への充電が進むに連れて点Ａの電圧レベルＶａが徐々に低下し上記１／４Ｖccを下回ると、コンパレータ２０の出力点Ｂの電圧レベルＶｂがハイレベルにレベル反転する（同図（上から２段目のタイムチャート）参照）。また、これに伴ってＦＥＴ２３がオフ状態となり、コンデンサ２１への充電が停止し放電が開始される。このとき、コンパレータ２０の出力点Ｂの電圧レベルＶｂは電源８０の高電位Ｖccにほぼ等しくなっている。従って、図３（最上段のタイムチャート）に示すように、点Ｃの電圧レベルＶｃは３／４Ｖccとなり、これがコンパレータ２０の正入力端子に与えられるようになる。なお、このときのコンデンサ２１の充電電圧は、１／４Ｖcc（＝（高電位Ｖcc）−（上記３／４Ｖcc））であり、これが本発明の「第２電圧」の一例である。【００３７】
その後、コンデンサ２１の放電が進むに連れて点Ａの電圧レベルＶａが徐々に上昇し上記３／４Ｖccを上回ると、再びコンパレータ２０がオフ状態となり（同図（上から２段目のタイムチャート）参照）、出力点Ｂの電圧レベルＶｂがローレベルにレベル反転する。このように、点Ａの電圧レベルＶａは、１／４Ｖccと３／４Ｖccとの間でレベル反転する三角波状に変化し、これが発振信号Ｓ２としてデューティ比制御回路１４のコンパレータ５０の正入力端子（第１ＦＥＴ５１のゲート）に与えられるのである。【００３８】
（２）デューティ比制御回路
デューティ比制御回路１４のコンパレータ５０は、その正入力端子に上記周波数制御回路１１からの発振信号Ｓ２が入力され、その負入力端子に切換回路１２からの接続点Ｅにおける電圧レベルＶｅが与えられる。ここで、本実施形態では、切換回路１２に日中点灯指示信号が与えられているとき、接続点Ｅの電圧レベルＶｅは図３（最上段のタイムチャート）に示すようなレベル（１／４Ｖccと３／４Ｖccとの間において１／４Ｖcc寄りのレベル）になるよう抵抗Ｒ７，Ｒ８の抵抗値が設定されている（このときの電圧レベルＶｅが、本発明でいう「第１レベル」の一例）。より具体的には、ＰＷＭ信号Ｓ１のデューティ比が例えば２５％になるように調整されている。【００３９】
そして、コンパレータ５０は、発振信号Ｓ２レベルが接続点Ｅの電圧レベルＶｅを上回っているとき、第１ＦＥＴ５１がオフ状態にあり、コンパレータ５０の出力点Ｆの電圧レベルＶｆはハイレベルになる。一方、発振信号Ｓ２レベルが接続点Ｅの電圧レベルＶｅを下回ると、第１ＦＥＴ５１はオン動作し、コンパレータ５０の出力点Ｆの電圧レベルＶｆはローレベルにレベル反転する。これにより、コンパレータ５０の出力点Ｆの電圧レベルＶｆは、図３（上から４段目のタイムチャート）に示すように矩形波状のパルス波形となる。【００４０】
ところで、切換回路１２から与えられる基準信号Ｓ３レベル（接続Ｅの電圧レベルＶｅ）は、例えば車両の加減速時のノイズ等によって変動が生じることがある。そうすると、発振信号Ｓ２レベルと基準信号Ｓ３レベルとのレベル反転時においてチャタリングが発生し（図３（上から４，５段目のタイムチャート）参照）、ＰＷＭ信号Ｓ１のデューティ比が変動し、日中点灯に対して安定したＰＷＭ制御が行えなくなるおそれがある。【００４１】
そこで、本実施形態では、前述したように、コンパレータ５０に第１及び第２の短絡用ＦＥＴ５５，５６を設けたのである。このうち、第１短絡用ＦＥＴ５５は、ＮＡＮＤ回路５８から、ＮＯＴ回路２２の出力Ｄの電圧レベルＶｄとＮＯＴ回路５７の出力点Ｈの電圧レベルＶｈとが共にハイレベルのときにローレベル信号を受けてオン動作し、それ以外のときにハイレベル信号を受けてオフ状態となる。つまり、第１短絡用ＦＥＴ５５は、図３（上から６段目のタイムチャート）に示すように、発振信号Ｓ２レベルが基準信号Ｓ３レベルを下回った時点から、その後に発振信号Ｓ２の増減傾向が反転（減少傾向から増加傾向への反転）した時点までの期間はオン動作（短絡動作）し、それ以外の期間はオフ状態（非短絡状態）となる。【００４２】
これにより、発振信号Ｓ２レベルが基準信号Ｓ３レベルを下回った時点で、第１短絡用ＦＥＴ５５によって正入力端子側の第１ＦＥＴ５１のドレイン−ソース間が短絡される。そして、この第１ＦＥＴ５１と連なるＦＥＴ５３とカレントミラー回路を構成するＦＥＴ５４に対してより大きな電流が流れる。このため、このときにたとえ基準信号Ｓ３レベルに変動が生じていてもコンパレータ５０の出力点Ｆの電圧レベルＶｆをローレベルに強制的に維持しレベル反転を禁止することができる。このようなコンデンサ２１の充電時には、点Ａの電圧レベルＶａが下降し、第１ＦＥＴ５１に流れる電流が増加傾向にあり、この第１ＦＥＴ５１に流れる電流（発振信号Ｓ２レベルに応じた電流）がＦＥＴ５３，５４に流れる。そして、第１短絡用ＦＥＴ５５がオンされると、第１短絡用ＦＥＴ５５のオフ時に第１ＦＥＴ５１に流れていた上記電流よりも大きな電流がＦＥＴ５３，５４に流れるようになる。これは、コンパレータ５０において基準信号Ｓ３レベルと比較すべきレベルを、発振信号Ｓ２レベルにかかわらず、出力点Ｆの電圧レベルＶｆがレベル反転しないレベルに変更することを意味する。【００４３】
一方、第２短絡用ＦＥＴ５６は、ＮＡＮＤ回路５９から、コンパレータ２０の出力点Ｂの電圧レベルＶｂとＮＯＴ回路５７の入力点Ｆの電圧レベルＶｆとが共にハイレベルのときにローレベル信号を受けてオン動作し、それ以外のときにハイレベル信号を受けてオフ状態となる。つまり、図３（上から７段目のタイムチャート）に示すように、第２短絡用ＦＥＴ５６は、発振信号Ｓ２レベルが基準信号Ｓ３レベルを上回った時点から、その後に発振信号Ｓ２の増減傾向が反転（増加傾向から減少傾向への反転）した時点までの期間はオン動作（短絡動作）し、それ以外の期間はオフ状態（非短絡状態）となる。【００４４】
これにより、発振信号Ｓ２レベルが基準信号Ｓ３レベルを上回った時点で、第２短絡用ＦＥＴ５６によって負入力端子側の第２ＦＥＴ５２のドレイン−ソース間が短絡される。このため、このときにたとえ基準信号Ｓ３レベルに変動が生じていてもコンパレータ５０の出力点Ｆの電圧レベルＶｆをハイレベルに強制的に維持しレベル反転を禁止することができる。このようなコンデンサ２１の放電時には、点Ａの電圧レベルＶａが上昇し、第１ＦＥＴ５１に流れる電流が減少傾向にある一方で、第２ＦＥＴ５２には基準信号Ｓ３レベルに応じた電流が流れている。そして、第２短絡用ＦＥＴ５６がオンされると、第２短絡用ＦＥＴ５６のオフ時に第２ＦＥＴ５２に流れていた上記電流よりも大きな電流が第２短絡用ＦＥＴ５６を介して流れるようになる。これは、コンパレータ５０において発振信号Ｓ２レベルと比較すべきレベルを、基準信号Ｓ３レベルにかかわらず、出力点Ｆの電圧レベルＶｆがレベル反転しないレベルに変更することを意味する。【００４５】
（３）切換回路及び漏れ電流カット回路
上記では、日中点灯時の動作について説明したが、夜間点灯に切り換える場合は、切換回路１２に対して夜間点灯指示信号が与えられることで、トランジスタ３０がオフ状態となり、トランジスタ３１がオン状態となる。これにより、図３（最上段のタイムチャート）右側に示すように、基準信号Ｓ３レベル（接続Ｅの電圧レベルＶｅ）が電源８０の高電位Ｖccとほぼ同じレベルになる（このときの電圧レベルＶｅが、本発明でいう「第２レベル」の一例）。従って、基準信号Ｓ３レベルが発振信号Ｓ２レベルを常に上回ることになり、もってデューティ比１００％の夜間点灯が実行されるのである。【００４６】
また、ヘッドライトを点灯させない場合は、切換回路１２のトランジスタ３０，３１が共にオフ状態となる。このとき、ＦＥＴ２５もオフ状態となるから、非点灯時における電源８０からの漏れ電流をカットすることができる。【００４７】
このように本実施形態では、切換回路１２のスイッチ制御によって、ヘッドライドの夜間点灯と日中点灯の切り換え、及び、ヘッドライト非点灯時の漏れ電流カットを実行することができるのである。【００４８】
４．本実施形態の効果
（１）電源電圧の変動に対する効果
図４は、コンパレータ２０がオフ状態となりコンデンサ２１が充電されているときの等価回路を示しており、図５は、コンパレータ２０がオン動作してコンデンサ２１が放電しているときの等価回路を示している。
図４より、コンデンサ２１の充電時の点Ａの電圧レベルＶａと時間ｔとの関係は次の数式１で表すことができる。
（数１）
2007052473.tif 000003
Ｒ：第１抵抗Ｒ１の抵抗値
Ｃ：コンデンサ２１の容量
ｋ：時間ｔ＝０、Ｖａ＝３／４Ｖccのときに上記数式１より定まる係数【００４９】
そして、この数式１に電圧レベルＶａ＝１／４Ｖccを代入することにより、コンデンサ２１への充電時間ｔ１（図３（最上段のタイムチャート）に図示）を求めることができる。
また、充電電流ｉ１が、第２抵抗Ｒ６に流れる電流ｉ２のミラー電流であることから、次の数式２が成り立つ。
（数２）
2007052473.tif 000004
ｉ１：充電電流の電流値
Ｖｔ：ＦＥＴ２６のゲート−ソース間電圧
Ｒ‘：第２抵抗Ｒ６の抵抗値
従って、充電時間ｔ１は、電源電圧Ｖccの変動に依存しない。【００５０】
また、図５より、コンデンサ２１の放電時の点Ａの電圧レベルＶａと時間ｔとの関係は次の数式３で表すことができる。
（数３）
2007052473.tif 000005
Ｒ：第１抵抗Ｒ１の抵抗値
Ｃ：コンデンサ２１の容量
そして、この数式２に電圧レベルＶａ＝３／４Ｖccを代入することにより、コンデンサ２１への放電時間ｔ２（図３（最上段のタイムチャート）に図示）を求めることができる。
具体的には、放電時間ｔ２は次の数式４で表すことができる。
（数４）
2007052473.tif 000006
従って、放電時間ｔ２も、充電時間ｔ１と同様に、電源電圧Ｖccの変動に依存しない。即ち、本実施形態によれば、電源電圧Ｖccの変動にかかわらず充電時間と放電時間との比が一定の発振信号Ｓ２を生成することができる。しかも、基準信号Ｓ３も電源電圧Ｖccに応じて変化する構成であるため、この結果、電源電圧Ｖccの変動にかかわらず一定デューティ比のＰＷＭ信号Ｓ１を生成することができる。【００５１】
（２）半導体装置の製造上のばらつきによる影響に対する効果
半導体装置７０を製造する上で、その製造上のばらつきは避けられず、これにより半導体装置７０内の回路素子の素子特性がばらつく。ここで、上記数式からも分かるように、充電時間ｔ１は、第２抵抗Ｒ６などの素子特性に大きく依存し、放電時間ｔ２は、並列回路２７（第１抵抗Ｒ１、コンデンサ２１）に大きく依存する。【００５２】
そこで、本実施形態では、周波数制御回路１１のうち、並列回路２７部分のみを外付けとしたのである。そうすると、充電時間ｔ１は、半導体装置７０のパッケージ内に設けられ当該半導体装置７０の製造上のばらつきによる影響を受ける回路素子の素子特性に依存する。一方、放電時間ｔ２は、半導体装置７０内の回路素子にはほとんど依存せず、半導体装置７０の外付けとして設けられ当該半導体装置７０の製造後に適切な素子特性のものを適用することが可能な並列回路２７（第１抵抗Ｒ１、コンデンサ２１）に依存する。そして、図３（最上段のタイムチャート）に示すように、外付けの並列回路２７の素子特性に依存する放電時間ｔ２が、半導体装置７０の内部回路の素子特性に依存する充電時間ｔ１よりも長くなるように各回路の回路定数が設定されている。このような構成であれば、ＰＷＭ信号Ｓ１のデューティ比に対して、半導体装置７０の製造上のばらつきによる影響を極力抑制でき、しかも、当該半導体装置７０の製造後に、所望のデューティ比に応じた適切な素子特性の並列回路２７を選択することにより、精度の高いＰＷＭ信号Ｓ１を生成することができる。【００５３】
（３）また、このような構成であるため、次のように発振周波数ｆ等を精度よく調整することができる。ＰＷＭ信号Ｓ１の発振周波数ｆは次の数式５で示すことができる。
（数５）
2007052473.tif 000007
この数式５は、第１抵抗Ｒ１の抵抗値及びコンデンサ２１の容量に依存し、第１抵抗Ｒ１及びコンデンサ２１は半導体装置７０の外部に設ける構成である。従って、製造ばらつきに影響されることなく精度の高い周波数設定を行うことができ、また、第１抵抗Ｒ１及びコンデンサ２１の特性を調整することによりＰＷＭ信号Ｓ１の発振周波数ｆを自由に設定することができる。【００５４】
（４）また、コンデンサ２１の充電時に電圧レベルＶａが基準信号Ｓ３レベル（接続Ｅの電圧レベルＶｅ１）を下回ってからコンデンサ２１の充電が停止するまでの時間ｔｄ１（図３（最上段のタイムチャート）に図示）は、上記充電時間ｔ１から、上記数式１に電圧レベルＶａ＝Ｖｅ１を代入して得た時間を減算して求めることができる。
一方、コンデンサ２１の放電開始時から電圧レベルＶａが基準信号Ｓ３レベル（接続Ｅの電圧レベルＶｅ１）を上回るまでの時間ｔｄ２（図３（最上段のタイムチャート）に図示）は、上記数式２に電圧レベルＶａ＝Ｖｅ１を代入して求めることができる。【００５５】
そして、ＰＷＭ信号Ｓ１のデューティ比Dutyは次の数式６で示すことができる。
（数６）
2007052473.tif 000008
本実施形態では、基準信号Ｓ３レベルを設定する切換回路１２を、半導体装置７０の外部に設ける構成である。従って、切換回路１２を構成する分圧抵抗Ｒ７，Ｒ８等を、所望のデューティ比に応じた適切な特性のものとすることで、製造ばらつきに影響されることなく精度の高いデューティ比設定を行うことができ、また、分圧抵抗Ｒ７，Ｒ８等の特性を調整することによりＰＷＭ信号Ｓ１のデューティ比を自由に設定することができる。【００５６】
（５）本実施形態によれば、レベル反転禁止回路としての第１及び第２の短絡用ＦＥＴ５５，５６によって、出力信号Ｓ４（出力信号Ｓ４’）がレベル反転した時点からその反転状態が維持され、その後に発振信号Ｓ２の増減傾向が反転した時点でそのレベル反転禁止が自動で解除される。これにより、例えば車両の加速時のノイズ等によって基準信号Ｓ３レベルに変動が生じる場合でもチャタリングを防止できる。また、本実施形態では、ヒステリシスコンパレータを利用した従来構成とは異なり、基準信号Ｓ３レベルは、主として切換回路１２に設けられた分圧抵抗Ｒ７，Ｒ８によって定まり、コンパレータ５０内の抵抗成分の影響を実質的に受けない構成となっている。しかも、分圧抵抗Ｒ７，Ｒ８は外付けとされており、ＰＷＭ信号生成回路１０の製造後でも適切な抵抗値のものにすることが可能となっている。従って、回路定数の製造要因によるばらつきがある場合でも安定したデューティ比のＰＷＭ信号Ｓ１を生成することができる（図３（最下段のタイムチャート）参照）。【００５７】
（６）また、ＮＡＮＤ回路５８は、発振信号Ｓ２レベルが基準信号Ｓ３レベルを下回った後、当該発振信号Ｓ２の増減傾向が反転した時点を検知し、この検知タイミングで第１短絡用ＦＥＴ５５の短絡動作を解除する、即ち、レベル反転禁止を解除する。一方、ＮＡＮＤ回路５９は、発振信号Ｓ２レベルが基準信号Ｓ３レベルを上回った後、当該発振信号Ｓ２の増減傾向が反転した時点を検知し、この検知タイミングで第２短絡用ＦＥＴ５６の短絡動作を解除する、即ち、レベル反転禁止を解除する。従って、タイマーなどを用いることなく、レベル反転禁止の解除を行うことができる。【００５８】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）上記実施形態において、電源及び負荷に連なる前述のスイッチ素子や半導体スイッチ素子を、半導体装置７０の内部に設けた構成であっても、或いは外部に設けた構成であってもよい。【００５９】
（２）上記ＦＥＴ２３〜２６，５１〜５６は、バイポーラトランジスタであってもよい。【００６０】
（３）また、トランジスタ３０，３１は、例えばＦＥＴなどのユニポーラトランジスタであってもよい。【００６１】
（４）レベル反転禁止回路として、上記実施形態の構成以外に、例えば、コンパレータ５０に与えられる基準信号Ｓ３レベル或いは発振信号Ｓ２レベルを強制的にプルアップ或いはプルダウンさせる構成であってもよい。【００６２】
（５）上記実施形態では、比較回路としてコンパレータ５０を利用した構成としたが、これに限らず、オペアンプを利用した構成であってもよい。この場合、オペアンプ内のプッシュプル回路を構成する１対のスイッチ素子に対して短絡用スイッチ素子をそれぞれ並列接続すればよい。【００６３】
（６）上記実施形態では、プルダウン（コンデンサ２１の低電位端の電位に基づく発振信号を出力）タイプの発振回路を採用したが、プルアップ（コンデンサ２１の高電位端の電位に基づく発振信号を出力）タイプを採用したものであってもよい。但し、上記実施形態のように、プルダウンタイプで、その発振レベルの低電位側に基準信号を設定する構成であれば、この部分では発振信号の波形は急峻であるため、チャタリングが発生し得る時間を短くすることができるという利点がある。
【図１】
2007052473.tif 000009
【図２】
2007052473.tif 000010
【図３】
2007052473.tif 000011
【図４】
2007052473.tif 000012
【図５】
2007052473.tif 000013
【国際調査報告】
2007052473.tif 000014
2007052473.tif 000015