【手続補正書】
【提出日】平成19年5月18日(2007.5.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数のデータを並列に出力する読出動作を実行するメモリ回路と、
前記メモリ回路から出力される前記複数のデータを伝達するための複数のデータ線と、
前記メモリ回路に対して前記読出動作の開始を指示するための制御信号を前記メモリ回路に伝達する第１の信号伝達経路と、
前記制御信号が活性化されてから所定時間経過後に活性化されるテストタイミング信号に応答して、内部ノードの信号レベルを取込んで保持する第１のデータラッチ回路と、
前記テストタイミング信号を前記第１のデータラッチ回路に伝達する第２の信号伝達経路と、
前記複数のデータ線のうちの１本と前記内部ノードとの間に配置されるデータ伝達経路と、
前記第１および第２の信号伝達経路の少なくとも一方に配置される信号遅延回路とを備える、半導体集積回路装置。
【請求項２】  前記複数のデータ線のうちの１本は、前記複数のデータのそれぞれについての、前記メモリ回路のレイアウト設計に基づく前記読出動作の予測所要時間に応じて定められる、請求項１記載の半導体集積回路装置。
【請求項３】  前記第２の信号伝達回路から与えられる前記テストタイミング信号に応答して、前記複数のデータ線のうちの他の（Ｎ−１）本（Ｎ：２以上の自然数）のそれぞれの信号レベルを取込んで保持する、第２から第Ｎのデータラッチ回路をさらに備える、請求項１記載の半導体集積回路装置。
【請求項４】  前記第１から第Ｎのデータラッチ回路にそれぞれ保持される複数の信号レベル間における一致比較結果を出力するデータ比較回路をさらに備える、請求項３記載の半導体集積回路装置。
【請求項５】  Ｎは２であり、
前記複数のデータ線のうちの１本および他の１本は、前記複数のデータのそれぞれについての、前記メモリ回路のレイアウト設計に基づく前記読出動作の予測所要時間に応じて定められる、請求項３または４記載の半導体集積回路装置。
【請求項６】  前記データ伝達経路に配置され、前記複数のデータ線のうちの１本および他のＭ本（Ｍ：自然数）のそれぞれの信号レベルの一致比較結果を前記内部ノードに出力するデータ比較回路をさらに備える、請求項１記載の半導体集積回路装置。
【請求項７】  Ｍは１であり、
前記複数のデータ線のうちの１本および他の１本は、前記複数のデータのそれぞれについての、前記メモリ回路のレイアウト設計に基づく前記読出動作の予測所要時間に応じて定められる、請求項６記載の半導体集積回路装置。
【請求項８】  複数のデータを並列に出力する読出動作を実行するメモリ回路と、
前記メモリ回路から出力される前記複数のデータを伝達するための複数のデータ線と、
前記メモリ回路に対して前記読出動作の開始を指示するための制御信号が活性化されてから所定時間経過後に活性化されるテストタイミング信号に応答して、前記複数のデータ線のうちのＮ本（Ｎ：２以上の自然数）のそれぞれの信号レベルを取込んで保持する、Ｎ個のデータラッチ回路と、
前記Ｎ個のデータラッチ回路にそれぞれ保持される複数の信号レベル間における一致比較結果を出力するデータ比較回路とを備える、半導体集積回路装置。
【請求項９】  Ｎは２であり、
前記複数のデータ線のうちの２本は、前記複数のデータのそれぞれについての、前記メモリ回路のレイアウト設計に基づく前記読出動作の予測所要時間に応じて定められる、請求項８記載の半導体集積回路装置。
【請求項１０】  前記所定時間は、前記メモリ回路のアクセスタイムの規格値に応じて設定される、請求項１もしくは８記載の半導体集積回路装置。
【請求項１１】  複数のデータを並列に出力する読出動作を実行するメモリ回路と、
前記メモリ回路から出力される前記複数のデータを伝達するための複数のデータ線と、
前記メモリ回路に対して前記読出動作の開始を指示するための制御信号を前記メモリ回路に伝達する信号伝達経路と、
前記信号伝達経路から前記制御信号を受けて、前記制御信号を遅延して内部タイミング信号を生成する遅延回路と、
前記内部テストタイミング信号に応答して、前記複数のデータ線のうちの少なくとも１本の信号レベルを取込んで保持する、データラッチ回路とを備える、半導体集積回路装置。
【請求項１２】  前記遅延回路における遅延時間は、前記メモリ回路のアクセスタイムの規格値に基づいて設定される、請求項１１記載の半導体集積回路装置。
【請求項１３】  前記遅延回路における遅延時間は、外部からのテスト制御信号に応じて設定される、請求項１１記載の半導体集積回路装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
代表的には、特に高いメモリバンド幅を要求する画像処理等の一部のアプリケーションに対応して、広いデータＩ／Ｏ幅を実現するために、ロジック部とメモリコアであるＤＲＡＭ（Dynamic Random Access Memory）とを同一チップ上に搭載したＤＲＡＭ／ロジック混載メモリが開発されている。ＤＲＡＭ／ロジック混載メモリにおいては、従来のプロセッサとＤＲＡＭとの間に存在したＩ／Ｏピンおよび外部バスを省略して、自由度の高いデータ転送を実行可能な構成とし、ＤＲＡＭアレイ部に同時にデータ入出力可能な多数のデータＩ／Ｏ線を設けて、広いデータＩ／Ｏ幅を実現している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図３１を参照して、従来の技術に従う第２のテスト回路は、図３０に示されるテスト回路と比較して、多入力論理ゲートＭ４をさらに備える点で異なる。多入力論理ゲートＭ４は、テスト対象マクロＭ１からの読出データＤ０１〜Ｄ０ｎを受けて、これらの読出データの論理演算結果をセレクタＭ２に出力する。これにより、多入力論理ゲートＭ４から、最も遅延時間の大きい読出データを等価的に出力することによって、セレクタＭ２の面積を削減することができる。さらに、各読出データに対するアクセスタイムの評価が不要となるため、アクセスタイムの評価時間が削減される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
この発明の他の局面によれば、アクセスタイム評価方法は、半導体集積回路装置に内蔵されるメモリ回路のアクセスタイム評価方法であって、メモリ回路に対し複数のデータを並列に出力する読出動作の開始を指示するための制御信号を活性化するステップと、活性化された制御信号をメモリ回路に伝達するステップと、制御信号が活性化されてから所定時間経過後に、制御信号とは独立に活性化される信号に応答してテストタイミング信号を活性化するステップと、活性化されたテストタイミング信号をラッチ回路に伝達するステップと、伝達されたテストタイミング信号の活性化に応答して、ラッチ回路がメモリ回路から出力される複数のデータのうちの少なくとも１個を取込んで保持するステップと、制御信号およびテストタイミング信号のうちの少なくとも一方をさらに遅延させて、メモリ回路およびラッチ回路のうちの対応する少なくとも一方に伝達するステップとを備える。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
好ましくは、上記アクセスタイム評価方法であって、ラッチ回路は、複数のデータのうちの複数個を保持し、ラッチ回路に保持された複数個のデータ間における一致比較結果を出力ステップをさらに備える。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
この発明のさらに他の局面によれば、アクセスタイム評価方法は、半導体集積回路装置に内蔵されるメモリ回路のアクセスタイム評価方法であって、メモリ回路に対して読出の開始を指示するための制御信号を活性化するステップと、活性化された制御信号をメモリ回路に伝達するステップと、制御信号を所定時間遅延させてテストタイミング信号を生成するステップと、テストタイミング信号の活性化に応答して、メモリ回路からの読出データのうちの少なくとも１個を取込んで保持するステップとを備える。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
好ましくは、上記アクセスタイム評価方法であって、所定時間は、メモリ回路のアクセスタイムの規格値に応じて設定される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図２は、ラッチ回路７０の構成例を示す回路図である。
図２を参照して、ラッチ回路７０は、入力ノードＤのデータをノードＮａに出力するためのトランスファゲートＴＧ１０と、ノードＮａの信号レベルを反転するインバータＩＶ１０と、インバータＩＶ１０の出力レベルを反転するインバータＩＶ１５と、インバータＩＶ１５の出力信号をノードＮａに伝達するトランスファゲートＴＧ１５とを含む。トランスファゲートＴＧ１０およびＴＧ１５は、タイミング制御ノードＴの信号レベルに応答して相補的にオン・オフする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
図９を参照して、アクセスタイムの評価テストが開始されると（ステップＳ１００）、アクセスタイムの評価のために生成されるリードコマンドを半導体集積回路装置１１０に取込むために外部クロック信号ＥＸＴ＿ＣＬＫが活性化される（ステップＳ１１０）。外部クロック信号ＥＸＴ＿ＣＬＫに基づいてクロック信号ＣＬＫが生成され、メモリコアに伝達され（ステップＳ１２０）、クロック信号ＣＬＫの活性化に応答して、メモリコア５０の読出動作が開始される（ステップＳ１３０）。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
図１０を参照して、半導体集積回路装置１２０は、メモリコア５０からの読出データのうちの複数個をラッチ回路を介して出力する点を特徴とする。図１０においては、２個の読出データをアクセスタイム評価の対象とする場合が例示され、半導体集積回路装置１２０は、図５に示される半導体集積回路装置１１０と比較して、メモリコア５０の読出データの他の１ビットに対応して設けられる、ラッチ回路７５、テスト出力バッファ４８およびテストデータ出力端子２８をさらに備える点で異なる。図１０においては、一例として、読出データＱ２５５に対してラッチ回路７５が新たに配置される構成を示している。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
図１７においては、テストタイミング差をさらに拡大して、Ｔｄｅｘ（＝Ｔｄｉｎ）＞ｔａｃ２５５＋Δｔｃｍｐ、かつＴｄｅｘ（＝Ｔｄｉｎ）＝ｔａｃｎ＋Δｔｃｍｐとなった場合が示される。この場合においては、テスト出力データＥＸＴ＿ＱＬＴのデータレベルは、時刻ｔ２以降において、時刻ｔｒａ′において一旦Ｌレベルに変化した後、時刻ｔｒｂ′（ｔ３）において再びＨレベルに復帰し、それ以降においては、Ｈレベルが維持される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
図２１においては、テストタイミング差Ｔｄｅｘをさらに大きくして、Ｔｄｅｘ（＝Ｔｄｉｎ）＝ｔａｃｎおよびＴｄｅｘ（＝Ｔｄｉｎ）＞ｔａｃ２５５となった場合を示している。この場合においては、テスト出力データＥＸＴ＿ＣＭＰのデータレベルは、時刻ｔ２以降において、一旦Ｌレベルに変化した後、時刻ｔｒｂ（ｔ３）以降において再びＨレベルに復帰し、それ以降においては、Ｈレベルが維持される。テスト出力データＥＸＴ＿ＣＭＰが、図２１のような挙動を示す場合には、テストタイミング差Ｔｄｅｘが、アクセスが最遅の読出データに対するアクセス時間ｔａｃｎ以上であることを示している。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
図２５においては、Ｔｄｌｙ＜ｔａｃの場合が示されており、リードコマンドに対応するデータレベルＱＯｎが読出データＱｎに現われる前に、クロック信号ＣＬＫＤが活性化されるので、ラッチ回路７０の出力であるテスト出力データＥＸＴ＿ＱｎＬＴのデータレベルは、／ＱＯｎから変化しない。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
一方、図２６においては、Ｔｄｌｙ＝ｔａｃの場合が示されており、クロック信号ＣＬＫＤの活性化タイミングにおいて、読出データＱｎには、リードコマンドに対応するデータレベルＱＯｎが現れるので、テスト出力信号ＥＸＴ＿ＱｎＬＴのデータレベルは、／ＱＯｎからＱＯｎに変化する。Ｔｄｌｙ＞ｔａｃの場合においても、テスト出力データＥＸＴ＿ＱｎＬＴのデータレベルは、図２６の場合と同様であるので、テスト出力データの挙動は、Ｔｄｌｙ＜ｔａｃの場合（図２５）と、Ｔｄｌｙ≧ｔａｃの場合（図２６）との２通りに分類される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
遅延回路９５は、メモリコアに伝達されたクロック信号ＣＬＫをさらにＴｄｌｙ遅延して、ラッチタイミングを指示するためのクロック信号ＣＬＫＤを生成する（ステップＳ２５０）。ラッチ回路７０は、クロック信号ＣＬＫＤの活性化タイミングに応答して、メモリコア５０が出力する読出データのデータレベルをラッチする（ステップＳ１６０）。ラッチ回路７０でラッチされた読出データのデータレベルを出力して評価することによって（ステップＳ１７０）、遅延回路９５の遅延時間Ｔｄｌｙとアクセスタイムｔａｃとの比較によって、アクセスタイムの評価テストを完了することができる（ステップＳ１９０）。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】  半導体集積回路装置１４０におけるアクセスタイムの測定を説明するた
めの第３のタイミングチャートである。
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2002008393.tif 000001
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図２２
【補正方法】変更
【補正の内容】
【図２２】
2002008393.tif 000002
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図２７
【補正方法】変更
【補正の内容】
【図２７】
2002008393.tif 000003