(57)【要約】  リング接続された複数のアンプ（４０１）と、複数のアンプにそれぞれ接続され、電圧制御により容量が変化する複数の可変容量素子（５０２ａ，５０２ｂ）とを有する電圧制御リングオシレータが提供される。複数の負荷抵抗（４０２）及び複数のテール電流源（４０３）は、複数のアンプにそれぞれ接続される。
2007072551.tif 000002
【特許請求の範囲】
【請求項１】
リング接続された複数のアンプと、
前記複数のアンプにそれぞれ接続され、電圧制御により容量が変化する複数の可変容量素子と
を有することを特徴とする電圧制御リングオシレータ。
【請求項２】
前記複数のアンプは、ＣＭＬ型差動アンプであることを特徴とする請求項１記載の電圧制御リングオシレータ。
【請求項３】
さらに、前記複数のアンプにそれぞれ接続された複数の負荷抵抗と、
前記複数のアンプにそれぞれ接続された複数のテール電流源とを有することを特徴とする請求項２記載の電圧制御リングオシレータ。
【請求項４】
前記テール電流源は定電流源であり、前記負荷抵抗は固定抵抗であることを特徴とする請求項３記載の電圧制御リングオシレータ。
【請求項５】
前記負荷抵抗は、トランジスタを用いない純抵抗であることを特徴とする請求項４記載の電圧制御リングオシレータ。
【請求項６】
前記負荷抵抗は、Ｐチャネル電界効果トランジスタを用いていることを特徴とする請求項４記載の電圧制御リングオシレータ。
【請求項７】
前記負荷抵抗は、Ｎチャネル電界効果トランジスタを用いていることを特徴とする請求項４記載の電圧制御リングオシレータ。
【請求項８】
前記テール電流源は可変電流源、又は前記負荷抵抗は可変抵抗であることを特徴とする請求項３記載の電圧制御リングオシレータ。
【請求項９】
さらに、前記複数の可変容量素子にそれぞれ並列に接続された複数のオフセット容量素子を有することを特徴とする請求項３記載の電圧制御リングオシレータ。
【請求項１０】
前記複数のアンプは奇数個のインバータであり、前記複数の可変容量素子はそれぞれ前記複数のインバータの出力に接続されることを特徴とする請求項１記載の電圧制御リングオシレータ。
【請求項１１】
前記テール電流源は、電界効果トランジスタを用いていることを特徴とする請求項３記載の電圧制御リングオシレータ。
【請求項１２】
前記負荷抵抗は、ゲート電圧が一定であるＰチャネル電界効果トランジスタ、ダイオード接続されたＰチャネル電界効果トランジスタ、又はゲート電圧が一定であるＰチャネル電界効果トランジスタとダイオード接続されたＰチャネル電界効果トランジスタとが並列接続されたものであることを特徴とする請求項６記載の電圧制御リングオシレータ。
【請求項１３】
前記テール電流源は、Ｎチャネル電界効果トランジスタを用いていることを特徴とする請求項１２記載の電圧制御リングオシレータ。
【請求項１４】
前記負荷抵抗は、ゲート電圧が一定であるＮチャネル電界効果トランジスタ、ダイオード接続されたＮチャネル電界効果トランジスタ、又はゲート電圧が一定であるＮチャネル電界効果トランジスタとダイオード接続されたＮチャネル電界効果トランジスタとが並列接続されたものであることを特徴とする請求項７記載の電圧制御リングオシレータ。
【請求項１５】
前記テール電流源は、Ｐチャネル電界効果トランジスタを用いていることを特徴とする請求項１４記載の電圧制御リングオシレータ。
【請求項１６】
前記テール電流源は、前記可変容量とは独立に電流を可変制御可能であり、複数の電界効果トランジスタの並列接続を含むことを特徴とする請求項８記載の電圧制御リングオシレータ。
【請求項１７】
前記負荷抵抗は、前記可変容量とは独立に抵抗を可変制御可能であり、複数の電界効果トランジスタの並列接続を含むことを特徴とする請求項８記載の電圧制御リングオシレータ。
【請求項１８】
前記オフセット容量素子は、前記可変容量とは独立に容量を可変制御可能であることを特徴とする請求項９記載の電圧制御リングオシレータ。
【請求項１９】
前記オフセット容量素子は、複数の電界効果トランジスタの並列接続を含むことを特徴とする請求項１８記載の電圧制御リングオシレータ。
【請求項２０】
前記可変容量は、半導体チップ上に形成されていることを特徴とする請求項１記載の電圧制御リングオシレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御リングオシレータに関する。
【背景技術】
【０００２】
図１４Ａは、電圧制御リングオシレータの構成例を示す図である。電圧制御リングオシレータは、ＶＣＯ（Voltage Controlled Oscillator）である。複数の差動アンプ１４０１は、リング接続される。複数の可変抵抗１４０２は、それぞれ複数の差動アンプ１４０１に接続される。複数の電流源１４０３は、それぞれ複数の差動アンプ１４０１に接続される。ＣＲリング素子１４０４は、１個の差動アンプ１４０１、可変抵抗１４０２及び電流源１４０３を有する。例えば、４個のＣＲリング素子１４０４がリング接続される。【０００３】
図１４Ｂは、図１４ＡのＣＲリング素子１４０４の構成例を示す回路図である。ＣＲリング素子１４０４は、バイアス部１４３１及び発振部１４３２を有する。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。バイアス部１４３１は、Ｐチャネルトランジスタ１４１１及びＮチャネルトランジスタ１４１２を有する。【０００４】
発振部１４３２は、非反転入力端子Ｉ＋及び反転入力端子Ｉ−から差動信号を入力し、その差動信号を増幅し、非反転出力端子Ｏ＋及び反転出力端子Ｏ−から増幅した差動信号を出力する。差動信号は、相互に位相が１８０度反転した２本の信号である。Ｎチャネルトランジスタ１４２２は、図１４Ａの電流源１４０３に相当し、トランジスタ１４１２との間でカレントミラー回路を構成する。トランジスタ１４１２に電流Ｉ１が流れると、トランジスタ１４２２に電流Ｉｓが流れる。非反転出力端子Ｏ＋及び反転出力端子Ｏ−には、それぞれ寄生容量１４２５ｂ及び寄生容量１４２５ａが接続されている。非反転入力端子Ｉ＋はＮチャネルトランジスタ１４２１ａのゲートに接続され、反転入力端子Ｉ−はＮチャネルトランジスタ１４２１ｂのゲートに接続される。Ｐチャネルトランジスタ１４２４ａ及び１４２３ａは、トランジスタ１４２１ａに接続され、負荷抵抗を構成する。Ｐチャネルトランジスタ１４２４ｂ及び１４２３ｂは、トランジスタ１４２１ｂに接続され、負荷抵抗を構成する。トランジスタ１４２３ａ及び１４２３ｂは、電圧Ｖｃｎｔｌにより制御される可変抵抗である。ＣＲリング素子１４０４は、容量及び抵抗のＣＲにより出力信号の遅延量が決まる。電圧Ｖｃｎｔｌにより可変抵抗１４２３ａ及び１４２３ｂを変化させることにより、リングオシレータの発振周波数を制御することができる。【０００５】
以上のように、電圧制御リングオシレータは、ＣＭＬ（Current Mode Logic）型のリング素子（ＣＲの遅延素子）を複数段接続して正帰還をかける発振部１４３２及びそのリング素子にバイアス電圧を供給するバイアス部１４３１とから構成されている。制御電圧Ｖｃｎｔｌは、バイアス部１４３１に入力され、電圧Ｖｃｎｔｌに比例したバイアス電圧をバイアス部１４３１は出力する。このバイアス電圧は、ＣＭＬ回路のテール電流源１４２２と負荷抵抗のトランジスタ１４２３ａ，１４２３ｂを制御する。負荷抵抗１４２３ａ，１４２３ｂだけ又はテール電流源１４２２だけ制御する方式もあるが、振幅を発振周波数によらず一定にしたい場合は、両方を制御する方式が一般的である。【０００６】
図１５は、制御電圧Ｖｃｎｔｌ及び発振周波数ｆｏｓｃの関係を示すグラフである。制御電圧Ｖｃｎｔｌは、バイアス部１４３１の中で、トランジスタ１４１１を一段挟んで制御されるため、トランジスタの閾値電圧Ｖｔｈの影響を受けることになる。トランジスタ１４１１は、ソースが電源電圧Ｖｄｄに接続され、ドレインがトランジスタ１４２２のゲートに接続される。リングオシレータでは、この閾値電圧Ｖｔｈが同調範囲の妨げとなり、電源電圧Ｖｄｄから閾値電圧Ｖｔｈを引いた残りの電圧（Ｖｄｄ−Ｖｔｈ）で同調範囲を確保しないといけないという問題がある。仕様となる目標発振周波数１５０１を実現するには、制御電圧Ｖｃｎｔｌの同調範囲は同調範囲１５０２になる。プロセスばらつき等により、特性は特性ＦＡＳＴから特性ＳＬＯＷの間でばらつく。特性ＴＹＰ（Typical）は、閾値電圧Ｖｔｈが代表的な値の特性である。特性ＦＡＳＴは、閾値電圧Ｖｔｈが低くばらついたときの特性である。特性ＳＬＯＷは、閾値電圧Ｖｔｈが高くばらついたときの特性である。リングオシレータは、プロセスばらつきの影響を大きく受ける。【０００７】
プロセスばらつき、電源電圧Ｖｄｄや温度等のばらつきを含めて、目標同調範囲１５０２を保証しようとすると、一番帯域の厳しい特性ＳＬＯＷで特性のミニマムが決まり、結果、特性ＴＹＰではＶＣＯのゲインが非常に高くなるという問題がある。ＶＣＯのゲインは、特性の傾きに対応する。ＶＣＯのゲインを高くすると、ＶＣＯ自身の感度が非常に高くなるため、電源電圧変動や制御電圧Ｖｃｎｔｌの変動に対して、敏感に反応してしまう。これはジッタとなって、ＶＣＯをＰＬＬ（Phase Locked Loop）回路に使用する場合、ＰＬＬ回路の性能を悪くしてしまう。【０００８】
また、テクノロジの進化に伴い、電圧スケーリング（低電圧化）が進んでいる。リングオシレータでは、この電圧スケーリングも大変問題となる。電源電圧はスケーリングされていくが、トランジスタの閾値電圧Ｖｔｈはスケーリングされないため、同調範囲１５０２であるＶｄｄ−Ｖｔｈは小さくなる方向に進むことになる。将来、１Ｖ以下の電圧で回路を構成する場合、既存の回路方式では同調範囲１５０２が確保できないことが容易に予想できる。【０００９】
上述のとおり、既存のリングオシレータでは、同調範囲１５０２がＶｄｄ−Ｖｔｈで決まるため、ＶＣＯのゲインを高くすることで対処してきた。しかし、ＶＣＯのゲインが高くなることは、同時にノイズ（ジッタ）が増えることを意味し、また将来の電源電圧スケーリングに対し、更に設計が厳しくなることを促している。【００１０】
また、下記の特許文献１には、固定電極と可動電極とで可変コンデンサが形成されており、固定用金属フレームと固定電極との間に所定の静電容量を有するコンデンサを挿入することにより、環境変化や経時変化に依存する浮遊容量による発振周波数のオフセット値の変動や感度変動を大きく低減させる静電容量式重量検出装置が開示されている。【００１１】
また、下記の特許文献２及び特許文献３には、可変容量ダイオードを用いたＣＲ発振部を有する自励発振回路が開示されている。【００１２】
また、下記の特許文献４には、複数個の差動型ゲインステージが抵抗素子を介してリング状に接続され、各差動型ゲインステージの入力と基準電位との間にはバンドパスフィルタがそれぞれ接続されるリング発振器が開示されている。【００１３】
【特許文献１】特開２００１−２０１３９２号公報
【特許文献２】特開平７−１６９５８３号公報
【特許文献３】特開平７−１６９５８４号公報
【特許文献４】特許第３５２８２０３号公報
【発明の開示】
【００１４】
本発明の目的は、プロセスばらつき、電源電圧スケーリング及び／又はＶＣＯの高ゲインによるノイズの影響を受け難い電圧制御リングオシレータを提供することである。
【００１５】
本発明の一観点によれば、リング接続された複数のアンプと、複数のアンプにそれぞれ接続され、電圧制御により容量が変化する複数の可変容量素子とを有する電圧制御リングオシレータが提供される。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の第１の実施形態による高速Ｉ／Ｏ（入力／出力）回路の構成例を示す図である。
【図２】図２は、図１３のＶＣＯの構成例を示す回路図である。
【図３】図３は、図５の可変容量の構成例を示す半導体チップの断面図である。
【図４】図４は、図１のＶＣＯの構成例を示す回路図である。
【図５】図５は、図４のＣＲリング素子の構成例を示す回路図である。
【図６】図６は、可変容量の両端電圧Ｖｖａｒ及び容量Ｃｖａｒの関係を示すグラフである。
【図７】図７は、制御電圧Ｖｃｎｔｌ及び発振周波数ｆｏｓｃの関係を示すグラフである。
【図８Ａ】図８Ａは、本発明の第２の実施形態によるＰＬＬ回路の構成例を示すブロック図である。
【図８Ｂ】図８Ｂは、図８ＡのＶＣＯの構成例を示す回路図である。
【図８Ｃ】図８Ｃは、図８ＢのＣＲリング素子の構成例を示す回路図である。
【図９Ａ】図９Ａは、本発明の第３の実施形態によるＰＬＬ回路の構成例を示すブロック図である。
【図９Ｂ】図９Ｂは、図９ＡのＶＣＯの構成例を示す回路図である。
【図９Ｃ】図９Ｃは、図９ＢのＣＲリング素子の構成例を示す回路図である。
【図９Ｄ】図９Ｄは、図９Ｃの負荷抵抗部の構成例を示す図である。
【図９Ｅ】図９Ｅは、図９Ｃの負荷抵抗部の他の構成例を示す図である。
【図９Ｆ】図９Ｆは、図９Ｃの負荷抵抗部の他の構成例を示す図である。
【図１０Ａ】図１０Ａは、本発明の第４の実施形態によるＰＬＬ回路の構成例を示すブロック図である。
【図１０Ｂ】図１０Ｂは、図１０ＡのＶＣＯの構成例を示す回路図である。
【図１０Ｃ】図１０Ｃは、図１０ＢのＣＲリング素子の構成例を示す回路図である。
【図１０Ｄ】図１０Ｄは、図１０Ｃの負荷抵抗部の構成例を示す図である。
【図１０Ｅ】図１０Ｅは、図１０Ｃの負荷抵抗部の他の構成例を示す図である。
【図１０Ｆ】図１０Ｆは、図１０Ｃの負荷抵抗部の他の構成例を示す図である。
【図１１Ａ】図１１Ａは、本発明の第５の実施形態によるＰＬＬ回路の構成例を示すブロック図である。
【図１１Ｂ】図１１Ｂは、図１１ＡのＶＣＯの構成例を示す回路図である。
【図１１Ｃ】図１１Ｃは、図１１ＢのＣＲリング素子の構成例を示す回路図である。
【図１１Ｄ】図１１Ｄは、図１１Ｃの負荷抵抗部の構成例を示す図である。
【図１１Ｅ】図１１Ｅは、図１１Ｃのテール電流源の構成例を示す図である。
【図１２Ａ】図１２Ａは、本発明の第６の実施形態によるＰＬＬ回路の構成例を示すブロック図である。
【図１２Ｂ】図１２Ｂは、図１２ＡのＶＣＯの構成例を示す回路図である。
【図１２Ｃ】図１２Ｃは、図１２ＢのＣＲリング素子の構成例を示す回路図である。
【図１２Ｄ】図１２Ｄは、図１２Ｃのオフセット容量の構成例を示す図である。
【図１２Ｅ】図１２Ｅは、図１２Ｃのオフセット容量の他の構成例を示す図である。
【図１３】図１３は、本発明の第７の実施形態によるＰＬＬ回路の構成例を示すブロック図である。
【図１４Ａ】図１４Ａは、電圧制御リングオシレータの構成例を示す図である。
【図１４Ｂ】図１４Ｂは、図１４ＡのＣＲリング素子の構成例を示す回路図である。
【図１５】図１５は、制御電圧Ｖｃｎｔｌ及び発振周波数ｆｏｓｃの関係を示すグラフである。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態による高速Ｉ／Ｏ（入力／出力）回路の構成例を示す図である。高速Ｉ／Ｏ回路の場合、ドライバ（Ｔｘ）及びレシーバ（Ｒｘ）ではデータレートの半分の周波数のクロックが必要とされ、このクロックはＰＬＬ回路１１０により生成される。ＰＬＬ回路１１０は、位相検出器１０１、チャージポンプ１０２、ループフィルタ（ＬＰＦ）１０３、電圧制御オシレータ（ＶＣＯ）１０４、及び逓倍器１０５を有する。位相検出器１０１は、リファレンスクロックＲＣＬＫと、逓倍器１０５からの出力クロック（フィードバッククロック）とを比較し、その位相誤差に応じたパルス幅をチャージポンプ１０２に出力する。チャージポンプ１０２は、このパルス幅に応じた電流をＬＰＦ１０３に流す。ＬＰＦ１０３は、ローパスフィルタであり、この誤差信号を平滑化する。ＶＣＯ１０４は、この平滑化された電圧Ｖｃｎｔｌに応じて発振し、Ｉ信号及びＱ信号を出力する。例えば、Ｉ信号は０°及び１８０°の差動信号であり、Ｑ信号は９０°及び２７０°の差動信号である。逓倍器１０５は、ＶＣＯ１０４が出力する１つの信号の周波数をＮ倍にした信号を位相検出器１０１に出力する。その結果、位相検出器１０１で検出される位相誤差が０になると、ＰＬＬ回路１１０はロック状態（定常状態）に移行し、リファレンスクロックＲＣＬＫの周波数をＮ倍した安定した同期クロック（Ｉ信号及びＱ信号）を得ることができる。【００１８】
位相インターポレータ１０６は、ＶＣＯ１０４及びデジタルフィルタ１０９の出力信号をミキシングし、デシジョンラッチ１０７に出力する。デシジョンラッチ１０７は、シリアル形式のデータＤｉｎをラッチし、デマルチプレクサ１０８に出力する。デマルチプレクサ１０８は、データをシリアル形式からパラレル形式に変換し、データＤｏｕｔを出力する。デジタルフィルタ１０９は、デマルチプレクサ１０８の出力データをフィルタリングし、位相インターポレータ１０６に出力する。これにより、デシジョンラッチ１０７のラッチタイミングを、データＤｉｎが安定した適切なタイミングに調整することができる。【００１９】
高速Ｉ／Ｏ回路で用いられるＶＣＯ１０４は、ＬＣ共振を用いたＬＣ型ＶＣＯ又は差動のＣＭＬ型アンプを正帰還かける電圧制御リングオシレータが使われる。特に、ＲＦ帯の用途（数ＧＨｚオーバー）でない場合、又はインダクタといった特殊素子を用いずにコスト削減を目的としたＰＬＬ回路は、電圧制御リングオシレータを用いる。【００２０】
また、近年テクノロジの進化に伴い、低電圧化が進んでいる。デジタル回路は、論理閾値で回路動作が決まるため、低電圧仕様にマージンがあるものの、アナログ回路では、この電圧スケーリングが様々な障害となって表れる。本実施形態は、高速Ｉ／Ｏ回路、低電圧仕様に用いられるＶＣＯ１０４、及びＶＣＯ１０４を用いたＰＬＬ回路１１０等を適用範囲とする。【００２１】
図４は、図１のＶＣＯ１０４の構成例を示す回路図である。このＶＣＯ１０４は、電圧制御リングオシレータである。複数の差動アンプ４０１は、リング接続される。複数の負荷抵抗４０２は、それぞれ複数の差動アンプ４０１に接続される固定抵抗である。複数の電流源４０３は、それぞれ複数の差動アンプ４０１に接続される定電流源である。ＣＲリング素子４０４は、１個の差動アンプ４０１、負荷抵抗４０２及び電流源４０３を有する。例えば、４個のＣＲリング素子４０４がリング接続される。差動アンプ４０１は、差動信号を入力し、その差動信号を増幅して出力する。差動信号は、相互に位相が１８０度反転した２本の信号である。各差動アンプ４０１の出力差動信号は、１周期を差動アンプ４０１の数で割った位相差を有する。例えば、右から２個目の差動アンプ４０１は、０°及び１８０°の差動信号をＩ信号として出力する。左端の差動アンプ４０１は、９０°及び２７０°の差動信号をＱ信号として出力する。差動アンプ４０１は、可変容量を有し、制御電圧Ｖｃｎｔｌにより容量が制御される。【００２２】
図５は、図４のＣＲリング素子４０４の構成例を示す回路図である。ＣＲリング素子４０４は、ＣＭＬ型差動アンプを有し、非反転入力端子Ｉ＋及び反転入力端子Ｉ−から差動信号を入力し、その差動信号を増幅し、非反転出力端子Ｏ＋及び反転出力端子Ｏ−から増幅した差動信号を出力する。電流源４０３には、定電流Ｉｓが流れる。非反転出力端子Ｏ＋及び反転出力端子Ｏ−には、それぞれ寄生容量５０３ｂ及び寄生容量５０３ａが接続されている。非反転入力端子Ｉ＋はＮチャネルトランジスタ５０１ａのゲートに接続され、反転入力端子Ｉ−はＮチャネルトランジスタ５０１ｂのゲートに接続される。反転出力端子Ｏ−は、トランジスタ５０１ａのドレインに接続される。非反転出力端子Ｏ＋は、トランジスタ５０１ｂのドレインに接続される。電流源４０３は、トランジスタ５０１ａ及び５０１ｂのソースの相互接続点とグランドとの間に接続される。負荷抵抗４０２ａは、トランジスタ５０１ａのドレインと電源電圧との間に接続される。負荷抵抗４０２ｂは、トランジスタ５０１ｂのドレインと電源電圧との間に接続される。可変容量５０２ａは、トランジスタ５０１ａのドレインと制御電圧Ｖｃｎｔｌとの間に接続される。可変容量５０２ｂは、トランジスタ５０１ｂのドレインと制御電圧Ｖｃｎｔｌとの間に接続される。可変容量５０２ａ及び５０２ｂは、オンチップバラクタ（バリキャップ）である。ＣＲリング素子４０４は、容量及び抵抗のＣＲにより出力信号の遅延量が決まる。電圧Ｖｃｎｔｌにより可変容量５０２ａ及び５０２ｂを変化させることにより、リングオシレータの発振周波数を制御することができる。【００２３】
図３は、図５の可変容量５０２ａ及び５０２ｂの各構成例を示す半導体チップの断面図である。可変容量５０２ａ及び５０２ｂは、半導体チップ上に形成される。可変容量５０２ａ及び５０２ｂの基本的構成は、トランジスタの構成をベースにしたものである。Ｐ型半導体基板３０１は、例えばシリコン基板である。Ｎ型ウエル３０２は、Ｐ型基板３０１上に形成される。Ｎ＋型領域３０３及び３０５は、トランジスタのソース及びドレインに対応し、Ｎ型ウエル３０２の表面にイオン注入により形成される。領域３０７は、トランジスタのチャネル領域に対応し、Ｎ型ウエル３０２の表面にイオン注入により形成される。誘電体層３０８は、トランジスタのゲート酸化膜に対応し、領域３０７上にシリコン酸化膜で形成される。ポリシリコン３０９は、誘電体層３０８上に形成される。コンタクト部３１０は、ポリシリコン３０９上に形成され、端子３１１に接続される。端子３１１は、図５のトランジスタ５０１ａ又は５０１ｂのドレインに接続される。コンタクト部３０４は、Ｎ＋型領域３０３上に形成される。コンタクト部３０６は、Ｎ＋型領域３０５上に形成される。コンタクト部３０４及び３０６は、制御電圧Ｖｃｎｔｌに接続される。【００２４】
図６は、図５の可変容量５０２ａ，５０２ｂの両端電圧Ｖｖａｒ及び容量Ｃｖａｒの関係を示すグラフである。両端電圧Ｖｖａｒを変化させることにより、容量Ｃｖａｒを制御することができる。両端電圧Ｖｖａｒは、電源電圧Ｖｄｄから−Ｖｄｄまでの範囲６０１を同調範囲として利用することができる。両端電圧Ｖｖａｒは、制御電圧Ｖｃｎｔｌにより制御可能であり、図１５のような閾値電圧Ｖｔｈの悪影響を受けない。【００２５】
図７は、制御電圧Ｖｃｎｔｌ及び発振周波数ｆｏｓｃの関係を示すグラフである。プロセスばらつき等により、特性は特性ＦＡＳＴから特性ＳＬＯＷの間でばらつく。特性ＴＹＰ（Typical）は、閾値電圧Ｖｔｈが代表的な値の特性である。特性ＦＡＳＴは、閾値電圧Ｖｔｈが低くばらついたときの特性である。特性ＳＬＯＷは、閾値電圧Ｖｔｈが高くばらついたときの特性である。仕様となる目標発振周波数７０１を実現するには、制御電圧Ｖｃｎｔｌの同調範囲として広い範囲７０２を使用することができる。【００２６】
図１４Ａでは、ＣＲリング素子１４０４のＲ（抵抗）１４０２をアナログ的に可変にしていたのに対し、本実施形態はＣＲリング素子４０４のＣ（容量）５０２ａ，５０２ｂをアナログ的に可変にする。この可変容量５０２ａ，５０２ｂを実現しているのが、図３に示す構造を有するオンチップバラクタ（バリキャップ）である。この構造のバラクタによると、図６に示すように、バラクタの両端の電圧Ｖｖａｒを可変にした場合、バラクタ自身の容量Ｃｖａｒは大きな可変範囲を持つことが可能となる。バラクタのＣ−Ｖ（容量−電圧）特性は、電圧Ｖｖａｒに比例した安定した一次の直線となる。ＶＣＯのゲインは、本来、線形であることが理想であるが、ＰＬＬ回路がロックした状態を仮定すると完全に線形である必要はない。ＰＬＬ回路で重要となるのは上述の通り、同調範囲７０２を最大限にとりつつ、ＶＣＯのゲインを抑えるという相異なるファクタである。補足ではあるが、図１４Ａのリングオシレータであってもトランジスタの非線形性の影響を受けるため、完全な一次直線とはならない。バラクタの特性で重要なのは、閾値電圧Ｖｔｈの影響が全くないことである。【００２７】
このようにＣＲリング（ディレィ）素子４０４の抵抗（Ｒ）４０２ａ，４０２ｂを固定し、容量（Ｃ）５０２ａ，５０２ｂを変動させることで、閾値電圧Ｖｔｈの影響を受けることなく、ＶＣＯ１０４の発振周波数ｆｏｓｃのレンジをＬＰＦ１０３からの制御電圧Ｖｃｎｔｌに比例して変えることが可能となる。図１４Ｂの回路では、バイアス部１４３１を介して制御をするが、これは一般的にカレントミラー回路で構成されている。カレントミラー回路は、プロセスばらつき、電源電圧又は温度変動に敏感なため、どうしてもＶＣＯのゲインに顕著な差が現れてしまう。本実施形態のバラクタ５０２ａ，５０２ｂは、これらの特性に非常に強いというメリットを有する。また、カレントミラー回路は、低電圧になればなるほどコピーの精度が悪くなるのに対して、本実施形態は低電圧にスケーリングされても電源電圧全ての範囲を同調範囲として利用できる。更に、バラクタ５０２ａ，５０２ｂの可変範囲から計算される同調レンジというのはバラクタ５０２ａ，５０２ｂの並列個数を操作することで容易に計算できるため、必要とされる同調レンジを最小限のＶＣＯのゲインでカバーできるというメリットがある。結果、図１４Ｂの回路に比べ、低いＶＣＯのゲインが達成でき、ジッタの少ないＰＬＬ回路が構成できる。【００２８】
制御電圧Ｖｃｎｔｌで直接バラクタ５０２ａ，５０２ｂを制御できるため、図１４Ｂのバイアス部１４３１が必要ないというのも本実施形態の特徴である。バイアス部１４３１は、カレントミラー回路となるが、カレントミラー回路は、トランジスタ１４１２のドレイン−ソース間抵抗Ｒｄｓを大きくするために、ゲート長及びゲート幅の大きいトランジスタ１４１２を使う。そのため、バイアス部１４３１が無くなることにより、使用面積を小さくすることができる効果が大きい。【００２９】
以上のように、本実施形態によれば、アンプを正帰還かけて発振させる電圧制御リングオシレータにおいて、オンチップのバラクタ素子５０２ａ，５０２ｂで電圧をアナログ的に制御することで、閾値電圧Ｖｔｈの影響を受けることなく、ＶＣＯの同調電圧レンジを広範囲に広げることができる。【００３０】
（第２の実施形態）
図８Ａは、本発明の第２の実施形態によるＰＬＬ回路の構成例を示すブロック図である。このＰＬＬ回路は、図１のＰＬＬ回路１１０と同じである。【００３１】
図８Ｂは、図８ＡのＶＣＯ１０４の構成例を示す回路図である。このＶＣＯ１０４は、図４のＶＣＯと同じである。【００３２】
図８Ｃは、図８ＢのＣＲリング素子４０４の構成例を示す回路図である。本実施形態が図５と異なる点を説明する。Ｎチャネルトランジスタ８０１は、図５の電流源４０３に対応し、ゲートが固定電圧Ｖｂに接続され、ソースがグランドに接続され、ドレインがトランジスタ５０１ａ及び５０１ｂのソースの相互接続点に接続される。このＣＲリング素子４０４は、ＣＲディレィ素子であり、抵抗（Ｒ）４０２ａ，４０２ｂを固定にし、容量（Ｃ）５０２ａ，５０２ｂを可変にする。ＣＲリング素子４０４は、ＣＭＬ型差動アンプを有し、トランジスタを用いない純抵抗４０２ａ，４０２ｂを負荷として使用する。【００３３】
以上のように、本実施形態によれば、トランジスタ８０１は、電流源として、ＣＭＬ型差動アンプのテール電流Ｉｓを流す。トランジスタ８０１のゲート電圧Ｖｂを一定にし、かつ負荷を純抵抗４０２ａ，４０２ｂにし、可変容量５０２ａ，５０２ｂのＣ−Ｖ特性の線形性を用いることにより発振させる。【００３４】
（第３の実施形態）
図９Ａは、本発明の第３の実施形態によるＰＬＬ回路の構成例を示すブロック図である。このＰＬＬ回路は、図８ＡのＰＬＬ回路と同じである。【００３５】
図９Ｂは、図９ＡのＶＣＯ１０４の構成例を示す回路図である。このＶＣＯ１０４は、図８ＢのＶＣＯと同じである。【００３６】
図９Ｃは、図９ＢのＣＲリング素子４０４の構成例を示す回路図である。本実施形態が図８Ｃと異なる点を説明する。負荷抵抗部９０１ａ及び９０１ｂは、図８Ｃの負荷抵抗４０２ａ及び４０２ｂの代わりに設けられる。【００３７】
図９Ｄは、図９Ｃの負荷抵抗部９０１ａ及び９０１ｂの各構成例を示す図である。負荷抵抗部９０１ａ及び９０１ｂは、Ｐチャネルトランジスタ９０２により構成される。トランジスタ９０２は、ゲートが固定電圧Ｖｂ１に接続され、ソースが電源電圧に接続され、ドレインがトランジスタ５０１ａ又は５０１ｂのドレインに接続される。【００３８】
図９Ｅは、図９Ｃの負荷抵抗部９０１ａ及び９０１ｂの他の各構成例を示す図である。負荷抵抗部９０１ａ及び９０１ｂは、Ｐチャネルトランジスタ９０３により構成される。トランジスタ９０３は、ダイオード接続されている。すなわち、トランジスタ９０３は、ソースが電源電圧に接続され、ゲート及びドレインがトランジスタ５０１ａ又は５０１ｂのドレインに接続される。【００３９】
図９Ｆは、図９Ｃの負荷抵抗部９０１ａ及び９０１ｂの他の各構成例を示す図である。負荷抵抗部９０１ａ及び９０１ｂは、Ｐチャネルトランジスタ９０４及び９０５により構成される。トランジスタ９０４は、図９Ｄのトランジスタ９０２に対応する。トランジスタ９０５は、図９Ｅのトランジスタ９０３に対応する。トランジスタ９０４及び９０５は、並列接続される。【００４０】
本実施形態は、負荷抵抗部９０１ａ，９０１ｂにトランジスタを用いた例である。図９Ｄは、Ｐチャネルトランジスタ９０２を直接バイアスするタイプである。図９Ｅは、ゲインを少々抑えてコモン変動に強くしているダイオード接続タイプのトランジスタ９０３である。図９Ｆは、バイアストランジスタ９０４とダイオード接続トランジスタ９０５を並列に接続することにより、トランジスタの線形性をよくするシンメトリック負荷タイプである。【００４１】
（第４の実施形態）
図１０Ａは、本発明の第４の実施形態によるＰＬＬ回路の構成例を示すブロック図である。このＰＬＬ回路は、図８ＡのＰＬＬ回路と同じである。【００４２】
図１０Ｂは、図１０ＡのＶＣＯ１０４の構成例を示す回路図である。このＶＣＯ１０４は、図８ＢのＶＣＯに対し、負荷抵抗４０２及び電流源４０３の位置が逆になっている。電流源４０３は、電源電圧及び差動アンプ４０１間に接続される。負荷抵抗４０２は、差動アンプ４０１及びグランド間に接続される。【００４３】
図１０Ｃは、図１０ＢのＣＲリング素子４０４の構成例を示す回路図である。Ｐチャネルトランジスタ１００１は、図１０Ｂの電流源４０３に対応し、ゲートが固定電圧Ｖｂに接続され、ソースが電源電圧に接続され、ドレインがＰチャネルトランジスタ１００７ａ及び１００７ｂのソースの相互接続点に接続される。Ｐチャネルトランジスタ１００７ａのゲートは、非反転入力端子Ｉ＋に接続される。Ｐチャネルトランジスタ１００７ｂのゲートは、反転入力端子Ｉ−に接続される。可変容量５０２ａは、トランジスタ１００７ａのドレイン及び制御電圧Ｖｃｎｔｌ間に接続される。可変容量５０２ｂは、トランジスタ１００７ｂのドレイン及び制御電圧Ｖｃｎｔｌ間に接続される。非反転出力端子Ｏ＋は、トランジスタ１００７ｂのドレインに接続される。反転出力端子Ｏ−は、トランジスタ１００７ａのドレインに接続される。負荷抵抗部１００６ａは、トランジスタ１００７ａのドレイン及びグランド間に接続される。負荷抵抗部１００６ｂは、トランジスタ１００７ｂのドレイン及びグランド間に接続される。負荷抵抗部１００６ａ及び１００６ｂは、図１０Ｂの負荷抵抗４０２に対応する。【００４４】
図１０Ｄは、図１０Ｃの負荷抵抗部１００６ａ及び１００６ｂの各構成例を示す図である。負荷抵抗部１００６ａ及び１００６ｂは、Ｎチャネルトランジスタ１００２により構成される。トランジスタ１００２は、ゲートが固定電圧Ｖｂ１に接続され、ソースがグランドに接続され、ドレインがトランジスタ１００７ａ又は１００７ｂのドレインに接続される。【００４５】
図１０Ｅは、図１０Ｃの負荷抵抗部１００６ａ及び１００６ｂの他の各構成例を示す図である。負荷抵抗部１００６ａ及び１００６ｂは、Ｎチャネルトランジスタ１００３により構成される。トランジスタ１００３は、ダイオード接続されている。すなわち、トランジスタ１００３は、ソースがグランドに接続され、ゲート及びドレインがトランジスタ１００７ａ又は１００７ｂのドレインに接続される。【００４６】
図１０Ｆは、図１０Ｃの負荷抵抗部１００６ａ及び１００６ｂの他の各構成例を示す図である。負荷抵抗部１００６ａ及び１００６ｂは、Ｎチャネルトランジスタ１００４及び１００５により構成される。トランジスタ１００４は、図１０Ｄのトランジスタ１００２に対応する。トランジスタ１００５は、図１０Ｅのトランジスタ１００３に対応する。トランジスタ１００４及び１００５は、並列接続される。【００４７】
本実施形態は、図９Ｃと異なり、テール電流Ｉｓを電源電圧側から引っ張った例になる。この回路は、Ｐチャネルトランジスタがメインで構成されるため、図９Ｃの回路構成に比べ、帯域が落ちるというデメリットを有するが、１／ｆノイズ特性がよいというメリットがある。【００４８】
（第５の実施形態）
図１１Ａは、本発明の第５の実施形態によるＰＬＬ回路の構成例を示すブロック図である。このＰＬＬ回路は、図８ＡのＰＬＬ回路と同じである。【００４９】
図１１Ｂは、図１１ＡのＶＣＯ１０４の構成例を示す回路図である。このＶＣＯ１０４は、図８ＢのＶＣＯと同じである。【００５０】
図１１Ｃは、図１１ＢのＣＲリング素子４０４の構成例を示す回路図である。本実施形態が図８Ｃと異なる点を説明する。負荷抵抗部１１０３ａ及び１１０３ｂは、可変抵抗であり、図８Ｃの負荷抵抗４０２ａ及び４０２ｂの代わりに設けられる。テール電流源１１０４は、可変電流源であり、図８Ｃのトランジスタ８０１の代わりに設けられる。【００５１】
図１１Ｄは、図１１Ｃの負荷抵抗部１１０３ａ及び１１０３ｂの各構成例を示す図である。複数のＰチャネルトランジスタ１１０１のソース及びドレインは、それぞれ並列に接続される。トランジスタ１１０１は、ソースの相互接続点が電源電圧に接続され、ドレインの相互接続点がトランジスタ５０１ａ又は５０１ｂのドレインに接続される。複数のトランジスタ１１０１のゲートには、外部から電圧が供給される。複数のトランジスタ１１０１を重み付けし、外部からその各ゲート電圧を個別に制御することにより、負荷抵抗部１１０３ａ及び１１０３ｂの抵抗値を変化させることができる。【００５２】
図１１Ｅは、図１１Ｃのテール電流源１１０４の構成例を示す図である。複数のＮチャネルトランジスタ１１０２のソース及びドレインは、それぞれ並列に接続される。トランジスタ１１０２は、ソースの相互接続点がグランドに接続され、ドレインの相互接続点がトランジスタ５０１ａ又は５０１ｂのソースに接続される。複数のトランジスタ１１０２のゲートには、外部から電圧が供給される。複数のトランジスタ１１０２を重み付けし、外部からその各ゲート電圧を個別に制御することにより、テール電流源１１０４の電流量を変化させることができる。【００５３】
本実施形態によれば、オフセット周波数を制御することができる。負荷抵抗部１１０３ａ及び１１０３ｂの抵抗値を外部から可変にすることにより、ＶＣＯ１０４の中心発振周波数を変えることが可能となる。動作点を変えないようにするために、負荷抵抗部１１０３ａ，１１０３ｂと併せてテール電流源１１０４の電流の量も可変にできる。【００５４】
可変容量５０２ａ，５０２ｂは、制御電圧Ｖｃｎｔｌにより制御される。これに対し、負荷抵抗部１１０３ａ，１１０３ｂのトランジスタ１１０１及び電流源１１０４のトランジスタ１１０２のゲートは、制御電圧Ｖｃｎｔｌとは独立の電圧により制御される。ＰＬＬ回路の動作準備段階に、負荷抵抗部１１０３ａ，１１０３ｂ及びテール電流源１１０４を外部から制御し、ＶＣＯ１０４の中心発振周波数を決める。ＰＬＬ回路の動作中は、フィードバックされる制御電圧Ｖｃｎｔｌにより可変容量５０２ａ，５０２ｂのみが制御され、発振周波数が決まる。なお、電流源１１０４のトランジスタ１１０２のゲートは、制御電圧Ｖｃｎｔｌにより制御してもよい。【００５５】
以上のように、テール電流源１１０４のトランジスタ１１０２を並列に接続することにより、外部から電流源１１０４の電流値を可変にできる。また、負荷抵抗部１１０３ａ及び１１０３ｂのトランジスタ１１０１を並列に接続することにより、トランジスタ１１０１のオン抵抗を可変にできる。これらの制御により、ＶＣＯ１０４に対してオフセット周波数を自由に選ぶことが可能となる。【００５６】
（第６の実施形態）
図１２Ａは、本発明の第６の実施形態によるＰＬＬ回路の構成例を示すブロック図である。このＰＬＬ回路は、図８ＡのＰＬＬ回路と同じである。【００５７】
図１２Ｂは、図１２ＡのＶＣＯ１０４の構成例を示す回路図である。このＶＣＯ１０４は、図８ＢのＶＣＯと同じである。【００５８】
図１２Ｃは、図１２ＢのＣＲリング素子４０４の構成例を示す回路図である。本実施形態が図９Ｃと異なる点を説明する。オフセット容量１２０１ａは可変容量５０２ａに並列に接続され、オフセット容量１２０１ｂは可変容量５０２ｂに並列に接続される。テール電流源４０３は、図９Ｃのトランジスタ８０１に対応する。【００５９】
図１２Ｄは、図１２Ｃのオフセット容量１２０１ａ及び１２０１ｂの各構成例を示す図である。複数の可変容量１２０２は、並列に接続される。容量１２０２は、制御電圧Ｖｃｎｔｌとは独立に容量値が制御されてもよいし、固定容量であってもよい。【００６０】
図１２Ｅは、図１２Ｃのオフセット容量１２０１ａ及び１２０１ｂの他の各構成例を示す図である。複数のＰチャネルトランジスタ１２０３のソース及びドレインは、それぞれ並列に可変容量５０２ａ又は５０２ｂに接続される。複数のトランジスタ１２０３のゲートには、制御電圧Ｖｃｎｔｌとは独立な外部電圧が供給される。複数のトランジスタ１２０３を重み付けし、外部からその各ゲート電圧を個別に制御することにより、トランジスタ１２０３のソース及びドレイン間の容量値を変化させることができる。【００６１】
本実施形態によれば、オフセット周波数を制御することができる。オフセット容量１２０１ａ及び１２０１ｂの容量値を外部から可変にすることにより、ＶＣＯ１０４の中心発振周波数を変えることが可能となる。【００６２】
以上のように、アナログ的に制御可能な可変容量５０２ａ，５０２ｂと並列にオフセット容量１２０１ａ，１２０１ｂを接続することにより、オフセット周波数を自由に選択することができる。オフセット容量１２０１ａ及び１２０１ｂは、アナログ容量素子、トランジスタの他、バラクタ素子でもよい。【００６３】
第５及び第６の実施形態によれば、容易に中心発振周波数を変えることが可能である。ＰＬＬ回路の仕様によっては、ＶＣＯの中心発振周波数を変えたい用途も考えられる。中心発振周波数を変える手段としては、第５の実施形態のようにオン抵抗を変えること、又は第６の実施形態のように容量をオフセットで追加することである。オン抵抗を可変にするには、負荷抵抗部１１０３ａ，１１０３ｂのトランジスタ１１０１を並列に接続すればよい。この場合、一般にテール電流源１１０４の電流も負荷抵抗部１１０３ａ，１１０３ｂの抵抗値に合わせて制御すると動作点が変わらないため、安定した動作が実現できる。すなわち、テール電流の半分の電流が各負荷抵抗部１１０３ａ，１１０３ｂに流れるように負荷抵抗部１１０３ａ，１１０３ｂのトランジスタ１１０１のオン／オフを制御する。また、オフセット容量１２０１ａ，１２０１ｂを可変容量５０２ａ，５０２ｂに対して並列に接続することでも、中心周波数を変えることができる。このオフセット容量１２０１ａ，１２０１ｂは、アナログの容量素子だけでなく、ＭＯＳ構造を用いた容量素子、またバラクタや配線を用いた容量等でも問題ない。【００６４】
（第７の実施形態）
図１３は、本発明の第７の実施形態によるＰＬＬ回路の構成例を示すブロック図である。このＰＬＬ回路が、図８ＡのＰＬＬ回路と異なる点を説明する。図８Ａでは、ＶＣＯ１０４は差動信号を生成して出力する。これに対して、図１３では、ＶＣＯ１０４は、単相信号ＰＣＬＫを生成して出力する。【００６５】
図２は、図１３のＶＣＯ１０４の構成例を示す回路図である。ＶＣＯ１０４は、電圧制御リングオシレータである。複数かつ奇数個のインバータ（アンプ）２０１がリング接続される。インバータ２０１は、入力信号を１８０°反転及び増幅して出力する。複数の可変容量２０２は、それぞれ複数のインバータ２０１の出力及び制御電圧Ｖｃｎｔｌ間に接続される。可変容量２０２は、図３の構造と同じ構造を有し、制御電圧Ｖｃｎｔｌに応じて容量値が変化する。インバータ２０１はトランジスタのオン抵抗を有するので、ＶＣＯ１０４はＣＲリング素子を有することになる。第１〜第６の実施形態と同様に、可変容量２０２を変化させることにより、発振周波数を制御することができる。【００６６】
本実施形態は、インバータ２０１を奇数段接続して正帰還をかけた電圧制御リングオシレータである。各インバータ２０１の出力に、半導体チップ上に形成される可変容量（バラクタ素子）２０２を接続することにより、閾値電圧Ｖｔｈの影響をなくし、同調電圧レンジを広げることができる。【００６７】
以上のように、第１〜第７の実施形態によれば、電圧制御リングオシレータにおいて閾値電圧Ｖｔｈの影響を全く受けることなく、ＶＣＯの同調電圧レンジを広げることが可能となる。仕様となる発振周波数レンジを可変容量の可変範囲でカバーすることにより、ＶＣＯのゲインを十分に下げることができ、ジッタの少ないＰＬＬ回路を構成することができる。【００６８】
また、ＰＬＬ回路の低電源電圧動作において、閾値電圧Ｖｔｈの影響を受けることなく、同調電圧範囲を確保することができる。低電源電圧０．６Ｖまで、特性ＴＹＰのプロセスで動作できることをシミュレーションにて確認することができた。【００６９】
また、プロセスばらつきの影響が受けにくい回路構成になり、ＶＣＯのゲインを図１４Ｂの回路の１／２以下に抑えることが可能であり、電源電圧変動に強く、ノイズを小さくすることができる。【００７０】
また、ＶＣＯのゲインを半分に抑えるということは、ＰＬＬ回路からみると同じループパラメータにおいて、ＬＰＦ１０３の容量が半分でいいことを意味するため、ＰＬＬ回路としての使用面積も１／２（半分）になる。【００７１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００７２】
可変容量素子の容量を電圧制御することにより、トランジスタの閾値電圧の影響なく、発振周波数を制御することができる。これにより、広範囲の電圧制御が可能になり、電源電圧が低電圧化した場合にも安定した発振を行うことができる。また、プロセスばらつきの影響を受け難く、安定した発振を行うことができる。また、ゲインを小さくすることができるので、ノイズを小さくすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【手続補正書】
【提出日】平成20年7月11日(2008.7.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リング接続された複数のアンプと、
前記複数のアンプにそれぞれ接続され、電圧制御により容量が変化する複数の可変容量素子と
を有することを特徴とする電圧制御リングオシレータ。
【請求項２】
前記複数のアンプは、ＣＭＬ型差動アンプであることを特徴とする請求項１記載の電圧制御リングオシレータ。
【請求項３】
さらに、前記複数のアンプにそれぞれ接続された複数の負荷抵抗と、
前記複数のアンプにそれぞれ接続された複数のテール電流源とを有することを特徴とする請求項２記載の電圧制御リングオシレータ。
【請求項４】
前記テール電流源は定電流源であり、前記負荷抵抗は固定抵抗であることを特徴とする請求項３記載の電圧制御リングオシレータ。
【請求項５】
前記負荷抵抗は、トランジスタを用いない純抵抗であることを特徴とする請求項４記載の電圧制御リングオシレータ。
【請求項６】
前記負荷抵抗は、Ｐチャネル電界効果トランジスタを用いていることを特徴とする請求項４記載の電圧制御リングオシレータ。
【請求項７】
前記負荷抵抗は、Ｎチャネル電界効果トランジスタを用いていることを特徴とする請求項４記載の電圧制御リングオシレータ。
【請求項８】
前記テール電流源は可変電流源、又は前記負荷抵抗は可変抵抗であることを特徴とする請求項３記載の電圧制御リングオシレータ。
【請求項９】
さらに、前記複数の可変容量素子にそれぞれ並列に接続された複数のオフセット容量素子を有することを特徴とする請求項３記載の電圧制御リングオシレータ。
【請求項１０】
前記複数のアンプは奇数個のインバータであり、前記複数の可変容量素子はそれぞれ前記複数のインバータの出力に接続されることを特徴とする請求項１記載の電圧制御リングオシレータ。
【国際調査報告】
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