【手続補正書】
【提出日】平成19年6月11日(2007.6.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、
前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、
前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、
前記第２の絶縁層の厚さが5(nm)以上であり、
前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなることを特徴とする半導体記憶装置。
【請求項２】  前記制御電極は、制御電極に含まれる元素のうちシリコンが最も多く含まれることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】  前記メモリセルは、
第１導電型の半導体領域上に形成された第２導電型のソース領域およびドレイン領域を有する電界効果トランジスタを有し、
前記第１の絶縁層は前記ソース領域またはドレイン領域の少なくとも一方の上に接して形成され、前記ソース領域またはドレイン領域と前記制御電極との間に、前記ソース領域またはドレイン領域よりも制御電極の電圧が負になるような電圧を印加し、前記ソース領域またはドレイン領域と前記電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値をより負にする動作を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】  前記ソース領域またはドレイン領域の少なくとも一方の電位を基準とした制御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、
-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】  前記ソース領域またはドレイン領域の少なくとも一方の電位を基準とした制御電極の電圧をＶpp(V)とし、前記第１の絶縁層の厚さをｔox1 (nm)、電荷蓄積層の厚さをｔN (nm)、第２の絶縁層の厚さをｔox2 (nm)とすると、
-1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項３記載の半導体記憶装置。
【請求項６】  前記ソース領域またはドレイン領域と前記電荷蓄積層との間にダイレクトトンネル電流もしくはFowler-Nordheimトンネル電流を流すことを特徴とする請求項３、４、５のいずれか１項記載の半導体記憶装置。
【請求項７】  前記ソース領域またはドレイン領域と前記電荷蓄積層との間にダイレクトトンネル電流を流すことを特徴とする請求項３、４、５のいずれか１項記載の半導体記憶装置。
【請求項８】  前記メモリセルは、
第１導電型の半導体領域上に形成された第２導電型のソース領域およびドレイン領域を有する電界効果トランジスタを有し、
前記半導体領域と前記制御電極との間に、前記半導体領域よりも制御電極の電圧が負になるような電圧を印加し、前記半導体領域と前記電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値をより負にする動作を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項９】  前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、
-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】  前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記第１の絶縁層の厚さをｔox1 (nm)、電荷蓄積層の厚さをｔN (nm)、第２の絶縁層の厚さをｔox2 (nm)とすると、
-1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】  前記半導体領域と前記電荷蓄積層との間にダイレクトトンネル電流もしくはFowler-Nordheimトンネル電流を流すことを特徴とする請求項８、９、１０のいずれか１項記載の半導体記憶装置。
【請求項１２】  前記半導体領域と前記電荷蓄積層との間にダイレクトトンネル電流を流すことを特徴とする請求項８、９、１０のいずれか１項記載の半導体記憶装置。
【請求項１３】  第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルトランジスタを含み、
前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜からなり、
前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、
前記第２の絶縁層の厚さが5(nm)以上であり、
前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなり、
前記半導体領域と前記制御電極との間に、前記半導体領域よりも制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記電荷蓄積層との間に電流を流すことによって、前記メモリセルトランジスタのしきい値をより負にする動作を有し、
前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、
-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする半導体記憶装置。
【請求項１４】  前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記第１の絶縁層の厚さをｔox1 (nm)、電荷蓄積層の厚さをｔN (nm)、第２の絶縁層の厚さをｔox2 (nm)とすると、
-1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】  前記半導体領域と電荷蓄積層との間にホットホール電流を流すことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１６】  前記制御電極は、制御電極に含まれる元素のうちシリコンが最も多く含まれることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１７】  前記メモリセルが複数設けられ、
これら複数のメモリセルは直列接続されてメモリセルユニットを構成し、
前記メモリセルユニットの一端および他端に選択トランジスタがそれぞれ接続されていることを特徴とする請求項１乃至１６のいずれか１項記載の半導体記憶装置。
【請求項１８】  前記メモリセルが複数設けられ、
これら複数のメモリセルは並列接続されてメモリセルユニットを構成し、
前記メモリセルユニットの一端および他端に選択トランジスタがそれぞれ接続されていることを特徴とする請求項１乃至１６のいずれか１項記載の半導体記憶装置。
【請求項１９】  データ転送線とデータ選択線を有し、
前記メモリセルユニットは前記データ転送線と交差する方向に複数並列に配置され、
前記データ転送線とデータ選択線は互いに交差するように配置され、
前記選択トランジスタに制御信号を供給する制御線が前記データ選択線と並行に配置されることを特徴とする請求項１７または１８記載の半導体記憶装置。
【請求項２０】  半導体基板上に形成された第１導電型の第１の半導体領域と、
前記第１の半導体領域上に形成された第２導電型の第１ソース領域および第１ドレイン領域と、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上であり、前記第１の制御電極はｐ型不純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなり、電気的に情報を書き込み／消去可能なメモリセルトランジスタと、
前記半導体基板上に形成された第２導電型の第２の半導体領域と、
前記第２の半導体領域上に形成された第１導電型の第２ソース領域および第２ドレイン領域と、前記第２の半導体領域上に第３の絶縁層を介して形成され、ｐ型不純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなる第２の制御電極とを有するトランジスタと
を具備したことを特徴とする半導体記憶装置。
【請求項２１】  前記第３の絶縁層が20(nm)以下の厚さのシリコン酸化膜からなることを特徴とする請求項２０記載の半導体記憶装置。
【請求項２２】  半導体基板上に形成された第１導電型の第１の半導体領域と、
前記第１の半導体領域上に形成された第２導電型の第１ソース領域および第１ドレイン領域と、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記第２の絶縁層上に形成された第１の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さは5(nm)以上であり、前記第１の制御電極はｐ型不純物を含み、電気的に情報を書き込み／消去可能なメモリセルトランジスタと、
前記半導体基板上に形成された第２導電型の第２の半導体領域と、
前記第２の半導体領域上に形成された第１導電型の第２ソース領域および第２ドレイン領域と、前記第２の半導体領域上に第３の絶縁層を介して形成され、ｐ型不純物を含む第２の制御電極とを有するトランジスタと
を具備したことを特徴とする半導体記憶装置。
【請求項２３】  前記第１および第２の制御電極のｐ型不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少なく設定されていることを特徴とする請求項２２記載の半導体記憶装置。
【請求項２４】  前記第３の絶縁層が20(nm)以下の厚さのシリコン酸化膜からなることを特徴とする請求項２２記載の半導体記憶装置。
【請求項２５】  前記第１の制御電極および第２の制御電極はそれぞれ金属シリサイドと半導体との積層構造を有することを特徴とする請求項２２記載の半導体記憶装置。
【請求項２６】  前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項３乃至１２及び２０乃至２５のいずれか１項記載の半導体記憶装置。
【請求項２７】  前記第２の絶縁層の厚さが前記第１の絶縁層の厚さよりも1.8(nm)以上厚くされていることを特徴とする請求項１乃至２６のいずれか１項記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【課題を解決するための手段】
この発明の半導体記憶装置は、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上であり、前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
この発明の半導体記憶装置は、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルトランジスタを含み、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上であり、前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなり、前記半導体領域と前記制御電極との間に、前記半導体領域よりも制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記電荷蓄積層との間に電流を流すことによって、前記メモリセルトランジスタのしきい値をより負にする動作を有し、前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この発明の半導体記憶装置は、半導体基板上に形成された第１導電型の第１の半導体領域と、前記第１の半導体領域上に形成された第２導電型の第１ソース領域および第１ドレイン領域と、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上であり、前記第１の制御電極はｐ型不純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなり、電気的に情報を書き込み／消去可能なメモリセルトランジスタと、前記半導体基板上に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域上に形成された第１導電型の第２ソース領域および第２ドレイン領域と、前記第２の半導体領域上に第３の絶縁層を介して形成され、ｐ型不純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなる第２の制御電極とを有するトランジスタとを具備したことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
この発明の半導体記憶装置は、半導体基板上に形成された第１導電型の第１の半導体領域と、前記第１の半導体領域上に形成された第２導電型の第１ソース領域および第１ドレイン領域と、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記第２の絶縁層上に形成された第１の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さは5(nm)以上であり、前記第１の制御電極はｐ型不純物を含み、電気的に情報を書き込み／消去可能なメモリセルトランジスタと、前記半導体基板上に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域上に形成された第１導電型の第２ソース領域および第２ドレイン領域と、前記第２の半導体領域上に第３の絶縁層を介して形成され、ｐ型不純物を含む第２の制御電極とを有するトランジスタとを具備したことを特徴とする。