(57)【要約】  ダイナミック半導体装置は、入力データを一時的に保持するラッチ部及びダイナミックゲート部を備えた複数のマスタ段部と、マスタ段部と交互に接続される、ダイナミックゲート部、またはラッチ部とダイナミックゲート部を備えた複数のスレーブ段部と、マスタ段部及びスレーブ段部の動作を制御するための信号を生成するタイミング信号生成部とを備える。タイミング信号生成部は、ラッチ部に、前段のデータが消失する前に該データを保持させるための信号を供給する。
2007077928.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデータを一時的に保持するラッチ部、及び前記ラッチ部と異なるタイミング信号が入力される、パワーゲーティングにより動作時のリーク電流が低減可能なダイナミックゲート部を備えた複数のマスタ段部と、
前記マスタ段部と交互に接続される、前記ラッチ部及び前記ダイナミックゲート部をそれぞれ備えた複数のスレーブ段部と、
前記パワーゲーティングに用いられるクロックイネーブル信号及びクロックを基に、前記マスタ段部及び前記スレーブ段部の動作を制御するための信号をそれぞれ生成するタイミング信号生成部とを有し、
前記タイミング信号生成部は、
前記ラッチ部に、前段のデータが消失する前に該データを保持させるための信号を供給するダイナミック半導体装置。
【請求項２】
入力されたデータを一時的に保持するラッチ部、及び前記ラッチ部と異なるタイミング信号が入力される、パワーゲーティングにより動作時のリーク電流が低減可能なダイナミックゲート部を備えた複数のマスタ段部と、
前記マスタ段部と交互に接続される、前記ダイナミックゲート部を備えた複数のスレーブ段部と、
前記パワーゲーティングに用いられるクロックイネーブル信号及びクロックを基に、前記マスタ段部及び前記スレーブ段部の動作を制御するための信号をそれぞれ生成するタイミング信号生成部とを有し、
前記タイミング信号生成部は、
前記ラッチ部に、前段のデータが消失する前に該データを保持させるための信号を供給するダイナミック半導体装置。
【請求項３】
前記ダイナミックゲート部は、
前記タイミング信号にしたがってオンまたはオフするプリチャージ部及び入力されたデータの論理演算結果を出力するプルダウン回路網部を備えたプリチャージ段部と、
前記タイミング信号にしたがってオンまたはオフするプリディスチャージ部及び前記プリチャージ段部から出力されたデータの論理演算結果を出力するプルアップ回路網部を備えたプリディスチャージ段部と、
を有する請求項１または２記載のダイナミック半導体装置。
【請求項４】
前記ダイナミックゲート部は、
前記タイミング信号にしたがってオンまたはオフするプリチャージ部、並びに入力されたデータの論理演算結果を出力するプルアップ回路網部及びプルダウン回路網部をそれぞれ備えたプリチャージ段部と、
前記タイミング信号にしたがってオンまたはオフするプリディスチャージ部、並びに前記プリチャージ段部から出力されたデータの論理演算結果を出力するプルダウン回路網部及びプルアップ回路網部をそれぞれ備えたプリディスチャージ段部と、
を有する請求項１または２記載のダイナミック半導体装置。
【請求項５】
前記ダイナミックゲート部は、
前記タイミング信号にしたがってオンまたはオフする２つのプリチャージ部及び入力された２つの相補データの論理演算結果を出力する２つのプルダウン回路網部を備えたプリチャージ段部と、
前記タイミング信号にしたがってオンまたはオフする２つのプリディスチャージ部及び前記プリチャージ段部から出力されたデータの論理演算結果を出力する２つのプルアップ回路網部を備えたプリディスチャージ段部と、
を有する請求項１または２記載のダイナミック半導体装置。
【請求項６】
前記ダイナミックゲート部は、
前記タイミング信号にしたがってオンまたはオフする２つのプリチャージ部、並びに入力された２つの相補データの論理演算結果を出力する２つのプルアップ回路網部及びプルダウン回路網部をそれぞれ備えたプリチャージ段部と、
前記タイミング信号にしたがってオンまたはオフする２つのプリディスチャージ部、並びに前記プリチャージ段部から出力されたデータの論理演算結果を出力する２つのプルダウン回路網部及びプルアップ回路網部を備えたプリディスチャージ段部と、
を有する請求項１または２記載のダイナミック半導体装置。
【請求項７】
前記ダイナミックゲート部は、
前記プリチャージ段部の出力端子をプルダウンするプルダウン部を有する請求項３記載のダイナミック半導体装置。
【請求項８】
前記ダイナミックゲート部は、
前記プリディスチャージ段部の出力端子をプルアップするプルアップ部を有する請求項３記載のダイナミック半導体装置。
【請求項９】
前記ダイナミックゲート部は、
前記タイミング信号にしたがってオンまたはオフするプリチャージ部及び入力されたデータの論理演算結果を出力するプルダウン回路網部を備えたプリチャージ段部と、
前記プリチャージ段部の出力端子をプルダウンするプルダウン部と、
前記プリチャージ段部から出力されたデータを入力とするインバータから成るバッファ段部と、
を有する請求項１または２記載のダイナミック半導体装置。
【請求項１０】
前記ダイナミックゲート部は、
前記タイミング信号にしたがってオンまたはオフするプリディスチャージ部及び入力されたデータの論理演算結果を出力するプルアップ回路網部を備えたプリディスチャージ段部と、
前記プリディスチャージ段部の出力端子をプルアップするプルアップ部と、
前記プリディスチャージ段部から出力されたデータを入力とするインバータから成るバッファ段部と、
を有する請求項１または２記載のダイナミック半導体装置。
【請求項１１】
前記ダイナミックゲート部は、
前記タイミング信号にしたがってオンまたはオフする２つのプリチャージ部及び入力された２つの相補データの論理演算結果を出力する２つのプルダウン回路網部を備えたプリチャージ段部と、
前記プリチャージ段部の出力端子をそれぞれプルダウンする２つのプルダウン部と、
前記プリチャージ段部から出力されたデータを入力とするインバータから成る２つのバッファ段部と、
を有する請求項１または２記載のダイナミック半導体装置。
【請求項１２】
前記ダイナミックゲート部は、
前記タイミング信号にしたがってオンまたはオフする２つのプリディスチャージ部及び入力された２つの相補データの論理演算結果を出力する２つのプルアップ回路網部を備えたプリディスチャージ段部と、
前記プリディスチャージ段部の出力端子をプルアップするプルアップ部と、
前記プリディスチャージ段部から出力されたデータを入力とするインバータから成るバッファ段部と、
を有する請求項１または２記載のダイナミック半導体装置。
【請求項１３】
前記ダイナミックゲート部は、
前記プリチャージ部がオンするときに前記プルダウン回路網部に対する電源供給をオフするフッター部をさらに有する請求項３から１２のいずれか１項記載のダイナミック半導体装置。
【請求項１４】
前記ダイナミックゲート部は、
前記プリディスチャージ部がオンするときに前記プルアップ回路網部に対する電源供給をオフするヘッダー部をさらに有する請求項３から１３のいずれか１項記載のダイナミック半導体装置。
【請求項１５】
前記ダイナミックゲート部は、
前記パワーゲーティングのためのクロックの供給停止時に前記プリチャージ段部の出力電圧をハイレベルで保持するためのハイレベル保持部をさらに有する請求項１から１４のいずれか１項記載のダイナミック半導体装置。
【請求項１６】
前記ダイナミックゲート部は、
前記パワーゲーティングのためのクロックの供給停止時に前記プリディスチャージ段部の出力電圧をローレベルで保持するためのローレベル保持部をさらに有する請求項１から１５のいずれか１項記載のダイナミック半導体装置。
【請求項１７】
前記ラッチ部は、
スイッチ部及びデータ保持部を備え、
前記スイッチ部がオンすると、前記データ保持部は入力されたデータをラッチし、
前記スイッチ部がオフすると、前記データ保持部はデータを保持し続ける請求項１から１６のいずれか１項記載のダイナミック半導体装置。
【請求項１８】
前記ラッチ部は、
前記データ保持部で保持されたデータにしたがって出力側に接続された負荷を駆動するドライバ部をさらに備える請求項１７記載のダイナミック半導体装置。
【請求項１９】
前記スイッチ部は、
所定の周期の信号にしたがってデータの出力をオンまたはオフするクロックドインバータである請求項１７または１８記載のダイナミック半導体装置。
【請求項２０】
前記データ保持部は、
互いの入力端子と出力端子とが接続されたインバータ及び前記タイミング信号にしたがってデータの出力をオンまたはオフするクロックドインバータと、
互いの入力端子と出力端子とが接続されたクロックドインバータ及び前記タイミング信号及び前記パワーゲーティングのためのクロックの供給／停止に同期したイネーブル信号にしたがってデータの出力をオンまたはオフするクロックドイネーブルドインバータと、
を有する請求項１７または１８記載のダイナミック半導体装置。
【請求項２１】
前記データ保持部は、
互いの入力端子と出力端子とが接続されたインバータ及び前記タイミング信号にしたがってデータの出力をオンまたはオフするクロックドインバータと、
前記インバータの入力端子及び前記クロックドインバータの出力端子に接続され、前記パワーゲーティングのためのクロックの供給／停止に同期したイネーブル信号にしたがってデータの入出力をオンまたはオフするトランスファゲートと、
を有する請求項１７または１８記載のダイナミック半導体装置。
【請求項２２】
前記ドライバ部は、
インバータ及び該インバータと接地電位間に直列に接続されるｎＭＯＳスイッチを有する請求項１８記載のダイナミック半導体装置。
【請求項２３】
前記タイミング信号生成部は、
前記クロックイネーブル信号が０になるとき、前記マスタ段部の前記ラッチ部がデータを保持してからクロックの停止状態へ移行するための信号を生成し、
前記クロックイネーブル信号が１になるとき、前記マスタ段部の前記ラッチ部で保持したデータを出力し、前記マスタ段部の前記ダイナミックゲート部が備える前記プリチャージ部及び前記プリディスチャージ部をオンさせるための信号を生成する請求項３から２２のいずれか１項記載のダイナミック半導体装置。
【請求項２４】
前記タイミング信号生成部は、
前記クロックイネーブル信号と該クロックイネーブル信号の複数サイクル前のクロックイネーブル信号とから生成した信号により、前記ハイレベル保持部、前記ローレベル保持部、前記プルアップ部及び前記プルダウン部をそれぞれ制御する請求項１５から２３のいずれか１項記載のダイナミック半導体装置。
【請求項２５】
前記タイミング信号生成部は、
前記クロックイネーブル信号の変化を抑制するローパス部を有する請求項１５から２４のいずれか１項記載のダイナミック半導体装置。
【請求項２６】
前記タイミング信号生成部は、
前記マスタ段部のラッチ部へ供給する、入力されたデータをラッチするためのラッチ信号を、前記プリチャージ部をオンさせるタイミングより前記クロックの１サイクル分だけ遅らせて出力する請求項３から２５のいずれか１項記載のダイナミック半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電力でかつ高速動作が要求される移動通信システムやユビキタス通信システムの装置に用いて好適なダイナミック半導体装置に関し、特にパワーゲーティング（power  gating）により動作時のリーク電流を低減できるダイナミック半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、素子の微細化に伴って電源電圧が下がり、それに伴ってトランジスタのしきい値電圧が下がる傾向にあり、その結果、オフ時に流れるリーク電流が増大する問題が生じている。近年、リーク電流を低減するための技術として様々な低電力型ＣＭＯＳ回路が提案され、ＭＴＣＭＯＳのような低リーク素子を用いた電源スイッチが実用化されつつある。【０００３】
例えば、非特許文献１（S.  Shigematsu,  et  al.,  "A  1-V  High-Speed  MTCMOS  Circuit  Scheme  for  Power-Down  Application  Circuits,"  IEEE  J.  Solid-State  Circuits,  vol.  32,  no.  6,  pp.  861-869,  June  1997）の図１には、待機時に内部電源をオフすることでリーク電流を低減する構成が記載されている。非特許文献１では、メモリに格納されたデータを待機時でも保持するために、保持回路（図９）を設けることが示されている。【０００４】
また、特許文献１（特開平１０−１０７６１３号公報）の図１及び特許文献２（特開平１０−２４７８４８号公報）の図１には、速度性能に優れるドミノ回路のフッターに低リーク素子を用いることで、プリチャージ時のリーク電流を低減する構成が示されている。【０００５】
図１は特許文献１に示された従来のダイナミック半導体装置の構成を示す回路図である。図１に示すように、従来のダイナミック半導体装置は、プリチャージ段部、バッファ段部及びハイレベル保持部を備えた構成である。プリチャージ段部は、第一の電源（ＶＤＤ）と第二の電源（接地電位）間に直列に接続されるプリチャージ部、プルダウン回路網部及びフッター部を備えている。また、バッファ段部は、第一の電源（ＶＤＤ）と第二の電源（接地電位）間に直列に接続されるプルアップ部及びプルダウン部を備えている。【０００６】
図１に示すダイナミック半導体装置では、ハイレベル保持部によりバッファ段部の出力が０（ローレベル）のとき、プリチャージ段部の出力が１（ハイレベル）で保持される。また、タイミング信号ΦＢによりプリチャージ部（ｐＭＯＳＦＥＴ）がオンのとき、フッター部（ｎＭＯＳＦＥＴ）をオフすることでプルダウン回路網部のリーク電流を低減している。【０００７】
また、非特許文献２（J.  T.  Kao,  et  al.,  "Dual-Threshold  Voltage  Techniques  for  Low-Power  Digital  Circuits,"  IEEE  J.  Solid-State  Circuits,  vol.  35,  no.  7,  pp.  1009-1018,  July  2000.）の図１０及び特許文献３（特許第３５８０４１３号公報）の図２には、デュアルしきい値ドミノ回路において、動作待機時に保持電荷を放電するように入力信号パターンを設定することで、フッター部に低リーク素子を用いることによる動作時の遅延量が増加する問題を解決しつつ、待機時の低リーク状態（リーク電流が低リーク素子のみに依存する状態）を実現する技術が示されている。【０００８】
また、非特許文献３（S.  Heo,  et  al.,  "Leakage-Biased  Domino  Circuits  for  Dynamic  Fine-Grain  Leakage  Reduction,"  2002  Symposium  on  VLSI  Circuits,  pp.  316-319,  June  2002.）の図１には、リークバイアスドドミノ回路において、待機時にキーパーの電源スイッチ及び出力段のインバータのＧＮＤスイッチをそれぞれオフすることでダイナミックノードの保持電荷を自然放電させ、出力段のインバータで貫通電流が流れることを防止しつつ動作時の遅延を小さくし、かつ待機時のリーク電流を低減するための構成が示されている。【０００９】
また、非特許文献４（V.  Kursun,  et  al.,  "Sleep  Switch  Dual  Threshold  Voltage  Domino  Logic  with  Reduced  Standby  Leakage  Current,"  IEEE  Trans.  On  VLSI  Systems,  vol.  12,  no.  5,  pp.  485-496,  May  2004.）の図３には、スリープスイッチ・デュアル閾値ドミノ回路において、待機時にスリープスイッチによりダイナミックノードの保持電荷を放電することで、動作時の遅延を小さくしつつ、待機時のリーク電流の低減を実現する構成が示されている。【００１０】
さらに、非特許文献５（K.  S.  Min,  et  al.,  "Zigzag  Super  Cut-off  CMOS  (ZSCCMOS)  Block  Activation  with  Self-Adaptive  Voltage  Level  Controller:  An  Alternative  to  Clock-Gating  Scheme  in  Leakage  Dominant  Era,"  IEEE  ISSCC  2003,  pp.  400-401,  502,  Feb.  2003.）の図１には、動作時のリーク電流を低減するＣＭＯＳ論理回路のＺｉｇＺａｇ技術において、多段接続されたゲート回路の電源側またはＧＮＤ側の一方に電源スイッチを交互に設けることで、待機状態から復帰する際の状態を確定して、待機時からの復帰時間を短くするための構成が示されている。【００１１】
しかしながら、上記特許文献１、特許文献２、非特許文献１及び非特許文献５で開示された半導体装置では、高速動作が要求されるクリティカルパスのトランジスタに、低リーク素子である高閾値トランジスタを用いているため、動作時の遅延量が大きいという問題がある。【００１２】
また、上記特許文献３、非特許文献２、非特許文献３、非特許文献４及び非特許文献５で開示された半導体装置では、動作時のリーク電流を低減するためのパワーゲーティングにスタンバイ信号を用いているため、制御回路の規模が大きくなる問題がある。このような回路規模が大きくなる問題を解決するため、特許文献３、非特許文献２、非特許文献３及び非特許文献４で開示されたダイナミック半導体装置に、例えばクロックイネーブル信号を用いたパワーゲーティングを適用する場合、クロックイネーブル信号で単純に制御しようとすると、図２に示すようにマスタ段部のラッチ部では、クロックの供給を再開してもスタンバイモードでダイナミックノードの状態が失われる。そのため、クロックイネーブル信号を用いてスタンバイモードに移行すると、誤動作を起こすという問題がある。
【発明の開示】
【００１３】
そこで、本発明は、動作時の遅延が少なく、かつクロックイネーブル信号を用いたパワーゲーティングを適用することで動作時のリーク電流を低減できるダイナミック半導体装置を提供することを目的とする。
【００１４】
上記目的を達成するため本発明では、ダイナミック半導体装置に、入力データを保持するラッチ部及びラッチ部と異なるタイミング信号が入力されるダイナミックゲート部を備えた複数のマスタ段部と、マスタ段部と交互に接続される、ダイナミックゲート部、またはラッチ部とダイナミックゲート部を備えた複数のスレーブ段部と、マスタ段部及びスレーブ段部の動作を制御するための信号を生成するタイミング信号生成部とを備える。タイミング信号生成部は、ラッチ部に、前段のデータが消失する前に該データを保持させるための信号を供給する。
【００１５】
上記のような構成では、ラッチ部によって、前段のデータが消失する前に該データを保持されるため、高速動作が要求されるクリティカルパスに低リーク素子であるしきい値が高いトランジスタや余分なゲートを配置する必要がなくなる。そのため、動作時の遅延が少ないダイナミック半導体装置が得られる。
【００１６】
また、動作時のリーク電流を低減するためのパワーゲーティングにクロックイネーブル信号を利用することで、従来のダイナミック半導体装置のようにパワーゲーティングのためにスタンバイ信号を追加する必要がなくなるため、制御回路の規模が小さいダイナミック半導体装置が得られる。
【図面の簡単な説明】
【００１７】
【図１】図１は従来のダイナミックゲート部の構成を示す回路図である。
【図２】図２は従来のダイナミック半導体装置の動作を示すタイミングチャートである。
【図３】図３は本発明のダイナミック半導体装置の第１の実施の形態の構成を示すブロック図である。
【図４】図４は図３に示したダイナミックゲート部の構成例を示すブロック図である。
【図５】図５は図３に示したスレーブ部の構成例を示すブロック図である。
【図６】図６は図３に示したタイミング信号生成部の構成例を示す回路図である。
【図７】図７は本発明のダイナミック半導体装置の第１の実施の形態の動作を示すタイミングチャートである。
【図８】図８は本発明のダイナミック半導体装置の第２の実施の形態の構成を示すブロック図である。
【図９】図９は本発明のダイナミック半導体装置の第３の実施の形態の構成を示すブロック図である。
【図１０】図１０は本発明のダイナミック半導体装置の第４の実施の形態の構成を示すブロック図である。
【図１１】図１１は図４に示したダイナミックゲート部の具体例を示す回路図である。
【図１２】図１２は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図１３】図１３は図１２に示したダイナミックゲート部の具体例を示す回路図である。
【図１４】図１４は図１２に示したダイナミックゲート部の他の具体例を示す回路図である。
【図１５】図１５は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図１６】図１６は図１５に示したダイナミックゲート部の具体例を示す回路図である。
【図１７】図１７は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図１８】図１８は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図１９】図１９は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図２０】図２０は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図２１】図２１は図２０に示したフッター部を備えるプリチャージ段部の具体例を示す回路図である。
【図２２】図２２は図２０に示したフッター部を備えるプリチャージ段部の他の具体例を示す回路図である。
【図２３】図２３は図２０に示したフッター部を備えるプリチャージ段部の他の具体例を示す回路図である。
【図２４】図２４は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図２５】図２５は図２３に示したダイナミックゲート部の具体例を示す回路図である。
【図２６】図２６は図２４に示したダイナミックゲート部の他の具体例を示す回路図である。
【図２７】図２７は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図２８】図２８は図２７に示したダイナミックゲート部の具体例を示す回路図である。
【図２９】図２９は図３に示したダイナミックゲート部の他の構成例を示すブロック図である。
【図３０】図３０は図２９に示したダイナミックゲート部の具体例を示す回路図である。
【図３１】図３１は図３に示したラッチ部の他の構成例を示すブロック図である。
【図３２】図３２は図３に示したラッチ部の他の構成例を示すブロック図である。
【図３３】図３３は図３に示したタイミング信号生成部の他の構成例を示すブロック図である。
【図３４】図３４は図３３に示したローパス部の具体例を示す回路図である。
【図３５】図３５は図３４に示したローパス部の動作を示すタイミングチャートである。
【図３６】図３６は図３３に示したローパス部の他の具体例を示す回路図である。
【図３７】図３７は図３３に示したローパス部の具体例を示す回路図である。
【図３８】図３８は図３に示したタイミング信号生成部の他の構成例を示すブロック図である。
【図３９】図３９は図３８に示したタイミング信号生成部を備えるダイナミック半導体装置の動作を示すタイミングチャートである。
【図４０】図４０は図３に示したタイミング信号生成部の他の構成例を示すブロック図である。
【図４１】図４１は図４０に示したタイミング信号生成部を備えるダイナミック半導体装置の動作を示すタイミングチャートである。
【発明を実施するための最良の形態】
【００１８】
次に本発明について図面を参照して説明する。
（第１の実施の形態）
図３は本発明のダイナミック半導体装置の第１の実施の形態の構成を示すブロック図である。【００１９】
図３に示すように、第１の実施の形態のダイナミック半導体装置は、マスタ段部１、スレーブ段部２及びタイミング信号生成部３を有する構成である。【００２０】
マスタ段部１及びスレーブ段部２は、それぞれラッチ部１１及びダイナミックゲート部１２を備えている。マスタ段部１とスレーブ段部２とは縦続接続され、第１の実施の形態では、１つのマスタ段部１と１つのスレーブ段部２とにより必要な論理演算を実行するためのパイプラインステージが形成される。第１の実施の形態のダイナミック半導体装置では、複数のパイプラインステージが縦続接続され、パイプラインステージ毎に所定の論理演算が繰り返し実行される。タイミング信号生成部３には、クロックＣＬＫ０及びクロックイネーブル信号ＥＮ０が供給され、各マスタ段部１及びスレーブ段部２の動作を制御するためのタイミング信号をそれぞれ出力する。【００２１】
図４に示すように、ダイナミックゲート部１２は、プリチャージ段部１２１及びプリディスチャージ段部１２２を有する構成である。プリチャージ段部１２１は、タイミング信号（Φ’Ｂ）にしたがってオンまたはオフするプリチャージ部１２１１及び入力データ（ＩＮ１、ＩＮ２）の論理演算結果を出力するプルダウン回路網部１２１２を備え、第一の電源と第二の電源間に直列に配置される。なお、第一の電源電圧と第二の電源電圧は、第一の電源電圧＞第二の電源電圧の関係にあり、例えば、第一の電源はＶＤＤであり、第二の電源は接地電位である。また、プリディスチャージ段部１２２は、プリチャージ段部から出力されたデータの論理演算結果を出力するプルアップ回路網部１２２１及びタイミング信号（Φ’）にしたがってオンまたはオフするプリディスチャージ部１２２２を備え、第一の電源と第二の電源間に直列に配置される。プリチャージ段部１２１とプリディスチャージ段部１２２とは交互に複数段接続されていてもよい。プリチャージ部１２１１及びプリディスチャージ部１２２２には低リーク素子が用いられ、プルダウン回路網部１２１２及びプルアップ部１２２１には高速素子が用いられる。【００２２】
図５に示すように、ラッチ部１１は、スイッチ部１１１及びデータ保持部１１２を備えている。スイッチ部１１１は、入出力端子間（ＩＮ−ＯＵＴ間）に配置され、データ保持部１１２は出力端子に接続される。データ保持部１１２は、スイッチ部１１１がオンすると、入力されたデータをラッチし、スイッチ部１１１がオフすると、データを保持し続ける。【００２３】
スイッチ部１１１は、所定の周期のタイミング信号（Φ、ΦＢ）によりデータ出力のオン／オフが制御されるクロックドインバータ１１１１を備え、第一の電源電圧及び第二の電源電圧がそれぞれ供給される。クロックドインバータ１１１１は、直列に接続されたトランジスタ１１１２、１１１３、１１１４及び１１１５を備え、電源側のトランジスタ１１１２、１１１３のゲート端子にそれぞれデータ入力信号（ＩＮ）が供給され、出力端子側のトランジスタ１１１４、１１１５のゲート端子にそれぞれタイミング信号（Φ、ΦＢ）が供給される。タイミング信号が供給される第一の電源側のトランジスタ（プルアップトランジスタ）１１１４には低リーク素子が用いられ、他のトランジスタ１１１２、１１１３、１１１５には高速素子が用いられる。【００２４】
データ保持部１１２は、互いの入力端子と出力端子が接続されたインバータ１１２３及びクロックドインバータ１１２２と、互いの入力端子と出力端子が接続されたクロックドインバータ１１２１及びクロックドイネーブルドインバータ１１２４とを備え、各インバータにそれぞれ第一の電源電圧及び第二の電源電圧が供給される構成である。クロックドイネーブルドインバータ１１２４は、タイミング信号と、クロックの供給／停止に同期した、パワーゲーティングに用いるイネーブル信号とによってデータ出力のオン／オフが制御される。【００２５】
クロックドイネーブルドインバータ１１２４は、直列に接続されたトランジスタ１１２４１〜１１２４６を備え、出力端子側のトランジスタから電源側のトランジスタに向かって順に、出力イネーブル信号（ＯＥ、ＯＥＢ）、タイミング信号（Φ、ΦＢ）、データ入力信号（ＩＮ）が供給される。データ保持部１１２が備えるトランジスタには、クロックドイネーブルドインバータ１１２４が備える一部のトランジスタを除いて低リーク素子が用いられる。【００２６】
図６に示すように、タイミング信号生成部３は、ロースルーラッチ回路３１、ロースルーラッチ回路３３、ハイスルーラッチ回路３２、ハイスルーラッチ回路３４、２入力ＡＮＤ回路３５〜３９及びバッファ３Ａ〜３Ｂを有する構成である。２入力ＡＮＤ回路３６、３７は、２つの入力端子のうちの一方が反転入力端子であり、該反転入力端子にクロックＣＬＫ０が入力される。【００２７】
ロースルーラッチ回路３１、ロースルーラッチ回路３３、ハイスルーラッチ回路３２及びハイスルーラッチ回路３４にはそれぞれクロックＣＬＫ０が供給される。ハイスルーラッチ回路３２、ロースルーラッチ回路３３及びハイスルーラッチ回路３４は直列に接続され、ハイスルーラッチ回路３２の入力端子にはクロックイネーブル信号ＥＮ０が入力される。また、ロースルーラッチ回路３１の入力端子にはクロックイネーブル信号ＥＮ０が入力される。【００２８】
２入力ＡＮＤ回路３５は、ロースルーラッチ回路３１の出力信号及びクロックＣＬＫ０を入力とし、ゲーテッドクロックＣＬＫを出力する。２入力ＡＮＤ回路３６は、ハイスルーラッチ回路３４の出力信号ＥＮＭＤ及びクロックＣＬＫ０を入力とし、マスタ段ラッチタイミング信号ΦＭ＿ＬＡＴＣＨを出力する。２入力ＡＮＤ回路３７は、ハイスルーラッチ回路３２の出力信号ＥＮＭ及びクロックＣＬＫ０を入力とし、マスタ段プリチャージタイミング信号ΦＭ＿ＰＣを出力する。２入力ＡＮＤ回路３８は、ロースルーラッチ回路３３の出力信号ＥＮＳ及びクロックＣＬＫ０を入力とし、スレーブ段ラッチタイミング信号ΦＳ＿ＬＡＴＣＨを出力する。２入力ＡＮＤ回路３９は、ロースルーラッチ回路３３の出力信号ＥＮＳ及びクロックＣＬＫ０を入力とし、スレーブ段プリチャージタイミング信号ΦＳ＿ＰＣを出力する。バッファ３Ａは、ロースルーラッチ回路３３の出力信号ＥＮＳを入力とし、マスタ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＭＬとして出力する。また、バッファ３Ｂは、ハイスルーラッチ回路３４の出力信号ＥＮＭＤを入力とし、スレーブ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＳＬとして出力する。タイミング信号生成部３が備える全てのトランジスタには低リーク素子が用いられる。【００２９】
次に、図７のタイミングチャートを用いて第１の実施の形態のダイナミック半導体装置の動作について説明する。【００３０】
図６に示したように、ゲーテッドクロックＣＬＫ、マスタ段ラッチタイミング信号ΦＭ＿ＬＡＴＣＨ、マスタ段プリチャージタイミング信号ΦＭ＿ＰＣ、スレーブ段ラッチタイミング信号ΦＳ＿ＬＡＴＣＨ及びスレーブ段プリチャージタイミング信号ΦＳ＿ＰＣは、クロックイネーブル信号ＥＮ、マスタ段クロックイネーブル信号ＥＮＭ、スレーブ段クロックイネーブル信号ＥＮＳまたはマスタ段１サイクル遅延クロックイネーブル信号ＥＮＭＤによってゲーテッドされる。【００３１】
マスタ段部１に対する入力信号（スレーブ段部２からの出力信号）ＩＮ＿ＭＬ、マスタ段部１からの出力信号ＯＵＴ＿ＭＬ、マスタ段部１のラッチ部の保持データＤＡＴＡ＿ＭＬ、スレーブ段部２に対する入力信号（マスタ段部１からの出力）ＩＮ＿ＳＬ、スレーブ段部２のラッチ部からの出力信号ＯＵＴ＿ＳＬ、スレーブ段部２のラッチ部の保持データＤＡＴＡ＿ＳＬは、上記ゲーテッドクロックＣＬＫ、マスタ段ラッチタイミング信号ΦＭ＿ＬＡＴＣＨ、マスタ段プリチャージタイミング信号ΦＭ＿ＰＣ、スレーブ段ラッチタイミング信号ΦＳ＿ＬＡＴＣＨ及びスレーブ段プリチャージタイミング信号ΦＳ＿ＰＣ、並びにマスタ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＭＬ及びスレーブ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＳＬにより制御される。【００３２】
図７に示すように、例えばクロックイネーブル信号ＥＮ０は、周期Ｔ１で１（有意な値：ここではハイレベル）、周期Ｔ２で１から０（ここではローレベル）に変化し、周期Ｔ３で０、周期Ｔ４で０から１に変化し、周期Ｔ５で１となる。このとき、クロックイネーブル信号ＥＮ０は周期の前半で変化するものとする。その場合、クロックイネーブル信号ＥＮ０が１から０に変化すると、次の周期でゲーテッドクロックＣＬＫの供給が停止する。また、クロックイネーブル信号ＥＮ０が０から１に変化すると、次の周期でゲーテッドクロックＣＬＫの供給が再開される。図７では、ゲーテッドクロックＣＬＫが周期Ｔ３、Ｔ４で停止し、信号レベルが０となる例を示している。タイミング信号生成部３は、マスタ段部１のラッチ部１１がデータを保持した後にクロック停止状態へ移行するための信号を生成する。また、クロックイネーブル信号が１になるとき、マスタ段部１のラッチ部１１で保持したデータを出力し、マスタ段部１のダイナミックゲート部１２のプリチャージ部１２１１及びプリディスチャージ部１２２２をオンさせるための信号を生成する。【００３３】
マスタ段部１は、マスタ段プリチャージタイミング信号ΦＭ＿ＰＣにしたがって各周期の後半でプリチャージを行い、マスタ段ラッチタイミング信号ΦＭ＿ＬＡＴＣＨにしたがって周期の切り替わりで前段に配置されたスレーブ段部２の出力データをラッチする。このとき、入力されたデータをラッチするためのマスタ段ラッチタイミング信号ΦＭ＿ＬＡＴＣＨは、マスタ段部１のプリチャージ部をオン（プリチャージ）させるためのマスタ段プリチャージタイミング信号ΦＭ＿ＰＣよりも、クロックＣＬＫ０の１サイクル分だけ遅れた信号となる。したがって、データが消失する前に必要なデータが全てラッチ部１１で保持され、低リーク状態から正常に復帰できる。そのため、誤動作のないダイナミック半導体装置が得られる。【００３４】
但し、マスタ段部１は、マスタ段プリチャージタイミング信号ΦＭ＿ＰＣにしたがって周期Ｔ２及び周期Ｔ３の後半でプリチャージ動作を停止する。また、マスタ段部１は、周期Ｔ３及び周期Ｔ４でゲーテッドクロックＣＬＫが停止しているため、マスタ段ラッチタイミング信号ΦＭ＿ＬＡＴＣＨによる、周期Ｔ３と周期Ｔ４の境界及び周期Ｔ４と周期Ｔ５の境界におけるラッチ動作を行わない。【００３５】
一方、スレーブ段部２は、スレーブ段プリチャージタイミング信号ΦＳ＿ＰＣにしたがって各周期の前半でプリチャージを行い、スレーブ段ラッチタイミング信号ΦＳ＿ＬＡＴＣＨにしたがって各周期の中間で前段のマスタ段部１の出力データをラッチする。【００３６】
但し、スレーブ段部２は、スレーブ段プリチャージタイミング信号ΦＳ＿ＰＣにしたがって周期Ｔ３及び周期Ｔ４の前半のプリチャージを停止する。また、スレーブ段部２は、周期Ｔ２の後半からＴ４前半でゲーテッドクロックＣＬＫが停止しているため、スレーブ段ラッチタイミング信号ΦＳ＿ＬＡＴＣＨによる周期Ｔ３と周期Ｔ４の立下りエッジにおけるラッチ動作を行わない。【００３７】
マスタ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＭＬ及びスレーブ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＳＬは、周期Ｔ２の後半から周期Ｔ４の前半の期間及び周期Ｔ３と周期Ｔ４の期間で出力を停止する。なお、制御線数を削減するため、マスタ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＭＬとスレーブ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＳＬを共通にすることも可能である。その場合、スレーブ段クロックイネーブル信号ＥＮＳとハイスルーラッチ回路３４の出力信号ＥＮＭＤの論理和をとり、周期Ｔ３と周期Ｔ４の前半の期間で出力を停止すればよい。【００３８】
マスタ段部１及びスレーブ段部２のプリチャージ（またはプリディスチャージ）が終了すると、ダイナミックノードの保持電荷が放電（充電）され、マスタ段部１に対する入力信号ＩＮ＿ＭＬの電圧レベル、及びスレーブ段部２に対する入力信号ＩＮ＿ＳＬの電圧レベルが徐々に上昇する。プリチャージ（またはプリディスチャージ）が停止すると、さらに放電（充電）が進み、放電（充電）が完了すると低電力状態となる。【００３９】
一方、マスタ段部１及びスレーブ段部２の保持データの出力が停止すると、マスタ段部１の出力信号ＯＵＴ＿ＭＬ及びスレーブ段部２の出力信号ＯＵＴ＿ＳＬのラッチノードにおける保持電荷が放電（充電）され、放電（充電）が完了すると低電力状態となる。このとき、保持データは、低リーク素子で構成されたデータ保持部１１２で記憶されているため、クロックイネーブル信号を用いたパワーゲーティングの影響を受けることはない。【００４０】
マスタ段部１の保持データの出力は、周期Ｔ２の後半から周期Ｔ４の前半で停止する。また、スレーブ段部２の保持データの出力は、周期Ｔ３と周期Ｔ４で停止する。保持データの出力が再開されると、マスタ段部１の出力信号ＯＵＴ＿ＭＬ及びスレーブ段部２の出力信号ＯＵＴ＿ＳＬは、放電（充電）状態から保持データレベルに復帰する。【００４１】
本実施形態のダイナミック半導体装置によれば、ラッチ部によって、前段のデータが消失する前に該データを保持するため、高速動作が要求されるクリティカルパスに低リーク素子であるしきい値が高いトランジスタや余分なゲートを配置する必要がなくなる。そのため、動作時の遅延が少ないダイナミック半導体装置が得られる。【００４２】
また、動作時のリーク電流を低減するためのパワーゲーティングにクロックイネーブル信号を利用することで、従来のダイナミック半導体装置のようにパワーゲーティングのためにスタンバイ信号を追加する必要がなくなるため、制御回路の規模が小さいダイナミック半導体装置が得られる。【００４３】
（第２の実施の形態）
次に本発明のダイナミック半導体装置の第２の実施の形態について図面を用いて説明する。【００４４】
図８は本発明のダイナミック半導体装置の第２の実施の形態の構成を示すブロック図である。【００４５】
第１の実施の形態では、１つのパイプラインステージが１つのマスタ段部と１つのスレーブ段部で構成される例を示した。第２の実施の形態のダイナミック半導体装置は、１つのパイプラインステージが１つのマスタ段部と複数のスレーブ段部とを有する構成である。【００４６】
このような構成の場合、タイミング信号生成部３は、マスタ段部１用とスレーブ段部２用の２相のタイミング信号を生成するのではなく、スレーブ段部２の数＋１の多相タイミング信号を生成する。その他の構成は、第１の実施の形態と同様であるため、その説明は省略する。このような構成でも第１の実施の形態の同様の効果を得ることができる。【００４７】
（第３の実施の形態）
次に本発明のダイナミック半導体装置の第３の実施の形態について図面を用いて説明する。【００４８】
図９は本発明のダイナミック半導体装置の第３の実施の形態の構成を示すブロック図である。【００４９】
第１の実施の形態では、タイミング信号生成部３に対してクロックＣＬＫ０とクロックイネーブル信号ＥＮ０が入力されていた。第３の実施の形態のダイナミック半導体装置では、タイミング信号生成部３に対して、クロックＣＬＫ０とクロックイネーブル信号ＥＮ０に加えて、電源イネーブル信号入力ＰＥＮ０も入力される。【００５０】
電源イネーブル信号入力ＰＥＮ０は、例えばラッチ部の保持データの出力イネーブル制御、ダイナミックノードのプリチャージ(プリディスチャージ)レベルを保持するレベル保持部を有する場合のレベル保持イネーブル制御、ダイナミックノードのプリチャージ（プリディスチャージ）レベルを放電（給電）して低リーク状態に遷移させるためのプルダウン（プルアップ）部を有する場合に、該プルダウン（プルアップ）の制御等で利用する。その他の構成は、第１の実施の形態と同様であるため、その説明は省略する。このような構成でも第１の実施の形態の同様の効果を得ることができる。【００５１】
（第４の実施の形態）
次に本発明のダイナミック半導体装置の第４の実施の形態について図面を用いて説明する。【００５２】
図１０は本発明のダイナミック半導体装置の第４の実施の形態の構成を示すブロック図である。【００５３】
第１の実施の形態では、マスタ段部１及びスレーブ段部２にそれぞれラッチ部１１を備える構成を示した。第４の実施の形態のダイナミック半導体装置は、第１の実施の形態で示した構成からスレーブ段部２のラッチ部１１を除いた構成である。【００５４】
１クロックサイクル以上でクロックイネーブル信号を用いたパワーゲーティングを行う場合、データを保持するラッチ部１１は、マスタ段部１にのみ備えていればよい。スレーブ段部２にラッチ部を持たない構成を採用すると、周知のスキュートレラント設計が可能になる。このような構成でも第１の実施の形態の同様の効果を得ることができる。
（実施例）
次に本発明のダイナミック半導体装置の実施例について図面を用いて説明する。【００５５】
以下では、図１１〜図４１を用いて上記第１の実施の形態〜第４の実施の形態で示したダイナミック半導体装置に適用可能な回路の具体例を示す。なお、本実施例では、上記第１の実施の形態〜第４の実施の形態で示したダイナミック半導体装置の変形例も併せて提示する。【００５６】
図１１に示すように、図４に示したプリチャージ段部１２１は、プリチャージ部１２１１に低リーク素子のｐＭＯＳＦＥＴを用い、プルダウン回路網部１２１２に高速素子のｎＭＯＳＦＥＴを用いることができる。また、プリディスチャージ段部１２２は、プルアップ回路網部１２２１に高速素子のｐＭＯＳＦＥＴを用い、プリディスチャージ部１２２２に低リーク素子のｎＭＯＳＦＥＴを用いることができる。なお、図４では、低リーク素子としてしきい値電圧が比較的高いトランジスタを用いているため「ＨＶＴ」と記載し、高速素子としてしきい値電圧が比較的低いトランジスタを用いているため「ＬＶＴ」と記載している。以下の説明でも、特に記載しない限り低リーク素子にはしきい値電圧が比較的高いトランジスタを用い、高速素子にはしきい値電圧が比較的低いトランジスタを用いるものとする。【００５７】
図１２に示すように、図４に示したプリチャージ段部１２１は、プリチャージ部１２１１とプルダウン回路網部１２１２間に入力されたデータの論理演算結果を出力するプルアップ回路網部１２１３を備えていてもよい。また、プリディスチャージ段部１２２は、プルアップ回路網部１２２１とプリディスチャージ部１２２２間にプリチャージ段部から出力されたデータの論理演算結果を出力するプルダウン回路網部１２２３を備えていてもよい。【００５８】
ここで、図１２に示したプリチャージ段部１２１は、図１３及び図１４に示すように、プリチャージ部１２１１に低リーク素子のｐＭＯＳＦＥＴを用い、プルアップ回路網部１２１３に低リーク素子または高速素子のｐＭＯＳＦＥＴを用い、プルダウン回路網部１２１２に高速素子のｎＭＯＳＦＥＴを用いることができる。【００５９】
プリディスチャージ段部１２２は、プルアップ回路網部１２２１に高速素子のｐＭＯＳＦＥＴを用い、プルダウン回路網部１２２３に低リーク素子または高速素子のｎＭＯＳＦＥＴを用い、プリディスチャージ部１２２２に低リーク素子のｎＭＯＳＦＥＴを用いてもよい。【００６０】
図１５に示すように、ダイナミックゲート部１２は、２つのプリチャージ段部１２１、１２３、及び２つのプリディスチャージ段部１２２、１２４を備え、各プリチャージ段部及びプリディスチャージ段部にそれぞれタイミング信号及び２つの相補データが入力される差動回路構成であってもよい。なお、図１５では図４に示したプリチャージ段部及びプリディスチャージ段部をそれぞれ２組備える例を示しているが、図１２に示したプリチャージ段部及びプリディスチャージ段部をそれぞれ２組備え、各プリチャージ段部及びプリディスチャージ段部にタイミング信号及び２つの相補データが入力される差動回路構成であってもよい。【００６１】
図１６に示すように、図１５に示した２つのプリチャージ段部１２１、１２３は、プリチャージ部１２１１、１２３１に低リーク素子のｐＭＯＳＦＥＴをそれぞれ用い、プルダウン回路網部１２１２、１２３２に高速素子のｎＭＯＳＦＥＴを用いることができる。プルダウン回路網部１２１２は２つのｎＭＯＳＦＥＴが並列に接続された構成であり、プルダウン回路網部１２３２は２つのｎＭＯＳＦＥＴが直列に接続された構成である。２つのプリディスチャージ段部１２２、１２４は、図１１に示したプリディスチャージ段部と同様の構成である。【００６２】
図１７に示すように、ダイナミックゲート部１２は、プリチャージ段部１２１の出力端子を第二の電源にプルダウンするプルダウン部１２１４を備え、プリディスチャージ段部１２２の出力端子を第一の電源にプルアップするプルアップ部１２２４を備えていてもよい。なお、ダイナミックゲート部１２は、プルダウン部１２１４及びプルアップ部１２２４をそれぞれ備えていてもよく、プルダウン部１２１４またはプルアップ部１２２４のいずれか一方のみ備えた構成でもよい。【００６３】
また、ダイナミックゲート部１２は、図１８に示すように、図１７に示したダイナミックゲート部１２のプリディスチャージ段部を、プルアップ回路網部１２５１及びプルダウン回路網部１２５２からなるバッファ段部（インバータ）１２５に置き換えた構成でもよい。また、ダイナミックゲート部１２は、図１９に示すように、図１７に示したダイナミックゲート部１２のプリディスチャージ段部１２２を初段に設け、その出力にプルアップ部１２２４及びプルアップ回路網部１２５１及びプルダウン回路網部１２５２からなるバッファ段部（インバータ）１２５を備えた構成でもよい。【００６４】
なお、図１７では、図４に示したプリチャージ段部の出力にプルダウン部１２１４を備え、図４に示したプリディスチャージ段部１２２の出力にプルアップ部１２２４を備えた例を示しているが、プルダウン部１２１４は、図１２または図１５に示したプリチャージ段部の出力端子に接続されていてもよく、プルアップ部１２２４は、図１２または図１５に示したプリディスチャージ段部の出力端子に接続されていてもよい。【００６５】
また、図１８では、図４に示したプリチャージ段部の出力にプルダウン部１２１４及びインバータを備え、図１９では、図４に示したプリディスチャージ段部の出力にプルアップ部１２２４及びインバータを備えた例を示しているが、図１２または図１５に示したプリチャージ段部の出力にプルダウン部１２１４及びインバータを備え、図１２または図１５に示したプリディスチャージ段部の出力にプルアップ部１２２４及びインバータを備えた構成であってもよい。【００６６】
また、ダイナミックゲート部１２は、図２０に示すように、複数のプリチャージ段部１２１と複数のプリディスチャージ段部１２２とを備え、それらが交互に複数段接続された構成でもよい。その場合、任意の段数おきに、プリチャージ段部１２１に、プリチャージ時にプルダウン回路網部１２１２に対する電源電圧（第二の電源電圧）の供給をオフするスイッチであるフッター部１２１５を備えていてもよく、プリディスチャージ段部１２２に、プリティスチャージ時にプルアップ回路網部１２２１に対する電源電圧の供給をオフするスイッチであるヘッダー部を備えていてもよい。なお、図２０はプリチャージ段部１２１にフッター部１２１５を備える構成のみ示している。【００６７】
図２０に示したダイナミックゲート部が有するフッター部１２１５には、図２１、図２２及び図２３に示すように、高速素子のｎＭＯＳＦＥＴを用いることができる。図２１は図１１に示したプリチャージ段部にフッター部１２１５を備えた例であり、図２２は図１３に示したプルダウン回路網部１２２３を備える回路のプリチャージ段部にフッター部１２１５を備えた例である。また、図２３は図１６に示した２つのプリチャージ段部が差動回路を形成する例にフッター部１２１５を備えた構成である。【００６８】
なお、図２０は、図４に示したプリチャージ部１２１及びプリディスチャージ部１２２を備えた例を示しているが、図１２または図１５に示したプリチャージ部及びプリディスチャージ部を用いることも可能である。【００６９】
図２４に示すように、ダイナミックゲート部１２は、パワーゲーティングのためのクロック供給停止時に、プリチャージ段部１２１の出力電圧をハイレベルで保持するためのハイレベル保持部１２１６を備え、パワーゲーティングのためのクロック供給停止時に、プリディスチャージ段部１２２の出力電圧をローレベルで保持するためのローレベル保持部１２２６を備えた構成でもよい。【００７０】
なお、図２４は、図４に示したプリチャージ部１２１の出力にハイレベル保持部１２１６を備え、図４に示したプリディスチャージ部１２２の出力にローレベル保持部１２２６を備えた例を示しているが、ハイレベル保持部１２１６は、図１２または図１５に示したプリチャージ部１２１の出力に接続されていてもよく、ローレベル保持部１２２６は、図１２または図１５に示したプリディスチャージ部１２２の出力に接続されていてもよい。【００７１】
図２５に示すように、図２４に示したハイレベル保持部１２１６は、直列に接続された２つのｐＭＯＳＦＥＴを備え、該ｐＭＯＳＦＥＴが第一の電源とプリチャージ段部１２１の出力端子間に接続された構成である。２つのｐＭＯＳＦＥＴのうち、第一の電源側に接続されたｐＭＯＳＦＥＴには低リーク素子が用いられ、そのゲート端子には出力イネーブル信号ＯＥＢが入力される。一方、２つのｐＭＯＳＦＥＴのうち、出力端子側に接続されたｐＭＯＳＦＥＴには低リーク素子または高速素子が用いられ、そのゲート端子にはプリディスチャージ段部１２２の出力信号が入力される。【００７２】
図２４に示したローレベル保持部１２２６は、直列に接続された２つのｎＭＯＳＦＥＴを備え、該ｎＭＯＳＦＥＴが第二の電源とプリディスチャージ段部１２２の出力端子間に接続された構成である。２つのｎＭＯＳＦＥＴのうち、第二の電源側に接続されたｎＭＯＳＦＥＴには低リーク素子が用いられ、そのゲート端子には出力イネーブル信号ＯＥが入力される。一方、２つのｎＭＯＳＦＥＴのうち、出力端子側に接続されたｎＭＯＳＦＥＴには低リーク素子または高速素子が用いられ、そのゲート端子にはプリチャージ段部１２１の出力信号が入力される。【００７３】
また、図２４に示したハイレベル保持部１２１６は、図２６に示すように第一の電源と第二の電源間に直列に接続されたｐＭＯＳＦＥＴ及びインバータと、インバータと並列に接続されるｐＭＯＳＦＥＴとを有する構成であってもよい。インバータには低リーク素子または高速素子のｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴが用いられ、そのゲート端子にはプリチャージ段部１２１の出力信号が入力される。インバータと直列に接続されたｐＭＯＳＦＥＴには低リーク素子が用いられ、そのゲート端子には出力イネーブル信号ＯＥＢが入力される。また、インバータと並列に接続されたｐＭＯＳＦＥＴには低リーク素子または高速素子が用いられ、そのゲート端子にはインバータの出力信号が入力される。【００７４】
また、図２４に示したローレベル保持部１２２６は、図２６に示すように第一の電源と第二の電源間に直列に接続されたｎＭＯＳＦＥＴ及びインバータと、インバータと並列に接続されるｎＭＯＳＦＥＴとを備えた構成でもよい。インバータには低リーク素子または高速素子のｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴが用いられ、そのゲート端子にプリディスチャージ段部１２２の出力信号が入力される。インバータと直列に接続されたｎＭＯＳＦＥＴには低リーク素子が用いられ、そのゲート端子に出力イネーブル信号ＯＥが入力される。また、インバータと並列に接続されたｎＭＯＳＦＥＴには低リーク素子または高速素子が用いられ、そのゲート端子にインバータの出力信号が入力される。【００７５】
ダイナミックゲート部１２は、図２７に示すように、図２４に示した構成からプリディスチャージ部１２２２を除いた構成でもよい。その場合、ローレベル保持部１２２６によってプリチャージ部１２１１の出力信号を受信すると共に、データ出力ＯＵＴをローレベル（第二の電源電圧）にプルダウンする。図２８は図２７に示したダイナミックゲート部の具体例を示す回路図である。ローレベル保持部１２２６は、直列に接続された２つのｎＭＯＳＦＥＴを備え、該ｎＭＯＳＦＥＴが第二の電源とデータ出力ＯＵＴ間に接続された構成である。【００７６】
また、ダイナミックゲート部１２は、図２９に示すように、図２７に示したプリディスチャージ段部１２１にフッター部１２１５を備えた構成でもよい。このような構成では、プルダウンｎＭＯＳ回路網部１２１２のデータ入力が不定であってもプリチャージ動作が可能である。図３０は図２９に示したダイナミックゲート部の具体例を示す回路図である。図２９に示したダイナミックゲート部が有するフッター部１２１５には、図３０に示すように高速素子のｎＭＯＳＦＥＴを用いることができる。【００７７】
図３１に示すように、図５に示したデータ保持部１１２は、互いの入力端子と出力端子とが接続されたインバータ１１２３及びインバータ１１２８と、互いの入力端子と出力端子とが接続されたインバータ及びクロックドイネーブルドインバータ１１２４と、直列に接続されたインバータ１１２８及びクロックドイネーブルドインバータ１１２４と並列に接続されるｎＭＯＳＦＥＴ１１２６とを備えた構成であってもよい。クロックドイネーブルドインバータ１１２４は、上述したようにタイミング信号Φ、ΦＢ及びイネーブル信号ＯＥ、ＯＥＢによりオン／オフが制御される。【００７８】
クロックドイネーブルドインバータ１１２４と入出力端子が接続されるインバータは、直列に接続されたｐＭＯＳＦＥＴ１１２７及びｎＭＯＳＦＥＴ１１２５を備え、ｐＭＯＳＦＥＴ１１２７のドレインがクロックドイネーブルドインバータ１１２４の入力端子と接続され、ｎＭＯＳＦＥＴ１１２５のソースが第二の電源と接続されている。ｐＭＯＳＦＥＴ１１２７のゲート及びｎＭＯＳＦＥＴ１１２６ゲートにはタイミング信号Φが入力され、ｎＭＯＳＦＥＴ１１２５のゲートにはデータ保持部１１２の出力信号が入力される。【００７９】
図３２に示すように、ラッチ部１１には、図５に示した構成に加えてドライバ部１１３を備えていてもよい。ドライバ部１１３は、第一の電源と第二の電源間に直列に接続されたインバータ及びｎＭＯＳＦＥＴ１（ｎＭＯＳスイッチ）１３１２によって構成される。このような構成では、ドライバ部１１３によって出力に接続された負荷を駆動するため、ドライバ部１１３が備えるトランジスタのサイズを容易に最適化できる。また、ドライバ部１１３を備えることでデータ保持部１１２の負荷が確定するため、例えばノイズマージン等を考慮して、データ保持部１１２にトランスファゲート１１２９を用いることが可能になる（図３２参照）。さらに、データ保持部１１２の動作が安定するため、データ保持部１１２で保持しているデータの論理が反転することがない。トランスファゲート１１２９は、インバータ１１２３の入力端子及びクロックドインバータ１１２２の出力端子に接続され、出力イネーブル信号（ＯＥ、ＯＥＢ）にしたがってデータの入出力をオンまたはオフする。【００８０】
図３３に示すように、タイミング信号生成部３は、図６に示した回路に加えて、ハイスルーラッチ回路３２１、ロースルーラッチ回路３３１、ハイスルーラッチ回路３４１及びローパス部３Ｃを備えた構成であってもよい。ハイスルーラッチ回路３２１、ロースルーラッチ回路３３１及びハイスルーラッチ回路３４１は直列に接続され、クロックＣＬＫ０がそれぞれ供給される。ハイスルーラッチ回路３２１の入力端子にはローパス部３Ｃを介してクロックイネーブル信号ＥＮ０が供給される。図３３に示す構成では、ハイスルーラッチ回路３４１の出力信号がマスタ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＭＬとなり、ロースルーラッチ回路３３１の出力信号がスレーブ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＳＬとなる。これらの信号は、マスタ段部１及びスレーブ段部２が備えるハイレベル保持部１２１６、ローレベル保持部１２２６、プルアップ部１２２４及びプルダウン部１２１４の動作を制御するために用いられる。【００８１】
図３４に示すように、図３３に示したローパス部３Ｃは、直列に接続された３つのフリップフロップ３Ｃ１〜３Ｃ３と、ＯＲ回路３Ｃ４とを備え、フリップフロップ３Ｃ１〜３Ｃ３にそれぞれクロックＣＬＫ０が供給される構成である。なお、フリップフロップの数は３つである必要はなく、いくつであってもよい。【００８２】
図３５は図３３に示したローパス部の動作を示すタイミングチャートである。【００８３】
図３５に示すように、図３４に示したローパス部３Ｃからは、クロックイネーブル信号ＥＮ０とその複数サイクル前のクロックイネーブル信号ＥＮ０との論理和結果ＥＮ０＿ＬＰＦが出力される。【００８４】
このようなローパス部３Ｃの出力信号を用いると、マスタ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＭＬ及びスレーブ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＳＬがディスイネーブルとなるのに遅れが生じるが、クロックイネーブル信号ＥＮ０の変化を抑制できる。そのため、クロックイネーブル信号ＥＮ０が頻繁に変化する場合の影響を低減できる。【００８５】
また、図３３に示したローパス部３Ｃは、図３６に示ように、クロックＣＬＫ０のクロック数を係数する（０を数える）カウンタ３Ｃ６と、予め設定されたしきい値が格納される設定レジスタ３Ｃ５と、カウンタ値と設定レジスタ３Ｃ５に格納された値とを比較する一致検出器３Ｃ７と、一致検出器３Ｃ７の比較結果を保持するラッチ回路３Ｃ８と、一致検出器３Ｃ７の比較結果により、カウンタ値と設定値が等しい場合はクロックイネーブル信号ＥＮ０を出力し、カウンタ値が設定値より小さい場合に１サイクル前のクロックイネーブル信号ＥＮ０＿ＬＰＦを出力するセレクタ３ＣＡと、セレクタ３ＣＡの出力信号とクロックイネーブル信号ＥＮ０の論理和を出力するＯＲ回路３Ｃ４と、ＯＲ回路３Ｃ４の出力信号を保持し、１サイクル前のクロックイネーブル信号をセレクタ３ＣＡへ供給するラッチ回路３Ｃ９とを備えた構成であってもよい。【００８６】
また、図３３に示したローパス部３Ｃは、図３７に示ように、クロックイネーブル信号ＥＮ０が入力されるｎＭＯＳＦＥＴから成るリセット回路３ＣＢと、対象回路のリーク電流に比例する電流Ｉ０を生成する電流源３ＣＣと、クロックイネーブル信号を用いたパワーゲーティングで発生するオーバーヘッドに比例する負荷容量Ｃ０を備えたキャパシタ３ＣＤと、所定の基準電圧Ｖｒｅｆとキャパシタ３ＣＤの出力電圧を比較する比較器３ＣＥとを備えた構成でもよい。通常、回路のリーク電流はデバイス特性のばらつきや温度変化の影響を大きく受けるため、不要なパワーゲーティングが発生する。そのため、図３７に示したローパス部３Ｃを備えることで、クロックイネーブル信号ＥＮ０が頻繁に変化することによる不要なパワーゲーティングを排除できる。図３７に示すローパス部３Ｃを用いると、１クロックサイクルでの高速復帰が可能なダイナミックゲートとキャパシタ３ＣＤによるデータ保持機能の組合せにより、クロックサイクル単位で効率的な適応制御が実現できる。【００８７】
図３８に示すように、タイミング信号生成部３は、図６に示した回路に加えて、ハイスルーラッチ回路３２３、ロースルーラッチ回路３３３、ハイスルーラッチ回路３４３、遅延回路３Ｄ、２入力ＡＮＤ回路３Ｅ及び２入力ＡＮＤ回路３Ｆを備えた構成であってもよい。ハイスルーラッチ回路３２３、ロースルーラッチ回路３３３及びハイスルーラッチ回路３４３は、直列に接続され、クロックＣＬＫ０がそれぞれ供給される。ハイスルーラッチ回路３２３の入力端子にはクロックイネーブル信号ＥＮ０が供給される。図３３に示す構成では、ハイスルーラッチ回路３４３の出力信号がスレーブ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＳＬとなり、ロースルーラッチ回路３３３の出力信号がマスタ段ラッチ保持データ出力イネーブル信号ＯＥ＿ＭＬとなる。【００８８】
また、図３８に示す回路では、クロックＣＬＫ０が遅延回路３Ｄにより遅延され、ゲーテッドクロックＣＬＫは、クロックイネーブル信号ＥＮ０及び遅延回路３Ｄから出力されたクロックＣＬＫＤを基に２入力ＡＮＤ回路３５により生成される。ロースルーラッチ回路３１には、クロックＣＬＫＤが供給され、入力端子にはクロックイネーブル信号ＥＮ０が入力される。【００８９】
２入力ＡＮＤ回路３Ｅ、３Ｆは、遅延回路３Ｄから出力されたクロックＣＬＫＤ及びクロックＣＬＫ０を入力とし、マスタ段部用のパルス信号ΦＭ、スレーブ段部用のパルス信号ΦＳを出力する。【００９０】
入力ＡＮＤ３６は、ハイスルーラッチ回路３４２の出力信号ＥＮＭＤ及びパルス信号ΦＭを入力とし、マスタ段ラッチタイミング信号ΦＭ＿ＬＡＴＣＨを出力する。２入力ＡＮＤ回路３７は、ハイスルーラッチ回路３２２の出力信号ＥＮＭ及びパルス信号ΦＭを入力とし、マスタ段プリチャージタイミング信号ΦＭ＿ＰＣを出力する。２入力ＡＮＤ回路３８は、ロースルーラッチ回路３３２の出力信号ＥＮＳ及びパルス信号ΦＳを入力とし、スレーブ段ラッチタイミング信号ΦＳ＿ＬＡＴＣＨを出力する。２入力ＡＮＤ回路３９は、ロースルーラッチ回路３３２の出力信号ＥＮＳ及びパルス信号ΦＳを入力とし、スレーブ段プリチャージタイミング信号ΦＳ＿ＰＣを出力する。【００９１】
このような構成では、図３９に示すように、ロースルーラッチ回路３１によるクロックイネーブル信号ＥＮ０のラッチタイミングが、図６に示したタイミング信号生成部と異なり、クロックＣＬＫ０の立下り時ではなく、クロックＣＬＫ０の立ち上がり時となる。そのため、クロックイネーブル信号ＥＮ０が１から０に変化すると、その周期からゲーテッドクロックＣＬＫの供給が停止する。また、クロックイネーブル信号ＥＮ０が０から１に変化すると、その周期からゲーテッドクロックＣＬＫの供給が再開する。なお、図３９では、遅延回路３ＤによりクロックＣＬＫＤがクロックＣＬ０より１／４周期だけ遅れる例を示している。クロックイネーブル信号ＥＮ０によりゲーテッドクロックＣＬＫの供給／停止はクロックＣＬＫ０の半周期以上遅らせることも可能である。【００９２】
また、ハイスルーラッチ回路３２３へは図３３に示したタイミング信号生成部３と同様にローパス部を介してクロックイネーブル信号を入力してもよい。その場合、ラッチタイミングはクロックＣＬＫ０に対して反転する。【００９３】
図３８に示したタイミング信号生成部３は、クロックＣＬＫ０を遅延させたＣＬＫＤの立上りを基準に動作する構成であるが、タイミング信号生成部３は、図４０に示すようにクロックＣＬＫ０の立上りを基準に動作する構成であってもよい。図４０に示す構成では、図４１に示すように、パルス信号ΦＭ及びΦＳのパルス幅は、遅延回路３Ｄの遅延量で決まるのではなく、クロックＣＬＫ０の周期−遅延回路３Ｄの遅延量となる。一般に、タイミング信号生成部３で生成したパルス信号ΦＭ及びΦＳを、そのまま各マスタ段部１及びスレーブ段部２へ供給する場合、高速な信号であるためにパルス幅や位相関係を揃えることが困難である。そのため、パルス信号ΦＭ及びΦＳを各マスタ段部１及びスレーブ段部２へ分配するのではなく、クロックＣＬＫ０を基準にパルス信号ΦＭやパルス信号ΦＳを各マスタ段部１やスレーブ段部２で生成することが好ましい。図４０に示す構成は、パルス信号ΦＭやパルス信号ΦＳの生成を各マスタ段部１及びスレーブ段部２で生成する場合に好適な例である。【００９４】
図４０に示すタイミング信号生成部３では、パルス信号ΦＭが図３８に示した２入力ＡＮＤ回路３Ｅに代えて２入力ＮＯＲ回路３Ｅを用いて生成され、パルス信号ΦＳが図３８に示した２入力ＡＮＤ回路３Ｆに代えて２入力ＡＮＤ回路３Ｆを用いて生成される。また、ゲーテッドクロックＣＬＫは、クロックイネーブル信号ＥＮ及びクロックＣＬＫ０を基に２入力ＡＮＤ回路３５により生成される。マスタ段ラッチタイミング信号ΦＭ＿ＬＡＴＣＨ、マスタ段プリチャージタイミング信号ΦＭ＿ＰＣ、スレーブ段ラッチタイミング信号ΦＳ＿ＬＡＴＣＨ及びスレーブ段プリチャージタイミング信号ΦＳ＿ＰＣの出力は、図３８に示したタイミング信号生成部３と同様にパルス信号ΦＭで制御される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【国際調査報告】
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