(57)【要約】本発明は、ゲート電極が薄膜化されても、高い破壊耐圧と高い信頼性とを有する半導体装置を提供する。本発明は、絶縁基板上に、多結晶半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された構造を有する半導体装置であって、上記多結晶半導体層は、表面粗さが９ｎｍ以下であり、上記ゲート絶縁膜は、酸化シリコン膜が多結晶半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有する半導体装置である。【特許請求の範囲】
【請求項１】
絶縁基板上に、多結晶半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された構造を有する半導体装置であって、
該多結晶半導体層は、表面粗さが９ｎｍ以下であり、
該ゲート絶縁膜は、酸化シリコン膜が多結晶半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有することを特徴とする半導体装置。
【請求項２】
前記酸化シリコンよりも誘電率が高い材料からなる膜は、窒化シリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記酸化シリコン膜は、多結晶半導体層とゲート電極とが対向する領域にて、酸化シリコンよりも誘電率が高い材料からなる膜よりも膜厚が大きいことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記多結晶半導体層は、断面に順テーパ形状を有し、かつテーパ角度が４５°以上であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記多結晶半導体層は、断面に順テーパ形状を有し、かつテーパ角度が７５°以下であることを特徴とする請求項１記載の半導体装置。
【請求項６】
請求項１記載の半導体装置の製造方法であって、
該製造方法は、レーザを用いて非晶質半導体層を結晶化して多結晶半導体層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記結晶化工程は、少なくとも２回レーザ光照射を行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法であって、
該製造方法は、真空を保って同一装置内で連続的に積層構造のゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置を備えることを特徴とする表示装置。
【請求項１０】
前記表示装置は、液晶表示装置であることを特徴とする請求項９記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。より詳しくは、液晶表示装置等の表示装置に好適な薄膜トランジスタ等を備える半導体装置及びその製造方法、並びに、それらを用いて得られる表示装置に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（以下「ＴＦＴ」ともいう）等の３端子能動素子を備えた半導体装置は、幅広い分野で利用されており、アクティブマトリクス型液晶表示装置（以下「液晶ディスプレイ」ともいう）等の表示装置におけるスイッチング素子、制御回路等として用いられている。【０００３】
近年、このような液晶ディスプレイ等に用いられるＴＦＴを備えた半導体装置においては、低消費電力化が強く求められており、ＴＦＴにおいても低消費電力化が要求されている。ＴＦＴの低消費電力化の方法としては、ＴＦＴを構成する各部材の微細化等が挙げられるが、なかでも、半導体層とゲート電極との間に配置されたゲート絶縁膜の薄膜化によるＴＦＴの閾値電圧（Ｖｔｈ）の低減が必須である。ゲート絶縁膜としては、通常、界面特性に優れた酸化シリコン膜が用いられている。酸化シリコン膜の単層構造からなるゲート絶縁膜を薄膜化した場合には、ＴＦＴの低閾値動作は可能となる。しかしながら、この場合には、ゲート絶縁膜の破壊耐圧が低下し、半導体層とゲート電極との間のリーク電流増加等の不具合が生じやすかった。【０００４】
また、液晶ディスプレイに用いられるＴＦＴの半導体層としては、近年、ポリシリコン（以下「ｐ−Ｓｉ」ともいう）が用いられている。これにより、駆動回路、制御回路等の周辺ドライバ回路と画素部とを基板上に一体的に形成した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイを実現している。基板上でのｐ−Ｓｉの形成方法としては、一般的に、レーザ光を照射してアモルファスシリコン（以下「ａ−Ｓｉ」ともいう）を結晶化する、いわゆるレーザアニール法が用いられている。しかしながら、この方法を用いた場合には、ｐ−Ｓｉ層の表面に大きな突起が発生するため、ゲート絶縁膜を薄膜化すると、ゲート絶縁膜のｐ−Ｓｉ層に対する被覆特性（以下「ゲート絶縁膜の被覆性」ともいう）が特に悪化してしまう。また、突起の先端は電界集中が起こりやすく、破壊耐圧を更に低下させる要因となる。その結果、半導体層としてポリシリコンを用いたＴＦＴ（以下「ｐ−ＴＦＴ」ともいう）では、絶縁破壊、リーク電流等の不具合が発生しやすくなっていた。したがって、スイッチング素子としてｐ−ＴＦＴを用いた液晶ディスプレイにおいて、パネル初期状態での点欠陥不良、デバイスの信頼性不良等の不良が増加し、歩留りの低下を招くという点で工夫の余地があった。【０００５】
これに対し、プラズマ化させたガスを用いて多結晶シリコン薄膜を等方エッチングすることによって、多結晶シリコン薄膜を平坦化する技術が開示されている（例えば、特許文献１参照。）。また、多結晶シリコン層にレーザ光照射等により再結晶エネルギーを与えることによって、平坦化された多結晶シリコン層を形成する技術が開示されている（例えば、特許文献２参照。）。更に、第一薄膜（シリコン酸化膜）及び第二薄膜上に形成された非晶質半導体膜（非晶質シリコン薄膜）をレーザ加熱により、大きな結晶粒径を有し、かつ均一化及び平坦化された多結晶半導体膜（多結晶シリコン薄膜）を形成する技術が開示されている（例えば、特許文献３参照。）。これらによれば、ｐ−Ｓｉ層が平坦化されていることから、絶縁破壊、リーク電流等の不具合を抑制することは可能であると考えられる。しかしながら、ゲート絶縁膜を薄膜化したときの破壊耐圧低下を抑制するという効果は充分ではなかった。
したがって、半導体層に平坦化されたポリシリコン等の多結晶半導体を用いた半導体装置において、ゲート絶縁膜を薄膜化した場合でも、絶縁耐圧の低下を防ぐという点で更に改善の余地があった。
【特許文献１】特開２０００−１３３６３４号公報
【特許文献２】特開２００１−６０５５１号公報
【特許文献３】特開２００１−１２７３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みてなされたものであり、ゲート電極が薄膜化されても、高い破壊耐圧と高い信頼性とを有する半導体装置、その製造方法、及び、それらを用いた表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者は、高い破壊耐圧と高い信頼性とを有する半導体装置について種々検討したところ、ポリシリコン層等の多結晶半導体層とゲート絶縁膜との形態に着目した。そして、従来の多結晶半導体層が平坦化されただけの半導体装置では、多結晶半導体層のパターン端部におけるゲート絶縁膜の被覆が不充分となり破壊耐圧の低下を招くことを見いだすとともに、多結晶半導体層は、表面粗さが９ｎｍ以下であり、ゲート絶縁膜は、酸化シリコン膜が多結晶半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有することにより、ゲート電極が薄膜化されても、高い破壊耐圧と高い信頼性とを有する半導体装置を実現できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。【０００８】
すなわち、本発明は、絶縁基板上に、多結晶半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された構造を有する半導体装置であって、上記多結晶半導体層は、表面粗さが９ｎｍ以下であり、上記ゲート絶縁膜は、酸化シリコン膜が多結晶半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有する半導体装置である。
以下に本発明を詳述する。【０００９】
本発明の半導体装置は、絶縁基板上に、多結晶半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された構造を有する。このように本発明の半導体装置は、いわゆるトップゲート構造を有するＴＦＴを基板上に備える。多結晶半導体層の材質としては限定されないが、ポリシリコンが好適である。すなわち、上記多結晶半導体層は、ポリシリコン層であることが好ましい。上記多結晶半導体層は、ゲート電極に対向する領域のチャネルと、ゲート電極に対向する領域以外の領域のソース／ドレインとを有することが好ましい。なお、多結晶半導体層のうち、ソース／ドレインには、通常、Ｎ型又はＰ型の不純物がドーピングされる。ゲート電極は、熱処理工程におけるヒロック等の塑性変形を抑制する観点から高融点金属を含んで構成されることが好ましく、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属、又は、上記高融点金属の窒化物等を含んだ化合物が用いられる。また、ゲート電極は、上記複数の材料からなる積層体としてもよい。絶縁基板は、絶縁性の表面を有するものであれば特に限定されないが、ガラス基板が好適に用いられる。【００１０】
上記多結晶半導体層は、表面粗さが９ｎｍ以下であり、好ましくは６ｎｍ以下であり、より好ましくは４ｎｍ以下ある。このように、本発明における多結晶半導体層は、表面に突起が小さく、充分に平坦であるため、ゲート絶縁膜を薄膜化しても、破壊耐圧を低下させることはない。したがって、高い信頼性を有する半導体装置を実現することができる。なお、本明細書において表面粗さとは、算術平均高さ（Ｒａ）のことであり、原子間力顕微鏡（ＡＭＦ）を用いてＪＩＳ  Ｂ  ０６０１の測定方法に基づき算出することができる。また、多結晶半導体層の表面粗さが９ｎｍを超えると、本発明の積層構造を有するゲート絶縁膜を用いても、リーク電流の増加、破壊耐圧の低下等の不良を充分に抑制できない。【００１１】
上記ゲート絶縁膜は、酸化シリコン膜が多結晶半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜（以下「高誘電率膜」ともいう）がゲート電極側に設けられた積層構造を有する。これにより、本発明のゲート絶縁膜は、同じ静電容量で比べたときに、酸化シリコン膜の単層構造からなるゲート絶縁膜よりも、大きな膜厚を有することができる。したがって、多結晶半導体層の上部だけでなく、端部においてもゲート絶縁膜の被覆性を向上させることができる。そしてその結果として、半導体装置の破壊耐圧と信頼性の向上とが可能となる。また、多結晶半導体層側に酸化シリコン膜が設けられていることから、多結晶半導体層としてポリシリコン層を用いた場合には、ポリシリコン層とゲート絶縁膜との間の優れた界面特性を確保することができる。更に、本発明の半導体装置は、ゲート絶縁膜の被覆性に優れることからゲート絶縁膜の薄膜化が可能となり、半導体装置の低閾値動作化、すなわち低消費電力化が可能となる。【００１２】
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。【００１３】
本発明において、上記酸化シリコンよりも誘電率が高い材料からなる膜は、窒化シリコン膜であることが好ましい。窒化シリコン膜を構成する窒化シリコンとしては、例えば、ＳｉＮｘ（ｘは、任意の数字）等が挙げられ、なかでも、四窒化三ケイ素（Ｓｉ３Ｎ４）、シリコンオキシナイトライドが好適に用いられる。また、本発明では、窒化シリコン以外の酸化シリコンよりも誘電率が高い材料として、例えば、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）等の酸化タンタル、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）等を用いることができる。上記高誘電率膜を構成する材料の誘電率としては、酸化シリコンの誘電率に対して１．５倍以上となることが好ましい。更に、上記高誘電率膜の形態としては、上記化合物の複数からなる積層体であってもよいが、製造工程の簡略化の観点からは、単層からなる形態が好ましい。なお、上記高誘電率膜を上記化合物の複数からなる積層構造とした場合には、各化合物の誘電率の平均値が、酸化シリコンの誘電率に対して１．５倍以上となることが好ましい。【００１４】
本発明において、上記酸化シリコン膜及び高誘電率膜の成膜方法としては、特に限定されず、常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、低圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等を用いることができる。酸化シリコン膜形成の原料ガスとしては特に限定されないが、ケイ酸エチル（ＴＥＯＳ；ｔｅｔｒａ  ｅｔｈｏｘｙ  ｓｉｌａｎｅ）が好ましい。高誘電率膜を窒化シリコンにより形成した場合には、原料ガスとしては、モノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）との混合ガス等を用いることができる。【００１５】
本発明において、上記酸化シリコン膜は、多結晶半導体層とゲート電極とが対向（重複）する領域にて、酸化シリコンよりも誘電率が高い材料からなる膜よりも膜厚が大きいことが好ましい。また、多結晶半導体層とゲート電極とが対向する領域にて、酸化シリコン膜の膜厚をＴ１、高誘電率膜の膜厚をＴ２としたときに、膜厚比Ｔ１／Ｔ２が１．２以上であることがより好ましい。一般に、窒化シリコン膜等の高誘電率膜中には固定電荷が多く含まれている。したがって、ゲート絶縁膜に窒化シリコン等を導入したＴＦＴでは、閾値電圧が低電圧側に大きくシフトし、オフ電流が増大する傾向がある。また、固定電荷は、特に酸化シリコン膜と高誘電率膜との界面に溜まりやすい。これに対して、上述のように、多結晶半導体層側の酸化シリコン膜の膜厚を高誘電率膜よりも大きくすることによって、固定電荷により発生するＴＦＴのオフ電流を効果的に低減させることができる。【００１６】
本発明において、上記多結晶半導体層は、断面に順テーパ形状を有し、かつテーパ角度が４５°以上であることが好ましく、テーパ角度が５０°以上であることがより好ましく、テーパ角度が５５°以上であることが更に好ましい。また、上記多結晶半導体層は、断面に順テーパ形状を有し、かつテーパ角度が７５°以下であることが好ましく、テーパ角度が７０°以下であることがより好ましく、テーパ角度が６５°以下であることが更に好ましい。多結晶半導体層が断面に順テーパ形状を有することにより、多結晶半導体層端部においてゲート絶縁膜にクラックが生じることを効果的に抑制することができる。なお、本発明において、順テーパ形状とは、多結晶半導体層の断面の幅が上方（絶縁基板から離れていく方向）に向かって小さくなるものをいう。テーパ角度が４５°以上であることにより、寄生トランジスタの発生を効果的に抑制することができる。また、テーパ角度が大きいことにより、基板法線方向から見たときの多結晶半導体層の面積を小さくすることができるので、ＴＦＴの小型化が可能となる。一方、テーパ角度が７５°以下であることにより、多結晶半導体層端部におけるゲート絶縁膜の被覆性の低下を効果的に抑制することができる。なお、多結晶半導体層のテーパ角度が４５°未満であると、寄生トランジスタの発生によりＴＦＴ特性が著しく悪化してしまうことがある。また、多結晶半導体層のテーパ角度が７５°を超えると、多結晶半導体層端部が急峻になりすぎ、上層にあるゲート絶縁膜が充分に多結晶半導体層端部を被覆できず、多結晶半導体層とゲート電極との間で短絡等の不良が発生することがある。【００１７】
本発明はまた、上記半導体装置の製造方法であって、上記製造方法は、レーザを用いて非晶質半導体層を結晶化して多結晶半導体層を形成する工程を含む半導体装置の製造方法でもある。これにより、低温プロセスでの非晶質半導体層の結晶化が可能となる。したがって、絶縁基板として安価なガラス基板を用いることができ、その結果、製造コストの削減が可能となる。非晶質半導体層の材質としては特に限定されないが、アモルファスシリコン（ａ−Ｓｉ）が好適である。すなわち、上記非晶質半導体層は、アモルファスシリコン層であることが好ましい。レーザとしては特に限定されず、ＫｒＦエキシマレーザ（波長；２４８ｎｍ）、ＸｅＣｌエキシマレーザ（波長；３０８ｎｍ）等のパルス発振レーザが挙げられる。レーザ光照射のエネルギー密度は特に限定されないが、非晶質半導体層としてアモルファスシリコン層を用いた場合には、２００ｍＪ／ｃｍ２以上、５５０ｍＪ／ｃｍ２以下であることが好ましく、３５０ｍＪ／ｃｍ２以上、５００ｍＪ／ｃｍ２以下であることがより好ましい。これにより、結晶粒径の大きなポリシリコン層を得ることができる。また、レーザ光照射のエネルギー密度は、ａ−Ｓｉ層の膜厚、パルス幅（一ショットの時間幅）、シリコン層上でのビーム形状、オーバーラップ率（１回のショットの照射領域に対する、あるショットと次のショットとの照射領域の重なった部分の割合）、基板の加熱の有無等を考慮して、適宜設定することが好ましい。なお、レーザ光照射のエネルギー密度が２００ｍＪ／ｃｍ２未満であると、ａ−Ｓｉ層が結晶化しないことがあり、５５０ｍＪ／ｃｍ２を超えると、ポリシリコン層の微結晶化が起こることがある。【００１８】
本発明の半導体装置の製造方法において、上記結晶化工程は、少なくとも２回レーザ光照射を行うことが好ましい。これにより、１回目のレーザ光照射による結晶化時に形成される多結晶半導体層表面の大きな突起を、２回目のレーザ光照射によって効果的に小さくし、多結晶半導体層表面を平坦化することができる。その結果として、ゲート絶縁膜を薄膜化した場合にも、破壊耐圧の低下、リーク電流の増加等の不良を効果的に抑制することができるので、半導体装置製造の歩留まり向上が可能となる。なお、１回目及び２回目のレーザ光照射のエネルギー密度は、適宜設定すればよい。【００１９】
本発明はまた、上記半導体装置の製造方法であって、上記製造方法は、真空を保って同一装置内で連続的に積層構造のゲート絶縁膜を形成する半導体装置の製造方法でもある。これによれば、単層からなるゲート絶縁膜の成膜工程と比べ、特に複雑化させることなく、本発明の積層構造のゲート絶縁膜を形成することができる。したがって、本発明の半導体装置の製造プロセスを簡略化することができ、その結果、生産性を確保することができるとともに、製造コストの増大を防止することができる。また、ゲート絶縁膜の成膜時に、酸化シリコン膜と高誘電率膜との界面が汚染されることを防止することができるので、良質なゲート絶縁膜を形成することも可能となる。ゲート絶縁膜を連続形成する場合の高誘電率膜としては、窒化シリコンが好適である。なお、本明細書において真空とは、５００Ｐａ以下を意味し、３００Ｐａ以下であることが好ましい。【００２０】
本発明はまた、上記半導体装置を備える表示装置でもある。本発明の半導体装置によれば、絶縁耐圧が高く、信頼性に優れていることから、表示装置の不良発生を効果的に低減することができる。これにより、表示装置の製造プロセスにおける歩留まりの向上が可能となる。したがって、本発明の表示装置は、通常、基板上にスイッチング素子としてＴＦＴを備える液晶表示装置、有機エレクトロルミネセンス表示装置に好適である。また、本発明の半導体装置の他の好適な例としては、ＴＦＴ及び／又はＣＭＯＳを含む回路が形成された装置、集積回路（ＩＣ）、太陽電池等が挙げられる。
【発明の効果】
【００２１】
本発明の半導体装置によれば、多結晶半導体層の表面粗さが９ｎｍ以下であり、ゲート絶縁膜として、酸化シリコン膜が多結晶半導体層側に設けられ、かつ、高誘電率膜がゲート電極側に設けられることにより、ゲート絶縁膜を薄膜化した場合にも、多結晶半導体層の上部及び端部におけるゲート絶縁膜の被覆性が優れている。その結果、高い破壊耐圧と高い信頼性を有する半導体装置の実現が可能となる。また、ゲート絶縁膜の被覆性が優れていることから、ゲート絶縁膜の薄膜化が可能となり、半導体装置の低閾値動作化、すなわち低消費電力化が可能となる。
【発明を実施するための最良の形態】
【００２２】
以下に実施例を掲げ、図面を参照して本発明を更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。【００２３】
（実施例１）
以下に、図１を用いて本発明の半導体装置に係る実施例１の薄膜トランジスタ（ＴＦＴ）の製造方法を説明する。図１−１（ａ）〜（ｅ）及び図１−２（ｆ）〜（ｈ）は、本実施例のＴＦＴの製造フローを示す断面模式図である。なお、図１−１及び図１−２は、ＴＦＴのチャネル長方向における断面模式図である。また、本実施例のＴＦＴは、チャネル長方向において略対称な構造を有する。したがって、図１−１及び図１−２においては、ＴＦＴの半分側の構造のみを図示する。
まず、図１−１（ａ）に示すように、絶縁基板であるガラス基板１上に、プラズマＣＶＤ法等により、ベースコート（ＢＣ）層２を成膜し、続いてアモルファスシリコン（ａ−Ｓｉ）膜３を膜厚が５０ｎｍとなるよう成膜した。ＢＣ層２としては、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮｘ）膜、酸窒化シリコン（ＳｉＮＯ）膜等が挙げられ、これらの膜の積層体としてもよい。ＢＣ層２の各原料ガスとしては、例えば、ＳｉＯ２膜ではケイ酸エチル（ＴＥＯＳ；ｔｅｔｒａ  ｅｔｈｏｘｙ  ｓｉｌａｎｅ）、ＳｉＮｘ膜ではモノシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）の混合ガス、ＳｉＮＯ膜では、モノシラン（ＳｉＨ４）、亜酸化窒素ガス（Ｎ２Ｏ）及び窒素ガス（Ｎ２）の混合ガス等が挙げられる。ａ−Ｓｉ膜３の原料ガスとしては、例えば、ＳｉＨ４、Ｓｉ２Ｈ６等が挙げられる。【００２４】
次に、図１−１（ｂ）に示すように、ａ−Ｓｉ膜３表面の自然酸化膜をフッ酸等により除去した後、チャンバー内の雰囲気を大気圧下、窒素８０容積％、酸素２０容積％の混合気体として、第１回目のレーザ光照射を行い、ａ−Ｓｉ膜３の結晶化を行った。なお、レーザはＸｅＣｌエキシマレーザ（波長；３０８ｎｍ）を用い、シリコン層上でのビーム形状は幅５００μｍの帯状であり、レーザ光照射のエネルギー密度４３０ｍＪ／ｃｍ２、パルス幅２５ｎｓ、オーバーラップ率９７％とした。得られたポリシリコン（ｐ−Ｓｉ）膜４は、結晶粒界に沿って突起が生じており、大きいものではその高さが、５０ｎｍにも達していた。また、この突起も含めたｐ−Ｓｉ膜４の表面粗さは、約１０ｎｍであった。なお、本実施例において、表面粗さは算術平均高さ（Ｒa）のことであり、原子間力顕微鏡（ＡＭＦ）を用いてＪＩＳ  Ｂ  ０６０１の測定方法に基づき算出した。【００２５】
次に、図１−１（ｃ）に示すように、得られたｐ−Ｓｉ膜４表面の自然酸化膜をフッ酸等により除去した後、チャンバー内を大気圧下、窒素雰囲気として、第２回目のレーザ光照射を行った。第２回目のレーザ光照射は、第１回目のレーザ光照射と連続的に行ってもよい。第２回目のレーザ光照射のエネルギー密度は、４６０ｍＪ／ｃｍ２とし、その他の条件は第１回目と同様であった。第２回目のレーザ光照射によって、ｐ−Ｓｉ膜４表面の突起は小さくなり、表面粗さが約４ｎｍである平坦化されたｐ−Ｓｉ平坦化膜５を得た。【００２６】
次に、図１−１（ｄ）に示すように、フォトリソグラフィ法等によりｐ−Ｓｉ平坦化膜５を島状にパターニングした。なお、シリコンパターン端部のテーパ角度は、小さい場合には寄生トランジスタを生じる原因となる。一方、テーパ角度が大きい場合にはゲート絶縁膜の被覆性が低下し、絶縁不良を生じる原因となる。したがって、これらを両立するよう最適化が必要であるので、テーパ角度は４５〜７５°であることが好ましい。【００２７】
次に、図１−１（ｅ）に示すように、ガラス基板１及びｐ−Ｓｉ平坦化膜５上に、ゲート絶縁膜６として、ガラス基板１側から順にＳｉＯ２膜７及びＳｉＮｘ膜８からなる積層膜をプラズマＣＶＤ法等により成膜した。膜厚は、ＳｉＮｘ膜８を４０ｎｍ、ＳｉＯ２膜７を５０ｎｍとした。ここで、窒化シリコンの誘電率は、酸化シリコンの誘電率のおよそ２倍であるため、ゲート絶縁膜６の酸化シリコン容量換算膜厚はおよそ７０ｎｍとなる。このように、本実施例においては、電気的に充分に薄膜化されたゲート絶縁膜を形成した。なお、酸化シリコン容量換算膜厚は、酸化シリコン膜の膜厚をＴ１、酸化シリコンの誘電率をε１とし、高誘電率膜（本実施例においては窒化シリコン膜）の膜厚をＴ２、酸化シリコンよりも誘電率が高い材料（本実施例においては窒化シリコン）の誘電率をε２としたときに、Ｔ１＋Ｔ２×ε１／ε２の式から算出される膜厚である。ＳｉＯ２膜７及びＳｉＮｘ膜８の各原料ガスとしては、ＢＣ層２の形成工程で述べたものと同様のガスが挙げられる。また、ゲート絶縁膜の形成工程は、ＳｉＯ２膜７及びＳｉＮｘ膜８を真空を保って同一装置（チャンバー）内で連続的に形成することが好ましい。これは、分割して成膜すると、ＳｉＯ２膜７とＳｉＮｘ膜８との間の界面が汚染され、良質な界面特性を有するゲート絶縁膜を形成できないおそれがあるためである。【００２８】
次に、図１−２（ｆ）に示すように、ガラス基板１側から順に窒化タンタル（ＴａＮ）及びタングステン（Ｗ）からなる積層膜をスパッタ法等により成膜した後、フォトリソグラフィ法等によりパターニングすることで、ｐ−Ｓｉ平坦化膜５の一部に重なるようにゲート電極９を形成した。続いて、ゲート電極９をマスクとして、自己整合的にｎ型又はｐ型不純物イオンをｐ−Ｓｉ平坦化膜５へドーピングした後、基板を約６００℃に加熱し、ドーパントを活性化することによって、ｎ＋領域又はｐ＋領域１０を形成した。これによりｎ＋領域又はｐ＋領域１０は、ドレイン又はソースとなり、ゲート電極９に対向する領域は、チャネル１１となる。不純物イオンとしては、ｎ型不純物イオンではリンイオン、ｐ型不純物イオンではホウ素イオン等を用いることができる。【００２９】
次に、図１−２（ｇ）に示すように、ガラス基板１側から順にＳｉＯ２膜７、ＳｉＮｘ膜８及びＳｉＯ２膜７の３層構造からなる層間絶縁膜１２をプラズマＣＶＤ法等によりゲート電極９側のガラス基板１全面に形成した。各膜の成膜に用いた原料ガスとしては、上述したガスと同様のものを用いることができる。その後、層間絶縁膜１２のｎ＋領域又はｐ＋領域１２に対応する領域内に異方性ドライエッチング等によりコンタクトホール１３を設けた。【００３０】
そして、図１−２（ｈ）に示すように、ガラス基板１側から順にチタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜及びチタン（Ｔｉ）膜の３層構造からなる導電膜をスパッタ法等によりコンタクトホール１３内及び層間絶縁膜１２上に形成した後、フォトリソグラフィ法等によりパターングを行い、ソース電極又はドレイン電極１４を形成した。これにより、ｐ−Ｓｉ膜が平坦化され、ゲート絶縁膜が膜厚５０ｎｍのＳｉＯ２膜と膜厚４０ｎｍのＳｉＮｘ膜との積層膜からなる実施例１のＴＦＴを作製した。【００３１】
（比較例１）
次に、比較例１のＴＦＴについて説明する。本比較例のＴＦＴの構成は、実施例１においてゲート絶縁膜６であるＳｉＯ２膜７とＳｉＮｘ膜８との積層膜をＳｉＯ２膜７の単層膜に変更し、かつ、ｐ−Ｓｉ平坦化膜５を平坦化されていないｐ−Ｓｉ膜４に変更した構成を有する。その他の構成は実施例１のＴＦＴと同様である。ここで、ゲート絶縁膜６であるＳｉＯ２膜７の膜厚は７０ｎｍとした。また、本比較例においては、シリコン膜の結晶化には第１回目のレーザ光照射だけ行い、ゲート絶縁膜としてＳｉＯ２膜の単層膜だけを成膜したこと以外は、実施例１と同様の方法でＴＦＴの作製を行った。なお、第１回目のレーザ光照射及びＳｉＯ２膜成膜の条件は、実施例１と同様である。これにより、ｐ−Ｓｉ膜が平坦化されず、ゲート絶縁膜が膜厚７０ｎｍのＳｉＯ２単層膜からなる比較例１のＴＦＴを作製した。【００３２】
（比較例２）
次に、比較例２のＴＦＴについて説明する。本比較例のＴＦＴは、２回目のレーザ光照射を行い、ｐ−Ｓｉ膜４を平坦化させ、ｐ−Ｓｉ平坦化膜５を形成したこと以外は、比較例１と同様にして作製した。なお、第２回目のレーザ光照射の条件は、実施例１と同様である。これにより、ｐ−Ｓｉ膜が平坦化され、ゲート絶縁膜が膜厚７０ｎｍのＳｉＯ２単層膜からなる比較例２のＴＦＴを作製した。【００３３】
（比較例３）
次に、比較例３のＴＦＴについて説明する。本比較例のＴＦＴは、ゲート絶縁膜を膜厚５０ｎｍのＳｉＯ２膜７と膜厚４０ｎｍのＳｉＮｘ膜８との積層膜に変更したこと以外は、比較例１と同様にして作製した。なお、ＳｉＯ２膜成膜及びＳｉＮｘ膜成膜の条件は、実施例１と同様である。これにより、ｐ−Ｓｉ膜が平坦化されず、ゲート絶縁膜が膜厚５０ｎｍのＳｉＯ２膜と膜厚４０ｎｍのＳｉＮｘ膜との積層膜からなる比較例３のＴＦＴを作製した。【００３４】
以下に、実施例１及び比較例１〜３で得られたＴＦＴを用いて行った実験について説明する。
＜実験１＞  ゲート電圧（Ｖｇ）に対するゲートリーク電流（Ｉｇ）特性及び破壊耐圧の検証
図２は、実施例１及び比較例１〜３のＴＦＴのゲート電圧（Ｖｇ）に対するゲートリーク電流（Ｉｇ）特性及び破壊耐圧を示すグラフである。また、下記表１は、実施例１及び比較例１〜３のＴＦＴの破壊耐圧を比較した結果を示す表である。これらにより、本発明に係る実施例１のＴＦＴでは、ｐ−Ｓｉ膜の平坦化処理と、ゲート絶縁膜の積層化とをそれぞれ単独で行った結果からは予期できない、顕著なゲートリーク電流の低減と絶縁耐圧の向上とが見られる。これは、実施例１のＴＦＴにおいては、ｐ−Ｓｉパターン膜の上部と端部の双方について、ゲート絶縁膜が良好な被覆性を有することによって実現できていると考えられる。なお、図２において、１Ｅ−ｘ（ｘは、任意の数字）は１×１０−ｘを示す。【００３５】
【表１】
2007052393.tif 000002
【００３６】
＜実験２＞  ゲートバイアスストレス電圧印加前後での閾値シフト（ΔＶｔｈ）の検証
図３は、ゲート絶縁膜が積層構造を有する実施例１及び比較例３のＴＦＴのゲートバイアスストレス電圧印加前後での閾値シフト（ΔＶｔｈ）を示すグラフである。なお、閾値シフト（ΔＶｔｈ）は、ゲートバイアスストレス電圧を１０ｓｅｃ印加した後の閾値から、印加前の閾値を引くことによって算出した。また、本実験においては、実施例１及び比較例３のＴＦＴともにＮ型ＴＦＴとして作製し、本実験を行った。図３に示すように、ｐ−Ｓｉ膜が平坦化された実施例１のＴＦＴでは、ゲートバイアスストレス印加による閾値シフトが、ｐ−Ｓｉ膜が平坦化されていない比較例３のＴＦＴと比較して、半分以下に低減されており、信頼性が向上していた。このことは、破壊耐圧の向上に有効な積層化ゲート絶縁膜を、ｐ−Ｓｉ平坦化膜等の平坦化された多結晶半導体膜上に形成することで、高破壊耐圧と高信頼性とを兼ね備えたＴＦＴを形成できることを示している。【００３７】
なお、本願は、２００５年１１月２日に出願された日本国特許出願２００５−３１９８３４号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。【００３８】
また、本願明細書における「以上」及び「以下」は、当該数値を含むものである。
【図面の簡単な説明】
【００３９】
【図１−１】（ａ）〜（ｅ）は、実施例１の薄膜トランジスタの第１の製造フローを示す断面模式図である。
【図１−２】（ｆ）〜（ｈ）は、実施例１の薄膜トランジスタの第２の製造フローを示す断面模式図である。
【図２】実施例１及び比較例１〜３のゲート電圧（Ｖｇ）に対するゲートリーク電流（Ｉｇ）特性及び破壊耐圧を示すグラフである。
【図３】実施例１及び比較例２のゲートバイアスストレス印加前後での閾値シフト（ΔＶｔｈ）を示すグラフである。
【符号の説明】
【００４０】
１：ガラス基板
２：ベースコート（ＢＣ）層
３：アモルファスシリコン（ａ−Ｓｉ）膜
４：ポリシリコン（ｐ−Ｓｉ）膜
５：ポリシリコン（ｐ−Ｓｉ）平坦化膜
６：ゲート絶縁膜
７：酸化シリコン（ＳｉＯ２）膜
８：窒化シリコン（ＳｉＮｘ）膜
９：ゲート電極
１０：ｎ＋領域又はｐ＋領域
１１：チャネル
１２：層間絶縁膜
１３：コンタクトホール
１４：ソース電極又はドレイン電極
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【国際調査報告】
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