(57)【要約】寄生容量や接合リーク電流を増加させずに基板バイアス効果γを増大したＭＯＳＦＥＴを提供する。半導体基板１０１および絶縁膜１０３上に形成されたゲート電極１０４、ゲート電極１０４の側面を覆う側壁絶縁膜１０６および、側壁絶縁膜１０６と浅いトレンチ・アイソレーション１０２により自己整合的に囲まれたソース・ドレーン領域からなるＭＯＳＦＥＴにおいて、ウェルを形成する不純物と同型の第一導電型不純物の濃度がゲート電極１０４の下方向に、チャネル形成領域で低く、その後高くなり、再び低くなるプロファイルを有し、さらにソース・ドレーン領域では第一導電型不純物濃度が低く、ソース・ドレーン領域に挟まれたゲート電極１０４の下部では高く形成された高濃度第一導電型不純物領域１１０を持ってなるＭＯＳＦＥＴにより上記課題を解決する。【特許請求の範囲】
【請求項１】
半導体基板、前記半導体基板上に形成された絶縁膜、前記絶縁膜上に形成されたゲート電極、前記ゲート電極の側面を覆う側壁絶縁膜および、前記側壁絶縁膜と浅いトレンチ・アイソレーションにより自己整合的に囲まれたソース領域およびドレーン領域からなるＭＯＳＦＥＴにおいて、
ウェルを形成する不純物と同型の第一導電型不純物の濃度が前記ゲート電極の下方向に、チャネル形成領域で低く、その後高くなり、再び低くなるプロファイルを有し、さらに前記ソース領域および前記ドレーン領域では前記第一導電型不純物濃度が低く、前記ソース領域およびドレーン領域に挟まれた前記ゲート電極の下部では高く形成された高濃度不純物領域を持ってなることを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記ソース領域およびドレーン領域を結ぶ横方向の線上で、前記ソース領域および前記ドレーン領域では前記ウェルと同型の不純物濃度が低く、前記ソース領域およびドレーン領域に挟まれた前記ソース領域およびドレーン領域に隣接する両端では前記不純物濃度は高く、中心部で相対的に前記不純物濃度が低くなって形成されていることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】
前記ソース領域およびドレーン領域の下方の前記第一導電型不純物の濃度が、前記ゲート電極下部の前記高濃度不純物領域の濃度よりも低いことを特徴とする請求項１または２に記載のＭＯＳＦＥＴ。
【請求項４】
前記ソース領域およびドレーン領域では前記第一導電型不純物を含まないことを特徴とする請求項１から３のいずれか一項に記載のＭＯＳＦＥＴ。
【請求項５】
実質的に前記ソース領域およびドレーン領域のＰＮ接合面に前記第一導電型不純物を含まないことを特徴とする請求項１から４のいずれか一項に記載のＭＯＳＦＥＴ。
【請求項６】
前記ソース領域およびドレーン領域の主たる構成元素が、Ｓｉ、Ｇｅ、Ｃの少なくともいずれか１つを含んでなることを特徴とする請求項１から５のいずれか一項に記載のＭＯＳＦＥＴ。
【請求項７】
前記ソース領域およびドレーン領域が、金属により埋設されたことを特徴とする請求項１から６のいずれか一項に記載のＭＯＳＦＥＴ。
【請求項８】
前記ソース領域およびドレーン領域が、チャネル領域の基板面よりも高い位置にまでせり上げられたことを特徴とする請求項１から７のいずれか一項に記載のＭＯＳＦＥＴ。
【請求項９】
半導体基板、絶縁膜、ゲート電極を順に有し、前記ゲート電極の側面を覆う側壁絶縁膜および浅いトレンチ・アイソレーションにより自己整合的に囲まれたソース領域およびドレーン領域を有する半導体装置の製造方法であって、
前記ゲート電極形成後に、前記ソース領域およびドレーン領域をエッチングして窪ませる工程と、
前記ゲート電極下方の前記半導体基板の領域にウェルを形成する不純物と同型の第一導電型不純物を斜めからイオン注入を行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
イオン注入の角度が前記半導体基板の平面に対して、前記ゲート電極高さと最小の前記ゲート電極間隔の逆正接から求まる角度よりも大きいことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記イオン注入において注入する方位とゲート電極の長手方向の方位が重ならないことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記イオン注入の後に前記半導体基板の結晶性回復のためのアニール処理をする工程を含むことを特徴とする請求項９から１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
窪んだ前記ソース領域およびドレーン領域に選択的にＳｉ、Ｇｅ、Ｃの少なくともいずれか１つを含んでなる材料をエピタキシャル成長させることを特徴とする請求項９から１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記エピタキシャル成長において、前記ウェルと反対の型の不純物を導入することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記エピタキシャル成長において、前記ウェルと同型の不純物を導入することを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記ウェルと反対の型の不純物はエピタキシャル成長の初期には導入しないかまたは少なくし、その後前記ウェルと反対の型の不純物を多くしてエピタキシャル成長させることを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記ソース領域およびドレーン領域を前記半導体基板表面よりも高い位置までせり上げることを特徴とする請求項９から１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記ソース領域およびドレーン領域を埋設した後、前記側壁絶縁膜をエッチングにより除去し、ハロー注入およびエクステンション（Ｅｘｔｅｎｓｉｏｎ）注入を行うことを特徴とする請求項９から１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記ゲート側壁絶縁膜形成後に、前記ソース領域およびドレーン領域をエッチングして窪ませる工程を有することを特徴とする請求項９から１８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にＭＯＳＦＥＴおよびその製造方法に関し、特に、ゲート下方向の不純物プロファイルおよびその形成方法に関するものである。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）の高集積化や動作の高速化などの種々の特性向上のため、その基本的な構成要素である電界効果型トランジスタ（ＭＯＳＦＥＴ；Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の微細化が進められてきた。この微細化はＭＯＳＦＥＴ素子の動作を正常に保つため、素子の三次元的な寸法を同時に縮小するスケーリング則に依って行われている。
ＭＯＳＦＥＴのスケーリングにおける重要な要請として、三次元的な実寸法の微細化と共に、ＦＥＴのソースおよびドレーンを結んだ横方向の電位差と、ゲート電極から深さ方向に見た縦方向の電位差を同時に低減させ、素子内部の電界強度自体も一定に保つことが求められている。このようなスケーリングを行うことで電源電圧（Ｖｄｄ）の低減は、ＭＯＳＦＥＴの動作電力の低減に効果的に働き、ＬＳＩの年々の高性能化を可能にしてきた。
一方でＶｄｄ低減の影響として、動作時電流（Ｉｏｎ）を確保するために閾値電圧（Ｖｔｈ）も低下させる必要が生じている。このためチャネル長が０．１ミクロン以下のデバイス世代では閾値電圧の低下が、ＦＥＴのオフ時におけるソース・ドレーン間を流れるリーク電流（サブスレッショルドリーク電流：Ｉｓｂ）を顕著に増大させる原因となり、結果としてＶｄｄを低下させることによるＬＳＩの低消費電力化のメリットが損なわれつつある。
このような背景からゲート電圧だけではなく基板バイアスを制御してリーク電流を抑制する技術が検討されている（例えば、Ｔ．ＨｉｒａｍｏｔｏなどＪｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．４０（２００１）２８５４．（非特許文献１）参照）。本来ゲート電極で制御されるチャネルの表面電位を、基板バイアスを印加して補助的に制御することで、Ｉｓｂを効果的に抑制できることが分かっている。
例えばＰ型ＭＯＳＦＥＴの場合、基板バイアスを正に印加することで、チャネルの表面電位を正の方向へ変調させることができる。このためチャネル部分に反転状態を形成するのに必要なゲート電圧は、より大きく負電位へ印加しなければならず、結果として閾値電圧は高くなる。Ｎ型ＭＯＳＦＥＴの場合は電圧として逆の関係が成り立つ。
しかしながら上述のように、特に高いＩｏｎが必要なＭＯＳＦＥＴにおいては閾値電圧を低下させるために、チャネル部分の注入量を減らさなければならない。このため、基板にゲート電極とは逆の電界を印加した場合、チャネル下部に形成される空乏層幅が大きくなり、ＭＯＳＦＥＴの微細化が進むにつれ前述の基板バイアスの効果（以下γと略称）が小さくなるという問題があった。
空乏層幅を小さくするためには、ウェル中の不純物濃度を高める必要があるため、不純物のプロファイルが基板の深いほうへ高くなってくるレトログレード構造が一般に考えられている。ただしレトログレード構造では、サブミクロン世代のＭＯＳＦＥＴにおいては、必然的にソース・ドレーン（以下、ソース・ドレーンをＳＤともいう。）の接合面で不純物濃度が高くなることや接合部に発生する結晶欠陥のため、接合容量や接合リーク電流が増加することが予想されＭＯＳＦＥＴの動作上好ましくない。
また、特開２００１−６８６７２（特許文献１）においては、チャネル下部の不純物濃度を変化させてデバイス特性を改善するために、ゲート電極部のみを開口してチャネル部の直上から不純物を注入する方法が記載されている。
しかしながら、γを向上させるためにはチャネルの直下近傍に不純物の高い部分を形成ししなければならず、閾値電圧に影響を与えずに、そのような急峻な逆プロファイルを形成することは難しいという問題があった。また、イオン注入に伴ってチャネル部に結晶欠陥を導入する恐れがあり、ＦＥＴの性能を劣化させる懸念も生じていた。
また、特開平１１−２３３７６９（特許文献２）においてはゲート電極を形成後に、イオン注入時にチャネリングが発生する＜１１０＞軸方向から注入することにより、チャネル形成領域の下方の深い部分にイオン注入する方法が示されている。しかしながら、イオン注入時にチャネリングを利用する場合、注入方位がわずかにずれるだけで注入プロファイルが大きく変化するため、製品として特性の安定したＭＯＳＦＥＴを提供できないことや、注入を＜１１０＞方向に限定することから、ウエハ上に集積されるトランジスタの方位によってそれぞれ個別にイオン注入を行わなければならないといった、製造上の大きな問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、ＭＯＳＦＥＴの微細化と共に基板バイアス効果（γ）は低下する傾向にあり、これを改善するためにはチャネル下部にウェルと同じ型の不純物の濃度を高める必要があった。しかしながら、公知の方法では当該の高濃度不純物領域がＳＤ接合領域にオーバーラップし、ＭＯＳＦＥＴの特性が劣化する懸念があった。また閾値電圧の調整が難しくなるなど、開示された製造法では、安定したデバイス特性が得られないという問題があった。本発明の課題はこれらの問題を解決し、寄生容量や接合リーク電流を増加させずにγを増大したＭＯＳＦＥＴ、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記の問題を解決するため、本発明の特徴は主としてチャネル部直下のみにウェルと同型の高濃度不純物領域を有する新規で有用な半導体装置（ＭＯＳＦＥＴ）、およびその製造方法を提供することにある。
より具体的には、本発明のＭＯＳＦＥＴはＳＤ部分をエッチングして溝を形成し、ゲート部分に対して斜めにイオン注入をする工程を含んで形成される。また本発明で言うチャネル直下とは概ねゲート絶縁膜より１０ｎｍ以上深い領域であり、Ｈａｌｏ注入領域よりも深いプロファイルを持ち、ＭＯＳＦＥＴのオン動作時に強反転状態にならない領域のことを言う。
すなわち、本発明のＭＯＳＦＥＴは、半導体基板、前記半導体基板上に形成された絶縁膜、前記絶縁膜上に形成されたゲート電極、前記ゲート電極の側面を覆う側壁絶縁膜および、前記側壁絶縁膜と浅いトレンチ・アイソレーションにより自己整合的に囲まれたソース領域およびドレーン領域からなるＭＯＳＦＥＴにおいて、ウェルを形成する不純物と同型の第一導電型不純物の濃度が前記ゲート電極の下方向に、チャネル形成領域で低く、その後高くなり、再び低くなるプロファイルを有し、さらに前記ソース領域および前記ドレーン領域では前記第一導電型不純物濃度が低く、前記ソース領域およびドレーン領域に挟まれた前記ゲート電極の下部では高く形成された高濃度不純物領域を持ってなることを特徴とする。
上記本発明のＭＯＳＦＥＴにおいては、前記ソース領域およびドレーン領域を結ぶ横方向の線上で、前記ソース領域および前記ドレーン領域では前記ウェルと同型の不純物濃度が低く、前記ソース領域およびドレーン領域に挟まれた前記ソース領域およびドレーン領域に隣接する両端では前記不純物濃度は高く、中心部で相対的に前記不純物濃度が低くなって形成されていることが好ましい。
上記本発明のＭＯＳＦＥＴにおいては、前記ソース領域およびドレーン領域の下方の前記第一導電型不純物の濃度が、前記ゲート電極下部の前記高濃度不純物領域の濃度よりも低いことが好ましい。
上記本発明のＭＯＳＦＥＴにおいては、前記ソース領域およびドレーン領域では前記第一導電型不純物を含まないことが好ましい。
上記本発明のＭＯＳＦＥＴにおいては、実質的に前記ソース領域およびドレーン領域のＰＮ接合面に前記第一導電型不純物を含まないが好ましい。
上記本発明のＭＯＳＦＥＴにおいては、前記ソース領域およびドレーン領域の主たる構成元素が、Ｓｉ、Ｇｅ、Ｃの少なくともいずれか１つを含んでなるが好ましい。
上記本発明のＭＯＳＦＥＴにおいては、前記ソース領域およびドレーン領域が、金属により埋設されたが好ましい。
上記本発明のＭＯＳＦＥＴにおいては、前記ソース領域およびドレーン領域が、チャネル領域の基板面よりも高い位置にまでせり上げられることが好ましい。
本発明の半導体装置の製造方法は、半導体基板、絶縁膜、ゲート電極を順に有し、前記ゲート電極の側面を覆う側壁絶縁膜および浅いトレンチ・アイソレーションにより自己整合的に囲まれたソース領域およびドレーン領域を有する半導体装置の製造方法であって、前記ゲート電極形成後に、前記ソース領域およびドレーン領域をエッチングして窪ませる工程と、前記ゲート電極下方の前記半導体基板の領域にウェルを形成する不純物と同型の第一導電型不純物を斜めからイオン注入を行う工程と、を含むことを特徴とする。
上記本発明の半導体装置の製造方法においては、イオン注入の角度が前記半導体基板の平面に対して、前記ゲート電極高さと最小の前記ゲート電極間隔の逆正接から求まる角度よりも大きいことが好ましい。
上記本発明の半導体装置の製造方法においては、前記イオン注入において注入する方位とゲート電極の長手方向の方位が重ならないことが好ましい。
上記本発明の半導体装置の製造方法においては、前記イオン注入の後に前記半導体基板の結晶性回復のためのアニール処理をする工程を含むことが好ましい。
上記本発明の半導体装置の製造方法においては、窪んだ前記ソース領域およびドレーン領域に選択的にＳｉ、Ｇｅ、Ｃの少なくともいずれか１つを含んでなる材料をエピタキシャル成長させることが好ましい。
上記本発明の半導体装置の製造方法においては、前記エピタキシャル成長において、前記ウェルと反対の型の不純物を導入することが好ましい。
上記本発明の半導体装置の製造方法においては、前記エピタキシャル成長において、前記ウェルと同型の不純物を導入することが好ましい。
上記本発明の半導体装置の製造方法においては、前記ウェルと反対の型の不純物はエピタキシャル成長の初期には導入しないかまたは少なくし、その後前記ウェルと反対の型の不純物を多くしてエピタキシャル成長させることが好ましい。
上記本発明の半導体装置の製造方法においては、前記ソース領域およびドレーン領域を前記半導体基板表面よりも高い位置までせり上げることが好ましい。
上記本発明の半導体装置の製造方法においては、前記ソース領域およびドレーン領域を埋設した後、前記側壁絶縁膜をエッチングにより除去し、ハロー注入およびＥｘｔｅｎｓｉｏｎ注入を行うことが好ましい。
上記本発明の半導体装置の製造方法においては、前記ゲート側壁絶縁膜形成後に、前記ソース領域およびドレーン領域をエッチングして窪ませる工程を有することが好ましい。
【発明の効果】
【０００５】
本発明によれば、基板をリセスして斜めよりイオン注入することで、ソース・ドレーン領域とオーバラップさせずに、チャネル部直下に高濃度不純物領域を形成でき、寄生容量や接合リーク電流を増加させずにγを増大したＭＯＳＦＥＴを形成することができる。また本発明で提供する斜め注入は、従来のチャネル注入やＨａｌｏ注入とは別に調整可能なパラメータであるため、その他のデバイス特性を劣化させることが無い。
【図面の簡単な説明】
【０００６】
図１（ａ）は本発明のＭＯＳＦＥＴにおいて斜め注入する前の形態を示す概略図である。
図１（ｂ）は本発明の提供するＭＯＳＦＥＴにおいて斜め注入の形態を示す概略図である。
図２はイオン注入を行う際のウエハとの位置関係を示す概略図である。
図３はイオン注入を行う際のＭＯＳＦＥＴとの位置関係を示す断面および上面から見た場合の、概略図である。
図４（ａ）はＰＭＯＳＦＥＴの２次元的なドナー分布を示すシミュレーション結果の概略図である。（表１条件Ａ）
図４（ｂ）はＰＭＯＳＦＥＴのＹ＝−０．０５μｍ断面でのひ素プロファイルを示すシミュレーション結果の概略図である。（表１条件Ａ）
図４（ｃ）はＰＭＯＳＦＥＴのＸ＝０．２μｍ断面でのひ素プロファイルを示すシミュレーション結果の概略図である。（表１条件Ａ）
図５（ａ）はＰＭＯＳＦＥＴの２次元的なドナー分布を示すシミュレーション結果の概略図である。（表１条件Ｂ）
図５（ｂ）はＰＭＯＳＦＥＴのＹ＝−０．０５μｍ断面でのひ素プロファイルを示すシミュレーション結果の概略図である。（表１条件Ｂ）
図５（ｃ）はＰＭＯＳＦＥＴのＸ＝０．２μｍ断面でのひ素プロファイルを示すシミュレーション結果の概略図である。（表１条件Ｂ）
図６（ａ）はＰＭＯＳＦＥＴの２次元的なドナー分布を示すシミュレーション結果の概略図である。（表１条件Ｃ）
図６（ｂ）はＰＭＯＳＦＥＴのＹ＝−０．０５μｍ断面でのひ素プロファイルを示すシミュレーション結果の概略図である。（表１条件Ｃ）
図６（ｃ）はＰＭＯＳＦＥＴのＸ＝０．２μｍ断面でのひ素プロファイルを示すシミュレーション結果の概略図である。（表１条件Ｃ）
図７（ａ）はＰＭＯＳＦＥＴの２次元的なドナー分布を示すシミュレーション結果の概略図である。（表１条件Ｃ’）
図７（ｂ）はＰＭＯＳＦＥＴのＹ＝−０．０５μｍ断面でのひ素プロファイルを示すシミュレーション結果の概略図である。（表１条件Ｃ’）
図７（ｃ）はＰＭＯＳＦＥＴのＸ＝０．２μｍ断面でのひ素プロファイルを示すシミュレーション結果の概略図である。（表１条件Ｃ’）
図８（ａ）は表１条件Ａに対応する２次元的なポテンシャル分布を示すシミュレーション結果の概略図である。
図８（ｂ）は表１条件Ｂに対応する２次元的なポテンシャル分布を示すシミュレーション結果の概略図である。
図８（ｃ）は表１条件Ｃに対応する２次元的なポテンシャル分布を示すシミュレーション結果の概略図である。
図９は表１条件Ａ，ＢおよびＣに対する、基板バイアス電圧に対する閾値電圧の依存性を示すシミュレーション結果の概略図である。
図１０（ａ）は本発明の第一実施形態実施例１−１の半導体装置の１番目の製造工程図である。
図１０（ｂ）は本発明の第一実施形態実施例１−１の半導体装置の２番目の製造工程図である。
図１０（ｃ）は本発明の第一実施形態実施例１−１の半導体装置の３番目の製造工程図である。
図１０（ｄ）は本発明の第一実施形態実施例１−１の半導体装置の４番目の製造工程図である。
図１０（ｅ）は本発明の第一実施形態実施例１−１の半導体装置の５番目の製造工程図である。
図１０（ｆ）は本発明の第一実施形態実施例１−１の半導体装置の６番目の製造工程図である。
図１１は本発明の第一実施形態実施例１−１の半導体装置の変形例である。
図１２（ａ）は本発明の第一実施形態実施例１−２の半導体装置の１番目の製造工程図である。
図１２（ｂ）は本発明の第一実施形態実施例１−２の半導体装置の２番目の製造工程図である。
図１３（ａ）は本発明の第一実施形態実施例１−３の半導体装置の１番目の製造工程図である。
図１３（ｂ）は本発明の第一実施形態実施例１−３の半導体装置の２番目の製造工程図である。
図１３（ｃ）は本発明の第一実施形態実施例１−３の半導体装置の３番目の製造工程図である。
図１３（ｄ）は本発明の第一実施形態実施例１−３の半導体装置の４番目の製造工程図である。
図１３（ｅ）は本発明の第一実施形態実施例１−３の半導体装置の５番目の製造工程図である。
図１４（ａ）は本発明の第二実施形態実施例２−１の半導体装置の１番目の製造工程図である。
図１４（ｂ）は本発明の第二実施形態実施例２−１の半導体装置の２番目の製造工程図である。
図１４（ｃ）は本発明の第二実施形態実施例２−１の半導体装置の３番目の製造工程図である。
図１４（ｄ）は本発明の第二実施形態実施例２−１の半導体装置の４番目の製造工程図である。
図１４（ｅ）は本発明の第二実施形態実施例２−１の半導体装置の５番目の製造工程図である。
図１４（ｆ）は本発明の第二実施形態実施例２−１の半導体装置の６番目の製造工程図である。
【符号の説明】
【０００７】
１０１、シリコン基板
１０２、浅いトレンチ分離
１０３、ゲート絶縁膜
１０４、ゲート電極
１０５、オフセットスペーサ
１０６、ゲート側壁
１０７、Ｈａｌｏ注入領域
１０８、ＳＤＥ注入領域
１０９、リセス領域
１１０、高濃度不純物領域
２０１、ウエハ
２０２、ゲート電極の長手方向軸
２０３、イオン注入方向
３０１、シリコン基板
３０２、ゲート絶縁膜
３０３、ゲート電極
３０４、イオン注入方向
１００１、シリコン基板
１００２、浅いトレンチ分離
１００３、Ｐウェル領域
１００４、Ｎウェル領域
１００５、ゲート絶縁膜
１００６、ゲート電極
１００７、オフセットスペーサ
１００８、Ｈａｌｏ注入領域
１００９、ＳＤＥ注入領域
１０１０、ゲート側壁
１０１１、リセス領域
１０１２、マスク
１０１３、高濃度不純物領域（Ｐ）
１０１４、高濃度不純物領域（Ｎ）
１０１５、ソース・ドレーン領域
１１０１、せり上げたソース・ドレーン領域
１２０１、シリコン基板
１２０２、浅いトレンチ分離
１２０３、ゲート絶縁膜
１２０４、ゲート電極
１２０５、オフセットスペーサ
１２０６、Ｈａｌｏ注入領域
１２０７、ＳＤＥ注入領域
１２０８、ゲート側壁
１２０９、リセス領域
１２１０、高濃度不純物領域
１２１１、低濃度エピタキシャル領域
１２１２、ソース・ドレーン領域
１３０１、シリコン基板
１３０２、浅いトレンチ分離
１３０３、ゲート絶縁膜
１３０４、ゲート電極
１３０５、オフセットスペーサ
１３０６、ゲート側壁
１３０７、リセス領域
１３０８、高濃度不純物領域
１３０９、ソース・ドレーン領域
１３１０、Ｈａｌｏ注入領域
１３１１、ＳＤＥ注入領域
１３１２、ゲート側壁
１４０１、シリコン基板
１４０２、浅いトレンチ分離
１４０３、ゲート絶縁膜
１４０４、ゲート電極
１４０５、オフセットスペーサ
１４０６、リセス領域
１４０７、高濃度不純物領域
１４０８、エピタキシャル成長領域
１４０９、Ｈａｌｏ注入領域
１４１０、ＳＤＥ注入領域
１４１１、ゲート側壁
１４１２、ソース・ドレーン領域
【発明を実施するための最良の形態】
【０００８】
以下に、図１（ａ）及び（ｂ）を参照しながら本発明の要点を説明する。本発明によるＭＯＳＦＥＴは基本的に従来から用いられているサリサイドプロセスにより形成される。即ち、半導体基板（主としてシリコン基板）１０１上に浅いトレンチ素子分離（ＳＴＩ）１０２を形成したのちウェル注入を行い、それぞれ分離されたＰおよびＮ型領域を半導体基板１０１上に形成する。この上に公知の方法を用いて、ゲート絶縁膜１０３およびゲート電極１０４、ゲート側壁１０６を形成する。このとき自己整合的にＳＤＥ（Ｓｏｕｒｃｅ  Ｄｒａｉｎ  Ｅｘｔｅｎｓｉｏｎ）注入１０８およびＨａｌｏ注入１０７を行っても良い（図１（ａ））。
その後、ゲート側壁１０６とＳＴＩ１０２に囲まれた拡散層部分をエッチングし、ソースおよびドレーン領域にあたる部分をリセスする。このとき、リセス部分１０９の一部がゲート側壁１０６の下部に及んでも良い。その後ゲート電極１０４に対して斜め方向から不純物１１０を導入する。通常はイオン注入を用いるが、他の公知な方法を用いても良い（図１（ｂ））。
ＳＤ領域（ソース領域およびドレーン領域）をリセスしてから斜めイオン注入を行うという効果は、チャネル直下に制御性よく不純物を導入できるという点と、そのために必要な注入エネルギーを低減でき基板に与えるダメージを最小にできるという点、ソース・ドレーン領域と当該の斜め注入領域を空間的に分離できるという点において顕著である。
注入する不純物（本発明における第一導電型不純物）の種類は該ウェル領域と同じ型として作用しうるもので、一般的にはＰ型ＭＯＳＦＥＴに対してはリンもしくはひ素であり、Ｎ型ＭＯＳＦＥＴに対してはホウ素もしくはインジウムである。
イオン注入の場合の注入角度および注入エネルギーは、不純物が主としてゲート電極１０４下部にとどまるように選ぶことができる。ただし隣接するトランジスタとの位置関係から、最も浅い角度で注入する場合でも、角度は最小のゲート間隔（ゲート電極１０４間の間隔）とゲート電極１０４の高さの比の逆正接から求まる角度であることが望ましい。また注入エネルギーはゲート側壁１０６およびゲート電極１０４を貫通してチャネル部分に不純物が導入されないように、低く設定することが望ましい。
ゲート側壁（側壁絶縁膜）１０６はＳｉ３Ｎ４を主として構成することが望ましい。Ｓｉ３Ｎ４はＳｉＯ２などのマトリックスに比べ、図２に示すように同一条件で注入を行った場合の平均飛程距離が短い。このため、チャネル部への不純物導入を抑制するマスク効果が向上する。さらにリセス部１０９をエピタキシャル成長により埋め戻す際の、ソース・ドレーン部とゲート側壁１０６との成長の選択性が向上するという別の効果も存在する。
通常トランジスタは、ウエハに平行な直行する２軸に沿って形成されるため、注入立体角を保ちながらウエハ２０１を回転させてイオン注入する方法が一般的である。本発明もそのようにイオン注入を行うことができるが、さらに望ましくはそのトランジスタの長手方向に沿った角度からは注入を行わないことが良い。例えば長手方向に垂直な方位から注入を行った場合は、隣接トランジスタやマスクパターンの遮蔽効果で、図１（ｂ）のようにＳＤ部分にはイオンが注入されず主としてゲート直下に不純物を導入することができるが、長手方向からの注入を含むとソース・ドレーン部への注入をさえぎるものが無く、相対的にソース・ドレーン領域に注入される不純物の量が増加するためである。長手方向からの注入を避けた不純物導入の例として、例えば図２のような方法が想起できる。図２においては、ウエハ２０１上のゲート電極の長手方向軸２０２に対して角度φの方向をイオン注入方向２０３としており、イオン注入する方位２０３とゲート電極の長手方向の方位２０２とが重ならない。
より具体的にゲート形状と注入角度の関係を考えると、次のような関係が成り立つことが分かる。即ち図３において、イオン注入軸３０４のウエハ法線とのなす角をθとして、ソース・ドレーン領域を垂直に結んだ線とのなす角をφ（オリフラ角）とすると、例えば隣接するトランジスタのシャドウイングを考慮して、最も注入角度を浅くした（ウエハ法線とのなす角を大きくした場合）でも下記の関係を満たす必要がある。ここで、Ｈｐｏｌｙはゲート高さであり、Ｌｐｉｔｃｈは最小のゲート電極間隔である。
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この式１に依ればθはφの関数であり、φを０から９０度の範囲で大きくとることにより、同一点に注入するための必要なθは浅くすることができる。また、シャドウイングが隣接するトランジスタではなく、レジストなどのマスクパターンであった場合は、Ｈｐｏｌｙをレジスト高さ、Ｌｐｉｔｃｈをレジストからゲート電極までの距離と読み替えることで概ね上記の関係が成り立つ。
以上のことから、ゲート電極下部に斜め注入により形成されるプロファイルは、主にθおよびφまた注入エネルギーにより決定され、二次元的に最適な注入設計を行うことができる。しかしながらいずれの場合でも、チャネル下部のＳＤからの横方向の空乏層の広がりを抑制することができ、結果として基板バイアス効果の高いＭＯＳＦＥＴを得ることができる。
斜めイオン注入の後、リセス領域を埋め戻し、通常のサリサイドプロセスを用いてＳＤ領域上部にシリサイド領域を形成する。また、リセス領域を埋め戻す前に、不純物の活性化と結晶の欠陥回復（半導体基板の結晶性回復）をかねてアニール処理を行っても良い。また、埋め戻した後にＳＤ領域に続けてイオン注入をしても良い。これにより以降の工程は公知のトランジスタ形成工程に準じて行うことができる。
リセス領域を埋め戻す材料は、Ｓｉであっても良いしＳｉＧｅやＳｉＧｅＣなどＳｉと格子定数の近い材料、すなわち、選択的にＳｉ、Ｇｅ、Ｃの少なくともいずれか１つを含んでなる材料をエピタキシャル成長させても良い。この場合、エピタキシャル成長時にソース・ドレーン領域を形成するための不純物をｉｎ−ｓｉｔｕドープにより導入しても良い。このようにすれば、エピタキシャル成長中にドーピング量を変化させて、例えばエピタキシャル成長の初期のドーズ量は相対的に低くしておくことができる。ＰＮ接合が形成される領域で、ドーズ量を低くしておくことで、接合部にかかる内部電界を緩和することが可能である。なお、ソース・ドレーン領域を金属により埋設してもよい。また、エピタキシャル成長において、ウェルと同型の不純物またはウェルと反対の型の不純物を導入することができる。
また元のチャネル領域の基板面より高い位置までエピタキシャル成長を行い、いわゆるせり上げソース・ドレーン構造としてもよい。また、金属材料を用いてＳＤ領域を埋め戻すことも可能である。
このように斜め方向から注入することで、チャネル部分の注入やＨａｌｏ、ＳＤＥ部分の注入とは独立にチャネル直下の不純物濃度を設定できるため、デバイス設計上の自由度が高く、他のデバイス特性を損ねることはない。
以上により、主としてチャネル部直下のみにウェルと同型の高濃度不純物領域を有するＭＯＳＦＥＴを得ることができる。本構造は、ＳＤ接合の下部にはウェルと同型の不純物濃度が低く、チャネルの下部領域のみに高いという特有の構造を持ち、ＳＤの接合容量や接合リークの増加を最小にして、γを向上させる理想的な構造である。また、γの向上ともにＳＤ領域の不純物の横方向拡散による短チャネル効果の増大を抑制することができるため、チャネル注入を下げることが可能になり、ゲート長を縮小する際にも大きなメリットがある。微細なＦＥＴでチャネル注入を下げることのメリットは、チャネル中を走行するキャリアの不純物散乱を低減できることと共に、不純物の注入量がばらつくことによる閾値ばらつきを低減できるという点においても顕著である。
本構造に特有な不純物分布は、例えばその断面を電子線ホログラフィー法によって観察することにより区別することができる。また後述するように、基板バイアスを印加した条件では、本構造に特有なポテンシャル分布を示すが、例えば断面の表面電位を測る方法としてＳＣＡＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）やＫＰＦＭ（Ｋｅｌｖｉｎ  Ｐｒｏｖｅ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）などを利用することにより、このようなポテンシャル分布の観察が可能である。
以下では、一例として上記のような斜め注入を行った場合と、ウェル全体に不純物を注入し逆プロファイルを得るレトログレード構造、チャネルの深い領域に不純物をしない従来構造のそれぞれを比較し、その不純物分布の違いを示す。またその作用として、基板バイアスを印加した場合の２次元的なポテンシャル分布、基板バイアスに対する閾値電圧の変化をシミュレーションした結果を示す。
まずＳｉ（１００）面上に形成されたＰ型のＭＯＳＦＥＴにおいて、ゲート長３０ｎｍ、ゲート側壁３５ｎｍのデバイスで不純物分布のシミュレーションを行った。不純物の注入プロファイルは多数の不純物を扱ったモンテカルロ法により求めている。また注入される不純物はゲート電極の上端を結ぶ面より飛来し、シミュレーション領域（Ｘ＝０−０．４マイクロメートル）の一方の端を抜けた場合は、周期境界条件により他端より導入される。
ここでＨａｌｏおよびＳＤＥの注入条件は上述の３種類の構造で同一とし、それぞれひ素２５ｋｅＶ、注入角度：ウエハ法線より３０度、ドーズ量１．７Ｅ１３（＝１．７×１０１３）ａｔ／ｃｍ２（Ｈａｌｏ条件）およびＢＦ２１．２ｋｅＶ、注入角度：ウエハに垂直、ドーズ量７Ｅ１４（＝７×１０１４）ａｔ／ｃｍ２（ＳＤＥ条件）とした。このとき側壁スペーサーとして７ｎｍの酸化膜を用いている。
チャネル注入および斜め注入の注入条件をそれぞれ表１にまとめる。ソース・ドレーンリセス後に斜め注入を行う場合は、深さ３５ｎｍおよび側壁窒化膜の下部１５ｎｍの領域をエッチングし、斜め注入・１３００℃、３００μ秒の活性化アニールを実施したのち、ノンドープのＳｉにより該領域を基板面まで埋め戻すことを行った。ソース・ドレーン領域は、ホウ素２．７ｋｅＶ、注入角度：ウエハ法線より７度、ドーズ量５Ｅ１５（＝５×１０１５）ａｔ／ｃｍ２を注入し、同様に１３００℃、３００μ秒の活性化アニールを実施することで形成した。不純物の熱拡散は空孔拡散モデルにより計算した。
【表１】
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図４（ａ）−（ｃ）に従来例としてチャネル注入のみを行い、チャネルの深い領域に不純物注入をしない構造（表１におけるＡ条件に対応）での２次元的な正味のドナー分布（アクセプタ濃度の方が高い場合は負値をとる；図４（ａ））、およびＹ＝−０．０５μｍ（図４（ｂ））とＸ＝０．２μｍ（図４（ｃ））のそれぞれの断面でのひ素の１次元プロファイルを示す。この条件ではゲート電極の下部方向で見ると、チャネル領域が最もドナー濃度が高く基板側へ向けて、ドナー濃度が減少する傾向を持つ。
図５（ａ）−（ｃ）に、基板の不純物濃度が逆勾配を持つ構造（レトログレード構造：表１条件Ｂ）とした場合の不純物濃度を示す。具体的に、図５には、表１条件Ｂの２次元的な正味のドナー分布（図５（ａ））、およびＹ＝−０．０５μｍ（図５（ｂ））とＸ＝０．２μｍ（図５（ｃ））のそれぞれの断面でのひ素の１次元プロファイルを示す。Ｙ方向の断面図（図５（ｂ））から分かるとおり、基板表面に比べ基板側へ０．０５から０．１μｍ深い領域で最もドナー濃度が高くなっていることが分かる。逆プロファイルは種々形成することができるが、基板バイアス効果を増大させるためには基板表面から０．１μｍ付近でまでの不純物濃度が高いことが重要であり、ゲート長が１００ｎｍ以下の世代のＭＯＳＦＥＴではＳＤ境界とレトログレード構造の高濃度領域がオーバーラップしてしまうことが問題となる。
図６（ａ）−（ｃ）にソース・ドレーン領域のリセス後にゲート電極下方の基板領域に斜めからイオン注入を行った場合（表１条件Ｃ）における不純物分布を示す。具体的に、図６には、表１条件Ｃの２次元的な正味のドナー分布（図６（ａ））、およびＹ＝−０．０５μｍ（図６（ｂ））とＸ＝０．２μｍ（図６（ｃ））のそれぞれの断面でのひ素の１次元プロファイルを示す。この場合、Ｙ方向の断面図（図６（ｂ））からわかるとおり、基板表面に比べチャネル下部の深い部分においてより高いドナー濃度を持つことが分かる。さらに、Ｘ方向の断面（図６（ｃ））で見るとチャネル下部においてＳＤ領域に比べて高いドナー濃度を持っていることが分かる。このような構造は前述の２条件では得られない、ソース・ドレーン領域のリセス後にゲート電極下方の基板領域に斜めからイオン注入を行うという工程により形成される特有の構造である。
また表１条件Ｃではリセス後の斜め注入は基板を回転させて行っているが、注入量、注入角度および注入エネルギーを固定して、注入方向をゲート電極の長手方向に垂直な方向から斜め注入をした場合（条件Ｃ’）は、不純物分布として図７（ａ）−（ｃ）が得られる。具体的に、図７には、表１条件Ｃ’の２次元的な正味のドナー分布（図７（ａ））、およびＹ＝−０．０５μｍ（図７（ｂ））とＸ＝０．２μｍ（図７（ｃ））のそれぞれの断面でのひ素の１次元プロファイルを示す。この場合、ゲート電極に垂直な方向の運動エネルギーが増加するため不純物はより深い領域まで達し、両端から注入されるプロファイルが重なることが分かる。
このように斜め注入の場合、注入方向、注入角度、および注入エネルギーにより、ゲート電極直下の領域の２次元的な不純物プロファイルは様々に変化しうるが、いずれの場合も基板表面に比べチャネル下部の深い部分において高いドナー濃度を持つこと、ＳＤ領域を結ぶ基板に平行な線上で見た場合、ゲート下部において同様にドナー濃度が極大となっているという特徴はいずれの場合も有している。またこのような特徴を有する限り、基板バイアスの効果は増大されることは発明者らのシミュレーションにより明らかとなっている。
このように、本発明のＭＯＳＦＥＴにおいては、ウェルを形成する不純物と同型の第一導電型不純物の濃度がゲート電極の下方向に、チャネル形成領域で低く、その後高くなり、再び低くなるプロファイルを有し、さらにソース領域およびドレーン領域では第一導電型不純物濃度が低く、ソース領域およびドレーン領域に挟まれたゲート電極の下部では高く形成された高濃度不純物領域を有するものである。さらに、ソース領域およびドレーン領域を結ぶ横方向の線上で、ソース領域および前記ドレーン領域ではウェルと同型の不純物濃度が低く、ソース領域およびドレーン領域に挟まれたソース領域およびドレーン領域に隣接する両端では不純物濃度は高く、中心部で相対的に不純物濃度が低くなって形成されていることが好ましく、ソース領域およびドレーン領域の下方の第一導電型不純物の濃度が、ゲート電極下部の高濃度不純物領域の濃度よりも低いことがより好ましい。さらにソース領域およびドレーン領域では第一導電型不純物を含まない構成とすることができ、実質的にソース領域およびドレーン領域のＰＮ接合面に第一導電型不純物を含まない構成とすることもできる。
次に表１の条件ＡからＣの場合での、２次元的な電界分布を計算した結果を図８（ａ）−（ｃ）に示す。図中の等高線で示された数字は、各部でのＳｉの伝導帯の電位を基準に表されている。また各部の電位として、ソースおよびゲート電極領域には０Ｖ、ドレーン領域には−１Ｖ、また基板領域には２Ｖを与えている。
図８（ａ）−（ｃ）を参照すると、条件Ａに比べ条件ＢおよびＣでのゲート電極下部の空乏層の広がりが小さいことが分かる。ここで基板バイアス効果γは基板印加電圧によるチャネルの表面電位の変調度であるため、ゲート容量をＣｏｘ、また基板の空乏層容量をＣｄと置くと、最も簡単には下記式２の関係が成り立つ。
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従って空乏層の広がりが小さいほどＣｄが増大するために、条件ＢおよびＣのようなウェル不純物が逆プロファイルを持つ構造において、基板バイアス効果が改善できることが分かる。
また条件Ｂと条件Ｃにおけるポテンシャル分布を比較すると、条件Ｃにおいてソース・ドレーン領域下部での空乏層の広がりが大きいことが分かる。このような特徴は、ソース・ドレーン領域の下部にはウェルと同型の不純物濃度が低く、チャネルの下部領域のみに高いという本発明に特有の構造によるものである。この結果、従来のレトログレード構造（条件Ｂ）に比べソース・ドレーン容量が小さく、また接合リークも小さくなるという有用な効果も発生する。この傾向は基板バイアスの値に依らず、例えば基板バイアスをソース電位と同じにした場合でも同様である。
図９にソースおよびゲート電極領域には０Ｖ、ドレーン領域には−１Ｖを印加し、基板バイアスを０Ｖから２Ｖまで変化させたときの閾値電圧を条件Ａ、ＢおよびＣにより得られる３つの構造について示している。このときの反転膜厚（Ｔｉｎｖ）は１．７ｎｍとし、閾値電圧はソース・ドレーン間を流れる電流が１μＡ／μｍとなるゲート電圧により定義している。図９より条件ＢおよびＣにおいて、基板バイアス効果が顕著に改善していることが分かる。
また、上記の詳細な議論は全てＰ型のＭＯＳＦＥＴを例に説明したものであり、Ｎ型のＭＯＳＦＥＴの場合も、同様に説明されることはいうまでも無い。
以上のように、ソース・ドレーン領域のリセス後に斜めからゲート電極下方の基板領域に斜めからイオン注入を行うことで、接合リークや接合容量を増大させずに、従来のＭＯＳＦＥＴに対して基板バイアス効果の向上を図れることが示された。
次に、本発明の半導体装置（ＭＯＳＦＥＴ）の製造方法の実施の形態につき、第一実施形態および第二実施形態を用いて、図を参照しながら詳細に説明する。なお、ここに開示する実施形態における各部分の形成方法は、それぞれに必須な工程のみを例示しており、実際のＭＯＳＦＥＴの製造においては本実施の形態に含まれないさまざまな工程を含んでなるものとする。また、各部の寸法やイオン注入のエネルギー、注入量などは本発明の趣旨を変えない限り変更が可能であり、本発明の実施の範囲を制限するものでは無い。
（第一実施形態）
図面を参照し、第一実施形態の半導体装置の製造方法を説明する。
【実施例】
【０００９】
（実施例１−１）
図１０（ａ）−（ｆ）を参照し、第一実施形態の実施例１−１の半導体装置の製造方法を説明する。まず、図１０（ａ）において従来周知の方法により、Ｓｉ基板１００１上に素子分離酸化膜を用いた浅いトレンチ分離（トレンチ・アイソレーション）によって素子分離領域１００２を形成する。素子分離領域１００２内にＰ型あるいはＮ型の不純物をイオン注入しアニールを行うことでそれぞれのＰウェル領域１００３、Ｎウェル領域１００４を形成し、必要なチャネル注入を行い、その後ゲート絶縁膜１００５を形成する。
引き続いて、１０ｎｍ程度の膜厚のポリシリコン層を形成する。ここで、ポリシリコンの代わりに、ポリシリコンゲルマニウムを用いてもよい。次にパターニングによって得られたレジストパターンをポリシリコン層上に形成したハードマスクに転写し、このハードマスクパターンによりポリシリコン層のエッチングを行う。その後、ポリシリコン層上のハードマスクを取り除き、図１０（ｂ）のように、ポリシリコンからなるゲート電極１００６が形成される。この時、ゲート絶縁膜１００５も同時にエッチングされても良い。その後側面酸化膜形成とエッチバックにより、５ｎｍ程度の薄いオフセットスペーサ１００７を形成する。
次いで、図１０（ｃ）のようにイオン注入により、ゲート電極１００５の両側にＨａｌｏイオン注入領域１００８およびＳＤＥ拡散領域１００９を形成する。この後熱処理を行い、イオン注入領域領域の不純物の活性化を行う。次に酸化膜、窒化膜もしくはそれらの積層膜を堆積し、エッチバックによりゲート側壁１０１０を形成する。
次にゲート側壁１０１０と素子分離酸化膜１００２とで囲まれた基板が露出領域をエッチングし、リセス領域１０１１を形成する。この後、ＰＭＯＳＦＥＴもしくはＮＭＯＳＦＥＴ領域にマスク１０１２を形成して、該ウェル領域と同じ導電型を形成する不純物を斜めからイオン注入する。これにより図１０（ｄ）のように、チャネル領域の下方に高濃度不純物領域１０１３が形成される。
マスクを除去したあと、同様に逆の型のＭＯＳＦＥＴにもマスクを形成した後斜めからイオン注入を行い、該ウェル領域と同じ型の高濃度不純物領域１０１４を形成する（図１０（ｅ））。
マスクを除去し、結晶性回復と不純物の活性化をかねてアニールを行い、リセス領域１０１１の表面を清浄化した後、Ｓｉ、ＳｉＧｅ、ＳｉＣもしくはＳｉＧｅＣなどのＳｉ基板と格子整合しうる材料で、エピタキシャル成長によりリセス領域１０１１を埋め戻す。
このときエピタキシャル成長は、素子分離酸化膜１００２およびゲート側壁１０１０の上には行われないよう選択性をもって行われることが望ましい。エピタキシャル成長はもとの基板面まで埋め戻すか、さらに成長を続けていわゆるせり上げソース・ドレーン構造（図１１、せり上げられたソース・ドレーン領域１１０１を参照）としてもよい。その後、イオン注入を行い、図１０（ｆ）のようにソース・ドレーン領域１０１５を形成する。
以上の工程により、本発明の第一の形態によるＭＯＳＦＥＴの構造が完成する。またゲート、ソースおよびドレーン領域上部に設けられたシリサイド領域を介して、それぞれのトランジスタは配線される。図示しないが、トランジスタ素子上部には、層間絶縁膜とプラグおよび配線などが形成され、ＬＳＩとしての機能を供する。
このようにして作製されたＭＯＳＦＥＴは、チャネル領域の不純物濃度を高めることなく、短チャネル効果を改善し、基板バイアス効果を増大することができる。
（実施例１−２）
図１２（ａ）−（ｂ）を参照し、第一実施形態の実施例１−２の半導体装置の製造方法を説明する。具体的には、リセス領域を埋め戻すのときに、Ｉｎ−ｓｉｔｕドーピングを行って形成する場合について開示する。本実施例１−２ではＰＭＯＳＦＥＴの場合について開示するが、同様の方法によりＮＭＯＳＦＥＴも形成することができる。
まず、図１２（ａ）のように、実施例１−１と同様にゲート側壁１２０８までを形成した後、リセス領域１２０９を形成する。その後、ウェルと同型の不純物を斜め方向より注入し、高濃度不純物領域１２１０を形成する。今回は注入エネルギーを低くして、高濃度不純物領域１２１０が左右に分かれている例を例示しているが、本質的には実施例１−１と変わらない。
次に必要なアニール工程および成膜前の清浄化工程を経た後、図１２（ｂ）のように、リセス領域１２０９をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるエピタキシャル成長により埋め戻す。このとき、ジボランガスを同時供給することによりＩｎ−ｓｉｔｕドープが可能であり、埋め戻した領域をそのままソース・ドレーン領域として使用する。
例えば、エピタキシャル成長の初期はボロン濃度が低いかノンドープのＳｉを用いて、低濃度エピタキシャル領域１２１１を形成する。引き続いてボロン濃度を増加させソース・ドレーン領域１２１２を形成する。またジボランの流量を連続的に変更し、ソース・ドレーン領域のボロン濃度を連続的に変化させ、理想的なソース・ドレーンプロファイルを得ることも可能である。このように、ウェルと反対の型の不純物はエピタキシャル成長の初期には導入しないかまたは少なくし、その後ウェルと反対の型の不純物を多くしてエピタキシャル成長させることもできる。
その後、ソース・ドレーン・ゲート領域にシリサイド電極を形成し、必要な配線工程を経た後、最終的なＬＳＩが完成する。
このように形成した実施例１−２のＭＯＳＦＥＴは、実施例１−１により得られた効果に加え、ソース・ドレーン領域の特に横方向の不純物分布を任意に変更できるため、ＭＯＳＦＥＴの短チャネル特性をさらに改善することができる。
（実施例１−３）
図１３（ａ）−（ｅ）を参照し、第一実施形態の実施例１−３の半導体装置の製造方法を説明する。具体的には、斜め注入領域およびソース・ドレーン領域を形成した後に、ＳＤＥおよびＨａｌｏ領域を形成する場合について、その方法を開示する。本実施例１−３ではＰＭＯＳＦＥＴの場合について開示するが、同様の方法によりＮＭＯＳＦＥＴも形成することができる。
まず図１３（ａ）のように、実施例１−１と同様にゲート電極１３０４およびオフセットスペーサ１３０５までを形成する。引き続いて図１３（ｂ）のように、酸化膜、窒化膜もしくはそれらの積層膜を堆積し、エッチバックによりゲート側壁１３０６を形成する。ゲート側壁１３０６と素子分離酸化膜１３０２とで囲まれた基板１３０１の露出領域をエッチングし、リセス領域１３０７を形成する。この後ウェルと同型の不純物を斜め方向より注入し、高濃度不純物領域１３０８を形成する。
次に、必要なアニール工程および成膜前の清浄化工程を経た後、図１３（ｃ）のように、リセス領域１３０７をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるエピタキシャル成長により埋め戻す。そして、前記のＩｎ−ｓｉｔｕドープもしくはイオン注入とアニールにより、ソース・ドレーン領域１３０９を形成する。
図１３（ｄ）のように、ゲート側壁１３０６を除去しその上から、Ｈａｌｏ注入およびＳＤＥ注入を行い、Ｈａｌｏ注入領域１３１０およびＳＤＥ拡散領域１３１１を形成する。
図１３（ｅ）のように、酸化膜、窒化膜もしくはそれらの積層膜からなるゲート側壁１３１２を形成する。また、ＨａｌｏおよびＳＤＥの活性化のためにアニール処理を行う。アニール処理の順番はゲート側壁１３１２の形成と前後しても良い。この後必要な、シリサイド電極形成、配線工程を経てＬＳＩとしての機能を供する。
このようにして形成されたＭＯＳＦＥＴは、極めて急峻なプロファイルを持つＳＤＥを得ることができ、前記の斜め注入と加えて、短チャネル効果をさらに改善することができる。
（第二実施形態）
図面を参照し、第二実施形態の半導体装置の製造方法を説明する。
（実施例２−１）
図１４（ａ）−（ｆ）を参照し、第一実施形態の実施例２−１の半導体装置の製造方法を説明する。具体的には、ゲート電極形成後にリセスして斜め注入する場合について説明する。実施例２−１ではＰＭＯＳＦＥＴの形成方法について例示するが、ＮＭＯＳＦＥＴも同様の方法で形成することができる。
第一実施形態の実施例１−１と同様に、ゲート電極１４０４およびオフセットスペーサ１４０５までを形成する（図１４（ａ））。引き続いて図１４（ｂ）のように、オフセットスペーサ１４０５と素子分離酸化膜１４０２とで囲まれた基板１４０１の露出領域をエッチングし、リセス領域１４０６を形成する。この後ウェルと同型の不純物を斜め方向より注入し、高濃度不純物領域１４０７を形成する。このとき斜め注入によりチャネル領域に過剰にイオン注入が行われないように、注入エネルギーは低く設定することが望ましい。
次に、必要なアニール工程および成膜前の清浄化工程を経た後、図１４（ｃ）のように、リセス領域１４０７をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるエピタキシャル成長により埋め戻す。埋め戻す際にＩｎ−ｓｉｔｕを行い、埋め戻し領域にウェルと同型の不純物を含有させても良い。
その後、図１４（ｄ）のように、ゲート電極１４０４およびオフセットスペーサ１４０５をマスクとして、Ｈａｌｏ注入およびＳＤＥ注入を行い、Ｈａｌｏ注入領域１４０９およびＳＤＥ拡散領域１４１０を形成する。
次に、図１４（ｅ）のように、酸化膜、窒化膜もしくはそれらの積層膜からなるゲート側壁１４１１を形成する。図１４（ｆ）のようにゲート側壁１４１１をマスクとしてソース・ドレーン注入を行い、ソース・ドレーン領域１４１２を形成する。この後、活性化のためのアニールを行う。必要な、シリサイド電極形成、配線工程を経てＬＳＩとしての機能を供する。
このようにして作製されたＭＯＳＦＥＴは、チャネル領域の不純物濃度を高めることなく、短チャネル効果を改善し、基板バイアス効果を増大することができる。
【図１（ａ）】
2007023979.tif 000005
【図１（ｂ）】
2007023979.tif 000006
【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
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【図４（ｃ）】
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【図５（ａ）】
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【図５（ｂ）】
2007023979.tif 000013
【図５（ｃ）】
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【図６（ａ）】
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【図６（ｂ）】
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【図６（ｃ）】
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【図７（ａ）】
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【図７（ｂ）】
2007023979.tif 000019
【図７（ｃ）】
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【図８（ａ）】
2007023979.tif 000021
【図８（ｂ）】
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【図８（ｃ）】
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【図９】
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【図１０（ａ）】
2007023979.tif 000025
【図１０（ｂ）】
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【図１０（ｃ）】
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【図１０（ｄ）】
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【図１０（ｅ）】
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【図１０（ｆ）】
2007023979.tif 000030
【図１１】
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【図１２（ａ）】
2007023979.tif 000032
【図１２（ｂ）】
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【図１３（ａ）】
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【図１３（ｂ）】
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【図１３（ｃ）】
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【図１３（ｄ）】
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【図１３（ｅ）】
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【図１４（ａ）】
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【図１４（ｂ）】
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【図１４（ｃ）】
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【図１４（ｄ）】
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【図１４（ｅ）】
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【図１４（ｆ）】
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【国際調査報告】
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