【手続補正書】
【提出日】平成19年11月30日(2007.11.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
時変信号とコモンモードバイアスを含む部分的な差動信号を増幅して、前記部分的な差動信号にかかる時変コモンモード信号を阻止するためのプロセッサと、
前記コモンモードバイアスの代表値である閾値レベルを決定するための手段と、
前記プロセッサに非線形の伝達関数を提供するように、前記時変信号と前記閾値レベルの間に存在する所定の関係に応答して、前記プロセッサの利得を変更するための手段と、
前記時変コモンモード信号が前記所定の関係を変更することを実質的に防ぐための手段と、
を備える非線形プロセッサ。
【請求項２】
前記利得を変更するための１つ以上の前記手段が設けられ、第１の利得の領域から相対的に高い利得の領域への利得の変更を生じる、
請求項１記載の非線形プロセッサ。
【請求項３】
前記利得を変更するための１つ以上の前記手段が設けられ、第１の利得の領域から相対的に低い利得の領域への利得の変更を生じる、
請求項１記載の非線形プロセッサ。
【請求項４】
前記利得を変更するための２つ以上の前記手段が設けられ、第１の利得の領域から相対的に低い利得の第２の領域への利得の変更、第１の利得の領域から前記第２の領域よりも相対的に高い利得を有する第３の領域への利得の変更を生じる、
請求項１記載の非線形プロセッサ。
【請求項５】
前記利得を変更するための２つ以上の前記手段が設けられ、第１の利得の領域から相対的に高い利得の第２の領域への利得の変更、第１の利得の領域から前記第２の領域よりも相対的に低い利得を有する第３の領域への利得の変更を生じる、
請求項１記載の非線形プロセッサ。
【請求項６】
前記閾値は、前記コモンモードバイアスの減衰及び直流変換された代表値である、
請求項１記載の非線形プロセッサ。
【請求項７】
１つ以上の前記閾値は、前記コモンモードバイアスの値よりも下に配置される、
請求項６記載の非線形プロセッサ。
【請求項８】
１つ以上の前記閾値は、前記コモンモードバイアスの値よりも上に配置される、
請求項６記載の非線形プロセッサ。
【請求項９】
信号を非線形に処理する方法であって、
時変信号と部分的な差動信号のためのコモンモードバイアスとを含む部分的な差動信号を処理して、前記部分的な差動信号にかかる時変コモンモード信号を阻止するステップと、
前記コモンモードバイアスの代表値である閾値レベルを決定するステップと、
前記時変信号と前記閾値レベルの間に存在する所定の関係に応答して、前記部分的な差動信号の前記処理を非線形に変更するステップと、
前記時変コモンモード信号に応答して、前記所定の関係の変更を防ぐステップと、
を備える方法。
【請求項１０】
電気信号を非線形に増幅する装置であって、
第１のトランジスタのベースへの第１の入力と、
第２のトランジスタのベースへの第２の入力と、
前記第１のトランジスタのエミッタと前記第２のトランジスタのエミッタとの間に相互接続される第１の抵抗素子と、
前記第１のトランジスタのベース−コレクタ接合を逆バイアスするのに十分な直流電源電位のソースに接続される前記第１のトランジスタのコレクタと、
前記第２のトランジスタのベース−コレクタ接合を逆バイアスするのに十分な直流電源電位のソースに第２の抵抗素子を介して接続される前記第２のトランジスタのコレクタと、
前記第２のトランジスタのコレクタと前記第２の抵抗素子の一端からなる接合で、前記第２のトランジスタのコレクタに接続される出力端子と、
前記第１のトランジスタのエミッタと前記第２のトランジスタのエミッタのそれぞれから、直流電源電位の第２のソースに接続される電流源と、
前記第２のトランジスタのエミッタから、第３のトランジスタのコレクタが第３のトランジスタのベース−コレクタ接合を逆バイアスするのに十分な直流電源電位のコレクタに接続される、第３のトランジスタのエミッタに接続される第１の２次利得設定抵抗素子と、
閾値電位のソースに接続される前記第３のトランジスタのベースと、
を備える装置。
【請求項１１】
前記第１のトランジスタのエミッタにその入力が接続され、その出力が前記閾値電位のソースを提供するバッファをさらに含む、
請求項１０記載の装置。
【請求項１２】
前記第１のトランジスタのエミッタにその入力が接続され、１つ以上の分圧点を備える抵抗性ディバイダをその出力が駆動するバッファと、前記抵抗性ディバイダの一端は前記バッファの出力に接続され、前記抵抗性ディバイダの他端は直流バイアス電位のソースに接続され、
前記閾値電位のソースを提供する前記抵抗性ディバイダのネットワークの第１の分圧点と、
前記バッファの出力と前記第３のトランジスタのベースの間に接続されるバイパスキャパシタと、
をさらに含む請求項１０記載の装置。
【請求項１３】
前記直流バイアス電位のソースは、前記バッファの出力で直流電位よりも低い、
請求項１２記載の装置。
【請求項１４】
前記直流バイアス電位のソースは、前記バッファの出力で直流電位よりも高い、
請求項１２記載の装置。
【請求項１５】
前記第３のトランジスタのベース電位を超える前記第２のトランジスタのベースへの信号入力に応答して、前記第３のトランジスタが導通されるように、前記第３のトランジスタが保持される、
請求項１３記載の装置。
【請求項１６】
前記第２のトランジスタのエミッタから前記第４のトランジスタのエミッタに接続される第２の２次利得設定抵抗素子をさらに備え、
前記第４のトランジスタのコレクタは、前記第４のトランジスタのベース−コレクタ接合を逆バイアスするのに十分な直流電源電位のコレクタに接続され、前記第４のトランジスタのベースは、前記抵抗性ディバイダの第２の分圧点に接続され、
前記第４のトランジスタのベース電位を超える前記第２のトランジスタのベースへの前記信号入力に応答して、前記第４のトランジスタが導通されるように、前記第４のトランジスタが保持される、
請求項１５記載の装置。
【請求項１７】
前記第２のトランジスタのエミッタから前記第４のトランジスタのエミッタに接続される第２の２次利得設定抵抗素子をさらに備え、
前記第４のトランジスタのコレクタは、前記第４のトランジスタのベース−コレクタ接合を逆バイアスするのに十分な直流電源電位のコレクタに接続され、前記第４のトランジスタのベースは、前記抵抗性ディバイダの第２の分圧点に接続され、
前記第４のトランジスタのベース電位を超える前記第２のトランジスタのベースへの前記信号入力に応答して、前記第４のトランジスタが非導通にされるように、前記第４のトランジスタが保持される、
請求項１５記載の装置。
【請求項１８】
前記第３のトランジスタのベース電位を超える前記第２のトランジスタのベースへの前記信号入力に応答して、前記第３のトランジスタが非導通にされるように、前記第３のトランジスタが保持される、
請求項１３記載の装置。
【請求項１９】
前記第２のトランジスタのエミッタから前記第４のトランジスタのエミッタに接続される第２の２次利得設定抵抗素子をさらに備え、
前記第４のトランジスタのコレクタは、前記第４のトランジスタのベース−コレクタ接合を逆バイアスするのに十分な直流電源電位のコレクタに接続され、前記第４のトランジスタのベースは、前記抵抗性ディバイダの第２の分圧点に接続され、
前記第４のトランジスタのベース電位を超える前記第２のトランジスタのベースへの前記信号入力に応答して、前記第４のトランジスタが導通されるように、前記第４のトランジスタが保持される、
請求項１８記載の装置。
【請求項２０】
前記第２のトランジスタのエミッタから前記第４のトランジスタのエミッタに接続される第２の２次利得設定抵抗素子をさらに備え、
前記第４のトランジスタのコレクタは、前記第４のトランジスタのベース−コレクタ接合を逆バイアスするのに十分な直流電源電位のコレクタに接続され、前記第４のトランジスタのベースは、前記抵抗性ディバイダの第２の分圧点に接続され、
前記第４のトランジスタのベース電位を超える前記第２のトランジスタのベースへの前記信号入力に応答して、前記第４のトランジスタが非導通にされるように、前記第４のトランジスタが保持される、
請求項１８記載の装置