【手続補正書】
【提出日】平成19年8月24日(2007.8.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素部及び駆動回路が同一の絶縁体上に形成された表示装置であって、
前記画素部及び前記駆動回路を形成するＴＦＴは全てｐチャネル型ＴＦＴからなり、
前記画素部のソース配線及びゲート電極は第１の絶縁膜上に形成され、
前記第１の絶縁膜上に第２の絶縁膜が形成され、
前記ゲート電極は、前記第２の絶縁膜に設けられたコンタクトホールを介してゲート配線と電気的に接続され、
前記ゲート配線は、前記第２の絶縁膜を間に挟んで前記ソース配線と交差していることを特徴とする表示装置。
【請求項２】
画素部及び駆動回路が同一の絶縁体上に形成された表示装置であって、
前記画素部及び前記駆動回路を形成するＴＦＴは全てｐチャネル型ＴＦＴからなり、
前記画素部のｐチャネル型ＴＦＴは、ゲート電極と重ならないＬＤＤ領域を有し、
前記駆動回路のｐチャネル型ＴＦＴは、ゲート電極と重なるＬＤＤ領域を有し、
前記画素部のソース配線及びゲート電極は第１の絶縁膜上に形成され、
前記第１の絶縁膜上に第２の絶縁膜が形成され、
前記ゲート電極は、前記第２の絶縁膜に設けられたコンタクトホールを介してゲート配線と電気的に接続され、
前記ゲート配線は、前記第２の絶縁膜を間に挟んで前記ソース配線と交差していることを特徴とする表示装置。
【請求項３】
画素部及び駆動回路が同一の絶縁体上に形成された表示装置であって、
前記画素部にはスイッチング用ＴＦＴ及び電流制御用ＴＦＴが設けられ、
前記駆動回路にはインバータ回路を形成するＴＦＴが設けられ、
前記スイッチング用ＴＦＴ、前記電流制御用ＴＦＴ及び前記インバータ回路を形成するＴＦＴは全てｐチャネル型ＴＦＴからなり、
前記画素部のソース配線及びゲート電極は第１の絶縁膜上に形成され、
前記第１の絶縁膜上に第２の絶縁膜が形成され、
前記ゲート電極は、前記第２の絶縁膜に設けられたコンタクトホールを介してゲート配線と電気的に接続され、
前記ゲート配線は、前記第２の絶縁膜を間に挟んで前記ソース配線と交差していることを特徴とする表示装置。
【請求項４】
画素部及び駆動回路が同一の絶縁体上に形成された表示装置であって、
前記画素部及び駆動回路を形成するＴＦＴは全てｐチャネル型ＴＦＴからなり、
前記画素部には保持容量と、液晶層とが設けられ、
前記画素部のｐチャネル型ＴＦＴは、ゲート電極と重ならないＬＤＤ領域を有し、
前記液晶層はネマチック液晶で形成され、
前記画素部のｐチャネル型ＴＦＴのオフ電流値（Ｉｏｆｆ）と、前記保持容量（Ｃｓ）と、前記液晶層が持つ容量（ＣＬＣ）とが次式、
【数１】
2002076352.tif 000001
において、０．１以下であり、
前記画素部のソース配線及びゲート電極は第１の絶縁膜上に形成され、
前記第１の絶縁膜上に第２の絶縁膜が形成され、
前記ゲート電極は、前記第２の絶縁膜に設けられたコンタクトホールを介してゲート配線と電気的に接続され、
前記ゲート配線は、前記第２の絶縁膜を間に挟んで前記ソース配線と交差していることを特徴とする表示装置。
【請求項５】
画素部及び駆動回路が同一の絶縁体上に形成された表示装置であって、
前記画素部及び前記駆動回路を形成するＴＦＴは全てｐチャネル型ＴＦＴからなり、
前記画素部には保持容量と、液晶層とが設けられ、
前記画素部のｐチャネル型ＴＦＴは、ゲート電極と重ならないＬＤＤ領域を有し、
前記液晶層は反強誘電性液晶で形成され、
前記ｐチャネル型ＴＦＴのオフ電流値（Ｉｏｆｆ）と、前記保持容量（Ｃｓ）と、前記液晶層が持つ容量（ＣＬＣ）とが次式、
【数２】
2002076352.tif 000002
において、０．０６以下であり、
前記画素部のソース配線及びゲート電極は第１の絶縁膜上に形成され、
前記第１の絶縁膜上に第２の絶縁膜が形成され、
前記ゲート電極は、前記第２の絶縁膜に設けられたコンタクトホールを介してゲート配線と電気的に接続され、
前記ゲート配線は、前記第２の絶縁膜を間に挟んで前記ソース配線と交差していることを特徴とする表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記駆動回路はＥＥＭＯＳ回路もしくはＥＤＭＯＳ回路を含むことを特徴とする表示装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、
前記駆動回路は複数のＮＡＮＤ回路からなるデコーダを含むことを特徴とする表示装置。
【請求項８】
絶縁体上に駆動回路のＴＦＴを形成するための第１の半導体膜と、画素部のＴＦＴを形成するための第２の半導体膜と、を形成する第１の工程と、
前記第１の半導体膜及び前記第２の半導体膜上に第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜上に、前記第１の半導体膜と、前記第２の半導体膜とに対応して、第１の導電膜と、前記第１の導電膜より内側に設けられた第２の導電膜とからなるゲート電極及びソース配線を形成する第３の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重なる第１のｐ型半導体領域を形成する第４の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重ならない第２のｐ型半導体領域を形成する第５の工程と、
前記第１の導電膜が前記第１のｐ型半導体領域と重なる部分をエッチングにより除去する第６の工程と、
前記ゲート電極及び前記ソース配線上に、第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜に設けられたコンタクトホールを介してゲート電極と電気的に接続し、かつ、前記第２の絶縁膜を間に挟んで前記ソース配線と交差するようにゲート配線を形成する第８の工程とを有することを特徴とする表示装置の作製方法。
【請求項９】
絶縁体上に駆動回路のＴＦＴを形成するための第１の半導体膜と、画素部のＴＦＴを形成するための第２の半導体膜と、を形成する第１の工程と、
前記第１の半導体膜及び前記第２の半導体膜上に第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜上に、前記第１の半導体膜と、前記第２の半導体膜とに対応して、第１の導電膜と、前記第１の導電膜より内側に設けられた第２の導電膜とからなるゲート電極及びソース配線を形成する第３の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重なる第１のｐ型半導体領域を形成する第４の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重ならない第２のｐ型半導体領域を形成する第５の工程と、
前記第２の半導体膜上の前記第１の導電膜が前記第１のｐ型半導体領域と重なる部分をエッチングにより除去する第６の工程と
前記ゲート電極及び前記ソース配線上に、第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜に設けられたコンタクトホールを介してゲート電極と電気的に接続し、かつ、前記第２の絶縁膜を間に挟んで前記ソース配線と交差するようにゲート配線を形成する第８の工程とを有することを特徴とする表示装置の作製方法。
【請求項１０】
絶縁体上に駆動回路のＴＦＴを形成するための第１の半導体膜と、画素部のＴＦＴを形成するための第２の半導体膜と、を形成する第１の工程と、
前記第１の半導体膜及び前記第２の半導体膜上に第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜上に、前記第１の半導体膜と、前記第２の半導体膜とに対応して、第１の導電膜と、前記第１の導電膜より内側に設けられた第２の導電膜とからなるゲート電極及びソース配線を形成する第３の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重なる第１のｐ型半導体領域を形成する第４の工程と、
前記第１の半導体膜と前記第２の半導体膜のそれぞれに、前記第１の導電膜と重ならない第２のｐ型半導体領域を形成する第５の工程と、
前記第２の半導体膜上の前記第１の導電膜が前記第２の半導体膜のチャネル形成領域の一部と重なる部分をエッチングにより除去してオフセット領域を形成する第６の工程と、
前記ゲート電極及び前記ソース配線の上に、第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜に設けられたコンタクトホールを介してゲート電極と電気的に接続し、かつ、前記第２の絶縁膜を間に挟んで前記ソース配線と交差するようにゲート配線を形成する第８の工程とを有することを特徴とする表示装置の作製方法。