【手続補正書】
【提出日】平成19年1月31日(2007.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
Ｎ個のデータビットを並列に前記メモリセルアレイに書き込むために前記２Ｎ個のスイッチのうち少なくともＮ個のスイッチと連結されるＮ個のデータラインと、
を具備することを特徴とする集積回路装置。
【請求項２】
前記書込みデータ経路は、
前記外部ターミナルと連結される第１及び第２直列−並列変換部と、
Ｎ個の第１グローバルデータラインとＮ個の第２グローバルデータラインとを具備し、
前記２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２データバッファとを含んで構成され、
前記２個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとを含んで構成され、
前記Ｎ個の第１書込みデータバッファは、第１直列ー並列変換部に連結され、前記Ｎ個の第１グローバルデータラインのそれぞれは、前記Ｎ個の第１スイッチのそれぞれと前記Ｎ個の第１書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個の第２書込みデータバッファは、第２直列−並列変換部に連結され、前記Ｎ個の第２グローバルデータラインのそれぞれは、前記Ｎ個の第２スイッチのそれぞれと前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個のデータラインは、Ｎ個のローカルデータラインであり、
前記Ｎ個のローカルデータラインのそれぞれは、前記Ｎ個の第１スイッチ及び前記Ｎ個の第２スイッチと前記メモリセルアレイとの間にそれぞれ連結されることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記書込みデータ経路は、
前記第１及び第２直列−並列変換部のうち何れか１つと前記Ｎ個の第１書込みデータバッファ及び前記Ｎ個の第２書込みデータバッファのうち何れか１つとの間にそれぞれ連結される第１及び第２データオーダリング回路をさらに具備することを特徴とする請求項２に記載の集積回路装置。
【請求項４】
前記Ｎ個の第１スイッチは、第１制御信号に応答し、
前記Ｎ個の第２スイッチは、前記第１制御信号から遅延された第２制御信号に応答することを特徴とする請求項２に記載の集積回路装置。
【請求項５】
前記第１及び第２制御信号は、
書込み活性化信号から異なる遅延時間をもって遅延されて生成されることを特徴とする請求項４に記載の集積回路装置。
【請求項６】
前記集積回路装置は、
チップ選択命令及びファンクション命令に応答して前記書込み活性化信号を発生する命令デコーダと、
前記書込み活性化信号に応答して前記第１及び第２制御信号を発生する制御信号発生部と、
をさらに具備することを特徴とする請求項５に記載の集積回路装置。
【請求項７】
前記命令デコーダは、
前記チップ選択命令及び前記ファンクション命令に応答してアクティブ命令及び読出命令をさらに発生することを特徴とする請求項６に記載の集積回路装置。
【請求項８】
前記命令デコーダは、
前記チップ選択命令及び前記ファンクション命令に応答して読出命令、リフレッシュ命令及びモードレジスタ命令をさらに発生することを特徴とする請求項６に記載の集積回路メモリ装置。
【請求項９】
前記集積回路装置は、
Ｎ個の第３スイッチとＮ個の第４スイッチとをさらに具備し、
前記Ｎ個の第３スイッチのそれぞれは、前記第１直列−並列変換部と前記Ｎ個の第１書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個の第４スイッチは、前記第２直列−並列変換部と前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結されることを特徴とする請求項２に記載の集積回路装置。
【請求項１０】
前記Ｎ個の第３スイッチは、第３制御信号に応答し、
前記Ｎ個の第４スイッチは、前記第３制御信号から遅延された第４制御信号に応答することを特徴とする請求項２に記載の集積回路装置。
【請求項１１】
前記第３及び第４制御信号は、
データストローブ信号のオフセット立下りエッジに応答して発生されることを特徴とする請求項１０に記載の集積回路装置。
【請求項１２】
前記集積回路装置は、
前記データストローブ信号に応答して前記データストローブ信号の立下りエッジをカウントして、前記データストローブ信号のオフセット立下りエッジにしたがって前記第３及び第４制御信号を発生するデータストローブカウンタをさらに具備することを特徴とする請求項１１に記載の集積回路装置。
【請求項１３】
複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
前記２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
前記Ｎ個のデータビットを並列に前記メモリセルアレイに書き込むために前記２Ｎ個のスイッチのうち少なくともＮ個と連結されるＮ個のローカルデータラインと、
前記外部ターミナルと連結する直列−並列変換部と、
Ｎ個のグロ−バルデータラインとを具備し、
前記２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２データバッファとを含んで構成され、
前記２個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとを含んで構成され、
前記Ｎ個の第１書込みデータバッファは、第１直列−並列変換部に連結され、前記Ｎ個の第１書込みデータバッファのそれぞれは、前記Ｎ個の第１スイッチに連結され、
前記Ｎ個の第２書込みデータバッファのそれぞれは、前記Ｎ個の第１スイッチのそれぞれと連結され、前記Ｎ個のグローバルデータラインのそれぞれは、前記Ｎ個の第２スイッチのそれぞれと前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個のローカルデータラインのそれぞれは、前記Ｎ個の第２スイッチと前記メモリセルアレイとの間にそれぞれ連結されることを特徴とする集積回路装置。
【請求項１４】
前記書込みデータ経路は、
前記直列−並列変換部と前記Ｎ個の第１書込みデータバッファとの間に連結されるデータオーダリング回路をさらに具備することを特徴とする請求項１３に記載の集積回路装置。
【請求項１５】
前記集積回路装置は、
前記直列−並列変換部と前記Ｎ個の第１書込みデータバッファのそれぞれの間に連結されるＮ個の第３スイッチをさらに具備することを特徴とする請求項１３に記載の集積回路装置。
【請求項１６】
前記Ｎ個の第３スイッチは、第１制御信号に応答し、
前記Ｎ個の第１スイッチは、前記第１制御信号から遅延された第２制御信号に応答することを特徴とする請求項１５に記載の集積回路装置。
【請求項１７】
前記第１及び第２制御信号は、
データストローブ信号のオフセット立下りエッジに応答して発生することを特徴とする請求項１６に記載の集積回路装置。
【請求項１８】
複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
前記２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
Ｎ個のデータビットを並列に前記メモリセルアレイに保存するために前記２Ｎ個のスイッチのうち少なくともＮ個と連結されるＮ個のローカルデータラインと、
２グループのＮ並列ビットの前記２Ｎ個のデータビットを前記メモリセルアレイに保存するのに十分な時間の間、前記メモリセルアレイのワードラインをイネーブルさせるプリチャージ制御回路と、を具備することを特徴とする集積回路装置。
【請求項１９】
前記プリチャージ制御回路は、
前記集積回路装置の第１プリチャージモードの間、２グループのＮ並列ビットである前記２Ｎ個のデータビットを前記メモリセルアレイに保存するのに十分な時間の間、前記メモリセルアレイのワードラインをイネーブルさせ、
前記集積回路装置の第２プリチャージモードの間、１グループであるＮ並列ビットである前記Ｎ個のデータビットを前記メモリセルアレイに書き込むのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させることを特徴とする請求項１８に記載の集積回路装置。
【請求項２０】
前記集積回路装置は、前記第１または第２プリチャージモードを選択するモードレジスタをさらに具備し、
前記プリチャージ制御回路は、前記モードレジスタに応答することを特徴とする請求項１９に記載の集積回路装置。
【請求項２１】
前記プリチャージ制御回路は、
第１プリチャージモードに応答し、２グループのＮ並列ビットである前記２Ｎ個のデータビットを前記メモリセルアレイに保存するのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させるための第１遅延部と、
第２プリチャージモードに応答し、１グループのＮ並列ビットである前記Ｎ個のデータビットを前記メモリセルアレイに書き込むのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させるための第２遅延部と、
を具備することを特徴とする請求項１８に記載の集積回路装置。
【請求項２２】
複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
前記２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
Ｎ個のデータビットを並列に前記メモリセルアレイに書き込むために前記２Ｎ個のスイッチのうち少なくともＮ個と連結されるＮ個のローカルデータラインとを具備し、
前記書込みデータバッファは、
書込みアドレスをラッチするアドレスラッチと、
前記アドレスラッチにラッチされた前記書込みアドレスと現在のアドレスとを比較するアドレス比較部と、
前記書込みアドレスに該当する書込みデータをラッチするデータラッチとを具備することを特徴とする集積回路装置。
【請求項２３】
前記集積回路装置は、
現在のアドレスが読出しアドレスであり、前記アドレス比較部が、読出しアドレスと前記アドレスラッチにラッチされた書込みアドレスとが一致すると判断する場合、前記メモリセルアレイよりは、前記データラッチから前記外部ターミナルに前記読出しデータを出力することを特徴とする請求項２２に記載の集積回路装置。
【請求項２４】
前記集積回路装置は、
現在のアドレスが読出しアドレスであり、前記アドレス比較部が、前記読出しアドレスと前記アドレスラッチにラッチされた前記書込みアドレスとが一致しないと判断する場合、前記メモリセルアレイから前記外部ターミナルに前記読出しデータを出力することを特徴とする請求項２２に記載の集積回路装置。
【請求項２５】
前記第１直列−並列変換部は、第１内部データストローブ信号に応答し、前記第２直列−並列変換部は第２内部データストローブ信号に応答することを特徴とする請求項２に記載の集積回路装置。
【請求項２６】
前記第１及び第２直列−並列変換部は、
同じ内部データストローブ信号に応答することを特徴とする請求項２に記載の集積回路装置。
【請求項２７】
並列に複数のデータビットを保存するメモリセルアレイと、
外部ターミナルから前記複数のデータビットを２回にわたって直列に受信し、前記複数のデータビットの最初の半分を並列に前記メモリセルアレイに書込み、前記データビットの残りの半分を並列に前記メモリセルアレイに書き込む書込みデータ経路と、を具備することを特徴とする集積回路装置。
【請求項２８】
前記書込みデータ経路は、
前記データビットの最初の半分を直列に受信してから、前記データビットの残りの半分を直列に受信し、前記データビットの最初の半分を第１書込みデータバッファに保存し、前記データビットの残りの半分を第２書込みデータバッファに保存し、共通のローカルデータラインを通じて前記第１及び第２書込みデータバッファから前記データビットの最初の半分を並列に前記メモリセルアレイに書き込んでから、前記データビットの残りの半分を並列に前記メモリセルアレイに書き込むことを特徴とする請求項２７に記載の集積回路装置。
【請求項２９】
前記書込みデータ経路は、
前記データビットの最初の半分を直列に受信してから、前記データビットの残りの半分を直列に受信し、前記データビットの最初の半分を第１書込みデータバッファに保存し、前記第１書込みデータバッファから前記データビットの最初の半分を第２データバッファにシフトさせ、前記データビットの残りの半分を前記第１書込みデータバッファに保存し、前記第２書込みデータバッファの前記データビットの最初の半分を前記メモリセルアレイに書込み、前記第１書込みデータバッファから前記データビットの残りの半分を前記第２書込みデータバッファにシフトさせ、前記第２書込みデータバッファから前記データビットの残りの半分を前記メモリセルアレイに書き込むことを特徴とする請求項２７に記載の集積回路装置。
【請求項３０】
前記集積回路装置は、
前記メモリセルアレイに前記データビットの最初の半分を並列に書き込んでから、前記メモリセルアレイに前記データビットの残りの半分を並列に書き込むのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させるプリチャージ制御回路をさらに具備することを特徴とする請求項２７に記載の集積回路装置。
【請求項３１】
複数のデータビットを並列に保存するメモリセルアレイを持つ集積回路装置の動作方法において、
外部ターミナルから前記複数のデータビットを直列に受信する段階と、
複数の書込みデータバッファに前記データビットを保存する段階と、
前記書込みデータバッファから前記メモリセルアレイに前記データビットの最初の半分を並列に書き込む段階と、
前記書込みデータバッファから前記メモリセルアレイに前記データビットの残りの半分を並列に書き込む段階と、
を具備することを特徴とする集積回路装置の動作方法。
【請求項３２】
前記集積回路装置の動作方法は、
前記データビットの最初の半分を直列に受信してから、前記データビットの残りの半分を直列に受信し、
前記データビットの最初の半分を前記書込みデータバッファの第１セットに保存してから前記データビットの残りの半分を前記書込みデータバッファの第２セットに保存し、
共通にローカルデータラインを通じて前記第１及び第２セットの書込みデータバッファのそれぞれから前記データビットの最初の半分及び残りの半分を前記メモリセルアレイに書き込むことを特徴とする請求項３１に記載の集積回路装置の動作方法。
【請求項３３】
前記集積回路装置の動作方法は、
前記データビットの最初の半分を直列に受信してから、前記データビットの第２の半分を直列に受信し、
前記データビットの最初の半分を第１書込みデータバッファに保存し、前記第１書込みデータバッファの前記データビットの最初の半分を第２書込みデータバッファにシフトさせ、前記第１書込みデータバッファに前記複数のデータビットの残りの半分を保存し、
前記第２書込みデータバッファから前記複数のビットの最初の半分を前記メモリセルアレイに書込み、
前記第１書込みデータバッファの前記データビットの残りの半分を前記第２書込みデータバッファにシフトさせ、前記第２書込みデータバッファから前記データビットの残りの半分を前記メモリセルアレイに書き込むことを特徴とする請求項３１に記載の集積回路装置の動作方法。
【請求項３４】
前記集積回路装置の動作方法は、
第１制御信号に応答して前記データビットの最初の半分を書込み、
前記第１制御信号から遅延された第２制御信号に応答して前記データビットの残りの半分を書き込むことを特徴とする請求項３２に記載の集積回路装置の動作方法。
【請求項３５】
前記第１及び第２制御信号は、
前記書込み活性化信号から異なる遅延時間をもって遅延されて生成されることを特徴とする請求項３４に記載の集積回路装置の動作方法。
【請求項３６】
前記集積回路装置の動作方法は、
第３制御信号に応答して前記第１書込みデータバッファに前記複数のデータビットの最初の半分を保存し、
前記第３制御信号から遅延された第４制御信号に応答して前記第２書込みデータバッファに前記複数のデータビットの残りの半分を保存することを特徴とする請求項３４に記載の集積回路装置の動作方法。
【請求項３７】
前記第３及び第４制御信号は、
データストローブ信号のオフセット立下りエッジから発生することを特徴とする請求項３６に記載の集積回路装置の動作方法。
【請求項３８】
前記集積回路装置の動作方法は、
前記データストローブ信号の立下りエッジをカウンティングして前記データストローブ信号のオフセット立下りエッジにしたがって前記第３及び第４制御信号を発生させることを特徴とする請求項３７に記載の集積回路装置の動作方法。
【請求項３９】
前記集積回路装置の動作方法は、
第１制御信号に応答して前記第１書込みデータバッファに前記データビットを保存し、
前記第１制御信号から遅延された第２制御信号に応答して前記第１書込みデータバッファから前記データビットを前記第２書込みデータバッファにシフトさせることを特徴とする請求項３３に記載の集積回路装置の動作方法。
【請求項４０】
前記第１及び第２制御信号は、
データストローブ信号のオフセット立下りエッジにしたがって発生することを特徴とする請求項３９に記載の集積回路装置の動作方法。
【請求項４１】
前記集積回路装置の動作方法は、
前記メモリセルアレイに前記データビットの最初の半分を並列に書き込んでから、前記メモリセルアレイに前記データビットの残りの半分を並列に書き込むのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させる段階をさらに具備することを特徴とする請求項３１に記載の集積回路装置の動作方法。