【手続補正書】
【提出日】平成31年3月20日(2019.3.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スプリットゲートフラッシュメモリセル（セル）であって、
半導体表面を有する基板と、
第１の浮遊ゲート（ＦＧ）上の第１の制御ゲート（ＣＧ）及び第２のＦＧ上の第２のＣＧであって、各々前記半導体表面上のトンネルゲート誘電体層の上にある、前記第１のＣＧ及び前記第２のＣＧと、
前記第１のＦＧと前記第２のＦＧとの間の前記半導体表面における共通ソース又は共通ドレインと、
それぞれ、前記半導体表面における第１のＢＬソース又はドレイン（Ｓ／Ｄ）と前記第１のＦＧとの間と、前記半導体表面における第２のＢＬ  Ｓ／Ｄと前記第２のＦＧとの間の、選択ゲート誘電体層上の第１の選択ゲート及び第２の選択ゲートと、
を含み、
前記第１の選択ゲートが、前記第２の選択ゲートに関連付けられる第２のポケット領域における第２のドーピング分布とは異なる第１のドーピング分布を有する第１のポケット領域を有し、これにより、前記第１の選択ゲートを用いる読み出し電流（Ｉｒ）の測定と前記第２の選択ゲートを用いる前記Ｉｒの測定との間の前記セルに対する前記Ｉｒにおける変動が低減される、セル。
【請求項２】
請求項１に記載のセルであって、
前記第１の選択ゲートと前記第２の選択ゲートと前記第１のＣＧと前記第２のＣＧとが、各々ポリシリコンゲートを含む、セル。
【請求項３】
請求項１に記載のセルであって、
前記第１の選択ゲートと前記第２の選択ゲートと前記第１のＣＧと前記第２のＣＧとが、各々金属ゲートを含む、セル。
【請求項４】
請求項１に記載のセルであって、
前記第１のドーピング分布と前記第２のドーピング分布との総統合ドーズが少なくとも２％異なる、セル。
【請求項５】
請求項１に記載のセルであって、
前記セルが前記半導体表面上に複数あり、前記複数のセルが、共に相互接続され、アレイ状に配置される、セル。
【請求項６】
請求項１に記載のセルであって、
前記セルがｎチャネル金属酸化物半導体（ＭＯＳ）トランジスタを含み、前記第１のポケット領域と前記第２のポケット領域とがいずれもボロンドープされる、セル。
【請求項７】
請求項１に記載のセルであって、
前記基板がシリコンを含む、セル。
【請求項８】
スプリットゲートフラッシュメモリセル（セル）を製造する方法であって、
半導体表面を有する基板を提供することであって、前記基板が、
第１の浮遊ゲート（ＦＧ）上の第１の制御ゲート（ＣＧ）及び第２のＦＧ上の第２のＣＧであって、前記第１のＣＧ及び第２のＣＧが各々前記半導体表面上のトンネルゲート誘電体層の上にある、前記第１のＣＧ及び第２のＣＧと、
前記第１のＦＧと前記第２のＦＧとの間の前記半導体表面における共通ソース又は共通ドレインと、
それぞれ、前記半導体表面における第１のＢＬソース又はドレイン（Ｓ／Ｄ）と前記第１のＦＧとの間と、前記半導体表面における第２のＢＬ  Ｓ／Ｄと前記第２のＦＧとの間の、選択ゲート誘電体層上の第１の選択ゲート及び第２の選択ゲートと、
を含む、前記基板を提供することと、
前記第１の選択ゲートと前記第２の選択ゲートとの臨界寸法（ＣＤ）に基づいて、第１のドーズを含む第１のポケット注入パラメータのセットと、第２のドーズを含む第２のポケット注入パラメータとのセットとを選択することと、
双方向ポケット注入を実施することであって、前記第１の選択ゲートに関連付けられる第１のポケット領域への前記第１の注入パラメータを用いる第１のポケット注入と、前記第２の選択ゲートに関連付けられる第２のポケット領域への前記第２の注入パラメータを用いる第２のポケット注入とを含む、前記双方向ポケット注入を実施することと、
を含み、
前記第１の注入パラメータと前記第２の注入パラメータとが異なり、前記第１及び第２のポケット領域における異なるドーパント分布となる差を有しており、これにより、前記第１の選択ゲートを用いる読み出し電流（Ｉｒ）の測定と前記第２の選択ゲートを用いる前記Ｉｒの測定との間の前記セルに対する前記Ｉｒにおける変動が低減される、方法。
【請求項９】
請求項８に記載の方法であって、
前記第１のドーズと前記第２のドーズとが少なくとも２％異なる、方法。
【請求項１０】
請求項８に記載の方法であって、
前記第１の選択ゲートに対する不整合データを前記第１の選択ゲートの前記ＣＤに変換し、前記第２の選択ゲートに対する不整合データを前記第２の選択ゲートの前記ＣＤに変換することを更に含む、方法。
【請求項１１】
請求項８に記載の方法であって、
前記第１のポケット注入と前記第２のポケット注入とのための注入角度がいずれも１５度と４５度との間である、方法。
【請求項１２】
請求項８に記載の方法であって、
前記第１の選択ゲートと前記第２の選択ゲートと前記第１のＣＧと前記第２のＣＧとが、各々ポリシリコンゲートを含む、方法。
【請求項１３】
請求項１２に記載の方法であって、
前記第１のＣＧと前記第２のＣＧと前記第１の選択ゲートと前記第２の選択ゲートと前記共通ソース又は共通ドレインとの上にシリサイド層を形成することを更に含む、方法。
【請求項１４】
請求項８に記載の方法であって、
前記セルがｎチャネル金属酸化物半導体（ＭＯＳ）トランジスタを含み、前記第１のポケット注入と前記第２のポケット注入とがいずれもボロン注入を含む、方法。
【請求項１５】
請求項８に記載の方法であって、
前記第１の注入パラメータと前記第２の注入パラメータとの前記差が、前記第１の注入パラメータのための第１の注入ドーズと前記第２の注入パラメータのための第２の注入ドーズとを備えるドーズ差であり、
前記方法が、
前記セルを含むダイを有するロットにおける複数のウェハの各々に対して前記ドーズ差をカスタマイズすることを更に含む、方法。
【請求項１６】
集積回路（ＩＣ）コンビネーションであって、
半導体表面を有する基板と、
前記半導体表面上に形成されるプロセッサと、
前記半導体表面上に形成される相互接続されるスプリットゲートフラッシュメモリセル（セル）のアレイであって、各セルが、
第１の浮遊ゲート（ＦＧ）上の第１の制御ゲート（ＣＧ）及び第２の浮遊ゲート（ＦＧ）上の第２のＣＧであって、各々、前記半導体表面上のトンネルゲート誘電体層の上にある、前記第１のＣＧ及び前記第２のＣＧと、
前記第１のＦＧと前記第２のＦＧとの間の前記半導体表面における共通ソース又は共通ドレインと、
それぞれ、前記半導体表面における第１のＢＬソース又はドレイン（Ｓ／Ｄ）と前記第１のＦＧとの間と、前記半導体表面における第２のＢＬ  Ｓ／Ｄと前記第２のＦＧとの間の、選択ゲート誘電体層上の第１の選択ゲート及び第２の選択ゲートと、
を含み、
前記第１の選択ゲートが、前記第２の選択ゲートに関連付けられる第２のポケット領域における第２のドーピング分布とは異なる第１のドーピング分布を有する第１のポケット領域を有し、これにより、前記第１の選択ゲートを用いる読み出し電流（Ｉｒ）の測定と前記第２の選択ゲートを用いる前記Ｉｒの測定との間の前記セルに対する前記Ｉｒにおける変動が低減される、前記相互接続されるセルのアレイと、
前記相互接続されるセルのアレイを前記プロセッサに結合するデータバスと、
を含む、ＩＣコンビネーション。
【請求項１７】
請求項１６に記載のＩＣコンビネーションであって、
前記第１の選択ゲートと前記第２の選択ゲートと前記第１のＣＧと前記第２のＣＧとが、各々ポリシリコンゲートを含む、ＩＣコンビネーション。
【請求項１８】
請求項１６に記載のＩＣコンビネーションであって、
前記第１のドーピング分布と前記第２のドーピング分布との総統合ドーズが少なくとも２％異なる、ＩＣコンビネーション。
【請求項１９】
請求項１６に記載のＩＣコンビネーションであって、
マイクロコントローラユニット（ＭＣＵ）を更に含む、ＩＣコンビネーション。
【請求項２０】
請求項１６に記載のＩＣコンビネーションであって、
前記セルがｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含み、
前記第１のポケット領域と前記第２のポケット領域とがいずれもボロンドープされる、ＩＣコンビネーション。