【手続補正書】
【提出日】平成19年11月2日(2007.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一のMOSトランジスタ及び第一のバイポーラ接合トランジスタを通る第一の電流パスと、第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを通る第二の電流パスとの２つの電流パスを有する電流ミラー回路を備え、前記抵抗器を通る電流が前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示すようになっており、
前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス制御回路が結合された、
ことを特徴とするバンドギャップ基準生成器。
【請求項２】
第一のMOSトランジスタ及び第一のバイポーラ接合トランジスタを通る第一の電流パスと、第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを通る第二の電流パスとの2つの電流パスを有する電流ミラー回路を備え、前記抵抗器を通る電流が、前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示すようになっており、
前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス電圧シフターが結合された、
ことを特徴とするバンドギャップ基準生成器。
【請求項３】
第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む第一の回路と、
前記第一の形式の第二のMOSトランジスタ、前記第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを備える第二の回路と、
を備え、前記第一及び第二の回路は、前記抵抗器を通る、前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように配置されており、前記第一の形式の前記MOSトランジスタがミラー配置されており、
前記第一の形式の前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス制御回路が結合された、
ことを特徴とするバンドギャップ基準生成器。
【請求項４】
第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む第一の回路と、
第一の形式の第二のMOSトランジスタ、前記第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを備える第二の回路と、
を備え、前記第一及び第二の回路は、前記抵抗器を通る、前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように配置されており、前記第一の形式の前記MOSトランジスタがミラー配置されており、
前記第一の形式の前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス制御回路が結合され、
前記第二の回路における正温度係数及び負温度係数の電流を周期的にサンプリングするサンプリングスイッチが設けられた、
ことを特徴とするバンドギャップ基準生成器。
【請求項５】
第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む第一の回路と、
第一の形式の第二のMOSトランジスタ、前記第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを備える第二の回路と、
を備え、前記第一及び第二の回路が、前記抵抗器を通る前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように配置されており、前記第一の形式の前記MOSトランジスタがミラー配置されており、
前記第一の形式の前記第二のMOSトランジスタのドレインとゲートの間にハイインピーダンス電圧シフターが結合された、
ことを特徴とするバンドギャップ基準生成器。
【請求項６】
第一の形式の第一のMOSトランジスタ、第二の形式の第一のMOSトランジスタ、及び第一のバイポーラ接合トランジスタを含む第一の回路と、
第一の形式の第二のMOSトランジスタ、前記第二の形式の第二のMOSトランジスタ、抵抗器、及び第二のバイポーラ接合トランジスタを備える第二の回路と、
を備え、前記第一及び第二の回路は、前記抵抗器を通る前記第一及び第二のバイポーラ接合トランジスタ間の電位差を示す電流を提供するように配置されており、前記第一の形式の前記MOSトランジスタがミラー配置されており、
前記第二の形式の前記第一のMOSトランジスタのドレインとゲートの間にハイインピーダンス電圧シフターが結合された、
ことを特徴とするバンドギャップ基準生成器。
【請求項７】
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が電圧波節に結合されている、第一の形式の第一のMOSトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第一のMOSトランジスタの前記第二の端子、及び前記ゲートに結合されている、第二の形式の第一のMOSトランジスタと、
エミッタが前記第二の形式の前記第一のMOSトランジスタの前記第二の端子に結合され、コレクタがグラウンド接続点に結合され、ベースが前記コレクタに結合された、第一のバイポーラ接合トランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の形式の前記第一のMOSトランジスタの前記ゲートに結合されている、前記第一の形式の第二のMOSトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第二のMOSトランジスタの前記第二の端子に結合されており、前記ゲートが前記第二の形式の前記第一のMOSトランジスタの前記ゲートに結合されている、前記第二の形式の第二のMOSトランジスタと、
第一及び第二の端子を含み、前記第一の端子は前記第二の形式の前記第二のMOSトランジスタの前記第二の端子に結合されている、第一の抵抗器と、
エミッタが前記第一の抵抗器の前記第二の端子に結合され、コレクタが前記グラウンド接続点に結合され、ベース前記コレクタに結合された、第二のバイポーラ接合トランジスタと、
入力が前記第一の形式の前記第二のMOSトランジスタの前記第二の端子に結合され、出力が前記第一の形式の前記第二のMOSトランジスタの前記ゲートに結合された制御回路と、
を備えることを特徴とするバンドギャップ基準生成器。
【請求項８】
前記制御回路が電圧レベルシフターを備える、
請求項７記載のバンドギャップ基準生成器。
【請求項９】
さらに、前記コレクタへの前記エミッタを選択的に短絡するために、前記第二のバイポーラ接合トランジスタの前記エミッタと前記コレクタの間にスイッチが結合された、
請求項７記載のバンドギャップ基準生成器。
【請求項１０】
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が電圧波節に結合されている、第一の形式の第一のMOSトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が前記第一の形式の前記第一のMOSトランジスタの前記第二の端子に結合されている、第二の形式の第一のMOSトランジスタと、
エミッタが前記第二の形式の前記第一のMOSトランジスタの前記第二の端子に結合され、コレクタがグラウンド接続点に結合され、ベースが前記コレクタに結合された、第一のバイポーラ接合トランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が前記電圧波節に結合されており、前記ゲートが前記第一の形式の前記第一のMOSトランジスタの前記ゲートに結合されている、前記第一の形式の第二のMOSトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子が前記第一の形式の前記第二のMOSトランジスタの前記第二の端子、及び前記第二の形式の前記第一のMOSトランジスタの前記ゲートに結合されている、前記第二の形式の第二のMOSトランジスタと、
第一及び第二の端子を含み、前記第一の端子は前記第二の形式の前記第二のMOSトランジスタの前記第二の端子に結合されている第一の抵抗器と、
エミッタが前記第一の抵抗器の前記第二の端子に結合され、コレクタが前記グラウンド接続点に結合され、ベースが前記コレクタに結合された、第二のバイポーラ接合トランジスタと、
入力が前記第二の形式の前記第一のMOSトランジスタの前記第一の端子に結合され、出力が前記第二の形式の前記第一のMOSトランジスタの前記ゲートに結合された第一の制御回路と、
入力が前記第一の形式の前記第二のMOSトランジスタの前記第二の端子に結合され、出力が前記第一の形式の前記第二のMOSトランジスタの前記ゲートに結合された第二の制御回路と、
を備えることを特徴とするバンドギャップ基準生成器。
【請求項１１】
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は電圧波節に結合されている、第一の形式の第一のトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第一のトランジスタの前記第二の端子に結合されている、前記第一の形式の第二のトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第二のトランジスタの前記第二の端子に結合されている、第二の形式の第一のトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、かつ前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第二の形式の前記第一のトランジスタの前記第二の端子に結合されている、前記第二の形式の第二のトランジスタと、
エミッタが前記第二の形式の前記第二のトランジスタの前記第二の端子に結合され、コレクタがグラウンド接続点に結合され、ベースが前記コレクタに結合された、第一のバイポーラ接合トランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記電圧波節に結合されており、前記ゲートは前記第一の形式の前記第一のトランジスタの前記ゲートに結合されている、前記第一の形式の第三のトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第三のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第一の形式の前記第二のトランジスタの前記ゲートに結合されている、前記第一の形式の第四のトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第一の形式の前記第四のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第二の形式の前記第一のトランジスタの前記ゲートに結合されている、前記第二の形式の第三のトランジスタと、
間にチャネルを持つように離して置かれる第一及び第二の端子を含み、前記チャネル内の電流を制御するためのゲートを含み、前記第一の端子は前記第二の形式の前記第三のトランジスタの前記第二の端子に結合されており、前記ゲートは前記第二の形式の前記第二のトランジスタの前記ゲートに結合されている、前記第二の形式の第四のトランジスタと、
第一及び第二の端子を含み、前記第一の端子は前記第二の形式の前記第四のトランジスタの前記第二の端子に結合されている、第一の抵抗器と、
エミッタが前記第一の抵抗器の前記第二の端子に結合され、コレクタが前記グラウンド接続点に結合され、ベースが前記コレクタに結合された、第二のバイポーラ接合トランジスタと、
第一の入力が前記第二の形式の前記第一のトランジスタの前記第一の端子に結合され、第一の出力が前記第二の形式の前記第一のトランジスタの前記ゲートに結合され、第二の出力が前記第二の形式の前記第二のトランジスタの前記ゲートに結合された、第一の制御回路と、
第一の入力が前記第一の形式の前記第四のトランジスタの前記第二の端子に結合され、第一の出力が前記第一の形式の前記第三のトランジスタの前記ゲートに結合され、第二の出力が前記第一の形式の前記第四のトランジスタの前記ゲートに結合された、第二の制御回路と、
を備えることを特徴とするバンドギャップ基準生成器。
【請求項１２】
前記コレクタへの前記エミッタを選択的に短絡するために、前記第二のバイポーラ接合トランジスタの前記エミッタと前記コレクタの間にスイッチが結合された、
をさらに備える請求項１１記載のバンドギャップ基準生成器。
【請求項１３】
メモリーアレイと、
フューズ回路と、
請求項７記載のバンドギャップ基準生成器と、
を備えることを特徴とするシステム。
【請求項１４】
メモリーアレイと、
フューズ回路と、
請求項３記載のバンドギャップ基準生成器と、
を備えることを特徴とするシステム。
【請求項１５】
メモリーアレイと、
フューズ回路と、
請求項４記載のバンドギャップ基準生成器と、
を備えることを特徴とするシステム。
【請求項１６】
メモリーアレイと、
フューズ回路と、
請求項５記載のバンドギャップ基準生成器と、
を備えることを特徴とするシステム。
【請求項１７】
メモリーアレイと、
フューズ回路と、
請求項６記載のバンドギャップ基準生成器と、
を備えることを特徴とするシステム。