【手続補正書】
【提出日】平成18年12月11日(2006.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ回路におけるワード線を不活性化する方法であって、該方法は、
複数のワード線を１回につき１つか、全部の中の２つ以上を同時にか、これらの組み合わせか、または全部を同時に活性化することであって、該複数のワード線のすべては、並行してアクティブである、ことと、
該複数のワード線のうちの１つのワード線を不活性化することであって、該複数のワード線のうちのそれ以外のワード線は、アクティブなままである、ことと
を包含し、
該不活性化することは、信号のパルスを受信することに応答して、該複数のワード線のうちの１つのワード線を不活性化することを含み、該信号のその他のパルスは、該ワード線を活性化するために用いられる、方法。
【請求項２】
前記不活性化することの前に、前記複数のワード線のうちの前記１つのワード線をイネーブルにすることをさらに包含する、請求項１に記載の方法。
【請求項３】
メモリ回路におけるワード線を不活性化する方法であって、該方法は、
信号の第１のパルスを受信することと、
該第１のパルスを受信することに応答して、ワード線を活性化することと、
該信号の次のパルスを受信することであって、該次のパルスは、該第１のパルスと同じ論理値を有する、ことと、
該次のパルスを受信することに応答して、該ワード線を不活性化することと
を包含する、方法。
【請求項４】
前記信号のパルスを生成して、イネーブルされたワード線を活性化することをさらに包含する、請求項３に記載の方法。
【請求項５】
前記第１のパルスを受信することの前に、前記ワード線の活性化をイネーブルすることをさらに包含する、請求項３に記載の方法。
【請求項６】
前記次のパルスを受信することの前に、前記ワード線の不活性化をイネーブルすることをさらに包含する、請求項３に記載の方法。
【請求項７】
前記不活性化することの後に、
前記信号の第２の次のパルスを受信することと、
該第２の次のパルスを受信することに応答して、前記ワード線を活性化することと
をさらに包含する、請求項３に記載の方法。
【請求項８】
第２の信号を受信することと、
該第２の信号を受信することに応答して、活性化されたすべてのワード線を不活性化することと
をさらに包含する、請求項３に記載の方法。
【請求項９】
メモリ回路におけるワード線を不活性化する方法であって、該方法は、
第１の信号を受信することに応答して、該メモリにおけるすべてのワード線を不活性化することと、
第２の信号、および第３の信号のパルスを受信することに応答して、ワード線を活性化することと、
該第２の信号、第４の信号、および該第３の信号の次のパルスを受信することに応答して、該ワード線のみを不活性化することであって、該パルスと該次のパルスとは、同じ論理値を有する、ことと
を包含する、方法。
【請求項１０】
前記第２の信号、第４の信号、および前記第３の信号の第２の次のパルスを受信することに応答して、前記ワード線のみを再活性化することをさらに包含する、請求項９に記載の方法。
【請求項１１】
前記第１の信号は、プリチャージ信号である、請求項９に記載の方法。
【請求項１２】
前記第２の信号は、アドレス信号である、請求項９に記載の方法。
【請求項１３】
前記第３の信号は、活性化ワード線信号である、請求項９に記載の方法。
【請求項１４】
前記第４の信号は、不活性化イネーブル信号である、請求項９に記載の方法。
【請求項１５】
メモリ回路における全部よりも少ない活性化されたメモリワード線を不活性化する方法であって、該方法は、
少なくとも１つの信号のパルスを受信することと、
該少なくとも１つのパルスを受信することに応答して、複数のワード線を活性化することと、
不活性化されるべき該複数のワード線のうちの全部の中の２つ以上のワード線を選択することであって、該２つ以上のワード線は、該活性化された複数のワード線の全部よりも少ないワード線から構成されている、ことと、
該信号の次のパルスを受信することと、
該次のパルスを受信することに応答して、該複数のワード線のうちの全部の中の２つ以上のワード線を不活性化することと
を包含する、方法。
【請求項１６】
メモリ回路における複数の活性化されたワード線の中の単一のメモリワード線を不活性化する方法であって、該方法は、
複数のアドレス信号を受信することと、
少なくとも１つの活性化信号のパルスを受信することと、
該少なくとも１つの活性化信号のパルスを受信することに応答して、該複数のアドレス信号にそれぞれ対応する複数のワード線を活性化することと、
該活性化することの後に、該複数のアドレス信号の１つを受信することと、
該複数のアドレス信号の１つに対応する不活性化イネーブル信号を受信することと、
該活性化の後に、次の活性化信号のパルスを受信することと、
該次の活性化信号のパルスを受信することに応答して、アドレス信号の１つに対応する該ワード線のみを不活性化することと
を包含する、方法。
【請求項１７】
メモリ回路における複数の活性化されたワード線の中の単一のメモリワード線を不活性化する方法であって、該方法は、
連続的系列の複数の信号パルスを生成することであって、該複数のパルスの各々は、ワード線を活性化するように動作し、かつ同じ論理値を有する、ことと、
該複数の信号パルスに応答して、同時にか、逐次的にか、またはそれらの組み合わせで、該複数のワード線を活性化することと、
該複数の活性化されたワード線のうちの１つを選択することと、
該複数の信号パルスのうちの１つに応答して、該選択された１つのワード線のみを不活性化することと
を包含する、方法。
【請求項１８】
プリチャージ信号を受信するように動作する第１の入力ノードと、
ワード線活性化信号を受信するように動作する第２の入力ノードと、
アドレス信号を受信するように動作する第３の入力ノードと、
ワード線が活性化されるべきか、不活性化されるべきかを示す信号を提供するように動作する出力ノードと、
該プリチャージ信号によって制御され、第１の電圧に接続された第１のノードを有し、かつ第２のノードを有する第１のスイッチと、
活性化信号によって制御され、該アドレス信号を受信するように動作する第１のノードを有し、かつ第２のノードを有する第２のスイッチと、
該第１のスイッチの第２のノードと、該第２のスイッチの第２のノードとの間に接続された第３のスイッチと、
第２の電圧に接続された第１のノード、および該第１のスイッチの第２のノードに接続された第２のノードを有する第４のスイッチと、
該第１のスイッチの第２のノードと該出力ノードとの間に接続された少なくとも１つの信号駆動素子と、
該アドレス信号から導出された信号を受信するように接続され、かつ該第３のスイッチを制御する信号を出力する遅延素子と、
該活性化信号および該アドレス信号、該遅延素子の出力信号、ならびにイネーブル信号を受信するように接続された論理ゲートであって、該第４のスイッチを制御する信号を出力する、論理ゲートと
を備える、メモリ回路。
【請求項１９】
前記第１の電圧と前記第２の電圧とは、同じである、請求項１８に記載の回路。
【請求項２０】
前記第１、前記第２、前記第３、および前記第４のスイッチの各々は、トランジスタを備える、請求項１８に記載の回路。
【請求項２１】
前記各トランジスタは、電界効果トランジスタである、請求項１８に記載の回路。
【請求項２２】
前記第１および前記第４のスイッチの各々は、ｐ型チャネル金属酸化物半導体電界効果トランジスタを備える、請求項１８に記載の回路。
【請求項２３】
前記第２および前記第３のスイッチの各々は、ｎ型チャネル金属酸化物半導体電界効果トランジスタを備える、請求項１８に記載の回路。
【請求項２４】
前記論理ゲートは、ＮＯＲゲートを含む、請求項１８に記載の回路。
【請求項２５】
前記少なくとも１つの信号駆動素子は、インバータを含む、請求項１８に記載の回路。
【請求項２６】
前記少なくとも１つの信号駆動素子は、前記第１のスイッチの第２のノードと前記出力ノードとの間に直列接続された奇数個のインバータを含む、請求項１８に記載の回路。
【請求項２７】
プロセッサと、
該プロセッサに接続されたメモリコントローラと、
該メモリコントローラに接続されたメモリチップであって、メモリセルのアレイ、ワード線、アドレスデコーダ論理、およびラッチ回路を備え、該ラッチ回路は、活性化信号の第１の信号のパルスを受信することに応答して、ワード線の活性化を指示する信号を出力し、かつ、不活性化イネーブル信号、および該活性化信号の次の信号パルスを受信することに応答して、該ワード線の不活性化を指示する信号を出力する、メモリチップと
を備えるシステム。
【請求項２８】
前記メモリチップは、ダイナミックランダムアクセスメモリを含む、請求項２７に記載のシステム。
【請求項２９】
前記ラッチは、
プリチャージ信号を受信するように動作する第１の入力ノードと、
ワード線活性化信号を受信するように動作する第２の入力ノードと、
アドレス信号を受信するように動作する第３の入力ノードと、
ワード線が活性化されるべきか、不活性化されるべきかを示す信号を提供するように動作する出力ノードと、
該プリチャージ信号によって制御され、第１の電圧に接続された第１のノードを有し、かつ第２のノードを有する第１のスイッチと、
該活性化信号によって制御され、該アドレス信号を受信するように動作する第１のノードを有し、かつ第２のノードを有する第２のスイッチと、
該第１のスイッチの第２のノードと、該第２のスイッチの第２のノードとの間に接続された第３のスイッチと、
第２の電圧に接続された第１のノード、および該第１のスイッチの第２のノードに接続された第２のノードを有する第４のスイッチと、
該第１のスイッチの第２のノードと該出力ノードとの間に接続された少なくとも１つの信号駆動素子と、
該アドレス信号から導出された信号を受信するように接続され、該第３のスイッチを制御する信号を出力する遅延素子と、
該活性化信号および該アドレス信号、該遅延素子の出力信号、およびイネーブル信号を受信するように接続された論理ゲートであって、該第４のスイッチを制御する信号を出力する、論理ゲートと
を備える、請求項２７に記載のシステム。
【請求項３０】
前記第１の電圧と前記第２の電圧とは、同じである、請求項２９に記載のシステム。
【請求項３１】
第１の信号を受信することに応答して、すべてのワード線を不活性化する手段と、
第２の信号、第３の信号のパルスを受信することに応答して、ワード線を活性化する手段と、
該第２の信号、第４の信号、および該第３の信号の次のパルスを受信することに応答して、該ワード線のみを不活性化する手段であって、該次のパルスは、該パルスと同じ論理値を有する、手段と
を備える、集積回路メモリ装置。
【請求項３２】
前記第２の信号、第４の信号、および前記第３の信号の第２の次のパルスを受信することに応答して、前記ワード線のみを再活性化する手段であって、該第２の次のパルスは、該次のパルスと同じ論理値を有する、手段をさらに備える、請求項３１に記載の装置。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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