【手続補正書】
【提出日】令和1年9月20日(2019.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換し、前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供するメモリチャネルコントローラ（６４０）であって、前記応答は、返送データと、複数のエラー訂正コード（ＥＣＣ）ビットと、を含む、メモリチャネルコントローラ（６４０）と、
前記返送データ内のエラーをカウントするために前記メモリチャネルコントローラ（６４０）に接続された第１エラーカウンタ（６５２）であって、所定の状態に達したことに応じて制御信号を提供する第１エラーカウンタ（６５２）と、
前記メモリチャネルコントローラ（６４０）に接続されたバックグラウンドスクラバ（６２４）であって、前記メモリチャネルコントローラ（６４０）を制御して、メモリシステム（６７０）の全てのメモリ位置からデータを特定のレートで順次且つ定期的に読出し、訂正可能なエラーを検出したことに応じて訂正済みデータを再書込みするバックグラウンドスクラバ（６２４）と、
前記メモリチャネルコントローラ（６４０）に接続されたデータプロセッサ（６１０）であって、前記制御信号に応じて前記メモリシステム（６７０）を用いてポストパッケージリペア動作を実行するデータプロセッサ（６１０）と、を備える、
ポストパッケージメモリリペアシステム（６００）。
【請求項２】
前記データプロセッサ（６１０）は、
前記メモリチャネルコントローラ（６４０）に接続された中央処理装置（ＣＰＵ）コア（６１４）と、
前記ＣＰＵコア（６１４）によって実行されると、前記メモリチャネルコントローラ（６４０）が前記ポストパッケージリペア動作を実行するように前記ＣＰＵコア（６１４）に制御させる複数の命令を記憶するために前記ＣＰＵコア（６１４）に接続されたファームウェアメモリ（６１２）と、を含む、
請求項１のポストパッケージメモリリペアシステム（６００）。
【請求項３】
前記データプロセッサ（６１０）は、前記メモリチャネルコントローラ（６４０）が所定レベルのエラーを検出したことに応じて、前記バックグラウンドスクラバのスクラブレートを増加させる、
請求項２のポストパッケージメモリリペアシステム（６００）。
【請求項４】
前記バックグラウンドスクラバ（６２４）は、前記メモリシステム（６７０）内の対応する行のサイズよりも小さい所定サイズのメモリからデータ要素を読出し、
前記メモリチャネルコントローラ（６７０）は、前記データ要素を一時的に記憶するための前記所定サイズの読出し／書込みバッファを有する、
請求項１のポストパッケージメモリリペアシステム（６００）。
【請求項５】
前記メモリチャネルコントローラ（６４０）は、
前記返送データ及び前記複数のＥＣＣビットに応じて前記返送データ内のエラーを検出し、前記エラーが訂正可能かどうかを判別するＥＣＣチェック回路（６４６）を含む、
請求項１のポストパッケージメモリリペアシステム（６００）。
【請求項６】
複数の追加のエラーカウンタ（６５４）をさらに備え、
前記ＥＣＣチェック回路（６４６）は、メモリアクセスにおけるＥＣＣエラーの検出に応じて、前記第１エラーカウンタ（６５２）に対する第１インクリメント信号、及び、前記メモリシステム（６７０）内の前記メモリアクセスの領域に従って選択された対応する複数の追加のエラーカウンタ（６５４）に対する複数の追加のインクリメント信号のうち１つを提供する、
請求項５のポストパッケージメモリリペアシステム（６００）。
【請求項７】
ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換し、前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供するメモリチャネルコントローラ（６４０）であって、前記応答は、返送データと、複数のエラー訂正コード（ＥＣＣ）ビットと、を含み、前記メモリチャネルコントローラ（６４０）は、前記返送データに対応する前記複数のエラー訂正コード（ＥＣＣ）ビットに基づいてエラーチェックを実行することによって前記返送データ内のエラーを検出し、前記返送データ内のエラーを検出したことに応じて第１制御信号を提供し、前記返送データ内のエラーが訂正可能なエラーであることを検出したことに応じて、カウント信号を提供する、メモリチャネルコントローラ（６４０）と、
前記カウント信号に応じて前記訂正可能なエラーをカウントするために前記メモリチャネルコントローラ（６４０）に接続された第１エラーカウンタ（６５２）であって、所定の状態に達したことに応じて第２制御信号を提供する第１エラーカウンタ（６５２）と、を備える、
メモリコントローラ（６３０）。
【請求項８】
前記第２制御信号は、マシンチェックアーキテクチャ割込みを含む、
請求項７のメモリコントローラ（６３０）。
【請求項９】
前記メモリチャネルコントローラ（６４０）は、
前記返送データ及び前記複数のＥＣＣビットに応じて前記返送データ内のエラーを検出し、前記エラーが訂正可能であるかどうかを判別するＥＣＣチェック回路（６４６）を含む、
請求項７のメモリコントローラ（６３０）。
【請求項１０】
複数の追加のエラーカウンタ（６５４）をさらに備え、
前記ＥＣＣチェック回路（６４６）は、メモリアクセスにおけるＥＣＣエラーの検出に応じて、前記第１エラーカウンタ（６５２）に対するカウント信号、及び、対応する複数の追加のエラーカウンタ（６５４）に対する複数の追加のインクリメント信号のうち選択された１つを提供し、前記選択された１つは、メモリシステム（６７０）内の前記メモリアクセスの領域に従って前記メモリアクセスのために選択される、
請求項９のメモリコントローラ（６３０）。
【請求項１１】
ホストインタフェース（６４２）から受信したデータアクセス要求をダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリインタフェース（６４４）に提供される対応するメモリアクセスに変換することと、
前記ＤＲＡＭメモリインタフェース（６４４）から受信した応答に応じて返送データを前記ホストインタフェース（６４２）に提供することであって、前記応答は、前記返送データ及び複数のエラー訂正コード（ＥＣＣ）ビットと、を含む、ことと、
前記返送データ及び前記複数のＥＣＣビットに従ってエラーについてメモリシステム（６７０）の全てのメモリ位置を特定のレートで定期的にバックグラウンドスクラブして、訂正可能なエラーをリペアすることと、
前記バックグラウンドスクラブの間、前記メモリシステム（６７０）の領域内の所定数のエラーに応じて前記メモリシステム上でポストパッケージリペア動作を実行することと、を含む、
方法。
【請求項１２】
前記変換することは、
前記データアクセス要求をキュー（５２０）に記憶することと、
所定の基準によって決定された時間に前記メモリアクセスを提供するために前記キュー（５２０）に記憶された複数のデータアクセス要求間でアービトレーションを行うことと、を含む、
請求項１１の方法。
【請求項１３】
前記バックグラウンドスクラブすることは、
読出しコマンドを前記メモリシステム（６７０）内の次のアドレスに提供することと、
前記応答を前記メモリシステム（６７０）から受信することと、
前記返送データ及び前記複数のＥＣＣビットに従ってＥＣＣチェックを実行することと、
前記ＥＣＣチェックを実行することがエラーを示す場合に、エラーカウンタ（６５２）をインクリメントすることと、を含む、
請求項１１に記載の方法。
【請求項１４】
前記バックグラウンドスクラブすることは、
前記訂正可能なエラーについて前記メモリシステム（６７０）の各アドレスを定期的且つ順次スクラブすることを含む、
請求項１１の方法。
【請求項１５】
訂正不可能なエラーを検出することと、
前記訂正不可能なエラーを基本入出力システム（ＢＩＯＳ）に報告することと、をさらに含む、
請求項１１の方法。