【手続補正書】
【提出日】平成31年1月4日(2019.1.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号を増幅し増幅器の出力信号を生成するように構成されたＰＭＯＳトランジスタと、
前記増幅器の利得を低減するように構成されたデジェネレーションインダクタと、および
前記増幅器の入力端子と供給電圧との間の電圧差を制限するように構成された第１のＥＳＤ保護ダイオードと、
前記増幅器の前記入力端子と前記増幅器の出力端子との間の電圧差を制限するように構成された１つまたは複数の第２のＥＳＤ保護ダイオードと
を備えた装置。
【請求項２】
前記第１の保護ダイオードはさらに前記ＰＭＯＳトランジスタのゲート端子とソース端子との間の電圧差を制限するように構成される、請求項１の装置。
【請求項３】
前記第１の保護ダイオードは前記ＰＭＯＳトランジスタのソース端子と前記ＰＭＯＳトランジスタのゲート端子との間に結合される、請求項１の装置。
【請求項４】
前記第１の保護ダイオードはさらに前記ＰＭＯＳトランジスタのゲート／ソース接合を保護するように構成される、請求項１の装置。
【請求項５】
前記第１の保護ダイオードと直列に結合された抵抗をさらに備える、請求項１の装置。
【請求項６】
前記デジェネレーションインダクタは、前記ＰＭＯＳトランジスタのソース端子と前記供給電圧との間に結合される、請求項１の装置。
【請求項７】
前記第２の保護ダイオードはさらに前記ＰＭＯＳトランジスタのゲート端子と前記ＰＭＯＳトランジスタのドレイン端子との間の電圧差を制限するように構成された、請求項１の装置。
【請求項８】
前記第２の保護ダイオードは前記ＰＭＯＳトランジスタのゲート端子と前記ＰＭＯＳトランジスタのドレイン端子との間に結合される、請求項１の装置。
【請求項９】
グラウンドと供給電圧との間の電圧差が第１のしきい電圧を超えるとき、前記グラウンドと前記供給電圧との間の電圧差を制限するように構成された１つまたは複数の一次保護ダイオードと、および
前記供給電圧とグラウンドとの間の電圧差が第２のしきい電圧を超えるとき前記供給電圧とグラウンドとの間の電圧差を制限するように構成されたクランプ回路と、
をさらに備えた、請求項１の装置。
【請求項１０】
前記入力信号に基づいて前記増幅器の前記出力信号を生成するように構成されたＮＭＯＳトランジスタをさらに備え、ここにおいて前記増幅器はＣＭＯＳ増幅器である、請求項１の装置。
【請求項１１】
前記増幅器の前記入力端子と前記ＮＭＯＳトランジスタのソース端子との間の電圧差を制限するように構成された第３の保護ダイオードをさらに備えた、請求項１０の装置。
【請求項１２】
ＰＭＯＳトランジスタにより入力信号を増幅し、増幅器の出力信号を生成することと、
インダクタにより前記増幅器の利得を低減することと、および
第１のＥＳＤ保護ダイオードにより前記増幅器の入力端子と供給電圧との間の電圧差を制限することと、
１つまたは複数の第２のＥＳＤ保護ダイオードにより前記増幅器の前記入力端子と前記増幅器の出力端子との間の電圧差を制限することと
を備えた方法。
【請求項１３】
前記電圧差を制限することは、
前記ＰＭＯＳトランジスタのゲート端子とソース端子との間の電圧差を制限することを備えた、請求項１２の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
[0042]前述の明細書では、本実施形態は、その特定の例示的な実施形態に関して説明された。しかしながら、添付の特許請求の範囲に記載の開示のより広い範囲から逸脱することなく、多様な修正および変更がそれになされることは明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく、例示的な意味において考慮されるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
入力信号を増幅し増幅器の出力信号を生成するように構成されたＰＭＯＳトランジスタと、
前記増幅器の利得を低減するように構成されたデジェネレーションインダクタと、および
前記増幅器の入力端子と供給電圧との間の電圧差を制限するように構成された第１の保護ダイオードと、
を備えた装置。
［Ｃ２］
前記第１の保護ダイオードはさらに前記ＰＭＯＳトランジスタのゲート端子とソース端子との間の電圧差を制限するように構成される、［Ｃ１］の装置。
［Ｃ３］
前記第１の保護ダイオードは前記ＰＭＯＳトランジスタのソース端子と前記ＰＭＯＳトランジスタのゲート端子との間に結合される、［Ｃ１］の装置。
［Ｃ４］
前記第１の保護ダイオードはさらに前記ＰＭＯＳトランジスタのゲート／ソース接合を保護するように構成される、［Ｃ１］の装置。
［Ｃ５］
前記第１の保護ダイオードと直列に結合された抵抗をさらに備える、［Ｃ１］の装置。
［Ｃ６］
前記デジェネレーションインダクタは、前記ＰＭＯＳトランジスタのソース端子と前記供給電圧との間に結合される、［Ｃ１］の装置。
［Ｃ７］
前記増幅器の前記入力端子と前記増幅器の出力端子との間の電圧差を制限するように構成された第２の保護ダイオードをさらに備えた、［Ｃ１］の装置。
［Ｃ８］
前記第２の保護ダイオードはさらに前記ＰＭＯＳトランジスタのゲート端子と前記ＰＭＯＳトランジスタのドレイン端子との間の電圧差を制限するように構成された、［Ｃ７］の装置。
［Ｃ９］
前記第２の保護ダイオードは前記ＰＭＯＳトランジスタのゲート端子と前記ＰＭＯＳトランジスタのドレイン端子との間に結合される、［Ｃ７］の装置。
［Ｃ１０］
グラウンドと供給電圧との間の電圧差が第１のしきい電圧を超えるとき、前記グラウンドと前記供給電圧との間の電圧差を制限するように構成された１つまたは複数の一次保護ダイオードと、および
前記供給電圧とグラウンドとの間の電圧差が第２のしきい電圧を超えるとき前記供給電圧とグラウンドとの間の電圧差を制限するように構成されたクランプ回路と、
をさらに備えた、［Ｃ１］の装置。
［Ｃ１１］
前記入力信号に基づいて前記増幅器の前記出力信号を生成するように構成されたＮＭＯＳトランジスタをさらに備え、ここにおいて前記増幅器はＣＭＯＳ増幅器である、［Ｃ１の装置。
［Ｃ１２］
前記増幅器の前記入力端子と前記ＮＭＯＳトランジスタのソース端子との間の電圧差を制限するように構成された第３の保護ダイオードをさらに備えた、［Ｃ１１］の装置。
［Ｃ１３］
入力信号を増幅しＰＭＯＳトランジスタを介して増幅器の出力信号を生成するための手段と、
前記増幅器の利得を低減するための手段と、および
前記増幅器の入力端子と供給電圧との間の電圧差を制限するための手段と、
を備えた装置。
［Ｃ１４］
前記電圧差を制限する手段はまた前記ＰＭＯＳトランジスタのゲート端子とソース端子との間の電圧差を制限することである、［Ｃ１３］の装置。
［Ｃ１５］
前記増幅器の前記入力端子と前記増幅器の出力端子との間の電圧差を制限するための手段をさらに備えた、［Ｃ１３の装置。
［Ｃ１６］
前記電圧差を制限するための手段はまた前記ＰＭＯＳトランジスタのゲート端子とドレイン端子との間の電圧を制限することである、［Ｃ１５］の装置。
［Ｃ１７］
グラウンドと前記供給電圧との間の電圧差が第１のしきい電圧を超えるときグラウンドと前記供給電圧との間の電圧差を制限する手段と、および
前記供給電圧とグラウンドとの間の前記電圧差が第２のしきい電圧を超えるとき前記供給電圧とグラウンドとの間の電圧差を制限するための手段をさらに備えた、［Ｃ１３］の装置。
［Ｃ１８］
前記入力信号を増幅し前記増幅器の前記出力信号を生成する前記手段は、前記増幅器の前記入力端子とＮＭＯＳトランジスタのソース端子との間の電圧差を制限することである、ここにおいて前記増幅器はＣＭＯＳ増幅器である、［Ｃ１３］の装置。
［Ｃ１９］
ＰＭＯＳトランジスタにより入力信号を増幅し、増幅器の出力信号を生成することと、
インダクタにより前記増幅器の利得を低減することと、および
第１の保護ダイオードにより前記増幅器の入力端子と供給電圧との間の電圧差を制限することと、
を備えた方法。
［Ｃ２０］
前記電圧差を制限することは、
前記ＰＭＯＳトランジスタのゲート端子とソース端子との間の電圧差を制限することを備えた、［Ｃ１９］の方法。