【手続補正書】
【提出日】平成20年8月22日(2008.8.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、
第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、
第２のタイプの半導体デバイス（１４０）を収容するために前記半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、
前記第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、
前記第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、
前記第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、
前記マスク（１１４）を除去するステップと、
前記第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、
前記第１のタイプの半導体デバイス（１３０）の上で第２のサリサイド形成を行うステップと、
を含む方法。
【請求項２】
前記第２のタイプの半導体デバイス（１４０）から前記第２の金属層（１２３）を除去するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記第１のウェル領域（１０３）はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（１０４）はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られる、請求項１に記載の方法。
【請求項４】
前記第１のウェル領域（１０３）はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（１０４）はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られる、請求項１に記載の方法。
【請求項５】
前記第１の金属層（１１８）は、前記第２の金属層（１２３）とは異なる材料で形成される、請求項１に記載の方法。
【請求項６】
前記第１のタイプの半導体デバイス（１３０）は、
前記第１のウェル領域（１０３）の上に絶縁体層（１１２）を作るステップと、
前記絶縁体層（１１２）の上にゲート領域（１１３）を作るステップと、
前記ゲート領域（１１３）の両側に絶縁スペーサ（１１１）を形成するステップと、
前記第１のウェル領域（１０３）にソース／ドレイン領域（１２９）を注入するステップと、
によって形成される、請求項１に記載の方法。
【請求項７】
前記第２のタイプの半導体デバイス（１４０）は、
前記第２のウェル領域（１０４）の上に絶縁体層（１０７）を作るステップと、
前記絶縁体層（１０７）の上にゲート領域（１０８）を作るステップと、
前記ゲート領域（１０８）の両側に絶縁スペーサ（１０９）を形成するステップと、
前記第２のウェル領域（１０４）にソース／ドレイン領域（１２８）を注入するステップと、
によって形成される、請求項１に記載の方法。
【請求項８】
前記第１の金属層（１１８）及び前記第２の金属層（１２３）の各々の上にキャップ層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含む、請求項８に記載の方法。
【請求項１０】
前記第１の金属層（１１８）及び前記第２の金属層（１２３）は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む、請求項１に記載の方法。
【請求項１１】
半導体基板（１０２）の上に集積回路を形成する方法であって、
前記半導体基板（１０２）の上に第１及び第２のタイプの半導体デバイス（１３０、１４０）の各々を形成するステップと、
前記第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、
前記第２のタイプの半導体デバイス（１４０）のみの上で第１のサリサイド形成を行うステップと、
前記第１及び第２のタイプの半導体デバイス（１３０、１４０）の両方の上に第２の金属層（１２３）を堆積させるステップと、
前記第１のタイプの半導体デバイス（１３０）のみの上で第２のサリサイド形成を行うステップと、
を含む方法。
【請求項１２】
前記第１の金属層（１１８）の堆積の前に、前記第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１のサリサイド形成を行った後に、前記マスク（１１４）を除去するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第２のタイプの半導体デバイス（１４０）から前記第２の金属層（１２３）を除去するステップをさらに含む、請求項１１に記載の方法。
【請求項１５】
前記第１の金属層（１１８）は、前記第２の金属層（１２３）とは異なる材料で形成される、請求項１１に記載の方法。
【請求項１６】
前記第１のタイプの半導体デバイス（１３０）は、
前記第１のウェル領域（１０３）の上に絶縁体層（１１２）を作るステップと、
前記絶縁体層（１１２）の上にゲート領域（１１３）を作るステップと、
前記ゲート領域（１１３）の両側に絶縁スペーサ（１１１）を形成するステップと、
前記第１のウェル領域（１０３）にソース／ドレイン領域（１２９）を注入するステップと、
によって形成される、請求項１１に記載の方法。
【請求項１７】
前記第１のウェル領域（１０３）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域及びＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域のいずれかとして作られる、請求項１６に記載の方法。
【請求項１８】
前記第２のタイプの半導体デバイス（１４０）は、
前記第２のウェル領域（１０４）の上に絶縁体層（１０７）を作るステップと、
前記絶縁体層（１０７）の上にゲート領域（１０８）を作るステップと、
前記ゲート領域（１０８）の両側に絶縁スペーサ（１０９）を形成するステップと、
前記第２のウェル領域（１０４）にソース／ドレイン領域（１２８）を注入するステップと、
によって形成される、請求項１１に記載の方法。
【請求項１９】
半導体基板（２０２）の上に金属シリサイド層を形成する方法であって、
第１のタイプの半導体デバイス（２３０）を収容するために前記半導体基板（２０２）の中に第１のウェル領域（２０３）を形成するステップと、
第２のタイプの半導体デバイス（２４０）を収容するために前記半導体基板（２０２）の中に第２のウェル領域（２０４）を形成するステップと、
前記第２のタイプの半導体デバイス（２４０）の上に第１の金属層（２２１）を選択的に形成するステップと、
前記第１の金属層（２２１）の上にキャップ層（２２２）を堆積させるステップと、
前記キャップ層（２２２）及び前記第１のタイプの半導体デバイス（２３０）の上に第２の金属層（２２３）を堆積させるステップと、
前記第１及び第２のタイプの半導体デバイス（２３０、２４０）の上でサリサイド形成を行うステップと、
を含む方法。
【請求項２０】
前記第１及び第２のタイプの半導体デバイスの上でサリサイド形成を行う前記ステップは、
前記第１及び第２の金属層（２２１、２２３）をアニールするステップと、
前記キャップ層（２２２）を除去するステップと、
前記第１及び第２のタイプの半導体デバイス（２３０、２４０）から未反応の金属を除去するステップと、
によって達成される、請求項１９に記載の方法。
【請求項２１】
前記第１のウェル領域（２０３）はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（２０４）はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られる、請求項１９に記載の方法。
【請求項２２】
前記第１のウェル領域（２０３）はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（２０４）はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られる、請求項１９に記載の方法。
【請求項２３】
前記第１の金属層（２２１）は、前記第２の金属層（２２３）とは異なる材料で形成される、請求項１９に記載の方法。
【請求項２４】
前記第１のタイプの半導体デバイス（２３０）は、
前記第１のウェル領域（２０３）の上に絶縁体層（２１２）を作るステップと、
前記絶縁体層（２１２）の上にゲート領域（２１３）を作るステップと、
前記ゲート領域（２１３）の両側に絶縁スペーサ（２１１）を形成するステップと、
前記第１のウェル領域（２０３）にソース／ドレイン領域（２２９）を注入するステップと、
によって形成される、請求項１９に記載の方法。
【請求項２５】
前記第２のタイプの半導体デバイス（２４０）は、
前記第２のウェル領域（２０４）の上に絶縁体層（２０７）を作るステップと、
前記絶縁体層（２０７）の上にゲート領域（２０８）を作るステップと、
前記ゲート領域（２０８）の両側に絶縁スペーサ（２０９）を形成するステップと、
前記第２のウェル領域（２０４）にソース／ドレイン領域（２２８）を注入するステップと、
によって形成される、請求項１９に記載の方法。