【手続補正書】
【提出日】平成31年3月26日(2019.3.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マルチフィンガー横型高電圧トランジスタ（ＭＦＬＨＶＴ）であって、
第１のドーパント型でドープされる基板上のスタックであって、第２のドーパント型でドープされたウェルと、複数の希薄ストライプを含む希薄されたＢＤＬ部（ＤＢＤＬ）を有する前記第１のドーパント型でドープされた埋め込みドリフト層（ＢＤＬ）と、前記第２のドーパント型でドープされた前記ＢＤＬ上の半導体表面とを含む、前記スタックと、
第１の誘電性ギャップ領域（第１のＭＯＡＴ）における第１の能動エリアと第２の誘電性ギャップ領域（第２のＭＯＡＴ）における第２の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある、誘電体隔離領域と、
各々前記第２のドーパント型でドープされるソース及びドレインであって、前記ドレインが、前記第１のＭＯＡＴにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、前記第２のＭＯＡＴにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ＤＢＤＬが中にある前記第１のＭＯＡＴと前記第２のＭＯＡＴとの間の前記ドレインフィンガーティップ（ドレインＦＤＲ）と前記ソースフィンガーティップ（ソースＦＤＲ）との少なくとも一方に関連付けられる、フィンガーティップドリフト領域（ＦＤＲ）と、
いずれも前記ソースと前記ドレインとの間にある、前記半導体表面における上側電流チャネル及び前記ウェルにおける下側電流チャネルと、
前記ソースと前記ドレインとの間の前記半導体表面上の少なくとも１つの第１のゲートスタックと、
を含み、
前記複数の希薄ストライプが、それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を有する、ＭＦＬＨＶＴ。
【請求項２】
請求項１に記載のＭＦＬＨＶＴであって、
前記ソースＦＤＲのための前記それぞれのストライプ幅が、９０度の最大幅を有する線形ドリフト領域を備える前記ソースＦＤＲの境界に対して増大する角度θと共に単調に増大し、
前記ドレインＦＤＲのための前記それぞれのストライプ幅が、９０度の最小幅を有する線形ドリフト領域を備える前記ドレインＦＤＲの境界に対して増大する角度θと共に単調に低減する、ＭＦＬＨＶＴ。
【請求項３】
請求項１に記載のＭＦＬＨＶＴであって、
前記ＦＤＲが、前記ソースＦＤＲと前記ドレインＦＤＲとを含む、ＭＦＬＨＶＴ。
【請求項４】
請求項１に記載のＭＦＬＨＶＴであって、
前記第１のドーパント型でドープされた前記半導体表面における頂部表面層を更に含む、ＭＦＬＨＶＴ。
【請求項５】
請求項１に記載のＭＦＬＨＶＴであって、
前記第１のゲートスタックが、第１のゲートスタックと、前記第１のゲートスタックに対して横方向の第２のゲートスタックとを含むスプリットゲートを含む、ＭＦＬＨＶＴ。
【請求項６】
請求項１に記載のＭＦＬＨＶＴであって、
前記ＭＦＬＨＶＴが、ドレイン拡張ＭＯＳ（ＤＥＭＯＳ）トランジスタを含む、ＭＦＬＨＶＴ。
【請求項７】
請求項１に記載のＭＦＬＨＶＴであって、
前記ＭＦＬＨＶＴが、横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタを含む、ＭＦＬＨＶＴ。
【請求項８】
請求項１に記載のＭＦＬＨＶＴであって、
前記基板がシリコンを含み、前記第１のゲートスタックのゲート電極がポリシリコンを含む、ＭＦＬＨＶＴ。
【請求項９】
集積回路（ＩＣ）であって、
第１のドーパント型でドープされる基板と、
マルチフィンガー横型高電圧トランジスタ（ＭＦＬＨＶＴ）と、
を含み、
前記ＭＦＬＨＶＴが、
前記基板上のスタックであって、第２のドーパント型でドープされたウェルと、複数の希薄ストライプを含む希薄されたＢＤＬ部（ＤＢＤＬ）を有する前記第１のドーパント型でドープされた埋め込みドリフト層（ＢＤＬ）と、前記第２のドーパント型でドープされた前記ＢＤＬ上の半導体表面とを含む、前記スタックと、
第１の誘電性ギャップ領域（第１のＭＯＡＴ）における第１の能動エリアと第２の誘電性ギャップ領域（第２のＭＯＡＴ）における第２の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある、誘電体隔離領域と、
各々前記第２のドーパント型でドープされるソース及びドレインであって、前記ドレインが、前記第１のＭＯＡＴにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、前記第２のＭＯＡＴにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ＤＢＤＬが中にある前記第１のＭＯＡＴと前記第２のＭＯＡＴとの間の前記ドレインフィンガーティップ（ドレインＦＤＲ）と前記ソースフィンガーティップ（ソースＦＤＲ）との少なくとも一方に関連付けられる、フィンガーティップドリフト領域（ＦＤＲ）と、
いずれも前記ソースと前記ドレインとの間にある、前記半導体表面における上側電流チャネル及び前記ウェルにおける下側電流チャネルと、
前記ソースと前記ドレインとの間の前記半導体表面上の少なくとも１つの第１のゲートスタックと、
前記基板において形成される、対称ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ及び対称ｎチャネルＭＯＳ（ＭＯＳ）トランジスタと、
を含み、
前記複数の希薄ストライプが、それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を有する、ＩＣ。
【請求項１０】
請求項９に記載のＩＣであって、
前記ソースＦＤＲのための前記それぞれのストライプ幅が、９０度の最大幅を有する線形ドリフト領域を備える前記ソースＦＤＲの境界に対して増大する角度θと共に単調に増大し、
前記ドレインＦＤＲのための前記それぞれのストライプ幅が、９０度の最小幅を有する線形ドリフト領域を備える前記ドレインＦＤＲの境界に対して増大する角度θと共に単調に低減する、ＩＣ。
【請求項１１】
請求項９に記載のＩＣであって、
前記ＦＤＲが、前記ソースＦＤＲと前記ドレインＦＤＲとを含む、ＩＣ。
【請求項１２】
請求項９に記載のＩＣであって、
前記ＭＦＬＨＶＴが、前記第１のドーパント型でドープされた前記半導体表面における頂部表面層を更に含む、ＩＣ。
【請求項１３】
請求項９に記載のＩＣであって、
前記第１のゲートスタックが、第１のゲートスタックと、前記第１のゲートスタックに対して横方向の第２のゲートスタックとを含むスプリットゲートを含む、ＩＣ。
【請求項１４】
横型パワーＭＯＳトランジスタを形成する方法であって、
第１のドーパント型でドープされる基板を提供することであって、前記基板がその上に第２のドーパント型でドープされたウェルを有し、前記ウェル上の半導体表面が前記第２のドーパント型でドープされる、前記基板を提供することと、
第１の誘電性ギャップ領域（第１のＭＯＡＴ）における第１の能動エリアと第２の誘電性ギャップ領域（第２のＭＯＡＴ）における第２の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある誘電体隔離領域を形成することと、
複数の希薄ストライプを含む希薄されたＢＤＬ部（ＤＢＤＬ）を有する、前記第１のドーパント型でドープされた埋め込みドリフト層（ＢＤＬ）を形成することであって、
それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を備えて、前記複数の希薄ストライプを有する希薄されたＢＤＬマスクを用いてマスキングパターンを形成することと、
前記マスキングパターンを用いて注入することと、
を含む、前記ＢＤＬを形成することと、
各々前記第２のドーパント型でドープされるソース及びドレインを形成することであって、前記ドレインが、前記第１のＭＯＡＴにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、前記第２のＭＯＡＴにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインを形成することと、
前記ソースと前記ドレインとの間の前記半導体表面上に少なくとも第１のゲートスタックを形成することと、
を含み、
前記ＤＢＤＬが、前記第１のＭＯＡＴ及び前記第２のＭＯＡＴ間の前記ドレインフィンガーティップ（ドレインＦＤＲ）と前記ソースフィンガーティップ（ソースＦＤＲ）との少なくとも一方に関連付けられるフィンガーティップドリフト領域（ＦＤＲ）内にある、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記それぞれのストライプ幅が、前記ＦＤＲの境界に対して増大する角度θとともに増大し、線形ドリフト領域が９０度の最大幅を有する、方法。
【請求項１６】
請求項１４に記載の方法であって、
前記ＦＤＲが、前記ソースＦＤＲと前記ドレインＦＤＲとを含む、方法。
【請求項１７】
請求項１４に記載の方法であって、
前記第１のドーパント型でドープされた前記半導体表面における頂部表面層を形成することを更に含む、方法。
【請求項１８】
請求項１４に記載の方法であって、
前記第１のゲートスタックが、第１のゲートスタックと、前記第１のゲートスタックに対して横方向にある第２のゲートスタックとを含むスプリットゲートを含む、方法。
【請求項１９】
マルチフィンガー横型トランジスタであって、
第１のドーパント型にドープされる埋込ドリフト層（ＢＤＬ）であって、複数の希薄ストライプを含む希薄されたＢＤＬ部分（ＤＢＤＬ）を有する、前記ＢＤＬと、
各々が第２のドーパント型にドープされるソース及びドレインであって、前記ドレインが、ソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースに指間され、ドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ドレインフィンガーティップと前記ソースフィンガーティップとの少なくとも１つに関連するフィンガーティップドリフト領域（ＦＤＲ）であって、前記ＤＢＤＬが前記ＦＤＲ内に延在する、前記ＦＤＲと、
前記ソースと前記ドレインとの間の第１のゲート構造と、
を含み、
前記複数の希薄ストライプが、前記ドレインフィンガーティップ又はソースフィンガーティップの少なくとも１つから前記ＦＤＲ内で単調に増加するそれぞれのストライプ幅を有する、マルチフィンガー横型トランジスタ。
【請求項２０】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記ＦＤＲがソースＦＤＲであり、前記ソースＦＤＲのためのそれぞれのストライプ幅が、前記ソースＦＤＲの境界に対して増加する角度θとともに単調に増加し、前記ソースＦＤＲが９０度で最大幅を有するリニアドリフト領域を備える、マルチフィンガー横型トランジスタ。
【請求項２１】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記ＦＤＲがドレインＦＤＲであり、前記ドレインＦＤＲのためのそれぞれのストライプ幅が、前記ドレインＦＤＲの境界に対して増加する角度θとともに単調に減少し、前記ドレインＦＤＲが９０度で最小幅を有するリニアドリフト領域を備える、マルチフィンガー横型トランジスタ。
【請求項２２】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記ＦＤＲが、ソースＦＤＲとドレインＦＤＲとを含む、マルチフィンガー横型トランジスタ。
【請求項２３】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記第１のゲート構造が、第１のゲートスタックと前記第１のゲートスタックに対して横方向の第２のゲートスタックとを含むスプリットゲートを含む、マルチフィンガー横型トランジスタ。
【請求項２４】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記マルチフィンガー横型トランジスタが、ドレイン拡張ＭＯＳ（ＤＥＭＯＳ）トランジスタを含む、マルチフィンガー横型トランジスタ。
【請求項２５】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記マルチフィンガー横型トランジスタが、横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタを含む、マルチフィンガー横型トランジスタ。
【請求項２６】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記基板がシリコンを含み、前記第１のゲートスタックのゲート電極がポリシリコンを含む、マルチフィンガー横型トランジスタ。
【請求項２７】
集積回路（ＩＣ）であって、
第１のドーパンド型にドープされる基板と、
マルチフィンガートランジスタであって、
前記第１のドーパント型にドープされる埋込ドリフト層（ＢＤＬ）であって、複数の希薄ストライプを含む希薄されたＢＤＬ部分（ＤＢＤＬ）を有する、前記ＢＤＬと、
第２のドーパント型にドープされるソース及びドレインであって、前記ドレインが、ソースフィンガースティップを有する複数のソースフィンガーを含む前記ソースと指間され、ドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ドレインフィンガーティップと前記ソースフィンガーティップとの少なくとも１つに関連するフィンガーティップドリフト領域（ＦＤＲ）であって、前記ＤＢＤＬが内部にある、前記ＦＤＲと、
前記ソースと前記ドレインとの間の第１のゲート構造と、
前記基板に形成される、対称ｐチャネル金属酸化半導体（ＰＭＯＳ）トランジスタ及び対称ｎチャネル金属酸化半導体（ＮＭＯＳ）トランジスタと、
を含み、
前記複数の希薄ストライプが、それらのそれぞれの位置でのドリフト長さとともに単調に増加するそれぞれのストライプ幅を有する、前記マルチフィンガートランジスタと、
を含む、ＩＣ。
【請求項２８】
請求項２７に記載のＩＣであって、
前記ＦＤＲがソースＦＤＲであり、前記ソースＦＤＲのための前記それぞれのストライプ幅が、前記ソースＦＤＲの境界に対して増加する角度θとともに単調に増加し、前記ソースＦＤＲが９０度で最大幅を有するリニアドリフト領域を備える、ＩＣ。
【請求項２９】
請求項２７に記載のＩＣであって、
前記ＦＤＲがドレインＦＤＲであり、前記ドレインＦＤＲのための前記それぞれのストライプ幅が、前記ドレインＦＤＲの境界に対して増加する角度θとともに単調に減少し、前記ドレインＦＤＲが９０度で最小幅を有するリニアドリフト領域を備える、ＩＣ。
【請求項３０】
請求項２７に記載のＩＣであって、
前記ＦＤＲがソースＦＤＲとドレインＦＤＲとを含む、ＩＣ。
【請求項３１】
請求項２７に記載のＩＣであって、
前記第１のゲート構造が、第１のゲートスタックと前記第１のゲートスタックに対して横方向である第２のゲートスタックとを含むスプリットゲートを含む、ＩＣ。