【手続補正書】
【提出日】平成18年9月7日(2006.9.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力データ信号１０１とクロック信号１００とを表わす出力１１０を提供するための回路構成１０であって、
偶数番リタイミング処理データ信号と奇数番リタイミング処理データ信号とを提供するために、奇数番と偶数番の前記入力データ信号を別個にリタイミング処理するための手段と、
前記リタイミング処理した偶数番及び奇数番データ信号の各々を別個に、前記データ信号と前記クロック信号と前記クロック信号の反転信号と、論理的に組み合わせるための手段（１１５、１１６、１１７、１１８）と、
前記出力を提供するために、前記論理的に組み合わされた信号を合成するための手段１２１
とを備える、回路構成。
【請求項２】
前記合成するための手段１２１は、線形合成器である、請求項１に記載の回路構成。
【請求項３】
前記論理的に組み合わせるための手段は、少なくとも４個の３入力論理積ゲートを含み、これにより、
第１ゲート１１５の第１入力と第３ゲート１１７の第１入力とは、反転された前記リタイミング処理されてないデータ信号１０４であり、
前記第１ゲートの第２入力は、前記偶数番リタイミング処理データ信号１０２であり、
第２ゲート１１６の第２入力は、反転された前記偶数番リタイミング処理データ信号であり、
前記第１ゲートの第３入力は、前記クロック信号１０５であり、
前記第２ゲートの第１入力と第４ゲート１１８の第１入力とは、前記リタイミング処理されてないデータ信号であり、
前記第３ゲートの第２入力は、前記奇数番リタイミング処理データ信号１０３であり、
前記第４ゲートの第２入力は、反転された前記奇数番リタイミング処理データ信号であり、
前記第３ゲートの第３入力と前記第４ゲートの第３入力とは、反転された前記クロック信号であることからなる、請求項１に記載の回路構成。
【請求項４】
前記ゲートは、少なくとも２つの２入力論理積ゲート（６１７、６１８）と、少なくとも２つの２入力排他的論理和ゲート（６１５、６１６）を含み、これにより、
第１排他的論理和ゲートの第１入力は、前記偶数番リタイミング処理データ信号（６０２）であり、
前記第１排他的論理和ゲートの第２入力と第２論理和ゲートの第１入力とは、前記リタイミング処理していないデータ信号（６０４）であり、
前記第２排他的論理和ゲートの第２入力は、前記奇数番リタイミング処理データ信号（６０３）であり、
第１論理積ゲートへの第１入力は、前記第１排他的論理和ゲートの出力（６０６）であり、
前記第１論理積ゲートへの第２入力は、前記クロック信号（６０５）であり、
第２論理積ゲートへの第１入力は、前記第２排他的論理和ゲートの出力（６０７）であり、
前記第２論理積ゲートへの第２入力は、反転された前記クロック信号であることからなる、請求項１に記載の回路構成。
【請求項５】
前記データ信号６０１は、前記リタイミング処理回路６１１、６１２を介した信号遅延を補償するための量τ1（６１３）だけ遅延させられ、前記クロック信号６００は、前記リタイミング処理回路と前記排他的論理和ゲート（６１５、６１６）を介した信号遅延を補償するための量τ2（６１４）だけ遅延させられることからなる、請求項４に記載の回路構成。
【請求項６】
前記論理的に組み合わされた信号（６０８、６０９）と、前記合成するための手段（６１９）との間に挿入された少なくとも１つの低域濾波フィルタ１２０を更に備える、請求項２に記載の回路構成。
【請求項７】
データ信号を受信するための入力部（１０１、６０１）と、
クロック信号を受信するための入力部（１００、６００）と、
前記データ入力部において受信したデータをリタイミング処理するための回路構成（１１１、１１２、６１１、６１２）と、
複数の多入力ゲート（１１５、１１６、１１７、１１８、６１５、６１６、６１７、６１８）であって、リタイミング処理していないデータ信号と、前記クロック入力部から受信したクロック信号と、反転された前記クロック信号とを、前記リタイミング回路構成によってリタイミング処理されたデータ信号の様々な組み合わせと組み合わせるよう前記ゲートの入力が構成され、これにより、前記ゲートの線形に合成された出力（１１０、６１０）が、前記データ入力部において受信した前記データパルスと前記クロック入力部において受信したクロックパルスとの間の位相差に比例したパルスを提供するための前記出力における信号となることからなる、複数の多入力ゲート
とを備える、位相検出器（１０、６０）。
【請求項８】
前記リタイミング処理していないデータ信号が前記ゲートの入力部に到来する前に、該リタイミング処理していないデータ信号（１０１、６０１）を遅延させるための遅延回路構成（１１３、１１４、６１３、６１４）を更に備える、請求項７に記載の位相検出器。
【請求項９】
データ信号（１０１、６０１）とクロック信号（１００、６００）との間の位相差を示す出力を提供するための回路（１０、６０）であって、
前記データ信号の組み合わせと、リタイミング処理したデータ信号と、クロック信号とを組み合わせて、前記位相差を示す一連のパルスを提供するための複数の論理素子（１１５、１１６、１１７、１１８、６１５、６１６、６１７、６１８）であって、前記組み合わされた組み合わせは、同一の論理素子によって連続的なパルスが生成されないように組み合わされることからなる、複数の論理素子と、
前記一連のパルスを、複数のデータ信号パルスにわたって平均化するための、合成器６１９
とを備える、回路。
【請求項１０】
前記合成器６１９は、線形合成器である、請求項９に記載の回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図１の実施形態では、ゲートＵ１は各偶数番負遷移においてパルスを生成する。ゲートＵ２は、各偶数番正遷移でパルスを生成する。ゲートＵ３は各奇数番負遷移でパルスを生成し、ゲートＵ４は各奇数番正遷移でパルスを生成する。ゲートＵ１〜Ｕ４からのパルスの持続期間は、位相に比例する。このパルスは、随意選択的ではあるがフィルタ１２０により低域濾波され、続いて線形合成器１２１により合成され、各データ遷移における位相に比例するパルスからなる位相出力に帰結する。図３Ａ，図３Ｂ，図３Ｃにおける位相信号１１０は、低域濾波フィルタ１２０をもたない場合のものである。低域濾波回路の効果は、この後に論ずるものとする。出力合成を、以下さらに詳細に説明する。この出力は、機能的には従来技術に関連して前記した出力と同一であり、かくして回路１０はそのまま従来技術に置き換わるものとなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
図５Ｂは、クロック位相が０．４ＵＩ遅相であるときの波形の変化の様子を示す。出力パルス（５０５’，５０６’，５０７’）は、ここでは０．９ＵＩの長さである。出力パルス立ち上がりに対する最小のフリップフロップタイミングマージンは、０．６ＵＩに縮減されてしまっている。例えば、パルス５０５’はｔ＝５．５で始まり、ｔ＝６．４で終わる。ＦＦ１（１１１）の出力１０２は、０．６ＵＩ進相したｔ＝４．９（５０３’）でハイとなる。ＦＦ１（１１１）の出力１０２はそこで、ｔ＝６．４でのパルス立下りに多数のＵＩに亙ってハイに止まる。同様に、出力パルスの後端に対する最小のフリップフロップタイミングマージンは１／２ＵＩである。例えば、パルス５０７’はｔ＝９で始まり、ｔ＝１０．４で終わる。ＦＦ１（１１１）の出力１０２は、パルス５０７’の期間中ハイである必要がある。ＦＦ１（１１１）の出力１０２が、１／２ＵＩだけ遅相したｔ＝１０．９（５０４’）までハイに止まっている。ＦＦ１（１１１）の出力１０２はまた、ｔ＝９．５におけるパルス立ち上がり前に多数のＵＩに亙りハイであった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
図６は代替実施形態６０を示しており、差動電流モード論理回路（ＣＭＬ）などの一部の汎用高速論理技術が３入力ゲートに影響を受けにくいという事実による。この技術では、３入力機能は二つの２入力機能の縦列接続として実装する必要がある。直接的な実装が、各３入力ゲートを二つの２入力ゲートの縦列接続に変え、元々の４個の３入力ゲートに代わる全部で８個の２入力ゲートに帰結する。しかしながら、図６はたった２個の２入力論理積ゲート６１７，６１８（Ｕ３，Ｕ４）と二つの排他的論理和ゲート６１５，６１６（Ｕ１，Ｕ２）を用いて効率化している。回路６０は、論理的には回路１０（図１）と等価である。この場合、位相出力用にゲートが二つだけ存在する。回路１０と同様、回路６０の全ての論理はハーフレート以下で動作する。