【手続補正書】
【提出日】平成18年11月30日(2006.11.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】画素データをメモリから取出すグラフィックスコントローラ及び装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  インタレース走査で表示装置に表示するデータを用意するグラフィックスコントローラで、
メモリと、
ビデオデータを受信するラインバッファと、
前記ラインバッファと通信すると共に、受信されたビデオデータを偶数セグメントは偶数フィールドの線のデータに関連付け、奇数セグメントは奇数フィールドの線のデータに関連付け、偶数セグメント及びそれに対応する奇数セグメントで少なくとも１画素分のデータを定義した上で、前記偶数セグメント及びそれに対応する奇数セグメントとして受信データをメモリに格納可能に処理するデータ配列回路と、
前記偶数セグメント及びそれに対応する奇数セグメントを前記メモリへの１回のメモリアクセスで検索する１つのパイプバッファと、
前記１つのパイプバッファからの出力を受信するフリッカーフィルタと、
を含むことを特徴とするグラフィックスコントローラ。
【請求項２】  前記データ配列回路はラインバッファカウンタ及びラインカウンタを備え、前記ラインバッファカウンタは前記ラインバッファが線１つの全体のデータを受信することをモニタし、前記ラインカウンタはフレームの線数を数えることを特徴とする請求項１に記載のグラフィックスコントローラ。
【請求項３】  前記データ配列回路はラインカウンタコンパレータを備え、前記メモリへの書込みが許可されるかを判断するために、前記ラインカウンタが前記ラインカウンタコンパレータに信号を出力することを特徴とする請求項２に記載のグラフィックスコントローラ。
【請求項４】  前記データ配列回路はラインバッファカウンタコンパレータを備え、前記ラインバッファカウンタが前記ラインバッファカウンタコンパレータに信号を出力し、前記ラインバッファカウンタコンパレータは１本の線全体のデータを受信すると前記ラインバッファカウンタをリセットすると共に、前記ラインカウンタを増分させる信号を出力することを特徴とする請求項２に記載のグラフィックスコントローラ。
【請求項５】  前記ラインバッファがフレームの最初の線のデータで埋められている間、前記データ配列回路がメモリへの書込みを防止することを特徴とする請求項１に記載のグラフィックスコントローラ。
【請求項６】  前記ラインバッファが複数の記憶回路を有するシフトレジスタであることを特徴とする請求項１に記載のグラフィックスコントローラ。
【請求項７】  前記複数の記憶回路がクロックドラッチであることを特徴とする請求項６に記載のグラフィックスコントローラ。
【請求項８】  前記ラインバッファに含まれるクロックドラッチの数は、インタレースビデオデータの線１本分を格納するのに充分な数であることを特徴とする請求項７に記載のグラフィックスコントローラ。
【請求項９】  表示画面にインタレース画像の表示を可能にする装置で、
中央演算装置（ＣＰＵ）と、
バスと、
前記バスを介して前記ＣＰＵと通信し、画像データを受信するグラフィックスコントローラとを有し、
前記グラフィックスコントローラは、
メモリと、
前記画像データを受信するラインバッファと、
前記画像データの偶数セグメント及びそれに対応する奇数セグメントで少なくともデータの１画素を定義した上で、前記偶数セグメント及びそれに対応する奇数セグメントとしてメモリに格納可能に前記画像データを処理するデータ配列回路と、
前記メモリへの１回のメモリアクセスで前記偶数セグメント及びそれに対応する奇数セグメントを検索する１つのパイプバッファと、
前記１つのパイプバッファからの出力を受信するフリッカーフィルタと、
を含むことを特徴とする装置。
【請求項１０】  前記ラインバッファがフレームの最初の線のデータで埋められている間は、前記データ配列回路が前記メモリへの書込みを防止することを特徴とする請求項９に記載の装置。
【請求項１１】  前記データ配列回路がさらに、第１コンパレータと、前記第１コンパレータと通信するラインバッファカウンタと、第２コンパレータと、前記第２コンパレータと通信するラインカウンタとを備えることを特徴とする請求項９に記載の装置。
【請求項１２】  前記第１コンパレータが、前記ラインバッファカウンタへのリセット信号と共に前記ラインカウンタへの増分信号を送信することを特徴とする請求項１１に記載の装置。
【請求項１３】  前記データ配列回路がさらに、ＡＮＤゲートを備え、前記第２コンパレータが前記ＡＮＤゲートに信号を送ると共に当該ＡＮＤゲートへの信号がメモリへの書込みを許可するかどうかを決めることを特徴とする請求項１１に記載の装置。
【請求項１４】  前記ラインバッファがシフトレジスタであることを特徴とする請求項９に記載の装置。
【請求項１５】  前記ラインバッファが複数のフリップフロップ回路を備え、この複数のフリップフロップ回路がインタレースビデオのデータの線１本を格納するのに充分であることを特徴とする請求項９に記載の装置。
【請求項１６】  前記フリッカーフィルタが偶数セグメント及びそれに対応する奇数セグメントを平均してフリッカーを軽減することを特徴とする請求項９に記載の装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は一般的に画像表示システムに関し、より具体的にはインタレース走査によって表示画面に表示する画像データを格納し取出すグラフィックスコントローラ及び装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【発明が解決しようとする課題】
従って画像の品質を維持しながらメモリの負担を軽減し、インタレース走査によって表示を出力するシステム用のグラフィックスコントローラ及び装置を提供するためには、従来技術の問題を解決する必要がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【課題を解決するための手段】
概して本発明は、メモリにデータを格納しそこから取出すグラフィックスコントローラを提供することによって上記の用件を満たすものである。本発明はシステムとして、あるいはデバイスとして、といったように様々な方法で実施することができる。以下に本発明の創意に富んだ実施例をいくつか説明する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明のグラフィックスコントローラは、インタレース走査で表示装置に表示するデータを用意するグラフィックスコントローラで、
メモリと、
ビデオデータを受信するラインバッファと、
前記ラインバッファと通信すると共に、受信されたビデオデータを偶数セグメントは偶数フィールドの線のデータに関連付け、奇数セグメントは奇数フィールドの線のデータに関連付け、偶数セグメント及びそれに対応する奇数セグメントで少なくとも１画素分のデータを定義した上で、前記偶数セグメント及びそれに対応する奇数セグメントとして受信データをメモリに格納可能に処理するデータ配列回路と、
前記偶数セグメント及びそれに対応する奇数セグメントを前記メモリへの１回のメモリアクセスで検索する１つのパイプバッファと、
前記１つのパイプバッファからの出力を受信するフリッカーフィルタと、
を含むことを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、本発明の装置は、表示画面にインタレース画像の表示を可能にする装置で、
中央演算装置（ＣＰＵ）と、
バスと、
前記バスを介して前記ＣＰＵと通信し、画像データを受信するグラフィックスコントローラとを有し、
前記グラフィックスコントローラは、
メモリと、
前記画像データを受信するラインバッファと、
前記画像データの偶数セグメント及びそれに対応する奇数セグメントで少なくともデータの１画素を定義した上で、前記偶数セグメント及びそれに対応する奇数セグメントとしてメモリに格納可能に前記画像データを処理するデータ配列回路と、
前記メモリへの１回のメモリアクセスで前記偶数セグメント及びそれに対応する奇数セグメントを検索する１つのパイプバッファと、
前記１つのパイプバッファからの出力を受信するフリッカーフィルタと、
を含むことを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】