【手続補正書】
【提出日】平成20年8月27日(2008.8.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】重ね合わせアライメント測定マークを備えた半導体デバイス
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体デバイスの第１レイヤおよび第２レイヤ間の相対位置を測定するのに用いられるマークを備えた半導体デバイスであって、
前記第２レイヤは前記第１レイヤとは異なり、
前記マークは、
第１部分および第２部分を含む第１テストゾーンであり、前記第１部分は前記第１レイヤ上に形成された複数のテスト構造を含み、前記第２部分は前記第２レイヤ上に形成された複数のテスト構造を含み、前記テスト構造のそれぞれはサブテスト構造からなる、第１テストゾーンと、
第１部分および第２部分を含む第２テストゾーンであり、前記第１部分は前記第１レイヤ上に形成された複数のテスト構造を含み、前記第２部分は前記第２レイヤ上に形成された複数のテスト構造を含み、前記テスト構造のそれぞれはサブテスト構造からなり、前記第１テストゾーンの前記第１部分および前記第２部分は、それぞれ前記第２テストゾーンの前記第２部分および前記第１部分の近傍に位置する、第２テストゾーンと、
を備える半導体デバイス。
【請求項２】  請求項１に記載の半導体デバイスであり、前記第１レイヤの前記サブテスト構造は前記第２レイヤを通して検出可能である半導体デバイス。
【請求項３】  請求項１に記載の半導体デバイスであり、前記テスト構造は、細長い長方形の輪郭を持ち、前記テスト構造のそれぞれは互いに平行である半導体デバイス。
【請求項４】  請求項３に記載の半導体デバイスであり、前記サブテスト構造は直線であり、前記直線は互いに平行であり、それぞれの対応するテスト構造の長手方向に沿ってアラインされている半導体デバイス。
【請求項５】  請求項３に記載の半導体デバイスであり、前記サブテスト構造は正方形であり、前記正方形はロウおよびカラムの配置をとる半導体デバイス。
【請求項６】  請求項３に記載の半導体デバイスであり、前記サブテスト構造は円形であり、前記円形はロウおよびカラムの配置、または六角形の配置をとる半導体デバイス。
【請求項７】  請求項１に記載の半導体デバイスであり、前記テスト構造は正方形の輪郭を持ち、それぞれのテストゾーン内の前記テスト構造はロウおよびカラムの配置をとる半導体デバイス。
【請求項８】  請求項７に記載の半導体デバイスであり、前記サブテスト構造は正方形であり、前記正方形はロウおよびカラムの配置をとる半導体デバイス。
【請求項９】  請求項７に記載の半導体デバイスであり、前記サブテスト構造は円形であり、前記円形はロウおよびカラムの配置、または六角形の配置をとる半導体デバイス。
【請求項１０】  請求項１に記載の半導体デバイスであり、前記テスト構造のそれぞれは、実質的に均一な幅ｍを持ち、それぞれのテストゾーン内の前記テスト構造のそれぞれは実質的に均一な距離ｎによって分離されている半導体デバイス。
【請求項１１】  請求項１０に記載の半導体デバイスであり、前記幅ｍおよび前記距離ｎは実質的に互いに等しい半導体デバイス。
【請求項１２】  請求項１に記載の半導体デバイスであり、前記サブテスト構造は、前記半導体デバイス内に形成された集積回路要素の最小寸法の幅にほぼ等しいサイズのサブテスト構造の幅を持つ半導体デバイス。
【請求項１３】  半導体デバイスの第１レイヤおよび第２レイヤ間の相対位置を測定するのに用いられるマークを備えた半導体デバイスであって、
前記第２レイヤは前記第１レイヤとは異なり、
前記マークは、
第１部分および第２部分を含む第１テストゾーンであり、前記第１部分は前記第１レイヤ上に形成された複数のテスト構造を含み、前記第２部分は前記第２レイヤ上に形成された複数のテスト構造を含み、前記テスト構造のそれぞれはサブテスト構造からなる、第１テストゾーンと、
第１キャリブレーションゾーンおよび第２キャリブレーションゾーンであり、前記第１キャリブレーションゾーンは前記第１レイヤ上に形成された複数のキャリブレーション構造を含み、前記第２キャリブレーションゾーンは前記第２レイヤ上に形成された複数のキャリブレーション構造を含み、前記キャリブレーション構造のそれぞれはサブキャリブレーション構造を含み、前記第１テストゾーンは、前記第１および第２キャリブレーションゾーンの間で、かつ近傍に位置する、第１キャリブレーションゾーンおよび第２キャリブレーションゾーンマークと、
を備える半導体デバイス。
【請求項１４】  請求項１３に記載の半導体デバイスであり、さらに第１部分および第２部分を含む第２テストゾーンを備えるマークであり、
前記第１部分は前記第１レイヤ上に形成された複数のテスト構造を含み、
前記第２部分は前記第２レイヤ上に形成された複数のテスト構造を含み、
前記テスト構造のそれぞれはサブテスト構造からなり、
前記第１テストゾーンの前記第１部分および前記第２部分は、それぞれ前記第２テストゾーンの前記第２部分および前記第１部分の近傍に位置し、
前記第１および第２テストゾーンは、前記第１および第２キャリブレーションゾーンの間に位置する半導体デバイス。
【請求項１５】  請求項１４に記載の半導体デバイスであり、前記テスト構造および前記キャリブレーション構造は、細長い長方形の輪郭を持ち、それぞれのテストゾーン内の前記テスト構造のそれぞれ、およびそれぞれのキャリブレーションゾーン内のそれぞれの前記キャリブレーション構造は互いに平行である半導体デバイス。
【請求項１６】  請求項１５に記載の半導体デバイスであり、前記サブテスト構造および前記サブキャリブレーション構造は直線であり、前記直線は互いに平行であり、それぞれの対応するテスト構造およびキャリブレーション構造の長手方向に沿ってアラインされている半導体デバイス。
【請求項１７】  請求項１４に記載の半導体デバイスであり、前記サブテスト構造および前記キャリブレーション構造は正方形の輪郭を持ち、それぞれのテストゾーンおよびキャリブレーションゾーン内の前記テスト構造およびキャリブレーション構造はロウおよびカラムの配置をとる半導体デバイス。
【請求項１８】  請求項１７に記載の半導体デバイスであり、前記サブテスト構造および前記サブキャリブレーション構造は直線であり、前記直線は互いに平行である半導体デバイス。
【請求項１９】  請求項１７に記載の半導体デバイスであり、前記サブテスト構造および前記サブキャリブレーション構造は円であり、前記円はロウおよびカラムの配置をとる半導体デバイス。
【請求項２０】  請求項１４に記載の半導体デバイスであり、前記テスト構造およびキャリブレーション構造のそれぞれは、実質的に均一な幅ｍを持ち、それぞれのテストゾーン内の前記テスト構造のそれぞれは実質的に均一な距離ｎによって分離され、それぞれのキャリブレーションゾーン内の前記キャリブレーション構造のそれぞれもまた実質的に均一な距離ｎによって分離される半導体デバイス。
【請求項２１】  請求項２０に記載の半導体デバイスであり、前記幅ｍおよび前記距離ｎは実質的に互いに等しい半導体デバイス。
【請求項２２】  請求項２０に記載の半導体デバイスであり、前記サブテスト構造および前記サブキャリブレーション構造は、それぞれ、前記半導体デバイス内に形成された集積回路要素の最小寸法の幅にほぼ等しいサイズのサブテスト構造の幅およびサブキャリブレーション構造の幅を持つ半導体デバイス。
【請求項２３】  半導体デバイスの第１レイヤおよび第２レイヤ間の相対位置を測定するのに用いられるマークを備えた半導体デバイスであって、
前記第２レイヤは前記第１レイヤとは異なり、
前記マークは、
第１部分および第２部分を含む第１テストゾーンであり、前記第１部分は前記第１レイヤ上に形成された複数のテスト構造を含み、前記第２部分は前記第２レイヤ上に形成された複数のテスト構造を含む、第１テストゾーンと、
第１部分および第２部分を含む第２テストゾーンであり、前記第１部分は前記第１レイヤ上に形成された複数のテスト構造を含み、前記第２部分は前記第２レイヤ上に形成された複数のテスト構造を含み、前記テスト構造のそれぞれはサブテスト構造からなり、前記第１テストゾーンの前記第１部分および前記第２部分は、それぞれ前記第２テストゾーンの前記第２部分および前記第１部分の近傍に位置する、第２テストゾーンと、
を備える半導体デバイス。
【請求項２４】  請求項２３に記載の半導体デバイスであり、前記テスト構造は、細長い長方形の輪郭を持ち、前記テスト構造のそれぞれは互いに平行である半導体デバイス。
【請求項２５】  請求項２３に記載の半導体デバイスであり、前記テスト構造は正方形の輪郭を持ち、それぞれのテストゾーン内の前記テスト構造はロウおよびカラムの配置をとる半導体デバイス。
【請求項２６】  請求項２３に記載の半導体デバイスであり、前記第２テストゾーン内の前記サブテスト構造は直線であり、前記直線は互いに平行である半導体デバイス。
【請求項２７】  請求項２３に記載の半導体デバイスであり、前記第２テストゾーン内の前記サブテスト構造は円形である半導体デバイス。
【請求項２８】  請求項２３に記載の半導体デバイスであり、前記第１テストゾーン内の前記テスト構造はサブテスト構造からなる半導体デバイス。
【請求項２９】  請求項２８に記載の半導体デバイスであり、前記第１テストゾーンの前記サブテスト構造は円形であり、前記第２テストゾーンの前記サブテスト構造は直線である半導体デバイス。
【請求項３０】  デバイスの第１レイヤおよび第２レイヤ間の相対位置を測定する方法であって、
前記第２レイヤは前記第１レイヤとは異なり、
前記方法は、
前記２つのレイヤ間の前記相対位置の測定を促進するために第１テストゾーンおよび第２テストゾーンを設けることであって、それぞれのテストゾーンは第１部分および第２部分を含み、前記第１部分は前記第１レイヤ上に形成された複数のテスト構造を含み、前記第２部分は前記第２レイヤ上に形成された複数のテスト構造を含み、前記テスト構造のそれぞれはサブテスト構造からなり、前記第１テストゾーンの前記第１部分および前記第２部分は、それぞれ前記第２テストゾーンの前記第２部分および前記第１部分の近傍に位置する、第１テストゾーンおよび第２テストゾーンを設けることと、
それぞれのテストゾーンの部分にわたり第１パスにおいてビームをスキャンすることであって、少なくとも前記ビームの一部は、前記ビームが前記デバイスに入射した後、前記デバイス表面において反射する、スキャンすることと、
それぞれのテストゾーンの部分にわたり第２パスにおいてビームをスキャンすることであって、前記第１および第２パスは物理的に互いに分離され、また少なくとも前記ビームの一部は、前記ビームが前記デバイスに入射した後、前記デバイス表面において反射する、スキャンすることと、
前記第１パスからの前記ビームの反射された部分の強度に比例する第１信号を発生することと、
前記第２パスからの前記ビームの反射された部分の強度に比例する第２信号を発生することと、
前記第１および第２レイヤの特性間の差によって生じる前記第１および第２信号間の差が最小になるように、前記第１信号および前記第２信号に基づいて前記２つのレイヤ間のレジストレーション誤差を計算することと
を備える方法。
【請求項３１】  請求項３０に記載の方法であり、前記テスト構造は、細長い長方形の輪郭を持ち、前記テスト構造のそれぞれは互いに平行である方法。
【請求項３２】  請求項３１に記載の方法で第１，第２レイヤ間の相対位置が測定される半導体デバイスであり、前記サブテスト構造は直線であり、前記直線は互いに平行であり、それぞれの対応するテスト構造の長手方向に沿ってアラインされている半導体デバイス。
【請求項３３】  請求項３１に記載の半導体デバイスであり、前記サブテスト構造は円形であり、前記円形はロウおよびカラムの配置をとる半導体デバイス。
【請求項３４】  請求項３０に記載の方法で第１，第２レイヤ間の相対位置が測定される半導体デバイスであり、前記テスト構造は正方形の輪郭を持ち、それぞれのテストゾーン内の前記テスト構造はロウおよびカラムの配置をとる半導体デバイス。
【請求項３５】  請求項３４に記載の半導体デバイスであり、前記サブテスト構造は円形であり、前記円形はロウおよびカラムの配置をとる半導体デバイス。
【請求項３６】  請求項３０に記載の方法であり、前記２つのレイヤ間の前記レジストレーション誤差は、第１レジストレーション誤差および第２レジストレーション誤差を平均することによって計算され、前記第１レジストレーション誤差は前記第１信号に基づき、前記第２レジストレーション誤差は前記第２信号に基づく方法。
【請求項３７】  請求項３に記載の半導体デバイスであって、前記サブテスト構造は円形であり、前記円形はランダムな配置をとる半導体デバイス。
【請求項３８】  請求項７に記載の半導体デバイスであって、前記サブテスト構造は円形であり、前記円形はランダムな配置をとる半導体デバイス。