(57)【要約】  現状の半導体記憶装置における設計変更を大幅に行う必要なく、動作時には駆動能力を向上させ、且つ待機時にはリーク電流を低減させることができる半導体記憶装置を提供するため、本発明の半導体記憶装置は、バックゲート電圧が供給されるバックゲートを有するトランジスタから構成されるメモリセルと、前記メモリセルの入出力側に接続され、ローライン信号によりスイッチングされると共に、バックゲート電圧が供給されるバックゲートを有するスイッチングトランジスタと、前記バックゲート電圧をアドレス信号に基づいて制御するバックゲート電圧制御回路とを備えてなる。
2007102188.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを備えて構成される半導体記憶装置であって、
バックゲート電圧が供給されるバックゲートを有するトランジスタを備えて構成されるラッチ部と、
前記メモリセルを構成するトランスファーゲートであって、ワードライン信号によりスイッチングされると共に、バックゲート電圧が供給されるバックゲートを有するトランスファーゲートとを備えるメモリセルと、
前記バックゲート電圧をアドレス信号に基づいて制御するバックゲート電圧制御回路と
を備えてなる半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記バックゲート電圧制御回路は、アドレス信号により選択されたメモリセルのトランジスタの閾値電圧を下げて駆動能力を向上させ、非選択メモリセルのトランジスタの閾値電圧を上げてリーク電流を抑えるように、メモリセルの選択／非選択に応じてバックゲート端子に印加する電位を制御することを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記バックゲート電圧制御回路は、アドレス信号に基づいて、メモリアレイをロー方向に複数のブロックに分割し、ブロック単位でバックゲート電圧を制御することを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記バックゲート電圧制御回路は、ブロック毎に分割するために、アドレス信号が入力されてローラインを活性化するためのローデコーダに対するプリデコーダの出力信号を用いることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
前記バックゲート電圧制御回路は、さらにメモリマクロ全体を非動作にしてREAD/WRITEを行わない待機モード信号に基づいて、メモリマクロ全体の非動作時には、トランジスタの閾値電圧を上げてリーク電流を抑えるように前記バックゲート電圧を制御することを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
前記バックゲート電圧制御回路からの電圧供給配線を電源供給用セルを用いて形成することを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記バックゲート電圧制御回路からの電圧供給配線を行選択信号線(WL)と平行に、且つ該行選択信号線(WL)に隣接させて設けることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワード（ロー）ラインとビット（カラム）ラインを用いてメモリのアクセスを行う半導体記憶装置に関するものである。
【背景技術】
【０００２】
図７は、半導体記憶装置のラム（RAM）マクロ構成を「2kw 1RW RAM (8col/1bit方式)」の仕様に例をとって示すブロック図である。RAMマクロ構成は、図７に示されるように、メモリセルアレイ部（Memory cell array）１，２、ワードラインドライバ部/ローデコーダ部（WL driver/Row decoder）３、カラムデコーダ部/センスアンプ部/ライトバッファ部（Column decoder/Sense amp）４，５、クロック制御部/プリデコーダ部（Clock/Pre decoder）６に分割され、インプット/アウトプットバッファ部７に接続されている。【０００３】
図８は、メモリセルを駆動する駆動ライン（ワードライン）について説明する回路図である。一つのメモリセル１０は、その入出力側にデータの入出力を制御する二つのデータ入出力制御トランジスタであるトランスファーゲート１１，１２と、これらトランスファーゲート１１，１２間に設けられるラッチ部１４とを備えて構成される。トランスファーゲート１１，１２はそれぞれのゲート１１ａ，１２ａにワードラインWLが接続され、それぞれのバックゲート１１ｂ、１２ｂに電源VSSが接続されている。また、トランスファーゲート１１，１２のそれぞれの出力端子にはビットライン（BL,BLX）が接続されている。【０００４】
ここで、図８を用いて8ビットアドレス信号を用いて任意のワードラインWL信号を活性化（Activate）する動作について説明する。【０００５】
2kw 1RW RAM (8col/1bit方式)の仕様の場合、メモリセルを特定するためには11ビットのアドレス信号が必要となる。入力バッファからの11ビットのアドレス信号のうち8ビットをプリデコーダ（Pre decoder）２１でフルデコード（Full decode）して、ローデコーダ（Row decoder）２２でローコード（Row decode）信号（1/256 hot）を生成し、ワードラインドライバ（WL driver）２３を通して選択されたメモリセルのワードライン（WL）を活性化させる。【０００６】
一方、残りの3ビットのアドレス信号は、カラムデコーダ部４，５により1/8 hotのカラム信号を生成し、活性化されたメモリセルから二つのビットラインBL、BLXを伝播してきたデータの選択に使用される。そして、選択されたデータ信号をセンスアンプに送ることにより振幅が増幅され有効なデータとして出力バッファ（入出力バッファ部７）に送られる。【０００７】
従来の技術ではメモリセルの選択／非選択に関わらず、メモリセル内部のトランジスタのバックゲート(以下BGと記す)端子はNMOSではVSS電源に接続され、PMOSではVDD電源に接続されている。VDD/VSS電源とも一意の電位であり、トランジスタの閾値電圧は電源ノイズの影響を除外すると基本的に変化しない。【０００８】
このため選択されたメモリセルを構成するトランジスタの特性と非選択メモリセルのトランジスタの特性はほぼ等しく、待機時の低消費電力化を考慮して閾値電圧の高いトランジスタを使用している。このためデータ読み出し時に必要なNMOSの駆動能力は低くなっている。また、大容量メモリのようなロー（ROW）数が多いRAMはメモリセル内部のNMOSに対して、駆動しなければならないビットライン（BL,BLX）の負荷容量が大きいため、RAMのアクセス時間が長くなりシステム性能を落とす可能性がある。【０００９】
しかるに、高性能プロセサに搭載されるキャッシュメモリの容量は世代が進むごとに増大し、チップの消費電力(特に待機電力)の大半を占めるようになっている。このため、メモリセルに使用されているトランジスタは一般のトランジスタに比べて閾値電圧が高くてリーク電流が小さいものを使用し、低消費電力化を図っている。【００１０】
大容量メモリは、マクロの構成によりロー数が多いため、ビットライン（データ）が長くなり、メモリセルにおいて駆動されなければならない付加容量が大きくなるが、上述したようにメモリセル内のトランジスタの駆動能力は一般トランジスタのそれよりも小さいため、センスアンプが作動する電位差を生成する時間、つまりハイ又はローを認識する時間が長くなってしまう。これにより、メモリのアクセス時間が長くなってしまい、チップ性能を律速する要因となる。【００１１】
このため、高速動作かつ低消費電力を図るには、動作時にはトランジスタの閾値電圧を下げて駆動能力を向上させ、待機時には反対に閾値電圧を上げてリーク電流を低減させるというアルゴリズムをダイナミックに行う必要がある。【００１２】
このような観点から、例えば、電界効果トランジスタの閾値電圧を可変とするように構成し、動作時にはトランジスタの閾値電圧を低くして記憶保持ノードへのデータの書き込み、読み出しを高速化し、不動作時には、トランジスタの閾値電圧を高めてリーク電流を減少させ、これにより、記憶保持ノードのデータを破壊、消失しないようにする半導体集積回路が知られている（例えば下記特許文献１参照）。
【特許文献１】特開平１０−２６１９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の特許文献１において示されるトランジスタ構成をメモリセルに適用した場合、メモリセルの駆動ラインの選択をカラムラインにより行う構成となっている。しかるに、現状のビットセルはNwellとPwellがRow方向に平行に分離されている。従ってカラム選択信号を用いた場合、PwellとNwellの分離を縦方向に変更する必要があるため、ビットセルを修正する必要がある。現状のビットセルは動作速度及び集積度を考慮して最適化されているため、ビットセルの変更は性能インパクトが非常に大きくなる。【００１４】
カラム選択信号は一般的に、プリデコードを行わずに、直接フルデコードを行っているため、上記技術で駆動ラインの選択を柔軟に行うためには、Wellを１ビットセルカラムごとに分離する必要があり、カラム方向にマクロ面積が増加してしまう。【００１５】
本発明は、上述した問題点を解決するためになされたものであり、現状の半導体記憶装置における設計変更を大幅に行う必要なく、動作時には駆動能力を向上させ、且つ待機時にはリーク電流を低減させることができる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上述した課題を解決するため、本発明の半導体記憶装置は、メモリセルを備えて構成される半導体記憶装置であって、バックゲート電圧が供給されるバックゲートを有するトランジスタから構成されるラッチ部と、前記メモリセルを構成するトランスファーゲートであって、ワードライン信号によりスイッチングされると共に、バックゲート電圧が供給されるバックゲートを有するトランスファーゲートとを備えるメモリセルと、前記バックゲート電圧をアドレス信号に基づいて制御するバックゲート電圧制御回路とを備えてなる。【００１７】
また、本発明において、前記バックゲート電圧制御回路は、アドレス信号により選択されたメモリセルのトランジスタの閾値電圧を下げて駆動能力を向上させ、非選択メモリセルのトランジスタの閾値電圧を上げてリーク電流を抑えるように、メモリセルの選択／非選択に応じてバックゲート端子に印加する電位を制御することを特徴とする。【００１８】
また、本発明において、前記バックゲート電圧制御回路は、アドレス信号に基づいて、メモリアレイをロー方向に複数のブロックに分割し、ブロック単位でバックゲート電圧を制御することを特徴とする。【００１９】
また、本発明において、前記バックゲート電圧制御回路は、ブロック毎に分割するために、アドレス信号が入力されてローラインを活性化するためのローデコーダに対するプリデコーダの出力信号を用いることを特徴とする。【００２０】
また、本発明において、前記バックゲート電圧制御回路は、さらにメモリマクロ全体を非動作にしてREAD/WRITEを行わない待機モード信号に基づいて、メモリマクロ全体の非動作時には、トランジスタの閾値電圧を上げてリーク電流を抑えるように前記バックゲート電圧を制御することを特徴とする。【００２１】
また、本発明において、前記バックゲート電圧制御回路からの電圧供給配線を電源供給用セルを用いて形成することを特徴とする。【００２２】
この構成によれば、バックゲート用電源配線を従来のVDD/VSS電源配線領域に配線することにより、レイアウト後のマクロサイズを増加させることなくインプリメントできることとなる。【００２３】
また、本発明において、前記バックゲート電圧制御回路からの電圧供給配線を行選択信号線(WL)と平行に、且つ該行選択信号線(WL)に隣接させて設けることを特徴とする。【００２４】
この構成によれば、行選択信号(WL)と平行かつ隣接させてBG電源配線を配線させることにより、WLが充放電しなければならない配線カップリング容量を低減させることができ、マクロの高速動作が可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態における半導体記憶装置の駆動回路を示す回路図である。
【図２】本発明の実施の形態におけるバックゲート(BG)電圧制御回路を示す回路図である。
【図３】本発明の実施の形態におけるメモリセルを示す回路図である。
【図４】本発明の実施の形態の動作を示す説明図である。
【図５】本発明の実施の形態における半導体記憶装置を示すブロック図である。
【図６】本発明の効果を示す図である。
【図７】従来の半導体記憶装置を示すブロック図である。
【図８】従来のローデコーダを示すブロック図である。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図を用いて説明する。【００２７】
本発明の実施の形態では、メモリセルを構成するトランジスタのBG端子をVDD/VSS電源から切り離し、メモリセルの選択／非選択に応じてBG端子の電位を変化させることにより、選択されたメモリセルについては、その内部のトランジスタの閾値電圧を下げて駆動能力を向上させ、非選択メモリセルについては、その内部のトランジスタの閾値電圧を上げてリーク電流を抑える構成とする。この構成において、さらに既存の半導体記憶装置の構成を大幅に変更しない構成を構築した。【００２８】
メモリセルアレイは、レイアウトの関係上ロー方向に同種のウェルがつながっている。従ってローを選択する信号をEN信号として用いBG端子に電圧を印加すれば、選択／非選択に応じて電位を変化させることが可能となる。なお、メモリセルの選択／非選択については、メモリセルをロー方向に複数のブロックに分けてなるブロック単位で行う。【００２９】
図１は本発明の実施の形態における半導体記憶装置の駆動回路を示す回路図、図２は駆動回路におけるバックゲート(BG)電圧制御回路を示す回路図、図３は図１の駆動回路により駆動されるメモリセルを示す回路図、図４は実施の形態の動作を示す説明図、図５は実施の形態におけるマクロ全体図である。【００３０】
図１に示す半導体記憶装置の駆動回路は、ワードライン駆動回路３１とBG電圧制御回路３２を備える。ワードライン駆動回路３１は、従来の技術で説明したものと同じであり、アドレス8ビットが入力されるプリデコーダ２１、ローデコーダ２２、ワードラインドライバ２３を備える。BG電圧制御回路３２は、ブロック選択デコーダ２４と、バイアスジェネレータとして動作するVBEN供給回路２５を備える。【００３１】
BG電圧制御回路３２におけるブロック選択デコーダ２４は、一例としてEN信号として全アドレス信号をデコードした1/256 hot信号(FD[255:0])ではなく、メモリセルアレイ部をロー方向に16ブロックに分割するために必要な2種のプリデコード信号(PD76[3:0], PD54[3:0])を用いて生成したEN信号(SEL[15:0])を使用している。図１によれば、分割された１６ブロックのうちの一つのブロック（BLK[8]）が活性化される様子を示している。【００３２】
もちろん残りのプリデコード信号を使用し、より小ブロックに対して選択／非選択を決定するようにしても良いことは言うまでもない。【００３３】
またブロック選択デコーダ２４には、マクロを強制的に動作させない、つまりREAD/WRITEできないように制御するCE信号も組み込み、ローの選択／非選択に加えマクロ自体が選択／非選択かどうかにより、バックゲートを制御できるようにしている。【００３４】
図２に示すVBEN供給回路２５はBG端子用電源生成回路として構成され、基準電位ジェネレータ２５１と、電圧コンパレータ２５２と、ローパスフィルタ２５３と、電圧コントローラ２５４と、チャージポンプ２５６と、ウェルとのショート回路２５７と、電圧コンパレータ２５２へのフィードバック電位生成抵抗２５８を備える。【００３５】
基準電位ジェネレータ２５１はEN信号(SEL[15:0])を制御信号とし、基準電位を生成する。電圧コンパレータ２５２はEN信号(SEL[15:0])を制御信号とし、基準電位とフィードバック電位とを比較する。電圧コンパレータ２５２の比較結果はローパスフィルタ２５３を経て、EN信号(SEL[15:0])を制御信号とする電圧コントローラ２５４で電圧制御されチャージポンプ２５６を介して出力される。ショート回路２５７はEN信号(SEL[15:0])を制御信号として、チャージポンプ２５６の出力電圧をVBENとしてBG端子に印加するか、VBENをVSSとしてBG端子に印加する。【００３６】
本例の場合、EN信号SEL[15:0]のうち駆動される必要のない15本のラインは"L"入力なため内部回路は待機状態となり、かつチャージポンプ２５６の出力（VBEN）はVSSにショートされる。残りの1本は駆動されるラインとして選択され、その信号は"H"入力なため、内部回路が活性化し、VBENは基準電位（Vref）に依存した電位をとることができる。【００３７】
図３に示すメモリセル回路は、VBENをメモリセル内の各トランジスタに接続する接続構造を示す。一つのメモリセル１０は、その入出力側にデータの入出力を制御する二つのデータ入出力制御トランジスタであるトランスファーゲート１１，１２が接続されている。これらトランスファーゲート１１，１２はそれぞれのゲート１１ａ，１２ａにワードラインWLが接続され、バックゲート１１b、１２bにVBEN供給回路３２の出力が接続されている。【００３８】
また、メモリセル１０を構成する二つのインバータ１５，１６のBG端子にもVBEN供給回路３２の出力が接続されている。トランスファーゲート１１，１２の出力端子のそれぞれには、従来と同様ビットラインBL,BLXが接続されている。【００３９】
なお、本実施の形態においては、メモリセルを構成する全てのトランジスタにバックゲート電圧を印加するようにしているが、構成の簡略化のために、NMOSについてのみBG電圧を印加するようにしても良い。【００４０】
以下、実施の形態の動作を図４を用いて説明する。図４はVBEN信号をメモリセルアレイ部に分配する仕様を示す。メモリセルアレイ部には、あるカラム数毎に「ワードラインWLのメタル層からトランジスタのPoly層に落とす」「電源用の配線チャネル確保する」ために電源供給用セルPsを配置する領域が存在する。【００４１】
VBENもこの領域Psを使用し、高速化が必要なメモリセル内部のNMOSトランジスタのBG端子に接続される。VBEN供給線は基本的にワードラインWLと平行に配線され、メモリセル内部の各トランジスタの端子との接続はワードラインWLと同様に行う。ただし、NMOSトランジスタのBG領域はウェル部でも電気的に接続されている。【００４２】
なお、図５は実施の形態におけるマクロ全体図を示す。従来のマクロ全体を示す図７に対して、ワードラインドライバ部３にBG電圧制御部３２が設けられている。【００４３】
図６は本実施の形態の効果として、本構成を2kW 1RW Cache RAMに適用した場合において、ワードラインを１６ブロックに分割した場合の例を示している。図６において、BL Swing、読み出し時間、待機電力における本実施の形態の各値は共に従来技術の値を１とした場合の比較において示している。【００４４】
なお、図６において、「BL Swing」とは、WL(ローをセレクトする信号)が活性化されて、ビットセルを選択し、ビットラインがローにディスチャージされるまでの時間を意味している。また、「読み出し時間」とは、上記動作に加え、センスアンプにより信号強度を増幅して、データ出力ピンから有効データを出力するまでの時間を意味している。また、「待機電力」とは、動作するビットセルのNMOSに対し、バックゲート電位を0.6VにしてVthを下げ、非動作のビットセルのNMOSに対しては-0.6Vを印加し、Vthを上げた場合の電力を意味している。なお、PMOSについてはこの反対の電圧を印加することとなる。
【産業上の利用可能性】
【００４５】
以上に説明したように、本発明によれば、現状の半導体記憶装置における設計変更を大幅に行う必要なく、動作時には駆動能力を向上させ、且つ待機時にはリーク電流を低減させることができるという効果を奏する。
【図１】
2007102188.tif 000003
【図２】
2007102188.tif 000004
【図３】
2007102188.tif 000005
【図４】
2007102188.tif 000006
【図５】
2007102188.tif 000007
【図６】
2007102188.tif 000008
【図７】
2007102188.tif 000009
【図８】
2007102188.tif 000010
【国際調査報告】
2007102188.tif 000011
2007102188.tif 000012