【手続補正書】
【提出日】平成19年11月1日(2007.11.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の方向に延在する複数のワード線と、前記複数のワード線と交差する第２の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子を有し、
さらに、前記記憶素子に第１の電圧を印加した後に書き込みデータに依存する第２の電圧を印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に第３の電圧を印加して再度書き込みを行う手段を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１の電圧は前記第２の電圧よりも低く、
前記第３の電圧は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第２の電圧よりも高く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第２の電圧よりも低いことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第１の電圧は前記第２の電圧よりも高く、
前記第３の電圧は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第２の電圧よりも低く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第２の電圧よりも高いことを特徴とする半導体装置。
【請求項５】
第１の方向に延在する複数のワード線と、前記複数のワード線と交差する第２の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子を有し、
さらに、前記記憶素子に第１の電圧を印加した後に書き込みデータに依存する第２の電圧を第１の時間印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に前記第２の電圧を第２の時間印加して再度書き込みを行う手段を有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１の電圧は前記第２の電圧よりも高く、
前記第２の時間は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第１の時間よりも短く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第１の時間よりも長いことを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記複数のビット線のそれぞれに、複数の増幅回路が接続されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記複数の増幅回路は、異なる参照電圧を持つことを特徴とする半導体装置。
【請求項１０】
第１の方向に延在する複数のワード線と、前記複数のワード線と交差する第２の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子を有し、
さらに、前記記憶素子に第１の電圧を印加した後に第２の電圧を印加し、書き込みデータに依存する第１の時間をかけて前記第２の電圧を接地電位にして書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に前記第２の電圧を印加し、第２の時間をかけて前記第２の電圧を接地電位にして再度書き込みを行う手段を有することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１の電圧は前記第２の電圧よりも低く、
前記第２の時間は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第１の時間よりも短く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第１の時間よりも長いことを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記複数のワード線は、複数の第１のサブワード線と複数の第２のサブワード線とからなり、
さらに、複数のメインワード線と、
前記複数のメインワード線と対応する前記複数の第１のサブワード線とを接続する第１の選択回路と、
前記複数のメインワード線と対応する前記複数の第２のサブワード線とを接続する第２の選択回路と、
前記複数のメインワード線に接続される第３の選択回路と、を有することを特徴とする半導体装置。
【請求項１４】
請求項１から１３のいずれか一つに記載の半導体装置において、
前記複数のメモリセルのそれぞれは、前記記憶素子に接続される電界効果トランジスタをさらに有することを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第１のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第１の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第２のビット線に、ゲート電極が前記第１の電界効果トランジスタのソース電極にそれぞれ接続される第２の電界効果トランジスタと、を有することを特徴とする半導体装置。
【請求項１６】
請求項５記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第１のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第１の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第２のビット線に、ゲート電極が前記第１の電界効果トランジスタのソース電極にそれぞれ接続される第２の電界効果トランジスタと、を有することを特徴とする半導体装置。
【請求項１７】
請求項１０記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第１のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第１の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第２のビット線に、ゲート電極が前記第１の電界効果トランジスタのソース電極にそれぞれ接続される第２の電界効果トランジスタと、を有することを特徴とする半導体装置。