(57)【要約】層間絶縁層（１０４）に設けられ底部に下部電極（１０３）を有するコンタクトホールに、コンタクトホール中の上面が層間絶縁層（１０４）の上面よりも下方に位置するように抵抗変化材料（１０６）を堆積させる工程と、抵抗変化材料（１０６）の上に、コンタクトホール中の上面が層間絶縁層（１０４）の上面よりも上方に位置するように上部電極材料（１０７）を堆積させる工程と、層間絶縁層（１０４）の上面上の抵抗変化材料（１０６）と上部電極材料（１０７）をＣＭＰにより除去する工程とを有し、個々に素子分離され、上部電極（１０９）が抵抗変化層（１０８）に向かって凸状に形成された抵抗変化型素子を得る。
2007102341.tif 000002
【特許請求の範囲】
【請求項１】
基板上の層間絶縁層に設けられ底部に下部電極を有するコンタクトホールに、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料を堆積させる工程と、
堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、
積層された前記抵抗変化材料と前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する抵抗変化型素子の製造方法。
【請求項２】
前記抵抗変化材料を堆積させる工程はＭＯＤ法またはＭＯＣＶＤ法により抵抗変化材料を堆積させる、請求項１に記載の抵抗変化型素子の製造方法。
【請求項３】
基板上に下部電極膜を形成する工程と、
前記下部電極膜をエッチングして所定の幅を有する下部電極を幅方向に所定の周期で繰り返すように形成する工程と、
前記下部電極を酸化シリコンまたは窒化シリコンにより被覆して層間絶縁層を形成する工程と、
前記層間絶縁層をパターニングしてエッチングすることで下部電極に連通するコンタクトホールを形成する工程と、
前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料をＭＯＤ法またはＭＯＣＶＤ法により堆積させる工程と、
堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、
積層された前記抵抗変化材料および前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する抵抗変化型素子の製造方法。
【請求項４】
印加される電圧パルスに従って抵抗値が変化する抵抗変化層と、
前記抵抗変化層を挟む第１の電極および第２の電極と、を備える抵抗変化型素子であって、
前記第１の電極または前記第２の電極の前記抵抗変化層に接触する面が、前記抵抗変化層に向かって凸状に形成されている、抵抗変化型素子。
【請求項５】
前記抵抗変化型素子が基板上に形成され、
前記第１の電極および前記第２の電極のうち、前記基板に近い電極を下部電極とし、
他方の電極を上部電極とし、
前記上部電極が前記基板側に向かって凸状に形成されている、請求項４に記載の抵抗変化型素子。
【請求項６】
さらに前記基板上に形成された絶縁層を備え、
前記絶縁層にはコンタクトホールが形成され、
前記抵抗変化層と前記上部電極とは前記コンタクトホールの上端より下側にのみ形成され、
前記コンタクトホール内の上端の内側周縁部には、前記抵抗変化層が存在しかつ前記上部電極が存在しない、請求項５に記載の抵抗変化型素子。
【請求項７】
前記凸状に形成された部位が１個のみである、請求項４に記載の抵抗変化型素子。
【請求項８】
前記凸状に形成された面が、前記抵抗変化層への突出量が前記電極の周縁部から中央部に向って連続的に増加するように突出している、請求項４に記載の抵抗変化型素子。
【請求項９】
前記抵抗変化層の厚み方向に切った断面において前記凸状に形成された面がなす境界が弓状に湾曲している、請求項４に記載の抵抗変化型素子。
【請求項１０】
前記凸状に形成された面がお椀状の形状を有する、請求項４に記載の抵抗変化型素子。
【請求項１１】
前記下部電極に電気的に接続されるようにダイオードが前記基板に形成されている、請求項５に記載の抵抗変化型素子。
【請求項１２】
前記下部電極に電気的に接続されるように電界効果トランジスタが前記基板に形成されている、請求項５に記載の抵抗変化型素子。
【請求項１３】
請求項４に記載の抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を備える、半導体装置。
【請求項１４】
請求項４に記載の抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を積層してなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子、半導体装置、およびその製造方法に関する。より詳しくは、電圧パルスの印加によって抵抗値が変化する抵抗変化材料を用いた抵抗変化型素子、半導体装置、および抵抗変化型素子の製造方法に関する。
【背景技術】
【０００２】
ＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：コロッサル磁気抵抗）材料などの抵抗変化材料は、印加される電圧パルスの大きさや極性により抵抗値が大きく変化し、その変化が電圧を落としても保存されるという特性を有する。近年、かかる特性を利用して、抵抗変化材料を用いた抵抗変化型素子や、これを用いた不揮発メモリなどの半導体デバイスが開発されつつある。【０００３】
抵抗変化型素子は、一例を挙げると、抵抗変化材料よりなる薄膜あるいはバルク材料を１対の電極で挟むように構成される。使用時には、該電極間に電気的なパルスが印加され、抵抗変化材料の抵抗値が変化する。例えば、プラスの電圧パルスを印加すると抵抗値が増加（例えば１ＭΩ程度）し、マイナスの電圧パルスを印加すると抵抗値が減少（例えば１ｋΩ程度）する。このように、電圧パルスによって抵抗変化材料の抵抗値が大きく変化するため、該電極を用いて抵抗値を読み取ることで、抵抗変化型素子を、不揮発メモリ素子等に利用することが可能となる。【０００４】
従来の抵抗変化型素子、およびその製造方法として、特許文献１に開示された構成がある。図３９は、この抵抗変化型素子アレイの概略構成を示す断面図であり、図３９（ａ）はビット線２８に平行な断面、図３９（ｂ）はワード線２３に平行な断面を示す。図３９に示すように、抵抗変化型素子５０は、複数集積されて抵抗変化型素子アレイ５００を構成している。抵抗変化型素子アレイ５００は、基板２１の上に、Ｎ＋領域２３よりなるワード線が所定の間隔を置いて平行に形成されている。Ｎ＋領域２３の上には、所定の間隔で、Ｐ＋領域２４、障壁金属２５、下部電極２６、ＰＣＭＯメモリ材料（抵抗変化材料）２７からなる積層された素子が形成され、周囲を層間絶縁層２２が埋めている。素子の上端は、所定の間隔で平行に形成された上部電極２８（ビット線）で結線されている。ワード線とビット線が直交することで、各素子はマトリクス状に配置されることになり、メモリアレイとして利用可能となる。【０００５】
抵抗変化型素子アレイ５００の製造方法では、基板２１の上に形成されたＮ＋領域２３、Ｐ＋領域２４、障壁金属２５、下部電極２６の上にＰＣＭＯメモリ材料２７が堆積される。堆積されたＰＣＭＯメモリ材料２７は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｒｏｃｅｓｓ）により平滑化され、その上に上部電極２８が形成される。
【特許文献１】特開２００４−１２８４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の構成において、抵抗変化型素子を実際に製作して使用すると、動作が不安定であり、信頼性に乏しいという問題を有していた。【０００７】
本発明は上記のような課題を解決するためになされたもので、抵抗変化型素子の動作不良を改善することが可能な抵抗変化型素子、半導体装置、およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明者は、抵抗変化型素子の動作を安定化し、信頼性を高めるべく、鋭意検討を行った。検討の結果、抵抗変化材料を堆積後、ＣＭＰにより上面を平滑化したり、エッチングにより側面を形成したりすると、表面付近の抵抗変化材料が劣化することが判明した。劣化は、抵抗変化材料は酸化されたり還元されたりして物性が変化しやすいためと考えられた。劣化は抵抗変化型素子の動作不良や信頼性の低下につながる。かかる知見に基づき、発明者は、電極そのものを抵抗変化材料に向けて凸状に形成することにより、電流が周縁部よりも中央部に集中し、劣化し易い側面の影響を受けにくくなることに想到した。また、抵抗変化材料を堆積させた後、ＣＭＰやエッチングを行う前に、電極材料を堆積させてしまえば、電極と抵抗変化層の界面は劣化の影響を受けにくくなることにも想到した。【０００９】
上記課題を解決するために、本発明の抵抗変化型素子の製造方法は、基板上の層間絶縁層に設けられ底部に下部電極を有するコンタクトホールに、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料を堆積させる工程と、堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、積層された前記抵抗変化材料と前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する。【００１０】
かかる構成では、抵抗変化材料と上部電極との界面がＣＭＰにより劣化することがない。さらに、上部電極は抵抗変化層に対して凸状に形成される。よって、抵抗変化材料の劣化の影響を受けにくく、動作不良の改善された、抵抗変化型素子を製造することが可能となる。【００１１】
上記抵抗変化型素子の製造方法において、前記抵抗変化材料を堆積させる工程はＭＯＤ法またはＭＯＣＶＤ法により抵抗変化材料を堆積させてもよい。【００１２】
かかる構成では、コンタクトホール内に凹部を有するように抵抗変化材料を堆積させることが容易となる。上部電極材料が該凹部を埋めるように堆積されることで、上部電極が抵抗変化層に対して凸状に形成される。よって、抵抗変化材料の劣化の影響を受けにくく、動作不良の改善された、抵抗変化型素子を容易に製造することが可能となる。【００１３】
また、本発明の抵抗変化型素子の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜をエッチングして所定の幅を有する下部電極を幅方向に所定の周期で繰り返すように形成する工程と、前記下部電極を酸化シリコンまたは窒化シリコンにより被覆して層間絶縁層を形成する工程と、前記層間絶縁層をパターニングしてエッチングすることで下部電極に連通するコンタクトホールを形成する工程と、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料をＭＯＤ法またはＭＯＣＶＤ法により堆積させる工程と、堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、積層された前記抵抗変化材料および前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する。【００１４】
かかる構成では、エッチングにより形成されたコンタクトホールに抵抗変化材料と上部電極材料を順に積層し、その後でＣＭＰによる平滑化と素子分離が行われる。すなわち、ＣＭＰを行う前に抵抗変化材料の上に上部電極材料が積層される。よって、抵抗変化層と上部電極の界面は、ＣＭＰにより劣化しない。かある製造方法によれば、該界面の状態は良好に保たれるため、抵抗変化材料の劣化の影響を受けにくく動作不良の改善された抵抗変化型素子がマトリクス状に形成された、抵抗変化型素子アレイを容易にかつ確実に製造することが可能となる。【００１５】
また、上記課題を解決するために、本発明に係る抵抗変化型素子は印加される電圧パルスに従って抵抗値が変化する抵抗変化層と、前記抵抗変化層を挟む第１の電極および第２の電極と、を備える抵抗変化型素子であって、前記第１の電極または前記第２の電極の前記抵抗変化層に接触する面が、前記抵抗変化層に向かって凸状に形成されている。【００１６】
かかる構成では、電極そのものが抵抗変化材料に向けて凸状に形成されているため、電流が周縁部よりも中央部に集中し、劣化し易い側面の影響を受けにくくなる。よって、抵抗変化型素子の動作不良を改善することが可能となる。【００１７】
上記抵抗変化型素子において、前記抵抗変化型素子が基板上に形成され、前記第１の電極および前記第２の電極のうち、前記基板に近い電極を下部電極とし、他方の電極を上部電極とし、前記上部電極が前記基板側に向かって凸状に形成されていてもよい。【００１８】
かかる構成では、上部電極が抵抗変化材料に向けて凸状に形成されているため、電流が周縁部よりも中央部に集中し、劣化し易い側面の影響を受けにくくなる。よって、抵抗変化型素子の動作不良を改善することが可能となる。なお、「基板上」とは、抵抗変化型素子と基板との間に他の層や材料が配設されている構成も含む。【００１９】
上記抵抗変化型素子において、さらに前記基板上に形成された絶縁層を備え、前記絶縁層にはコンタクトホールが形成され、前記抵抗変化層と前記上部電極とは前記コンタクトホールの上端より下側にのみ形成され、前記コンタクトホール内の上端の内側周縁部には、前記抵抗変化層が存在しかつ前記上部電極が存在しなくてもよい。【００２０】
かかる構成では、上部電極として使用する材料の量を最小限にすることができる。なお、「基板上」とは、絶縁層と基板との間に他の層や材料が配設されている構成も含む。【００２１】
上記抵抗変化型素子において、前記凸状に形成された部位が１個のみであってもよい。前記凸状に形成された面が、前記抵抗変化層への突出量が前記電極の周縁部から中央部に向って連続的に増加するように突出していてもよい。前記抵抗変化層の厚み方向に切った断面において前記凸状に形成された面がなす境界が弓状に湾曲していてもよい。前記凸状に形成された面がお椀状の形状を有してもよい。【００２２】
かかる構成では、電流密度をコンタクトホールの中央部に緩やかに集中させることが可能となる。よって、抵抗変化型素子の動作不良をさらに改善することが可能となる。【００２３】
上記抵抗変化型素子において、前記下部電極に電気的に接続されるようにダイオードが前記基板に形成されていてもよい。【００２４】
かかる構成では、メモリセル間のクロストークが減少する。よって、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。【００２５】
上記抵抗変化型素子において、前記下部電極に電気的に接続されるように電界効果トランジスタが前記基板に形成されていてもよい。【００２６】
かかる構成では、トランジスタのＯＮ／ＯＦＦを能動的に行うことで、メモリセル間のクロストークがさらに確実に減少する。よって、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。【００２７】
また、本発明の半導体装置は、上記抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を備える。【００２８】
かかる構成では、動作不良の改善された抵抗変化型素子を用いて不揮発メモリを形成できる。よって、抵抗変化型素子を用いた不揮発メモリの動作不良を改善できる。【００２９】
また、本発明の半導体装置は、上記抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を積層してなってもよい。【００３０】
かかる構成では、動作不良の改善された抵抗変化型素子を用いた不揮発メモリを積層することで、動作不良の改善と高集積化を同時に実現できる。【００３１】
なお、上記において「凸状に形成されている」とは、突出している、膨らんでいる、盛り上がっている、などの状態を指す。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００３２】
本発明は、上記のような構成を有し、抵抗変化型素子の動作不良を改善することができるという効果を奏する。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の第１実施形態の抵抗変化型素子の断面構成の一例を示す模式図であり、（ａ）はビット線に平行な断面を示す模式図、（ｂ）はワード線に平行な断面を示す模式図である。
【図２】図２は、本発明の第１実施形態による抵抗変化型素子の製造方法において、基板上に下部電極膜を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３】図３は、本発明の第１実施形態による抵抗変化型素子の製造方法において、下部電極を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図４】図４は、本発明の第１実施形態による抵抗変化型素子の製造方法において、層間絶縁層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図５】図５は、本発明の第１実施形態による抵抗変化型素子の製造方法において、コンタクトホールを形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図６】図６は、本発明の第１実施形態による抵抗変化型素子の製造方法において、抵抗変化材料を堆積させる工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図７】図７は、本発明の第１実施形態による抵抗変化型素子の製造方法において、上部電極材料を堆積させる工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図８】図８は、本発明の第１実施形態による抵抗変化型素子の製造方法において、抵抗変化型素子を素子分離する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図９】図９は、本発明の第１実施形態による抵抗変化型素子の製造方法において、ビット線を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１０】図１０は、図１の抵抗変化型素子アレイの電気等価回路を示す回路図である。
【図１１】図１１は、本発明の第２実施形態による抵抗変化型素子の製造方法において、基板上にシリコン酸化物層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１２】図１２は、本発明の第２実施形態による抵抗変化型素子の製造方法において、シリコン酸化物層をエッチングする工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１３】図１３は、本発明の第２実施形態による抵抗変化型素子の製造方法において、イオン注入によりＮ＋領域を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１４】図１４は、本発明の第２実施形態による抵抗変化型素子の製造方法において、Ｎ＋領域を覆うようにシリコン酸化物層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１５】図１５は、本発明の第２実施形態による抵抗変化型素子の製造方法において、Ｐ＋領域を形成するための開口を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１６】図１６は、本発明の第２実施形態による抵抗変化型素子の製造方法において、イオン注入によりＰ＋領域を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１７】図１７は、本発明の第２実施形態による抵抗変化型素子の製造方法において、下部電極２０７を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１８】図１８は、本発明の第２実施形態による抵抗変化型素子の製造方法において、下部電極２０７の上に抵抗変化層２０９、上部電極２１０、ビット線２１１を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１９】図１９は、図１８の抵抗変化型素子アレイの電気等価回路を示す回路図である。
【図２０】図２０は、本発明の第３実施形態による抵抗変化型素子の製造方法において、基板上にシリコン酸化物層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２１】図２１は、本発明の第３実施形態による抵抗変化型素子の製造方法において、シリコン酸化物層にゲート電極を形成するための開口を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２２】図２２は、本発明の第３実施形態による抵抗変化型素子の製造方法において、ゲート電極を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２３】図２３は、本発明の第３実施形態による抵抗変化型素子の製造方法において、ゲート電極を覆うようにシリコン酸化物層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２４】図２４は、本発明の第３実施形態による抵抗変化型素子の製造方法において、シリコン基板にＮ＋領域を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２５】図２５は、本発明の第３実施形態による抵抗変化型素子の製造方法において、下部電極を堆積させるための開口を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２６】図２６は、本発明の第３実施形態による抵抗変化型素子の製造方法において、下部電極と、抵抗変化層と、上部電極とを形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２７】図２７は、本発明の第３実施形態による抵抗変化型素子の製造方法において、ゲート導通部およびソース導通部を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２８】図２８は、本発明の第３実施形態による抵抗変化型素子の製造方法において、ワード線、ビット線、プレート線を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２９】図２９は、図２８の抵抗変化型素子アレイの電気等価回路を示す回路図である。
【図３０】図３０は、本発明の第４実施形態による抵抗変化型素子の製造方法において、基板上に下部電極膜を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３１】図３１は、本発明の第４実施形態による抵抗変化型素子の製造方法において、下部電極を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３２】図３２は、本発明の第４実施形態による抵抗変化型素子の製造方法において、層間絶縁層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３３】図３３は、本発明の第４実施形態による抵抗変化型素子の製造方法において、コンタクトホールを形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３４】図３４は、本発明の第４実施形態による抵抗変化型素子の製造方法において、抵抗変化材料を堆積させる工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３５】図３５は、本発明の第４実施形態による抵抗変化型素子の製造方法において、抵抗変化層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３６】図３６は、本発明の第４実施形態による抵抗変化型素子の製造方法において、上部電極を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３７】図３７は、本発明の第５実施形態の抵抗変化型素子の断面構成の一例を示す模式図であり、（ａ）はビット線に平行な断面を示す模式図、（ｂ）はワード線に平行な断面を示す模式図である。
【図３８】図３８は、第１実施形態の抵抗変化型素子を積層して、積層構造を有するクロスポイント構成メモリとした場合の断面の概略を示す図である。
【図３９】図３９は、従来技術による抵抗変化型素子の断面構成の一例を示す模式図であり、（ａ）はビット線に平行な断面を示す模式図、（ｂ）はワード線に平行な断面を示す模式図である。
【符号の説明】
【００３４】
１０  抵抗変化型素子
２０  抵抗変化型素子
２１  基板
２２  層間絶縁層
２３  Ｎ＋領域
２４  Ｐ＋領域
２５  障壁金属
２６  下部電極
２７  ＰＣＭＯメモリ材料
２８  上部電極
３０  抵抗変化型素子
４０  抵抗変化型素子
５０  抵抗変化型素子
１００  抵抗変化型素子アレイ
１０１  基板
１０２  下部電極膜
１０３  下部電極
１０４  層間絶縁層
１０５  コンタクトホール
１０６  抵抗変化材料
１０７  上部電極材料
１０８  抵抗変化層
１０９  上部電極
１１０  ビット線
１１１  絶縁層
１１２  凹部
２００  抵抗変化型素子アレイ
２０１  基板
２０２  シリコン酸化物層
２０３  Ｎ＋領域
２０４  シリコン酸化物層
２０５  コンタクトホール
２０６  Ｐ＋領域
２０７  下部電極
２０８  層間絶縁層
２０９  抵抗変化層
２１０  上部電極
２１１  ビット線
２１２  ダイオード
２１３  凹部
３００  抵抗変化型素子アレイ
３０１  基板
３０２  シリコン酸化物層
３０３  開口
３０４  ゲート電極
３０５  シリコン酸化物層
３０６  Ｎ＋領域
３０７  開口
３０８  層間絶縁層
３０９  コンタクトホール
３１０  下部電極
３１１  抵抗変化層
３１２  上部電極
３１３  ゲート導通部
３１４  ソース導通部
３１５Ａ、３１５Ｂ  ワード線
３１６  プレート線
３１７  絶縁層
３１８  ビット線
３１９  凹部
３２０  ＦＥＴ
３２１  ＦＥＴ
４００  抵抗変化型素子アレイ
４０１  基板
４０２  下部電極膜
４０３  下部電極
４０４  層間絶縁層
４０５  コンタクトホール
４０６  抵抗変化材料
４０７  抵抗変化層
４０８  ビット線
５００  抵抗変化型素子アレイ
【発明を実施するための最良の形態】
【００３５】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態の抵抗変化型素子の断面視における構成の一例を示す断面図であり、（ａ）はビット線に平行な断面を示す断面図、（ｂ）はワード線に平行な断面を示す断面図である。図１０は、図１の抵抗変化型素子アレイの電気等価回路を示す回路図である。以下、図１及び図１０を参照しながら、本実施形態の抵抗変化型素子１０の構成を説明する。【００３６】
図１（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子１０は複数集積されて抵抗変化型素子アレイ１００を構成している。この抵抗変化型素子アレイ１００は、基板１０１を備えている。基板１０１の上には、複数の帯状の下部電極１０３が所定のピッチで互いに平行に形成されている。この下部電極１０３はワード線としても機能する。各下部電極１０３の上にはその長手方向に複数の島状の抵抗変化層１０８が互いに間隔を置いて形成されている。各抵抗変化層１０８の上面には凹部１１２が形成されている。そして、凹部１１２を埋めるように上部電極１０９が形成されている。また、下部電極１０３同士の間隙及び抵抗変化層１０８同士の間隙を埋めるように層間絶縁層１０４が形成されている。この層間絶縁層１０４の上面、上部電極１０９の上面、及び抵抗変化層１０８の上面は１つの略平坦な面を形成している。この略平坦な面の上に複数の帯状のビット線１１０が形成されている。ビット線１１０は所定のピッチで互いに平行に形成されている。そして、平面視において、ビット線１１０は下部電極（ワード線）１０３に直交するように形成されていて、このビット線１１０と下部電極１０３の各交点に位置するように上述の島状の抵抗変化層１０８が形成されている。平面視において、抵抗変化層１０８は、略矩形に形成されており、その外寸（サイズ）はビット線１１０の幅及び下部電極１０３の幅より小さく形成されている。かかる構成により、図９および図１０に示すように、ａ方向に伸びる下部電極（ワード線）１０３とｂ方向に伸びるビット線１１０の各交点に、マトリクス状に抵抗変化型素子１０を有する、抵抗変化型素子アレイ１００（クロスポイントメモリアレイ）が形成される。【００３７】
基板１０１には、例えばシリコン基板が用いられる。層間絶縁層１０４は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン等により構成される。層間絶縁層１０４の厚さは、２００ｎｍ〜４００ｎｍであることが好ましい。下部電極１０３と、上部電極１０９と、ビット線１１０とは、例えば、Ｐｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘ（但し、ｘは０〜２）、Ｃｕ、ＴｉＮ、Ｗ等により構成される。下部電極１０３の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。ビット線１１０の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。下部電極１０３の幅は、例えば約１．２μｍであり、隣接する下部電極１０３同士の間隔（隙間）は例えば約０．５μｍである（ピッチは約１．７μｍである）。【００３８】
抵抗変化層１０８には、化学式ＡｘＢｙ（式中ＡはＮｉ、Ｆｅ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｌａ、Ｓｉ、Ｙからなる群より選択される１また複数の元素、ＢはＯ、Ｎ、Ｆからなる群より選択される１また複数の元素）で表される材料を用いることができる。あるいは、抵抗変化層１０８には、化学式ＡｘＡ’１−ｘＢｙＯｚ（式中ＡはＬａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群より選択される１また複数の元素、Ａ’はＭｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群より選択される１また複数の元素、ＢはＭｎ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群より選択される１また複数の元素、ｘは０〜１の間、ｙは０〜２の間、ｚは１〜７の間）で表される材料を用いてもよい。抵抗変化層１０８の好ましい厚さは１００ｎｍ〜２００ｎｍである。抵抗変化層１０８の幅および長さは、例えば共に約０．８μｍである。【００３９】
図２乃至図９は、本発明の第１実施形態による抵抗変化型素子の製造方法の各工程を示す図であり、各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。なお、図２は、基板上に下部電極膜を形成する工程を示す図である。図３は、下部電極を形成する工程を示す図である。図４は、層間絶縁層を形成する工程を示す図である。図５は、コンタクトホールを形成する工程を示す図である。図６は、抵抗変化材料を堆積させる工程を示す図である。図７は、上部電極材料を堆積させる工程を示す図である。図８は、抵抗変化型素子を素子分離する工程を示す図である。図９は、ビット線を形成する工程を示す図である。以下、図２乃至図９を参照しつつ、本発明の第１実施形態による抵抗変化型素子１０の製造方法を説明する。【００４０】
本発明の第１実施形態による抵抗変化型素子１０の製造方法では、まず、基板１０１の上にスパッタリングやＣＶＤ等により下部電極膜１０２が堆積される（図２の工程）。次に、下部電極膜１０２をパターニングしてエッチングすることにより、所定の幅を有する下部電極１０３が互いに平行に所定のピッチで形成される（図３の工程）。次に、下部電極１０３の上に、酸化シリコンまたは窒化シリコンからなる層間絶縁層１０４が形成される（図４の工程）。次に、層間絶縁層１０４に、パターニングとエッチングにより、下部電極１０３に達するコンタクトホール１０５が形成される（図５の工程）。次に、コンタクトホール１０５を埋め、かつ層間絶縁層１０４を覆うように、ＭＯＤ法またはＭＯＣＶＤ法により、抵抗変化材料が堆積されて、抵抗変化材料膜１０６が形成される（図６の工程）。このとき、抵抗変化材料の堆積量は、コンタクトホール１０５の中の抵抗変化材料膜１０６が層間絶縁層１０４の上面よりも下方に位置するように制御される。抵抗変化材料を堆積させる時には、コンタクトホール１０５の存在する部位とその他の部位で堆積される面の高さ（基板１０１からの距離、以下同様）が異なるため、堆積後の高さも部位により異なる。抵抗変化材料膜１０６の上面の高さは、コンタクトホール１０５の中で低く、その周りで高くなる。このとき、コンタクトホール１０５の存在する部位において、最も低くなっている部位での抵抗変化材料膜１０６の上面の高さが、周囲の層間絶縁層１０４の上面よりも低くなっている。次に、抵抗変化材料膜１０６の上にスパッタリングやＣＶＤ等により上部電極材料が堆積され、上部電極材料膜１０７が形成される（図７の工程）。このとき上部電極材料の堆積量は、コンタクトホール１０５の中の上部電極材料膜１０７の上面が層間絶縁層１０４の上面よりも上方に位置するように制御される。上部電極材料膜１０７の厚さは、２００ｎｍ以上が好ましい。上部電極材料膜１０７を堆積させる時には、コンタクトホール１０５の存在する部位とその他の部位で堆積面の高さが異なるため、堆積後の上部電極材料膜１０７の上面の高さも部位により異なる。上部電極材料膜１０７の上面の高さは、コンタクトホール１０５の中で低く、その周りで高くなる。このとき、コンタクトホール１０５の存在する部位において、最も低くなっている部位での抵抗変化材料膜１０６の上面の高さが、周囲の層間絶縁層１０４の上面よりも高くなっている。次に、積層された抵抗変化材料膜１０６および上部電極材料膜１０７が、ＣＭＰにより平滑化され、抵抗変化型素子１０が素子分離される（図８の工程）。そして、各抵抗変化型素子１０において、抵抗変化層１０８及び上部電極１０９が形成される。また、層間絶縁層１０４の上面、抵抗変化層１０８の上面、及び上部電極１０９の上面が一つの略平坦な面を形成する。次に、この略平坦な面の上に、下部電極１０３と直交する方向に、かつ上部電極１０９を覆うように（電気的に接続するように）、所定の幅を有するビット線１１０が互いに平行に所定のピッチで形成され、図１（ａ）、（ｂ）の抵抗変化型素子アレイ１００が形成される（図９の工程）。【００４１】
次に、以上のように構成され、製造された抵抗変化型素子１０の動作を図１及び図１０に基づいて説明する。抵抗変化型素子１０に対する書き込みは以下の通りに行われる。上部電極１０９及び下部電極１０３の大きさが、縦×横＝１．６μｍ×１．６μｍであり、電極の厚みが上部電極１０９で１００ｎｍ、下部電極で２００ｎｍであって、抵抗変化層１０８（ＦｅＯ膜）の厚さが１００ｎｍの場合、上部電極１０９と下部電極１０３の間にかける電圧パルスの一例としては、プラス側で１．７Ｖ、マイナス側で１．８Ｖ、時間幅で１００ナノ秒とすることができる。マイナス側の電圧パルスを印加すると、例えば抵抗値が１ＭΩ程度、プラス側の電圧パルスを印加すると１ｋΩとなる。従って、デジタルデータのビットの「１」と、「０」との値に応じて、「マイナス側の電圧パルス」と「プラス側の電圧パルス」とをそれぞれ印加することにより、デジタルデータの書き込みを行うことができる。なお、ここで言う「プラス側」とは、上部電極１０９が下部電極１０３に対してプラスということを意味する。下部電極１０３は接地されており、上部電極１０９がプラス又はマイナスとなる。【００４２】
抵抗変化型素子１０に記憶されたデジタルデータの読み出しは、上部電極１０９と下部電極１０３との間に定電流を流して、上部電極１０９と下部電極１０３との間に現れる電圧を検出することにより行われる。例えば、１５０μＡ（０．１５ｍＡ）の定電流を流して、上記電圧を測定する。そして、検出した電圧を、ビットの「１」または「０」に対応させることにより、記憶されたデジタルデータを読み出すことができる。【００４３】
本実施形態の抵抗変化型素子１０の特徴は、上部電極１０９の下面が凸状に（下方に湾曲するように）形成されている点にある。より具体的には、上部電極１０９が、中央部（基板１０１に平行な断面における中央部、以下同様）において周縁部（基板１０１に平行な断面における周縁部、以下同様）よりも抵抗変化層１０８側に膨らんでいる。さらに具体的に言うと、本実施形態においては、層間絶縁層１０４に設けられた穴（図５におけるコンタクトホール１０５）の内部に、抵抗変化層１０８および上部電極１０９が順次積層される。かかる製造方法を反映して、本発明では１個の抵抗変化型素子１０につき、凹部１１２の個数（あるいは上部電極において凸状に形成された部位の個数）は原則として１個である。また、凹部１１２の深さ（凹部１１２をなす抵抗変化層１０８の上端面と層間絶縁層１０４の上端面との高さの差）は、穴の周縁部から中央部にかけて連続的に増加し、中央部で最も大きく、周縁部で最も小さくなっている。別の表現をすると、上部電極１０９が抵抗変化層１０８側へ突出している部分の厚み（突出量）は、穴の周縁部から中央部にかけて連続的に増加し、中央部で最も大きく、周縁部で最も小さくなっている。さらに別の表現をすると、上部電極１０９と抵抗変化層１０８との接触面は、お椀状の形状をなす。抵抗変化層の厚み方向に切った断面で見ると、抵抗変化層１０８と上部電極１０９との接触面がなす境界は、典型的には、弓状に湾曲した形状をなす。
かかる構成により、下部電極１０３と上部電極１０９との間の距離が周縁部よりも中央部で短くなる。かかる構成では、両電極間の抵抗が中央部でより低くなり、両電極に電位差を与えた場合に、中央部で電界がより強くなると同時に、電流も中央部に集中することになる。また、抵抗変化層１０８は、エッチングなどにより周縁部が劣化しやすい。本実施形態の構成では電界や電流が中央部に集中するため、周縁部における抵抗変化材料の劣化の影響を受けにくくなり、動作が安定して信頼性が向上する。すなわち、製作工程において生じる抵抗変化材料の劣化による、抵抗変化型素子の動作不良を改善することができる。具体的には、抵抗変化型素子を長期間使っていると、低抵抗時における値と高抵抗時における値の差が段々小さくなり、やがて差がなくなる。しかし、本実施形態の抵抗変化型素子によれば、抵抗変化材料の劣化が防止されるので、抵抗を変化させられる回数が多くなり、寿命が長くなるなどの効果が生じる。
また、凹部１１２の深さあるいは上部電極１０９の厚みが連続的に変化するため、電流が一点に集中することがなく、ある程度の範囲に緩やかに集中させることができる。すなわち、中央部で電流密度が高くなり、中央部から周縁部にかけて連続的に電流密度が低下する。かかる構成により、書き込みによる抵抗変化層１０８へのストレスが分散され、書き込みによる抵抗変化層１０８の劣化が特定の部位に集中しにくい。よって、多数回の書き込みを行っても、抵抗変化層１０８の劣化による動作不良が発生しにくいという効果を有する。【００４４】
本実施形態による抵抗変化型素子の製造方法の特徴は、コンタクトホール１０５を埋めるように抵抗変化材料膜１０６を堆積させ、ＣＭＰ等により平滑化する前に、直接上部電極材料膜１０７を堆積させる点にある。また、本実施形態による抵抗変化型素子の製造方法のもう一つの特徴は、抵抗変化材料と上部電極材料を堆積させる工程において堆積量を制御することにより、抵抗変化材料膜１０６と上部電極材料膜１０７との界面のうち最も低い部分が、層間絶縁層１０４の上面の高さよりも低くなる点にある。【００４５】
抵抗変化材料は、酸化還元反応に敏感であり、容易に酸化されたり、還元されたりして抵抗変化材料としての特性が劣化する。鉄を例に挙げると、抵抗変化材料としてはＦｅ３Ｏ４を主体にして、Ｆｅ２Ｏ３やＦｅＯなどが含まれている。温度や周囲の雰囲気によりＦｅ３Ｏ４が反応し、Ｆｅ２Ｏ３やＦｅＯの量が変化すると、抵抗変化型素子の動作が不安定になったり、信頼性が低下する。【００４６】
本実施形態の製造方法によれば、コンタクトホール１０５の形状に従って堆積面も上下するため、結果として抵抗変化層１０８の上面に凹部１１２が形成され、この凹部１１２を埋めるように上部電極１０９が形成される。かかる構成により、抵抗変化型素子１０は、劣化し易い周縁部の影響を受けにくくなる。また、ＣＭＰにより層間絶縁層１０４に達するまで平滑化して素子分離を行っても、コンタクトホール１０５の内部に上部電極１０９が残る。よって、抵抗変化層１０８と上部電極１０９の界面はＣＭＰにより劣化せず、抵抗変化層１０８を良好な状態に保ったままで抵抗変化型素子１０を製造できる。
（第２実施形態）
本発明の第２実施形態の抵抗変化型素子は、第１実施形態の抵抗変化型素子１０の下部電極に、ダイオードを電気的に接続したものであり、下部電極とダイオード以外の構成は抵抗変化型素子１０と同様である。よって、第１実施形態の抵抗変化型素子と第２実施形態の抵抗変化型素子とで共通する要素については、同一名称を付して説明を省略する。【００４７】
図１８は、本発明の第２実施形態の抵抗変化型素子の構成の一例を示す模式図であり、図１８（ａ）が上面図、図１８（ｂ）が図１８（ａ）のｘ−ｘ’線に沿った断面図である。図１９は、図１８の抵抗変化型素子アレイの電気等価回路を示す回路図である。以下、図１８及び図１９を参照しながら、本実施形態の抵抗変化型素子２０の構成を説明する。【００４８】
図１８（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子２０は、複数集積されて抵抗変化型素子アレイ２００を構成している。この抵抗変化型素子アレイ２００は、基板２０１を有する。基板２０１には、複数のＮ＋領域２０３が、平面視において帯状に、かつその表面から所定の深さにわたって、所定のピッチで互いに平行に形成されている。各Ｎ＋領域２０３の中には、その長手方向に複数のウェル状のＰ＋領域２０６が互いに間隔を置いて形成されている。各Ｐ＋領域２０６は、Ｎ＋領域２０３の表面から所定の深さにわたるように形成されている。本実施形態では、このＮ＋領域２０３がワード線を構成している。Ｐ＋領域２０６の上に下部電極２０７がほぼ同じ幅および長さで形成され、下部電極２０７の上に抵抗変化層２０９と上部電極２１０からなる素子が配列している。抵抗変化層２０９の上面には凹部２１３が形成されている。そして、凹部２１３を埋めるように上部電極２１０が形成されている。下部電極２０７同士の隙間及び抵抗変化層２０９同士の隙間を埋めるように、層間絶縁層２０８が形成されている。この層間絶縁層２０８の上面、抵抗変化層２０９の上面、及び上部電極２１０の上面は、１つの略平坦な面を形成している。この略平坦な面の上に複数の帯状のビット線２１１が形成されている。ビット線２１１は所定のピッチで互いに平行に形成されている。そして、平面視において、ビット線２１１はＮ＋領域２０３（ワード線）に直交するように形成されていて、このビット線２１１とＮ＋領域２０３（ワード線）の各交点に位置するようにＰ＋領域２０６、下部電極２０７、及び抵抗変化層２０９が形成されている。平面視において、Ｐ＋領域２０６と、下部電極２０７と、抵抗変化層２０９とは、略矩形に形成されていて、その外寸（サイズ）はビット線２１１の幅及びＮ＋領域２０３（ワード線）の幅より小さく形成されている。かかる構成により、図１８および図１９に示すように、ａ方向に伸びるＮ＋領域２０３（ワード線）とｂ方向に伸びるビット線２１１の各交点に、マトリクス状に抵抗変化型素子２０（メモリセル）とＰＮ接合型のダイオード２１２とを有する、抵抗変化型素子アレイ２００（クロスポイントメモリアレイ）が形成される。【００４９】
Ｎ＋領域２０３は、例えば、シリコン基板にＰイオンを注入することで得られる。Ｎ＋領域２０３の厚さ（深さ）は、例えば約１００μｍである。Ｎ＋領域２０３の幅は、例えば約１．２μｍであり、隣接するＮ＋領域２０３同士の間隔（隙間）は例えば約０．５μｍである。Ｐ＋領域２０６は、例えば、シリコン基板にＢＦ２イオンを注入することで得られる。Ｐ＋領域２０６の厚さ（深さ）は、例えば約１００μｍである。【００５０】
図１１乃至図１８は、本発明の第２実施形態による抵抗変化型素子アレイ２００の製造方法の各工程を示す図であり、各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。なお、図１１は、基板上にシリコン酸化物層を形成する工程を示す図である。図１２は、シリコン酸化物層をエッチングする工程を示す図である。図１３は、イオン注入によりＮ＋領域を形成する工程を示す図である。図１４は、Ｎ＋領域を覆うようにシリコン酸化物層を形成する工程を示す図である。図１５は、Ｐ＋領域を形成するための開口を形成する工程を示す図である。図１６は、イオン注入によりＰ＋領域を形成する工程を示す図である。図１７は、下部電極２０７を形成する工程を示す図である。図１８は、下部電極２０７の上に抵抗変化層２０９、上部電極２１０、ビット線２１１を形成する工程を示す図である。以下、図１１乃至図１８を参照しつつ、本発明の第２実施形態による抵抗変化型素子２０の製造方法を説明する。【００５１】
本発明の第２実施形態による抵抗変化型素子２０の製造方法では、まず、基板２０１にシリコン酸化物層２０２が堆積される（図１１の工程）。次に、シリコン酸化物層２０２をパターニングしてエッチングすることにより、所定の幅を有する溝２１２が互いに平行に所定のピッチで形成される（図１２の工程）。次に、このシリコン酸化物層２０２をマスクとしてＰイオンが注入され、溝２１２の下方に所定の深さにわたるＮ＋領域２０３が形成される（図１３の工程）。次に、シリコン酸化物層２０２が除去され、新たにシリコン酸化物層２０４が堆積される（図１４の工程）。次に、Ｎ＋領域２０３の上に所定の間隔で並ぶように、シリコン酸化物層２０４に、リソグラフィを用いたパターニングとエッチングにより、開口２０５が形成される（図１５の工程）。次に、このシリコン酸化物層２０４をマスクとしてＢＦ２イオンが注入され、Ｎ＋領域２０３に所定の間隔でウェル状のＰ＋領域２０６が形成される（図１６の工程）。次に、スパッタリングとＣＭＰにより、開口２０５を埋めるように下部電極２０７が形成される（図１７の工程）。次に、下部電極２０７の上に、抵抗変化層２０９、上部電極２１０、ビット線２１１、層間絶縁膜２０８が形成され、抵抗変化型素子アレイ２００が形成される（図１８の工程）。図１８の工程については、実施形態１と同様であるため、詳細な説明を省略する。【００５２】
本実施形態の抵抗変化型素子２０の動作（書き込み及び読み出し）は、第１実施形態と同様であるので説明を省略する。【００５３】
本実施形態の抵抗変化型素子２０は、第１実施形態の抵抗変化型素子１０と同様の特徴および効果を備えている。さらに、抵抗変化型素子２０は、下部電極２０７の下にＰ＋領域２０６とＮ＋領域２０３とで形成されるＰＮ接合型のダイオード２１２を備え、Ｎ＋領域２０３がワード線として機能する。かかる構成により、メモリセル間のクロストークが減少する。すなわち、第１実施形態の抵抗変化型素子１０では、メモリセルの構成や印加する電圧や電流によって、隣接するメモリセルを電流が通流する場合がある。本来意図しない経路を電流が流れると、余分な電流により消費電力が増加したり、ターゲットとなるメモリセルに所望の強度や時間で電圧パルスを印加できなくなる等の問題が発生し得る。一方、本実施形態の抵抗変化型素子２０では、ダイオード２１２を備えることにより、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。【００５４】
また、本実施形態による抵抗変化型素子の製造方法は、第１実施形態と同様の特徴を有する。さらに、本実施形態の製造方法によれば、下部電極にＰＮ接合型ダイオードが電気的に接続されたクロスポイントメモリアレイが製造できる。
（第３実施形態）
本発明の第３実施形態の抵抗変化型素子は、第１実施形態の抵抗変化型素子１０の下部電極に、ＦＥＴ（電界効果トランジスタ）を電気的に接続したものであり、下部電極とＦＥＴ以外の構成は抵抗変化型素子１０と同様である。よって、第１実施形態の抵抗変化型素子と第３実施形態の抵抗変化型素子とで共通する要素については、同一名称を付して説明を省略する。【００５５】
図２８は、本発明の第３実施形態の抵抗変化型素子の構成の一例を示す模式的であり、図２８（ａ）が上面図、図２８（ｂ）が図２８（ａ）のｘ−ｘ’線に沿った断面図である。図２９は、図２８の抵抗変化型素子アレイの電気等価回路を示す回路図である。以下、図２８及び図２９を参照しながら、本実施形態の抵抗変化型素子３０の構成を説明する。【００５６】
図２８（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子３０は、複数集積されて抵抗変化型素子アレイ３００を構成している。この抵抗変化型素子アレイ３００は、基板３０１を有する。基板３０１には、複数のウェル状のＮ＋領域３０６が所定の間隔でａ方向を列方向とし、ｂ方向を行方向とするマトリクス状に形成されている。Ｎ＋領域３０６の平面視における形状は、例えば正方形である。このマトリクス状のＮ＋領域３０６のａ方向に伸びる３本の列を単位として、各列のＮ＋領域３０６に挟まれるように、島状のゲート電極３０４が２列に形成されている。ゲート電極３０４の平面視における形状は、例えば正方形である。かかる構成により、抵抗変化型素子アレイ３００は、３個のＮ＋領域３０６につき、ゲート電極３０４を２個ずつ備えることになる。ゲート電極３０４と基板３０１は図示されない絶縁層により絶縁される。ゲート電極３０４の上には、角柱状のゲート導通部３１３が形成されている。３列１組のＮ＋領域３０６のうち、中央の１列に対応するＮ＋領域３０６の上には、角柱状のソース導通部３１４が形成されている。ソース導通部３１４の両側のＮ＋領域３０６の上には、下部電極３１０と、抵抗変化層３１１と、上部電極３１２とがこの順に積層されてなる抵抗変化型素子３０がそれぞれ形成されている。抵抗変化層３１１の上面には、凹部３１９が形成されている。そして、凹部３１９を埋めるように上部電極３１２が形成されている。抵抗変化型素子３０と、ゲート導通部３１３と、ソース導通部３１４との隙間を埋めるように、層間絶縁層３０８が形成されている。層間絶縁層３０８の上面、抵抗変化層３１１の上面、上部電極３１２の上面、ゲート導通部３１３の上面、及びソース導通部３１４の上面は、１つの略平坦な面を形成している。この略平坦な面の上に、複数の帯状のプレート線３１６と、ワード線３１５Ａ、ワード線３１５Ｂが、所定のピッチで互いに平行に形成されている。プレート線３１６の隙間とワード線３１５Ａ、ワード線３１５Ｂの隙間を埋め、かつこれらを覆うように、絶縁層３１７が形成されている。絶縁層３１７の上には、複数の帯状のビット線３１８が、所定のピッチで互いに平行に形成されている。ビット線３１８は上部電極３１２の真上を通り、絶縁層３１７を貫通するように設けられた導通部を通じて、各上部電極３１２と電気的に接続されている。平面視において、ｂ方向に伸びるビット線３１８とａ方向に伸びるプレート線３１６とは、互いに直交するように形成されている。平面視において、下部電極３１０と、抵抗変化層３１１と、ソース導通部３１４とは、略矩形に形成されていて、その外寸（サイズ）は、Ｎ＋領域３０６より小さく形成されている。かかる構成により、図２９に示すように、プレート線３１６とビット線３１８とが、抵抗変化型素子３０（メモリセル）およびこれに接続されたＦＥＴ３２０、ＦＥＴ３２１で互いに接続され、ＦＥＴ３２０、ＦＥＴ３２１のゲート電極３０４が、それぞれａ方向に伸びるワード線３１５Ａ、ワード線３１５Ｂに接続された、抵抗変化型素子アレイ３００（クロスポイントメモリアレイ）が形成される。【００５７】
ゲート電極３０４は、例えばＣｏＳｉにより構成される。ゲート導通部３１３、ソース導通部３１４は、例えばタングステンにより構成される。ワード線３１５Ａ、ワード線３１５Ｂ、プレート線３１６、ビット線３１８は、例えば、Ｐｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘ（但し、ｘは０〜２）等により構成される。絶縁層３１７は、例えば、酸化シリコンまたは窒化シリコンにより構成される。Ｎ＋領域２０３は、例えば、シリコン基板にＰイオンを注入することで得られる。Ｎ＋領域２０３の厚さ（深さ）は、例えば約１００ｎｍである。絶縁層３１７の厚さ（深さ）は、例えば３００ｎｍである。ワード線３１５Ａ、ワード線３１５Ｂ、ビット線３１８、及びプレート線３１６の厚さ（深さ）は、例えばそれぞれ１００ｎｍ、１００ｎｍ、１００ｎｍ、１００ｎｍである。ワード線３１５Ａ、ワード線３１５Ｂ、ビット線３１８、及びプレート線３１６の幅は、例えばそれぞれ１．１μｍ、１．１μｍ、２μｍ、２μｍである。【００５８】
図２０乃至図２８は、本発明の第３実施形態による抵抗変化型素子アレイ３００の製造方法の各工程を示す図であり、各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。なお、図２０は、基板上にシリコン酸化物層を形成する工程を示す図である。図２１は、シリコン酸化物層にゲート電極を形成するための開口を形成する工程を示す図である。図２２は、ゲート電極を形成する工程を示す図である。図２３は、ゲート電極を覆うようにシリコン酸化物層を形成する工程を示す図である。図２４は、シリコン基板にＮ＋領域を形成する工程を示す図である。図２５は、下部電極を堆積させるための開口を形成する工程を示す図である。図２６は、下部電極と、抵抗変化層と、上部電極とを形成する工程を示す図である。図２７は、ゲート導通部およびソース導通部を形成する工程を示す図である。図２８は、ワード線、ビット線、プレート線を形成する工程を示す図である。以下、図２０乃至図２８を参照しつつ、本発明の第２実施形態による抵抗変化型素子３０の製造方法を説明する。【００５９】
本発明の第３実施形態による抵抗変化型素子３０の製造方法では、まず、基板３０１にシリコン酸化物層３０２が堆積される（図２０の工程）。次に、シリコン酸化物層２０２をパターニングしてエッチングすることにより、所定の間隔でゲート電極を形成するための開口３０３が形成される（図２１の工程）。次に、このシリコン酸化物層２０２をマスクとして、開口３０３に、スパッタリングやＣＶＤ等によりゲート電極３０４が形成される（図２２の工程）。次に、ゲート電極３０４を覆うように、シリコン酸化物層３０５が堆積される（図２３の工程）。次に、シリコン酸化物層３０５に、リソグラフィを用いたパターニングとエッチングにより、Ｎ＋領域３０６を形成するための開口３０７が形成され、上方からＰイオンが注入されて開口３０７の底にウェル状のＮ＋領域３０６が形成される（図２４の工程）。次に、シリコン酸化物層３０５が除去され、層間絶縁層３０８が形成されて、下部電極３１０、抵抗変化層３１１、上部電極３１２を堆積させるための開口３０９が形成される（図２５の工程）。次に、開口３０９に下部電極３１０、抵抗変化層３１１、上部電極３１２が積層される（図２６の工程）。図２６の工程については、実施形態１と同様であるので詳細な説明を省略する。次に、パターニングとエッチングにより、ゲート導通部３１３とソース導通部３１４を形成するための開口が形成され、ゲート導通部３１３とソース導通部３１４が堆積される（図２７の工程）。次に、パターニングと、スパッタリングやＣＶＤ等とにより、ワード線３１５Ａ、ワード線３１５Ｂ、プレート線３１６が形成され、その上に絶縁層３１７が形成され、パターニングとエッチングの後、スパッタリングやＣＶＤ等によりビット線３１８が形成されることで、抵抗変化型素子アレイ３００が形成される（図２８の工程）。【００６０】
次に、以上のように構成され、製造された抵抗変化型素子３０の動作を図２９に基づいて説明する。本実施形態の抵抗変化型素子アレイ３００には、一本のプレート線３１６に対して２本のワード線３１５Ａ、３１５Ｂが存在する。抵抗変化型素子３０への書き込み（抵抗変化型素子３０への電圧パルスの印加）は以下の手順で行われる。まず、ビット線３１８とプレート線３１６の組合せが決定される。次に、該プレート線３１６に隣接するワード線３１５Ａ、３１５Ｂのいずれか一方が選択され、該プレート線に電圧が印加される。このとき、ワード線３１５Ａに電圧を印加すれば、ＦＥＴ３２１がＯＮとなり、ワード線３１５Ｂに電圧を印加すれば、ＦＥＴ３２０がＯＮとなる。一方のＦＥＴを択一的にＯＮにするのと同時に、該組合せのビット線３１８とプレート線３１６との間に電圧パルスを印加する。かかる動作により、該ビット線３１８と該プレート線３１６を接続する２個の抵抗変化型素子３０のうち、一方のみに、択一的に電圧パルスが印加される。電圧パルスの強度や時間、抵抗変化素子３０の抵抗値等は実施形態１と同様であるので説明を省略する。【００６１】
抵抗変化型素子３０に記憶されたデジタルデータの読み出しは、書き込み時と同様に、一方のＦＥＴを択一的にＯＮにし、同時に、上部電極３１２と下部電極３１０との間に定電流を流して、上部電極３１２と下部電極３１０との間に現れる電圧を検出することにより行われる。通流する電流の大きさ等は第１実施形態と同様であるので説明を省略する。【００６２】
本実施形態の抵抗変化型素子３０は、第１実施形態の抵抗変化型素子１０と同様の特徴および効果を備えている。さらに、抵抗変化型素子３０は、下部電極３０８の下にＦＥＴを備え、該ＦＥＴを介して、ビット線とプレート線とが電気的に接続されている。かかる構成により、メモリセル間のクロストークが減少する。すなわち、第１実施形態の抵抗変化型素子１０では、メモリセルの構成や印加する電圧や電流によって、隣接するメモリセルを電流が通流する場合がある。本来意図しない経路を電流が流れると、余分な電流により消費電力が増加したり、ターゲットとなるメモリセルに所望の強度や時間で電圧パルスを印加できなくなる等の問題が発生し得る。本実施形態の抵抗変化型素子３０では、ワード線３１５Ａ、ワード線３１５Ｂに印加する電圧を変化させることで、ＦＥＴ３２０、ＦＥＴ３２１をＯＮ／ＯＦＦすることが可能である。よって、所望部位（列）のＦＥＴのみをＯＮとすることで、電流の逆流がより確実に防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。【００６３】
また、本実施形態による抵抗変化型素子の製造方法は、第１実施形態と同様の特徴を有する。さらに、本実施形態の製造方法によれば、ビット線とプレート線の交点１個につき、ＦＥＴを介して電気的に接続された２個の抵抗変化型素子（メモリセル）を有する、クロスポイントメモリアレイを製造できる。
（第４実施形態）
本発明の第４実施形態の抵抗変化型素子は、下部電極が抵抗変化層に対して凸状（上方に湾曲するように）に形成されている点で、上部電極が凸状に形成されている第１実施形態の抵抗変化型素子と異なっている。なお、構成において材料や大きさなどは第１実施形態と同様であるので説明を省略する。【００６４】
図３６は、本発明の第４実施形態の抵抗変化型素子の構成の一例をに模式図であり、図３６（ａ）が上面図、図３６（ｂ）が図３６（ａ）のｘ−ｘ’線に沿った断面図である。電気等価回路については、図１０と同様であるので、説明を省略する。以下、図３６を参照しながら、本実施形態の抵抗変化型素子４０の構成を説明する。【００６５】
図３６（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子４０は、複数集積されて抵抗変化型素子アレイ４００を構成している。この抵抗変化型素子アレイ４００は、基板４０１を備えている。基板１０１の上には、複数の帯状の下部電極４０３が所定のピッチで互いに平行に形成されている。下部電極４０３は、長手方向の中心軸に沿って、上方に凸状に形成されている。この下部電極４０３はワード線としても機能する。各株電極の上には、その長手方向に複数の島状の抵抗変化層４０７が互いに間隔を置いて形成されている。下部電極４０３同士の間隙及び抵抗変化層４０７同士の間隙を埋めるように層間絶縁層４０４が形成されている。この層間絶縁層４０４の上面と抵抗変化層４０７の上面は１つの略平坦な面を形成している。この略平坦な面の上に複数の帯状の上部電極（ビット線）４０８が形成されている。上部電極４０８は所定のピッチで互いに平行に形成されている。そして、平面視において、上部電極４０８は下部電極４０３（ワード線）に直交するように形成されていて、この上部電極４０８と下部電極４０３の各交点に位置するように上述の島状の抵抗変化層４０７が形成されている。平面視において、抵抗変化層４０７は、略矩形に形成されており、その外寸（サイズ）は上部電極４０８の幅および下部電極４０３の幅より小さく形成されている。かかる構成により、ｂ方向に伸びる上部電極４０８とａ方向に伸びる下部電極４０３の各交点に、マトリクス状に抵抗変化型素子４０を有する、抵抗変化型素子アレイ４００（クロスポイントメモリアレイ）が形成される。【００６６】
図３０乃至図３６は、本発明の第４実施形態による抵抗変化型素子４０の製造方法の各工程を示す図であり、各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。なお、図３０は、基板上に下部電極膜を形成する工程を示す図である。図３１は、下部電極を形成する工程を示す図である。図３２は、層間絶縁層を形成する工程を示す図である。図３３は、コンタクトホールを形成する工程を示す図である。図３４は、抵抗変化材料を堆積させる工程を示す図である。図３５は、抵抗変化層を形成する工程を示す図である。図３６は、上部電極を形成する工程を示す図である。以下、図３０乃至図３６を参照しつつ、本発明の第４実施形態による抵抗変化型素子４０の製造方法を説明する。【００６７】
本発明の第４実施形態による抵抗変化型素子４０の製造方法では、まず、基板４０１に下部電極膜４０２が堆積される（図３０の工程）。次に、ドライエッチングにより、下部電極膜４０２がパターニングされ、所定の幅を有する下部電極４０３が互いに平行に所定のピッチで形成される（図３１の工程）。この工程では、エッチングイオンの入射角度を、まずウエハ面に対して９０度に設定し、基板を露出する。その後、入射角度を４５度に変えて、テーパを形成する。下部電極４０３を形成した後は、層間絶縁層４０４が堆積される（図３２の工程）。次に、層間絶縁層４０４に、下部電極４０３に達するように所定の間隔でコンタクトホール４０５が形成される（図３３の工程）。次に、コンタクトホール４０５を覆うように、ＭＯＤ法またはＭＯＣＶＤ法により、抵抗変化材料膜４０６が形成される（図３４の工程）。次に、抵抗変化材料膜４０６はＣＭＰなどにより平滑化されて、抵抗変化層４０７が形成され、抵抗変化型素子４０が素子分離される（図３５の工程）。層間絶縁層４０４の上面、抵抗変化層４０７の上面が一つの略平坦な面を形成する。次に、この略平坦な面の上に、下部電極４０３と直交するように、また抵抗変化層４０７を覆うように（電気的に接続するように）、所定の幅を有する上部電極４０８（ビット線）が互いに平行に所定のピッチで形成され、抵抗変化型素子アレイ４００が形成される（図３６の工程）。【００６８】
本実施形態の抵抗変化型素子４０の動作（書き込み及び読み出し）は、第１実施形態と同様であるので説明を省略する。【００６９】
本実施形態の抵抗変化型素子４０の特徴は、抵抗変化層４０７に対して下部電極４０３が凸状に形成されている点にある。より具体的には、下部電極４０３の上面をみると、長手方向の中心軸部分が、その両側と比較して、上方に突出している。かかる構成により、下部電極４０３と上部電極４０８との間の距離が周縁部よりも中央部で短くなる。したがって、第１実施形態の抵抗変化型素子１０と同様、周縁部における抵抗変化材料の劣化の影響を受けにくくなり、動作が安定して信頼性が向上する。すなわち、製作工程において生じる抵抗変化材料の劣化による、抵抗変化型素子の動作不良を改善することができる。【００７０】
本実施形態による抵抗変化型素子の製造方法は、下部電極を凸状に形成した後、その上に抵抗変化材料を堆積させる点で、第１実施形態と異なっている。本実施形態の製造方法によっても、対になった電極の一方の中央部が抵抗変化層に向かって凸状に形成されている抵抗変化型素子を製造できる。【００７１】
（第５実施形態）
図３７は、本発明の第５実施形態の抵抗変化型素子の断面視における構成の一例を示す断面図であり、（ａ）はビット線に平行な断面を示す断面図、（ｂ）はワード線に平行な断面を示す断面図である。以下、図３７を参照しながら、本実施形態の抵抗変化型素子５
０の構成を説明する。【００７２】
図３７（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子５０は、第１実施形態に係る抵抗変化型素子１０において、下部電極１０３を下部電極５０３に置き換え、上部電極１０９を上部電極５０９に置き換え、ビット線１１０をビット線５１０に置き換えたものである。抵抗変化型素子５０は、複数集積されて抵抗変化型素子アレイ５００を構成している。その他の点については、抵抗変化型素子５０と抵抗変化型素子１０とは同様であるので、互いに共通する部分については同一の符号および名称を付して説明を省略する。【００７３】
ビット線５１０は、例えば、Ａｌ、Ｃｕ、ＴｉＮ、Ｔｉ等により構成される。下部電極５０３と上部電極５０９とは、例えば、Ｐｔ、ＴａＮ等により構成される。すなわち、本実施形態においては、電極（下部電極５０３および上部電極５０９）と配線（ビット線５１０）とは互いに異なる材料で形成される。したがって本実施形態では、電極（下部電極５０３および上部電極５０９）と配線（ビット線５１０）とでは、明瞭に互いに異なる部材である。下部電極５０３の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。ビット線５１０の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。下部電極５０３の幅は、例えば約１．２μｍであり、隣接する下部電極５０３同士の間隔（隙間）は例えば約０．５μｍである（ピッチは約１．７μｍである）。凹部１１２の形状等は第１実施形態と同様であるので説明を省略する。本実施形態では、製造方法を反映して、上部電極５０９（上部電極５０９を構成する材料）は、層間絶縁層１０４に形成された穴（図５におけるコンタクトホール１０５）の内部（層間絶縁層１０４の上端面より下側、あるいはコンタクトホール１０５の上端より下側）にのみ存在することになる。また、上部電極５０９と層間絶縁層１０４とは接しておらず、上部電極５０９の上端の周囲は抵抗変化層１０８に取り囲まれている。すなわち、層間絶縁層１０４に形成された穴（図５におけるコンタクトホール１０５）の内における上端の内側周縁部には、抵抗変化層１０８のみ存在し、上部電極５０９（上部電極５０９を構成する材料）は存在しない。【００７４】
抵抗変化型素子５０の製造方法は、図２乃至図９に示した第１実施形態による抵抗変化型素子の製造方法と同様である。すなわち第１実施形態での製造方法の説明において、下部電極１０３を下部電極５０３に読み替え、上部電極１０９を上部電極５０９に読み替え、ビット線１１０をビット線５１０に読み替えれば、同様の方法で抵抗変化型素子５０を製造できる。よって、詳細な説明を省略する。【００７５】
抵抗変化型素子５０の動作は、第１実施形態での抵抗変化型素子１０の動作と同様であるため、説明を省略する。すなわち第１実施形態での動作の説明において、下部電極１０３を下部電極５０３に読み替え、上部電極１０９を上部電極５０９に読み替え、ビット線１１０をビット線５１０に読み替えれば、同様の方法で抵抗変化型素子５０を動作させることができる。よって、詳細な説明を省略する。【００７６】
本実施形態の抵抗変化型素子５０も抵抗変化型素子１０と同様の特徴および効果を有することは言うまでもない。さらに抵抗変化型素子５０は、以下の点に特徴がある。すなわち、電極材料は一般に高価であり、なるべく使用量を少なくする必要がある。一方、配線（ビット線など）は素子の全面に亘って形成する必要があり、大量の材料を必要とする。抵抗変化型素子５０では、電極を構成する材料と配線（ビット線）を構成する材料とを異ならせ、上部電極５０９を形成するのに必要な材料を最小限に抑えているため、製造コストを大幅に削減できる。また、配線と電極とで材料と異ならせることにより、配線にはＡｌやＣｕなどの限られた材料が使用可能となると同時に、電極には抵抗の変化を確実に生じさせるために好適な材料を用いることが可能となる。
（第１実施形態乃至第５実施形態の変形例）
第１実施形態乃至第５実施形態の抵抗変化型素子アレイは、これを積層して、積層構造を有する抵抗変化型素子アレイ（クロスポイント構成メモリ）としてもよい。図３８は、第１実施形態の抵抗変化型素子アレイを積層して、積層構造を有する抵抗変化型素子アレイとした場合の断面の概略を示す図である。図に示すように、基板１０１の上に第１実施形態の抵抗変化型素子アレイ１００を形成した後、シリコン酸化物等からなる絶縁層１１１を堆積後、第１実施形態で示した工程を繰り返すことで、抵抗変化型素子アレイが積層された抵抗変化型素子アレイを製造できる。【００７７】
あるいは、第１実施形態乃至第５実施形態の抵抗変化型素子は、これに公知の周辺回路を取り付けて、半導体装置としてもよい。【００７８】
第１実施形態乃至第５実施形態の抵抗変化型素子は、電極に印加する電圧をゼロとしても、抵抗変化層の抵抗値は維持される。該抵抗値の違い（ＯＮ／ＯＦＦ）は、例えば、印加する電流と計測される電圧との関係から容易に求められる。よって、第１実施形態乃至第４実施形態の抵抗変化型素子に公知の周辺回路を取り付けて、不揮発メモリとして構成してもよい。【００７９】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００８０】
本発明に係る抵抗変化型素子、半導体装置、およびその製造方法は、抵抗変化型素子の動作不良を改善することが可能な抵抗変化型素子、半導体装置、およびその製造方法として有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【手続補正書】
【提出日】平成19年7月23日(2007.7.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上の層間絶縁層に設けられ底部に下部電極を有するコンタクトホールに、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料を堆積させる工程と、
堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、
積層された前記抵抗変化材料と前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する抵抗変化型素子の製造方法。
【請求項２】
前記抵抗変化材料を堆積させる工程はＭＯＤ法またはＭＯＣＶＤ法により抵抗変化材料を堆積させる、請求項１に記載の抵抗変化型素子の製造方法。
【請求項３】
基板上に下部電極膜を形成する工程と、
前記下部電極膜をエッチングして所定の幅を有する下部電極を幅方向に所定の周期で繰り返すように形成する工程と、
前記下部電極を酸化シリコンまたは窒化シリコンにより被覆して層間絶縁層を形成する工程と、
前記層間絶縁層をパターニングしてエッチングすることで下部電極に連通するコンタクトホールを形成する工程と、
前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料をＭＯＤ法またはＭＯＣＶＤ法により堆積させる工程と、
堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、
積層された前記抵抗変化材料および前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する抵抗変化型素子の製造方法。
【請求項４】
基板と、
前記基板の上に形成された下部電極と、
前記下部電極の上に形成され、印加される電圧パルスに従って抵抗値が変化する抵抗変化層と、
前記抵抗変化層の上に形成された上部電極と、
前記基板の上に形成された絶縁層と、を備える抵抗変化型素子であって、
前記絶縁層にはコンタクトホールが形成され、
前記抵抗変化層と前記上部電極とは前記コンタクトホールの上端より下側にのみ形成され、
前記上部電極が前記基板側に向かって凸状に形成され、
前記コンタクトホール内の上端の内側周縁部には、前記抵抗変化層が存在しかつ前記上部電極が存在しない、抵抗変化型素子。
【請求項５】
（削除）
【請求項６】
（削除）
【請求項７】
前記凸状に形成された部位が１個のみである、請求項４に記載の抵抗変化型素子。
【請求項８】
前記凸状に形成された面が、前記抵抗変化層への突出量が前記電極の周縁部から中央部に向って連続的に増加するように突出している、請求項４に記載の抵抗変化型素子。
【請求項９】
前記抵抗変化層の厚み方向に切った断面において前記凸状に形成された面がなす境界が弓状に湾曲している、請求項４に記載の抵抗変化型素子。
【請求項１０】
前記凸状に形成された面がお椀状の形状を有する、請求項４に記載の抵抗変化型素子。
【請求項１１】
前記下部電極に電気的に接続されるようにダイオードが前記基板に形成されている、請求項４に記載の抵抗変化型素子。
【請求項１２】
前記下部電極に電気的に接続されるように電界効果トランジスタが前記基板に形成されている、請求項４に記載の抵抗変化型素子。
【請求項１３】
請求項４に記載の抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を備える、半導体装置。
【請求項１４】
請求項４に記載の抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を積層してなる、半導体装置。
【手続補正書】
【提出日】平成19年11月6日(2007.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上の層間絶縁層に設けられ底部に下部電極を有するコンタクトホールに、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料を堆積させる工程と、
堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、
積層された前記抵抗変化材料と前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する抵抗変化型素子の製造方法。
【請求項２】
前記抵抗変化材料を堆積させる工程はＭＯＤ法またはＭＯＣＶＤ法により抵抗変化材料を堆積させる、請求項１に記載の抵抗変化型素子の製造方法。
【請求項３】
基板上に下部電極膜を形成する工程と、
前記下部電極膜をエッチングして所定の幅を有する下部電極を幅方向に所定の周期で繰り返すように形成する工程と、
前記下部電極を酸化シリコンまたは窒化シリコンにより被覆して層間絶縁層を形成する工程と、
前記層間絶縁層をパターニングしてエッチングすることで下部電極に連通するコンタクトホールを形成する工程と、
前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料をＭＯＤ法またはＭＯＣＶＤ法により堆積させる工程と、
堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、
積層された前記抵抗変化材料および前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する抵抗変化型素子の製造方法。
【請求項４】
基板と、
前記基板の上に形成された下部電極と、
前記下部電極の上に形成され、印加される電圧パルスに従って抵抗値が変化する抵抗変化層と、
前記抵抗変化層の上に形成された上部電極と、
前記基板の上に形成された絶縁層と、を備える抵抗変化型素子であって、
前記絶縁層にはコンタクトホールが形成され、
前記抵抗変化層と前記上部電極とは前記コンタクトホールの上端より下側にのみ形成され、
前記上部電極が前記基板側に向かって凸状に形成され、
前記コンタクトホール内の上端の内側周縁部には、前記抵抗変化層が存在しかつ前記上部電極が存在しない、抵抗変化型素子。
【請求項５】
前記凸状に形成された部位が１個のみである、請求項４に記載の抵抗変化型素子。
【請求項６】
前記凸状に形成された面が、前記抵抗変化層への突出量が前記電極の周縁部から中央部に向って連続的に増加するように突出している、請求項４に記載の抵抗変化型素子。
【請求項７】
前記抵抗変化層の厚み方向に切った断面において前記凸状に形成された面がなす境界が弓状に湾曲している、請求項４に記載の抵抗変化型素子。
【請求項８】
前記凸状に形成された面がお椀状の形状を有する、請求項４に記載の抵抗変化型素子。
【請求項９】
前記下部電極に電気的に接続されるようにダイオードが前記基板に形成されている、請求項４に記載の抵抗変化型素子。
【請求項１０】
前記下部電極に電気的に接続されるように電界効果トランジスタが前記基板に形成されている、請求項４に記載の抵抗変化型素子。
【請求項１１】
請求項４に記載の抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を備える、半導体装置。
【請求項１２】
請求項４に記載の抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を積層してなる、半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型素子、半導体装置、およびその製造方法に関する。より詳しくは、電圧パルスの印加によって抵抗値が変化する抵抗変化材料を用いた抵抗変化型素子、半導体装置、および抵抗変化型素子の製造方法に関する。
【背景技術】
【０００２】
ＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：コロッサル磁気抵抗）材料などの抵抗変化材料は、印加される電圧パルスの大きさや極性により抵抗値が大きく変化し、その変化が電圧を落としても保存されるという特性を有する。近年、かかる特性を利用して、抵抗変化材料を用いた抵抗変化型素子や、これを用いた不揮発メモリなどの半導体デバイスが開発されつつある。
【０００３】
抵抗変化型素子は、一例を挙げると、抵抗変化材料よりなる薄膜あるいはバルク材料を１対の電極で挟むように構成される。使用時には、該電極間に電気的なパルスが印加され、抵抗変化材料の抵抗値が変化する。例えば、プラスの電圧パルスを印加すると抵抗値が増加（例えば１ＭΩ程度）し、マイナスの電圧パルスを印加すると抵抗値が減少（例えば１ｋΩ程度）する。このように、電圧パルスによって抵抗変化材料の抵抗値が大きく変化するため、該電極を用いて抵抗値を読み取ることで、抵抗変化型素子を、不揮発メモリ素子等に利用することが可能となる。
【０００４】
従来の抵抗変化型素子、およびその製造方法として、特許文献１に開示された構成がある。図３９は、この抵抗変化型素子アレイの概略構成を示す断面図であり、図３９（ａ）はビット線２８に平行な断面、図３９（ｂ）はワード線２３に平行な断面を示す。図３９に示すように、抵抗変化型素子５０は、複数集積されて抵抗変化型素子アレイ５００を構成している。抵抗変化型素子アレイ５００は、基板２１の上に、Ｎ＋領域２３よりなるワード線が所定の間隔を置いて平行に形成されている。Ｎ＋領域２３の上には、所定の間隔で、Ｐ＋領域２４、障壁金属２５、下部電極２６、ＰＣＭＯメモリ材料（抵抗変化材料）２７からなる積層された素子が形成され、周囲を層間絶縁層２２が埋めている。素子の上端は、所定の間隔で平行に形成された上部電極２８（ビット線）で結線されている。ワード線とビット線が直交することで、各素子はマトリクス状に配置されることになり、メモリアレイとして利用可能となる。
【０００５】
抵抗変化型素子アレイ５００の製造方法では、基板２１の上に形成されたＮ＋領域２３、Ｐ＋領域２４、障壁金属２５、下部電極２６の上にＰＣＭＯメモリ材料２７が堆積される。堆積されたＰＣＭＯメモリ材料２７は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｒｏｃｅｓｓ）により平滑化され、その上に上部電極２８が形成される。
【特許文献１】特開２００４−１２８４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の構成において、抵抗変化型素子を実際に製作して使用すると、動作が不安定であり、信頼性に乏しいという問題を有していた。
【０００７】
本発明は上記のような課題を解決するためになされたもので、抵抗変化型素子の動作不良を改善することが可能な抵抗変化型素子、半導体装置、およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明者は、抵抗変化型素子の動作を安定化し、信頼性を高めるべく、鋭意検討を行った。検討の結果、抵抗変化材料を堆積後、ＣＭＰにより上面を平滑化したり、エッチングにより側面を形成したりすると、表面付近の抵抗変化材料が劣化することが判明した。劣化は、抵抗変化材料は酸化されたり還元されたりして物性が変化しやすいためと考えられた。劣化は抵抗変化型素子の動作不良や信頼性の低下につながる。かかる知見に基づき、発明者は、電極そのものを抵抗変化材料に向けて凸状に形成することにより、電流が周縁部よりも中央部に集中し、劣化し易い側面の影響を受けにくくなることに想到した。また、抵抗変化材料を堆積させた後、ＣＭＰやエッチングを行う前に、電極材料を堆積させてしまえば、電極と抵抗変化層の界面は劣化の影響を受けにくくなることにも想到した。
【０００９】
上記課題を解決するために、本発明の抵抗変化型素子の製造方法は、基板上の層間絶縁層に設けられ底部に下部電極を有するコンタクトホールに、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料を堆積させる工程と、堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、積層された前記抵抗変化材料と前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する。
【００１０】
かかる構成では、抵抗変化材料と上部電極との界面がＣＭＰにより劣化することがない。さらに、上部電極は抵抗変化層に対して凸状に形成される。よって、抵抗変化材料の劣化の影響を受けにくく、動作不良の改善された、抵抗変化型素子を製造することが可能となる。
【００１１】
上記抵抗変化型素子の製造方法において、前記抵抗変化材料を堆積させる工程はＭＯＤ法またはＭＯＣＶＤ法により抵抗変化材料を堆積させてもよい。
【００１２】
かかる構成では、コンタクトホール内に凹部を有するように抵抗変化材料を堆積させることが容易となる。上部電極材料が該凹部を埋めるように堆積されることで、上部電極が抵抗変化層に対して凸状に形成される。よって、抵抗変化材料の劣化の影響を受けにくく、動作不良の改善された、抵抗変化型素子を容易に製造することが可能となる。
【００１３】
また、本発明の抵抗変化型素子の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜をエッチングして所定の幅を有する下部電極を幅方向に所定の周期で繰り返すように形成する工程と、前記下部電極を酸化シリコンまたは窒化シリコンにより被覆して層間絶縁層を形成する工程と、前記層間絶縁層をパターニングしてエッチングすることで下部電極に連通するコンタクトホールを形成する工程と、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置するように抵抗変化材料をＭＯＤ法またはＭＯＣＶＤ法により堆積させる工程と、堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、積層された前記抵抗変化材料および前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する。
【００１４】
かかる構成では、エッチングにより形成されたコンタクトホールに抵抗変化材料と上部電極材料を順に積層し、その後でＣＭＰによる平滑化と素子分離が行われる。すなわち、ＣＭＰを行う前に抵抗変化材料の上に上部電極材料が積層される。よって、抵抗変化層と上部電極の界面は、ＣＭＰにより劣化しない。かある製造方法によれば、該界面の状態は良好に保たれるため、抵抗変化材料の劣化の影響を受けにくく動作不良の改善された抵抗変化型素子がマトリクス状に形成された、抵抗変化型素子アレイを容易にかつ確実に製造することが可能となる。
【００１５】
また、上記課題を解決するために、本発明に係る抵抗変化型素子は、基板と、前記基板の上に形成された下部電極と、前記下部電極の上に形成され、印加される電圧パルスに従って抵抗値が変化する抵抗変化層と、前記抵抗変化層の上に形成された上部電極と、前記基板の上に形成された絶縁層と、を備える抵抗変化型素子であって、前記絶縁層にはコンタクトホールが形成され、前記抵抗変化層と前記上部電極とは前記コンタクトホールの上端より下側にのみ形成され、前記上部電極が前記基板側に向かって凸状に形成され、前記コンタクトホール内の上端の内側周縁部には、前記抵抗変化層が存在しかつ前記上部電極が存在しない。
【００１６】
かかる構成では、上部電極が抵抗変化材料に向けて凸状に形成されているため、電流が周縁部よりも中央部に集中し、劣化し易い側面の影響を受けにくくなる。よって、抵抗変化型素子の動作不良を改善することが可能となる。さらに、上部電極として使用する材料の量を最小限にすることができる。なお、「基板上」とは、抵抗変化型素子と基板との間に他の層や材料が配設されている構成や、絶縁層と基板との間に他の層や材料が配設されている構成も含む。
【００１７】
上記抵抗変化型素子において、前記凸状に形成された部位が１個のみであってもよい。前記凸状に形成された面が、前記抵抗変化層への突出量が前記電極の周縁部から中央部に向って連続的に増加するように突出していてもよい。前記抵抗変化層の厚み方向に切った断面において前記凸状に形成された面がなす境界が弓状に湾曲していてもよい。前記凸状に形成された面がお椀状の形状を有してもよい。
【００１８】
かかる構成では、電流密度をコンタクトホールの中央部に緩やかに集中させることが可能となる。よって、抵抗変化型素子の動作不良をさらに改善することが可能となる。
【００１９】
上記抵抗変化型素子において、前記下部電極に電気的に接続されるようにダイオードが前記基板に形成されていてもよい。
【００２０】
かかる構成では、メモリセル間のクロストークが減少する。よって、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。
【００２１】
上記抵抗変化型素子において、前記下部電極に電気的に接続されるように電界効果トランジスタが前記基板に形成されていてもよい。
【００２２】
かかる構成では、トランジスタのＯＮ／ＯＦＦを能動的に行うことで、メモリセル間のクロストークがさらに確実に減少する。よって、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。
【００２３】
また、本発明の半導体装置は、上記抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を備える。
【００２４】
かかる構成では、動作不良の改善された抵抗変化型素子を用いて不揮発メモリを形成できる。よって、抵抗変化型素子を用いた不揮発メモリの動作不良を改善できる。
【００２５】
また、本発明の半導体装置は、上記抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を積層してなってもよい。
【００２６】
かかる構成では、動作不良の改善された抵抗変化型素子を用いた不揮発メモリを積層することで、動作不良の改善と高集積化を同時に実現できる。
【００２７】
なお、上記において「凸状に形成されている」とは、突出している、膨らんでいる、盛り上がっている、などの状態を指す。
【００２８】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２９】
本発明は、上記のような構成を有し、抵抗変化型素子の動作不良を改善することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態の抵抗変化型素子の断面視における構成の一例を示す断面図であり、（ａ）はビット線に平行な断面を示す断面図、（ｂ）はワード線に平行な断面を示す断面図である。図１０は、図１の抵抗変化型素子アレイの電気等価回路を示す回路図である。以下、図１及び図１０を参照しながら、本実施形態の抵抗変化型素子１０の構成を説明する。
【００３１】
図１（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子１０は複数集積されて抵抗変化型素子アレイ１００を構成している。この抵抗変化型素子アレイ１００は、基板１０１を備えている。基板１０１の上には、複数の帯状の下部電極１０３が所定のピッチで互いに平行に形成されている。この下部電極１０３はワード線としても機能する。各下部電極１０３の上にはその長手方向に複数の島状の抵抗変化層１０８が互いに間隔を置いて形成されている。各抵抗変化層１０８の上面には凹部１１２が形成されている。そして、凹部１１２を埋めるように上部電極１０９が形成されている。また、下部電極１０３同士の間隙及び抵抗変化層１０８同士の間隙を埋めるように層間絶縁層１０４が形成されている。この層間絶縁層１０４の上面、上部電極１０９の上面、及び抵抗変化層１０８の上面は１つの略平坦な面を形成している。この略平坦な面の上に複数の帯状のビット線１１０が形成されている。ビット線１１０は所定のピッチで互いに平行に形成されている。そして、平面視において、ビット線１１０は下部電極（ワード線）１０３に直交するように形成されていて、このビット線１１０と下部電極１０３の各交点に位置するように上述の島状の抵抗変化層１０８が形成されている。平面視において、抵抗変化層１０８は、略矩形に形成されており、その外寸（サイズ）はビット線１１０の幅及び下部電極１０３の幅より小さく形成されている。かかる構成により、図９および図１０に示すように、ａ方向に伸びる下部電極（ワード線）１０３とｂ方向に伸びるビット線１１０の各交点に、マトリクス状に抵抗変化型素子１０を有する、抵抗変化型素子アレイ１００（クロスポイントメモリアレイ）が形成される。
【００３２】
基板１０１には、例えばシリコン基板が用いられる。層間絶縁層１０４は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン等により構成される。層間絶縁層１０４の厚さは、２００ｎｍ〜４００ｎｍであることが好ましい。下部電極１０３と、上部電極１０９と、ビット線１１０とは、例えば、Ｐｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘ（但し、ｘは０〜２）、Ｃｕ、ＴｉＮ、Ｗ等により構成される。下部電極１０３の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。ビット線１１０の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。下部電極１０３の幅は、例えば約１．２μｍであり、隣接する下部電極１０３同士の間隔（隙間）は例えば約０．５μｍである（ピッチは約１．７μｍである）。
【００３３】
抵抗変化層１０８には、化学式ＡｘＢｙ（式中ＡはＮｉ、Ｆｅ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｌａ、Ｓｉ、Ｙからなる群より選択される１また複数の元素、ＢはＯ、Ｎ、Ｆからなる群より選択される１また複数の元素）で表される材料を用いることができる。あるいは、抵抗変化層１０８には、化学式ＡｘＡ’１−ｘＢｙＯｚ（式中ＡはＬａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群より選択される１また複数の元素、Ａ’はＭｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群より選択される１また複数の元素、ＢはＭｎ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群より選択される１また複数の元素、ｘは０〜１の間、ｙは０〜２の間、ｚは１〜７の間）で表される材料を用いてもよい。抵抗変化層１０８の好ましい厚さは１００ｎｍ〜２００ｎｍである。抵抗変化層１０８の幅および長さは、例えば共に約０．８μｍである。
【００３４】
図２乃至図９は、本発明の第１実施形態による抵抗変化型素子の製造方法の各工程を示す図であり、各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。なお、図２は、基板上に下部電極膜を形成する工程を示す図である。図３は、下部電極を形成する工程を示す図である。図４は、層間絶縁層を形成する工程を示す図である。図５は、コンタクトホールを形成する工程を示す図である。図６は、抵抗変化材料を堆積させる工程を示す図である。図７は、上部電極材料を堆積させる工程を示す図である。図８は、抵抗変化型素子を素子分離する工程を示す図である。図９は、ビット線を形成する工程を示す図である。以下、図２乃至図９を参照しつつ、本発明の第１実施形態による抵抗変化型素子１０の製造方法を説明する。
【００３５】
本発明の第１実施形態による抵抗変化型素子１０の製造方法では、まず、基板１０１の上にスパッタリングやＣＶＤ等により下部電極膜１０２が堆積される（図２の工程）。次に、下部電極膜１０２をパターニングしてエッチングすることにより、所定の幅を有する下部電極１０３が互いに平行に所定のピッチで形成される（図３の工程）。次に、下部電極１０３の上に、酸化シリコンまたは窒化シリコンからなる層間絶縁層１０４が形成される（図４の工程）。次に、層間絶縁層１０４に、パターニングとエッチングにより、下部電極１０３に達するコンタクトホール１０５が形成される（図５の工程）。次に、コンタクトホール１０５を埋め、かつ層間絶縁層１０４を覆うように、ＭＯＤ法またはＭＯＣＶＤ法により、抵抗変化材料が堆積されて、抵抗変化材料膜１０６が形成される（図６の工程）。このとき、抵抗変化材料の堆積量は、コンタクトホール１０５の中の抵抗変化材料膜１０６が層間絶縁層１０４の上面よりも下方に位置するように制御される。抵抗変化材料を堆積させる時には、コンタクトホール１０５の存在する部位とその他の部位で堆積される面の高さ（基板１０１からの距離、以下同様）が異なるため、堆積後の高さも部位により異なる。抵抗変化材料膜１０６の上面の高さは、コンタクトホール１０５の中で低く、その周りで高くなる。このとき、コンタクトホール１０５の存在する部位において、最も低くなっている部位での抵抗変化材料膜１０６の上面の高さが、周囲の層間絶縁層１０４の上面よりも低くなっている。次に、抵抗変化材料膜１０６の上にスパッタリングやＣＶＤ等により上部電極材料が堆積され、上部電極材料膜１０７が形成される（図７の工程）。このとき上部電極材料の堆積量は、コンタクトホール１０５の中の上部電極材料膜１０７の上面が層間絶縁層１０４の上面よりも上方に位置するように制御される。上部電極材料膜１０７の厚さは、２００ｎｍ以上が好ましい。上部電極材料膜１０７を堆積させる時には、コンタクトホール１０５の存在する部位とその他の部位で堆積面の高さが異なるため、堆積後の上部電極材料膜１０７の上面の高さも部位により異なる。上部電極材料膜１０７の上面の高さは、コンタクトホール１０５の中で低く、その周りで高くなる。このとき、コンタクトホール１０５の存在する部位において、最も低くなっている部位での抵抗変化材料膜１０６の上面の高さが、周囲の層間絶縁層１０４の上面よりも高くなっている。次に、積層された抵抗変化材料膜１０６および上部電極材料膜１０７が、ＣＭＰにより平滑化され、抵抗変化型素子１０が素子分離される（図８の工程）。そして、各抵抗変化型素子１０において、抵抗変化層１０８及び上部電極１０９が形成される。また、層間絶縁層１０４の上面、抵抗変化層１０８の上面、及び上部電極１０９の上面が一つの略平坦な面を形成する。次に、この略平坦な面の上に、下部電極１０３と直交する方向に、かつ上部電極１０９を覆うように（電気的に接続するように）、所定の幅を有するビット線１１０が互いに平行に所定のピッチで形成され、図１（ａ）、（ｂ）の抵抗変化型素子アレイ１００が形成される（図９の工程）。
【００３６】
次に、以上のように構成され、製造された抵抗変化型素子１０の動作を図１及び図１０に基づいて説明する。抵抗変化型素子１０に対する書き込みは以下の通りに行われる。上部電極１０９及び下部電極１０３の大きさが、縦×横＝１．６μｍ×１．６μｍであり、電極の厚みが上部電極１０９で１００ｎｍ、下部電極で２００ｎｍであって、抵抗変化層１０８（ＦｅＯ膜）の厚さが１００ｎｍの場合、上部電極１０９と下部電極１０３の間にかける電圧パルスの一例としては、プラス側で１．７Ｖ、マイナス側で１．８Ｖ、時間幅で１００ナノ秒とすることができる。マイナス側の電圧パルスを印加すると、例えば抵抗値が１ＭΩ程度、プラス側の電圧パルスを印加すると１ｋΩとなる。従って、デジタルデータのビットの「１」と、「０」との値に応じて、「マイナス側の電圧パルス」と「プラス側の電圧パルス」とをそれぞれ印加することにより、デジタルデータの書き込みを行うことができる。なお、ここで言う「プラス側」とは、上部電極１０９が下部電極１０３に対してプラスということを意味する。下部電極１０３は接地されており、上部電極１０９がプラス又はマイナスとなる。
【００３７】
抵抗変化型素子１０に記憶されたデジタルデータの読み出しは、上部電極１０９と下部電極１０３との間に定電流を流して、上部電極１０９と下部電極１０３との間に現れる電圧を検出することにより行われる。例えば、１５０μＡ（０．１５ｍＡ）の定電流を流して、上記電圧を測定する。そして、検出した電圧を、ビットの「１」または「０」に対応させることにより、記憶されたデジタルデータを読み出すことができる。
【００３８】
本実施形態の抵抗変化型素子１０の特徴は、上部電極１０９の下面が凸状に（下方に湾曲するように）形成されている点にある。より具体的には、上部電極１０９が、中央部（基板１０１に平行な断面における中央部、以下同様）において周縁部（基板１０１に平行な断面における周縁部、以下同様）よりも抵抗変化層１０８側に膨らんでいる。さらに具体的に言うと、本実施形態においては、層間絶縁層１０４に設けられた穴（図５におけるコンタクトホール１０５）の内部に、抵抗変化層１０８および上部電極１０９が順次積層される。かかる製造方法を反映して、本発明では１個の抵抗変化型素子１０につき、凹部１１２の個数（あるいは上部電極において凸状に形成された部位の個数）は原則として１個である。また、凹部１１２の深さ（凹部１１２をなす抵抗変化層１０８の上端面と層間絶縁層１０４の上端面との高さの差）は、穴の周縁部から中央部にかけて連続的に増加し、中央部で最も大きく、周縁部で最も小さくなっている。別の表現をすると、上部電極１０９が抵抗変化層１０８側へ突出している部分の厚み（突出量）は、穴の周縁部から中央部にかけて連続的に増加し、中央部で最も大きく、周縁部で最も小さくなっている。さらに別の表現をすると、上部電極１０９と抵抗変化層１０８との接触面は、お椀状の形状をなす。抵抗変化層の厚み方向に切った断面で見ると、抵抗変化層１０８と上部電極１０９との接触面がなす境界は、典型的には、弓状に湾曲した形状をなす。
【００３９】
かかる構成により、下部電極１０３と上部電極１０９との間の距離が周縁部よりも中央部で短くなる。かかる構成では、両電極間の抵抗が中央部でより低くなり、両電極に電位差を与えた場合に、中央部で電界がより強くなると同時に、電流も中央部に集中することになる。また、抵抗変化層１０８は、エッチングなどにより周縁部が劣化しやすい。本実施形態の構成では電界や電流が中央部に集中するため、周縁部における抵抗変化材料の劣化の影響を受けにくくなり、動作が安定して信頼性が向上する。すなわち、製作工程において生じる抵抗変化材料の劣化による、抵抗変化型素子の動作不良を改善することができる。具体的には、抵抗変化型素子を長期間使っていると、低抵抗時における値と高抵抗時における値の差が段々小さくなり、やがて差がなくなる。しかし、本実施形態の抵抗変化型素子によれば、抵抗変化材料の劣化が防止されるので、抵抗を変化させられる回数が多くなり、寿命が長くなるなどの効果が生じる。
【００４０】
また、凹部１１２の深さあるいは上部電極１０９の厚みが連続的に変化するため、電流が一点に集中することがなく、ある程度の範囲に緩やかに集中させることができる。すなわち、中央部で電流密度が高くなり、中央部から周縁部にかけて連続的に電流密度が低下する。かかる構成により、書き込みによる抵抗変化層１０８へのストレスが分散され、書き込みによる抵抗変化層１０８の劣化が特定の部位に集中しにくい。よって、多数回の書き込みを行っても、抵抗変化層１０８の劣化による動作不良が発生しにくいという効果を有する。
【００４１】
本実施形態による抵抗変化型素子の製造方法の特徴は、コンタクトホール１０５を埋めるように抵抗変化材料膜１０６を堆積させ、ＣＭＰ等により平滑化する前に、直接上部電極材料膜１０７を堆積させる点にある。また、本実施形態による抵抗変化型素子の製造方法のもう一つの特徴は、抵抗変化材料と上部電極材料を堆積させる工程において堆積量を制御することにより、抵抗変化材料膜１０６と上部電極材料膜１０７との界面のうち最も低い部分が、層間絶縁層１０４の上面の高さよりも低くなる点にある。
【００４２】
抵抗変化材料は、酸化還元反応に敏感であり、容易に酸化されたり、還元されたりして抵抗変化材料としての特性が劣化する。鉄を例に挙げると、抵抗変化材料としてはＦｅ３Ｏ４を主体にして、Ｆｅ２Ｏ３やＦｅＯなどが含まれている。温度や周囲の雰囲気によりＦｅ３Ｏ４が反応し、Ｆｅ２Ｏ３やＦｅＯの量が変化すると、抵抗変化型素子の動作が不安定になったり、信頼性が低下する。
【００４３】
本実施形態の製造方法によれば、コンタクトホール１０５の形状に従って堆積面も上下するため、結果として抵抗変化層１０８の上面に凹部１１２が形成され、この凹部１１２を埋めるように上部電極１０９が形成される。かかる構成により、抵抗変化型素子１０は、劣化し易い周縁部の影響を受けにくくなる。また、ＣＭＰにより層間絶縁層１０４に達するまで平滑化して素子分離を行っても、コンタクトホール１０５の内部に上部電極１０９が残る。よって、抵抗変化層１０８と上部電極１０９の界面はＣＭＰにより劣化せず、抵抗変化層１０８を良好な状態に保ったままで抵抗変化型素子１０を製造できる。
（第２実施形態）
本発明の第２実施形態の抵抗変化型素子は、第１実施形態の抵抗変化型素子１０の下部電極に、ダイオードを電気的に接続したものであり、下部電極とダイオード以外の構成は抵抗変化型素子１０と同様である。よって、第１実施形態の抵抗変化型素子と第２実施形態の抵抗変化型素子とで共通する要素については、同一名称を付して説明を省略する。
【００４４】
図１８は、本発明の第２実施形態の抵抗変化型素子の構成の一例を示す模式図であり、図１８（ａ）が上面図、図１８（ｂ）が図１８（ａ）のｘ−ｘ’線に沿った断面図である。図１９は、図１８の抵抗変化型素子アレイの電気等価回路を示す回路図である。以下、図１８及び図１９を参照しながら、本実施形態の抵抗変化型素子２０の構成を説明する。
【００４５】
図１８（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子２０は、複数集積されて抵抗変化型素子アレイ２００を構成している。この抵抗変化型素子アレイ２００は、基板２０１を有する。基板２０１には、複数のＮ＋領域２０３が、平面視において帯状に、かつその表面から所定の深さにわたって、所定のピッチで互いに平行に形成されている。各Ｎ＋領域２０３の中には、その長手方向に複数のウェル状のＰ＋領域２０６が互いに間隔を置いて形成されている。各Ｐ＋領域２０６は、Ｎ＋領域２０３の表面から所定の深さにわたるように形成されている。本実施形態では、このＮ＋領域２０３がワード線を構成している。Ｐ＋領域２０６の上に下部電極２０７がほぼ同じ幅および長さで形成され、下部電極２０７の上に抵抗変化層２０９と上部電極２１０からなる素子が配列している。抵抗変化層２０９の上面には凹部２１３が形成されている。そして、凹部２１３を埋めるように上部電極２１０が形成されている。下部電極２０７同士の隙間及び抵抗変化層２０９同士の隙間を埋めるように、層間絶縁層２０８が形成されている。この層間絶縁層２０８の上面、抵抗変化層２０９の上面、及び上部電極２１０の上面は、１つの略平坦な面を形成している。この略平坦な面の上に複数の帯状のビット線２１１が形成されている。ビット線２１１は所定のピッチで互いに平行に形成されている。そして、平面視において、ビット線２１１はＮ＋領域２０３（ワード線）に直交するように形成されていて、このビット線２１１とＮ＋領域２０３（ワード線）の各交点に位置するようにＰ＋領域２０６、下部電極２０７、及び抵抗変化層２０９が形成されている。平面視において、Ｐ＋領域２０６と、下部電極２０７と、抵抗変化層２０９とは、略矩形に形成されていて、その外寸（サイズ）はビット線２１１の幅及びＮ＋領域２０３（ワード線）の幅より小さく形成されている。かかる構成により、図１８および図１９に示すように、ａ方向に伸びるＮ＋領域２０３（ワード線）とｂ方向に伸びるビット線２１１の各交点に、マトリクス状に抵抗変化型素子２０（メモリセル）とＰＮ接合型のダイオード２１２とを有する、抵抗変化型素子アレイ２００（クロスポイントメモリアレイ）が形成される。
【００４６】
Ｎ＋領域２０３は、例えば、シリコン基板にＰイオンを注入することで得られる。Ｎ＋領域２０３の厚さ（深さ）は、例えば約１００μｍである。Ｎ＋領域２０３の幅は、例えば約１．２μｍであり、隣接するＮ＋領域２０３同士の間隔（隙間）は例えば約０．５μｍである。Ｐ＋領域２０６は、例えば、シリコン基板にＢＦ２イオンを注入することで得られる。Ｐ＋領域２０６の厚さ（深さ）は、例えば約１００μｍである。
【００４７】
図１１乃至図１８は、本発明の第２実施形態による抵抗変化型素子アレイ２００の製造方法の各工程を示す図であり、各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。なお、図１１は、基板上にシリコン酸化物層を形成する工程を示す図である。図１２は、シリコン酸化物層をエッチングする工程を示す図である。図１３は、イオン注入によりＮ＋領域を形成する工程を示す図である。図１４は、Ｎ＋領域を覆うようにシリコン酸化物層を形成する工程を示す図である。図１５は、Ｐ＋領域を形成するための開口を形成する工程を示す図である。図１６は、イオン注入によりＰ＋領域を形成する工程を示す図である。図１７は、下部電極２０７を形成する工程を示す図である。図１８は、下部電極２０７の上に抵抗変化層２０９、上部電極２１０、ビット線２１１を形成する工程を示す図である。以下、図１１乃至図１８を参照しつつ、本発明の第２実施形態による抵抗変化型素子２０の製造方法を説明する。
【００４８】
本発明の第２実施形態による抵抗変化型素子２０の製造方法では、まず、基板２０１にシリコン酸化物層２０２が堆積される（図１１の工程）。次に、シリコン酸化物層２０２をパターニングしてエッチングすることにより、所定の幅を有する溝２１２が互いに平行に所定のピッチで形成される（図１２の工程）。次に、このシリコン酸化物層２０２をマスクとしてＰイオンが注入され、溝２１２の下方に所定の深さにわたるＮ＋領域２０３が形成される（図１３の工程）。次に、シリコン酸化物層２０２が除去され、新たにシリコン酸化物層２０４が堆積される（図１４の工程）。次に、Ｎ＋領域２０３の上に所定の間隔で並ぶように、シリコン酸化物層２０４に、リソグラフィを用いたパターニングとエッチングにより、開口２０５が形成される（図１５の工程）。次に、このシリコン酸化物層２０４をマスクとしてＢＦ２イオンが注入され、Ｎ＋領域２０３に所定の間隔でウェル状のＰ＋領域２０６が形成される（図１６の工程）。次に、スパッタリングとＣＭＰにより、開口２０５を埋めるように下部電極２０７が形成される（図１７の工程）。次に、下部電極２０７の上に、抵抗変化層２０９、上部電極２１０、ビット線２１１、層間絶縁膜２０８が形成され、抵抗変化型素子アレイ２００が形成される（図１８の工程）。図１８の工程については、実施形態１と同様であるため、詳細な説明を省略する。
【００４９】
本実施形態の抵抗変化型素子２０の動作（書き込み及び読み出し）は、第１実施形態と同様であるので説明を省略する。
【００５０】
本実施形態の抵抗変化型素子２０は、第１実施形態の抵抗変化型素子１０と同様の特徴および効果を備えている。さらに、抵抗変化型素子２０は、下部電極２０７の下にＰ＋領域２０６とＮ＋領域２０３とで形成されるＰＮ接合型のダイオード２１２を備え、Ｎ＋領域２０３がワード線として機能する。かかる構成により、メモリセル間のクロストークが減少する。すなわち、第１実施形態の抵抗変化型素子１０では、メモリセルの構成や印加する電圧や電流によって、隣接するメモリセルを電流が通流する場合がある。本来意図しない経路を電流が流れると、余分な電流により消費電力が増加したり、ターゲットとなるメモリセルに所望の強度や時間で電圧パルスを印加できなくなる等の問題が発生し得る。一方、本実施形態の抵抗変化型素子２０では、ダイオード２１２を備えることにより、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。
【００５１】
また、本実施形態による抵抗変化型素子の製造方法は、第１実施形態と同様の特徴を有する。さらに、本実施形態の製造方法によれば、下部電極にＰＮ接合型ダイオードが電気的に接続されたクロスポイントメモリアレイが製造できる。
（第３実施形態）
本発明の第３実施形態の抵抗変化型素子は、第１実施形態の抵抗変化型素子１０の下部電極に、ＦＥＴ（電界効果トランジスタ）を電気的に接続したものであり、下部電極とＦＥＴ以外の構成は抵抗変化型素子１０と同様である。よって、第１実施形態の抵抗変化型素子と第３実施形態の抵抗変化型素子とで共通する要素については、同一名称を付して説明を省略する。
【００５２】
図２８は、本発明の第３実施形態の抵抗変化型素子の構成の一例を示す模式的であり、図２８（ａ）が上面図、図２８（ｂ）が図２８（ａ）のｘ−ｘ’線に沿った断面図である。図２９は、図２８の抵抗変化型素子アレイの電気等価回路を示す回路図である。以下、図２８及び図２９を参照しながら、本実施形態の抵抗変化型素子３０の構成を説明する。
【００５３】
図２８（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子３０は、複数集積されて抵抗変化型素子アレイ３００を構成している。この抵抗変化型素子アレイ３００は、基板３０１を有する。基板３０１には、複数のウェル状のＮ＋領域３０６が所定の間隔でａ方向を列方向とし、ｂ方向を行方向とするマトリクス状に形成されている。Ｎ＋領域３０６の平面視における形状は、例えば正方形である。このマトリクス状のＮ＋領域３０６のａ方向に伸びる３本の列を単位として、各列のＮ＋領域３０６に挟まれるように、島状のゲート電極３０４が２列に形成されている。ゲート電極３０４の平面視における形状は、例えば正方形である。かかる構成により、抵抗変化型素子アレイ３００は、３個のＮ＋領域３０６につき、ゲート電極３０４を２個ずつ備えることになる。ゲート電極３０４と基板３０１は図示されない絶縁層により絶縁される。ゲート電極３０４の上には、角柱状のゲート導通部３１３が形成されている。３列１組のＮ＋領域３０６のうち、中央の１列に対応するＮ＋領域３０６の上には、角柱状のソース導通部３１４が形成されている。ソース導通部３１４の両側のＮ＋領域３０６の上には、下部電極３１０と、抵抗変化層３１１と、上部電極３１２とがこの順に積層されてなる抵抗変化型素子３０がそれぞれ形成されている。抵抗変化層３１１の上面には、凹部３１９が形成されている。そして、凹部３１９を埋めるように上部電極３１２が形成されている。抵抗変化型素子３０と、ゲート導通部３１３と、ソース導通部３１４との隙間を埋めるように、層間絶縁層３０８が形成されている。層間絶縁層３０８の上面、抵抗変化層３１１の上面、上部電極３１２の上面、ゲート導通部３１３の上面、及びソース導通部３１４の上面は、１つの略平坦な面を形成している。この略平坦な面の上に、複数の帯状のプレート線３１６と、ワード線３１５Ａ、ワード線３１５Ｂが、所定のピッチで互いに平行に形成されている。プレート線３１６の隙間とワード線３１５Ａ、ワード線３１５Ｂの隙間を埋め、かつこれらを覆うように、絶縁層３１７が形成されている。絶縁層３１７の上には、複数の帯状のビット線３１８が、所定のピッチで互いに平行に形成されている。ビット線３１８は上部電極３１２の真上を通り、絶縁層３１７を貫通するように設けられた導通部を通じて、各上部電極３１２と電気的に接続されている。平面視において、ｂ方向に伸びるビット線３１８とａ方向に伸びるプレート線３１６とは、互いに直交するように形成されている。平面視において、下部電極３１０と、抵抗変化層３１１と、ソース導通部３１４とは、略矩形に形成されていて、その外寸（サイズ）は、Ｎ＋領域３０６より小さく形成されている。かかる構成により、図２９に示すように、プレート線３１６とビット線３１８とが、抵抗変化型素子３０（メモリセル）およびこれに接続されたＦＥＴ３２０、ＦＥＴ３２１で互いに接続され、ＦＥＴ３２０、ＦＥＴ３２１のゲート電極３０４が、それぞれａ方向に伸びるワード線３１５Ａ、ワード線３１５Ｂに接続された、抵抗変化型素子アレイ３００（クロスポイントメモリアレイ）が形成される。
【００５４】
ゲート電極３０４は、例えばＣｏＳｉにより構成される。ゲート導通部３１３、ソース導通部３１４は、例えばタングステンにより構成される。ワード線３１５Ａ、ワード線３１５Ｂ、プレート線３１６、ビット線３１８は、例えば、Ｐｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘ（但し、ｘは０〜２）等により構成される。絶縁層３１７は、例えば、酸化シリコンまたは窒化シリコンにより構成される。Ｎ＋領域２０３は、例えば、シリコン基板にＰイオンを注入することで得られる。Ｎ＋領域２０３の厚さ（深さ）は、例えば約１００ｎｍである。絶縁層３１７の厚さ（深さ）は、例えば３００ｎｍである。ワード線３１５Ａ、ワード線３１５Ｂ、ビット線３１８、及びプレート線３１６の厚さ（深さ）は、例えばそれぞれ１００ｎｍ、１００ｎｍ、１００ｎｍ、１００ｎｍである。ワード線３１５Ａ、ワード線３１５Ｂ、ビット線３１８、及びプレート線３１６の幅は、例えばそれぞれ１．１μｍ、１．１μｍ、２μｍ、２μｍである。
【００５５】
図２０乃至図２８は、本発明の第３実施形態による抵抗変化型素子アレイ３００の製造方法の各工程を示す図であり、各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。なお、図２０は、基板上にシリコン酸化物層を形成する工程を示す図である。図２１は、シリコン酸化物層にゲート電極を形成するための開口を形成する工程を示す図である。図２２は、ゲート電極を形成する工程を示す図である。図２３は、ゲート電極を覆うようにシリコン酸化物層を形成する工程を示す図である。図２４は、シリコン基板にＮ＋領域を形成する工程を示す図である。図２５は、下部電極を堆積させるための開口を形成する工程を示す図である。図２６は、下部電極と、抵抗変化層と、上部電極とを形成する工程を示す図である。図２７は、ゲート導通部およびソース導通部を形成する工程を示す図である。図２８は、ワード線、ビット線、プレート線を形成する工程を示す図である。以下、図２０乃至図２８を参照しつつ、本発明の第２実施形態による抵抗変化型素子３０の製造方法を説明する。
【００５６】
本発明の第３実施形態による抵抗変化型素子３０の製造方法では、まず、基板３０１にシリコン酸化物層３０２が堆積される（図２０の工程）。次に、シリコン酸化物層２０２をパターニングしてエッチングすることにより、所定の間隔でゲート電極を形成するための開口３０３が形成される（図２１の工程）。次に、このシリコン酸化物層２０２をマスクとして、開口３０３に、スパッタリングやＣＶＤ等によりゲート電極３０４が形成される（図２２の工程）。次に、ゲート電極３０４を覆うように、シリコン酸化物層３０５が堆積される（図２３の工程）。次に、シリコン酸化物層３０５に、リソグラフィを用いたパターニングとエッチングにより、Ｎ＋領域３０６を形成するための開口３０７が形成され、上方からＰイオンが注入されて開口３０７の底にウェル状のＮ＋領域３０６が形成される（図２４の工程）。次に、シリコン酸化物層３０５が除去され、層間絶縁層３０８が形成されて、下部電極３１０、抵抗変化層３１１、上部電極３１２を堆積させるための開口３０９が形成される（図２５の工程）。次に、開口３０９に下部電極３１０、抵抗変化層３１１、上部電極３１２が積層される（図２６の工程）。図２６の工程については、実施形態１と同様であるので詳細な説明を省略する。次に、パターニングとエッチングにより、ゲート導通部３１３とソース導通部３１４を形成するための開口が形成され、ゲート導通部３１３とソース導通部３１４が堆積される（図２７の工程）。次に、パターニングと、スパッタリングやＣＶＤ等とにより、ワード線３１５Ａ、ワード線３１５Ｂ、プレート線３１６が形成され、その上に絶縁層３１７が形成され、パターニングとエッチングの後、スパッタリングやＣＶＤ等によりビット線３１８が形成されることで、抵抗変化型素子アレイ３００が形成される（図２８の工程）。
【００５７】
次に、以上のように構成され、製造された抵抗変化型素子３０の動作を図２９に基づいて説明する。本実施形態の抵抗変化型素子アレイ３００には、一本のプレート線３１６に対して２本のワード線３１５Ａ、３１５Ｂが存在する。抵抗変化型素子３０への書き込み（抵抗変化型素子３０への電圧パルスの印加）は以下の手順で行われる。まず、ビット線３１８とプレート線３１６の組合せが決定される。次に、該プレート線３１６に隣接するワード線３１５Ａ、３１５Ｂのいずれか一方が選択され、該プレート線に電圧が印加される。このとき、ワード線３１５Ａに電圧を印加すれば、ＦＥＴ３２１がＯＮとなり、ワード線３１５Ｂに電圧を印加すれば、ＦＥＴ３２０がＯＮとなる。一方のＦＥＴを択一的にＯＮにするのと同時に、該組合せのビット線３１８とプレート線３１６との間に電圧パルスを印加する。かかる動作により、該ビット線３１８と該プレート線３１６を接続する２個の抵抗変化型素子３０のうち、一方のみに、択一的に電圧パルスが印加される。電圧パルスの強度や時間、抵抗変化素子３０の抵抗値等は実施形態１と同様であるので説明を省略する。
【００５８】
抵抗変化型素子３０に記憶されたデジタルデータの読み出しは、書き込み時と同様に、一方のＦＥＴを択一的にＯＮにし、同時に、上部電極３１２と下部電極３１０との間に定電流を流して、上部電極３１２と下部電極３１０との間に現れる電圧を検出することにより行われる。通流する電流の大きさ等は第１実施形態と同様であるので説明を省略する。
【００５９】
本実施形態の抵抗変化型素子３０は、第１実施形態の抵抗変化型素子１０と同様の特徴および効果を備えている。さらに、抵抗変化型素子３０は、下部電極３０８の下にＦＥＴを備え、該ＦＥＴを介して、ビット線とプレート線とが電気的に接続されている。かかる構成により、メモリセル間のクロストークが減少する。すなわち、第１実施形態の抵抗変化型素子１０では、メモリセルの構成や印加する電圧や電流によって、隣接するメモリセルを電流が通流する場合がある。本来意図しない経路を電流が流れると、余分な電流により消費電力が増加したり、ターゲットとなるメモリセルに所望の強度や時間で電圧パルスを印加できなくなる等の問題が発生し得る。本実施形態の抵抗変化型素子３０では、ワード線３１５Ａ、ワード線３１５Ｂに印加する電圧を変化させることで、ＦＥＴ３２０、ＦＥＴ３２１をＯＮ／ＯＦＦすることが可能である。よって、所望部位（列）のＦＥＴのみをＯＮとすることで、電流の逆流がより確実に防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。
【００６０】
また、本実施形態による抵抗変化型素子の製造方法は、第１実施形態と同様の特徴を有する。さらに、本実施形態の製造方法によれば、ビット線とプレート線の交点１個につき、ＦＥＴを介して電気的に接続された２個の抵抗変化型素子（メモリセル）を有する、クロスポイントメモリアレイを製造できる。
（第４実施形態）
本発明の第４実施形態の抵抗変化型素子は、下部電極が抵抗変化層に対して凸状（上方に湾曲するように）に形成されている点で、上部電極が凸状に形成されている第１実施形態の抵抗変化型素子と異なっている。なお、構成において材料や大きさなどは第１実施形態と同様であるので説明を省略する。
【００６１】
図３６は、本発明の第４実施形態の抵抗変化型素子の構成の一例をに模式図であり、図３６（ａ）が上面図、図３６（ｂ）が図３６（ａ）のｘ−ｘ’線に沿った断面図である。電気等価回路については、図１０と同様であるので、説明を省略する。以下、図３６を参照しながら、本実施形態の抵抗変化型素子４０の構成を説明する。
【００６２】
図３６（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子４０は、複数集積されて抵抗変化型素子アレイ４００を構成している。この抵抗変化型素子アレイ４００は、基板４０１を備えている。基板１０１の上には、複数の帯状の下部電極４０３が所定のピッチで互いに平行に形成されている。下部電極４０３は、長手方向の中心軸に沿って、上方に凸状に形成されている。この下部電極４０３はワード線としても機能する。各株電極の上には、その長手方向に複数の島状の抵抗変化層４０７が互いに間隔を置いて形成されている。下部電極４０３同士の間隙及び抵抗変化層４０７同士の間隙を埋めるように層間絶縁層４０４が形成されている。この層間絶縁層４０４の上面と抵抗変化層４０７の上面は１つの略平坦な面を形成している。この略平坦な面の上に複数の帯状の上部電極（ビット線）４０８が形成されている。上部電極４０８は所定のピッチで互いに平行に形成されている。そして、平面視において、上部電極４０８は下部電極４０３（ワード線）に直交するように形成されていて、この上部電極４０８と下部電極４０３の各交点に位置するように上述の島状の抵抗変化層４０７が形成されている。平面視において、抵抗変化層４０７は、略矩形に形成されており、その外寸（サイズ）は上部電極４０８の幅および下部電極４０３の幅より小さく形成されている。かかる構成により、ｂ方向に伸びる上部電極４０８とａ方向に伸びる下部電極４０３の各交点に、マトリクス状に抵抗変化型素子４０を有する、抵抗変化型素子アレイ４００（クロスポイントメモリアレイ）が形成される。
【００６３】
図３０乃至図３６は、本発明の第４実施形態による抵抗変化型素子４０の製造方法の各工程を示す図であり、各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。なお、図３０は、基板上に下部電極膜を形成する工程を示す図である。図３１は、下部電極を形成する工程を示す図である。図３２は、層間絶縁層を形成する工程を示す図である。図３３は、コンタクトホールを形成する工程を示す図である。図３４は、抵抗変化材料を堆積させる工程を示す図である。図３５は、抵抗変化層を形成する工程を示す図である。図３６は、上部電極を形成する工程を示す図である。以下、図３０乃至図３６を参照しつつ、本発明の第４実施形態による抵抗変化型素子４０の製造方法を説明する。
【００６４】
本発明の第４実施形態による抵抗変化型素子４０の製造方法では、まず、基板４０１に下部電極膜４０２が堆積される（図３０の工程）。次に、ドライエッチングにより、下部電極膜４０２がパターニングされ、所定の幅を有する下部電極４０３が互いに平行に所定のピッチで形成される（図３１の工程）。この工程では、エッチングイオンの入射角度を、まずウエハ面に対して９０度に設定し、基板を露出する。その後、入射角度を４５度に変えて、テーパを形成する。下部電極４０３を形成した後は、層間絶縁層４０４が堆積される（図３２の工程）。次に、層間絶縁層４０４に、下部電極４０３に達するように所定の間隔でコンタクトホール４０５が形成される（図３３の工程）。次に、コンタクトホール４０５を覆うように、ＭＯＤ法またはＭＯＣＶＤ法により、抵抗変化材料膜４０６が形成される（図３４の工程）。次に、抵抗変化材料膜４０６はＣＭＰなどにより平滑化されて、抵抗変化層４０７が形成され、抵抗変化型素子４０が素子分離される（図３５の工程）。層間絶縁層４０４の上面、抵抗変化層４０７の上面が一つの略平坦な面を形成する。次に、この略平坦な面の上に、下部電極４０３と直交するように、また抵抗変化層４０７を覆うように（電気的に接続するように）、所定の幅を有する上部電極４０８（ビット線）が互いに平行に所定のピッチで形成され、抵抗変化型素子アレイ４００が形成される（図３６の工程）。
【００６５】
本実施形態の抵抗変化型素子４０の動作（書き込み及び読み出し）は、第１実施形態と同様であるので説明を省略する。
【００６６】
本実施形態の抵抗変化型素子４０の特徴は、抵抗変化層４０７に対して下部電極４０３が凸状に形成されている点にある。より具体的には、下部電極４０３の上面をみると、長手方向の中心軸部分が、その両側と比較して、上方に突出している。かかる構成により、下部電極４０３と上部電極４０８との間の距離が周縁部よりも中央部で短くなる。したがって、第１実施形態の抵抗変化型素子１０と同様、周縁部における抵抗変化材料の劣化の影響を受けにくくなり、動作が安定して信頼性が向上する。すなわち、製作工程において生じる抵抗変化材料の劣化による、抵抗変化型素子の動作不良を改善することができる。
【００６７】
本実施形態による抵抗変化型素子の製造方法は、下部電極を凸状に形成した後、その上に抵抗変化材料を堆積させる点で、第１実施形態と異なっている。本実施形態の製造方法によっても、対になった電極の一方の中央部が抵抗変化層に向かって凸状に形成されている抵抗変化型素子を製造できる。
【００６８】
（第５実施形態）
図３７は、本発明の第５実施形態の抵抗変化型素子の断面視における構成の一例を示す断面図であり、（ａ）はビット線に平行な断面を示す断面図、（ｂ）はワード線に平行な断面を示す断面図である。以下、図３７を参照しながら、本実施形態の抵抗変化型素子５
０の構成を説明する。
【００６９】
図３７（ａ）、（ｂ）に示す通り、本実施形態に係る抵抗変化型素子５０は、第１実施形態に係る抵抗変化型素子１０において、下部電極１０３を下部電極５０３に置き換え、上部電極１０９を上部電極５０９に置き換え、ビット線１１０をビット線５１０に置き換えたものである。抵抗変化型素子５０は、複数集積されて抵抗変化型素子アレイ５００を構成している。その他の点については、抵抗変化型素子５０と抵抗変化型素子１０とは同様であるので、互いに共通する部分については同一の符号および名称を付して説明を省略する。
【００７０】
ビット線５１０は、例えば、Ａｌ、Ｃｕ、ＴｉＮ、Ｔｉ等により構成される。下部電極５０３と上部電極５０９とは、例えば、Ｐｔ、ＴａＮ等により構成される。すなわち、本実施形態においては、電極（下部電極５０３および上部電極５０９）と配線（ビット線５１０）とは互いに異なる材料で形成される。したがって本実施形態では、電極（下部電極５０３および上部電極５０９）と配線（ビット線５１０）とでは、明瞭に互いに異なる部材である。下部電極５０３の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。ビット線５１０の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。下部電極５０３の幅は、例えば約１．２μｍであり、隣接する下部電極５０３同士の間隔（隙間）は例えば約０．５μｍである（ピッチは約１．７μｍである）。凹部１１２の形状等は第１実施形態と同様であるので説明を省略する。本実施形態では、製造方法を反映して、上部電極５０９（上部電極５０９を構成する材料）は、層間絶縁層１０４に形成された穴（図５におけるコンタクトホール１０５）の内部（層間絶縁層１０４の上端面より下側、あるいはコンタクトホール１０５の上端より下側）にのみ存在することになる。また、上部電極５０９と層間絶縁層１０４とは接しておらず、上部電極５０９の上端の周囲は抵抗変化層１０８に取り囲まれている。すなわち、層間絶縁層１０４に形成された穴（図５におけるコンタクトホール１０５）の内における上端の内側周縁部には、抵抗変化層１０８のみ存在し、上部電極５０９（上部電極５０９を構成する材料）は存在しない。
【００７１】
抵抗変化型素子５０の製造方法は、図２乃至図９に示した第１実施形態による抵抗変化型素子の製造方法と同様である。すなわち第１実施形態での製造方法の説明において、下部電極１０３を下部電極５０３に読み替え、上部電極１０９を上部電極５０９に読み替え、ビット線１１０をビット線５１０に読み替えれば、同様の方法で抵抗変化型素子５０を製造できる。よって、詳細な説明を省略する。
【００７２】
抵抗変化型素子５０の動作は、第１実施形態での抵抗変化型素子１０の動作と同様であるため、説明を省略する。すなわち第１実施形態での動作の説明において、下部電極１０３を下部電極５０３に読み替え、上部電極１０９を上部電極５０９に読み替え、ビット線１１０をビット線５１０に読み替えれば、同様の方法で抵抗変化型素子５０を動作させることができる。よって、詳細な説明を省略する。
【００７３】
本実施形態の抵抗変化型素子５０も抵抗変化型素子１０と同様の特徴および効果を有することは言うまでもない。さらに抵抗変化型素子５０は、以下の点に特徴がある。すなわち、電極材料は一般に高価であり、なるべく使用量を少なくする必要がある。一方、配線（ビット線など）は素子の全面に亘って形成する必要があり、大量の材料を必要とする。抵抗変化型素子５０では、電極を構成する材料と配線（ビット線）を構成する材料とを異ならせ、上部電極５０９を形成するのに必要な材料を最小限に抑えているため、製造コストを大幅に削減できる。また、配線と電極とで材料と異ならせることにより、配線にはＡｌやＣｕなどの限られた材料が使用可能となると同時に、電極には抵抗の変化を確実に生じさせるために好適な材料を用いることが可能となる。
（第１実施形態乃至第５実施形態の変形例）
第１実施形態乃至第５実施形態の抵抗変化型素子アレイは、これを積層して、積層構造を有する抵抗変化型素子アレイ（クロスポイント構成メモリ）としてもよい。図３８は、第１実施形態の抵抗変化型素子アレイを積層して、積層構造を有する抵抗変化型素子アレイとした場合の断面の概略を示す図である。図に示すように、基板１０１の上に第１実施形態の抵抗変化型素子アレイ１００を形成した後、シリコン酸化物等からなる絶縁層１１１を堆積後、第１実施形態で示した工程を繰り返すことで、抵抗変化型素子アレイが積層された抵抗変化型素子アレイを製造できる。
【００７４】
あるいは、第１実施形態乃至第５実施形態の抵抗変化型素子は、これに公知の周辺回路を取り付けて、半導体装置としてもよい。
【００７５】
第１実施形態乃至第５実施形態の抵抗変化型素子は、電極に印加する電圧をゼロとしても、抵抗変化層の抵抗値は維持される。該抵抗値の違い（ＯＮ／ＯＦＦ）は、例えば、印加する電流と計測される電圧との関係から容易に求められる。よって、第１実施形態乃至第４実施形態の抵抗変化型素子に公知の周辺回路を取り付けて、不揮発メモリとして構成してもよい。
【００７６】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００７７】
本発明に係る抵抗変化型素子、半導体装置、およびその製造方法は、抵抗変化型素子の動作不良を改善することが可能な抵抗変化型素子、半導体装置、およびその製造方法として有用である。
【図面の簡単な説明】
【００７８】
【図１】図１は、本発明の第１実施形態の抵抗変化型素子の断面構成の一例を示す模式図であり、（ａ）はビット線に平行な断面を示す模式図、（ｂ）はワード線に平行な断面を示す模式図である。
【図２】図２は、本発明の第１実施形態による抵抗変化型素子の製造方法において、基板上に下部電極膜を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３】図３は、本発明の第１実施形態による抵抗変化型素子の製造方法において、下部電極を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図４】図４は、本発明の第１実施形態による抵抗変化型素子の製造方法において、層間絶縁層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図５】図５は、本発明の第１実施形態による抵抗変化型素子の製造方法において、コンタクトホールを形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図６】図６は、本発明の第１実施形態による抵抗変化型素子の製造方法において、抵抗変化材料を堆積させる工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図７】図７は、本発明の第１実施形態による抵抗変化型素子の製造方法において、上部電極材料を堆積させる工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図８】図８は、本発明の第１実施形態による抵抗変化型素子の製造方法において、抵抗変化型素子を素子分離する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図９】図９は、本発明の第１実施形態による抵抗変化型素子の製造方法において、ビット線を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１０】図１０は、図１の抵抗変化型素子アレイの電気等価回路を示す回路図である。
【図１１】図１１は、本発明の第２実施形態による抵抗変化型素子の製造方法において、基板上にシリコン酸化物層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１２】図１２は、本発明の第２実施形態による抵抗変化型素子の製造方法において、シリコン酸化物層をエッチングする工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１３】図１３は、本発明の第２実施形態による抵抗変化型素子の製造方法において、イオン注入によりＮ＋領域を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１４】図１４は、本発明の第２実施形態による抵抗変化型素子の製造方法において、Ｎ＋領域を覆うようにシリコン酸化物層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１５】図１５は、本発明の第２実施形態による抵抗変化型素子の製造方法において、Ｐ＋領域を形成するための開口を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１６】図１６は、本発明の第２実施形態による抵抗変化型素子の製造方法において、イオン注入によりＰ＋領域を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１７】図１７は、本発明の第２実施形態による抵抗変化型素子の製造方法において、下部電極２０７を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１８】図１８は、本発明の第２実施形態による抵抗変化型素子の製造方法において、下部電極２０７の上に抵抗変化層２０９、上部電極２１０、ビット線２１１を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図１９】図１９は、図１８の抵抗変化型素子アレイの電気等価回路を示す回路図である。
【図２０】図２０は、本発明の第３実施形態による抵抗変化型素子の製造方法において、基板上にシリコン酸化物層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２１】図２１は、本発明の第３実施形態による抵抗変化型素子の製造方法において、シリコン酸化物層にゲート電極を形成するための開口を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２２】図２２は、本発明の第３実施形態による抵抗変化型素子の製造方法において、ゲート電極を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２３】図２３は、本発明の第３実施形態による抵抗変化型素子の製造方法において、ゲート電極を覆うようにシリコン酸化物層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２４】図２４は、本発明の第３実施形態による抵抗変化型素子の製造方法において、シリコン基板にＮ＋領域を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２５】図２５は、本発明の第３実施形態による抵抗変化型素子の製造方法において、下部電極を堆積させるための開口を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２６】図２６は、本発明の第３実施形態による抵抗変化型素子の製造方法において、下部電極と、抵抗変化層と、上部電極とを形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２７】図２７は、本発明の第３実施形態による抵抗変化型素子の製造方法において、ゲート導通部およびソース導通部を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２８】図２８は、本発明の第３実施形態による抵抗変化型素子の製造方法において、ワード線、ビット線、プレート線を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図２９】図２９は、図２８の抵抗変化型素子アレイの電気等価回路を示す回路図である。
【図３０】図３０は、本発明の第４実施形態による抵抗変化型素子の製造方法において、基板上に下部電極膜を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３１】図３１は、本発明の第４実施形態による抵抗変化型素子の製造方法において、下部電極を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３２】図３２は、本発明の第４実施形態による抵抗変化型素子の製造方法において、層間絶縁層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３３】図３３は、本発明の第４実施形態による抵抗変化型素子の製造方法において、コンタクトホールを形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３４】図３４は、本発明の第４実施形態による抵抗変化型素子の製造方法において、抵抗変化材料を堆積させる工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３５】図３５は、本発明の第４実施形態による抵抗変化型素子の製造方法において、抵抗変化層を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３６】図３６は、本発明の第４実施形態による抵抗変化型素子の製造方法において、上部電極を形成する工程を示す図であって、（ａ）は上面を示す模式図、（ｂ）はＸ−Ｘ’線に沿った断面を示す模式図である。
【図３７】図３７は、本発明の第５実施形態の抵抗変化型素子の断面構成の一例を示す模式図であり、（ａ）はビット線に平行な断面を示す模式図、（ｂ）はワード線に平行な断面を示す模式図である。
【図３８】図３８は、第１実施形態の抵抗変化型素子を積層して、積層構造を有するクロスポイント構成メモリとした場合の断面の概略を示す図である。
【図３９】図３９は、従来技術による抵抗変化型素子の断面構成の一例を示す模式図であり、（ａ）はビット線に平行な断面を示す模式図、（ｂ）はワード線に平行な断面を示す模式図である。
【符号の説明】
【００７９】
１０  抵抗変化型素子
２０  抵抗変化型素子
２１  基板
２２  層間絶縁層
２３  Ｎ＋領域
２４  Ｐ＋領域
２５  障壁金属
２６  下部電極
２７  ＰＣＭＯメモリ材料
２８  上部電極
３０  抵抗変化型素子
４０  抵抗変化型素子
５０  抵抗変化型素子
１００  抵抗変化型素子アレイ
１０１  基板
１０２  下部電極膜
１０３  下部電極
１０４  層間絶縁層
１０５  コンタクトホール
１０６  抵抗変化材料
１０７  上部電極材料
１０８  抵抗変化層
１０９  上部電極
１１０  ビット線
１１１  絶縁層
１１２  凹部
２００  抵抗変化型素子アレイ
２０１  基板
２０２  シリコン酸化物層
２０３  Ｎ＋領域
２０４  シリコン酸化物層
２０５  コンタクトホール
２０６  Ｐ＋領域
２０７  下部電極
２０８  層間絶縁層
２０９  抵抗変化層
２１０  上部電極
２１１  ビット線
２１２  ダイオード
２１３  凹部
３００  抵抗変化型素子アレイ
３０１  基板
３０２  シリコン酸化物層
３０３  開口
３０４  ゲート電極
３０５  シリコン酸化物層
３０６  Ｎ＋領域
３０７  開口
３０８  層間絶縁層
３０９  コンタクトホール
３１０  下部電極
３１１  抵抗変化層
３１２  上部電極
３１３  ゲート導通部
３１４  ソース導通部
３１５Ａ、３１５Ｂ  ワード線
３１６  プレート線
３１７  絶縁層
３１８  ビット線
３１９  凹部
３２０  ＦＥＴ
３２１  ＦＥＴ
４００  抵抗変化型素子アレイ
４０１  基板
４０２  下部電極膜
４０３  下部電極
４０４  層間絶縁層
４０５  コンタクトホール
４０６  抵抗変化材料
４０７  抵抗変化層
４０８  ビット線
５００  抵抗変化型素子アレイ
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007102341.tif 000042
【図２】
2007102341.tif 000043
【図３】
2007102341.tif 000044
【図４】
2007102341.tif 000045
【図５】
2007102341.tif 000046
【図６】
2007102341.tif 000047
【図７】
2007102341.tif 000048
【図８】
2007102341.tif 000049
【図９】
2007102341.tif 000050
【図１０】
2007102341.tif 000051
【図１１】
2007102341.tif 000052
【図１２】
2007102341.tif 000053
【図１３】
2007102341.tif 000054
【図１４】
2007102341.tif 000055
【図１５】
2007102341.tif 000056
【図１６】
2007102341.tif 000057
【図１７】
2007102341.tif 000058
【図１８】
2007102341.tif 000059
【図１９】
2007102341.tif 000060
【図２０】
2007102341.tif 000061
【図２１】
2007102341.tif 000062
【図２２】
2007102341.tif 000063
【図２３】
2007102341.tif 000064
【図２４】
2007102341.tif 000065
【図２５】
2007102341.tif 000066
【図２６】
2007102341.tif 000067
【図２７】
2007102341.tif 000068
【図２８】
2007102341.tif 000069
【図２９】
2007102341.tif 000070
【図３０】
2007102341.tif 000071
【図３１】
2007102341.tif 000072
【図３２】
2007102341.tif 000073
【図３３】
2007102341.tif 000074
【図３４】
2007102341.tif 000075
【図３５】
2007102341.tif 000076
【図３６】
2007102341.tif 000077
【図３７】
2007102341.tif 000078
【図３８】
2007102341.tif 000079
【図３９】
2007102341.tif 000080
【手続補正書】
【提出日】平成20年6月12日(2008.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上の層間絶縁層に設けられ底部に下部電極を有するコンタクトホールに、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置し、周縁部から中央部にかけて深さが連続的に増加するお椀状の形状をなす凹部を形成するように、印加される電圧パルスを直接の要因として抵抗値が変化する抵抗変化材料を堆積させる工程と、
堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、
積層された前記抵抗変化材料と前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する抵抗変化型素子の製造方法。
【請求項２】
前記抵抗変化材料を堆積させる工程はＭＯＤ法またはＭＯＣＶＤ法により抵抗変化材料を堆積させる、請求項１に記載の抵抗変化型素子の製造方法。
【請求項３】
基板と、
前記基板の上に形成された下部電極と、
前記下部電極の上に形成され、印加される電圧パルスを直接の要因として抵抗値が変化する抵抗変化層と、
前記抵抗変化層の上に形成された上部電極と、
前記基板の上に形成された絶縁層と、を備える抵抗変化型素子であって、
前記絶縁層にはコンタクトホールが形成され、
前記抵抗変化層と前記上部電極とは前記コンタクトホールの上端より下側にのみ形成され、
前記上部電極が、周縁部から中央部にかけて厚みが連続的に増加し、前記上部電極と前記抵抗変化層との接触面がお椀状の形状をなすように、前記基板側に向かって凸状に形成され、
前記コンタクトホール内の上端の内側周縁部には、前記抵抗変化層が存在しかつ前記上部電極が存在しない、抵抗変化型素子。
【請求項４】
前記凸状に形成された部位が１個のみである、請求項３に記載の抵抗変化型素子。
【請求項５】
前記抵抗変化層の厚み方向に切った断面において前記凸状に形成された面がなす境界が弓状に湾曲している、請求項３に記載の抵抗変化型素子。
【請求項６】
前記下部電極に電気的に接続されるようにダイオードが前記基板に形成されている、請求項３に記載の抵抗変化型素子。
【請求項７】
前記下部電極に電気的に接続されるように電界効果トランジスタが前記基板に形成されている、請求項３に記載の抵抗変化型素子。
【請求項８】
請求項３に記載の抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を備える、半導体装置。
【請求項９】
請求項３に記載の抵抗変化型素子が複数マトリクス状に形成された不揮発メモリ部を積層してなる、半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記課題を解決するために、本発明の抵抗変化型素子の製造方法は、基板上の層間絶縁層に設けられ底部に下部電極を有するコンタクトホールに、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも下方に位置し、周縁部から中央部にかけて深さが連続的に増加するお椀状の形状をなす凹部を形成するように、印加される電圧パルスを直接の要因として抵抗値が変化する抵抗変化材料を堆積させる工程と、堆積された前記抵抗変化材料の上に、前記コンタクトホール中の上面が前記層間絶縁層の上面よりも上方に位置するように上部電極材料を堆積させる工程と、積層された前記抵抗変化材料と前記上部電極材料を有する抵抗変化型素子をＣＭＰにより素子分離する工程とを有する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、上記課題を解決するために、本発明に係る抵抗変化型素子は、基板と、前記基板の上に形成された下部電極と、前記下部電極の上に形成され、印加される電圧パルスを直接の要因として抵抗値が変化する抵抗変化層と、前記抵抗変化層の上に形成された上部電極と、前記基板の上に形成された絶縁層と、を備える抵抗変化型素子であって、前記絶縁層にはコンタクトホールが形成され、前記抵抗変化層と前記上部電極とは前記コンタクトホールの上端より下側にのみ形成され、前記上部電極が、周縁部から中央部にかけて厚みが連続的に増加し、前記上部電極と前記抵抗変化層との接触面がお椀状の形状をなすように、前記基板側に向かって凸状に形成され、前記コンタクトホール内の上端の内側周縁部には、前記抵抗変化層が存在しかつ前記上部電極が存在しない。
【国際調査報告】
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