(57)【要約】  共通電極３８と、共通電極３８上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層４２と、抵抗記憶層４２上に形成された複数の個別電極とを有する抵抗記憶素子４６を有し、共通電極３８と複数の個別電極４４との間の抵抗記憶層内に、それぞれ独立して高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成されている。これにより、抵抗記憶素子を微細化することができ、不揮発性半導体記憶装置の集積度を向上することができる。【特許請求の範囲】
【請求項１】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、
前記共通電極と複数の前記個別電極との間の前記抵抗記憶層内に、それぞれ独立して前記高抵抗状態又は前記低抵抗状態を記憶する複数のメモリ領域が形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記共通電極に接続されたセル選択トランジスタと、
複数の前記個別電極のそれぞれに接続された複数のビット線と
を更に有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記複数の個別電極のそれぞれに接続された複数のセル選択トランジスタと
前記共通電極に接続されたビット線と
を更に有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求の範囲第１項乃至第３項のいずれか１項に記載の不揮発性半導体記憶装置において、
複数の前記個別電極の間隔は、前記抵抗記憶層の膜厚に相当する距離より大きい
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求の範囲第１項乃至第４項のいずれか１項に記載の不揮発性半導体記憶装置において、
複数の前記個別電極上方に、前記共通電極が配置されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、前記共通電極と複数の前記個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
前記抵抗記憶層を一括して前記高抵抗状態にリセットした後、複数の前記メモリ領域のうち任意の前記メモリ領域を前記低抵抗状態にセットする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項７】
請求の範囲第６項記載の不揮発性半導体記憶装置の書き込み方法において、
任意の前記メモリ領域を前記低抵抗状態にセットする際に、任意の前記メモリ領域に対応する前記個別電極と前記共通電極との間に、前記抵抗記憶素子のセット電圧よりも大きい第１の電圧を印加し、他の前記個別電極と前記共通電極との間に、前記抵抗記憶素子のセット電圧よりも小さい第２の電圧を印加し、前記第１の電圧と前記第２の電圧との電位差を、前記抵抗記憶素子のリセット電圧よりも小さくする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項８】
請求の範囲第６項記載の不揮発性半導体記憶装置の書き込み方法において、
複数の前記メモリ領域を前記低抵抗状態にセットする際に、前記共通電極と複数の前記個別電極との間に、前記抵抗記憶素子のセット電圧よりも大きい等しい電圧をそれぞれ印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項９】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
前記第１のメモリ領域及び前記第２のメモリ領域が前記高抵抗状態であるときに前記第１のメモリ領域を前記低抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間に、前記抵抗記憶素子のセット電圧よりも大きい第１の電圧を印加し、前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のセット電圧よりも小さい第２の電圧を印加し、前記第１の電圧と前記第２の電圧との電位差を、前記抵抗記憶素子のリセット電圧よりも小さくする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１０】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
前記第１のメモリ領域及び前記第２のメモリ領域が前記低抵抗状態であるときに前記第１のメモリ領域を前記高抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも大きい第１の電圧を印加し、前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも小さい第２の電圧を印加し、前記第１の電圧と前記第２の電圧との電位差を、前記抵抗記憶素子のリセット電圧よりも小さくする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１１】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
前記第１のメモリ領域が前記低抵抗状態であり、前記第２のメモリ領域が前記高抵抗状態であるときに、前記第１のメモリ領域を前記高抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも大きい等しい電圧をそれぞれ印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１２】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
前記第１のメモリ領域が前記高抵抗状態であり、前記第２のメモリ領域が前記低抵抗状態であるときに、前記第１のメモリ領域を前記低抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも大きい等しい電圧をそれぞれ印加して、前記第２のメモリ領域を前記高抵抗状態に書き換えた後、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のセット電圧よりも大きい等しい電圧をそれぞれ印加して、前記第１のメモリ領域及び前記第２のメモリ領域を前記低抵抗状態に書き換える
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１３】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、前記共通電極と複数の前記個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
複数の前記メモリ領域のうち前記低抵抗状態を書き込む前記メモリ領域に対応する前記個別電極に、前記抵抗記憶素子のセット電圧を印加し、
複数の前記メモリ領域のうち前記低抵抗状態の書き込みを行わない前記メモリ領域に対応する前記個別電極に、前記抵抗記憶素子のセット電圧をＶＳＥＴ、前記抵抗記憶素子のリセット電圧をＶＲＥＳＥＴとして、
Ｖ＜ＶＲＥＳＥＴ
Ｖ＞ＶＳＥＴ−２ＶＲＥＳＥＴ
の関係を満たす電圧Ｖを印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその書き込み方法に係り、特に、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその書き込み方法に関する。
【背景技術】
【０００２】
近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。【０００３】
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。【０００４】
抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献１及び非特許文献１〜３等に記載されている。
【特許文献１】米国特許第６４７３３３２号明細書
【非特許文献１】A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2001)
【非特許文献２】W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193
【非特許文献３】I. G. Baek et al., Tech. Digest IEDM 2004, p.587
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭ、ＳＲＡＭをはじめ、次世代の不揮発性ＲＡＭとして期待されるＦｅＲＡＭ（強誘電体メモリ：Ferroelectric Random Access Memory）等は、データ書き換え前後で読み出しに要求される差を確保するため、ある程度以上の面積が必要であり、高密度化するための阻害要因の一つになっている。また、ＭＲＡＭ（磁気メモリ：Magnetoresistive Random Access Memory）では、素子面積を小さくするほどに磁化反転に必要な電流値が大きくなってしまうため、書き込み電流値等との関係からセルサイズが制限されてしまう。このため、より集積化が容易な不揮発性メモリ材料及びこれを用いた不揮発性記憶装置が求められていた。【０００６】
本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、集積度を向上しうる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、前記共通電極と複数の前記個別電極との間の前記抵抗記憶層内に、それぞれ独立して前記高抵抗状態又は前記低抵抗状態を記憶する複数のメモリ領域が形成されていることを特徴とする不揮発性半導体記憶装置が提供される。【０００８】
また、本発明の他の観点によれば、共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、前記共通電極と複数の前記個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、前記抵抗記憶層を一括して前記高抵抗状態にリセットした後、複数の前記メモリ領域のうち任意の前記メモリ領域を前記低抵抗状態にセットすることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。【０００９】
また、本発明の更に他の観点によれば、共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、前記第１のメモリ領域及び前記第２のメモリ領域が前記高抵抗状態であるときに前記第１のメモリ領域を前記低抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間に、前記抵抗記憶素子のセット電圧よりも大きい第１の電圧を印加し、前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のセット電圧よりも小さい第２の電圧を印加し、前記第１の電圧と前記第２の電圧との電位差を、前記抵抗記憶素子のリセット電圧よりも小さくすることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。【００１０】
また、本発明の更に他の観点によれば、共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、前記第１のメモリ領域及び前記第２のメモリ領域が前記低抵抗状態であるときに前記第１のメモリ領域を前記高抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも大きい第１の電圧を印加し、前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも小さい第２の電圧を印加し、前記第１の電圧と前記第２の電圧との電位差を、前記抵抗記憶素子のリセット電圧よりも小さくすることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。【００１１】
また、本発明の更に他の観点によれば、共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、前記第１のメモリ領域が前記低抵抗状態であり、前記第２のメモリ領域が前記高抵抗状態であるときに、前記第１のメモリ領域を前記高抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも大きい等しい電圧をそれぞれ印加することを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。【００１２】
また、本発明の更に他の観点によれば、共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、前記第１のメモリ領域が前記高抵抗状態であり、前記第２のメモリ領域が前記低抵抗状態であるときに、前記第１のメモリ領域を前記低抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも大きい等しい電圧をそれぞれ印加して、前記第２のメモリ領域を前記高抵抗状態に書き換えた後、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のセット電圧よりも大きい等しい電圧をそれぞれ印加して、前記第１のメモリ領域及び前記第２のメモリ領域を前記低抵抗状態に書き換えることを特徴とする不揮発性半導体記憶装置の書き込み方法。【００１３】
また、本発明の更に他の観点によれば、共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、前記共通電極と複数の前記個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、複数の前記メモリ領域のうち前記低抵抗状態を書き込む前記メモリ領域に対応する前記個別電極に、前記抵抗記憶素子のセット電圧を印加し、複数の前記メモリ領域のうち前記低抵抗状態の書き込みを行わない前記メモリ領域に対応する前記個別電極に、前記抵抗記憶素子のセット電圧をＶＳＥＴ、前記抵抗記憶素子のリセット電圧をＶＲＥＳＥＴとして、Ｖ＜ＶＲＥＳＥＴ，Ｖ＞ＶＳＥＴ−２ＶＲＥＳＥＴの関係を満たす電圧Ｖを印加することを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
【発明の効果】
【００１４】
本発明によれば、共通電極と、共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、共通電極と複数の個別電極との間に、それぞれ独立して高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成された不揮発性半導体記憶装置を構成するので、抵抗記憶素子を微細化することができる。これにより、不揮発性半導体記憶装置の集積度を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図２】単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図３】抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフである。
【図４】フォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフである。
【図５】抵抗記憶素子について低電圧ＴＤＤＢ測定を行った結果を示すグラフである。
【図６】フォーミングのメカニズムの検討に用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図７】分割した抵抗記憶素子の各ピースにおける電流−電圧特性を示すグラフである。
【図８】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図９】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１０】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図１１】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１４】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図１５】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１６】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図１７】本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１８】本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１９】本発明の第４実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。
【図２０】本発明の第５実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図２１】本発明の第５実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図２２】本発明の第５実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【符号の説明】
【００１６】
１０…メモリセル
１２…抵抗記憶素子
１４…セル選択トランジスタ
２０…シリコン基板
２２…素子分離膜
２４…ゲート電極
２６，２８…ソース／ドレイン領域
３０，４０，４８…層間絶縁膜
３２，３４，５０…コンタクトプラグ
３６…ソース線
３８…下部電極
４２…抵抗記憶層
４４…上部電極
４６…抵抗記憶素子
５２…ビット線
【発明を実施するための最良の形態】
【００１７】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１乃至図１３を用いて説明する。【００１８】
図１は双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図２は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図３は抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフ、図４はフォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフ、図５は抵抗記憶素子の低電圧ＴＤＤＢ測定結果を示すグラフ、図６はフォーミングのメカニズムの検討に用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図７は分割した抵抗記憶素子の各ピースにおける電流−電圧特性を示すグラフ、図８は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図９は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１０は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図１１乃至図１３は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【００１９】
はじめに、抵抗記憶素子の基本動作について図１及び図２を用いて説明する。【００２０】
抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく２つに分類することができる。【００２１】
１つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ３やＳｒＺｒＯ３、或いは超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ１−ｘＣａｘＭｎＯ３やＬａ１−ｘＣａｘＭｎＯ３等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。【００２２】
他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。【００２３】
図１は、双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフであり、非特許文献１に記載されたものである。このグラフは、典型的な双極性抵抗記憶材料であるＣｒドープのＳｒＺｒＯ３を用いた場合である。【００２４】
初期状態において、抵抗記憶素子は高抵抗状態であると考える。【００２５】
印加電圧が０Ｖの状態から徐々に負電圧を増加していくと、その時に流れる電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり約−０．５Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。【００２６】
点Ｂの状態から徐々に負電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００２７】
印加電圧が０Ｖの状態から徐々に正電圧を増加していくと、電流値は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約０．５Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。【００２８】
点Ｄの状態から徐々に正電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００２９】
それぞれの抵抗状態は、約±０．５Ｖの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ａ，ｄに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ｂ，ｃに沿って線形的に変化し、低抵抗状態が維持される。【００３０】
このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するものである。【００３１】
図２は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、典型的な単極性抵抗記憶材料であるＴｉＯｘを用いた場合である。【００３２】
初期状態において、抵抗記憶素子は高抵抗状態であると考える。【００３３】
印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約１．６Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチ（セット）する。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、図２において点Ｂにおける電流値が約２０ｍＡで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。【００３４】
点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００３５】
印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約１．２Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。【００３６】
点Ｄの状態から徐々に電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。【００３７】
それぞれの抵抗状態は、セット、リセットに必要な電圧以下で安定である。すなわち、図２においては約１．０Ｖ以下で両状態ともに安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧よりも低ければ、電流−電圧特性は曲線ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流−電圧特性は曲線ｃに沿って変化し、低抵抗状態が維持される。【００３８】
このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。【００３９】
上記抵抗記憶材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状態では図１及び図２に示すような特性は得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要である。【００４０】
図３は、図２の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性である。【００４１】
素子形成直後の初期状態では、図３に示すように、高抵抗であり且つ絶縁耐圧は８Ｖ程度と非常に高くなっている。この絶縁耐圧は、セットやリセットに必要な電圧と比較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の変化は生じない。【００４２】
初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図３に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われる。このようなフォーミングを行うことにより、抵抗記憶素子は図２に示すような電流−電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。一度フォーミングを行った後は、抵抗記憶素子がフォーミング前の初期状態に戻ることはない。【００４３】
フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。【００４４】
次に、フォーミングのメカニズムに関して本願発明者が検討を行った結果について図４乃至図７を用いて説明する。なお、検討に用いた試料は、膜厚１５０ｎｍのＰｔよりなる下部電極と、ＴｉＯｘよりなる抵抗記憶層と、膜厚１００ｎｍのＰｔよりなる上部電極とを有する抵抗記憶素子である。【００４５】
図４は、フォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフである。図４に示すように、フォーミングが生じる電圧は、抵抗記憶層の膜厚が厚くなるほどに増加する。これら測定点は線形近似することができ、回帰直線は原点を通る。このことは、フォーミングが生じる電圧が、膜厚ゼロの極限でゼロになることを意味している。つまり、フォーミングの現象は、電極と抵抗記憶層との界面で生じている現象ではなく、抵抗記憶層の膜内において厚さ方向に生じる現象であると考えられる。【００４６】
図５は、フォーミング処理前の試料について低電圧ＴＤＤＢ測定を行った結果を示すグラフである。なお、測定は室温で行い、印加電圧は７Ｖ、抵抗記憶層の膜厚は３０ｎｍとした。図５に示すように、約５００秒の時間経過後に急激に電流値が増加しており、絶縁破壊が生じていることが判る。絶縁破壊が生じた後の抵抗記憶素子のＩ−Ｖ測定を行った結果、図６に示すようなＲＲＡＭ特性が確認され、フォーミング処理が完了した状態であることが確認できた。【００４７】
図４乃至図６の結果を考え合わせると、フォーミングの現象は絶縁破壊と等価な現象であり、絶縁破壊によって電流経路となる変質領域が形成されるものと考えられる。【００４８】
次に、図６に示すようなＲＲＡＭ特性がこの変質領域で生じていることを示す。【００４９】
まず、上部電極の直径を５００μｍとした抵抗記憶素子を形成し、フォーミング処理を行った。次いで、この抵抗記憶素子を、高抵抗状態から低抵抗状態にセットした。このときの抵抗記憶素子の電流−電圧特性を、図７に○印で示した。【００５０】
この後、この抵抗記憶素子を２つに割り、分割後のそれぞれのピースについて電流−電圧特性を再度測定した。各ピースの電流−電圧特性は、図７に点線及び実線でそれぞれ示している。【００５１】
この結果、一方のピース（点線）は低抵抗状態にあり、電極分割前のセット後の低抵抗状態における測定データともよく一致していた。これに対し、他方のピース（実線）はフォーミング処理前の状態のままであった。これらのことから、フォーミングによって生じた電流パスは前記一方のピース側のみに含まれており、且つこのピースのみが電極分割前の抵抗状態を記憶していることが判る。前記他方のピースは、抵抗状態の記憶にまったく寄与していない。【００５２】
以上の結果から、フォーミングにより形成される変質領域は、極めて狭い局所的な領域に生じているものと考えられる。そして、図４の結果と考え合わせると、この変質領域は、抵抗記憶層の膜厚方向に伸びるフィラメント状であるものと考えられる。【００５３】
そして、抵抗記憶素子のＲＲＡＭ特性は、フォーミングにより生じたフィラメント状の変質領域で生じているものと考えられる。それゆえＦｅＲＡＭやＭＲＡＭとは異なり、スイッチング前後での電気的応答の変化が電極面積に殆ど依存することはなく、電極面積を大幅に縮小することが可能である。また、抵抗記憶層を狭持する上部電極と下部電極とは、必ずしも１：１で対応している必要はなく、共通電極としての１つの下部電極に対して個別電極としての複数の上部電極を設けたり、個別電極としての複数の下部電極に対して共通電極としての１つの上部電極を設けたりすることもできる。【００５４】
フィラメント状の変質領域によりＲＲＡＭ特性が得られるメカニズムは明らかではないが、本願発明者は例えば以下のようであると推察している。【００５５】
抵抗記憶素子を形成してフォーミング処理を行い絶縁破壊を引き起こすと、抵抗記憶層内にフィラメント状の変質領域が形成され、この変質領域に電流パスが形成される。この状態が、抵抗記憶素子の低抵抗状態である。【００５６】
低抵抗状態の抵抗記憶素子に電圧を印加すると、上記電流パスを介して電流が流れる。この電流値が大きくなると、電流パス内において陽極酸化に類似の酸化反応が生じ、変質領域を元に戻すように作用する。そして、変質領域が減少することにより電流パスが狭くなり、或いはパスの電極界面近傍を中心に酸化が進むことにより電流パスが塞がれ、高抵抗となる。この状態が、抵抗記憶素子の高抵抗状態である。【００５７】
高抵抗状態の抵抗記憶素子に所定値以上の電圧を印加すると、電流パスを塞いでいる酸化領域で絶縁破壊が生じ、再び電流パスが形成される。これにより、抵抗記憶素子は低抵抗状態に戻る。【００５８】
次に、本実施形態による不揮発性半導体記憶装置及びその製造方法について図８乃至図１３を用いて説明する。【００５９】
図８及び図９に示すように、シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタが形成されている。【００６０】
ゲート電極２４は、図８に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能する。【００６１】
セル選択トランジスタが形成されたシリコン基板２０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２が埋め込まれた層間絶縁膜３０が形成されている。層間絶縁膜３０上には、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線３６が形成されている。【００６２】
ソース線３６が形成された層間絶縁膜３０上には、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４が埋め込まれた層間絶縁膜４０が形成されている。【００６３】
層間絶縁膜４０上には、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された下部電極３８が形成されている。下部電極３８は、コンタクトプラグ３４に対応して１つずつ形成されている。下部電極３８が形成された層間絶縁膜４０上には、抵抗記憶層４２が形成されている。抵抗記憶層４２上には、上部電極４４が形成されている。上部電極４４は、素子分離領域を挟んで行方向（図面横方向）に隣接する２つの下部電極３８と重なるように形成されている。こうして、層間絶縁膜４０上には、下部電極３８、抵抗記憶層４２及び上部電極４４よりなる抵抗記憶素子４６が形成されている。素子分離領域を挟んで行方向に隣接する２つの抵抗記憶素子４６は、上部電極４４を共通としている。【００６４】
抵抗記憶素子４６上には、層間絶縁膜４８が形成されている。層間絶縁膜４８には、抵抗記憶素子４６の上部電極４４に電気的に接続されたコンタクトプラグ５０が埋め込まれている。【００６５】
コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上には、コンタクトプラグ５０を介して抵抗記憶素子４６の上部電極４４に接続され、行方向に延在するビット線５２が形成されている。【００６６】
このように、本実施形態による不揮発性半導体記憶装置は、行方向に隣接する抵抗記憶素子４６の上部電極４４が共用されていることに主たる特徴がある。抵抗記憶素子４６の電気特性は、抵抗記憶層４２内に形成されるフィラメント状の変質領域によって規定される。したがって、１つの上部電極４４に対して２つの下部電極３８を設けた場合には、上部電極と２つの下部電極３８との間にそれぞれフィラメント状の変質領域が形成されてメモリ領域となるため、２つの抵抗記憶素子４６として機能させることができる。【００６７】
すなわち、上部電極４４は単位メモリセルに影響を及ぼすことなく、下部電極３８より面積を大きくすることが許容される。このことは、上部電極４４にコンタクトプラグ５０を接続する際に位置合わせマージンを緩和しうる等の利点があり、極めて有利である。【００６８】
抵抗記憶層４２内に形成されるフィラメント状の変質領域は極めて微小であるため、下部電極３８は、デザインルール上の最小加工寸法まで縮小することができる。これにより、素子を微細化することができる。【００６９】
なお、一の上部電極４４に対応する２つの下部電極３８は、抵抗記憶素子４６のデータ書き換え時に下部電極３８間の抵抗記憶層４２においてフォーミングが生じない間隔で配置する必要がある。すなわち、下部電極３８間の抵抗記憶層４２においてフォーミングが生じる電圧が、抵抗記憶素子４６のデータ書き換え時に下部電極３８間に印加される最大の電圧差よりも大きくなるように、下部電極３８間の間隔を規定する。【００７０】
抵抗記憶素子４６のデータ書き換え時に下部電極３８間に印加される最大の電圧差が抵抗記憶素子４６の書き込み電圧（セット電圧）の場合、例えば図６に示す特性の抵抗記憶素子４６では、およそ１．７Ｖとなる。フォーミングが生じる電圧が１．７Ｖのときの抵抗記憶層４２の膜厚を図４に示すグラフから算出すると、およそ９ｎｍとなる。つまり、下部電極３８の間隔を９ｎｍよりも多く確保すれば、下部電極３８間にセット電圧或いはリセット電圧に相当する電圧が印加されても、下部電極３８間の抵抗記憶層４２においてフォーミングが生じることはない。【００７１】
また、下部電極３８間の間隔を、抵抗記憶層４２の膜厚に相当する距離よりも大きくすることも有効である。こうすることにより、下部電極３８間の抵抗記憶層４２においてフォーミングが生じる電圧が、下部電極３８と上部電極４４との間でフォーミングが生じる電圧よりも大きくなるので、抵抗記憶素子４６のデータ書き換え時やフォーミング時に下部電極３８間の抵抗記憶層４２においてフォーミングが生じることを効果的に防止することができる。【００７２】
下部電極３８間の間隔は、抵抗記憶素子４６の構造や構成材料、データ書き換え時の電圧印加方法等に応じて適宜設定することが望ましい。【００７３】
図８及び図９に示す本実施形態による不揮発性半導体記憶装置のメモリセル１０は、図１０に示すように、抵抗記憶素子１２と、セル選択トランジスタ１４とを有している。抵抗記憶素子１２は、その一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１４のドレイン端子に接続されている。セル選択トランジスタ１４のソース端子はソース線ＳＬに接続され、ゲート端子はワード線ＷＬに接続されている。そして、このようなメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。【００７４】
列方向には、複数のワード線ＷＬ１，／ＷＬ１，ＷＬ２，／ＷＬ２…が配されており、列方向に並ぶメモリセル１０に共通の信号線を構成している。また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセル１０に共通の信号線を構成している。なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。【００７５】
行方向（図面横方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。【００７６】
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１０を用いて説明する。なお、抵抗記憶素子のフォーミングは完了しているものとする。【００７７】
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【００７８】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【００７９】
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約２Ｖ程度のバイアス電圧を印加する。【００８０】
これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。【００８１】
このとき、抵抗記憶素子１２の抵抗値ＲＨは、セル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。【００８２】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。【００８３】
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【００８４】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【００８５】
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約１．２Ｖ程度のバイアス電圧を印加する。【００８６】
これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。【００８７】
このとき、セル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。【００８８】
リセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。【００８９】
つまり、リセット過程では、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。【００９０】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する。【００９１】
本実施形態による不揮発性半導体記憶装置では、図１０に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。【００９２】
次に、図１０に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。【００９３】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。【００９４】
次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する。このバイアス電圧は、抵抗記憶素子１２がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。【００９５】
ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。【００９６】
次に、本実施形態による不揮発性半導体装置の製造方法について図１１乃至図１３を用いて説明する。【００９７】
まず、シリコン基板２０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜２２を形成する。【００９８】
次いで、シリコン基板２０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタを形成する（図１１（ａ））。【００９９】
次いで、セル選択トランジスタが形成されたシリコン基板２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。【０１００】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜３０に、ソース／ドレイン領域２６に達するコンタクトホールを形成する。【０１０１】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２を形成する（図１１（ｂ））。【０１０２】
次いで、コンタクトプラグ３２が埋め込まれた層間絶縁膜３０上に、例えばＣＶＤ法により、プラチナ（Ｐｔ）膜を堆積する。【０１０３】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線３６を形成する（図１１（ｃ））。【０１０４】
次いで、ソース線３６が形成された層間絶縁膜３０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。【０１０５】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４０、３０に、ソース／ドレイン領域２８に達するコンタクトホールを形成する。【０１０６】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４を形成する（図１２（ａ））。【０１０７】
次いで、コンタクトプラグ３４が埋め込まれた層間絶縁膜４０上に、例えばＣＶＤ法により、プラチナ膜を堆積する。【０１０８】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された下部電極３８を形成する（図１２（ｂ））。下部電極３８は、コンタクトプラグ３４のそれぞれに対応して設けられている。【０１０９】
次いで、下部電極３８が形成された層間絶縁膜４０上に、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等により、例えば膜厚５０ｎｍのＴｉＯｘ膜を堆積し、ＴｉＯｘ膜よりなる抵抗記憶層４２を形成する（図１２（ｃ））。【０１１０】
次いで、抵抗記憶層４２上に、例えばＣＶＤ法により、プラチナ膜を堆積する。【０１１１】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、プラチナ膜よりなる上部電極４４を形成する（図１３（ａ））。【０１１２】
上部電極４４は、素子分離領域を挟んでビット線の延在方向（図面、横方向）に隣接する２つの下部電極３８に重なるように形成する。これにより、上部電極４４を共通とする２つの抵抗記憶素子４６が、ビット線の延在方向に素子分離領域を挟んで隣接して形成される。【０１１３】
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、例えばＣＭＰ法によりその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜４８を形成する。【０１１４】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４８に、抵抗記憶素子４６の上部電極４４に達するコンタクトホールを形成する。【０１１５】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、抵抗記憶素子４６の上部電極４４に電気的に接続されたコンタクトプラグ５０を形成する（図１３（ｂ））。【０１１６】
次いで、コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５０を介して抵抗記憶素子４６に接続されたビット線５２を形成する（図１３（ｃ））。【０１１７】
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。【０１１８】
このように、本実施形態によれば、複数の抵抗記憶素子で上部電極を共用するので、単位メモリセルの面積に影響を及ぼすことなく上部電極を大きくすることができる。これにより、上部電極に接続される配線やコンタクトプラグの位置合わせマージンを向上することができ、製造プロセスを簡略にすることができる。また、下部電極は、デザインルール上の最小加工寸法まで縮小しても差し支えなく、これによって素子の微細化を図ることができる。【０１１９】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１４乃至図１８を用いて説明する。【０１２０】
なお、図１乃至図１３に示す第１実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。【０１２１】
図１４は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図１５は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１６は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図１７及び図１８は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【０１２２】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１４及び図１５を用いて説明する。図１５（ａ）は図１４のＡ−Ａ′線断面図、図１５（ｂ）は図１４のＢ−Ｂ′線断面図である。【０１２３】
図１４及び図１５に示すように、シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタが形成されている。【０１２４】
ゲート電極２４は、図８に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能する。【０１２５】
セル選択トランジスタが形成されたシリコン基板２０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４とが埋め込まれた層間絶縁膜３０が形成されている。層間絶縁膜３０上には、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線３６と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された下部電極３８とが形成されている。下部電極３８は、列方向に長い矩形形状を有しており、その中央部分においてコンタクトプラグ３４と接続されている（図１４参照）。【０１２６】
ソース線３６及び下部電極３８が形成された領域以外の層間絶縁膜３０上には層間絶縁膜４０が形成されている。これにより、ソース線３６、下部電極３８及び層間絶縁膜４０の表面が平坦化されている。【０１２７】
ソース線３６、下部電極３８及び層間絶縁膜４０上には、抵抗記憶層４２が形成されている。抵抗記憶層４２上には、上部電極４４が形成されている。上部電極４４は、１つの下部電極３８上にそれぞれ２つずつ形成されている。これにより、下部電極３８を共通とする２つの抵抗記憶素子４６が、下部電極３８の形成領域にそれぞれ形成されている。【０１２８】
抵抗記憶素子４６上には、層間絶縁膜４８が形成されている。層間絶縁膜４８には、抵抗記憶素子４６の上部電極４４に電気的に接続されたコンタクトプラグ５０が埋め込まれている。【０１２９】
コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上には、コンタクトプラグ５０を介して抵抗記憶素子４６の上部電極４４に接続され、行方向に延在するビット線５２が形成されている。【０１３０】
このように、本実施形態による不揮発性半導体記憶装置は、列方向に隣接する抵抗記憶素子４６の下部電極３８が共用されていることに主たる特徴がある。そして、下部電極３８を共用する２つの抵抗記憶素子は、１つの選択トランジスタに接続されている。【０１３１】
抵抗記憶素子４６の電気特性は、抵抗記憶層４２内に形成されるフィラメント状の変質領域によって規定される。したがって、１つの下部電極３８に対して２つの上部電極４４を設けた場合には、上部電極と２つの下部電極３８との間にそれぞれフィラメント状の変質領域が形成されてメモリ領域となるため、２つの抵抗記憶素子４６として機能させることができる。これにより、素子を微細化することができる。また、本実施形態による不揮発性半導体記憶装置では、２つの抵抗記憶素子４６に対して１つのセル選択トランジスタを形成すればよく、素子の集積度を更に向上することができる。【０１３２】
図１６は、図１４及び図１５に示す本実施形態による不揮発性半導体記憶装置の回路図である。図１６に示すように、１つのメモリセル１０は、１つのセル選択トランジスタ１４と、２つの抵抗記憶素子１２ａ，１２ｂとを有している。セル選択トランジスタ１４のソース端子はソース線ＳＬ（ＳＬ１）に接続され、ゲート端子はワード線ＷＬ（ＷＬ１）に接続されている。抵抗記憶素子１２ａ，１２ｂの一端は、セル選択トランジスタ１４のドレイン端子に接続されている。抵抗記憶素子１２ａ，１２ｂの他端は、それぞれ別々のビット線ＢＬ（ＢＬ１１，ＢＬ１２）に接続されている。そして、このようなメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。【０１３３】
列方向には、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３…が配されており、列方向に並ぶメモリセル１０に共通の信号線を構成している。また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセル１０に共通の信号線を構成している。【０１３４】
行方向（図面横方向）には、複数のビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２，ＢＬ３１，ＢＬ３２…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。【０１３５】
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１６を用いて説明する。なお、抵抗記憶素子のフォーミング処理は完了しているものとする。【０１３６】
本実施形態による不揮発性半導体記憶装置の書き込み方法では、まず、書き換え対象のメモリセル１０を含むセクタを一括リセットする。その後、メモリセル１０への書き込みを行う。【０１３７】
はじめに、セクタの一括リセットについて説明する。なお、以下の説明では、ワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１１，ＢＬ１２、ソース線ＳＬ１〜ＳＬ３に接続されたメモリセルを一括リセットするものとする。【０１３８】
まず、ワード線ＷＬ１，ＷＬ２，ＷＬ３に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１，ＳＬ２，ＳＬ３は、基準電位、例えば接地電位である０Ｖに接続する。【０１３９】
次いで、ビット線ＢＬ１１，ＢＬ１２に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧（リセット電圧ＶＲＥＳＥＴ）を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約１Ｖ程度のバイアス電圧を印加する。なお、ビット線ＢＬ２１，ＢＬ２２，ＢＬ３１，ＢＬ３２は、フローティングにする。【０１４０】
これにより、各抵抗記憶素子１２にはリセット電圧ＶＲＥＳＥＴが印加され、高抵抗状態の抵抗記憶素子１２はリセットされて低抵抗状態となる。低抵抗状態の抵抗記憶素子１２は、低抵抗状態のまま維持される。【０１４１】
こうして、ビット線ＢＬ１１，ＢＬ１２に接続されるメモリセル１０の一括リセットが完了する。【０１４２】
次に、メモリセル１０への書き込み方法について説明する。なお、以下の説明では、ワード線ＷＬ１、ビット線ＢＬ１１，ＢＬ１２、ソース線ＳＬ１に接続されたメモリセル１０へ書き込む場合について説明する。【０１４３】
メモリセル１０への書き込みの際には、抵抗記憶素子１２ａ，１２ｂに書き込むべき情報の組み合わせに応じて、各信号線に印加する電圧を下記（１）〜（４）から選択する。【０１４４】
（１）抵抗記憶素子１２ａ，１２ｂの双方に高抵抗状態を書き込む場合
抵抗記憶素子１２ａ，１２ｂに高抵抗状態を書き込む場合には、特段の処理を要しない。一括リセットが完了した後には、抵抗記憶素子１２ａ，１２ｂは高抵抗状態である。したがって、抵抗記憶素子１２ａ，１２ｂを高抵抗状態に書き込む場合には、一括リセットの処理だけ行えばよい。【０１４５】
（２）抵抗記憶素子１２ａに高抵抗状態を書き込み、抵抗記憶素子１２ｂに低抵抗状態を書き込む場合
ワード線ＷＬ１に所定の電圧を印加してセル選択トランジスタ１４をオン状態にし、ソース線ＳＬ１を基準電位、例えば接地電位である０Ｖに接続する。【０１４６】
次いで、ビット線ＢＬ１１にＶＳＥＴ−ΔＶＳＥＴの電圧を印加し、ビット線ＢＬ１２にＶＳＥＴ＋ΔＶＳＥＴの電圧を印加する。ここで、電圧ＶＳＥＴは抵抗記憶素子１２のセットに必要な電圧（セット電圧）であり、ΔＶＳＥＴは２ΔＶＳＥＴ＜ＶＲＥＳＥＴを満足する電圧である。【０１４７】
これにより、抵抗記憶素子１２ｂには、セット電圧よりも高いＶＳＥＴ＋ΔＶＳＥＴの電圧が印加され、高抵抗状態から低抵抗状態にセットされる。一方、抵抗記憶素子１２ａに印加される電圧はセット電圧よりも低い電圧（ＶＳＥＴ−ΔＶＳＥＴ）であり、抵抗記憶素子１２ａは高抵抗状態のまま維持される。ビット線ＢＬ１１とビット線ＢＬ１２との間の電圧はリセット電圧ＶＲＥＳＥＴよりも低い２ΔＶＳＥＴであり、隣接メモリセルへのディスターブは生じない。こうして、抵抗記憶素子１２ａへの高抵抗状態の書き込み及び抵抗記憶素子１２ｂへの低抵抗状態の書き込みが完了する。【０１４８】
（３）抵抗記憶素子１２ａに低抵抗状態を書き込み、抵抗記憶素子１２ｂに高抵抗状態を書き込む場合
ワード線ＷＬ１に所定の電圧を印加してセル選択トランジスタ１４をオン状態にし、ソース線ＳＬ１を基準電位、例えば接地電位である０Ｖに接続する。【０１４９】
次いで、ビット線ＢＬ１１にＶＳＥＴ＋ΔＶＳＥＴの電圧を印加し、ビット線ＢＬ１２にＶＳＥＴ−ΔＶＳＥＴの電圧を印加する。【０１５０】
これにより、抵抗記憶素子１２ａには、セット電圧よりも高いＶＳＥＴ＋ΔＶＳＥＴの電圧が印加され、高抵抗状態から低抵抗状態にセットされる。一方、抵抗記憶素子１２ｂに印加される電圧はセット電圧よりも低い電圧（ＶＳＥＴ−ΔＶＳＥＴ）であり、抵抗記憶素子１２ｂは高抵抗状態のまま維持される。ビット線ＢＬ１１とビット線ＢＬ１２との間の電圧はリセット電圧ＶＲＥＳＥＴよりも低い２ΔＶＳＥＴであり、隣接メモリセルへのディスターブは生じない。こうして、抵抗記憶素子１２ａへの低抵抗状態の書き込み及び抵抗記憶素子１２ｂへの高抵抗状態の書き込みが完了する。【０１５１】
（４）抵抗記憶素子１２ａ，１２ｂの双方に低抵抗状態を書き込む場合
ワード線ＷＬ１に所定の電圧を印加してセル選択トランジスタ１４をオン状態にし、ソース線ＳＬ１を基準電位、例えば接地電位である０Ｖに接続する。【０１５２】
次いで、ビット線ＢＬ１１，ＢＬ１２に、ＶＳＥＴ＋ΔＶＳＥＴの電圧を印加する。【０１５３】
これにより、抵抗記憶素子１２ａ，１２ｂには、セット電圧よりも高いＶＳＥＴ＋ΔＶＳＥＴの電圧が印加され、高抵抗状態から低抵抗状態にセットされる。ビット線ＢＬ１１とビット線ＢＬ１２との間の電圧は０Ｖであり、隣接メモリセルへのディスターブは生じない。こうして、抵抗記憶素子１２ａ，１２ｂへの低抵抗状態の書き込みが完了する。【０１５４】
次に、図１６に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象の抵抗記憶素子は、ワード線ＷＬ１及びビット線ＢＬ１１に接続されたメモリセル１０であるものとする。【０１５５】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。非選択セルに接続されたワード線ＷＬ２，ＷＬ３…、ビット線ＢＬ２１，ＢＬ２２，ＢＬ３１，ＢＬ３２…、ソース線ＳＬ２，ＳＬ３…は、フローティングにする。【０１５６】
次いで、ビット線ＢＬ１１，ＢＬ１２に、互いに等しい所定のバイアス電圧を印加する。このバイアス電圧は、抵抗記憶素子１２ａ、１２ｂがいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、リセット電圧ＶＲＥＳＥＴよりも低い値に設定する。【０１５７】
ビット線ＢＬ１１，ＢＬ１２にこのようなバイアス電圧を印加すると、ビット線ＢＬ１１には抵抗記憶素子１２ａの抵抗値に応じた電流が流れる。また、ビット線ＢＬ１２には抵抗記憶素子１２ｂの抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１１，ＢＬ１２に流れるこれら電流値を検出することにより、抵抗記憶素子１２ａ，１２ｂがどのような抵抗状態にあるかを読み出すことができる。【０１５８】
次に、本実施形態による不揮発性半導体装置の製造方法について図１７及び図１８を用いて説明する。【０１５９】
まず、シリコン基板２０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜２２を形成する。【０１６０】
次いで、シリコン基板２０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタを形成する（図１７（ａ））。【０１６１】
次いで、セル選択トランジスタが形成されたシリコン基板２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。【０１６２】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜３０に、ソース／ドレイン領域２６，２８に達するコンタクトホールを形成する。【０１６３】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４とを形成する（図１７（ｂ））。【０１６４】
次いで、コンタクトプラグ３２が埋め込まれた層間絶縁膜３０上に、例えばＣＶＤ法により、プラチナ（Ｐｔ）膜を堆積する。【０１６５】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線３６と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された下部電極３８とを形成する（図１７（ｃ））。下部電極３８は、列方向に長い矩形形状を有しており、その中央部分においてコンタクトプラグ３４に接続される（図１４参照）。【０１６６】
次いで、ソース線３６及び下部電極３８が形成された層間絶縁膜３０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、この表面をＣＭＰ法等により平坦化し、ソース線３６及び下部電極３８の間に埋め込まれたシリコン酸化膜よりなる層間絶縁膜４０を形成する（図１７（ｄ））。【０１６７】
次いで、ソース線３６、下部電極３８及び層間絶縁膜４０上に、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等により、例えば膜厚５０ｎｍのＴｉＯｘ膜を堆積し、ＴｉＯｘ膜よりなる抵抗記憶層４２を形成する。【０１６８】
次いで、抵抗記憶層４２上に、例えばＣＶＤ法により、プラチナ膜４４ａを堆積する（図１８（ａ））。【０１６９】
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜４４ａをパターニングし、プラチナ膜４４ａよりなる上部電極４４を形成する（図１８（ｂ））。上部電極４４は、下部電極３８上にそれぞれ２つずつ形成される。これにより、下部電極３８を共通とする２つの抵抗記憶素子４６が、ワード線ＷＬの延在方向に隣接して形成される（図１４参照）。【０１７０】
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、例えばＣＭＰ法によりその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜４８を形成する。【０１７１】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４８に、抵抗記憶素子４６の上部電極４４に達するコンタクトホールを形成する。【０１７２】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール内に、抵抗記憶素子４６の上部電極４４に電気的に接続されたコンタクトプラグ５０を形成する。【０１７３】
次いで、コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５０を介して抵抗記憶素子４６に接続されたビット線５２を形成する（図１８（ｃ））。【０１７４】
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。【０１７５】
このように、本実施形態によれば、２つの抵抗記憶素子間で下部電極を共用するので、抵抗記憶子を微細化することができる。また、２つの抵抗記憶素子に対して１つのセル選択トランジスタを設けるので、素子の集積度を更に向上することができる。【０１７６】
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置の書き込み方法について図１６を用いて説明する。なお、図１乃至図１８に示す第１及び第２実施形態による抵抗記憶素子及び不揮発性半導体記憶装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。【０１７７】
本実施形態では、第２実施形態による不揮発性半導体記憶装置の他の書き込み方法について説明する。第２実施形態に記載の書き込み方法は一括リセットを行った後に各メモリセルの書き込みを行うものであったが、本実施形態の書き込み方法は任意のメモリセルのみに書き込みを行う方法、すなわちランダムアクセスが可能な書き込み方法である。【０１７８】
まず、一のメモリセル１０に含まれる抵抗記憶素子１２ａ，１２ｂの抵抗状態を読み出す。抵抗記憶素子１２ａ，１２ｂの抵抗状態の読み出し方法は、第２実施形態に記載した通りである。本実施形態による不揮発性半導体記憶装置の書き込み方法では、一のメモリセル１０に含まれる抵抗記憶素子１２ａ，１２ｂの抵抗状態の組み合わせに応じて、書き換えの際の駆動条件を設定する。このため、書き換えの前に、抵抗記憶素子１２ａ，１２ｂの抵抗状態を読み出す必要がある。【０１７９】
次いで、読み出した抵抗記憶素子１２ａ，１２ｂの抵抗状態の組み合わせに応じて、以下の４通りの方法により書き換えを行う。【０１８０】
（１）抵抗記憶素子１２ａ，１２ｂの双方が高抵抗状態であり、その一方を低抵抗状態に書き換える場合
抵抗記憶素子１２ａ及び抵抗記憶素子１２ｂが高抵抗状態のときに、抵抗記憶素子１２ａのみを低抵抗状態に書き換える場合には、まず、ワード線ＷＬ１に所定の電圧を印加してセル選択トランジスタ１４をオン状態にし、ソース線ＳＬ１を基準電位、例えば接地電位である０Ｖに接続する。【０１８１】
次いで、ビット線ＢＬ１１にＶＳＥＴ＋ΔＶＳＥＴの電圧を印加し、ビット線ＢＬ１２にＶＳＥＴ−ΔＶＳＥＴの電圧を印加する。ここで、電圧ＶＳＥＴは抵抗記憶素子１２のセットに必要な電圧（セット電圧）であり、ΔＶＳＥＴは２ΔＶＳＥＴ＜ＶＲＥＳＥＴを満足する電圧である。【０１８２】
これにより、抵抗記憶素子１２ａには、セット電圧よりも高いＶＳＥＴ＋ΔＶＳＥＴの電圧が印加され、高抵抗状態から低抵抗状態にセットされる。一方、抵抗記憶素子１２ｂに印加される電圧はセット電圧よりも低い電圧（ＶＳＥＴ−ΔＶＳＥＴ）であり、抵抗記憶素子１２ｂは高抵抗状態のまま維持される。ビット線ＢＬ１１とビット線ＢＬ１２との間の電圧はリセット電圧ＶＲＥＳＥＴよりも低い２ΔＶＳＥＴであり、隣接メモリセルへのディスターブは生じない。こうして、抵抗記憶素子１２ａへの低抵抗状態の書き込みを行うことができる。【０１８３】
なお、抵抗記憶素子１２ａ及び抵抗記憶素子１２ｂが高抵抗状態のときに、抵抗記憶素子１２ｂのみを低抵抗状態に書き換える場合には、ビット線ＢＬ１１に印加する電圧とビット線ＢＬ１２に印加する電圧とを入れ替えればよい。【０１８４】
（２）抵抗記憶素子１２ａ，１２ｂの双方が低抵抗状態であり、その一方を高抵抗状態に書き換える場合
抵抗記憶素子１２ａ及び抵抗記憶素子１２ｂが低抵抗状態のときに、抵抗記憶素子１２ａのみを高抵抗状態に書き換える場合には、まず、ワード線ＷＬ１に所定の電圧を印加してセル選択トランジスタ１４をオン状態にし、ソース線ＳＬ１を基準電位、例えば接地電位である０Ｖに接続する。【０１８５】
次いで、ビット線ＢＬ１１にＶＲＥＳＥＴ＋ΔＶＲＥＳＥＴの電圧を印加し、ビット線ＢＬ１２にＶＲＥＳＥＴ−ΔＶＲＥＳＥＴの電圧を印加する。ここで、電圧ＶＲＥＳＥＴは抵抗記憶素子１２のリセットに必要な電圧（リセット電圧）であり、ΔＶＲＥＳＥＴは２ΔＶＲＥＳＥＴ＜ＶＲＥＳＥＴを満足する電圧である。【０１８６】
これにより、抵抗記憶素子１２ａには、リセット電圧よりも高いＶＲＥＳＥＴ＋ΔＶＲＥＳＥＴの電圧が印加され、低抵抗状態から高抵抗状態にリセットされる。一方、抵抗記憶素子１２ｂに印加される電圧はリセット電圧よりも低い電圧（ＶＲＥＳＥＴ−ΔＶＲＥＳＥＴ）であり、抵抗記憶素子１２ｂは低抵抗状態のまま維持される。ビット線ＢＬ１１とビット線ＢＬ１２との間の電圧はリセット電圧ＶＲＥＳＥＴよりも低い２ΔＶＲＥＳＥＴであり、隣接メモリセルへのディスターブは生じない。こうして、抵抗記憶素子１２ａへの高抵抗状態の書き込みを行うことができる。【０１８７】
なお、抵抗記憶素子１２ａ及び抵抗記憶素子１２ｂが低抵抗状態のときに、抵抗記憶素子１２ｂのみを高抵抗状態に書き換える場合には、ビット線ＢＬ１１に印加する電圧とビット線ＢＬ１２に印加する電圧とを入れ替えればよい。【０１８８】
（３）抵抗記憶素子１２ａ，１２ｂの一方が高抵抗状態で他方が低抵抗状態であり、低抵抗状態の抵抗記憶素子を高抵抗状態に書き換える場合
抵抗記憶素子１２ａが低抵抗状態であり抵抗記憶素子１２ｂが高抵抗状態のときに、抵抗記憶素子１２ａを高抵抗状態に書き換える場合には、まず、ワード線ＷＬ１に所定の電圧を印加してセル選択トランジスタ１４をオン状態にし、ソース線ＳＬ１を基準電位、例えば接地電位である０Ｖに接続する。【０１８９】
次いで、ビット線ＢＬ１１，ＢＬ１２に、ＶＲＥＳＥＴ＋ΔＶＲＥＳＥＴの電圧を印加する。【０１９０】
これにより、抵抗記憶素子１２ａには、リセット電圧よりも高いＶＲＥＳＥＴ＋ΔＶＲＥＳＥＴの電圧が印加され、低抵抗状態から高抵抗状態にリセットされる。一方、抵抗記憶素子１２ｂにもリセット電圧よりも高いＶＲＥＳＥＴ＋ΔＶＲＥＳＥＴの電圧が印加されるが、もともとリセット状態であり、抵抗記憶素子１２ｂは高抵抗状態のまま維持される。ビット線ＢＬ１１とビット線ＢＬ１２との間の電圧は０Ｖであり、隣接メモリセルへのディスターブは生じない。こうして、抵抗記憶素子１２ａへの高抵抗状態の書き込みを行うことができる。【０１９１】
なお、抵抗記憶素子１２ａが高抵抗状態であり抵抗記憶素子１２ｂが低抵抗状態のときに、抵抗記憶素子１２ｂを高抵抗状態に書き換える場合も、上記と同様である。【０１９２】
（４）抵抗記憶素子１２ａ，１２ｂの一方が高抵抗状態で他方が低抵抗状態であり、高抵抗状態の抵抗記憶素子を低抵抗状態に書き換える場合
抵抗記憶素子１２ａが高抵抗状態であり抵抗記憶素子１２ｂが低抵抗状態のときに、抵抗記憶素子１２ａを低抵抗状態に書き換える場合には、まず、ワード線ＷＬ１に所定の電圧を印加してセル選択トランジスタ１４をオン状態にし、ソース線ＳＬ１を基準電位、例えば接地電位である０Ｖに接続し、ビット線ＢＬ１１，ＢＬ１２にＶＲＥＳＥＴ＋ΔＶＲＥＳＥＴの電圧を印加する。【０１９３】
これにより、抵抗記憶素子１２ｂには、リセット電圧よりも高いＶＲＥＳＥＴ＋ΔＶＲＥＳＥＴの電圧が印加され、低抵抗状態から高抵抗状態にリセットされる。一方、抵抗記憶素子１２ａにもリセット電圧よりも高いＶＲＥＳＥＴ＋ΔＶＲＥＳＥＴの電圧が印加されるが、もともとリセット状態であり、抵抗記憶素子１２ａは高抵抗状態のまま維持される。この際、ビット線ＢＬ１１とビット線ＢＬ１２との間の電圧は０Ｖであり、隣接メモリセルへのディスターブは生じない。【０１９４】
次いで、ワード線ＷＬ１に所定の電圧を印加してセル選択トランジスタ１４をオン状態にし、ソース線ＳＬ１を基準電位、例えば接地電位である０Ｖに接続し、ビット線ＢＬ１１，ＢＬ１２にＶＳＥＴ＋ΔＶＳＥＴの電圧を印加する。【０１９５】
これにより、抵抗記憶素子１２ａ，１２ｂには、セット電圧よりも高いＶＳＥＴ＋ΔＶＳＥＴの電圧が印加され、高抵抗状態から低抵抗状態にセットされる。この際、ビット線ＢＬ１１とビット線ＢＬ１２との間の電圧は０Ｖであり、隣接メモリセルへのディスターブは生じない。【０１９６】
こうして、抵抗記憶素子１２ａへの低抵抗状態の書き込みを行うことができる。【０１９７】
なお、抵抗記憶素子１２ａが低抵抗状態であり抵抗記憶素子１２ｂが高抵抗状態のときに、抵抗記憶素子１２ｂを低抵抗状態に書き換える場合も、上記と同様である。【０１９８】
このように、本実施形態によれば、非選択セルへのディスターブを防止しつつ、任意のメモリセルへの書き込みを行うことができる。【０１９９】
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置の書き込み方法について図１６及び図１９を用いて説明する。なお、図１乃至図１８に示す第１及び第２実施形態による抵抗記憶素子及び不揮発性半導体記憶装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。【０２００】
図１９は本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。【０２０１】
本実施形態では、第２実施形態による不揮発性半導体記憶装置の他の書き込み方法について説明する。第２実施形態に記載の書き込み方法は一括リセットを行った後に各メモリセルの書き込みを行うものであったが、本実施形態の書き込み方法は任意のメモリセルのみに書き込みを行う方法、すなわちランダムアクセスが可能な書き込み方法である。【０２０２】
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。なお、書き換え対象の抵抗記憶素子は、ワード線ＷＬ１及びビット線ＢＬ１１に接続されたメモリセル１０ａの抵抗記憶素子１２ａであるものとする。【０２０３】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。書き換え対象の抵抗記憶素子１２ａを含むメモリセル１０ａが接続されたソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。非選択セルに接続されたワード線ＷＬ２，ＷＬ３…、ビット線ＢＬ２１，ＢＬ２２，ＢＬ３１，ＢＬ３２…、ソース線ＳＬ２，ＳＬ３…は、フローティングにする。【０２０４】
次いで、ビット線ＢＬ１１に、抵抗記憶素子１２ａをセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧（セット電圧ＶＳＥＴ）を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約２Ｖ程度のバイアス電圧を印加する。非選択セルに接続されたビット線ＢＬ２１，ＢＬ２２，ＢＬ３１，ＢＬ３２…は、フローティングにする。なお、ビット線ＢＬ１２に印加する電圧については、後述する。【０２０５】
これにより、ビット線ＢＬ１１、抵抗記憶素子１２ａ及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２ａの抵抗値ＲＨ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。【０２０６】
このとき、抵抗記憶素子１２ａの抵抗値ＲＨは、セル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２ａに印加される。これにより、抵抗記憶素子１２ａは、高抵抗状態から低抵抗状態に変化する。【０２０７】
次いで、ビット線ＢＬ１１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。【０２０８】
なお、第２実施形態による不揮発性半導体記憶装置では、１つのセル選択トランジスタ１４に２つの抵抗記憶素子１２ａ，１２ｂが接続されているため、書き換え対象の抵抗記憶素子１２（上述の例では抵抗記憶素子１２ａ）に並列に接続される抵抗記憶素子１２（上述の例では抵抗記憶素子１２ｂ）を介した他のメモリセルへのディスターブに注意を要する。【０２０９】
ディスターブを防止する方法として、書き換え対象の抵抗記憶素子１２（上述の例では抵抗記憶素子１２ａ）に並列に接続される抵抗記憶素子１２（上述の例では抵抗記憶素子１２ｂ）が接続されるビット線ＢＬ（上述の例ではビット線ＢＬ１２）の電圧を底上げすることが考えられる。この方法について、図１９を用いて説明する。【０２１０】
ビット線ＢＬ１１にセット電圧ＶＳＥＴを印加し、ビット線ＢＬ１２には抵抗記憶素子１２をリセットするに要する電圧（リセット電圧ＶＲＥＳＥＴ）よりも低い電圧Ｖを印加する。これにより、抵抗記憶素子１２ａは低抵抗状態にセットされ、抵抗記憶素子１２ｂの抵抗状態は変化しない。【０２１１】
このとき、ビット線ＢＬ１１，ＢＬ１２に接続されている他のメモリセル１０ｂに着目すると、抵抗記憶素子１２ｃ，１２ｄの直列接続体にも、ビット線ＢＬ１１，ＢＬ１２間の電位差に相当する電圧（＝ＶＳＥＴ−Ｖ）が印加される。【０２１２】
ビット線ＢＬ１１，ＢＬ１２間の電圧（ＶＳＥＴ−Ｖ）がリセット電圧ＶＲＥＳＥＴよりも低い場合（ＶＳＥＴ−Ｖ＜ＶＲＥＳＥＴ）には、抵抗記憶素子１２ｃ，１２ｄの抵抗状態によらず、いずれの抵抗記憶素子１２ｃ，１２ｄにもリセット電圧ＶＲＥＳＥＴを超える電圧は印加されず、ディスターブは生じない。【０２１３】
ビット線ＢＬ１１，ＢＬ１２間の電圧（ＶＳＥＴ−Ｖ）がリセット電圧ＶＲＥＳＥＴ以上の場合（ＶＳＥＴ−Ｖ≧ＶＲＥＳＥＴ）、抵抗記憶素子１２ｃ，１２ｄの双方が高抵抗状態であるときは、いずれの抵抗記憶素子１２ｃ，１２ｄにもセット電圧ＶＳＥＴを超える電圧は印加されず、ディスターブは生じない。抵抗記憶素子１２ｃ，１２ｄの一方が高抵抗状態で他方が低抵抗状態であるときは、印加電圧は高抵抗側の抵抗記憶素子１２に主に分圧されるが、このときもセット電圧ＶＳＥＴを超える電圧は印加されず、ディスターブは生じない。【０２１４】
抵抗記憶素子１２ｃ，１２ｄの双方が低抵抗状態であるときは、ＶＳＥＴ−Ｖ≧２ＶＲＥＳＥＴとなると、抵抗記憶素子１２ｃ，１２ｄの双方にＶＲＥＳＥＴを超える電圧が印加され、抵抗記憶素子１２ｃ，１２ｄの抵抗状態が変化する（ディスターブが生じる）。換言すれば、ＶＳＥＴ−Ｖ＜２ＶＲＥＳＥＴであれば、ディスターブは生じない。すなわち、Ｖ＞ＶＳＥＴ−２ＶＲＥＳＥＴの関係を満足する電圧Ｖをビット線ＢＬ１２印加することにより、ディスターブを防止することができる。【０２１５】
以上をまとめると、下記の関係式を満たす電圧Ｖをビット線ＢＬ１２に印加することにより、非選択セルにおけるディスターブを防止することができる。【０２１６】
Ｖ＜ＶＲＥＳＥＴ
Ｖ＞ＶＳＥＴ−２ＶＲＥＳＥＴ
上記関係を満たすためには、抵抗記憶素子１２が、ＶＳＥＴ＜３ＶＲＥＳＥＴの関係を有する必要がある。典型的な抵抗記憶素子では、例えば図６に示すように、セット電圧ＶＳＥＴはリセット電圧ＶＲＥＳＥＴの２倍弱である。したがって、上記関係式を十分に満足するものである。【０２１７】
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。なお、書き換え対象の抵抗記憶素子は、ワード線ＷＬ１及びビット線ＢＬ１１に接続されたメモリセル１０ａの抵抗記憶素子１２ａであるものとする。【０２１８】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。書き換え対象の抵抗記憶素子１２ａを含むメモリセル１０ａが接続されたソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。非選択セルに接続されたワード線ＷＬ２，ＷＬ３…、ビット線ＢＬ２１，ＢＬ２２，ＢＬ３１，ＢＬ３２…、ソース線ＳＬ２，ＳＬ３…は、フローティングにする。【０２１９】
次いで、ビット線ＢＬ１１に、抵抗記憶素子１２ａをリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧（リセット電圧ＶＲＥＳＥＴ）を印加する。例えば図６に示す特性を有する抵抗記憶素子の場合、例えば約１Ｖ程度のバイアス電圧を印加する。非選択セルに接続されたビット線ＢＬ２１，ＢＬ２２，ＢＬ３１，ＢＬ３２…は、フローティングにする。なお、ビット線ＢＬ１２に印加する電圧については、後述する。【０２２０】
これにより、ビット線ＢＬ１１、抵抗記憶素子１２ａ及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２ａの抵抗値ＲＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。【０２２１】
このとき、セル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２ａの抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２ａに印加される。これにより、抵抗記憶素子１２ａは、低抵抗状態から高抵抗状態に変化する。【０２２２】
リセット過程では、抵抗記憶素子１２ａが高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２ａに配分されるため、このバイアス電圧によって抵抗記憶素子１２ａが再度セットされることを防止する必要がある。このためには、ビット線ＢＬ１１に印加するバイアス電圧は、セットに要する電圧（セット電圧ＶＳＥＴ）よりも小さくしなければならない。【０２２３】
つまり、リセット過程では、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。【０２２４】
次いで、ビット線ＢＬ１１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する。【０２２５】
リセット動作の場合も、ディスターブに関する考え方は基本的にセット動作の場合と同じである。但し、リセット電圧ＶＲＥＳＥＴはセット電圧ＶＳＥＴよりも低いため、セット動作の場合と比較してディスターブは生じ難い。すなわち、下記の関係式を満たす電圧Ｖをビット線ＢＬ１２に印加することにより、非選択セルにおけるディスターブを防止することができる。【０２２６】
Ｖ＜ＶＲＥＳＥＴ
第２実施形態による不揮発性半導体記憶装置では、図１６に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１１〜ＢＬ３２）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。【０２２７】
このように、本実施形態によれば、非選択セルへのディスターブを防止しつつ、任意のメモリセルへの書き込みを行うことができる。【０２２８】
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置及びその書き込み方法について図２０乃至図２２を用いて説明する。【０２２９】
なお、図１乃至図１９に示す第１乃至第４実施形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。【０２３０】
図２０は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図２１は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図２２は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。【０２３１】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１４及び図１５を用いて説明する。図１５（ａ）は図１４のＡ−Ａ′線断面図、図１５（ｂ）は図１４のＢ−Ｂ′線断面図である。【０２３２】
図２０及び図２１に示すように、シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタが形成されている。【０２３３】
ゲート電極２４は、図２０に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能する。【０２３４】
セル選択トランジスタが形成されたシリコン基板２０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４とが埋め込まれた層間絶縁膜３０が形成されている。層間絶縁膜３０上には、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線３６と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された下部電極３８とが形成されている。下部電極３８は、列方向に長い矩形形状を有しており、その中央部分においてコンタクトプラグ３４と接続されている（図２０参照）。【０２３５】
ソース線３６及び下部電極３８が形成された領域以外の層間絶縁膜３０上には層間絶縁膜４０が形成されている。これにより、ソース線３６、下部電極３８及び層間絶縁膜４０の表面が平坦化されている。【０２３６】
ソース線３６、下部電極３８及び層間絶縁膜４０上には、抵抗記憶層４２が形成されている。抵抗記憶層４２上には、上部電極４４が形成されている。上部電極４４は、１つの下部電極３８上にそれぞれ３つずつ形成されている。これにより、下部電極３８を共通とする３つの抵抗記憶素子４６が、下部電極３８の形成領域にそれぞれ形成されている。【０２３７】
抵抗記憶素子４６上には、層間絶縁膜４８が形成されている。層間絶縁膜４８には、抵抗記憶素子４６の上部電極４４に電気的に接続されたコンタクトプラグ５０が埋め込まれている。【０２３８】
コンタクトプラグ５０が埋め込まれた層間絶縁膜４８上には、コンタクトプラグ５０を介して抵抗記憶素子４６の上部電極４４に接続され、行方向に延在するビット線５２が形成されている。【０２３９】
このように、本実施形態による不揮発性半導体記憶装置は、列方向に隣接する抵抗記憶素子４６の下部電極３８が共用されていることに主たる特徴がある。そして、下部電極３８を共用する３つの抵抗記憶素子は、１つの選択トランジスタに接続されている。【０２４０】
抵抗記憶素子４６の電気特性は、抵抗記憶層４２内に形成されるフィラメント状の変質領域によって規定される。したがって、１つの下部電極３８に対して２つの上部電極４４を設けた場合には、上部電極４４と３つの下部電極３８との間にそれぞれフィラメント状の変質領域が形成されてメモリ領域となるため、３つの抵抗記憶素子４６として機能させることができる。これにより、素子を微細化することができる。また、本実施形態による不揮発性半導体記憶装置では、３つの抵抗記憶素子４６に対して１つのセル選択トランジスタを形成すればよく、素子の集積度を更に向上することができる。【０２４１】
図２２は、図２０及び図２１に示す本実施形態による不揮発性半導体記憶装置の回路図である。図２２に示すように、１つのメモリセル１０は、１つのセル選択トランジスタ１４と、３つの抵抗記憶素子１２ａ，１２ｂ，１２ｃとを有している。セル選択トランジスタ１４のソース端子はソース線ＳＬ（ＳＬ１）に接続され、ゲート端子はワード線ＷＬ（ＷＬ１）に接続されている。抵抗記憶素子１２ａ，１２ｂ，１２ｃの一端は、セル選択トランジスタ１４のドレイン端子に接続されている。抵抗記憶素子１２ａ，１２ｂの他端は、それぞれ別々のビット線ＢＬ（ＢＬ１１，ＢＬ１２，ＢＬ１３）に接続されている。そして、このようなメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。【０２４２】
列方向には、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３…が配されており、列方向に並ぶメモリセル１０に共通の信号線を構成している。また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセル１０に共通の信号線を構成している。【０２４３】
行方向（図面横方向）には、複数のビット線ＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ２１，ＢＬ２２，ＢＬ２３，ＢＬ３１，ＢＬ３２，ＢＬ３３…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。【０２４４】
本実施形態による不揮発性半導体記憶装置の書き込み方法及び読み出し方法は、基本的に第２乃至第４実施形態の場合と同様である。すなわち、一のメモリセル１０に接続される３本のビット線のうち、書き換え対象の抵抗記憶素子（例えば抵抗記憶素子１２ａ）が接続されるビット線（例えばビット線ＢＬ１１）と、他の２つの抵抗記憶素子（例えば抵抗記憶素子１２ｂ，１２ｃ）が接続されるビット線（例えばビット線ＢＬ１２，１３）との組に分け、それぞれに上記実施形態に記載の電圧を印加するようにすればよい。【０２４５】
このように、本実施形態によれば、３つの抵抗記憶素子間で下部電極を共用するので、抵抗記憶子を微細化することができる。また、３つの抵抗記憶素子に対して１つのセル選択トランジスタを設けるので、素子の集積度を更に向上することができる。【０２４６】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０２４７】
例えば、上記実施形態では、抵抗記憶層がＴｉＯｘよりなる抵抗記憶素子５４を用いたが、抵抗記憶素子の抵抗記憶層はこれに限定されるものではない。本願発明に適用可能な抵抗記憶材料としては、ＴｉＯｘ、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＳｉＯｘ等が挙げられる。或いは、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＴｉＯ３等の複数の金属や半導体原子を含む酸化物材料を用いることもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構造としてもよい。【０２４８】
また、上記実施形態では、上部電極及び下部電極をプラチナにより構成したが、電極の構成材料はこれに限定されるものではない。本願発明に適用可能な電極材料としては、例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等が挙げられる。【０２４９】
また、上記第１実施形態では２つの下部電極に対して１つの上部電極を設け、第２乃至第４実施形態では１つの下部電極に対して２つの上部電極を設け、第５実施形態では１つの下部電極に対して３つの上部電極を設けたが、上部電極と下部電極の数の組み合わせはこれに限定されるものではない。複数配置する電極は、上部電極及び下部電極のいずれでもよく、その個数も２個又は３個に限定されるものではない。【０２５０】
また、上記第２実施形態による不揮発性半導体記憶装置の書き込み方法では、書き換え対象のメモリセルを含むセクタを一括リセットした後、セットすべき抵抗記憶素子への書き込みを行ったが、書き換え対象のメモリセルを含むセクタを一括してセットした後、リセットすべき抵抗記憶素子への書き込みを行うようにしてもよい。ただし、一般的には、セットに要する時間よりもリセットに要する時間が長いため、一括セットを行う場合よりも一括リセットを行う方が書き込み時間の観点から有利である。
【産業上の利用可能性】
【０２５１】
本発明による不揮発性半導体記憶装置は、一対の電極間に狭持された抵抗記憶層を有する抵抗記憶素子を複数有し、これら複数の抵抗記憶素子の一方の電極が共用されたものである。したがって、本発明による不揮発性半導体記憶装置は、素子の高集積化を図るうえで極めて有用である。
【図１】
2007023569.tif 000002
【図２】
2007023569.tif 000003
【図３】
2007023569.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
2007023569.tif 000008
【図８】
2007023569.tif 000009
【図９】
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【図１０】
2007023569.tif 000011
【図１１】
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【図１２】
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【図１３】
2007023569.tif 000014
【図１４】
2007023569.tif 000015
【図１５】
2007023569.tif 000016
【図１６】
2007023569.tif 000017
【図１７】
2007023569.tif 000018
【図１８】
2007023569.tif 000019
【図１９】
2007023569.tif 000020
【図２０】
2007023569.tif 000021
【図２１】
2007023569.tif 000022
【図２２】
2007023569.tif 000023
【手続補正書】
【提出日】平成20年3月3日(2008.3.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、
前記共通電極と複数の前記個別電極との間の前記抵抗記憶層内に、それぞれ独立して前記高抵抗状態又は前記低抵抗状態を記憶する複数のメモリ領域が形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記複数の個別電極のそれぞれに接続された複数のセル選択トランジスタと
前記共通電極に接続されたビット線と
を更に有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求の範囲第１項又は第３項記載の不揮発性半導体記憶装置において、
複数の前記個別電極の間隔は、前記抵抗記憶層の膜厚に相当する距離より大きい
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、前記共通電極と複数の前記個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
複数の前記メモリ領域を一括して前記高抵抗状態にリセットした後、複数の前記メモリ領域のうち任意の前記メモリ領域を前記低抵抗状態にセットする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項５】
請求の範囲第４項記載の不揮発性半導体記憶装置の書き込み方法において、
任意の前記メモリ領域を前記低抵抗状態にセットする際に、任意の前記メモリ領域に対応する前記個別電極と前記共通電極との間に、前記抵抗記憶素子のセット電圧よりも大きい第１の電圧を印加し、他の前記個別電極と前記共通電極との間に、前記抵抗記憶素子のセット電圧よりも小さい第２の電圧を印加し、前記第１の電圧と前記第２の電圧との電位差を、前記抵抗記憶素子のリセット電圧よりも小さくする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項６】
請求の範囲第４項記載の不揮発性半導体記憶装置の書き込み方法において、
複数の前記メモリ領域を前記低抵抗状態にセットする際に、前記共通電極と複数の前記個別電極との間に、前記抵抗記憶素子のセット電圧よりも大きい等しい電圧をそれぞれ印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項７】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
前記第１のメモリ領域及び前記第２のメモリ領域が前記高抵抗状態であるときに前記第１のメモリ領域を前記低抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間に、前記抵抗記憶素子のセット電圧よりも大きい第１の電圧を印加し、前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のセット電圧よりも小さい第２の電圧を印加し、前記第１の電圧と前記第２の電圧との電位差を、前記抵抗記憶素子のリセット電圧よりも小さくする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項８】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
前記第１のメモリ領域及び前記第２のメモリ領域が前記低抵抗状態であるときに前記第１のメモリ領域を前記高抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも大きい第１の電圧を印加し、前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも小さい第２の電圧を印加し、前記第１の電圧と前記第２の電圧との電位差を、前記抵抗記憶素子のリセット電圧よりも小さくする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項９】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された第１の個別電極及び第２の個別電極とを有する抵抗記憶素子を有し、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する第１のメモリ領域及び第２のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
前記第１のメモリ領域が前記低抵抗状態であり、前記第２のメモリ領域が前記高抵抗状態であるときに、前記第１のメモリ領域を前記高抵抗状態に書き換える際には、前記共通電極と前記第１の個別電極との間及び前記共通電極と前記第２の個別電極との間に、前記抵抗記憶素子のリセット電圧よりも大きい等しい電圧をそれぞれ印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１０】
共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、前記共通電極と複数の前記個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、
複数の前記メモリ領域のうち前記低抵抗状態を書き込む前記メモリ領域に対応する前記個別電極に、前記抵抗記憶素子のセット電圧を印加し、
複数の前記メモリ領域のうち前記低抵抗状態の書き込みを行わない前記メモリ領域に対応する前記個別電極に、前記抵抗記憶素子のセット電圧をＶＳＥＴ、前記抵抗記憶素子のリセット電圧をＶＲＥＳＥＴとして、
Ｖ＜ＶＲＥＳＥＴ
Ｖ＞ＶＳＥＴ−２ＶＲＥＳＥＴ
の関係を満たす電圧Ｖを印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献１及び非特許文献１〜３等に記載されている。
【特許文献１】米国特許第６４７３３３２号明細書
【非特許文献１】A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2000)
【非特許文献２】W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193
【非特許文献３】I. G. Baek et al., Tech. Digest IEDM 2004, p.587
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
また、本発明の他の観点によれば、共通電極と、前記共通電極上に形成され、電圧の印加により高抵抗状態と低抵抗状態とが切り換わる抵抗記憶層と、前記抵抗記憶層上に形成された複数の個別電極とを有する抵抗記憶素子を有し、前記共通電極と複数の前記個別電極との間に、それぞれ独立して前記高抵抗状態又は低抵抗状態を記憶する複数のメモリ領域が形成された不揮発性半導体記憶装置の書き込み方法であって、複数の前記メモリ領域を一括して前記高抵抗状態にリセットした後、複数の前記メモリ領域のうち任意の前記メモリ領域を前記低抵抗状態にセットすることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【図１】双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図２】単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図３】抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフである。
【図４】フォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフである。
【図５】抵抗記憶素子について定電圧ＴＤＤＢ測定を行った結果を示すグラフである。
【図６】フォーミングのメカニズムの検討に用いた抵抗記憶素子の電流−電圧特性を示すグラフである。
【図７】分割した抵抗記憶素子の各ピースにおける電流−電圧特性を示すグラフである。
【図８】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図９】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１０】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図１１】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１４】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図１５】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１６】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図１７】本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１８】本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１９】本発明の第４実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図である。
【図２０】本発明の第５実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図２１】本発明の第５実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図２２】本発明の第５実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図１は双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図２は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図３は抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフ、図４はフォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフ、図５は抵抗記憶素子の定電圧ＴＤＤＢ測定結果を示すグラフ、図６はフォーミングのメカニズムの検討に用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図７は分割した抵抗記憶素子の各ピースにおける電流−電圧特性を示すグラフ、図８は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図９は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１０は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図１１乃至図１３は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
図５は、フォーミング処理前の試料について定電圧ＴＤＤＢ測定を行った結果を示すグラフである。なお、測定は室温で行い、印加電圧は７Ｖ、抵抗記憶層の膜厚は３０ｎｍとした。図５に示すように、約５００秒の時間経過後に急激に電流値が増加しており、絶縁破壊が生じていることが判る。絶縁破壊が生じた後の抵抗記憶素子のＩ−Ｖ測定を行った結果、図６に示すようなＲＲＡＭ特性が確認され、フォーミング処理が完了した状態であることが確認できた。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０２２３
【補正方法】変更
【補正の内容】
【０２２３】
つまり、リセット過程では、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、セル選択トランジスタ１４のゲート電圧を調整するとともに、ビット線ＢＬ１１に印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０２２４
【補正方法】変更
【補正の内容】
【０２２４】
次いで、ビット線ＢＬ１１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、リセットの動作を完了する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０２３１
【補正方法】変更
【補正の内容】
【０２３１】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図２０及び図２１を用いて説明する。図２１（ａ）は図２０のＡ−Ａ′線断面図、図２１（ｂ）は図２０のＢ−Ｂ′線断面図である。
【国際調査報告】
2007023569.tif 000024
2007023569.tif 000025
2007023569.tif 000026
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