【手続補正書】
【提出日】平成19年8月3日(2007.8.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１キャパシタと第１ＭＩＳＦＥＴをそれぞれに持つ複数の第１メモリセルを含む第１メモリと、前記第１メモリのために第１アクセス信号を受け取るための複数の第１ノードと、前記第１メモリの動作を制御するための第１制御ロジックとを含む第１チップと、
第２キャパシタと第２ＭＩＳＦＥＴをそれぞれに持つ複数の第２メモリセルを含む第２メモリと、前記第２メモリのために第２アクセス信号を受け取るための複数の第２ノードと、前記第２メモリの動作を制御するための第２制御ロジックとを含む第２チップと、
前記複数の第１ノードに結合され前記第１チップのために前記第１アクセス信号を供給する複数の第３ノードと、前記複数の第２ノードに結合され前記第２チップのために前記第２アクセス信号を供給する複数の第４ノードと、外部アクセス信号を受け取るための複数の第５ノードとを有するメモリコントローラを含む第３チップとを備え、
前記メモリコントローラは、第１期間において前記外部アクセス信号を受けた場合には前記第１メモリに対してアクセスを行うよう第１アクセス信号を出力し、第２期間において前記外部メモリアクセス信号を受けた場合には前記第２メモリに対してアクセスを行うよう第２アクセス信号を出力する半導体装置。
【請求項２】
請求項１において、
前記メモリコントローラは、前記第１期間に、前記外部アクセス信号に応答して前記第１メモリに対する読み出しまたは書込コマンド信号を前記第１アクセス信号として出力可能とされるともに、前記第２メモリに対するリフレッシュを行うためのリフレッシュコマンド信号を前記第２アクセス信号として出力可能とされ、
前記メモリコントローラは、前記第２期間に、前記外部アクセス信号に応答して前記第２メモリに対する読み出しまたは書込コマンド信号を前記第２アクセス信号として出力可能とされるともに、前記第１メモリに対するリフレッシュを行うためのリフレッシュコマンド信号を前記第１アクセス信号として出力可能とされる半導体装置。
【請求項３】
請求項２において、前記第１メモリと前記第２メモリとは同じ情報を重複して記憶する期間を有する半導体装置。
【請求項４】
請求項１において、前記第１メモリにデータ書込が起きた場合に、前記第１期間において、前記メモリコントローラは、当該書込データを所定の手順で前記第２メモリの対応するアドレスの前記第２メモリセルに転写する半導体装置。
【請求項５】
請求項１において、前記メモリコントローラは、前記第１期間と前記第２期間とを交互に時分割で発生する半導体装置。
【請求項６】
請求項１において、前記半導体装置は、前記第１メモリに対する読出し／書込み許容期間であるとともに前記第２メモリに対するリフレッシュ期間となる前記第１期間と、前記第１メモリに対するリフレッシュ期間となるとともに前記第２メモリに対する読出し／書込み許容期間である前記第２期間とを交互に繰り返す半導体装置。
【請求項７】
請求項１において、前記第３チップはＳＲＡＭメモリを更に含み、
前記外部アクセス信号はＳＲＡＭインターフェース方式で前記第３チップの前記複数の第５ノードに供給される半導体装置。
【請求項８】
請求項１において、
前記半導体装置は、前記第１、第２、及び第３チップが内部に含まれる封止体
をさらに有し、
前記封止体は、前記第３チップと電気的接続をするための複数の第１電極と、前記複数の第１電極に接続され前記封止体の外部に電気的に接続するための複数の第２電極とを有する半導体装置。
【請求項９】
請求項８において、前記封止体は基板を含み、
前記第１電極は前記基板の第１主面に設けられるとともに、前記第１、第２、及び第３チップは前記第１主面に搭載され、
前記基板の前記第１主面は封止物で覆われ、
前記第２電極は前記基板の前記第１主面に対して対向する側に設けられた第２主面に形成される半導体装置。
【請求項１０】
請求項９において、前記は前記第１、第２、及び第３チップはレジン樹脂により封止される半導体装置。
【請求項１１】
請求項１において、
前記半導体装置は、不揮発性メモリと前記不揮発性メモリのために外部アクセス信号を受け取るための複数の第５ノードとが含まれる第４チップと、前記半導体装置外部からのアドレス信号受けるためのアドレス信号端子と、前記半導体装置外部とのデータの入出力のためのデータ入出力端子とを更に有し、
前記第１及び第２チップの前記第１及び第２メモリがアクセスされるとき、所定のアドレスと所定のデータが前記アドレス信号端子及び前記データ入出力端子を介して供給され、前記第４チップの前記前記不揮発性メモリブロックがクアクセスされるとき、所定のアドレスと所定のデータが前記アドレス信号端子及び前記データ入出力端子を介して供給される半導体装置。
【請求項１２】
請求項１１において、前記半導体装置は、前記第１及び第２メモリに対するアクセス制御するための信号が供給される複数の第１制御信号端子と、前記不揮発性メモリのアクセス制御のための信号が供給される複数の第２制御信号端子と、前記第１から第４半導体チップに対する複数の電源端子とを更に有する半導体装置。
【請求項１３】
請求項１１において、前記第１及び第２チップのそれぞれは、クロックに同期し
たコマンドにより読出し／書込みを行い、前記第４チップは、フラッシュメモリチップである半導体装置。
【請求項１４】
第１ＤＲＡＭチップと、
第２ＤＲＡＭチップと、
前記第１ＤＲＡＭチップに結合され前記第１ＤＲＡＭチップのために第１アクセス信号を供給する複数の第１ノードと、前記第２ＤＲＡＭチップのために第２アクセス信号の供給に適用される複数の第２ノードと、外部アクセス信号を受け取るための複数の第３ノードとを有するメモリコントローラを含むチップと、
不揮発性メモリチップと、
前記不揮発性メモリチップ及び前記メモリコントローラを含むチップに共通に結合され、前記半導体装置外部からのアドレス信号を受けるための複数のアドレス信号端子と、
前記不揮発性メモリチップ及び前記メモリコントローラを含むチップに共通に結合され、前記半導体装置外部とのデータの入出力のための複数のデータ入出力端子とを有し、
前記メモリコントローラは、前記外部アクセス信号に関係ないリフレッシュ動作コマンドを含む第１アクセス信号及び第２アクセス信号を出力し、
前記第１ＤＲＡＭチップと第２ＤＲＡＭチップは異なるチップである半導体装置。
【請求項１５】
請求項１４において、前記半導体装置は、前記第１及び第２ＤＲＡＭチップに対するアクセス制御するための信号が前記メモリコントローラのへの制御信号として供給される複数の第１制御信号端子と、前記不揮発性メモリのアクセス制御のための信号が供給される複数の第２制御信号端子とを更に含む半導体装置。
【請求項１６】
請求項１５において、
前記半導体装置は、前記第１ＤＲＡＭチップと、前記第２ＤＲＡＭチップと、前記メモリコントローラを含むチップとが内部に含まれる封止体をさらに有し、
前記複数のアドレス信号端子、前記複数のデータ入出力端子、前記複数の第１制御信号端子、及び前記複数の第２制御信号端子は前記封止体の外部に露出する半導体装置。
【請求項１７】
請求項１６において、前記半導体装置の外部から前記第１ＤＲＡＭチップ及び第２ＤＲＡＭチップに対するアクセスはＳＲＡＭインタフェース方式で行われ、前記半導体装置の外部からのアクセスにおいて、前記第１ＤＲＡＭチップ及び第２ＤＲＡＭチップのリフレッシュに起因するビジー期間を生じない半導体装置。
【請求項１８】
請求項１４において、前記第１メモリと前記第２メモリとは重複したアドレス空間を持ち同じ情報を重複して記憶する半導体装置。