(57)【要約】  ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＶｔｈを所望の値に制御した、装置特性に優れた半導体装置とすることができる。  ＳＯＩ基板を用いて形成されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを有する半導体装置であって、ｐＭＯＳトランジスタはｎ型領域と、第１ゲート電極と、第１ゲート絶縁膜と、ソース／ドレイン領域とを有する完全空乏型トランジスタであり、ｎＭＯＳトランジスタはｐ型領域と、第２ゲート電極と、第２ゲート絶縁膜と、ソース／ドレイン領域とを有する完全空乏型トランジスタであり、第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置。
2008015940.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に設けられた酸化膜と、前記酸化膜上に設けられたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタとを有する半導体装置であって、
前記ｐＭＯＳトランジスタは、前記酸化膜上に設けられたｎ型領域と、前記ｎ型領域上に設けられた第１ゲート電極と、前記ｎ型領域と第１ゲート電極間に設けられた第１ゲート絶縁膜と、ｎ型領域内の第１ゲート電極を挟んだ両側にｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のトランジスタであり、
前記ｎＭＯＳトランジスタは、前記酸化膜上に設けられたｐ型領域と、前記ｐ型領域上に設けられた第２ゲート電極と、前記ｐ型領域と第２ゲート電極間に設けられた第２ゲート絶縁膜と、ｐ型領域内の第２ゲート電極を挟んだ両側にｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のトランジスタであり、
第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、
第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置。
【請求項２】
支持基板と、前記支持基板上に設けられた酸化膜と、前記酸化膜上に設けられたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタとを有する半導体装置であって、
前記ｐＭＯＳトランジスタは、前記酸化膜上に設けられたｎ型領域と、前記ｎ型領域上に設けられた第１ゲート電極と、前記ｎ型領域と第１ゲート電極間に設けられた第１ゲート絶縁膜と、ｎ型領域内の第１ゲート電極を挟んだ両側にｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域とを有し、
前記ｎ型領域が第１ゲート絶縁膜と接する面の法線方向におけるｎ型領域の長さがｐＭＯＳトランジスタのゲート長の１／４以下であり、第１ゲート電極は第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、
前記ｎＭＯＳトランジスタは、前記酸化膜上に設けられたｐ型領域と、前記ｐ型領域上に設けられた第２ゲート電極と、前記ｐ型領域と第２ゲート電極間に設けられた第２ゲート絶縁膜と、ｐ型領域内の第２ゲート電極を挟んだ両側にｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域とを有し、
前記ｐ型領域が第２ゲート絶縁膜と接する面の法線方向におけるｐ型領域の長さがｎＭＯＳトランジスタのゲート長の１／４以下であり、第２ゲート電極は第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置。
【請求項３】
前記ｎ型領域とｐ型領域を分離する素子分離領域を更に有し、
前記ｎ型領域、ｐ型領域及び素子分離領域は、前記酸化膜上に同一の平面を構成し、
第１ゲート電極及び第２ゲート電極は、それぞれ前記平面上に設けられ、
前記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタはプレーナ型のＭＯＳトランジスタを構成することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｎ型領域及びｐ型領域は、それぞれ前記酸化膜上に突出するように互いに独立して設けられた突起状のｎ型領域及び突起状のｐ型領域であり、
第１ゲート電極及び第１ゲート絶縁膜は、前記突起状のｎ型領域の両側面上に設けられ、
第２ゲート電極及び第２ゲート絶縁膜は、前記突起状のｐ型領域の両側面上に設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
支持基板と、前記支持基板上に設けられた酸化膜と、前記酸化膜上に設けられた半導体層とを有し、
前記半導体層内に設けられたｎ型領域と、前記ｎ型領域上に設けられた第１ゲート電極と、前記ｎ型領域と第１ゲート電極間に設けられた第１ゲート絶縁膜と、ｎ型領域内の第１ゲート電極を挟んだ両側にｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のｐＭＯＳトランジスタと、
前記半導体層内に設けられたｐ型領域と、前記ｐ型領域上に設けられた第２ゲート電極と、前記ｐ型領域と第２ゲート電極間に設けられた第２ゲート絶縁膜と、ｐ型領域内の第２ゲート電極を挟んだ両側にｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のｎＭＯＳトランジスタと、
を有し、
第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、
第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置。
【請求項６】
支持基板と、前記支持基板上に設けられた酸化膜と、を有し、
前記酸化膜上に突出するように設けられた突起状のｎ型領域と、前記突起状のｎ型領域の両側面上に設けられた第１ゲート電極と、前記ｎ型領域と第１ゲート電極間に設けられた第１ゲート絶縁膜と、ｎ型領域内の第１ゲート電極を挟んだ両側にｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のｐＭＯＳトランジスタと、
前記酸化膜上に突出するように設けられた突起状のｐ型領域と、前記突起状のｐ型領域の両側面上に設けられた第２ゲート電極と、前記ｐ型領域と第２ゲート電極間に設けられた第２ゲート絶縁膜と、ｐ型領域内の第２ゲート電極を挟んだ両側にｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のｎＭＯＳトランジスタと、
を有し、
第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、
第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置。
【請求項７】
前記第１ゲート電極の全体が、ｎ型不純物を含有するＮｉＳｉ結晶相から構成されるシリサイド領域（１）からなり、
前記第２ゲート電極の全体が、ｐ型不純物を含有するＮｉＳｉ結晶相から構成されるシリサイド領域（２）からなることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記ｎ型不純物が、Ｐ，Ａｓ及びＳｂからなる群から選択された少なくとも一種の不純物元素であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記ｐ型不純物が、Ｂであることを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
前記シリサイド領域（１）中のｎ型不純物の濃度が、２×１０２０〜１×１０２１ｃｍ−３であることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
前記シリサイド領域（２）中のｐ型不純物の濃度が、２×１０２０〜１×１０２１ｃｍ−３であることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置。
【請求項１２】
前記ｎ型領域が第１ゲート絶縁膜と接する面の法線方向におけるｎ型領域の長さ、及び前記ｐ型領域が第２ゲート絶縁膜と接する面の法線方向におけるｐ型領域の長さが、それぞれ５〜２０ｎｍであることを特徴とする請求項１〜１１の何れか１項に記載の半導体装置。
【請求項１３】
前記ｐＭＯＳトランジスタと前記ｎＭＯＳトランジスタとが、ＣＭＯＳトランジスタを構成することを特徴とする請求項１〜１２の何れか１項に記載の半導体装置。
【請求項１４】
請求項３又は５に記載の半導体装置の製造方法であって、
支持基板、酸化膜、並びにｎ型領域及びｐ型領域を有する半導体層が順に積層された基板を準備する工程と、
全面に絶縁膜及びポリシリコン層を堆積させる工程と、
前記ｎ型領域上に設けたポリシリコン層上にマスク（Ａ）を設ける工程と、
マスク（Ａ）をマスクに用いて、ポリシリコン層にｐ型不純物を注入する工程と、
マスク（Ａ）を除去する工程と、
前記ｐ型領域上に設けたポリシリコン層上にマスク（Ｂ）を設ける工程と、
マスク（Ｂ）をマスクに用いて、ポリシリコン層にｎ型不純物を注入する工程と、
マスク（Ｂ）を除去する工程と、
前記ポリシリコン層上にマスク層を設ける工程と、
前記絶縁膜、ポリシリコン層及びマスク層をパターニングすることにより、前記ｎ型領域上に第１ゲート絶縁膜、第１ゲート電極材料及びマスク（Ｃ）、前記ｐ型領域上に第２ゲート絶縁膜、第２ゲート電極材料及びマスク（Ｃ）をそれぞれ形成する工程と、
第１ゲート絶縁膜、第１ゲート電極材料及びマスク（Ｃ）の側面、並びに第２ゲート絶縁膜、第２ゲート電極材料及びマスク（Ｃ）の側面にそれぞれゲートサイドウォールを設ける工程と、
前記ｎ型領域上の全面にマスク（Ｄ）を設ける工程と、
マスク（Ｃ）及び（Ｄ）並びにゲートサイドウォールをマスクに用いて、前記ｐ型領域内にｎ型不純物を注入する工程と、
マスク（Ｄ）を除去する工程と、
前記ｐ型領域上の全面にマスク（Ｅ）を設ける工程と、
マスク（Ｃ）及び（Ｅ）並びにゲートサイドウォールをマスクに用いて、前記ｎ型領域内にｐ型不純物を注入する工程と、
マスク（Ｅ）を除去する工程と、
熱処理を行って前記ｐ型領域内に注入したｎ型不純物及び前記ｎ型領域内に注入したｐ型不純物を活性化させることにより、前記ｐ型領域内及びｎ型領域内にそれぞれソース／ドレイン領域を形成する形成工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜の一部及びマスク（Ｃ）を除去することにより、前記第１及び第２ゲート電極材料を露出させる工程と、
露出させた第１及び第２ゲート電極材料上にＮｉ層を堆積させる工程と、
熱処理を行うことにより、前記第１及び第２ゲート電極材料をＮｉと反応させて、それぞれｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）、ｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）とするシリサイド化工程と、
前記シリサイド化工程において未反応のＮｉ層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
前記ソース／ドレイン領域を形成する形成工程の後に更に、
前記ｐ型領域内のソース／ドレイン領域及びｎ型領域内のソース／ドレイン領域上にシリサイド層を形成する工程を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
請求項４又は６に記載の半導体装置の製造方法であって、
支持基板、酸化膜、並びにｎ型領域及びｐ型領域を有する半導体層が順に積層された基板を準備する工程と、
前記半導体層上にマスクパターンを設ける工程と、
前記マスクパターンをマスクに用いて前記半導体層をパターニングすることにより、前記突起状のｎ型領域及び突起状のｐ型領域を形成する工程と、
前記突起状のｎ型領域の中央部の両側面上に第１ゲート絶縁膜、ｎ型不純物を含有する第１ゲート電極材料及びマスク（Ｆ）をこの順に形成する工程と、
前記突起状のｐ型領域の中央部の両側面上に第２ゲート絶縁膜、ｐ型不純物を含有する第２ゲート電極材料及びマスク（Ｆ）をこの順に形成する工程と、
前記突起状のｐ型領域、第２ゲート絶縁膜、第２ゲート電極材料及びマスク（Ｆ）を覆うようにマスク（Ｇ）を設ける工程と、
前記マスク（Ｆ）及び（Ｇ）をマスクに用いて、前記突起状のｎ型領域の第１ゲート電極材料を挟んだ両側に、ｐ型不純物を注入することによりソース／ドレイン領域を形成する工程と、
前記マスク（Ｇ）を除去する工程と、
前記突起状のｎ型領域、第１ゲート絶縁膜、第１ゲート電極材料及びマスク（Ｆ）を覆うようにマスク（Ｈ）を設ける工程と、
前記マスク（Ｆ）及び（Ｈ）をマスクに用いて、前記突起状のｐ型領域の第２ゲート電極材料を挟んだ両側に、ｎ型不純物を注入することによりソース／ドレイン領域を形成する工程と、
前記マスク（Ｈ）を除去する工程と、
前記マスク（Ｆ）を除去する工程と、
全面にＮｉ層を堆積させる工程と、
熱処理を行うことにより、前記第１及び第２ゲート電極材料をＮｉと反応させて、それぞれｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）、ｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）とするシリサイド化工程と、
前記シリサイド化工程において未反応のＮｉ層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板を用いて形成された完全空乏型のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを有する半導体装置に関するものである。また、各ＭＯＳトランジスタのＶｔｈ（しきい値電圧）が制御され、装置特性に優れた低電力の半導体装置に関するものである。
【背景技術】
【０００２】
従来から、金属等の材料からなるメタルゲート電極を有するｎＭＯＳトランジスタ、ｐＭＯＳトランジスタを備えた半導体装置が提案されている。このようなメタルゲート電極のＭＯＳトランジスタを備えた半導体装置は、微細化を行った際にもゲート電極の空乏化を回避して十分な駆動電流（Ｉｏｎ）を得られるという特徴を有する。【０００３】
図１にこの半導体装置を示す。図１の半導体装置は、平面型（プレーナ型）のｎＭＯＳトランジスタ２１及びｐＭＯＳトランジスタ２２からなるものである。この半導体装置ではシリコン基板１内にｐ型領域２３とｎ型領域２４が存在する。【０００４】
このｐ型領域２３内にｎ型ソース／ドレイン領域５が存在し、ソース／ドレイン領域５上にはシリサイド層６が設けられている。また、一部のｐ型領域２３上にはゲート絶縁膜３を介してゲート電極８が設けられている。更に、ゲート電極８の側面にはゲートサイドウォール７が設けられている。そして、このｐ型領域２３、ソース／ドレイン領域５、ゲート絶縁膜３及びゲート電極８がｎＭＯＳトランジスタ２１を構成する。【０００５】
同様にして、ｎ型領域２４内にｐ型ソース／ドレイン領域５が設けられている。また、一部のｎ型領域２４上にはゲート絶縁膜３及びゲート電極９が設けられ、ゲート電極９の側面にはゲートサイドウォール７が設けられている。そして、このｎ型領域２４、ソース／ドレイン領域５、ゲート絶縁膜３及びゲート電極９がｐＭＯＳトランジスタ２２を構成する。【０００６】
図１のような平面型（プレーナ型）のＭＯＳトランジスタからなる半導体装置においては、従来からゲート電極８と９を構成する金属の材料や不純物濃度を変えることにより、ゲート電極８と９が合金からなる場合はその組成比などを変えることにより、各ＭＯＳトランジスタのＶｔｈ制御を行っている（デュアルワークファンクションメタルゲート技術）。【０００７】
そこで、特開２００４−２２１２２６号公報の実施例７では、バルク基板を用いた部分空乏型のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを有する半導体装置が開示されている。この半導体装置では、ｎＭＯＳトランジスタのゲート電極がＡｓを有するＮｉＳｉ、ｐＭＯＳトランジスタのゲート電極がＢを有するＮｉＳｉから構成されることにより、各ゲート電極のＶｔｈを制御している。【０００８】
図１０に、関連する半導体装置の他の一例を示す。図１０の半導体装置は、埋め込み酸化膜１１から上方に向かって突出した突起状の半導体領域２３、２４を有し、これらの半導体領域内にチャネル領域が形成されるＦｉｎ型（フィン型）のＭＯＳトランジスタを備える。この半導体装置は、ｎＭＯＳトランジスタ２１、ｐＭＯＳトランジスタ２２から構成されている。また、この半導体装置では埋め込み酸化膜１１上に２つの突起状のｐ型領域２３、ｎ型領域２４が設けられている。そして、このｐ型領域２３、ｎ型領域２４の両側面上にそれぞれゲート電極８、９が設けられている。【０００９】
突起状のｐ型領域２３内のゲート電極８を挟んだ両側の部分にはｎ型ソース／ドレイン領域３０ａ、突起状のｎ型領域２４内のゲート電極９を挟んだ両側の部分にはｐ型ソース／ドレイン領域３０ｂが設けられている。また、ｐ型領域２３とゲート電極８間、ｎ型領域２４とゲート電極９間にはそれぞれゲート絶縁膜３ａ、３ｂが設けられている。【００１０】
このｐ型領域２３、ソース／ドレイン領域３０ａ、ゲート絶縁層３ａ、ゲート電極８とからｎＭＯＳトランジスタ２１が構成されている。同様にして、ｎ型領域２４、ソース／ドレイン領域３０ｂ、ゲート絶縁層３ｂ、ゲート電極９とからｐＭＯＳトランジスタ２２が構成されている。【００１１】
図１０のＭＯＳトランジスタ２１，２２の動作時には、ｐ型領域２３、ｎ型領域２４の側面にチャネル領域が形成される。
図１０のようなフィン型のＭＯＳトランジスタからなる半導体装置においても、従来からゲート電極８と９を構成する金属の材料や不純物濃度、ゲート電極８と９が合金からなる場合はその組成比などを変えることにより、各ＭＯＳトランジスタのＶｔｈ制御が行われている（デュアルワークファンクションメタルゲート技術）。【００１２】
上記のようなプレーナ型のＭＯＳトランジスタ、フィン型のＭＯＳトランジスタは、チャネル領域が形成される半導体領域（ボディ領域）の厚さ（図１では２５の方向の長さ、図１０では２６の方向の長さ）が厚くなっている。このため、動作時にボディ領域が部分的に空乏化する部分空乏型のＭＯＳトランジスタ（Ｐａｒｔｉａｌ  Ｄｅｐｌｅｔｅｄ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ：ＰＤ−ＭＯＳＦＥＴ）として機能していた。【００１３】
ところで、近年、携帯電話端末などの高機能化、アプリケーションの多様化に伴い、低電力型で、かつ、高速動作が可能なデバイスが要望されている。そこで、低電力型で、かつ、高速動作が可能な半導体装置として、動作時にボディ領域が完全に空乏化される完全空乏型（Ｆｕｌｌ  Ｄｅｐｌｅｔｅｄ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ：ＦＤ−ＭＯＳＦＥＴ）のＭＯＳトランジスタを備えた半導体装置が注目されている。【００１４】
このＭＯＳトランジスタを備えた半導体装置は、（１）Ｓ（サブスレッシュホールドスィング）値の改善による低電力動作、（２）基板リーク電流の低減による低電力化、を図ることができる。また、これと同時に、（３）基板の寄生容量の低減による高速化、（４）低チャネルドーズ（不純物濃度  １×１０１４〜１×１０１６ｃｍ−３）化による高速動作（動作電圧領域における移動度の向上）を図ることができ、デバイス特性を大きく向上させることが可能である。この中でも、上記（４）の効果は低チャネルドーズ領域で短チャネル効果を抑制できるため、完全空乏型ＭＯＳトランジスタを用いたことによる大きなメリットである。
【発明の開示】
【００１５】
上記のように、メタルゲート電極を有する完全空乏型ＭＯＳトランジスタを備えた半導体装置は低電力型とすることができ、低チャネルドーズとすることで移動度の向上（高速化）を図ることが可能であった。しかしながら、このように低チャネルドーズとすることにより、Ｖｔｈの制御が困難になるといった問題があった。
【００１６】
具体的には、低電力型半導体装置とするためには、ｐＭＯＳトランジスタのＶｔｈを約−０．６Ｖから−０．３Ｖの範囲、ｎＭＯＳトランジスタのＶｔｈを約０．３Ｖから０．６Ｖの範囲に設定する必要があった。しかし、上記特開２００４−２２１２２６号公報に開示されているような技術では、上記のようなＶｔｈに制御することは非常に困難であった。以下、この理由を詳細に説明する。
【００１７】
（１）図１１及び１２に、関連する、バルク基板を用いて形成されポリシリコンゲート電極のＭＯＳＦＥＴを備えた半導体装置の製造方法を示す。この製造方法ではまず、ｐ型領域２３及びｎ型領域２４を有するシリコン基板１を準備する。次に、このシリコン基板１内に素子分離領域２を形成する。この後、絶縁膜層８５、ポリシリコン層８６を堆積させた後（図１１（ａ））、パターニングを行うことによって、ゲート絶縁膜３ａ上にポリシリコン領域２９ａ、ゲート絶縁膜３ｂ上にポリシリコン領域２９ｂを有するゲート電極材料を形成する（図１１（ｂ））。次に、イオン注入を行うことによってシリコン基板１内にエクステンション領域４ａ、４ｂを形成する（図１１（ｃ））。
【００１８】
更に、シリコン酸化膜を堆積した後、エッチバックを行うことによって、このポリシリコン領域２９ａ、２９ｂの側面にゲートサイドウォール７を形成する（図１２（ａ））。この後、シリコン基板１のｎ型領域２４上の全面にマスク２７を設けた後、このマスク２７とゲートサイドウォール７をマスクに用いて、ｎ型不純物の注入を行う。この工程において、ポリシリコン領域２９ａ及びゲートサイドウォール７を挟んだ両側のシリコン基板内にｎ型不純物が同時に注入される。そして、この工程によりシリコン基板内のゲートサイドウォール７の両側の部分にソース／ドレイン領域３０ａが形成される（図１２（ｂ））。
【００１９】
次に、マスク２７を除去した後、シリコン基板１のｐ型領域２３上にマスク２８を設ける。この後、マスク２８及びゲートサイドウォール７をマスクに用いて、ｐ型不純物の注入を行う。この工程において、ポリシリコン領域２９ｂ及びゲートサイドウォール７を挟んだ両側のシリコン基板内にｐ型不純物が同時に注入される。そして、ゲートサイドウォール７の両側の部分にソース／ドレイン領域３０ｂが形成される（図１２（ｃ））。
【００２０】
このように関連する半導体装置の製造方法では、ソース／ドレイン領域形成時とゲート電極形成時の、不純物の注入が同時に行われていた。このため、ソース／ドレイン領域とゲート電極に注入される不純物は同種のものとなり、その不純物の種類も限定されたものとなっていた。
【００２１】
これはポリシリコンをゲート電極とした完全空乏型のＭＯＳトランジスタにおいても同じであり、上記バルク基板を用いたＭＯＳトランジスタと同様、ソース／ドレイン領域とゲート電極とで同種の不純物元素を注入していた。この結果、低電力型の半導体装置として要求されるＶｔｈ値に設定することは困難であった。
【００２２】
図２に、従来のバルク基板（シリコン基板）を用いたポリシリコンゲート電極およびＮｉＳｉゲート電極の部分空乏型ＭＯＳトランジスタにおける、チャネル不純物濃度とＶｔｈとの関係をシミュレーションにより計算した結果を点線で示す。また、図２中の実線は、ＳＯＩ基板を用いた完全空乏型ＭＯＳトランジスタにおける、チャネル不純物濃度とＶｔｈとの関係をシミュレーションにより計算した結果を示す。
【００２３】
図２（ａ）は、不純物としてＢ、Ｐを含むＮｉＳｉ電極（Ｂ／Ｐ  ｄｏｐｅｄ  ＮｉＳｉ）、及びポリシリコン電極（Ｂ／Ｐ  ｄｏｐｅｄ  ｐｏｌｙ−Ｓｉ）を備えたｐＭＯＳトランジスタを表す。また、図２（ｂ）は、不純物としてＢ、Ｐを含むＮｉＳｉ電極（Ｂ／Ｐ  ｄｏｐｅｄ  ＮｉＳｉ）及びポリシリコン電極（Ｂ／Ｐ  ｄｏｐｅｄ  ｐｏｌｙ−Ｓｉ）を備えたｎＭＯＳトランジスタを表す。各ＭＯＳトランジスタのポリシリコンゲート電極及びＮｉＳｉゲート電極において、不純物としてＢ、Ｐを含有する場合、共に５×１０２０ｃｍ−３の濃度をシリサイド化前のポリシリコンにあらかじめ添加した。また、部分空乏型の各ＭＯＳトランジスタ（点線）についてはゲート長０．３μｍ、ゲート絶縁膜の物理膜厚（ＳｉＯ２換算膜厚）１．６ｎｍとした。完全空乏型の各ＭＯＳトランジスタ（実線）についてはゲート長０．３μｍ、チャネル領域が形成される半導体層の厚さ１５ｎｍ、ゲート絶縁膜の物理膜厚（ＳｉＯ２換算膜厚）１．６ｎｍとした。
【００２４】
例えば、図２（ａ）の実線に示されるように、Ｂ  ｄｏｐｅｄ  ｐｏｌｙ−Ｓｉ（ポリシリコン）のゲート電極とした完全空乏型のｐＭＯＳトランジスタでは、Ｖｔｈは、低チャネルドーズ領域（１×１０１７ｃｍ−３以下）においてＶｔｈ＞０Ｖとなっている。このため、このような構成のゲート電極とした場合では、低電圧型のｐＭＯＳトランジスタとして必要な−０．６〜−０．３Ｖに制御できなかった。
【００２５】
さらに、図２（ａ）の実線に示されるように、ＮｉＳｉゲート電極とした完全空乏型のｐＭＯＳトランジスタにおいても、ゲート電極中にｐ型不純物としてＢを含有させるとＶｔｈは低チャネルドーズ領域（１×１０１７ｃｍ−３以下）において約−０．２から−０．１Ｖとなっている。このため、このような構成のゲート電極とした場合では、低電圧型のｐＭＯＳトランジスタとして必要な−０．６〜−０．３Ｖに制御できなかった。
【００２６】
同様に、図２（ｂ）の実線に示されるように、Ｐ  ｄｏｐｅｄ  ｐｏｌｙ−Ｓｉ（ポリシリコン）をゲート電極とした完全空乏型のｎＭＯＳトランジスタでは、Ｖｔｈは低チャネルドーズ領域（１×１０１７ｃｍ−３以下）においてＶｔｈ＜０Ｖとなっている。このため、低電圧型のｐＭＯＳトランジスタとして必要な０．６〜０．３Ｖに制御できなかった。
【００２７】
さらに、図２（ｂ）の実線に示されるように、ＮｉＳｉゲート電極とした完全空乏型のｎＭＯＳトランジスタにおいても、ゲート電極中にｎ型不純物としてＰを含有させるとＶｔｈは低チャネルドーズ領域（１×１０１７ｃｍ−３以下）において約０．１から０．２Ｖとなっていた。このため、このような構成のゲート電極とした場合では、低電圧型のｐＭＯＳトランジスタとして必要な０．３〜０．６Ｖに制御できなかった。
【００２８】
従って、関連する半導体技術では、低チャネルドーズの完全空乏型デバイスにおいて、低電力型デバイスに適したＶｔｈ制御は容易ではなかった。さらに、デバイス製造プロセスの複雑さの観点からゲート電極材料として使用できる材料も制約され、ゲート電極材料の制御によるＭＯＳトランジスタのＶｔｈ制御にも限界があった。
【００２９】
（２）図３（ａ）にｐＭＯＳトランジスタにおけるゲート電極に注入したドーパント（Ｂ）濃度と実効仕事関数との関係、図３（ｂ）にｎＭＯＳトランジスタにおけるゲート電極に注入したドーパント（Ｐ）濃度と実効仕事関数との関係を示す。図３より、各ＭＯＳトランジスタのドーパント濃度に対する実効仕事関数の変調範囲は最大で±０．１５Ｖ程度であることが分かる。このように実効仕事関数の変調範囲が狭いと、これに対応してＶｔｈの変調範囲も狭くなる。このため、ｐＭＯＳトランジスタについてＮｉＳｉ電極中のＢ濃度、ｎＭＯＳトランジスタについてＮｉＳｉ電極中のＰ濃度を変化させたとしても、低電圧型のＭＯＳトランジスタに必要な±０．６〜０．３Ｖの範囲に設定することは困難であった。従って、このような関連技術をそのまま完全空乏型のＭＯＳトランジスタを有する半導体装置に適用することは困難であった。
【００３０】
（３）さらに、図２（ａ）中の点線で示されるように、ｐＭＯＳトランジスタではチャネル不純物濃度の増加とともに、Ｖｔｈが大きく減少している。また、図２（ｂ）中の点線で示されるように、ｎＭＯＳトランジスタではチャネル不純物濃度の増加とともに、Ｖｔｈが大きく増加している。
【００３１】
これに対して、図２（ａ）の実線で表されるように、ＳＯＩ基板を用いた完全空乏型のｐＭＯＳトランジスタでは、チャネル不純物濃度の増加とともにＶｔｈがバルク基板のｐＭＯＳトランジスタほど減少していていない。同様に図２（ｂ）の実線で表されるように、ｎＭＯＳトランジスタではチャネル不純物濃度の増加とともにＶｔｈがバルク基板のｎＭＯＳトランジスタほど増加していない。
【００３２】
このようにＳＯＩ基板を用いた完全空乏型のＭＯＳトランジスタと、バルク基板を用いた部分空乏型のＭＯＳトランジスタとでは、チャネルドーズ量とＶｔｈとの関係が大きく異なっている。この理由は、完全空乏型と部分空乏型のＭＯＳトランジスタではチャネル領域のシリコン層の厚さが異なり、これによってゲート電圧印加時にチャネル領域形成のためにシリコン層にかかる電界強度が全く異なるためである。
【００３３】
上記（１）〜（３）のように、部分空乏型のＭＯＳトランジスタのＶｔｈ制御技術を、そのまま完全空乏型のＭＯＳトランジスタに適用してＶｔｈ制御を行うことは非常に困難であった。
【００３４】
そこで、本発明者は様々な種類のメタルゲート電極の構成材料について鋭意検討した結果、ｐＭＯＳトランジスタと、ｎＭＯＳトランジスタのゲート電極の構成材料として、それぞれ特定の不純物を含有するＮｉＳｉを用いればよいことを発見した。すなわち、このような構成の半導体装置とすることによって、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタをそれぞれ低電力デバイスとして必要なＶｔｈに制御できると共に高速化を図ることができ、装置特性に優れた半導体装置とできることを発見した。
【００３５】
上記課題を解決するため、本発明は以下の構成を有することを特徴とする。
本発明は、支持基板と、前記支持基板上に設けられた酸化膜と、前記酸化膜上に設けられたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタとを有する半導体装置であって、
前記ｐＭＯＳトランジスタは、前記酸化膜上に設けられたｎ型領域と、前記ｎ型領域上に設けられた第１ゲート電極と、前記ｎ型領域と第１ゲート電極間に設けられた第１ゲート絶縁膜と、ｎ型領域内の第１ゲート電極を挟んだ両側にｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のトランジスタであり、
前記ｎＭＯＳトランジスタは、前記酸化膜上に設けられたｐ型領域と、前記ｐ型領域上に設けられた第２ゲート電極と、前記ｐ型領域と第２ゲート電極間に設けられた第２ゲート絶縁膜と、ｐ型領域内の第２ゲート電極を挟んだ両側にｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のトランジスタであり、
第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、
第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置に関する。
【００３６】
本発明は、支持基板と、前記支持基板上に設けられた酸化膜と、前記酸化膜上に設けられたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタとを有する半導体装置であって、
前記ｐＭＯＳトランジスタは、前記酸化膜上に設けられたｎ型領域と、前記ｎ型領域上に設けられた第１ゲート電極と、前記ｎ型領域と第１ゲート電極間に設けられた第１ゲート絶縁膜と、ｎ型領域内の第１ゲート電極を挟んだ両側にｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域とを有し、
前記ｎ型領域が第１ゲート絶縁膜と接する面の法線方向におけるｎ型領域の長さがｐＭＯＳトランジスタのゲート長の１／４以下であり、第１ゲート電極は第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、
前記ｎＭＯＳトランジスタは、前記酸化膜上に設けられたｐ型領域と、前記ｐ型領域上に設けられた第２ゲート電極と、前記ｐ型領域と第２ゲート電極間に設けられた第２ゲート絶縁膜と、ｐ型領域内の第２ゲート電極を挟んだ両側にｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域とを有し、
前記ｐ型領域が第２ゲート絶縁膜と接する面の法線方向におけるｐ型領域の長さがｎＭＯＳトランジスタのゲート長の１／４以下であり、第２ゲート電極は第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置に関する。
【００３７】
本発明は、支持基板と、前記支持基板上に設けられた酸化膜と、前記酸化膜上に設けられた半導体層とを有し、
前記半導体層内に設けられたｎ型領域と、前記ｎ型領域上に設けられた第１ゲート電極と、前記ｎ型領域と第１ゲート電極間に設けられた第１ゲート絶縁膜と、ｎ型領域内の第１ゲート電極を挟んだ両側にｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のｐＭＯＳトランジスタと、
前記半導体層内に設けられたｐ型領域と、前記ｐ型領域上に設けられた第２ゲート電極と、前記ｐ型領域と第２ゲート電極間に設けられた第２ゲート絶縁膜と、ｐ型領域内の第２ゲート電極を挟んだ両側にｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のｎＭＯＳトランジスタと、
を有し、
第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、
第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置に関する。
【００３８】
本発明は、支持基板と、前記支持基板上に設けられた酸化膜と、を有し、
前記酸化膜上に突出するように設けられた突起状のｎ型領域と、前記突起状のｎ型領域の両側面上に設けられた第１ゲート電極と、前記ｎ型領域と第１ゲート電極間に設けられた第１ゲート絶縁膜と、ｎ型領域内の第１ゲート電極を挟んだ両側にｎ型領域が第１ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のｐＭＯＳトランジスタと、
前記酸化膜上に突出するように設けられた突起状のｐ型領域と、前記突起状のｐ型領域の両側面上に設けられた第２ゲート電極と、前記ｐ型領域と第２ゲート電極間に設けられた第２ゲート絶縁膜と、ｐ型領域内の第２ゲート電極を挟んだ両側にｐ型領域が第２ゲート絶縁膜と接する面の法線方向の全体にわたって設けられたソース／ドレイン領域と、を有する完全空乏型のｎＭＯＳトランジスタと、
を有し、
第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）を有し、
第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）を有することを特徴とする半導体装置に関する。
【００３９】
また、本発明は、  支持基板、酸化膜、並びにｎ型領域及びｐ型領域を有する半導体層が順に積層された基板を準備する工程と、
全面に絶縁膜及びポリシリコン層を堆積させる工程と、
前記ｎ型領域上に設けたポリシリコン層上にマスク（Ａ）を設ける工程と、
マスク（Ａ）をマスクに用いて、ポリシリコン層にｐ型不純物を注入する工程と、
マスク（Ａ）を除去する工程と、
前記ｐ型領域上に設けたポリシリコン層上にマスク（Ｂ）を設ける工程と、
マスク（Ｂ）をマスクに用いて、ポリシリコン層にｎ型不純物を注入する工程と、
マスク（Ｂ）を除去する工程と、
前記ポリシリコン層上にマスク層を設ける工程と、
前記絶縁膜、ポリシリコン層及びマスク層をパターニングすることにより、前記ｎ型領域上に第１ゲート絶縁膜、第１ゲート電極材料及びマスク（Ｃ）、前記ｐ型領域上に第２ゲート絶縁膜、第２ゲート電極材料及びマスク（Ｃ）をそれぞれ形成する工程と、
第１ゲート絶縁膜、第１ゲート電極材料及びマスク（Ｃ）の側面、並びに第２ゲート絶縁膜、第２ゲート電極材料及びマスク（Ｃ）の側面にそれぞれゲートサイドウォールを設ける工程と、
前記ｎ型領域上の全面にマスク（Ｄ）を設ける工程と、
マスク（Ｃ）及び（Ｄ）並びにゲートサイドウォールをマスクに用いて、前記ｐ型領域内にｎ型不純物を注入する工程と、
マスク（Ｄ）を除去する工程と、
前記ｐ型領域上の全面にマスク（Ｅ）を設ける工程と、
マスク（Ｃ）及び（Ｅ）並びにゲートサイドウォールをマスクに用いて、前記ｎ型領域内にｐ型不純物を注入する工程と、
マスク（Ｅ）を除去する工程と、
熱処理を行って前記ｐ型領域内に注入したｎ型不純物及び前記ｎ型領域内に注入したｐ型不純物を活性化させることにより、前記ｐ型領域内及びｎ型領域内にそれぞれソース／ドレイン領域を形成する形成工程と、
全面に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜の一部及びマスク（Ｃ）を除去することにより、前記第１及び第２ゲート電極材料を露出させる工程と、
露出させた第１及び第２ゲート電極材料上にＮｉ層を堆積させる工程と、
熱処理を行うことにより、前記第１及び第２ゲート電極材料をＮｉと反応させて、それぞれｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）、ｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）とするシリサイド化工程と、
前記シリサイド化工程において未反応のＮｉ層を除去する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００４０】
更に、本発明は、
支持基板、酸化膜、並びにｎ型領域及びｐ型領域を有する半導体層が順に積層された基板を準備する工程と、
前記半導体層上にマスクパターンを設ける工程と、
前記マスクパターンをマスクに用いて前記半導体層をパターニングすることにより、前記突起状のｎ型領域及び突起状のｐ型領域を形成する工程と、
前記突起状のｎ型領域の中央部の両側面上に第１ゲート絶縁膜、ｎ型不純物を含有する第１ゲート電極材料及びマスク（Ｆ）をこの順に形成する工程と、
前記突起状のｐ型領域の中央部の両側面上に第２ゲート絶縁膜、ｐ型不純物を含有する第２ゲート電極材料及びマスク（Ｆ）をこの順に形成する工程と、
前記突起状のｐ型領域、第２ゲート絶縁膜、第２ゲート電極材料及びマスク（Ｆ）を覆うようにマスク（Ｇ）を設ける工程と、
前記マスク（Ｆ）及び（Ｇ）をマスクに用いて、前記突起状のｎ型領域の第１ゲート電極材料を挟んだ両側に、ｐ型不純物を注入することによりソース／ドレイン領域を形成する工程と、
前記マスク（Ｇ）を除去する工程と、
前記突起状のｎ型領域、第１ゲート絶縁膜、第１ゲート電極材料及びマスク（Ｆ）を覆うようにマスク（Ｈ）を設ける工程と、
前記マスク（Ｆ）及び（Ｈ）をマスクに用いて、前記突起状のｐ型領域の第２ゲート電極材料を挟んだ両側に、ｎ型不純物を注入することによりソース／ドレイン領域を形成する工程と、
前記マスク（Ｈ）を除去する工程と、
前記マスク（Ｆ）を除去する工程と、
全面にＮｉ層を堆積させる工程と、
熱処理を行うことにより、前記第１及び第２ゲート電極材料をＮｉと反応させて、それぞれｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）、ｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）とするシリサイド化工程と、
前記シリサイド化工程において未反応のＮｉ層を除去する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
なお、本発明の半導体装置がＦｉｎ型のＭＯＳトランジスタを備える場合、突起状の半導体領域（ｎ型領域、ｐ型領域）の側面にのみゲート絶縁膜が形成され、半導体領域の側面にのみチャネル領域が形成される。
また、プレーナ型のＭＯＳトランジスタを有する半導体装置の場合、ｎ型領域、ｐ型領域及び素子分離領域は酸化膜上に同一の平面を構成するが、このｎ型領域及びｐ型領域と素子分離領域との間には若干の段差が生じても良い。
【００４１】
低消費電力で、高速動作が可能な半導体装置を提供することができる。具体的には、ＳＯＩ構造による寄生容量の低減、基板リーク電流の低減を図ると共に、チャネル領域が形成される半導体領域を低チャネルドーズ領域とすることで短チャネル効果を抑制しつつ移動度の向上を図ったＭＯＳトランジスタを提供することができる。
【００４２】
更に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲート電極を特定の材料から構成することにより、各ゲート電極の構成材料の仕事関数を所望の値に制御することができる。この結果、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＶｔｈを所望の値に制御した、装置特性に優れた半導体装置とすることができる。
【図面の簡単な説明】
【００４３】
【図１】関連する半導体装置を表す図である。
【図２】従来と、本発明の半導体装置のゲート電極中の不純物濃度としきい値電圧（Ｖｔｈ）との関係を表す図である。
【図３】関連する半導体装置のゲート電極中の不純物濃度と実効仕事関数との関係を表す図である。
【図４】本発明の半導体装置の一例を表す図である。
【図５】本発明の半導体装置の一例を表す図である。
【図６】本発明の半導体装置の製造方法の一例を表す図である。
【図７】本発明の半導体装置の製造方法の一例を表す図である。
【図８】本発明の半導体装置の製造方法の一例を表す図である。
【図９】本発明の半導体装置の製造方法の一例を表す図である。
【図１０】関連する半導体装置の一例を表す図である。
【図１１】関連する半導体装置の製造方法の一例を表す図である。
【図１２】関連する半導体装置の製造方法の一例を表す図である。
【図１３】本発明の半導体装置の製造方法の一例を表す図である。
【図１４】本発明の半導体装置の製造方法の一例を表す図である。
【図１５】本発明の半導体装置の製造方法の一例を表す図である。
【図１６】本発明の半導体装置の製造方法の一例を表す図である。
【図１７】本発明の半導体装置の製造方法の一例を表す図である。
【図１８】本発明の半導体装置の製造方法の一例を表す図である。
【図１９】本発明の半導体装置の製造方法の一例を表す図である。
【図２０】本発明の半導体装置の製造方法の一例を表す図である。
【図２１】本発明の半導体装置の製造方法の一例を表す図である。
【符号の説明】
【００４４】
１  Ｓｉ基板
２  素子分離領域
３、３ａ、３ｂ  ゲート絶縁膜
４ａ、４ｂ  エクステンション拡散領域
５  ソース／ドレイン領域
６、３２  シリサイド層
７  ゲートサイドウォール
８  ｎ型不純物ｄｏｐｅｄ  Ｎｉシリサイド電極
９  ｐ型不純物ｄｏｐｅｄ  Ｎｉシリサイド電極
９ａ  第二ゲート電極
９ｂ  第一ゲート電極
１０  層間絶縁膜
１１  埋め込み酸化膜
１４ａ、２９ａ  第二ゲート電極材料
１４ｂ、２９ｂ  第一ゲート電極材料
１５  マスク
２１  ｎＭＯＳトランジスタ
２２  ｐＭＯＳトランジスタ
２３  ｐ型領域
２４  ｎ型領域
２７、２８  マスク
３０ａ  ｎ型ソース／ドレイン領域
３０ｂ  ｐ型ソース／ドレイン領域
４１、４２、４３、４４、４５  マスク
５１、８０  Ｎｉ層
５５  半導体層
５６  マスク
６１、６２  エクステンション領域
６３ａ、６３ｂ  ポリシリコン層
６４ａ、６４ｂ、６５、６６、６７ａ、６７ｂ、６８ａ、６８ｂ、  マスク
８５  絶縁膜層
８６  ポリシリコン層
【発明を実施するための最良の形態】
【００４５】
（半導体装置）
本発明の半導体装置は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタを有する。そして、ｎＭＯＳトランジスタとｐＭＯＳトランジスタは共に、ＳＯＩ基板を用いて形成され、完全空乏型のＭＯＳトランジスタを構成する。なお、本発明の半導体装置では、これらのＭＯＳトランジスタが平面型（プレーナ型）のＭＯＳトランジスタであっても、Ｆｉｎ型のＭＯＳトランジスタであっても良い。また、これら平面型のＭＯＳトランジスタとＦｉｎ型のＭＯＳトランジスタが混載したものであっても良い。【００４６】
また、本発明の半導体装置は低電力デバイス（オフリーク電流が小さなもの）として用いるものである。半導体装置の消費電力として、具体的には例えば、部分空乏型のバルクシリコンをチャネル領域に用いたＭＯＳデバイスと比較して、消費電力を３０％削減し、３０％の性能向上（高速化）が可能である。
本発明のｐＭＯＳトランジスタとｎＭＯＳトランジスタはＣＭＯＳトランジスタを構成していても良い。【００４７】
本発明の半導体装置は、第１及び第２ゲート電極が特定の不純物元素を含有する特定組成のシリサイド材料を含むシリサイド領域を有する点に特徴がある。これらの不純物元素としては、ｎＭＯＳトランジスタの第２ゲート電極に対してｐ型不純物、ｐＭＯＳトランジスタの第１ゲート電極に対してｎ型不純物となっている。【００４８】
このような不純物元素の使用は、上記（１）〜（３）の理由等から従来技術では全く想定されていなかったものである。更に、従来技術では、低電力用デバイスという観点から、ＳＯＩ基板を用いた完全空乏型のＭＯＳトランジスタにおいて、メタルゲート電極の構成材料とＶｔｈとの関係についての知見は全くなかった。【００４９】
そこで、本発明では、ｐＭＯＳトランジスタの第１ゲート電極がｎ型不純物を含有するシリサイド領域（１）を有し、ｎＭＯＳトランジスタの第２ゲート電極がｐ型不純物を含有するシリサイド領域（２）を有することとした点に特徴がある。ゲート電極をこのような構成とすることで、第１及び第２ゲート電極の構成材料の仕事関数を所定値に制御して、それぞれ低電力型ＭＯＳトランジスタとして必要な所定のＶｔｈ（しきい値電圧）に制御することが可能となる。この結果、装置特性に優れた半導体装置とすることができる。【００５０】
（第１実施例）
図４に、本発明の半導体装置の一例を示す。図４は平面型のＭＯＳトランジスタを備えた半導体装置を表すものである。この半導体装置は、支持基板１、埋め込み酸化膜１１、半導体層を有するＳＯＩ基板を用いて形成されている。この半導体層内にはｐ型領域２３、及びｎ型領域２４が設けられている。【００５１】
このｐ型領域２３の一部上には、第２ゲート絶縁膜３ａ、第２ゲート電極９ａが設けられている。また、第２ゲート電極９ａの側面にはゲートサイドウォール７が設けられている。第２ゲート電極９ａは、第２ゲート絶縁膜３ａに接するようにｐ型不純物を含有するＮｉシリサイド領域（シリサイド領域（２））を有する。【００５２】
更に、ｐ型領域２３内の第２ゲート電極９ａを挟んだ両側の部分には、ｎ型ソース／ドレイン領域３０ａが設けられている。このソース／ドレイン領域３０ａは、ｐ型領域２３内にｐ型領域が第２ゲート絶縁膜と接する面の法線方向（埋め込み酸化膜１１の法線方向：図４中の３１の方向）の全体にわたって形成されている。また、ｎ型ソース／ドレイン領域３０ａ上にはシリサイド層６が形成されている。そして、これらｐ型領域２３、第２ゲート絶縁膜３ａ、第２ゲート電極９ａ、及びｎ型ソース／ドレイン領域３０ａからｎＭＯＳトランジスタ２１が構成されている。【００５３】
同様にして、ｎ型領域２４の一部上には、第１ゲート絶縁膜３ｂ、第１ゲート電極９ｂ、第１ゲート電極９ｂの側面にはゲートサイドウォール７が設けられている。ｎ型領域２４内の第１ゲート電極９ｂを挟んだ両側にはｐ型ソース／ドレイン領域３０ｂが設けられている。このソース／ドレイン領域３０ｂは、ｎ型領域２４内にｎ型領域が第１ゲート絶縁膜と接する面の法線方向（埋め込み酸化膜１１の法線方向：図４中の３１の方向）の全体にわたって形成されている。また、第１ゲート電極９ｂは、第１ゲート絶縁膜３ｂに接するようにｎ型不純物を含有するＮｉシリサイド領域（シリサイド領域（１））を有する。そして、これらｎ型領域２４、第１ゲート絶縁膜３ｂ、第１ゲート電極９ｂ及びｐ型ソース／ドレイン領域３０ｂとからｐＭＯＳトランジスタ２２が構成されている。【００５４】
なお、ｐ型領域２３及びｎ型領域２４は、厚さ（３１の方向の長さ）Ｗが薄くなっている。このため、各ＭＯＳトランジスタは動作時にボディ領域が完全空乏化する。また、ｐ型領域２３及びｎ型領域２４の厚さＷ（ｐ型領域２３及びｎ型領域２４がそれぞれ、第２及び第１ゲート絶縁膜と接する面の法線方向におけるｐ型領域２３及びｎ型領域２４の長さ）は、５〜２０ｎｍであることが好ましく、５〜１０ｎｍであることがより好ましく、５〜１０ｎｍであることが更に好ましい。【００５５】
また、この半導体装置においてはｐ型領域２３及びｎ型領域２４の厚さが薄いため、不純物の打ち込み条件を制御することによってエクステンション領域とソース／ドレイン領域を分けて形成することができない。このため、各ＭＯＳトランジスタはエクステンション領域を有さず、ゲート電極及びゲートサイドウォールの両側の活性領域部分は全てソース／ドレイン領域となる。すなわち、ソース／ドレイン領域は、シリサイド６と埋め込み酸化膜１１の両方に接するように、厚さ方向３１の全体にわたって存在している。【００５６】
なお、第２ゲート電極９ａと第１ゲート電極９ｂとは、連通されていても分離されていても良い。連通されている場合は、ゲート電極の形成（シリサイド化）時に、一方のゲート電極材料から他方のゲート電極材料まで構成材料が拡散し、一方と他方のゲート電極材料の組成が所望のものからずれないように形成する必要がある。【００５７】
（第２実施例）
図５に本発明の半導体装置の別の一例を示す。図５はＦｉｎ型のＭＯＳトランジスタを有する半導体装置を表すものである。図５（ａ）はこの半導体装置の上面図を表す。図５（ｂ）は図５（ａ）の半導体装置のＡ−Ａ断面、図５（ｃ）は図５（ａ）の半導体装置のＢ−Ｂ断面を表す。なお、この半導体装置では、図１０の半導体装置と比べてｐ型領域２３及びｎ型領域２４の幅Ｗ（３３の方向の長さ）が狭くなっており、各ＭＯＳトランジスタが完全空乏型となる点及びゲート電極が特定の不純物元素を含有するＮｉシリサイド領域を有する点が異なる。【００５８】
この半導体装置は、支持基板１、埋め込み酸化膜１１、半導体層を有するＳＯＩ基板を用いて形成されている。埋め込み酸化膜１１上にｐ型領域２３及びｎ型領域２４が突出するように設けられており、それぞれ突起状の半導体領域を構成している。この突起状の半導体領域の形状としては、両側面を有するものであれば特に限定されるわけではないが、典型的には直方体状、略直方体状のものを用いることができる。ｐ型領域２３及びｎ型領域２４にはそれぞれ、両側面上に第２ゲート電極９ａ、第１ゲート電極９ｂが設けられている。また、ｐ型領域２３の側面と第２ゲート電極９ａ間、ｎ型領域２４の側面と第１ゲート電極９ｂ間にはそれぞれ、第２ゲート絶縁膜３ａ、第１ゲート絶縁膜３ｂが設けられている。【００５９】
第２ゲート電極９ａは、第２ゲート絶縁膜３ａに接するようにｐ型不純物を含有するＮｉＳｉのシリサイド領域（２）を有する。また、第１ゲート電極９ｂは、第１ゲート絶縁膜３ｂに接するようにｎ型不純物を含有するＮｉＳｉのシリサイド領域（１）を有する。第２ゲート電極９ａ及び第１ゲート電極９ｂの側面にはゲートサイドウォール７が設けられている。【００６０】
ｐ型領域２３の上面と第２ゲート電極９ａ間、ｎ型領域２４の上面と第１ゲート電極９ｂ間には、絶縁膜層５６が設けられている。この絶縁膜層５６としては、シリコン窒化膜を用いることができる。【００６１】
ｎ型領域２４内の第１ゲート電極９ｂを挟んだ両側の部分、及びｐ型領域２３内の第２ゲート電極９ａを挟んだ両側の部分はそれぞれ、ｐ型ソース／ドレイン領域３０ｂ、及びｎ型ソース／ドレイン領域３０ａを構成する。このｎ型ソース／ドレイン領域３０ａ、及びｐ型ソース／ドレイン領域３０ｂの上面にはそれぞれ、ｐ型領域２３及びｎ型領域２４上から絶縁膜層５６が延在して設けられている。また、ｎ型ソース／ドレイン領域３０ａ、及びｐ型ソース／ドレイン領域３０ｂの側面にはシリサイド層３２が設けられている。【００６２】
本実施例では、このｐ型領域２３、第２ゲート絶縁膜３ａ、ソース／ドレイン領域３０ａ、第２ゲート電極９ａがｎＭＯＳトランジスタ２１を構成している。また、ｎ型領域２４、第１ゲート絶縁膜３ｂ、ソース／ドレイン領域３０ｂ、第１ゲート電極９ｂがｐＭＯＳトランジスタ２２を構成している。【００６３】
なお、ｐ型領域２３の第２ゲート電極９ａ直下の部分（ｐ型領域２３の両側面）、及びｎ型領域２４の第１ゲート電極９ｂ直下の部分（ｎ型領域２４の両側面）は共に動作時にボディ領域が完全空乏化するようになっている。また、ｐ型領域２３内の第２ゲート電極を挟んだ両側の部分、及びｎ型領域２４の第１ゲート電極を挟んだ両側の部分はそれぞれ、全ての部分がソース／ドレイン領域３０ａ、３０ｂを構成している。【００６４】
また、本実施例の各ＭＯＳトランジスタは、ｎ型領域及びｐ型領域の側面にのみゲート絶縁膜を介してゲート電極が設けられている。このため、ｐ型領域２３及びｎ型領域２４の側面にチャネル領域が形成される。【００６５】
ｐ型領域２３、及びｎ型領域２４の幅Ｗ（ｐ型領域２３及びｎ型領域２４がそれぞれ、第２及び第１ゲート絶縁膜と接する面の法線方向におけるｐ型領域２３及びｎ型領域２４の長さ：３３の方向の長さ）は動作時に完全空乏化するよう、５〜２０ｎｍであることが好ましく、５〜１０ｎｍであることがより好ましく、５〜７ｎｍであることが更に好ましい。【００６６】
なお、第１ゲート電極９ｂと第２ゲート電極９ａとは、連通されていても分離されていても良い。連通されている場合は、ゲート電極の形成（シリサイド化）時に一方のゲート電極材料から他方のゲート電極材料まで構成材料が拡散し、一方と他方のゲート電極材料の組成が所望のものからずれないように形成する必要がある。【００６７】
（完全空乏化）
半導体装置が完全空乏型となるか、部分空乏型となるかは、チャネル領域が形成される半導体層（ｎ型領域、ｐ型領域）の膜厚Ｌ１（図４では３１方向の幅Ｗ；図５では３３方向の幅Ｗ）と最大空乏層幅Ｌ２との関係で決まる。すなわち、半導体層の膜厚Ｌ１が最大空乏層幅Ｌ２よりも薄いと部分空乏型となり、半導体領域の膜厚Ｌ１が最大空乏層幅Ｌ２よりも厚いと完全空乏型となる。【００６８】
なお、ここでプレーナ型のＭＯＳトランジスタにおいては、膜厚Ｌ１とは厚み方向（基板の法線方向：ｐ型領域２３が第２ゲート絶縁膜と接する面の法線方向におけるｐ型領域２３の長さ：ｎ型領域２４が第１ゲート絶縁膜と接する面の法線方向におけるｎ型領域２４の長さ）の厚さを表す。また、フィン型のＭＯＳトランジスタにおいてはゲート電極の法線方向の長さ（ｐ型領域２３が第２ゲート絶縁膜と接する面の法線方向におけるｐ型領域２３の長さ：ｎ型領域２４が第１ゲート絶縁膜と接する面の法線方向におけるｎ型領域２４の長さ：埋め込み酸化膜と平行且つゲート長方向と垂直な方向の長さ：埋め込み酸化膜と平行且つチャネル長方向と垂直な方向の長さ）を表す。【００６９】
最大空乏層幅Ｌ２は下記（１）、（２）式で与えられる。
Ｌ２＝（２εｓｉε０２φＦ／ｑＮＡ）１／２          （１）
φＦ＝（ｋＴ／ｑ）ｌｎ（ＮＡ／ｎｉ）          （２）
（ここで、εｓｉ：シリコンの比誘電率、ε０：真空の誘電率、ｑ：素電荷、ＮＡ：半導体領域中の不純物濃度、ｋ：ボルツマン定数、Ｔ：温度、ｎｉ：真正キャリア濃度）。【００７０】
従って、完全空乏型のＭＯＳトランジスタとするためには、半導体層の膜厚Ｌ１と不純物濃度ＮＡを制御すればよいこととなる。しかしながら、本発明の半導体装置は、低電力で、短チャネル効果の抑制や移動度の向上を図るために、チャネル領域中の不純物濃度を低い値（典型的には、不純物濃度  １×１０１４〜１×１０１７ｃｍ−３）に設定する必要がある。【００７１】
このため、本発明では（１）、（２）式のＮＡは低濃度に設定されており、最大空乏層幅Ｌ２も所定範囲に設定されてしまう。従って、半導体領域の膜厚Ｌ１を制御することによって完全空乏型のＭＯＳトランジスタとすることができる。【００７２】
さらに、この完全空乏型のＭＯＳＦＥＴでは、ＳＯＩ構造、すなわち、酸化膜上のシリコン層の厚みを薄くすることによって、短チャネル効果を抑制することができる。この結果、バルク型（部分空乏型）のＭＯＳＦＥＴでは困難であった低チャネル濃度領域で微細なトランジスタの短チャネル効果を抑制することが可能となり、デバイスの特性を大幅に向上することができる。【００７３】
典型的には、以下の条件を満たす場合には確実に完全空乏型のＭＯＳトランジスタとすることができる。
（ａ）ｎ型領域が第１ゲート絶縁膜と接する面の法線方向における、ｎ型領域の長さが、ｐＭＯＳトランジスタのゲート長の１／４以下となっている。
（ｂ）ｐ型領域が第２ゲート絶縁膜と接する面の法線方向における、ｐ型領域の長さが、ｎＭＯＳトランジスタのゲート長の１／４以下となっている。【００７４】
なお、本発明の半導体装置を構成する各ＭＯＳトランジスタ（プレーナ型ＭＯＳトランジスタ、フィン型ＭＯＳトランジスタ）の典型的な寸法について、以下に示す。
（プレーナ型のＭＯＳトランジスタ）
ゲート長：１０〜５０ｎｍ
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ２の場合）
（フィン型のＭＯＳトランジスタ）
突起状のｎ型領域、突起状のｐ型領域の高さＨ：２０〜２００ｎｍ
ゲート長：１０〜５０ｎｍ
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ２の場合）。【００７５】
上記第１及び第２実施例に例示されるような、本発明の半導体装置の各構成部材の使用材料としては以下のものを用いることができる。【００７６】
（ゲート絶縁膜）
ゲート絶縁膜としては、ゲート電極とゲート絶縁膜の界面でフェルミレベルピンニングが生じることを防ぐために、ＨｆやＺｒなどからなる金属酸化物若しくは窒化物、又は金属酸化物若しくは窒化物とシリコン酸化物との混合物を含まないことが好ましい。ゲート電極とゲート絶縁膜の界面でフェルミレベルピンニングが生じると、ゲート電極中の不純物による実効仕事関数の変調効果が得られなくなってしまうためである。具体的には、第１及び第２ゲート絶縁膜としては、シリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮ）などを用いることが好ましい。また、ゲート電極のフルシリサイド化（ＮｉＳｉ化）前のｐｏｌｙ−Ｓｉからチャネル領域への不純物の突き抜けを防止しつつ、ゲート絶縁膜の長期信頼性を確保する観点から、シリコン酸窒化膜（ＳｉＯＮ）を用いることがさらに好ましい。【００７７】
（ゲート電極）
本発明の半導体装置を構成する第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含むＮｉシリサイド領域（シリサイド領域（１））を有する。第１ゲート電極は、第１ゲート絶縁膜に接するようにｎ型不純物を含むＮｉシリサイド領域（シリサイド領域（１））を有していれば良く、ｎ型不純物を含むＮｉシリサイド領域（シリサイド領域（１））は第１ゲート電極の一部を構成していても、全部を構成していても良い。このシリサイド領域（１）中にはｎ型不純物を含むＮｉＳｉ結晶相が主結晶相として存在する。また、ｎ型不純物を含むＮｉシリサイド領域上に更に他の領域が形成されていても良い。【００７８】
なお、ｎ型不純物としては、Ｐ，Ａｓ及びＳｂからなる群から選択された少なくとも一種の不純物元素であることが好ましい。第１ゲート電極中にＰ，Ａｓ，Ｓｂを注入することによって、第１ゲート電極の仕事関数を制御して、低電力用ｐＭＯＳトランジスタとして必要とされるＶｔｈの範囲（−０．６Ｖから−０．３Ｖ）に容易に制御することができる。例えば、図２（ａ）からは、ｎ型不純物としてＰを含有するＮｉＳｉ結晶相から構成されるゲート電極とした場合には、低チャネルドーズ領域においてＶｔｈを−０．６Ｖから−０．３Ｖの範囲に設定できることが分かる。【００７９】
このＮｉシリサイド領域（シリサイド領域（１））中のｎ型不純物の濃度（ｎ型不純物が複数種、存在する場合は、全てのｎ型不純物の濃度）は、２×１０２０〜１×１０２１ｃｍ−３であることが好ましく、５×１０２０〜１×１０２１ｃｍ−３であることがより好ましい。なお、シリサイド領域（１）中でｎ型不純物の濃度が変化する場合は、シリサイド領域（１）中でｎ型不純物の平均濃度が上記範囲内にあることが好ましい。第１ゲート電極中のｎ型不純物の濃度がこれらの範囲内にあることによって、効果的にｐＭＯＳトランジスタのＶｔｈを制御することができる。【００８０】
本発明の半導体装置を構成する第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含むＮｉシリサイド領域（シリサイド領域（２））を有する。第２ゲート電極は、第２ゲート絶縁膜に接するようにｐ型不純物を含むＮｉシリサイド領域（２）を有していれば良く、Ｎｉシリサイド領域（２）は第２ゲート電極の一部を構成していても、全部を構成していても良い。このシリサイド領域（２）中にはｐ型不純物を含むＮｉＳｉ結晶相が主結晶相として存在する。また、Ｎｉシリサイド領域（２）上に更に他の領域が形成されていても良い。【００８１】
なお、ｐ型不純物としては、Ｂであることが好ましい。第２ゲート電極中にこれらの不純物元素を注入することによって、第２ゲート電極の仕事関数を制御し低電力用ｎＭＯＳトランジスタとして必要とされるＶｔｈの範囲（０．３Ｖから０．６Ｖの範囲）に容易に制御することができる。例えば、図２（ｂ）からは、ｐ型不純物としてＢを含有するＮｉＳｉ結晶相から構成されるゲート電極とした場合には、低チャネルドーズ領域においてＶｔｈを０．３Ｖから０．６Ｖの範囲に設定できることが分かる。【００８２】
このＮｉシリサイド領域（シリサイド領域（２））中のｐ型不純物の濃度（ｐ型不純物が複数種、存在する場合は、全てのｐ型不純物の濃度）は、２×１０２０〜１×１０２１ｃｍ−３であることが好ましく、５×１０２０〜１×１０２１ｃｍ−３であることがより好ましい。なお、シリサイド領域（２）中でｐ型不純物の濃度が変化する場合は、シリサイド領域（２）中でｐ型不純物の平均濃度が上記範囲内にあることが好ましい。第２ゲート電極中のｐ型不純物の濃度がこれらの範囲内にあることによって効果的にｎＭＯＳトランジスタのＶｔｈを制御することができる。【００８３】
また、上記ｎ型不純物、ｐ型不純物を含むシリサイド領域（シリサイド領域（１）、（２））中のＮｉシリサイドの組成は、ゲート絶縁膜がシリコン酸化膜、あるいはシリコン酸窒化膜（ＳｉＯＮ）の場合、ＮｉＳｉに近い組成であれば、比較的広い範囲で設定することができる。これは、ＳｉＯ２やＳｉＯＮのゲート絶縁膜上ではＮｉシリサイド電極の実効仕事関数はその組成比に対してほとんど同じであり、主にシリサイド領域（１）、（２）中に含まれる不純物の種類と量によって実効仕事関数が変化するからである。ただし、シリサイド領域（１）、（２）中のＮｉシリサイドの組成は同じであることが好ましい。Ｎｉシリサイドの組成比は、典型的にはＮｉｘＳｉ１−ｘ（０．４５≦ｘ≦０．５５）である。【００８４】
（活性領域）
本発明の半導体装置を構成するｎ型領域（ｎ型活性領域：ｎ型ウェル）にはｎ型不純物元素、ｐ型領域（ｐ型活性領域：ｐ型ウェル）にはｐ型不純物元素が含有されている。ＭＯＳトランジスタの高速化・駆動速度の向上・低電力化などの点から、このｎ型領域中のｎ型不純物濃度、及びｐ型領域中のｐ型不純物濃度は低濃度にする必要がある。【００８５】
不純物濃度としては典型的には、１×１０１４〜１×１０１７ｃｍ−３を挙げることができる。また、不純物濃度は１×１０１４〜１×１０１６ｃｍ−３であることが好ましく、１×１０１４〜１×１０１５ｃｍ−３であることがより好ましい。【００８６】
（ソース／ドレイン領域）
ｎＭＯＳトランジスタのソース／ドレイン領域にはｎ型不純物元素、ｐＭＯＳトランジスタのソース／ドレイン領域にはｐ型不純物元素が注入されている。このｎ型不純物元素としてはＰ、Ａｓ、Ｓｂ、ｐ型不純物元素としてはＢなどを用いることができる。また、ソース／ドレイン領域中の不純物元素濃度としては典型的には、１×１０１９〜１×１０２１ｃｍ−３を挙げることができる。【００８７】
更に、各ＭＯＳトランジスタのソース／ドレイン領域上には、シリサイド層が設けられていても良い。このシリサイド層の構成材料としては特に限定されず、例えばＮｉシリサイド、Ｃｏシリサイド、Ｔｉシリサイドなどを挙げることができる。好ましくは、ゲート電極の形成時（ゲート電極フルシリサイド化のためのアニール処理）に、変性しないような高温でも安定したシリサイド材料を用いることが好ましい。【００８８】
（半導体装置の製造方法）
（第１実施例）
図６〜９に本発明の半導体装置の製造方法の一例を示す。図６〜９は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタが、プレーナ型のトランジスタを構成する半導体装置の製造方法を表すものである。【００８９】
まず、支持基板１、埋め込み酸化膜１１並びにｎ型領域２４及びｐ型領域２３を有するシリコン層からなるＳＯＩ基板を準備する。ここで、ＳＯＩ基板中のシリコン層は製造後の各ＭＯＳトランジスタが、完全空乏型となるよう厚さを調節したものである。なお、ＳＯＩ基板は、張り合わせ法やＳＩＭＯＸを用いて形成することができる。例えば、ｓｍａｒｔ  ｃｕｔ法やＥＬＴＲＡＮ法を用いても良い。【００９０】
次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて、シリコン層内にｎ型領域２４及びｐ型領域２３が素子分離されるように素子分離領域２を形成する。【００９１】
続いて、熱酸化法によりシリコン層表面にシリコン酸窒化膜からなる絶縁膜３を形成する。なお、この絶縁膜３としては、シリコン酸化膜、シリコン窒化膜などを用いても良い。次に、絶縁膜３上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ｐｏｌｙ−Ｓｉ膜（ポリシリコン膜）４１を堆積させる。【００９２】
この後、ｎ型領域２４上に設けたポリシリコン膜４１上に、マスク（Ａ）４２を設ける。マスク（Ａ）４２としては、絶縁膜からなるハードマスクを用いることができる。次に、マスク（Ａ）４２をマスクに用いて、ｐ型領域２３上に設けたポリシリコン膜４１にｐ型不純物元素を注入する。ｐ型不純物元素としては、Ｂを注入することができる（図６（ａ））。なお、このＢの注入は、イオン注入法により２ｋｅＶ、注入角０度の条件で行うことが好ましい。【００９３】
次に、マスク（Ａ）４２を除去した後、ｐ型領域２３上に設けたポリシリコン膜４１上にマスク（Ｂ）４３を設ける。そして、マスク（Ｂ）４３をマスクに用いて、ｎ型領域２４上に設けたポリシリコン膜４１にｎ型不純物元素を注入する。ｎ型不純物元素としては、Ｐ，Ａｓ及びＳｂからなる群から選択された少なくとも一種の不純物元素を注入することができる（図６（ｂ））。なお、これらの不純物元素の注入は、イオン注入法により５ｋｅＶ、注入角０度の条件で行うことが好ましい。【００９４】
この後、全面にマスク層を堆積させた後、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてパターニングを行う。このパターニングにより、ｐ型領域２３上にゲート絶縁膜３ａ、第２ゲート電極材料１４ａ及びマスク（Ｃ）１５からなる領域を設ける。また、ｎ型領域２４上にゲート絶縁膜３ｂ、第２ゲート電極材料１４ｂ及びマスク（Ｃ）１５からなる領域を設ける（図６（ｃ））。【００９５】
さらに、シリコン酸化膜を堆積させた後、エッチバックすることによって第１ゲート絶縁膜３ｂ、第１ゲート電極材料１４ｂ及びマスク（Ｃ）１５の側面、並びに第２ゲート絶縁膜３ａ、第２ゲート電極材料１４ａ及びマスク（Ｃ）１５の側面にゲートサイドウォール７を形成する（図７（ａ））。【００９６】
次に、ｎ型領域２４上の全面にマスク（Ｄ）４４を設けた後、マスク（Ｃ）及び（Ｄ）並びにゲートサイドウォールをマスクに用いてｐ型領域２３内にｎ型不純物を注入する（図７（ｂ））。次に、マスク（Ｄ）４４を除去した後、ｐ型領域上にマスク（Ｅ）４５を設ける。マスク（Ｃ）及び（Ｅ）並びにゲートサイドウォール７をマスクに用いて、ｎ型領域２４内にｐ型不純物を注入する（図７（ｃ））。次に、マスク（Ｅ）４５を除去する。【００９７】
この後、アニール処理を行うことによりｐ型領域２３内のｎ型不純物及びｎ型領域２４内のｐ型不純物をそれぞれ活性化させて、ｐ型領域２３内にｎ型ソース／ドレイン領域３０ａ及びｎ型領域２４内にｐ型ソース／ドレイン領域３０ｂを形成する。次に、サリサイド技術によりマスク（Ｃ）、ゲートサイドウォール並びにＳＴＩをマスクとして、ソース・ドレイン領域３０ａおよび３０ｂ上にのみシリサイド層６を形成する。【００９８】
このシリサイド層６はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、シリサイド層としては、第１及び第２ゲート電極材料のシリサイド化時に変成しないような耐熱性のものであれば良い。具体的には、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。【００９９】
さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜からなる層間絶縁膜１０を形成する（図８（ａ））。次に、この層間絶縁膜２１をＣＭＰ技術によって平坦化し、マスク（Ｃ）１５を露出させる。この後、マスク（Ｃ）１５を除去することによって、第１及び第２ゲート電極材料１４ａ及び１４ｂを露出させる（図８（ｂ））。次に、ＣＶＤ法などによって、全面にＮｉ膜５１を堆積させる（図８（ｃ））。【０１００】
次に、熱処理を行うことによりＮｉと第１及び第２ゲート電極材料とを反応させてシリサイド化を行う。そして、第１ゲート電極材料をｎ型不純物を含むＮｉＳｉ結晶相から構成されるシリサイド領域（１）、第２ゲート電極材料をｐ型不純物を含むＮｉＳｉ結晶相から構成されるシリサイド領域（２）とするシリサイド化工程）。図９（ａ）は、このシリサイド化が起こっている途中の工程を表わしたものである。【０１０１】
この熱処理は、金属膜の酸化を防ぐため非酸化雰囲気中であることが求められる。また、Ｎｉシリサイドとしては様々な種類のもの（Ｎｉ２Ｓｉ、ＮｉＳｉ２、Ｎｉ３Ｓｉ）が知られているが、このシリサイド化時にはＮｉＳｉ結晶相が形成されるような条件に設定する。すなわち、Ｎｉシリサイド化時に得られるＮｉシリサイドの組成は、ポリシリコン上に堆積させるＮｉ層の膜厚及びシリサイド化の温度によって変わる。そこで、本実施例では、ＮｉＳｉ結晶相が形成されるようなＮｉ層の膜厚及びシリサイド化の温度を選択することによって選択的にＮｉＳｉ結晶相となるようなシリサイド化を行わせることができる。【０１０２】
この具体的な条件としては、例えば、シリサイド化の温度が３５０〜４００℃、第１及び第２ゲート電極材料の高さ（５０の方向の長さ）とＮｉ層の厚みとの比（ＴＮｉ／ＴＳｉ）を０．６〜０．８、熱処理時の時間が６０〜３００秒の条件を挙げることができる。【０１０３】
次に、上記シリサイド化工程においてシリサイド化反応をしなかった余剰のＮｉ膜を硫酸過酸化水素水溶液を用いてウェットエッチング除去する（図９（ｂ））。【０１０４】
（第２実施例）
図１３〜２０に本発明の半導体装置の製造方法の他の一例を説明する。この製造方法は、フィン型のＭＯＳＦＥＴを有する半導体装置の製造方法に関するものである。まず、シリコン基板１、埋め込み酸化膜１１、及びｎ型領域とｐ型領域を有するシリコン半導体層５５を順に積層させた基板を準備する（図１３（ａ））。【０１０５】
次に、シリコン半導体層５５上にマスクパターン５６を設ける（図１３（ｂ））。マスクパターン５６としてはシリコン酸化膜あるいは、シリコン窒化膜を用いることができるが、シリコン窒化膜が好適である。次に、マスクパターン５６をマスクに用いてエッチングを行うことにより、埋め込み酸化膜１１上に突出した突起状のｐ型領域２３、及びｎ型領域２４を形成する（図１４（ａ））。【０１０６】
ｐ型領域２３及びｎ型領域２４を熱酸化することによって、突起状のｐ型領域２３及びｎ型領域２４の両側面上にそれぞれ第２ゲート絶縁膜３ａ、第１ゲート絶縁膜３ｂ（ＳｉＯ２膜）を形成する（図１４（ｂ））。【０１０７】
この後、突起状のｐ型領域２３及びｎ型領域２４の一方の側面から上面上を通って他方の側面まで跨ぐようにポリシリコン層６３ａ、６３ｂを形成する。次に、リソグラフィーを用いて、ｎ型領域２４を覆うポリシリコン層６３ｂ上にレジストマスク６４ａ形成し、ポリシリコン層６３ａ内にｐ型不純物を注入する（図１５（ａ））。次に、マスク６４ａを除去した後、リソグラフィーを用いて、ｐ型領域２３を覆うポリシリコン層６３ａ上にレジストマスク６４ｂ形成し、ポリシリコン層６３ｂ内にｎ型不純物を注入する（図１５（ｂ））。【０１０８】
この後、レジストマスク６４ｂを除去した後、ポリシリコン層６３ａおよび６３ｂを覆うようにマスク層６５を設ける（図１６（ａ））。マスク層６５には、シリコン酸化膜あるいは、シリコン窒化膜を用いることができるが、シリコン酸化膜が好適である。次に、マスク層６５上にリソグラフィーを用いてゲート電極パターンを形成し、マスク層６５をゲート電極パターンの形状（マスク（Ｆ））６６にドライエッチングにより加工する（図１６（ｂ））。【０１０９】
次に、ゲート電極パターンの形状に加工したマスク（Ｆ）６６をマスクに用いて、ドライエッチング処理を行うことにより、ｎ型領域２４の中央部を跨ぐように第１ゲート電極材料１４ｂを、ｐ型領域２３の中央部を跨ぐように第２ゲート電極材料１４ａを形成する（図１６（ｃ））。また、これと同時にｐ型領域２３内の第２ゲート電極材料１４ａを挟んだ両側の部分側面と、ｎ型領域２４内の第１ゲート電極材料１４ｂを挟んだ両側の部分側面を露出させる。このとき、マスク５６により、オーバーエッチングによる突起状のｐ型領域２３とｎ型領域２４の高さが減少することを防ぐことができる。【０１１０】
そして、リソグラフィーを用いて、ｐ型領域２３、第２ゲート電極材料１４ａ及びマスク（Ｆ）６６を覆うようにマスク６７ｂを形成する。この後、マスク６７ｂ及びマスク（Ｆ）６６をマスクに用いて、斜め方向からｎ型領域２４の側面にｐ型不純物を注入することにより、ｎ型領域２４内にエクステンション領域を形成する（図１７（ａ））。次に、マスク６７ｂを除去した後、リソグラフィーを用いて、ｎ型領域２４、第１ゲート電極材料１４ｂ及びマスク６６を覆うようにマスク６７ａを形成する。この後、マスク６７ａ及びマスク（Ｆ）６６をマスクに用いて斜め方向からｐ型領域２３の側面にｎ型不純物を注入することにより、ｎ型領域２３内にエクステンション領域を形成する（図１７（ｂ））。【０１１１】
次に、第１ゲート電極材料１４ｂ、第２ゲート電極材料１４ａ及びマスク（Ｆ）６６の両側面にそれぞれゲートサイドウオール７を形成する。この後、リソグラフィーを用いて、ｐ型領域２３、第２ゲート電極材料１４ａ、マスク（Ｆ）６６及びゲートサイドウォール７を覆うようにマスク（Ｇ）６８ｂを形成する。この後、マスク（Ｇ）６８ｂ及びマスク（Ｆ）６６をマスクに用いて、斜方向からｎ型領域２４の側面にｐ型不純物を注入する（図１８（ａ））。【０１１２】
次に、マスク（Ｇ）６８ｂを除去した後、リソグラフィーを用いて、ｎ型領域２４、第１ゲート電極材料１４ｂ、マスク（Ｆ）６６及びゲートサイドウォール７を覆うようにマスク（Ｈ）６８ａを形成する。この後、マスク（Ｈ）６８ａ及びマスク（Ｆ）をマスクに用いて、斜方向からｎ型領域２３の側面にｎ型不純物を注入する（図１８（ｂ））。この後、マスク（Ｈ）６８ａを除去する。【０１１３】
次に、熱処理を行うことにより、ｎ型領域２４内に注入したｐ型不純物及びｐ型領域２３内に注入したｎ型不純物を活性化させることにより、ｎ型領域２４内及びｐ型領域２３内にそれぞれソース／ドレイン領域３０ｂ及び３０ａを形成する。【０１１４】
この後、サリサイド技術により、ソース／ドレイン領域３０ａ、３０ｂの両側面上にシリサイド層６を形成する（図１９（ａ））。なお、この際、シリサイド層としてはＣｏシリサイドやＮｉシリサイドを設けることができる。Ｎｉシリサイドを設ける際には、シリサイド層上にシリサイド保護層を設けることが好ましい。次に、マスク（Ｆ）６６を除去した後（図１９（ｂ））、スパッタリングにより全面にＮｉ層８０を堆積させる（図２０（ａ）、（ｂ））。【０１１５】
次に、熱処理により、第１及び第２ゲート電極材料をこのＮｉと反応させて、それぞれｎ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（１）、ｐ型不純物を含有するＮｉＳｉ結晶相を含むシリサイド領域（２）とする（図２１（ａ））。このとき、シリサイド化の条件としては、第１実施例と同様、ＮｉＳｉ結晶相が選択的に形成される条件とする。また、シリサイド層６がＣｏシリサイドや、保護層を設けたＮｉシリサイドのとき、このシリサイド化によってシリサイド層６は劣化しない。この後、シリサイド化を行わなかった余剰のＮｉ膜８０を、硫酸過酸化水素水溶液を用いてウェットエッチング除去する（図２１（ｂ））。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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