【手続補正書】
【提出日】平成19年7月27日(2007.7.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  半導体デバイスのトレンチの集積度を増大する方法
【特許請求の範囲】
【請求項１】  メサの目標幅よりも小さなパターンに作製されたメサ幅を有してメサをさだめることにより分離された１対のトレンチ開口アクセス部を基板の中にパターンに作製する段階と、
前記対のトレンチが前記パターンに作製されたメサ幅によって分離されるように、前記対のトレンチ開口アクセス部を貫通しおよび前記基板の中にまで前記対のトレンチを作製する段階と、
前記目標メサ幅よりも大きいまたは等しい最終的メサ幅にまで前記メサ幅を増大するために、前記対のトレンチの内側にシリコンの層を成長させる段階と、
を有する前記基板の中に作製された１対のトレンチの間のピッチを減少する方法。
【請求項２】  請求項１に記載された方法において、パターンに作製する前記段階が
前記基板の前記表面の上にハード・マスクを成長する段階と、
前記ハード・マスクの中に前記対のトレンチ開口アクセス部をホトリソグラフィにより定める段階と、
を有する前記方法。
【請求項３】  請求項２に記載された方法において、前記対のトレンチを作製する前記段階が異方的エッチングを用いて実行される前記方法。
【請求項４】  請求項３に記載された方法において、前記対のトレンチの前記壁の上の欠陥の密度を減少するためにおよび前記対のトレンチの頂部および底部の上側の角および下側の角を丸くするために、シリコン層を成長する前記段階の前に水素ガスを用いて前記対のトレンチの前記壁に焼鈍しを行う段階をさらに有する前記方法。
【請求項５】  請求項４に記載された方法において、前記焼鈍し段階が約９６０℃ないし１１６０℃の範囲の温度および約４０トルないし２４０トルの範囲の圧力の中で実行される前記方法。
【請求項６】  請求項５に記載された方法において、前記方法を用いてトレンチ電界効果トランジスタが製造される前記方法。
【請求項７】  第１電荷形の添加不純物を有する半導体基板を備える段階と、
前記基板の上に同じ第１電荷形の添加不純物を有するベース・シリコン層を成長する段階と、
前記ベース・シリコン層の中に２個またはさらに多数個のトレンチを作製する段階であって、前記トレンチのおのおのが前記基板の主要表面によって定められる平面の中の第１端部と前記ベース・シリコン層の中の予め定められた第１深さの第２端部にまで延長された壁とによって定められ、ここで隣接するトレンチを分離するメサが目標幅よりも小さな初期幅を有する、前記ベース・シリコン層の中に２個またはさらに多数個のトレンチを作製する前記段階と、
前記目標幅よりも大きいまたは等しい最終幅に前記メサ幅が整合するように、前記トレンチの前記壁の上および前記メサの上にシリコンの第２層を成長する段階と、
を有するトレンチ電界効果トランジスタをマスクする方法。
【請求項８】  請求項７に記載された方法において、
シリコンの第２層を成長する前記段階の前に
前記トレンチの前記壁の上の欠陥の数を減少するためにおよび
前記トレンチの前記第１端部および前記第２端部の角を丸くするために、
前記トレンチに焼鈍しを行う段階を
さらに有する前記方法。
【請求項９】  請求項８に記載された方法において、前記焼鈍し段階が水素ガスを用いて約９６０℃ないし１１６０℃の範囲の温度および約４０トルないし２４０トルの範囲の圧力で実行される前記方法。
【請求項１０】  請求項９に記載された方法において、
シリコンの前記第２層の上に誘電体層を成長する段階と、
前記トレンチ電界効果トランジスタのゲートとなる導電体を前記誘電体層の上に成長する段階と、
前記トレンチの間に配置されたウエルを作製するために、パターンに作製する段階および第２電荷形の添加不純物を注入する段階と、
前記電界効果トランジスタのソースとなる領域を作製するために、パターンに作製する段階および第１電荷形の添加不純物を注入する段階と、
をさらに有する前記方法。
【請求項１１】  第１電荷形の添加不純物を有しおよび前記トレンチ電界効果トランジスタのドレインとなる半導体基板と、
第１電荷形の添加不純物を有しおよび前記基板の主要表面の上に作製されたボディ層と、
前記ボディ層を貫通して延長されおよび前記基板の中にトレンチ終端深さにまで延長された壁によって定められ、そして前記ボディ層の主要表面に第１端部を有しおよび前記トレンチ終端深さに第２端部を有する、少なくとも２個またはさらに多数個のトレンチと、
少なくとも１個の前記トレンチの前記壁を被覆するシリコンの層と、
前記シリコン層の内側壁を被覆する誘電体層と、
前記誘電体層の内側壁を被覆しおよび前記トレンチ電界効果トランジスタのゲートとなる導電体と、
前記誘電体層の外側壁の側面に配置されおよび前記ボディ層の前記主要表面から前記ボディ層の中の予め定められた第１深さにまで延長された、前記第１電荷形の添加不純物を有するソース領域と、
を有するトレンチ電界効果トランジスタ。
【請求項１２】  請求項１１に記載された電界効果トランジスタにおいて、前記ソース領域の間に配置されおよび前記ボディ層の中の予め定められた第２深さにまで凹んでいる前記第１電荷形の添加不純物を有する多量の不純物が添加されたボディ層をさらに有し、ここで多量の不純物が添加された前記ボディ層が前記ボディ層の添加不純物濃度よりも大きな添加不純物濃度を有する、前記電界効果トランジスタ。
【請求項１３】  第１電荷形の添加不純物を有する半導体基板を備える段階と、
前記基板の上に同じ第１電荷形の添加不純物を有するベース・シリコン層を成長する段階と、
前記ベース・シリコン層の中に２個またはさらに多数個のトレンチを作製する段階であって、前記トレンチのおのおのが前記基板の主要表面によって定められる平面の中の第１端部と前記ベース・シリコン層の中の予め定められた第１深さの第２端部にまで延長された壁とによって定められ、ここで許容される最小メサ幅よりも小さな初期幅を隣接するトレンチを分離するメサが有する、前記ベース・シリコン層の中に２個またはさらに多数個のトレンチを作製する前記段階と、
シリコンの層を成長する前記段階の前に
前記トレンチの前記壁の上の欠陥の数を減少するためにおよび
前記トレンチの前記第１端部および前記第２端部の角を丸くするために
前記トレンチに焼鈍しを行う段階と、
許容される前記最小メサ幅よりも近似的に大きいまたは等しい最終幅に前記メサ幅が整合するように、前記トレンチの前記壁の上および前記トレンチの間の前記メサの上にシリコンの第２層を成長する段階と、
シリコンの前記第２層の上に誘電体層を成長する段階と、
前記トレンチＭＯＳＦＥＴのゲートとなる導電体を前記誘電体層の上に成長する段階と、
トレンチの間に配置されたウエルを作製するために、パターンに作製する段階および第２電荷形の添加不純物を注入する段階と、
前記ＭＯＳＦＥＴのソース領域となる領域を作製するために、パターンに作製する段階および前記第１電荷形の添加不純物を注入する段階と、
を有するトレンチ電界効果トランジスタをマスクする方法。
【請求項１４】  請求項１３に記載された方法において、前記焼鈍し段階が水素ガスを用いて約９６０℃ないし１１６０℃の範囲の温度および約４０トルないし２４０トルの範囲の圧力で実行される前記方法。
【請求項１５】  前記メサの幅が目標メサ寸法以下の幅から前記目標メサ寸法よりも大きいまたは等しい幅にまで増大するように、前記トレンチを定める壁の上にシリコンの層を成長する段階を有する、
基板の中のメサにより分離された２個またはさらに多数個のトレンチを作製する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は全体的に言えば、半導体技術に関する。さらに詳細に言えば、本発明は電力用金属・酸化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような応用に対してトレンチの集積度を増大する方法に関する。
【０００２】
【発明が解決しようとする課題】
半導体製造業者は、単一のウエハの上に作製することができるデバイスの数を増大するように常に努力している。電力用ＭＯＳＦＥＴはそのゲート領域が大きな面積領域を必要とするために、典型的な場合には半導体ウエハの上のダイの全面積を占有する。従来の電力用ＭＯＳＦＥＴでは、大きなゲート面積領域が必要であるために、１個のウエハ当たりに実現することができるダイの数（すなわち「ダイ集積度」）が限定される。この限界を解決する１つの方法は、ウエハの中にトレンチを作製し、そしてその凹部の中に３次元のゲートを作製することである。３次元のゲートは大きなゲート面積領域を保ったまま、ダイの２次元表面寸法（すなわち「ダイ寸法」）を小さくすることができる。この形式の電力用トランジスタは、業界では「電力用トレンチＭＯＳＦＥＴ」と呼ばれている。
【０００３】
図１は、電力用に用いることができる典型的なトレンチＭＯＳＦＥＴ１０の横断面図である。トレンチＭＯＳＦＥＴ１０はＮ形基板１０２を有し、そして典型的な場合にはこの基板の上にＮ形エピタクシャル層（図１には示されていない）が成長される。基板１０２はトレンチＭＯＳＦＥＴ１０のドレインの役割を果たす。このエピタクシャル層は、Ｐ形のボディ層１０８で被覆される。１対のトレンチ１００がボディ層１０８を貫通し、そしてエピタクシャル層の中にまで延長される。トレンチ１００の壁の上に、誘電体層１０４が作製される。誘電体層１０４は、それぞれのトレンチ１００の中心に向かって面している内側壁と、外側壁とを有する。Ｎ＋形のソース領域１１０は誘電体層１０４の外側壁を取り囲んで配置され、およびボディ層１０８の中に延長される。ボディ層１０８の中にはまた、不純物が多量に添加されたボディ領域１１２がソース領域１１０の間に配置される。導電体層１０６（例えばポリシリコン）がトレンチ１００を実質的に充填し、そしてトレンチＭＯＳＦＥＴ１０のゲートの役割を果たす。最後に、誘電体のキャップ１１４は充填されたトレンチを被覆し、およびまたソース領域１１０を部分的に被覆する。
【０００４】
トレンチＭＯＳＦＥＴ１０の製造の期間中に、トレンチ１００を作製するために典型的には異方的エッチング段階が実行される。等方的エッチングではなくて異方的エッチングが行われるが、その理由は異方的エッチングでは実質的に１つの方向に、この場合には垂直方向で下向きに、エッチングが行われるからである。実質的に垂直なトレンチ１００はトレンチ・パターンによって定められる幅を保持するのに役立ち、その有益な特徴はトレンチ１００の中心間の予め定められた距離（すなわちトレンチ・ピッチ）を保持することである。
【０００５】
トレンチ１００が作製された後、トレンチ・エッチング段階の期間中にトレンチ１００の頂部および底部に形成される角を丸くするエッチングが典型的には実行される。トレンチＭＯＳＦＥＴ１０のためのゲート酸化物を成長するすぐ前に典型的に実行されるまた別の段階は、犠牲酸化物の成長である。この犠牲酸化物は、トレンチの壁から欠陥を取り除くために成長されそして除去される。
【０００６】
トレンチの集積度を増大するために、トレンチ・ピッチをできるだけ小さくすると共にトレンチ幅をできるだけ小さくすることが望ましい。けれども、デバイスの操作の要請および製造装置による制約のために、これらの寸法はいずれも限定される。信頼性をもって製造することができる最小のトレンチ幅は、全体的にホトリソグラフィ装置の性能によって指定される。さらに、トレンチの間に作製されるメサの最小の幅は、ソースと、多量の不純物が添加されたボディ領域と、ソース接触体の面積領域とにより定められる。
【０００７】
したがって必要とされることは、リソグラフィにより最小印刷寸法能力によって与えられる制限にもかかわらず、および許容される最小メサ幅を侵害することなく、大きなトレンチ集積度を有するトレンチＭＯＳＦＥＴのような電子デバイスを得るために、達成可能な最小トレンチ幅およびトレンチ・ピッチに関する限界を解決できる方法を得ることである。
【０００８】
【課題を解決するための手段】
本発明により、トレンチＭＯＳＦＥＴの隣接するトレンチの間の実効的なピッチを小さくすることにより、トレンチＭＯＳＦＥＴのトレンチ集積度を増大する方法を得ることである。ピッチを小さくすることは、トレンチの間のメサが許容される最小メサ幅よりも小さな幅を有するように、隣接するトレンチを最初にパターンに作製することにより達成される。トレンチが作製された後、トレンチの壁の上にシリコン層が成長される。このシリコン層の成長は、許容される最小メサ幅よりも大きいまたは等しい幅にまで、隣接するトレンチの間のメサを実効的に広げるような厚さにまで行われる。このシリコン層の厚さは、メサの最終の幅が許容される最小メサ幅に達するように選定される。このことを実行することにより、トレンチ・ピッチを最大限に小さくすることを実現することができる。
【０００９】
本発明の方法の１つの特徴により、基板の選定された面積領域（または「トレンチ開口アクセス部」）が定められる。これらのトレンチ開口アクセス部を通して、基板の中にトレンチが作製される。このトレンチの作製には、異方的エッチングを用いることが好ましい。トレンチがいったん作製されると、トレンチにオプションで焼鈍しが行われる。この焼鈍しは、トレンチの頂部および底部の角が丸くなるように、およびトレンチの壁の上の欠陥の密度が減少するように、１気圧以下の低圧でおよび高い温度の水素ガスを用いて行われることが好ましい。この焼鈍し処理工程は、名称「トレンチＭＯＳＦＥＴのための増強されたトレンチを生成する水素焼鈍し（Hydrogen Anneal for Creating an Enhanced Trench for Trench MOSFETs）」の本出願と共通に譲渡された出願中特許出願番号第09/    号（代理人整理人番号第 018865-003600号）に開示されている。最後に、メサ幅が許容される最小メサ幅よりも大きいまたは等しいことを確実に得るために、シリコンの層がトレンチの壁の上に作製される。このシリコン層の作製は、エピタクシャル沈着により行われることが好ましい。
【００１０】
本発明のまた別の特徴により、本発明の方法を用いて、小さなトレンチ・ピッチを特徴とするトレンチＭＯＳＦＥＴを製造することができる。この方法は、（ｉ）第１電荷形の不純物が添加された基板を備える段階と、（ｉｉ）この基板の上に同じ第１電荷形の不純物が添加されたベース・シリコン層を成長する段階と、（ｉｉｉ）このベース・シリコン層の中に少なくとも２個のトレンチを作製する段階であって、これらのトレンチのおのおのが基板の主要表面によって定められる面の中の第１端部とベース・シリコン層の中のトレンチ終端深さにおける第２端部にまで延長された壁とによって定められる、前記少なくとも２個のトレンチを作製する段階と、（ｉｖ）（ａ）トレンチの壁の上の欠陥の数を減少させるために、（ｂ）トレンチの第１端部および第２端部における角を丸くするために、トレンチに焼鈍しを行う段階と、（ｖ）トレンチＭＯＳＦＥＴの隣接するトレンチの間のメサの幅が許容される最小メサ幅よりも大きいまたは等しいことを確実に得るために、この好ましくはエピタクシャル堆積によりトレンチの壁の上にシリコンの第２層を成長する段階と、（ｖｉ）シリコンの前記第２層の上に誘電体層を成長する段階と、（ｖｉｉ）トレンチＭＯＳＦＥＴのゲートとなる導電体層を前記誘電体層の上に作製する段階と、（ｖｉｉｉ）パターンに作製する段階および隣接するトレンチの間に介在する壁を作製するために第２電荷形の不純物を注入する段階と、（ｉｘ）パターンに作製する段階およびトレンチＭＯＳＦＥＴのソース領域となる領域を作製するために第１電荷形の不純物を注入する段階とを有する。
【００１１】
【発明の実施の形態】
添付図面を参照しての下記説明により、本発明のその他の特徴および利点がさらに明らかになるであろう。
【００１２】
図２は、小さなトレンチ・ピッチを特徴とする１対のトレンチを、本発明に従って製造する処理工程の流れを例示した流れ図である。この処理工程の流れの中のそれぞれの段階についての下記説明は単に１つの例であって、本発明の範囲がこの特定の例に限定されるのではないことを理解しなければならない。特に、温度、圧力、層の厚さ、およびこれらと同等のパラメータのような処理工程の条件は、本発明の範囲内において変更することができる。図２の処理工程の流れを図３Ａ〜図３Ｉを参照しながら下記で説明する。
【００１３】
処理工程の流れの最初の段階２００（図２を見よ）は、半導体基板１０を備える段階である。（図３Ａを見よ。）この説明では基板１０は例えばＮ形であり、そしてその標準的な厚さは約５００μｍであるとされている。
【００１４】
次に、段階２０４では、基板１０の上にベース・シリコン層２０が成長される。この成長はエピタクシャル堆積によって行われることが好ましく、そしてこのベース・シリコン層の厚さは約４μｍ〜１０μｍであることが好ましい。（図３Ｂを見よ。）ベース・シリコン層２０の抵抗率は、典型的には約０．１Ωｃｍないし３．０Ωｃｍである。
【００１５】
段階２０８では、図３Ｃに示されているように、ベース・シリコン層２０の上にマスク層３０が成長される。マスク層３０は二酸化シリコン（ＳｉＯ2）で作製された材料であることが好ましく、そして約１０００オングストロームの厚さにまで成長されることが好ましい。
【００１６】
段階２１２では、マスク層３０がパターンに作製され、そしてその後、例えば緩衝された酸化物エッチング剤（例えばフッ化アンモニウム（ＮＨ4Ｆ）で緩衝されたフッ酸（ＨＦ））を用いて選択的エッチングが行われる。ここで、マスク層３０の中にトレンチ開口アクセス部４０がベース・シリコン層２０の表面にちょうど達する深さにまで作製される。得ることのできるトレンチ開口アクセス部の最小幅ｘ（図３Ｄ参照）は、ホトリソグラフィ装置の光学的な性能により決定される。標準的な紫外線リソグラフィを用いた場合、トレンチ開口アクセス部の典型的な幅はｘ〜0.45μｍである。それにもかかわらず、隣接するトレンチ開口アクセス部の間のパターンに作製された幅ｍpは、許容されるメサの最小幅よりも小さい寸法にパターンに作製される。この処理工程の後、トレンチの壁の上とトレンチの間のメサの上とにシリコンの第２層が成長される時、メサの幅は、最小メサ幅よりも大きいがしかし好ましくは許容される最小メサ幅にほぼ等しい、最終幅ｍfにまで増加するであろう。
【００１７】
段階２１６では、異方的エッチングが実行される。異方的エッチングは、ここではその名前が示しているように、１つの方向というよりは多くの方向にエッチングが行われる等方的エッチングとは異なって、実質的に１つの方向にエッチングが行われる、乾式エッチングである。したがって異方的エッチング段階２１６を用いて、ベース・シリコン層２０の中に実質的に垂直なトレンチ５０がエッチングにより作製される。典型的な場合には、この乾式エッチングはプラズマ・エッチングの形式である。このプラズマは、ラジオ周波数の電界で励起された大きなエネルギをもった分子、イオンおよび電子のほぼ中性の混合体である。エッチングされる材料に応じて、異なるガスをプラズマ・エッチングに用いることができる。重要なことは、反応生成物が揮発性であることである。シリコンのエッチングを行うためには、Ｃｌ、ＨＢｒ、ＨｅＯ2は好ましい反応剤であり、そして好ましい圧力は１５０ミリトル（または約２０パスカル）であり、そして好ましい反応継続時間は約２３５秒である。
【００１８】
トレンチ５０の深さｙ（図３Ｅ参照）は約１．５μｍであることが好ましく、そしてトレンチ５０の幅ｘ′はトレンチ５０の中の深さ０．２５μｍにおいて約０．４２μｍであることが好ましい。
【００１９】
段階２２０では、パターンに作製されたホトレジストが除去され、そしてトレンチ５０に湿式清浄化が行われて、それ以前の段階で残留した屑が除去される。その最終の結果が図３Ｆに示されている。
【００２０】
段階２２４では、マスク層３０が例えば湿式エッチング処理工程により除去される。この段階の最終の結果が図３Ｇに示されている。
【００２１】
段階２２６では、焼鈍しが実行される。この焼鈍しは、水素ガス中で約１１００℃の温度と約１００トル（または約１．３×１０4パスカル）の圧力で実行されることが好ましい。この焼鈍し段階はベース・シリコン層２０の欠陥密度を減少させるのに効果があるだけでなく、図３Ｈに示されているように、トレンチ５０の上側の角５２および下側の角５３を丸くする効果をも有している。この焼鈍し工程に、他の温度および他の圧力を用いることもできる。例えば、１０６０℃ないし１１６０℃の範囲の温度および４０トルないし２４０トル（または約５．３×１０3パスカルないし３．２×１０4パスカル）の範囲の圧力で処理を行うことにより、トレンチ５０の角の形状を変えることができる。
【００２２】
段階２２６のさらに詳細な説明およびその利点は、名称「トレンチＭＯＳＦＥＴのための増強されたトレンチを生成する水素焼鈍し（Hydrogen Anneal for Creating an Enhanced Trench for Trench MOSFETs）」の本発明と共通に譲渡された出願中特許出願番号第09/        号（代理人整理番号第 018865-003600号）に記載されている。この出願中特許の内容は、参考として本発明の中に取り込まれている。
【００２３】
段階２２８では、トレンチ５０の上およびトレンチの間のメサの上に、高品質のシリコンの第２層６０が成長される。この第２シリコン層の成長は、エピタクシャル堆積で実行されることが好ましい。第２シリコン層６０の厚さｘ″は、図３Ｉに示されているように、５００オングストロームと１０００オングストロームの間であることが好ましい。ただし、許容される最小メサ幅に確実に従う必要がある時には他の厚さを用いることもできる。第２シリコン層６０の成長はトレンチ５０の中の欠陥を浄化する機能を有し、したがってそれによりゲート酸化物成長のために損傷のないシリコン表面が用意される。
【００２４】
図４は、トレンチ・ピッチｐが本発明に従って減少する程度を示した図である。第２シリコン層６０を付加することにより、パターンに作製されたメサ幅ｍpが最終幅ｍfに増加する。この増加は、第２シリコン層６０の厚さの２倍、すなわち２Ｗ、である。それに対応して、トレンチ・ピッチｐは２Ｗだけ減少する。最終メサ幅ｍfが許容される最小メサ幅にほぼ等しくなるように、したがってトレンチ・ピッチの減少が最大になることができるように、第２シリコン層６０の幅が選定されることが好ましい。
【００２５】
図３Ｅと図３Ｉとを比べることにより、トレンチ５０の深さ約０．２５μｍの位置において、第１トレンチ幅ｘ′〜０．４２μｍが第２トレンチ幅ｘ″〜０．３５μｍに減少していることが分かる。トレンチ幅のこの減少はトレンチの表面積および容積を減少させる。このことは、トレンチＭＯＳＦＥＴに応用する場合にゲート抵抗値を増加させる結果を生ずる。それにもかかわらずこの問題点は、例えばケイ化物プラグまたは金属（例えばタングステン）プラグのような抵抗値の小さな材料を用いることにより解決することができる。抵抗値の小さな材料で作製されたトレンチ・ゲートを有するトレンチＭＯＳＦＥＴを製造する方法は、モー(Mo)ほかの名称「高導電率材料で実質的に充填されたトレンチ構造体（Trench StructureSubstantially Filled with High Conductivity Material）」の本発明と共通に譲渡された出願中特許出願番号第09/343,330号に詳細に開示されている。この出願中特許の内容は、参考として本発明の中に取り込まれている。
【００２６】
図５は、本発明方法を用いて製造されたトレンチＭＯＳＦＥＴ４００の一部分の横断面図である。トレンチＭＯＳＦＥＴ４００は、Ｎ形基板４０２を有する。Ｎ形基板４０２の上に、Ｎ形ベース・シリコン層（図５には示されていない）が典型的には成長される。基板４０２は、トレンチＭＯＳＦＥＴ４００のドレインとなる。Ｐ形ボディ層４０８がベース・シリコン層を被覆する。１対のトレンチ４０３は、ボディ層４０８を貫通してベース・シリコン層の中に延長される。第２シリコン層４１６が、トレンチ４０３の壁を被覆する。第２シリコン層４１６は幅Ｗを有し、そしてソース部分４１０と不純物が多量に添加されたボディ領域４１２の一部分を含んでいる。第２シリコン層４１６の壁の上に、誘電体層４０４が作製される。誘電体層４０４はトレンチＭＯＳＦＥＴ４００のゲート酸化物を構成し、そしてそれらのそれぞれのトレンチ４０３の中心に向って面している内側壁と外側壁とを有する。Ｎ＋形ソース領域４１０は誘電体層４０４の外側壁の側面に位置し、そしてボディ層４０８の中に延長される。ボディ層４０８の中にまた配置された不純物が多量に添加されたボディ領域４１２は、ソース領域４１０の間に配置される。導電体層４０６はトレンチ４０３を実質的に充填し、そしてトレンチＭＯＳＦＥＴ４００のゲートの役割を果たす。次に、誘電体のキャップ４１４が充填されたトレンチ４０３を被覆し、そしてまたソース領域４１０の一部分をも被覆する。最後に、トレンチＭＯＳＦＥＴ４００の上側表面の上に、導電体層４１８が作製される。導電体層４１８は、トレンチＭＯＳＦＥＴ４００に対する接触体を形成する。最終メサ幅ｍfと誘電体のキャップ４１４の角の間の間隔距離Ｌとによって定められる接触体開口部４２０は、多量に添加されたボディ４１２とソース４１０との接触抵抗値ができるだけ小さくなるように最適化される。したがって、導電体層４１８の作製の期間中に適切な被覆段階を達成することができる。誘電体のキャップ４１４の角から最も近い金属接触体までの幅ｓは、ゲート・ソース漏洩電流Ｉgsとゲート・ソース静電容量Ｃgsとができるだけ小さくなるように最適化される。
【００２７】
図５に示されたようなトレンチＭＯＳＦＥＴを製造するのに本発明が用いられる時、本発明によりトレンチ・ピッチをシリコン層４１６の厚さの２倍だけ小さくする方法が得られる。これは、メサ幅がそのパターンに作製された幅ｍpからその最終幅ｍfに変化するのと同じ大きさである。換言すれば、ピッチの減少はΔｐ＝２Ｗ＝ｍf−ｍpである。
【００２８】
図５のトレンチＭＯＳＦＥＴ４００はまた、前記で説明した水素焼鈍し段階２２６を用いて製造されることが好ましい。図５のトレンチＭＯＳＦＥＴのその他の処理工程の細部は、名称「電界効果トランジスタとその製造法（Field Effect Transistorand Method of Its Manufacture）」の本発明と共通に譲渡された米国出願中特許出願番号第08/970,221号に開示されている。この出願中特許の内容は、参考として本発明の中に取り込まれている。
【００２９】
本発明の１つの好ましい方法および構造体について説明されたけれども、本発明の範囲内において開示された実施例に多くの修正および変更を行うことが可能であることは当業者には明らかであるであろう。例えば、トレンチのピッチを減少させることを特徴としてトレンチＭＯＳＦＥＴを製造するのに本発明の方法を用いることができるが、本発明のトレンチ・ピッチの減少はこのようなデバイスの製造に限定されると考えるべきではない。
【図面の簡単な説明】
【図１】
電力用に用いることができる典型的なトレンチＭＯＳＦＥＴの横断面図。
【図２】
本発明の方法に従い小さなトレンチ・ピッチを有するトレンチを製造する例示のための処理工程の流れ図。
【図３Ａ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、半導体基板の横断面図。
【図３Ｂ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、図３Ａの基板の上にベース・シリコン層を成長した結果を示した横断面図。
【図３Ｃ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、図３Ｂのベース・シリコン層の上にマスク層を成長した結果を示した横断面図。
【図３Ｄ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、トレンチ開口アクセス部を定めるためにパターン作製工程および図３Ｃのホトレジスト層およびマスク層を貫通するエッチング工程を行った結果を示した横断面図。
【図３Ｅ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、トレンチを作製するためにトレンチ開口アクセス部の中におよびベース・シリコン層を貫通する異方的エッチング工程を行った結果を示した横断面図。
【図３Ｆ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、図３Ｅのホトレジスト層を除去した結果を示した横断面図。
【図３Ｇ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、図３Ｆのマスク層を除去した結果を示した横断面図。
【図３Ｈ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、トレンチの頂部および底部における角を丸くするために焼鈍しを行った結果を示した横断面図。
【図３Ｉ】
小さなトレンチ・ピッチを有するトレンチＭＯＳＦＥＴを製造する順次の段階を示した図であって、トレンチの壁の上およびトレンチの間のメサの上にシリコンの第２層を成長した結果を示した横断面図。
【図４】
トレンチの間のピッチｐ、第２シリコン層の幅Ｗおよびパターンに作製されおよび最終のメサの幅ｍpおよびｍfを示した１対のトレンチの横断面図。
【図５】
本発明に従って製造されたトレンチＭＯＳＦＥＴの横断面図。
【符号の説明】
１０、４００  トレンチ電界効果トランジスタ
１０２、４０２  半導体基板（ドレイン）
１０８、４０８  ボディ層
１００  トレンチ
４１６  シリコン層
１１４、４１４  誘電体層
１０６、４０６  導電体層（ゲート）
１１０、４１０  ソース領域