【手続補正書】
【提出日】平成19年9月12日(2007.9.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面に電荷蓄積用絶縁膜を介在してゲート電極が設けられた第１及び第２の不揮発性記憶素子を有し、
前記第１の不揮発性記憶素子は、プログラムを構成するデータの記憶に使用され、
前記第２の不揮発性記憶素子は、前記プログラムの実行によって処理されたデータの記憶に使用され、かつ、ゲート幅が前記第１の不揮発性記憶素子のゲート幅よりも広いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子の各々のゲート電極は、ゲート配線の一部で形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の不揮発性記憶素子のゲート電極は、第１のゲート配線の一部で形成され、
前記第２の不揮発性記憶素子のゲート電極は、前記第１のゲート配線とは異なる第２のゲート配線の一部で形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子のゲート幅は、前記半導体基板の主面に形成された素子分離領域で規定されていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子の各々のゲート電極は、メモリ・ゲート電極であり、
前記第１及び第２の不揮発性記憶素子の各々は、前記半導体基板の主面上にゲート絶縁膜を介在して設けられたコントロール・ゲート電極を有することを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅は、前記第１の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第２の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅は、前記第１の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記第２の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅は、前記第１の不揮発性記憶素子のメモリ・ゲート電極下におけるゲート幅よりも広く、
前記第２の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅は、前記第１の不揮発性記憶素子のコントロール・ゲート電極下におけるゲート幅よりも広いことを特徴とする半導体装置。
【請求項１０】
請求項６に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子の各々のメモリ・ゲート電極下におけるゲート幅、並びに前記第１及び第２の不揮発性記憶素子の各々のコントロール・ゲート電極下におけるゲート幅は、前記半導体基板の主面に形成された素子分離領域で規定されていることを特徴とする半導体装置。
【請求項１１】
請求項６に記載の半導体装置において、
前記第１及び第２の不揮発性記憶素子の各々のメモリ・ゲート電極は、第１のゲート配線の一部で形成され、
前記第１及び第２の不揮発性記憶素子の各々のコントロール・ゲート電極は、第２のゲート配線の一部で形成されていることを特徴とする半導体装置。
【請求項１２】
請求項６に記載の半導体装置において、
前記第１の不揮発性記憶素子のメモリ・ゲート電極は、第１のゲート配線の一部で形成され、
前記第２の不揮発性記憶素子のコントロール・ゲート電極は、第２のゲート配線の一部で形成され、
前記第２の不揮発性記憶素子のメモリ・ゲート電極は、前記第１のゲート配線とは異なる第３のゲート配線の一部で形成され、
前記第２の不揮発性記憶素子のコントロール・ゲート電極は、前記第２のゲート配線とは異なる第４のゲート配線の一部で形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜で形成され、
前記第１及び第２の不揮発性記憶素子は、前記電荷蓄積用絶縁膜の窒化膜から前記ゲート電極に電子を放出させることによってデータの書き換えが行われることを特徴とする半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜で形成され、
前記第１及び第２の不揮発性記憶素子は、前記メモリ・ゲート電極ＭＧ下のチャネル形成領域側から前記電荷蓄積用絶縁膜の窒化膜中にホットホールを注入させることによってデータの書き換えが行われることを特徴とする半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記第１および第２の不揮発性記憶素子は、共通のセンスアンプに接続されていることを特徴とした半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
メモリ・ゲート電極ＭＧは、情報蓄積部として機能する電荷蓄積用絶縁膜５を介在して、シリコン基板１の主面の活性領域に設けられている。メモリ・ゲート電極ＭＧは、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。このメモリ・ゲート電極ＭＧの上面には、その上面を覆うようにして例えば酸化シリコン膜からなる絶縁膜（キャップ絶縁膜）６が設けられている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
ソース領域及びドレイン領域は、一対のｎ型半導体領域（エクステンション領域）９及び一対のｎ型半導体領域（コンタクト領域）１１ａ，１１ｂを有する構成になっている。一対のｎ型半導体領域９のうち、一方のｎ型半導体領域９は、他方（コントロール・ゲート電極ＣＧ側と反対側）のサイドウォールスペーサ７に整合してシリコン基板１の主面に設けられ、他方のｎ型半導体領域９は、コントロール・ゲート電極ＣＧの外側に設けられたサイドウォールスペーサ１０に整合してシリコン基板１の主面に設けられている。一対のｎ型半導体領域（１１ａ，１１ｂ）のうち、一方のｎ型半導体領域１１ｂは、他方（メモリ・ゲート電極ＭＧ側）のサイドウォールスペーサ１０に整合してシリコン基板１の主面に設けられ、他方のｎ型半導体領域１１ａは、コントロール・ゲート電極ＣＧ側のサイドウォールスペーサ１０に整合してシリコン基板１の主面に設けられている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
プログラム用不揮発性メモリ・モジュール２１に配置された不揮発性記憶素子Ｑｍ１は、図４乃至図６に示すように、シリコン基板１の主面上に設けられた層間絶縁膜１２で覆われており、層間絶縁膜１２上にはＹ方向に沿って延在する複数のサブビット線１５が配置されている。サブビット線１５は、例えば、Ａｌ膜、又はＡｌ合金膜、若しくはＣｕ膜、又はＣｕ合金膜等の導電性金属膜で形成されている。層間絶縁膜１２は、例えば酸化シリコン膜で形成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
なお、電荷蓄積用絶縁膜５において、ホットエレクトロンを注入する膜は、特に窒化シリコン（ＳｉＮ）膜に限るものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）膜のような膜中に窒素を含有する絶縁膜で形成することもできる。このような酸窒化シリコン膜で形成した場合、窒化シリコン膜に比べて電荷蓄積用絶縁膜５の耐圧を高めることができる。このため、後述するようなホットエレクトロン又はホットホールの注入回数に応じたメモリ・ゲート電極ＭＧ下の基板表面（基板と電荷蓄積用絶縁膜との界面近傍）におけるキャリア移動度の劣化に対する耐性を高めることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
プログラム用不揮発性メモリ・モジュール２１に配置された不揮発性記憶素子Ｑｍ１は、論理演算回路モジュール２５に配置されたＣＰＵやＤＳＰ等の論理演算回路を動作させるためのプログラムデータの記憶に使用される。データ用不揮発性メモリ・モジュール２２に配置された不揮発性記憶素子Ｑｍ２は、前記プログラムの実行によって処理された処理データの記憶に使用される。即ち、本実施例１のマイクロ・コンピュータ２０ａは、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍ１と、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍ１よりもゲート幅が広いＭＯＮＯＳ型不揮発性記憶素子Ｑｍ２とを同一基板に混載し、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍ１を書換回数が少ないプログラムデータの記憶用として使用し、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍ２を書換回数が多い処理データの記憶用として使用している。
このように構成されたマイクロ・コンピュータ２０ａは、図１２に示すように、非接触型のＩＣカード３０に搭載される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
コントロール・ゲート電極ＣＧは、例えば酸化シリコン膜からなるゲート絶縁膜４２を介在してシリコン基板１の主面の活性領域に設けられている。電荷蓄積用絶縁膜５は、コントロール・ゲート電極ＣＧのチャネル長方向において互いに反対側に位置する２つの側壁面のうちの一方の壁面側に、この一方の側壁面及びシリコン基板１の主面に沿って設けられている。メモリ・ゲート電極ＭＧは、シリコン基板１及びコントロール・ゲート電極ＣＧとの間に電荷蓄積用絶縁膜５を介在して、コントロール・ゲート電極ＣＧの隣、具体的にはコントロール・ゲート電極ＣＧの一方の側壁面側に設けられている。このコントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧは、これらのゲート長方向に沿って配置されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
プログラム用不揮発性メモリ・モジュール（２１）に配置された不揮発性記憶素子Ｑｍ３は、図２３乃至図２５に示すように、シリコン基板１の主面上に設けられた層間絶縁膜１２で覆われており、層間絶縁膜１２上にはＹ方向に沿って延在する複数のサブビット線１５が配置されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
不揮発性記憶素子Ｑｍ３及びＱｍ４の書き込み動作は、例えば、ドレイン領域のｎ型半導体領域４６ａに１［Ｖ］、ソース領域のｎ型半導体領域４６ｂに６［Ｖ］、メモリ・ゲート電極ＭＧに１２［Ｖ］、コントロール・ゲート電極ＣＧに１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電圧を印加し、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットエレクトロンを注入することによって行われる。ホットエレクトロンの注入は、電荷蓄積用絶縁膜５の下層の酸化シリコン膜５ａを通過させることによって行われる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
不揮発性記憶素子Ｑｍ３及びＱｍ４の消去動作は、例えば、ドレイン領域に０［Ｖ］、ソース領域に７［Ｖ］、メモリ・ゲート電極ＭＧに−６［Ｖ］、コントロール・ゲート電極ＣＧ及びｐ型ウエル領域３に０［Ｖ］の電位を夫々印加し、電荷蓄積用絶縁膜５の下層の酸化シリコン膜５ａを通過させて、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットホールを注入させることによって行われる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
プログラム用不揮発性メモリ・モジュール（２１）に配置された不揮発性記憶素子Ｑｍ３は、論理演算回路モジュール（２５）に配置されたＣＰＵやＤＳＰ等の論理演算回路を動作させるためのプログラムデータの記憶に使用される。データ用不揮発性メモリ・モジュール（２２）に配置された不揮発性記憶素子Ｑｍ４は、前記プログラムの実行によって処理された処理データの記憶に使用される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
ここで、ＭＯＮＯＳ型不揮発性記憶素子の書換回数について説明する。
本実施例３の不揮発性記憶素子Ｑｍ３は、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットエレクトロンを注入することによってデータの書き込みが行われ、電荷蓄積用絶縁膜５の下層の酸化シリコン膜５ａを通過させて、メモリ・ゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜５の窒化シリコン膜５ｂ中にホットホールを注入させることによってデータの書き換えが行われる。このような不揮発性記憶素子Ｑｍ３では、前述の不揮発性記憶素子Ｑｍ１と同様に、１０００回前後にて書換時間が桁で遅くなるため、製品としての書換動作ができなくなってしまう。これは、消去動作時に電荷蓄積用絶縁膜が劣化することに起因するとされている。不揮発性記憶素子Ｑｍ３は、ソース領域端からのホットホール注入によってデータの消去を行っているため、図３０に示すように、主に酸化シリコン膜５ａが劣化するものと考えられる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
メモリセルＭｃ２は、複数の不揮発性記憶素子Ｑｍ６およびＱｍ７を含んで構成されており、前述の実施例１〜３と同様に処理データの記憶に使用される。不揮発性記憶素子Ｑｍ６およびＱｍ７において、そのコントロール・ゲート電極ＣＧと一体になったゲート配線１６、メモリ・ゲート電極ＭＧと一体になったゲート配線１７およびソース配線１８は不揮発性記憶素子Ｑｍ５と共通であるが、サブビット線１５は不揮発性記憶素子Ｑｍ５と別に設けられており、各々のサブビット線１５に対応して設けられたセンスアンプＳＡに電気的に接続されている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正の内容】
【００９５】
１…シリコン基板、２…素子分離領域、３…ｐ型ウエル領域、４…ｐ型半導体領域、５…電荷蓄積用絶縁膜、５ａ…酸化シリコン膜、５ｂ…窒化シリコン膜、５ｃ…酸窒化シリコン膜、５ｄ…酸化シリコン膜、６…絶縁膜、７…サイドウォールスペーサ、８…ゲート絶縁膜、９…ｎ型半導体領域、１０…サイドウォールスペーサ、１１…ｎ型半導体領域、１２…層間絶縁膜、１３…接続孔、１４…導電性プラグ、１５…サブビット線、１６，１７…ゲート配線、１８…ソース配線、１９…メインビット線、
２０ａ，２０ｂ…マイクロ・コンピュータ（半導体装置）、２１…プログラム用不揮発性メモリ・モジュール、２２…データ用不揮発性メモリ・モジュール、２３…周辺回路モジュール、２４…ＲＡＭモジュール、２５…論理演算回路モジュール、２６…不揮発性メモリ・モジュール、
４１…ｐ型半導体領域、４２…ゲート絶縁膜、４３…ｐ型半導体領域、４４…ｎ型半導体領域、４５…サイドウォールスペーサ、４６ａ，４６ｂ…ｎ型半導体領域、
ＣＧ…コントロール・ゲート電極、ＭＧ…メモリ・ゲート電極、Ｍｃ１，Ｍｃ２…メモリセル、Ｑｍ１〜Ｑｍ７…不揮発性記憶素子。