【手続補正書】
【提出日】平成18年12月18日(2006.12.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、
前記ＳＯＩ基板上の第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜と、
前記第１の領域の前記複数の第１の素子分離絶縁膜上にそれぞれ配設された、複数の抵抗素子と、を備え、
前記複数の第１の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離構造をなす、半導体装置。
【請求項２】
土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、
前記ＳＯＩ基板上の第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜と、
前記複数の第１の素子分離絶縁膜の間の前記ＳＯＩ層上に、それぞれ絶縁膜を介して配設された、複数の抵抗素子と、を備え、
前記複数の第１の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離構造をなす、半導体装置。
【請求項３】
前記複数の第１の素子分離絶縁膜のそれぞれは、その断面形状において、中央部分は前記完全分離構造をなし、両端部分は、その下部に前記ＳＯＩ層を有する部分分離構造をなす、併合分離構造を有する、請求項１または請求項２記載の半導体装置。
【請求項４】
前記複数の第１の素子分離絶縁膜のそれぞれは、その断面形状において、全体が前記完全分離構造を有する、請求項１または請求項２記載の半導体装置。
【請求項５】
前記第１の領域の前記ＳＯＩ層は、完全空乏化状態を可能とする濃度に不純物を含む、請求項１または請求項２記載の半導体装置。
【請求項６】
複数の半導体素子が配設される第２の領域の前記ＳＯＩ層の主面内に配設された第２の素子分離絶縁膜を備え、
前記複数の第１の素子分離絶縁膜は、前記第２の素子分離絶縁膜の厚さよりも厚い、請求項５記載の半導体装置。
【請求項７】
前記複数の第１の素子分離絶縁膜のそれぞれの平面視形状は、第１の方向に細長く延在する細長形状を有し、
前記複数の第１の素子分離絶縁膜は、前記第１の方向とは直交する第２の方向に並列して配列され、
前記第１の領域の前記ＳＯＩ層は、前記複数の第１の素子分離絶縁膜の配列間に少なくとも配設される、請求項１または請求項２記載の半導体装置。
【請求項８】
前記第１の領域の前記ＳＯＩ層は、前記複数の第１の素子分離絶縁膜の前記第１の方向の両端部外側の位置にも配設される、請求項７記載の半導体装置。
【請求項９】
前記第１の領域とは異なる第２の領域に配設されたＭＯＳトランジスタを備え、
前記ＭＯＳトランジスタは、第２の領域の前記ＳＯＩ層上に配設されたゲート絶縁膜を有し、
前記第１の領域の前記ＳＯＩ層上の前記絶縁膜の厚さは、前記ゲート絶縁膜よりも厚い、請求項２記載の半導体装置。
【請求項１０】
前記複数の抵抗素子はポリシリコンで構成される、請求項１または請求項２記載の半導体装置。
【請求項１１】
前記ＳＯＩ基板の上方に配設されたインダクタンス素子をさらに備え、
前記第１の領域は、前記インダクタンス素子の下部に相当する領域である、請求項１または請求項２記載の半導体装置。
【請求項１２】
前記ＳＯＩ層の素子形成領域に設けられるＭＯＳトランジスタと、
前記ＳＯＩ層に設けられた、部分分離領域とを備え、
前記部分分離領域は、
前記ＳＯＩ層の上層部に設けられる部分絶縁膜と下層部に存在する前記ＳＯＩ層の一部である第２導電型の部分絶縁膜下半導体領域とを含み、
前記ＭＯＳトランジスタは、
各々が前記ＳＯＩ層内に選択的に形成される第１導電型のソースおよびドレイン領域と、
前記ソースおよびドレイン領域間の前記ＳＯＩ層の領域上にゲート酸化膜を介して形成されるゲート電極と、
前記ソースおよびドレイン領域間の前記ＳＯＩ層の第２導電型の領域であるチャネル形成領域とを備え、
前記部分絶縁膜下半導体領域を介して前記チャネル形成領域に接続された第２導電型のボディ固定領域とを有する、請求項１または請求項２記載の半導体装置。
【請求項１３】
土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ基板上の第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の素子分離絶縁膜と、前記第１の領域の前記複数の素子分離絶縁膜上または前記複数の素子分離絶縁膜間の前記ＳＯＩ層上にそれぞれ配設された、複数の抵抗素子と、前記第１の領域とは異なる第２の領域に配設されたＭＯＳトランジスタとを備えた半導体装置の製造方法であって、
(ａ)前記第１の領域の前記ＳＯＩ層の主面内に、前記複数の素子分離絶縁膜を形成する工程と、
(ｂ)前記第２の領域の前記ＳＯＩ層内に、イオン注入により前記ＭＯＳトランジスタのしきい値電圧を設定するための不純物を導入する工程と、
(ｃ)前記工程(ｂ)の後に、前記第１および第２の領域に渡るようにポリシリコン層を形成する工程と、
(ｄ)前記第１および第２の領域の前記ポリシリコン層をそれぞれパターニングして、前記複数の抵抗素子および前記ＭＯＳトランジスタのゲート電極を形成する工程と、を備え、
前記工程(ｂ)は、前記第１の領域上をマスクで覆い、前記第１の領域への前記不純物の導入を防止する工程を含む、半導体装置の製造方法。
【請求項１４】
(ｅ)前記工程(ｄ)の後に、前記第２の領域の前記ＳＯＩ層内に、イオン注入により前記ＭＯＳトランジスタのソース・ドレイン層を形成するためのソース・ドレイン不純物を導入する工程をさらに備え、
前記工程(ｅ)は、前記第１の領域上をマスクで覆い、前記第１の領域への前記ソース・ドレイン不純物の導入を防止する工程を含む、請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記ＳＯＩ基板の上方に配設されたインダクタンス素子をさらに備え、
前記第１の領域は、前記インダクタンス素子の下部に相当する領域である、請求項１３記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
そして、このような構造を採用する場合、完全トレンチ分離絶縁膜の形成時にＣＭＰ（Chemical Mechanical Polishing）処理を行うと、完全トレンチ分離絶縁膜が所望の研磨量よりも過剰に除去され、完全トレンチ分離絶縁膜の厚みが中央部になるほど薄くなる、いわゆるディッシングが発生する。そして、ディッシングが発生した完全トレンチ分離絶縁膜上に抵抗素子を配設すると、完全トレンチ分離絶縁膜の端縁部近傍に配置される抵抗素子は、寸法異常や形状異常などを引き起こす問題があった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
上記のように、大きな面積を有するトレンチ分離絶縁膜を形成する際には、ディッシングの発生を防止することが課題であるが、そのために特許文献２のようにトレンチ分離絶縁膜の形成領域に複数のダミー素子領域を分散配置すると抵抗素子を配設することができず、高周波アナログ回路等には不向きな構成となってしまう。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明に係る請求項１記載の半導体装置は、土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ基板上の第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜と、前記第１の領域の前記複数の第１の素子分離絶縁膜上にそれぞれ配設された、複数の抵抗素子とを備え、前記複数の第１の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離構造をなしている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明に係る請求項２記載の半導体装置は、土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ基板上の第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜と、前記複数の第１の素子分離絶縁膜の間の前記ＳＯＩ層上に、それぞれ絶縁膜を介して配設された、複数の抵抗素子とを備え、前記複数の第１の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離構造をなしている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明に係る請求項１３記載の半導体装置の製造方法は、土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ基板上の第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の素子分離絶縁膜と、前記第１の領域の前記複数の素子分離絶縁膜上または前記複数の素子分離絶縁膜間の前記ＳＯＩ層上にそれぞれ配設された、複数の抵抗素子と、前記第１の領域とは異なる第２の領域に配設されたＭＯＳトランジスタとを備えた半導体装置の製造方法であって、以下の工程(ａ)ないし(ｅ)を備えている。すなわち、前記第１の領域の前記ＳＯＩ層の主面内に、前記複数の素子分離絶縁膜を形成する工程(ａ)と、前記第２の領域の前記ＳＯＩ層内に、イオン注入により前記ＭＯＳトランジスタのしきい値電圧を設定するための不純物を導入する工程(ｂ)と、前記工程(ｂ)の後に、前記第１および第２の領域に渡るようにポリシリコン層を形成する工程(ｃ)と、前記第１および第２の領域の前記ポリシリコン層をそれぞれパターニングして、前記複数の抵抗素子および前記ＭＯＳトランジスタのゲート電極を形成する工程(ｄ)とを備えている。そして前記工程(ｂ)は、前記第１の領域上をマスクで覆い、前記第１の領域への前記不純物の導入を防止する工程を含んでいる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明に係る請求項１記載の半導体装置によれば、第１の領域の複数の第１の素子分離絶縁膜上には、それぞれ複数の抵抗素子が配設されているので、スパイラルインダクタの下方に対応する領域を有効に利用することができ、装置面積が増大することがなく、かつ高周波アナログ回路等の形成に有利な構成となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明に係る請求項２記載の半導体装置によれば、複数の第１の素子分離絶縁膜の間のＳＯＩ層上に、それぞれ絶縁膜を介して抵抗素子が配設されているので、スパイラルインダクタの下方に対応する領域を有効に利用することができ、装置面積が増大することがなく、かつ高周波アナログ回路等の形成に有利な構成となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明に係る請求項１３記載の半導体装置の製造方法によれば、第１の領域のＳＯＩ層内には、半導体素子の形成時に不純物が導入されることが防止されるので、第１の領域のＳＯＩ層を高抵抗に保つことができ、また、電圧条件によっては完全空乏化が可能となり、抵抗素子の寄生容量の低容量化が可能となり、高周波動作に有利な半導体装置を得ることができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
図１５に示すように、抵抗素子３０の平面視形状はアルファベットのＩ字形状をなし、細長形状の胴体部が図１４に示した第１の領域Ｐ１に対応する位置に配置され、長手方向両端の面積が広くなっている部分が図１４に示した第２の領域Ｐ２に対応する位置に配置され、当該部分が電気的なコンタクト部となる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
次に、レジストマスクＲＭ１２を除去した後パッド酸化膜ＰＤＸ１を全て除去し、図１８に示す工程において、露出したＳＯＩ層３の表面に、ゲート絶縁膜となるシリコン酸化膜ＯＸ１１を形成する。その後、ＳＯＩ基板ＳＢの全面に例えばＣＶＤ法により、後にゲート電極１２、２２および抵抗素子３０となるポリシリコン層ＰＳ１を堆積する。このときの堆積温度は６００〜８００℃が選択される。また、４００〜６００℃の温度条件でスパッタリング法により形成しても良い。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
次に、レジストマスクＲＭ２１を除去した後、図２８に示す工程において、ＳＯＩ基板全域に渡って厚さ１５０〜６００ｎｍのシリコン酸化膜ＯＸ２を形成し、シリコン酸化膜ＯＸ２によりトレンチＴＲ２１およびＴＲ１を完全に埋め込む。なお、この工程は図１１を用いて説明した工程と同じであるので、重複する説明は省略する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
このような構成を採ることによっても、スパイラルインダクタＳＩの下方に抵抗素子３０Ａを配設できる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
なお、絶縁膜３５は、図１６に示したパッド酸化膜ＰＤＸ１を、抵抗領域ＲＲにおいては除去せずに残し、図１９を用いて説明したシリコン酸化膜ＯＸ１１の形成に際しては、パッド酸化膜ＰＤＸ１上にシリコン酸化膜ＯＸ１１を形成することで実現できる。これにより、絶縁膜３５の厚さはパッド酸化膜ＰＤＸ１とシリコン酸化膜ＯＸ１１の厚さの合計の厚さにすることができ、その上に形成される抵抗素子３０Ａの寄生容量を低減することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
また、例えば、３．３Ｖの入出力（I/O）トランジスタなどのように、ゲート絶縁膜の厚さ異なるデバイスが複数種類存在する場合には、素子領域では厚さの異なるゲート絶縁膜を形成するが、その場合には、シリコン酸化膜の除去や形成を繰り返すこと（デュアルオキサイドプロセス）がある。このとき、素子領域でのシリコン酸化膜の除去に際しては抵抗領域ＲＲはレジストマスクで覆うなどして、抵抗領域ＲＲのＳＯＩ層３上においては一旦形成したシリコン酸化膜は除去しないこととする。これにより、ＳＯＩ層３上には分厚いシリコン酸化膜が形成されることになり、その上に抵抗素子３０Ａを形成すれば抵抗素子３０Ａの寄生容量を大幅に低減することができる。
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2005183686.tif 000001