【手続補正書】
【提出日】平成19年6月21日(2007.6.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、
（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｆ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程であって、前記第２導電膜の上端部を前記溝の開口端より下方に後退させるように前記溝の内部に前記第２導電膜を残す工程、
（ｇ）前記溝の内部の前記フォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続されるアモルファスシリコンからなる第２導電膜を形成する工程、
（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｆ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程であって、前記第２導電膜の上端部を前記溝の開口端より下方に後退させるように前記溝の内部に前記第２導電膜を残す工程、
（ｇ）前記溝の内部の前記未露光部のフォトレジスト膜を除去した後、前記溝の内部に露出した前記第２導電膜の表面にシリコンの凹凸を形成する工程、
（ｈ）前記第２導電膜を熱処理することによって多結晶化する工程、
（ｉ）前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続されるアモルファスシリコンからなる第２導電膜を形成する工程、
（ｄ）前記第２導電膜の表面にシリコンの凹凸を形成する工程、
（ｅ）前記第２導電膜を熱処理することによって多結晶化する工程、
（ｆ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｇ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｈ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程であって、前記第２導電膜の上端部を前記溝の開口端より下方に後退させるように前記溝の内部に前記第２導電膜を残す工程、
（ｉ）前記溝の内部の前記未露光部のフォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２または３記載の半導体集積回路装置の製造方法において、前記フォトレジスト膜で覆われていない領域の前記第２導電膜の除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項２、３または４記載の半導体集積回路装置の製造方法において、前記第２導電膜の表面の前記凹凸は、前記アモルファスシリコンの表面にシリコン粒を成長させることによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項２〜５のいずれか一項に記載の半導体集積回路装置の製造方法において、前記フォトレジスト膜で覆われていない領域の前記第２導電膜を除去する際、前記溝の内部の前記第２導電膜の上端部を、前記溝の開口端よりも下方に後退させることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６記載の半導体集積回路装置の製造方法において、前記第２導電膜の上端部の後退量は、前記第２導電膜の表面に形成された前記シリコンの凹凸の径とほぼ等しいことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第３絶縁膜は、高誘電率膜または強誘電体膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択
用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホー
ルの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、
（ｄ）前記第２絶縁膜上の前記第２導電膜を選択的に除去し、前記溝の内部に前記第２導電膜を残す工程であって、前記第２導電膜の上端部を前記溝の開口端より下方に後退させるように前記溝の内部に前記第２導電膜を残す工程、
（ｅ）前記工程（ｄ）後、前記第２導電膜に対して熱処理を施す工程、
（ｆ）前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１０記載の半導体集積回路装置の製造方法において、前記第２導電膜は、アモルファスシリコン膜であり、前記熱処理によって多結晶化することを特徴とする半導体集積回路装置の製造方法。