【手続補正書】
【提出日】平成19年5月24日(2007.5.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  アナログ入力端子と、変換結果出力端子と、前記アナログ入力端子に接続されて当該アナログ入力端子から入力されるアナログ入力電圧を一時的に保持する電圧保持手段と、１または複数の比較電圧を生成する比較電圧生成手段と、該比較電圧生成手段に接続されて制御信号に応じて１または複数の比較電圧を出力する比較電圧出力手段と、１または複数のコンパレータから構成されて前記アナログ入力端子から入力されるアナログ入力電圧と前記比較電圧出力手段から出力される１または複数の比較電圧とを比較して各変換サイクル毎に少なくとも２ビットの変換結果を出力可能な比較手段と、該比較手段から出力される変換結果に基づいてエラー補正を実施して最終的な変換結果を前記変換結果出力端子に出力する制御手段とを備えることを特徴とする逐次比較型Ａ／Ｄコンバ
ータ。
【請求項２】  比較電圧出力手段からそれぞれ出力される第１の比較電圧、該第１の比較電圧より低い第２の比較電圧および該第２の比較電圧より低い第３の比較電圧とアナログ入力端子から入力されるアナログ入力電圧とを比較して、アナログ入力電圧が第１の比較電圧より高い場合には変換結果として“１１”を出力し、アナログ入力電圧が第１の比較電圧より低く第２の比較電圧より高い場合には変換結果として“１０”を出力し、アナログ入力電圧が第２の比較電圧より低く第３の比較電圧より高い場合には変換結果として“０１”を出力し、アナログ入力電圧が第３の比較電圧より低い場合には変換結果として“００”を出力するとともに、第１の比較電圧のみが入力された際に、アナログ入力電圧が第１の比較電圧より高い場合には変換結果として“１”を出力し、アナログ入力電圧が第１の比較電圧より低い場合には変換結果として“０”を出力する比較手段と、
アナログ入力電圧をｎビットのデジタル値に変換する際に、２ｎ段階に分割された比較電圧の範囲において、第１変換サイクルでは第１の比較電圧として１・２ｎ−２レベルの比較電圧を設定し、第２の比較電圧として２・２ｎ−２レベルの比較電圧を設定し、第３の比較電圧として３・２ｎ−２レベルの比較電圧を設定し、第２変換サイクルから第ｎ−１変換サイクルまでの第ｉ変換サイクル（ｉ＝２〜ｎ−１）では、前回の変換サイクルの変換結果が“１１”または“１０”の場合には第２の比較電圧として前回の第１の比較電圧を設定するとともに前回の変換サイクルの変換結果が“０１”または“００”の場合には第２の比較電圧として前回の第３の比較電圧を設定し、第１の比較電圧として第２の比較電圧のレベルに２ｎ−ｉ−１を加えたレベルの比較電圧を設定し、第３の比較電圧として第２の比較電圧のレベルから２ｎ−ｉ−１を減じたレベルの比較電圧を設定し、最終の第ｎ変換サイクルでは、前回の変換サイクルの変換結果が“１１”または“１０”の場合には第１の比較電圧として前回の第１の比較電圧を設定するとともに前回の変換サイクルの変換結果が“０１”または“００”の場合には第１の比較電圧として前回の第３の比較電圧を設定するように比較電圧出力手段に制御信号を出力する制御手段とを備えることを特徴とする請求項１記載の逐次比較型Ａ／Ｄコンバータ。
【請求項３】  比較電圧出力手段からそれぞれ出力される第１の比較電圧および該第１の比較電圧より低い第２の比較電圧とアナログ入力端子から入力されるアナログ入力電圧とを比較して、アナログ入力電圧が第１の比較電圧より高い場合には変換結果として“１０”を出力し、アナログ入力電圧が第１の比較電圧より低く第２の比較電圧より高い場合には変換結果として“０１”を出力し、アナログ入力電圧が第２の比較電圧より低い場合には変換結果として“００”を出力するとともに、第１の比較電圧のみが入力された際に、アナログ入力電圧が第１の比較電圧より高い場合には変換結果として“１”を出力し、アナログ入力電圧が第１の比較電圧より低い場合には変換結果として“０”を出力する比較手段と、
アナログ入力電圧をｎビットのデジタル値に変換する際に、２ｎ段階に分割された比較電圧の範囲において、第１変換サイクルでは第１の比較電圧として１・２ｎ−２レベルの比較電圧を設定するとともに第２の比較電圧として３・２ｎ−２レベルの比較電圧を設定し、第２変換サイクルから第ｎ−１変換サイクルまでの第ｉ変換サイクル（ｉ＝２〜ｎ−１）では、前回の変換サイクルの変換結果が“１０”の場合には第１の比較電圧として前回の第１の比較電圧のレベルに２ｎ−ｉ−１を加えたレベルの比較電圧を設定するとともに第２の比較電圧として前回の第１の比較電圧のレベルから２ｎ−ｉ−１を減じたレベルの比較電圧を設定し、前回の変換サイクルの変換結果が“０１”の場合には第１の比較電圧として前回の第１の比較電圧のレベルから２ｎ−ｉ−１を減じたレベルの比較電圧を設定するとともに第２の比較電圧として前回の第２の比較電圧のレベルに２ｎ−ｉ−１を加えたレベルの比較電圧を設定し、前回の変換サイクルの変換結果が“００”の場合には第１の比較電圧として前回の第２の比較電圧のレベルに２ｎ−ｉ−１を加えたレベルの比較電圧を設定するとともに第２の比較電圧として前回の第２の比較電圧のレベルから２ｎ−ｉ−１を減じたレベルの比較電圧を設定し、最終の第ｎ変換サイクルでは前回の変換サイクルの変換結果が“１０”の場合には第１の比較電圧として前回の第１の比較電圧を設定し、前回の変換サイクルの変換結果が“０１”の場合には第１の比較電圧として前回の第１の比較電圧のレベルから１を減じたレベルの比較電圧を設定し、前回の変換サイクルの変換結果が“００”の場合には第１の比較電圧として前回の第２の比較電圧を設定するように比較電圧出力手段に制御信号を出力する制御手段とを備えることを特徴とする請求項１記載の逐次比較型Ａ／Ｄコンバータ。
【請求項４】  比較手段が１つのコンパレータから構成されることを特徴とする請求項２記載の逐次比較型Ａ／Ｄコンバータ。
【請求項５】  比較手段が１つのコンパレータから構成されることを特徴とする請求項３記載の逐次比較型Ａ／Ｄコンバータ。
【請求項６】  アナログ入力電圧をｎビットのデジタル値に変換するに際して、第１変換サイクルから第ｎ−２変換サイクルまでの第ｉ変換サイクル（ｉ＝１〜ｎ−２）について、当該第ｉ変換サイクルから得られた変換結果に係る下位ビットと、当該第ｉ変換サイクルの次の変換サイクルから得られた変換結果に係る上位ビットとを比較して、対応する２つのビットが異なる場合には第ｉ変換サイクルおよび第ｉ変換サイクルの次の変換サイクルによる変換工程を少なくとも１回再実施するとともに、
第ｎ−１変換サイクルから得られた変換結果に係る下位ビットと第ｎ変換サイクルから得られた変換結果に係るビットとを比較して、対応する２つのビットが異なる場合には第ｎ−１変換サイクルおよび第ｎ変換サイクルによる変換工程を少なくとも１回再実施する再変換手段を備えることを特徴とする請求項２記載の逐次比較型Ａ／Ｄコンバータ。
【請求項７】  アナログ入力電圧に対する最終的な変換結果として与えられるデジタル値に基づいて当該デジタル値に対応する基準比較電圧を求めるとともに該基準比較電圧を基準とする所定の電圧範囲を設定して、比較手段を用いての電圧範囲内に含まれる比較電圧とアナログ入力電圧とに係る変換結果に基づいて、最終的な変換結果が妥当であるか否かを判断する変換結果確認手段を備えることを特徴とする請求項１記載の逐次比較型Ａ／Ｄコンバータ。
【請求項８】  変換結果確認手段が、アナログ入力電圧と比較される所定の電圧範囲内の比較電圧の設定順位について、基準比較電圧以上の比較電圧について低い順から設定し、基準比較電圧以上の比較電圧の設定後に基準比較電圧より低い電圧について高い順に設定することを特徴とする請求項７記載の逐次比較型Ａ／Ｄコンバータ。
【請求項９】  変換結果確認手段が、アナログ入力電圧と比較される所定の電圧範囲内の比較電圧の設定順位について、基準比較電圧を最初に設定し、基準比較電圧設定後には基準比較電圧より高い側および基準比較電圧より低い側の比較電圧を交互に基準比較電圧から近い順に設定することを特徴とする請求項７記載の逐次比較型Ａ／Ｄコンバータ。
【請求項１０】  変換結果確認手段が、アナログ入力電圧と比較される所定の電圧範囲内の比較電圧の設定順位について、バイナリサーチ的に設定することを特徴とする請求項７記載の逐次比較型Ａ／Ｄコンバータ。
【請求項１１】  前記比較手段は３つのコンパレータを有して構成され、各変換サイクル毎に“００”、“０１”、“１０”、“１１”の４つからなる識別情報のいずれかを変換結果として出力することを特徴とする請求項１記載の逐次比較型Ａ／Ｄコンバータ。
【請求項１２】  前記比較手段は２つのコンパレータを有して構成され、各変換サイクル毎に“００”、“０１”、“１０”の３つからなる識別情報のいずれかを変換結果として出力することを特徴とする請求項１記載の逐次比較型Ａ／Ｄコンバータ。