【手続補正書】
【提出日】平成20年6月16日(2008.6.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ビット線の対、ワード線、メモリセル、センスアンプ、および前記センスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための回路であって、
（ａ）  ワード線タイミングパルスを第１の予め定められた期間だけ遅延するための第１の遅延回路と、
（ｂ）  前記ワード線タイミングパルスと前記遅延されたワード線タイミングパルスとを論理的に組合せてセンスアンプイネーブル信号を生成し、前記センスアンプ電源回路をイネーブルにするための第１のロジック回路と、
（ｃ）  前記ワード線タイミングパルスを第２の予め定められた期間だけ遅延するための第２の遅延回路と、
（ｄ）  前記ワード線タイミングパルスと前記第２の遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を生成し、複数の列アクセスデバイスのうちの選択されたデバイスをイネーブルにするための第２のロジック回路とを含み、前記第２の予め定められた時間期間は、複数の列アクセスデバイスのうちの選択されたデバイスが、前記センスアンプ電源回路がイネーブルにされた後に活性化されるよう選択される、回路。
【請求項２】  前記第１の遅延回路は第１の遅延要素である、請求項１に記載の回路。
【請求項３】  前記第２の遅延回路は第２の遅延要素である、請求項２に記載の回路。
【請求項４】  前記第２の遅延要素は、前記第１の遅延要素を介して前記ワード線タイミングパルスに結合される、請求項３に記載の回路。
【請求項５】  前記回路は、前記列選択イネーブル信号と複数の列アドレス信号とを論理的に組合せて、複数の列アクセスデバイスのうちの前記選択されたデバイスをイネーブルにするための複数のロジック回路をさらに含む、請求項４に記載の回路。
【請求項６】  前記第２の予め定められた時間は、前記第１の予め定められた時間よりも長い、請求項３に記載の回路。
【請求項７】  前記回路は、前記ワード線タイミングパルスを遅延してから前記ワード線タイミングパルスを前記第１のロジック回路に入力するための第３の遅延要素をさらに含む、請求項６に記載の回路。
【請求項８】  前記回路は、前記ワード線タイミングパルスを遅延してから前記ワード線タイミングパルスを前記第２のロジック回路に入力するための第３の遅延要素をさらに含む、請求項６に記載の回路。
【請求項９】  前記第２の遅延回路は、前記センスアンプ電源回路の電源信号に結合された第１の入力と、予め定められたしきい値電圧に結合された第２の入力とを有するコンパレータであり、前記コンパレータは、前記第１の入力と第２の入力との間の比較に依存してアサートされる出力を有する、請求項２に記載の回路。
【請求項１０】  前記第１の入力は、前記センスアンプ電源回路のｐチャネル電源信号に結合され、前記コンパレータの前記出力は、前記ｐチャネル電源信号が前記しきい値よりも大きい場合にアサートされる、請求項９に記載の回路。
【請求項１１】  第３の遅延回路は、前記コンパレータの前記出力と前記第２のロジック回路との間に結合される、請求項１０に記載の回路。
【請求項１２】  前記第１の入力は、前記センスアンプ電源回路のｎチャネル電源信号に結合され、前記コンパレータの前記出力は、前記ｎチャネル電源信号が前記しきい値よりも小さい場合にアサートされる、請求項９に記載の回路。
【請求項１３】  前記第３の遅延回路は、前記コンパレータの前記出力と前記第２のロジック回路との間に結合される、請求項１２に記載の回路。
【請求項１４】  ビット線の対、ワード線、メモリセル、センスアンプ、および前記センスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための方法であって、
（ａ）  ワード線タイミングパルスを生成して、前記ワード線の少なくとも１つを活性化するステップと、
（ｂ）  前記ワード線タイミングパルスを第１の予め定められた時間だけ遅延するステップと、
（ｃ）  前記ワード線タイミングパルスと前記第１の遅延されたワード線タイミングパルスとを論理的に組合せてセンスアンプイネーブル信号を与えるステップとを含み、前記センスアンプイネーブル信号は、前記センスアンプ電源回路をイネーブルにするためのものであり、前記方法はさらに、
（ｄ）  前記ワード線タイミングパルスを第２の予め定められた時間だけ遅延するステップと、
（ｅ）  前記ワード線タイミングパルスと前記第２の遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を与えるステップとを含み、前記列選択イネーブル信号は、複数の列アクセスデバイスのうちの選択されたデバイスをイネーブルにするためのものであり、複数の列アクセスデバイスのうちの前記選択されたデバイスは、前記センスアンプ電源回路がイネーブルにされた後に、予め定められた時間期間だけ活性化される、方法。
【請求項１５】  前記列選択イネーブル信号は、複数の列アドレス信号と論理的に組合され、複数の列アクセスデバイスのうちの前記選択されたデバイスをイネーブルにする、請求項１４に記載の方法。
【請求項１６】  前記第２の予め定められた時間は、前記第１の予め定められた時間よりも長い、請求項１４に記載の方法。
【請求項１７】  前記ワード線タイミングパルスは、遅延されてから前記第１の遅延されたワード線タイミングパルスと論理的に組合せられる、請求項１４に記載の方法。
【請求項１８】  前記ワード線タイミングパルスは、遅延されてから前記第２の遅延されたワード線タイミングパルスと論理的に組合せられる、請求項１４に記載の方法。
【請求項１９】  前記ワード線タイミングパルスは、前記ワード線タイミングパルスを第１の遅延回路に結合することによって前記第１の予め定められた時間だけ遅延される、請求項１４に記載の方法。
【請求項２０】  前記ワード線タイミングパルスは、前記ワード線タイミングパルスを第２の遅延回路に結合することによって第２の予め定められた時間だけ遅延される、請
求項１９に記載の方法。
【請求項２１】  前記ワード線タイミングパルスは、前記ワード線タイミングパルスを前記第１および前記第２の遅延回路の両方に結合することによって第２の予め定められた時間だけ遅延される、請求項２０に記載の方法。
【請求項２２】  前記第２の遅延回路は、前記センスアンプ電源回路の電源信号に結合された第１の入力と、予め定められたしきい値電圧に結合された第２の入力とを有するコンパレータであり、前記コンパレータは、前記第１の入力と第２の入力との間の比較に依存してアサートされる出力を有する、請求項２１に記載の方法。
【請求項２３】  前記コンパレータの前記第１の入力は、前記センスアンプ電源回路のｐチャネル電源信号に結合され、前記コンパレータの前記出力は、前記ｐチャネル電源信号が前記しきい値よりも大きい場合にアサートされる、請求項２２に記載の方法。
【請求項２４】  第３の遅延回路は、前記コンパレータの前記出力と前記第２のロジック回路との間に結合される、請求項２３に記載の方法。
【請求項２５】  前記コンパレータの前記第１の入力は、前記センスアンプ電源回路のｎチャネル電源信号に結合され、前記コンパレータの前記出力は、前記ｎチャネル電源信号が前記しきい値よりも小さい場合にアサートされる、請求項２２に記載の方法。
【請求項２６】  前記第３の遅延回路は、前記コンパレータの前記出力と前記第２のロジック回路との間に結合される、請求項２５に記載の方法。
【請求項２７】  ランダムアクセスメモリであって、
（ａ）バイナリデータを記憶かつ検索するための複数のビット線対、複数のワード線および複数のメモリセルを含む少なくとも１つのメモリアレイを含み、
（ｂ）前記ビット線の対のビット線の間の差分信号を感知かつ強調するためのビット線センスアンプの組と、
（ｃ）前記ビット線の対をデータ線に結合するための列アクセスデバイスの組と、
（ｄ）前記ビット線センスアンプに給電するためのビット線センスアンプ電源回路と、
（ｅ）ワード線タイミングパルスを予め定められた時間期間だけ遅延するための第１および第２の遅延回路とを含み、第１および第２の遅延回路は、第１の遅延回路がワード線タイミングパルスを第１の時間期間だけ遅延し、第２の遅延回路が第１の遅延に加えるよう直列に結合され、それによりワード線タイミングパルスのさらに遅延したものを与え、
（ｆ）  前記ワード線タイミングパルスとワード線タイミングパルスの遅延したものとを論理的に組合わせてビット線センスアンプイネーブル信号を生成し、ビット線センスアンプ電源回路をイネーブルにするための第１のロジック回路と、
（ｇ）  前記ワード線タイミングパルスとワード線タイミングパルスのさらに遅延したものとを論理的に組合わせて列選択イネーブル信号を生成するための第２のロジック回路とを含む、ランダムアクセスメモリ。
【請求項２８】  半導体メモリデバイスであって、
複数のメモリセル、複数のビット線、および複数のワード線を含むメモリアレイと、
前記ビット線からの信号を感知かつ増幅するための複数のセンスアンプと、
前記ビット線をメモリデバイスのデータ線に結合するための複数の列アクセスデバイスと、
ワード線タイミングパルスを遅延するための第１および第２の回路とを含み、第１および第２の回路は、第１の回路が遅延されたワード線タイミングパルスを与えるようにワード線タイミングパルスを遅延し、第２の回路がさらに遅延されたワード線タイミングパルスを与えるようにワード線タイミングパルスをさらに遅延するよう互いに結合され、
前記遅延されたワード線タイミングパルスに対応して第１の時にセンスアンプをイネーブルするための第３の回路と、
前記さらに遅延されたワード線タイミングパルスに対応して第２の時に列アクセスデバイスをイネーブルするための第４の回路とを含む、半導体メモリデバイス。
【請求項２９】  行列に配列された複数のメモリセルならびに複数のワード線およびビット線を有する半導体メモリデバイスを動作するための装置であって、前記装置は、
ワード線タイミング信号を遅延するための第１の回路と、
前記遅延されたワード線タイミング信号に対応して第１の時にセンスアンプを活性化させるための第２の回路とを含み、センスアンプは選択されたメモリセルからの信号を感知かつ増幅し、
ワード線タイミング信号をさらに遅延するための第３の回路と、
さらに遅延されたワード線タイミング信号に対応して第２の時に列アクセスデバイスを活性化させるための第４の回路とを含み、列アクセスデバイスは選択されたメモリセルをメモリデバイスのデータ線に接続する、装置。