【手続補正書】
【提出日】平成18年11月15日(2006.11.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置及びその製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
前記複数のダミーパターンは、第一の大きさの複数のダミーパターンと、前記第一の大きさよりも小さい第二の大きさの複数のダミーパターンとで構成され、
前記第一の大きさの複数のダミーパターンが規則的に配置され、
前記第一の大きさの複数のダミーパターンが規則的に配置されない領域に、前記第二の大きさの複数のダミーパターンが規則的に配置され、
前記第一の大きさのダミーパターン間の幅は、前記第二の大きさのダミーパターン間の幅よりも大きいことを特徴とする半導体装置。
【請求項２】  前記機能パターンは、少なくとも１つの配線層を貫通する配線部材を備え、
前記ダミーパターンは、前記配線部材と干渉しないように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】  メモリ装置の構成要素となる機能パターンが形成されるメモリ領域と、
ロジック回路の構成要素となる機能パターンが形成されるロジック回路領域とを備え、
前記ロジック回路領域に形成される前記ダミーパターンは、そのダミーパターンと同じ層に形成されるメモリ回路用の機能パターンと同じパターンを含むことを特徴とする請求項２記載の半導体装置。
【請求項４】  前記第一の大きさのダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の大きさのダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項５】  前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じあり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項４に記載の半導体装置。
【請求項６】  前記第一の大きさの複数のダミーパターンそれぞれの形状は等しく、前記第二の大きさの複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項１に記載の半導体装置。
【請求項７】  多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
前記複数のダミーパターンは、第一の面積の複数のダミーパターンと、前記第一の面積よりも小さい第二の面積の複数のダミーパターンとで構成され、
前記第一の面積の複数のダミーパターンが規則的に第一の領域に配置され、
前記第二の面積の複数のダミーパターンが規則的に第二の領域に配置され、
前記機能パターンと前記第一の領域の間に前記第二の領域が設けられ、
前記第一の面積のダミーパターン間の距離は、前記第二の面積のダミーパターン間の距離よりも大きいことを特徴とする半導体装置。
【請求項８】  前記第一の面積のダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の面積のダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項７に記載の半導体装置。
【請求項９】  前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じであり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】  前記第一の面積の複数のダミーパターンそれぞれの形状は等しく、前記第二の面積の複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項７に記載の半導体装置。
【請求項１１】  多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
平面視で見た際に前記複数のダミーパターンは、第一の大きさの領域を有する複数のダミーパターンと、前記第一の大きさよりも小さい第二の大きさの領域を有する複数のダミーパターンとで構成され、
前記第一の大きさの領域を有する複数のダミーパターンが規則的に配置され、
前記第一の大きさの領域を有する複数のダミーパターンが規則的に配置されない領域に、前記第二の大きさの領域を有する複数のダミーパターンが規則的に配置され、
前記第一の大きさの領域を有するダミーパターン間の距離は、前記第二の大きさの領域を有するダミーパターン間の距離よりも大きいことを特徴とする半導体装置。
【請求項１２】  前記第一の大きさの領域を有するダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の大きさの領域を有するダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】  前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じであり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】  前記第一の大きさの領域を有する複数のダミーパターンそれぞれの形状は等しく、前記第二の大きさの領域を有する複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項１１に記載の半導体装置。
【請求項１５】  複数のトランジスタを形成する工程と、
前記複数のトランジスタが形成された層上に、半導体装置の機能を実現するのに必要な機能パターンと、複数のダミーパターンとを形成する工程とを有する半導体装置の製造方法であって、
前記複数のダミーパターンは、第一の面積の複数のダミーパターンと、前記第一の面積よりも小さい第二の面積の複数のダミーパターンとで構成され、
前記第一の面積の複数のダミーパターンが規則的に配置され、
前記第一の面積の複数のダミーパターンが規則的に配置されない領域に、前記第二の面積の複数のダミーパターンが規則的に配置されることを特徴とする半導体装置の製造方法。
【請求項１６】  前記機能パターンは、少なくとも１つの配線層を貫通する配線部材を備え、
前記ダミーパターンは、前記配線部材と干渉しないように形成されていることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】  メモリ装置の構成要素となる機能パターンが形成されるメモリ領域と、ロジック回路の構成要素となる機能パターンが形成されるロジック回路領域とを備え、
前記ロジック回路領域に形成される前記ダミーパターンは、そのダミーパターンと同じ層に形成されるメモリ回路用の機能パターンと同じパターンを含むことを特徴とする請求項１６記載の半導体装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、配線層の段差を抑制するうえで好適な構造を有する半導体装置及びその製造方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【課題を解決するための手段】
本発明は、多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
前記複数のダミーパターンは、第一の大きさの複数のダミーパターンと、前記第一の大きさよりも小さい第二の大きさの複数のダミーパターンとで構成され、
前記第一の大きさの複数のダミーパターンが規則的に配置され、
前記第一の大きさの複数のダミーパターンが規則的に配置されない領域に、前記第二の大きさの複数のダミーパターンが規則的に配置され、
前記第一の大きさのダミーパターン間の幅は、前記第二の大きさのダミーパターン間の幅よりも大きいことを特徴とするものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
また、本発明は、多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
前記複数のダミーパターンは、第一の面積の複数のダミーパターンと、前記第一の面積よりも小さい第二の面積の複数のダミーパターンとで構成され、
前記第一の面積の複数のダミーパターンが規則的に第一の領域に配置され、
前記第二の面積の複数のダミーパターンが規則的に第二の領域に配置され、
前記機能パターンと前記第一の領域の間に前記第二の領域が設けられ、
前記第一の面積のダミーパターン間の距離は、前記第二の面積のダミーパターン間の距離よりも大きいことを特徴とするものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また、本発明は、多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
平面視で見た際に前記複数のダミーパターンは、第一の大きさの領域を有する複数のダミーパターンと、前記第一の大きさよりも小さい第二の大きさの領域を有する複数のダミーパターンとで構成され、
前記第一の大きさの領域を有する複数のダミーパターンが規則的に配置され、
前記第一の大きさの領域を有する複数のダミーパターンが規則的に配置されない領域に、前記第二の大きさの領域を有する複数のダミーパターンが規則的に配置され、
前記第一の大きさの領域を有するダミーパターン間の距離は、前記第二の大きさの領域を有するダミーパターン間の距離よりも大きいことを特徴とするものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明は、複数のトランジスタを形成する工程と、
前記複数のトランジスタが形成された層上に、半導体装置の機能を実現するのに必要な機能パターンと、複数のダミーパターンとを形成する工程とを有する半導体装置の製造方法であって、
前記複数のダミーパターンは、第一の面積の複数のダミーパターンと、前記第一の面積よりも小さい第二の面積の複数のダミーパターンとで構成され、
前記第一の面積の複数のダミーパターンが規則的に配置され、
前記第一の面積の複数のダミーパターンが規則的に配置されない領域に、前記第二の面積の複数のダミーパターンが規則的に配置されることを特徴とするものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
本発明によれば、多層配線構造に含まれる各層が、機能パターンと複数種類のダミーパターンとによって、高い充填率で占有されている。従って、本発明によれば、各層が優れた平坦性を有する半導体装置を実現することができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
また、本発明によれば、ダミーパターンと機能パターンとが干渉するのを避けることができる。従って、本発明によれば、ダミーパターンの形成に関わらず、半導体装置を適正に機能させることができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
また、本発明によれば、ロジック回路の領域にメモリ装置の機能パターンと同じパターンのダミーパターンを形成することができる。従って、本発明によれば、ロジック回路の領域とメモリ装置の領域とを近似するパターンで満たすことができ、ＣＭＰのパターン依存性を有効に防止することができる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
また、本発明によれば、大きさの異なる複数種類のダミーパターンを規則正しく空き領域に配置して、その空き領域の中に、ダミーパターンを高い充填率で配置することができる。従って、本発明によれば、各層の平坦性を確保する上で好適なパターンを容易に設計することができる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
また、本発明によれば、機能パターンと干渉する部分がダミーパターンから削除されるため、両者の干渉を確実に防止することができる。従って、本発明によれば、半導体装置の機能を損なうことの無いダミーパターンを容易に設計することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
また、本発明によれば、エッチングの対象とされる全ての層のマスク開口率を目標のマスク開口率に揃えることができる。従って、本発明によれば、それら全ての層についてエッチングのプロセスウィンドウを揃えることができる。このため、本発明によれば、汎用の生産ラインで効率良く生産する上で好適なパターンを容易に設計することができる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
また、本発明によれば、ロジック回路の空き領域に、メモリ回路の機能パターンと同じパターンのダミーパターンを発生させることができる。従って、本発明によれば、ＣＭＰのパターン依存性を防止する上で好適なパターンを容易に設計することができる。