【手続補正書】
【提出日】平成19年3月26日(2007.3.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  各々が直列に信号を入出力するための複数の入出力ノードと、
データ信号を記憶するためのメモリコア部とを備え、
前記メモリコア部は、
行列状に配置される複数のメモリセルと、
各々が前記データ信号を伝達する複数のデータ線とを有し、
前記複数の入出力ノードに対応してそれぞれ設けられる複数の内部ノードと前記複数の入出力ノードとの間にそれぞれ配置される複数のデータ変換回路をさらに備え、
各前記データ変換回路は、前記複数の内部ノードのうちの対応する１つに並列に伝達されるＭ個（Ｍ：２以上の自然数）の信号を受けて、対応する前記複数の入出力ノードのうちの対応する１つに対して直列に伝達し、
前記複数の内部ノードと前記メモリコア部との間に配置されるテストモード回路をさらに備え、
前記テストモード回路は、各々がＮ本（Ｎ：２以上の自然数）のデータ線ごとに配置される複数のデータ圧縮回路を含み、
各前記データ圧縮回路は、テストモード時において、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号に応じて、Ｋ個（Ｋ：Ｎより小さい自然数）のテスト結果信号を生成し、
前記テストモード回路は、前記テストモード時において、前記複数の内部ノードのうちの一部のそれぞれに対して、前記複数のデータ圧縮回路が生成する複数の前記テスト結果信号をＭ個ずつ並列に伝達する、半導体記憶装置。
【請求項２】  前記複数の内部ノードは、各々がＬ個（Ｌ：２以上の自然数）の内部ノードを含む複数のグループに分割されており、
前記半導体記憶装置は、各前記グループごとに配置される、
前記Ｌ個の内部ノードのうちの１個に対応して設けられる出力切換回路と、
その他の（Ｌ−１）個の内部ノードのそれぞれに対応して設けられ、対応する内部ノードに並列に伝達されるＭ個の信号を保持する複数のデータレジスタ回路とをさらに備え、
前記出力切換回路は、前記テストモード時において、前記Ｌ個の内部ノードのうちの１つを順に選択して、選択された前記内部ノードに伝達されるＭ個の並列の信号を、前記複数のデータ変換回路のうちの１つに伝達する、請求項１記載の半導体記憶装置。
【請求項３】  前記半導体記憶装置は、クロック信号に同期して動作し、
前記出力切換回路が内部ノードの選択を切換える周期は、前記複数のデータ変換回路のうちの１つが前記対応する前記複数の入出力ノードに対して信号を直列に伝達する周期のＬ倍である、請求項２記載の半導体記憶装置。
【請求項４】  前記テスト結果信号は、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号の圧縮信号を含む、請求項１または２に記載の半導体記憶装置。
【請求項５】  前記Ｋは１であり、
各前記複数のデータ圧縮回路は、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号間における一致比較結果を前記圧縮信号として生成する論理ゲートを有する、請求項４記載の半導体記憶装置。
【請求項６】  前記テスト結果信号は、
前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号のうちの１つと、
前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号の圧縮信号とを含む、請求項１または２に記載の半導体記憶装置。
【請求項７】  前記Ｋは２であり、
各前記複数のデータ圧縮回路は、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号間における一致比較結果を前記圧縮信号として生成する論理ゲートを有する、請求項６記載の半導体記憶装置。
【請求項８】  前記テストモード回路は、
各々が、前記Ｎ本のデータ線ごとに、前記メモリコア部と前記複数の内部ノードのうちの１つとの間に配置される複数のマルチプレクサをさらに含み、
各前記マルチプレクサは、通常の読出動作時においては、前記Ｎ本のデータ線によって伝達されるＮ個のデータ信号を対応する前記内部ノードに伝達し、
前記複数の内部ノードのうちの前記一部に対応する前記複数のマルチプレクサの一部の各々は、前記テストモード時において、複数の前記データ圧縮回路から出力された前記テスト結果信号を対応する前記内部ノードに伝達し、
前記複数のマルチプレクサの残りの各々は、前記テストモード時において、所定の固定電位レベルを対応する前記内部ノードに伝達する、請求項１記載の半導体記憶装置。
【請求項９】  前記メモリコア部は、欠陥が生じた前記メモリセルを置換救済するためのスペアアレイ部をさらに備え、
前記スペアアレイ部は、各々が１回のアクセス動作時における前記置換救済の対象となる複数の置換単位を含み、
前記Ｎは、前記置換単位に対応して定められる、請求項１記載の半導体記憶装置。
【請求項１０】  前記テストモード時において、同一周波数に基づく複数の制御信号を生成するテスト制御回路をさらに備え、
前記メモリコア部および前記データ変換回路は、前記テストモード時において、前記複数の制御信号に応答して動作する、請求項１記載の半導体記憶装置。
【請求項１１】  前記メモリコア部は、前記複数のメモリセルのうちの欠陥が生じたメモリセルを所定の単位毎に救済するためのスペアアレイ部をさらに備え、
前記スペアアレイ部は、前記所定の単位に対応する置換救済の単位となる冗長ユニットを複数含み、
前記Ｎは、各前記冗長ユニットに対応する前記データ線の数と等しい、請求項１記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
［テスト結果データの圧縮について］
半導体記憶装置の動作テスト時（以下、テストモード時とも称する）においては、制御信号ノードおよびデータノードを介して、テストに使用するデータや制御信号がメモリテスタとの間で授受される。したがって、半導体記憶装置のテストコストを削減する方法としては、動作テスト時に使用するＩ／Ｏピン数の削減、すなわち、テスト結果データの出力対象となるデータノードの数を通常動作時よりも減らすことによって、１個のメモリテスタによって同時にテストできる被試験対象の数（以下、テスト同測数とも称する）を増加させることが考えられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
また、テストモード時においては、データノードＮｄ１〜Ｎｄ３は、データ出力には使用されないため、これらのデータノードに対応して設けられるマルチプレクサＭＸ１ａ，ＭＸ１ｂ，ＭＸ２ａ，ＭＸ２ｂ，ＭＸ３ａ，ＭＸ３ｂの“１”側には、出力レベルを固定するための電源ノード９１が結合される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
図９は、テストモード制御回路２１０によるテストモード時のデータ出力を説明するためのタイミングチャートである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
実施の形態３においては、内部ノードＮ０〜ＮｎをＬ個（Ｌ：２以上の自然数）ずつのグループに分割する。各グループを形成するＬ個の内部ノードのうちの１個に対応してデータ切換スイッチＳＷが配置され、残りの（Ｌ−１）個の内部ノードに対応してデータレジスタＲＧが配置される。図１０においては、一例としてＬ＝２の場合を記載している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】  テストモード制御回路２１０によるテストモード時のデータ出力を説明す
るためのタイミングチャートである。