【手続補正書】
【提出日】平成19年4月11日(2007.4.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が高い複数のヘテロ領域と
を具備し、
前記へテロ領域は空洞部を有することを特徴とする半導体装置。
【請求項２】  前記空洞部は、
前記第２の半導体層を成長させる過程において前記第２の半導体層に形成されたトレンチと、
水素アニールによって前記トレンチの上部を閉鎖するように形成された閉鎖部と
を具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】  第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が高い複数のヘテロ領域と
を具備し、
前記へテロ領域は多孔質シリコン層を有する固体誘電体層を備えることを特徴とする半導体装置。
【請求項４】  第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、
前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、
前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２電極と、
前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が高い複数のヘテロ領域と
を具備し、
前記へテロ領域は負の固定電荷を有する固体誘電体層を備えることを特徴とする半導体装置。
【請求項５】  前記第４の半導体層は、前記第２の半導体層よりも不純物濃度が高いことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】  前記第１の半導体層はシリコン基板、前記第２の半導体層は前記シリコン基板上に形成されたシリコンエピタキシャル層であることを特徴する請求項１乃至４のいずれかに記載の半導体装置。
【請求項７】  前記第１の電極は前記第３の半導体層にも電気的に接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項８】  前記半導体装置はＦＥＴを構成し、前記第１乃至第４の半導体層は、夫々ドレインコンタクト層、ドレイン層、チャネル領域を有するベース層、ソース層であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項９】  各ヘテロ領域は、前記第１および第２の電極を接続する第１の方向、並びに前記第１の方向と直交する第２および第３の方向の夫々において、０．１〜１００μｍの範囲内の長さを有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項１０】  前記ヘテロ領域は、前記第１および第２の半導体層の界面に接しないように配設されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、高耐圧を要求されるパワーＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
そこで、この発明は、ヘテロな構造により、Ｎドレイン層中の不純物プロファイルを制御することなしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化との両立が容易に可能な半導体装置を提供することを目的としている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が高い複数のヘテロ領域とを具備し、前記へテロ領域は空洞部を有することを特徴とする半導体装置が提供される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２の電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が高い複数のヘテロ領域とを具備し、前記へテロ領域は多孔質シリコン層を有する固体誘電体層を備えることを特徴とする半導体装置が提供される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第１の半導体層とは反対側の前記第２の半導体層の表面内に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面内に形成された第１導電型の第４の半導体層と、前記第２および第４の半導体層間に位置する前記第３の半導体層の表面にゲート絶縁膜を介して対向するゲート電極と、前記第４の半導体層に電気的に接続された第１の電極と、前記第１の電極との間に前記第２の半導体層を挟むように形成され、前記第１の半導体層に電気的に接続された第２電極と、前記第２および第３の半導体層間のｐｎ接合と前記第２の電極との間に挟まれた位置で前記ｐｎ接合と接しないように、前記第２の半導体層内に配設された、前記第２の半導体層よりも誘電率が高い複数のヘテロ領域とを具備し、前記へテロ領域は負の固定電荷を有する固体誘電体層を備えることを特徴とする半導体装置が提供される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
上記の構成によって、不純物プロファイルを制御することなく、第２の半導体層の平均濃度を〜Ｎｉに制御できるようになる。これにより、逆バイアス時における第２の半導体層の内部電界を、実効的に第２の半導体層がアバランシェを起こさない程度に低下させることが可能となるものである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
【発明の効果】
以上、詳述したようにこの発明によれば、ヘテロな構造により、Ｎドレイン層中の不純物プロファイルを制御することなしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オン抵抗化との両立が容易に可能な半導体装置を提供できる。