【手続補正書】
【提出日】平成19年4月11日(2007.4.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
入力端子、入力側ＤＣ阻止用キャパシタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、
前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、
前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオード及びインダクタからなる直列回路と、
前記ダイオード及び前記インダクタに並列接続されたキャパシタと、
を備えることを特徴とする歪補償回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
入力端子、入力側ＤＣ阻止用キャパシタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、
前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、
前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオードと、
前記ダイオードに並列接続されたキャパシタ及びインダクタからなる直列回路と、
を備えることを特徴とする歪補償回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
そして、この非特許文献１の歪補償回路２００の入出力特性は、以上の作用により、入力電力の増加に対して、利得が増加し、位相が遅れる特性を有する。従って、図１９に示すように、入力電力の増加に対して、利得が圧縮し、位相が進む特性を有する増幅器に対して効果があり、非特許文献１の歪補償回路２００を適用する増幅器は、ＧａＡｓＦＥＴ（Ｇａｌｌｉｕｍ  Ａｒｓｅｎｉｄｅ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いた増幅器である。また、特許文献１の歪補償回路の入出力特性も、同様に、入力電力の増加に対して、利得が増加し、位相が遅れる特性を有する。従って、入力電力の増加に対して、利得が圧縮し、位相が進む特性を有する増幅器に対して効果があり、特許文献１の歪補償回路を適用する増幅器は、ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｅｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いた増幅器またはプッシュプル増幅器である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
第三の発明に係る歪補償回路は、入力端子、入力側ＤＣ阻止用キャパシタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオード及びインダクタからなる直列回路と、前記ダイオード及び前記インダクタに並列接続されたキャパシタと、を備えることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
第四の発明に係る歪補償回路は、入力端子、入力側ＤＣ阻止用キャパシタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオードと、前記ダイオードに並列接続されたキャパシタ及びインダクタからなる直列回路と、を備えることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
［第二の発明の実施の形態］
次に、第二の実施形態に係る歪補償回路を図３に基づいて以下に説明する。図３は、第二の発明実施形態に係る歪補償回路を示す回路図である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
図３に示すように、第二の実施形態に係る歪補償回路１００は、入力端子１０１と出力端子１０２の間の信号線路に、入力側ＤＣ阻止用キャパシタ１０４、順方向に接続されたダイオード１０５、出力側ＤＣ阻止用キャパシタ１０６が順に直列に接続されている。また、ダイオード１０５と並列に、直列に接続されたキャパシタ１０７及びインダクタ１１２が接続されている。そして、バイアス抵抗１０９とバイアス短絡用インダクタ１１０とから構成されるバイアス回路１０８は、入力側ＤＣ阻止用キャパシタ１０４とダイオード１０５の間の信号線路に一端が接続され、他端がバイアス端子１０３に接続されている。また、バイアス短絡用インダクタ１１１は、ダイオード１０５と出力側ＤＣ阻止用キャパシタ１０６の間の信号線路に一端が接続され、他端が接地されている。ここで、ダイオード１０５は、印加電圧によってインピーダンスが変化するものであれば良い。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
このように、第三の発明の実施形態に係る歪補償回路１００によると、入力端子１０１と出力端子１０２間の信号線路に一端が接続され、他端が接地されたダイオード１０５に対し、インダクタ１１２を直列に接続しており、入力電力の増加に伴い、ダイオード１０５の抵抗成分が減少してインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。その結果、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有するＳｉ ＬＤＭＯＳＦＥＴを補償することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
このように、第四の発明の実施形態に係る歪補償回路１００によると、入力端子１０１と出力端子１０２間の信号線路に一端が接続され、他端が接地されたダイオード１０５に並列に接続されるキャパシタ１０７に対し、インダクタ１１２を直列に接続しており、入力電力の増加に伴い、ダイオード１０５の抵抗成分が減少してインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有するＳｉ ＬＤＭＯＳＦＥＴ高出力増幅器を補償することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
［第六の発明の実施形態］
次に、第六の発明の実施形態に係る歪補償回路を図１１に基づいて以下に説明する。図１１は、第六の発明の実施形態に係る歪補償回路を示す回路図である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
ここで、多段構成Ｓｉ ＬＤＭＯＳＦＥＴ高出力増幅器の利得特性及び位相特性は、図１３に示すように、入力電力の増加に対する利得の減少よりも位相の遅れの方が変化が顕著であることがわかる。従って、図１４に示すように、４つのＳｉ ＬＤＭＯＳＦＥＴ高出力増幅器１２１、１２２、１２３、１２４で構成された多段構成Ｓｉ ＬＤＭＯＳＦＥＴ高出力増幅器１２０において、利得が増加し位相が進む特性を有する歪補償回路１３０を高出力増幅器１２１の前段に接続し、第六の発明の実施形態に係る歪補償回路１００をアイソレータ１２５と高出力増幅器１２２との間に接続している。ここで、利得が増加し位相が進む特性を有する歪補償回路１３０は、図１４に示すように、順方向に接続されたダイオード１３１（０．５ｐＦ）と、ダイオード１３１に並列に接続されたインダクタ１３２（５．６ｎＨ）と、ダイオード１３１に並列に接続された抵抗１３３（１００Ｏｈｍ）から構成されている。そして、図１４の回路の位相及び利得の特性を示す図である図１５に示すように、多段構成Ｓｉ ＬＤＭＯＳＦＥＴ高出力増幅器１２０の歪が改善される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
更に、上述した第一〜第四の発明の実施形態に係る歪補償回路１００におけるダイオード１０５の代わりに、アンチパラレルダイオードペアを用いて良い。ダイオード１０５の代わりに、アンチパラレルダイオードペア１１５を用いた第一の発明の実施形態に係る歪補償回路１００の変形例を図１７に示す。図１７に示すように、スイッチング回路として動作するアンチパラレルダイオードペア１１５は、バイアス回路１０８により、バイアス端子１０３からバイアス抵抗１０９を介してバイアス電圧が加えられる。バイアス端子１０３に接続されるバイアス電源は、アンチパラレルダイオードペア１１５の利得及び位相変化の入力閾値レベルの調整に用いられる。この歪補償回路１００では、入力電力の増加に伴い、無線周波数帯でのアンチパラレルダイオードペア１１５を構成するダイオードの抵抗成分（内部抵抗）が減少するため、アンチパラレルダイオードペア１１５に直列に接続されているインダクタ１１２のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ１１２のインピーダンスの効果により、歪補償回路１００のインピーダンスがインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、アンチパラレルダイオードペア１１５を構成するダイオードの抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。更に、歪補償回路１００から発生する２倍波成分が低減され、第３次混変調歪に対して補償することができる。
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2006093857.tif 000001
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
2006093857.tif 000002