【手続補正書】
【提出日】平成20年11月7日(2008.11.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに対向する第１および第２の主要表面を有する基板と、
該基板上の該第１の主要表面上の隔たっている位置にある第１および第２のジャンクション電界効果型トランジスタと
を備えている、モノリシック集積回路であって、
該第１および第２のジャンクション電界効果型トランジスタのそれぞれは、
該基板の第１の主要表面上にあり、該基板の第１の主要表面と同一でない広がりを有するｎ型半導体材料のドレイン層であって、該ドレイン層を囲む該基板の部分は露出している、ドレイン層と、
該ドレイン層上にあり、該ドレイン層と同一でない広がりを有するｎ型半導体材料のドリフト層であって、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上の隔たっている位置上にある１つ以上の隆起した領域であって、該１つ以上の隆起した領域のそれぞれは、該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体材料のソース領域とを含み、該ソース領域の該半導体材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域のｎ型材料と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと、
該第１のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトと、該第２のジャンクション電界効果型トランジスタの該ゲートのオーミックコンタクトとの間の第１の電気接続と、
該第１のジャンクション電界効果型トランジスタの該ドレインのオーミックコンタクトと、第２のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトとの間の第２の電気接続と
を備えている、モノリシック集積回路。
【請求項２】
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域、およびソース領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、請求項１に記載の集積回路。
【請求項３】
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域、およびソース領域のそれぞれの前記半導体材料は、ＳｉＣ、または、ＩＩＩ属窒素化合物半導体材料である、請求項２に記載の集積回路。
【請求項４】
前記ドレイン層は、０．２〜５μｍの厚さを有し、前記ドリフト層は、０．５〜１０μｍの厚さを有し、前記チャネル領域は、０．２〜１．５μｍの厚さを有し、前記ソース領域は、０．２〜１．５μｍの厚さを有し、前記ゲート領域は、０．１μｍまたはそれ以上の厚さを有する、請求項１に記載の集積回路。
【請求項５】
前記ドレイン層は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ドリフト層は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記チャネル領域は、５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記ゲート領域は、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、請求項１に記載の集積回路。
【請求項６】
前記基板は、半絶縁基板である、請求項１に記載の集積回路。
【請求項７】
前記第２の電界効果型トランジスタは、前記ゲート領域に隣接し、該ゲート領域と電気的に通信する、前記ドリフト層上のｎ型半導体材料のショットキーチャネル領域と、該ショットキーチャネル領域とともに金属半導体整流ジャンクションを形成している、該ショットキーチャネル領域上の金属層とを備えているショットキージャンクションをさらに備え、該集積回路は、該ショットキー金属接触と、前記第１の電気接続との間の第３の電気接続をさらに備えている、請求項１に記載の集積回路。
【請求項８】
前記ショットキーチャネル領域は、０．２〜１．５μｍの厚さ、および５ｘ１０１５〜５ｘ１０１７ｃｍ−３のドーパント濃度を有する、請求項１に記載の集積回路。
【請求項９】
互いに対向する第１および第２の主要表面を有する基板と、
該基板上の該第１の主要表面上にあるｐ型半導体材料のバッファ層と、
ｎ型半導体材料のそれぞれが該バッファ層上で間隔を置いた関係にある、第１および第２の隔たっているチャネル領域であって、該第２のチャネル領域は、該バッファ層上のベース部分と上側部分とを含み、該ベース部分は、肩部を形成するように該上側部分を越えてラテラルに広がる、第１および第２の隔たっているチャネル領域と、
該第１のチャネル領域と隣接し、該第１のチャネル領域と電気的に通信する、該バッファ層上のｎ型半導体材料のソース領域と、
該第１のチャネル領域と該第２のチャネル領域との間の該バッファ層上の、該第１のチャネル領域および該第２のチャネル領域の両方と電気的に通信する、ｎ型半導体材料のソース／ドレイン領域であって、該ソース／ドレイン領域の一部は、該第２のチャネル領域の肩部部分とオーバーラップしている、ソース／ドレイン領域と、
ドレイン領域であって、該ドレイン領域は、該バッファ層と直接的に接触しないように、該第２のチャネル領域の該肩部の上にある、ドレイン領域と、
該第１のチャネル領域上の、該第１のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第１のゲート領域と、
該第２のチャネル領域のトップ部分の上側の表面上の、該第２のチャネル領域と整流ジャンクションを形成しているｐ型半導体材料の第２のゲート領域と、
該ソース領域、該第１および第２のゲート領域、該ソース／ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシック集積回路。
【請求項１０】
前記バッファ層は、少なくとも０．１μｍの厚さを有し、前記第１および第２のチャネル領域のそれぞれは、０．２〜１．５μｍの厚さを有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、少なくとも０．１μｍの厚さを有し、前記第１および第２のゲート領域のそれぞれは、０．２〜１．５μｍ以上の厚さを有する、請求項９に記載の集積回路。
【請求項１１】
前記バッファ層は、１ｘ１０１５〜１ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記第１および第２のチャネル領域のそれぞれは、５ｘ１０１５〜２ｘ１０１７ｃｍ−３のドーパント濃度を有し、前記ソース、ソース／ドレイン、およびドレイン領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有し、前記第１および第２のゲート領域のそれぞれは、５ｘ１０１８ｃｍ−３よりも大きいドーパント濃度を有する、請求項９に記載の集積回路。
【請求項１２】
前記基板は、半絶縁基板である、請求項９に記載の集積回路。
【請求項１３】
前記第２のチャネル領域は、前記第１のチャネル領域よりも大きい厚さを有する、請求項９に記載の集積回路。
【請求項１４】
前記第２のゲート接触と前記ソース／ドレイン接触との間の電気接続をさらに備えている、請求項９に記載の集積回路。
【請求項１５】
前記第２のゲート領域と前記ソース領域との間の電気接続をさらに備えている、請求項９に記載の集積回路。
【請求項１６】
前記ドレイン領域は、前記第２のゲート領域からラテラルに間隔を置かれ、前記第２のチャネル領域の前記トップ部分にラテラルドリフト領域を形成している、請求項９に記載の集積回路。
【請求項１７】
前記バッファ層、ドレイン領域、ソース／ドレイン領域、ドリフト層、第１および第２のゲート領域、第１および第２のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、少なくとも２ｅＶのＥＧを有する、請求項９に記載の集積回路。
【請求項１８】
前記バッファ層、ドレイン領域、ソース／ドレイン領域、ドリフト層、第１および第２のゲート領域、第１および第２のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、ＳｉＣまたはＩＩＩ属窒素化合物半導体材料である、請求項１７に記載の集積回路。
【請求項１９】
第１のバーチカルチャネルＪＦＥＴを含む集積回路であって、
該第１のバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の表面を有する基板と、
該基板の該第１の表面上の、ｎ型半導体材料のドレイン層と、
前記ドレイン層上にあり、該ドレイン層と同一でない広がりを有するｎ型半導体材料のドリフト層であり、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とを含む１つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと
を備えている、第１のバーチカルチャネルＪＦＥＴと、
該第１のバーチカルチャネルＪＦＥＴから隔たっている第２のバーチカルチャネルＪＦＥＴであって、
該第２のバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上のｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とを含む１つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上および該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、第２のバーチカルチャネルＪＦＥＴと、
該第１のバーチカルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該第２のバーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第１の電気接続と、
該第１のバーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトと該第２のバーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第２の電気接続と
を備えている、集積回路。
【請求項２０】
ディスクリートラテラルチャネルＪＦＥＴであって、
該ディスクリートラテラルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の主要表面上の、ｐ型半導体材料のバッファ層と、
それぞれが該バッファ層上で間隔を置いた関係にあるｎ型半導体材料の、ディスクリートソースおよびドレイン領域と、
該ソースおよびドレイン領域の間の該バッファ層上の、該ソースおよびドレイン領域のそれぞれと電気的に通信する、ｎ型半導体材料のチャネル領域と、
該チャネル領域上の、該チャネル領域と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース、ゲート、およびドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルチャネルＪＦＥＴと、
ディスクリートバーチカルチャネルＪＦＥＴであって、
該ディスクリートバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上の、ｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とをそれぞれが含む１つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隔たっている隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上、および該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルＪＦＥＴと、
該ラテラルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第１電気接続と、
該ラテラルチャネルＪＦＥＴの該ソースオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第２電気接続と
を備えている、集積回路。
【請求項２１】
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の主要表面上の、ｐ型半導体材料のバッファ層と、
該バッファ層上のｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっている該ソース領域および該ドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該ソース領域および該ドレイン領域のそれぞれから間隔を置いたｎ型半導体材料のソース／ドレイン領域と、
該ソース領域と該ソース／ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料の第１ゲート領域と、
該ソース／ドレイン領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料の第２のゲート領域と、
該ソース領域、該第１および第２のゲート領域、該ソース／ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシックラテラルチャネルジャンクション電界効果型トランジスタ（ＪＦＥＴ）。
【請求項２２】
ディスクリートラテラルチャネルＪＦＥＴを含む集積回路であって、
該ディスクリートラテラルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有する基板と、
該基板の該第１の表面上の、ｐ型半導体材料のバッファ層と、
該バッファ層上のｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっているソースおよびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルＪＦＥＴと、
ディスクリートバーチカルチャネルＪＦＥＴであって、
該ディスクリートバーチカルチャネルＪＦＥＴは、
互いに対向する第１および第２の主要表面を有するｎ型半導体材料の基板と、
該基板の該第１の主要表面上の、ｎ型半導体材料のドレイン層と、
該ドレイン層上のｎ型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のｎ型半導体材料のチャネル領域と該チャネル領域上のｎ型半導体のソース領域とをそれぞれが含む１つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、１つ以上の隔たっている隆起した領域と、
該１つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上および、該基板の該第２の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルＪＦＥＴと、
該ラテラルチャネルＪＦＥＴの該ソースオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ゲートオーミックコンタクトとの間の第１電気接続と、
該ラテラルチャネルＪＦＥＴの該ドレインオーミックコンタクトと該バーチカルチャネルＪＦＥＴの該ソースオーミックコンタクトとの間の第２電気接続と
を備えている、集積回路。
【請求項２３】
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第１の主要表面の部分に形成されるｐ型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するｎ型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているｐ型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第１の主要表面上の、該バッファ層からラテラルに間隔を置かれたｎ型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、ｎ型半導体材料の１つ以上の隔たっているソース領域と、
該チャネル層に形成され、該１つ以上の隆起した領域と隣接し、該チャネル領域と整流ジャンクションを形成する、ｐ型半導体材料のゲート領域と、
該ゲートおよびソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第１の主要表面上にあるｎ型半導体材料のドレイン層上にあり、電気接続は、該基板の該第１の主要表面と互いに対向する該基板の第２の主要表面上にある
モノリシック集積回路。
【請求項２４】
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第１の主要表面の部分に形成されるｐ型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するｎ型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
隔たっているソース領域およびドレイン領域であって、該ソース領域および該ドレイン領域のそれぞれは、該チャネル層上で間隔を置いた関係にあるｎ型半導体材料である、隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該チャネル層と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第１の主要表面上の、該バッファ層からラテラルに間隔を置かれた１つ以上の隆起した領域であって、該隆起した領域のそれぞれは、
該ドリフト層の該第１の主要表面上の、該ラテラルジャンクション電界効果型トランジスタの該バッファ層から間隔を置いたｎ型半導体材料のチャネル層と、
該チャネル領域上のｎ型半導体材料のソース領域と
を備える、隆起した領域と、
該ドリフト層上で該１つ以上の隆起した領域に隣接し、該ドリフト層および該チャネル領域と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第１の主要表面上にあるｎ型半導体材料の層上にあり、電気接続は、該基板の該第１の主要表面と互いに対向する該基板の第２の主要表面上にある、モノリシック集積回路。
【請求項２５】
ｎ型半導体材料の層上に第１のマスクを配置することであって、ｎ型半導体材料の該層は、ｐ型半導体材料の第１の層上にあり、ｐ型半導体材料の該第１の層は、基板上にある、ことと、
該第１のマスクにおける開口部を介して、ｎ型半導体材料の該層を選択的にエッチングし、エッチングされる領域と該エッチングされる領域に隣接する側壁を有する隆起した領域とを形成することと、
該第１のマスクを除去することと、
ｎ型半導体材料の該層上に第２のマスクを配置することであって、該第２のマスクは、該エッチングされる領域の一部分と該隆起した領域の一部分とをマスキングする、ことと、
該マスクにおける開口部を介して、ｎ型半導体材料の該層にｎ型のドーパントをインプラントし、該エッチングされる領域の上に第１のインプラントされない領域を形成し、該隆起した領域の上に第２のインプラントされない領域を形成し、ｎ型半導体材料の該層にｎ型のインプラントされる領域を形成することと、
該第２のマスクを除去することと、
ｎ型半導体材料の該エッチングおよびインプラントされる層上にｐ型半導体材料の第２の層をエピタキシャルに成長させることと、
ｐ型半導体材料の該第２の層上に第３のマスクを配置することであって、該第３のマスクは、該第１のインプラントされない領域の上のｐ型半導体材料の該第２の層の一部分と、該第２のインプラントされない領域の上のｐ型半導体材料の該第２の層の一部分とをマスキングする、ことと、
該第３のマスクを用いて、ｐ型半導体材料の該第２の層を介して選択的にエッチングし、インプラントされる領域をｎ型半導体材料の下部の層において露出させ、それによって、ｐ型半導体材料の隆起した特徴を形成することと、
該第３のマスクを除去することと、
ｎ型半導体材料の該層における該隆起した特徴上にオーミックコンタクトを形成することと
を含む、方法。
【請求項２６】
ｎ型半導体材料の第１の層上に第１のマスクを配置することであって、ｎ型半導体材料の層の該第１の層は、ｐ型半導体材料の層上にあり、該ｐ型半導体材料の層は、基板上にある、ことと、
該第１のマスクにおける開口部を介して、ｎ型半導体材料の該第１の層を選択的にエッチングし、エッチングされる領域と隆起した領域とを形成することと、
該第１のマスクを除去することと、
ｎ型半導体材料の該エッチングおよびインプラントされる層上にｎ型半導体材料の第２の層をエピタキシャルに成長させることと、
ｎ型半導体材料の該第２の層上に第２のマスクを配置し、その結果、該第２のマスクにおける開口部が、ｎ型半導体材料の該層の該エッチングされる領域の上に配置され、かつｎ型半導体材料の該層の該隆起した領域の上に配置されるようにすることと、
該第２のマスクを用いて、ｎ型半導体材料の該第２の層を介して選択的にエッチングし、ｎ型半導体材料の下部の第１の層を露出させ、ｎ型半導体材料の隆起した特徴を形成することと、
該第２のマスクにおける開口部を介して、ｎ型半導体材料の該第１の層にｐ型のドーパントを選択的にインプラントし、ｐ型のインプラントされる領域を形成することと、
該第２のマスクを除去することと、
ｎ型半導体材料の該隆起した特徴の露出された表面および該ｐ型のインプラントされる領域の上にオーミックコンタクトを形成することと
を含む、方法。
【請求項２７】
ｎ型半導体材料の第１の層上に第１のマスクを配置することであって、該第１の層は、ｎ型半導体材料の第２の層上にあり、該第２の層は基板上にある、ことと、
該第１のマスクを用いて、ｐ型のドーパントを該第１の層において選択的にインプラントし、該第１の層においてインプラントされない領域に隣接したｐ型のインプラントされる領域を形成することと、
該第１のマスクを除去することと、
該第１の層上にｎ型半導体材料の第３の層をエピタキシャルに成長させることと、
該第３の層上にｎ型半導体材料の第４の層をエピタキシャルに成長させることと、
該第４の層上に第２のマスクを配置することと、
該第４の層を介して、選択的にエッチングし、該第２のマスクにおける開口部を介して下部の第３の層を露出させ、それによって、該第１の層の該ｐ型のインプラントされる領域の上にｎ型半導体材料の隆起した特徴を形成し、かつ該第１の層のインプラントされない領域の上にｎ型半導体材料の１つ以上の隆起した特徴を形成することと、
該第２のマスクにおける開口部を介して該第３の層にｐ型のドーパントをインプラントし、ｎ型半導体材料の該隆起した特徴の間で、ｎ型半導体材料の該隆起した特徴に隣接して、該第３の層においてｐ型のインプラントされる領域を形成することと、
該第２のマスクを除去することと、
第３のマスクを配置することであって、該第３のマスクは、該第１の層のｐ型のインプラントされる領域の上で、該隆起した特徴と該隆起した特徴の間のエリアとをマスキングし、該第３のマスクは、該第１の層のインプラントされない領域とそれに隣接するエリアとの上で、該１つ以上の隆起した特徴をマスキングすることと、
該第３のマスクを用いて、該第３の層を介して選択的にエッチングし、下部の第１の層のｐ型のインプラントされる領域とインプラントされない領域とを露出させ、それによって、第１および第２の隆起した構造を形成することであって、該第１の隆起した構造は、該第１の層のｐ型のインプラントされる領域と、それらの間の該第３の層のｐ型のインプラントされる領域との上に、該隆起した特徴を含み、該第２の隆起した構造は、該第１の層のインプラントされない領域と、それに隣接する該第３の層のｐ型のインプラントされる領域との上に、該１つ以上の隆起した特徴を含む、ことと、
該第３のマスクを除去することと、
第４のマスクを配置することであって、該第４のマスクは、該第１および第２の隆起した構造と該第１の隆起した構造に隣接するｐ型のインプラントされる第１の層の領域とをカバーする、ことと、
該第１および第２の隆起した構造の間で、該第１および第２の隆起した構造に隣接して、ｎ型半導体材料の該第１の層において、該ｐ型のインプラントされる領域を介して、該第４のマスクを用いて、選択的にエッチングすることと、
該第４のマスクを除去することと、
ｎ型半導体材料の該隆起した特徴の露出された構造の上と、露出されたｐ型のインプラントされる領域の上とに、オーミックコンタクトを形成することと
を含む、方法。
【請求項２８】
ｎ型半導体材料の第１の層上に第１のマスクを配置することであって、該第１の層は、ｎ型半導体材料の第２の層上にあり、該第２の層は基板上にある、ことと、
該第１のマスクを用いて、ｎ型半導体材料の該第１の層にｐ型のドーパントを選択的にインプラントし、該第１の層においてインプラントされない領域に隣接するｐ型のインプラントされる領域を形成することと、
該第１のマスクを除去することと、
該第１の層上にｎ型半導体材料の第３の層をエピタキシャルに成長させることと、
該第３の層上にｎ型半導体材料の第４の層をエピタキシャルに成長させることと、
該第４の層上に第２のマスクを配置することと、
該第４の層を介して選択的にエッチングし、該第２のマスクにおける開口部を介して下部の第３の層を露出させ、それによって、該第１の層のｐ型のインプラントされる領域の上にｎ型半導体材料の隆起した特徴を形成し、かつ該第１の層のインプラントされない領域の上にｎ型半導体材料の１つ以上の隆起した特徴を形成することと、
該第２のマスクを除去することと、
第３のマスクを配置することであって、該第３のマスクは、該第１の層のｐ型のインプラントされる領域の上で、該隆起した特徴と該隆起した特徴の間のエリアとをマスキングし、該第３のマスクは、該第１の層のインプラントされない領域の上で、該隆起した特徴をマスキングする、ことと、
該第３のマスクを用いて、該第３の層を介して選択的にエッチングし、下部の第１の層のｐ型のインプラントされる領域とインプラントされない領域とを露出させ、それによって、第１および第２の隆起した構造を形成することであって、該第１の隆起した構造は、該第１の層の該ｐ型のインプラントされる領域とそれらの間の該第３の層の領域との上の隆起した特徴を含み、該第２の隆起した構造は、該第１の層のインプラントされない領域の上の隆起した特徴を含み、該第２の隆起した構造は側壁を有する、ことと、
該第３のマスクを除去することと、
ｎ型半導体材料の該隆起した特徴の露出された表面上と、該第１の層の露出されたｐ型のインプラントされる領域上とに、オーミックコンタクトを形成することと、
該ｐ型のインプラントされる領域の上の隆起した特徴の間の該第３の層上と、該第２の隆起した構造に隣接する該第１の層のインプラントされない部分上と、該第２の隆起した構造の該側壁上の該第３の層の材料上とに、ショットキーコンタクトを形成することと
を含む、方法。