【手続補正書】
【提出日】平成19年8月30日(2007.8.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数の相補ビット線と、
上記複数のワード線と複数の相補ビット線に対応して設けられた複数のスタティック型メモリセルと、
上記複数の相補ビット線のそれぞれに接続される複数からなるメモリセル毎に動作電圧を供給する複数のメモリセル電源線と、
上記複数のメモリセル電源線にそれぞれ電源電圧を供給する複数の電源供給回路とを含むスタティックＲＡＭを備え、
上記メモリセル電源線は、対応する相補ビット線間に挟まれるように配置され、
上記電源供給回路は、抵抗手段からなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記相補ビット線は、平行に延長される一対の配線からなり、
上記メモリセル電源線は、上記相補ビット線の間に蛇行するように配置されてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記電源電圧は、正の電圧であり、
上記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続されている記憶部と、かかる記憶部と上記相補ビット線との間に設けられ、ゲートが上記ワード線に接続された選択ＭＯＳＦＥＴからなり、
上記抵抗手段は、ゲートに回路の接地電位が供給されたＰチャネルＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記複数のワード線のうちの１つを選択するワード線選択回路を更に備え、
上記ワード線選択回路は、
上記電源電圧と出力端子との間に直列形態に接続された第１導電型の第１、第２ＭＯＳＦＥＴと、
回路の接地電位と上記出力端子との間に並列形態に接続された第２導電型の第３、第４ＭＯＳＦＥＴとを備え、
上記第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴのゲートには第１信号が供給され、
上記第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのゲートには第２信号が供給され、
上記出力端子は、上記複数のワード線のうち対応する１つに接続され、
上記ワード線選択時に上記第１信号と第２信号に対応して上記第１及び第２ＭＯＳＦＥＴがオン状態となり、上記第３及び第４ＭＯＳＦＥＴがオフ状態となって上記出力端子を第１電圧に対応した選択レベルにするワードドライバを備えてなることを特徴とする半導体集積回路装置。
【請求項５】
複数のワード線と、
複数の相補ビット線と、
上記複数のワード線と複数の相補ビット線に対応して設けられた複数のスタティック型メモリセルと、
上記複数の相補ビット線のそれぞれに接続される複数からなるメモリセル毎に動作電圧を供給する複数のメモリセル電源線と、
上記複数のメモリセル電源線にそれぞれ電源電圧を供給する複数の電源供給回路とを含み、
上記電源供給回路は、書き込み制御信号と対応する相補ビット線の選択信号に基づいて形成された制御信号によってメモリセルへの書き込み時にオフ状態にされるスイッチＭＯＳＦＥＴからなるスタティック型ＲＡＭを備えてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記スイッチＭＯＳＦＥＴには、並列形態に抵抗手段が設けられてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記電源電圧は、正の電圧であり、
上記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続されている記憶部と、かかる記憶部と上記相補ビット線との間に設けられ、ゲートが上記ワード線に接続された選択ＭＯＳＦＥＴからなり、
上記スイッチＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴからなり、
上記抵抗手段は、ゲートに回路の接地電位が供給されたＰチャネルＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。
【請求項８】
請求項５において、
上記電源電圧は、正の電圧であり、
上記スイッチＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴであり、
上記ＰチャネルＭＯＳＦＥＴには、並列形態にＮチャネルＭＯＳＦＥＴが設けられ、かかるＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのゲートは共通に接続されてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項５において、
上記相補ビット線には、上記電源電圧に対応したプリチャージ電圧を供給するプリチャージ回路が設けられ、
上記メモリセル電源線は、対応する相補ビット線との間で寄生容量を持つようにされてなることを特徴とする半導体集積回路装置。
【請求項１０】
請求項５において、
上記電源電圧は、正の電圧であり、
上記スイッチＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴであり、
上記メモリセル電源線とメモリセルの下限動作電圧との間に上記ＰチャネルＭＯＳＦＥＴとゲートが共通に接続されたＮチャネルＭＯＳＦＥＴを更に備えてなることを特徴とする半導体集積回路装置。
【請求項１１】
請求項５において、
上記電源電圧は、正の電圧であり、
上記スイッチＭＯＳＦＥＴは、第１ＰチャネルＭＯＳＦＥＴであり、
上記メモリセル電源線と回路の接地電位との間には、上記第１ＰチャネルＭＯＳＦＥＴと相補的にスイッチ制御されてなる第２ＰチャネルＭＯＳＦＥＴを更に備えてなることを特徴とする半導体集積回路装置。
【請求項１２】
請求項５において、
上記複数のワード線のうちの１つを選択するワード線選択回路を更に備え、
上記ワード線選択回路は、
上記電源電圧と出力端子との間に直列形態に接続された第１導電型の第１、第２ＭＯＳＦＥＴと、
回路の接地電位と上記出力端子との間に並列形態に接続された第２導電型の第３、第４ＭＯＳＦＥＴとを備え、
上記第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴのゲートには第１信号が供給され、
上記第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのゲートには第２信号が供給され、
上記出力端子は、上記複数のワード線のうち対応する１つに接続され、
上記ワード線選択時に上記第１信号と第２信号に対応して上記第１及び第２ＭＯＳＦＥＴがオン状態となり、上記第３及び第４ＭＯＳＦＥＴがオフ状態となって上記出力端子を第１電圧に対応した選択レベルにするワードドライバを備えてなることを特徴とする半導体集積回路装置。
【請求項１３】
複数のワード線と、
複数の相補ビット線と、
上記複数のワード線と複数の相補ビット線に対応して設けられた複数のスタティック型メモリセルと、
上記複数の相補ビット線のそれぞれに接続される複数からなるメモリセル毎に回路の接地電位を供給する複数のメモリセル接地線と、
上記複数のメモリセル接地線にそれぞれ回路の接地電位を供給する複数の接地電位供給回路とを含み、
上記接地電位供給回路は、書き込み制御信号と対応する相補ビット線の選択信号に基づいて形成された制御信号をゲートに受けるＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの並列回路からなるスタティック型ＲＡＭを備えてなることを特徴とする半導体集積回路装置。
【請求項１４】
複数のワード線と、
複数のビット線と、
上記複数のワード線と複数のビット線に対応して設けられた複数のメモリセルと、
上記複数のワード線のうちの１つを選択するワード線選択回路とを含み、
上記ワード線選択回路は、
第１電圧と出力端子との間に直列形態に接続された第１導電型の第１、第２ＭＯＳＦＥＴと、
第２電圧と上記出力端子との間に並列形態に接続された第２導電型の第３、第４ＭＯＳＦＥＴとを備え、
上記第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴのゲートには第１信号が供給され、
上記第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴのゲートには第２信号が供給され、
上記出力端子は、上記複数のワード線のうち対応する１つに接続され、
上記ワード線選択時に上記第１信号と第２信号に対応して上記第１及び第２ＭＯＳＦＥＴがオン状態となり、上記第３及び第４ＭＯＳＦＥＴがオフ状態となって上記出力端子を第１電圧に対応した選択レベルにするワードドライバを備えてなることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
上記ビット線は、相補ビット線からなり、
上記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続されている記憶部と、上記記憶部と上記相補ビット線との間に設けられ、ゲートが上記ワード線に接続された選択ＭＯＳＦＥＴからなるスタティック型メモリセルからなることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
上記ワードドライバは、４つのワード線に対応した４つの回路のうち上記第１ＭＯＳＦＥＴを共通とする２個ずつのワードドライバに分けられ、
第１信号により上記２個ずつに分けられた２つのワードドライバのいずれかを選択し、 上記第２信号により上記２つのうちのいずれか１つのワードドライバを選択してなることを特徴とする半導体集積回路装置。