【手続補正書】
【提出日】平成19年4月5日(2007.4.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のモードと第２のモードとを有するメモリ制御装置によってマルチバンク・メモリを制御する方法であって、
前記第１のモードで、リードアクセス後にプリチャージ動作を実行するために前記メモリを制御し、
前記第２のモードで、リードアクセス後にプリチャージ動作をせずに次のアクセスコマンドを受けるために前記メモリを制御し、
前記メモリ制御装置は、異なるワード線が第１の回数連続して選択された後に、前記第２のモードから前記第１のモードに切り替え、
前記第１の回数は、中央処理装置からのアクセスコマンドに基づいて切り替わるマルチバンク・メモリを制御する方法。
【請求項２】
前記第１のモードで、同一ワード線へのアクセスが続いていれば、リード動作の前のプリチャージ動作が省略され、
前記第２のモードで、異なるワード線へのアクセスが発生していれば、プリチャージ動作がリード動作の前に実行される請求項１記載のマルチバンク・メモリを制御する方法。
【請求項３】
前記メモリ制御装置は、入力された第１のアドレスと、第１のアドレスと一致している前記メモリへのアクセスコマンドが発行された後の前記第１のアドレスに先行するアドレスと、を比較する回路を有する請求項１記載のマルチバンク・メモリを制御する方法。
【請求項４】
前記回路は、前記第１の回数を制御するための信号を出力する請求項３記載のマルチバンク・メモリを制御する方法。
【請求項５】
前記第１のモードは、各アクセス後にページを閉じるページ・オフ・モードであり、
前記第２のモードは、次のアクセスコマンドが入力されるまでページを開いたままにするページ・オン・モードである請求項３記載のマルチバンク・メモリを制御する方法。
【請求項６】
第１のモードと第２のモードとを有するメモリ制御装置によってメモリを制御する方法であって、
前記第１のモードで、リードアクセスによって開かれたページを閉じるために前記メモリを制御し、
前記第２のモードで、次のアクセスコマンドを受けるまでページを開いたままにするために前記メモリを制御し、
前記メモリ制御装置は、異なるページが第１の回数連続して選択された後に、前記第２のモードから前記第１のモードに切り替え、
前記第１の回数は、中央処理装置からのアクセスコマンドに基づいて切り替わるメモリを制御する方法。
【請求項７】
ページを閉じる動作は、選択されたワード線を非選択とし、前記メモリのデータ線をプリチャージすることである請求項６記載のメモリを制御する方法。
【請求項８】
前記メモリ制御装置は、入力された第１のアドレスと、第１のアドレスと一致している前記メモリへのアクセスコマンドが発行された後の前記第１のアドレスに先行するアドレスと、を比較する回路を有する請求項７記載のメモリを制御する方法。
【請求項９】
前記回路は、前記第１の回数を制御するための信号を出力する請求項８記載のメモリを制御する方法。
【請求項１０】
前記第１のモードで、同一ページへのアクセスが続いていれば、リード動作の前のプリチャージ動作が省略され、
前記第２のモードで、異なるページへのアクセスが発生していれば、プリチャージ動作がリード動作の前に実行される請求項６記載のメモリを制御する方法。
【請求項１１】
前記メモリは、ＤＲＡＭを構成するメモリセルを有する請求項６記載のメモリを制御する方法。
【請求項１２】
メモリ制御装置によってＤＲＡＭを制御する方法であって、
異なるページが継続的に開かれた後、リードアクセスによって開かれた各ページを閉じるために前記メモリを制御し、
同一ページが継続的にアクセスされた後、リードアクセスによって開かれたページを開いたままにするために前記メモリを制御し、
前記メモリ制御装置は、ページを閉じる動作とページを開いたままにする動作のいずれがメモリのために効率的かを判定し、
ページが閉じられた後に続くアクセスが前記閉じられたページと異なるページへのアクセスであれば、前記アクセスの後にページが閉じられ、
ページが閉じられた後に続くアクセスが前記閉じられたページと同一ページへのアクセスであれば、前記アクセスの後にページが開かれるＤＲＡＭを制御する方法。
【請求項１３】
ページを閉じる動作は、選択されたワード線を非選択とし、前記メモリのデータ線をプリチャージすることであり、
ページを開いたままにする動作は、次のアクセスコマンドが入力されるまでプリチャージしないことである請求項１２記載のＤＲＡＭを制御する方法。
【請求項１４】
前記ＤＲＡＭは、同期型であり、複数のバンクを有する請求項１３記載のＤＲＡＭを制御する方法。
【請求項１５】
異なるページへのアクセスは、異なるワード線のメモリセルへのアクセスである請求項１３記載のＤＲＡＭを制御する方法。
【請求項１６】
メモリ制御装置によってメモリを制御する方法であって、
異なるワード線への前回から継続するアクセス回数が第１の回数より大きい又は同一であるとき、アクセス後にプリチャージするために前記メモリを制御し、
異なるワード線への前回から継続するアクセスの回数が前記第１の回数より小さいとき、次のアクセスが入力されるまで、アクセス後にプリチャージしないように前記メモリを制御し、
閉じられたページへのアクセスが同一ページへのアクセスである後に、前記第１の回数が変化するメモリを制御する方法。
【請求項１７】
前記メモリは、同期型のＤＲＡＭである請求項１６記載のメモリを制御する方法。
【請求項１８】
異なるページへの継続的なアクセス回数をカウントするカウンタを更に有し、
前記メモリは、マルチバンク・メモリである請求項１７記載のメモリを制御する方法。
【請求項１９】
前記カウンタは、異なるページへの継続的なアクセスを各バンクで別々にカウントする請求項１８記載のメモリを制御する方法。
【請求項２０】
同一ページへのアクセスは、同一ワード線のメモリセルへのアクセスである請求項１６記載のメモリを制御する方法。
【請求項２１】
異なるワード線への前回から継続するアクセスの回数が前記第１の回数よりも大きい又は同一であるとき、前記メモリは、前記メモリから関連データが出力された後に、選択されたワード線を非選択状態とするように制御される請求項１６記載のメモリを制御する方法。
【請求項２２】
アドレスを出力する中央処理装置と、
インデックスビットとタグビットを保持するキャッシュメモリと、を有する半導体装置であって、
前記タグビットの下位Ｎビットは、メモリモジュールのＮビットを有するバンクアドレスを割り当てるために用いられ、
前記インデックスビットは、前記メモリモジュールのカラムアドレスを割り当てるために用いられ、
前記メモリモジュールのカラムアドレスを割り当てるために必要なビットが前記インデックスビットよりも大きいとき、前記下位Ｎビットから続くタグビットは、前記カラムアドレスを割り当てるために用いられ、
残りのタグビットは、前記メモリモジュールのロウアドレスを割り当てるために用いられる半導体装置。
【請求項２３】
前記メモリモジュールのバンクアドレス、ロウアドレス及びカラムアドレスを、前記インデックスビットと前記タグビットに割り当てるアドレスレジスタを更に有する請求項２２記載の半導体装置。
【請求項２４】
前記メモリモジュールは、ＤＲＡＭからなる請求項２２記載の半導体装置。
【請求項２５】
中央処理装置からコマンドを受け、メモリを制御するメモリ制御装置を有する半導体装置であって、
前記メモリ制御装置は、第１のモードと第２のモードを有し、
前記メモリは、複数のワード線、データ線及びメモリセルを有し、
前記メモリは、前記第１のモードで、リードアクセス後にプリチャージするために制御され、
前記メモリは、前記第２のモードで、リードアクセス後にプリチャージ動作をせずに次のアクセスコマンドを受けるために制御され、
前記メモリ制御装置は、入力された１つのアドレスと、前記１つのアドレスの後に入力されたアドレスと一致しているアクセスコマンドのモードを制御する前記１つのアドレスに先行するアドレスと、を比較する回路を有し、
異なるワード線が第１の回数連続して選択された後に、前記メモリ制御装置は、前記第２のモードから前記第１のモードに切り替え、
前記回路は、前記第１の回数を制御する半導体装置。
【請求項２６】
前記メモリは、ＳＤＲＡＭである請求項２５記載の半導体装置。
【請求項２７】
前記第１のモードで、同一ワード線へのアクセスが続いていれば、リード動作の前のプリチャージ動作を短縮し、
前記第２のモードで、異なるワード線へのアクセスが発生していれば、プリチャージ動作がリード動作の前に実行される請求項２５記載の半導体装置。
【請求項２８】
前記メモリ制御装置によって制御されるＤＲＡＭを更に有し、
前記ＤＲＡＭは、前記メモリ制御装置と同一パッケージ内にモールドされている請求項２５記載の半導体装置。
【請求項２９】
中央処理装置からコマンドを受け、メモリを制御するメモリ制御装置を有する半導体装置であって、
前記メモリ制御装置は、第１のモードと第２のモードを有し、
前記メモリは、複数のワード線、データ線及びメモリセルを有し、
前記メモリは、前記第１のモードで、リードアクセス後にプリチャージ動作を実行するために制御され、
前記メモリは、前記第２のモードで、リードアクセス後にプリチャージ動作をせずに次のアクセスコマンドを受けるために制御され、
前記メモリ制御装置は、入力された１つのアドレスと、前記１つのアドレスの後に入力されたアドレスと一致しているアクセスコマンドのモードを制御する前記１つのアドレスに先行するアドレスと、を比較する回路を有し、
前記第１のモードで同一のワード線が連続して選択されると、前記メモリ制御装置は、次のアクセスコマンドのためにモードを前記第２のモードに切り替える半導体装置。
【請求項３０】
前記第１のモードで異なるワード線が連続して選択されると、前記メモリ制御装置は、次のアクセスコマンドのモードを前記第１のモードに維持する請求項２９記載の半導体装置。
【請求項３１】
前記第２のモードで異なるワード線が第１の回数連続して選択されると、前記メモリ制御装置は、前記第２のモードから前記第１のモードに切り替え、
前記回路は、前記第１の回数を制御する請求項３０記載の半導体装置。
【請求項３２】
前記メモリは、ＳＤＲＡＭである請求項３０記載の半導体装置。
【請求項３３】
前記メモリ制御装置によって制御されるＤＲＡＭを更に有し、
前記ＤＲＡＭは、前記メモリ制御装置と同一パッケージ内にモールドされる請求項３１記載の半導体装置。
【請求項３４】
中央処理装置からコマンドを受け、複数のバンクからなるメモリを制御するメモリ制御装置を有する半導体装置であって、
前記メモリ制御装置は、第１のモードと第２のモードを有し、
前記複数のメモリバンクの各々は、複数のワード線、データ線及びメモリセルを有し、
前記メモリは、前記第１のモードで、リードアクセス後にプリチャージするために制御され、
前記メモリは、前記第２のモードで、リードアクセス後にプリチャージ動作をせずに次のアクセスコマンドを受けるために制御され、
前記中央処理装置からリフレッシュコマンドを受けたとき、前記メモリ制御装置は、前記複数のメモリセルをリフレッシュする前に、前記複数のメモリバンクの前記複数のメモリセルをプリチャージし、
リフレッシュコマンド後の連続したリードアクセスは、プリチャージ動作をせずに動作され、
前記メモリ制御装置は、ページアクセス判定回路と、モード切り替え回路と、アドレス発生回路と、を有し、
前記ページ判定回路は、前記メモリ制御装置から入力されたロウアドレスと、前回のアドレスとを比較し、
前記モード切り替え回路は、前記ページ判定回路から信号を受け、前記複数のメモリバンクへのアクセスの連続回数の情報を保持し、
前記アドレス発生回路は、前記ページ判定回路と前記モード切り替え回路からの信号を受け、バンクアクティブ命令、バンクアドレス、ロウアドレス及びカラムアドレスを前記メモリに出力する半導体装置。
【請求項３５】
前記メモリ制御装置は、前記アドレス発生回路に結合された第１のバスと第２のバスを更に有し、
前記第１のバスは、転送命令に用いられ、
前記第２のバスは、転送アドレスに用いられる請求項３４記載の半導体装置。
【請求項３６】
前記メモリは、ＳＤＲＡＭである請求項３４記載の半導体装置。
【請求項３７】
前記メモリ制御装置によって制御されるＤＲＡＭチップを更に有し、
前記ＤＲＡＭチップは、前記メモリ制御装置と同一パッケージ内にモールドされる請求項３５記載の半導体装置。
【請求項３８】
前記第1のモードで、同一ワード線へのアクセスが続いていれば、リード動作の前のプリチャージ動作を短縮し、
前記第２のモードで、異なるワード線へのアクセスが発生していれば、プリチャージがリード動作の前に動作される請求項３５記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】マルチバンク・メモリを制御する方法、メモリを制御する方法、ＤＲＡＭを制御する方法及び半導体装置