【誤訳訂正書】
【提出日】平成20年4月28日(2008.4.28)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は以下を具備する：
所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサであって、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素に少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタであって、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、及び、少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる、
ここで、該保持レジスタは、該第１の部分のデータ要素の全てがさらに処理されるまで、該処理されたデータ要素を記憶するために構成される。
【請求項２】
請求項１に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
【請求項３】
請求項１に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
【請求項４】
請求項１に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項５】
請求項１に記載の装置、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、該入力レジスタに接続されたトランスポーズランダムアクセスメモリ（ＲＡＭ）をさらに具備する、ここで、該トランスポーズＲＡＭは、該カラムデータが処理されている間、該ローデータを記憶するために構成され、及びここで、該トランスポーズＲＡＭは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
【請求項６】
請求項５に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成できる。
【請求項７】
請求項５に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、１次元変換を終了するためにデータ要素を再び順番に並べるために構成される。
【請求項８】
請求項１に記載の装置、ここで、該データ要素は、該ブロックの少なくとも２個のサブブロックからのデータ要素であり、ここで、該バタフライプロセッサは、ブロックサイズ割当てに関係なく該サブブロックのそれぞれに対する変換の少なくとも一部を実行する。
【請求項９】
請求項１に記載の装置、ここで、該バタフライプロセッサは、該変換のタイプに関係なく変換の少なくとも一部を実行する。
【請求項１０】
請求項１に記載の装置、ここで、該バタフライプロセッサは、該変換の該部分のある数学演算に関係なく変換の少なくとも一部を実行する。
【請求項１１】
請求項１に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
【請求項１２】
請求項１１に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
【請求項１３】
請求項１２に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項１４】
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該入力レジスタをイネーブルにする。
【請求項１５】
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて該バタフライプロセッサへ該ブロックの該処理されたデータ要素の第１の部分を転送するために該フィードバックループをイネーブルにする。
【請求項１６】
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該中間レジスタをイネーブルにする。
【請求項１７】
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該出力レジスタをイネーブルにする。
【請求項１８】
請求項１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項１９】
請求項１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項２０】
請求項１に記載の装置、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
【請求項２１】
エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は以下を具備する:
該エンコードされたデータのブロックを記憶するために構成されたトランスポーズランダムアクセスメモリ（ＲＡＭ）；
該トランスポーズＲＡＭに接続された少なくとも１の入力レジスタであって、該入力レジスタは、該トランスポーズＲＡＭからデータのカラムを受信するために構成される；
該入力レジスタに接続された少なくとも１のバタフライプロセッサであって、該バタフライプロセッサは、１次のカラムデータの出力を生成するために該カラムデータから選択された対のデータ要素について１次元変換の一部分を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタであって、該中間レジスタは、該１次のカラムデータを一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、１次元変換の追加の部分を実施するために該バタフライプロセッサに該１次のカラムデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、保持レジスタに該１次のカラムデータの該データ要素の第２の部分を転送するためにディスエーブルにされる； 
ここで、該保持レジスタは、該カラムデータの該１次元変換が終了すると該トランスポーズＲＡＭに該カラムデータを与える、
ここで、該入力レジスタは、その後、該トランスポーズＲＡＭからデータのローを受信するために構成される、該バタフライプロセッサは、１次のローデータの出力を生成するために該データのローからの選択された対のデータ要素について１次元変換の一部分を実施するために構成される、該中間レジスタは、該１次のローデータを一時的に記憶するために構成される、ここで、該フィードバックループは、１次元変換の追加の部分を実施するために該バタフライプロセッサに該１次のローデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、該保持レジスタに該１次のローデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、
ここで、該保持レジスタは、該ローデータの該１次元変換が終了すると出力レジスタに該ローデータを与える。
【請求項２２】
請求項２１に記載の装置、ここで、該フィードバックループは、該カラム若しくはローについて１次元変換が終了するとディスエーブルにされる。
【請求項２３】
請求項２１に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
【請求項２４】
請求項２１に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
【請求項２５】
請求項２１に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項２６】
請求項２１に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成できる。
【請求項２７】
請求項２１に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、該１次元変換を終了させるためにデータ要素を再び順番に並べるために構成される。
【請求項２８】
請求項２１に記載の装置、ここで、該バタフライプロセッサは、ブロックサイズ割当て、変換のタイプ若しくは数学演算のタイプに関係なく変換の少なくとも一部を実行する。
【請求項２９】
請求項２１に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
【請求項３０】
請求項２９に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
【請求項３１】
請求項２９に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項３２】
請求項２９に記載の装置、ここで、該制御シーケンサは、所定の基準に基づいて特定の該入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタをイネーブルにする。
【請求項３３】
請求項２１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項３４】
請求項２１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項３５】
請求項２１に記載の装置、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
【請求項３６】
エンコードされたデータブロックについてＮ個の１次元変換のカスケードとしてＮ次元変換を実施する装置であって、該エンコードされたデータは複数のデータ要素を具備する、
前記装置は以下を具備する:
入力レジスタに接続されたバタフライプロセッサのクラスタであって、各バタフライプロセッサは、複数の部分的に処理されたデータ要素を具備する部分的に処理されたデータの出力を生成するために選択された対のデータ要素について１次元変換の一部分を実施するために構成される；
各バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該部分的に処理されたデータを一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続されたフィードバックループ、ここで、該フィードバックループは、１次元変換が終了するまで１次元変換の追加部分を実施するために、該適切なバタフライプロセッサに該部分的処理されたデータ要素の選択された対を必要に応じて送るためにイネーブルにされる。
【請求項３７】
請求項３６に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項３８】
請求項３６に記載の装置、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び該入力レジスタに接続されたトランスポーズリードオンリーメモリ（ＲＡＭ）をさらに具備する、ここで、該トランスポーズＲＡＭは、該カラムデータが処理されている間、該ローデータを記憶するために構成される、及びここで、該トランスポーズＲＡＭは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
【請求項３９】
請求項３８に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成できる。
【請求項４０】
請求項３６に記載の装置、ここで、該バタフライプロセッサは、ブロックサイズ割当て、変換のタイプ若しくは数学演算のタイプに関係なく変換の少なくとも一部を実行する。
【請求項４１】
請求項３６に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
【請求項４２】
請求項４１に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
【請求項４３】
請求項４２に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項４４】
請求項４１に記載の装置、ここで、該制御シーケンサは、所定の基準に基づいて特定の１の該入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタをイネーブルにする。
【請求項４５】
エンコードされたデータのブロックの逆離散コサイン変換を決定するための装置であって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は以下を具備する:
所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素について該逆離散コサイン変換の少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、そして、少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる；
ここで、該保持レジスタは、該データ要素の第１の部分の全てがさらに処理されるまで該処理されたデータ要素を記憶するために構成される。
【請求項４６】
エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は以下を具備する:
該エンコードされたデータのブロックを記憶するために構成されたトランスポーズランダムアクセスメモリ（ＲＡＭ）；
該トランスポーズＲＡＭに接続された少なくとも１の入力レジスタ、該入力レジスタは、該トランスポーズＲＡＭからデータのカラムを受信するために構成される；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、１次のカラムデータの出力を生成するために該カラムデータから選択された対のデータ要素について一次変換を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該１次のカラムデータを一時的に記憶するために構成される；
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の変換を実施するために該バタフライプロセッサに該１次のカラムデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、保持レジスタに該１次のカラムデータの該データ要素の第２の部分を転送するためにディスエーブルにされる；
ここで、該保持レジスタは、該カラムデータの該１次元変換が終了すると該トランスポーズＲＡＭに該カラムデータを与える、及び
該フィードバックループに接続された制御シーケンサ、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される；
ここで、該入力レジスタは、その後、該トランスポーズＲＡＭからデータのローを受信するために構成される、該バタフライプロセッサは、１次のローデータの出力を生成するために該データのローから選択された対のデータ要素について１次の変換を実施するために構成される、該中間レジスタは、該１次のローデータを一時的に記憶するために構成される、該フィードバックループは、追加の変換を実施するために該バタフライプロセッサに該１次のローデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、該保持レジスタに該１次のローデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、
ここで、該保持レジスタは、該ローデータの該１次元変換が終了すると出力レジスタに該ローデータを与える。
【請求項４７】
エンコードされたデータのブロックの変換を決定するための方法であって、該エンコードされたデータのブロックは、複数のデータ要素を具備する、前記方法は以下を具備する:
（ａ）  入力レジスタを用いて所定の量のデータ要素を受信する、
（ｂ）  処理されたデータ要素の出力を生成するために、少なくとも１のバタフライプロセッサを用いて選択された対のデータ要素について少なくとも１の数学演算を実施する、
（ｃ）  制御シーケンサを用いて該処理されたデータ要素のいずれかが追加の数学演算を必要とするか否かに関する決定をする、
（ｄ）  追加の数学演算のためにフィードバックループを介して該バタフライプロセッサにフィードバックとして与えるために該処理されたデータ要素の第１の部分を、該制御シーケンサを用いて選択する、
（ｅ）  追加の数学演算が必要でない該処理されたデータ要素の第２の部分を、該制御シーケンサを用いて選択する、
（ｆ）  処理されたデータ要素の第２の出力を生成するために、該バタフライプロセッサを用いて選択された対の該処理されたデータ要素の第１の部分について少なくとも１の数学演算を実施する、及び
（ｇ）  該データ要素の第１の部分の全てが処理されるまで、保持レジスタで該処理されたデータ要素の第２の部分を記憶する。
【請求項４８】
請求項４７に記載の方法であって、
（ｈ）  必要に応じてステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返す、をさらに具備する。
【請求項４９】
請求項４７に記載の方法であって、
（ｉ）  該エンコードされたデータのブロックの該データ要素の全てが追加の数学演算を必要としない場合、出力レジスタに該エンコードされたデータのブロックを出力する、をさらに具備する。
【請求項５０】
請求項４７に記載の方法、ここで、変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項５１】
請求項４７に記載の方法、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができ、及び以下をさらに具備する：
該カラムデータが処理されている間、トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該ローデータを記憶し；及び
該ローデータが処理されている間、該トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該カラムデータを記憶する。
【請求項５２】
請求項４７に記載の方法であって、書き込みマルチプレクサを用いて、該記憶するステップの前に、データ要素を再び順番に並べる、その結果、データ要素のその後の配信が効率的な方法で実施される、をさらに具備する。
【請求項５３】
請求項４７に記載の方法であって、ブロックサイズ割当てに基づきステップ（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を制御する、をさらに具備する。
【請求項５４】
請求項５３に記載の方法であって、ブロックサイズ割当てに基づき特定のデータ要素に適用するために該バタフライプロセッサにスカラーを与える、をさらに具備する。
【請求項５５】
請求項５４に記載の方法、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項５６】
請求項４７に記載の方法、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項５７】
請求項４７に記載の方法、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項５８】
請求項４７に記載の方法、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
【請求項５９】
一方法を実施するためにコンピュータシステムを制御するための構造を包含するコンピュータで読み取り可能なメディアであって、前記方法は以下を具備する:
（ａ）  所定の量のデータ要素を受信する；
（ｂ）  処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を実施する；
（ｃ）  該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をする；
（ｄ）  追加の数学演算を必要とする処理されたデータ要素の第１の部分を選択する；
（ｅ）  追加の数学演算を必要としない処理されたデータ要素の第２の部分を選択する；
（ｆ）  第２の処理されたデータ要素の出力を生成するために、選択された対の該データ要素の第１の部分について少なくとも１の数学演算を実施する；及び
（ｇ）  該データ要素の第１の部分の全てが処理されるまで、該処理されたデータ要素の第２の部分を記憶する。
【請求項６０】
エンコードされたデータのブロックの変換を決定する装置あって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は以下を具備する:
（ａ）  所定の量のデータ要素を受信するための手段；
（ｂ）  処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を実施するための手段；
（ｃ）  該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をするための手段；
（ｄ）  追加の数学演算を必要とする処理されたデータ要素の第１の部分を選択するための手段；
（ｅ）  追加の数学演算を必要としない処理されたデータ要素の第２の部分を選択するための手段；
（ｆ）  第２の処理されたデータ要素の出力を生成するために、選択された対の該データ要素の第１部分について少なくとも１の数学演算を実施するための手段；及び
（ｇ）  該データ要素の第１の部分の全てが処理されるまで、該処理されたデータ要素の第２の部分を記憶するための手段。
【請求項６１】
請求項６０に記載の装置であって、
（ｈ）  必要に応じて、ステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返すための手段、をさらに具備する。
【請求項６２】
請求項６０に記載の装置であって、
（ｉ）  該エンコードされたデータの該ブロックのデータ要素の全てが、追加の数学演算を必要としない場合、該エンコードされたデータのブロックを出力するための手段、をさらに具備する。
【請求項６３】
請求項６０に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
【請求項６４】
請求項６０に記載の装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び以下をさらに具備する:
該カラムデータが処理されている間、該ローデータを記憶するための手段；及び
該ローデータが処理されている間、該カラムデータを記憶するための手段。
【請求項６５】
請求項６０に記載の装置であって、該記憶するステップの前にデータ要素を再び順番に並べるための手段、その結果、データ要素のその後の配信が効率的な方法で実施される、をさらに具備する。
【請求項６６】
請求項６０に記載の装置であって、ブロックサイズ割当てに基づいて要素（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、及び（ｈ）を制御するための手段、をさらに具備する。
【請求項６７】
請求項６６に記載の装置であって、ブロックサイズ割当てに基づいて、特定のデータ要素にスカラーを与える、をさらに具備する。
【請求項６８】
請求項６７に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
【請求項６９】
請求項６０に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項７０】
請求項６０に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項７１】
エンコードされたデータの変換を決定する装置であって、該エンコードされたデータはピクセルドメイン中に複数のデータ要素を具備する、前記装置は以下を具備する:
該複数のデータ要素を受信するため及び該ピクセルドメイン中の複数のデータ要素グループに該要素をグループ分けするために構成されたブロックサイズアサイナ；
該ピクセルドメインから周波数ドメインへ該データ要素を変換するために構成されたＤＣＴ／ＤＱＴ変換器、該変換器は、さらに以下を具備する：
該グループの所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、そして少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる；
ここで、該保持レジスタは、該第１の部分のデータ要素の全てがさらに処理されるまで、該処理されたデータ要素を記憶するために構成される；
人間の視覚システムにより敏感な要素を強調するために、及び人間の視覚システムに敏感でない要素を強調しないために、該周波数ドメイン要素を量子化するために構成されたコンタイザー；
周波数ドメイン要素の順番に並べられたストリームを生成するために構成されたシリアライザー；及び
連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を決定するために構成された可変長コーダ。
【請求項７２】
請求項７１に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
【請求項７３】
請求項７１に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
【請求項７４】
請求項７１に記載の装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、該入力レジスタに接続されたトランスポーズランダムアクセスメモリ（ＲＡＭ）をさらに具備する、ここで、該トランスポーズＲＡＭは、該カラムデータが処理されている間、該ローデータを記憶するために構成され、及びここで、該トランスポーズＲＡＭは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
【請求項７５】
請求項７４に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成することができる。
【請求項７６】
請求項７４に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、１次元変換を終了するためにデータ要素を再び順番に並べるために構成される。
【請求項７７】
請求項７１に記載の装置、ここで、該データ要素は、少なくとも２個のサブブロックからのデータ要素を含み、そしてここで、該バタフライプロセッサは、ブロックサイズ割当てに関係なく該サブブロックのそれぞれに対する変換の少なくとも一部を実行する。
【請求項７８】
請求項７１に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
【請求項７９】
請求項７８に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
【請求項８０】
請求項７８に記載の装置、ここで、該制御シーケンサは、所定のイベントに基づいて特定の１の該入力レジスタをイネーブルにする。
【請求項８１】
請求項７８に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて該バタフライプロセッサへ該ブロックの該処理されたデータ要素の第１の部分を転送するために該フィードバックループをイネーブルにする。
【請求項８２】
請求項７８に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該中間レジスタをイネーブルにする。
【請求項８３】
請求項７８に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該出力レジスタをイネーブルにする。
【請求項８４】
請求項７１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
【請求項８５】
請求項７１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項８６】
エンコードされたデータをピクセルドメインから周波数ドメインへ変換する方法であって、該エンコードされたデータは複数のデータ要素を具備する、前記方法は以下を具備する:
（ａ）  該ピクセルドメイン中の該複数のデータ要素を複数のブロックにグループ分けする、各ブロックは該ピクセルドメイン中に複数のデータ要素を具備する；
（ｂ）  処理されたデータ要素の出力を生成するために、少なくとも１のバタフライプロセッサを用いて選択された対のデータ要素について少なくとも１の数学演算を実施する；
（ｃ）  制御シーケンサを用いて、該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をする；
（ｄ）  追加の数学演算を必要とする該処理されたデータ要素の第１の部分を、該制御シーケンサを用いて選択する；
（ｅ）  追加の数学演算を必要としない該処理されたデータ要素の第２の部分を、該制御シーケンサを用いて選択する；
（ｆ）  処理されたデータ要素の第２の出力を生成するために、該少なくとも１のバタフライプロセッサを用いて選択された対の該処理されたデータ要素の第１部分について少なくとも１の数学演算を実施する；
（ｇ）  該データ要素の第１の部分の全てが処理されるまで、保持レジスタで該処理されたデータ要素の第２の部分を記憶する；
（ｈ）  該データ要素の全てが追加の数学演算を必要としなくなるまで、及び周波数ドメイン要素に変換されるまで、必要に応じて、ステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返す；
（ｉ）  人間の視覚システムにより敏感な要素を強調するために、及び該人間の視覚システムに敏感でない要素を強調しないために、コンタイザーを用いて該周波数ドメインデータ要素を量子化する；
（ｊ）  周波数ドメイン要素の順番に並べられたストリームを生成するためにスキャンシリアライザーを用いて該量子化された周波数ドメインデータ要素を順番に並べる；及び
（ｋ）  連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を決定するためにコーダを用いて該順番に並べられた周波数ドメイン要素をコーディングする。
【請求項８７】
請求項８６に記載の方法、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び以下をさらに具備する：
該カラムデータが処理されている間、トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該ローデータを記憶し；及び
該ローデータが処理されている間、該トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該カラムデータを記憶する。
【請求項８８】
請求項８６に記載の方法であって、要求される制御信号に基づきステップ（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を制御する、をさらに具備する。
【請求項８９】
請求項８８に記載の方法であって、ブロックサイズ割当てに基づき特定のデータ要素に適用するために該バタフライプロセッサにスカラーを与える、をさらに具備する。
【請求項９０】
請求項８６に記載の方法、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
【請求項９１】
請求項８６に記載の方法、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
【請求項９２】
請求項１５に記載の装置、ここで、該制御シーケンサは、該ブロックに対して生成されたＰＱＲデータに基づいて該バタフライプロセッサに該ブロックの該処理されたデータ要素の該第１の部分を転送するために該フィードバックループをイネーブルにする。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００４１
【訂正方法】変更
【訂正の内容】
【００４１】
いずれにせよ、量子化された係数のストリームは、可変長コーダ２６９に供給される。可変長コーダ２６９は、ゼロのラン長さエンコーディングを使用させることができ、エンコーディングが続く。この技術は、前述の米国特許Ｎｏ．５，０２１，８９１、５，１０７，３４５及び５，４５２，１０４及び、引用例として取り込まれておりここでまとめられている出願中の米国特許出願Ｎｏ．＜０００１６３＞に詳しく説明されている。ラン長さコーダは、量子化された係数を取り、不連続の係数より連続する係数のランに注目する。連続する値は、ラン長さ値として参照され、エンコードされる。不連続の値は、別にエンコードされる。ある実施例では、連続する値は、ゼロ値であり、不連続の値は、非ゼロ値である。代表的には、ラン長さは、０から６３ビットであり、そのサイズは、１−１０からのＡＣ値である。ファイルコードの終わりは、追加コードを付加する−このようにして、合計６４１の可能なコードがある。