【手続補正書】
【提出日】平成20年9月11日(2008.9.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  アナログ信号回路およびディジタル信号回路を含んでいる混在信号集積回路において、前記アナログ信号回路と前記ディジタル信号回路の両方をリセットする方法であって、
マスタ・リセット信号を前記集積回路に供給するステップと、
前記マスタ・リセット信号に応答して、第１の所定継続時間のクロック・リセット信号を生成するステップであって、前記クロック・リセット信号は、前記第１の所定継続時間の間、前記アナログ信号回路によって複数のシステム・クロックが生成されるのを停止させ、前記第１の所定継続時間の後で、前記アナログ信号回路によって前記複数のシステム・クロックが生成されるようにすることを可能にする、前記ステップと、
前記マスタ・リセット信号に応答して、第２の所定継続時間のディジタル・リセット信号を生成するステップであって、前記ディジタル・リセット信号は、前記第２の所定継続時間の間、前記ディジタル信号回路をアイドル状態に維持し、前記第２の所定継続時間の後で、前記ディジタル信号回路を所定の状態で始動させるようにすることを可能にし、前記第２の所定継続時間が前記第１の所定継続時間よりも長い、前記ステップと、
を含む前記方法。
【請求項２】  前記クロック・リセット信号と前記ディジタル・リセット信号が同時に生成される、請求項１に記載の方法。
【請求項３】  前記クロック・リセット信号が、ハイ・アクティブ信号であり、前記ディジタル・リセット信号が、ロー・アクティブ信号である、請求項２に記載の方法。
【請求項４】  前記マスタ・リセット信号が非同期信号である、請求項１に記載の方法。
【請求項５】  前記非同期信号が、ロー・アクティブ・パルスである、請求項４に記載の方法。
【請求項６】  前記第２の所定継続時間が前記第１の所定継続時間よりも少なくとも１５％長い、請求項１に記載の方法。
【請求項７】  アナログ信号回路とディジタル信号回路の両方を含んでいる混在信号集積回路において、単一の入出力ピンを利用して前記アナログ信号回路および前記ディジタル信号回路をリセットする方法であって、
単一の入出力ピンを介して前記集積回路のクロック動作カウンタ・ロジックにマスタ・リセット信号を供給するステップと、
前記マスタ・リセット信号に応答して、前記クロック動作カウンタ・ロジックによって第１のリセット信号を生成するステップと、
前記第１のリセット信号を第１の所定期間にわたってアナログ信号回路位相ロック・ループに供給するステップであって、前記第１のリセット信号は、前記位相ロック・ループが前記集積回路のための複数のシステム・クロックを生成するためにクロック発生器に入力信号を入力するのを禁止する、前記ステップと、
前記マスタ・リセット信号に応答して、前記クロック動作カウンタ・ロジックによって第２のリセット信号を生成するステップと、
前記第２のリセット信号を、前記第１の所定期間よりも長い第２の所定期間にわたって前記ディジタル信号回路に供給するステップであって、前記第２のリセット信号は前記ディジタル信号回路をアイドル状態にする、前記ステップと、
を含む前記方法。
【請求項８】  前記第１のリセット信号と前記第２のリセット信号が同時に生成される、請求項７に記載の方法。
【請求項９】  前記第１のリセット信号が、ハイ・アクティブ信号であり、前記第２のリセット信号が、ロー・アクティブ信号である、請求項８に記載の方法。
【請求項１０】  前記マスタ・リセット信号が非同期信号である、請求項７に記載の方法。
【請求項１１】  前記非同期信号が、ロー・アクティブ・パルスである、請求項１０に記載の方法。
【請求項１２】  前記第２の所定期間が前記第１の所定期間よりも少なくとも１５％長い、請求項７に記載の方法。
【請求項１３】  前記第１のリセット信号と前記第２のリセット信号が共通の前縁を有し、前記前縁が前記マスタ・リセット信号の前縁と共通である、請求項７に記載の方法。
【請求項１４】  クロック生成信号を出力するように動作可能な位相ロック・ループと、
前記クロック生成信号に応答して複数のシステム・クロックを出力するように動作可能なクロック発生器と、
ディジタル信号回路と、
複数の入出力ピンであって、第１の入出力ピンが入力クロック信号を受け取るように適合され、第２の入出力ピンがマスタ・リセット信号を受け取るように適合された、複数の入出力ピンと、
前記第１および第２の入出力ピンと通信するカウンタ・ロジックと、
を備え、
前記カウンタ・ロジックは、前記マスタ・リセット信号が受信されるのに応答して第１のリセット信号を生成して、前記第１のリセット信号を第１の所定期間にわたって前記位相ロック・ループに供給するようにすることを可能にし、
前記第１のリセット信号は、前記位相ロック・ループが前記クロック生成信号を出力するのを禁止し、
前記カウンタ・ロジックは、前記マスタ・リセット信号が受信されるのに応答して第２のリセット信号を生成して、前記第２のリセット信号を、前記第１の所定期間よりも長い第２の所定期間にわたって前記ディジタル信号回路に供給するようにすることを可能にし、
前記第２のリセット信号は前記ディジタル信号回路をアイドル状態にする、集積回路。
【請求項１５】  前記第１のリセット信号と前記第２のリセット信号が同時に生成される、請求項１４に記載の集積回路。
【請求項１６】  前記第１のリセット信号が、ハイ・アクティブ信号であり、前記第２のリセット信号が、ロー・アクティブ信号である、請求項１５に記載の集積回路。
【請求項１７】  前記マスタ・リセット信号が非同期信号である、請求項１４に記載の集積回路。
【請求項１８】  前記非同期信号が、ロー・アクティブ・パルスである、請求項１７に記載の集積回路。
【請求項１９】  前記第２の所定期間が前記第１の所定期間よりも少なくとも１５％長い、請求項１４に記載の集積回路。
【請求項２０】  前記第１のリセット信号と前記第２のリセット信号が共通の前縁を有し、前記前縁が前記マスタ・リセット信号の前縁と共通である、請求項１４に記載の集積回路。
【請求項２１】  アナログ信号を処理するための第１の部分と、
ディジタル信号を処理するための第２の部分と、
前記第１と第２の両方の部分のリセット状態をアクティブにするため、および前記第１と第２の両方の部分のリセット状態を終了するためにリセット信号を集積回路に供給する入力ピンと、
を備え、
前記第１および第２の部分が、前記リセット信号に応答して、前記第２の部分の前記リセット状態を終了する前に前記第１の部分の前記リセット状態を終了する、集積回路。
【請求項２２】  前記第１の部分がアナログ位相ロック・ループを含み、前記アナログ位相ロック・ループは、前記第１の部分が前記リセット状態である間はディセーブルになり、前記第１の部分の前記リセット状態が終了した後でイネーブルになってクロック信号を生成し、
前記アナログ位相ロック・ループによる前記クロック信号の生成が開始された後で、前記第２の部分の前記リセット状態が終了し、
前記第２の部分のリセット状態が終了した後で、前記クロック信号に応答して前記第２の部分が前記ディジタル信号を処理する、請求項２１に記載の集積回路。
【請求項２３】  集積回路をリセットする方法であって、
単一の入力ピンを介して前記集積回路にリセット信号を供給するステップと、
前記リセット信号に応答して、前記集積回路のアナログ信号処理部分中のリセット状態をアクティブにするステップと、
前記リセット信号に応答して、前記集積回路のディジタル信号処理部分中のリセット状態をアクティブにするステップと、
前記リセット信号に応答して、前記アナログ信号処理部分の前記リセット状態を終了するステップと、
前記リセット信号に応答して、前記ディジタル信号処理部分の前記リセット状態を終了するステップと、
を含み、
前記ディジタル信号処理部分の前記リセット状態が終了する前に、前記アナログ信号処理部分の前記リセット状態が終了する、前記方法。
【請求項２４】  前記アナログ信号処理部分の前記リセット状態が、前記リセット信号に応答して、前記ディジタル信号処理部分の前記リセット状態がアクティブになるのとほぼ同時にアクティブになる、請求項２３に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
一形式として、本発明は、アナログ信号を処理するための第１の部分と、ディジタル信号を処理するための第２の部分を有する集積回路である。単一の入力ピンから、単一ピンリセット信号をその集積回路に供給することにより、第１と第２の両方の部分のリセット状態をアクティブにし、さらに、第１と第２の両方の部分のリセット状態を終了することを可能にする。