【手続補正書】
【提出日】平成19年5月17日(2007.5.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
抵抗性メモリセルを用いたメモリアレイを含む半導体記憶装置において、
前記メモリアレイは、複数のビット線と、複数のワード線と、前記ビット線と前記ワード線の交点に配置される正規メモリセルと、ダミーワード線と、前記ビット線と前記ダミーワード線の交点に接続されるリファレンスセルとを備え、
前記正規メモリセルでは、前記ビット線と抵抗素子の一端が接続され、前記抵抗素子のもう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートに前記ワード線が接続され、前記アクセストランジスタのソースにソース線が接続され、
前記リファレンスセルでは、前記ビット線と抵抗素子の一端が接続され、前記抵抗素子のもう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートに前記ダミーワード線が接続され、前記アクセストランジスタのソースにソース線が接続され、
前記リファレンスセルでは、高抵抗状態と低抵抗状態が書き込みによって発生されリファレンス電流を発生され、
さらに、通常動作と試験モードとを切り替える切り替えスイッチとを備え、前記リファレンスセルのソース線は、前記通常動作時においては前記抵抗性メモリセルのソース線側に接続され、前記試験モードにおいてはリファレンス電流源に接続されることを特徴とする半導体記憶装置。
【請求項２】
前記抵抗素子が磁気抵抗素子であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記抵抗素子がカルコゲナイド材料の相変化素子であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記メモリアレイは、前記ビット線と前記ワード線の交点の一つおきに前記抵抗性メモリセルが配置される交互セル配置であり、ビット線ペアの一方が選択された時には、前記ビット線ペアのもう一方に前記リファレンスセルが接続されることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリアレイは、前記ビット線と前記ワード線のすべての交点に配置されるセル配置であり、読み出しにおいて選択されるワード線・ビット線とリファレンスワード線・ビット線は異なるメモリアレイブロックであることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
抵抗性メモリセルを用いたメモリアレイを含む半導体記憶装置において、
前記メモリアレイは、複数のビット線と、複数のワード線と、前記ビット線と前記ワード線の交点に配置される複数の正規メモリセルと、前記ワード線とリファレンスビット線の交点に配置される複数のリファレンスセルとを備え、
前記正規メモリセルでは、前記ビット線と抵抗素子の一端が接続され、前記抵抗素子のもう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートにワード線が接続され、前記アクセストランジスタのソースにソース線が接続され、
前記リファレンスセルでは、前記リファレンスビット線と抵抗素子の一端が接続され、前記抵抗素子のもう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートにワード線が接続され、前記アクセストランジスタのソースにソース線が接続され、
さらに、前記複数のビット線にそれぞれ接続される複数のコラム選択回路と、これらのコラム選択回路に接続される２本のグローバルビット線と、前記２本のグローバルビット線に接続される読み出し回路と、通常動作と試験モードとを切り替える切り替えスイッチを備え、
２本の前記グローバルビット線の一方のグローバルビット線は正規メモリセルが選択されたビット線と接続され、２本の前記グローバルビット線のもう一方のグローバルビット線はリファレンスセルが選択された複数のレファレンスビット線に接続され、
前記リファレンスセルでは、高抵抗状態と低抵抗状態が書き込みによって発生されセル電流が生成され、これらの複数のセル電流の合成によりリファレンス電流が生成され、
前記切り替えスイッチは、前記通常動作時ではダミービット線とグローバルビット線を切り離し、前記試験モードにおいてはダミービット線とグローバルビット線を接続することを特徴とする半導体記憶装置。
【請求項７】
さらに、前記ダミービット線に接続される試験用のリファレンス電流源を備えることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記ダミービット線は、外部のレファレンス電流源に接続されることを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
行列状に配置され、各々が直列に接続されたアクセストランジスタと抵抗素子を含み前記抵抗素子の抵抗値の変化に応じたデータを記憶する複数の抵抗性メモリセル、
前記複数の抵抗性メモリセルは、行列状に配置された複数の正規メモリセルと、前記複数の正規メモリセルの行および列のいずれか一方を共有して配置され、前記複数の正規メモリセルからのデータ読出し時に読出しデータ判定の基準値を発生する複数のレファレンスメモリセルを含み、
前記複数の抵抗性メモリセルの列に対応して設けられる複数のビット線、
前記複数のビット線と前記抵抗性メモリセルを介して接続される複数のソース線、
前記複数のソース線のうち前記複数のリファレンスメモリセルに接続される第１のソース線と前記複数の正規メモリセルセルに接続される第２のソース線を電気的に切り離すスイッチ回路を備える半導体記憶装置。
【請求項１０】
試験モード時にリファレンス電流を印加するリファレンス電流印加部を備え、
前記スイッチ回路は、前記試験モード時に前記第１のソース線と前記第２のソース線を電気的に切り離し、前記第１のソースを前記リファレンス電流印加部に接続する請求項９記載の半導体記憶装置。
【請求項１１】
行列状に配置され、抵抗値の変換に応じたデータを記憶する複数の抵抗性メモリセル、
前記複数の抵抗性メモリセルは行列状に配置された複数の正規メモリセルと、前記複数の正規メモリセルの行および列のいずれか一方を共有して配置され、前記複数の正規メモリセルからのデータ読出し時に読出しデータ判定の基準値を発生するための複数のリファレンスメモリセルを含み、
第１の入力と第２の入力と有し、選択された正規メモリセルと選択されたリファレンスメモリセルとの通過電流差を検知増幅する第１のセンスアンプ、
試験モード時に前記リファレンスメモリセルの読出しデータ判定の基準値を印加するリファレンス印加部、
前記試験モード時に、前記センスアンプが前記選択された正規メモリセルの代わりに前記リファレンス印加部からの基準電流と選択されたリファレンスメモリセルとの通過電流差を検知増幅するよう切り換える切換スイッチとを備える半導体記憶装置。
【請求項１２】
第１の入力と第２の入力と有し、選択された正規メモリセルと選択されたリファレンスメモリセルとの通過電流差を検知増幅する第２のセンスアンプ、
通常読出し動作時に前記第１のセンスアンプと第２のセンスアンプのリファレンスメモリセルと接続される入力同士を電気的に接続するスイッチ回路を備え、
前記試験モード時には、前記スイッチ回路は前記入力同士を電気的に非接続とする請求項１１記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
上記目的を達成するため、本発明に係る半導体記憶装置の第１発明は、抵抗性メモリセルを用いたメモリアレイを含む半導体記憶装置において、前記メモリアレイは、複数のビット線と、複数のワード線と、前記ビット線と前記ワード線の交点に配置される正規メモリセルと、ダミーワード線と、前記ビット線と前記ダミーワード線の交点に接続されるリファレンスセルとを備え、前記正規メモリセルでは、前記ビット線と抵抗素子の一端が接続され、前記抵抗素子のもう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートに前記ワード線が接続され、前記アクセストランジスタのソースにソース線が接続され、前記リファレンスセルでは、前記ビット線と抵抗素子の一端が接続され、前記抵抗素子のもう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートに前記ダミーワード線が接続され、前記アクセストランジスタのソースにソース線が接続され、前記リファレンスセルでは、高抵抗状態と低抵抗状態が書き込みによって発生されリファレンス電流を発生され、さらに、通常動作と試験モードとを切り替える切り替えスイッチとを備え、前記リファレンスセルのソース線は、前記通常動作時においては前記抵抗性メモリセルのソース線側に接続され、前記試験モードにおいてはリファレンス電流源に接続されることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
第２、３発明は、前記前記抵抗素子が磁気抵抗素子またはカルコゲナイド材料の相変化素子であることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
第４発明は、前記メモリアレイは、前記ビット線と前記ワード線の交点の一つおきに前記抵抗性メモリセルが配置される交互セル配置であり、ビット線ペアの一方が選択された時には、前記ビット線ペアのもう一方に前記リファレンスセルが接続されることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
第６発明は、抵抗性メモリセルを用いたメモリアレイを含む半導体記憶装置において、前記メモリアレイは、複数のビット線と、複数のワード線と、前記ビット線と前記ワード線の交点に配置される複数の正規メモリセルと、前記ワード線とリファレンスビット線の交点に配置される複数のリファレンスセルとを備え、前記正規メモリセルでは、前記ビット線と抵抗素子の一端が接続され、前記抵抗素子のもう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートにワード線が接続され、前記アクセストランジスタのソースにソース線が接続され、前記リファレンスセルでは、前記リファレンスビット線と抵抗素子の一端が接続され、前記抵抗素子のもう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートにワード線が接続され、前記アクセストランジスタのソースにソース線が接続され、さらに、前記複数のビット線にそれぞれ接続される複数のコラム選択回路と、これらのコラム選択回路に接続される２本のグローバルビット線と、前記２本のグローバルビット線に接続される読み出し回路と、通常動作と試験モードとを切り替える切り替えスイッチを備え、２本の前記グローバルビット線の一方のグローバルビット線は正規メモリセルが選択されたビット線と接続され、２本の前記グローバルビット線のもう一方のグローバルビット線はリファレンスセルが選択された複数のレファレンスビット線に接続され、前記リファレンスセルでは、高抵抗状態と低抵抗状態が書き込みによって発生されセル電流が生成され、これらの複数のセル電流の合成によりリファレンス電流が生成され、前記切り替えスイッチは、前記通常動作時ではダミービット線とグローバルビット線を切り離し、前記試験モードにおいてはダミービット線とグローバルビット線を接続することを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
第７、８発明は、さらに、ダミービット線が試験用のリファレンス電流源を備え、または、外部のレファレンス電流源に接続されることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
実施の形態２．
実施の形態２を図６に示す。実施の形態１においては１つのブロックで２本のＷＬを用いて隣接するＢＬペアからデータとリファレンス電流を取り出した。本実施形態では、異なる２つのブロックからデータＢＬとリファレンスＢＬを選択し、読み出し回路へ入力していることが第１の実施形態とは異なる点である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
第１の実施形態と同様にして正規のソース線とリファレンスソース線をスイッチ回路で分離し、試験モード時にはリファレンスソース線に抵抗を付加することができる。書き込みを行ったセルの電流を利用したリファレンス電流発生方式を持つ抵抗性メモリにおいて、リファレンスセルヘの書き込み前の試験において、書き込みをせずにリファレンス電流を発生させることができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
実施の形態４．
実施の形態４を図１１に示す。本実施形態は、ノーマルワード線の端にリファレンスビット線を配置し、コラム方向にリファレンスセルを配置したダミーコラム配置である。図１２に示すように通常動作（Ｔｅｓｔ＝Ｌ）では、ワード線（ＷＬ０）とコラム選択線（ＣＳＬ０）を活性化することで、読み出すセルを選択しそれぞれのセンスアンプの一方の入力にビット線電流を入力する。リファレンス側にはリファレンスビット線（ＲＢＬ）と各ワード線の端に接続されたリファレンスセルの電流が入力される。ＲＢＬ０はＲＤＢ２にＲＢＬ１はＲＤＢ３に接続される。