【手続補正書】
【提出日】平成19年10月18日(2007.10.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置及びその製造方法並びに抵抗器及び半導体素子
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  少なくとも表面が絶縁性の基板と、
前記基板の前記表面上に設けられ、第１導電型の第１半導体層、前記第１導電型で前記第１半導体層よりも不純物濃度が低い第２半導体層、前記第１導電型とは反対の第２導電型の第３半導体層、前記第２導電型で前記第３半導体層よりも不純物濃度が低い第４半導体層とを有する半導体膜と、
前記基板から遠い側の前記半導体膜の表面において前記基板の前記表面から離隔して形成される絶縁性の分離体と
を備え、
前記第２半導体層と前記第４半導体層とは前記半導体膜の厚み方向に亘ってｐｎ接合を形成し、
前記基板の前記表面に沿って、前記分離体と前記半導体膜との境界から前記分離体へと向かう方向を正とし、前記境界を基準とした前記ｐｎ接合の位置の最大値が２μｍ以下である半導体装置。
【請求項２】  前記ｐｎ接合は、前記分離体から離れて位置する部分を有する、請求項１記載の半導体装置。
【請求項３】  前記分離体から離れて位置する部分の前記ｐｎ接合が、半導体素子を形成する、請求項２記載の半導体装置。
【請求項４】  前記第１半導体層、前記第２半導体層、前記第４半導体層、前記第３半導体層がこの順に隣接し、
前記第１半導体層及び前記第３半導体層は、前記ｐｎ接合に対するコンタクトとして機能する、請求項３記載の半導体装置。
【請求項５】  前記第１半導体層、前記第４半導体層、前記第２半導体層、前記第３半導体層がこの順に隣接し、前記第１半導体層及び前記第２半導体層は、それぞれ異なる導電型のＭＯＳトランジスタのソース／ドレイン層として機能する、請求項２記載の半導体装置。
【請求項６】  前記分離体から離れて位置する部分の前記ｐｎ接合に接する面が絶縁性であるカバー
を更に備える、請求項２又は請求項５記載の半導体装置。
【請求項７】  前記第２半導体層は前記第４半導体層中に設けられ、
一対の前記第１半導体層が前記第２半導体層中に設けられ、
前記一対の前記第１半導体層が前記第２半導体層に対するコンタクトとして機能する、請求項２記載の半導体装置。
【請求項８】  少なくとも表面が絶縁性の基板と、
前記基板の前記表面上に設けられた第１導電型の第１半導体層と、
前記基板から遠い側の前記第１半導体層の表面において前記基板の前記表面から離隔して形成される絶縁性の分離体と、
前記第１半導体層の前記表面から前記基板の表面に至って延在しつつ前記分離体とは離隔するｐｎ接合を前記第１半導体層と共に形成し、前記第１半導体層中に形成される、前記第１導電型とは反対の第２導電型の第２半導体層と
を備える抵抗器。
【請求項９】  前記第２半導体層中に形成され、前記第２導電型で前記第２半導体層よりも不純物濃度が高い一対の第３半導体層
を更に備える請求項８記載の抵抗器。
【請求項１０】  前記ｐｎ接合を覆うゲート電極を更に備える、請求項９記載の抵抗器。
【請求項１１】  前記分離体から離れて位置する部分の前記ｐｎ接合に接する面が絶縁性であるカバーを更に備える、請求項９記載の抵抗器。
【請求項１２】  （ａ）絶縁体上に第１導電型の第１半導体層及び前記第１導電型とは反対の第２導電型の第２半導体層によって形成され、前記第１半導体層及び前記第２半導体層の表面から前記絶縁体に至って延設されるｐｎ接合を設け、絶縁性の分離体を前記絶縁体から遠い側の前記第１半導体層及び前記第２半導体層の前記表面において、前記ｐｎ接合及び前記絶縁体から離隔して設ける工程と、
（ｂ）前記第１半導体層中に、前記第２半導体層よりも不純物濃度の高い第２導電型の第３半導体層を第１のソース／ドレイン層として一対形成する工程と、
（ｃ）前記第２半導体層中に、前記第１半導体層よりも不純物濃度の高い第１導電型の第４半導体層を第２のソース／ドレイン層として一対形成する工程と、
（ｄ）前記ｐｎ接合並びに一対の前記第１のソース／ドレイン層及び前記第２のソース／ドレイン層上に絶縁膜を形成する工程と
を備える、半導体装置の製造方法。
【請求項１３】  前記第１のソース／ドレイン及び前記第２のソース／ドレインをそれぞれ有する異なる導電型のＭＯＳトランジスタのゲート絶縁膜を形成する工程において前記絶縁膜が形成される、請求項１２記載の半導体装置の製造方法。
【請求項１４】  前記第１のソース／ドレイン及び前記第２のソース／ドレインをそれぞれ有する異なる導電型のＭＯＳトランジスタのゲート電極のサイドウォールを形成する工程において前記絶縁膜が形成される、請求項１２記載の半導体装置の製造方法。
【請求項１５】  少なくとも表面が絶縁性の基板と、
前記基板の前記表面上に設けられ、その厚み方向に亘ってｐｎ接合が少なくとも一つ形成される半導体膜と、
前記半導体膜上に選択的に形成され、前記半導体膜と金属との化合物である金属化合物層と
を備え、
前記基板の前記表面に沿って、前記金属化合物層と前記半導体膜との境界から前記半導体膜へと向かう方向を正とし、前記境界を基準とし、少なくとも電圧が印加されるように配置された前記ｐｎ接合の全ての位置の最大値が２μｍ以下である半導体装置。
【請求項１６】  前記ｐｎ接合上に設けられ、前記半導体膜の金属との化合を阻むマスクを更に備える、請求項１５記載の半導体装置。
【請求項１７】  前記マスクは、前記半導体膜において形成されるＭＯＳトランジスタのゲートと厚み方向に同一構成を有する、請求項１６記載の半導体装置。
【請求項１８】  （ａ）絶縁体上に互いに導電型の異なる第１半導体層及び第２半導体層によって形成され、前記第１半導体層及び前記第２半導体層の表面から前記絶縁体に至って延設されるｐｎ接合を設け、前記ｐｎ接合を開口する開口部を有する絶縁性の分離体を前記絶縁体から遠い側の前記１半導体層及び前記第２半導体層の表面において前記絶縁体から離隔して設ける工程と、
（ｂ）ゲートを有する半導体素子を前記第１半導体層に形成する工程と、
（ｃ）前記開口部において前記ｐｎ接合を覆い、前記第１半導体層及び第２半導体層の少なくともいずれか一方を前記開口部において露出させるマスクを形成する工程と、
（ｄ）露出した前記第１半導体層及び前記第２半導体層の前記表面を、金属と化合させる工程と
を備える、半導体装置の製造方法。
【請求項１９】  前記工程（ｂ）、（ｃ）は同一のプロセスで実行される、請求項１８記載の半導体装置の製造方法。
【請求項２０】  基板と絶縁体と半導体層がこの順に形成され、
前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、
前記半導体層上に形成され、前記半導体層と金属との化合物である金属化合物層とを備え、
前記半導体層表面に沿って、前記金属化合物層と前記半導体層との境界から前記ｐｎ接合の位置の最大値が２μｍ以下である半導体素子。
【請求項２１】  前記ｐｎ接合は前記金属化合物層端部と前記半導体層との境界から前記半導体層へ向かう位置の最大値が２μｍ以下であることを特徴とする請求項２０記載の半導体素子。
【請求項２２】  前記ｐｎ接合は電圧が印加されていることを特徴とする請求項２１記載の半導体素子。
【請求項２３】  基板と絶縁体と半導体層がこの順に形成され、
前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、
前記半導体層上に形成され、前記半導体層と金属との化合物である金属化合物層とを備え、
前記半導体層表面に沿って、前記金属化合物層と前記半導体層との境界から前記ｐｎ接合の位置の最大値が２μｍ以下である抵抗器。
【請求項２４】  前記ｐｎ接合は前記金属化合物層端部と前記半導体層との境界から前記半導体層へ向かう位置の最大値が２μｍ以下であることを特徴とする請求項２３記載の抵抗器。
【請求項２５】  前記ｐｎ接合は電圧が印加されていることを特徴とする請求項２４記載の抵抗器。
【請求項２６】  基板と絶縁体と半導体層がこの順に形成され、
前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、
前記半導体層に形成され、その下に前記半導体層を有する部分分離体とを備え、
前記半導体層表面に沿って、前記部分分離体と前記半導体層との境界から前記ｐｎ接合の位置の最大値が２μｍ以下である半導体素子。
【請求項２７】  前記ｐｎ接合は前記部分分離体端部と前記半導体層との境界から前記部分分離体へ向かう位置の最大値が２μｍ以下であることを特徴とする請求項２６記載の半導体素子。
【請求項２８】  前記ｐｎ接合は電圧が印加されていることを特徴とする請求項２７記載の半導体素子。
【請求項２９】  基板と絶縁体と半導体層がこの順に形成され、
前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、
前記半導体層に形成され、その下に前記半導体層を有する部分分離体とを備え、
前記半導体層表面に沿って、前記部分分離体と前記半導体層との境界から前記ｐｎ接合の位置の最大値が２μｍ以下である抵抗器。
【請求項３０】  前記ｐｎ接合は前記部分分離体端部と前記半導体層との境界から前記部分分離体へ向かう位置の最大値が２μｍ以下であることを特徴とする請求項２９記載の抵抗器。
【請求項３１】  前記ｐｎ接合は電圧が印加されていることを特徴とする請求項３０記載の抵抗器。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
この発明のうち請求項１５にかかるものは半導体装置であって、少なくとも表面が絶縁性の基板と、前記基板の前記表面上に設けられ、その厚み方向に亘ってｐｎ接合が少なくとも一つ形成される半導体膜と、前記半導体膜上に選択的に形成され、前記半導体膜と金属との化合物である金属化合物層とを備える。そして、前記基板の前記表面に沿って、前記金属化合物層と前記半導体膜との境界から前記半導体膜へと向かう方向を正とし、前記境界を基準とし、少なくとも電圧が印加されるように配置された前記ｐｎ接合の全ての位置の最大値が２μｍ以下である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
この発明のうち請求項１９にかかるものは、請求項１８記載の半導体装置の製造方法であって、前記工程（ｂ）、（ｃ）は同一のプロセスで実行される。
この発明のうち請求項２０にかかるものは、半導体素子であって、基板と絶縁体と半導体層がこの順に形成され、前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、前記半導体層上に形成され、前記半導体層と金属との化合物である金属化合物層とを備える。そして、前記半導体層表面に沿って、前記金属化合物層と前記半導体層との境界から前記ｐｎ接合の位置の最大値が２μｍ以下である。
この発明のうち請求項２１にかかるものは、請求項２０記載の半導体素子であって、前記ｐｎ接合は前記金属化合物層端部と前記半導体層との境界から前記半導体層へ向かう位置の最大値が２μｍ以下であることを特徴とする。
この発明のうち請求項２２にかかるものは、請求項２１記載の半導体素子であって、前記ｐｎ接合は電圧が印加されていることを特徴とする。
この発明のうち請求項２３にかかるものは、抵抗器であって、基板と絶縁体と半導体層がこの順に形成され、前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、前記半導体層上に形成され、前記半導体層と金属との化合物である金属化合物層とを備える。そして、前記半導体層表面に沿って、前記金属化合物層と前記半導体層との境界から前記ｐｎ接合の位置の最大値が２μｍ以下である。
この発明のうち請求項２４にかかるものは、請求項２３記載の抵抗器であって、前記ｐｎ接合は前記金属化合物層端部と前記半導体層との境界から前記半導体層へ向かう位置の最大値が２μｍ以下であることを特徴とする。
この発明のうち請求項２５にかかるものは、請求項２４記載の抵抗器であって、前記ｐｎ接合は電圧が印加されていることを特徴とする。
この発明のうち請求項２６にかかるものは、半導体素子であって、基板と絶縁体と半導体層がこの順に形成され、前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、前記半導体層に形成され、その下に前記半導体層を有する部分分離体とを備え、前記半導体層表面に沿って、前記部分分離体と前記半導体層との境界から前記ｐｎ接合の位置の最大値が２μｍ以下である。
この発明のうち請求項２７にかかるものは、請求項２６記載の半導体素子であって、前記ｐｎ接合は前記部分分離体端部と前記半導体層との境界から前記部分分離体へ向かう位置の最大値が２μｍ以下であることを特徴とする。
この発明のうち請求項２８にかかるものは、請求項２７記載の半導体素子であって、前記ｐｎ接合は電圧が印加されていることを特徴とする。
この発明のうち請求項２９にかかるものは、抵抗器であって、基板と絶縁体と半導体層がこの順に形成され、前記半導体層に設けられ、その厚み方向に亘って形成されるｐｎ接合と、前記半導体層に形成され、その下に前記半導体層を有する部分分離体とを備える。そして前記半導体層表面に沿って、前記部分分離体と前記半導体層との境界から前記ｐｎ接合の位置の最大値が２μｍ以下である。
この発明のうち請求項３０にかかるものは、請求項２９記載の抵抗器であって、前記ｐｎ接合は前記部分分離体端部と前記半導体層との境界から前記部分分離体へ向かう位置の最大値が２μｍ以下であることを特徴とする。
この発明のうち請求項３１にかかるものは、請求項３０記載の抵抗器であって、前記ｐｎ接合は電圧が印加されていることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
【発明の効果】
この発明のうち請求項１又は請求項２にかかる半導体装置、請求項２６乃至請求項２８にかかる半導体素子、請求項２９乃至請求項３１にかかる抵抗器によれば、分離体と半導体膜との境界から２μｍ以下であるか、又は分離体が形成されていない位置では欠陥密度が非常に低い。従ってかかる位置で形成されたｐｎ接合におけるリーク電流を非常に小さくすることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正の内容】
【０１３９】
この発明のうち請求項１５にかかる半導体装置、請求項２０乃至請求項２２にかかる半導体素子、請求項２３乃至請求項２５にかかる抵抗器によれば、金属化合物と半導体膜との境界から２μｍ以下の位置では欠陥密度が非常に低い。従ってかかる位置で形成されたｐｎ接合におけるリーク電流を非常に小さくすることができる。