【手続補正書】
【提出日】平成19年11月29日(2007.11.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の直列接続されたＮＡＮＤストリングに配置されたメモリセルを含むメモリアレイを備える集積回路であって、前記メモリセルは、変更可能なコンダクタンススイッチデバイスを含み、前記ＮＡＮＤストリングは、その第１の端部において同様の種類のそれぞれの複数の直列選択デバイスを含み、
ＮＡＮＤストリングの対は、少なくとも１つの制御信号の第１のグループが、その対の各ストリングのそれぞれの第２の端部をそれぞれのグローバルアレイ線に結合し、制御信号の第２のグループが、その対の各ストリングのそれぞれの第１の端部を共有されたバイアスノードに結合するように配置され、
プログラミング動作中に、共有されたバイアスノードが、接地と、被選択ＮＡＮＤストリングとワード線を共有する非選択ＮＡＮＤストリングに伝達されるビット線抑制電圧との間の電圧に駆動される、集積回路。
【請求項２】
メモリアレイは、基板の上に形成されたメモリセルの少なくとも２つのプレーンを有する３次元のメモリアレイを含む、請求項１に記載の集積回路。
【請求項３】
変更可能なコンダクタンススイッチデバイスは、薄膜トランジスタ（ＴＦＴ）デバイスを含む、請求項１または２に記載の集積回路。
【請求項４】
変更可能なコンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項１から３のいずれかに記載の集積回路。
【請求項５】
被選択ＮＡＮＤストリングのための第１の複数の直列選択デバイスのうちの少なくとも２つのそれぞれのデバイスに対応するそれぞれの選択信号は、少なくとも１つのメモリ動作中に異なるレベルに駆動される、請求項１から４のいずれかに記載の集積回路。
【請求項６】
各々のＮＡＮＤストリングは、その第２の端部に同様の種類の第２の複数の直列選択デバイスを含む、請求項５に記載の集積回路。
【請求項７】
電荷蓄積誘電体を有する直列選択デバイスを含み、その直列選択デバイスが、作製時よりも高いしきい値電圧にバイアスをかけるプログラミングを周期的に行なうことによって維持される、請求項５に記載の集積回路。
【請求項８】
各々のＮＡＮＤストリングが、第１の端部と反対側の第２の端部において少なくとも１つの直列選択デバイスを含み、
各ＮＡＮＤストリングを形成する直列選択デバイスおよびメモリセルデバイスが構造的に実質的に同一である、請求項１から７のいずれかに記載の集積回路。
【請求項９】
プログラミング動作中に、第１の複数の直列選択デバイスのうちの１つに対応するそれぞれの選択信号が接地に駆動され、第１の複数の直列選択デバイスのうちのもう１つに対応するそれぞれの選択信号が、接地と、被選択ワード線上で伝達されるプログラミング電圧との間の電圧に駆動される、請求項１、５または８のいずれかに記載の集積回路。
【請求項１０】
前記メモリアレイは複数のブロックにおいて配置され、第１のメモリブロックは、
第１のバイアスノードと、
第１のブロックを第１の方向に横断する複数のグローバルビット線と、
第１のブロックを、第１の方向とは異なる第２の方向に横断する複数のワード線と、
複数のワード線に対して概して平行であり、その一方側に配置される第１のブロックを横断する１つ以上の選択線の第１のグループと、
複数のワード線に対して概して平行であり、そのもう一方側に配置される第１のブロックを横断する２つ以上の選択線の第２のグループと、
複数の直列接続されたＮＡＮＤストリングとを含み、その各々は、その第１の端部において、第１のグループの１つ以上の選択線のそれぞれに各々が応答する同様の種類の１つ以上の直列選択デバイスの第１のグループを含み、複数のワード線のそれぞれに各々が応答する複数のメモリセルデバイスをさらに含み、その第２の端部において、第２のグループの２つ以上の選択線のそれぞれに各々が応答する同様の種類の２つ以上のブロック選択デバイスの第２のグループをさらに含む、請求項１に記載の集積回路。
【請求項１１】
各ＮＡＮＤストリングの第１の端部はそれぞれ、複数のグローバルビット線のそれぞれに結合され、
各ＮＡＮＤストリングの第２の端部は、第１のバイアスノードにそれぞれ結合される、請求項１０に記載の集積回路。
【請求項１２】
２つ以上のグローバルビット線層上に配置されるグローバルビット線を含む、請求項１１に記載の集積回路。
【請求項１３】
隣接するＮＡＮＤストリングの対の各々にそれぞれ関連付けられるグローバルビット線が、集積回路の異なる層上に配置される、請求項１２に記載の集積回路。
【請求項１４】
第１のメモリブロックの各ＮＡＮＤストリングは、別のメモリプレーン上に配置される別のメモリブロックの対応するＮＡＮＤストリングによって共有されるビアによってその関連するグローバルビット線に接触する、請求項１０に記載の集積回路。
【請求項１５】
メモリセルデバイスは電荷蓄積誘電体を有するトランジスタを含む、請求項１０から１４のいずれかに記載の集積回路。
【請求項１６】
所与のＮＡＮＤストリングのブロック選択デバイスの第１および第２のグループは、所与のＮＡＮＤストリングのメモリセルトランジスタと構造的に同一である、請求項１０から１５のいずれかに記載の集積回路。
【請求項１７】
前記集積回路の設計、テストまたは作製の際に用いるのに好適なコンピュータ読取可能な記述形式で実現される、請求項１から１６のいずれかに記載の集積回路。
【請求項１８】
メモリアレイにおけるメモリセルをプログラミングするための方法であって、前記メモリアレイはメモリセルの少なくとも１つのプレーンを有し、前記メモリセルは、複数の直列接続されたＮＡＮＤストリングに配置された変更可能なコンダクタンススイッチデバイスを含み、前記方法は、
アレイのブロック、被選択ブロック内のＮＡＮＤストリング、および被選択ＮＡＮＤストリング内のメモリセルを選択するステップと、
被選択ＮＡＮＤストリングの第１の端部におけるあるグループの同様の種類の１つ以上の直列選択デバイスの各々をオンにすることにより、被選択ＮＡＮＤストリングの第１の端部を被選択グローバルビット線に結合するステップと、
被選択ＮＡＮＤストリングの第２の端部における同様の種類の複数の直列選択デバイスのうちの少なくとも１つをオフにすることにより、第１の共有されたバイアスノードから被選択ＮＡＮＤストリングの第２の端部を分離するステップと、
被選択メモリセルをプログラミングするためにビット線プログラミング電圧を被選択グローバルビット線に印加するか、または被選択メモリセルのプログラミングを抑制するためにビット線抑制電圧を印加するステップと、
被選択グローバルビット線に印加された電圧に従って被選択メモリセルを条件付きでプログラミングするために、被選択ワード線をワード線プログラミング電圧にパルスにするステップと含む、方法。
【請求項１９】
被選択ブロックにおける非選択ＮＡＮＤストリングの第１の端部を非選択グローバルビット線に結合するステップをさらに含み、前記第２のＮＡＮＤストリングは、被選択ＮＡＮＤストリングと共通のワード線を有し、さらに、
非選択ＮＡＮＤストリングの第２の端部における同様の種類の複数の直列選択デバイスのうちの少なくとも１つをオフにすることにより、第１の共有されたバイアスノードから非選択ＮＡＮＤストリングの第２の端部を分離するステップと、
非選択ＮＡＮＤストリングにおけるメモリセルのプログラミングを抑制するために、バイアス抑制電圧を第１の共有されたバイアスノードに印加するステップと、
非選択ＮＡＮＤストリングにおけるメモリセルのプログラミングを抑制するために、ビット線抑制電圧を非選択グローバルビット線に印加するステップとを含む、請求項１８に記載の方法。
【請求項２０】
バイアス抑制電圧が、ビット線抑制電圧と実質的に同じである、請求項１９に記載の方法。
【請求項２１】
変更可能なコンダクタンススイッチデバイスは、電荷蓄積誘電体を有するトランジスタを含む、請求項１８に記載の方法。
【請求項２２】
バイアス抑制電圧が接地とビット線抑制電圧との間にある、請求項１９に記載の方法。
【請求項２３】
メモリアレイは、基板の上に形成されたメモリセルの少なくとも２つのプレーンを有する３次元のメモリアレイを含み、
変更可能なコンダクタンススイッチデバイスは、薄膜トランジスタ（ＴＦＴ）デバイスを含む、請求項９に記載の集積回路。