(57)【要約】  シリコン基板と、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極両側の基板に形成されたソース・ドレイン領域を有する電界効果トランジスタとを備えた半導体装置であって、前記ゲート電極は、少なくともこのゲート電極の下面を含む部分に、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を有し、前記トランジスタは、ゲート絶縁膜とゲート電極との間に、金属酸化物成分を含む密着層を有する半導体装置。
2007142010.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極両側の基板に形成されたソース・ドレイン領域を有する電界効果トランジスタとを備えた半導体装置であって、
前記ゲート電極は、少なくとも該ゲート電極の下面を含む部分に、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を有し、
前記トランジスタは、前記ゲート絶縁膜と前記ゲート電極との間に、金属酸化物成分を含む密着層を有する半導体装置。
【請求項２】
前記ゲート絶縁膜は、少なくとも該ゲート絶縁膜の上面を含む部分に、シリコン酸化膜またはシリコン酸窒化膜を有し、
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層は、不純物元素を含有する請求項１に記載の半導体装置。
【請求項３】
シリコン基板と、
前記シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ゲート電極両側の基板に形成されたソース・ドレイン領域を有するＰチャネル型電界効果トランジスタと、
前記シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ゲート電極両側の基板に形成されたソース・ドレイン領域を有するＮチャネル型電界効果トランジスタを備えた半導体装置であって、
前記Ｐチャネル型電界効果トランジスタは、
第１ゲート絶縁膜が、少なくとも該ゲート絶縁膜の上面を含む部分に、シリコン酸化膜またはシリコン酸窒化膜を有し、
第１ゲート電極が、少なくとも該ゲート電極の下面を含む部分に、第１導電型不純物元素を含有し且つＮｉ３Ｓｉ結晶相を含むシリサイド層を有し、
第１ゲート絶縁膜と第１ゲート電極との間に、金属酸化物成分を含む密着層を有し、
前記Ｎチャネル型電界効果トランジスタは、
第２ゲート絶縁膜が、少なくとも該ゲート絶縁膜の上面を含む部分に、シリコン酸化膜またはシリコン酸窒化膜を有し、
第２ゲート電極が、少なくとも該ゲート電極の下面を含む部分に、第２導電型不純物元素を含有し且つＮｉ３Ｓｉ結晶相を含むシリサイド層を有し、
第２ゲート絶縁膜と第２ゲート電極との間に、金属酸化物成分を含む密着層を有する半導体装置。
【請求項４】
前記密着層の酸化物成分は、Ｈｆ、Ｔａ、Ｚｒ、Ｌａ、Ｔｉ、Ｙ、Ａｌからなる群から選ばれる金属の酸化物である請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記密着層として、分子層換算で０．０１〜０．１ＭＬ（モノレイヤー）の金属酸化物が形成されている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層上に、該シリサイド層より抵抗の低い低抵抗層を有する請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記低抵抗層は、ニッケルモノシリサイド結晶相を含むシリサイド層である請求項６に記載の半導体装置。
【請求項８】
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層は、組成式ＮｉｘＳｉ１−ｘ（０．６＜ｘ＜０．９）で表されるシリサイドで形成されている請求項１から７のいずれかに記載の半導体装置。
【請求項９】
請求項１に記載の半導体装置の製造方法であって、
シリコン基板上に、シリコン酸化膜またはシリコン酸窒化膜を最表面側に有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に密着層を形成する工程と、
前記密着層が形成されたゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上にキャップ膜を形成する工程と、
前記キャップ膜を上面に有する多結晶シリコンのゲートパターンを形成する工程と、
前記ゲートパターンの両側の基板にソース・ドレイン領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面側部分および前記キャップ膜を除去して前記ゲートパターンを構成する多結晶シリコンを露出させる工程と、
全面にニッケル膜を形成する工程と、
熱処理によって前記ニッケル膜下の多結晶シリコンをシリサイド化して、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を形成する工程を有する半導体装置の製造方法。
【請求項１０】
前記多結晶シリコン膜中へ不純物元素を添加する工程を有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層を形成した後、全面にシリコン膜を形成する工程と、
熱処理によって、前記シリサイド層から前記シリコン膜中へニッケルを拡散させて、ニッケルモノシリサイド結晶相を含む低抵抗シリサイド層を形成する工程を有する請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
請求項３に記載の半導体装置の製造方法であって、
ｐ型活性領域とｎ型活性領域を有する半導体装置を用意する工程と、
シリコン基板上に、シリコン酸化膜またはシリコン酸窒化膜を最表面側に有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に密着層を形成する工程と、
前記密着層が形成されたゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
一方の活性領域上の多結晶シリコン膜をマスクし、他方の活性領域上の多結晶シリコン膜に第１導電型の不純物元素を添加する工程と、
後者の活性領域上の多結晶シリコン膜をマスクし、前者の活性領域上の多結晶シリコン膜に第２導電型の不純物元素を添加する工程と、
前記多結晶シリコン膜上にキャップ膜を形成する工程と、
前記キャップ膜を上面に有する多結晶シリコンのゲートパターンを形成する工程と、
一方の活性領域をマスクし、他方の活性領域上のゲートパターン両側の基板にソース・ドレイン領域を形成する工程と、
後者の活性領域をマスクし、前者の活性領域上のゲートパターン両側の基板にソース・ドレイン領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面側部分および前記キャップ膜を除去して前記ゲートパターンを構成する多結晶シリコンを露出させる工程と、
全面にニッケル膜を形成する工程と、
熱処理によって前記ニッケル膜下の多結晶シリコンをシリサイド化して、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を形成する工程を有する半導体装置の製造方法。
【請求項１３】
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層を形成した後、全面にシリコン膜を形成する工程と、
熱処理によって、前記シリサイド層から前記シリコン膜中へニッケルを拡散させて、ニッケルモノシリサイド結晶相を含む低抵抗シリサイド層を形成する工程を有する請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、特に、メタルシリサイドで形成されたゲート電極を有するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に関する技術である。
【背景技術】
【０００２】
近年、トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発において、ゲート電極の空乏化による駆動電流の劣化が問題となっている。そのため、駆動能力の向上を目的として、従来の多結晶シリコンに代えて金属系材料を用いる技術、いわゆるメタルゲート技術が検討されている。【０００３】
一方、トランジスタの微細化に伴い、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そのため、消費電力の低減を目的として、ゲート絶縁膜に高誘電率材料（Ｈｉｇｈ−ｋ材料）を用いて物理膜厚を厚くすることでゲートリーク電流を低減することが検討されている。【０００４】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、（１）メタルゲート電極を形成する際にゲート絶縁膜の劣化を引き起こさないこと、（２）Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能であることが必要である。【０００５】
これらを実現する手段として、Ｎ型ＭＯＳＦＥＴのゲート電極およびＰ型ＭＯＳＦＥＴのゲート電極にそれぞれ最適な仕事関数を持った金属あるいは合金を用い、作り分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。【０００６】
例えば、非特許文献１（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００２，ｐ．３５９）には、ＳｉＯ２上に形成したＴａ電極とＲｕ電極の仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数変調が可能であると述べられている。【０００７】
しかしながら、デュアルメタルゲート技術は、異なる仕事関数を持った異種の金属あるいは合金からなるメタル層を基板上に作り分ける必要があるため、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのいずれか一方のゲート絶縁膜上に堆積されたメタル層をエッチング除去するプロセスが行われ、そのエッチング除去の際にゲート絶縁膜の品質が低下し、結果、素子の性能や信頼性が損なわれるといった問題がある。【０００８】
一方、非特許文献２（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００４，ｐ．９１）及び特許文献１（国際公開第２００６／００１２７１号パンフレット）には、多結晶シリコンからなるゲートパターンをニッケル（Ｎｉ）で完全にシリサイド化して得られるＮｉフルシリサイドゲート電極に関する技術が記載されている。この技術では、ＣＭＯＳのソース・ドレイン拡散領域の不純物活性化のための高温熱処理を行った後に、多結晶シリコンからなるゲートパターンをサリサイドプロセスによってシリサイド化をすることができる。このため、従来のＣＭＯＳプロセスと整合性が高い。また、デュアルメタルゲート技術のようにゲート絶縁膜上に堆積した膜をエッチング除去する工程を行わなくても、互いに異なる仕事関数をもつシリサイドからなるゲート電極を作り分けることができる。このため、ゲート絶縁膜へのダメージを防止できる。【０００９】
具体的には、ゲート絶縁膜としてＨｆＳｉＯＮ高誘電率膜を有し、ゲート電極としてＮｉフルシリサイド電極を有するＭＯＳＦＥＴの作製において、結晶相の形成を利用してニッケルシリサイドの組成を制御することにより、広範囲な実効仕事関数の制御が可能であることが記載されている。特に、Ｎｉ３Ｓｉ相、ＮｉＳｉ相およびＮｉＳｉ２相の形成を利用して±０．３ＶのＶｔｈを実現できることが記載されている。【００１０】
上記の他、しきい値を制御する技術として、ゲート電極に、不純物を含むシリサイドを用いる技術が提案されている。【００１１】
特許文献２（米国特許出願公開２００５／００７００６２号明細書）には、Ｐ型ＭＯＳＦＥＴのゲート電極用としてｐ型不純物が添加された金属シリサイドが用いられ、Ｎ型ＭＯＳＦＥＴのゲート電極用としてｎ型不純物が添加された金属シリサイドが用いられた半導体装置が開示されている。【００１２】
特許文献３（特開２００５−１２９５５１号公報）には、Ｐ型ＭＯＳＦＥＴにおいては、酸化シリコンからなるゲート絶縁膜、Ｎｉ組成（Ｎｉ／（Ｎｉ＋Ｓｉ））が４０〜７０原子％でｐ型不純物を含むゲート電極を用い、Ｎ型ＭＯＳＦＥＴにおいては、酸化シリコンからなるゲート絶縁膜、Ｎｉ組成が３０〜６０原子％でｎ型不純物を含むゲート電極を用いて、それぞれ所望の仕事関数が得られることが記載されている。【００１３】
ゲート電極全体がニッケルシリサイドで形成されているＮｉフルシリサイドゲート電極を使用する技術においては、ゲート材料として、通常、抵抗の低いニッケルモノシリサイド（ＮｉＳｉ）が用いられる。しかしながら、微細なゲート電極と比較的大きなゲート電極を同時に形成する場合、シリサイド化が不均一に進行し、ゲートサイズに応じて異なる組成の結晶相が形成される問題が生じる。これは、ゲートパターンを構成する多結晶シリコン層上に形成されたニッケル膜からその多結晶シリコン層へのニッケルの拡散量、特に横方向（基板平面方向）からの拡散量が、ゲートサイズに応じて異なるためと考えられる。また、ゲート電極のサイズが同じであっても、多結晶シリコン層へ添加されている不純物種の違いによりシリサイド化速度が影響を受け、十分なシリサイド化が行われず多結晶シリコンが残る虞もある。【００１４】
このような現象は、ニッケルシリサイドにおいて、ＮｉＳｉが最安定相ではなく、ＮｉＳｉ２相、Ｎｉ２Ｓｉ相、Ｎｉ３Ｓｉ相等の種々の結晶相が形成されやすいためと考えられる。シリサイド組成のバラツキが生じると、ゲート電極とゲート絶縁膜との界面付近の不純物量が変化し、結果、しきい値のバラツキが生じる。多結晶シリコンがシリサイド化されずに残ると、本来のメタルゲートの効果を得ることができない。【００１５】
このような問題を解決するために、２段階の熱処理を行ってシリサイド化を行う技術が提案されている。このような技術が非特許文献３（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００４，ｐ．８７）及び非特許文献４（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ）２００５，ｐ．６６１）に記載されている。例えば、第１の熱処理を行って多結晶シリコンを途中まで（多結晶シリコン部分が残るように）シリサイド化してＮｉ２Ｓｉ等のニッケルリッチシリサイドを形成し、余剰Ｎｉを除去した後、第２の熱処理を行って残りの多結晶シリコンをシリサイド化してＮｉＳｉを形成する。これにより、微細パターンにおける横方向からの過剰なＮｉの供給を回避できる。【００１６】
しかしながら、このような技術を用いても、微細化が進行し、特にゲート電極の高さが低くなると、プロセスマージンが小さくなりプロセス制御が困難となるため、多結晶シリコンへのＮｉ供給量がバラついてしまう。特に、この技術の第１の熱処理におけるニッケルリッチシリサイドの形成はウェハー上の僅かな温度分布の影響を受けやすいこと、第１の熱処理後にシリサイドと多結晶シリコンとの界面に結晶粒界を反映した大きなラフネスが生じることが、多結晶シリコンへのＮｉ供給量の制御を困難にしている。
【発明の開示】
【００１７】
本発明の目的は、上記背景技術に鑑み、素子性能のバラツキが抑えられ、高性能で信頼性に優れた半導体装置およびその製造方法を提供することにある。
【００１８】
本発明によれば、以下の各項に記載した態様の半導体装置およびその製造方法が提供される。
【００１９】
（１）シリコン基板と、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極両側の基板に形成されたソース・ドレイン領域を有する電界効果トランジスタとを備えた半導体装置であって、
前記ゲート電極は、少なくとも該ゲート電極の下面を含む部分に、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を有し、
前記トランジスタは、前記ゲート絶縁膜と前記ゲート電極との間に、金属酸化物成分を含む密着層を有する半導体装置。
【００２０】
（２）前記ゲート絶縁膜は、少なくとも該ゲート絶縁膜の上面を含む部分に、シリコン酸化膜またはシリコン酸窒化膜を有し、
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層は、不純物元素を含有する１項に記載の半導体装置。
【００２１】
（３）シリコン基板と、
前記シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ゲート電極両側の基板に形成されたソース・ドレイン領域を有するＰチャネル型電界効果トランジスタと、
前記シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ゲート電極両側の基板に形成されたソース・ドレイン領域を有するＮチャネル型電界効果トランジスタを備えた半導体装置であって、
前記Ｐチャネル型電界効果トランジスタは、
第１ゲート絶縁膜が、少なくとも該ゲート絶縁膜の上面を含む部分に、シリコン酸化膜またはシリコン酸窒化膜を有し、
第１ゲート電極が、少なくとも該ゲート電極の下面を含む部分に、第１導電型不純物元素を含有し且つＮｉ３Ｓｉ結晶相を含むシリサイド層を有し、
第１ゲート絶縁膜と第１ゲート電極との間に、金属酸化物成分を含む密着層を有し、
前記Ｎチャネル型電界効果トランジスタは、
第２ゲート絶縁膜が、少なくとも該ゲート絶縁膜の上面を含む部分に、シリコン酸化膜またはシリコン酸窒化膜を有し、
第２ゲート電極が、少なくとも該ゲート電極の下面を含む部分に、第２導電型不純物元素を含有し且つＮｉ３Ｓｉ結晶相を含むシリサイド層を有し、
第２ゲート絶縁膜と第２ゲート電極との間に、金属酸化物成分を含む密着層を有する半導体装置。
【００２２】
（４）前記密着層の酸化物成分は、Ｈｆ、Ｔａ、Ｚｒ、Ｌａ、Ｔｉ、Ｙ、Ａｌからなる群から選ばれる金属の酸化物である１から３項のいずれかに記載の半導体装置。
【００２３】
（５）前記密着層として、分子層換算で０．０１〜０．１ＭＬ（モノレイヤー）の金属酸化物が形成されている１から４項のいずれかに記載の半導体装置。
【００２４】
（６）前記のＮｉ３Ｓｉ結晶相を含むシリサイド層上に、該シリサイド層より抵抗の低い低抵抗層を有する１から５項のいずれかに記載の半導体装置。
【００２５】
（７）前記低抵抗層は、ニッケルモノシリサイド結晶相を含むシリサイド層である６項に記載の半導体装置。
【００２６】
（８）前記のＮｉ３Ｓｉ結晶相を含むシリサイド層は、組成式ＮｉｘＳｉ１−ｘ（０．６＜ｘ＜０．９）で表されるシリサイドで形成されている１から７項のいずれかに記載の半導体装置。
【００２７】
（９）前記の１項に記載の半導体装置の製造方法であって、
シリコン基板上に、シリコン酸化膜またはシリコン酸窒化膜を最表面側に有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に密着層を形成する工程と、
前記密着層が形成されたゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上にキャップ膜を形成する工程と、
前記キャップ膜を上面に有する多結晶シリコンのゲートパターンを形成する工程と、
前記ゲートパターンの両側の基板にソース・ドレイン領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面側部分および前記キャップ膜を除去して前記ゲートパターンを構成する多結晶シリコンを露出させる工程と、
全面にニッケル膜を形成する工程と、
熱処理によって前記ニッケル膜下の多結晶シリコンをシリサイド化して、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を形成する工程を有する半導体装置の製造方法。
【００２８】
（１０）前記多結晶シリコン膜中へ不純物元素を添加する工程を有する９項に記載の半導体装置の製造方法。
【００２９】
（１１）前記のＮｉ３Ｓｉ結晶相を含むシリサイド層を形成した後、全面にシリコン膜を形成する工程と、
熱処理によって、前記シリサイド層から前記シリコン膜中へニッケルを拡散させて、ニッケルモノシリサイド結晶相を含む低抵抗シリサイド層を形成する工程を有する９項又は１０項に記載の半導体装置の製造方法。
【００３０】
（１２）前記の３項に記載の半導体装置の製造方法であって、
ｐ型活性領域とｎ型活性領域を有する半導体装置を用意する工程と、
シリコン基板上に、シリコン酸化膜またはシリコン酸窒化膜を最表面側に有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に密着層を形成する工程と、
前記密着層が形成されたゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
一方の活性領域上の多結晶シリコン膜をマスクし、他方の活性領域上の多結晶シリコン膜に第１導電型の不純物元素を添加する工程と、
後者の活性領域上の多結晶シリコン膜をマスクし、前者の活性領域上の多結晶シリコン膜に第２導電型の不純物元素を添加する工程と、
前記多結晶シリコン膜上にキャップ膜を形成する工程と、
前記キャップ膜を上面に有する多結晶シリコンのゲートパターンを形成する工程と、
一方の活性領域をマスクし、他方の活性領域上のゲートパターン両側の基板にソース・ドレイン領域を形成する工程と、
後者の活性領域をマスクし、前者の活性領域上のゲートパターン両側の基板にソース・ドレイン領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面側部分および前記キャップ膜を除去して前記ゲートパターンを構成する多結晶シリコンを露出させる工程と、
全面にニッケル膜を形成する工程と、
熱処理によって前記ニッケル膜下の多結晶シリコンをシリサイド化して、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を形成する工程を有する半導体装置の製造方法。
【００３１】
（１３）前記のＮｉ３Ｓｉ結晶相を含むシリサイド層を形成した後、全面にシリコン膜を形成する工程と、
熱処理によって、前記シリサイド層から前記シリコン膜中へニッケルを拡散させて、ニッケルモノシリサイド結晶相を含む低抵抗シリサイド層を形成する工程を有する１２項に記載の半導体装置の製造方法。
【００３２】
なお本明細書において、ゲート電極の「実効仕事関数」とは、一般にＣＶ測定によるフラットバンド電圧より求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
【００３３】
本発明によれば、素子性能のバラツキが抑えられ、高性能で信頼性に優れた半導体装置およびその製造方法を提供することができる。
【００３４】
本発明によれば、特に、ゲート電極の少なくとも最下層部分にＮｉ３Ｓｉ相を含むシリサイド層を設けるため、組成の均一なシリサイドが形成でき、素子性能のバラツキが抑えられた半導体装置を提供することができる。また本発明によれば、このようなゲート電極とゲート絶縁膜との間に密着層を設けるため、ゲート絶縁膜に対するゲート電極の十分な接着性が得られ、信頼性の高い半導体装置を提供することができる。
【００３５】
さらに本発明によれば、ゲート電極の上層部に、その下層部のＮｉ３Ｓｉ相を含むシリサイド層より抵抗の低い低抵抗層を設けることにより、ゲート電極の配線抵抗およびコンタクト抵抗を低減することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の半導体装置の第１の実施形態を示す模式的断面図である。
【図２】本発明の半導体装置の第２の実施形態を示す模式的断面図である。
【図３】シリコン酸化膜上のシリサイド層の状態（密着層なし）を示す断面写真である。
【図４】シリコン酸化膜上のシリサイド層の状態（密着層あり）を示す断面写真である。
【図５】本発明に係る半導体装置（第１の実施形態）の製造方法を説明するための工程断面図である。
【図６】本発明に係る半導体装置（第１の実施形態）の製造方法を説明するための工程断面図である。
【図７】本発明に係る半導体装置（第１の実施形態）の製造方法を説明するための工程断面図である。
【図８】本発明に係る半導体装置（第１の実施形態）の製造方法を説明するための工程断面図である。
【図９】本発明に係る半導体装置（第１の実施形態）の製造方法を説明するための工程断面図である。
【図１０】本発明に係る半導体装置（第２の実施形態）の製造方法を説明するための工程断面図である。
【図１１】本発明に係る半導体装置（第２の実施形態）の製造方法を説明するための工程断面図である。
【発明を実施するための最良の形態】
【００３７】
本発明は、メタルシリサイドで形成されたゲート電極を有するＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」）に好適であり、特にＰチャネル型電界効果トランジスタ（以下「Ｐ型ＭＯＳＦＥＴ」）及びＮチャネル型電界効果トランジスタ（以下「Ｎ型ＭＯＳＦＥＴ」）を備えた半導体装置、例えば相補型ＭＯＳ（以下「ＣＭＯＳ」）構造を有する半導体装置に好適である。【００３８】
図１及び図２に、それぞれ本発明の半導体装置の第１及び第２の実施形態を説明するための模式的断面図を示す。図中の符号１はシリコン基板、２は素子分離領域、３ａはゲート絶縁膜、３ｂは密着層、４はエクステンション拡散領域、５はソース・ドレイン拡散領域、６はシリサイド層、７はゲート側壁、８及び９は不純物含有Ｎｉ３Ｓｉ電極、１０は層間絶縁膜、１１は低抵抗層を示す。【００３９】
第１及び第２の実施形態の半導体装置は、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを有し、ゲート絶縁膜としてシリコン酸化膜またはシリコン酸窒化膜が用いられ、ゲート電極として不純物含有Ｎｉ３Ｓｉ電極が用いられている。Ｐ型ＭＯＳＦＥＴのゲート電極はホウ素（Ｂ）等のｐ型不純物を含有し、Ｎ型ＭＯＳＦＥＴのゲート電極はリン（Ｐ）等のｎ型不純物を含有し、不純物の種類および濃度に応じて各トランジスタは所定のしきい値に設定されている。【００４０】
本発明の特徴の一つは、少なくともゲート電極の下面を含む領域（少なくとも最下層部分）にＮｉ３Ｓｉ結晶相を含むシリサイド層（以下、適宜「Ｎｉ３Ｓｉ層」という）を有し、かつ、このゲート電極とゲート絶縁膜の間に密着層を有することにある。図１に示す第１の実施形態では、ゲート電極全体がＮｉ３Ｓｉ結晶相を含むシリサイド層（Ｎｉ３Ｓｉ電極８、９）で形成されているが、図２に示す第２の実施形態のように、ゲート電極の上層部分に下層のシリサイド層（Ｎｉ３Ｓｉ電極８、９）より抵抗の低い低抵抗層（低抵抗シリサイド層１１）を設けることができる。【００４１】
ゲート電極の少なくとも最下層部分にＮｉ３Ｓｉ層を有することにより、しきい値のバラツキが抑えられ、素子性能の優れた半導体装置を得ることができる。Ｎｉ３Ｓｉ結晶相は、ニッケルシリサイドの結晶相のなかでも最も安定して形成できる結晶相であり、例えば３５０℃以上の温度で、必要量以上のニッケル供給量、必要時間以上の熱処理時間でシリサイド化を行うことにより、ゲートパターンサイズや多結晶シリコン中の不純物量に依存することなく、一定の組成をもつシリサイドを形成することができる。したがって、ゲート電極とゲート絶縁膜との界面付近の不純物濃度が所定値で安定するため、しきい値の変動を抑えることができる。【００４２】
第１及び第２実施形態におけるしきい値は、ゲート電極に添加する不純物の種類および濃度によって制御する。その際、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの両方のゲート電極（少なくとも最下層部分）にＮｉ３Ｓｉ層を使用し、ゲート絶縁膜にシリコン酸化膜またはシリコン酸窒化膜を使用している。ゲート絶縁膜が多層構造を有するときは、最上層部分にシリコン酸化膜またはシリコン酸窒化膜を有することが好ましい。シリコン酸化膜またはシリコン酸窒化膜上のニッケルシリサイドの実効仕事関数は、シリサイド結晶相の組成の影響が小さく、ほぼ一定の値を示すため、シリサイドへの不純物添加により容易にしきい値制御を行うことが可能である。【００４３】
本発明において、ゲート電極とゲート絶縁膜の間に密着層を有することにより、ゲート電極とゲート絶縁膜との密着性が向上し、信頼性の高い半導体装置を提供することができる。また、製造時の歩留まりも向上することができる。【００４４】
図３及び図４に、シリコン酸化膜上に形成されたニッケルシリサイド層の断面写真を示す。図３はシリコン酸化膜とシリサイド層の間に密着層を有しない例を示し、図４はシリコン酸化膜とシリサイド層の間に密着層を有する例を示す。【００４５】
図３の場合は、シリコン基板上に熱酸化によりシリコン酸化膜（厚み３ｎｍ）を形成し、この酸化膜上に次のようにしてＮｉ３Ｓｉ層（厚み１２０ｎｍ）を形成した。シリコン酸化膜形成後、厚み６０ｎｍの多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、通常のＣＭＯＳプロセスで用いる、ソース・ドレイン拡散層の活性化アニールと同じ条件でアニール処理を行った。次に、多結晶シリコン膜をシリサイド化するためのニッケル膜（厚み１００ｎｍ）を全面に形成した。次に、熱処理を行ってＮｉ３Ｓｉを形成した。熱処理条件は温度４００℃、熱処理時間５分に設定した。次に、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去した。以上のプロセスを経ることで図３に示す構造を形成した。【００４６】
図４の場合は、シリコン基板上に熱酸化によりシリコン酸化膜（厚み３ｎｍ）を形成し、この酸化膜上に次のようにして、密着層（０．０６ＭＬ）およびＮｉ３Ｓｉ層（厚み１２０ｎｍ）を形成した。シリコン酸化膜形成後、アトミックレイヤーデポジション（ＡＬＤ）法を用いて、ハフニウムシリコン酸化物をシリコン酸化膜上に堆積した。堆積条件は、基板温度３００℃で、成膜原料としてテトラジエチルアミノハフニウム（Ｈｆ［（Ｃ２Ｈ５）２Ｎ］４）及びトリスジメチルアミノシリコン（ＨＳｉ［Ｎ（ＣＨ３）２］３）を用いた。まず、シリコン酸化膜上に酸化剤ガスとしてＨ２Ｏを供給し、その後、Ｈ２Ｏを流量２０ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｍ３／ｍｉｎ）で５０秒間供給した。次に、シリコン原料ガスを１０ｓｃｃｍで供給した。次に、Ｈｆ原料ガスを、流量２０ｓｃｃｍの窒素キャリアガスのバブリングによって1０秒間供給した。次に、Ｈｆおよびシリコン元素表面を酸化するために、再度、Ｈ2Ｏを供給した。このとき、シリコン酸化膜上に堆積したハフニウムシリコン酸化物に含まれる酸化ハフニウム成分（Ｈｆ-Ｏ成分）の量は分子層換算で０．０３ＭＬであった。次に、厚み６０ｎｍの多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、通常のＣＭＯＳプロセスで用いる、ソース・ドレイン拡散層の活性化アニールと同じ条件でアニール処理を行った。次に、多結晶シリコン膜をシリサイド化するためのニッケル膜（厚み１００ｎｍ）を全面に形成した。次に、熱処理を行ってＮｉ３Ｓｉを形成した。熱処理条件は温度４００℃、熱処理時間５分に設定した。次に、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去した。以上のプロセスを経ることで図４に示す構造を形成した。【００４７】
図３及び図４の写真は、走査電子顕微鏡(ＳＥＭ)（商品名：Ｓ５０００、日立ハイテクノロジー製）を使用して、シリサイド層が形成された基板の断面を撮影した。【００４８】
これらの図から明らかなように、密着層のない図３に示す例ではシリサイド層（Ｎｉ３Ｓｉ層）の剥がれがみられるのに対して、密着層のある図４に示す例では、剥がれがなく、シリコン酸化膜とシリサイド層（Ｎｉ３Ｓｉ層）との密着性が向上していることがわかる。なお、シリコン酸化膜とシリサイド層との密着性は、密着層を設けていなくても、ニッケル組成の低いＮｉＳｉ層を形成した場合は剥がれがみられなかったことから、Ｎｉ組成の大きいＮｉ３Ｓｉ層を形成したときに顕著な現象であることを確認した。【００４９】
本発明における密着層は、ゲート酸化膜とゲート電極との界面に設けられた、金属酸化物成分を含む領域である。この密着層として、この金属酸化物成分は、分子層換算での界面の被覆率として、０．０１ＭＬ（モノレイヤー）以上、０．１ＭＬ以下の範囲で設けられていることが好ましく、０．０３ＭＬ以上、０．０７ＭＬ以下がより好ましい。また、この金属酸化物成分は、金属原子換算での界面における存在量として、１Ｅ１３ｃｍ−２以上、１Ｅ１４ｃｍ−２以下の範囲が好ましく、３Ｅ１３ｃｍ−２以上、７Ｅ１３ｃｍ−２以下の範囲がより好ましい。【００５０】
密着層の金属酸化物成分の形成領域が広すぎたり、量が多すぎると、フェルミレベルピニング現象が起こり、不純物によるしきい値制御が困難になる。加えて、物理膜厚が増加し、ゲート絶縁膜の等価酸化膜厚（ＥＯＴ）が厚くなり、トランジスタの駆動能力が低下する。一方、密着層の金属酸化物成分の形成領域が小さすぎたり量が少なすぎると、ゲート絶縁膜とゲート電極との密着性を十分に高めることが困難になる。【００５１】
密着層の金属酸化物の金属は、Ｈｆ、Ｔａ、Ｚｒ、Ｌａ、Ｔｉ、Ｙ、Ａｌが挙げられ、これらの中でも、Ｈｆ、Ｚｒ、Ｌａ、Ｔａから選ばれる金属が好ましい。密着層の金属酸化物としては、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＴａＯ２、ＴａＳｉＯ、ＴａＳｉＯＮ、ＺｒＯ２、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｌａ２Ｏ３、ＬａＳｉＯ、ＬａＳｉＯＮ、ＴｉＯ２、ＴｉＳｉＯ、ＴｉＳｉＯＮ、Ｙ２Ｏ３、ＹＳｉＯ、ＹＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＯＮが挙げられ、これらの中でも、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮから選ばれる金属酸化物が好ましい。【００５２】
本発明において、ゲート電極を構成するＮｉ３Ｓｉ層の厚みは、不純物含有Ｎｉ３Ｓｉ層によって本来得られる実効仕事関数が確保できる以上の厚みが必要であり、例えば１０ｎｍ以上、好ましくは２０ｎｍ以上に設定できる。一方、微細化の観点から１２０ｎｍ以下、好ましくは１００ｎｍ以下に設定できる。【００５３】
第２の実施形態の低抵抗層の厚みは、ゲート電極下層部を構成するシリサイドによって決定される実効仕事関数の値に影響を及ぼさない範囲で、十分に厚いことが好ましい。低抵抗層の厚みは、十分に低い抵抗を得る点から例えば１０ｎｍ以上、好ましくは２０ｎｍ以上に設定でき、一方、実効仕事関数への影響や、形成のし易さの点から例えば１２０ｎｍ以下、好ましくは１００ｎｍ以下に設定することができる。第２の実施形態のゲート電極下層部（Ｎｉ３Ｓｉ電極）の厚みは、第１の実施形態のＮｉ３Ｓｉ電極８、９と同様な範囲内で適宜設定することができる。【００５４】
本発明におけるゲート電極（低抵抗層を含む）のサイズは、微細化の点から、高さ（基板に垂直方向の長さ）が２００ｎｍ以下、さらには１００ｎｍ以下に設定できる。動作性能の確保、製造精度の点からは２０ｎｍ以上が好ましく、４０ｎｍ以上がより好ましい。ゲート長は、例えば１０〜１００ｎｍの範囲に設定することができる。【００５５】
本発明においてゲート電極を構成するＮｉ３Ｓｉ層、すなわち第１及び第２の実施形態のＮｉ３Ｓｉ電極は、Ｎｉ３Ｓｉ相を主結晶成分として含むシリサイド層である。このシリサイド層は、ＮｉｘＳｉ１−ｘ（０．６＜ｘ＜０．９）で表される組成を持つことが好ましく、０．７＜ｘ＜０．８を満たすことがより好ましい。【００５６】
本発明における低抵抗層、すなわち第２の実施形態の低抵抗層１１は、抵抗値の点から、Ｎｉモノシリサイド（ＮｉＳｉ）相を主結晶成分として含むシリサイド層が好ましい。このシリサイド層は、ＮｉｘＳｉ１−ｘ（０．４＜ｘ＜０．６）で表される組成を持つことが好ましく、０．４５＜ｘ＜０．５５を満たすことがより好ましい。【００５７】
ニッケルシリサイドの結晶相は、主として、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ２１、Ｎｉ３Ｓｉ等に分類され、これらの混合物も形成可能である。そのため、ゲート電極を構成するシリサイドの平均的な組成が化学量論組成から外れることあるが、上記の組成範囲にあることが望ましい。素子性能のバラツキを抑える点から、ゲート電極を構成するＮｉ３Ｓｉ層及び低抵抗層は、できるだけ単一の結晶からなり、これを反映した一定の組成を有することが望ましい。【００５８】
本発明におけるゲート絶縁膜は、ゲート電極に含有される不純物によりしきい値制御が可能であれば特に制限はないが、少なくともゲート電極側の絶縁膜上面を含む部分（少なくとも最上層部分）に、シリコン酸化膜またはシリコン酸窒化膜を有することが好ましい。このゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜とシリコン酸窒化膜との積層膜、最上層部分に設けられたシリコン酸化膜またはシリコン酸窒化膜と他の絶縁膜との積層膜を用いることができる。ゲート絶縁膜の厚みは、その機能が発揮できる範囲内でできるだけ薄く設定することが好ましいが、例えば１〜２ｎｍの厚みに設定できる。【００５９】
以下に、図１に示す第１の実施形態の半導体装置の製造方法について説明する。【００６０】
ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により形成された素子分離領域２、並びにｐ型活性領域およびｎ型活性領域を有するシリコン基板１を用意し、以下の工程に従って、シリコン基板上に図５（ａ）に示される積層構造を形成する。【００６１】
まず、素子分離されたシリコン基板上に熱酸化によりゲート絶縁膜３ａ（厚み１．１〜１．２ｎｍ）を形成する。【００６２】
次に、このゲート絶縁膜３ａ上に、次のようにして密着層３ｂを形成する。【００６３】
本方法では、アトミックレイヤーデポジション（ＡＬＤ）法を用いて、ハフニウムシリコン酸化物（ＨｆＳｉＯ）からなる密着層を形成する。具体的には、シリコン酸化膜上に、基板温度２００〜５００℃の範囲で、成膜原料としてテトラジエチルアミノハフニウム（Ｈｆ［（Ｃ２Ｈ５）２Ｎ］４）及びトリスジメチルアミノシリコン（ＨＳｉ［Ｎ（ＣＨ３）２］３）を用い、ハフニウムシリコン酸化物を堆積する。【００６４】
まず、シリコン酸化膜上に酸化剤ガスとしてＨ２Ｏを供給する（第１の工程）。Ｈ２Ｏをマスフローコントローラーによって流量２０ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｍ３／ｍｉｎ）で５０秒間供給する。次に、シリコン原料ガスをマスフローコントローラーによって流量２〜２０ｓｃｃｍの範囲で供給する（第２の工程）。成膜中のシリコン原料ガス分圧は１×１０−４Ｔｏｒｒ（０．０１３３Ｐａ）から０．３Ｔｏｒｒ（４０．０Ｐａ）、供給時間は０〜３００秒、シリコン原料の温度を４５℃に設定できる。次に、Ｈｆ原料ガスを、８７℃で容器より流量２０ｓｃｃｍの窒素キャリアガスのバブリングによって５秒〜２０秒間供給する。（第３の工程）。また、このとき、Ｈｆ原料とシリコン原料を同時に供給してもよい。成膜中の圧力は１×１０−４Ｔｏｒｒ（０．０１３３Ｐａ）から１００Ｔｏｒｒ（１．３３×１０４Ｐａ）の範囲に設定できる。次に、Ｈｆおよびシリコン元素表面の酸化を目的として、第１の工程と同じ条件でＨ2Ｏを供給する（第４の工程）。第１の工程から第４の工程を行った後、第２の工程から第４の工程を繰り返し行う。例えば、第２工程から第４工程の１サイクルを１から１０サイクルの範囲で実施できる。なお、各工程の間に置換する工程を設けてもよい。このようなプロセスによりシリコン酸化膜上に密着層を形成した。このとき、Ｈｆ原子換算の付着量は６×１０１３ｃｍ−２（０．０６ＭＬ）であった。【００６５】
本発明における密着層は、以下の方法によっても形成することができる。【００６６】
本方法では、物理気相成長（ＰＶＤ）法を用いて、ＨｆＯ２、ＨｆＳｉＯからなる密着層を形成する。具体的には、シリコン酸化膜上に、スパッタ法によりハフニウムとシリコンを同時に堆積し（コスパッタ法）、酸化処理を行う。スパッタ装置として、ハフニウムとシリコンの２個のスパッタターゲットが設置されたものを用いることができる。スパッタパワーが１５〜１００Ｗ、ターゲットとシリコンウェハーの距離が２４０〜３３０ｍｍの条件に設定することにより、シリコン酸化膜へのスパッタダメージを最小限に抑えることができる。２０〜１００ｓｃｃｍのＡｒガスを用いてプラズマを発生させる。１００ｓｃｃｍのＡｒガスを流すことで、チャンバーの背景圧力を１．６×１０１３Ｔｏｒｒ（２．１３×１０１５Ｐａ）に保つことができる。スパッタパワーを低く、Ａｒの流量を多くするほどスパッタレートを抑えることが可能であり、シリコン酸化膜上に、より微量の元素を堆積させることができる。また、成膜の際には基板を回転させることでスパッタ成膜の均一性を向上させることが可能である。例えば、スパッタパワーを１５Ｗ、Ａｒ流量を１００ｓｃｃｍ、基板回転数を６０ｒｐｍ、ターゲットとシリコンウェハーの距離を３００ｍｍとして、５秒成膜することにより、シリコン酸化膜上にＨｆとＳｉをコスパッタにより堆積した。このときのＨｆの付着量は４×１０１３ｃｍ−２の（０．０４ＭＬ）であった。その後、シリコンウェハーを８００℃の常圧の酸素雰囲気中に３０秒さらすことでスパッタ成膜したＨｆとＳｉを酸化し、ＨｆＯ２、ＨｆＳｉＯからなる密着層を形成した。【００６７】
次に、密着層３ｂが形成されたゲート絶縁膜３ｂ上に、厚み６０ｎｍの多結晶シリコン膜１３をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、次いで厚み１５ｎｍのシリコン酸化膜からなるＳｉＯ２マスク１９を形成する。【００６８】
次に、図５（ｂ）に示すように、Ｐ型ＭＯＳＦＥＴ領域をレジストマスク２０により被覆して、Ｎ型ＭＯＳＦＥＴ領域の多結晶シリコン膜中へリン（Ｐ）を１０ｋｅＶでイオン注入し、ｎ型不純物注入多結晶シリコン膜１４ａを形成する。リンの注入量は、４×１０１５ｃｍ−２に設定することができる。【００６９】
次に、図５（ｃ）に示すように、Ｎ型ＭＯＳＦＥＴ領域をレジストマスク２０により被覆して、Ｐ型ＭＯＳＦＥＴ領域の多結晶シリコン膜中へホウ素（Ｂ）を３ｋｅＶでイオン注入し、ｐ型不純物注入多結晶シリコン１４ｂを形成する。ホウ素の注入量は、４×１０１５ｃｍ−２に設定することができる。【００７０】
次に、図６（ｄ）に示すように、この積層膜（ゲート絶縁膜３ａ、密着層３ｂ、不純物注入多結晶シリコン膜１４ａ、１４ｂ、ＳｉＯ２マスク１９）をリソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲートパターンに加工する。続いて、このゲートパターンをマスクとしてイオン注入を行い、エクステンション拡散領域４を自己整合的に形成する。【００７１】
次に、図６（ｅ）に示すように、ＣＶＤ法によりゲートパターンを覆うようにシリコン窒化膜（図示せず）及びシリコン酸化膜を堆積し、その後エッチバックすることによってゲート側壁７を形成する。次いで、図６（ｆ）に示すように、再度イオン注入を行い、その後に活性化アニールを行ってソース・ドレイン拡散領域５を形成する。【００７２】
上記のエクステンション拡散領域およびソース・ドレイン領域は、ｐ型活性領域とｎ型活性領域の一方をマスクした状態で、それぞれの活性領域に反対導電型の不純物をイオン注入して形成することができる。【００７３】
次に、図７（ｇ）に示すように、ニッケル膜１５をスパッタにより全面に堆積し、次いで図７（ｈ）に示すように、サリサイド技術により、ゲートパターン、ゲート側壁および素子分離領域をマスクとして、ソース・ドレイン拡散領域上のみにシリサイド層６を形成する。本実施形態では、このシリサイド層６として、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）層を形成する。このＮｉモノシリサイド層の代わりにＣｏシリサイド層やＴｉシリサイド層を形成してもよい。【００７４】
次に、図７（ｉ）に示すように、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去する。【００７５】
次に、図８（ｊ）に示すように、ＣＶＤ法により、ゲートパターンを埋め込むように、シリコン酸化膜からなる層間絶縁膜１０を形成する。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術によって、層間絶縁膜１０の表面を平坦化する。【００７６】
次に、図８（ｋ）に示すように、層間絶縁膜１０のエッチバックを行うとともに、ゲートパターン上層のＳｉＯ２マスク１９を除去して、不純物注入多結晶シリコン膜１４ａ、１４ｂを露出させる。【００７７】
次に、図８（ｌ）に示すように、不純物注入多結晶シリコン膜１４ａ、１４ｂをシリサイド化するためのニッケル膜１５（厚み１００ｎｍ）を全面に形成する。【００７８】
次に、図９（ｍ）に示すように、熱処理を行って不純物含有Ｎｉ３Ｓｉ電極１６、１７を形成する。熱処理条件としては、例えば温度４００℃、熱処理時間５分に設定することができる。【００７９】
次に、図９（ｎ）に示すように、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去する。【００８０】
以上のプロセスを経ることで図１に示す第１の実施形態の構造を形成することができる。その後、全面に、通常の方法に従って層間絶縁膜を形成する。以降、通常のプロセスに従って所望の半導体装置を形成することができる。【００８１】
次に、図２に示す第２の実施形態の半導体装置の製造方法について説明する。【００８２】
上述の半導体装置の製造方法にしたがって、図９（ｎ）に対応する図１０（ａ）に示す構造を形成する。【００８３】
次に、図１０（ｂ）に示すように、スパッタにより厚さ６０ｎｍ程度のシリコン（Ｓｉ）膜２１を全面に形成する。【００８４】
次に、図１１（ｃ）に示すように、熱処理により、Ｎ型ＭＯＳＦＥＴ領域の不純物含有Ｎｉ３Ｓｉ電極１６の上層部とＳｉ膜２１との反応、Ｐ型ＭＯＳＦＥＴ領域の不純物含有Ｎｉ３Ｓｉ電極１７の上層部とＳｉ膜２１との反応を行い、それぞれ抵抗層領域１８を形成する。この熱処理の条件は、例えば、不活性ガス雰囲気中で３５０〜５００℃で１〜２０分に設定することが望ましく、例えば窒素雰囲気中で４００℃で２〜５分に設定することができる。【００８５】
次に、図１１（ｄ）に示すように、余剰のＳｉ膜をウェットエッチング又はドライエッチングにより除去する。【００８６】
以上のプロセスを経ることで図２に示す第２の実施形態の構造を形成することができる。その後、全面に、通常の方法に従って層間絶縁膜を形成する。以降、通常のプロセスに従って所望の半導体装置を形成することができる。
【図１】
2007142010.tif 000003
【図２】
2007142010.tif 000004
【図３】
2007142010.tif 000005
【図４】
2007142010.tif 000006
【図５】
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【図６】
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【図７】
2007142010.tif 000009
【図８】
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【図９】
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【図１０】
2007142010.tif 000012
【図１１】
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【手続補正書】
【提出日】平成19年10月19日(2007.10.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（削除）
【請求項２】
（削除）
【請求項３】
シリコン基板と、
前記シリコン基板上の第１ゲート絶縁膜、第１ゲート絶縁膜上の第１ゲート電極、及び第１ゲート電極両側の基板に形成されたソース・ドレイン領域を有するＰチャネル型電界効果トランジスタと、
前記シリコン基板上の第２ゲート絶縁膜、第２ゲート絶縁膜上の第２ゲート電極、及び第２ゲート電極両側の基板に形成されたソース・ドレイン領域を有するＮチャネル型電界効果トランジスタを備えた半導体装置であって、
前記Ｐチャネル型電界効果トランジスタは、
第１ゲート絶縁膜が、少なくとも該ゲート絶縁膜の上面を含む部分に、シリコン酸化膜またはシリコン酸窒化膜を有し、
第１ゲート電極が、少なくとも該ゲート電極の下面を含む部分に、第１導電型不純物元素を含有し且つＮｉ３Ｓｉ結晶相を含むシリサイド層を有し、
第１ゲート絶縁膜と第１ゲート電極との間に、金属酸化物成分を含む密着層を有し、
前記Ｎチャネル型電界効果トランジスタは、
第２ゲート絶縁膜が、少なくとも該ゲート絶縁膜の上面を含む部分に、シリコン酸化膜またはシリコン酸窒化膜を有し、
第２ゲート電極が、少なくとも該ゲート電極の下面を含む部分に、第２導電型不純物元素を含有し且つＮｉ３Ｓｉ結晶相を含むシリサイド層を有し、
第２ゲート絶縁膜と第２ゲート電極との間に、金属酸化物成分を含む密着層を有する半導体装置。
【請求項４】
前記密着層の酸化物成分は、Ｈｆ、Ｔａ、Ｚｒ、Ｌａ、Ｔｉ、Ｙ、Ａｌからなる群から選ばれる金属の酸化物である請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記密着層として、分子層換算で０．０１〜０．１ＭＬ（モノレイヤー）の金属酸化物が形成されている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層上に、該シリサイド層より抵抗の低い低抵抗層を有する請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記低抵抗層は、ニッケルモノシリサイド結晶相を含むシリサイド層である請求項６に記載の半導体装置。
【請求項８】
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層は、組成式ＮｉｘＳｉ１−ｘ（０．６＜ｘ＜０．９）で表されるシリサイドで形成されている請求項１から７のいずれかに記載の半導体装置。
【請求項９】
シリコン基板と、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極両側の基板に形成されたソース・ドレイン領域を有する電界効果トランジスタとを備えた半導体装置であって、前記ゲート電極は、少なくとも該ゲート電極の下面を含む部分に、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を有し、前記トランジスタは、前記ゲート絶縁膜と前記ゲート電極との間に、金属酸化物成分を含む密着層を有する半導体装置の製造方法であって、
シリコン基板上に、シリコン酸化膜またはシリコン酸窒化膜を最表面側に有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に密着層を形成する工程と、
前記密着層が形成されたゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上にキャップ膜を形成する工程と、
前記キャップ膜を上面に有する多結晶シリコンのゲートパターンを形成する工程と、
前記ゲートパターンの両側の基板にソース・ドレイン領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面側部分および前記キャップ膜を除去して前記ゲートパターンを構成する多結晶シリコンを露出させる工程と、
全面にニッケル膜を形成する工程と、
熱処理によって前記ニッケル膜下の多結晶シリコンをシリサイド化して、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を形成する工程を有する半導体装置の製造方法。
【請求項１０】
前記多結晶シリコン膜中へ不純物元素を添加する工程を有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層を形成した後、全面にシリコン膜を形成する工程と、
熱処理によって、前記シリサイド層から前記シリコン膜中へニッケルを拡散させて、ニッケルモノシリサイド結晶相を含む低抵抗シリサイド層を形成する工程を有する請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
請求項３に記載の半導体装置の製造方法であって、
ｐ型活性領域とｎ型活性領域を有する半導体装置を用意する工程と、
シリコン基板上に、シリコン酸化膜またはシリコン酸窒化膜を最表面側に有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に密着層を形成する工程と、
前記密着層が形成されたゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
一方の活性領域上の多結晶シリコン膜をマスクし、他方の活性領域上の多結晶シリコン膜に第１導電型の不純物元素を添加する工程と、
後者の活性領域上の多結晶シリコン膜をマスクし、前者の活性領域上の多結晶シリコン膜に第２導電型の不純物元素を添加する工程と、
前記多結晶シリコン膜上にキャップ膜を形成する工程と、
前記キャップ膜を上面に有する多結晶シリコンのゲートパターンを形成する工程と、
一方の活性領域をマスクし、他方の活性領域上のゲートパターン両側の基板にソース・ドレイン領域を形成する工程と、
後者の活性領域をマスクし、前者の活性領域上のゲートパターン両側の基板にソース・ドレイン領域を形成する工程と、
全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面側部分および前記キャップ膜を除去して前記ゲートパターンを構成する多結晶シリコンを露出させる工程と、
全面にニッケル膜を形成する工程と、
熱処理によって前記ニッケル膜下の多結晶シリコンをシリサイド化して、Ｎｉ３Ｓｉ結晶相を含むシリサイド層を形成する工程を有する半導体装置の製造方法。
【請求項１３】
前記のＮｉ３Ｓｉ結晶相を含むシリサイド層を形成した後、全面にシリコン膜を形成する工程と、
熱処理によって、前記シリサイド層から前記シリコン膜中へニッケルを拡散させて、ニッケルモノシリサイド結晶相を含む低抵抗シリサイド層を形成する工程を有する請求項１２に記載の半導体装置の製造方法。
【国際調査報告】
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