【手続補正書】
【提出日】平成19年4月24日(2007.4.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マザーボードに装着される第１バッファと、
前記マザーボードに装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の信号線と、を備えることを特徴とするメモリシステム。
【請求項２】
前記第１バッファは、アドレス及びコマンド信号を前記少なくとも一つの第１メモリ装置にドライビングするコマンド及びアドレスバッファであることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記コマンド及びアドレスバッファは、
前記マザーボード上に配線されている第１コマンド及びアドレス信号線を介してコマンド及びアドレス信号を受信することを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記少なくとも一つの第１メモリ装置は、
前記マザーボード上に配線されている第２コマンド及びアドレス信号線を介して前記コマンド及びアドレスバッファから前記コマンド及びアドレス信号を受信し、
前記第１コマンド及びアドレス信号線は、前記第２コマンド及びアドレス信号線と垂直に配置されることを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記少なくとも一つの第１メモリ装置は、ＤＲＡＭまたはＳＤＲＡＭであることを特徴とする請求項１に記載のメモリシステム。
【請求項６】
前記少なくとも一つの第１メモリ装置は、前記マザーボード上に配線され、対応するデータ及びクロック信号線を介してデータ信号及びクロック信号を受信することを特徴とする請求項１に記載のメモリシステム。
【請求項７】
前記マザーボード上に装着されているソケットを通じてメモリコントローラと電気的に連結される少なくとも一つのメモリモジュールを備えることを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記少なくとも一つのメモリモジュールは、
前記少なくとも一つのメモリモジュールのモジュールボード上に装着される第２バッファと、
前記少なくとも一つのメモリモジュールのモジュールボード上に装着され前記第２バッファに連結される少なくとも一つの第２メモリ装置と、を備えることを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記少なくとも一つの第２メモリ装置は、ＤＲＡＭまたはＳＤＲＡＭあることを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記少なくとも一つのメモリモジュールは、
前記マザーボード上における前記メモリコントローラから前記少なくとも一つの第１メモリ装置までの距離よりも遠くに配置されることを特徴とする請求項７に記載のメモリシステム。
【請求項１１】
第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生し前記マザーボード上に装着される位相同期ループを備えており、
前記少なくとも一つの第１メモリ装置は、前記第１クロック信号に同期して動作することを特徴とする請求項１に記載のメモリシステム。
【請求項１２】
第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生し前記マザーボード上に装着される遅延同期ループを備えており、
前記少なくとも一つの第１メモリ装置は、前記第１クロック信号に同期して動作することを特徴とする請求項１に記載のメモリシステム。
【請求項１３】
前記システムクロック信号のための前記第１クロック信号線は、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されていることを特徴とする請求項１１に記載のメモリシステム。
【請求項１４】
前記システムクロック信号のための前記第１クロック信号線は、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されていることを特徴とする請求項１２に記載のメモリシステム。
【請求項１５】
マザーボード上に直接装着される少なくとも一つのメモリランクと、
前記マザーボード上において前記少なくとも一つのメモリランクに配線される複数の信号線と、を備えることを特徴とするメモリシステム。
【請求項１６】
前記少なくとも一つのメモリランクは、
少なくとも一つの第１メモリ装置と、
アドレス及びコマンド信号を前記少なくとも一つの第１メモリ装置に前記マザーボード上の対応する信号線を介してドライビングする第１バッファと、を備えることを特徴とする請求項１５に記載のメモリシステム。
【請求項１７】
少なくとも一つの前記第１バッファは、
前記マザーボード上に配線されている第１コマンド及びアドレス信号線を介してコマンド及びアドレス信号を受信することを特徴とする請求項１６に記載のメモリシステム。
【請求項１８】
前記少なくとも一つの第１メモリ装置は、
前記マザーボード上に配線されている第２コマンド及びアドレス信号線を介して前記少なくとも一つの第１バッファから前記コマンド及びアドレス信号を受信し、
前記第１コマンド及びアドレス信号線は、前記第２コマンド及びアドレス信号線と垂直に配置されていることを特徴とする請求項１７に記載のメモリシステム。
【請求項１９】
前記少なくとも一つの第１メモリ装置は前記マザーボード上に配線され、対応するデータ及びクロック信号線を介してデータ信号及びクロック信号を受信することを特徴とする請求項１７に記載のメモリシステム。
【請求項２０】
前記少なくとも一つの第１メモリ装置は、ＤＲＡＭまたはＳＤＲＡＭであることを特徴とする請求項１７に記載のメモリシステム。
【請求項２１】
第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生する位相同期ループを備えており、
前記少なくとも一つの第１メモリ装置は、前記第１クロック信号に同期して動作することを特徴とする請求項２０に記載のメモリシステム。
【請求項２２】
第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生する遅延同期ループを備えており、
前記少なくとも一つの第１メモリ装置は、前記第１クロック信号に同期して動作することを特徴とする請求項２０に記載のメモリシステム。
【請求項２３】
前記システムクロック信号のための前記第１クロック信号線は、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されることを特徴とする請求項２１に記載のメモリシステム。
【請求項２４】
前記システムクロック信号のための前記第１クロック信号線は、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されることを特徴とする請求項２２に記載のメモリシステム。
【請求項２５】
メモリモジュールと、
前記マザーボード上に装着され、前記メモリモジュールと連結される受信部を備えることを特徴とする請求項１８に記載のメモリシステム。
【請求項２６】
前記メモリモジュールは、
前記メモリモジュールのモジュールボード上に装着されている複数の第２メモリ装置と、
前記メモリモジュールのモジュールボード上に装着され、前記複数の第２メモリ装置をドライビングできる第２バッファと、を備えることを特徴とする請求項２５に記載のメモリシステム。
【請求項２７】
システムクロックに応答して第１クロックを発生する位相同期ループを備えており、前記複数の第２メモリ装置は、前記第１クロックに同期して動作することを特徴とする請求項２５に記載のメモリシステム。
【請求項２８】
システムクロックに応答して第１クロックを発生する遅延同期ループを備えており、前記複数の第２メモリ装置は、前記第１クロックに同期して動作することを特徴とする請求項２５に記載のメモリシステム。
【請求項２９】
前記受信部は、
マザーボード上においてメモリコントローラから前記少なくとも一つの第１メモリ装置までの距離よりも遠くに配置されることを特徴とする請求項２５に記載のメモリシステム。
【請求項３０】
マザーボード上に複数の第１メモリ装置を装着する段階と、
対応するコマンド及びアドレス信号を前記マザーボード上の前記複数の第１メモリ装置にドライビングできる第１コマンド及びアドレスバッファを装着する段階と、を備えることを特徴とするメモリシステムの構成方法。
【請求項３１】
前記アドレスバッファから前記マザーボード上の前記第１メモリ装置に前記コマンド及びアドレス信号のための第１信号線を配線する段階を備えることを特徴とする請求項３０に記載のメモリシステムの構成方法。
【請求項３２】
前記マザーボード上に装着されているメモリコントローラから前記第１コマンド及びアドレスバッファに前記コマンド及びアドレス信号のための第２信号線を配線し、前記第１信号線は、前記第２信号線と垂直であることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３３】
システムクロックに応答して第１クロックを発生する位相同期ループを前記マザーボード上に装着する段階を備えることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３４】
システムクロックに応答して第１クロックを発生する遅延同期ループを前記マザーボード上に装着する段階を備えることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３５】
前記マザーボード上に装着されている受信部を通じて前記マザーボード上に装着されているメモリコントローラとメモリモジュールを電気的に連結する段階を備えることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３６】
メモリモジュールのモジュールボード上に第２メモリ装置を装着する段階と、
前記モジュールボード上に第２コマンド及びアドレスバッファを装着する段階と、を具備えており、
前記モジュールボードは、前記マザーボード上に装着されているソケットを通じてメモリコントローラに連結されることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３７】
システムクロックに応答して第１クロックを発生する位相同期ループを前記マザーボード上に装着する段階を備えることを特徴とする請求項３６に記載のメモリシステムの構成方法。
【請求項３８】
システムクロックに応答して第１クロックを発生する遅延同期ループを前記マザーボード上に装着する段階を備えることを特徴とする請求項３７に記載のメモリシステムの構成方法。
【請求項３９】
マザーボードに直接装着され、複数のコマンド及びアドレス信号を発生するメモリコントローラと、
前記マザーボード上に直接装着され、前記コマンド及びアドレス信号を受信する第１バッファと、
前記マザーボード上に直接装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の信号線と、を備えることを特徴とするメモリシステム。
【請求項４０】
マザーボードに直接装着され、複数のコマンド及びアドレス信号を発生するメモリコントローラと、
前記マザーボード上に直接装着され、前記コマンド及びアドレス信号を受信する第１バッファと、
前記マザーボード上に直接装着され、前記第１バッファに連結する少なくとも一つの第１メモリ装置と、
前記少なくとも一つのメモリモジュールは、モジュールボード上に装着され前記コマンド及びアドレス信号を受信する第２バッファと、前記第２バッファに連結され前記少なくとも一つの第１メモリ装置よりも前記メモリコントローラから遠い位置において前記モジュールボード上に装着される少なくとも一つの第２メモリ装置と、を具備する少なくとも一つのメモリモジュールと、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の第１信号線と、
前記モジュールボード上における前記第２バッファ及び前記少なくとも一つの第２メモリ装置に配線される複数の第２信号線と、を備えることを特徴とするメモリシステム。
【請求項４１】
マザーボードに直接装着され、複数のコマンド及びアドレス信号を発生するメモリコントローラと、
前記マザーボード上に直接装着され、前記コマンド及びアドレス信号を受信する第１バッファと、
前記マザーボード上に直接装着され、クロック信号を受信する位相同期ループと、
前記マザーボード上に直接装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の信号線を備えており、
前記第１メモリ装置は、前記位相同期ループから出力される内部クロック信号に同期して動作することを特徴とするメモリシステム。
【請求項４２】
マザーボードに直接装着され、複数のコマンド及びアドレス信号を発生するメモリコントローラと、
前記マザーボード上に直接装着され、前記コマンド及びアドレス信号を受信する第１バッファと、
前記マザーボード上に直接装着され、クロック信号を受信する第１位相同期ループと、
前記マザーボード上に直接装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、
モジュールボード上に装着され、前記コマンド及びアドレス信号を受信する第２バッファと、前記第２バッファに連結され前記少なくとも一つの第１メモリ装置よりも前記メモリコントローラから遠い位置において前記モジュールボード上に装着される少なくとも一つの第２メモリ装置と、を具備する少なくとも一つのメモリモジュールと、
前記マザーボード上に直接装着され、前記クロック信号を受信する第２位相同期ループと、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の第１信号線と、
前記モジュールボード上において前記第２バッファ及び前記少なくとも一つの第２メモリ装置に配線される複数の第２信号線と、を備えており、
前記第１メモリ装置は、前記第１位相同期ループから出力される第１内部クロック信号に同期して動作し、前記第２メモリ装置は、前記第２位相同期ループから出力される第２内部クロック信号に同期して動作することを特徴とするメモリシステム。