【手続補正書】
【提出日】平成30年12月10日(2018.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
構成可能なダイであって、
制御およびアドレス（ＣＡ）信号ならびにデータ（ＤＱ）信号を伝えるように構成される論理要素と、
前記論理要素と通信する第１の汎用物理インタフェース（ＰＨＹ）および第２の汎用ＰＨＹ、ここにおいて、前記第１の汎用ＰＨＹおよび前記第２の汎用ＰＨＹの各々は、ＣＡ  ＰＨＹとしておよびＤＱ  ＰＨＹとして構成可能であり、前記論理要素は、前記ＣＡ信号および前記ＤＱ信号を、前記第１のおよび第２の汎用ＰＨＹのうちの異なるものに伝えるように構成可能であり、さらにここにおいて、前記第１の汎用ＰＨＹはさらに、第１のチャネルに従って、ＤＱ信号を受け取るように構成され、前記第２の汎用ＰＨＹはさらに、第２のチャネルに従って、ＤＱ信号を受け取るように構成される、と、
適合クロック信号を前記第１の汎用ＰＨＹおよび前記第２の汎用ＰＨＹの各々に提供するように構成されるクロックコントローラ（ＣＣ）と、
を備える、構成可能なダイ。
【請求項２】
前記論理要素はさらに、
第１の値または第２の値のいずれかである値を伝達する信号を受け取ることと、
前記値が前記第１の値である場合、
前記ＣＡ信号を、前記第１の汎用ＰＨＹに伝え、および、
前記ＤＱ信号を、前記第２の汎用ＰＨＹに伝えることと、
前記値が前記第２の値である場合、
前記ＣＡ信号を、前記第２の汎用ＰＨＹに伝え、および、
前記ＤＱ信号を、前記第１の汎用ＰＨＹに伝えることと、
を行うように構成される、
請求項１に記載の構成可能なダイ。
【請求項３】
前記第１の値は、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）であるメモリのタイプに対応し、前記第２の値は、ＬＰＤＤＲ４であるメモリのタイプに対応する、請求項２に記載の構成可能なダイ。
【請求項４】
ＤＱ  ＰＨＹとして構成された第１の複数の汎用ＰＨＹおよび第２の複数の汎用ＰＨＹをさらに備え、ここにおいて、前記第１の複数のＰＨＹはさらに、前記第１のチャネルに従って、ＤＱ信号を受け取るように構成され、前記第２の複数のＰＨＹはさらに、前記第２のチャネルに従って、ＤＱ信号を受け取るように構成される、
ここにおいて、前記クロックコントローラ（ＣＣ）は、前記適合クロック信号を前記第１の複数のＰＨＹおよび前記第２の複数のＰＨＹの各々に提供するように構成される、  請求項１に記載の構成可能なダイ。
【請求項５】
前記構成可能なダイはさらに、
前記論理要素に結合されかつ前記ＣＡ信号および前記ＤＱ信号を生成するように構成されるメモリコントローラを備える、請求項１に記載の構成可能なダイ。
【請求項６】
前記メモリコントローラに結合されたモデムをさらに備える、請求項５に記載の構成可能なダイ。
【請求項７】
前記第１の汎用ＰＨＹは、ＬＰＤＤＲ４タイプのメモリをサポートするために、第２のＤＱ信号を生成するためのＤＱ  ＰＨＹとして構成される、請求項３に記載の構成可能なダイ。
【請求項８】
前記論理要素は、
前記ＣＡ信号および前記ＤＱ信号を受け取り、かつ、前記第１の汎用ＰＨＹに送るために前記ＣＡ信号および前記ＤＱ信号から選択するように構成されるマルチプレクサを備え、前記選択は制御信号入力に基づく、請求項１に記載の構成可能なダイ。
【請求項９】
装置であって、
第１のタイプのメモリまたは第２のタイプのメモリのどちらがサポートされているかに対応する入力に応じて、制御およびアドレス（ＣＡ）ＰＨＹとしておよびデータ（ＤＱ）ＰＨＹとして構成可能な汎用物理インタフェース（ＰＨＹ）と、
前記入力に応じて、ＣＡ信号およびＤＱ信号を前記汎用ＰＨＹに伝えるための手段と、
第１の複数の汎用ＰＨＹおよび第２の複数の汎用ＰＨＹと、
適合クロック信号を前記第１の複数のＰＨＹおよび前記第２の複数のＰＨＹの各々に提供するように構成されるクロックコントローラ（ＣＣ）、ここにおいて、前記第１の複数の汎用ＰＨＹおよび前記第２の複数の汎用ＰＨＹは、ＤＱ  ＰＨＹとして構成され、前記第１の複数のＰＨＹはさらに、第１のチャネルに従って、ＤＱ信号を受け取るように構成され、前記第２の複数のＰＨＹはさらに、第２のチャネルに従って、ＤＱ信号を受け取るように構成される、と、
を備える、前記第１のタイプのメモリおよび前記第２のタイプのメモリを選択的にサポートするためのシステムオンチップ（ＳｏＣ）
を備える、装置。
【請求項１０】
前記ＳｏＣはさらに、前記ＣＡ信号および前記ＤＱ信号を提供するように構成されるメモリコントローラを備える、請求項９に記載の装置。
【請求項１１】
前記ＳｏＣは、前記第１のタイプのメモリをサポートするように構成され、前記汎用ＰＨＹは、ＣＡ  ＰＨＹとして構成され、伝えるための前記手段は、前記入力に基づいて、前記メモリコントローラから前記汎用ＰＨＹにＣＡ信号のみを伝えるように構成される、請求項９に記載の装置。
【請求項１２】
前記ＳｏＣは、前記第２のタイプのメモリをサポートするように構成され、前記汎用ＰＨＹは、ＤＱ  ＰＨＹとして構成され、伝えるための前記手段は、前記入力に基づいて、前記メモリコントローラから前記汎用ＰＨＹにＤＱ信号のみを伝えるように構成される、請求項９に記載の装置。
【請求項１３】
伝えるための前記手段および前記第１のＰＨＹを収容するように構成される第１のパッケージと、
メモリを備え、かつパッケージオンパッケージ（ＰｏＰ）構成において、またはサイドバイサイドパッケージ構成において、前記第１のパッケージに結合される、第２のパッケージと、
をさらに備える、請求項９に記載の装置。
【請求項１４】
パッケージオンパッケージ（ＰｏＰ）装置であって、
第１のタイプのメモリおよび第２のタイプのメモリのうちの１つを選択的にサポートするように構成されるメモリ回路要素を備える第１のパッケージ、ここにおいて、前記メモリ回路要素は、
複数の物理インタフェース（ＰＨＹ）、ここにおいて、前記複数のインタフェースの各々は、制御およびアドレス（ＣＡ）ＰＨＹとしておよびデータ（ＤＱ）ＰＨＹとして選択的に構成可能である、と、
論理要素であって、
ＣＡ信号を、前記複数のＰＨＹにおける、ＣＡ  ＰＨＹとして構成されるＰＨＹに伝えることと、
ＤＱ信号を、前記複数のＰＨＹにおける、ＤＱ  ＰＨＹとして構成されるＰＨＹに、およびＤＱ  ＰＨＹとして構成されるＰＨＹから、伝えることと、
を行うように構成される論理要素と、
を備える、と、
前記第１のタイプのメモリまたは前記第２のタイプのメモリを備える第２のパッケージ、ここにおいて、前記第２のパッケージは、ＰｏＰ構成において、前記第１のパッケージに結合され、前記ＤＱ信号および前記ＣＡ信号は、第１のチャネルに関する信号および第２のチャネルに関する信号を備える、と、
を備え、
前記ＰｏＰ装置はさらに、各ＰＨＹへの、および各チャネルに関する、適合クロック信号を提供するように構成されるクロックコントローラ（ＣＣ）を備える、
ＰｏＰ装置。
【請求項１５】
単一のダイを使用して異なるメモリタイプをサポートするための方法であって、
メモリタイプインジケーションを受け取ることと、
前記メモリタイプインジケーションに基づいて、制御およびアドレス（ＣＡ）信号を、第１の汎用物理インタフェース（ＰＨＹ）に伝えることと、
前記メモリタイプインジケーションに基づいて、データ（ＤＱ）信号を、第２の汎用ＰＨＹに伝えることと、
前記第１の汎用ＰＨＹおよび前記第２の汎用ＰＨＹをクロックするために、適合クロック信号を生成すること、前記ＣＡ信号および前記ＤＱ信号は、メモリに関して、異なるチャネルに対応する、と、
を備える、方法。