【手続補正書】
【提出日】平成19年3月19日(2007.3.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、
前記エミッタ／ソース領域と前記リサーフ領域との間の部分の前記ベース領域を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、
前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、
前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極とを備えていることを特徴とする高耐圧半導体スイッチング素子。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
請求項２に記載の高耐圧半導体スイッチング素子において、
前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向における前記コレクタ領域の各部分の長さは４８μｍ以下であることを特徴とする高耐圧半導体スイッチング素子。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
ところで、特許文献１には、スイッチング素子１チップ内に縦型ＩＧＢＴと縦型パワーＭＯＳＦＥＴとを共存させる構成が提案されている。しかしながら、この構成では縦型ＩＧＢＴの駆動能力に対して縦型パワーＭＯＳＦＥＴの電流能力が小さすぎ、その結果、軽負荷時にパワーＭＯＳＦＥＴを駆動させることは実用的に難しい。さらに、当該構成においては、半導体基板裏面に段差を形成しなければならないので、作製プロセスが困難である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の高耐圧半導体スイッチング素子によると、素子に流れるコレクタ電流が比較的小さい時にはＭＯＳＦＥＴ動作をさせることができると共に、当該コレクタ電流が大きくなるとＩＧＢＴ動作をさせることができるので、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。従って、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせることができると共に重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子を実現することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
この場合、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向における前記コレクタ領域の各部分の長さは４８μｍ以下であると、コレクタ領域の各部分の長さを４８μｍよりも大きく設定する場合と比べて、フォールタイム（ｔｆ）を短くできるため、スイッチング損失を低減できる。また、コレクタ領域の各部分の長さを４８μｍよりも大きくする場合と比べて、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り換わるときのコレクタ電圧Ｖｃｈを大きくすることができるから、軽負荷時により実用的なＭＯＳＦＥＴ動作をさせることが可能となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
以上に説明した、本実施形態の高耐圧半導体スイッチング素子によると、素子に流れるコレクタ電流が比較的小さい時にはＭＯＳＦＥＴ動作をさせることができると共に、当該コレクタ電流が大きくなるとＩＧＢＴ動作をさせることができるので、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。従って、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせることができると共に重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子を実現することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
また、本実施形態の高耐圧半導体スイッチング素子によると、コレクタ領域２０３及びドレイン領域２１３はそれぞれ分離した複数の部分から構成され、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に対して垂直な方向において、コレクタ領域２０３の各部分とドレイン領域２１３の各部分とが交互に接触するように配置されている。従って、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り換わりにくくなるので、ＭＯＳＦＥＴ動作においてより大きなコレクタ（ドレイン）電流を流すことができる。具体的には、例えばコレクタ領域２０３の各部分とドレイン領域２１３の各部分とが、本実施形態と異なり、コレクタ領域２０３からエミッタ／ソース領域２０６へと向かう方向に沿って配置されている場合には、ＭＯＳＦＥＴ動作時にコレクタ領域２０３の各部分の下側が電流経路となって、コレクタ領域２０３周囲のリサーフ領域２０２に電圧降下が起こりやすくなる。このため、ほとんどＭＯＳＦＥＴ動作しないうちにコレクタ領域２０３からリサーフ領域２０２にホール注入が開始されてしまい、ＩＧＢＴ動作に移行してしまうので、軽負荷から重負荷までの全域にわたって損失を低減することは難しくなる。それに対して、本実施形態においては、コレクタ領域２０３及びドレイン領域２１３の前述の構成によってＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り換わりにくくなり、より実用的な軽負荷時ＭＯＳＦＥＴ動作が可能となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
本体回路１２内には、前述の本実施形態の高耐圧半導体スイッチング素子１３と電圧制御回路１４とが設けられている。ここで、当該本実施形態のスイッチング素子１３、電圧制御回路１４、後述する起動回路１５、高耐圧のＪＦＥＴ部５１、及びＪＦＥＴ部５１から起動回路１５まで延びる第２ドレイン電極２２０は全てワンチップに集積化されている。トランス４内には一次巻線４１が設けられており、当該一次巻線４１の一端と本実施形態のスイッチング素子１３のコレクタ／ドレイン電極２１１とが接続されており、一次巻線４１の他端と一次側整流平滑回路１１の入力コンデンサ３２の高電位側の端子とが接続されている。また、スイッチング素子１３のエミッタ／ソース電極２１２は入力コンデンサ３２の接地電位側の端子に接続されており、これによって、一次側整流平滑回路１１から出力される入力直流電圧は、一次巻線４１とスイッチング素子１３とからなる直列接続回路に印加される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
また、第１〜第４の実施形態において、Ｎ型リサーフ領域２０２、２１７又は２２２が形成されたＰ型半導体基板２０１に本発明の半導体スイッチング素子を設けたが、これに代えて、Ｐ型リサーフ領域が形成されたＮ型半導体基板に本発明の半導体スイッチング素子を設けてもよい。