【手続補正書】
【提出日】平成20年8月22日(2008.8.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板（２５２）の上に集積回路（２５１）を形成する方法であって、
第１のソース／ドレイン・シリサイド・エリア（２６６）と、前記第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート領域（２６３）とを有する第１のタイプの半導体デバイス（２７０）を形成するステップと、
第２のソース／ドレイン・シリサイド・エリア（２５６）と、前記第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート領域（２５８）とを有する第２のタイプの半導体デバイス（２８０）を形成するステップと、
前記第１及び第２のソース／ドレイン・シリサイド・エリア（２６６、２５６）全体の上に誘電体層を形成するステップと、
前記第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を堆積させるステップと、
前記第２のタイプのゲート領域（２５８）のみの上で第１のフルシリサイド（ＦＵＳＩ）ゲート形成を行うステップと、
前記第１及び第２のタイプの半導体デバイス（２７０、２８０）の両方の上に第２の金属層（２７５）を堆積させるステップと、
前記第１のタイプのゲート領域（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップと、
を含む方法。
【請求項２】
前記第１の金属層（２１８）及び前記第２の金属層（２７５）の各々の上にキャップ層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記第１及び第２のタイプのゲート領域（２６３、２５８）の各々は、ポリシリコン材料を含み、前記第１及び第２のＦＵＳＩゲート形成の各々は、
前記ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、
未反応の金属及び前記キャップ層を除去するステップと、
前記金属リッチなシリサイドを、前記第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップと、
を含む、請求項２に記載の方法。
【請求項４】
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスにおいて自己整合デュアル・フルシリサイド（ＦＵＳＩ）ゲートを製造する方法であって、
半導体基板（２５２）の中の第１のウェル領域（２５３）と、前記第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）と、前記第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート領域（２６３）とを有する第１のタイプの半導体デバイス（２７０）を形成するステップと、
前記半導体基板（２５２）の中の第２のウェル領域（２５４）と、前記第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）と、前記第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート領域（２５８）とを有する第２のタイプの半導体デバイス（２８０）を形成するステップと、
前記第１及び第２のソース／ドレイン・シリサイド・エリア（２６６、２５６）の各々の上に誘電体層を形成するステップと、
前記第１のタイプの半導体デバイス（２７０）をマスクで遮蔽するステップと、
前記第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を堆積させるステップと、
前記第２のタイプのゲート領域（２５８）の上で第１のＦＵＳＩゲート形成を行うステップと、
前記マスクを除去するステップと、
前記第１及び第２のタイプの半導体デバイス（２７０、２８０）の上に第２の金属層（２７５）を堆積させるステップと、
前記第１のタイプのゲート領域（２６３）の上で第２のＦＵＳＩゲート形成を行うステップと、
を含む方法。
【請求項５】
前記第１の金属層（２１８）は、前記第２の金属層（２７５）とは異なる材料で形成される、請求項４に記載の方法。
【請求項６】
前記第１の金属層（２１８）及び前記第２の金属層（２７５）の各々の上にキャップ層を形成するステップをさらに含む、請求項４に記載の方法。
【請求項７】
前記第１及び第２のタイプのゲート領域（２６３、２５８）の各々は、ポリシリコン材料を含み、前記第１及び第２のＦＵＳＩゲート形成の各々は、
前記ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、
未反応の金属及び前記キャップ層を除去するステップと、
前記金属リッチなシリサイドを、前記第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップと、
を含む、請求項６に記載の方法。
【請求項８】
半導体基板（２５２）の上にフルシリサイド（ＦＵＳＩ）ゲート（２５８、２６３）を含む集積回路（２５１）を製造する方法であって、
前記半導体基板（２５２）の中の第１のウェル領域（２５３）と、前記第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）と、前記第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート領域（２６３）とを有する第１のタイプの半導体デバイス（２７０）を形成するステップと、
前記半導体基板（２５２）の中の第２のウェル領域（２５４）と、前記第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）と、前記第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート領域（２５８）とを有する第２のタイプの半導体デバイス（２８０）を形成するステップと、
前記第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を選択的に形成するステップと、
前記第２のタイプのゲート領域（２５８）のみの上で第１のＦＵＳＩゲート形成を行うステップと、
前記第１のタイプの半導体デバイス（２７０）及び前記第２のタイプの半導体デバイス（２８０）の上に第２の金属層（２７５）を堆積させるステップと、
前記第１のタイプのゲート領域（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップと、
を含む方法。
【請求項９】
前記第１の金属層（２１８）は、前記第２の金属層（２７５）とは異なる材料で形成され、前記第１の金属層（２１８）及び前記第２の金属層（２７５）は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、及びそれらの合金のいずれかで形成される、請求項８に記載の方法。
【請求項１０】
前記第１の金属層（２１８）及び前記第２の金属層（２７５）の各々の上にキャップ層を形成するステップをさらに含み、前記キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含む、請求項８に記載の方法。
【請求項１１】
前記第１及び第２のタイプのゲート領域（２６３、２５８）の各々は、ポリシリコン材料を含み、前記第１及び第２のＦＵＳＩゲート形成の各々は、
前記ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、
未反応の金属及び前記キャップ層を除去するステップと、
前記金属リッチなシリサイドを、前記第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップと、
を含む、請求項１０に記載の方法。