【事件の表示】
　特願２０００−１１７９９２「半導体集積回路装置」拒絶査定不服審判事件〔平成１３年１１月　２日出願公開、特開２００１−３０８３３０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年４月１９日の出願であって、平成１８年１月１０日付けで拒絶査定がなされ、これに対して同年２月１５日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後前置審査において、同年６月２３日付けで拒絶理由が通知され、それに対して同年８月２８日付けで手続補正がなされ、さらに平成１９年４月１２日付けで拒絶理由が通知され、同年６月１３日付けで手続補正がなされたものである。
　
２．平成１９年６月１３日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１９年６月１３日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
補正前の請求項１ないし６をそれぞれ補正後の請求項１ないし６とし、補正前の明細書の【０００７】及び【０００８】を、補正後の明細書の【０００７】及び【０００８】と補正し、補正前の明細書の【０００９】を削除し、補正前の明細書の【００１０】ないし【０１１４】を補正後の明細書の【０００９】ないし【０１１３】とするものであって、補正後の請求項１ないし６は以下のとおりである。
「【請求項１】　第1導電型の半導体基板と、
前記半導体基板上に絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成されるソース領域と、
前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続されるドレイン領域と、
前記ソース及びドレイン領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記ソース又はドレイン領域の少なくとも一方の領域下であり、かつ、前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域と、
前記ソース又はドレイン領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記ソース又はドレイン領域と前記第1の領域とを接続する第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成することを特徴とする半導体集積回路装置。
【請求項２】　第1導電型の半導体基板と、
前記半導体基板上に絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成されるソース領域と、
前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続されるドレイン領域と、
前記ソース及びドレイン領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記ソース領域下であり、かつ、前記第1ゲート電極下ではない、前記半導体基板に形成される第1導電型の第1の領域と、
前記ソース領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記ソース領域と前記第1の領域とを接続する第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成することを特徴とする半導体集積回路装置。
【請求項３】　第1導電型の半導体基板と、
前記半導体基板上に第1絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成され、第1電極パッドに接続されるソース領域と、
前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成され、第2電極パッドに接続されるドレイン領域と、
前記ソース及びドレイン領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記ソース領域と前記ドレイン領域と前記第1ゲート電極との上であって、かつ前記第1電極パッドと前記第2電極パッドとの下に形成される第2絶縁体層と、
前記ソース又はドレイン領域の少なくとも一方の領域下であり、かつ、前記第１ゲート電極下ではない、前記半導体基板に形成される第2導電型の第1の領域と、
前記第1又は第2電極パッドと前記第1の領域とに介された前記第2絶縁体層と前記ソース又はドレイン領域と前記第1絶縁体層とを貫通し、前記第1又は第2電極パッドと前記ソース又はドレイン領域と前記第1の領域とを接続する第1導体であって、前記第1又は第2電極パッドと前記第1の領域との間に直線状に形成される前記第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成することを特徴とする半導体集積回路装置。
【請求項４】　第1導電型の半導体基板と、
前記半導体基板上に第1絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成され、第1電極パッドに接続されるソース領域と、
前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成され、第2電極パッドに接続されるドレイン領域と、
前記ソース及びドレイン領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記ソース領域と前記ドレイン領域と前記第1ゲート電極との上であって、かつ前記第1電極パッドと前記第2電極パッドとの下に形成される前記第2絶縁体層と、
前記ソース領域下であり、かつ、前記第１ゲート電極下ではない、前記半導体基板に形成される第1導電型の第1の領域と、
前記第1電極パッドと前記第1の領域とに介された前記第2絶縁体層と前記ソース領域と前記第1絶縁体層を貫通し、前記第1電極パッドと前記第1ソース領域と前記第1の領域とを接続する第1導体であって、前記第1電極パッドと前記第1の領域との間に直線状に形成される前記第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成することを特徴とする半導体集積回路装置。
【請求項５】　第1導電型の半導体基板と、
前記半導体基板上に絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成されるソース領域と、
前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続されるドレイン領域と、
前記ソース及びドレイン領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記ソース又はドレイン領域の少なくとも一方の領域下であり、かつ前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域と、
前記ソース又はドレイン領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記ソース又はドレイン領域と前記第1の領域とを接続する第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成し、
前記電極パッドに加えられた前記サージ電圧が、前記第1の領域の上方にある前記ソース領域又は前記ドレイン領域、前記第１導体及び前記第１の領域を介して前記半導体基板に伝達されることを特徴とする半導体集積回路装置。
【請求項６】　第1導電型の半導体基板と、
前記半導体基板上に絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成されるソース領域と、
前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続されるドレイン領域と、
前記ソース及びドレイン領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記ソース領域下であり、かつ前記第1ゲート電極下ではない、前記半導体基板に形成される、第1導電型の第1の領域と、
前記ソース領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記ソース領域と前記第1の領域とを接続する第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成し、
前記電極パッドに加えられた前記サージ電圧が、前記ドレイン領域、前記ソース領域、前記第１導体及び前記第１の領域を介して前記半導体基板に伝達されることを特徴とする半導体集積回路装置。」
　
（２）本件補正の内容の整理
補正事項を整理すると以下のとおりである。
（ａ）補正事項１
　補正前の請求項１の「第1不純物領域」、「第2不純物領域」、「前記第1及び前記第2不純物領域」、「前記第1又は前記第2不純物領域」を、それぞれ補正後の請求項１の「ソース領域」、「ドレイン領域」、「前記ソース及びドレイン領域」、「前記ソース又はドレイン領域」と補正すること。
（ｂ）補正事項２
　補正前の請求項２の「第1不純物領域」、「第2不純物領域」、「前記第1及び前記第2不純物領域」を、それぞれ補正後の請求項２の「ソース領域」、「ドレイン領域」、「前記ソース及びドレイン領域」と補正すること。
（ｃ）補正事項３
　補正前の請求項３の「第1不純物領域」、「第2不純物領域」、「前記第1及び前記第2不純物領域」、「前記第1又は前記第2不純物領域」を、それぞれ補正後の請求項３の「ソース領域」、「ドレイン領域」、「前記ソース及びドレイン領域」、「前記ソース又はドレイン領域」と補正すること。
（ｄ）補正事項４
　補正前の請求項４の「第1不純物領域」の記載の一箇所を、補正後の請求項４の「第1ソース領域」と補正すること。（補正事項４−１）
　補正前の請求項４の「第1不純物領域」、「第2不純物領域」、「前記第1及び前記第2不純物領域」を、それぞれ補正後の請求項４の「ソース領域」、「ドレイン領域」、「前記ソース及びドレイン領域」と補正すること。（補正事項４−２）
（ｅ）補正事項５
　補正前の請求項５の「第1不純物領域」、「第2不純物領域」、「前記第1及び前記第2不純物領域」、「前記第1又は前記第2不純物領域」を、それぞれ補正後の請求項５の「ソース領域」、「ドレイン領域」、「前記ソース及びドレイン領域」、「前記ソース又はドレイン領域」と補正すること。（補正事項５−１）
　補正前の請求項５の「前記第1又は前記第2不純物領域の少なくとも一方の領域下にある前記半導体基板に形成される、第2導電型の第1の領域」を、補正後の請求項５の「前記ソース又はドレイン領域の少なくとも一方の領域下であり、かつ前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域」と補正すること。（補正事項５−２）
　補正前の請求項５の「前記電極パッドに加えられた前記サージ電圧が、前記第１不純物領域又は前記第２不純物領域、前記第１導体及び前記第１の領域を介して前記半導体基板に伝達されること」を、補正後の請求項５の「前記電極パッドに加えられた前記サージ電圧が、前記第1の領域の上方にある前記ソース領域又は前記ドレイン領域、前記第１導体及び前記第１の領域を介して前記半導体基板に伝達される」と補正すること。（補正事項５−３）
（ｆ）補正事項６
　補正前の請求項６の「第1不純物領域」、「第2不純物領域」、「前記第1及び前記第2不純物領域」を、それぞれ補正後の請求項６の「ソース領域」、「ドレイン領域」、「前記ソース及びドレイン領域」と補正すること。（補正事項６−１）
　補正前の請求項６の「前記第1不純物領域下にある前記半導体基板に形成される、第1導電型の第1の領域」を、補正後の請求項６の「前記ソース領域下であり、かつ前記第1ゲート電極下ではない、前記半導体基板に形成される、第1導電型の第1の領域」と補正すること。（補正事項６−２）
　補正前の請求項６の「前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成」を、補正後の請求項６の「前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成し、」と補正すること。（補正事項６−３）
（ｇ）補正事項７
　補正前の明細書の【０００７】及び【０００８】を、補正後の明細書の【０００７】及び【０００８】と補正し、補正前の明細書の【０００９】を削除するとともに、補正前の、明細書の【００１０】ないし【０１１４】を補正後の明細書の【０００９】ないし【０１１３】と補正すること。
　
（３）本件補正についての検討
（３−１）補正の目的の適否及び新規事項の追加について
（ａ）補正事項１、補正事項３について
　補正事項１、補正事項３についての補正は、「第1不純物領域」、「第2不純物領域」、「前記第1及び前記第2不純物領域」、「前記第1又は前記第2不純物領域」を「ソース領域」、「ドレイン領域」、「前記ソース及びドレイン領域」、「前記ソース又はドレイン領域」と補正することで、機能的に限定するものであって、特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に該当する。また、願書に最初に添付した明細書には、「【００２２】　図3に示すように、ｎMOS出力回路素子109は、半導体層306に形成された不純物領域であるソース領域（第1不純物領域）301aと、ドレイン領域（第2不純物領域）301bと、ゲート絶縁膜309と、ゲート絶縁膜309上のゲート電極（第1ゲート電極）302とから構成されている。」、「【００８０】　また、ドレイン領域601bは、半導体層606上に堆積された絶縁膜608のみを貫通し形成されたトレンチ612bが設けられ、このトレンチ612bを通じて、ドレイン領域601bとドレイン電極603bとが電気的に接続されている。」と記載されているから、この補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　したがって、補正事項１、補正事項３についての補正は、特許請求の範囲の減縮を目的とするものであって、特許法第１７条の２第４項第２号に該当し、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項の要件を満たしている。
　
（ｂ）補正事項２、補正事項４について
　補正事項４−１についての補正は、補正前の請求項４の「第1不純物領域」を、補正後の請求項４の「第1ソース領域」と補正するものであるが、「第1ソース領域」は、明らかに「ソース領域」の誤記であり、補正事項１、補正事項３についての補正において既に検討したように、「第1不純物領域」を「ソース領域」と補正することで、機能的に限定するものであって、特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に該当する。
　補正事項２、補正事項４−２についての補正は、「第1不純物領域」、「第2不純物領域」、「前記第1及び前記第2不純物領域」を「ソース領域」、「ドレイン領域」、「前記ソース及びドレイン領域」と補正することで、機能的に限定するものであって、特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に該当する。
　また、願書に最初に添付した明細書には、「【００５３】　第2の実施形態では、図5に示すように、ｎMOS出力回路素子409の不純物領域であるソース領域501aと絶縁膜508とを貫通し、半導体基板504に至る第1トレンチが設けられている。」、「【００７７】　更に、図6に示されるように、ｎMOS出力回路素子409が形成された半導体層606上には絶縁膜608が堆積され、ｎMOS出力回路素子409の不純物領域であるソース領域601aには、絶縁膜608及びソース領域601aを貫通し、半導体基板604に至る第1トレンチ612aが設けられている。」、「【００８０】　また、ドレイン領域601bは、半導体層606上に堆積された絶縁膜608のみを貫通し形成されたトレンチ612bが設けられ、このトレンチ612bを通じて、ドレイン領域601bとドレイン電極603bとが電気的に接続されている。」と記載されているから、補正事項２、補正事項４についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　したがって、補正事項２、補正事項４についての補正は、特許請求の範囲の減縮を目的とするものであって、特許法第１７条の２第４項第２号に該当し、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項の要件を満たしている。
　
（ｃ）補正事項５について
　補正事項５−１についての補正は、補正事項１、補正事項３についての補正と同様に、特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に該当し、また、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　補正事項５−２についての補正は、補正事項１、補正事項３および補正事項５−１についての補正において既に検討した「前記第1又は前記第2不純物領域」を、「前記ソース又はドレイン領域」とする補正を除けば、「第2導電型の第1の領域」が、「前記第1ゲート電極下ではない、」半導体基板に形成されるということを限定したものであって、特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に該当する。また、願書に最初に添付した明細書の「【００２６】　第１の実施形態においては、第1トレンチ312aが設けられたソース領域301a下の半導体基板304に、半導体基板304と逆導電型の、例えばｎ形不純物であるAsが導入された第2導電型を有する第1導電領域311が設けられている。」の記載及び図３から、この補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　補正事項５−３についての補正は、補正事項１、補正事項３および補正事項５−１についての補正において既に検討した、「第1不純物領域」、「第2不純物領域」を「ソース領域」、「ドレイン領域」とする補正を除けば、「前記ソース領域又は前記ドレイン領域」が、「前記第1の領域の上方にある」点で限定するものであって、特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に該当する。また、願書に最初に添付した明細書の「【００３０】　本実施形態においては、ソース領域301aの直下のｐ形半導体基板304に、ｎ形第1導電領域311を設け、半導体基板304内にPN接合ダイオード113を形成している。」、「【００３１】　即ち、この半導体集積回路装置では、まず、外部接続端子101から与えられたサージ電圧がｎMOS出力回路素子109のドレイン領域301bからゲート電極302下のチャネル領域を通り、ソース領域301aへ伝えられる。その後、ソース領域301aに伝えられたサージ電圧はソース領域301aに接続されたPN接合ダイオード113を通して、最も高いサージ電圧が加わる絶縁体層下、つまりドレイン領域301b下の半導体基板304へ素早く伝えられる。」の記載から、この補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　
（ｄ）補正事項６について
　補正事項６−１についての補正は、補正事項２、補正事項４についての補正と同様に、特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に該当し、また、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　補正事項６−２についての補正は、補正事項２、補正事項４および補正事項６−１についての補正において既に検討した「第1不純物領域」を、「ソース領域」とする補正を除けば、「第1導電型の第1の領域」が、「前記第1ゲート電極下ではない、」半導体基板に形成されるということを限定したものであって、特許請求の範囲の減縮を目的とするものであるから、特許法第１７条の２第４項第２号に該当する。また、願書に最初に添付した明細書の「【００５３】　第2の実施形態では、図5に示すように、ｎMOS出力回路素子409の不純物領域であるソース領域501aと絶縁膜508とを貫通し、半導体基板504に至る第1トレンチが設けられている。第1トレンチ512aが設けられた
ソース領域501a下
　補正事項６−３についての補正は、「保護素子を構成」を「保護素子を構成し、」とするものであって、誤記を訂正するものであるから、特許法第１７条の２第４項第３号に該当する。
　
（ｅ）補正事項７について
　補正事項７についての補正は、補正事項１ないし６についての補正に伴い、明細書の記載を整合させるためのものであり、補正事項１ないし６についての補正は、上記（ａ）ないし（ｄ）において検討したとおり、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、補正事項７についての補正も、同様に、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　
　以上のとおり、補正事項１ないし補正事項６についての補正は、特許法第１７条の２第４項に規定する要件を満たし、同法同条第３項の規定に適合し、補正事項７についての補正は、同法同条第３項の規定に適合する。
　
　ここで、補正事項１ないし補正事項６についての補正を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たし、かつ同法同条第４項第２号に掲げる事項（特許請求の範囲の減縮）を目的とするものであるから、本件補正が、同法同条第５項で準用する同法第１２６条第５項の規定に適合するか否かについて更に検討する。
　
（３−２）独立特許要件の検討
（３−２−１）補正後の請求項１に記載された発明
　補正後の請求項１に記載された発明は、上記２．（１）に示した補正後の請求項１に記載されたとおりのものである。
　
（３−２−２）刊行物に記載された発明
　刊行物１．　特開平９−６４１９８号公報
　拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開平９−６４１９８号公報には、「半導体集積回路装置」（発明の名称）に関して、図１及び図２とともに、以下の事項が記載されている。
「【特許請求の範囲】
【請求項１】  半導体基板上に絶縁体層を介して設けられた半導体層に半導体回路素子を形成して成る半導体集積回路と、この半導体集積回路に接続された電源端子と、上記半導体集積回路に接続された接地端子と、
上記半導体集積回路に接続されて外部との信号の
出力が行われる外部接続端子
上記電源端子と上記接地端子間に接続されて上記半導体集積回路を保護する第２の保護回路を具備することを特徴とする半導体集積回路装置。
【請求項２】  上記第２の保護回路はダイオードで構成されることを特徴とする請求項１に記載の半導体集積回路装置。」
「【請求項５】  上記第２の保護回路は上記半導体基板内に形成された半導体素子で構成されることを特徴とする請求項１に記載の半導体集積回路装置。」
「【００１３】本発明によれば、
電源入力端子に、接地端子に対して負となる極性のサージが印加された場合、
ダイオードにサージによる順方向バイアスが印加される
サージ電流が流れる。
電源入力端子に、接地端子に対して正となる極性の電源電圧よりも高いサージが印加された場合
ダイオードにサージによる逆バイアスが印加
ダイオードがブレークダウンする
サージ電流が流れる
電源入力端子にサージが印加されても、ＣＭＯＳインバータ回路にサージが印加されることを防止する
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実施の形態について説明する。
【００１５】図１は、本発明を具体化した第１の実施の形態を示すもので、半導体集積回路装置の要部断面構造図である。
【００１６】図１に於いて、本半導体集積回路装置１１は、入力回路としてのＣＭＯＳインバータ回路１２と、保護回路１３とを有して構成されている。
【００１７】
半導体基板１４は、例えば第１の導電型であるｐ型シリコン単結晶で構成
ＳｉＯ
2
から成る埋込み絶縁膜１５
島状に分離された単結晶シリコン層（以下ＳＯＩ層と記す）１６ａ、１６ｂ、１６ｃ
【００１８】そして、上記ＳＯＩ層１６ａと、このＳＯＩ層１６ａに形成されたソース領域１８ａ及びドレイン領域１９ａと、ＳＯＩ層１６ａ上に形成されたゲート絶縁膜２０ａと、このゲート絶縁膜２０ａ上に形成された例えばポリシリコンから成るゲート電極２１ａとによって、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）２２ａが構成される。同様にして、ＳＯＩ層１６ｂと、この
ＳＯＩ層１６ｂに形成されたソース領域１８ｂ及びドレイン領域１９ｂ
ゲート電極２１ｂ
ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）２２ｂ
【００１９】また、上記ＳＯＩ層１６ａ、１６ｂ及び素子分離絶縁膜１７上には、層間絶縁膜２３が形成されている。この層間絶縁膜２３に形成されたコンタクトホール２４を通して、例えばＡｌ合金で構成される配線２５（２５ａ〜２５ｍ）が、ソース領域１８（１８ａ〜１８ｃ）、ドレイン領域１９（１９ａ〜１９ｃ）及びゲート電極２１（２１ａ〜２１ｃ）に、それぞれ接続されている。
【００２０】ここで、ｎＭＯＳ２２ａのソース領域１８ａは配線２５ａによって接地端子（ＧＮＤ）２７に、
ｐＭＯＳ２２ｂのソース領域１８ｂは配線２５ｆによって直流電源入力端子（ＶC ）２８に、それぞれ接続
ｎＭＯＳ２２ａ及びｐＭＯＳ２２ｂによって、ＣＭＯＳインバータ回路１２
【００２１】尚、ｎＭＯＳ２２ａのドレイン領域１９ａと
ｐＭＯＳ２２ｂのドレイン領域１９ｂは、
ＣＭＯＳインバータ回路１２の出力端子（Ｐ）２９と接続
【００２２】一方、ＳＯＩ層１６ｃにも、同様にソース領域１８ｃ及びドレイン領域１９ｃと、ゲート絶縁膜２０ｃと、ゲート電極２１ｃとから成る保護トランジスタとしてのｎＭＯＳ３０が構成される。そして、このｎＭＯＳ３０と、素子分離絶縁膜１７上に形成された、例えばポリシリコンから成る保護抵抗３１とにより、保護回路１３が構成されている。
【００２３】更に、
埋込み絶縁膜１５には、基板コンタクトホール３３ａ及び３３ｂが形成
基板コンタクトホール３３ａによって露出された半導体基板１４内には、第２の導電型であるｎ型拡散層３４が形成
【００２４】そして、
ｎ型拡散層３４と、ｐ型シリコン単結晶から成る半導体基板１４との間のｐｎ接合により、ダイオード３５が構成
ｎ型拡散層３４は、層間絶縁膜２３に形成されたコンタクトホール２４を通して配線２５ｇに接続されており、更にこの配線２５ｇは直流電源入力端子２８に接続されている。
【００２６】また、基板コンタクトホール３３ｂによって露出された半導体基板１４内には、第１の導電型であるｐ型拡散層３６が形成される。このｐ型拡散層３６には、ｐ型不純物として、例えば硼素が１×１０20〜１×１０22ｃｍ-3の濃度に導入されている。
【００２７】上記ｐ型拡散層３６は、層間絶縁膜２３に形成されたコンタクトホール２４を通して、接地端子２７に接続された配線２５ｍと接続される。これによって、半導体基板１４は接地端子２７と接続されている。
【００２８】ところで、ｎ型拡散層３４とｐ型拡散層３６との間には、半導体基板１４から成る寄生抵抗が存在するが、この寄生抵抗の値はｎ型拡散層３４とｐ型拡散層３６との間の間隔や、半導体基板１４の不純物濃度を調整することによって保護回路としての動作上所望の値に設定すれば良い。
【００２９】保護回路１３を構成する保護抵抗３１は、その一方の端子が配線２５ｉによって信号入力端子（Ｓ）３７と接続される。また、保護抵抗３１のもう一方の端子は、配線２５ｈによって、ＣＭＯＳインバータ回路１２の入力部であるｎＭＯＳ２２ａのゲート電極２１ａ及びｐＭＯＳ２２ｂのゲート電極２１ｂにそれぞれ接続された配線２５ｂ及び２５ｅと接続されると共に、保護トランジスタとしてのｎＭＯＳ３０のドレイン領域１９ｃに接続された配線２５ｊと共通に接続されている。
【００３０】また、保護トランジスタとしてのｎＭＯＳ３０のソース領域１８ｃ及びゲート電極２１ｃは、それぞれ配線２５ｌ及び２５ｋによって接地端子２７に接続されている。
【００３１】ここでｎＭＯＳ３０は、そのブレークダウン電圧が、内部回路である例えばＣＭＯＳインバータ回路１２の破壊電圧よりも低く設定されている。そのため、信号入力端子３７に接地端子２７に対して正極性のサージが印加されると、ｎＭＯＳ３０がブレークダウンすることにより、ソース領域１８ｃとドレイン領域１９ｃ間とで電流が流れる。また、接地端子２７に対して負の極性のサージが印加されるとｎＭＯＳ３０がオンすることにより、ソース領域１８ｃとドレイン領域１９ｃ間とで電流が流れることによって、保護トランジスタとして機能する。
【００３２】図２は、図１の半導体集積回路装置の入力部の等価回路図である。」（下線は、当審において付したものである。以下、同様。）
　よって、刊行物１には、以下の発明が記載されている。
「ｐ型シリコン単結晶で構成された半導体基板１４と、
半導体基板１４上にＳｉＯ2から成る埋込み絶縁膜１５を介して形成される、島状に分離されたＳＯＩ層１６ａ、１６ｂ、１６ｃと、
ソース領域１８ｂと、
出力端子（Ｐ）に接続されたドレイン領域１９ｂと
ソース領域１８ｂ及びドレイン領域１９ｂ間の上方に設けられたゲート電極２１ｂとを有する、入力回路としてのＣＭＯＳインバータ回路を構成するｐチャネルＭＯＳＦＥＴ２２ｂと、
半導体基板に形成されるｎ型拡散層３４と、
埋込み絶縁膜１５を貫通し、ソース領域１８ｂとｎ型拡散層３４を接続する配線とを有し、
ｎ型拡散層３４と半導体基板とでダイオード３５が構成され、サージが印加された場合に、ダイオードが導通してサージ電流を流し、ＣＭＯＳインバータ回路の破壊を防止する半導体集積回路装置。」
　
　刊行物２．　特開平１０−３２１８６８号公報
　拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開平１０−３２１８６８号公報には、「埋め込みＳＯＩ構造への電気接点を有する半導体デバイスおよびその製造方法」（発明の名称）に関して、図１及び図２とともに、以下の事項が記載されている。
「【０００８】これらの実施態様においては、これらの構造は能動コアＳＯＩ回路に隣接するバルク素子のみを利用している。カワイ（米国特許第4889829号）は基板中にバルク・トランジスタを構築し、絶縁膜中にＳＯＩトランジスタを構築する方法を示している。この方法では、バルク・トランジスタは、同じ平面内で能動領域構造に隣接して構築する必要がある。そのため、
バルク・トランジスタへの追加のチップ面積と、表面凹凸の配慮が必要となる。
【０００９】サン（Sun）（米国特許第5399507号）は、ＥＳＤデバイスをバルク内に構築し、酸素注入をマスクし、コアＳＯＩデバイスを絶縁層の上に構築する、混合薄膜を提案している。このコンセプトにおいては、ＥＳＤ  ＭＯＳＦＥＴ構造は同じ物理的シリコン平面内で能動集積回路に隣接して配置される。このコンセプトでは、平面性の配慮は不要であるが、シリコンの位置ずれが生じ、これは製造の点から許容できない。
シリコンの位置ずれを避けるために、能動コアＳＯＩ構造を空間的に分離して歩留りの問題を回避しなければならない。そうすると面積に不利が生じる。
「【００１１】
相互接続を必要とする構造要素は、ＭＯＳＦＥＴ頂部ゲート、底部ゲート、本体、ソース／ドレーン拡散領域、およびバルク構造要素である。
「【００１３】ＳＯＩの問題点は「本体接触」である。
問題は本体と電位との間に電気接続を確立するのに必要な追加面積である。
「【００１６】
バルク素子、またはバルク素子およびＳＯＩ素子からなる３次元回路では、これらの素子間の相互接続は追加のシリコン面積を削減するのに必要である。
「【００３０】図１はｐまたはｐ＋シリコン・ウエハ１中にｎウェル領域９を設けるプロセスを示す。ｎウェル領域９は周知のイオン注入法または拡散法で形成することができる。ウェルが基板と同じ極性を有する場合、ウェルは基板への接点として働く。ｎウェル内に含まれる第２の注入領域５０はｐ＋またはｎ＋ドーパント型のどちらにすることもできる。ｎ＋注入の場合、領域５０はｎウェルの接点として働く。ｐ＋注入の場合、領域５０および９は（ｐ＋注入物とｎウェルの間に形成される）ｐ−ｎダイオード、または（ｐ＋注入物とウェルと基板（領域５０、９、１）から形成される）縦型バイポーラ・トランジスタとして働く。これらの素子は接触、アナログ機能、またはＥＳＤネットワーク、ＣＭＯＳまたはＢｉＣＭＯＳ回路用に用いることができる。シリコン用の典型的なｎ型ドーパントはリンおよびヒ素である。シリコン用のｐ型ドーパントにはホウ素が含まれる。絶縁層３がバルク・シリコン・ウエハ１上に形成される。適当な絶縁層の例には二酸化シリコンおよび窒化シリコンがある。酸化物層は、熱酸化法、あるいはガス混合物CO2/SiH4/N2またはN2O/SiH4/N2を用いて約800〜1000℃の温度で行うような二酸化シリコンの化学的気相付着によりシリコン基板１上に成長させることができる。
【００３１】この分離層３は埋め込み絶縁層と呼ぶことができる。
【００３２】次に、シリコンなどの上部半導体基板材料４を分離層３の上に形成することができる。たとえば、シリコン層４を気固または異質反応系により成長させることができる。特に、そのような反応系は、水素、ケイ素および塩素を含むことが好ましい。典型的な系は、シルベストリ（Silvesteri）およびタン（Tang）の「Reproducible Technique for Simultaneous Deposition of Poly-Epi on Oxide-Silicon」、IBM Technical Disclosure Bulletin、Volume 23、No.2、July 1980、pp. 810-820 で開示されているようなSiCl4とH2の組み合わせであり、その開示を参照により本明細書に合体する。シリコン層４は、所望の構造に応じてｎ型またはｐ型にドープすることができる。ドーピングはイオン注入または熱拡散によって行うことができる。図１にはｎ＋ドーピング１０を示す。
【００３３】次に、誘電層５を、能動デバイス、図１の場合にはゲート６と共に上部半導体基板層４上に形成する。ゲート６は、たとえば、化学的気相付着により多結晶シリコン層を付着させ、続いていくつかの方法のうちの１つでヒ素、リン、アンチモンなどのｎ型ドーパントでドープすることによって形成することができる。ポリシリコン上に厚い追加の二酸化シリコン層を化学的気相付着などによって付着することができる。これは多結晶材料を画定する助けとなるエッチング・マスクとして働く。酸化物７が側面に残っているゲート６は周知の技術で画定することができる。たとえば、既知のリソグラフィ・マスキングおよびエッチング技術に用いられるタイプのレジスト材料層などのゲート・パターン決定層を酸化物の表面の上に配置することができる。当技術分野で周知の感光性重合性レジスト材料のいずれかを使用することができる。レジスト材料はスピンオンやスプレイ・コーティングなどによって塗布することができる。
【００３４】レジスト材料層は、塗布した後に光リソグラフィ・マスクを用いて選択的に紫外線で露光させることができる。このマスクはゲートを画定するための所定のパターンの不透明部分を有する透明材料を有する。次に、マスクを付けたウエハに紫外線を照射し、マスクの透明領域の下にあるレジスト材料の部分を重合させる。次に二酸化シリコンとフォトレジスト材料を部分的に除去し、続いて所望のゲート領域以外のポリシリコン部分を除去する。次に、フォトレジスト材料の残った部分とゲート領域の上の二酸化シリコン材料を除去する。
【００３５】次に、絶縁層５を形成する。この絶縁層はアセンブリ上に成長または付着させることができる。これは二酸化シリコンでよく、化学的気相付着で調製することができる。
【００３６】次に、
上部半導体基板４上の能動デバイスとＳＯＩバルク基板１中の能動デバイスの間に接触トレンチ１１を画定する。トレンチは周知のリソグラフィ手段で画定することができる。具体的には、酸化物層５上に感光性材料を塗布し、続いて感光性材料を通常通り画定し現像を行ってトレンチが形成される領域を画定することができる。
二酸化シリコンをエッチングする
反応性イオン・プロセスを使って露出したシリコン層をエッチングする
【００３７】次に、
反応性イオン・エッチングなどを使って酸化物層３をエッチングして、トレンチを完成させる。
【００３８】次に、
トレンチ１１を金属タイプ高導電性電気相互接続材料１２（図２参照）で充填して、埋め込み酸化物の上と下またはその内部のデバイス間に電気相互接続を提供する。
【００３９】
図２は、ゲート構造６または他のＣＭＯＳデバイスなどのデバイスとバルク能動デバイスとの間の電気相互接続を示す。
　
（３−２−３）対比・判断
　平成１９年６月１３日付けで補正された請求項１に係る発明（以下、「補正発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比検討する。
　
（ａ）刊行物発明の「ｐ型」は、補正発明の「第１導電型」に相当し、刊行物発明の「ｐ型シリコン単結晶で構成された半導体基板１４」は、補正発明の「第１導電型の半導体基板」に相当する。
（ｂ）刊行物発明の「ＳｉＯ2から成る埋込み絶縁膜１５」は、補正発明の「絶縁体層」に相当する。
（ｃ）刊行物発明の「島状に分離されたＳＯＩ層１６ａ、１６ｂ、１６ｃ」は、「ＳＯＩ層」が単結晶シリコン層であるから、補正発明の「半導体層」に相当する。また、「島状に分離されたＳＯＩ層１６ａ、１６ｂ、１６ｃ」には、ＭＯＳＦＥＴが形成され、素子形成領域であることも明らかであるから、補正発明の「第１素子形成領域」に相当する。
（ｄ）刊行物発明の「ゲート電極２１ｂ」は、補正発明の「第１ゲート電極」に相当する。
（ｅ）刊行物発明の「ＣＭＯＳインバータ回路を構成するｐチャネルＭＯＳＦＥＴ２２ｂ」は、補正発明の「第１回路素子」に相当する。
（ｆ）刊行物発明の「ｎ型拡散層３４」は、「ｎ型」が、補正発明の「第2導電型」に相当するから、補正発明の「第2導電型の第1の領域」に相当する。
（ｇ）補正発明の「ソース領域１８ｂとｎ型拡散層３４を接続する配線」は、補正発明の「前記ソース又はドレイン領域と前記第1の領域とを接続する第1導体」に相当する。
（ｈ）刊行物発明の「ｎ型拡散層３４と半導体基板とでダイオード３５が構成され、サージが印加された場合に、ダイオードが導通してサージ電流を流し、ＣＭＯＳインバータ回路の破壊を防止する」ことは、ダイオード３５は、ＣＭＯＳインバータ回路の破壊を防止する機能を備えており、「保護素子」に相当することは明らかであるから、補正発明の「前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成する」ことに相当する。
　したがって、補正発明と刊行物発明とは、
「第1導電型の半導体基板と、
前記半導体基板上に絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成されるソース領域と、
前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成されるドレイン領域と、
前記ソース及びドレイン領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域と、
前記絶縁体層を貫通し、前記ソース又はドレイン領域と前記第1の領域とを接続する第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成することを特徴とする半導体集積回路装置。」である点で一致し、以下の点で相違している。
相違点１
　補正発明は、「前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続されるドレイン領域」を備えているのに対して、刊行物発明は、「出力端子（Ｐ）に接続されたドレイン領域１９ｂ」を備えているものの、「ドレイン領域１９ｂ」が電極パッドに接続されることが明らかでない点。
相違点２
　補正発明は、「前記ソース又はドレイン領域の少なくとも一方の領域下であり、かつ、前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域」を備えているのに対して、刊行物発明は、「半導体基板に形成されるｎ型拡散層３４」を備え、ゲート電極の下にはないものの、「ｎ型拡散層３４」は、ソース領域又はドレイン領域の少なくとも一方の領域の下にはない点。
相違点３
　補正発明は、「前記ソース又はドレイン領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記ソース又はドレイン領域と前記第1の領域とを接続する第1導体」を備えているのに対して、刊行物発明は、「埋込み絶縁膜１５を貫通し、ソース領域１８ｂとｎ型拡散層３４を接続する配線」を備えているものの、貫通する「埋込み絶縁膜１５」が、ソース領域又はドレイン領域とｎ型拡散層とに介された埋込み絶縁膜１５ではない点。
　
　以下、各相違点について検討する。
相違点１について
　刊行物１の【発明の実施の形態】には、「【００１６】図１に於いて、本半導体集積回路装置１１は、入力回路としてのＣＭＯＳインバータ回路１２と、保護回路１３とを有して構成されている。」と記載されているように、半導体集積回路として、入力回路としてのＣＭＯＳインバータ回路が示されている。一方、刊行物１の【特許請求の範囲】には、「【請求項１】  半導体基板上に絶縁体層を介して設けられた半導体層に半導体回路素子を形成して成る半導体集積回路と、この半導体集積回路に接続された電源端子と、上記半導体集積回路に接続された接地端子と、上記半導体集積回路に接続されて外部との信号の入力若しくは出力が行われる外部接続端子と、この外部接続端子と上記接地端子との間に接続されて上記半導体集積回路を保護する第１の保護回路とを備える半導体集積回路装置に於いて、　上記電源端子と上記接地端子間に接続されて上記半導体集積回路を保護する第２の保護回路を具備することを特徴とする半導体集積回路装置。」と記載されており、半導体集積回路は、外部との信号の入力、つまり、発明の実施の形態における「入力回路」の他に、外部との信号の出力が行われるもの、つまり、「出力回路」である場合を含んでいる。そして、例えば、特開平１−１７１２３９号公報（第３図（ｂ）を参照）に記載されているように、一般に出力回路が、入力回路と同様に、ＣＭＯＳインバータ回路で構成され、ＣＭＯＳインバータ回路の出力が、外部接続端子、つまり、電極パッドに接続されることは従来周知の技術にすぎないから、刊行物発明において、従来周知の技術を採用することにより、刊行物発明のｐチャネルＭＯＳＦＥＴを備えたＣＭＯＳインバータ回路を出力回路とし、なおかつ、出力端子（Ｐ）に代えて外部接続端子、つまり、電極パッドに接続することにより、補正発明の如く、「前記ソース領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続されるドレイン領域」を備えるものとすることは、当業者が容易になし得たものである。
　
相違点２及び相違点３について
　刊行物２には、「【０００８】これらの実施態様においては、これらの構造は能動コアＳＯＩ回路に隣接するバルク素子のみを利用している。カワイ（米国特許第4889829号）は基板中にバルク・トランジスタを構築し、絶縁膜中にＳＯＩトランジスタを構築する方法を示している。この方法では、バルク・トランジスタは、同じ平面内で能動領域構造に隣接して構築する必要がある。そのため、
バルク・トランジスタへの追加のチップ面積と、表面凹凸の配慮が必要となる。
シリコンの位置ずれを避けるために、能動コアＳＯＩ構造を空間的に分離して歩留りの問題を回避しなければならない。そうすると面積に不利が生じる。
相互接続を必要とする構造要素は、ＭＯＳＦＥＴ頂部ゲート、底部ゲート、本体、ソース／ドレーン拡散領域、およびバルク構造要素である。
問題は本体と電位との間に電気接続を確立するのに必要な追加面積である。
バルク素子、またはバルク素子およびＳＯＩ素子からなる３次元回路では、これらの素子間の相互接続は追加のシリコン面積を削減するのに必要である。
　一方、刊行物発明は、「ｎ型拡散層」は、ｐチャネルＭＯＳＦＥＴ２２ｂの下にある半導体基板には形成されておらず、平面的に隣接して配置されており、このような配置をすると、チップ面積を多くとることは自明である。そうすると、刊行物発明においても、刊行物２に記載された課題が同様に生じることは当業者には明らかであり、しかも、相互接続をする対象がソース領域であって、半導体基板中に形成されるデバイスがｐｎ接合ダイオードであるから、刊行物発明において、刊行物２に記載された上記技術を採用することにより、補正発明の如く、「前記ソース又はドレイン領域の少なくとも一方の領域下であり、かつ、前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域」及び「前記ソース又はドレイン領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記ソース又はドレイン領域と前記第1の領域とを接続する第1導体」を備えるものとすることは、当業者が容易になし得たものである。
　
　したがって、補正発明は、刊行物１および刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。
　
（３−３）小むすび
　以上のとおり、補正発明を含む本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１９年６月１３日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし６に係る発明は、平成１８年８月２８日付け手続補正書の特許請求の範囲の請求項１ないし６に記載された事項により特定されるものであり、そのうちの請求項１に係る発明（以下、「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】　第1導電型の半導体基板と、
前記半導体基板上に絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成される第1不純物領域と、
前記第1不純物領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続される第2不純物領域と、
前記第1及び前記第2不純物領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記第1又は前記第2不純物領域の少なくとも一方の領域下であり、かつ、前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域と、
前記第1又は前記第2不純物領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記第1又は前記第2不純物領域と前記第1の領域とを接続する第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成することを特徴とする半導体集積回路装置。」
　
４．刊行物記載の発明
　刊行物１及び刊行物２には、上記「２．（３）（３−２）（３−２−２）刊行物に記載された発明」の「刊行物１．」及び「刊行物２．」に記載されるとおりの事項が記載されている。
　
５．対比・判断
本願発明と刊行物発明とを対比検討する。
（ａ）刊行物発明の「ｐ型」は、本願発明の「第１導電型」に相当し、刊行物発明の「ｐ型シリコン単結晶で構成された半導体基板１４」は、本願発明の「第１導電型の半導体基板」に相当する。
（ｂ）刊行物発明の「ＳｉＯ2から成る埋込み絶縁膜１５」は、本願発明の「絶縁体層」に相当する。
（ｃ）刊行物発明の「島状に分離されたＳＯＩ層１６ａ、１６ｂ、１６ｃ」は、「ＳＯＩ層」が単結晶シリコン層であるから、本願発明の「半導体層」に相当する。また、「島状に分離されたＳＯＩ層１６ａ、１６ｂ、１６ｃ」には、ＭＯＳＦＥＴが形成され、素子形成領域であることも明らかであるから、本願発明の「第１素子形成領域」に相当する。
（ｄ）刊行物発明の「ソース領域」及び「ドレイン領域」は、それぞれ本願発明の「第1不純物領域」及び「第2不純物領域」に相当する。
（ｅ）刊行物発明の「ゲート電極２１ｂ」は、本願発明の「第１ゲート電極」に相当する。
（ｆ）刊行物発明の「ＣＭＯＳインバータ回路を構成するｐチャネルＭＯＳＦＥＴ２２ｂ」は、本願発明の「第１回路素子」に相当する。
（ｇ）刊行物発明の「ｎ型拡散層３４」は、「ｎ型」が、本願発明の「第2導電型」に相当するから、本願発明の「第2導電型の第1の領域」に相当する。
（ｈ）刊行物発明の「ソース領域１８ｂとｎ型拡散層３４を接続する配線」は、本願発明の「前記第1又は第2不純物領域と前記第1の領域とを接続する第1導体」に相当する。
（ｉ）刊行物発明の「ｎ型拡散層３４と半導体基板とでダイオード３５が構成され、サージが印加された場合に、ダイオードが導通してサージ電流を流し、ＣＭＯＳインバータ回路の破壊を防止する」ことは、ダイオード３５は、ＣＭＯＳインバータ回路の破壊を防止する機能を備えており、「保護素子」に相当することは明らかであるから、本願発明の「前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成する」ことに相当する。
　したがって、本願発明と刊行物発明とは、
「第1導電型の半導体基板と、
前記半導体基板上に絶縁体層を介して形成される半導体層と、
前記半導体層に形成される第1の素子形成領域と、
前記第1の素子形成領域に形成される第1不純物領域と、
前記第1不純物領域から所定の間隔をおいて前記第1の素子形成領域に形成される第2不純物領域と、
前記第1及び前記第2不純物領域間上方に設けられる第1ゲート電極とを含む第1回路素子と、
前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域と、
前記絶縁体層を貫通し、前記第1又は前記第2不純物領域と前記第1の領域とを接続する第1導体とを有し、
前記第１の領域と前記半導体基板とでサージ電圧に対する保護素子を構成することを特徴とする半導体集積回路装置。」である点で一致し、以下の点で相違している。
相違点４
　本願発明は、「前記第1不純物領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続される第2不純物領域」を備えているのに対して、刊行物発明は、「出力端子（Ｐ）に接続されたドレイン領域１９ｂ」を備えているものの、「ドレイン領域１９ｂ」が電極パッドに接続されることが明らかでない点。
相違点５
　本願発明は、「前記第1又は前記第2不純物領域の少なくとも一方の領域下であり、かつ、前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域」を備えているのに対して、刊行物発明は、「半導体基板に形成されるｎ型拡散層３４」を備え、ゲート電極の下にはないものの、「ｎ型拡散層３４」は、ソース領域又はドレイン領域の少なくとも一方の領域の下にはない点。
相違点６
　本願発明は、「前記第1又は前記第2不純物領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記第1又は前記第2不純物領域と前記第1の領域とを接続する第1導体」を備えているのに対して、刊行物発明は、「埋込み絶縁膜１５を貫通し、ソース領域１８ｂとｎ型拡散層３４を接続する配線」を備えているものの、貫通する「埋込み絶縁膜１５」が、ソース領域又はドレイン領域とｎ型拡散層とに介された埋込み絶縁膜１５ではない点。
　
　以下、上記相違点について検討する。
相違点４について
　刊行物１の【発明の実施の形態】には、「【００１６】図１に於いて、本半導体集積回路装置１１は、入力回路としてのＣＭＯＳインバータ回路１２と、保護回路１３とを有して構成されている。」と記載されているように、半導体集積回路として、入力回路としてのＣＭＯＳインバータ回路が示されている。一方、刊行物１の【特許請求の範囲】には、「【請求項１】  半導体基板上に絶縁体層を介して設けられた半導体層に半導体回路素子を形成して成る半導体集積回路と、この半導体集積回路に接続された電源端子と、上記半導体集積回路に接続された接地端子と、上記半導体集積回路に接続されて外部との信号の入力若しくは出力が行われる外部接続端子と、この外部接続端子と上記接地端子との間に接続されて上記半導体集積回路を保護する第１の保護回路とを備える半導体集積回路装置に於いて、　上記電源端子と上記接地端子間に接続されて上記半導体集積回路を保護する第２の保護回路を具備することを特徴とする半導体集積回路装置。」と記載されており、半導体集積回路は、外部との信号の入力、つまり、発明の実施の形態における「入力回路」の他に、外部との信号の出力が行われるもの、つまり、「出力回路」である場合を含んでいる。そして、例えば、特開平１−１７１２３９号公報（第３図（ｂ）を参照）に記載されているように、一般に出力回路が、入力回路と同様に、ＣＭＯＳインバータ回路で構成され、ＣＭＯＳインバータ回路の出力が、外部接続端子、つまり、電極パッドに接続されることは従来周知の技術にすぎないから、刊行物発明において、従来周知の技術を採用することにより、刊行物発明のｐチャネルＭＯＳＦＥＴを備えたＣＭＯＳインバータ回路を出力回路とし、なおかつ、出力端子（Ｐ）に代えて外部接続端子、つまり、電極パッドに接続することにより、本願発明の如く、「前記第1不純物領域から所定の間隔をおいて前記第1の素子形成領域に形成され、電極パッドに接続される第2不純物領域」を備えるものとすることは、当業者が容易になし得たものである。
　
相違点５及び相違点６について
　刊行物２には、「【０００８】これらの実施態様においては、これらの構造は能動コアＳＯＩ回路に隣接するバルク素子のみを利用している。カワイ（米国特許第4889829号）は基板中にバルク・トランジスタを構築し、絶縁膜中にＳＯＩトランジスタを構築する方法を示している。この方法では、バルク・トランジスタは、同じ平面内で能動領域構造に隣接して構築する必要がある。そのため、
バルク・トランジスタへの追加のチップ面積と、表面凹凸の配慮が必要となる。
シリコンの位置ずれを避けるために、能動コアＳＯＩ構造を空間的に分離して歩留りの問題を回避しなければならない。そうすると面積に不利が生じる。
相互接続を必要とする構造要素は、ＭＯＳＦＥＴ頂部ゲート、底部ゲート、本体、ソース／ドレーン拡散領域、およびバルク構造要素である。
問題は本体と電位との間に電気接続を確立するのに必要な追加面積である。
バルク素子、またはバルク素子およびＳＯＩ素子からなる３次元回路では、これらの素子間の相互接続は追加のシリコン面積を削減するのに必要である。
　一方、刊行物発明は、「ｎ型拡散層」は、ｐチャネルＭＯＳＦＥＴ２２ｂの下にある半導体基板には形成されておらず、平面的に隣接して配置されており、このような配置をすると、チップ面積を多くとることは自明である。そうすると、刊行物発明においても、刊行物２に記載された課題が同様に生じることは当業者には明らかであり、しかも、相互接続をする対象がソース領域であって、半導体基板中に形成されるデバイスがｐｎ接合ダイオードであるから、刊行物発明において、刊行物２に記載された上記技術を採用することにより、本願発明の如く、「前記第1又は第2不純物領域の少なくとも一方の領域下であり、かつ、前記第1ゲート電極下ではない、前記半導体基板に形成される、第2導電型の第1の領域」及び「前記第1又は第2不純物領域と前記第1の領域とに介された前記絶縁体層を貫通し、前記第1又は第2不純物領域と前記第1の領域とを接続する第1導体」を備えるものとすることは、当業者が容易になし得たものである。
　
　よって、本願発明は、刊行物１および刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない
　
６．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。