【事件の表示】
　上記当事者間の特許第３２７０８３１号発明「半導体装置」の特許無効審判事件について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
　審判費用は、請求人の負担とする。
【理　由】
第１．手続の経緯
　本件特許第３２７０８３１号は、平成１０年２月３日になされた出願を基礎出願として、特許法第４１条に基づく優先権を主張し、平成１１年１月２８日に出願され、平成１４年１月１８日に特許請求の範囲の請求項１ないし３３に係る発明について特許権の設定登録がなされた。
　その後、平成１９年１２月４日に、日本ナンヤ・テクノロジー株式会社（以下、「請求人」という。）から本件特許第３２７０８３１号の特許請求の範囲の請求項３３に係る発明に対して無効審判が請求され、平成２０年２月１５日付けで被請求人　富士通株式会社（以下、「被請求人」という。）から答弁書が提出され、平成２０年３月２６日付けで被請求人から口頭審理陳述要領書が提出され、平成２０年４月４日付けで請求人から口頭審理陳述要領書が提出され、平成２０年４月４日に第１回口頭審理が行われた。
　
第２．請求人の主張
　請求人は、本件特許第３２７０８３１号の特許請求の範囲の請求項３３に係る発明（以下、「本件特許発明」という。）は、以下のように、組み合わせ（ａ）ないし（ｄ）の甲号証に記載された発明の組み合わせに基づいて当業者が容易に発明をすることができたものであるから、本件特許発明は特許法第２９条第２項の規定により特許を受けることができず、特許法第１２３条第１項第２号に該当し、本件特許は無効にすべきものである旨を主張している。
（ａ）甲第１号証及び甲第２号証
（ｂ）甲第３号証及び甲第２号証
（ｃ）甲第３号証及び甲第４号証
（ｄ）甲第３号証及び甲第５号証
　さらに、請求人は、本件特許発明は、優先権の主張の効果は認められず、以下のように、組み合わせ（ｅ）ないし（ｈ）の、優先権主張日後であって、出願日前に頒布された甲号証に記載された発明を含む組み合わせに基づいて、当業者が容易に発明をすることができたものであるから、本件特許発明は特許法第２９条第２項の規定により特許を受けることができず、特許法第１２３条第１項第２号に該当し、本件特許は無効にすべきものである旨主張している。
（ｅ）甲第６号証及び甲第７号証
（ｆ）甲第６号証及び甲第１号証
（ｇ）甲第７号証及び甲第８号証
（ｈ）甲第７号証及び甲第５号証
　そして、請求人は、証拠方法として、以下の甲第１号証ないし甲第８号証を提出している。
　なお、請求人は、口頭審理陳述要領書において、甲第１７号証を新たな証拠として提示しているが、新たな証拠の提示は請求の理由の要旨変更となり、採用できないから、甲第１７号証は参考資料とし、口頭審理陳述要領書における「甲第１７号証」に基づく主張は採用しない。
　また、請求人は、甲第６号証及び甲第７号証並びに甲第６号証及び甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとの主張において、審判請求書において当初主張していた甲第６号証に記載された発明に、甲第７号証又は甲第１号証に記載された発明を適用することは当業者が容易になし得たものであるとの主張に加えて、口頭審理陳述要領書の第４６頁第５行ないし第１９行では、甲第１号証又は甲第７号証に記載された発明において、甲第６号証に記載された発明を適用することが当業者が容易になし得たものであるとの主張を行っているが、異なる論理構成の追加は、請求の理由の要旨変更に該当するから、口頭審理陳述要領書の第４６頁第５行ないし第１９行においてなされた主張を採用することはできない。
　さらに、請求人は、甲第７号証に記載された発明に甲第８号証又は甲第５号証に記載された発明を適用することが当業者が容易になし得たものであるとの主張において、審判請求書の第５５頁第３行ないし第１４行では、「甲第７号証では、データストローブ信号に応答して取込まれたデータ信号を、クロック信号に応答して出力しているため、データ信号が遅延する分、アドレス信号を保持する必要がある。このような要請に応えるべく甲第８号証のシフトレジスタを用いることは、当業者が容易に想到しえることである。　　さらに、甲第８号証のようなアドレス回路において、シフトレジスタは書き込み操作中には必要でも、読み出し操作中に読み出したアドレスを保存しておく必要がないので、シフトレジスタをバイパスするアドレス回路を構成するのが望ましいことは、当業者には明白である。つまり、当業者にとって甲第７号証の内容に第８号証開示の構成要件Ｄ，Ｅ，Ｆの内容を組み合わせることは容易に想到し得る内容である。また、本件特許発明の効果には、甲第７号証及び甲第８号証の記載から予測できる効果以上のものではない。」と主張していたが、口頭審理陳述要領書の第３２頁第１８行ないし第３７頁第１５行には、新たに図６，９，１２，１３及び当該図面の説明箇所を参酌し、甲第３号証の図３のドライバ７２，７４、８２、８４について、「図１２の構成と同様クロック信号に同期して書き込みデータを与える構成を示している図３のドライバ７２、７４、８２、８４についても、図６、図９の場合と同様に動作すると考えるのが相当である。」（口頭審理陳述要領書第３６頁第９行ないし第１１行）こと、「図３のドライバ７２，７４，８２，８４も、アドレス信号をまずラッチする回路（図９でいう９２に相当）と、書き込み信号ＷＲＴＺとタイミングを合わせるためにアドレス信号を一時的に保持するラッチ回路とを備えているとすれば、結果として、ドライバ７２，７４，８２，８４には、読み出し回路と並行した２個のレジスターを有する回路があるといえる。」（口頭審理陳述要領書第３６頁第１４行ないし第１９行）ことから、「甲第７号証は上記のように本件請求項３３にほぼ該当する構成を有し、甲第８号証はただそれを例示しているにすぎない。」（口頭審理陳述要領書第３７頁第５行及び第６行）ことを主張しているが、上記したとおり、この主張は、審判請求書において、当初主張していなかった事項であるから、請求の理由の要旨変更に該当する。したがって、請求人の口頭審理陳述要領書の第３２頁第１８行ないし第３７頁第１５行に記載された主張についても採用することはできない。
　甲第１号証：特開平１０−２８０４１号公報
　甲第２号証：特開昭５９−１４８１９１号公報
　甲第３号証：Jei-Hwan Yoo,et al.,“A 32-Bank 1 Gb Self-Strobing synchronous DRAM with 1 GByte/s Bandwidth”, IEEE J.of Solid-State Circuits,Vol.31,No.11,p.1635-1643,1996.11
　甲第４号証：特開平７−１８２８７０号公報
　甲第５号証：K.Nakamura.,et al.,“A 500-MHz 4-Mb CMOS Pipeline-Burst Cache SRAM with Point-to-Point Noise Reduction Coding I/O”,IEEE Ｊ.of Solid-State Circuits,Vol.32,No.11,p.1758-1765,1997.11
　甲第６号証：米国特許第５８３８６３１号明細書
　甲第７号証：特開平１１−１６３４６号公報
　甲第８号証：平林修他、「ＤＤＲ仕様高速ＳＲＡＭ対応データバスアーキテクチャ」、電子情報通信学会技術研究報告、ＤＳＰ９８−１０２，ｌ９９８．ｌ０
　
第３．被請求人の主張
　
　一方、被請求人は、本件特許発明は、上記組み合わせ（ａ）ないし（ｄ）の甲号証に記載された発明の組み合わせに基づいて当業者が容易に発明をすることができたものでないから、特許法第１２３条第１項第２号に該当せず、本件特許は無効にされるべきものではなく、さらに、本件特許発明は、優先権の主張の効果が認められるものであって、優先権主張日後であって、出願日前に頒布された刊行物である甲第６号証ないし甲第８号証に記載された発明は本件特許の無効理由とは関係がなく、仮に、優先権の主張の効果が認められないとしても、上記組み合わせ（ｅ）ないし（ｈ）の、優先権主張日後であって、出願日前に頒布された甲号証に記載された発明を含む組み合わせに基づいて、当業者が容易に発明をすることができたものではないから、特許法第１２３条第１項第２号に該当せず、本件特許は無効にされるべきものではない旨を主張している。
　
第４．本件特許発明
　本件特許第３２７０８３１号の特許請求の範囲の請求項３３に係る発明は、本件特許明細書の特許請求の範囲の請求項３３に記載された以下のとおりのものである。
「【請求項３３】クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有し、
前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過することを特徴とする記憶回路。」
　
第５．当審の判断
（１）本件特許発明の優先権の主張の効果について
（１−１）請求人の主張
　請求人は、審判請求書の第３１頁第２行ないし第４３頁第１４行及び口頭審理陳述要領書の第４３頁第８行ないし第４５頁第１０行において、本件特許発明に関して、優先権の主張の効果が認められない主な理由として、以下の２点を挙げている。
（ａ）優先権主張の瑕疵１について
　請求人の優先権主張の瑕疵１なる主張は、要するに、本件特許発明の特許出願が優先権主張の基礎とする先の出願である特願平１０−２２２５７号（以下、「優先権出願」という。）の願書に最初に添付した図面の図１５（以下、単に「図１５」という。）のバイパス回路と、本件特許発明の特許出願（以下、「本件特許出願」という。）の願書に添付した図面の図１９（以下、単に「図１９」という。）のバイパス回路とは相違し、本件特許出願の図１９の回路は、優先権出願の図１５及び関連する明細書の記載から自明なものとはとうてい言えないから、本件特許出願の図１９のバイパス回路は、優先権出願には開示されておらず、本件特許の現実の出願日（平成１１年１月２８日）に、初めて特許庁に対して審査のため開示されたものである、というものである。
（ｂ）優先権主張の瑕疵２について
　請求人の優先権主張の瑕疵２なる主張は、要するに、優先権出願が開示しているのは、アドレスラッチ回路またはデータラッチ回路の少なくともいずれか一方が複数ある回路のみであると解すべきであり、本件特許発明には、アドレス入力回路がアドレスラッチを複数有すること或いはデータ入力回路がデータラッチを複数有することという制限がないため、本件特許発明が優先権出願の開示の範疇を越えていることは明らかである、というものである。
（１−２）被請求人の主張
　被請求人は、答弁書の第２１頁第４行ないし第２５頁第２行において、上記（ａ）及び（ｂ）について、以下のように反論している。
（ａ）優先権主張の瑕疵１について
　被請求人の優先権主張の瑕疵１についての主張は、要するに、本件特許出願の図１９は、バイパス回路をシフトレジスタと並列に設けることについて、優先権出願の図１５と格別な相違はなく、本件特許出願の図１９は、シフトレジスタの出力とバイパス出力の論理をそろえる修正がなされただけのことであって、バイパスである点にかわりはなく、本件特許出願の図１９も、優先権出願の図１５も、読み出し時にアドレスラッチの出力がバイパス回路を通過することにも相違はない、というものである。
（ｂ）優先権主張の瑕疵２（優先権出願に記載された発明の違法な一般化）について
　被請求人の優先権主張の瑕疵２についての主張は、要するに、本件特許発明は、異なるタイミングで取り込んだアドレス及びデータを正確かつ高速に処理する半導体装置を提供することを目的とし、また、リード動作時に最短時間で出力を得ようとするものであり、データラッチ回路の構成は、アドレス信号とデータの処理のタイミングの調整として現実の回路を組むために必要なことではあるが、本件特許発明の構成とはかかわりがない、さらに、優先権出願の明細書には、データラッチを１つだけ設けることも説明されている、というものである。
（１−３）検討
　そこで、検討すると、優先権出願の願書に最初に添付した明細書及び図面において、本件特許発明に関する記載として、図１５とともに、願書に最初に添付した明細書には、
「【００７５】　
　図１５は、アドレスラッチ６１、シフトレジスタ６２、及びアドレスバッファ２８の回路構成を示す回路図である。
　図１５の回路は、インバータ３２１乃至３３７及びトランスファーゲート３３８乃至３４３を含む。トランスファーゲート３３８乃至３４３の各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの対で構成される。インバータ３２３及び３２４が、アドレスラッチ６１に対応するラッチ部分を構成し、インバータ３２６及び３２７からなるラッチ及びインバータ３２９及び３３０からなるラッチが、シフトレジスタ６２に対応する部分を構成する。またインバータ３３２及び３３３が、アドレスバッファ２８に対応するラッチ部分を構成する。」
と記載されているから、アドレスラッチ６１、シフトレジスタ６２、及びアドレスバッファ２８の回路構成として、トランスファーゲート３３８と、アドレスラッチ６１に対応するラッチ部分であるインバータ３２３及び３２４との間に配線が接続され、その配線は、シフトレジスタ６２に対応する部分であるインバータ３２６及び３２７からなるラッチ並びにインバータ３２９及び３３０からなるラッチを迂回して、アドレスバッファ２８となるインバータ３３２及び３３３の一端に接続されるものが示されていることが理解できる。
　一方、本件特許出願の願書に添付した明細書及び図面において、本件特許発明に関する記載として、図１９とともに、当該明細書には、
「【００９９】図１９は、アドレスラッチ６１、シフトレジスタ６２、及びアドレスバッファ２８の回路構成を示す回路図である。図１９の回路は、インバータ３２１乃至３３７及びトランスファーゲート３３８乃至３４３、３４５を含む。トランスファーゲート３３８乃至３４３、３４５の各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの対で構成される。インバータ３２３及び３２４が、アドレスラッチ６１に対応するラッチ部分を構成し、インバータ３２６及び３２７からなるラッチ及びインバータ３２９及び３３０からなるラッチが、シフトレジスタ６２に対応する部分を構成する。またインバータ３３２及び３３３が、アドレスバッファ２８に対応するラッチ部分を構成する。」
と記載されているから、アドレスラッチ６１、シフトレジスタ６２、及びアドレスバッファ２８の回路構成として、アドレスラッチ６１に対応するラッチ部分であるインバータ３２３及び３２４と、トランスファーゲート３３９との間に配線が接続され、その配線は、シフトレジスタ６２に対応する部分であるインバータ３２６及び３２７からなるラッチ並びにインバータ３２９及び３３０からなるラッチを迂回して、アドレスバッファ２８となるインバータ３３２及び３３３の一端に接続されるものが示されていることが理解できる。
　そうすると、シフトレジスタ６２に対応する部分であるインバータ３２６及び３２７からなるラッチ並びにインバータ３２９及び３３０からなるラッチを迂回して、アドレスバッファ２８となるインバータ３３２及び３３３の一端に接続される配線は、本件特許出願の明細書及び図１９では、アドレスラッチ６１に対応するラッチ部分であるインバータ３２３及び３２４と、トランスファーゲート３３９との間に接続されているのに対して、優先権出願の願書に最初に添付した明細書及び図１５では、トランスファーゲート３３８と、アドレスラッチ６１に対応するラッチ部分であるインバータ３２３及び３２４との間に接続される点で相違していることになる。そして、本件特許発明に関して、アドレスラッチ６１、シフトレジスタ６２、及びアドレスバッファ２８の回路構成を示す具体的な回路は他に記載されていないから、本件特許出願の図１９に示される回路は優先権出願の願書に最初に添付した明細書又は図面には記載されていないことになる。
　また、優先権出願の願書に最初に添付した明細書には、
「【００７６】
　リード／ライト信号ｅｘｔｐｎｚがＨＩＧＨになるとトランスファーゲート３３８が開いて、インバータ３２３及び３２４からなるラッチが、アドレス信号Ａｄｄをラッチする。次のクロック信号ＣＬＫの立ち下がりエッジに対応して、タイミング信号ｃｌｋ３ｘがＨＩＧＨになることによって、インバータ３２６及び３２７からなるラッチにアドレス信号が格納される。次のクロック信号ＣＬＫの立ち上がりエッジに対応して、インバータ３２９及び３３０からなるラッチにアドレス信号を格納する。更に次のクロック信号ＣＬＫの立ち下がりエッジに対応して、ラッチに格納されたアドレスデータが、アドレスバッファ２８に供給される。
【００７７】
　以上のようにして、シフトレジスタ６２に於いて、クロック信号ＣＬＫの１．５サイクル分の遅延を導入することが出来る。なおバースト動作で順次増加されたアドレス信号ｉＡＤＤに対しても、動作は同様である。またリード時にはイネーブル信号ｗｒｔｚがＬＯＷとなり、アドレス信号を遅延させることなく、アドレスバッファ２８に供給する。そしてリードコマンドから最短時間で、出力を得ることが出来る。」
と記載されているが、この記載からは、リード時には、アドレス信号は、シフトレジスタ６２に対応する部分であるインバータ３２６及び３２７からなるラッチ並びにインバータ３２９及び３３０からなるラッチを通らずに、アドレスバッファ２８に供給されることが理解できるのみであり、シフトレジスタ６２に対応する部分であるインバータ３２６及び３２７からなるラッチ並びにインバータ３２９及び３３０からなるラッチを迂回して、アドレスバッファ２８となるインバータ３３２及び３３３の一端に接続される配線が、本件特許出願の図１９に示される、アドレスラッチ６１に対応するラッチ部分であるインバータ３２３及び３２４と、トランスファーゲート３３９との間に接続されることをも意味することは上記記載からは認められないし、また、このような意味を示唆するような記載は他にないから、自明な事項であるということもできない。
　したがって、本件特許発明に関して、本件特許出願の願書に添付された明細書又は図面に記載された、シフトレジスタ６２に対応する部分であるインバータ３２６及び３２７からなるラッチ並びにインバータ３２９及び３３０からなるラッチを迂回して、アドレスバッファ２８となるインバータ３３２及び３３３の一端に接続される配線が、アドレスラッチ６１に対応するラッチ部分であるインバータ３２３及び３２４と、トランスファーゲート３３９との間に接続されることは、優先権出願の願書に最初に添付した明細書又は図面に記載されたものであるということはできない。
　よって、本件特許発明は、（ｂ）優先権主張の瑕疵２について検討するまでもなく、優先権の主張の効果は認められず、現実の出願日である平成１１年１月２８日が出願日となり、請求人が提出した甲第６号証ないし甲第８号証は、本件特許発明に関して、本件特許出願前に日本国内又は外国において頒布された刊行物となる。
　なお、被請求人は、「本件特許出願の図１９は、バイパス回路をシフトレジスタと並列に設けることについて、優先権出願の図１５と格別な相違はなく、本件特許出願の図１９は、シフトレジスタの出力とバイパス出力の論理をそろえる修正がなされただけのことであって、バイパスである点にかわりはなく、本件特許出願の図１９も、優先権出願の図１５も、読み出し時にアドレスラッチの出力がバイパス回路を通過することにも相違はない」との主張を行っているが、本件特許出願の図１９に示される回路が、優先権出願の願書に最初に添付された明細書又は図面に記載されていたものであるというためには、その回路が記載されていたか、或いは記載されていなくとも、当業者が出願時の技術常識に照らして、その意味であることが明らかであって、その事項、つまり、本件特許出願の図１９に示される回路がそこに記載されているのと同然であると理解する事項である必要があり、「本件特許出願の図１９も、優先権出願の図１５も、読み出し時にアドレスラッチの出力がバイパス回路を通過することにも相違はない」という機能的な側面が同じであるから、記載されているに等しいものであるというのは、到底是認できるものではない。よって、被請求人の主張は採用しない。
　
（２）特許法第２９条第２項について
（２−１）請求人が提出した証拠方法及びその記載事項
（２−１−１）刊行物１：特開平１０−２８０４１号公報（請求人が提出した甲第１号証）
　本件特許の優先日前に頒布された刊行物１である特開平１０−２８０４１号公報には、「高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム」（発明の名称）に関して、図１３，図１７及び図１８とともに、以下の事項が記載されている。
　
「【０１０９】例えばメモリに対する従来のデータ書き込みに於ては、コントローラからクロック信号をメモリに供給して、更にそのクロック信号に同期させてアドレス信号をメモリ供給する。更に、コントローラは、そのクロック信号に同期させて書き込みのためのデータ信号をメモリに供給する。一般に、コントローラには数多くのメモリチップが接続されるため、クロック信号及びアドレス信号の供給にはバッファが介される。従って、このバッファにより遅延のために、メモリが受け取るクロック信号と書き込みのためのデータ信号とが同期がとれなくなる可能性がある。このような問題を避けるために、従来のシステムに於ては、バッファによる遅延が問題とならない程度に低い周波数のクロック信号を用いていた。つまりバッファ遅延によって、使用可能なクロック信号の周波数が制限されていた。
【０１１０】それに対して、図１３のようなシステムが提案されている。このシステムは、コントローラ１００とメモリ１１０を含む。コントローラ１００は、コア回路１０１、システムクロック出力回路１０２、アドレス／コマンド出力回路１０３、エコークロック出力回路１０４、エコークロック入力回路１０５、データ出力回路１０６、及びデータ入力回路１０７を含む。メモリ１１０は、コア回路１１１、システムクロック入力回路１１２、アドレス／コマンド入力回路１１３、エコークロック入力回路１１４、エコークロック出力回路１１５、データ入力回路１１６、及びデータ出力回路１１７を含む。
【０１１１】コントローラ１００に於て、コア回路１０１は、システムクロック信号ＳＣＬＫを生成してシステムクロック出力回路１０２に供給すると共に、システムクロック信号ＳＣＬＫに同期したアドレス／コマンド信号ＡＤＤ／ＣＭＤを生成してアドレス／コマンド出力回路１０３に供給する。システムクロック信号ＳＣＬＫは、コントローラ１００のシステムクロック出力回路１０２から、メモリ１１０のシステムクロック入力回路１１２に供給される。またアドレス／コマンド信号ＡＤＤ／ＣＭＤは、コントローラ１００のアドレス／コマンド出力回路１０３から、メモリ１１０のアドレス／コマンド入力回路１１３に供給される。
このときメモリ１１０に於て、アドレス／コマンド入力回路１１３は、システムクロック入力回路１１２から供給されるシステムクロック信号ＳＣＬＫに同期させて、アドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取る。
アドレス／コマンド入力回路１１３で受信されたアドレス／コマンド信号ＡＤＤ／ＣＭＤとは、メモリ１１０のコア回路１１１に供給される。
【０１１２】データ書き込みの際の動作をまず説明する。コントローラ１００に於て、コア回路１０１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１０４に供給すると共に、エコークロック信号ＥＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ出力回路１０６に供給する。エコークロック信号ＥＣＬＫは、コントローラ１００のエコークロック出力回路１０４から、メモリ１１０のエコークロック入力回路１１４に供給される。またデータ信号ＤＡＴＡは、コントローラ１００のデータ出力回路１０６から、メモリ１１０のデータ入力回路１１６に供給される。
このときメモリ１１０に於て、データ入力回路１１６は、エコークロック入力回路１１４から供給されるエコークロック信号ＥＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。データ入力回路１１６で受信されたデータ信号ＤＡＴＡは、メモリ１１０のコア回路１１１に供給される。
【０１１３】データ読み出しの際の動作を説明する。メモリ１１０に於て、コア回路１１１は、エコークロック信号ＥＣＬＫを生成してエコークロック出力回路１１５に供給すると共に、エコークロック信号ＥＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ出力回路１１７に供給する。エコークロック信号ＥＣＬＫは、メモリ１１０のエコークロック出力回路１１５から、コントローラ１００のエコークロック入力回路１０５に供給される。またデータ信号ＤＡＴＡは、メモリ１１０のデータ出力回路１１７から、コントローラ１００のデータ入力回路１０７に供給される。このときコントローラ１００に於て、データ入力回路１０７は、エコークロック入力回路１０５から供給されるエコークロック信号ＥＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。データ入力回路１０７で受信されたデータ信号ＤＡＴＡは、コントローラ１００のコア回路１０１に供給される。
【０１１４】このように、アドレス／コマンド信号ＡＤＤ／ＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）と、データ信号ＤＡＴＡの入出力に用いられるクロック信号（エコークロック信号ＥＣＬＫ）とを別々に供給することによって、バッファ遅延によるクロック周波数の問題を解決することが出来る。これは、データ入出力専用のクロック信号ＥＣＬＫが供給されるので、データ信号ＤＡＴＡとシステムクロック信号ＳＣＬＫとの間で同期をとる必要がなくなるからである。」
「【０１３１】図１３を再び参照して、メモリ１１０のコア回路１１１は、システムクロック信号ＳＣＬＫによって駆動される。従って、エコークロック信号ＥＣＬＫとシステムクロック信号ＳＣＬＫとの間のスキュー（ずれ）が、１サイクル以上あると、エコークロック信号ＥＣＬＫに基づいて読み込まれたデータを、
コア回路１１１内のメモリコア部分に
【０１３２】この問題を解決するために、読み込まれたデータのシリアル・パラレル変換を行う。図１７に、シリアル・パラレル変換を行う回路を示す。また図１８に、図１７の回路動作を示すタイムチャートを示す。図１７の回路は、入力バッファ１８０、ラッチ１８１−１乃至１８１−４、ラッチ１８２−１乃至１８２−４、信号線ＳＬ１及びＳＬ２、書き込みアンプラッチ１８３−１乃至１８３−４、第１のクロック生成器１８４、第２のクロック生成器１８５を含む。
【０１３３】
図１７及び図１８を参照して、入力バッファ１８０は、エコークロック信号ＥＣＬＫに同期させて、データＲ１乃至Ｒ４を順番に読み込む。データＲ１乃至Ｒ４は各々、エコークロック信号ＥＣＬＫを基にして第１のクロック生成器１８４が生成したクロックΦ１乃至Φ４によって、ラッチ１８１−１乃至１８１−４に読み込まれる。
【０１３４】
図１７の例においては、第２のクロック生成器１８５が、システムクロック信号ＳＣＬＫを基にして、図１８に示されるようなクロックΦ５及び／Φ５を生成する。このクロックΦ５或いは／Φ５を用いて、ラッチ１８２−１乃至１８２−４は各々、ラッチ１８１−１乃至１８１−４のデータを読み込む。ラッチ１８２−１及び１８２−３は、格納されたデータを信号線ＳＬ１に出力し、ラッチ１８２−２及び１８２−４は、格納されたデータを信号線ＳＬ２に出力する。図１８に、データ信号線ＳＬ１及びＳＬ２に出力されたデータを示す。図１８に示されるように、データ信号線ＳＬ１及びＳＬ２には、データは所定の順番でシリアルに出力される。
【０１３５】クロックΦ５によってデータＲ１及びＲ２を検出する際、クロックΦ５のタイミングは、ラッチ１８１−１がデータＲ１を保持してかつラッチ１８１−２がデータＲ２を保持する期間であればよい。またクロック／Φ５によってデータＲ３及びＲ４を検出する際、クロック／Φ５のタイミングは、ラッチ１８１−３がデータＲ３を保持してかつラッチ１８１−４がデータＲ４を保持する期間であればよい。従って、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のタイミングのずれを、ある程度許容することが出来る。
【０１３６】
図１７の例においては、第２のクロック生成器１８５は更に、システムクロック信号ＳＣＬＫを基にして、図１８に示されるクロックΦ６及び／Φ６を生成する。このクロックΦ６及び／Φ６用いて、書き込みアンプラッチ１８３−１乃至１８３−４は、信号線ＳＬ１及び信号線ＳＬ２に現われるデータを読み込む。
【０１３７】Φ６の立ち上がりでデータを読み込む書き込みアンプラッチ１８３−１及び１８３−３に於て、Φ６をクロックとして用いてデータＲ１及びＲ２を半サイクルシフトしてやれば、図１８の書き込みアンプラッチ１８３−１乃至１８３−４に示されるように、データＲ１乃至Ｒ４を同一のタイミングで切り替わる信号とすることも出来る。
【０１３８】このようにして、読み込んだデータをシリアル・パラレル変換することによって、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のスキューをある程度許容しながらも、システムクロック信号ＳＣＬＫによる正しいデータ検出が可能となる。」（下線は、当審において、特に強調する部分に付した。）
　よって、刊行物１には、以下の発明が記載されている。
「システムクロック入力回路１１２から供給されるシステムクロック信号ＳＣＬＫに同期させて、アドレス／コマンド信号ＡＤＤ／ＣＭＤを受け取るアドレス／コマンド入力回路１１３を備え、アドレス／コマンド入力回路で受信されたアドレス／コマンド信号ＡＤＤ／ＣＭＤ及びデータ信号ＤＡＴＡはコア回路１１１に供給されてデータを書き込むメモリであって、データ書き込みの際には、エコークロック信号ＥＣＬＫを基にして生成したクロックΦ１乃至Φ４によって、データ信号ＤＡＴＡをラッチ１８１−１乃至１８１−４に読み込み、システムクロック信号ＳＣＬＫを基にして生成されたクロックΦ５及び／Φ５によって、ラッチ１８２−１乃至１８２−４は、各々ラッチ１８１−１乃至１８１−４のデータＤＡＴＡを読み込み、格納されたデータＤＡＴＡを信号線ＳＬ１又はＳＬ２に出力し、システムクロック信号ＳＣＬＫを基にして生成されたクロックΦ６及び／Φ６によって、書き込みアンプラッチ１８３−１乃至１８３−４は、信号線ＳＬ１及び信号線ＳＬ２に現われるデータＤＡＴＡを読み込む、メモリ」（以下、「刊行物１発明」という。）
　
（２−１−２）刊行物２：特開昭５９−１４８１９１号公報（請求人が提出した甲第２号証）
　本件特許の優先日前に頒布された刊行物２である特開昭５９−１４８１９１号公報には、「メモリ駆動回路」（発明の名称）に関して、第１，２図とともに、以下の事項が記載されている。
「第１のクロックを計数するアドレスカウンタと、アドレスカウンタの出力を、上記第１のクロックと同一周期を持ち且つ第１のクロックよりも遅れた位相を持つ第２のクロックでラッチするバッファレジスタと、該レジスタのラッチ出力が上記アドレスカウンタの計数アドレスとを上記第１のクロックに同期したセレクタ信号のＨレベルとＬレベルとによつて選択出力するセレクタと、該セレクタ出力の中でバッファレジスタのラッチ出力を書込みアドレス、アドレスカウンタの計数アドレスを読出しアドレスとしてメモリを駆動する手段と、該メモリからの読出しデータを上記第２のクロックでラッチするデータラッチレジスタとを備えてなるメモリ駆動回路」（特許請求の範囲の欄）
「本発明は、低速なメモリでも高速な周囲系でアクセス可能にしたメモリ駆動回路を提供するものである。
　本発明の要旨は、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスドレスとして与えてなる点にある。」（第１頁右下欄第１３行ないし第１８行）
「第１図は本発明のメモリ駆動回路の実施例を示す図である。第２図はそのタイムチャートを示す。アドレスカウンタ１はクロックＣＬＫ１の計数を行う。アドレスカウンタ１の計数出力はアドレスであり、セレクタ３及びバッファレジスタ２の入力となる。バッファレジスタ２は、クロックＣＬＫ２のタイミングでアドレスカウンタ１の計数アドレス（Ａ０〜Ａｎ）をラッチする。　このラッチ区間はクロックＣＬＫ２の１周期であり、各周期毎にその周期の開始するクロックＣＬＫ２のタイミングでその時のアドレスカウンタ１の計数アドレスをラッチする。バッファレジスタ２のラッチ出力（Ｙ０〜Ｙｎ）はセレクタ３の入力となる。
　セレクタ３は、アドレスカウンタ１の計数アドレス（Ａ０〜Ａｎ）とバッファレジスタ２のラッチ出力（Ｂ０〜Ｂｎ）とのいずれか一方の選択を行い、その選択データを出力する。セレクタ信号ＳＥＬはこの選択を行うものであり、Ｈレベルの時、ラッチ出力（Ｂ０〜Ｂｎ）を選択して出力し、Ｌレベルの時、計数アドレス（Ａ０〜Ａｎ）を選択して出力する。セレクタ３の選択された出力は、メモリ４のアクセスアドレスとなる。メモリ４は、ＲＡＭメモリであり、セレクタ信号ＳＥＬに同期して読出し、書込みを行う。セレクタ信号ＳＥＬがＨレベル時にはメモリ４は読出し動作となり、Ｌレベルの時にはメモリ４は書込みデータＤを書込む書込み動作となる。書込み動作のアドレスはバッファレジスタ２のラッチ出力であり、読出し動作のアドレスは、計数アドレスである。」（第１頁右下欄第２０行ないし第２頁右上欄第８行）
「メモリ４からその入力アドレスをみた場合は、
１
２
３
　以上の実施例によれば、書込みと読出しとを交互に、且つアドレスを更新しながらメモリ駆動を行うことができた。更に、読出しの順位でみた場合、１→２→３→・・・の更新順位で読出しを行つていること、且つ読出しと読出しの間（例えば、アドレス１と２との間）では前回のアドレス（アドレス０）で書込みを行つているため、実質的に読出し時間に余裕ができた。読出し時間の余裕とはメモリからみればメモリを駆動する駆動回路の速度（クロックＣＬＫ２）に比してメモリの読出し時間が低速でよいことを意味する。即ち、本実施例によれば、駆動回路に比して低速なメモリを使用すればよいとの利点を生む。」（第２頁左下欄第１７行ないし右下欄第１７行）
　
（２−１−３）刊行物３：Jei-Hwan Yoo,et al.,“A 32-Bank 1 Gb Self-Strobing synchronous DRAM with 1 GByte/s Bandwidth”, IEEE J.of Solid-State Circuits,Vol.31,No.11,p.1635-1643,1996.11（請求人が提出した甲第３号証）
　本件特許の優先日前に頒布された刊行物３には、図７，９とともに以下の事項が記載されている。
　
「高I/Oバンド幅かつ低電力消費を達成するために、通常のシンクロナス DRAM(SDRAM）において、セルフ・ストロービング・インタフェース(SSI)方式が実装されており、この新しい装置は、セルフ・ストロービング・シンクロナスDRAMまたはSSDRAMと呼ばれている。
SSI方式においては、高速ストロービング信号(Dストローブ)を用いて、高速外部データ(500 Mb/s/pin)のチップ間の転送を行う一方、より低速なグローバル・システム・クロック(G-CLK,125 MHz)が、全体の同期動作を制御する。
　SSI方式の概念図を図 7 に示す。×64 内部データバスを通して実行されるリードおよびライト動作を制御する G-CLK は、システムの主たる制御クロックであり、外部システムから125 MHzの周波数で連続的に入力される。電力効率のよい周波数逓倍器、およびデューティサイクル訂正方式により、このクロック周波数を2倍にして、Q-CLK(250MHz)を生成する。Dストローブは、(絶えずサイクルしている)Q-CLKからゲーティングを行うことにより生成する。
Dストローブは、データを転送する際に、送信機のデータ・アウト・バッファ、および受信機のデータ・イン・バッファを制御する。
「
図9は、SSI方式のリードおよびライトタイミング図を示す。
ライト動作において、×16入力データの 4つのバーストは、コントローラからのDストローブと同期をとられ、シリアル・イン・パラレル・アウト(SIPO)レジスタにラッチされる(4-b/DQ)。G-CLK の次のサイクルにおいて、データは、×64 MIOラインを通してメモリセルに同時に書き込まれる。
　
　よって、刊行物３には、以下の発明が記載されている。
「高速ストロービング信号(Dストローブ)を用いて、高速外部データのチップ間の転送を行う一方、より低速なグローバル・システム・クロックが、全体の同期動作を制御するＳＤＲＡＭにおいて、ライト動作において、×16入力データの 4つのバーストは、コントローラからのDストローブと同期をとられ、シリアル・イン・パラレル・アウト(SIPO)レジスタにラッチされ、G-CLK の次のサイクルにおいて、データは、×64 MIOラインを通してメモリセルに同時に書き込まれるＳＤＲＡＭ」（以下、「刊行物３発明」という。）
　
（２−１−４）刊行物４：特開平７−１８２８７０号公報（請求人が提出した甲第４号証）
　本件特許の優先日前に頒布された刊行物４には、図１ないし６，１０，１２及び１３とともに、以下の事項が記載されている。
　
「【００４５】次に、図１２に示されるようなリソースの使用タイミングで従来のシンクロナスＳＲＡＭが動作する場合を説明する。
【００４６】図１３は、従来のシンクロナスＳＲＡＭの動作時におけるリソースの使用タイミングを示す模式図である。この図１３においては、書込動作、読出動作、読出動作、書込動作、書込動作、読出動作および書込動作が順次実行される場合のリソースの使用タイミングが示される。この図１３においても、横方向が時間に対応する。
【００４７】図１３を参照して、一連の書込動作および読出動作は、シンクロナスＳＲＡＭの動作の高速化を図るため、原則的に次のように実行されることが要求される。すなわち、先の書込動作または先の読出動作のリソースＡＤの使用が終了した直後に、そのリソースＡＤが次の書込動作または次の読出動作で使用されることである。
【００４８】しかし、このような原則的な動作を行なうと、図１３における読出動作の直後に実行される書込動作において、リソースＤＯＵＴとリソースＤＩＮとが同じ使用サイクルで使用されるため、リソースコンフリクトが生じる。このため、図１３の一連の動作では、そのようなリソースコンフリクトを避けるために、読出動作の直後の書込動作の遅延（図中ＳＬＴ）が実行される。
【００４９】しかし、このように書込動作を遅延させると、シンクロナスＳＲＡＭの動作の高速化を阻害するという問題が生じる。
【００５０】この問題を解決する方法としては、データ入出力ピン４を入力専用ピンと出力専用ピンとに分けることが考えられる。しかし、その場合には、ピン数が増加し、そのためにチップコストおよびパッケージコストが増加し、さらには、実装するボードの面積の増加により、システムコストが増加するという新たな問題が生じる。
【００５１】この発明は、このような問題を解決するためになされたものであり、チップコスト、パッケージコストおよびシステムコストを増加させることなく、読出動作直後に書込動作の遅延を除去することを可能とし、その結果として、キャッシュメモリを高速化し、スーパーコンピュータ、大型計算機、ワークステーションおよびパーソナルコンピュータ等のすべてのレベルのコンピュータの速度性能を向上させることを可能とするシンクロナスランダムアクセスメモリを提供することを目的とする。」
「【００８０】図１に示されるようにリソースＤＯＵＴおよびＤＩＮの使用タイミングは、同じ第３サイクルである。このため、図２に示されるように、各サイクルで読出動作または書込動作を開始しても、リソースＤＯＵＴとリソースＤＩＮとのリソースコンフリクトが発生しない。ただし、図１に示されるような基本的な使用タイミングを実行するだけでは、書込動作の直後に読出動作を行なう場合において、リソースＲＡＭについてリソースコンフリクトが発生する。
【００８１】それを解決するために、この図２のリソースの使用タイミングにおいては、書込動作のリソースＲＡＭの使用タイミングを、その次に実行される書込動作における２つ目の使用サイクルで使用する。それは、書込動作の２つ目の使用サイクルは、リソースを使用していないからである。
【００８２】したがって、ある書込動作において入力されたデータは、次の書込動作において書込まれることになる。このため、たとえ、書込動作が連続して多数発生しても、ある任意の期間において、書込を待たされているデータの数は、最大１つとなる。このようなデータの保持に関する動作は、書込データを保持するデータ保持回路と、その保持されるデータに対応するアドレス信号を保持するアドレス信号保持回路とを設けることによって実現可能である。
【００８３】ところが、ここで問題となるのは、保持されているデータ、すなわちまだ書込まれていないデータに対して読出が要求された場合である。この場合においては、データがまだ書込まれていないため、保持されているデータを読出データとして外部へ出力する必要がある。したがって、図２に示されるように、書込動作の直後にその書込動作において保持された書込データに対して読出動作が要求された場合に、図中の矢印で示されるような経路で保持されたデータをメモリセルアレイ５１をバイパスして読出す必要がある。
【００８４】次に、図２に示されるようなリソースの使用タイミングを実現するシンクロナスＳＲＡＭの具体例について説明する。図３は、第１実施例によるシンクロナスＳＲＡＭの構成を示すブロック図である。
【００８５】図３のシンクロナスＳＲＡＭが図１０のものと異なるのは、図２のラッチ回路２５が取り除かれ、ラッチ回路１３，１４，１５，２０，２１，２２、マルチプレクサ３１、３２、コンパレータ４１および論理ゲート６５，６６，７０が追加されて設けられたことである。ここで、ラッチ回路１３，１４は、レジスタを構成する。
【００８６】外部アドレス信号ＡＤＤは、アドレス入力ピン１から入力され、バッファ回路６１を介してラッチ回路１１に与えられる。ラッチ回路１１の出力信号は、ラッチ回路１３，１４，１５を介し、内部アドレス信号ＷＡＤＤとしてマルチプレクサ３１に与えられるとともに、ラッチ回路１６を介し、内部アドレス信号ＲＡＤＤとしてラッチ回路３１に与えられる。
【００８７】外部ライトイネーブル信号ＮＷＥは、コントロール入力ピン２から入力され、バッファ回路６２およびラッチ回路１２を介してラッチ回路１７に与えられる。
【００８８】ラッチ回路１７の出力信号である内部ライトイネーブル信号ＮＷＥｉｎは、マルチプレクサ３１、読出回路５３、書込回路５４および論理ゲート６５に与えられるとともに、ラッチ回路２０および２１を介して論理ゲート７０に与えられる。ただし、論理ゲート６５，６７のそれぞれには、内部ライトイネーブル信号ＮＷＥｉｎが反転されて与えられる。
【００８９】論理ゲート６５および６７のそれぞれは、内部ライトイネーブル信号ＮＷＥｉｎの他に内部クロック信号ＰＨ１を受ける。論理ゲート６５は、その出力信号ＰＨ１・ＷＥを、ラッチ回路１３に制御信号として与える。論理ゲート７０は、その出力信号ＰＨ１・ＷＥをラッチ回路２２に制御信号として与える。
【００９０】これらの論理ゲート６５および７０のそれぞれは、内部ライトイネーブル信号ＮＷＥｉｎがＨレベルであり、かつ内部クロック信号ＰＨ１がＨレベルである場合にその出力信号がＨレベルになる。
【００９１】外部からの書込データは、データ入出力ピン４から入力され、バッファ回路６７を介してラッチ回路２２に与えられる。ラッチ回路２２の出力信号である書込データＷＤは、書込回路５４およびマルチプレクサ３２のそれぞれに与えられる。マルチプレクサ３２は、その他のデータとして、読出回路５３から出力される読出データＲＤも受ける。
【００９２】コンパレータ４１は、内部アドレス信号ＷＡＤＤおよびＲＡＤＤを受ける。コンパレータ４１の出力信号ＨＩＴは、論理ゲート６６に与えられる。この出力信号ＨＩＴは、内部アドレス信号ＷＡＤＤおよびＲＡＤＤが一致した場合にＨレベルとなる。
【００９３】論理ゲート６６は、その他に、内部ライトイネーブル信号ＮＷＥｉｎを受ける。論理ゲート６６の出力信号はマルチプレクサ３２に制御信号として与えられる。論理ゲート６６の出力信号は、与えられる出力信号ＨＩＴおよび内部ライトイネーブル信号ＮＷＥｉｎがともにＨレベルになった場合にＨレベルになる。
【００９４】マルチプレクサ３２は、論理ゲート６６から与えられる制御信号がＨレベルである場合に書込データＷＤを出力し、一方、その制御信号がＬレベルである場合に読出データＲＤを出力する。マルチプレクサ３２の出力信号は、ラッチ回路１８，１９およびトライステートバッファ回路６８を介してデータ入出力ピン４に与えられ、外部に出力される。
【００９５】次に、図３に示されるシンクロナスＳＲＡＭに用いられるラッチ回路１１，１２，…について詳細に説明する。図４は、ラッチ回路の構成を示す回路図である。
【００９６】図４を参照して、このラッチ回路は、入力端子９１と出力端子９２との間にＭＯＳトランジスタ８１、入力端子と出力端子とが相互に接続されたインバータ８２，８３およびインバータ８４が接続される。
【００９７】インバータ８２および８３は、前述のように接続されるため、２つの安定状態を有し、１ビットの情報を保持することが可能となっている。また、ＭＯＳトランジスタ８１は、そのゲートに制御信号として、たとえば、内部クロック信号ＰＨ１、ＰＨ２、制御信号ＰＨ１・ＷＥまたは制御信号ＰＨ１・ＷＥＤを受ける。
【００９８】次に動作について説明する。ＭＯＳトランジスタ８１が、そのゲートに受ける信号に応答して導通状態になると、入力端子９１から入力されたデータがこのラッチ回路の内部に転送され、そして、出力端子９２から出力される。一方、ＭＯＳトランジスタ８１が、そのゲートに与えられる信号に応答して非導通状態になると、その非導通状態になる直前の出力信号が保持され、その保持された出力信号が、出力端子９２から出力され続ける。
【００９９】次に、図３に示されるシンクロナスＳＲＡＭの動作について説明する。図５は、図３のシンクロナスＳＲＡＭにおける内部アドレス信号の生成に関する動作を示すタイミングチャートである。また、図６は、図３のシンクロナスＳＲＡＭにおけるデータの書込および読出に関する動作を示すタイミングチャートである。
【０１００】図５および図６においては、書込動作、読出動作、書込動作、読出動作および読出動作が順に実行される場合の動作を示しており、第１サイクルＣＹ１〜第５ＣＹ５のそれぞれに対応して示される“ＷＲＩＴＥ”および“ＲＥＡＤ”のそれぞれは、図１に示される書込動作および読出動作のそれぞれの第２の使用サイクルに対応する。
【０１０１】図５および図６の一連の動作においては、第３サイクルＣＹ３において実行される書込動作で、データの書込のためのアドレスとして指定されたアドレスＡ２と同じアドレスＡ３のデータが、第４サイクルＣＹ４の読出動作でデータ読出のためのアドレスとして指定される場合が示される。すなわち、アドレスＡ２とアドレスＡ３とが一致すると仮定する。
【０１０２】まず、図５を用いて、内部アドレス信号の生成に関する動作について説明する。第１サイクルＣＹ１の期間の最初における外部クロック信号Ｋの立上がりエッジで、外部ライトイネーブル信号ＮＷＥおよび外部アドレス信号ＡＤＤがサンプリングされる。これにより、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルに立下がるとともに、内部アドレス信号ＲＡＤＤがアドレスＡ０になる。さらに、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルになり、かつ内部クロック信号ＰＨ１がＨレベルになるため、外部アドレス信号ＡＤＤに対応するラッチ回路１１の出力信号が、ラッチ回路１３および１４が構成するレジスタに取込まれ、保持される。
【０１０３】このように保持されたアドレス信号は、第１サイクルの第２フェイズでラッチ回路１４を通過し、第２サイクルの第１フェイズＰｈ１でラッチ回路１５を通過することにより、内部アドレス信号ＷＡＤＤとしてマルチプレクサ３１に与えられる。
【０１０４】このように、書込動作の第１フェイズＰｈ１の期間においてのみアドレス信号がラッチ回路１３に取込まれるため、書込動作についてのアドレスＡ（−１），Ａ０，Ａ２のみが内部アドレス信号ＷＡＤＤとなる。
【０１０５】マルチプレクサ３１は、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルである場合に、内部アドレス信号ＷＡＤＤを選択し、それを内部アドレス信号ＡＡＤＤとしてデコーダ５２に与える。一方、内部ライトイネーブル信号ＮＷＥｉｎがＨレベルである場合に、マルチプレクサ３１は、内部アドレス信号ＲＡＤＤを選択し、それを内部アドレス信号ＡＡＤＤとしてデコーダ５２に与える。
【０１０６】したがって、読出動作時においては、読出のための内部アドレス信号ＲＡＤＤがその読出動作の期間にデコーダ５２に与えられる。一方、書込動作時においては、その書込動作の１回前の書込動作に対応する内部アドレス信号ＷＡＤＤがデコーダ５２に与えられる。
【０１０７】次に、図６を参照して、データの書込および読出に関する動作について説明する。
【０１０８】第１サイクルＣＹ１において実行される書込動作では、データの書込に関する内部アドレス信号ＲＡＤＤにより指定されるアドレスＡ０に、データＤＤＩＮに示されるデータＤＩＮ０が対応する。
【０１０９】データＤＩＮ０は、第２サイクルの第１フェイズＰｈ１においてＨレベルになる論理ゲート７０の出力信号ＰＨ１・ＷＥＤに応答してラッチ回路２２に取込まれ、書込データＷＤ０としてそのラッチ回路２２から出力される。この書込データＷＤ０は、第４サイクルＣＹ４の最初まで保持される。
【０１１０】そして、第２サイクルＣＹ２において実行される読出動作では、データの読出のために内部アドレス信号ＲＡＤＤで指定されるアドレスＡ１に対応するデータＲＤ１が、メモリセルアレイ５１から読出され、それが読出回路５３から出力される読出データＲＤに現れる。
【０１１１】この第２サイクルＣＹ２においては、内部アドレス信号ＲＡＤＤおよびＷＡＤＤが一致しないため、コンパレータ４１の出力信号ＨＩＴがＬレベルである。そのため、データＲＤ１は、第３サイクルＣＹ３において、マルチプレクサ３２からラッチ回路２０，２１およびトライステートバッファ回路６８を介してデータ入出力ピン４に与えられる。
【０１１２】そして、第３サイクルＣＹ３において実行される書込動作は、第１サイクルＣＹ１で開始される書込動作と同様に実行される。その場合、デコーダ５２に与えられる内部アドレス信号ＡＡＤＤのアドレスは、内部アドレス信号ＷＡＤＤに示されるアドレスＡ０である。
【０１１３】このため、第３サイクルＣＹ３では、メモリセルアレイ５１において、アドレスＡ０に対応するメモリセルに、データＷＤ０が書込まれる。すなわち、この書込動作では、前回の書込動作において保持されたアドレスＡ０およびデータＷＤ０に基づく書込が行なわれる。そして、第４サイクルＣＹ４において実行される読出動作では、直前の書込動作で指定されたアドレスＡ２と一致するアドレスＡ３が読出のためのアドレスとして指定される。
【０１１４】第４サイクルＣＹ４の第１フェイズＰｈ１においては、論理ゲート７０の出力信号ＰＨ１・ＷＥＤがＨレベルになることにより、第３サイクルＣＹ３における書込動作に関する書込のためのデータＤＩＮ２が、ラッチ回路２２に取込まれ、データＷＤ２としてラッチ回路２２から出力される。したがって、この場合の書込データＷＤは、データＷＤ２となる。
【０１１５】一方、コンパレータ４１においては、内部アドレス信号ＷＡＤＤおよびＲＡＤＤが一致し、出力信号ＨＩＴがＨレベルになる。その結果、書込データＷＤ（ＷＤ２）が、マルチプレクサ３２から出力されることになる。
【０１１６】これにより、次の第５サイクルＣＹ５において、データＷＤ２がデータ入出力ピン４に与えられる。すなわち、データＷＤ２が出力データＤＯＵＴになる。
【０１１７】このように、図３のシンクロナスＳＲＡＭにおいては、図１および図２に示される動作が実現できる。したがって、データ入出力ピン４におけるリソースコンフリクトが発生せず、メモリコア５０におけるリソースコンフリクトも発生しない。
【０１１８】さらに、先の書込動作において指定され、まだ書込が終了していないデータに対して読出動作が要求された場合でも、前述のように、データの読出を円滑に行なうことができる。」
　
（２−１−５）刊行物５：K.Nakamura.,et al.,“A 500-MHz 4-Mb CMOS Pipeline-Burst Cache SRAM with Point-to-Point Noise Reduction Coding I/O”,IEEE Ｊ.of Solid-State Circuits,Vol.32,No.11,p.1758-1765,1997.11（請求人が提出した甲第５号証）
　本件特許の優先日前に頒布された刊行物５には、図１ないし４及び図１３とともに、以下の事項が記載されている。
　
「II.プリフェッチ・パイプライン・バースト方式
　
　すでに報告されているプリフェッチ・パイプライン・バースト方式は、内部メモリー・コアのサイクル時間(Iサイクル)を外部バス・サイクル(Eサイクル)のN倍に拡張することを可能にする[4]。我々はこの方式を修正し、SRAM に応用して、4 ビット・パイプライン・バースト・キャッシュ動作と500 MHz の入出力周波数の両方を達成した。図1に、単純なプリフェッチ・パイプライン・バースト(PPB)方式を示す。128ビット入出力 SRAM コアは、8ナノ秒のIサイクルで動作するが、32ビット入出力は 2 ナノ秒の E サイクルで動作する。読み出し動作では、直ちにSRAMコアに読み出しアドレスを与えて、1回のバースト読み出し動作で128ビットのデータをプリフェッチする。並列入力-直列出力(PISO)バッファは、そのアドレスの2つの最下位ビット(LSB)によって指定される順序で、128 ビットIサイクル読み出しデータを4個の 32 ビット・Eサイクル・データ・ストリームに変換する。書き込み動作では、1回のバースト書き込み動作で 4 個の 32　ビット。データからなるデータ・ストリームを直列入力-並列出力(SIPO)バッファによって整列させ、SRAMコアに同時に書き込む。
　図 2 は、単純な PPB 方式のタイミング図である。CPU は、書き込み動作を要求する際、SRAMにアドレスを送ると共に、4個の32 ビット・データ・ストリームを送り始める。次のIサイクルまでストリームを整列させることができないため、SRAMコアヘのデータの書き込みは次のIサイクルで行わなければならない(図2における○1の状況)。読み出し要求では、1回のバースト読み出しサイクルで4個の32 ビット・データをSRAMコアから同時にプリフェッチし、次の4つの E サイクルでデータ・ストリームを出力する(○2)。その結果、書き込み後の読み出しの状況では、これら2つの内部動作の衝突を避けるために、データ・バス上に8つのアイドルEサイクルが発生する(○3)。読み出し後の書き込みの状況では、データ・バス上でのデータの衝突を避けるために、内部動作を伴わない2つのIサイクルを与えなければならない(○4)。
　我々は、アイドル・サイクルを完全になくすために、先入れ先出し(FIFO)式のダブル・レイト・ライト・バッファ(DLWB)を設けた。図3に改良型のPPB方式を示す。最後の2回の書き込み動作のアドレス/データ・ペアを格納するために、2つのFIFO式DLWBを設けた。アドレス用 DLWB(DLWB1 および DLWB2)は単純な FIFO バッファであるが、データ用 DLWB(DLWBA およびDLWBB)は、書き込み動作中に DLWB内のデータをシフトするための1クロックの遅延をなくすことができるように並列に編成した。図 4は改良型のタイミング図である。CPU からの書き込みデータ・ストリームは、データ.バス上でのデータの衝突を避けるために、対応するアドレスの 4つ後のEサイクルにシフトする(図 4 における○1の状況)。読み取り動作中、バッファ・キューには最後の 2 回の書き込み動作が入っている(○2)。そのデータのSRAMコアへの実際の書き込み動作は、2 つ後の書き込み I サイクルに先送りする。1つの書き込みバッファを実装するだけでは、これらのアイドル・サイクルをなくすには不十分であろう[1]。そのような方式では、連続する読み出し動作後の2回目の書き込み動作でアイドル・サイクルが発生せざるを得ないことになる(○3)。DLWB 方式を用いる我々のPPB は、たとえ書き込み後の読み出しや読み出し後の書き込みが連続する状況でもアイドル・サイクルを伴うことなく、4ビット・パイプライン・バースト動作を首尾よく実施する。すなわち、2Gバイト/秒のバス帯域幅の容量を十分に活用できるということである。
　DLWB 内の 2 つのアドレス/データ・.ペアはまだSRAMコアに書き込まれていないため、図 3に示すように DLWB のバイパス読み出し論理回路を設けた。読み出し要求がいずれかの DLWBに格納されているアドレスと一致するときには、その DLWBに格納されているデータをデータ出力にバイパスする。」（第１７５８頁右欄第８行ないし第１７５９頁右欄第１６行の訳文）（○の中に数字が入った記載については、本審決において、○の横に数字を記載して表記した。）
　
（２−１−６）刊行物６：米国特許第５８３８６３１号明細書（請求人が提出した甲第６号証）
　本件特許の優先日後であって、本件特許の出願前に頒布された刊行物６には、図９，１０Ａ，１０Ｂ，１０Ｃとともに、以下の事項が記載されている。
　
「
従来のSRAMの1つの問題は、高速システムにおいてリードおよびライトを混ぜようとすることが、メモリリードの直後にメモリライトが行われた場合(すなわち、バスターンアラウンド)に、サイクルの「損失」を引き起こすことである。一般に、これらの RAM の構造は、リード動作を行うことができるようになる前に、すべてのデータが書き込まれたことを確実にするために余分なサイクルを必要とするため、ターンアラウンドにおいてサイクルが損失する。
「
本発明によれば、バスターンアラウンドにおける損失サイクルのない完全にシンクロナスなパイプラインRAMが提供される(すなわち、RAMは、制限なく、いかなるクロックサイクル中にもリード動作を行い、またはいかなるクロックサイクル中にもライト動作を行うことができる)。
「単一パイプライン遅延モードでは、システムから出力されるリードデータは、リードアドレスおよび制御信号が入力リードに提供された次のクロックサイクルにおいて、データ I/Oバスで利用可能である。リードサイクルについての高速タイミング問題が生じた場合には、かかる問題を解決するために、別の非同期出力構造を利用することができる。
　ライトサイクル用のデータは、アドレスおよび制御信号がそれぞれアドレス入力バスおよび制御信号入力バスに提供されるサイクルの次のサイクルにおいて、データ I/Oバスに提供される。よって、リードであろうと、ライトであろうと、データ信号は、アドレスおよび制御信号よりも常に1サイクル遅れる。しかし、アドレスおよび制御信号は、適切なタイミングでメモリに同時に適用され、データがメモリの適切なセルに書き込まれ、またはメモリの適切なセルから読み出されることを確実にする。」（第８欄第１行ないし第１５行）
「上記説明から理解できるように、本発明の二重パイプラインバージョンでは、メモリに書き込むべきデータは、当該データに関連するライト信号が制御回路に適用された2クロック周期後に、データI/Oに適用される。」（第１９欄第６２行ないし第６６行）
「図9は、半導体集積回路チップにおいて取り入れられる好ましい実施態様において実現されるこの発明の構成を示す。図10Aおよび10Bに示す波形は、2つの動作シーケンスについての二重パイプラインモードにおける図9に示すこの発明の実施形態の動作を例示する。図10A では、リード、リード、ライト、ライト、リード、リード、ライト、ライト、リード、リードというシーケンスを説明する。図10Bでは、リード、ライト、リード、ライト、リード、ライト、リード、リードというシーケンスを説明する。当然のことながら、動作においては、リードおよびライト信号のいかなるシーケンスをも回路に適用することができる。図10Aおよび10B に示す波形は、そのようなリードおよびライト信号の2つのとり得るシーケンスを例示したものにすぎない。
　図9に注目すると、図9に示す信号は以下のとおりである:
　XENB=イネーブル(enable)信号(ローからイネーブル)
　XADDR=アドレス
　CLK=クロック
　S/DB=単一のパイプライン(ハイ)/二重のパイプライン(ロー)
　XWEB=ライト(ロー)/リード(ハイ)
　XIO=データ信号、入力/出力
　XCSB=チップ選択-ローで選択
　EQX＝コンパレー夕‐最後のアドレス‐AXからAR
　EQY＝コンパレー夕‐最後から2番目のアドレスAYからAR
　DX=受信した最後のデータ
　DY=受信した最後から2番目のデータ
　XOEB=出力バッファイネーブル信号
　AX=レジスタ804-2内のアドレス
　AY=レジスタ804-3内のアドレス
　WXB=制御レジスタ807-2からの出力信号
　Dout=メモリアレイ810からのデータアウト
　XDin=システムへのデータイン
　WB=レジスタ807-1からの出力信号
　RB=レジスタ807-1からの反転出力信号
　XENBは、システムのローからイネーブルへの動作である。
期間to
　時間to(専ら例示のために選んだシステムの動作中における任意の時間)の始まりにおける
クロック信号のローからハイへの推移の際に、アドレスaoがアドレスレジスタ804-1に転送される。同時に、リードに対応する制御信号XWEBが制御レジスタ807-1に転送される。
このORゲートが、レジスタ807-1からのQ出力信号を送信することを可能にする。
時間toの始まりにおいて、リード制御信号がシステムに転送されるため、メモリアレイ810におけるアドレスaoは、mux803-2のH入力バスを介して、メモリアレイ810のアドレスポートに適用される(WBがハイであり、リード動作が行われていることを示しているため、mux803-2 が選択される)。
期間t1　
　期間t1中に、ライト信号w1が制御レジスタ807-1に適用され、それ以前に制御レジスタ807-1に存在していたリード信号r0は、ORゲート805-4を介して、制御レジスタ807-2 に送信される。信号CSBはローのままであり、この信号CSBはすべての動作においてローのままである。従って、信号WXBは、先行する期間t0におけるレジスタ807-1内の制御信号を表し、信号WBは、現在の期間t1におけるレジスタ807-1内の制御信号を表す。
期間t1中はライト動作が要求されるので、レジスタ 804-1にストアされるアドレスa1は、メモリアレイ810においてデータd1が書き込まれるべきアドレスを表す。データd1は、アドレスa1がレジスタ804-1にストアされた後、次のクロックサイクルにおいてXIOピンに適用される。このデータd1は、アドレスa1がレジスタ804-1に送信された2サイクル後に、データレジスタ809-1に転送される。
　期間t1中にレジスタ811-1にストアされているデータは、ローレベルS/DB信号によりイネーブル化される mux803-5 のL入力バスを介して、出力バッファ812-4に送信され、そこからシステムのXIOバスに送信される。バッファ812-4は、ANDゲート805-10からのハイレベル信号によりイネーブル化される。ゲート805-10は、レジスタ807-2にストアされているハイレベル信号WXB、およびmux803-3からのハイレベル信号CSXによりイネーブル化される。ハイレベル信号CSXは、期間t1の始まりにおけるクロック信号のローからハイへの推移の際にレジスタ808-2にストアされる、期間to中のインバータ 812-1からのハイレベル出力信号を反映している。このハイレベル信号は、mux 803-3のLバスを通過して、mux803-3からのCSX出力信号となる。
期間t2
　期間t2中も、ライト動作が要求される。よって、期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、ライト信号w2が制御レジスタ807-1に転送され、その前に制御レジスタ807-1に存在していたライト信号w1が制御レジスタ807-2に転送される。従って、WBおよびWXBはローとなる。
アドレスa2はレジスタ804-1にストアされ、その前にレジスタ804-1に存在していたアドレスa1がレジスタ804-2に転送される。
期間t3
　
期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、入力デー夕バスXIOのデータd1がデータレジスタ809-1に送信される。ほぼ同じ時間に、新たなアドレスa3がアドレスレジスタ804-1に配置され、その前にレジスタ804-1に存在していたアドレスa2がレジスタ804-2に転送される。その前にアドレスレジスタ804-2に存在していたアドレスa1は、アドレスレジスタ804-3に転送される。
　レジスタ804-1にストアされているアドレス信号a3は、ハイである信号WBによって選択されたmux803-2のH入力バスを介して、メモリアドレス810のアドレスポートに送信される。リード動作が要求されるので、アドレスレジスタ804-1にストアされているアドレスa3が、アドレスレジスタ804-2にストアされているアドレスa2またはアドレスレジスタ804-3にストアされているアドレスa1と等しい場合には、それぞれコンパレータ801-1がハイ出力信号EQXを生成し、またはコンパレータ801-2はハイ出力信号EQYを生成する。アドレスa3がアドレスa1と等しい場合には、インバータ812-2 を通過したハイ出力信号EQYが、NANDゲート805-6にローレベル信号を生成させ、これによって、バッファ812-3をディスエーブル(disable)化する。よって、出力信号がメモリアレイ810から出力レジスタ811-1に送信されることはない。しかしながら、EQYがハイであり、EQXがローであるので、WXBはローであり、ANDゲート805-9の出力信号はハイであり、ORゲート805-8の出力信号はハイであり、これにより、バッファ812-6に、データd1を、レジスタ809-1から出力レジスタ811-1の入力バスに送信させることを可能にする。よって、データレジスタ809-1にストアにされているデータd1は、期間t4の始まりにおけるクロック信号のローからハイへの推移の際に、出力レジスタ811-1にストアされる。
　アドレスa3がアドレスa2と等しい場合には、インバータ812-5を通過したハイ出力信号EQXが、NANDゲート805-6にローレベル信号を生成させ、これによって、バッファ 812-3をディスエーブル化する。よって、出力信号がメモリアレイ810から出力レジスタ811-1に送信されることはない。しかしながら、ライト信号w2が、期間t2中は制御レジスタ807-1にストアされており、期間t3中は制御レジスタ807-2にストアされるという事実を反映して、EQXがハイであり、WXBはローであるから、ANDゲート805-12はハイレベル出力信号を生成し、バッファ812-12に、レジスタ804-2 内のアドレスa2に対応する、システムへの入力バスXIO上のデータd2を、出力レジスタ811-1に送信させることを可能にする。よって、データd2は、出力レジスタ811-1の入力バスに送信され、期間t4の始まりにおけるクロック信号のローからハイへの推移の際にこのレジスタにストアされる。
期間t4
　期間t4中に、リード信号r4は制御レジスタ807-1にストアされ、先のリード信号r3は制御レジスタ807-2にストアされる。同時に、
期間t4の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa4はアドレスレジスタ804-1にストアされる。
期間t5
　期間t5中に、レジスタ811-1内のデータは、(ローである信号S/DBにより選択された)mux803-5のL入力バスを介して、出力バッファ812-4に送信され、そこからデータI/O ピンXIOに送信され、その後、システムの外部に送信される。
　
期間t5中に、ライト信号w5は制御レジスタ807-1にストアされ、この制御レジスタに以前に存在していたリード信号r4は、制御レジスタ807-2に転送され、ストアされる。アドレスa5はアドレスレジスタ804-1にストアされる
　
これはライト動作であるため、データレジスタ809-2内のデータd1は、メモリアレイ810に対して、アドレスレジスタ804-3にストアされているアドレスa1において書き込まれる。システムは、データが書き込まれるアドレスがアドレスレジスタ804-1にストアされた後の第2のライト動作の際に、データをメモリアレイ810に書き込む。信号WBはローであるので、mux803-2は、mux803-2のL入力バスに直結しているアドレスレジスタ804-3内のアドレスa1をメモリ810のアドレスポートに送信する。同時に、データレジスタ809-2にストアされているデータDYが、(ローS/DB信号によって選択された)mux 803-6のL入力バスを介して、(ローS/DB信号によって選択された)mux803-8のL入力バスに送信され、mux803-7の選択入力リードに送信された、制御レジスタ807-2からのハイ信号WXBによって選択されたmux803-7のH入力バスを介して適用される。よって、図9および10Aにおいて信号DYで表されるデータd1は、mux803-7のH入力バスを介して、メモリアレイ810のデータインポートに送信され、レジスタ804-3内のアドレスa1により示される位置においてメモリアレイ810にストアされる。
期間t6
　
期間t6の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa6がアドレスレジスタ804-1に配置され、このレジスタに以前に存在していたアドレスa5がアドレスレジスタ804-2に送信される。
　
アドレスレジスタ804-2に以前に存在していたアドレスa2は、アドレスレジスタ804-3 に転送される。制御信号w6はライト信号(ロー)であり、制御レジスタ807-1に転送される。
　
期間t6中に、ライト動作が行われる。このライト動作には、データレジスタ809-1内のデータd2を、SRAM810に対して、アドレスレジスタ804-3に現在ストアされているアドレスa2で転送することが含まれる。制御レジスタ807-1にストアされているライト信号 w6を反映して、WBはローであるから、アドレスa2は、アドレス804-3から mux803-2のL入力バスを介してメモリアレイ810のアドレスポートに転送される。
　
しかしながら、データd2はデータレジスタ809-1にストアされている。データレジスタ809-1内のデータd2は、mux803-8からのロー出力信号により選択されたmux803-7のL入力バスを介して送信される。mux803-8からのロー出力信号は、制御レジスタ807-2のWXB出力リードから、mux803-6のL入力バスを介して、mux803-8のL入力バスに送信され、mux803-7の選択入力リードに送信されるものである。よって、ロー信号WXBは、データd2がmux803-7を介してデータレジスタ809-1からメモリアレイ810のデータインポートに送信され、期間t6中にアドレスa2によって示されるメモリアレイ810における位置に配置されることを確実にする。
　アドレスa5に対応するデータd5は、入力バスXIO上に配置される。
期間t7
　
期間t7の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号a7はアドレスレジスタ804-1にストアされる。アドレスa6およびa5は、それぞれアドレスレジスタ804-2および804-3に転送される。
　図1OBは、リード、ライト、リード、ライト、リード、ライト、リード、リードというシーケンスに対する図9の回路の動作を例示する。
期間to
　
時間to(to はシステムの動作中において選択した任意の時間)において、アドレスaoがアドレスレジスタ804-1にロードされる。
期間t1
　
期間t1の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa1がアドレスレジスタ804-1にロードされる。
期間t2
　
期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa2がアドレスレジスタ804-1に読み込まれる。アドレスレジスタ804-1に以前に存在していたアドレスa1は、期間tl中のローのライト信号WBによりイネーブル化されたアドレスレジスタ804-2に転送される。
期間t3
　
期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、出力レジスタ811-1の入力バスD上のデータd1は、レジスタ811-1に転送される。データd1はデータレジスタ809-1にも転送され、アドレスa3はアドレスレジスタ804-1に転送される。ライト制御信号w3は制御レジスタ807-1に転送され
ライト信号w3は制御レジスタ807-1にストアされる。よって、信号WBはローになる。レジスタ804-3にストアされているアドレスは、mux803-2のL入力バスを介して、メモリアレイ810のアドレスポートに転送される。
期間t4
　
期間t4の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa4はアドレスレジスタ804-1にロードされる。
　また、EQYがハイの場合には、アドレスa4は、アドレスレジスタ804-3にストアされているアドレスa1に等しい。アドレスa1は、データレジスタ809-1に格納されているデータd1に対応する。従って、(信号DXに対応する)データd1がバッファ812-6を介してシステムから読み出される。バッファ812-6は、1つの入力リードに適用されたハイ信号EQY、ならびにインバータ812-8および812-9にそれぞれ適用され、反転させられたロー信号EQXおよびWXBにより引き起こされた、ANDゲート805-9からのハイ出力信号によりイネーブル化される。よって、データd1は、バッファ812-6を介して出力レジスタ 811-1の入力バスに転送され、次の期間t5の始まりにおけるクロック信号のローからハイへの推移の際に、出力レジスタ811-1にロードされる。
　システムは、上述したように、与えられたライト信号に対応するデータを、そのデータに対応するアドレスをアドレスレジスタ804-1にロードして2つのライトサイクル後にメモリアレイ810に書き込むようにして、動作し続ける。
　 図9の回路の単一パイプライン動作
二重パイプライン動作との関係で、図9の回路を説明したが、回路の単一パイプライン動作では、信号S/DBをハイにする必要がある。よって、mux803-1,803-3,803-5,803-6および803-8のすべてが、信号をmuxから出力バスに送信するために選択されたハイ入力バスを有する。図1OCは、単一パイプライン遅延についての、図9に示すシステムに関するタイミング波形を例示する。
期間to
　
期間to(システムが動作を開始した後に選択した任意の時間)の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa0がアドレスレジスタ804-1に読み込まれる。
　アドレスa-1は、アドレスレジスタ804-2およびアドレスレジスタ804-3に同時に転送される。後者のレジスタは、mux803-1から出力信号を受信し、mux 803-1への入力信号は、H入力バスに対して、レジスタ804-1の出力バスから直接適用される。アドレスa0が、アドレスレジスタ804-2および804-3の双方にストアされているアドレスa-1と等しい場合には、コンパレータ801-1および801-2からのEQXおよびEQYの双方がハイである。ハイEQY信号は、mux803-4に、レジスタ809-1内のデータを反映したDX信号を、mux803-4のH入力バスを介してmux803-5のH入力バスに送信させ、そこからバッファ812-4を介して回路のXIOピンに送信させる。EQYはハイであるため、信号DXは、データレジスタ809-1にストアされているデータd-1である。単一パイプラインモードでは、信号EQXおよびEQYは、双方同時にハイであるか、双方同時にローであることに注意されたい。なぜなら、データレジスタ804-2および804-3の双方に同じアドレスがストアされるからである。
期間t1
　
期間t1の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号 a-1がアドレスレジスタ804-1に書き込まれる。期間t1の始まりにおいて信号WBがハイであるため、アドレスレジスタ804-2および804-3は、それらの内容物、すなわちアドレスa1を両レジスタ内に保持する。ライト信号w1が制御レジスタ807-1にストアされ
期間t2
　
期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号 a2がアドレスレジスタ804-1に書き込まれる。期間t2の始まりにおいて信号WBがローであるため、アドレスレジスタ804-1内のアドレスa1はレジスタ804-2および804-3に転送される。期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、ライト信号w2が制御レジスタ807-1に転送される。制御レジスタ807-1にストアされていた先のライト信号wlは、制御レジスタ807-1に転送される。よって、信号WXBはローであり、信号WBもローである。データd1は、データレジスタ809-1にストアされ、データd-1は、データレジスタ809-1からデータレジスタ809-2に転送される。WBがローであるため、アドレスレジスタ804-3内のアドレスa1は、SRAM810のアドレスポートに直接送信され、データレジスタ809-1内のデータd1は、SRAM810のデータインポートに直接送信され、そこでアドレスa1においてストアされる。
期間t3
　
期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号a3がアドレスレジスタ804-1に読み込まれる。
　期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、制御レジスタ 807-1内の信号w2が制御レジスタ807-2に転送され、リード信号r3が制御レジスタ807-1に転送される。信号WBはハイレベルになり、これにより、mux803-2の H 入 力 バスを選択し、mux803-2が、アドレスa3を、アドレスレジスタ804-1からmux803-2を介してメモリアレイ810に関連するアドレスポートに送信する。同時に、アドレスレジスタ804-1に以前存在していたアドレスa2が、アドレスレジスタ804-2および804-3にストアされる。
　アドレスa3がアドレスa2と等しい場合には、EQXおよびEQYの双方がハイになり、これにより、双方がバッファ812-3をディスエーブル化する。ハイであるEQYは、mux 803-4のH 入力バスを選択し、これにより、mux 803-4は、アドレスa2に関連するデータd2をmux803-5のH入力バスに送信し、出力バッファ 812-4を介してXIOポートに送信する。
　よって、単一パイプライン遅延システムは、リード制御信号に関連するアドレスにおいてメモリからデータを読み出すか、または、メモリにおける読み出すべき位置アドレスが、メモリに書き込むべきデータの直前のアドレスである場合には、そのアドレスに関連するデータをデータストレージレジスタから読み出す。
　本発明のいくつかの実施形態を説明したが、本発明の他の実施形態は、当該技術に熟練した者には自明であろう。特に、3以上のパイプライン遅延を伴う実施形態は、本開示から見て自明であろう。」（第２０欄第２６行ないし第２８欄第４１行の訳文）
「１．シンクロナスランダムアクセスメモリシステムであって、
　メモリと、
　前記メモリへのデータ書き込み及びデータ読み出しを制御する制御ロジックと、
　制御信号に応答してデータが書き込まれ、或いはデータが読み出される前記メモリの少なくとも二つのアドレスを保持するアドレス保持用レジスタであって、クロック信号の立ち上がりエッジでアドレスを受け取り、かつ保持することができるアドレス保持用レジスタと、　
　前記メモリシステムへのデータの書き込み或いはデータの読み出しを制御する少なくとも二つの制御信号を保持する制御保持用レジスタであって、クロック信号の立ち上がりエッジにおいて少なくとも二つの制御信号を受け取り、かつ保持することができる制御保持用レジスタと、
　前記メモリに書き込む、少なくとも１セットのデータ信号を保持するデータ保持用レジスタであって、クロック信号の立ち上がりエッジでデータを受け取って、かつ保持することができるデータ保持レジスタと、　
　前記メモリに書き込まれるデータを受け取り、かつ前記メモリシステムから読み出されたデータを受け取る構造と、
　メモリに書き込まれるデータやメモリシステムから読み出されたデータのアドレスを受け取る第１の前記アドレス保持用レジスタに接続されるアドレスバス端子と、　
　データがメモリに書き込まれるかメモリシステムから読み出されるかを指示する制御信号を受け取る第１の制御保持用レジスタに接続される制御端子とを有し、
　そのメモリシステムでは、
　リード動作において、前記ランダムアクセスメモリシステムは、データ、すなわち、前記ランダムアクセスメモリのアドレスに対応する前記データを受け取るための前記構造にデータを供給できるものであり、
  ライト動作において、前記ランダムアクセスメモリシステムは、前記メモリシステムにおいて、データ、すなわち、前記ランダムアクセスメモリのアドレスに対応する前記データを受け取るための前記構造で受け取ったライトデータを保持できるものであり、
　前記ライト動作の直後のリード動作において、前記ランダムアクセスメモリシステムは、ライトデータが前記メモリに書き込まれる前に、データを受け取るための前記構造に、前記ライトデータを出力することができる」（第２８欄第４７行ないし第２９欄第２５行の訳文）（下線は、当審において、特に強調する部分に付した。）
　
　よって、刊行物６には、以下の発明が記載されている。
「シンクロナスランダムアクセスメモリシステムであって、
　メモリアレイ810と、
　アドレス及びクロックが入力されるレジスタ804-1と、
　レジスタ804-1のＱ出力及びクロックが入力されるレジスタ804-2と、
　レジスタ804-2のＱ出力とレジスタ804-1のＱ出力のいずれかを選択して出力するmux803-1と、
mux803-1からのＱ出力及びクロックが入力されるレジスタ804-3と、
レジスタ804-1のＱ出力とレジスタ804-3のＱ出力のいずれかを選択してメモリアレイ８１０に出力するmux803-2と、
　制御信号XWEB及びクロックが入力されるレジスタ807-1と、
　レジスタ807-1のＱ出力とチップ選択信号XCSBが入力されるＯＲゲート805-4と、
　ＯＲゲート805-4からの出力WB及びクロックが入力されるレジスタ807-2と、
　データ及びクロックが入力されるレジスタ809-1と、
　レジスタ809-1からのＱ出力及びクロックが入力されるレジスタ809-2と、
　レジスタ809-1からのＱ出力とレジスタ809-2からのＱ出力のいずれかを選択してメモリアレイ810に出力するmux803-7であって、単一パイプラインの場合は、mux803-7はレジスタ809-1からのＱ出力を選択してメモリアレイ810に出力し、二重パイプラインの場合は、レジスタ807-2のＱ出力に応じて、レジスタ809-1からのＱ出力とレジスタ809-2からのＱ出力のいずれかを選択してメモリアレイ810に出力するmux803-7と、
を備えたシンクロナスランダムアクセスメモリシステム。」（以下、「刊行物６発明」という。）
　
（２−１−７）刊行物７：特開平１１−１６３４６号公報（請求人が提出した甲第７号証）
　本件特許の優先日後であって、本件特許の出願前に頒布された刊行物７である特開平１１−１６３４６号公報には、図１ないし５とともに、以下の事項が記載されている。
　
　「【００２１】図１は、複数のメモリとそれをコントロールする制御部との関係を示した概略図である。システム側である制御部１０に、この例では４つのＳＤＲＡＭ１２，１４，１６，１８が接続されている。この例では、コマンド信号ＣＯＭＭＡＮＤとアドレス信号ＡＤＤＲＥＳＳとは、クロックＣＬＫに同期して与えられる。また、書き込みデータ信号は、データ入出力端子ＤＱに、データストローブ信号ＤＳに同期して与えられる。こうすることで、負荷容量が大きいデータ入出力端子ＤＱに対するストローブ信号ＤＳを、コマンド信号やアドレス信号等に対するストローブ信号であるクロックＣＬＫとは非同期にすることができ、より確実に書き込みデータをメモリ１２〜１８に与えることができる。
【００２２】図２は、上記したクロックＣＬＫとそれに非同期のデータストローブ信号ＤＳとを利用した書き込み動作の概略タイミングチャートを示す図である。この例では、クロックｃｌｋ１に同期してコマンド信号ＣＯＭＭＡＮＤに書き込みコマンドがアドレス信号ＡＤＤＲＥＳＳに列アドレスがそれぞれ与えられる。それに対して、データストローブ信号ＤＳの立ち上がりと立ち下がりエッジに同期して、書き込みデータＤ０，Ｄ１，Ｄ２，Ｄ３がデータ入出力端子ＤＱに与えられる。
【００２３】データストローブ信号ＤＳは、クロックＣＬＫと非同期ではあるが、同一周波数であって、位相が早まる方向であればｔDSS 以内、遅くなる方向であればｔDSH 以内になることが規格上決められている。そこで、図中（ａ）は、データストローブ信号ＤＳが、最大ｔDSS だけ位相が早まった場合のデータストローブ信号ＤＳとデータ入出力端子ＤＱの書き込みデータとの関係を示す。また、図中（ｂ）は、データストローブ信号ＤＳが、最大ｔDSH だけ位相が遅くなった場合のデータストローブ信号ＤＳとデータ入出力端子ＤＱの書き込みデータとの関係を示す。
【００２４】図中（ａ）の場合は、データストローブ信号ＤＳの立ち上がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ０を取り込み、更にデータストローブ信号ＤＳの次の立ち下がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ１を取り込む。同様に、書き込みデータＤ２，Ｄ３もデータストローブ信号ＤＳに同期して取り込まれる。従って、クロックｃｌｋ１．５のタイミングで既に２ビットの書き込みデータＤ０，Ｄ１の取り込みは終了し、更に、アドレスの入力も終了している。従って、何時でも内部の書き込み動作を開始することができることが理解される。
【００２５】図中には、一例として、クロックｃｌｋ２のタイミングで内部の書き込み動作が開始することが示されている。
【００２６】一方、図２中（ｂ）の場合は、クロックｃｌｋ１のタイミングより時間ｔDSH遅れたタイミングでデータストローブ信号ＤＳが立ち上がる。そして、上記（ａ）の場合と同様に、データストローブ信号ＤＳの立ち上がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ０が取り込まれ、更にデータストローブ信号ＤＳの次の立ち下がりエッジから所定時間経過したタイミングで、データ入出力端子ＤＱに与えられた書き込みデータＤ１が取り込まれる。従って、この場合は、クロックｃｌｋ２より少し早いタイミングで、両データＤ０，Ｄ１の入力が終了する。
【００２７】図３は、内部書き込み動作がクロックＣＬＫに同期して行われる場合のメモリの概略構成図である。この例では、メモリセル領域は、奇数側メモリセルアレイ２０と偶数側メモリセルアレイ２１とから構成される。そして、両メモリセルアレイ２０，２１に対応して、奇数側センスアンプ２２，偶数側センスアンプ２３、及び奇数側列デコーダ２４、偶数側列デコーダ２５がそれぞれ設けられる。
【００２８】このメモリセルアレイに対して、周辺回路の内、書き込みデータ入力回路部分と、列アドレス信号の処理回路部分とが図３に示される。
【００２９】また、図４は、データストローブ信号ＤＳが、基準のクロックよりもｔDSS だけ位相が進んでいる場合のタイミングチャート図である。また、図５は、データストローブ信号ＤＳが、基準のクロックよりもｔDSH だけ位相が遅れている場合のタイミングチャート図である。
【００３０】まず、まず図３に示した、書き込みデータ入力回路部分から説明する。データ入出力端子ＤＱには、入力バッファ３０が接続され、外部から与えられるレファレンスレベルＶｒｅｆを利用して、与えられる書き込みデータ信号Ｄ０，Ｄ１が入力される。この書き込みデータ信号の取り込みは、上記した通り、データストローブ信号ＤＳの立ち上がりエッジまたは立ち下がりエッジで行われる。その為に、外部から与えられたデータストローブ信号ＤＳをバッファ回路４６で入力し、その入力された内部データストローブ信号int.ＤＳは、遅延回路４８で一定時間遅延されて遅延したデータストローブ信号ＤＤＳとなる。そして、その遅延したデータストローブ信号ＤＤＳは、立ち上がりエッジ（Ｈ側エッジ）トリガ回路５０に供給され、立ち上がりエッジトリガ回路５０は、最初の書き込みデータ信号ＤＱを取り込む第一のデータストローブ信号ＤＳＰＺを生成する。その結果、第一のデータストローブ信号ＤＳＰＺのタイミングで、書き込みデータ信号Ｄ０（図中は内部書き込みデータ信号int.ＤＱ）が第一のデータラッチ回路３２に取り込まれる。
【００３１】更に、データストローブ信号ＤＳの立ち下がりエッジに同期した第二のデータストローブ信号ＤＳＰＸが、立ち下がりエッジ（Ｌ側エッジ）トリガ回路５２により生成され、入力された二番目の書き込みデータ信号Ｄ１がその第二のデータストローブ信号ＤＳＰＸのタイミングで、第二のデータラッチ回路３６に取り込まれる。その時、同時にデータラッチ回路３２内の最初の書き込みデータ信号Ｄ０は、データシフトレジスタ３４にラッチされる。ここまでは、書き込みデータ信号Ｄ０，Ｄ１が、データストローブ信号ＤＳに同期して内部に取り込まれる動作である。
【００３２】データシフトレジスタ３４とデータラッチ回路３６にそれぞれラッチされた第一と第二の書き込みデータＤＱＥ１とＤＱＯ１とは、トランスファクロック発生回路５６により生成されるクロックに同期したデータトランスファ信号ＤＱＴＺのタイミングで、それぞれのデータトランスファ回路３８，４０にラッチされる。トランスファクロック生成回路５６には、バッファ５４により入力されたクロックＣＬＫ（図中では内部クロックint.ＣＬＫ）が与えられる。従って、データトランスファ信号ＤＱＴＺは、２つの書き込みデータＤ０，Ｄ１の取り込みが確実に終了するクロックｃｌｋ２のタイミングから所定時間後のタイミングで生成される。その結果、データストローブ信号に同期していた書き込みデータ信号が、データトランスファー回路３８，４０でクロックに同期した信号になる。尚、この例では、最初の書き込みデータＤ０は偶数側書き込みデータで、第二の書き込みデータＤ１は奇数側書き込みデータの例である。
【００３３】そして、書き込みクロック発生回路５８により生成された書き込み信号ＷＲＴＺのタイミングで、偶数側書き込みアンプ４２と奇数側書き込みアンプ４４が活性化され、それぞれのデータバス４３，４５に書き込みデータ信号が出力される。
【００３４】一方、列アドレスの処理部分は以下の通りである。列アドレス端子ＡＤＤＲＥＳＳに供給された列アドレス信号は、クロックｃｌｋ１の立ち上がりエッジに同期したタイミングで、アドレスバッファ６２により内部に取り込まれる。そして、内部に取り込まれた列アドレス信号ＣＡｘｘＺ（ｘｘは、アドレス番号を意味する。）は、トランスファクロック発生回路５６により、クロックｃｌｋ１のタイミングから所定時間遅延したタイミングで発生されるタイミングコントロール信号６５のタイミングで、内部列アドレスラッチ・カウンタ回路６６に入力される。
【００３５】この内部列アドレスラッチ・カウンタ回路６６は、与えられた列アドレスをラッチし、それに＋１加算するカウンタ機能により連続する列アドレスを生成する。そして、最初の列アドレスが偶数の場合は、その列アドレスを偶数側のプリデコーダ等に与え、＋１加算された第二の列アドレスを奇数側のプリデコーダ等に与える。
【００３６】そして、書き込みクロック発生回路５８では、アドレス生成信号ＡＤＬＺを書き込み信号ＷＲＴＺと同様に、クロックｃｌｋ２のタイミングから所定時間経過したタイミングで生成する。その結果、アドレス生成信号ＡＤＬＺに応答して、内部列アドレスラッチ・カウンタ６６は、奇数側列アドレスＣＡｘｘＺ１Ｏと偶数側列アドレスＣＡｘｘＺ１Ｅとを、冗長比較回路６８，７８とプリデコーダ７０，８０にそれぞれ与える。それぞれの回路は、比較結果信号ＣＯＭＺＯ，ＣＯＭＺＥと、プリデコード信号ＰＣＡｘｘＺＯ，ＰＣＡｘｘＺＥとをそれぞれ生成する。
【００３７】書き込みクロック生成回路５８が生成するタイミング信号ＣＳＺに応答して、コラム選択パルス発生回路６０は、コラム選択信号ＣＳＥＬＺを生成し、書き込み信号ＷＲＴＺとほぼ同じタイミングで、列デコーダ２４，２５にそれぞれの比較結果信号ＣＯＭＺ１Ｏ，ＣＯＭＺ１Ｅとプリデコード信号ＰＣＡｘｘＺ１Ｏ，ＰＣＡｘｘＺ１Ｅとを与える様に、ドライバ７２，７４，８２，８４を駆動させる。即ち、クロックｃｌｋ２のタイミングに同期して、書き込み信号ＷＲＴとコラム選択信号ＣＳＥＬＺとを生成して、データバス４３，４５への書き込みデータの出力と、列アドレスに応じたプリデコード信号や冗長比較結果信号の列デコーダ回路２４，２５への出力とのタイミングが、合わせられる。
【００３８】従って、図３〜図５で示したメモリでは、書き込みデータ信号はデータストローブ信号ＤＳに同期して取り込まれるが、内部の書き込み動作は、クロックｃｌｋ２のタイミングに応答して生成されるデータトランスファ信号ＤＱＴＺを基準にして制御される。」
　
　よって、刊行物７には、以下の発明が記載されている。
「データストローブ信号が与えられるバッファ回路４６と、
遅延回路４８と、
立ち上がりエッジ（Ｈ側エッジ）トリガ回路５０と、
立ち下がりエッジ（Ｌ側エッジ）トリガ回路５２と、
クロックが与えられるバッファ５４と、
アドレスバッファ６２と、内部アドレスラッチカウンタ６６と、プリデコーダ７０，７８と、ドライバ７４，８２と、
トランスファクロック発生回路５６と、書き込みクロック発生回路５８、コラム選択パルス発生回路６０と、
第一のデータラッチ回路３２と、データシフトレジスタ３４と、第二のデータラッチ回路３６と、データトランスファ回路３８，４０と、
列デコーダ２４，２５と、
書き込みアンプ４２，４４とを備えたメモリにおいて、
　列アドレス信号は、クロックｃｌｋ１の立ち上がりエッジに同期したタイミングで、アドレスバッファ６２により内部に取り込まれ、内部に取り込まれた列アドレス信号は、トランスファクロック発生回路５６により、クロックｃｌｋ１のタイミングから所定時間遅延したタイミングで発生されるタイミングコントロール信号６５のタイミングで、内部列アドレスラッチ・カウンタ回路６６に入力され、この内部列アドレスラッチ・カウンタ回路６６は、与えられた列アドレス信号をラッチし、それに＋１加算するカウンタ機能により連続する列アドレスを生成して、最初の列アドレスが偶数の場合は、その列アドレスを偶数側のプリデコーダ等に与え、＋１加算された第二の列アドレスを奇数側のプリデコーダ等に与え、書き込みクロック発生回路５８では、アドレス生成信号ＡＤＬＺを書き込み信号ＷＲＴＺと同様に、クロックｃｌｋ２のタイミングから所定時間経過したタイミングで生成し、アドレス生成信号ＡＤＬＺに応答して、内部列アドレスラッチ・カウンタ６６は、奇数側列アドレスと偶数側列アドレスとを、プリデコーダ７０，７８にそれぞれ与え、書き込みクロック生成回路５８が生成するタイミング信号ＣＳＺに応答して、コラム選択パルス発生回路６０は、コラム選択信号ＣＳＥＬＺを生成し、書き込み信号ＷＲＴＺとほぼ同じタイミングで、列デコーダ２４，２５にそれぞれのプリデコード信号ＰＣＡｘｘＺ１Ｏ，ＰＣＡｘｘＺ１Ｅとを与える様に、ドライバ７２，７４，８２，８４を駆動させ、
　書き込みデータ信号の取り込みは、外部から与えられたデータストローブ信号ＤＳをバッファ回路４６に入力し、その入力された内部データストローブ信号int.ＤＳは、遅延回路４８で一定時間遅延されて遅延したデータストローブ信号ＤＤＳとなり、その遅延したデータストローブ信号ＤＤＳは、立ち上がりエッジ（Ｈ側エッジ）トリガ回路５０に供給され、立ち上がりエッジトリガ回路５０は、最初の書き込みデータ信号ＤＱを取り込む第一のデータストローブ信号ＤＳＰＺを生成し、第一のデータストローブ信号ＤＳＰＺのタイミングで、書き込みデータ信号Ｄ０が第一のデータラッチ回路３２に取り込まれ、
　更に、データストローブ信号ＤＳの立ち下がりエッジに同期した第二のデータストローブ信号ＤＳＰＸが、立ち下がりエッジ（Ｌ側エッジ）トリガ回路５２により生成され、入力された二番目の書き込みデータ信号Ｄ１がその第二のデータストローブ信号ＤＳＰＸのタイミングで、第二のデータラッチ回路３６に取り込まれ、同時にデータラッチ回路３２内の最初の書き込みデータ信号Ｄ０は、データシフトレジスタ３４にラッチされ、続いて、データシフトレジスタ３４とデータラッチ回路３６にそれぞれラッチされた第一と第二の書き込みデータＤＱＥ１とＤＱＯ１とは、トランスファクロック発生回路５６により生成されるクロックに同期したデータトランスファ信号ＤＱＴＺのタイミングで、それぞれのデータトランスファ回路３８，４０にラッチされ、トランスファクロック生成回路５６には、バッファ５４により入力されたクロックＣＬＫが与えられ、データトランスファ信号ＤＱＴＺは、２つの書き込みデータＤ０，Ｄ１の取り込みが確実に終了するクロックｃｌｋ２のタイミングから所定時間後のタイミングで生成され、データストローブ信号に同期していた書き込みデータ信号が、データトランスファー回路３８，４０でクロックに同期した信号になり、書き込みクロック発生回路５８により生成された書き込み信号ＷＲＴＺのタイミングで、偶数側書き込みアンプ４２と奇数側書き込みアンプ４４が活性化され、それぞれのデータバス４３，４５に書き込みデータ信号が出力される、
ように動作するメモリ」（以下、「刊行物７発明」という。）
　
（２−１−８）刊行物８：平林修他、「ＤＤＲ仕様高速ＳＲＡＭ対応データバスアーキテクチャ」、電子情報通信学会技術研究報告、ＤＳＰ９８−１０２，ｌ９９８．ｌ０（請求人が提出した甲第８号証）
　本件特許の優先日後であって、本件特許の出願前に頒布された刊行物８である「平林修他、「ＤＤＲ仕様高速ＳＲＡＭ対応データバスアーキテクチャ」、電子情報通信学会技術研究報告、ＤＳＰ９８−１０２，ｌ９９８．ｌ０」には、図１，３，６とともに以下の事項が記載されている。
　
「近年CPUの高速化に共ない、２次キャッシュに対する高速化要求もますます高くなっている［１］［２］。データ転送レートを飛躍的に向上させる方式としてDDR（Double Data Rate）方式がある。DDRはクロックのアップ／ダウンの両エッジを利用しデータ転送レートを２倍に向上させる方式である。
　始めにDDR-SRAMの基本動作について簡単に説明する。DDR-Writeは、図１に示すようにアドレスのアサートから１サイクル遅れてデータの入力を開始する（レイトライト方式）が、クロックアップエッジでのデータ入力に加え、クロックダウンエッジでバーストモードによってメモリ内部で発生したアドレスに対するデータが入力される。また、クロックダウンエッジで入力されたデータに対しても十分な書き込み時間を確保するために、セルへのライトはさらに１サイクル後に行う。」（第２頁左欄第２行ないし第１７行）
「DDR-SRAMでは図３に示したように、各I/O毎にDDRかつレイトライトであるため４つのレジスタが存在する。従って、セルへの書き込みの終了していないデータを最大４アドレス分レジスタ中にストアしている。これらのアドレスに対する読み出しが発生した場合には、データのコヒーレンシを保持するために、セルからのデータではなく、レジスタのデータを直接出力する必要がある。これらレジスタデータの出力には、書き込み時の動作モード（DDR/SDR）、読み出し時の動作モード（DDR/SDR）の組み合わせにより、様々なケースが存在する。」（第５頁左欄第３行ないし第１３行）
　また、刊行物８の図６には、ライトアドレスが通過するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を備えていることが示されている。
　
（２）本件特許発明が特許法第２９条第２項の規定に該当するか否かの判断
（２−１）刊行物１及び刊行物２の組み合わせについて
　［対比］
　本件特許発明と刊行物１発明を対比する。
（ａ）刊行物１発明の「システムクロック信号ＳＣＬＫ」及び「エコークロック信号ＥＣＬＫ」は、それぞれ本件特許発明の「クロック信号」、「ストローブ信号」に相当する。
（ｂ）刊行物１発明の「アドレス／コマンド入力回路」は、図１３より、システムクロック信号ＳＣＬＫに同期させて、アドレス／コマンド信号ＡＤＤ／ＣＭＤを受け、システムクロックＳＣＬＫに同期して、アドレス信号が出力されていると解せられるから、刊行物１発明の「アドレス／コマンド入力回路」は、本件特許発明の「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路」に相当する。
（ｃ）刊行物１発明の「メモリ」は、「データ書き込みの際には、エコークロック信号ＥＣＬＫを基にして生成したクロックΦ１乃至Φ４によって、データ信号ＤＡＴＡをラッチ１８１−１乃至１８１−４に読み込み、システムクロック信号ＳＣＬＫを基にして生成されたクロックΦ５及び／Φ５によって、ラッチ１８２−１乃至１８２−４は、各々ラッチ１８１−１乃至１８１−４のデータＤＡＴＡを読み込み、格納されたデータＤＡＴＡを信号線ＳＬ１又はＳＬ２に出力し、システムクロック信号ＳＣＬＫを基にして生成されたクロックΦ６及び／Φ６によって、書き込みアンプラッチ１８３−１乃至１８３−４は、信号線ＳＬ１及び信号線ＳＬ２に現われるデータＤＡＴＡを読み込む」ものであり、クロックΦ１乃至Φ４は、エコークロック信号ＥＣＬＫを基に生成され、クロックΦ５及び／Φ５並びにクロックΦ６及び／Φ６はシステムクロック信号ＳＣＬＫを基に生成したものであるから、クロックΦ１乃至Φ４と、クロックΦ５及び／Φ５並びにクロックΦ６及び／Φ６は、それぞれエコークロック信号ＥＣＬＫ、システムクロック信号ＳＣＬＫに同期したものであることは明らかである。そうすると、刊行物１発明は、データ書き込みの際に、データ信号ＤＡＴＡをエコークロック信号ＥＣＬＫに応答して取り込み、システムクロックＳＣＬＫに応答して出力する回路を備えていることになるから、刊行物１発明は、本件特許発明の「ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路」に相当する構成を備えていることになる。
（ｄ）刊行物１発明は、「アドレス／コマンド入力回路で受信されたアドレス／コマンド信号ＡＤＤ／ＣＭＤ及びデータ信号ＤＡＴＡはコア回路１１１に供給されてデータを書き込むメモリ」であるから、本件特許発明の「前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路」に相当する構成を必然的に備えているものである。
（ｅ）刊行物１発明の「メモリ」は、本件特許発明の「記憶回路」に相当する。
　したがって、本件特許発明と刊行物１発明とは、
「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有する記憶回路。」である点で一致し、以下の点で相違する。
（相違点）
　本件特許発明は、「前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」構成を備えているのに対して、刊行物１発明は、そのような構成を備えていない点。
［判断］
　上記相違点について検討する。
　刊行物２には、低速なメモリでも高速な周囲系でアクセス可能にするための、「第１のクロックを計数するアドレスカウンタと、アドレスカウンタの出力を、上記第１のクロックと同一周期を持ち且つ第１のクロックよりも遅れた位相を持つ第２のクロックでラッチするバッファレジスタと、該レジスタのラッチ出力が上記アドレスカウンタの計数アドレスとを上記第１のクロックに同期したセレクタ信号のＨレベルとＬレベルとによつて選択出力するセレクタと、該セレクタ出力の中でバッファレジスタのラッチ出力を書込みアドレス、アドレスカウンタの計数アドレスを読出しアドレスとしてメモリを駆動する手段と、該メモリからの読出しデータを上記第２のクロックでラッチするデータラッチレジスタとを備えて成るメモリ駆動回路」が記載されており、このメモリ駆動回路は、「メモリ４からその入力アドレスをみた場合は、
１
２
３
　つまり、刊行物２に記載された上記「メモリ駆動回路」は、セレクタによって、アドレスカウンタの計数アドレスとバッファレジスタのラッチ出力を交互に選択してメモリに供給し、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスアドレスとして与えて、常に読出しと書込みを交互に行うような動作をすることが開示されている。
　一方、刊行物１の図１８には、データを４個ずつ同時に書き込む場合のタイムチャートが示されており、しかも、連続する８個のデータＲ１ないしＲ８を書き込む時の動作タイムチャートが記載されている。
　したがって、刊行物１発明は、常に書き込みと読み出しを交互に行うものではなく、しかも、書き込み或いは読み出しのために供給されるアドレスは必ずしも、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスアドレスとして与えられるものではなく、刊行物１発明に、刊行物２に記載された、セレクタによって、アドレスカウンタの計数アドレスとバッファレジスタのラッチ出力を交互に選択してメモリに供給し、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスアドレスとして与えて、読出しと書込みを交互に行うための回路を適用すると、刊行物１発明が所期の動作を行えなくなることは明らかであるから、刊行物１発明に刊行物２に記載された「メモリ駆動回路」を適用することは、動機付けが存在せず、むしろ阻害要因があるというべきである。
　
　また、請求人は、刊行物１と刊行物２の組み合わせについて、「甲第１号証には、アドレス信号をメモリに供給するとき、データを書き込む際にはタイミングを調整し、データを読み出す際には早く供給するという要請があり、甲第２号証には、アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路が記載されているので、甲第２号証に記載された構成を甲第１号証に記載された構成に適用することは、その発明の属する技術の分野における通常の知識を有する者が容易に想到し得るものである。」（審判請求書第２７頁第２１行ないし第２６行）、「甲第１号証図１８のタイムチャートに示されているとおり、データ信号を遅延する分、アドレス信号を保持しなければならないことが示唆されている」（審判請求書第２７頁第１５行ないし第１７行）、「ＤＲＡＭにおいて実行される上記のような読み出し動作は、アドレス信号をメモリに供給するとき、データを読み出す際に早く供給するという要請があったことを前提としている。そして、甲第１号証はこのような前提の下で開発されたＤＲＡＭに関する技術を開示するものである。　　一方、甲第１号証は、高速なメモリ入出力を実現することにも向けられている。例えば、段落番号【００１４】、【０４４】、【０１６３】には、以下のように記載されている。・・・このように、高速なメモリの入出力を実現することに向けられた半導体記憶装置であれば、アドレス信号についても早く供給して発明の効果を減少させないように構成することは当然の要請であると言える」（口頭審理陳述要領書第１８頁第８行ないし第２５行）、「甲第２号証の第１図に示された構成は、甲第１号証に適用することを妨げる要素は何も含んでいない。　　また、甲第１号証には、第１図に示された構成を、メモリセルに対して読み出しと書き込みを交互に行うものに限定して使用しなければならないという記載は一切ない。」（口頭審理陳述要領書第１９頁末行ないし第２０頁第４行）、「甲第２号証は、メモリセルに対して読み出しと書き込みを交互に行うことを前提としている。　　しかしながら、甲第２号証において計数アドレスをメモリに出力する１回の動作において、書き込みアドレスはバッファレジスタにラッチされてからメモリに出力され、読み出しアドレスは直接メモリアドレスに出力される。したがって、読出しアドレスが書込みアドレスより早くメモリに出力されることは明らかである。　　甲第１号証から、書き込みに際してアドレス信号を遅延させる必要があることを理解した当業者は、甲第２号証の回路を甲第１号証に適用することにより、読み出しの速度を低下させることなく、書き込みに際してデータとの同期に必要なだけアドレス信号の遅延をすることができることを直ちに理解する（バッファレジスタの遅延時間を適宜設定することは容易である）。」（口頭審理陳述要領書第２０頁第１１行ないし第２２行）との主張を行っている。
　これらの主張は、要するに、
（イ）刊行物２は、メモリセルに対して読み出しと書き込みを交互に行うことを前提としているものの、読出しアドレスが書込みアドレスより早くメモリに出力されるという点で変わりはなく、そのような機能を備える回路、つまり、アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路が開示されており、刊行物２の回路をメモリセルに対して読み出しと書き込みを交互に行うものに限定して使用しなければならないことは記載がないこと、
（ロ）刊行物１の図１８には、データ信号を遅延する分、アドレス信号を保持しなければならないことが示唆されているから、書き込みに際してアドレス信号を遅延させる必要があること、
（ハ）刊行物１に記載された「ＤＲＡＭ」には、アドレス信号をメモリに供給するとき、データを読み出す際には早く供給するという要請があること、
（ニ）刊行物１から、書き込みに際してアドレス信号を遅延させる必要があることが理解できるから、読み出しの速度を低下させることなく、書き込みに際してデータとの同期に必要なだけアドレス信号の遅延をすることができるように、甲第２号証の回路を甲第１号証に適用することは当業者には容易に想到し得ること
の４点にあるものと認められる。
　そこで、これら４点についても検討する。
（イ）について
　請求人は、刊行物２には、アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路が記載されていると主張しているが、刊行物２に記載されているのは、上述したとおり、その記載から、セレクタによって、アドレスカウンタの計数アドレスとバッファレジスタのラッチ出力を交互に選択してメモリに供給し、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスアドレスとして与えて、読出しと書込みを交互に行うような動作をするメモリ駆動回路である。
　そして、請求人が主張するように、その上位概念に相当する「アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路」、つまり、本件特許発明でいう「前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」回路が、刊行物２に示されているというためには、アドレス信号を、読み出し時に早く供給し、書き込み時には遅延回路で遅延させるという技術思想が従来から知られているという前提が必要であるが、そのような前提は、刊行物２には記載も示唆もされていないことはもちろんのこと、以下の「（ロ）について」及び「（ハ）について」に示すように、刊行物１にも示されておらず、また、従来周知であったという証拠の提出もされていないことから、当業者が、請求人の主張するような上位概念としてのメモリ駆動回路を、技術思想として取り出せるということはできない。
　したがって、刊行物２には、「アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路」が開示されているという主張は何ら根拠がなく、当業者であれば当然に理解できるというものでもない。
（ロ）について
　刊行物１の図１８には、書き込み動作時のタイムチャートが示されており、入力バッファにデータが入力されてから、書き込みアンプラッチに達するまで時間を要していることが示されている。請求人の主張は、口頭審理陳述要領書第１３頁第３行ないし第１６頁下から第６行に記載されているとおりであり、要するに、データ信号が書き込みアンプラッチに入るまでに時間を要しており、その間に対応するアドレス信号も保持しておく必要があるから、遅延回路を設ける必然性があるというものと認められるが、一般に、アドレス信号でもデータ信号でも入力バッファから目的の回路部分に達するまでに時間を要することは自明であり、時間を要するからシフトレジスタのような遅延回路が必ず必要であるということはできないから、データ信号が入力バッファから書き込みアンプラッチに達するまでに時間を要しているという事実をもって、対応するアドレス信号が保持できるように、遅延回路を設けなければならないということはできない。しかも、甲第１号証の図１８には、アドレス信号についてのタイムチャートは記載がなく、アドレス信号が、どのようなタイミングでメモリに供給されているのかは不明であるから、この点も併せて考慮すれば、「甲第１号証図１８のタイムチャートに示されているとおり、データ信号を遅延する分、アドレス信号を保持しなければならないことが示唆されている。」との請求人の主張は、根拠がない。
（ハ）について
　刊行物１には、データ読み出し動作に関する記載がなく、データ読み出し時にアドレス信号をコア回路に早く供給しなければならないという要請があったということについて何等明確な記載はない。また、請求人は、刊行物１の段落番号【００１４】、【００４４】、【０１６３】を挙げて、高速なメモリ入出力を実現することが記載されていることも根拠としているが、このことは、単に高速なメモリ入出力を実現するという一般的な要請があったことを示しているだけで、そのことから直ちにアドレス信号を読み出し時において早く供給させるという要請があったということは言えない。そして、刊行物１の他の部分を参照しても、アドレス信号を書き込み時よりも読み出し時において早く供給させるという要請について、記載も示唆もなく、また、当該要請が従来周知であったとする根拠となる証拠も提出されていない。したがって、刊行物１に記載された「ＤＲＡＭ」には、アドレス信号をメモリに供給するとき、データを読み出す際には早く供給するという要請があるという請求人の主張も、根拠がない。
（ニ）について
　上記「（イ）について」で検討したとおり、刊行物２から、請求人の主張するような、上位概念化したメモリ駆動回路を技術思想として取り出すことはできず、刊行物２に記載された発明は既に述べたとおりのものであるから、本件特許発明は、刊行物１及び刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
　さらに言えば、仮に、請求人の主張するように、刊行物２に、本件特許発明でいう「前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」回路に相当する構成が開示されているとしても、上記「（ロ）について」及び「（ハ）について」において検討したとおり、上記（ロ）及び（ハ）の請求人の主張は根拠がなく、刊行物２に記載された回路を刊行物１に記載された発明に適用することに関して、動機付けがあるとは言えないから、本件特許発明は、刊行物１及び刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
　
　以上のとおり、本件特許発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に該当しない。
　
（２−２）刊行物３及び刊行物２の組み合わせについて
［対比］
　本件特許発明と刊行物３発明とを対比する。
（ａ）刊行物３発明の「高速ストロービング信号(Dストローブ)」、「G-CLK」は、それぞれ、本件特許発明の「ストローブ信号」、「クロック信号」に相当する。
（ｂ）刊行物３発明は、「高速ストロービング信号(Dストローブ)を用いて、高速外部データのチップ間の転送を行う一方、より低速なグローバル・システム・クロックが、全体の同期動作を制御するＳＤＲＡＭ」であって、図９のタイミング図をみると、G-CLKとCASに応答してアドレス信号が取り込まれていると解するのが自然である。また、刊行物３にはメモリセルにデータを書き込むための内部回路への出力タイミングについて明確な記載はないものの、図７には、ＤＲＡＭアレイにアドレス信号とG-クロック（G-CLK）が供給されることが示されていることをも併せて考慮すれば、刊行物３発明は、G-CLKに応答して、アドレス信号を出力するものであるといえる。
　したがって、刊行物３発明の「ＳＤＲＡＭ」は、本件特許発明の「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路」と同等の構成を備えているものと解せられる。
（ｃ）また、刊行物３発明は、「高速ストロービング信号(Dストローブ)を用いて、高速外部データのチップ間の転送を行う一方、より低速なグローバル・システム・クロックが、全体の同期動作を制御するＳＤＲＡＭ」であって、甲第３号証の第１６３８頁右欄第２１行ないし第２４行には、「Dストローブは、データを転送する際に、送信機のデータ・アウト・バッファ、および受信機のデータ・イン・バッファを制御する」旨が記載されているから、データは、Dストローブに応答して取り込まれていることは明らかである。また、甲第３号証第１６３８頁右欄末行〜第１６３９頁左欄第５行には、「ライト動作において、×16入力データの 4つのバーストは、コントローラからのDストローブと同期をとられ、シリアル・イン・パラレル・アウト(SIPO)レジスタにラッチされる(4-b/DQ)。G-CLK の次のサイクルにおいて、データは、×64 MIOラインを通してメモリセルに同時に書き込まれる。」と記載されており、この記載と図７及び図９（ｂ）を併せて考慮すれば、刊行物３発明は、Ｄ−ｓｔｒｏｂｅに同期してデータ信号をＳＩＰＯに取り込み、Ｇ−ＣＬＫに同期して、ＭＩＯを介してＤＲＡＭアレイに出力するものであると解するのが自然である。
　したがって、刊行物３発明の「ＳＤＲＡＭ」は、本件特許発明の「ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路」に相当する構成を備えていると解せられる。
（ｄ）刊行物３発明の「ＳＤＲＡＭ」は、書き込み動作を行うメモリであるから、本件特許発明の「前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路」に相当する構成を当然に備えているものである。
（ｅ）刊行物３発明の「ＳＤＲＡＭ」は。本件特許発明の「記憶回路」に相当する。
　
　したがって、本件特許発明と刊行物３発明とは、
「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有する記憶回路。」である点で一致し、次の点で相違している。
　
（相違点）
　本件特許発明は、「前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」構成を備えているのに対して、刊行物３発明は、そのような構成を備えていない点。
　
［判断］
　上記相違点について検討する。
　上記（２−１）の［判断］で検討したとおり、刊行物２に記載された上記「メモリ駆動回路」は、セレクタによって、アドレスカウンタの計数アドレスとバッファレジスタのラッチ出力を交互に選択してメモリに供給し、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスアドレスとして与えて、読出しと書込みを交互に行うような動作をするものである。
　一方、刊行物３の図９（ｂ）にはライト動作を示すタイミング図が示されており、ライト動作において、連続するデータDa0-Da3、Db0-Db3を書き込むことが記載されている。
　したがって、刊行物３発明は、常に書き込みと読み出しを交互に行うものではなく、しかも、書き込み或いは読み出しのために供給されるアドレスは必ずしも、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスアドレスとして与えられるものではなく、刊行物３発明に、刊行物２に記載された、セレクタによって、アドレスカウンタの計数アドレスとバッファレジスタのラッチ出力を交互に選択してメモリに供給し、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスアドレスとして与えて、読出しと書込みを交互に行うための回路を適用すると、刊行物３発明が所期の動作を行えなくなることは明らかであるから、刊行物３発明に刊行物２に記載された「メモリ駆動回路」を適用することは、動機付けが存在せず、むしろ阻害要因があるというべきである。
　
　また、請求人は、刊行物３と刊行物２との組み合わせについて、「甲第３号証に記載されたメモリは、ＳＳＤＲＡＭコントローラからアドレス信号を取込むためのクロック信号と、データ信号を取込むためのストローブ信号とを別々に供給する。ＳＳＤＲＡＭのＤＲＡＭアレイにデータを書き込む際に、アドレス信号とデータ信号とを同時にコア回路に供給しなければならないことは明らかである。甲第３号証図９（ｂ）を参照すると、書き込み用アドレスＹａがＳＳＤＲＡＭに入力されてから、２周期以上遅れて書き込み用のデータＤａがＭＩＯラインに到達し、その時点からＤＲＡＭアレイへ書き込みを開始する。すなわち、書き込み用アドレスＹａを、ＳＳＤＲＡＭに入力してからＧ−ＣＬＫ２周期以上保持した後にＤＲＡＭアレイに与えなければならない。　　一方、甲第３号証図９（ａ）を参照すると、読み出し用アドレスＹａがＳＳＤＲＡＭに入力されてから２周期後に、ＤＲＡＭアレイから読み出されたデータＤａがＭＩＯラインに出力されている。ＤＲＡＭアレイにおける読み出し動作にかかる時間を考慮すると、読み出し用アドレスＹａがＳＳＤＲＡＭに入力されてからＤＲＡＭアレイへ送られるまでの時間は、Ｇ−ＣＬＫ２周期より読み出し動作にかかる時間だけ短い。甲第３号証に記載されたメモリにおいても、データを読み出す際には、アドレス信号をＤＲＡＭアレイに早く供給すればするほど、コア回路から出力されるデータ信号を早く読み出すことができる。　甲第３号証には、アドレス信号がＳＳＤＲＡＭに入力されてからＤＲＡＭアレイに供給されるまでに、データを書き込む場合と読み出す場合とで異なる遅延時間を設定する必要があり、書き込む際にはデータとのタイミングを調整し、読み出す際には早く供給するという要請がある。甲第２号証には、アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路が記載されているので、甲第２号証に記載された構成を甲第３号証に記載された構成に適用することは、その発明の属する技術の分野における通常の知識を有する者が容易に想到し得るものである。」（審判請求書第２８頁第１８行ないし第２９頁第１３行）、「５．２．（２）（ｄ）で説明したように、甲第２号証の第１図に示された構成は、甲第３号証に適用することを妨げる要素は何も含んでいない。　　また、甲第２号証には、第１図に示された構成を、メモリセルに対して読み出しと書き込みを交互に行うものに限定して使用しなければならないという記載は一切ない。」（口頭審理陳述要領書第２３頁第１０行ないし第１４行）と主張している。
　これらの主張は、要するに、
（イ）上記（２−１）（イ）と同様な主張であって、刊行物２は、メモリセルに対して読み出しと書き込みを交互に行うことを前提としているものの、読出しアドレスが書込みアドレスより早くメモリに出力されるという点で変わりはなく、そのような機能を備える回路、つまり、アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路が開示されており、刊行物２の回路をメモリセルに対して読み出しと書き込みを交互に行うものに限定して使用しなければならないことは記載がないこと、
（ロ）刊行物３の図９（ａ）及び（ｂ）より、書き込み用アドレスＹａを、ＳＳＤＲＡＭに入力してからＧ−ＣＬＫ２周期以上保持した後にＤＲＡＭアレイに与えなければならないこと、読み出し用アドレスＹａがＳＳＤＲＡＭに入力されてからＤＲＡＭアレイへ送られるまでの時間は、Ｇ−ＣＬＫ２周期より読み出し動作にかかる時間だけ短いことが理解できるから、刊行物３には、アドレス信号がＳＳＤＲＡＭに入力されてからＤＲＡＭアレイに供給されるまでに、データを書き込む場合と読み出す場合とで異なる遅延時間を設定する必要があることが示されていること、
（ハ）刊行物３には、アドレス信号がＳＳＤＲＡＭに入力されてからＤＲＡＭアレイに供給されるまでに、データを書き込む場合と読み出す場合とで異なる遅延時間を設定する必要があることが示されているから、刊行物２のアドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路を刊行物３に記載されたＳＤＲＡＭに適用することが当業者が容易に想到し得るものであること
の３点にあるものと認められる。
　この請求人の主張についても検討する。
（イ）について
　上記（２−１）において検討したとおり、刊行物２に記載されているのは、その記載から、セレクタによって、アドレスカウンタの計数アドレスとバッファレジスタのラッチ出力を交互に選択してメモリに供給し、アドレスカウンタの出力と該アドレスカウンタの過去の出力とを交互にメモリにアクセスアドレスとして与えて、常に読出しと書込みを交互に行うような動作をするメモリ駆動回路である。
　そして、請求人が主張するように、上位概念に相当する「アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路」、つまり、本件特許発明でいう「前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」回路が、刊行物２に示されているというためには、アドレス信号を、読み出し時に早く供給し、書き込み時には遅延回路で遅延させるという技術思想が従来から知られているという前提が必要であるが、そのような前提は、以下の「（ロ）について」で示すように刊行物３には示されておらず、また、従来周知であったという証拠の提出もされていないから、当業者が、請求人の主張するような上位概念としてのメモリ駆動回路を、技術思想として取り出せるということはできない。
　したがって、刊行物２には、「アドレス信号を出力するタイミングを調整し、またはバイパスするメモリ駆動回路」が開示されているという主張は何ら根拠がなく、当業者であれば当然に理解できるというものでもない。
（ロ）について
　請求人の主張は、要するに、リード動作を示す図９（ａ）のＭＩＯに現れるデータのタイミングと、ライト動作を示す図９（ｂ）のＭＩＯに現れるデータのタイミングをみて、リード動作よりもライト動作でのアドレス信号の供給タイミングが遅いものであることを主張しているものと認められるが、図９（ａ）及び（ｂ）から理解できるのは、リード動作時とライト動作時でＭＩＯへのデータ供給タイミングがわずかにずれていることだけであり、アドレス信号がＤＲＡＭアレイにどのタイミングで供給されているかは不明である。しかも、刊行物３の図９（ａ）及び（ｂ）以外において、アドレス信号がＤＲＡＭアレイへどのようなタイミングで供給されるかについての記載はない。
　したがって、請求人の主張するように、刊行物３には、アドレス信号がＳＳＤＲＡＭに入力されてからＤＲＡＭアレイに供給されるまでに、データを書き込む場合と読み出す場合とで異なる遅延時間を設定する必要があることが示されているということはできない。
（ハ）について
　上記「（イ）について」において検討したとおり、刊行物２から、請求人の主張するような、上位概念化したメモリ駆動回路を技術思想として取り出すことはできず、刊行物２に記載された発明は既に述べたとおりのものであるから、本件特許発明は、刊行物３及び刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
　更に言えば、仮に、請求人の主張するように、刊行物２に、本件特許発明でいう「前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」回路に相当する構成が開示されているとしても、上記「（ロ）について」において検討したとおり、刊行物３には、アドレス信号がＳＳＤＲＡＭに入力されてからＤＲＡＭアレイに供給されるまでに、データを書き込む場合と読み出す場合とで異なる遅延時間を設定する必要があることが示されているとは言えない。
　したがって、上記（ロ）の請求人の主張は根拠がなく、刊行物２に記載された回路を刊行物３発明に適用することに関して、動機付けがあるとは言えないから、本件特許発明は、刊行物３及び刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
　
　以上のとおり、本件特許発明は、刊行物３及び２に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に該当しない。
　
（２−３）刊行物３及び刊行物４の組み合わせについて
　本件特許発明と刊行物３発明とを対比すると、上記（２−２）において検討したように、
　本件特許発明と刊行物３発明とは、
「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有する記憶回路。」である点で一致し、次の点で相違している。
　
（相違点）
　本件特許発明は、「前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」構成を備えているのに対して、刊行物３発明は、そのような構成を備えていない点。
　
［判断］
　上記相違点について検討する。
　刊行物４には、リソースコンフリクトの問題を解消すること及びチップコスト、パッケージコストおよびシステムコストを増加させることなく、読出動作直後の書込動作の遅延を除去することを目的として、図３に示されるような、「ラッチ回路１１〜２２と、バッファ回路６１，６２，６７と、トライステートバッファ回路６８と、論理ゲート６５，６６，７０と、インバータ６９と、マルチプレクサ３１，３２と、コンパレータ４１と、書込回路５４と、読出回路５３と、デコーダ５２と、メモリセルアレイ５１とを備えたシンクロナスＳＲＡＭ」が記載されており、そのシンクロナスＳＲＡＭの動作に関して、刊行物４の【００８６】、【００９２】ないし【００９４】及び【０１０２】ないし【０１１８】によれば、次の事項が示されている。
（イ）刊行物４には、「【００８６】外部アドレス信号ＡＤＤは、アドレス入力ピン１から入力され、バッファ回路６１を介してラッチ回路１１に与えられる。ラッチ回路１１の出力信号は、ラッチ回路１３，１４，１５を介し、内部アドレス信号ＷＡＤＤとしてマルチプレクサ３１に与えられるとともに、ラッチ回路１６を介し、内部アドレス信号ＲＡＤＤとしてラッチ回路３１に与えられる。」と記載されていることから、外部アドレス信号ＡＤＤは、マルチプレクサ３１までの経路として、ラッチ回路１３，１４，１５を通る経路と、ラッチ回路１６を通る経路の二通りあることが明らかである。また、「【０１０４】このように、書込動作の第１フェイズＰｈ１の期間においてのみアドレス信号がラッチ回路１３に取込まれるため、書込動作についてのアドレスＡ（−１），Ａ０，Ａ２のみが内部アドレス信号ＷＡＤＤとなる。　【０１０５】マルチプレクサ３１は、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルである場合に、内部アドレス信号ＷＡＤＤを選択し、それを内部アドレス信号ＡＡＤＤとしてデコーダ５２に与える。一方、内部ライトイネーブル信号ＮＷＥｉｎがＨレベルである場合に、マルチプレクサ３１は、内部アドレス信号ＲＡＤＤを選択し、それを内部アドレス信号ＡＡＤＤとしてデコーダ５２に与える。　【０１０６】したがって、読出動作時においては、読出のための内部アドレス信号ＲＡＤＤがその読出動作の期間にデコーダ５２に与えられる。一方、書込動作時においては、その書込動作の１回前の書込動作に対応する内部アドレス信号ＷＡＤＤがデコーダ５２に与えられる。」との記載及び上記【００８６】の記載とから、読出のための内部アドレス信号ＲＡＤＤはラッチ回路１６を通る経路を通り、書込のための内部アドレス信号ＷＡＤＤはラッチ回路１３，１４，１５を通る経路を通るものであることが理解できる。そして、「【０１０３】このように保持されたアドレス信号は、第１サイクルの第２フェイズでラッチ回路１４を通過し、第２サイクルの第１フェイズＰｈ１でラッチ回路１５を通過することにより、内部アドレス信号ＷＡＤＤとしてマルチプレクサ３１に与えられる。」、「【０１１３】このため、第３サイクルＣＹ３では、メモリセルアレイ５１において、アドレスＡ０に対応するメモリセルに、データＷＤ０が書込まれる。すなわち、この書込動作では、前回の書込動作において保持されたアドレスＡ０およびデータＷＤ０に基づく書込が行なわれる。」との記載から、ラッチ回路１４，１５が内部クロック信号ＰＨ１、ＰＨ２に応答してシフト動作を行われていることは明らかであり、ラッチ回路１４，１５を備える経路はシフト動作を行うシフトレジスタを含んでいるといえる。
　そうすると、刊行物４には、クロック信号に応答して読出シフト動作するシフトレジスタとなるラッチ回路１４，１５と、そのラッチ回路１４，１５と並列に設けられた、ラッチ回路１６を通る経路を有し、読み出し時にはラッチ回路１６を通る経路をアドレスが通過することが開示されている。
（ロ）さらに、刊行物４には、図３、５及び６とともに、
「【０１０９】データＤＩＮ０は、第２サイクルの第１フェイズＰｈ１においてＨレベルになる論理ゲート７０の出力信号ＰＨ１・ＷＥＤに応答してラッチ回路２２に取込まれ、書込データＷＤ０としてそのラッチ回路２２から出力される。この書込データＷＤ０は、第４サイクルＣＹ４の最初まで保持される。」、「【０１１３】このため、第３サイクルＣＹ３では、メモリセルアレイ５１において、アドレスＡ０に対応するメモリセルに、データＷＤ０が書込まれる。すなわち、この書込動作では、前回の書込動作において保持されたアドレスＡ０およびデータＷＤ０に基づく書込が行なわれる。」と記載されているから、書込データはラッチ回路２２に保持され、前回の書込動作時に保持されたデータを用いて書き込みを行うことが示されている。そして、このように書込動作を行うことにより、「【０１１７】このように、図３のシンクロナスＳＲＡＭにおいては、図１および図２に示される動作が実現できる。したがって、データ入出力ピン４におけるリソースコンフリクトが発生せず、メモリコア５０におけるリソースコンフリクトも発生しない。」との効果を奏するものである。
（ハ）また、刊行物４には、図３、５及び６とともに、
「【００９２】コンパレータ４１は、内部アドレス信号ＷＡＤＤおよびＲＡＤＤを受ける。コンパレータ４１の出力信号ＨＩＴは、論理ゲート６６に与えられる。この出力信号ＨＩＴは、内部アドレス信号ＷＡＤＤおよびＲＡＤＤが一致した場合にＨレベルとなる。　【００９３】論理ゲート６６は、その他に、内部ライトイネーブル信号ＮＷＥｉｎを受ける。論理ゲート６６の出力信号はマルチプレクサ３２に制御信号として与えられる。論理ゲート６６の出力信号は、与えられる出力信号ＨＩＴおよび内部ライトイネーブル信号ＮＷＥｉｎがともにＨレベルになった場合にＨレベルになる。　【００９４】マルチプレクサ３２は、論理ゲート６６から与えられる制御信号がＨレベルである場合に書込データＷＤを出力し、一方、その制御信号がＬレベルである場合に読出データＲＤを出力する。マルチプレクサ３２の出力信号は、ラッチ回路１８，１９およびトライステートバッファ回路６８を介してデータ入出力ピン４に与えられ、外部に出力される。」、「【０１１３】・・・そして、第４サイクルＣＹ４において実行される読出動作では、直前の書込動作で指定されたアドレスＡ２と一致するアドレスＡ３が読出のためのアドレスとして指定される。　【０１１４】第４サイクルＣＹ４の第１フェイズＰｈ１においては、論理ゲート７０の出力信号ＰＨ１・ＷＥＤがＨレベルになることにより、第３サイクルＣＹ３における書込動作に関する書込のためのデータＤＩＮ２が、ラッチ回路２２に取込まれ、データＷＤ２としてラッチ回路２２から出力される。したがって、この場合の書込データＷＤは、データＷＤ２となる。　【０１１５】一方、コンパレータ４１においては、内部アドレス信号ＷＡＤＤおよびＲＡＤＤが一致し、出力信号ＨＩＴがＨレベルになる。その結果、書込データＷＤ（ＷＤ２）が、マルチプレクサ３２から出力されることになる。」と記載されていることから、読出動作において、直前の書込動作で指定されたアドレスに対して読出要求があった場合には、メモリセルアレイから読み出すのではなく、コンパレータ４１からの出力信号ＨＩＴがＨレベルになり、書込データがマルチプレクサ３２から出力されることで、書き込みデータを出力データとして出力することが示されている。そして、「【０１１８】さらに、先の書込動作において指定され、まだ書込が終了していないデータに対して読出動作が要求された場合でも、前述のように、データの読出を円滑に行なうことができる。」との効果を奏するものである。
（ニ）そうすると、上記（イ）ないし（ハ）及び刊行物４に記載された目的を勘案すると、その技術思想は、図３に示された「ラッチ回路１１〜２２と、バッファ回路６１，６２，６７と、トライステートバッファ回路６８と、論理ゲート６５，６６，７０と、インバータ６９と、マルチプレクサ３１，３２と、コンパレータ４１と、書込回路５４と、読出回路５３と、デコーダ５２と、メモリセルアレイ５１とを備えたシンクロナスＳＲＡＭ」のように、ラッチ回路２２及びマルチプレクサ３１，３２，４１をも含めた回路構成にあるものと言える。
（ホ）一方、刊行物３には、刊行物４が開示する、リソースコンフリクトの問題を解消すること及びチップコスト、パッケージコストおよびシステムコストを増加させることなく、読出動作直後の書込動作の遅延を除去することは記載も示唆もないから、刊行物３発明において、刊行物４に示される回路構成を採用するための動機付けは存在せず、むしろ、刊行物３発明のように、Ｇ−ＣＬＫと非同期の信号であるＤストローブを用いるメモリでは、刊行物４に記載された上記回路構成を採用すると、非同期の信号Ｄストローブの変動によるデータの取り込みタイミングの変動が生じ、リソースコンフリクトの問題を解消することは困難になるから、刊行物３発明において、刊行物４に示される回路構成を採用することには阻害要因があるというべきである。
（ヘ）さらに、上記（ニ）において示したように、刊行物４に開示されている技術思想は、図３に示された「ラッチ回路１１〜２２と、バッファ回路６１，６２，６７と、トライステートバッファ回路６８と、論理ゲート６５，６６，７０と、インバータ６９と、マルチプレクサ３１，３２と、コンパレータ４１と、書込回路５４と、読出回路５３と、デコーダ５２と、メモリセルアレイ５１とを備えたシンクロナスＳＲＡＭ」のように、ラッチ回路２２及びマルチプレクサ３１，３２，４１をも含めた回路構成にあるから、刊行物４に開示された技術思想を具現するための全体構成から、クロック信号に応答して読出シフト動作するシフトレジスタとなるラッチ回路１４，１５と、そのラッチ回路１４，１５と並列に設けられた、ラッチ回路１６を通る経路を有し、読み出し時にはラッチ回路１６を通る経路をアドレスが通過することを部分的に取り出すことが当業者が容易になし得ることであるとはいえない。
　そして、刊行物４に開示されている技術思想のうち、クロック信号に応答して読出シフト動作するシフトレジスタとなるラッチ回路１４，１５と、そのラッチ回路１４，１５と並列に設けられた、ラッチ回路１６を通る経路を有し、読み出し時にはラッチ回路１６を通る経路をアドレスが通過するという部分的に抜き出した技術思想が刊行物４に示されているというためには、アドレス信号を、読み出し時に早く供給し、書き込み時には遅延回路で遅延させるという技術思想が従来から知られているという前提が必要であるが、上記（２−２）「（ロ）について」において検討したとおり、刊行物３にはそのような前提はなく、また、従来周知であったという証拠の提出もされていないから、刊行物４から、クロック信号に応答して読出シフト動作するシフトレジスタとなるラッチ回路１４，１５と、そのラッチ回路１４，１５と並列に設けられた、ラッチ回路１６を通る経路を有し、読み出し時にはラッチ回路１６を通る経路をアドレスが通過するという部分のみを技術思想として取り出せるとはいえない。
（ト）更に言えば、仮に、刊行物４から、上記（イ）に示される、クロック信号に応答して読出シフト動作するシフトレジスタとなるラッチ回路１４，１５と、そのラッチ回路１４，１５と並列に設けられた、ラッチ回路１６を通る経路を有し、読み出し時にはラッチ回路１６を通る経路をアドレスが通過することが技術思想として取り出せるとしても、上記（２−２）「（ロ）について」において検討したとおり、刊行物３には、アドレス信号がＳＳＤＲＡＭに入力されてからＤＲＡＭアレイに供給されるまでに、データを書き込む場合と読み出す場合とで異なる遅延時間を設定する必要があることが示されているとは言えず、刊行物４から取り出された技術思想を刊行物３発明に適用することに関して、動機付けがあるとは言えないから、本件特許発明は、刊行物３及び刊行物４に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
　
　以上のとおり、本件特許発明は、刊行物３及び４に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に該当しない。
　
（２−４）刊行物３及び刊行物５の組み合わせについて
　本件特許発明と刊行物３発明とを対比すると、上記（２−２）において検討したように、
　本件特許発明と刊行物３発明とは、
「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有する記憶回路。」である点で一致し、次の点で相違している。
　
（相違点）
　本件特許発明は、「前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」構成を備えているのに対して、刊行物３発明は、そのような構成を備えていない点。
　
［判断］
　上記相違点について検討する。
（イ）刊行物５には、プリフェッチ・パイプライン・バースト方式のＳＲＡＭに関する技術が開示され、刊行物５の「その結果、書き込み後の読み出しの状況では、これら2つの内部動作の衝突を避けるために、データ・バス上に8つのアイドルEサイクルが発生する(○3)。読み出し後の書き込みの状況では、データ・バス上でのデータの衝突を避けるために、内部動作を伴わない2つのIサイクルを与えなければならない(○4)。」（第１７５９頁左欄第４行ないし第９行の訳文）との記載から、読み出し後の書き込みを行う際には、データバス上でのデータの衝突が生じるため、そのような衝突を回避するためには、内部動作を行わない２つのＩサイクルを設けなくてはならないことが示されている。
　さらに、刊行物５には、図３及び４とともに、「我々は、アイドル・サイクルを完全になくすために、先入れ先出し(FIFO)式のダブル・レイト・ライト・バッファ(DLWB)を設けた。図3に改良型のPPB方式を示す。最後の2回の書き込み動作のアドレス/データ・ペアを格納するために、2つのFIFO式DLWBを設けた。アドレス用 DLWB(DLWB1 および DLWB2)は単純な FIFO バッファであるが、データ用 DLWB(DLWBA およびDLWBB)は、書き込み動作中に DLWB内のデータをシフトするための1クロックの遅延をなくすことができるように並列に編成した。」（第１７５９頁左欄第１０行ないし第１８行の訳文）と記載されているから、上記Ｉサイクルをなくすために、最後の2回の書き込み動作のアドレス/データ・ペアを格納するために、クロックに応答してシフト動作する2つのFIFO式DLWBを設けることが開示されている。
（ロ）また、図４のタイミングダイアグラム及び図１３のチップの写真から、書き込み用アドレスと読み出し用アドレスは、同一系統の入力端子から入力されていることは明らかであり、図３を考慮すると、刊行物５には、Addr.Reg.に入力されるアドレスは、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ることが示されている。
（ハ）さらに、刊行物５には、「DLWB内の 2 つのアドレス/データ・.ペアはまだSRAMコアに書き込まれていないため、図 3に示すようにDLWBのバイパス読み出し論理回路を設けた。読み出し要求がいずれかのDLWBに格納されているアドレスと一致するときには、そのDLWBに格納されているデータをデータ出力にバイパスする。」（第１７５９頁右欄第１２行ないし第１６行の訳文）と記載されているから、読み出し要求がいずれかのDLWBに格納されているアドレスと一致するときには、そのDLWBに格納されているデータをデータ出力にバイパスすることが開示されている。
（ニ）そうすると、上記（イ）ないし（ハ）から、刊行物５には、データバス上のデータの衝突を避けるためのＩサイクルをなくすために、最後の2回の書き込み動作のアドレス/データ・ペアを格納するために、クロックに応答してシフト動作する2つのFIFO式DLWBを設け、アドレスについては、書き込み用アドレスが入力される2つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ること、さらに、読み出し要求がいずれかの DLWBに格納されているアドレスと一致するときには、その DLWBに格納されているデータをデータ出力にバイパスするという技術思想が記載されていると認められる。
（ホ）一方、刊行物３には、刊行物５が開示する、データバス上のデータの衝突を避けるためのＩサイクルをなくすという課題について記載も示唆もなく、刊行物３のように、G-CLKと非同期の信号であるＤストローブを用いているメモリでは、刊行物５に開示された「最後の2回の書き込み動作のアドレス/データ・ペアを格納するために、2つのFIFO式DLWBを設け、アドレスについては、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ること、さらに、読み出し要求がいずれかのDLWBに格納されているアドレスと一致するときには、そのDLWBに格納されているデータをデータ出力にバイパスする」構成を採用することにより、上記課題を解消することは困難であるから、刊行物３発明において、刊行物５に示される当該構成を採用することは当業者が容易になし得たものであるとはいえない。
（ヘ）また、上記（ニ）において示したとおり、刊行物５に開示されている技術思想は、データバス上のデータの衝突を避けるためのＩサイクルをなくすために、最後の2回の書き込み動作のアドレス/データ・ペアを格納するために、クロックに応答してシフト動作する2つのFIFO式DLWBを設け、アドレスについては、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ること、さらに、読み出し要求がいずれかの DLWBに格納されているアドレスと一致するときには、その DLWBに格納されているデータをデータ出力にバイパスすることにあるから、刊行物５に開示された技術思想を具現するための全体構成から、Addr.Reg.に入力されるアドレスが、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通るという技術思想を部分的に取り出すことが当業者が容易になし得ることであるとはいえない。
　そして、刊行物５に開示されている技術思想のうち、Addr.Reg.に入力されるアドレスが、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通るという部分のみを抜き出した技術思想が刊行物５に示されているというためには、アドレス信号を、読み出し時に早く供給し、書き込み時には遅延回路で遅延させるという技術思想が従来から知られているという前提が必要であるが、上記（２−２）「（ロ）について」において検討したとおり、刊行物３にはそのような前提はなく、また、従来周知であったという証拠の提出もされていないから、刊行物５から、Addr.Reg.に入力されるアドレスが、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通るという部分のみを技術思想として取り出すことができるとはいえない。
（ト）更に言えば、仮に、刊行物５から、上記（ロ）に示される、Addr.Reg.に入力されるアドレスが、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ることが技術思想として取り出すことができるとしても、上記（２−２）「（ロ）について」において検討したとおり、刊行物３には、アドレス信号がＳＳＤＲＡＭに入力されてからＤＲＡＭアレイに供給されるまでに、データを書き込む場合と読み出す場合とで異なる遅延時間を設定する必要があることが示されているとは言えず、刊行物５に記載された技術思想を刊行物３発明に適用することに関して、動機付けがあるとは言えないから、本件特許発明は、刊行物３及び刊行物４に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
　
　以上のとおり、本件特許発明は、刊行物３及び５に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に該当しない。
　
（２−５）刊行物６及び刊行物７の組み合わせについて
　本件特許発明と刊行物６発明とを対比する。
（ａ）刊行物６発明の「クロック」は、本件特許発明の「クロック信号」に相当する。
（ｂ）刊行物６には、図１０Ａ、１０Ｂ及び１０Ｃとともに、「時間 to(専ら例示のために選んだシステムの動作中における任意の時間)の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスaoがアドレスレジスタ804-1に転送される。」（第２０欄第６６行ないし第２１欄第２行の訳文）、「期間 t4の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa4はアドレスレジスタ804-1にストアされる。」（第２２欄第５２行ないし第５４行の訳文）と「期間t6の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa6がアドレスレジスタ 804-1に配置され」（第２３欄第４２行ないし第４４行の訳文）、「期間t7の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号a7はアドレスレジスタ804-1にストアされる。」（第２４欄第１３行ないし第１５行の訳文）、「時間 to(to はシステムの動作中において選択した任意の時間)において、アドレスaoがアドレスレジスタ804-1にロードされる。」（第２４欄第５５行ないし第５７行の訳文）、「期間t1の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa1がアドレスレジスタ 804-1にロードされる。」（第２４欄第６０行ないし第６１行）、「期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa2がアドレスレジスタ 804-1に読み込まれる。」（第２５欄第１８行ないし第２０行の訳文）、「期間t4の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa4はアドレスレジスタ 804-1にロードされる。」（第２６欄第１６行ないし第１８行の訳文）、「期間 to(システムが動作を開始した後に選択した任意の時間)の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa0がアドレスレジスタ804-1に読み込まれる。」（第２７欄第１２行ないし第１５行の訳文）、「期間t1の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号 a1がアドレスレジスタ 804-1に書き込まれる。」（第２７欄第３６行ないし第３８行の訳文）、「期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号 a2がアドレスレジスタ 804-1に書き込まれる。」（第２７欄第５２行ないし第５４行の訳文）、「期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号a3がアドレスレジスタ804-1に読み込まれる。」（第２８欄第４行ないし第６行の訳文）との記載があるから、「アドレス」をクロック信号に応答してシンクロナスランダムアクセスメモリシステムに取り込んでいることは明らかである。
（ｃ）また、刊行物６の「XWEB=ライト(ロー)/リード(ハイ)」（第２０欄下から第１９行の訳文）、「WB=レジスタ 807-1からの出力信号」（第２０欄下から第６行の訳文）、「時間 to(専ら例示のために選んだシステムの動作中における任意の時間)の始まりにおけるクロック信号のローからハイへの推移の際に、・・・同時に、リードに対応する制御信号XWEBが制御レジスタ 807-1に転送される。」（第２０欄第６６行ないし第２１欄第４行の訳文）、「このORゲートが、レジスタ807-1からのQ出力信号を送信することを可能にする。」（第２１欄第９行ないし第１０行の訳文）との記載から、レジスタ 807-1からの出力信号WBは、クロック信号に応答して取り込まれる制御信号XWEBであって、この制御信号XWEBは、ライトかリードを決める制御信号であることは明らかであり、「時間toの始まりにおいて、リード制御信号がシステムに転送されるため、メモリアレイ810におけるアドレス aoは、mux803-2のH入力バスを介して、メモリアレイ810のアドレスポートに適用される(WBがハイであり、リード動作が行われていることを示しているため、mux 803-2 が選択される)。」（第２１欄第１４行ないし第１９行の訳文）、「信号WBはローであるので、mux 803-2は、mux803-2のL入力バスに直結しているアドレスレジスタ804-3内のアドレスa1をメモリ810のアドレスポートに送信する。」（第２３欄第２７行ないし第３０行の訳文）、「制御レジスタ807-1にストアされているライト信号 w6を反映して、WBはローであるから、アドレス a2は、アドレス804-3から mux 803-2のL入力バスを介してメモリアレイ810のアドレスポートに転送される。」（第２３欄第６０行ないし第６４行の訳文）、「ライト信号w3は制御レジスタ807-1にストアされる。よって、信号WBはローになる。レジスタ 804-3にストアされているアドレスは、mux 803-2 のL入力バスを介して、メモリアレイ810のアドレスポートに転送される。」（第２５欄第６５行ないし第２６欄第２行の訳文）との記載から、アドレスは、クロック信号に応答して取り込まれる制御信号XWEBに応答して、メモリアレイ810のアドレスポートに適用されることも明らかである。
（ｄ）したがって、上記（ａ）ないし（ｃ）を勘案すると、刊行物６発明は、本件特許発明の「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路」に相当する構成を備えている。
（ｅ）刊行物６には、図１０Ａ、１０Ｂ及び１０Ｃとともに、「期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、入力デー夕バスXIOのデータd1がデータレジスタ 809-1に送信される。」（第２２欄第２行ないし第４行の訳文）、「ライト信号w1は、次のクロック期間中のどこかで、データ d1がデータI/OターミナルXIOに適用され、第2の後続のクロック期間中に、データレジスタ809-1に書き込まれることを示す。」（第２５欄第３行ないし第６行の訳文）と記載されていることから、データは、クロックに応答して取り込まれていることは明らかである。
（ｆ）刊行物６には、図１０Ａ、１０Ｂ及び１０Ｃとともに、「これはライト動作であるため、データレジスタ809-2内のデータd1は、メモリアレイ810に対して、アドレスレジスタ 804-3にストアされているアドレスa1において書き込まれる。システムは、データが書き込まれるアドレスがアドレスレジスタ804-1にストアされた後の第2のライト動作の際に、データをメモリアレイ 810に書き込む。信号WBはローであるので、mux 803-2は、mux803-2のL入力バスに直結しているアドレスレジスタ804-3内のアドレスa1をメモリ810のアドレスポートに送信する。同時に、データレジスタ809-2にストアされているデータDYが、(ローS/DB信号によって選択された)mux 803-6 の L入力バスを介して、(ローS/DB信号によって選択された)mux 803-8のL入力バスに送信され、mux 803-7の選択入力リードに送信された、制御レジスタ 807-2からのハイ信号WXBによって選択されたmux 803-7のH入力バスを介して適用される。よって、図9および10Aにおいて信号DYで表されるデータd1は、mux 803-7のH入力バスを介して、メモリアレイ810のデータインポートに送信され、レジスタ804-3内のアドレスa1により示される位置においてメモリアレイ810にストアされる。」（第２３欄第２２行ないし第４０行の訳文）、「期間t6中に、ライト動作が行われる。このライト動作には、データレジスタ 809-1内のデータ d2を、SRAM810 に対して、アドレスレジスタ 804-3 に現在ストアされているアドレスa2で転送することが含まれる。制御レジスタ807-1にストアされているライト信号 w6を反映して、WBはローであるから、アドレス a2は、アドレス804-3から mux 803-2のL入力バスを介してメモリアレイ810のアドレスポートに転送される。　　しかしながら、データd2はデータレジスタ809-1にストアされている。データレジスタ809-1内のデータd2は、mux 803-8からのロー出力信号により選択されたmux803-7のL入力バスを介して送信される。mux803-8からのロー出力信号は、制御レジスタ 807-2のWXB出力リードから、mux803-6のL入力バスを介して、mux 803-8のL入力バスに送信され、mux 803-7の選択入力リードに送信されるものである。　よって、ロー信号WXB は、データd2がmux 803-7 を介してデータレジスタ 809-1からメモリアレイ810のデータインポートに送信され、期間t6中にアドレスa2によって示されるメモリアレイ810における位置に配置されることを確実にする。」（第２３欄第５７行ないし第２４欄第９行の訳文）、「期間 t2の始まりにおいて信号WB がローであるため、アドレスレジスタ 804-1内のアドレス a1はレジスタ 804-2および804-3 に転送される。期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、ライト信号w2が制御レジスタ807-1に転送される。制御レジスタ807-1にストアされていた先のライト信号wlは、制御レジスタ807-1に転送される。よって、信号WXBはローであり、信号WBもローである。データd1は、データレジスタ809-1にストアされ、データd-1は、データレジスタ809-1からデータレジスタ 809-2 に転送される。WB がローであるため、アドレスレジスタ 804-3 内のアドレスa1は、SRAM810のアドレスポートに直接送信され、データレジスタ809-1内のデータd1は、SRAM810のデータインポートに直接送信され、そこでアドレスa1においてストアされる。」（第２７欄第５４行ないし第６７行の訳文）と記載されているから、データは、二重パイプラ���ンの場合には、信号WXB に応答して出力されることは明らかであり、この信号WXBは、「先行する期間t0におけるレジスタ 807-1内の制御信号を表」し（第２１欄第３１行ないし第３３行の訳文）、「クロック信号のローからハイへの推移の際に、アドレスaoがアドレスレジスタ804-1に転送される。同時に、リードに対応する制御信号XWEBが制御レジスタ 807-1に転送される」（第２０欄第６６行ないし第２１欄第２行の訳文）のであるから、信号WXBが、結局、クロックに応答して取り込まれた信号であると言える。また、単一パイプラインの場合には、データレジスタ809-1内のデータd1は、SRAM810のデータインポートに直接送信され、刊行物６の「期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、入力デー夕バスXIOのデータd1がデータレジスタ 809-1に送信される。」（第２２欄第２行ないし第４行の訳文）、「ライト信号w1は、次のクロック期間中のどこかで、データ d1がデータI/OターミナルXIOに適用され、第2の後続のクロック期間中に、データレジスタ809-1に書き込まれることを示す。」（第２５欄第３行ないし第６行の訳文）の記載から、データは、クロックに応答して取り込まれ、なおかつ出力されているのであるから、データはクロックに応答して出力されているといえる。
　以上のとおり、刊行物６発明において、データはクロックに応答して出力されているものである。
（ｇ）刊行物６には、「アドレスa2はレジスタ804-1にストアされ、その前にレジスタ804-1に存在していたアドレスa1がレジスタ804-2に転送される。」（第２１欄第６１行ないし第６４行の訳文）、「ほぼ同じ時間に、新たなアドレスa3がアドレスレジスタ804-1に配置され、その前にレジスタ804-1に存在していたアドレスa2がレジスタ804-2に転送される。その前にアドレスレジスタ804-2に存在していたアドレスa1は、アドレスレジスタ804-3に転送される。」（第２２欄第４行ないし第９行の訳文）、「期間t6の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa6がアドレスレジスタ804-1に配置され、このレジスタに以前に存在していたアドレスa5がアドレスレジスタ804-2に送信される。　アドレスレジスタ804-2に以前に存在していたアドレスa2は、アドレスレジスタ804-3に転送される。」（第２３欄第４２行ないし第４７行の訳文）、「期間t7の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号a7はアドレスレジスタ804-1にストアされる。アドレスa6およびa5は、それぞれアドレスレジスタ 804-2および804-3に転送される。」（第２４欄第１３行ないし第１６行の訳文）、「アドレスレジスタ804-1に以前に存在していたアドレスa1は、期間tl中のローのライト信号WBによりイネーブル化されたアドレスレジスタ804-2に転送される。」（第２５欄第２０行ないし第２２行の訳文）、「期間t2の始まりにおいて信号WBがローであるため、アドレスレジスタ804-1内のアドレスa1はレジスタ804-2および804-3 に転送される。」（第２７欄第５４行ないし第５６行の訳文）、「期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、制御レジスタ807-1内の信号w2が制御レジスタ807-2に転送され、リード信号r3が制御レジスタ807-1に転送される。信号WBはハイレベルになり、これにより、mux803-2の H 入力バスを選択し、mux803-2が、アドレスa3を、アドレスレジスタ804-1からmux803-2を介してメモリアレイ810に関連するアドレスポートに送信する。同時に、アドレスレジスタ804-1に以前存在していたアドレスa2が、アドレスレジスタ804-2および804-3 にストアされる。」（第２８欄第１５行ないし第２４行の訳文）と記載されており、図９Ａには、レジスタ804-2および804-3にクロックが供給されていることが明らかであるから、アドレスは、レジスタ804-2および804-3によって、クロックに応答して次段のレジスタ或いはmux803-2にシフトされていることは明らかである。
　また、刊行物６には、「期間t1中はライト動作が要求されるので、レジスタ804-1にストアされるアドレスa1は、メモリアレイ810においてデータd1が書き込まれるべきアドレスを表す。」（第２１欄第３４行ないし第３６行の訳文）、「期間t2中も、ライト動作が要求される。よって、期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、ライト信号w2が制御レジスタ807-1に転送され、その前に制御レジスタ807-1に存在していたライト信号w1が制御レジスタ807-2に転送される。従って、WBおよびWXBはローとなる。アドレスa2はレジスタ804-1にストアされ」（第２１欄第５６行ないし第６２行の訳文）、「期間t5中に、ライト信号w5は制御レジスタ807-1にストアされ、この制御レジスタに以前に存在していたリード信号r4は、制御レジスタ807-2に転送され、ストアされる。アドレスa5はアドレスレジスタ804-1にストアされる」（第２３欄第１４行ないし第１７行の訳文）、「期間t6の始まりにおけるクロック信号のローからハイへの推移の際に、アドレスa6がアドレスレジスタ804-1に配置され・・・制御信号w6はライト信号(ロー)であり、制御レジスタ 807-1に転送される。」（第２３欄第４２行ないし第４８行の訳文）、「レジスタ804-1内のアドレスaoは本質的に失われ、アドレスa1に置き換えられる。制御信号w1はローのライト信号であり、制御レジスタ807-1に読み込まれ、シグナルWBをローにし、NANDゲート805-3から出力される信号RBをハイにする。」（第２４欄第６５行ないし第２５欄第３行の訳文）、「期間t3の始まりにおけるクロック信号のローからハイへの推移の際に、・・・アドレスa3はアドレスレジスタ804-1に転送される。ライト制御信号w3は制御レジスタ807-1に転送され」（第２５欄第５２行ないし第５６行の訳文）、「期間t1の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号a1がアドレスレジスタ804-1に書き込まれる。・・・ライト信号w1が制御レジスタ807-1にストアされ、」（第２７欄第３６行ないし第第４２行の訳文）、「期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、アドレス信号a2がアドレスレジスタ804-1に書き込まれる。期間t2の始まりにおいて信号WBがローであるため、アドレスレジスタ804-1内のアドレスa1はレジスタ804-2および804-3に転送される。期間t2の始まりにおけるクロック信号のローからハイへの推移の際に、ライト信号w2が制御レジスタ807-1に転送される。」（第２７欄第５２行ないし第５９行の訳文）ことが記載されているから、レジスタ804-2および804-3に保持されるアドレスは、書き込み用のアドレスであることも明らかである。そうすると、刊行物６発明では、書き込み用のアドレスをシフト動作するレジスタ804-2および804-3を経由して、mux803-2に供給していることは明らかである。
（ｈ）刊行物６発明は、レジスタ804-1のＱ出力とレジスタ804-3のＱ出力のいずれかを選択してメモリアレイ８１０に出力するmux803-2を備えている。そして、刊行物６の図９Ａには、レジスタ804-1からのＱ出力は、直接mux803-2のＨ入力バスに入っていることが示されており、刊行物６には、「時間toの始まりにおいて、リード制御信号がシステムに転送されるため、メモリアレイ810におけるアドレス aoは、mux803-2のH入力バスを介して、メモリアレイ810のアドレスポートに適用される(WBがハイであり、リード動作が行われていることを示しているため、mux 803-2 が選択される)。」（第２１欄第１４行ないし第１９行の訳文）ことが記載されているから、リード動作時においては、アドレスは、レジスタ804-2及び804-3を経由せずに直接mux803-2のH入力バスに供給されることは明らかである。
（ｉ）上記（ｇ）及び（ｈ）を勘案すると、刊行物６発明は、本件特許発明の「前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」構成を備えているものである。
（ｊ）刊行物６には、例えば、「これはライト動作であるため、データレジスタ809-2内のデータd1は、メモリアレイ810に対して、アドレスレジスタ 804-3にストアされているアドレスa1において書き込まれる。」（第２３欄第２２行ないし第２４行の訳文）と記載されているように、アドレスによって指定されたメモリセルにデータ信号を書き込むものであるから、そのための内部回路を備えていることは当然である。
（ｋ）刊行物６発明の「シンクロナスランダムアクセスメモリシステム」は、本件特許発明の「記憶回路」に相当する。
　
　したがって、本件特許発明と刊行物６発明とは、
「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
データ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有し、
前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過することを特徴とする記憶回路。」である点で一致し、次の点で相違している。
　
（相違点）
　本件特許発明は、「ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路」を備えているのに対して、刊行物６発明は、クロックに応答してデータ信号を取込み、前記クロックに応答して前記データを出力するデータ入力回路を備えている点。
　
［判断］
　上記相違点について検討する。
　刊行物７には、「【００２１】図１は、複数のメモリとそれをコントロールする制御部との関係を示した概略図である。システム側である制御部１０に、この例では４つのＳＤＲＡＭ１２，１４，１６，１８が接続されている。この例では、コマンド信号ＣＯＭＭＡＮＤとアドレス信号ＡＤＤＲＥＳＳとは、クロックＣＬＫに同期して与えられる。また、書き込みデータ信号は、データ入出力端子ＤＱに、データストローブ信号ＤＳに同期して与えられる。こうすることで、負荷容量が大きいデータ入出力端子ＤＱに対するストローブ信号ＤＳを、コマンド信号やアドレス信号等に対するストローブ信号であるクロックＣＬＫとは非同期にすることができ、より確実に書き込みデータをメモリ１２〜１８に与えることができる。」と記載されており、書き込みデータ信号を、クロックＣＬＫとは非同期のデータストローブ信号によって取り込むことが示されている。
　一方、刊行物６発明は、アドレス及びデータのメモリシステムへの取り込みやメモリセルアレイへの供給等のシステム全体をクロックにより制御することを前提として、「バスターンアラウンドにおける損失サイクルのない完全にシンクロナスなパイプラインRAMが提供される(すなわち、RAMは、制限なく、いかなるクロックサイクル中にもリード動作を行い、またはいかなるクロックサイクル中にもライト動作を行うことができる)。」（第１欄第５８行ないし第６２行の訳文）ことを目的としている。そして、刊行物６には、「単一パイプライン遅延モードでは、システムから出力されるリードデータは、リードアドレスおよび制御信号が入力リードに提供された次のクロックサイクルにおいて、データ I/Oバスで利用可能である。リードサイクルについての高速タイミング問題が生じた場合には、かかる問題を解決するために、別の非同期出力構造を利用することができる。　　ライトサイクル用のデータは、アドレスおよび制御信号がそれぞれアドレス入力バスおよび制御信号入力バスに提供されるサイクルの次のサイクルにおいて、データ I/Oバスに提供される。よって、リードであろうと、ライトであろうと、データ信号は、アドレスおよび制御信号よりも常に1サイクル遅れる。しかし、アドレスおよび制御信号は、適切なタイミングでメモリに同時に適用され、データがメモリの適切なセルに書き込まれ、またはメモリの適切なセルから読み出されることを確実にする。」（第８欄第１行ないし第１５行の訳文）、「上記説明から理解できるように、本発明の二重パイプラインバージョンでは、メモリに書き込むべきデータは、当該データに関連するライト信号が制御回路に適用された2クロック周期後に、データI/Oに適用される。」（第１９欄第６２行ないし第６６行の訳文）と記載されていることから、クロックサイクルを基準に読み出し動作及び書き込み動作を、単一パイプラインモードでは次のクロックサイクルで行うか、二重パイプラインバージョン（モード）では、書き込むべきデータが、当該データに関連するライト信号が制御回路に適用された2クロック周期後に、データI/Oに適用されるようにすることが理解できる。
　そうすると、刊行物６発明においては、このようなタイミング制御は全てクロックを基準に行っており、仮に、データの取り込みをクロックと非同期の制御信号を用いて行うと、タイミングのずれが大きくなることは明白であり、しかも、場合によっては、データI/Oでの読み出しデータと書き込みデータの衝突が生じることがあるのも明らかであるから、刊行物６発明において、クロックと非同期の信号であるストローブ信号を適用することは動機付けがないばかりか、むしろ阻害要因が存在するというべきである。
　したがって、刊行物６発明に、刊行物７に記載されている、書き込みデータ信号を、クロックＣＬＫとは非同期のデータストローブ信号によって取り込む技術を採用することには動機付けが存在せず、本件特許発明は、刊行物６及び７に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に該当しない。
　
（２−６）刊行物６及び刊行物１の組み合わせについて
　本件特許発明と刊行物６発明とを対比すると、上記（２−５）において検討したとおり、本件特許発明と刊行物６発明とは、
「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
データ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有し、
前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過することを特徴とする記憶回路。」である点で一致し、次の点で相違している。
　
（相違点）
　本件特許発明は、「ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路」を備えているのに対して、刊行物６発明は、クロックに応答してデータ信号を取込み、前記クロックに応答して前記データを出力するデータ入力回路を備えている点。
　
［判断］
　上記相違点について検討する。
　刊行物１の「【０１１４】このように、アドレス／コマンド信号ＡＤＤ／ＣＭＤの入力に使用されるクロック信号（システムクロック信号ＳＣＬＫ）と、データ信号ＤＡＴＡの入出力に用いられるクロック信号（エコークロック信号ＥＣＬＫ）とを別々に供給することによって、バッファ遅延によるクロック周波数の問題を解決することが出来る。これは、データ入出力専用のクロック信号ＥＣＬＫが供給されるので、データ信号ＤＡＴＡとシステムクロック信号ＳＣＬＫとの間で同期をとる必要がなくなるからである。」との記載から、システムクロック信号ＳＣＬＫとエコークロック信号ＥＣＬＫとは同期していない信号であることは明らかであり、刊行物１には、「【０１１２】・・・このときメモリ１１０に於て、データ入力回路１１６は、エコークロック入力回路１１４から供給されるエコークロック信号ＥＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。データ入力回路１１６で受信されたデータ信号ＤＡＴＡは、メモリ１１０のコア回路１１１に供給される。」との記載があるから、刊行物１には、データ信号をシステムクロック信号とは同期しないエコークロック信号ＥＣＬＫに同期して受け取ることが開示されている。
　一方、刊行物６発明は、アドレス及びデータのメモリシステムへの取り込みやメモリセルアレイへの供給等のシステム全体をクロックにより制御することを前提として、「バスターンアラウンドにおける損失サイクルのない完全にシンクロナスなパイプラインRAMが提供される(すなわち、RAMは、制限なく、いかなるクロックサイクル中にもリード動作を行い、またはいかなるクロックサイクル中にもライト動作を行うことができる)。」（第１欄第５８行ないし第６２行の訳文）ことを目的としている。そして、刊行物６には、「単一パイプライン遅延モードでは、システムから出力されるリードデータは、リードアドレスおよび制御信号が入力リードに提供された次のクロックサイクルにおいて、データ I/Oバスで利用可能である。リードサイクルについての高速タイミング問題が生じた場合には、かかる問題を解決するために、別の非同期出力構造を利用することができる。　　ライトサイクル用のデータは、アドレスおよび制御信号がそれぞれアドレス入力バスおよび制御信号入力バスに提供されるサイクルの次のサイクルにおいて、データ I/Oバスに提供される。よって、リードであろうと、ライトであろうと、データ信号は、アドレスおよび制御信号よりも常に1サイクル遅れる。しかし、アドレスおよび制御信号は、適切なタイミングでメモリに同時に適用され、データがメモリの適切なセルに書き込まれ、またはメモリの適切なセルから読み出されることを確実にする。」（第８欄第１行ないし第１５行の訳文）、「上記説明から理解できるように、本発明の二重パイプラインバージョンでは、メモリに書き込むべきデータは、当該データに関連するライト信号が制御回路に適用された2クロック周期後に、データI/Oに適用される。」（第１９欄第６２行ないし第６６行の訳文）と記載されていることから、クロックサイクルを基準に読み出し動作及び書き込み動作を、単一パイプラインモードでは次のクロックサイクルで行うか、二重パイプラインバージョン（モード）では、書き込むべきデータが、当該データに関連するライト信号が制御回路に適用された2クロック周期後に、データI/Oに適用されるようにすることが理解できる。
　そうすると、刊行物６発明においては、このようなタイミング制御は全てクロックを基準に行っており、仮に、データの取り込みをクロックと非同期の制御信号を用いて行うと、タイミングのずれが大きくなることは明白であり、しかも、場合によっては、データI/Oでの読み出しデータと書き込みデータの衝突が生じることがあるのも明らかであるから、刊行物６発明において、クロックと非同期の信号であるエコークロック信号ＥＣＬＫを適用することは動機付けがないばかりか、むしろ阻害要因が存在するというべきである。
　したがって、刊行物６発明に、刊行物１に記載されている、データ信号をシステムクロック信号とは同期しないエコークロック信号ＥＣＬＫに同期して受け取る技術を採用することには動機付けが存在せず、本件特許発明は、刊行物６及び１に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に該当しない。
　
（２−７）刊行物７及び刊行物８の組み合わせについて
　本件特許発明と刊行物７発明とを対比する。
（ａ）刊行物７発明の「クロックｃｌｋ１」及び「クロックｃｌｋ２」は、本件特許発明の「クロック信号」に相当し、刊行物７発明の「データストローブ信号」、「列アドレス信号」は、それぞれ本件特許発明の「ストローブ信号」、「アドレス信号」に相当する。
（ｂ）刊行物７発明は、「列アドレス信号は、クロックｃｌｋ１の立ち上がりエッジに同期したタイミングで、アドレスバッファ６２により内部に取り込まれ」るのであるから、「列アドレス信号」は、「クロック」に応答して取り込まれていることは明らかである。
　また、刊行物７発明は、「内部に取り込まれた列アドレス信号は、トランスファクロック発生回路５６により、クロックｃｌｋ１のタイミングから所定時間遅延したタイミングで発生されるタイミングコントロール信号６５のタイミングで、内部列アドレスラッチ・カウンタ回路６６に入力され、この内部列アドレスラッチ・カウンタ回路６６は、与えられた列アドレス信号をラッチし、それに＋１加算するカウンタ機能により連続する列アドレスを生成して、最初の列アドレスが偶数の場合は、その列アドレスを偶数側のプリデコーダ等に与え、＋１加算された第二の列アドレスを奇数側のプリデコーダ等に与え、書き込みクロック発生回路５８では、アドレス生成信号ＡＤＬＺを書き込み信号ＷＲＴＺと同様に、クロックｃｌｋ２のタイミングから所定時間経過したタイミングで生成し、アドレス生成信号ＡＤＬＺに応答して、内部列アドレスラッチ・カウンタ６６は、奇数側列アドレスと偶数側列アドレスとを、プリデコーダ７０，７８にそれぞれ与え、書き込みクロック生成回路５８が生成するタイミング信号ＣＳＺに応答して、コラム選択パルス発生回路６０は、コラム選択信号ＣＳＥＬＺを生成し、書き込み信号ＷＲＴＺとほぼ同じタイミングで、列デコーダ２４，２５にそれぞれのプリデコード信号ＰＣＡｘｘＺ１Ｏ，ＰＣＡｘｘＺ１Ｅとを与える様に、ドライバ７２，７４，８２，８４を駆動させ」るように動作しており、「列アドレス信号」が「アドレスバッファ６２」に取り込まれた後に、「内部列アドレスラッチカウンタ６６」、「プリデコーダ７０，７８」及び「ドライバ７４，８２」を経由して、「列デコーダ２４，２５」に供給され、「ドライバ７４，８２」は、クロックに応答して生成された信号であるデータトランスファコラム選択信号ＣＳＥＬＺに応答して、列デコーダ２４，２５に出力していることは明らかであるから、刊行物７発明は、「列アドレス信号」を「列デコーダ２４，２５」へクロックに応答して出力している。
　したがって、上記（ａ）を併せて考慮すると、刊行物７発明の「アドレスバッファ６２」、「内部列アドレスラッチカウンタ６６」、「プリデコーダ７０，７８」及び「ドライバ７４，８２」は、本件特許発明の「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路」に相当する。
（ｃ）刊行物７発明は、図７も併せて考慮すると、書き込みデータ信号Ｄ０，Ｄ１が、第一のデータラッチ回路３２とデータシフトレジスタ３４とデータトランスファ回路３８を経由して、書き込みアンプ４２に供給されるか、第二のデータラッチ回路３６とデータトランスファ回路４０を経由して、書き込みアンプ４４に供給されるものであることが理解できる。
　そして、刊行物７発明は、「書き込みデータ信号の取り込みは、外部から与えられたデータストローブ信号ＤＳをバッファ回路４６で入力し、その入力された内部データストローブ信号int.ＤＳは、遅延回路４８で一定時間遅延されて遅延したデータストローブ信号ＤＤＳとなり、その遅延したデータストローブ信号ＤＤＳは、立ち上がりエッジ（Ｈ側エッジ）トリガ回路５０に供給され、立ち上がりエッジトリガ回路５０は、最初の書き込みデータ信号ＤＱを取り込む第一のデータストローブ信号ＤＳＰＺを生成し、第一のデータストローブ信号ＤＳＰＺのタイミングで、書き込みデータ信号Ｄ０が第一のデータラッチ回路３２に取り込まれ、更に、データストローブ信号ＤＳの立ち下がりエッジに同期した第二のデータストローブ信号ＤＳＰＸが、立ち下がりエッジ（Ｌ側エッジ）トリガ回路５２により生成され、入力された二番目の書き込みデータ信号Ｄ１がその第二のデータストローブ信号ＤＳＰＸのタイミングで、第二のデータラッチ回路３６に取り込まれ、同時にデータラッチ回路３２内の最初の書き込みデータ信号Ｄ０は、データシフトレジスタ３４にラッチされ」るように動作することから、「外部から与えられたデータストローブ信号ＤＳ」から生成された信号である「第一のデータストローブ信号ＤＳＰＺ」及び第二のデータストローブ信号ＤＳＰＸに応答して、書き込みデータ信号Ｄ０，Ｄ１が「第一のデータラッチ回路３２」及び「第二のデータラッチ回路３６」に取り込まれるものであることは明らかである。
　また、刊行物７発明は、「データシフトレジスタ３４とデータラッチ回路３６にそれぞれラッチされた第一と第二の書き込みデータＤＱＥ１とＤＱＯ１とは、トランスファクロック発生回路５６により生成されるクロックに同期したデータトランスファ信号ＤＱＴＺのタイミングで、それぞれのデータトランスファ回路３８，４０にラッチされ、トランスファクロック生成回路５６には、バッファ５４により入力されたクロックＣＬＫが与えられ、データトランスファ信号ＤＱＴＺは、２つの書き込みデータＤ０，Ｄ１の取り込みが確実に終了するクロックｃｌｋ２のタイミングから所定時間後のタイミングで生成され、データストローブ信号に同期していた書き込みデータ信号が、データトランスファー回路３８，４０でクロックに同期した信号になり、書き込みクロック発生回路５８により生成された書き込み信号ＷＲＴＺのタイミングで、偶数側書き込みアンプ４２と奇数側書き込みアンプ４４が活性化され、それぞれのデータバス４３，４５に書き込みデータ信号が出力される」ように動作するのであり、「データトランスファ回路３８，４０」が、トランスファクロック発生回路５６により生成されるクロックに同期したデータトランスファ信号ＤＱＴＺのタイミングで書き込みデータをラッチするのであるから、最終的に、「データストローブ信号に同期していた書き込みデータ信号が、データトランスファー回路３８，４０でクロックに同期した信号にな」ることは明らかである。
　したがって、上記（ａ）をも併せて考慮すると、刊行物７発明の「第一のデータラッチ回路３２」、「データシフトレジスタ３４」、「第二のデータラッチ回路３６」、「データトランスファ回路３８，４０」は、本件特許発明の「ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路」に相当する。
（ｄ）刊行物７発明の「書き込みアンプ４２，４４」、「列デコーダ２４，２５」は、メモリセルにデータ信号を書き込むための回路であるから、本件特許発明の「内部回路」に相当する。
（ｅ）刊行物７発明の「メモリ」は、本件特許発明の「記憶回路」に相当することは明らかである。
　　したがって、本件特許発明と刊行物７発明とは、
「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有する記憶回路。」である点で一致し、次の点で相違している。
　
（相違点）
　本件特許発明は、「前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」構成を備えているのに対して、刊行物７発明は、そのような構成を備えていない点。
　
［判断］
　上記相違点について検討する。
（イ）刊行物８には、図１とともに、「始めにDDR-SRAMの基本動作について簡単に説明する。DDR-Writeは、図１に示すようにアドレスのアサートから１サイクル遅れてデータの入力を開始する（レイトライト方式）が、クロックアップエッジでのデータ入力に加え、クロックダウンエッジでバーストモードによってメモリ内部で発生したアドレスに対するデータが入力される。また、クロックダウンエッジで入力されたデータに対しても十分な書き込み時間を確保するために、セルへのライトはさらに１サイクル後に行う。」（第２頁左欄第７行ないし第１６行）と記載されており、DDR-SRAMは、レイトライト方式であり、アドレスがアサートされてから１クロック後にデータが入力され、さらに１クロック後にセルへのライトが行われることが示されている。
（ロ）また、刊行物８の図６から、ライトアドレスが通過するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を備えていることが理解でき、かつ、刊行物６の「DDR-SRAMでは図３に示したように、各I/O毎にDDRかつレイトライトであるため４つのレジスタが存在する。従って、セルへの書き込みの終了していないデータを最大４アドレス分レジスタ中にストアしている。これらのアドレスに対する読み出しが発生した場合には、データのコヒーレンシを保持するために、セルからのデータではなく、レジスタのデータを直接出力する必要がある。」（第５頁左欄第３行ないし第１０行）との記載から、セルへの書き込みを終了していないデータを最大４アドレス分ストアするために各I/O毎に４つのレジスタを設けること、さらには、これらのアドレスに対して読み出しが発生した場合には、セルからのデータではなく、レジスタのデータを直接出力することが示されている。
（ハ）そして、上記（イ）から、ライトアドレスは、クロックに同期して遅延されるから、ライトアドレスレジスタは、クロックに応答してシフト動作していると言える。
（ニ）そうすると、刊行物８には、レイトライト方式のＳＲＡＭにおいて、ライトアドレスが通過する、クロックに応答してシフト動作するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を備えるとともに、セルへの書き込みを終了していないデータを最大４アドレス分ストアするために各I/O毎に４つのレジスタを設け、これらのアドレスに対して読み出しが発生した場合には、セルからのデータではなく、レジスタのデータを直接出力するという技術思想が開示されているものと認められる。
（ホ）刊行物７発明において、刊行物８に記載されている、ライトアドレスが通過する、クロックに応答してシフト動作するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を備えるとともに、セルへの書き込みを終了していないデータを最大４アドレス分ストアするために各I/O毎に４つのレジスタを設け、これらのアドレスに対して読み出しが発生した場合には、セルからのデータではなく、レジスタのデータを直接出力することを採用することは、刊行物７発明が、クロックＣＬＫと、クロックＣＬＫとは非同期のデータストローブ信号とを用いていることに起因して、データの取り込みタイミングの変動が生じ、リソースコンフリクトの問題が生じるから、刊行物７発明において、刊行物８に記載された技術思想を適用することには阻害要因があるというべきである。
（ヘ）また、上記（ニ）において示したように、刊行物８が開示する技術思想は、レイトライト方式のＳＲＡＭにおいて、ライトアドレスが通過する、クロックに応答してシフト動作するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を備えるとともに、セルへの書き込みを終了していないデータを最大４アドレス分ストアするために各I/O毎に４つのレジスタを設け、これらのアドレスに対して読み出しが発生した場合には、セルからのデータではなく、レジスタのデータを直接出力するというものである。
　そして、そのような技術思想のうちの、ライトアドレスが通過する、クロックに応答してシフト動作するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を設けるという部分のみを抜き出した技術思想が刊行物８に示されているというためには、アドレス信号を、読み出し時に早く供給し、書き込み時には遅延回路で遅延させるという技術思想が従来から知られているという前提が必要である。
　ところで、刊行物７には、データ読み出し動作についての記載は、図９に示されたドライバに関しての【００６３】にしかなく、図９は図６に示されるメモリの概略構成図のドライバに関するものであって、図６に示されるメモリは、クロックに応答してアドレスを出力をするものではないから、刊行物７に記載されたデータ読み出し動作は、本件特許発明とは基本的に構成が異なるものである。したがって、刊行物７には、データ読み出し時にはデータ書き込み時に比べて、アドレス信号をセルアレイに早く供給しなければならないということは記載も示唆もない。また、データ読み出し時にはデータ書き込み時に比べて、アドレス信号をセルアレイに早く供給しなければならないということが、従来周知であったものであるという証拠も提出されていないから、当業者にとって、アドレス信号を、読み出し時に早く供給し、書き込み時には遅延回路で遅延させるという技術思想が前提としてあったとは認められない。したがって、刊行物８から、ライトアドレスが通過する、クロックに応答してシフト動作するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を設けるという部分的な技術思想を取り出すことができるとはいえない。
（ト）更に言えば、刊行物８から、ライトアドレスが通過する、クロックに応答してシフト動作するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を設けることが、技術思想として取り出すことができるとしても、上記（ヘ）において検討したとおり、アドレス信号を、読み出し時に早く供給し、書き込み時には遅延回路で遅延させるという技術思想は、刊行物７には記載も示唆もなく、またそのような技術思想が従来周知であったという証拠の提出もされておらず、刊行物７発明において、刊行物８に記載されたライトアドレスが通過する、クロックに応答してシフト動作するライトアドレスレジスタが設けられた経路と、ライトアドレスレジスタが設けられた経路と並列に設けられたリードアドレスが通過する経路を設ける技術思想を適用することに関して、動機付けがあるとは言えないから、本件特許発明は、刊行物７及び８に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
　
　以上のとおり、本件特許発明は、刊行物７及び８に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に該当しない。
　
（２−８）刊行物７及び刊行物５の組み合わせについて
　本件特許発明と刊行物７発明とを対比すると、上記（２−７）において検討したように、
　本件特許発明と刊行物７発明とは、
「クロック信号に応答してアドレス信号を取込み、クロック信号に応答して前記アドレス信号を出力するアドレス入力回路と、
ストローブ信号に応答してデータ信号を取込み、前記クロック信号に応答して前記データ信号を出力するデータ入力回路と、
前記アドレス入力回路からのアドレス信号で指定されたメモリセルに、前記データ入力回路からのデータ信号を書き込む内部回路を有する記憶回路。」である点で一致し、次の点で相違している。
　
（相違点）
　本件特許発明は、「前記アドレス入力回路は、前記クロック信号に応答してシフト動作するシフトレジスタを含み、さらに、前記シフトレジスタと並列にバイパス回路を設け、データ読出しモードにおいて、前記アドレス信号は前記バイパス回路を通過する」構成を備えているのに対して、刊行物７発明は、そのような構成を備えていない点。
　
［判断］
　上記相違点について検討する。
（イ）上記（２−４）（ニ）に示したとおり、刊行物５には、技術思想として、データバス上のデータの衝突を避けるためのＩサイクルをなくすために、最後の2回の書き込み動作のアドレス/データ・ペアを格納するために、クロックに応答してシフト動作する2つのFIFO式DLWBを設け、アドレスについては、書き込み用アドレスが入力される2つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ること、さらに、読み出し要求がいずれかの DLWBに格納されているアドレスと一致するときには、その DLWBに格納されているデータをデータ出力にバイパスすることが開示されていると言える。
（ロ）刊行物７発明において、刊行物５に技術思想として開示されている、データバス上のデータの衝突を避けるためのＩサイクルをなくすために、最後の2回の書き込み動作のアドレス/データ・ペアを格納するために、クロックに応答してシフト動作する2つのFIFO式DLWBを設け、アドレスについては、書き込み用アドレスが入力される2つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ること、さらに、読み出し要求がいずれかの DLWBに格納されているアドレスと一致するときには、その DLWBに格納されているデータをデータ出力にバイパスすることを採用することは、刊行物７発明が、クロックＣＬＫと、クロックＣＬＫとは非同期のデータストローブ信号とを用いていることに起因して、データの取り込みタイミングの変動が生じ、リソースコンフリクトの問題が生じるから、刊行物７発明において、刊行物５に記載された技術思想を適用することには阻害要因があるというべきである。
（ハ）また、上記（２−４）（ヘ）において検討したとおり、刊行物５に開示されている技術思想は、Addr.Reg.に入力されるアドレスが、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ることのみにあるのではなく、そのような技術思想を部分的に取り出すことが当業者が当然になし得ることであるとはいえない。
（ニ）更に言えば、仮に、刊行物５から、Addr.Reg.に入力されるアドレスが、書き込み用アドレスが入力される２つのDLWBを経由する経路とその経路と並列に設けられた読み出し用のアドレスが入力される経路のいずれかを通ることが技術思想として取り出すことができるとしても、上記（２−７）（ヘ）及び（ト）において検討したとおり、アドレス信号を、読み出し時に早く供給し、書き込み時には遅延回路で遅延させるという技術思想は、刊行物７には記載も示唆もなく、またそのような技術思想が従来周知であったという証拠の提出もされていない。
　したがって、刊行物７発明において、刊行物５に記載された技術思想を適用することに関して、動機付けがあるとは言えないから、本件特許発明は、刊行物７及び刊行物５に記載された発明に基づいて当業者が容易に発明をすることができたものではない。
　
　以上のとおり、本件特許発明は、刊行物７及び５に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に該当しない。
　
第６．むすび
　以上のとおりであるから、請求人の主張する理由及び提出した証拠方法によっては本件特許の請求項３３に係る発明についての特許を無効にすることはできない。
　
　審判に関する費用については、特許法第１６９条第２項の規定で準用する民事訴訟法第６１条の規定により、請求人が負担すべきものとする。
　
　よって、結論のとおり審決する。