【事件の表示】
　特願２００１−２７００１４「メモリ制御装置」拒絶査定不服審判事件〔平成１４年　５月１０日出願公開、特開２００２−１３２７０１〕，請求項の数（６）についてされた平成１７年４月２５日付け審決に対し，知的財産高等裁判所において審決取消の判決（平成１７年（行ケ）第１０６７７号，平成１８年８月３１日判決言渡し）があったので、再度審理を行った結果、次のとおり審決する。 
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　
　本件出願は、昭和６３年９月１７日（パリ条約による優先権主張１９８７年９月１７日、米国）に出願した特願昭６３−２３３３６７号の一部を平成１３年９月６日に新たな特許出願としたものであって、上記審決取消の判決後、再度審理を行った結果、新たな拒絶理由を発見したので、請求人に対して、平成１８年１０月１９日付けで拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは何らの応答もなかった。
　
第２　本願発明
　
　本件出願の請求項１〜６に係る発明は、平成１５年４月１１日付け、及び平成１５年１２月４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されたとおりの次のものと認める。
　
【特許請求の範囲】
　　【請求項１】　システムバス（１０）により電気的に結合された少なくともリクエスト側エージェント（１２）と応答側エージェント（１６）とを有し、前記リクエスト側エージェントは、前記応答側エージェントのメモリ（２０、６０）に前記システムバスを介してデータを記憶するため及び検索するために前記メモリに対するアクセスを要求し、前記メモリはメモリバス（ＲＡＳ、ＣＡＳ）によって前記応答側エージェントに結合されており、前記メモリバスは前記システムバスから分離しているデータ処理システムにおいて使用されるメモリ制御装置であって、
　前記システムバスに結合され、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始する要求を検出するリクエスト検出手段（６６）であって、前記要求は前記システムバスを通じて前記リクエスト側エージェントによって生成される、リクエスト検出手段と、
　前記メモリバスに結合され、前記リクエスト検出手段に応答し、複数の読み出しアクセス又は書き込みアクセスを行い、読み出しアクセスに対して前記システムバスへデータを出力し、書き込みアクセスに対して前記システムバスからデータを入力するために前記応答側エージェントの前記メモリへアクセスするために、前記メモリバスを通じて複数のメモリアドレス制御信号をアサートする送出手段（６６）であって、前記制御信号が少なくともローアドレスに関連するローアドレスストローブ信号と、コラムアドレスに関連するコラムアドレスストローブ信号とを含む、送出手段と、
　前記メモリに対するアクセスの完了を検出する手段であって、前記リクエスト側エージェントにより生成される、前記メモリに対してのアクセスの終りを示す制御信号に応答するものであり、前記送出手段に結合され、前記アクセスの終りを示す制御信号を検出した後に前記送出手段の動作を停止させる手段と
を備え、
　前記システムバス上の前記リクエスト側エージェントのために、前記メモリバスを通じてページモード形式のメモリアクセスを行うために、前記送出手段がメモリアドレス制御信号をアサートするものであり、前記メモリ内のデータのページを示すローアドレスとともにローアドレスストローブ信号をアサートし、その後、複数のコラムアドレスとともにコラムアドレスストローブ信号をアサート及びアサート解除するものであり、
　前記ページモード形式のメモリアクセスが非順次のコラムアドレスを含む転送を可能とするように構成される、
　ことを特徴とするメモリ制御装置。
　　【請求項２】　請求項１に記載のメモリ制御装置において、
　前記送出手段により前記メモリバスを通じてアサートされる前記メモリアドレス制御信号は、複数の連続的な読み出しアクセス又は書き込みアクセスを行うために、前記応答側エージェントの前記メモリへ順次アクセスするために用いられる、
　メモリ制御装置。
　　【請求項３】　請求項１に記載のメモリ制御装置において、
　前記ページモード形式は非順次のページモードであり、
　前記送出手段により前記メモリバスを通じてアサートされる前記メモリアドレス制御信号は、複数の非連続的な読み出しアクセス又は書き込みアクセスを行うために、前記応答側エージェントの前記メモリへ非順次にアクセスするために用いられる、
　メモリ制御装置。
　　【請求項４】　システムバス（１０）により電気的に結合された少なくともリクエスト側エージェント（１２）と応答側エージェント（１６）とを有し、前記応答側エージェントが更にメモリバス（ＲＡＳ、ＣＡＳ）を通じてメモリ（２０、６０）に結合されるものであり、前記システムバスから分離したアクセス用のバス（６８、７４）を通じて前記メモリに電気的に結合されたプロセッサ（８６）を有するものであるデータ処理システムにおいて使用されるメモリ制御装置であって、
　前記システムバスに結合され、前記システムバスを通じて行われるリクエスト側エージェントの要求又は前記アクセス用のバスを通じて行われる前記プロセッサの要求に応答し、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始するリクエスト検出手段（６６）と、
　前記メモリバスに結合され、前記リクエスト検出手段に応答し、複数の読み出しアクセス又は書き込みアクセスを行い、読み出しアクセスに対して前記システムバス又は前記アクセス用のバスへデータを出力し、書き込みアクセスに対して前記システムバス又は前記アクセス用のバスからデータを入力するために前記応答側エージェントの前記メモリへアクセスするために、前記メモリバスを通じて複数のメモリアドレス制御信号をアサートする送出手段（６６）であって、前記制御信号が少なくともローアドレスに関連するローアドレスストローブ信号と、コラムアドレスに関連するコラムアドレスストローブ信号とを含む、送出手段と、
　前記メモリに対するアクセスの完了を検出する手段であって、前記リクエスト側エージェントにより生成される、前記メモリに対してのアクセスの終りを示す制御信号に応答するものであり、前記送出手段に結合され、前記アクセスの終りを示す制御信号を検出した後に前記送出手段の動作を停止させる手段と
を備え、
　前記システムバス上の前記リクエスト側エージェントのため及び前記アクセス用のバスに結合された前記プロセッサのために、前記メモリバスを通じてページモード形式のメモリアクセスを行うために、前記送出手段がメモリアドレス制御信号をアサートするものであり、前記メモリ内のデータのページを示すローアドレスとともにローアドレスストローブ信号をアサートし、その後、複数のコラムアドレスとともにコラムアドレスストローブ信号をアサート及びアサート解除するものであり、
　前記ページモード形式のメモリアクセスが非順次のコラムアドレスを含む転送を可能とするように構成される、
　ことを特徴とするメモリ制御装置。
　　【請求項５】　請求項４に記載のメモリ制御装置において、
　前記送出手段により前記メモリバスを通じてアサートされる前記メモリアドレス制御信号は、複数の連続的な読み出しアクセス又は書き込みアクセスを行うために、前記応答側エージェントの前記メモリへ順次アクセスするために用いられる、
　メモリ制御装置。
　　【請求項６】　請求項４に記載のメモリ制御装置において、
　前記ページモード形式は非順次のページモードであり、
　前記送出手段により前記メモリバスを通じてアサートされる前記メモリアドレス制御信号は、複数の非連続的な読み出しアクセス又は書き込みアクセスを行うために、前記応答側エージェントの前記メモリへ非順次にアクセスするために用いられる、
　メモリ制御装置。
　
第３　平成１８年１０月１９日付けで通知した拒絶理由の内容
　これに対して、再度審理を行った結果、以下のような新たな拒絶理由を発見したので、平成１８年１０月１９日付けで拒絶理由を通知した。
　
【拒絶理由１】特許法第２９条第２項の拒絶理由
　本件出願の請求項１〜６に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　　記
１．特開昭６１−１２２９９６号公報
２．松岡哲弘，３２ビツト・バス＝マルチバスIIの概要，インターフェース，ＣＱ出版社，１９８５年５月１日，第１１巻，第５号，３０６頁〜３２１頁
３．特開昭６２−３４８８号公報
４．特開昭６１−７７１９５号公報
５．特開昭５９−１６７７６６号公報
　
・請求項１について
・刊行物１〜４
・備考
（１）刊行物の記載
（１−１）刊行物１記載の発明　
　刊行物１には、メモリデバイスを使用したマイクロプロセッサシステムのメモリコントローラ３１に関し、次のような記載がある。
　
イ）「〔実施例〕
　第１図には本発明を用いた半導体メモリデバイスが示されており、このデバイスはダイナミツク１−トランジスタメモリセルのアレイ（配列）１１を含むシリコンチツプ１０の中に形成されている。この実施態様ではアレイは”２５６Ｋ”或いは２６２、１４４個のセルを含んでおり、これらのセルは、もし区分されていなかったとすれば、５１２Ｘ５１２個のセルの正方形のアレイとなるであろう。しかしながら、このアレイは８つのアレイ１１ａ〜１１ｈに分けられており、これらの各々は１つのビツトラインハーフ当り６４個のセル、或いは２×２５６×６４＝３２、７６８個のセルを含む２５６の列（２５６対のビツトラインハーフ）を含んでいる。アレイとアレイの間に配置された１行のデコーダ１２が、ライン１４によって１組の行アドレスバツファ１３から受取られた８ビツトの行アドレスにもとづいて各々の象限（ｑｕａｄｒａｎｔ　）（１０２４の行４つ）の中の２５６から成る１行を選択する。１０２４から成る４列の選択は、ライン１７を介して８つの列バツファ１６から８ビツトの列アドレスを受取るＹデコーダ１５によって行なわれる。９つのアドレス入力端子１８から成る１組がライン１７を介して行及び列のバツファ１３及び１６へ接続される。９つのアドレス入力端子１８から成る１組がライン１９によって行及び列のバツファ１３及び１６へ接続される。このアドレスは多重化されている。行アドレスは、行アドレスストローブ信号／ＲＡＳがゼロへ降下するとゲートを通ってバツファ１３の中へ入り、又列アドレスは、列アドレスストローブ信号／ＣＡＳがゼロへ降下するとゲートを通ってバツファ１５の中へ入る。／ＲＡＳ及び／ＣＡＳ信号は端子２０によって読取り／書込みコントロール／Ｗと共にチツプへ加えられ、これらの信号はすべて、内部クロツクのすべてを生み出すクロツク発生器２１へ接続される。通常＋５ＶＤＣの供給電圧Ｖｄｄ、及びアースＶｓｓも又外部端子２０によってチツプ１０へ加えられる。１ビツトデータ入力端子２２と１ビツトデータ出力端子２３は入出力バツファ及びコントロール回路２４へ接続される、４つの中から１つを選択する列セレクタ２５は入出力コントロール２４を列デコーダから来る４組の２重レール入出力ライン２６の中の１つへ接続する。このセレクタ２５はライン２７によってバツファ１６からの２つの列アドレスビツトを受取る。半導体チツプ１０は第２図に示されている様に１６ピンのデユアルインラインパツケージ２８の中にマウントされている。チツプ１０の上のポンデイングパツドは、標準的なやり方に従って、ワイヤによって１６本のピン２９の為の内部パツドへ接続される。勿論、第２図のセラミツクパツケージの代わりにプラスチツクパツケージ又はチツプキャリアを用いる事が出来る。
　第３図にはこのメモリデバイスの動作がタイミングダイヤグラムの形で図示されている。読取り動作の場合、／Ｗ信号は高に留まり、図に示されているインターバルの間はアドレスが端子１８の上で有効であり、又／ＲＡＳ及び／ＣＡＳが降下した後の期間の間はデータが出力端子２３の上で有効である。別の時には、出力バツフア２４が出力端子２３を高インピ−ダンス状態に保持する。書込み動作は／Ｗが低下する事によって知らされるが、この場合には入力端子２２の上のデータは指示された期間の間有効でなければならない。データ出力端子２３は高インピーダンス状態に留まる。ページモード動作は、／ＲＡＳが低く留まり且つ／ＣＡＳがゲートを通って列アドレスのシーケンスの中へ入る為に循環される時に定義される。ページモード動作は、ここでは読取りの場合が示されているが、書込みの場合にもなり得る。読取り＝変更＝書込み動作は、第３図に示されている様に、／Ｗ信号が降下した時に／ＣＡＳが低下した後でしかし／ＲＡＳと／ＣＡＳが上昇する前に、行なわれる。リフレツシユ動作は／ＲＡＳの前に／ＣＡＳが降下する時に行なわれ、この場合には内部カウンタが、ホワイト及びラオに対して付与され、テキサス・インスツルメンツ社に対して譲渡された米国特許第４，２０７，６１８号及び第４，３４４，１５７号に従って、行アドレスをデコーダ１２に対して供給する。リフレツシユの為には列アドレスは必要ではない。
　第４図には第１図のメモリデバイスを使用したマイクロプロセツサシステムが図示されている。このシステムのＣＰＵを形成しているマイクロプロセツサ３０は、例えばテキサスーインスツルメンツ社によって作られた９９００型、モトローラ社によって作られた６８００又は６８０００型、或いはインテル社によって作られた８６００型とする事が出来る。この例の中では８ビツトのデータバスが取扱われているが、１６ビツト等のその他のアーキテクチユアも適当である。チツプ１０のうちの８つが並列で用いられ、２５６Ｋバイトの読取り／書込みメモリをもたらしている。８つのメモリチツプ１０はメモリコントローラ３１及びアドレスバス３２を通じてマイクロプロセツサ３０へ結合されたアドレス端子１８を有している。メモリコントローラ３１は部品番号ＴＭＳ　４０５０、等の下に商業的に人手する事が出来、アドレスを多重化し、／ＲＡＳ及び／ＣＡＳを生み出し、又リフレツシユアドレスを生み出す為に働く。
　チツプ１０の分離したデータイン及びデータアウト端子２２及び２３は在来のデータラツチ３３（メモリコントローラの１部）と８ビツト双方向データバス３４によってマイクロプロセツサ３０へ結合されている。マイクロプロセツサ３０からのコントロール信号出力３５はこのマイクロプロセツサのメーカー及び型式又は部品番号に応じて通常データバスイネーブル／ＤＥＮ、メモリイネーブル／ＭＥＮ、アドレスラツチ／ＡＬＡＴＣＨ、アドレスラツチイネーブル／ＡＬＥ、読取りＲＤ、書込みＷＲ、読取り／書込みＲ／Ｗ又はＷ、有効メモリアドレスＷＭＡ、アドレスストローブＡＳ、データストローブＤＳ、等と呼ばれている。これらはデバイス１０のコントロール端子（／ＲＡＳ、／ＣＡＳ、／Ｗ）と同じではない。マイクロプロセツサ又は３８のコントロール出力３４はメモリチツプ１０のコントロール信号／ＲＡＳ、／ＣＡＳ、／Ｗを生み出す為に用いられ、コントローラ３１の中のデータラツチ３３の為のコントロールを行なう。図中には示されていないチツプ選択コントロール信号ＣＳは通常、高い方のレベルのアドレスビツトによってマイクロプロセツサの外部で生み出される。しかしながら、この例では論理アドレスレンジは１８ビツトであると考えられるので、９ビツトの行と列のアドレスが単に多重化だけによってバス３２の上の１８ビツトアドレスから生み出される。同様に、／ＲＡＳリフレツシユコントロールの前の／ＣＡＳはメモリコントロール３１の中のタイマを用いて外的に生み出され得るし、或いはそれはマイクロプロセツサ３０によってコントロールされ得る。
　プロセツサ３０は、命令レジスタ３８の中の命令にもとづいて動作を確定する為の内部指令信号及びメモリコントロール信号３５を生み出す為のコントロール信号復号サーキツトリ３９と共に、ＡＬＵ３６、レジスタフアイル３７、及び命令レジスタ３８を含んでいる。プログラムカウンタ４０は次の命令のアドレスを含んでおり、又このアドレスは、データバス３４によって命令レジスタ３８へ送り返されるべきメモリ１０からの次の命令ワードをフェツチする為にアドレスバス３２によって送り出される。プログラムカウンタは各々のフェツチの後に増加されて次の命令のアドレスを作り出し、又分岐、ベクトル割込み或いはその他の非逐次フェツチの場合には新しいアドレスが用いられる。同様に、メモリアドレスレジスタ４１はメモリ１０からフェツチされるべきデータのアドレスを含んでいる。内部バス構造４２は、テキサス・インスツルメンツ社へ譲渡された米国特許第３，７５７，３０６号の中に於けると同様、様様なエレメントを結合する。」（公報第５頁右上欄第１１行〜第７頁左上欄第２０行）
　
ロ）第１図、第４図には、「マイクロプロセツサ３０へメモリコントローラ３１及びコントロールバス３５を通じて結合されたコントロール信号／ＲＡＳ、／ＣＡＳのラインが接続される端子２０」が示され、８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリのアドレス端子１８、端子２０、データイン及びデータアウト端子２２及び２３がバスによってメモリコントローラ３１に結合されており、前記コントロール信号／ＲＡＳ、／ＣＡＳのラインがアドレスバス３２と８ビツト双方向データバス３４とコントロールバス３５から分離していることが示されている。
　
ハ）第３図ａには、読取り動作の場合、アドレスバス３２と８ビツト双方向データバス３４とコントロールバス３５上のマイクロプロセツサ３０のために、コントロール信号／ＲＡＳ、／ＣＡＳのラインを通じてページモード動作を行うために、コントロール信号／ＲＡＳ、／ＣＡＳをゼロへ降下して読取りを開始し、８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリ内のデータの行を示す行アドレスとともに／ＲＡＳをゼロへ降下し、その後、複数の列アドレスとともに／ＣＡＳをゼロへ降下及び高に留まって読取りを完了して、コントロール信号／ＲＡＳ、／ＣＡＳが高に留まることが示されている。
　
　これらの記載によれば、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されているものと認められる。
　
　マイクロプロセツサ３０へメモリコントローラ３１及びアドレスバス３２を通じて結合されたアドレス端子１８、マイクロプロセツサ３０へメモリコントローラ３１及びコントロールバス３５を通じて結合されたコントロール信号／ＲＡＳ、／ＣＡＳのラインが接続される端子２０、在来のデータラツチ３３（メモリコントローラの１部）と８ビツト双方向データバス３４によってマイクロプロセツサ３０へ結合された分離したデータイン及びデータアウト端子２２及び２３を有し、８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリを使用したマイクロプロセツサシステムにおいて、アドレスを多重化し、／ＲＡＳ及び／ＣＡＳを生み出し、又リフレツシユアドレスを生み出す為に働くメモリコントローラ３１であって、
　アドレス端子１８、端子２０、データイン及びデータアウト端子２２及び２３がバスによってメモリコントローラ３１に結合されており、前記コントロール信号／ＲＡＳ、／ＣＡＳのラインがアドレスバス３２と８ビツト双方向データバス３４とコントロールバス３５から分離し、
　マイクロプロセツサ３０からのコントロール信号出力３５は、通常データバスイネーブル／ＤＥＮ、メモリイネーブル／ＭＥＮ、アドレスラツチ／ＡＬＡＴＣＨ、アドレスラツチイネーブル／ＡＬＥ、読取りＲＤ、書込みＷＲ、読取り／書込みＲ／Ｗ又はＷ、有効メモリアドレスＷＭＡ、アドレスストローブＡＳ、データストローブＤＳ、等と呼ばれ、メモリチツプ１０のコントロール信号／ＲＡＳ、／ＣＡＳ、／Ｗを生み出す為に用いられ、コントローラ３１の中のデータラツチ３３の為のコントロールを行ない、
　／ＲＡＳ及び／ＣＡＳ信号は端子２０によって読取り／書込みコントロール／Ｗと共に８つのメモリチツプ１０に加えられ、行アドレスは／ＲＡＳがゼロへ降下するとゲートを通ってバツファ１３の中へ入り、又列アドレスは／ＣＡＳがゼロへ降下するとゲートを通ってバツファ１５の中へ入り、
　読取り動作の場合、／Ｗ信号は高に留まっているインターバルの間はアドレスが端子１８の上で有効であり、又／ＲＡＳ及び／ＣＡＳが降下した後の期間の間はデータが出力端子２３の上で有効であり、別の時には、出力バツフア２４が出力端子２３を高インピ−ダンス状態に保持し、
　書込み動作は／Ｗが低下する事によって知らされるが、この場合には入力端子２２の上のデータは指示された期間の間有効で、データ出力端子２３は高インピーダンス状態に留まり、
　読取り動作の場合、アドレスバス３２と８ビツト双方向データバス３４とコントロールバス３５上のマイクロプロセツサ３０のために、コントロール信号／ＲＡＳ、／ＣＡＳのラインを通じてページモード動作を行うために、コントロール信号／ＲＡＳ、／ＣＡＳをゼロへ降下して読取りを開始し、８つのメモリチツプ１０内のデータの行を示す行アドレスとともに／ＲＡＳをゼロへ降下し、その後、複数の列アドレスとともに／ＣＡＳをゼロへ降下及び高に留まって読取りを完了して、コントロール信号／ＲＡＳ、／ＣＡＳが高に留まり、また、書込み動作の場合にもページモード動作になり得るメモリコントローラ３１。
　
（１−２）刊行物２の記載
　また、刊行物２には、次のような記載がある。
　
イ）「マルチパスＩＩは、新しく定義されたパラレル・システム・バス（ｉＰＳＢ）、ローカル・バス・エクステンション（ｉＬＢＸＩＩ）、シリアル・システム・バス（ｉＳＳＢ）、それにマルチバスＩからうけついだＩ／Ｏ拡張バス（ｉＳＢＸ）とマルチチャネルＤＭＡＩ／Ｏバストから構成されている（図１）」（第３０６頁右欄第６行〜同欄第１１行）
　
ロ）「マイコン・システムのバスにおけるデータ転送は、つぎの四つに分類できる。
（１）命令フェッチやデータ参照のような、ＣＰＵとメモリ間のデータ転送
（２）メッセージなど、ＣＰＵとＣＰＵ間のデータ転送
（３）Ｉ／Ｏ制御を行う際、ＣＰＵとＩ／Ｏ間で行われるデータ転送
（４）ディスクなど高速データ転送が要求されるＩ／Ｏからメモリへのデータ転送」（第３０６頁右欄第２０行〜同欄第２８行）
　
ハ）「ｉＰＳＢでは、次の３種類のバス・サイクルが定義されており、データ転送を行うエージェント（＝ボード）はそのうちの一つを実行する（図１１、１２）。
・アービトレーション・サイクル
・転送サイクル
・エクセプション・サイクル
　エージェントがデータ転送を行うには、データ転送を開始する前にアービトレーション・サイクルでバスの制御権を得なければならない。」（第３１１頁左欄下から３行〜第３１３頁左欄第６行）
　
ニ）「転送サイクルは、要求フェーズ（ｒｅｑｕｅｓｔ）と応答フェーズ（ｒｅｐｌｙ）からなる。図１８に具体的な転送サイクルの例を示す。
　要求フェーズでは、バス・オーナーとなったエージェントが転送制御線（ＳＣ０〜９）を使って応答エージェントのアドレス空間の指定（メモリ、Ｉ／Ｏ、インター・コネクト、メッセージ）、データ幅（８、１６、２４、３２ビット）オペレーション・タイプ（書込み、読出し）などの情報とアクセスするアドレス情報をバス上に出力する。
　応答エージェントは、ＳＣ０をモニタしていて、要求エージェントがＳＣ０をアクティブにすると要求フェーズと解釈し、転送制御線に含まれる情報を認識する。
　応答フェーズは、要求フェーズに引きつづいて行われ、要求エージェントと応答エージェント間でのデータ、やステータス情報の交換が行われる。」（第３１４頁右欄第８行〜同欄第２４行）
　
ホ）「要求エージェントが、ＥＯＣ（Ｅｎｄ　Ｏｆ　Ｃｙｃｌｅ）信号で最後のデータ転送を知らせると転送サイクルが終了するが、転送最後のバス・クロック・サイクルは、ＥＯＣ、ＲＱＲＤＹ、ＲＰＲＤＹ信号がすべてアクティブになったときである。」（第３１５頁左欄第４行〜同欄第８行）
　
ヘ）図１８には、マルチバスIIにおいて、転送制御線（ＳＣ０〜９）が、「転送サイクルを開始する要求」や「転送サイクルの終り」を示すことが示されている。
　
（１−３）刊行物３の記載
　また、刊行物３には、次のような記載がある。
　
　「行アドレスストローブ信号／ＲＡＳを低電位に保持するとともに列アドレスストローブ信号／ＣＡＳをトグルさせることにより、同じページ内のデータ（行アドレスが同じで列アドレスが異なるデータ）をより速やかに出力するようにしたページモードによる動作機能をもつようにすることが、これまで伝統的に行なわれている。」（公報第１頁右下欄第１８行〜第２頁左上欄第４行参照）
　
（１−４）刊行物４の記載　
　また、刊行物４には、次のような記載がある。
　
　「通常のページモードは最初／ＲＡＳクロックの論理”ｌ”レベルから論理”０”レベルの遷移により、メモリが活性化され、Ｘアドレス情報を取り入れ、まずＲＡＳ／ＣＡＳサイクルが進行し、それぞれＸ、Ｙアドレス情報によって決定されるメモリセルがアクセスされる。この場合、／ＣＡＳは必ず／ＲＡＳによるＸアドレス情報を取り入れた後、動作するよう、かつ／ＲＡＳに従属して動作するような工夫がなされている。いわゆる、これはＧＡＴＥＤ　ＣＡＳ動作と呼ばれており、／ＣＡＳは独自に自走することはない。ＲＡＳ／ＣＡＳサイクルで最初１つの任意のメモリセルがアクセスされた後、ＲＡＳを”０”レベル、すなわち活性化状態に維持し、／ＣＡＳをリセットし、所安時間経過後再び／ＣＡＳを“０”レベルに遷移するサイクルを繰り返す度毎に取り込まれる任意のＹアドレス情報により列毎に並んだメモリセルを通常のＣＡＳ／ＲＡＳサイクルよりも高速にアクセス出きる。」（公報第２頁左下欄第７行〜同頁右下欄第５行参照）
　
（２）本願発明１と刊行物１記載発明との比較
　
　刊行物１記載発明の「マイクロプロセツサ３０」、「メモリデバイスを使用したマイクロプロセツサシステム」、「８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリ」、「メモリチツプ１０のコントロール信号／ＲＡＳ、／ＣＡＳ」、「／ＲＡＳ」、「／ＣＡＳ」、「ページモード動作」は、それぞれ、請求項１に係る発明（以下、「本願発明１」という。）の「リクエスト側エージェント（１２）」、「データ処理システム」、「メモリ（２０、６０）」、「複数のメモリアドレス制御信号」、「ローアドレスに関連するローアドレスストローブ信号」、「コラムアドレスに関連するコラムアドレスストローブ信号」、「ページモード形式のメモリアクセス」に相当する。
　また、刊行物１記載発明の「８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリ」は、マイクロプロセツサ３０へメモリコントローラ３１及びアドレスバス３２を通じて結合されたアドレス端子１８、マイクロプロセツサ３０へメモリコントローラ３１及びコントロールバス３５を通じて結合された端子２０、在来のデータラツチ３３（メモリコントローラの１部）と８ビツト双方向データバス３４によってマイクロプロセツサ３０へ結合された分離したデータイン及びデータアウト端子２２及び２３を有しているから、刊行物１記載発明の「８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリとメモリコントローラ３１とを合わせたもの」、「アドレスバス３２と８ビツト双方向データバス３４とコントロールバス３５とを合わせたもの」が、それぞれ、本願発明の「応答側エージェント（１６）」、「システムバス（１０）」に相当する。
　また、本願発明の「メモリバス（ＲＡＳ、ＣＡＳ）」とは、Ｒａｓ０、１＊ラインやＣａｓ０〜３＊ラインのことであり、刊行物１記載発明の「マイクロプロセツサ３０へメモリコントローラ３１及びコントロールバス３５を通じて結合されたコントロール信号／ＲＡＳ、／ＣＡＳのライン」が、本願発明の「メモリバス（ＲＡＳ、ＣＡＳ）」に相当する。
　また、本願明細書の段落【００３６】に「Ｒａｓ＊ラインはアサートされた状態、又はロー（低）状態に維持され」と記載されていることからみて、本願発明の「メモリアドレス制御信号をアサートする」とは、ロー（低）状態に維持することであり、刊行物１記載発明においても、行アドレスは、行アドレスストローブ信号／ＲＡＳがゼロへ降下するとゲートを通ってバツファ１３の中へ入り、又列アドレスは、列アドレスストローブ信号／ＣＡＳがゼロへ降下するとゲートを通ってバツファ１５の中へ入るから、刊行物１記載発明の「メモリコントローラ３１」は、メモリアドレス制御信号をアサート及びアサート解除するものであり、メモリアドレス制御信号をアサートする送出手段を備えていることは明らかである。
　したがって、刊行物１記載発明と本願発明とは、以下の点で一致ないし、相違する。
　
［一致点］　
　システムバス（１０）により電気的に結合された少なくともリクエスト側エージェント（１２）と応答側エージェント（１６）とを有し、前記リクエスト側エージェントは、前記応答側エージェントのメモリ（２０、６０）に前記システムバスを介してデータを記憶するため及び検索するために前記メモリに対するアクセスを要求し、前記メモリはメモリバス（ＲＡＳ、ＣＡＳ）によって前記応答側エージェントに結合されており、前記メモリバスは前記システムバスから分離しているデータ処理システムにおいて使用されるメモリ制御装置であって、
　前記メモリバスに結合され、複数の読み出しアクセス又は書き込みアクセスを行い、読み出しアクセスに対して前記システムバスへデータを出力し、書き込みアクセスに対して前記システムバスからデータを入力するために前記応答側エージェントの前記メモリへアクセスするために、前記メモリバスを通じて複数のメモリアドレス制御信号をアサートする送出手段であって、前記制御信号が少なくともローアドレスに関連するローアドレスストローブ信号と、コラムアドレスに関連するコラムアドレスストローブ信号とを含む、送出手段を備え、
　前記システムバス上の前記リクエスト側エージェントのために、前記メモリバスを通じてページモード形式のメモリアクセスを行うために、メモリアドレス制御信号をアサートするものであり、前記メモリ内のデータのページを示すローアドレスとともにローアドレスストローブ信号をアサートし、その後、複数のコラムアドレスとともにコラムアドレスストローブ信号をアサート及びアサート解除するように構成されるメモリ制御装置である点。
　
［相違点１］
　メモリ制御装置が、本願発明では、
　前記システムバスに結合され、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始する要求を検出するリクエスト検出手段（６６）であって、前記要求は前記システムバスを通じて前記リクエスト側エージェントによって生成される、リクエスト検出手段と、
　前記メモリに対するアクセスの完了を検出する手段であって、前記リクエスト側エージェントにより生成される、前記メモリに対してのアクセスの終りを示す制御信号に応答するものであり、前記送出手段に結合され、前記アクセスの終りを示す制御信号を検出した後に前記送出手段の動作を停止させる手段と
を備え、前記送出手段が前記リクエスト検出手段に応答するのに対し、
　刊行物１記載発明では、リクエスト検出手段、メモリに対するアクセスの完了を検出する手段、送出手段の動作を停止させる手段を備えることが明らかでなく、送出手段が、リクエスト検出手段に応答し、メモリアドレス制御信号をアサートすることや、アクセスの終りを示す制御信号を検出した後に動作を停止させることも明らかでない点。
　
［相違点２］
　ページモード形式のメモリアクセスが、本願発明では、非順次のコラムアドレスを含む転送を可能とするように構成されるのに対し、
　刊行物１記載発明では、非順次のコラムアドレスを含む転送が可能か否か明らかでない点。
　
（３）相違点の検討
　
［相違点１］について
　
　本願明細書の段落【０００９】に「メモリアドレス制御信号を送出（アサート、assert）」と記載されているから、本願発明の「送出手段」の動作は、メモリアドレス制御信号をアサートすることであり、本願発明の「前記送出手段の動作を停止させる」とは、「メモリアドレス制御信号のアサートを停止させる」と解釈する。
　また、本願明細書の段落【００１３】の「本発明の方法と装置は本文中ではマルチバスIIの環境の文脈で説明する」、段落【００２３】の「マルチバスIIには１０個のシステム制御信号ＳＣ０＊−ＳＣ９＊が存在する。バス転送サイクルの要求フェーズ(相)中、リクエスト側エージェント１２は応答側エージェント１６の如き応答側エージェントにコマンド情報を提供するためにＳＣ０＊ないしＳＣ９＊を駆動する。」、段落【００３５】の「メモリアクセスを開始後、メモリコントローラ６６は、ＥＯＣ信号線（バス信号ＳＣ２＊）がサイクル終了の状態を示すべく信号がアサートされるまで、繰返しメモリをアクセスする。」という記載から判断して、本願発明は、「システムバス」として、システム制御信号ＳＣ０＊−ＳＣ９＊によりメモリに対するアクセスサイクルを開始する要求やメモリに対するアクセスの終わりを示すマルチバスIIを用いるものを含んでいる。
　そして、マルチバスIIが、ＣＰＵとメモリ間のデータ転送のバスであって、システム制御信号ＳＣ０＊−ＳＣ９＊により転送サイクルを開始する要求や転送サイクルの終わりを示すことは、刊行物２等により周知であるから、刊行物１記載発明の「マイクロプロセツサ３０」と「８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリ」との間のデータ転送のバスとして、上記周知のマルチバスIIを用い、「転送サイクルを開始する要求」を検出した後にコントロール信号／ＲＡＳ、／ＣＡＳをアサートし、「転送サイクルの終わりを示す制御信号」を検出した後にコントロール信号／ＲＡＳ、／ＣＡＳのアサート（本願発明の「送出手段の動作」に相当）を停止させることは、当業者が適宜なし得る設計事項にすぎない。
　そのようにした場合、「マイクロプロセツサ３０」と「８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリ」との間の転送サイクルは、「メモリに対するアクセスサイクル」に他ならず、そのようにするためには、刊行物１記載発明の「メモリコントローラ３１」に、メモリに対するアクセスサイクルを開始する要求を検出する検出手段、メモリに対するアクセスの完了を検出する検出手段、コントロール信号／ＲＡＳ、／ＣＡＳのアサートを停止する手段、つまり送出手段の動作を停止させる手段が必要なことは当然である。
　
［相違点２］について
　
　刊行物３、４等により、ページモードが非順次のコラムアドレスを含む転送を可能とするものであることは、周知である。
　よって、刊行物１記載発明におけるページモードを、周知の非順次のコラムアドレスを含む転送を可能とするページモードに変更し、非順次のコラムアドレスを含む転送を可能とするように構成することは、当業者が適宜なし得る設計事項にすぎない。
　
・請求項２について
・刊行物１〜４
・備考
　刊行物１記載発明は、 読取りの場合にも書込みの場合にも、ページモード動作を行うために、コントロール信号／ＲＡＳ、／ＣＡＳをアサートするものであり、８つのメモリチツプ１０内のデータの行を示す行アドレスとともに／ＲＡＳをアサートし、その後、複数の列アドレスとともに／ＣＡＳをアサート及びアサート解除するから、コントロール信号／ＲＡＳ、／ＣＡＳ（本願の「メモリアドレス制御信号」に相当）を、請求項２に係る発明のように、複数の連続的な読み出しアクセス又は書き込みアクセスを行うために、メモリへ順次アクセスするために用いられようにすることは、当業者が適宜なし得る設計事項にすぎない。
　
・請求項３について
・刊行物１〜４
・備考
　刊行物３、４等により、複数の非連続的な読み出しアクセス又は書き込みアクセスを行うページモードは、周知である。
　よって、刊行物１記載発明におけるページモードを、複数の非連続的な読み出しアクセス又は書き込みアクセスを行うページモードに変更し、コントロール信号／ＲＡＳ、／ＣＡＳ（本願の「メモリアドレス制御信号」に相当）を、複数の非連続的な読み出しアクセス又は書き込みアクセスを行うために、前記応答側エージェントの前記メモリへ非順次にアクセスするために用いられるようにすることも、当業者が適宜なし得る設計事項にすぎない。
　
・請求項４について
・刊行物１〜５
・備考
（１）刊行物５記載発明　
　刊行物５には、メモリアクセス方式に関し、次のような記載がある。
　
イ）「第１図のメモリアクセス方式を改良した第２図の方式では、データ処理装置１から記憶装置２へのアクセスはバス３を介さずに直接バス１０から行い、他の第２および第３のデータ処理装置４、５からはバス３を介して行うことができる。このように、アクセスバス８、９、１１と直接バス１０とを使用して記憶装置２をアクセスすることにより、第１のデータ処理装置１から記憶装置２へのアクセスを高速にすることができる。」（公報第２頁左上欄第１１行〜同欄第１９行）
　
ロ）「（実施例）
　次に本発明について図面を参照して詳細に説明する。
　第３図において、記憶装置２に接続された第１の種類データ処理装置１はデータ制御機能と演算機能とを実行するためのプロセサ部２０と、プロセサ部２０からの行先情報を受付け、コマンドの行先が記憶装置２であるか、あるいはバス３を介して他の装置に送出されるものであるかを判断するためのコマンド解読部２１と、バス３を介して他の装置をアクセスするための能動ボート２４と、他の装置からバス３を介してアクセスされる受動ボート２５と、記憶装置２をアクセスするためのメモリ・ポート２３と、プロセサ部２０からと受動ボート２５からとの記憶装置２へのアクセスに対して優先度を与え、メモリポート２３をアクセスするための優先度回路部２２とから構成されている。
　上記の構成の第１の種類のデータ処理装置１では記憶装置２に対する命令のフェッチ、データの読出しや書込みなどの場合に、プロセサ部２０より受けとる行先情報が記憶装置２のものであることを判別し、コマンド解読部２１と、優先度回路部２２と、メモリポート２３とを介して記憶装置２をアクセスする。また、記憶装置２以外へのアクセス、例えば第２の種類のデータ処理装置４に対する制御コマンドアクセスは、コマンド解読部２１で行先情報が記憶装置２のものではないことを判別し、プロセサ部２０より第２のデータ処理装置４に個有の行先表示情報を受付け、コマンドと行先表示とを能動ボート２４を介してバス３へ送出し、これによつてアクセスする。これにより行先表示にしたがつてバス３から第２の種類のデータ処理装置４へ上記コマンドをわたす。また、第２の種類のデータ処理装置４から記憶装置２へのメモリ読出しアクセスが送出された場合には、バス３を介してメモリデータの返送表示情報とコマンドとを第２の種類のデータ処理装置４の受動ボート２５へわたす。上記コマンドにより優先度回路部２２と、メモリポート２３とを介して記憶装置２がアクセスされ、読出されたデータはメモリポート２３と、優先度回路部２２と受動ボート２５とを介して上記返送表示情報と共にバス３へわたされる。そこで、バス３は返送表示情報にしたがつてデータをデータ処理装置４へわたす。」（公報第２頁右下欄第１１行〜第３頁右上欄第１５行）
　
ハ）第３図には、バス３から分離した信号線３０〜３２、バス１０を通じて記憶装置２に電気的に結合されたプロセサ部２０を有することが示されている。
　
　これらの記載によれば、刊行物５には、次の発明（以下、「刊行物５記載発明」という。）が記載されているものと認められる。
　
　第１の種類のデータ処理装置１から記憶装置２へのアクセスはバス３を介さずに直接バス１０から行い、第２の種類のデータ処理装置４、５からはバス３を介して行うことができるメモリアクセス方式において使用される第１の種類のデータ処理装置１であって、
　バス３から分離した信号線３０〜３２、バス１０を通じて記憶装置２に電気的に結合され、データ制御機能と演算機能とを実行するためのプロセサ部２０と、プロセサ部２０からの行先情報を受付け、コマンドの行先が記憶装置２であるか、あるいはバス３を介して他の装置に送出されるものであるかを判断するためのコマンド解読部２１と、バス３を介して他の装置をアクセスするための能動ポート２４と、他の装置からバス３を介してアクセスされる受動ポート２５と、記憶装置２をアクセスするためのメモリ・ポート２３と、プロセサ部２０からと受動ポート２５からとの記憶装置２へのアクセスに対して優先度を与え、メモリポート２３をアクセスするための優先度回路部２２とから構成され、
　第１の種類のデータ処理装置１では記憶装置２に対する命令のフェッチ、データの読出しや書込みなどの場合に、プロセサ部２０より受けとる行先情報が記憶装置２のものであることを判別し、コマンド解読部２１と、優先度回路部２２と、メモリポート２３とを介して記憶装置２をアクセスし、
　また、第２の種類のデータ処理装置４から記憶装置２へのメモリ読出しアクセスが送出された場合には、バス３を介してメモリデータの返送表示情報とコマンドとを受動ポート２５へわたし、上記コマンドにより優先度回路部２２と、メモリポート２３とを介して記憶装置２をアクセスする第１の種類データ処理装置１。
　
（２）本願発明４と刊行物１記載発明との比較
　
　刊行物１記載発明と請求項４に係る発明（以下、「本願発明４」という。）との一致点は、「・請求項１について」の備考欄で説明した本願発明１と刊行物１記載発明との［一致点］と同じであり、両者の相違点は、以下のとおりである。
　
［相違点１］
　本願発明では、
　データ処理システムが、前記システムバスから分離したアクセス用のバス（６８、７４）を通じて前記メモリに電気的に結合されたプロセッサ（８６）を有し、
　メモリ制御装置が、
　前記システムバスに結合され、前記システムバスを通じて行われるリクエスト側エージェントの要求又は前記アクセス用のバスを通じて行われる前記プロセッサの要求に応答し、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始するリクエスト検出手段（６６）と、
　前記メモリバスに結合され、前記リクエスト検出手段に応答し、複数の読み出しアクセス又は書き込みアクセスを行い、読み出しアクセスに対して前記システムバス又は前記アクセス用のバスへデータを出力し、書き込みアクセスに対して前記システムバス又は前記アクセス用のバスからデータを入力するために前記応答側エージェントの前記メモリへアクセスするために、前記メモリバスを通じて複数のメモリアドレス制御信号をアサートする送出手段（６６）であって、前記制御信号が少なくともローアドレスに関連するローアドレスストローブ信号と、コラムアドレスに関連するコラムアドレスストローブ信号とを含む、送出手段と、
　前記メモリに対するアクセスの完了を検出する手段であって、前記リクエスト側エージェントにより生成される、前記メモリに対してのアクセスの終りを示す制御信号に応答するものであり、前記送出手段に結合され、前記アクセスの終りを示す制御信号を検出した後に前記送出手段の動作を停止させる手段と
を備え、前記送出手段が前記リクエスト検出手段に応答するのに対し、
　刊行物１記載発明では、
　データ処理システムには、そのようなプロセッサも、アクセス用のバスを通じて行われる前記プロセッサの要求もなく、
　メモリ制御装置が、
　リクエスト検出手段、メモリに対するアクセスの完了を検出する手段、送出手段の動作を停止させる手段を備えることが明らかでなく、送出手段が、リクエスト検出手段に応答し、メモリアドレス制御信号をアサートすることや、アクセスの終りを示す制御信号を検出した後に動作を停止させることも明らかでない点。
　
［相違点２］
　「・請求項１について」の備考欄で説明した本願発明１と刊行物１記載発明との［相違点２］と同じである。
　
（３）相違点の検討
　
［相違点１］について
　刊行物５記載発明の「第２の種類のデータ処理装置４、５」、「第１の種類のデータ処理装置１」、「メモリアクセス方式」、「記憶装置２」、「バス３」は、それぞれ、本願発明の「リクエスト側エージェント（１２）」、「応答側エージェント（１６）」、「データ処理システム」、「メモリ（２０、６０）」、「システムバス」に相当する。
　また、刊行物５記載発明の第１の種類のデータ処理装置１を構成する「プロセサ部２０」は、バス３から分離した信号線３０〜３２、バス１０を通じて記憶装置２に電気的に結合されているから、刊行物５記載発明の「プロセサ部２０」、「信号線３０〜３２、バス１０」が、それぞれ、請求項４に係る発明の「プロセッサ（８６）」、「アクセス用のバス」に相当する。
　また、刊行物５記載発明の「プロセサ部２０からと、他の装置からバス３を介してアクセスされる受動ポート２５からとの記憶装置２へのアクセス」が、それぞれ、プロセサ部２０からと、他の装置からとの要求に応答するものであることは明らかであるから、請求項４に係る発明の「前記システムバスを通じて行われるリクエスト側エージェントの要求又は前記アクセス用のバスを通じて行われる前記プロセッサの要求」に相当する。
　また、刊行物５記載発明において、優先度回路部２２がプロセサ部２０からと受動ポート２５からとの記憶装置２へのアクセスに対して優先度を与え、コマンド解読部２１と、優先度回路部２２と、メモリポート２３とを介して記憶装置２をアクセスするから、刊行物５記載発明の「コマンド解読部２１と、優先度回路部２２と、メモリポート２３とを合わせたもの」が、請求項４に係る発明の「メモリ制御装置」に相当する。
　そうすると、刊行物５記載発明は、本願発明４で使用している用語で表現すると次のようなものである。
　
　システムバスにより電気的に結合された少なくともリクエスト側エージェントと応答側エージェントとを有し、前記応答側エージェントがメモリに結合されるものであり、前記システムバスから分離したアクセス用のバスを通じて前記メモリに電気的に結合されたプロセッサを有するものであるデータ処理システムにおいて使用されるメモリ制御装置であって、
　前記システムバスに結合され、前記システムバスを通じて行われるリクエスト側エージェントの要求又は前記アクセス用のバスを通じて行われる前記プロセッサの要求に応答し、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始するメモリ制御装置。
　　
　したがって、刊行物１記載発明において、「８つのメモリチツプ１０を並列で用いる２５６Ｋバイトの読取り／書込みメモリとメモリコントローラ３１とを合わせたもの」（請求項４に係る発明の「応答側エージェント」相当）を、刊行物５記載発明のように、システムバスから分離したアクセス用のバス（６８、７４）を通じて前記メモリに電気的に結合されたプロセッサ（８６）を有するようにして、「メモリコントローラ３１」（請求項４に係る発明の「メモリ制御装置」に相当）を、アクセス用のバスを通じて行われる前記プロセッサの要求に応答し、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始するようにすることは、当業者が容易になし得ることである。
　また、その他の点については、「・請求項１について」の備考欄の「［相違点１］について」の項で検討したとおり、メモリに対するアクセスサイクルを開始する要求を検出する検出手段等を備えるようにすることは当業者が適宜なし得る設計事項にすぎず、リクエスト検出手段が、リクエスト側エージェントの要求だけでなく、プロセッサの要求にも応答するようにすることも、当業者が適宜なし得る設計事項にすぎない。　
　
［相違点２］について
　「・請求項１について」の備考欄の「［相違点２］について」の項で検討したとおり、当業者が適宜なし得る設計事項にすぎない。
　
・請求項５、６について
・刊行物１〜５
・備考
　「・請求項４について」、「・請求項２について」及び「・請求項３について」の備考欄参照。
　
【拒絶理由２】特許法第３６条第３項の拒絶理由
　本件出願は、発明の詳細な説明の記載が下記の点で、特許法第３６条第３項に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
（１）請求項１、４の「メモリに対するアクセスサイクルを開始する要求を検出するリクエスト検出手段（６６）」、「メモリに対するアクセスの完了を検出する手段」、「前記送出手段の動作を停止させる手段」の各手段が、実施例のどの部分であるのか不明である。
　（「リクエスト検出手段」について、段落【００３５】に「メモリ６０に対するアクセスの要求が順次データ転送の要求相中にリクエスト側エージェントにより行われた場合、Ｒ／Ａ信号線は外部ロジック（図示せず）によりローパルス状態となる。…（中略）…リクエストに応答してメモリコントローラ６６はリード／ライト（ＲＷ）入力の状態と共にＡ０、Ａ１、Ｗ０、Ｗ１、およびＲ０ラインの状態に従ってメモリ６０にアクセスする。」と記載されており、「リクエスト検出手段」は、外部ロジック（図示せず）であって、メモリコントローラ（６６）ではないように思われる。
　また、「メモリに対するアクセスの完了」について、段落【００３５】に、「メモリコントローラ６６は、ＥＯＣ信号線（バス信号ＳＣ２＊）がサイクル終了の状態を示すべく信号がアサートされるまで、繰返しメモリをアクセスする。ＥＯＣがアサートされると、メモリコントローラ６６には現在のメモリアクセスが順次データ転送の応答相の最終的メモリアクセスであることが知らされる。」と記載されているだけであり、「メモリに対するアクセスの完了を検出する手段」、「前記送出手段の動作を停止させる手段」の記載はない。）
　
（２）請求項１、４の「メモリアクセスが非順次のコラムアドレスを含む転送を可能とする」、請求項１、４に従属する請求項３、６の「非順次のページモード」、「メモリへ非順次にアクセス」について、発明の詳細な説明には、単に、段落【００３０】に「もちろん、非順次ページモードアドレスも可能であり、ある種の用途には望ましいかもしれない。」と記載されているだけであり、これらの「非順次」の動作をどのように実施するのか説明されていない。
　
（３）請求項４の「前記アクセス用のバス」としては、実施例には、メモリアドレスバス（６８）、メモリアドレスバス（７４）しかなく、「アクセス用のバスを通じて行われる前記プロセッサの要求」が実施例において、どのように行われるのか不明である。
　（段落【００４２】には、「ローカルプロセッサ８６はメモリアクセス信号を発生させる働きを行う専用のメモリコントローラ（図示せず）により補助される。」と記載され、段落【００４３】には、「ローカルプロセッサはまたメモリコントローラ６６に対する入力となる高優先順位（ハイプライオリティ（ＨＰ））信号を与えられ、必要に応じて現在のバス転送を中断する。それ故、ＨＰ信号によってローカルプロセッサが現在のバス転送をオーバーライドすることによってメモリに対してアクセスすることが可能になる。」と記載されており、「プロセッサの要求」は、「アクセス用のバス」を通じて行われるのではなく、「高優先順位（ハイプライオリティ（ＨＰ））信号」を通じて行われるように思われる。）
　
（４）請求項４の「前記アクセス用のバスを通じて行われる前記プロセッサの要求に応答し、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始する」動作について、実施例の説明として、段落【００４３】に「必要に応じて現在のバス転送を中断する。それ故、ＨＰ信号によってローカルプロセッサが現在のバス転送をオーバーライドすることによってメモリに対してアクセスすることが可能になる。ＨＰ信号はそれがアサートされている間現在のバス転送をオーバライド（override）し、それによってローカルプロセッサ８６が一連の連続的な高優先順位アクセスをメモリ６０に対して行うことが可能になる。」とあるが、どのように応答側エージェントのメモリに対するアクセスサイクルを開始し終了するのか、また、「必要に応じて」がどのような場合を意味し、中断された現在のバス転送は、その後どのように処理されるのか不明である。
　
　よって、本件出願の発明の詳細な説明は、当業者が請求項１〜６に係る発明を実施することができる程度に明確かつ十分に記載されていない。
　
【拒絶理由３】特許法第３６条第４項第２号の拒絶理由
　本件出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第４項第２号に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
（１）請求項１、４の「前記送出手段の動作の停止」における動作がどの動作を意味するのか不明であるため、特許を受けようとする発明の構成が不明である。
　
（２）請求項１、４の「非順次のコラムアドレスを含む転送」、請求項２、５の「メモリへ順次アクセス」と「複数の連続的な読み出しアクセス又は書き込みアクセス」、請求項３、６の「非順次のページモード」、「メモリへ非順次にアクセス」、「複数の非連続的な読み出しアクセス又は書き込みアクセス」という記載は、「順次」と「連続」という用語の使い方が不統一であるため、特許を受けようとする発明の構成が不明である。
　（なお、実施例の説明では、「順次」と「連続」という用語は、「順次バス転送操作」（【００４０】）、「非順次ページモードアドレス」（【００４０】）、「連続的メモリアクセスや連続ページモードアクセスサイクル」（【００３６】）等のように使われている。）
　
　よって、特許請求の範囲の記載は、特許を受けようとする発明の構成に欠くことができない事項のみを記載したものでない。
　
第４　むすび
　以上のとおり、再度審理を行った結果、新たな拒絶理由を発見したので、平成１８年１０月１９日付けで拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは何らの応答もない。
　そして、上記拒絶理由はいずれも妥当なものと認められるので、本件出願は、これらの拒絶理由によって拒絶すべきものである。
　
　よって、結論のとおり審決する。