【事件の表示】
　平成１１年特許願第３１１１８１号「集積回路の形成方法」拒絶査定不服審判事件〔平成１２年　５月３０日出願公開、特開２０００−１５０７８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１１年１１月１日の出願（パリ条約による優先権主張１９９８年１１月４日、米国、１９９９年３月１５日、米国、１９９９年８月３０日、米国）であって、平成１７年６月３日付けで拒絶査定がなされ、これに対し、同年９月６日に拒絶査定に対する審判請求がなされるとともに、同年１０月６日付けで手続補正がなされ、前置審査において、同年１２月２７日付けで最後の拒絶理由通知がなされたところ、平成１８年７月５日付けで手続補正がなされ、その後、当審において、平成１９年５月１１日付けで審尋がなされ、同年１１月１４日に回答書が提出されたものである。
　
　
第２　手続補正についての補正却下の決定
第２の１　平成１８年７月５日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年７月５日付けの手続補正（以下、「本件第３補正」という。）を却下する。
　
［理由］
１　本件第３補正の内容
　本件第３補正は、特許請求の範囲を補正するものであり、以下のとおりである。
補正事項ａ
　本件第３補正前の請求項１の「【請求項１】　（ａ）第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップと、ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し
　（ｂ）前記埋め込み層（１０５）の上方に導電層（１３０）を形成ステップと
からなり、
　前記埋め込み層（１０５）、前記第１及び第２のドープ層はインダクタを構成する
ことを特徴とする集積回路の形成方法。」を、
「【請求項１】　（ａ）第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップと、ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し
　（ｂ）前記埋め込み層（１０５）の上方に導電層（１３０）を形成するステップと
からなり、
　前記埋め込み層（１０５）と前記導電層（１３０）の組合せによりインダクタを構成する
ことを特徴とする集積回路の形成方法。」と補正したこと。
補正事項ｂ
　本件第３補正前の請求項１１の「【請求項１１】　前記第１のドープ層（１００）と第２のドープ層（１１０）の間の埋め込み層（１０５）と、
　前記埋め込み層上に形成された導電層（１３０）とからなる集積回路において、前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し
　前記埋め込み層と前記導電層がインダクタを構成する
ことを特徴とする集積回路。」を、
「【請求項１１】　前記第１のドープ層（１００）と第２のドープ層（１１０）の間に形成された埋め込み層（１０５）と、
　前記埋め込み層上方に形成された導電層（１３０）とからなる集積回路において、
　前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、及び前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し
　前記埋め込み層と前記導電層の組合せによりインダクタを構成する
ことを特徴とする集積回路。」と補正したこと。
補正事項ｃ
　本件第３補正前の請求項２３を削除したこと。
　
２　本件第３補正についての検討
２−１　補正事項の整理
　補正事項ａ、ｂを整理すると、以下のとおりである。
２−１−１　補正事項ａ
　補正事項ａについての補正は、本件第３補正前の請求項１の「導電層（１３０）を形成ステップ」を、
「導電層（１３０）を形成するステップ」と補正（以下、「補正事項ａ−１」という。）し、
「前記埋め込み層（１０５）、前記第１及び第２のドープ層はインダクタを構成する」を、
「前記埋め込み層（１０５）と前記導電層（１３０）の組合せによりインダクタを構成する」と補正（以下、「補正事項ａ−２」という。）したものである。
２−１−２　補正事項ｂ
　補正事項ｂについての補正は、本件第３補正前の請求項１１の「前記第１のドープ層（１００）と第２のドープ層（１１０）の間の埋め込み層（１０５）」を、
「前記第１のドープ層（１００）と第２のドープ層（１１０）の間に形成された埋め込み層（１０５）」と補正（以下、「補正事項ｂ−１」という。）し、
「前記埋め込み層上に形成された導電層（１３０）」を、
「前記埋め込み層上方に形成された導電層（１３０）」と補正（以下、「補正事項ｂ−２」という。）し、
「集積回路において、前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し」を、
「集積回路において、
　前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、及び」と補正（以下、「補正事項ｂ−３」という。）し、
「前記埋め込み層と前記導電層がインダクタを構成する」を、
「前記埋め込み層と前記導電層の組合せによりインダクタを構成する」と補正（以下、「補正事項ｂ−４」という。）したものである。
　
２−２　補正の目的の適否及び新規事項の追加の有無についての検討
　以下、補正事項ａないしｃについて検討する。
２−２−１　補正事項ａについて
　補正事項ａについての補正は、補正事項ａ−１、補正事項ａ−２とからなるので、それぞれ検討する。
・補正事項ａ−１について
　補正事項ａ−１についての補正は、本件第３補正前の請求項１の「導電層（１３０）を形成ステップ」を「導電層（１３０）を形成するステップ」と補正したものである。
　そして、本件第３補正前の「を形成ステップ」が、日本語として明りょうではなかったので、「を形成するステップ」と、日本語として明りょうにしたものである。
　したがって、補正事項ａ−１についての補正は、明りょうでない記載の釈明を目的とするものに該当するので、補正事項ａ−１についての補正は、特許法第１７条の２第４項第４号に規定する要件を満たす。
・補正事項ａ−２について
　補正事項ａ−２についての補正は、本件第３補正前の請求項１の「前記埋め込み層（１０５）、前記第１及び第２のドープ層はインダクタを構成する」を「前記埋め込み層（１０５）と前記導電層（１３０）の組合せによりインダクタを構成する」と補正したものである。
　そして、本件第３補正前の「インダクタを構成する」発明特定事項の一つである、「前記第１及び第２のドープ層」が、本件第３補正後の「インダクタを構成する」発明特定事項から削除され、換わりに、「インダクタを構成する」発明特定事項として、「前記導電層（１３０）」が記載されている。
　すると、補正事項ａ−２についての補正は、直列的に記載された発明特定事項の一部を削除して、新たな構成に変更するものであるから、補正事項ａ−２についての補正は、特許請求の範囲の減縮を目的とするものではない。また、補正事項ａ−２についての補正は、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかであるので、補正事項ａ−２についての補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　したがって、補正事項ａ−２についての補正を含む補正事項ａについての補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　
３　むすび
　以上のとおり、補正事項ａについての補正を含む本件第３補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　よって、補正事項ｂ、ｃについての補正の検討をするまでもなく、本件第３補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下されるべきものである。 
　
第２の２　平成１７年１０月６日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１７年１０月６日付けの手続補正（以下、「本件第２補正」という。）を却下する。
　
［理由］
１　本件第２補正の内容
　本件第２補正は、特許請求の範囲を補正するものであり、以下のとおりである。
補正事項ｄ
　本件第２補正前の請求項１の「【請求項１】　第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップと、ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、
　（ｂ）前記埋め込み層（１０５）の上方にインダクタ（１３０）を形成ステップと
からなり、
　前記埋め込み層（１０５）はインダクタの一部を構成する
ことを特徴とする集積回路の形成方法。」を、
「【請求項１】　（ａ）第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップと、ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し
　（ｂ）前記埋め込み層（１０５）の上方に導電層（１３０）を形成ステップと
からなり、
　前記埋め込み層（１０５）、前記第１及び第２のドープ層はインダクタを構成する
ことを特徴とする集積回路の形成方法。」と補正したこと。
補正事項ｅ
　本件第２補正前の請求項１１の「【請求項１１】　基板（１００）内に形成された埋め込み層（１０５）と、
　前記埋め込み層上に形成された導電層（１３０）と
からなる集積回路において、
　前記埋め込み層と導電層がインダクタを構成する
ことを特徴とする集積回路。」を、
「【請求項１１】　前記第１のドープ層（１００）と第２のドープ層（１１０）の間の埋め込み層（１０５）と、
　前記埋め込み層上に形成された導電層（１３０）とからなる集積回路において、前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し
　前記埋め込み層と前記導電層がインダクタを構成する
ことを特徴とする集積回路。」と補正したこと。
　
２　本件第２補正についての検討
２−１　補正事項の整理
　補正事項ｄ、ｅを整理すると、以下のとおりである。
２−１−１　補正事項ｄ
　補正事項ｄについての補正は、本件第２補正前の請求項１の「第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップ」を、
「（ａ）第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップ」と補正（以下、「補正事項ｄ−１」という。）し、
「ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、」を、
「ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し」と補正（以下、「補正事項ｄ−２」という。）し、
「（ｂ）前記埋め込み層（１０５）の上方にインダクタ（１３０）を形成ステップ」を、
「（ｂ）前記埋め込み層（１０５）の上方に導電層（１３０）を形成ステップ」と補正（以下、「補正事項ｄ−３」という。）し、
「前記埋め込み層（１０５）はインダクタの一部を構成する」を、
「前記埋め込み層（１０５）、前記第１及び第２のドープ層はインダクタを構成する」と補正（以下、「補正事項ｄ−４」という。）したものである。
２−１−２　補正事項ｅ
　補正事項ｅについての補正は、本件第２補正前の請求項１１の「基板（１００）内に形成された埋め込み層（１０５）」を、
「前記第１のドープ層（１００）と第２のドープ層（１１０）の間の埋め込み層（１０５）」と補正（以下、「補正事項ｅ−１」という。）し、
「集積回路において、」を、
「集積回路において、前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し」と補正（以下、「補正事項ｅ−２」という。）し、
「前記埋め込み層と導電層がインダクタを構成する」を、
「前記埋め込み層と前記導電層がインダクタを構成する」と補正（以下、「補正事項ｅ−３」という。）したものである。
　
２−２　補正の目的の適否及び新規事項の追加の有無についての検討
　以下、補正事項ｄ、ｅについて検討する。
２−２−１　補正事項ｄについて
　補正事項ｄについての補正は、補正事項ｄ−１ないし補正事項ｄ−４からなるので、それぞれ検討する。
・補正事項ｄ−１について
　補正事項ｄ−１についての補正は、本件第２補正前の請求項１では、「（ａ）」がなかったので、「（ａ）」を加えた補正である。
　そして、本件第２補正前の請求項１では、「（ｂ）」はあったにもかかわらず、「（ａ）」がなかったので、「（ａ）」を加えたものである。
　したがって、補正事項ｄ−１についての補正は、明りょうでない記載の釈明を目的とするものに該当するので、補正事項ｄ−１についての補正は、特許法第１７条の２第４項第４号に規定する要件を満たす。
・補正事項ｄ−２について
　補正事項ｄ−２についての補正は、本件第２補正前の請求項１の「ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、」の後ろに「前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し」を加えて限定する補正であり、補正事項ｄ−２についての補正は、特許請求の範囲の減縮を目的とするものに該当するので、補正事項ｄ−２についての補正は、特許法第１７条の２第４項第２号に規定する要件を満たす。
　そして、補正後の請求項１の「前記埋め込み層、前記第１及び第２のドープ層は、同じ導電型を有し」については、本願の願書に最初に添付した明細書に、「この低ドープバルク基板１００はたとえばＰ−シリコン基板」（【０００９】段落）、「ドーパントは、その後１×１０18ｃｍ-3以上のドーピング濃度を有するＰ＋埋め込み層１０５を形成するよう選択される。」（【００１０】段落）、「ステップ２１７０でＰ−低ドープ層１１０を埋め込み層１０５上に形成する。」（【００１１】段落）と記載されており、また、「この低ドープバルク基板１００は例えば、ボロンの濃度が１×１０16ｃｍ-3以下で、好ましくは１×１０15ｃｍ-3でドーピングしたシリコンである。」（【００１２】段落）、「このドーパントはドーピング濃度が１×１０18ｃｍ-3以上の濃度を有するＰ＋埋め込み層１０５を形成するよう選択される。」「ステップ２２５０においてＰ−低ドープ層１１０を埋め込み層１０５の上に成長させる。この低ドープ層１１０は公知のプロセスを用いて形成される。低ドープ層１１０のドーピング濃度は１×１０16ｃｍ-3以下で、好ましくは１×１０15ｃｍ-3である。」（【００１３】段落）と記載されている。
　そうすると、補正事項ｄ−２についての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるので、補正事項ｄ−２についての補正は、特許法第１７条の２第３項に規定する要件を満たす。
・補正事項ｄ−３について
　補正事項ｄ−３についての補正は、本件第２補正前の請求項１の「インダクタ（１３０）」を「導電層（１３０）」と補正したものである。
　そして、「インダクタ」については、本願の願書に最初に添付した明細書に、「インダクタは埋め込み層１０５と一つあるいは複数の導電層１２０ａ、ｂ、ｃと導電層１３０とを有する。」（【０００７】段落）、「インダクタは、導電層１２０ａ、１２０ｂ、１２０ｃ、導電層１３０から形成される。」（【００２０】段落）と記載されているが、本件第２補正前の請求項１の「インダクタ（１３０）」は、「インダクタ」の後に、符号「（１３０）」が記載されており、必ずしも明りょうではなかったので、上記【０００７】段落と【００２０】段落にも記載されている、符号「（１３０）」を有する構成としてふさわしい、「導電層（１３０）」に補正したものである。
　したがって、補正事項ｄ−３についての補正は、明りょうでない記載の釈明を目的とするものに該当するので、補正事項ｄ−３についての補正は、特許法第１７条の２第４項第４号に規定する要件を満たす。
・補正事項ｄ−４について
　補正事項ｄ−４についての補正は、本件第２補正前の請求項１の「前記埋め込み層（１０５）はインダクタの一部を構成する」を「前記埋め込み層（１０５）、前記第１及び第２のドープ層はインダクタを構成する」と補正したものである。
　そして、「インダクタ」については、本願の願書に最初に添付した明細書に、「インダクタは埋め込み層１０５と一つあるいは複数の導電層１２０ａ、ｂ、ｃと導電層１３０とを有する。」（【０００７】段落）、「インダクタは、導電層１２０ａ、１２０ｂ、１２０ｃ、導電層１３０から形成される。」（【００２０】段落）と記載されているが、本願の願書に最初に添付した明細書には、「前記第１及び第２のドープ層はインダクタを構成する」ことに関する記載は、見当たらないので、「前記埋め込み層（１０５）、前記第１及び第２のドープ層はインダクタを構成する」という補正事項ｄ−４についての補正は、願書に最初に添付した明細書又は図面に記載されているものとは認められず、また、自明な事項でもない。
　したがって、補正事項ｄ−４についての補正は、特許法第１７条の２第３項に規定する要件を満たさない。
　以上のように、補正事項ｄ−４についての補正を含む補正事項ｄについての補正は、特許法第１７条の２第３項に規定する要件を満たさない。
　
３　むすび
　以上のとおり、補正事項ｄについての補正を含む本件第２補正は、特許法第１７条の２第３項に規定する要件を満たさない。
　よって、補正事項ｅについての補正の検討をするまでもなく、本件第２補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下されるべきものである。 
　
　
第３　本願発明について
　平成１８年７月５日付けの手続補正及び平成１７年１０月６日付けの手続補正は上記「第２の１」「第２の２」のとおり却下されたので、本願の請求項１ないし２３に係る発明は、平成１７年１月１２日付けの手続補正書の特許請求の範囲の請求項１ないし２３に記載された事項により特定されるものであり、本願の請求項１ないし２３に係る発明のうち、独立請求項である、請求項１、１１、２２、２３に係る発明は、次のとおりのものである。
「【請求項１】　第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップと、ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、
　（ｂ）前記埋め込み層（１０５）の上方にインダクタ（１３０）を形成するステップと
からなり、
　前記埋め込み層（１０５）はインダクタの一部を構成する
ことを特徴とする集積回路の形成方法。」
「【請求項１１】　基板（１００）内に形成された埋め込み層（１０５）と、
　前記埋め込み層上に形成された導電層（１３０）と
からなる集積回路において、
　前記埋め込み層と導電層がインダクタを構成する
ことを特徴とする集積回路。」
「【請求項２２】　（ａ）　基板上に第１エピタキシャル層を形成するステップ（２３１０）と、
　（ｂ）　前記第１エピタキシャル層の上に第２エピタキシャル層を形成するステップ（２３２０）と、
　（ｃ）　前記第１エピタキシャル層がインダクタの一部を形成するように、前記第２エピタキシャル層上にインダクタを形成するステップと、
からなる埋め込み層（１０５）を有する集積回路の形成方法において、
　前記第１エピタキシャル層は、前記第２エピタキシャル層と同一の導電型であり、第２エピタキシャル層と基板の平均ドーピング濃度以上のピークドーピング濃度を有する
ことを特徴とする集積回路の形成方法。
【請求項２３】
　（ａ）　ドーパントをそれぞれ有する第１（１００）及び第２（１１０）ドープ層間に埋め込み層（１０５）を形成するステップと、ここで前記埋め込み層（１０５）は、前記第１（１００）及び第２（１００）ドープ層のドーパント濃度より大きいドーパント濃度を有し、
　（ｂ）　前記埋め込み層（１０５）の上方に導電層（１３０）を形成するステップとからなり、
　前記埋め込み層（１０５）及び前記導電層（１３０）はインダクタを形成する
ことを特徴とする集積回路の形成方法。」
　なお、請求項１には「インダクタ（１３０）を形成ステップ」と記載されているが、「インダクタ（１３０）を形成するステップ」の誤記と認め、本願の請求項１に係る発明を上記のように認定した。
　また、請求項２３には「導電層（１３０）を形成ステップ」と記載されているが、「導電層（１３０）を形成するステップ」の誤記と認め、本願の請求項２３に係る発明を上記のように認定した。
　
１　引用刊行物等及び該引用刊行物等記載の発明
刊行物１．特開昭５０−１６９２号公報
刊行物等２．特願平１１−５８６７４号（特開２０００−５８７１２号公報参照）
　
　本願の優先権主張日前の昭和５０年１月９日に日本国内において頒布された刊行物１（特開昭５０−１６９２号公報）には、第１図〜第３図とともに、
「半導体装置」（発明の名称）に関して、
「半導体基体上に互いに電気的に分離された複数の半導体領域が形成され、一部半導体領域上にインダクタンスを有する半導体装置において、半導体上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され、スパイラルの中心部が半導体領域の一部に直接に接続されると共に、上記半導体領域の他部の上記スパイラル状インダクタンス外周より金属薄膜配線として引き出されていることを特徴とする半導体装置。」（特許請求の範囲）、
「本発明は半導体集積回路におけるインダクタンスの構造に関する。」（第１頁左下欄第１４〜１５行）、
「従来は第３図に示すようにスパイラル１の中心にボンデイングパツド２を設けてここにワイヤ３をボンデイングすることにより空中に引き出す方法が採られ、ボンデイングのために中心部のスペースを十分に余祐をもたせ、かつ厚く形成する必要があり、そのためにコイルの大きなＱが得られず、また工程数が増加することが欠点となつた。
　本発明は上記の問題を解決するべくなされたもので、その目的は半導体集積回路内にインダクタンスを組みこむ際にスパイラル形状として、ボンデイング工程を要せず、しかもコイルのＱを上昇させ、より高いインダクタンスの得られる構造を提供することにある。」（第１頁右下欄第８行〜第２頁左上欄第１行）、
「第１図および第２図は本発明を適用した場合の半導体集積回路のインダクタンス部分を示す。
　第２図において、４はｐ型シリコン基板、５はｐ＋型アイソレーシヨン（電気的分離）領域、６はｎ＋型埋込領域、７はエピタキシヤル成長シリコンよりなるｎ型領域で、一般にこの領域内にｎｐｎトランジスタやダイオド等の能動素子が形成される。８はシリコン酸化物（ＳｉＯ２）等の絶縁膜であり、この上にアルミニウム蒸着膜が形成され、不要部をコンタクト・ホトエツチングすることにより、第１図に示すようなスパイラル状のインダクタンス１が形成される。インダクタンスのスパイラルの中心２は絶縁膜８の一部を除去しｎ型領域７と直接にオーミツク接続する。なおｎ型領域７の表面はコンタクトを良くし、かつ抵抗を小さくするために高濃度のリンを拡散してｎ＋型層９が形成されている。１０は上記ｎ型領域上にあつてスパイラルの外周位置に設けた前記スパイラル中心よりの外部取出し端子でアルミニウム蒸着膜の一部から形成され、絶縁膜のコンタクトホトエツチングにより、ｎ＋型層９とオーミツク接続する。」（第２頁左上欄第１３行〜同頁右上欄第１４行）、
「（３）　コイルのＱを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてＱを大きくし得る。」（第２頁左下欄第１０〜１８行）、
が、記載されている。
　また、第１図及び第２図を参照すると、ｐ型シリコン基板４に、複数のｎ＋型埋込領域６が設けられ、それぞれのｎ＋型埋込領域６の上には、ｐ＋型アイソレーション領域５によって分離されているｎ型領域７が設けられ、ｎ型領域７の表面にはｎ＋型層９が形成され、ｎ＋型層９の表面であるｐ型シリコン基板４の表面には絶縁膜８が設けられ、絶縁膜８の上に形成されたスパイラル状のインダクタンス１のスパイラルの中心２は絶縁膜８の一部を除去してｎ＋型層９と直接にオーミツク接続し、スパイラル状インダクタンスの外周位置に絶縁膜８の一部を除去してｎ＋型層９の他部とオーミツク接続する外部取出し端子１０を設けたことが、示されている。
　また、上記「半導体基体上に互いに電気的に分離された複数の半導体領域が形成され、一部半導体領域上にインダクタンスを有する半導体装置において、半導体上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され、スパイラルの中心部が半導体領域の一部に直接に接続されると共に、上記半導体領域の他部の上記スパイラル状インダクタンス外周より金属薄膜配線として引き出されていることを特徴とする半導体装置。」（特許請求の範囲）の記載中には、「半導体領域が形成され」、「インダクタンスがスパイラル状に形成され」、「直接に接続される」等の、方法的な表現が多数あることから、刊行物１には、「半導体装置」の発明の他に、「半導体装置の製造方法」の発明も示唆されているものと認められる。そして、「半導体装置」は、「半導体集積回路」（第１頁右下欄第１７行、第２頁左上欄第１４行）のことであるから、「半導体装置の製造方法」は、「半導体集積回路の製造方法」のことである。
　
　以上の記載から、刊行物１には、以下の第１及び第２発明が記載されている。
［第１発明］
「ｐ型シリコン基板４からなる半導体基体上に互いに電気的に分離された半導体領域が形成され、前記半導体領域上にインダクタンスを有する半導体集積回路において、前記半導体領域は、前記半導体基体に設けられたｎ＋型埋込領域６と、前記ｎ＋型埋込領域６の上に設けられた、ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７と、前記ｎ型領域７の表面に設けられたｎ＋型層９からなり、前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され、前記スパイラルの中心部が前記半導体領域の前記ｎ＋型層９にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記ｎ＋型層９の他部とオーミック接続される外部取出し端子を設けたことを特徴とする半導体集積回路。」
［第２発明］
「ｐ型シリコン基板４からなる半導体基体上に互いに電気的に分離された半導体領域が形成され、前記半導体領域上にインダクタンスを有する半導体集積回路の製造方法において、前記半導体領域は、前記半導体基体に設けられたｎ＋型埋込領域６と、前記ｎ＋型埋込領域６の上に設けられた、ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７と、前記ｎ型領域７の表面に設けられたｎ＋型層９から形成され、前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され、前記スパイラルの中心部が前記半導体領域の前記ｎ＋型層９にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記ｎ＋型層９の他部とオーミック接続される外部取出し端子を形成したことを特徴とする半導体集積回路の製造方法。」
　
　本願の優先権主張の日前の平成１１年３月５日の出願（パリ条約による優先権主張１９９８年３月５日、ＥＰ）である他の出願であって、その出願後に出願公開された特願平１１−５８６７４号（特開２０００−５８７１２号公報参照）の願書に最初に添付した明細書及び図面（以下、「先願明細書２」という。）には、図１〜図８とともに、
「低損失導電性パタ―ンおよびその製造方法」（発明の名称）に関して、
「【請求項１】  所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らすための素子であって、
導電性パターンと、
半導体材料の損失のある基板とを含み、前記導電性パターンが前記基板上に形成され、
前記導電性パターンと前記基板との間の少なくとも１つの絶縁層と、
所定の厚さの導電層と、前記導電層に実質的に０電位をかけるために電気的接点とを含み、ここで前記所定の周波数領域において、前記導電層が前記電磁気信号によって生じる電場を遮蔽し、前記電磁気信号によって生じる磁場に対して透明であるように前記導電層の前記所定の厚さが定められている素子。」、
「【請求項１２】  所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法であって、
前記導電性パターンは、前記導電性パターンと前記基板の中間にある少なくとも１つの絶縁層を有する半導体材料の損失のある基板上に形成され、ここにおいて、周波数特性の前記分散は、所定の厚さの導電層を挿入することによって減らされ、
前記導電層は、前記絶縁層と前記基板との中間面またはその付近に配置され、
前記導電層の前記所定の厚さは、前記所定の周波数領域において、前記導電層が前記電磁気信号によって生じる電場を遮蔽し、前記電磁気信号によって生じる磁場に対して透明であるように前記導電層の所定の厚さは定められ、ここにおいて、前記導電層に実質的に０電位がかけられる、所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法。」、
「【０００１】
【発明の属する技術分野】本発明は、例えばらせん形のインダクタまたは相互接続ラインのような低損失導電性パターン、さらに前記導電性パターンを製造する方法に関するものである。一般に導電性パターンは、集積回路の生産および設計において重要な構成部品である。それらは、幅広い用途において、特に遠距離通信用に頻繁に使用され、現行の半導体プロセスにおいて完全に統合されているのと同様に、ＭＣＭに挿入されることが可能である。」、
「【０００７】
【発明が解決しようとする課題】例えば相互接続ラインおよびらせん形のインダクタのような、所定の周波数領域において損失のある基板上の導電性パターンに関する主なパラメーターに周波数が強く（共鳴さえも）依存する問題を克服するために、半透明遮蔽層を使用することが提案される。さらにこれらの半透明遮蔽層は、異なる相互接続ライン間、同様に相互接続ラインと基板間、同様に例えばアナログとデジタル部品を有する基板のような基板の異なる部品間のクロストークを抑制するために導入されることが可能である。さらに、これらの半透明遮蔽層を導入することによって、導電性パターン、つまりインダクタのノイズ性能と品質係数（Ｑ）は、所定の周波数領域において改善されることが可能である。」、
「【００２１】導電性パターンの第１例として、３回巻きの正方形のらせんインダクタが考慮され、図２（ａ）と２（ｂ）において示される。このインダクタは、第３メタライゼーションレベル（３１）において形成される。接続を容易にするために、前記インダクタの一端において第２メタライゼーションレベル（３２）も使用される。基板接点は、基板の底面（３５）と、基板の表面、つまり非常にドープされたｐ型領域（３３）、つまりソース／ドレイン領域に設けられる。少しドープされたｐ型シリコン基板（２１）に形成される中ぐらいにドープされたｐ型井戸領域（３４）において、ソース／ドレイン領域が形成される。前記表面接点は、第３メタライゼーションレベル（３１）における接触エリアを含み、第２レベルビアホール（３０）、つまり第３と第２メタライゼーションレベルを短絡するビアホールと、第１レベルビアホール（２９）、つまり第２と第１メタライゼーションレベル（２８）を短絡するビアホールと、前記の非常にドープされたｐ型領域（３３）と接触するために選択的接触メタライゼーションレベル（２７）とを含む。前記インダクタは、複数の絶縁層によって前記基板から絶縁される。複数の絶縁層は、ＬＯＣＯＳ層（２２）および４つの金属間または金属内絶縁層、特に４つの酸化物層（２３）、（２４）、（２５）および（２６）である。
【００２２】本発明はこの特定のインダクタに限定されないが、容易に同様の構造を作成できることは、当業者にとって明らかである。その同様の構造は、例えば前記インダクタが形成されるメタライゼーション層を変えることによって、絶縁層の数および／または厚さおよび／または組成を変えることによって、接触領域を変えることによって、任意の非常にドープされた表面領域、つまり基板のタイプに依存するｎ型もしくはｐ型領域のいずれかであることが可能である前記の非常にドープされた表面領域を使用することによって、またはインダクタの寸法を変えることによって作成される。図３において、当該インダクタの特性インピーダンスに関する周波数依存性が、３つのケースについて示されている。（１１）は、前記インダクタの測定曲線であり、前記インダクタは（例えば図２（ｂ）において図示されているような）半透明遮蔽層を含まない基板上に形成される。それに対して、（１２）は、前記インダクタの模擬測定曲線である。（１３）は、（例えば図４において図示されているような）半透明遮蔽層を有する基板上に形成されるインダクタの模擬測定曲線である。半透明遮蔽層の導入によって、周波数特性の分散が、特に１ＧＨｚから１０ＧＨｚまでの周波数領域において、かなり減少する。
【００２３】本発明に係る例（図４）として、導電性パターン、つまり３回巻のらせん形のインダクタは、基板上、つまり少しドープされたｐ型シリコンウェーハ（２１）上の第３メタライゼーションレベル（３１）に形成される。ここで酸化物層（２２）、（２３）、（２４）、（２５）が、前記ウェーハと前記インダクタの中間にある。半透明遮蔽層として、非常にドープされたｐ型層（３６）は、つまり一般にほぼ３×１０19ｃｍ-3から３×１０20ｃｍ-3までのドーパント濃度を有して、前記基板と前記酸化物の中間面付近、つまり一般に前記中間面からほぼ１μｍから５μｍまでの距離にある前記基板に形成される。その代わりとして、非常にドープされたｎ型層も形成されることが可能である。前記半遮蔽層はほぼ０．３μｍから２μｍまでの厚さを有し、実質的に０電位にするために表面基板接点を使用して接触される。これおよび以下の例において記載される本発明は、特定のインダクタに限定されないが、容易に同様の構造を作成できることは、当業者にとって明らかである。その同様の構造は、例えば前記インダクタが形成されるメタライゼーション層を変えることによって、絶縁層の数および／または厚さおよび／または組成を変えることによって、任意の非常にドープされた表面領域、つまり基板のタイプに依存するｎ型もしくはｐ型領域のいずれかであることが可能である前記の非常にドープされた表面領域を使用することにより接触領域を変えることによって、またはインダクタの寸法を変えることによって作成される。」、
「【図４】  シリコンウェーハ上に導電性パターン、つまりらせん形のインダクタを含む素子の断面図を示す。本発明の実施態様に係る前記素子は、半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層をさらに含む。図２において上記で定義されたような同一のパラメーターが図４において示される。」（図面の簡単な説明）、
「【図８】  シリコンウェーハ上に導電性パターン、つまりコイル構造に基づくらせん形のインダクタを含む素子の断面図を示す。本発明の実施態様に係る前記素子は、半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層をさらに含む。図２において上記で定義されたような同一のパラメーターが図８において示される。」（図面の簡単な説明）、
が、記載されている。
　
　以上の記載から、先願明細書２には、以下の第１及び第２発明が記載されている。
［第１発明］
「少しドープされたｐ型シリコンウェーハ（２１）からなる半導体材料の損失のある基板と、前記基板上に形成されたらせん形のインダクタからなる導電性パターンと、前記導電性パターンと前記基板との間の少なくとも１つの絶縁層と、前記絶縁層と前記基板との中間面またはその付近に形成され、半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）とを有し、前記非常にドープされたｐ型の埋め込み層（３６）に実質的に０電位がかけられることを特徴とする所定の周波数領域における前記導電性パターンの電磁気信号に関する周波数特性の分散を減らすための素子。」、
［第２発明］
「らせん形のインダクタからなる導電性パターンが少しドープされたｐ型シリコンウェーハ（２１）からなる半導体材料の損失のある基板上に形成され、前記導電性パターンと前記基板との間には少なくとも１つの絶縁層が形成され、ここにおいて、周波数特性の前記分散は、所定の厚さの半透明遮蔽層を挿入することによって減らされ、前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）は、前記絶縁層と前記基板との中間面またはその付近に形成され、ここにおいて、前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）に実質的に０電位がかけられることを特徴とする、所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法。」
　
２　対比・判断
２−１　本願の請求項１に係る発明について
２−１−１　特許法第２９条第１項第３号、同法第２９条第２項について
　本願の請求項１に係る発明（以下、「本願発明１」という。）と刊行物１に記載された第２発明（以下、「刊行物１第２発明」という。）とを対比すると、刊行物１第２発明の「ｐ型シリコン基板４からなる半導体基体」、「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」、「前記半導体基体に設けられたｎ＋型埋込領域６」は、それぞれ、本願発明１の「第１のドープ層（１００）」、「第２のドープ層（１１０）」、「埋め込み層（１０５）」に相当し、刊行物１の第２図を参照すると、刊行物１第２発明の「前記半導体基体に設けられたｎ＋型埋込領域６」は、「ｐ型シリコン基板４からなる半導体基体」と「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」の間に形成されているので、刊行物１第２発明の「ｐ型シリコン基板４からなる半導体基体上に互いに電気的に分離された半導体領域」として、少なくとも「前記半導体基体に設けられたｎ＋型埋込領域６と、前記ｎ＋型埋込領域６の上に設けられた、ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」が「形成され」るとの構成は、本願発明１の「第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップ」に相当する。
　刊行物１第２発明の「ｐ型シリコン基板４からなる半導体基体」、「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」、「前記半導体基体に設けられたｎ＋型埋込領域６」のそれぞれのドーパント濃度は、「前記半導体基体に設けられたｎ＋型埋込領域６」のドーパント濃度が、「ｎ＋」であり、「ｐ型シリコン基板４からなる半導体基体」と「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」のドーパント濃度が、それぞれ「ｐ」、「ｎ」であるので、「前記半導体基体に設けられたｎ＋型埋込領域６」のドーパント濃度が、「ｐ型シリコン基板４からなる半導体基体」と「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」のドーパント濃度よりも大きいので、刊行物１第２発明の「ｐ型シリコン基板４からなる半導体基体」、「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」、「前記半導体基体に設けられたｎ＋型埋込領域６」のそれぞれのドーパント濃度の大小については、本願発明１の「前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有」するとの構成に相当する。
　刊行物１第２発明の「前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され」るとの構成は、本願発明１の「前記埋め込み層（１０５）の上方にインダクタ（１３０）を形成するステップ」に相当する。
　また、刊行物１第２発明の「半導体集積回路の製造方法」は、本願発明１の「集積回路の形成方法」に相当する。
　すると、本願発明１と刊行物１第２発明とは、
「第１のドープ層と第２のドープ層の間に埋め込み層を形成するステップと、ここで前記埋め込み層は、前記第１及び第２のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層の上方にインダクタを形成するステップとからなることを特徴とする集積回路の形成方法。」
の点で一致し、以下の点で相違している。
相違点１
　本願発明１は、「前記埋め込み層はインダクタの一部を構成する」との構成を備えているのに対して、刊行物１第２発明は、「前記スパイラルの中心部が前記半導体領域の前記ｎ＋型層９にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記ｎ＋型層９の他部とオーミック接続される外部取出し端子を設けた」との構成を備えるものの、「ｎ＋型埋込領域６」はインダクタの一部を構成するか否か不明である点（以下、「相違点１」という。）。
　そこで、上記相違点１について検討する。
［相違点１について］
　刊行物１第２発明は、「前記スパイラルの中心部が前記半導体領域の前記ｎ＋型層９にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記ｎ＋型層９の他部とオーミック接続される外部取出し端子を形成した」との構成を備える。そして、「インダクタンス」は、「スパイラル状」の部分ばかりではなく、「外部取出し端子」までの部分の全体が「インダクタンス」となっているので、「前記ｎ＋型層９」は、「前記スパイラルの中心部が」「オーミック接続される」部分と、「外部取出し端子」が「オーミック接続される」「前記ｎ＋型層９の他部」との間で、「インダクタンス」の一部を構成しているものと認められる。
　また、刊行物１の「（３）コイルのＱを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてＱを大きくし得る。」（第２頁左下欄第１０〜１８行）という記載によれば、「エミツタ形成時にこの半導体と同導電型の不純物拡散を行」ったものが、刊行物１第２発明の「ｎ＋型層９」であり、「コレクタ埋込層と同時につくられたｎ＋型埋込層」が、刊行物１第２発明の「ｎ＋型埋込領域６」であり、「コレクタ埋込層と同時につくられたｎ＋型埋込層」が「併用できるためにさらに抵抗は小さくな」るのであるから、刊行物１第２発明の「ｎ＋型埋込領域６」も、刊行物１第２発明の「ｎ＋型層９」と同様に、「インダクタンス」の一部を構成することになる。
　したがって、上記相違点１において、本願発明１と刊行物１第２発明とは、実質的に相違しているものとは認められない。
　また、仮に、本願発明１と刊行物１第２発明とが、上記相違点１の点で相違するとしても、刊行物１の「（３）コイルのＱを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてＱを大きくし得る。」（第２頁左下欄第１０〜１８行）という記載によれば、「下層配線」として、刊行物１第２発明の「ｎ＋型埋込領域６」に対応する「コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できる」ものである。
　そして、「下層配線」が「インダクタンス」成分を有することは、明らかであるから、刊行物１第２発明の「ｎ＋型埋込領域６」は、「下層配線」として「インダクタンス」成分を有し、本願発明１のごとく「インダクタの一部を構成する」ようにすることは、当業者が適宜なし得たことと認められる。
　
　したがって、本願の請求項１に係る発明は、刊行物１に記載された第２発明であるので、特許法第２９条第１項第３号の規定により特許を受けることができず、また、仮に、相違点１が実質的なものであるとしても、本願の請求項１に係る発明は、刊行物１に記載された第２発明に基づいて当業者が容易に発明をすることができたものでもあるので、同法第２９条第２項の規定により特許を受けることができない。
　
２−１−２　特許法第２９条の２について
　本願発明１と先願明細書２に記載された第２発明（以下、「先願明細書２第２発明」という。）とを対比すると、先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」は、本願発明１の「埋め込み層（１０５）」に相当し、先願明細書２の図４を参照すると、「少しドープされたｐ型シリコンウェーハ（２１）」が、下側の層と上側の層に分かれており、その間に、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」が形成されているので、「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と上側の層とが、それぞれ、本願発明１の「第１のドープ層（１００）」と「第２のドープ層（１１０）」に相当し、先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」と、「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と上側の層との関係については、先願明細書２第２発明に「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）は、前記絶縁層と前記基板との中間面またはその付近に形成され」ると記載されているので、先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）は、前記絶縁層と前記基板との中間面またはその付近に形成され」ることは、本願発明１の「第１のドープ層（１００）と第２のドープ層（１１０）の間に埋め込み層（１０５）を形成するステップ」に相当する。
　先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」と、先願明細書２に記載の「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と「少しドープされたｐ型シリコンウェーハ（２１）」の上側の層のそれぞれのドーパント濃度は、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」のドーパント濃度が、「非常にドープされ」ているものであり、「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と「少しドープされたｐ型シリコンウェーハ（２１）」の上側の層のドーパント濃度が、いずれも「少しドープされ」ているものであるので、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」のドーパント濃度が、「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と「少しドープされたｐ型シリコンウェーハ（２１）」の上側の層のドーパント濃度よりも大きいので、先願明細書２第２発明の「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層、「少しドープされたｐ型シリコンウェーハ（２１）」の上側の層、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」のそれぞれのドーパント濃度の大小については、本願発明１の「前記埋め込み層（１０５）は、前記第１（１００）及び第２（１１０）のドープ層のドーパント濃度よりも大きいドーパント濃度を有」するとの構成に相当する。
　先願明細書２第２発明の「らせん形のインダクタからなる導電性パターンが少しドープされたｐ型シリコンウェーハ（２１）からなる半導体材料の損失のある基板上に形成され」るとの構成は、本願発明１の「前記埋め込み層（１０５）の上方にインダクタ（１３０）を形成するステップ」に相当する。
　また、先願明細書２第２発明の「所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法」は、先願明細書２の発明の名称である「低損失導電性パタ―ンおよびその製造方法」の記載からみて、製造方法を示唆していることは明らかであり、その製造方法は、先願明細書２の「一般に導電性パターンは、集積回路の生産および設計において重要な構成部品である。」（【０００１】段落）という記載からもわかるように、集積回路の製造方法であるので、本願発明１の「集積回路の形成方法」に相当する。
　すると、本願発明１と先願明細書２第２発明とは、
「第１のドープ層と第２のドープ層の間に埋め込み層を形成するステップと、ここで前記埋め込み層は、前記第１及び第２のドープ層のドーパント濃度よりも大きいドーパント濃度を有し、前記埋め込み層の上方にインダクタを形成するステップとからなることを特徴とする集積回路の形成方法。」
の点で一致し、以下の点で一応相違している。
相違点２
　本願発明１は、「前記埋め込み層はインダクタの一部を構成する」との構成を備えているのに対して、先願明細書２第２発明は、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）に実質的に０電位がかけられる」との構成を備えているものの、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」はインダクタの一部を構成するか否か不明である点（以下、「相違点２」という。）。
　そこで、上記相違点２について検討する。
［相違点２について］
　本願の明細書には、「図１、２に示すように、インダクタは埋め込み層１０５と一つあるいは複数の導電層１２０ａ、ｂ、ｃと導電層１３０とを有する。」（【０００７】段落）という記載があり、この記載が、本願発明１の「前記埋め込み層（１０５）はインダクタの一部を構成する」との構成の根拠になっているものと認められる。そして、本願の明細書には、「埋め込み層１０５」が、インダクタを形成する導電層１３０と導電的に接続されて、一体としてインダクタの一部となっているという記載はなく、また、本願の明細書の「本発明の基板は低濃度にドープした層の間に高濃度にドープした埋め込み層を具備する。この構成により、デバイスのラッチアップ特性を維持しながら高Ｑ値のインダクタが得られる。」（【０００５】段落）、「埋め込み層１０５のドーピング量はインダクタの品質係数Ｑ値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」（【０００７】段落）、「埋め込み層１０５のドーピング量はインダクタの品質係数Ｑ値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」（【００１５】段落）、「埋め込み層１０５のドーパントのドーズ量は、ラッチアップ耐性とインダクタの性能（Ｑ値を増加させる）の間のトレードオフの関係にある。」（【００１７】段落）、「図１０に示すように８ｎＨのインダクタのピークＱ値は、標準基板の４ｎＨから修正基板の１０ｎＨにまで増加し、そのピーク位置では０．８ＧＨｚから１．５ＧＨｚまで増加する。」（【００２９】段落）という記載にみられるように、「埋め込み層１０５」は「インダクタの品質係数Ｑ値が増加する」ように作用するものであるから、本願発明１の「前記埋め込み層（１０５）はインダクタの一部を構成する」との構成は、「埋め込み層（１０５）」は「インダクタの一部」として品質係数Ｑ値が増加するように構成すると解することができる。
　これに対して、先願明細書２の「半透明遮蔽層を導入することによって、導電性パターン、つまりインダクタのノイズ性能と品質係数（Ｑ）は、所定の周波数領域において改善されることが可能である」（【０００７】段落）の記載によると、「半透明遮蔽層」が「インダクタの品質係数（Ｑ）」を「改善」するのであり、先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」も、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）に実質的に０電位がかけられる」ことにより、「インダクタの品質係数（Ｑ）」を「改善」するものであるから、先願明細書２第２発明の「実質的に０電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」と、「埋め込み層（１０５）」は「インダクタの一部」として品質係数Ｑ値が増加するように構成すると解することができる本願発明１の「前記埋め込み層（１０５）はインダクタの一部を構成する」との構成とは、「埋め込み層（１０５）」は「インダクタの一部」として品質係数Ｑ値を増加させるためのものという点で同じであり、先願明細書２第２発明の「実質的に０電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」は、インダクタの一部を構成することになる。
　したがって、上記相違点２において、本願発明１と先願明細書２第２発明とは、実質的に相違しているものとは認められない。
　
　よって、本願発明１は、先願明細書２第２発明と同一であり、しかも、本願発明１の発明者が上記先願明細書２第２発明の発明者と同一であるとも、また、本願の出願時に、その出願人が上記他の出願の出願人と同一であるとも認められないので、本願発明１は、特許法第２９条の２の規定により特許を受けることができない。
　
２−２　本願の請求項１１に係る発明について
２−２−１　特許法第２９条第１項第３号、同法第２９条第２項について
　本願の請求項１１に係る発明（以下、「本願発明１１」という。）と刊行物１に記載された第１発明（以下、「刊行物１第１発明」という。）とを対比すると、刊行物１第１発明の「ｐ型シリコン基板４からなる」「半導体基体に設けられたｎ＋型埋込領域６」は、本願発明１１の「基板（１００）内に形成された埋め込み層（１０５）」に相当し、刊行物１第１発明の「前記半導体領域上の絶縁膜上に金属薄膜によ」り「スパイラル状に形成され」た「インダクタンス」は、本願発明１１の「前記埋め込み層上に形成された導電層（１３０）」と、「導電層がインダクタを構成する」ことに相当する。
　また、刊行物１第１発明の「半導体集積回路」は、本願発明１１の「集積回路」に相当する。
　すると、本願発明１１と刊行物１第１発明とは、
「基板内に形成された埋め込み層と、前記埋め込み層上に形成された導電層とからなる集積回路において、前記導電層がインダクタを構成することを特徴とする集積回路。」
の点で一致し、以下の点で相違している。
相違点３
　本願発明１１は、「前記埋め込み層と導電層がインダクタを構成する」こととの構成を備えているのに対して、刊行物１第１発明は、「金属薄膜によ」り「スパイラル状に形成され」た「インダクタンス」を備える点（以下、「相違点３」という。）。
　そこで、上記相違点３について検討する。
［相違点３について］
　刊行物１第１発明は、「前記スパイラルの中心部が前記半導体領域の前記ｎ＋型層９にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記ｎ＋型層９の他部とオーミック接続される外部取出し端子を設けた」との構成を備える。そして、「インダクタンス」は、「スパイラル状」の部分ばかりではなく、「外部取出し端子」までの部分の全体が「インダクタンス」となっているので、「前記ｎ＋型層９」は、「前記スパイラルの中心部が」「オーミック接続される」部分と、「外部取出し端子」が「オーミック接続される」「前記ｎ＋型層９の他部」との間で、「インダクタンス」を構成しているものと認められる。
　また、刊行物１の「（３）コイルのＱを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてＱを大きくし得る。」（第２頁左下欄第１０〜１８行）という記載によれば、「エミツタ形成時にこの半導体と同導電型の不純物拡散を行」ったものが、刊行物１第１発明の「ｎ＋型層９」であり、「コレクタ埋込層と同時につくられたｎ＋型埋込層」が、刊行物１第１発明の「ｎ＋型埋込領域６」であり、「コレクタ埋込層と同時につくられたｎ＋型埋込層」が「併用できるためにさらに抵抗は小さくな」るのであるから、刊行物１第１発明の「ｎ＋型埋込領域６」も、刊行物１第１発明の「ｎ＋型層９」と同様に、「インダクタンス」を構成することになる。
　すると、上記したように、刊行物１第１発明の「前記半導体領域上の絶縁膜上に金属薄膜によ」り「スパイラル状に形成され」た「インダクタンス」は、本願発明１１の「導電層がインダクタを構成する」ことに相当しており、かつ、刊行物１第１発明の「ｎ＋型埋込領域６」も、「インダクタンス」を構成することになるので、刊行物１第１発明は、本願発明１１の「前記埋め込み層と導電層がインダクタを構成する」こととの構成を備えることになる。
　したがって、上記相違点３において、本願発明１１と刊行物１第１発明とは、実質的に相違しているものとは認められない。
　また、仮に、本願発明１１と刊行物１第１発明とが、上記相違点３の点で相違するとしても、刊行物１の「（３）コイルのＱを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてＱを大きくし得る。」（第２頁左下欄第１０〜１８行）という記載によれば、「下層配線」として、刊行物１第１発明の「ｎ＋型埋込領域６」に対応する「コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できる」ものである。
　そして、「下層配線」が「インダクタンス」成分を有することは、明らかであるから、刊行物１第１発明の「ｎ＋型埋込領域６」は、「下層配線」として「インダクタンス」成分を有し、本願発明１１のごとく「埋め込み層」も「インダクタを構成する」ようにすることは、当業者が適宜なし得たことと認められる。
　
　したがって、本願の請求項１１に係る発明は、刊行物１に記載された第１発明であるので、特許法第２９条第１項第３号の規定により特許を受けることができず、また、仮に、相違点３が実質的なものであるとしても、本願の請求項１１に係る発明は、刊行物１に記載された第１発明に基づいて当業者が容易に発明をすることができたものでもあるので、同法第２９条第２項の規定により特許を受けることができない。
　
２−２−２　特許法第２９条の２について
　本願発明１１と先願明細書２に記載された第１発明（以下、「先願明細書２第１発明」という。）とを対比すると、先願明細書２第１発明の「前記絶縁層と前記基板との中間面またはその付近に形成され、半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」は、本願発明１１の「基板（１００）内に形成された埋め込み層（１０５）」に相当し、
先願明細書２第１発明の「前記基板上に形成されたらせん形のインダクタからなる導電性パターン」は、本願発明１１の「前記埋め込み層上に形成された導電層（１３０）」と「導電層がインダクタを構成する」ことに相当する。
　また、先願明細書２第１発明の「所定の周波数領域における前記導電性パターンの電磁気信号に関する周波数特性の分散を減らすための素子」は、先願明細書２の「一般に導電性パターンは、集積回路の生産および設計において重要な構成部品である。」（【０００１】段落）の記載からもわかるように、「集積回路」の「構成部品」であるので、本願発明１１の「集積回路」に相当する。
　すると、本願発明１１と先願明細書２第１発明とは、
「基板内に形成された埋め込み層と、前記埋め込み層上に形成された導電層とからなる集積回路において、前記導電層がインダクタを構成することを特徴とする集積回路。」
の点で一致し、以下の点で一応相違している。
相違点４
　本願発明１１は、「前記埋め込み層と導電層がインダクタを構成する」こととの構成を備えているのに対して、先願明細書２第１発明は、「らせん形のインダクタからなる導電性パターン」はインダクタを構成し、「前記非常にドープされたｐ型の埋め込み層（３６）に実質的に０電位がかけられる」こととの構成を備えているものの、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」はインダクタを構成するか否か不明である点（以下、「相違点４」という。）。
　そこで、上記相違点４について検討する。
［相違点４について］
　本願の明細書には、「図１、２に示すように、インダクタは埋め込み層１０５と一つあるいは複数の導電層１２０ａ、ｂ、ｃと導電層１３０とを有する。」（【０００７】段落）という記載があり、この記載が、本願発明１１の「前記埋め込み層と導電層がインダクタを構成する」こととの構成の根拠になっているものと認められる。そして、本願の明細書には、「埋め込み層１０５」が、インダクタを形成する導電層１３０と導電的に接続されて、一体としてインダクタとなっているという記載はなく、また、本願の明細書の「本発明の基板は低濃度にドープした層の間に高濃度にドープした埋め込み層を具備する。この構成により、デバイスのラッチアップ特性を維持しながら高Ｑ値のインダクタが得られる。」（【０００５】段落）、「埋め込み層１０５のドーピング量はインダクタの品質係数Ｑ値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」（【０００７】段落）、「埋め込み層１０５のドーピング量はインダクタの品質係数Ｑ値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」（【００１５】段落）、「埋め込み層１０５のドーパントのドーズ量は、ラッチアップ耐性とインダクタの性能（Ｑ値を増加させる）の間のトレードオフの関係にある。」（【００１７】段落）、「図１０に示すように８ｎＨのインダクタのピークＱ値は、標準基板の４ｎＨから修正基板の１０ｎＨにまで増加し、そのピーク位置では０．８ＧＨｚから１．５ＧＨｚまで増加する。」（【００２９】段落）という記載にみられるように、「埋め込み層１０５」は「インダクタの品質係数Ｑ値が増加する」ように作用するものであるから、本願発明１１の「前記埋め込み層と導電層がインダクタを構成する」こととの構成のうちの、「前記埋め込み層」「がインダクタを構成する」ことは、「埋め込み層（１０５）」が「インダクタ」として品質係数Ｑ値が増加するように構成することと解することができる。
　これに対して、先願明細書２の「半透明遮蔽層を導入することによって、導電性パターン、つまりインダクタのノイズ性能と品質係数（Ｑ）は、所定の周波数領域において改善されることが可能である」（【０００７】段落）という記載によると、「半透明遮蔽層」が「インダクタの品質係数（Ｑ）」を「改善」することが示されており、先願明細書２第１発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」も、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）に実質的に０電位がかけられる」ことにより、「インダクタの品質係数（Ｑ）」を「改善」するものであるから、先願明細書２第１発明の「実質的に０電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」と、「埋め込み層（１０５）」が「インダクタ」として品質係数Ｑ値が増加するように構成すると解することができる本願発明１１の「前記埋め込み層」「がインダクタを構成する」こととの構成とは、「埋め込み層（１０５）」が「インダクタ」として品質係数Ｑ値を増加させるためのものという点で同じであり、先願明細書２第１発明の「実質的に０電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」は、インダクタを構成することになる。
　すると、上記したように、先願明細書２第１発明の「前記基板上に形成されたらせん形のインダクタからなる導電性パターン」は、本願発明１１の「導電層がインダクタを構成する」ことに相当しており、かつ、先願明細書２第１発明の「実質的に０電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」も、インダクタを構成することになるので、刊行物１第１発明は、本願発明１１の「前記埋め込み層と導電層がインダクタを構成する」こととの構成を備えることになる。
　したがって、上記相違点４において、本願発明１１と先願明細書２第１発明とは、実質的に相違しているものとは認められない。
　
　よって、本願発明１１は、先願明細書２第１発明と同一であり、しかも、本願発明１１の発明者が上記先願明細書２第１発明の発明者と同一であるとも、また、本願の出願時に、その出願人が上記他の出願の出願人と同一であるとも認められないので、本願発明１１は、特許法第２９条の２の規定により特許を受けることができない。
　
２−３　本願の請求項２３に係る発明について
２−３−１　特許法第２９条第１項第３号、同法第２９条第２項について
　本願の請求項２３に係る発明（以下、「本願発明２３」という。）と刊行物１第２発明とを対比すると、刊行物１第２発明の「ｐ型シリコン基板４からなる半導体基体」、「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」、「前記半導体基体に設けられたｎ＋型埋込領域６」は、それぞれ、本願発明２３の「ドーパントを」「有する第１（１００）」「ドープ層」、「ドーパントを」「有する」「第２（１１０）ドープ層」、「埋め込み層（１０５）」に相当し、刊行物１の第２図を参照すると、刊行物１第２発明の「前記半導体基体に設けられたｎ＋型埋込領域６」は、「ｐ型シリコン基板４からなる半導体基体」と「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」の間に形成されているので、刊行物１第２発明の「ｐ型シリコン基板４からなる半導体基体上に互いに電気的に分離された半導体領域」として、少なくとも「前記半導体基体に設けられたｎ＋型埋込領域６と、前記ｎ＋型埋込領域６の上に設けられた、ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」が「形成され」るとの構成は、本願発明２３の「ドーパントをそれぞれ有する第１（１００）及び第２（１１０）ドープ層間に埋め込み層（１０５）を形成するステップ」に相当する。
　刊行物１第２発明の「ｐ型シリコン基板４からなる半導体基体」、「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」、「前記半導体基体に設けられたｎ＋型埋込領域６」のそれぞれのドーパント濃度は、「前記半導体基体に設けられたｎ＋型埋込領域６」のドーパント濃度が、「ｎ＋」であり、「ｐ型シリコン基板４からなる半導体基体」と「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」のドーパント濃度が、それぞれ「ｐ」、「ｎ」であるので、「前記半導体基体に設けられたｎ＋型埋込領域６」のドーパント濃度が、「ｐ型シリコン基板４からなる半導体基体」と「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」のドーパント濃度よりも大きいので、刊行物１第２発明の「ｐ型シリコン基板４からなる半導体基体」、「ｐ＋型アイソレーション領域５によって分離されているエピタキシヤル成長シリコンよりなるｎ型領域７」、「前記半導体基体に設けられたｎ＋型埋込領域６」のそれぞれのドーパント濃度の大小については、本願発明２３の「前記埋め込み層（１０５）は、前記第１（１００）及び第２（１００）ドープ層のドーパント濃度より大きいドーパント濃度を有」するとの構成に相当する。
　刊行物１第２発明の「前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され」るとの構成は、本願発明２３の「前記埋め込み層（１０５）の上方に導電層（１３０）を形成するステップ」と、「前記導電層（１３０）はインダクタを形成する」との構成に相当する。
　また、刊行物１第２発明の「半導体集積回路の製造方法」は、本願発明２３の「集積回路の形成方法」に相当する。
　すると、本願発明２３と刊行物１第２発明とは、
「ドーパントをそれぞれ有する第１及び第２ドープ層間に埋め込み層を形成するステップと、ここで前記埋め込み層は、前記第１及び第２ドープ層のドーパント濃度より大きいドーパント濃度を有し、前記埋め込み層の上方に導電層を形成するステップとからなり、前記導電層はインダクタを形成することを特徴とする集積回路の形成方法。」
の点で一致し、以下の点で相違している。
相違点５
　本願発明２３は、「前記埋め込み層（１０５）及び前記導電層（１３０）はインダクタを形成する」との構成を備えているのに対して、刊行物１第２発明は、「前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され」るとの構成を備えるものの、「ｎ＋型埋込領域６」はインダクタを形成するか否か不明である点（以下、「相違点５」という。）。
　そこで、上記相違点５について検討する。
［相違点５について］
　刊行物１第２発明は、「前記スパイラルの中心部が前記半導体領域の前記ｎ＋型層９にオーミック接続されると共に、前記スパイラル状インダクタンスの外周位置に前記ｎ＋型層９の他部とオーミック接続される外部取出し端子を設けた」との構成を備える。そして、「インダクタンス」は、「スパイラル状」の部分ばかりではなく、「外部取出し端子」までの部分の全体が「インダクタンス」を形成しているので、「前記ｎ＋型層９」は、「前記スパイラルの中心部が」「オーミック接続される」部分と、「外部取出し端子」が「オーミック接続される」「前記ｎ＋型層９の他部」との間で、「インダクタンス」を形成しているものと認められる。
　また、刊行物１の「（３）コイルのＱを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてＱを大きくし得る。」（第２頁左下欄第１０〜１８行）という記載によれば、「エミツタ形成時にこの半導体と同導電型の不純物拡散を行」ったものが、刊行物１第２発明の「ｎ＋型層９」であり、「コレクタ埋込層と同時につくられたｎ＋型埋込層」が、刊行物１第２発明の「ｎ＋型埋込領域６」であり、「コレクタ埋込層と同時につくられたｎ＋型埋込層」が「併用できるためにさらに抵抗は小さくな」るのであるから、刊行物１第２発明の「ｎ＋型埋込領域６」も、刊行物１第２発明の「ｎ＋型層９」と同様に、「インダクタンス」を形成していることになる。
　すると、上記したように、刊行物１第２発明の「前記半導体領域上の絶縁膜上に金属薄膜によるインダクタンスがスパイラル状に形成され」るとの構成は、本願発明２３の「前記導電層（１３０）はインダクタを形成する」との構成に相当しており、かつ、刊行物１第２発明の「ｎ＋型埋込領域６」も、「インダクタンス」を形成しているので、刊行物１第２発明は、本願発明２３の「前記埋め込み層及び前記導電層はインダクタを形成する」との構成を備えることになる。
　したがって、上記相違点５において、本願発明２３と刊行物１第２発明とは、実質的に相違しているものとは認められない。
　また、仮に、本願発明２３と刊行物１第２発明とが、上記相違点５の点で相違するとしても、刊行物１の「（３）コイルのＱを大きくとることができる。すなわち、インダクタンスの主体は大部分金属であり、これとクロスする下層配線は半導体からなるが、エミツタ形成時にこの半導体と同導電型の不純物拡散を行うから、不純物濃度が大きく、したがつて抵抗は小さくなる。また、コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できるためにさらに抵抗は小さくなり、したがつてＱを大きくし得る。」（第２頁左下欄第１０〜１８行）という記載によれば、「下層配線」として、刊行物１第２発明の「ｎ＋型埋込領域６」に対応する「コレクタ埋込層と同時につくられたｎ＋型埋込層も併用できる」ものである。
　そして、「下層配線」が「インダクタンス」成分を有することは、明らかであるから、刊行物１第２発明の「ｎ＋型埋込領域６」は、「下層配線」として「インダクタンス」成分を有し、本願発明２３のごとく「前記埋め込み層及び前記導電層はインダクタを形成する」ようにすることは、当業者が適宜なし得たことと認められる。
　
　したがって、本願の請求項２３に係る発明は、刊行物１に記載された第２発明であるので、特許法第２９条第１項第３号の規定により特許を受けることができず、また、仮に、相違点５が実質的なものであるとしても、本願の請求項２３に係る発明は、刊行物１に記載された第２発明に基づいて当業者が容易に発明をすることができたものでもあるので、同法第２９条第２項の規定により特許を受けることができない。
　
２−３−２　特許法第２９条の２について
　本願発明２３と先願明細書２第２発明とを対比すると、先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」は、本願発明２３の「埋め込み層（１０５）」に相当し、先願明細書２の図４を参照すると、「少しドープされたｐ型シリコンウェーハ（２１）」が、下側の層と上側の層に分かれており、その間に、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」が形成されているので、「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と上側の層とが、それぞれ、本願発明２３の「ドーパントを」「有する第１（１００）」「ドープ層」と「ドーパントを」「有する」「第２（１１０）ドープ層」に相当し、先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」と、「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と上側の層との関係については、先願明細書２第２発明に「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）は、前記絶縁層と前記基板との中間面またはその付近に形成され」ると記載されているので、先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）は、前記絶縁層と前記基板との中間面またはその付近に形成され」ることは、本願発明２３の「ドーパントをそれぞれ有する第１（１００）及び第２（１１０）ドープ層間に埋め込み層（１０５）を形成するステップ」に相当する。
　先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」と、先願明細書２に記載の「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と「少しドープされたｐ型シリコンウェーハ（２１）」の上側の層のそれぞれのドーパント濃度は、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」のドーパント濃度が、「非常にドープされ」ているものであり、「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と「少しドープされたｐ型シリコンウェーハ（２１）」の上側の層のドーパント濃度が、いずれも「少しドープされ」ているものであるので、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」のドーパント濃度が、「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層と「少しドープされたｐ型シリコンウェーハ（２１）」の上側の層のドーパント濃度よりも大きいので、先願明細書２第２発明の「少しドープされたｐ型シリコンウェーハ（２１）」の下側の層、「少しドープされたｐ型シリコンウェーハ（２１）」の上側の層、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」のそれぞれのドーパント濃度の大小については、本願発明２３の「前記埋め込み層（１０５）は、前記第１（１００）及び第２（１００）ドープ層のドーパント濃度より大きいドーパント濃度を有」するとの構成に相当する。
　先願明細書２第２発明の「らせん形のインダクタからなる導電性パターンが少しドープされたｐ型シリコンウェーハ（２１）からなる半導体材料の損失のある基板上に形成され」るとの構成は、本願発明２３の「前記埋め込み層（１０５）の上方に導電層（１３０）を形成するステップ」と「前記導電層（１３０）はインダクタを形成する」ことに相当する。
　また、先願明細書２第２発明の「所定の周波数領域における導電性パターンの電磁気信号に関する周波数特性の分散を減らす方法」は、先願明細書２の発明の名称である「低損失導電性パタ―ンおよびその製造方法」の記載からみて、製造方法を示唆していることは明らかであり、その製造方法は、先願明細書２の「一般に導電性パターンは、集積回路の生産および設計において重要な構成部品である。」（【０００１】段落）に記載からもわかるように、集積回路の製造方法であるので、本願発明２３の「集積回路の形成方法」に相当する。
　すると、本願発明２３と先願明細書２第２発明とは、
「ドーパントをそれぞれ有する第１及び第２ドープ層間に埋め込み層を形成するステップと、ここで前記埋め込み層は、前記第１及び第２ドープ層のドーパント濃度より大きいドーパント濃度を有し、前記埋め込み層の上方に導電層を形成するステップとからなり、前記導電層（１３０）はインダクタを形成することを特徴とする集積回路の形成方法。」
の点で一致し、以下の点で一応相違している。
相違点６
　本願発明２３は、「前記埋め込み層（１０５）及び前記導電層（１３０）はインダクタを形成する」との構成を備えているのに対して、先願明細書２第２発明は、「らせん形のインダクタからなる導電性パターン」はインダクタを形成し、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）に実質的に０電位がかけられる」との構成を備えているものの、「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」はインダクタを形成するか否か不明である点（以下、「相違点６」という。）。
　そこで、上記相違点６について検討する。
［相違点６について］
　本願の明細書には、「図１、２に示すように、インダクタは埋め込み層１０５と一つあるいは複数の導電層１２０ａ、ｂ、ｃと導電層１３０とを有する。」（【０００７】段落）という記載があり、この記載が、本願発明２３の「前記埋め込み層（１０５）及び前記導電層（１３０）はインダクタを形成する」との構成の根拠になっているものと認められる。そして、本願の明細書には、「埋め込み層１０５」が、インダクタを形成する導電層１３０と導電的に接続されて、一体としてインダクタの一部となっているという記載はなく、また、本願の明細書の「本発明の基板は低濃度にドープした層の間に高濃度にドープした埋め込み層を具備する。この構成により、デバイスのラッチアップ特性を維持しながら高Ｑ値のインダクタが得られる。」（【０００５】段落）、「埋め込み層１０５のドーピング量はインダクタの品質係数Ｑ値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」（【０００７】段落）、「埋め込み層１０５のドーピング量はインダクタの品質係数Ｑ値が増加するよう、かつラッチアップ抵抗を維持できるよう選択されている。」（【００１５】段落）、「埋め込み層１０５のドーパントのドーズ量は、ラッチアップ耐性とインダクタの性能（Ｑ値を増加させる）の間のトレードオフの関係にある。」（【００１７】段落）、「図１０に示すように８ｎＨのインダクタのピークＱ値は、標準基板の４ｎＨから修正基板の１０ｎＨにまで増加し、そのピーク位置では０．８ＧＨｚから１．５ＧＨｚまで増加する。」（【００２９】段落）という記載にみられるように、「埋め込み層１０５」は「インダクタの品質係数Ｑ値が増加する」ように作用するものであるから、本願発明２３の「前記埋め込み層（１０５）及び前記導電層（１３０）はインダクタを形成する」との構成のうちの、「前記埋め込み層（１０５）」「はインダクタを形成する」との構成は、「埋め込み層（１０５）」は「インダクタ」として品質係数Ｑ値が増加するように形成すると解することができる。
　これに対して、先願明細書２の「半透明遮蔽層を導入することによって、導電性パターン、つまりインダクタのノイズ性能と品質係数（Ｑ）は、所定の周波数領域において改善されることが可能である」（【０００７】段落）の記載によると、「半透明遮蔽層」が「インダクタの品質係数（Ｑ）」を「改善」するのであり、先願明細書２第２発明の「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」も、「前記半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）に実質的に０電位がかけられる」ことにより、「インダクタの品質係数（Ｑ）」を「改善」するものであるから、先願明細書２第２発明の「実質的に０電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」と、「埋め込み層（１０５）」は「インダクタ」として品質係数Ｑ値が増加するように形成すると解することができる本願発明２３の「前記埋め込み層（１０５）」「はインダクタを形成する」との構成とは、「埋め込み層（１０５）」は「インダクタ」として品質係数Ｑ値を増加させるためのものという点で同じであり、先願明細書２第２発明の「実質的に０電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」は、インダクタを形成することになる。
　すると、上記したように、先願明細書２第２発明の「らせん形のインダクタからなる導電性パターンが少しドープされたｐ型シリコンウェーハ（２１）からなる半導体材料の損失のある基板上に形成され」るとの構成は、本願発明２３の「前記導電層（１３０）はインダクタを形成する」ことに相当しており、かつ、先願明細書２第２発明の「実質的に０電位がかけられる」「半透明遮蔽層として使用される非常にドープされたｐ型の埋め込み層（３６）」も、インダクタを形成しているので、先願明細書２第２発明は、本願発明２３の「前記埋め込み層及び前記導電層はインダクタを形成する」との構成を備えることになる。
　したがって、上記相違点６において、本願発明２３と先願明細書２第２発明とは、実質的に相違しているものとは認められない。
　
　よって、本願発明２３は、先願明細書２第２発明と同一であり、しかも、本願発明２３の発明者が上記先願明細書２第２発明の発明者と同一であるとも、また、本願の出願時に、その出願人が上記他の出願の出願人と同一であるとも認められないので、本願発明２３は、特許法第２９条の２の規定により特許を受けることができない。
　
　
第４　むすび
　以上のとおり、本願の請求項１、１１及び２３に係る発明は、特許法第２９条第１項第３号の規定により特許を受けることができず、また、仮に、相違点が実質的なものであるとしても、同法第２９条第２項の規定により特許を受けることができず、さらに、同法第２９条の２の規定により特許を受けることができないものでもあるので、他の請求項に係る発明についての検討をするまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。