【事件の表示】
　平成１０年特許願第５３０３３０号「選択可能なビット幅のキャッシュ・メモリのシステム及び方法」拒絶査定不服審判事件〔平成１０年　７月　９日国際公開、ＷＯ９８／２９８１２、平成１２年　８月　２日国内公表、特表２０００−５０９８６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　
　本願は、１９９７年１２月３０日（パリ条約による優先権主張外国庁受理１９９７年１月３日、米国）を国際出願日とする出願であって、平成１５年９月２９日付けで拒絶の理由が通知され、平成１６年４月７日付けで手続補正がなされたものの、同年９月２７日付けで拒絶査定がなされた。これに対し、平成１６年１２月２８日に拒絶査定に対する審判請求がなされるとともに、平成１７年１月２７日付けで手続補正がなされたものである。
　
２．平成１７年１月２７日付け手続補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　平成１７年１月２７日付け手続補正を却下する。
　
［理由］
（１）本件補正
　平成１７年１月２７日付け手続補正（以下、「本件手続補正」という。）は、平成１６年４月７日付け手続補正により補正された特許請求の範囲（以下、この特許請求の範囲の請求項を「補正前の請求項」といい、更に本件手続補正により補正された特許請求の範囲の請求項を「補正後の請求項」という。）の記載を補正する補正事項を含んでおり、本件手続補正により、特許請求の範囲の請求項１は、次のとおりに補正された。
　
「プロセッサ及びキャッシュ・メモリを有するコンピュータ・システムにおいて、前記キャッシュ・メモリがプロセッサ-キャッシュ・インタフェース及び複数のキャッシュ線を含み、その各キャッシュ線が複数のデータ・ワードを含み、前記プロセッサ-キャッシュ・インタフェースがＭワード幅データ・バスによって接続されており、Ｍが５或は６であり、９０-ビット幅バス或は８０-ビット幅バスに対する個別タグ・ワード・バス線の必要性なしに前記キャッシュ・メモリから前記プロセッサへ、前記複数のキャッシュ線から単一キャッシュ線を転送する方法であって、
　第１キャッシュ転送サイクルでＭ個のワードから成る第１グループを転送する段階であり、前記Ｍ個のワードから成る第１グループがキャッシュ・タグ・ワードと、前記複数のデータ・ワードからのＭ−１個のワードとを含み、Ｍ個のワードから成る前記第１グループを転送する前記段階がキャッシュ線データ・ワードの前記転送に対する最適な転送順序を決定することを含み、前記第１キャッシュ転送サイクル順序が前記第１キャッシュ転送サイクルでＭ個のワードから成る前記グループの第１ワードにおける前記キャッシュ・タグ・ワードを転送し、前記最適転送順序がモジュラ-４線形バースト或はモジュラ-４インターリーブ順序であることから成る段階と、
　第２キャッシュ転送サイクルでＭ個のワードから成る第２グループを転送する段階であり、前記Ｍ個のワードから成る前記第２グループが前記複数のデータ・ワードからのＭ個の追加ワードを含んでいることから成る段階と、
　第３キャッシュ転送サイクルでＭ個のワードから成る第３グループを転送する段階であり、前記Ｍ個のワードから成る前記第３グループが９０-ビット幅バス或は８０-ビット幅バスに対する前記複数のデータ・ワードからのＭ個の追加ワードを含んでいることから成る段階と、
　第４キャッシュ転送サイクルでＭ個のワードから成る第４グループを転送する段階であり、前記Ｍ個のワードから成る前記第４グループが前記複数のデータ・ワードからのＭ個の追加ワードを含んでおり、前記データ・バスが８０-ビット幅データ・バスを含む場合にだけ前記第４キャッシュ転送サイクルが用いられることから成る段階と、
の諸段階を含む方法。」
　
　上記補正後の請求項１は、補正前の請求項１に対応するものであって、本件手続補正による請求項１に係る補正は、以下の５つの補正を含む。
　
［本件補正１］
　補正前の請求項１における「Ｍが３以上」との記載を、「Ｍが５或は６」と限定する補正。
　
［本件補正２］
　キャッシュ・メモリからプロセッサへの単一キャッシュ線の転送が「９０-ビット幅バス或は８０-ビット幅バスに対する個別タグ・ワード・バス線の必要性なしに」行われるとの限定を付加する補正。（ただし、補正後の請求項１における「９０-ビット」との記載は、本願発明の詳細な説明及び図面の記載から見て、「９６-ビット」の誤記であると認める。以下、同様。）
　
［本件補正３］
　補正前の請求項１における「第１キャッシュ転送サイクルでＭ個のワードから成る第１グループを転送する段階」について、「前記第１キャッシュ転送サイクル順序が前記第１キャッシュ転送サイクルでＭ個のワードから成る前記グループの第１ワードにおける前記キャッシュ・タグ・ワードを転送し、前記最適転送順序がモジュラ-４線形バースト或はモジュラ-４インターリーブ順序である」との限定を加える補正。
　
［本件補正４］
　補正前の請求項１における「第３キャッシュ転送サイクルでＭ個のワードから成る第３グループを転送する段階」について、Ｍ個のワードから成る第３グループに含まれる複数のデータ・ワードからのＭ個の追加ワードが「９０-ビット幅バス或は８０-ビット幅バスに対する」ものであるとの限定を加える補正。
　
［本件補正５］
　補正前の請求項１に、「第４キャッシュ転送サイクルでＭ個のワードから成る第４グループを転送する段階であり、前記Ｍ個のワードから成る前記第４グループが前記複数のデータ・ワードからのＭ個の追加ワードを含んでおり、前記データ・バスが８０-ビット幅データ・バスを含む場合にだけ前記第４キャッシュ転送サイクルが用いられることから成る段階」を付加する補正。
　
（２）補正の目的について
　上記本件補正１−５は、いずれも、特許請求の範囲の減縮に該当するものではあるが、本件補正５により追加された「第４キャッシュ転送サイクルでＭ個のワードから成る第４グループを転送する段階」は、補正前の請求項１に記載した発明の発明特定事項のいずれを概念的に下位にしたものでもない。（なお、「前記キャッシュ・メモリから前記プロセッサへ、前記複数のキャッシュ線から単一キャッシュ線を転送する方法」は、それ単独では課題解決手段、すなわち、特許請求の範囲に記載された発明の発明特定事項とは言えないから、「前記キャッシュ・メモリから前記プロセッサへ、前記複数のキャッシュ線から単一キャッシュ線を転送する方法」の下位概念化であるとして限定に相当すると認めることもできない。）
　
　したがって、本件補正５は、平成１８年改正前特許法第１７条の２第４項第２号に規定するいわゆる請求項の限定的減縮を目的としたものではない。
　
　また、本件補正５が、請求項の削除、誤記の訂正又は明りょうでない記載の釈明のいずれにも該当しないことは明らかであるから、本件補正５を含む本件手続補正は、平成１８年改正前特許法第１７条の２第４項に規定する要件を満たしていない。
　
（３）むすび
　以上のとおり、本件手続補正は、平成１８年改正前特許法第１７条の２第４項に規定する要件を満たしていないので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　
（１）本願発明
　平成１７年１月２７日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１６年４月７日付け手続補正により補正された特許請求の範囲の請求項１に記載された、次のとおりのものである。
　
　「プロセッサ及びキャッシュ・メモリを有するコンピュータ・システムにおいて、前記キャッシュ・メモリがプロセッサ-キャッシュ・インタフェース及び複数のキャッシュ線を含み、その各キャッシュ線が複数のデータ・ワードを含み、前記プロセッサ-キャッシュ・インタフェースがＭワード幅データ・バスによって接続されており、Ｍが３以上であり、前記キャッシュ・メモリから前記プロセッサへ、前記複数のキャッシュ線から単一キャッシュ線を転送する方法であって、
　第１キャッシュ転送サイクルでＭ個のワードから成る前記第１グループを転送する段階であり、前記Ｍ個のワードから成る第１グループがキャッシュ・タグ・ワードと、前記複数のデータ・ワードからのＭ−１個のワードとを含み、Ｍ個のワードから成る前記第１グループを転送する前記段階がキャッシュ線データ・ワードの前記転送に対する最適な転送順序を決定することを含むことから成る段階と、
　第２キャッシュ転送サイクルでＭ個のワードから成る第２グループを転送する段階であり、前記Ｍ個のワードから成る前記第２グループが前記複数のデータ・ワードからのＭ個の追加ワードを含んでいることから成る段階と、
　第３キャッシュ転送サイクルでＭ個のワードから成る第３グループを転送する段階であり、前記Ｍ個のワードから成る前記第３グループが前記複数のデータ・ワードからのＭ個の追加ワードを含んでいることから成る段階と、
の諸段階を含む方法。」
　
（２）本願の優先日について
（ア）出願の経緯
　本願は、１９９７年１月３日に米国特許商標庁に出願された米国特許出願０８／７７８，８８６号（以下、「優先基礎米国出願」という。）に基づく優先権の主張を伴うものである。
　一方、本願出願人は、前記優先基礎米国出願の米国特許商標庁への出願より前に、１９９６年６月１３日に米国特許商標庁に米国特許出願０８／６６３，３８６号（以下、「先の米国出願」という。）を出願しており、当該先の米国出願は１９９９年９月２８日に米国特許第５，９６０，４５３号として特許を受けている。
　
（イ）先の米国出願
　前記先の米国出願には、図面とともに以下の事項が記載されている。
　
Ａ．「The present invention describes a selection logic which enables the implementation of an 80-bit wide or a 96-bit wide SRAM in a computer system comprising a microprocessor and a cache memory. In one embodiment, the logic enables the implementation of an 80-bit or a 96-bit wide cache SRAM.・・・（中略）・・・The present invention permits higher useful data throughput on an 80 or a 96-bit bus than what has been previously achieved with an 80-bit bus. This logic implementation is accomplished by merging tag, error checking and correction (ECC), and data into an ordered block of information to maximize bus utilization.
　　The important advantages of this logic implementation is that it utilizes useful information on every bus cycle for an 80-bit bus case and it reduces the number of bus cycles from four to three in the case of a 96-bit bus.」（２頁１２行〜２４行）
　
（仮訳）
　本発明は、マイクロプロセッサとキャッシュ・メモリとを含むコンピュータ・システム内で８０ビット幅或は９６ビット幅のＳＲＡＭの実現を可能にする選択論理を説明する。一実施例におけるこの論理は、８０ビット幅或は９６ビット幅のキャッシュＳＲＡＭの実現を可能にしている。・・・（中略）・・・本発明は、従来８０ビット・バスで達成されていたものよりも高い有用なデータ・スループット（処理量）を８０ビット・バス或は９６ビット・バス上で可能にしている。この論理の実現は、バス利用を最大にするようにタグと誤り検査訂正（ＥＣＣ）とデータとを一つの順序づけブロックの情報内に併合することによって達成される。
　この論理実現の重要な利点は、この論理が８０ビット・バスの場合ですべてのバスサイクル上で有用な情報を利用し、また９６ビット・バスの場合ではバスサイクルのサイクル数を４サイクルから３サイクルに削減するということである。（なお、仮訳については、先の米国出願を優先権主張の基礎とする国際特許出願の公表特許公報である特表平１１−５１３１５６号公報の記載を参考にした。以下、同様。）
　
Ｂ．「Figure 1 illustrates a simplified computer system comprising a microprocessor 150 connected to an 80-/96-bit cache SRAM 100 through a processor-cache interface 160. Processor-cache interface 160 comprises a system clock (CLK), an address data strobe (ADS#), a read or write request(RW#), an address bus, a tag bus and an data bus.」（４頁２行〜７行）
　
（仮訳）
　 図１は、プロセッサ-キャッシュ・インタフェース１６０を介して８０ビット／９６ビット・キャッシュＳＲＡＭ１００に接続されたマイクロプロセッサ１５０を備える簡略化されたコンピュータ・システムを示す。プロセッサ-キャッシュ・インタフェース１６０は、システム・クロック(ＣＬＫ)、アドレス・データ・ストローブ(ＡＤＳ＃)、読取り或は書込み要求(ＲＷ＃)、アドレス・バス、タグ・バス、並びに、データ・バスを含む。
　
Ｃ．「Figure 2 is block diagram of the80-/96-bit cache SRAM 100 of Figure 1. Cache SRAM 100 can support an 80 to 96 bit data bus. The 80-bit or 96-bit operations are accomplished by a data ordering scheme and logic selections of input select logic 106 and output select logic 108. Input and output logic 106 and 108 are logically identical. Data are transferred to and from a data and tag memory array 110 in three bus cycles in the case of an 96-bit and in four bus cycles in the case of a 80-bit system.」（４頁８行〜１４行）
　
（仮訳）
　 図２は、図１の８０ビット／９６ビット・キャッシュＳＲＡＭ１００のブロック図である。キャッシュＳＲＡＭ１００は、８０ビット〜９６ビットのデータ・バスをサポートすることができる。これらの８０ビット或は９６ビット動作は、データ順序づけ方式と、入力選択論理１０６、出力選択論理１０８の論理選択とによって実現される。入力論理１０６と出力論理１０８とは、論理的に同じである。データは、９６ビットの場合は３バスサイクルで、８０ビット・システムの場合は４バスサイクルで、データおよびタグのメモリ・アレイ１１０との間で転送される。
　
Ｄ．「Figure 3 is a block diagram of available routes for data to be transferred from the memory array to the output blocks for the case of a 96-bit implementation. This embodiment shows a portion of memory array 210 which comprises four 64-bit longwords A, B, C and D and two tag words totaling up to 32 bits and are indicated as tag.1 and tag.2. Tag in this and in other embodiments represents additional information such as status, ECC, tag, etc.　Each of the four 64-bit longwords is divided into four 16-bit words.・・・（中略）・・・
　　Words A, B, C and D, in that order, represent the order of data criticality to the processor. The actual physical address which is considered critically ordered differs from processor to processor in existing implementations and may entail a modula-4 linear burst, a modula-4 interleaved order, etc. For the typical line addressing microprocessor (e.g. PowerPC or CyrixM1), the optimal order is modula-4 linear burst. ・・・（中略）・・・
　　For processors which required interleaved burst order (e.g. Intel Pentium), a modula-4 interleaved burst order could be used. ・・・（中略）・・・
　　In one embodiment, the order in which the cache line data words are transferred is programmable. Such a device would permit, for example, both interleaved and linear burst data ordering with the same cache device. 」（４頁２３行〜６頁１０行）
　
（仮訳）
　図３は、９６ビット実施形態の場合のメモリ・アレイから出力ブロックに転送すべきデータ用に利用可能なルートのブロック図である。この実施例は、４個の６４ビット長ワードＡ、Ｂ、Ｃ、Ｄと、タグ１とタグ２で示されるトータル３２ビットの２個のタグ・ワードとからなるメモリ・アレイ２１０の一部を示している。この実施例と他の実施例のタグは、状態、ＥＣＣ、タグなどといった追加情報を表す。４個の６４ビット長ワードの各々は４個の１６ビット・ワードに分割される。・・・（中略）・・・
　ワードＡ、Ｂ、Ｃ、Ｄはこの順序で、プロセッサに対するデータ緊急性の順序を表す。緊急に順序づけされていると考えられる実際の物理アドレスは、既存の実施形態ではプロセッサによって異なり、またモジュラ４の線形バースト、モジュラ４のインタリーブ順序などを伴うことがある。典型的な線形アドレッシング・マイクロプロセッサ（例えばＰｏｗｅｒＰＣ或はＣｙｒｉｘＭ１）の場合、最適順序は、モジュラ４線形バーストである。・・・（中略）・・・
　インタリーブ・バースト順序を必要とするプロセッサ（例えばＩｎｔｅｌ  Ｐｅｎｔｉｕｍ）に関しては、モジュラ４インタリーブ・バースト順序を使うことができる。・・・（中略）・・・
　一実施例ではキャッシュ線のデータ・ワードが転送される順序は、プログラム可能である。このような装置は、例えばインタリーブ・バースト・データと線形バースト・データの両方の順序づけを同一のキャッシュ装置で行うことを可能にする。
　
Ｅ．「Figures 4A-4D are possible output block selection combinations when the initial address is 00, 01, 10, and 11 respectively for the case of a 96-bit implementation. These Figures clearly shows that a 96-bit bus can be implemented using only three bus cycles. Tag only appears in the first bus cycle (cycle1), freeing the input/output lines for data transfer during cycle two (cycle2) and cycle three (cycle3). 」（６頁２１行〜２６行）
　
（仮訳）
  図４Ａ〜図４Ｄは、９６ビット実施形態の場合に初期アドレスがそれぞれ００、０１、１０、１１であるときの可能な出力ブロックの選択組合せである。これらの図は明らかに、９６ビット・バスが単に３個のバスサイクルを使うだけで実現できることを示している。タグは最初のバスサイクル（サイクル１）に現れるだけで、サイクル２（サイクル２）とサイクル３（サイクル３）の期間中、データ転送用の入出力ラインを解放する。
　
Ｆ．「Figure 6 is a block diagram of available routes for data to be transferred from the memory array to the output blocks for the case of an 80-bit implementation. In this embodiment, longwords A, B, C and D are arranged in the same structure in the portion of memory array 510 as in Figure 3 for the case of 96-bit implementation however, up to four tag words indicated as tag.1, tag.2, tag.3 and tag.4 can be utilized. 」（９頁２４行〜２９行）
　
（仮訳）
　図６は、８０ビット実施形態の場合のメモリ・アレイから出力ブロックへのデータ転送に利用可能なルートのブロック図である。この実施例では、長ワードＡ、Ｂ、Ｃ、Ｄは９６ビット実施形態の場合の図３とメモリ・アレイ５１０の部分の同じ構造に配列されるが、タグ１、タグ２、タグ３、タグ４で示される最大４個のタグ・ワードを利用することができる。
　
Ｇ．「Figures 7A-7D are possible output block selection combinations when the initial address is 00, 01, 10, and 11 respectively for the case of an 80-bit implementation. These Figures shows that four bus cycles are needed for data transfer. In this case, tag or useful information appears on every bus cycles (cycle1 through cycle4) therefore it is an efficient utilization of bus. In this 80bit implementation, to maximize performance, the tag limit is 16 bits.」（１０頁６行〜１１行）
　
（仮訳）
　図７Ａ〜図７Ｄは、８０ビット実施形態の場合に初期アドレスがそれぞれ００、０１、１０、１１であるときの可能な出力ブロックの選択組合せである。これらの図は、データ転送には４個のバスサイクルが必要であることを示す。この場合、タグ情報或は有用な情報は、複数バスサイクル（サイクル１からサイクル４までの）毎に現れることになり、したがってこれはバスの効率的利用になる。この８０ビット実施形態では性能を最大にするために、タグ制限は１６ビットとなっている。
　
Ｈ．「From the illustrations and descriptions of Figure 3 through Figure 8E, it is apparent that there are commonality in the available pathways and in the logic selections between the 80-bit and 96 bit implementations. Further examining of Figure 3 (available routes for a 96-bit implementation) and Figure 6 (available routes for an 80-bit implementation), a conclusion can be drawn that Figure 6 is a subset of Figure 3. Further examining of Figures 5A-5E (logic for a 96-bit implementation) and Figures 8A-8E (logic for an 80-bit implementation) and also Table 1 and Table 2, a modification could be made to the logic so that it can implement both 80-bit and 96-bit implementation from the same memory array. Thus the block diagram of the routes in Figure 3 can be used for both cases of an 80-bit and 96-bit implementation, and the modified logic to implement both cases is illustrated in Figures 9A-9E.」（１２頁２３行〜１３頁４行）
　
（仮訳）
　図３から図８Ｅまでの図示と説明から、８０ビット実施形態と９６ビット実施形態との間には、利用可能な経路と論理選択とに共通性があることは明らかである。図３（９６ビット実施形態の場合の利用可能なルート）と図６（８０ビット実施形態の場合の利用可能なルート）とを更に検討すれば、図６が図３のサブセットであるという結論を引き出すことができる。図５Ａ〜図５Ｅ（９６ビット実施形態の場合の論理）と図８Ａ〜図８Ｅ（８０ビット実施形態の場合の論理）と表１と表２も更に検討すれば、８０ビット実施形態と９６ビット実施形態の両方を同じメモリ・アレイから実現できるように論理に修正を加えることができる。こうして図３のルートのブロック図は、８０ビット実施形態と９６ビット実施形態の両方の場合に使うことができ、また両者の場合を実現するように修正された論理は、図９Ａ〜図９Ｅに示されている。
　
　上記Ｄにおいて「４個の６４ビット長ワードの各々は４個の１６ビット・ワードに分割される。」と記載されているように、１ワードは１６ビットであるから、「８０ビット・バス」、「９６ビット・バス」は、それぞれ、「５ワード幅のバス」、「６ワード幅のバス」を意味する。
　
　また、例えば上記Ｄにおいて「キャッシュ線のデータ・ワードが転送される順序は、プログラム可能である。」と記載されているように、「キャッシュ・メモリ」は複数の「キャッシュ線」を含むとともに、各「キャッシュ線」は複数のデータ・ワードから構成され、複数のキャッシュ線のうちの単一のキャッシュ線がキャッシュ・メモリからマイクロプロセッサに転送されることになる。
　
　上記Ｄにおいて「この実施例と他の実施例のタグは、状態、ＥＣＣ、タグなどといった追加情報を表す。」と記載されているように、先の米国出願においては、「タグ」という用語は、狭義の「タグ」だけでなく、「状態」や「ＥＣＣ」も含めた意味で用いられている。そして、例えば上記Ｇにおいて「タグ制限は１６ビットとなっている。」と記載されているように、狭義の「タグ」は通常１６ビットであり、この場合には、図３、図４Ａ〜４Ｄ、図６及び図７Ａ〜図７Ｄ及び関連する記載における「タグ１」、「タグ２」、「タグ３」、「タグ４」の一つのみが狭義の「タグ」であり、キャッシュ・メモリにおける狭義の「タグ」の機能を考えれば、通常は「タグ１」が狭義の「タグ」であると考えるのが自然である。
　
　上記Ｄにおいて「ワードＡ、Ｂ、Ｃ、Ｄはこの順序で、プロセッサに対するデータ緊急性の順序を表す。」、「典型的な線形アドレッシング・マイクロプロセッサ（例えばＰｏｗｅｒＰＣ或はＣｙｒｉｘＭ１）の場合、最適順序は、モジュラ４線形バーストである。」、「一実施例ではキャッシュ線のデータ・ワードが転送される順序は、プログラム可能である。」等の記載があるように、キャッシュ線のデータ・ワードの転送は、プロセッサのタイプ等にあわせた最適な転送順序に従って行われている。
　
　よって、上記Ａ〜Ｈの記載事項及び関連する図面を参照すると、先の米国出願１には、次の発明（以下、「先の米国出願の発明」という。）が記載されていると認められる。
　
「マイクロプロセッサ及びキャッシュ・メモリを有するコンピュータ・システムにおいて、前記キャッシュ・メモリが、５又は６ワード幅のバスを含むプロセッサ-キャッシュ・インタフェースにより前記マイクロプロセッサと接続されているとともに、複数のキャッシュ線を含み、その各キャッシュ線が複数のデータ・ワードを含んでおり、前記キャッシュ・メモリから前記マイクロプロセッサへ、前記複数のキャッシュ線から単一キャッシュ線を転送する方法であって、
　前記キャッシュ線データ・ワードの転送は、プロセッサのタイプ等にあわせた最適な転送順序に従って行われるとともに、
　最初のバスサイクル（サイクル１）で５又は６個のワードから成る出力ブロックのデータを転送する段階であり、前記サイクル１で転送される出力ブロックのデータが狭義のタグと、狭義のタグ以外の４又は５個のワードとを含む段階と、
　サイクル２で５又は６個のワードから成る出力ブロックのデータを転送する段階であり、前記サイクル２で転送される出力ブロックのデータが狭義のタグ以外の５又は６個のワードを含む段階と、
　サイクル３で５又は６個のワードから成る出力ブロックのデータを転送する段階であり、前記サイクル３で転送される出力ブロックのデータが狭義のタグ以外の５又は６個のワードを含む段階と、
の諸段階を含む方法」
　
（ウ）対比
　本願発明と先の米国出願の発明とを比較すると、先の米国出願の発明の「マイクロプロセッサ」、「バス」、「最初のバスサイクル（サイクル１）」、「サイクル２」、「サイクル３」、「狭義のタグ」は、それぞれ、本願発明の「プロセッサ」、「データバス」、「第１キャッシュ転送サイクル」、「第２キャッシュ転送サイクル」、「第３キャッシュ転送サイクル」、「キャッシュ・タグ・ワード」に相当する。
　
　本願の発明の詳細な説明及び図面を参照すると、本願発明における「データ・ワードからの」ワードには、本願の図４Ａ及び図４Ｂにおいて「ワードＡ．１」、「ワードＡ．２」等として記載されたワード以外に、「タグ／ＥＣＣ」として記載されたワードも含まれるから、先の米国出願の発明における、「狭義のタグ以外の」ワードと、本願発明における「データ・ワードからの」ワードは、同一の意味を有する。また、本願発明においては、第２キャッシュ転送サイクル、第３キャッシュ転送サイクルで転送されるワードは、「追加ワード」と記載されているが、先の米国出願の発明において、サイクル２及びサイクル３で転送されるワードも、サイクル１で転送されるワードに追加して転送されるワードである点に変わりはなく、両者の間に相違はない。
　
　本願発明の「第１グループ」、「第２グループ」、「第３グループ」は、各キャッシュ転送サイクルにおいて転送されるワードの全体に対して付けられた単なる名称であって、先の米国出願の発明のサイクル１〜３において転送される各「出力ブロックのデータ」が、それぞれ、本願発明の「第１グループ」、「第２グループ」、「第３グループ」に相当する。
　
　また、先の米国出願の発明において、ワード幅またはワードの個数が「５又は６」であるとは、本願発明において、ワード幅又はワードの個数がＭであって、かつ、Ｍ＝５又は６の場合に相当し、これはＭが３以上の場合に含まれる。
　
　そして、先の米国出願の発明における「プロセッサ-キャッシュ・インタフェース」のキャッシュ・メモリ側接続部分は、本願発明の「プロセッサ-キャッシュ・インタフェース」に相当するから、先の米国出願の発明において、「プロセッサ-キャッシュ・インタフェース」を、本願発明の「プロセッサ-キャッシュ・インタフェース」に相当するキャッシュ・メモリ側の接続部分とそれ以外のバス部分とに分けて考えると、先の米国出願の発明の「キャッシュ・メモリが、５又は６ワード幅のバスを含むプロセッサ-キャッシュ・インタフェースによりマイクロプロセッサと接続されている」構成は、本願発明の「キャッシュ・メモリがプロセッサ-キャッシュ・インタフェース」を含み、「プロセッサ-キャッシュ・インタフェースがＭワード幅データ・バスによって接続されている」構成に相当する。
　
　本願発明では、キャッシュ線データ・ワードの前記転送に対する最適な転送順序の決定が「Ｍ個のワードから成る第１グループを転送する段階」に含まれるものとされているが、先の米国出願の発明においても、キャッシュ線データ・ワードの最適な転送順序はサイクル１の転送を開始するまでに決定されていなければならないから、これをサイクル１における転送段階に含めてとらえれば、本願発明と変わるところはなく、本願の明細書の発明の詳細な説明及び図面の記載を参照しても、両者の間に実質的な差があることを裏付ける記載はない。
　
　したがって、両者は、
「プロセッサ及びキャッシュ・メモリを有するコンピュータ・システムにおいて、前記キャッシュ・メモリがプロセッサ-キャッシュ・インタフェース及び複数のキャッシュ線を含み、その各キャッシュ線が複数のデータ・ワードを含み、前記プロセッサ-キャッシュ・インタフェースがＭワード幅データ・バスによって接続されており、Ｍが３以上であり、前記キャッシュ・メモリから前記プロセッサへ、前記複数のキャッシュ線から単一キャッシュ線を転送する方法であって、
　第１キャッシュ転送サイクルでＭ個のワードから成る第１グループを転送する段階であり、前記Ｍ個のワードから成る第１グループがキャッシュ・タグ・ワードと、前記複数のデータ・ワードからのＭ−１個のワードとを含み、Ｍ個のワードから成る前記第１グループを転送する前記段階がキャッシュ線データ・ワードの前記転送に対する最適な転送順序を決定することを含むことから成る段階と、
　第２キャッシュ転送サイクルでＭ個のワードから成る第２グループを転送する段階であり、前記Ｍ個のワードから成る前記第２グループが前記複数のデータ・ワードからのＭ個の追加ワードを含んでいることから成る段階と、
　第３キャッシュ転送サイクルでＭ個のワードから成る第３グループを転送する段階であり、前記Ｍ個のワードから成る前記第３グループが前記複数のデータ・ワードからのＭ個の追加ワードを含んでいることから成る段階と、
の諸段階を含む方法」
である点で一致し、相違する点はない。
　
（エ）小括
　したがって、本願発明（本願の請求項１に係る発明）は、先の米国出願の発明と同一の発明であり、かつ、先の米国出願は、前記優先基礎米国出願の日までに取り下げられ、放棄され又は拒絶の処分を受けてもいないから、本願の請求項１に係る発明について、前記優先基礎米国出願は、パリ条約第４条に規定される「最初の出願」ではない。このため、本願の請求項１に係る発明について、前記優先基礎米国出願を根拠とするパリ優先権の利益を享受することはできないから、その新規性、進歩性等の判断の基準日は、本願の国際出願日である１９９７年（平成９年）１２月３０日である。
　
　なお、２．のとおり、平成１７年１月２７日付けの手続補正は却下されたが、平成１７年１月２７日付けの手続補正による上記本件補正１〜５に関連するいずれの限定事項も、やはり先の米国出願に含まれている（特に、本件補正３については、上記Ｄにおける「モジュラ４線形バースト」及び「モジュラ４インタリーブ・バースト」に関する記載があり、本件補正５については、上記Ｅに、９６ビット実施形態の場合は３個のバスサイクルを使うだけで実現できることが、上記Ｇにおいて、８０ビット実施形態の場合は４個のバスサイクルが必要であることが、それぞれ記載されている。）ことを、あわせて指摘しておく。
　
（３）引用発明
　原査定の拒絶の理由に引用され、本願の国際出願日前である１９９７年１２月１８日に頒布された、国際公開第９７／４８０４８号パンフレット（以下、「引用文献」という。）は、上記先の米国出願を優先権主張の基礎とするものであって、３．（２）（イ）において指摘したＡ〜Ｈに対応する事項が、それぞれ、２頁９行〜２１行（Ａ）、３頁２１行〜２５行（Ｂ）、３頁２２行〜４頁１行（Ｃ）、４頁１０行〜５頁２７行（Ｄ）、６頁８行〜１３行（Ｅ）、９頁３行〜８行（Ｆ）、９頁１５〜２０行（Ｇ）、１１頁２８行〜１２頁８行（Ｈ）に記載されている。
　
（４）対比・当審の判断
　したがって、３．（２）（イ）〜（エ）において検討したように、引用文献には、本願発明と同一の発明が記載されている。
　
（５）むすび
　以上のとおり、本願発明は、引用文献に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
　
　よって、結論のとおり審決する。