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　特願２０００−　９２５２２「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成１３年１０月１２日出願公開、特開２００１−２８３５９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年３月２９日の出願であって、平成１７年１０月１９日付けで拒絶査定がなされ、それに対して、同年１１月２１日に拒絶査定に対する審判請求がなされ、同年１２月２１日付けで手続補正がなされ、その後当審において、平成１９年１１月２７日付けで審尋がなされ、平成２０年１月２８日に回答書が提出され、平成２０年４月２４日付けで拒絶の理由が通知され、同年６月２０日付けで意見書が提出されるとともに手続補正がなされたものである。
　
２．本願発明
　本願の請求項１ないし５に係る発明は、平成２０年６月２０日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりである。
　「　【請求項１】　複数のメモリセルアレイブロックのうちの任意のメモリセルアレイブロックに対する情報の書き込み動作または消去動作と、該任意のメモリセルアレイブロックとは別の任意のメモリセルアレイブロックに対する読み出し動作とを同時に実行可能とする不揮発性半導体記憶装置において、
　別々の任意のメモリセルアレイブロックに対して書き込みまたは消去動作と読み出し動作とが同時に実行可能なメモリセルアレイブロック毎に、情報の書き込みおよび消去動作を禁止するブロックロック設定手段が設けられ、少なくとも一つのブロックロック設定手段にブロックロックが設定されており、
　当該メモリセルアレイブロックは、電気的に情報の書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、全てのトランジスタのソースが共通接続され、
　当該メモリセルアレイブロックは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダと、入力アドレス信号の列選択信号部分の信号値に応じて、前記ビット線を選択的にデータバスに接続する列デコーダとを備え、当該メモリセルアレイブロックが単一集積回路上に３個以上配設されている不揮発性半導体記憶装置。」
　
３．刊行物に記載された発明
３−１．刊行物１に記載された発明
３−１−１．これに対して、当審において平成２０年４月２４日付けで通知した拒絶の理由（以下、「当審拒絶理由」という。）において、「刊行物１」として引用した本願の出願日前に日本国内において頒布された特開平１０−１４４０８６号公報（以下、「刊行物１」という。）には、図１とともに以下の事項が記載されている。
　「【００２５】図１は、本発明の一実施形態である不揮発性半導体記憶装置（ブロック一括消去型１チップ・フラッシュメモリ）の回路構成図である。本実施形態に於いては、不揮発性メモリトランジスタとして、フローティングゲートを有し、書き込みは、チャネルホットエレクトロン注入により行い、消去は、ファウラーノードハイム電流によるトンネル消去により行う構成とした、フローティングゲート型ＭＯＳトランジスタが用いられている。
【００２６】図において、ＢＬ１、ＢＬ２、…、ＢＬＫは、それぞれ、上記フローティングゲート型ＭＯＳトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線（Ｗ１−１、Ｗ１−２、…、Ｗ１−Ｍ）、（Ｗ２−１、Ｗ２−２、…、Ｗ２−Ｍ）、…、（ＷＫ−１、ＷＫ−２、…、ＷＫ−Ｍ）を構成し、同一列のトランジスタのドレインが共通接続されて、ビット線（Ｂ１−１、…、Ｂ１−Ｎ）、（Ｂ２−１、…、Ｂ２−Ｎ）、…、（ＢＫ−１、…、ＢＫ−Ｎ）を構成し、更に、マトリクスを構成するすべてのトランジスタのソースが共通接続されて共通ソースＳ１、…、ＳＫを構成するメモリセルアレイブロックである。各メモリセルアレイブロックＢＬ１、…、ＢＬＫは、それぞれ、データ書き込み・読み出し時に、入力アドレス信号の列選択信号部分の信号値に応じて選択されたビット線を、データバスＤ−ＢＵＳ−１又はＤ−ＢＵＳ−２に択一的に接続する列デコーダＹＤ１、…、ＹＤＫを有する。また、各メモリセルアレイブロックＢＬ１、…、ＢＬＫは、それぞれ、上記共通ソースＳ１、…、ＳＫに、書き込み時、消去時及び読み出し時の所定印加電圧（書き込み時及び読み出し時はＧＮＤ（接地電圧）、消去時はＶＨＨ（高電圧））を選択的に出力するソース印加電圧選択出力回路ＳＶ１、…、ＳＶＫを有する。各ソース印加電圧選択出力回路ＳＶ１、…、ＳＶＫは、それぞれ、高電圧ＶＨＨ印加用のＰチャネルＭＯＳトランジスタＰ１１、…、ＰＫ１と、接地電圧ＧＮＤ印加用のＮチャネルＭＯＳトランジスタＮ１１、…、ＮＫ１とから成る。
【００２７】本実施形態においては、２個の行デコーダＸＤ１及びＸＤ２が設けられる。すなわち、ＸＤ１及びＸＤ２は、それぞれ、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダであり、一方の行デコーダＸＤ１は、メモリセルアレイブロックＢＬ１の各ワード線Ｗ１−１、…、Ｗ１−Ｍに接続されており、他方の行デコーダＸＤ２は、メモリセルアレイブロックＢＬＫの各ワード線ＷＫ−１、…、ＷＫ−Ｍに接続されている。
【００２８】また、本実施形態においては、データの読み出し動作と書き込み動作を同時実行させるために２組のデータバスＤ−ＢＵＳ−１とＤ−ＢＵＳ−２とが設けられる。Ｎ１及びＮ２は、それぞれ、データ書き込み時に、データバスＤ−ＢＵＳ−１及びＤ−ＢＵＳ−２に所定の書き込み用高電圧ＶＰＰを印加するためのＮチャネルＭＯＳトランジスタ、ＳＡ１及びＳＡ２は、それぞれ、データ読み出し時に、データバスＤ−ＢＵＳ−１及びＤ−ＢＵＳ−２の電流をセンスし、増幅して出力するセンスアンプ回路である。更に、ＭＵＸは、センスアンプ回路ＳＡ１又はＳＡ２の出力信号を、制御信号に応じて選択的に出力するマルチプレクサ回路である。
【００２９】更に、ＭＯＳ１、…、ＭＯＳ Ｋ−１は、それぞれ、各メモリセルアレイブロック間に介挿される、すなわち、各ブロックのワード線間に介挿されるスイッチングＭＯＳトランジスタ群であり、それぞれ、複数のＮチャネルＭＯＳトランジスタ（ＮＴ１−１、…、ＮＴ１−Ｍ）、…、（ＮＴ Ｋ−１−１、…、ＮＴ Ｋ−１−Ｍ）から成る。各ＭＯＳトランジスタ群のゲートは、それぞれ共通接続されて同一の制御電圧が印加される構成となっている。
【００３０】ＣＯＮ１、…、ＣＯＮ Ｋ−１は、それぞれ、スイッチングＭＯＳトランジスタ群ＭＯＳ１、…、ＭＯＳ Ｋ−１の共通接続ゲートに制御電圧Ｇ１、…、Ｇ Ｋ−１を出力するコンフィギュレーション回路であり、それぞれ、レジスタＲ１、…、Ｒ Ｋ−１と、該レジスタの記憶内容（”Ｈ”または”Ｌ”）に応じて、ＧＮＤまたはＶＸＸを選択的に出力するＣＭＯＳ回路ＣＭ１、…、ＣＭ Ｋ−１とから成る。
【００３１】上記スイッチングＭＯＳトランジスタ群とコンフィギュレーション回路とが、本発明に於ける特徴的構成要素である。
【００３２】以下、動作について説明する。
【００３３】メモリセルアレイブロックＢＬ１中のメモリセルＭ１−１１の記憶データを読み出しながら、メモリセルアレイブロックＢＬ２のメモリセルＭ２−２２に書き込みを行う場合を例にとり、読み出しと書き込みの並行動作を説明する。
【００３４】まず、ブロックＢＬ１とブロックＢＬ２との間においてワード線を電気的に分離するために、コンフィギュレーション信号線ＣＳＬを介して、レジスタＲ１に”Ｈ”が、また、レジスタＲ２〜Ｒ Ｋ−１に、それぞれ、”Ｌ”がセットされる。なお、このコンフィギュレーション動作は、電源投入後にコマンドにより、カスタマがセットすることも可能であり、また、フラッシュメモリ・メーカが出荷時に予めセットしておくこともできる。
【００３５】レジスタＲ１に”Ｈ”がセットされたことにより、ブロックＢＬ１のワード線Ｗ１−１、…、Ｗ１−Ｍと、ブロックＢＬ２のワード線Ｗ２−１、…、Ｗ２−Ｍとの間にあるＭＯＳトランジスタ群ＭＯＳ１のゲート制御電圧Ｇ１がＧＮＤレベルになり、該ＭＯＳトランジスタ群ＭＯＳ１の各トランジスタＮＴ１−１、…、ＮＴ１−Ｍが、オフ状態となって、ブロックＢＬ１のワード線Ｗ１−１、…、Ｗ１−Ｍと、ブロックＢＬ２のワード線Ｗ２−１、…、Ｗ２−Ｍとが、電気的に分離される。また、レジスタＲ２〜Ｒ Ｋ−１に”Ｌ”がセットされたことにより、他のブロック間のＭＯＳトランジスタ群ＭＯＳ２〜ＭＯＳ Ｋ−１のゲート制御電圧Ｇ２、…、Ｇ Ｋ−１は全てＶＸＸとなり、該ＭＯＳトランジスタ群の各トランジスタは全てオン状態となり、他のブロック間においては、ワード線は全て電気的に接続された状態となる。
【００３６】なお、上記列デコーダＹＤ１、…、ＹＤＫが、選択ビット線を、データバスＤ−ＢＵＳ−１とＤ−ＢＵＳ−２の何れに接続するかの制御も、コンフィギュレーション回路中のレジスタの記憶内容に基づいて行われており、”Ｈ”がセットされているレジスタが、レジスタＲｉ（ｉ＝１、…、Ｋ−１）であるとすると、ブロックＢＬ１からＢＬｉまでの列デコーダは、選択ビット線をデータバスＤ−ＢＵＳ−１に接続し、ブロックＢＬ ｉ＋１からＢＬＫまでの列デコーダは、選択ビット線をデータバスＤ−ＢＵＳ−２に接続する。
【００３７】メモリセルアレイブロックＢＬ１のメモリセルＭ１−１１から読み出しを行うために、制御信号Ｐ／Ｒ１を”Ｈ”にして、トランジスタＮ１１をオンさせ、共通ソースＳ１をＧＮＤレベルに設定すると共に、行デコーダＸＤ１からワード線Ｗ１−１に５Ｖ程度の読み出し用電圧を印加し、列デコーダＹＤ１を介してデータバスＤ−ＢＵＳ−１とビット線Ｂ１−１を接続し、ビット線Ｂ１−１に１Ｖ程度の電圧を印加して、その際に流れる電流の強弱をセンスアンプ回路ＳＡ１で増幅することで、読み出しが行われる。この際、ワード線Ｗ１−１に印加した５Ｖは、ＭＯＳトランジスタＮＴ１がオフとなっていることにより、ワード線Ｗ２−１以降に伝わることは無い。
【００３８】上記読み出し動作と並行して、メモリセルアレイブロックＢＬ２のメモリセルＭ２−２２に書き込みを行うために、制御信号Ｐ／Ｒ２を”Ｈ”にして共通ソースＳ２をＧＮＤレベルに設定すると共に、行デコーダＸＤ２によって、ワード線ＷＫ−２に１０Ｖ程度の書き込み用高電圧を印加する。コンフィギュレーション回路のＶＸＸの電圧値は、上記１０Ｖより若干高い１２Ｖ程度に設定されている。レジスタＲ２、…、レジスタＲ Ｋ−１には、”Ｌ”がセットされているので、上記１２Ｖは、制御電圧Ｇ２〜Ｇ Ｋ−１に直接現れる。これにより、メモリセルアレイブロックＢＬ２からＢＬ Ｋ−１までの間にあるスイッチングＭＯＳトランジスタ群の各トランジスタは全て導通するため、ワード線ＷＫ−２に印加された１０Ｖは、そのまま、ワード線Ｗ２−２に伝達される。なお、ワード線ＷＫ−２以外のワード線ＷＫ−１、ＷＫ−３、…、ＷＫ−Ｍは、行デコーダＸＤ２によって、全てＧＮＤレベルとなっているため、メモリセルアレイブロックＢＬ２のワード線Ｗ２−１、Ｗ２−３、…、Ｗ２−Ｍも全てＧＮＤレベルとなる。このとき、メモリセルアレイブロックＢＬ１とＢＬ２との間にあるスイッチングＭＯＳトランジスタ群の制御電圧はＧＮＤレベルとなっているため、該ＭＯＳトランジスタ群の各トランジスタは全てオフとなっており、メモリセルアレイブロックＢＬ２のワード線Ｗ２−１、…、Ｗ２−Ｍの電圧が、メモリセルアレイブロックＢＬ１のワード線に伝わることは無い。次に、制御信号ＰＧＥＮ２を”Ｈ”にすることで、データバスＤ−ＢＵＳ−２に高電圧が印加され、列デコーダＹＤ２を介して、ビット線Ｂ２−２に６Ｖ程度の電圧が印加され、メモリセルＭ２−２２に書き込みが行われる。メモリセルに正常に書き込まれたかどうかをベリファイするために、データバスＤ−ＢＵＳ−２を介して、センスアンプ回路ＳＡ２を用いて読み出しを行う。この読み出しの結果、正常に書き込みが行われていなかったときは、再書き込みが実行される。
【００３９】以上のように、メモリセルアレイブロックＢＬ１のメモリセルから読み出しを行いつつ、メモリセルアレイブロックＢＬ２のメモリセルに書き込みを行うことが可能となる。このように、各メモリセルアレイブロック間にスイッチングＭＯＳトランジスタ群を配置することで、メモリセルアレイブロックＢＬ１とＢＬ２とを、完全に独立させて、読み出しと書き込みを同時実行させることができる。なお、読み出しと書き込みを同時実行させる場合を例にとり、動作説明をしたが、全く同様に、読み出しと消去、あるいは、書き込みと消去を同時実行させることも可能である。また、２つのメモリセルアレイブロックへの書き込み動作を同時実行させることも可能なものである。更に、独立動作させるメモリセルアレイブロックの設定も全く任意であり、例えば、メモリセルアレイブロックＢＬ２とＢＬ３とを独立動作させたい場合は、レジスタＲ２（図示せず）に”Ｈ”をセットし、それ以外のレジスタ、すなわち、レジスタＲ１、Ｒ３、…、Ｒ Ｋ−１に”Ｌ”をセットすればよい。この場合、メモリセルアレイブロックＢＬ２とＢＬ３との間のスイッチングＭＯＳトランジスタ群の各トランジスタがオフとなり、メモリセルアレイブロックＢＬ２のワード線Ｗ２−１、…、Ｗ２−Ｍと、メモリセルアレイブロックＢＬ３のワード線Ｗ３−１、…、Ｗ３−Ｍ間が、電気的に切り離される。」
　
３−１−２．以上を総合すると、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が記載されているものと認められる。
　「メモリセルアレイブロックＢＬ１、…、ＢＬＫのうちの任意のメモリセルアレイブロックに対するデータの書き込み動作または消去動作と、該任意のメモリセルアレイブロックとは別の任意のメモリセルアレイブロックに対する読み出し動作とを同時に実行可能とする不揮発性半導体記憶装置において、
　メモリセルアレイブロックＢＬ１、…、ＢＬＫは、電気的にデータの書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線（Ｗ１−１、Ｗ１−２、…、Ｗ１−Ｍ）、（Ｗ２−１、Ｗ２−２、…、Ｗ２−Ｍ）、…、（ＷＫ−１、ＷＫ−２、…、ＷＫ−Ｍ）を構成し、同一列のトランジスタのドレインが共通接続されて、ビット線（Ｂ１−１、…、Ｂ１−Ｎ）、（Ｂ２−１、…、Ｂ２−Ｎ）、…、（ＢＫ−１、…、ＢＫ−Ｎ）を構成し、マトリクスを構成するすべてのトランジスタのソースが共通接続され、
　メモリセルアレイブロックＢＬ１、…、ＢＬＫは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダＸＤ１及びＸＤ２と、入力アドレス信号の列選択信号部分の信号値に応じて、前記ビット線を選択的にデータバスＤ−ＢＵＳ−１又はＤ−ＢＵＳ−２に接続する列デコーダＹＤ１、…、ＹＤＫとを備えている不揮発性半導体記憶装置。」
　
３−２．刊行物２に記載された発明
３−２−１．また、当審拒絶理由において、「刊行物２」として引用した本願の出願日前に日本国内において頒布された特開平１０−１３４５８６号公報（以下、「刊行物２」という。）には、図１とともに以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】本発明は、電気的にデータの書き替えが可能な不揮発性半導体記憶装置に関する。」
　「【０００４】そこで、上記ＥＰＲＯＭとＥＥＰＲＯＭの利点を兼ね備えた不揮発性半導体記憶装置として、フラッシュメモリが開発された。このフラッシュメモリのメモリセルは、例えば米国特許５２４９１５８号や米国特許５２４５５７０号などにおいて開示されているように、図８に示すようなＭＯＳ（Metal Oxide Semiconductor）・ＦＥＴ（Field Effect Transistor）の制御ゲートＣＧの下層に設けたゲート酸化膜中に浮遊ゲート（floating gate）ＦＧを絶縁して配置した浮遊ゲート型ＦＥＴ構造のセルトランジスタからなり、ＥＰＲＯＭやＥＥＰＲＯＭのセルトランジスタと類似の構造をなす。しかし、フラッシュメモリは、このセルトランジスタをチップ単位やブロック単位で一括して消去することにより、メモリセルの選択トランジスタを省略して１トランジスタ／１セル構造を可能にしたものであるため、ＥＰＲＯＭと同程度の安いビット単価を得て大容量化に適したものとなる。しかも、ＥＥＰＲＯＭと同様に電気的なデータの書き込みと消去が可能であるため、安価なプラスチックパッケージが利用でき、チップの脱着の手間もなくすことができる。なお、このフラッシュメモリは、セルトランジスタがビット線に１個ずつ接続されるＮＯＲ型と、直列接続された複数個のセルトランジスタが一括してビット線に接続されるＮＡＮＤ型とが一般的である。」
　「【００１２】上記フラッシュメモリは、ＲＡＭ（Random Access Memory）などと異なり、データの書き込みや読み出しの他に、ブロック消去やチップ一括消去およびステータスレジスタの読み出しなどの多数の動作状態を備えている。」
　「【００１３】また、上記消去動作をブロック単位で行うフラッシュメモリは、このブロック（消去ブロック）の大きさが不均等なものと、このブロックの大きさが均等な均等ブロック型のものとがある（米国特許５２４５５７０号）。そして、このような複数のブロックを備えたフラッシュメモリには、各ブロック内のデータを保護するために、それぞれのブロックごとにＢＰ（Block Protect）データを記憶するためのＢＰデータ記憶領域を設ける場合がある。この場合、ＢＰデータ記憶領域にＢＰデータが記憶されているときには、原則としてそのブロック内のデータの消去と書き込みが禁止される。」
　「【００４６】図１〜図７に本発明の一実施形態を示す。本実施形態は、不揮発性半導体記憶装置としてフラッシュメモリを用いた場合について説明する。このフラッシュメモリは、図１に示すように、メモリセルアレイがＮ個のブロック１に分割されている。これらの各ブロック１は、それぞれ同じサイズ（ビット数）であってもよいし（均等ブロック型）、サイズが不均等であってもよい（例えばブートブロック型）。また、ブートブロック型では、図１に示すブロック１とは別に、特定の端子に高電圧を印加した場合にのみ消去と書き込みが可能となるブートブロックを備えている。なお、各ブロック１は、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｃ　Ｄｒｉｖｅ）互換システムに用いられるフラッシュメモリなどの場合にはセクタと称する場合もある。
　【００４７】このフラッシュメモリには、各ブロック１に対応させて、ＢＰデータ記憶領域１ａとＥＣデータ記憶領域１ｂとが設けられている。これらのＢＰデータ記憶領域１ａとＥＣデータ記憶領域１ｂは、データを不揮発性記憶する１ビット以上の記憶領域であり、各ブロック１のメモリセルアレイの一部に設けてもよいし、これとは別に設けた不揮発性の記憶領域によって構成することもできる。後に詳細に説明するように、このＢＰデータ記憶領域１ａは、ＢＰデータ（ブロックプロテクトデータ）が記憶されている場合に、そのブロック１への消去と書き込みを禁止しデータを保護するためのものであり、ＥＣデータ記憶領域１ｂは、ＥＣデータ（消去終了データ）が記憶されている場合に、そのブロック１への前回の消去動作が正常に終了したことを示すためのものである。
　【００４８】ライトステートマシン２は、これらのブロック１内のメモリセルにデータを書き込むための書き込み（プログラム）動作や、このメモリセルのデータをブロック１ごとの単位で消去するための消去動作などを実行する回路である。行デコーダ／センス回路３は、外部から入力されたアドレスに基づいてワード線を選択し、列デコーダ４は、ビット線を選択する。また、ブロック選択回路５は、ブロック１を選択する。そして、読み出し動作の場合には、選択されたメモリセルからビット線に読み出したデータを行デコーダ／センス回路３でセンスして外部に出力し、書き込み動作の場合には、外部から入力されたデータを選択されたメモリセルに書き込む。」
　「【００６０】ＷＰ信号がＨレベル（アクティブ）であれば、上記データ書き込みコマンドやブロック消去コマンドが入力された場合にも、ライトステートマシン２は、以降で説明する場合を除いて、ＢＰデータ記憶領域１ａにＢＰデータが記憶されているブロック１への消去動作と書き込み動作を禁止する。しかし、このＷＰ信号がＨレベル（アクティブ）であっても、ＢＰデータが記憶されていないブロック１への消去動作と書き込み動作は実行する。また、ＷＰ信号がＬレベル（非アクティブ）であれば、ＢＰデータの記憶の有無にかかわらず、いずれのブロック１への消去動作と書き込み動作も実行する。したがって、一旦ＢＰデータ記憶領域１ａにＢＰデータが記憶されたブロック１のデータは、原則としてＷＰ解除コマンドによってＷＰ信号をＬレベル（非アクティブ）にしない限り書き換えることができない。
【００６１】上記ライトステートマシン２は、ブロック１の消去動作を実行する際に、そのブロック１のＢＰデータ記憶領域１ａのデータも消去してＢＰデータ以外のデータに書き換えるようになっている。なお、ＢＰデータ記憶領域１ａは、消去されると全てのビットが“１”となるので、ＢＰデータを“０”のビットを含むデータに定めれば、ＢＰデータ記憶領域１ａを消去するだけでＢＰデータ以外のデータとすることができる。ＢＰデータ記憶領域１ａに記憶されたＢＰデータを書き換えて保護状態を解除するのは、この消去動作の場合だけであり、ＢＰデータのみを直接書き換えるコマンドは用意されていない。また、ライトステートマシン２は、ブロック１の消去を実行する際に、そのブロック１のＥＣデータ記憶領域１ｂのデータも消去し、この消去動作の終了時にＥＣデータを書き込むようになっている。ＥＣデータ記憶領域１ｂのデータが書き換えられるのは、この消去動作の場合だけである。」
　
３−２−２．以上を総合すると、刊行物２には、以下の発明（以下、「刊行物２発明」という。）が記載されているものと認められる。
　「消去動作をブロック単位で行う不揮発性半導体記憶装置において、それぞれのブロックごとにデータの消去と書き込みを禁止するＢＰデータ記憶領域が設けられている不揮発性半導体記憶装置。」
　
４．対比　
４−１．刊行物１発明の「メモリセルアレイブロックＢＬ１、…、ＢＬＫ」、「データ」、「ワード線（Ｗ１−１、Ｗ１−２、…、Ｗ１−Ｍ）、（Ｗ２−１、Ｗ２−２、…、Ｗ２−Ｍ）、…、（ＷＫ−１、ＷＫ−２、…、ＷＫ−Ｍ）」、「ビット線（Ｂ１−１、…、Ｂ１−Ｎ）、（Ｂ２−１、…、Ｂ２−Ｎ）、…、（ＢＫ−１、…、ＢＫ−Ｎ）」は、各々本願発明の「複数のメモリセルアレイブロック」、「情報」、「ワード線」、「ビット線」に相当している。
　そして、刊行物１発明において、「メモリセルアレイブロック」は、ＢＬ１、…、ＢＬＫで示されるＫ個が存在しいるが、刊行物１の図１には、「ブロック１」、「ブロック２」、及び「ブロックＫ」の３個のブロックが記載されていることからみて、刊行物１発明は、３個以上のブロックが配設されていることを前提としていることは明らかである。
　
４−２．したがって、本願発明と刊行物１発明とは、
　したがって、本願発明と刊行物１発明とを対比すると、両者は、
　「複数のメモリセルアレイブロックのうちの任意のメモリセルアレイブロックに対する情報の書き込み動作または消去動作と、該任意のメモリセルアレイブロックとは別の任意のメモリセルアレイブロックに対する読み出し動作とを同時に実行可能とする不揮発性半導体記憶装置において、
　当該メモリセルアレイブロックは、電気的に情報の書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、全てのトランジスタのソースが共通接続され、
　当該メモリセルアレイブロックは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダと、入力アドレス信号の列選択信号部分の信号値に応じて、前記ビット線を選択的にデータバスに接続する列デコーダとを備え、当該メモリセルアレイブロックが単一集積回路上に３個以上配設されている不揮発性半導体記憶装置。」
　
　である点で一致し、以下の点で相違している。
（相違点）
　本願発明は、「別々の任意のメモリセルアレイブロックに対して書き込みまたは消去動作と読み出し動作とが同時に実行可能なメモリセルアレイブロック毎に、情報の書き込みおよび消去動作を禁止するブロックロック設定手段が設けられ、少なくとも一つのブロックロック設定手段にブロックロックが設定されて」いるのに対して、刊行物１発明は、そのような構成を有していない点。
　
５．判断
５−１．以下、相違点について検討する。
　刊行物２発明の「ブロック」、「消去」、「書き込み」が、各々刊行物１発明の「メモリセルアレイブロック」、「消去動作」、「書き込み動作」に相当するものであることは明らかである。
　また、刊行物１発明と刊行物２発明とは、ともに不揮発性半導体記憶装置という共通の技術分野に属する発明であり、かつ、刊行物１の図１、及び００２５段落の「図１は、本発明の一実施形態である不揮発性半導体記憶装置（ブロック一括消去型１チップ・フラッシュメモリ）の回路構成図である。」という記載から明らかなように、刊行物１発明も、刊行物２発明と同様、「メモリセルアレイブロック」毎に消去を行うものであることが明らかである。
　さらに、刊行物２の「このような複数のブロックを備えたフラッシュメモリには、各ブロック内のデータを保護するために、それぞれのブロックごとにＢＰ（Block Protect）データを記憶するためのＢＰデータ記憶領域を設ける場合がある。」（００１３段落）、「このＢＰデータ記憶領域１ａは、ＢＰデータ（ブロックプロテクトデータ）が記憶されている場合に、そのブロック１への消去と書き込みを禁止しデータを保護するためのものであり、」（００４７段落）という記載からみて、「ＢＰデータ記憶領域」は、ブロック内のデータを誤消去や誤書き込みから保護するという技術課題を解決するために設けられるものであることが明らかであり、また、刊行物１発明においても、「メモリセルアレイブロック」内のデータを誤消去や誤書き込みから保護するという技術課題は当然に有しているものと認められる。
　したがって、刊行物１発明と刊行物２発明とを組み合わせ、刊行物１発明において、「それぞれのブロックごとにデータの消去と書き込みを禁止するＢＰデータ記憶領域が設けら」れるようにすることは、当業者が容易に想到し得た事項である。
　
５−２．刊行物２発明の「ＢＰデータ記憶領域」は、「ブロックごとにデータの消去と書き込みを禁止する」ために設けられるものであるから、刊行物２発明である「不揮発性半導体記憶装置」を実際に動作させる際には、「ＢＰデータ記憶領域」を機能させなければ意味をなさないこと、換言すれば、「それぞれのブロックごとに」、「ＢＰデータ記憶領域」に「データの消去と書き込みを禁止するＢＰデータ」を設定する手段を設けるとともに、少なくとも一つの「ＢＰデータ記憶領域」に、当該「ブロック」の「データの消去と書き込みを禁止する」「ＢＰデータ」が記憶されていなければ意味をなさないことは、当業者にとって自明である。
　したがって、刊行物１発明において、「それぞれのブロックごとに」、「ＢＰデータ記憶領域」に「データの消去と書き込みを禁止するＢＰデータ」を設定する手段が設けられ、少なくとも一つの「ＢＰデータ記憶領域」に、当該「ブロック」の「データの消去と書き込みを禁止する」「ＢＰデータ」が記憶されているようにすることは、当業者が容易に想到し得た事項である。
　さらに、刊行物１発明における「メモリセルアレイブロック」は、元より、別々の任意のメモリセルアレイブロックに対して書き込みまたは消去動作と読み出し動作とが同時に実行可能なものであることは明らかである。
　
５−３．そして、刊行物２発明の「ブロック」が、本願発明の「メモリセルアレイブロック」に相当するものであり、また、上記５−２．に記載した、「それぞれのブロックごとに」、「ＢＰデータ記憶領域」に「データの消去と書き込みを禁止するＢＰデータ」を設定する手段は、本願発明の「情報の書き込みおよび消去動作を禁止するブロックロック設定手段」に相当するものであり、さらに、少なくとも一つの「ＢＰデータ記憶領域」に、当該「ブロック」の「データの消去と書き込みを禁止する」「ＢＰデータ」が記憶されていることは、本願発明の「少なくとも一つのブロックロック設定手段にブロックロックが設定されている」ことに相当するものであるから、刊行物１発明と刊行物２発明とを組み合わせ、刊行物１発明において、本願発明の如く、「別々の任意のメモリセルアレイブロックに対して書き込みまたは消去動作と読み出し動作とが同時に実行可能なメモリセルアレイブロック毎に、情報の書き込みおよび消去動作を禁止するブロックロック設定手段が設けられ、少なくとも一つのブロックロック設定手段にブロックロックが設定されて」いるようにすることは、当業者が容易に想到し得た事項である。
　
５−４．なお、この点に関連して、請求人は平成２０年６月２０日付けの意見書の【意見の内容】（３）において、
　「即ち、本願請求項１の発明のように、情報の書き込みおよび消去動作を禁止するブロックロック設定手段が設けられたメモリセルアレイブロックであって、そのメモリセルアレイブロックが、電気的に情報の書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、全てのトランジスタのソースが共通接続され、しかも、このメモリセルアレイブロックは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダと、入力アドレス信号の列選択信号部分の信号値に応じて、ビット線を選択的にデータバスに接続する列デコーダとを備え、このメモリセルアレイブロックが単一集積回路上に３個以上配設されています。この点で、一つのメモリアレイブロックに多数（例えば数千）設けられた小さい記憶容量の消去ブロックであって、この小さい記憶容量の消去ブロック毎にロックビットが設定されるＢＰデータ記憶領域が設けられた刊行物２とは、その構成を全く相違するものです。
　特に、セキュリティが必要な情報および情報の書き換えを必要としない情報として、パーソナルコンピュータに接続された周辺機器を制御するためのまとまったソフトウェアであるＢＩＯＳ（ベーシック・インプット／アウトプット・システム）のように１回書き込めば、以後は書き換える必要がないまとまったデータを格納可能とするメモリアレイブロックの場合、本願請求項１の発明のようにメモリアレイブロック単位で一括してロックビットが設定でき、他のメモリアレイブロックへの書き込みまたは消去動作中に、ＢＩＯＳが格納されているメモリアレイブロックを読み出し専用でアクセスできるということは、一つのメモリアレイブロックに数千と設けられ消去ブロック毎にロックビットを設定する刊行物２の場合に比べて、構成が複雑にならず、ロックビットの設定が容易かつ効率的で、その設定回路構成自体も大幅に簡略化できるという本願請求項１の発明に特有の顕著な作用・効果を奏するものであります。
　このように、情報量によっては、刊行物２では多数の消去ブロックに跨って記憶せざるを得ないブロックサイズの情報でも、本願請求項１の発明では、例えば一つのメモリセルアレイブロックに一括して記憶でき、または逆に、多数の消去ブロックに跨って記憶せざるを得ないブロックサイズの情報を一つのメモリセルアレイブロックに格納できるように記憶容量を設定でき、一つのメモリセルアレイブロックに記憶後に、一つの「ブロックロック設定手段」にブロックロックを設定するだけで容易かつ効率的に不正書き換えを防止できます。
　したがって、刊行物１に刊行物２を単に組み合わせても、本願請求項１の発明のように、「情報の書き込みおよび消去動作を禁止するブロックロック設定手段が設けられたメモリセルアレイブロック」であって、その「メモリセルアレイブロックが、電気的に情報の書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、全てのトランジスタのソースが共通接続され、しかも、このメモリセルアレイブロックは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダと、入力アドレス信号の列選択信号部分の信号値に応じて、ビット線を選択的にデータバスに接続する列デコーダとを備え、このメモリセルアレイブロックが単一集積回路上に３個以上配設されている」具体的特徴構成は全く得られないものです。」
　と主張しているので、これについて検討する。
　
５−５．まず、本願発明は、「メモリセルアレイブロック」に関して、「当該メモリセルアレイブロックは、電気的に情報の書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、全てのトランジスタのソースが共通接続され、　当該メモリセルアレイブロックは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダと、入力アドレス信号の列選択信号部分の信号値に応じて、前記ビット線を選択的にデータバスに接続する列デコーダとを備え、当該メモリセルアレイブロックが単一集積回路上に３個以上配設されている」ことが特定されているにすぎず、「メモリセルアレイブロック」の行数も、列数も、容量も特定されていないのであるから、本願発明における「メモリセルアレイブロック」の記憶容量と、刊行物２発明における消去動作を行う単位である「ブロック」、すなわち「消去ブロック」の記憶容量に差異があるとはそもそも認められず、当該差異を根拠として、本願発明の進歩性を肯定する請求人の主張は採用できない。
　
５−６．出願人の主張については、以上のとおりであるが、さらに、本願発明の「メモリセルアレイブロック」の記憶容量と刊行物２発明の「消去ブロック」の記憶容量に差異があると仮定して、一応検討を進める。
　上記４−２．において検討したとおり、刊行物１発明は、本願発明の「メモリセルアレイブロックが、電気的に情報の書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、全てのトランジスタのソースが共通接続され、しかも、このメモリセルアレイブロックは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダと、入力アドレス信号の列選択信号部分の信号値に応じて、ビット線を選択的にデータバスに接続する列デコーダとを備え、このメモリセルアレイブロックが単一集積回路上に３個以上配設され」に相当する構成を有する不揮発性半導体記憶装置に関する発明である。そして、当該発明に対して、刊行物２発明である「消去動作をブロック単位で行う不揮発性半導体記憶装置において、それぞれのブロックごとにデータの消去と書き込みを禁止するＢＰデータ記憶領域が設けられている不揮発性半導体記憶装置。」を組み合わせることにより、本願発明の如く「情報の書き込みおよび消去動作を禁止するブロックロック設定手段が設けられたメモリセルアレイブロックであって、そのメモリセルアレイブロックが、電気的に情報の書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、全てのトランジスタのソースが共通接続され、しかも、このメモリセルアレイブロックは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダと、入力アドレス信号の列選択信号部分の信号値に応じて、ビット線を選択的にデータバスに接続する列デコーダとを備え、このメモリセルアレイブロックが単一集積回路上に３個以上配設され」る構成とすることは、上記５−１．ないし５−３．において検討したとおり当業者が容易に想到し得た事項である。
　したがって、たとえ、刊行物２発明が「情報の書き込みおよび消去動作を禁止するブロックロック設定手段が設けられたメモリセルアレイブロックであって、そのメモリセルアレイブロックが、電気的に情報の書き込み、消去および読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、全てのトランジスタのソースが共通接続され、しかも、このメモリセルアレイブロックは、入力アドレス信号の行選択信号部分の信号値に応じて、所定のワード線選択信号を出力する行デコーダと、入力アドレス信号の列選択信号部分の信号値に応じて、ビット線を選択的にデータバスに接続する列デコーダとを備え、このメモリセルアレイブロックが単一集積回路上に３個以上配設され」る構成を有しておらず、本願発明の「メモリセルアレイブロック」の記憶容量と刊行物２発明の「消去ブロック」の記憶容量に差異があったとしても、それを理由にして、刊行物１発明と刊行物２発明とを組み合わせても当該構成が得られないという出願人の主張は採用することができない。
　
５−７．したがって、本願発明は、刊行物１発明及び刊行物２発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。