【事件の表示】
　平成１１年特許願第　３９７０５号「乗算器および乗算阻止方法」拒絶査定不服審判事件〔平成１１年１０月　８日出願公開、特開平１１−２７２４５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年２月１８日（優先権主張：平成１０年２月１９日、優先権主張国：米国）に出願されたものであって、平成１５年１０月３０日付けで拒絶査定がなされ、これに対し、平成１６年２月２日に拒絶査定不服審判が請求されるとともに、同年３月２日付けで手続補正がなされたものである。
　
　
第２．平成１６年３月２日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１６年３月２日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成１６年３月２日付けの手続補正（以下「本件補正」という。）により補正された特許請求の範囲は、次の通りである。
　
「【請求項１】　第１被演算数を符号化するブース符号化回路と第２被演算数
[Ａi、Ａi-1、．．．]
　
該ブース符号化回路は出力信号（ＮＥＧ、Ｘ１、Ｘ２）を生成しており、一方の信号は第２被演算数の倍数が加算または減算されるべきかどうかを示すサイン信号（ＮＥＧ）を形成し、他方の信号は該倍数の絶対規模を決定する規模信号（Ｘ１、Ｘ２）であり、前記乗算器はブース符号化回路の出力信号（ＮＥＧ、Ｘ１、Ｘ２）と部分積出力（ｐｐ）を生成する第２被演算数[Ａi、Ａi-1、．．．]を受信する部分積生成回路を備え、
　該部分積生成回路のクリティカルパスは、部分積生成回路を通して部分積出力（ｐｐ）へ伝達する前記規模信号（Ｘ１、Ｘ２）によって決定されており、前記乗算器はさらに、
　前記ブース符号化回路の
前記サイン信号（ＮＥＧ）の
前記
の最終段へ通過させること
[２１１]を備え、それによってクリティカルパスの遅延に影響を与えておらず、さらに前記乗算器は、
　前記第２被演算数
[Ａi、Ａi-1、．．．]
[２１３][２１５]を備え、それによって前記クリティカルパスの遅延に影響を与えていない
　　【請求項２】　前記第１ゲートと第２ゲートは、共通の制御信号により制御されることを特徴とする請求項１記載の乗算器。
　　【請求項３】　前記第１ゲートと第２ゲートは、共通の制御信号により制御され、
　前記制御信号は、第１動作状態においては、前記ＮＥＧ出力と前記被演算数の通過を阻止し、第２動作状態においては、前記ＮＥＧ出力と前記被演算数の通過を許可する第１値を採ることを特徴とする請求項１記載の乗算器。
　　【請求項４】　前記第１動作状態は、乗算が実行されていない時であり、
　前記第２動作状態は、乗算が実行されている時であることを特徴とする請求項３記載の乗算器。
　　【請求項５】　前記部分積生成回路は、
２個のトランスミッションゲートに
　　【請求項６】　前記第１被演算数を符号化するブース符号化回路と第２被演算数を受信する入力とを有する乗算器における乗算の実行を阻止する方法において、
　
該ブース符号化回路は出力信号（ＮＥＧ、Ｘ１、Ｘ２）を生成しており、一方の信号は第２被演算数の倍数が加算または減算されるべきかどうかを示すサイン信号（ＮＥＧ）を形成し、他方の信号は該倍数の絶対規模を決定する規模信号（Ｘ１、Ｘ２）であり、前記乗算器はブース符号化回路の出力信号（ＮＥＧ、Ｘ１、Ｘ２）と部分積出力（ｐｐ）を生成する第２被演算数[Ａi、Ａi-1、．．．]を受信する部分積生成回路を備えており、
　前記方法は、
　
乗算
サイン信号（ＮＥＧ）の
前記
を有し、それによってクリティカルパスの遅延に影響を与えておらず、そして前記方法はさらに、
　
乗算
前記
有し、それによって乗算器のクリティカルパスの遅延に影響を与えていない
　　【請求項７】　前記
阻止するステップの両方
　　【請求項８】　第１被演算数を符号化するブース符号化回路を有する乗算器内で用いられる部分積生成回路において、
　３状態ＸＯＲゲートとして構成されたマルチプレクサとインバータと、
　前記マルチプレクサへの制御信号の入力を阻止するマスキング回路とを有し、
　前記３状態ＸＯＲゲートは、制御信号の入力が阻止されたときには３状態であることを特徴とする部分積生成回路。
　　【請求項９】　前記ＸＯＲゲートが３状態になる直前に存在した前記ＸＯＲゲートの出力に値を維持する
バスキーパー回路を
　　【請求項１０】　前記マスキング回路は、前記制御信号の解除を遅延させる少なくとも１個の制御可能な遅延回路を有することを特徴とする請求項８記載の回路。
　　【請求項１１】　前記マルチプレクサは、
２個のトランスミッションゲートから
　　【請求項１２】　前記マルチプレクサの制御信号は、前記ブース符号化回路からのＮＥＧ出力とこのＮＥＧ出力の相補出力に応答し、
　前記トランスミッションゲートの第１ゲートには前記ブース符号化回路からのＮＥＧ出力が与えられ、前記トランスミッションゲートの第２ゲートには前記ＮＥＧ出力の相補出力（ＮＥＧＢ）が与えられることを特徴とする請求項１１記載の回路。
　　【請求項１３】　第１被演算数を符号化するブース符号化回路と第２被演算数
[Ａi、Ａi-1、．．．]
　
乗算が
を有し、それによって乗算器のクリティカルパスの遅延に影響を与えておらず、そして前記方法はさらに、
　
乗算が
を有し、それによって乗算器のクリティカルパスの遅延に影響を与えていない
　　【請求項１４】　乗算器の部分積生成回路の乗算の実行を阻止する方法において、
　前記部分積生成回路は３状態ＸＯＲゲートを有しており、該方法は、
　乗算の実行が要求されていないときは、前記３状態ＸＯＲゲートを３状態にするステップを含むことを特徴とする部分積生成回路の乗算を阻止する方法。
　　【請求項１５】　乗算操作が要求されない場合、前記３状態ＸＯＲゲートの非３状態を遅延させるステップを含み、
　ブース符号化器からのＮＥＧ信号に関し、まだ処理されていない部分積出力信号が安定状態を採るまで前記３状態ＸＯＲゲートは３状態のままであることを特徴とする請求項１４記載の方法。
　　【請求項１６】　第１被演算数を符号化するブース符号化回路を含む乗算器に用いられる部分積生成回路において、
　前記ブース符号化回路のＮＥＧ出力を前記乗算器の部分積生成回路に与えることを制御する第１ゲートと、
　前記第２被演算数を前記乗算器の部分積生成回路に与えることを制御する第２ゲートとを有することを特徴とする部分積生成回路。
　　【請求項１７】　出力を生成するために２つの被演算数を乗算する乗算器において、
　制御信号に応答して前記出力の状態を変化させることをディスエイブルする回路を有し、
　前記ディスエイブルする回路は、前記乗算器のクリティカルパスを長くしない
ことを特徴とする乗算器。
　　【請求項１８】　第１被演算数を符号化するブース符号化回路を含む乗算器に用いられる部分積回路において、
　前記ブース符号化回路のＮＥＧ出力を前記乗算器の部分積生成回路に与えることを制御する手段
を有し、それによって乗算器のクリティカルパスの遅延に影響を与えておらず、そして前記部分積生成回路はさらに、
　前記第２被演算数を前記乗算器の部分積生成回路に与えることを制御する手段と
を有し、それによって乗算器のクリティカルパスの遅延に影響を与えていない
　　【請求項１９】　被演算数記憶手段と、
　２個の被演算数を乗算する乗算器と、からなるプロセッサにおいて、
　前記乗算器は、制御信号に応答して乗算器の出力の状態を変化させることをディスエイブルする回路を含み、
　前記ディスエイブルする回路は、前記乗算器のクリティカルパスから外れた場所に配置され、
　これにより前記乗算器の動作速度が前記ディスエイブルする回路により低下しないことを特徴とするプロセッサ。
　　【請求項２０】　被演算数記憶手段と、
　乗算器と、からなるプロセッサにおいて、
　前記乗算器は、
　ブース符号化回路のＮＥＧ出力を前記乗算器の部分積生成回路に与えることを制御する第１ゲート
[２１１] を有し、それによって乗算器のクリティカルパスの遅延に影響を与えておらず、そして前記プロセッサは
　第２被演算数を前記乗算器の部分積生成回路に与えることを制御する第２ゲート
[２１３][２１５]を有し、それによって乗算器のクリティカルパスの遅延に影響を与えていない
　
　
２．本件補正の適否の検討
　本件補正は、
　請求項１に記載した発明を特定するために必要な事項である「第２被演算数」について「[Ａi、Ａi-1、．．．]」との限定を付加し、「ブース符号化回路」について「該ブース符号化回路は出力信号（ＮＥＧ、Ｘ１、Ｘ２）を生成しており、一方の信号は第２被演算数の倍数が加算または減算されるべきかどうかを示すサイン信号（ＮＥＧ）を形成し、他方の信号は該倍数の絶対規模を決定する規模信号（Ｘ１、Ｘ２）であり、前記乗算器はブース符号化回路の出力信号（ＮＥＧ、Ｘ１、Ｘ２）と部分積出力（ｐｐ）を生成する第２被演算数[Ａi、Ａi-1、．．．]を受信する部分積生成回路を備え、 
　該部分積生成回路のクリティカルパスは、部分積生成回路を通して部分積出力（ｐｐ）へ伝達する前記規模信号（Ｘ１、Ｘ２）によって決定されており、前記乗算器はさらに、」との限定を付加し、「ＮＥＧ」について「前記サイン信号（ＮＥＧ）の」との限定を付加し、「部分積生成回路」について「前記」との限定を付加し、「与えること」について「の最終段へ通過させること」との限定を付加し、「第１ゲート」について「[２１１]を備え、それによってクリティカルパスの遅延に影響を与えておらず、さらに前記乗算器は、」との限定を付加し、「第２ゲート」について「[２１３][２１５]を備え、それによって前記クリティカルパスの遅延に影響を与えていない」との限定を付加し、
　請求項５及び１１に記載した発明を特定するために必要な事項である「２個のトランスミッションゲート（３３１，３３３）」について「２個のトランスミッションゲーに」との限定を付加し、
　請求項６に記載した発明を特定するために必要な事項である「方法」について「該ブース符号化回路は出力信号（ＮＥＧ、Ｘ１、Ｘ２）を生成しており、一方の信号は第２被演算数の倍数が加算または減算されるべきかどうかを示すサイン信号（ＮＥＧ）を形成し、他方の信号は該倍数の絶対規模を決定する規模信号（Ｘ１、Ｘ２）であり、前記乗算器はブース符号化回路の出力信号（ＮＥＧ、Ｘ１、Ｘ２）と部分積出力（ｐｐ）を生成する第２被演算数[Ａi、Ａi-1、．．．]を受信する部分積生成回路を備えており、 前記方法は、」との限定を付加し、「（Ａ）乗算」及び「（Ｂ）乗算」について「乗算」との限定を付加し、「ＮＥＧ」について「前記サイン信号（ＮＥＧ）の」との限定を付加し、「部分積生成回路」について「前記」との限定を付加し、２つの「阻止するステップ」についてそれぞれ「を有し、それによってクリティカルパスの遅延に影響を与えておらず、そして前記方法はさらに、」、「を有し、それによって乗算器のクリティカルパスの遅延に影響を与えていない」との限定を付加し、
　請求項７に記載した発明を特定するために必要な事項である「（Ａ）（Ｂ）のステップ」について「阻止するステップの両方」との限定を付加し、
　請求項９に記載した発明を特定するために必要な事項である「バスキーパー回路（３４３）」について「バスキーパー回路」との限定を付加し、
　請求項１３に記載した発明を特定するために必要な事項である「第２被演算数」について「[Ａi、Ａi-1、．．．]」との限定を付加し、「（Ａ）乗算」及び「（Ｂ）乗算」について「乗算」との限定を付加し、２つの「阻止するステップ」についてそれぞれ「を有し、それによってクリティカルパスの遅延に影響を与えておらず、そして前記方法はさらに、」、「を有し、それによって乗算器のクリティカルパスの遅延に影響を与えていない」との限定を付加し、
　請求項１８に記載した発明を特定するために必要な事項である「ＮＥＧ出力を前記乗算器の部分積生成回路に与えることを制御する手段」について「を有し、それによって乗算器のクリティカルパスの遅延に影響を与えておらず、そして前記部分積生成回路はさらに、」との限定を付加し、「第２被演算数を前記乗算器の部分積生成回路に与えることを制御する手段とを」について「有し、それによって乗算器のクリティカルパスの遅延に影響を与えていない」との限定を付加し、
　請求項２０に記載した発明を特定するために必要な事項である「第１ゲート」について「[２１１] を有し、それによって乗算器のクリティカルパスの遅延に影響を与えておらず、そして前記プロセッサは」との限定を付加し、「第２ゲート」について「[２１３][２１５]を有し、それによって乗算器のクリティカルパスの遅延に影響を与えていない」との限定を付加、
するものであって、特許法１７条の２第４項２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の各請求項に係る発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２−１）独立特許要件についての検討
（２−１−１）記載不備
　補正後の請求項１及び５において、「倍数の絶対規模を決定する規模信号」という記載があるが、「倍数の絶対規模」、「規模信号」なる用語は一般に用いられる技術用語ではないため、具体的に何を意味するのか不明りょうであり、また、どのようにして算出されるか不明りょうである。そして、発明の詳細な説明を参酌したとしても、「倍数の絶対規模を決定する規模信号」については記載も説明もされておらず、かつ、自明なことでもないから、特許を受けようとする発明が明確でない。
　
　したがって、本件補正による請求項１及び５の記載は、特許法第３６条第６項第２号に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができない。
　よって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（２−１−２）進歩性
[１] 本願補正発明
　本願の請求項１６に係る発明（以下、「本願補正発明」という。）は、上記特許請求の範囲の請求項１６に記載されたとおりのものと認める。
　
[２] 刊行物
　原査定の拒絶の理由に引用された、特開平９−１０１８７７号公報（以下、「刊行物」という。）には、図面と共に、次のような記載がある。
　
【０００１】
【発明の属する技術分野】本発明は、ブースエンコーダを備えており、被乗数データと乗数データとを入力し、被乗数データと乗数データを乗算することにより、積データを求める乗算演算方法及び乗算演算装置に関する。
【０００２】
【発明が解決しようとする課題】近年、携帯機器の急速普及に伴い、半導体製品の低消費電力化が望まれている。殊に、その半導体製品の中で高速に動作し電力消費が激しい乗算器はさらに低消費電力の要求が強い。また、乗算器への強い要求としては、高速処理という面もある。乗算器の高速処理のために、しばしば用いられる手法としてブースアルゴリズムがある。これは、乗算器に入力される乗数を複数ビットごとに分割し、分割されたそれぞれの部分と被乗数とから部分積を生成することで、図６に示す一般的な計算方法に比べ図７に示すように部分積の段数を減らし、加算を行う回数を減らすことによって、高速に乗算を行うためのものである。例えば、２次のブースアルゴリズムを用いた２進数での被乗数ｘと乗数ｙとの乗算、ｘ×ｙを考えると、部分積生成には、被乗数ｘと乗数ｙとの各ビットが用いられるのではなく、図８に示すように被乗数ｘの各ビットである被乗数ビットｘm、被乗数ビットＸmよりも１ビット下位の被乗数ビットｘm-1と、ブースエンコーダ１の３つの出力とが用いられる。尚、ブースエンコーダ１とは、上述のように乗算器に入力された乗数に対してブースアルゴリズムに基づき所定ビット数毎に分割された分割乗数をブースアルゴリズムに従い符号化するエンコーダである。又、ブースエンコーダ１の３つの出力とは、被乗数ビットｘmと乗算を行うための値であるブースエンコーダ出力Ｘ、被乗数ビットｘmよりも１ビット下位の被乗数ビットｘm-1と乗算を行うための値であるブースエンコーダ出力２Ｘ、及び部分積結果を論理反転させるためのブースエンコーダ出力ＣＯＭＰ（コンプリメント）である。ここで、本例では２次のブースアルゴリズムの場合を考えているので、上記出力Ｘ，出力２Ｘ，出力ＣＯＭＰの論理は、予め乗数ｙの最下位ビットから３ビットづつに分割された乗数ｙの各ビットを示す乗数ビットｙnと、乗数ビットｙnよりも１ビット上位の乗数ビットｙn+1と、乗数ビットｙnよりも１ビット下位の乗数ビットｙn-1とを用いて以下のように表される。
　
【０００６】さらに最終の乗算結果は、例えば図９に示すような乗算器にて得られる。即ち、最終の乗算結果は、各段における部分積生成回路（図内ではＰＰにて示す。）から出力される部分積結果を半加算器（図内ではＨＡにて示す。）や全加算器（図内ではＦＡにて示す。）を用いて加算処理して得られる。乗算演算装置を使用する際、被乗数ｘと乗数ｙのそれぞれの入力値が直接バスから供給されたり、それぞれの入力値をレジスタ化し、汎用レジスタとして使用したりする場合がある。この場合、被乗数ｘと乗数ｙのそれぞれの入力に値がセットされるたびに乗算が開始されるため、乗算結果を必要としない場合でも、回路動作による電流消費が起こり低消費電力の要求に答えられなくなる。これを回避するためには、乗数又は被乗数のどちらかもしくは両方の入力値として零をセットし、部分積出力が固定されるようにすることが考えられる。図８の乗数ｙ側の入力のように、ブースエンコーダ１の入力となる側の乗算器入力を零にセットしたときは、上記ブースエンコーダ１の出力Ｘ，２Ｘ，ＣＯＭＰはともに「Ｌ」（ロー）となる。よって、図８に示す部分積生成回路２に供給される被乗数ｘの入力値のような、ブースエンコーダ１の入力とならない側の乗算器入力の内容が変化しても部分積出力は常に「Ｌ」に固定されるので、乗算器内で流れる電流を低減できる。しかし、逆にブースエンコーダ１の入力とならない側の乗算器入力、即ち上記被乗数ｘの入力値を零にセットしたときは、ブースエンコーダ１への入力となる側の乗算器入力、即ち乗数ｙの内容が変化すると、ブースエンコーダ１の出力も変化する。よって部分積出力も変化してしまい、ひいては、その後段の加算器も動作するため、従来技術では、乗算器全体として大きな電流消費になるという問題がある。本発明は、このような問題点を解決するためになされたもので、ブースアルゴリズムを用いた乗算演算装置の入力の内容が絶えず変化する構成であるとき、消費電力を低減可能にする乗算演算方法及び乗算演算装置を提供することを目的とする。
　
【００１６】
【発明の実施の形態】本発明の一実施形態である乗算演算方法及び乗算演算装置について図を参照しながら以下に説明する。尚、上記乗算演算方法は上記乗算演算装置にて実行されるものである。図１は、本発明の第１の実施形態を示し、２次のブースアルゴリズムを用いた乗算演算装置の構成内の１つの部分積を生成するための部分積生成部分のブロック図を表したものである。この部分積生成部分には、ブースアルゴリズムを用いて乗算する従来の部分積演算回路と同様に、予め乗数ｙが分割された分割乗数が供給されるブースエンコーダ１及び部分積生成回路２が設けられ、第１実施形態ではさらに零検出回路１０と零検出回路１０の出力側に接続される第１ゼロ送出回路２０が設けられる。２次のブースアルゴリズムに対応して零検出回路１０には、被乗数のうちのビットｘm、及び該ビットｘmよりも１ビット下位のビットであるビットｘm-1が供給され、零検出回路１０はこれらのビットｘm、ｘm-1の両方がゼロの場合にＨレベルの信号を第１ゼロ送出回路２０へ送出する。第１ゼロ送出回路２０は、零検出回路１０の出力信号が供給されるインバータ２１と、２入力端子を有しインバータ２１の出力信号が上記入力端子の一方に供給されるＡＮＤ回路２２〜２４とから構成される。尚、ＡＮＤ回路２２の他方の入力端子には分割乗数ｙn-1が供給され、ＡＮＤ回路２３の他方の入力端子には分割乗数ｙn-1よりも１ビット上位の分割乗数ｙnが供給され、ＡＮＤ回路２４の他方の入力端子には分割乗数ｙnよりも１ビット上位の分割乗数ｙn+1が供給される。
【００１７】このように構成される第１の実施形態における乗算演算装置の動作を説明する。ｘ，ｙの乗算において、上記分割乗数はＡＮＤ回路２２〜２４の上記他方の入力端子へ供給され、被乗数ｘは部分積生成回路２へ供給される。ここで、ブースエンコーダ出力を入力としない側の部分積生成回路２の入力である被乗数ｘが零にセットされると、零検出回路１０はブースエンコーダ出力を入力としない側の部分積生成回路２の入力が零にセットされたことを検出し、「Ｈ」レベルの信号を出力する。この「Ｈ」出力は、インバータ回路２１にて論理反転されて「Ｌ」レベル信号となりＡＮＤ回路２２〜２４に供給される。よって、ブースエンコーダ入力となる側の入力データである乗数ｙの値がたとえさまざまに変化しようとも、ＡＮＤ回路２２〜２４からブースエンコーダ１へ送出されるデータは常に「Ｌ」となる。又、ブースエンコーダは、数３に示すような論理をしているため、ブースエンコーダ１の入力データがすべて「Ｌ」であるとその出力データも「Ｌ」になる。尚、ブースエンコーダ１における数３に示す論理動作は公知の動作である。
　
【００１９】又、部分積生成回路２は数４に示すような論理動作をするため、部分積生成回路２の入力データが「Ｌ」であると、部分積結果Ｐmnも「Ｌ」に固定される。尚、部分積生成回路２における数４に示す論理動作は公知の動作である。
【００２０】
【数４】
【００２１】このように、ブースエンコーダ１の入力となる側の分割乗数の内容がさまざまに変化してもブースエンコーダ１が動作することはなく、さらに部分積結果Ｐmnも変化することがなくなるので後段の加算器も動作することがなく、したがって乗算演算装置内で電流が流れることはなくなる。この場合、もちろんブースエンコーダ１への入力であるＡＮＤ回路２２ないし２４の出力がすべて「Ｈ」でもかまわない。
　
【００２４】図３は、本発明の第３の実施形態を示し、２次のブースアルゴリズムを用いた乗算演算装置の構成内の１つの部分積を生成するための部分積生成部分のブロック図を表したものである。この第３実施形態では、当該乗算演算装置の外部から乗算処理停止信号ＳＴＢＹＢが供給される場合であり、ブースエンコーダ１及び部分積生成回路２に加え、さらに第３ゼロ送出回路４０及び第４ゼロ送出回路５０を設けた。尚、上記乗算処理停止信号ＳＴＢＹＢとは、乗算処理停止信号ＳＴＢＹを論理反転させた信号をいう。第３ゼロ送出回路４０は、２入力端子を有し上記乗算処理停止信号ＳＴＢＹＢが上記入力端子の一方に供給されるＡＮＤ回路４１〜４３とから構成される。尚、ＡＮＤ回路４１の他方の入力端子には分割乗数ｙn-1が供給され、ＡＮＤ回路４２の他方の入力端子には分割乗数ｙn-1よりも１ビット上位の分割乗数ｙnが供給され、ＡＮＤ回路４３の他方の入力端子には分割乗数ｙnよりも１ビット上位の分割乗数ｙn+1が供給される。第４ゼロ送出回路５０は、２入力端子を有し上記乗算処理停止信号ＳＴＢＹＢが上記入力端子の一方に供給されるＡＮＤ回路５１，５２とから構成される。尚、ＡＮＤ回路５１の他方の入力端子には被乗数ｘmが供給され、ＡＮＤ回路５２の他方の入力端子には被乗数ｘmよりも１ビット下位の被乗数ｘm-1が供給される。
【００２５】このように構成される第３の実施形態における乗算演算装置の動作を説明する。乗算処理停止信号ＳＴＢＹＢを「Ｌ」レベルにすることによって、ブースエンコーダ１の入力側のデータである分割乗数が変化しても、ＡＮＤ回路４１〜４３からブースエンコーダ１には常に「Ｌ」レベルの信号が送出される。又、ブースエンコーダ１の出力を入力としない側に供給されるデータである、部分積生成回路２の入力である被乗数ｘの値が零以外のあらゆる場合においても、ＡＮＤ回路５１，５２によって部分積生成回路２には常に「Ｌ」レベルの信号が供給される。よって、部分積生成回路２の結果は常に「Ｌ」に固定でき、乗算演算装置内で電流が流れることはなくなり消費電力を低減することができる。
【００２６】図４は、本発明の第４の実施形態を示し、２次のブースアルゴリズムを用いた乗算演算装置の構成内の１つの部分積を生成するための部分積生成部分のブロック図を表したものである。この第４実施形態においても第３実施形態と同様に、当該乗算演算装置の外部から乗算処理停止信号ＳＴＢＹＢが供給される場合であり、第４実施形態における乗算演算装置は、第３実施形態における第３ゼロ送出回路４０に代えて、第５ゼロ送出回路として２入力端子を有するＡＮＤ回路６０を設けたものである。このようなＡＮＤ回路６０の一方の入力端子には、上記乗算処理停止信号ＳＴＢＹＢが供給され、ＡＮＤ回路６０の他方の入力端子にはブースエンコーダ１の出力信号のうちの一つである出力ＣＯＭＰが入力される。
【００２７】このように構成される第４の実施形態における乗算演算装置の動作を説明する。  第３実施形態において動作説明したように、第４ゼロ送出回路５０により部分積生成回路２には常に「Ｌ」レベルの信号が供給される。又、ブースエンコーダ１の入力となる側の入力データである分割乗数ｙn-1、ｙn、ｙn+1がさまざまな値に変化することでブースエンコーダ１の出力Ｘ，２Ｘ，ＣＯＭＰは変化するが、ＡＮＤ回路６０の出力信号は部分積生成回路２の入力段では「Ｌ」に固定される。よって部分積結果ＰＰmnも「Ｌ」に固定されるので、乗算演算装置の消費電力を少なくすることができる。
　
　これらの記載によれば、刊行物には、次の発明（以下、「刊行物発明」という。）が開示されていると認めることができる。
（ａ）
　ブースエンコーダを備えており、被乗数データと乗数データとを入力し、被乗数データと乗数データを乗算することにより、積データを求める乗算演算装置であって、（【０００１】）
（ｂ）
　ブースアルゴリズムを用いた２進数での被乗数ｘと乗数ｙとの乗算、ｘ×ｙを考えると、部分積生成には、被乗数ｘの各ビットである被乗数ビットｘm、被乗数ビットＸmよりも１ビット下位の被乗数ビットｘm-1と、ブースエンコーダ１の３つの出力とが用いられ、
　ブースエンコーダ１とは、乗算器に入力された乗数に対してブースアルゴリズムに基づき所定ビット数毎に分割された分割乗数をブースアルゴリズムに従い符号化するエンコーダであり、
　ブースエンコーダ１の３つの出力とは、被乗数ビットｘmと乗算を行うための値であるブースエンコーダ出力Ｘ、被乗数ビットｘmよりも１ビット下位の被乗数ビットｘm-1と乗算を行うための値であるブースエンコーダ出力２Ｘ、及び部分積結果を論理反転させるためのブースエンコーダ出力ＣＯＭＰ（コンプリメント）であり、（【０００２】）
（ｃ）
　被乗数ｘと乗数ｙのそれぞれの入力に値がセットされるたびに乗算が開始されるため、乗算結果を必要としない場合でも、回路動作による電流消費が起こり低消費電力の要求に答えられなくなことを回避するためには、乗数又は被乗数のどちらかもしくは両方の入力値として零をセットし、部分積出力が固定されるようにすることが考えられ、
　本発明は、ブースアルゴリズムを用いた乗算演算装置の入力の内容が絶えず変化する構成であるとき、消費電力を低減可能にする乗算演算装置を提供することを目的とし、（【０００６】）
（ｄ）
　２次のブースアルゴリズムを用いた乗算演算装置の構成内の１つの部分積を生成するための部分積生成部分のブロック図において、部分積生成部分には、予め乗数ｙが分割された分割乗数が供給されるブースエンコーダ１及び部分積生成回路２が設けられ、（【００１６】）
（ｅ）
　ブースエンコーダ１の入力となる側の分割乗数の内容がさまざまに変化してもブースエンコーダ１が動作することはなく、さらに部分積結果Ｐmnも変化することがなくなるので後段の加算器も動作することがなく、したがって乗算演算装置内で電流が流れることはなくなり、（【００２１】）
（ｆ）
　乗算処理停止信号ＳＴＢＹＢは、乗算演算装置の外部から供給され、乗算処理停止信号ＳＴＢＹを論理反転させた信号をいい、
　ＡＮＤ回路５１の他方の入力端子には被乗数ｘmが供給され、ＡＮＤ回路５２の他方の入力端子には被乗数ｘmよりも１ビット下位の被乗数ｘm-1が供給され、（【００２４】）
（ｇ）
　乗算処理停止信号ＳＴＢＹＢを「Ｌ」レベルにすることによって、部分積生成回路２の入力である被乗数ｘの値が零以外のあらゆる場合においても、ＡＮＤ回路５１，５２によって部分積生成回路２には常に「Ｌ」レベルの信号が供給され、よって、部分積生成回路２の結果は常に「Ｌ」に固定でき、乗算演算装置内で電流が流れることはなくなり消費電力を低減することができ、（【００２５】）
（ｈ）
　ＡＮＤ回路６０を設けたものでは、ＡＮＤ回路６０の一方の入力端子には、上記乗算処理停止信号ＳＴＢＹＢが供給され、ＡＮＤ回路６０の他方の入力端子にはブースエンコーダ１の出力信号のうちの一つである出力ＣＯＭＰが入力され、
　当該乗算演算装置の外部から乗算処理停止信号ＳＴＢＹＢが供給される場合は、（【００２６】）
　ブースエンコーダ１の入力となる側の入力データである分割乗数ｙn-1、ｙn、ｙn+1がさまざまな値に変化することでブースエンコーダ１の出力Ｘ，２Ｘ，ＣＯＭＰは変化するが、ＡＮＤ回路６０の出力信号は部分積生成回路２の入力段では「Ｌ」に固定され、よって部分積結果ＰＰmnも「Ｌ」に固定されるので、乗算演算装置の消費電力を少なくすることができる、（【００２７】）
　乗算演算装置。　
　
　
[３] 対比
　本願補正発明と刊行物発明とを比較する。
（イ）
　刊行物発明の「乗数ｙが分割された分割乗数ｙn-1、ｙn、ｙn+1」、「被乗数ｘの各ビットである被乗数ビットｘm、被乗数ビットＸmよりも１ビット下位の被乗数ビットｘm-1」、「ＡＮＤ回路６０」、「ＡＮＤ回路５１，５２」、「ブースエンコーダ１」、「部分積生成回路２」、「乗算演算装置」は、それぞれ本願補正発明の「第１被演算数」、「第２被演算数」、「第１ゲート」、「第２ゲート」、「ブース符号化回路」、「部分積生成回路」、「乗算器」に相当する。
（ロ）
　刊行物発明では、ブースエンコーダ１は、分割乗数ｙが分割された分割乗数ｙn-1、ｙn、ｙn+1が供給され、ブースエンコーダ出力Ｘ、２Ｘを出力するから、本願補正発明の「第１被演算数を符号化するブース符号化回路」に相当し、また、刊行物発明では、部分積生成回路２は、ブースエンコーダ１を含む乗算演算装置に用いられているから、本願補正発明の「ブース符号化回路を含む乗算器に用いられる部分積生成回路」に相当する。
（ハ）
　刊行物発明では、ブースエンコーダ１は、部分積結果を論理反転させるためのブースエンコーダ出力ＣＯＭＰ（コンプリメント）を出力し、部分積生成回路２に供給されるから、本願補正発明の「ブース符号化回路のＮＥＧ出力を前記乗算器の部分積生成回路に与える」とは、「ブース符号化回路の信号出力を前記乗算器の部分積生成回路に与える」点で一致する。
　また、刊行物発明の「ＡＮＤ回路６０」は、一方の入力端子には、乗算処理停止信号ＳＴＢＹＢが供給され、他方の入力端子にはブースエンコーダ１の出力信号のうちの一つである出力ＣＯＭＰが入力され、ブースエンコーダ１の入力となる側の入力データである分割乗数ｙn-1、ｙn、ｙn+1がさまざまな値に変化することでブースエンコーダ１の出力Ｘ，２Ｘ，ＣＯＭＰは変化するが、乗算結果を必要としない場合に、乗算処理停止信号ＳＴＢＹＢを「Ｌ」レベルにすることによって、ＡＮＤ回路６０の出力信号は部分積生成回路２の入力段では「Ｌ」に固定され、よって部分積結果ＰＰmnも「Ｌ」に固定されるので、乗算演算装置の消費電力を少なくすることができるものであるから、本願補正発明の「ブース符号化回路のＮＥＧ出力を前記乗算器の部分積生成回路に与えることを制御する第１ゲート」に相当する。
（ニ）
　刊行物発明の「ＡＮＤ回路５１，５２」は、いずれも入力端子の一方に乗算処理停止信号ＳＴＢＹＢが供給され、ＡＮＤ回路５１の他方の入力端子には被乗数ｘmが供給され、ＡＮＤ回路５２の他方の入力端子には被乗数ｘmよりも１ビット下位の被乗数ｘm-1が供給され、乗算処理停止信号ＳＴＢＹＢを「Ｌ」レベルにすることによって、部分積生成回路２の入力である被乗数ｘの値が零以外のあらゆる場合においても、ＡＮＤ回路５１，５２によって部分積生成回路２には常に「Ｌ」レベルの信号が供給され、よって、部分積生成回路２の結果は常に「Ｌ」に固定でき、乗算結果を必要としない場合に、乗算演算装置の消費電力を少なくすることができるものであるから、本願補正発明の「第２被演算数を前記乗算器の部分積生成回路に与えることを制御する第２ゲート」に相当する。
　
　したがって、両者は、
　「第１被演算数を符号化するブース符号化回路を含む乗算器に用いられる部分積生成回路において、
　前記ブース符号化回路の信号出力を前記乗算器の部分積生成回路に与えることを制御する第１ゲートと、
　前記第２被演算数を前記乗算器の部分積生成回路に与えることを制御する第２ゲートとを有することを特徴とする部分積生成回路。」
の点で一致し、以下の点で相違している。
　
［相違点］
　ブース符号化回路の「信号出力」が、本願補正発明では、ＮＥＧ出力であるのに対して、刊行物発明では、「ＣＯＭＰ（コンプリメント）」である点。
　
[４] 判断
［相違点］について
　本願補正発明の「ＮＥＧ出力」の意味するところは、特許請求の範囲の記載のみでは必ずしも明確でないので、当初明細書の記載を参考にすると、ブース符号化器の出力信号であること以上の詳しい説明はない。
　そこで、一般的に、Ｂｏｏｔｈのアルゴリズムを用いた乗算器において、Ｂｏｏｔｈ符号化回路で乗数Ｙの連続する３ビットをエンコードし、部分積が負であることを示すＮＥＧ信号を出力し、部分積生成回路に供給して、ビットを反転して出力することは、周知（例えば、原査定の拒絶の理由に引用された特開平８−２３４９６５号公報（第７〜９，１６段落、図５，６等参照。）、特開昭５５−１０５７３２号公報（第２ページ左下欄第１２行〜第３ページ左上欄第４行、第２図等参照。）等参照。）であることを参酌すれば、本願補正発明の「ＮＥＧ出力」も部分積が負であることを示す信号であるとみるのが相当である。
　そうすると、刊行物発明の「部分積結果を論理反転させるためのブースエンコーダ出力ＣＯＭＰ（コンプリメント）」も部分積が負であることを示すから、本願の「ＮＥＧ出力」として用いることは、刊行物発明及び周知技術から当業者が容易に想到し得たことである。
　
　そして、本願補正発明の作用効果も、刊行物発明及び周知技術から当業者が予測できる範囲のものである。
　
[５] まとめ
　したがって、本願補正発明は、刊行物発明及び周知技術から当業者が容易に想到し得たものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
　したがって、本件補正による請求項１６の記載は、特許法第２９条第２項に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができない。
　よって、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
（２−２）本件補正についてのむすび
　以上のとおり、本件補正は、特許法第３６条第６項第２号の規定、及び特許法第２９条第２項の規定に基づき、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
　平成１６年３月２日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜２０に係る発明は、平成１５年１月３１日付けの手続補正書で補正された明細書の特許請求の範囲の請求項１〜２０に記載された事項により特定されるとおりのものであるが、その請求項１６記載の発明（以下、「本願発明」という。）は、平成１６年３月２日付けの手続補正で補正されていないので、上記本願補正発明と同じであるから、上記「第２．２．（２−１−２）[５]」の理由により当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は、刊行物発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　
　よって、結論のとおり審決する。