【事件の表示】
　平成１１年特許願第　７９６８６号「多信号のクランプ装置」拒絶査定不服審判事件〔平成１２年１０月　６日出願公開、特開２０００−２７８１３２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明 
　本件出願は、平成１１年３月２４日の出願であって、平成１９年５月３１日付けで拒絶査定され、同年７月５日に審判請求がなされたものであるところ、
　本件出願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年２月２１日付けで補正された明細書および図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものである。 
　
（本願発明）
　「【請求項１】　複数のアナログ信号入力部と、前記複数のアナログ信号入力部に接続された複数の容量手段で直流成分を遮断する入力手段と、前記複数の容量手段で直流成分を遮断した後のアナログ信号をアナログスイッチを用いて時分割に多重化する時分割多重手段と、前記アナログスイッチで時分割多重したアナログ信号をデジタル変換する１個のＡ−Ｄ変換手段と、前記１個のＡ−Ｄ変換手段により、変換されたデジタルデータをそれぞれ入力信号別にデータを分離するデータ分離手段と、前記データ分離手段で分離されたデータと基準値信号を比較する比較手段と、前記基準値信号に対する前記分離されたデータの変動分に追従させて電流源の切り替えを制御する電流源制御手段と、前記電流源は前記複数のアナログ信号入力部にそれぞれ存在し、複数のアナログ信号別に同時に、前記電流源制御手段からの制御信号で調整される出力強度の異なる複数のトランジスタとにより構成したことを特徴とする多信号のクランプ装置。」 
　なお、本願については、審判請求後の平成１９年８月２日付けで手続補正がされたが、これは上記本願発明とは別の参考例に関する発明の詳細な説明の記載の補正であるため、上記のように認定した。
　
　
２．引用例に記載された発明 
（１）原査定の拒絶の理由に引用された刊行物である特開平９−２４７４９７号公報（以下、「引用例」という。）には、「クランプ回路」として、図面と共に次の記載がある。
　
イ．「【０００１】
【発明の属する技術分野】本発明はクランプ回路に関わり、特にアナログ／デジタルコンバータに適用して好適なものである。
【０００２】
【従来の技術】従来からテレビジョン受像機等において、例えばアナログ映像信号をデジタル映像信号に変換する場合、安定したデジタル映像信号を取り出すため、アナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバータ」という）に入力するアナログ映像信号をクランプするクランプ回路が設けられている。
【０００３】ここで、図５にテレビジョン受像機等においてアナログ映像信号をクランプする従来のクランプ回路のブロック図の一例を示す。この図において、一点鎖線で示すアナログクランプ回路１００は、コンデンサーＣ1 ，Ｃ2 、コンパレータ１０１、スイッチ回路１０２、電流制御回路１０３で構成されている。
【０００４】コンデンサーＣ1 は入力されるアナログの入力信号Ｓ1 から直流成分を除去するカップリングコンデンサー、コンパレータ１０１はコンデンサーＣ1 で直流成分がカットされたアナログ信号Ｓ2 と基準電圧Ｖref が入力されており、基準電圧Ｖref とアナログ信号Ｓ2 を比較して比較信号Ａ1 を出力する。なお、基準電圧Ｖref はアナログ信号Ｓ2 を所定のレベルでクランプするための電圧が設定されている。」（２頁１〜２欄）
　
ロ．「【００１４】
【発明の実施の形態】以下、本発明の実施の形態について説明する。図１は本発明の実施の形態であるデジタルクランプ回路のブロック図の一例を示したものである。この図において、コンデンサーＣ1 は入力されるアナログ信号Ｓ1 から直流成分を除去するコンデンサーである。Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流成分が除去されたアナログ信号Ｓ2 を所定のデジタル出力信号ＤにＡ／Ｄ変換して出力するようになされている。
【００１５】デジタル演算処理回路１０は、ラッチ回路１１、ノイズシェイピング回路１２、演算回路１３、及び入力エンコーダ回路１４で構成されている。ラッチ回路１１は、所定のタイミング周期でクランプパルス信号が入力されており、デジタル出力信号Ｄからクランプパルス信号が入力されるタイミング周期でデジタルデータをラッチするようになされている。
【００１６】ノイズシェイピング回路１２はノイズによる影響を除去するため、ラッチ回路１１でラッチされたデジタルデータのノイズシェイピング処理を行っており、この部分に存在する色副搬送波信号の平均化を行うと共に、量子化雑音を高域側に押しやってデジタルデータのノイズを低減している。演算回路１３は基準クランプデータが入力されており、ノイズシェイピング回路１２でノイズが除去されたデジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する。
【００１７】入力エンコーダ回路１４は、入力された差分データを電流出力型デジタル／アナログコンバータ（以下、「電流出力型Ｄ／Ａコンバータ」という）２０の入力形態に対応したコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に変換して出力する。電流出力型Ｄ／Ａコンバータ２０は、入力エンコーダ１４回路からのコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた電流ＩOUT でコンデンサーＣ1に充放電電流を供給し、所望のクランプ電圧が印加されるように構成されている。
【００１８】ここで、アナログ入力信号Ｓ1 として、例えばアナログ映像信号が入力された時の動作を図２を参照して説明する。先ず、図２（ａ）に示すようなアナログ映像信号がアナログ信号Ｓ1 として入力されると、コンデンサーＣ1 で直流成分が除去される。この直流成分が除去されたアナログ映像信号Ｓ2 はＡ／Ｄコンバータ１に入力され、ここでＡ／Ｄ変換されてデジタル映像信号Ｄとして出力される。
【００１９】このデジタル映像信号Ｄは、図示していないが後段のブロックに供給されると共に、デジタル演算処理回路１０のラッチ回路１１に供給される。ラッチ回路１１では、デジタル映像信号Ｄからクランプパルス信号がオンとなる期間のデジタルデータをラッチするようになされている。この時、ラッチ回路１１に入力されているクランプパルス信号は、図２（ｂ）に示すような映像信号のペデスタルレベルに対応した周期ｔCLとされており、例えば４ｆSCの周期でデジタル信号をラッチすると共に、ラッチ回路１１でラッチされた例えば８サンプル分のデータがペデスタルレベルとなるようにしている。なお、クランプパルス信号がオンとなる期間に数回、ペデスタルレベルのデジタルデータを取り込んでラッチするようにしてもよい。
【００２０】ラッチ回路１１でラッチされたデジタルデータはノイズシェイピング回路１２に入力され、例えばラッチ回路１１でデジタルデータが数回ラッチされていれば、そのデジタルデータが平均化された後、ノイズ成分を除去するためのノイズシェイピング処理が行われて演算回路１３に出力される。
【００２１】演算回路１３には基準クランプデータとして映像信号のペデスタルレベルを所望のレベルでクランプするためのペデスタルクランプデータが入力されており、ノイズシェイピング回路１２から出力されるデジタルデータとペデスタルクランプレベルデータの差分が演算されて、その差分データが入力エンコーダ回路１４に出力される。
【００２２】入力エンコーダ回路１４においては、この差分データを電流出力型デジアナコンバータ回路２０の入力形態に対応した所定のコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に変換する。例えば演算回路１３から出力される差分データが正の値となる時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分データだけ下げるためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力するようになされている。
【００２３】また逆に、差分データが負の値となる時は、アナログ映像信号Ｓ2 のペデスタルレベルを差分データだけ上げるためのコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）を電流出力型Ｄ／Ａコンバータ２０に出力する。
【００２４】このコントロール信号（Ｐ0 〜Ｐn ，Ｎ0 〜Ｎn ）に基づいて、電流出力型Ｄ／Ａコンバータ２０からアナログ映像信号Ｓ2 のラインに供給する電流ＩOUT が制御されると共に、この電流ＩOUT がコンデンサーＣ1 で電圧に変換されることで、アナログ映像信号Ｓ2 は基準クランプデータに対応した所望のクランプ電圧でクランプされることになる。
【００２５】つまり、このように構成される本実施の形態であるデジタルクランプ回路においては、デジタル演算処理回路１０でＡ／Ｄコンバータ１から出力されるデジタル映像信号Ｄのペデスタルレベルとされるデジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データに基づいて電流出力型Ｄ／Ａコンバータ２０からアナログ映像信号Ｓ2 のラインに供給する電流ＩOUT を制御している。
【００２６】よって、デジタル演算処理回路１０の演算回路１３に入力される基準クランプデータを映像信号のペデスタルクランプレベルに設定することで、所望のクランプレベルでクランプされたデジタル映像信号Ｄを得ることができる。」（３頁４欄〜４頁６欄）
　
ハ．「【００２７】次に、図３に電流出力型Ｄ／Ａコンバータ２０の一例として４ビットの電流出力型Ｄ／Ａコンバータ回路の一例を示す。この図に示す４ビット電流出力型Ｄ／Ａコンバータ２０は、破線で囲った第１の電流発生回路２１、第２の電流発生回路２２、第３の電流発生回路２３、第４の電流発生回路２４、及びバイアス制御回路２５から構成されている。この場合、図１に示したデジタル演算処理回路１０の入力エンコーダ回路１４からのコントロール信号は、この４ビット電流出力型Ｄ／Ａコンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。
【００２８】第１の電流発生回路２１は、Ｐ型トランジスタＴP1，ＴP2、Ｎ型トランジスタＴN1，ＴN2によって構成されており、Ｐ型トランジスタＴP1のドレイン端子には電源電圧（ＶDD）、ゲート端子はバイアス電圧がそれぞれ印加されていると共に、ソース端子はＰ型トランジスタＴP2のドレイン端子と接続されている。Ｐ型トランジスタＴP2のゲート端子には、入力エンコーダ回路１４から差分データの第１ビットに対応したコントロール信号Ｐ0 が入力されている。
【００２９】一方、Ｎ型トランジスタＴN1のドレイン端子はアース（ＶSS）に接続されていると共に、ゲート端子にはバイアス電圧が印加されている。また、ソース端子はＮ型トランジスタＴN2のドレイン端子と接続されている。また、Ｎ型トランジスタＴN2のゲート端子には、入力エンコーダ回路１４から差分データの第１ビットに対応したコントロール信号Ｎ0 が入力されている。
【００３０】第２の電流発生回路２２は、上記した第１の電流発生回路２１が２個、並列に接続された構成とされており、各Ｐ型トランジスタＴP2のゲート端子には、入力エンコーダ回路１４から差分データの第２ビットに対応したコントロール信号Ｐ1 が入力されていると共に、各Ｎ型トランジスタＴN2のゲート端子には差分データの第２ビットに対応したコントロール信号Ｎ1 が入力されている。
【００３１】第３の電流発生回路２３は、上記した第１の電流発生回路２１が４個、並列に接続された構成とされており、各Ｐ型トランジスタＴP2のゲート端子には差分データの第３ビットに対応したコントロール信号Ｐ2 が、各Ｎ型トランジスタＴN2のゲート端子には差分データの第３ビットに対応したコントロール信号Ｎ2 がそれぞれ入力されている。
【００３２】第４の電流発生回路２４は、上記した第１の電流発生回路２１が８個、並列に接続された構成であり、上記同様、各Ｐ型トランジスタＴP2のゲート端子には差分データの第４ビットに対応したコントロール信号Ｐ3 が、Ｎ型トランジスタＴN2のゲート端子には差分データの第４ビットに対応したコントロール信号Ｎ3 がそれぞれ入力されている。つまり、各電流発生回路２１〜２４は、４ビットバイナリコードによおて重み付けされた正負の電流を出力するように構成されていることになる。
【００３３】バイアス制御部２５は、各Ｐ型トランジスタＴP1のゲート、及び各Ｎ型トランジスタＴN1のゲート端子にバイアス電圧を印加するようになされており、１個のＰ型トランジスタＴP1を流れる電流ＩP と、１個のＮ型トランジスタＴN1に流れる電流ＩN の電流量が等しくなるようにバイアス電圧が設定されている。
【００３４】よって、例えばＰ型トランジスタＴP2のゲートに『Low 』レベルのコントロール信号Ｐ0 〜Ｐ4 が入力されると、Ｐ型トランジスタＴP2がオンになり、トランジスタＴP1によって電流ＩOUT が供給されることになる。なお、この時、Ｎ型トランジスタＴN2のゲートに入力されるコントロール信号Ｎ0 〜Ｎ4 は、『Low 』レベルとなり、Ｎ型トランジスタＴN2はオフとなる。
【００３５】また、Ｎ型トランジスタＴN2のゲートに『High』レベルのコントロール信号Ｎ0 〜Ｎ4 が入力されると、Ｎ型トランジスタＴN2がオンになり、トランジスタＴN1によって電流ＩOUT が抽出されることになる。なお、この時、Ｐ型トランジスタＴP2のゲートに入力されるコントロール信号Ｐ0 〜Ｐ4 は『High』レベルとなり、Ｐ型トランジスタＴP2はオフとなる。
【００３６】すなわち、このように構成されている電流出力型Ｄ／Ａコンバータ２０においては、Ｐ型トランジスタＴP2がコントロール信号Ｐ0 〜Ｐ3 、Ｎ型トランジスタＴN2がコントロール信号Ｎ0 〜Ｎ3 によってそれぞれ制御されるスイッチとして機能すると共に、Ｐ型トランジスタＴP1、及びＮ型トランジスタＴN1の数によって重み付けを行い、コントロール信号に応じた電流ＩOUT をコントロールするようになされている。
【００３７】また、例えば電流出力型Ｄ／Ａコンバータ２０のトランジスタＴP2またはＮ型トランジスタＴN2が１つだけオンになり、アナログ映像信号Ｓ1 が電流Ｉ（Ｉ＝ＩP ＝ＩN ）だけ変動した場合、Ａ／Ｄコンバータ１の入力インピーダンスを無限大、コンデンサーＣ1 の容量をＣ１、クランプパルス信号の周期をｔCLとすると、アナログ映像信号Ｓ2 のクランプ電圧の変動量ΔＶINは、
ΔＶIN＝ＩｔCL／Ｃ1     （ただし、Ｉ＝ＩP ＝ＩN ）
と示すことができる。
【００３８】よって、Ｐ型トランジスタＴP1、ＴN1の１個当りの電流量ＩP ，ＩN は、アナログ映像信号Ｓ2 のクランプ電圧が所定の値となるように電流出力型Ｄ／Ａコンバータ２０の分解能を考慮してを決定すればよい。
【００３９】なお、本発明の実施の形態においては、電流出力型Ｄ／Ａコンバータ２０の一例として４ビットの電流出力型Ｄ／Ａコンバータを適用した場合について説明したが、これに限定されることなく８ビットの電流出力型Ｄ／Ａコンバータ等を用いることも当然可能である。また、各電流発生回路を構成するトランジスタは異なる電流量となるトランジスタで構成することもできる。」（４頁６欄〜５頁８欄）
　
　
　上記イには、「本発明はクランプ回路に関わり、特にアナログ／デジタルコンバータに適用して好適なもの」（【０００１】）とあり、上記ロ及び引用例の図１にはその実施例として、「Ａ／Ｄコンバータ１」を有する「クランプ回路」が記載されている。
　
　また、上記ロには、「コンデンサーＣ1 は入力されるアナログ信号Ｓ1 から直流成分を除去するコンデンサーである。Ａ／Ｄコンバータ１はコンデンサーＣ1 で直流成分が除去されたアナログ信号Ｓ2 を所定のデジタル出力信号ＤにＡ／Ｄ変換して出力するようになされている。」（【００１４】後段）とあり、
図１の「入力されるアナログ信号Ｓ1」の端子「Ｓ１」部分は、「アナログ信号入力部」ということができるものであり、
「コンデンサーＣ1」はその「アナログ信号入力部に接続」された「コンデンサー」であり、アナログ信号Ｓ1 から「直流成分を除去する」ものであるから「直流成分を除去する入力手段」ということができるものである。
　そして、上記ロ及び図１には、その「コンデンサーで直流成分が除去された後のアナログ信号」は、「Ａ／Ｄコンバータ１」に入力されてＡ／Ｄ変換、すなわち「アナログ信号からデジタル信号に変換」され、「デジタル出力信号Ｄ」として出力されることも記載がある。
　
　また、上記ロ及び図１には更に、上記「デジタル出力信号Ｄ」と「クランプパルス信号」及び「基準クランプデータ」を入力として動作する「デジタル演算処理回路１０」について記載があり（【００１５】）、
そこに含まれる「ラッチ回路１１」は、「所定のタイミング周期でクランプパルス信号が入力されており、デジタル出力信号Ｄからクランプパルス信号が入力されるタイミング周期でデジタルデータをラッチする」とあるから、
「Ａ／Ｄコンバータにより変換」された「デジタルデータ」を得るものということができる。
　
　また同様に「デジタル演算処理回路１０」に含まれる「演算回路１３」は、上記の「デジタルデータと基準クランプデータの差分を演算し、その演算結果である差分データを出力する。」（【００１６】後段）とあって、「変換されたデジタルデータと基準クランプデータの差分を演算する演算回路１３」ということができる。
　
　また、上記「演算回路１３」の後段にある「入力エンコーダ回路１４」は、上記演算結果である「入力された差分データ」を「電流出力型デジタル／アナログコンバータ（以下、「電流出力型Ｄ／Ａコンバータ」という）２０の入力形態に対応したコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に変換して出力する。」（【００１７】前段）とあって、
「電流出力型Ｄ／Ａコンバータ２０は、入力エンコーダ１４回路からのコントロール信号（Ｐ0 〜ＰN ，Ｎ0 〜ＮN ）に応じた電流ＩOUT でコンデンサーＣ1に充放電電流を供給し、所望のクランプ電圧が印加されるように構成されている。」（【００１７】後段）とあるから、
前記「演算回路１３」の動作も勘案すれば、「基準クランプデータに対するデータの差分に応じて電流出力型Ｄ／Ａコンバータ２０をコントロールする入力エンコーダ回路１４」であるということができる。
　
　そして、上記ハ（【００２７】後段）を参照すれば、「入力エンコーダ回路１４からのコントロール信号は、この４ビット電流出力型Ｄ／Ａコンバータ２０に対応したコントロール信号（Ｐ0 〜Ｐ3 ，Ｎ0 〜Ｎ3 ）が入力されることになる。」とあるから、「デジタル演算処理回路１０」の出力信号であることも考慮すれば「４ビット」のデジタル信号であって、
「電流出力型Ｄ／Ａコンバータ２０」を「デジタルに」コントロールするものであり、「基準クランプデータに対するデータの差分に応じて電流出力型Ｄ／Ａコンバータ２０をデジタルにコントロールする入力エンコーダ回路１４」であるということができる。
　
　また、上記ハの記載によれば、「電流出力型Ｄ／Ａコンバータ２０」は、引用例図３の様に構成され、「複数のトランジスタ」により構成された、第１〜第４の４つの「電流発生回路」２１〜２４（【００２８】〜【００３２】）からなっており、
「各電流発生回路２１〜２４は、４ビットバイナリコードによおて重み付けされた正負の電流を出力するように構成されていることになる。」（【００３２】末尾）、
「各電流発生回路を構成するトランジスタは異なる電流量となるトランジスタで構成することもできる。」（【００３９】後段）とあるから、「異なる重み付けされた電流を出力」するものであって、
「電流出力型Ｄ／Ａコンバータ２０」は、「入力エンコーダ回路１４」からの「コントロール信号（Ｐ0 〜Ｐ3 ，Ｎ0 〜Ｎ3 ）」で制御（コントロール）される「異なる重み付けされた電流を出力」する「複数のトランジスタ」により構成されることを見て取ることができる。
　
　以上をまとめると引用例には、次の発明（以下、「引用発明」という。）が記載されている。
　
（引用発明）
「アナログ信号入力部と、
前記アナログ信号入力部に接続されたコンデンサーＣ1 で直流成分を除去する入力手段と、
前記コンデンサーＣ1で直流成分を除去した後のアナログ信号をデジタル変換する１個のＡ／Ｄコンバータ１と、
前記１個のＡ／Ｄコンバータ１により変換されたデジタルデータと基準クランプデータの差分を演算する演算回路１３と、
前記基準クランプデータに対するデータの差分に応じて電流出力型Ｄ／Ａコンバータ２０をデジタルにコントロールする入力エンコーダ回路１４と、
前記電流出力型Ｄ／Ａコンバータ２０は、前記入力エンコーダ回路１４からのコントロール信号で制御される異なる重み付けされた電流を出力する複数のトランジスタにより構成される
ことを特徴とするクランプ回路。」 
　
　 
（２）特開平９−８３８３５公報（以下、「周知例１」という。）には、「クランプ回路」として図面とともに以下の事項イが記載されており、
特開平８−８４２７１号公報（以下、「周知例２」という。）には、「映像信号処理装置」として図面とともに以下の事項ロが記載されており、
特開平５−８３５９４号公報（以下、「周知例３」という。）には、「アナログーデジタル変換回路」として図面とともに以下の事項ハが記載されている。
　
イ．「【０００２】
【従来の技術】近年、画像信号を処理するテレビジョン受信機などでは、デジタル化およびマルチメディア化が進んでいる。その場合、複数の画像信号に対して安定した画像処理を行うためには、安定して画像信号のレベルを保持するクランプ装置が必要である。
【０００３】以下に従来のクランプ装置について説明する。図９−ａは従来のクランプ装置の構成を示すものである。
　・・・（中略）・・・
【００２１】（実施例１）図１において、１１はＵクランプ回路で、入力するＵ画像信号のクランプパルス発生回路１９の出力するクランプパルス期間のレベルを、Ｕループフィルタの出力するレベルにホールドし出力する。１２はＶクランプ回路で、入力するＶ画像信号のクランプパルス発生回路１９の出力するクランプパルス期間のレベルをＶループフィルタの出力するレベルにホールドし出力する。
【００２２】クランプされたＵ画像信号およびＶ画像信号は切替回路１３に入力され、フィールド反転信号発生回路１８の出力するフィールド毎に反転する切替信号により多重化され出力する。その出力信号はＡＤコンバータ１７によりデジタル変換された後、平均回路１４でクランプ期間のクランプデータは抜き取られた後、ＵクランプデータおよびＶクランプデータそれぞれ水平方向または垂直方向に平均化するとともに、それぞれにおいてフィールドごとにデータは保持される。
【００２３】１５はＵクランプ制御回路で平均回路１４の出力する平均化されたＵクランプデータを入力し、基準データと比較しその結果に応じて出力パルスのｄｕｔｙ比を可変させＵループフィルタに出力する。
【００２４】１６はＶクランプ制御回路で平均回路１４の出力する平均化されたＶクランプデータを入力し、基準データと比較しその結果に応じて出力パルスのｄｕｔｙ比を可変させＶループフィルタに出力する。
【００２５】上記のように構成されたクランプ装置においては、２種類の画像信号をクランプ処理する場合でもＡＤコンバータと平均回路を１回路で構成することができる。」（２頁１欄〜３頁４欄）
　
ロ．「【００１２】
【実施例】
《実施例１》図１は、本発明における実施例１の回路構成を示す構成ブロック図であり、図２はその動作を説明するための各信号のタイミングチャートである。図１の回路構成について説明すると、入力端子１から入力されたＯＤＤ側サンプルホールド（以下Ｓ／Ｈと略す）信号Ｓ１がクランプ回路２においてクランプされ、そのクランプ出力Ｓ２が２入力１出力タイプのアナログスイッチ３の一方の入力端子へ供給される。また入力端子４から入力されたＥＶＥＮ側Ｓ／Ｈ信号Ｓ３がクランプ回路５に供給されて、そのクランプ出力Ｓ４がアナログスイッチ３のもう一方の入力端子へ供給される。
【００１３】アナログスイッチ３には、切り換え制御信号Ｓ５が不図示のタイミング制御回路より供給されており、Ｓ５によってスイッチ３がＯＤＤとＥＶＥＮとで１画素おきに交互に切り換えられる。そしてＯＤＤ／ＥＶＥＮ点順次信号Ｓ６としてアナログスイッチ３より出力される。アナログスイッチ３の出力Ｓ６は、Ａ／Ｄ変換器６へ供給され、不図示のタイミング制御回路から供給されるＡ／ＤサンプリングクロックＳ７に応じてＡ／Ｄ変換を行う。デジタル点順次信号Ｄ１は、不図示のデジタル信号処理回路や画像メモリに供給される一方、他方ではＤフリップフロップ７，８のデータ入力端子にそれぞれ入力される。Ｄフリップフロップ７では、リサンプリングクロックＳ８のタイミングでＯＤＤ信号がラッチされ、その出力データＤ２は、デジタル比較器９の負極側の被比較データ入力端子に入力され、正極側の被比較データ入力端子には比較の基準となるクランプリファレンスデータＤ３が入力される。デジタル比較器９の比較出力は、ラッチ回路１０へ入力され、クランプパルスＳ９のタイミングでラッチされる。ラッチ回路１０のラッチ出力Ｄ４は、積分器（ＬＰＦ）１１へ入力され、その出力Ｄ５はアナログスイッチ１２を経てクランプ回路２のクランプ制御電圧として負帰還される。
【００１４】また同様に、Ｄフリップフロップ８では、リサンプリングクロックＳ１０のタイミングでＥＶＥＮ信号がラッチされ、その出力データＤ６は、デジタル比較器１３の負極側の被比較データ入力端子に入力され、正極側の被比較データ入力端子には、デジタル比較器９と同様に、比較の基準となるクランプリファレンスデータＤ３が入力される。デジタル比較器１３からの比較出力は、ラッチ回路１４へ入力され、クランプパルスＳ９のタイミングでラッチされる。ラッチ回路１４のラッチ出力Ｄ７は、積分器（ＬＰＦ）１５へ入力され、その出力Ｄ８はアナログスイッチ１６を経て、クランプ回路５のクランプ制御電圧として負帰還される。また、アナログスイッチ１２及び１６のスイッチ制御信号としてもクランプパルスＳ９が供給される。
【００１５】以上のように本実施例の回路構成では、Ａ／Ｄ変換器６の出力信号Ｄ１がそのままデジタル比較器へ供給されるのではなく、ＯＤＤ信号及びＥＶＥＮ信号それぞれの選別手段としてＤフリップフロップ回路７，８が追加され、またその後の信号処理についてもＯＤＤ用とＥＶＥＮ用とでそれぞれ専用のクランプ回路が構成されている。また２５で示す点線枠内はデジタル論理回路であり、ゲートアレイなどによるＩＣ化も可能である。」（４頁５〜６欄）
　
ハ．「【０００８】図１において、信号源（図示せず）から供給される３つのアナログビデオ成分信号Ｙ（ルミナンス信号）及びＵ、Ｖ（色差信号）は、それぞれ対応する結合キャパシタ１３、２、３に供給される。Ｙ信号は、ＡＤＣ１５に供給されるルミナンス信号の直流値を調整する直流クランプ回路１４を介してＡＤＣ１５に供給される。ＡＤＣ１５はルミナンス信号を表すデジタル（例えば、２進）表示を発生し、このデジタル表示はデジタル信号領域（ドメイン）での処理のために信号処理回路１７に供給される。ＡＤＣ１５からの出力サンプルは比較器１６に供給される。比較器１６は各水平ブランキング期間中のサンプル（例えば、黒レベルサンプル）を調べ、クランプ回路１４を制御するための信号を発生する。
【０００９】Ｕ色差信号及びＶ色差信号は直流クランプ回路４、５を介して２−１アナログ信号マルチプレクサ（ＭＵＸ）６のそれぞれの入力端子（１，０）に結合される。マルチプレクサ６はＵ信号とＶ信号を交互にＡＤＣ７の入力端子に結合する。このＡＤＣ７はＵ及びＶ信号のデジタル表示のインターリーブされたものをデジタル信号プロセッサ９に供給する。
【００１０】クランプ回路４、５はＡＤＣ７から供給されるデジタルサンプルの最上位ビットＭＳＢによって制御される。信号はマルチプレクサ６によって時分割多重されており、ＡＤＣ７はインターリーブされた信号サンプルを供給するので、クランプ回路４、５はそれぞれに対応する出力信号に応答するように適切に時間合わせ即ち同期化されなければならない。
【００１１】信号発生器１２が適切な同期用の信号を供給する。水平線同期信号Ｆ  ＳＹＮＣとシステムクロック信号ＳＹＳＴＥＭ  ＣＬＯＣＫが信号発生器１２に供給されているものとする。通常の方法で、信号発生器１２は３つの信号ＦＭ、ＦＢ及びＡＤＣクロック信号ＡＤＣ  ＣＬＯＣＫを発生する。これらの信号の一部が図２に示されている。ＡＤＣクロック信号はＡＤＣ７、１５の信号変換時点を制御するために供給される。ＡＤＣクロックの周波数は、例えば、クロミナンス成分副搬送波周波数の倍数とすることができる。
【００１２】信号ＦＭはマルチプレクサを制御するクロックで、この例では、信号ＡＤＣＣＬＯＣＫの周波数の２分の１の周波数とされている。ＦＭ信号が高の時、マルチプレクサ６は信号ＶをＡＤＣ７に結合し、低の時、信号ＵをＡＤＣ７に結合する。従って、ＡＤＣ７によって供給されるデジタルサンプルの１つおきのものが信号Ｕのサンプルに対応し、その間にあるデジタルサンプルが信号Ｖのサンプルに相当する。
【００１３】ＡＤＣ７から供給されるＵ及びＶサンプルのＭＳＢはそれぞれクランプ回路４と５に結合される。これらのＭＳＢはＡＤＣ７から得られるインターリーブされたサンプルのシーケンスから、ラッチ１８と１９がそれぞれ信号ＦＭとその補数とに応答して引き出す。図２を参照すると、「Ｉ／Ｏ  ＡＤＣ」で示した一連の四角形の列はＡＤＣ７の入力に供給されその出力から得られるサンプルのシーケンスの一部を示す。また、「Ｕ  ＬＡＴＣＨ」及び「Ｖ  ＬＡＴＣＨ」で示す四角形の列はラッチ１８と１９から得られるＵサンプルとＶサンプルのＭＳＢのシーケンスに対応する。」
（２頁２欄〜３頁３欄）
　
　
（周知技術）
　上記イには、周知例１の図１に関して、１つの「ＡＤコンバータ１７」を有する「クランプ回路」であって、「Ｕ画像信号」、「Ｖ画像信号」２つの入力信号を、「切替回路１３」において「フィールド毎に反転する切替信号により多重化」して１つの「ＡＤコンバータ１７」によりデジタル変換した後、「平均回路１４」において、「Ｕクランプデータ」、「Ｖクランプデータ」に分離して各々「基準データ」と比較し、その結果に応じて「ループフィルタ」を介して２つの入力信号をクランプ処理する構成が記載されている。
　また上記ロには、周知例２の図１に関して、１つの「Ａ／Ｄ変換器６」を有する「映像信号処理装置」であってクランプ動作を行うものにおいて、「ＯＤＤ側サンプルホールド（以下Ｓ／Ｈと略す）信号Ｓ１」、「ＥＶＥＮ側Ｓ／Ｈ信号Ｓ３」２つの入力信号を、「アナログスイッチ３」において「ＯＤＤとＥＶＥＮとで１画素おきに交互に切り換え」て、１つの「Ａ／Ｄ変換器６」によりデジタル変換した後、「Ｄフリップフロップ７，８」において、「ＯＤＤ信号」、「ＥＶＥＮ信号」に分離して各々「クランプリファレンスデータＤ３」と比較し、その結果に応じて「積分器（ＬＰＦ）１１，１５」を介して２つの入力信号をクランプ処理する構成が記載されている。
　また上記ハには、周知例３の図１に関して、１つの「ＡＤＣ７」が、「Ｕ、Ｖ」２つの色差信号をクランプする「アナログーデジタル変換回路」において、「Ｕ、Ｖ」２つの色差信号を、「マルチプレクサ６」において「時分割多重」して１つの「ＡＤＣ７」によりデジタル変換した後、「ラッチ１８，１９」において分離して「Ｕ、Ｖ」２つの色差信号をクランプする構成が記載されている。
　更に上記ハには、周知例３の図１に関して同様に、「ＡＤＣ１５」が、ルミナンス信号「Y」をクランプする構成が記載されており、図１の回路全体としては、３つのアナログビデオ信号をクランプする構成であることを読み取ることができる。
　これらを総合し、「アナログ／デジタル変換」を含む電子回路の技術分野における技術常識を考慮すれば、
まず、上記、「Ｕ画像信号」と「Ｖ画像信号」、「ＯＤＤ側サンプルホールド（以下Ｓ／Ｈと略す）信号Ｓ１」と「ＥＶＥＮ側Ｓ／Ｈ信号Ｓ３」、「Ｕ、Ｖ」２つの色差信号およびルミナンス信号「Y」は、いずれも「複数のアナログ入力信号」ということができるものであり、これらが「クランプ処理」されているから、「複数のアナログ入力信号をクランプ処理すること」は周知技術であるということができる。
（以下「周知技術１」という。）
　
　また、上記、「ＡＤコンバータ１７」、「Ａ／Ｄ変換器６」、「ＡＤＣ７」は、いずれも１個の「Ａ−Ｄ変換手段」であって、アナログ入力信号をクランプする、「クランプ回路」に用いられるものであり、
上記、「Ｕ画像信号」と「Ｖ画像信号」、「ＯＤＤ側サンプルホールド（以下Ｓ／Ｈと略す）信号Ｓ１」と「ＥＶＥＮ側Ｓ／Ｈ信号Ｓ３」、「Ｕ、Ｖ」２つの色差信号は、いずれも「２つのアナログ入力信号」ということができるものであり、
上記、「切替回路１３」、「アナログスイッチ３」、「マルチプレクサ６」は、いずれもアナログ信号を切替、スイッチングして時系列信号としてマルチプレクス（多重化）するので、「アナログスイッチを用いて時分割に多重化する時分割多重手段」と呼ぶことができ、
上記、「平均回路１４」、「Ｄフリップフロップ７，８」、「ラッチ１８，１９」は、上記「Ａ−Ｄ変換手段」によりデジタル変換された多重「デジタルデータ」を、各入力信号別に分離する「データ分離手段」であり、
　そして周知例１〜３のいずれにも、そのように分離されたデータに基づいて、各「アナログ入力信号」をクランプ処理することが記載されていて、全体として２つの信号を時分割多重／分離することにより、Ａ−Ｄ変換手段を共用化して１個で済ませることが開示されていると認められるので、
　
「Ａ−Ｄ変換手段を備え、アナログ入力信号をクランプするクランプ回路において、２つのアナログ入力信号をクランプ処理する場合に、
２つのアナログ入力信号をアナログスイッチを用いて時分割に多重化する時分割多重手段と、
前記アナログスイッチで時分割多重したアナログ信号をデジタル変換する１個のＡ−Ｄ変換手段と、
変換されたデジタルデータをそれぞれ入力信号別にデータを分離するデータ分離手段とを設けて、
分離されたデータに基づいて各アナログ入力信号をクランプ処理すること」
は周知の技術であるということができる。
（以下「周知技術２」という。）
　
　
３．対比・判断 
　本願発明と引用発明とを対比する。
　引用発明の「コンデンサーＣ1」は、「コンデンサー」とは本願発明の「容量」であるから、両者は「容量手段」の点で一致する。
　また、引用発明の「直流成分を除去する」ことは、「除去」とは本願発明における「遮断」と結果において同義であるから、両者は「直流成分を遮断」する点において一致する。
　また、引用発明の「Ａ／Ｄコンバータ１」は、「アナログ／デジタル変換」を行う回路要素であるから、本願発明の「Ａ−Ｄ変換手段」に相当し、両者は「Ａ−Ｄ変換手段」の点で一致する。
　また、引用発明の「基準クランプデータ」は、クランプ操作の「基準」となる値を有する「信号」であるから、本願発明の「基準値信号」に相当し、両者は「基準値信号」の点で一致する。
　また、引用発明の「差分を演算する演算回路１３」は、２つの値の「差分を演算する」とは、２つの値を「比較」することに他ならないから、本願発明の「比較手段」に相当し、両者は「比較する比較手段」の点で一致する。
　また、引用発明の「電流出力型Ｄ／Ａコンバータ２０」は、「電流」を「出力」するのであるから、本願発明の「電流源」に相当し、両者は「電流源」の点で一致する。
　また、引用発明の「入力エンコーダ回路１４」は、その出力である「コントロール信号」が前記「電流源」（電流出力型Ｄ／Ａコンバータ２０）を「コントロール」即ち「制御」するのであるから、本願発明の「電流源制御手段」に相当し、両者は「電流源制御手段」の点で一致する。
　
　また、引用発明の「入力エンコーダ回路１４」（電流源制御手段）は、「基準クランプデータに対するデータの差分に応じて電流出力型Ｄ／Ａコンバータ２０をデジタルにコントロールする」のであるから、
「基準値信号」（基準クランプデータ）に対するデータの「差分」に応じて「電流源」（電流出力型Ｄ／Ａコンバータ２０）をデジタルに「制御」（コントロール）するものであって、
「デジタル」な制御とは、引用例の上記ハの記載（【００３３】〜【００３６】）を参照すれば、４ビットのコントロール信号の各ビットが、電流源を構成するトランジスタの「オン」、「オフ」を「スイッチ」として切り替え制御しているから、「電流源の切り替えを制御する」ものであると認められ、
対象となる「データ」が「変動」すれば、一定の「基準値信号」に対する「差分」である「制御信号」（コントロール信号）も、当然にこれに「追従」して「変動する」のは明らかであって、
本願発明の「基準値信号に対するデータの変動分に追従させて電流源の切り替えを制御する電流源制御手段」と呼べるものであり、両者はこの点で一致する。
　
　また、引用発明の「入力エンコーダ回路１４からのコントロール信号で制御される異なる重み付けされた電流を出力する複数のトランジスタ」における「トランジスタ」は、
「異なる重み付けされた電流を出力する」のであるから、その「出力強度」が異なると言えるものであって、「電流源制御手段」（入力エンコーダ回路１４）からの「制御信号」（コントロール信号）で制御すなわち「調整」されるから、
本願発明の「電流源制御手段からの制御信号で調整される出力強度の異なる複数のトランジスタ」と言うことができるものであり、両者はこの点で一致する。
　
　また、引用発明の「クランプ回路」も、本願発明と同様に金物（ハードウェア）としての「装置」と呼べるものであり、両者は「クランプ装置」である点で一致する。
　
　以上をまとめると、本願発明と引用発明は、以下の点で一致し、また相違する。
　
（一致点）
「アナログ信号入力部と、
前記アナログ信号入力部に接続された容量手段で直流成分を遮断する入力手段と、
前記容量手段で直流成分を遮断した後のアナログ信号をデジタル変換する１個のＡ−Ｄ変換手段と、
前記１個のＡ−Ｄ変換手段により、変換されたデジタルデータと基準値信号を比較する比較手段と、
前記基準値信号に対するデータの変動分に追従させて電流源の切り替えを制御する電流源制御手段と、
前記電流源は、前記電流源制御手段からの制御信号で調整される出力強度の異なる複数のトランジスタとにより構成した
ことを特徴とするクランプ装置。」 
　
（相違点）
（１）「アナログ信号入力部」及び「容量手段」に関し、
　本願発明は「複数のアナログ信号入力部」、「複数の容量手段」を有するのに対し、
　引用発明は１つの「アナログ信号入力部」、１つの「コンデンサーＣ1 」しか有さない点。
　
（２）本願発明は「複数の容量手段で直流成分を遮断した後のアナログ信号をアナログスイッチを用いて時分割に多重化する時分割多重手段」を有しており、それにともない「１個のＡ−Ｄ変換手段」は「アナログスイッチで時分割多重したアナログ信号をデジタル変換する」するのに対し、
　引用発明はそのような「時分割多重手段」を有しておらず、それにともない「１個のＡ／Ｄコンバータ１」の入力である「アナログ信号」に関して「アナログスイッチで時分割多重した」という限定もない点。
（なお、上記本願発明の「アナログ信号」に関する「複数の容量手段で直流成分を遮断した後の」という点は、相違点（１）に含まれるものと解釈した。）
　
（３）本願発明は、「１個のＡ−Ｄ変換手段により、変換されたデジタルデータをそれぞれ入力信号別にデータを分離するデータ分離手段」を有しているのに対し、
　引用発明はそのような「データ分離手段」を有していない点。
　
（４）「比較手段」、「電流源制御手段」に関し、
　本願発明は、「前記データ分離手段で分離されたデータと基準値信号を比較する比較手段」、「前記基準値信号に対する前記分離されたデータの変動分に追従させて電流源の切り替えを制御する電流源制御手段」であって、「データ分離手段で分離されたデータ」毎に複数の「比較手段」、「電流源制御手段」を有するのに対し、
　引用発明は、「前記１個のＡ／Ｄコンバータ１により変換されたデジタルデータと基準クランプデータの差分を演算する演算回路１３」、「前記基準クランプデータに対するデータの差分に応じて電流出力型Ｄ／Ａコンバータ２０をデジタルにコントロールする入力エンコーダ回路１４」であって、「（データ分離手段で）分離されたデータ」という限定が無く、１つの「演算回路１３」、１つの「入力エンコーダ回路１４」しか有しない点。
　
（５）「電流源」に関し、
　本願発明は「前記複数のアナログ信号入力部にそれぞれ存在し、複数のアナログ信号別に同時に、前記電流源制御手段からの制御信号で調整される出力強度の異なる複数のトランジスタとにより構成」されるのに対し、
　引用発明の「電流出力型Ｄ／Ａコンバータ２０」は、「前記入力エンコーダ回路１４からのコントロール信号で制御される異なる重み付けされた電流を出力する複数のトランジスタにより構成」されており、「複数のアナログ信号入力部にそれぞれ存在し、複数のアナログ信号別に同時に」という限定がない点。
　
（６）本願発明は、「多信号のクランプ装置」であるのに対し、引用発明は単一のアナログ入力信号に対する「クランプ回路」である点。
　
　
　上記相違点（１）、（４）〜（６）について検討する。
　まず、相違点（６）の「多信号」の点、及び相違点（１）に関して検討するに、電子機器などを構成する電子回路において、複数の信号を一括して扱い、同様な処理を施すことは、特に周知例を挙げるまでもなく、ごく普通に行われることであって、複数のアナログ入力信号のクランプ処理についても周知技術１にもあるように周知のことである。
　そして、引用発明の単一のアナログ入力信号に対する「クランプ回路」を、「多信号」すなわち多数のアナログ入力信号のクランプ処理に適用する場合、最も自明な手法は単純に引用発明の「クランプ回路」を、各アナログ入力信号それぞれに、信号の数だけ複数並列に設けることであるのは明らかなことであるから、それに伴い、相違点（１）にあるように「アナログ信号入力部」、「容量手段」を複数設けることになるのも自明なことであって、相違点（６）及び（１）は格別の相違点ではない。
　そして、相違点（５）の「電流源」に関し、引用発明の「電流出力型Ｄ／Ａコンバータ２０」も、本願発明の「電流源」と同様に「直流成分を遮断する入力手段」である「容量手段」（コンデンサー）の出力側に接続されているのであるから、これを「アナログ信号入力部」に「存在する」ということができるものであり、
「多信号」に対応して前記のような並列構成とした場合に、「複数のアナログ信号入力部にそれぞれ存在」し、「複数のアナログ信号別に同時に」電流を供給する「電流源」となるのも明らかなことであるから、相違点（５）も格別のことではない。
　更に、相違点（４）の「比較手段」、「電流源制御手段」に関しても同様に、「（データ分離手段で）分離されたデータ」とは、上記「多信号」対応の並列構成における各「クランプ回路」を流れるデータに同じであるから、これに対応した複数の「比較手段」（演算回路１３）、「電流源制御手段」（入力エンコーダ回路１４）を有することになり、相違点（４）も格別のことではない。
　
　上記相違点（２）、（３）について検討する。
　周知例１〜３によれば、
「Ａ−Ｄ変換手段を備え、アナログ入力信号をクランプするクランプ回路において、２つのアナログ入力信号をクランプ処理する場合に、
２つのアナログ入力信号をアナログスイッチを用いて時分割に多重化する時分割多重手段と、
前記アナログスイッチで時分割多重したアナログ信号をデジタル変換する１個のＡ−Ｄ変換手段と、
変換されたデジタルデータをそれぞれ入力信号別にデータを分離するデータ分離手段とを設けて、
分離されたデータに基づいて各アナログ入力信号をクランプ処理すること」
は周知の技術（周知技術２）であるということができる。
　上記周知技術２は、引用発明と同様に「Ａ−Ｄ変換手段を備え、アナログ入力信号をクランプするクランプ回路」に関するものであるから、これを引用発明に適用して特に２つのアナログ入力信号をクランプ処理する際に、時分割多重／分離手段を設けてＡ−Ｄ変換手段を共用化して１個とした構成をなすのに阻害要因は認められない。
　そして、本願発明における「多信号」の信号の数については、「複数の」信号という以上の記載はなく（本願明細書【００３１】など）、上記周知技術２のような「２信号」の場合を含むものと認められるが、
更に付言するならば、２以上の複数の信号を時分割に多重化して処理する「時分割多重」の手法は、信号処理技術一般に広く周知の手法であって、Ａ／Ｄ変換方式の技術分野においても特に２信号に限られるものでなく、３以上の「多信号」にも拡張可能であることは、例えば、特開平６−２２４７６０号公報、特開平４−２８４０２６号公報、特開平４−１４３１５号公報、特開平２−２８０５３０号公報にあるから、これも周知のことに過ぎない。
　したがって、引用発明に上記周知技術を適用し、本願発明の「多信号のクランプ装置」をなすことは、当業者であれば容易に想到し得るものであって、相違点（２）、（３）も格別のものではない。
　
　また、本願発明の効果も引用発明及び周知技術から当業者が予測し得る範囲のものである。
　
　
４．むすび 
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。