【事件の表示】
　特願２００２−２１９０５８「高電子移動度トランジスタ」拒絶査定不服審判事件〔平成１５年　２月２１日出願公開、特開２００３−　５１５０９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成６年３月１８日に出願した特願平６−４８８７５号（以下、「原出願」という。）の一部を平成１４年７月２９日に新たな出願としたものであって、平成１８年８月３０日付けで拒絶査定がなされ、これに対して同年１０月５日に拒絶査定に対する審判請求がなされるとともに、同年１１月２日付けで手続補正がなされたものである。
　
第２　平成１８年１１月２日付けの手続補正（以下、「本件補正」という。）の却下について
　［補正却下の決定の結論］
　平成１８年１１月２日付けの手続補正を却下する。
　［理由］
　１．本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１及び２並びに明細書の００１２段落及び００１３段落について補正するものであるが、補正前の特許請求の範囲の請求項１及び２並びに明細書の００１２段落及び００１３段落と、補正後の特許請求の範囲の請求項１及び２並びに明細書の００１２段落及び００１３段落とは、一言一句同じものであり、実質的に何らの補正もなされていない。
　２．本件補正についての検討
　補正後の各請求項は、補正前の対応する各請求項と一言一句同じであり、本件補正は、特許法第１７条の２第４項各号に規定する、請求項の削除、特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものにも該当しないから、同条第４項に規定する要件を満たしていない。
　３．むすび
　したがって、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１８年１１月２日付けの手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成１８年４月３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】
　ＩｎＰ基板と、
　前記ＩｎＰ基板上に形成され、２次元キャリアガスが走行する能動層と前記能動層にキャリアを供給できる電子供給層とを含む複数のＩＩＩ−Ｖ族化合物半導体結晶積層と、
　前記ＩＩＩ−Ｖ族化合物半導体結晶積層上の少なくとも一部に形成されたＩｎＡｌＰバリア層と、
　前記ＩＩＩ−Ｖ族化合物半導体結晶積層上の少なくとも一部に形成されたＩｎＧａＡｓコンタクト層と、
　前記ＩｎＡｌＰバリア層上に形成され、ショットキ接触するゲート電極と、
　前記ＩｎＧａＡｓコンタクト層上に形成され、オーミック接触する１対のソース／ドレイン電極と
を有し、
　前記ＩｎＡｌＰバリア層は、ＩｎＧａＡｓコンタクト層形成位置以外であって、前記ゲート電極直下及びゲート電極周囲のチャネル上部を覆う位置に形成されていることを特徴とする高電子移動度トランジスタ。」　　　
　
第４　刊行物に記載される発明
　刊行物１．特開平５−１６０１６１号公報
　本願の原出願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平５−１６０１６１号公報には、図１ないし図４、図９，図１０とともに以下の事項が記載されている。
「【０００２】
【従来の技術】半絶縁性ＩｎＰ基板にＩｎＧａＡｓチャネル層とＩｎＡｌＡｓ電子供給層が形成された高電子移動度トランジスタが知られている。その断面構造を図９に示し、製造工程を図１０に示す。
【０００３】これを製造工程に従って説明すると、半絶縁性ＩｎＰ基板２１にノンドープのＩｎＰまたはＩｎＰと格子整合するＩｎＡｌＡｓからなるバッファ層２２を形成した後、この上にノードープのＩｎＧａＡｓチャネル層２３、ノンドープのＩｎＡｌＡｓスペーサ層２４、高濃度のｎ型ＩｎＡｌＡｓ電子供給層２５、ノンドープのＩｎＡｌＡｓショットキーコンタクト層２６、高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層２７を順次形成する（図１０(a) ）。層２２〜２７は有機金属気相成長法或いは分子線エピタキシー（ＭＢＥ）法によって形成する。」
「【０００５】第１に、ＩｎＡｌＡｓショットキーコンタクト層とゲート電極との間で高いショットキーバリアが形成されず、十分なゲート耐圧が得られない。この材料系ではショットキーバリア高さはゲート電極金属を選んでもほとんど変わらない。」
「【０００７】第３に、ＭＯＣＶＤ法によって成長したノンドープＩｎＡｌＡｓ層は、Ａｌの有機金属原料中にあるＳｉやＯなどの不純物が成長層中に混入するため、ノンドープＩｎＧａＡｓ層と比べて成長層の純度がかなり悪い。この結果、ＩｎＧａＡｓチャネル層とＩｎＡｌＡｓスペーサ層の界面付近に溜まった二次元電子ガス（２ＤＥＧ）の電子移動度がスペーサ層の中の不純物散乱によって低下する。」
「【００１３】
【課題を解決するための手段】本発明に係るＨＥＭＴは、チャネル層、スペーサ層、及びｎ型の電子供給層を含む主構造部と、前記チャネル層は前記スペーサ層の一方の面側に形成され、前記電子供給層は前記スペーサ層の他方の面側に形成されることと、前記主構造部を支持する半絶縁性半導体基板と、前記主構造部上に形成されたショットキーコンタクト層と、前記ショットキーコンタクト層上に形成されたショットキーゲート電極と、前記ショットキーゲート電極を挟んで前記ショットキーコンタクト層上に形成された第１及び第２オーミックコンタクト層と、前記第１オーミックコンタクト層上に形成された第１オーミック電極と、前記第２オーミックコンタクト層上に形成された第２オーミック電極と、を具備する。
【００１４】本発明の第１の視点において、前記電子供給層はＩｎm Ａｌn Ａｓ（ここで、ｍ＋ｎ＝１、０＜ｍ、０＜ｎ）からなり、前記ショットキーコンタクト層はＩｎx Ｇａy Ａｌz Ｐ（ここで、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦０．９、０≦ｚ≦０．５）からなる。望ましくは、前記第１及び第２オーミックコンタクト層がＩｎs Ｇａt Ａｓ（ここで、ｓ＋ｔ＝１、０＜ｓ、０＜ｔ）からなる。」
「【００１６】
【作用】本発明の第１の視点によるＨＥＭＴでは、ショットキーコンタクト層としてＩｎＧａＡｌＰ層が用いられており、従ってＴｉ／Ｐｔ／Ａｕ等のゲート金属電極との間で高いショットキーバリアが形成され、従来に比べて良好なゲート耐圧が得られる。ゲートリーク電流も小さい。またオーミックコンタクト層がＩｎＧａＡｓの場合は、ショットキーコンタクト層との間でエッチングの選択比が大きくとれる。」
「【００２０】
【実施例】図１は、本発明の第１実施例に係るＨＥＭＴの断面構造であり、図２はその製造工程である。同第１実施例を製造工程に従って説明する。
【００２１】先ず、半絶縁性基板１の上にバッファ層２を厚さ５０〜５００nm形成する。基板１が半絶縁性ＩｎＰからなる場合は、バッファ層２は、ノンドープのＩｎＰまたはＩｎＰと格子整合するＩｎＡｌＡｓからなるようにすることが望ましい。・・・次に、厚さ１０〜１００nmでノードープのＩｎＧａＡｓチャネル層３、厚さ２〜５nmでノンドープのＩｎＡｌＡｓスペーサ層４を形成する。
【００２２】次に、厚さ１０〜３０nmで且つ電子濃度が３×１０18／cm3 で不純物がドーピングされた高濃度のｎ型ＩｎＡｌＡｓ電子供給層５を形成する。次に、厚さ５〜２０nmでノンドープのＩｎx Ｇａy Ａｌz Ｐ（ここで、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦０．９、０≦ｚ≦０．５）ショットキーコンタクト層６を形成する。次に、厚さ１０〜３０nmで且つ電子濃度が３×１０18／cm3 で不純物がドーピングされた高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７を形成する。これらの層２〜７は順次エピタキシャル成長で形成する（図２(a) ）。
【００２３】次に、ソース、ドレインのオーミック電極９、１０を蒸着形成し、アロイ処理によりオーミック電極９、１０下に高濃度ｎ型層１１、１２を形成する（図２(b) ）。その後ゲート電極領域に開口を有するレジストマスクを１３を形成して、ゲート領域のオーミックコンタクト層７をリセスエッチングして、ＩｎＧａＡｌＰショットキーコンタクト層６を露出させる（図２(c)）。」
「【００２５】次に露出したＩｎＧａＡｌＰショットキーコンタクト層６に、従来と同様のリフトオフ加工によって、Ｔｉ／Ｐｔ／Ａｕの積層膜からなるショットキーゲート電極８を形成する（図２(d) ）。」
「【００３６】図３は、本発明の第２実施例に係るＨＥＭＴの製造工程を順に示す断面図である。図３中、図２図示の第１実施例と対応する部分には同一符号を付してある。この実施例では電子供給層の形成にプレーナドーピング法を利用した。この実施例の具体例を以下に示す。　
［具体例３］
【００３７】先ず、半絶縁性ＩｎＰ基板１にノンドープのＩｎＰバッファ層２を５０nm成長させた。次に、この上ＩｎＰと格子整合するノードープのＩｎＧａＡｓチャネル層３を３０nmと、ノンドープのＩｎＡｌＡｓ層４を５nm成長させた。その上にシートキャリア濃度が３×１０12／cm2 となるようにＳｉのプレーナドープ層５1を形成し、更にノンドープのＩｎＡｌＡｓ層５2 を１５nm成長させた。次に、ノンドープのＩｎＧａＡｌＰショットキーコンタクト層６を５nm、Ｓｉをドーピングした３×１０18／cm3 の電子濃度の高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７を１０nm成長させた（図３(a) ）。以上の各層のエピタキシャル成長は、具体例１と同様にＭＯＣＶＤ法によって行った。
【００３８】次に、具体例１と同様に、ソース、ドレインのオーミック電極９、１０を蒸着形成し、アロイ処理によりオーミック電極９、１０下に高濃度ｎ型層１１、１２を形成した（図３(b) ）。その後ゲート電極領域に開口を有するレジストマスク１３を、電子ビーム露光を利用した直接描画によって形成した。そして、ゲート領域のオーミックコンタクト層７をリセスエッチングして、ＩｎＧａＡｌＰショットキーコンタクト層６を露出させた（図３(c) ）。次に、ゲート電極金属として、Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、これをリフトオフ加工して、ゲート電極８をパターン形成した（図３(d) ）
【００３９】具体例３によるＨＥＭＴの特性を測定して従来構造と比較したところ、ドレイン飽和電流、相互コンダクタンスおよびピンチオフ電圧のばらつきが約５０％減、ゲート・ソース間逆方向リーク電流が約１／３、ゲート・ソース間逆耐圧は約３倍であった。図４は、本発明の第３実施例に係るＨＥＭＴを示す断面図である。図４中、図１図示の第１実施例と対応する部分には同一符号を付してある。」
　
　ここで、図３及び００３６段落ないし００３９段落に記載されるトランジスタが、ノンドープのＩｎＡｌＡｓ層４と、Ｓｉのプレーナドープ層５1と、ノンドープのＩｎＡｌＡｓ層５2 とから成る電子供給層を備えたＨＥＭＴ（高電子移動度トランジスタ）であることは明らかであり、電子供給層から供給された電子により、ノンドープのＩｎＧａＡｓチャネル層３に２次元電子ガスが生ずることも明らかである。
　
　したがって、刊行物１には、以下の発明が記載されている。
　「ＩｎＰ基板１と、
　前記ＩｎＰ基板上に形成されたノンドープのＩｎＧａＡｓチャネル層３と、
　前記ＩｎＧａＡｓチャネル層３上に形成されたノンドープのＩｎＡｌＡｓ層４と、前記ノンドープのＩｎＡｌＡｓ層４上に形成されたＳｉのプレーナドープ層５1と、前記Ｓｉのプレーナドープ層５1上に形成されたノンドープのＩｎＡｌＡｓ層５2 とからなる電子供給層と、　
　前記ノンドープのＩｎＡｌＡｓ層５2 上に形成されたノンドープのＩｎＧａＡｌＰショットキーコンタクト層６と、
　前記ＩｎＧａＡｌＰショットキーコンタクト層６上に形成されたゲート電極８と、
　前記ＩｎＧａＡｌＰショットキーコンタクト層６上の高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７上に形成されたソース、ドレインのオーミック電極９、１０とを備えたことを特徴とする高電子移動度トランジスタ。」
　
　刊行物２．特開平５−２１８０９８号公報
　本願の原出願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平５−２１８０９８号公報には、図１及び図７とともに以下の事項が記載されている。　　
「【０００１】
【産業上の利用分野】本発明は、ヘテロ接合型電界効果トランジスタとその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ／ＡｌＧａＡｓ等のヘテロ接合を有する電界効果トランジスタは、従来のＧａＡｓＭＥＳＦＥＴにない種々の利点を有し、高速デバイスとして注目されている。この種のヘテロ接合型電界効果トランジスタの代表例として、ＨＥＭＴ（Ｈigh Ｅlectron Ｍobility Ｔransistor ）やＤＭＴ（Ｄoped- channel MIS-like gate   Ｔransistor ）がある。
【０００３】図７は従来例のＤＭＴの断面図である。このＤＭＴは、半絶縁性のＧａＡｓ基板１１上に、アンドープ（ｉ型）のＧａＡｓバッファ層１２を介してｎ型ＧａＡｓ動作層１３、ｉ型のＡｌＧａＡｓ層１４が順次エピタキシャル成長されたウェハを用いて構成されている。ＡｌＧａＡｓ層１４上に耐熱性金属例えばＷＳｉによるゲート電極１５が形成され、このゲート電極をマスクとして例えばＳｉをイオン注入してソース，ドレイン領域に高濃度ｎ型層１６1 ，１６2 が形成されている。高濃度ｎ型層１６1 ，１６2 上には例えばＡｕＧｅ／Ｎｉからなるオーミック電極１７1 ，１７2 が形成されている。
【０００４】この様な従来のＤＭＴの利点は、電子が走行するｎ型ＧａＡｓ動作層１３とゲート電極１５の間に、動作層より電子親和力の小さい層が存在するため、ゲートの順方向耐圧が向上することにある。通常のＭＥＳＦＥＴでは、性能向上のためにゲート長を短くした場合、動作層内の電界の２次元効果を抑制するために動作層を浅くかつ高濃度にする必要がある。そうすると、動作層には直接ショットキーゲート電極が形成されているために、ショットキー障壁を介してのトンネル電流が増大し、いわゆる理想因子（ｎ値）が劣化し、また障壁高さが低下するという問題が生じる。特に障壁高さの低下は、ＤＣＦＬのような論理回路を構成した場合に、論理振幅が低下し、動作マージンが低下する原因となる。低いゲート電圧で順方向電流が流れ込むからである。これに対してＤＭＴは、ゲート長を短くした場合でも高い順方向電圧を維持することができるため、ＭＥＳＦＥＴに比べて論理回路を構成する基本素子として優れている。
【０００５】しかし、従来のＤＭＴにおいて、高い順方向電圧を維持しているところの動作層より電子親和力の小さい層は、ソース，ドレインの直列抵抗を増大させる原因となっている。すなわち電子親和力の小さい層は、ゲート順方向特性に対してはポテンシャルバリアとなり、ゲート電極から動作層への電子注入を防止する働きをするが、この層はソース，ドレイン領域にも存在するため、ソース電極から動作層へ、或いは動作層からドレイン電極への電子注入のバリアともなるからである。
【０００６】図７のＤＭＴでは、イオン注入によりソース，ドレイン領域に高濃度ｎ型層を形成して、ソース，ドレイン直列抵抗低減を図っている。しかし、ＡｌＧａＡｓ層は一般にＧａＡｓ層に比べて注入イオンの活性化率が低く、ＡｌＧａＡｓ層を十分低抵抗にすることはできないし、またＧａＡｓ／ＡｌＧａＡｓヘテロ接合のポテンシャルバリアを十分低くすることもできない。
【０００７】
【発明が解決しようとする課題】以上のように従来のヘテロ接合型電界効果トランジスタは、高いゲート順方向耐圧が得られる反面、ソース，ドレインの直列抵抗が十分低減できないという問題があった。
【０００８】本発明は、この様な事情を考慮してなされたもので、ソース，ドレイン直列抵抗の低減を図ったヘテロ接合型電界効果トランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、動作層となる第１の半導体層と、この第１の半導体層上に形成された第１の半導体層より電子親和力が小さくかつバンドギャップの大きい第２の半導体層と、この第２の半導体層上に形成されたゲート電極と、このゲート電極を挟んで形成されたソース，ドレイン領域とを有するヘテロ接合型電界効果トランジスタにおいて、
(a) 前記第２の半導体層は前記ゲート電極直下にのみ設けられ、かつ、
【００１０】(b) 前記ソース，ドレイン領域は、前記第１の半導体層上にこれと同じ材料により前記第２の半導体層およびゲート電極に近接して形成された第３の半導体層と、この第３の半導体層上にこれと同じ材料により前記ゲート電極から所定距離離れた位置に形成された，高濃度に不純物がドープされた第４の半導体層との積層構造を有することを特徴とする。」
「【００１２】
【作用】本発明においては、電子親和力が小さくかつバンドギャップが大きい半導体層はゲート電極直下のみに存在し、ソース，ドレイン領域は動作層と同じ高濃度不純物ドープが可能な半導体層により構成される。したがってソース電極から動作層へ、また動作層からドレイン電極への電子の流れる部分にはポテンシャルバリアが存在しない。この結果、ゲート電極部の高い順方向耐圧を維持しながら、ソース，ドレインの直列抵抗を大きく低減することができ、高性能のヘテロ接合電界効果トランジスタを得ることができる。」
「【００１４】図１は、本発明の一実施例に係るＤＭＴの断面構造である。このＤＭＴは、半絶縁性ＧａＡｓ基板１上に、ｉ型ＧａＡｓバッファ層２を介してｎ型ＧａＡｓ動作層３（第１の半導体層）がエピタキシャル成長されている。ｎ型ＧａＡｓ動作層３上にはこれより電子親和力が小さくかつバンドギャップが大きい材料であるｉ型ＡｌＧａＡｓ層４（第２の半導体層）がエピタキシャル成長され、その上に耐熱性金属であるＷＳｉからなるゲート電極５が形成されている。ＡｌＧａＡｓ層４はゲート電極５の直下のみに設けられている。
【００１５】ソース，ドレイン領域には、ｎ型ＧａＡｓ動作層３上に、ｉ型ＡｌＧａＡｓ層４に接して、或いは僅かに離れて比較的高濃度のｎ+ 型ＧａＡｓ層６（６1 ，６2 ）（第３の半導体層）が形成され、更にこの上にゲート電極５から所定距離はなれた状態で十分高濃度のｎ++型ＧａＡｓ層７（７1 ，７2 ）（第４の半導体層）が形成されている。ｎ++型ＧａＡｓ層７上に、ＡｕＧｅ合金からなるソース，ドレイン電極８（８1 ，８2 ）が形成されている。
【００１６】各部の濃度や厚みの具体的数値例を挙げれば、ｉ型ＧａＡｓバッファ層は厚み５００nm、ｎ型ＧａＡｓ動作層３は不純物濃度２×１０18／cm3 、厚み約６nmとする。ｉ型ＡｌＧａＡｓ層４は、厚み約２０nmであり、ｎ+ 型ＧａＡｓ層６は不純物濃度３×１０18／cm3 、厚みがｉ型ＡｌＧａＡｓ層４より薄く、約１５nmとする。ｎ++型ＧａＡｓ層７は、ゲート電極５から０．２μm 離れて形成され、不純物濃度が５×１０18／cm3 、厚み３００nmとする。
【００１７】この実施例のＤＭＴでは、ゲート電極５とｎ型ＧａＡｓ動作層３との間にｉ型ＡｌＧａＡｓ層４が存在し、したがってゲートの順方向耐圧が高いという性能は維持されている。一方、ソース，ドレイン領域は、ソース電極，ドレイン電極とｎ型ＧａＡｓ動作層の間の電子が流れる経路がすべて動作層と同じＧａＡｓ層となっているため、これらの経路には電子に対するポテンシャルバリアは存在しない。したがってソース，ドレインの直列抵抗が大きく低減されている。
【００１８】またこの実施例の構造では、ソース，ドレイン領域のｎ+ 型ＧａＡｓ層６がｉ型ＡｌＧａＡｓ層４に接して、或いはごく僅かに離れて形成されている。すなわちｎ型ＧａＡｓ動作層３は、ゲート電極５で制御される領域（つまり、ｉ型ＡｌＧａＡｓ層４の直下の領域）以外がこのｎ+ 型ＧａＡｓ層６で覆われている。この為、ｎ型ＧａＡｓ動作層３に表面空乏層が伸びてこれを高抵抗化するという表面準位の影響を避けることができる。
【００１９】更にこの実施例では、ソース，ドレイン領域を低抵抗化する高濃度層（ｎ+ 型ＧａＡｓ層６およびｎ++型ＧａＡｓ層７）がｎ型ＧａＡｓ動作層３より上に形成されている。このため、動作層より深くソース，ドレインの高濃度層が形成されている従来のものと比べて、ｉ型ＧａＡｓバッファ層２を通してのｎ型動作層に対する電界の２次元効果が緩和され、短チャネル効果が生じ難くなる。これにより、従来構造と比べて一層の短ゲート化が可能になり、ゲート容量Ｃgsの低減および電流駆動力ｇm の向上が図られる。
【００２０】またこの実施例では、ソース，ドレイン領域のｎ+ 型ＧａＡｓ層６はゲート電極５下のｉ型ＡｌＧａＡｓ層４より薄い。これはゲート電極とソース，ドレイン領域間の容量低減のために重要である。直列抵抗低減の観点からは、このｎ+ 型ＧａＡｓ層６もある程度厚い方がよいが、ｉ型ＡｌＧａＡｓ層４より厚くなってゲート電極５に近接し過ぎると、容量が急激に増加する。この容量は、ＦＥＴの真性容量すなわちゲート電極と動作層間の容量とは無関係ないわゆるフリンジング容量として働き、ゲート長を短縮しても低減されない。ゲート長を短縮して真性容量を低減する程にこのフリンジング容量が相対的に大きく見えることになり、素子の高速動作を阻害する大きな要因となる。この実施例では、ゲートに近い部分はｉ型ＡｌＧａＡｓ層４より薄いｎ+ 型ＧａＡｓ層６とし、この上に十分な低抵抗化を図るためのｎ++型ＧａＡｓ層７を、ゲートから所定距離離れた状態で積層して、フリンジング容量の増大を防止しながら、ソース，ドレイン直列抵抗の低減を可能としている。」
「【００３４】次に、本発明の実施例（図１）のＤＭＴの性能を従来例（図７）のそれと比較した具体的データを説明する。ゲート長は共に、０．３μm とした。また従来例のソース，ドレイン領域は、ゲート電極をマスクとしてＳｉイオンを加速電圧５０ｋｅＶ，ドーズ量１×１０14／cm2 の条件で注入し、９００℃，５分のラピッド・サーマル・アニールを行って形成した。
【００３５】まず短チャネル効果については、ゲート長４μm の場合のしきい値を基準として、これに対するしきい値変動を調べると、従来例ではこれが２５０ｍＶと大きく、また飽和領域でのドレインコンダクタンス（δＩd ／δＶd ）は３０ｍＳ／mmであって良好なピンチオフ特性を示さなかった。これに対してこの実施例では、しきい値変動量は１５０ｍＶ（６０％減）と小さく、ドレインコンダクタンスも１５ｍＳ／mmであり良好なピンチオフ特性を示した。これらの相違は、従来例ではソース，ドレインのｎ+ 型層が動作層より深く形成されているのに対して、この実施例ではｎ+ 型層が動作層より上に形成されていて、チャネルに対する電界の２次元効果が抑制されている結果である。
【００３６】次に電流駆動能力（相互コンダクタンス）ｇm に影響するソース直列抵抗については、従来例では０．５Ω・mmであったのに対して、この実施例では０．２５Ω・mmと約１／２に低減されていた。これは、従来例ではソース電極から動作層までの間に電子親和力の小さいＡｌＧａＡｓ層が存在し、０．３ｅＶ程度のポテンシャルバリアが存在するのに対して、この実施例ではこの様なバリアが存在しないためである。この結果、電流駆動能力ｇm は、従来例では６５０ｍＳ／mmであったのに対して、この実施例では８３０ｍＳ／mmと約３０％の改善であった。本発明は、上記した実施例に限られるものではなく、他の半導体材料系を用いる等、その趣旨を逸脱しない範囲で種々変形して実施することができる。
【００３７】
【発明の効果】以上述べたように本発明によれば、ゲート順方向耐圧が高いという従来のＤＭＴの利点を維持しながら、ソース，ドレイン電極と動作層との間にポテンシャルバリアをなくして、ソース，ドレインの直列抵抗を低減して高い電流駆動力を実現し、また動作層に対する電界の２次元効果を抑制して一層の短ゲート化を可能としたヘテロ接合型電界効果トランジスタを提供することができる。」
　
　したがって、刊行物２には、以下の発明が記載されている。
　「ｎ型ＧａＡｓ動作層と、前記ｎ型ＧａＡｓ動作層上に形成されたｉ型ＡｌＧａＡｓ層４と、前記ｉ型ＡｌＧａＡｓ層４上に形成されたゲート電極と、前記ゲート電極を挟んで形成されたソース，ドレイン領域とを有するヘテロ接合型電界効果トランジスタにおいて、
　前記ｉ型ＡｌＧａＡｓ層４は前記ゲート電極直下にのみ設けられ、かつ、
　前記ソース，ドレイン領域は、前記ｎ型ＧａＡｓ動作層上に前記ｉ型ＡｌＧａＡｓ層４およびゲート電極に近接して形成された比較的高濃度のｎ+ 型ＧａＡｓ層６（６1 ，６2 ）と、前記比較的高濃度のｎ+ 型ＧａＡｓ層６（６1 ，６2 ）上に前記ゲート電極から所定距離離れた位置に形成された，高濃度に不純物がドープされたｎ++型ＧａＡｓ層７（７1 ，７2 ）との積層構造を有し、
　前記ｎ++型ＧａＡｓ層７（７1 ，７2 ）上に形成されたソース，ドレイン電極８（８1 ，８2 ）とを備えたことを特徴とするヘテロ接合型電界効果トランジスタ。」
　　　
第５　対比
　本願発明と刊行物１に記載された発明（以下「刊行物発明」という。）とを対比する。　
（１）刊行物発明の「ノンドープのＩｎＡｌＡｓ層４」と「Ｓｉのプレーナドープ層５1」と「ノンドープのＩｎＡｌＡｓ層５2 」とから成る電子供給層は、本願発明の「キャリアを供給できる電子供給層」に相当する。
（２）刊行物発明において、電子供給層から「ノンドープのＩｎＧａＡｓチャネル層３」に電子が供給され、「ノンドープのＩｎＧａＡｓチャネル層３」に２次元電子ガスが生ずることは明らかであるから、刊行物発明の「ノンドープのＩｎＧａＡｓチャネル層３」は、本願発明の「２次元キャリアガスが走行する能動層」に相当する。
　そして、「ノンドープのＩｎＡｌＡｓ層４」、「Ｓｉのプレーナドープ層５1」及び「ノンドープのＩｎＡｌＡｓ層５2 」から構成される電子供給層が、実質的に、ＩＩＩ−Ｖ族化合物半導体層であるといえることも明らかであるから、刊行物発明の「前記ＩｎＰ基板上に形成されたノンドープのＩｎＧａＡｓチャネル層３と、　前記ＩｎＧａＡｓチャネル層３上に形成されたノンドープのＩｎＡｌＡｓ層４と、前記ノンドープのＩｎＡｌＡｓ層４上に形成されたＳｉのプレーナドープ層５1と、前記Ｓｉのプレーナドープ層５1上に形成されたノンドープのＩｎＡｌＡｓ層５2 とからなる電子供給層」は、本願発明の「前記ＩｎＰ基板上に形成され、２次元キャリアガスが走行する能動層と前記能動層にキャリアを供給できる電子供給層とを含む複数のＩＩＩ−Ｖ族化合物半導体結晶積層」に相当する。
（３）刊行物発明において「ショットキーコンタクト層６」上に「ショットキーゲート電極８」が形成され、一方、本願発明において「バリア層」上に「ショットキ接触するゲート電極」が形成されているから、刊行物発明の「ショットキーコンタクト層６」は、本願発明の「バリア層」に相当する。
（４）上記（２）から、刊行物発明の「ノンドープのＩｎＧａＡｌＰショットキーコンタクト層６」は「前記ノンドープのＩｎＡｌＡｓ層５2 上」の少なくとも一部に形成されていることは明らかであることを考慮すると、上記（２）及び（３）から、刊行物発明の「前記ノンドープのＩｎＡｌＡｓ層５2 上に形成された」「ショットキーコンタクト層６」は、本願発明の「前記ＩＩＩ−Ｖ族化合物半導体結晶積層上の少なくとも一部に形成された」「バリア層」に相当する。
（５）刊行物発明の「高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７上に形成されたソース、ドレインのオーミック電極９、１０」は、本願発明の「前記ＩｎＧａＡｓコンタクト層上に形成され、オーミック接触する１対のソース／ドレイン電極」に相当する。
　
　したがって、本願発明と刊行物発明とは、
「ＩｎＰ基板と、
　前記ＩｎＰ基板上に形成され、２次元キャリアガスが走行する能動層と前記能動層にキャリアを供給できる電子供給層とを含む複数のＩＩＩ−Ｖ族化合物半導体結晶積層と、
　前記ＩＩＩ−Ｖ族化合物半導体結晶積層上の少なくとも一部に形成されたバリア層と、
　前記バリア層上に形成され、ショットキ接触するゲート電極と、
　ＩｎＧａＡｓコンタクト層上に形成され、オーミック接触する１対のソース／ドレイン電極と
を有することを特徴とする高電子移動度トランジスタ。」である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明は、「前記ＩＩＩ−Ｖ族化合物半導体結晶積層上の少なくとも一部に形成されたＩｎＡｌＰバリア層」を備えているのに対して、
　刊行物発明は、「前記ノンドープのＩｎＡｌＡｓ層５2上に形成されたノンドープのＩｎＧａＡｌＰショットキーコンタクト層６」備えている点。　
　相違点２
　本願発明は、「前記ＩｎＡｌＰバリア層上に形成され、ショットキ接触するゲート電極」を備えているのに対して、
　刊行物発明は、「前記ＩｎＧａＡｌＰショットキーコンタクト層６上に形成されたショットキーゲート電極８」を備えている点。
　相違点３
　本願発明は、「前記ＩＩＩ−Ｖ族化合物半導体結晶積層上の少なくとも一部に形成されたＩｎＧａＡｓコンタクト層」を備えているのに対して、
　刊行物発明は、「前記ＩｎＧａＡｌＰショットキーコンタクト層６上」に形成された「高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７」を備えている点。
　相違点４
　本願発明は、「前記ＩｎＡｌＰバリア層は、ＩｎＧａＡｓコンタクト層形成位置以外であって、前記ゲート電極直下及びゲート電極周囲のチャネル上部を覆う位置に形成されている」との構成を備えているのに対して、
　刊行物発明は、上記構成を備えていない点。
　
第６　当審の判断
　以下において各相違点について検討する。
　相違点１について
（１）刊行物１の００１４段落には、「本発明の第１の視点において、前記電子供給層はＩｎm Ａｌn Ａｓ（ここで、ｍ＋ｎ＝１、０＜ｍ、０＜ｎ）からなり、前記ショットキーコンタクト層はＩｎx Ｇａy Ａｌz Ｐ（ここで、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦０．９、０≦ｚ≦０．５）からなる。望ましくは、前記第１及び第２オーミックコンタクト層がＩｎs Ｇａt Ａｓ（ここで、ｓ＋ｔ＝１、０＜ｓ、０＜ｔ）からなる。」と記載されており、「Ｉｎx Ｇａy Ａｌz Ｐ（ここで、ｘ＋ｙ＋ｚ＝１、０≦ｘ≦０．９、０≦ｚ≦０．５）」において、ｙ＝０の場合には、「Ｉｎx Ａｌz Ｐ（ここで、ｘ＋ｚ＝１、０≦ｘ≦０．９、０≦ｚ≦０．５）」となることは明らかである。
　一方、本願発明の「ＩｎＡｌＰ」においては、「Ｉｎ」及び「Ａｌ」の組成については、本願明細書を含めて全く記載されておらず、「ＩｎＡｌＰ」には、「Ｉｎ」及び「Ａｌ」の任意の組成の化合物半導体が含まれることは明らかである。
（２）刊行物１の「本発明の第１の視点によるＨＥＭＴでは、ショットキーコンタクト層としてＩｎＧａＡｌＰ層が用いられており、従ってＴｉ／Ｐｔ／Ａｕ等のゲート金属電極との間で高いショットキーバリアが形成され、従来に比べて良好なゲート耐圧が得られる。ゲートリーク電流も小さい。」（００１６段落）に記載されるように、刊行物１に記載された発明は、ゲート金属電極との間で高いショットキーバリアを形成する「ＩｎＧａＡｌＰ層」を用いることにより「ゲート耐圧」の改善を目的とするものである。
　一方、本願発明においても、「ゲート電極とＩＩＩ−Ｖ族化合物半導体結晶積層との間に、ＩｎＡｌＰ層を挿入することにより、ゲート電極のショットキ接触は、ゲート電極とＩｎＡｌＰ層との間で形成される。下地半導体層としてＩｎＡｌＰ層を用いることにより、従来得られなかった高いショットキ障壁を得ることができる。」（明細書００１４段落）と記載されるように、ゲート電極とショットキ接触する「ＩｎＡｌＰ層」を用いることにより高いショットキ障壁を得ること、言い換えると、ゲート耐圧を改善することを目的とするものである。
（３）したがって、ゲート電極とのショットキ接触（バリア）による作用効果を考慮しても、刊行物発明の「ＩｎＧａＡｌＰ」には、本願発明の「ＩｎＡｌＰ」が含まれるから、相違点１について、本願発明と刊行物発明とは、実質的に相違しない。
　
　相違点２について
　「相違点１について」において検討したとおり、相違点１について、本願発明と刊行物発明とは、実質的に相違しないから、同様な理由により、相違点２についても、本願発明と刊行物発明とは、実質的に相違しない。
　
　相違点３について
（１）刊行物２においては、「以上のように従来のヘテロ接合型電界効果トランジスタは、高いゲート順方向耐圧が得られる反面、ソース，ドレインの直列抵抗が十分低減できないという問題があった。」（０００７段落）との課題を解決し、「本発明は、この様な事情を考慮してなされたもので、ソース，ドレイン直列抵抗の低減を図ったヘテロ接合型電界効果トランジスタを提供することを目的と」（０００８段落）して、刊行物２に記載される発明により、「ゲート電極部の高い順方向耐圧を維持しながら、ソース，ドレインの直列抵抗を大きく低減することができ、高性能のヘテロ接合電界効果トランジスタを得ることができる。」（００１２段落）ようになしたものである。
（２）また、刊行物２には、以下の発明が記載されている。
　「ｎ型ＧａＡｓ動作層と、前記ｎ型ＧａＡｓ動作層上に形成されたｉ型ＡｌＧａＡｓ層４と、前記ｉ型ＡｌＧａＡｓ層４上に形成されたゲート電極と、前記ゲート電極を挟んで形成されたソース，ドレイン領域とを有するヘテロ接合型電界効果トランジスタにおいて、
　前記ｉ型ＡｌＧａＡｓ層４は前記ゲート電極直下にのみ設けられ、かつ、
　前記ソース，ドレイン領域は、前記ｎ型ＧａＡｓ動作層上に前記ｉ型ＡｌＧａＡｓ層４およびゲート電極に近接して形成された比較的高濃度のｎ+ 型ＧａＡｓ層６（６1 ，６2 ）と、前記比較的高濃度のｎ+ 型ＧａＡｓ層６（６1 ，６2 ）上に前記ゲート電極から所定距離離れた位置に形成された，高濃度に不純物がドープされたｎ++型ＧａＡｓ層７（７1 ，７2 ）との積層構造を有し、
　前記ｎ++型ＧａＡｓ層７（７1 ，７2 ）上に形成されたソース，ドレイン電極８（８1 ，８2 ）とを備えたことを特徴とするヘテロ接合型電界効果トランジスタ。」　
　さらに、ソース、ドレイン電極８（８1 ，８2 ）が形成される３−５族（化合物）半導体層について検討するに、ソース、ドレイン電極８（８1 ，８2 ）との直列抵抗を低減するために、ｎ型ＧａＡｓ動作層上に直接形成された、比較的高濃度のｎ+ 型ＧａＡｓ層６（６1 ，６2 ）及び高濃度に不純物がドープされたｎ++型ＧａＡｓ層７（７1 ，７2 ）との積層構造に、ソース、ドレイン電極８（８1 ，８2 ）が形成されており、また、ｎ型ＧａＡｓ動作層、比較的高濃度のｎ+ 型ＧａＡｓ層６（６1 ，６2 ）及び高濃度に不純物がドープされたｎ++型ＧａＡｓ層７（７1 ，７2 ）のいずれも、３−５族（化合物）半導体層であることは明らかである。
（３）刊行物１には、「本発明の第１の視点によるＨＥＭＴでは、ショットキーコンタクト層としてＩｎＧａＡｌＰ層が用いられており、従ってＴｉ／Ｐｔ／Ａｕ等のゲート金属電極との間で高いショットキーバリアが形成され、従来に比べて良好なゲート耐圧が得られる。ゲートリーク電流も小さい。」（００１６段落）と記載されるように、刊行物１に記載された発明は、「ゲート耐圧」の改善を目的とするものであり、また、刊行物２に記載される発明においても、上記（１）に記載したように、「ゲート電極部の高い順方向耐圧を維持」することを前提とするものである。
（４）ここで、ソース，ドレインの直列抵抗を低減することにより、ヘテロ接合電界効果トランジスタの特性が改善できることは従来周知であり、高電子移動度トランジスタを含むヘテロ接合電界効果トランジスタにおいて、ソース，ドレインの直列抵抗を低減することは、従来周知の技術課題であるから、刊行物発明においても、「ゲート電極部の高い順方向耐圧を維持しながら、ソース，ドレインの直列抵抗を大きく低減する」（刊行物２の００１２段落）ように構成することは、当業者が検討すべき技術的事項であることは明らかである。
（５）上記（３）で検討したとおり、「ゲート電極部の高い順方向耐圧」を前提としつつ、上記（１）及び（２）に記載したように、「ゲート電極部の高い順方向耐圧を維持しながら、ソース，ドレインの直列抵抗を大きく低減する」（刊行物２の００１２段落）ための具体的構成、即ち、３−５族（化合物）半導体層から構成され、ｎ型動作層上に形成される、比較的高濃度のｎ+ 型層６（６1 ，６2 ）と高濃度に不純物がドープされたｎ++型層７（７1 ，７2 ）との積層構造に直接、ソース、ドレイン電極を形成することが刊行物２に記載されているから、「ソース，ドレインの直列抵抗を大きく低減する」ために、刊行物発明において、刊行物２に記載された発明を適用し、高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７を「ショットキーコンタクト層６」を介して、電子供給層上に形成することに代えて、高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７を直接電子供給層上に形成することにより、刊行物発明が、本願発明の如く「前記ＩＩＩ−Ｖ族化合物半導体結晶積層上の少なくとも一部に形成されたＩｎＧａＡｓコンタクト層」との構成を備えたものとすることは、当業者が容易になし得たものである。
　
　相違点４について
　「相違点３について」において検討したとおり、刊行物発明において、高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７を直接電子供給層の「ノンドープのＩｎＡｌＡｓ層５2」上に形成することは、当業者にとって何らの困難性もない。
　刊行物発明では、「ノンドープのＩｎＧａＡｌＰショットキーコンタクト層６」は、電子供給層の「前記ノンドープのＩｎＡｌＡｓ層５2」上に形成されているから、刊行物発明において、高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７を電子供給層の「ノンドープのＩｎＡｌＡｓ層５2」上に直接形成すると、「ゲート電極８」は、「高濃度ｎ型のＩｎＧａＡｓオーミックコンタクト層７」が形成されていない「ノンドープのＩｎＡｌＡｓ層５2」上に形成されることとなり、また、「ゲート電極８」は、「ＩｎＧａＡｌＰショットキーコンタクト層６」上に形成されることは明らかであるから、結局、刊行物発明は、本願発明の如く、「前記ＩｎＡｌＰバリア層は、ＩｎＧａＡｓコンタクト層形成位置以外であって、前記ゲート電極直下及びゲート電極周囲のチャネル上部を覆う位置に形成されている」との構成を備えたものとなる。
　
　よって、本願発明は、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７　むすび　
　以上のとおりであるから、本願は、請求項２に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。