(57)【要約】  半導体装置は、半導体素子が形成された領域である有効領域と、半導体層の外周部であるチップ端部と、有効領域とチップ端部との間に配設された耐圧保持領域とを備えている。耐圧保持領域上は、第１層（１５ａ）とその上に形成された第２層（１５ｂ）とを含む保護膜（１５）により覆われている。保護膜（１５）の第１層（１５ａ）および第２層（１５ｂ）は、互いに同じ組成を有する。第２層（１５ｂ）は、保護膜（１５）の最上層であり、保護膜（１５）の上面が凹凸になるような形状で形成されている。
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成された半導体素子と、
前記半導体層における前記半導体素子の形成領域である有効領域と、
前記半導体層の外周部であるチップ端部と、
前記有効領域と前記チップ端部との間に配設された耐圧保持領域と、
前記耐圧保持領域を覆う保護膜と、
を備え、
前記保護膜は、第１層および前記第１層の上に形成された第２層を含み、
前記第１層および第２層は、互いに同じ組成を有し、
前記第２層は、前記保護膜の最上層であり、前記保護膜の上面が凹凸になるような形状で形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第２層は、トレンチまたは開口を有している
請求項１に記載の半導体装置。
【請求項３】
前記トレンチまたは前記開口は、前記第１層の上面にまで達している
請求項２に記載の半導体装置。
【請求項４】
前記第２層は、前記第２層の上面に開口したボイドを有している
請求項１に記載の半導体装置。
【請求項５】
前記ボイドの底部は、前記第２層の底部にまで達している
請求項４に記載の半導体装置。
【請求項６】
半導体層と、
前記半導体層に形成された半導体素子と、
前記半導体層における前記半導体素子の形成領域である有効領域と、
前記半導体層の外周部であるチップ端部と、
前記有効領域と前記チップ端部との間に配設された耐圧保持領域と、
前記耐圧保持領域を覆う保護膜と、
を備え、
前記チップ端部の前記半導体層は、上面に段差が生じるように、他の部分よりも薄い部分を有しており、
前記保護膜の前記チップ端部側の端部は、前記半導体層の前記薄い部分上に位置している
ことを特徴とする半導体装置。
【請求項７】
前記チップ端部の前記段差の側面が傾斜している
請求項６に記載の半導体装置。
【請求項８】
前記半導体層は、炭化珪素により形成されている
請求項１から請求項７のいずれか一項に記載の半導体装置。
【請求項９】
請求項１から請求項８のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電力変換装置に関し、特に、沿面放電を抑制するための技術に関する。
【背景技術】
【０００２】
電力制御用の半導体装置、すなわちパワー半導体装置では、高電圧を保持することが必要とされるため、半導体素子が形成される有効領域と、半導体チップの端部（以下「チップ端部」という）の間に、高電圧を保持するための無効領域（以下「耐圧保持領域」という）が配置される。耐圧保持領域には、ＦＬＲ（Field Limiting Ring）構造、ＲＥＳＵＲＦ（REduced SURface Field）構造、ＶＬＤ構造（Variation of Lateral Doping）など、高電圧を分担して保持する拡散層が形成されるのが一般的である。このような耐圧保持領域を半導体装置のチップ内に設けることにより、半導体装置は高電圧を保持可能となる。【０００３】
しかし、耐圧保持領域の幅が広いと、チップのサイズが大きくなり、１枚の半導体ウエハから取れるチップ数が減るため、チップコストが増加してしまう。そのため、耐圧保持領域を狭くすることが検討されている。とりわけ、次世代のパワー半導体装置として期待されている炭化珪素（ＳｉＣ）半導体装置は、ＳｉＣウエハが高価であることに加え、結晶欠陥が多いことから、耐圧保持領域の面積を小さくしてチップサイズを小さくすることが求められる。チップサイズが小さくなれば、チップコストおよび欠陥含有率を下げることができる。従来、ＦＬＲ構造、ＲＥＳＵＲＦ構造、ＶＬＤ構造などを用いて、耐圧保持領域の幅の縮小が図られてきた。【０００４】
一方、耐圧保持領域の幅が小さくなると、チップ端部と有効領域との間の沿面距離が短くなるため、チップ端部と有効領域との間で沿面放電が発生しやすくなる。そのため、耐圧保持領域の幅が短い半導体装置は、沿面放電を防止するために、例えば誘電率の高い樹脂を用いた樹脂モールドパッケージに搭載するなど、パッケージ封止材を工夫する必要があり、結果的にコストアップを招くことがあった。【０００５】
下記の特許文献１には、耐圧保持領域を覆う保護膜の上面に複数のトレンチを設けることで、保護膜の上面に凹凸を形成して沿面距離を長くした半導体装置が開示されている。また、特許文献２には、保護膜をプラズマ窒化膜とその上のＰＳＧ膜からなる二層構造にし、ＰＳＧ膜をパターニングすることで保護膜の上面に凹凸を設けた半導体装置が開示されている。特許文献３には、チップ周辺にＰＮ接合部が露出するメサ溝を設け、ＰＮ接合部が露出したメサ溝の側壁を保護膜で被覆した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−２０４０６７号公報
【特許文献２】特開平０２−１１９２４８号公報
【特許文献３】特開２００７−１５８２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の技術では、単層構造の保護膜にトレンチを作り込むため、保護膜の本来の機能である絶縁性の確保や応力緩和、異物からの保護といった機能が損なわれる恐れがある。特許文献２の技術では、保護膜を構成するプラズマ窒化膜とＰＳＧ膜との密着力が低いため、外部応力を十分に緩和できないという問題がある。特許文献３の技術では、沿面距離は長くできるが、ＰＮ接合部を露出させるようにメサ溝を形成するため、メサ溝形成時のエッチングによる異物や可動イオンが半導体装置の特性に影響を与えることや、耐圧保持領域の幅が必要以上に小さくなることが懸念される。【０００８】
本発明は上記のような課題を解決するためになされたものであり、高絶縁性や応力緩和といった保護膜本来の機能を確保しつつ、チップ端部と有効領域との間で沿面放電が生じることを防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の局面に係る半導体装置は、半導体層と、前記半導体層に形成された半導体素子と、前記半導体層における前記半導体素子の形成領域である有効領域と、前記半導体層の外周部であるチップ端部と、前記有効領域と前記チップ端部との間に配設された耐圧保持領域と、前記耐圧保持領域を覆う保護膜と、を備え、前記保護膜は、第１層および前記第１層の上に形成された第２層を含み、前記第１層および第２層は、互いに同じ組成を有し、前記第２層は、前記保護膜の最上層であり、前記保護膜の上面が凹凸になるような形状で形成されている。【００１０】
本発明の第２の局面に係る半導体装置は、半導体層と、前記半導体層に形成された半導体素子と、前記半導体層における前記半導体素子の形成領域である有効領域と、前記半導体層の外周部であるチップ端部と、前記有効領域と前記チップ端部との間に配設された耐圧保持領域と、前記耐圧保持領域を覆う保護膜と、を備え、前記チップ端部の前記半導体層は、上面に段差が生じるように、他の部分よりも薄い部分を有しており、前記保護膜の前記チップ端部側の端部は、前記半導体層の前記薄い部分上に位置している。
【発明の効果】
【００１１】
本発明によれば、高絶縁性や応力緩和といった保護膜本来の機能を維持しつつ、チップ端部と有効領域との間で沿面距離を長くできるため、チップ端部と有効領域との間で沿面放電が生じることを防止できる。【００１２】
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態２に係る半導体装置の構成を示す図である。
【図３】実施の形態３に係る半導体装置の構成を示す図である。
【図４】実施の形態４に係る電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を示す図であり、半導体チップの端部近傍の断面を示している。図１のように、当該半導体装置は、半導体基板１およびその上に形成されたエピタキシャル層２からなる半導体層を用いて形成されている。また、当該半導体層は、半導体素子が形成された領域である有効領域と、半導体チップの外周部であるチップ端部と、有効領域とチップ端部との間に配設された耐圧保持領域である耐圧保持領域とを有している。耐圧保持領域およびチップ端部は、有効領域を取り囲むように配設されている。
【００１５】
本実施の形態では、有効領域に形成される半導体素子の例として、Ｎ型ＭＯＳＦＥＴを示す。この場合、半導体基板１およびエピタキシャル層２の導電型はＮ型に設定される。またここでは、半導体基板１およびエピタキシャル層２はＳｉＣにより形成されるものとする。ただし、半導体素子はＮ型ＭＯＳＦＥＴに限られず、Ｐ型ＭＯＳＦＥＴでもよいし、ＩＧＢＴやダイオードなどでもよい。また、半導体基板１およびエピタキシャル層２の材料もＳｉＣに限られず、他のワイドバンドギャップ半導体（窒化ガリウム（ＧａＮ）、ダイヤモンドなど）でもよい。また、シリコン（Ｓｉ）を用いた半導体装置にも本発明は適用可能である。
【００１６】
有効領域において、エピタキシャル層２の表層部には、Ｐ型のウェル領域３が選択的に形成されている。ウェル領域３の表層部には、Ｎ型のソース領域４と、高濃度のＰ型領域であるウェルコンタクト領域５とが形成されている。エピタキシャル層２のＮ型領域とソース領域４との間に挟まれたウェル領域３の部分が、ＭＯＳＦＥＴのチャネル領域となる。
【００１７】
エピタキシャル層２の上には、チャネル領域の上方を覆うように、ゲート絶縁膜６が形成されており、ゲート絶縁膜６の上にゲート電極７が形成されている。また、ゲート電極７の上には層間絶縁膜８が形成されており、その上にソース電極９が形成されている。ソース電極９は、層間絶縁膜８に形成されたコンタクトホールを通して、ソース領域４およびウェルコンタクト領域５に接続されている。また、半導体基板１の下面（裏面）に、ドレイン電極１０が配設されている。
【００１８】
一方、耐圧保持領域において、エピタキシャル層２の表層部には、電圧を保持するための終端構造として、Ｐ型の終端ウェル領域１１と、その外側に形成されたＰ型のＦＬＲ１３とが設けられている。終端ウェル領域１１は、コンタクトホールを通してソース電極９に接続されており、その接続部分には高濃度のＰ型領域である終端ウェルコンタクト領域１２が形成されている。なお、耐圧保持領域に設ける終端構造としては、ＦＬＲ構造の他、ＲＥＳＵＲＦ構造、ＶＬＤ構造、ＪＴＥ（Junction Termination Extension）構造などを用いてもよい。
【００１９】
耐圧保持領域のエピタキシャル層２の上にはフィールド絶縁膜１４が形成されており、その上に、ポリイミド等からなる保護膜１５が、耐圧保持領域を覆うように形成されている。
【００２０】
実施の形態１において、保護膜１５は、第１層１５ａと、第２層１５ｂとからなる二層構造となっている。第１層１５ａと第２層１５ｂとは、互いに同じ組成を有している。第２層１５ｂは、保護膜１５の最上層である。また、第２層１５ｂには、保護膜１５の上面が凹凸になるようにトレンチ１６が形成されている。トレンチ１６は、第２層１５ｂに対して写真製版等のパターニング処理を行うことで形成することができる。
【００２１】
第２層１５ｂがトレンチ１６を有することで、保護膜１５の上面が凹凸になるため、チップ端部と有効領域との間の沿面距離（図１に点線で示す）が長くなり、チップ端部と有効領域との間で沿面放電が生じることを防止できる。また、保護膜１５は、第１層１５ａと第２層１５ｂとからなる二層構造であり、トレンチ１６を形成するために加工されるのは上側の第２層１５ｂのみである。さらに、第１層１５ａおよび第２層１５ｂは組成が同じであるため、両者の間では高い密着性が得られる。そのため、高絶縁性や応力緩和といった保護膜本来の機能は高く維持される。さらに、第１層１５ａと第２層１５ｂとで機能を分けることで、製造欠陥があった場合の機能悪化を最小限にできるという利点もある。
【００２２】
第２層１５ｂに設けられるトレンチ１６が深いほど、沿面距離を長くできる。そのため、図１のように、トレンチ１６は第１層１５ａの上面に達するように形成するとよい。また、沿面距離を長くする観点から、トレンチ１６が延びる方向は、チップ端部から有効領域へと向かう方向に垂直であることが好ましい。しかし、トレンチ１６の形状は、沿面距離を長くできれば任意の形状でよい。例えば、トレンチ１６に代えて、任意形状の開口を複数設けてもよい。
【００２３】
また、本実施の形態では、保護膜１５を、第１層１５ａおよび第２層１５ｂのみからなる二層構造としたが、保護膜１５は、最上層部に第１層１５ａおよび第２層１５ｂを含んでいれば、三層以上の多層構造であってもよい。
【００２４】
＜実施の形態２＞
図２は、実施の形態２に係る半導体装置の構成を示す図であり、半導体チップの端部近傍の断面を示している。図２において、図１に示した要素と同様の機能を有する要素には、同一符号を付してある。図２の半導体装置の構成は、図１と比較して、保護膜１５の構造のみが異なっており、その他は同じである。
【００２５】
実施の形態２においても、保護膜１５は、互いに同じ組成を有する第１層１５ａおよび第２層１５ｂからなる二層構造を有し、第２層１５ｂは、保護膜１５の上面が凹凸になる形状で形成されている。ただし、第２層１５ｂには、トレンチ１６ではなく、第２層１５ｂの上面に開口したボイド１７が形成されている。
【００２６】
ボイド１７は、ボイドが発生しやすい条件で第２層１５ｂを形成することにより、第２層１５ｂ内に自然と発生させることができる。また、保護膜１５をパターニングするためのエッチング工程で、第２層１５ｂの表面部分を除去すれば、ボイド１７を第２層１５ｂの上面に開口させることができる。よって、第１層１５ａと第２層１５ｂとを異なるパターンに加工することなしに、保護膜１５の上面に凹凸を形成でき、チップ端部と有効領域との間の沿面距離を長くすることができる。なお、高絶縁性や応力緩和といった保護膜本来の機能を確保するために、第１層１５ａはボイドが発生しにくい条件で形成することが好ましい。
【００２７】
第２層１５ｂがその上面に開口したボイド１７を有することで、保護膜１５の上面が凹凸になるため、チップ端部と有効領域との間の沿面距離（図２に点線で示す）が長くなり、チップ端部と有効領域との間で沿面放電が生じることを防止できる。また、保護膜１５は、第１層１５ａと第２層１５ｂとからなる二層構造であり、ボイド１７が形成されるのは上側の第２層１５ｂのみである。さらに、第１層１５ａおよび第２層１５ｂは組成が同じであるため、両者の間では高い密着性が得られる。そのため、高絶縁性や応力緩和といった保護膜本来の機能は高く維持される。さらに、第１層１５ａと第２層１５ｂとで機能を分けることで、製造欠陥があった場合の機能悪化を最小限にできるという利点もある。
【００２８】
第２層１５ｂの上面に開口するボイド１７が深いほど、沿面距離を長くできる。そのため、図２のように、ボイド１７の底部が第２層１５ｂの底部に達するように形成されるとよい。すなわち、ボイド１７の大きさは、第１層１５ａの厚さと同等であることが好ましい。
【００２９】
＜実施の形態３＞
図３は、実施の形態３に係る半導体装置の構成を示す図であり、半導体チップの端部近傍の断面を示している。図３において、図１に示した要素と同様の機能を有する要素には、同一符号を付してある。図３の半導体装置の構成は、図１と比較して、チップ端部の構造および保護膜１５の構造のみが異なっており、その他は同じである。また、本実施の形態では、保護膜１５を単層構造であるものとする。
【００３０】
図３のように、実施の形態３の半導体装置では、チップ端部の半導体層（半導体基板１およびエピタキシャル層２）は、他の部分の半導体層よりも薄い部分１８（以下、単に「薄い部分１８」ということもある）を有している。それにより、チップ端部の半導体層の上面に、段差部１９が形成される。そして、耐圧保持領域を覆う保護膜１５は、段差部１９を覆っており、保護膜１５の外側の端部は、薄い部分１８上に位置している。
【００３１】
このように、チップ端部と有効領域とに厚さ（高さ）の差を設け、保護膜１５の外側の端部を、チップ端部の薄い部分１８上に位置させることで、チップ端部と有効領域との間の沿面距離（図３に点線で示す）を長くでき、チップ端部と有効領域との間で沿面放電が生じることを防止できる。また、保護膜１５には特別な加工を施す必要がないため、高絶縁性や応力緩和といった保護膜本来の機能は高く維持される。ただし、保護膜１５として、実施の形態１または２に示した二層構造の保護膜１５を適用すれば、チップ端部と有効領域との間の沿面距離をさらに長くすることができる。
【００３２】
本実施の形態では、上記の特許文献３とは異なり、段差部１９が、ＰＮ接合部のないチップ端部に設けられており、段差部１９にＰＮ接合部は露出していない。そのため、段差部１９を形成する際のエッチングによる異物や可動イオンが半導体装置の特性に影響を与えたり、耐圧保持領域の幅が必要以上に小さくなったりする問題は生じない。
【００３３】
さらに、段差部１９が傾斜している、すなわち、段差部１９の側面が、エピタキシャル層２の上面に垂直な方向に対して傾いていることが好ましい。段差部１９の深さ（エピタキシャル層２と薄い部分１８との段差）や薄い部分１８の幅が同じであっても、段差部１９が傾斜を持つ場合の方が、段差部１９が垂直な場合よりも、長い沿面距離を確保することができる。
【００３４】
特に、実施の形態３は、半導体基板１がＳｉＣである場合に有効である。通常、ＳｉＣからなる半導体基板１は厚く、段差部１９の深さを深くし易いため、チップ端部と有効領域との間の縦方向の沿面距離を容易に長くすることができる。
【００３５】
＜実施の形態４＞
本実施の形態は、上述した実施の形態１〜３に係る半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本発明を適用した場合について説明する。
【００３６】
図４は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００３７】
図４に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００３８】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図４に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
【００３９】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【００４０】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１から３のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【００４１】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【００４２】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【００４３】
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１から３にかかる半導体装置を適用するため、低コストな電力変換装置を実現することができる。
【００４４】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【００４５】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【００４６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【００４７】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００４８】
１  半導体基板、２  エピタキシャル層、３  ウェル領域、４  ソース領域、５  ウェルコンタクト領域、６  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  ソース電極、１０  ドレイン電極、１１  終端ウェル領域、１２  終端ウェルコンタクト領域、１３  ＦＬＲ、１４  フィールド絶縁膜、１５  保護膜、１５ａ  第１層、１５ｂ  第２層、１６  トレンチ、１７  ボイド、１８  半導体層の薄い部分、１９  段差部、１００  電源、２００  電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、３００  負荷。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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