【事件の表示】
　特許第１８２３５９２号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第１８２３５９２号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。
【理　由】
１．手続の経緯 
　本件特許第１８２３５９２号は、昭和５９年１１月２９日に特許出願され、平成６年２月１０日に特許請求の範囲第１項に係る発明について特許権の設定登録がなされ、平成１６年１１月２９日に存続期間満了により権利登録が抹消されたものである。 
　本件審判請求は、平成１９年１１月９日に、特許第１８２３５９２号の願書に添付した明細書及び図面（以下、「本件特許明細書等」という。）を、本件審判請求書に添付した訂正明細書及び図面のとおりに訂正することを求めるものであって、平成１９年１２月１３日付けで訂正拒絶理由が通知され、その指定期間内である平成２０年１月１７日に意見書が提出されたものである。
 　 
２．訂正事項について
［訂正事項１］
　本件特許明細書等の特許請求の範囲の第１項の「第１導電型の第１半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第１導電型と異なる第２導電型の第２半導体領域及び第３半導体領域と、前記第２及び第３の半導体領域によってはさまれた前記第１半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第２半導体領域及び第３半導体領域と接するように設けられた第１及び第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた選択ゲート電極と、前記第２ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に電圧を印加すると共に前記制御ゲート電極に前記第３半導体領域に加える電圧よりも高い電圧を印加して書込みを行うことを特徴とする不揮発性メモリの書き込み方法。」を、
　「第１導電型の第１半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第１導電型と異なる第２導電型の第２半導体領域及び第３半導体領域と、前記第２及び第３の半導体領域によってはさまれた前記第１半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第２半導体領域及び第３半導体領域と接するように設けられた第１及び第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた選択ゲート電極と、前記第２ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第３半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なうことを特徴とする不揮発性メモリの書き込み方法。」と訂正する。
　
３．訂正拒絶理由通知の概要
　当審において平成１９年１２月１３日付けでなされた訂正拒絶理由通知に係る拒絶の理由の概要は以下のとおりである。
『［訂正事項１について］
・・・・・・
（２）しかし、本件特許明細書等には、特許を受けようとする発明が解決しようとする課題である「書き込み時間の短縮」に必要な「書込み電圧」の値、すなわち、特許を受けようとする発明である「不揮発性メモリの書き込み方法」に必要な「書込み電圧」の値が記載されていない。そのため、本件特許明細書等には、「選択ゲート電極」に印加される電圧の比較の対象となる「書込み電圧」が記載されていないため、結果として、「選択ゲート電極」に印加される電圧と、「書込み電圧」との大小関係を特定する訂正事項１についての訂正は、本件特許明細書等に記載された範囲内でなされたものではない。・・・・・・
（３）・・・・・・本件特許明細書等の記載には、「容易に書込みが行なわれる」ことが「書き込み時間の短縮」が可能であることを意味する旨の記載はないから、「容易に書込みが行なわれる」「書込み電圧ＶＷ」が「書き込み時間の短縮」に必要な「書込み電圧」であるとは認められない。また、「容易に書込みが行なわれる」「書込み電圧ＶＷ」よりも低い「書込み電圧ＶＷ」では「書き込み時間の短縮」ができないことが、本件特許明細書等には明示的には記載されていない。・・・・・・
（４）・・・・・・「２．５Ｖ」よりも高く「４Ｖ弱」よりも低い「書込み電圧ＶＷ」で「書き込み時間の短縮」が可能であることは、本件特許明細書等に記載されておらず、また、自明でもない。・・・・・・
（５）・・・・・・本件特許明細書等には、「選択ゲート電極４」に「選択ゲートのしきい値電圧近傍の電圧」が印加されること、「選択ゲート電極４」に印加される「選択ゲートのしきい値電圧近傍の電圧」の一例として、「ＶＳＧ＝２．５Ｖ」とすることが開示されていると認められる。そして、「選択ゲートのしきい値電圧近傍の電圧」の他に、「選択ゲート電極４」に印加される電圧を規定する事項は何ら記載されていない。・・・・・・
（６）訂正後の第１項に記載された発明の「前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第３半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行うこと」との記載は、「前記第３半導体領域に加える前記書込み電圧」の下限を、「選択ゲート電極」に印加される電圧よりも高い電圧に特定するものであり、また、「選択ゲート電極」に印加される電圧の上限を、「前記第３半導体領域に加える前記書込み電圧」よりも低い電圧に特定するものでもある。さらに、上記電圧についての特定は、「選択ゲート電極」に印加される電圧、及び「第３半導体領域に加える書込み電圧」の範囲を特定するものでもある。
　しかし、前記特定された「選択ゲート電極」に印加される電圧、及び「第３半導体領域に加える書込み電圧」の範囲には、本件特許明細書等には記載されていない「不揮発性メモリの書き込み方法」に用いられる電圧が含まれる。・・・・・・　
　よって、訂正後の第１項に記載された発明には、本件特許明細書等に記載されていない事項が含まれるから、訂正事項１についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものではない。
　
４．むすび  
　したがって、訂正事項１を含む本件訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものではないから、平成６年改正前特許法第１２６条第１項ただし書きの規定に適合しない。 
　よって、本件訂正は認められない。』
　
４．訂正の目的の適否、新規事項の有無、拡張・変更の存否
（１）訂正の目的の適否、拡張・変更の存否について
　訂正前の特許請求の範囲第１項に係る発明においては、選択ゲート電極に加える電圧と、第３半導体領域に加える電圧との関係については特定されていない。これに対して、訂正後の特許請求の範囲第１項に係る発明は、「前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第３半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なう」と記載されているように、第３半導体領域に加える電圧を書込み電圧とし、選択ゲート電極には前記書込み電圧よりも低い電圧を印加することにより、選択ゲート電極に印加する電圧は、第３半導体領域に加える書込み電圧よりも低いことを限定しており、特許請求の範囲の減縮を目的とするものである。
　したがって、訂正事項１についての訂正は、平成６年改正前の特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当し、また、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（２）新規事項の有無について
（ａ）本件特許明細書等の第３頁第７行及び第８行には「第３半導体領域に印加する書込み電圧ＶＷの低減」と記載され、また、本件特許明細書等の第３頁第１２行ないし第１４行には「ＰＡＣＭＯＳの制御ゲート電極に第３半導体領域に印加する書込み電圧ＶＷより高い電圧を印加する」と記載されており、本件特許明細書等には、「第３半導体領域」に加える電圧が「書込み電圧」であることが記載されていると言える。
（ｂ）（ｂ−１）本件特許明細書等の第３頁第７行ないし第１０行に「書き込み時間の短縮と、第３半導体領域に印加する書込み電圧ＶＷの低減を可能にする不揮発性メモリの書込み法を提供することを目的としている。」と記載されていること、及び、第４図に「制御ゲート電圧ＶＣＧ」に対する「書込み時間ＴＷ」の特性が示され、第５図に「書込み電圧ＶＷ」の特性が示されていることから、第５図は、「書込み電圧ＶＷ」が従来と比較して低いレベルであっても書込みが行われることを示すものであると言える。その上で、本件特許明細書等の第６頁第５行ないし第７行の「第５図から４Ｖ弱の書込み電圧ＶＷでも容易に書込みが行なわれることがわかる。」との記載を考慮すると、本件特許明細書等には、実施例として、「書込み電圧ＶＷ」を「４Ｖ弱」まで低減できること、すなわち、「書込み電圧ＶＷ」を「４Ｖ弱」以上とすることが記載されていると言える。
（ｂ−２）また、本件特許明細書等の第３頁第１行ないし第４行に「（発明が解決しようとする問題点）　しかしこの方法では、・・・・・・書込み時間を１０ｍｓｅｃ以下に短縮することは困難であった。」と記載されていること、及び、本件特許明細書等の第６頁第１行ないし第３行に「第５図に・・・・・・５ｍｓｅｃの間、書込みを行った後のしきい値と書込み電圧ＶＷの関係を示す。」と記載されていることから、第５図における「書込み時間」は「５ｍｓｅｃ」であって、従来技術として記載された「書込み時間」である「１０ｍｓｅｃ」より短いから、「書込み電圧ＶＷ」を「４Ｖ弱」まで低減しても、本件特許明細書等に記載された発明の効果である高速の書込みが可能になることは明らかである。
（ｂ−３）さらに、本件特許明細書等の第５頁第２行及び第３行に「まず選択ゲート電極４には、選択ゲートのしきい値電圧近傍の電圧ＶＳＧ４１が印加される。」と記載されていること、及び、第５図に「ＶＳＧ＝２．５Ｖ」と記載されていることから、本件特許明細書等には実施例として、「選択ゲート電極」に「選択ゲートのしきい値電圧近傍の電圧」である「２．５Ｖ」の電圧を印加することが記載されていると言える。
（ｂ−４）上記（ｂ−１）ないし（ｂ−３）より、本件特許明細書等には、第３半導体領域に加える書込み電圧を「４Ｖ弱」以上とし、選択ゲート電極にその「しきい値電圧近傍の電圧」である「２．５Ｖ」の電圧を印加して、書込みを行なうことが記載されており、選択ゲート電極に印加される「２．５Ｖ」の電圧が、書込み電圧である「４Ｖ弱」以上の電圧より低いことは明らかであるから、結局、本件特許明細書等には、選択ゲート電極に書込み電圧より低い電圧を印加することにより書込みを行なうことが記載されていると言える。
（ｃ）そして、上記（ａ）及び（ｂ）より、本件特許明細書等には、「第１導電型の第１半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第１導電型と異なる第２導電型の第２半導体領域及び第３半導体領域と、前記第２及び第３の半導体領域によってはさまれた前記第１半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第２半導体領域及び第３半導体領域と接するように設けられた第１及び第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた選択ゲート電極と、前記第２ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第３半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なうことを特徴とする不揮発性メモリの書き込み方法。」が記載されていると言える。
　したがって、訂正事項１についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　
　以上（１）及び（２）のとおり、本件訂正審判の請求は、平成６年改正前の特許法第１２６条第１項及び第２項の規定に適合し、特許請求の範囲第１項を訂正する訂正事項１についての訂正は、同法同条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
５．独立特許要件
　上記「４．（１）訂正の目的の適否、拡張・変更の存否について」において検討したとおり、本件訂正審判の請求は、平成６年改正前の特許法第１２６条第１項ただし書き第１号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、以下において、本件訂正後における特許請求の範囲に記載されている発明が同法同条第３項に規定された独立特許要件を満たすか否かについて検討する。
（１）本件訂正後における特許請求の範囲に記載された発明
　本件訂正後における特許請求の範囲に記載された発明（以下「本件訂正発明」という。）は、次のとおりのものである。
「第１導電型の第１半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第１導電型と異なる第２導電型の第２半導体領域及び第３半導体領域と、前記第２及び第３の半導体領域によってはさまれた前記第１半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第２半導体領域及び第３半導体領域と接するように設けられた第１及び第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた選択ゲート電極と、前記第２ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第３半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なうことを特徴とする不揮発性メモリの書き込み方法。」
　
（２）刊行物記載の発明
（ａ）刊行物１：特開昭５９−１２４１６８号公報
　本件の出願日前に日本国内において頒布された上記刊行物１には、「不揮発性半導体メモリ」（発明の名称）について、第３図とともに、以下の事項が記載されている。
「第３図は、本発明の他の実施例を示す断面図である。本実施例に於ては、浮遊ゲート電極６の電位ＶＦを制御するために、ＨＴＯ膜１９上に制御ゲート電極３０が形成してあり、ドレイン領域３に印加されるドレイン電圧ＶＤとは異なる電圧ＶＣＧを制御ゲート電極３０に印加して浮遊ゲート電極６の電位ＶＦを制御することができる。本実施例の動作は、浮遊ゲート電極６のＶＦを制御ゲート電極３０の電位ＶＣＧとの容量結合により制御する。」（第２頁右下欄第１３行ないし第３頁左上欄第２行）
　
（ｂ）刊行物２：特開昭５８−１０２５６３号公報
　本件の出願日前に日本国内において頒布された上記刊行物２には、「不揮発性半導体メモリ」（発明の名称）について、第６図とともに、以下の事項が記載されている。
「第６図に示す本発明の実施例である不揮発性半導体メモリは、制御ゲート電極２０が形成されているタイプのメモリである。即ち、浮遊ゲート電極６の上に絶縁膜２２を介して強く容量結合する制御ゲート電極２０が設けてある。浮遊ゲート電極６の電位ＶＦは、制御ゲート電極２０の電位ＶＣＧにより制御される。ドレイン領域３と浮遊ゲート電極６とは、強くは容量結合していない。図には示さないが、ドレイン領域３と浮遊ゲート電極６とが強い容量結合している場合は、浮遊ゲート電極６の電位ＶＦがドレイン電圧ＶＤと制御ゲート電圧ＶＣＧの両方によつて制御される。第６図に示すような制御ゲート電極２０が存在するタイプのメモリにおいても、制御ゲート電圧ＶＣＧにより、浮遊ゲート電圧ＶＦを高電圧に保ち、ドレイン領域３に約５Ｖ程度のドレイン電圧を印加することにより、チャネル領域Ｃ４とチャネル領域Ｃ５の接する基板表面部分よりソース領域２から流出した電子の一部を第６図矢印Ｈのように電界加速し、浮遊ゲート電極６へ電子を注入（書込み）することができる。」（第５頁左上欄第８行ないし右上欄第８行）
　
（ｃ）刊行物３：特開昭５５−１０５３７４号公報
　本件の出願日前に日本国内において頒布された上記刊行物３には、「不揮発性半導体記憶装置」（発明の名称）について、第１図とともに、以下の事項が記載されている。
　「第１図は、本発明装置の一実施例の断面模型図である。Ｐ型単結晶シリコン基板１にｎ型の番地選択用ＭＯＳトランジスタのドレイン領域２、該トランジスタのソースと記憶用トランジスタのドレインと共通な領域３、記憶用トランジスタのソース領域４を設け、これらの領域間のチャネルとなる基板上にゲートシリコン酸化膜５を成長させ、その上に多結晶シリコンの番地選択用トランジスタのゲート電極６及び記憶用トランジスタの浮遊ゲート７を形成する。記憶用トランジスタのドレイン領域と浮遊ゲート間のシリコン酸化膜には、ゲートシリコン酸化膜５よりも薄い領域８を形成しておく。・・・・・・
　記憶用トランジスタの浮遊ゲート多結晶シリコン７上には、多結晶シリコン７の熱酸化膜を介して、アルミニウムの制御ゲート電極９が設けられる。・・・・・・
　本装置に書込を行うには、ソース電極１１を接地し、番地選択用トランジスタのゲート電極６と、記憶用トランジスタの制御ゲート電極９に正の高電圧を印加し、ドレイン電極１０に正の高電圧を印加する。この時、記憶用トランジスタのチャネルは、導通状態となり、このチャネル中を流れる電子は高電界で加速され、シリコン基板とシリコン酸化膜の界面のエネルギバリヤ以上のエネルギを得たものは、制御ゲート７に印加された正の高電圧に引かれて、浮遊ゲート７中へ注入される。こうして書き込まれた記憶用トランジスタの浮遊ゲートは負に帯電し、スレショルド電圧は上昇する。」（第２頁左下欄第１１行ないし第３頁左上欄第１２行）
　
（ｄ）刊行物４：特開昭５５−１３９６９２号公報
　本件の出願日前に日本国内において頒布された上記刊行物４には、「半導体不揮発性記憶装置」について、第２図及び第６図（Ｂ）とともに、以下の事項が記載されている。
「第２図に本発明の半導体不揮発性記憶素子の断面構造の一例を示す。図において、左側の素子がメモリ素子となるＭＮＯＳＴｒ．、右側の素子がスイッチング素子となる通常のＭＩＳＴｒ．である。なお、ＭＩＳＴｒ．としてはＭＯＳ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型絶縁効果トランジスタ（以下ＭＯＳＴｒ．を用いた。
　図において、２１はＮ（又はＰ）型Ｓｉ基板、２２、２３、２４はＰ＋（又はＮ＋）型不純物導入層、２５は極めて薄いＳｉＯ２膜、２６はＳｉ３Ｎ４膜、２８はゲート絶縁膜、２７、２９は多結晶シリコン（ｐｏｌｙ　Ｓｉ）からなるゲート電極である。」（第２頁左下欄第７行ないし第１８行）
「第６図（Ｂ）で示す様に、メモリの書込み時には、選択ビットのメモリセルは、データ線３３を接地、スイッチＭＯＳＴｒ．のゲート２９を電源電圧ＶＣＣにし（読出し用ワード線３２に電源電圧印加）、電源線３４を所定電圧の電源に接続してＮ＋層２２に抵抗を通して＋２０Ｖ程度の電圧Ｖｉを印加する。ＭＮＯＳＴｒ．が消去状態にあれば、しきい電圧Ｖｔｈ（Ｎ）は負だからチャンネル６０１は導通しており、スイッチＭＯＳＴｒ．もゲート電極２９にＶＣＣが印加されているから導通しており、拡散層２２はほぼ接地電位になる。この状態で、ＭＮＯＳ素子のゲート電極に＋２５Ｖ程度のプログラム電圧ＶＰを印加すると（書込み用ワード線にプログラム電圧印加）、チャンネル６０１表面の反転層内電子がトンネル効果によりＳｉ３Ｎ４膜２６と薄いＳｉＯ２膜２５の界面のトラップ準位に遷移し、そこに蓄積される。この結果、Ｖｔｈ（Ｎ）は正側に移動し、即ちデータ“０”が書込まれる。」（第５頁右上欄第７行ないし左下欄第４行）
　
（２）対比・判断
　上記刊行物１及び２には、本件訂正発明の「前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第３半導体領域に加える前記書込み電圧よりも高い電圧を印加」することに相当する構成が記載されておらず、その点は、当業者にとって容易になし得たことでもない。
　また、上記刊行物３に記載の「不揮発性半導体記憶装置」及び刊行物４に記載の「半導体不揮発性記憶装置」は、本件訂正発明の如く、「選択ゲート電極の接続点近傍に」できる「急岐な電位差」により「書込みを行う」もの（本件特許明細書等の第３頁第１６行ないし第４頁第４行）ではなく、その動作原理及び構造が異なるものであり、引用文献１及び２に記載の発明と組み合わせることもできない。
　
　したがって、本件訂正発明は、刊行物１ないし刊行物４に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえず、また、他に本件訂正発明が特許出願の際、独立して特許を受けることができないとする理由もないから、平成６年改正前の特許法第１２６条第３項に規定された独立特許要件を満たしている。 
　
６．むすび
　以上のとおりであるから、本件訂正審判の請求は、平成６年改正前の特許法第１２６条第１項ないし第３項の規定に適合する。 
　よって、結論のとおり審決する。