【事件の表示】
　平成１１年特許願第　１３６１３号「冗長セルを有するメモリデバイス」拒絶査定不服審判事件〔平成１２年　８月　４日出願公開、特開２０００−２１５６８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、平成１１年１月２１日の出願であって、平成１７年１２月８日付けで拒絶査定がなされ、これに対して平成１８年１月１２日に拒絶査定に対する審判請求がなされたものである。 
　 
２．本願発明について 
　本願の請求項１ないし１２に係る発明は、平成１７年７月１９日付けの手続補正書により補正された特許請求の範囲の請求項１ないし１２に記載されたとおりのものであって、その請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。 
「【請求項１】 
　通常メモリ領域と冗長メモリ領域とを有し、前記通常メモリ領域内の不良セルを前記冗長メモリ領域内の冗長セルに置き換え可能にした強誘電体メモリデバイスにおいて、 
　前記通常メモリ領域及び冗長メモリ領域内のセルと同じ構成のセルを有し、前記通常メモリ領域内のアクセスされたセルの置換情報を記録し、前記通常メモリ領域がアクセスされる時に同時にアクセスされ、前記置換情報の信号を出力する冗長ファイルメモリと、 
　不良セルに対応する前記置換情報の信号に応答して、通常メモリ領域の選択を禁止し、前記冗長メモリ領域の選択を許可する選択回路を有し、 
　前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリのセルが、行方向に共通のワード線とプレート線とに接続されたトランジスタ及び強誘電体容量とで構成され，前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリとが前記行方向に共通のワード線とプレート線に沿って設けられていることを特徴とする強誘電体メモリデバイス。」 
　 
３．刊行物記載事項 
（１）特開平６−１１１５８９号公報 
　本願の出願前に日本国内において頒布され、原審の拒絶の理由に引用された特開平６−１１１５８９号公報（「以下、「刊行物１」という。）には、図１ないし８，図１０とともに以下の事項が記載されている。 
「【００１４】本発明の具体的な特徴に依れば、一括消去型不揮発性半導体記憶装置は、メモリ・セルのアレイをデータ・エリアとタグ・エリアとに物理的に分割し、ワード線は共有しつつそれぞれのエリアを別々に一括消去できるように構成する。一つのワード線を共有するデータ・エリアとタグ・エリアとは一つの論理単位を構成し、この単位内に於いて、タグ・エリアはデータ・エリアにある不良メモリ・セルの位置情報を保持する。この情報を基にシステムは不良メモリ・セルの使用回避処理を行う。不良メモリ・セル情報はチップ製作後の検査行程に於いてプログラムし、同時に、この不良メモリ・セル情報に対してＥＣＣを生成しタグ・エリアに書き込む。さらに、タグ・エリアに一定のデータを書き込むことにより、そのタグ・エリアとワード線を共有しているデータ・エリアの使用不許可をシステムに知らせる。データ・エリアが一括消去される時でも、タグ・エリアは消去されることはなく、不良メモリ・セル位置情報が保持される。 
【００１５】　 
【実施例】半導体外部記憶システムを組み込んだコンピュータ・システムの一例を図１に示す。ホスト・プロセッサ１０はシステム・バス１３を介して、主記憶装置１５およびバス制御装置１６と通信する。プロセッサ１０および関連する周辺装置の間の通信はバス制御装置１６を介して行われる。そのため、バス制御装置１６はファミリー・バス１８によって周辺装置に接続されている。周辺装置としては、本発明の実施例になるフラッシュ・メモリ（フラッシュＥＥＰＲＯＭ）製の外部記憶システム２０が接続され、さらに、通信装置２１、ハード・ファイル２２、光ディスク２３もファミリー・バス１８に接続されている。２４は、ディスプレイ・コントローラ、２５は、ＣＲＴである。勿論、他の周辺装置も接続可能である。このようなコンピュータ・システムは、例えば、ＩＢＭ　ＰＳ／２パーソナル・コンピュータによって構築することが出来る。」 
「【００１８】図３は、フラッシュ・メモリ・チップ３０の構成の概要を示す。フラッシュ・メモリ・チップ３０は、ワード線３２とビット線３３によって選択することのできるメモリ・セル３１のアレイと、ワード線デコーダ３４、ビット線セレクタ３５を含む周辺回路によって構成される。メモリ・セル３１のアレイはデータ・エリア３６とタグ・エリア３７とに物理的に分割し、それぞれのエリアを別々に消去できるように構成する。ただし、ワード線は共有するものとする。図３は一組のデータ・エリアとタグ・エリアを取り出したもので、この組がチップ３０内に複数存在することもある。 
【００１９】図４は、メモリ・セル・アレイのワード線方向の断面を模式的に示す。基板４０はＮ−型のシリコン基板である。データ・エリア３６とタグ・エリア３７とを別々に消去およびプログラムができるようにすることは、それぞれのエリアのＰ−型ウェル４１、４２を物理的に分けることにより実現する。ウェル４１、４２は、電気的にも分離されていて、別々に電圧を定めることができる。メモリ・セルを構成するトランジスタのソース／ドレイン領域４３は、高濃度にドープされたＮ＋型領域である。基板４０を覆う二酸化シリコン層４４の中に、浮遊ゲート４５、ワード線３２、ビット線３３が埋め込まれている。浮遊ゲート４５はＮ＋型のポリ・シリコン、ワード線３２はＮ＋型のポリ・シリコンまたは金属、ビット線３５は金属からなる。図４に示す構造は、周知の集積回路製造技術によって作成することができる。」 
「【００２８】図５は、図２に示したメモリ・コントローラ２８とフラッシュ・メモリ・チップ３０の回路を示す。メモリ・コントローラ２８は、コマンド・プロセッサ２８１と入出力バッファ２８２を含む。フラッシュ・メモリ・チップ３０はＮＡＮＤ型であり、一本のビット線３２にｎ個のメモリ・セル３１１〜３１ｎが選択ゲート５０、５１を介して直列に接続されている。したがって、ソース／ドレインの電圧は、メモリ・セルが繋がっているビット線の電圧と同じになる。ＮＡＮＤ型のフラッシュ・メモリ自体は、例えば”Ａ　ＮＡＮＤ　ＳＴＲＵＣＴＵＲＥ　ＣＥＬＬ　ＷＩＴＨ　Ａ　ＮＥＷ　ＰＲＯＧＲＡＭＩＮＧ　ＴＥＣＨＮＯＬＯＧＹ　ＦＯＲ　ＨＩＧＨＬＹ　ＲＥＬＩＡＢＬＥ　５Ｖ−ＯＮＬＹ　ＦＬＡＳＨ　ＥＥＰＲＯＭ”，Ｐ．１２９−１３０，１９９０　ＳＹＭＰＯＳＩＵＭ　ＯＮ　ＶＬＳＩ　ＴＥＣＨＮＯＬＯＧＹに開示されているので、ここではその構造について簡単に触れるに留める。 
【００２９】メモリ・セル３１１〜３１ｎの制御ゲートは、それぞれワード線３２１〜３２ｎを介して、ワード線デコーダ３４の出力端子ＣＧ１〜ＣＧｎと電気的に接続されている。選択ゲート５０、５１の制御ゲートの電圧は、それぞれワード線デコーダ３４の出力端子ＳＧ１、ＳＧ２から与えられる。ビット線３３の選択は、アドレス・デコーダ３５１、データ・バッファ３５２、ビット・スイッチ３５３からなるビット線セレクタ３５によって行われる。二つの制御ゲートとｎ個のメモリ・セルの組が図５では１本のビット線３３に一組接続されているが、これが複数組接続されても構わない。　 
【００３０】この実施例のポイントは、メモリ・セルのアレイを二つの群（データ・エリアとタグ・エリア）に分け、ウェルを別にしたことである。それらウェル４１、４２の電圧は、別個のウェル・スイッチ５２、５３によって互いに独立に設定される。１本のワード線を共有するデータ・エリアとタグ・エリアは、一つの論理単位を構成する。以下の説明では、１論理単位が、１セクタに相当するものとする。しかしながら、複数の論理単位を１セクタに対応させたり、逆に１論理単位を複数のセクタに対応させることも可能であり、本発明はそのような場合にも適用可能である。」 
「【００５３】図６を参照して、データ・エリア３６の論理分割を説明する。ワード線を共有する、つまり同じセクタに属するデータ・エリア３６のメモリ・セルは、複数のブロックに論理的に分割される。ブロックの各々にはブロック番号が割り当てられる。一つのブロックは例えば８個のメモリ・セルからなる。データ・エリア３６には、データ記憶に通常使用するブロック（レギュラー・ブロック）６０の他に、数個の交換用の予備ブロック６１も確保される。図６の例では、三つの予備ブロック６１を持つ場合を示してある。　　 
【００５４】図７に示すように、セクタ内のタグ・エリア３７も論理的に分割される。予備ブロック６１の個数に対応するだけの不良ブロック番号格納領域６２、交換ブロック番号格納領域６３、およびセクタ内の領域６２、６３全体に対するＥＣＣを格納する領域６４が確保される。一組の不良ブロック番号格納領域６２と交換ブロック番号格納領域６３を不良情報領域と呼ぶことにする。領域６２、６３、６４のサイズは、例えば、それぞれ９ビット、２ビット、１６ビットである。 
【００５５】図６および図７に示すようにデータ・エリアとタグ・エリアをそれぞれ論理分割した結果、本実施例のメモリ・チップの初期検査、データ読取、およびデータ書込操作は、特徴あるものとなる。以下、フローチャートにしたがって、初期検査、データ書込、読取の手順を詳細に説明する。 
【００５６】図８は、チップ製造後の初期検査のステップを示す。・・・ 
【００５７】まず、チップ全体を消去し（ステップ８０）、その後にデータ・エリアを検査する。セクタ１について、そのデータ・エリアのすべてのブロックを検査する（ステップ８１）。具体的には、すべてのブロックのメモリ・セルに対して、試験データの書込と読取を行う。一つでも不良のセルがあれば、それを含むブロックは不良とされる。」 
「【００５９】データ・エリアに不良ブロックが発見された場合、その数と予備ブロックの数が比較される（ステップ８２、８３）。等しいか少ない場合、不良ブロック番号を同一ワード線上にあるタグ・エリアの不良ブロック番号格納領域に登録する。この際、不良レギュラー・ブロックに対しては、不良でない予備ブロックを割当て、その番号を交換ブロック番号格納領域に登録する（ステップ８４、８５）。図６の例で、データ・エリアの７番ブロックが不良であると認定され、そのための交換ブロックとしてＮ＋ｒ番が割り当てられるとすると、不良情報領域０番の不良ブロック番号格納領域に７、交換ブロック番号格納領域にｒがそれぞれ書き込まれる。　　 
【００６０】不良ブロック数が予備ブロックの個数を越えた場合には、そのワード線上のデータ・エリアは使用不能である旨を登録するため、タグ・エリアに回復不能なＥＣＣエラーが発生するようなデータまたは特別な値（例えばすべて論理０とする）を書き込む（ステップ８４、８６）。」 
「【００６４】図１０は、データ読取操作のステップを示す。ホスト・プロセッサから読取コマンドを受け取ったメモリ・コントローラは、メモリ・チップの動作電圧を表８に示す通りに設定して、データ・バッファに１セクタ分のデータ、つまりデータ・エリアとタグ・エリアのデータを読み出す（ステップ１０１）。次に、データ・バッファからタグ・エリアの情報を読み取り、必要に応じてＥＣＣによりタグ・データの訂正を行ないながら、不良ブロック番号を抽出する（ステップ１０２）。一つ以上のレギュラー・ブロックが不良で、データ位置の交換が必要ならば、データ・バッファ上で、交換ブロックのデータを、対応する不良レギュラー・ブロックの位置に置き換える（ステップ１０３、１０４）。データ位置の交換が終わった後、データ・バッファのレギュラー・ブロックに対応する領域のデータを読み出す（ステップ１０５）。」 
「【００７１】本発明によりもたらされる利点をまとめると、次のようになる。　　 
【００７２】（１）すべてのワード線はそのワード線専用の冗長ブロック（図６の予備ブロック６１）を持っているため、不良メモリ・セルの救済効率が大幅に向上する。即ち、すべてのワード線が予備のワード線を一本持っている場合に匹敵する程度の救済効率が期待される。 
【００７３】（２）データ・エリアとタグ・エリアはワード線を共有しているので、データ・エリアが活性化するのと同時にタグ・エリアも活性化する。つまり、冗長ブロックを有効化するためのアドレス変換回路を必要としない。したがって、大きな救済効率の割にチップ面積に対する影響が非常に少ない。」 
「【００７５】（４）データ・エリアとタグ・エリアとがワード線を共有するので、一連のタグとデータの連続アクセスをいわゆるページ・モードによって行うことができる。したがって、高速アクセスが可能である。 
【００７６】（５）データ・エリアとタグ・エリアとが物理的に結合されているので、両エリアの関連付けを行うためのオーバーヘッド処理が不要である。」 
　　 
　よって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。 
　「１本のワード線を共有し、データ記憶に通常使用するブロック（レギュラー・ブロック）６０及び数個の交換用の予備ブロック６１からなるデータ・エリア３６とタグ・エリア３７とに物理的に分割されていて、それぞれのエリアのウェル４１と４２を電気的に分離して両者を別々に消去できるように構成されたメモリ・セル３１からなるメモリ・セル・アレイを含む一括消去型不揮発性半導体記憶装置において、 
　前記１本のワード線を共有する前記データ・エリア３６と前記タグ・エリア３７は、一つの論理単位（１セクタ）を構成しており、前記タグ・エリア３７には、予備ブロック６１の個数に対応するだけの不良ブロック番号格納領域６２、交換ブロック番号格納領域６３、およびセクタ内の領域６２、６３全体に対するＥＣＣを格納する領域６４が確保され、 
　前記データ・エリア３６に不良ブロックが発見された場合、その数と予備ブロックの数が比較され、等しいか少ない場合、不良ブロック番号を同一ワード線上にあるタグ・エリアの不良ブロック番号格納領域に登録し、 
　この際、不良レギュラー・ブロックに対しては、不良でない予備ブロックを割当て、その番号を交換ブロック番号格納領域に登録し、 
　ホスト・プロセッサから読取コマンドを受け取ったメモリ・コントローラは、データ・バッファに１セクタ分のデータ、つまりデータ・エリアとタグ・エリアのデータを読み出し、 
　次に、前記データ・バッファからタグ・エリアの情報を読み取り、必要に応じてＥＣＣによりタグ・データの訂正を行ないながら、不良ブロック番号を抽出し、一つ以上のレギュラー・ブロックが不良で、データ位置の交換が必要ならば、前記データ・バッファ上で、交換ブロックのデータを、対応する不良レギュラー・ブロックの位置に置き換えることを特徴とする、一括消去型不揮発性半導体記憶装置。」　 
　 
（２）特開平８−２７３３７４号公報 
　本願の出願前に日本国内において頒布され、原審の拒絶の理由に引用された特開平８−２７３３７４号公報（「以下、「刊行物２」という。）には、図１、図６とともに、以下の事項が記載されている。 
「【０００３】図６は、１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す図である。・・・　 
【０００４】そして、この１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリには、ビット線ＢＬ１と対をなすビット線ＢＬ２にドレインが接続されたリファレンス用スイッチングトランジスタＲＴｒ１と、スイッチングトランジスタＲＴｒ１のソースに対し一方の電極が接続されたリファレンス用強誘電体キャパシタＲＦＣ１によって構成されるリファレンスセルＲＭＣ１が設けられ、スイッチングトランジスタＲＴｒ１のゲートがリファレンス用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬに接続されている。なお、強誘電体は、分極変化の回数が多くなると電極に発生する電荷が小さくなる劣化（Ｆａｔｉｇｕｅ）が起こる。そこで、リファレンスセルＲＣＭ１は、常にデータ「０」を書き込み劣化が起こりにくいように制御される。」　 
「【００２０】　　 
【実施例】図１は、本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す回路図であって、従来例を示す図６と同一構成部分は同一符号をもって表している。すなわち、１はメモリセルアレイ、２は補助セルアレイ、３はローデコーダ、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセル、ＳＣ１は補助セル、ＳＲＣ１は補助リファレンスセル、ＢＬ１，ＢＬ２はビット線、ＳＢＬ１，ＳＢＬ２は補助用ビット線、ＷＬ１はワード線、ＰＬはプレート線、ＲＷＬ１はリファレンス用ワード線、ＲＰＬはリファレンス用プレート線、Ｆ１，ＳＦ１は第１の接続素子としてのヒューズ、Ｆ２，ＳＦ２は第２の接続素子としてのヒューズ、Ｆ３は第３の接続素子としてのヒューズ、Ｎ１，Ｎ２、ＳＮ１，ＳＮ２はｎチャネルＭＯＳトランジスタからなる選択用トランジスタ、Ｒ１は抵抗素子をそれぞれ示している。 
　【００２１】メモリセルアレイ１は、メモリセルＭＣ１がｍ行ｎ列のマトリクス状に配列されており、各列のメモリセルのスイッチングトランジスタＴｒ１は対をなすビット線に交互に接続される。また、各列毎にリファレンスセルＲＭＣ１が設けれられる。実際には、スイッチングトランジスタＲＴｒがビット線ＢＬ２に接続されるリファレンスセルＲＭＣ１と、図示しないがスイッチングトランジスタがビット線ＢＬ２と対をなすビット線ＢＬ１に接続されたリファレンスセルが設けられる。 
　【００２２】補助セルアレイ２は、各行毎に、ドレインが補助用ビット線ＳＢＬ１（またはＳＢＬ２）に接続されたスイッチングトランジスタＳＴｒ１と、一方の電極がヒューズＦ１を介してワード線ＷＬに接続されるとともに、ヒューズＦ２を介してスイッチングトランジスタＳＴｒ１のソースに接続された強誘電体キャパシタＳＦＣ１とからなる補助セルＳＣ１、並びにドレインが補助用ビット線ＢＬ２（またはＢＬ１）に接続されたスイッチングトランジスタＳＴｒ１と、一方の電極がヒューズＳＦ１を介してリファレンス用ワード線ＲＷＬ１に接続されるとともに、ヒューズＳＦ２を介してスイッチングトランジスタＳＴｒ１のソースに接続された強誘電体キャパシタＳＲＦＣ１とからなる補助セルＳＲＣ１により構成され、これらが、たとえば１列または２列設けられる。そして、各行における強誘電体キャパシタＳＦＣ１、ＳＲＦＣ１の他方の電極（プレート電極）は、通常のメモリセルＭＣ、リファレンスセルＲＭＣと同じプレート線ＰＬ，ＲＰＬにそれぞれ接続されている。」 
　 
４．対比 
　本願発明と刊行物発明とを対比する。 
（ａ）刊行物発明の「データ記憶に通常使用するブロック（レギュラー・ブロック）６０」及び「交換用の予備ブロック６１」は、本願発明の「通常メモリ領域」及び「冗長メモリ領域」にそれぞれ相当している。 
　そして、刊行物発明は、「データ記憶に通常使用するブロック（レギュラー・ブロック）６０」内の「メモリ・セル３１」に障害が発生した場合、ブロック全体を「交換用の予備ブロック６１」に置き換えており、障害が発生した「メモリ・セル３１」は、結果として、正常な「メモリ・セル３１」に置き換えられていることは明らかであるので、刊行物発明の「一括消去型不揮発性半導体記憶装置」は、本願発明の「通常メモリ領域と冗長メモリ領域とを有し、前記通常メモリ領域内の不良セルを前記冗長メモリ領域内の冗長セルに置き換え可能にした強誘電体メモリデバイス」に対応しており、「強誘電体メモリデバイス」は、不揮発性を有していることは明らかであり、また、本願発明の「セル」と刊行物発明の「レギュラー・ブロック」とは、共に「記憶部」であるといえるから、両者は、「通常メモリ領域と冗長メモリ領域とを有し、前記通常メモリ領域内の不良記憶部を前記冗長メモリ領域内の冗長記憶部に置き換え可能にした不揮発性メモリデバイス」である点で共通している。　 
（ｂ）刊行物発明の「タグ・エリア３７」は、「通常メモリ領域」内のアクセスされた「レギュラー・ブロック」の置換情報を記憶しているので、本願発明の「冗長ファイルメモリ」に相当している。 
　そして、刊行物１の図４及び図５の記載からも明らかなように、刊行物発明において、「データ記憶に通常使用するブロック（レギュラー・ブロック）６０」及び「交換用の予備ブロック６１」内の「メモリ・セル３１」は、同じ構成とされていることは明らかであり、また、刊行物発明は、「１本のワード線を共有し、データ記憶に通常使用するブロック（レギュラー・ブロック）６０及び数個の交換用の予備ブロック６１からなるデータ・エリア３６とタグ・エリア３７とに物理的に分割されて」いるから、刊行物発明の「タグ・エリア３７」内の「メモリ・セル３１」は、「データ記憶に通常使用するブロック（レギュラー・ブロック）６０」がアクセスされる時に同時にアクセスされているものと認める。　　 
　したがって、刊行物発明の「タグ・エリア３７」は、本願発明の「前記通常メモリ領域及び冗長メモリ領域内のセルと同じ構成のセルを有し、前記通常メモリ領域内のアクセスされたセルの置換情報を記録し、前記通常メモリ領域がアクセスされる時に同時にアクセスされ、前記置換情報の信号を出力する冗長ファイルメモリ」に対応している。 
　そして、本願発明の「セル」と刊行物発明の「レギュラー・ブロック」とは共に「記憶部」であるといえるから、両者は、「前記通常メモリ領域及び冗長メモリ領域内のセルと同じ構成のセルを有し、前記通常メモリ領域内のアクセスされた記憶部の置換情報を記録し、前記通常メモリ領域がアクセスされる時に同時にアクセスされ、前記置換情報の信号を出力する冗長ファイルメモリ」である点で一致している。　 
（ｃ）刊行物発明において、「ホスト・プロセッサから読取コマンドを受け取ったメモリ・コントローラは、データ・バッファに１セクタ分のデータ、つまりデータ・エリアとタグ・エリアのデータを読み出し、　次に、前記データ・バッファからタグ・エリアの情報を読み取り、必要に応じてＥＣＣによりタグ・データの訂正を行ないながら、不良ブロック番号を抽出し、一つ以上のレギュラー・ブロックが不良で、データ位置の交換が必要ならば、前記データ・バッファ上で、交換ブロックのデータを、対応する不良レギュラー・ブロックの位置に置き換えること」によって、「不良ブロック」の読み出しデータを「交換ブロックのデータ」に置き換えているので、刊行物発明には、「不良ブロック」に対応する「不良ブロック番号」に応答して、「レギュラー・ブロック」のデータの選択を禁止し、前記「交換ブロック」のデータの選択を許可する選択回路が備えられていることは明らかである。 
　したがって、刊行物発明の「ホスト・プロセッサから読取コマンドを受け取ったメモリ・コントローラは、データ・バッファに１セクタ分のデータ、つまりデータ・エリアとタグ・エリアのデータを読み出し、　次に、前記データ・バッファからタグ・エリアの情報を読み取り、必要に応じてＥＣＣによりタグ・データの訂正を行ないながら、不良ブロック番号を抽出し、一つ以上のレギュラー・ブロックが不良で、データ位置の交換が必要ならば、前記データ・バッファ上で、交換ブロックのデータを、対応する不良レギュラー・ブロックの位置に置き換えること」は、本願発明の「不良セルに対応する前記置換情報の信号に応答して、通常メモリ領域の選択を禁止し、前記冗長メモリ領域の選択を許可する選択回路を有し」に対応しており、前述のように、本願発明の「セル」と刊行物発明の「レギュラー・ブロック」とは共に、「記憶部」であるといえるから、両者は、「不良記憶部に対応する前記置換情報の信号に応答して、通常メモリ領域の選択を禁止し、前記冗長メモリ領域の選択を許可する選択回路を有し」ている点で共通している。　 
（ｄ）刊行物発明の「１本のワード線を共有し、データ記憶に通常使用するブロック（レギュラー・ブロック）６０及び数個の交換用の予備ブロック６１からなるデータ・エリア３６とタグ・エリア３７とに物理的に分割されていて、」における「ブロック（レギュラー・ブロック）６０」、「数個の交換用の予備ブロック６１」及び「タグ・エリア３７」は、行方向に共通のワード線に沿って設けられていることは明らかであるから、刊行物発明の「１本のワード線を共有し、データ記憶に通常使用するブロック（レギュラー・ブロック）６０及び数個の交換用の予備ブロック６１からなるデータ・エリア３６とタグ・エリア３７とに物理的に分割されていて、」は、本願発明の「前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリのセルが、行方向に共通のワード線とプレート線とに接続されたトランジスタ及び強誘電体容量とで構成され，前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリとが前記行方向に共通のワード線とプレート線に沿って設けられている」に対応しており、両者は、「前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリのセルが、行方向に共通のワード線に接続されて，前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリとが前記行方向に共通のワード線に沿って設けられている」点で共通している。　 
（ｅ）刊行物発明の「一括消去型不揮発性半導体記憶装置」と、本願発明の「強誘電体メモリデバイス」は、不揮発性メモリデバイスである点で共通している。 
　 
　したがって、本願発明と刊行物発明は、 
「通常メモリ領域と冗長メモリ領域とを有し、前記通常メモリ領域内の不良記憶部を前記冗長メモリ領域内の冗長記憶部に置き換え可能にした不揮発性メモリデバイスにおいて、 
　前記通常メモリ領域及び冗長メモリ領域内のセルと同じ構成のセルを有し、前記通常メモリ領域内のアクセスされた記憶部の置換情報を記録し、前記通常メモリ領域がアクセスされる時に同時にアクセスされ、前記置換情報の信号を出力する冗長ファイルメモリと、 
　不良記憶部に対応する前記置換情報の信号に応答して、通常メモリ領域の選択を禁止し、前記冗長メモリ領域の選択を許可する選択回路を有し、 
　前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリのセルが、行方向に共通のワード線に接続され，前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリとが前記行方向に共通のワード線に沿って設けられていることを特徴とする不揮発性メモリデバイス。」である点で一致し、以下の点で相違する。 
　 
　相違点１ 
　本願発明では、記憶部が「メモリセル」であり、この「メモリセル」単位で、冗長切り換えの制御が行われているのに対して、刊行物発明では、記憶部が「レギュラー・ブロック」であり、この「レギュラー・ブロック」単位で、冗長切り換えの制御が行われている点。 
　 
　相違点２ 
　本願発明では、不揮発性メモリデバイスが、「強誘電体メモリデバイス」であり、「前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリのセルが、行方向に共通のワード線とプレート線とに接続されたトランジスタ及び強誘電体容量とで構成され，前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリとが前記行方向に共通のワード線とプレート線に沿って設けられている」のに対して、刊行物発明では、不揮発性メモリデバイスが、「一括消去型不揮発性半導体記憶装置」であり、「ブロック（レギュラー・ブロック）６０」、「数個の交換用の予備ブロック６１」及び「タグ・エリア３７」が、行方向に共通のワード線に沿って設けられている点。 
　 
５．当審の判断 
　各相違点について以下で検討する。 
　［相違点１について］ 
　従来、強誘電体メモリにおいて、不良セルを冗長メモリセルに置換することは、例えば、特開平８−１８０６７２号公報（「【請求項７】　複数のメモリセルを配列したメモリセルアレイと、…（省略）…前記セルフテストの結果により、前記メモリセルアレイ中の不良セルのアドレスと前記予備メモリセルアレイ中の置換するメモリセルのアドレスとの対応を決定する手段と、」参照）又は上記刊行物２（「【００２７】また、通常のメモリセルＭＣ１に欠陥があった場合には、補助セルＳＣ１が冗長セルとして割り当てられる。」参照）に記載されているように、従来周知の技術事項であり、また、一括消去型不揮発性半導体記憶装置において、不良セルを冗長メモリセルに置換することも、例えば、特開平７−３２０４９０号公報（「【構成】不良セルをスペアセルに置き換えて救済するリダンダンシ回路を備えたフラッシュメモリにおいて、スペアセルに置き換えるべき不良セルのロウアドレスをリダンダンシＲＯＭ２９に記憶し、入力されたロウアドレスが上記リダンダンシＲＯＭ２９に記憶された不良ロウアドレスと一致するか否かコンパレータ２６で監視し、一致した時、リダンダンシＲＯＭ２９に記憶したロウアドレスをアドレスマルチプレクサ２２で選択してアドレスバスＡＢに転送するようにしている。セルのコントロールゲートに負電位を印加して消去を行う時、不良ロウを選択して接地電位に固定するので、不良ロウへの負電位の印加を回避でき、絶縁膜不良のセルや書き込み不良のセルを確実に救済することを特徴としている。」参照）又は特開平９−９１９７７号公報（「【００１４】【課題を解決するための手段】本発明のフラッシュ型ＥＥＰＲＯＭの制御方法においては、コントロールゲートに接続したワード線を接地して、ドレインに接続したビット線を開放し、ソースに電源電圧を印加することによりデータを一括に消去しさらに不揮発性メモリセルのしきい値電圧をマイナスに下げる工程と、コントロールゲートに接続したワード線およびソースを接地して、ドレインに接続したビット線に電源電圧を印加することにより不揮発性メモリセルのしきい値電圧を０Ｖ以上の目的とする範囲内に収束させる工程を経た後で、ワード線に電圧を印加してデータを読み出す工程を行うことにより、データを読み出せない不揮発性メモリセルを不良セルと判定し、この不良セルを有する行のメモリセルを冗長救済用メモリセルに換えて使用する。」参照）に記載されているように、従来周知の技術事項であるから、刊行物発明において、「レギュラー・ブロック」を「メモリセル」に代えて、「メモリセル」単位で、冗長切り換えの制御を行うようにして、本願発明のように構成することは、当業者がその必要に応じて適宜なし得たものである。 
　 
　［相違点２について］ 
　刊行物２には、 
　「【０００４】そして、この１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリには、ビット線ＢＬ１と対をなすビット線ＢＬ２にドレインが接続されたリファレンス用スイッチングトランジスタＲＴｒ１と、スイッチングトランジスタＲＴｒ１のソースに対し一方の電極が接続されたリファレンス用強誘電体キャパシタＲＦＣ１によって構成されるリファレンスセルＲＭＣ１が設けられ、スイッチングトランジスタＲＴｒ１のゲートがリファレンス用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬに接続されている。なお、強誘電体は、分極変化の回数が多くなると電極に発生する電荷が小さくなる劣化（Ｆａｔｉｇｕｅ）が起こる。そこで、リファレンスセルＲＣＭ１は、常にデータ「０」を書き込み劣化が起こりにくいように制御される。」及び 
「【００２０】　【実施例】図１は、本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す回路図であって、従来例を示す図６と同一構成部分は同一符号をもって表している。すなわち、１はメモリセルアレイ、２は補助セルアレイ、３はローデコーダ、ＭＣ１はメモリセル、ＲＭＣ１はリファレンスセル、ＳＣ１は補助セル、ＳＲＣ１は補助リファレンスセル、ＢＬ１，ＢＬ２はビット線、ＳＢＬ１，ＳＢＬ２は補助用ビット線、ＷＬ１はワード線、ＰＬはプレート線、ＲＷＬ１はリファレンス用ワード線、ＲＰＬはリファレンス用プレート線、Ｆ１，ＳＦ１は第１の接続素子としてのヒューズ、Ｆ２，ＳＦ２は第２の接続素子としてのヒューズ、Ｆ３は第３の接続素子としてのヒューズ、Ｎ１，Ｎ２、ＳＮ１，ＳＮ２はｎチャネルＭＯＳトランジスタからなる選択用トランジスタ、Ｒ１は抵抗素子をそれぞれ示している。 
　【００２１】メモリセルアレイ１は、メモリセルＭＣ１がｍ行ｎ列のマトリクス状に配列されており、各列のメモリセルのスイッチングトランジスタＴｒ１は対をなすビット線に交互に接続される。また、各列毎にリファレンスセルＲＭＣ１が設けれられる。実際には、スイッチングトランジスタＲＴｒがビット線ＢＬ２に接続されるリファレンスセルＲＭＣ１と、図示しないがスイッチングトランジスタがビット線ＢＬ２と対をなすビット線ＢＬ１に接続されたリファレンスセルが設けられる。 
　【００２２】補助セルアレイ２は、各行毎に、ドレインが補助用ビット線ＳＢＬ１（またはＳＢＬ２）に接続されたスイッチングトランジスタＳＴｒ１と、一方の電極がヒューズＦ１を介してワード線ＷＬに接続されるとともに、ヒューズＦ２を介してスイッチングトランジスタＳＴｒ１のソースに接続された強誘電体キャパシタＳＦＣ１とからなる補助セルＳＣ１、並びにドレインが補助用ビット線ＢＬ２（またはＢＬ１）に接続されたスイッチングトランジスタＳＴｒ１と、一方の電極がヒューズＳＦ１を介してリファレンス用ワード線ＲＷＬ１に接続されるとともに、ヒューズＳＦ２を介してスイッチングトランジスタＳＴｒ１のソースに接続された強誘電体キャパシタＳＲＦＣ１とからなる補助セルＳＲＣ１により構成され、これらが、たとえば１列または２列設けられる。そして、各行における強誘電体キャパシタＳＦＣ１、ＳＲＦＣ１の他方の電極（プレート電極）は、通常のメモリセルＭＣ、リファレンスセルＲＭＣと同じプレート線ＰＬ，ＲＰＬにそれぞれ接続されている。」と記載されており、この、刊行物２の「強誘電体記憶装置」、「メモリセルアレイ１」、「補助セルアレイ２」、「ワード線ＷＬ１」、「プレート線ＰＬ」、「スイッチングトランジスタＴｒ１及びスイッチングトランジスタＳＴｒ１」及び「強誘電体キャパシタＦＣ１及び強誘電体キャパシタＳＦＣ１」は、本願発明の「強誘電体メモリデバイス」、「通常メモリ領域」、「冗長メモリ領域」、「共通のワード線」、「プレート線」、「トランジスタ」及び「強誘電体容量」にそれぞれ相当している。 
　したがって、刊行物２には、 
　強誘電体メモリデバイスにおいて、通常メモリ領域と冗長メモリ領域のセルが、行方向に共通のワード線とプレート線とに接続されたトランジスタ及び強誘電体容量とで構成され，前記通常メモリ領域と冗長メモリ領域とを行方向に共通のワード線とプレート線に沿って設けることが記載されている。 
　したがって、刊行物発明の「一括消去型不揮発性半導体記憶装置」を「強誘電体メモリデバイス」に代えて、通常メモリ領域と冗長メモリ領域と冗長ファイルメモリのセルを、行方向に共通のワード線とプレート線とに接続されたトランジスタ及び強誘電体容量とで構成し，前記通常メモリ領域と冗長メモリ領域と冗長ファイルメモリとを行方向に共通のワード線とプレート線に沿って設けるようにして、本願発明のように構成することは、当業者が容易になし得たものである。 
　 
　よって、本願発明は、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　 
　 
６．むすび　 
　以上のとおりであるから、本願は、請求項２ないし１２に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。