【手続補正書】
【提出日】令和1年5月31日(2019.5.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
判定フィードバックイコライザ（ＤＦＥ）回路であって、
入力データを受信する入力端子と、
第１の等化経路と第２の等化経路と、
を含み、
前記第１の等化経路と前記第２の等化経路との各々が、
前記入力端子で受信される入力データを受信するために前記入力端子に結合される加算ノードと、
前記加算ノードから受信されるデータをラッチする第１の同期化ラッチと、
前記第１の同期化ラッチから受信されるデータをラッチする第２の同期化ラッチと、
前記第１の同期化ラッチの出力に結合され、前記第１の同期化ラッチから出力されるデータをラッチしてフィードバックデータを出力するフィードバックラッチと、
前記第２の同期化ラッチと前記フィードバックラッチとの一方の出力に結合されるフィードバックシフトレジスタであって、フィードバックデータを出力し、複数の順次に結合されるシフトラッチを含み、前記シフトラッチの第１のシフトラッチが、前記フィードバックデータをラッチし、データを前記加算ノードに提供するように構成され、前記シフトラッチの第２のシフトラッチが、前記シフトラッチの前記第１のシフトラッチから受信されるデータをラッチするように構成される、前記フィードバックシフトレジスタと、
を含み、
前記第１の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの前記第２のシフトラッチとが、データを前記第２の等化経路の前記加算ノード提供し、
前記第２の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの前記第２のシフトラッチとが、データを前記第１の等化経路の前記加算ノードに提供する、ＤＦＥ回路。
【請求項２】
請求項１に記載のＤＦＥ回路であって、
前記第１の等化経路と前記第２の等化経路との各々において、
前記シフトラッチの第３のシフトラッチが、前記シフトラッチの前記第２のシフトラッチから受信されるデータをラッチし、データを前記等化経路の前記加算ノードに提供し、
前記シフトレジスタの第４のシフトレジスタが、前記シフトラッチの前記第３のシフトラッチから受信されるデータをラッチし、前記第１及び第２の等化経路の他方の前記加算ノードにデータを提供する、ＤＦＥ回路。
【請求項３】
請求項１に記載のＤＦＥ回路であって、
前記フィードバックラッチが、９０度シフトされた前記第１の同期化ラッチをクロックするクロックによってクロックされる、ＤＦＥ回路。
【請求項４】
請求項１に記載のＤＦＥ回路であって、
前記第１の等化経路において、
前記第１の同期化ラッチが、前記入力端子において受信される前記入力データの記号インタバル時間の２倍である期間を有する第１のクロックによりクロックされ、
前記第２の同期化ラッチが、前記第１のクロックの反転である第２のクロックによりクロックされ、
前記シフトラッチの前記第１のシフトラッチが、前記第２のクロックの直交位相シフトされたバージョンである第３のクロックによりクロックされ、
前記第２の等化経路において、
前記第１の同期化ラッチが前記第２のクロックによりクロックされ、
前記第２の同期化ラッチが前記第１のクロックによりクロックされ、
前記フィードバックシフトレジスタが、前記第３のクロックの反転である第４のクロックによりクロックされる、ＤＦＥ回路。
【請求項５】
請求項４に記載のＤＦＥ回路であって、
各等化経路の前記第２の同期化ラッチに結合され、前記第２のクロックに基づいて、各等化経路の前記第２の同期化ラッチから受信されるデータを前記ＤＦＥ回路の出力に選択的に配路するマルチプレクサを更に含む、ＤＦＥ回路。
【請求項６】
請求項４に記載のＤＦＥ回路であって、
マルチプレクサを更に含み、
前記第１の等化経路と前記第２の等化経路との各々が、前記等化経路の前記第２の同期化ラッチから受信されるデータをラッチし、データを前記マルチプレクサに提供する第３の同期化ラッチを含み、
前記マルチプレクサが、前記第１のクロックに基づいて、各等化経路の前記第３の同期化ラッチから受信されるデータを前記ＤＦＥ回路の出力に選択的に配路する、ＤＦＥ回路。
【請求項７】
請求項１に記載のＤＦＥ回路であって、
前記第１の等化経路と前記第２の等化経路との各々において、前記シフトラッチの各連続的なシフトラッチが、前記シフトラッチの直前のシフトラッチに印加されるクロック信号の反転であるクロック信号によりクロックされる、ＤＦＥ回路。
【請求項８】
直列化器／反直列化器（ＳＥＲＤＥＳ）回路であって、
並列データを受信する並列入力端子と、
直列化データを出力する直列出力端子と、
直列データを受信する直列入力端子と、
反直列化データを出力する並列出力端子と、
前記直列入力端子で受信される直列入力データを反直列化し、前記並列出力端子に反直列化データを提供する反直列化回路要素であって、判定フィードバック等化器（ＤＦＥ）回路要素を含む、前記反直列化回路要素と、
を含み、
前記ＤＦＥ回路要素が第１の等化経路と第２の等化経路とを含み、前記第１及び第２の等化経路が、
前記直列入力端子から直列データを受信する加算ノードと、
前記加算ノードから受信されるデータをラッチする第１の同期化ラッチと、
前記第１の同期化ラッチから受信されるデータをラッチする第２の同期化ラッチと、
前記第１の同期化ラッチの出力に結合され、前記第１の同期化ラッチから出力される出力データをラッチし、フィードバックデータを出力するフィードバックラッチと、
前記第２の同期化ラッチと前記フィードバックラッチとの一方の出力に結合され、フィードバックデータを出力し、複数の順次に結合されるシフトラッチを含む、フィードバックシフトレジスタと、
を含み、
前記シフトラッチの第１のシフトラッチが、前記フィードバックデータをラッチしてデータを前記加算ノードに提供するように動作可能であり、前記シフトラッチの第２のシフトラッチが、前記シフトラッチの第１のシフトラッチから受信されるデータをラッチするように動作可能であり、
前記第１の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第２のシフトラッチとが前記第２の等化経路の加算ノードにデータを提供し、
前記第２の等化経路において、前記フィードバックラッチと前記フィードバックシフトレジスタと前記シフトラッチの第２のシフトラッチとが前記第１の等化経路の加算ノードにデータを提供する、ＳＥＲＤＥＳ回路。
【請求項９】
請求項８に記載のＳＥＲＤＥＳ回路であって、
前記第１の等化経路と前記第２の等化経路との各々において、
前記シフトラッチの第３のシフトラッチが、前記シフトラッチの第２のシフトラッチから受信されるデータをラッチし、前記等化経路の加算ノードにデータを供給し、
前記シフトラッチの第４のシフトラッチが、前記シフトラッチの第３のシフトラッチから受信されるデータをラッチし、前記第１及び第２の等化経路の他方の加算ノードにデータを提供する、ＳＥＲＤＥＳ回路。
【請求項１０】
請求項８に記載のＳＥＲＤＥＳ回路であって、
前記フィードバックラッチが、９０度シフトされた前記第１の同期化ラッチをクロックするクロックによってクロックされる、ＳＥＲＤＥＳ回路。
【請求項１１】
請求項８に記載のＳＥＲＤＥＳ回路であって、
前記第１の等化経路において、
前記第１の同期化ラッチが、前記直列入力端子で受信される前記直列入力データの符号インタバル時間の２倍の期間を有する第１のクロックによってクロックされ、
前記第２の同期化ラッチが、前記第１のクロックの反転である第２のクロックによってクロックされ、
前記シフトラッチの第１のシフトラッチが、前記第２のクロックの直交位相シフトされたバージョンである第３のクロックによってクロックされ、
前記第２の等化経路において、
前記第１の同期化ラッチが前記第２のクロックによってクロックされ、
前記第２の同期化ラッチが前記第１のクロックによってクロックされ、
前記フィードバックシフトレジスタが前記第３のクロックの反転である第４のクロックによってクロックされる、ＳＥＲＤＥＳ回路。
【請求項１２】
請求項１１に記載のＳＥＲＤＥＳ回路であって、
各等化経路の前記第２の同期化ラッチに結合され、前記第２のクロックに基づいて、各等化経路の前記第２の同期化ラッチから受信されるデータを前記並列出力端子に選択的に配路するマルチプレクサを更に含む、ＳＥＲＤＥＳ回路。
【請求項１３】
請求項１１に記載のＳＥＲＤＥＳ回路であって、
マルチプレクサを更に含み、
前記第１の等化経路と前記第２の等化経路との各々が、前記等化経路の第２の同期化ラッチから受信されるデータをラッチして前記マルチプレクサにデータを提供する第３の同期化ラッチを含み、
前記マルチプレクサが、前記第１のクロックに基づいて、各等化経路の前記第３の同期化ラッチから受信されるデータを前記並列出力端子に選択的に配路するように動作可能である、ＳＥＲＤＥＳ回路。
【請求項１４】
請求項８に記載のＳＥＲＤＥＳ回路であって、
前記第１の等化経路と前記第２の等化経路との各々において、前記シフトラッチの各連続するラッチが、前記シフトラッチのすぐ隣の先行するラッチに印加されるクロック信号の反転であるクロック信号によってクロックされる、ＳＥＲＤＥＳ回路。