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　特願２００２−　５０９９８「アナログ−ディジタル変換器及びこれを備える制御装置」拒絶査定不服審判事件〔平成１５年　９月１２日出願公開、特開２００３−２５８６３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本件は、平成１４年２月２７日の出願であって、平成１７年２月２５日付け拒絶理由通知に対して、同年４月２６日付けで手続補正がされたが、同年７月８日付けで拒絶査定され、これに対し、同年８月１１日に拒絶査定不服の審判が請求されるとともに、同日付で手続補正がされたものである。
　
第２．補正却下の決定
［補正却下の決定の結論］
　　平成１７年８月１１日付けの手続補正を却下する。
　
［理由］
１．補正後の本願発明
　上記手続補正（以下、「本件補正」という。）は補正前の特許請求の範囲の請求項１に記載された発明を、
　
　「アナログ信号が入力される入力端子と、
　前記入力端子に入力される前記アナログ信号の電圧を保持するサンプリングコンデンサと、
　ディジタル−アナログ変換器と、
　を有し、
　前記ディジタル−アナログ変換器は、一のアナログ−ディジタル変換後、次のアナログ−ディジタル変換を開始する前に、毎回、前記ディジタル−アナログ変換器のゼロスケール電圧で前記サンプリングコンデンサを初期化することを特徴とするアナログ−ディジタル変換器。」
　
という発明（以下、「補正後の発明」という。）に変更することを含むものである。
　
２．新規事項の有無、補正の目的要件について
　上記補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された「ゼロスケール電圧」を「前記ディジタル−アナログ変換器のゼロスケール電圧」に限定して特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項（新規事項）及び第４項第２号（補正の目的）の規定に適合している。
　
３．独立特許要件について
　上記補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
（１）補正後の発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
（２）引用発明及び周知技術
　Ａ．原審の拒絶理由に引用された特開平１０−２６１９６２号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　
　イ．「【００３１】次に、本実施形態の動作について図１を参照して説明する。
【００３２】まず、１つの入力端子の電圧のＡ／Ｄ変換後、次の入力端子のＡ／Ｄ変換のプリチャージ期間において、比較回路３は出力電圧制御信号１０４によりＤ／Ａコンバータ４にプリチャージ期間である旨を伝達する。また、Ａ／Ｄ変換結果格納レジスタ５は、マルチプレクサ１が選択した入力端子に対応したアドレスに格納された前回の変換結果のデジタル値を前回の変換結果１０６として出力する。そのため、Ｄ／Ａコンバータ４は前回の変換結果１０６をＤ／Ａ変換し、プリチャージ電圧１０２として出力する。
【００３３】サンプル・ホールド回路２では、プリチャージ電圧１０２によりホールディング・キャパシタをプリチャージする。そして、比較回路３からのサンプリング開始信号１０１を入力すると、サンプル・ホールド回路２では、ホールディング・キャパシタをマルチプレクサ１により選択された入力端子に接続し、その電圧によりホールディング・キャパシタをチャージする。
【００３４】ここで既に比較回路３は、Ｄ／Ａコンバータ４に出力電圧制御信号１０４によりプリチャージ期間終了を示しているので、Ｄ／Ａコンバータ４は出力電圧制御信号１０４により伝達されたデジタル値をＤ／Ａ変換し比較電圧１０３として出力している。
【００３５】次に、比較回路３により比較電圧１０３とサンプル・ホールド回路２の出力が比較され、その差が無くなるように比較回路３は出力電圧制御信号１０４を出力する。そして、サンプル・ホールド回路２の出力と比較電圧１０３の差が無くなると、比較回路３は最後に出力したデジタル値を変換結果１０５として出力し、Ａ／Ｄ変換結果格納レジスタ５のマルチプレクサ１により選択された入力端子に対応したアドレスに記憶される。
【００３６】次に、本実施形態のＡ／Ｄコンバータにおけるホールディング・キャパシタの電圧Ｖｃの時間変化を図２に示す。
【００３７】本実施形態において、Ａ／ＤコンバータはＡＮＩ0端子からＡＮＩ７端子までを１端子毎に順番にスキャンしながら変換を行っていく。またＡＮＩ1端子およびＡＮＩ7端子には基準電圧（ＶREF ）に近い電位が、ＡＮＩ0端子には０Ｖに近い電位が入力されているものとする。
【００３８】ＡＮＩ0端子のＡ／Ｄ変換を行う場合は、一回前つまりＡＮＩ7端子の変換動作中に、ＡＮＩ0端子の前回の変換結果をＡ／Ｄ変換結果格納レジスタ５からＤ／Ａコンバータ４へ転送し、Ｄ／Ａコンバータがこの値を保持する。ＡＮＩ7端子のＡ／Ｄ変換が終了すると、Ｄ／Ａコンバータはこの値に応じたプリチャージ電圧を出力し、サンプル・ホールド回路２中のホールディング・キャパシタをプリチャージ期間中（ｔｐ0）にプリチャージする。プリチャージ終了後、マルチプレクサ１で選択されたＡＮＩ0端子をホールディング・キャパシタに接続し、サンプリング期間（ｔｓ0）中にＡＮＩ0端子の入力に応じた電荷が蓄積され、サンプリング終了後、比較回路３によりサンプル・ホールド回路の出力とＤ／Ａコンバータの出力が一致する電圧を検出し、変換結果のディジタル値がＡＤＣＲ0へ格納される。
【００３９】図２を参照すると、プリチャージ期間（ｔｐ0）にはホールディング・キャパシタは前回の変換結果である０Ｖ近辺にプリチャージされ、プリチャージ期間（ｔｐ1）にはホールディング・キャパシタは前回の変換結果であるＶREF近辺にプリチャージされているので、同じ電圧をＡ／Ｄ変換した図６の従来のＡ／Ｄコンバータによる波形と比較してサンプリング期間（ｔｓ0、ｔｓ1）における電圧変動が少なくなっていることがわかる。
【００４０】Ａ／Ｄコンバータは連続したアナログ量の変化をデータとして取り込むのに用いられることが多いが、このアナログ量の変化速度はＡ／Ｄコンバータの処理速度に比べる遅いため前回の値と今回の値は近い値となる確率が高い。そのため、前回の値にホールディング・キャパシタをプリチャージしてからサンプリングすることによりサンプリング期間の電圧変動は最小限に抑えられるため、充放電が十分に行なわれる。
【００４１】この場合、プリチャージ期間（ｔｐ0）では大きな電位変化が発生する場合もあるが、Ｄ／Ａコンバータの出力インピーダンスを十分低くすることにより所定のプリチャージ期間で充放電を十分に行うことが可能である。
【００４２】また、この後のサンプリング期間（ｔｓ0）は外部回路の高いインピーダンスで充放電される事があるが、電圧変動は最小限に抑えられているため、充放電は十分に行なわれる。
【００４３】上記のような動作により、サンプリング終了時のホールディング・キャパシタに蓄えられる電荷量の精度が向上し、Ａ／Ｄ変換精度を向上することができる。」（５頁７欄１４行〜８欄４９行、段落３１〜４３）
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記イ．及び図１において、「ＡＮＩ0端子、ＡＮＩ1端子、・・・ＡＮＩ7端子」は、当然、アナログ信号が入力されているから、アナログ信号が入力される入力端子といえる。また、「サンプル・ホールド回路２では、ホールディング・キャパシタをマルチプレクサ１により選択された入力端子に接続し、その電圧によりホールディング・キャパシタをチャージする。」との記載から、ホールディング・キャパシタは、入力端子に入力されるアナログ信号の電圧を保持するといえる。
　また、「【００３８】ＡＮＩ0端子のＡ／Ｄ変換を行う場合は、一回前つまりＡＮＩ7端子の変換動作中に、ＡＮＩ0端子の前回の変換結果をＡ／Ｄ変換結果格納レジスタ５からＤ／Ａコンバータ４へ転送し、Ｄ／Ａコンバータがこの値を保持する。ＡＮＩ7端子のＡ／Ｄ変換が終了すると、Ｄ／Ａコンバータはこの値に応じたプリチャージ電圧を出力し、サンプル・ホールド回路２中のホールディング・キャパシタをプリチャージ期間中（ｔｐ0）にプリチャージする。プリチャージ終了後、マルチプレクサ１で選択されたＡＮＩ0端子をホールディング・キャパシタに接続し、サンプリング期間（ｔｓ0）中にＡＮＩ0端子の入力に応じた電荷が蓄積され、サンプリング終了後、比較回路３によりサンプル・ホールド回路の出力とＤ／Ａコンバータの出力が一致する電圧を検出し、変換結果のディジタル値がＡＤＣＲ0へ格納される。
【００３９】図２を参照すると、プリチャージ期間（ｔｐ0）にはホールディング・キャパシタは前回の変換結果である０Ｖ近辺にプリチャージされ、プリチャージ期間（ｔｐ1）にはホールディング・キャパシタは前回の変換結果であるＶREF近辺にプリチャージされているので、同じ電圧をＡ／Ｄ変換した図６の従来のＡ／Ｄコンバータによる波形と比較してサンプリング期間（ｔｓ0、ｔｓ1）における電圧変動が少なくなっていることがわかる。」との記載から、Ｄ／Ａコンバータは、一のＡ／Ｄ変換後、次のＡ／Ｄ変換を開始する前に、毎回、前回の変換結果に応じた電圧でホールディング・キャパシタをプリチャージすることが読み取れる。
　
　したがって、上記引用例には、以下の発明（以下、「引用発明」という。）が開示されている。
　
　「アナログ信号が入力される入力端子と、
　前記入力端子に入力される前記アナログ信号の電圧を保持するホールディング・キャパシタと、
　Ｄ／Ａコンバータと、
　を有し、
　前記Ｄ／Ａコンバータは、一のＡ／Ｄ変換後、次のＡ／Ｄ変換を開始する前に、毎回、前回の変換結果に応じた電圧で前記ホールディング・キャパシタをプリチャージするＡ／Ｄコンバータ。」
　
　Ｂ．原審の拒絶査定に周知例として引用された特開２００１−２４４８１３号公報（以下、「周知例」という。）には図面とともに以下の事項が記載されている。
　
　ロ．「【００４０】図３は、第３の実施形態のＡ／Ｄ変換入力回路の構成を示す図である。本実施形態の説明にあたり、図１と同一構成部分には同一符号を付して重複部分の説明を省略する。図３において、２５０は、サンプル・ホールド回路１３０のコンデンサ１３２に蓄積された電荷を放電する放電回路（放電手段）であり、放電回路２５０は、サンプル・ホールド回路１３０の出力側とＣＰＵ１５０との間に設置されている。
【００４１】放電回路２５０は、接地（グランド）（低電位電源）に接続された放電抵抗２５１（負荷）と、放電抵抗２５１とマルチプレクサ１２０の出力信号線１１０との接続を開閉する放電スイッチ２５２（第２のスイッチ手段）とから構成される。なお、本実施形態では、放電抵抗２５１をグランドレベルに接続して放電を行っているが低電位レベルであればどのような電位レベル（例えば、負電位）でもよい。
【００４２】また、ＣＰＵ１５０は、マルチプレクサ１２０に接続される入力信号線に対応する０又は１のデータを保持するレジスタ１４１を備えており、レジスタ１４１から読み出した０又は１の値により放電スイッチ２５２の操作を制御する。以下、上述のように構成されたＡ／Ｄ変換入力回路の動作を説明する。全体的な動作は第１の実施形態と同様であるためこの部分の動作説明を省略し、異なる動作について説明する。
【００４３】本実施形態では、Ａ／Ｄ変換入力する場合、まず、サンプル・ホールド・スイッチ１３１をＯＦＦしておき、次に放電スイッチ２５２をＯＮ後に放電スイッチ２５２をＯＦＦし、その後、サンプル・ホールド・スイッチ１３１をＯＮ、次いでサンプル・ホールド・スイッチ１３１をＯＦＦする。アナログ信号が断線しているときには、直前にＡ／Ｄ変換入力した電圧によりコンデンサ１３２に蓄えられた電荷は、放電回路２５０によって放電され、コンデンサ１３２が示す電圧はゼロとなる。したがって、Ａ／Ｄ変換入力値はゼロとなる。
【００４４】レジスタ１４１の働きは、前記第２の実施形態と同様であり、マルチプレクサ１２０に接続される入力信号線に対応する０又は１のデータを保持する。ＣＰＵ１５０は、マルチプレクサ１２０が選択する信号をチャンネル切替え信号１２５により指示したとき、それに対応する０又は１の値をレジスタ１４１から読み出す。この値が１であるときには、上述した放電スイッチ２５２の操作を行い、この値が０のときは、上述した放電スイッチ２５２の操作を行わない。このようにして、放電スイッチ２５２の操作を行うことにより、入力信号線のオープン状態を検出可能な状態にしてＡ／Ｄ変換入力する処理と、放電スイッチ２５２の操作を行わずに、高速にＡ／Ｄ変換入力を行う方法とを必要に応じて選択することができる。
【００４５】以上詳細に説明したように、第３の実施形態によれば、サンプル・ホールド回路１３０のコンデンサ１３２に蓄積された電荷を放電する放電回路２５０を付加し、放電回路２５０が放電スイッチ２５２と直列抵抗２５１の組み合せにより、アナログ信号線とグランド線を接続するので、放電回路２５０の放電スイッチ２５２をＯＮとしている間、サンプル・ホールド回路１３０のコンデンサ１３２に蓄積された電荷はグランド側に放電され、放電回路２５０の放電スイッチ２５２がＯＦＦとなった後は、コンデンサ１３２に蓄積された電荷がなくなるため、断線した信号線のＡ／Ｄ変換値は（ゼロ＋誤差）の値を示すことになり、信号線が断線した場合、放電回路２５０により、そのアナログ信号線のＡ／Ｄ変換値は、誤差の範囲内で一定値となり、この値が、正常時のアナログ信号値の有効範囲外であれば、アナログ信号線の断線を検出することができる。次に、本発明の第４の実施の形態を説明する。」（７頁１１欄４４行〜８頁１３欄８行、段落４０〜４５）
　
　上記周知例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記ロ．及び図３において、「サンプル・ホールド回路１３０のコンデンサ１３２に蓄積された電荷を放電する放電回路２５０を付加し、放電回路２５０が放電スイッチ２５２と直列抵抗２５１の組み合せにより、アナログ信号線とグランド線を接続するので、放電回路２５０の放電スイッチ２５２をＯＮとしている間、サンプル・ホールド回路１３０のコンデンサ１３２に蓄積された電荷はグランド側に放電され」との記載から、「コンデンサ１３２」をグランド電圧で初期化することが読み取れる。
　
　したがって、上記周知例において、「コンデンサ１３２」は、サンプリングコンデンサであるから、アナログ−ディジタル変換器において、「グランド電圧でサンプリングコンデンサを初期化する」ことは、周知技術である。
　
（３）対比・判断
　補正後の発明と引用発明とを対比すると、
　ａ．引用発明の「ホールディング・キャパシタ」、「Ｄ／Ａコンバータ」は、それぞれ補正後の発明の「サンプリングコンデンサ」、「ディジタル−アナログ変換器」に相当し、
　ｂ．引用発明の「Ａ／Ｄ変換」は、アナログ−ディジタル変換であり、
　ｃ．引用発明の「プリチャージ」は、初期化の一種である。
　したがって、補正後の発明と引用発明は、以下の点で一致ないし相違している。
　
（一致点）
　
　「アナログ信号が入力される入力端子と、
　前記入力端子に入力される前記アナログ信号の電圧を保持するサンプリングコンデンサと、
　ディジタル−アナログ変換器と、
　を有し、
　前記ディジタル−アナログ変換器は、一のアナログ−ディジタル変換後、次のアナログ−ディジタル変換を開始する前に、毎回、前記サンプリングコンデンサを初期化するアナログ−ディジタル変換器。」
　
（相違点）
　
　「サンプリングコンデンサを初期化する」に関し、補正後の発明は、「ディジタル−アナログ変換器のゼロスケール電圧」でサンプリングコンデンサを初期化するのに対し、引用発明は、「前回の変換結果に応じた電圧」で初期化する点。
　
　そこで、上記相違点について検討すると、上記周知例から明らかなように、サンプリングコンデンサに加える電圧を、グランド電圧で行うことは、周知であり、このグランド電圧をディジタル−アナログ変換器のゼロスケール電圧とすることも格別な創意工夫を要するものとはいえないから、ディジタル−アナログ変換器のゼロスケール電圧でサンプリングコンデンサを初期化することは当業者であれば容易に想到し得ることである。
　そして、補正後の発明が奏する作用・効果も，引用発明及び周知技術から当業者が予測できる範囲のものである。
　
　以上のとおり、補正後の発明は引用発明及び周知技術に基づいて容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項の規定により準用する特許法第１２６条第５項の規定に適合していない。
　したがって、本件補正は、特許法第１５９条第１項において準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１７年８月１１日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年４月２６日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「アナログ信号が入力される入力端子と、
　前記入力端子に入力される前記アナログ信号の電圧を保持するサンプリングコンデンサと、
　ディジタル−アナログ変換器と、
　を有し、
　前記ディジタル−アナログ変換器は、一のアナログ−ディジタル変換後、次のアナログ−ディジタル変換を開始する前に、毎回、ゼロスケール電圧で前記サンプリングコンデンサを初期化することを特徴とするアナログ−ディジタル変換器。」
　
２．引用発明及び周知技術
　引用発明及び周知技術は、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明及び周知技術」の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後の発明から本件補正に係る限定を省いたものである。
　そうすると、本願発明の構成に本件補正に係る限定を付加した補正後の発明が、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。