【手続補正書】
【提出日】令和1年8月14日(2019.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子部品（ＥＢ）であって、
−上側面（Ｏ）を備える支持体（ＴＲ）と、
−前記上側面（Ｏ）上のメタライズされた接触面（ＭＫ）と、
−前記上側面（Ｏ）の一部分を覆うが、前記接触面（ＭＦ）を覆わない、はんだストップ層（ＬＳＳ）と、を備え、
−前記はんだストップ層（ＬＳＳ）は、２００ｎｍ以下の厚さを有し、
前記はんだストップ層（ＬＳＳ）は、ケイ素からなる、電子部品。
【請求項２】
前記はんだストップ層（ＬＳＳ）は、３０ｎｍ〜８０ｎｍの厚さを有する、請求項１に記載の部品。
【請求項３】
前記メタライズされた接触面（ＭＫ）上にバンプ球（ＢＵ）を更に含む、請求項２に記載の部品。
【請求項４】
下側面に接触面（ＫＦ）を備える電子コンポーネント（ＥＫ）と、前記２つの接触面（ＭＫ、ＫＦ）を接合するバンプ接合体（ＢＵ）と、を更に含む、請求項１〜３のいずれか一項に記載の部品。
【請求項５】
前記支持体（ＴＲ）のトップの少なくとも一部分及び前記電子コンポーネント（ＥＫ）を被覆するモールド材（ＭＭ）を更に含む、請求項４に記載の部品。
【請求項６】
前記モールド材（ＭＭ）は、前記電子コンポーネント（ＥＫ）と前記支持体（ＴＲ）との間の隙間（Ｚ）を充填する、請求項５に記載の部品。
【請求項７】
−前記支持体（ＴＲ）の前記上側面（Ｏ）の前記接触面（ＭＫ）と相互接続された第１の信号導体（ＳＬ）と、
−前記支持体（ＴＲ）の前記上側面（Ｏ）の第２の信号導体（ＳＬ）と、をさらに含み、
−両方の信号導体（ＳＬ）は、少なくとも部分的に前記はんだストップ層（ＬＳＳ）によって被覆され、
−前記２つの信号導体（ＳＬ）間の電気抵抗は、１００ＭΩ以上である、請求項１〜６のいずれか一項に記載の部品。
【請求項８】
前記支持体（ＴＲ）の前記上側面（Ｏ）上に、４０μｍ以上の高さを有する部品構造体が配置されている、請求項１〜７のいずれか一項に記載の部品。
【請求項９】
電子部品（ＥＢ）の製造方法であって、
−上側面（Ｏ）及び前記上側面（Ｏ）上にメタライズされた接触面（ＭＫ）を備える支持体（ＴＲ）を準備する工程と、
−前記上側面（Ｏ）上にレジスト層（ＦＬ）を配置する工程と、前記レジスト層（ＦＬ）の材料が前記上側面（Ｏ）上に残留したままとなり、かつメタライズされた接触面（ＭＫ）がない前記上側面（Ｏ）のその部分に前記レジスト層（ＦＬ）の前記材料が存在しないように、前記レジスト層（ＦＬ）を構造化する工程と、
−はんだストップ層（ＬＳＳ）を前記支持体（ＴＲ）の前記上側面（Ｏ）上に堆積させる工程と、ここにおいて、前記はんだストップ層（ＬＳＳ）は、２００ｎｍ以下の厚さを有し、ここにおいて、前記はんだストップ層（ＬＳＳ）は、ケイ素からなり、
−前記レジスト層（ＦＬ）の前記残留材料を、前記接触面（ＭＫ）を覆う前記はんだストップ層（ＬＳＳ）の前記材料と共に除去する工程と、を含む、方法。
【請求項１０】
前記はんだストップ層（ＬＳＳ）は、２０ｎｍ〜８０ｎｍの厚さを有する、請求項９に記載の方法。
【請求項１１】
前記電子部品（ＥＢ）は、更なるはんだ付け可能な金属表面（ＬＯ）を前記上側面上に有し、前記はんだストップ層（ＬＳＳ）は、前記更なるはんだ付け可能な金属表面（ＬＯ）上に直接堆積される、請求項９または１０のいずれか一項に記載の方法。
【請求項１２】
前記はんだストップ層（ＬＳＳ）は、ＰＶＤ又はＣＶＤの手段によって適用される、請求項９〜１１のいずれか一項に記載の方法。
【請求項１３】
−はんだペースト（ＬＰ）を少なくとも前記接触面（ＭＫ）上に配置する工程と、
−下側面に接触面（ＭＫ、ＫＦ）を備える電子コンポーネント（ＥＫ）を前記支持体（ＴＲ）の前記上側面（Ｏ）上に配置する工程と、
−前記部品（ＥＢ）をリフローはんだ付けし、前記２つの接触面（ＭＫ、ＫＦ）をバンプ接合体（ＢＵ）の手段によって接合する工程と、を更に含む、請求項９〜１２のいずれか一項に記載の方法。
【請求項１４】
−前記電子コンポーネント（ＥＫ）をモールド材（ＭＭ）により包み込む工程を更に含み、
−前記モールド材（ＭＭ）は、前記コンポーネント（ＥＫ）と前記支持体（ＴＲ）との間の前記領域もまた充填する、請求項１３に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
図１３は、モールド材ＭＭが支持体ＴＲの上側面の電子コンポーネントＥＫを包み込み、電子コンポーネントＥＫと支持体ＴＲとの間の隙間Ｚを充填する、封入された電子コンポーネントＥＫの断面図を最終的に示す。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  電子部品（ＥＢ）であって、
−上側面（Ｏ）を備える支持体（ＴＲ）と、
−前記上側面（Ｏ）上のメタライズされた接触面（ＭＫ）と、
−前記上側面（Ｏ）の一部分を覆うが、前記接触面（ＭＦ）を覆わない、はんだストップ層（ＬＳＳ）と、を備え、
−前記はんだストップ層（ＬＳＳ）は、２００ｎｍ以下の厚さを有する、電子部品。
［Ｃ２］  前記はんだストップ層（ＬＳＳ）は、３０ｎｍ〜８０ｎｍの厚さを有する、Ｃ１に記載の部品。
［Ｃ３］  前記メタライズされた接触面（ＭＫ）上にバンプ球（ＢＵ）を更に含む、Ｃ１又は２に記載の部品。
［Ｃ４］  下側面に接触面（ＫＦ）を備える電子コンポーネント（ＥＫ）と、前記２つの接触面（ＭＫ、ＫＦ）を接合するバンプ接合体（ＢＵ）と、を更に含む、Ｃ１〜３のいずれか一項に記載の部品。
［Ｃ５］  前記支持体（ＴＲ）の少なくとも一部分及び前記電子コンポーネント（ＥＫ）を被覆するモールド材（ＭＭ）を更に含む、Ｃ４に記載の部品。
［Ｃ６］  前記モールド材（ＭＭ）は、前記電子コンポーネント（ＥＫ）と前記支持体（ＴＲ）との間の隙間（Ｚ）もまた充填する、Ｃ５に記載の部品。
［Ｃ７］  −前記支持体（ＴＲ）の前記上側面（Ｏ）の前記接触面（ＭＫ）と相互接続された第１の信号導体（ＳＬ）と、
−前記支持体（ＴＲ）の前記上側面（Ｏ）の第２の信号導体（ＳＬ）と、を含み、
−２つの信号導体（ＳＬ）は、少なくとも部分的に前記はんだストップ層（ＬＳＳ）によって被覆され、
−前記２つの信号導体（ＳＬ）間の電気抵抗は、１００ＭΩ以上の値である、Ｃ１〜６のいずれか一項に記載の部品。
［Ｃ８］  前記はんだストップ層（ＬＳＳ）は、主成分としてケイ素を含むか、又はケイ素からなる、Ｃ１〜７のいずれか一項に記載の部品。
［Ｃ９］  前記支持体（ＴＲ）の前記上側面（Ｏ）上に、４０μｍ以上の高さを有する部品構造体が配置されている、Ｃ１〜８のいずれか一項に記載の部品。
［Ｃ１０］  電子部品（ＥＢ）の製造方法であって、
−上側面（Ｏ）及び前記上側面（Ｏ）上にメタライズされた接触面（ＭＫ）を備える支持体（ＴＲ）を準備する工程と、
−前記上側面（Ｏ）上にレジスト層（ＦＬ）を配置し、前記レジスト層（ＦＬ）の材料が前記接触面（ＭＫ）上に残留したままとなり、かつ前記接触面（ＭＫ）がない前記表面（Ｏ）の領域に前記レジスト層（ＦＬ）の前記材料が存在しないように、前記レジスト層（ＦＬ）を構造化する工程と、
−はんだストップ層（ＬＳＳ）を前記支持体（ＴＲ）の前記上側面（Ｏ）上に堆積させる工程と、
−前記レジスト層（ＦＬ）の前記残留材料を、前記接触面（ＭＫ）を覆う前記はんだストップ層（ＬＳＳ）の前記材料と共に除去する工程と、を含む、方法。
［Ｃ１１］  前記はんだストップ層（ＬＳＳ）は、２００ｎｍ以下の値の厚さを有する、Ｃ１０に記載の方法。
［Ｃ１２］  前記はんだストップ層（ＬＳＳ）は、２０ｎｍ〜８０ｎｍの厚さを有する、Ｃ１１に記載の方法。
［Ｃ１３］  前記はんだストップ層（ＬＳＳ）は、主成分としてケイ素を含むか、又はケイ素からなる、Ｃ１０〜１２のいずれか一項に記載の方法。
［Ｃ１４］  前記電子部品（ＥＢ）は、更なるはんだ付け可能な金属表面（ＬＯ）を前記上側面上に有し、前記はんだストップ層（ＬＳＳ）は、前記更なるはんだ付け可能な金属表面（ＬＯ）上に直接堆積される、Ｃ１０〜１３のいずれか一項に記載の方法。
［Ｃ１５］  前記はんだストップ層（ＬＳＳ）は、ＰＶＤ又はＣＶＤを使用して塗布される、Ｃ１０〜１４のいずれか一項に記載の方法。
［Ｃ１６］  −はんだペースト（ＬＰ）を少なくとも前記接触面（ＭＫ）上に配置する工程と、
−下側面に接触面（ＭＫ、ＫＦ）を備える電子コンポーネント（ＥＫ）を前記支持体（ＴＲ）の前記上側面（Ｏ）上に配置する工程と、
−前記部品（ＥＢ）をリフローはんだ付けし、前記２つの接触面（ＭＫ、ＫＦ）をバンプ接合体（ＢＵ）を使用して接合する工程と、を更に含む、Ｃ１１〜１５のいずれか一項に記載の方法。
［Ｃ１７］  −前記電子コンポーネント（ＥＫ）をモールド材（ＭＭ）により包み込む工程を更に含み、
−前記モールド材（ＭＭ）は、前記コンポーネント（ＥＫ）と前記支持体（ＴＲ）との間の前記領域もまた充填する、Ｃ１６に記載の方法。