【事件の表示】
　特願２００１−２５７４４９「ドライバチップおよびそれを備えている表示モジュール」拒絶査定不服審判事件〔平成１５年　３月　５日出願公開、特開２００３−　６６９２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本件出願は、平成１３年８月２８日の出願であって、平成１７年１２月７日付け（発送日：同月１３日）で拒絶査定がなされ、これに対し平成１８年１月１２日に拒絶査定に対する審判請求がなされるとともに、同年２月１日付けで明細書を補正対象とする手続補正書（以下、この手続補正書による補正を「平成１８年２月１日付け補正」といい、また「本件補正」ともいう。）が提出されたものである。
　
第２　平成１８年２月１日付け補正についての補正の却下の決定
　
１　補正の却下の決定の結論
　平成１８年２月１日付け補正を却下する。
　
２　補正の却下の決定の理由
（１）本件補正の内容
　本件補正は、特許請求の範囲を次のように補正する内容を含むものである。
　
ア　本件補正前の特許請求の範囲
　「【請求項１】　入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを備え、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動するドライバチップにおいて、
　上記データラッチ手段は、
　上記表示用データ信号の１／２の周波数であるクロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段を備えており、
　上記ドライバチップは、上記データ取り込み手段により表示用データ信号を取り込むモードと、２系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込むモードとのうち、いずれか一方のモードに切換可能な切換手段を備えており、
　上記データ取り込み手段は、
　上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力することを特徴とするドライバチップ。
　　【請求項２】　　上記データラッチ手段は、
　上記表示用データ信号の１／２の周波数であるクロック信号の、立ち上がりまたは立ち下がりのうちいずれかの一方のタイミングに同期して、上記表示用データ信号を取り込む第１のラッチ回路と、
　上記クロック信号における立ち上がりまたは立ち下がりのタイミングのうち、上記第１のラッチ回路が上記表示用データ信号を取り込むタイミングと他方側のタイミングに同期して、上記表示用データ信号を取り込んで上記サンプリングメモリ手段に出力する第２のラッチ回路と、
　上記第１のラッチ回路により取り込まれた表示用データ信号を、上記第２のラッチ回路と同じタイミングにて取り込んで上記サンプリングメモリ手段に出力する第３のラッチ回路とを備えていることを特徴とする請求項１に記載のドライバチップ。
　　【請求項３】
　請求項１または２に記載のドライバチップを備えていることを特徴とする表示モジュール。」
　
イ　本件補正後の特許請求の範囲
「【請求項１】　入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを
含み
を複数備える表示モジュール
　上記データラッチ手段は、
　上記表示用データ信号の１／２の周波数であるクロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段を備えており、
　上記ドライバチップは、
　上記データ取り込み手段により表示用データ信号を取り込む
第１の
第２の
　上記データ取り込み手段は、
　上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力し、
　
上記複数のドライバチップは、上記第１のモードにより表示用データ信号を取り込むドライバチップと、上記第２のモードにより表示用データ信号を取り込むドライバチップとにより構成されている
　　【請求項２】　
入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを含み、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動するドライバチップを複数備える表示モジュールにおいて、
　上記表示用データ信号の１／２の周波数であるクロック信号の、立ち上がりまたは立ち下がりのうちいずれかの一方のタイミングに同期して、上記表示用データ信号を取り込む第１のラッチ回路と、上記クロック信号における立ち上がりまたは立ち下がりのタイミングのうち、上記第１のラッチ回路が上記表示用データ信号を取り込むタイミングと他方側のタイミングに同期して、上記表示用データ信号を取り込んで上記サンプリングメモリ手段に出力する第２のラッチ回路と、上記第１のラッチ回路により取り込まれた表示用データ信号を、上記第２のラッチ回路と同じタイミングにて取り込んで上記サンプリングメモリ手段に出力する第３のラッチ回路とを備えて
おり、
上記ドライバチップは、
上記データ取り込み手段により表示用データ信号を取り込む第１のモードと、２系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込む第２のモードとのうち、いずれか一方のモードに切換可能な切換手段を備えており、
上記データ取り込み手段は、
上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力し、
上記複数のドライバチップは、上記第１のモードにより表示用データ信号を取り込むドライバチップと、上記第２のモードにより表示用データ信号を取り込むドライバチップとにより構成されていることを特徴とする表示モジュール。
　なお、アンダーラインは、補正箇所を示すために請求人が付したものである。
　
（２）新規事項の追加について
　上記補正事項のうち、本件補正により請求項１に追加された「上記複数のドライバチップは、上記第１のモードにより表示用データ信号を取り込むドライバチップと、上記第２のモードにより表示用データ信号を取り込むドライバチップとにより構成されている」との技術事項について検討する。
　この技術事項の意味するところは、「複数のドライバチップ」が、「上記第１のモードにより表示用データ信号を取り込むドライバチップ」と「上記第２のモードにより表示用データ信号を取り込むドライバチップ」の双方を備えることであり、これは、平成１８年２月１日付け手続補正書により補正された審判請求書の請求の理由の「この構成によれば、例えば、コントローラ回路６から出力される表示用データ信号は、第１ソースドライバ（ドライバチップ）によりデュアルエッジモード（第１のモード）で取り込まれます。これにより、コントローラ回路６と第１ソースドライバとの間の配線数を低減することができます。また、第２ソースドライバ（他のドライバチップ）では、表示用データ信号は２ポートシングルエッジモード（第２のモード）で取り込まれます。これにより、データ転送速度を半減することができるため、安定したデータ取り込みが可能となります。」との記載、及び、「ドライバチップ毎に表示用データ信号を取り込むモードを異ならせる構成とすることができることは明らかであり、何ら新規事項を追加するものではありません。」との記載によっても裏付けられるものである。
　一方、願書に最初に添付した明細書又は図面においては、段落【００６６】に「切換回路１３は、表示用データ信号のサンプリングメモリ回路へのデータ取り込みモードを、切換制御信号ＤＥＣに基づき２ポートシングルエッジモードあるいはデュアルエッジモードに切り換えるものであり、端子ＳＡと端子ＤＡとを有するスイッチ素子１３ａと、端子ＤＢと端子ＳＢとを有するスイッチ素子１３ｂとを備えている。以下、切換回路１３が２ポートシングルエッジモードとデュアルエッジモードとを切り換える動作について説明する。」との記載があり、また、段落【００８１】に「なお、切換制御信号ＤＥＣは、コントローラ回路６で制御されるものであってもよいし、切換制御信号ＤＥＣ用の端子がＴＣＰ配線と接続される箇所あるいはフレキシブル基板近傍で、電源ＶＣＣあるいはＧＮＤ線と切換制御信号ＤＥＣ用の端子とを接続することで、上記２つのうちいずれかのモードを制御してもよい。これにより、切換制御信号ＤＥＣ用の端子とコントローラ回路６とを接続する配線を省略することができ、配線数を低減することができる。」との記載がある。明細書のこれらの記載から、それぞれのソースドライバのモードを切り換えることができることが読み取れるが、それぞれのデータドライバを異なるモードに設定することについては、記載も示唆もされていない。
　また、図面の図２及び図３に描かれたタイミングチャートを見るに、２ポートシングルエッジモードとデュアルエッジモードとでは、ポートＡ群に入力される入力データとポートＢ群に入力される入力データが異なるから、もし、「複数のドライバチップ」が、「上記第１のモードにより表示用データ信号を取り込むドライバチップ」と「上記第２のモードにより表示用データ信号を取り込むドライバチップ」の双方を備えるものであるとするならば、それぞれのドライバチップに対して、モードに対応した異なる入力データを入力する必要があるところ、図面の図４等を参酌しても、各ソースドライバに対して、モードに対応した異なる入力データを入力することは記載も示唆もされていない。
　以上の理由により、本件補正後の請求項１に係る発明の「上記複数のドライバチップは、上記第１のモードにより表示用データ信号を取り込むドライバチップと、上記第２のモードにより表示用データ信号を取り込むドライバチップとにより構成されている」は、願書に最初に添付した明細書又は図面に記載されたものではなく、また、それらの記載から当業者において自明な事項でもない。
　よって、本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものとすることはできないから、特許法第１７条の２第３項の規定に違反するものである。
　
（３）むすび 　以上のとおり、本件補正は、特許法第１７条の２第３項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１８年２月１日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし３に係る発明は、平成１７年７月２８日付けの手続補正書により補正された明細書の特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであると認められるところ、本願の請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。
　
　「【請求項１】　入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを備え、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動するドライバチップにおいて、
　上記データラッチ手段は、
　上記表示用データ信号の１／２の周波数であるクロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段を備えており、
　上記ドライバチップは、上記データ取り込み手段により表示用データ信号を取り込むモードと、２系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込むモードとのうち、いずれか一方のモードに切換可能な切換手段を備えており、
　上記データ取り込み手段は、
　上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力することを特徴とするドライバチップ。」
　
第４　引用例
１　引用例１
　原査定の拒絶の理由に引用された、本願の出願前に頒布された刊行物である特開平６−９５６１８号公報（以下「引用例１」という。）には、図面とともに次の事項が記載されている。
　
（１）「【請求項１】液晶パネルと、ディジタルの表示データを分割して保持するデータ保持手段と、前記データ保持手段で記憶されたデータを記憶する複数のデータラッチと、前記データラッチで記憶されたディジタル表示データを前記液晶パネルに印加するアナログ信号に変換する複数のアナログ変換手段とを備えることを特徴とする液晶駆動装置。
【請求項２】表示データを分割して保持するデータ保持手段は、分割されたデータと、データラッチ用クロックと、前記データラッチ用クロックの立ち上がりと立ち下がりで前記分割されたデータを保持する保持回路を備えることを特徴とする請求項１記載の液晶駆動装置。」（【特許請求の範囲】）
　
（２）「【０００１】【産業上の利用分野】本発明は、コンピュータ等の液晶表示制御をディジタル表示データで行う液晶駆動装置に関するものである。」
　
（３）「【０００７】【発明が解決しようとする課題】しかしながら上記従来の構成では、外部から多ビット表示データをラッチする為、表示色が多くなってくると入力データが増加し、液晶駆動装置の入力信号線の数が増える。限られた液晶パネルの実装スペースに、従来の液晶駆動装置を実装する際、多入力に伴う入力信号線の狭ピッチにより実装が困難となる。
【０００８】本発明は上記従来の課題を解決するもので、入力信号線数を減らして実装を容易にする液晶駆動装置を提供することを目的とする。
【０００９】【課題を解決するための手段】上記目的を達成するために本発明に係る液晶駆動装置は、以下のような構成を有している。すなわち、第一には入力データを分割して保持するデータ保持回路を入力段に備えている。また第二には分割された入力データを、データラッチ用クロックの立ち上がり、立ち下がりで保持する保持手段を備えてることを特徴とする。
【００１０】【作用】上記構成によって、第一には多ビットの表示データを分割して保持することで入力信号線数を減らすことができるものである。また第二にはクロック周波数を下げることができ、不要輻射の発生を低減できる。
【００１１】【実施例】以下、本発明の一実施例について図１を参照しながら説明する。
【００１２】図１は本実施例の構成図であり、１０１はカラーのＴＦＴ液晶パネル、１０２は表示ドット数分のアナログ変換手段、１０３は表示ドット数分の８ビットデータラッチ、１０４はシフトレジスタ、１０５は８ビットデータを分割した４ビットの表示データを８ビットデータに再生する入力データ保持回路である。なお、本実施例が図４に示した従来例ともっとも異なるところは、入力データ保持回路１０５を備えたことである。
【００１３】図２はデータ再生用ラッチの一例の回路図である。２０１から２１２はＤフリップフロップ回路、２１３はインバータである。
【００１４】以上のような構成の本実施例について、以下その動作について説明する。図１の動作説明は、入力段のデータラッチ機能以外については、従来例と同じであるので省略する。
【００１５】図２の再生用データ保持回路１０５は、クロックパルスの立ち下がりでＤフリップフロップ回路２０１〜２０４がデータを保持し、立ち上がりでＤフリップフロップ回路２０５〜２１２がデータを保持する。この際の動作を図３の動作タイミングチャートを用いて説明する。データはクロックパルスの半周期単位で転送される。従って、データＤ３からＤ０はｎ画素目のデータを上位バイトと下位バイトに分割して転送する必要がある。３０１〜３０４はそのように上位・下位バイトを分割して転送している様子である。ｎ画素目上位バイトデータ３０１は、クロックパルスの立ち下がり３０５でＤフリップフロップ回路２０１〜２０４に保持される。ｎ画素目下位バイトデータ３０２は、クロックパルスの立ち上がり３０６でＤフリップフロップ回路２０９〜２１２に保持される。このクロックパルスの立ち上がり３０６の時、Ｄフリップフロップ回路２０１〜２０４に保持されたｎ画素目上位バイトは、Ｄフリップフロップ回路２０５〜２０８に転送される。従って、クロックパルスの立ち上がり３０６の後、Ｄフリップフロップ回路２０５〜２１２の出力Ｑ７〜Ｑ０にはｎ画素目の８ビットが再生されることになる。以下順次データが８ビットに再生される動作は同じであるので説明は省略する。」
　
（４）図面の図１には、液晶駆動装置のブロック図が描かれ、図面の図２には、再生用データ保持回路１０５の回路図が描かれていて、図面の図２には、８ビットの表示データがそれぞれ独立して出力されるごとく描かれている。
　
　引用例１の上記摘記事項（１）ないし（４）からみて、引用例１には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「入力されたディジタルの表示データをクロックパルスに同期して取り込む入力データ保持回路１０５と、該入力データ保持回路１０５により取り込まれた表示データを記憶する８ビットデータラッチ１０３とを備え、該８ビットデータラッチ１０３に記憶された表示データに基づいてカラーＴＦＴ液晶パネル１０１を駆動する液晶駆動回路において、
　上記入力データ保持回路１０５は、
　クロックパルスの半周期単位で転送される表示データを、クロックパルスの立ち下りと立ち上がりで保持するＤフリップフロップ回路２０１〜２１２を備えており、
　上記液晶駆動回路は、上記Ｄフリップフロップ回路２０１〜２１２により表示データを取り込むように動作し、
　上記Ｄフリップフロップ回路２０１〜２１２は、
　上記クロックパルスの立ち上がりのタイミングで保持された表示データと、上記クロックパルスの立ち下りのタイミングで保持された表示データとを、独立して８ビットデータラッチ１０３に出力する液晶駆動回路。」
　
２　引用例２
　同じく、原査定の拒絶の理由に引用された本願の出願前に頒布された刊行物である特開２０００−３０５５３０号公報（以下「引用例２」という。）には、図面とともに、次の事項が記載されている。
　
（１）「【請求項１】  液晶表示素子及び前記液晶表示素子を走査駆動する薄膜トランジスタマトリクス駆動部を備える薄膜トランジスタ液晶表示パネルと、前記薄膜トランジスタ液晶表示パネルに駆動信号を供給するタイミング制御部と、前記タイミング制御部に１つまたは２つのデータバスを介して１チャネルまたは２チャネルの表示データ信号を伝送供給するホスト制御部とからなる液晶表示装置において、前記タイミング制御部にシリアル／パラレル変換部と１つ以上の信号選択部とを設け、前記ホスト制御部は、前記１チャネルまたは２チャネルの表示データ信号の伝送供給に対応した切替信号を前記タイミング制御部に供給し、前記タイミング制御部は、供給された前記切替信号により前記信号選択部を切替え、供給された前記１チャネルまたは２チャネルの表示データ信号を同じ形式の駆動信号として出力することを特徴とする液晶表示装置。」（【特許請求の範囲】）
　
（２）「【０００１】【発明の属する技術分野】本発明は、液晶表示装置に係わり、特に、ホスト制御部からタイミング制御部に１チャネルまたは２チャネルの表示データ信号が供給された場合に、タイミング制御部が供給された表示データ信号の種別に係わりなく薄膜トランジスタ液晶表示パネルへの駆動信号を形成できる液晶表示装置に関する。」
　
（３）「【０００６】これに対して、液晶表示パネルにスーパー　エクステンデッド　グラフィックアレイ（ＳＸＧＡ）及びウルトラ　エクステンデッド　グラフィック　アレイ（ＵＸＧＡ）表示させる場合は、データ伝送周波数が６５ＭＨｚの低電圧データ信号送信部及び低電圧データ信号受信部を用いた場合であっても、表示速度に比べて低電圧データ信号送信部及び低電圧データ信号受信部のデータ伝送速度が遅いため、全体としてデータ伝送速度を表示速度に匹敵させるために２チャネルのデータバス構成にする必要がある。
【０００７】なお、液晶表示パネルにウルトラ　エクステンデッド　グラフィック　アレイ（ＵＸＧＡ）表示させる場合には、現在開発途上のデータ伝送周波数が１４０ＭＨｚの低電圧データ信号送信部及び低電圧データ信号受信部を用いれば、１チャネルのデータバス構成を用いれば足りることになる。」
　
（３）「【００２１】図９において、６９はシリアル／パラレル（Ｓ／Ｐ）変換部であり、その他、図８に示された構成要素と同じ構成要素については同じ符号をつけている。
【００２２】そして、タイミング制御部６５は、シリアル／パラレル（Ｓ／Ｐ）変換部６９と、駆動信号変換部６８とを内蔵配置している。
【００２３】シリアル／パラレル変換部６９は、入力端に１８ビットで、最高周波数６５ＭＨｚの１チャネル分の表示データ信号が供給されると、この１チャネル分の表示データ信号をシリアル／パラレル変換し、第１出力端からそれぞれ１８ビットで、最高周波数３３ＭＨｚの１チャネル分の表示データ信号Ａとクロック信号Ａとをを出力して駆動信号変換部６８の第１入力端に供給し、第２出力端からそれぞれ１８ビットで、最高周波数３３ＭＨｚの他の１チャネル分の表示データ信号Ｂとクロック信号Ｂとを出力して駆動信号変換部６８の第２入力端に供給する。」
　
（４）「【００２４】【発明が解決しようとする課題】前記既知の液晶表示装置は、それぞれ、１８ビットで、最高周波数３３ＭＨｚの１チャネル分の表示データ信号Ａ及びクロック信号Ａと、他の１チャネル分の表示データ信号Ｂ及びクロック信号Ｂとが供給される２チャネルのデータバス構成である場合に用いられるタイミング制御部６５と、１８ビットで、最高周波数６５ＭＨｚの１チャネル分の表示データ信号及びクロック信号が供給される１チャネルのデータバス構成である場合に用いられるタイミング制御部６５とは、前述のようにその構成が異なっていることから、２チャネルのデータバス構成である場合に用いられるタイミング制御部６５を、１チャネルのデータバス構成である場合に用いられるタイミング制御部６５に用いることはできず、その逆に、１チャネルのデータバス構成である場合に用いられるタイミング制御部６５を、２チャネルのデータバス構成である場合に用いられるタイミング制御部６５に用いることはできかった。すなわち、ＴＦＴ液晶モジュール６１とホスト制御部６２とを結合する２チャネルのデータバス構成を１チャネルのデータバス構成に変更する場合、または、１チャネルのデータバス構成を２チャネルのデータバス構成に変更する場合には、データバス構成だけでなく、タイミング制御部６５の構成も変更する必要があった。
【００２５】このように、前記既知の液晶表示装置は、構成要素の互換性に乏しいものであり、新たな低電圧データ信号送信部及び低電圧データ信号受信部が開発され、それに伴ったデータバス構成のチャネル数が変化した場合、同時にタイミング制御部６５についても開発しなければならず、全体的に開発に要する時間が長くなり、開発コストが嵩んだものになっている。
【００２６】本発明は、このような技術的背景に鑑みてなされたもので、その目的は、１チャネルデータバス構成または２チャネルのデータバス構成に共用できるタイミング制御部を用い、必要とする構成要素数の削減を可能にした液晶表示装置を提供することにある。」
　
（５）「【００３６】図２において、３ＡＤはＡチャネルデータバスのデータ信号伝送路、３ＡＣはＡチャネルデータバスのクロック信号伝送路、３ＢＤはＢチャネルデータバスのデータ信号伝送路、３ＢＣはＢチャネルデータバスのクロック信号伝送路、８は駆動信号変換部、９１は第１信号選択部（第１セレクタ）、９２は第２信号選択部（第２セレクタ）、１０はシリアル／パラレル（Ｓ／Ｐ）変換部、１１は切替信号線であり、その他、図１に示された構成要素と同じ構成要素については同じ符号をつけている。
【００３７】そして、タイミング制御部５は、Ａチャネル側低電圧データ信号受信部７Ａと、Ｂチャネル側低電圧データ信号受信部７Ｂと、駆動信号変換部８と、第１信号選択部９１と、第２信号選択部９２と、シリアル／パラレル変換部１０とを具備する。Ａチャネル側第１低電圧データ信号受信部７Ａは、入力端がＡチャネルデータバスのデータ信号伝送路３ＡＤ及びＡチャネルデータバスのクロック信号伝送路３ＡＣにそれぞれ接続され、出力端が第２信号選択部９２の第１入力端及び第２入力端にそれぞれ接続される。Ｂチャネル側第１低電圧データ信号受信部７Ｂは、入力端がＢチャネルデータバスのデータ信号伝送路３ＢＤ及びＢチャネルデータバスのクロック信号伝送路３ＢＣにそれぞれ接続され、出力端が第１信号選択部９１の対の第４入力端の一方及び対の第３入力端の一方にそれぞれ接続される。第２信号選択部９２は、第１出力端及び第２出力端がそれぞれシリアル／パラレル変換部１０の第１入力端及び第２入力端に接続され、第３出力端が第１信号選択部９１の対の第２入力端の一方に接続され、第４出力端が第１信号選択部９１の対の第１入力端の一方に接続される。シリアル／パラレル変換部１０は、第１出力端が第１信号選択部９１の対の第２入力端の他方に接続され、第２出力端が第１信号選択部９１の対の第４入力端の他方に接続され、第３出力端が第１信号選択部９１の対の第１入力端の他方及び対の第３入力端の他方にそれぞれ接続される。第１信号選択部９１は、第１出力端、第２出力端、第３出力端、第４出力端がそれぞれ駆動信号変換部８の第１入力端、第２入力端、第３入力端、第４入力端に接続される。また、ホスト制御部２から導出された切替信号線１１は、第１信号選択部９１と第２信号選択部９２に接続される。
【００３８】前記構成によるタイミング制御部５は、次のように動作する。
【００３９】まず、液晶表示装置が２チャネルのデータバス構成である場合、ホスト制御部２は、切替信号線１１に２チャネル切替信号を出力し、この２チャネル切替信号によって第１信号選択部９１と第２信号選択部９２とを２チャネル対応に、すなわち、各表示データ信号と各クロック信号がシリアル／パラレル変換部１０を側路しないように切替る。このとき、Ａチャネルデータバスのデータ信号伝送路３ＡＤ及びクロック信号伝送路３ＡＣには、それぞれ、１８ビットで、最高周波数７０ＭＨｚの表示データ信号Ａ及びクロック信号Ａが供給され、Ｂチャネルデータバスのデータ信号伝送路３ＢＤ及びクロック信号伝送路３ＢＣには、それぞれ、１８ビットで、最高周波数７０ＭＨｚの表示データ信号Ｂ及びクロック信号Ｂが供給される。
【００４０】表示データ信号Ａは、Ａチャネル側低電圧データ信号受信部７Ａを通して第２信号選択部９２に供給され、クロック信号Ａも、Ａチャネル側低電圧データ信号受信部７Ａを通して第２信号選択部９２に供給された後、それぞれ、第２信号選択部９２を通して第１信号選択部９１に供給される。表示データ信号Ｂは、Ｂチャネル側低電圧データ信号受信部７Ｂを通して第１信号選択部９１に供給され、クロック信号Ｂも、Ｂチャネル側低電圧データ信号受信部７Ｂを通して第１信号選択部９１に供給される。第１信号選択部９１は、各入力された表示データ信号Ａ及びクロック信号Ａと、表示データ信号Ｂ及びクロック信号Ｂをそれぞれ駆動信号変換部８に供給する。駆動信号変換部８は、各入力された表示データ信号Ａ及び表示データ信号Ｂ、それにクロック信号Ａ及びクロック信号Ｂに応答し、第１出力端からデータ信号と第１クロック信号（水平同期信号）とを出力してＴＦＴ液晶表示パネル４のドレイン駆動端子に供給し、第２出力端から第２クロック信号（垂直同期信号）を出力してＴＦＴ液晶表示パネル４のゲート駆動端子に供給する。
【００４１】次に、液晶表示装置が１チャネルのデータバス構成である場合、ホスト制御部２は、切替信号線１１に１チャネル切替信号を出力し、この１チャネル切替信号によって第１信号選択部９１と第２信号選択部９２とを１チャネル対応に、すなわち、各表示データ信号と各クロック信号がシリアル／パラレル変換部１０を通るように切替る。このとき、Ａチャネルデータバスのデータ信号伝送路３ＡＤ及びクロック信号伝送路３ＡＣには、それぞれ、１８ビットで、最高周波数１４０ＭＨｚの表示データ信号及びクロック信号が供給される。
【００４２】表示データ信号は、Ａチャネル側低電圧データ信号受信部７Ａを通して第２信号選択部９２に供給され、クロック信号Ａは、直接第２信号選択部９２に供給された後、それぞれ、第２信号選択部９２を通してシリアル／パラレル変換部１０に供給される。シリアル／パラレル変換部１０は、各入力された表示データ信号及びクロック信号をシリアル／パラレル変換し、表示データ信号Ａ及びクロック信号Ａと、表示データ信号Ｂ及びクロック信号Ｂとに分配して出力し、第１信号選択部９１を経由してそれぞれ駆動信号変換部８に供給する。駆動信号変換部８は、各入力された表示データ信号Ａ及び表示データ信号Ｂと、クロック信号Ａ及びクロック信号Ｂとに応答し、第１出力端からデータ信号と第１クロック信号（水平同期信号）とを出力してＴＦＴ液晶表示パネル４のドレイン駆動端子に供給し、第２出力端から第２クロック信号（垂直同期信号）を出力してＴＦＴ液晶表示パネル４のゲート駆動端子に供給する。」
　
第５　対比
　本願発明と引用発明を対比する。
１　引用発明の「ディジタルの表示データ」、「クロックパルス」、「入力データ保持回路１０５」、「８ビットデータラッチ１０３」、「カラーＴＦＴ液晶パネル１０１」は、それぞれ、本願発明の「表示用データ信号」、「クロック信号」、「データラッチ手段」、「サンプリングメモリ手段」、「表示モジュール」に相当する。
２　引用発明の「液晶駆動回路」と、本願発明の「ドライバチップ」とは、「駆動回路」である点で共通する。
３　引用発明において、表示データがクロックパルスの半周期単位で転送されることは、本願発明において、クロック信号が表示用データ信号の１／２の周波数であることに相当し、引用発明の「表示データを、クロックパルスの立ち下りと立ち上がりで保持するＤフリップフロップ回路２０１〜２１２」は、本願発明の「クロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段」に相当する。
４　引用発明において、液晶駆動回路が、上記Ｄフリップフロップ回路２０１〜２１２により表示データを取り込むように動作することは、本願発明の「上記データ取り込み手段により表示用データ信号を取り込むモード」に相当する。
５　引用発明において「上記クロックパルスの立ち上がりのタイミングで保持された表示データと、上記クロックパルスの立ち下りのタイミングで保持された表示データとを、独立して８ビットデータラッチ１０３に出力する」ことは、本願発明の「上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力する」に相当する。
　
　そうすると、本願発明と引用発明とは、以下の一致点で一致し、以下の相違点１及び２で相違する。
　
＜一致点＞
「入力された表示用データ信号をクロック信号に同期して取り込むデータラッチ手段と、
該データラッチ手段により取り込まれた表示用データ信号を記憶するサンプリングメモリ手段とを備え、該サンプリングメモリ手段により記憶された表示用データ信号に基づいて表示モジュールを駆動する駆動回路において、
　上記データラッチ手段は、
　上記表示用データ信号の１／２の周波数であるクロック信号の、立ち上がりと立ち下がりとの両方のタイミングに同期して、上記表示用データ信号を取り込むデータ取り込み手段を備えており、
　上記駆動回路は、上記データ取り込み手段により表示用データ信号を取り込むモードを備えており、
　上記データ取り込み手段は、
　上記クロック信号の立ち上がりのタイミングで取り込んだ表示用データ信号と、上記クロック信号の立ち下がりのタイミングで取り込んだ表示用データ信号とを、独立して上記サンプリングメモリ手段に出力することを特徴とする駆動回路。」
　
＜相違点１＞
　本願発明が、「２系統に分割して入力される上記表示用データ信号と同じ周波数のクロック信号の、立ち上がりまたは立ち下がりのいずれかのタイミングに同期して、上記表示用データ信号を上記データ取り込み手段により取り込むモード」を有し、「いずれか一方のモードに切換可能な切換手段」により２つのモードが切換可能とされているのに対し、引用発明では、そのような構成を具備していない点。
　
＜相違点２＞
　本願発明が、「ドライバチップ」であるのに対し、引用発明の駆動回路は、「ドライバチップ」とはされていない点。
　
第６　判断
　上記相違点について検討する。
＜相違点１＞について
　引用例２には、１チャネルの表示データまたは２チャネルの表示データ信号が供給された場合に、タイミング制御部が供給された表示データ信号の種別に係りなく薄膜トランジスタ液晶表示パネルへの駆動信号を形成できる液晶表示装置であって、液晶表示装置が２チャネルのデータバス構成である場合、Ａチャネルデータバスには、それぞれ、１８ビットで、最高周波数７０ＭＨｚの表示データ信号Ａ及びクロック信号Ａを供給し、Ｂチャネルデータバスには、それぞれ、１８ビットで、最高周波数７０ＭＨｚの表示データ信号Ｂ及びクロック信号Ｂを供給し、第１信号選択部９１と第２信号選択部９２とは、各表示データ信号と各クロック信号がシリアル／パラレル変換部１０を側路しないように切替えられ、第１信号選択部９１は、各入力された表示データ信号Ａ及びクロック信号Ａと、表示データ信号Ｂ及びクロック信号Ｂをそれぞれ駆動信号変換部８に供給し、液晶表示装置が１チャネルのデータバス構成である場合、Ａチャネルデータバスには、それぞれ、１８ビットで、最高周波数１４０ＭＨｚの表示データ信号及びクロック信号を供給し、表示データ信号及びクロック信号は第２信号選択部９２を通してシリアル／パラレル変換部１０に供給され、シリアル／パラレル変換部１０は、各入力された表示データ信号及びクロック信号をシリアル／パラレル変換し、表示データ信号Ａ及びクロック信号Ａと、表示データ信号Ｂ及びクロック信号Ｂとに分配して出力し、第１信号選択部９１を経由してそれぞれ駆動信号変換部８に供給する発明が記載されている。
　引用発明と引用例２に記載された発明とは、液晶表示装置の駆動装置である点において技術分野が共通するとともに、引用例１に記載された４ビットの表示データが、引用例２に記載された発明の１チャネルの表示データ信号に対応するとしたときに、引用例１に従来の技術として記載された８ビットの階調データは、引用例２に記載された発明の２チャネルの表示データ信号に対応するという対応関係が認められる。
　そうすると、引用発明についても、引用例２に記載された発明を適用して、４ビットの表示データ及び８ビットの表示データの何れの表示データについても対応できるように、また、表示データの種別に関わりなく駆動信号を形成できるように、４ビットの表示データが入力されたときには入力データ保持回路１０５により８ビットの表示データに変換し、８ビットの表示データが入力されたときには入力データを変換しないように信号経路を切り換えて、表示データを８ビットデータラッチ１０３に出力するように駆動回路を構成することに格別の困難性はない。
　そして、１チャネルの表示データであっても、２チャネルの表示データであっても、データラッチ回路を介して表示データを取り込む技術は、例えば、特開平１０−２６８７９３号公報（特に、図４Ｂ及び図４Ｃ参照。）に記載されるごとく従来周知の技術（以下「周知技術Ａ」という。）であるから、８ビットの表示データについても、データラッチ回路により表示データを取り込む構成を採用して、相違点１に係る本願発明のごとく構成することにも格別の困難はない。
　
＜相違点２＞について
　データラッチ回路及び１系統の表示データを２系統に変換する回路を、ドライバチップ上に配置する技術は、例えば、特開平１０−２６８７９３号公報（特に、段落【００３０】−【００３１】，図４Ａ及び図４Ｂ参照。）、特開平１０−２８２９３３号公報（特に、段落【００８２】参照。）及び特開２００１−２０２０５２号公報（特に、段落【００６１】参照。）に記載されるごとく従来周知の技術（以下「周知技術Ｂ」という。）である。
　引用発明においても、表示データのデータラッチ手段である入力データ保持回路１０５に関する回路構成を、ドライバチップ上に配置して、相違点２に係る本願発明のごとく構成することに格別の困難はない。
　
　そして、本願発明の奏する効果も、引用例１及び引用例２に記載された発明、並びに周知技術Ａ，Ｂに基づいて当業者が予測可能な範囲内のものである。
　したがって、本願発明は、引用発明及び引用例２に記載された発明並びに周知事項Ａ，Ｂに基づいて当業者が容易に発明をすることができたものである。
　
第７　むすび
　以上のとおりであるから、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができない。
　そして、請求項１に係る発明が特許を受けることができないものであるから、その余の請求項について論及するまでもなく、本願は、拒絶すべきものである。
　よって、結論のとおり審決する。