【手続補正書】
【提出日】平成30年11月21日(2018.11.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板に多層構造を作るための方法であって、
該方法は、
前記基板の上に配置されるデバイス積層の上にマスクを供給するステップであって、前記デバイス積層は、第１の層のタイプ及び第２の層のタイプから成る、第１の複数の層を備える、ステップと、
前記基板の平面の法線に対して第１のゼロ以外の入射角を形成して、第１のイオンを第１の方向に沿って向けるステップであって、前記法線に対して第１のゼロ以外の傾射角を形成する側壁の角度を有する第１の側壁が形成され、前記第１の側壁は、前記第１の複数の層の少なくとも一部からの、及び、前記第１の層のタイプ及び前記第２の層のタイプから成る、第２の複数の層を備える、ステップと、
前記第２の複数の層を、第１の選択エッチングを用いてエッチングし、前記第１の層のタイプを、前記第２の層のタイプに対して、選択的にエッチングするステップであって、階段構造を有し、前記法線に対してゼロ以外の傾斜角を有する第１の平均側壁角度を規定する第１の側壁構造が形成され、該第１の側壁構造の階段表面は前記第１の平均側壁角度に対して傾斜している、ステップと、を有する方法。
【請求項２】
前記第２の複数の層を、第２の選択エッチングを用いてエッチングし、前記第２の層のタイプを、前記第１の層のタイプに対して、選択的にエッチングするステップをさらに有する、請求項１記載の基板に多層構造を作るための方法。
【請求項３】
前記第２の複数の層を、前記第１の選択エッチングを用いてエッチングする前記ステップは、第１の反応性イオンエッチングを実施して前記法線に沿って前記第１の層のタイプをエッチングするステップを有し、前記第２の複数の層を、前記第２の選択エッチングを用いてエッチングする前記ステップは、前記第１の反応性イオンエッチングと異なる第２の反応性イオンエッチングを実施して、前記法線に沿って前記第２の層のタイプをエッチングするステップを有する、請求項２記載の基板に多層構造を作るための方法。
【請求項４】
前記法線に対して第２のゼロ以外の入射角を形成して、第２のイオンを前記第１の方向とは異なる第２の方向に沿って向けるステップであって、前記法線に対してゼロ以外の傾斜角を有する第２の平均側壁角度を規定する第２の側壁が形成され、前記第２の側壁は、前記第１の複数の層の少なくとも一部からの、及び、前記第１の層のタイプ及び前記第２の層のタイプから成る、第３の複数の層を備える、ステップと、
前記第３の複数の層を、第３の選択エッチングを用いてエッチングし、前記第１の層のタイプを、前記第２の層のタイプに対して、選択的にエッチングするステップであって、階段構造を有し、前記法線に対してゼロ以外の傾斜角を有する第２の平均側壁角度を規定する第２の側壁構造が形成され、該第２の側壁構造の階段表面は前記第２の平均側壁角度に対して傾斜している、ステップと、をさらに有する、請求項１記載の基板に多層構造を作るための方法。
【請求項５】
前記第１のイオンは、５０KeVより小さいエネルギーを有するイオンを含む、請求項１記載の基板に多層構造を作るための方法。
【請求項６】
前記デバイス積層は、シリコン層及び絶縁材料層を含む交互になっている層を備える、請求項１記載の基板に多層構造を作るための方法。
【請求項７】
前記第１の方向は、前記法線に対して１５度と７０度との間の入射角を形成する、請求項１記載の基板に多層構造を作るための方法。
【請求項８】
前記第１の層のタイプは、前記第２の層のタイプと交互になる仕方で配置される、請求項１記載の基板に多層構造を作るための方法。
【請求項９】
基板に多層構造を作るための方法であって、
該方法は、
前記基板の上に配置されるデバイス積層の上にマスクを供給するステップであって、前記デバイス積層は、第１の層のタイプ及び第２の層のタイプから成る、第１の複数の層を備える、ステップと、
前記基板の平面の法線に対して第１のゼロ以外の入射角を形成して、第１のイオンを第１の方向に沿って向けるステップであって、前記法線に対して第１のゼロ以外の傾射角を形成する側壁の角度を有する第１の側壁が形成され、前記第１の側壁は、前記第１の複数の層の少なくとも一部からの、及び、前記第１の層のタイプ及び前記第２の層のタイプから成る、第２の複数の層を備える、ステップと、
前記第１の側壁に沿って前記第１の層のタイプの少なくとも１つの層への電気コンタクトを形成するステップと、
を有する方法。
【請求項１０】
前記第２の複数の層を、第１の選択エッチングを用いてエッチングし、前記第２の層のタイプを、前記第１の層のタイプに対して、選択的にエッチングするステップであって、階段構造を有し、前記法線に対してゼロ以外の傾斜角を有する第１の平均側壁角度を規定する第１の側壁構造が形成され、前記第１の層のタイプの前記少なくとも１つの層は、前記第１の平均側壁角度に対して傾斜している階段表面を備え、前記電気コンタクトは前記階段表面上に形成される、ステップをさらに有する、請求項９記載の基板に多層構造を作るための方法。
【請求項１１】
前記第２の複数の層を、第２の選択エッチングを用いてエッチングし、前記第１の層のタイプを、前記第２の層のタイプに対して、選択的にエッチングするステップをさらに有する、請求項１０記載の基板に多層構造を作るための方法。
【請求項１２】
前記法線に対して第２のゼロ以外の入射角を形成して、第２のイオンを前記第１の方向とは異なる第２の方向に沿って向けるステップであって、前記法線に対してゼロ以外の傾斜角を有する第２の平均側壁角度を規定する第２の側壁が形成され、前記第２の側壁は、前記第１の複数の層の少なくとも一部からの、及び、前記第１の層のタイプ及び前記第２の層のタイプから成る、第３の複数の層を備える、ステップと、
前記第２の側壁に沿って前記第１の層のタイプの少なくとも１つの層への第２の電気コンタクトを形成するステップと、をさらに有する、請求項１０記載の基板に多層構造を作るための方法。
【請求項１３】
基板の上に配置される不均質デバイス積層であって、該不均質デバイス積層は第１の層のタイプの少なくとも１つの層及び第２の層のタイプの少なくとも１つの層を備える不均質デバイス積層と、
基板の平面の法線に対してゼロ以外の傾斜角を有する第１の平均側壁角度を規定する少なくとも１つの側壁と、
前記第１の平均側壁角度と異なる第２の平均側壁角度を規定する追加の少なくとも１つの側壁と、を備え、
前記少なくとも１つの側壁は階段構造を備える、多層デバイス。
【請求項１４】
前記第２の平均側壁角度は前記法線に平行である、請求項１３記載の多層デバイス。
【請求項１５】
前記不均質デバイス積層はＶＮＡＮＤデバイスを備える、請求項１３記載の多層デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】基板に多層構造を作るための方法及び多層デバイス
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
半導体デバイスは、より小さい寸法に縮小するので、基板上の所定領域内に、より多くのデバイス機能を与えるために、三次元構造を開発するニーズが生じている。これらの三次元構造の例は、三次元（３Ｄ）メモリデバイスだけでなくフィン型ＦＥＴ論理デバイスを含む。最近の関心を引く３Ｄメモリの一例は、垂直ＮＡＮＤデバイスすなわちＶＮＡＮＤデバイスとして知られるある種のフラッシュメモリである。いくつかの特定の実装において、ＶＮＡＮＤデバイスは、記憶素子としての機能を果たすために、１６、３２又は６４の層を組み立てることにより、実装される。一変形において、異なる層にアクセスするために、ＶＮＡＮＤデバイス積層は、マスキング素子でパターン化することができ、その後、デバイス積層に含まれる一連の層を通って一連のサイクルでエッチングされる。所定のサイクルにおいて、マスクサイズは、ピラミッド形の階段構造を形成するために、連続するエッチング作業の間のレジストトリミングにより低減され、ピラミッドの上部は上部デバイス層とすることができ、ピラミッドの底部は露出される最深デバイス層を構成し、続いて、接点の形成をすることができる。エッチング作業は、１サイクルで１層だけ又は数層をエッチングするように構成される垂直反応イオンエッチングシーケンスとして実施されるため、このプロセスは多くのエッチング作業を含む多くのサイクルを伴うことができる。したがって、６４層のデバイス積層に対して、一連の８回、１６回又はより大きい数の回数のエッチング作業を実施することができ、同様の数の回数のマスクトリミング作業も実施することができる。さらに、そのような多数回のエッチング作業を実施した後、そのようなデバイス構造の形状は支障を来し、信頼性のより少ないプロセスに至る。その上、レジストトリミング作業は、正方形又は長方形のレジスト形状の全ての辺に沿ったマスキング素子の寸法の低減という結果になり得て、基板上に大きい投影面積を占める正方形のピラミッドデバイス構造という結果になる。メモリデバイスを形成するために、ピラミッド構造の２辺だけをアクセスすべき場合でさえ、過度に大きい構造が製造される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
追加の実施形態において、多層デバイス構造を基板上に形成することができ、多層デバイス構造は、基板の平面の法線に対して多数の傾斜側面を有する。図５Ａから図５Ｃは、本発明の追加の実施形態により、多層デバイス構造を作るための方法に含まれる例示的操作を例示する様々な例でのデバイス構造の断面図を示す。例えば、デバイスの異なる層へのコンタクトを形成するため、２つの側面を有する新規なＶＮＡＮＤデバイス構造を形成するために、操作のシーケンスを使用することができる。図５Ａにおいて、デバイス積層５０６を支持する基板５０２が示される。デバイス積層５０６は、第１の層のタイプ５４０が第２の層のタイプ５４２と交互に配置される、複数の層を含む。デバイス積層５０６は、マスク５０４がデバイス積層５０６の一部の上に配置されるときに、イオン５０８にさらすことができる。図１Ａにおいて、基板１００の平面１３６の法線１３４に対し入射角θとして一般的に上記されたように、図５Ａにおいて、イオン５０８、例えば、不活性ガスイオンは、法線１３４に対し入射角θ１で向けられる。イオン５０８は、結果的に、例示のように、デバイス構造５１０を形成するために、デバイス積層５０６をエッチングすることができる。特に、デバイス構造５１０の側面５１２は、法線１３４に対し傾斜角φ１を有するように形成することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
図５Ｂを見るに、法線１３４に対して入射角θ２を形成する異なる方向に沿って、イオン５２２を基板５０２に向けることにより実施される、後続のエッチング操作が示される。一例において、入射角θ２は、必要ではないが、法線１３４に対してθ１と同じ絶対値にすることができる。特定の実施形態において、入射角θ１及び入射角θ２は、Ｘ−Ｚ平面に平行で法線１３４により規定される平面に対して、対称にすることができる。デバイス積層５０６の部分５２６をエッチングするために、部分５２６をさらすように構成されるマスク５２０を形成するための既知のトリムプロセスを用いて、マスク５０４の後ろをエッチングすることができる。さらに、イオン５２２によるエッチングを防ぐために、第２のマスク、マスク５２４、を、側面５１２をマスキングするために設けることができる。マスク５２４は、いくつかの実施形態において、レジストマスクであってもよいし、又は、ハードマスクであってもよい。イオン５２２は、次いで、図５Ｂに示す部分５２６を指す、露出領域のデバイス積層５０６、をエッチングすることができる。