【事件の表示】
　特許第３０４０６２５号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第３０４０６２５号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。
【理　由】
１．審判請求の要旨
　本件審判請求の要旨は、特許第３０４０６２５号（平成５年１月２６日出願、平成１２年３月３日設定登録）の願書に添付された明細書（以下、「本件特許明細書」という。）を、本件審判請求書に添付された訂正明細書のとおり訂正することを求めるものである。
　
２．訂正事項
（１）訂正事項１
「【請求項７】　複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第１の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第２の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第１，第２の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備えたことを特徴とする半導体記憶装置。」を、
「【請求項７】　複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、
上記本体側メモリセルアレイの本体側ワード線とデコード線とを第１の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第２の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第１，第２の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備え、
上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、
上記メモリ置換手段は、
アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、
本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる
　
（２）訂正事項２
「【請求項８】　請求項７記載の半導体記憶装置において、
上記メモリ置換手段は、
予め欠陥メモリセルの番地を記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて、アドレス信号の番地に対応する本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、
上記ワード線駆動信号発生回路にプリデコーダのプリデコード信号を接続する一方、冗長使用判定回路から冗長使用信号が出力されているときには、プリデコード信号に代えて、ワード線駆動信号発生回路に冗長使用信号を接続するデコード信号切換回路とを有することを特徴とする半導体記憶装置。」を、
「【請求項８】　
複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、
上記本体側メモリセルアレイの本体側ワード線とデコード線とを第１の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第２の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第１，第２の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備え
上記メモリ置換手段は、
予め欠陥メモリセルの番地を記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて、アドレス信号の番地に対応する本体側メモリセルのワード線を選択するプリデコード信号を出力するプリデコーダと、
上記ワード線駆動信号発生回路にプリデコーダのプリデコード信号を接続する一方、冗長使用判定回路から冗長使用信号が出力されているときには、プリデコード信号に代えて、ワード線駆動信号発生回路に冗長使用信号を接続するデコード信号切換回路とを有することを特徴とする半導体記憶装置。」と訂正すること。
　
（３）訂正事項３
本件特許明細書の段落【００２４】の「メモリ置換手段とを設ける構成」を、
「メモリ置換手段とを設け、
上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、上記メモリ置換手段は，アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる
同段落の「構成としたたものである。」を、
「構成と
した
　
（４）訂正事項４
本件特許明細書の段落【００２５】の「請求項８の発明の講じた手段は、上記請求項７の発明において」を、
「請求項８の発明の講じた手段は、
複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第１の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第２の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第１，第２の接続手段を介して駆動するように構成されたデコーダと、上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを設け
　
（５）訂正事項５
　本件特許明細書の段落【００３７】の「請求項８の発明では、上記請求項７の発明において、アドレス信号の番地が」を、
「請求項８の発明では
、ア
　
（６）訂正事項６
　本件特許明細書の段落【００７５】の２箇所の「プリコード信号」を、
各々「プリ
デ
　
（７）訂正事項７
　本件特許明細書の段落【００９０】の「請求項８の発明によれば、上記請求項７の発明において、メモリ置換手段を、」を「請求項８の発明によれば
、メ
　
３．訂正の目的の適否、新規事項の有無、拡張・変更の存否
（１）訂正事項１
（１−１）訂正前の請求項７に係る発明に、「上記デコード線は複数設けられ、」を追加すること(訂正事項１ａ)は、訂正前の請求項７に係る発明の「デコード線」を複数設ける点を限定したものであって、特許請求の範囲の減縮を目的とするものである。
　そして、本件特許明細書の「本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線は、それぞれワード線駆動用トランジスタを介して共通のデコード線に接続され、」（段落【００４８】）、「本実施例４では、単一のメモリセルブロック内に予備メモリセルアレイ２と本体側メモリセルアレイ３とが配設され、本体側メモリセルアレイ３と予備メモリセルアレイ２とは、単一のロウデコーダ４に共通のデコード線で接続されている。」（段落【００７４】）との記載及び図４、８から、デコード線が複数設けられていることは明らかである。
　したがって、訂正事項１ａについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
（１−２）訂正前の請求項７に係る発明に「上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、」を追加すること（訂正事項１ｂ）は、訂正前の請求項７に係る発明の「ワード線駆動信号発生回路」について、複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含む点を限定したものであって、特許請求の範囲の減縮を目的とするものである。
　そして、本件特許明細書の「このロウデコーダ４には、… 該デコード回路４１に駆動信号を出力する要素ＷＤ０〜ＷＤ３からなるワード線駆動信号発生回路２１と、 … が設けられている。」（段落【００４８】）、「本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線は、それぞれワード線駆動用トランジスタを介して共通のデコード線に接続され、さらに共通のデコード線はワード線駆動信号発生回路２１に接続されている。」（段落【００４８】）、「このロウデコーダ４には、 … 該デコード回路４１に駆動信号を出力する要素ＷＤ０〜ＷＤ３からなるワード線駆動信号発生回路２１と、 … が設けられている。」（段落【００７４】）、「本体側メモリセルアレイのワード線及び予備メモリセルアレイのワード線とは共通のデコード線によりワード線駆動信号発生回路２１に接続されている。」（段落【００７４】）との記載及び図４、８には、ワード線駆動信号発生回路が、複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含むことが示されている。
　したがって、訂正事項１ｂについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
（１−３）訂正前の請求項７に係る発明に、「上記メモリ置換手段は、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、」を追加すること（訂正事項１ｃ）は、訂正前の請求項７に係る発明の「メモリ置換手段」が、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路を備える点で限定したものであって、特許請求の範囲の減縮を目的とするものである。
　そして、本件特許明細書の「上記本体側メモリセルアレイ３ａ〜３ｄ内の欠陥メモリセルを予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路２０ｌ，２０ｒ」（段落【００４２】）、「各冗長使用判定回路２０の各要素ＳＤ０〜ＳＤ３にはあらかじめ欠陥を含む本体側ワード線の番地が記憶されている。」(段落【００７６】)及び「入力されたアドレス信号の番地が冗長使用判定回路２０の要素ＳＤ０に記載された番地と一致した場合、冗長使用判定回路２０の要素ＳＤ０からは冗長使用信号が出力され、」(段落【００７８】)との記載及び図１、８から、メモリ置換手段の一部として、アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路を備えることは明らかである。
　したがって、訂正事項１ｃについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
（１−４）訂正前の請求項７に係る発明に、「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、」を追加すること（訂正事項１ｄ）は、訂正前の請求項７に係る発明の「メモリ置換手段」が、アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路を有する点で限定するものであって、特許請求の範囲の減縮を目的とするものである。
　そして、本件特許明細書の「上記ロウプリデコーダ５ｌ，５ｒ及び冗長エンコーダ８ｌ，８ｒの出力のいずれかを選択するデコード信号選択回路９ｌ，９ｒとが配設されている。」（段落【００４２】）、「図３は、ロウプリデコーダ５及びデコード信号選択回路９の構成を示す（各ロウプリデコーダ５ｌ，５ｒ及びデコード信号選択回路９ｌ，９ｒは基本的に同じ構成である）。図３に示すように、ロウプリデコーダ５には、３つのプリデコーダＡ〜Ｃが配置されており、各プリデコーダＡ〜Ｃにはそれぞれ４本のデコード線が設けられていて、プリデコーダＡのデコード線と上記冗長デコード信号１１（マトリクス信号ＲＡ０〜ＲＡ３）を入力するデコード線とがＯＲ回路で組み合わされて、本体側ワード線を選択する信号ＷＰ０〜ＷＰ３を出力し、プリデコーダＢのデコード線と上記冗長デコード信号１１ｒ（マトリクス信号ＲＢ０〜ＲＢ３）を入力するデコード線とがＯＲ回路で組み合わされて第１ゲート電圧印加信号ＸＰＡ０〜ＸＰＡ３に、プリデコーダＣのデコード線の信号がそのまま第２ゲート電圧印加信号ＸＰＢ０〜ＸＰＢ４に変換されるようになされている。」（段落【００４７】）、「図３に示すように、デコード信号線ＷＰ０−ＷＰ３に、冗長選択時には冗長デコード信号が、本体側ワード線選択時にはプリデコード信号が送出される。したがって、図４に示すデコード回路４のような構成により、デコード信号線ＷＰ０−ＷＰ３に、冗長選択時には冗長デコード信号が、本体側ワード線選択時にはプリデコード信号が送出される。」（段落【００４８】）との記載及び図３、並びに本件特許明細書の「さらに、半導体記憶装置には、アドレス信号を受けてプリコード信号１０を出力するロウプリデコーダ５と、デコード信号切換回路１９と、要素ＳＤ０〜ＳＤ３からなる冗長使用判定回路２０とが配設されている。上記デコード信号切換回路１９は、上記冗長使用判定回路２０の各要素ＳＤ０〜ＳＤ３の出力を入力とし、いずれかの要素ＳＤ０〜ＳＤ３の作動に応じて本体側メモリ停止信号１８を出力するＯＲ素子からなる停止信号出力部１９１と、該停止信号出力部１９１からの本体側メモリ停止信号を反転するインバータ１９２と、該インバータ１９２の出力及び上記ロウプリデコーダ５のプリコード信号１０を入力とする４個のＡＮＤ素子からなるＡＮＤ回路１９３と、該ＡＮＤ回路１９３の各ＡＮＤ素子の出力及び上記冗長使用判定回路２０の各要素ＳＤ０〜ＳＤ３の出力をそれぞれ入力とする４個のＯＲ素子からなるＯＲ回路１９４とからなる。上記ＯＲ回路１９４の各ＯＲ素子の出力側はワード線駆動信号発生回路２１の各要素ＷＤ０〜ＷＤ３にプリデコード線ＷＰ０〜ＷＰ３を介して接続されている。」（段落【００７５】）、「欠陥を含まない本体側ワード線に対応する番地が入力された場合、ロウプリデコーダ５から選択された本体側ワード線に対応するプリデコード信号１０が出力される。冗長使用判定回路２０の各要素ＳＤ０〜ＳＤ３からは記憶されている番地と入力された番地が一致しない時は信号は出力されないので、停止信号出力部１９１からは本体側メモリ停止信号１８が出力されない。したがって、インバータ１９２の出力は“１”となり、ＡＮＤ回路１９３では、ロウプリデコーダ５からのプリデコード信号１０を受けるＡＮＤ素子だけが“１”となって、プリデコード線ＷＰ０〜ＷＰ３には当該番地の本体側ワード線に対応するプリデコード信号１０が出力され、対応するワード線駆動信号発生回路２１の要素ＷＤ０〜ＷＤ３からワード線駆動信号が出力される。一方、停止信号出力部１９１から本体側メモリ停止信号１８が出力されないので、予備側ワード線駆動用トランジスタのゲート電圧は“０”状態になり、予備側ワード線は選択されない。そして、ゲート電圧切換回路４２の出力のうちプリデコード信号１０に対応する本体側メモリセルが配置されるメモリセルアレイに接続されるＡＮＤ回路の出力は“１”になる。これにより、入力アドレス信号に対応する番地の本体側ワード線が選択される。」（段落【００７７】）、「一方、冗長使用判定回路２０の要素ＳＤ０に記憶された欠陥メモリセルの番地が入力された場合について説明する。入力されたアドレス信号の番地が冗長使用判定回路２０の要素ＳＤ０に記載された番地と一致した場合、冗長使用判定回路２０の要素ＳＤ０からは冗長使用信号が出力され、さらに停止信号出力部１９１から本体側メモリ停止信号１８が出力される。これにより、ロウデコーダ４のゲート電圧切換回路４２からの出力はいずれも“０”となって、本体側ワード線は非選択となる。また、本体側メモリ停止信号１８によって、ＡＮＤ回路１９３からは、プリデコード信号１０の出力ではなく、冗長使用判定回路２０の要素ＳＤ０からの冗長使用信号がプリデコード線ＷＰ０に出力される。そして、停止信号出力部１９１からの本体側メモリ停止信号１８により、予備側メモリセルアレイ２のワード線に接続されるトランジスタのゲート電圧がいずれも“１”になり、この結果、予備側ワード線ＳＷＬ０が選択される。」（段落【００７８】）、「冗長使用判定回路２０の要素数とワード線駆動信号発生回路２１のデコード線数とを等しくしておき、冗長使用判定回路２０の要素ＳＤ０〜ＳＤ３からの冗長使用信号でワード線駆動信号発生回路２１の各要素ＷＤ０〜ＷＤ３を直接選択する」（段落【００８０】）との記載及び図８から、メモリ置換手段の一部として、「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路」を備えていることは明らかである。
　したがって、訂正事項１ｄについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
（１−５）訂正前の請求項７に係る発明に、「本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、」を追加すること（訂正事項１ｅ）は、訂正前の請求項７に係る発明の「ワード線駆動信号発生回路」が本体側メモリセルを選択するときの動作を限定するものであって、特許請求の範囲の減縮を目的とするものである。
　そして、本件特許明細書の上記段落【００４２】、段落【００４７】、段落【００４８】、段落【００７５】、段落【００７７】の記載及び図３、８から、「本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ」ることは明らかである。
　したがって、訂正事項１ｅについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
（１−６）訂正前の請求項７に係る発明に、「予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」を追加すること（訂正事項１ｆ）は、訂正前の請求項７に係る発明の「ワード線駆動信号発生回路」が予備メモリセルを選択するときの動作を限定するものであって、特許請求の範囲の減縮を目的とするものである。
　そして、本件特許明細書の上記段落【００４２】、段落【００４７】、段落【００４８】、段落【００７５】、段落【００７８】、段落【００８０】の記載及び図８から、「予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」ことは明らかである。
　したがって、訂正事項１ｆについての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　
　また、訂正事項１ａないし１ｆについての訂正は、全体として判断しても、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　
（２）訂正事項２
　訂正事項２についての訂正は、訂正前の請求項７に記載された発明を特定するための事項を記載して、補正前の請求項７を引用する形式から独立形式に変更するものであるから、明りょうでない記載の釈明を目的とするものである。
　また、訂正事項２についての訂正は、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　
（３）訂正事項３
　訂正事項３についての訂正は、訂正事項１についての訂正に伴い、訂正後の請求項７に係る発明と本件特許明細書の記載を整合させるとともに、明らかな誤記を訂正したものであるから、明りょうでない記載の釈明及び誤記の訂正を目的とするものである。
　また、訂正事項３についての訂正内容は、訂正事項１についての訂正内容と実質的に同じであり、上記（１）において検討したとおりの理由により、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、さらに、そのうちの誤記の訂正を目的とする訂正については、明らかな冗字を削除するものにすぎないから、当該訂正が、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内であることは明らかである。また、訂正事項３についての訂正が、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　
（４）訂正事項４
　訂正事項４についての訂正は、訂正事項２についての訂正に伴い、訂正後の請求項８に係る発明と本件特許明細書の記載を整合させるものであるから、明りょうでない記載の釈明を目的とするものである。
　また、訂正事項４についての訂正内容は、訂正事項２についての訂正内容と実質的に同じであり、上記（２）において検討したとおりの理由により、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　
（５）訂正事項５
　訂正事項５についての訂正は、訂正事項２についての訂正に伴い、訂正後の請求項８に係る発明と本件特許明細書の記載を整合させるものであるから、明りょうでない記載の釈明を目的とするものであり、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　
（６）訂正事項６
　訂正事項６についての訂正は、「プリデコ一ド信号」の意味であることが明らかな「プリコード信号」の記載を、本来の意味を表す記載に訂正したものであるから、誤記の訂正を目的とするものであり、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　
（７）訂正事項７
　訂正事項７についての訂正は、訂正事項２についての訂正に伴い、訂正後の請求項８に係る発明と本件特許明細書の記載を整合させるものであるから、明りょうでない記載の釈明を目的とするものであり、本件特許の願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであって、なおかつ、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　
　以上のとおり、本件訂正審判の請求は、平成６年改正前の特許法第１２６条第１項及び第２項の規定に適合し、特許請求の範囲を訂正する訂正事項１についての訂正は、同法同条第１項ただし書き第１号に掲げる「特許請求の範囲の減縮」を目的とするものである。
　
　そこで、以下では、本件訂正後における特許請求の範囲の請求項７に記載されている事項により構成される発明が同法同条第３項に規定された独立特許要件を満たすか否かについて検討する。
　
４．独立特許要件
　（１）本件訂正後における特許請求の範囲請求項７に記載されている事項により構成される発明
　
　本件訂正後における特許請求の範囲請求項７に記載されている事項により構成される発明は以下のとおりである。
「【請求項７】　複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、
上記本体側メモリセルアレイの本体側ワード線とデコード線とを第１の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第２の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第１，第２の接続手段を介して駆動するように構成されたデコーダと、
上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段とを備え、
上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含み、
上記メモリ置換手段は、
アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、
アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、
本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる
　
　（２）刊行物に記載された発明
　（ａ）刊行物１：特開平２−１９２０９２号公報
　本件特許について請求された無効２００５−８０１７４号審判事件において、甲第１号証として提示された、本件特許の優先権主張日の前に日本国内において頒布された刊行物１には、「半導体記憶装置」（発明の名称）に関して、第９図ないし第１４図とともに、以下の事項が記載されている。
　
「第９図は、冗長回路を備えた従来の半導体記憶装置の構成を示すブロック図である。」（第１頁右下欄第２行ないし第３行）
　
「第９図において、メモリセルアレイ１は、複数行および複数列に配列された複数のメモリセルを含む。また、メモリセルアレイ１は、複数行に配列されたスペアメモリセルからなるスペア行２および複数列に配列されたスペアメモリセルからなるスペア列３を含む。メモリセルアレイ１の複数行に対応して複数のワード線が設けられ、複数列に対応して複数のビット線が設けられている。
　一方、ＲＡＳバッファ４は、外部から与えられるロウアドレスストローブ信号／ＲＡＳに応答して、行アドレスバッファ５，／φＰ発生回路６，φＸ発生回路７，およびセンスアンプ制御回路８を活性化させる。／φＰ発生回路６およびφＸ発生回路７は、所定のタイミングでそれぞれプリチャージ／φＰおよび駆動信号φＸを発生する。行アドレスバッファ５は、外部から与えられるアドレス信号Ａ０〜Ａ７をラッチし、それらの一部を行アドレス信号ＲＡ２〜ＲＡ７として行プリデコーダ９に与え、残りを行アドレス信号ＲＡ０〜ＲＡ１としてφＸサブデコーダ１０に与える。行プリデコーダ９は、行アドレスバッファ５から与えられる行アドレス信号ＲＡ２〜ＲＡ７をプリデコードし、行選択信号Ｘｉ、Ｘｊ、Ｘｋを行デコーダ群１１およびスペア行デコーダ１２に与える。行デコーダ群１１は、／φＰ発生回路６からのプリチャージ信号／φＰに応答して、行選択信号Ｘｉ，Ｘｊ，Ｘｋに基づいてメモリセルアレイ１の４行を選択する。φＸサブデコーダ１０は、φＸ発生回路７からの駆動信号φＸに応答して、行アドレスバッファ５から与えられる行アドレス信号ＲＡ０，ＲＡｌに基づいてサブデコード信号φＸ１〜φＸ４をワードドライバ群１３に与える。ワードドライバ群１３は、サブデコード信号φＸ１〜φＸ４に応答して、行デコーダ群１１またはスペア行デコーダ１２により選択された４行のうち１行のワード線を駆動する。その駆動されたワード線に接続されたメモリセル内の情報が各ビット線上に読出される。センスアンプ制御回路８は所定のタイミングでセンスアンプ群１４を動作させる。センスアンプ群１４は各ビット線上の情報を増幅する。」（第１頁右下欄第９行ないし第２頁右上欄第８行）（審決注：アッパーラインがシステム上入力できないため、「／」をアッパーラインの代わりとして用いた。以下同様。）
　
「ところで、製造段階において、不良のメモリセルが生じることがある。また、断線したような不良のワード線が生じることもある。このように一部分にのみ不良が生じた場合に半導体チップ上に形成された半導体記憶装置全体を不良品として取扱うのは、経済上好ましくない。そこで、選択された行の中に不良のメモリセルや不良のワード線が含まれている場合には、スペア行デコーダ１２によってその不良の行の代わりにスペア行２が選択されるように予め設定される。また、選択された列の中に不良のメモリセルや不良のビット線が含まれている場合には、スペア列デコーダ２０によってその不良の列の代わりにスペア列３が選択されるように予め設定される。このようにして、製造歩留りの向上が図られている。
　第１０図は、第９図に含まれる行プリデコーダ９の一部分の構成を示す図であり、特に行選択信号Ｘｉを発生するための回路部分が示されている。ここでＸｉはＸ１，Ｘ２，Ｘ３，Ｘ４のいずれかを意味している。
　ゲート回路９１は、行アドレス信号ＲＡ２を受け、それと同じ信号ＲＡ２とその行アドレス信号ＲＡ２を反転させた信号／ＲＡ２とを出力する。ゲート回路９２は、行アドレス信号ＲＡ３を受け、それと同じ信号／ＲＡ３とその行アドレス信号ＲＡ３を反転させた信号ＲＡ３とを出力する。ゲート回路９３，９４，９５，９６には、それぞれ信号ＲＡ２，／ＲＡ２のいずれか一方および信号ＲＡ３，／ＲＡ３のいずれか一方が入力される。ゲート回路９３〜９６に入力される信号ＲＡ２または／ＲＡ２および信号ＲＡ３または／ＲＡ３の組合わせは、互いに異なっている。ゲート回路９３〜９６からは、それぞれ行選択信号Ｘ１〜Ｘ４が出力される。行アドレス信号ＲＡ２およびＲＡ３のレベルに応じて、行選択信号Ｘ１〜Ｘ４のうちいずれか１つが“Ｈ”レベルとなり、他はすべて”Ｌ”レベルとなる。
　なお、第９図における行選択信号ＸｊはＸ５，Ｘ６，Ｘ７，Ｘ８のいずれかを意味し、ＸｋはＸ９，Ｘ１０，Ｘ１１，Ｘ１２のいずれかを意味している。行選択信号Ｘ５〜Ｘ８は行アドレス信号ＲＡ４およびＲＡ５により第１０図の場合と同様にして作成され、行選択信号Ｘ９〜Ｘ１２は行アドレス信号ＲＡ６およびＲＡ７により第１０図の場合と同様にして作成される。
　第１１図は、第９図に含まれるφＸサブデコーダ１０の構成を示す図である。φＸ１発生回路１０１，φＸ２発生回路１０２，φＸ３発生回路１０３，およびφＸ４発生回路１０４は、それぞれ行アドレス信号ＲＡ０またはその反転信号／ＲＡ０および行アドレス信号ＲＡ１またはその反転信号／ＲＡ１を受け、駆動信号φＸに応答してサブデコード信号φＸ１，φＸ２，φＸ３，φＸ４を出力する。行アドレス信号ＲＡ０，ＲＡ１および反転信号／ＲＡ０，／ＲＡ１のレベルに応じて、サブデコード信号φＸ１，φＸ２，φＸ３，φＸ４のうちいずれか１つが“Ｈ”レベルとなり、他はすべて“Ｌ”レベルとなる。
　第１２図は、第９図に含まれるメモリセルアレイ１およびその周辺部の詳細な構成を示す図である。
　メモリセルアレイ１内には、４ｍ本のワード線ＷＬおよび複数のビット線対ＢＬ，／ＢＬが互いに交差するように配置されている。ここでｍは正の整数である。また、これらのワード線ＷＬの側方には、４本のスペアワード線ＳＷＬが配置されている。各ワード線ＷＬとビット線ＢＬまたは／ＢＬとの交点にはメモリセルＭＣが設けられ、各スペアワード線ＳＷＬとビット線ＢＬまたは／ＢＬとの交点にはスペアメモリセルＳＭＣが設けられている。４ｍ本のワード線ＷＬおよび４本のスペアワード線ＳＷＬに対応して（４ｍ＋４）個のワードドライバ１３ａが設けられている。各ワード線ＷＬおよび各スペアワード線ＳＷＬは対応するワードドライバ１３ａに接続されている。４ｍ本のワード線ＷＬおよびワードドライバ１３ａは、各々が４本のワード線ＷＬおよび４つのワードドライバ１３ａからなるｍ組に区分される。それらのｍ組に対応してｍ個の行デコーダ１１ａが設けられている。各行デコーダｌｌａにより、対応する組の４つのワードドライバ１３ａが選択される。また、４本のスペアワード線ＳＷＬおよび４つのワードドライバ１３ａに対応して１つのスペア行デコーダ１２が設けられている。そのスペア行デコーダ１２により、対応する４つのワードドライバ１３ａが選択される。」（第２頁左下欄第１９行ないし第３頁右下欄第３行）
　
「次に、第１２図に示される回路の動作について説明する。
　行選択信号Ｘｉ，Ｘｊ，Ｘｋに基づいて、行デコーダ１１ａのうちいずれか１つが選択される。その選択された行デコーダ１１ａは、対応する組の４つのワードドライバ１３ａを駆動する。サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動する。」（第３頁右下欄第９行ないし第１７行）
　
「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａが選択される代わりに、スペア行デコーダ１２が選択される。すなわち、不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａを選択するためのアドレス信号が与えられると、その行デコーダ１１ａの代わりにスペア行デコーダ１２が選択される。そして、サブデコード信号φＸ１〜φＸ４に応じて、そのスペア行デコーダ１２に接続されるワードドライバ１３ａのうち１つが対応するスペアワード線ＳＷＬを駆動する。
　第１３図は、第１２図に含まれる行デコーダ１１ａおよびワードドライバ１３ａの具体的な回路構成を示す図である。」（第４頁左上欄第７行ないし右上欄第１行）
　
「各行デコーダ１１ａのノードＮ１，Ｎ２は、対応する組の４つのワードドライバ１３ａに接続されている。各ワードドライバ１３ａはＮチャネルＭＯＳトランジスタＱ８，Ｑ９，Ｑ１０からなる。トランジスタＱ９は、サブデコード信号φＸ１〜φＸ４のいずれか１つとワード線ＷＬとの間に結合され、そのゲートはトランジスタＱ８を介して対応する行デコーダ１１ａのノードＮ２に接続されている。トランジスタＱ１０は、ワード線ＷＬと接地電位との間に結合され、そのゲートは対応する行デコーダ１１ａのノードＮ１に接続されている。トランジスタＱ８のゲートは電源電位ＶＣＣに結合されている。各組内の各ワードドライバ１３ａはそれぞれ異なるサブデコード信号φＸ１，φＸ２，φＸ３，またはφＸ４に結合されている。」（第４頁左下欄第１２行ないし右下欄第６行）
　
「或る行デコーダ１１ａの代わりにスペア行デコーダ１２が選択されるようにするには、リンク素子ＬＮ１〜ＬＮ１２のうちその行デコーダ１１ａに対応するリンク素子を予め溶断しておく。」（第５頁左下欄第２行ないし第５行）
　
「次に、不良のメモリセルＭＣまたは不良のワード線ＷＬに対応する行デコーダ１１ａ（以下、不良デコーダという）が選択される場合について説明する。プリチャージ／φＰが“Ｈ”レベルに立上がった後、その選択された不良デコーダｌｌａに与えられる行選択信号Ｘｉ，Ｘｊ，Ｘｋはすべて“Ｈ”レベルとなる。しかし、その不良デコーダ１１ａのリンク素子ＬＮ０は予め溶断されているので、ノードＮ１の電位は“Ｈ”レベル，ノードＮ２の電位は“Ｌ”レベルのまま変化しない。したがって、この不良デコーダｌｌａに対応する４つのワードドライバ１３ａが選択されず、サブデコード信号φＸ１〜φＸ４のいずれかが“Ｈ”レベルに立上がっても対応するワード線ＷＬの電位は“Ｌ”レベルのまま変化しない。このとき、不良デコーダ１ｌａの代わりにスペア行デコーダ１２が選択され、その結果スペアワード線ＳＷＬのうち１つが“Ｈ”レベルに立上がる。
　上記の場合、アドレス信号により選択されない行デコーダ１１ａ（非選択デコーダ）においては与えられる行選択信号Ｘｉ，Ｘｊ，Ｘｋのうち少なくとも１つが“Ｌ”レベルとなるので、ノードＮ１の電位は“Ｈ”レベル，ノードＮ２の電位は“Ｌ”レベルのまま変化しない。したがって、対応するワード線ＷＬの電位は“Ｌ”レベルに保たれる。
　以上のようにして、製造段階で不良のメモリセルが生じたり不良のワード線が生じても、不良デコーダをスペアデコーダで置換することによって正常な半導体記憶装置として使用することができる。」（第６頁右上欄第１８行ないし右下欄第８行）
　
　したがって、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が開示されていると認められる。
　
「複数行および複数列に配列された複数のメモリセルを含むメモリセルアレイ１を含む半導体装置であって、前記メモリセルアレイ１が、複数行に配置されたスペアメモリセルからなるスペア行２および複数列に配列されたスペアメモリセルからなるスペア列３を含む半導体記憶装置において、
　外部から与えられるアドレス信号Ａ０〜Ａ７の一部を行アドレス信号ＲＡ２〜ＲＡ７として行プリデコーダ９に与え、残りを行アドレス信号ＲＡ０〜ＲＡ１としてφＸサブデコーダ１０に与える行アドレスバッファ５と、
　行アドレスバッファ５から与えられる行アドレス信号ＲＡ２〜ＲＡ７をプリデコードし、行選択信号Ｘｉ，Ｘｊ，Ｘｋを行デコーダ群１１およびスペア行デコーダ１２に与える行プリデコーダ９と、
　行アドレス信号ＲＡ０またはその反転信号／ＲＡ０および行アドレス信号ＲＡ１またはその反転信号／ＲＡ１を受け、所定のタイミングで発生する駆動信号φＸに応答して、いずれか１つが“Ｈ”レベルとなり、他はすべて“Ｌ”レベルとなるサブデコード信号φＸ１，φＸ２，φＸ３，φＸ４を出力するφＸ１発生回路１０１、φＸ２発生回路１０２、φＸ３発生回路１０３、およびφＸ４発生回路１０４からなるφＸサブデコーダ１０と、
　４ｍ本のワード線ＷＬおよび４本のスペアワード線ＳＷＬの各々に対応して接続された（４ｍ＋４）個のワードドライバ１３ａと、
　４ｍ本のワード線ＷＬおよび４ｍ個のワードドライバ１３ａは、４本のワード線ＷＬおよび４つのワードドライバ１３ａからなる組に区分され、それらのｍ組に対応するｍ個の行デコーダ１１ａと、
　４本のスペアワード線ＳＷＬおよび４つのワードドライバ１３ａに対応する１つのスペア行デコーダ１２とが設けられ、
　各ワードドライバ１３ａはＮチャネルＭＯＳトランジスタＱ８、Ｑ９、Ｑ１０からなり、トランジスタＱ９は、サブデコード信号φＸ１〜φＸ４のうち１つとワード線ＷＬとの間に結合され、そのゲートはトランジスタＱ８を介して対応する行デコーダ１１ａのノードＮ２に接続され、トランジスタＱ１０は、ワード線ＷＬと接地電位との間に結合され、そのゲートは対応する行デコーダ１１ａのノードＮ１に接続され、トランジスタＱ８のゲートは電源電位ＶＣＣに結合され、各組内の各ワードドライバ１３ａはそれぞれ異なるサブデコード信号φＸ１，φＸ２，φＸ３，またはφＸ４に結合され、
　行選択信号Ｘｉ，Ｘｊ，Ｘｋに基づいて選択された行デコーダ１１ａにより、対応する組の４つのワードドライバ１３ａが選択され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動し、
　製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａの代わりにスペア行デコーダ１２が選択され、スペア行デコーダ１２によってその不良の行の代わりにスペア行２が選択されるように、不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａ内にあるリンク素子ＬＮ０及びリンク素子ＬＮ１〜ＬＮ１２のうちその行デコーダ１１ａに対応するリンク素子を予め溶断して、
　その行デコーダ１１ａを選択するためのアドレス信号が与えられると、その行デコーダ１１ａの代わりに選択されたスペア行デコーダ１２により、対応する組の４つのワードドライバ１３ａが選択され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動する半導体記憶装置。」
　
　（ｂ）刊行物２：特開昭６０−１３００００号公報
　本件特許について請求された無効２００５−８０１７４号審判事件において、甲第２号証として提示された、本件特許の優先権主張日の前に、日本国内において頒布された刊行物２には、「半導体記憶装置」（発明の名称）に関して、第１図ないし第６図とともに、以下の事項が記載されている。
「第１図（ａ）および第１図（ｂ）は従来の半導体記憶装置におけるレーザープログラム方式冗長構成の行デコーダ回路およびスペア行デコーダ回路を示す回路図である。第１図（ａ）に示すワード線を選択するため行デコーダ回路において、１ａ１〜１ａｎ−１はそれぞれアドレス信号Ａ１または／Ａ１〜Ａｎ−１または／Ａｎ−１が入力するアドレス信号線、２ａ１〜２ａｎ−１はそれぞれゲートにアドレス信号Ａ１または／Ａ１，〜Ａｎ−１または／Ａｎ−１が入力するトランジスタ、３はデコーダ出力線、４は第２図（ａ）に示す行アドレス・ストローブ／ＲＡＳ信号が入力する／ＲＡＳ信号線、５はゲートに／ＲＡＳ信号が入力するトランジスタ、６は電源電圧ＶＤＤが印加するＶＤＤ線、７ａおよび７ｂは第２図（ｆ）に示すように、デコーダとワード線とを切りはなす／ＲＸＤ信号が入力する／ＲＸＤ信号線、８ａ０，８ａ１および８ｂ０，８ｂ１はそれぞれワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１（第２図（ｄ）参照）が入力するＲＸ０信号線及びＲＸ１信号線、９ａおよび９ｂは第２図（ｇ）に示すように、非選択のワード線を接地電位にクランプするためのＲＱ信号が入力するＲＱ信号線、１０ａおよび１０ｂはそれぞれ第ｎ本目の左側ワード線ＷＬＬ（ｎ）および右側ワード線ＷＬＲ（ｎ）、１１ａおよび１１ｂはそれぞれｎ＋１本目の左側ワード線ＷＬＬ（ｎ）および右側ワード線ＷＬＲ（ｎ）、１２ａ〜１２ｃ，１３ａ〜１３ｃ，１４ａ〜１４ｃおよび１５ａ〜１５ｃはそれぞれトランジスタ、１６ａ〜１６ｄはそれぞれ接続されるワード線で選択されるメモリセルに不良があればレーザービームで溶断され、その不良のワード線を非選択にするリンク素子である。また、第１図（ｂ）に示すスペアデコーダ回路において、１７ａ１，１７ｂ１〜１７ａｎ−１，１７ｂｎ−１はそれぞれアドレス信号Ａ１，／Ａ１，〜／Ａｎ−１が入力するアドレス信号線、１８ａ，１８ｂ，〜１８ａｎ−１，１８ｂｎ−１はそれぞれゲートにアドレス信号Ａ１，／Ａ１，〜Ａｎ−１，／Ａｎ−１が入力するトランジスタ、１９ａ，１９ｂ，〜１９ａｎ−１，１９ｂｎ−１はそれぞれリンク素子、２０はデコーダ出力線、２１は行アドレスストローブ／ＲＡＳ信号が入力する／ＲＡＳ信号線、２２はゲートに／ＲＡＳ信号が入力するトランジスタ、２３ａ，および２３ｂはデコーダとワード線と切りはなす／ＲＸＤ信号が入力する／ＲＸＤ信号線、２４ａ０，２４ａ１および２４ｂ０，２４ｂ１はそれぞれサブデコーダＲＸ０信号またはＲＸ１信号が入力するＲＸ０信号線およびＲＸ１信号線、２５ａおよび２５ｂはＲＱ信号が入力するＲＱ信号線、２６ａおよび２６ｂはそれぞれ１本目の左側ワード線ＷＬＬ（Ｓ０）および右側ワード線ＷＬＲ（Ｓ０）、２７ａおよび２７ｂはそれぞれ２本目の左側ワード線ＷＬＬ（Ｓ１）および右側ワード線ＷＬＲ（Ｓ１）、２８ａ〜２８ｃ、２９ａ〜２９ｃ、３０ａ〜３０ｃおよび３１ａ〜３１ｃはそれぞれトランジスタ、３２ａ〜３２ｄはリンク素子である。」（第１頁左下欄第１９行ないし第２頁右上欄９行）。
　
「第３図（ａ）および第３図（ｂ）はこの発明に係る半導体記憶装置の行デコーダ回路およびスペアデコーダ回路の一実施例を示す回路図である。これらの図において、３３はデコーダ出力線３をプリチャージするトランジスタ５に直列に接続され、レーザーで溶断することができるリンク素子、３４はスペアデコーダが選択されたとき、すなわち置換が行なわれたときのみ発生する第４図（ｈ）に示すＮＥＤ（ｋ）信号が入力するＮＥＤ（ｋ）信号線、３５はゲートにＮＥＤ（ｋ）信号が入力するトランジスタ、３６はドレインがデコーダ出力線３に接続され、ゲートがＲＸＤ信号線２３ｂに接続されたトランジスタ、３７は第４図（ｇ）に示すＮＥＤ信号が入力するＮＥＤ信号線、３８はドレインがＮＥＤ信号線３７に接続され、ゲートがトランジスタ３６のソースに接続され、ソースが図示せぬＮＥＤ（ｋ）出力端子に接続されたトランジスタ、３９は第４図（イ）に示すＲＱ信号が入力するＲＱ信号線、４０はドレインが図示せぬＮＥＤ（ｋ）出力端子に接続され、ゲートがＲＱ信号線３９に接続され、ソースが接地電位ＶＳＳに接続されたトランジスタである。なお、４１は上記トランジスタ３６，３８および４０で構成され、第５図（ｈ）に示すＮＥＤ（ｋ）信号を出力するＮＥＤ（ｋ）発生回路である。
　次に上記構成による半導体記憶装置の動作について説明する。まず、第４図（ａ）に示す／ＲＡＳ信号が高レベルの期間にすべてのデコーダ回路のプリチャージが行なわれる。そして、この／ＲＡＳ信号が低レベルになつた後に、アドレスが選択され、例えば第４図（ｂ）に示すアドレス信号Ａｎ，／Ａｎが発生し、選択されたデコーダを除くすべてのデコーダの出力線３は放電される。また、選択されたデコーダはその出力線３が高レベルに保たれており、第４図（ｃ）に示すワード線駆動ＲＸ信号から発生されるサブデコードＲＸ０信号またはＲＸ１信号（第４図（ｄ）参照、例えばＡ０信号でデコードする場合を示している）により、デコーダの左右のワード線を選択駆動する。この選択駆動されたワード線駆動ＷＬ信号は第４図（ｅ）に示すように高レベルになる。そして、もしワード線で選択されるメモリセル（図示せず）に不良があるとき、リンク素子３３を溶断し、デコーダのプリチャージを除去する。このため、この図示せぬ不良セルにつながるデコーダ出力線３は充電パスがないので、低レベルを保つ。このため、ワード線は必ず非選択になる。そして、このデコーダ出力線３はそのデコーダの非選択サイクルにおいてのアドレス入力によつて、低レベルに保持され、アドレス入力がないとき、すなわち、このデコーダを選択すべきアドレス入力のときはＮＥＤ（ｋ）信号は第４図（ｈ）に示すように、高レベルになり、サブデコードＲＸ０信号およびＲＸ１信号の入力時の容量結合で、デコーダ出力線３の浮き上がるのを防止することができる。また、上記図示せぬ不良セルを非選択にするために、非選択されたデコーダを置換するため、アドレス信号Ａ１，／Ａ１，〜Ａｎ−１，／Ａｎ−１がそれぞれ入力するアドレス信号線１７ａ，１７ｂ，〜１７ａｎ−１，１７ｂｎ−１にそれぞれ対応するリンク素子１９ａあるいは１９ｂ，〜１９ａｎ−１あるいは１９ｂｎ−１のいずれか一方が溶断されたスペアデコーダのデコード出力線３はこのデコーダが選択されたときだけ高レベルになるので、その場合だけＮＥＤ（ｋ）信号が発生されることになる。なお、この実施例の場合にはＮＥＤ（ｋ）信号はスペアデコーダ回路ごとに発生できるので、冗長回路の数にも自由度が生じる。
　第５図はこの発明に係る半導体記憶装置の行デコーダ回路の他の実施例を示す回路図である。この場合、第３図（ｂ）に示すスペアデコーダ回路が用いられることはもちろんである。この行デコーダ回路においては、ＮＥＤ（ｋ）信号がゲートに入力するトランジスタ３５以外は冗長回路なしのデコーダと同じで、通常のデコーダにおいては溶断すべきリンク素子は不要となる。この場合の動作波形を第６図（ａ）〜第６図（ｉ）に示すが、時間間隔Ｔ（ＮＥＤ（ｋ）信号でデコーダが放電される時間）だけ、冗長構成なし、あるいは前記の冗長構成のものより、動作速度の点で劣るが、リンク素子が通常のデコーダ内に不要となる。」（第２頁右下欄第１９行ないし第３頁右下欄１６行）
　
　また、第３図（ｂ）のスペアデコーダ回路の回路図には、１本目の左側ワード線ＷＬＬ（Ｓ０）２６ａおよび右側ワード線ＷＬＲ（Ｓ０）２６ｂ、２本目の左側ワード線ＷＬＬ（Ｓ１）２７ａおよび右側ワード線ＷＬＲ（Ｓ１）２７ｂが、それぞれワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線２４ａ０、２４ｂ０又はＲＸ１信号線２４ａ１、２４ｂ１と、トランジスタ２８ａ〜２８ｃ、３０ａ〜３０ｃ又はトランジスタ２９ａ〜２９ｃ、３１ａ〜３１ｃからなる回路を介して接続されることが示されており、上記摘記事項から、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断されたリンク素子の示すアドレス信号と一致するときだけ、スペアデコーダ回路のデコード出力線３は高レベルになることが理解できる。
　
　さらに、第５図の行デコーダ回路の回路図には、第ｎ本目の左側ワード線ＷＬＬ（ｎ）１０ａおよび右側ワード線ＷＬＲ（ｎ）１０ｂ、ｎ＋１本目の左側ワード線ＷＬＬ（ｎ＋１）１１ａおよび右側ワード線ＷＬＲ（ｎ＋１）１１ｂが、それぞれワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線８ａ０、８ｂ０又はＲＸ１信号線８ａ１、８ｂ１と、トランジスタ１２ａ〜１２ｃ、１４ａ〜１４ｃ又はトランジスタ１３ａ〜１３ｃ、１５ａ〜１５ｃからなる回路を介して接続されることが示されている。
　
　したがって、刊行物２には、以下の発明（以下、「刊行物２発明」という。）が開示されていると認められる。
　
「レーザープログラム方式冗長構成の行デコーダ回路およびスペアデコーダ回路を備えた半導体記憶装置において、
　ワード線を選択するため行デコーダ回路は、アドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１が入力するアドレス信号線１ａ１〜１ａｎ−１、ゲートにアドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１が入力するトランジスタ２ａ１〜２ａｎ−１、デコーダ出力線３、行アドレス・ストローブ／ＲＡＳ信号が入力する／ＲＡＳ信号線４、ゲートに／ＲＡＳ信号が入力するトランジスタ５、電源電圧ＶＤＤが印加するＶＤＤ線６、デコーダとワード線とを切りはなす／ＲＸＤ信号が入力する／ＲＸＤ信号線７ａおよび７ｂ、それぞれワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線８ａ０、８ｂ０及びＲＸ１信号線８ａ１、８ｂ１、非選択のワード線を接地電位にクランプするためのＲＱ信号が入力するＲＱ信号線９ａおよび９ｂ、第ｎ本目の左側ワード線ＷＬＬ（ｎ）１０ａおよび右側ワード線ＷＬＲ（ｎ）１０ｂ、ｎ＋１本目の左側ワード線ＷＬＬ（ｎ＋１）１１ａおよび右側ワード線ＷＬＲ（ｎ＋１）１１ｂ、トランジスタ１２ａ〜１２ｃ、１３ａ〜１３ｃ、１４ａ〜１４ｃおよび１５ａ〜１５ｃ、スペアデコーダが選択されたとき、すなわち置換が行なわれたときのみ発生するＮＥＤ（ｋ）信号が入力するＮＥＤ（ｋ）信号線３４、ゲートにＮＥＤ（ｋ）信号が入力するトランジスタ３５からなり、
　スペアデコーダ回路は、アドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１が入力するアドレス信号線１７ａ１、１７ｂ１〜１７ａｎ−１、１７ｂｎ−１、アドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１が入力するトランジスタ１８ａ、１８ｂ〜１８ａｎ−１、１８ｂｎ−１、アドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１に対応するリンク素子１９ａ、１９ｂ〜１９ａｎ−１、１９ｂｎ−１、デコーダ出力線３、行アドレスストローブ／ＲＡＳ信号が入力する／ＲＡＳ信号線２１、ゲートに／ＲＡＳ信号が入力するトランジスタ２２、デコーダとワード線とを切りはなす／ＲＸＤ信号が入力する／ＲＸＤ信号線２３ａおよび２３ｂ、サブデコーダＲＸ０信号またはＲＸ１信号が入力するＲＸ０信号線２４ａ０、２４ｂ０およびＲＸ１信号線２４ａ１、２４ｂ１、ＲＱ信号が入力するＲＱ信号線２５ａおよび２５ｂ、１本目の左側ワード線ＷＬＬ（Ｓ０）２６ａおよび右側ワード線ＷＬＲ（Ｓ０）２６ｂ、２本目の左側ワード線ＷＬＬ（Ｓ１）２７ａおよび右側ワード線ＷＬＲ（Ｓ１）２７ｂ、トランジスタ２８ａ〜２８ｃ、２９ａ〜２９ｃ、３０ａ〜３０ｃおよび３１ａ〜３１ｃからなり、
　第ｎ本目の左側ワード線ＷＬＬ（ｎ）１０ａおよび右側ワード線ＷＬＲ（ｎ）１０ｂ、ｎ＋１本目の左側ワード線ＷＬＬ（ｎ＋１）１１ａおよび右側ワード線ＷＬＲ（ｎ＋１）１１ｂが、それぞれワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線８ａ０、８ｂ０又はＲＸ１信号線８ａ１、８ｂ１と、トランジスタ１２ａ〜１２ｃ、１４ａ〜１４ｃ又はトランジスタ１３ａ〜１３ｃ、１５ａ〜１５ｃからなる回路を介して接続され、１本目の左側ワード線ＷＬＬ（Ｓ０）２６ａおよび右側ワード線ＷＬＲ（Ｓ０）２６ｂ、２本目の左側ワード線ＷＬＬ（Ｓ１）２７ａおよび右側ワード線ＷＬＲ（Ｓ１）２７ｂが、それぞれワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線２４ａ０、２４ｂ０又はＲＸ１信号線２４ａ１、２４ｂ１と、トランジスタ２８ａ〜２８ｃ、３０ａ〜３０ｃ又はトランジスタ２９ａ〜２９ｃ、３１ａ〜３１ｃからなる回路を介して接続され、
　選択されたデコーダはその出力線３が高レベルに保たれ、ワード線駆動ＲＸ信号から発生されるサブデコードＲＸ０信号またはＲＸ１信号により、選択駆動されたワード線駆動ＷＬ信号は高レベルになり、
　もしワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、アドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１がそれぞれ入力するアドレス信号線１７ａ、１７ｂ〜１７ａｎ−１、１７ｂｎ−１にそれぞれ対応するリンク素子１９ａあるいは１９ｂ〜１９ａｎ−１あるいは１９ｂｎ−１のいずれか一方が溶断され、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するときだけ、スペア行デコーダ回路のデコード出力線３は高レベルになってＮＥＤ（ｋ）信号が発生し、非選択された行デコーダ回路を置換する半導体記憶装置。」
　
　（３）対比・判断
（３−１）訂正発明と刊行物１発明との対比・判断
（３−１−１）訂正発明と刊行物１発明との対比
（ａ）刊行物１発明の「複数行に配置されたスペアメモリセルからなるスペア行２」、「４ｍ本のワード線ＷＬ」、「４本のスペアワード線ＳＷＬ」は、それぞれ、本件特許発明の「複数の予備メモリセルからなる予備メモリセルアレイ」、「本体側メモリセルアレイの本体側ワード線」、「予備メモリセルアレイの予備側ワード線」に相当する。
（ｂ）刊行物１発明において、「複数行および複数列に配列された複数のメモリセルを含むメモリセルアレイ１」は、複数行に配置されたスペアメモリセルからなるスペア行２および複数列に配列されたスペアメモリセルからなるスペア列３を含むから、メモリセルアレイ１のうちスペア行２およびスペア列３を除いた部分が、訂正発明の「複数の本体側メモリセルからなる本体側メモリセルアレイ」に相当する。
（ｃ）刊行物１発明において、行選択信号Ｘｉ、Ｘｊ、Ｘｋに基づいて選択された行デコーダ１１ａにより、対応する組の４つのワードドライバ１３ａが選択され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動し、また、製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その行デコーダ１１ａの代わりに選択されたスペア行デコーダ１２により、対応する組の４つのワードドライバ１３ａが選択され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動するから、刊行物１発明のサブデコード信号φＸ１〜φＸ４を各組内の各ワードドライバ１３ａに結合する信号線、サブデコード信号φＸ１〜φＸ４を発生する一つの「φＸサブデコーダ１０」は、それぞれ、訂正発明の「デコード線」、「共通のワード線駆動信号発生回路」に相当する。また、刊行物１発明の「φＸサブデコーダ１０」を構成する「φＸ１発生回路１０１」、「φＸ２発生回路１０２」、「φＸ３発生回路１０３」、「φＸ４発生回路１０４」は、訂正発明の「ワード線駆動信号発生回路要素」に相当する。
（ｄ）刊行物１発明において、各ワードドライバ１３ａはサブデコード信号φＸ１〜φＸ４のうち１つとワード線ＷＬとの間に結合され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動するから、刊行物１発明のｍ個の行デコーダ１１ａに対応する４ｍ本のワード線ＷＬが接続される「４ｍ個のワードドライバ１３ａ」、１つのスペア行デコーダ１２に対応する４本の各スペアワード線ＳＷＬが接続される「４個のワードドライバ１３ａ」は、それぞれ、訂正発明の本体側ワード線とデコード線とを接続する「第１の接続手段」、予備側ワード線と上記デコード線とを接続する「第２の接続手段」に相当する。
（ｅ）刊行物１発明においては、「φＸサブデコーダ１０」と「ｍ個の行デコーダ１１ａ」と「１つのスペア行デコーダ１２」とを合わせたものでワード線を駆動するから、これらを合わせたもの全体が、訂正発明の「デコーダ」に相当する。
　したがって、訂正発明と刊行物１発明とは、
「複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第１の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第２の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第１，第２の接続手段を介して駆動するように構成されたデコーダと、を備え、
　上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含むことを特徴とする半導体記憶装置。」の点で一致し、次の点で相違している。
相違点１
　訂正発明は、「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」を備えているのに対して、刊行物１発明は、「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａの代わりにスペア行デコーダ１２が選択され、スペア行デコーダ１２によってその不良の行の代わりにスペア行２が選択されるように、リンク素子ＬＮ１〜ＬＮ１２のうちその行デコーダ１１ａに対応するリンク素子を予め溶断して、　　その行デコーダ１１ａを選択するためのアドレス信号が与えられると、その行デコーダ１１ａの代わりに選択されたスペア行デコーダ１２により、対応する組の４つのワードドライバ１３ａが選択され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動する」ための手段を備えている点。
　
相違点２
　訂正発明は、「上記メモリ置換手段は、　アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、　アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、　本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」のに対して、刊行物１発明は、このような構成を備えるか否か明らかでない点。
　
（３−１−２）相違点についての判断
相違点１について
（ａ）訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」について
　本件特許明細書には、「例えば、要素ＳＤｌ０は、ブロック群ＳＡ２側に配置される本体側メモリセルの番地の数に対応したヒューズを備え、試験で欠陥メモリセルが発見されると、その番地に対応する位置のヒューズを予め切断しておくことにより、欠陥メモリセルを記憶するようになされている。」（段落【００４３】）、「要素ＳＤｒ０には予め本体側ワード線ＷＬａ０に対応したアドレスが記憶されている。」（段落【００４９】）、「要素ＳＤ０は予備メモリセルアレイ２ａ内の予備側ワード線ＳＷＬａ０に対応するものとし、予め欠陥を含む本体側ワード線に対応する番地が記憶されているとする。」（段落【００６７】）との記載があることから、訂正発明の「欠陥メモリセルの番地」は、ワード線単位等のメモリ置換の大きさに対応した大きさの欠陥メモリセルの番地を含むことは明らかであり、訂正発明の「欠陥メモリセルの番地を予め記憶」は、メモリ置換の大きさに対応した大きさの欠陥メモリセルの番地に対応するヒューズを予め切断しておくことも含むことは明らかである。
　一方、刊行物１発明は、「外部から与えられるアドレス信号Ａ０〜Ａ７の一部を行アドレス信号ＲＡ２〜ＲＡ７として行プリデコーダ９に与え、残りを行アドレス信号ＲＡ０〜ＲＡ１としてφＸサブデコーダ１０に与える行アドレスバッファ５と、　行アドレスバッファ５から与えられる行アドレス信号ＲＡ２〜ＲＡ７をプリデコードし、行選択信号Ｘｉ，Ｘｊ，Ｘｋを行デコーダ群１１およびスペア行デコーダ１２に与える行プリデコーダ９」を有し、「行選択信号Ｘｉ，Ｘｊ，Ｘｋに基づいて選択された行デコーダ１１ａにより、対応する組の４つのワードドライバ１３ａが選択され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動」するのであるから、刊行物１発明の「その不良のメモリセルまたは不良のワード線に対応する」「行デコーダ１１ａを選択するためのアドレス信号」は、その行デコーダ１１ａの４本のワード線ＷＬの組により特定される不良のメモリセルの番地に相当することは明らかである。
　また、刊行物１発明は、「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａの代わりにスペア行デコーダ１２が選択され、スペア行デコーダ１２によってその不良の行の代わりにスペア行２が選択されるように、不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａ内にあるリンク素子ＬＮ０及びリンク素子ＬＮ１〜ＬＮ１２のうちその行デコーダ１１ａに対応するリンク素子を予め溶断」するから、刊行物１発明の「リンク素子」は４本のワード線ＷＬの組の大きさの不良のメモリセルの番地に対応するものであることも明らかである。
　さらに、刊行物１発明の「その不良のメモリセルに対応する行デコーダ１１ａを選択するためのアドレス信号が与えられると」は、訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当することは明らかである。
　したがって、刊行物１発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当する構成を備えているものと認められる。
　
（ｂ）訂正発明の「欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」について
　刊行物１発明は、「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａの代わりにスペア行デコーダ１２が選択され、スペア行デコーダ１２によってその不良の行の代わりにスペア行２が選択されるように、不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａ内にあるリンク素子ＬＮ０及びリンク素子ＬＮ１〜ＬＮ１２のうちその行デコーダ１１ａに対応するリンク素子を予め溶断して、　　その行デコーダ１１ａを選択するためのアドレス信号が与えられると、その行デコーダ１１ａの代わりに選択されたスペア行デコーダ１２により、対応する組の４つのワードドライバ１３ａが選択され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動」するのであり、上記（ａ）を勘案すると、アドレス信号の番地が欠陥メモリセルの番地と一致するときに、ワード線ＷＬを駆動する「φＸサブデコーダ１０」と「ｍ個の行デコーダ１１ａ」と「１つのスペア行デコーダ１２」とを合わせたもの全体（訂正発明の「デコーダ」に相当）を作動させることは明らかである。
　また、刊行物１発明は、スペア行デコーダ１２によってその不良の行の代わりにスペア行２が選択されるようにしているから、欠陥メモリセルに代えて予備メモリセルを選択させるメモリ置換という機能を実行していることも明らかである。
　
（ｃ）相違点１についてのまとめ
　したがって、刊行物１発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」を実質的に備えているものであって、相違点１は実質的なものではない。
　
相違点２について
（ａ）訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路」について
　本件特許明細書には、「以上のように構成された半導体記憶装置について、以下、その動作を説明する。ここでは、図１に示すメモリセルブロックａの本体側ワード線ＷＬａ０に欠陥メモリセルが含まれているとして、本体側ワード線ＷＬａ０をメモリセルブロックｃの予備側ワード線ＳＷｃ０に置き換える場合について説明する。ここで、冗長使用判定回路２０ｒの要素ＳＤｒ０には予め本体側ワード線ＷＬａ０に対応したアドレスが記憶されている。」（段落【００４９】）、「まず、図１に示す本体側ワード線ＷＬａ０に対応したアドレス信号Ａ０〜Ａｋがロウプリデコーダ５ｌ，５ｒと冗長使用判定回路２０ｌ，２０ｒに入力されると、Ａｋ＝”０”のときには、ロウプリデコーダ５ｌ，冗長使用判定回路２０ｒが動作する。そして、冗長使用判定回路２０ｒの各要素ＳＤｒ０〜ＳＤｒｎでは、それぞれに記憶された欠陥メモリセルの番地とこのアドレス信号との照合が行われる。入力されたアドレス信号が欠陥メモリセルにつながる本体側ワード線ＷＬａ０に対応するアドレスの場合、冗長使用判定回路２０ｒの要素ＳＤｒ０からは図２に示す冗長選択信号が出力される。」（段落【００５０】）と記載されているように、冗長使用判定回路は、予め、欠陥メモリセルが含まれる本体側ワード線ＷＬａ０に対応したアドレスが記憶され、本体側ワード線ＷＬａ０に対応したアドレス信号Ａ０〜Ａｋが入力されると、記憶された欠陥メモリセルの番地とこのアドレス信号との照合が行われ、入力されたアドレス信号が欠陥メモリセルにつながる本体側ワード線ＷＬａ０に対応するアドレスの場合、冗長選択信号を出力するものである。
　一方、刊行物１発明は、上記「相違点１について」において検討したとおり、「製造段階で不良のメモリセルまたは不良のワード線が形成された場合には、その不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａの代わりにスペア行デコーダ１２が選択され、スペア行デコーダ１２によってその不良の行の代わりにスペア行２が選択されるように、不良のメモリセルまたは不良のワード線に対応する行デコーダ１１ａ内にあるリンク素子ＬＮ０及びリンク素子ＬＮ１〜ＬＮ１２のうちその行デコーダ１１ａに対応するリンク素子を予め溶断」することで、欠陥メモリセルの番地を記憶しており、なおかつ、「その行デコーダ１１ａを選択するためのアドレス信号が与えられると、その行デコーダ１１ａの代わりに選択されたスペア行デコーダ１２により、対応する組の４つのワードドライバ１３ａが選択され、サブデコード信号φＸ１〜φＸ４に応じて、その４つのワードドライバ１３ａのうち１つが対応するワード線ＷＬを駆動」させる際の具体的な方法として、「次に、不良のメモリセルＭＣまたは不良のワード線ＷＬに対応する行デコーダ１１ａ（以下、不良デコーダという）が選択される場合について説明する。プリチャージ／φＰが“Ｈ”レベルに立上がった後、その選択された不良デコーダｌｌａに与えられる行選択信号Ｘｉ，Ｘｊ，Ｘｋはすべて“Ｈ”レベルとなる。しかし、その不良デコーダ１１ａのリンク素子ＬＮ０は予め溶断されているので、ノードＮ１の電位は“Ｈ”レベル，ノードＮ２の電位は“Ｌ”レベルのまま変化しない。したがって、この不良デコーダｌｌａに対応する４つのワードドライバ１３ａが選択されず、サブデコード信号φＸ１〜φＸ４のいずれかが“Ｈ”レベルに立上がっても対応するワード線ＷＬの電位は“Ｌ”レベルのまま変化しない。このとき、不良デコーダ１ｌａの代わりにスペア行デコーダ１２が選択され、その結果スペアワード線ＳＷＬのうち１つが“Ｈ”レベルに立上がる。　　上記の場合、アドレス信号により選択されない行デコーダ１１ａ（非選択デコーダ）においては与えられる行選択信号Ｘｉ，Ｘｊ，Ｘｋのうち少なくとも１つが“Ｌ”レベルとなるので、ノードＮ１の電位は“Ｈ”レベル，ノードＮ２の電位は“Ｌ”レベルのまま変化しない。したがって、対応するワード線ＷＬの電位は“Ｌ”レベルに保たれる。　　以上のようにして、製造段階で不良のメモリセルが生じたり不良のワード線が生じても、不良デコーダをスペアデコーダで置換することによって正常な半導体記憶装置として使用することができる。」（第６頁右上欄第１８行ないし右下欄第８行）との開示があることから、欠陥メモリセルのアドレスが入力された場合には、リンク素子を予め溶断されていることで、必然的にスペア行デコーダ１２が作動するようになっている。つまり、入力されたアドレス信号の番地が、欠陥メモリセルの番地と一致するか否かを判定し、一致しているときには、行デコーダ１１ａの代わりにスペア行デコーダ１２を動作させているが、判定した結果、入力されたアドレス信号の番地が、欠陥メモリセルの番地と一致しているときに、訂正発明の「冗長使用信号」に相当する信号を出力する回路は備えていないことは明らかである。
　したがって、刊行物１発明は、訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路」を備えていないものと認められる。
　
（ｂ）訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、　本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」について
　訂正発明は、「デコード信号選択回路又はデコード信号切換回路」から出力される「第１の信号」又は「第２の信号」に基づいて、「ワード線駆動信号発生回路要素を作動させ」るのであるから、「ワード線駆動信号発生回路要素」には、「デコード信号選択回路又はデコード信号切換回路」から出力される「第１の信号」又は「第２の信号」が入力されていることになる。
　一方、上記（３−１−１）（ｃ）において検討したとおり、刊行物１発明の「φＸサブデコーダ１０」を構成する「φＸ１発生回路１０１」、「φＸ２発生回路１０２」、「φＸ３発生回路１０３」、「φＸ４発生回路１０４」が、訂正発明の「ワード線駆動信号発生回路要素」に相当するから、訂正発明の「第１の信号」又は「第２の信号」となり得るものは、刊行物１発明の「駆動信号φＸ」又は「行アドレス信号ＲＡ０またはその反転信号／ＲＡ０および行アドレス信号ＲＡ１またはその反転信号／ＲＡ１」である。
　そこで、刊行物１発明のこれらの信号が、「デコード信号選択回路又はデコード信号切換回路」から出力される「第１の信号」又は「第２の信号」に相当するか否かについて検討すると、刊行物１発明の「駆動信号φＸ」は、「ＲＡＳバッファ４は、外部から与えられるロウアドレスストローブ信号／ＲＡＳに応答して、行アドレスバッファ５，／φＰ発生回路６，φＸ発生回路７，およびセンスアンプ制御回路８を活性化させる。／φＰ発生回路６およびφＸ発生回路７は、所定のタイミングでそれぞれプリチャージ／φＰおよび駆動信号φＸを発生する。」（第１頁右下欄第１７行ないし第２頁左上欄第３行）と記載されているように、外部から与えられるロウアドレスストローブ信号／ＲＡＳに応答して発生されるものであるし、「行アドレス信号ＲＡ０またはその反転信号／ＲＡ０および行アドレス信号ＲＡ１またはその反転信号／ＲＡ１」は、「行アドレスバッファ５は、外部から与えられるアドレス信号Ａ０〜Ａ７をラッチし、それらの一部を行アドレス信号ＲＡ２〜ＲＡ７として行プリデコーダ９に与え、残りを行アドレス信号ＲＡ０〜ＲＡ１としてφＸサブデコーダ１０に与える。」（第２頁左上欄第３行ないし第８行）との記載からも明らかなように、外部から与えられるアドレス信号に基づく信号であるから、いずれも欠陥メモリセルを選択するか否かに関係なく、「φＸ１発生回路１０１」、「φＸ２発生回路１０２」、「φＸ３発生回路１０３」、「φＸ４発生回路１０４」に供給される信号である。そうすると、刊行物１発明の「駆動信号φＸ」又は「行アドレス信号ＲＡ０またはその反転信号／ＲＡ０および行アドレス信号ＲＡ１またはその反転信号／ＲＡ１」は、訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号」、「上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号」には、相当しないものであり、しかも、上記（ａ）において検討したとおり、刊行物１発明は、訂正発明の「冗長判定使用回路」を備えていないから、刊行物１発明は、訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路」を備えていないし、「本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」ことも行っていない。
　
（ｃ）相違点２についてのまとめ
　よって、上記（ａ）及び（ｂ）において検討したとおり、刊行物１発明は、相違点２に係る「上記メモリ置換手段は、　アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、　アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、　本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」に対応する構成を備えてはおらず、また、そのような構成が刊行物１から自明なものではなく、さらに、当該構成が、本件特許の優先権主張の日において公知であったということもできないから、相違点２は当業者が容易になし得たものであるとはいえない。
　
（３−１−３）小まとめ
　したがって、訂正発明は、刊行物１発明ではなく、かつ、刊行物１発明に基づいて当業者が容易に発明をすることができたものでもない。
　
（３−２）訂正発明と刊行物２発明との対比・判断
（３−２−１）訂正発明と刊行物２発明との対比
（ａ）刊行物２発明の「第ｎ本目の左側ワード線ＷＬＬ（ｎ）１０ａおよび右側ワード線ＷＬＲ（ｎ）１０ｂ、ｎ＋１本目の左側ワード線ＷＬＬ（ｎ＋１）１１ａおよび右側ワード線ＷＬＲ（ｎ＋１）１１ｂ」、「１本目の左側ワード線ＷＬＬ（Ｓ０）２６ａおよび右側ワード線ＷＬＲ（Ｓ０）２６ｂ、２本目の左側ワード線ＷＬＬ（Ｓ１）２７ａおよび右側ワード線ＷＬＲ（Ｓ１）２７ｂ」、「ワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線８ａ０、８ｂ０、２４ａ０、２４ｂ０又はＲＸ１信号線８ａ１、８ｂ１、２４ａ１、２４ｂ１」は、それぞれ、訂正発明の「本体側ワード線」、「予備側ワード線」、「デコード線」に相当する。また、刊行物２発明の「ワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線８ａ０、８ｂ０、２４ａ０、２４ｂ０又はＲＸ１信号線８ａ１、８ｂ１、２４ａ１、２４ｂ１」は、第３図（ｂ）及び第５図から、デコーダ信号ＲＸ０またはＲＸ１が入力する信号線として、複数設けられていることも明らかである。
（ｂ）刊行物２発明は、「半導体記憶装置」であって、「第ｎ本目の左側ワード線ＷＬＬ（ｎ）１０ａおよび右側ワード線ＷＬＲ（ｎ）１０ｂ、ｎ＋１本目の左側ワード線ＷＬＬ（ｎ＋１）１１ａおよび右側ワード線ＷＬＲ（ｎ＋１）１１ｂ」及び「１本目の左側ワード線ＷＬＬ（Ｓ０）２６ａおよび右側ワード線ＷＬＲ（Ｓ０）２６ｂ、２本目の左側ワード線ＷＬＬ（Ｓ１）２７ａおよび右側ワード線ＷＬＲ（Ｓ１）２７ｂ」に接続される「メモリセル」を備えていること、さらには、これら「メモリセル」がアレイを構成することは自明であり、上記（ａ）を勘案すれば、刊行物２発明の「半導体記憶装置」は、訂正発明の「複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイ」に相当する構成を備えていることは明らかである。
（ｃ）刊行物２発明は、第ｎ本目の左側ワード線ＷＬＬ（ｎ）１０ａおよび右側ワード線ＷＬＲ（ｎ）１０ｂ、ｎ＋１本目の左側ワード線ＷＬＬ（ｎ＋１）１１ａおよび右側ワード線ＷＬＲ（ｎ＋１）１１ｂが、それぞれワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線８ａ０、８ｂ０又はＲＸ１信号線８ａ１、８ｂ１と、トランジスタ１２ａ〜１２ｃ、１４ａ〜１４ｃ又はトランジスタ１３ａ〜１３ｃ、１５ａ〜１５ｃからなる回路を介して接続され、１本目の左側ワード線ＷＬＬ（Ｓ０）２６ａおよび右側ワード線ＷＬＲ（Ｓ０）２６ｂ、２本目の左側ワード線ＷＬＬ（Ｓ１）２７ａおよび右側ワード線ＷＬＲ（Ｓ１）２７ｂが、それぞれワード線駆動信号（ＲＸ）から発生されるサブデコーダ信号ＲＸ０またはＲＸ１が入力するＲＸ０信号線２４ａ０、２４ｂ０又はＲＸ１信号線２４ａ１、２４ｂ１と、トランジスタ２８ａ〜２８ｃ、３０ａ〜３０ｃ又はトランジスタ２９ａ〜２９ｃ、３１ａ〜３１ｃからなる回路を介して接続されているから、刊行物２発明の「トランジスタ１２ａ〜１２ｃ、１４ａ〜１４ｃ又はトランジスタ１３ａ〜１３ｃ、１５ａ〜１５ｃからなる回路」、「トランジスタ２８ａ〜２８ｃ、３０ａ〜３０ｃ又はトランジスタ２９ａ〜２９ｃ、３１ａ〜３１ｃからなる回路」は、それぞれ、訂正発明の本体側ワード線とデコード線とを接続する「第１の接続手段」、予備側ワード線と上記デコード線とを接続する「第２の接続手段」に相当する。
（ｄ）刊行物２発明では、選択されたデコーダはその出力線３が高レベルに保たれ、ワード線駆動ＲＸ信号から発生されるサブデコードＲＸ０信号またはＲＸ１信号により、選択駆動されたワード線駆動ＷＬ信号は高レベルになるから、刊行物２発明は、そのサブデコーダ信号ＲＸ０またはＲＸ１を発生する一つのワード線駆動信号発生回路を備えているはずであり、それが訂正発明の「共通のワード線駆動信号発生回路」に相当し、刊行物２発明の「行デコーダ回路」と「スペアデコーダ回路」と「サブデコーダ信号ＲＸ０またはＲＸ１を発生する一つの信号発生回路」とを合わせたものが、ワード線を駆動しているから、これらを合わせたもの全体が訂正発明の「デコーダ」に相当することは明らかである。
（ｅ）刊行物２発明の「サブデコードＲＸ０信号またはＲＸ１信号」は、第２図（ｄ）、第４図（ｄ）、第６図（ｄ）に記載されているように、ＶＤＤと０Ｖのいずれかの信号であって、刊行物２発明が当然に備えているサブデコーダ信号ＲＸ０またはＲＸ１を発生する一つの信号発生回路は、２種類の信号を同時に出力するから、「ＲＸ０信号線及びＲＸ１信号線」のそれぞれに接続した要素を備えていることは明らかである。
　
　したがって、訂正発明と刊行物２発明とは、
「複数の本体側メモリセルからなる本体側メモリセルアレイと複数の予備メモリセルからなる予備メモリセルアレイとを備えた半導体記憶装置において、上記本体側メモリセルアレイの本体側ワード線とデコード線とを第１の接続手段を介して接続し、上記予備メモリセルアレイの予備側ワード線と上記デコード線とを第２の接続手段を介して接続し、上記デコード線を共通のワード線駆動信号発生回路に接続し、上記各ワード線を上記ワード線駆動信号発生回路により上記デコード線を介して、さらに各々上記第１，第２の接続手段を介して駆動するように構成されたデコーダと、を備え、
　上記デコード線は複数設けられ、上記ワード線駆動信号発生回路は、上記複数のデコード線が各々接続される複数のワード線駆動信号発生回路要素を含むことを特徴とする半導体記憶装置。」の点で一致し、以下の点で相違している。
相違点１
　訂正発明は、「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」を備えているのに対して、刊行物２発明は、「もしワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、アドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１がそれぞれ入力するアドレス信号線１７ａ、１７ｂ〜１７ａｎ−１、１７ｂｎ−１にそれぞれ対応するリンク素子１９ａあるいは１９ｂ〜１９ａｎ−１あるいは１９ｂｎ−１のいずれか一方が溶断され、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するときだけ、スペアデコーダ回路のデコード出力線３は高レベルになってＮＥＤ（ｋ）信号が発生し、非選択された行デコーダ回路を置換する」点。
相違点２
　訂正発明は、「上記メモリ置換手段は、　アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、　アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、　本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」のに対して、刊行物２発明は、このような構成を備えるか否か明らかでない点。
　
（３−２−２）相違点についての判断
相違点１について
（ａ）訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」について
　上記（３−１−２）「相違点１について」（ａ）において検討したとおり、訂正発明の「欠陥メモリセルの番地」は、ワード線単位等のメモリ置換の大きさに対応した大きさの欠陥メモリセルの番地を含むことは明らかであり、訂正発明の「欠陥メモリセルの番地を予め記憶」は、メモリ置換の大きさに対応した大きさの欠陥メモリセルの番地に対応するヒューズを予め切断しておくことも含むことは明らかである。
　一方、刊行物２発明の「もしワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、アドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１がそれぞれ入力するアドレス信号線１７ａ、１７ｂ〜１７ａｎ−１、１７ｂｎ−１にそれぞれ対応するリンク素子１９ａあるいは１９ｂ〜１９ａｎ−１あるいは１９ｂｎ−１のいずれか一方が溶断」されるとは、欠陥メモリセルの番地に対応するヒューズを予め切断することを意味するものであるから、訂正発明の「複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶」に相当する。
　さらに、刊行物２発明の「アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するとき」は、「いずれか一方が溶断された上記リンク素子の示すアドレス信号」が、不良セルの番地を示すものであることは明らかであるから、訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当する。
　したがって、刊行物２発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当する構成を備えているものと認められる。
　
（ｂ）訂正発明の「欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」について
　上記（ａ）において検討したとおり、刊行物２発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するとき」に相当する構成を備えており、刊行物２発明は、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するときだけ、つまり、アドレス信号の番地が予め記憶された欠陥メモリセルの番地と一致するとき、「スペア行デコーダ回路のデコード出力線３は高レベルになってＮＥＤ（ｋ）信号が発生し、非選択された行デコーダ回路を置換」しており、具体的な方法としては、刊行物２には、「第５図はこの発明に係る半導体記憶装置の行デコーダ回路の他の実施例を示す回路図である。この場合、第３図（ｂ）に示すスペアデコーダ回路が用いられることはもちろんである。この行デコーダ回路においては、ＮＥＤ（ｋ）信号がゲートに入力するトランジスタ３５以外は冗長回路なしのデコーダと同じで、通常のデコーダにおいては溶断すべきリンク素子は不要となる。この場合の動作波形を第６図（ａ）〜第６図（ｉ）に示すが、時間間隔Ｔ（ＮＥＤ（ｋ）信号でデコーダが放電される時間）だけ、冗長構成なし、あるいは前記の冗長構成のものより、動作速度の点で劣るが、リンク素子が通常のデコーダ内に不要となる。」（第３頁右下欄第４行ないし第１６行）と記載されているから、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断されたリンク素子の示すアドレス信号と一致するときだけ、スペアデコーダ回路のデコード出力線３は高レベルになって、ＮＥＤ（ｋ）信号を発生し、ＮＥＤ（ｋ）信号がトランジスタ３５のゲートに入力され、非選択された行デコーダ回路の出力線３を放電することで、非選択された行デコーダ回路を置換し、その結果、ワード線駆動ＲＸ信号から発生されるサブデコードＲＸ０信号またはＲＸ１信号により、選択駆動されたワード線駆動ＷＬ信号は高レベルになるものと認められる。そうすると、アドレス信号の番地が欠陥メモリセルの番地と一致するときに、ワード線を駆動する「行デコーダ回路」と「スペアデコーダ回路」と「サブデコーダ信号ＲＸ０またはＲＸ１を発生する一つの信号発生回路」とを合わせたもの全体（訂正発明の「デコーダ」に相当）を作動させることは明らかであるし、刊行物２発明において、ワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、スペア行デコーダ回路を不良ワード線につながる行デコーダと置換するのは、スペアデコーダ回路が選択するワード線で選択されるメモリセルを、行デコーダ回路が選択するワード線で選択されるメモリセルと置換するためであるから、欠陥メモリセルに代えて予備メモリセルを選択させるメモリ置換という機能を実行していることは明らかである。
　
（ｃ）相違点１についてのまとめ
　したがって、刊行物２発明は、訂正発明の「上記複数の本体側メモリセルのうち欠陥メモリセルの番地を予め記憶し、アドレス信号の番地が欠陥メモリセルの番地と一致するときには、欠陥メモリセルに代えて予備メモリセルを選択させるよう上記デコーダを作動させるメモリ置換手段」を実質的に備えているものであって、相違点１は実質的なものではない。
　
相違点２について
（ａ）訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路」について
　上記（３−１−２）「相違点２について」（ａ）において検討したとおり、訂正発明の「冗長使用判定回路」は、予め、欠陥メモリセルが含まれる本体側ワード線ＷＬａ０に対応したアドレスが記憶され、本体側ワード線ＷＬａ０に対応したアドレス信号Ａ０〜Ａｋが入力されると、記憶された欠陥メモリセルの番地とこのアドレス信号との照合が行われ、入力されたアドレス信号が欠陥メモリセルにつながる本体側ワード線ＷＬａ０に対応するアドレスの場合、冗長選択信号を出力するものである。
　一方、刊行物２発明は、上記「相違点１について」において検討したとおり、「もしワード線で選択されるメモリセルに不良があるとき、不良セルを非選択にするために、アドレス信号Ａ１、／Ａ１〜Ａｎ−１、／Ａｎ−１がそれぞれ入力するアドレス信号線１７ａ、１７ｂ〜１７ａｎ−１、１７ｂｎ−１にそれぞれ対応するリンク素子１９ａあるいは１９ｂ〜１９ａｎ−１あるいは１９ｂｎ−１のいずれか一方が溶断」されることで、欠陥メモリセルの番地を記憶しており、なおかつ、「アドレス信号線に入力するアドレス信号が、いずれか一方が溶断された上記リンク素子の示すアドレス信号と一致するときだけ、スペア行デコーダ回路のデコード出力線３は高レベルになってＮＥＤ（ｋ）信号が発生し、非選択された行デコーダ回路を置換」しており、刊行物２には、「第５図はこの発明に係る半導体記憶装置の行デコーダ回路の他の実施例を示す回路図である。この場合、第３図（ｂ）に示すスペアデコーダ回路が用いられることはもちろんである。この行デコーダ回路においては、ＮＥＤ（ｋ）信号がゲートに入力するトランジスタ３５以外は冗長回路なしのデコーダと同じで、通常のデコーダにおいては溶断すべきリンク素子は不要となる。この場合の動作波形を第６図（ａ）〜第６図（ｉ）に示すが、時間間隔Ｔ（ＮＥＤ（ｋ）信号でデコーダが放電される時間）だけ、冗長構成なし、あるいは前記の冗長構成のものより、動作速度の点で劣るが、リンク素子が通常のデコーダ内に不要となる。」（第３頁右下欄第４行ないし第１６行）と記載されているから、アドレス信号線に入力するアドレス信号が、いずれか一方が溶断されたリンク素子の示すアドレス信号と一致するときだけ、ＮＥＤ（ｋ）信号を発生し、ＮＥＤ（ｋ）信号がトランジスタ３５のゲートに入力され、非選択された行デコーダ回路の出力線３を放電することで、非選択された行デコーダ回路を置換していることは明らかである。したがって、刊行物２発明の「ＮＥＤ（ｋ）信号」は、訂正発明の「冗長使用信号」に相当するから、刊行物２発明は、訂正発明の「アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路」を備えているものと認められる。
　
（ｂ）訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、　本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」について
　訂正発明は、「デコード信号選択回路又はデコード信号切換回路」から出力される「第１の信号」又は「第２の信号」に基づいて、「ワード線駆動信号発生回路要素を作動させ」るのであるから、「ワード線駆動信号発生回路要素」には、「デコード信号選択回路又はデコード信号切換回路」から出力される「第１の信号」又は「第２の信号」が入力されていることになる。
　一方、上記（３−２−１）（ｄ）及び（ｅ）において検討したとおり、刊行物２発明は、サブデコーダ信号ＲＸ０またはＲＸ１を発生する一つの信号発生回路を備えているはずであり、それが訂正発明の「共通のワード線駆動信号発生回路」に相当し、しかも、刊行物２発明が当然に備えているサブデコーダ信号ＲＸ０またはＲＸ１を発生する一つの信号発生回路は、「ＲＸ０信号線及びＲＸ１信号線」のそれぞれに接続した要素を備えることは明らかである。
　そうすると、刊行物２発明において、「サブデコーダ信号ＲＸ０またはＲＸ１を発生する一つの信号発生回路」に、訂正発明の「第１の信号」又は「第２の信号」に相当する信号が入力されているか否かを検討すれば、刊行物２発明が相違点２に関する構成を備えているか否かが明らかとなる。
　そこで、検討すると、刊行物２には、「第４図（ｃ）に示すワード線駆動ＲＸ信号から発生されるサブデコードＲＸ０信号またはＲＸ１信号（第４図（ｄ）参照、例えばＡ０信号でデコードする場合を示している）により、デコーダの左右のワード線を選択駆動する。」（第３頁右上欄第１１行ないし第１６行）との記載があるから、「サブデコードＲＸ０信号またはＲＸ１信号」は、「Ａ０信号」でデコードすることによって発生されるものであることは明らかであり、また、「Ａ０信号」は、「アドレス信号Ａｎ，／Ａｎ」（第３頁右上欄第８行）と記載されていることから、アドレス信号の一部であることも明らかである。
　したがって、刊行物２発明のサブデコーダ信号ＲＸ０またはＲＸ１を発生する一つの信号発生回路に入力される信号はアドレス信号であって、冗長使用するか否かに関係なく入力されるものであり、しかも、上記（ａ）において検討したとおり、「ＮＥＤ（ｋ）信号」は、訂正発明の「冗長使用信号」に相当するものの、「ＮＥＤ（ｋ）信号」は、刊行物２発明が当然に備えている「サブデコーダ信号ＲＸ０またはＲＸ１を発生する一つの信号発生回路」に対して入力されるものではないから、訂正発明の「アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路」を備えてはいないし、「本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」との動作も行っていないものである。
　
（ｃ）相違点２についてのまとめ
　よって、上記（ａ）及び（ｂ）において検討したとおり、刊行物１発明は、相違点２に係る「上記メモリ置換手段は、　アドレス信号の番地が欠陥メモリセルの番地と一致するときには冗長使用信号を出力する冗長使用判定回路と、　アドレス信号に応じて対応する本体側メモリセルの番地を選択するための第１の信号又は上記冗長使用信号に応じて対応する予備メモリセルの番地を選択するための第２の信号のいずれかを出力するデコード信号選択回路又はデコード信号切換回路と、を有し、　本体側メモリセルを選択するときには上記出力された第１の信号に基づいて対応するワード線駆動信号発生回路要素を作動させ、予備メモリセルを選択するときには上記出力された第２の信号に基づいて対応するワード線駆動信号発生回路要素を作動させる」に相当する構成を備えてはおらず、また、そのような構成が刊行物２から自明なものではなく、さらに、当該構成が、本件特許の優先権主張の日において公知であったということもできないから、相違点２は、当業者が容易になし得たものであるとはいえない。
　
（３−２−３）小まとめ
　したがって、訂正発明は、刊行物２発明ではなく、かつ、刊行物２発明に基づいて当業者が容易に発明をすることができたものでもない。
　
　（４）独立特許要件についてのまとめ
　以上のとおり、訂正発明は、刊行物１又は刊行物２に記載された発明ではなく、かつ、刊行物１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえず、また、他に、訂正発明が特許出願の際独立して特許を受けることができないとする理由もないから、平成６年改正前の特許法第１２６条第３項に規定された独立特許要件を満たしている。
　
５．むすび
　以上のとおりであるから、本件訂正審判の請求は、平成６年改正前の特許法第１２６条第１項ないし第３項の規定に適合する。
　よって、結論のとおり審決する。