【事件の表示】
　平成　７年特許願第２５９２９０号「保護素子およびその製造方法」拒絶査定不服審判事件〔平成　８年　７月１２日出願公開、特開平　８−１８１２８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成７年９月１２日（パリ条約による優先権主張１９９４年９月１３日、アメリカ合衆国）の出願であって、平成１７年７月１４日付けで拒絶査定がなされ、それに対して、同年１０月１８日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１４年８月１４日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものである。
「被保護素子の誘電体領域上の電荷蓄積から該被保護素子を保護するための保護素子であって、
　第１の伝導型を有する基板、
　前記基板内に形成された前記第１の伝導型の逆の第２の伝導型を有するウェル領域、および
　前記ウェル領域に形成された前記第１の伝導型を有する第１、第２の領域とゲート領域とを有する第１のMOSトランジスタを備え、
　前記ゲート領域は前記基板の表面で前記第１および第２の領域の間に設けられた誘電体領域を有し、前記ゲート領域と前記第１の領域は前記被保護素子の誘電体領域に電気的に接続され、前記ウェル領域は浮動しており、前記基板は前記第２の領域に電気的に接続されている保護素子。」
　
３．引用刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成５年６月２５日に頒布された特開平５−１６０３９７号公報（以下、「引用刊行物」という。）には、図１，４，５，６，８とともに以下の事項が記載されている。
「【請求項１】  入力端子からの負の入力サージを吸収するための入力保護回路であって、
ゲートが前記入力端子に、一方電極が前記入力端子に、他方電極が低電位電源端子に各々接続されたＰチャネルＭＯＳトランジスタを備えたことを特徴とする入力保護回路。」（請求項１）
「【０００１】
【産業上の利用分野】この発明は、メモリ内蔵ＩＣ等の入力保護回路に関するものである。」（０００１段落）
「【００２２】
【実施例】図１はこの発明に係る入力保護回路の一実施例を示す回路図である。図において、図５に示した従来回路との相違点は、ダイオード３をなくし新たにＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタという）５００を設けたことである。ＰＭＯＳトランジスタ５００は、ゲートが入力端子１に、ソースがＧＮＤ端子５に各々接続され、ドレインが入力端子１に接続されるとともダイオード２を介して電源端子４にも接続されている。」（００２２段落）
「【００２４】入力端子１への入力信号にアンダーシュートがあったり、入力端子１に（−）サージが印加されると、ＰＭＯＳトランジスタ５００のゲート電位がソース電位より低くなりＰＭＯＳトランジスタ５００がオンする。すると、ＧＮＤ端子４→ＰＭＯＳトランジスタ５００のソース→ＰＭＯＳトランジスタのドレイン→入力端子１の方向に電流が流れ、入力信号のアンダーシュートや（−）サージが吸収される。」（００２４段落）
「【００２５】図４は図１に示した入力保護回路および図６に示したＳＲＡＭ，ＤＲＡＭを同一チップ上に形成した場合の概略断面図である。ｐ型基板１００上にｎ型ウエル７００を形成し、ｎ型ウエル７００上にｐ型拡散層７１０，７２０を選択的に形成する。ｎ型ウエル７００，ｐ型拡散層７１０，７２０によりＰＭＯＳトランジスタ５００が形成されている。その他の構成は図８に示した断面図と同様である。」（００２５段落）
「【００２７】上記実施例においては、ＰＭＯＳトランジスタ５００のｎ型ウエル７００（バルク）をオープンにしている。」（００２７段落）
　
　また、図４には、ＰＭＯＳトランジスタ５００のゲートが、ｐ型基板１００の上方であって、ｐ型拡散層７１０（ドレイン）及びｐ型拡散層７２０（ソース）の間にあることが記載されている。ここにおいて、ＰＭＯＳトランジスタはＭＯＳトランジスタの一種であり、ゲートと基板表面との間にゲート酸化膜を有しているから、ＰＭＯＳトランジスタ５００は、ゲートの下に、ｐ型基板１００の表面でドレイン７１０及びソース７２０の間に設けられたゲート酸化膜を有していることは明らかである。
　さらに、図１及び図４から、ＰＭＯＳトランジスタ５００のゲートとドレイン７１０が内部回路に電気的に接続されていることも明らかである。
　
　以上を総合すると、引用刊行物には、以下の発明が記載されている。
「メモリ内蔵ＩＣ等の入力端子からの負の入力サージを吸収するための入力保護回路であって、ｐ型基板、前記ｐ型基板上に形成されたｎ型ウエル、前記ｎ型ウエル上に形成されたｐ型拡散層であるドレイン及びソース、並びにゲートを有するＰＭＯＳトランジスタを備え、前記ゲートの下に、前記ｐ型基板の表面で前記ソース及び前記ドレインの間に設けられたゲート酸化膜を有し、前記ゲートと前記ドレインは内部回路に電気的に接続され、前記ｎ型ウエルはオープンである入力保護回路。」
　
４．対比
　引用刊行物に記載された発明における「保護回路」、「ｐ型」、「ｎ型」、「ウエル」、「ドレイン」、「ソース」、「ゲート」、「ＰＭＯＳトランジスタ」が、本願発明における「保護素子」、「第１の伝導型」、「第２の伝導型」、「ウエル領域」、「第１の領域」、「第２の領域」、「ゲート領域」、「第１のMOSトランジスタ」にそれぞれ相当する。
　また、引用刊行物に記載された発明における「基板上に形成された」、「ウエル上に形成された」、「オープン」が、本願発明における「基板内に形成された」、「ウェル領域に形成された」、「浮動」にそれぞれ相当する。
　したがって、本願発明と引用刊行物に記載された発明とは、
「保護素子であって、
　第１の伝導型を有する基板、
　前記基板内に形成された前記第１の伝導型の逆の第２の伝導型を有するウェル領域、および
　前記ウェル領域に形成された前記第１の伝導型を有する第１、第２の領域とゲート領域とを有する第１のMOSトランジスタを備え、
　前記ウェル領域は浮動している保護素子。」
　
　である点で一致し、以下の４点で相違する。
　
（ａ）本願発明は、「被保護素子の誘電体領域上の電荷蓄積から該被保護素子を保護するための」ものであるのに対して、引用刊行物に記載された発明は、メモリ内蔵ＩＣ等の入力端子からの負の入力サージを吸収するためのものである点。
（ｂ）本願発明は、「前記ゲート領域は前記基板の表面で前記第１および第２の領域の間に設けられた誘電体領域を有し」ているのに対して、引用刊行物に記載された発明は、「前記ゲートの下に、前記ｐ型基板の表面で前記ソース及び前記ドレインの間に設けられたゲート酸化膜を有し」ている点。
（ｃ）本願発明では、「前記ゲート領域と前記第１の領域は前記被保護素子の誘電体領域に電気的に接続され」ているのに対し、引用刊行物に記載された発明では、「ＰＭＯＳトランジスタ」の「前記ゲートと前記ドレインは内部回路に電気的に接続され」てはいるが、当該内部回路のどの部分に接続されるか特定されていない点。
（ｄ）本願発明では、「前記基板は前記第２の領域に電気的に接続されている」のに対して、引用刊行物に記載された発明では、基板の電気的接続について特定されていない点。
　
５．判断
　相違点（ａ）ないし（ｄ）について、以下に検討する。
　
相違点（ｂ）について
　本願の明細書の、００２９段落ないし００３０段落に、「【００２９】　この保護素子の構造は保護対象となるMOS素子の製造時に作成することができる。製造方法は必要とされる保護レベルと必要な材料に応じて変えることができるが、次に１つの好適なプロセスを示すプロセスフローを説明する。通常、かかる素子はp+基板上のP型エピタキシャル層（4-5 μm）内に形成される。活性領域がパターン化され、続いて標準的なLOCOS分離プロセスが実行される。次に、NチャンネルとPチャンネルの注入が行なわれ、続いてゲート酸化が実行される。　　【００３０】　 ゲート酸化物が形成された後、通常LPCVDを用いてポリシリコン層が蒸着され、ゲートパターンを用いてポリシリコンエッチングが行なわれ、続いてポリの再酸化が行なわれる。次に、N型LDDパターンが形成され、リンが注入される。次にP-LDDパターンが形成され、ホウ素が注入される。TEOS側壁スペーサが形成され、続いてNチャンネルソースおよびドレイン領域素子にヒ素が注入され、Pチャンネルソースおよびドレイン領域にBF２が注入される。注入が行なわれる度に急速熱アニール（RTA)ステップが実行される。」と記載されていることからみて、本願発明においても、ゲートの下に、ｐ型基板の表面でソース及びドレインの間に設けられたゲート酸化膜が設けられていることは明らかであるから、（ｂ）の点についての相違は、ゲート領域の下にゲート酸化膜としての誘電体領域が存在していることを表記する際の文言上の相違にすぎず、実質的な相違ではない。
　
相違点（ｃ）について
　引用刊行物の図４には、引用刊行物に記載された発明をＭＯＳトランジスタを有するＩＣに適用した例が記載されているが、ＩＣ内のＭＯＳトランジスタのゲートがサージに弱いため、当該ゲートをサージから保護するための手段を設けることは、例えば、特開昭６２−６９６７８号公報の「〔発明の技術分野〕　この発明は、ＭＩＳ形半導体装置のゲートを過大電圧から保護するための入力保護回路に関するもので、特にＭＯＳＩＣに使用されるものである。　〔発明の技術的背景とその問題点〕　従来、この種の入力保護回路は、例えば第７図あるいは第８図に示すように構成されており、サージ電圧等の過大電圧から内部回路を保護するようになっている。第７図において、端子に相当する入力パッド１１には、入力保護抵抗１２の一端が接続され、この入力保護抵抗１２の他端には内部回路１０の入力段ＭＯＳトランジスタ１３のゲートが接続される。上記入力保護抵抗１２の内部回路１０側ノードＮと接地点間には、保護ＭＯＳトランジスタ１４が接続され、このトランジスタ１４のゲートは接地点に接続される。　そして、上記パッド１１にサージ電圧等の過大電圧が印加されると上記保護ＭＯＳトランジスタ１４のドレインブレークダウンにより、過大電圧の印加により発生した電荷を入力保護抵抗１２および保護ＭＯＳトランジスタ１４を介して接地点に導き、内部回路１０の入力段ＭＯＳトランジスタ１３のゲート保護を行なう。」（第１頁右下欄第５行ないし第２頁左上欄第８行、及び第７図、第８図参照）、の記載から明らかなように、本願の優先権主張の日前において当業者に周知であったと認められるから、引用刊行物に記載された発明において、内部回路内のＭＯＳトランジスタを被保護素子とし、「ＰＭＯＳトランジスタのゲートとドレインを、被保護素子である内部回路内のＭＯＳトランジスタのゲートに電気的に接続する」ことは、当業者が容易に想到し得た事項である。
　そして、一般に、ＭＯＳトランジスタのゲートは、その下に設けられたゲート酸化膜と電気的に接続されており、ゲート酸化膜は誘電体であるから、上記の「ＰＭＯＳトランジスタのゲートとドレインを、被保護素子である内部回路内のＭＯＳトランジスタのゲートに電気的に接続する」ことは、本願発明の「前記ゲート領域と前記第１の領域は前記被保護素子の誘電体領域に電気的に接続され」ることにほかならない。
　したがって、引用刊行物に記載された発明において、周知技術に基づき、本願発明の如く、「前記ゲート領域と前記第１の領域は前記被保護素子の誘電体領域に電気的に接続され」るようにすることは、当業者が容易に想到し得た事項である。
　
相違点（ａ）について
　上記「相違点（ｃ）について」において検討したとおり、引用刊行物に記載された発明において、内部回路内のＭＯＳトランジスタを被保護素子とし、ＰＭＯＳトランジスタのゲートとドレインを、被保護素子である内部回路内のＭＯＳトランジスタのゲートに電気的に接続することは、当業者が容易に想到し得た事項である。そこで、その場合において、入力端子から負のサージ電圧が加わった際にどのような動作をするかを検討すると、保護対策を講じなければ、被保護素子である内部回路内のＭＯＳトランジスタのゲートに急速に電荷が蓄積され、被保護素子が破壊されるところを、ＰＭＯＳトランジスタがオンし、当該ＰＭＯＳトランジスタを介して電荷を逃がすことにより、破壊を防止するように動作していることが明らかである。ここにおいて、被保護素子である内部回路内のＭＯＳトランジスタのゲートはその下のゲート酸化膜と接しているため、ゲートに電荷が蓄積されることは、ゲートと接するゲート酸化膜上に電荷が蓄積されることに相当し、ゲート酸化膜は誘電体であるから、上に述べた「ＰＭＯＳトランジスタがオンし、当該ＰＭＯＳトランジスタを介して電荷を逃がすことにより、破壊を防止する」という動作は、被保護素子である内部回路内のＭＯＳトランジスタにおける誘電体領域上の電荷蓄積から被保護素子を保護していることにほかならないものである。
　したがって、引用刊行物に記載された発明において、内部回路内のＭＯＳトランジスタを被保護素子とし、本願発明の如く「前記ゲート領域と前記第１の領域は前記被保護素子の誘電体領域に電気的に接続され」ることが、当業者が容易に想到し得た事項であることと同様に、引用刊行物に記載された発明を、本願発明の如く、「被保護素子の誘電体領域上の電荷蓄積から該被保護素子を保護するための」ものとして用いることも当業者が容易に想到し得た事項である。
　
相違点（ｄ）について
　一般に、ｐ型の基板上にＭＯＳトランジスタが形成された集積回路において、基板を接地電位に固定することは、例えば、特開昭６２−６０２５３号公報の「第７図に上記保護回路の断面図を示してある。即ちＰ型シリコン基板５の表面に形成された酸化膜６上に、保護用の多結晶シリコン抵抗７を設け、基板中に形成されたＮ型拡散層８に接続される。このＮ型層８は基板５とＰＮ接合のダイオードを形成している。基板５はＰ型拡散層９により接地電位に固定されている。」（第２頁左上欄第９行ないし第１５行、及び第７図参照）の記載から明らかなように、本願の優先権主張の日前において当業者の慣用技術であったと認められるから、引用刊行物に記載された発明において、基板を接地電位に固定すること、すなわち基板をＧＮＤ端子に電気的に接続することは当業者が容易に想到し得た事項である。そして、引用刊行物に記載された発明におけるソース（引用刊行物の図４の７２０）がＧＮＤ端子に接続されていることは引用刊行物の図１の記載より明らかであるから、引用刊行物に記載された発明において、本願発明の如く、基板を第２の領域に電気的に接続することは、当業者が容易に想到し得た事項である。
　
　以上要するに、本願発明は、引用刊行物に記載された発明、及び周知・慣用技術に基づいて当業者が容易に想到し得る程度のものにすぎない。
　
６．むすび
　したがって、本願発明は、引用刊行物に記載された発明、及び周知・慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。