【事件の表示】
　平成　８年特許願第２４９７１４号「多数決回路」拒絶査定不服審判事件〔平成１０年　４月１４日出願公開、特開平１０−　９８３７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯と本願発明
　本願は、平成８年９月２０日の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年２月１５日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
（本願発明）
「【請求項１】　
　Ａ．多ビットの判定対象信号の中の単位ビットに含まれるＨ論理の数を数値化データに変換する複数の数値化回路と、
　Ｂ．この複数の数値化回路のそれぞれで数値化した複数の数値データの総和を求める加算回路と、
　Ｃ．この加算回路の加算結果が判定対象信号のビット数の過半数を占めるか否かを判定する判定回路と、によって構成し、
　前記判定回路は、当該判定回路の前段の複数の加算器の出力の論理積を取る複数の論理積回路と、該複数の論理積回路の出力の論理和を取る論理和回路とから構成されていることを特徴とする多数決回路。」
　
２．引用発明及び周知技術
　Ａ．これに対して、当審の拒絶理由に引用された特開平４−２３５４１２号公報（以下、「引用例１」という。）には図面とともに以下の事項が記載されている。
　
　Ａ−１．「【０００１】
【産業上の利用分野】本発明は多数決回路に関する。詳しくは、ビタビ復号器等で誤り訂正されて出力された複数出力の多数決をとる回路に関する。
【０００２】
【従来の技術】デジタル信号を扱う装置、例えば無線装置の受信側装置等においては、符号化されたデジタル信号を元の状態に戻す、つまり復号化する際にビタビ復号器を用いることがある。ビタビ復号器は、誤り訂正を行なうに際してデジタル信号のある１ビット分を例えば８通り（８ビット）の０又は１の候補として表現して出力する。そこで、８ビットとして出力された０又は１の多数決をとり、多い方を上記１ビット分のデジタル信号と決定する。このような多数決をとる際に用いられる回路が多数決回路である。
【０００３】図３は従来の一例のブロック図を示す。ビタビ復号器から出力された８ビット（例えば、１，１，１，０，０，０，０，０）のデジタル信号（前記のように、誤り訂正される前の１ビット分のデジタル信号）は２ビットずつ１ビット加算器１ａ，１ｂ，１ｃ，１ｄに入力され、加算器１ａからは１，０（１０進法表現では「２」、以下、１０進法表現を「　　」で示す）加算器１６からは０，１（「１」）、加算器１ｃ，１ｄからは０，０（「０」）が夫々出力される。加算器１ａ，１ｂの出力及び加算器１ｃ，１ｄの出力は夫々２ビット加算器２ａ，２ｂに入力され、加算器２ａからは０，１，１（「３」）、加算器２ｂからは０，０，０（「０」）が夫々出力される。
【０００４】加算器２ａ，２ｂの出力は３ビット加算器３に入力され、加算器３からは０，０，１，１（「３」）が出力されて比較器４に入力され、ここで比較値である０，１，０，０（「４」）と比較される。この場合は３ビット加算器３の出力の方が小さいので、比較器４からは０が出力される。」（第２頁第１欄、段落【０００１】〜【０００４】）。 
　なお、上記摘記事項中の「加算器１６」という記載は、「加算器１ｂ」の単なる誤記である。
　
　上記摘記事項及び図３によると、１ビット加算器１ａは、８ビットのデジタル信号（１，１，１，０，０，０，０，０）中の２ビット「１，１」を入力して「１，０」（１０進法表現で「２」）を出力し、加算器１ｂは、８ビットのデジタル信号中の２ビット「１，０」を入力して「０，１」（１０進法表現で「１」）を出力し、加算器１ｃ及び１ｄは、８ビットのデジタル信号中の２ビット「０，０」をそれぞれ入力して「０，０」（１０進法表現で「０」）を夫々出力することが記載されているから、１ビット加算器１ａ、１ｂ、１ｃ、１ｄは、８ビットのデジタル信号の中の２ビットに含まれる１の数を数値化データに変換しており、
　上記摘記事項及び図３によると、２ビット加算器２ａは、１ビット加算器１ａ及び１ｂの出力「１，０」（１０進法表現の「２」）及び「０，１」（１０進法表現の「１」）を入力して加算し、「０，１，１」（１０進法表現の「３」）を出力し、２ビット加算器２ｂは、１ビット加算器１ｃ及び１ｄの出力「０，０」（１０進法表現の「０」）及び「０，０」（１０進法表現の「０」）を入力して加算し、「０，０，０」（１０進法表現の「０」）を出力し、３ビット加算器３は、２ビット加算器１ａ及び１ｂの出力「０，１，１」（１０進法表現の「３」）及び「０，０，０」（１０）進法表現の「０」）を入力して加算し、「０，０，１，１」（１０進法表現の「３」）を出力するものであるから、２ビット加算器２ａ、２ｂ及び３ビット加算器３は、１ビット加算器１ａ、１ｂ、１ｃ、１ｄのそれぞれで数値化した複数の数値化データを加算して総和を求めるものであり、
　上記摘記事項及び図３によると、比較器４は、３ビット加算器３の出力と比較値である「０，１，０，０」（１０進法表現の「４」）とを比較して、３ビット加算器３の出力が、８ビットのデジタル信号のビット数の過半数を占めるか否か多数決判定するものである。
　したがって、上記摘記事項及び関連図面を考慮することにより、上記引用例１には、以下の発明（以下、「引用発明」という。）が開示されている。
　
　「８ビットのデジタル信号の中の２ビットに含まれる１の数を数値化データに変換する複数の１ビット加算器１ａ、１ｂ、１ｃ、１ｄと、
　この複数の１ビット加算器１ａ、１ｂ、１ｃ、１ｄのそれぞれで数値化した複数の数値化データの総和を求める２ビット加算器２ａ、２ｂ及び３ビット加算器３と、
　この２ビット加算器２ａ、２ｂ及び３ビット加算器３の加算結果が８ビットのデジタル信号のビット数の過半数を占めるか否かを判定する比較器４と、
から構成される多数決回路。」 
　
　Ｂ．周知例として提示する特開平３−１６７６２６号公報（以下、「周知例１」という。）には、以下の事項Ｂ−１が記載され、同じく特開昭５９−２１４１号公報（以下、「周知例２」という。）には、以下の事項Ｂ−２、Ｂ−３が記載されている。
　
　Ｂ−１．「〔従来の技術〕
　第７図は従来例の１０〜５０迄の間の数を選択する選択回路のブロック図である。
　従来の１０〜５０迄の間の数を選択する選択回路では、第７図に示す如く、１０の選択器５０より、５０の選択器５１迄の都合４１個の選択器を持ち、夫々の出力をオア回路５２に入力して出力するようにしている。
　例えば、５０の場合の２進数の信号は“００１１００１０”の８ビットとなるので、５０の選択器５１のアンド回路６０には上位４ビットを入力し、且つＭＳＢ及び２つめの入力は反転して入力させ、アンド回路６１には下位４ビットを入力し、且つ上位及び２つめ及びＬＳＢの入力は反転して入力するようにしておく。
すると、入力信号が５０の時は、アンド回路６２より１を出力する。
　又１０の場合の２進数の信号は“００００１０１０”の８ビットとなるので、１０の選択器５０のアンド回路６３には上位４ビットを入力し、且つ４ビット共反転して入力させ、アンド回路６４には下位４ビットを入力し、且つ上位より２つめ及びＬＳＢの入力は反転して入力するようにしておく。
　すると、入力信号が１０の時は、アンド回路６５より１を出力する。
　従って、１０〜５０迄を選択しようとすると、アンド回路３個よりなる選択器を都合４１個と、４１個の信号を入力するオア回路５２を設ければ選択することが出来る。」（周知例１、第２頁左上欄第６行〜右上欄第１６行）、
　
　Ｂ−２．「〔発明の目的〕
　本発明は、上記の問題点を解決するものであって、ソース・プログラムの文字列の中から、名標を切り出す処理を行う場合、与えられた文字が名標を構成する文字であるか否かを高速にチェックすることができる文字ストリング処理方式を提供することを目的とするものである。」（周知例２、第２頁左上欄第７〜１３行）、
　
　Ｂ−３．「〔発明の実施例〕
　以下、本発明の実施例を図面を参照しつつ説明する。
　第１図は本発明の１実施例を示す図、第２図は本発明に用いられる比較回路の１構成例を示す図、第３図は本発明に用いられるＡないしＺ（文字）比較回路の１構成例を示す図、第４図は本発明に用いられる０ないし９（数値）比較回路の１構成例を示す図、第５図は−、＠、＄、￥、♯比較回路の１構成例を示す図である。図において、１は１文字レジスタ、２は比較回路、３はＡないしＺ（文字）比較回路、４は０ないし９（数値）比較回路、５は−、＠、＄、￥、♯比較回路、６、１５、３４と３５はオア・ゲート、７ないし１３と１６ないし３３はアンド・ゲート、１４はナンド・ゲートを示す。
・・・・・　（中略）　・・・・・
名標を構成する文字としてはＡないしＺのアルファベット文字と０ないし９の数値と−、＠、＄、￥、♯の文字がある。文字データは、例えばＡＳＣＩＩコードが用いられる場合には８ビットになり、１文字レジスタ１から８ビットの信号として比較回路２に入力される。比較回路２では、８ビットの文字データが上記のＡないしＺのアルファベット文字と０ないし９の数値と−、＠、＄、￥、♯の文字との中のいずれか１個と一致するかどうかを、一致するとき、即ち文字データが名標を構成するものであるときには論理「１」の信号を出力し、一致しないとき、即ち文字データが名標を構成するものでないときには論理「０」の信号を出力する。一致、又は不一致の判定の処理は、ソフトではなく論理ゲート回路によるハードで高速に行われる。
・・・・・　（中略）　・・・・・
　０ないし９（数値）比較回路４の構成例を示したのが第４図である。第４図において、アンド・ゲート１６の第１の入力端子と第２の入力端子と第３の入力端子には第１ないし第３の入力信号が供給され、出力端子はアンド・ゲート１７の一方の入力端子とアンド・ゲート１８の第１の入力端子に接続される。アンド・ゲート１７の他方の入力端子とアンド・ゲート１８の第２の入力端子には第４の入力信号が供給され、アンド・ゲート１８の第３の入力端子には第５の入力信号が供給される。アンド・ゲート２０の第１ないし第３の入力端子には第６ないし第８の入力信号が供給される。アンド・ゲート１９の一方の入力端子はアンド・ゲート１８の出力端子に接続され、他方の入力端子はアンド・ゲート２０の出力端子に接続される。アンド・ゲート１７の出力端子がオア・ゲート３４の一方の入力端子に接続され、アンド・ゲート１９の出力端子がオア・ゲート３４の他方の入力端子に接続される。以上の接続構成によってＡＳＣＩＩコードの０ないし９の数値データが入力された場合にはアンド・ゲート１７またはアンド・ゲート１９のアンド条件が成立するようになっている。」（周知例２、第２頁右上欄第１４行〜第３頁右下欄第１４行）。
　
　上記摘記事項Ｂ−１によると、周知例１には、数値を示す８ビットの信号を入力し、該数値が１０〜５０までの範囲内か否かを示す信号を出力する選択回路であって、８ビットの入力信号のうちの複数のビットの論理積を取る複数のアンド回路と、該アンド回路の出力の論理和を取るオア回路とから構成される選択回路が開示されている。
　また、上記摘記事項Ｂ−２及びＢ−３によると、周知例２には、８ビットのＡＳＣＩＩコードを入力し、該ＡＳＣＩＩコードが０ないし９（数値）の範囲内か否かを示す信号を出力する０ないし９（数値）比較回路４であって、該８ビットのＡＳＣＩＩコードのうちの複数のビットの論理積を取る複数のアンド・ゲートと、該アンド・ゲートの出力の論理和を取るオア・ゲートとから構成される０ないし９（数値）比較回路４が開示されている。
　したがって、上記周知例１、２の記載、及び添付図面、ならびにこの分野における技術常識を考慮すると、「入力される数値データが所定の値の範囲にあるか否かを判定する判定回路を、数値データの論理積を取る複数の論理積回路と、該複数の論理積回路の出力の論理和を取る論理和回路とから構成すること」は周知である（以下、「周知技術」という。）。
　
３．対比
　本願発明と引用発明とを対比する。 
　
　ａ．引用発明の「８ビットのデジタル信号」は、多ビットの多数決判定の対象信号であり、「２ビット」は、８ビットのデジタル信号のうち１ビット加算器１ａ、１ｂ、１ｃ、１ｄで数値化データに変換する際の単位ビットであり、「１」をＨ論理として定義することは任意であるから、引用発明の「８ビットのデジタル信号の中の２ビットに含まれる１の数を数値化データに変換する複数の１ビット加算器１ａ、１ｂ、１ｃ、１ｄ」は、本願発明の「多ビットの判定対象信号の中の単位ビットに含まれるＨ論理の数を数値化データに変換する複数の数値化回路」に相当する。
　
　ｂ．引用発明の「２ビット加算器２ａ、２ｂ及び３ビット加算器３」は、数値化回路のそれぞれで数値化した複数の数値データの総和を求める手段であるから、本願発明の「加算回路」に相当する。
　
　ｃ．引用発明の「比較器４」と、本願発明の「判定回路」とは、「加算回路の加算結果が判定対象信号のビット数の過半数を占めるか否かを判定する過半数判定回路」という点で一致する。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違している。
　
（一致点） 
　「多ビットの判定対象信号の中の単位ビットに含まれるＨ論理の数を数値化データに変換する複数の数値化回路と、
　この複数の数値化回路のそれぞれで数値化した複数の数値データの総和を求める加算回路と、
　この加算回路の加算結果が判定対象信号のビット数の過半数を占めるか否かを判定する過半数判定回路とによって構成される多数決回路。」
　
（相違点） 
　過半数判定回路が、本願発明では、「前段の複数の加算器の出力の論理積を取る複数の論理積回路と、該複数の論理積回路の出力の論理和を取る論理和回路とから構成されている」のに対し、引用発明では、どのように構成されているのか不明である点。
　
４．判断
　上記相違点について検討する。
　引用発明における「過半数判定回路」は、加算器の出力である数値データの総和を入力し、該数値データの総和が、過半数に対応する範囲、すなわち「所定の値（半数）より多い範囲」に含まれているか否かを判定するものである。
　一方、上記「２．引用発明及び周知技術」の「Ｂ．」の項で記載したように、「入力される数値データが所定の値の範囲にあるか否かを判定する判定回路を、数値データの論理積を取る複数の論理積回路と、該複数の論理積回路の出力の論理和を取る論理和回路とから構成すること」は周知技術であるから、「数値データが所定の値の範囲にあるか否かを判定する回路」という同じ技術分野に属する上記周知技術を引用発明に適用し、過半数判定回路を「前段の複数の加算器の出力の論理積を取る複数の論理積回路と、該複数の論理積回路の出力の論理和を取る論理和回路とから構成されている」ものとすることは、当業者が容易に想到し得ることである。
　
　上記相違点の判断に加え、本願発明に基づく作用・効果は引用発明及び周知技術から当業者が予測できる範囲のものにすぎない。
　
５．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。