【事件の表示】
　上記当事者間の特許第２７５８５０４号「半導体記憶装置」の特許無効審判事件についてされた平成１８年　９月１５日付け審決に対し、知的財産高等裁判所において審決取消の判決（平成１８年（行ケ）第１０４８５号平成１９年　７月１０日判決言渡）があったので、さらに審理のうえ、次のとおり審決する。
【結　論】
　訂正を認める。
　本件審判の請求は、成り立たない。
　審判費用は、請求人の負担とする。
【理　由】
第１　手続の経緯  
　本件特許第２７５８５０４号は、平成２年７月６日になされた出願を基礎出願として特許法第４１条に基づく優先権を主張し、平成３年１月２８日に出願され、平成１０年３月１３日にその請求項１ないし９に係る発明について特許権の設定登録がなされ、その後、平成１７年６月２日付けで請求人　日本サムスン株式会社（以下、「請求人」という。）から、本件請求項１に係る特許について無効審判が請求され、平成１７年７月２６日付けで請求人より上申書が提出され、平成１７年８月２２日付けで被請求人　松下電器産業株式会社（以下、「被請求人」という。）より答弁書が提出され、その後、平成１７年１１月１日に請求人及び被請求人より口頭審理陳述要領書がそれぞれ提出されるとともに、同日に口頭審理がなされ、平成１７年１１月４日付けで被請求人より上申書が提出され、平成１７年１１月２８日付けで請求項１に係る発明についての特許を無効とする旨の審決がなされた。 
　これに対し、被請求人は、平成１８年１月６日に審決の取消しを求める訴えを知的財産高等裁判所に提起した（平成１８年（行ケ）第１０００５号）後、９０日の期間内に特許請求の範囲の減縮等を目的とする訂正審判（訂正２００６−３９０４６号）を請求したところ、当該裁判所は、平成１８年４月１４日付けで、特許法第１８１条第２項の規定を適用して審決の取消しの決定をし、その後、特許法第１３４条の３第２項の規定により指定された期間内の末日の平成１８年５月１日に、訂正審判２００６−３９０４６号の請求書に添付された訂正した明細書又は図面が、同法同条第３項の規定により援用した訂正の請求の明細書又は図面であると同法同条第５項の規定によりみなされた。 
　その後、平成１８年７月６日に請求人より弁駁書が提出され、平成１８年９月１５日付けで本件審判の請求は成り立たない旨の審決がなされた。
　これに対し、請求人は、平成１８年１０月２５日に審決の取消しを求める訴えを知的財産高等裁判所に提起したところ、当該裁判所において審決取消の判決（平成１８年（行ケ）第１０４８５号　平成１９年７月１０日判決言渡）があった。その後、同判決の確定の日から１週間以内である平成１９年７月２６日付けで、被請求人から特許法第１３４条の３第１項の規定による訂正の請求の申立てがあり、訂正を請求するための相当の期間を指定したところ、平成１９年９月３日に訂正の請求がなされたものである。
　
　なお、本審決に際しては、請求人に対して平成１９年９月３日付け訂正請求についての弁駁書を求めていない。これは、以下の理由による。
　平成１９年９月３日付け訂正請求（以下、「本件訂正請求」という。）の請求項１に関する訂正事項（訂正事項１）は、訂正審判２００６−３９０４６号の請求書に添付された訂正した明細書又は図面であって、平成１８年５月１日に特許法第１３４条の３第５項の規定に基づいて、同法同条第３項の規定により援用した訂正の請求の明細書又は図面であるとみなされたもの（以下、「みなし訂正請求」という。）の請求項１に関する訂正事項と同一内容であり、当該みなし訂正請求に対しては、既に請求人は平成１８年７月６日に弁駁書を提出し、訂正された請求項１に係る発明の無効理由を主張している。また、本件訂正請求の訂正事項２は、訂正前請求項５ないし７の削除であって、これは、請求人の不利益になるものではない。そして、本件訂正請求の訂正事項３及び４（訂正前請求項８，９の項番の繰り上げ）は、訂正事項２の請求項の削除に伴い、当該請求項番号と引用請求項番号を訂正するものであって、請求項番号以外の形式的な請求項記載事項は変更されていない。
　ここで、訂正後の請求項２ないし６は全て直接又は間接的に訂正後の請求項１を引用するものであるから、訂正後の請求項２ないし６に係る発明の実質的内容は、訂正後の請求項１を引用することに伴い、訂正後の請求項１に係る発明と同様に減縮されたものとなる。そして、訂正後の請求項２ないし６に係る発明は、訂正後の請求項１に係る発明の構成をさらに限定したものであるから、その独立特許要件は、訂正後の請求項１に係る発明の無効理由の有無を前提として考慮すべきであるが、本件訂正請求における訂正後の請求項１に係る発明の無効理由については、同一内容である前記みなし訂正請求において既に請求人に弁駁書を求めており、当該弁駁書においては、後述のとおり、訂正後の請求項１に係る発明に対して十分な無効理由が提示されていない。
　よって、訂正後の請求項１に係る発明をさらに限定した訂正後の請求項２ないし６に係る発明を含む本件訂正請求の訂正要件違反については、さらに弁駁の意見を聞く機会を設ける必要は認められない。
　
第２　訂正請求について
　平成１９年９月３日になされた訂正の請求（以下、「本件訂正請求」という。）の訂正の適否について以下に検討する。 
　
１．本件訂正請求の内容
　本件訂正請求は、特許第２７５８５０４号明細書（以下、「本件特許明細書」という。）を、平成１９年９月３日付け訂正請求書に添付した全文訂正明細書のとおり訂正することを求めるものであって、その訂正事項は以下のとおりである。
（ａ）訂正事項１ 
　本件特許明細書の特許請求の範囲の「【請求項１】第１の方向に複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し、前記第１の配線群と前記第２の配線群とを等電位のもの同士で電気的に接続し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。」を、 
　「【請求項１】第１の方向に
電源線および接地線からなる
電源線および接地線からなる
前記複数の第１の配線群と絶縁状態で
と
交点においてスルーホール部を介して
、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、
前記
によりメッシュ状に構成された電源線および接地線
（ｂ）訂正事項２ 
　本件特許明細書の特許請求の範囲の請求項５ないし請求項７を削除する。
（ｃ）訂正事項３
　本件特許明細書の特許請求の範囲の「【請求項８】第１の配線群を感知増幅器列の方向と同一方向に形成し、複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特徴とする請求項１記載の半導体記憶装置。」を、
「【請求項
５
（ｄ）訂正事項４
　本件特許明細書の特許請求の範囲の「【請求項９】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項１または請求項８記載の半導体記憶装置。」を、
「【請求項
６
５
（ｅ）訂正事項５
　本件特許明細書の【００１３】段落の「【課題を解決するための手段】　請求項１記載の半導体記憶装置は、第１の方向に複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し、前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給したことを特徴とする。」を、
　「【課題を解決するための手段】　請求項１記載の半導体記憶装置は、第１の方向に
電源線および接地線からなる
電源線および接地線からなる
前記複数の第１の配線群と絶縁状態で
と
交点においてスルーホール部を介して
、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、
前記
によりメッシュ状に構成された電源線および接地線
（ｆ）訂正事項６
　本件特許明細書の【００１４】段落の「請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、複数の感知増幅器駆動回路を、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項３記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、複数の感知増幅器駆動回路を、感知増幅器の配置領域内に配置している。請求項４記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、複数の感知増幅器駆動回路を、記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項５記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、第１および第２の配線群が少なくとも接地線および電源線の何れか一方であることを特徴とする。請求項６記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、第１および第２の配線群が記憶素子領域および感知増幅器上に形成されていることを特徴とする。請求項７記載の半導体記憶装置は、請求項１または請求項６記載の半導体記憶装置において、第２の配線群が第１の配線群と絶縁状態で形成され、前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項８記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、第１の配線群を感知増幅器列の方向と同一方向に形成し、複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項９記載の半導体記憶装置は、請求項１または請求項８記載の半導体記憶装置において、複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする。」を、
　「請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、複数の感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項３記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、複数の感知増幅器駆動回路は、感知増幅器の配置領域内に配置している。請求項４記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、複数の感知増幅器駆動回路は、記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している
。請
５
６
５
　
２．訂正の適否について
（１）訂正の目的等
（ａ）訂正事項１について 
　訂正事項１についての訂正は、特許請求の範囲の減縮を目的とするものである。 
　訂正事項１については、「第１の方向に複数の第１の配線群を形成し」を「第１の方向に
電源線および接地線からなる
電源線および接地線からなる
前記複数の第１の配線群と絶縁状態で
と
交点においてスルーホール部を介して
、
複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、
前記
よりメッシュ状に構成された電源線および接地線
　
　［訂正事項１−１について］
　「第１の方向（図中では水平方向）の電源配線群」（本件特許明細書の【００１９】段落）、「電源配線（電源線１２および接地線１１）」（本件特許明細書の【００２１】段落）及び図１（ｂ）、図２ないし図５に水平方向の接地線１１及び電源線１２が記載されているから、「第１の方向に
電源線および接地線からなる
　［訂正事項１−２について］
　「第２の方向（図中では垂直方向）の電源配線群」（本件特許明細書の【００１９】段落）、「電源配線（電源線１２および接地線１１）」（本件特許明細書の【００２１】段落）及び図１（ｂ）、図２ないし図５の垂直方向の接地線１１及び電源線１２が記載されているから、「前記第１の方向に交差する第２の方向に
電源線および接地線からなる
　また、「複数の第２の配線群を
前記複数の第１の配線群と絶縁状態で
　したがって、訂正事項１−２についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
　［訂正事項１−３について］
　訂正前の請求項７に「前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したこと」が記載され、また、「これらのスルーホール部３１，３２で第１の方向（図中では水平方向）の電源配線群と第２の方向（図中では垂直方向）の電源配線群とが電気的に接続される。」（本件特許明細書の【００１９】段落）と記載されているから、訂正事項１−３についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
　［訂正事項１−４について］
　訂正事項１−４についての訂正は、「複数の第１の配線群」及び「複数の第２の配線群」を構成する電源線及び接地線の配置について、電源線及び接地線が「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」されるものであると限定するものであって、本件特許明細書には、「図１(a) ，(b) において、・・・１０１は感知増幅器列の配置領域、１０２は記憶素子（メモリセル）群の配置領域である。」（【００１９】段落）、「この半導体記憶装置の特徴は、記憶素子群の配置領域１０２上、感知増幅器列の配置領域１０１およびワード線裏打ち領域４４を含めて電源配線（電源線１２および接地線１１）をメッシュ状に形成する」（【００２１】段落）及び「スルーホール部３１は、第１および第２の方向の接地線１１同士を相互に接続してメッシュ状とし、スルーホール部３２は、第１および第２の方向に電源線１２同士を相互に接続してメッシュ状とする。」（【００１９】段落）と記載されているから、訂正事項１−４についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
　［訂正事項１−５について］
　「図１では領域１０１に感知増幅器６が多数個、図中の上下方向に列をなして並んでおり」（【００２２】段落）、「上記データ出力用の感知増幅器駆動回路５７は、感知増幅器６の列について、複数個分散配置されていて」（【００２４】段落）及び図１、図２ないし図５の感知増幅器６及び感知増幅器駆動回路５７の記載から、「感知増幅器を駆動する複数の感知増幅器駆動回路を
前記
　したがって、訂正事項１−５についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
　［訂正事項１−６について］
　「電源配線（電源線１２および接地線１１）をメッシュ状に形成するとともに、・・・メッシュ状の電源配線の最寄りの箇所から感知増幅器駆動回路に給電し」（本件特許明細書【００２１】段落）との記載より、「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したこと」は明らかであるから、訂正事項１−６についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであることは明らかである。
　
　よって、訂正事項１についての訂正は、特許請求の範囲の減縮を目的とするものであって、願書に添付した明細書又は図面に記載した事項の範囲内においてなされ、また、訂正事項１についての訂正は、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（ｂ）訂正事項２について 
　訂正事項２についての訂正は、訂正前の請求項を削除するものであって、特許請求の範囲の減縮を目的としたものである。そして、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。 
 　 
（ｃ）訂正事項３について
　訂正事項３についての訂正は、訂正事項２（訂正前の請求項５ないし７を削除すること）に伴い、請求項の項番を「８」から「５」とするものであって、形式的には、明りょうでない記載の釈明を目的とするものに該当する。
　また、訂正事項３についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。 
　
（ｄ）訂正事項４について
　訂正事項４についての訂正は、訂正事項２（訂正前の請求項５ないし７を削除すること）に伴い、請求項の項番を「９」から「６」とするとともに、引用する請求項の項番を「８」から「５」とするものであって、形式的には、明りょうでない記載の釈明を目的とするものに該当する。 
　また、訂正事項４についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。 
　
（ｅ）訂正事項５について 
　訂正事項５についての訂正は、訂正事項１により訂正された新たな請求項１の内容に整合させるために本件特許明細書の【００１３】段落の記載を訂正するものであって、明りょうでない記載の釈明を目的とするものに該当する。 
　また、訂正事項５についての訂正は、上記（ａ）における検討のとおり、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
 　
（ｆ）訂正事項６について 
　訂正事項６についての訂正は、訂正事項２ないし４により訂正された新たな請求項２ないし６の内容に整合させるために本件特許明細書の【００１４】段落の記載を訂正するものであって、明りょうでない記載の釈明を目的とするものに該当する。 
　また、訂正事項６についての訂正は、上記（ｂ）ないし（ｄ）における検討のとおり、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
 　
（２）独立特許要件　
　訂正後の請求項２ないし６は、上記訂正事項３、４である請求項の項番の訂正を除いて、形式的には各請求項に記載された事項の変更はない。しかしながら、各請求項は、直接又は間接的に訂正後の請求項１を引用しているから、特許請求の範囲の減縮を目的とする請求項１の訂正により、実質的に、訂正後の請求項２ないし６も、特許請求の範囲の減縮を目的とする訂正を行ったこととなる。
　よって、次に、特許無効審判の請求がされていない請求項２ないし６について、訂正後の特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許を受けることができるものであるか検討する。
（ａ）訂正後の請求項２について
（ア）訂正後の請求項２に係る発明
　訂正後の請求項２には、「【請求項２】　複数の感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項１記載の半導体記憶装置。」と記載されているから、訂正された請求項１の記載を引用すると、訂正後の請求項２に係る発明は、以下のとおりとなる。
　「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し、前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した半導体記憶装置であって、
　複数の感知増幅器駆動回路は、記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置していることを特徴とする半導体記憶装置。」
（イ）刊行物に記載された発明との対比・判断
　本件優先権主張日前に頒布された刊行物である特開平２−３１４６号公報（請求人が提出した甲第１号証）には、「半導体記憶装置」（発明の名称）に関する発明が記載されているが、訂正後の請求項２に係る発明は、後記の訂正後の請求項１に係る発明に関する検討のとおり、上記刊行物に記載された発明と比較して、少なくとも、次の点で相違している。
（相違点１） 
　訂正後の請求項２に係る発明においては、「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し」ている点。
（相違点２）
　訂正後の請求項２に係る発明においては、「前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ている点。
（相違点３） 
　訂正後の請求項２に係る発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ている点。
（相違点４） 
　訂正後の請求項２に係る発明においては、「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」点。
　そして、詳細は後記の「第６　当審の判断」に記載されるとおり、上記相違点１ないし４は実質的なものであり、また、上記刊行物に記載される発明に基づいて、当業者が、上記相違点１ないし４についての請求項２の上記構成を容易に想到できたものとは言えない。
　よって、訂正後の請求項２に係る発明は、上記刊行物に記載された発明ではないから、特許法第２９条第１項第３号に該当せず、特許を受けることができないとは言えない。また、訂正後の請求項２に係る発明は上記刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものでもないから、同法同条第２項の規定により特許を受けることができないとも言えない。 
（ウ）先願明細書等に記載された発明との対比・判断
　本件優先権主張日前の他の出願であって、その出願後に特許法第４１条第３項の規定により出願公開されたものとみなされた特願平２−１２１３３４号の願書に最初に添付した明細書及び図面（以下、「先願明細書等」という。特開平４−２２８１７１号公報（請求人が提出した甲第３号証）も参照。）は、「半導体集積回路」（発明の名称）に関する発明が記載されているが、訂正後の請求項２に係る発明は、後記の訂正後の請求項１に係る発明に関する検討のとおり、先願明細書等に記載された発明と比較して、少なくとも、次の点で相違している。
（相違点１）
　訂正後の請求項２に係る発明においては、「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し」ている点。
（相違点２）
　訂正後の請求項２に係る発明においては、「前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ている点。
（相違点３） 
　訂正後の請求項２に係る発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ている点。
（相違点４） 
　訂正後の請求項２に係る発明においては、「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」点。
　そして、詳細は後記の「第６　当審の判断」に記載されるとおり、上記相違点３及び４は実質的なものであって、訂正後の請求項２に係る発明は、先願明細書等に記載された発明と実質的に相違している。
　よって、訂正後の請求項２に係る発明は、特願平２−１２１３３４号の願書に最初に添付した明細書及び図面に記載された発明ではないから、特許法第２９条の２の規定により特許を受けることができないとは言えない。 
（エ）まとめ
　上記（イ）及び（ウ）のとおり、訂正後の請求項２に係る発明は、特許法第２９条第１項第３号に該当せず、また、同法同条第２項の規定により特許を受けることができないとも、同法第２９条の２の規定により特許を受けることができないとも言えない。 
　そして、他の特許要件を欠くとする理由も無いから、訂正後の請求項２に係る発明は、特許出願の際独立して特許を受けることができるものである。
　
（ｂ）訂正後の請求項３ないし６について
　訂正後の請求項３ないし６は、直接又は間接的に訂正後の請求項１を引用しているから、訂正後の請求項３ないし６に係る発明は、訂正後の請求項１に記載された事項をその構成として有している。
　したがって、上記「（ａ）訂正後の請求項２について」に記載された理由と同一の理由により、訂正後の請求項３ないし６に係る発明は、特許出願の際独立して特許を受けることができるものである。
　
３．むすび
　以上のとおりであるから、本件訂正は、平成６年改正前特許法第１３４条第２項ただし書に適合し、特許法第１３４条の２第５項において準用する平成６年改正前特許法第１２６条第２項の規定に適合するとともに、特許法第１３４条の２第５項において読み替えて準用する平成６年改正前特許法第１２６条第３項の規定に適合するものであるので、本件訂正を認める。 
 　 
第３　当事者の主張の概要
１．請求人の主張
　請求人は、本件特許第２７５８５０４号の訂正後の請求項１に係る発明は、甲第１号証に記載された発明であるから、特許法第２９条第１項第３号に該当し特許を受けることができないものであり、訂正後の請求項１に係る発明についての特許は、特許法第１２３条第１項第２号の規定により無効とすべきである旨主張し、本件特許第２７５８５０４号の訂正後の請求項１に係る発明は、甲第１号証に記載された発明に基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、訂正後の請求項１に係る発明についての特許は、特許法第１２３条第１項第２号の規定により無効とすべきである旨主張し、さらに、本件特許第２７５８５０４号の訂正後の請求項１に係る発明は、本件優先権主張日前の他の出願であって、その出願後に特許法第４１条第３項の規定により出願公開されたものとみなされた甲第２号証（特願平２−１２１３３４号の願書に最初に添付した明細書及び図面）に記載された発明と同一であり、しかも、本件の発明者がその出願前の特許出願に係る上記の発明をした者と同一ではなく、また本件の出願の時において、その出願人が上記特許出願の出願人と同一でもないので、特許法第２９条の２の規定により特許を受けることができないものであり、訂正後の請求項１に係る発明についての特許は、特許法第１２３条第１項第２号の規定により無効とすべきである旨主張し、証拠方法として、甲第１号証ないし甲第３号証を提出している。 
　また、平成１８年７月６日付けの弁駁書（以下、「弁駁書」という。）において甲第４号証ないし甲第９号証を提出し、甲第４号証ないし甲第６号証には、「周知技術１」が記載され、甲第７号証ないし甲第９号証には、「周知技術２」が記載されていると主張している。
　
　甲第１号証　特開平　２−　　３１４６号公報 
　甲第２号証　特願平　２−１２１３３４号の願書に最初に添付した明細書及び図面 
　甲第３号証　特開平　４−２２８１７１号公報 
　甲第４号証　特開昭６３−３１８１４４号公報（弁駁書で追加）
　甲第５号証　特開昭６１−１５６７５１号公報（弁駁書で追加）
　甲第６号証　特開昭５８−　５１５３８号公報（弁駁書で追加）
　甲第７号証　特開平　２−　２７５９１号公報（弁駁書で追加）
　甲第８号証　特開昭６２−１９５７８７号公報（弁駁書で追加）
　甲第９号証　特開昭５９−　　５４９０号公報（弁駁書で追加）
　
２．被請求人の主張
　被請求人は、訂正後の本件請求項１に係る発明は、甲第１号証に記載された発明ではないから、特許法第２９条第１項第３号に該当せず、訂正後の本件請求項１に係る発明は、当業者が甲第１号証に記載された発明に基づいて容易に発明することができたものではないから、特許法第２９条第２項の規定により特許を受けることができないものではなく、さらに、訂正後の本件請求項１に係る発明は、甲第２号証に記載された発明と同一ではないから、特許法第２９条の２の規定に違反してなされたものではなく、本件審判の請求は、成り立たない。本件審判の請求費用は、請求人の負担とするとの審決を求める旨主張している。 
　
第４　本件発明
　訂正後の本件請求項１に係る発明（以下、「本件発明」という。）は、訂正後の特許請求の範囲の請求項１に記載されている以下のとおりのものである。
　「【請求項１】第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し、前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。」
　
第５　刊行物及び先願明細書等の記載事項
１．特開平２−３１４６号公報（請求人が提出した甲第１号証） 
　本件優先権主張日前に頒布された刊行物である特開平２−３１４６号公報（以下、「引用刊行物」という。）は、「半導体記憶装置」（発明の名称）に関するものであって、第１図〜第６図とともに、以下の事項が記載されている。 
（ａ）「(1) 半導体基板上に、マトリクス状に配列された複数のメモリセル、各メモリセルと信号電荷授受を行う複数対のビット線、これらビット線と交差して配設されてメモリセル選択を行う複数本のワード線からなる複数個のメモリセルアレイ、および前記各ビット線対に接続されたセンスアンプが集積形成され、選択されたワード線を含むセルアレイに接続されたセンスアンプのみが活性化されるパーシャルアクティブ方式をとる半導体記憶装置において、全セルアレイのセンスアンプ駆動用電源線は共通接続され、前記センスアンプと前記センスアンプ駆動用電源線との間にクロック制御により選択的にこれらノード間を短絡するトランスファーゲートが設けられていることを特徴とする半導体記憶装置。 
　(2) 活性化したセンスアンプ部と非活性のセンスアンプ部を接続するセンスアンプ駆動用電源線の共通接続配線がメモリセルアレイ上のワード線のスナップ部を通過する請求項１記載の半導体記憶装置。」（特許請求の範囲） 
（ｂ）「（実施例） 
　　以下、本発明の実施例を説明する。 
　第１図は一実施例のＤＲＡＭの要部構成を示す。図において１はＤＲＡＭセル（またはダミーセル）である。ＤＲＡＭセルは第３図に示すように１個のＭＯＳトランジスタＱＨと１個のキャパシタＣＨにより構成される。３はこの様なＤＲＡＭセルが半導体基板上にマトリクス配置されたメモリセルアレイである。メモリセルアレイに対して各メモリセルアレイと情報電荷の授受を行う複数対のビット線ＢＬ，ＢＬ／（ＢＬ０，ＢＬ０／，ＢＬ１，ＢＬ１／…）およびメモリセル１を選択駆動するための複数本のワード線ＷＬ（ＷＬ０，ＷＬ１…）が配設されている。各ビット線対ＢＬ，ＢＬにはメモリセル１から読み出された情報を増幅するためのビット線センスアンプ２が設けられている。このビット線センスアンプ２は、第４図に示すように二個のｐチャネルＭＯＳトランジスタＱ２１，Ｑ２２と二個のｎチャネルＭＯＳトランジスタＱ２３，Ｑ２４から構成されたＣＭＯＳフリップフロップからなる周知のものであるが、従来とは異なって、ｐチャネル側の駆動用電源線φＳＡＰと二個のｐチャネルＭＯＳトランジスタＱ２１，Ｑ２２のソースとの間に、ｐチャネルＭＯＳトランジスタＱ２５からなるトランスファーゲートを設ける。同様にｎチャネル側の駆動用電源線φＳＡＮと二個のｎチャネルＭＯＳトランジスタＱ２３，Ｑ２４のソースとの間にｎチャネルＭＯＳトランジスタＱ２６からなるトランスファーゲートを設ける。選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化は、これらのトランスファーゲートＱ２５，Ｑ２６のゲートに入力されたビット線センスアンプ選択クロックφＳＳＰ，φＳＳＮにより行なわれる。ビット線ＢＬ，ＢＬ／はカラム選択クロックＣＳＬ（ＣＳＬ０，ＣＳＬ１…）をゲート入力とするトランスファーゲートトランジスタＱ１，Ｑ２を介して入出力線I/O ，I/O／ に接続される。４はビット線センスアンプアレイおよびデータ入出力部（以下センスアンプ部と略す）を示す。」（第２頁右下欄第１９行〜第３頁右上欄第１８行）
（なお、「ＢＬ／」という記載は、引用刊行物においては「ＢＬ」という文字列の上に「−」を付加したものとして表記されている。他の「／」を伴った記載も同様。以下も同様の表記方法を使用する。） 
（ｃ）「第２図は、半導体基板上に第１図で示したDRAM要部構成を複数個配置した構成を示す。複数個のメモリセルアレイ３（３１，３２，…）とセンスアンプ４（４１，４２，…）が図のように配置されている。ここでは、ロウアドレスストローブ信号（ＲＡＳ／）が活性の時に同時に選択されるメモリセルアレイがチップ全体の半分である、二分の一パーシャルアクティブ方式の場合について説明する。ＲＡＳ／が活性の時に同時に選択されるワード線は、偶数番目のセルアレイ、あるいは奇数番目のセルアレイだけに含まれ、偶数番目のセルアレイのワード線と奇数番目のセルアレイのワード線が同時に選択されることはない。各センスアンプ部にはセンスアンプ部によって異ったビット線センスアンプ選択クロックφＳＳＰ（φＳＳＰ１，φＳＳＰ２…），φＳＳＮ（φＳＳＮ１，φＳＳＮ２…）が配設されている。各センスアンプ部に配設されたセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮは活性化されるセンスアンプ部と非活性のセンスアンプ部で最小限一箇所以上お互いに接続されている。この実施例では、セルアレイの外部で共通接続配線６１〜６６および７１〜７６により、セルアレイ内部で共通接続配線６７〜６９および７７〜７９により、共通接続されている。一般にワード線は、その配線遅延を小さくするためにポリシリコンに代表される第１の配線材料と、それよりも抵抗率の小さい、アルミニウムに代表される第２の配線材料からなる２重構造を取り、第１の配線材料と第２の配線材料とは、セルアレイ中で最低１箇所以上互いに接続されている。この接続部分をワード線のスナップ部と呼ぶ。このワード線のスナップ部では、ビット線の間隔が他に比べて大きくなっているため、この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。従って、セルアレイの内部を通す共通接続配線６７〜６９および７７〜７９は、ワード線のスナップ部を通す。」（第３頁右上欄第１９行〜右下欄第１５行）
（ｄ）「第２図において、５（５１，５２，…）はセンスアンプ駆動用電源クロックの発生およびイコライズ回路である。このセンスアンプ駆動用電源クロックの発生およびイコライズ回路は第５図に示すように、センスアンプ活性時にｐチャネル側電源線φＳＡＰを電源電圧ＶＣＣに、ｎチャネル側電源線φＳＡＮを接地電圧ＶＳＳにそれぞれ短絡するＰチャネルＭＯＳトランジスタＱ５１，ＮチャンネルＭＯＳトランジスタＱ５２と、イコライズ用クロックφＥＱＬをゲート入力信号とし、ＲＡＳ／が非活性時にφＳＡＰとφＳＡＮをイコライズするＮチャネルＭＯＳトランジスタＱ５５、および、ＲＡＳ／が非活性時にφＳＡＰ，φＳＡＮの電位をビット線のプリチャージの電位と等しいＶＥＱＬにプリチャージするため、ＶＥＱＬとφＳＡＰおよびＶＥＱＬとφＳＡＮを短絡するＮチャネルＭＯＳトランジスタＱ５３，Ｑ５４により構成される。センスアンプ駆動用電源線φＳＡＰ，φＳＡＮは複数個のセンスアンプ部にわたって共通であるかから、電源クロックおよびイコライズ回路５は各センスアンプ部ごとに配置しなくても良いが、ＲＡＳ／の活性時にＶＣＣとφＳＡＰ，ＶＳＳとφＳＡＮの電位ができるだけ等しくなるように、各センスアンプ部ごとに配置することが望ましい。」（第３頁右下欄第１６行〜第４頁左上欄第１９行） 
（ｅ）「このように構成されたＤＲＡＭの動作を次に説明する。 
　まず情報読み出し動作について説明する。第６図は読み出し動作時の主要ノードの動作タイミング波形を示している。ロウアドレスストローブ信号ＲＡＳ／が“Ｈ”レベルから“Ｌ”レベルに変化したのを受けてワード線ＷＬが立上がる前に、イコライズ用クロックφＥＱＬが“Ｌ”レベルになり、イコライズ用ＭＯＳトランジスタＱ５５，プリチャージ用ＭＯＳトランジスタＱ５３，Ｑ５４がオフとなる。次にワード線ＷＬが立上がり、メモリセルの情報がビット線ＢＬ，ＢＬ／に現われてからビット線センスアンプ２のｐチャネル側電源線φＳＡＰがプリチャージレベルのＶＢＬから“Ｈ”に、ｎチャネル側電源線φＳＡＮがＶＢＬから“Ｌ”に変化して活性となる。しかしこの時点では、ビット線センスアンプ選択クロックφＳＳＰ，φＳＳＮが非活性であり、トランスファーゲートＱ２５，Ｑ２６がオフしているため、ビット線センスアンプ２は動作しない。なお、電源線φＳＡＮ，φＳＡＰが活性となるのはイコライズ用クロックφＥＱＬが“Ｈ”から“Ｌ”に変化した後であれば、ワード線ＷＬが立上がる前でもよい。ワード線ＷＬが立上がり、電源線φＳＡＰ，φＳＡＮが活性化した後に選択されたワード線を含むセルアレイに接続されたセンスアンプ部のビット線センスアンプ選択クロックφＳＳＮが“Ｌ”から“Ｈ”となり、トランスファゲートＱ２６がオンしてビット線センスアンプ２のＮチャネルＭＯＳトランジスタＱ２３，Ｑ２４からなるフリップフロップが動作する。メモリセルの情報が“Ｌ”であるならば、ビット線ＢＬの電荷を放電し、その電位を“Ｌ”にする。次にビット線センスアンプ選択クロックφＳＳＰが“Ｈ”から“Ｌ”となり、トランスファーゲートＱ２５がオンしてビット線センスアンプ２のｐチャネルＭＯＳトランジスタＱ２１，Ｑ２２からなるフリップフロップが動作し、ビット線ＢＬ／に電荷を充電しその電位を“Ｈ”にする。ＢＬが“Ｌ”，ＢＬ／が“Ｈ”になった状態でカラム選択クロックＣＳＬが“Ｌ”から“Ｈ”となり、ビット線ＢＬ，ＢＬ／の情報が入出力線I/O ，I/O／ に伝達される。」（第４頁左上欄第２０行〜左下欄第２０行）
（ｆ）「[発明の効果] 
　　以上のように本発明によれば、パーシャルアクティブ方式のＤＲＡＭにおいてビット線センスアンプ駆動用電源線とビット線センスアンプの間にトランスファーゲートを設け、そのトランスファーゲートのオン，オフにより活性，非活性のビット線センスアンプを決定するようにし、ビット線センスアンプ駆動用電源線を活性，非活性のビット線センスアンプ間で共通接続することにより、電源線での電圧降下を抑え、高速の読み出しが可能となる。また、ビット線センスアンプ用電源線を細くすることができるから、ＤＲＡＭの高集積化が可能になる。」（第５頁左上欄第１１行〜同頁右上欄第３行） 
　ここで、図面の第２図の符号「６４〜６６」及び「７４〜７６」は、「６１〜６３」、「６７〜６９」、「７１〜７３」及び「７７〜７９」との対応関係並びに引用刊行物の第３頁左下欄第１５行〜同頁右下欄第２行の記載からみて、互いに逆のものに入れ替わった誤記であると認める。 
　そこで、第２図の「６４〜６６」は「７４〜７６」であり、「７４〜７６」は「６４〜６６」であると認定した上で、引用刊行物の第３頁右上欄第１９行〜同頁右下欄第１５行の記載を参照すると、第２図には、半導体基板上に、４つのメモリセルアレイ（３１，３２，３３，３４）と４つのセンスアンプ部（４１，４２，４３，４４）とを第１の方向（横方向）に交互に配置した構成において、 
 （１）前記第１の方向であって、メモリセルアレイの外部に２組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６）、メモリセルアレイの内部に１組の共通接続配線（６７〜６９と７７〜７９）を配置することによって、前記第１の方向に３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）を配置すること、 
 （２）前記第１の方向に交差する第２の方向であって、前記４つのセンスアンプ部（４１，４２，４３，４４）の各々の内部に１組ずつのｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮを配置することによって、前記第１の方向と交差する第２の方向（縦方向）に４組のｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮを配置すること、及び、 
 （３）前記３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）のうちの３本の共通接続配線（６１〜６３，６４〜６６，６７〜６９）と前記４組のセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうちの４本のｐチャネル側センスアンプ駆動用電源線φＳＡＰとを電気的に接続し、前記３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）のうちの残りの３本の共通接続配線（７１〜７３，７４〜７６，７７〜７９）と前記４組のセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうちの４本のｎチャネル側センスアンプ駆動用電源線φＳＡＮとを電気的に接続することが記載されている。 
　
　なお、請求人は、弁駁書において、『「メモリセルアレイの内部に配置された１組の共通接続配線（６７〜６９と７７〜７９）」は，１組である必要はなく，最低１組，実際には多数組の共通接続配線（６７〜６９と７７〜７９）であってもよい』（弁駁書第３５頁第２２行〜第２４行）と主張している。
　しかしながら、平成１８年（行ケ）第１０４８５号判決の「第４　４　取消事由３（引用発明の認定の誤り）について」に説示されるように、引用刊行物に「セルアレイの内部を通す共通接続配線６７〜６９および７７〜７９は、ワード線のスナップ部を通す。」との記載があるとしても、引用刊行物の上記（ｃ）の記載によれば、上記「ワード線スナップ部」と呼ばれる「セルアレイ中で最低１箇所以上互いに接続されている」部分は、ワード線を構成する「ポリシリコンに代表される第１の配線材料」と、「それよりも抵抗率の小さい、アルミニウムに代表される第２の配線材料」とがセルアレイ中で接続されている部分であり、その第１及び第２の配線材料とが１箇所以上接続されていることを示しているに止まり、このことが、直ちに共通接続配線が多数組存在することを示すものとはいえない。これは、上記（ｃ）の「…このワード線のスナップ部では、ビット線の間隔が他に比べて大きくなっているため、この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。従って、セルアレイの内部を通す共通接続配線６７〜６９および７７〜７９は、ワード線のスナップ部を通す。」との記載からも裏付けられる。なぜなら、同記載によれば、配線によるビット線へのノイズの影響を小さくするために、「６７〜６９および７７〜７９」で示される１組の「共通接続配線」を、「ワード線のスナップ部」に通すことが理解できるからである。
　したがって、請求人の上記主張は採用することができない。
　
　よって、引用刊行物には、 
　「第１の方向に配置された３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）であって、メモリセルアレイの外部に配置された２組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６）及びメモリセルアレイの内部に配置された１組の共通接続配線（６７〜６９と７７〜７９）と、 
　前記第１の方向に交差する第２の方向に配置された４組のｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮであって、４つのセンスアンプ部（４１，４２，４３，４４）の各々の内部に１組ずつ配置されたｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮとを有し、 
　前記３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）のうちの３本の共通接続配線（６１〜６３，６４〜６６，６７〜６９）と前記４組のセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうちの４本のｐチャネル側センスアンプ駆動用電源線φＳＡＰとが電気的に接続され、前記３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）のうちの残りの３本の共通接続配線（７１〜７３，７４〜７６，７７〜７９）と前記４組のセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうちの４本のｎチャネル側センスアンプ駆動用電源線φＳＡＮとが電気的に接続されており、 
　さらに、 
　センスアンプの活性時に前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰを電源電圧ＶＣＣに、前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮを接地電圧ＶＳＳに、それぞれ短絡するセンスアンプ駆動用電源クロックの発生およびイコライズ回路と、 
　各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰとの間にそれぞれ設けられたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮとの間にそれぞれ設けられたｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲートとを備えたことを特徴とする半導体記憶装置。」（以下、「引用刊行物発明」という。）が記載されている。 
 　 
　２．特願平２−１２１３３４号の願書に最初に添付した明細書及び図面（請求人が提出した甲第２号証） 
　本件優先権主張日前の他の出願であって、その出願後に特許法第４１条第３項の規定により出願公開されたものとみなされた特願平２−１２１３３４号の願書に最初に添付した明細書及び図面（以下、「先願明細書等」という。特開平４−２２８１７１号公報（請求人が提出した甲第３号証）も参照。）は、「半導体集積回路」（発明の名称）に関するものであって、第１図、第３図及び第４図とともに、以下の事項が記載されている（なお、以下に示す事項のすべては、図面番号の変更等の形式的な差異はあるものの、特開平４−２２８１７１号公報により、実質的に出願公開されている。）。
（ａ）「【発明が解決しようとする課題】
　このように従来技術においては、将来のＵＬＳＩで顕著になる負荷容量や配線抵抗の増加に伴う充放電時間の遅延に対処することが困難になる。
　本発明の目的は、このような問題を改善し、高速で動作可能な半導体集積回路技術を提供することにある。
【課題を解決するための手段】
　上記目的は、選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し、該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより達成される。
【作用】
　上記手段によって、各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少するため、充放電の時定数を大幅に低減でき、高速に動作するＵＬＳＩを供することができるようになる。」（明細書第４頁第１行〜第１８行）
（ｂ）「第１図は、本発明の第１の実施例である。この回路は各センスアンプＳＡ内に、センスアンプ駆動用ＭＯＳトランジスタ（ＭＰ４，ＭＮ４）を設け、センスアンプ用電源線をメモリブロック（ＭＡ０〜ＭＡｉ）間で接続し共用したものである。この、センスアンプ駆動用ＭＯＳトランジスタの定数はセンスアンプを構成するＭＯＳトランジスタの定数と同程度でよい。」（明細書第５頁第１１行〜第１８行） 
（ｃ）「本発明では、センスアンプ用電源線を選択メモリブロック（ＭＡ０）と非選択メモリブロック（ＭＡ１〜ＭＡｉ）間で接続し共用しているため、電源線抵抗を小さくできる。このため、センスアンプを構成するトランジスタのソース電圧の上昇が小さくなり、センスアンプを構成するトランジスタが十分オンし、データ線を高速で増幅できる。」（明細書第６頁第１０行〜第１６行） 
（ｄ）「一方、図２に示すような従来の構造では、センスアンプ用駆動信号線をメモリブロック（ＭＡ０〜ＭＡｉ）間で接続し共用できないため、信号線の抵抗が大きくなる。このため、センスアンプを構成するトランジスタのソ−ス電圧が大きく上昇し、センスアンプを構成するトランジスタが十分オンせず、デ−タ線を高速で増幅できなくなる。」（明細書第７頁第５行〜第１１行）
（ｅ）「第３図は、本発明の第１の実施例をダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）のＬＳＩチップ上に配置した具体例である。本実施例では、電源線および接地線に複数のボンディングパッドを設けている。このため、電源線の抵抗を小さくでき、さらに高速化できる。この例では、ボンディングパッドは中央に１列に配置しているがチップの縁に２列に配置してもよい。」（明細書第８頁第４行〜第１１行） 
（ｆ）「第４図ないし第７図は本発明の第１の実施例のセンスアンプＳＡ及びセンスアンプ駆動用トランジスタのレイアウトの具体例である。 
　第４図はセンスアンプ（ＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１）毎にセンスアンプ駆動用トランジスタ（ＭＰ４，ＭＮ４）を設けた場合のレイアウト例・・・である。なお、図中の二点鎖線はＭＯＳトランジスタの拡散層、破線はＭＯＳトランジスタのゲート層、実線は第１の配線層、一点鎖線は第２の配線層、四角に×は拡散層およびゲート層と第１の配線層を接続するための穴、四角に／は第１の配線層と第２の配線層を接続する穴である。」（明細書第８頁第１６行〜第９頁第１５行） 
（ｇ）「【発明の効果】 
　以上説明したように、本実施例によれば、１つの配線につながる負荷容量を著しく低減できるため、高速で動作するメモリ回路を提供できる。」（明細書第１３頁第７行〜第１０行） 
（ｈ）「符号の説明 
ＭＰ０，ＭＮ０，ＭＰ１，ＭＮ１，ＳＡ，ＳＡ’…センスアンプ、ＭＣ…メモリセル、ＰＣ…プリチャージ回路、Ｉ／Ｏ…読出し書込み信号入力端子、ＭＡ０〜ＭＡｉ…メモリブロック、・・・ＶＰ０〜ＶＰｉ，ＶＮ０〜ＶＮｉ…センスアンプ駆動信号入力端子、ＶＤＬ…データ線充電電圧端子、ＭＰ２，ＭＮ２，ＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４，ＭＰＤ，ＭＮＤ…センスアンプ駆動用トランジスタ、ＶＳＳ…接地電圧端子、ＸＤＥＣ…Ｘデコーダ、ＹＤＥＣ…Ｙデコーダ、・・・」（明細書第１４頁第３行〜第１５行） 
　また、図面の第１図（ａ）には、（ｉ＋１）個のメモリブロック（ＭＡ０〜ＭＡｉ）を第１の方向（縦方向）に配置した構成に対して、 
（１）前記第１の方向であって、前記（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組配置し、前記（ｉ＋１）個のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組配置することによって、前記第１の方向に３組のセンスアンプ用電源線の組を配置すること、 
（２）前記第１の方向と交差する第２の方向（横方向）であって、前記（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組配置し、前記（ｉ＋１）個の各々のメモリブロック（ＭＡ０〜ＭＡｉ）の内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組ずつ配置することによって、前記第１の方向と交差する第２の方向に（ｉ＋３）組のセンスアンプ用電源線の組を配置すること、及び、 
（３）前記第１の方向に配置された３組のセンスアンプ用電源線の組と、前記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線同士を電気的に接続することが記載されている。　
　さらに、第１図（第１の実施例）のセンスアンプ及びセンスアンプ駆動用トランジスタのレイアウトの具体例である、図面の第４図には、第４図（ａ）として、センスアンプを構成するトランジスタＭＰ０，ＭＰ１，ＭＮ０，ＭＮ１、センスアンプ駆動用トランジスタＭＰ４，ＭＮ４及びセンスアンプ用電源線ＶＤＬ，ＶＳＳを含む回路が示され、第４図（ｂ）には、センスアンプを構成するトランジスタＭＰ０，ＭＰ１（ＭＮ０，ＭＮ１）、センスアンプ駆動用トランジスタＭＰ４（ＭＮ４）及びセンスアンプ用電源線ＶＤＬ（ＶＳＳ）を、この順序で近接して配置したレイアウトが示されているとともに、特にセンスアンプ駆動用トランジスタＭＰ４（ＭＮ４）とセンスアンプ用電源線ＶＤＬ（ＶＳＳ）との電気的な接続構造については、センスアンプ駆動用トランジスタＭＰ４（ＭＮ４）の拡散層（二点鎖線）と第１の配線層（実線）とを接続する穴（四角に×）に対して、該第１の配線層（実線）とセンスアンプ用電源線ＶＤＬ（ＶＳＳ）である第２の配線層（一点鎖線）とを接続する穴（四角に／）を最寄りの部分に設けること、すなわち、センスアンプ駆動用トランジスタＭＰ４（ＭＮ４）にセンスアンプ用電源線ＶＤＬ（ＶＳＳ）の最寄りの箇所から電源供給することが示されている。 
　
　なお、請求人は、弁駁書において、『先願明細書等の開示は，これら配線群の本数を図面に記載されたところに限るものではなく，第１の方向に３組開示されているのであれば，実質的に多数の配線群が開示されていることが理解される』（弁駁書第４６頁第４行〜第７行）と主張している。
　しかしながら、平成１８年（行ケ）第１０４８５号判決の「第４　１１　取消事由１０（先願発明の認定の誤り）について」に説示されるように、先願明細書等の上記（ａ）〜（ｄ）の記載及び第１図によれば、先願明細書等に記載された発明は、センスアンプ群を複数のメモリブロックに対応させて分割し、そのセンスアンプ群毎にセンスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け、これを該メモリブロック（ＭＡ０〜ＭＡｉ）間で接続し共用する構成を採用することにより、負荷容量や配線抵抗の増加に伴う充放電時間の遅延という問題を改善し、高速で動作可能な半導体集積回路技術を提供するものと認められる。
　したがって、先願明細書等に記載された発明は、センスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け、これを該メモリブロック（ＭＡ０〜ＭＡｉ）間で接続し共用するものであるが、そのセンスアンプ駆動用の電源線の組数については、先願明細書中にも、第１図（ａ），（ｄ）のとおりメモリセルアレイの内部のセンスアンプ駆動用の電源線が１組開示された図面があるに止まり、これ以外に、上記電源線の組数について示唆する記載は何ら見当たらない。
　また、先願明細書等には、上記（ａ）に「各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少する」との作用に関する記載があるが、「分割」とはセンスアンプ群を複数のブロックに分けるという意味で使用されており、センスアンプ群毎のセンスアンプ駆動用の電源線が複数のブロック（ｎ）に分割することで構成されるために、「各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少する」という作用を得るものと認められるのであるから、上記の「１／ｎ（ｎ：分割数）」のｎは，メモリセルアレイの内部のセンスアンプ駆動用の電源線の組数に結びつくものではなく、分割されたメモリブロック及びセンスアンプ群のブロック数を意味するに過ぎないと解するのが相当である。
　したがって、請求人の上記主張は採用することができない。
　 
　よって、先願明細書等には、 
　「第１の方向であって、（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組、前記（ｉ＋１）個のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組、それぞれ配置し、 
　前記第１の方向と交差する第２の方向であって、前記（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組、前記（ｉ＋１）個の各々のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組ずつ、それぞれ配置し、 
　前記第１の方向に配置された３組のセンスアンプ用電源線の組と、前記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線同士を電気的に接続し、 
　複数のセンスアンプのそれぞれに対応して、センスアンプ駆動用トランジスタＭＰ４，ＭＮ４を配置し、 
　前記センスアンプ駆動用トランジスタＭＰ４に、該センスアンプ駆動用トランジスタＭＰ４に近接して配置されたデータ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し、前記センスアンプ駆動用トランジスタＭＮ４に、該センスアンプ駆動用トランジスタＭＮ４に近接して配置された接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給したことを特徴とするＤＲＡＭ。」（以下、「先願発明」という。）が記載されている。 
　　               
第６　当審の判断
１．引用刊行物発明との対比について 　
（ａ）本件発明と引用刊行物発明とを比較すると、引用刊行物発明の「共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）」及び「ｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮ」は、本件発明の「第１の配線群」及び「第２の配線群」にそれぞれ相当するから、引用刊行物発明の「第１の方向に配置された３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）であって、メモリセルアレイの外部に配置された２組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６）及びメモリセルアレイの内部に配置された１組の共通接続配線（６７〜６９と７７〜７９）と」、「前記第１の方向に交差する第２の方向に配置された４組のｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮであって、４つのセンスアンプ部（４１，４２，４３，４４）の各々の内部に１組ずつ配置されたｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮとを有」することは、本件発明の「第１の方向に」「複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に」「複数の第２の配線群を形成し」たことに相当する。 
（ｂ）さらに、引用刊行物発明の「前記３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）のうちの３本の共通接続配線（６１〜６３，６４〜６６，６７〜６９）と前記４組のセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうちの４本のｐチャネル側センスアンプ駆動用電源線φＳＡＰとが電気的に接続され、前記３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）のうちの残りの３本の共通接続配線（７１〜７３，７４〜７６，７７〜７９）と前記４組のセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうちの４本のｎチャネル側センスアンプ駆動用電源線φＳＡＮとが電気的に接続され」たことは、「共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）」（本件発明の「第１の配線群」に相当）と「センスアンプ駆動用電源線φＳＡＰ，φＳＡＮ」（本件発明の「第２の配線群」に相当）の、電源電圧ＶＣＣに接続される等電位のもの同士、及び、接地電圧ＶＳＳに接続される等電位のもの同士を電気的に接続したことであるから、本件発明の「前記第１の配線群と前記第２の配線群間を等電位のもの同士で」「電気的に接続し」たことに相当する。 
（ｃ）引用刊行物発明の「ビット線センスアンプ」は、本件発明の「感知増幅器」に相当し、また、引用刊行物発明の「センスアンプ部」は、引用刊行物の第１図に示されているように、複数個のビット線センスアンプの配列によって構成されているものであるから、本件発明の「感知増幅器列」に相当する。そして、引用刊行物発明の「トランスファーゲート」が電気的な回路の一種であることは明らかであるので、引用刊行物発明の「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰとの間にそれぞれ設けられたｐチャネルＭＯＳトランジスからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮとの間にそれぞれ設けられたｎチャネルＭＯＳトランジスからなる複数のトランスファーゲートとを備えたこと」は、本件発明の「複数の」「回路を」「各感知増幅器列に対してそれぞれ」「配置し」たことに相当する。 
（ｄ）また、引用刊行物発明において、「ｐチャネルＭＯＳトランジスからなる複数のトランスファーゲート」に対しては「ｐチャネル側センスアンプ駆動用電源線φＳＡＰ」から電源供給がなされ、「ｎチャネルＭＯＳトランジスからなる複数のトランスファーゲート」に対しては「ｎチャネル側センスアンプ駆動用電源線φＳＡＮ」から電源供給がなされることは明らかであるので、引用刊行物発明の「複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰとの間にそれぞれ設けられたｐチャネルＭＯＳトランジスからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮとの間にそれぞれ設けられたｎチャネルＭＯＳトランジスからなる複数のトランスファーゲートとを備えたこと」は、本件発明の「前記複数の」「回路に前記第１および第２の配線群」「から電源供給したこと」に相当する。
  　 
　よって、本件発明と引用刊行物発明とは、 
　「第１の方向に複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し、前記第１の配線群と前記第２の配線群とを等電位のもの同士で電気的に接続し、複数の回路を各感知増幅器列に対してそれぞれ配置し、前記複数の回路に前記第１および第２の配線群から電源供給したことを特徴とする半導体記憶装置。」である点で一致し、次の点で相違する。 
　
　（相違点１） 
　本件発明においては、「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し」ているのに対して、　
　引用刊行物発明においては、「第１の方向に配置された３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）であって、メモリセルアレイの外部に配置された２組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６）及びメモリセルアレイの内部に配置された１組の共通接続配線（６７〜６９と７７〜７９）と」、「前記第１の方向に交差する第２の方向に配置された４組のｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮであって、４つのセンスアンプ部（４１，４２，４３，４４）の各々の内部に１組ずつ配置されたｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮとを有」している点。 
　（相違点２）
　本件発明においては、「前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して、　
　刊行物発明においては、「前記３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）のうちの３本の共通接続配線（６１〜６３，６４〜６６，６７〜６９）と前記４組のセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうちの４本のｐチャネル側センスアンプ駆動用電源線φＳＡＰとが電気的に接続され、前記３組の共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）のうちの残りの３本の共通接続配線（７１〜７３，７４〜７６，７７〜７９）と前記４組のセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうちの４本のｎチャネル側センスアンプ駆動用電源線φＳＡＮとが電気的に接続され」ている点。
　（相違点３） 
　本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているのに対して、　
　引用刊行物発明においては、「センスアンプの活性時に前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰを電源電圧Ｖｃｃに、前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮを接地電圧Ｖｓｓに、それぞれ短絡するセンスアンプ駆動用電源クロックの発生およびイコライズ回路」と「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰとの間にそれぞれ設けられたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮとの間にそれぞれ設けられたｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲート」とを有している点。 
　（相違点４） 
　本件発明においては、「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して、　
　引用刊行物発明においては、「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰとの間にそれぞれ設けられたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮとの間にそれぞれ設けられたｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲートとを備えた」点。 
 　 
　以下、上記の各相違点について検討する。  　 
　［相違点１について］ 
　引用刊行物発明においては、「共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）」（本件発明の「第１の配線群」に相当）が「第１の方向」に複数（３組）配置されるものの、その具体的な配置が、メモリセルアレイの外部に２組及びメモリセルアレイの内部に１組となっている点、並びに、「ｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮ」（本件発明の「第２の配線群」に相当）が「第２の方向」に複数（４組）配置されるものの、その具体的な配置が、４つのセンスアンプ部（４１，４２，４３，４４）の各々の内部に１組ずつとなっている。 
　一方、本件発明においては、「第１の配線群」については「第１の方向に」「形成し」と規定し、「第２の配線群」については「第２の方向に」「形成し」と規定し、それらの具体的な配置について、本件発明が「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」すること及び「前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線」を備えているから、この点において、本件発明は、引用刊行物発明と相違する。
　また、本件発明においては、第１の配線群及び第２の配線群は、それぞれ「第１の方向に電源線および接地線からなる複数の第１の配線群」及び「前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群」であって、「複数の第１の配線群」及び「複数の第２の配線群」のいずれもが、「電源線および接地線」からなるものである。
　一方、引用刊行物には、「各ビット線対ＢＬ，ＢＬにはメモリセル１から読み出された情報を増幅するためのビット線センスアンプ２が設けられている。このビット線センスアンプ２は、第４図に示すように二個のｐチャネルＭＯＳトランジスタＱ２１，Ｑ２２と二個のｎチャネルＭＯＳトランジスタＱ２３，Ｑ２４から構成されたＣＭＯＳフリップフロップからなる周知のものであるが、従来とは異なって、ｐチャネル側の駆動用電源線φＳＡＰと二個のｐチャネルＭＯＳトランジスタＱ２１，Ｑ２２のソースとの間に、ｐチャネルＭＯＳトランジスタＱ２５からなるトランスファーゲートを設ける。同様にｎチャネル側の駆動用電源線φＳＡＮと二個のｎチャネルＭＯＳトランジスタＱ２３，Ｑ２４のソースとの間にｎチャネルＭＯＳトランジスタＱ２６からなるトランスファーゲートを設ける。選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化は、これらのトランスファーゲートＱ２５，Ｑ２６のゲートに入力されたビット線センスアンプ選択クロックφＳＳＰ，φＳＳＮにより行なわれる。」（第３頁左上欄第１２行〜右上欄第１２行）、及び「第２図において、５（５１，５２，…）はセンスアンプ駆動用電源クロックの発生およびイコライズ回路である。このセンスアンプ駆動用電源クロックの発生およびイコライズ回路は第５図に示すように、センスアンプ活性時にｐチャネル側電源線φＳＡＰを電源電圧ＶＣＣに、ｎチャネル側電源線φＳＡＮを接地電圧ＶＳＳにそれぞれ短絡するＰチャネルＭＯＳトランジスタＱ５１，ＮチャンネルＭＯＳトランジスタＱ５２と、イコライズ用クロックφＥＱＬをゲート入力信号とし、ＲＡＳ／が非活性時にφＳＡＰとφＳＡＮをイコライズするＮチャネルＭＯＳトランジスタＱ５５、および、ＲＡＳ／が非活性時にφＳＡＰ，φＳＡＮの電位をビット線のプリチャージの電位と等しいＶＥＱＬにプリチャージするため、ＶＥＱＬとφＳＡＰおよびＶＥＱＬとφＳＡＮを短絡するＮチャネルＭＯＳトランジスタＱ５３，Ｑ５４により構成される。センスアンプ駆動用電源線φＳＡＰ，φＳＡＮは複数個のセンスアンプ部にわたって共通であるかから、電源クロックおよびイコライズ回路５は各センスアンプ部ごとに配置しなくても良いが、ＲＡＳ／の活性時にＶＣＣとφＳＡＰ，ＶＳＳとφＳＡＮの電位ができるだけ等しくなるように、各センスアンプ部ごとに配置することが望ましい。」（第３頁右下欄第１６行〜第４頁左上欄第１９行）との記載があり、第４図、第５図の図面がある。
　そして、上記記載及び図面によれば、引用刊行物発明のセンスアンプ（第４図）は、そのセンスアンプ活性時に、ＰチャネルＭＯＳトランジスタＱ５１及びＮチャンネルＭＯＳトランジスタＱ５２を介して、電源電圧ＶＣＣとなるｐチャネル側駆動用電源線φＳＡＰ及び接地電圧ＶＳＳとなるｎチャネル側駆動用電源線φＳＡＮに接続されるものであるから、ｐチャネル側駆動用電源線φＳＡＰ及びｎチャネル側駆動用電源線φＳＡＮは、センスアンプ（第４図）に電源を供給しこれを駆動する配線であるとは言えるが、センスアンプを駆動する回路（第５図）に電源を供給する電源線、接地線に相当するものということはできない。そして、引用刊行物において、センスアンプを駆動する回路（第５図）に電源を供給するものについては、僅かに第５図において、左上部に位置しＰチャネルＭＯＳトランジスタＱ５１を介して電源電圧ＶＣＣにつながる電源線、及び、右上部に位置しＮチャンネルＭＯＳトランジスタＱ５２を介して接地電圧ＶＳＳにつながる接地線であることを示唆する配線が記載されているが、二つの配線が略平行に記載されているのみで交差もしておらず、各配線群が具体的にどのような方向にどのような状態で形成されているかは不明であり、これ以外には、センスアンプを駆動する回路に電源を供給する配線についての記載自体がそもそも見当たらない。
　以上によれば、引用刊行物発明との相違点１に係る構成である電源線および接地線からなる配線群の形成の状態につき、引用刊行物発明においては、各配線群が具体的にどのような方向にどのような状態で形成されているかがそもそも明らかでないのであるから、相違点１は実質的な相違点であるというべきであるし、かかる引用刊行物発明に基づいて、当業者が、上記相違点１についての本件発明の構成を容易に想到できたものということもできないことは、平成１８年（行ケ）第１０４８５号判決の「第４　５　取消事由４（引用発明との相違点１の判断の誤り）について」に説示されるとおりである。
　したがって、当業者が、引用刊行物に記載された発明に基づいて、本件発明の「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し」たとの構成を容易に発明をすることができたものとは言えない。
　
　なお、請求人は、弁駁書において、『半導体分野においては、「電源線と接地線からなる第１配線群とこれに直交する電源線と接地線からなる第２の配線群とが絶縁状態で形成され、前記第１の配線群と第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続すること」は周知技術である』（弁駁書第２２頁第１１〜１５行）と主張しているが、甲第４号証ないし甲第６号証はいずれも一般的な半導体集積回路の配線構造に関するものであって、「複数の記憶素子群および感知増幅器列」を備えた「半導体記憶装置」における配線構造に関するものではないから、請求人が周知技術と主張する構成は、少なくとも、「複数の記憶素子群および感知増幅器列」を備えた「半導体記憶装置」に関して、請求人が周知技術と主張する上記構成が周知であるということはできず、また、甲第４号証ないし甲第６号証に一般的な半導体集積回路の配線構造に関する配線の接続構造が記載されていたとしても、これら記載事項と引用刊行物に記載される発明とに基づいて、当業者が、相違点１についての本件発明の構成を容易に想到できたものとは言えない。
　
　［相違点２について］
　［相違点１について］において検討したとおり、引用刊行物発明は、本件発明の「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群」を「形成し」たことに相当する構成を備えていない。
　したがって、引用刊行物発明が、本件発明の「電源線および接地線」からなる「複数の第１の配線群」及び「複数の第２の配線群」について、「前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続」することに相当する構成を備えていないことは明らかである。
　よって、当業者が、引用刊行物に記載された発明に基づいて、本件発明の「前記第１の配線群と前記第２の配線群間を等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」たとの構成を容易に想到できたものとは言えない。
　
　［相違点３について］ 
　相違点３は、以下の３つに大別できる。
・相違点３−１
　本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」との構成を備えているのに対して、引用刊行物発明は、前記構成を備えていない点。 
・相違点３−２ 
　本件発明においては、「感知増幅器を駆動する」「感知増幅器駆動回路」を有しているのに対して、引用刊行物発明においては、「センスアンプ駆動用電源クロックの発生およびイコライズ回路」と、「ｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲート」及び「ｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲート」とを有している点。 
・相違点３−３ 
　本件発明においては、「複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているのに対して、引用刊行物発明においては、「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰとの間にそれぞれ設けられたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲートと、前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮとの間にそれぞれ設けられたｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲートとを備えた」点。
　　
　［相違点３−１について］
　本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」との記載からは、「メッシュ状」とは、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において、電源線同士で構成されたものの形態、及び、接地線同士で構成されたものの形態、を示す用語であると認められ、また、本件発明の「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」の記載からは、「メッシュ状」とは、電源線および接地線からなる複数の第１の配線群及び第２の配線群により構成された形態を示す用語と認められる。
　また、広辞苑第五版（岩波書店）によれば「メッシュ」とは「網の目」を意味し、かかる「網の目」とは「緻密に組まれているものにたとえる」ものである。そして、本件発明が、「メッシュ」そのものではなく「メッシュ状」という文言を使用し、形状（状態）を表していることに照らせば、「メッシュ状」との文言は、網の目状に、「緻密に組まれているものにたとえる」という意味を有すると認められる。
　さらに、本件発明の特許請求の範囲（請求項１）の記載から、複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において、該複数の各感知増幅器列に対してそれぞれ分散配置された複数の感知増幅器駆動回路に、第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した構成が把握できることを併せ考慮すれば、当業者は、「メッシュ状とは」、網の目状に、緻密に組まれているものと理解するというべきであり、これは、平成１８年（行ケ）第１０４８５号判決の「第４　３　取消事由２（訂正発明の要旨の認定の誤り）について」に説示されるとおりである。
　ここで、本件特許明細書には、「メッシュ」又は「メッシュ状」の定義はされていない。
　しかしながら、「メッシュ状」に関して、本件特許明細書の、【００１５】段落ないし【００１７】段落、【００１９】段落、【００２１】段落、【００２４】段落、【００２９】段落、【００３３】段落、【００３４】段落及び【００３７】段落ないし【００３９】段落に記載があり、これらの記載より、本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」することの効果に関して、「複数の第１の配線群と複数の第２の配線群とをそれらの交点で等電位のもの同士でスルーホール部によって相互に接続することにより、第１および第２の配線群をメッシュ状に構成し、かつ感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに、メッシュ状となって配線抵抗が小さくなった第１および第２の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給するので、感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり、このレイアウトにより、感知増幅器の感知増幅遅延時間を短くすることが可能となり、全体としてアクセスタイムを短くすることができる。　また、感知増幅器駆動回路に給電する電源配線（第１および第２の配線群）をメッシュ状に構成すると、感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり、上記電源配線の幅を狭く設定することができ、したがって電源配線をアレイ上に設けることができ、高集積化が可能となる。　さらに、感知増幅器駆動回路の電源配線をメッシュ状にすると、感知増幅器の電源配線と周辺回路の電源配線とを分離することができるので、クロストークを抑えることができる。　また、感知増幅器駆動回路の電源配線をメッシュ状にすると、電源配線の各々を細くしても全体として必要な電源容量を得ることがで」きる（【００３７】段落〜【００３９】段落）との効果、言い換えると、（ａ）「第１および第２の配線群」の「配線抵抗が小さくな」る、（ｂ）「感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり、このレイアウトにより、感知増幅器の感知増幅遅延時間を短くすることが可能とな」る、（ｃ）「感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり、上記電源配線の幅を狭く設定することができ」る、（ｄ）「感知増幅器の電源配線と周辺回路の電源配線とを分離することができるので、クロストークを抑えることができる」、（ｅ）「電源配線の各々を細くしても全体として必要な電源容量を得ることができ」るとの様々な効果が奏せられることが記載されている。
　さらに、本願特許明細書の【０００１】段落ないし【０００６】段落、【００１１】段落、【００１２】段落を併せ考慮すると、平成１８年（行ケ）第１０４８５号判決の「第４　３　取消事由２（訂正発明の要旨の認定の誤り）について」に説示されるとおり、本件発明は、感知増幅器駆動線の配線抵抗に起因する感知増幅遅延時間の発生という課題を解決するため、電源線同士および接地線同士をそれぞれ「メッシュ状」に構成し、「メッシュ状」となって配線抵抗が小さくなった第１および第２の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する構成を採用したことにより、感知増幅遅延の最小化を図ったものと認められるから、「メッシュ状」との文言も、感知増幅器駆動線の配線抵抗を小さくして感知増幅遅延時間を短くすることを可能とする程度に密に組まれているものと理解することができる。
　したがって、本件発明の「電源線同士および接地線同士それぞれメッシュ状に構成」とは、電源線同士および接地線同士が、網の目状に、緻密に組まれている状態を意味していると解するのが相当である。
　一方、［相違点１について］において検討したとおり、引用刊行物発明は、そもそも、本件発明の「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群」を「形成し」たことに相当する構成を備えておらず、仮に、引用刊行物発明の「共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）」が本件発明の「第１の配線群」に相当し、引用刊行物発明の「ｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮ」が本件発明の「第２の配線群」に相当するとしても、引用刊行物発明においては、「共通接続配線（６１〜６３と７１〜７３，６４〜６６と７４〜７６，６７〜６９と７７〜７９）」（本件発明の「第１の配線群」に相当）が「第１の方向」に複数（３組）配置され、その具体的な配置が、メモリセルアレイの外部に２組及びメモリセルアレイの内部に１組となっているとともに、「ｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮ」（本件発明の「第２の配線群」に相当）が「第２の方向」に複数（４組）配置されるのみでは、引用刊行物発明の「共通接続配線」と「ｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮ」とが、「緻密に組まれている」とは言えないことは明らかであり、さらに、本件特許明細書の【００３７】段落ないし【００３９】段落に記載される上記（ａ）ないし（ｅ）の効果も奏せられるとも認められない。
　よって、相違点３−１については、当業者が引用刊行物に記載される発明に基づいて容易に発明をすることができたものとは認められない。
　
　［相違点３−２について］
　まず、引用刊行物発明の「ｐチャネルＭＯＳトランジスからなる複数のトランスファーゲート」及び「ｎチャネルＭＯＳトランジスからなる複数のトランスファーゲート」は、センスアンプの活性時において、センスアンプ駆動用電源クロックの発生およびイコライズ回路により、それぞれ電源電圧Ｖｃｃ（“Ｈ”レベル）及び接地電圧Ｖｓｓ（“Ｌ”レベル）に短絡されたｐチャネル側センスアンプ駆動用電源線φＳＡＰ及びｎチャネル側センスアンプ駆動用電源線φＳＡＮと、ビット線センスアンプとの間を電気的に接続することによって、引用刊行物の第６図及びその説明の箇所に記載されるように、ビット線センスアンプのｎチャネルＭＯＳトランジスタＱ２３，Ｑ２４からなるフリップフロップを動作させて、メモリセルの情報が“Ｌ”である場合には、ビット線ＢＬの電荷を放電してその電位を“Ｌ”にし、次にビット線センスアンプのｐチャネルＭＯＳトランジスタＱ２１，Ｑ２２からなるフリップフロップを動作させてビット線ＢＬ／に電荷を充電してその電位を“Ｈ”にするもの、すなわち、ビット線センスアンプを駆動するものであるから、本件発明における「感知増幅器を駆動する」「感知増幅器駆動回路」と同等の機能を有するものである。 
　ここで、仮に、本件発明において、「第１の配線群」及び「第２の配線群」にどのようにして電源電位を与えるかについては何ら規定されていないとすると、本件発明は、「第１の配線群」及び「第２の配線群」に、引用刊行物発明のセンスアンプ駆動用電源クロックの発生およびイコライズ回路に相当する回路によって、それぞれ電源電位を与える場合を含むものである。
　しかしながら、［相違点１について］において検討したとおり、本件発明は「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群」を「形成し」たとの構成を備え、一方、引用刊行物発明の、ｎチャネル側センスアンプ駆動用電源線φＳＡＮとｐチャネル側センスアンプ駆動用電源線φＳＡＰは、電源線及び接地線からなるとは言えないから、相違点３−２は実質的な相違点であるとともに、当業者が引用刊行物に記載された発明に基づいて容易に発明をすることができたものとは言えない。
　
　［相違点３−３について］ 
　相違点３−３については、仮に、本件発明において、「複数の感知増幅器駆動回路」を「前記各感知増幅器列」に対して、具体的にどのように「分散配置し」ているのかについて何ら規定されておらず、且つ、「第１の配線群」及び「第２の配線群」にどのようにして電源電位を与えるかについては何ら規定されていないとすると、上記［相違点３−２について］において検討したとおり、引用刊行物発明における「トランスファーゲート」は、本件発明における「感知増幅器を駆動する」「感知増幅器駆動回路」と同等の機能を有するものであるとともに、引用刊行物発明においても、各々のセンスアンプ部（本件発明の「感知増幅器列」に相当）を構成する複数のビット線センスアンプのそれぞれに対応させて複数のトランスファーゲートを設けており、これにより、各々のセンスアンプ部に対して複数のトランスファーゲートが分散配置されていることは明らかである。　
　しかしながら、本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているとともに、「前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し」ており、このような構成をとり得るように、複数の感知増幅器駆動回路をそれぞれ「分散配置し」ているのであり、一方、［相違点３−１について］において検討したとおり、引用刊行物発明のｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ及びφＳＡＮが「電源線」及び「接地線」でなく、また、引用刊行物発明の「共通接続配線」と「ｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φＳＡＰ，φＳＡＮ」とが、「緻密に組まれている」とは言えないことは明らかであるから、引用刊行物発明が、本件発明の如く「複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているとは言えず、さらに、相違点３−３は、当業者が、引用刊行物に記載された発明に基づいて容易に発明をすることができたものとは認められない。
　
　以上のとおり、相違点３−１ないし相違点３−３は実質的な相違点であって、相違点３−１ないし相違点３−３は、当業者が引用刊行物に記載された発明に基づいて容易に発明をすることができたものとは認められないから、相違点３は、当業者が引用刊行物に記載された発明に基づいて容易に発明をすることができたものとは認められない。 
 　 
　［相違点４について］ 
　本件発明における「前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給した」とは、それぞれの「感知増幅器駆動回路」に対して、「第１および第２の配線群」の当該「感知増幅器駆動回路」の近傍にある部分から電源供給したものと認められる。 
　一方、引用刊行物発明においても、引用刊行物の第２図に示されているように、各々のセンスアンプ部（４１，４２，４３，４４）に対応して、１組ずつのセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮが配置されており、各々のセンスアンプ部を構成するビット線センスアンプにセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮから電源供給する場合には、例えば、センスアンプ部４１を構成するビット線センスアンプに対しては、隣接するセンスアンプ部４２に対応して配置されたセンスアンプ駆動用電源線φＳＡＰ，φＳＡＮではなく、センスアンプ部４１に対応して配置されたセンスアンプ駆動用電源線（φＳＡＰ，φＳＡＮ）を用いること、すなわち、電源供給するビット線センスアンプに対して、センスアンプ駆動用電源線φＳＡＰ，φＳＡＮのうち、当該ビット線センスアンプの近傍にある部分を用いることが当業者にとって自明の技術的事項である。 
　しかしながら、［相違点１について］において検討したとおり、引用刊行物発明は、本件発明の「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群」を「形成し」たことに相当する構成を備えておらず、また、［相違点３について］において検討したとおり、刊行物発明は、本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」たことに相当する構成をも備えていない。
　したがって、引用刊行物発明は、本件発明の「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給」することに相当する構成は備えておらず、また、当業者が、引用刊行物に記載された発明に基づいて上記構成を容易に発明をすることができたものであるとは言えない。
　
　なお、請求人は、弁駁書において、『半導体装置の分野においては、「複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていること」は周知技術である』（弁駁書第２８頁第１〜３行）と主張しているが、甲第７号証ないし甲第９号証に記載される半導体記憶装置は、本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」たことに相当する構成を備えておらず、高々１列の感知増幅器列と１列のメモリセルアレイを備えた半導体記憶装置に関するものであって、半導体記憶装置としての前提構成が異なっており、仮に、１列の感知増幅器列と１列のメモリセルアレイのみを備えた半導体記憶装置に関して、請求人が主張するように上記構成が周知であるとしても、これら記載事項と引用刊行物に記載される発明とに基づいて、当業者が、相違点４についての本件発明の構成を容易に発明できたものとは言えない。
  　 
　よって、上記の相違点１ないし４はいずれも実質的な相違点であって、本件発明は、引用刊行物に記載された発明ではないから、特許法第２９条第１項第３号に該当せず、特許を受けることができないとは言えない。また、本件発明は引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものでもないから、同法同条第２項の規定により特許を受けることができないとも言えない。 
 　 
　２．先願発明との対比について 　
　本件発明と先願発明とを比較すると、先願発明の「第１の方向」に配置された「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組」は、本件発明の「電源線及び接地線からなる第１の配線群」に相当し、先願発明の「第２の方向」に配置された「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組」は、本件発明の「電源線及び接地線からなる第２の配線群」に相当するから、先願発明の「第１の方向であって、（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組、前記（ｉ＋１）個のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組、それぞれ配置し」、「前記第１の方向と交差する第２の方向であって、前記（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組、前記（ｉ＋１）個の各々のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組ずつ、それぞれ配置し」たことは、本件発明の「第１の方向に電源線及び接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線及び接地線からなる複数の第２の配線群を」「形成し」たことに相当する。 
　さらに、先願発明の「前記第１の方向に配置された３組のセンスアンプ用電源線の組と、前記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線同士を電気的に接続し」たことは、「第１の方向に配置された３組のセンスアンプ用電源線の組」（本件発明の「複数の第１の配線群」に相当）と「第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組」（本件発明の「複数の第２の配線群」に相当）の、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線、すなわちＶＤＬが供給される等電位のもの同士、及び、接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線、すなわちＶＳＳが供給される等電位のもの同士を電気的に接続したことであるから、本件発明の「前記第１の配線群と前記第２の配線群とを等電位のもの同士で」「電気的に接続し」たことに相当する。 
　先願発明の「センスアンプ」及び「センスアンプ駆動用トランジスタ」は、本件発明の「感知増幅器」及び「感知増幅器を駆動する」「感知増幅器駆動回路」に相当し、また、先願発明において、先願明細書等の第１図（ａ）に示されているように、各々のメモリブロック内においては、センスアンプＳＡが第２の方向（横方向）に複数配置されてセンスアンプ列を構成しているから、先願発明の「複数のセンスアンプのそれぞれに対応して、センスアンプ駆動用トランジスタＭＰ４，ＭＮ４を配置し」たことは、本件発明の「感知増幅器を駆動する複数の感知増幅器駆動回路を」「各感知増幅器列に対してそれぞれ」「配置し」たことに相当する。 
　先願発明の「前記センスアンプ駆動用トランジスタＭＰ４に、該センスアンプ駆動用トランジスタＭＰ４に近接して配置されたデータ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し、前記センスアンプ駆動用トランジスタＭＮ４に、該センスアンプ駆動用トランジスタＭＮ４に近接して配置された接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」ことは、本件発明の「前記複数の感知増幅器駆動回路に前記第１および第２の配線群の」「最寄りの箇所から電源供給した」ことに相当する。 　
　本件発明の「半導体記憶装置」は、本件特許明細書の【０００１】段落に「この発明は、半導体記憶装置、主としてダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略す）に関連したものである」と記載されているように、先願発明の「ＤＲＡＭ」である場合を含むものであるから、先願発明の「ＤＲＡＭ」は、本件発明の「半導体記憶装置」に相当する。
 　 
　よって、本件発明と先願発明とは、 
　「第１の方向に電源線及び接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線及び接地線からなる複数の第２の配線群を形成し、前記第１の配線群と前記第２の配線群とを等電位のもの同士で電気的に接続し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ配置し、前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。」である点で一致し、次の点で相違する。 
 　 
　（相違点１） 
　本件発明においては、「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し、前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し」ているのに対して、　
　先願発明においては、「第１の方向であって、（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組、前記（ｉ＋１）個のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組、それぞれ配置し」、「前記第１の方向と交差する第２の方向であって、前記（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組、前記（ｉ＋１）個の各々のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組ずつ、それぞれ配置し」ている点。  
　（相違点２）
  本件発明においては、「前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して、
　先願発明においては、「前記第１の方向に配置された３組のセンスアンプ用電源線の組と、前記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線同士を電気的に接続し」ている点。　　 
　（相違点３） 
　本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し」ているのに対して、　
　先願発明においては、「複数のセンスアンプのそれぞれに対応して、センスアンプ駆動用トランジスタＭＰ４，ＭＮ４を配置し」ている点。 
　（相違点４）
　本件発明においては、「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して、　　
　先願発明においては、「前記センスアンプ駆動用トランジスタＭＰ４に、該センスアンプ駆動用トランジスタＭＰ４に近接して配置されたデータ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し、前記センスアンプ駆動用トランジスタＭＮ４に、該センスアンプ駆動用トランジスタＭＮ４に近接して配置された接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」点。
　 　 
　上記の各相違点について検討する。  　 
　［相違点１について］ 
　先願発明においては、本件発明の「電源線および接地線からなる」「第１の配線群」に相当する「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組」が第１の方向に複数（３組）配置されるものの、その具体的な配置が、メモリブロックの外部に２組及びメモリブロックの内部に１組となっている。また、本件発明の「電源線および接地線からなる」「第２の配線群」に相当する「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組」が第２の方向に複数（（ｉ＋３）組）配置されるものの、その具体的な配置が、メモリブロックの外部に２組及び各々のメモリブロックの内部に１組ずつとなっている。 
　ここで、本件発明においては、「電源線および接地線からなる」「第１の配線群」については「第１の方向に」「形成し」と規定し、「電源線および接地線からなる」「第２の配線群」については「第２の方向に」「形成し」と規定し、「複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成」されていると規定されているから、後述の相違点３，４に記載の本件発明の電源線及び接地線の具体的な配置を考慮しなければ、本件発明は、先願発明のように、「電源線および接地線からなる」「第１の配線群」を、メモリブロックに相当する領域の外部に２組及びメモリブロックに相当する領域の内部に１組となるように配置し、かつ、「電源線および接地線からなる」「第２の配線群」を、メモリブロックに相当する領域の外部に２組及び各々のメモリブロックに相当する領域の内部に１組ずつとなるように配置する場合を含むものである。
　さらに、半導体集積回路の配線構造において、コンタクト部分のみで電気的に接続する異なる２組の配線群が、絶縁層を挟んで相互に絶縁状態で形成されることは、異なる２組の配線群が互いに絶縁状態で形成されなければ、必要な個所以外でも相互に電気的に接続する可能性があることを考慮すると、先願発明においても、本件発明と同様に、先願発明の、（ａ）「第１の方向であって、（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組」の２組及び、「前記（ｉ＋１）個のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組」の１組と、（ｂ）「前記第１の方向と交差する第２の方向であって、前記（ｉ＋１）個のメモリブロックの外部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組」の２組及び、「前記（ｉ＋１）個の各々のメモリブロックの内部に、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組ずつ」とが互いに絶縁状態で形成されること、言い換えると、（ａ）「第１の方向」に形成された「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線」と、（ｂ）「記第１の方向と交差する第２の方向」に形成された「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線」とが互いに絶縁状態で形成されることは、明らかである。
　よって、相違点１は、実質的なものではない。　
 
　［相違点２について］
　［相違点１について］において検討したとおり、半導体集積回路の配線構造において、コンタクト部分のみで電気的に接続する異なる２組の配線群が、絶縁層を挟んで相互に絶縁状態で形成されることは、異なる２組の配線群が互いに絶縁状態で形成されなければ、必要な個所以外でも相互に電気的に接続する可能性があることを考慮すると、明らかであって、先願発明の、「第１の方向」に形成された「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線」と、「記第１の方向と交差する第２の方向」に形成された「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線」とが互いに絶縁状態で形成されることは、明らかである。
　また、先願発明において、「前記第１の方向に配置された３組のセンスアンプ用電源線の組と、前記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士を電気的に接続し、また、接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線同士を電気的に接続し」ているのであるから、先願発明において、「前記第１の方向に配置された３組のセンスアンプ用電源線の組と、前記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との、データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士及び、接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線同士は、先願発明の、「第１の方向」に形成された「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線」と、「記第１の方向と交差する第２の方向」に形成された「データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線」とが互いに絶縁する絶縁層に形成された「電気的接続のための部分」、言い換えると、本件発明の、「交点において」形成された「スルーホール部」に相当する部分を介して、電気的に接続されていると解するのが妥当である。
　よって、相違点２は、実質的なものではない。
　 
　［相違点３について］       
　先願発明における「センスアンプ駆動用トランジスタＭＰ４，ＭＮ４」は、複数のセンスアンプのそれぞれに対応して設けられており、これにより、各々のメモリブロック内において、センスアンプが第２の方向（横方向）に複数配置されて構成されたセンスアンプ列（本件発明の「感知増幅器列」に相当）に対して、複数のセンスアンプ駆動用トランジスタ（ＭＰ４，ＭＮ４）が分散配置されていることは明らかである。 
　一方、本件発明においては、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し」ている。
　そして、上記「１．引用刊行物発明との対比について」の［相違点３−１について］において検討したとおり、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」するとは、「電源線および接地線からなる」「第１の配線群」及び「電源線および接地線からなる」「第２の配線群」を構成する「電源線」及び「接地線」について、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を意味するから、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」することは、「電源線および接地線からなる」「第１の配線群」及び「電源線および接地線からなる」「第２の配線群」について、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提として、「感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」していることを意味する。　 
　一方、先願発明においては、「センスアンプ駆動用トランジスタＭＰ４，ＭＮ４」は、複数のセンスアンプのそれぞれに対応して設けられており、これにより、各々のメモリブロック内において、センスアンプが第２の方向（横方向）に複数配置されて構成されたセンスアンプ列（本件発明の「感知増幅器列」に相当）に対して、複数のセンスアンプ駆動用トランジスタ（ＭＰ４，ＭＮ４）が分散配置されているとしても、本件発明の如く、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提として、複数のセンスアンプ駆動用トランジスタ（ＭＰ４，ＭＮ４）が分散配置されているとまでは言えない。
　したがって、相違点３は、実質的なものである。 
　 
　［相違点４について］  
　本件発明は、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し、前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」ものであり、言い換えると、「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給」する構成の前提として、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているとの構成を備えている。
　ここで、上記［相違点３について］において検討したとおり、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し、感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」することは、「電源線および接地線からなる」「第１の配線群」及び「電源線および接地線からなる」「第２の配線群」について、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提として、「感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」していることを意味する。
　一方、先願発明においては、「前記センスアンプ駆動用トランジスタＭＰ４に、該センスアンプ駆動用トランジスタＭＰ４に近接して配置されたデータ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し、前記センスアンプ駆動用トランジスタＭＮ４に、該センスアンプ駆動用トランジスタＭＮ４に近接して配置された接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」との前提として、「センスアンプ駆動用トランジスタＭＰ４，ＭＮ４」は、複数のセンスアンプのそれぞれに対応して設けられており、これにより、各々のメモリブロック内において、センスアンプが第２の方向（横方向）に複数配置されて構成されたセンスアンプ列（本件発明の「感知増幅器列」に相当）に対して、複数のセンスアンプ駆動用トランジスタ（ＭＰ４，ＭＮ４）が分散配置されているのであるから、本件発明の如く、「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提として、複数のセンスアンプ駆動用トランジスタ（ＭＰ４，ＭＮ４）が分散配置されているとまでは言えない。
　したがって、先願発明は、本件発明の「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において」電源線および接地線が緻密に組まれている状態を前提とした、「感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置」することに相当する構成は備えておらず、相違点４は、実質的なものである。
　 　 
　よって、本件発明は、先願発明と上記の相違点３及び相違点４において実質的に相違しており、本件発明は、特願平２−１２１３３４号の願書に最初に添付した明細書及び図面に記載された発明ではないから、特許法第２９条の２の規定により特許を受けることができないとは言えない。 
 　 
第７　むすび
　以上のとおりであるから、訂正後の本件請求項１に係る発明は、特許法第２９条第１項第３号に該当せず、訂正後の本件請求項１に係る発明は、特許法第２９条第２項の規定に該当せず、さらに、訂正後の本件請求項１に係る発明は、特許法第２９条の２の規定に該当しないから、訂正後の本件請求項１に係る発明についての特許は、特許法第１２３条第１項第２号に該当せず、無効とすべきものではない。 
　審判に関する費用については、特許法第１６９条第２項の規定で準用する民事訴訟法第６１条の規定により、請求人が負担すべきものとする。 
 　 
　よって、結論のとおり審決する。