【事件の表示】
　特願２００３−３７９９３８「電気光学装置及びその製造方法並びに電子機器」拒絶査定不服審判事件〔平成１６年　９月１６日出願公開、特開２００４−２６０１３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
［１］手続の経緯
　出願　　　　　　　　　　　　：平成１５年１１月１０日
　　　　　　　　　　　　　　（優先権主張　平成１５年２月４日）
　拒絶理由通知　　　　　　　　：平成１７年　３月１７日付け
　意見書提出　　　　　　　　　：平成１７年　５月　２日付け
　手続補正　　　　　　　　　　：平成１７年　５月　２日付け
　拒絶査定　　　　　　　　　　：平成１７年　６月２２日付け
　審判請求　　　　　　　　　　：平成１７年　７月２８日
　手続補正（請求の理由）　　　：平成１７年　８月２９日付け
　手続補正（特許請求の範囲）　：平成１７年　８月２９日付け
　前置報告　　　　　　　　　　：平成１７年１１月１５日付け
　補正の却下の決定〔平成１７年８月２９日付け手続補正（特許請求の範囲）〕　　　　　　　　　　　　　：平成２０年　１月１５日付け
　拒絶理由通知（最後）　　　　：平成２０年　１月１５日付け
　意見書提出　　　　　　　　　：平成２０年　３月１３日付け
　手続補正　　　　　　　　　　：平成２０年　３月１３日付け
　
［２］平成２０年３月１３日付け手続補正についての補正却下の決定
【補正却下の決定の結論】
　平成２０年３月１３日付けの手続補正を却下する。
　
【理由】
１．補正後の本願発明
　本件手続補正は、特許請求の範囲の請求項１を次のとおりとする補正事項を含むものである。
「【請求項１】
　基板上に、複数の単位構成を有する電気光学装置であって、
　前記複数の単位構成の各々は、第１電極と第２電極との間に挟まれた機能層を含む発光素子と、前記発光素子に電源を供給するための駆動回路と、を備え、
　前記第１電極は、前記駆動回路を構成する複数の配線層とオーバーラップするように形成されており、
　前記配線層の第１の層に位置する第１の配線パターンの一部と、前記配線層の第２の層に位置する第２の配線パターンの一部とは、前記第１電極の下方で、格子を形成する方向に延びるように配置されてなり、
　前記第１の配線パターンもしくは前記第２の配線パターンは、走査信号を前記単位構成に供給するための走査線を構成する配線パターン、及びデータ信号を前記単位構成に供給するためのデータ線を構成する配線パターンを含み、
　前記第１の配線パターン又は前記第２配線パターンのいずれかは、前記第１電極の下方で、等間隔で平行に延びる３つ以上の配線を有し、
　前記機能層の膜厚が均一になるように、前記第１の配線パターンと前記第２の配線パターンとが交差してなる複数の交差部が前記第１電極の下方に配置されてなる電気光学装置。」
　
　この補正事項は、補正前の旧請求項２に記載した発明を特定するために必要な事項である「第１の配線パターン」、「第２の配線パターン」、及び、それら配線パターンにより形成される「格子」に関し、旧請求項２に対応する補正後の請求項１において、「前記第１の配線パターンもしくは前記第２の配線パターンは、走査信号を前記単位構成に供給するための走査線を構成する配線パターン、及びデータ信号を前記単位構成に供給するためのデータ線を構成する配線パターンを含み、前記第１の配線パターン又は前記第２配線パターンのいずれかは、前記第１電極の下方で、等間隔で平行に延びる３つ以上の配線を有し、前記機能層の膜厚が均一になるように、前記第１の配線パターンと前記第２の配線パターンとが交差してなる複数の交差部が前記第１電極の下方に配置されてなる」との限定を付加するものであるから、平成１８年改正前特許法第１７条の２第４項第２号に規定された特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件手続補正後の前記請求項１に係る発明（以下、「本願補正発明１」という。）が特許出願の際独立して特許を受けることができるものであるか否か（同法第１７条の２第５項で準用する同法第１２６条第５項の規定に適合するか否か）について以下に検討する。
　
２．刊行物とその記載事項
　平成２０年１月１５日付け拒絶理由通知に引用された、本願優先権主張日前に頒布された刊行物である特開２００１−７６８６８号公報（以下、「刊行物１」という。）の主な記載事項は次のとおりである。
〔１〕刊行物１：特開平１０−８０７５８号公報
〔１ａ〕「【０００１】
【発明の属する技術分野】本発明は半導体素子（半導体薄膜を用いた素子）を基板上に作り込んで形成されたＥＬ（エレクトロルミネッセンス）表示装置及びそのＥＬ表示装置を表示ディスプレイとして有する電子装置（電子デバイス）に関する。」
　
〔１ｂ〕「【０００６】
【発明が解決しようとする課題】本発明は・・・アクティブマトリクス型ＥＬ表示装置のさらなる小型化及び製造コストの低減を課題とする。そして、そのようなアクティブマトリクス型ＥＬ表示装置を表示用ディスプレイとして具備する電子装置（電子デバイス）のさらなる小型化及び製造コストの低減を課題とする。
　　　　　【０００７】
【課題を解決するための手段】アクティブマトリクス型ＥＬ表示装置では、一画素毎にＥＬ素子が設けられている。ここでいうＥＬ素子は、陰極、ＥＬ層及び陽極でなる発光素子である。このＥＬ素子の出力光（以下、ＥＬ光という）は基板側か基板と反対側かのどちらかに出力される。この様子を図６に示す。
　　　　　【０００８】・・・
　　　　　【０００９】・・・図６（Ｂ）の構造は、ＥＬ素子が下から順に、アルミ膜でなる画素電極／ＭｇＡｇ電極（陰極）／ＥＬ層／ＩＴＯ電極（陽極）で形成されている。この場合、ＥＬ光は画素電極を透過しないので全て基板とは反対側（ＥＬ表示装置の上面側）に出力される。従って、画素電極の全面積が有効発光領域となる。
　　　　　【００１０】・・・図６（Ｂ）の場合には、画素電極の下にどのようなものが形成されていても関係なく、完全なデッドスペースとなっている。
　　　　　【００１１】本発明の主旨は、図６（Ｂ）のような方式でＥＬ素子を発光させるアクティブマトリクス型ＥＬ表示装置において、画素電極の下のデッドスペースを有効に活用することを目的とする。具体的には、画素部においてマトリクス状に配列された各画素の画素電極の下に、画素部を駆動するための駆動回路を形成する。さらには、駆動回路だけでなくその他の信号処理部（分周波回路、昇圧回路、γ補正回路、メモリ若しくは差動増幅回路など）をも形成しうる。」
　
〔１ｃ〕「【００１４】
【発明の実施の形態】まず本発明のアクティブマトリクス型ＥＬ表示装置について、断面構造の概略を図１に示す。図１において、１１は基板、１２は下地となる絶縁膜（以下、下地膜という）である。・・・
　　　　　【００１５】・・・
　　　　　【００１６】２０１はスイッチング用ＴＦＴ、２０２は電流制御用ＴＦＴであり、ここではどちらもｎチャネル型ＴＦＴで形成されている。・・・
　　　　　【００１７】・・・
　　　　　【００１８】スイッチング用ＴＦＴ２０１は、ソース領域１３、ドレイン領域１４、ＬＤＤ領域１５a〜１５d、分離領域１６及びチャネル形成領域１７a、１７bを含む活性層、ゲート絶縁膜１８、ゲート電極１９a、１９b、第１層間絶縁膜２０、ソース配線２１並びにドレイン配線２２を有して形成される。なお、ゲート絶縁膜１８又は第１層間絶縁膜２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
　　　　　【００１９】また、図２に示すスイッチング用ＴＦＴ２０１はゲート電極１９a、１９bが電気的に接続されており、いわゆるダブルゲート構造となっている。・・・」
　
〔１ｄ〕「【００２３】次に、電流制御用ＴＦＴ２０２は、ソース領域２６、ドレイン領域２７、ＬＤＤ領域２８及びチャネル形成領域２９を含む活性層、ゲート絶縁膜１８、ゲート電極３０、第１層間絶縁膜２０、ソース配線３１並びにドレイン配線３２を有して形成される。・・・
　　　　　【００２４】スイッチング用ＴＦＴ２０１のドレインは電流制御用ＴＦＴ２０２のゲートに接続されている。具体的には電流制御用ＴＦＴ２０２のゲート電極３０はスイッチング用ＴＦＴ２０１のドレイン領域１４とドレイン配線（接続配線とも言える）２２を介して電気的に接続されている。また、ソース配線３１は所定の電圧を供給する電流供給線に接続される。
　　　　　【００２５】電流制御用ＴＦＴ２０２はＥＬ素子２０３に注入される電流量を制御するための素子である・・・」
　
〔１ｅ〕「【００３４】以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同じ画素内には同時に駆動回路（厳密には駆動回路の一部）も形成される。図１には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されている。
　　　　　【００３５】図１においては・・・ＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４として用いる。なお、ここでいう駆動回路は、データ信号駆動回路（シフトレジスタ、レベルシフタ、バッファ、ラッチ、Ｄ／Ａコンバータ、サンプリング回路を含む）、ゲート信号駆動回路（シフトレジスタ、レベルシフタ、バッファを含む）を指す。勿論、他の信号処理回路（分周波回路、昇圧回路、γ補正回路、メモリ若しくは差動増幅回路など）を形成することも可能である。」
　
〔１ｆ〕「【００３９】また、ｎチャネル型ＴＦＴ２０４及びｐチャネル型ＴＦＴ２０５はそれぞれ第１層間絶縁膜２０に覆われ、ソース配線４４、４５が形成される。また、ドレイン配線４６によって両者は電気的に接続される。
　　　　　【００４０】次に、４７は第１パッシベーション膜であり・・・
　　　　　【００４１】また、４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化膜としての機能を有する。・・・ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層間絶縁膜で殆ど吸収してしまうことが望ましい。・・・
　　　　　【００４２】また、４９は遮光性の導電膜でなる画素電極であり、第２層間絶縁膜４８及び第１パッシベーション膜４７にコンタクトホール（開孔）を開けた後、形成された開孔部において電流制御用ＴＦＴ２０２のドレイン配線３２に接続されるように形成される。・・・
　　　　　【００４３】画素電極４９の上には・・・第３層間絶縁膜５０が・・・設けられる。この第３層間絶縁膜５０は画素電極４９の上にエッチングにより開口部が設けられており、その開口部の縁はテーパー形状となるようにエッチングされる。・・・
　　　　　【００４４】第３層間絶縁膜５０の上には陰極５１が設けられる。・・・
　　　　　【００４５】陰極５１の上にはＥＬ層５２が設けられる。・・・」
　
〔１ｇ〕「【００６８】こうしてＥＬ層５２まで形成したら、その上に透明導電膜（酸化物導電膜）でなる陽極５３を形成する。・・・
　　　　　【００６９】なお、本明細書中では、陰極５１（画素電極４９と併せて陰極と考えても良い）、ＥＬ層５２及び陽極５３で形成される発光素子をＥＬ素子と呼ぶ。・・・
　　　　　【００７０】・・・
　　　　　【００７１】こうして図１に示すような構造の画素部が完成する。本発明の画素部はｎチャネル型ＴＦＴ２０４とｐチャネル型ＴＦＴ２０５とでなるＣＭＯＳ回路が画素電極４９の下に形成されており、このＣＭＯＳ回路を基本単位として様々な素子、駆動回路又は信号処理部が形成される。なお、図１は一画素に一つＣＭＯＳ回路が形成されているという意味ではなく、画素内に駆動回路など従来画素部の周辺に設けられていた回路が形成されることを意味している。
　　　　　【００７２】従って、従来、画素部の周辺に設けられていた素子、駆動回路又は信号処理部は、各画素において画素電極の下に形成されたＴＦＴで形成され、全体として画素部の内部（画素部の内側）に形成される。」
　
〔１ｈ〕「【０１３８】〔実施例３〕本実施例では本発明のアクティブマトリクス型ＥＬ表示装置における画素部の断面構造について図１０を用いて説明する。なお、図１０において図１と同一の部分に関しては図１と同一の符号を引用する。
　　　　　【０１３９】図１０において、１００１は電流供給線であり、電流制御用ＴＦＴ（図示せず）のソース領域へと接続されている。また、１００２はデータ配線であり、スイッチング用ＴＦＴ（図示せず）のソース領域に接続されている。
　　　　　【０１４０】ゲート配線と平行な方向において隣接する画素間には、上記電流供給線１００１とデータ配線１００２とが存在する。従って、異なる画素内に形成された駆動回路用ＴＦＴ（駆動回路の一部を形成するＴＦＴ）を相互に接続するためには、電流供給線１００１とデータ配線１００２とをまたぐことになる。
　　　　　【０１４１】この場合、本実施例に示すような方法が挙げられる。一つ目は、ゲート電極３９、４３と同時に第１接続配線１００３を形成し、この第１接続配線１００３によりデータ配線等の下をくぐる方式である。本実施例では電流供給線１００１とＣＭＯＳ回路１０００bとを接続するためにこの方式を用いている。
　　　　　【０１４２】また、二つ目は第２接続配線１００４を形成し、この第１接続配線１００４により電流供給線１００１及び／又はデータ配線１００２をまたぐ方式である。本実施例ではＣＭＯＳ回路１０００aとＣＭＯＳ回路１０００bとを接続するためにこの方式を用いている。
　　　　　【０１４３】この場合、図５（Ｂ）の工程において、第２層間絶縁膜５５３にコンタクトホールを開けた後に、画素電極ではなく第２接続配線１００４を形成すれば良い。そして、次に第２接続配線１００４を覆う層間絶縁膜を形成し、コンタクトホールを開けて画素電極を形成すれば良い。
　　　　　【０１４４】なお、本実施例では電流供給線１００１及びデータ配線１００２が同一の層で形成されているが、別々の層であっても良い。即ち、電流供給線１００１又はデータ配線１００２を、図１０の第２接続配線１００４の層に形成すれば良い。その場合、電流供給線及びデータ配線を超えるには、ゲート配線と同一の層で第２接続配線を形成すれば良い。
　　　　　【０１４５】以上のように、本実施例では電流供給線及びデータ配線とは異なる層に形成された接続配線を用い、それにより上記電流供給線及びデータ配線を乗り越える点に特徴がある。本実施例の接続配線としては、ゲート配線と同一の配線、又はデータ配線と画素電極との間の層に設けた配線を用いることができる。」
　
〔１ｉ〕「【０１４７】〔実施例４〕本実施例では、実施例３の構成を用いて画素内に駆動回路を形成した場合の例について説明する。具体的には、画素部の内部（内側）にシフトレジスタを形成した例について示す。
　　　　　【０１４８】図１１（Ａ）は画素部のある一画素を拡大した上面図、図１１（Ｂ）はその回路図である。スイッチング用ＴＦＴ２０１と電流制御用ＴＦＴ２０２は図１の同符号のＴＦＴに相当する。１１０１は保持容量であり、電流制御用ＴＦＴ２０２のゲートにかかる電圧を１フレーム期間保持する役割を果たす。・・・
　　　　　【０１４９】本実施例ではこの保持容量１１０１を電流制御用ＴＦＴ２０２のゲート電極と電流供給線１１０２との間で形成している。勿論、電流制御用ＴＦＴのソース領域と電流制御用ＴＦＴ２０２のゲート電極（ゲート配線も含む）との間で容量を形成しても良い。
　　　　　【０１５０】また、画素内にはシフトレジスタの一部（フリップフロップ回路）が示されており、インバータ１１０３、クロックドインバータ１１０４、１１０５の三つで一つのフリップフロップ回路を形成している。実際のシフトレジスタはこのフリップフロップ回路が直列に接続されている。
　　　　　【０１５１】また、Ｖgはゲート信号、Ｖsはソース信号（データ信号）、Ｖdd1（電流供給線１１０２）はＥＬ素子２０３の陰極に与える陰極信号、Ｖckはクロック信号（Ｖckの上にバーが付してあるものはＶckの反転信号を意味する）、Ｖdd2はクロックドインバータの正側信号、Ｖdd3はクロックドインバータの負側信号である。なお、本実施例ではＶdd1には接地電位が与えられる。
　　　　　【０１５２】本実施例のような構造では、一画素に一つのフリップフロップ回路が形成され、隣接する画素内に設けられて別のフリップフロップ回路と直列に接続される。そして、Ｖck等が画素間をまたぐ時、図１０において１００４で示したような接続配線１１０６〜１１１５を用いれば良い。
　　　　　【０１５３】なお、接続配線１１１４、１１１５はデータ配線や電流供給線と同時に形成しても良い。即ち、交差する際に同一層でなければ問題はなく、ある配線が他の配線をまたぐ時に他の配線をどの層で形成するかは実施者が適宜設計すれば良い。」
　
〔１ｊ〕図１には、ＥＬ表示装置の断面構造として、基板１１上にスイッチング用ＴＦＴ２０１、電流制御用ＴＦＴ２０２、ｐチャンネル型ＴＦＴ２０５、ｎチャンネル型ＴＦＴ２０４が形成されていること、これらＴＦＴ上には、第２層間絶縁膜４８、画素電極４９、陰極５１、ＥＬ層５２、陽極５３がこの順番で形成されていることが示されている。
　
〔１ｋ〕刊行物１の図１１には、実施例４のＥＬ表示装置の画素部のある一画素の上面図として、スイッチング用ＴＦＴ２０１、電流制御用ＴＦＴ２０２、インバータ１１０３、１１０５、クロックドインバータ１１０４が設けられていることが示されている。
　
〔１ｌ〕同図１１には、実施例４のＥＬ表示装置の画素部のある一画素の上面図として、ゲート信号Ｖｇのためのゲート配線の上に、該ゲート配線と略直角方向に、陰極信号Ｖdd1のための電源供給線１１０２と、ソース信号Vsのための配線が設けられていること、該ゲート配線と略平行に、略等間隔に延びる３本の配線が設けられていること、該３本の配線の下に、該３本の配線と略直角方向に、インバータ１１０３、１１０５乃至クロックドインバータ１１０４に接続された略等間隔で略平行に延びる３本の下方配線が設けられていること、該３本の配線と該３本の下方配線とは、複数の交差部を有すること、電源供給線１１０２と該３本の配線の上に、接続配線１１０９〜１１１１が設けられていること、ソース信号Vsのための配線と該３本の配線の上に、接続配線１１０６〜１１０８が設けられていること、該ゲート配線と該３本の下方配線とは、左下から右上に延びる細線が粗に並んだハッチング線で表され、該電源供給線１１０２、ソース信号Vsのための配線、及び、前記３本の配線は、左上から右下に延びる二重細線が並んだハッチング線で表され、該電源供給線１１０２の上に設けられた接続配線１１０６〜１１１３は、左上から右下に延びる細線が密に並んだハッチング線で表されていることが示されている。
　
３．刊行物１に記載の発明
(ア)刊行物１の摘記〔１ｂ〕には、アクティブマトリクス型ＥＬ表示装置では、一画素毎にＥＬ素子が設けられている旨、ＥＬ光を上面側から出力するＥＬ素子は、下から順に、画素電極、陰極、ＥＬ層、陽極で形成されている旨、画素部においてマトリクス状に配列された各画素の画素電極の下に、画素部を駆動するための駆動回路を形成する旨が記載されているから、刊行物１には、画素部においてマトリクス状に配列された各画素毎にＥＬ光を上面側から出力するＥＬ素子が設けられたアクティブマトリクス型ＥＬ表示装置であって、各画素の画素電極の下に、画素部を駆動するための駆動回路が形成され、ＥＬ素子は、下から順に、画素電極、陰極、ＥＬ層、陽極で形成されたアクティブマトリクス型ＥＬ表示装置が記載されているといえる。
(イ)刊行物１の図１には、摘記〔１ｊ〕のとおり、ＥＬ表示装置の断面構造として、基板１１上にスイッチング用ＴＦＴ２０１、電流制御用ＴＦＴ２０２、ｐチャンネル型ＴＦＴ２０５、ｎチャンネル型ＴＦＴ２０４が形成されていること、これらＴＦＴ上には、第２層間絶縁膜４８、画素電極４９、陰極５１、ＥＬ層５２、陽極５３がこの順番で形成されていることが示されているから、上記（ア）の事項も併せ考慮すると、基板上にスイッチング用ＴＦＴ、電流制御用ＴＦＴ等が形成され、ＥＬ素子は、第２層間絶縁膜の上に設けられているといえる。
(ウ)同図１１には、摘記〔１ｋ〕のとおり、実施例４のＥＬ表示装置の画素部のある一画素の上面図として、スイッチング用ＴＦＴ２０１、電流制御用ＴＦＴ２０２、インバータ１１０３、１１０５、クロックドインバータ１１０４が設けられていることが示されているから、各画素は、スイッチング用ＴＦＴ、電流制御用ＴＦＴ、インバータ、クロックドインバータを備えているといえる。
(エ)同図１１には、摘記〔１ｌ〕のとおり、実施例４のＥＬ表示装置の画素部のある一画素の上面図として、ゲート信号Ｖｇのためのゲート配線の上に、該ゲート配線と略直角方向に、陰極信号Ｖdd1のための電源供給線１１０２と、ソース信号Vsのための配線が設けられていること、該ゲート配線と略平行に、略等間隔に延びる３本の配線が設けられていること、該３本の配線の下に、該３本の配線と略直角方向に、インバータ１１０３、１１０５乃至クロックドインバータ１１０４に接続された略等間隔で略平行に延びる３本の下方配線が設けられていること、該３本の配線と該３本の下方配線とは、複数の交差部を有すること、電源供給線１１０２と該３本の配線の上に、接続配線１１０９〜１１１１が設けられていること、ソース信号Vsのための配線と該３本の配線の上に、接続配線１１０６〜１１０８が設けられていること、該ゲート配線と該３本の下方配線とは、左下から右上に延びる細線が粗に並んだハッチング線（以下、「粗ハッチング線」という。）で表され、該電源供給線１１０２、ソース信号Vsのための配線、及び、前記３本の配線は、左上から右下に延びる二重細線が並んだハッチング線（以下、「二重ハッチング線」という。）で表され、該電源供給線１１０２の上に設けられた接続配線１１０６〜１１１３は、左上から右下に延びる細線が密に並んだハッチング線で表されていること、電流制御用ＴＦＴ２０２とスイッチング用ＴＦＴ２０１とは、粗ハッチング線で表される配線と二重ハッチング線で表された配線とが接続されていることが示されているから、各配線をハッチングの模様も考慮して、上層、中層、下層の３層に分類すると、各画素には、上層配線として、前記接続配線が、中層配線として、陰極信号Ｖdd1のための電源供給線、ソース信号Vsのための配線、及び、ゲート配線と略平行で略等間隔に延びる３本の配線が、下層配線として、ゲート信号Ｖｇのためのゲート配線、及び、インバータ乃至クロックドインバータに接続された略等間隔で略平行に延びる３本の下方配線が、それぞれ設けられ、該３本の配線と該３本の下方配線とは、複数の交差部を有しており、電流制御用ＴＦＴとスイッチング用ＴＦＴとは、中層配線と下層配線が接続されているといえる。
(オ)同摘記〔１ｄ〕には、電流制御用ＴＦＴはＥＬ素子に注入される電流量を制御するための素子である旨が記載されている。
　
　以上の(ア)〜(オ)の事項を考慮し、摘記〔１ａ〕〜〔１ｌ〕の記載を整理すると、刊行物１には、次の「アクティブマトリクス型ＥＬ表示装置」についての発明（以下、「刊行物１発明」という。）が記載されていると認められる。
　
「画素部においてマトリクス状に配列された各画素毎にＥＬ光を上面側から出力するＥＬ素子が設けられたアクティブマトリクス型ＥＬ表示装置であって、各画素の画素電極の下に、画素部を駆動するための駆動回路が形成され、第２層間絶縁膜の上に設けられたＥＬ素子は、下から順に、画素電極、陰極、ＥＬ層、陽極で形成され、各画素は、基板上に形成されたスイッチング用ＴＦＴ、ＥＬ素子に注入される電流量を制御する電流制御用ＴＦＴ、インバータ、クロックドインバータ等を備え、また、各画素には、上層配線として、接続配線が、中層配線として、陰極信号Ｖdd1のための電源供給線、ソース信号Vsのための配線、及び、ゲート配線と略平行で略等間隔に延びる３本の配線が、下層配線として、ゲート信号Ｖｇのためのゲート配線、及び、インバータ乃至クロックドインバータに接続された略等間隔で略平行に延びる３本の下方配線が、それぞれ設けられ、該３本の配線と該３本の下方配線とは、複数の交差部を有しており、電流制御用ＴＦＴとスイッチング用ＴＦＴとは、中層配線と下層配線が接続されているアクティブマトリクス型ＥＬ表示装置。」
　
４．対比・判断
　本願補正発明１は、「等間隔で平行に延びる３つ以上の配線」という特定事項に関し、等間隔で平行に延びる配線の数が「３つ」である態様を包含するといえるから、そのような態様の本願補正発明１と刊行物１発明を対比する。
(カ)刊行物１発明における「アクティブマトリクス型ＥＬ表示装置」は、本願補正発明１における「電気光学装置」に相当し、以下同様に、「画素」は「単位構成」に、「ＥＬ素子」は「発光素子」に、「ＥＬ層」は「機能層」に、「画素電極」は「第１電極」に、「陽極」は「第２電極」に、それぞれ相当する。（以下、刊行物１発明における用語の代わりに、それに相当乃至対応する本願補正発明１における用語を使用することがある。）
(キ)本願明細書段落【０００４】の「本発明で、『等間隔』とは、少なくとも設計上等間隔であることを意味し、製造上の誤差を考慮した等間隔、すなわち実質的に等間隔である場合を含む。また、本発明で、『平行に』とは、少なくとも設計上平行であることを意味し、製造上の誤差を考慮した平行、すなわち実質的に平行である場合を含む。」等の記載（同様の記載について、段落【００１１】参照）からみて、刊行物１発明における「略等間隔」、「略平行に」は、それぞれ、本願補正発明１における「等間隔」、「平行に」に相当するといえる。
(ク)刊行物１発明における「ゲート信号Ｖｇのためのゲート配線」は、本願補正発明１における「走査信号を前記単位構成に供給するための走査線」乃至「走査信号を前記単位構成に供給するための走査線を構成する配線パターン」に相当するといえる。
(ケ)刊行物１発明における「ソース信号Vsのための配線」は、本願補正発明１における「データ信号を前記単位構成に供給するためのデータ線」乃至「データ信号を前記単位構成に供給するためのデータ線を構成する配線パターン」に相当するといえる。
(コ)刊行物１発明における「ＥＬ素子に注入される電流量を制御する電流制御用ＴＦＴ」、「スイッチング用ＴＦＴ」等と、それらＴＦＴに接続されている配線は、本願補正発明１における「発光素子に電源を供給するための駆動回路」に相当するといえる。
(サ)刊行物１発明における「中層配線」は、「データ信号を前記単位構成に供給するためのデータ線を構成する配線パターン」に相当する配線と、ゲート配線と平行で等間隔に延びる３本の配線とを含み、また、「下層配線」は、「走査信号を前記単位構成に供給するための走査線を構成する配線パターン」に相当する配線と、等間隔で平行に延びる３本の下方配線とを含むことからみて、「中層配線」と「下層配線」は、それぞれ、本願補正発明１における「配線層の第１の層に位置する第１の配線パターン」と「配線層の第２の層に位置する第２の配線パターン」のいずれかに対応しているといえる。
(シ)刊行物１発明では、中層配線としての該３本の配線と下層配線としての該３本の下方配線とは、複数の交差部を有しているから、中層配線の一部と下層配線の一部とは、格子を形成する方向に延びるように配置されているといえる。
(ス)刊行物１発明では、各画素の画素電極の下に、画素部を駆動するための駆動回路が形成され、また、該駆動回路を構成する電流制御用ＴＦＴとスイッチング用ＴＦＴとは、中層配線と下層配線とが接続されているといえるから、画素電極は、駆動回路を構成する複数の配線層とオーバーラップするように形成されているといえる。
　
　以上の(カ)〜(ス)の事項を勘案すると、両者は、
「基板上に、複数の単位構成を有する電気光学装置であって、前記複数の単位構成の各々は、第１電極と第２電極との間に挟まれた機能層を含む発光素子と、前記発光素子に電源を供給するための駆動回路と、を備え、前記第１電極は、前記駆動回路を構成する複数の配線層とオーバーラップするように形成されており、前記配線層の第１の層に位置する第１の配線パターンの一部と、前記配線層の第２の層に位置する第２の配線パターンの一部とは、格子を形成する方向に延びるように配置されてなり、前記第１の配線パターンもしくは前記第２の配線パターンは、走査信号を前記単位構成に供給するための走査線を構成する配線パターン、及びデータ信号を前記単位構成に供給するためのデータ線を構成する配線パターンを含み、前記第１の配線パターン又は前記第２配線パターンのいずれかは、等間隔で平行に延びる３つの配線を有し、前記第１の配線パターンと前記第２の配線パターンとが交差してなる複数の交差部が配置されてなる電気光学装置。」である点で一致するが、次の点で相違する。
　
＜相違点１＞
　配線層の第１の層に位置する第１の配線パターンの一部と、配線層の第２の層に位置する第２の配線パターンの一部とが、格子を形成する方向に延びるように配置されている位置が、本願補正発明１では、「第１電極の下方」であるのに対し、刊行物１発明では、「第１電極の下方」であるか否か不明である点
　
＜相違点２＞
　第１の配線パターン又は第２配線パターンのいずれかが有する、等間隔で平行に延びる３つの配線の位置が、本願補正発明１では、「第１電極の下方」であるのに対し、刊行物１発明では、「第１電極の下方」であるか否か不明である点
　
＜相違点３＞
　本願補正発明１では、「機能層の膜厚が均一になるように、前記第１の配線パターンと前記第２の配線パターンとが交差してなる複数の交差部が前記第１電極の下方に配置されて」いるのに対し、刊行物１発明では、第１の配線パターンと第２の配線パターンとが交差してなる複数の交差部が配置されているものの、「機能層の膜厚が均一になるように」であるか否かや、複数の交差部の配置が「第１電極の下方」であるか否かが不明である点
　
　以下、上記相違点について検討する。
＜相違点１、２について＞
　摘記〔１ｉ〕の「〔実施例４〕本実施例では、・・・画素内に駆動回路を形成した場合の例について説明する。具体的には、画素部の内部（内側）にシフトレジスタを形成した例について示す。・・・画素内にはシフトレジスタの一部（フリップフロップ回路）が示されており、インバータ１１０３、クロックドインバータ１１０４、１１０５の三つで一つのフリップフロップ回路を形成している」との記載からみて、刊行物１発明におけるインバータ乃至クロックドインバータは、駆動回路の一部としてのシフトレジスタを構成するもので、画素電極の下に形成されているといえるから、下層配線としての「インバータ乃至クロックドインバータに接続された略等間隔で略平行に延びる３本の下方配線」、該下方配線と複数の交差部を有する、中層配線としての「略等間隔で略平行に延びる３本の配線」、及び、該「複数の交差部」の位置は、前記インバータやクロックドインバータと同様に、画素電極の下方であるといえる。
　また、仮に、そうでないとしても、摘記〔１ｂ〕には、画素電極の下のデッドスペースを有効に活用することを目的として、画素電極の下に、駆動回路だけでなくその他の信号処理部をも形成しうる旨が記載されているから、該３本の下方配線、該３本の配線、及び、該複数の交差部の位置を画素電極の下方とすることは、前記目的のもとで当業者が容易に想到し得たものというべきである。
　したがって、上記相違点１、２は、実質的な相違でないか、仮に実質的な相違であるとしても、刊行物１の摘記〔１ｂ〕、〔１ｉ〕等の記載に基づいて当業者が容易に想到し得たものである。
　
＜相違点３について＞
　本願明細書の次の摘記Ａ〜Ｃ等の記載からみて、本願補正発明１は、配線の配置の影響による凹凸を小さくして、有機樹脂層上面やその上の画素電極上面を平坦とすることにより機能層（発光層）の膜厚を均一にしようとして、上記相違点３で示される本願補正発明１の特定事項を採用したものと認められる。
　
(Ａ)「【０００２】　・・・各エレクトロルミネセンス素子は、・・・発光領域を広くするために、配線の上に画素電極を形成することが望ましいが、画素電極の下に配線を形成することで、当該電極に凹凸が形成されるため、発光層の膜厚を均一にすることが難しかった。」
(Ｂ)「【０００３】本発明の目的は、動作素子の機能層（例えば発光層）の膜厚の均一性を高めることにある。」
(Ｃ)「【００２７】本実施の形態では、配線層のいずれか１つの層に位置する配線パターン３０を、複数の電極の各々の下方となる領域で、等間隔で平行に延びる３つ以上の配線３１，３２，３３を有するように形成する。あるいは、配線層の第１の層に位置する第１の配線パターン３０の一部（例えば配線３１，３２）と、配線層の第２の層に位置する第２の配線パターン４０の一部（例えば配線４１，４２）とを、複数の電極の各々の下方となる領域で、格子を形成する方向に延びるように形成する。・・・これらのことにより、有機樹脂前駆体を、画素領域（動作領域、表示領域）に均一に行き渡らせることができるので、有機樹脂層５２の上面を平坦化することができる。・・・
　　　【００２８】そして、配線層（例えば、配線パターン３０，４０）とオーバーラップするように、有機樹脂層５２上に複数の電極５０を形成する。有機樹脂層５２が平坦化されているので、電極５０を、その上面が平坦になるように形成することができる。」
　
　これに対し、上記相違点３のうち、「前記第１の配線パターンと前記第２の配線パターンとが交差してなる複数の交差部が前記第１電極の下方に配置されて」いる点は、上記＜相違点１、２について＞で既に検討したように、実質的な相違でないか、仮に実質的な相違であるとしても、当業者が容易に想到し得たものである。
　
　しかも、刊行物１の摘記〔１ｆ〕には、ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層間絶縁膜で殆ど吸収してしまうことが望ましい旨が記載されているし、また、各種配線基板において、下層の配線の配置が上層面の凹凸乃至平坦性に影響することは、本願優先日前において周知の事項であるから、刊行物１発明において、下層配線としての「インバータ乃至クロックドインバータに接続された略等間隔で略平行に延びる３本の下方配線」や、該下方配線と複数の交差部を有する、中層配線としての「略等間隔で略平行に延びる３本の配線」の配置を設定する際に、前記有機樹脂層に相当する第２層間絶縁膜の上面が平坦になるようにして、その上の１電極（画素電極）の上面を平坦にし、第１電極の上の機能層（ＥＬ層）の膜厚を均一にしようとすることは、摘記〔１ｆ〕の記載や周知事項に基づいて当業者が容易に想到し得たものというべきである。
　
　そして、本願補正発明１は、上記相違点１〜３により、刊行物１の記載から予測できないような格別に顕著な効果を奏するとは認められない。
　よって、本願補正発明１は、刊行物１に記載の発明及び周知事項に基づいて当業者が容易に発明をすることができたものである。
　
５．本件手続補正についてのむすび
　以上のとおりであるから、本願補正発明１は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　したがって、本件手続補正は、平成１８年改正前特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
［３］本願発明について
１．本願発明
　平成２０年３月１３日付け手続補正は、上記のとおり却下されたので、本願の請求項１〜１３に係る発明は、平成１７年５月２日付け手続補正により補正された特許請求の範囲の請求項１〜１３に記載された事項により特定されるものと認められるところ、請求項２に係る発明（以下、「本願発明２」という。）は、次のとおりのものである。
「【請求項２】
　基板上に、複数の単位構成を有する電気光学装置であって、
　前記複数の単位構成の各々は、第１電極と第２電極との間に挟まれた機能層を含む発光素子と、前記発光素子に電源を供給するための駆動回路と、を備え、
　前記第１電極は、前記駆動回路を構成する複数の配線層とオーバーラップするように形成されており、
　前記配線層の第１の層に位置する第１の配線パターンの一部と、前記配線層の第２の層に位置する第２の配線パターンの一部とは、前記第１電極の下方で、格子を形成する方向に延びるように配置されてなる電気光学装置。」
　
２．刊行物とその記載事項
　平成２０年１月１５日付け拒絶理由通知に引用された、本願優先権主張日前に頒布された刊行物１とその記載事項は、上記［２］「２．刊行物とその記載事項」のとおりである。
　
３．対比・判断
　本願発明２は、上記［２］で検討した本願補正発明１から、その特定事項の「第１の配線パターン」、「第２の配線パターン」、及び、それら配線パターンにより形成される「格子」についての限定である「前記第１の配線パターンもしくは前記第２の配線パターンは、走査信号を前記単位構成に供給するための走査線を構成する配線パターン、及びデータ信号を前記単位構成に供給するためのデータ線を構成する配線パターンを含み、前記第１の配線パターン又は前記第２配線パターンのいずれかは、前記第１電極の下方で、等間隔で平行に延びる３つ以上の配線を有し、前記機能層の膜厚が均一になるように、前記第１の配線パターンと前記第２の配線パターンとが交差してなる複数の交差部が前記第１電極の下方に配置されてなる」という特定事項を削除したものに相当する。
　
　そうすると、本願発明２の特定事項を全て含み、さらに他の特定事項を付加したものに相当する本願補正発明１が、上記［２］「４．対比・判断」に記載したとおり、刊行物１に記載の発明及び周知事項に基づいて当業者が容易に発明をすることができたものであるから、本願発明２も、同様の理由により、刊行物１に記載の発明及び周知事項に基づいて当業者が容易に発明をすることができたものといえる。
　
４．むすび
　以上のとおりであるから、本願発明２は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、その余の発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。