【事件の表示】
　平成１１年特許願第　　２７０９号「低電力低電圧回路」拒絶査定不服審判事件〔平成１１年　９月２４日出願公開、特開平１１−２６１７３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年１月８日（パリ条約による優先権主張１９９８年１月１３日、大韓民国）の出願であって、平成１５年３月２４日付けで手続補正がなされたところ、同年１１月２６日付けで拒絶査定がなされ、これに対し、平成１６年３月１日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものであるが、該手続補正が当審において平成１８年３月６日付けで却下がなされ、当審の同年３月２２日付けの拒絶理由通知に応答して、同年６月２７日付けで手続補正がなされ、当審の同年７月１２日付けの拒絶理由通知に応答して、同年１０月１８日付けで意見書が提出されたものである。
　
２．本願発明について
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年６月２７日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下の通りのものと認める。
　
「【請求項１】　正電圧端に連結される仮想パワーラインと、
　接地端に連結される仮想接地ラインと、
　前記仮想パワーラインと仮想接地ラインとの間に接続され、低電圧で動作が可能になるように低しきい値電圧を有する素子で構成されるコア回路部と、
　前記コア回路部の素子のしきい値電圧より高いしきい値電圧を有する素子から構成されるとともに、仮想パワーライン及び仮想接地ラインに接続され、前記コア回路部の待機状態の時には仮想パワーライン及び仮想接地ラインをフローティング状態にさせ、前記コア回路部を動作させる時には仮想パワーラインの電圧と仮想接地ラインの電圧とをそれぞれシステム電圧と接地電圧とに制御するＳＣＲＣ部と、
　仮想パワーラインと仮想接地ラインとの間に接続され、前記コア回路の待機状態の時には仮想パワーラインの電圧と仮想接地ラインの電圧とが同じくなるように制御する等化器と、
を備えることを特徴とする低電力低電圧回路。」
　
３．引用発明
　当審における平成１８年７月１２日付け拒絶の理由に引用された特開平９−２３１７５６号公報（以下、「引用例」という。）には、「半導体集積回路装置と半導体集積回路の動作方法及び半導体集積回路装置の回路接続検証方法」の発明に関し、図面とともに以下の事項ａ〜ｃが記載されている。
　
・摘記事項ａ　（【特許請求の範囲】）
「【請求項１】  外部端子から供給される動作電圧を伝える電源線と、
機能毎に分けられ、かつそれぞれが動作制御信号により回路動作を行うようにされた複数の回路ブロックと、
各回路ブロックに対応してそれぞれ設けられた内部電源線と、
上記電源線と各回路ブロックの上記内部電源線との間にそれぞれ設けられたスイッチＭＯＳＦＥＴと、かかるスイッチＭＯＳＦＥＴを上記動作制御信号によりスイッチ制御してなる電源スイッチ回路とを備えてなり、
各回路ブロックに対応して設けられる上記スイッチＭＯＳＦＥＴは、並列形態にされた複数のスイッチＭＯＳＦＥＴからなり、複数のＭＯＳＦＥＴのゲートには上記動作制御信号が順次に遅延されたものが供給されることによって、そのオン状態とオフ状態の切り替えタイミングが異なるようにされるものであることを特徴とする半導体集積回路装置。
【請求項２】  動作起動信号を含む外部端子から供給される入力信号に応答する入力回路ブロックと、
かかる入力回路ブロックを通して入力された入力信号を受けて動作する内部回路ブロックと、かかる内部回路ブロックの出力信号を外部端子へ送出させる出力回路ブロックとを備え、
外部端子から供給される動作電圧を伝える電源線と上記内部回路ブロックのうち非動作状態のときに記憶動作を必要としない第１の回路部分の内部電源線との間に設けられ、その動作制御信号によりスイッチ制御されるスイッチＭＯＳＦＥＴからなる内部電源スイッチ回路とを備えてなることを特徴とする半導体集積回路装置。
【請求項３】  上記スイッチＭＯＳＦＥＴは、並列形態にされた複数のスイッチＭＯＳＦＥＴからなり、複数のＭＯＳＦＥＴのゲートには上記動作制御信号が順次に遅延されたものが供給されることによって、そのオン状態とオフ状態の切り替えタイミングが異なるようにされるものであることを特徴とする請求項２の半導体集積回路装置。
【請求項４】  上記入力回路ブロックと内部回路ブロックのうち記憶動作を必要とする第２の回路部分及び出力回路ブロックとは、電源線から定常的に動作電圧が与えられるものであることを特徴とする請求項２又は請求項３の半導体集積回路装置。
【請求項５】  上記内部回路ブロックは、ＣＭＯＳ回路から構成され、
かかるＣＭＯＳ回路の第１の回路部分は、非動作状態のときに出力信号レベルがロウレベルの回路には電源電圧に対応した第１の内部電源線に接続され、
出力信号がハイレベルの回路には接地電位に対応した第２の内部電源線に接続され、
上記第１の内部電源線と電源線との間及び上記第２の内部電源線と接地線との間には、上記スイッチＭＯＳＦＥＴが設けられるものであることを特徴とする請求項２、請求項３又は請求項４の半導体集積回路装置
【請求項６】  上記内部回路ブロックは、複数の回路ブロックに分割され、各回路ブロック毎に上記スイッチＭＯＳＦＥＴが設けられるものであることを特徴とする請求項５の半導体集積回路装置。
【請求項７】  上記ＣＭＯＳ回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとは、低しきい電圧を持つものであることを特徴とする請求項５又は請求項６の半導体集積回路装置。
【請求項８】  上記入力回路ブロックと出力回路ブロックは、ＣＭＯＳ回路により構成され、かかるＣＭＯＳ回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ及び上記内部電源スイッチ回路を構成するＭＯＳＦＥＴとは、上記内部回路を構成するＣＭＯＳ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのしきい電圧に比べてそのサブスレッショルドリーク電流が小さくなるようしきい電圧が高く設定されてなることを特徴とする請求項７の半導体集積回路装置。」
　
・摘記事項ｂ（段落【０００７】）
「【０００７】この発明の目的は、動作マージンを確保しつつ、低消費電力化を実現した半導体集積回路装置を提供することにある。この発明の他の目的は、動作速度を犠牲にすることなく、高集積化と低電圧化及び低消費電力化を実現した半導体集積回路装置を提供することにある。この発明の更に他の目的は、大記憶容量化と低消費電力化を実現したダイナミック型ＲＡＭを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。」
　
・摘記事項ｃ　（段落【０１２３】ないし【０１２８】）
　「【０１２３】図１９には、この発明の他の一実施例を示す回路図が示されている。同図においては、内部回路はインバータ回路が縦列接続される場合が例として示されている。そして、初段のインバータ回路には非活性時にロウレベルの入力信号が供給され、インバータ回路の出力はハイレベル（Ｈ）にされ、以後各インバータ回路の出力は順にロウレベル（Ｌ）、ハイレベル、ロウレベルのようにされる。それ故、出力のハイレベルに対応したインバータ回路は、サブグランド線ＶＳＴに接続され、出力のロウレベルに対応したインバータ回路はサブ電源線ＶＣＴに接続される。
【０１２４】上記サブ電源線ＶＣＴと電源線ＶＣＣとの間には、Ｐチャンネル型のスイッチＭＯＳＦＥＴＭＣが設けられ、制御信号φＢでスイッチ制御される。上記サブグランド線ＶＳＴと接地線ＶＳＳとの間にはＮチャンネル型のスイッチＭＯＳＦＥＴＭＳが設けられ、制御信号φＴでスイッチ制御される。そして、この実施例では、上記サブ電源線ＶＣＴとサブグランド線ＶＳＴとの間に短絡用のＮチャンネル型ＭＯＳＦＥＴＭＴが設けられる。このＭＯＳＦＥＴＭＴは、制御信号ＰＴによりスイッチ制御される。
【０１２５】図２０には、上記実施例の動作を説明するためのタイミング図が示されている。上記内部回路が活性状態から非活性状態になるとき、信号φＢがロウレベルからハイレベルに、信号φＴがハイレベルからロウレベルに変化し、スイッチＭＯＳＦＥＴＭＣとＭＳをオン状態からオフ状態にさせる。これに同期して、制御信号ＰＴが一時的にハイレベルにされて、スイッチＭＯＳＦＥＴＭＴがオン状態となり、サブ電源線ＶＣＴとサブグランド線ＶＳＴが短絡されて中間電位にされて消費電力の低減が可能になる。
【０１２６】上記のような短絡ＭＯＳＦＥＴＭＴがないときには、サブ電源線ＶＣＴとサブグランド線ＶＳＴが活性時の電圧から非活性の電圧に遷移する際に、サブ電源線ＶＣＴの寄生容量に充電されていた電荷は、非活性時出力がロウレベルのインバータ回路のオン状態にされているＮチャンネル型ＭＯＳＦＥＴを通して放電される。逆に、サブグランド線ＶＳＴの寄生容量には、非活性時出力がハイレベルのインバータ回路のオン状態にされているＰチャンネル型ＭＯＳＦＥＴを介して充電される。これらの放電電流と充電電流は消費電流にされる。これに対して、上記のように短絡ＭＯＳＦＥＴを設けた場合には、それぞれの寄生容量間のチャージシェアで、言い換えるならば、格別の電流消費を行うことなくサブ電源線ＶＣＴとサブグランド線ＶＳＴを、上記サブスレッショルドリーク電流を低減させるために必要な所定電位まで変化させることができる。
【０１２７】上記のような短絡ＭＯＳＦＥＴＭＴのスイッチ制御を行う制御信号ＰＴのパルス幅は、サブ電源線ＶＣＴ及びサブグランド線ＶＳＴの電圧がちょうど非活性時の電圧となるように設定される。具体的には、上記寄生容量が２００ｐＦの場合、パルス幅は１００ｎ秒でスイッチＭＯＳＦＥＴのゲート幅は１０μｍでよい。
【０１２８】上記のような短絡ＭＯＳＦＥＴが無いときは、サブ電源線ＶＣＴとサブグランド線ＶＳＴの電圧遷移は、サブスレッショルドリーク電流による充放電が起こるために１００μ秒の時間がかかる。これに対して、上記短絡ＭＯＳＦＥＴＭＴを用いると１００ｎ秒で電圧遷移を完了させることができる。」
　
　引用例の半導体集積回路装置は、摘記事項ｂによれば、低電力化低電圧回路といえる。
　そして、この低電力化低電圧回路は、摘記事項ａの【請求項１】にあるように、「電源線」、「複数の回路ブロック（後述の「内部回路」に相当）」、「各回路ブロックに対応してそれぞれ設けられた内部電源線」、「電源線と各回路ブロックの上記内部電源線との間にそれぞれ設けられたスイッチＭＯＳＦＥＴ」とを備えており、この低電力化低電圧回路に用いられているＭＯＳＦＥＴについての、摘記事項ａの【請求項８】の『「内部電源スイッチ回路を構成するＭＯＳＦＥＴ」が、「内部回路を構成するＣＭＯＳ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのしきい電圧に比べて」、「しきい電圧が高く設定されてなる」』旨の記載によれば、摘記事項ｂの「内部回路」は、ＣＭＯＳ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを含み、これらＭＯＳＦＥＴは低いしきい電圧で動作するＭＯＳＦＥＴであることが実質的に記載されており、また、同様に摘記事項ａの【請求項８】の記載によれば、摘記事項ｃにある「サブ電源線ＶＣＴと電源線ＶＣＣとの間」の「Ｐチャンネル型のスイッチＭＯＳＦＥＴＭＣ」と「サブグランド線ＶＳＴと接地線ＶＳＳとの間」の「Ｎチャンネル型のスイッチＭＯＳＦＥＴＭＳ」は高いしきい値電圧で動作するＭＯＳＦＥＴであることが実質的に記載されているといえる。
　
　そうすると、これら引用例の摘記事項及び図面（特に第１９図および第２０図）並びにこの分野における技術常識を考慮すると、上記引用例には、以下の発明が記載されているものと認められる。
　
　「電源線ＶＣＣに連結されるサブ電源線ＶＣＴと、
　接地線ＶＳＳに連結されるサブグランド線ＶＳＴと、
　前記サブ電源線ＶＣＴと接地線ＶＳＳ、あるいは、サブグランド線ＶＳＴと電源線ＶＣＣに接続され、低電圧で動作が可能になるように低しきい電圧で動作するＭＯＳＦＥＴで構成される内部回路と、
　電源線ＶＣＣとサブ電源線ＶＣＴの間にはＰチャンネル型のスイッチＭＯＳＦＥＴＭＣ、接地線ＶＳＳとサブグランド線ＶＳＴの間にはＮチャンネル型のスイッチＭＯＳＦＥＴＭＳが接続され、これらＰチャンネル型のスイッチＭＯＳＦＥＴＭＣ、及び、Ｎチャンネル型のスイッチＭＯＳＦＥＴＭＳのしきい電圧は内部回路のＭＯＳＦＥＴのしきい電圧より高く設定され、内部回路が活性状態から非活性状態になるときには、Ｐチャンネル型のスイッチＭＯＳＦＥＴＭＣ、及び、Ｎチャンネル型のスイッチＭＯＳＦＥＴＭＳをオン状態からオフ状態にするとともに、サブ電源線ＶＣＴとサブグランド線ＶＳＴとの間に接続され、活性状態から非活性状態になるときに、サブ電源線ＶＣＴとサブグランド線ＶＳＴとを短絡して中間電位とするスイッチＭＯＳＦＥＴＭＴを備えた低電力低電圧回路」（以下「引用発明」という。）　
　
４．対比・判断
　本願発明と引用発明とを対比する。
　
ア．引用発明の「電源線ＶＣＣ」、「サブ電源線ＶＣＴ」、「接地線ＶＳＳ」、「サブグランド線ＶＳＴ」は、本願発明の「正電圧端」、「仮想パワーライン」、「接地端」、「仮想接地ライン」にそれぞれに相当する。
　
イ．低電力低電圧回路において、低電圧で動作が可能になるようにする対象は、引用発明では「内部回路」であり、本願発明では「コア回路」であることから、引用発明の「内部回路」は、本願発明の「コア回路」に相当し、回路を構成する引用発明の「低しきい電圧で動作するＭＯＳＦＥＴ」は、本願発明の「低しきい値電圧を有する素子」に相当する。
　
ウ．引用発明の「電源線ＶＣＣとサブ電源線ＶＣＴの間にはＰチャンネル型のスイッチＭＯＳＦＥＴＭＣ」と「接地線ＶＳＳとサブグランド線ＶＳＴの間にはＮチャンネル型のスイッチＭＯＳＦＥＴＭＳ」は、内部回路が活性状態から非活性状態になるときには、Ｐチャンネル型のスイッチＭＯＳＦＥＴＭＣ、及び、Ｎチャンネル型のスイッチＭＯＳＦＥＴＭＳをオン状態からオフ状態にすることで、「サブ電源線ＶＣ」と「サブグランド線ＶＳＴ」をそれぞれ、「電源線ＶＣＣ」あるいは「接地線ＶＳＳ」から切り離し、フローティング状態にするものである。
　そして、引用発明の「電源線ＶＣＣとサブ電源線ＶＣＴの間」の「Ｐチャンネル型のスイッチＭＯＳＦＥＴＭＣ」と「接地線ＶＳＳとサブグランド線ＶＳＴの間」の「Ｎチャンネル型のスイッチＭＯＳＦＥＴＭＳ」は、内部回路が非活性状態から活性状態になるときには、「サブ電源線ＶＣ」と「サブグランド線ＶＳＴ」をそれぞれ、「電源線ＶＣＣ」あるいは「接地線ＶＳＳ」に接続し、「サブ電源線ＶＣ」の電圧を電源線電圧とし、「サブグランド線ＶＳＴ」の電圧を接地線電圧とすることは明らかであることから、「電源線ＶＣＣとサブ電源線ＶＣＴの間」の「Ｐチャンネル型のスイッチＭＯＳＦＥＴＭＣ」と「接地線ＶＳＳとサブグランド線ＶＳＴの間」の「Ｎチャンネル型のスイッチＭＯＳＦＥＴＭＳ」は、本願発明の「ＳＣＲＣ部」に相当する。
　そして、引用発明の「Ｐチャンネル型のスイッチＭＯＳＦＥＴＭＣ、及び、Ｎチャンネル型のスイッチＭＯＳＦＥＴＭＳ」は、本願発明の「コア回路部の素子のしきい値電圧より高いしきい値電圧を有する素子」に相当する。
　
エ．引用発明の「スイッチＭＯＳＦＥＴＭＴ」は、サブ電源線ＶＣＴとサブグランド線ＶＳＴとの間に接続され、活性状態から非活性状態になるときに、サブ電源線ＶＣＴとサブグランド線ＶＳＴとを短絡して中間電位とするものであるから、本願発明の「等化器」に相当する。
　
　以上を踏まえると、本願発明と引用発明の一致点及び相違点は、次のとおりである。
　
＜一致点＞
「正電圧端に連結される仮想パワーラインと、
　接地端に連結される仮想接地ラインと、
　前記仮想パワーラインまたは仮想接地ラインに接続され、低電圧で動作が可能になるように低しきい値電圧を有する素子で構成されるコア回路部と、
　前記コア回路部の素子のしきい値電圧より高いしきい値電圧を有する素子から構成されるとともに、仮想パワーライン及び仮想接地ラインに接続され、前記コア回路部の待機状態の時には仮想パワーライン及び仮想接地ラインをフローティング状態にさせ、前記コア回路部を動作させる時には仮想パワーラインの電圧と仮想接地ラインの電圧とをそれぞれシステム電圧と接地電圧とに制御するＳＣＲＣ部と、
　仮想パワーラインと仮想接地ラインとの間に接続され、前記コア回路の待機状態の時には仮想パワーラインの電圧と仮想接地ラインの電圧とが同じくなるように制御する等化器と、
を備えた低電力低電圧回路。」
　
＜相違点＞
　コア回路部が、本願発明では、仮想パワーラインと仮想接地ラインとの間に接続されているのに対し、引用発明では、仮想パワーラインと接地端、あるいは、仮想接地ラインと正電圧端に接続されている点で相違する。
　
　上記相違点について検討する。
　引用発明と共通する目的である、待機時におけるコア回路の低消費電力化の目的で、コア回路を仮想パワーラインと仮想接地ラインとの間に接続することは、当審における平成１８年７月１２日付け拒絶理由に引用された特開平６−３５０４３５号公報、原審における平成１４年４月１５日付け拒絶理由通知に引用された特開平９−６４７１５号公報に示されるように周知であるから、コア回路の機能、性質等に応じて、コア回路を仮想接地ラインと正電圧端との間に接続するよう構成することは、当業者が容易に成し得たことと認められる。そしてその効果も当業者の予測を超える格別なものとも認められない。
　
５．むすび
　以上のとおり、本願発明は、引用例に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。