【事件の表示】
　平成１１年特許願第２７８８７５号「仮想アドレッシングにおいて領域を予備有効化する方法およびコンピュータ・システム」拒絶査定不服審判事件〔平成１２年　４月２８日出願公開、特開２０００−１２２９２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年９月３０日（パリ条約による優先権主張１９９８年１０月１２日、米国）の出願であって、平成１３年８月２日付け及び同年８月１３日付けで手続補正がなされ、平成１６年７月３０日付けで拒絶の理由が通知され、同年１１月３０日付けで手続補正がなされたが、平成１７年２月２８日付けで拒絶査定がなされ、これに対し、同年５月３１日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項６に係る発明（以下、「本願発明」という。）は、平成１６年１１月３０日付けの手続補正書によって補正された特許請求の範囲の請求項６に記載された次のとおりのものである。
　
「各領域レジスタが領域識別子（ＲＩＤ）を記憶することができ、固有の仮想領域番号（ＶＲＮ）によってアクセスされる、複数の領域レジスタを有するコンピュータ・システムにおいて、領域レジスタにおけるフィールドよりも頻繁に検索が行われるフィールドに高速連想記憶装置を使用する変換参照バッファ（ＴＬＢ）は複数のＴＬＢエントリを含み、各ＴＬＢエントリは、
　物理ページ番号（ＰＰＮ）を記憶するための物理ページ番号（ＰＰＮ）フィールドと、
　仮想ページ番号（ＶＰＮ）を記憶するための仮想ページ番号（ＶＰＮ）フィールドと、
　ＶＲＮを記憶するためのＶＲＮフィールドと、
　ＲＩＤを記憶するためのＲＩＤフィールドであって、各エントリのＲＩＤフィールドとＶＲＮフィールドとは、ＶＲＮ対ＲＩＤのマッピングを表し、該ＶＲＮ対ＲＩＤのマッピングは、該エントリの該ＲＩＤフィールドに記憶されたＲＩＤが、上記複数の領域レジスタにおいてもアクティブなマッピングとして存在すれば、有効である、ＲＩＤフィールドとを含み、ＲＩＤフィールドは、ＶＰＮフィールドを実現するのに使用される連想記憶装置よりも低速で、ＶＲＮフィールドを実現するのに使用される連想記憶装置よりも低速の連想記憶装置を使用して実現されるコンピュータ・システム。」
　
３．引用発明
　原査定の拒絶の理由に引用された特開平８−２７２６９２号公報（以下、「引用文献」という。）には、図面とともに以下の事項が記載されている。
　
Ａ．「【０００１】
【発明の属する技術分野】本発明は、一般にコンピュータ記憶システムのアーキテクチャに関するもので、特に、区画された仮想アドレス空間を有する記憶システムの処理能力の向上に関するものである。」
　
Ｂ．「【００１２】
【課題を解決するための手段】ＴＬＢの仮想アドレスから物理アドレスへの変換時間を減少させることが本発明の目的である。本発明は、臨界的アドレス変換シーケンスの間に実行される空間レジスタのフェッチおよびそれに引き続く比較動作を取り除くことによって、この目的を達成する。それに代え、本発明は、空間タグおよび合致ビット記憶セルを各ＴＬＢエントリに含め、空間レジスタの内容と空間タグに保持されるＴＬＢエントリに対応する間接アドレスとの比較を事前に実行してその結果を合致ビットに記憶し、次に、メモリ変換プロセスの過程で、合致ビット記憶の内容を選択し、先行した比較の結果を標示する。このように、合致ビット記憶の使用によって、アドレス変換プロセスの過程において空間レジスタをアクセスする必要性が取り除かれ、これによって、アドレス変換の時間が大幅に短縮される。」
　
Ｃ．「【００１５】
【発明の実施の形態】従来技術による２種類の変換ルックアサイド・バッファ（すなわちＴＬＢ）設計が、図１および図２に示されている。図１に示されるＴＬＢ２２は、中央処理装置（ＣＰＵ）から送られる仮想アドレスである明示アドレス１０を含む。明示アドレスは、インデックス・ビット１２および基底ビット１３という２つの隣接するビット・フィールドからなる。典型的には、３２ビット明示アドレスの場合、インデックス・ビットは２ビットで基底ビットは３０ビットである。インデックス・ビット１２は、間接アドレスを保持する空間レジスタ１４の１つを選択するため、空間レジスタの１つのバンクをインデックスする。空間レジスタは、現行プロセスの個別アドレス・セグメントに対するポインタである。・・・（中略）・・・
【００１６】選択された空間レジスタは、実効アドレス(effective address)１８を形成するため基底ビット１３と連結される間接アドレス１６を提供する。実効アドレス１８は、仮想ページ番号２０とページ・オフセット（図示されてない）に分割される。・・・（中略）・・・
【００１７】ＴＬＢ２２は、Ｎ個のエントリを持つ完全連想メモリとして構成されている。各エントリは、１つの仮想ページ番号から物理ページ番号への変換に加えてその他のアクセス情報を保持することができるもので、多数の個別フィールドから構成される。・・・（中略）・・・
【００１９】図１では単一ブロックとして示されているが、ＴＬＢ２２は、速度、シリコン面積およびコストを最適化するため別々のメモリ・ブロックから構成することもできる。例えば、仮想ページ番号エントリは、別々のより高速のメモリに記憶することができる。ＳＲＡＭを選択して、ＴＬＢアドレス変換が単一ＣＰＵクロック・サイクル内で発生できるようにするのが理想的である。」
　
Ｄ．「【００２７】ＴＬＢエントリ５５に含まれるエントリ空間タグ７２は、物理ページ番号３６に関連づけられる間接アドレス７４を記憶する。間接アドレス７４は、比較器７６の第１の入力に接続される。空間レジスタ書込みデータ・バス７８が、比較器７６の第２の入力に接続される。比較器出力は、合致ビット記憶セルＭ０、Ｍ１，Ｍ２、Ｍ３へライン８０を経由して接続される。
【００２８】各合致ビット記憶セルは、個別にアドレス可能な単一のビット記憶セルである。記憶セルを更新する方法は、図５を参照して後述する。合致ビット記憶セルの数は、空間レジスタ１４の数と等しい。各記憶セルは、特定の空間レジスタと関連づけられる。図４に示される実施形態においては、４つの空間レジスタがあり、従って、４つの合致ビット記憶セルがある。各合致ビット記憶セルは、エントリ空間タグ７２が対応する空間レジスタ・ファイルのエントリと合致するか否かをその状態によって標示する。」
　
Ｅ．「【００３６】図６は、図４のＴＬＢ３５を使う仮想アドレスから物理アドレスへの変換に関するタイミング図である。・・・（中略）・・・
【００３７】全アドレス変換時間Ｔ'の更なる減少が、比較器６４を通過する遅延時間Ｔ2'の減少によって達成される。・・・（中略）・・・好ましい実施形態では、仮想タグ６３はわずか１９ビットだけを有する。対照的に、従来技術の（図１の）ＴＬＢ２２は同じアドレス空間について５１ビットの仮想ページ番号を有する。従って、比較器６４を通過する遅延時間Ｔ2'は、図１の比較器２６を通過する遅延時間Ｔ2より大幅に少ない。比較器を通過する遅延時間Ｔ2'における減少が、上記読取りアクセス時間Ｔ1の排除とともに、本発明に従って、全変換時間Ｔ'の顕著な減少を実現する。」
　
Ｆ．「【００３９】同じ発明の原理を、図７に示されているＴＬＢ設計１１５に拡張することができる。・・・（中略）・・・
【００４０】ＴＬＢエントリ１１７は、エントリ空間タグ７２、仮想タグ１２０、有効ビット２８、物理ページ番号３６およびその他アクセス情報３８を含む。仮想タグ１２０は、上位インデックス・タグ１２４および下位仮想タグ１２２という２つの隣接するタグを含む。下位仮想タグ１２２およびＴＬＢインデックス１１６が、従来技術の形態で比較器１３４へ入力として接続される。ビット数の観点から、比較器１３４のサイズは、図４の比較器６４と同じである。従って、比較器１３４を通過する遅延時間は同じである。比較器１２１は、インデックス・ビット１１８に接続された第１の入力、上位インデックス・タグ１２４に接続された第２の入力、および１つの出力を持つ。インデックス・ビット１１８がインデックス・ビット１２とは異なった形態で図示されているが、それらは実際には同じラインである。」
　
Ｇ．「【００４１】しかし、ＴＬＢエントリ１１７は、比較器７６の結果を記憶するためただ１つの合致ビット記憶セル１４６を有する。合致記憶セル１４６は、図４のＴＬＢエントリ５５で使われている合致記憶セルＭ０−Ｍ３と同様のはたらきをする。記憶セル１４６は、データ入力、書込みイネーブル入力およびデータ出力を持つ。記憶セルに関連する論理機構によって、以下に記述するように対応する空間レジスタが修正される時記憶セルが更新される。
【００４５】ライン１４４上の信号がイネーブルされる２つのケースがある。第１は、挿入エントリ・ライン１４２上の信号がイネーブルされる時、すなわちＴＬＢエントリ１１７が更新される時である。これは、また、記憶セルのデータ入力における信号がイネーブルされるケースでもある。このようにして、ＴＬＢエントリ１１７が修正される毎に、対応する合致記憶セル１４６がイネーブル状態に更新される。ＴＬＢ取り逃がしを処理するオペレーティング・システムのトラップに続いて空間レジスタ１４に記憶された間接アドレスの１つを合致する動作を行うことがＴＬＢエントリについては保証されているので、ＴＬＢ合致記憶セル１４６は自動的にイネーブル状態へセットされる。
【００４６】第２のケースは、ライン１４４の信号がイネーブルされ、従って、記憶セル１４６が更新され、ＡＮＤゲート１３２の出力がイネーブルされる場合である。ＡＮＤゲートの出力は、更新空間レジスタ・ライン１００上の信号がイネーブルされ、比較器１２１からの出力信号がイネーブルされる時イネーブルされる。更新空間レジスタ１００上の信号は空間レジスタが更新されつつある時イネーブルされる。比較器１２１の出力は、上位インデックス・タグ１２４がインデックス・ビット１１８と等しい時イネーブルされる。インデックス・ビット１１８は、更新空間レジスタ信号がイネーブルされる時書き込まれている特定のレジスタ番号を示す。このようにして、上位インデックス・タグ１２４に対応する空間レジスタが更新される時、合致記憶セルが更新される。
【００４７】第２のケースの記憶セルに記憶される値は、比較器７６の出力によって決定される。上述のように、空間レジスタが更新される時、空間レジスタの新しい値が、空間レジスタ書込みデータ・バス７８上の空間レジスタに書き込まれる。書込みデータ・バス７８上のデータが、比較器７６によってエントリ空間レジスタ７２と同時に比較される。両者が等しければ、比較器７６の出力がライン８０上でイネーブルされ、合致記憶セル１４６は、イネーブルされた値に更新される。両者が等しくなければ、セル１４６は、非イネーブル値に更新される。」
　
Ｈ．「【００４８】ＴＬＢエントリ１１７におけるＴＬＢ「ヒット」は、４入力ＡＮＤゲート１３０において決定される。ＡＮＤゲート１３０への４つの入力すべてがイネーブルされる時、ＴＬＢヒットが発生する。第１の入力は、有効ビット２８に接続される。第２の入力は、ライン１３６を通して比較器１３４の出力に接続される。第３の入力は、比較器１２１の出力に接続される。第４の入力は、ライン１３７を通して合致記憶セル１４６の出力に接続される。ＡＮＤゲートの出力は、３態励振器３２のイネーブル入力に接続される。このようにして、ヒットがある時、ＴＬＢエントリの内容は、データバス４０上へ送出される。さもなければ、受動プルダウン・ネットワーク４２が、論理的低位にデータバス４０を保つ。従って、ヒットがあれば、有効ビット、すなわちバス４０上の最上位ビットがそれを標示する。
【００４９】合致記憶セルが上述のようにそれらの適切な値へセットされると、アドレス変換は次のように進む。明示アドレスは、インデックス１２および基底１３に分割される。次に、基底１３は、ＴＬＢインデックス１１６およびオフセット（図示されていない）に分割される。ＴＬＢインデックス１１６が仮想タグ１２２と比較される。同時に、上位インデックス・タグ１２４が、明示アドレス１０のインデックス・ビット１２と同一であるインデックス・ビット１１８と比較される。以下の条件が単一のＴＬＢエントリ内で満たされると、この実施形態に関してＴＬＢヒットが発生する。すなわち、（比較器１３４による）ＴＬＢインデックス比較と（比較器１２１による）インデックス比較がともに肯定的であり、有効ビット２８がイネーブルされ、対応する合致記憶セル１４６の値がイネーブルされていることである。ＴＬＢヒットが発生すると、ＴＬＢヒットが発生したＴＬＢエントリの物理ページ番号が、物理アドレスの一部として、すなわち実際の物理ページ番号として、供給される。
【００５０】ＴＬＢ１１５に関するタイミング・シーケンスは、本質的には図６に示されるものと同じである。従って、上述された本発明原理は、典型的なコンピュータに活用される共通アドレス指定方式の両者に関して、メモリ・システム処理能力の向上を生み出す。」
　
　上記Ａ、Ｂの記載からみて、引用文献は、変換ルックアサイド・バッファ（ＴＬＢ）における仮想アドレスから物理アドレスへの変換時間を減少させるコンピュータ記憶システムのアーキテクチャについて記載したものであり、そのようなアーキテクチャを備えたコンピュータを開示するものということができる。
　
　以下では、引用文献の図７に関連して記載された実施例（以下、「図７の実施例」という。）について述べるが、引用文献においては、図７の実施例の説明にあたり、図１及び図２に関連して記載された従来技術や図４に関連して記載された実施例と共通する説明については、記載を省略している部分があるので、必要に応じ、これらの従来技術や実施例に関する記載も、図７の実施例の説明を補足するものとして参照する。
　
　上記Ｃの段落【００１５】において「インデックス・ビット１２は、間接アドレスを保持する空間レジスタ１４の１つを選択するため、空間レジスタの１つのバンクをインデックスする。空間レジスタは、現行プロセスの個別アドレス・セグメントに対するポインタである。」と記載されているように、各空間レジスタは、個別アドレス・セグメントに対するポインタである間接アドレスを保持すなわち記憶することができるものであり、インデックス・ビットによってインデックスされてアクセスされるものである。
　
　上記Ｆ及び図７の記載からみて、図７の実施例の変換ルックアサイド・バッファ（ＴＬＢ）は、複数のＴＬＢエントリを含んでおり、各ＴＬＢエントリは、物理ページ番号、下位仮想タグ、上位インデックス・タグ、エントリ空間タグ等を含むものである。
　そして、上記Ｃの段落【００１７】における「各エントリは、１つの仮想ページ番号から物理ページ番号への変換に加えてその他のアクセス情報を保持することができるもので、多数の個別フィールドから構成される。」との記載からみて、図７の実施例の各ＴＬＢエントリは、上記物理ページ番号、下位仮想タグ、上位インデックス・タグ、エントリ空間タグ等について、それぞれを記憶するための個別フィールドを有しているものと理解できる。
　
　上記Ｆ、Ｇには、各ＴＬＢエントリのエントリ空間タグと上記間接アドレスとが比較される旨の記載、及び、各ＴＬＢエントリの上位インデックス・タグと上記インデックス・ビットとが比較される旨の記載があるから、図７の実施例の各ＴＬＢエントリにおけるエントリ空間タグと上位インデックス・タグとは、それぞれ、上記間接アドレスとインデックス・ビットとに対応するものであり、空間レジスタにおけるインデックス・ビットから間接アドレスへの変換すなわちマッピングに対応する、インデックス・ビット対間接アドレスのマッピングを表すものである。
　
　上記Ｇの記載からみて、図７の実施例の合致記憶セルの更新は、その合致記憶セルの存在するＴＬＢエントリにおけるエントリ空間タグと上位インデックス・タグの表すインデックス・ビット対間接アドレスのマッピングが、空間レジスタの最新の情報を反映している場合、すなわち、その時点で有効なマッピングとして利用可能な場合にのみイネーブルとされるようになされているから、上記合致記憶セルがイネーブルとされる場合とは、その合致記憶セルの存在するＴＬＢエントリにおけるエントリ空間タグと上位インデックス・タグの表すインデックス・ビット対間接アドレスのマッピングが有効な場合である。
　そして、上記Ｇの記載、及び、上記Ｇの段落【００４１】によって参照される上記Ｄの段落【００２８】における図４の合致ビット記憶セルの説明からみて、図７の実施例の合致記憶セルがイネーブルとされるのは、その合致記憶セルの存在するＴＬＢエントリにおけるエントリ空間タグが、同じＴＬＢエントリの上位インデックス・タグの示す空間レジスタの値（間接アドレス）と合致している場合であるから、あるＴＬＢエントリのエントリ空間タグが、同じＴＬＢエントリの上位インデックス・タグの示す空間レジスタの値（間接アドレス）と合致することは、当該エントリ空間タグと上位インデックス・タグの表すインデックス・ビット対間接アドレスのマッピングが有効であることを意味する。
　
　上記Ｆ−Ｈ及び引用文献の図７の記載からみて、図７の実施例における、下位仮想タグを記憶するフィールド、上位インデックス・タグを記憶するフィールド、及び、エントリ空間タグを記憶するフィールドは、それぞれ、複数のエントリのうち、入力されたデータと一致するデータを持つエントリのみがアクティブとなる、いわゆる連想記憶装置として構成されるものである。
　
　よって、上記Ａ−Ｈの記載事項及び関連する図面を参照すると、引用文献には、図７の実施例に関連して、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「各空間レジスタが間接アドレスを記憶することができ、インデックス・ビットによってアクセスされる、複数の空間レジスタを有するコンピュータにおいて、連想記憶装置を使用する変換ルックアサイド・バッファ（ＴＬＢ）は複数のＴＬＢエントリを含み、各ＴＬＢエントリは、
　物理ページ番号を記憶するための個別フィールドと、
　下位仮想タグを記憶するための個別フィールドと、
　上位インデックス・タグを記憶するための個別フィールドと、
　エントリ空間タグを記憶するための個別フィールドであって、各ＴＬＢエントリのエントリ空間タグを記憶するための個別フィールドと上位インデックス・タグを記憶するための個別フィールドとは、インデックス・ビット対間接アドレスのマッピングを表し、該インデックス・ビット対間接アドレスのマッピングは、該ＴＬＢエントリのエントリ空間タグが、同じＴＬＢエントリの上位インデックス・タグの示す空間レジスタの値（間接アドレス）と合致していれば、有効である、エントリ空間タグを記憶するための個別フィールドとを含み、下位仮想タグを記憶する個別フィールド、上位インデックス・タグを記憶する個別フィールド、及び、エントリ空間タグを記憶する個別フィールドは連想記憶装置を使用して実現されるコンピュータ。」
　
４．対比
　本願発明と引用発明とを対比すると、引用発明における「間接アドレス」は、３．で述べたように、個別アドレス・セグメントに対するポインタであるから、本願発明の「領域識別子（ＲＩＤ）」に相当するものであり、引用発明の「空間レジスタ」及び「インデックス・ビット」は、本願発明の「領域レジスタ」及び「仮想領域番号（ＶＲＮ）」に相当する。
　そして、引用発明の「インデックス・ビット」は、空間レジスタのインデックスとして用いられるものであり、各空間レジスタは、それぞれ、固有のインデックス・ビットの値によって指定されるのであるから、引用発明において「各空間レジスタが・・・インデックス・ビットによってアクセスされる」ことは、本願発明において「各領域レジスタが・・・固有の仮想領域番号（ＶＲＮ）によってアクセスされる」ことに相当する。
　
　また、引用発明の「変換ルックアサイド・バッファ（ＴＬＢ）」は、本願発明の「変換参照バッファ（ＴＬＢ）」に相当し、引用発明の「ＴＬＢエントリ」は、本願発明の「ＴＬＢエントリ」及び「エントリ」の両者に相当する。
　
　さらに、引用発明のＴＬＢエントリにおける「物理ページ番号」は、本願発明の「物理ページ番号（ＰＰＮ）」に相当し、上記３．Ｃ、Ｆ及び引用文献の図７の記載からみて、引用発明のＴＬＢエントリにおける「下位仮想タグ」は、明示アドレスからインデックス・ビット及びページ・オフセットを除いた部分であるＴＬＢインデックスに対応するものであるから、本願発明の「仮想ページ番号（ＶＰＮ）」に相当する。
　同様に、引用発明のＴＬＢエントリにおける「上位インデックス・タグ」及び「エントリ空間タグ」は、それぞれ、上述したインデックス・ビット及び間接アドレスに対応するものであるから、本願発明の「仮想領域番号（ＶＲＮ）」及び「領域識別子（ＲＩＤ）」に相当する。
　
　そして、引用発明の「個別フィールド」は、本願発明の「フィールド」に相当するから、引用発明の「物理ページ番号を記憶するための個別フィールド」、「下位仮想タグを記憶するための個別フィールド」、「上位インデックス・タグを記憶するための個別フィールド」及び「エントリ空間タグを記憶するための個別フィールド」は、それぞれ、本願発明の「物理ページ番号（ＰＰＮ）を記憶するための物理ページ番号（ＰＰＮ）フィールド」、「仮想ページ番号（ＶＰＮ）を記憶するための仮想ページ番号（ＶＰＮ）フィールド」、「ＶＲＮを記憶するためのＶＲＮフィールド」及び「ＲＩＤを記憶するためのＲＩＤフィールド」に相当する。
　
　ここで、上記３．Ｃの段落【００１５】に記載されているように、空間レジスタに保持されている間接アドレスは、現行プロセスの個別アドレス・セグメントへのポインタであり、インデックス・ビットから間接アドレスへのアクティブなマッピングを示すものであるから、引用発明において「該ＴＬＢエントリのエントリ空間タグが、同じＴＬＢエントリの上位インデックス・タグの示す空間レジスタの値（間接アドレス）と合致」している場合とは、ＴＬＢエントリのエントリ空間タグが、空間レジスタ上にアクティブなマッピングとして存在するということであり、本願発明の「該エントリの該ＲＩＤフィールドに記憶されたＲＩＤが、上記複数の領域レジスタにおいてもアクティブなマッピングとして存在」する場合に相当する。
　
　最後に、引用発明の「コンピュータ」は、本願発明の「コンピュータ・システム」に相当する。
　
　したがって、本願発明と引用発明とは、
「各領域レジスタが領域識別子（ＲＩＤ）を記憶することができ、固有の仮想領域番号（ＶＲＮ）によってアクセスされる、複数の領域レジスタを有するコンピュータ・システムにおいて、連想記憶装置を使用する変換参照バッファ（ＴＬＢ）は複数のＴＬＢエントリを含み、各ＴＬＢエントリは、
　物理ページ番号（ＰＰＮ）を記憶するための物理ページ番号（ＰＰＮ）フィールドと、
　仮想ページ番号（ＶＰＮ）を記憶するための仮想ページ番号（ＶＰＮ）フィールドと、
　ＶＲＮを記憶するためのＶＲＮフィールドと、
　ＲＩＤを記憶するためのＲＩＤフィールドであって、各エントリのＲＩＤフィールドとＶＲＮフィールドとは、ＶＲＮ対ＲＩＤのマッピングを表し、該ＶＲＮ対ＲＩＤのマッピングは、該エントリの該ＲＩＤフィールドに記憶されたＲＩＤが、上記複数の領域レジスタにおいてもアクティブなマッピングとして存在すれば、有効である、ＲＩＤフィールドとを含み、ＶＰＮフィールド、ＶＲＮフィールド、及び、ＲＩＤフィールドは連想記憶装置を使用して実現されるコンピュータ・システム。」
である点で一致し、以下の点で相違している。
　
［相違点］
　本願発明のＴＬＢは、「領域レジスタにおけるフィールドよりも頻繁に検索が行われるフィールドに高速連想記憶装置を使用する」ものであり、「ＲＩＤフィールドは、ＶＰＮフィールドを実現するのに使用される連想記憶装置よりも低速で、ＶＲＮフィールドを実現するのに使用される連想記憶装置よりも低速の連想記憶装置を使用して実現され」ているのに対し、引用発明のＴＬＢは、「連想記憶装置を使用する」ものであり、本願発明のＶＰＮフィールド、ＶＲＮフィールド及びＲＩＤフィールドに相当する各個別フィールドが連想記憶装置を使用して実現されているものの、各個別フィールドに用いる連想記憶装置の速度については特定されていない点。
　
５．当審の判断
　以下、上記相違点について検討する。
　
　引用文献には、上記３．Ｃの段落【００１９】の従来技術の説明において、ＴＬＢを単一ブロックとせず、例えば、仮想ページ番号エントリをより高速のメモリとするなど、別々のメモリ・ブロックから構成することで、速度やコストを最適化することの示唆がある。
　
　そして、引用発明においては、上記３．Ｈの段落【００５０】で参照される引用文献の図６及び上記３．Ｅの記載からみて、下位仮想タグや上位インデックス・タグの読み出し及び比較時間がアドレスの全変換時間に直接影響を与えることは明らかであり、上記３．Ｂに記載されているように、引用発明は、空間レジスタの内容と空間タグ（エントリ空間タグ）の比較を事前に実行しその結果を記憶しておくようにすることで、アドレス変換の高速化を図ったものであるから、一旦事前比較が済んでしまえばアドレス変換時にはアクセスされないエントリ空間タグについては、アドレス変換のたびにアクセスされ、その読み出し及び比較時間がアドレスの全変換時間に直接影響を与える下位仮想タグや上位インデックス・タグほどの高速なアクセスは必要ないことは、当業者には明らかである。
　
　したがって、引用発明において、エントリ空間タグを記憶する個別フィールドに、より高速なアクセスが必要とされる下位仮想タグを記憶する個別フィールド及び上位インデックス・タグを記憶する個別フィールドに使用されるメモリよりも低速のメモリを用い、本願発明のＲＩＤフィールドに相当する、エントリ空間タグを記憶する個別フィールドを、本願発明のＶＰＮフィールド及びＶＲＮフィールドにそれぞれ相当する、下位仮想タグを記憶する個別フィールド及び上位インデックス・タグを記憶する個別フィールドよりも低速の連想記憶装置として実現することは、当業者が容易に想到し得ることである。
　
　ここで、アドレス変換の度に参照される、下位仮想タグを記憶する個別フィールド及び上位インデックス・タグを記憶する個別フィールドは、アドレス・セグメントの入れ替え等の場合のみにアクセスされる空間レジスタよりも頻繁にアクセスされるものであるから、引用発明のＴＬＢにおいて、空間レジスタにおける個別フィールドよりも頻繁に検索が行われる個別フィールドに高速連想記憶装置を使用することは、上述のエントリ空間タグを記憶する個別フィールドを、下位仮想タグを記憶する個別フィールド及び上位インデックス・タグを記憶する個別フィールドよりも低速の連想記憶装置として実現することにより、必然的に達成されることになる。
　
　そして、本願発明の作用効果も、引用発明及び引用文献の記載から当業者が容易に予測できる範囲のものである。
　
６．むすび
　以上のとおり、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。