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　特願２００５−　３５９９７「マイクロプロセッサ」拒絶査定不服審判事件〔平成１７年　９月　２日出願公開、特開２００５−２３５２０３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　
１．手続の経緯
　本願は、平成２年８月３日（特願平１−３２４９２８号に基づく国内優先権主張、平成元年１２月１５日）に出願した特願平２−２０５００６号の一部を、平成９年８月１日に新たな出願（特願平９−２０７５４２号）とし、その一部を、平成１６年１月１９日に新たな出願（特願２００４−９９７６号）とし、さらに、その一部を、平成１７年２月１４日に新たな出願としたものであって、平成１７年３月１６日付けで出願審査請求書が提出されると共に手続補正がなされ、原審において平成１８年３月３１日付けで拒絶理由が通知され、同年６月２日付けで意見書が提出されると共に手続補正がなされ、同年６月１６日付けで拒絶査定がなされた。
　これに対して、平成１８年７月２０日に拒絶査定不服の審判請求がなされ、同年８月１８日付けで手続補正がなされ、当審において平成１９年６月７日付けで拒絶理由が通知され、同年８月１０日付けで意見書が提出されると共に手続補正がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年３月１６日付け、平成１８年６月２日付け、同年８月１８日付け、および平成１９年８月１０日付けの手続補正書により補正された明細書および図面の記載から見て、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。
　
「命令を読み出してデコードし、システムクロック周期のパイプラインステージ毎に動作クロックに基づいてパイプライン演算処理を行うマイクロプロセッサにおいて、
　前記動作クロックが別々に供給される複数の機能回路ブロックと、
　該機能回路ブロックの命令実行を指定する命令レジスタと、
　該命令レジスタで指定された機能回路ブロックに対して命令の実行ステージの直前までに実行ステージ期間中のクロックの供給を可能状態にする制御回路とを前記複数の機能回路ブロックに対応付けて備えたことを特徴とするマイクロプロセッサ。」
　
３．引用例
（１）当審の平成１９年６月７日付けの拒絶理由において引用した、特開平１−１５５４５９号公報（平成元年６月１９日公開、以下、「引用例１」という。）には次の事項が記載されている。
　
（あ）「〔産業上の利用分野〕
　本発明は演算プロセッサおよび複数の演算プロセッサを使用した並列計算機に係り、特に装置の低消費電力，省スペース，低コスト化に好適なプロセッサへの給電手段を提供するものである。」（第１頁右下欄１８行〜第２頁左上欄２行）
　
（い）「〔実施例〕
　以下、本発明を実施例を用いて詳細に説明する。第１図は本発明の第１の実施例である。演算プロセッサ１は、プログラムメモリ２，該プログラムメモリより順次読み出した命令を解読する令令解読部３，該命令解読部３より判断されたシーケンスに従がって動作を行うデータメモリ４，ＡＬＵ５，乗算器６及びＩ／Ｏ部７の独立したブロックにより構成され、上記ブロック間は、データバス８により結合されてデータの転送が行なわれる。
　上記命令解読部３は、上記ブロックの動作シーケンスを与えると同時に、動作させないブロックに個々に付属するパワーダウン回路９−１，〜９−４に対し電源電流の制限を行なわしめるパワーダウン制御信号を与える。該パワーダウン制御信号を受けた上記パワーダウン回路９−１〜９−４は、それぞれ付随するブロックの電源電流供給を制限する。」（第２頁左下欄１３行〜右下欄１０行）
　
（う）「パワーダウンの手段としては、回路ブロックに入力されるクロックを停止させる方法，個々のトランジスタに供給される電流を制限する方法及び電源を切断する方法等ある。」（第３頁右上欄７行〜１０行）
　
（え）「第３図は、本発明の第１の実施例における命令解読部３の実施例である。プログラムアドレスカウンタ２０で指し示されたプログラムメモリ２１から出力される命令は、先読みのためのプリフェッチレジスタ２２に格納され、以前に上記プリフェッチレジスタ２２に記憶されていた命令は次の命令レジスタ２５に送られる。上記命令レジスタ２４の出力は、マイクロコードＲＯＭ２６のアドレスとなり上記マイクロコードＲＯＭの出力は、プロセッサの動作を制御する。上記プリフェッチレジスタ２２と命令レジスタ２４の出力は、パワーダウン制御コードＲＯＭ２５のアドレスとして入力され、上記パワーダウン制御コードＲＯＭ２５の出力は、各機能ブロックのパワーダウンの制御を行う。
　・・・（　中　略　）・・・
　ここで、命令を先の状態を予想してパワーダウンすることにより、パワーダウンモードからの立上がりの動作を高速化できる。」（第３頁右上欄１１行〜左下欄１１行）
　
　上記（あ）、および（い）における「以下、本発明を実施例を用いて詳細に説明する。第１図は本発明の第１の実施例である。演算プロセッサ１は、プログラムメモリ２，該プログラムメモリより順次読み出した命令を解読する令令解読部３，該命令解読部３より判断されたシーケンスに従がって動作を行うデータメモリ４，ＡＬＵ５，乗算器６及びＩ／Ｏ部７の独立したブロックにより構成され、上記ブロック間は、データバス８により結合されてデータの転送が行なわれる。」の記載から、引用例１に記載されたものは、命令を読み出して解読し、動作を行う演算プロセッサであることがわかる。そして、この演算プロセッサは、複数のブロックにより構成されていることがわかる。
　
　また、上記（え）の記載から、引用例１に記載されたものは、演算プロセッサの動作をプリフェッチレジスタと命令レジスタにより制御していることがわかる。そして、演算プロセッサは、複数のブロックにより構成されているから、前記プリフェッチレジスタと前記命令レジスタは、ブロックの動作を制御するものであることがわかる。
　
　さらに、上記（え）における「上記プリフェッチレジスタ２２と命令レジスタ２４の出力は、パワーダウン制御コードＲＯＭ２５のアドレスとして入力され、上記パワーダウン制御コードＲＯＭ２５の出力は、各機能ブロックのパワーダウンの制御を行う。」の記載から、プリフェッチレジスタと命令レジスタの出力により、各ブロックに対してパワーダウンの制御を行っていることがわかる。そして、上記（え）における「ここで、命令を先の状態を予想してパワーダウンすることにより、パワーダウンモードからの立上がりの動作を高速化できる。」の記載から、引用例１に記載されたものは、パワーダウンモードからの立ち上がりの動作を高速化するために、命令を予想してパワーダウンすることが示されている。また、第１図の記載から、各ブロックは、パワーダウンモードからの立ち上がりの動作を高速化するためのパワーダウン回路を備えていることがわかる。
　
　そして、上記（う）の記載から、パワーダウンの手段としては、ブロックに入力されるクロックを停止させる方法があることが示されている。
　そうすると、パワーダウンの手段として、ブロックに入力されるクロックを停止させる方法を採用した場合、引用例１に記載された上記パワーダウン回路は、プリフェッチレジスタおよび命令レジスタの出力により命令を予想して、命令を実行するブロックのクロック停止からの立ち上がりの動作を高速化するパワーダウン回路であることがわかるとともに、上記複数のブロックは、クロックが別々に制御されていることがわかる。
　
　上記（あ）〜（え）の記載から、引用例１には以下の発明（以下、「引用例１発明」という。）が記載されている。
　
　命令を読み出して解読し、動作を行う演算プロセッサにおいて、
　クロックが別々に制御されている複数のブロックと、
　前記ブロックの動作を制御するプリフェッチレジスタおよび命令レジスタと、
　該プリフェッチレジスタおよび命令レジスタの出力により命令を予想して、命令を実行するブロックのクロック停止からの立ち上がりの動作を高速化するパワーダウン回路を複数のブロックに対応付けて備えたことを特徴とする演算プロセッサ。
　
（２）当審の平成１９年６月７日付けの拒絶理由において引用した、斎藤　忠夫、“高性能コンピュータアーキテクチャ　Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ　Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ”、丸善株式会社、１９８９年３月３０日、ｐ．１１３−１８８（以下、「引用例２」という。）には次の事項が記載されている。
　
（お）「中央処理装置での命令の実行として並行して，１つまたは２つ以上のメモリアクセスを処理するための多様な技術が急速に開発された．これら一連の技術が，最終的に本章で述べるパイプライン構造に発展したのである．
　ハードウェアのコストがまだ比較的高かった１９６０年代には，パイプライン方式は，スーパコンピュータにのみ採用されていた．ＩＢＭ　ＳＴＲＥＴＣＨとＣＤＣ６６００は，１９６０年代初頭に設計された高度なパイプライン方式のコンピュータであり，これ以降のスーパコンピュータの構造に強い影響を与えている．１９８０年代になると，あらゆる性能レベルのコンピュータにパイプライン手法が採用できるまでにハードウェアコストが低下し，わずか２，３ドルのインテル８０８６マイクロプロセッサでさえ，チップ上での演算と並行してメモリに対してパイプラインアクセスを行っているのである．」（第１１４頁５行〜１４行）
　
　上記（お）に記載されているように、マイクロプロセッサにおいて、パイプライン構造を採用することは、周知である。
　
（３）当審の平成１９年６月７日付けの拒絶理由において引用した、特開昭６３−２６７１６号公報（昭和６３年２月４日公開、以下、「引用例３」という。）には次の事項が記載されている。
　
（か）「第１図には、第２図の従来例と比較して、クロック分配回路１０４が、スタンバイ回路１０２と各機能ブロックの間に追加されている。
　命令レジスタ１０６に入った命令は、命令デコーダ回路１０５で各機能別制御信号１１５と、どの機能ブロックにクロックが必要か判別した制御信号１１７とを出力する。クロック分配回路１０４は、スタンバイ回路１０２を介してクロック生成回路１０１から供給されるクロック１１２と、制御信号１１７とを受けて、命令動作に必要な機能ブロックにだけクロックを供給する。」（第２頁右上欄６行〜１６行）
　
（き）「以上の説明で明かな如く、本発明によれば、中央処理装置がプログラム実行中でも動作に必要な回路ブロック以外へのクロックの供給を停止することにより、消費電力を低減させることができる効果がある。」（第２頁左下欄１０行〜右下欄１行）
　
　上記（か）および第１図の記載から、引用例３に記載されたものは、複数の機能ブロックを有し、各機能ブロックにクロックが別々に供給されていることがわかる。
　
　また、上記（か）における「命令レジスタ１０６に入った命令は、命令デコーダ回路１０５で各機能別制御信号１１５と、どの機能ブロックにクロックが必要か判別した制御信号１１７とを出力する。」の記載から、引用例３に記載されたものは、命令レジスタを有し、この命令レジスタにより機能ブロックの動作を制御していることがわかる。
　
　そして、上記（か）（き）の記載から、引用例３に記載されたものは、中央処理装置であり、消費電力を低減させるために、プログラム実行中に動作に必要な機能ブロック以外へのクロックの供給を停止するクロック分配回路を備えていることがわかる。
　
　上記（か）（き）の記載及び第１図から引用例３には、以下の発明（以下、「引用例３発明」という。）が記載されている。
　
　動作クロックが別々に供給される複数の機能ブロックと、
　該機能ブロックの動作を制御する命令レジスタと、
　消費電力を低減させるために、プログラム実行中に動作に必要な回路ブロック以外へのクロックの供給を停止するクロック分配回路を備える、
　中央処理装置。
　
４．対比
　本願発明と引用例１発明とを対比すると
　
　両者は共に演算処理を行うプロセッサであり、引用例１発明の「解読」「演算プロセッサ」「クロック」「複数のブロック」は、本願発明の「デコード」「マイクロプロセッサ」「動作クロック」「複数の機能回路ブロック」に相当する。
　
　さらに、引用例１発明の「複数のブロック」はクロックが別々に制御される「複数のブロック」であり、本願発明の「複数の機能ブロック」は動作クロックが別々に供給される「複数の機能ブロック」であるから、両者は、動作クロックが別々に制御される複数の機能ブロックを有する点で共通する。
　そして、引用例１発明の「プリフェッチレジスタおよび命令レジスタ」は、本願発明の「機能回路ブロック」に相当する引用例１発明の「ブロック」の動作を制御していることから、本願発明の「命令レジスタ」に相当する。
　そうすると、引用例１発明の「前記ブロックの動作を制御するプリフェッチレジスタおよび命令レジスタ」は、本願発明の「該機能回路ブロックの命令実行を指定する命令レジスタ」に相当する。
　
　また、引用例１発明は、「該プリフェッチレジスタおよび命令レジスタの出力により命令を予想して、命令を実行するブロックのクロック停止からの立ち上がりの動作を高速化するパワーダウン回路を複数のブロックに対応付けて備え」ているが、この「該プリフェッチレジスタおよび命令レジスタの出力により命令を予想して、命令を実行するブロックのクロック停止からの立ち上がりの動作を高速化するパワーダウン回路」は、「前記ブロックの動作を制御するプリフェッチレジスタおよび命令レジスタ」で指定された、クロック停止状態のブロックに対してクロック再開時の命令実行を高速に行うための回路である。
　そして、本願発明の「該命令レジスタで指定された機能回路ブロックに対して命令の実行ステージの直前までに実行ステージ期間中のクロックの供給を可能状態にする制御回路」も、命令レジスタで指定された機能回路ブロックであって、クロック停止状態の機能回路ブロックに対してクロック再開時の命令実行を高速に行うための回路である。
　従って、両者は、命令レジスタで指定された機能回路ブロックであって、クロック停止状態の機能回路ブロックに対してクロック再開時の命令実行を高速に行うための回路を有することで共通する。
　
　してみると、両者は次の点で一致する。
　
（一致点）
　命令を読み出してデコードし演算処理を行うマイクロプロセッサにおいて、
　動作クロックが別々に制御される複数の機能回路ブロックと、
　該機能回路ブロックの命令実行を指定する命令レジスタと、
　該命令レジスタで指定された機能回路ブロックであって、クロック停止状態の機能回路ブロックに対してクロック再開時の命令実行を高速に行うための回路を前記複数の機能回路ブロックに対応付けて備えたことを特徴とするマイクロプロセッサ。
　
　一方、両者は次の点で相違する。
　
（相違点１）
　本願発明と引用例１発明は「命令を読み出してデコードし演算処理を行うマイクロプロセッサ」である点では共通するが、本願発明が「システムクロック周期のパイプラインステージ毎に動作クロックに基づいてパイプライン演算処理」を行っているのに対して、引用例１発明は、同様の「パイプライン演算処理」を行っているのか不明である点。
　
（相違点２）
　命令レジスタで指定された機能回路ブロックであって、クロック停止状態の機能回路ブロックに対してクロック再開時の命令実行を高速に行うための回路について、本願発明は、「該命令レジスタで指定された機能回路ブロックに対して命令の実行ステージの直前までに実行ステージ期間中のクロックの供給を可能状態にする制御回路」であるのに対して、引用例１発明は、「該プリフェッチレジスタおよび命令レジスタの出力により命令を予想して、命令を実行するブロックのクロック停止からの立ち上がりの動作を高速化するパワーダウン回路」である点。
　
（相違点３）
　本願発明と引用例１発明は「動作クロックが別々に制御される複数の機能回路ブロック」を有している点では共通するが、本願発明では「前記動作クロックが別々に供給される複数の機能ブロック」であるのに対して、引用例１発明の「複数のブロック」は、「前記動作クロックが別々に供給される」ことについて明示がない点。
　
５．相違点についての当審判断
（相違点１）について
　引用例２に記載されているように、マイクロプロセッサにおいてパイプライン構造を採用することは周知である。
　そして、そのパイプライン構造について、システムクロック周期のパイプラインステージ毎に動作クロックに基づいてパイプライン演算処理を行うことは、高橋義造　編、“ＭＡＲＵＺＥＮ　Ａｄｖａｎｃｅｄ　Ｔｅｃｈｎｏｌｏｇｙ　＜電子・情報・通信編＞　並列処理機構”、丸善株式会社、１９８９年８月２５日、ｐ．１０８に、
「パイプライン方式には同期式と非同期式のものがある．
Ａ．同　期　式
　図４−１（ａ）に示すように，各ステージ間には同相のクロックで動作するラッチが置かれている．各ロジックの演算時間はほぼ等しいように設計されている．ロジックｉは時間ｔでラッチｉに取り込まれた入力値を用いて演算し，その結果は時刻ｔ＋１でラッチｉ＋１に取り込まれる．ラッチへの入力値はクロックの立上り前に確定している必要があり，またその出力は少なくともクロックの立下り時点で確定する．各ラッチに供給されるクロックは同相であることが理想であるが，線長や負荷の影響でずれることがある．このずれをクロックスキューＣＳと呼ぶ．クロックパルス幅Ｗ，演算時間ＴＬ，クロックの１周期をＰとすると，図４−２より，
　　　　　　　　　　Ｗ＋ＣＳ＜ＴＬ＜Ｐ−Ｗ−ＣＳ　
である必要がある．高速処理を達成するためには，演算時間の短縮はもちろん，クロックスキューとクロックパルス幅を小さくする必要がある．」（第１０８頁３行〜１５行）と記載されているように、同期式のパイプライン方式として周知の技術である。
　そして、該周知の同期式のパイプライン方式を引用例１発明に適用し、引用例１発明の演算プロセッサを、命令を読み出してデコードし、システムクロック周期のパイプラインステージ毎に動作クロックに基づいてパイプライン演算処理を行うマイクロプロセッサとすることは、当業者が適宜為し得る事項である。
　
（相違点２）について
　引用例１発明の「該プリフェッチレジスタおよび命令レジスタの出力により命令を予想して、命令を実行するブロックのクロック停止からの立ち上がりの動作を高速化するパワーダウン回路」は、命令レジスタで指定された命令を実行する、クロック停止状態のブロックに対して、クロック再開時の命令実行を高速に行うための回路である。そして、このクロック停止状態のブロックに対して、クロック再開時の命令実行を高速に行うためには、ブロックが命令実行を行う時の直前までに、クロックの供給を可能とし、このブロックが命令実行を行う時にはクロックが供給されていて動作可能となっているように構成すれば良いことは、当業者にとって自明な事項である。
　そうすると、引用例１発明の「パワーダウン回路」を、クロック停止からの立ち上がりの動作を高速化するために、ブロックに対して命令の実行の直前までにクロックの供給を可能な状態とするようにし、「該命令レジスタで指定された機能回路ブロックに対して命令の実行ステージの直前までに実行ステージ期間中のクロックの供給を可能状態にする制御回路」とすることは、当業者が容易に為し得る事項である。
　
（相違点３）について
　引用例３発明にあるように、消費電力を低減するために、動作に必要な回路ブロック以外へのクロックの供給を停止すること、つまり、クロックが別々に制御される複数の回路ブロックを有すること、および、そのために、各回路ブロックに動作クロックを別々に供給することは、公知の技術である。
　引用例１発明の「クロックが別々に制御される複数のブロック」の各ブロックのクロックを制御するために、上記公知の技術である、動作に必要な回路ブロック以外へのクロックの供給を停止する引用例３発明の構成を適用し、引用例１発明の「クロックが別々に制御される複数のブロック」を、動作クロックが別々に供給される「複数のブロック」とすることは、当業者が容易に想到し得る事項である。
　
　そして、本願発明の作用効果も、引用例１乃至３に記載された発明および周知技術から、当業者が予測できる範囲のものである。
　
６．むすび
　以上のとおり、本願発明は、引用例１乃至３に記載された発明および周知技術に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。