【事件の表示】
　特願２０００−２０８６０１「半導体集積回路」拒絶査定不服審判事件〔平成１４年　１月２５日出願公開、特開２００２−　２４２０１、請求項の数（３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯
　本願は、平成１２年７月１０日の出願であり、
平成１６年９月３０日付けで最初の拒絶理由通知がなされ、
同年１２月６日付けで意見書が提出されるとともに、
同日付けで手続補正がなされ、
平成１７年１０月１３日付けで拒絶査定がなされ、
同年１１月１７日付けで拒絶査定不服審判が請求され、
同年１２月１９日日付けで手続補正がなされたものである。
　
　
２．原査定
　原査定の理由の概略は、
この出願の請求項１〜３に係る発明は、その出願前日本国内又は外国において頒布された刊行物である特開平０８−０２２４００号公報（以下引用文献１と記す）、特開平０６−２１４８１９号公報（以下引用文献２と記す）、特開平０９−１９０３６１号公報（以下引用文献３と記す）、特開平０５−２４１８８０号公報（以下引用文献４と記す）に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない
というものである。
　そして、原査定の備考においては、
「引用文献３に開示されている「プロセッサ回路の動作状況を反映した選択信号に基づいて内部信号の選択を行う」という技術思想を、引用文献２（特開平０６−２１４８１９号公報）に記載されているような「ＭＰＵと複数の機能モジュール（周辺回路）とを有するマイクロコンピュータ（システムＬＳＩ）において、選択信号に従い、観測対象の複数の内部信号の中から一部の信号を選択して外部に出力する選択手段を設け、デバッグを行う」構成に適用することを阻害する要因は特に見い出せないから、本願のように「システムＬＳＩやファームウェアのデバッグを行うことを目的として、制御回路の動作状態に応じた制御信号に基づいて信号選択を行う」構成とするのが当業者にとって格別困難であるとは認められない。」
と説示されている。
　
　
３．本願発明
　本願の請求項１〜３に係る発明は、上記平成１７年１２月１９日付け手続補正書により補正された特許請求の範囲の請求項１〜３に記載された通りの以下の通りのものと認める。
「　【請求項１】
　少なくともデバッグ支援機能プログラムを格納した記憶回路と、
　前記プログラムに従って処理動作を行う制御回路と、
　少なくとも一つの機能ブロックを有し、前記制御回路との信号の送受が可能とされ、入力信号に応じて所定の論理動作を行う周辺回路と、を備えた半導体集積回路において、
　前記制御回路は、
　プログラムカウンタと、
　少なくとも一つの演算器と、
　少なくとも一つのレジスタと、
　前記プログラムカウンタ、前記演算器、前記レジスタ、および前記記憶回路の少なくとも一つの値を任意に選択して出力する第１の選択手段と、を有し、
　前記周辺回路は、前記機能ブロックの出力を含む前記周辺回路内の複数の内部信号の中からいずれかを任意に選択して出力する第２の選択手段を有し、
　前記第１および第２の選択手段の各出力のいずれかを任意に選択して外部に出力する第３の選択手段と、
　前記制御回路が前記プログラムの処理を行った動作状態に応じて、前記第１、第２および第３の選択手段の選択動作を切替制御可能な選択制御手段と、を備えることを特徴とする半導体集積回路。
　　【請求項２】
　前記制御回路は複数設けられ、
　前記第２の選択手段は、前記複数の制御回路それぞれが処理動作中に生成した制御信号に基づいて選択動作を行い、
　前記第３の選択手段は、前記複数の制御回路それぞれが処理動作中に生成した制御信号と外部から供給された制御信号とに基づいて、前記第１の選択手段の出力と前記第２の選択手段の出力とのいずれかを任意に選択して外部に出力することを特徴とする請求項１に記載の半導体集積回路。
　　【請求項３】
　前記第１、第２および第３の選択手段の少なくとも一つは、選択した信号をシリアル・パラレル変換、パラレル・シリアル変換または所定の時間間隔で間引いて出力することを特徴とする請求項１または２に記載の半導体集積回路。」
　
　
４．引用例
　上記引用文献３、２には、それぞれ、以下の事項が記載されている。
　
（１）引用文献３
（１−１）「【請求項１】複数の情報処理装置を備え、各情報処理装置の処理結果を比較することで障害の発生を検出する機能を備えた情報処理システムにおいて、
前記情報処理装置のそれぞれは、複数の内蔵回路および該内蔵回路それぞれの処理結果を出力する内部処理結果出力手段を備えたプロセッサ回路と、あらかじめ定められた時間ごとに前記内部処理結果出力手段の出力信号の中からいずれかを選択して出力する内部信号選択回路とを有するものであり、
前記内部信号選択回路それぞれの出力する信号を比較し、その比較結果を出力する比較回路を有すること、
を特徴とする情報処理システム。」
　
（１−２）「【００４８】ところで、プロセッサ回路１０１ａは、自らが備えている各種内蔵回路の処理結果を内部処理結果信号１０２ａとして内部信号選択回路１５０ａに出力している。また、選択信号１３０ａを生成し、内部信号選択回路１５０ａに出力している。選択信号１３０ａは、プロセッサ回路１０１ａの動作状況を反映して実行マシンサイクルごとにその内容が変わりうる信号である。内部信号選択回路１５０ａは、選択信号１３０ａに基づいて、この内部処理結果信号１０２ａの中からいずれかの信号選択し、その選択した信号を内部信号１３１ａとしてチェッカユニット１００ｂに出力する。この場合、内部信号１３１ａとして出力される信号の種類(すなわち、障害検出の対象となる内蔵回路の種類）を、実行マシンサイクルごとに見直されることになる。」
　
（１−３）「【００６２】次に、内部信号選択回路１５０ａ（図１）の一構成例を図３を用いて説明する。
【００６３】この例の内部信号選択回路１５０ａは、マルチプレクサ４０１で構成される。マルチプレクサ４０１は選択信号１３０ａに従って内部処理結果信号１０２ａのなかから一つを選択し、該選択した信号を内部信号１３１ａとして出力する。
【００６４】このマルチプレクサ４０１の構成の一例を図４に示す。図４において、符号“１３０ａ−１”〜“１３０−５“を付したのは選択信号である。符号”１０２ａ−１“〜”１０２ａ−５“を付したのは内部処理結果信号である。このマルチプレクサ４０１は、５個の論理（ＡＮＤ）素子と、１個の論理（ＯＲ）素子とから構成される。
【００６５】ここでは内部処理結果信号１０２ａが５種類あることに対応して、選択信号１３０ａを５ビットの信号（１３０ａ−１〜１３０ａ−５）で構成している。そして、各ビットの選択信号（１３０ａ−１〜１３０ａ−５）が、内部処理結果信号１０２ａのそれぞれに対応づけられている。
【００６６】選択信号１３０ａ−１〜５の間には優先度が設定されている。図４からも分かるとおり、最も優先度が高いのは選択信号１３０ａ−１である。選択信号１３０ａ−１が１の時には選択信号１３０ａ−２〜１３０ａ−５の値によらず、内部信号１３１ａとして内部処理結果信号１０２ａ−１が出力される。選択信号１３０ａ−１が０で、選択信号１３０ａ−２が１の時には選択信号１３０ａ−３〜１３０ａ−５の値によらず、内部信号１３１ａとして内部処理結果信号１０２ａ−２が出力される。選択信号１３０ａ−１〜１３０ａ−２が０で、選択信号１３０ａ−３が１の時には選択信号１３０ａ−４〜１３０ａ−５の値によらず、内部信号１３１ａとして内部処理結果信号１０２ａ−３が出力される。選択信号１３０ａ−１〜１３０ａ−３が０で、選択信号１３０ａ−４が１の時には選択信号１３０ａ−５の値によらず、内部信号１３１ａとして内部処理結果信号１０２ａ−４が出力される。選択信号１３０ａ−１〜１３０ａ−４が０で、選択信号１３０ａ−５が１の時には、内部信号１３１ａとして内部処理結果信号１０２ａ−５が出力される。」
　
（１−４）「【００７５】図６（ｂ）は各命令実行中に図１のプロセッサ回路１０１ａから出力される内部処理結果信号１０２ａを示したものである。
【００７６】ロード命令の場合、ＩＦステージでは図２の内蔵ＲＯＭ２０２からの命令の読み出しを行う。この時には、命令のアドレスを内部処理結果信号１０２ａ−４として出力する。次のＤステージでは、読み出された命令を解読して、ソースレジスタを読み出す。Ｅステージでは、コアプロセッサ２００内の演算器でロードアドレスを計算する。この時には、内部処理結果信号１０２ａ−３としてこの計算したアドレスを出力する。Ａステージでは、Ｅステージで求めたロードアドレスを使って内蔵キャッシュメモリ２０３にアクセスし、データを読み出す。この時には内部処理結果信号１０２ａ−１として、このロードアドレスが出力される。Ｗステージでは、Ａステージで読み出したデータをコアプロセッサ２００内のレジスタに書き込む。この時には内部処理結果信号１０２ａ−２として、このレジスタに書き込むデータを出力する。
【００７７】他の演算命令（命令１，３，４）の場合には、ＩＦステージからＥステージの処理はロード命令と同じである。Ｎステージでは特に処理を行わない。Ｗステージでは、Ｅステージで求めた計算値をレジスタに書き込む。この時には内部処理結果信号１０２ａ−１としては、ロード命令の場合と同様にレジスタに書き込むデータを出力する。
【００７８】図１の選択信号１３０ａとして各パイプラインステージで有効な命令を実行しているか否かを示す信号（図６（ｃ）参照）を使えば、内部信号１３１ａとして、その時有効な処理を行っているプロセッサ回路１０１ａの内蔵回路に関する内部処理結果信号を、実行マシンサイクルごとに出力できる（図６（ｄ）参照）。なお、この図６における選択信号１３０ａ−１〜１３０ａ−４間での優先順位は、選択信号１３０ａ−１がもっとも高く、続いて、選択信号１３０ａ−２、選択信号１３０ａ−３、選択信号１３０ａ−４の順になっているものとする。」
　
（２）引用文献２
（２−１）「【請求項１】  制御中枢となるプロセッサと、
プロセッサにより制御管理される機能モジュールと、
プロセッサと機能モジュール又は機能モジュール間でのみ入出力されて観測の対象となる複数の内部信号を受けて、複数の内部信号の中から選択信号にしたがって一部の信号を選択して外部に出力する選択手段とを有することを特徴とする情報処理装置」
　
（２−２）「【００２５】図１は請求項１記載の発明の一実施例に係わる情報処理装置のマイクロコンピュータの構成を示す図である。
・・・＜中略＞・・・
【００２７】ＩＳＯ２は内部アドレスバス１２０及び内部コントロールバス１２３の一部を外部に出力するための回路で、内部アドレスバス１２０及び内部コントロールバス１２３に接続されている。ＩＳＯ２はこれら内部信号２４本のうち３本を選択して外部に出力する。いずれの３本を出力するのかは、選択信号ＳＥＬ０〜ＳＥＬ２を外部から入力するかによって決められる。
・・・＜中略＞・・・
【００３１】以上のようにして、内部信号の２４本のうちの一部の３本を外部に取り出すことができる。このマイクロコンピュータ１を、請求項２又は３記載の発明の一実施例を示す図３に示すように８つ配置し、それぞれのコンピュータに対して、選択信号ＳＥＬ０〜ＳＥＬ２の値を全て異なるように設定すると、リアルタイムで内部信号を全て観測することができる。これを図６に示すエバチップ１０４の代わりに用いれば、マイクロコンピュータ１内部の信号をすべて観測できるので、マイクロコンピュータ１の内部信号のリアルタイムトレース、実行ブレークを行なうことが可能となる。」
　
　
５．対比
　引用文献３記載のものと本願請求項１に係る発明とを比較すると、まず、前者も後者も「半導体集積回路」と言えるものである点で一致する。
　また、前者における「内蔵ＲＯＭ」は後者における「記憶回路」に対応付けられるものであるところ、両者は「プログラムを格納した記憶回路」である点で一致する。
　また、前者における「プロセッサ回路」は後者における「制御回路」に相当する。なお、引用文献３には「プログラムカウンタ」の明示は無いが、「プロセッサ回路」が「プログラムカウンタ」を有することは技術常識に他ならない。
　さらに、前者における「内部信号選択回路」は後者における「第１の選択手段」に相当する。
　そして、前者は「パイプラインステージで有効な命令を実行しているか否かを示す信号」である「選択信号」によって「内部信号選択回路」での選択動作が制御されるのであるから、後者における「選択制御手段」に対応する手段を有していることは明らかであり、これらは「前記制御回路が前記プログラムの処理を行った動作状態に応じて、前記第１」「の選択手段の選択動作を切替制御可能な選択制御手段」である点で一致する。
　
＜一致点＞
　よって、本願請求項１に係る発明と引用文献３記載のものとは
「プログラムを格納した記憶回路と、
　前記プログラムに従って処理動作を行う制御回路と、」
「を備えた半導体集積回路において、
　前記制御回路は、
　プログラムカウンタと、
　少なくとも一つの演算器と、
　少なくとも一つのレジスタと、
　前記プログラムカウンタ、前記演算器、前記レジスタ、および前記記憶回路の少なくとも一つの値を任意に選択して出力する第１の選択手段と、を有し、」
「前記制御回路が前記プログラムの処理を行った動作状態に応じて、前記第１」「の選択手段の選択動作を切替制御可能な選択制御手段と、を備えることを特徴とする半導体集積回路。」
である点で一致する。
　
＜相違点＞
　しかしながら、本願請求項１に係る発明と引用発明との間には、以下の点に相違が認められる。
　・相違点１
　本願請求項１に係る発明は、「少なくとも一つの機能ブロックを有し、前記制御回路との信号の送受が可能とされ、入力信号に応じて所定の論理動作を行う周辺回路と、を備えた半導体集積回路」であり、「前記周辺回路は、前記機能ブロックの出力を含む前記周辺回路内の複数の内部信号の中からいずれかを任意に選択して出力する第２の選択手段を有し」、前記選択制御手段は前記第１の選択手段のみならず、「第２および第３の選択手段」の選択動作をも切替制御するのに対し、引用文献３記載のものは、これらの構成を具備していない点。
　・相違点２
　本願請求項１に係る発明の記憶回路は「少なくともデバッグ支援機能プログラム」を格納したものであり、前記制御回路が前記プログラムすなわち、「デバッグ支援機能プログラム」の処理を行った動作状態に応じて、選択動作を切替制御しているのに対し、引用文献１にはデバッグ支援機能プログラムを格納する旨の記載は無い点。
　
　
６．判断
　以下に、上記相違点について検討する。
　上記（２−１）〜（２−２）等の記載から見て、
引用文献２に記載の「プロセッサ」は本願請求項１に係る発明における「制御回路」に相当し、
　引用文献２に記載の「機能モジュール」は本願請求項１に係る発明における「機能ブロック」に相当し、
　引用文献２に記載の「選択手段」は本願請求項１に係る発明における「第２の選択手段」に相当する
と認められるので、
　
引用文献２には本願請求項１に係る発明と同様に
「プログラムに従って処理動作を行う制御回路と、　少なくとも一つの機能ブロックを有し、前記制御回路との信号の送受が可能とされ、入力信号に応じて所定の論理動作を行う周辺回路と、を備えた半導体集積回路」と言えるものが記載されており、さらに「前記機能ブロックの出力を含む前記周辺回路内の複数の内部信号の中からいずれかを任意に選択して出力する第２の選択手段」に相当するものを有している。
　しかしながら、引用文献２には本願請求項１に係る発明の
「前記第１および第２の選択手段の各出力のいずれかを任意に選択して外部に出力する第３の選択手段と、」
「前記制御回路が前記プログラムの処理を行った動作状態に応じて、前記」「第２および第３の選択手段の選択動作を切替制御可能な選択制御手段」
に相当する構成の開示は無く、当該構成の採用の動機付けとなるような技術的要求の示唆すらもなされてはいない。
　また、上記引用文献１、４を検討しても、この点を開示・示唆する記載は見あたらない。　なお、引用文献１には複数の内部信号の中から複数の選択手段を介して選択した信号を外部へ出力する構成が開示されてはいるものの、引用文献１記載のものにおける「第２の選択器９４」は「外部出力端子７７〜８１」を「テスト端子」として働かせるか「汎用ポート」として働かせるかを選択するものであるから、本願における第３の選択手段とは異質のものであり、上記構成やその採用の動機付けを示唆するものではない。
　よって、上記相違点２についての検討をするまでも無く、本願請求項１に係る発明は、上記引用文献１〜４に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものではない。
　そして、本願請求項１に係る発明に更に技術的限定の加わった本願請求項２及び３に係る発明も、上記引用文献１〜４に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものではない。
　
　
７．むすび
　以上のとおり、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。 
 　また、他に本願を拒絶すべき理由を発見しない。 
 　よって、結論のとおり審決する。