【事件の表示】
　平成１１年特許願第１６９２７６号「複写、移動機能を有するフラッシュメモリ」拒絶査定不服審判事件〔平成１３年　１月１２日出願公開、特開２００１−　　６３７９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、平成１１年６月１６日の出願であって、平成１７年１１月１８日付けで拒絶査定がなされ、これに対して同年１２月２８日に拒絶査定に対する審判請求がなされるとともに、平成１８年１月２４日付けで手続補正がなされ、平成１９年１１月２７日付けで審尋がなされ、平成２０年２月４日に回答書が提出されたものである。 
　 
第２　平成１８年１月２４日付けの手続補正（以下、「本件補正」という。）について 
　［補正却下の決定の結論］ 
　平成１８年１月２４日付けの手続補正を却下する。 
　［理由］ 
　１．本件手続補正の内容 
　本件補正は、補正前の特許請求の範囲の請求項１ないし４を、補正後の特許請求の範囲の請求項１ないし３と補正するものであって、補正後の特許請求の範囲の請求項１ないし３（以下、「補正後請求項１」ないし「補正後請求項３」という。）に係る発明は以下のとおりである。 
　「【請求項１】 
　複数の不揮発性メモリセルを有するフラッシュメモリにおいて、 
　前記複数の不揮発性メモリセルを有する複数のセルブロックと、 
　前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路と、 
　外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して、前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し、前記複写元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるセルブロックに書き込む制御回路を有することを特徴とするフラッシュメモリ。 
　【請求項２】 
　複数の不揮発性メモリセルを有するフラッシュメモリにおいて、　 
　前記複数の不揮発性メモリセルを有する複数のセルブロックと、 
　前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路と、 
　外部からの移動元のアドレスと、移動先のアドレスとを含む移動コマンドに応答して、前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し、前記移動元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記移動先のアドレスにより選択されるセルブロックに書き込み、前記移動元のセルブロックを消去する制御回路を有することを特徴とするフラッシュメモリ。 　
【請求項３】 
　複数の不揮発性メモリセルを有するフラッシュメモリにおいて、 
　前記複数の不揮発性メモリセルを有する複数のセルブロックと、 
　前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路と、 
　外部からの複数の移動元のアドレスと、移動先のアドレスとを含む統合コマンドに応答して、前記移動先のアドレスで選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し、第１の移動元アドレスで選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記移動先のアドレスで選択されるセルブロックに書き込み、第２の移動元アドレスで選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記移動先のアドレスで選択されるセルブロックに書き込み、前記第１及び第２の移動元セルブロックを消去する制御回路を有することを特徴とするフラッシュメモリ。」 
　 
２．補正事項の整理 
　補正事項１ 
　補正前の請求項１の「前記複写先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項１の「前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し」と補正すること。 
　補正事項２ 
　補正前の請求項２の「記移動先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項２の「前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し」と補正すること。 
　補正事項３ 
　補正前の請求項３の「前記移動先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項３の「前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し」と補正すること。 
　補正事項４　 
　補正前の請求項４を削除すること。　 
　 
３．本件補正についての検討 
（１）補正の目的の適否及び新規事項の追加について 
　補正事項１について 
　補正事項１について検討すると、この補正は、補正前の請求項１の「前記複写先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項１の「前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し」として、補正前の請求項１の「消去」の条件を限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当する。 
　補正事項２について 
　補正事項２について検討すると、この補正は、補正前の請求項２の「記移動先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項２の「前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し」として、補正前の請求項２の「消去」の条件を限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当する。 
　補正事項３について 
　補正事項３について検討すると、この補正は、補正前の請求項３の「前記移動先のアドレスにより選択されるセルブロックを消去し」を、補正後請求項３の「前記移動先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該移動先のセルブロックを消去し」として、補正前の請求項３の「消去」の条件を限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当する。 
　補正事項４について　 
　補正事項４についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。　 
　 
　以上のとおり、本件補正は、特許法第１７条の２第４項に規定する要件を満たすものであり、かつ同条同項第２号に掲げる事項を目的とするものを含むものであるから、以下において、同条第５項で準用する同法第１２６条第５項の要件について検討する。 
　 
（２）独立特許要件の検討 
（２−１）刊行物に記載された発明 
　刊行物１．特開平７−１２２０９２号公報 
　本願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平７−１２２０９２号公報には、図１、図２、図１０，図１３ないし図１５とともに以下の事項が記載されている。 
　 
「【０００４】以下、これらの問題点を詳説するため、ＮＡＮＤ型フラッシュメモリを例にとり、従来の不揮発性半導体記憶装置を説明する。図１０（ａ）はＮＡＮＤ型フラッシュメモリのセル構造を示す回路図である。浮遊ゲートを有するＭＯＳトランジスタからなる不揮発性のメモリセルＭ１〜Ｍ１６が直列に接続され、一端が選択トランジスタＱ１１を介してビット線ＢＬに、多端が選択トランジスタＱ１２を介して共通ソース線Ｓに接続されている。それぞれのトランジスタは同一のウェル基板（ウェル領域）Ｗ上に形成されている。各々のメモリセルＭ１〜Ｍ１６の制御電極はワード線ＷＬ１〜ＷＬ１６に接続されており、選択トランジスタＱ１１の制御電極は選択線ＳＬ１に、選択トランジスタＱ１２の制御電極は選択線ＳＬ２に接続されている。」 
「【００１３】図１３は図１０のメモリセルへの読み出し、書き込みの動作を説明する従来の回路図である。この図は簡略化のためビット線１本分、複数のＮＡＮＤ型メモリセルの各ユニット分が示されている。実際にはビット線数千本併設され、ＮＡＮＤ型メモリセルがアレイ状に配置される。 
【００１４】フリップフロップ回路（F.F ）はCK，BCK （CKの反転）のクロック信号でアクティブ制御されるクロックトＣＭＯＳインバータ回路１，２ で構成され、書き込みデータを一時的に保持する。ビット線ＢＬにはFIG.１で説明したのと同様のＮＡＮＤ型メモリセル（ＭＣ）それぞれが接続されている。さらにビット線ＢＬを充電するＰチャネルトランジスタＱ２１と、ビット線ＢＬとF.F 回路とを接続するトランジスタＱ２２が接続されている。F.F 回路の両端子はトランスファゲートを介して、Ｉ／Ｏ線１３，１４に接続される。 
【００１５】書き込みは次のようである。F.F 回路をアクティブ（CKを“Ｈ”レベル）にセットし、Ｉ／Ｏ線１３，１４からデータを書き込む。“０”書きするセルに対応するビット線ＢＬに接続されているF.F には、ビット線に接続されている端子１５が“Ｌ”となるようにセットしてトランジスタＱ２２をオンさせる。ビット線には０Ｖが印加され、セルには“０”が書き込まれる。一方、“１”のまま保持すべきセルに対応するビット線ＢＬには、端子１５が“Ｈ”になるように設定する。この時点でPMOSトランジスタのソース１６の電圧値を９ＶにセットしてトランジスタＱ２２をオンさせる。ビット線ＢＬに９Ｖが印加され前記図１１に示した書き込みのバイアス条件を得る。 
【００１６】一方、読み出しは次のようである。図１４の波形図を参照すると、まず、F.F回路をディセーブル（CKを“Ｌ”レベル）として、ビット線ＢＬを５Ｖまでプリチャージする。次にトランジスタＱ２２をオンさせて、選択セルの制御ゲートを０Ｖ、非選択セルの制御ゲートを５Ｖとする。すると、しきい値が０Ｖを越えたセルが接続されたビット線電位は変化せず、しきい値が０Ｖ以下のセルの接続されたビット線については曲線１８のように、セルの電流に伴い時間と共に低下していく。ここで適当なインターバルをおいた後、例えば時刻ｔ1 の時点でF.F 回路をアクティブとすることによりビット線ＢＬの電位はF.F 回路内に取り込まれる。すなわち、端子１５の電圧は“０”データならば“Ｈ”、“１”データならば“Ｌ”となるようにラッチされる。 
【００１７】図１５は上記メモリセルアレイとセンス系回路のレイアウトを示す平面図である。上記F.F 回路からなるセンスアンプ３１は、メモリセルアレイ３２に対して一方の辺に複数個例えば４ｋ個配置され、あるロウ３３方向のセルのデータが一括してセンスアンプ３１に取り込まれる。また、逆にセンスアンプを形成するF.F 回路に外部からデータを書き込み、ロウ３３のセルに一括して書き込むことができる。　 
【００１８】ところが、あるアプリケーションによってはロウ３３のデータをすべて、全く別のロウ３４に一括してコピーしたい場合が生じる。これをコピーバックと称する。この機能を従来回路のセンスアンプ３１を用いて実現することを考える。まず、ロウ３３のデータをセンスアンプ３１に取り込む。このとき、図１３に示すように“０”の書かれたメモリセルを読出すビット線端子１５は“Ｈ”レベル、“１”の書き込まれたメモリセルの端子１５は“Ｌ”レベルと検知される。この状態でロウ３４に書き込みを行うと、端子１５が“Ｈ”のビット線は中間電位であるのでここに接続されているセルに書き込みは起こらず、端子１５が“Ｌ”のビット線に接続されているセルは“０”が書き込まれることになる。この結果、もし、３４のロウのセルが消去された状態にあったとしても、ロウ３４には反転のデータが書き込まれてしまう。すなわち、従来回路でコピーバックを正確に実現しようとすると、まず、セルのデータを一括してセンスアンプ３１に取り込んだ後、外部にこれを読み出し、データを反転させて再びセンスアンプ３１に書き込み、その後一括してセルにデータを書き込む必要があった。この方式は外部にデータの制御器が必要となる上に、データをメモリコアから読み出し、また書き込むといった膨大な時間のロスが生じるという問題がある。」 
「【００２０】この発明は上記のような事情を考慮してなされたものであり、その目的は、メモリデータを一括して他のロウにコピーするコピーバック等を、外部のＣＰＵパワーを使わずに行い、コピーバック動作時間のロスの大幅低減化を実現する不揮発制半導体記憶装置を提供することにある。」 
「【００２２】　 
【作用】この発明では、ＮＡＮＤ型メモリセル構造において、あるセルデータを他のセルへコピーする場合、外部へ読み出しデータを持ち出さず、反転データ出力手段によりデータ保持手段のデータをビット線に伝達する。 
【００２３】 
【実施例】以下、図面を参照してこの発明を実施例により説明する。図１はこの発明の第１実施例に係る不揮発性半導体記憶装置の要部であり、データ書き込み、読み出しに関係するセンス系回路の構成を示す回路図である。この図は簡略化のため、ビット線に共通にドレインが接続される複数のＮＡＮＤ型メモリセルの各ユニット分が示されている。実際には一点鎖線で囲んだ回路ＡＲＹが並列接続されており、ビット線数千本が併設され、ＮＡＮＤ型メモリセルがアレイ状に設置される。 
【００２４】すなわち、書き込みデータを一時的に保持するフリップフロップ回路１と、ビット線ＢＬと、ビット線ＢＬに接続される図１０において説明したＮＡＮＤ型メモリセル２各々と、ビット線ＢＬを所定電位にプリチャージするＰチャネルトランジスタＱ１と、ビット線ＢＬとフリップフロップ回路１とを接続するＮチャネルトランジスタＱ２と、フリップフロップ回路１におけるビット線ＢＬと反対側のノードとトランジスタＱ２のビット線側の一端との間に両端が接続されたＮチャネルトランジスタＱ３とからなる。このトランジスタＱ３が読み出しデータ保持後、その反転データに応じた電位をビット線ＢＬに出力するように設けられている。フリップフロップ回路１における各端子はカラムゲート３を介してＩ／Ｏ線、ＢＩ／Ｏ線（Ｉ／Ｏの反転信号線）に接続されている。 
【００２５】トランジスタＱ１のゲートにはφ１信号線が接続されプリチャージを制御する。また、トランジスタＱ２のゲートにはφ２信号線が、Ｑ３のゲートにはφ３信号線が接続され、所定のタイミングで制御される。トランジスタＱ１のソースは書き込み動作時９Ｖ、それ以外の時は５Ｖとなる電源に接続されている。また、フリップフロップ回路１の電源も書き込み動作時は９Ｖ、それ以外の時は５Ｖとなるように構成される。フリップフロップ回路１は例えば図２のようなクロックトインバータで構成される。 
【００２６】上記図１の構成において、メモリセル２−Ｘのデータをメモリセル２−１にコピーする動作を説明する。コピー先のセル２−１はあらかじめ消去された状態、すなわち、オン状態にあるとする。まず、セル２−Ｘの情報を読み出す。このとき、フリップフロップ回路１は図２に示されるクロックＣＫ，ＢＣＫ（ＣＫの反転）を入力するトランジスタがカットオフされ、ディセーブル状態にある。ビット線ＢＬと接続されているトランジスタＱ２はオン、トランジスタＱ３はオフに設定されている。いま、トランジスタＱ２をオンさせ、ビット線ＢＬをプリチャージして“Ｈ”レベルにおき、フリーランニング状態とする。 
【００２７】ある適当な時間経過後、フリップフロップ回路１をイネーブル状態にする。その時のビット線ＢＬの電位がフリップフロップ回路１のしきい値電圧より高い、すなわち、セル２−Ｘにデータが書き込まれていてしきい値が高ければ、ビット線ＢＬとフリップフロップ回路１の接続ノード４は“Ｈ”レベルに設定される。また、セル２−Ｘが消去状態すなわちでオン状態のままであれば、ビット線ＢＬは放電するため、ノード４は“Ｌ”レベルに設定される。これにより、読み出し動作は完了する。すなわち、読み出したセル２−Ｘのデータはフリップフロップ回路１にラッチされたことになる。　　　 
【００２８】このフリップフロップ回路１のデータをセル２−１にコピーする場合は、フリップフロップ回路１の電源電位を上げ（９Ｖ）、そしてトランジスタＱ２をオフ、トランジスタＱ３をオンにする。すると、ノード４と相補な信号、つまりノード５の信号がビット線ＢＬ先に現れることになる。すなわち、読み出したセル２−Ｘがオン状態（“１”データ）によりノード４が“Ｌ”に設定されていれば、反対側のノード５は“Ｈ”である。この結果、ビット線ＢＬは中間電位にプリチャージされ、セル２−１の選択ゲート（図１０で示すところの選択トランジスタＱ１１）をオンさせて書き込み動作に入ってもセル２−１には十分な電位差が与えられないためデータが書き込まれず、オン状態（“１”データ）のままである。一方、セル２−Ｘがオフ状態（“０”データ）によりノード４の“Ｈ”が設定されていれば、反対側のノード５は“Ｌ”である。すなわち、書き込み動作に入ったときビット線ＢＬは“Ｌ”にプリチャージされ、セル２−１には十分な電位差が与えられることにより“０”データが書き込まれることになる。　 
【００２９】上記実施例によればフリップフロップ１に取り込んだメモリセル２−Ｘの内容が外部に読み出されることなしに、他のメモリセル２−１にコピーされる。このコピーバック動作は並列接続されたフリップフロップ１を含むこの発明のセンス系回路で一括に行われるわけで、短時間でのページ単位のコピーが可能となる。」 
　 
　よって、刊行物１には以下の発明が記載されている。 
　「多数のビット線ＢＬのそれぞれに接続された多数のＮＡＮＤ型メモリセル２−１〜２−Ｘをアレイ状に設置する半導体記憶装置において、 
　前記ビット線ＢＬに接続されたフリップフロップ回路１を備え、 
　メモリセル２−Ｘのデータをあらかじめ消去された状態のメモリセル２−１にページ単位でコピーする場合には、 
　まず、前記メモリセル２−Ｘの情報を読み出して、この読み出した前記メモリセル２−Ｘのデータを前記フリップフロップ回路１にラッチし、 
　次いで、このフリップフロップ１に取り込んだ前記メモリセル２−Ｘの内容を外部に読み出すことなしに、他の前記メモリセル２−１にページ単位でコピーすることを特徴とする半導体記憶装置。」 
　 
　刊行物２．特開平７−３３４９９２号公報 
　本願の出願前に日本国内において頒布された特開平７−３３４９９２号公報には、図１及び図３とともに以下の事項が記載されている。 
「【００２１】図３は、本実施例の半導体デバイスへのプログラム方法を示すフローチャートである。半導体デバイスにプログラム装置を接続した後に、以下の処理を行うことにより、プログラムが行われる。 
【００２２】ステップＱ１において、プログラム装置にプログラムコマンドを入力し、所望のメモリブロックを示すアドレスとプログラムデータを指示する。ステップＱ２では、プログラムコマンドにより指示されたアドレスの設定を行い、メモリブロックを特定する。 
【００２３】ステップＱ３では、特定されたメモリブロックの消去データ格納領域から消去フラグを読み出す。ステップＱ４では、読み出された消去フラグがセット状態かリセット状態かを調べる。消去フラグがセット状態であれば、既にデータ消去されていることを示すので、ブロック消去は行わない。初期状態においては、全てのデータ領域がブロック消去されており、消去フラグがセットされているので、第１回目のプログラムではデータ消去は行われない。 
【００２４】消去フラグがリセットされているときは、ブロックに前のデータが残っているので、ステップＱ５でブロック消去を実行する。その後、ステップＱ６において、プログラムコマンドにより指示されたプログラムデータが、特定されたメモリブロックに転送される。ステップＱ７では、メモリブロックのデータ領域に転送されたデータがプログラムされる。 
【００２５】ステップＱ８では、プログラムの終了に伴い、データ領域にデータがプログラムされた状態になるので、消去フラグをリセットする。消去フラグをリセットすることにより、半導体デバイスへのプログラム処理は終了する。 
【００２６】以上のプログラムコマンドを用いれば、初期状態は必ずデータ領域がデータ消去された状態であることから、各メモリブロックに対しての第１回目のプログラムコマンドはブロック消去（ステップＱ５）をスキップする。そのため、ブロック消去の処理に要する時間が０になり、プログラムコマンド入力による全所要時間は短縮される。 
【００２７】メモリブロックに１度プログラムされると、消去フラグがリセットされ、それ以後はリセット状態のままであるため、第２回目以降のプログラムコマンドについては処理時間の短縮を図ることができない。しかし、各メモリブロックに１度プログラムをするだけで、その後は書き換えを行わないような用途に半導体デバイスを用いるのであれば、これで十分である。」 
　 
　刊行物３．特開平１１−３２７４号公報 
　本願の出願前に日本国内において頒布され、原査定の拒絶理由に引用された特開平１１−３２７４号公報には、図１及び図３とともに以下の事項が記載されている。 
「【００１１】図１を参照して、図示の電子計算機は、中央制御装置（ＣＰＵ）１、メモリ２、及び他ＬＳＩ３を備えており、これらＣＰＵ１、メモリ２、及び他ＬＳＩ３はバス４で互いに接続されている。 
【００１２】図２を参照して、メモリ２は、データを記憶する内部メモリセル５を備えており、さらに、メモリ２はＩ／Ｏバッファ６及び制御回路７を備えている。Ｉ／Ｏバッファ６は図１に示すバス４に接続されており、制御回路７は内部メモリセル５及びＩ／Ｏバッファ６を制御して、データの読み出し、データの書き込み、及びコピーを行う。 
【００１３】ここで、図３も参照して、図１に示すバス４は、ｎ本の信号線から構成されており、例えば、バス４には電子計算機全体のシステムクロック８、コマンドバス９、アドレスバス１０、データバス１１、データコピー中を表わすコピー１２が備えられている。」 
「【００１６】データコピーの際には、図３（ｃ）に示すプロトコルが実行され、メモリ２ににおいて、任意のバイト数ＢのデータがアドレスＡ１からアドレスＡ２へ転送される。」 
「【００２５】データコピーの際には、図３（ｃ）に示すプロトコルが実行される。いま、ＣＰＵ１がコマンドバス９にコマンドＣＰ（データのコピーを示す特定のビット列）を送出したとする。この際、ＣＰＵ１はアドレスバス１０上にデータのコピー元を示すアドレスＡ１を送出するとともに続いてデータのコピー先を示すアドレスＡ２を送出する。そして、ＣＰＵ１はデータバス１１上にコピーを行うバイト数Ｂを送出する。 
【００２６】メモリ２においては、コマンドバス９上のコマンドＣＰを受け取るとともにＩ／Ｏバッファ６にシステムクロック８の立ち上がりエッジでアドレスＡ１をラッチし、システムクロック８の次の立ち上がりエッジでアドレスＡ２をラッチする。さらに、データバス１１上のバイト数（転送バイト数）Ｂをラッチする。 
【００２７】制御回路７はコマンドバス９上のコマンドがＣＰであるので、システムクロック８に合わせてデータのコピーを開始する。制御回路７はシステムクロック８に合わせて内部メモリセル５のアドレスＡ１からデータを読み出し、アドレスＡ２へデータを書き出す（コピーする）。 
【００２８】次に、制御回路７はアドレスＡ１及びＡ２をそれぞれ“１”増加させるとともに転送バイト数Ｂを“１”減少させてコピー元からコピー先へデータをコピーする。 
【００２９】このようにして、データをコピーを繰り返して転送バイト数Ｂが“０”になるまでデータのコピーを実行する。この際、つまり、コピー中においては、制御回路７はデータコピー中を示す信号をコピー１２上に送出する。つまり、制御回路７はコピー１２をハイレベルとしてデータのコピーが終了するまでコマンドバス９上の信号を受け付けない。」 
　 
（２−２） 
　補正後請求項１に係る発明（以下、「補正発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。 
（ａ）刊行物発明の「多数のビット線ＢＬのそれぞれに接続された多数のＮＡＮＤ型メモリセル２−１〜２−Ｘをアレイ状に設置する半導体記憶装置」に於ける「ＮＡＮＤ型メモリセル２−１〜２−Ｘ」は、摘記事項【０００４】段落の「以下、これらの問題点を詳説するため、ＮＡＮＤ型フラッシュメモリを例にとり、従来の不揮発性半導体記憶装置を説明する。」の記載から、「ＮＡＮＤ型フラッシュメモリ」であることは明らかであるので、刊行物発明の「多数のビット線ＢＬのそれぞれに接続された多数のＮＡＮＤ型メモリセル２−１〜２−Ｘをアレイ状に設置する半導体記憶装置」は、補正発明の「複数の不揮発性メモリセルを有するフラッシュメモリ」に相当する。　 
　 
（ｂ）刊行物発明における「ページ単位」と、補正発明における「セルブロック」とは、共にメモリセルが多数集合した集合体であるといえる。 
　そして、刊行物発明において「ページ単位」における「ページ」は複数存在していることは明らかであるから、両者は、「複数の不揮発性メモリセルを有する複数」のメモリセルが多数集合した集合体である点で共通する。　　　　　 
（ｃ）刊行物発明の「前記ビット線ＢＬに接続されたフリップフロップ回路１を備え」の記載から、刊行物発明は、「前記ビット線ＢＬ」に接続された複数の不揮発性メモリセルによって「ページ単位」が形成されていることは明らかであり、また、刊行物発明の「フリップフロップ回路１」は、読み出しまたは書き込みデータをラッチしているので、刊行物発明の「前記ビット線ＢＬに接続されたフリップフロップ回路１」は、補正発明の「前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路」に対応しており、両者は、メモリセルが多数集合した集合体に接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路である点で共通する。　 
　 
（ｄ）刊行物発明において、「メモリセル２−Ｘのデータをあらかじめ消去された状態のメモリセル２−１にページ単位でコピーする場合には、　まず、前記メモリセル２−Ｘの情報を読み出して、この読み出した前記メモリセル２−Ｘのデータを前記フリップフロップ回路１にラッチし、　次いで、このフリップフロップ１に取り込んだ前記メモリセル２−Ｘの内容を外部に読み出すことなしに、他の前記メモリセル２−１にページ単位でコピーすること」は、当然、制御回路を用いて実行されているものと認めるから、刊行物発明の「メモリセル２−Ｘのデータをあらかじめ消去された状態のメモリセル２−１にページ単位でコピーする場合には、　まず、前記メモリセル２−Ｘの情報を読み出して、この読み出した前記メモリセル２−Ｘのデータを前記フリップフロップ回路１にラッチし、　次いで、このフリップフロップ１に取り込んだ前記メモリセル２−Ｘの内容を外部に読み出すことなしに、他の前記メモリセル２−１にページ単位でコピーすること」は、補正発明の「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して、前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し、前記複写元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるセルブロックに書き込む制御回路を有すること」に対応し、 
　両者は、外部からの複写元のアドレスと、複写先のアドレスとに応答して、前記複写元のアドレスにより選択される、メモリセルが多数集合した集合体のデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択される、メモリセルが多数集合した集合体に書き込む制御回路を有する点で共通する。　 
　 
　よって、補正発明と刊行物発明とは、 
　「複数の不揮発性メモリセルを有するフラッシュメモリにおいて、 
　前記複数の不揮発性メモリセルを有する複数のメモリセルが多数集合した集合体と、 
　前記メモリセルが多数集合した集合体に接続され、選択されたメモリセルが多数集合した集合体の読み出しまたは書き込みデータを保持するデータラッチ回路と、 
　外部からの複写元のアドレスと、複写先のアドレスとに応答して、前記複写元のアドレスにより選択されるメモリセルが多数集合した集合体のデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるメモリセルが多数集合した集合体に書き込む制御回路を有することを特徴とするフラッシュメモリ。」である点で一致し、以下の点で相違する。 
　 
　［相違点１］ 
　補正発明では、メモリセルが多数集合した集合体が、「セルブロック」であるのに対して、刊行物発明では、メモリセルが多数集合した集合体が、「ページ単位」である点。 
　［相違点２］ 
　補正発明は、「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して」複写処理を行うとの構成を備えているのに対して、刊行物発明は、上記構成を備えるか否か明らかでない点。 
　［相違点３］ 
　補正発明は、「複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去」するとの構成を備えているのに対して、刊行物発明は、上記構成を備えていない点。 
　 
（２−３）相違点の検討 
　以下、各相違点について検討する。 
　相違点１について　 
　ブロック単位で、データの書き込み、データの読み出し及びデータの消去を行うことのできる不揮発性半導体記憶装置（所謂、フラッシュメモリ）は、例えば、特開平８−３２９６９５号公報（「【０００３】このような個別ブロック消去方式あるいは複数ブロック一括消去方式を有するＥＥＰＲＯＭにおいては、ブロック毎に読み出し、書き込み、消去を行うことが可能なように、ブロック毎に選択／非選択を行うような回路構成を有する。」参照）又は特開平９−１７１８９号公報（「【００２６】【発明が解決しようとする課題】上記したようにセルブロック単位で独立に読み出し・書込み・消去を行うためにセルブロックに対応して設けられたロウデコーダを有するＥＥＰＲＯＭにおいて、メモリセルの書込み時や消去時にセルトランジスタの制御ゲートを電源電圧Ｖｃｃより高い電圧Ｖｐｐあるいは接地電位Ｖｓｓに設定するような方式を採用する場合には、書込み時や消去時にロウサブデコーダ内の特定のトランジスタのゲート絶縁膜に多大な電界ストレスを受けることになり、その信頼性に与える影響が大きいという問題があった。」参照）に記載されているように従来周知の技術事項であるから、刊行物発明の「ページ単位」での管理を「セルブロック」の管理に代えることにより、刊行物発明が、補正発明の如く「複数の不揮発性メモリセルを有する複数のセルブロック」を備えたものとすることは、当業者が容易になし得たものである。 
　 
　相違点２について　　 
　メモリ装置において、ＣＰＵ１から、コマンドＣＰ（データのコピーを示す特定のビット列）と共に、データのコピー元を示すアドレスＡ１及びデータのコピー先を示すアドレスＡ２が送出された時に、データのコピー処理を行うことは、例えば、刊行物３に記載されているように従来周知の技術事項であって、上記「コマンドＣＰ（データのコピーを示す特定のビット列）」が補正発明の「複写コマンド」に相当することは明らかであるから、刊行物発明において、「このフリップフロップ１に取り込んだ前記メモリセル２−Ｘの内容を外部に読み出すことなしに、他の前記メモリセル２−１にページ単位でコピーする」処理を行う際に、上記従来周知の技術を用いることにより、刊行物発明が、補正発明の如く、「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して」複写処理を行なうように構成することは当業者が容易になし得たものである。 
　 
　相違点３について　　 
　データをプログラム（書き込み）しようとするメモリブロックが消去されているか否かを確認し、消去されていない場合には、当該メモリブロックの消去を行なってから、当該メモリブロックにデータのプログラム（書き込み）を行うことは、刊行物２の【００２３】段落ないし【００２５】段落に記載されているように、従来行われている技術事項である。 
　そして、フラッシュメモリにおいて、データを書き込む際には、消去を行ってから書き込む必要があることは、例えば、特開平７−１６０５６９号公報（「【０００３】また、従来の不揮発性メモリ記憶装置に関する発明としては、例えば特開平０３−２５９４９８がある。この従来例の不揮発性メモリ記憶装置は、不揮発性メモリであるＥＥＰＲＯＭとその前段に通常のＦＩＦＯメモリを用いた一時記憶手段とを設けている。このＥＥＰＲＯＭは、チップ単位又はブロック単位で消去可能なフラッシュメモリを用いている。ホストから書き込む場合は、データを一旦一時記憶装置に書き込み、さらに別回路が一時記憶装置から読み出して自動的にＥＥＰＲＯＭへの書き込みを行う。これによりホストが不揮発性メモリの書き込みに占有される時間を減少しようとしている。その際フラッシュメモリを用いているので、すでに存在するデータを消去してから書き込みを行なう必要がある。」参照）又は特開平７−２１７８８号公報（「【０００２】【従来の技術】パーソナルコンピュータ等の情報処理装置においては、ＩＰＬ（イニシャル・プログラム・ローダ）プログラムを搭載するため、フラッシュＲＯＭが使用される場合がある。フラッシュＲＯＭは、通常は、ＲＯＭ（リード・オンリ・メモリ）として動作し、書き込み時はデータを一斉消去した後、書き込むことが可能である。フラッシュＲＯＭは、このような特殊なＲＯＭであるので、専用の書き込み制御回路が必要である。」参照）に記載されているように従来周知の技術事項であるから、刊行物発明の「ページ単位」をセルブロックに代える際に、刊行物発明が、補正発明の如く、「複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去」するような構成を備えたものとすることは、当業者がその必要に応じて適宜なし得たものである。 
　 
　したがって、補正発明は、刊行物１及び刊行物２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　 
　 
４．むすび 
　以上のとおりであるから、補正後請求項１に係る発明は、特許法第２９条第２項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　 
　よって、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　 
第３　本願発明 
　平成１８年１月２４日付の手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１７年７月６日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。　　　 
「【請求項１】 
　複数の不揮発性メモリセルを有するフラッシュメモリにおいて、 
　前記複数の不揮発性メモリセルを有する複数のセルブロックと、 
　前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路と、 
　外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して、前記複写先のアドレスにより選択されるセルブロックを消去し、前記複写元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるセルブロックに書き込む制御回路を有することを特徴とするフラッシュメモリ。」 
　 
第４　刊行物に記載された発明 
　刊行物１の特開平１−２２９４９７号公報には、「第２　３．（２）（２−１）刊行物に記載された発明」に記載した事項及び以下の発明が記載されている。 
　「多数のビット線ＢＬのそれぞれに接続された多数のＮＡＮＤ型メモリセル２−１〜２−Ｘをアレイ状に設置する半導体記憶装置において、 
　前記ビット線ＢＬに接続されたフリップフロップ回路１を備え、 
　メモリセル２−Ｘのデータをあらかじめ消去された状態のメモリセル２−１にページ単位でコピーする場合には、 
　まず、前記メモリセル２−Ｘの情報を読み出して、この読み出した前記メモリセル２−Ｘのデータを前記フリップフロップ回路１にラッチし、 
　次いで、このフリップフロップ１に取り込んだ前記メモリセル２−Ｘの内容を外部に読み出すことなしに、他の前記メモリセル２−１にページ単位でコピーすることを特徴とする半導体記憶装置。」 
　 
第５　対比 
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物発明とを対比する。 
（ａ）刊行物発明の「多数のビット線ＢＬのそれぞれに接続された多数のＮＡＮＤ型メモリセル２−１〜２−Ｘをアレイ状に設置する半導体記憶装置」に於ける「ＮＡＮＤ型メモリセル２−１〜２−Ｘ」は、摘記事項【０００４】段落の「以下、これらの問題点を詳説するため、ＮＡＮＤ型フラッシュメモリを例にとり、従来の不揮発性半導体記憶装置を説明する。」の記載から、「ＮＡＮＤ型フラッシュメモリ」であることは明らかであるので、刊行物発明の「多数のビット線ＢＬのそれぞれに接続された多数のＮＡＮＤ型メモリセル２−１〜２−Ｘをアレイ状に設置する半導体記憶装置」は、本願発明の「複数の不揮発性メモリセルを有するフラッシュメモリ」に相当している。 
（ｂ）刊行物発明における「ページ単位」と、本願発明における「セルブロック」とは、共にメモリセルが多数集合した集合体であるといえる。 
　そして、刊行物発明において「ページ単位」における「ページ」は複数存在していることは明らかであるから、両者は、「複数の不揮発性メモリセルを有する複数」のメモリセルが多数集合した集合体である点で共通している。　　　 
　 
（ｃ）刊行物発明の「前記ビット線ＢＬに接続されたフリップフロップ回路１を備え」の記載から、刊行物発明は、「前記ビット線ＢＬ」に接続された複数の不揮発性メモリセルによって「ページ単位」が形成されていることは明らかであり、また、刊行物発明の「フリップフロップ回路１」は、読み出しまたは書き込みデータをラッチしているので、刊行物発明の「前記ビット線ＢＬに接続されたフリップフロップ回路１」は、本願発明の「前記セルブロックに接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路」に対応しており、両者は、メモリセルが多数集合した集合体に接続され、選択されたセルブロックの読み出しまたは書き込みデータを保持するデータラッチ回路である点で共通している。 
（ｄ）刊行物発明において、「メモリセル２−Ｘのデータをあらかじめ消去された状態のメモリセル２−１にページ単位でコピーする場合には、　まず、前記メモリセル２−Ｘの情報を読み出して、この読み出した前記メモリセル２−Ｘのデータを前記フリップフロップ回路１にラッチし、　次いで、このフリップフロップ１に取り込んだ前記メモリセル２−Ｘの内容を外部に読み出すことなしに、他の前記メモリセル２−１にページ単位でコピーすること」は、当然、制御回路を用いて実行されているものと認めるから、刊行物発明の「メモリセル２−Ｘのデータをあらかじめ消去された状態のメモリセル２−１にページ単位でコピーする場合には、　まず、前記メモリセル２−Ｘの情報を読み出して、この読み出した前記メモリセル２−Ｘのデータを前記フリップフロップ回路１にラッチし、　次いで、このフリップフロップ１に取り込んだ前記メモリセル２−Ｘの内容を外部に読み出すことなしに、他の前記メモリセル２−１にページ単位でコピーすること」は、本願発明の「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して、前記複写先のアドレスにより選択されるセルブロックを読み出して消去状態を確認し、消去状態でない場合に当該複写先のセルブロックを消去し、前記複写元のアドレスにより選択されるセルブロックのデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるセルブロックに書き込む制御回路を有すること」に対応し、 
　両者は、外部からの複写元のアドレスと、複写先のアドレスとに応答して、前記複写元のアドレスにより選択される、メモリセルが多数集合した集合体のデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択される、メモリセルが多数集合した集合体に書き込む制御回路を有する点で共通している。 
　 
　よって、本願発明と刊行物発明とは、 
　「複数の不揮発性メモリセルを有するフラッシュメモリにおいて、 
　前記複数の不揮発性メモリセルを有する複数のメモリセルが多数集合した集合体と、 
　前記メモリセルが多数集合した集合体に接続され、選択されたメモリセルが多数集合した集合体の読み出しまたは書き込みデータを保持するデータラッチ回路と、 
　外部からの複写元のアドレスと、複写先のアドレスとに応答して、前記複写元のアドレスにより選択されるメモリセルが多数集合した集合体のデータを読み出して前記データラッチ回路に保持し、当該保持されたデータを前記複写先のアドレスにより選択されるメモリセルが多数集合した集合体に書き込む制御回路を有することを特徴とするフラッシュメモリ。」である点で一致し、以下の点で相違する。 
　 
　［相違点１］ 
　本願発明では、メモリセルが多数集合した集合体が、「セルブロック」であるのに対して、刊行物発明では、メモリセルが多数集合した集合体が、「ページ単位」である点。 
　［相違点２］ 
　本願発明は、「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して」複写処理を行うとの構成を備えているのに対して、刊行物発明は、上記構成を備えるか否か明らかでない点。 
　［相違点３］ 
　　本願発明は、「前記複写先のアドレスにより選択されるセルブロックを消去」するとの構成を備えているのに対して、刊行物発明は、上記構成を備えていない点。 
　 
第６　当審の判断 
　以下、各相違点について検討する。 
　相違点１について　 
　ブロック単位で、データの書き込み、データの読み出し及びデータの消去を行うことのできる不揮発性半導体記憶装置（所謂、フラッシュメモリ）は、例えば、特開平８−３２９６９５号公報（「【０００３】このような個別ブロック消去方式あるいは複数ブロック一括消去方式を有するＥＥＰＲＯＭにおいては、ブロック毎に読み出し、書き込み、消去を行うことが可能なように、ブロック毎に選択／非選択を行うような回路構成を有する。」参照）又は特開平９−１７１８９号公報（「【００２６】【発明が解決しようとする課題】上記したようにセルブロック単位で独立に読み出し・書込み・消去を行うためにセルブロックに対応して設けられたロウデコーダを有するＥＥＰＲＯＭにおいて、メモリセルの書込み時や消去時にセルトランジスタの制御ゲートを電源電圧Ｖｃｃより高い電圧Ｖｐｐあるいは接地電位Ｖｓｓに設定するような方式を採用する場合には、書込み時や消去時にロウサブデコーダ内の特定のトランジスタのゲート絶縁膜に多大な電界ストレスを受けることになり、その信頼性に与える影響が大きいという問題があった。」参照）に記載されているように従来周知の技術事項であるから、刊行物発明の「ページ単位」での管理を「セルブロック」の管理に代えることにより、刊行物発明が、本願発明の如く「複数の不揮発性メモリセルを有する複数のセルブロック」を備えたものとすることは、当業者が容易になし得たものである。　　 
　相違点２について　　 
　メモリ装置において、ＣＰＵ１から、コマンドＣＰ（データのコピーを示す特定のビット列）と共に、データのコピー元を示すアドレスＡ１及びデータのコピー先を示すアドレスＡ２が送出された時に、データのコピー処理を行うことは、例えば、刊行物３に記載されているように従来周知の技術事項であって、上記「コマンドＣＰ（データのコピーを示す特定のビット列）」が補正発明の「複写コマンド」に相当することは明らかであるから、刊行物発明において、「このフリップフロップ１に取り込んだ前記メモリセル２−Ｘの内容を外部に読み出すことなしに、他の前記メモリセル２−１にページ単位でコピーする」処理を行う際に、上記従来周知の技術を用いることにより、刊行物発明が、本願発明の如く、「外部からの複写元のアドレスと、複写先のアドレスとを含む複写コマンドに応答して」複写処理を行なうように構成することは当業者が容易になし得たものである。 
　 
　相違点３について　　 
　フラッシュメモリにおいて、データを書き込む際には、消去を行ってから書き込む必要があることは、例えば、特開平７−１６０５６９号公報（「【０００３】また、従来の不揮発性メモリ記憶装置に関する発明としては、例えば特開平０３−２５９４９８がある。この従来例の不揮発性メモリ記憶装置は、不揮発性メモリであるＥＥＰＲＯＭとその前段に通常のＦＩＦＯメモリを用いた一時記憶手段とを設けている。このＥＥＰＲＯＭは、チップ単位又はブロック単位で消去可能なフラッシュメモリを用いている。ホストから書き込む場合は、データを一旦一時記憶装置に書き込み、さらに別回路が一時記憶装置から読み出して自動的にＥＥＰＲＯＭへの書き込みを行う。これによりホストが不揮発性メモリの書き込みに占有される時間を減少しようとしている。その際フラッシュメモリを用いているので、すでに存在するデータを消去してから書き込みを行なう必要がある。」参照又は特開平７−２１７８８号公報（「【０００２】【従来の技術】パーソナルコンピュータ等の情報処理装置においては、ＩＰＬ（イニシャル・プログラム・ローダ）プログラムを搭載するため、フラッシュＲＯＭが使用される場合がある。フラッシュＲＯＭは、通常は、ＲＯＭ（リード・オンリ・メモリ）として動作し、書き込み時はデータを一斉消去した後、書き込むことが可能である。フラッシュＲＯＭは、このような特殊なＲＯＭであるので、専用の書き込み制御回路が必要である。」参照）に記載されているように、従来周知の技術事項であるから、刊行物発明の「ページ単位」をセルブロックに代える際に、刊行物発明が、本願発明の如く、「複写先のアドレスにより選択されるセルブロックを消去」するような構成を備えたものとすることは、当業者がその必要に応じて適宜なし得たものである。 
　 
　よって、本願発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　 
　 
第７　むすび　 
　以上のとおりであるから、本願は、請求項２ないし４に係る発明は検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。