【事件の表示】
　平成　５年特許願第２７６１４９号「集積回路の製造方法と、この方法により製造された集積回路」拒絶査定不服審判事件〔平成　６年　８月２３日出願公開、特開平　６−２３６９７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成５年１０月７日（優先権主張　１９９２年１０月７日、オランダ）の出願であって、平成１６年４月６日付けで拒絶査定がなされ、これに対し、平成１６年７月７日に拒絶査定に対する審判請求がなされるとともに、同年８月６日に手続補正がなされ、その後、平成１７年４月２５日付けで審尋がなされ、同年７月２７日に回答書が提出されたものである。
　
２．本願発明
　平成１６年８月６日に提出された手続補正書により補正された全文補正明細書に記載された特許請求の範囲の請求項１ないし１２に係る発明は、その請求項に記載されたとおりのものであって、その請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりである。
　
「半導体基体を有する集積回路の製造方法であって、
　前記半導体基体が、該半導体基体の表面に、絶縁されたゲート電極を持つ電界効果トランジスタと、前記半導体基体内に位置し該半導体基体のソースゾーンとドレインゾーンとの間に延在するチャネル領域と制御電極との間に位置するフローティングゲートを持つ不揮発性メモリ素子とを備え、
　前記製造方法により、前記表面に隣接する第１の導電型式の第１及び第２の活性領域が、前記トランジスタ及び前記メモリ素子それぞれに対して前記半導体基体内に規定され、
　前記表面が、少なくとも前記第１及び第２の活性領域の部分において、ゲート誘電体を形成する絶縁層で覆われ、該絶縁層上にシリコン層が備えられ、該シリコン層から、前記トランジスタのゲート電極と、前記メモリ素子の少なくとも前記フローティングゲートとが形成される集積回路の製造方法であって、
　一連のプロセス工程において、前記トランジスタの活性領域を前記シリコン層で覆ったままにする一方、前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設け、その後、前記フローティングゲートは、該フローティングゲートの少なくとも側部に、酸化工程によりスペーサと呼ばれる酸化層を備え、
　次の一連の工程において、前記トランジスタの前記絶縁されたゲート電極を、マスクエッチングにより前記他の活性領域の上の前記シリコン層から形成し、前記トランジスタの前記第２の導電型式のソース及びドレインゾーンをドーピングにより前記半導体基体内に設けることを特徴とする集積回路の製造方法。」
　　
３．刊行物に記載された発明
（１）刊行物１：米国特許第５１２０６７０号明細書（クラス４３７）
　原審の拒絶の理由で引用され、本願の優先権主張日前に外国において頒布された刊行物である米国特許第５１２０６７０号明細書には、Fig．１Ａ、Fig．１Ｂ、Fig．２ないしFig.７とともに以下の事項が記載されている。
　
「図１Ａは、従来のＥＰＲＯＭセル１０を示している。ＥＰＲＯＭセル１０は、Ｐ型シリコン基板１６内に形成されており且つ基板チャンネル領域１８により離隔されている埋め込まれたＮ＋ソース領域１２と埋め込まれたＮ＋ドレイン領域１４とを有している。チャンネル領域１８の上側に位置して絶縁物質層２０が設けられており、該絶縁物質層は典型的に二酸化シリコンから構成される。導電性フローティングゲート２２が絶縁性物質層２０の上に形成されている。典型的に、フローティングゲート２２は、多結晶シリコン（ポリ１）から形成される。フローティングゲート２２の上側に位置して絶縁性物質、典型的には、酸化物−窒化物−酸化物（ＯＮＯ）の複合層からなる第二層２４が設けられている。導電性の制御ゲート２６がＯＮＯ層２４の上に形成されている。典型的に、制御ゲート２６も多結晶シリコン（ポリ２）から形成されている。
　いわゆる「スタックトゲート（即ち、積層型ゲート）」（又は、「スタックトエッチ（積層型エッチ）」）ＥＰＲＯＭセルを平面図で図１Ｂに示してある。」（第１欄第４８〜６３行の訳文）
「スタックトゲートセル１０のポリシリコンフローティングゲート２２及びポリシリコン制御ゲートライン２６を形成するための処理シーケンスについて以下に説明する。図１Ａを参照すると、最初に、二酸化シリコン層２０上にポリシリコン層（ポリ１）を形成する。次いで、ポリ１層をマスクし且つエッチングしてフローティングゲート２２を形成する。」（第２欄第５〜１０行の訳文）
「この様なＥＰＲＯＭアレイの一部の三次元概略図を図２に示してある。図２のアレイは、アレイ密度を改善するために、埋め込まれたＮ＋ビットライン上の平坦化した酸化物及びビットライン分離を使用している。　
　図３Ａないし図３Ｄは、図２のアレイに対する製造プロセスを示している。ポリ１フローティングゲートを形成した後に、砒素注入を使用して埋め込み型Ｎ＋ビットラインを画定する。」（第２欄第４４〜５２行の訳文）　
「本発明は、Ｐ導電型のシリコン基板において仮想接地ＥＰＲＯＭセルを製造する方法を提供している。本方法によれば、シリコン基板上にゲート酸化物層を形成する。それに続いて、ポリシリコンの第一層（ポリ１）を形成する。次いで、酸化物−窒化物−酸化物（ＯＮＯ）を有する複合構成体を第一ポリシリコン層上に形成する。次いで、ホトレジストマスクを使用してＯＮＯ／ポリ１の並列ラインを画定する。並列ラインを画定するためにＯＮＯ／ポリ１をエッチングした後に、ホトレジストマスクを所定の位置に維持しながら砒素注入を実施し、複合ＯＮＯ及びポリ１のライン間にＮ型ビットラインを画定する。ホトレジストをＯＮＯ／ポリ１の並列ラインから剥離した後に、酸化ステップを実施して、該ＯＮＯの酸化を完了させ、且つ同時に、Ｎ＋ビットラインとポリ１との間に差動的酸化物を成長させる。」（第３欄第１５〜３１行の訳文）
「本発明は、図２に関して上述したのと構成が類似した仮想接地ＥＰＲＯＭセルを製造する新規な熱処理方法を提供している。・・・
　図４を参照すると、本発明によれば、下側に存在するＰ型＜１００＞シリコン１００上に２００Åのゲート酸化物層１０２を成長させた後に、約１０００ないし１５００Åの厚さの薄いポリシリコン層１０４を付着形成し、次いで従来の態様でドーピングを行なう。約１００Åの厚さの第一二酸化シリコン層１０６をポリシリコン層１０４上に成長させる。これに続いて、約１００Åの厚さの薄い窒化物層１０８を形成する。次いで、窒化物層１０８を酸化して、図４に示した如く、約１０Åの厚さの二酸化シリコンからなる頂部層１１０を形成する。
　次に、図５及び図６に示した如く、ポリ１ホトレジストマスクを使用してＯＮＯ／ポリ１の並列ラインを画定する。ＯＮＯ／ポリ１をエッチングした後に、本構成体は、ＯＮＯ／ポリ１の並列ラインから構成され、次いで、ＯＮＯ／ポリ１ライン間に砒素注入を行なってＮ＋ビットラインを基板内に形成する。
　注意すべきことであるが、本発明により、ポリ１マスクからなるホトレジストを所定位置に維持したままでＮ＋砒素注入を行なう。このことは、砒素注入がＯＮＯ内に入ることを回避している。この注入の後に、該ホトレジストを剥離する。図６に示した如く、ポリ１マスクを使用してアレイ周辺部において砒素注入は回避されている。このことは、従来のＮ＋ビットラインマスクの必要性を取除いている。
　図７に示した如く、ホトレジストを剥離した後に、酸化ステップを実施して、窒化物の酸化を完了し且つ更に３０Åの二酸化シリコンを形成してＯＮＯ層を完成する。９００℃の蒸気酸化により、ポリ１ライン間に差動的又は差分的酸化成長が発生する。この温度において、窒化物上に３０Åの二酸化シリコンを成長させるのに必要とされる時間では、Ｐ−シリコン基板上に１０００Åの厚さの二酸化シリコンが形成される。２／１差動的酸化比の場合、図７に示した如く、Ｎ＋ビットライン上に２０００Åの厚さの二酸化シリコンが形成される。
　この技術により、セルのワードライン（不図示）とＮ＋ビットラインとの間の容量が最小とされる。本プロセスの爾後の積層型エッチ部分期間中のＯＮＯ／ポリ１のエッチングは、Ｎ＋ビットライン上で最大５００Åエッチングし、その場所に少なくとも１５００Åの二酸化シリコンを残存させ、従ってこのエッチングステップ期間中にＮ＋ビットラインが断線（即ち、「食い込み」）が発生することを回避している。
　従って、本発明プロセス即ち方法は、ポリ１ライン間の平坦化ステップを回避し、ＯＮＯ又はポリ１内への砒素注入は良好に制御され、且つ熱酸化のみが関与するに過ぎない。」（第４欄第３〜５５行の訳文）　
「【請求項１】　Ｐ導電型のシリコン基板において仮想接地ＥＰＲＯＭセルを製造する方法において、
　(a)前記シリコン基板上にゲート酸化物層を形成し、
　(b)前記ゲート酸化物層上に第一ポリシリコン層を形成し、
　(c)前記第一ポリシリコン層上に第一酸化物層を形成し、
　(d)前記第一酸化物層上に窒化物層を形成し、
　(e)前記窒化物層の第二酸化物層を形成しその際に前記ゲート酸化物層上に酸化物−窒化物−酸化物（ＯＮＯ）及び第一ポリシリコンの複合層を形成し、
　(f)ＯＮＯ／ポリ１の並列ラインを画定するためにマスク構成体を形成し、
　(g)前記ＯＮＯ／ポリ１の露出部分をエッチングしてＯＮＯ／ポリ１の並列ラインを画定し、
　(h)前記マスク構成体を所定位置に維持しながら前記ＯＮＯ／ポリ１の並列ライン間にＮ導電型のラインを形成し、
　(i)前記マスク構成体を除去し、
　(j)前記Ｎ導電型のライン上に酸化物を形成するのと同時に前記第二酸化物層の厚さを増加させるために差動的酸化を実施し、その際に本方法の積層型エッチステップにおいてＯＮＯ／ポリ１の並列ラインの爾後のエッチングが前記Ｎ導電型のライン上に形成されている酸化物の部分のみをエッチングし、その際にＥＰＲＯＭセルのＮ＋ビットラインの断線を回避する、
上記各ステップを有することを特徴とする方法。」（第５欄第１〜３２行の訳文）
　
（ａ）図６の右側のポリ１上にＯＮＯ層及びホトレジストに被覆された部分は「アレイ周辺部」であることが、記載されており（第４欄第３３〜３６行参照）、また、アレイ周辺部にも半導体素子が形成されることも明らかである。
（ｂ）図１Ａの２２は、導電性フローティングゲートであるから、図５の「ポリ１」がＥＰＲＯＭの「フローティングゲート」であることは明らかである。
（ｃ）図１Ａ、図１Ｂとそれらの説明（第１欄第４８〜６３行参照）から、導電性フローティングゲート２２の両側の基板に形成された不純物導入領域は、Ｎ＋ソース領域１２，Ｎ＋ドレイン領域１４であることは明らかであり、図２には、ポリ１（フローティングゲート）とポリ２（制御ゲート）が積層されパターニングされた構造の両側のＰ型シリコン基板内には、不純物を導入した領域（図２では「ビットライン分離」）が形成されており、一方、図２のアレイに対する製造プロセスを示した図３Ａとその説明（第２欄第４９〜５２行参照）には、ポリ１フローティングゲートを形成した後に、砒素イオンを注入して埋め込み型Ｎ＋ビットラインを形成することが記載されており、さらに、図５及びその説明（第４欄第２４〜２９行参照）には、ＯＮＯ層／ポリ１の並列ライン間に砒素イオンを注入することにより、ＯＮＯ層／ポリ１の両側のシリコン基板内にＮ＋ビットラインを形成することが記載されている。　
　したがって、図５のＯＮＯ層／ポリ１の両側に形成されるＮ＋ビットラインが、図１ＡのＮ＋ソース領域１２，Ｎ＋ドレイン領域１４に対応することは、当業者にとって明らかである。
（ｄ）「ＯＮＯ層／第一ポリシリコン複合層の露出部分をエッチングしてＯＮＯ層／第一ポリシリコン層の並列ラインを画定」することが、「ＯＮＯ層／第一ポリシリコン複合層の並列ライン」を形成することであることは明らかである。
　
　よって、刊行物１には、以下の発明が記載されている。
　「Ｐ導電型のシリコン基板において、アレイ周辺部に形成される半導体素子と仮想接地ＥＰＲＯＭセルとを製造する方法において、
  （ａ）前記シリコン基板上にゲート酸化物層を形成し、
  （ｂ）前記ゲート酸化物層上に第一ポリシリコン層を形成し、
  （ｃ）前記第一ポリシリコン層上に第一酸化物層を形成し、
  （ｄ）前記第一酸化物層上に窒化物層を形成し、
  （ｅ）前記窒化物層上に第二酸化物層を形成しその際に前記ゲート酸化物層上に酸化物−窒化物−酸化物（ＯＮＯ層）及び前記第一ポリシリコンの複合層を形成し、
  （ｆ）前記ＥＰＲＯＭセルが形成される部分に前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成するためにマスク構成体を形成するとともに、前記アレイ周辺部は前記マスク構成体で被覆し、
  （ｇ）前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記ＯＮＯ層／第一ポリシリコン複合層の露出部分をエッチングしてＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成し、前記第一ポリシリコン層からなるフローティングゲートを形成し、
  （ｈ）前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記マスク構成体を所定位置に維持しながら、前記フローティングゲートを含む前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインをマスクとして、砒素イオンを注入することにより、前記ＯＮＯ層／第一ポリシリコン複合層の並列ライン間の前記シリコン基板に、ソース領域及びドレイン領域としても作用するＮ導電型のビットラインを形成し、
  （ｉ）前記マスク構成体を除去し、
  （ｊ）前記Ｎ導電型のビットライン上に二酸化シリコン層を形成すると同時に前記第二酸化物層の厚さを増加させるために差動的酸化を実施する、
上記各ステップを有することを特徴とする方法。」
　
（２）刊行物２：特開昭６３−２３９９８６号公報
　原審の拒絶の理由で引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開昭６３−２３９９８６号公報には、第１図（ａ）〜（ｈ）、第４図（ａ）〜（ｄ）とともに以下の事項が記載されている。
　
「本発明は半導体装置の製造方法に関し、特に不揮発性メモリに使用されるＭＯＳ型の半導体装置の製造方法に関する。」（第２頁左上欄第６〜８行）
「そこで、第４図（ａ）〜（ｄ）に示した手法がある。・・・多層ゲート型トランジスタのゲート電極及び１層ゲート型トランジスタのゲート電極を形成すると共にソース408及びドレイン409を形成する（同図（ｄ））。」（第３頁左上欄第６行〜同頁右上欄第７行）
「以下、本発明の一実施例としてＥＰＲＯＭセルとその周辺回路に使用されるｎチャンネルＭＯＳＦＥＴの製造方法を図面を用いて詳細に説明する。第１図（ａ）〜（ｈ）はその製造工程を示している。まず、Ｐ型のシリコン基板101にフィールド絶縁膜102を形成し、次に素子形成領域に熱酸化により・・・ゲート酸化膜103を形成する（同図（ａ））。その後、全面に・・・第１の多結晶シリコン膜104を堆積させ、さらに・・・ＰＳＧ膜105を堆積させる。次いで・・・多層ゲート型トランジスタの形成領域上にレジストパターン106を形成する（同図（ｂ））。続いて、レジストパターン106をマスクとし、１層ゲート型トランジスタの形成領域上にあるＰＳＧ膜105を周知のエッチング技術を用いて除去す・・・る（同図（ｃ））。次いで、多層ゲート型トランジスタの第２のゲート酸化膜107を・・・形成する（同図（ｄ））。次に、第２の多結晶シリコン膜108を・・・堆積させた後、多層ゲート型トランジスタの形成領域上にレジストパターン109を形成する（同図（ｅ））。次に、このレジストパターン109をマスクとし、１層ゲート型トランジスタ形成領域上にある第２の多結晶層シリコン膜108及び第２のゲート酸化膜107をエッチング除去した後、第３の多結晶シリコン膜を堆積させ・・・る（同図（ｆ））。次に、周知のフォトリソグラフィ技術を用いて、ゲート電極のレジストパターンを形成する。さらに、レジストパターンをマスクとし、異方性ドライエッチング技術を用いて、ゲート電極配線を形成する。次に、上記ゲート電極構造をマスクとして、ソース111、ドレイン112の各領域ならびに拡散層配線形成のためにひ素イオンを・・・注入する（同図（ｇ））。さらに、ゲート電極保護膜形成と同時に上記注入したイオンを活性化するため、950℃のＯ２雰囲気中でシリコンを酸化してシリコン酸化膜113を形成し、次に層間絶縁膜としてシリコン酸化膜114とリンをドープしたガラス膜115を周知の気相成長法にて形成する。続いて、図に示していないが、周知の微細加工技術を用いて、所望の領域に電極取出し用開孔を設け、さらに所望のＡｌ合金配線を形成してｎチャンネルＥＰＲＯＭを形成する（同図（ｆ））。」（第４頁左上欄第５行〜同頁左下欄第１９行）
　なお、上記記載末尾の「（同図（ｆ））」は、「（同図（ｇ））」に関する記載に続いて記載されたものであるから、「（同図（ｈ））」の誤記であることは明らかである。
　
４．対比・判断
（ａ）まず、本願発明は、「集積回路の製造方法」であって、
　「・・・集積回路の製造方法であって、
　一連のプロセス工程において、前記トランジスタの活性領域を前記シリコン層で覆ったままにする一方、前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設け、その後、前記フローティングゲートは、該フローティングゲートの少なくとも側部に、酸化工程によりスペーサと呼ばれる酸化層を備え、
　次の一連の工程において、前記トランジスタの前記絶縁されたゲート電極を、マスクエッチングにより前記他の活性領域の上の前記シリコン層から形成し、前記トランジスタの前記第２の導電型式のソース及びドレインゾーンをドーピングにより前記半導体基体内に設けることを特徴とする集積回路の製造方法。」と記載されているが、
　上記記載の「一連のプロセス工程において、前記トランジスタの活性領域を前記シリコン層で覆ったままにする一方、前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設け、その後、前記フローティングゲートは、該フローティングゲートの少なくとも側部に、酸化工程によりスペーサと呼ばれる酸化層を備え、」（以下、「工程Ａ」という。）及び「次の一連の工程において、前記トランジスタの前記絶縁されたゲート電極を、マスクエッチングにより前記他の活性領域の上の前記シリコン層から形成し、前記トランジスタの前記第２の導電型式のソース及びドレインゾーンをドーピングにより前記半導体基体内に設けること」（以下、「工程Ｂ」という。）は、それらの末尾の記載が、それぞれ、「を備え」及び「設けること」であり、「製造方法」の「工程」の記載としては明りょうではないから、「工程Ａ」は、「一連のプロセス工程において、前記トランジスタの活性領域を前記シリコン層で覆ったままにする一方、前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設け、その後、前記フローティングゲートは、該フローティングゲートの少なくとも側部に、酸化工程によりスペーサと呼ばれる酸化層を形成する工程」、「工程Ｂ」は、「次の一連の工程において、前記トランジスタの前記絶縁されたゲート電極を、マスクエッチングにより前記他の活性領域の上の前記シリコン層から形成し、前記トランジスタの前記第２の導電型式のソース及びドレインゾーンをドーピングにより前記半導体基体内に設ける工程」であるものと解釈する。
（ｂ）また、本願発明では「第１の導電型式」、「第２の導電型式」と記載されているが、半導体分野においては、通常「第１の導電型」又は「第２の導電型」と記載するので、本願発明においても、「第１の導電型式」、「第２の導電型式」は、それぞれ、「第１の導電型」、「第２の導電型」を意味するものと解釈する。
　
　次に、本願発明と刊行物１に記載された発明（以下、「刊行物発明」という。）を対比検討する。
（ｃ）刊行物発明の、「Ｐ導電型のシリコン基板」、「ＥＰＲＯＭセル」、「ゲート酸化膜」、「第一ポリシリコン層」及び「ソース領域及びドレイン領域」は、それぞれ、本願発明の「半導体基板」、「不揮発性メモリ素子」、「ゲート誘電体を形成する絶縁層」、「シリコン層」及び「ソース及びドレインゾーン」に相当する。
（ｄ）刊行物発明において、「アレイ周辺部に形成される半導体素子と仮想接地ＥＰＲＯＭセル」は、実質的に集積回路を構成することは明らかであるから、刊行物発明の「アレイ周辺部に形成される半導体素子と仮想接地ＥＰＲＯＭセルとを製造する方法」は、本願発明の「集積回路の製造方法」に相当する。
（ｅ）刊行物発明において、「アレイ周辺部に形成された半導体素子」は、Ｐ導電型のシリコン基板の表面に形成されており、また、本願発明の「電界効果トランジスタ」が半導体素子であることは明らかであるから、刊行物発明の「アレイ周辺部に形成された半導体素子」は、本願発明の「電界効果トランジスタ」に相当する。
（ｆ）刊行物発明の「前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記ＯＮＯ層／第一ポリシリコン複合層の露出部分をエッチングしてＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成し、前記第一ポリシリコン層からなるフローティングゲートを形成」する工程は、本願発明の「前記表面が、少なくとも前記第１及び第２の活性領域の部分において、ゲート誘電体を形成する絶縁層で覆われ、該絶縁層上にシリコン層が備えられ、該シリコン層から、前記メモリ素子」の「前記フローティングゲートが形成される」工程に相当する。
（ｇ）本願発明の「前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設ける」工程においては、「前記シリコン層」から「マスクエッチング」により形成した「前記メモリ素子の前記フローティングゲート」をマスクとしてイオン注入することにより「前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設ける」ものであることは、当業者にとって明らかであるから、刊行物発明の「前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記マスク構成体を所定位置に維持しながら、前記フローティングゲートを含む前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインをマスクとして、砒素イオンを注入することにより、前記ＯＮＯ層／第一ポリシリコン複合層の並列ライン間の前記シリコン基板に、ソース領域及びドレイン領域」を「形成」することは、本願発明の「一連のプロセス工程において、前記トランジスタの活性領域を前記シリコン層で覆ったままにする一方、前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設ける」ことに相当する。
　　
　したがって、両者は、              
「半導体基体を有する集積回路の製造方法であって、
　前記半導体基体が、該半導体基体の表面に、半導体素子と、前記半導体基体内に位置するフローティングゲートを持つ不揮発性メモリ素子とを備え、
　前記表面が、少なくとも前記第１及び第２の活性領域の部分において、ゲート誘電体を形成する絶縁層で覆われ、該絶縁層上にシリコン層が備えられ、該シリコン層から、前記メモリ素子の少なくとも前記フローティングゲートが形成される集積回路の製造方法であって、
　一連のプロセス工程において、前記トランジスタの活性領域を前記シリコン層で覆ったままにする一方、前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設けることを特徴とする集積回路の製造方法。」である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明は、「前記半導体基体が、該半導体基体の表面に、絶縁されたゲート電極を持つ電界効果トランジスタと、前記半導体基体内に位置し該半導体基体のソースゾーンとドレインゾーンとの間に延在するチャネル領域と制御電極との間に位置するフローティングゲートを持つ不揮発性メモリ素子とを備え」るとともに、「前記表面に隣接する第１の導電型式の第１及び第２の活性領域が、前記トランジスタ及び前記メモリ素子それぞれに対して前記半導体基体内に規定され」ているのに対して、
  刊行物発明は、「Ｐ導電型のシリコン基板において、アレイ周辺部に形成される半導体素子と仮想接地ＥＰＲＯＭセルとを」備えている点。
　相違点２
　本願発明は、「前記表面が、少なくとも前記第１及び第２の活性領域の部分において、ゲート誘電体を形成する絶縁層で覆われ、該絶縁層上にシリコン層が備えられ、該シリコン層から、前記トランジスタのゲート電極と、前記メモリ素子の少なくとも前記フローティングゲートとが形成される集積回路の製造方法であって、
　一連のプロセス工程において、前記トランジスタの活性領域を前記シリコン層で覆ったままにする一方、前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設け」ているのに対して、
　刊行物発明は、「（ａ）前記シリコン基板上にゲート酸化物層を形成し、
  （ｂ）前記ゲート酸化物層上に第一ポリシリコン層を形成し、
  （ｃ）前記第一ポリシリコン層上に第一酸化物層を形成し、
  （ｄ）前記第一酸化物層上に窒化物層を形成し、
  （ｅ）前記窒化物層上に第二酸化物層を形成しその際に前記ゲート酸化物層上に酸化物−窒化物−酸化物（ＯＮＯ層）及び前記第一ポリシリコン層の複合層を形成し、
  （ｆ）前記ＥＰＲＯＭセルが形成される部分に前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成するためにマスク構成体を形成するとともに、前記アレイ周辺部は前記マスク構成体で被覆し、
  （ｇ）前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記ＯＮＯ層／第一ポリシリコン複合層の露出部分をエッチングしてＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成し、前記第一ポリシリコン層からなるフローティングゲートを形成し、
  （ｈ）前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記マスク構成体を所定位置に維持しながら、前記フローティングゲートを含む前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインをマスクとして、砒素イオンを注入することにより、前記ＯＮＯ層／第一ポリシリコン複合層の並列ライン間の前記シリコン基板に、ソース領域及びドレイン領域としても作用するＮ導電型のビットラインを形成」する「上記各ステップを有する」点。　
　相違点３
　本願発明は、「その後、前記フローティングゲートは、該フローティングゲートの少なくとも側部に、酸化工程によりスペーサと呼ばれる酸化層を備え」ているのに対して、
　刊行物発明は、「（ｉ）前記マスク構成体を除去し、
  （ｊ）前記Ｎ導電型のビットライン上に二酸化シリコン層を形成すると同時に前記第二酸化物層の厚さを増加させるために差動的酸化を実施する、
上記各ステップを有する」点。　
　相違点４
　本願発明は、「前記表面が、少なくとも前記第１及び第２の活性領域の部分において、ゲート誘電体を形成する絶縁層で覆われ、該絶縁層上にシリコン層が備えられ、該シリコン層から、前記トランジスタのゲート電極と、前記メモリ素子の少なくとも前記フローティングゲートとが形成される集積回路の製造方法」において、
「次の一連の工程において、前記トランジスタの前記絶縁されたゲート電極を、マスクエッチングにより前記他の活性領域の上の前記シリコン層から形成し、前記トランジスタの前記第２の導電型式のソース及びドレインゾーンをドーピングにより前記半導体基体内に設けること」を備えるのに対して、
　刊行物発明は、上記の構成を備えるか否か明らかでない点。
　
　以下で、上記各相違点について検討する。
［相違点１について］
（1a）刊行物発明の「ＥＰＲＯＭ」は、「（ｇ）前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記ＯＮＯ層／第一ポリシリコン複合層の露出部分をエッチングしてＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成し、前記第一ポリシリコン層からなるフローティングゲートを形成し、  （ｈ）前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記マスク構成体を所定位置に維持しながら、前記フローティングゲートを含む前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインをマスクとして、砒素イオンを注入することにより、前記ＯＮＯ層／第一ポリシリコン複合層の並列ライン間の前記シリコン基板にソース領域及びドレイン領域としても作用するＮ導電型のビットラインを形成」する工程において、「３．（１）刊行物１」の（ｃ）で検討したように、「フローティングゲート」の両側のシリコン基板に砒素イオンの注入により、ソース領域及びドレイン領域としても作用するＮ導電型のビットラインを形成しており、また、ソース領域とドレイン領域の間の領域は通常「チャネル領域」と呼ばれている。
　したがって、刊行物発明のＥＰＲＯＭセルは、実質的に、チャネル領域、ソース領域及びドレイン領域を備えたものである。
（1b）刊行物１の図４ないし図７及びそれらの関連する記載（第４欄第２３〜４７行参照）がＥＰＲＯＭの製造工程の途中までのものであること、及びＥＰＲＯＭがフローティングゲート及びその上に制御ゲートを備えたものであることは、例えば、刊行物１の図１Ａ及びそれに関する記載（第１欄第４８〜６１行参照）にも記載されるように従来周知であり、ＥＰＲＯＭセルは、そもそもセルの構造からして、フローティングゲートとともに制御ゲートを備えたものであることは明らかである。
　したがって、刊行物発明のＥＰＲＯＭセルは、実質的に制御ゲートを備え、ＥＰＲＯＭセルのフローティングゲートは、チャネル領域上に位置すると共に、チャネル領域と制御ゲートの間に位置することは明らかである。
（1c）刊行物発明の「アレイ周辺部に形成される半導体素子」と「仮想接地ＥＰＲＯＭセル」は、いずれも、Ｐ導電型のシリコン基板の表面の異なる領域に形成されていること、及び、ＥＰＲＯＭを含む半導体素子が、一般に、基板の活性領域に形成されることも明らかである。
（1d）ＥＰＲＯＭ等の不揮発性メモリに隣接して形成される素子として電界効果トランジスタを用いることは、例えば、刊行物２の第１図、第４図及びそれらの説明、特開平４−１０３１２０号公報の第３図及びその説明に記載されるように従来周知であるから、刊行物発明の「アレイ周辺部に形成される半導体素子」として、電界効果トランジスタを用いることは、当業者が必要に応じて適宜なし得たことである。
（1e)よって、本願発明の如く、「前記半導体基体が、該半導体基体の表面に、絶縁されたゲート電極を持つ電界効果トランジスタと、前記半導体基体内に位置し該半導体基体のソースゾーンとドレインゾーンとの間に延在するチャネル領域と制御電極との間に位置するフローティングゲートを持つ不揮発性メモリ素子とを備え」るとともに、「前記表面に隣接する第１の導電型式の第１及び第２の活性領域が、前記トランジスタ及び前記メモリ素子それぞれに対して前記半導体基体内に規定され」ているようにすることは、刊行物１及び２に記載された発明及び従来周知の技術事項に基づいて当業者が容易になし得たものである。　
　　
［相違点２について］
（2a）刊行物発明は、ＥＰＲＯＭ（不揮発性メモリ）のフローティングゲートの上に形成する絶縁膜の形成工程について、「（ｃ）前記第一ポリシリコン層上に第一酸化物層を形成し、  （ｄ）前記第一酸化物層上に窒化物層を形成し、  （ｅ）前記窒化物層上に第二酸化物層を形成」することにより、酸化物−窒化物−酸化物（ＯＮＯ層）からなる絶縁膜を形成するための詳細な工程を備え、一方、本願発明はフローティングゲート上に絶縁膜を形成する工程を備えていないものの、不揮発性メモリ素子がフローティングゲートと制御ゲートとの間に絶縁膜を備えることは明らかであるから、本願発明の不揮発性メモリ素子も実質的にフローティングゲートの上に絶縁膜を備えるものであり、本願発明が実質的に備える、不揮発性メモリのフローティングゲート上に形成する絶縁膜としてどのような成分からなる膜を形成するかは、不揮発性メモリの求める特性に応じて適宜設定し得るものである。
（2b）上記（2a）で検討したとおり、本願発明も実質的にフローティングゲートの上に絶縁膜を備えるものであるから、フローティングゲートをパターニングする前又は後のいずれの段階で、フローティングゲート上に絶縁膜を形成するかは当業者が適宜選択しえるものであり、また、「フローティングゲート」を形成する工程については、刊行物発明の「前記ＥＰＲＯＭセルが形成される部分に前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成するためにマスク構成体を形成するとともに」、「前記ＯＮＯ層／第一ポリシリコン複合層の露出部分をエッチングしてＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成し、前記第一ポリシリコン層からなるフローティングゲートを形成」することは、本願発明の「前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成」することに相当する。
（2c）「３．（１）刊行物１」の（ｃ）で検討したとおり、「フローティングゲート」の両側のシリコン基板に砒素イオンの注入により形成された「Ｎ導電型のビットライン」は、ＥＰＲＯＭのフローティングゲートのソース領域及びドレイン領域でもあることは明らかであるから、刊行物発明の「前記マスク構成体を所定位置に維持しながら、前記フローティングゲートを含む前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインをマスクとして、砒素イオンを注入することにより、前記ＯＮＯ層／第一ポリシリコン複合層の並列ライン間の前記シリコン基板にＮ導電型のビットラインを形成」することは、本願発明の「前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設け」ることに相当する。
(2d)したがって、本願発明の如く、「前記表面が、少なくとも前記第１及び第２の活性領域の部分において、ゲート誘電体を形成する絶縁層で覆われ、該絶縁層上にシリコン層が備えられ、該シリコン層から、前記トランジスタのゲート電極と、前記メモリ素子の少なくとも前記フローティングゲートとが形成される集積回路の製造方法であって、　一連のプロセス工程において、前記トランジスタの活性領域を前記シリコン層で覆ったままにする一方、前記メモリ素子の前記フローティングゲートをマスクエッチングにより前記シリコン層から形成し、その後、前記メモリ素子の第２の導電型式の前記ソース及びドレインゾーンを設け」たものとすることは、刊行物１に記載された発明に基づいて当業者が容易になし得たものである。
　　
［相違点３について］
（3a）刊行物発明では、「（ｉ）前記マスク構成体を除去し、 （ｊ）前記Ｎ導電型のビットライン上に二酸化シリコン層を形成するのと同時に前記第二酸化物層の厚さを増加させるために差動的酸化を実施する」工程により、フローティングゲートの側面を含めて、「前記Ｎ導電型のビットライン上」、言い換えると、不純物である砒素を注入したシリコン基板上に二酸化シリコン層を形成すると同時に、酸化物−窒化物−酸化物（ＯＮＯ層）からなる絶縁膜の最上層の「Ｏ」層である第二酸化物層の厚さも増加させるものである。
　したがって、上記工程により、少なくとも、フローティングゲートの側面には二酸化シリコン層が形成されることは明らかである。
（3b）ここで、不揮発性メモリにおいて、多結晶シリコン層などからなるフローティングゲートをパターニングにより形成した後に、側面に露出した多結晶シリコン層などのシリコン層を酸化し、側面にシリコン酸化膜を形成することは、例えば、特開昭６０−２５０６７６号公報（特に、第１図（ｃ）、第２図（ｅ）、第２頁左上欄、第３頁右上欄及び同頁左下欄参照）、特開昭５４−７１５８５号公報（特に、第１図及び第３頁上段参照）及び特開昭６１−２２５８７１号公報（特に、第１図（ｄ）及び第２頁左下欄参照）に記載されるように、従来周知の技術的事項である。
（3c）「スペーサ」の言葉の意味は、「あるものと他のものとを隔てるもの」を意味するに過ぎず、言い換えると、本願発明の「スペーサ」は、「フローティングゲート」が「酸化層」により「隔てられるもの」と「フローティングゲート」の間に介在されたものであって、本願発明の「スペーサと呼ばれる酸化層」は、酸化層を単に「スペーサ」と呼んでいるに過ぎない。
(3d)よって、刊行物発明において、工程（ｊ）の後に、結果として得られる「前記Ｎ導電型のビットライン上」に形成した「二酸化シリコン層」の厚さをどの程度とするかは明確ではないが、上記（3b）で検討した従来周知の、フローティングゲートの側面にシリコン酸化膜を形成する技術を用いることにより、本願発明の如く、「フローティングゲートの少なくとも側部に、酸化工程により」「酸化層」を形成することは、当業者が何ら困難性なくなし得たものである。
　
［相違点４について］
（4a）例えば、特開平４−１０３１２０号公報に記載されるように、周辺回路部全体をホトレジストで覆った状態で、浮遊ゲートと制御ゲートを備えたメモリセル部でポリシリコン層をエッチングして形成された浮遊ゲートをマスクとして基板と反対導電型の不純物を基板に注入した後、周辺回路部全体を覆ったホトレジストを除去し、周辺回路部にＭＯＳトランジスタのゲートを形成するためのホトレジストをマスクにしてポリシリコン膜をパターニングして周辺回路部のゲートを形成し、その後、周辺回路部のゲートをマスクとして基板と反対導電型の不純物イオンを注入することによりソース・ドレイン領域を形成すること、言い換えると、メモリセル部にポリシリコン層をパターニングして浮遊ゲートを形成した後に、前記ポリシリコン層と同一のポリシリコン層から周辺回路部のＭＯＳトランジスタのゲートをパターニングにより形成し、その後、前記ゲートをマスクとした不純物イオンの注入によりソース・ドレインを形成することは、従来周知の技術的事項である。
（4b）刊行物発明は、「Ｐ導電型のシリコン基板において、アレイ周辺部に形成される半導体素子と仮想接地ＥＰＲＯＭセルとを製造する方法」であって、「（ｇ）前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記ＯＮＯ層／第一ポリシリコン複合層の露出部分をエッチングしてＯＮＯ層／第一ポリシリコン複合層の並列ラインを形成し、前記第一ポリシリコン層からなるフローティングゲートを形成し、  （ｈ）前記アレイ周辺部は前記マスク構成体で被覆した状態で、前記マスク構成体を所定位置に維持しながら、前記フローティングゲートを含む前記ＯＮＯ層／第一ポリシリコン複合層の並列ラインをマスクとして、砒素イオンを注入することにより、前記ＯＮＯ層／第一ポリシリコン複合層の並列ライン間の前記シリコン基板にソース領域及びドレイン領域としても作用するＮ導電型のビットラインを形成」する工程を実施した状態においては、「前記アレイ周辺部は前記マスク構成体で被覆した状態で」あるが、刊行物発明は、「アレイ周辺部」にも「半導体素子」を備えることは明らかであり、さらに、上記（4a）で検討したとおり、メモリセル部を形成した後の工程で、周辺回路部のＭＯＳトランジスタを形成することは従来周知であるから、刊行物発明において、刊行物発明の工程（ｊ）に続いて、従来周知のＭＯＳトランジスタ形成のための工程を用い、工程（ｊ）まで「前記マスク構成体で被覆した状態」の前記アレイ周辺部の「第一ポリシリコン層」をパターニングして前記アレイ周辺部にＭＯＳトランジスタのゲートを形成し、その後、前記ゲートをマスクとして基板と反対導電型の不純物イオンを注入し、ソース・ドレイン領域を形成することは、当業者が容易になし得たものである。
(4c)したがって、刊行物１に記載された発明及び従来周知の技術に基づいて、本願発明の如く、「前記トランジスタの前記絶縁されたゲート電極を、マスクエッチングにより前記他の活性領域の上の前記シリコン層から形成し、前記トランジスタの前記第２の導電型式のソース及びドレインゾーンをドーピングにより前記半導体基体内に設けること」は、当業者が何ら困難性なくなし得たものである。
　
　よって、本願発明は、刊行物１及び２に記載された発明、並びに従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　
５．むすび
　以上のとおりであるから、本願は、請求項２ないし８、及び請求項１０ないし１２について検討するまでもなく、拒絶査定すべきものである。
　よって、結論のとおり審決する。