【事件の表示】
　平成　６年特許願第２０６１８２号「半導体記憶装置」拒絶査定不服審判事件〔平成　８年　３月１２日出願公開、特開平　８−　６９６９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成６年８月３１日の出願であって、平成１７年９月５日付けで拒絶査定がなされ、これに対して同年１０月１３日に拒絶査定に対する審判請求がなされるとともに、同年１１月１４日付けで手続補正がなされたものである。
　
第２．平成１７年１１月１４日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１７年１１月１４日付けの手続補正を却下する。
　［理由］
１．本件手続補正の内容
　本件補正は、補正前の請求項１を補正後の請求項１とすると共に、補正前の請求項８を削除するものであって、補正後の請求項１は以下のとおりのものである。
　「【請求項１】
　互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にトンネル電流によって書き替え可能な不揮発性メモリセルが配置されたアレイを複数のサブアレイに分割した半導体記憶装置において、
　読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、
　読み出し動作では、複数のサブアレイのうちの１つに対して１本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して１本のワード線を選択してランダムリードし、
　書き込み動作では、複数のサブアレイに対してそれぞれ１本のワード線を同時に選択し、読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多くしたことを特徴とする半導体記憶装置。」
　
２．補正事項の整理
　補正事項を整理すると以下のとおりである。
（ａ）補正事項１
　補正前の請求項１の「書き込み動作では、複数のサブアレイに対してそれぞれ１本のワード線を同時に選択すること」を、
　補正後の請求項１の「書き込み動作では、複数のサブアレイに対してそれぞれ１本のワード線を同時に選択し、読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多くしたこと」と補正すること。
（ｂ）補正事項２
　補正前の請求項８を削除すること。
　
３．本件補正についての検討
（１）補正の目的の適否及び新規事項の追加について
（ａ）補正事項１について
　補正事項１についての補正は、補正前の請求項１の「読み出し動作と書き込み動作とで、選択されるワード線の本数」の関係を「読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多く」するとして、「選択されるワード線の本数」の関係を限定するものであるから、補正事項１についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第３項第２号に規定する要件をみたしている。
　また、願書に最初に添付した明細書の【００１７】には、「(2) 読み出し動作で選択されるワード線の本数よりも、書き込み動作で選択されるワード線の本数を多くしたこと。つまり、読み出し動作のページサイズよりも書き込み動作のページサイズの方を大きくしたこと。」と記載されているから、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
（ｂ）補正事項２について
　補正事項２についての補正は、請求項を削除するものであるから、特許法第１７条の２第３項第１号に該当している。
　
　したがって、補正事項１についての補正を含む本件補正は、特許法第１７条の２第３項第２号に掲げる事項を目的とし、同法同条第２項で準用する特許法第１７条第２項に規定する要件を満たしている。
　
　ここで、補正事項１についての補正を含む本件補正は、特許法第１７条の２第２項で準用する第１７条第２項に規定する要件を満たし、かつ同法同条第３項第２号（特許請求の範囲の減縮）に掲げる事項を目的とするものであるから、本件補正について、同法同条第５項で準用する同法第１２６条第５項の規定に適合するか否かについて更に検討する。
　
（２）独立特許要件の検討
（２−１）刊行物に記載された発明
　刊行物１．特開平１−２２９４９７号公報
　原査定の拒絶の理由に引用された、本願の出願前に国内において頒布された特開平１−２２９４９７号公報には、第５図ないし第８図とともに以下の事項が記載されている。
　
「第５図は従来のＥＥＰＲＯＭを示す回路図である。同図において、１，２はメモリセルであり、各々２つのメモリトランジスタＭＱ１，ＭＱ２より２ビツト構成となっており、ワード線ＷＬ１，ＷＬ２を活性化させることで対応する各メモリセル１，２の選択トランジスタＳＴがオンし、読出し、書込みが可能となる。」（第１頁左下欄第１８行〜右下欄第４行）
「第６図は第５図で示したＥＥＰＲＯＭの全体構成を示したブロック図である。同図において第５図のメモリセル１に相当するものがｍ×ｎ構成でマトリクス状に形成されたのがメモリセルアレイＭＡ１、メモリセル２に相当するメモリセルがｍ×ｎ構成でマトリクス状に形成されたのがメモリセルアレイＭＡ２である。従って、このＥＥＰＲＯＭはｍ×ｎバイトのメモリセルアレイをロウデコーダＲＤの両側に配置しｍ×２ｎバイト構成となっている。
　第７図は第５図，第６図で示したＥＥＰＲＯＭの読出し動作を示すタイミング図である。以下、同図を参照しつつメモリセル１，２が選択された場合における読出し動作の説明をする。読出しは外部から書込み信号／ＷＥ（図示せず）を“Ｈ”とし、チップイネーブル信号／ＣＥを“Ｌ”とすることで開始する（時刻ｔ１）。この時アドレス信号をロウデコーダ，コラムデコーダにより解析し、対応するワード線ＷＬ１及びＹゲート信号ＹＧａｔｅ１は“Ｈ”となる。その結果、ワード線ＷＬ１がゲートに接続された選択トランジスタＳＴがオンすることでメモリセル１内のメモリトランジスタＭＱ１，ＭＱ２のゲートとコントロールゲート線ＣＧＬ１、メモリトランジスタＭＱ１のドレインとビット線ＢＬ１１、メモリトランジスタＭＱ２のドレインとビット線ＢＬ１２が各々接続される。さらにＹゲート信号ＹＧａｔｅ１がゲートに入力されるトランジスタ３０，３２，３３がオンすることでコントロールゲート線ＣＧＬ１とコモンＣＧ線３９，ビット線ＢＬ１１，ＢＬ１２とＩ／Ｏ線３７，３８が接続される。
　コモンＣＧ線３９には、図示しないコントロールゲート線電位制御回路によって読出し電位（０Ｖ）が与えられているため、メモリセル１内のメモリトランジスタＭＱ１，ＭＱ２のゲートにはコントロールゲート線ＣＧＬ１，選択トランジスタＳＴを介して０Ｖが与えられる。この時、信号ＳＬＲが“Ｈ”レベルに設定されておりメモリトランジスタＭＱ１，ＭＱ２のソースは接地される。
　従って、メモリトランジスタＭＱ１，ＭＱ２のオン，オフによりビット線ＢＬ１１，ＢＬ１２に電流が流れるか、流れないかが決定する。センスアンプ３，４はビット線ＢＬ１１，ＢＬ１２の電流の流れの有無を検知し、例えばビット線ＢＬＴ１に電流が流れると読出し信号ＲＤ１として“Ｌ”を出力する。また同時にビット線ＢＬ１１，ＢＬ１２の電位を１Ｖ程度に保つ。次に時刻ｔ２で、信号／ＣＥが再び立下ることで次の読出しが始まり、同様にしてメモリセル２の内容が読出される。
　第８図は第５図，第６図で示したＥＥＰＲＯＭの書込み動作を示すタイミング図である。以下、同図を参照しつつ書込み動作の説明を行う。
　書込みは、外部から書込み信号／ＷＥを“Ｌ”とし、チップイネーブル信号／ＣＥを“Ｌ”とすることで開始する（時刻ｔ１）。まず、リセット信号ＢＬＲ及びＣＧＲを一定期間“Ｈ”に設定することで、全ビット線ＢＬ，コントロールゲート線ＣＧＬを接地する。そして、１バイトのデータ取込みのための図示しないバイトロードタイマを起動させ、コラムラッチ活性化信号ＣＬＥを“Ｈ”に設定する。また、アドレスを解析することでコラムデコーダにより選択されたＹゲート信号ＹＧａｔｅ１が“Ｈ”となる。その結果、トランジスタ３０，３２，３３がオンし、コントロールゲート線ＣＧＬ１とコモンＣＧ線３９、ビット線ＢＬ１１，ＢＬ１２とＩ／Ｏ線３７，３８が各々接続される。一方、トランジスタ７，８がオンしていることから、書込みドライバ５，６，トランジスタ７，８，ビット線ＢＬ１，ＢＬ２を介して書込みデータＷＤ１（＝“Ｌ”），ＷＤ２がコラムラッチ１１２，１１３に与えられる。また、図示しないコントロールゲート線制御回路によりコモンＣＧ線３９が“Ｈ”に設定されるのでコントロールゲート線ＣＧＬ１を介してコラムラッチ１１１に“Ｈ”がラッチされる。次に時刻ｔ２からコラムラッチ１２１〜１２３への書込みデータＷＤ１（＝“Ｈ”），ＷＤ２の書込みが同様に行われる。このようにして２バイトのデータを１ページとしてコラムラッチに書込む。以上が外部書込みサイクルである。
　次に、バイトロードタイマが時刻ｔ１より１００μ秒程度の期間が経過し終了すると内部書込みサイクルに入る。
　内部書込みサイクルに入ると図示しない消去タイマが時刻ｔ３で起動することで消去サイクルが始まる。消去サイクルにおいて高電圧スイッチ１１，２１に１５〜２０Ｖ程度の高電圧Ｖｐｐ及び５〜１０ＭＨｚ程度で発振するクロックφが供給され活性化する。この時には、すべてのＹゲート信号ＹＧａｔｅがオフしている。その結果、コラムラッチ１１，２１には“Ｈ”がラッチされているので、コントロールゲート線ＣＧＬ１，ＣＧＬ２がＶｐｐまで立上げられ、ロウデコーダＲＤで選択されたワード線ＷＬ１，ＷＬ２もＶｐｐに立上ることから、メモリセル１，２内の全メモリトランジスタＭＱの消去（“１”の書込み）が行われる。
　消去用タイマが“Ｌ”になり終了すると、図示しないプログラム用タイマが時刻ｔ４で起動しコントロールゲート線リセット信号ＣＧＲが“Ｈ”となり、全コントロールゲート線ＣＧＬが接地される。同時にＶｐｐスイッチ１２，１３，２２，２３に高電圧Ｖｐｐ及びクロックφが供給される。そして、信号ＳＬＲが“Ｌ”となりトランジスタ９はオフしており、全メモリトランジスタＭＱのソースはフローティングとなり、ワード線ＷＬ１，ＷＬ２は高電圧Ｖｐｐを維持し続ける。一方、第８図に示すように“Ｈ”をラッチしたコラムラッチ１１２に接続されたビット線ＢＬ１１はＶｐｐに立上り、“Ｌ”をラッチしたコラムラッチ１２２に接続されたビット線ＢＬ２１は“Ｌ”のままである。従って、メモリセル１，２において“Ｈ”をラッチしたコラムラッチに接続されたビット線に接続されたメモリトランジスタＭＱのみ“０”の書込みが行われる。」（第２頁右上欄第１３行〜第３頁右下欄第５行）（注：摘示事項の中で文字列の上に「−」を付した記号は、本審決においては文字列の前に「／」を付加して表記している。）
「［発明が解決しようとする課題〕
　従来のＥＥＰＲＯＭの如く不揮発性半導体記憶装置は以上のように構成されており、大容量化に伴いビット線，コントロールゲート線の配線容量が大きくなると、読出し時及びコラムラッチへのデータ書込み時に、ビット線，コントロールゲート線を充放電する時間がより一層必要となる。このため、読出し，書込みにおけるアクセス時間が遅くなるという問題点があった。」（第３頁右下欄第１０〜１８行）
　刊行物１の「そして、信号ＳＬＲが“Ｌ”となりトランジスタ９はオフしており、全メモリトランジスタＭＱのソースはフローティングとなり、ワード線ＷＬ１，ＷＬ２は高電圧Ｖｐｐを維持し続ける。一方、第８図に示すように“Ｈ”をラッチしたコラムラッチ１１２に接続されたビット線ＢＬ１１はＶｐｐに立上り、“Ｌ”をラッチしたコラムラッチ１２２に接続されたビット線ＢＬ２１は“Ｌ”のままである。従って、メモリセル１，２において“Ｈ”をラッチしたコラムラッチに接続されたビット線に接続されたメモリトランジスタＭＱのみ“０”の書込みが行われる。」（第３頁左下欄第１３行ないし右下欄第５行）の記載から、書込時には、ワード線ＷＬ１，ＷＬ２が同時に高電圧Ｖｐｐを維持し、メモリセル１，２の両方に同時に書込が行われていることは明らかであるから、ワード線ＷＬ１，ＷＬ２は同時に選択されていると言える。
　よって、刊行物１には以下の発明が記載されている。
　「ｍ×ｎ構成のマトリクス状に形成され、メモリセル１を含むメモリセルアレイＭＡ１と、
　　ｍ×ｎ構成のマトリクス状に形成され、メモリセル２を含むたメモリセルアレイＭＡ２と、
　　メモリセル１に接続されるビット線ＢＬ１１、ＢＬ１２及びメモリセル２に接続されるビット線ＢＬ２１、ＢＬ２２と、
　　メモリセル１に接続されるワード線ＷＬ１及びメモリセル２に接続されるＷＬ２と、
　　センスアンプ３，４と、
　からなる不揮発性半導体記憶装置において、
　読出し時は、メモリセル１に接続されるワード線ＷＬ１を“Ｈ”として、ワード線ＷＬ１に接続された前記メモリセル１を選択して読出し、次いで、メモリセル２に接続されるワード線ＷＬ２を“Ｈ”として、ワード線ＷＬ２に接続された前記メモリセル２を選択して読出し、
　書込み時は、ワード線ＷＬ１、ＷＬ２を同時に選択して、前記メモリセル１及び前記メモリセル２に対して同時にデータの書込みを行うことを特徴とする不揮発性半導体記憶装置。」
　
　刊行物２．特開平６−５０８５号公報
　原査定の拒絶の理由に引用された、本願の出願前に国内において頒布された特開平６−５０８５号公報には、図１ないし図４とともに以下の事項が記載されている。
　
「【０００４】・・・ＮＡＮＤ型ＥＥＰＲＯＭではメモリセルを直列に接続しているためにセル電流が小さく、ビット線の放電には数μｓの時間を要する。よってランダムリードには約１０μｓかかる。データは１ページ分、センスアンプ兼データラッチ回路にラッチされる。ページリードは、このラッチデータを読み出すだけであるから約１００ｎｓで読める。例えばページ長が２５６バイトのもので、１ページのデータを読み出すには、ランダムリード１回とページリード２５５回で（１０＋０．１×２５５）μｓで約３５μｓの時間を要する。よって複数のページのデータを読み出す場合には、ページの切り替え部で１０μｓのランダムリード動作を必要とする。
【０００５】
【発明が解決しようとする課題】上述のように従来のＮＡＮＤ型ＥＥＰＲＯＭにおいては、複数のページにわたるデータを読み出す際に、ページの切り替わり部分で１０μｓのランダムリード動作を必要とするため、読み出しに時間がかかるという問題があった。
【０００６】本発明は以上のような問題に鑑みなされたもので、その目的とするところは、ページの切り替わり点でのランダムリード動作が不要で読み出しの高速化を図ることができる不揮発性半導体記憶装置を提供することにある。」
「【００１０】図１は、本実施例に係るＮＡＮＤ型ＥＥＰＲＯＭを用いた不揮発性半導体記憶装置の構成を示すブロック図である。同図中、１はメモリ手段としてのメモリセルアレイであり、所定単位のデータ書き込み領域であるページの集合からなるブロックに分割され、このブロックを最小消去単位として構成されている。このメモリセルアレイ１に対し、データ書き込み、読み出しを行うためのラッチ手段としてのセンスアンプ兼ラッチ回路２が設けられている。このセンスアンプ兼ラッチ回路２は、２Ａ，２Ｂに２分割されている。本実施例では、１ページを２５６ビットとしたとき、センスアンプ兼ラッチ回路２は１２８ビットずつに分割されているとする。センスアンプ兼ラッチ回路２はデータ入出力バッファ６につながり、アドレスバッファ４からのアドレス信号をうけるカラムデコーダ３の出力を入力として受けるようになっている。またメモリセルアレイ１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ５が設けられ、メモリセルアレイ１が形成されるｐ型基板（またはｐ型ウェル）の電位を制御するための基板電位制御回路７が設けられている。」
「【００１２】ここで２ページに書き込まれたデータを読み出す場合を例にとり、図４のタイミングチャートを用いて、本実施例の読み出し動作を説明する。
【００１３】まず１ページ目はセンスアンプ兼ラッチ回路２Ａ，２Ｂとも同時に動作する。ΦＦＡ，ΦＦＢを”Ｈ”とし、ΦＳＰＡ，ΦＳＰＢを”Ｈ”、ΦＳＮＡ，ΦＳＮＢを”Ｌ”、ΦＲＰＡ，ΦＲＰＢを”Ｈ”、ΦＲＮＡ，ΦＲＮＢを”Ｌ”としてＣ２　ＭＯＳフリップフロップＦＦＡ，ＦＦＢを非活性としたのち、ΦＰ’を”Ｌ”としてビット線をＶＣＣにプリチャージする。次に選択された制御ゲートをＶＳＳに非選択の制御ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにする。ここで、選択されたメモリセルが消去されており、負のしきい値を持っていれば、セル電流が流れビット線はＶＳＳに放電される。またメモリセルが正のしきい値を持っていればセル電流は流れずビット線はＶＣＣレベルを維持する。次いで、ΦＳＰＡ，ΦＳＰＢを”Ｌ”、ΦＳＮＡ，ΦＳＮＢを”Ｈ”としてビット線電位を検知し、ΦＲＰＡ，ΦＲＰＢを”Ｌ”、ΦＲＮＡ，ΦＲＮＢを”Ｈ”とすることによってデータをラッチする。そのあと、ΦＦＡ，ΦＦＢを”Ｌ”とする。
【００１４】次に、カラムゲートＣＳＬｉが開き、センスアンプ兼ラッチ回路２Ａの最下位アドレスから１ページ目のページ読み出しを行う。１２８アドレス分（カラムアドレス０〜１２７）読み出したところで、センスアンプ兼ラッチ回路２Ａ側のメモリセルに対し、２ページ目のロウアドレスに対するランダムリード動作を行う。これはアドレスが１２８であることを検知して行われる。ΦＦＡを”Ｈ”とし、ΦＳＰＡを”Ｈ”、ΦＳＮＡを”Ｌ”、ΦＲＰＡを”Ｈ”、ΦＲＮＡを”Ｌ”、ΦＲＰＡを”Ｈ”、ΦＲＮＡを”Ｌ”としてＣ２　ＭＯＳフリップフロップＦＦＡを非活性としたのち、ΦＰ’を”Ｌ”としてビット線をＶＣＣにプリチャージする。次に選択された制御ゲートをＶＳＳに、非選択の制御ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにする。次にΦＳＰＡを”Ｌ”、ΦＳＮＡを”Ｈ”としてビット線電位を検知し、ΦＲＰＡを”Ｌ”、ΦＲＮＡを”Ｈ”とすることによってデータをラッチする。そのあとΦＦＡを”Ｌ”とする。１ページ目のページ読み出しが２５６アドレス分進んだところでは既に次の２ページ目の１２８カラムアドレス分はセンスアンプ兼ラッチ回路２Ａにデータがラッチされているので、ランダムリード動作をする必要はない。ここで、センスアンプ兼ラッチ回路２Ａから２ページ目のカラムアドレス０〜１２７までをページリードしている間に、センスアンプ兼ラッチ回路２Ｂ側のメモリセルに対し、２ページ目の残りのアドレスに対するランダムリード動作を行う。ΦＦＢを”Ｈ”とし、ΦＳＰＢを”Ｌ”、ΦＲＰＢを”Ｈ”、ΦＲＮＢを”Ｌ”としてＣ２　ＭＯＳフリップフロップＦＦＢを非活性としたのち、ΦＰ’を”Ｌ”としてビット線をＶＣＣにプリチャージする。次に選択された制御ゲートをＶＳＳに、非選択の制御ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにする。次にΦＳＰＢを”Ｌ”、ΦＳＮＢを”Ｈ”としてビット線電位を検知し、ΦＲＰＢを”Ｌ”、ΦＲＮＢを”Ｈ”とすることによってデータをラッチする。そのあとΦＦＢを”Ｌ”とする。
【００１５】以上のように、１ページを１２８ビットずつに分割したメモリセルの一方をページ読み出ししている間に、他方のランダムリード動作を行うことによって、ページの切り替り点でもランダムリード動作を挟むことなくページリードのタイミングを保ったまま複数のページにわたるデータの読み出しが可能となる。」
　
（２−２）対比
　補正後の請求項１に係る発明（以下、「補正発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」を合わせたものが、補正発明の「アレイ」に対応しているから、刊行物発明の「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」のそれぞれは、補正発明の「複数のサブアレイ」に対応している。
（ｂ）刊行物発明の「不揮発性半導体記憶装置」は、補正発明の「半導体記憶装置」に相当している。
（ｃ）刊行物発明は、「読出し時は、メモリセル１に接続されるワード線ＷＬ１を“Ｈ”として、ワード線ＷＬ１に接続された前記メモリセル１を選択して読出し、次いで、メモリセル２に接続されるワード線ＷＬ２を“Ｈ”として、ワード線ＷＬ２に接続された前記メモリセル２を選択して読出し」ており、メモリアレイＭＡ１にあるメモリセル１に接続されるワード線ＷＬ１を一本選択し、その後、メモリセルアレイＭＡ２にあるメモリセル２に接続されるワード線ＷＬ２を選択している。一方、「書込み時は、ワード線ＷＬ１、ＷＬ２を同時に選択して、前記メモリセル１及び前記メモリセル２に対して同時にデータの書込みを行」ているから、メモリセルアレイＭＡ１のメモリセル１に接続されるワード線ＷＬ１とメモリセルアレイＭＡ２のメモリセル２のワード線ＷＬ２を同時に選択、つまり２本のワード線を選択しているから、刊行物発明では、読み出し動作と書き込み動作とで、選択されるワード線の本数が異なっていることは明らかである。
　したがって、刊行物発明の「書込み時は、ワード線ＷＬ１、ＷＬ２を同時に選択して」は、補正発明の「書き込み動作では、複数のサブアレイに対してそれぞれ１本のワード線を同時に選択し、読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多くしたこと」に対応している。
　
　よって、補正発明と刊行物発明とは、
　「複数本ずつのワード線とビット線が配設され、これらワード線とビット線に書き替え可能な不揮発性メモリセルが配置されたアレイを複数に分割した半導体記憶装置において、
　読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、
　読み出し動作では、分割したアレイのうちいずれかのアレイに対して１本のワード線を選択し、該ワード線に繋がるメモリセルのデータをリードし、
　書き込み動作では、分割したアレイの双方に対してそれぞれ１本のワード線を同時に選択し、読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多くしたことを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違する。
　
　［相違点１］
　補正発明は、「互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にトンネル電流によって書き替え可能な不揮発性メモリセルが配置され」ているのに対して、刊行物発明は、メモリセル１，２はｍ×ｎ構成のマトリクス状に形成されているものの、回路図（第５図）においては、メモリセル１，２に接続されるビット線ＢＬ１１ないしＢＬ２２と、ワード線ＷＬ１，ＷＬ２は交差しておらず、メモリセル１，２を構成するメモリトランジスタＭＱ１及びＭＱ２は、当該交差する部位に配置されていない点。
　［相違点２］
　補正発明は、「トンネル電流によって書き替え可能な不揮発性メモリセル」を配置しているのに対して、刊行物発明では、ＥＥＰＲＯＭのメモリトランジスタＭＱ１，ＭＱ２を備えているものの、トンネル電流によって書き替え可能である点が明確でない点。
　［相違点３］
　補正発明は、「アレイを複数のサブアレイに分割」しているのに対して、刊行物発明では、「アレイ」を「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」に分割している点。
　［相違点４］
　補正発明は、「読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、　読み出し動作では、複数のサブアレイのうちの１つに対して１本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して１本のワード線を選択してランダムリードし」ているのに対して、刊行物発明は、「読出し時は、メモリセル１に接続されるワード線ＷＬ１を“Ｈ”として、ワード線ＷＬ１に接続された前記メモリセル１を選択して読出し、次いで、メモリセル２に接続されるワード線ＷＬ２を“Ｈ”として、ワード線ＷＬ２に接続された前記メモリセル２を選択して読出し、書込み時は、ワード線ＷＬ１、ＷＬ２を同時に選択して、前記メモリセル１及び前記メモリセル２に対して同時にデータの書込みを行」っているものの、読出し時のランダムリード及びページリードに関して明らかでない点。
　
（２−３）相違点の検討
　以下、相違点について検討する。
　相違点１について
　不揮発性半導体記憶装置において、選択トランジスタに接続されるワード線とビット線を交差するように配設し、その交差部にメモリトランジスタを配置することは、例えば、特開平５−６６８０号公報（「【００１７】次に、図２２を参照しながらメモリセルアレイ１１およびその周辺の回路構成を詳細に説明する。　【００１８】メモリセルアレイ１１において、複数行のメモリセルに対応して複数のワード線ＷＬ１〜ＷＬｎが配列され、複数列のメモリセルに対応して複数のビット線が配列されている。また、メモリセルの複数行に対応して複数のコントロールゲートＣＧ１〜ＣＧｎが配列されている。複数のビット線は、各々が８本のビット線ＢＬ０〜ＢＬ７からなるバイト１〜ｍに分類されている。１本のワード線に接続されるすべてのメモリセル（バイト１〜ｍのメモリセル）をページと呼ぶ。」、図２２を参照）にも示されているように、従来周知の技術にすぎないから、刊行物発明において、当該従来周知の技術を採用することにより、補正発明の如く、「互いに交差する複数本ずつのワード線とビット線が配設されており、これらワード線とビット線の各交差部に」「書き替え可能な不揮発性メモリセルが配置」するように構成することは当業者が容易になし得たものである。
　また、本願明細書において、不揮発性メモリセルが具体的にどのようなもので、ワード線が不揮発性メモリセルの具体的にどこに接続されるものであるのか明確ではないが、ワード線が、行方向にメモリセルを選択する信号を伝達するための配線という意味であるとすれば、刊行物発明において、ワード線ＷＬ１，ＷＬ２以外に、メモリトランジスタＭＱ１，ＭＱ２のゲートに接続される配線も該当し、また、コントロールゲート線ＣＧＬも該当するから、仮に、これらの配線又はコントロールゲート線ＣＧＬを補正発明の「ワード線」に相当するものであるとした場合についても検討する。
　まず、メモリトランジスタＭＱ１，ＭＱ２のゲートに接続される配線を補正発明の「ワード線」とした場合を検討すると、不揮発性半導体記憶装置において、メモリトランジスタのゲートに接続される配線とビット線を交差するように配設し、その交差部にメモリトランジスタを配置することは、例えば、上記した特開平５−６６８０号公報にも示されているように、従来周知の技術にすぎないから、このような場合であっても、補正発明の如く構成することは当業者が容易になし得たものである。
　次に、刊行物発明の「コントロールゲート線ＣＧＬ」を補正発明の「ワード線」とした場合を検討すると、刊行物１の第５図から、「コントロールゲート線ＣＧＬ」は、メモリセル１，２の選択トランジスタＳＴのドレインと接続されており、その途中で、ビット線ＢＬ１１ないしＢＬ２２と交差していることは明らかであるから、「コントロールゲート線ＣＧＬ」とビット線ＢＬ１１ないしＢＬ２２の交差部にメモリセル１，２が配置されていることは明らかである。したがって、この場合については、実質的な相違点とはなり得ない。
　
　相違点２について　
　書き換え時に消費する電流の低減を図るために、トンネル電流によって書き替えを行うことは、例えば、特開平６−７７４３７号公報（「【００１４】上記、Ｆ−Ｎトンネル現象を用いた不揮発性半導体装置は、トンネル電流という微小電流を用いてデータの書換えを行うため、低消費電力化に有効であった。」参照）、特開平６−９６５９２号公報（「【００１６】・・・これにより、各メモリセルにおいては、チャネル領域からフローティングゲートにトンネル電流が流れて書き込みが行われる。トンネル電流の電流値は小さいことから、複数のメモリセルについて一括して書き込んでも、その書き込みに要する全電流値は小さなものに抑えられる。」参照）に記載されているように、従来周知の技術事項であるから、刊行物発明の「メモリセル１」及び「メモリセル２」の書換えを「トンネル電流」によって行い、刊行物発明において、補正発明の如く、「トンネル電流によって書き替え可能な不揮発性メモリセル」とすることは、当業者が容易になし得たものである。
　
　相違点３について
　刊行物発明の「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」は、第６図に示されたＥＥＰＲＯＭ全体構成を示したブロック図をみると、ロウデコーダの両側に配置されたメモリセルアレイの領域を示しており、なおかつ、下記「相違点４について」の（ｂ）において検討しているとおり、「メモリセルアレイＭＡ１」に設けられるワード線ＷＬ１と「メモリセルアレイＭＡ２」に設けられるワード線ＷＬ２は独立に選択可能である。一方、本願の図１をみると、「サブアレイ」はロウデコーダの両側に配置されたメモリアレイの領域を示しており、また、読み出し動作でワード線は「サブアレイ」毎に独立に選択可能であるから、相違点３は実質的なものではない。
　仮に、相違点であるとしても、不揮発性半導体記憶装置において、「アレイ」を「サブアレイ」に分割して制御することは、例えば、特開平４−４７５９５号公報（「このフラッシュＥＥＰＲＯＭにおいて、メモリアレイは２つのサブアレイ１ａおよび１ｂに分割される。」（第１１頁右上欄第４行〜同第６行）参照）、特開平４−２２８１９３号公報（「【００６９】図１を参照して、このフラッシュＥＥＰＲＯＭにおいて、メモリアレイは２つのサブアレイ１ａおよび１ｂに分割される。」参照）に記載されるように、従来周知・慣用の技術事項であるから、刊行物発明において、「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」をそれぞれ「サブアレイ」とすることは、当業者が容易になし得たものである。
　
　相違点４について
（ａ）刊行物１には、「そして、１バイトのデータ取込みのための図示しないバイトロードタイマを起動させ、コラムラッチ活性化信号ＣＬＥを“Ｈ”に設定する。また、アドレスを解析することでコラムデコーダにより選択されたＹゲート信号ＹＧａｔｅ１が“Ｈ”となる。その結果、トランジスタ３０，３２，３３がオンし、コントロールゲート線ＣＧＬ１とコモンＣＧ線３９、ビット線ＢＬ１１，ＢＬ１２とＩ／Ｏ線３７，３８が各々接続される。一方、トランジスタ７，８がオンしていることから、書込みドライバ５，６，トランジスタ７，８，ビット線ＢＬ１，ＢＬ２を介して書込みデータＷＤ１（＝“Ｌ”），ＷＤ２がコラムラッチ１１２，１１３に与えられる。また、図示しないコントロールゲート線制御回路によりコモンＣＧ線３９が“Ｈ”に設定されるのでコントロールゲート線ＣＧＬ１を介してコラムラッチ１１１に“Ｈ”がラッチされる。次に時刻ｔ２からコラムラッチ１２１〜１２３への書込みデータＷＤ１（＝“Ｈ”），ＷＤ２の書込みが同様に行われる。このようにして２バイトのデータを１ページとしてコラムラッチに書込む。」（第３頁左上欄第１０行〜右上欄第１１行）、「消去用タイマが“Ｌ”になり終了すると、図示しないプログラム用タイマが時刻ｔ４で起動しコントロールゲート線リセット信号ＣＧＲが“Ｈ”となり、全コントロールゲート線ＣＧＬが接地される。同時にＶｐｐスイッチ１２，１３，２２，２３に高電圧Ｖｐｐ及びクロックφが供給される。そして、信号ＳＬＲが“Ｌ”となりトランジスタ９はオフしており、全メモリトランジスタＭＱのソースはフローティングとなり、ワード線ＷＬ１，ＷＬ２は高電圧Ｖｐｐを維持し続ける。一方、第８図に示すように“Ｈ”をラッチしたコラムラッチ１１２に接続されたビット線ＢＬ１１はＶｐｐに立上り、“Ｌ”をラッチしたコラムラッチ１２２に接続されたビット線ＢＬ２１は“Ｌ”のままである。従って、メモリセル１，２において“Ｈ”をラッチしたコラムラッチに接続されたビット線に接続されたメモリトランジスタＭＱのみ“０”の書込みが行われる。」（第３頁左下欄第８行〜右下欄第５行）との記載があるから、２バイトのデータを１ページとすること、ワード線ＷＬ１，ＷＬ２に接続されるメモリセル１，２が２バイトのデータを記憶することは明らかである。
（ｂ）また、刊行物発明は、「読出し時は、メモリセル１に接続されるワード線ＷＬ１を“Ｈ”として、ワード線ＷＬ１に接続された前記メモリセル１を選択して読出し、次いで、メモリセル２に接続されるワード線ＷＬ２を“Ｈ”として、ワード線ＷＬ２に接続された前記メモリセル２を選択して読出し」ているのであるから、上記（ａ）を勘案すると、読み出し時に、ワード線ＷＬ１，ＷＬ２は独立に選択可能なものであり、２つのメモリセルアレイＭＡ１，ＭＡ２に分けて記憶された１ページのデータを２回に分けて読み出していることになる。
（ｃ）一方、刊行物２には、ブロックに分割されたメモリセルアレイ１に対し、データ書き込み、読み出しを行うためのラッチ手段としてのセンスアンプ兼ラッチ回路２を設け、センスアンプ兼ラッチ回路２は、２Ａ，２Ｂに２分割することが記載され、なおかつ、読み出し方法として、「次に、カラムゲートＣＳＬｉが開き、センスアンプ兼ラッチ回路２Ａの最下位アドレスから１ページ目のページ読み出しを行う。１２８アドレス分（カラムアドレス０〜１２７）読み出したところで、センスアンプ兼ラッチ回路２Ａ側のメモリセルに対し、２ページ目のロウアドレスに対するランダムリード動作を行う。・・・１ページ目のページ読み出しが２５６アドレス分進んだところでは既に次の２ページ目の１２８カラムアドレス分はセンスアンプ兼ラッチ回路２Ａにデータがラッチされているので、ランダムリード動作をする必要はない。ここで、センスアンプ兼ラッチ回路２Ａから２ページ目のカラムアドレス０〜１２７までをページリードしている間に、センスアンプ兼ラッチ回路２Ｂ側のメモリセルに対し、２ページ目の残りのアドレスに対するランダムリード動作を行う。」（【００１４】）こと、つまり、２つのセンスアンプ兼ラッチ回路２Ａ，２Ｂを用いて、「１ページを１２８ビットずつに分割したメモリセルの一方をページ読み出ししている間に、他方のランダムリード動作を行う」（【００１５】）ことが記載されている。これにより、「ページの切り替り点でもランダムリード動作を挟むことなくページリードのタイミングを保ったまま複数のページにわたるデータの読み出しが可能となる。」（【００１５】）との作用・効果を奏するものである。
（ｄ）そして、ランダムリードよりもページリードの方が高速読み出しが可能であることは従来から周知の技術事項であって、刊行物２には、ページリードを採用するにあたり、さらにページの切り替わり点でのランダムリード動作が不要で読み出しの高速化ができることが開示されており、また、刊行物発明は、１ページのデータを２つの「メモリセルアレイＭＡ１」，「メモリセルアレイＭＡ２」に分割して記憶し、かつワード線ＷＬ１とワード線ＷＬ２は独立に選択可能なものである。
　そうすると、刊行物発明において、高速読み出しを行うためにページリードを採用し、なおかつ、より高速な読み出しを可能とするために、ページの切り替わり点でのランダムリード動作が不要となるように、刊行物２に記載された、２つのセンスアンプ兼ラッチ回路２Ａ，２Ｂを用いて、分割したメモリセルの一方をページ読み出ししている間に、他方のランダムリード動作を行うことを採用すること、つまり、「センスアンプ３，４」を「ビット線ＢＬ１１，ＢＬ１２」と「ビット線ＢＬ２１，ＢＬ２２」の各「ビット線」に設けると共にラッチ機能を持たせ、なおかつ、独立して選択可能なワード線ＷＬ１，ＷＬ２を利用して、読み出し時には、選択されたワード線に繋がるメモリセルのデータをランダムリードしてラッチし、該ラッチしたデータをページリードしている間に、別のアレイ（サブアレイ）に対して１本のワード線を選択してランダムリードするようにして、補正発明の如く、「読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、　読み出し動作では、複数のサブアレイのうちの１つに対して１本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して１本のワード線を選択してランダムリード」するように構成することは、当業者が容易になし得たものである。
　したがって、補正発明は、刊行物１及び刊行物２に記載された発明及び従来周知慣用の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができない。
　
４．むすび
　以上のとおりであるから、補正発明は、特許法第２９条第２項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　よって、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１７年１１月１４日付の手続補正は上記のとおり却下されたので、本願の請求項１ないし８に係る発明は、平成１６年１２月３日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし８に記載された事項により特定されるものであり、請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にトンネル電流によって書き替え可能な不揮発性メモリセルが配置されたアレイを複数のサブアレイに分割した半導体記憶装置において、
　読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、
　読み出し動作では、複数のサブアレイのうちの１つに対して１本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して１本のワード線を選択してランダムリードし、
　書き込み動作では、複数のサブアレイに対してそれぞれ１本のワード線を同時に選択することを特徴とする半導体記憶装置。」
　
第４．刊行物に記載された発明
　刊行物１及び刊行物２に記載される事項は、「第２　３．（２）（２−１）刊行物に記載された発明」に記載したとおりであり、刊行物１には、先に記載した「刊行物発明」が記載されている。
　
第５．対比
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物発明とを対比する。
（ａ）刊行物発明の「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」を合わせたものが、本願発明の「アレイ」に相当しているから、刊行物発明の「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」は、本願発明の「複数のサブアレイ」に対応している。
（ｂ）刊行物発明の「不揮発性半導体記憶装置」は、本願発明の「半導体記憶装置」に相当している。
（ｃ）刊行物発明の「書込み時は、ワード線ＷＬ１、ＷＬ２を同時に選択して、前記メモリセル１及び前記メモリセル２に対して同時にデータの書込みを行」うことは、本願発明の「書き込み動作では、複数のサブアレイに対してそれぞれ１本のワード線を同時に選択すること」に対応する。
　
　よって、本願発明と刊行物発明とは、
　「複数本ずつのワード線とビット線が配設され、これらワード線とビット線に書き替え可能な不揮発性メモリセルが配置されたアレイを複数に分割した半導体記憶装置において、
　読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、
　読み出し動作では、分割したアレイのうちいずれかのアレイに対して１本のワード線を選択し、該ワード線に繋がるメモリセルのデータをリードし、
　書き込み動作では、分割したアレイの双方に対してそれぞれ１本のワード線を同時に選択することを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違する。
　
　［相違点１］
　　本願発明は、「互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にトンネル電流によって書き替え可能な不揮発性メモリセルが配置され」ているのに対して、刊行物発明は、メモリセル１，２はｍ×ｎ構成のマトリクス状に形成されているものの、回路図（第５図）においては、メモリセル１，２に接続されるビット線ＢＬ１１ないしＢＬ２２と、ワード線ＷＬ１，ＷＬ２は交差しておらず、メモリセル１，２を構成するメモリトランジスタＭＱ１及びＭＱ２は、当該交差する部位に配置されていない点。
　［相違点２］
　本願発明は、「トンネル電流によって書き替え可能な不揮発性メモリセル」を配置しているのに対して、刊行物発明では、ＥＥＰＲＯＭのメモリトランジスタＭＱ１，ＭＱ２を備えているものの、トンネル電流によって書き替え可能である点が明確でない点。
　［相違点３］
　本願発明では、「アレイを複数のサブアレイ」に分割しているのに対して、刊行物発明では、「アレイ」を「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」に分割している点。
　［相違点４］
　本願発明は、「読み出し動作では、複数のサブアレイのうちの１つに対して１本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して１本のワード線を選択してランダムリード」しているのに対して、刊行物発明は、「読出し時は、メモリセル１に接続されるワード線ＷＬ１を“Ｈ”として、ワード線ＷＬ１に接続された前記メモリセル１を選択して読出し、次いで、メモリセル２に接続されるワード線ＷＬ２を“Ｈ”として、ワード線ＷＬ２に接続された前記メモリセル２を選択して読出し」ている点。
　
第６．当審の判断
　以下、各相違点について検討する。
　相違点１について
　不揮発性半導体記憶装置において、選択トランジスタに接続されるワード線とビット線を交差するように配設し、その交差部にメモリトランジスタを配置することは、例えば、特開平５−６６８０号公報（「【００１７】次に、図２２を参照しながらメモリセルアレイ１１およびその周辺の回路構成を詳細に説明する。　【００１８】メモリセルアレイ１１において、複数行のメモリセルに対応して複数のワード線ＷＬ１〜ＷＬｎが配列され、複数列のメモリセルに対応して複数のビット線が配列されている。また、メモリセルの複数行に対応して複数のコントロールゲートＣＧ１〜ＣＧｎが配列されている。複数のビット線は、各々が８本のビット線ＢＬ０〜ＢＬ７からなるバイト１〜ｍに分類されている。１本のワード線に接続されるすべてのメモリセル（バイト１〜ｍのメモリセル）をページと呼ぶ。」、図２２を参照）にも示されているように、従来周知の技術にすぎないから、刊行物発明において、当該従来周知の技術を採用することにより、本願発明の如く、「互いに交差する複数本ずつのワード線とビット線が配設されており、これらワード線とビット線の各交差部に」「書き替え可能な不揮発性メモリセルが配置」するように構成することは当業者が容易になし得たものである。
　また、本願明細書において、不揮発性メモリセルが具体的にどのようなもので、ワード線が不揮発性メモリセルのどこに接続されるものであるのか明確ではないが、ワード線が、行方向にメモリセルを選択する信号を伝達するための配線という意味であるとすれば、刊行物発明において、ワード線ＷＬ１，ＷＬ２以外に、メモリトランジスタＭＱ１，ＭＱ２のゲートに接続される配線も該当し、また、コントロールゲート線ＣＧＬも該当するから、仮に、これらの配線又はコントロールゲート線ＣＧＬを本願発明の「ワード線」に相当するものであるとした場合についても検討する。
　まず、メモリトランジスタＭＱ１，ＭＱ２のゲートに接続される配線を本願発明の「ワード線」とした場合を検討すると、不揮発性半導体記憶装置において、メモリトランジスタのゲートに接続される配線とビット線を交差するように配設し、その交差部にメモリトランジスタを配置することは、例えば、上記した特開平５−６６８０号公報にも示されているように、従来周知の技術にすぎないから、このような場合であっても、本願発明の如く構成することは当業者が容易になし得たものである。
　次に、刊行物発明の「コントロールゲート線ＣＧＬ」を本願発明の「ワード線」とした場合を検討すると、刊行物１の第５図から、「コントロールゲート線ＣＧＬ」は、メモリセル１，２の選択トランジスタＳＴのドレインと接続されており、その途中で、ビット線ＢＬ１１ないしＢＬ２２と交差していることは明らかであるから、「コントロールゲート線ＣＧＬ」とビット線ＢＬ１１ないしＢＬ２２の交差部にメモリセル１，２が配置されていることは明らかである。したがって、この場合については、実質的な相違点とはなり得ない。
　相違点２について
　書き換え時に消費する電流の低減を図るために、トンネル電流によって書き替えを行うことは、例えば、特開平６−７７４３７号公報（「【００１４】上記、Ｆ−Ｎトンネル現象を用いた不揮発性半導体装置は、トンネル電流という微小電流を用いてデータの書換えを行うため、低消費電力化に有効であった。」参照）、特開平６−９６５９２号公報（「【００１６】・・・これにより、各メモリセルにおいては、チャネル領域からフローティングゲートにトンネル電流が流れて書き込みが行われる。トンネル電流の電流値は小さいことから、複数のメモリセルについて一括して書き込んでも、その書き込みに要する全電流値は小さなものに抑えられる。」参照）に記載されているように、従来周知の技術事項であるから、刊行物発明の「メモリセル１」及び「メモリセル２」の書換えを「トンネル電流」によって行い、刊行物発明において、本願発明の如く、「トンネル電流によって書き替え可能な不揮発性メモリセル」とすることは、当業者が容易になし得たものである。
　
　相違点３について
　刊行物発明の「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」は、第６図に示されたＥＥＰＲＯＭ全体構成を示したブロック図をみると、ロウデコーダの両側に配置されたメモリセルアレイの領域を示しており、なおかつ、第２．３．（２）（２−３）「相違点４について」の（ｂ）において検討しているとおり、「メモリセルアレイＭＡ１」に設けられるワード線ＷＬ１と「メモリセルアレイＭＡ２」に設けられるワード線ＷＬ２は独立に選択可能である。一方、本願の図１をみると、「サブアレイ」はロウデコーダの両側に配置されたメモリアレイの領域を示しており、また、読み出し動作でワード線は「サブアレイ」毎に独立に選択可能であるから、相違点３は実質的なものではない。
　仮に、相違点であるとしても、不揮発性半導体記憶装置において、「アレイ」を「サブアレイ」に分割して制御することは、例えば、特開平４−４７５９５号公報（「このフラッシュＥＥＰＲＯＭにおいて、メモリアレイは２つのサブアレイ１ａおよび１ｂに分割される。」（第１１頁右上欄第４行〜同第６行）参照）、特開平４−２２８１９３号公報（「【００６９】図１を参照して、このフラッシュＥＥＰＲＯＭにおいて、メモリアレイは２つのサブアレイ１ａおよび１ｂに分割される。」参照）に記載されるように、従来周知・慣用の技術事項であるから、刊行物発明において、「メモリセルアレイＭＡ１」と「メモリセルアレイＭＡ２」をそれぞれ「サブアレイ」とすることは、当業者が容易になし得たものである。
　
　相違点４について
　刊行物１及び２には、第２．３．（２）（２−３）「相違点４について」（ａ）ないし（ｃ）において既に検討したとおりの事項が記載されている。
　そして、ランダムリードよりもページリードの方が高速読み出しが可能であることは従来から周知の技術事項であって、刊行物２には、ページリードを採用するにあたり、さらにページの切り替わり点でのランダムリード動作が不要で読み出しの高速化ができることが開示されており、また、刊行物発明は、１ページのデータを２つの「メモリセルアレイＭＡ１」，「メモリセルアレイＭＡ２」に分割して記憶し、かつワード線ＷＬ１とワード線ＷＬ２は独立に選択可能なものである。
　そうすると、刊行物発明において、高速読み出しを行うためにページリードを採用し、なおかつ、より高速な読み出しを可能とするために、ページの切り替わり点でのランダムリード動作が不要となるように、刊行物２に記載された、２つのセンスアンプ兼ラッチ回路２Ａ，２Ｂを用いて、分割したメモリセルの一方をページ読み出ししている間に、他方のランダムリード動作を行うことを採用すること、つまり、「センスアンプ３，４」を「ビット線ＢＬ１１，ＢＬ１２」と「ビット線ＢＬ２１，ＢＬ２２」の各「ビット線」に設けると共にラッチ機能を持たせ、なおかつ、独立して選択可能なワード線ＷＬ１，ＷＬ２を利用して、読み出し時には、選択されたワード線に繋がるメモリセルのデータをランダムリードしてラッチし、該ラッチしたデータをページリードしている間に、別のアレイ（サブアレイ）に対して１本のワード線を選択してランダムリードするようにして、本願発明の如く、「読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、　読み出し動作では、複数のサブアレイのうちの１つに対して１本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して１本のワード線を選択してランダムリード」するように構成することは、当業者が容易になし得たものである。
　
　よって、本願発明は、刊行物１及び２に記載された発明及び従来周知・慣用の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし８に係る発明は検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。