【事件の表示】
　特願２００１−３６６５２７「強誘電体メモリ」拒絶査定不服審判事件〔平成１５年　６月２０日出願公開、特開２００３−１７３６７３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯　 
　本願は、平成１３年１１月３０日の出願であって、平成１７年１０月２６日付けで拒絶査定がなされ、これに対して同年１１月２５日に拒絶査定に対する審判請求がなされたものである。　 
　　 
第２．本願発明　 
　本願の請求項１ないし３に係る発明は、平成１７年９月２１日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。 
　「【請求項１】　ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子と、前記ビット線と前記ワード線との間に配置され、前記スイッチ素子と直列に接続された強誘電体キャパシタとを含むメモリセルと、 
　前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスを前記メモリセルに印加するためのパルス印加手段とを備え、 
　データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する、強誘電体メモリ。」 
　 
第３．刊行物に記載された発明 
　刊行物１．特開平７−１０６４５０号公報 
　原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開平７−１０６４５０号公報には、図１ないし図６及び図１７とともに、以下の事項が記載されている。 
　 
「【０００１】 
【産業上の利用分野】本発明は、強誘電体ゲートトランジスタメモリに係り、特にメモリ情報の非破壊読出しに好適する２端子スイッチを用いた強誘電体メモリの構造及びその駆動方法方法に関する。」 
「【０００７】さらに強誘電体は、その抗電圧以下の電圧であっても、多数のくり返しパルスによってその特性が徐々に劣化していくという現象が知られている。このため、従来ではパスゲートＦＥＴを使用せず、単純マトリックス構造のみでメモリを構成する事は困難と言われていた。」 
「【００１４】また、特開平４−１９２１７３号公報に記載された図１７に示す構造には、ゲート電極を共通接続するワードライン群ＷＬとソース／ドレインの一方を共通接続するビットライン群ＢＬと各列のトランジスタのソース／ドレインの他方を共通接続すると共に各トランジスタのウェル電位を供給し共通接続するプレートライン群ＰＬと、同時に、このワードラインとプレートラインで構成する単純マトリックス構成され、従来例としては唯一、選択セルを選択する方法がとられている。 
【００１５】しかし、このワードラインとプレートライン間にかける電圧は、書込み時も読出し時も“Ｈ”レベル又は“Ｌ”レベルと記載されているのみで、本電圧の大きさ、決定方法について何も記載されていない。 
【００１６】（１）非選択セルには“Ｈ”レベルと“Ｌ”レベルの中間の電圧がかかってしまい、たとえこの電圧が抗電圧Ｖｃ以下であっても“ｌａｃｋ　ｏｆ　ｔｒｕｅ　Ｅｃ”と言う現象によってくり返しのパルスによって分極特性が劣化してしまう事が薄膜でも起こる。これによって選択セル以外の非選択セルが書込み時にどんどん劣化してしまう。 
【００１７】（２）本方法では非破壊で読出す事は不可能である。読出し後に読出されたセルの分極情報は消却される。かつ読出し時にも他の非選択セルは劣化する。また特開平４−１９２１７３号公報の図１７（ａ），（ｂ）には致命的な欠点がある。すなわち、図１７（ａ）に示すようにＰＬにつながるソースとウェルが同一に接続されているが、この公報ではウェルとＰＬが同一のため該公報に記載されるようにＰＬを選択のために“Ｈ”，“Ｌ”へ変化させようとすると、ウェル領域を合せてのメモリセル又はＰＬにつながる全セルライン毎にアイソレーションしなくてはならず、メモリセルの面積が全く小さくならない。 
【００１８】従って、従来の公知においては、前述した３つの問題点について、何も解決されていない。そこで本発明は、１メモリセルに１ＦゲートＦＥＴを用いて高密度化され、低電圧で書込み且つ、非破壊読出し可能な不揮発性メモリとなる２端子スイッチを用いた強誘電体メモリの構造及びその駆動方法を提供することを目的とする。」 
「【００２１】 
【実施例】以下、図面を参照して本発明の実施例を詳細に説明する。まず図１を参照して、本発明の強誘電体ゲートトランジスタメモリの構造及びその駆動方法の概要について説明する。 
【００２２】この強誘電体ゲートトランジスタメモリのメモリセルの構造は、公知なＦゲートＦＥＴに、薄膜から成る２端子スイッチデバイスを用いており、半導体基板１上に形成されたソース２、ドレイン３、強誘電体キャパシタ４、ゲート電極５、２端子スイッチ１３により構成される。この例では、ワードライン（Ｘライン）６は、ゲート電極５に接続される。次にデータライン（Ｙライン）７は、ＦゲートＦＥＴのドレイン３に接続され、ソース２はＧＮＤレベル、半導体基板１は集積回路中で最も低い電圧に固定される。　　　 
【００２３】そしてＹデータライン７は、ＣＤ負荷容量８を介して接地（ＧＮＤ）され、且つアンプ１０の入力端に接続される。このアンプ１０は端子９からのレファレンスレベル（Ｖｒｅｆ）とＹデータライン７の入力との差を検出し、出力端子１１に出力する。このＸワードライン６とＹデータライン７とは、Ｘ−Ｙの単純マトリックス構造となっている。　 
【００２４】ここで、書込み用のパルスＶＷ（Ｘ），ＶＷ（Ｙ）は、それぞれＸワードライン６へ加える電圧、Ｙデータライン７へ加える電圧である。読出し用パルスＶｒ（Ｘ），Ｖｒ（Ｙ）は、それぞれＸワードライン６、Ｙデータライン７へ加える。本発明では、このＶＷ（Ｘ），ＶＷ（Ｙ），Ｖｒ（Ｘ），Ｖｒ（Ｙ）の値を決定する事が極めて重要であり、且つ書込みと、非破壊の読出しを可能にする。 
【００２５】図２は、本発明による第１実施例としての強誘電体メモリの駆動方法を説明するためのＦゲートＦＥＴの構造とＣＶ特性を示す。この強誘電体メモリは、図２（ａ）に示すようなｐ型の半導体基板１上にｎ＋型半導体からなるソース領域及びドレイン領域２，３が形成され、これらソース及びドレイン領域２，３間のチャネル領域上に強誘電体薄膜４を形成し、その上層に２端子スイッチ１３が形成され、その上層に導電性電極からなるゲート電極５を形成した強誘電体ゲートトランジスタ構造を有する強誘電体ゲートトランジスタメモリセル（以下、メモリセルとする）１２である。 
【００２６】図２（ｂ）は、本強誘電体メモリの回路図を示すソース２、ドレイン３、ＳＵＢはウェル領域の電極１ａ、強誘電体層（以下、ＦＦと称する）４、２端子スイッチ（以下、２端子ＳＷと称する）１３、ゲート電極５を示す。ここで、ゲート電極５は、図２（ａ）の構造上積層型のため、またメモリセルの構造を最少にするため、チャネル領域の上にＦＦ４と２端子ＳＷ１３を積層して上部電極としてゲート５と称しているだけであり、本来ゲート５は２端子ＳＷ１３の上層でも下層でも同等になる。」 
「【００２８】図３（ａ）乃至（ｃ）は、本実施例の２端子ＳＷの特性を示したものである。図３（ａ）は２端子ＳＷ１３のＩ−Ｖ特性を示し、対称的なＩ−Ｖ曲線であり、ＶＯＮの電圧で低電流ＩＯＦＦからＩＯＮに移る特性を持っている。次に図３（ｂ）はその容量Ｃ−Ｖ特性である。理想的には同図（ｂ）に示す低電圧ではＣＯＦＦの低い値すなわち、ＯＮ側では単なる容量でなく、電流が流れる事による大きな電流拡散容量となる。しかし実際のデバイスではショットキーバリア、ＰＮ接合等を使用するため、図３（ｃ）に示すように０バイアスではＣＯＦＦ、電圧を大きくすると一時的にＣｍｉｎという最低値を持ち、その後、電流拡散容量を持つ。」 
「【００３６】図５は、この２端子ＳＷの効果を示した図である。この図５は、いわゆる“ｌａｃｈ　ｏｆ　ｔｒｕｅ　ＥＣ”の効果の評価方法と本実施例のデバイスの結果について示したものである。 
【００３７】図５（ａ）を参照して評価方法について説明する。すなわち、書込みパルス１５にて書込んだ後、反対方向でかつ抗電圧ＶＣ以下の電圧で外乱パルス１６をＮ回加える。その後、読出しパルス１７を加えて読出す。もし外乱パルス１６によって分極状態が劣化した場合、読出しパルス１７によって読出されるスイッチ量ＱＳＷは外乱パルス前に比べて劣化すると推測される。　　　　 
【００３８】図５（ｂ）はその結果であり、図中（Ａ）は、２端子ＳＷ１３が設けられていない例であり、読出しにＶＣの５０％の電圧をかけているが、ＱＳＷは１０３〜１０６回のパルスで１／２〜１／３まで劣化している。この確認に使用した強誘電体は、Ｓｏｌ−Ｇｅｌ法で形成したＰＺＴ膜でＴｉ組成６０％、ｔ＝２８０ｎｍのものである。 
【００３９】一方図５に示す（Ｂ）は、２端子ＳＷ１３を使用した例で、２端子ＳＷのＯＮ電圧ＶＯＮとＶＣの和の５０％の電圧をかけたものであり、この場合、ＱＳＷの劣化は１０１２回までない。実際には、ほとんど無限にないであろう。なぜなら、２端子ＳＷはＯＮ状態までは極めて小さな容量を持ち、ＦＦには電圧がほとんどかからないためである。 
【００４０】以上、本実施例にで説明したように、強誘電体に２端子ＳＷ１３を設けた場合には、劣化が減少するという極めて大きな効果があることがわかる。さらに、もう１つの問題である、高密度化すなわちウェル領域の同一電位化について説明する。すなわちウェル領域、基板電圧をｎ−ＭＯＳの場合ｐ型でＩＣメモリ内の最も低い電位、ｐ−ＭＯＳの場合ＩＣメモリ内の最も高い電位に固定することにより、ｎ−ＭＯＳの場合、ｐ型のウェル領域を分離（ｐ−ＭＯＳは逆）が不要となる。」 
「【００４９】図６（ａ）では、Ｘｉワードライン６をゲート電極５へ、Ｙｊデータライン７をＦゲートＦＥＴのソース／ドレインの両方にかけるものであり、図４（ｂ）では、Ｘワードラインはゲート電極５、Ｙゲートライン７はドレイン３又はソース２に電圧を印加し、ソース２又はドレイン３は共通接続（共通素子）されるものである。この共通端子化は、セルの縮少を図るには重要である。この場合、ゲート電極５とドレイン３間に挟まれた部分のみが分極し、作用する。　　 
【００５０】また、図６（ｃ），（ｄ）は、駆動方法を説明するための図であり、同図（ｃ）に示す１／２ＶＷ方式で、選択セルにＶＷが半選択セルに１／２ＶＷが非選択セルには０Ｖがかかるように設定される。さらに、図６（ｄ）は、１／３ＶＷ方式であり、選択セルＶＷが半選択セルおよび非選択セルは共に１／３ＶＷが印加される。」 
「【００６０】前述したように読み出す場合においては、非破壊読出しを行うために次のような制限が加わる。すなわち強誘電体にかかる電圧を図５（ｆ）で示す外乱パルスによって劣化しないうような値に制限する必要がある。 
【００６１】例えば、１０回のくり返しパルスで５０％劣化する電圧を（ＶＯＮ＋ＶＣ）の０．６倍と見込んでいるため、実質的な強誘電体にかかる電圧を０．６（ＶＣ＋ＶＯＮ）以下にしなくてはならない。ここでＶｇｓ＋，−は、【００６２】【数１５】０＜Ｖｇｓ＋、−＜系数×０．６（ＶＣ−ＶＯＮ）となる。ここで系数はＶｇｓ電圧と実際に強誘電体にかかる電圧の比率であり通常１〜３である。」 
　 
　そして、刊行物１の図３の（ａ）の記載（特性図）から、刊行物１の２端子スイッチ１３は、印加電圧が、正の電圧ＶＯＮ（＋）及び負の電圧ＶＯＮ（−）を越えると急激に大電流ＩＯＮを流すような電圧−電流特性を有していることは明らかである。 
　 
　したがって、刊行物１には、以下の発明が記載されている。 
　「半導体基板１上に形成されたソース２、ドレイン３、強誘電体キャパシタ４からなるＦゲートＦＥＴと、該ＦゲートＦＥＴ上に形成され、ゲート端子５を有する薄膜から成る２端子スイッチ１３とから構成されるＦゲートＦＥＴの強誘電体メモリと、 
　前記ゲート電極５に接続されるワードライン（Ｘライン）６と、 
　前記ワードライン（Ｘライン）６とによってＸ−Ｙの単純マトリックス構造を形成する、前記ドレイン３に接続されるデータライン（Ｙライン）７と、 
　前記ソース２に接続されるＧＮＤラインとからなり、 
　選択セルにＶＷが印加され、半選択セルに１／２ＶＷが、非選択セルには０Ｖがかかるように設定される１／２ＶＷ方式、又は選択セルにＶＷが印加され、半選択セルおよび非選択セルは共に１／３ＶＷが印加される１／３ＶＷ方式によって駆動される強誘電体ゲートトランジスタメモリにおいて、 
　前記２端子スイッチ１３は、ショットキーバリア、ＰＮ接合等で構成されており、印加電圧が、正の電圧ＶＯＮ（＋）及び負の電圧ＶＯＮ（−）を越えると急激に大電流ＩＯＮを流す、対照的な電圧−電流特性を有するものであり、このような特性の前記２端子スイッチ１３を、前記ＦゲートＦＥＴに直列に挿入して、 
　前記ＦゲートＦＥＴに対して、書込みパルス１５にて書込んだ後、反対方向でかつ抗電圧ＶＣ以下の電圧の外乱パルス１６をＮ回加え、その後、読出しパルス１７を加えて読出したとしても、この読出されるスイッチ量ＱＳＷの劣化がほとんど無いことを特徴とする、強誘電体ゲートトランジスタメモリ。」 
　 
　本件の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。 
（ａ）刊行物発明の「データライン（Ｙライン）７」は、本願発明の「ビット線」に相当している。 
（ｂ）また、刊行物発明の「前記ワードライン（Ｘライン）６とによってＸ−Ｙの単純マトリックス構造を形成する、前記ドレイン３に接続されるデータライン（Ｙライン）７」から、刊行物発明の「ワードライン（Ｘライン）６」は、本願発明の「前記ビット線と交差するように配置されたワード線」に相当している。 
（ｃ）また、刊行物発明の「２端子スイッチ１３」は、「データライン（Ｙライン）７」と「ワードライン（Ｘライン）６」との間に配置され、なおかつ、対照的なＩ−Ｖ特性を有しており、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするものであるから、本願発明の「正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子」に相当している。 
（ｄ）また、刊行物発明の「半導体基板１上に形成されたソース２、ドレイン３、強誘電体キャパシタ４からなるＦゲートＦＥＴ」は、「データライン（Ｙライン）７」と「ワードライン（Ｘライン）６」との間に配置され、「２端子スイッチ１３」と直列に接続されているので、本願発明の「前記ビット線と前記ワード線との間に配置され、前記スイッチ素子と直列に接続された強誘電体キャパシタとを含むメモリセル」に相当している。 
（ｅ）また、刊行物発明の「前記ＦゲートＦＥＴに対して、書込みパルス１５にて書込んだ後」の構成における「書込」み動作は、「ＦゲートＦＥＴ」内の「強誘電体キャパシタ４」に高い電圧を印加して分極反転を生じさせるが、前記「ＦゲートＦＥＴ」内の「強誘電体キャパシタ４」に低い電圧を印加した場合には実質的に分極反転を生じさせないことは、明らかである。 
　そして、刊行物発明において、「書込みパルス１５」を生じさせるための「パルス印加手段」を備えることは、明らかであるから、刊行物発明は、「ＦゲートＦＥＴ」内の「強誘電体キャパシタ４」に高い電圧を印加した場合には分極反転を生じるとともに、前記「強誘電体キャパシタ４」に低い電圧を印加した場合には実質的に分極反転を生じないような「書込みパルス１５」を「ＦゲートＦＥＴ」に印加するための「パルス印加手段」を、実質的に備えているものと認める。 
（ｆ）また、刊行物発明の「反対方向でかつ抗電圧ＶＣ以下の電圧の外乱パルス１６をＮ回加え、その後、読出しパルス１７を加えて読出したとしても、この読出されるスイッチ量ＱＳＷの劣化がほとんど無い」における「外乱パルス１６」は、どの程度分極状態が悪化するかを調べるために刊行物発明の「ＦゲートＦＥＴ」に、「ＦゲートＦＥＴ」が選択状態でないときに印加されるパルスであることは明らかであり、また、このパルス電圧値は、選択された「ＦゲートＦＥＴ」に供給されるパルス電圧値よりも低い値であることは明らかである。 
　更に、刊行物発明は、「選択セルにＶＷが印加され、半選択セルに１／２ＶＷが、非選択セルには０Ｖがかかるように設定される１／２ＶＷ方式、又は選択セルにＶＷが印加され、半選択セルおよび非選択セルは共に１／３ＶＷが印加される１／３ＶＷ方式によって駆動され」ていることから、刊行物発明において、非選択の「ＦゲートＦＥＴ」には、選択されている「ＦゲートＦＥＴ」より低いパルス電圧が供給されていることは明らかである。 
　したがって、刊行物発明において、データの読み出し時に、選択された「ＦゲートＦＥＴ」には、高い電圧のパルスが印加され、非選択の「ＦゲートＦＥＴ」には、「抗電圧」以下の低い電圧のパルスが印加されていることは明らかである。 
（ｇ）刊行物発明の「強誘電体ゲートトランジスタメモリ」は、本願発明の「強誘電体メモリ」に相当している。 
　 
　よって、本願発明と刊行物発明とは、 
　「ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子と、前記ビット線と前記ワード線との間に配置され、前記スイッチ素子と直列に接続された強誘電体キャパシタとを含むメモリセルと、 
　前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないようなパルスを前記メモリセルに印加するためのパルス印加手段とを備え、 
　データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、高い電圧のパルスを印加するとともに、非選択のメモリセルには、低い電圧のパルスを印加する、強誘電体メモリ。」である点で一致し、以下の点で相違する。　 
　 
　相違点 
　本願発明は、「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する」との構成を備える、言い換えると、「パルス印加手段」から出力する「パルス」を「前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような」「所定のパルス幅」としているのに対して、刊行物発明は、実質的に備えるパルス印加手段から出力されるパルスのパルス幅をどのような値にするかについて明記されていない点。 
　 
第４．当審の判断 
　以下、相違点について検討する。 
　強誘電体メモリにおける、強誘電体キャパシタの分極反転量は、強誘電体キャパシタに印加するパルス電圧のパルス幅に依存して変化するということは、例えば、国際公開第９９／７９８号パンフレット（「第７図は、書き込み、書き換え動作時における電圧信号のパルス幅に対する分極差Ｐｎｖの変化について調べた結果を示す図である。」（第１７頁第５行〜同第６行）及び「図７及び図８のデータから、低電圧、低温での分極反転（書き換え）には時間がかかることがわかる。」（第１７頁第２０行〜同第２２行）参照）又は国際公開第９９／２６２５２号パンフレット（「１／３・Ｖｃｃのディスターブパルスが印加されても充分に検出できるための電荷量を保持するためには、２つの線の交差する電圧の約２倍程度の電圧をＶｃｃとするのが最も適している。ただし、この特性は、強誘電体の飽和特性や膜厚などによって変化するため、膜に適したＶｃｃを定めるというよりは、Ｖｃｃに適した膜厚、材料を選択するとよいと考えられる。今回の検討膜では、電源電圧Ｖｃｃが３．３Ｖ、書込みパルス幅が１００ｎｓ以下が最も適していると考えられる。　このように、一定方向のディスターブ電圧の印加がある回数以上繰り返されると、非選択セルに書き込まれたデータが消去される虞れがあり、しかもこれはパルス幅やパルスの大きさにも大きく依存している。」（第１２頁第２行〜同第１１行）参照）に記載されているように従来周知の技術事項であるから、刊行物発明が実質的に備える「パルス印加手段」から出力される「書込パルス１５」又は「読出しパルス１７」を所定のパルス幅にして、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないようにして、刊行物発明が、本願発明の如く「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する」との構成を備えたものとすることは、当業者が容易になし得たものである。 
　 
　よって、本願発明は、刊行物１に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　 
　 
第５．請求項２に係る発明の容易性について 
　本願の請求項２に係る発明は、以下のとおりのものである。 
　「【請求項２】　電界効果トランジスタのゲート部分に接続された強誘電体キャパシタと、前記強誘電体キャパシタに直列に接続され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子とを含むメモリセルと、 
　前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスを前記メモリセルに印加するためのパルス印加手段とを備え、 
　データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する、強誘電体メモリ。」 
　 
　本願の請求項２に係る発明と上記刊行物発明とを対比する。 
（ａ）刊行物発明の「半導体基板１上に形成されたソース２、ドレイン３」からなる素子は、本願の請求項２に係る発明の「電界効果トランジスタ」に相当している。 
（ｂ）刊行物発明の「強誘電体キャパシタ４」は、本願の請求項２に係る発明の「電界効果トランジスタのゲート部分に接続された強誘電体キャパシタ」に相当している。 
（ｃ）刊行物発明の「２端子スイッチ１３」は、「データライン（Ｙライン）７」と「ワードライン（Ｘライン）６」との間に配置され、なおかつ、対照的なＩ−Ｖ特性を有しており、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするものであるから、本願の請求項２に係る発明の「前記強誘電体キャパシタに直列に接続され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子」に相当し、刊行物発明の「ＦゲートＦＥＴ」は、本願の請求項２に係る発明の「メモリセル」に相当している。 
（ｄ）また、刊行物発明の「前記ＦゲートＦＥＴに対して、書込みパルス１５にて書込んだ後」の構成における「書込」み動作は、「ＦゲートＦＥＴ」内の「強誘電体キャパシタ４」に高い電圧を印加して分極反転を生じさせるが、前記「ＦゲートＦＥＴ」内の「強誘電体キャパシタ４」に低い電圧を印加した場合には実質的に分極反転を生じさせないことは、明らかである。 
　そして、刊行物発明において、「書込みパルス１５」を生じさせるために「パルス印加手段」を備えることは、明らかであるから、刊行物発明は、「ＦゲートＦＥＴ」内の「強誘電体キャパシタ４」に高い電圧を印加した場合には分極反転を生じるとともに、前記「強誘電体キャパシタ４」に低い電圧を印加した場合には実質的に分極反転を生じないような「書込みパルス１５」を「ＦゲートＦＥＴ」に印加するための「パルス印加手段」を、実質的に備えているものと認める。　 
（ｅ）また、刊行物発明の「反対方向でかつ抗電圧ＶＣ以下の電圧の外乱パルス１６をＮ回加え、その後、読出しパルス１７を加えて読出したとしても、この読出されるスイッチ量ＱＳＷの劣化がほとんど無い」における「外乱パルス１６」は、「ＦゲートＦＥＴ」が非選択状態のときに印加されるパルスであることは明らかであり、このパルス電圧値は、選択された「ＦゲートＦＥＴ」に供給されるパルス電圧値よりも低い値であることは明らかであり、また、刊行物発明の「選択セルにＶＷが印加され、半選択セルに１／２ＶＷが、非選択セルには０Ｖがかかるように設定される１／２ＶＷ方式、又は選択セルにＶＷが印加され、半選択セルおよび非選択セルは共に１／３ＶＷが印加される１／３ＶＷ方式によって駆動される」ことから、刊行物発明において、非選択の「ＦゲートＦＥＴ」には、選択されている「ＦゲートＦＥＴ」より低いパルス電圧が供給されていることは明らかである。 
　したがって、刊行物発明において、データの読み出し時に、選択された「ＦゲートＦＥＴ」には、高い電圧のパルスが印加され、非選択の「ＦゲートＦＥＴ」には、「抗電圧」以下の低い電圧のパルスが印加されていることは明らかである。 
（ｇ）刊行物発明の「強誘電体ゲートトランジスタメモリ」は、本願の請求項２に係る発明の「強誘電体メモリ」に相当している。 
　 
　よって、本願の請求項２に係る発明と刊行物発明とは、 
　「電界効果トランジスタのゲート部分に接続された強誘電体キャパシタと、前記強誘電体キャパシタに直列に接続され、正と負のいずれの電圧印加方向に対してもほぼ同じ絶対値のしきい値電圧でターンオンするスイッチ素子とを含むメモリセルと、 
　前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないようなパルスを前記メモリセルに印加するためのパルス印加手段とを備え、 
　データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、高い電圧のパルスを印加するとともに、非選択のメモリセルには、低い電圧のパルスを印加する、強誘電体メモリ。」である点で一致し、以下の点で相違する。　 
　 
　相違点 
　本願の請求項２に係る発明は、「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する」との構成を備える、言い換えると、「パルス印加手段」から出力する「パルス」を「前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような」「所定のパルス幅」としているのに対して、刊行物発明は、実質的に備えるパルス印加手段から出力されるパルスのパルス幅をどのような値にするかについて明記されていない点。 
　 
第６．当審の判断 
　以下、相違点について検討する。 
　強誘電体メモリにおける、強誘電体キャパシタの分極反転量は、強誘電体キャパシタに印加するパルス電圧のパルス幅に依存して変化するということは、例えば、国際公開第９９／７９８号パンフレット（「第７図は、書き込み、書き換え動作時における電圧信号のパルス幅に対する分極差Ｐｎｖの変化について調べた結果を示す図である。」（第１７頁第５行〜同第６行）及び「図７及び図８のデータから、低電圧、低温での分極反転（書き換え）には時間がかかることがわかる。」（第１７頁第２０行〜同第２２行）参照）又は国際公開第９９／２６２５２号パンフレット（「１／３・Ｖｃｃのディスターブパルスが印加されても充分に検出できるための電荷量を保持するためには、２つの線の交差する電圧の約２倍程度の電圧をＶｃｃとするのが最も適している。ただし、この特性は、強誘電体の飽和特性や膜厚などによって変化するため、膜に適したＶｃｃを定めるというよりは、Ｖｃｃに適した膜厚、材料を選択するとよいと考えられる。今回の検討膜では、電源電圧Ｖｃｃが３．３Ｖ、書込みパルス幅が１００ｎｓ以下が最も適していると考えられる。　このように、一定方向のディスターブ電圧の印加がある回数以上繰り返されると、非選択セルに書き込まれたデータが消去される虞れがあり、しかもこれはパルス幅やパルスの大きさにも大きく依存している。」（第１２頁第２行〜同第１１行）参照）に記載されているように従来周知の技術事項であるから、刊行物発明が実質的に備える「パルス印加手段」から出力される「書込パルス１５」又は「読出しパルス１７」を所定のパルス幅にして、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないようにして、刊行物発明が、本願の請求項２に係る発明の如く「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する」との構成を備えたものとすることは、当業者が容易になし得たものである。 
　 
　よって、本願の請求項２に係る発明は、刊行物１に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　 　 
第７．請求項３に係る発明の容易性について 
　本願の請求項３に係る発明は、以下のとおりのものである。 
　「【請求項３】　前記スイッチ素子は、ショットキーダイオードを含む、請求項１または２に記載の強誘電体メモリ。」 
　 
　本願の請求項３に係る発明と上記刊行物発明とを対比すると、刊行物発明の「前記２端子スイッチ１３は、ショットキーバリア、ＰＮ接合等で構成されており」は、請求項３に係る発明の「前記スイッチ素子は、ショットキーダイオードを含む」に相当しており、また、本願の請求項３は、「請求項１または２」を引用するものであるから、本願の請求項３に係る発明と刊行物発明とは、上記第３又は第５で検討した、本願の請求項１又は２と刊行物発明との相違点と同様な点で相違する。 
　そして、それらの相違点については、上記第４及び第６で検討したとおりである。 
　　 
　よって、本願の請求項３に係る発明は、刊行物１に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　 　 
第８．むすび　 
　以上のとおり、本願の請求項１ないし３に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、本願は、拒絶すべきものである。 
　よって、結論のとおり審決する。