(57)【要約】  本技術は、AD変換の高速化及び低消費電力化を図ることができるようにするＡＤ変換装置、ＡＤ変換方法、イメージセンサ、及び、電子機器に関する。電気信号と、レベルが変化する参照信号とを比較する比較器の、電気信号と参照信号との比較結果を用いて、電気信号のAD(Analog to Digital)変換を行う場合に、参照信号が変化する区間を含む参照信号の一部の区間において、比較器を流れる、比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御が行われる。本技術は、例えば、電気信号のAD変換を行う場合に適用することができる。
2018021055.tif 000002
【特許請求の範囲】
【請求項１】
電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う制御部と
を備えるAD変換装置。
【請求項２】
前記制御部は、さらに、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器の出力に、容量を接続する制御を行う
請求項１に記載のAD変換装置。
【請求項３】
前記比較器は、前記電気信号と前記参照信号とが入力される差動対を有し、
前記差動対に接続された電流源と、
前記制御部の制御に応じて、前記差動対に接続される他の電流源と
をさらに備える
請求項１に記載のAD変換装置。
【請求項４】
前記比較器は、前記電気信号と前記参照信号とが入力される差動対を有し、
カレントミラーのミラー先になっている、前記差動対に接続された電流源を備え、
前記制御部は、前記カレントミラーのミラー元に流れる電流を増加させることにより、前記電流源に流れる電流を増加させる
請求項１に記載のAD変換装置。
【請求項５】
電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行う場合に、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う
ステップを含むAD変換方法。
【請求項６】
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部と
を備えるイメージセンサ。
【請求項７】
光を集光する光学系と、
光を受光し、前記光の受光量に対応する信号を出力するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部と
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、AD変換装置、AD変換方法、イメージセンサ、及び、電子機器に関し、特に、例えば、AD変換の高速化及び低消費電力化を図ることができるようにするAD変換装置、AD変換方法、イメージセンサ、及び、電子機器に関する。
【背景技術】
【０００２】
近年、ディジタル（スチル／ビデオ）カメラその他の電子機器では、画像を撮像する固体撮像装置として、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが用いられる。【０００３】
CMOSイメージセンサでは、ADC(Analog to Digital Converter)において、例えば、画素から得られる電気信号と、レベルが変化する参照信号とが比較され、その電気信号と参照信号との比較結果を用いて、画素から得られる電気信号のAD(Analog to Digital)変換が行われる。【０００４】
CMOSイメージセンサで採用されるAD変換方式としては、例えば、１水平ラインの画素等の複数の画素から得られる電気信号のAD変換を並列で行う列並列AD変換方式がある。【０００５】
以上のようなCMOSイメージセンサにおいて、AD変換の低消費電力化を図る方法として、ADCが有する、画素から得られる電気信号と参照信号とを比較する比較器を間欠動作させるために、比較器が有する電流源をオフに制御する方法がある（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2009-124513号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
比較器が有する電流源をオフに制御することにより、比較器を間欠動作させる場合、電流源がオフからオンにされたときに、比較器が動作可能状態となるまでに時間を要し、応答時間が大になって、AD変換の高速化が困難となる。【０００８】
一方、比較器が有する電流源に、大きな電流を流すことで、AD変換の高速化を図ることができるが、比較器が有する電流源に、常時、大きな電流を流すのでは、消費電力が増大する。【０００９】
また、AD変換の高速化及び低消費電力化は、CMOSイメージセンサのみならず、様々な技術分野で要請される。【００１０】
本技術は、このような状況に鑑みてなされたものであり、AD変換の高速化及び低消費電力化を図ることができるようにするものである。
【課題を解決するための手段】
【００１１】
本技術のAD変換装置は、電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う制御部とを備えるAD変換装置である。【００１２】
本技術のAD変換方法は、電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行う場合に、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行うステップを含むAD変換方法である。【００１３】
本技術のイメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部とを備えるイメージセンサである。【００１４】
本技術の電子機器は、光を集光する光学系と、光を受光し、前記光の受光量に対応する信号を出力するイメージセンサとを備え、前記イメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部とを有する電子機器である。【００１５】
本技術のAD変換装置、AD変換方法、イメージセンサ、及び、電子機器においては、電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換が行われる。このAD変換では、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流が、0より大の第１の電流から、その第１の電流より大の第２の電流に増加される。【００１６】
なお、AD変換装置やイメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１７】
本技術によれば、AD変換の高速化及び低消費電力化を図ることができる。【００１８】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１９】
【図１】本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【図２】イメージセンサ２の構成例を示すブロック図である。
【図３】画素１１m,nの構成例を示す回路図である。
【図４】ADC３１nの構成例を示すブロック図である。
【図５】比較部６１nの第１の構成例を示す図である。
【図６】比較器７３の概略構成例を示す回路図である。
【図７】イメージセンサ２の動作を説明する図である。
【図８】比較部６１nの第２の構成例を示す図である。
【図９】比較部６１nの動作の例を説明するタイミングチャートである。
【図１０】バイアス電流IAの調整が可能な比較器１０３の第１の構成例を示す回路図である。
【図１１】バイアス電流IAの調整が可能な比較器１０３の第２の構成例を示す回路図である。
【図１２】本技術を適用し得るイメージセンサ（固体撮像装置）の構成例の概要を示す図である。
【図１３】本技術を適用し得る2層のイメージセンサ２２０の構成例の詳細を示す図である。
【図１４】イメージセンサ２を使用する使用例を示す図である。
【発明を実施するための形態】
【００２０】
＜本技術を適用したディジタルカメラの一実施の形態＞
【００２１】
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【００２２】
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
【００２３】
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
【００２４】
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
【００２５】
イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
【００２６】
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
【００２７】
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
【００２８】
出力部５は、信号処理部４からの画像データを出力する。
【００２９】
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
【００３０】
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
【００３１】
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
【００３２】
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
【００３３】
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
【００３４】
＜イメージセンサ２の構成例＞
【００３５】
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
【００３６】
図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換装置２２、及び、出力部２３を有する。
【００３７】
画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素１１1,1，１１1,2，・・・，１１1,N，１１2,1，１１2,2，・・・，１１2,N，・・・，１１M,1，１１M,2，・・・，１１M,Nを有し、画像を撮像する撮像部（撮像素子）として機能する。
【００３８】
M×N個の画素１１1,1ないし１１M,Nは、２次元平面上に、M行N列の行列（格子）状に配置されている。
【００３９】
画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１m,1ないし１１m,Nには、行方向に延びる画素制御線４１mが接続されている。
【００４０】
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１1,nないし１１M,nには、列方向に延びるVSL(Vertical Signal Line)４２nが接続されている。VSL４２nには、画素１１1,nないし１１M,nの他、電流源４３nが接続されている。
【００４１】
画素１１m,nは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１m,nは、光電変換によって得られる電荷に対応する電圧（電気信号）を、画素駆動部２１からの、画素制御線４１mを介しての制御に従い、VSL４２n上に出力する。
【００４２】
なお、画素１１m,nは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
【００４３】
制御部２０は、画素駆動部２１や、列並列AD変換装置２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
【００４４】
画素駆動部２１は、制御部２０の制御に従い、画素制御線４１mを介して、その画素制御線４１mに接続されている画素１１m,1ないし１１m,Nを制御（駆動）する。
【００４５】
列並列AD変換装置２２は、各行に並ぶ画素１１m,1ないし１１m,Nそれぞれと、VSL４２1ないし４２Nを介して接続されており、したがって、画素１１m,nがVSL４２n上に出力する電気信号（電圧）（以下、VSL信号ともいう）は、列並列AD変換装置２２に供給される。
【００４６】
列並列AD変換装置２２は、一行に並ぶ画素１１m,1ないし１１m,Nそれぞれから、VSL４２1ないし４２Nを介して供給されるVSL信号のAD変換を、並列で行う列並列AD変換装置であり、AD変換の結果得られるディジタルデータを、画素１１m,1ないし１１m,Nの画素値（画素データ）として、出力部２３に供給する。
【００４７】
ここで、列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,Nすべての電気信号のAD変換を、並列で行う他、そのN個の画素１１m,1ないし１１m,Nのうちの、N個未満の1個以上の画素の電気信号のAD変換を、並列で行うことができる。
【００４８】
但し、以下では、説明を簡単にするため、列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,NすべてのVSL信号のAD変換を、並列で行うこととする。
【００４９】
列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,NすべてのVSL信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１1ないし３１Nを有する。
【００５０】
さらに、列並列AD変換装置２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
【００５１】
オートゼロ制御部３２は、ADC３１nが有する、後述する比較器７３や１０３のオートゼロ処理を制御するための信号であるAZパルス（オートゼロパルス）を、オートゼロ制御線３２Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
【００５２】
参照信号出力部３３は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
【００５３】
クロック出力部３４は、所定の周波数のクロックを、クロック線３４Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
【００５４】
ADC３１nは、VSL４１nに接続されており、したがって、ADC３１nには、画素１１m,nがVSL４１n上に出力するVSL信号（電気信号）が供給される。
【００５５】
ADC３１nは、画素１１m,nが出力するVSL信号のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
【００５６】
ここで、ADC３１nは、画素１１m,nのVSL信号と、参照信号出力部３３からの参照信号とを比較し、画素１１m,nのVSL信号と参照信号とのレベルが一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、画素１１m,nのVSL信号のAD変換を行う。
【００５７】
ADC３１nにおいて、画素１１m,nのVSL信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
【００５８】
また、N個のADC３１1ないし３１Nには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１m,1ないし１１m,NのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
【００５９】
出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１nから、そのADC３１nで求められた画素１１m,nのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
【００６０】
なお、ここでは、ADC３１nにおいて、AD変換の他、CDSを行うこととしたが、ADC３１nでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
【００６１】
また、以下では、CDSについては、適宜、説明を省略する。
【００６２】
＜画素１１m,nの構成例＞
【００６３】
図３は、図２の画素１１m,nの構成例を示す回路図である。
【００６４】
図３において、画素１１m,nは、PD(Photo Diode)５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
【００６５】
また、画素１１m,nにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
【００６６】
PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
【００６７】
PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
【００６８】
FET５２は、PD５１にチャージされた電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
【００６９】
転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
【００７０】
また、転送Tr５２のゲートは、画素制御線４１mに接続されており、転送Tr５２のゲートには、画素制御線４１mを介して、転送パルスTRGが供給される。
【００７１】
ここで、画素駆動部２１（図２）が、画素制御線４１mを介して、画素１１m,nを駆動（制御）するために、画素制御線４１mに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
【００７２】
FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
【００７３】
FET５４は、FD５３にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
【００７４】
リセットTr５４のドレインは、電源Vddに接続されている。
【００７５】
また、リセットTr５４のゲートは、画素制御線４１mに接続されており、リセットTr５４のゲートには、画素制御線４１mを介して、リセットパルスRSTが供給される。
【００７６】
FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
【００７７】
増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
【００７８】
FET５６は、VSL４２nへの電気信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
【００７９】
選択Tr５６のソースは、VSL４２nに接続されている。
【００８０】
また、選択Tr５６のゲートは、画素制御線４１mに接続されており、選択Tr５６のゲートには、画素制御線４１mを介して、選択パルスSELが供給される。
【００８１】
ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２nを介して電流源４３nに接続されることで、増幅Tr５５及び電流源４３nによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３は、SFを介して、VSL４２nに接続されている。
【００８２】
なお、画素１１m,nは、選択Tr５６なしで構成することができる。
【００８３】
また、画素１１m,nの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
【００８４】
以上のように構成される画素１１m,nでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
【００８５】
PD５１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
【００８６】
転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
【００８７】
転送Tr５２がオン状態になると、PD５１にチャージされた電荷は、転送Tr５２を介して、FD５３に転送されてチャージされる。
【００８８】
画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
【００８９】
リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
【００９０】
ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１m,nのリセットである。
【００９１】
FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
【００９２】
転送Tr５２がオン状態になることにより、PD５１にチャージされた電荷は、転送Tr５２を介して、リセット後のFD５３に転送されてチャージされる。
【００９３】
FD５３にチャージされた電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２n上に出力される。
【００９４】
VSL４２nに接続されているADC３１n（図２）では、画素１１m,nのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
【００９５】
さらに、ADC３１nでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１にチャージされ、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
【００９６】
そして、ADC３１nでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
【００９７】
＜ADC３１nの構成例＞
【００９８】
図４は、図２のADC３１nの構成例を示すブロック図である。
【００９９】
ADC３１nは、比較部６１n、及び、カウンタ６２nを有し、参照信号比較型のAD変換、及び、CDSを行う。
【０１００】
比較部６１nには、参照信号出力部３３からの参照信号、及び、画素１１m,nのVSL信号（リセットレベル、信号レベル）が供給される。
【０１０１】
比較部６１nは、そこに供給される参照信号とVSL信号とを比較し、その比較結果を出力する。
【０１０２】
すなわち、比較部６１nは、参照信号がVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Lレベルを出力する。
【０１０３】
また、比較部６１nは、VSL信号が参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるHレベルを出力する。
【０１０４】
なお、比較部６１nには、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して、AZパルスが供給される。比較部６１nでは、オートゼロ制御部３２からのAZパルスに従って、オートゼロ処理が行われる。
【０１０５】
ここで、オートゼロ処理では、比較部６１nにおいて、その比較部６１nに現に与えられている２つの入力信号としての参照信号及びVSL信号が一致している旨の比較結果が得られるように、比較部６１nが（初期）設定される。
【０１０６】
カウンタ６２nには、比較部６１nの出力と、クロック出力部３４からのクロックとが供給される。
【０１０７】
カウンタ６２nは、例えば、参照信号出力部３３から比較部６１nに供給される参照信号（のレベル）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、比較部６１nの出力が、例えば、LレベルからHレベルになると、すなわち、比較部６１nに供給される参照信号とVSL信号とのレベルが等しくなると（参照信号とVSL信号との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
【０１０８】
そして、カウンタ６２nは、クロックのカウント値を、比較部６１nに供給されるVSL信号のAD変換結果として出力する。
【０１０９】
ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さくなっていくスロープ（スロープ状の波形）を有する信号を出力する。
【０１１０】
この場合、カウンタ６２nでは、スロープの開始から、参照信号が、比較部６１nに供給されるVSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、比較部６１nに供給されるVSL信号のAD変換結果とされる。
【０１１１】
以上のように、ADC３１nでは、比較部６１nでの参照信号とVSL信号との比較結果を用いて、VSL信号のAD変換が行われる。
【０１１２】
ADC３１nは、画素１１m,nから比較部６１nに供給されるVSL信号としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１nは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素１１m,nの画素値として出力する。
【０１１３】
なお、ADC３１nにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２nでのクロックのカウントを制御することにより行うことができる。
【０１１４】
すなわち、カウンタ６２nにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
【０１１５】
また、本実施の形態では、参照信号として、一定の割合で小さくなっていくスロープを有するランプ信号を採用するが、参照信号としては、その他、例えば、一定の割合で大きくなっていくスロープを有するランプ信号や、非線形にレベルが変化する信号等を採用することができる。
【０１１６】
＜比較部６１nの第１の構成例＞
【０１１７】
図５は、図４の比較部６１nの第１の構成例を示す図である。
【０１１８】
比較部６１nは、キャパシタ（容量）７１及び７２、比較器７３、キャパシタ７４、並びに、インバータ７５を有する。
【０１１９】
キャパシタ７１は、オートゼロ処理用のキャパシタであり、一端が、比較器７３の非反転入力端子(+)IN1に接続され、他端には、参照信号が供給される。したがって、参照信号は、キャパシタ７１を介して、比較器７３の非反転入力端子IN1に供給される。
【０１２０】
キャパシタ７２は、オートゼロ処理用のキャパシタであり、一端が、比較器７３の反転入力端子(-)IN2に接続され、他端には、VSL信号が供給される。したがって、VSL信号は、キャパシタ７２を介して、比較器７３の反転入力端子IN2に供給される。
【０１２１】
比較器７３は、非反転入力端子IN1、反転入力端子IN2、及び、出力端子OUT1を有する。
【０１２２】
比較器７３は、キャパシタ７１を介して非反転入力端子IN1に供給される参照信号と、キャパシタ７２を介して反転入力端子IN2に供給されるVSL信号とを比較し、その比較結果を、出力端子OUT1から出力する。
【０１２３】
すなわち、比較器７３は、非反転入力端子IN1に供給される参照信号が、反転入力端子IN2に供給されるVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Hレベルを出力する。
【０１２４】
また、比較器７３は、反転入力端子IN2に供給されるVSL信号が、非反転入力端子IN1に供給される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるLレベルを出力する。
【０１２５】
なお、比較器７３は、電源Vdd及びGND（グランド）に接続されており、電源Vddから電力の供給を受けることにより、比較器７３が動作するためのバイアス電流IAを流して動作する。
【０１２６】
比較器７３の出力端子OUT1は、キャパシタ７４の一端、及び、インバータ７５に接続されている。
【０１２７】
キャパシタ７４の他端は、電源Vddに接続されている。なお、キャパシタ７４の他端は、電源Vddではなく、GNDに接続することができる。
【０１２８】
比較部６１nにおいて、比較器７３の出力端子OUT1に、キャパシタ７４が接続されていることにより、信号の周波数帯域が制限され、ノイズを抑制することができる。
【０１２９】
インバータ７５は、比較器７３の出力（VSL信号と参照信号との比較結果）を反転し、比較部６１nの出力端子OUT2から、カウンタ６２nに出力する。
【０１３０】
なお、図４で説明したように、比較部６１nには、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して、AZパルスが供給され、比較部６１nでは、そのAZパルスに従って、オートゼロ処理が行われる。
【０１３１】
オートゼロ処理では、比較器７３の出力端子OUT1と、非反転入力端子IN1及び反転入力端子IN2それぞれとが一時的に接続されることで、比較器７３の非反転入力端子IN1に現に供給されている信号と、反転入力端子IN2に現に供給されている信号とが一致している旨の比較結果が得られるように、キャパシタ７１及び７２がチャージされる。
【０１３２】
比較器７３の出力端子OUT1と、非反転入力端子IN1及び反転入力端子IN2それぞれとを一時的に接続する回路については、図が煩雑になるのを避けるため、図示を省略する。
【０１３３】
オートゼロ処理によれば、比較器７３において、オートゼロ処理時に、比較器７３の非反転入力端子IN1に与えられていた電圧と、反転入力端子IN2に与えられていた電圧とが一致しているということを基準として、非反転入力端子IN1に与えられる電圧と、反転入力端子IN2に与えられる電圧との大小関係を判定することができる。
【０１３４】
＜比較器７３の構成例＞
【０１３５】
図６は、図５の比較器７３の概略構成例を示す回路図である。
【０１３６】
図６において、比較器７３は、FET８１，８２，８３，８４、電流源９１、FET９２、及び、９３を有する。
【０１３７】
FET８１、及び、FET８２は、NMOS(Negative Channel MOS)のFETであり、それぞれのソースどうしが接続されている。さらに、FET８１及びFET８２のソースどうしの接続点は、電流源としてのNMOSのFET９３のドレインに接続されている。FET８１及びFET８２は、差動対を構成している。
【０１３８】
FET８１のゲートは、比較器７３の非反転入力端子IN1に接続され、FET８２のゲートは、比較器７３の反転入力端子IN2に接続されている。
【０１３９】
比較器７３は、以上のように、FET８１及び８２で構成される差動対を入力段に有する。
【０１４０】
FET８３及びFET８４は、PMOS(Positive Channel MOS)のFETであり、それぞれのゲートどうしが接続されている。
【０１４１】
また、FET８３及びFET８４のソースは、電源Vddに接続され、FET８３及びFET８４のゲートどうしの接続点は、FET８３のドレインに接続されており、したがって、FET８３及びFET８４は、カレントミラーを構成している。
【０１４２】
カレントミラーを構成するFET８３及びFET８４のうちの、FET８３のドレインは、FET８１のドレインに接続され、FET８４のドレインは、FET８２のドレインに接続されている。
【０１４３】
そして、FET８２及びFET８４のドレインどうしの接続点は、比較器７３の出力端子OUT1に接続されている。
【０１４４】
電流源９１は、一端が電源Vddに接続され、他端がFET９２のドレインに接続されており、FET９２に、所定の定電流Ibiasを流す。
【０１４５】
FET９２は、NMOSのFETであり、ソースがGNDに接続され、ゲートがドレインと接続されている。さらに、FET９２のゲートは、ソースがGNDに接続されたFET９３と接続されている。
【０１４６】
FET９２及び９３は、それぞれをミラー元及びミラー先とするカレントミラーを構成する。
【０１４７】
したがって、FET９３は、電流源として、FET９２に流れる電流のミラー比倍の定電流を流す。
【０１４８】
FET９３が流す定電流が、比較器７３が動作するためのバイアス電流IAである。
【０１４９】
なお、図６では、電流源９１及びFET９２が、比較器７３に設けられているが、電流源９１及びFET９２は、比較器７３の外部に設け、複数のADC３１n、すなわち、例えば、N個のADC３１1ないし３１Nで共用することができる。
【０１５０】
以上のように構成される比較器７３では、差動対のFET８１（のドレインからソース）には、FET８１のゲート電圧としての、キャパシタ７１を介して供給される参照信号の電圧に対応する電流I1が流れ、FET８２（のドレインからソース）には、FET８２のゲート電圧としての、キャパシタ７２を介して供給されるVSL信号の電圧に対応する電流I2が流れる。
【０１５１】
電流I1及びI2は、それらの電流I1及びI2の和が、電流源としてのFET９３が流すバイアス電流IAに等しくなるように流れる。
【０１５２】
カレントミラーを構成するFET８３及びFET８４（のソースからドレイン）には、FET８１に流れる電流I1と同一の電流が流れる。
【０１５３】
非反転入力端子IN1からキャパシタ７１を介してFET８１のゲートに印加される電圧（FET８１のゲート電圧）が、反転入力端子IN2からキャパシタ７２を介してFET８２のゲートに印加される電圧（FET８２のゲート電圧）よりも大である場合には、FET８１に流れる電流I1が、FET８２に流れる電流I2よりも大になる。
【０１５４】
この場合、FET８４には、FET８１に流れる電流I1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流I2は、電流I1よりも小さい電流であるため、FET８２では、電流I2を増大させようとして、ドレインソース間電圧が大になる。
【０１５５】
その結果、FET８２と８４との接続点である出力端子OUT1の電圧（以下、比較器出力ともいう）VOUTは、Hレベルになる。
【０１５６】
一方、FET８２のゲート電圧が、FET８１のゲート電圧よりも大である場合には、FET８２に流れる電流I2が、FET８１に流れる電流I1よりも大になる。
【０１５７】
この場合、FET８４には、FET８１に流れる電流I1と同一の電流が流れるが、FET８４と接続しているFET８２に流れる電流I2は、電流I1よりも大きい電流であるため、FET８２では、電流I2を減少させようとして、ドレインソース間電圧が小になる。
【０１５８】
その結果、FET８２と８４との接続点である出力端子OUT1の比較器出力VOUTは、Lレベルになる。
【０１５９】
出力端子OUT1の比較器出力VOUTは、キャパシタ７４で帯域制限され、インバータ７５（図５）に出力される。
【０１６０】
＜イメージセンサ２の動作＞
【０１６１】
図７は、イメージセンサ２（図２）の動作を説明する図である。
【０１６２】
なお、図７において、横軸は時間を表し、縦軸は電圧を表す。
【０１６３】
図７は、イメージセンサ２において、参照信号出力部３２から、参照信号線３３Ａを介して、ADC３１nの比較部６１nの非反転入力端子IN1に供給される参照信号（の電圧）と画素１１m,nから、VSL４２nを介して、ADC３１nの比較部６１nを構成する比較器７３の反転入力端子IN2に供給される電気信号であるVSL信号（の電圧）との例を示す波形図である。
【０１６４】
なお、図７では、VSL信号、及び、参照信号とともに、転送Tr５２（図３）（のゲート）に与えられる転送パルスTRG、リセットTr５４に与えられるリセットパルスRST、オートゼロ制御部３２から比較部６１n（図５）に与えられるAZパルス、及び、比較器７３（図５）の出力端子OUT1の比較器出力VOUTをも、図示してある。
【０１６５】
また、図７において、VSL信号は、（VSL４２n上の電圧そのものではなく、）比較器７３（図６）のFET８１のゲートに印加されるゲート電圧を示しており、参照信号は、（参照信号線３４Ａ上の電圧そのものではなく、）比較器７３のFET８２のゲートに印加されるゲート電圧を示している。
【０１６６】
イメージセンサ２では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素１１m,nがリセットされる。
【０１６７】
画素１１m,nのリセットでは、図３で説明したように、FD５３が、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷がリセットされるため、画素１１m,nが出力するVSL信号、すなわち、画素１１m,nにおいて、FD５３から、増幅Tr５５及び選択Tr５６を介して出力されるVSL４２n上のVSL信号の電圧は上昇し、時刻t1において、電源Vddに対応する電圧となる。
【０１６８】
VSL信号は、FD５３が電源Vddに接続されている間、電源Vddに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素１１m,n内での多少の電荷の移動によって、FD５３に、僅かな電荷が入り込み、その結果、VSL信号は、僅かに降下する。
【０１６９】
図７では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素１１m,n内で生じる電荷の移動によって、VSL信号が、僅かに降下している。
【０１７０】
以上のように、画素１１m,nのリセット後に生じるVSL信号の降下は、リセットフィードスルーと呼ばれる。
【０１７１】
画素１１m,nのリセット後（又は、リセット中）に、オートゼロ制御部３２において、AZパルスがLレベルからHレベルにされ、これにより、比較部６１nのオートゼロ処理が開始される。
【０１７２】
図７では、リセットフィードスルーが生じた後の時刻t4に、AZパルスがLレベルからHレベルにされ、比較部６１nのオードゼロ処理が開始されている。そして、その後、時刻t5において、AZパルスがHレベルからLレベルにされることにより、比較部６１nのオートゼロ処理が終了（完了）している。
【０１７３】
かかるオートゼロ処理によれば、AZパルスの立ち下がりエッジのタイミングである時刻t5に、比較部６１nに与えられているVSL信号と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定（比較）することができるように、比較部６１nが設定される。
【０１７４】
図７では、オートゼロ処理は、画素１１m,nのリセット後に完了している。
【０１７５】
この場合、画素１１m,nのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定することができるように、比較部６１nが設定される。
【０１７６】
その結果、参照信号（の波形）は、画素１１m,nのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧を、いわば基準とする位置に配置される。
【０１７７】
参照信号出力部３３（図４）は、オートゼロ処理が完了（終了）した後の時刻t6に、参照信号を、所定の電圧だけ上昇させる。
【０１７８】
ここで、オートゼロ処理が終了した後の時刻t6に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
【０１７９】
また、参照信号出力部３３は、VSL信号のAD変換のために、参照信号の電圧（レベル）を、一定の割合で小さくしていくように変化させるが、この、参照信号の電圧が、一定の割合で小さくなっていく参照信号の部分を、スロープともいう。
【０１８０】
参照信号出力部３３は、時刻t6において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
【０１８１】
その後、参照信号出力部３３は、時刻t7から時刻t9までの一定期間、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
【０１８２】
したがって、時刻t7から時刻t9までの期間の参照信号は、スロープを形成している。
【０１８３】
時刻t7から時刻t9までの期間の参照信号のスロープは、VSL信号のうちのリセットレベル（画素１１m,nのリセット直後のVSL信号（画素１１m,nがリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL信号））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t7から時刻t9までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
【０１８４】
ここで、比較部６１nは、画素１１m,nのリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL信号と参照信号と（の電圧）が一致するように設定されるので、オートゼロ処理が終了した後の時刻t6に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL信号（リセットレベル）より電圧が大になる。したがって、比較部６１nの比較器７３は、P相の開始時刻t7では、参照信号が、VSL信号より大である旨の比較結果を出力する。
【０１８５】
すなわち、比較器７３の比較器出力VOUTはHレベルになる。
【０１８６】
ADC３１n（図４）のカウンタ６２nは、例えば、P相スロープの開始時刻t7から、クロックのカウントを開始する。
【０１８７】
P相において、参照信号（の電圧）は小さくなっていき、図７では、P相の時刻t8において、参照信号とリセットレベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、P相の開始時から逆転する。
【０１８８】
その結果、比較部６１nの比較器７３の比較器出力VOUTは、P相の開始時から逆転し、比較部６１nの比較器７３は、リセットレベルとしてのVSL信号が、参照信号よりも大である旨の比較結果の出力を開始する。
【０１８９】
すなわち、比較器７３の比較器出力VOUTはLレベルになる。
【０１９０】
比較器７３の比較器出力VOUT、ひいては、比較部６１nが出力する比較結果が逆転すると、ADC３１n（図４）のカウンタ６２nは、クロックのカウントを終了し、そのときのカウンタ６２nのカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
【０１９１】
P相の終了後、イメージセンサ２では、時刻t10からt11までの間、転送パルスTRGがLレベルからHレベルにされ、その結果、画素１１m,n（図３）において、光電変換によってPD５１にチャージされた電荷が、転送Tr５２を介して、FD５３に転送されてチャージされる。
【０１９２】
PD５１からFD５３に電荷がチャージされることにより、そのFD５３にチャージされた電荷に対応するVSL信号の電圧は下降し、時刻t11において、転送パルスTRGがHレベルからLレベルになると、PD５１からFD５３への電荷の転送が終了して、VSL信号は、FD５３にチャージされた電荷に対応する信号レベル（電圧）となる。
【０１９３】
また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
【０１９４】
以上のように、VSL信号が、FD５３にチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL信号との大小関係は、再び逆転する。
【０１９５】
その結果、比較器７３の比較器出力VOUTはHレベルになる。
【０１９６】
参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t12から時刻t14までの一定期間（時刻t7から時刻t9までの一定期間と一致している必要はない）、参照信号の電圧を、例えば、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
【０１９７】
したがって、時刻t12から時刻t14までの期間の参照信号は、時刻t7から時刻t9までの期間の参照信号と同様に、スロープを形成している。
【０１９８】
時刻t12から時刻t14までの期間の参照信号のスロープは、VSL信号のうちの信号レベル（画素１１m,n（図３）において、PD５１からFD５３への電荷の転送が行われた直後のVSL信号）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t12から時刻t14までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
【０１９９】
ここで、D相の開始時刻t12では、P相の開始時刻t7の場合と同様に、参照信号は、VSL信号の（電圧）より大になる。したがって、D相の開始時刻t12では、比較器７３の比較器出力VOUTは、参照信号がVSL信号よりの大である旨を表すHレベルになる。
【０２００】
ADC３１n（図４）のカウンタ６２nは、D相スロープの開始時刻t12から、クロックのカウントを開始する。
【０２０１】
D相において、参照信号（の電圧）は小さくなっていき、図７では、D相の時刻t13において、参照信号と信号レベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、D相の開始時から逆転する。
【０２０２】
その結果、比較部６１nの比較回路７３の比較器出力VOUTも、D相の開始時から逆転し、信号レベルとしてのVSL信号が、参照信号よりも大である旨を表すLレベルになる。
【０２０３】
比較器出力VOUTが逆転し、Lレベルとなると、ADC３１n（図４）のカウンタ６２nは、クロックのカウントを終了する。そして、そのときのカウンタ６２nのカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
【０２０４】
以上のようにして、P相でリセットレベルAD値が求められるとともに、D相で信号レベルAD値が求められると、イメージセンサ２では、リセットレベルAD値と信号レベルAD値との差分を求めるCDSが行われ、そのCDSの結果得られる差分が、画素値として出力される。
【０２０５】
ところで、図５で説明したように、比較部６１nでは、比較器７３の出力端子OUT1に、キャパシタ７４が接続されていることにより、信号の周波数帯域が制限され、ノイズを抑制することができる。
【０２０６】
しかしながら、比較器７３の出力端子OUT1に、キャパシタ７４が接続されている場合、比較部６１nにおいて、応答時間が大になり、イメージセンサ２のフレームレートが低下することがある。
【０２０７】
一方、比較器７３に流すバイアス電流IAを大にすることにより、応答時間を小にすることができる。
【０２０８】
しかしながら、比較器７３に、常時、大きなバイアス電流IAを流す場合には、消費電力が大になる。
【０２０９】
そこで、本技術では、参照信号が変化する区間であるP相やD相を含む参照信号の一部の区間において、比較器を流れるバイアス電流IAを、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御や、比較器の出力に、キャパシタを接続する制御を行うことで、AD変換の高速化及び低消費電力化を図る。
【０２１０】
＜比較部６１nの第２の構成例＞
【０２１１】
図８は、図４の比較部６１nの第２の構成例を示す図である。
【０２１２】
なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２１３】
図８において、比較部６１nは、キャパシタ７１，７２、及び、７４、インバータ７５、制御部１０１、スイッチ１０２、並びに、比較器１０３を有する。
【０２１４】
したがって、図８の比較器６１nは、キャパシタ７１，７２、及び、７４、インバータ７５を有する点で、図５の場合と共通する。
【０２１５】
但し、図８の比較器６１nは、制御部１０１及びスイッチ１０２が新たに設けられている点、並びに、比較器７３に代えて、比較器１０３が設けられている点で、図５の場合と相違する。
【０２１６】
制御部１０１は、参照信号に応じて、比較器１０３を流れるバイアス電流IAや、比較器１０３の出力端子OUT1への、キャパシタ７４の接続を制御する。
【０２１７】
すなわち、制御部１０１は、参照信号が変化する区間であるP相やD相を含む参照信号の一部の区間（以下、スロープ含有区間ともいう）において、スイッチ１０２をオンにし、比較器１０３の出力端子OUT1に、キャパシタ７４を接続する。
【０２１８】
さらに、スロープ含有区間では、制御部１０１は、比較器１０３を流れるバイアス電流IAを、0より大の第１の電流から、その第１の電流より大の第２の電流に増加させる。
【０２１９】
また、参照信号の区間のうちの、スロープ含有区間以外の区間（以下、非含有区間ともいう）では、制御部１０１は、スイッチ１０２をオフにし、比較器１０３の出力端子OUT1とキャパシタ７４との接続を切断する。
【０２２０】
さらに、非含有区間では、制御部１０１は、比較器１０３を流れるバイアス電流IAを、第２の電流から第１の電流に減少させる。
【０２２１】
ここで、非含有区間では、比較器１０３を流れるバイアス電流IAを、0より大の第１の電流に減少させるのではなく、0にすることができる。しかしながら、バイアス電流IAを0とする場合には、その後のスロープ含有区間において、バイアス電流IAを、第２の電流に増加させるときに、比較器１０３が動作可能状態となるまでに時間を要し、応答時間が大になって、AD変換の高速化が困難となる。
【０２２２】
一方、非含有区間において、バイアス電流IAとして、0より大の第１の電流を流す場合には、上述のように、その後のスロープ含有区間において、バイアス電流IAを第２の電流に増加させるときに、応答時間が大になることを防止し、AD変換の高速化を図ることができる。
【０２２３】
スイッチ１０２は、制御部１０１によって制御され、キャパシタ７４と、比較器１０３の出力端子OUT1との接続をオン又はオフにする。
【０２２４】
比較器１０３は、図５の比較器７３と同様に、非反転入力端子IN1に供給される参照信号と、反転入力端子IN2に供給されるVSL信号とを比較し、その比較結果としての比較器出力VOUTを、出力端子OUT1から出力する。
【０２２５】
但し、比較器１０３は、制御部１０１の制御に従って、バイアス電流IAを調整すること、すなわち、例えば、バイアス電流IAを、第１の電流又は第２の電流に切り替えることができる構成（機能）を有する。
【０２２６】
なお、図８では、制御部１０１が、比較部６１nに設けられているが、制御部１０１は、比較部６１nの外部に設け、複数のADC３１n、すなわち、例えば、N個のADC３１1ないし３１Nで共用することができる。
【０２２７】
図９は、図８の比較部６１nの動作の例を説明するタイミングチャートである。
【０２２８】
図９では、参照信号の区間のうちの、P相の開始タイミングから、P相が終了し、参照信号の電圧が、P相（D相）の開始タイミングのときの電圧に上昇されるまでの区間DPと、D相の開始タイミングから、D相が終了し、参照信号の電圧が、D相（P相）の開始タイミングのときの電圧に上昇されるまでの区間DDとが、スロープ含有区間になっており、他の区間が、非含有区間になっている。
【０２２９】
なお、スロープ含有区間としては、その他、例えば、P相やD相そのものを採用することができる。
【０２３０】
スロープ含有区間である区間DPや区間DD以外の非含有区間では、制御部１０１は、比較器１０３を流れるバイアス電流IAを、0より大で、第２の電流より小さい第１の電流にするように制御する。
【０２３１】
さらに、制御部１０１は、スイッチ１０２をオフにし、比較器１０３の出力端子OUT1とキャパシタ７４との接続を切断する。
【０２３２】
一方、スロープ含有区間である区間DP及びDDでは、制御部１０１は、比較器１０３を流れるバイアス電流IAを、第１の電流より大の第２の電流にするように制御する。
【０２３３】
さらに、制御部１０１は、スイッチ１０２をオンにし、比較器１０３の出力端子OUT1とキャパシタ７４とを接続する。
【０２３４】
以上のように、非含有区間において、比較器１０３を流れるバイアス電流IAを、0より大の小さい第１の電流にするように制御するとともに、スロープ含有区間において、比較器１０３を流れるバイアス電流IAを、第１の電流より大の第２の電流にするように制御することにより、AD変換の高速化及び低消費電力化を図ることができ、ひいては、低消費電力で、高フレームレートのイメージセンサ２を実現することができる。
【０２３５】
また、非含有区間において、比較器１０３の出力端子OUT1とキャパシタ７４との接続を切断するとともに、スロープ含有区間において、比較器１０３の出力端子OUT1とキャパシタ７４とを接続することにより、AD変換の高速化及びノイズの抑制を図ることができ、ひいては、低ノイズで、高フレームレートのイメージセンサ２を実現することができる。
【０２３６】
＜バイアス電流IAの調整が可能な比較器１０３の構成例＞
【０２３７】
図１０は、バイアス電流IAの調整が可能な比較器１０３の第１の構成例を示す回路図である。
【０２３８】
なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２３９】
図１０において、比較器１０３は、FET８１ないし８４、電流源９１、FET９２，９３，１１１、及び、スイッチ１１２を有する。
【０２４０】
したがって、比較器１０３は、FET８１ないし８４、電流源９１、FET９２及び９３を有する点で、図６の比較器７３と共通する。
【０２４１】
但し、比較器１０３は、FET１１１及びスイッチ１１２が新たに設けられている点で、比較器７３と相違する。
【０２４２】
FET１１１は、電流源としてのFET９３とは別の、他の電流源としてのNMOSのFETである。FET１１１は、FET９３と同様に接続されている。
【０２４３】
すなわち、FET１１１のドレインは、差動対を構成するFET８１及びFET８２のソースどうしの接続点に接続され、そのソースは、GNDに接続されている。FET１１１のゲートは、FET９２のゲートと接続されている。
【０２４４】
したがって、FET９２及び１１１は、それぞれをミラー元及びミラー先とするカレントミラーを構成し、FET１１１は、FET９３とは別の、他の電流源として、FET９２に流れる電流のミラー比倍の定電流Itail_addを流す。
【０２４５】
スイッチ１１２は、制御部１０１（図８）によって制御され、差動対を構成するFET８１及びFET８２のソースどうしの接続点と、FET１１１のドレインとの接続をオン又はオフにする。すなわち、制御部１０１は、スロープ含有区間において、スイッチ１１２をオンにし、これにより、FET８１及びFET８２のソースどうしの接続点と、FET１１１のドレインとの接続をオンする。また、制御部１０１は、非含有区間において、スイッチ１１２をオフにし、これにより、FET８１及びFET８２のソースどうしの接続点と、FET１１１のドレインとの接続をオフする。
【０２４６】
いま、FET９３が流す定電流を、定電流Itailと表すこととすると、スイッチ１１２がオフである場合、比較器１０３のバイアス電流IA(=I1+I2)は、FET９３が流す定電流Itailとなる。
【０２４７】
また、スイッチ１１２がオンである場合、比較器１０３のバイアス電流IAは、FET９３が流す定電流Itailと、FET１１１が流す定電流Itail_addとの和になる。
【０２４８】
したがって、非含有区間のバイアス電流IAである第１の電流は、FET９３が流す定電流Itailとなり、スロープ含有区間のバイアス電流IAである第２の電流は、FET９３が流す定電流Itailと、FET１１１が流す定電流Itail_addとの和になる。
【０２４９】
図１１は、バイアス電流IAの調整が可能な比較器１０３の第２の構成例を示す回路図である。
【０２５０】
なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２５１】
図１１において、比較器１０３は、FET８１ないし８４、電流源９１、FET９２及び９３、電流源１２１、並びに、スイッチ１２２を有する。
【０２５２】
したがって、比較器１０３は、FET８１ないし８４、電流源９１、FET９２及び９３を有する点で、図６の比較器７３と共通する。
【０２５３】
但し、比較器１０３は、電流源１２１及びスイッチ１２２が新たに設けられている点で、比較器７３と相違する。
【０２５４】
電流源１２１は、一端が電源Vddに接続され、他端が、スイッチ１２２を介して、FET９２のドレインに接続されており、所定の定電流Ibias_addを流す。
【０２５５】
スイッチ１２２は、制御部１０１（図８）によって制御され、電流源１２１とFET９２のドレインとの接続をオン又はオフにする。すなわち、制御部１０１は、スロープ含有区間において、スイッチ１２２をオンにし、これにより、電流源１２１とFET９２のドレインとの接続をオンする。また、制御部１０１は、非含有区間において、スイッチ１２２をオフにし、これにより、電流源１２１とFET９２のドレインとの接続をオフする。
【０２５６】
スイッチ１２２がオフである場合、FET９２には、電流源９１が流す電流Ibiasが流れ、FET９３には、その電流Ibiasのミラー比倍の電流が、バイアス電流IAとして流れる。
【０２５７】
また、スイッチ１２２がオンである場合、FET９２には、電流源９１が流す電流Ibiasと電流源１２１が流す電流Ibias_addとの和Ibias+Ibias_addが流れ、FET９３には、その和Ibias+Ibias_addのミラー比倍の電流が、バイアス電流IAとして流れる。
【０２５８】
すなわち、スイッチ１２２がオンである場合、カレントミラーのミラー元のFET９２に流れる電流が、スイッチ１２２がオフである場合よりも、電流源１２１が流す電流Ibias_addだけ増加し、その結果、ミラー先のFET９３に流れるバイアス電流IAも増加する。
【０２５９】
非含有区間のバイアス電流IAである第１の電流は、FET９３が流す定電流Ibiasのミラー比倍の電流となり、スロープ含有区間のバイアス電流IAである第２の電流は、電流源９１が流す電流Ibiasと電流源１２１が流す電流Ibias_addとの和Ibias+Ibias_addのミラー比倍の電流になる。
【０２６０】
＜本技術の適用が可能なイメージセンサの概要＞
【０２６１】
図１２は、本技術を適用し得るイメージセンサ（固体撮像装置）の構成例の概要を示す図である。
【０２６２】
図１２のＡは、非積層型のイメージセンサの概略構成例を示している。イメージセンサ２１０は、図１２のＡに示すように、１枚のダイ（半導体基板）２１１を有する。このダイ２１１には、画素がアレイ状に配置された画素領域２１２と、画素の駆動その他の各種の制御を行う制御回路２１３と、信号処理するためのロジック回路２１４とが搭載されている。
【０２６３】
図１２のＢ及びＣは、積層型のイメージセンサの概略構成例を示している。イメージセンサ２２０は、図１２のＢ及びＣに示すように、センサダイ２２１とロジックダイ２２２との2枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
【０２６４】
図１２のＢでは、センサダイ２２１には、画素領域２１２と制御回路２１３が搭載され、ロジックダイ２２２には、信号処理を行う信号処理回路を含むロジック回路２１４が搭載されている。
【０２６５】
図１２のＣでは、センサダイ２２１には、画素領域２１２が搭載され、ロジックダイ２２２には、制御回路２１３及びロジック回路２１４が搭載されている。
【０２６６】
本技術は、図１２のＡのような非積層型のイメージセンサに適用することもできるし、図１２のＢ及びＣのような積層型のイメージセンサに適用することもできる。
【０２６７】
また、図１２のＢ及びＣは、2枚のダイが積層された2層のイメージセンサであるが、本技術は、3枚（以上）のダイが積層されたイメージセンサに適用することもできる。
【０２６８】
図１３は、本技術を適用し得る2層のイメージセンサ２２０の構成例の詳細を示す図である。
【０２６９】
図１３の2層のイメージセンサ２２０では、センサダイ２２１に形成された（画素領域２１２の）画素３１２が、１以上の画素３１２からなる画素ブロック３１１に区分されている。すなわち、センサダイ２２１は、横×縦がX×Y個の画素ブロック３１１に区分されている（X,Yは、１以上の整数）。
【０２７０】
ロジックダイ２２２には、画素ブロック３１１と同一の数、すなわち、横×縦がX×Y個の信号処理回路３２１がアレイ状に配列されている。
【０２７１】
信号処理回路３２１は、センサダイ２２１の画素ブロック３１１の各画素３１２が出力する電気信号としての画素信号のAD変換を行うADC３２２や、黒レベルの補正、現像等の各種の信号処理を行う信号処理ブロック（図示せず）を有する。
【０２７２】
ロジックダイ２２２において、１個の信号処理回路３２１は、１個の画素ブロック３１１と同程度のサイズになっており、１個の画素ブロック３１１に対向する位置に配置される。
【０２７３】
信号処理回路３２１は、その信号処理回路３２１と対向する位置にある画素ブロック３１１を構成する画素３１２が出力する画素信号の信号処理を担当する。
【０２７４】
したがって、１個の信号処理回路３２１が信号処理を担当する画素３１２の集合が、１個の画素ブロック３１１を構成する、ということができる。また、信号処理回路３２１が、信号処理等を担当する画素３１２の集合としての画素ブロック３１１を、その信号処理回路３２１に対応する画素ブロック３１１ということとすると、ロジックダイ２２２において、信号処理回路３２１は、対応する画素ブロック３１１に対向する位置に配列されている、ということができる。
【０２７５】
信号処理回路３２１は、その信号処理回路３２１に対応する（信号処理回路３２１と対向する位置にある）画素ブロック３１１と、信号線３２３によって接続されている。
【０２７６】
画素ブロック３１１の画素３１２が出力する画素信号は、信号線３２３を介して、その画素ブロック３１１に対応する信号処理回路３２１に供給される。信号処理回路３２１が有するADC３２２は、対応する画素ブロック３１１の画素３１２から、信号線３２３を介して供給される画素信号のAD変換を担当する。
【０２７７】
このようなAD変換方式は、エリアADC(AD Conversion)方式と呼ばれる。エリアADC方式によれば、信号処理回路３２１の数X×Yに等しい数だけ並列に、画素信号のAD変換を行うことができる。AD変換以外の信号処理についても、同様である。
【０２７８】
本技術は、以上のようなエリアADCを採用するイメージセンサ２２０のADC３２２に適用することができる。
【０２７９】
図１３では、ADC３２２がロジックダイ２２２に設けられているが、本技術を適用したADC３２２は、ロジックダイ２２２ではなく、センサダイ２２１に搭載することができる。
【０２８０】
また、本技術を適用したADC３２２は、その一部をセンサダイ２２１に搭載するとともに、残りの部分をロジックダイ２２２に搭載することができる。
【０２８１】
例えば、本技術を適用したADC３２２については、比較器１０３の差動対を構成するFET８１及び８２を、センサダイ２２１に搭載し、残りの部分を残りの部分をロジックダイ２２２に搭載することができる。
【０２８２】
以上のように、本技術は、図２に示したような列並列AD変換方式、及び、図１３に示したようなエリアADC方式のうちのいずれにも適用することができる。
【０２８３】
＜イメージセンサの使用例＞
【０２８４】
図１４は、図１のイメージセンサ２を使用する使用例を示す図である。
【０２８５】
イメージセンサ２は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
【０２８６】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
【０２８７】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０２８８】
例えば、本技術は、可視光線をセンシングするイメージセンサの他、赤外線その他の、可視光線以外の電磁波をセンシングするイメージセンサに適用することができる。
【０２８９】
さらに、本技術は、イメージセンサの画素が出力する電気信号以外の電気信号、すなわち、例えば、音をセンシングするマイクロフォンや、その他の任意の物理量のセンシングするセンサが出力するアナログの電気信号のAD変換に適用することができる。
【０２９０】
また、本技術は、センサが出力する電気信号の他、任意のアナログ信号のAD変換に適用することができる。
【０２９１】
ここで、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０２９２】
なお、本技術は、以下の構成をとることができる。
【０２９３】
＜１＞
電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う制御部と
を備えるAD変換装置。
＜２＞
前記制御部は、さらに、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器の出力に、容量を接続する制御を行う
＜１＞に記載のAD変換装置。
＜３＞
前記比較器は、前記電気信号と前記参照信号とが入力される差動対を有し、
前記差動対に接続された電流源と、
前記制御部の制御に応じて、前記差動対に接続される他の電流源と
をさらに備える
＜１＞又は＜２＞に記載のAD変換装置。
＜４＞
前記比較器は、前記電気信号と前記参照信号とが入力される差動対を有し、
カレントミラーのミラー先になっている、前記差動対に接続された電流源を備え、
前記制御部は、前記カレントミラーのミラー元に流れる電流を増加させることにより、前記電流源に流れる電流を増加させる
＜１＞又は＜２＞に記載のAD変換装置。
＜５＞
電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行う場合に、前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御を行う
ステップを含むAD変換方法。
＜６＞
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部と
を備えるイメージセンサ。
＜７＞
光を集光する光学系と、
光を受光し、前記光の受光量に対応する信号を出力するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記参照信号が変化する区間を含む前記参照信号の一部の区間において、前記比較器を流れる、前記比較器を動作させるためのバイアス電流を、0より大の第１の電流から、その第１の電流より大の第２の電流に増加する制御部と
を有する
電子機器。
【符号の説明】
【０２９４】
１  光学系，  ２  イメージセンサ，  ３  メモリ，  ４  信号処理部，  ５  出力部，  ６  制御部，  １０  画素アレイ，  １１1,1ないし１１M,N  画素，  ２０  制御部，  ２１  画素駆動部，  ２２  列並列AD変換装置，  ３１1ないし３１N  ADC，  ３２  オートゼロ制御部，  ３２Ａ  オートゼロ制御線，  ３３  参照信号出力部，  ３３Ａ  参照信号線，  ３４  クロック出力部，  ３４Ａ  クロック線，  ４１1ないし４１M  画素制御線，  ４２1ないし４２N  VSL，  ４３1ないし４３N  電流源，  ５１  PD，  ５２  転送Tr，  ５３  FD，  ５４  リセットTr，  ５５  増幅Tr，  ５６  選択Tr，  ６１1ないし６１N  比較部，  ６２1ないし６２N  カウンタ，  ７１，７２  キャパシタ，  ７３  比較器，  ７４  キャパシタ，  ７５  インバータ，  ８１ないし８４  FET，  ９１  電流源，  ９２，９３  FET，  １０１  制御部，  １０２  スイッチ，  １０３  比較器，  １１１  FET，  １１２  スイッチ，  １２１  電流源，  １２２  スイッチ，  ２１０  イメージセンサ，  ２１１  ダイ，  ２１２  画素領域，  ２１３  制御回路，  ２１４  ロジック回路，  ２２０  イメージセンサ，  ２２１  センサダイ，  ２２２  ロジックダイ，  ３１１  画素ブロック，  ３１２  画素，  ３２１  信号処理回路，  ３２２  ADC，  ３２３  信号線
【図１】
2018021055.tif 000003
【図２】
2018021055.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2018021055.tif 000014
【図１３】
2018021055.tif 000015
【図１４】
2018021055.tif 000016
【国際調査報告】
2018021055.tif 000017
2018021055.tif 000018
2018021055.tif 000019