(57)【要約】高性能で信頼性の高い半導体装置を提供する。第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上のソース電極及びドレイン電極と、第２の酸化物、ソース電極、およびドレイン電極上の第３の酸化物と、第３の酸化物上の第４の酸化物と、第４の酸化物上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を有し、第１の酸化物のバンドギャップは、第４の酸化物のバンドギャップと略等しく、第２の酸化物のバンドギャップは、第３の酸化物のバンドギャップと略等しく、第１の酸化物のバンドギャップは、第２の酸化物のバンドギャップより、大きく、第４の酸化物は、第３の酸化物よりも酸素を透過しにくい半導体装置。
2018150295.tif 000002
【特許請求の範囲】
【請求項１】
第１の酸化物と、前記第１の酸化物上の第２の酸化物と、前記第２の酸化物上のソース電極及びドレイン電極と、
前記第２の酸化物、前記ソース電極、および前記ドレイン電極上の第３の酸化物と、
前記第３の酸化物上の第４の酸化物と、前記第４の酸化物上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、を有し、
前記第１の酸化物のバンドギャップは、前記第４の酸化物のバンドギャップと略等しく、
前記第２の酸化物のバンドギャップは、前記第３の酸化物のバンドギャップと略等しく、
前記第１の酸化物のバンドギャップは、前記第２の酸化物のバンドギャップより、大きく、
前記第４の酸化物は、前記第３の酸化物よりも酸素を透過しにくいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２の酸化物および前記第３の酸化物は、チャネル形成領域を有し、
前記チャネル形成領域は、前記ソース電極と、前記ドレイン電極の間に位置し、
前記チャネル形成領域、前記ソース電極および前記ドレイン電極は、それぞれ、前記第１の酸化物の底面からの高さが略等しいことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１の酸化物のバンドギャップと、前記第４の酸化物のバンドギャップと、の差は、０．１５ｅＶ以下であり、
前記第２の酸化物のバンドギャップと、前記第３の酸化物のバンドギャップと、の差は、０．１５ｅＶ以下であり、
前記第１の酸化物のバンドギャップと、前記第２の酸化物のバンドギャップと、の差は、０．３ｅＶ以上０．７ｅＶ以下であることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記第１乃至４の酸化物は、それぞれ、Ｉｎと、元素Ｍと、Ｚｎと、を含み、
元素ＭはＡｌ、Ｇａ、Ｙ、またはＳｎであり、
前記第１の酸化物および前記第４の酸化物は、それぞれ前記Ｉｎよりも前記元素Ｍの割合が多い領域を有し、
前記第２の酸化物および前記第３の酸化物は、それぞれ前記Ｉｎよりも前記元素Ｍの割合が少ない領域を有し、
前記第１の酸化物と、前記第４の酸化物とは、同一の組成または同一の組成近傍であり、
前記第２の酸化物と、前記第３の酸化物とは、同一の組成または同一の組成近傍である、
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記第４の酸化物は、前記ゲート絶縁膜よりも酸素を透過しにくいことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一に記載の半導体装置およびプリント基板を有することを特徴とするモジュール。
【請求項７】
請求項６に記載のモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器。
【請求項８】
請求項１乃至５のいずれか一に記載の半導体装置を複数個有し、
ダイシング用の領域を有する半導体ウエハ。
【請求項９】
第１のターゲットを用いたスパッタリング法により、第１の酸化物を形成し、
前記第１の酸化物上に第２のターゲットを用いたスパッタリング法により、第２の酸化物を形成し、
前記第２の酸化物上に第１の導電体および第２の導電体を形成し、
前記第２の酸化物、前記第１の導電体、および前記第２の導電体上に第３のターゲットを用いたスパッタリング法により、第３の酸化物を、形成し、
前記第３の酸化物上に第４のターゲットを用いたスパッタリング法により、第４の酸化物を、形成し、
前記第４の酸化物上に、絶縁体を形成し、
前記絶縁体上に第３の導電体を形成し、
前記第１乃至４のターゲットは、少なくとも２種以上の金属元素を有し、
前記第１のターゲットにおける金属元素の原子数比と、前記第４のターゲットにおける金属元素の原子数比と、は、等しいまたは近傍であり、
前記第２のターゲットにおける金属元素の原子数比と、前記第３のターゲットにおける金属元素の原子数比と、は、等しいまたは近傍であることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項９において、
前記第１のターゲットおよび前記第４のターゲットは、それぞれ、Ｉｎと、元素Ｍと、Ｚｎと、を含み、
元素ＭはＡｌ、Ｇａ、Ｙ、またはＳｎであり、
Ｉｎ原子の方が元素Ｍ原子より少なく、
前記第２のターゲットおよび前記第３のターゲットは、それぞれ、Ｉｎと、元素Ｍと、Ｚｎと、を含み、
元素ＭはＡｌ、Ｇａ、Ｙ、またはＳｎであり、
Ｉｎ原子の方が元素Ｍ原子よりも多いことを特徴とする半導体装置の作製方法。
【請求項１１】
請求項９において、
前記第１の酸化物と、前記第２の酸化物と、は、減圧下において前記第１の酸化物、前記第２の酸化物の順に形成し、
前記第３の酸化物と、前記第４の酸化物と、は、減圧下において前記第３の酸化物、前記第４の酸化物の順に形成することを特徴とする半導体装置の作製方法。
【請求項１２】
モジュールの作製方法であって、
前記モジュールは、請求項９乃至１１のいずれか一に記載の半導体装置の作製方法を用いて作製された半導体装置、およびプリント基板を有することを特徴とするモジュールの作製方法。
【請求項１３】
電子機器の作製方法であって、
請求項１２に記載のモジュールの作製方法を用いて作製されたモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。【０００２】  なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。【０００３】  なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【０００４】  半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。【０００５】  例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許文献２参照）。【０００６】  さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている（特許文献３参照）。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】  本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。【０００９】  または、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様には、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。【００１０】  なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】  半導体装置が有するトランジスタは、良好な電気特性と高い信頼性が求められている。例えば、トランジスタのチャネルが形成される領域（チャネル形成領域と呼ぶ）およびその近傍の状態は、トランジスタの電気特性および信頼性に大きく影響する。従って、チャネル形成領域およびその近傍は、欠陥や汚染などの電気特性の悪化および信頼性の低下を招く要因を出来る限り取り除くことが重要である。【００１２】  また、本発明の一態様によれば、チャネル形成領域およびその近傍の欠陥や汚染などを低減し、良好な電気特性および高い信頼性のトランジスタを有する半導体装置とすることができる。【００１３】  また、本発明の一態様は、第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上のソース電極及びドレイン電極と、第２の酸化物、ソース電極、およびドレイン電極上の第３の酸化物と、第３の酸化物上の第４の酸化物と、第４の酸化物上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を有し、第１の酸化物のバンドギャップは、第４の酸化物のバンドギャップと略等しく、第２の酸化物のバンドギャップは、第３の酸化物のバンドギャップと略等しく、第１の酸化物のバンドギャップは、第２の酸化物のバンドギャップより大きく、第４の酸化物は、第３の酸化物よりも酸素を透過しにくい半導体装置である。【００１４】また、本発明の一態様は、第２の酸化物および第３の酸化物は、チャネル形成領域を有し、チャネル形成領域は、ソース電極と、ドレイン電極の間に位置し、チャネル形成領域、ソース電極およびドレイン電極は、それぞれ、第１の酸化物の底面からの高さが略等しい半導体装置である。【００１５】  また、本発明の一態様は、第１の酸化物のバンドギャップと第４の酸化物のバンドギャップの差は０．１５ｅＶ以下であり、第２の酸化物のバンドギャップと第３の酸化物のバンドギャップの差は０．１５ｅＶ以下であり、第１の酸化物のバンドギャップと第２の酸化物のバンドギャップの差は０．３ｅＶ以上０．７ｅＶ以下である半導体装置である。【００１６】  また、本発明の一態様は、第１乃至４の酸化物は、それぞれ、Ｉｎと、元素Ｍと、Ｚｎと、を含み、元素ＭはＡｌ、Ｇａ、Ｙ、またはＳｎであり、第１の酸化物および第４の酸化物は、それぞれＩｎよりも元素Ｍの割合が多い領域を有し、第２の酸化物および第３の酸化物は、それぞれＩｎよりも元素Ｍの割合が少ない領域を有し、第１の酸化物および第４の酸化物とは、同一の組成または同一の組成近傍であり、第２の酸化物と、第３の酸化物とは、同一の組成または同一の組成近傍である半導体装置である。【００１７】  また、第４の酸化物は、ゲート絶縁膜よりも酸素を透過しにくいことが好ましい。【００１８】  また、本発明の一態様は、上記に記載の半導体装置およびプリント基板を有するモジュールでもよい。【００１９】  また、本発明の一様態は、上記に記載の半導体装置、上記に記載のモジュール、およびスピーカーまたは操作キーを有する電子機器である。【００２０】  また、本発明の一態様は、上記に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウエハである。【００２１】  また、本発明の一態様は、第１のターゲットを用いたス���ッタリング法により、第１の酸化物を形成し、第１の酸化物上に第２のターゲットを用いたスパッタリング法により、第２の酸化物を形成し、第２の酸化物上に第１の導電体および第２の導電体を形成し、第２の酸化物、第１の導電体、および第２の導電体上に第３のターゲットを用いたスパッタリング法により、第３の酸化物を、形成し、第３の酸化物上に第４のターゲットを用いたスパッタリング法により、第４の酸化物を、形成し、第４の酸化物上に、絶縁体を形成し、絶縁体上に第３の導電体を形成し、第１乃至４のターゲットは、少なくとも２種以上の金属元素を有し、第１のターゲットにおける金属元素の原子数比と、第４のターゲットにおける金属元素の原子数比と、は、等しいかまたは近傍であり、第２のターゲットにおける金属元素の原子数比と、第３のターゲットにおける金属元素の原子数比と、は、等しいかまたは近傍であることを特徴とする半導体装置の作製方法である。【００２２】  また、本発明の一態様は、第１のターゲットおよび第４のターゲットは、それぞれ、Ｉｎと、元素Ｍと、Ｚｎと、を含み、元素ＭはＡｌ、Ｇａ、Ｙ、またはＳｎであり、Ｉｎ原子の方が元素Ｍ原子より少なく、第２のターゲットおよび第３のターゲットは、それぞれ、Ｉｎと、元素Ｍと、Ｚｎと、を含み、元素ＭはＡｌ、Ｇａ、Ｙ、またはＳｎであり、Ｉｎ原子の方が元素Ｍ原子よりも多い半導体装置の作製方法である。【００２３】  また、上記において、第１の酸化物と、第２の酸化物と、は、減圧下において第１の酸化物、第２の酸化物の順に形成し、第３の酸化物と、第４の酸化物と、は、減圧下において第３の酸化物、第４の酸化物の順に形成することを特徴とする半導体装置の作製方法である。【００２４】  また、本発明の一態様は、モジュールの作製方法であって、モジュールは、上記記載の半導体装置の作製方法を用いて作製された半導体装置、およびプリント基板を有するモジュールの作製方法である。【００２５】  また、本発明の一態様は、電子機器の作製方法であって、電子機器は、上記記載の半導体装置の作製方法を用いて作製された半導体装置、上記記載のモジュールの作製方法を用いて作製されたモジュール、およびスピーカーまたは操作キーを有する電子機器の作製方法である。
【発明の効果】
【００２６】  良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様は、信頼性の高い半導体装置を提供することができる。または、微細化または高集積化が可能な半導体装置を提供することができる。または、生産性の高い半導体装置を提供することができる。【００２７】  または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、情報の書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。【００２８】  なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様に係るトランジスタの上面図および断面構造を説明する図。
【図２】本発明の一態様に係るトランジスタの上面図および断面構造を説明する図。
【図３】本発明の一態様に係るトランジスタの上面図および断面構造を説明する図。
【図４】本発明の一態様に係るトランジスタの上面図および断面構造を説明する図。
【図５】本発明の一態様に係るトランジスタの上面図および断面構造を説明する図。
【図６】本発明の一態様に係るトランジスタの上面図および断面構造を説明する図。
【図７】本発明の一態様に係るトランジスタの上面図および断面構造を説明する図。
【図８】本発明の一態様に係るトランジスタの作製方法を示す図。
【図９】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１０】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１１】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１２】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１３】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１４】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１５】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１６】本発明の一態様に係るトランジスタの作製方法を示す図。
【図１７】酸化物のエネルギーバンド構造を説明する図。
【図１８】本発明の一態様に係る記憶装置の構成を示す断面図。
【図１９】本発明の一態様に係る記憶装置の構成を示す断面図。
【図２０】本発明の一態様に係る記憶装置の構成を示す断面図。
【図２１】本発明の一態様に係る記憶装置の構成を示す断面図。
【図２２】本発明の一態様に係る記憶装置の構成を示す断面図。
【図２３】本発明の一態様に係る記憶装置の構成を示す断面図。
【図２４】本発明の一態様に係る記憶装置の構成例を示すブロック図。
【図２５】本発明の一態様に係る記憶装置の構成例を示す回路図。
【図２６】本発明の一態様に係る記憶装置の構成例を示すブロック図。
【図２７】本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。
【図２８】本発明の一態様に係る半導体装置の構成例を示すブロック図。
【図２９】本発明の一態様に係る半導体装置の構成例を示すブロック図、回路図、および半導体装置の動作例を示すタイミングチャート。
【図３０】本発明の一態様に係る半導体装置の構成例を示すブロック図。
【図３１】本発明の一態様に係る半導体装置の構成例を示す回路図、および半導体装置の動作例を示すタイミングチャート。
【図３２】本発明の一態様に係るＡＩシステムの構成例を示すブロック図。
【図３３】本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。
【図３４】本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。
【図３５】本発明の一態様に係る半導体ウエハの上面図。
【図３６】電子部品の作製工程例を説明するフローチャートおよび斜視模式図。
【図３７】本発明の一態様に係る電子機器を示す図。
【図３８】実施例のＩｄ−Ｖｇ特性を説明する図。
【図３９】実施例のトランジスタのレイアウトを説明する図。
【図４０】実施例のΔＩｄｓの＋ＧＢＴストレス時間依存性を説明する図。
【図４１】実施例のΔＩｄｓの＋ＧＢＴストレス時間依存性を説明する図。
【図４２】実施例のΔＶｓｈの＋ＧＢＴストレス時間依存性を説明する図。
【図４３】実施例のΔＶｓｈの＋ＧＢＴストレス時間依存性を説明する図。
【図４４】実施例のΔＶｓｈと初期Ｖｓｈ（Ｉｎｉｔｉａｌ  Ｖｓｈ）との相関を示す図。
【図４５】実施例のΔＶｓｈと初期Ｖｓｈ（Ｉｎｉｔｉａｌ  Ｖｓｈ）との相関を示す図。
【図４６】実施例のΔＶｓｈの累積相対度数を示す図。
【発明を実施するための形態】
【００３０】  以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００３１】  また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００３２】  また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００３３】  また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３４】  また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は、半導体装置を有する場合がある。
【００３５】  また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
【００３６】  また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
【００３７】  なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
【００３８】  また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３９】  また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
【００４０】  また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００４１】  また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００４２】  例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００４３】  ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４４】  ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００４５】  ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００４６】  ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００４７】  なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００４８】  なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００４９】  例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００５０】  または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００５１】  なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００５２】  なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００５３】  なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
【００５４】  本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ  ＦＥＴと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００５５】（実施の形態１）
【００５６】＜半導体装置の構成例１＞
以下では、本発明の一態様に係るトランジスタ１０００を有する半導体装置の一例について説明する。
【００５７】  図１（Ａ）は、トランジスタ１０００を有する半導体装置の上面図である。図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０００のチャネル幅方向の断面図でもある。図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００５８】  図１（Ａ）乃至（Ｃ）に示すように、トランジスタ１０００は、基板（図示せず）の上に配置された絶縁体４０２と、絶縁体４０２上に配置された酸化物上の酸化物４０６ａと、酸化物４０６ａ上の酸化物４０６ｂと、酸化物４０６ｂの上面と接する領域を有する導電体４１６ａ１および導電体４１６ａ２と、酸化物４０６ｂの上面と導電体４１６ａ１とが接する界面近傍、ならびに酸化物４０６ｂの上面と導電体４１６ａ２とが接する界面近傍の領域４０７と、導電体４１６ａ１上のバリア膜４１７ａ１と、導電体４１６ａ２上のバリア膜４１７ａ２と、導電体４１６ａ１の側面、導電体４１６ａ２の側面、バリア膜４１７ａ１の側面、バリア膜４１７ａ２の側面および酸化物４０６ｂの上面と接する領域を有する酸化物４０６ｃと、酸化物４０６ｃ上の酸化物４０６ｄと、酸化物４０６ｄ上の絶縁体４１２と、酸化物４０６ｂの上面と酸化物４０６ｃ、酸化物４０６ｄおよび絶縁体４１２を介して互いに重なる領域を有する導電体４０４ａと、導電体４０４ａ上の導電体４０４ｂと、導電体４０４ｂ上の絶縁体４１８と、を有する。
【００５９】  以下において、酸化物４０６ａ、酸化物４０６ｂ、酸化物４０６ｃおよび酸化物４０６ｄをまとめて酸化物４０６という場合がある。また、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４という場合がある。なお、トランジスタ１０００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。
【００６０】  また、本半導体装置は、トランジスタ１０００を覆う様に、絶縁体４１０が配置され、絶縁体４１０上の絶縁体４２０と、絶縁体４２０上の絶縁体４１５を有する。また、絶縁体４１５、絶縁体４２０、絶縁体４１０およびバリア膜４１７ａ１を通り導電体４１６ａ１に達する第１の開口と、絶縁体４１５、絶縁体４２０、絶縁体４１０およびバリア膜４１７ａ２を通り導電体４１６ａ２に達する第２の開口と、を有する。また、第１の開口には、第１の開口の内壁に接して形成される絶縁体４５０ａと、絶縁体４５０ａの内側に形成される導電体４５１ａと、を有し、第２の開口には、第２の開口の内壁側面に接して形成される絶縁体４５０ｂと、絶縁体４５０ｂの内側に形成される導電体４５１ｂと、を有する。また、絶縁体４１５上にあって導電体４５１ａと接する領域を有する導電体４５２ａと、絶縁体４１５上にあって導電体４５１ｂと接する領域を有する導電体４５２ｂと、を有する。
【００６１】  絶縁体４２０としては、例えば、絶縁体４２０をスパッタリング法によって、酸素を有するプラズマを用いて成膜すると絶縁体４２０の下地層となる絶縁体４１０へ酸素を添加することができる。添加された酸素は過剰酸素となる。
【００６２】  絶縁体４５０ａおよび絶縁体４５０ｂは、水素や水などの不純物および酸素の透過を抑制する機能を有することが好ましい。この様な機能を有することで、例えば、絶縁体４１０に含まれる過剰酸素が導電体４５１ａおよび導電体４５１ｂに吸収されることを防ぐことができるので該過剰酸素を効率よく酸化物４０６に供給し、酸化物４０６中の欠陥を修復することができる。さらに、導電体４５１ａおよび導電体４５１ｂに含まれる水素や水などの不純物が外方に拡散することを防ぐことができるので、該不純物が酸化物４０６に拡散して酸化物４０６中の欠陥の増加を防ぐことができる。
【００６３】  絶縁体４５０ａおよび絶縁体４５０ｂとしては、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。
【００６４】  また、絶縁体４５０ａおよび絶縁体４５０ｂを、水素や水などの不純物および酸素の透過を抑制する機能を有する導電体４５３ａおよび導電体４５３ｂに置き換えてもよい。この様な機能を有する導電体を用いることで、導電体４５３ａおよび導電体４５３ｂは、上述の絶縁体４５０ａおよび絶縁体４５０ｂと同様の効果を有する。導電体４５３ａおよび導電体４５３ｂとしては、例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることができる。絶縁体４５０ａおよび絶縁体４５０ｂを導電体４５３ａおよび導電体４５３ｂに置き換えた一例を図２に示す（図２（Ａ）乃至（Ｃ）参照。）。
【００６５】  また、トランジスタ１０００は、基板の上に絶縁体４３２を配置する構成にしてもよい。また、絶縁体４３２の上に配置された絶縁体４３０と、絶縁体４３０に埋め込まれるように配置された導電体４４０と、を有する構成にしてもよい。また、絶縁体４３０の上に絶縁体４０１を配置し、絶縁体４０１の上に絶縁体３０１を配置する構成にしてもよい。また、トランジスタ１０００は、絶縁体４０１および絶縁体３０１に埋め込まれるように配置された導電体３１０を有する構成にしてもよい。ここで、導電体３１０は、導電体４４０の上に接して設けられ、酸化物４０６および導電体４０４と重なるように配置されることが好ましい。また、絶縁体３０１と導電体３１０の上に配置された絶縁体３０２と、絶縁体３０２の上に配置された絶縁体３０３と、を有し、絶縁体３０３の上に絶縁体４０２を配置する構成にしてもよい。
【００６６】  導電体４４０は、絶縁体４３０の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体４３０の上面の高さは同程度にできる。なお、トランジスタ１０００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。
【００６７】  導電体３１０は、絶縁体４０１および絶縁体３０１の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体３０１の上面の高さは同程度にできる。なお、トランジスタ１０００では、導電体３１０ａおよび導電体３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。
【００６８】  導電体４０４は、チャネル幅方向に延伸されて配置されている。また、導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【００６９】  導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体３１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体４４０の上に積層して、絶縁体４０１および絶縁体３０１に埋め込まれた導電体３１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体４０１および絶縁体３０１などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ１０００の信頼性を向上させることができる。よって、絶縁体４０１および絶縁体３０１の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ１０００のチャネル長方向に延伸されてもよい。
【００７０】  図１（Ｂ）および（Ｃ）において、絶縁体４１８の端部、絶縁体４１２の端部、酸化物４０６ｄおよび酸化物４０６ｃの端部は面一であり、チャネル長方向においては、バリア膜４１７ａ１上およびバリア膜４１７ａ２上に配置され、チャネル幅方向の一方においては、絶縁体４０２上に配置される。
【００７１】  トランジスタ１０００において、導電体４０４は第１のゲート電極としての機能を有する。導電体４０４は、導電体４０４ａおよび導電体４０４ｂの積層構造とすることができる。例えば、酸素の透過を抑制する機能を有する導電体４０４ａを導電体４０４ｂの下層に成膜することで導電体４０４ｂの酸化を防ぐことができる。または、導電体４０４が酸化耐性を有する金属を有することが好ましい。または、酸化物導電体などを用いてもよい。絶縁体４１２は第１のゲート絶縁体としての機能を有する。
【００７２】  また、導電体４１６ａ１および導電体４１６ａ２は、ソース電極またはドレイン電極としての機能を有する。また、導電体４１６ａ１および導電体４１６ａ２は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を上層に成膜することで導電体４１６ａ１および導電体４１６ａ２の酸化を防ぐことができる。または、導電体４１６ａ１および導電体４１６ａ２が酸化耐性を有する金属を有することが好ましい。または、酸化物導電体などを用いてもよい。
【００７３】  また、バリア膜４１７ａ１およびバリア膜４１７ａ２は、水素や水などの不純物および酸素の透過を抑制する機能を有する。バリア膜４１７ａ１は、導電体４１６ａ１上にあって、導電体４１６ａ１への酸素の拡散を防止する。バリア膜４１７ａ２は、導電体４１６ａ２上にあって、導電体４１６ａ２への酸素の拡散を防止する。
【００７４】  トランジスタ１０００において、酸化物４０６ｂおよび酸化物４０６ｃはチャネル形成領域を有する。即ち、トランジスタは、導電体４０４に印加する電位によって、酸化物４０６ｂおよび酸化物４０６ｃが有するチャネル形成領域の抵抗を制御することができる。即ち、導電体４０４に印加する電位によって、導電体４１６ａ１と導電体４１６ａ２との間の導通・非導通を制御することができる。
【００７５】  また、酸化物４０６ｂは、酸化物４０６ｂの上面と、導電体４１６ａ１および導電体４１６ａ２と、が接する界面近傍に領域４０７を有する。領域４０７は、導電体４１６ａ１および導電体４１６ａ２となる導電体の成膜時に酸化物４０６ｂの上面近傍がダメージを受けることで形成される。領域４０７は、低抵抗な領域であり、導電体４１６ａ１および導電体４１６ａ２と、酸化物４０６ｂとの接触抵抗を低くすることができて好ましい。領域４０７をｎ＋領域と呼ぶことができる。
【００７６】  図１（Ｃ）に示すように、第１のゲート電極の機能を有する導電体４０４は、第１のゲート絶縁体の機能を有する絶縁体４１２を介して酸化物４０６ｂの全体、酸化物４０６ｃの一部および酸化物４０６ｄの一部を覆うように配される。従って、第１のゲート電極としての機能を有する導電体４０４の電界によって、酸化物４０６ｂの全体、酸化物４０６ｃの一部および酸化物４０６ｄの一部を電気的に取り囲むことができる。第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【００７７】  さらに、図１（Ｂ）に示すように、酸化物４０６ｂ、および酸化物４０６ｃで、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１および導電体４１６ａ２を挟み込む形状とすることで、ソース電極またはドレイン電極と接触する面積を大きくすることができる。従って、酸化物４０６ｂおよび酸化物４０６ｃと、導電体４１６ａ１および導電体４１６ａ２と、の接触面積が大きくなり、コンタクト抵抗が下げられて好ましい。
【００７８】  また、トランジスタ１０００のチャネル形成領域は、ソース電極と、ドレイン電極の間に位置し、チャネル形成領域と、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１および導電体４１６ａ２と、は、それぞれ、酸化物４０６ａの底面からの高さが略等しい。このような構成とすることで、トランジスタ１０００がオン状態において、ソース電極とドレイン電極間のチャネル形成領域の電流を妨げる段差が、無いかまたは小さくすることができるので、大きなオン電流が得られるので好適である。
【００７９】  酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。ただし、酸化物の代わりに、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
【００８０】  酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【００８１】  一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。従って、酸素欠損が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の酸素欠損はできる限り低減されていることが好ましい。
【００８２】  酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【００８３】  ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【００８４】  なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【００８５】  ここで、酸化物４０６ｂおよび酸化物４０６ｃに用いるＩｎ−Ｍ−Ｚｎ酸化物は、例えば、それぞれＩｎ原子の方が元素Ｍ原子より多いことが好ましい。この場合、酸化物４０６ｂおよび酸化物４０６ｃは、それぞれＩｎよりも元素Ｍの割合が少ない領域を有する。このような酸化物とすることでトランジスタ１０００の移動度が上がり、キャリア密度も高くなる。
【００８６】  ここで、例えば、酸化物４０６ｂと、酸化物４０６ｃと、を等しいか、または近傍の組成の酸化物半導体を用いると好ましい。または、例えば、酸化物４０６ｂと、酸化物４０６ｃとは、同じスパッタリングターゲット部材を用いて成膜することが好ましい。または、例えば、酸化物４０６ｂと、酸化物４０６ｃとは、概ね同じ組成を有するスパッタリングターゲット部材を用いて成膜することが好ましい。または、例えば、酸化物４０６ｂと、酸化物４０６ｃとは、概ね同じプロセス条件（例えば、成膜温度、酸素ガスの比率など）で成膜することが好ましい。
【００８７】  または、例えば、酸化物４０６ｂと、酸化物４０６ｃとは、異なる組成を有するスパッタリングターゲット部材を用いて成膜してもよい。例えば、酸化物４０６ｂと、酸化物４０６ｃとの、プロセス条件（例えば、成膜温度、酸素ガスの比率など）を適宜調整することで、酸化物４０６ｂと、酸化物４０６ｃと、を等しいか、または近傍の組成の酸化物半導体を成膜することができる場合がある。酸化物４０６ｂおよび酸化物４０６ｃに組成の近い酸化物半導体を用いるほど好ましい場合があるが、要求される厚さや機能が異なるため、最適な成膜条件も異なってくる場合がある。したがって、異なる組成を有するスパッタリングターゲット部材を用いて、酸化物４０６ｂと、酸化物４０６ｃと、を成膜することで、等しいか、または近傍の組成のスパッタリングターゲット部材を用いた場合よりも、酸化物４０６ｂと酸化物４０６ｃとの組成を近付けることができて好ましい場合がある。
【００８８】  酸化物４０６ｂと、酸化物４０６ｃと、を等しいか、または近傍の組成とすることで、酸化物４０６ｂのバンドギャップおよび電子親和力と、酸化物４０６ｃのバンドギャップおよび電子親和力と、は等しいか、差が小さくなる。特に、組成だけでなく、プロセス条件も概ね同じであれば、酸化物４０６ｂのバンドギャップおよび電子親和力と、酸化物４０６ｃのバンドギャップおよび電子親和力と、は等しいか、差が小さくなる。従って、酸化物４０６ｂと、酸化物４０６ｃと、の界面準位密度を低減することができる。界面準位密度を低減することで、トランジスタ１０００のオン電流の低下を防止することができる。尚、電子親和力は、伝導帯下端のエネルギー値Ｅｃと言い換えることができる。酸化物４０６ｂのＥｃと、酸化物４０６ｃのＥｃと、の差は小さい方が好ましく、０ｅＶ以上０．１５ｅＶ以下、より好ましくは、０Ｖ以上０．０７ｅＶとする。また、酸化物４０６ｂのバンドギャップと、酸化物４０６ｃのバンドギャップと、の差は小さい方が好ましく、０．１５ｅＶ以下とする。
【００８９】  また、例えば、酸化物４０６ｃと、酸化物４０６ｄと、異なるバンドギャップおよびＥｃの酸化物半導体を用いると好ましい。具体的には、例えば、酸化物４０６ｄのＥｃは、酸化物４０６ｃのＥｃより小さく、酸化物４０６ｄのＥｃと、酸化物４０６ｃのＥｃと、の差は、０．２ｅＶ以上０．４ｅＶ以下が好ましい。また、酸化物４０６ｄのバンドギャップは、酸化物４０６ｃのバンドギャップより大きく、酸化物４０６ｄのバンドギャップと、酸化物４０６ｃのバンドギャップと、の差は、０．４ｅＶ以上０．７ｅＶ以下が好ましい。このような構成とすることにより、埋め込みチャネルを実現することができる。つまり、酸化物４０６ｄと絶縁体４１２との界面近傍ではなく、酸化物４０６ｃと、酸化物４０６ｄとの界面近傍において、より多くの電流が流れるようなパスが形成されることになる。そのため、電流パスにおいて、界面近傍でのトラップ準位を少なくすることが出来る。その結果、オン電流の増大や、信頼性の向上などを図ることができる。
【００９０】  酸化物４０６ａおよび酸化物４０６ｄに用いるＩｎ−Ｍ−Ｚｎ酸化物は、例えば、それぞれ元素Ｍ原子の方がＩｎ原子より多いことが好ましい。この場合、酸化物４０６ｂおよび酸化物４０６ｃは、それぞれＩｎよりも元素Ｍの割合が多い領域を有する。酸化物４０６ａおよび酸化物４０６ｄをこのような組成とすることで、酸化物４０６ａのバンドギャップおよびＥｃと、酸化物４０６ｂのバンドギャップおよびＥｃとは、異なる大きさとすることができる。また、酸化物４０６ｃのバンドギャップおよびＥｃと、酸化物４０６ｄのバンドギャップおよびＥｃとは、異なる大きさとすることができる。
【００９１】  または、例えば、酸化物４０６ｃと、酸化物４０６ｄとは、概ね同じ組成を有するスパッタリングターゲット部材を用いつつ、異なるプロセス条件で成膜してもよい。または、酸化物４０６ｃと、酸化物４０６ｄとは、同じスパッタリングターゲット部材を用いつつ、異なるプロセス条件で成膜してもよい。これにより、酸化物４０６ｃのバンドギャップおよびＥｃと、酸化物４０６ｄのバンドギャップおよびＥｃとは、異なる大きさとすることができる場合がある。
【００９２】  または、例えば、酸化物４０６ｂと、酸化物４０６ｃと、酸化物４０６ｄとにおいて、概ね同じ組成を有するスパッタリングターゲット部材を用いつつ、それぞれで異なるプロセス条件で成膜してもよい。例えば、酸化物４０６ｂと、酸化物４０６ｃとは、概ね同じプロセス条件で成膜し、酸化物４０６ｃと、酸化物４０６ｄとは、それぞれ異なるプロセス条件で成膜してもよい。
【００９３】  または、例えば、酸化物４０６ａと、酸化物４０６ｄとは、概ね同じ組成の酸化物半導体を用いてもよい。または、例えば、酸化物４０６ａと、酸化物４０６ｄとは、同じスパッタリングターゲット部材を用いて成膜してもよい。または、例えば、酸化物４０６ａと、酸化物４０６ｄとは、概ね同じ組成を有するスパッタリングターゲット部材を用いて成膜してもよい。または、例えば、酸化物４０６ａと、酸化物４０６ｄとは、概ね同じプロセス条件（例えば、成膜温度、酸素ガスの比率など）で成膜してもよい。または、例えば、酸化物４０６ａと、酸化物４０６ｄとは、異なる組成を有するスパッタリングターゲット部材を用いて成膜してもよい。例えば、酸化物４０６ａと、酸化物４０６ｄとの、プロセス条件（例えば、成膜温度、酸素ガスの比率など）を適宜調整することで、酸化物４０６ａと、酸化物４０６ｄと、を等しいか、または近傍の組成の酸化物半導体を成膜することができる場合がある。
【００９４】  酸化物４０６ａと、酸化物４０６ｄと、を等しいか、または近傍の組成とすることで、酸化物４０６ａのバンドギャップおよびＥｃと、酸化物４０６ｄのバンドギャップおよびＥｃと、は等しいか、差が小さくなる。特に、組成だけでなく、プロセス条件も概ね同じであれば、酸化物４０６ａのバンドギャップおよびＥｃと、酸化物４０６ｄのバンドギャップおよびＥｃと、は等しいか、差が小さくなる。酸化物４０６ａのＥｃと、酸化物４０６ｄのＥｃと、の差は小さい方が好ましく、０ｅＶ以上０．１５ｅＶ以下、より好ましくは、０Ｖ以上０．０７ｅＶとする。また、酸化物４０６ａのバンドギャップと、酸化物４０６ｄのバンドギャップと、の差は小さい方が好ましく、０．１５ｅＶ以下とする。
【００９５】  トランジスタ１０００は、酸化物４０６ｂおよび酸化物４０６ｃよりも広いバンドギャップを有する、酸化物４０６ａおよび酸化物４０６ｄによって、酸化物４０６ｂおよび酸化物４０６ｃを挟む構成となっており、埋め込みチャネルを実現することができる。つまり、このような構成は、酸化物４０６ａと、酸化物４０６ｃとの界面近傍および酸化物４０６ｃと、酸化物４０６ｄとの界面近傍において、より多くの電流が流れるようなパスが形成されることになる。そのため、電流パスにおいて、それぞれの界面近傍でのトラップ準位を少なくすることが出来る。その結果、オン電流の増大や、信頼性の向上などを図ることができる。なお、これらの場合、酸化物４０６ｄと、酸化物４０６ｂとは、異なる組成の酸化物半導体を用いていてもよいし、概ね同じ組成の酸化物半導体を用いていてもよい。
【００９６】  または、例えば、酸化物４０６ａと、酸化物４０６ｂと、酸化物４０６ｃと、酸化物４０６ｄとにおいて、概ね同じ組成を有するスパッタリングターゲット部材を用いつつ、それぞれで異なるプロセス条件で成膜してもよい。例えば、酸化物４０６ｂと、酸化物４０６ｃとは、概ね同じプロセス条件で成膜し、酸化物４０６ａと、酸化物４０６ｄとは、概ね同じプロセス条件で成膜し、酸化物４０６ａと、酸化物４０６ｂとは、それぞれ異なるプロセス条件で成膜してもよい。
【００９７】  電子親和力またはＥｃは、図１７に示すように、真空準位Ｅｖａｃと価電子帯上端のエネルギーＥｖとの差であるイオン化ポテンシャルＩｐと、バンドギャップＥｇから求めることができる。イオン化ポテンシャルＩｐは、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。バンドギャップＥｇは、例えば、分光エリプソメータを用いて測定することができる。
【００９８】  また、トランジスタ１０００の構成において、酸化物４０６ｂの上面、および側面に、ソース電極またはドレイン電極を形成する際の加工ダメージが生じる場合がある。つまり、酸化物４０６ｂと、酸化物４０６ｃとの界面近傍に加工ダメージによる欠陥が生じる場合がある。酸化物４０６ｂと、酸化物４０６ｃとを等しいか、または近傍の組成の酸化物半導体を用いることで、酸化物４０６ｂのＥｃと、酸化物４０６ｃと、のＥｃ差は同じか小さいので、チャネルが形成される領域は、酸化物４０６ｂと、酸化物４０６ｃとの界面近傍だけではなく、酸化物４０６ｃより小さいＥｃである酸化物４０６ｄと酸化物４０６ｃと、の界面近傍にも形成される。
【００９９】  よって、加工ダメージを有する酸化物４０６ｂと、酸化物４０６ｃとの界面近傍の影響を小さくすることができる。さらに、酸化物４０６ｃとなる酸化物、酸化物４０６ｄとなる酸化物および第１のゲート絶縁体としての機能を有する絶縁体４１２となる絶縁体を積層して成膜した後に、酸化物４０６ｃとなる酸化物、酸化物４０６ｄとなる酸化物および絶縁体４１２となる絶縁体を加工し、酸化物４０６ｃ、酸化物４０６ｄおよび絶縁体４１２を形成すれば、酸化物４０６ｃと、酸化物４０６ｄと、の界面近傍および酸化物４０６ｄと、絶縁体４１２と、の界面近傍は、加工によるダメージの影響を受けず良好となる。
【０１００】  以上により、トランジスタ１０００の信頼性を向上させることができる。また、酸化物４０６ｂの全体、酸化物４０６ｃの一部および酸化物４０６ｄの一部が、導電体４０４の電界によって取り囲まれていることから非導通時の電流（オフ電流）を小さくすることができる。
【０１０１】  また、トランジスタ１０００は、第１のゲート電極としての機能を有する導電体４０４と、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１および導電体４１６ａ２と、は重なる領域を有することで、導電体４０４と、導電体４１６ａ１と、で形成される寄生容量および、導電体４０４と、導電体４１６ａ２と、で形成される寄生容量を有する。
【０１０２】  トランジスタ１０００の構成は、導電体４０４と、導電体４１６ａ１と、の間には、絶縁体４１２、酸化物４０６ｃおよび酸化物４０６ｄに加えて、バリア膜４１７ａ１を有していることで、該寄生容量を小さくすることができる。同様に、導電体４０４と、導電体４１６ａ２と、の間には、絶縁体４１２、酸化物４０６ｃおよび酸化物４０６ｄに加えて、バリア膜４１７ａ２を有していることで、該寄生容量を小さくすることができる。よって、トランジスタ１０００は、周波数特性に優れたトランジスタとなる。
【０１０３】  また、トランジスタ１０００を上記の構成とすることで、トランジスタ１０００の動作時、例えば、導電体４０４と、導電体４１６ａ１または導電体４１６ａ２との間に電位差が生じた時に、導電体４０４と、導電体４１６ａ１または導電体４１６ａ２と、の間のリーク電流を低減または防止することができる。
【０１０４】  上述のようにトランジスタ１０００は、酸化物４０６ｄを有する構造である。このような構造であれば、単位面積当たりのトランジスタの配置密度（トランジスタ密度）が高い回路であっても、トランジスタ密度が低い回路であっても、それぞれのトランジスタは、同様の特性および高い信頼性を有する。つまり、トランジスタ特性およびトランジスタ信頼性のトランジスタ密度依存性の小さいトランジスタとすることができる。
【０１０５】  例えば、チャネル形成領域の欠陥密度が高いとトランジスタの信頼性は低下する。本発明の一態様に係るトランジスタは、酸化物４０６ｂまたは／および酸化物４０６ｃがチャネル形成領域を有するため、該領域に欠陥を形成しないことが信頼性を高くするために有効である。
【０１０６】  トランジスタの密度依存性が小さい理由としては、酸化物４０６ｄに、チャネル形成領域を有する酸化物４０６ｂおよび酸化物４０６ｃと比較して、より酸素の透過を抑制する機能を有する組成を用いることに起因する。例えば、酸化物４０６ｄが酸素の透過を抑制する機能を有することにより、酸化物４０６ｂおよび酸化物４０６ｃの酸素がゲート絶縁膜としての機能を有する絶縁体４１２へ奪われることを抑制することができる。従って、酸化物４０６ｂおよび酸化物４０６ｃ中の酸素欠損の増加を防止し、高い信頼性を有するトランジスタとすることができる。
【０１０７】  また、酸素は酸化物４０６ｂおよび酸化物４０６ｃの酸素欠損を低減し、キャリア密度を下げるために有効であるが、その存在形態によっては欠陥となり、信頼性低下の要因となりうる。例えば、トランジスタ密度が低い回路は、トランジスタ密度が高い回路と比較して、絶縁体４１２中の過剰酸素量が多く（過剰酸素濃度が高く）、過剰酸素に起因した信頼性低下が起こりやすい状況である可能性が考えられる。
【０１０８】  酸化物４０６ｄは、酸化物４０６ｂおよび酸化物４０６ｃと比較して、元素ＭとＩｎの比率において、元素Ｍの比率、具体的にはＧａの比率が高く、酸素との結合力が酸化物４０６ｂおよび酸化物４０６ｃよりも高い。したがって、酸化物４０６ｄが、より酸素の透過を抑制する機能を有することにより、絶縁体４１２経由の過剰酸素が酸化物４０６ｂ、酸化物４０６ｃまたは／および酸化物４０６ｄに入り過ぎることを防止できるので、上述のような過剰酸素に起因した信頼性低下を防止することができる。酸化物４０６ｄは、絶縁体４１２よりも過剰酸素を透過しにくい。
【０１０９】  以上により、トランジスタ１０００を上述の構成とすることで、トランジスタ１０００を有する半導体装置は、トランジスタ特性およびトランジスタ信頼性のトランジスタ密度依存性が小さいので、回路設計の自由度が広がるので好ましい。また、高性能で、かつ、信頼性の高い半導体装置を得ることができる。
【０１１０】＜半導体装置の構成例２＞
以下では、本発明の一態様に係るトランジスタ１０００ａを有する半導体装置の一例について説明する。
【０１１１】  図３（Ａ）は、トランジスタ１０００ａを有する半導体装置の上面図である。図３（Ｂ）は、図３（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０００ａのチャネル長方向の断面図でもある。また、図３（Ｃ）は、図３（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０００ａのチャネル幅方向の断面図でもある。図３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１１２】  本半導体装置は、トランジスタ１０００ａを覆う絶縁体４１０の上面が平坦化されておらず、絶縁体４２０上に、絶縁体４２２が配される構成となっているところが、トランジスタ１０００を有する半導体装置と異なる。
【０１１３】  本半導体装置は、絶縁体４１０の上面が平坦化されていないので、絶縁体４１０の上面の絶縁体４２０の被覆性が悪くなる場合がある。このために絶縁体４２０上の絶縁体４２２は、被覆性の優れたＡＬＤ法を用いて成膜することが好ましい。このような膜を用いることで、例えば、絶縁体４２０に生じたピンホールやボイドなどの欠陥を絶縁体４２２によって覆うことができることがあるので好ましい。
【０１１４】  トランジスタ１０００ａの構成とすることで、過剰酸素を有する絶縁体４１０と、絶縁体４５０ａおよび絶縁体４５０ｂが接する表面積を小さくすることができる。該表面積を小さくすることで、絶縁体４１０が有する過剰酸素が、絶縁体４５０および絶縁体４５０ｂを介して、導電体４５１ａおよび導電体４５１ｂへの拡散を最小限にすることができる。
【０１１５】  また、絶縁体４５０ａおよび絶縁体４５０ｂを、水素や水などの不純物および酸素の透過を抑制する機能を有する導電体４５３ａおよび導電体４５３ｂに置き換えてもよい。この様な機能を有する導電体を用いることで、導電体４５３ａおよび導電体４５３ｂは、上述の絶縁体４５０ａおよび絶縁体４５０ｂと同様の効果を有する。導電体４５３ａおよび導電体４５３ｂとしては、例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることができる。絶縁体４５０ａおよび絶縁体４５０ｂを導電体４５３ａおよび導電体４５３ｂに置き換えた一例を図４に示す（図４（Ａ）乃至（Ｃ）参照。）。
【０１１６】  その他の構成および効果については、トランジスタ１０００を参酌する。
【０１１７】＜半導体装置の構成例３＞
以下では、本発明の一態様に係るトランジスタ１０００ｂを有する半導体装置の一例について説明する。
【０１１８】  図５（Ａ）は、トランジスタ１０００ｂを有する半導体装置の上面図である。図５（Ｂ）は、図５（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０００ｂのチャネル長方向の断面図でもある。また、図５（Ｃ）は、図５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０００ｂのチャネル幅方向の断面図でもある。図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１１９】  本半導体装置は、トランジスタ１０００ｂを覆う様に、絶縁体４０８ａが配置され、絶縁体４０８ａ上に絶縁体４０８ｂが配置され、絶縁体４１０および絶縁体４２０が配置されない構成となっているところが、トランジスタ１０００を有する半導体装置と異なる。
【０１２０】  絶縁体４０８ａとしては、例えば、スパッタリング法によって、酸素を有するプラズマを用いて成膜すると該酸化物の下地層となる絶縁体４１２および絶縁体４０２へ酸素を添加することができる。添加された酸素は過剰酸素となる。また、絶縁体４０８ｂとしては、被覆性の優れたＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いて成膜した膜を用いることで、例えば、絶縁体４０８ａに生じたピンホールやボイドなどの欠陥を絶縁体４０８ｂによって覆うことができることがあるので好ましい。その他の構成および効果については、トランジスタ１０００を参酌する。
【０１２１】＜半導体装置の構成例４＞
以下では、本発明の一態様に係るトランジスタ１０００ｃを有する半導体装置の一例について説明する。
【０１２２】  図６（Ａ）は、トランジスタ１０００ｃを有する半導体装置の上面図である。図６（Ｂ）は、図６（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ１０００ｃのチャネル長方向の断面図でもある。また、図６（Ｃ）は、図６（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ１０００ｃのチャネル幅方向の断面図でもある。図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１２３】  トランジスタ１０００ｃは、導電体３１０を有さない構成であるところが、トランジスタ１０００と異なる。つまり、トランジスタ１０００ｃは、絶縁体３０１に埋め込まれるように配置された導電体４４０を有する構成である。その他の構成および効果については、トランジスタ１０００を参酌する。
【０１２４】＜半導体装置の構成例５＞
以下では、本発明の一態様に係るトランジスタ２０００を有する半導体装置の一例について説明する。トランジスタ２０００は、酸化物４０６ｄを有し、上述のトランジスタ１０００を有する半導体装置と同じ基板上に作製することができる。
【０１２５】  図７（Ａ）は、トランジスタ２０００を有する半導体装置の上面図である。図７（Ｂ）は、図７（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０００のチャネル長方向の断面図でもある。また、図７（Ｃ）は、図７（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２０００のチャネル幅方向の断面図でもある。図７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１２６】  図７（Ａ）乃至（Ｃ）に示すように、トランジスタ２０００は、基板（図示せず）の上に配置された絶縁体４０２と、絶縁体４０２上の酸化物４０６ａ２および酸化物４０６ａ３と、酸化物４０６ａ２上および酸化物４０６ａ３上の酸化物４０６ｂ２および酸化物４０６ｂ３と、酸化物４０６ｂ２の上面と接する領域を有する導電体４１６ａ１と、酸化物４０６ｂ３の上面と接する領域を有する導電体４１６ａ２と、酸化物４０６ｂ２の上面と導電体４１６ａ１とが接する界面近傍、ならびに酸化物４０６ｂ３の上面と導電体４１６ａ２とが接する界面近傍の領域４０７と、導電体４１６ａ１上のバリア膜４１７ａ１と、導電体４１６ａ２上のバリア膜４１７ａ２と、導電体４１６ａ１の側面、導電体４１６ａ２の側面、酸化物４０６ｂ２の上面および側面、酸化物４０６ｂ３の側面および上面、酸化物４０６ａ２の側面、酸化物４０６ａ３の側面と接する領域を有する酸化物４０６ｃと、酸化物４０６ｃ上の酸化物４０６ｄと酸化物４０６ｄ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４０４上の絶縁体４１８と、を有する。
【０１２７】  また、トランジスタ２０００は、基板の上に絶縁体４３２を配置する構成にしてもよい。また、絶縁体４３２の上に配置された絶縁体４３０と、絶縁体４３０に埋め込まれるように配置された導電体４４０と、を有する構成にしてもよい。また、絶縁体４３０の上に絶縁体４０１を配置し、絶縁体４０１の上に絶縁体３０１を配置する構成にしてもよい。また、トランジスタ２０００は、絶縁体４０１および絶縁体３０１に埋め込まれるように配置された導電体３１０を有する構成にしてもよい。ここで、導電体３１０は、導電体４４０の上に接して設けられ、酸化物４０６および導電体４０４と重なるように配置されることが好ましい。また、絶縁体３０１と導電体３１０の上に配置された絶縁体３０２と、絶縁体３０２の上に配置された絶縁体３０３と、を有し、絶縁体３０３の上に絶縁体４０２を配置する構成にしてもよい。ここで、酸化物４０６ａ２、酸化物４０６ｂ２、酸化物４０６ｂ３、酸化物４０６ｃおよび酸化物４０６ｄを酸化物４０６と呼ぶことができる。
【０１２８】  導電体４４０は、絶縁体４３０の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体４３０の上面の高さは同程度にできる。なお、トランジスタ２０００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。
【０１２９】  導電体３１０は、絶縁体４０１および絶縁体３０１の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体３０１の上面の高さは同程度にできる。なお、トランジスタ１０００では、導電体３１０ａおよび導電体３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。
【０１３０】  トランジスタ２０００において、導電体４０４は第１のゲート電極としての機能を有する。また、導電体４０４は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を下層に成膜することで導電体４０４の酸化を防ぐことができる。または、導電体４０４が酸化耐性を有する金属を有することが好ましい。または、酸化物導電体などを用いてもよい。絶縁体４１２は第１のゲート絶縁体としての機能を有する。
【０１３１】  また、導電体４１６ａ１および導電体４１６ａ２は、ソース電極またはドレイン電極としての機能を有する。また、導電体４１６ａ１および導電体４１６ａ２は、酸素の透過を抑制する機能を有する導電体と積層構造とすることができる。例えば酸素の透過を抑制する機能を有する導電体を上層に成膜することで導電体４１６ａ１および導電体４１６ａ２の酸化を防ぐことができる。または、導電体４１６ａ１および導電体４１６ａ２が酸化耐性を有する金属を有することが好ましい。または、酸化物導電体などを用いてもよい。
【０１３２】  また、バリア膜４１７ａ１およびバリア膜４１７ａ２は、水素などの不純物および酸素の透過を抑制する機能を有する。バリア膜４１７ａ１は、導電体４１６ａ１上にあって、導電体４１６ａ１への酸素の拡散を防止する。バリア膜４１７ａ２は、導電体４１６ａ２上にあって、導電体４１６ａ２への酸素の拡散を防止する。
【０１３３】  トランジスタ２０００は、図７（Ｂ）に示すように、酸化物４０６ａ２、酸化物４０６ｂ２および導電体４１６ａ１を含む層と、酸化物４０６ａ３、酸化物４０６ｂ３および導電体４１６ａ２を含む層とは、絶縁体４０２の上面の一部と、酸化物４０６ｃとが接する領域を挟むように配置されている。ここで、酸化物４０６ａ２、酸化物４０６ｂ２および導電体４１６ａ１を含む層と、酸化物４０６ａ３、酸化物４０６ｂ３および導電体４１６ａ２を含む層とが、互いに向かい合う側面を一方の側面、それぞれの層とが、向かい合わない反対側の側面を他方の側面と呼ぶことにする。
【０１３４】  酸化物４０６ｃは、導電体４１６ａ１の一方の側面および導電体４１６ａ２の一方の側面と接する領域を有する。さらに、酸化物４０６ｃは、酸化物４０６ｂ２の上面の一部と一方の側面、酸化物４０６ｂ３の上面の一部と一方の側面、酸化物４０６ａ２の一方の側面および酸化物４０６ａ３の一方の側面と接する領域も有する。つまり、一方の側面は、導電体４１６ａ１および導電体４１６ａ２が、酸化物４０６ｂ２および酸化物４０６ｂ３より後退し、階段状の形状を有する。また、他方の側面は、酸化物４０６ａ２、酸化物４０６ｂ２および導電体４１６ａ１と、酸化物４０６ａ３、酸化物４０６ｂ３および導電体４１６ａ２と、は概ね一致した形状を有する。つまり、他方の側面は、面一の形状を有する。
【０１３５】  トランジスタ２０００は、酸化物４０６ｄを有し、上述のトランジスタ１０００を有する半導体装置と同じ基板上に作製することができる。
【０１３６】  トランジスタ２０００は、導電体４０４に印加する電位によって、酸化物４０６の抵抗を制御することができる。即ち、導電体４０４に印加する電位によって、導電体４１６ａ１と導電体４１６ａ２との間の導通・非導通を制御することができる。
【０１３７】  トランジスタ２０００は、酸化物４０６ｃおよび酸化物４０６ｄにチャネルが形成されるので、上述のトランジスタ１０００とは異なる特性を有する。
【０１３８】  酸化物４０６ａ２および酸化物４０６ａ３は、酸化物４０６ａを加工して酸化物４０６ａ２と、酸化物４０６ａ３と、を形成するものであるから同じ組成の酸化物半導体である。同様に酸化物４０６ｂ２および酸化物４０６ｂ３は、酸化物４０６ｂを加工して酸化物４０６ｂ２と、酸化物４０６ｂ３と、を形成するものであるから同じ組成の酸化物半導体である。
【０１３９】  ここで、酸化物４０６ｂ２、酸化物４０６ｂ３および酸化物４０６ｃに用いるＩｎ−Ｍ−Ｚｎ酸化物は、それぞれＩｎの方が元素Ｍより多くの原子を含むことが好ましい。このような酸化物とすることでトランジスタ２０００の移動度が上がり、キャリア密度も高くなり好ましい。
【０１４０】  ここで酸化物４０６ｂ２および酸化物４０６ｂ３と、酸化物４０６ｃと、を等しいか、または近傍の組成とすることで、酸化物４０６ｂ２および酸化物４０６ｂ３のバンドギャップおよびＥｃと、酸化物４０６ｃのバンドギャップおよびＥｃと、は等しいか、差が小さくなる。従って、酸化物４０６ｂ２と、酸化物４０６ｃと、の界面準位密度および酸化物４０６ｂ３と、酸化物４０６ｃと、の界面準位密度を低減することができる。これらの界面準位密度を低減することで、トランジスタ２０００のオン電流の低下を防止することができる。酸化物４０６ｂ２および酸化物４０６ｂ３のＥｃと、酸化物４０６ｃのＥｃと、の差は小さい方が好ましく、０ｅＶ以上０．１５ｅＶ以下、より好ましくは、０Ｖ以上０．０７ｅＶ以下とする。また、酸化物４０６ｂ２および酸化物４０６ｂ３のバンドギャップと、酸化物４０６ｃのバンドギャップと、の差は小さい方が好ましく、０．１５ｅＶ以下とする。
【０１４１】  また、酸化物４０６ｄに用いるＩｎ−Ｍ−Ｚｎ酸化物は、元素Ｍの方がＩｎより多くの原子を含むことが好ましい。従って、酸化物４０６ｄは、酸化物４０６ｃと異なるバンドギャップおよびＥｃの酸化物半導体を用いる。酸化物４０６ｄのＥｃは、酸化物４０６ｃのＥｃより小さく、酸化物４０６ｄのＥｃと、酸化物４０６ｃのＥｃと、の差は、好ましくは、０．２ｅＶ以上０．４ｅＶ以下とする。また、酸化物４０６ｄのバンドギャップは、酸化物４０６ｃのバンドギャップより大きく、酸化物４０６ｄのバンドギャップと、酸化物４０６ｃのバンドギャップと、の差は０．４ｅＶ以上０．７ｅＶ以下が好ましい。
【０１４２】  また、トランジスタ２０００の構成において、酸化物４０６ｂ２および酸化物４０６ｂ３の上面および側面に、ソース電極またはドレイン電極を形成する際の加工ダメージが生じる場合がある。つまり、酸化物４０６ｂ２および酸化物４０６ｂ３と、酸化物４０６ｃとの界面近傍に加工ダメージによる欠陥が生じる場合がある。チャネル形成領域は、酸化物４０６ｃだけではなく、酸化物４０６ｃより小さいＥｃである酸化物４０６ｄと酸化物４０６ｃと、の界面近傍にも形成される。
【０１４３】  よって、加工ダメージを有する酸化物４０６ｂ２および酸化物４０６ｂ３と、酸化物４０６ｃとの界面近傍の影響を小さくすることができる。さらに、酸化物４０６ｃとなる酸化物、酸化物４０６ｄとなる酸化物および第１のゲート絶縁体としての機能を有する絶縁体４１２となる絶縁体を積層して成膜した後に、酸化物４０６ｃとなる酸化物、酸化物４０６ｄとなる酸化物および絶縁体４１２となる絶縁体を加工し、酸化物４０６ｃ、酸化物４０６ｄおよび絶縁体４１２を形成すれば、酸化物４０６ｃと、酸化物４０６ｄと、の界面近傍および酸化物４０６ｄと、絶縁体４１２と、の界面近傍は、加工によるダメージの影響を受けず良好となる。
【０１４４】  以上により、トランジスタ２０００の導通時の電流（オン電流）を大きくすることができる。また、信頼性を向上させることができる。
【０１４５】  また、トランジスタ２０００は、第１のゲート電極としての機能を有する導電体４０４ｂと、ソース電極またはドレイン電極としての機能を有する導電体４１６ａ１および導電体４１６ａ２と、は重なる領域を有することで、導電体４０４と、導電体４１６ａ１と、で形成される寄生容量および、導電体４０４と、導電体４１６ａ２と、で形成される寄生容量を有する。
【０１４６】  トランジスタ２０００の構成は、導電体４０４と、導電体４１６ａ１と、の間には、絶縁体４１２、酸化物４０６ｃおよび酸化物４０６ｄに加えて、バリア膜４１７ａ１を有していることで、該寄生容量を小さくすることができる。同様に、導電体４０４と、導電体４１６ａ２と、の間には、絶縁体４１２、酸化物４０６ｃおよび酸化物４０６ｄに加えて、バリア膜４１７ａ２を有していることで、該寄生容量を小さくすることができる。よって、トランジスタ２０００は、周波数特性に優れたトランジスタとなる。
【０１４７】  また、トランジスタ２０００を上記の構成とすることで、トランジスタ２０００の動作時、例えば、導電体４０４と、導電体４１６ａ１または導電体４１６ａ２との間に電位差が生じた時に、導電体４０４と、導電体４１６ａ１または導電体４１６ａ２と、の間のリーク電流を低減または防止することができる。
【０１４８】  また、導電体３１０は、第２のゲート電極としての機能を有する。導電体３１０ａは、導電性バリア膜としての機能を有する。導電体３１０ａは、導電体３１０ｂの底面および側面を包む様に配置することによって、導電体３１０ｂの酸化を防止することができる。
【０１４９】＜基板＞
トランジスタ１０００およびトランジスタ２０００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１５０】  また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１５１】  可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
【０１５２】＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
【０１５３】  トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体４３２、絶縁体４０１、絶縁体３０３、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４１８、絶縁体４２０、絶縁体４２２、絶縁体４５０ａおよび絶縁体４５０ｂとして、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
【０１５４】  水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０１５５】  また、例えば、絶縁体４３２、絶縁体４０１、絶縁体３０３、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４１８、絶縁体４２０、絶縁体４２２、絶縁体４５０ａおよび絶縁体４５０ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体４３２、絶縁体４０１、絶縁体３０３、絶縁体４０８ａ、絶縁体４０８ｂ、絶縁体４１８、絶縁体４２０、絶縁体４２２、絶縁体４５０ａおよび絶縁体４５０ｂは、酸化アルミニウムを有することが好ましい。
【０１５６】  また、例えば、絶縁体４０８ａまたは絶縁体４２０をスパッタリング法によって、酸素を有するプラズマを用いて成膜すると該酸化物の下地層となる絶縁体へ酸素を添加することができる。
【０１５７】  絶縁体４３０、絶縁体３０１、絶縁体３０２、絶縁体４０２および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４３０、絶縁体３０１、絶縁体３０２、絶縁体４０２および絶縁体４１２としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
【０１５８】  特に絶縁体４０２および絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４０２および絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体４０２および絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体４０２および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体４０２および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０１５９】  絶縁体４１０および絶縁体４１５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１０および絶縁体４１５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１０および絶縁体４１５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０１６０】  バリア膜４１７ａ１およびバリア膜４１７ａ２としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。バリア膜４１７ａ１およびバリア膜４１７ａ２によって、絶縁体４１０中の過剰酸素が、導電体４１６ａ１、導電体４１６ａ２への拡散することを防止することができる。
【０１６１】  バリア膜４１７ａ１およびバリア膜４１７ａ２としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
【０１６２】＜導電体＞
導電体４５１ａ、導電体４５１ｂ、導電体４５２ａ、導電体４５２ｂ、導電体４５３ａ、導電体４５３ｂ、導電体４０４ａ、導電体４０４ｂ、導電体４１６ａ１、導電体４１６ａ２、導電体３１０ａ、導電体３１０ｂ、導電体４４０ａおよび導電体４４０ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０１６３】  また、酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから侵入する水素を捕獲することができる場合がある。
【０１６４】  また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０１６５】  なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０１６６】＜酸化物４０６に適用可能な金属酸化物＞
酸化物４０６としては、金属酸化物を用いることが好ましい。ただし、酸化物４０６の代わりに、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
【０１６７】  以下に、本発明に係る酸化物４０６について説明する。酸化物４０６として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
【０１６８】  酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０１６９】  ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０１７０】  なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０１７１】＜金属酸化物の構成＞
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０１７２】  なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０１７３】  ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０１７４】  また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０１７５】  また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０１７６】  また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０１７７】  すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０１７８】＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１７９】  ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１８０】  ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１８１】  また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０１８２】  ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０１８３】  ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１８４】  ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０１８５】  酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０１８６】＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【０１８７】  なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１８８】  また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１８９】  また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１９０】  また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１９１】  従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１９２】＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
【０１９３】  酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１９４】  また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１９５】  また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１９６】  また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１９７】  不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【０１９８】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０１９９】（実施の形態２）
＜半導体装置の作製方法＞
以下では、本発明に係るトランジスタ１０００を有する半導体装置の作製方法を図１および図８乃至図１６を用いて説明する。また、図１および図８乃至図１６において、各図の（Ａ）は、上面図である。各図の（Ｂ）は各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、各図の（Ｃ）は、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。
【０２００】  まず、基板（図示しない）を準備し、当該基板上に絶縁体４３２を成膜する。絶縁体４３２の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【０２０１】  なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０２０２】  プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０２０３】  また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０２０４】  ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０２０５】  ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０２０６】  絶縁体４３２は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
【０２０７】  次に絶縁体４３２上に絶縁体４３０を成膜する。絶縁体４３０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体４３０として、ＣＶＤ法によって酸化シリコンを成膜する。
【０２０８】  次に、絶縁体４３０に絶縁体４３２に達する凹部を形成する。凹部とは、たとえば穴や開口部なども含まれる。凹部の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体４３２は、絶縁体４３０をエッチングして凹部を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、凹部を形成する絶縁体４３０に酸化シリコン膜を用いた場合は、絶縁体４３２は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
【０２０９】  凹部の形成後に、導電体４４０ａとなる導電体を成膜する。導電体４４０ａとなる導電体は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体４４０となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２１０】  本実施の形態では、導電体４４０ａとなる導電体として、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体４４０ａとしてこのような金属窒化物を用いることにより、後述する導電体４４０ｂで銅など拡散しやすい金属を用いても、当該金属が導電体４４０ａから外に拡散するのを防ぐことができる。
【０２１１】  次に、導電体４４０ａとなる導電体上に、導電体４４０ｂとなる導電体を成膜する。導電体４４０ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体４４０ｂとなる導電体として、銅などの低抵抗導電性材料を成膜する。
【０２１２】  次に、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行うことで、絶縁体４３０上の導電体４４０ａとなる導電体および導電体４４０ｂとなる導電体を除去する。その結果、凹部のみに、導電体４４０ａとなる導電体および導電体４４０ｂとなる導電体が残存することで上面が平坦な導電体４４０ａおよび導電体４４０ｂを含む導電体４４０を形成することができる。
【０２１３】  次に、導電体４４０および絶縁体４３０上に絶縁体４０１を成膜する。絶縁体４０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体４０１として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体４０１として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、導電体４４０ｂなどに銅など拡散しやすい金属を用いても、当該金属が絶縁体４０１より上の層に拡散するのを防ぐことができる。
【０２１４】  次に絶縁体４０１上に絶縁体３０１を成膜する。絶縁体３０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２１５】  次に、絶縁体３０１および絶縁体４０１に導電体４４０ｂに達する凹部を形成する。凹部とは、たとえば穴や開口部なども含まれる。凹部の形成はウエットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
【０２１６】  本実施の形態では、絶縁体４０１として、スパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、ＡＬＤ法によって酸化アルミニウムを成膜する。また、絶縁体３０１として、ＣＶＤ法によって酸化シリコンを成膜する。
【０２１７】  凹部の形成後に、導電体３１０ａとなる導電体を成膜する。導電体３１０ａとなる導電体は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体３１０ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２１８】  本実施の形態では、導電体３１０ａとなる導電体として、スパッタリング法によって窒化タンタルを成膜する。
【０２１９】  次に、導電体３１０ａとなる導電体上に、導電体３１０ｂとなる導電体を成膜する。導電体３１０ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２２０】  本実施の形態では、導電体３１０ｂとなる導電体として、ＣＶＤ法によって窒化チタンを成膜し、該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
【０２２１】  次に、ＣＭＰ処理を行うことで、絶縁体３０１上の導電体３１０ａとなる導電体および導電体３１０ｂとなる導電体を除去する。その結果、凹部のみに、導電体３１０ａとなる導電体および導電体３１０ｂとなる導電体が残存することで上面が平坦な導電体３１０ａおよび導電体３１０ｂを含む導電体３１０を形成することができる（図８（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２２２】  次に、絶縁体３０１上および導電体３１０上に絶縁体３０２を成膜する。絶縁体３０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２２３】  次に、絶縁体３０２上に絶縁体３０３を成膜する。絶縁体３０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２２４】  次に、絶縁体３０３上に絶縁体４０２を成膜する。絶縁体４０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２２５】  次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。第１の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体４０２に含まれる水素や水などの不純物を除去することなどができる。または、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体４０２内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第１の加熱処理は行わなくても良い場合がある。
【０２２６】  また、該加熱処理は、絶縁体３０２成膜後、絶縁体３０３の成膜後および絶縁体４０２の成膜後それぞれに行うこともできる。該加熱処理は、第１の加熱処理条件を用いることができるが、絶縁体３０２成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
【０２２７】  本実施の形態では、第１の加熱処理として、絶縁体４０２成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
【０２２８】  次に、絶縁体４０２上に酸化物４０６ａ１と酸化物４０６ｂ１を順に成膜する。なお、酸化物４０６ａ１と酸化物４０６ｂ１は、大気環境にさらさずに連続して成膜することが好ましい。この様に成膜することで、酸化物４０６ａ１上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化物４０６ａ１と、酸化物４０６ｂ１、との界面近傍を清浄に保つことができる。
【０２２９】  酸化物４０６ａ１と酸化物４０６ｂ１の成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２３０】  例えば、酸化物４０６ａ１と酸化物４０６ｂ１の成膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。
【０２３１】  特に、酸化物４０６ａ１の成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体４０２に供給される場合がある。
【０２３２】  なお、スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
【０２３３】  続いて、酸化物４０６ｂ１をスパッタリング法で形成する。この時、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
【０２３４】  酸化物４０６ｂ１に酸素欠乏型の酸化物半導体を用いる場合は、酸化物４０６ａ１に過剰酸素を含む酸化膜を用いることが好ましい。また、酸化物４０６ｂ１の成膜後に酸素ドープ処理を行ってもよい。
【０２３５】  なお、酸化物を、スパッタリング法により成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。例えば、成膜時の基板温度によっては、ターゲットにおける亜鉛（Ｚｎ）の原子数比よりも、膜における亜鉛（Ｚｎ）の原子数比が小さくなる場合がある。
【０２３６】  具体的な一例として、酸化物４０６ｂ１、および酸化物４０６ｃ１を、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜する場合について説明する。Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、スパッタリング法により、成膜した膜は、特にＺｎの原子数比が低下することがある。従って、成膜した膜はＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍をばらつく場合がある。
【０２３７】  また、同じ原子数比であるターゲットを用いて成膜した膜でも、他の成膜条件が異なる場合、厳密には、組成が異なる膜が成膜される場合がある。従って、本明細書において、酸化物４０６ｂ１、および酸化物４０６ｃ１を、同じ原子数比のターゲットを用いて成膜した場合、成膜された膜の原子数比は、等しい、または、その近傍であるとする。酸化物４０６ｂ１の組成が、酸化物４０６ｃ１の組成と近傍であるとは、インジウム（Ｉｎ）の原子数比が、１０ａｔｏｍｉｃ％以内で異なる場合を含む。
【０２３８】  本実施の形態では、酸化物４０６ａ１として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜し、酸化物４０６ｂ１として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。
【０２３９】  次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理条件を用いることができる。第２の加熱処理によって、酸化物４０６ａ１および酸化物４０６ｂ１中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
【０２４０】  次に、酸化物４０６ｂ１上に導電体４１６を成膜する。導電体４１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電体４１６として、導電性を有する酸化物、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物、または窒素を含むインジウムガリウム亜鉛酸化物を成膜し、該酸化物上に、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料、または、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを成膜してもよい。
【０２４１】  該酸化物は、酸化物４０６ａ１および酸化物４０６ｂ１中の水素を吸収および外方から拡散してくる水素を捕獲する機能を有する場合があり、トランジスタ１０００の電気特性および信頼性が向上することがある。または、該酸化物に代わりにチタンを用いても同様の機能を有する場合がある。本実施の形態では、導電体４１６として、窒化タンタルを成膜する。
【０２４２】  なお、導電体４１６の成膜時に、酸化物４０６ｂ１の上面近傍にダメージを与えることによって、領域４０７ａが形成される。領域４０７ａは、酸化物４０６ｂ１が低抵抗化された領域を有するので、導電体４１６と酸化物４０６ｂ１とのコンタクト抵抗が低抵抗化される。
【０２４３】  次に、導電体４１６上にバリア膜４１７を成膜する。バリア膜４１７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、バリア膜４１７として、酸化アルミニウムを成膜する。
【０２４４】  次に、バリア膜４１７上に導電体４１１を成膜する。導電体４１１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体４１１として、窒化タンタルを成膜する（図８（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２４５】  次に、リソグラフィー法によって、導電体４１１を加工し、導電体４１１ａを形成する。該加工においては、断面形状がテーパー形状を有することが好ましい。該テーパー角度は、基板底面と平行な面に対して、３０度以上７５度未満、好ましくは３０度以上７０度未満とする。このようなテーパー角度を有することによって、以降の成膜工程における膜の被覆性が向上する。また、該加工はドライエッチング法を用いることが好ましい。ドライエッチング法による加工は微細加工および上述のテーパー形状の加工に適している（図９（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２４６】  なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行うことができる。
【０２４７】  ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置などを用いることができる。
【０２４８】  次に、リソグラフィー法によって、レジスト４２１を形成する。
【０２４９】  次に、レジスト４２１をエッチングマスクとして、導電体４１１ａ、バリア膜４１７および導電体４１６をエッチングし、導電体４１１ａ１、導電体４１１ａ２、バリア膜４１７ａ、および導電体４１６ａを形成する（図１０（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２５０】  次に、レジスト４２１を除去した後に、導電体４１６ａ上であって、導電体４１１ａ１と導電体４１１ａ２と挟まれる領域のバリア膜４１７ａをエッチングし、バリア膜４１７ａ１およびバリア膜４１７ａ２を形成する。
【０２５１】  次に、導電体４１１ａ１、導電体４１１ａ２および導電体４１６ａの表面が露出している部分をエッチングマスクとして、酸化物４０６ａ１および酸化物４０６ｂ１を形成する。本実施の形態では、導電体４１１ａ１、導電体４１１ａ２および導電体４１６ａとして、窒化タンタルを用いるので、窒化タンタルのエッチング速度に対して酸化物４０６ａ１および酸化物４０６ｂ１のエッチング速度が速いエッチング条件を用いて加工することが好ましい。窒化タンタルのエッチング速度を１とすると、酸化物４０６ａ１および酸化物４０６ｂ１のエッチング速度は３以上５０以下、好ましくは、５以上３０以下とする（図１１（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２５２】  次に、導電体４１１ａ１、導電体４１１ａ２、および導電体４１６ａの表面が露出している部分をエッチングし、導電体４１６ａ１、導電体４１６ａ２を形成する（図１２（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２５３】  これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物４０６ａおよび酸化物４０６ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
【０２５４】  上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウエット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
【０２５５】  ウエット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
【０２５６】  次に、第３の加熱処理を行っても良い。加熱処理の条件は、上述の第１の加熱処理の条件を用いることができる。なお、第３の加熱処理は行わなくてもよい場合がある。本実施の形態では、第３の加熱処理は行わない。
【０２５７】  上述のウエット洗浄または／および第３の加熱処理を行うことで、これらの不純物濃度を低減することができる。さらに、酸化物４０６ａ膜中、および酸化物４０６ｂ膜中の水分濃度および水素濃度を低減することができる。
【０２５８】  次に、酸化物４０６ｃ１を成膜する。酸化物４０６ｃ１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。特にスパッタリング法を用いて成膜することが好ましい。酸化物４０６ｃとなる酸化物４０６ｃ１として、酸化物４０６ｂと同じ組成の酸化物を成膜することが好ましい。酸化物４０６ｂと、酸化物４０６ｃと、を同じ組成とすることで、酸化物４０６ｂの電子親和力と、酸化物４０６ｃのバンドギャップおよびＥｃと、は等しいか、差が小さくなる。従って、酸化物４０６ｂと、酸化物４０６ｂと、の界面準位密度を低減することができる。界面準位密度を低減することで、トランジスタ１０００のオン電流の低下を防止することができる。
【０２５９】  例えば、酸化物４０６ｃ１、および酸化物４０６ｂ１として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、各金属元素の原子数比が、おおよそ等しい膜となるように、成膜することが好ましい。具体的には、スパッタリング法を用いて成膜する場合、各金属元素の原子数比が同じターゲットを用いて成膜するとよい。また、スパッタリングガスとしては、酸素とアルゴンの混合ガスを用いて、スパッタリングガスに含まれる酸素の割合は、０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
【０２６０】  本実施の形態では、本実施の形態では、酸化物４０６ｃ１として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、スパッタリングガスに含まれる酸素の割合を１００％として成膜する。
【０２６１】  酸化物４０６ｃ１を上記のような条件にて成膜することによって酸化物４０６ａ、酸化物４０６ｂ、および絶縁体４０２に酸素を添加することができて好ましい。
【０２６２】  また、酸化物４０６ｂの低抵抗領域である領域４０７ａのうち、導電体４１６ａ１および導電体４１６ａ２と接しない領域の低抵抗領域は、高抵抗となるので、酸化物４０６ｂの低抵抗領域は、領域４０７となる。
【０２６３】  次に、酸化物４０６ｃ１上に酸化物４０６ｄ１を成膜する。酸化物４０６ｄ１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。特にスパッタリング法を用いて成膜することが好ましい。酸化物４０６ｄとなる酸化物４０６ｄ１として、酸化物４０６ａと同じ組成の酸化物を成膜することが好ましい。酸化物４０６ａと、酸化物４０６ｄと、を同じ組成とすることで、酸化物４０６ａのバンドギャップおよびＥｃと、酸化物４０６ｄのバンドギャップおよびＥｃと、は等しいか、差が小さくなる。
【０２６４】  例えば、酸化物４０６ｄ１として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、各金属元素の原子数比が、酸化物４０６ａとおおよそ等しい膜となるように、成膜することが好ましい。具体的には、スパッタリング法を用いて成膜する場合、各金属元素の原子数比が同じターゲットを用いて成膜するとよい。また、スパッタリングガスとしては、酸素とアルゴンの混合ガスを用いて、スパッタリングガスに含まれる酸素の割合は、０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
【０２６５】  本実施の形態では、本実施の形態では、酸化物４０６ｄ１として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、スパッタリングガスに含まれる酸素の割合を１００％として成膜する。
【０２６６】  次に、酸化物４０６ｄ１上に絶縁体４１２ａを成膜する。絶縁体４１２ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図１３（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２６７】  ここで、第４の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。該加熱処理によって、絶縁体４１２ａ中の水分濃度および水素濃度を低減させることができる。なお、第４の加熱処理は行わなくてもよい場合がある。本実施の形態では、第４の加熱処理は行わない。
【０２６８】  次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２６９】  導電体４０４は、多層膜であってもよい。例えば、導電体４０４となる導電体として、酸化物を上述の酸化物４０６ｃ１と同様の条件を用いて成膜することで絶縁体４１２ａへ酸素を添加することができる。絶縁体４１２ａに添加された酸素は過剰酸素となる。
【０２７０】  次に、該酸化物上に、導電体をスパッタリング法によって成膜することによって、該酸化物の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ  Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。該ＯＣ電極上の導電体上に、さらに導電体をスパッタリング法などによって成膜してもよい。
【０２７１】  本実施の形態では、導電体４０４ａとなる導電体としてスパッタリング法によって窒化チタンを成膜し、導電体４０４ｂとなる導電体として、スパッタリング法によって、タングステンを成膜する。
【０２７２】  ここで、第５の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。なお、第５の加熱処理は行わなくてもよい場合がある。本実施の形態では、第５の加熱処理は行わない。
【０２７３】  次に、導電体４０４ａとなる導電体および導電体４０４ｂとなる導電体をリソグラフィー法によって加工し、導電体４０４ａおよび導電体４０４ｂを形成する（図１４（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２７４】  次に、絶縁体４１８となる酸化物を成膜してもよい。絶縁体４１８となる酸化物の成膜は、金属酸化物を用いることが好ましく、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、ＡＬＤ法によって酸化アルミニウムを成膜することで、導電体４０４の上面および側面に、ピンホールが少なく、かつ膜厚が均一に成膜できるので、導電体４０４の酸化を防止することができる。本実施の形態では、ＡＬＤ法によって酸化アルミニウムを成膜する。
【０２７５】  次に、絶縁体４１８となる酸化物、絶縁体４１２ａ、酸化物４０６ｃ１、および酸化物４０６ｄ１をリソグラフィー法によって加工し、絶縁体４１８、絶縁体４１２、酸化物２３０ｃおよび、酸化物４０６ｄを形成する。このように、形成された、絶縁体４１２と、酸化物４０６ｃと、の界面はダメージをほとんど受けないので好適である。
【０２７６】  ここで、絶縁体４１８の端部、絶縁体４１２の端部、酸化物４０６ｃ、および酸化物４０６ｄの端部は面一であり、チャネル長方向においては、バリア膜４１７ａ１上およびバリア膜４１７ａ２上に配置され、チャネル幅方向の一方においては、絶縁体４０２上に配置される（図１５（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２７７】  次に、絶縁体４１０を成膜する。絶縁体４１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。
【０２７８】  絶縁体４１０は、上面が平坦性を有するように形成してもよい。例えば、絶縁体４１０は、成膜直後に上面が平坦性を有していてもよい。または、例えば、絶縁体４１０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。ただし、絶縁体４１０の上面が平坦性を有さなくても構わない。
【０２７９】  次に絶縁体４１０上に、絶縁体４２０を成膜する。絶縁体４２０の成膜は、金属酸化物を用いることが好ましく、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２８０】  絶縁体４２０としては、酸素プラズマを用いたスパッタリング法によって酸化アルミニウムを成膜することで、酸素を絶縁体４１０に添加することができる。添加された酸素は絶縁体４１０中で過剰酸素となる。
【０２８１】  絶縁体４２０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
【０２８２】  ここで、第６の加熱処理を行うことができる。加熱処理は、第１の加熱処理条件を用いることができる。本実施の形態では、酸素雰囲気にて３５０℃の温度で１時間の処理を行う（図１６（Ａ）、（Ｂ）および（Ｃ）参照。）。
【０２８３】  次に絶縁体４２０上に、絶縁体４１５を成膜する。絶縁体４１５の成膜は、金属酸化物を用いることが好ましく、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２８４】  次に、絶縁体４１５、絶縁体４２０、絶縁体４１０およびバリア膜４１７ａ１を通り、導電体４１６ａ１に達する開口と、絶縁体４１５、絶縁体４２０、絶縁体４１０およびバリア膜４１７ａ２を通り、導電体４１６ａ２に達する開口と、を形成する。当該開口の形成は、リソグラフィー法を用いることができる。
【０２８５】  次に、絶縁体４５０ａおよび絶縁体４５０ｂとなる絶縁体を成膜する。絶縁体４５０ａおよび絶縁体４５０ｂとなる絶縁体は、金属酸化物を用いることが好ましく、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、ＡＬＤ法によって、酸化アルミニウムを成膜する。
【０２８６】  次に、ドライエッチング法を用いて、絶縁体４５０ａおよび絶縁体４５０ｂとなる絶縁体を異方性エッチングすることで、開口の底面および絶縁体４１５の上面の当該絶縁体がエッチングされ、開口の側面はエッチングされず、絶縁体４５０ａおよび絶縁体４５０ｂが形成される。
【０２８７】  次に、導電体４５１ａおよび導電体４５１ｂとなる導電体を成膜する。導電体４５１ａおよび導電体４５１ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
【０２８８】  導電体４５１ａおよび導電体４５１ｂとなる導電体は、多層膜とすることができる。たとえば、窒化タンタルまたは窒化チタンなどと、タングステンなどとの積層膜とすることができる。本実施の形態では、窒化チタンとタングステンとの２層膜を成膜する。
【０２８９】  次に、導電体４５２ａおよび導電体４５２ｂとなる導電体を成膜して、当該導電体をフォトリソグラフィー法を用いて加工して、導電体４５２ａおよび導電体４５２ｂを形成する。導電体４５２ａおよび導電体４５２ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体４５２ａおよび導電体４５２ｂは、導電体４４０などと同様に、絶縁体に埋め込むように形成してもよい。
【０２９０】  以上により、トランジスタ１０００を有する半導体装置を作製することができる（図１参照。）。
【０２９１】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０２９２】（実施の形態３）
本実施の形態では、半導体装置の一形態を、図１８乃至図２３を用いて説明する。
【０２９３】［記憶装置１］
図１８および図１９に示す半導体装置は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有している。
【０２９４】  トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
【０２９５】  図１８および図１９において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００の第１のゲートと電気的に接続され、配線３００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。
【０２９６】  図１８および図１９に示す半導体装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０２９７】  情報の書き込みおよび保持について説明する。まず、配線３００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、配線３００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、配線３００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
【０２９８】  トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
【０２９９】  次に情報の読み出しについて説明する。配線３００１に所定の電位（定電位）を与えた状態で、配線３００５に適切な電位（読み出し電位）を与えると、配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な配線３００５の電位をいうものとする。したがって、配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０３００】＜半導体装置１の構造＞
本発明の一態様の半導体装置は、図１８に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
【０３０１】  トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
【０３０２】  トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【０３０３】  半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【０３０４】  低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【０３０５】  ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【０３０６】  なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【０３０７】  なお、図１８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０３０８】  トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
【０３０９】  絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０３１０】  絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【０３１１】  また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【０３１２】  水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０３１３】  水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の単位面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【０３１４】  なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【０３１５】  また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【０３１６】  各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０３１７】  絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３１８】  なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０３１９】  なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【０３２０】  絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１８において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３２１】  なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０３２２】  絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１８において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３２３】  なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０３２４】  絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１８において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３２５】  なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０３２６】  絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【０３２７】  例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
【０３２８】  水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【０３２９】  また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０３３０】  特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
【０３３１】  また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０３３２】  また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３３３】  特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
【０３３４】  絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図１８に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
【０３３５】  トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０３３６】  過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０３３７】  例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０３３８】  絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【０３３９】  特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
【０３４０】  また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【０３４１】  また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、絶縁体２４６、および導電体２４８等が埋め込まれている。
【０３４２】  絶縁体２４６は、開口形成後に、例えば、ＡＬＤ法などを用いて、開口の内壁に接して絶縁体を成膜し、ドライエッチング法により、開口の底部および絶縁体２８６の上面部の絶縁体を除去することにより、開口の内壁に接して絶縁体を形成することができる。絶縁体２４６は、水素または水などの不純物の透過を抑制する機能を有することが好ましい。例えば、絶縁体２４６としては、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることができる。
【０３４３】  絶縁体２４６によって、絶縁体２８０が有する過剰酸素が、導電体２４８へ拡散し、導電体２４８の酸化を防ぐことができる。また、導電体２４８が有する水素または水などの不純物が外方に拡散することを防止することができる。
【０３４４】  導電体２４８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【０３４５】  続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
【０３４６】  また、絶縁体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子１００の電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
【０３４７】  導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０３４８】  図１８では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【０３４９】  また、導電体１１２、および導電体１１０上に、容量素子１００の誘電体のとして、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
【０３５０】  例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
【０３５１】  絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【０３５２】  導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０３５３】  以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
【０３５４】＜記憶装置１の変形例１＞
また、本実施の形態の変形例の一例を、図１９に示す。図１９は、図１８と、トランジスタ３００の構成が異なる。
【０３５５】  図１９に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
【０３５６】  以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
【０３５７】＜記憶装置１の変形例２＞
記憶装置の変形例の一例を、図２０に示す。図２０は、図１８および図１９と、容量素子１００の配置などが異なる。
【０３５８】  図２０に示す容量素子１００は、トランジスタ２００と同じ層で形成している。図２０に示す容量素子１００は、バリア層１２２、導電体１２０、絶縁体２５０、酸化物２３０ｃ、酸化物２３０ｄ、バリア層２４５ｂ、および導電体２４０ｂを有する。導電体１２０、および導電体２４０ｂは、容量素子１００の電極としての機能を有し、バリア層２４５ｂ、酸化物２３０ｃ、酸化物２３０ｄおよび絶縁体２５０は容量素子１００の誘電体としての機能を有する。なお、バリア層１２２は、導電体１２０の酸化を防ぐ機能を有する。
【０３５９】  導電体１２０は導電体２６０と同じ層であり、バリア層１２２は、バリア層２７０と同じ層である。従って、導電体１２０は、導電体２６０と、同一の工程で形成することができる。また、バリア層１２２は、バリア層２７０と同一の工程で形成することができる。つまり、工程を短縮することができるため、生産性を向上させることができる。
【０３６０】  また、図２０に示す構成を用いることで、トランジスタ２００と、容量素子１００と、を合わせて形成することで、工程を短縮することが可能となる。
【０３６１】  本構成を用いることで、酸化物半導体を有するトランジスタを用いた記憶装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された記憶装置を提供することができる。
【０３６２】  以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
【０３６３】＜メモリセルアレイの構造＞
本実施の形態のメモリセルアレイの一例を、図２１に示す。図１８および図１９に示す半導体装置をマトリクス状に配置することで、メモリセルアレイを構成することができる。図２１は、図１８に示す記憶装置を、マトリクス状に配置した場合における、行の一部を抜き出した断面図である。
【０３６４】  図２１には、トランジスタ３００、トランジスタ２００、および容量素子１００を有する半導体装置と、トランジスタ３４０、トランジスタ２０１、および容量素子１０１を有する半導体装置と、を有する半導体装置とが、同じ行に配置されている。
【０３６５】  図２１に示すように、メモリセルアレイは、複数個のトランジスタ（図ではトランジスタ２００、トランジスタ２０１、トランジスタ３００およびトランジスタ３４０）を有する。
【０３６６】  なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、トランジスタ３００がｎチャネル型であって、メモリセルアレイがＮＯＲ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を非導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を、情報を読み出さないメモリセルと接続される配線３００５に与えればよい。または、例えば、トランジスタ３００がｎチャネル型であって、メモリセルアレイがＮＡＮＤ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を導通状態にすることで、所望のメモリセルの情報をのみ読み出すことができる。この場合、ノードＦＧに与えられた電荷によらずトランジスタ３００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を、情報を読み出さないメモリセルと接続される配線３００５に与えればよい。トランジスタ３４０についても上述と同様とする。
【０３６７】［記憶装置２］
本発明の一態様である半導体装置を使用した、記憶装置の一例を図２２に示す。
【０３６８】  図２２に示す記憶装置は、図１８で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ３４５を有している。
【０３６９】  トランジスタ３４５は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスク３４５の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ３４５のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ３４５の第１のゲートーソース間の電圧および、第２のゲートーソース間の電圧は、０Ｖになる。トランジスタ３４５において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ３４５に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ３４５を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
【０３７０】  従って、図２２において、配線３００１はトランジスタ３００のソースと電気的に接続され、配線３００２はトランジスタ３００のドレインと電気的に接続されている。また、配線３００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線３００４はトランジスタ２００のゲートと電気的に接続され、配線３００６はトランジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。配線３００７はトランジスタ３４５のソースと電気的に接続され、配線３００８はトランジスタ３４５のゲートと電気的に接続され、配線３００９はトランジスタ３４５のバックゲートと電気的に接続され、配線３０１０はトランジスタ３４５のドレインと電気的に接続されている。ここで、配線３００６、配線３００７、配線３００８、及び配線３００９が電気的に接続されている。
【０３７１】  図２２に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０３７２】  また、図２２に示す記憶装置は、図１８に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ３４５は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ３４５は、トランジスタ２００よりも、少ない個数を設けるとよい。
【０３７３】＜記憶装置２の構造＞
トランジスタ３４５は、トランジスタ２００と同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ３４５は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５（導電体４０５ａ、および導電体４０５ｂ）と、導電体４６０と接するバリア層４７０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃおよび酸化物４３０ｄと、ソースまたはドレインの一方として機能する導電体４４０ａ、酸化物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する導電体４４０ｂ、酸化物４３２ａ、および酸化物４３２ｂと、バリア層４４５（バリア層４４５ａ、およびバリア層４４５ｂ）を有する。
【０３７４】  トランジスタ３４５の活性層として機能する酸化物４３０ｃは、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ３４５のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
【０３７５】  また、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。例えば、図２２に示す構造５００は、ダイシングライン近傍の断面図を示している。
【０３７６】  例えば、構造５００に示すように、トランジスタ２００、またはトランジスタ３４５を有するメモリセルの外縁に設けられるダイシングラインと重なる領域近傍において、絶縁体２８０、絶縁体２２４、絶縁体２２２、絶縁体２２０、及び絶縁体２１６に開口を設ける。また、絶縁体２８０、絶縁体２２４、絶縁体２２２、絶縁体２２０、及び絶縁体２１６の側面を覆うように、絶縁体２８２を設ける。
【０３７７】  つまり、該開口部において、絶縁体２２２、および絶縁体２１０と、絶縁体２８２とが接する。このとき、絶縁体２２２、絶縁体２１０の少なくとも一と、絶縁体２８２とを同材料及び同方法を用いて形成することで、密着性を高めることができる。例えば、酸化アルミニウムを用いることができる。
【０３７８】  当該構造により、絶縁体２１０、絶縁体２２２、絶縁体２８２で、絶縁体２８０、トランジスタ２００、およびトランジスタ３４５を包み込むことができる。絶縁体２１０、絶縁体２２２、絶縁体２８２は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素又は水などの不純物が混入し、トランジスタ２００、またはトランジスタ３４５に拡散することを防ぐことができる。
【０３７９】  また、当該構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２２２の外部に拡散することを防ぐことができる。従って、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ３４５におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ３４５の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
【０３８０】＜記憶装置２の変形例１＞
また、本実施の形態の変形例の一例を、図２３に示す。図２３は、図２２と、トランジスタ３４５の構成が異なる。
【０３８１】  図２３に示すトランジスタ３４５は、導電体４４０ａ、導電体４４１ａ、導電体４４０ｂ、および導電体４４１ｂが、導電体４０５と同層に設けられている。つまり、トランジスタ３４５において、ソース電極またはドレイン電極は、第２のゲート電極と同時に設けることができる。
【０３８２】  以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、トランジスタの配置密度に起因する電気特性の変動および信頼性のバラツキを抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、トランジスタの配置密度に依存しないので回路設計の自由度の高い半導体装置を提供することが出来る。
【０３８３】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０３８４】（実施の形態４）
本実施の形態では、図２４および図２５を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
【０３８５】  ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
【０３８６】＜＜ＮＯＳＲＡＭ＞＞
図２４にＮＯＳＲＡＭの構成例を示す。図２４に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。
【０３８７】  メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
【０３８８】  コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および出力ドライバ１６７０の制御信号を生成する。
【０３８９】  行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。
【０３９０】  列ドライバ１６６０は、ソース線ＳＬおよびビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル−アナログ変換回路）１６６３を有する。
【０３９１】  ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。
【０３９２】  書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
【０３９３】  出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ−デジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電圧をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電圧はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。
【０３９４】＜メモリセル＞
図２５（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電圧を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
【０３９５】  メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
【０３９６】  図２５（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図２５（Ｂ）に示すように、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬとを設けてもよい。
【０３９７】  図２５（Ｃ）−図２５（Ｅ）にメモリセルの他の構成例を示す。図２５（Ｃ）−図２５（Ｅ）には、書き込み用ビット線と読み出し用ビット線を設けた例を示しているが、図２５（Ａ）のように書き込みと読み出しで共有されるビット線を設けてもよい。
【０３９８】  図２５（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
【０３９９】  メモリセル１６１１、１６１２において、ＯＳトランジスタＭＯ６１はバックゲートの無いＯＳトランジスタであってもよい。
【０４００】  図２５（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。
【０４０１】  図２５（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタおよび選択トランジスタをｎチャネル型トランジスタ（ＭＮ６２、ＭＮ６３）に変更したものである。トランジスタＭＮ６２、ＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
【０４０２】  メモリセル１６１１−１６１４に設けられるＯＳトランジスタは、バックゲートの無いトランジスタでもよいし、バックゲートが有るトランジスタであってもよい。
【０４０３】  容量素子Ｃ６１の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
【０４０４】上記実施の形態に示す半導体装置をメモリセル１６１１、１６１２、１６１３、１６１４に用いる場合、ＯＳトランジスタＭＯ６１、ＭＯ６２としてトランジスタ２００を用い、容量素子Ｃ６１、Ｃ６２として容量素子１００を用い、トランジスタＭＰ６１、ＭＮ６２としてトランジスタ３００を用いることができる。
【０４０５】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０４０６】（実施の形態５）
本実施の形態では、図２６および図２７を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
【０４０７】＜＜ＤＯＳＲＡＭ１４００＞＞
図２６にＤＯＳＲＡＭの構成例を示す。図２６に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
【０４０８】  行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
【０４０９】（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
【０４１０】  メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞−１４２５＜Ｎ−１＞を有する。図２７（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図２７（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
【０４１１】  図２７（Ｂ）にメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子ＣＳ１の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。
【０４１２】上記実施の形態に示す半導体装置をメモリセル１４４５に用いる場合、トランジスタＭＷ１としてトランジスタ２００を用い、容量素子ＣＳ１として容量素子１００を用いることができる。
【０４１３】  トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
【０４１４】  トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、第１端子、または第２端子に電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
【０４１５】  センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞−１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。
【０４１６】  ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
【０４１７】（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
【０４１８】（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
【０４１９】  列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
【０４２０】（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
【０４２１】  グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
【０４２２】  ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
【０４２３】  ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
【０４２４】  容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
【０４２５】  トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
【０４２６】  ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
【０４２７】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０４２８】（実施の形態６）
本実施の形態では、図２８から図３１を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
【０４２９】＜＜ＯＳ−ＦＰＧＡ＞＞
図２８（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図２８（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替えとＰＬＥ毎の細粒度パワーゲーティングを実行するＮＯＦＦ（ノーマリーオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ３１１１、ワードドライバ３１１２、データドライバ３１１３、プログラマブルエリア３１１５を有する。
【０４３０】  プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図２８（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図２８（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
【０４３１】  図２９（Ａ）乃至図２９（Ｃ）を参照して、ＳＢ３１３１について説明する。図２９（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、信号ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
【０４３２】  ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
【０４３３】  図２９（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
【０４３４】  ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
【０４３５】上記実施の形態に示す半導体装置をＳＡＢ３１３０に用いる場合、ＯＳトランジスタＭＯ３１、ＭＯＢ３１としてトランジスタ２００を用い、容量素子Ｃ３１、ＣＢ３１として容量素子１００を用いることができる。
【０４３６】  ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
【０４３７】  ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
【０４３８】  メモリ回路３１３７、３１３７Ｂが保持するデータの論理は相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
【０４３９】  図２９（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
【０４４０】  信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子（ｉｎｐｕｔ）が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子（ｏｕｔｐｕｔ）も“Ｌ”が維持される。
【０４４１】  信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
【０４４２】  ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
【０４４３】  マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
【０４４４】  図３０にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ、ｉｎＢ、ｉｎＣ、ｉｎＤに従って内部のデータを選択し、出力する構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションデータに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力（ｏｕｔ）を選択する。
【０４４５】  ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
【０４４６】  ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
【０４４７】  レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］、３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図３１（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
【０４４８】  ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
【０４４９】  シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
【０４５０】  シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
【０４５１】上記実施の形態に示す半導体装置をＬＡＢ３１２０に用いる場合、ＯＳトランジスタＭＯ３５、ＭＯＢ３５としてトランジスタ２００を用い、容量素子Ｃ３６、ＣＢ３６として容量素子１００を用いることができる。
【０４５２】  ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
【０４５３】  図３１（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
【０４５４】（バックアップ（Ｂａｃｋｕｐ））
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
【０４５５】（リカバリ（Ｒｅｃｏｖｅｒｙ））
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
【０４５６】  細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
【０４５７】  メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
【０４５８】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０４５９】（実施の形態７）
本実施の形態では、図３２を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
【０４６０】  図３２はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
【０４６１】  演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４として、上記実施の形態に示す、ＤＯＳＲＡＭ１４００、ＮＯＳＲＡＭ１６００、およびＯＳ−ＦＰＧＡ３１１０を用いることができる。
【０４６２】  制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ）４０２８と、を有する。
【０４６３】  入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
【０４６４】  演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
【０４６５】  アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
【０４６６】  アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
【０４６７】  ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
【０４６８】  ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
【０４６９】  ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
【０４７０】  また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
【０４７１】  また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
【０４７２】  ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
【０４７３】  ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
【０４７４】  ＦＰＧＡ４０１４はＯＳ−ＦＰＧＡである。ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
【０４７５】  ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
【０４７６】  なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
【０４７７】  ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも一つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
【０４７８】  ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
【０４７９】  電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
【０４８０】  ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
【０４８１】  ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
【０４８２】  ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
【０４８３】  ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
【０４８４】  制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
【０４８５】  ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
【０４８６】  ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
【０４８７】  ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などを含む。
【０４８８】  ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
【０４８９】  アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
【０４９０】  また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
【０４９１】  また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
【０４９２】  以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
【０４９３】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０４９４】（実施の形態８）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図３３を用いて説明を行う。
【０４９５】  図３３（Ａ）は、図３２で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
【０４９６】  図３３（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
【０４９７】  また図３３（Ｂ）は、図３０で説明したＡＩシステム４０４１を図３３（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
【０４９８】  図３３（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
【０４９９】  ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ  Ｗｉｄｅ  Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ  Ｄａｔａ  Ｒａｔｅｓ  ｆｏｒ  ＧＳＭ  Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ  ２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
【０５００】  図３３（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
【０５０１】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０５０２】（実施の形態９）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
【０５０３】  上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
【０５０４】  図３４に、ＡＩシステムを組み込んだＩＣの一例を示す。図３４に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態で例えば、図１８に示すように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
【０５０５】  図３４では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
【０５０６】  ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
【０５０７】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０５０８】（実施の形態１０）
本実施の形態では、半導体装置の一形態を、図３５、および図３６を用いて説明する。
【０５０９】＜半導体ウエハ、チップ＞
図３５（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
【０５１０】  複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図３５（Ｂ）にチップ７１５の拡大図を示す。
【０５１１】  また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０５１２】＜電子部品＞
チップ７１５を用いた電子部品の一例について、図３６（Ａ）および図３６（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
【０５１３】  電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
【０５１４】  図３６（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
【０５１５】  次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
【０５１６】  次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
【０５１７】  ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
【０５１８】  次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
【０５１９】  次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
【０５２０】  また、完成した電子部品の斜視模式図を図３６（Ｂ）に示す。図３６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図３６（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
【０５２１】  図３６（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
【０５２２】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【０５２３】（実施の形態１１）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図３７に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
【０５２４】  図３７（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
【０５２５】  図３７（Ｂ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
【０５２６】  図３７（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
【０５２７】  図３７（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０５２８】  図３７（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０５２９】  図３７（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０５３０】  表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
【０５３１】  また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０５３２】  例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
【０５３３】  本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
【実施例】
【０５３４】  本実施例では、本発明の一態様である図１に示す半導体装置が有するトランジスタ１０００を作製した（試料Ａ）。また、比較として、酸化物４０６ｄ（Ｓ４）を有しないトランジスタも作製した（試料Ｂ）。それぞれのトランジスタの電気特性の測定および信頼性試験を行った。【０５３５】  トランジスタ１０００の作製は、ｐ型シリコン単結晶ウエハ上に、熱酸化法によって、酸化シリコン膜を４００ｎｍの膜厚で成膜した。次に該酸化シリコン膜上に、スパッタリング法によって、第１の酸化アルミニウム膜を４０ｎｍの膜厚で成膜した。次に、該第１の酸化アルミニウム膜上に、ＣＶＤ法によって第１の酸化窒化シリコン膜を１５０ｎｍの膜厚で成膜した。【０５３６】  次に、第１の酸化窒化シリコン膜上にスパッタリング法によって、第１のタングステン膜を３５ｎｍの膜厚で成膜した。次に、リソグラフィー法によって、第１のタングステン膜を加工し、第１のタングステン膜を有するハードマスクを形成した。【０５３７】  次に、第１の酸化窒化シリコン膜を加工し、第１の酸化アルミニウム膜に達する溝を形成した。次に該溝に、スパッタリング法によって、第１の窒化タンタル膜を成膜し、第１の窒化タンタル膜上に、ＡＬＤ法およびＣＶＤ法によって、第１の窒化チタン膜および第２のタングステン膜を成膜した。次に第１のＣＭＰ処理によって、第１の酸化窒化シリコン膜の上面に達するまで、第２のタングステン膜、第１の窒化チタン膜、第１の窒化タンタル膜および第１のタングステン膜を研磨し、溝に第２のタングステン膜、第１の窒化チタン膜および第１の窒化タンタル膜を埋め込み、配線層および第２のゲート電極を形成した。【０５３８】  次に、ＣＶＤ法によって、第２の酸化窒化シリコン膜を１０ｎｍの膜厚で成膜した。次に、ＡＬＤ法によって、酸化ハフニウム膜を２０ｎｍの膜厚で成膜した。次に、ＣＶＤ法によって、第３の酸化窒化シリコン膜を３０ｎｍの膜厚で成膜した。第２の酸化窒化シリコン膜、酸化ハフニウム膜および第３の酸化窒化シリコン膜は、第２のゲート絶縁膜としての機能を有する。次に、第１の加熱処理を行った。第１の加熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、１時間の処理を行った。【０５３９】  次に、第１の酸化物（Ｓ１）をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。Ｓ１は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度２００℃の条件にて成膜した。【０５４０】  次に、Ｓ１上に、第２の酸化物（Ｓ２）をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を１５ｎｍの膜厚で成膜した。Ｓ２は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、アルゴンガス流量４０ｓｃｃｍ、酸素ガス流量５ｓｃｃｍ、圧力０．７Ｐａ、基板温度１３０℃の条件にて成膜した。なお、Ｓ１およびＳ２の成膜は、大気雰囲気に晒すことなく連続成膜した。【０５４１】  次に第２の加熱処理を行った。第２の加熱処理は、窒素を含む雰囲気にて温度４００℃、１時間の処理を行い、続いて酸素を含む雰囲気にて温度４００℃、��時間の処理を行った。【０５４２】  次に、Ｓ２上に、スパッタリング法によって、第２の窒化タンタル膜を２０ｎｍの膜厚で成膜した。次に第２の窒化タンタル膜上に、ＡＬＤ法によって、第２の酸化アルミニウム膜を５ｎｍの膜厚で成膜した。次に、第２の酸化アルミニウム膜上に、スパッタリング法によって、第３の窒化タンタル膜を１５ｎｍの膜厚で成膜した。【０５４３】  次に、リソグラフィー法によって、チャネルが形成される部分の第３の窒化タンタル膜をエッチングした。該エッチングは、ドライエッチング法を用いた。【０５４４】  次に、リソグラフィー法によって、レジストマスクを形成し、該レジストマスクをエッチングマスクとして、第３の窒化タンタル膜、第２の酸化アルミニウムおよび第２の窒化タンタル膜を順にエッチングした。次に、レジストマスクを酸素プラズマによって除去し、チャネルが形成される部分の第２の酸化アルミニウムをエッチングした。次に、Ｓ２およびＳ１の不要部分を順にエッチングした。該エッチングはドライエッチング法を用いた。【０５４５】  次に、チャネルが形成される部分の第２の窒化タンタル膜をエッチングした。該エッチングによって第３の酸化アルミニウム上の第３の窒化タンタル膜も同時にエッチングした。該エッチングはドライエッチング法を用いた。【０５４６】  次に、試料Ａは、第３の酸化物（Ｓ３）および第４の酸化物（Ｓ４）を連続成膜し、試料Ｂは、Ｓ３を成膜し、Ｓ４の成膜は行わなかった。【０５４７】  即ち、試料Ａは、Ｓ３をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。Ｓ３は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度は１３０℃の条件にて成膜した。【０５４８】  続いて、Ｓ４をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。Ｓ４は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度は２００℃の条件にて成膜した。【０５４９】  試料Ｂは、Ｓ３をスパッタリング法によって、Ｉｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの膜厚で成膜した。Ｓ３は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、酸素ガス流量４５ｓｃｃｍ、圧力０．７Ｐａ、基板温度は１３０℃の条件にて成膜した。【０５５０】  次に、試料ＡはＳ４上に、試料ＢはＳ３上に、第１のゲート酸化膜としての機能を有する第４の酸化窒化シリコン膜をＣＶＤ法によって１０ｎｍの膜厚で成膜した。【０５５１】  次に、第４の酸化窒化シリコン膜上に、スパッタリング法によって、第２の窒化チタン膜を１０ｎｍの膜厚で成膜し、第２の窒化チタン膜上に、スパッタリング法によって、第４のタングステン膜を３０ｎｍの膜厚で成膜した。第２の窒化チタン膜と第４のタングステン膜は、連続成膜した。【０５５２】  次に、リソグラフィー法によって、第４のタングステン膜および第２の窒化チタン膜を順にエッチングしてゲート電極を形成した。第４のタングステン膜および第２の窒化チタン膜のエッチングはドライエッチング法を用いた。【０５５３】  次に、ＡＬＤ法によって、第３の酸化ア��ミニウム膜を７ｎｍの膜厚で成膜した。基板温度は、２５０℃とした。【０５５４】  次に、試料Ａは、リソグラフィー法によって、第３の酸化アルミニウム、第４の酸化窒化シリコン膜、Ｓ４およびＳ３の一部をエッチングした。第３のアルミニウムはウエット法を用い、第４の酸化窒化シリコン膜はドライエッチング法を用い、Ｓ４およびＳ３はウエットエッチング法を用いた。【０５５５】  試料Ｂは、リソグラフィー法によって、第３の酸化アルミニウム、第４の酸化窒化シリコン膜およびＳ３の一部をエッチングした。第３のアルミニウムはウエット法を用い、第４の酸化窒化シリコン膜はドライエッチング法を用い、Ｓ３はウエットエッチング法を用いた。【０５５６】  次に、ＣＶＤ法によって、第５の酸化窒化シリコン膜を３１０ｎｍの膜厚で成膜した。次に、第２のＣＭＰ処理を行ない、第５の酸化窒化シリコン膜を研磨し、第５の酸化シリコン膜の表面を平坦化した。【０５５７】  次に、第５の酸化シリコン膜上に、スパッタリング法によって、第４の酸化アルミニウム膜をアルゴンガス流量２５ｓｃｃｍ、酸素ガス流量２５ｓｃｃｍ、圧力０．４Ｐａ、基板温度２５０℃の条件にて４０ｎｍの膜厚で成膜した。【０５５８】  次に第３の加熱処理を行った。第３の加熱処理は、酸素を含む雰囲気にて温度３５０℃、１時間の処理を行った。【０５５９】  次に、ＣＶＤ法によって、第６の酸化窒化シリコン膜を１００ｎｍの膜厚で成膜した。【０５６０】  次に、スパッタリング法によって、第５のタングステン膜を９０ｎｍの膜厚で成膜した。次に、スパッタリング法によって、窒化シリコン膜を１３０ｎｍの膜厚で成膜した。【０５６１】  次に、リソグラフィー法によって、第５のタングステン膜および窒化シリコン膜をエッチングマスクとして、第２のタングステン膜（第２のゲート電極）に達するコンタクトホール、第４のタングステン膜（第１のゲート電極）に達するコンタクトホールおよび第２の窒化タンタル膜（ソース電極およびドレイン電極）に達するコンタクトホールを形成し、ＡＬＤ法によって第３の窒化チタン膜を２０ｎｍの膜厚で成膜し、ＣＶＤ法によって、第６のタングステン膜を１５０ｎｍの膜厚で成膜した。【０５６２】  次に、第３のＣＭＰ処理を行い、第６のタングステン膜、第３の窒化チタン膜、窒化シリコン膜および第５のタングステン膜を第６の酸化窒化シリコン膜へ達するまで研磨を行ない、各コンタクトホール内に第６のタングステン膜および第３の窒化チタン膜が埋め込まれたプラグを形成した。【０５６３】  次に、スパッタリング法によって、第７のタングステン膜を５０ｎｍの膜厚で成膜した。次に、リソグラフィー法によって、第７のタングステン膜をエッチングして、配線層を形成した。【０５６４】  次に、第４の加熱処理を２５０℃の温度で１時間行った。【０５６５】  次に、フォトレジストを塗布法によって、１μｍの膜厚で形成した。次に、リソグラフィー法によって、測定端子（測定パッド）となる部分のフォトレジストを除去した。【０５６６】  以上により、トランジスタ１０００（試料Ａ）および比較試料（試料Ｂ）を作製した。【０５６７】  次に、試料Ａおよび試料Ｂの電気特性を測定した。試料Ａおよび試料Ｂは、５インチ角��大きさの基板であり、トランジスタは基板内に配置している。【０５６８】  試料Ａおよび試料Ｂの電気特性の測定は、ソース電位（Ｖｓ）を０Ｖとし、ソースードレイン間の電位（以下、ドレイン電位Ｖｄという。）を０．１Ｖ、１．２Ｖとし、それぞれのＶｄに対して、ソース−ゲート間電位（以下、ゲート電位Ｖｇという。）を−４．０Ｖから＋４．０Ｖまで変化させたときのソース−ドレイン間電流（以下、ドレイン電流Ｉｄという。）の変化を測定した。すなわちＩｄ−Ｖｇ特性を測定した。ゲート電位Ｖｇとは、第１のゲート電極（トップゲート電極）の電位を示しており以降も同様とする。本測定においては、第２のゲート電極（バックゲート電極）の電位は０Ｖに設定した。バックゲート電極の電位をＶｂｇという。【０５６９】  試料Ａは、Ｓ４を有するトランジスタである。Ｓ２およびＳ３をスパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜した試料である。従って、Ｓ２およびＳ３は、それぞれ、Ｉｎの方がＧａより多くの原子を含み、かつ、等しいかまたは近傍の組成である。また、Ｓ１およびＳ４は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜した試料である。従って、Ｓ１およびＳ４は、それぞれ、Ｇａの方がＩｎより多くの原子を含み、かつ、等しいかまたは近傍の組成である。【０５７０】  試料Ｂは、Ｓ４を有しないトランジスタである。Ｓ２およびＳ３をスパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜した試料である。従って、Ｓ２およびＳ３は、それぞれ、Ｉｎの方がＧａより多くの原子を含み、かつ、等しいかまたは近傍の組成である。また、Ｓ１は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜した試料である。従って、Ｓ１は、Ｇａの方がＩｎより多くの原子を含んだ組成である。【０５７１】  図３８（Ａ）は試料ＡのＩｄ−Ｖｇ特性であり、図３８（Ｂ）は試料ＢのＩｄ−Ｖｇ特性である。試料ＡおよびＢのどちらもノーマリーオフであり、オフ状態からオン状態へ急激に立ち上がる良好な特性が得られた。【０５７２】  次に、試料Ａおよび試料Ｂのトランジスタ密度の異なるそれぞれのトランジスタの信頼性試験を行った。本実施例では、トランジスタ密度を密度／μｍ２と表記する。例えば、密度１．０／μｍ２は、１μｍ２あたりに１．０個のトランジスタが配置されていることを表す。本実施例では、密度１．０／μｍ２、密度２．０／μｍ２および密度２．９／μｍ２のトランジスタの信頼性試験を行った。図３９（Ａ）に密度１．０／μｍ２、（Ｂ）に密度２．０／μｍ２および（Ｃ）に密度２．９／μｍ２のレイアウト図面を示す。また、図３９（Ａ）（Ｂ）（Ｃ）にゲート電極として機能する導電体４０４、コンタクト電極として機能する導電体４５１、およびソース電極またはドレイン電極として機能する導電体４１６を示す。【０５７３】  信頼性試験として、＋ＧＢＴ（Ｇａｔｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験を行った。＋ＧＢＴストレス試験は、トランジスタの信頼性試験の中で最も重要な信頼性試験項目の一つである。【０５７４】  ＋ＧＢＴストレス試験は、試料温度��１２５℃にて、Ｖｇ＝＋３．６３Ｖ、Ｖｄ＝０ＶおよびＶｓ＝０Ｖに設定して、最大１２時間（４３２００ｓｅｃ）のストレスを与えた。途中、ストレス開始から、１００ｓｅｃ（０．０２８ｈｒ）後、３００ｓｅｃ（０．０８３ｈｒ）後、６００ｓｅｃ（０．１７ｈｒ）後、１０００ｓｅｃ（０．２８ｈｒ）後、１８００ｓｅｃ（０．５ｈｒ）後、３６００ｓｅｃ（１ｈｒ）後、７２００ｓｅｃ（２ｈｒ）後、１００００ｓｅｃ（２．８ｈｒ）後、１８０００ｓｅｃ（５ｈｒ）後、３２４００ｓｅｃ（９ｈｒ）後、および４３２００ｓｅｃ（１２ｈｒ）後にそれぞれ１２５℃の温度でＩｄ−Ｖｇ測定を行った。該Ｉｄ−Ｖｇ測定では、Ｖｇは、−３．３Ｖから＋３．３Ｖまで変化した時のＩｄを測定した。尚、第２のゲート電極の電位は０Ｖに設定した。【０５７５】  ここでは、トランジスタの電気特性のストレスによる変動量の指標として、Ｉｄｓの変化率を表すΔＩｄｓ（％）およびＶｓｈの経時変化を表すΔＶｓｈ（Ｖ）を用いた。本明細書におけるＶｓｈは、Ｉｄ−Ｖｇ曲線において、曲線上の傾きが最大である点における接線と、Ｉｄ＝１．０×１０−１２［Ａ］の直線との交点におけるゲート電圧と定義する。Ｉｄｓは、Ｖｄ＝１．２Ｖ、Ｖｇ＝３．３Ｖの時のＩｄである。ΔＩｄｓ（％）は、ストレス開始時のＩｄｓと、ストレス経過時のＩｄｓと、の差の変化率である。ΔＶｓｈは、ストレス開始時のＶｓｈと、ストレス経過時のＶｓｈと、の差である。【０５７６】  図４０に試料ＡのΔＩｄｓの＋ＧＢＴストレス時間依存性のグラフを示す。図４０（Ａ）は、密度１．０／μｍ２のΔＩｄｓのストレス時間依存性のグラフ、図４０（Ｂ）は、密度２．０／μｍ２のΔＩｄｓのストレス時間依存性のグラフ、図４０（Ｃ）は、密度２．９／μｍ２のΔＩｄｓのストレス時間依存性のグラフであるが、どの密度においてもストレス時間１２ｈｒ経過後での変動率は１０％以内に留まった。【０５７７】  図４１に試料ＢのΔＩｄｓの＋ＧＢＴストレス時間依存性のグラフを示す。図４１（Ａ）は、密度１．０／μｍ２のΔＩｄｓのストレス時間依存性のグラフ、図４１（Ｂ）は、密度２．０／μｍ２のΔＩｄｓのストレス時間依存性のグラフ、図４１（Ｃ）は、密度２．９／μｍ２のΔＩｄｓのストレス時間依存性のグラフであるが、密度１．０／μｍ２および密度２．０／μｍ２においては、ストレス時間１２ｈｒ経過後で変動率は約８０％と大きく劣化した。また、密度２．９／μｍ２においては、ストレス時間１２ｈｒ経過後で約＋１０％の変動率となった。即ち、Ｉｄｓの変動量に密度依存性があり、密度が小さいほど劣化が大きい事がわかった。【０５７８】  図４２に試料ＡのΔＶｓｈの＋ＧＢＴストレス時間依存性のグラフを示す。図４２（Ａ）は、密度１．０／μｍ２のΔＶｓｈのストレス時間依存性のグラフ、図４２（Ｂ）は、密度２．０／μｍ２のΔＶｓｈのストレス時間依存性のグラフ、図４２（Ｃ）は、密度２．９／μｍ２のΔＶｓｈのストレス時間依存性のグラフであるが、密度１．０／μｍ２では、ストレス時間１２ｈｒ経過後で約＋０．２４Ｖの変動、密度２．０／μｍ２では、ストレス時間１２ｈｒ経過後で約＋０．１１Ｖの変動、密度２．９／μｍ２では、ストレス時間１２ｈｒ経過後では、ほとん��変動がなかった。即ち、ΔＶｓｈの密度依存性はあるものの、その差は非常に小さい結果となった。【０５７９】  図４３に試料ＢのΔＶｓｈの＋ＧＢＴストレス時間依存性のグラフを示す。図４３（Ａ）は、密度１．０／μｍ２のΔＶｓｈのストレス時間依存性のグラフ、図４３（Ｂ）は、密度２．０／μｍ２のΔＶｓｈのストレス時間依存性のグラフ、図４３（Ｃ）は、密度２．９／μｍ２のΔＶｓｈのストレス時間依存性のグラフであるが、密度１．０／μｍ２および密度２．０／μｍ２においては、ストレス時間１２ｈｒ経過後で約＋１．７Ｖの変動がみられた。また、密度２．９／μｍ２においては、ストレス時間１２ｈｒ経過後では、ほとんど変動がなかった。即ち、ΔＶｓｈに密度依存性があり、密度が小さいほど劣化が大きい事がわかった。【０５８０】  以上の結果から、試料Ｂと比較して、試料Ａは、ΔＩｄｓおよびΔＶｓｈの密度依存性が大幅に改善されたことを確認した。【０５８１】  次に、信頼性試験前のトランジスタ特性（初期特性）と信頼性との相関を評価した。具体的には、初期特性のＶｓｈと＋ＧＢＴストレス試験後のＶｓｈの変動値であるΔＶｓｈとの相関を評価した。ストレス経過時間は１時間とした。また、試料の基板面内の９ポイントを測定した。【０５８２】  図４４に、試料Ａにおける初期特性のＶｓｈと、＋ＧＢＴストレス試験後のΔＶｓｈと、の相関を表すグラフを示す。該グラフの横軸は初期特性のＶｓｈ（Ｉｎｉｔｉａｌ  Ｖｓｈ）を示し、縦軸はΔＶｓｈを示す。また、図４４（Ａ）は、密度１．０／μｍ２、図４４（Ｂ）は、密度２．０／μｍ２、図４４（Ｃ）は、密度２．９／μｍ２、のグラフである。【０５８３】  図４４によると、試料Ａは、Ｉｎｉｔｉａｌ  Ｖｓｈは、密度１．０／μｍ２、密度２．０／μｍ２および密度２．９／μｍ２、でほぼ同様の値であり、密度依存性は見られない。また、Ｉｎｉｔｉａｌ  Ｖｓｈバラツキも小さい。＋ＧＢＴストレス試験後（ストレス経過後１ｈｒ）のΔＶｓｈの変動も各密度ともに小さい。【０５８４】  図４５に、試料Ｂにおける初期特性のＶｓｈと、＋ＧＢＴストレス試験後のΔＶｓｈと、の相関を表すグラフを示す。図４５は、密度１．０／μｍ２、図４５（Ｂ）は、密度２．０／μｍ２、図４５（Ｃ）は、密度２．９／μｍ２、のグラフである。【０５８５】  図４５によると、試料Ｂは、Ｉｎｉｔｉａｌ  Ｖｓｈは、密度が大きくなると、小さくなる傾向が見られる。即ち、Ｖｓｈは、密度が大きくなるとマイナスにシフトする傾向が見られる。Ｉｎｉｔｉａｌ  Ｖｓｈのばらつきは、密度間で差は見られない。＋ＧＢＴストレス試験後（ストレス経過後１ｈｒ）のΔＶｓｈの変動については、密度１．０／μｍ２および密度２．０／μｍ２においては、大きく変動し、ΔＶｓｈのバラツキも大きい。密度２．９／μｍ２では、バラツキは小さかった。このことから、試料Ｂは、Ｉｎｉｔｉａｌ  ＶｓｈおよびΔＶｓｈのバラツキに密度依存性があることが解った。【０５８６】  また、図４５のデータのうち、ΔＶｓｈのデータを用いた累積相対度数のグラフを図４６に示す。横軸にΔＶｓｈを示し、縦軸に累積相対度数を示す。グラフの各点をつなげた線（累積相対度数線）の傾きが垂直に近いほど、バラツキが小さい。【０５８７���  図４６（Ａ）は、試料Ａにおける各密度のΔＶｓｈの累積相対度数のグラフを示し、図４６（Ｂ）は、試料Ｂにおける各密度のΔＶｓｈの累積相対度数のグラフを示す。図４６（Ａ）により、試料Ａは、密度１．０／μｍ２、密度２．０／μｍ２および密度２．９／μｍ２の各累積相対度数線が重なっており、かつ、累積相対度数線の傾きが急峻である。このことから、ΔＶｓｈは、密度依存性は見られずに、略同様の値となる。また、バラツキも小さい。【０５８８】  図４６（Ｂ）により、試料ＢにおけるΔＶｓｈは、密度に依存し、密度が小さいほどΔＶｓｈが大きい。また、密度２．９／μｍ２のΔＶｓｈのバラツキは、試料Ａと同様に小さいが、密度１．０／μｍ２および密度２．０／μｍ２のΔＶｓｈのバラツキは試料ＡのΔＶｓｈより大きい事が解る。【０５８９】  以上の結果より、本発明の一態様であるＳ４を有する構成のトランジスタは、トランジスタの初期特性および信頼性の密度依存性が小さく、良好なトランジスタ特性および高い信頼性を有することを確認することができた。
【符号の説明】
【０５９０】Ｂ１    端子
Ｂ２    端子
Ｃ３１    容量素子
Ｃ３６    容量素子
Ｃ６１    容量素子
Ｃ６２    容量素子
ＣＢ３１    容量素子
ＣＢ３６    容量素子
ＣＬＫ１    クロック信号
ＣＬＫ２    クロック信号
ＣＳ１    容量素子
Ｍ３１    Ｓｉトランジスタ
Ｍ３７    Ｓｉトランジスタ
ＭＮ６１    トランジスタ
ＭＮ６２    トランジスタ
ＭＯ３１    ＯＳトランジスタ
ＭＯ３２    ＯＳトランジスタ
ＭＯ３５    ＯＳトランジスタ
ＭＯ３６    ＯＳトランジスタ
ＭＯ６１    ＯＳトランジスタ
ＭＯ６２    ＯＳトランジスタ
ＭＯＢ３１    ＯＳトランジスタ
ＭＯＢ３２    ＯＳトランジスタ
ＭＯＢ３５    ＯＳトランジスタ
ＭＯＢ３６    ＯＳトランジスタ
ＭＰ６１    トランジスタ
ＭＰ６２    トランジスタ
ＭＰ６３    トランジスタ
ＭＷ１    トランジスタ
Ｎ３１    ノード
Ｎ３２    ノード
Ｎ３６    ノード
Ｎ３７    ノード
ＮＢ３２    ノード
ＮＢ３６    ノード
ＮＢ３７    ノード
１００    容量素子
１０１    容量素子
１１０    導電体
１１２    導電体
１２０    導電体
１２２    バリア層
１３０    絶縁体
１５０    絶縁体
１６１    メモリセル
２００    トランジスタ
２０１    トランジスタ
２１０    絶縁体
２１２    絶縁体
２１４    絶縁体
２１６    絶縁体
２１８    導電体
２２０    絶縁体
２２２    絶縁体
２２４    絶縁体
２３０ｃ    酸化物
２３０ｄ    酸化物
２４０ｂ    導電体
２４５ｂ    バリア層
２４６    絶縁体
２４８    導電体
２５０    絶縁体
２６０    導電体
２７０    バリア層
２８０    絶縁体
２８２    絶縁体
２８６    絶縁体
３００    トランジスタ
３０１    絶縁体
３０２    絶縁体
３０３    絶縁体
３１０    導電体
３１０ａ    導電体
３１０ｂ    導電体
３１１    基板
３１３    半導体領域
３１４ａ    低抵抗領域
３１４ｂ    低抵抗領域
３１５    絶縁体
３１６    導電体
３２０    絶縁体
３２２    絶縁体
３２４    絶縁体
３２６    絶縁体
３２８    導電体
３３０    導電体
３４０    トランジスタ
３４５    トランジスタ
３５０    絶縁体
３５２    絶縁体
３５４    絶縁体
３５６    導電体
３６０    絶縁体
３６２    絶縁体
３６４    絶縁体
３６６    導電体
３７０    絶縁体
３７２    絶縁体
３７４    絶縁体
３７６    導電体
３８０    絶縁体
３８２    絶縁体
３８４    絶縁体
３８６    導電体
４０１    絶縁体
４０２    絶縁体
４０４    導電体
４０４ａ    導電体
４０４ｂ    導電体
４０５    導電体
４０５ａ    導電体
４０５ｂ    導電体
４０６    酸化物
４０６ａ    酸化物
４０６ａ１    酸化物
４０６ａ２    酸化物
４０６ａ３    酸化物
４０６ｂ    酸化物
４０６ｂ１    酸化物
４０６ｂ２    酸化物
４０６ｂ３    酸化物
４０６ｃ    酸化物
４０６ｃ１    酸化物
４０６ｄ    酸化物
４０６ｄ１    酸化物
４０７    領域
４０７ａ    領域
４０８ａ    絶縁体
４０８ｂ    絶縁体
４１０    絶縁体
４１１    導電体
４１１ａ    導電体
４１１ａ１    導電体
４１１ａ２    導電体
４１２    絶縁体
４１２ａ    絶縁体
４１５    絶縁体
４１６    導電体
４１６ａ    導電体
４１６ａ１    導電体
４１６ａ２    導電体
４１７    バリア膜
４１７ａ    バリア膜
４１７ａ１    バリア膜
４１７ａ２    バリア膜
４１８    絶縁体
４２０    絶縁体
４２１    レジスト
４２２    絶縁体
４３０    絶縁体
４３０ｃ    酸化物
４３０ｄ    酸化物
４３１ａ    酸化物
４３１ｂ    酸化物
４３２    絶縁体
４３２ａ    酸化物
４３２ｂ    酸化物
４４０    導電体
４４０ａ    導電体
４４０ｂ    導電体
４４１ａ    導電体
４４１ｂ    導電体
４４５    バリア層
４４５ａ    バリア層
４４５ｂ    バリア層
４５０    絶縁体
４５０ａ    絶縁体
４５０ｂ    絶縁体
４５１    導電体
４５１ａ    導電体
４５１ｂ    導電体
４５２ａ    導電体
４５２ｂ    導電体
４５３ａ    導電体
４５３ｂ    導電体
４６０    導電体
４６０ａ    導電体
４６０ｂ    導電体
４７０    バリア層
５００    構造
７１１    基板
７１２    回路領域
７１３    分離領域
７１４    分離線
７１５    チップ
７５０    電子部品
７５２    プリント基板
７５４    実装基板
７５５    リード
１０００    トランジスタ
１０００ａ    トランジスタ
１０００ｂ    トランジスタ
１０００ｃ    トランジスタ
１４００    ＤＯＳＲＡＭ
１４０５    コントローラ
１４１０    行回路
１４１１    デコーダ
１４１２    ワード線ドライバ回路
１４１３    列セレクタ
１４１４    センスアンプドライバ回路
１４１５    列回路
１４１６    グローバルセンスアンプアレイ
１４１７    入出力回路
１４２０    センスアンプアレイ
１４２２    メモリセルアレイ
１４２３    センスアンプアレイ
１４２５    ローカルメモリセルアレイ
１４２６    ローカルセンスアンプアレイ
１４４４    スイッチアレイ
１４４５    メモリセル
１４４６    センスアンプ
１４４７    グローバルセンスアンプ
１６００    ＮＯＳＲＡＭ
１６１０    メモリセルアレイ
１６１１    メモリセル
１６１２    メモリセル
１６１３    メモリセル
１６１４    メモリセル
１６４０    コントローラ
１６５０    行ドライバ
１６５１    行デコーダ
１６５２    ワード線ドライバ
１６６０    列ドライバ
１６６１    列デコーダ
１６６２    ドライバ
１６６３    ＤＡＣ
１６７０    出力ドライバ
１６７１    セレクタ
１６７２    ＡＤＣ
１６７３    出力バッファ
２０００    トランジスタ
２９１０    情報端末
２９１１    筐体
２９１２    表示部
２９１３    カメラ
２９１４    スピーカ部
２９１５    操作スイッチ
２９１６    外部接続部
２９１７    マイク
２９２０    ノート型パーソナルコンピュータ
２９２１    筐体
２９２２    表示部
２９２３    キーボード
２９２４    ポインティングデバイス
２９４０    ビデオカメラ
２９４１    筐体
２９４２    筐体
２９４３    表示部
２９４４    操作スイッチ
２９４５    レンズ
２９４６    接続部
２９５０    情報端末
２９５１    筐体
２９５２    表示部
２９６０    情報端末
２９６１    筐体
２９６２    表示部
２９６３    バンド
２９６４    バックル
２９６５    操作スイッチ
２９６６    入出力端子
２９６７    アイコン
２９８０    自動車
２９８１    車体
２９８２    車輪
２９８３    ダッシュボード
２９８４    ライト
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３００６    配線
３００７    配線
３００８    配線
３００９    配線
３０１０    配線
３１１０    ＯＳ−ＦＰＧＡ
３１１１    コントローラ
３１１２    ワードドライバ
３１１３    データドライバ
３１１５    プログラマブルエリア
３１１７    ＩＯＢ
３１１９    コア
３１２０    ＬＡＢ
３１２１    ＰＬＥ
３１２３    ＬＵＴブロック
３１２４    レジスタブロック
３１２５    セレクタ
３１２６    ＣＭ
３１２７    パワースイッチ
３１２８    ＣＭ
３１３０    ＳＡＢ
３１３１    ＳＢ
３１３３    ＰＲＳ
３１３５    ＣＭ
３１３７    メモリ回路
３１３７Ｂ    メモリ回路
３１４０    ＯＳ−ＦＦ
３１４１    ＦＦ
３１４２    シャドウレジスタ
３１４３    メモリ回路
３１４３Ｂ    メモリ回路
３１８８    インバータ回路
３１８９    インバータ回路
４０１０    演算部
４０１１    アナログ演算回路
４０１２    ＤＯＳＲＡＭ
４０１３    ＮＯＳＲＡＭ
４０１４    ＦＰＧＡ
４０２０    制御部
４０２１    ＣＰＵ
４０２２    ＧＰＵ
４０２３    ＰＬＬ
４０２５    ＰＲＯＭ
４０２６    メモリコントローラ
４０２７    電源回路
４０２８    ＰＭＵ
４０３０    入出力部
４０３１    外部記憶制御回路
４０３２    音声コーデック
４０３３    映像コーデック
４０３４    汎用入出力モジュール
４０３５    通信モジュール
４０４１    ＡＩシステム
４０４１＿ｎ    ＡＩシステム
４０４１＿１    ＡＩシステム
４０４１Ａ    ＡＩシステム
４０４１Ｂ    ＡＩシステム
４０９８    バス線
４０９９    ネットワーク
７０００    ＡＩシステムＩＣ
７００１    リード
７００３    回路部
７０３１    Ｓｉトランジスタ層
７０３２    配線層
７０３３    ＯＳトランジスタ層
【図１】
2018150295.tif 000003
【図２】
2018150295.tif 000004
【図３】
2018150295.tif 000005
【図４】
2018150295.tif 000006
【図５】
2018150295.tif 000007
【図６】
2018150295.tif 000008
【図７】
2018150295.tif 000009
【図８】
2018150295.tif 000010
【図９】
2018150295.tif 000011
【図１０】
2018150295.tif 000012
【図１１】
2018150295.tif 000013
【図１２】
2018150295.tif 000014
【図１３】
2018150295.tif 000015
【図１４】
2018150295.tif 000016
【図１５】
2018150295.tif 000017
【図１６】
2018150295.tif 000018
【図１７】
2018150295.tif 000019
【図１８】
2018150295.tif 000020
【図１９】
2018150295.tif 000021
【図２０】
2018150295.tif 000022
【図２１】
2018150295.tif 000023
【図２２】
2018150295.tif 000024
【図２３】
2018150295.tif 000025
【図２４】
2018150295.tif 000026
【図２５】
2018150295.tif 000027
【図２６】
2018150295.tif 000028
【図２７】
2018150295.tif 000029
【図２８】
2018150295.tif 000030
【図２９】
2018150295.tif 000031
【図３０】
2018150295.tif 000032
【図３１】
2018150295.tif 000033
【図３２】
2018150295.tif 000034
【図３３】
2018150295.tif 000035
【図３４】
2018150295.tif 000036
【図３５】
2018150295.tif 000037
【図３６】
2018150295.tif 000038
【図３７】
2018150295.tif 000039
【図３８】
2018150295.tif 000040
【図３９】
2018150295.tif 000041
【図４０】
2018150295.tif 000042
【図４１】
2018150295.tif 000043
【図４２】
2018150295.tif 000044
【図４３】
2018150295.tif 000045
【図４４】
2018150295.tif 000046
【図４５】
2018150295.tif 000047
【図４６】
2018150295.tif 000048
【国際調査報告】
2018150295.tif 000049
2018150295.tif 000050
2018150295.tif 000051
2018150295.tif 000052
2018150295.tif 000053
2018150295.tif 000054