(57)【要約】  ΔΣ変調器は、周波数の異なる複数の入力信号を加算する第１加算器と、第１加算器の出力が与えられるループフィルタと、ループフィルタの出力を量子化する量子化器と、を備えている。ループフィルタは、量子化器の出力をフィードバック信号として受け付けるとともに、複数の入力信号それぞれの周波数近傍の雑音を阻止する。
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【特許請求の範囲】
【請求項１】
周波数の異なる複数の入力信号を加算する第１加算器と、
前記第１加算器の出力が与えられるループフィルタと、
前記ループフィルタの出力を量子化する量子化器と、
を備え、
前記ループフィルタは、前記量子化器の出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止する
ΔΣ変調器。
【請求項２】
前記ループフィルタは、前記加算器の出力と、前記フィードバック信号との差分が与えられる内部フィルタ回路を含み、
前記内部フィルタ回路は、直列に接続された複数のフィルタによって構成されている
請求項１に記載のΔΣ変調器。
【請求項３】
前記ループフィルタは、前記加算器の出力と、前記フィードバック信号との差分が与えられる内部フィルタ回路を含み、
前記内部フィルタ回路は、並列に接続された複数のフィルタによって構成されている
請求項１に記載のΔΣ変調器。
【請求項４】
前記内部フィルタ回路は、前記複数の入力信号それぞれの周波数近傍に通過帯域を有している
請求項２又は請求項３に記載のΔΣ変調器。
【請求項５】
前記ループフィルタは、前記第１加算器の出力と、前記内部フィルタ回路の出力との加算結果を前記ループフィルタの出力として出力する第２加算器を備えている
請求項４に記載のΔΣ変調器。
【請求項６】
前記ループフィルタは、前記複数の入力信号それぞれの周波数近傍の雑音を阻止する雑音阻止帯域の内、互いに隣り合う雑音阻止帯域同士の間の帯域の雑音レベルを、互いに隣り合う前記雑音阻止帯域同士の間の帯域以外の帯域の雑音レベルよりも低くなるように抑圧する
請求項１から請求項５のいずれか一項に記載のΔΣ変調器。
【請求項７】
請求項１から請求項６のいずれか一項に記載のΔΣ変調器と、
前記量子化器の出力が与えられる送信部と、を備えている
送信機。
【請求項８】
周波数の異なる複数の入力信号に対してΔΣ変調を行うΔΣ変調器に用いられる半導体集積回路であって、
周波数の異なる複数の入力信号を加算する第１加算器と、
前記第１加算器の出力が与えられるループフィルタと、
前記ループフィルタの出力を量子化する量子化器と、
を備え、
前記ループフィルタは、前記量子化器の出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止する
半導体集積回路。
【請求項９】
周波数の異なる複数の入力信号に対してΔΣ変調を行うための処理方法であって、
前記周波数の異なる複数の入力信号を加算する第１加算ステップと、
前記第１加算ステップによる出力に対してループフィルタ処理を行うフィルタステップと、
前記フィルタステップによる出力を量子化する量子化ステップと、
を含み、
前記フィルタステップは、前記量子化ステップによる出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止するループフィルタによって前記ループフィルタ処理を行う
処理方法。
【請求項１０】
周波数の異なる複数の入力信号を表すデータに対してΔΣ変調を行うための処理をコンピュータに実行させるためのコンピュータプログラムであって、
コンピュータに
周波数の異なる複数の前記入力信号を加算したデータを出力する第１加算ステップと、
前記第１加算ステップによる出力に対してループフィルタ処理を行うフィルタステップと、
前記フィルタステップによる出力を量子化する量子化ステップと、
を含む処理を実行させるコンピュータプログラムであり、
前記フィルタステップは、前記量子化ステップによる出力をフィードバックデータとして受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止するループフィルタによって前記ループフィルタ処理を行う
コンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ変調器、送信機、半導体集積回路、処理方法、及びコンピュータプログラムに関するものである。
本出願は、２０１６年１２月２８日出願の日本出願第２０１６−２５５７６６号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
【背景技術】
【０００２】
特許文献１には、周波数の異なる複数の信号を含む出力信号を出力することができるΔΣ変調器が記載されている。
このΔΣ変調器は、周波数の異なる複数の入力信号が与えられる複数の入力ポートと、前記複数の入力ポートそれぞれに対応して設けられた複数のループフィルタと、複数の前記ループフィルタの出力を加算する加算器とを備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１６５８４６号公報
【発明の概要】
【０００４】
一実施形態であるΔΣ変調器は、周波数の異なる複数の入力信号を加算する第１加算器と、前記第１加算器の出力が与えられるループフィルタと、前記ループフィルタの出力を量子化する量子化器と、を備え、前記ループフィルタは、前記量子化器の出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止する。
【０００５】
また、一実施形態である送信機は、上述のΔΣ変調器と、前記量子化器の出力が与えられる送信部と、を備えている。
【０００６】
また、一実施形態である半導体集積回路は、周波数の異なる複数の入力信号に対してΔΣ変調を行うΔΣ変調器に用いられる半導体集積回路であって、周波数の異なる複数の入力信号を加算する第１加算器と、前記第１加算器の出力が与えられるループフィルタと、前記ループフィルタの出力を量子化する量子化器と、を備え、前記ループフィルタは、前記量子化器の出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止する。
【０００７】
また、一実施形態である処理方法は、周波数の異なる複数の入力信号に対してΔΣ変調を行うための処理方法であって、前記周波数の異なる複数の入力信号を加算する第１加算ステップと、前記第１加算ステップによる出力に対してループフィルタ処理を行うフィルタステップと、前記フィルタステップによる出力を量子化する量子化ステップと、を含み、前記フィルタステップは、前記量子化ステップによる出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止するループフィルタによって前記ループフィルタ処理を行う。
【０００８】
また、一実施形態であるコンピュータプログラムは、周波数の異なる複数の入力信号を表すデータに対してΔΣ変調を行うための処理をコンピュータに実行させるためのコンピュータプログラムであって、コンピュータに周波数の異なる複数の前記入力信号を加算したデータを出力する第１加算ステップと、前記第１加算ステップによる出力に対してループフィルタ処理を行うフィルタステップと、前記フィルタステップによる出力を量子化する量子化ステップと、を含む処理を実行させるコンピュータプログラムであり、前記フィルタステップは、前記量子化ステップによる出力をフィードバックデータとして受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止するループフィルタによって前記ループフィルタ処理を行う。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態に係るΔΣ変調器の構成を示すブロック図である。
【図２】図２は、シミュレーションによって得た、第１実施形態のΔΣ変調器による出力信号のパワースペクトラムの一例を示す図である。
【図３】図３は、シミュレーションによって得た、第１実施形態のΔΣ変調器による出力信号のパワースペクトラムの他の例を示す図である。
【図４】図４は、第２実施形態に係るΔΣ変調器の構成を示すブロック図である。
【図５】図５は、シミュレーションによって得た、第２実施形態のΔΣ変調器による出力信号のパワースペクトラムの一例を示す図である。
【図６】図６は、第３実施形態に係るΔΣ変調器の構成を示すブロック図である。
【図７】図７は、ΔΣ変調器を用いた無線通信機の例を示すブロック図である。
【発明を実施するための形態】
【００１０】
［本開示が解決しようとする課題］
特許文献１に記載のΔΣ変調器は、複数の入力ポートそれぞれに対応して複数のループフィルタを備えている。このため、例えば、いずれか一方の入力ポートに入力信号が与えられない場合、入力信号が与えられなかった入力ポートに対応するループフィルタの機能が発揮されず、無駄な構成となってしまうことがあり、適切に対応することができなかった。
【００１１】
本開示はこのような事情に鑑みてなされたものであり、複数の入力信号の内のいずれかの入力信号が与えられないとしても適切に対応することができるΔΣ変調器を提供することを目的とする。
【００１２】
［本開示の効果］
本開示によれば、複数の入力信号の内のいずれかの入力信号が与えられないとしても適切に対応することができる。
最初に実施形態を列記して説明する。
【００１３】
［実施形態の概要］
（１）一実施形態であるΔΣ変調器は、周波数の異なる複数の入力信号を加算する第１加算器と、前記第１加算器の出力が与えられるループフィルタと、前記ループフィルタの出力を量子化する量子化器と、を備え、前記ループフィルタは、前記量子化器の出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止する。
【００１４】
上記構成のΔΣ変調器によれば、ループフィルタが、複数の入力信号それぞれの周波数近傍の雑音を阻止する特性を有しており、複数の入力信号を加算した第１加算器の出力をループフィルタに与えるので、複数の入力信号の内のいずれかの入力信号が与えられないとしても、その他の与えられた入力信号についてはループフィルタに与えることができる。この結果、複数の入力信号の内のいずれかの入力信号が与えられないとしても、ループフィルタの設定の変更等によって適切に対応することができる。
【００１５】
（２）上記ΔΣ変調器において、前記ループフィルタは、前記加算器の出力と、前記フィードバック信号との差分が与えられる内部フィルタ回路を含み、前記内部フィルタ回路は、直列に接続された複数のフィルタによって構成されていることが好ましい。
この場合、内部フィルタ回路全体としての伝達関数の次数に対して、複数のフィルタの伝達関数の次数を下げることできる。
【００１６】
（３）また、上記ΔΣ変調器において、前記ループフィルタは、前記加算器の出力と、前記フィードバック信号との差分が与えられる内部フィルタ回路を含み、前記内部フィルタ回路は、並列に接続された複数のフィルタによって構成されていることが好ましい。
この場合も、内部フィルタ回路全体としての伝達関数の次数に対して、複数のフィルタの伝達関数の次数を下げることできる。
さらに、複数のフィルタは並列に接続されているので、複数のフィルタそれぞれで生じる誤差の影響が当該複数のフィルタの間で相互に及ぶのを防止することができる。
【００１７】
（４）また、上記ΔΣ変調器において、前記内部フィルタ回路は、前記複数の入力信号それぞれの周波数近傍に通過帯域を有していることが好ましい。
この場合、複数の入力信号それぞれの周波数近傍に通過帯域を有するという内部フィルタ回路の特性を、複数のフィルタによって実現することができる。
【００１８】
（５）また、上記ΔΣ変調器において、前記ループフィルタは、前記第１加算器の出力と、前記内部フィルタ回路の出力との加算結果を前記ループフィルタの出力として出力する第２加算器を備えている事が好ましい。
【００１９】
（６）上記ΔΣ変調器において、前記ループフィルタは、前記複数の入力信号それぞれの周波数近傍の雑音を阻止する雑音阻止帯域の内、互いに隣り合う雑音阻止帯域同士の間の帯域の雑音レベルを、互いに隣り合う前記雑音阻止帯域同士の間の帯域以外の帯域の雑音レベルよりも低くなるように抑圧することが好ましい。
この場合、互いに隣り合う雑音阻止帯域同士の間の帯域の雑音の除去が容易又は不要になる。
【００２０】
（７）また、一実施形態である送信機は、上記（１）に記載のΔΣ変調器と、前記量子化器の出力が与えられる送信部と、を備えている。
【００２１】
（８）また、一実施形態である半導体集積回路は、周波数の異なる複数の入力信号に対してΔΣ変調を行うΔΣ変調器に用いられる半導体集積回路であって、周波数の異なる複数の入力信号を加算する第１加算器と、前記第１加算器の出力が与えられるループフィルタと、前記ループフィルタの出力を量子化する量子化器と、を備え、前記ループフィルタは、前記量子化器の出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止する。
【００２２】
（９）また、一実施形態である処理方法は、周波数の異なる複数の入力信号に対してΔΣ変調を行うための処理方法であって、前記周波数の異なる複数の入力信号を加算する第１加算ステップと、前記第１加算ステップによる出力に対してループフィルタ処理を行うフィルタステップと、前記フィルタステップによる出力を量子化する量子化ステップと、を含み、前記フィルタステップは、前記量子化ステップによる出力をフィードバック信号として受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止するループフィルタによって前記ループフィルタ処理を行う。
【００２３】
（１０）また、一実施形態であるコンピュータプログラムは、周波数の異なる複数の入力信号を表すデータに対してΔΣ変調を行うための処理をコンピュータに実行させるためのコンピュータプログラムであって、コンピュータに周波数の異なる複数の前記入力信号を加算したデータを出力する第１加算ステップと、前記第１加算ステップによる出力に対してループフィルタ処理を行うフィルタステップと、前記フィルタステップによる出力を量子化する量子化ステップと、を含む処理を実行させるコンピュータプログラムであり、前記フィルタステップは、前記量子化ステップによる出力をフィードバックデータとして受け付け、前記複数の入力信号それぞれの周波数近傍の雑音を阻止するループフィルタによって前記ループフィルタ処理を行う。
【００２４】
［実施形態の詳細］
以下、好ましい実施形態について図面を参照しつつ説明する。
なお、以下に記載する各実施形態の少なくとも一部を任意に組み合わせてもよい。
〔第１実施形態について〕
図１は、第１実施形態に係るΔΣ変調器の構成を示すブロック図である。図１に示すように、ΔΣ変調器１は、周波数の異なる２つの入力信号Ｕ１，Ｕ２が入力される入力ポート２ａ，２ｂを備えている。ΔΣ変調器１は、受け付けた２つの入力信号Ｕ１，Ｕ２を含む単一の出力信号Ｖ（量子化信号：ΔΣ変調信号）を出力ポート４から出力する。
【００２５】
ΔΣ変調器１は、入力信号Ｕ１，Ｕ２を加算する第１加算器５と、ループフィルタ６と、出力信号Ｖを出力する量子化器７とを備えている。
第１加算器５は、入力ポート２ａ，２ｂによって受け付けられた入力信号Ｕ１，Ｕ２を加算し、加算した出力をループフィルタ６に与える。
【００２６】
ループフィルタ６には、第１加算器５の出力が与えられるとともに、量子化器７から出力される出力信号Ｖがフィードバック信号として与えられる。ループフィルタ６にフィードバックされる出力信号Ｖは、量子化器７の出力端とループフィルタ６とを接続する経路８を介してフィードバックされる。以下、経路８を介してループフィルタ６にフィードバックされる出力信号Ｖをフィードバック信号ともいう。
【００２７】
ループフィルタ６は、差分器９と、フィルタ回路１０とを備えている。
差分器９は、第１加算器５の出力と、フィードバック信号とが与えられる。差分器９は、これら第１加算器５の出力と、フィードバック信号との差分を求める。
差分器９の出力である前記差分は、フィルタ回路１０に与えられる。
フィルタ回路１０の出力は、当該フィルタ回路１０の後段に設けられた第２加算器１１に与えられる。
【００２８】
フィルタ回路１０は、第１フィルタ１５と、第２フィルタ１６と、第３加算器１８とを備えている。
第１フィルタ１５と、第２フィルタ１６とは、差分器９に対して並列に接続されている。よって、差分器９の出力は、第１フィルタ１５及び第２フィルタ１６それぞれに与えられる。
第３加算器１８は、第１フィルタ１５の出力と第２フィルタ１６の出力とを加算する。第３加算器１８の出力は、フィルタ回路１０の出力として第２加算器１１に与えられる。
【００２９】
第２加算器１１は、第１加算器５の出力と、フィルタ回路１０の出力とを加算し、その加算結果をループフィルタ６の出力として出力する。
第２加算器１１の出力は、量子化器７に与えられる。量子化器７は２レベル量子化器であり、１ｂｉｔのパルス列を出力信号Ｖとして出力する。なお、上述したように、量子化器７の出力信号Ｖは、フィードバック信号として経路８を介してループフィルタ６に与えられる。
量子化器７による出力信号Ｖは、出力ポート４から出力される。
【００３０】
ここで、出力信号Ｖは、下記式（１）のようにｚ領域における関数で表される。
Ｖ（ｚ）＝
Ｕ１（ｚ）＋Ｕ２（ｚ）＋ＮＴＦ（ｚ）Ｅ（ｚ）      ・・・（１）
【００３１】
上記式（１）中、Ｖ（ｚ）は出力信号、Ｕ１（ｚ）及びＵ２（ｚ）は入力信号、ＮＴＦ（ｚ）はフィルタ回路１０の雑音伝達関数、Ｅ（ｚ）はΔΣ変調器１の量子化雑音である。
上記式（１）より、差分器９の出力は、下記式（２）のように表される。
Ｕ１（ｚ）＋Ｕ２（ｚ）−Ｖ（ｚ）＝
Ｕ１（ｚ）＋Ｕ２（ｚ）
−（Ｕ１（ｚ）＋Ｕ２（ｚ）＋ＮＴＦ（ｚ）Ｅ（ｚ））
＝−ＮＴＦ（ｚ）Ｅ（ｚ）      ・・・（２）
【００３２】
式（２）より、差分器９の出力は、出力信号Ｖ（ｚ）に含まれる雑音成分の逆特性となる。
本実施形態のフィルタ回路１０は、入力信号Ｕ１の周波数帯域を含む第１通過帯域と、入力信号Ｕ２の周波数帯域を含む第２通過帯域とを有し、第１通過帯域及び第２通過帯域以外の帯域においては信号の通過を阻止するフィルタ特性（雑音伝達関数ＮＴＦ（ｚ））となるように設定されている。
よって、フィルタ回路１０は、入力信号Ｕ１の周波数帯域を含む第１通過帯域、及び入力信号Ｕ２の周波数帯域を含む第２通過帯域における雑音成分の逆特性を有する信号を出力し、第２加算器１１に与える。前記逆特性を有する信号は、第２加算器１１によって第１加算器５の出力に加算される。前記逆特性を有する信号が加算された第１加算器５の出力は量子化器７によって量子化され、その出力信号Ｖはフィルタ回路１０にフィードバックされる。
【００３３】
このように、本実施形態のループフィルタ６は、第１通過帯域及び第２通過帯域における雑音成分の逆特性を有する信号を第１加算器５の出力に対して繰り返し加算することで、出力信号Ｖにおける第１通過帯域及び第２通過帯域の雑音を抑圧する。
よって、本実施形態のループフィルタ６は、第１通過帯域及び第２通過帯域の２箇所に雑音を阻止する帯域を有するフィルタ特性とされている。
つまり、本実施形態のループフィルタ６は、入力信号Ｕ１，Ｕ２それぞれの周波数近傍の雑音を阻止する特性を有している。
【００３４】
また、ΔΣ変調器１は、第１フィルタ１５及び第２フィルタ１６を制御するための制御部１９を備えている。制御部１９は、第１フィルタ１５及び第２フィルタ１６それぞれのフィルタ特性を定める設定パラメータを複数記憶することができる。制御部１９は、記憶している複数の設定パラメータを選択的に第１フィルタ１５及び第２フィルタ１６に与えることで、第１フィルタ１５及び第２フィルタ１６のフィルタ特性を制御する機能を有している。
【００３５】
本実施形態のΔΣ変調器１は、ＣＰＵや記憶部等を含んだコンピュータによって構成することもできる。この場合、コンピュータは、前記記憶部に記憶されたコンピュータプログラム等を読み出して実行することによってΔΣ変調器１が有する各機能部を実現することができる。ΔΣ変調器１をコンピュータによって構成した場合、ΔΣ変調器１は、各信号（入力信号や出力信号等）を表すデータの処理を行う。
【００３６】
また、本実施形態のΔΣ変調器１は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等の半導体集積回路によって構成することができる。ΔΣ変調器１を半導体集積回路で構成した場合、ΔΣ変調器１が有するフィルタ回路１０や、量子化器７等の各機能部は、半導体集積回路に含まれている各種半導体素子を用いて構成される。
【００３７】
さらに、ΔΣ変調器１は、プログラム可能な集積回路であるＦＰＧＡと、このＦＰＧＡの回路構成に関する回路構成情報をＦＰＧＡに与え、前記回路構成情報に従ってＦＰＧＡに回路を構成させる機能を有するコンピュータとを備えたシステムによって構成することもできる。
この場合、コンピュータの記憶部には、回路構成情報をＦＰＧＡに与えるための処理を前記コンピュータに実行させるためのプログラムや、１又は複数の回路構成情報が記憶されている。
前記コンピュータは、前記記憶部に記憶された回路構成情報をＦＰＧＡに与える。回路構成情報が与えられたＦＰＧＡは、与えられた回路構成情報に従った回路を構成する。
前記コンピュータの記憶部には、ΔΣ変調器１をＦＰＧＡに構成させるための回路構成を示す回路構成情報が記憶されている。
前記コンピュータは、ΔΣ変調器１を構成するための回路構成情報をＦＰＧＡに与えることで、ＦＰＧＡにデジタル信号処理部２を構成させることができる。
【００３８】
本実施形態のΔΣ変調器１が有するフィルタ回路１０は、上述のように、入力信号Ｕ１の周波数帯域を含む第１通過帯域と、入力信号Ｕ２の周波数帯域を含む第２通過帯域とを有するフィルタ特性（雑音伝達関数ＮＴＦ（ｚ））となるように設定されている。
また、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）は、出力信号Ｖにおいて少なくとも第１通過帯域及び第２通過帯域、並びに両通過帯域同士の間の帯域を対象として設定されている。
【００３９】
フィルタ回路１０を構成する第１フィルタ１５の伝達関数をＬ１（ｚ）、第２フィルタ１６の伝達関数をＬ２（ｚ）とすると、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）
は、下記式（３）のように表される。
ＮＴＦ（ｚ）＝Ｌ１（ｚ）＋Ｌ２（ｚ）    ・・・（３）
【００４０】
本実施形態のフィルタ回路１０は、４次のＩＩＲ（Ｉｎｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタとされている。
第１フィルタ１５の伝達関数Ｌ１、及び第２フィルタ１６の伝達関数Ｌ２は、４次のフィルタとされたフィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）に基づいて設定される。
ここで、第１フィルタ１５及び第２フィルタ１６は、２次のＩＩＲフィルタとして設定される。
【００４１】
第１フィルタ１５の伝達関数Ｌ１、及び第２フィルタ１６の伝達関数Ｌ２は、上記式（３）に示すように、互いに加算されることで、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）となるように設定されている。
【００４２】
下記式（４）は、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）の一般式の一例である。
【００４３】
【数１】
2018123250.tif 000003
【００４４】
上記式（４）は、フィルタ回路１０をｎ次のＩＩＲフィルタとして構成した場合の雑音伝達関数を示している。式（４）中、Ａ０，Ａ１，・・Ａｎ，Ｂ１，・・Ｂｎは、分母及び分子を構成している各項のパラメータであり、フィルタ特性を定める設定パラメータである。
【００４５】
上記式（４）における分母及び分子はｚの多項式となっているので、例えば、より低次の多項式の積で表現することができる。よって、上記式（４）は、より低次とされた多項式を分母及び分子として有する部分分数に分解することができる。つまり、式（４）は、より低次とされた複数の多項式の和として表すことができる。
【００４６】
下記式（５）は、上記式（４）に示す雑音伝達関数ＮＴＦ（ｚ）を複数の多項式に分解したときの一例を示している。
【００４７】
【数２】
2018123250.tif 000004
【００４８】
式（５）では、ｎ次のフィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）を、２次のフィルタの伝達関数を表す部分分数に分解しこれらの和として表した場合を示している。式（５）中、ｉは、例えば分解された部分分数の個数がＩであるとすると、１からＩまでの整数である。Ｋｉは、分解された各部分分数の係数、Ａ１，ｉ，・・Ａｎ，ｉ，Ｂ１，ｉ，・・Ｂｎ，ｉは、部分分数において分母及び分子を構成している各項のパラメータであり、雑音伝達関数ＮＴＦ（ｚ）を部分分数に分解して表した場合におけるフィルタ特性を定める設定パラメータである。
【００４９】
このように、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）は、高次のフィルタとして設計した後に、複数の２次のフィルタの伝達関数に分解することができる。
【００５０】
本実施形態では、４次のＩＩＲフィルタによって、入力信号Ｕ１の周波数帯域を含む第１通過帯域と、入力信号Ｕ２の周波数帯域を含む第２通過帯域とを有するフィルタ特性を実現させるための設定パラメータを、上記式（４）に従って求める。
【００５１】
なお、雑音伝達関数ＮＴＦ（ｚ）については、複数の零点及び極の最適化を図ることにより、上記式（４）における各設定パラメータを求め、上述の複数の通過帯域を有するフィルタ特性を実現させることができる。零点及び極の最適化については、例えば、「和保  孝雄、安田  明  監訳（原著者  Ｒｉｃｈａｒｄ  Ｓｃｈｒｅｉｅｒ，  Ｇａｂｏｒ  Ｃ．  Ｔｅｍｅｓ）ΔΣ型アナログ／デジタル変換器入門、丸善株式会社、２００７  第８８ページから第９９ページ」に記載されている手法を用いることができる。
【００５２】
上記式（４）に基づく設定パラメータを求めた後、求めた設定パラメータによる雑音伝達関数ＮＴＦ（ｚ）を２つの部分分数に分解する。分解された２つの部分分数は、２次のＩＩＲフィルタを表す伝達関数を示している。これにより、雑音伝達関数ＮＴＦ（ｚ）を分解した部分分数それぞれについての設定パラメータを求める。
雑音伝達関数ＮＴＦ（ｚ）を部分分数に分解して表した際の設定パラメータは、部分分数ごとに第１フィルタ１５及び第２フィルタ１６に与えられる。
設定パラメータが与えられた第１フィルタ１５及び第２フィルタ１６は、雑音伝達関数ＮＴＦ（ｚ）を部分分数に分解した部分分数によって表される伝達関数に設定される。
【００５３】
なお、雑音伝達関数ＮＴＦ（ｚ）を部分分数に分解して表した際の設定パラメータは、制御部１９に記憶される。第１フィルタ１５及び第２フィルタ１６は、制御部１９から設定パラメータが与えられることで、上記伝達関数に設定される。
【００５４】
このように、本実施形態では、４次のＩＩＲフィルタであるフィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）が、２次のＩＩＲフィルタを表す２つの伝達関数に分解され、分解された２つの伝達関数が、第１フィルタ１５の伝達関数Ｌ１、及び第２フィルタ１６の伝達関数Ｌ２として設定されている。
【００５５】
よって、第１フィルタ１５の出力と第２フィルタ１６の出力とを加算する第３加算器１８は、入力信号Ｕ１の周波数帯域を含む第１通過帯域と、入力信号Ｕ２の周波数帯域を含む第２通過帯域とを有する雑音伝達関数ＮＴＦ（ｚ）とされた４次のＩＩＲフィルタとしてのフィルタ回路１０の出力を第２加算器１１に与える。
【００５６】
上記従来例のΔΣ変調器では、２つの入力ポートそれぞれに対応して２つのループフィルタが設けられており、各ループフィルタが有する内部フィルタの伝達関数は、対応する入力ポートに与えられる入力信号の周波数近傍のみに通過帯域を有するように個別に設定される。
【００５７】
一方、本実施形態では、フィルタ回路１０を構成する第１フィルタ１５の伝達関数Ｌ１、及び第２フィルタ１６の伝達関数Ｌ２が、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）を部分分数に分解することで得た伝達関数とされている。よって、第１フィルタ１５及び第２フィルタ１６の伝達関数は、上記従来例の場合のように個別に設定されるわけではなく、上記従来例と同じ通過帯域を有するように設定したとしても、両フィルタ１５，１６の個々の伝達関数が上記従来例の場合と同じになるとは限らない。
つまり、本実施形態の第１フィルタ１５及び第２フィルタ１６は、互いに並列に接続して用いることで、所望の特性を有するフィルタ（フィルタ回路１０）を構成する。
【００５８】
なお、本実施形態のフィルタ回路１０は、複数のフィルタ（第１フィルタ１５及び第２フィルタ１６）を用いて構成したので、複数の通過帯域を有するというフィルタ回路１０の特性を、第１フィルタ１５及び第２フィルタ１６によって実現することができる。
よって、フィルタ回路１０全体としての雑音伝達関数ＮＴＦ（ｚ）の次数に対して、第１フィルタ１５及び第２フィルタ１６の伝達関数の次数を下げることができる。これにより、高次のフィルタを構成したとしても、フィルタ回路１０の処理負荷を抑制することができる。
【００５９】
さらに、本実施形態のフィルタ回路１０は、第１フィルタ１５及び第２フィルタ１６を並列に接続したので、例えば、第１フィルタ１５及び第２フィルタ１６を直列に接続した場合と比較して、両フィルタ１５，１６それぞれで生じる誤差の影響が当該両フィルタ１５，１６の間で相互に及ぶのを防止することができる。
【００６０】
図２は、シミュレーションによって得た、第１実施形態のΔΣ変調器による出力信号のパワースペクトラムの一例を示す図である。図２中の（ａ）は、第１実施形態のΔΣ変調器１による出力信号Ｖのパワースペクトラムの一例を示す図であり、図２中の（ｂ）は、図２中の（ａ）の要部拡大図である。
図２中の（ａ）及び図２中の（ｂ）では、入力信号Ｕ１の周波数を９４０ＭＨｚ、入力信号Ｕ２の周波数を１０２５ＭＨｚとし、フィルタ回路１０における第１通過帯域を９４０ＭＨｚ付近に、第２通過帯域を１０２５ＭＨｚ付近にそれぞれ設定した場合を示している。
なお、この場合、フィルタ回路１０としてのフィルタの次数は４次であり、両通過帯域をフィルタ特性として形成するためのフィルタの次数を２次に設定している。
【００６１】
図２中の（ａ）及び図２中の（ｂ）に示すように、出力信号Ｖのパワースペクトラムには、周波数が９４０ＭＨｚである入力信号Ｕ１と、周波数が１０２５ＭＨｚである入力信号Ｕ２が現れている。また、９４０ＭＨｚ付近及び１０２５ＭＨｚ付近の２箇所に雑音が阻止された帯域（量子化雑音阻止帯域）が形成されている。これら量子化雑音阻止帯域内では、量子化雑音が他の帯域と比べて十分に抑圧されている。
【００６２】
このように、本実施形態のΔΣ変調器１は、周波数の異なる複数の入力信号Ｕ１，Ｕ２を受け付け、互いに干渉させることなく入力信号Ｕ１，Ｕ２を単一の出力信号Ｖに含めて出力することができる。
【００６３】
また、図２中の（ａ）及び図２中の（ｂ）に示すように、互いに隣り合う２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルが、入力信号Ｕ１に対応する雑音阻止帯域よりも低い周波数側の雑音レベル及び入力信号Ｕ２に対応する雑音阻止帯域よりも高い周波数側の雑音レベルよりも低く現れている。
【００６４】
これは、ループフィルタ６が、２つの量子化雑音阻止帯域を有するとともに、これら２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルを、２つの量子化雑音阻止帯域同士の間の帯域以外の帯域の雑音レベルよりも低くなるように抑圧する特性を有するからである。
【００６５】
また、フィルタ回路１０は、ループフィルタ６における上述のフィルタ特性を実現し得る雑音伝達関数ＮＴＦ（ｚ）に設定されている。
本実施形態のΔΣ変調器１において、量子化雑音阻止帯域を定めるフィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）は、第１通過帯域及び第２通過帯域を設定するように構成されているため、少なくとも第１通過帯域と第２通過帯域との間の帯域についてもその特性の設定が可能となっている。
つまり、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）を設定する際に、２つの量子化雑音阻止帯域に加え、両量子化雑音阻止帯域同士の間の帯域の特性についても調整が可能となっている。
なお、２つの量子化雑音阻止帯域同士の間の帯域の特性についても、上述の設定パラメータによって定められる。
【００６６】
例えば、上記従来例のΔΣ変調器のように、２つの入力ポートそれぞれに対応して２つのループフィルタが設けられている場合、各ループフィルタが有する内部フィルタのフィルタ特性は、対応する入力ポートに与えられる入力信号の周波数近傍のみに通過帯域を有するように個別に設定される。よって、２つの入力信号に対応する量子化雑音阻止帯域同士の間の帯域における雑音レベルについては調整することが困難である。
【００６７】
これに対して、本実施形態では、上述のように、少なくとも第１通過帯域及び第２通過帯域並びに両通過帯域同士の間の帯域を対象としてフィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）の設定が可能である。このため、２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルを、他の帯域の雑音レベルよりも低くなるように抑圧するフィルタ特性を有するループフィルタ６とすることができる。
【００６８】
このように本実施形態のループフィルタ６は、２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルを、他の帯域の雑音レベルよりも低くなるように抑圧するフィルタ特性とされているので、互いに隣り合う量子化雑音阻止帯域同士の間の帯域の雑音の除去が容易又は不要になる。
【００６９】
ここで、２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルは、他の帯域（入力信号Ｕ１に対応する雑音阻止帯域よりも低い周波数側の帯域及び入力信号Ｕ２に対応する雑音阻止帯域よりも高い周波数側の帯域）よりも１０ｄＢ低いことが好ましい。雑音レベルが１０ｄＢ低いことにより、後の処理で２つの量子化雑音阻止帯域同士の間の帯域に含まれる雑音を除去する際に容易に除去することができる。
【００７０】
さらに、２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルは、入力信号Ｕ１，Ｕ２の信号レベルよりも４８ｄＢ低いことが好ましい。
この場合、入力信号Ｕ１，Ｕ２の信号レベルに対して、２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルを除去する必要のないレベルとすることができるからである。
【００７１】
本実施形態のΔΣ変調器１では、ループフィルタ６が、複数の入力信号Ｕ１，Ｕ２それぞれの周波数近傍の雑音を阻止する特性を有しており、複数の入力信号Ｕ１，Ｕ２を加算した第１加算器５の出力をループフィルタ６に与えるので、入力信号Ｕ１，Ｕ２の内のいずれかの入力信号が与えられないとしても、その他の与えられた入力信号についてはループフィルタ６に与えることができる。この結果、入力信号の内のいずれかの入力信号が与えられないとしても、例えば、ループフィルタ６を構成する各フィルタ１５，１６の設定パラメータを、与えられた入力信号に対応した設定パラメータに変更することができ、適切に対応することができる。
【００７２】
図３は、シミュレーションによって得た、第１実施形態のΔΣ変調器による出力信号のパワースペクトラムの他の例を示す図である。図３中の（ａ）は、シミュレーションによって得た、第１実施形態のΔΣ変調器１による出力信号Ｖのパワースペクトラムの他の例を示す図であり、図３中の（ｂ）は、図３中の（ａ）の要部拡大図である。
図３中の（ａ）及び図３中の（ｂ）では、周波数が９７５ＭＨｚである入力信号Ｕ１のみをΔΣ変調器１に与えた場合を示している。
また、この場合、フィルタ回路１０における通過帯域を入力信号Ｕ１に対応して９７５ＭＨｚ付近に設定するとともに、この通過帯域をフィルタ特性として形成するためのフィルタの次数を４次に設定した場合を示している。
【００７３】
なお、フィルタ回路１０における通過帯域を９７５ＭＨｚ付近に設定するために両フィルタ１５，１６に与えられる設定パラメータは、制御部１９に記憶される。
第１フィルタ１５及び第２フィルタ１６は、制御部１９から設定パラメータが与えられることで、フィルタ回路１０における通過帯域が入力信号Ｕ１に対応した特性となるように設定される。
【００７４】
図３中の（ａ）及び図３中の（ｂ）に示すように、出力信号Ｖのパワースペクトラムには、周波数が９７５ＭＨｚである入力信号Ｕ１が現れている。また、９７５ＭＨｚ付近のみに量子化雑音阻止帯域が形成されている。
このように、ΔΣ変調器１は、入力信号Ｕ１のみが与えられたとしても、入力信号Ｕ１を出力信号Ｖに含めて出力することができる。
【００７５】
また、フィルタ回路１０の通過帯域をフィルタ特性として形成する際のフィルタの次数を４次に設定したので、例えば、フィルタの次数を２次に設定した場合と比較してループフィルタ６における量子化雑音阻止帯域の帯域幅をより広帯域にできるとともに、量子化雑音の遮断特性をより急峻にすることができる。
【００７６】
つまり、本例のように、フィルタ回路１０のフィルタ特性を適切に調整すれば、入力信号Ｕ２が与えられなかった場合にも、複数の入力信号Ｕ１，Ｕ２を対象としていた両フィルタ１５，１６の能力を入力信号Ｕ１のみに用いることができ、両フィルタ１５，１６の能力を無駄なく利用することができる。
【００７７】
本実施形態では、入力信号Ｕ１，Ｕ２の内、入力信号Ｕ２が与えられないとしても、第１加算器５の出力がループフィルタ６に与えられるので、各フィルタ１５，１６の設定パラメータを、入力信号Ｕ１に対応した設定パラメータに変更するといったように、適切に対応することができる。
【００７８】
上記では、周波数が９７５ＭＨｚである入力信号Ｕ１のみをΔΣ変調器１に与える際に、ループフィルタ６（フィルタ回路１０）のフィルタ特性を入力信号Ｕ１に応じた特性に設定した場合を示したが、例えば、ループフィルタ６のフィルタ特性を入力信号Ｕ１，Ｕ２に応じた特性とし、入力信号Ｕ１，Ｕ２のいずれか一方のみをΔΣ変調器１に与える場合に、ループフィルタ６のフィルタ特性をそのまま維持して用いてもよい。
この場合においても、ΔΣ変調器１は、入力信号Ｕ１のみが与えられたときに、入力信号Ｕ１を出力信号Ｖに含めて出力することができるからである。
【００７９】
なお、入力信号Ｕ１，Ｕ２の両方に対応する設定パラメータ、及び入力信号Ｕ１のみに対応する設定パラメータの両方を制御部１９が記憶している場合、制御部１９は、予め設定された命令に基づいて両フィルタ１５，１６に与える設定パラメータを選択してもよいし、入力信号の数や、周波数等の情報を取得し、取得した情報に基づいて両フィルタ１５，１６に与える設定パラメータを選択してもよい。
制御部１９が入力信号の情報に基づいて両フィルタ１５，１６に与える設定パラメータを選択する場合、制御部１９は、入力信号に応じて、設定パラメータを変更することができ、フィルタ回路１０が有する両フィルタ１５，１６の能力を入力信号に対して適切に割り振ることができる。
【００８０】
以上のように、本実施形態によれば、入力信号Ｕ１，Ｕ２の両方が与えられて使用される場合には、両フィルタ１５，１６を用いて入力信号Ｕ１，Ｕ２を含む出力信号を出力することができる。
また、入力信号Ｕ１，Ｕ２の内の入力信号Ｕ２が与えられない場合であっても、フィルタ回路１０のフィルタ特性を適切に調整することで、フィルタの次数を上げてより広帯域化を図るといったように、複数の入力信号Ｕ１，Ｕ２を対象としていた両フィルタ１５，１６の能力を入力信号Ｕ１のみに用いることができる。
つまり、入力信号Ｕ１，Ｕ２の両方が与えられて使用される場合には、入力信号Ｕ１，Ｕ２を含む出力信号を出力させるように用いることができ、入力信号Ｕ１，Ｕ２の内の一方の入力信号が与えられない場合には、他方の入力信号を出力するための帯域幅を広帯域化するように用いることができる。
【００８１】
このように、本実施形態によれば、入力信号Ｕ１，Ｕ２の両方が与えられて使用される場合、及び、入力信号Ｕ１，Ｕ２の内の一方の入力信号が与えられない場合のいずれの場合においても、両フィルタ１５，１６の能力を無駄なく利用することができる。
【００８２】
〔第２実施形態について〕
図４は、第２実施形態に係るΔΣ変調器の構成を示すブロック図である。
本実施形態のΔΣ変調器１は、周波数の異なる３つの入力信号Ｕ１，Ｕ２，Ｕ３を受け付け、受け付けた３つの入力信号Ｕ１，Ｕ２，Ｕ３を含む単一の出力信号Ｖを出力する点で上記第１実施形態と相違している。
【００８３】
本実施形態のΔΣ変調器１は、入力信号Ｕ１，Ｕ２，Ｕ３が入力される３つの入力ポート２ａ，２ｂ，２ｃを備えている。第１加算器５は、入力ポート２ａ，２ｂ，２ｃによって受け付けられた入力信号Ｕ１，Ｕ２，Ｕ３を加算し、加算した出力をループフィルタ６に与える。
【００８４】
本実施形態のフィルタ回路１０は、第１フィルタ１５と、第２フィルタ１６と、第３フィルタ１７とを備えており、３つのフィルタによって構成されている。各フィルタ１５，１６，１７は、差分器９に対して並列に接続されている。
第３加算器１８は、第１フィルタ１５の出力、第２フィルタ１６の出力、及び第３フィルタ１７の出力を加算する。第３加算器１８の出力は、フィルタ回路１０の出力として第２加算器１１に与えられる。
【００８５】
本実施形態のフィルタ回路１０は、入力信号Ｕ１の周波数帯域を含む第１通過帯域、入力信号Ｕ２の周波数帯域を含む第２通過帯域、及び入力信号Ｕ３の周波数帯域を含む第３通過帯域を有する雑音伝達関数ＮＴＦ（ｚ）となるように設定されている。
また、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）は、出力信号Ｖにおいて少なくとも第１通過帯域、第２通過帯域、及び第３通過帯域、並びに各通過帯域同士の間の帯域を対象として設定されている。
【００８６】
本実施形態のフィルタ回路１０は、６次のＩＩＲフィルタとされている。
本実施形態では、６次のＩＩＲフィルタであるフィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）が、２次のＩＩＲフィルタを表す３つの伝達関数に分解され、分解された３つの伝達関数が、第１フィルタ１５の伝達関数Ｌ１、第２フィルタ１６の伝達関数Ｌ２、及び第３フィルタ１７の伝達関数Ｌ３として設定されている。
【００８７】
これにより、第１フィルタ１５の出力、第２フィルタ１６の出力、及び第３フィルタ１７の出力を加算する第３加算器１８は、入力信号Ｕ１の周波数帯域を含む第１通過帯域、入力信号Ｕ２の周波数帯域を含む第２通過帯域、及び入力信号Ｕ３の周波数帯域を含む第３通過帯域を有する雑音伝達関数ＮＴＦ（ｚ）とされた６次のＩＩＲフィルタとしての出力を第２加算器１１に与える。
【００８８】
なお、フィルタ回路１０の特性に対して第１通過帯域、第２通過帯域、及び第３通過帯域の３つの通過帯域を設定するために両フィルタ１５，１６に与えられる設定パラメータは、制御部１９に記憶される。
第１フィルタ１５及び第２フィルタ１６は、制御部１９から設定パラメータが与えられることで、フィルタ回路１０のフィルタ特性が３つの通過帯域を含む特性となるように設定される。
【００８９】
図５は、シミュレーションによって得た、第２実施形態のΔΣ変調器による出力信号のパワースペクトラムの一例を示す図である。図５中の（ａ）は、シミュレーションによって得た、第２実施形態のΔΣ変調器１による出力信号Ｖのパワースペクトラムの一例を示す図であり、図５中の（ｂ）は、図５中の（ａ）の要部拡大図である。
図５中の（ａ）及び図５中の（ｂ）では、入力信号Ｕ１の周波数を９４０ＭＨｚ、入力信号Ｕ２の周波数を９８０ＭＨｚ、入力信号Ｕ３の周波数を１０２５ＭＨｚとし、フィルタ回路１０における第１通過帯域を９４０ＭＨｚ付近に、第２通過帯域を９８０ＭＨｚ付近に、第３通過帯域を１０２５ＭＨｚ付近にそれぞれ設定した場合を示している。
なお、この場合、フィルタ回路１０としてのフィルタの次数は６次であり、各通過帯域をフィルタ特性として形成するためのフィルタの次数を２次に設定している。
【００９０】
図５中の（ａ）及び図５中の（ｂ）に示すように、出力信号Ｖのパワースペクトラムには、周波数が９４０ＭＨｚである入力信号Ｕ１と、周波数が９８０ＭＨｚである入力信号Ｕ２と、周波数が１０２５ＭＨｚである入力信号Ｕ３が現れている。
また、本実施形態では、量子化雑音が抑制されている帯域が、入力信号Ｕ１，Ｕ２，Ｕ３を含んだ比較的広い帯域として現れている。
【００９１】
このように、本実施形態のΔΣ変調器１は、周波数の異なる複数の入力信号Ｕ１，Ｕ２，Ｕ３を受け付け、互いに干渉させることなく入力信号Ｕ１，Ｕ２，Ｕ３を単一の出力信号Ｖに含めて出力することができる。
また、入力信号Ｕ１，Ｕ２，Ｕ３の内、１つ又は２つの入力信号が与えられないとしてもループフィルタ６には第１加算器５の出力が与えられる。よって、例えば、ループフィルタ６を構成する各フィルタ１５，１６の設定パラメータを、与えられた入力信号に対応した設定パラメータに変更する等、適切に対応することができる。
【００９２】
また、本実施形態のループフィルタ６は、各入力信号Ｕ１，Ｕ２，Ｕ３に対応して３箇所に量子化雑音阻止帯域を形成するとともに、２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルを、他の帯域の雑音レベルよりも低くなるように抑圧するフィルタ特性とされている。
このため、各量子化雑音阻止帯域同士が繋がったように現れ、図５中の（ａ）及び図５中の（ｂ）に示すように、量子化雑音が抑制されている帯域が、入力信号Ｕ１，Ｕ２，Ｕ３を含んだ比較的広い帯域として現れている。
【００９３】
〔第３実施形態について〕
図６は、第３実施形態に係るΔΣ変調器の構成を示すブロック図である。
本実施形態のΔΣ変調器１は、フィルタ回路１０を構成する第１フィルタ１５及び第２フィルタ１６が直列に接続されている点で上記第１実施形態と相違している。
【００９４】
本実施形態のフィルタ回路１０は、第１実施形態と同様、入力信号Ｕ１の周波数帯域を含む第１通過帯域、及び入力信号Ｕ２の周波数帯域を含む第２通過帯域を有する雑音伝達関数ＮＴＦ（ｚ）となるように設定されている。
【００９５】
フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）は、上述したように、分母及び分子がｚの多項式となっており、より低次の多項式の積で表現することができる。つまり、上記式（４）は、より低次とされた複数の多項式の積として表すことができる。
【００９６】
下記式（６）は、上記式（４）に示す雑音伝達関数ＮＴＦ（ｚ）を複数の多項式の積として表したときの一例を示している。
【００９７】
【数３】
2018123250.tif 000005
【００９８】
式（６）では、ｎ次のフィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）を、２次のフィルタの伝達関数を表す部分分数に分解しこれらの積として表した場合を示している。式（６）中、Ｃ１，Ｃ２，・・Ｄ１，Ｄ２，・・は、各多項式において分母及び分子を構成している各項の係数である。
このように、フィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）は、高次のフィルタとして設計した後に、複数の２次のフィルタの伝達関数の積として表すことができる。
【００９９】
本実施形態のフィルタ回路１０は、４次のＩＩＲフィルタとされている。
本実施形態では、４次のＩＩＲフィルタであるフィルタ回路１０の雑音伝達関数ＮＴＦ（ｚ）が、２次のＩＩＲフィルタを表す２つの伝達関数の積とされ、この２つの伝達関数が、第１フィルタ１５の伝達関数Ｌ１、及び第２フィルタ１６の伝達関数Ｌ２として設定されている。
【０１００】
これにより、第１フィルタ１５の出力が与えられる第２フィルタ１６は、入力信号Ｕ１の周波数帯域を含む第１通過帯域と、入力信号Ｕ２の周波数帯域を含む第２通過帯域とを有する雑音伝達関数ＮＴＦ（ｚ）とされた４次のＩＩＲフィルタとしての出力を第２加算器１１に与える。
【０１０１】
本実施形態のΔΣ変調器１においても、第１実施形態と同様、周波数の異なる複数の入力信号Ｕ１，Ｕ２を受け付け、互いに干渉させることなく入力信号Ｕ１，Ｕ２を単一の出力信号Ｖに含めて出力することができる。
また、一方の入力信号が与えられないとしてもループフィルタ６には第１加算器５の出力が与えられる。よって、例えば、ループフィルタ６を構成する各フィルタ１５，１６の設定パラメータを、与えられた入力信号に対応した設定パラメータに変更する等、適切に対応することができる。
【０１０２】
また、本実施形態のフィルタ回路１０においても、複数のフィルタ（第１フィルタ１５及び第２フィルタ１６）を用いて構成したので、複数の通過帯域を有するというフィルタ回路１０の特性を、第１フィルタ１５及び第２フィルタ１６によって実現することができる。よって、フィルタ回路１０全体としての雑音伝達関数ＮＴＦ（ｚ）の次数に対して、第１フィルタ１５及び第２フィルタ１６の伝達関数の次数を下げることができる。これにより、高次のフィルタを構成したとしても、フィルタ回路１０の処理負荷を抑制することができる。
【０１０３】
〔無線通信装置について〕
図７は、ΔΣ変調器を用いた無線通信機の例を示すブロック図である。図７中の（ａ）は、上述のΔΣ変調器１を用いた無線通信機の一例を示すブロック図である。図７中の（ａ）中、無線通信装置２０は、複数の直交変調部（一次変調器）２１，２２と、ΔΣ変調器（二次変調器）１と、第１バンドバスフィルタ２５と、第２バンドパスフィルタ２６とを備えている。
複数の直交変調部２１，２２は、それぞれ、ベースバンド信号Ｉ１，Ｑ１，Ｉ２，Ｑ２に対して、一次変調として直交変調を行う。複数の直交変調部２１，２２は、ローカル発信器２１ａ，２２ａの周波数ｗ１，ｗ２がそれぞれ異なっているため、それぞれ異なる周波数の無線信号（ＲＦ信号）Ｕ１，Ｕ２を出力する。
複数の無線信号Ｕ１，Ｕ２は、ΔΣ変調器１への入力信号となる。
【０１０４】
ΔΣ変調器１は、複数の無線信号（入力信号）Ｕ１，Ｕ２に対して、二次変調としてΔΣ変調を行い、複数の無線信号Ｕ１，Ｕ２を含むパルス信号を出力する。ΔΣ変調器１の出力信号は、伝送路２４を介して、両バンドパスフィルタ２５，２６それぞれに与えられる。
バンドパスフィルタ２５，２６は、両無線信号Ｕ１，Ｕ２に対応して設けられている。第１バンドパスフィルタ２５は、無線信号Ｕ１を通過させる通過帯域を持つ。また、第２バンドパスフィルタ２６は、無線信号Ｕ２を通過させる通過帯域を持つ。
第１バンドパスフィルタ２５によって、無線信号Ｕ１の帯域外の雑音が除去される。また、第２バンドパスフィルタ２６によって、無線信号Ｕ２の帯域外の雑音が除去される。
【０１０５】
第１バンドパスフィルタ２５から出力された無線信号Ｕ１は、パワーアンプ３１によって増幅され、アンテナ３２から出力される。
第２バンドパスフィルタ２６から出力された無線信号Ｕ２は、パワーアンプ３３によって増幅され、アンテナ３４から出力される。
【０１０６】
この無線通信装置２０では、周波数の異なる複数の無線信号を同時に出力するデュアルバンドモード（マルチバンドモード）で動作することができる。
また、ΔΣ変調器１の出力はデジタル信号であるため、無線信号をデジタル信号として、光ファイバーなどの高速伝送路２４で遠方まで伝送することが可能である。
また、一つのデジタルデータストリーム中に複数の無線信号を含めることができるため、複数の無線信号を一本の伝送路２４で送信することができる。
【０１０７】
図７中の（ｂ）は、ΔΣ変調器１を用いた無線通信機の他の例を示すブロック図である。
本例では、ΔΣ変調器１の後段には、第１バンドパスフィルタ２５が設けられているが、第２バンドパスフィルタ２６が設けられていない点において、図７中の（ａ）の例と相違している。
図７中の（ｂ）の無線通信装置２０における第１バンドパスフィルタ２５は、複数の無線信号Ｕ１，Ｕ２を共に通過させる通過帯域を持つ。第１バンドパスフィルタ２５によって、複数の無線信号Ｕ１，Ｕ２の帯域外の雑音が除去される。
【０１０８】
例えば、図２や図６にて示したように、複数の無線信号Ｕ１，Ｕ２の間の帯域の雑音レベルが無線信号Ｕ１，Ｕ２の信号レベルに対して十分に低い場合、１つの第１バンドパスフィルタ２５で、複数の無線信号Ｕ１，Ｕ２の帯域外の雑音を除去するように構成することができる。複数の無線信号Ｕ１，Ｕ２の間に存在する雑音レベルが十分低く除去する必要性がないからである。
【０１０９】
このように本実施形態のΔΣ変調器１が有するループフィルタ６は、２つの量子化雑音阻止帯域同士の間の帯域の雑音レベルを、他の帯域の雑音レベルよりも低くなるように抑圧するフィルタ特性とされているので、互いに隣り合う無線信号Ｕ１，Ｕ２が含まれている量子化雑音阻止帯域同士の間の帯域の雑音を除去する必要がある場合に、当該雑音を除去する処理を簡略化することができる。
【０１１０】
なお、上記図７中の（ａ）及び図７中の（ｂ）に示した無線通信装置２０に用いられるΔΣ変調器１は、上述した第１〜第３実施形態のΔΣ変調器１のいずれを用いてもよい。
第２実施形態のΔΣ変調器１は、３つの入力信号を受け付けることが可能であるが、２つの無線信号Ｕ１，Ｕ２を受け付けることができる。この場合、ループフィルタ６を構成する各フィルタ１５，１６，１７の設定パラメータを無線信号Ｕ１，Ｕ２に対応した設定パラメータに変更すれば、無線信号Ｕ３が与えられなかった場合にも、各フィルタ１５，１６，１７の能力を無線信号Ｕ１，Ｕ２に用いることができ、各フィルタ１５，１６，１７の能力を無駄なく利用することができる。
【０１１１】
〔その他〕
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。
また、上記各実施形態では、フィルタ回路１０が２つ、又は３つのフィルタを用いて構成した場合を例示したが、より多数のフィルタを用いて構成してもよい。
本発明の範囲は、上記した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味、及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１２】
１  変調器
２ａ，２ｂ，２ｃ  入力ポート
４  出力ポート
５  第１加算器
６  ループフィルタ
７  量子化器
８  経路
９  差分器
１０  フィルタ回路
１１  第２加算器
１５  第１フィルタ
１６  第２フィルタ
１７  第３フィルタ
１８  第３加算器
１９  制御部
２０  無線通信装置
２１，２２  直交変調部
２１ａ，２２ａ  ローカル発信器
２４  伝送路
２５  第１バンドバスフィルタ
２６  第２バンドパスフィルタ
３１  パワーアンプ
３２  アンテナ
３３  パワーアンプ
３４  アンテナ
【図１】
2018123250.tif 000006
【図２】
2018123250.tif 000007
【図３】
2018123250.tif 000008
【図４】
2018123250.tif 000009
【図５】
2018123250.tif 000010
【図６】
2018123250.tif 000011
【図７】
2018123250.tif 000012
【国際調査報告】
2018123250.tif 000013
2018123250.tif 000014
2018123250.tif 000015
2018123250.tif 000016