【手続補正書】
【提出日】平成31年4月3日(2019.4.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路におけるアイソレーター構造であって、
第２の導電型の基板内に配置される第１の導電型の第１の埋め込みドープされた層であって、前記基板の表面の下に位置する、前記第１の埋め込みドープされた層と、
前記第１の埋め込みドープされた層の一部の上にある、前記第２の導電型の第１のタンク領域と、
前記基板の表面に配置される前記第１の導電型の第１のウェル領域であって、前記第１のタンク領域の一部の上にある、前記第１のウェル領域と、
前記基板の表面に配置されて前記第１のタンク領域を横方向に囲む前記第１の導電型の第１の境界ドープされた領域であって、前記基板の表面内に延在し、前記第１の埋め込みドープされた層に接する、前記第１の境界ドープされた領域と、
前記第１のウェル領域の上にある位置において前記基板の表面近くに配置され、誘電性材料によりそこから分離される、第１の導体要素と、
前記第１の導体要素の上にある位置において前記基板の表面近くに配置され、誘電性材料によりそこから分離される、第２の導体要素と、
を含む、アイソレーター構造。
【請求項２】
請求項１に記載のアイソレーター構造であって、
前記第１及び第２の導体要素が、各々キャパシタプレートを含む、アイソレーター構造。
【請求項３】
請求項１に記載のアイソレーター構造であって、
前記第１及び第２の導体要素が、各々インダクタコイルを含む、アイソレーター構造。
【請求項４】
請求項１に記載のアイソレーター構造であって、
前記集積回路の外部端子が、前記第２の導体要素に電気的に接続される、アイソレーター構造。
【請求項５】
請求項１に記載のアイソレーター構造であって、
前記第１のタンク領域内の前記基板の表面の或る位置に形成される前記第２の導電型の第１のドープされた領域と、
前記第１のウェル領域に対して前記第１の境界ドープされた領域の外の前記基板の表面の或る位置に形成される前記第２の導電型の第２のドープされた領域と、
バイアス電圧を前記タンク領域に印加するために前記第１のドープされた領域と電気的に接する第３の導体要素と、
バイアス電圧を前記基板に印加するために前記第２のドープされた領域と電気的に接する第４の導体要素と、
を更に含む、アイソレーター構造。
【請求項６】
請求項５に記載のアイソレーター構造であって、
バイアス電圧を前記第１のウェル領域に印加するために前記第１のウェル領域と電気的に接する第５の導体要素と、
バイアス電圧を前記第１の境界ドープされた領域に印加するために前記第１の境界ドープされた領域と電気的に接する第６の導体要素と、
を更に含む、アイソレーター構造。
【請求項７】
請求項６に記載のアイソレーター構造であって、
前記集積回路内に形成される複数の抵抗器であって、各々が前記第３、第４、第５及び第６の導体要素の１つと直列に結合される、前記複数の抵抗器を更に含む、アイソレーター構造。
【請求項８】
請求項６に記載のアイソレーター構造であって、
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型であり、
前記第５及び第６の導体要素により前記第１のウェル領域と前記第１の境界ドープされた領域とに印加される前記バイアス電圧が、前記第３及び第４の導体要素により前記第１のタンク領域と前記基板とに印加される前記バイアス電圧より高い、アイソレーター構造。
【請求項９】
請求項７に記載のアイソレーター構造であって、
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型であり、
前記第５及び第６の導電要素により対応する抵抗器を介して前記第１のウェル領域と前記第１の境界ドープされた領域とに印加されるバイアス電圧が、前記第３及び第４の導電要素により対応する抵抗器を介して前記第１のタンク領域と前記基板とに印加されるバイアス電圧よりも高い、アイソレーター構造。
【請求項１０】
請求項１に記載のアイソレーター構造であって、
前記第１の境界ドープされた領域が、
前記基板の表面の下に或る深さで前記基板内に形成され、前記第１の埋め込みドープされた層に接する、第１の埋め込み隔離ドープされた領域と、
前記基板の表面に配置され、前記第１の埋め込み隔離ドープされた領域の上にあり、前記第１の埋め込み隔離ドープされた領域に接している、第２のウェル領域と、
を含む、アイソレーター構造。
【請求項１１】
請求項１に記載のアイソレーター構造であって、
前記第１の埋め込みドープされた層の下にあって前記第１の境界ドープされた領域を囲む前記第２の導電型の第２のタンク領域と、
前記第２のタンク領域の下にある前記第１の導電型の第２の埋め込みドープされた層と、
前記基板の表面に配置されて前記第２のタンク領域を横方向に囲む前記第１の導電型の第２の境界ドープされた領域であって、前記表面内に延在し、前記第２の埋め込みドープされた層に接する、前記第２の境界ドープされた領域と、
を更に含む、アイソレーター構造。
【請求項１２】
電子システムであって、
外部端子を有する第１の集積回路と、
外部端子を有し、アイソレーター構造を含む第２の集積回路であって、前記アイソレーター構造が、
第２導電型の基板内に配置される第１導電型の埋込ドープされた層であって、前記基板の表面の下に位置する、前記埋込ドープされた層と、
前記埋込ドープされた領域の一部の上にある前記第２導電型のタンク領域と、
前記基板の表面に配置されて前記タンク領域の一部の上にある前記第１導電型の第１のウェル領域と、
前記基板の表面に配置されて前記タンク領域を横方向に囲む前記第１導電型の境界ドープされた領域であって、前記基板の表面に延在し、前記埋込ドープされた層に接する、前記境界ドープされた領域と、
前記第１のウェル領域の上の位置において前記基板の表面の近くに配置され、誘電性材料によってそこから分離される第１の導体要素と、
前記第１の導体要素の上の位置において前記基板の表面の近くに配置され、誘電性材料によってそこから分離され、前記第２の集積回路の外部端子に電気的に接続される第２の導体要素と、
を含む、前記第２の集積回路と、
前記第１の集積回路の外部端子を前記第２の集積回路の外部端子に接続するコネクタと、
を含む、システム。
【請求項１３】
請求項１２に記載のシステムであって、
前記アイソレーター構造がキャパシタを形成する、システム。
【請求項１４】
請求項１２に記載のシステムであって、
前記アイソレーター構造が誘導変圧器を形成する、システム。
【請求項１５】
請求項１２に記載のシステムであって、
前記境界ドープされた領域が、
前記基板の表面の下の或る深さにおいて前記基板に形成され、前記埋込ドープされた層に接する埋込隔離領域と、
前記基板の表面に配置される第２のウェル領域であって、前記埋込隔離領域の上にあって前記埋込隔離領域に接する、前記第２のウェル領域と、
を含む、システム。
【請求項１６】
請求項１２に記載のシステムであって、
前記第２の集積回路が、前記タンク領域と前記基板とに関連して前記境界ドープされた領域に逆バイアス電圧を印加するバイアス回路要素を更に含む、システム。
【請求項１７】
半導体基板の表面においてアイソレーター構造を含む集積回路を形成する方法であって、
第２の導電型の半導体基板内に第１の導電型の埋め込みドープされた層を形成することと、
前記埋め込みドープされた層に接するように前記半導体基板内に前記第１の導電型の埋め込み隔離領域を形成することと、
前記半導体基板の表面に前記第１の導電型の複数のウェル領域を形成することであって、前記複数のウェル領域の第１のウェル領域が、前記埋め込みドープされた層の上に配置されて前記埋め込み隔離領域により囲まれる前記第２の導電型のタンク領域内に形成され、前記複数のウェル領域の第２のウェル領域が、前記埋め込み隔離領域の上にあって前記埋め込み隔離領域に接する、前記複数のウェル領域を形成することと、
その後、前記半導体基板の表面の上に第１の誘電体層を形成することと、
前記第１のウェル領域の上の或る位置において前記第１の誘電体層の上にある第１の導体要素を形成することと、
前記半導体基板の表面の上に第２の誘電体層を形成することと、
前記第１の導体要素の上の或る位置において前記第２の誘電体層の上にある第２の導体要素を形成することと、
を含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記第１の導体要素を形成することが、
前記第１の誘電体層の上に第１の伝導性層を堆積することと、
前記第１のウェル領域の上にある前記位置において第１のキャパシタプレートを画定するように前記第１の伝導性層をパターニングすることと、
を含み、
前記第２の導体要素を形成することが、
前記第２の誘電体層の上に第２の伝導性層を堆積することと、
前記第１のキャパシタプレートの上にある前記位置において第２のキャパシタプレートを画定するように前記第２の導電性層をパターニングすることと、
を含む、方法。
【請求項１９】
請求項１７に記載の方法であって、
前記第１の導体要素を形成することが、
前記第１の誘電体層の上に第１の伝導性層を堆積することと、
前記第１のウェル領域の上にある前記位置において第１のインダクタコイルを画定するように前記第１の伝導性層をパターニングすることと、
を含み、
前記第２の導体要素を形成することが、
前記第２の誘電体層の上に第２の伝導性層を堆積することと、
前記第１のキャパシタプレートの上にある前記位置において第２のインダクタコイルを画定するように前記第２の導電性層をパターニングすることと、
を含む、方法。
【請求項２０】
請求項１７に記載の方法であって、
前記半導体基板の表面に前記第２の導電型の第１及び第２のコンタクト領域を形成することであって、前記第１のコンタクト領域が、前記第１及び第２のウェル領域間の前記半導体基板の表面の或る位置に配置されて前記タンク領域に接しており、前記第２のコンタクト領域が、前記タンク領域に対して前記第２のウェル領域の外の前記半導性表面の或る位置に配置されて前記基板に接している、前記第１及び第２のコンタクト領域を形成することを更に含む、方法。
【請求項２１】
請求項２０に記載の方法であって、
前記半導体基板の表面の上にある複数の金属導体を形成することであって、前記複数の金属導体のそれぞれが、前記第１のコンタクト領域と前記第２のコンタクト領域と前記第１のウェル領域と前記第２のウェル領域とにオーミックコンタクトしている、前記複数の金属導体を形成することを更に含む、方法。
【請求項２２】
請求項２１に記載の方法であって、
前記半導体基板の表面の付近に複数の抵抗器を形成することであって、前記抵抗器のそれぞれが前記複数の金属導体のそれぞれに接している、前記複数の抵抗器を形成することを更に含む、方法。
【請求項２３】
請求項２１に記載の方法であって、
前記埋め込みドープされた層を形成することと前記埋め込み隔離領域を形成することとが、各々、前記第１の導電型のドーパントを前記半導体基板の表面に注入することを含み、
前記方法が、前記第１の導電型のドーパントを前記半導性表面に注入した後に、前記埋め込みドープされた層の上にある前記タンク領域を形成するために、前記注入された領域の上に前記第２の導電型のシリコンをエピタキシャル成長させることを更に含む、方法。
【請求項２４】
請求項１７に記載の方法であって、
その後、前記第２の導体要素の上にある第３の誘電体層を形成することと、
前記第２の導体要素の一部を露出させるために前記第３の誘電体層に開口をエッチングすることと、
前記第２の導体要素の前記露出された部分を前記集積回路の外部端子に接する導体と接触させることと、
を更に含む、方法。
【請求項２５】
請求項１７に記載の方法であって、
前記埋め込みドープされた層を形成することが、前記第１の導電型の第１及び第２の埋め込みドープされた層を前記半導体基板内に形成することを含み、前記第１の埋め込みドープされた層が、前記第２の埋め込みドープされた層の下にあって前記第２の導電型の半導体材料により前記第２の埋め込みドープされた層から分離されており、
前記埋め込み隔離領域を形成することが、
前記第１の埋め込みドープされた層に接するように前記第１の導電型の第１の埋め込み隔離領域を前記半導体基板内に形成することと、
前記第２の埋め込みドープされた層に接するように前記第１の導電型の第２の埋め込み隔離領域を前記半導体基板内に形成することと、
を含み、
前記ウェル領域の前記第２のウェル領域が、前記第１の埋め込み隔離領域の上にあって前記第１の埋め込み隔離領域に接しており、
複数のウェル領域を形成することが、前記ウェル領域の第３のウェル領域も形成し、前記第３のウェル領域が、前記第２の埋め込み隔離領域の上にあって前記第２の埋め込み隔離領域に接している、方法。