【事件の表示】
　特許第２０２７９２９号に関する訂正審判事件について、次のとおり審決する。
【結　論】
　特許第２０２７９２９号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。
【理　由】
１．審判請求の要旨 
　本件審判請求の要旨は、本件特許第２０２７９２９号（昭和５９年９月２６日出願、平成８年３月１９日設定登録、平成１６年９月２６日存続期間満了により権利抹消）の明細書（以下、「本件特許明細書」という。）を、本件審判請求書に添付した訂正明細書のとおりに訂正することを求めるものである。 
 　 
２．訂正の内容 
　訂正の内容は、以下のとおりである。 
（１）訂正事項１ 
　本件特許明細書の特許請求の範囲第１項の 
「（１）　絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、 
　前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた前記付加ゲート電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されていることを特徴とする薄膜トランジスタ装置。」を、
「（１）　絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、　
　
前記外部取り出し端子
付加
と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極
前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、
（２）訂正事項２
　特許請求の範囲第２項乃至第５項を削除すること。
（３）訂正事項３
　本件特許明細書の〔問題点を解決するための手段〕の項に、
「本発明は、ＴＦＴ装置の外部取り出し端子間にＴＦＴと同時に製造可能な２端子素子を挿入する。または、上記２端子素子を、外部取り出し端子と共通浮遊電極との間に挿入するものである。２端子素子は、ＴＦＴとほぼ同様な構造を有し、ＴＦＴの半導体薄膜と同時に形成された付加半導体薄膜を有しており、両端に第１及び第２主電極が設けられている。また、ＴＦＴのゲート電極及びゲート絶縁模と同時に形成できる付加ゲート電極及び付加ゲート絶縁膜を有し、遮光と場合によれば半導体薄膜にチャンネルを形成する。このチャンネル形成は、付加ゲート電極と第２主電極との短絡、または容量結合による。さらに、この２端子素子が両方向に電流を流せる様に、付加半導体薄膜表面に絶縁膜を介して延在し、第１主電極と同電位の第１主電極延在部を設ける。以上の２端子素子は、内部のＴＦＴ動作に影響を与えない様、チャンネル長、チャンネル幅、ＶＴＨの選択がされるが、さらに付加ゲート電極と第１主電極の間、第１主電極延在部と第２主電極の間にオフセット領域を設定することも可能である。」とあるのを、
「本発明は、ＴＦＴ装置の外部取り出し端子間にＴＦＴと同時に製造可能な２端子素子を挿入する。または、上記２端子素子を、外部取り出し端子と共通浮遊電極との間に挿入するものである。
共通浮遊電極は、外部取り出し端子と同時に、またはゲート電極またはソース電極及びドレイン電極と同時に形成されている。
膜
また、第２主電極は外部取り出し端子に接続されており、第１主電極は共通浮遊電極に接続されている。
（４）訂正事項４
　本件特許明細書の〔作用〕の項に、
「外部取り出し端子間、または外部取り出し端子と共通浮遊電極の間に非線形特性を有する２端子素子を挿入することにより、例えば１つの端子に静電気が印加されたとき２端子素子を通して他の端子にも静電気を分割し、実質的な印加電圧を低くする。共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。２端子素子は、それ故ＴＦＴ装置の動作電圧をより高く、破壊電圧より低い電圧で電流が流れる様、寸法、構造が選ばれている。」とあるのを、
「外部取り出し端子間、または外部取り出し端子と共通浮遊電極の間に非線形特性を有する２端子素子を挿入することにより、例えば１つの端子に静電気が印加されたとき２端子素子を通して他の端子にも静電気を分割し、実質的な印加電圧を低くする。共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。２端子素子は、それ故ＴＦＴ装置の動作電圧
より
（５）訂正事項５
　本件特許明細書の〔実施例〕の項の最後の段落に、
「以上、逆スタガー形、スタガー形ＴＦＴと同時形成可能な２端子素子の例を述べてきたが、以上の例に限らず本発明で用いる２端子端子は基本的にＴＦＴと同じ構造をもっているので、他の構造のＴＦＴのときにも本発明は適用できる。」とあるのを、
「以上、逆スタガー形、スタガー形ＴＦＴと同時形成可能な２端子素子の例を述べてきたが、以上の例に限らず本発明で用いる２端子
素子
　
３．訂正事項の整理 
　上記（１）の訂正事項１について整理すると、訂正事項１は、以下のように、訂正事項１−１乃至訂正事項１−４と区分して、整理される。
（ア）訂正事項１−１
　訂正前の特許請求の範囲第１項の「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、」を、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、」と訂正すること。
（イ）訂正事項１−２
　訂正前の特許請求の範囲第１項の「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた前記付加ゲート電極」を、「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極」と訂正すること。
（ウ）訂正事項１−３
　訂正前の特許請求の範囲第１項の「付加ゲート電極を有し、前記絶縁基板上に形成されており、」を、「付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、」と訂正すること。
（エ）訂正事項１−４
　訂正前の特許請求の範囲第１項の「前記絶縁基板上に形成されており、」の後に、「前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、」を追加すること。
　
４．訂正の目的の適否、特許請求の範囲の拡張・変更の存否等について 
（１）訂正事項１について 
（ア）訂正事項１−１
　訂正前の「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、」を、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、」と訂正することは、択一的な記載の一方の要素を削除することであり、特許請求の範囲の減縮を目的とするものに該当する。
　そして、本件特許明細書には、「第１図ａ〜ｃでは２端子素子を外部取り出し端子間に入れた例を示したが、第２図は外部取り出し端子と共通浮遊電極間に入れた平面図例を示す。」（本件特許公告公報第４欄第３３行〜第３６行）と記載されているから、訂正事項１−１についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではない。
（イ）訂正事項１−２
　訂正事項１−２についての訂正は、要するに、訂正前の「前記付加ゲート電極」を、「付加ゲート電極」と訂正するものであって、訂正前の特許請求の範囲第１項の「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた前記付加ゲート電極」の記載に先行する部分には、「付加ゲート電極」が現れていないから「前記」は誤記であり、これを削除することは、誤記の訂正を目的とするものに該当する。
　また、訂正事項１−２についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
（ウ）訂正事項１−３
　訂正事項１−３についての訂正は、２端子薄膜半導体素子が「前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極」を有することを追加して訂正するものである。
　本件特許明細書には、「付加薄膜半導体の表面」が、付加薄膜半導体のどの部分を意味するのか、明確に定義されてはいないが、本件特許明細書の［問題点を解決するための手段］の欄には「さらに、この２端子素子が両方向に電流を流せる様に、付加半導体薄膜表面に絶縁膜を介して延在し、第１主電極と同電位の第１主電極延在部を設ける。」（本件特許公告公報第３欄第２２行〜第２５行）と記載されており、この［問題点を解決するための手段］の記載はその後に説明される全ての実施例を対象としていると解されるから、上記第１主電極延在部について説明する第６図及び第７図ａを参照すると、本件特許明細書及び図面には、付加半導体薄膜の“表面”として、基板に対して反対側の上面である場合と、基板側の下面である場合と、両方の場合がそれぞれ記載されている。
　さらに、本件の願書に最初に添付した明細書の特許請求の範囲第５項には、「前記第１主電極が前記付加ゲート電極に対して反対側の前記付加半導体薄膜表面に第２絶縁膜を介して、前記第２主電極と平面的に重なるまで延在する第１主電極延在部を有することを特徴とする特許請求の範囲第２項乃至第４項いずれか記載の薄膜トランジスタ装置。」と記載されているから、本件においては出願当初から、付加半導体薄膜の上面と下面の両方を“表面”と呼んでいることは明らかであり、また、一般に、薄膜トランジスタ装置の技術分野においては、半導体薄膜を基板上に被着形成した状態において、半導体薄膜の基板側の下面と基板とは反対側の上面のいずれの面も“表面”と呼ぶことは技術常識であると認められる。
　ここで、訂正前の特許請求の範囲第１項には、「前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた前記付加ゲート電極を有し、」との記載があるから、訂正前の２端子薄膜半導体素子は、「付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた前記付加ゲート電極」を有する構造を前提とするものであり、この２端子薄膜半導体素子に対して「前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極」の構成を追加することは、特許請求の範囲の減縮を目的とするものに該当する。
　そして、本件特許明細書及び図面（第３図乃至第７図）には、「前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極」を有する２端子薄膜半導体素子の具体的構造が記載されているから、訂正事項１−３についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではない。
（エ）訂正事項１−４
　訂正前の「前記絶縁基板上に形成されており、」の後に、「前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、」を追加することは、訂正前の「付加ゲート電極」の構造及び電極接続関係を具体的に限定するとともに、「共通浮遊電極」について、共通浮遊電極を形成するための付加的な工程を必要としない構成に限定するものであるから、特許請求の範囲の減縮を目的とするものに該当する。
　また、本件特許明細書及び図面（第４図乃至第７図ａ）に記載された付加ゲート電極１２と第２主電極１０６を短絡した２端子薄膜半導体素子の実施例に関する説明、及び本件特許明細書の「共通浮遊電極は、外部取り出し端子と同時に、またはゲート電極または他電極と同時に形成できるので特に工程増にはならない。」（本件特許公告公報第５欄第６行〜第８行）の記載等を参照すると、訂正事項１−４についての訂正は、本件特許明細書に記載されている事項であるか、或いは、本件特許明細書に記載されている事項の内の一部を選択したものであるから、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、実質上特許請求の範囲を拡張し、又は変更するものではないと認められる。
（２）訂正事項２について
　訂正事項２についての訂正は、本件特許明細書の特許請求の範囲第２項乃至第５項の実施態様項を削除することであり、特許請求の範囲第１項に記載された発明の構成との不整合を解消するものであるから、明りょうでない記載の釈明を目的とするものに該当する。
　また、訂正事項２についての訂正は、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
（３）訂正事項３について
　訂正事項３についての訂正は、特許請求の範囲第１項の訂正（特に、訂正事項１−４についての訂正）に伴って、訂正された特許請求の範囲第１項の記載に整合するように、［問題点を解決するための手段］の記載を訂正するものであり、明りょうでない記載の釈明を目的とするものに該当する。また、「ゲート絶縁模」を「ゲート絶縁膜」と訂正することは、誤記の訂正を目的とするものに該当する。
　そして、訂正事項３についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではない。
（４）訂正事項４及び５について
　訂正事項４についての訂正は、要するに、［作用］の項の「それ故ＴＦＴ装置の動作電圧をより高く」の記載を、「それ故ＴＦＴ装置の動作電圧より高く」と訂正するものであり、誤記の訂正を目的とするものに該当する。
　また、訂正事項５についての訂正は、要するに、［実施例］の項の「２端子端子」の記載を、「２端子素子」と訂正するものであり、誤記の訂正を目的とするものに該当する。
　そして、訂正事項４及び５についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
（５）まとめ
　したがって、上記訂正事項１ないし５を含む本件訂正は、平成６年改正前の特許法第１２６条第１項ただし書きの規定及び第２項の規定に適合する。
　
５．独立特許要件
　上記４．で検討したとおり、本件訂正は、平成６年改正前の特許法第１２６条第１項ただし書き第１号の特許請求の範囲の減縮を目的とした訂正を含むから、次に、訂正後における特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許を受けることができるものであるか、同法同条第３項の独立特許要件の検討を行う。　  
　  
（１）本件訂正発明
　訂正後の特許請求の範囲第１項に記載された発明（以下、「本件訂正発明」という。）は、以下のとおりのものである。
「（１）　絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、　
　前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されていることを特徴とする薄膜トランジスタ装置。」
 　 
（２）刊行物に記載された発明 
（２−１）特開昭５９−１６３７８号公報
　本件特許の出願前に日本国内で頒布された特開昭５９−１６３７８号公報（以下、「刊行物１」という。）には、「半導体装置」（発明の名称）について、第１図乃至第６図とともに、以下の事項が記載されている。 
「絶縁性基板の一主面上に選択的に形成された第１，第２の電極と、前記第１，第２の電極に密着して形成された絶縁膜と、前記絶縁膜の前記第１，第２の電極と接する面の反対側の面に密着して形成された半導体薄膜と、前記半導体薄膜と接して前記第１の電極の両側に選択的に形成された第３，第４の電極と、前記半導体薄膜と接して前記第２の電極の両側に選択的に形成された第５，第６の電極とを有するとともに、前記第１，第２の電極及び前記第５，第６の電極が電気的に接続されていることを特徴とする半導体装置。」（特許請求の範囲第１項）
「本発明は半導体装置更に詳しくは薄膜半導体を用いた薄膜トランジスタ（以下、ＴＦＴという。）に関する。
　ＴＦＴは例えばＸ−Ｙマトリックス駆動表示装置あるいは長尺イメージセンサのスイッチ素子としてその実用化が長らく要望されて来た。」（第１頁右下欄第１０行〜第１５行）
「本発明は前記したＴＦＴに於て、ゲート絶縁膜の破壊を防止し得る構造を容易に実現することを目的とするもので、信号処理用のＴＦＴとゲート保護用のＴＦＴを簡便に一体化した構造を提供するものである。」（第２頁右上欄第１行〜第５行）
「［実施例１］
　第１図，第２図，第３図は本発明の半導体装置の第１の実施例の概略を示す。第１図はその平面図を、第２図は第１図Ｉ−Ｉ’線断面図を、第３図はその等価回路図を示す。本実施例の装置は以下のようにして製作した。ガラス基板１の一主面上に蒸着されたＣｒ薄膜よりゲート電極２，３，４を選択的に形成する。その後ゲート電極２，３，４及び基板１を被覆するように絶縁膜５として酸化シリコン膜を３００ｎｍ、半導体薄膜６としてａ・Ｓｉ膜を４００ｎｍプラズマＣＶＤ法により連続して堆積した。続いてＡｌを約５００ｎｍ蒸着し、ソース又はドレインとなる電極７，８，９，１０，１１を選択形成した。
　第１図，第２図に於てゲート電極２、ソース電極７，ドレイン電極８にて構成されるＴＦＴがゲートに信号が入力されドレインより出力信号がとり出される信号処理用の主トランジスタＴｒ１である。そしてその右方の部分が主ゲート電極２上のゲート絶縁膜の破損を防止するためにもうけられた保護用のトランジスタＴｒ２，Ｔｒ３である。第３図の回路図に示すように主トランジスタＴｒ１のゲート電極２と保護用のトランジスタＴｒ２のゲート電極４及びドレイン電極９は接続されている。更にＴｒ２のソース電極１０はＴｒ３のドレイン電極となり、このドレイン電極１０とゲート電極３が接続されＴｒ３のソース電極１１はアースされている。
　第４図に保護トランジスタＴｒ３のゲート電圧ＶＧ対ドレイン電流ｉＤ特性をｎ−チャンネル飽和ドレイン電流ｉＤＳで規格化して示す。図に於てＶＧ（＋）側でｉＤが急増する電圧を閾値電圧ＶＴとすれば、図の特性では３ＶＴ程度のゲート電圧印加により、ｉＤはほぼ飽和電流に達する。保護トランジスタを２段直列接続した第３図の構成では、Ｔｒ１のゲートに対する入力端２ａから見た回路のインピーダンスはＶＧ＝２ＶＴまでは大きいが、ＶＧ＞２ＶＴとなると急激に低下し、ゲート電極２に過大な電圧が印加されるのを防止することができた。
　第４図の特性例を考慮すると、保護トランジスタを３段に接続すれば、Ｔｒ１を十分に飽和電流まで駆動でき、且つ、飽和電流を与えるゲート電圧以上ではゲート回路の入力インピーダンスは急激に減少する。この様に保護トランジスタの接続段数は必要に応じて増減すれば良い。」（第２頁右上欄第７行〜右下欄第１１行）
「［実施例２］
　第５図は本発明の第２の実施例の装置、即ちａ・ＳｉＴＦＴによりＸ・Ｙマトリックス駆動液晶表示装置を製作した例の回路図を示す。図に於て２１，２２，２３はｎチャンネル動作のみを示す保護トランジスタ、３１，３２，４１，４２はマトリックスの各要素に配置されたＴＦＴ、３１ａ，３２ａ，４１ａ，４２ａは液晶を、５１，５２，５３はゲートバスラインを、５５，５６，５７はソースバスラインを、６０は電源を示す。・・・
　第６図には上記のように窒化シリコン膜をゲート絶縁膜として用いたａ・ＳｉＴＦＴのドレイン電圧ＶＤ＝１Ｖ印加時のゲート電圧ＶＧ対ドレイン電流の関係を示す。図のように本構造のトランジスタはＶＧ＞０で良好なｎ−チャンネル型電導を示す。一方図示した負ゲート電圧の範囲では顕著なｐ−チャンネル電導を示さないが、負の高いゲート電圧に対してはｐ−チャンネル電導を示すことが確認された。このトランジスタのゲートを第６図に示したように、ドレイン（第５図の信号バスラインをソース・バスと呼んだので便宜上、このように定義する。）に接続した形で構成される保護トランジスタ２１，２２，２３を各ゲートバスライン５１，５２，５３に接続した場合、ゲートバスラインに印加された負の電圧は第６図のｎ−チャンネル電導特性により減衰し、過大負電圧から各要素トランジスタを保護する。
　一方、ゲートバスに加えられた正電圧が特に高くない場合（０＜ＶＧ＜２０〜３０Ｖ）保護トランジスタのｐチャンネル電導は顕著でなく、ゲートバス５１，５２，５３に加えられたゲート電圧は減衰することなく各要素トランジスタ（３１，３２，４１，４２等）のゲートに印加され、各要素トランジスタを十分にオンすることができる。更に過大正電圧が印加されれば、保護トランジスタ２１，２２，２３のｐ−チャンネル電導が働き、各要素トランジスタのゲート電圧を低下させることができる。」（第２頁右下欄第１９行〜第３頁左下欄第１５行）
　刊行物１における薄膜トランジスタは、外部取り出し端子となる入力端２ａを有しており、このような薄膜トランジスタを複数個集積化して形成することにより、例えばＸ−Ｙマトリックス駆動表示装置を構成することを前提としたものであるから、外部取り出し端子を複数個有する半導体装置を構成するものであることは明らかである。また、第１図の平面図より、ゲート電極４は、ソース電極１０及びドレイン電極９と平面的にその両側が重なっており、ゲート電極３は、ソース電極１１及びドレイン電極１０と平面的にその両側が重なっているから、ゲート電極４は、ソース又はドレインとなる電極９，１０と平面的に重畳するように設けられており、ゲート電極３は、ソース又はドレインとなる電極１０，１１と平面的に重畳するように設けられていると言える。
　したがって、刊行物１の特に第１図乃至第３図を参照すると、刊行物１には、以下の発明（以下、「刊行物発明１」という。）が記載されている。
「ガラス基板１の一主面上に、ゲート電極２、絶縁膜５、半導体薄膜６、ソース電極７、ドレイン電極８にて構成される薄膜トランジスタを設け、外部取り出し端子を複数個有する半導体装置において、
　入力端２ａとアースとの間には、半導体薄膜６からなる保護用のトランジスタＴｒ２，Ｔｒ３が接続されており、前記保護用のトランジスタＴｒ２，Ｔｒ３は、連続して堆積したゲート電極３，４、絶縁膜５、及び半導体薄膜６と、前記ゲート電極３，４とは反対側の前記半導体薄膜６の表面に蒸着したソース又はドレインとなる電極９，１０，１１を有し、前記ガラス基板１の一主面上に形成されており、前記ゲート電極４は、前記ソース又はドレインとなる電極９，１０と平面的に重畳するように設けられるとともに、前記ゲート電極３は、前記ソース又はドレインとなる電極１０，１１と平面的に重畳するように設けられており、前記保護用のトランジスタＴｒ２の前記ゲート電極４及びドレイン電極９は入力端２ａに接続し、前記保護用のトランジスタＴｒ２のソース電極１０は前記保護用のトランジスタＴｒ３のドレイン電極１０となるとともに前記保護用のトランジスタＴｒ３の前記ゲート電極３と接続し、前記保護用のトランジスタＴｒ３のソース電極１１は前記アースに接続しており、また、前記ゲート電極３，４は前記ゲート電極２と同時に形成されており、前記ゲート電極３，４上の前記絶縁膜５は前記ゲート電極２上の前記絶縁膜５と同時に形成されており、前記ゲート電極３，４の上方の前記半導体薄膜６は前記ゲート電極２の上方の前記半導体薄膜６と同時に形成されている半導体装置。」
（２−２）特開昭５９−１２６６６３号公報 
　本件特許の出願前に日本国内で頒布された特開昭５９−１２６６６３号公報（以下、「刊行物２」という。）には、「半導体装置」（発明の名称）に関して、第１図乃至第３図とともに、以下の事項が記載されている。 
「ＴＦＴ（Thin Film Trs）などで構成されるアクテイブマトリツクスにおいて、該マトリツクスの周辺領域で、前記マトリツクスを構成する各Ｘラインが直列に接続された２個のＭＯＳ型トランジスタを介して一つの配線に接続され、前記２個のＭＯＳ型トランジスタは、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートは該ＭＯＳ形トランジスタが接続されるべき前記Ｘラインに接続され、前記直列に接続された２個のＭＯＳ型トランジスタのうち、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートは、前記一つの配線に接続され、前記マトリツクスを構成すると各Ｙラインが直列に接続された２個のＭＯＳ型トランジスタを介して前記一つの配線に接続され、前記２個のＭＯＳ型トランジスタのうち、Ｙラインに近い方のＭＯＳ型トランジスタのゲートは該ＭＯＳ型トランジスタが接続されるべき前記Ｙラインに接続され、前記２個のＭＯＳ型トランジスタのうちＹラインに遠い方のＭＯＳ型トランジスタのゲートは、前記一つの配線に接続される保護回路を持つことを特徴とする半導体装置。」（特許請求の範囲第１項） 
「従って本発明の目的は、絶縁基板上に形成されるＴＦＴなどで構成されるアクテイブマトリツクスを、静電気などによる破壊から守る保護回路を提供することである。」（第２頁左上欄第５行〜第９行） 
「各Ｘライン（Ｘ１，Ｘ２・・・Ｘｎ）は両端に外部回路と接続するための電極があり、前記両端の電極間では、第１図で明らかなように各ＴＦＴのゲートに接続されている。各Ｙライン（Ｙ１，Ｙ・・・Ｙｍ）も両端には外部回路と接続するための電極があり、前記両端の電極間は第１図で明らかなように各ＴＦＴのソースに接続されている。」（第２頁左上欄第１２行〜第１９行）
「本発明のポイントはアクテイブマトリツクスの外側に配線Ａがあり、該配線Ａと各Ｘ及びＹラインとの間に２個のＭＯＳ型トランジスタがシリーズに接続されていることである。」（第２頁左下欄第５行〜第８行） 
「Ｘラインに接続される２個のＭＯＳ型トランジスタのうち、Ｘラインに近い方のＭＯＳ型トランジスタ（ＴＸ１１，ＴＸ２１，・・・ＴＸｎ１）のゲートは各Ｘラインに接続され、同様にＹラインに接続される２個のＭＯＳ型トランジスタのうち、Ｙラインに近い方のＭＯＳ型トランジスタ（ＴＹ１１，ＴＹ２１，・・・ＴＹｍ１）のゲートは各Ｙラインに接続されている。一方Ｘライン及びＹラインから遠い方に接続されているＭＯＳ型トランジスタ（ＴＸ１２，・・・ＴＸｎ２，ＴＹ１２，・・・ＴＹｍ２）のゲートはアクテイブマトリツクスの外側に設けられた配線Ａに接続されている。従って本発明による保護回路は、第２図に示すように配線Ａと、該配線ＡとＸ乃至Ｙラインの間に挿入された２個のＭＯＳ型トランジスタから成っている。
　第２図に示す本発明による保護回路を持ったアクテイブマトリツクスが静電気に対して強くなる理由は、入力した静電気が流れる電流パスを増やすことにより、アクテイブマトリツクスを構成するＴＦＴのゲートに印加する実効電位が下がることによる。各Ｘ乃至Ｙラインに新らたに追加挿入された２個のＭＯＳ型トランジスタは、印加した静電気の正負に対応してどちらか一方がＯＮし、他方はＯＦＦとなる。静電気の一部はＯＦＦしたＭＯＳ型トランジスタのソース・ドレイン間のブレイクダウンにより配線Ａに流れる。第２図のアクテイブマトリツクスが組立工程の途上にある時は、配線Ａはフローテイングとなっている。従って前記静電気が配線Ａに流れる割合は、配線Ａのフローテイング電位と該配線の容量によって決まる。
　配線Ａの容量は大きい方が静電気による破壊防止の効果が大きい。」（第２頁左下欄第１１行〜第３頁左上欄第３行） 
「図面の簡単な説明 
　第１図は従来のアクテイブマトリツクスである。第２図は本発明による保護回路を持つアクテイブマトリツクスである。第３図は本発明によるもう一つの保護回路を持つアクテイブマトリツクスの一部である。 
　Ｘ１，Ｘ２・・Ｘｎ・・・Ｘライン 
　Ｙ１，Ｙ２・・Ｙｍ・・・Ｙライン 
　Ｔ１１，Ｔ１２，・・Ｔｎｍ・・・アクテイブマトリツクスを構成するトランジスタ 
　ＴＸ１１，・・ＴＹｍ２・・　保護回路を構成するトランジスタ。」（第３頁右上欄第１０行〜同頁左下欄第２行） 
　刊行物２の第２図、第３図に示される、Ｘラインに近いＭＯＳ型トランジスタ（ＴＸ１１，ＴＸ１等）はＸラインに接続されているが、その接続はＭＯＳ型トランジスタのゲートだけではなく、ソース又はドレインも共に接続していることは明らかである。また、Ｘラインより遠いＭＯＳ型トランジスタ（ＴＸ１２，ＴＸ２等）も、配線Ａに接続しているが、ゲートだけでなくソース又はドレインも共に配線Ａに接続されている。 
　よって、刊行物２には、以下の発明（以下、「刊行物発明２」という。）が記載されている。  
「絶縁基板上に形成されるＴＦＴで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続されることを特徴とする半導体装置。」 
（２−３）特開昭５９−１４３３６８号公報
　本件特許の出願前に日本国内で頒布された特開昭５９−１４３３６８号公報（以下、「刊行物３」という。）には、「半導体集積回路装置」（発明の名称）に関して、第１図乃至第４図とともに、以下の事項が記載されている。  
「入力端子と正の電源配線（ＶＤＤ）との間に２個のＭＯＳＦＥＴが直列に接続され、前記２個のＭＯＳＦＥＴのうち入力端子に近い方のＭＯＳＦＥＴのゲートは入力端子に接続され、他のもう一つのＭＯＳＦＥＴはＶＤＤに接続され、且つ前記入力端子と負の電源配線（ＶＳＳ）との間にも２個のＭＯＳＦＥＴが直列に接続され、前記２個のＭＯＳＦＥＴのうち入力端子に近い方のＭＯＳＦＥＴのゲートは入力端子に接続され、ＶＳＳに近い方のＭＯＳＦＥＴのゲートはＶＳＳに接続されていることを特徴とする半導体集積回路装置。」（特許請求の範囲第１項） 
「入力端子が、ゲートがＶＳＳに接続されたＭＯＳＦＥＴを介してＶＳＳに接続されていることを特徴とする半導体集積回路装置。」（特許請求の範囲第２項） 
「本発明は、絶縁基板上に形成されるＴＦＴ（Thin Film Trs）を構成要素とする半導体集積回路装置の保護回路に関する。」（第１頁右下欄第１１行〜第１３行） 
「第１図は本発明による一つの実施例であり、ＴＦＴＬＳＩの一部を示している。１は、ＴＦＴＬＳＩの共通ＧＮＤ電位（ＶＳＳ）となる電源配線であり、２はＶＳＳに対して定電位となる電源配線である。３は入力配線の一つである。入力配線は２個のＴＦＴ（Ｔ１，Ｔ２）を介してＶＳＳに接続され、同様に２個のＴＦＴ（Ｔ３，Ｔ４）を介してＶＤＤにも接続されている。前記それぞれ２個のＴＦＴは直列に接続され、入力配線に近い方のＴＦＴのゲートは入力配線に接続され、前記それぞれ２個のＴＦＴのうち、入力配線から遠い方のＴＦＴのゲートはＶＳＳ乃至ＶＤＤに接続される。」（第２頁左上欄第９行〜第２０行） 
「第１図に示す本発明による保護回路では、各入力端子がＴＦＴを介してＶＳＳ乃至ＶＤＤに接続されているため、基本的にＴＦＴＬＳＩの総ての端子がいくつかのＰＮ接合を介して接続されることになる。」（第２頁左下欄第９行〜第１３行） 
「第２図は、本発明による別の実施例であるが、第１図に対して入力抵抗４が追加となつている。入力抵抗は入力した静電気の波形をなまらせ、ピーク電圧を低くする役目をする。第１図に対しては、ピーク電圧が低くなつた分だけ静電気による破壊発生率が小さくなる。第２図に示す番号及び記号は、第１図に対応しており、１はＶＳＳ，２はＶＤＤ，３は入力配線、Ｔ１〜Ｔ４は保護回路を構成するＴＦＴ，４は入力抵抗、Ｔ５は入力信号がはいるべきＴＦＴを示している。」（第２頁左下欄第１９行〜右下欄第８行）
「第４図は、本発明による第４の実施例を示す。第４図の番号と記号は、第２図に準じている。第４図では入力抵抗４で静電気のピーク電圧を低くし、ゲートをＶＳＳに接続したＴＦＴ（Ｔ２）を介して静電気をＶＳＳラインに逃がすようにしている。
　以上説明したように、本発明はＴＦＴＬＳＩの入力端子から印加した静電気を、ＯＦＦしたＴＦＴのソース・ドレイン間のブレイクダウン乃至ＰＮ接合の逆方向ブレイクダウンにより、配線容量の大きな電源ライン（ＶＳＳ，ＶＤＤ）に逃がすことを特徴としている。」（第３頁左上欄第８行〜第１８行）
　刊行物３の特許請求の範囲第１項、第２項中の「入力端子」は、刊行物３の、例えば第２頁左上欄第１３行に記載される「入力配線」と等価であることは、当業者にとって明らかである。 
　また、刊行物３には「第１図に示す本発明による保護回路では、各入力端子がＴＦＴを介してＶＳＳ乃至ＶＤＤに接続されているため、基本的にＴＦＴＬＳＩの全ての端子が・・・」（第２頁左下欄第９行〜第１２行）と記載されており、刊行物２に記載されたＴＦＴＬＳＩは、複数の入力端子を備えている。
　ＴＦＴは、ゲートだけで構成されるものではなく、ソース及びドレインも備えるから、刊行物３の第４図には、保護回路用ＴＦＴ（Ｔ２）のソース又はドレインの一方を入力配線３に接続すること、前記入力配線と接続されない他方のソース又はドレインとゲートを、ＴＦＴＬＳＩの共通ＧＮＤ電位（ＶＳＳ）となる電源配線１と接続することが記載されている。 
　よって、刊行物３には、以下の発明（以下、「刊行物発明３」という。）が記載されている。  
「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置であって、複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ２）がそれぞれ接続され、前記保護回路用ＴＦＴ（Ｔ２）のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用ＴＦＴの他方のソース又はドレインはゲートと共に前記電源配線（１）に接続されていることを特徴とする半導体集積回路装置。」 
 　
（３）本件訂正発明と刊行物に記載された発明との対比・判断 
（３−１）刊行物発明１との対比・判断
　まず、本件訂正発明と刊行物発明１とを対比する。
（ａ）刊行物発明１の「ガラス基板１」は、本件訂正発明の「絶縁基板」に相当し、刊行物発明１の「絶縁膜５」は、本件訂正発明の「ゲート絶縁膜」に相当するから、刊行物発明１の「ガラス基板１の一主面上に、ゲート電極２、絶縁膜５、半導体薄膜６、ソース電極７、ドレイン電極８にて構成される薄膜トランジスタを設け」ることは、本件訂正発明の「絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載」することに相当する。
（ｂ）刊行物発明１の「半導体装置」は、薄膜トランジスタで構成されているから、本件訂正発明の「薄膜トランジスタ装置」に相当する。
（ｃ）刊行物発明１の「入力端２ａ」は、本件訂正発明の「外部取り出し端子」に相当し、刊行物発明１の「アース」は、保護用の素子の一端が共通して接続するから、「共通電極」である点において、本件訂正発明の「共通浮遊電極」に対応している。また、刊行物発明１の保護用のトランジスタを構成する「半導体薄膜６」は、本件訂正発明の「付加薄膜半導体」に相当するとともに、刊行物発明１の「保護用のトランジスタＴｒ２，Ｔｒ３」は、ゲート電極３，４がそれぞれのドレイン電極１０，９に接続されて、全体として実質的に「２端子薄膜半導体素子」として機能するから、刊行物発明１の「入力端２ａとアースとの間には、半導体薄膜６からなる保護用のトランジスタＴｒ２，Ｔｒ３が接続されて」いることは、本件訂正発明の「前記外部取り出し端子と」共通電極と「の間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されて」いることに相当する。
（ｄ）刊行物発明１において、保護用のトランジスタＴｒ２，Ｔｒ３は、ソース又はドレインとなる電極９，１０，１１を有するが、この内、トランジスタＴｒ３のソース電極１１がアースに接続し、トランジスタＴｒ２のドレイン電極９が入力端子２ａに接続するから、刊行物発明１の「前記ゲート電極３，４とは反対側の半導体薄膜６の表面に蒸着したソース又はドレインとなる電極９，１０，１１」の内、「電極１１」、「電極９」は、それぞれ、本件訂正発明の「第１主電極」、「第２主電極」に相当する。また、保護用のトランジスタＴｒ２，Ｔｒ３を構成する、前記ゲート電極３，４上の「絶縁膜５」、「半導体薄膜６」は、それぞれ、本件訂正発明の「付加ゲート絶縁膜」、「付加薄膜半導体」に相当することは明らかであり、そして、刊行物発明１の保護用のトランジスタＴｒ２のゲート電極４と、入力端子２ａ及び電極９（「第２主電極」に相当）が接続されているから、刊行物発明１の「ゲート電極４」は、本件訂正発明の「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極」に相当する。
（ｅ）刊行物発明１の「前記ゲート電極３，４は前記ゲート電極２と同時に形成されており、前記ゲート電極３，４上の前記絶縁膜５は前記ゲート電極２上の前記絶縁膜５と同時に形成されており、前記ゲート電極３，４の上方の前記半導体薄膜６は前記ゲート電極２の上方の前記半導体薄膜６と同時に形成されている」ことは、上記（ｄ）を参照すると、本件訂正発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことに相当する。
　よって、本件訂正発明と刊行物発明１は、
「絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、　
　前記外部取り出し端子と共通電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されていることを特徴とする薄膜トランジスタ装置。」
であることにおいて一致するが、以下の４点で相違している。
（相違点１）
　本件訂正発明は、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されて」いるのに対し、刊行物発明１は、入力端２ａとアースとの間に、半導体薄膜６からなる保護用のトランジスタＴｒ２，Ｔｒ３が接続されている点。
（相違点２）
　本件訂正発明は、「前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられて」いるのに対し、刊行物発明１は、「ゲート電極４」はドレインとなる「電極９」と平面的に重畳するように設けられているが、「電極１１」とは平面的に重畳するように設けられていない点。
（相違点３）
　本件訂正発明は、「前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続」しているのに対し、刊行物発明１は、このような電極の接続関係を有していない点。
（相違点４）
　本件訂正発明は、「前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されて」いるのに対し、刊行物発明１は、共通浮遊電極を有していない点。
　
　次に、上記相違点について検討する。
（相違点１について）
　刊行物発明１には、「これ（外部取り出し端子）に近接して設けられた共通浮遊電極」が存在していない。
　この点について、刊行物２には、「フローテイング電位である一つの配線」（配線Ａ）を設けて、保護回路の一部として利用することが記載されており、この配線はアクテイブマトリツクスの周辺領域に設けるものであるから、外部取り出し端子に近接して設けられていると言え、本件訂正発明の「これ（外部取り出し端子）に近接して設けられた共通浮遊電極」に一応相当していると言える。
　しかしながら、刊行物２には、「静電気の一部はＯＦＦしたＭＯＳ型トランジスタのソース・ドレイン間のブレイクダウンにより配線Ａに流れる。・・・前記静電気が配線Ａに流れる割合は、配線Ａのフローテイング電位と該配線の容量によって決まる。　配線Ａの容量は大きい方が静電気による破壊防止の効果が大きい。」（第２頁左下欄第１４行〜第３頁左上欄第３行）と記載されているから、刊行物２に記載の保護回路は、静電気を容量の大きい配線Ａに流して破壊防止をするものであって、本件訂正発明のごとく、「静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。」（本件特許公告公報第３欄第３７行〜第４０行）との作用を意図したものではない。したがって、刊行物２に記載の「フローテイング電位である一つの配線」（配線Ａ）は、本件訂正発明の「共通浮遊電極」と、機能を異にするものである。（刊行物２に記載の保護回路は、１つの外部回路と接続する電極から配線Ａを介して他の外部回路と接続する電極に達するまでの電気経路に、静電気によりＯＮ動作する２つのＭＯＳ型トランジスタと、静電気によりＯＦＦとなりソース・ドレイン間のブレイクダウンにより電流が流れる２つのＭＯＳ型トランジスタが存在することとなり、仮に本件訂正発明と同様に、静電気を他の電極に放電するためには、実質的に、２つのＭＯＳ型トランジスタのソース・ドレイン間をブレイクダウンする以上の大きな静電気電圧が必要となる。一方、本件訂正発明は、１つの外部取り出し端子から共通浮遊電極を介して他の外部取り出し端子に達するまでの電気経路において、ＴＦＴのしきい値電圧とほぼ等しい順方向しきい値電圧で動作する１つの２端子薄膜半導体素子と、逆方向しきい値電圧で動作する１つの２端子薄膜半導体素子が存在するのみであるから、静電気を２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電するための静電気電圧は低く（なお、第６図、第７図（ａ）に記載の実施例を採用した場合は、更に放電するための電圧が低下する。）、本件訂正発明と刊行物２に記載のものとは、保護のための動作原理を異にしていることは明らかである。したがって、刊行物２に記載の「フローテイング電位である一つの配線」（配線Ａ）と本件訂正発明の「共通浮遊電極」とは、機能が異なるものと認められる。）
　さらに、刊行物発明１は、外部取り出し端子に相当する「入力端２ａ」と共通電極である「アース」との間に、「前記保護用のトランジスタＴｒ２の前記ゲート電極４及びドレイン電極９は入力端２ａに接続し、前記保護用のトランジスタＴｒ２のソース電極１０は前記保護用のトランジスタＴｒ３のドレイン電極１０となるとともに前記保護用のトランジスタＴｒ３の前記ゲート電極３と接続し、前記保護用のトランジスタＴｒ３のソース電極１１は前記アースに接続」するという接続構造を有しており、これは要するに、正の順方向しきい値電圧でＯＮするトランジスタを２段に接続した構造であって、刊行物２に記載の保護回路が前提とする「２個のＭＯＳ型トランジスタは、印加した静電気の正負に対応してどちらか一方がＯＮし、他方はＯＦＦとなる。」（第２頁左下欄第１２行〜第１４行）との接続構造とは異なるから、刊行物２に記載の「フローテイング電位である一つの配線」（配線Ａ）を、刊行物２とは保護回路の接続構造が異なる刊行物発明１の「アース」の代わりとして用いることは、技術的な必然性が無い。
　また、刊行物発明１にも、刊行物２に記載の発明にも、本件訂正発明の「静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電される」との技術的思想は存在しないから、刊行物発明１と、刊行物２に記載の「フローテイング電位である一つの配線」（配線Ａ）とを組み合わせても、１つの端子に印加された静電気を共通浮遊電極により他の複数の端子に分散して放電するという本件訂正発明は、当業者が容易に想到し得ることではない。
　したがって、刊行物発明１において、刊行物２の記載を参照しても、本件訂正発明のごとく、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されて」いるように構成することは、当業者が容易になし得ることではない。
（相違点２について）
　相違点２は、本件訂正発明においては、「２端子薄膜半導体素子」が１つの付加ゲート電極を有する素子（要するに、１個のＭＯＳトランジスタ）からなるものであるのに対して、刊行物発明１においては、保護構造が「保護用のトランジスタＴｒ２，Ｔｒ３」（要するに、２個のＭＯＳトランジスタの直列接続）からなるものであることに起因するものである。
　ここで、刊行物１には、「保護トランジスタの接続段数は必要に応じて増減すれば良い。」（第２頁右下欄第１０行〜第１１行）との記載はあるが、この記載は、保護トランジスタの接続段数を１段に減らすことを意味するものではない。これは、刊行物１の第３図に示された回路において、ゲートバスに接続する順方向接続の保護トランジスタを保護トランジスタＴｒ２のみとした場合を想定し、端子２ａに主トランジスタＴｒ１のしきい値電圧Ｖｔ以上、例えば電圧２Ｖｔの駆動信号を与えて主トランジスタＴｒ１を駆動しようとすると、保護トランジスタＴｒ２のゲート電極４にも同じ電圧が印加され、保護トランジスタＴｒ２も導通してゲートバス２に印加された駆動信号がアースに流れ出ることになり、駆動信号が減衰して、主トランジスタＴｒ１の駆動が阻害されるとともに、保護トランジスタＴｒ２からアースに駆動信号が漏れ出して消費電力も増加する恐れがあるからである。刊行物発明１において、保護トランジスタを２段に接続するのは上記信号の漏れや減衰を回避するためであると認められるから、刊行物発明１の保護トランジスタを１個として、本件訂正発明のごとき接続構造とすることは、明らかな阻害要因が存在する。
　したがって、刊行物発明１において、「ゲート電極４」を「ソース電極１１」と平面的に重畳するようにして、本件訂正発明のごとく、「前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられて」いるように構成することは、当業者が容易になし得ることではない。
（相違点３について）
　本件訂正発明の「前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続」する構成は、付加ゲート電極を外部取り出し端子側に接続することにより、静電気が印加された外部取り出し端子の電圧が、内部の薄膜トランジスタのしきい値電圧と同程度の低い電圧から放電を開始することができ、これにより、内部の薄膜トランジスタの静電気による破壊を効果的に防止することができるとともに、駆動時においては、共通浮遊電極の電位上昇を利用して、２端子薄膜半導体素子からの漏れ電流を減少させ、内部の薄膜トランジスタが正常な動作を行うことができるようにしたものと認められる。
　一方、刊行物発明１は、そもそも「共通浮遊電極」を有しておらず、また、上記（相違点１について）で検討したとおり、外部取り出し端子に相当する「入力端２ａ」と共通電極である「アース」との間に、「前記保護用のトランジスタＴｒ２の前記ゲート電極４及びドレイン電極９は入力端２ａに接続し、前記保護用のトランジスタＴｒ２のソース電極１０は前記保護用のトランジスタＴｒ３のドレイン電極１０となるとともに前記保護用のトランジスタＴｒ３の前記ゲート電極３と接続し、前記保護用のトランジスタＴｒ３のソース電極１１は前記アースに接続」するという接続構造を有しており、これは要するに、ＴＦＴのしきい値電圧とほぼ等しい正の順方向しきい値電圧でＯＮする保護用のトランジスタを２段に接続した構造となっている。
　そして、上記（相違点２について）で検討したとおり、刊行物発明１の保護トランジスタを１個として、本件訂正発明のごとき接続構造とすることは、当業者が容易に想到し得たことではない。
　また、刊行物１の第５図には、ゲートバスラインとアースの間に、保護トランジスタ２１，２２，２３を各１個配置したＸ・Ｙマトリックス駆動表示装置が記載されているが、この保護トランジスタはゲート電極をアース側に接続した構造を有し、「過大負電圧から各要素トランジスタを保護する」（第３頁左下欄第３行〜第４行）ものであり、正電圧に対しては２０〜３０Ｖまでゲート電圧が減衰しないから、本件訂正発明とは異なる構造を有し、異なる動作をするものである。さらに、刊行物３の第４図にも、「ゲートをＶＳＳに接続したＴＦＴ（Ｔ２）を介して静電気をＶＳＳラインに逃がすようにしている」（第３頁左上欄第１１行〜第１２行）保護回路であって、「入力端子から印加した静電気を、ＯＦＦしたＴＦＴのソース・ドレイン間のブレイクダウン乃至ＰＮ接合の逆方向ブレイクダウンにより、配線容量の大きな電源ライン（ＶＳＳ，ＶＤＤ）に逃がす」（第３頁左上欄第１３行〜第１７行）ものが記載されている。しかしながら、これらの保護回路は、保護トランジスタのゲート電極をアース（ＶＳＳ）に接続した場合のトランジスタ動作を前提として保護動作をするものであって、本件訂正発明と動作原理が異なる以上、刊行物１の第５図（又は、刊行物３の第４図）の保護トランジスタのゲート電極をゲートバスライン側に接続するように変更して、本件訂正発明の「前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続」する構成とすることは、当業者が容易になし得ることではない。
　またさらに、刊行物２に記載のものも、「外部回路と接続するための電極」（「外部取り出し端子」に相当）と「フローテイング電位である一つの配線」（「共通浮遊電極」に相当）との間に、印加した静電気の正負に対応してどちらか一方がＯＮし、他方はＯＦＦとなる「２個のＭＯＳ型トランジスタ」を接続することを前提とするものであるから、本件訂正発明の接続構造を示唆するものではない。
　したがって、刊行物発明１において、本件訂正発明のごとく、「前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続」しているように構成することは、当業者が容易になし得ることではない。
（相違点４について）
　既に指摘したように、刊行物発明１には、そもそも「共通浮遊電極」を有していない。また、刊行物２には、「フローテイング電位である一つの配線」（配線Ａ）の記載はあるものの、刊行物発明１にこの配線を適用することが、当業者にとって容易になし得ることではないことは、既に（相違点１について）で検討したとおりである。さらに、刊行物２には、「フローテイング電位である一つの配線」の製造工程について何ら開示されていない。
　したがって、刊行物発明１において、刊行物２の記載を参照しても、本件訂正発明のごとく、「前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されて」いるように構成することは、当業者が容易になし得ることではない。
　
　そして、本件訂正発明は、上記相違点１乃至相違点４に記載の本件訂正発明の構成の組み合わせにより、「静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。」（本件特許公告公報第３欄第３７行〜第４０行）との作用を実現し、さらに、付加ゲート電極を外部取り出し端子側に接続することにより、静電気が印加された外部取り出し端子の電圧が、内部の薄膜トランジスタのしきい値電圧と同程度の低い電圧から放電を開始することができるとの作用・効果を実質的に有しており、これにより、ＴＦＴ装置の静電気破壊を効果的に防止するものであり、また、「静電気対策のために特に製造工程の増加がない」（本件特許公告公報第６欄第３４行〜第３５行）との効果をも奏するものであると認められ、これらの作用・効果は、刊行物１乃至３に記載のものから当業者が容易に予測し得るものではない。
　したがって、本件訂正発明は、刊行物発明１及び刊行物２，３に記載された発明に基づいて当業者が容易に発明をすることができたものでないことは明らかである。
　
（３−２）刊行物発明２との対比・判断
　次に、本件訂正発明と刊行物発明２とを対比する。
（ａ）刊行物発明２の「ＴＦＴ」は、本件訂正発明の「薄膜トランジスタ」に相当しており、刊行物発明２の「ＴＦＴで構成されるアクテイブマトリツクス」は、本件訂正発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」に相当する。 
（ｂ）刊行物発明２の「外部回路と接続するための電極」は、本件訂正発明の「外部取り出し端子」に相当しており、刊行物発明２の「Ｘライン」の「両端に外部回路と接続するための電極」を備えることは、本件訂正発明の「外部取り出し端子を複数個有する」ことに相当する。 
（ｃ）刊行物発明２には、本件訂正発明の「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えるとは記載されていない。しかし、刊行物発明２の「ＴＦＴ」が、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極を備えることは当業者にとって明らかであるから、刊行物発明２の「ＴＦＴ」も「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えたものである。 
（ｄ）刊行物発明２の「フローテイング電位である一つの配線」は、本件訂正発明の「共通浮遊電極」に相当する。また、この配線はアクテイブマトリツクスの周辺領域に設けるものであるから、外部回路と接続するための電極（本件訂正発明の「外部取り出し端子」に相当）に近接して設けられていると言え、構造的には一応、本件訂正発明の「これ（外部取り出し端子）に近接して設けられた共通浮遊電極」に相当している。そして、刊行物発明２の「２個のＭＯＳトランジスタ」による「保護回路を備え」ることは、本件訂正発明の「高圧保護用の」「半導体素子」を備えることに相当する。さらに、刊行物発明２の「外部回路と接続するための電極」は、「Ｘライン」に設けられており、「Ｘライン」と接続することは、Ｘラインを介して「外部回路と接続するための電極」と接続することである。 
　したがって、刊行物発明２の「外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え」ることは、本件訂正発明の「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」ることに相当する。 
　よって、本件訂正発明と刊行物発明２は、  
「絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、 
　前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、高圧保護用の半導体素子に接続されていることを特徴とする薄膜トランジスタ装置。」 
 である点で一致し、以下の点で相違する。
（相違点１）
　本件訂正発明は、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続して」いる構成を備えるのに対して、刊行物発明２は、「前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成を備える点 
（相違点２） 
　本件訂正発明は、「前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、 刊行物発明２は、上記構成を備えていない点。 
 　
　次に、上記相違点について検討する。
（相違点１について）
　上記（３−１）の「刊行物発明１との対比・判断」において検討したとおり、刊行物発明２は、本件訂正発明の「共通浮遊電極」に相当する「フローテイング電位である一つの配線」を一応備えているが、両者の機能は大きく異なっている。即ち、本件訂正発明が、「静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。」（本件特許公告公報第３欄第３７行〜第４０行）との作用を意図したものであるのに対し、刊行物発明２は、静電気を容量の大きい配線Ａ（「フローテイング電位である一つの配線」）に流して破壊防止をするものであり、刊行物発明２は、「フローテイング電位である一つの配線」にこの機能を持たせるために、「両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」との接続構造を必須の構成要件として採用している。そして、刊行物発明２の「フローテイング電位である一つの配線」の機能を、本件訂正発明の「共通浮遊電極」の機能に変える技術的必然性は何ら見いだせないから、刊行物発明２において、上記相違点１に記載された本件訂正発明の構成を採用することは、当業者が容易に想到し得るものではない。
　次に、刊行物発明２は、「ＴＦＴ」で「アクテイブマトリツクス」を構成し、「ＭＯＳ型トランジスタ」で「保護回路」を構成すると記載されており、「ＴＦＴ」と「ＭＯＳ型トランジスタ」とを別の構成要素として区別しているから、保護回路を構成する「ＭＯＳ型トランジスタ」が、薄膜半導体素子である「ＴＦＴ」を意味するものであるとは言えない。 
　そして、刊行物２の図面の回路記号が、アクテイブマトリツクスと保護回路で同じ回路記号を用いている点、及び図面の簡単な説明において「Ｔ１１，Ｔ１２，・・Ｔｎｍ・・・アクテイブマトリツクスを構成するトランジスタ　ＴＸ１１，・・ＴＹｍ２・・保護回路を構成するトランジスタ」（第３頁右上欄第１８行〜同頁左下欄第２行）と記載されている点を参酌しても、アクテイブマトリツクスを構成するトランジスタと保護回路を構成するトランジスタが、共に電界効果トランジスタであると認められるものの、刊行物発明２の「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成が、全体として、２端子薄膜半導体素子を意味するものであると言うことはできない。 
　またさらに、「２端子薄膜半導体素子」の構成を更に限定する、本件訂正発明の「前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続して」いる構成は、刊行物発明２に記載されていない。
　この点について、刊行物１には、入力端２ａとアースとの間に、半導体薄膜６からなる保護用のトランジスタＴｒ２，Ｔｒ３を設けることは記載されているが、このトランジスタＴｒ２，Ｔｒ３の接続は、前記保護用のトランジスタＴｒ２の前記ゲート電極４及びドレイン電極９は入力端２ａに接続し、前記保護用のトランジスタＴｒ２のソース電極１０は前記保護用のトランジスタＴｒ３のドレイン電極１０となるとともに前記保護用のトランジスタＴｒ３の前記ゲート電極３と接続し、前記保護用のトランジスタＴｒ３のソース電極１１は前記アースに接続するものであって、本件訂正発明の「前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続して」いる構成を示唆するものではない。また、刊行物３には、複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ２）を接続することが記載されているが、本件訂正発明の接続構造を示唆するものではない。
　そして、本件訂正発明は、上記相違点１に記載の本件訂正発明の構成に基づいて、「静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。」（本件特許公告公報第３欄第３７行〜第４０行）との作用を意図したものであるが、刊行物発明２にも、刊行物１に記載の発明にも、このような技術的思想は存在しないから、刊行物発明２と、刊行物１に記載の「半導体薄膜６からなる保護用のトランジスタＴｒ２，Ｔｒ３」とを組み合わせても、１つの端子に印加された静電気を共通浮遊電極により他の複数の端子に分散して放電するという作用・効果を奏する本件訂正発明は、当業者が容易に想到し得ることではない。
　したがって、刊行物発明２において、本件訂正発明のごとく、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続して」いる構成を備えることは、当業者が容易になし得たことではない。
（相違点２について）
　刊行物２には、共通浮遊電極の製造工程について記載されておらず、また、保護回路を構成する「ＭＯＳ型トランジスタ」が薄膜半導体素子であることについても記載されていないから、これらを構成する電極や半導体薄膜をどのような手順で形成するかは、当業者が直ちに想到し得ることではない。
　よって、刊行物発明２において、本件訂正発明のごとく、「前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えることは、当業者が容易になし得ることではない。
　
　そして、本件訂正発明は、上記相違点１及び相違点２に記載の本件訂正発明の構成の組み合わせにより、所定の作用・効果を奏するものであると認められ、これらの作用・効果は、刊行物１乃至３に記載のものから当業者が容易に予測し得るものではない。
　したがって、本件訂正発明は、刊行物発明２及び刊行物１，３に記載された発明に基づいて当業者が容易に発明をすることができたものでないことは明らかである。
　
（３−３）刊行物発明３との対比・判断
　次に、本件訂正発明と刊行物発明３とを対比する。
（ａ）刊行物発明３の「ＴＦＴを構成要素とする半導体集積回路装置」、「複数の入力端子」は、それぞれ本件訂正発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数個有する」ことに相当する。 
（ｂ）刊行物発明３の「保護回路用ＴＦＴ」は、ＴＦＴが、Thin Film Transistor　の略語であるから、薄膜半導体を有していることは明らかであり、本件訂正発明の「付加薄膜半導体からなる高圧保護用」の「薄膜半導体素子」に相当する。 
（ｃ）刊行物発明３には、本件訂正発明の「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えるとは記載されていない。しかし刊行物発明３の「ＴＦＴを構成要素とする半導体集積回路装置」の「ＴＦＴ」が、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極を備えることは当業者にとって明らかであるから、刊行物２発明も「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を実質的に備える。
　よって、本件訂正発明と刊行物発明３は、  
「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、 
　付加薄膜半導体からなる高圧保護用の薄膜半導体素子を備えることを特徴とする薄膜トランジスタ装置。」 
である点で一致し、以下の点で相違する。  
（相違点）
　本件訂正発明は、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」のに対して、刊行物発明３は、このような構成を有していない点。
　
　そして、既に、刊行物発明１及び刊行物発明２との対比・判断で検討したとおり、刊行物１，２の記載を参照しても、上記相違点に記載された本件訂正発明の構成は、当業者が容易に想到し得るものではなく、本件訂正発明は、上記相違点に記載の構成に基づいて、所定の作用・効果を奏するものであると認められ、これらの作用・効果は、刊行物１乃至３に記載のものから当業者が容易に予測し得るものではない。
　したがって、本件訂正発明は、刊行物発明３及び刊行物１，２に記載された発明に基づいて当業者が容易に発明をすることができたものでないことは明らかである。
　
　したがって、訂正後の特許請求の範囲第１項に記載された発明は、上記刊行物１乃至３に記載された発明に基づいて当業者が容易に発明をすることができたものでないことは明らかである。 
　さらに、訂正後の特許請求の範囲第１項に記載された発明が、他に特許出願の際独立して特許を受けることができないとする理由を発見しないから、本件訂正は平成６年改正前の特許法第１２６条第３項の規定に適合する。 
 　 
６．むすび 
　以上のとおりであるから、本件訂正は、平成６年改正前の特許法第１２６条第１項ただし書き第１号乃至第３号に掲げる事項を目的とし、かつ同法同条第２項及び第３項の規定に適合する。
　よって、結論のとおり審決する。