【事件の表示】
　特願２００２−　１１９４０「半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム」拒絶査定不服審判事件〔平成１５年　７月３１日出願公開、特開２００３−２１６６７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続きの経緯
　本願は、平成１４年１月２１日の出願であって、平成１７年１２月２８日付けで拒絶査定がされ、これに対し、平成１８年２月９日に拒絶査定不服審判の請求がなされるとともに、同年３月１３日に手続補正がなされたものである。
　
第２　平成１８年３月１３日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年３月１３日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１．補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
　「【請求項１】　ＲＴＬ（レジスタ転送レベル）記述の回路データを読み込む手段と、前記ＲＴＬ記述の回路データにもとづき回路中の非同期パスを検出する手段と、前記検出された非同期パス中から配列を抽出する手段と、前記非同期パスの開始、終端の関係を配列ごとにまとめて表示する手段とを有することを特徴とする半導体回路設計支援装置。」
と補正された。
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「非同期パス」を「非同期パスの開始、終端の関係」と限定するものであって、特許法１７条の２第４項２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（平成１８年改正前特許法１７条の２第５項において準用する同法１２６条５項の規定に適合するか）について以下に検討する。
　
２．引用刊行物
（１）原査定の拒絶の理由に引用された特開平１１−４５２９１号公報（以下、「引用例１」という。）には、以下の事項及び図面が記載されている。
　
　ア　「【請求項１】　複数の回路情報を統合して論理回路を設計する論理回路設計支援装置において、
クロック系部分を有する複数の回路情報を結合する結合手段と、
前記結合手段により前記複数の回路情報を結合して得られた論理回路に基づいてクロック系部分を解析するクロック系解析手段と、
前記クロック系解析手段により前記論理回路を解析して得られた解析結果をクロック系統の種別毎に分けて表示する解析結果表示手段と、
を備えたことを特徴とする論理回路設計支援装置。
　（中略）
【請求項６】　前記クロック系解析手段はクロック系解析により前記論理回路から非同期回路部分を抽出し、前記解析結果表示手段は、前記解析結果の表示の際に、前記クロック系解析手段により抽出された非同期回路部分についての警告を行うことを特徴とする請求項１〜４のいずれか一つに記載の論理回路設計支援装置。」
　
　イ　「【０００１】
【発明の属する技術分野】この発明は、例えばハードウェア記述言語（ＨＤＬ）を用いてレジスタトランスファレベル（ＲＴＬ）などの抽象的な記述法により論理回路を設計する論理回路設計支援装置，論理回路設計支援システムおよび論理回路設計支援方法に関する。
　（中略）
【０００５】この発明は、上述した従来例による問題を解消するため、設計者に対して設計中の論理回路のクロック系部分や非同期部分についての不具合状況を通知して、作業効率の向上を図ることが可能な論理回路設計支援装置，論理回路設計支援システムおよび論理回路設計支援方法を提供することを目的とする。」
　
　ウ　「【００４３】（実施の形態１）まず、構成を機能的に説明する。図１はこの発明の実施の形態１による論理回路設計支援装置を機能的に示すブロック図である。図１に示した論理回路設計支援装置は、ネットリストおよびＲＴＬ記述結合部１１，クロック系解析部１２，解析結果表示部１３およびクロック系修正および同期化部１４などにより構成される。
【００４４】ネットリストおよびＲＴＬ記述結合部１１は、クロック入力素子を有する論理回路に関する回路情報、すなわち複数のネットリストのデータと複数のＲＴＬ記述のデータとを結合して一つの論理回路を得る。クロック系解析部１２は、ネットリストおよびＲＴＬ記述結合部１１による結合で得られた論理回路に基づいてクロック系部分を解析する。解析結果表示部１３は、クロック系解析部１２の解析結果を視認できるように可視表示する。クロック系修正および同期化部１４は、解析結果表示部１３に表示された解析結果に基づいてクロック系統や非同期回路部分の不具合を修正する。
【００４５】以上の構成によれば、ネットリストおよびＲＴＬ記述結合部１１では、クロック入力素子を有する論理回路に関するネットリストＮＡ１，ＮＢ１…とＲＴＬ記述ＲＡ１，ＲＢ１…とがデータベースから読み出され、ＬＳＩチップレベルで結合して一つの論理回路が構成される。クロック系解析部１２では、ネットリストおよびＲＴＬ記述結合部１１による結合で得られた論理回路に基づいてクロック系部分が解析され、クロック系統の種別，クロック入力素子（フリップフロップ，カウンタ，ラッチなど），不具合部分の警告情報などを対応付けた解析結果が得られる。このクロック系解析では、論理回路から非同期回路部分の抽出も行われる。
【００４６】解析結果表示部１３では、クロック系解析部１２の解析結果がクロック系統別に分類された状態で可視表示される。この表示には、視認しやすいようにテキスト表現と色分けによるビジュアル表現とを採用すればよい。クロック系修正および同期化部１４では、解析結果表示部１３に表示された解析結果すなわちクロック系統の種別，クロック入力素子，不具合部分の警告情報などに基づいてクロック系部分や非同期回路部分の不具合が修正される。
【００４７】なお、警告は非同期回路部分に対して行われる。このクロック系修正および同期化部１４では、修正（修正しない場合もある）後の回路情報が再び入力したときのネットリストとＲＴＬ記述との形態に戻される。ネットリストＮＡ１，ＮＢ１…にはそれぞれネットリストＮＡ２，ＮＢ２…が対応し、ＲＴＬ記述ＲＡ１，ＲＢ１…にはそれぞれＲＴＬ記述ＲＡ２，ＲＢ２…が対応する。」
　
　エ　「【００５４】つぎに、動作について説明する。図３，図４，図５は実施の形態１による論理回路のブロックの表示例を示す図、図６は実施の形態１による動作を説明するフローチャート、図７は図４，図５および図６にそれぞれ示したブロックを一つに結合した論理回路の表示例を示す図、そして、図８は実施の形態１による通知リストの表示例を示す図である。
　（中略）
【００５９】以上の３つのブロックＢＬＫＡ，ＢＬＫＢ，ＢＬＫＣから一つの論理回路を設計する場合、各ブロックＢＬＫＡ，ＢＬＫＢ，ＢＬＫＣを構成するための回路情報（ネットリスト，ＲＴＬ記述）がＨＤＤ１０７もしくはＦＤＤ１０８に格納されていれば、ＨＤＤ１０７もしくはＦＤＤ１０８から回路情報が読み出され、ＲＡＭ１０３のワークエリアに格納される（ステップＳ１）。また、上記回路情報が通信ユニット１１０に接続される伝送路上の外部機器により記憶保持されていれば、その回路情報は外部機器から伝送路を介して入力され、ＲＡＭ１０３のワークエリアに格納される。
【００６０】ＲＡＭ１０３のワークエリアに回路情報が格納されると、続いて各ブロックの回路情報に基づいてＬＳＩチップレベルの回路結合が行われる（ステップＳ２）。このように、各ブロックが一つの論理回路を構成するように結合されると、図７に示したように、第１ブロックＢＬＫＡと第２ブロックＢＬＫＢ間の端子Ｔ１１，Ｔ１２、Ｔ２１，Ｔ２２をそれぞれ接続させ、かつ、第２ブロックＢＬＫＢと第３ブロックＢＬＫＣ間の端子Ｔ３１，Ｔ３２、Ｔ４１，Ｔ４２をそれぞれ接続させたＬＳＩが形成される。
【００６１】そして、ステップＳ２の結合結果に基づいてＬＳＩチップレベルでのクロック系部分の解析が行われる（ステップＳ３）。」
　
　オ　「【００６９】このクロック系解析により図８に示した解析結果が得られ、その解析結果は設計者への通知リストとしてＣＲＴディスプレイ１０９に表示されるとともに、ＲＡＭ１０３の通知リストメモリ１０３ａに記憶される（ステップＳ４）。すなわち、クロック種別は、入力クロックＣＬＫ１，入力クロックＣＬＫ２，フリップフロップＦＦＡ４の出力Ｑ，入力クロックＡ，Ｂの３種類となる。これらクロック種別には、クロック入力素子が対応付けられる。
【００７０】すなわち、入力クロックＣＬＫ１には、クロックパスＡＩ１に対してフリップフロップＦＦＡ１，ＦＦＡ２が対応付けられ、クロックパスＡＯ１およびＢＩ１に対してフリップフロップＦＦＢ１，ＦＦＢ２が対応付けられる。クロックパスＡＩ１，クロックパスＡＯ１およびＢＩ１の各クロック種別について、クロックが外部端子より一つだけ供給されていることから、そのクロック系統はコンディションがＯＫとなる。
【００７１】入力クロックＣＬＫ２には、クロックパスＡＩ２に対してフリップフロップＦＦＡ３，ＦＦＡ４が対応付けられる。クロックパスＡＩ２のクロック種別について、クロックが外部端子より一つだけ供給されていることから、そのクロック系統はコンディションがＯＫとなる。
【００７２】フリップフロップＦＦＡ４の出力Ｑには、クロックパスＡＯ２およびＢＩ２に対してフリップフロップＦＦＢ３，ＦＦＢ４が対応付けられ、クロックパスＢＯ２およびＣＩ２に対してフリップフロップＦＦＣ３，ＦＦＣ４が対応付けられる。クロックパスＡＯ２およびＢＩ２，クロックパスＢＯ２およびＣＩ２の各クロック種別について、クロックがＬＳＩ内部回路（フリップフロップＦＦＡ４）より供給されていることから、そのクロック系統はコンディションが警告対象となる。すなわち、クロック系は、ＬＳＩ外部より供給されることを前提とする。
【００７３】入力クロックＡ／Ｂには、クロックパスＢＡ／ＢＢ，ＢＯ１およびＣＩ１に対してフリップフロップＦＦＣ１，ＦＦＣ２が対応付けられている。クロックパスＢＡ／ＢＢ，ＢＯ１およびＣＩ１のクロック種別について、クロックが複数の外部端子（Ａ，Ｂ）より供給されていることから、そのクロック系統はコンディションが警告対象となる。すなわち、クロック系は、ＬＳＩ外部より一つだけ供給されることを前提とする。
【００７４】図８の例では、クロックをＬＳＩの内部回路すなわちフリップフロップＦＦＡ４から供給するクロック系統が警告されている。その理由は、ＬＳＩの内部回路からクロックを供給した場合に、ハザードが発生する虞があるためである。さらに、クロックを複数の外部端子より供給するクロック系統が警告されている。その理由は、複数の外部端子より複数のクロックを発生させた場合に、非同期となる虞があるためである。このような場合には、クロック系の修正と同期化とが必要となる。」
　
　カ　「【００７９】以上説明したように、この実施の形態１によれば、複数の回路情報をＨＤＤ１０７，ＦＤＤ１０８などのデータベースに記憶しておき、その複数の回路情報を読み出して結合し、その結合で得られた論理回路に基づいてクロック系部分を解析し、その解析結果をクロック系統の種別毎に対応するクロック入力素子を対応させてＣＲＴディスプレイ１０９に表示する。これにより、設計中の論理回路から複数のブロック間のクロック系部分についてクロック入力素子に関する不具合状況が明確となり、旧資産を一部もしくは全体を流用しても不具合の解析に手間取らずに済むことから、作業効率の向上を図ることが可能である。
【００８０】また、さらにＣＲＴディスプレイ１０９に表示された解析結果に基づいてキーボード１０５，マウス１０６等の操作で各回路情報を修正するようにしたので、解析後に即座に不具合の修正作業に入ることができ、これによって、さらに作業効率の向上を図ることが可能である。
【００８１】また、クロック系解析により論理回路から非同期回路部分を抽出し、解析結果の表示の際に、その抽出された非同期回路部分についての警告を行うようにしたので、クロック系解析から非同期回路部分が明確となり、クロック系統だけでなく、非同期回路部分についても不具合の解析に手間取らずに済むことから、作業効率の向上を図ることが可能である。」
　
　これらの記載及び図面によれば、引用例１には、
　「論理回路設計支援装置は、ネットリストおよびＲＴＬ記述結合部１１，クロック系解析部１２，解析結果表示部１３およびクロック系修正および同期化部１４などにより構成され、
　ネットリストおよびＲＴＬ記述結合部１１では、クロック入力素子を有する論理回路に関するネットリストＮＡ１，ＮＢ１…とＲＴＬ記述ＲＡ１，ＲＢ１…とがデータベースから読み出され、ＬＳＩチップレベルで結合して一つの論理回路が構成され、
　クロック系解析部１２では、ネットリストおよびＲＴＬ記述結合部１１による結合で得られた論理回路に基づいてクロック系部分が解析され、クロック系統の種別、クロック入力素子（フリップフロップ，カウンタ，ラッチなど）、不具合部分の警告情報などを対応付けた解析結果が得られ、
　このクロック系解析では、論理回路から非同期回路部分の抽出も行われ、
　解析結果表示部１３では、クロック系解析部１２の解析結果がクロック系統別に分類された状態で可視表示され、
　解析結果の表示の際に、抽出された非同期回路部分についての警告を行うようにした、
　論理回路設計支援装置。」
の発明（以下、「引用発明」という。）が記載されていると認める。
　
（２）原査定の拒絶の理由に引用された、木村真也「実習　Ｖｅｒｉｌｏｇ−ＨＤＬ論理回路設計」ＣＱ出版株式会社（２００１年１１月３０日初版発行）（以下、「引用例２」という。）には、以下の事項、図２．３及びリスト２．１が記載されている。
　
　ア　「ここでは次の５種類の４ビット・レジスタについてVerilog-HDL記述を示します．
　・エッジ・トリガ型レジスタ
　・同期リセット付きエッジ・トリガ型レジスタ
　・非同期リセット付きエッジ・トリガ型レジスタ
　・非同期リセット，書き込みイネーブル付きエッジ・トリガ型レジスタ
　・レベル・トリガ型レジスタ（レベル・センシティブ型レジスタ
　図２．３に各種レジスタの端子機能，リスト２．１にレジスタの記述例を示します．
　
●エッジ・トリガ型レジスタ
　図２．３（a)に示す単純なレジスタのVerilog-HDL記述を，リスト２．１の15〜25行目に示します．このレジスタ（reg4）は先のＤフリップフロップと入出力データ信号が４ビットになった以外，同じ記述となっています．」（４６頁１０行〜２０行）
　
　イ　「15: module reg4(wr_stb, in_data, out_data;
16:     input         wr_stb;      // write strobe signal
17:     input  [3:0] in_data;
18:     output [3:0] out_data;
19:
20:     reg   [3:0] out_data;
21:
22:     always @(posedge wr_stb) begin
23:         out_data = in_data;
24:     end
25: endmodule」（４８頁リスト２．１　１５行〜２５行）
　
３．対比
　そこで、本願補正発明と引用発明とを対比する。
　引用発明における「ネットリストおよびＲＴＬ記述結合部１１」は、クロック入力素子を有する論理回路に関するネットリストＮＡ１，ＮＢ１…とＲＴＬ記述ＲＡ１，ＲＢ１…とをデータベースから読み出し、ＬＳＩチップレベルで結合して一つの論理回路を構成することから、本願補正発明の「ＲＴＬ（レジスタ転送レベル）記述の回路データを読み込む手段」に相当する。
　引用発明における「クロック系解析部１２」は、ネットリストおよびＲＴＬ記述結合部１１による結合で得られた論理回路に基づいてクロック系部分を解析し、クロック系統の種別、クロック入力素子（フリップフロップ，カウンタ，ラッチなど）、不具合部分の警告情報などを対応付けた解析結果を得るとともに、論理回路から非同期回路部分の抽出も行っており、前記抽出が検出を伴うことは自明であることから、本願補正発明の「ＲＴＬ記述の回路データにもとづき回路中の非同期パスを検出する手段」に対応させれば、「ＲＴＬ記述の回路データにもとづき回路中の非同期回路部分を検出する手段」ということができる。
　また、引用発明における「解析結果表示部１３」は、クロック系解析部１２の解析結果をクロック系統別に分類された状態で可視表示するとともに、抽出された非同期回路部分についての警告を行うことから、本願補正発明の「非同期パス中から配列を抽出する手段と、前記非同期パスの開始、終端の関係を配列ごとにまとめて表示する手段」に対応させれば、「前記検出された非同期回路部分を表示する手段」ということができる。
　そして、引用発明の「論理回路設計支援装置」は、半導体回路を対象とした設計支援装置であることは明らかであるから、本願補正発明と同様の「半導体回路設計支援装置」ということができる。
　
　以上を踏まえると、本願補正発明と引用発明とは次の一致点、相違点がある。
　【一致点】
「ＲＴＬ（レジスタ転送レベル）記述の回路データを読み込む手段と、前記ＲＴＬ記述の回路データにもとづき回路中の非同期回路部分を検出する手段と、前記検出された非同期回路部分を表示する手段とを有する半導体回路設計支援装置。」
　
　【相違点１】
　本願補正発明は、「非同期回路部分」として「非同期パス」を検出し、「非同期パスの開始、終端の関係」を表示するのに対し、引用発明は、「非同期回路部分」が「非同期パス」であることは特定されておらず、「非同期パスの開始、終端の関係」を表示するものではない点。
　
　【相違点２】
　本願補正発明は、非同期回路部分中から「配列」を抽出し、「配列ごとにまとめて表示する」のに対し、引用発明には、非同期回路部分中の「配列」の表示について特定されていない点。
　
４．判断
　以下、相違点について検討する。
（１）相違点１について
　論理回路の設計において、開始と終端とで特定される「パス」の開始、終端間のタイミングや遅延を解析することは、当該技術分野における周知慣用の技術手段であり、引用発明における「非同期回路部分」として「非同期パス」を検出し、表示する構成とすることは、当業者が容易に想到し得ることである。
　そして、前記表示にあたり、パスを特定するために、パスの開始、終端の関係を表示することは、当業者が適宜なし得る設計事項にすぎない。
　
（２）相違点２について
　論理回路を表記する際、複数ビットからなる「配列」をまとめて表記することは、引用例２において、例えば、４ビットのレジスタを「ｒｅｇ　［３：０］」とまとめて表記しているように、当該技術分野の常套手段であるから、引用発明において、非同期回路部分が「配列」である場合、当該「配列」を、配列ごとにまとめて表示することは、当業者が適宜なし得ることであり、格別の困難性はない。
　
　そして、本願補正発明の奏する作用効果は、引用例１、２に記載された発明及び周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
　
　したがって、本願補正発明は、引用例１、２に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．本件補正についてのむすび
　以上のとおり、本件補正は、平成１８年改正前特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するものであり、同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下されるべきものである。
　
第３　本願発明について
１．本願発明
　平成１８年３月１３日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年１２月５日付け手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「【請求項１】　ＲＴＬ（レジスタ転送レベル）記述の回路データを読み込む手段と、前記ＲＴＬ記述の回路データにもとづき回路中の非同期パスを検出する手段と、前記検出された非同期パス中から配列を抽出する手段と、前記非同期パスを配列ごとにまとめて表示する手段とを有することを特徴とする半導体回路設計支援装置。」
　
２．引用刊行物
　原査定の拒絶の理由に引用された引用例１、２及びその記載事項は、前記「第２　２．」に記載したとおりである。
　
３．対比・判断
　本願発明は、前記「第２」で検討した本願補正発明から「非同期パス」を「非同期パスの開始、終端の関係」とした限定事項を省いたものである。
　そうすると、本願発明の発明特定事項を全て含み、さらに発明特定事項を限定したものに相当する本願補正発明が前記「第２　３．」、「第２　４．」に記載したとおり、引用例１、２に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例１、２に記載された発明及び周知技術に基づいて、当業者が容易に発明することができたものである。
　
４．むすび
　以上のとおりであるから、本願発明は、特許法２９条２項の規定により特許を受けることができないので、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。