【手続補正書】
【提出日】令和1年8月21日(2019.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
半導体基板と、
前記半導体基板上又は前記半導体基板の上に形成され、ソース拡張部を備える第１のＳｉＧｅソースと、ドレイン拡張部を備える第１のＳｉＧｅドレインと、前記第１のＳｉＧｅソースと前記第１のＳｉＧｅドレインとの間に位置する第１のゲート電極とを有する第１のＰＭＯＳトランジスタであって、前記第１のＳｉＧｅソースと前記第１のＳｉＧｅドレインとが第１のＳｉＧｅキャビティからゲートまでの距離だけ前記第１のゲート電極から空間を開けられている、前記第１のＰＭＯＳトランジスタと、
前記半導体基板上又は前記半導体基板の上に形成され、第２のＳｉＧｅソースと、第２のＳｉＧｅドレインと、前記第２のＳｉＧｅソースと前記第２のＳｉＧｅドレインとの間に配置される第２のゲート電極とを有する第２のＰＭＯＳトランジスタであって、前記第２のＳｉＧｅソースと前記第２のＳｉＧｅドレインとが拡張部を備えず、前記第２のＳｉＧｅソースと前記第２のＳｉＧｅドレインとが第２のＳｉＧｅキャビティからゲートまでの距離だけ前記第２のゲート電極から空間を開けられてる、前記第２のＰＭＯＳトランジスタと、
を含み、
前記第２のＳｉＧｅキャビティからゲートまでの距離が前記第１のＳｉＧｅキャビティからゲートまでの距離より小さく、
前記第２のＰＭＯＳトランジスタの第２の閾値電圧が前記第１のＰＭＯＳトランジスタの第１の閾値電圧より低い、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記第２のＰＭＯＳトランジスタの第２の閾値電圧が前記第１のＰＭＯＳトランジスタの第１の閾値電圧より少なくとも５０ｍＶ低い、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記第２のＰＭＯＳトランジスタの第２の閾値電圧が前記第１のＰＭＯＳトランジスタの第１の閾値電圧より約２００ｍＶ低い、集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記第１のＳｉＧｅキャビティからゲートまでの距離が前記第２のＳｉＧｅキャビティからゲートまでの距離の約３倍である、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記第１及び第２のゲート電極上のスペーサ側壁であって、約２０ｎｍの厚さである、前記スペーサ側壁を更に含み、
前記第１のＳｉＧｅキャビティからゲートまでの距離が約１５ｎｍであり、前記第２のＳｉＧｅキャビティからゲートまでの距離が約５ｎｍである、集積回路。
【請求項６】
集積回路であって、
半導体基板と、
前記半導体基板上又は前記半導体基板の上に形成され、ソース拡張部を備える第１のＳｉＧｅソースと、ドレイン拡張部を備える第１のＳｉＧｅドレインと、前記第１のＳｉＧｅソースと前記第１のＳｉＧｅドレインとの間に配置される第１のゲート電極とを有する第１のＰＭＯＳトランジスタであって、前記第１のＳｉＧｅソースと前記第１のＳｉＧｅドレインとが前記第１のゲート電極から第１の距離だけ空間を開けられている、前記第１のＰＭＯＳトランジスタと、
前記半導体基板上又は前記半導体基板の上にソース及びドレイン拡張部を備えずポケット部を備えずに形成される第２のＰＭＯＳトランジスタであって、前記第２のＰＭＯＳトランジスタのソースとドレインとが前記第２のＰＭＯＳトランジスタのゲートから第２の距離だけ空間を開けられている、前記第２のＰＭＯＳトランジスタと、
前記第２の距離が前記第１の距離よりも小さい、集積回路。
【請求項７】
請求項６に記載の集積回路であって、
前記第２のＰＭＯＳトランジスタの第２の閾値電圧が前記第１のＰＭＯＳトランジスタの第１の閾値電圧よりも少なくとも５０ｍＶ低い、集積回路。
【請求項８】
請求項６に記載の集積回路であって、
前記第２のＰＭＯＳトランジスタの第２の閾値電圧が前記第１のＰＭＯＳトランジスタの第１の閾値電圧よりも約２００ｍＶ低い、集積回路。
【請求項９】
請求項６に記載の集積回路であって、
前記第１の距離が前記第２の距離の約３倍である、集積回路。
【請求項１０】
集積回路を形成するプロセスであって、
第１のＰＭＯＳトランジスタの第１のＰＭＯＳトランジスタゲートを形成することであって、ソース及びドレイン拡張部注入を用い、前記第１のＰＭＯＳトランジスタゲートに自己整合されるポケット注入を用いる、前記第１のＰＭＯＳトランジスタゲートを形成することと、
ソース及びドレイン拡張部注入を用いず、ポケット注入を用いずに、第２のＰＭＯＳトランジスタゲートを形成することと、
前記第１及び第２のＰＭＯＳトランジスタゲート上にＳｉＧｅスペーサ側壁を形成することと、
前記第１のＰＭＯＳトランジスタのソース及びドレイン領域において前記ＳｉＧｅスペーサ側壁に自己整合される第１のＵ形状のキャビティと、前記第２のＰＭＯＳトランジスタのソース及びドレイン領域において前記ＳｉＧｅスペーサ側壁に自己整合される第２のＵ形状のキャビティとをドライエッチングすることと、
ウェット結晶学的エッチングを用いて、前記第１及び第２のＵ形状のキャビティをそれぞれ第１及び第２のダイヤモンド形状のキャビティに変換することと、
を含み、
前記第１のダイヤモンド形状のキャビティから前記第１のＰＭＯＳトランジスタゲートまでの距離が、前記第２のダイヤモンド形状のキャビティから前記第２のＰＭＯＳトランジスタゲートまでの距離より大きく、
前記第１のＰＭＯＳトランジスタのターンオン電圧が前記第２のＰＭＯＳトランジスタのターンオン電圧より少なくとも５０ｍＶ高い、プロセス。
【請求項１１】
請求項１０に記載のプロセスであって、
前記第１のＰＭＯＳトランジスタの前記ターンオン電圧が前記第２のＰＭＯＳトランジスタの前記ターンオン電圧より約２００ｍＶ高い、プロセス。
【請求項１２】
請求項１０に記載のプロセスであって、
前記ＳｉＧｅスペーサ側壁が約２０ｎｍである、プロセス。
【請求項１３】
請求項１０に記載のプロセスであって、
前記ＳｉＧｅスペーサ側壁が約２０ｎｍであり、前記第１のダイヤモンド形状のキャビティから前記第１のＰＭＯＳトランジスタゲートまでの前記距離が約１５ｎｍであり、前記第２のダイヤモンド形状のキャビティから前記第２のＰＭＯＳトランジスタゲートまでの前記距離が約５ｎｍである、プロセス。
【請求項１４】
請求項１０に記載のプロセスであって、
前記ウェット結晶学的エッチングが水酸化テトラメチルアンモニウムを用いる、プロセス。
【請求項１５】
集積回路を形成するプロセスであって、
第１のＰＭＯＳトランジスタの第１のＰＭＯＳゲートと第２のＰＭＯＳトランジスタの第２のＰＭＯＳゲートとを形成することと、
前記第１のＰＭＯＳトランジスタのためのエリアを露出させて前記第２のＰＭＯＳトランジスタのためのエリアを覆うフォトレジストパターンを形成することと、
前記フォトレジストパターンを用いて、前記第２のＰＭＯＳトランジスタにおいてソース及びドレイン拡張部領域を注入することなく、前記第１のＰＭＯＳトランジスタにおいてソース及びドレイン拡張部領域を注入することと、
前記フォトレジストパターンを用いて、前記第２のＰＭＯＳトランジスタにポケット領域を注入することなく、前記第１のＰＭＯＳトランジスタにおいてポケット領域を注入することと、
前記フォトレジストパターンを取り除くことと、
前記第１及び第２のＰＭＯＳゲート上にＳｉＧｅスペーサ側壁を形成することと、
前記第２のＰＭＯＳトランジスタにおいてソース及びドレイン拡張部領域を形成することなく、前記第１のＰＭＯＳトランジスタにおける第１のＳｉＧｅキャビティと前記第２のＰＭＯＳトランジスタにおける第２のＳｉＧｅキャビティとを形成することと、
を含み、
前記第１のＰＭＯＳトランジスタの第１のＳｉＧｅキャビティからゲートまでの間隔が前記第２のＰＭＯＳトランジスタの第２のＳｉＧｅキャビティからゲートまでの間隔より大きく、
前記第１のＰＭＯＳトランジスタのターンオン電圧が前記第２のＰＭＯＳトランジスタのターンオン電圧より少なくとも５０ｍＶ高い、プロセス。
【請求項１６】
請求項１５に記載のプロセスであって、
前記第１のＰＭＯＳトランジスタの前記ターンオン電圧が前記第２のＰＭＯＳトランジスタの前記ターンオン電圧より約２００ｍＶ高い、プロセス。
【請求項１７】
請求項１５に記載のプロセスであって、
前記ＳｉＧｅスペーサ側壁が約２０ｎｍである、プロセス。
【請求項１８】
請求項１５に記載のプロセスであって、
前記ＳｉＧｅスペーサ側壁が約２０ｎｍであり、前記第１のＳｉＧｅキャビティからゲートまでの間隔が約１５ｎｍであり、前記第２のＳｉＧｅキャビティからゲートまでの間隔が約５ｎｍである、プロセス。
【請求項１９】
請求項１５に記載のプロセスであって、
前記第１のＳｉＧｅキャビティと前記第２のＳｉＧｅキャビティとがダイヤモンド形状であり、
前記第１のＳｉＧｅキャビティ及び前記第２のＳｉＧｅキャビティが、
前記第１のＰＭＯＳトランジスタのソース及びドレイン領域において前記ＳｉＧｅスペーサ側壁に自己整合される第１のＵ形状のキャビティと、前記第２のＰＭＯＳトランジスタのソース及びドレイン領域において前記ＳｉＧｅスペーサ側壁に自己整合される第２のＵ形状のキャビティとをドライエッチングすることと、
前記第１及び第２のＵ形状のキャビティをそれぞれ第１及び第２のダイヤモンド形状のキャビティに変換するために、ウェット結晶学的エッチングを実施することと、
により形成され、
前記第２のＰＭＯＳトランジスタの前記第２のＳｉＧｅキャビティからゲートまでの間隔より大きい前記第１のＰＭＯＳトランジスタの前記第１のＳｉＧｅキャビティからゲートまでの間隔を形成するために、前記ウェット結晶学的エッチングが、表面において前記第１のＵ形状のキャビティより速く、前記第２のＵ形状のキャビティを横方向にエッチする、プロセス。
【請求項２０】
請求項１９に記載のプロセスであって、
前記ウェット結晶学的エッチングが水酸化テトラメチルアンモニウムを用いる、プロセス。