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　平成　６年特許願第３０６７２７号「ランダムアクセスメモリにおける列アクセスの加速化用データバス構造」拒絶査定不服審判事件〔平成　７年　８月１８日出願公開、特開平　７−２２０４７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年１２月９日（パリ条約による優先権主張　１９９３年１２月１０日、米国）の出願であって、平成１９年１月１８日付けで拒絶査定がなされ、これに対して同年４月２７日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明について
　本願の請求項１ないし１０に係る発明は、平成１８年７月２１日付けの手続補正書により補正された特許請求の範囲の請求項１ないし１０に記載されたとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）及び請求項８及び１０に係る発明は、以下のとおりである。
「【請求項１】
　メモリ列に対応するビットラインに接続される検出増幅器と、
　第１及び第２データバスと、
　前記第１及び第２データバスの双方を前記検出増幅器に選択的に接続する第１及び第２スイッチと、
　読み出しサイクルと書き込みサイクルの期間中、周期的クロック信号に従って前記第１及び第２スイッチの選択を制御し、前記周期的クロック信号から導かれる
第１タイムインターバル
第２タイムインターバル
　前記第１及び第２周期的制御信号にそれぞれ応答する第１及び第２充電手段と、　　
　前記第１及び第２データバスにそれぞれ接続される第１及び第２読み出し手段と、
を有する半導体メモリであって、
　第１読み出しサイクル中、前記第１スイッチは、前記第１タイムインターバル中の前記第１周期的制御信号に応答して、前記検出増幅器と前記第１データバスとを選択的に接続し、前記第１データバスは前記第１読み出し手段によって読み出され、前記第２データバスは前記第１充電手段によって充電され、
　第２読み出しサイクル中、前記第２スイッチは、前記第２タイムインターバル中の前記第２周期的制御信号に応答して、前記検出増幅器と前記第２データバスとを選択的に接続し、前記第２データバスは前記第２読み出し手段によって読み出され、前記第１データバスは前記第２充電手段によって充電されることを特徴とする半導体メモリ。」
「【請求項８】
　請求項７記載の半導体メモリであって、
　前記
第１タイムインターバル
　前記
第２タイムインターバル
ことを特徴とする半導体メモリ。」
「【請求項１０】
　請求項１乃至９何れか一項記載の半導体メモリであって、さらに、
　第１及び第２データ書き込み手段を有し、
　第１書き込みサイクル中、前記第１データ書き込み手段は、前記第１データバスにデータ電圧を供給し、前記第１スイッチは、前記第１周期的制御信号に応答して、前記
第１タイムインターバル
　第２書き込みサイクル中、前記第２データ書き込み手段は、前記第２データバスにデータ電圧を供給し、前記第２スイッチは、前記第２周期的制御信号に応答して、前記
第２タイムインターバル
ことを特徴とする半導体メモリ。」（下線を追加）
　
３．刊行物記載事項
（１）特開平５−２１７３６５号公報
　本願の優先権主張日前に日本国内において頒布され、平成１８年１月１９日付けの拒絶理由通知において引用された特開平５−２１７３６５号公報（「以下、「刊行物１」という。）には、図１、図６ないし図８とともに、以下の事項が記載されている。
「【０００３】図８のダイナミックＲＡＭ１００において、メモリアレイ１は、複数のビット線対ＢＬ、複数のビット線対ＢＬに交差する複数のワード線ＷＬ、およびビット線対ＢＬとワード線ＷＬとの交点に設けられた複数のダイナミック型メモリセルＭＣを含む。各ビット線対ＢＬは、トランスファゲートを構成するＮチャネルＭＯＳトランジスタ３１，３２を介してデータバスＤＢに接続されている。」
「【００５３】図１は、この発明の第１の実施例によるダイナミックＲＡＭの構成を示すブロック図である。図１のダイナミックＲＡＭ１００ａは、２組のデータバスＤＢａ，ＤＢｂ、２つのイコライズ回路１４ａ，１４ｂおよび２つの増幅回路１５ａ，１５ｂを含む。データバスＤＢａ，ＤＢｂの各々は２本のデータバス線からなる。」
「【００５８】このダイナミックＲＡＭ１００ａの他の部分の構成は、図８に示されるダイナミックＲＡＭ１００の対応する部分の構成と同様である。このダイナミックＲＡＭ１００ａは１チップ上に形成される。」
「【００８０】図６は、この発明の第３の実施例によるダイナミックＲＡＭの構成を示すブロック図である。
【００８１】図６のダイナミックＲＡＭ１００ｂは、２組のデータバスＤＢａ，ＤＢｂ、２つのＹアドレスデコーダ８ａ，８ｂ、２つのイコライズ回路１４ａ，１４ｂ、２つの増幅回路１５ａ，１５ｂおよび２つの出力回路１７ａ，１７ｂを含む。
【００８２】データバスＤＢａおよびＹアドレスデコーダ８ａは、複数のビット線対ＢＬの一端側に配置される。データバスＤＢｂおよびＹアドレスデコーダ８ｂは、複数のビット線対ＢＬの他端側に配置される。各ビット線対ＢＬの一端は、ＮチャネルＭＯＳトランジスタ４１，４２を介してデータバスＤＢａに接続される。各ビット線対ＢＬの他端は、ＮチャネルＭＯＳトランジスタ４３，４４を介してデータバスＤＢｂに接続される。
【００８３】Ｙアドレスデコーダ８ａから出力されるコラム選択信号Ｃｉ（ｉ＝１〜ｍ）は、対応するトランジスタ４１，４２のゲートに与えられる。Ｙアドレスデコーダ８ｂから出力されるコラム選択信号Ｃｉ（ｉ＝１〜ｍ）は、対応するトランジスタ４３，４４のゲートに与えられる。
【００８４】Ｄｉｎバッファ１３は、ＮチャネルＭＯＳトランジスタ３７，３８を介してデータバスＤＢａに接続され、ＮチャネルＭＯＳトランジスタ３９，４０を介してデータバスＤＢｂに接続されている。イコライズ回路１４ａおよび増幅回路１５ａはデータバスＤＢａに接続され、イコライズ回路１４ｂおよび増幅回路１５ｂはデータバスＤＢｂに接続されている。増幅回路１５ａの出力端子は出力回路１７接続され、増幅回路１５ｂの出力端子は出力回路１７ｂに接続されている。出力回路１７ａ，１７ｂの出力端子は共通の出力端子に接続されている。　　
【００８５】このダイナミックＲＡＭ１００ｂは、選択信号発生回路１８および信号発生回路１９，２０，２１をさらに含む。選択信号発生回路１８は、検出信号ＡＴＤに応答して、選択信号Ｓａ，Ｓｂを発生する。信号発生回路１９はＡＮＤゲート１９１，１９２を含む。信号発生回路２０はＡＮＤゲート２０１，２０２を含む。信号発生回路２１はＡＮＤゲート２１１，２１２を含む。
【００８６】信号発生回路１９は、選択信号Ｓａ，Ｓｂおよび活性化信号ＳＥに応答して、活性化信号ＳＥａ，ＳＥｂを発生する。信号発生回路２０は、選択信号Ｓａ，Ｓｂおよび活性化信号ＤＥに応答して、活性化信号ＤＥａ，ＤＥｂを発生する。信号発生回路２１は、選択信号Ｓａ，Ｓｂおよびアウトプットイネーブル信号ＯＥに応答して、アウトプットイネーブル信号ＯＥａ，ＯＥｂを発生する。
【００８７】選択信号Ｓａはトランジスタ３７，３８のゲートに与えられ、選択信号Ｓｂはトランジスタ３９，４０のゲートに与えられる。また、イコライズ回路１４ａには選択信号Ｓｂが与えられ、イコライズ信号１４ｂには選択信号Ｓａが与えられる。増幅回路１５ａには活性化信号ＳＥａが与えられ、増幅回路１５ｂには活性化信号ＳＥｂが与えられる。出力回路１７ａにはアウトプットイネーブル信号ＯＥａが与えられ、出力回路１７ｂにはアウトプットイネーブル信号ＯＥｂが与えられる。」
「【００８８】次に、図７の信号波形図を参照しながら図６のダイナミックＲＡＭ１００ｂのスタティックコラムモード動作を説明する。
【００８９】ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、Ｘアドレスデコーダ６にＸアドレスＸＡが与えられる。それにより、複数のワード線ＷＬのいずれか１つが選択され、選択されたワード線ＷＬに接続された複数のメモリセルＭＣからそれぞれ対応するビット線対ＢＬにデータが読出される。
【００９０】アドレス信号Ａ０〜ＡｎがＸアドレスＸＡからＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答して、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが“Ｓｂ”に立下がる。それにより、トランジスタ３７，３８がオンし、トランジスタ３９，４０がオフする。同時に、イコライズ回路１４ａが非活性状態になり、イコライズ回路１４ｂが活性状態になる。
【００９１】また、検出信号ＡＴＤの立上がりに応答して、活性化信号ＤＥａが“Ｈ”に立上がる。それにより、Ｙアドレスデコーダ８ａが活性化され、コラム選択信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。その結果、対応するトランジスタ４１，４２がオンし、選択されたビット線対ＢＬからデータバスＤＢａにデータが読出される。このとき、活性化信号ＤＥｂは“Ｌ”のまま変化しない。そのため、Ｙアドレスデコーダ８ｂは非活性状態のままである。　
【００９２】検出信号ＡＴＤの立上がりから一定時間遅延の後、活性化信号ＳＥａが“Ｈ”に立上がる。それにより、増幅回路１５ａが活性化され、データバスＤＢａ上のデータが増幅される。増幅されたデータは高速に出力回路１７ａに与えられる。このとき、活性化信号ＳＥｂは“Ｌ”のまま変化しない。したがって、増幅回路１５ｂは非活性状態のままである。
【００９３】検出信号ＡＴＤは立上がりから一定時間経過後“Ｌ”に立下がる。また、活性化信号ＤＥａおよび活性化信号ＳＥａもそれぞれ一定時間経過後“Ｌ”に立下がる。
【００９４】アドレス信号Ａ０〜ＡｎがＹアドレスＹＡ１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤが“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答して、選択信号Ｓａが“Ｌ”に立下がり、選択信号Ｓｂが“Ｈ”に立上がる。それにより、トランジスタ３７，３８がオフし、トランジスタ３９，４０がオンする。同時に、イコライズ回路１４ａが活性状態になり、イコライズ回路１４ｂが非活性状態になる。
【００９５】また、検出信号ＡＴＤの立上がりに応答して、活性化信号ＤＥｂが“Ｈ”に立上がる。それにより、Ｙアドレスデコーダ８ｂが活性化され、コラム選択信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。その結果、対応するトランジスタ４３，４４がオンし、選択されたビット線対ＢＬからデータバスＤＢｂにデータが読出される。このとき、活性化信号ＤＥａは“Ｌ”のまま変化しない。したがって、Ｙアドレスデコーダ８ａは非活性状態のままである。
【００９６】検出信号ＡＴＤの立上がりから一定時間遅延の後、活性化信号ＳＥｂが“Ｈ”に立上がる。それにより、増幅回路１５ｂが活性化され、データバスＤＢｂ上のデータが増幅される。増幅されたデータは出力回路１７ｂに高速に与えられる。このとき、活性化信号ＳＥａは“Ｌ”のまま変化しない。したがって、増幅回路１５ａは非活性状態のままである。」
「【００９８】検出信号ＡＴＤは立上がりから一定時間経過後“Ｌ”に立下がる。また、活性化信号ＤＥｂおよび活性化信号ＳＥｂもそれぞれ一定時間経過後“Ｌ”に立下がる。
【００９９】アドレス信号Ａ０〜ＡｎがＹアドレスＹＡ２からＹアドレスＹＡ３に変化すると、検出信号ＡＴＤが“Ｈ”に立上がる。それにより、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが“Ｌ”に立下がる。
【０１００】期間Ｔ３では、期間Ｔ１と同様にして、イコライズ回路１４ｂが活性化され、データバスＤＢｂの電位がイコライズされる。また、増幅回路１５ａが活性化され、データバスＤＢａに読出されたデータが増幅され、増幅されたデータが出力回路１７ａに高速に与えられる。」
「【０１０３】上記のように、期間Ｔ１においては、データバスＤＢａに読出されたＹアドレスＹＡ１のデータが増幅回路１５ａにより増幅され、かつデータバスＤＢｂがイコライズ回路１４ｂにより同電位にイコライズされる。期間Ｔ２においては、データバスＤＢｂに読出されたＹアドレスＹＡ２のデータが増幅回路１５ｂにより増幅され、かつデータバスＤＢａがイコライズ回路１４ａにより同電位にイコライズされる。このとき、期間Ｔ１で増幅されたＹアドレスＹＡ１のデータが出力回路１７ａを介して高速に出力される。
【０１０４】期間Ｔ３においては、データバスＤＢａに読出されたＹアドレスＹＡ３のデータが増幅回路１５ａにより増幅され、かつデータバスＤＢｂがイコライズ回路１４ｂにより同電位にイコライズされる。このとき、期間Ｔ３で増幅されたＹアドレスＹＡ２のデータが出力回路１７ｂを介して高速に出力される。期間Ｔ４においては、データバスＤＢｂに読出されたＹアドレスＹＡ４のデータが増幅回路１５ｂにより増幅され、かつデータバスＤＢａがイコライズ回路１４ａにより同電位にイコライズされる。このとき、期間Ｔ３で増幅されたＹアドレスＹＡ３のデータが出力回路１７ａを介して高速に出力される。」
　
　ここで、００９０段落の「検出信号ＡＴＤの立上がりに応答して、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが“Ｓｂ”に立下がる。」の「選択信号Ｓｂが“Ｓｂ”に立下がる。」は、「選択信号Ｓｂが“Ｌ”に立下がる。」の誤記であることは明らかである。　
　そして、図１、００５３段落、図８、図６及び００５８段落の「このダイナミックＲＡＭ１００ａの他の部分の構成は、図８に示されるダイナミックＲＡＭ１００の対応する部分の構成と同様である。」の記載から、図６のメモリアレイ１は、図８と同様に、複数のビット線対ＢＬ、複数のビット線対ＢＬに接続された複数のメモリセルＭＣを含むことは明らかである。
　また、図７から、／ＲＡＳのローレベルの期間中の期間Ｔ１、Ｔ２が選択信号Ｓａ、Ｓｂのハイレベルに対応することは明らかである。
　
　よって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。
「複数のビット線対ＢＬ、前記複数のビット線対ＢＬに接続された複数のメモリセルＭＣを含むメモリアレイ１と、
　２組のデータバスＤＢａ，ＤＢｂ、２つのＹアドレスデコーダ８ａ，８ｂ、２つのイコライズ回路１４ａ，１４ｂ、２つの増幅回路１５ａ，１５ｂと、
　検出信号ＡＴＤに応答して、選択信号Ｓａ，Ｓｂを発生する選択信号発生回路１８と、
　信号発生回路１９，２０とを含むダイナミックＲＡＭ１００ｂにおいて、
　前記検出信号ＡＴＤの立上がりに応答して、前記選択信号Ｓａが“Ｈ”に立上がり、前記選択信号Ｓｂが“Ｌ”に立下がることにより、各ビット線対ＢＬの一端に接続されたトランジスタ３７，３８がオンし、各ビット線対ＢＬの他端に接続されたトランジスタ３９，４０がオフするとともに、前記イコライズ回路１４ａが非活性状態となり、前記イコライズ回路１４ｂが活性状態となり、
　同時に、前記検出信号ＡＴＤの立上がりに応答して、前記Ｙアドレスデコーダ８ａが活性化され、選択されたビット線対ＢＬに対応するトランジスタ４１，４２がオンし、前記選択されたビット線対ＢＬからデータバスＤＢａにデータが読出され、
　前記検出信号ＡＴＤの立上がりから一定時間後、前記増幅回路１５ａが活性化され、前記データバスＤＢａ上のデータが増幅され、
　次いで、検出信号ＡＴＤの立上がりに応答して、前記選択信号Ｓａが“Ｌ”に立下がり、前記選択信号Ｓｂが“Ｈ”に立上がることにより、前記トランジスタ３７，３８がオフし、前記トランジスタ３９，４０がオンし、同時に、前記イコライズ回路１４ａが活性状態となり、前記イコライズ回路１４ｂが非活性状態となり、
　同時に、前記検出信号ＡＴＤの立上がりに応答して、前記Ｙアドレスデコーダ８ｂが活性化され、選択されたビット線対ＢＬに対応するトランジスタ４３，４４がオンし、前記選択されたビット線対ＢＬから前記データバスＤＢｂにデータが読出され、　
　前記検出信号ＡＴＤの立上がりから一定時間後、前記増幅回路１５ｂが活性化され、前記データバスＤＢｂ上のデータが増幅され、
　／ＲＡＳ信号がローレベルの読み出し期間中の、期間Ｔ１、期間Ｔ２において、
　前記期間Ｔ１においては、前記データバスＤＢａに読出されたＹアドレスＹＡ１のデータが前記増幅回路１５ａにより増幅され、かつ前記データバスＤＢｂが前記イコライズ回路１４ｂにより同電位にイコライズされ、
　前記期間Ｔ２においては、前記データバスＤＢｂに読出されたＹアドレスＹＡ２のデータが前記増幅回路１５ｂにより増幅され、かつ前記データバスＤＢａが前記イコライズ回路１４ａにより同電位にイコライズされ、このとき、期間Ｔ１で増幅されたＹアドレスＹＡ１のデータが前記出力回路１７ａを介して高速に出力されることを特徴とするダイナミックＲＡＭ１００ｂ。」
　
（２）特開平２−８３８９１号公報
　本願の優先権主張日前に日本国内において頒布され、平成１８年１月１９日付けの拒絶理由通知において引用された特開平２−８３８９１号公報（「以下、「刊行物２」という。）には、第１図ないし第３図とともに、以下の事項が記載されている。　
（イ）「ここで上記バス線のリセットについて説明すると、一般にバス線は、対の信号線で構成され、このバス線対の電位差をセンスアンプで検出してデータの転送を行うが、転送を高速に行うためには、前サイクルの転送データすなわち、電位差を消しておく必要がある。このため、バス線対をショートさせて電位差を０にするとともに、バス線対をプルアップして両方共“Ｈ”レベルに揃え、前サイクルの履歴を消す操作（すなわちリセット）が行われる。リセットが行われた後は、次のサイクルでバス線対の一方を放電して“Ｌ”レベルすればよいので、バス線対の電位差が速やかに拡大して高速にセンスすることができる。」（第２頁右下欄第１０行〜第３頁左上欄第２行）　
（ロ）「しかしながら、このような従来の半導体メモリにあっては、２系統のバス線をアクティブ期間およびリセット期間に指定するに際し、外部からのデユーティ比５０％のシリアルアクセスストローブ信号（以下、ＳＡＳ）の立ち上がりに同期して行わせる構成となっていたため、以下に述べる理由からシリアルアクセススピードの高速化に限界があった。」（第３頁左上欄第４行〜同第１１行）
（ハ）「シリアルアクセスメモリ３は、ＲＡＭアレイ４の１ワ一ド分のメモリセル数に相当するビットセルＲ１〜Ｒｎを備えたデータレジスタＲと、ＳＡＳ（シリアルアクセスストローブ信号）の各周期毎にビットセルＲ８〜Ｒｎを順次選択するポインタ８と、奇数番号のＲ１、Ｒ３、Ｒ５……に接続された奇数ビット用データバス線ＯＢＵＳと、偶数番号Ｒ２、Ｒ４、Ｒ６……に接続された偶数ビット用データバス線ＥＢＵＳと、奇数バス制御信号ＯＤＤ（後述する）がアクティブ期間にあるとき、奇数ビット用データバス線ＯＢＵＳを介してデータレジスタＲの選択セルにデータを書き込み（あるいは読み出し）、また、ＯＤＤがリセット期間にあるとき、奇数ビット用データバス線ＯＢＵＳを所定の電位にリセットする奇数側センスアンプ／ライトアンプ（第２のリセット回路）９と、偶数バス制御信号ＥＶＥＮ（後述する）がアクティブ期間にあるとき、偶数ビット用データバス線ＥＢＵＳを介してデータレジスタＲの選択セルにデータを書き込み（あるいは読み出し）、また、ＥＶＥＮがリセット期間にあるとき、偶数ビット用データバス線ＥＢＵＳを所定の電位にリセットする偶数側センスアンプ／ライトアンプ（第１のリセット回路）１０と、ＳＡＳに同期した切換制御信号ＳＥＬに従ってアクティブ動作中のＯＢＵＳおよびＥＢＵＳを交互に切り換える切換回路１１と、入出力コントロール回路１２からの入出力制御信号ＳＩＮ／ＯＵＴに従って何れか一方が動作する出力バッファ１３および入力バッファ１４と、を備えるとともに、バス制御回路１５を備えている。」（第４頁左上欄第４行〜右上欄第１３行）
　
４．対比
　本願発明と刊行物発明とを対比・検討する。
（ａ）刊行物発明の「ビット線対ＢＬ」が「メモリセル１」の「メモリセルＭＣ」の列に対応して配置されていることは、刊行物１の図６の記載から明らかであるので、刊行物発明の「ビット線対ＢＬ」は、本願発明の「メモリ列に対応するビットライン」に相当する。　          
（ｂ）刊行物発明の「データバスＤＢａ，ＤＢｂ」は、本願発明の「第１及び第２のデータバス」に相当する。　
（ｃ）刊行物１の００８２段落の「各ビット線対ＢＬの一端は、ＮチャネルＭＯＳトランジスタ４１，４２を介してデータバスＤＢａに接続される。各ビット線対ＢＬの他端は、ＮチャネルＭＯＳトランジスタ４３，４４を介してデータバスＤＢｂに接続される。」との記載より、刊行物発明の「ＮチャネルＭＯＳトランジスタ４１，４２」及び「ＮチャネルＭＯＳトランジスタ４３，４４」は、「ビット線対ＢＬの一端」と「データバスＤＢａ」の間及び「ビット線対ＢＬの他端側」と「データバスＤＢｂ」の間とをそれぞれ選択的に接続しているので、本願発明の「前記第１及び第２データバスの双方を」「選択的に接続する第１及び第２スイッチ」に対応している。　
（ｄ−１）「ＡＴＤ」信号をクロックと表現することは、例えば、特開昭６２−１４０２９２号公報（「内部同期式とは、非同期に入力されるアドレス等の変化を検出して単発パルスを作成し、このパルスをクロックとして用いてＲＡＭ内部の動作を制御するシステムである。」（第２頁左上欄２行〜同第６行）参照）又は特開平３−４４８９０号公報（「本発明は、半導体記憶装置のデータ出力制御回路に関し、特に、ＡＴＤ（アドレス遷移検出器）のクロックを用いていわゆるデータイコライズを行う製品に適用して好適な半導体記憶装置のデータ出力制御回路に関する。」（第１頁右下欄第１４行〜同末行）参照）に記載されているように、従来周知の技術的事項であり、また、刊行物発明の「検出信号ＡＴＤ」は、アドレス信号が変化するたびにハイレベルの信号に変化して、メモリ回路の動作タイミングを決定するから、刊行物発明の「検出信号ＡＴＤ」は、クロック信号といえる。
（ｄ−２）本願発明の「第１タイムインターバル」、「第２タイムインターバル」は、本願明細書の発明の詳細な説明には何ら記載されておらず、平成１８年７月２１日付けの手続補正により、請求項１、８及び１０に新たに追加された技術用語であって、どのようなものであるか必ずしも明確ではないが、「第１タイムインターバル」、「第２タイムインターバル」について、請求項８には「前記第１タイムインターバルは、前記論理「ＨＩＧＨ」状態を有する前記第１周期的制御信号の期間であり」、「前記第２タイムインターバルは、前記論理「ＨＩＧＨ」状態を有する前記第２周期的制御信号の期間である」と記載されているから、本願発明の「第１タイムインターバル」又は「第２タイムインターバル」は、本願の図４のＯＤＤ／ＥＶＥＮバー信号が論理「ＨＩＧＨ」状態の期間又はＯＤＤ／ＥＶＥＮバー信号が論理「ＬＯＷ」状態の期間、言い換えると、ＯＤＤバー／ＥＶＥＮ信号が論理「ＨＩＧＨ」状態の期間を、それぞれ意味していることは明らかである。
　一方、刊行物１の図７の「Ｓａ」の波形から、刊行物発明の「期間Ｔ１」における論理「ＨＩＧＨ」状態の「選択信号Ｓａ」の期間は、「検出信号ＡＴＤ」から導かれるものであり、論理「ＨＩＧＨ」状態の期間である点において、本願発明の「第１タイムインターバル」に相当することは明らかであり、刊行物発明の「選択信号Ｓａ」は、本願発明の「前記」「クロック信号から導かれる第１タイムインターバルを有する第１」「制御信号」に対応している。
　また、図７の「Ｓｂ」の波形から、刊行物発明の「期間Ｔ２」における論理「ＨＩＧＨ」状態の「選択信号Ｓｂ」の期間は、「検出信号ＡＴＤ」から導かれるものであり、論理「ＨＩＧＨ」状態の期間である点において、本願発明の「第２タイムインターバル」に相当することは明らかであり、刊行物発明の「選択信号Ｓｂ」は、本願発明の「前記」「クロック信号から導かれる第２タイムインターバルを有する第２」「制御信号」に対応している。
（ｄ−３）刊行物１の００９１段落の「検出信号ＡＴＤの立上がりに応答して、活性化信号ＤＥａが“Ｈ”に立上がる。それにより、Ｙアドレスデコーダ８ａが活性化され、コラム選択信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。その結果、対応するトランジスタ４１，４２がオンし、選択されたビット線対ＢＬからデータバスＤＢａにデータが読出される。」、００９５段落の「検出信号ＡＴＤの立上がりに応答して、活性化信号ＤＥｂが“Ｈ”に立上がる。それにより、Ｙアドレスデコーダ８ｂが活性化され、コラム選択信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。その結果、対応するトランジスタ４３，４４がオンし、選択されたビット線対ＢＬからデータバスＤＢｂにデータが読出される。」及び図７の記載から、刊行物発明の「Ｙアドレスデコーダ８ａ」、「Ｙアドレスデコーダ８ｂ」、「トランジスタ４１，４２」及び「トランジスタ４３，４４」は、「読み出し」の期間中、論理「ＨＩＧＨ」状態の「選択信号Ｓａ」及び「選択信号Ｓｂ」によりビット線対を選択しているから、本願発明の「読み出しサイクルの期間中、クロック信号にしたがって前記第１及び第２スイッチの選択を制御」している点で、本願発明の「選択制御手段」に対応する。
（ｄ−４）したがって、刊行物発明の「同時に、前記検出信号ＡＴＤの立上がりに応答して、前記Ｙアドレスデコーダ８ａが活性化され、選択されたビット線対ＢＬに対応する前記トランジスタ４１，４２がオンし、前記選択されたビット線対ＢＬからデータバスＤＢａにデータが読出され」ること及び「前記検出信号ＡＴＤの立上がりに応答して、前記Ｙアドレスデコーダ８ｂが活性化され、選択されたビット線対ＢＬに対応するトランジスタ４３，４４がオンし、前記選択されたビット線対ＢＬから前記データバスＤＢｂにデータが読出され」ることは、本願発明の「読み出しサイクル」「の期間中、」「クロック信号に従って前記第１及び第２スイッチの選択を制御し、前記」「クロック信号から導かれる第１タイムインターバルを有する第１」「制御信号と前記第１タイムインターバルに続く第２タイムインターバルを有する第２」「制御信号とに応答する選択制御手段」に対応している。
（ｅ）刊行物発明の「前記検出信号ＡＴＤの立上がりに応答して、前記選択信号Ｓａが“Ｈ”に立上がり、前記選択信号Ｓｂが“Ｌ”に立下がることにより、各ビット線対ＢＬの一端に接続されたトランジスタ３７，３８がオンし、各ビット線対ＢＬの他端に接続されたトランジスタ３９，４０がオフするとともに、前記イコライズ回路１４ａが非活性状態となり、前記イコライズ回路１４ｂが活性状態となり」及び、「次いで、検出信号ＡＴＤの立上がりに応答して、前記選択信号Ｓａが“Ｌ”に立下がり、前記選択信号Ｓｂが“Ｈ”に立上がることにより、前記トランジスタ３７，３８がオフし、前記トランジスタ３９，４０がオンし、同時に、前記イコライズ回路１４ａが活性状態となり、前記イコライズ回路１４ｂが非活性状態となり」における、刊行物発明の「イコライズ回路１４ａ」及び「イコライズ回路１４ｂ」は、「選択信号Ｓａ」及び「選択信号Ｓｂ」によって、選択的に動作が制御されているから、本願発明の「前記第１及び第２」「制御信号にそれぞれ応答する第１及び第２充電手段」に対応している。　　　　
（ｆ）刊行物発明の「前記検出信号ＡＴＤの立上がりから一定時間後、前記増幅回路１５ａが活性化され、前記データバスＤＢａ上のデータが増幅され」及び「前記検出信号ＡＴＤの立上がりから一定時間後、前記増幅回路１５ｂが活性化され、前記データバスＤＢｂ上のデータが増幅され」における、刊行物発明の「増幅回路１５ａ」及び「増幅回路１５ｂ」は、データバスＤＢａ及びＤＢｂに接続されるとともに、それぞれ、出力回路１７ａ及び１７ｂに接続されており、一方、本願発明においても、第１及び第２の読み出し手段は信号を出力として取り出すマルチプレクサ５０に接続され、マルチプレクサ５０を介して出力として取り出されるから、刊行物発明の「増幅回路１５ａ」及び「増幅回路１５ｂ」は、本願発明の「前記第１及び第２データバスにそれぞれ接続される第１及び第２読み出し手段」に相当している。　
（ｇ）刊行物発明の「ダイナミックＲＡＭ１００ｂ」は、本願発明の「半導体メモリ」に相当する。　
（ｈ）刊行物発明の「期間Ｔ１においては、前記データバスＤＢａに読出されたＹアドレスＹＡ１のデータが前記増幅回路１５ａにより増幅され、かつ前記データバスＤＢｂが前記イコライズ回路１４ｂにより同電位にイコライズされ」ることにおける、「期間Ｔ１」は、本願発明の「第１読み出しサイクル中」に相当し、また、「前記データバスＤＢａに読出されたＹアドレスＹＡ１のデータ」の記載から、刊行物発明において、「期間Ｔ１」では、「トランジスタ４１，４２」を本願発明の「第１タイムインターバル」に相当する期間を有する「選択信号Ｓａ」によって導通状態として、「ビット線対ＢＬ」と「データバスＤＢａ」とを選択的に接続すると共に、「データバスＤＢｂ」は「イコライズ回路１４ｂ」によってイコライズされていることは明らかである。
　したがって、刊行物発明の「期間Ｔ１においては、前記データバスＤＢａに読出されたＹアドレスＹＡ１のデータが前記増幅回路１５ａにより増幅され、かつ前記データバスＤＢｂが前記イコライズ回路１４ｂにより同電位にイコライズされ」ることは、本願発明の「第１読み出しサイクル中、前記第１スイッチは、前記第１タイムインターバル中の前記第１」「制御信号に応答して、前記検出増幅器と前記第１データバスとを選択的に接続し、前記第１データバスは前記第１読み出し手段によって読み出され、前記第２データバスは前記第１充電手段によって充電され」ることに対応している。　
（ｉ）刊行物発明の「期間Ｔ２においては、前記データバスＤＢｂに読出されたＹアドレスＹＡ２のデータが前記増幅回路１５ｂにより増幅され、かつ前記データバスＤＢａが前記イコライズ回路１４ａにより同電位にイコライズされ」ることにおける、「期間Ｔ２」は、本願発明の「第２読み出しサイクル中」に相当し、また、「前記データバスＤＢｂに読出されたＹアドレスＹＡ２のデータ」の記載から、刊行物発明において、「期間Ｔ２」では、「トランジスタ４３，４４」を本願発明の「第２タイムインターバル」に相当する期間を有する「選択信号Ｓｂ」によって導通状態として、「ビット線対ＢＬ」と「データバスＤＢｂ」とを選択的に接続すると共に、「データバスＤＢａ」は「イコライズ回路１４ａ」によってイコライズされていることは明らかである。
　したがって、刊行物発明の「期間Ｔ２においては、前記データバスＤＢｂに読出されたＹアドレスＹＡ２のデータが前記増幅回路１５ｂにより増幅され、かつ前記データバスＤＢａが前記イコライズ回路１４ａにより同電位にイコライズされ」ることは、本願発明の「第２読み出しサイクル中、前記第２スイッチは、前記第２タイムインターバル中の前記第２」「制御信号に応答して、前記検出増幅器と前記第２データバスとを選択的に接続し、前記第２データバスは前記第２読み出し手段によって読み出され、前記第１データバスは前記第２充電手段によって充電され」ることに対応している。
（ｊ）そして、刊行物発明の「ビット線対ＢＬ」と本願発明の「検知増幅器」は、共にメモリセルからのデータをビット線に出力する出力部であるといえる。
　また、刊行物発明の「イコライズ回路１４ａ、１４ｂ」と、本願発明の「第１及び第２の充電手段」とは、共に、データバス線上の電位を所定の値にして、メモリセルからのデータを高速に上記データバス線上に得るための手段であるといえる。　
　　
　したがって、本願発明と刊行物発明は、
「メモリ列に対応するビットラインと、
　第１及び第２データバスと、
　前記第１及び第２データバスの双方を前記ビットラインの出力に選択的に接続する第１及び第２スイッチと、
　読み出しサイクルの期間中、クロック信号に従って前記第１及び第２スイッチの選択を制御し、前記クロック信号から導かれる第１タイムインターバルを有する第１制御信号と前記第１タイムインターバルに続く第２タイムインターバルを有する第２制御信号とに応答する選択制御手段と、
　前記第１及び第２制御信号にそれぞれ応答する第１及び第２の手段と、　
　前記第１及び第２データバスにそれぞれ接続される第１及び第２読み出し手段と、
を有する半導体メモリであって、
　第１読み出しサイクル中、前記第１スイッチは、前記第１タイムインターバル中の前記第１制御信号に応答して、前記出力部と前記第１データバスとを選択的に接続し、前記第１データバスは前記第１読み出し手段によって読み出され、前記第２データバスは前記第１の手段によって所定の電位にされ、
　第２読み出しサイクル中、前記第２スイッチは、前記第２タイムインターバル中の前記第２制御信号に応答して、前記出力部と前記第２データバスとを選択的に接続し、前記第２データバスは前記第２読み出し手段によって読み出され、前記第１データバスは前記第２の手段によって所定の電位にされることを特徴とする半導体メモリ。」である点で一致し、以下の点で相違する。
　
　相違点１ 　
　本願発明は、「メモリ列に対応するビットラインに接続される検出増幅器」を備え、「第１及び第２スイッチ」によって、「第１及び第２データバスの双方」を「検出増幅器」に選択的に接続するとの構成を備えているのに対して、刊行物発明では、「ビット線対ＢＬ」に検出増幅器を接続するか否か明らかでなく、また、「トランジスタ４１，４２」及び「トランジスタ４３，４４」によって、「データバスＤＢａ」及び「データバスＤＢｂ」の双方を検出増幅器に選択的に接続するか否か明らかでない点。　
　相違点２
　本願発明は、「読み出しサイクルと書き込みサイクルの期間中、周期的クロック信号に従って前記第１及び第２のスイッチの選択を制御」すると共に、「前記周期的クロック信号」に基づいて「第１タイムインターバルを有する第１周期的制御信号と前記第１タイムインターバルに続く第２タイムインターバルを有する第２周期的制御信号」とを得ているのに対して、刊行物発明は、読み出し期間中、「検出信号ＡＴＤ」に従って、「トランジスタ４１，４２」及び「トランジスタ４３，４４」のオン・オフを制御すると共に、前記「検出信号ＡＴＤ」に基づいた「選択信号Ｓａ」と「選択信号Ｓｂ」とを得ているものの、「書き込みサイクルの期間中」に関しては明らかでない点。　
　相違点３
　本願発明は、「第１及び第２の充電手段」によって、「第１データバス及び第２データバス」を充電しているのに対して、刊行物発明は、「イコライズ回路１４ａ、１４ｂ」によって、「データバスＤＢａ、ＤＢｂ」を「イコライズ」している点。
　
５．当審の判断
　各相違点について以下で検討する。
　［相違点１について］
（ａ）メモリ列に対応するビットラインに接続されるセンスアンプを備え、カラムスイッチによって、１対のデータバスの双方を前記センスアンプに選択的に接続することは、例えば、特開平３−５２１８７号公報（「この後、カラムアドレスストローブ信号が活性化してカラムアドレスがデコードされ、カラムデコード信号ＣＳＬｉによりカラム選択トランジスタ対（ＳＴ１、ＳＴ２）がオンになると、センスアンプＮＡの一対のセンスノード（ＳＮ１、ＳＮ２）の電位が一対のデータ線（ＤＱ１、ＤＱ２）を経たのち、データバッファＤＱＢにより再増幅されて一対のデータバス（ＤＬ１、ＤＬ２）に出力される。」（第３頁左下欄第２行〜第１０行）及び第１図参照）、及び特開平４−３１０６９０号公報（「次いでアクセス要求があった場合について述べる。ここでは第１のメモリアレイがアクセスされ、第２のメモリアレイはアクセスされない場合について述べる。この場合、第１のメモリアレイの方は、クロックＢＬＰＯ，イコライズ信号ＥＱ，クロックＩＯＰＣが非活性となっているため、各トランジスタＱ１，Ｑ２，Ｑ３，Ｑ６，Ｑ７，Ｑ８がオフし、次いでワード線ＷＬが立ち上がり、メモリセルＭＣよりデータがビット線対２２に読み出され、センスアンプＳＡ０によって増幅される。その後コラムデコーダ２１が活性化されて、コラムデコーダ２１出力ＣＳＬが立ち上がりゲート手段を構成するトランジスタＱ４，Ｑ５を介してデータがＩ／Ｏ線対２４に転送され、これをプリアンプ２５によって増幅する。」【０００４】段落（「Ｉ／Ｏ線対２４」が「一対のデータバス」に相当する。）及び図３を参照。）に記載されるように、半導体メモリにおいて従来周知の技術的事項である。
（ｂ）したがって、メモリ列に対応するビットラインに接続されるセンスアンプを備え、カラムスイッチによって、１対のデータバスの双方を前記センスアンプに選択的に接続するとの従来周知の技術を用いることにより、刊行物発明において「ビット線対ＢＬ」と「トランジスタ４１，４２」及び「トランジスタ４３，４４」とのそれぞれの間に従来周知の検出増幅器（センスアンプ）を接続し、カラムスイッチに対応する、「トランジスタ４１，４２」及び「トランジスタ４３，４４」によって、「データバスＤＢａ」及び「データバスＤＢｂ」の双方（「一対のデータバス」に相当）を前記検出増幅器（センスアンプ）に選択的に接続することにより、本願発明の如く、「メモリ列に対応するビットラインに接続される検出増幅器」を備え、「第１及び第２スイッチ」によって、「第１及び第２データバスの双方」を「検出増幅器」に選択的に接続するとの構成を備えたものとすることは、当業者が容易になし得たものである。
　
　［相違点２について］
（ａ）刊行物２には、データ線を奇数ビット用データバス線ＯＢＵＳと偶数ビット用データバス線ＥＢＵＳとに分け、一方のデータバス線（例えば、「奇数ビット用データバス線ＯＢＵＳ」）上にデータレジスタＲからのデータを読み出す時には、他方のデータバス線（例えば、「偶数ビット用データバス線ＥＢＵＳ」）をリセットするための制御信号（ＳＤ，／ＳＤ）を外部からのデユーティ比５０％のシリアルアクセスストローブ信号（以下、ＳＡＳ）から生成することが記載されている。
　そして、上記外部からのデユーティ比５０％のシリアルアクセスストローブ信号（以下、ＳＡＳ）は、刊行物２の摘記事項（ハ）の「ＳＡＳ（シリアルアクセスストローブ信号）の各周期毎に」の記載から、周期的クロック信号であるといえる。
（ｂ）また、刊行物２のデータバス線の上記「リセット」は、刊行物２の摘記事項（イ）の「ここで上記バス線のリセットについて説明すると、一般にバス線は、対の信号線で構成され、このバス線対の電位差をセンスアンプで検出してデータの転送を行うが、転送を高速に行うためには、前サイクルの転送データすなわち、電位差を消しておく必要がある。このため、バス線対をショートさせて電位差を０にするとともに、バス線対をプルアップして両方共“Ｈ”レベルに揃え、前サイクルの履歴を消す操作（すなわちリセット）が行われる。」との記載から、プリチャージと同様な操作であるといえる。
（ｃ）半導体メモリにおいて、メモリの動作を制御するための制御信号として、刊行物発明のように「検出信号ＡＴＤ」を用いるか、又は本願発明のように「周期的クロック信号」を用いるかは、いずれも、例えば、特開平１−２０８７９１号公報（「本発明の構成は、メモリ部の出力を保持する出力データレジスタをもったクロック同期型半導体記憶回路において、前記メモリ部に入力されるアドレスの変化を検出してパルスを発生するアドレス遷移検出回路と、このアドレス遷移検出回路の出力パルスを所定時間遅らせて出力するディレィ回路と、このディレィ回路の出力と外部入力されたクロック信号とをクロック同期あるいはクロック非同期を切換えるモード切換信号に従って切換えて出力するマルチプレクサとを備え、このマルチプレクサの出力に従って前記出力データレジスタの出力を読出すことを特徴とする。」（第２頁左上欄第９行〜同欄末行）及び第１図参照）、又は特開平３−１４２７８４号公報（「第２図の最後の要素は、従来型のアドレス・ゲートまたはアドレス遷移検出（ＡＴＤ）ブロック１８であり、これは正しい時点で記憶セル選択を行なうようにアドレス回路１２および１４をイネーブルする。たとえば、定期的クロック・パルスによって制御される同期式メモリでは、メモリ・サイクルの読取り期間中または書込み期間中に、クロック・パルスがゲート１８にセルを選択させる。非同期式メモリでは、クロック・パルスは不要であり、代りにＡＴＤ１８が、従来通リアドレス信号遷移が検出された時点で、アドレス回路１２および１４をイネーブルする。」（第４頁右上欄第１６行〜左下欄第７行）及び第２図参照）に記載されるように従来周知であるから、メモリの動作を制御するための制御信号として「検出信号ＡＴＤ」又は「周期的クロック信号」のいずれを用いるかは、当業者がその必要に応じて適宜選択し得るものである
（ｄ）そして、周期的クロックによって動作する半導体メモリ装置において、読み出しサイクルと書き込みサイクルとを備えることは、例えば、特開平１−１９６７９０号公報（「少なくとも外部からのクロック（ＣＬＫ）および書込み指令信号（／ＷＥ）に応答して該クロックの周期毎に読出しサイクル（ｔＲ）および書込みサイクル（ｔＷ）を規定し、該規定されたサイクルの種類に応じて読出し制御信号（ＯＥ）または書込み制御信号（ＷＳ）を出力する回路（１）」（「／ＷＥ」はＷＥの上に−を付けたものを示す。）（第１頁左下欄第５行〜第１０行）第１図及び第５図参照）、又は特開平４−３６６４９７号公報（「図４はかかる従来の一例を示す同期式ＳＲＡＭの回路図である。・・・外部クロックを入力しアドレスクロックや出力クロックおよび制御クロックを出力するクロック回路６と」（【０００３】段落）、「このため、書き込みサイクル時間はセットアップ時間と、書き込みパルス時間と、ホールド時間とからなるので、読み出しサイクル時間よりも長くなり易い。」（【０００６】段落）及び図４参照）に記載されるように従来周知の技術的事項であるから、刊行物発明において、「読み出しサイクル」の他に「書き込みサイクル」を備えるように構成し、且つ、刊行物発明の「検出信号ＡＴＤ」に代えて、「周期的クロック信号」を用いて、本願発明のように構成することは、当業者が容易になし得たものである。
　
　［相違点３について］
（ａ）半導体メモリにおいて、奇数及び偶数のバス線対をプルアップして両方共“Ｈ”レベルに揃え、前サイクルの履歴を消す操作（すなわちリセット）を行うことは、刊行物２の摘記事項（イ）及び第２図に記載されているように従来周知の技術的事項であり、半導体メモリの分野において、充電（プリチャージ）機能とイコライズ機能を備えたものをイコライザということは、例えば、特開平５−５４６９３号公報（「基準電圧ＶＲ（例えば、電源電位ＶＣＣの１／２・ＶＣＣ）に充電するイコライザ２１がそれぞれ接続されている。」（【０００５】段落）参照）に記載されるように従来周知の技術的事項である。
（ｂ）刊行物１の００９０段落の「アドレス信号Ａ０〜ＡｎがＸアドレスＸＡからＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答して、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが“
Ｌ
（ｃ）したがって、相違点３は実質的なものではなく、仮に、実質的なものであるとしても、刊行物発明の「イコライズ回路１４ａ、１４ｂ」を充電手段として、本願発明のように構成することは、当業者が容易になし得たものである。
　
　よって、本願発明は、刊行物１及び２に記載された発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし１０に係る発明は検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。