【事件の表示】
　特願２００１−　２１２２２「半導体装置とその製造方法」拒絶査定不服審判事件〔平成１４年　８月１６日出願公開、特開２００２−２３１８１９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続きの経緯 
　本願は、平成１３年１月３０日の出願であって、平成１７年１０月１３日に拒絶査定がなされ、これに対して、同年１１月１５日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。そして、その後当審において、平成１９年８月２９日付けで拒絶理由が通知され、その指定期間内である同年１０月２５日に意見書及び手続補正書が提出されたものである。
　
第２．本願発明
　本願の請求項１及び２に係る発明は、平成１９年１０月２５日付け手続補正書により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１及び２に記載されたとおりのものであって、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
「【請求項１】　半導体基板上にＬＯＣＯＳ法によりＬＯＣＯＳ膜を形成するとともに、前記ＬＯＣＯＳ膜下に第２導電型ウェル領域を形成する工程と、
前記ＬＯＣＯＳ膜が形成された領域を除く前記半導体基板上に第１導電型ウェル領域を形成する工程と、
前記ＬＯＣＯＳ膜を除去することにより、前記第１及び第２導電型ウェル領域の境界となる段差を形成して、前記第２導電型ウェル領域を前記第１導電型ウェル領域よりも低い領域に形成する工程と、
前記段差の境界において、前記第１及び第２導電型ウェル領域を素子分離する素子分離膜を形成する工程と、
前記第１及び第２導電型ウェル領域に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜上にスピンコートによりＢＡＲＣを、前記段差の低部におけるその膜厚が前記段差の高部に比べて厚くなるように形成する工程と、
前記段差の低部と前記段差の高部の前記ＢＡＲＣ上にそれぞれレジスト膜を形成する工程と、
前記レジスト膜をマスクにして前記ＢＡＲＣをパターニングする工程と、
パターニングされた前記ＢＡＲＣ及び前記レジスト膜をマスクとして、前記導電膜をパターニングすることで、前記第１導電型ウェル領域に第２導電チャネル型ＭＯＳトランジスタのゲート電極を形成し、前記第２導電型ウェル領域に第１導電チャネル型ＭＯＳトランジスタのゲート電極を形成する工程とを有し、
前記第２導電チャネル型ＭＯＳトランジスタのゲート電極の線幅を、前記第１導電チャネル型ＭＯＳトランジスタのゲート電極の線幅に比して太く形成することを特徴とする半導体装置の製造方法。」
　
第３．当審での拒絶理由で引用した刊行物に記載の発明
ａ．特開平４−２７１１６８号公報
　当審の拒絶理由において引用した、本願出願前に日本国内において頒布された特開平４−２７１１６８号公報（以下、「刊行物１」という。）には、「半導体記憶装置およびその製造方法」（発明の名称）に関して、図１ないし１６とともに以下の事項が記載されている。
「【特許請求の範囲】
【請求項１】情報の記憶を行うメモリ部と前記メモリ部の制御を行う周辺回路部とを具備する半導体記憶装置において、前記メモリ部をスタックトキャパシタ型で形成し、メモリ部を形成する半導体基板表面を前記周辺回路部を形成する半導体基板表面より低く段差を形成することを特徴とする半導体記憶装置。
【請求項２】半導体基板表面に段差を形成する工程と、前記基板の低い主面にメモリセルを構成するＭＯＳトランジスタを形成し、高い主面に周辺回路を構成するＭＯＳトランジスタを形成する工程と、前記基板の低い主面上にメモリセルを構成するスタックトキャパシタを形成する工程と、前記基板全面を層間絶縁膜で被覆する工程と、前記層間絶縁膜上に導電配線層を形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項３】前記半導体基板のメモリ部を形成する表面にＬＯＣＯＳ酸化膜を選択的に形成した後前記ＬＯＣＯＳ酸化膜をエッチングして前記段差を形成することを特徴とする請求項２記載の半導体記憶装置の製造方法。」
「【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特にスタックトキャパシタ型メモリセルを有するダイナミック型半導体記憶装置（以下ＤＲＡＭという。）およびその製造方法に関する。」
「【００１５】
【実施例】図１乃至図１６を参照して本発明の一実施例を詳述する。なお各図で左側は周辺回路部のＭＯＳトランジスタの断面を示し、右側はメモリセルの断面を示している。先ず図１において、Ｐ型のシリコン半導体基板（１）表面に約５００Åのパッド酸化膜（２）を形成し、この上に１０００ÅのＳｉＮ膜（３）をＬＰＣＶＤ法で付着し、周辺回路部（５）上をホトレジスト膜（４）で被覆し、メモリ部（６）上のＳｉＮ膜（３）を異方性エッチングして除去する。その後ホトレジスト膜（４）をマスクとしてボロンイオン（１１Ｂ）を加速電圧８０ＫｅＶ、ドーズ量６×１０１２ｃｍ−２でイオン注入し、Ｐ型ウェル領域（７）を形成する。
【００１６】次に図２において、ホトレジスト膜（４）を除去後、ＳｉＮ膜（３）をマスクとして選択酸化を行い、Ｐ型ウェル領域（７）表面に約６０００Åの厚みにウェルＬＯＣＯＳ酸化膜（８）を形成する。本工程でＰ型ウェル領域（７）は深く拡散される。次に図３において、ＳｉＮ膜（３）をホットリン酸でエッチング除去した後、ウェルＬＯＣＯＳ酸化膜（８）をマスクとしてリンイオン（３１Ｐ）を加速電圧１６０ＫｅＶ、ドーズ量６×１０１２ｃｍ−２でイオン注入して、周辺回路部（５）表面にＮ型ウェル領域（９）を形成する。
【００１７】次に図４において、Ｎ型ウェル領域（９）を１１５０℃、４時間で拡散した後、ウェルＬＯＣＯＳ酸化膜（８）を除去する。本工程で約３０００Å程度の段差が周辺回路部（５）とメモリ部（６）との間で形成される。続いて、半導体基板（１）全面に熱酸化で約５００Å厚のパッド酸化膜（１０）を形成し、その上にＳｉＮ膜（１１）をＬＰＣＶＤ法で約１５００Å程付着する。
【００１８】次に図５において、予定の素子領域（１２）上にホトレジスト膜（１３）を付着し、ホトレジスト膜（１３）をマスクとしてＳｉＮ膜（１１）のエッチングを行う。次に図６において、ＳｉＮ膜（１１）をマスクとして選択酸化を行い、フィールド領域（１４）上に分離ＬＯＣＯＳ酸化膜（１５）を約７０００Åの厚みに形成する。なおＰ型ウェル領域（７）の分離ＬＯＣＯＳ酸化膜（１５）下にはＰ型のチャンネルストッパ領域（１６）を同時に形成する。
【００１９】次に図７において、ＳｉＮ膜（１１）をエッチング除去した後、素子領域（１２）上にゲート酸化膜（１７）を形成し、全面にポリシリコン層（１８）をＬＰＣＶＤ法で約３５００Åの厚みに付着し、リンドープする。次に図８において、選択的にホトレジスト膜（１９）を付着してポリシリコン層（１８）のドライエッチングを行う。本工程で周辺回路部（５）のＭＯＳトランジスタのゲート電極（２０）およびメモリ部（６）のメモリセルの伝送用ＭＯＳトランジスタのゲート電極（２１）とワード線（２２）とを形成する。
【００２０】次に図９において、周辺回路部（５）のＭＯＳトランジスタ上をホトレジスト膜（２３）で被覆して、リンイオン（３１Ｐ）をイオン注入してメモリセルの伝送用ＭＯＳトランジスタのＮ型のソースドレイン領域（２４）（２５）を形成する。なおＬＤＤ構造を採用する場合は、本工程でサイドウォールを形成してＮ−型とＮ型の２度のイオン注入を行う。
【００２１】次に図１０において、メモリ部（６）上をホトレジスト膜（２６）で被覆して、弗化ボロンイオン（ＢＦ２）をイオン注入して周辺回路部（５）のＭＯＳトランジスタのＰ型ソースドレイン領域（２７）（２８）を形成する。なおＬＤＤ構造とする場合には、同様にサイドウォールを利用してＰ−型、Ｐ型の２度のイオン注入を行う。」
　
　そうすると、刊行物１には、以下の発明（以下、「刊行物発明」という）が記載されている。
「Ｐ型のシリコン半導体基板（１）表面に、パッド酸化膜（２）を形成し、この上にＳｉＮ膜（３）を形成し、周辺回路部（５）上をホトレジスト膜（４）で被覆し、メモリ部（６）上のＳｉＮ膜（３）を異方性エッチングして除去した後、ホトレジスト膜（４）をマスクとしてボロンイオン（１１Ｂ）をイオン注入し、さらに、ホトレジスト膜（４）を除去後、ＳｉＮ膜（３）をマスクとして選択酸化を行い、ウェルＬＯＣＯＳ酸化膜（８）を形成するとともに、Ｐ型ウェル領域（７）を深く拡散する工程と、
　ＳｉＮ膜（３）をエッチング除去した後、ウェルＬＯＣＯＳ酸化膜（８）をマスクとしてリンイオン（３１Ｐ）をイオン注入して、周辺回路部（５）表面にＮ型ウェル領域（９）を形成する工程と、
　ウェルＬＯＣＯＳ酸化膜（８）を除去することにより、周辺回路部（５）とメモリ部（６）との間に段差を形成する工程と、
　Ｐ型のシリコン半導体基板（１）全面にパッド酸化膜（１０）を形成し、その上にＳｉＮ膜（１１）を付着するした後、予定の素子領域（１２）上にホトレジスト膜（１３）を付着し、ホトレジスト膜（１３）をマスクとしてＳｉＮ膜（１１）のエッチングを行い、その後、ＳｉＮ膜（１１）をマスクとして選択酸化を行い、フィールド領域（１４）上に分離ＬＯＣＯＳ酸化膜（１５）を形成する工程と、
　ＳｉＮ膜（１１）をエッチング除去した後、素子領域（１２）上にゲート酸化膜（１７）を形成する工程と、
　全面にポリシリコン層（１８）を付着してリンドープする工程と、
　選択的にホトレジスト膜（１９）を付着して、リンドープしたポリシリコン層（１８）のドライエッチングを行うことにより、周辺回路部（５）のＭＯＳトランジスタのゲート電極（２０）およびメモリ部（６）のメモリセルの伝送用ＭＯＳトランジスタのゲート電極（２１）とワード線（２２）とを形成する工程と
を有する情報の記憶を行うメモリ部と前記メモリ部の制御を行う周辺回路部とを具備する半導体記憶装置の製造方法」
　
　ｂ．特開平１１−１３５７５１号公報
　当審の拒絶理由において引用した、本願出願前に日本国内において頒布された特開平１１−１３５７５１号公報（以下、「刊行物２」という。）には、「半導体装置とその製造方法」（発明の名称）に関して、図１２とともに以下の事項が記載されている。
「【０００２】・・・ダイナミックＲＡＭのチップサイズの微細化をはかる従来の技術として、例えばメモリセル部のゲート長を小さくする方法がある。」
「【０００７】・・・図１２に示すようにメモリセルトランジスタ形成領域Ａに形成するゲート電極６２Ａのゲート長Ｌ１を周辺回路部の第１のトランジスタ形成領域Ｂに形成するゲート電極６２Ｂのゲート長Ｌ２及び第２のトランジスタ形成領域Ｃに形成するゲート電極６２Ｃのゲート長Ｌ３より短くすることができ、チップサイズを縮小させていた。」
　
　ｃ．特開平１０−３０３１８０号公報
　当審の拒絶理由において引用した、本願出願前に日本国内において頒布された特開平１０−３０３１８０号公報（以下、「刊行物３」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１、２および５、６とともに以下の事項が記載されている。
「【０００２】
【従来の技術】従来の半導体装置の製造方法では、リソグラフィプロセスにおいて例えばポリシリコン膜からなる被エッチング層上にレジストパターンを形成する場合、図５に示すようにまず被エッチング層５１上にレジストを塗布してレジスト膜５２を得る。次いで、露光機を用いてレジスト膜５２にパターンを転写し、続いて現像を行って所定のレジストパターン５３を得ている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述した従来の半導体装置の製造方法では、図５に示すように被エッチング層５１の表面に凹凸があり、その表面の最も高い位置と最も低い位置とで段差ｔ1 が生じている場合に以下のような不具合が生じる。
【０００４】すなわち、レジストを塗布して被エッチング層５１表面の最も高い位置直上のレジスト膜５２部分（以下、Ａ部分と記す）と最も低い位置直上のレジスト膜５２部分（以下、Ｂ部分と記す）とにそれぞれパターンを形成する場合、Ｂ部分のレジスト膜５２の厚みは、Ａ部分のレジスト膜５２の厚みよりも段差ｔ1分だけ厚くなっている。よってレジストパターン５３を形成するための露光の際には、段差ｔ1分のレジスト膜５２のパターニングのために、Ａ部分からみると余分な露光量の光をレジスト膜５２に照射しなければならない。結果として、例えばレジスト膜５２がポジ型のレジスト膜の場合、露光しないＡ部分の周縁も露光されて、現像後に得られたＡ部分のレジストパターン５３がＢ部分のパターンに比べて細くなったり、下地からの反射によりレジストパターン５３にノッチが発生する等の不具合が生じる。」
「【００１２】
【発明の実施の形態】以下、この発明に係る半導体装置の製造方法の実施形態を図面に基づいて説明する。図１はこの発明の第１実施形態を工程順に示す側断面図であり、請求項１の発明の一適用形態を示す図である。この実施形態において半導体装置を製造するにあたっては、まず図１（ａ）に示すように、表面に段差ｔを有する例えばポリシリコン膜からなる被エッチング層１上に、例えばレジストコータを用いて下塗り反射防止膜材料を塗布する。なお、以下の明細書中では下塗り反射防止膜をＢＡＲＣ膜と記す。なお、ＢＡＲＣはBottom Anti-Reflection Coat の略である。
【００１３】ＢＡＲＣ膜材料は、例えば露光波長に対して十分な吸収を持つ染料を含有し、かつ溶媒によって所定の粘性に調整された液状の有機樹脂材料からなる。またこれとともに、後述するＢＡＲＣ膜のドライエッチングにおいてＢＡＲＣ膜が後述のレジストパターンに対して選択比がとれ、かつ後述する被エッチング層１のドライエッチングにおいてＢＡＲＣ膜が被エッチング層１に対して選択比がとれる有機樹脂材料からなる。
【００１４】ここではＢＡＲＣ膜材料として、例えばシリコン粒子を５ｗｔ％程度含有させた有機樹脂材料を用いる。そして、この塗膜の表面が平坦になる厚みにＢＡＲＣ膜材料を塗布する。つまり、被エッチング層１の段差ｔを吸収できる膜厚に塗布する。次いでＢＡＲＣ膜材料の塗膜を加熱処理し、塗膜中の溶媒を除去してＢＡＲＣ膜２を形成する。
【００１５】次に、ＢＡＲＣ膜２上にレジストを塗布してレジスト膜３を形成し、露光処理、現像処理を行って、図１（ｂ）に示すようにレジストパターン４を形成する。その後、例えばレジストパターン４をマスクとして酸化膜エッチング装置によりＢＡＲＣ膜２をドライエッチングし、図１（ｃ）に示すようにＢＡＲＣ膜２のパターン（以下、ＢＡＲＣ膜パターンと記す）５を得る。
【００１６】続いてＢＡＲＣ膜パターン５およびレジストパターン４をマスクとして、エッチングガスに塩素系ガスを用いて被エッチング層１をドライエッチングし、図１（ｄ）に示すように被エッチング層１を所定のパターン６に形成する。このエッチングは、先のＢＡＲＣ膜２のエッチングを行ったエッチング装置の同一チャンバー内にてエッチングガスおよび流量等の条件を変えることにより連続して行うことが可能である。
【００１７】上記した第１実施形態では、用いるＢＡＲＣ膜材料が液状であるため、被エッチング層１上にＢＡＲＣ膜材料を塗布すると、ＢＡＲＣ膜材料が被エッチング層１の表面の段差ｔを埋めるように流動する。よって、被エッチング層１上に常に表面が平坦なＢＡＲＣ膜２を形成することができる。また表面が平坦なＢＡＲＣ膜２を形成した後、ＢＡＲＣ膜２上にレジスト膜３を形成するため、被エッチング層１の表面に段差ｔが生じていても、被エッチング層１上のいずれの箇所においてもレジスト膜３を均一の厚みに形成することができる。よって、レジスト膜３において露光量が過多になる箇所が生じないため、寸法が均一でかつノッチの発生もないレジストパターン４を形成できる。」
　
第４．対比 
　本願発明と刊行物発明について、以下で対比する。
（ａ）刊行物発明の「Ｐ型のシリコン半導体基板（１）」、「ＳｉＮ膜（３）をマスクとして選択酸化を行」うこと、「ウェルＬＯＣＯＳ酸化膜（８）」、「Ｐ型ウェル領域（７）」は、それぞれ本願発明の「半導体基板」、「ＬＯＣＯＳ法」、「ＬＯＣＯＳ膜」、「第２導電型ウェル領域」に相当する。
　したがって、刊行物発明の「Ｐ型のシリコン半導体基板（１）表面に、パッド酸化膜（２）を形成し、この上にＳｉＮ膜（３）を形成し、周辺回路部（５）上をホトレジスト膜（４）で被覆し、メモリ部（６）上のＳｉＮ膜（３）を異方性エッチングして除去した後、ホトレジスト膜（４）をマスクとしてボロンイオン（１１Ｂ）をイオン注入し、さらに、ホトレジスト膜（４）を除去後、ＳｉＮ膜（３）をマスクとして選択酸化を行い、ウェルＬＯＣＯＳ酸化膜（８）を形成するとともに、Ｐ型ウェル領域（７）を深く拡散する工程」は、本願発明の「半導体基板上にＬＯＣＯＳ法によりＬＯＣＯＳ膜を形成するとともに、前記ＬＯＣＯＳ膜下に第２導電型ウェル領域を形成する工程」に相当する。
（ｂ）刊行物発明は、「ウェルＬＯＣＯＳ酸化膜（８）をマスクとしてリンイオン（３１Ｐ）をイオン注入して」、「Ｎ型ウェル領域（９）」を形成しているから、「Ｎ型ウェル領域（９）」は「ウェルＬＯＣＯＳ酸化膜（８）」が形成された領域を除いたシリコン半導体基板に形成されていることは明らかである。また、刊行物発明の「Ｎ型ウェル領域（９）」は、本願発明の「第１導電型ウェル領域」に相当する。
　したがって、刊行物発明の「ＳｉＮ膜（３）をエッチング除去した後、ウェルＬＯＣＯＳ酸化膜（８）をマスクとしてリンイオン（３１Ｐ）をイオン注入して、周辺回路部（５）表面にＮ型ウェル領域（９）を形成する工程」は、本願発明の「前記ＬＯＣＯＳ膜が形成された領域を除く前記半導体基板上に第１導電型ウェル領域を形成する工程」に相当する。
（ｃ）刊行物発明は、「ウェルＬＯＣＯＳ酸化膜（８）」が除去されることにより、メモリ部の方が周辺回路部よりも段差の低部に存在することは明らかであって、メモリ部は、「Ｐ型ウェル領域（７）」に形成され、周辺回路部は、「Ｎ型ウェル領域（９）」に形成されることも明らかである。
　したがって、刊行物発明の「ウェルＬＯＣＯＳ酸化膜（８）を除去することにより、周辺回路部（５）とメモリ部（６）との間に段差を形成する工程」は、本願発明の「前記ＬＯＣＯＳ膜を除去することにより、前記第１及び第２導電型ウェル領域の境界となる段差を形成して、前記第２導電型ウェル領域を前記第１導電型ウェル領域よりも低い領域に形成する工程」に相当する。
（ｄ）刊行物発明の「分離ＬＯＣＯＳ酸化膜（１５）」は、図５、６から明らかなように、「Ｐ型ウェル領域（７）」と「Ｎ型ウェル領域（９）」の境界にも形成されるものであることは明らかであるから、本願発明の「素子分離膜」に相当する。
　したがって、刊行物発明の「Ｐ型のシリコン半導体基板（１）全面にパッド酸化膜（１０）を形成し、その上にＳｉＮ膜（１１）を付着するした後、予定の素子領域（１２）上にホトレジスト膜（１３）を付着し、ホトレジスト膜（１３）をマスクとしてＳｉＮ膜（１１）のエッチングを行い、その後、ＳｉＮ膜（１１）をマスクとして選択酸化を行い、フィールド領域（１４）上に分離ＬＯＣＯＳ酸化膜（１５）を形成する工程」は、本願発明の「前記段差の境界において、前記第１及び第２導電型ウェル領域を素子分離する素子分離膜を形成する工程」に相当する。
（ｅ）刊行物発明の「素子領域（１２）」は、「Ｐ型ウェル領域（７）」と「Ｎ型ウェル領域（９）」とに存在することは明らかであるから、刊行物発明の「ゲート酸化膜（１７）」は、本願発明の「絶縁膜」に相当する。
　したがって、刊行物発明の「ＳｉＮ膜（１１）をエッチング除去した後、素子領域（１２）上にゲート酸化膜（１７）を形成する工程」は、本願発明の「前記第１及び第２導電型ウェル領域に絶縁膜を形成する工程」に相当する。
（ｆ）刊行物発明の「リンドープ」した「ポリシリコン層（１８）」は、本願発明の「導電膜」に相当し、刊行物発明の「全面」は、「ゲート酸化膜（１７）」上を包含することは明らかであるから、刊行物発明の「全面にポリシリコン層（１８）を付着してリンドープする工程」は、本願発明の「前記絶縁膜上に導電膜を形成する工程」に相当する。
（ｇ）刊行物発明の「選択的にホトレジスト膜（１９）を付着して、リンドープしたポリシリコン層（１８）のドライエッチングを行うことにより、周辺回路部（５）のＭＯＳトランジスタのゲート電極（２０）およびメモリ部（６）のメモリセルの伝送用ＭＯＳトランジスタのゲート電極（２１）とワード線（２２）とを形成する工程」は、マスクを用いて導電膜（刊行物発明の「リンドープ」した「ポリシリコン層（１８）」に相当）をパターニングすることにより、「第１導電形ウェル」（刊行物発明の「Ｎ型ウェル領域（９）」に相当）上に「第２導電チャネル型ＭＯＳトランジスタ」（刊行物発明の「周辺回路部（５）のＭＯＳトランジスタ」に相当）の「ゲート電極（２０）」と「第２導電形ウェル」（刊行物発明の「Ｐ型ウェル領域（７）」に相当）上に「第１導電チャネル型ＭＯＳトランジスタ」（刊行物発明の「メモリ部（６）のメモリセルの伝送用ＭＯＳトランジスタ」に相当）の「ゲート電極（２１）」とを形成するという点において、本願発明の「前記導電膜をパターニングすることで、前記第１導電型ウェル領域に第２導電チャネル型ＭＯＳトランジスタのゲート電極を形成し、前記第２導電型ウェル領域に第１導電チャネル型ＭＯＳトランジスタのゲート電極を形成する工程」に対応する。
　
　よって、本願発明と刊行物発明は、 
「半導体基板上にＬＯＣＯＳ法によりＬＯＣＯＳ膜を形成するとともに、前記ＬＯＣＯＳ膜下に第２導電型ウェル領域を形成する工程と、
前記ＬＯＣＯＳ膜が形成された領域を除く前記半導体基板上に第１導電型ウェル領域を形成する工程と、
前記ＬＯＣＯＳ膜を除去することにより、前記第１及び第２導電型ウェル領域の境界となる段差を形成して、前記第２導電型ウェル領域を前記第１導電型ウェル領域よりも低い領域に形成する工程と、
前記段差の境界において、前記第１及び第２導電型ウェル領域を素子分離する素子分離膜を形成する工程と、
前記第１及び第２導電型ウェル領域に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をパターニングすることで、前記第１導電型ウェル領域に第２導電チャネル型ＭＯＳトランジスタのゲート電極を形成し、前記第２導電型ウェル領域に第１導電チャネル型ＭＯＳトランジスタのゲート電極を形成する工程と、
を有する半導体装置の製造方法。」 
であることにおいて一致し、次の２点において相違している。 
　相違点１
　本願発明は、「前記導電膜上にスピンコートによりＢＡＲＣを、前記段差の低部におけるその膜厚が前記段差の高部に比べて厚くなるように形成する工程と、　前記段差の低部と前記段差の高部の前記ＢＡＲＣ上にそれぞれレジスト膜を形成する工程と、　前記レジスト膜をマスクにして前記ＢＡＲＣをパターニングする工程と、　パターニングされた前記ＢＡＲＣ及び前記レジスト膜をマスクとして、前記導電膜をパターニングすることで、前記第１導電型ウェル領域に第２導電チャネル型ＭＯＳトランジスタのゲート電極を形成し、前記第２導電型ウェル領域に第１導電チャネル型ＭＯＳトランジスタのゲート電極を形成する工程」を有しているのに対して、刊行物発明は、「選択的にホトレジスト膜（１９）を付着して、リンドープしたポリシリコン層（１８）のドライエッチングを行うことにより、周辺回路部（５）のＭＯＳトランジスタのゲート電極（２０）およびメモリ部（６）のメモリセルの伝送用ＭＯＳトランジスタのゲート電極（２１）とワード線（２２）とを形成する工程」を有しているものの、ＢＡＲＣを用いていない点。
　相違点２
　本願発明は、「前記第２導電チャネル型ＭＯＳトランジスタのゲート電極の線幅を、前記第１導電チャネル型ＭＯＳトランジスタのゲート電極の線幅に比して太く形成する」のに対して、刊行物発明は、ゲート電極の線幅に関して明らかでない点。
　
第５．判断 
　上記相違点について検討する。 
　相違点１について
　刊行物３（特開平１０−３０３１８０号公報）には、「【０００３】・・・上述した従来の半導体装置の製造方法では、図５に示すように被エッチング層５１の表面に凹凸があり、その表面の最も高い位置と最も低い位置とで段差ｔ1が生じている場合に以下のような不具合が生じる。　【０００４】すなわち、レジストを塗布して被エッチング層５１表面の最も高い位置直上のレジスト膜５２部分（以下、Ａ部分と記す）と最も低い位置直上のレジスト膜５２部分（以下、Ｂ部分と記す）とにそれぞれパターンを形成する場合、Ｂ部分のレジスト膜５２の厚みは、Ａ部分のレジスト膜５２の厚みよりも段差ｔ1分だけ厚くなっている。よってレジストパターン５３を形成するための露光の際には、段差ｔ1分のレジスト膜５２のパターニングのために、Ａ部分からみると余分な露光量の光をレジスト膜５２に照射しなければならない。結果として、例えばレジスト膜５２がポジ型のレジスト膜の場合、露光しないＡ部分の周縁も露光されて、現像後に得られたＡ部分のレジストパターン５３がＢ部分のパターンに比べて細くなったり、下地からの反射によりレジストパターン５３にノッチが発生する等の不具合が生じる。」と記載されており、被エッチング層に段差が存在するとレジストパターンの寸法が変化してしまう問題が示されている。
　そして、刊行物３には、「図１（ａ）に示すように、表面に段差ｔを有する例えばポリシリコン膜からなる被エッチング層１上に、例えばレジストコータを用いて下塗り反射防止膜材料を塗布する。なお、以下の明細書中では下塗り反射防止膜をＢＡＲＣ膜と記す。」（【００１２】）、「ここではＢＡＲＣ膜材料として、例えばシリコン粒子を５ｗｔ％程度含有させた有機樹脂材料を用いる。そして、この塗膜の表面が平坦になる厚みにＢＡＲＣ膜材料を塗布する。つまり、被エッチング層１の段差ｔを吸収できる膜厚に塗布する。次いでＢＡＲＣ膜材料の塗膜を加熱処理し、塗膜中の溶媒を除去してＢＡＲＣ膜２を形成する。」（【００１４】）、「次に、ＢＡＲＣ膜２上にレジストを塗布してレジスト膜３を形成し、露光処理、現像処理を行って、図１（ｂ）に示すようにレジストパターン４を形成する。その後、例えばレジストパターン４をマスクとして酸化膜エッチング装置によりＢＡＲＣ膜２をドライエッチングし、図１（ｃ）に示すようにＢＡＲＣ膜２のパターン（以下、ＢＡＲＣ膜パターンと記す）５を得る。」（【００１５】）、「続いてＢＡＲＣ膜パターン５およびレジストパターン４をマスクとして、エッチングガスに塩素系ガスを用いて被エッチング層１をドライエッチングし、図１（ｄ）に示すように被エッチング層１を所定のパターン６に形成する。」（【００１６】）と記載されており、上記問題を解決するための手段として、要するに、被エッチング層上に、シリコン粒子を５ｗｔ％程度含有させた有機樹脂材料からなる下塗り反射防止膜（ＢＡＲＣ膜）材料を表面が平坦になるように塗布した後に、レジスト膜を塗布して形成し、露光処理、現像処理を行って、レジストパターンを形成し、このレジストパターンをマスクに下塗り反射防止膜（ＢＡＲＣ膜）をエッチングしてパターンを形成し、レジストパターンと下塗り反射防止膜（ＢＡＲＣ膜）パターンをマスクに被エッチング層をエッチングする技術が記載されている。また、この技術においては、下塗り反射防止膜（ＢＡＲＣ膜）材料を表面が平坦になるように塗布していることから、表面に段差ｔを有する例えばポリシリコン膜からなる被エッチング層１上にはその段差ｔに起因して下塗り反射防止膜（ＢＡＲＣ膜）の膜厚が、段差の低部（段差をつくる下の段部）では厚く形成され、段差の高部（段差をつくる上の段部）では薄く形成されることは自明である。さらに、刊行物３には、下塗り反射防止膜（ＢＡＲＣ膜）材料をレジスタコータで形成することは記載されているものの、スピンコートで形成することが明記されていないが、レジスタコータで形成する方法として、スピンコートがあることは当業者には従来周知の技術にすぎない。
　一方、刊行物発明においても段差を有しているから、ゲート電極のパターニングを行う際に、段差に起因してレジストパターンの寸法が変化してしまう問題が生じ得ることは当業者には明らかである。
　したがって、そのような問題を解決するために、刊行物３に記載された上記技術及び上記従来周知の技術を採用することにより、刊行物発明において、本願発明の如く、「前記導電膜上にスピンコートによりＢＡＲＣを、前記段差の低部におけるその膜厚が前記段差の高部に比べて厚くなるように形成する工程と、前記段差の低部と前記段差の高部の前記ＢＡＲＣ上にそれぞれレジスト膜を形成する工程と、前記レジスト膜をマスクにして前記ＢＡＲＣをパターニングする工程と、パターニングされた前記ＢＡＲＣ及び前記レジスト膜をマスクとして、前記導電膜をパターニングすることで、前記第１導電型ウェル領域に第２導電チャネル型ＭＯＳトランジスタのゲート電極を形成し、前記第２導電型ウェル領域に第１導電チャネル型ＭＯＳトランジスタのゲート電極を形成する工程」を備えることは、当業者が容易になし得たものである。
　
　相違点２について
　刊行物１には、周辺回路部のＭＯＳトランジスタのゲート電極の線幅とメモリセル部の伝送用ＭＯＳトランジスタのゲート電極の線幅の大小関係について明記されていないが、例えば、刊行物２（特開平１１−１３５７５１号公報）に「ダイナミックＲＡＭのチップサイズの微細化をはかる従来の技術として、例えばメモリセル部のゲート長を小さくする方法がある。」（【０００２】）、「図１２に示すようにメモリセルトランジスタ形成領域Ａに形成するゲート電極６２Ａのゲート長Ｌ１を周辺回路部の第１のトランジスタ形成領域Ｂに形成するゲート電極６２Ｂのゲート長Ｌ２及び第２のトランジスタ形成領域Ｃに形成するゲート電極６２Ｃのゲート長Ｌ３より短くすることができ、チップサイズを縮小させていた。」（【０００７】）と記載されているように、ダイナミックＲＡＭにおいて、メモリセルトランジスタ形成領域に形成するゲート電極のゲート長を周辺回路のトランジスタ形成領域に形成されるゲート電極のゲート長よりも短くすることは従来から行われていたものにすぎないから、刊行物発明において、周辺回路部（５）のＭＯＳトランジスタ（本願発明の「第２導電チャネル型ＭＯＳトランジスタ」に相当）のゲート電極（２０）のゲート長を、メモリ部（６）のメモリセルの伝送用ＭＯＳトランジスタ（本願発明の「第１導電チャネル型ＭＯＳトランジスタ」に相当）のゲート電極（２１）のゲート長よりも長くすることにより、本願発明の如く、「前記第２導電チャネル型ＭＯＳトランジスタのゲート電極の線幅を、前記第１導電チャネル型ＭＯＳトランジスタのゲート電極の線幅に比して太く形成する」ことは当業者が容易になし得たものである。
　
　なお、請求人は、平成１９年１０月２５日付の意見書において、「引用文献１，２の発明には、段差の高低と、ＭＯＳトランジスタのゲート線幅の関係について何ら開示されていません。引用文献２においてメモリセルトランジスタのゲート電極の線幅を小さく構成するのは、ＤＲＡＭのチップサイズの微細化をはかることを目的としたものであり、半導体基板の段差とは全く関係がないので、当業者は、引用文献から本願発明のように段差高部、段差低部のＭＯＳトランジスタのゲート線幅を選択する必然性を得られません。」、「引用文献３には、ＢＡＲＣをパターニングする際に、段差低部と段差高部のＢＡＲＣにエッチング量の差が生じ、このエッチング量の差が被エッチング層の線幅に差を生じさせる点については開示されておりません。従いまして、引用文献３の技術を引用文献１，２の発明に適用したとしましても、本願発明のように、『前記第２導電チャネル型ＭＯＳトランジスタのゲート電極の線幅を、前記第１導電チャネル型ＭＯＳトランジスタのゲート電極の線幅に比して太く形成すること』は、引用文献からは必然性が得られないため、当業者が容易になし得ることではありません。」と主張しているが、上述したように、刊行物発明において、刊行物２、３に開示されているような技術を適用するに当たっては十分な動機付けが存在しており、その結果、請求項１に係る発明の構成とすることは当業者が容易になし得たものである。請求人の上記主張は、課題が開示されていないから、本願発明の構成を容易に想到し得たものではないとの主張と認められるが、例えば、平成１４年（行ヶ）第５８号判決において説示されているように、本願発明の構成に至ることが発明の進歩性の検討において問題とされるべきは，従来技術（引用例）を出発点にして、これと本願発明との構成上の相違点を克服して、本願発明に至ることが、当業者にとって容易であったかどうかということであって、これが容易とされるのであれば、その際、本願発明の構成に至る動機となる課題が何であるかは問題になり得ない。仮に、動機・課題が異なれば別の発明となるということになれば、同一の構成について複数の発明が成立することになり、このような結果を認めることができないことは、明らかである。
　また、同日付の意見書において主張している本願発明が奏する作用・効果（「オン抵抗値」に関するもの）は、願書に最初に添付された明細書又は図面において記載されたものではないから、採用のかぎりではないが、念のために検討する。請求人は、上記意見書において、「ＭＯＳトランジスタのオン抵抗値（ＭＯＳトランジスタがオン状態でのソースドレイン抵抗値）はゲート電極の線幅にほぼ比例して変動することが一般に知られており、線幅がより細くなってしまう段差高部のＭＯＳトランジスタの線幅を相対的に太くすることで、ゲート電極の線幅のバラツキの影響を低減すること、この場合はＭＯＳトランジスタのオン抵抗値に対する影響を低減することができます。」と主張しているが、当審の拒絶理由通知においても既に述べたように、ＭＯＳトランジスタのオン抵抗値がどの程度のものが許容されるのかは、その用途、回路構成に応じて個々のＭＯＳトランジスタで異なるものであり、しかもオン抵抗値はゲート長のみで決定されるわけではなく、また、プロセスの加工精度によっても許容されるゲート長は変化するのであるから、単に、段差高部にあるということと相対的にゲート長を長くするというだけで、その作用・効果が達成されるわけではないことは明らかである。さらに、仮に、用途、回路構成、プロセスに関係なく、段差高部にあるＭＯＳトランジスタのオン抵抗値への影響が抑えられるとしても、例えば、特開平１０−１３５０９９号公報（「【０００２】【従来の技術】半導体装置の製造において、フォトリソグラフィによりパターニングする際、フォトレジスト膜上に露光して形成したパターン線幅は、半導体装置の動作特性を左右する極めて重要な因子である。特に、ＭＯＳトランジスタのゲート長は、半導体装置の動作速度を決定する重要な因子の一つであるので、半導体装置の設計では、トランジスタ能力とゲート長との関係から十分に吟味されて設定される。半導体装置の高集積化及び動作高速化の要求に伴い、ゲート長はデザインルールの微細化に従って微細化されると共に、フォトリソグラフィ技術の適用に当たり、ゲート長のばらつき割合が大きくなる一方、ゲート長のばらつきを抑制することが益々難しくなっている。ゲート長の寸法精度のばらつきが大きいと、半導体装置の高速化が実現せず、製品歩留りが低下するので、ゲート長のばらつきを抑制することが、半導体装置の高速化を図る上で、益々、重要になっている。」）にも記載されているように、ゲート長が小さくなれば、ゲート長のばらつきが大きくなることは、当業者には従来周知の技術的事項であって、また、請求人も同意見書において認めているように、オン抵抗値がゲート長に対してほぼ比例して変動することは当業者には従来から知られていたことである。したがって、ゲート長が長い方がゲート長のばらつきが小さくなり、結果としてオン抵抗値のばらつきも低減できることは当業者が容易に予想し得た程度の作用・効果でしかなく、顕著なものであるということはできない。
　よって、請求人の上記主張は採用しない。
　
　したがって、本願発明は、平成１９年８月２９日付けで通知した拒絶理由のとおり、刊行物１ないし３に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　 
第６．むすび　 
　以上のとおりであるから、本願は、請求項２に係る発明について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。