【手続補正書】
【提出日】令和1年11月11日(2019.11.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一のプレート、第二のプレートならびに前記第一および第二のプレートの間に配置された強誘電体材料を含む第一のキャパシタであって、前記第一のプレートはプレート線構造に結合される、第一のキャパシタと、
第一のプレート、第二のプレートならびに前記第一および第二のプレートの間に配置された強誘電体材料を含む第二のキャパシタであって、前記第一のプレートは前記プレート線構造に結合される、第二のキャパシタと、
前記第一のキャパシタについて垂直方向にずらされ、前記第一のキャパシタの前記第二のプレートに結合された第一のトランジスタと、
前記第二のキャパシタについて垂直方向にずらされ、前記第二のキャパシタの前記第二のプレートに結合された第二のトランジスタと、
を含む、装置。
【請求項２】
前記第一のトランジスタは、前記第一のキャパシタの前記第二のプレートから伸びる第一の半導体ピラーを含み、前記第二のトランジスタは、前記第二のキャパシタの前記第二のプレートから伸びる第二の半導体ピラーを含む、請求項１に記載の装置。
【請求項３】
前記第一のトランジスタは、前記第一の半導体ピラー内のチャネル領域と、前記第一の半導体ピラーに含まれるソース／ドレイン領域とを含む、請求項２に記載の装置。
【請求項４】
前記第一のトランジスタは、前記第一のキャパシタの前記第二のプレートとデジット線との間に配置された第一の半導体ピラーを含む、請求項１に記載の装置。
【請求項５】
前記第一のトランジスタおよび前記第二のトランジスタは相互について垂直方向にずらされる、請求項１に記載の装置。
【請求項６】
前記第一および第二のキャパシタの前記第一のプレートは、前記プレート線構造と共通の組成を共有する、請求項１に記載の装置。
【請求項７】
前記第一のトランジスタおよび前記第二のトランジスタは、相互について横方向にずら
される、請求項１に記載の装置。
【請求項８】
前記第一および第二のトランジスタは、共通の水平平面内にあり、前記第一および第二のトランジスタは前記水平平面に沿って伸びるワード線に沿って其々のゲートを含む、請求項１に記載の装置。
【請求項９】
前記第一のトランジスタおよび前記第一のキャパシタは第一のメモリセル内に含まれ、前記第二のトランジスタおよび前記第二のキャパシタは第二のメモリセル内に含まれ、前記第一および第二のキャパシタは、相互について垂直方向にずらされ、前記プレート線構造は、前記第一および第二のメモリセルによって共有される、請求項１に記載の装置。
【請求項１０】
第一のメモリセルと、
第二のメモリセルと、
を含む装置であって、
各メモリセルは、
第一のトランジスタと、
強誘電体材料を含み、前記第一のトランジスタに結合され、前記第一のトランジスタについて垂直方向にずらされる第一の強誘電体キャパシタと、
第二のトランジスタと、
前記第二のトランジスタに結合され、前記第二のトランジスタについて垂直方向にずらされる第二の強誘電体キャパシタと、
を含む装置。
【請求項１１】
前記第一および第二のメモリセルによって共有されるプレート線構造をさらに含む、請求項１０に記載の装置。
【請求項１２】
前記第一および第二のメモリセルは、相互について横方向にずらされる、請求項１１に記載の装置。
【請求項１３】
前記第一および第二のメモリセルは、前記第一および第二のメモリセルによって共有されたプレート線構造と、前記第一および第二のメモリセルによって共有されたデジット線のうちの一つの反対側で垂直方向にずらされる、請求項１０に記載の装置。
【請求項１４】
前記第一および第二のメモリセルによって共有された第一のデジット線と、
前記第一および第二のメモリセルによって共有された第二のデジット線と、
をさらに含む、請求項１０に記載の装置。
【請求項１５】
前記第一および第二のメモリセルによって共有された第一のデジット線と、
前記第一のメモリセルに結合された第二のデジット線と、
前記第二のメモリセルに結合された第三のデジット線と、
をさらに含む、請求項１０に記載の装置。
【請求項１６】
第一および第二のプレートを含む第一の強誘電体キャパシタと、
第一および第二のプレートを含む第二の強誘電体キャパシタであって、前記第一および第二の強誘電体キャパシタは、相互について垂直方向にずらされる、第二の強誘電体キャパシタと、
前記第一の強誘電体キャパシタの前記第二のプレートに結合され、前記第一のキャパシタおよび第一のデジット線の間に配置された第一の半導体ピラーを含む第一のトランジスタと、
前記第二の強誘電体キャパシタの前記第二のプレートに結合され、前記第二のキャパシ
タおよび第二のデジット線の間に配置された第二の半導体ピラーを含む第二のトランジスタと、
を含む装置。
【請求項１７】
前記第一および第二のデジット線は共通の水平平面内にある、請求項１６に記載の装置。
【請求項１８】
前記第一および第二のキャパシタの前記第一のプレートに結合され、前記第一および第二のキャパシタとプレート線構造の間に配置された第三の半導体ピラーを含む第三のトランジスタをさらに含む、請求項１６に記載の装置。
【請求項１９】
前記第三の半導体ピラーは、チャネル長またはチャネル幅のうちの少なくとも一つで異なる寸法を有する、請求項１８に記載の装置。
【請求項２０】
前記第三のトランジスタは、前記第一および第二のトランジスタについて垂直方向にずらされる、請求項１８に記載の装置。
【請求項２１】
前記第三のトランジスタは前記第一および第二のトランジスタの上にある、請求項２０に記載の装置。
【請求項２２】
前記第三のトランジスタは、前記第一および第二のトランジスタの下にある、請求項２０に記載の装置。
【請求項２３】
前記第一のキャパシタの前記第一のプレートに結合され、前記第一のキャパシタおよびプレート線構造の間に配置された第三の半導体ピラーを含む第三のトランジスタと、
前記第二のキャパシタの前記第一のプレートに結合され、前記第二のキャパシタおよび前記プレート線構造の間に配置された第四の半導体ピラーを含む第四のトランジスタと、をさらに含む請求項１６に記載の装置。
【請求項２４】
第一および第二のプレートを含み、前記第一および第二のプレートの間に配置された強誘電体材料をさらに含む第一のキャパシタと、
第一および第二のプレートを含み、前記第一および第二のプレートの間に配置された強誘電体材料をさらに含む第二のキャパシタと、
前記第一のキャパシタの前記第二のプレートと第一のデジット線との間に配置された第一の垂直トランジスタと、
前記第二のキャパシタの前記第二のプレートと第二のデジット線との間に配置された第二の垂直トランジスタと、
前記第一および第二のキャパシタの前記第一のプレートと、プレート線構造との間に配置され、前記第一および第二の垂直トランジスタから垂直方向にずらされる、第三の垂直トランジスタと、
を含む装置。
【請求項２５】
前記第一および第二のトランジスタは、共通の水平平面内にある、請求項２４に記載の装置。
【請求項２６】
前記第一および第二のトランジスタのゲートを含む第一のワード線と、
前記第三のトランジスタのゲートを含む第二のワード線と、
をさらに含む、請求項２４に記載の装置。
【請求項２７】
前記第一のワード線は、第一の水平平面に沿って伸び、前記第二のワード線は、前記第
一のワード線の前記水平平面から垂直方向にずらされた第二の水平平面に沿って伸びる、請求項２６に記載の装置。
【請求項２８】
第一および第二のキャパシタと、前記第一、第二および第三の垂直トランジスタは、第一のメモリセル内に含まれ、前記第一および第二のデジット線は、前記第一のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項２４に記載の装置。
【請求項２９】
前記第一および第二のキャパシタと、前記第一、第二および第三の垂直トランジスタは第一のメモリセル内に含まれ、前記プレート線構造は、前記第一のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項２４に記載の装置。
【請求項３０】
第一および第二のプレートを含む第一の強誘電体キャパシタと、
第一および第二のプレートを含む第二の強誘電体キャパシタと、
前記第一の強誘電体キャパシタの前記第二のプレートと第一のデジット線との間に配置された第一の垂直トランジスタと、
前記第一の強誘電体キャパシタの前記第一のプレートとプレート線構造との間に配置された第二の垂直トランジスタであって、前記第一の垂直トランジスタは、前記第二の垂直トランジスタから垂直方向にずらされる、第二の垂直トランジスタと、
前記第二の強誘電体キャパシタの前記第二のプレートと第二のデジット線との間に配置された第三の垂直トランジスタと、
前記第二の強誘電体キャパシタの前記第一のプレートと前記プレート線構造との間に配置された第四の垂直トランジスタであって、前記第三の垂直トランジスタは、前記第四の垂直トランジスタから垂直方向にずらされる、第四の垂直トランジスタと、
を含む装置。
【請求項３１】
前記第一、第二、第三および第四の垂直トランジスタは、共通の水平平面内にある、請求項３０に記載の装置。
【請求項３２】
前記第一および第三の垂直トランジスタは、相互に共通の第一の水平平面内にあり、前記第二および第四の垂直トランジスタは、相互に共通の第二の水平平面内にある、請求項３０に記載の装置。
【請求項３３】
前記第一の共通の水平平面は、前記第二の共通の水平平面から垂直方向にずらされる、請求項３２に記載の装置。
【請求項３４】
前記第一および第三のトランジスタのゲートを含むワード線をさらに含み、前記ワード線は、前記第一の共通の水平平面に沿って伸びる、請求項３２に記載の装置。
【請求項３５】
前記第一および第二の強誘電体キャパシタと、前記第一、第二、第三および第四の垂直トランジスタは、第一のメモリセル内に含まれ、前記第一および第二のデジット線は前記第一のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項３０に記載の装置。
【請求項３６】
前記第一および第二の強誘電体キャパシタと、前記第一、第二、第三および第四の垂直トランジスタは、第一のメモリセル内に含まれ、前記プレート線構造は、前記第一のメモリセルが積み重ねられる第二のメモリセルと共有される、請求項３０に記載の装置。
【請求項３７】
前記第一、第二、第三および第四のトランジスタの各々は、
半導体ピラーと、
ゲート誘電体材料と、
前記半導体ピラー内のチャネル領域と、
前記半導体ピラー内のソース／ドレイン領域と、
を含む、請求項３０に記載の装置。
【請求項３８】
メモリセルの第一および第二のトランジスタをアクティブ化することと、
第一および第二の強誘電体キャパシタに結合されたプレート線に電圧を印加することであって、前記第一の強誘電体キャパシタは、前記第一のトランジスタに結合され、前記第一のトランジスタについて垂直方向にずらされ、前記第二の強誘電体キャパシタは、前記第二のトランジスタに結合され、前記第二のトランジスタについて垂直方向にずらされる、ことと、
前記第一の強誘電体キャパシタに結合された第一のデジット線で発達した第一の電圧を、前記第二の強誘電体キャパシタに結合された第二のデジット線で発達した第二の電圧と比較することと、
を含む、メモリセルにアクセスする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
図２Ａは、本開示の一実施形態による、メモリセルの列を含む例示的回路２０を図示する。図２Ａは、本開示の様々な実施形態による、メモリセル１０５を含む例示的回路２０を図示する。回路２０は、メモリセル１０５  ＭＣ（０）〜ＭＣ（ｎ）を含み、ここで、“ｎ”はアレイサイズに依存する。回路２０は、ワード線ＷＬ（０）〜ＷＬ（ｎ）と、デジット線ＢＬ−ＴおよびＢＬ−Ｃならびにセンスコンポーネント２５をさらに含む。デジット線ＢＬ−Ｔは、センスコンポーネント２５のセンスノードＡに結合され、デジット線ＢＬ−Ｃは、センスコンポーネント２５のセンスノードＢに結合される。メモリセル、ワード線、デジット線およびセンスコンポーネントは、其々、図１を参照して記述されたメモリセル１０５、ワード線１２、デジット線１５およびセンスコンポーネント２５の実施例であり得る。メモリセル１０５の一つの列およびｎ個の行が図２Ａには図示されているが、メモリアレイは、図示されたようなメモリセルの多くの列および行を含み得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
図２Ｂは、本開示の一実施形態による、センスコンポーネント２５を図示する。センスコンポーネント２５は、ｐ型電界効果トランジスタ５２および５６と、ｎ型電界効果トランジスタ６２および６６とを含む。トランジスタ５２およびトランジスタ６２のゲートは、センスノードＡに結合される。トランジスタ５６およびトランジスタ６６のゲートは、センスノードＢに結合される。トランジスタ５２および５６と、トランジスタ６２および６６はセンス増幅器を表す。ｐ型電界効果トランジスタ５８は、電源（例えば、ＶＲＥＡＤ電圧電源）に結合されるように構成され、トランジスタ５２および５６の共通のノードに結合される。トランジスタ５８は、アクティブＰＳＡ信号（例えば、負論理ロジック）によってアクティブ化される。ｎ型電界効果トランジスタ６８は、センス増幅器基準電圧（例えば、グランド）に結合されるように構成され、トランジスタ６２および６６の共通のノードに結合される。トランジスタ６８は、アクティブＮＳＡ信号（例えば、正論理ロ
ジック）によってアクティブ化される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
強誘電体材料は非線形の分極特性を有する。図３Ａおよび図３Ｂは、本開示の様々な実施形態による、強誘電体メモリのためのメモリセルに対するヒステリシス曲線３００−ａ（図３Ａ）および３００−ｂ（図３Ｂ）で、非線形電気特性の例を図示する。ヒステリシス曲線３００−ａおよび３００−ｂは、其々強誘電体メモリセルの書き込みおよび読み出しプロセスの一例を図示する。ヒステリシス曲線３００は、強誘電体キャパシタ（例えば、図２Ａのメモリセル１０５のキャパシタ）上に格納された電荷Ｑを電圧差Ｖの関数として図示する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
図６Ｂの図示された実施形態においては、メモリセル１０５（０）のデジット線ＢＬ−Ｔ（すなわち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｔ）と、メモリセル１０５（１）のデジット線ＢＬ−Ｔ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｔ）とが相互に結合される。メモリセル１０５（０）のデジット線ＢＬ−Ｃ（すなわち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｃ）と、メモリセル１０５（１）のデジット線ＢＬ−Ｃ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｃ）とが相互に結合される。結合されたデジット線ＢＬ−Ｔの電気的特性は、図１および図２を参照して上述されたタイプのセンスコンポーネント２５で、結合されたデジット線ＢＬ−Ｃの電気的特性と比較される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
図８Ｂは、本開示の一実施形態による、図８Ａの例示的メモリセル１０５（０）〜１０５（３）を含むメモリアレイ１０の一部を図示する。図８Ｂの実施形態においては、メモリセル１０５（０）〜１０５（３）は、垂直方向に積み重ねられる。破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾つかの実施形態においては、図８Ｂのメモリセル１０５（０）〜１０５（３）は、８Ｆ２アーキテクチャ内のメモリセルを含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示す。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
メモリセル１０５（０）および１０５（１）は、図６Ｂの実施形態のメモリセル１０５（０）および１０５（１）と類似の構造を有する。メモリセル１０５（２）および１０５（３）は、また、図６Ｂの実施形態のメモリセル１０５（０）および１０５（１）と類似の構造を有する。しかしながら、図６Ｂのメモリセル１０５（０）および１０５（１）と比較すると、二つの垂直方向に積み重ねられたメモリセル１０５（例えば、図８Ｂのメモリセル１０５（０）および１０５（１））は、他の二つの垂直方向に積み重ねられたメモリセル１０５（例えば、図８Ｂのメモリセル１０５（２）および１０５（３））の上に積み重ねられる。図８Ｂの実施形態のメモリセル１０５（０）および１０５（１）ならびにメモリセル１０５（２）および１０５（３）は、図４Ｂの実施形態のメモリセル１０５（０）および１０５（１）と同一の素子を含む。適用可能な場合、図４Ｂの実施形態のメモリセル１０５（０）および１０５（１）の参照番号が、図８Ｂの実施形態のメモリセル１０５（０）および１０５（１）ならびにメモリセル１０５（２）および１０５（３）のために用いられる。メモリセル１０５（１）および１０５（２）は、デジット線ＢＬ−Ｔを共有し、デジット線ＢＬ−Ｃを共有する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
メモリセル１０５（０）は、第一および第二のトランジスタＴ１およびＴ２を含み、これらは相互について横方向にずらされる。メモリセル１０５（０）は、第一のトランジスタＴ１の下に第一のキャパシタＣ１を含み、第二のトランジスタＴ２の下に第二のキャパシタＣ２を含む。第一および第二のキャパシタＣ１およびＣ２は、相互について横方向にずらされ、第二のキャパシタＣ２は、第一のキャパシタＣ１と同一の水平平面内にある。第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり、第二のトランジスタＴ２は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある。デジット線ＢＬ−ＴおよびＢＬ−Ｃは、図６Ｂの断面について、ページの内外に伸びる。図示された実施形態においては、第一および第二のトランジスタＴ１およびＴ２は、相互に共通の水平平面内にあり、ワード線ＷＬ０は、その水平平面に沿って伸び、第一および第二のトランジスタＴ１およびＴ２のゲート１３０および１４２を含む。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
メモリセル１０５（１）は、メモリセル１０５（０）に類似し、第一および第二のトランジスタＴ１およびＴ２とともに、第一および第二のキャパシタＣ１およびＣ２を含む。第一および第二のトランジスタＴ１およびＴ２は、導電性ゲート１３０および１４２を含み、これらは、第二のワード線ＷＬ１に結合される。第一および第二のキャパシタＣ１およびＣ２の第一のプレート１１４および１２０は、プレート線構造ＣＰと結合される。メモリセル１０５（２）および１０５（３）は、また、メモリセル１０５（０）に類似し、第一および第二のトランジスタＴ１およびＴ２とともに、第一および第二のキャパシタＣ１およびＣ２を各々含む。メモリセル１０５（２）の第一および第二のトランジスタＴ１およびＴ２は、第三のワード線ＷＬ２に結合され、メモリセル１０５（３）の第一および第二のトランジスタＴ１およびＴ２は、第四のワード線ＷＬ３に結合される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
第三の半導体ピラー１７０は、第一のプレート１１４および１２０からプレート線構造ＣＰへと上方に伸びる。第三のトランジスタＴ３は、第三の半導体ピラー１７０に沿っている。第三のトランジスタＴ３は、ゲート誘電体材料１７２、第三のチャネル領域ならびにソース／ドレイン領域１７４および１７６を含む。ソース／ドレイン領域１７４は、第一および第二のキャパシタＣ１およびＣ２の第一のプレート１１４および１２０と結合され、ソース／ドレイン領域１７６は、プレート線構造ＣＰと結合される。幾つかの実施形態においては、第三の半導体ピラー１７０は、図９Ｂに図示されるように、第一および第二の半導体ピラー１２８および１４０とは異なる寸法（例えば、チャネル長および／または幅）を有し得る。他の実施形態においては、第三の半導体ピラー１７０は、第一および第二の半導体ピラー１２８および１４０と類似の寸法（例えば、チャネル長および／または幅）を有し得る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
図１０Ｂは、本開示の一実施形態による、図１０Ａのメモリセル１０５（０）および１０５（１）の対を含むメモリアレイ１０の一部を図示する。図１０Ｂの実施形態においては、メモリセル１０５（０）は、メモリセル１０５（１）の上に垂直方向に積み重ねられる。破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾つかの実施形態においては、図１０Ｂのメモリセル１０５は、８Ｆ２アーキテクチャ内のメモリセルを含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示す。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
第三の半導体ピラー１７０は、第一および第二のキャパシタＣ１およびＣ２の第一のプレート１１４および１２０から、プレート線構造ＣＰへと下方に伸びる。第三のトランジスタＴ３は、第三の半導体ピラー１７０に沿っている。第三のトランジスタＴ３は、ゲート誘電体材料１７２、第三のチャネル領域ならびにソース／ドレイン領域１７４および１７６を含む。ソース／ドレイン領域１７４は、第一および第二のキャパシタＣ１およびＣ２の第一のプレート１１４および１２０と結合され、ソース／ドレイン領域１７６は、プレート線構造ＣＰと結合される。幾つかの実施形態においては、第三の半導体ピラー１７０は、図１０Ｂに図示されたような、第一および第二の半導体ピラー１２８および１４０とは異なる寸法（例えば、チャネル長および／または幅）を有し得る。他の実施形態においては、第三の半導体ピラー１７０は、第一および第二の半導体ピラー１２８および１４０と類似または同一の寸法（例えば、チャネル長および／または幅）を有し得る。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
図示された実施形態においては、メモリセル１０５（０）のデジット線ＢＬ−Ｔ（すなわち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｔ）と、メモリセル１０５（１）のデジット線ＢＬ−Ｔ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｔ）とが相互に結合される。メモリセル１０５（０）のデジット線ＢＬ−Ｃ（すなわち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｃ）と、メモリセル１０５（１）のデジット線ＢＬ−Ｃ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｃ）とが相互に結合される。結合されたデジット線ＢＬ−Ｔの電気的特性は、図１および図２を参照して上述されたタイプのセンスコンポーネント２５で、結合されたデジット線ＢＬ−Ｃの電気的特性と比較される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり、第四のトランジスタＴ４は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある。第二のトランジスタＴ２は、第一のキャパシタＣ１とプレート線構造ＣＰとの間にあり、第三のトランジスタＴ３は、第二のキャパシタＣ２とプレート線構造ＣＰとの間にある。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
図示された実施形態においては、第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔから第一のキャパシタＣ１の第二のプレート１１６へと上方に伸び、第一のトランジスタＴ１は、その第一の半導体ピラーに沿っている。第一のトランジスタＴ１は、ゲート誘電体材料１３２によって半導体ピラー１２８から離隔された導電性トランジスタゲート１３０を有する。第一のトランジスタＴ１は、半導体ピラー１２８内で、ゲート誘電体材料１３２に沿ってチャネル領域を有し、半導体ピラー内で、チャネル領域の反対側にソース／ドレイン領域１３６および１３８を有する。ソース／ドレイン領域１３６は、第一のキャパシタＣ１の第二のプレート１１６と結合され、ソース／ドレイン領域１３８は、デジット線ＢＬ−Ｔと結合される。図示された実施形態においては、ソース／ドレイン領域１３６は、第一のキャパシタＣ１の第二のプレート１１６に伸びる。第二の半導体ピラー１４０は、プレート線構造ＣＰから第一のキャパシタＣ１の第一のプレート１１４へと下方に伸び、第二のトランジスタＴ２は、この第二のピラーに沿っている。第三の半導体ピラー１７０は、プレート線構造ＣＰから第二のキャパシタＣ２の第一のプレート１２０へと上方へ伸び、第三のトランジスタＴ３は、第三の半導体ピラー１７０に沿っている。第四の半導体ピラー１９０は、デジット線ＢＬ−Ｃから第二のキャパシタＣ２の第二のプレート１２２へと下方に伸び、第四のトランジスタＴ４は、第四の半導体ピラー１９０に沿ってい
る。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
第一のトランジスタＴ１は、ゲート誘電体材料１３２、チャネル領域ならびにソース／ドレイン領域１３６および１３８を含む。ソース／ドレイン領域１３６は、第一のキャパシタＣ１の第二のプレート１１６と結合され、ソース／ドレイン領域１３８は、デジット線ＢＬ−Ｔと結合される。第四のトランジスタＴ４は、ゲート誘電体材料１８２、チャネル領域ならびにソース／ドレイン領域１９４および１９６を含む。ソース／ドレイン領域１９４は、第二のキャパシタＣ２の第二のプレート１２２と結合され、ソース／ドレイン領域１９６は、デジット線ＢＬ−Ｃと結合される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１４３
【補正方法】変更
【補正の内容】
【０１４３】
第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり、第三のトランジスタＴ３は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある。図示された実施形態においては、第一および第三のトランジスタＴ１およびＴ３は、相互に共通の水平平面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸び、第一および第三のトランジスタＴ１およびＴ３のゲート１３０および１６０を含む。第二のトランジスタＴ２は、第一のキャパシタＣ１と、プレート線構造ＣＰとの間にあり、第四のトランジスタＴ４は、第二のキャパシタＣ２とプレート線構造ＣＰとの間にある。図示された実施形態においては、第二および第四のトランジスタＴ２およびＴ４は、相互に共通の水平平面内にあり、ワード線ＷＬ０は、その水平平面に沿って伸び、第二および第四のトランジスタＴ２およびＴ４のゲート１４２および１８０を含む。第一および第三のトランジスタＴ１およびＴ３は、第二および第四のトランジスタＴ２およびＴ４の共通の水平平面から垂直方向にずらされた共通の水平平面内にある。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
第一のトランジスタＴ１は、ゲート誘電体材料１３２、第一のチャネル領域、ならびにソース／ドレイン領域１３６および１３８を含む。ソース／ドレイン領域１３６は、第一のキャパシタＣ１の第二のプレート１１６と結合され、ソース／ドレイン領域１３８は、デジット線ＢＬ−Ｔと結合される。第三のトランジスタＴ３は、ゲート誘電体材料１７２、第三のチャネル領域ならびにソース／ドレイン領域１７４および１７６を含む。ソース／ドレイン領域１７４は、第二のキャパシタＣ２の第二のプレート１２２と結合され、ソース／ドレイン領域１７６は、デジット線ＢＬ−Ｃと結合される。第二のトランジスタＴ２は、ゲート誘電体材料１４４、第二のチャネル領域、ならびにソース／ドレイン領域１４８および１５０を含む。ソース／ドレイン領域１４８は、第一のキャパシタＣ１の第一
のプレート１１４と結合され、ソース／ドレイン領域１５０は、プレート線構造ＣＰと結合される。第四のトランジスタＴ４は、ゲート誘電体材料１８２、第四のチャネル領域ならびにソース／ドレイン領域１９４および１９６を含む。ソース／ドレイン領域１９４は、第二のキャパシタＣ２の第一のプレート１２０と結合され、ソース／ドレイン領域１９６は、プレート線構造ＣＰと結合される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、第一、第二、第三および第四のトランジスタＴ１、Ｔ２、Ｔ３およびＴ４とともに、第一および第二のキャパシタＣ１およびＣ２を含む。第一および第三のトランジスタＴ１およびＴ３は、導電性ゲート１３０および１６０を含み、これらは、第二のワード線ＷＬ１と結合される。第二および第四のトランジスタＴ２およびＴ４は、導電性ゲート１４２および１８０を含み、これらは第二のワード線ＷＬ１と結合される。第一および第二のキャパシタＣ１およびＣ２の第一のプレート１１４および１２０は、第二および第四のトランジスタＴ２およびＴ４と結合され、第一および第二のキャパシタＣ１およびＣ２の第二のプレート１１６および１２２は、第一および第三のトランジスタＴ１およびＴ３と結合される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
図１３Ｂは、本開示の一実施形態による、図１３Ａのメモリセル１０５（０）および１０５（１）の対を含むメモリアレイ１０の一部を図示する。図１３Ｂの実施形態においては、メモリセル１０５（０）は、メモリセル１０５（１）の上に、垂直方向に積み重ねられる。破線は、メモリセル１０５（０）および１０５（１）の大体の境界を画定する。幾つかの実施形態においては、図１３Ｂのメモリセル１０５は、８Ｆ２アーキテクチャ内のメモリセルを含むと考えられ得、ここで、Ｆは、与えられた技術の最小のフィーチャ寸法を示す。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
第一のトランジスタＴ１は、第一のキャパシタＣ１とデジット線ＢＬ−Ｔとの間にあり、第三のトランジスタＴ３は、第二のキャパシタＣ２とデジット線ＢＬ−Ｃとの間にある。図示された実施形態においては、第一および第三のトランジスタＴ１およびＴ３は、相互に共通の水平平面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸び、第一および第三のトランジスタＴ１およびＴ３のゲート１３０および１６０を含む。第二のトランジスタＴ２は、第一のキャパシタＣ１とプレート線構造ＣＰとの間にあり、第四のトランジスタＴ４は、第二のキャパシタＣ２とプレート線構造ＣＰとの間にある。図示された実施形態においては、第二および第四のトランジスタＴ２およびＴ４は、相互に共通の水平
平面内にあり、ワード線ＷＬ０は、この水平平面に沿って伸び、第二および第四のトランジスタＴ２およびＴ４のゲート１４２および１８０を含む。第一および第三のトランジスタＴ１およびＴ３は、第二および第四のトランジスタＴ２およびＴ４の共通の水平平面から垂直方向にずらされた共通の水平平面内にある。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正の内容】
【０１６０】
第一の半導体ピラー１２８は、デジット線ＢＬ−Ｔから第一のキャパシタＣ１の第二のプレート１１６へと下方に伸び、第一のトランジスタＴ１は、その第一の半導体ピラー１２８に沿っている。第二の半導体ピラー１４０は、プレート線構造ＣＰから第一のキャパシタＣ１の第一のプレート１１４へと上方に伸び、第二のトランジスタＴ２は、この第二のピラーに沿っている。第三の半導体ピラー１７０は、デジット線ＢＬ−Ｃから第二のキャパシタＣ２の第二のプレート１２２へと下方に伸び、第三のトランジスタＴ３は、第三の半導体ピラー１７０に沿っている。第四の半導体ピラー１９０は、プレート線構造ＣＰから第二のキャパシタＣ２の第一のプレート１２０へと上方に伸び、第四のトランジスタＴ４は、第四の半導体ピラー１９０に沿っている。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正の内容】
【０１６２】
第二のトランジスタＴ２は、ゲート誘電体材料１４４、第二のチャネル領域、ならびにソース／ドレイン領域１４８および１５０を含む。ソース／ドレイン領域１４８は、第一のキャパシタＣ１の第一のプレート１１４と結合され、ソース／ドレイン領域１５０は、プレート線構造ＣＰと結合される。第四のトランジスタＴ４は、ゲート誘電体材料１８２、第四のチャネル領域、ならびにソース／ドレイン領域１９４および１９６を含む。ソース／ドレイン領域１９４は、第二のキャパシタＣ２の第一のプレート１２０に結合され、ソース／ドレイン領域１９６は、デジット線ＢＬ−Ｃと結合される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１６３
【補正方法】変更
【補正の内容】
【０１６３】
メモリセル１０５（１）は、メモリセル１０５（０）と類似し、第一、第二、第三および第四のトランジスタＴ１、Ｔ２、Ｔ３およびＴ４とともに、第一および第二のキャパシタＣ１およびＣ２を含む。第一および第三のトランジスタＴ１およびＴ３は、導電性ゲート１３０および１６０を含み、これらは、第二のワード線ＷＬ１と結合される。第二および第四のトランジスタＴ２およびＴ４は、導電性ゲート１４２および１８０を含み、これらは、第二のワード線ＷＬ１と結合される。第一および第二のキャパシタＣ１およびＣ２の第一のプレート１１４および１２０は、第二および第四のトランジスタＴ２およびＴ４と結合され、第一および第二のキャパシタＣ１およびＣ２の第二のプレート１１６および１２２は、第一および第三のトランジスタＴ１およびＴ３と結合される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
メモリセル１０５（１）は、第一および第二のトランジスタＴ１およびＴ２を含み、これらは相互について横方向にずらされる。メモリセル１０５（１）は、第一のトランジスタＴ１の上に第一のキャパシタＣ１を含み、第三のトランジスタＴ３の上に第二のキャパシタＣ２を含む。第一のキャパシタＣ１は、第一のプレート１１４、第二のプレート１１６、ならびに第一および第二のプレート１１４および１１６の間の強誘電体材料１１８を含む。第二のキャパシタＣ２は、第一のプレート１２０、第二のプレート１２２、ならびに第一および第二のプレート１２０および１２２の間の強誘電体材料１２４を含む。第二および第四のトランジスタＴ２およびＴ４は、第一および第三のトランジスタＴ１およびＴ３から垂直方向にずらされ、第二および第四のトランジスタＴ２およびＴ４は、キャパシタＣ１およびＣ２とプレート線構造ＣＰとの間にある。図示された実施形態においては、デジット線ＢＬ−ＴおよびＢＬ−Ｃは、相互に共通の水平平面内にある。プレート線構造ＣＰに沿って伸びる軸１７３は、鏡面を画定すると考えられてもよい。メモリセル１０５（１）は、鏡面にわたって、メモリセル１０５（０）の実質的に鏡像であると考えられてもよい。用語“実質的に鏡像”は、メモリセル１０５（１）が作製および測定の合理的な許容誤差内でメモリセル１０５（０）の鏡像であり得ることを示すために用いられる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
図１３Ｂの図示された実施形態においては、メモリセル１０５（０）のデジット線ＢＬ−Ｔ（すなわち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｔ）と、メモリセル１０５（１）のデジット線ＢＬ−Ｔ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｔ）とが相互に結合される。メモリセル１０５（０）のデジット線ＢＬ−Ｃ（すなわち、ワード線ＷＬ０の上のデジット線ＢＬ−Ｃ）と、メモリセル１０５（１）のデジット線ＢＬ−Ｃ（すなわち、ワード線ＷＬ１の下のデジット線ＢＬ−Ｃ）とが相互に結合される。結合されたデジット線ＢＬ−Ｔの電気的特性は、図１および図２を参照して上述されたタイプのセンスコンポーネント２５で、結合されたデジット線ＢＬ−Ｃの電気的特性と比較される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正の内容】
【０１７７】
幾つかの場合には、メモリコントローラ４０は、タイミングコンポーネント１４１０を用いて、その動作を実施し得る。例えば、タイミングコンポーネント１４１０は、本明細書に論じられるように、読み出しおよび書き込みなどのメモリ機能を実施するためのスイッチングおよび電圧印加のためのタイミングを含む、様々なワード線選択またはプレート線バイアスのタイミングを制御し得る。幾つかの場合には、タイミングコンポーネント１４１０は、バイアシングコンポーネント１４０５の動作を制御し得る。例えば、メモリコ
ントローラ４０は、メモリセル、デジット線ＢＬ−ＴおよびＢＬ−Ｃ、ならびにセンスコンポーネント２５のセンスノードＡおよびセンスノードＢの電圧を変化させるために、プレート線ＣＰに読み出し電圧ＶＲＥＡＤを提供するために、バイアシングコンポーネント１４０５を制御し得る。プレート線ＣＰをバイアスするのに続いて、メモリコントローラ４０は、センスノードＡの電圧を、センスノードＢの電圧と比較するために、センスコンポーネント２５を制御し得る。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１８０
【補正方法】変更
【補正の内容】
【０１８０】
プロセッサ１５１０は、メモリコントローラ４０を通じて、メモリアレイ１０を動作させるように構成され得る。幾つかの場合には、プロセッサ１５１０は、図１および図１４を参照して記述されたメモリコントローラ４０の機能を実施し得る。他の場合には、メモリコントローラ４０は、プロセッサ１５１０に一体化され得る。プロセッサ１５１０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネントであってもよく、これらの種類のコンポーネントの組み合わせであってもよい。プロセッサ１５１０は、本明細書に記述されたように、様々な機能を実施し、メモリアレイ１０を動作させ得る。プロセッサ１５１０は、例えば、様々な機能またはタスクをデバイス１５０５に実施させるために、メモリアレイ１０に格納されたコンピュータ可読命令を実行するように構成され得る。
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図３Ｂ
【補正方法】変更
【補正の内容】
【図３Ｂ】
2019530974.tif 000001
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図７Ｂ
【補正方法】変更
【補正の内容】
【図７Ｂ】
2019530974.tif 000002
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図８Ｂ
【補正方法】変更
【補正の内容】
【図８Ｂ】
2019530974.tif 000003
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図９Ｂ
【補正方法】変更
【補正の内容】
【図９Ｂ】
2019530974.tif 000004
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図１０Ｂ
【補正方法】変更
【補正の内容】
【図１０Ｂ】
2019530974.tif 000005
【手続補正３４】
【補正対象書類名】図面
【補正対象項目名】図１１Ｂ
【補正方法】変更
【補正の内容】
【図１１Ｂ】
2019530974.tif 000006
【手続補正３５】
【補正対象書類名】図面
【補正対象項目名】図１２Ｂ
【補正方法】変更
【補正の内容】
【図１２Ｂ】
2019530974.tif 000007
【手続補正３６】
【補正対象書類名】図面
【補正対象項目名】図１３Ｂ
【補正方法】変更
【補正の内容】
【図１３Ｂ】
2019530974.tif 000008
【手続補正３７】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2019530974.tif 000009