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　特願２０００−２７０５７９「半導体集積回路装置」拒絶査定不服審判事件〔平成１４年３月２２日出願公開、特開２００２−８３９４２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年９月６日の出願であって、平成１８年１月２７日付けで拒絶査定がなされ、それに対して、同年３月２日に拒絶査定に対する審判請求がなされ、その後当審において、平成２０年６月１３日付けで拒絶の理由が通知され、同年８月７日付けで意見書が提出されるとともに、手続補正がなされたものである。
　
２．本願発明
　本願の請求項１ないし１２に係る発明は、平成２０年８月７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１２に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、請求項１に記載された以下のとおりのものである。
　
　「　【請求項１】　半導体基板に形成されたｎ形の第１のウェルと、
　前記第１のウェル上にメモリセルがマトリクス状に形成されたＤＲＡＭ（dynamic random-access memory）メモリセルアレイと、
　入力された電圧を降圧して前記入力された電圧と接地電圧との間の電圧を出力する電源回路とを備え、
　前記メモリセルは、ゲートがワード線に接続され、ソースがデータ線に接続されたｐチャネル形ＭＯＳ（metal oxide semiconductor）トランジスタと、前記トランジスタのドレインに接続されたキャパシタとを有し、
　前記メモリセルアレイの周辺回路、前記第１のウェル、ワード線ドライバ、及びデータ線プリチャージ回路には、いずれも前記電源回路が出力する降圧された電圧が供給され、
　前記データ線に与えるプリチャージ電圧は、前記メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第１の内部電源電圧とを、ほぼ平均した電圧である
半導体集積回路装置。」
　
３．刊行物記載の発明
（１）それに対して、平成２０年６月１３日付けの拒絶理由通知書において「刊行物１」として引用した、本願の出願前に頒布された刊行物である特開平６−８９５７３号公報（以下、「刊行物」という。）には、図１、２、４、６、７、８、９とともに、以下の事項が記載されている。
　「【００２１】
【課題を解決するための手段】図１は本発明の原理説明図である。すなわち、外部電源Ｖccを内部電源レギュレータ１３で降圧した内部電源Ｖint がメモリセル４に供給され、前記メモリセル４を構成するセルトランジスタバックバイアスＶw が供給され、前記セルトランジスタはＰチャネルＭＯＳトランジスタ２１とキャパシタ２３とで構成され、前記ＰチャネルＭＯＳトランジスタ２１のバックゲートには前記内部電源Ｖintより高い電位のバックバイアスＶw が供給される。
【００２２】また、図２に示すように前記バックバイアスＶw として、外部電源Ｖccが供給される。また、図７に示すように前記バックバイアスＶw として、ウェル電位発生回路１５により内部電源Ｖint よりＰチャネルＭＯＳトランジスタＴr9のしきい値分だけ高い電位が供給される。
【００２３】
【作用】セルトランジスタがＰチャネルＭＯＳトランジスタ２１で構成されるので、同トランジスタ２１に供給するバックバイアスは内部電源Ｖint より高い電位であればよい。
【００２４】従って、バックバイアス電位はリングオシレータを必要とすることなく、外部電源Ｖccに基づいて容易に生成可能となる。
【００２５】
【実施例】図９はこの発明を具体化した第一及び第二の実施例を示すＤＲＡＭのブロック図である。なお、前記従来例と同一構成部分は同一符号を付して説明する。
【００２６】図９に示すＤＲＡＭのメモリセル４を構成するセルトランジスタはＰチャネルＭＯＳトランジスタ２１で構成される。そして、第一の実施例ではメモリセル４を構成するセルトランジスタに電源Ｖccがバックバイアスとして供給され、第二の実施例では外部から供給される電源Ｖcc及び電源Ｖssと、前記内部電源Ｖintとに基づいてウェル電位発生回路１５で生成されるウェル電位Ｖw がバックバイアスとして供給される。
【００２７】すなわち、第一の実施例では図２に示すように外部から供給される電源Ｖccが内部電源レギュレータ１３に供給され、同内部電源レギュレータ１３で生成された内部電源Ｖint が、メモリセル４の周辺回路１６に供給される。
【００２８】そして、メモリセル４は周辺回路１６に基づいて駆動されて、そのビット線の最大振幅は内部電源Ｖint と電源Ｖssとの電位差となる。前記内部電源レギュレータ１３の回路構成の一例を図４に従って説明すると、ＮチャネルＭＯＳトランジスタＴr1のドレインは抵抗Ｒ１を介して電源Ｖccに接続され、同トランジスタＴr1のゲートはドレインに接続されている。」
「【００３９】図６は前記メモリセル４のセルトランジスタを構成するＰチャネルＭＯＳトランジスタの構成を示す。すなわち、Ｐ型基板１７にはＮ型ウェル１８が形成され、そのＮ型ウェル１８にはＰ型拡散領域１９が多数形成される。前記各Ｐ型拡散領域１９間にはゲート電極を構成するワード線２０が形成され、そのワード線２０とその両側のＰ型拡散領域１９でＰチャネルＭＯＳトランジスタ２１が構成される。
【００４０】前記ＰチャネルＭＯＳトランジスタ２１を構成するＰ型拡散領域１９の一方にはビット線２２が接続され、他方にはセル容量２３が接続されている。従って、前記ＰチャネルＭＯＳトランジスタ２１とセル容量２３とで一つの記憶セルが構成され、一つのＮ型ウェル１８に多数の記憶セルが構成されて一つのセルブロックが構成され、前記メモリセル４は複数のセルブロックで構成されている。
【００４１】前記多数のＰチャネルＭＯＳトランジスタ２１が形成されるＮ型ウェル１８の端部にはＮ型拡散領域２４が形成され、そのＮ型拡散領域２４にはアルミ配線２５を介して前記電源Ｖccが供給されている。
【００４２】従って、各セルブロックを構成するＮ型ウェル１８には前記ＰチャネルＭＯＳトランジスタ２１のバックバイアスとして電源Ｖccがそれぞれ供給されて、セルトランジスタを構成する各ＰチャネルＭＯＳトランジスタ２１の拡散層容量の増大及びこれにともなうビット線容量の増大が防止されている。
【００４３】さて、上記のように構成されたＤＲＡＭでは、記憶セルを構成するセルトランジスタがＰチャネルＭＯＳトランジスタ２１で構成され、そのＰチャネルＭＯＳトランジスタ２１にバックバイアスとして電源Ｖccを供給している。
【００４４】この結果、セルトランジスタに供給するバックバイアス電圧を生成するための基板バイアスジェネレータは必要なくなる。従って、前記従来例では基板バイアスジェネレータ１４を構成するために必要であったリングオシレータを、本実施例では省略することができるため、このＤＲＡＭのスタンバイ動作時の消費電力を低減することができる。
【００４５】なお、この実施例ではＰチャネルＭＯＳトランジスタをセルトランジスタとして利用しているため、セル選択状態時にはワード線をＬレベル（０Ｖ）とし、それ以外の非選択時はワード線を内部電源Ｖint とする。
【００４６】また、選択ワード線をＬレベル（０Ｖ以下）としてもよい。この場合は、図９に示すように負電圧生成回路２４が必要となり、従来の基板バイアスジェネレータとほぼ同等の回路が必要となるが、ワード線選択は制御信号ＲＡＳバーの入力期間のみであるから、負電圧生成回路も制御信号ＲＡＳバーの入力期間のみ動作させればよい。
【００４７】よって、従来のようにスタンバイ時にも基板バイアスジェネレータを動かす必要がないため、消費電力は低減される。また、図９に示すように第二の実施例では、外部から供給される電源Ｖcc及び電源Ｖssと、前記内部電源Ｖint とに基づいてウェル電位発生回路１５で生成されるウェル電位Ｖw がメモリセル４にバックバイアスとして供給される。
【００４８】そのウェル電位発生回路１５は、図７に示すようにＰチャネルＭＯＳトランジスタＴr9のソースに抵抗Ｒ４を介して電源Ｖccが供給されている。前記トランジスタＴr9のゲートには前記内部電源レギュレータ１３から内部電源Ｖint が入力され、ドレインは電源Ｖssに接続されている。そして、前記トランジスタＴr9のソース電位が前記メモリセル４にウェル電位Ｖw として供給され、同トランジスタＴr9のバックゲートにもそのウェル電位Ｖw が供給される。
【００４９】上記のように構成されたウェル電位発生回路１５は、内部電源Ｖint より高いレベルのウェル電位Ｖw をメモリセル４に出力する。すなわち、図８に示すように内部電源レギュレータ１３から一定の内部電源Ｖint が出力されると、ウェル電位発生回路１５からメモリセル４に出力されるウェル電位Ｖw は内部電源Ｖint よりトランジスタＴr9のしきい値Ｖthp 分だけ高い電位に維持される。
【００５０】従って、メモリセル４に供給される内部電源Ｖint より高いレベルのウェル電位Ｖw が供給されて前記第一の実施例と同様な作用効果を得ることができる。」
　
（２）以上を総合すると、刊行物には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　
「Ｐ型基板１７に形成されたＮ型ウェル１８と、
　前記Ｎ型ウェル１８上に記憶セルが複数形成されたＤＲＡＭのメモリセル４と、
　外部電源Ｖccを降圧して、前記ＶccとＶssとの間の電圧である内部電源Ｖint及びウェル電位Ｖwを各々出力する内部電源レギュレータ１３及びウエル電位発生回路１５とを備え、
　前記記憶セルは、ゲート電極がワード線２０に接続され、Ｐ型拡散領域１９の一方にビット線２２が接続されたＰチャネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトランジスタのＰ型拡散領域１９の他方に接続されたセル容量２３とを有し、
　前記メモリセルの周辺回路１６及びワード線２０には前記内部電源レギュレータ１３が出力する降圧された電圧が供給され、前記Ｎ型ウェル１８には前記ウエル電位発生回路１５が出力する降圧された電圧が供給される
　ＤＲＡＭ。」
　
４．対比
　刊行物発明の「Ｐ型基板１７」、「Ｎ型ウェル１８」、「記憶セル」、「ＤＲＡＭ」、「メモリセル４」、「外部電源Ｖcc」、「Ｖss」、「ゲート電極」、「ワード線２０」、「Ｐ型拡散領域１９の一方」、「ビット線２２」、「ＰチャネルＭＯＳトランジスタ」、「Ｐ型拡散領域１９の他方」、「セル容量２３」、「周辺回路１６」が、各々本願発明の「半導体基板」、「ｎ形の第１のウェル」、「メモリセル」、「ＤＲＡＭ（dynamic random-access memory）」、「メモリセルアレイ」、「入力された電圧」、「接地電圧」、「ゲート」、「ワード線」、「ソース」、「データ線」、「ｐチャネル形ＭＯＳ（metal oxide semiconductor）トランジスタ」、「ドレイン」、「キャパシタ」、「周辺回路」に相当するものである。
　また、ＤＲＡＭが半導体集積回路装置の一種であることはいうまでもないことである。そして、一般に、ＤＲＡＭにおいては、記憶セルがマトリクス状に形成されていることは当業者における常識であるから、刊行物発明においても、「記憶セル」がマトリクス状に形成されて「ＤＲＡＭ」の「メモリセル４」を構成していることは明らかである。
　また、刊行物発明の「内部電源レギュレータ１３」及び「ウエル電位発生回路１５」が、本願発明における「電源回路」に相当するものである。
　さらに、刊行物発明においては、「ワード線２０」に「内部電源レギュレータ１３」が出力する降圧された電圧が供給されているが、一般に、ワード線がワード線ドライバにより駆動されることは当業者における常識であるから、刊行物発明においても、ワード線ドライバには「内部電源レギュレータ１３」が出力する降圧された電圧が供給されていることが明らかである。
　したがって、本願発明と、刊行物発明とを比較すると、両者は、
「半導体基板に形成されたｎ形の第１のウェルと、
　前記第１のウェル上にメモリセルがマトリクス状に形成されたＤＲＡＭ（dynamic random-access memory）メモリセルアレイと、
　入力された電圧を降圧して前記入力された電圧と接地電圧との間の電圧を出力する電源回路とを備え、
　前記メモリセルは、ゲートがワード線に接続され、ソースがデータ線に接続されたｐチャネル形ＭＯＳ（metal oxide semiconductor）トランジスタと、前記トランジスタのドレインに接続されたキャパシタとを有し、
　前記メモリセルアレイの周辺回路、前記第１のウェル、ワード線ドライバには、いずれも前記電源回路が出力する降圧された電圧が供給される
半導体集積回路装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「データ線プリチャージ回路」に「前記電源回路が出力する降圧された電圧が供給され」るのに対して、刊行物発明は、プリチャージ回路に関して特定されていない点。
　
（相違点２）
　本願発明は、「前記データ線に与えるプリチャージ電圧は、前記メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第１の内部電源電圧とを、ほぼ平均した電圧である」のに対して、刊行物発明は、そのような特定がなされていない点。
　
５．判断
（１）相違点１について
　刊行物の「メモリセル４は周辺回路１６に基づいて駆動されて、そのビット線の最大振幅は内部電源Ｖint と電源Ｖssとの電位差となる。」（００２８段落）の記載より、刊行物発明において、「周辺回路１６」は、本願発明の「データ線」に相当する「ビット線２２」を駆動する手段を含んでいることが明らかである。
　一方、ＤＲＡＭにプリチャージ回路が必須であることは当業者における技術常識であり、刊行物発明も当然プリチャージ回路を有しているものと認められるが、プリチャージ回路も「ビット線２２」を駆動する機能を有するものであるから、当該プリチャージ回路を「周辺回路１６」に含ませることは当業者にとって必然ともいえる選択である。
　そして、その際、「周辺回路１６」には「内部電源レギュレータ１３」が出力する降圧された電圧が供給されているのであるから、その内部に存在するプリチャージ回路にも当該「内部電源レギュレータ１３」が出力する降圧された電圧を供給すること、すなわち、本願発明の如く、「データ線プリチャージ回路」に「前記電源回路が出力する降圧された電圧が供給され」るようにすることは、当業者が容易に想到し得た事項である。
　
（２）相違点２について
（２−１）本願発明の「第１の内部電源電圧」についてみると、当該「第１の内部電源電圧」は、「外部から供給された外部供給電圧よりも低い」という限定が付されているだけであり、具体的にどの程度「外部から供給された外部供給電圧よりも低い」のかについては特定されておらず、かつ、当該「第１の内部電源電圧」を「プリチャージ電圧」の他にどの部分に用いるかについての特定もなされていない。したがって、当該「第１の内部電源電圧」とは、「外部から供給された外部供給電圧よりも低い」任意の電圧を意味するものであり、しかも、当該任意の電圧は、他の回路に用いられる電圧とは無関係のものを含むことが明らかである。
　したがって、本願発明の「前記メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第１の内部電源電圧とを、ほぼ平均した電圧」とは、「前記メモリセルのトランジスタのしきい値電圧の絶対値」と、「外部から供給された外部供給電圧よりも低い」任意の電圧であって他の回路に用いられる電圧とは無関係の電圧とを「ほぼ平均した電圧」を含むものとなるが、そのような電圧を「前記データ線に与えるプリチャージ電圧」とすることに技術的意味はなく、それによる格別な効果を奏するものでもないことは明らかである。
　したがって、相違点２は、技術的意味がなく、格別な効果も奏しない相違点であるから、当業者が適宜なし得た範囲に含まれる程度のものと判断せざるを得ない。
　
（２−２）これに関連して、出願人は平成２０年８月７日付けの意見書において、「本願発明では、降圧された安定した電圧がプリチャージ回路に供給されるだけではなく、データ線に与えるプリチャージ電圧を、『メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第１の内部電源電圧とをほぼ平均した電圧』にします（図７及び出願当初の明細書段落［００８５］〜［００８７］等参照）。このため、メモリセルからの安定した読み出し動作を実現するための鍵となるプリチャージ電圧を理想的な電圧に設定することができ、読み出しマージンを大きくすることができます。一方、引用刊行物１には、プリチャージ電圧に関しては全く記載がありません。・・・このように、本願発明に係る半導体集積回路装置は、具体的な構成及び課題が引用刊行物１とは相違します。本願発明のように、プリチャージ電圧に着目し、プリチャージ電圧を、『メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第１の内部電源電圧とをほぼ平均した電圧』にすることについて、引用刊行物１には開示も示唆もなされていない以上、本願請求項１の発明、及び請求項１に従属する請求項２〜１２の発明は、引用刊行物１から当業者が容易に想到しうるものとは、到底いえません。」と主張している。
　しかしながら、出願人が主張する「メモリセルからの安定した読み出し動作を実現するための鍵となるプリチャージ電圧を理想的な電圧に設定することができ、読み出しマージンを大きくする」という効果は、「第１の内部電源電圧」がセンスアンプ等の「周辺回路」に用いられることを前提とする効果であって、本願発明においては、「第１の内部電源電圧」がセンスアンプ等の「周辺回路」に用いられるという特定はなされていないから、「メモリセルからの安定した読み出し動作を実現するための鍵となるプリチャージ電圧を理想的な電圧に設定することができ、読み出しマージンを大きくする」という効果は生じ得ず、出願人の主張は採用できない。
　
（２−３）以上のように、相違点２は、技術的に意味がなく、格別な効果も奏しない相違点であるから、当業者が適宜なし得た範囲に含まれる程度のものであるが、仮に、明細書の記載を勘案し、「第１の内部電源電圧」がセンスアンプ等の「周辺回路」に用いられる電圧を意味するものとした場合について一応検討する。
　一般に、ＤＲＡＭにおいて、データ線対を、メモリセルのキャパシタに電荷が蓄積されている場合と蓄積されていない場合の電圧のほぼ平均値となるようにプリチャージすることは、例えば、本願の出願前に頒布された刊行物である特開平７−５７４６１号公報の「今、メモリセルＭＣ内の電荷蓄積ノードＮＳに２値の記憶情報“１”，“０”に対応した高電圧ＶＤＨと低電圧ＶＤＬのいずれかが書き込まれ、これが読み出される動作を考える。キャパシタＣＳのノード（電極）端子ＮＰには、キャパシタに印加されるストレス電圧を軽減し信頼性を向上させるために、ＶＤＨとＶＤＬとの中間の直流電圧ＶＭが印加され、各データ線は、ＶＭに等しくプリチャージされているとする。」（０００４段落）という記載、並びに、同じく本願の出願前に頒布された刊行物である特開平４−２９８８８１号公報の「ビット線充電電位をセルトランスファゲートトランジスタのしきい値と連動して降圧し、そのビット線のプリチャージ電圧を”Ｈ”読み出しと”Ｌ”読み出しに等しくマージンをもたせた半導体記憶装置」（【要約】」における「【構成】」の欄）、及び「【００１２】　【作用】本発明によれば、ビット線の“Ｈ”電位は、第１の電位（電極電位）より降圧された例えばＶＣＣ−Ｖｔ（ここでＶｔはセルのスイッチングトランジスタのしきい値）になる。従ってこのビット線と、相補的な第２の電位（ＶＳＳ０Ｖ）を有するビット線をショートさせて発生せしむるビット線プリチャージ電位は例えば１／２（（ＶＣＣ−Ｖｔ）＋φ）＝１／２（ＶＣＣ−Ｖｔ）となる。又本発明によるセルの“Ｈ”電位及び“Ｌ”電位は、　Ｖｃｅｌｌ（Ｈ）＝ＶＣＣ−Ｖｔ　Ｖｃｅｌｌ（Ｌ）＝φ　となり、“Ｈ”の読み出し電位“Ｌ”読み出し電位は　【００１３】　【数５】　ＶＢＬ（Ｈ）＝１／（ＣＢ＋ＣＳ）｛ＣＢ×１／２（ＶＣＣ−Ｖｔ）＋ＣＳ（ＶＣＣ−Ｖｔ）｝　ＶＢＬ（Ｌ）＝１／（ＣＢ＋ＣＳ）｛ＣＢ×１／２（ＶＣＣ−Ｖｔ）｝　となり、この“Ｈ”“Ｌ”読み出しの中間電位は　１／２｛ＶＢＬ（Ｈ）＋ＶＢＬ（Ｌ）｝＝１／２（ＶＣＣ−Ｖｔ）　とプリチャージ電位と等しくなる。即ち本発明により“Ｈ”読み出しと“Ｌ”読み出しの際の読み出し電位差が等しくなり、読み出しマージンが増大する。」（００１２段落及び００１３段落）という記載からも明らかなように当業者における周知技術であるから、刊行物発明に対して、当該周知技術を適用し、「ビット線２２」を、「記憶セル」の「セル容量２３」に電荷が蓄積されている場合と蓄積されていない場合の電圧のほぼ平均値となるようにプリチャージすること、すなわち、本願の如く、「前記データ線に与えるプリチャージ電圧は、前記メモリセルのトランジスタのしきい値電圧の絶対値と外部から供給された外部供給電圧よりも低い第１の内部電源電圧とを、ほぼ平均した電圧」とすることは、当業者が容易に想到し得た事項である。
　
（２−４）したがって、相違点２は、技術的に意味がなく、格別な効果も奏しない相違点であるから、当業者が適宜なし得た範囲に含まれる程度のものであり、また、仮に、「第１の内部電源電圧」がセンスアンプ等の「周辺回路」に用いられる電圧を意味するものとしても、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上、検討したとおり、本願発明と刊行物発明との間の相違点は、いずれも当業者が容易に想到し得た範囲に含まれる程度のもの、又は、当業者が適宜なし得た範囲に含まれる程度のものである。
　したがって、本願発明は、刊行物発明、又は刊行物発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、請求項２ないし１２について検討するまでもなく、本願は拒絶すべきものである。
　よって、上記結論のとおり審決する。