【事件の表示】
　特願２００１−２７８３３９「半導体集積回路装置」拒絶査定不服審判事件〔平成１５年　３月２０日出願公開、特開２００３−　８６７０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年９月１３日の出願であって、平成１８年２月８日付けで拒絶査定がなされ、それに対して、同年３月１５日に拒絶査定に対する審判請求がなされ、同年４月１４日付けで手続補正がなされ、その後当審において、平成２０年１月１５日付けで審尋がなされ、同年３月２４日付けで回答書が提出されたものである。
　
２．平成１８年４月１４日付けの手続補正について
　
【補正却下の決定の結論】
　平成１８年４月１４日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１８年４月１４日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１及び２を、補正後の特許請求の範囲の請求項１及び２と補正するとともに、補正前の明細書の００２９段落を、補正後の明細書の００２９段落と補正するものであって、補正前後の請求項１は各々以下のとおりである。
（補正前）
　「　【請求項１】　入力用回路セル部、Ｉ／Ｏセル部、コア領域を有する半導体集積回路装置において、前記入力用回路セル部の入力用回路セルが、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成されるとともに、前記Ｉ／Ｏセル部のＩ／Ｏセル並びにコア領域はＣＭＯＳ回路で構成され、前記入力用回路セルを通った入力信号の初段のトランジスタ回路は、前記コア領域に配置されたＣＭＯＳ回路で構成されていることを特徴とする半導体集積回路装置。」
　
（補正後）
　「　【請求項１】　入力用回路セル部、Ｉ／Ｏセル部、コア領域を有する半導体集積回路装置において、前記入力用回路セル部の入力用回路セルが、パッドに接続される保護抵抗とＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみで構成された第１の保護トランジスタ回路と、この保護抵抗と前記コア領域の初段のトランジスタ回路との間に設けられるＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみで構成された第２の保護トランジスタ回路とで構成されるとともに、前記Ｉ／Ｏセル部のＩ／Ｏセル並びにコア領域はＣＭＯＳ回路で構成され、前記入力用回路セルを通った入力信号の初段のトランジスタ回路は、前記コア領域に配置され、電源電圧側にＰチャネルトランジスタ、接地電位側にＮチャネルトランジスタが接続されたＣＭＯＳ回路で構成されていることを特徴とする半導体集積回路装置。」
　
（２）補正事項の整理
　本件補正における補正事項を整理すると以下のとおりである。
（２−１）補正事項１
　補正前の請求項１の「前記入力用回路セル部の入力用回路セルが、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成されるとともに」を、補正後の請求項１の「前記入力用回路セル部の入力用回路セルが、パッドに接続される保護抵抗とＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみで構成された第１の保護トランジスタ回路と、この保護抵抗と前記コア領域の初段のトランジスタ回路との間に設けられるＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみで構成された第２の保護トランジスタ回路とで構成されるとともに」と補正すること。
　
（２−２）補正事項２
　補正前の請求項１の「前記入力用回路セルを通った入力信号の初段のトランジスタ回路は、前記コア領域に配置されたＣＭＯＳ回路で構成されている」を、補正後の請求項１の「前記入力用回路セルを通った入力信号の初段のトランジスタ回路は、前記コア領域に配置され、電源電圧側にＰチャネルトランジスタ、接地電位側にＮチャネルトランジスタが接続されたＣＭＯＳ回路で構成されている」と補正すること。
　
（２−３）補正事項３
　補正前の明細書の００２９段落の「　【００２９】　【課題を解決するための手段】　この発明は、入力用回路セル部、Ｉ／Ｏセル部、コア領域を有する半導体集積回路装置において、前記入力用回路セル部の入力用回路セルが、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成されるとともに、前記Ｉ／Ｏセル部のＩ／Ｏセル並びにコア領域はＣＭＯＳ回路で構成され、前記入力用回路セルを通った入力信号の初段のトランジスタ回路は、前記コア領域に配置されたＣＭＯＳ回路で構成されていることを特徴とする。」を補正後の明細書の００２９段落の「　【００２９】　【課題を解決するための手段】　この発明は、入力用回路セル部、Ｉ／Ｏセル部、コア領域を有する半導体集積回路装置において、前記入力用回路セル部の入力用回路セルが、パッドに接続される保護抵抗とＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみで構成された第１の保護トランジスタ回路と、この保護抵抗と前記コア領域の初段のトランジスタ回路との間に設けられるＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみで構成された第２の保護トランジスタ回路とで構成されるとともに、前記Ｉ／Ｏセル部のＩ／Ｏセル並びにコア領域はＣＭＯＳ回路で構成され、前記入力用回路セルを通った入力信号の初段のトランジスタ回路は、前記コア領域に配置され、電源電圧側にＰチャネルトランジスタ、接地電位側にＮチャネルトランジスタが接続されたＣＭＯＳ回路で構成されていることを特徴とする。」と補正すること。
　
（３）補正の適否
（３−１）補正事項１
（３−１−１）新規事項の追加の有無について
　補正事項１についての補正後の「前記入力用回路セル部の入力用回路セル」は、例えば、「第１の保護トランジスタ回路」がＰチャネルトランジスタのみを用いて形成され、「第２の保護トランジスタ回路」がＮチャネルトランジスタのみを用いて形成されたものを含むものであるから、補正後の、「前記入力用回路セル部の入力用回路セル」は、ＰチャネルトランジスタとＮチャネルトランジスタの両方を用いて形成されるものを含むものとなっている。
　しかしながら、「前記入力用回路セル部の入力用回路セル」が、ＰチャネルトランジスタとＮチャネルトランジスタの両方を用いて形成されることは、願書に最初に添付した明細書又は、図面には、記載されておらず、かつ、それらの記載から自明なものでもない。
　したがって、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（３−１−２）補正の目的の適否について
　補正事項１についての補正は、上に述べたとおり特許法第１７条の２第３項に規定する要件を満たさないものであるが、仮に、当該要件を満たすものとした場合に、当該補正の目的の適否についてさらに検討する。
　補正事項１についての補正前においては、「前記入力用回路セル部の入力用回路セル」は、Ｎチャネルトランジスタのみを用いて形成されているか、Ｐチャネルトランジスタのみを用いて形成されているかのどちらかであり、ＮチャネルトランジスタとＰチャネルトランジスタの両方を用いて形成されているものを含まないことは明らかである。
　それに対して、補正後においては、上で検討したとおり、「前記入力用回路セル部の入力用回路セル」が、ＰチャネルトランジスタとＮチャネルトランジスタの両方を用いて形成されるものを含むものとなっている。
　よって、補正事項１についての補正は、特許請求の範囲を実質的に拡張するものである。
　また、補正事項１についての補正前においては、「前記入力用回路セル部の入力用回路セルが、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成」されるものであったのに対して、補正後には、「前記入力用回路セル部の入力用回路セル」が「保護抵抗」をも含むものとなっている。
　よって、補正事項１についての補正は、発明特定事項を追加するものであるから、特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。
　したがって、補正事項１についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該補正が、特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　したがって、補正事項１についての補正は、特許法第１７条の２第４項に規定する要件を満たさないものである。
　
（３−２）補正事項２
　補正事項２についての補正は、補正前の請求項１に係る発明における「初段のトランジスタ回路」という発明特定事項について、補正前には「ＣＭＯＳ回路」で構成されていたものを、補正後には「電源電圧側にＰチャネルトランジスタ、接地電位側にＮチャネルトランジスタが接続されたＣＭＯＳ回路」で構成されているものに変更する補正であり、補正前の発明特定事項を下位概念化するものであることは明らかであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、願書に最初に添付した明細書の００３５段落ないし００４７段落、並びに図４及び５には、「前記入力用回路セルを通った入力信号の初段のトランジスタ回路は、前記コア領域に配置され、電源電圧側にＰチャネルトランジスタ、接地電位側にＮチャネルトランジスタが接続されたＣＭＯＳ回路で構成されている」ことが記載されているから、補正事項２についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、補正事項２についての補正は適法になされたものである。
　
（３−３）補正事項３
　補正事項３についての補正は、補正事項１及び２についての補正により請求項１が補正されたことと整合を取るため、発明の詳細な説明において請求項１と同じ内容の補正を行ったものである。
　したがって、補正事項３についての補正は、上記（３−１−１）において検討したとおり、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（３−４）補正の適否についてのまとめ
　以上検討したとおり、補正事項１についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、また、仮に当該要件を満たすとしても同法１７条の２第４項に規定する要件を満たさないものである。また、補正事項３についての補正は、特許法第１７条の２第３項に規定する要件を満たさないものである。
　したがって、補正事項１及び３を含む本件補正は、特許法第１７条の２第３項、及び第４項の規定を満たさないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１８年４月１４日付けの手続補正は、上に述べたとおり却下されたので、本願の請求項１及び２に係る発明は、平成１７年１２月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりものであり、その内の請求項１に係る発明は、上記２．（１）の「（補正前）」の箇所に記載されたとおりのものである。
　
４．刊行物に記載された発明
（１）刊行物１
（１−１）それに対して、原査定の根拠となった平成１７年４月１９日付けで通知した拒絶の理由（以下、「拒絶の理由」という。）において引用した、本願の出願前に日本国内において頒布された特開平１１−１３５７１７号公報（以下、「刊行物１」という。）には、図１とともに、以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に関し、特に、入力バッファを静電気放電による破壊から保護することのできる半導体集積回路に関する。
【０００２】
【従来の技術】半導体パッケージに組み立てたり搬送したりする際に、静電気放電により、半導体装置の内部素子のー部が劣化あるいは破壊されることがある。このような破壊から集積回路を保護するために、ゲートアレイやスタンダードセル等のセミカスタム集積回路においては、ＬＳＩ設計用ライブラリの作成効率化のため、入力パッドと出力パッドとを区別せず、静電保護機能を含む入出力回路をあらかじめ用意した複数の共通なトランジスタを組み合わせることで構成する場合が多い。」
　「【００２８】本発明の第１の実施の形態は、例えば、図１に示すように、入出力パッド１、２毎に、同一のゲート長とゲート幅のＰチャネルトランジスタ３、４、５、６と、同一のゲート長とゲート幅のＮチャネルトランジスタ７、８、９、１０と、同一のサイズのＮウェル抵抗素子１１、１２、１３、１４とをあらかじめ複数準備してそれらを組み合わせて静電保護機能を有する入出力回路を構成する。
【００２９】入力回路部１５では、電源線１６と入力パッド１との間にＰチャネルトランジスタ３、４が接続される。接地線１７と入力パッド１との間にＮチャネルトランジスタ７、８とＮウェル抵抗素子１１、１２とがそれぞれ直列に接続される。Ｐチャネルトランジスタ３、４のゲート電極は電源線１６に接続され、Ｎチャネルトランジスタ７、８のゲート電極は接地線１７に接続される。
【００３０】Ｐチャネルトランジスタ３、Ｎチャネルトランジスタ７及びＮウェル抵抗素子１１によって入力保護回路１８が構成される。また、Ｐチャネルトランジスタ４、Ｎチャネルトランジスタ８及びＮウェル抵抗素子１２によって入力保護回路１９が構成される。
【００３１】入力保護回路１９のＮチャネルトランジスタ８とＮウェル抵抗素子１２の接続部は、内部回路２０内の入力部、例えば、内部回路２０内のＰチャネルトランジスタ２１のゲート電極と入力回路２０内のＮチャネルトランジスタ２２のゲート電極に接続される。
【００３２】一方、出力回路部２３では、電源線１６と出力パッド２との間にＰチャネルトランジスタ５、６が接続される。接地線１７と出力パッド２との間にＮチャネルトランジスタ９とＮウェル抵抗素子１３とが直列に接続される。Ｐチャネルトランジスタ５とＮチャネルトランジスタ９のそれぞれのゲート電極は内部回路２０に接続される。」
　「【００４８】また、入力回路にも、出力回路にも、好適な静電保護機能が実現できる回路構成であるので、レイアウト面積の増大を招くことなく、配線の切り替えのみで容易に入出力回路を構成できる。その結果、ゲートアレイやスタンダートセル等のセミカスタム集積回路に容易に適用することができる。」
　
　ここにおいて、「入力回路部１５」、「出力回路部２３」、及び「内部回路２０」は、ＣＭＯＳ回路で構成されていることが図１の記載から明らかである。また、図１において、「内部回路２０」の中に記載されているＣＭＯＳ回路であるＰチャネルトランジスタ２１とＮチャネルトランジスタ２２とからなる回路は、当該「内部回路２０」の中の初段のトランジスタ回路であることは明らかである。
　
（１−２）以上を総合すると、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が記載されているものと認められる。
　「入力回路部１５、出力回路部２３、内部回路２０を有する半導体集積回路において、前記入力回路部１５、出力回路部２３及び内部回路２０はＣＭＯＳ回路で構成され、前記入力回路部１５を通った入力信号の初段のトランジスタ回路は、内部回路２０に配置されたＣＭＯＳ回路で構成されていることを特徴とする半導体集積回路。」
　
（２）刊行物２
（２−１）拒絶の理由において引用した、本願の出願前に日本国内において頒布された特開平１０−３４０９９６号公報（以下、「刊行物２」という。）には、以下の事項が記載されている。
　「【０００４】ＭＯＳ型トランジスタを用いる半導体装置では、トランジスタが絶縁されたゲート電極を有するので、静電破壊には特に弱く、静電対策が必要なる理由であり、この破壊対策の一般的な方法としては、入力端子と入力回路間に保護回路を挿入することによって、この保護回路に過電圧を吸収させている。」
　「【００１８】本発明の目的は、上述の欠点に鑑みなされたものであり、静電気によって破壊されにくく、かつチップ面積に占める割合が小さい保護回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明の保護回路の特徴は、複数のｐチャネル型トランジスタのみの組み合わせからなる静電保護手段を有し、この静電保護手段がソース電極とゲート電極と基板電極とをそれぞれ高位側電源端子に接続した第１のｐチャネル型トランジスタのドレイン電極と、ドレイン電極を低位側電源に前記基板電極を高位側電源に接続した第２のｐチャネル型ＭＯＳトランジスタのドレイン電極およびゲート電極とを、外部端子および内部回路にそれぞれ共通接続する構成を備えることにある。」
　
（２−２）以上を総合すると、刊行物２には、以下の発明（以下、「刊行物２発明」という。）が記載されているものと認められる。
「ＭＯＳ型トランジスタを用いる半導体装置における入力端子と入力回路間に設けられる保護回路であって、複数のｐチャネル型トランジスタのみの組み合わせからなる静電保護手段を有する保護回路。」
　
（３）刊行物３
　拒絶の理由において引用した、本願の出願前に日本国内において頒布された特開昭６３−２３３４９号公報（以下、「刊行物３」という。）には、以下の事項が記載されている。
　「上述した従来のＣＭＯＳ半導体集積回路は、出力回路の最終段にＣＭＯＳインバータを有しているのでラッチアップを防止するためや動作速度を確保するためにどうしても面積が大きくなってしまうという欠点がある。」（第１頁右下欄第１７行ないし第２頁左上欄第１行）
　「いずれの実施例においても、ラッチアップや占有面積が特に問題となっていた最終段がｎＭＯＳトランジスタのみで成立っているため、比較的面積が少なくてすみ、ラッチアップも問題にならない。」（第２頁右上欄第１３行ないし第１７行）
　
（４）刊行物４
　拒絶の理由において引用した、本願の出願前に日本国内において頒布された特開平３−２０５８６４号公報（以下、「刊行物４」という。）には、以下の事項が記載されている。
　「本発明者らは、ＣＭＯＳ　ＬＳＩを電子回路パッケージに搭載する場合、出力バッファが同一導電型のＭＯＳトランジスタのみで構成されたＣＭＯＳ　ＬＳＩであれば、バイポーラＩＣからなるバッファを介して接栓端子に接続してやらなくてもラッチアップを起こさないのではないかとの着想を得、実験を行った。
　その結果、上記着想が正しいことを見出した。
　本発明は上記着想および知見に基づいてなされたもので、出力バッファが同一導電型のＭＯＳトランジスタのみで構成されているＣＭＯＳ　ＬＳＩを、直接もしくは抵抗素子を介して信号線によりパッケージの接栓端子部に接続させることを提案するものである。」（第２頁右下欄第７行ないし第２０行）
　
（５）刊行物５
　拒絶の理由において引用した、本願の出願前に日本国内において頒布された特開昭５９−１６７０３６号公報（以下、「刊行物５」という。）には、第３図ないし第６図とともに、以下の事項が記載されている。
　「本発明の構成を第６図にて説明する。中央部１の部分は内部論理部であり、周辺部２はパッドを含む入出力回路である。
　本発明では、チップ周辺４辺のうち少なくとも一辺（１２の部分）を入力回路のみ配置し、入力回路（第３図）と出力回路（第４図）のブロックサイズの差のトランジスタ領域及び配線領域として利用できない空き領域（第５図１１）をなくすことによってチップサイズを小さくできる。」（第２頁左上欄第９行ないし第１７行）
　
５．対比
　刊行物１発明の「半導体集積回路」が、本願発明の「半導体集積回路装置」に相当することは明らかである。
　また、刊行物１発明は、ゲートアレイやスタンダードセル等のセミカスタム集積回路に関する発明であるが、これらの集積回路においては、入出力回路をセルにより形成することは当業者の技術常識であるから、刊行物１発明における「入力回路部１５」、「出力回路部２３」もセルにより形成されていることが明らかである。
　したがって、刊行物１発明における「入力回路部１５」は、本願発明における「入力用回路セル」に相当するものである。
　また、ゲートアレイやスタンダードセル等のセミカスタム集積回路においては、入出力以外の本体をなす回路を、入出力回路が形成されるセルと別の領域に形成することは当業者における技術常識であるから、刊行物１発明における「内部回路２０」が、入出力回路が形成されるセルと別の領域に形成されていることは明らかである。そして、本願発明の「コア領域」も入出力回路が形成されるセルと別の領域に形成され、入出力以外の本体をなす回路が形成される領域であるから、刊行物１発明において、「内部回路２０」が形成されている領域が、本願発明の「コア領域」に相当するものである。
　
　したがって、本願発明と刊行物１発明とを比較すると、両者は、
　「コア領域を有する半導体集積回路装置において、入力用回路セルが、トランジスタを用いて構成されるとともに、コア領域はＣＭＯＳ回路で構成され、前記入力用回路セルを通った入力信号の初段のトランジスタ回路は、前記コア領域に配置されたＣＭＯＳ回路で構成されていることを特徴とする半導体集積回路装置。」
　
　である点で一致し、以下の４点で相違する。
（相違点１）
　本願発明は、「入力用回路セル部」、及び「Ｉ／Ｏセル部」を有しているのに対して、刊行物１発明はそのような構成となっていることが特定されていない点。
　
（相違点２）
　本願発明は、「入力用回路セル」が「前記入力用回路セル部」に存在するのに対して、刊行物１発明は、「入力回路部１５」がどこに存在するかについて特定されていない点。
　
（相違点３）
　本願発明は、「入力用回路セルが、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成される」のに対して、刊行物１発明は、「入力回路部１５」が「ＣＭＯＳ回路で構成され」ている点。
　
（相違点４）
　本願発明は、「前記Ｉ／Ｏセル部のＩ／ＯセルはＣＭＯＳ回路で構成され」るのに対して、刊行物１発明では、そのような特定がなされていない点。
　
６．当審における判断
（１）相違点１について
　一般に、半導体集積回路装置において、「入力用回路セル」が多数まとめて形成される領域、すなわち「入力用回路セル部」と、「Ｉ／Ｏセル」が多数まとめて形成される領域、すなわち「Ｉ／Ｏセル部」とを設けることは、当業者における慣用技術である。例えば、刊行物５の第６図には、本願発明の「入力用回路セル」に相当する「入力回路」が集積回路の一辺（１２の部分）に多数まとめて形成されており、本願発明の「Ｉ／Ｏセル」に相当する「入出力回路」が集積回路の他の辺に多数まとめて形成されている。
　また、本願の出願前に日本国内において頒布された特開平４−１９６２６５号公報の第１図には、本願発明の「入力用回路セル」、「Ｉ／Ｏセル」に各々相当する「入力バッファ２」、「入出力バッファ４」がＬＳＩチップの４辺に多数まとめて配置されている。
　したがって、刊行物１発明において、本願発明の如く、「入力用回路セル部」及び「Ｉ／Ｏセル部」を設けることは、当業者であれば容易に想到し得た事項である。
　
（２）相違点２について
　上記（１）において検討したとおり、刊行物１発明において「入力用回路セル部」及び「Ｉ／Ｏセル部」を設けることは当業者が容易に想到し得た事項であるから、その際、入力用の回路である「入力回路部１５」を「入力用回路セル部」に設けるようにすることは、当業者であれば当然になし得た事項である。
　
（３）相違点３について
　上記４．（２−２）において検討したとおり、刊行物２には、刊行物２発明が記載されており、刊行物１発明と刊行物２発明とは、ともにＭＯＳ型トランジスタを用いる半導体装置に関するものであって、技術分野が共通している。そして、ＭＯＳトランジスタを用いた回路が静電気によって破壊されやすい欠点を有することは、当業者における技術常識であり、また、チップ面積を小さくすることは半導体分野の技術者が不断に抱いている技術課題であるから、刊行物１発明においても、刊行物２発明が解決しようとする課題である、静電気によって破壊されにくく、かつチップ面積に占める割合が小さい保護回路を提供するという課題が存在していることは、当業者であれば即座に想起し得るところである。
　したがって、刊行物１発明と刊行物２発明とを組み合わせ、刊行物１発明の「入力回路部１５」を「ｐチャネル型トランジスタ」のみで形成すること、すなわち、本願発明の如く、「入力用回路セルが、ＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみを用いて構成される」ようにすることは、当業者が容易に想到し得た事項である。
　
（４）相違点４について
　上記（１）において検討したとおり、刊行物１発明において「入力用回路セル部」及び「Ｉ／Ｏセル部」を設けることは当業者が容易に想到し得た事項である。
　そして、刊行物１発明は、元よりＣＭＯＳ回路で構成された半導体集積回路に関する技術であるから、「ｐチャネル型トランジスタ」のみで形成する領域である「入力回路部１５」以外をＣＭＯＳ回路で構成することは、当業者が当然になし得た事項である。
　したがって、刊行物１発明において、本願発明の如く、「前記Ｉ／Ｏセル部のＩ／ＯセルはＣＭＯＳ回路で構成され」るようにすることは、当業者が当然になし得た事項である。
　
（５）補足事項
　なお、請求人は、平成２０年３月２４日付けの回答書において、「本願発明は、ラッチアップ耐性を考慮し、チップサイズの縮小化を図るために、第1の保護トランジスタ回路並びに第２の保護トランジスタ回路の双方をＮチャネルまたはＰチャネルのどちらか一方のトランジスタのみで構成したものであります。このような本願発明の課題ならびにそれを解決するための特徴については、何ら開示も示唆もない引用文献１から本願発明は容易に想到できたものとは認められません。」と主張しているので、これについて付言する。
　請求人の主張するとおり、刊行物１及び刊行物２は、いずれもラッチアップについて言及していないが、一般に、ＣＭＯＳ回路において、ラッチアップが問題となり面積が大きくなってしまうこと、及びＮチャネル又はＰチャネルのどちらか一方のトランジスタのみを用いれば、ラッチアップが問題とならないことは、例えば刊行物３の「上述した従来のＣＭＯＳ半導体集積回路は、出力回路の最終段にＣＭＯＳインバータを有しているのでラッチアップを防止するためや動作速度を確保するためにどうしても面積が大きくなってしまうという欠点がある。」（第１頁右下欄第１７行ないし第２頁左上欄第１行）、及び「いずれの実施例においても、ラッチアップや占有面積が特に問題となっていた最終段がｎＭＯＳトランジスタのみで成立っているため、比較的面積が少なくてすみ、ラッチアップも問題にならない。」（第２頁右上欄第１３行ないし第１７行）という記載、並びに刊行物４の「本発明者らは、ＣＭＯＳ　ＬＳＩを電子回路パッケージに搭載する場合、出力バッファが同一導電型のＭＯＳトランジスタのみで構成されたＣＭＯＳ　ＬＳＩであれば、バイポーラＩＣからなるバッファを介して接栓端子に接続してやらなくてもラッチアップを起こさないのではないかとの着想を得、実験を行った。　その結果、上記着想が正しいことを見出した。　本発明は上記着想および知見に基づいてなされたもので、出力バッファが同一導電型のＭＯＳトランジスタのみで構成されているＣＭＯＳ　ＬＳＩを、直接もしくは抵抗素子を介して信号線によりパッケージの接栓端子部に接続させることを提案するものである。」（第２頁右下欄第７行ないし第２０行）という記載からも明らかなように、当業者における技術常識ともいえるものであるから、出願人が主張するような課題や効果は当業者が当然に予測することができたものにすぎない。
　
（６）判断についてのまとめ
　以上、検討したとおり、本願発明は、刊行物１及び２に記載された発明に基づいて、当業者が、刊行物３ないし５、及び特開平４−１９６２６５号公報に記載された慣用技術や技術常識を勘案することにより容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。