【手続補正書】
【提出日】令和1年5月22日(2019.5.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路における強誘電体ランダムアクセスメモリ（ＦＲＡＭ）アレイにストアされる内容を更新する方法であって、前記ＦＲＡＭアレイが、行及び列に配されるメモリセルを含み、前記ＦＲＡＭアレイの各メモリセルが、通常動作モードにおいて２トランジスタ２コンデンサ（２Ｔ２Ｃ）メモリセルとして動作可能であり、更新モードにおいて第１及び第２の１トランジスタ１コンデンサ（１Ｔ１Ｃ）ハーフセルとして動作可能であり、前記方法が、
複数の前記メモリセルの各メモリセルにおいて相補分極状態として第１のデータセットをストアすることと、
前記ＦＲＡＭアレイを前記更新モードにすることと、
選択される複数の前記メモリセルの各メモリセルの前記第２のハーフセルにおいて第２のデータセットを書き込むことと、
前記第２のデータセットを検証することと、
前記第２のデータセットを成功裏に検証することに応答して、前記選択された複数のメモリセルの各メモリセルの前記第１のハーフセルに前記第２のデータセットの論理的相補を書き込むことと、
次いで、前記ＦＲＡＭアレイを前記通常動作モードにすることと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記検証することが前記第２のデータセットにおける誤りを示すことに応答して、前記選択された複数のメモリセルの各メモリセルの前記第２のハーフセルに前記第１のデータセットを書き込むことを更に含む、方法。
【請求項３】
請求項２に記載の方法であって、
前記検証することが、
前記選択された複数のメモリセルの前記第２のハーフセルから前記第２のデータセットを読み出すことと、
読み出された前記第２のデータセットに対して数値的データ検証を実行することと、
を含む、方法。
【請求項４】
請求項２に記載の方法であって、
ネットワークリンクを介して更新ソースから前記第２のデータセットを受け取ることと、
前記検証することが前記第２のデータセットにおける誤りを示すことに応答して、前記更新ソースに失敗した検証を通知することと、
を更に含む、方法。
【請求項５】
請求項１に記載の方法であって、
前記通常動作モードにおいて、行アドレスに応答してメモリセルの行を選択することと、
前記選択された行における１つ又は複数のメモリセルの内容を感知することと、
を更に含む、方法。
【請求項６】
請求項５に記載の方法であって、
メモリセルの各行に対し、前記行の前記第１のハーフセルが第１の行アドレス値に関連付けられ、前記行の前記第２のハーフセルが前記第１の行アドレス値から単一行アドレスビットだけ異なる第２の行アドレス値に関連付けられ、
前記単一行アドレスビットが、前記通常動作モードにおける前記選択することにおいてマスクされる、方法。
【請求項７】
請求項６に記載の方法であって、
前記感知することが、前記選択された行の前記１つ又は複数のメモリセルの、それぞれ、前記第１及び第２のハーフセルに結合される第１のビットラインと第２のビットラインとの間の差動信号を感知することを含む、方法。
【請求項８】
請求項６に記載の方法であって、
前記検証することが、
前記選択された複数のメモリセルの前記第２のハーフセルから前記第２のデータセットを読み出すことと、
読み出された前記第２のデータセットに対して数値的データ検証を実行することと、
を含み、
前記読み出すことが、
前記単一行アドレスビットを含む行アドレスに対応するメモリセルの行において前記第２のハーフセルを選択することと、
前記選択された行における１つ又は複数のメモリセルの前記第２のハーフセルに結合される第２のビットラインにおける信号を基準電圧と比較することと、
を含む、方法。
【請求項９】
請求項５に記載の方法であって、
前記ＦＲＡＭメモリの内容が、実行可能プログラム命令に対応し、
前記方法が、前記１つ又は複数メモリセルの前記感知された内容に対応するプログラム命令を実行するためにプログラマブルロジックを動作させることを更に含む、方法。
【請求項１０】
集積回路であって、
実行可能なプログラムコードを格納し、通常動作モードにおいて２トランジスタ２コンデンサ（２Ｔ２Ｃ）メモリとしてのみ動作可能であり、更新モードにおいて１トランジスタ１コンデンサ（１Ｔ１Ｃ）メモリとしてのみ動作可能である強誘電体ランダムアクセスメモリ（ＦＲＡＭ）であって、
行及び列に配されるメモリセルのアレイであって、各列における前記メモリセルが第１及び第２のビットラインに結合され、前記アレイにおける各メモリセルが第１及び第２のハーフセルを含み、前記第１及び第２のハーフセルの各々が強誘電体コンデンサとパストランジスタとを含む、前記メモリセルのアレイと、
複数の感知アンプであって、各々が、メモリセルの列に関連付けられ、当該列に対する前記第１及び第２のビットラインに結合される、前記複数の感知アンプと、
を含む、前記ＦＲＡＭと、
一連の動作によって、前記実行可能なプログラムコードを更新するように前記ＦＲＡＭに結合される論理回路要素であって、前記一連の動作が、
複数の前記メモリセルの各メモリセルにおける相補分極状態として前記実行可能なプログラムコードを格納することと、
前記ＦＲＡＭを前記更新モードにすることと、
選択される複数の前記メモリセルの各メモリセルの前記第２のハーフセルに更新された実行可能なプログラムコードを書き込むことと、
前記更新された実行可能なプログラムコードを検証することと、
前記更新された実行可能なプログラムコードを成功裏に検証することに応答して、前記選択された複数のメモリセルの各メモリセルの前記第１のハーフセルに前記更新された実行可能なプログラムコードの論理的相補を書き込むことと、
次いで、前記ＦＲＡＭを前記通常動作モードにすることと、
を含む、前記論理回路要素と、
を含む、集積回路。
【請求項１１】
請求項１０に記載の集積回路であって、
前記ＦＲＡＭが、行アドレス値をデコードし、前記行アドレス値に応答してメモリセルの前記アレイの行のためのワードラインに通電するデコード回路要素を更に含み、
メモリセルの各行に対して、当該行における前記第１のハーフセルの各々の前記パストランジスタが、第１のワードライン信号に応答して、前記第１のハーフセルの強誘電体コンデンサのプレートを第１の行アドレス値に関連付られて前記行における前記メモリセルの前記第１のハーフセル間で共有される前記第１のビットラインに結合し、
メモリセルの各行に対して、当該行における前記第２のハーフセルの各々の前記パストランジスタが、第２のワードライン信号に応答して、前記第２のハーフセルの強誘電体コンデンサのプレートを第２の行アドレス値に関連付られて前記行における前記メモリセルの前記第２のハーフセル間で共有される前記第２のビットラインに結合し、
同じ行に対する前記第１及び第２の行アドレス値が、単一行アドレスビットだけ互いに異なる、集積回路。
【請求項１２】
請求項１１に記載の集積回路であって、
前記論理回路要素が、前記通常動作モードにおいて、一連の動作によって１つ又は複数のメモリセルの内容を読み出すよう前記ＦＲＡＭを制御し、前記一連の動作が、
前記デコード回路要素に行アドレスを印加することと、
前記単一行アドレスビットをマスクしながら、前記行アドレスに対応するメモリセルの前記アレイの行を選択するように前記デコード回路要素を制御することと、
前記第１のビットラインと前記第２のビットラインとの間の差動信号を感知するように前記複数の感知アンプの１つ又は複数を動作させること、
を含み、
前記更新モードにおいて、前記検証することが、
前記デコード回路要素に行アドレスを印加することと、
前記単一行アドレスビットを含む前記行アドレスに対応するメモリセルの前記アレイの行を選択するように前記デコード回路要素を制御することと、
前記第２ビットラインにおける信号を基準電圧と比較するように前記複数の感知アンプの１つ又は複数を動作させることと、
によって、前記選択された複数のメモリセルの前記第２のハーフセルから前記更新された実行可能なプログラムコードを読み出すことを含む、集積回路。
【請求項１３】
請求項１２に記載の集積回路であって、
前記ＦＲＡＭが、前記単一行アドレスビットに応答して、前記更新モードにおいて前記列の各列の前記第１及び第２のビットラインの一方に基準電圧を結合する回路要素を更に含む、集積回路。
【請求項１４】
請求項１０に記載の方法であって、
前記ＦＲＡＭに格納され、前記ＦＲＡＭから引き出されるプログラム命令を実行するプログラマブル論理を更に含み、
前記論理回路要素が、前記ＦＲＡＭの内容を更新するように前記ＦＲＡＭを制御し、前記通常動作モードにおいて、前記ＦＲＡＭにデータを格納し、前記ＦＲＡＭからデータを引き出すメモリコントローラ論理を含む、集積回路。
【請求項１５】
請求項１０に記載の集積回路であって、
前記一連の動作が、前記検証することが前記更新された実行可能なプログラムコードにおける誤りを示すことに応答して、前記選択された複数のメモリセルの各メモリセルの前記第２のハーフセルに前記実行可能なプログラムコードを書き込むことを更に含む、集積回路。
【請求項１６】
請求項１５に記載の集積回路であって、
前記検証することが、
前記選択された複数のメモリセルの前記第２のハーフセルから前記更新された実行可能なプログラムコードを読み出すことと、
読み出された前記更新された実高可能なプログラムコードに対して数値的データ検証を実行することと、
を含む、集積回路。
【請求項１７】
集積回路であって、
実行可能なプログラムコードを格納する不揮発性メモリであって、
行及び列に配されるメモリセルのアレイであって、各メモリセルが、各々が不揮発性メモリ要素を含む第１及び第２のハーフセルを含み、前記第１のハーフセルが、アクセスされるとき第１のビットラインに結合され、前記第２のハーフセルが、アクセスされるとき第２のビットラインに結合され、前記第１及び第２のビットラインが、前記アレイの同じ列のメモリセルにより共有される、前記メモリセルのアレイと、
複数の感知アンプであって、各々が、メモリセルの列に関連付られ、当該列のための前記第１及び第２のビットラインに結合される、前記複数の感知アンプと、
を含む、前記不揮発性メモリと、
一連の動作によって前記実行可能なプログラムコードを更新するように前記メモリに結合される論理回路要素であって、前記一連の動作が、
複数の前記メモリセルの各メモリセルにおける相補データ状態として前記実行可能なプログラムコードを格納することと、
前記メモリを単に更新モードにすることであって、前記更新モードにおいて各メモリセルの前記第１及び第２のハーフセルが別々にアクセスされる、前記更新モードにすることと、
選択される複数の前記メモリセルの各メモリセルの前記第２のハーフセルに更新された実行可能なプログラムコードを書き込むことと、
前記更新された実行可能なプログラムコードを検証することと、
前記更新された実行可能なプログラムコードを成功裏に検証することに応答して、前記選択された複数のメモリセルの各メモリセルの前記第１のハーフセルに前記更新された実行可能なプログラムコードの論理的相補を書き込むことと、
前記メモリを単に通常動作モードにすることであって、前記通常動作モードにおいて、アクセスされるメモリセルの前記第１及び第２のハーフセルが、対応する列に対して、それぞれ、前記第１及び第２のビットラインに結合される、前記通常動作モードにすることと、
を含む、前記論理回路要素と、
を含む、集積回路。