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　平成　６年特許願第１３７４５１号「システムメモリを有するバスをベースにしたコンピュータシステムに使用するためのマスタバスマスタおよびバスをベースにしたコンピュータシステム」拒絶査定不服審判事件〔平成　７年　３月　３日出願公開、特開平　７−　５６８４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成６年６月２０日（パリ条約による優先権主張１９９３年６月２２日、米国）の出願であって、平成１７年４月１２日付けで拒絶査定され、これに対し、同年７月５日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がされたものである。
　
第２．平成１７年７月５日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１７年７月５日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１．本件補正後の本願発明
　本件補正により、特許請求の範囲の請求項１４は次のとおりに補正された。
　
　　【請求項１４】　バスをベースにしたコンピュータシステムにおいて、キャッシュするバスマスタによる不必要なデータ伝送を防止する方法であって、
　ａ）制御ラインに第１の初期論理状態を与えるステップと、
　ｂ）前記キャッシュするバスマスタを前記制御ラインに結合するステップと、
　ｃ）第２のバスマスタを前記制御ラインに結合するステップと、
　ｄ）前記第２のバスマスタが現時点においてデータをキャッシュしている場合には、前記第２のバスマスタが前記制御ラインを第２の状態へと駆動するようにするステップと、
　ｅ）前記第２のバスマスタが現時点においてデータをキャッシュしていない場合には、前記第２のバスマスタが前記制御ラインを前記第１の状態へと駆動するようにするステップと、
　ｆ）前記制御ラインが前記第１の状態にあるか前記第２の状態にあるかを前記キャッシュするバスマスタが検出するようにするステップと、
　ｇ）前記制御ラインが前記第２の状態にあるときのみ、前記キャッシュするバスマスタが、前記キャッシュするバスマスタにより修正されたデータを前記バスを介して広く伝えるようにするステップとを含む、方法。
　
　前記補正は、請求項１４に係る発明を特定するために必要な事項である「修正」について、「前記キャッシュするバスマスタにより」との限定を付加し、「伝える」について、「前記バスを介して広く」との限定を付加するものであって、平成６年改正前特許法第１７条の２第３項第２号の特許請求の範囲の減縮を目的とするものである。
　そこで、本件補正後における前記請求項１４に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たすか）について、以下に検討する。
　
２．刊行物記載発明
　原査定の拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平０２−０４７７５６号公報（平成２年２月１６日出願公開。以下、「刊行物１」という。）には、図面とともに以下の技術事項が記載されている。
　
　キヤツシユ整合性の問題に対しては、従来技術による解決策がいくつか存在する。これらの各解決策は、“書込み”の全部または１部を全メモリにすつかり書込むことにより問題解決を試みる。これら全書込み（ｗｒｉｔｅ−ｔｈｒｏｕｇｈ：ライトスルー）は、他のキヤツシユに通知し同じブロツクを無効にするのに使用される。しかしながら、解決を試みる方策の各々は、キヤツシユ・ヒツト比及びバス利用度に影響する１つまたはそれ以上の問題を有する。
　従来技術の解決策は３種類に分類できる。即ち、（１）ライト・スルー（全書込み）、（２）グローバル・デイレクトリ（総括的辞書：ｑｌｏｂａｌ　ｄｉｒｅｃｔｏｒｙ）及び（３）ライト・インバリデート（書込み無効）。
　ライト・スルー構成は（ｓｃｈｅｍｅ）は、実現は最も簡単であるが、しかし、その有効性はまた最小である。この機構では全“書込み”は、キヤツシユを通じ全ＲＡＭに向けられる。すべての他のキヤツシユ制御器はバス（即ちスノープをモニタし、いかなる“書込み”でもそれらのキヤツシユでヒツトすれば、その対応エントリ（項目）を無効にする。その結果の“書込み”に不一致となるデータは全て、無効とされる。かくして、整合性問題は解決される。しかしながら、全ての“書込み”は全（グローバル）ＲＡＭに通される故に、バス利用度は実質的に増加する。
（第２頁右下欄第１７行−第３頁右上欄第３行）
　
　グローバル・デイレクトリ（辞書）機構は、主メモリ及びメモリ制御器の各ブロツクに対し余分のビツトを使用し、いくつかのプロセツサが各ブロツクをキヤツシユ・（蓄積）しているかと云うことに関する情報を維持する。…（中略）…
　“ライト・インバリデート”機構は、他のキヤツシユに在るかもしれないブロツクを無効にするためにのみ全書込み（ライト・スルー）する。この機構の１つの可能な実現は、存在する同じコピーを無効にするため第１“書込み”でライト・スルーを演ずることであろうがしかし、つぎの“書込み”はキヤツシユにのみ書込まれる。新問題はこの変更で生ずる。“書込み”がキヤツシユに対してのみである時には、そのブロツクは“ダーテイ”になる（それは、キヤツシユ内において全ＲＡＭ内で同じでない）。他のプロセツサがそのブロツクを要求すれば、保有プロセツサはＲＡＭを抑止し、そのブロツク自体を供給するか、または、要求プロセツサを停止し、全ＲＡＭにそのブロツクを書込みし、それから、要求プロセツサに再びブロツクを要求させるようにしなければならない。このスノープ（ｓｎｏｏｐ）要求は長たらしく、また、多くのバス・アクセスを用いるが、キヤツシユ整合性維持のために必要である。
（第３頁右上欄第１７行−同頁右下欄第６行）
　
　第１図を参照するに、１０と指定された多重プロセツサ・システムの構成図が図示される。そのシステム１０は、システム・バス１４により一連のＣＰＵ１６に接続される全ＲＡＭ１２を持つ。一連のＣＰＵ１６の各々は、それに関連するキヤツシユ・メモリ２２を有する。キヤツシユ・メモリ２２は、共用（ＳＨＡＲＥＤ）バス・ライン２４及びＩＮＶ（無効にする）バス・ライン２６の両方により相互接続される。キヤツシユ・メモリ２２は、ＩＮＨＩＢＩＴ（抑止）バス・ライン１８及びＴＣＯＭＰバスライン２０によりＲＡＭ１２へ接続される。
　ＳＨＡＲＥＤバス・ライン２４はオープン・コレクタ・ラインであり、どのキヤツシユ制御器（第２図のエレメント３０）もそれを低に駆動しない時には、高にされる。他のライト・バツク機能のように各プロセツサに関連するキヤツシユ制御器は、バス上のあらゆるアクセスをモニタ（スノープ）する。スノープがヒツトしたら（即ち、ある他のプロセツサが、このスノープするキヤツシユで有効なあるデータを要求していれば）ヒツト・キヤツシユ制御器はＳＨＡＲＥＤバス・ライン２４を主張する。要求するプロセツサは、そこで、そのデータ・ブロツクを“共用”とマーク（ｍａｒｋ）する。要求するプロセツサがそこでそのブロツクに書込むとしたら、そのブロツクの全ての他のコピーを無効にするように、それはライト・スルーしなければならない。しかしながら、ＳＨＡＲＥＤバス・ライン２４が読出しを主張しなければ、データは“オンリ”（ｏｎｌｙ）とマークされ、以下の“書込み”はライト・スルーされない。
　“共用”の場合には、読出し及び書込みデータは、前に説明されたライト・バツク機能と同じ多くのサイクルを必要とする。しかし“非共用”の場合には、システム１０はシステム・バスのアクセスを１回少なく使用する。他のキヤツシユ２２がいづれも要求データ・ブロツクを含まないとすれば、要求するプロセツサは新データを“オンリ”とマークするであろう。そこでそのプロセツサ１６がそのブロツクを書込むときは、プロセツサはライト・スルーはしないものである。それは自分のキヤツシユにのみ書込み、他のバス・サイクルは用いないであろう。
　上述の従来技術のシステムは、データが共用と仮定してそれを読出し、常に一度はそれをライト・スルーする。本発明においてはシステム１０は、ＳＨＡＲＥＤバス・ライン２４に供給されるキヤツシユ間連絡により、各データ・ブロツクが共用か否かを知るので、“共用”データに対しライト・スルーするだけである。“非共用”データのライト・スルーは、ＳＨＡＲＥＤバス・ライン２４の使用により除去される。
（第４頁左下欄第３行−第５頁左上欄第１６行）
　
　特に第２図を参照するに、バス・ライン１８、２０、２４及び２６にインタフエースのための各ＣＰＵに関連する論理の構成図が図示される。この論理の３個の主ユニツトは第２図に見られる。即ち、キヤツシユ３２、キヤツシユ制御器３０、及びスノープ制御器３４である。プロセツサ、標準バス・インタフエース等のようなＣＰＵの他のセクシヨンは、当業技術者には通常知られているから第２図には図示されない。
　キヤツシユ３２のキヤツシユ論理ユニツトは、キヤツシユ・アドレスの上半部を収容するキヤツシユ・タグ（ｔａｇ）ＲＡＭ４０、ブロツクの状態を示すブロツクあたり２ビツトを収容するキヤツシユ状態ビツト論理４２及び、キヤツシユ・データを収容するキヤツシユ・データＲＡＭ４４を含む。アドレス・ライン３６でキヤツシユ３２にくる全部のアドレスの“インデツクス”とラベルを付けられた下位部分は、キヤツシユ論理ユニツト４０、４２、及び４４をアドレスする。コンパレータ（比較器）５０は、キヤツシユ・タグ・ＲＡＭ４０より供給される入力及びアドレス・ライン３６の上位部分より供給される他の入力を有する。…（中略）…
　キヤツシユ制御器３０は、そのブロツクに対する論理回路４２よりキヤツシユ状態ビツトを調べ、適切な処置を行なう。例えば、アクセスが“ライト−ヒツト”であり、ブロツク状態が“オンリ”であれば、キヤツシユ制御器３０はキヤツシユ３２に書込むだけである。ブロツク状態が“共用”であるとすれば、キヤツシユ制御器３０はキヤツシユ３２に書込まなければならず、また、システム・バス１４にライト・スルーしなければならない。
　スノープ制御器３４は、システム・バス・ライン１４のアドレス・ストローブ・ライン（“ＡＳ”とラベルされる）を監視する。“ＡＳ”が権利を主張されている時には、それは、他のＣＰＵがシステム・バス・ラインをアクセスしていることを意味する。全キヤツシユはキヤツシユ整合性を維持するため、バス上で調査（ｓｎｏｏｐ）しなければならないから、スノープ制御器３４は、他のＣＰＵによるバス・アクセスのためのキヤツシユを介して“Ｂｕｓ　Ａｄｄｒ（バス・アドレス）”ラインを走行（ｒｕｎ）させなければならない。これを実行するため、スノープ制御器３４は、“ＣＰＵ／ｓｎｏｏｐ”ライン３８を低に駆動することにより、“ＣＰＵ　Ａｄｄｒ”ラインを使用禁止（デイスエーブル）にし、また、“ＢｕｓＡｄｄｒ”ライン３７をアドレス・ライン３６上でイネーブルにする。スノープ制御器３４は、また、“スノープがバスを保有”するライン３９を主張し、次のキヤツシユ・アクセスがスノープであることをキヤツシユ制御器３０に通知する。
　“Ｂｕｓ　Ａｄｄｒ（バス・アドレス）”３７ラインが“Ａｄｄｒ”ライン３６にたいしイネーブルにされた時に、キヤツシユ３２は上述したようにチエツクされる。スノープがキヤツシユ３２において“ヒツト”であれば、キヤツシユ制御器３０はヒツト・ブロツクのキヤツシユ状態ビツト４２をチエツクし、それから再び適当な処置を行なう。例えば、ヒツトが“読出し共用（ｒｅａｄ　ｓｈａｒｅｄ）”であれば、キヤツシユ制御器３０は“共用（ｓｈａｒｅｄ）”バス・ライン２４を引き出し、要求するＣＰＵはデータ項（ｉｔｅｍ）を“共用”としてキヤツシユ（蓄積）すべきであるとＣＰＵに通知させるようにする。若し“ヒツト”キヤツシユ・ブロツクが“ダーデイ（ｄｉｒｔｙ）であれば、キヤツシユ制御器３０は“ＩＮＨＩＢＩＴ”バス・ライン１８（ＲＡＭ１２に応答させないため）を主張し、それから、“ダーデイ”データ自体を供給する。最終的にはキヤツシユ制御器３０は、“共用”としてそのブロツクをリセツトするのである。
（第５頁右下欄第１４行−第６頁右下欄第９行）
　
　これらの記載によれば、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されている。
　
　システム・バス１４により一連のプロセッサ１６に接続されるＲＡＭ１２を持ち、一連のプロセッサ１６の各々は、それに関連するキャッシュ・メモリ２２を有し、キャッシュ・メモリ２２は、ＳＨＡＲＥＤ（共用）バス・ライン２４及びＩＮＶ（無効にする）バス・ライン２６の両方により相互接続され、キャッシュ・メモリ２２は、ＩＮＨＩＢＩＴ（抑止）バス・ライン１８及びＴＣＯＭＰバス・ライン２０によりＲＡＭ１２へ接続される多重プロセッサ・システム１０であって、
　ＳＨＡＲＥＤバス・ライン２４はオープン・コレクタ・ラインであり、どのキャッシュ制御器３０もそれを低に駆動しない時には、高にされ、各プロセッサに関連するキャッシュ制御器は、バス上のあらゆるアクセスをモニタ（スノープ）し、スノープがヒットしたら（即ち、ある他のプロセッサが、このスノープするキャッシュで有効なあるデータを要求していれば）キャッシュ制御器３０はＳＨＡＲＥＤバス・ライン２４を主張し、要求するプロセッサは、そこで、そのデータ・ブロックを“共用”とマーク（ｍａｒｋ）し、要求するプロセッサがそこでそのブロックに書き込むとしたら、そのブロックの全ての他のコピーを無効にするように、ライト・スルーし、ＳＨＡＲＥＤバス・ライン２４が読み出しを主張しなければ、データは“オンリ”（ｏｎｌｙ）とマークされ、以下の書き込みはライト・スルーせず、プロセッサ・システム１０は、ＳＨＡＲＥＤバス・ライン２４に供給されるキャッシュ間連絡により、各データ・ブロックが共用か否かを知るので、“共用”データに対しライト・スルーするだけであり、“非共用”データのライト・スルーは、ＳＨＡＲＥＤバス・ライン２４の使用により除去され、
　各プロセッサ１６に関連する、３個の主ユニットはキャッシュ３２、キャッシュ制御器３０、及びスノープ制御器３４であり、
　キャッシュ３２のキャッシュ論理ユニットは、キャッシュ・アドレスの上半部を収容するキャッシュ・タグ（ｔａｇ）ＲＡＭ４０、ブロックの状態を示すブロックあたり２ビットを収容するキャッシュ状態ビット論理４２及び、キャッシュ・データを収容するキャッシュ・データＲＡＭ４４を含み、
　キャッシュ制御器３０は、キャッシュ状態ビットを調べ、適切な処置を行い、例えば、アクセスが“ライト−ヒット”であり、ブロック状態が“オンリ”であれば、キャッシュ制御器３０はキャッシュ３２に書き込むだけであり、ブロック状態が“共用”であるとすれば、キャッシュ制御器３０はキャッシュ３２に書き込み、また、システム・バス１４にライト・スルーし、例えば、ヒットが“読出し共用（ｒｅａｄ　ｓｈａｒｅｄ）”であれば、キャッシュ制御器３０は“共用（ｓｈａｒｅｄ）”バス・ライン２４を引き出し、要求するＣＰＵはデータ項（ｉｔｅｍ）を“共用”としてキャッシュ（蓄積）すべきであるとＣＰＵに通知させるようにし、
　スノープ制御器３４は、システム・バス１４のアドレス・ストローブ・ライン（“ＡＳ”とラベルされる）を監視し、“ＡＳ”が権利を主張されている時には、それは、他のプロセッサがシステム・バスをアクセスしていることを意味し、全キャッシュはキャッシュ整合性を維持するため、バス上で調査（ｓｎｏｏｐ）しなければならず、スノープ制御器３４は、“Ｂｕｓ　Ａｄｄｒ（バス・アドレス）”３７ラインを“Ａｄｄｒ”ライン３６に対してイネーブルにし、また、“スノープがバスを保有”するライン３９を主張し、次のキャッシュ・アクセスがスノープであることをキャッシュ制御器３０に通知する、
プロセッサ・システム１０。
　
３．対比
　本願補正発明を、刊行物１記載発明と比較する。
　刊行物１記載発明において、「プロセッサ・システム１０」がバスをベースにしたコンピュータシステムであること、及び、各プロセッサ１６はシステム・バス１４上でバスマスタとして動作することは明らかである。
　
　刊行物１記載発明において、各プロセッサ１６のキャッシュ制御器３０は、ある他のプロセッサ１６が、キャッシュ３２で有効なあるデータを要求していれば、ＳＨＡＲＥＤバス・ライン２４を主張しているから、刊行物１記載発明の「ＳＨＡＲＥＤバス・ライン２４」、「要求するプロセッサ」、及び「各プロセッサ」は、それぞれ、本願補正発明の「制御ライン」、「キャッシュするバスマスタ」、及び「第２のバスマスタ」に相当する。
　
　刊行物１記載発明において、ＳＨＡＲＥＤバス・ライン２４はオープン・コレクタ・ラインであり、どのプロセッサもそれを低に駆動しないときは高であるから、ＳＨＡＲＥＤバス・ライン２４の初期論理状態は高であり、刊行物１記載発明の「（ＳＨＡＲＥＤバス・ライン２４の）低」、及び「（ＳＨＡＲＥＤバス・ライン２４の）高」は、それぞれ、本願補正発明の「（制御ラインの）第２の状態」、及び「（制御ラインの）第１の状態」に相当し、刊行物１記載発明が、「ａ）制御ラインに第１の初期論理状態を与えるステップ」を備えることは明らかである。
　
　刊行物１記載発明において、各プロセッサは、要求するプロセッサがキャッシュ３２で有効なあるデータを要求していれば、ＳＨＡＲＥＤバス・ライン２４を低に駆動しているから、当然各プロセッサはＳＨＡＲＥＤバス・ライン２４に結合されており、刊行物１記載発明が、「ｂ）前記キャッシュするバスマスタを前記制御ラインに結合するステップと、ｃ）第２のバスマスタを前記制御ラインに結合するステップと、ｄ）前記第２のバスマスタが現時点においてデータをキャッシュしている場合には、前記第２のバスマスタが前記制御ラインを第２の状態へと駆動するようにするステップ」を備えることは明らかである。
　
　刊行物１記載発明において、要求するプロセッサがデータを書き込むとき、ＳＨＡＲＥＤバス・ライン２４が主張していたら、データブロックを“共用”とマークし、そのデータブロックの全ての他のコピーを無効にするようにライトスルーし、ＳＨＡＲＥＤバス・ライン２４が主張していなければ、データブロックを“オンリ”とマークし、書き込みをライトスルーしていないから、刊行物１記載発明が、「ｆ）前記制御ラインが前記第１の状態にあるか前記第２の状態にあるかを前記キャッシュするバスマスタが検出するようにするステップ」を備えることは明らかである。
　
　刊行物１記載発明において、“非共用”データについては、要求するプロセッサがデータをライトスルーしておらず、よってシステムバス１４を介してＲＡＭ１２にデータを伝送していないから、刊行物１記載発明が、「キャッシュするバスマスタによる不必要なデータ伝送を防止する方法」であることは明らかである。
　
　すると、本願補正発明と、刊行物１記載発明とは、次の点で一致する。
＜一致点＞
　「バスをベースにしたコンピュータシステムにおいて、キャッシュするバスマスタによる不必要なデータ伝送を防止する方法であって、
　ａ）制御ラインに第１の初期論理状態を与えるステップと、
　ｂ）前記キャッシュするバスマスタを前記制御ラインに結合するステップと、
　ｃ）第２のバスマスタを前記制御ラインに結合するステップと、
　ｄ）前記第２のバスマスタが現時点においてデータをキャッシュしている場合には、前記第２のバスマスタが前記制御ラインを第２の状態へと駆動するようにするステップと、
　ｆ）前記制御ラインが前記第１の状態にあるか前記第２の状態にあるかを前記キャッシュするバスマスタが検出するようにするステップと、
を含む、方法。」である点。
　
　一方で、両者は次の点で相違する。
＜相違点１＞
　本願補正発明は、「ｅ）前記第２のバスマスタが現時点においてデータをキャッシュしていない場合には、前記第２のバスマスタが前記制御ラインを前記第１の状態へと駆動するようにするステップ」を含むのに対して、刊行物１記載発明は、前記ｅ）のようなステップを含むか明らかでない点。
　
＜相違点２＞
　本願補正発明は、「ｇ）前記制御ラインが前記第２の状態にあるときのみ、前記キャッシュするバスマスタが、前記キャッシュするバスマスタにより修正されたデータを前記バスを介して広く伝えるようにするステップ」を含むのに対して、刊行物１記載発明は、前記制御ラインが前記第２の状態にあるとき、前記キャッシュするバスマスタが、全ての他のコピーを無効にするように、ライトスルーするステップを含むが、前記ｇ）のようなステップを含むか明らかでない点。
　
４．判断
＜相違点１＞について
　刊行物１記載発明において、第２のバスマスタが現時点においてデータをキャッシュしている場合には、第２のバスマスタが制御ラインを第２の状態へと駆動しており、かつ、第２のバスマスタが現時点においてデータをキャッシュしておらず、第２のバスマスタが制御ラインを第２の状態へと駆動していないときは、制御ラインは第１の状態にされている。（ＳＨＡＲＥＤバス・ライン２４はオープン・コレクタ・ラインであり、どのプロセッサもそれを低に駆動しないとき高にされるため。）
　そして、制御ラインには第１の状態と第２の状態しかないから、第２のバスマスタが制御ラインを第１の状態へも第２の状態へも駆動するように代えることは、当業者が適宜実施し得る設計事項にすぎない。すなわち、刊行物１記載発明において、「ｅ）前記第２のバスマスタが現時点においてデータをキャッシュしていない場合には、前記第２のバスマスタが前記制御ラインを前記第１の状態へと駆動するようにするステップ」を含めることは、当業者が適宜実施し得る設計事項である。
　
＜相違点２＞について
　例えば、「富田眞治、他１名、“並列処理マシン”、オーム社、日本、１９８９年５月２５日、第１版、ｐ．１７０」（以下、「刊行物２」という。）、特開平０４−１５１７５１号公報（平成４年５月２５日出願公開。特に第３頁左下欄第１２行−第４頁右上欄第３行参照。以下、「刊行物３」という。）等により、キャッシュするプロセッサのキャッシュのデータと、他のプロセッサのキャッシュのデータとが異ならないようにするための方法として、キャッシュするプロセッサが、他のプロセッサのキャッシュにあるコピーを無効にする方法と、他のプロセッサに対して書き込むデータと書き込み先アドレスとをブロードキャストする（広く伝える）方法とが存在すること、及び、前記２つの方法のうち、最適な１つの方法を選択することは、当業者にとって周知技術である。
　よって、刊行物１記載発明の、制御ラインが第２の状態にあるとき、キャッシュするバスマスタが、全ての他のコピーを無効にするようにライトスルーするステップを、制御ラインが第２の状態にあるとき、キャッシュするバスマスタが、他のプロセッサに対して、修正したデータをブロードキャストする（広く伝える）ステップに代えることは、刊行物１記載発明及び前記周知技術から、当業者が容易に想到し得ることである。
　また、刊行物１記載発明において、制御ラインには第１の状態と第２の状態しかなく、制御ラインが第１の状態のときは、第２のバスマスタがデータをキャッシュしていないときであり、キャッシュのデータが異ならないようにするためのステップを実行しないことは当然であるから、刊行物１記載発明において、制御ラインが第２の状態にあるとき「のみ」、前記キャッシュするバスマスタが、前記キャッシュするバスマスタにより修正されたデータを前記バスを介して広く伝えるようにすることは、当業者が当然実施することである。
　
　よって、前記＜相違点１＞及び＜相違点２＞は、格別のものとは認められない。また、前記＜相違点１＞及び＜相違点２＞によって生じる効果も、当業者が予測し得るものである。
　
　また、請求人は、平成１７年７月５日付け審判請求書において、刊行物１記載発明について、「また、システムメモリとして用いられるＲＡＭは、信号ＩＮＨＩＢＩＴがアサートされているときに、ＴＣＯＭＰのアサートを遅延してその間にシステムバスのデータを適当なアドレスに書込んでおります。従いまして、このライトスルーのときには、ＳＨＡＲＥＤバスラインの信号に加えて、ＩＮＨＩＢＩＴ信号を利用してＲＡＭアクセスを制御しており、キャッシュ間のデータ整合性およびＲＡＭとキャッシュのデータの整合性を維持するために、複数種類の信号が必要となっております。」と主張している。
　しかし、刊行物１の第５頁左上欄第１７−２０行には、「ＩＮＶ（無効にする）バス・ライン２６は、また、不必要なバス・アクセスを除去する。ライン２６は、また、オープン・コレクタであり、ライト・ミスの間使用される。」と記載され、同頁左下欄第９−１１行には、「ＴＣＯＭＰ（転送完了）バス・ライン２０は、全部の受信キヤツシユ２２がそのデータ転送スノープを完了したことを信号するため使用される。」と記載され、同頁左下欄第１８−２０行には、「ＩＮＨＩＢＩＴ（抑止）ライン１８は、各個キヤツシユ２２及び全ＲＡＭ１２の調整に使用される。」と記載されている。
　よって、前記ＩＮＶバス・ライン２６、ＴＣＯＭＰバス・ライン２０、及びＩＮＨＩＢＩＴバス・ライン１８は、キャッシュするバスマスタが、制御ラインが第２の状態であることを検出し、修正されたデータを他のバスマスタに広く伝える以外のことに用いていると認められるから、請求人の主張は採用できない。
　
　以上のとおりであるから、本願補正発明は、刊行物１記載発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
５．本件補正についてのむすび
　以上のとおり、本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項に規定に適合せず、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１７年７月５日付けの手続補正は上記のとおり却下されたので、本願の請求項１４に係る発明（以下、「本願発明」という。）は、平成１３年５月２３日付け手続補正書の特許請求の範囲の請求項１４に記載された事項により特定される、次のとおりのものである。
　
　　【請求項１４】　バスをベースにしたコンピュータシステムにおいて、キャッシュするバスマスタによる不必要なデータ伝送を防止する方法であって、
　ａ）制御ラインに第１の初期論理状態を与えるステップと、
　ｂ）前記キャッシュするバスマスタを前記制御ラインに結合するステップと、
　ｃ）第２のバスマスタを前記制御ラインに結合するステップと、
　ｄ）前記第２のバスマスタが現時点においてデータをキャッシュしている場合には、前記第２のバスマスタが前記制御ラインを第２の状態へと駆動するようにするステップと、
　ｅ）前記第２のバスマスタが現時点においてデータをキャッシュしていない場合には、前記第２のバスマスタが前記制御ラインを前記第１の状態へと駆動するようにするステップと、
　ｆ）前記制御ラインが前記第１の状態にあるか前記第２の状態にあるかを前記キャッシュするバスマスタが検出するようにするステップと、
　ｇ）前記制御ラインが前記第２の状態にあるときのみ、前記キャッシュするバスマスタが修正されたデータを伝えるようにするステップとを含む、方法。
　
２．刊行物記載発明
　原査定の拒絶の理由で引用された刊行物及びその記載事項は、前記「第２．［理由］２．刊行物記載発明」に記載したとおりである。
　
３．対比・判断
　本願発明は、前記「第２．［理由］１．本件補正後の本願発明」で検討した本願補正発明から、「修正」について、「前記キャッシュするバスマスタにより」との限定を解除し、「伝える」について、「前記バスを介して広く」との限定を解除するものである。
　そうすると、本願発明の構成要件を全て含み、更に他の構成要件を付加したものに相当する本願補正発明は、前記「第２．［理由］４．判断」に記載したとおり、刊行物１記載発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１記載発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願の請求項１４に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　よって、結論のとおり審決する。