【事件の表示】
　平成１０年特許願第１５９９０７号「同期積算回路」拒絶査定不服審判事件〔平成１１年１２月１０日出願公開、特開平１１−３３８８５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年５月２６日の出願であって、平成１７年１月７日付けで拒絶理由が通知され、同年３月１４日付けで手続補正がなされたものの、同年９月６日付けで拒絶査定がなされた。その後、同年１０月１３日に拒絶査定不服審判請求がなされ、同年１１月７日付けで手続補正がなされたものである。   
 　
２．本願発明
　本願の請求項１に係る発明は、平成１７年１１月７日付け手続補正書によって補正された明細書又は図面の記載からみて、次のとおりのものと認める。
　
「　【請求項１】　データ入力端子にデータが入力され、データ出力端子からデータが出力される一つのメモリと、この一つのメモリの前記データ入力端子に接続され、外部信号入力信号と帰還信号とを加算する加算器とを有し、前記加算器の加算出力を前記データ入力端子へ入力し、前記データ出力端子から読み出したメモリ出力を前記加算器へ帰還するように構成され、第１クロックを受け、前記メモリの書込み及び読み出しアドレスを生成する一つのアドレスカウンタと、
前記第１クロックを受け、前記メモリの書込み及び読み出しクロックを生成するクロック分配回路と、
前記メモリのデータ出力端子と、前記加算器の帰還路に前記メモリから読み出されたメモリ出力又は「０」を選択する２：１選択部と、
前記アドレスカウンタのキャリービットを受けて、前記２：１選択部の出力を制御する信号を生成する回数カウンタと、を備え、
前記メモリの前記書込みアドレスは、前記読み出しアドレスとなる前記アドレスカウンタの出力を受けるフリップフロップを介して得ることを特徴とする同期積算回路。　」
　
３．引用文献
　原査定の拒絶の理由に引用された特開昭６２−１４４２４０号公報（以下、「引用文献１」という。）には、図面と共に以下の事項が記載されている。
　
Ａ．「以下本発明の一実施例を第１図により詳細に説明する。アナログの受信データ14を10ＭＨｚで８ビットのディジタル信号に変換するＡ／Ｄコンバータ回路１と、このＡ／Ｄ変換回路への出力を後述するバッファメモリからの読出しデータと同期をとるための複数のラッチ回路２および３と、前記ラッチ回路２とラッチ回路３の出力データを加算する16ビットの加算回路４と、基本クロック発生と合せて後述するバッファメモリおよび同期加算回数等をマイクロプロセッサにより制御できるタイミング制御回路５と、後述するバッファメモリのデータバスを制御する複数のバスコントロール回路６および７と、一方が読出しサイクル時他方は書込みサイクルとなる二重のインタリーブ構成を有する複数のバッファメモリ８および９と、前記バッファメモリ８および９の読出しデータのどちらかを選択出力し、同期加算の初回だけゼロを出力するセレクタ回路10と、バッファメモリ８および９のアドレスを発生するアドレス発生回路11と、前記バッファメモリ８および９からの17ビットのデータの同期加算結果のどの８ビットを出力するかをマイクロプロセッサから制御することにより平均値を求めるバレルシフト回路12と、回路全体の制御を行うマイクロプロセッサ13とから構成されている。」（公報２頁左上欄１行〜右上欄５行）
　
Ｂ．「 本発明の高速同期加算回路は以上の如く構成されており、以下の高速同期加算回路の概略動作をレーダ装置に実施した例をもって、第２図に示すタイミングチャートに従って説明する。タイミング制御回路５でプリノック１５を発生し、アンテナからパルスを送信する。パルス周期は１ＫＨｚである。送信パルスを直接検波したマグビデオ信号17からタイミング制御回路５で、受信データの有効期間を示すレシーバゲート信号16を発生する。このレシーバゲート信号16がアクティブの間、受信データの同期加算を実行する。また同期加算の初回には、加算信号19をタイミング制御回路５で発生する。この信号によりセレクタ回路10の出力がゼロになる。すなわち初回のデータはゼロと加算されることになり、そのままのデータが加算回路４から出力され、バッファメモリに記憶される。２のＮ乗回の同期加算終了後、レシーバゲート信号１６がインアクティブの間、同期加算結果を出力する。これら一連の動作を繰返し行っている。 」（公報２頁右上欄６行〜左下欄４行）
　
Ｃ．「以下第３図に示す同期加算動作タイミングチャートに従い同期加算動作を説明する。基本クロックは、タイミング制御回路５で発生しており、周波数は10ＭＨｚとしている。前述したレシーバゲート信号16がアクティブ後、第１のバッファメモリ（Ａ）８に与える第１のアドレス信号23を基本クロックの２倍の周期で０からＭ／２までインクリメントしていく、また第２のバッファメモリ（Ｂ）９に与える第２のアドレス信号２４は、前記アドレスから１基本クロック遅れて０からＭ／２までインクリメントする。セレクタ回路10に与えるセレクタ信号２０は、初め第１のバッファメモリ（Ａ）８の読出しデータＡ０を選択出力するようになっている。よってラッチ回路３は、Ａ０データをラッチする。このラッチしたデータＡ／Ｄ変換回路１のデータをラッチしたラッチ回路２のＡＤ０のデータを加算回路４で加算する。この加算回路４の出力は、８ビツトデータを最大２の９乗回すなわち512回加算するため、17ビットである。この加算したデータＡＤＤ０を第１のバッファメモリ（Ａ）８の読出したアドレスと同じアドレスにＡＷＥ信号２１で書込む。この間に、第２のバッファメモリ（Ｂ）９からの読出しデータＢ０は、セレクタ回路10を通り、次の基本クロック18でラッチ回路３でラッチされる。そして同じ基本クロック１８でラッチ回路２でラッチしたＡ／Ｄ変換器データＡＤ１と加算回路４で加算し、第２のバッファメモリ（Ｂ）９の読出したアドレスと同じアドレスにＢＷＥ信号22で書込む。この一連の動作をレシーバゲート信号16がアクティブの間実行する。これを２のＮ乗ライン実行し同期加算結果が求まる。何ラインの同期加算を実行するかは、タイミング制御回路５をマイクロプロセッサ１３で制御することにより制御できる。このようにバッファメモリを第１および第２のバッファメモリと２つのブロックに分け、片側のバッファメモリが読出しサイクルの時、他方は書込みサイクルになるように２重のインタリーブ構成にし、高速同期加算を可能にしている。」（公報２頁左下欄５行〜３頁左上欄３行）
　
　上記Ａの記載及び第１図によれば、バッファメモリ８および９は、一方が読出しサイクル時、他方は書込みサイクルとなるインターリーブ構成となっている。
　上記ＡおよびＣの記載によれば、アナログ受信データはＡ／Ｄ変換回路でデジタル信号に変換され、ラッチ回路２にラッチされるから、ラッチ回路２の出力データは外部信号のものということができる。
　上記Ａの「基本クロック発生と合せて後述するバッファメモリおよび同期加算回数等をマイクロプロセッサにより制御できるタイミング制御回路５」の記載および上記Ｃの「この一連の動作をレシーバゲート信号16がアクティブの間実行する。これを２のＮ乗ライン実行し同期加算結果が求まる。何ラインの同期加算を実行するかは、タイミング制御回路５をマイクロプロセッサ13で制御することにより制御できる。」との記載によれば、タイミング制御回路５とマイクロプロセッサ13が協働して、同期加算結果を求めるまでの加算回数を計数するものである。
　上記ＢおよびＣによれば、タイミング制御回路５は、同期加算の初回はセレクタ回路10に「０」を発生させ、初回以外はバッファメモリ８，９の出力データを選択するようにセレクタ回路10を制御している。
　上記ＡおよびＣの記載によれば、タイミング制御回路は、基本クロックを発生し、基本クロックの２倍の周期でアドレス発生回路をインクリメントし、バッファメモリ８，９の読出しアドレスと書込みアドレスを発生している。
　
　これらの記載より、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
　
　入力端および出力端を有するインターリーブ構成のバッファメモリ８，９と、前記バッファメモリ８，９の入力端に接続され、外部信号であるラッチ回路２の出力データとセレクタ回路10の出力データとを加算する加算回路４とを有し、前記加算回路４の加算出力が前記バッファメモリ８，９の入力端に接続された同期加算回路において、
　基本クロックの２倍の周期でインクリメントされ、バッファメモリ８，９の読出しアドレスと書込みアドレスを発生するアドレス発生回路と、
　「０」を発生し出力するか、バッファメモリ８，９の出力データを選択出力するかするセレクタ回路10と、
　同期加算結果を求めるまでの加算回数を計数すると共に、同期加算の初回はセレクタ回路10に「０」を発生させ、初回以外はバッファメモリ８，９の出力データを選択出力するようにセレクタ回路10を制御するタイミング制御回路及びマイクロプロセッサと、
　タイミング制御回路は、更にインターリーブ動作に必要な制御信号を発生することを特徴とする同期加算回路
　
４．対比
　本願発明と引用発明とを対比すると、
　引用発明の「入力端］「出力端」「外部信号」「加算回路４」「基本クロック」は、それぞれ、本願発明の「データ入力端子」「データ出力端子」「外部信号入力信号」「加算器」「第１クロック」に相当する。
　引用発明では、バッファメモリ８および９によりインターリーブを構成しており、引用発明の「バッファメモリ８，９」と本願発明の「メモリ」とは記憶手段である点で共通している。
　引用発明の「アドレス発生回路」は、基本クロックの２倍の周期でインクリメントして読出しアドレスと書込みアドレスを発生しているから、本願発明の「アドレスカウンタ」に相当する機能を有している。そして、本願発明では、読み出しアドレスとなるアドレスカウンタの出力をフリップフロップで受けて書込みアドレスを得ているから、引用発明の「アドレス発生回路」と、本願発明の「アドレスカウンタ」及び「書込みアドレスを得る」構成とは、アドレス発生手段である点で共通している。
　引用発明のセレクタ回路10は、バッファメモリ８，９と加算回路に接続されているから、加算回路の帰還路に接続されていることになり、また、引用発明のセレクタ回路10の出力データは本願発明の帰還信号に相当するものである。
　引用発明では、タイミング制御回路及びマイクロプロセッサが協働して、同期加算結果を求めるまでの加算回数を計数すると共に、同期加算の初回はセレクタ回路10に「０」を発生させ、初回以外はバッファメモリ８，９の出力データを選択出力するようにセレクタ回路10を制御しているから、引用発明の「タイミング制御回路及びマイクロプロセッサ」と本願発明の「回数カウンタ」とは、２：１選択部制御信号生成手段を有している点で共通している。
　本願発明の同期積算とは、同一タイミングの入力信号を複数回加算していくものであるから、引用発明の同期加算と同義である。
　
  よって、本願発明と引用発明とは、
　
　データ入力端子にデータが入力され、データ出力端子からデータが出力される記憶手段と、この記憶手段の前記データ入力端子に接続され、外部信号入力信号と帰還信号とを加算する加算器とを有し、前記加算器の加算出力を前記データ入力端子へ入力し、前記データ出力端子から読み出したメモリ出力を前記加算器へ帰還するように構成され、第１クロックを受け、前記記憶手段の書込み及び読み出しアドレスを生成するアドレス発生手段と、
　前記記憶手段のデータ出力端子と、前記加算器の帰還路に前記記憶手段から読み出されたメモリ出力又は「０」を選択する２：１選択部と
　前記２：１選択部制御信号生成手段と、
　を備えたことを特徴とする同期積算回路
　
である点で一致し、次の点で相違する。
　
相違点１
　記憶手段が、本願発明では一つのメモリであるのに対し、引用発明ではインターリーブ構成のバッファメモリである点
　
相違点２
　アドレス発生手段が、本願発明では読み出しアドレスとなるアドレスカウンタの出力をフリップフロップで受けて書込みアドレスを得ているのに対し、引用発明ではどのようにして読出しアドレスと書込みアドレスを発生しているのか不明である点
　
相違点３
　本願発明では、前記第１クロックを受け、前記メモリの書込み及び読み出しクロックを生成するクロック分配回路を有するものであるのに対し、引用発明ではクロック分配回路を有していない点
　
相違点４
　２：１選択部制御信号生成手段が、本願発明では、アドレスカウンタのキャリービットを受けて、前記２：１選択部の出力を制御する信号を生成する回数カウンタであるのに対し、引用発明では、タイミング制御回路及びマイクロプロセッサが協働して２：１選択部の出力を制御する信号を生成している点
                 
５．検討
相違点１、２について
　引用発明では、バッファメモリ８，９により、１つの２ウエイインターリーブメモリを構成しているとみることができる。そして、このインターリーブメモリに対して、アドレス発生回路11からＡアドレスとＡアドレスから１クロック遅れたＢアドレスが供給されている。アドレス発生回路11は基本クロックをインクリメントしてアドレスを発生しているから、アドレスカウンタに相当する手段を有していることは明らかであり、また、同一信号の１クロック遅れた信号を発生するためにフリップフロップで１クロック分遅延させることは周知のものであるから、対象とするメモリに応じて読み出しアドレスをフリップフロップで遅延させて書込みアドレスを発生することは容易に為し得ることである。
　従って、相違点１、２を格別のものと言うことはできない。
　
相違点３について
　引用発明のタイミング制御回路は、バッファメモリやアドレス発生回路の他、同期加算に必要な各種のタイミング信号を基本クロックを元に発生している。従って、対象とするメモリが必要とする読み出しクロックや書込みクロックを生成する回路を有することは格別のことではない。
　
相違点４について
　引用文献１には、引用発明の実施例として、プリノック信号に同期して受信データのＭ個の加算をＮ回実行する例が示されている。そして、加算を何回実行するかは、タイミング制御回路をマイクロプロセッサで制御することにより実現できる旨の記載がある。引用発明では実行回数制御をマイクロプロセッサで実現しているが、これをハードウエアで実現することは必要に応じて為されることであり、Ｍ個の加算をＮ回実行する制御のための手段をハードウエアで実現するときにはＭを計数するカウンタのキャリービットを回数カウンタで計数すればよいことは当業者が容易に想到し得ることである。
　従って、相違点４を格別のことと言うことはできない。
　
　そして、本願発明の構成によってもたらされる効果も、引用例記載の発明から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　
６．むすび
　したがって、本願発明は、引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。