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　特願２０００−２９２６４２「駆動回路及び駆動方法」拒絶査定不服審判事件〔平成１４年　２月２８日出願公開、特開２００２−　６２８３７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年９月２６日（優先日：平成１２年８月１１日、台湾）の出願であって、平成１６年１２月２０日付け（発送日：平成１７年１月５日）で拒絶査定がされ、これに対し平成１７年４月４日に拒絶査定不服審判の請求がされるとともに同日付けで手続補正がなされたものである。
　なお、平成１７年４月４日付けの手続補正書は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において発明の詳細な説明の記載を補正するものであるから、当該手続補正を認める。
　
２．本願発明
２−１．本願発明
　本願の請求項１〜６２に係る発明は、特許法第１７条の２の規定によって平成１６年８月１１日付け及び平成１７年４月４日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６２に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
　
「【請求項１】　第１電源電圧及び第２電源電圧を電源とし、入力信号を受信するとともに、選択信号によって第１回路装置の出力ポートに第１所定状態を生じさせるか、あるいは前記入力信号に対応し、前記第１電圧源及び第２電圧源が限定する第１電圧範囲内にある第１出力信号を出力する第１回路装置と、第３電源電圧及び第４電源電圧を電源とし、入力信号を受信するとともに、選択信号によって第２回路装置の出力ポートに第２所定状態を生じさせるか、あるいは前記入力信号に対応し、前記第３電圧源及び第４電圧源が限定する第２電圧範囲内にある第２出力信号を出力する第２回路装置と、第１回路装置及び第２回路装置に連結し、前記第１回路装置の出力ポートが前記第１所定状態を生じ、前記第２回路装置が前記第２出力信号を出力するとき、前記第２出力信号を出力ターミナルから出力し、前記第１回路装置が前記第１出力信号を出力し、前記第２回路装置の出力ポートが前記第２所定状態を生じるとき、前記第１出力信号を前記出力ターミナルから出力する出力回路と、からなることを特徴とする駆動回路。」
　
２−２．引用例
　原査定の拒絶の理由に引用された本願の優先日前に頒布された刊行物である特表平８−５０８１１９号公報（以下、「引用例」という。）には図面と共に、以下の（１−１）〜（１−５）の事項が記載されている。
　
（１−１）「図面の簡単な説明
  図１は、アクティブ・マトリックスＬＣＤディスプレイのブロック図であり、コラム及びロー・ドライバ回路と、このＬＣＤディスプレイ上に表示される画像を制御する制御回路と、を含む。
  図２は、コラム・ドライバ回路のブロック図であり、２つの異なる電圧範囲で動作され、アナログ電圧をＬＣＤディスプレイのコラムに印加するのに用いられる第１及び第２の回路の組を含む。
  図３は、第１の電圧範囲内で動作される第１の回路の組に対する入力信号を発生するのに用いられる第１のレベル・シフト回路の回路図である。
  図４は、第２の電圧範囲内で動作される第２の回路の組に対する入力信号を発生するのに用いられる第２のレベル・シフト回路の回路図である。
  図５は、第１及び第２の回路の組によってコラム・ドライバ出力端子に発生され全範囲の出力信号を与える２つの出力信号から１つを選択する出力バッファ回路の回路図である。」（第１１頁第２８行〜第１２頁第１３行）
（１−２）「  図２に示されるように、入力端子４０−４３は、５ビットのデジタル入力ワードの４の最下位ビットに対応し、破線のブロック４８によって囲まれる第１群の回路内に提供される第１のレベル・シフト回路ブロック４６に提供される。第１群の回路４８、又は上側の回路ブロックは、デジタル・アナログ変換回路ブロック５４と、サンプル・ホールド・ブロック５６とを含む。上側の回路ブロック４８内のこれらの要素ブロック４６、５４、５６のそれぞれは、第１及び第２の電源導体５８、６０に結合されている。第１の電源導体５８は第１の電源電圧ＶＤＤ２を受け取り、第２の電源導体６０は第２の電源電圧ＶＳＳ２を受け取る。図解の目的で、ここでは、第１の電源電圧ＶＤＤ２はほぼ＋１２ボルトであり、第２の電源電圧ＶＳＳ２はほぼ＋６ボルトであることが仮定される。レベル・シフト・ブロック４６は、標準的な５ボルトのＣＭＯＳ論理レベルである４つの入力信号を、図４に関係して更に詳細に述べる態様で＋６ボルトから＋１２ボルトの上昇させた電圧範囲内でデジタル・アナログ変換回路ブロック５４を駆動するように適合されたレベルに、変換するように機能する。
  第１及び第２の電源電圧ＶＤＤ２、ＶＳＳ２は、それぞれが、＋６ボルトから＋１２ボルトの間の第１の電圧範囲を定義し、この第１の電圧範囲は、６ボルトの大きさを有する。従って、デジタル・アナログ変換回路ブロック５４を形成するのに用いられるＣＭＯＳトランジスタと、サンプル・ホールド・ブロック５６を形成するのに用いられるＣＭＯＳトランジスタとは、従来の５ボルトのＣＭＯＳ論理回路を製造するのに用いられるタイプに類似し得るが、これは、このデバイスが動作される電圧範囲が６ボルトの範囲に制限されるからである。そのようなトランジスタを形成するのに用いられるＣＭＯＳプロセスのゲート酸化物ブレークダウン電圧が７−８ボルトであったとしても、この回路が動作される電圧範囲は６ボルトの範囲（＋６ボルトから＋１２ボルト）に制限されているので、回路ブロック４８、５６を形成する際に特に注意する必要はない。
  回路ブロック５４によって表される４ビットのデジタル・アナログＣＭＯＳコンバータ回路は、当業者には既知の、６ボルトの範囲内で動作するように設計されている任意のデジタル・アナログＣＭＯＳコンバータ回路の中の１つである。同様に、サンプル・ホールド回路ブロック５６は、６ボルトの範囲内で動作するように設計された任意の既知の形態でよい。用い得る既知のサンプル・ホールド回路の１つの適切な形態は、Ｓｈｉｎｙａへの米国特許第５１７０１５８号に示されており、そこでの開示は、本願で援用する。
  デジタル・アナログ変換回路５４は、レベル・シフト回路４６からの４つのレベル・シフトされた入力信号を受け取り、導体６２の上に、第１の又は上部のアナログ出力電圧を発生する。この第１のアナログ出力電圧は、最も低くて＋６ボルト、最も高くて＋１２ボルトの間にあり、この第１の電圧範囲の中の１６の異なるアナログ電圧の中の１つであり得る。この第１のアナログ出力信号は、サンプル・ホールド回路ブロック５６の入力に結合され、一時的に第１のアナログ出力電圧をセーブする。サンプル・ホールド回路ブロック５６は、入力端子４０−４４上の新たなデジタル値の提示に同期したクロック・パルス（図示せず）によってストローブされ、よって、サンプル・ホールド回路ブロック５６は、コラム・ドライバ出力上に駆動されるアナログ電圧を保持し、他方で、デジタル・アナログ変換回路ブロック５４は連続するクロック・パルス上に出力される新たなアナログ電圧を処理する。このコラム・ドライバ集積回路の動作のパイプライン化された性質に関する詳細については、上述の米国特許出願第０８／１８３４７４号での開示を参照のこと。
  サンプル・ホールド回路５６の出力は、導体６３によって、出力バッファ回路６４の第１の入力に結合される。出力バッファ回路６４は、全範囲の出力端子６６を含み、以下で述べる態様で、導体６３によって出力端子６６に与えられた第１のアナログ出力電圧を選択し、その電圧をＬＣＤディスプレイの１つのコラムに印加する。」（第１４頁第９行〜第１６頁第３行）
（１−３）「  更に図２を参照すると、入力端子４０−４３に、破線５２によって囲まれる第２群の回路内に提供される第２のレベル・シフト回路ブロック５０に提供される。第２群の回路５２、又は下側の回路ブロックは、デジタル・アナログ変換回路ブロック６８と、サンプル・ホールド・ブロック７０とを含む。下側の回路ブロック５２内のこれらの要素ブロック５０、６８、７０のそれぞれは、第３及び第４の電源導体７２、７４に結合されている。第３の電源導体７２は第３の電源電圧ＶＤＤ１を受け取り、第４の電源導体７４は第４の電源電圧ＶＳＳ１を受け取る。図解の目的で、ここでは、第３の電源電圧ＶＤＤ１はほぼ＋６ボルトであり、第４の電源電圧ＶＳＳ１はほぼ０ボルトであることが仮定される。レベル・シフト・ブロック５０は、標準的な５ボルトのＣＭＯＳ論理レベルである４つの入力信号を、図３に関係して更に詳細に述べる態様で０ボルトから＋６ボルトの拡大された電圧範囲内でデジタル・アナログ変換回路ブロック５４を駆動するように適合されたレベルに、変換するように機能する。
  第３及び第４の電源電圧ＶＤＤ１、ＶＳＳ１は、それぞれが、０ボルトから＋６ボルトの間の第２の電圧範囲を定義し、この第２の電圧範囲は、６ボルトの大きさを有する。従って、デジタル・アナログ変換回路ブロック６８を形成するのに用いられるＣＭＯＳトランジスタと、サンプル・ホールド・ブロック７０を形成するのに用いられるＣＭＯＳトランジスタとは、従来の５ボルトのＣＭＯＳ論理回路を製造するのに用いられるタイプに類似し得るが、これは、このデバイスが動作される電圧範囲が６ボルトの範囲に制限されるからである。そのようなトランジスタを形成するのに用いられるＣＭＯＳプロセスのゲート酸化物ブレークダウン電圧が７−８ボルトであったとしても、この回路が動作される電圧範囲は６ボルトの範囲（０ボルトから＋６ボルト）に制限されているので、回路ブロック６８、７０を形成する際に特に注意する必要はない。
  回路ブロック６８によって表される４ビットのデジタル・アナログＣＭＯＳコンバータ回路は、接続されている電源導体を除いて、デジタル・アナログ変換回路ブロック５４に構造と機能において同一である。同様にして、サンプル・ホールド回路ブロック７０は、サンプル・ホールド回路ブロック５６と、接続されている電源導体を除いて、同一である。デジタル・アナログ変換回路ブロック６８の内部の回路はデジタル・アナログ変換回路ブロック５４に含まれる回路のコピーであるが、これらの回路を形成するのに用いられるＣＭＯＳデバイスは比較的サイズが小さく、これは、これらのＣＭＯＳトランジスタはどれもこの例では６ボルトよりも大きな電圧にさらされないからである。しかし、集積回路チップ上にある回路を実現するのに必要な面積は、典型的には、デバイスの配置の増加の２乗に比例して増加する。よって、より高い電圧に耐えるようにＣＭＯＳトランジスタのサイズを２倍にすれば、必要な集積回路チップ面積は４倍になる。これと対照的に、小型の配置のＣＭＯＳデバイスをコピーすることによって２つの異なる電圧レベルで機能（たとえば、デジタル・アナログ変換）をコピーすると、必要となる集積回路チップ面積は、最大で２倍にしかならない。よって、集積回路の電源を分割することがそのチップの上に形成されるある回路素子がそれぞれの電圧レベルで１回ずつとして２回形成されることを要求するとしても、小型の電子的番組ガイド配置を用いることによるチップ面積の節約は、この不利益をそれ以上に補償する。
  デジタル・アナログ変換回路６８は、レベル・シフト回路５０からの４つのレベル・シフトされた入力信号を受け取り、導体７６の上に、第２の又は下部のアナログ出力電圧を発生する。この第２のアナログ出力電圧は、最も低くて０ボルト、最も高くて＋６ボルトの間にあり、この第２の電圧範囲の中の１６の異なるアナログ電圧の中の１つであり得る。この第２のアナログ出力信号は、サンプル・ホールド回路ブロック７０の入力に結合され、一時的に第２のアナログ出力電圧をセーブする。サンプル・ホールド回路ブロック７０は、導体７８によって、出力バッファ回路６４の第２の入力に結合される。出力バッファ回路６４は、以下で述べる態様で、導体７８によって出力端子６６に与えられた第２のアナログ出力電圧を選択し、その電圧をＬＣＤディスプレイの１つのコラムに印加する。上述のように、導体６３は、＋６ボルトから＋１２ボルトまでの範囲にあるアナログ出力信号を、出力バッファ回路６４に与え、他方で、導体７８は、０ボルトから＋６ボルトの範囲にあるアナログ出力電圧を与える。よって、この２つのアナログ出力信号のどちらが選択されるかに依存して、出力バッファ回路６４は、０ボルトから＋１２ボルトまでの全体の電圧範囲にわたって変動し得るアナログ出力信号を出力端子６６に与え得る。出力バッファ回路６４がこの選択を行う態様は、図５を参照して以下で詳細に説明する。」（第１６頁第４行〜第１８頁第８行）
（１−４）「  図２に戻ると、２つの付加的な信号ＥＮＡＢＬＥ  ＨＩＧＨ、ＥＮＡＢＬＥＬＯＷが出力バッファ回路６４に与えられ、２つのアナログ出力信号から１つを出力端子６６に選択する。この例では、入力ピン４４は、入力端子４０−４４に与えられる５ビットのデジタル入力ワードの最上位ビットに対応する。入力端子４４は、導体１２６によって第３のレベル・シフト回路ブロック１２８に結合される。レベル・シフト回路１２８は、出力の極性が反転していることを除けば、図４に示した回路と仮想的に同一である。レベル・シフト回路１２８は、入力ピン４４がハイであるときには電圧ＶＳＳ２に切り替わり入力ピン４４がローであるときには電圧ＶＤＤ２に切り替わる出力信号を導体１３０上に生じ、よって、レベル・シフト回路ブロック１２８によって生じる信号は、より適切には、ＥＮＡＢＬＥ  ＨＩＧＨと相補的であると考えられるが、これは、信号が、入力ピン４４がハイになる際にＶＳＳ２までローになるからである。
  図２に示されるように、導体１２６は、また、第４のレベル・シフト・ブロック１３２に結合される。レベル・シフト回路１３４は、出力の極性が反転していることを除けば、図３に示した回路と仮想的に同一である。レベル・シフト回路１３２は、入力ピン４４がローであるときには電圧ＶＤＤ１に切り替わり入力ピン４４がハイであるときには電圧ＶＳＳ１に切り替わる出力信号を導体１３２上に生じ、よって、レベル・シフト回路ブロック１３２によって生じる信号は、より適切には、ＥＮＡＢＬＥ  ＬＯＷと相補的であると考えられるが、これは、信号が、入力ピン４４がローになる際にＶＤＤ１までハイになるからである。」（第２１頁第２２行〜第２２頁第１３行）
（１−５）「  図５は、図２の出力バッファ回路ブロック６４内の回路を図解している。出力バッファ回路６４は、本質的には出力マルチプレクサであり、上側の回路ブロック４８のサンプル・ホールド出力と下側の回路ブロック５２のサンプル・ホールド出力との間で選択を行う。図５に示されるように、導体６３は、ｐチャネルＣＭＯＳトランジスタ１３６のドレイン端子に結合され、そこに、上側のサンプル・ホールド・ブロック５６からの第１のアナログ出力信号を与える。トランジスタ１３６のゲート端子は導体１３０（ＥＮＡＢＬＥ  ＨＩＧＨ）に結合され、これは、既に説明したように、入力４４がハイのときには電圧ＶＳＳ２（ノミナルには、＋６ボルト）まで降下する。トランジスタ１３６のソース端子は、ノード１３８とｐチャネルＣＭＯＳトランジスタ１４０のドレイン端子とに結合されている。トランジスタ１４０のゲート端子は、電源導体６０に結合され、電圧ＶＳＳ２を受け取る。トランジスタ１４０のソース端子は、出力端子６６に結合されている。このように、トランジスタ１４０は、トランジスタ１３６と出力端子６６との間に直列に結合されている。
  ＥＮＡＢＬＥ  ＨＩＧＨ（導体１３０）がローになる（ＶＳＳ２まで）ときには、トランジスタ１３６は導通し、導体６３の上の第１のアナログ出力信号をノード１３８に結合する。トランジスタ１４０もまた導通し、ノード１３８からの第１のアナログ出力信号を出力端子６６に結合する。導体６３の上の第１のアナログ出力信号はＶＳＳ２からＶＤＤ２の第１の電圧範囲内で変動し得るので、出力端子６６での出力信号は、入力ピン４４（図２を参照）がハイであるならば常に、同じ範囲内で変動し得る。
  図５にやはり示されるように、導体７８は、ｎチャネルＣＭＯＳトランジスタ１４２のソース端子に結合され、そこに、下側のサンプル・ホールド・ブロック７０からの第２のアナログ出力信号を与える。トランジスタ１４２のゲート端子は導体１３４（ＥＮＡＢＬＥ  ＬＯＷ）に結合され、これは、既に説明したように、入力４４がローのときには電圧ＶＤＤ１（ノミナルには、＋６ボルト）まで上昇する。トランジスタ１４２のドレイン端子は、ノード１４４とｎチャネルＣＭＯＳトランジスタ１４６のソース端子とに結合されている。トランジスタ１４６のゲート端子は、電源導体７２に結合され、電圧ＶＤＤ１を受け取る。トランジスタ１４６のドレイン端子は、出力端子６６に結合されている。このように、トランジスタ１４６は、トランジスタ１４２と出力端子６６との間に直列に結合されている。
  ＥＮＡＢＬＥ  ＬＯＷ（導体１３４）がハイになる（ＶＤＤ１まで）ときには、トランジスタ１４２は導通し、導体７８の上の第２のアナログ出力信号をノード１４４に結合する。トランジスタ１４６もまた導通し、ノード１４４からの第２のアナログ出力信号を出力端子６６に結合する。導体７８の上の第２のアナログ出力信号はＶＳＳ１からＶＤＤ１の第２の電圧範囲内で変動し得るので、出力端子６６での出力信号は、入力ピン４４（図２を参照）がローであるならば常に、同じ範囲内で変動し得る。
  トランジスタ１４０は、出力端子６６がトランジスタ１４２によってグランドに向けてプルダウンされるときにトランジスタ１３６にわたって印加され得るブレークダウン電圧からトランジスタ１３６を保護するように機能する。この場合に、ノード１３８が電圧ＶＳＳ２よりも下まで下降しようとすると、トランジスタ１３８は、非導通になる。よって、トランジスタ１４０は、効果的に、ノード１３８が電圧ＶＳＳ２よりも低くなることを防止する。同様に、トランジスタ１４６は、出力端子６６がトランジスタ１４０によってＶＤＤ２に向けてプルアップされるときにトランジスタ１４２にわたって印加され得るブレークダウン電圧からトランジスタ１４２を保護するように機能する。この場合に、ノード１４４が電圧ＶＤＤ１よりも上まで上昇しようとすると、トランジスタ１４６は、非導通になる。よって、トランジスタ１４６は、効果的に、ノード１４４が電圧ＶＤＤ１よりも高くなることを防止する。
  入力ピン４４の状態を変動させることによって、出力バッファ回路は、サンプル・ホールド・ハイ出力（導体６３）とサンプル・ホールド・ロー出力（導体７８）のいずれかをマルチプレクサの出力ポートに選択的に結合でき、よって、端子６６における出力信号がこの例では０ボルトから＋１２ボルトまでの全範囲にわたって変動することが可能になる。よって、入力ピン４４は、制御端子として機能し、制御を受け取る。出力回路ブロック６４は、この制御信号に応答して、第１のアナログ出力信号と第２のアナログ出力信号とのいずれかを出力端子に選択する。更に、上側の回路ブロック４８と下側の回路ブロック５２とは、共に入力ピン４０−４３に応答するので、共通の入力信号に応答する。」（第２２頁第１４行〜第２４頁第１９行）
　
　そうすると、上記（１−４）及び（１−５）の記載から、入力ピン４４の状態すなわち入力信号のレベルに応じて、出力バッファ回路６４は、第１のアナログ出力電圧と第２のアナログ出力電圧のいずれかを出力端子６６に選択的に結合することが読み取れる。さらに詳しくは、入力ピン４４がハイのときに出力バッファ回路６４は、第１のアナログ出力電圧を出力端子６６に選択的に結合し、入力ピン４４がローのときに出力バッファ回路６４は、第２のアナログ出力電圧を出力端子６６に選択的に結合することが読み取れる。
　
　してみると、これらの記載から引用例には、以下の発明（以下「引用発明」という。）が記載されていると認める。
　
「　第１の電源及び第２の電源を電源とし、入力信号を受信するとともに、入力信号に対応し、前記第１の電源及び第２の電源が限定する第１電圧範囲内にある第１のアナログ出力電圧を出力する第１群の回路４８と、第３の電源及び第４の電源を電源とし、入力信号を受信するとともに、入力信号に対応し、前記第３の電源及び第４の電源が限定する第２電圧範囲内にある第２のアナログ出力電圧を出力する第２群の回路５２と、第１群の回路４８及び第２群の回路５２に連結し、入力ピン４４がローのときに、前記第２のアナログ出力電圧を出力端子６６から出力し、入力ピン４４がハイのときに、前記第１のアナログ出力電圧を前記出力端子６６から出力する出力バッファ回路６４と、からなることを特徴とするコラム・ドライバ回路。」
　
２−３．対比・判断
　そこで，本願補正発明と引用発明１とを対比すると，引用発明の「第１のアナログ出力電圧」、「第１群の回路４８」、「第２のアナログ出力電圧」、「第２群の回路５２」及び「コラム・ドライバ回路」は、それぞれ本願補正発明の「第１出力信号」、「第１回路装置」、「第２出力信号」、「第２回路装置」及び「駆動回路」に相当する。
　また、引用発明１の「入力ピン４４がローのときに、前記第２のアナログ出力電圧を出力端子６６から出力し、入力ピン４４がハイのときに、前記第１のアナログ出力電圧を前記出力端子６６から出力する出力バッファ回路６４」と本願補正発明の「第１回路装置及び第２回路装置に連結し、前記第１回路装置の出力ポートが前記第１所定状態を生じ、前記第２回路装置が前記第２出力信号を出力するとき、前記第２出力信号を出力ターミナルから出力し、前記第１回路装置が前記第１出力信号を出力し、前記第２回路装置の出力ポートが前記第２所定状態を生じるとき、前記第１出力信号を前記出力ターミナルから出力する出力回路」とは、「第１出力信号か第２出力信号かのいずれかを出力ターミナルから出力する出力回路」である点で共通する。
　
　してみると、両者は
「　第１電源電圧及び第２電源電圧を電源とし、入力信号を受信するとともに、入力信号に対応し、前記第１電圧源及び第２電圧源が限定する第１電圧範囲内にある第１出力信号を出力する第１回路装置と、第３電源電圧及び第４電源電圧を電源とし、入力信号を受信するとともに、入力信号に対応し、前記第３電圧源及び第４電圧源が限定する第２電圧範囲内にある第２出力信号を出力する第２回路装置と、第１回路装置及び第２回路装置に連結し、第１出力信号か第２出力信号かのいずれかを出力ターミナルから出力する出力回路と、からなることを特徴とする駆動回路。」
の点で一致し，以下の点で相違している。
　
　本願補正発明においては「第１回路装置」が「選択信号」によって第１回路装置の出力ポートに第１所定状態を生じさせるか、あるいは前記入力信号に対応し、前記第１電圧源及び第２電圧源が限定する第１電圧範囲内にある第１出力信号を出力し、「第２回路装置」も同様に「選択信号」によって第２回路装置の出力ポートに第２所定状態を生じさせるか、あるいは前記入力信号に対応し、前記第３電圧源及び第４電圧源が限定する第２電圧範囲内にある第２出力信号を出力するよう構成され、「出力回路」において第１回路装置の出力ポートが第１所定状態を生じ、第２回路装置が第２出力信号を出力するとき、第２出力信号を出力ターミナルから出力し、第１回路装置が第１出力信号を出力し、第２回路装置の出力ポートが第２所定状態を生じるとき、第１出力信号を前記出力ターミナルから出力するのに対して、引用発明１においては「第１群の回路４８」及び「第２群の回路５２」には選択信号が入力されておらず、「第１のアナログ出力電圧」と「第２のアナログ出力電圧」との選択は「出力バッファ回路６４」において行われている点。
　
　そこで、上記相違点について検討する。
　例えば、特開平７−３０４２６号公報には図面と共に、以下の（２−１）及び（２−２）の事項が記載されている。
　
（２−１）「【００１１】図１は本発明によるＤ／Ａ変換装置の実施例を示すブロック図である。この図を説明すると、１，２はＤ／Ａ変換器（以下単にＤＡＣと称す）であり、入力されるディジタル信号をアナログ信号に変換し出力する。ここでは１６ビット入力のものを２個用いている。３は振り分け回路であり、端子Ｄより入力される信号（ここでは２０ビット）のレベルに応じて、ＤＡＣ１，２に対して入力信号の振り分けを行う。ここでは、入力信号のレベルが所定のレベル（ここでは−３２７６８〜＋３２７６７の範囲）を超えると、直ちに端子Ｇより入力信号の上位１６ビットを出力すると共に端子Ｌよりゼロを出力し、入力信号のレベルが一定時間（τ０）以上所定の範囲内に納まると、入力信号のゼロクロス点を検出し、このポイントで端子Ｇよりゼロを出力すると共に端子Ｌより入力信号の下位１６ビットを出力するようになっている。４は増幅器であり、ここでは１６倍（２４ｄＢ）の利得を持つものを用いている。５は加算器であり、増幅器４の出力とＤＡＣ２出力を１：１の比率で加算し出力する。
【００１２】次に、図１の動作について、図２と共に説明する。入力信号が所定レベル内であるとき（０≦ｔ≦ｔ０、図２の（ａ）参照）には、振り分け回路３では、端子Ｌからは入力信号の下位１６ビットがそのまま出力される（図２の（ｂ）参照）。また、端子Ｇからはゼロが出力される（図２の（ｃ）参照）。ｔ＝ｔ０で入力信号のレベルが所定レベルを超えると、振り分け回路３では直ちに端子Ｌ出力をゼロにすると共に、端子Ｇからは入力信号の上位１６ビットを出力する。ｔ＝ｔ１で再び入力信号は所定レベル内に入るが、最初のゼロクロス点（ｔ＝ｔ２）では、入力信号が所定レベル内に入ってからの経過時間（τ１）がτ０以下であるので、端子Ｇ，Ｌからはそのまま信号が出力される。ｔ＝ｔ３で入力信号が再び所定レベル内になるがこの時点から２回目のゼロクロス点（ｔ＝ｔ４）では経過時間（τ２）がτ０以上となっているため、ｔ＝ｔ４で端子Ｌからは入力信号の下位１６ビットが出力されると共に、端子Ｇからはゼロが出力される。」
（２−２）「【００１６】図３は図１に示すところの振り分け回路３の具体的な実施例である。この図を説明すると、１１はレベル検出器であり、入力が所定のレベル、ここでは−３２７６８〜＋３２７６７の範囲を超えると“１”を出力する。１２はゼロクロス検出器であり、入力の符号が変わると、その瞬間“１”を出力する。１３は制御回路であり、端子Ａに“１”が与えられると、直ちに端子Ｇが“１”、端子Ｌが“０”を出力し、端子Ａに一定時間“０”が与えられると、端子Ｂに“１”が与えられた瞬間、端子Ｇが“０”、端子Ｌが“１”に変化するようになっている。１４，１５はゲート回路であり、端子Ｃに“１”が与えられると入力をそのまま出力し、端子Ｃに“０”が与えられるとゼロを出力するようになっている。ゲート回路１４には入力Ｄより与えられる入力信号２０ビットの内の上位１６ビットが、ゲート回路１５には入力信号２０ビットの内の下位１６ビットが入力されている。
【００１７】次に図３の動作について説明する。入力Ｄより与えられる入力信号が＋３２７６７以上、或いは−３２７６８以下になると、レベル検出器１１がこれを検出し“１”を出力する。すると、制御回路１３では、端子Ａが“１”になるので端子Ｇが“１”、端子Ｌが“０”になる。これらの信号はゲート回路１４，１５に与えられているので、ゲート回路１４は入力信号の上位１６ビットを出力し、ゲート回路１５はゼロを出力する。次に、入力信号が−３２７６８〜＋３２７６７の範囲内に入り、一定の時間が経過し、入力信号がゼロをクロスする（即ち、入力信号の符号が変化する）と、ゼロクロス検出器１２がこれを検出し、“１”を出力するので、制御回路１３は端子Ｇが“０”、端子Ｌが“１”になる。これらの信号はゲート回路１４，１５に与えられているので、ゲート回路１４はゼロを出力し、ゲート回路１５は入力信号の下位１６ビットを出力する。このようにして図２の（ｂ），（ｃ）に示すとおりの出力を得ることができる。」
　
　これらの記載から、レベル検出器１１の出力から制御回路１３、そして制御回路１３の出力Ａ、Ｇからゲート回路１４、１５へと経由する信号により、入力信号のレベルに応じて該入力信号をＤ／Ａ変換器１またはＤ／Ａ変換器２に入力するかを選択することが読み取れ、また、段落【００１２】及び【００１７】の記載から、Ｄ／Ａ変換器２から入力信号に応じたアナログ出力があるときは、Ｄ／Ａ変換器１からはゼロレベルの一定値が出力され、Ｄ／Ａ変換器１から入力信号に応じたアナログ出力があるときは、Ｄ／Ａ変換器２からはゼロレベルの一定値が出力されること、及び、Ｄ／Ａ変換器２から入力信号に応じたアナログ出力があり、Ｄ／Ａ変換器１からはゼロレベルの一定値が出力されるときに、Ｄ／Ａ変換器２の出力に対応した信号が駆動回路の出力として得られ、Ｄ／Ａ変換器１から入力信号に応じたアナログ出力があり、Ｄ／Ａ変換器２からはゼロレベルの一定値が出力されるときに、Ｄ／Ａ変換器１の出力に対応したアナログ信号が駆動回路の出力として得られることも読み取れるから、これらの事項は周知の技術であると認める。
　
　一方、本願の発明の詳細な説明の欄における説明によれば本願明細書中の従来技術は、選択信号を出力回路に入力して、該出力回路において第１の回路装置からの信号と第２の回路装置からの信号とを選択するものであり、この点で本願明細書中の従来技術は引用発明と一致している（上記２−２．項における「入力ピン４４」、「レベル・シフト回路１２８，１３２」、「ＥＮＡＢＬＥ  ＨＩＧＨ」、「ＥＮＡＢＬＥ  ＬＯＷ」及び「出力バッファ回路６４」について参照）。そして、本願発明はこの本願明細書中の従来技術で選択信号を出力回路に入力していたことに換えて、選択信号を第１の回路装置と第２の回路装置に入力するように構成したものである。また、選択信号の入力先が変更されたことにより、選択機能を奪われた出力回路の動作としては、駆動回路全体の機能であるデジタル信号から表示素子を駆動可能なアナログ信号を得るということからみても、出力回路において所定状態出力ではなく入力信号に対応した第１または第２出力信号を出力させるようにならざるを得ず、このことから、相違点における出力回路の動作については、上記選択信号の入力箇所を換えたことにより付随して生じた二次的なものであるということができる。
　ここで、第１及び第２のＤ／Ａ変換手段に「選択信号」を入力することにより第１（または第２）回路装置の出力ポートに第１（または第２）所定状態を生じさせるか、あるいは前記入力信号に対応し、第１（または第２）出力信号を出力するよう構成することは、上記のとおり周知技術に過ぎない。また、相違点における残りの技術的事項である「出力回路」の動作についても、上記周知技術においては、選択信号の入力先の関係から上記の如く、「出力回路」において所定状態ではない方の信号である第１（または第２）出力信号を出力するようになっている。
　したがって、この周知技術を引用発明に適用して、選択信号を出力回路に入力していたことに換えて、選択信号を第１の回路装置と第２の回路装置に入力するようにすることで、上記相違点に係る本願発明の構成とすることは当業者が容易に想到し得たものといえる。
　
　そして、本願発明の奏する効果も引用例１及び引用例２の記載事項から当業者が予測しうる範囲内のものである。
　したがって、本願補正発明は引用発明１及び周知技術に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
３．むすび
　以上のとおりであるから、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができない。そして、請求項１に係る発明が特許を受けることのできないものであるから、その余の請求項に係る発明について検討するまでもなく本願は拒絶すべきものである。
　よって，結論のとおり審決する。