【事件の表示】
　平成１０年特許願第５４１９８７号「半導体基板内の分離溝に隣接するコンタクト用開口の形成方法」拒絶査定不服審判事件〔平成１０年１０月　８日国際公開、ＷＯ９８／４４５４８、平成１３年１０月　２日国内公表、特表２００１−５１７３７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯  
　本願は、１９９８年３月３１日（パリ条約による優先権主張外国庁受理１９９７年４月３日、米国）を国際出願日とする出願であって、平成１７年５月２６日付けで拒絶査定がなされ、これに対して同年９月５日に拒絶査定に対する審判請求がなされるとともに、同年１０月５日に手続補正がなされ、その後当審において、平成１９年５月１１日付けで審尋がなされ、同年８月１３日に回答書が提出されたものである。 
　  
２．平成１７年１０月５日付けの手続補正（以下、「本件補正」という。）について  
［補正却下の決定の結論］  
　平成１７年１０月５日付けの手続補正を却下する。  
［理由］  
（１）本件補正の内容  
　本件補正は、補正前の請求項１ないし５７を補正後の請求項１ないし３３と補正するものであり、補正前の請求項３９、４５及び５６と、これらに対応する補正後の請求項１５、２１及び３２は、以下のとおりである。 
〈補正前の請求項３９、４５及び５６〉 
「３９．半導体構造体であって、該構造体は、 
　その中に形成された分離トレンチと基板表面とを有する半導体基板と、 
　前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在しているほぼ垂直な側壁を有し、第一の電気的に絶縁性のエッチングストップ材料からなり少なくとも１つの側壁を有するキャップによって、その上部が覆われたフィールド分離マスと、 
　前記フィールド分離マス側壁及びキャップ側壁を覆う電気的に絶縁性の第二のエッチングストップ材料からなるカバーであって、前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料であるカバーと、 
　を具備することを特徴とする半導体構造体。」 
「４５．半導体構造体であって、該構造体は、 
　その中に形成された分離トレンチと基板表面とを有する半導体基板と、 
　前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在しているほぼ垂直な側壁を有し、第一の電気的に絶縁性のエッチングストップ材料からなるキャップによって、その上部が覆われたフィールド分離マスと、 
　前記フィールド分離マス側壁を覆う電気的に絶縁性の第二のエッチングストップ材料からなるカバーであって、前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料であるカバーと、を具備し、 
　前記キャップは、前記フィールド分離マスのほぼ垂直な側壁部分に正確に位置が合わされる横方向の最外側壁を有することを特徴とする半導体構造体。」 
「５６．半導体構造体であって、該構造体は、 
　その中に形成された分離トレンチと基板表面とを有する半導体基板と、 
　前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在している側壁を有し、第一の電気的に絶縁性の材料からなるキャップによってその上部が覆われた分離マスと、 
　前記フィールド分離マス側壁及びキャップ側壁を覆う第二の電気的に絶縁性の材料からなるカバーであって、前記第二の材料は前記第一の材料とは異なる材料であるカバーと、を具備することを特徴とする半導体構造体。」 
　
〈補正後の請求項１５、２１及び３２〉 
「【請求項１５】半導体構造体であって、該構造体は、 
　その中に形成された分離トレンチと基板表面とを有する半導体基板と、 
　前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在しているほぼ垂直な側壁を有し、第一の電気的に絶縁性のエッチングストップ材料からなり少なくとも１つの側壁を有するキャップによって、その上部が覆われたフィールド分離マスと、 
　前記フィールド分離マス側壁及びキャップ側壁を覆う電気的に絶縁性の第二のエッチングストップ材料からなるカバーと、 
　を具備することを特徴とする半導体構造体。」 
「【請求項２１】半導体構造体であって、該構造体は、 
　その中に形成された分離トレンチと基板表面とを有する半導体基板と、 
　前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在しているほぼ垂直な側壁を有し、第一の電気的に絶縁性のエッチングストップ材料からなるキャップによって、その上部が覆われたフィールド分離マスと、 
　前記フィールド分離マス側壁を覆う電気的に絶縁性の第二のエッチングストップ材料からなるカバーと、を具備し、 
　前記キャップは、前記フィールド分離マスのほぼ垂直な側壁部分に正確に位置が合わされる横方向の最外側壁を有することを特徴とする半導体構造体。」 
「【請求項３２】半導体構造体であって、該構造体は、 
　その中に形成された分離トレンチと基板表面とを有する半導体基板と、 
　前記分離トレンチ内に受け入れられ、前記基板から外側に向かって突出するフィールド分離マスであって、該フィールド分離マスは、前記基板表面の下側位置から該基板表面の上側位置に延在している側壁を有し、第一の電気的に絶縁性の材料からなるキャップによってその上部が覆われた分離マスと、 
　前記フィールド分離マス側壁及びキャップ側壁を覆う第二の電気的に絶縁性の材料からなるカバーと、を具備することを特徴とする半導体構造体。」
　 
（２）補正内容の整理 
（２−１）補正前の請求項３９についての補正 
　本件補正のうち、補正前の請求項３９についてなされた補正の内容を、以下に整理する。 
〈補正事項１〉 
　補正前の請求項３９の項番である「３９．」を、補正後の請求項１５の項番である「【請求項１５】」と補正すること。 
〈補正事項２〉 
　補正前の請求項３９の「第二のエッチングストップ材料からなるカバーであって、前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料であるカバーと、」を、補正後の請求項１５の「第二のエッチングストップ材料からなるカバーと、」と補正すること。 
　 
（２−２）補正前の請求項４５についての補正 
　本件補正のうち、補正前の請求項４５についてなされた補正の内容を、以下に整理する。 
〈補正事項３〉 
　補正前の請求項４５の項番である「４５．」を、補正後の請求項２１の項番である「【請求項２１】」と補正すること。 
〈補正事項４〉 
　補正前の請求項４５の「第二のエッチングストップ材料からなるカバーであって、前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料であるカバーと、」を、補正後の請求項２１の「第二のエッチングストップ材料からなるカバーと、」と補正すること。 
　 
（２−３）補正前の請求項５６についての補正 
　本件補正のうち、補正前の請求項５６についてなされた補正の内容を、以下に整理する。 
〈補正事項５〉 
　補正前の請求項５６の項番である「５６．」を、補正後の請求項３２の項番である「【請求項３２】」と補正すること。 
〈補正事項６〉 
　補正前の請求項５６の「第二の電気的に絶縁性の材料からなるカバーであって、前記第二の材料は前記第一の材料とは異なる材料であるカバーと、」を、補正後の請求項３２の「第二の電気的に絶縁性の材料からなるカバーと、」と補正すること。 
　 
（３）補正の目的の適否について 
（３−１）補正事項２について 
　補正事項２ついての補正は、実質的に、「カバー」の材料について「前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料である」との特定事項を削除するものであるから、特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項２についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当せず、また、同法第１７条の２第４項第１号、第３号、第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするものにも該当しないから、補正前の請求項３９を補正後の請求項１５とする補正は、同法第１７条の２第４項に規定する要件を満たしていない。 
　 
（３−２）補正事項４について 
　補正事項４ついての補正は、実質的に、「カバー」の材料について「前記第二のエッチングストップ材料は前記第一のエッチングストップ材料とは異なる材料である」との特定事項を削除するものであるから、特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項４についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当せず、また、同法第１７条の２第４項第１号、第３号、第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするものにも該当しないから、補正前の請求項４５を補正後の請求項２１とする補正は、同法第１７条の２第４項に規定する要件を満たしていない。 
　 
（３−３）補正事項６について 
　補正事項６ついての補正は、実質的に、「カバー」の材料について「前記第二の材料は前記第一の材料とは異なる材料である」との特定事項を削除するものであるから、特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではない。よって、補正事項６についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当せず、また、同法第１７条の２第４項第１号、第３号、第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするものにも該当しないから、補正前の請求項５６を補正後の請求項３２とする補正は、同法第１７条の２第４項に規定する要件を満たしていない。 
　 
（４）小むすび 
　したがって、その他の補正事項及びその他の請求項についての補正について検討するまでもなく、補正事項２、４及び６についての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしておらず、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　 
３．本願発明 
　平成１７年１０月５日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし５７に係る発明は、平成１６年３月２９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５７に記載された事項により特定されるものであり、その請求項３３に係る発明（以下、「本願発明」という。）は、その請求項３３に記載されている事項により特定される以下のとおりのものである。 
「３３．フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、 
　トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程であって、前記フィールド分離マスの側壁は前記基板マスキング層によって覆われ、前記フィールド分離マス及びマスキング層はほぼ平坦な外表面を形成する工程と、 
　マスキング層平坦外表面から内側方向に離れたフィールド分離マス表面を形成するのに十分な量のフィールド分離マスを除去する工程と、 
　前記フィールド分離マス表面上にエッチングストップキャップを形成する工程と、 
　分離マスから間隔を置いてデバイス要素の少なくとも一部を形成するために、分離マスから分けて基板マスキング層をパターンニングする工程と、 
　分離マス及びデバイス要素上に絶縁層を形成する工程と、 
　前記分離マスエッチングストップキャップに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、を具備し、前記除去工程は外表面に対してフィールド分離マス中に凹部を形成し、エッチングストップキャップを形成する工程は、フィールド分離マス表面上にエッチングストップ層を形成することと、前記凹部を充填することからなることを特徴とする半導体製造方法。」 
　 
４．刊行物記載の発明 
４−１．刊行物１：特開平０８−０９７１７１号公報 
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平０８−０９７１７１号公報（以下、「刊行物１」という。）には、図１ないし７とともに以下の事項が記載されている。 
「【００３１】 
【実施例】図１は本発明の一実施例にかかる半導体装置の平面図である。半導体基板上に素子領域５１と素子分離領域５２が形成され、さらにゲート電極８とコンタクト５３が形成されトランジスタを構成している。 
【００３２】以下に、図２乃至図７を用いながら、本発明の実施例にかかる製造工程を説明する。まず、シリコン基板１上に１０−５０ｎｍのバッファ酸化膜２のバッファ酸化膜２を形成し、その上に１００−５００ｎｍの厚さの多結晶シリコン３及び１００−５００ｎｍのＣＶＤシリコン酸化膜４を順次堆積する。この多結晶シリコン３及びＣＶＤシリコン酸化膜４は、後に述べる溝（トレンチ）６を形成するトレンチ・エッチング工程においてマスク材としての役目を果たすものである。 
【００３３】次に、この上にレジスト３０を塗布した後、フォトリソグラフィによりトレンチパターンを転写・形成する（図２（ａ））。このパターニングされたレジスト３０をマスクとして、ＣＶＤシリコン酸化膜４及び多結晶シリコン膜３及びバッファ酸化膜２をＲＩＥによりエッチングする（図２（ｂ））。このときのエッチングは、レジスト３０をマスクにしてＣＶＤシリコン酸化膜４及び多結晶シリコン膜３及びバッファ酸化膜２をエッチングし、最後にレジストを剥離しても良いし、あるいは、レジスト３０をマスクにしてＣＶＤシリコン酸化膜４をエッチングした後、レジストを剥離し、その後にＣＶＤシリコン酸化膜をマスクとして多結晶シリコン膜３及びバッファ酸化膜２をエッチングしても良い。 
【００３４】次に、素子分離の役目を果たす溝６をシリコン基板１上にＲＩＥにて形成する（図３（ａ））。このときＣＶＤシリコン酸化膜４がマスクとしての役目をする。シリコン基板上に形成される溝６の深さは０．３−０．７ｕｍにするのが望ましい。 
【００３５】次に、溝６の側壁を保護するため、及びシリコン基板１の表面の溝６の入り口にある角を丸めるために、２０−５０ｎｍの熱酸化を行なう。このとき、この熱酸化膜を通して、素子分離能力を高めるための不純物イオン注入を行なってもよい。 
【００３６】次に、上記熱酸化の後、ＣＶＤシリコン酸化膜（たとえばＴＥＯＳ）７を溝６の底部からＣＶＤシリコン酸化膜４の上方まで堆積させる（図３（ｂ））。次に、マスク材の多結晶シリコン３が露出し、多結晶シリコン３とＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう。このエッチバックには、レジストを用いたエッチバックの技術を用いても良いし、またポリッシングを用いても良い。 
【００３７】図４（ａ）のようにトレンチ埋め込み材のＣＶＤシリコン酸化膜がエッチングされ、マスク材の多結晶シリコン３が露出し、多結晶シリコン３とＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになったら、次にシリコン窒化物８を多結晶シリコン３の上方まで堆積させる（図４（ｂ））。 
【００３８】その後、多結晶シリコン３が露出するまでシリコン窒化物８のエッチバックを行なう（図５（ａ））。これによって、素子分離領域上にシリコン窒化物８の層が出来上がる。このシリコン窒化物の層が後のコンタクトＲＩＥ時に素子分離領域を保護する保護膜として働く。このエッチバックには、レジストを用いたエッチバックの技術を用いても良いし、またポリッシングを用いても良い。 
【００３９】そして次に、マスク材の多結晶シリコン３をＣＤＥにより取り除き、バッファ酸化膜２をＮＨ４Ｆにてエッチングする（図５（ｂ））。そして、公知の技術により素子形成領域にトランジスタを形成する。トランジスタゲート電極９の形成後の図１におけるＡ−Ａ´の断面図を図６（ａ）に示す。 
【００４０】この後、平坦化及び絶縁のためにＣＶＤシリコン酸化膜１０を５００−１０００ｎｍ堆積し、表面をポリッシングまたは８５０℃程度の温度での再溶融により平坦化する。この時のＡ−Ａ´間の工程断面図を図６（ｂ）に示す。この工程では平坦化及び絶縁のためにＣＶＤシリコン酸化膜の代わりにボロンを含んだ燐ガラス（ＢＰＳＧ）を用いても良い。 
【００４１】次に、ＣＶＤシリコン酸化膜の上にレジストを塗布し、フォトリソグラフィの技術によりコンタクトホールを開孔する部分だけレジストを取り除く。このとき、コンタクトをとろうとする素子領域の幅が狭く十分なコンタクトのサイズが取れないような所では、レジストを少し大きめに開孔する。ＣＶＤシリコン酸化膜１０はコンタクトＲＩＥの時にレジストパターンの通りにエッチングされ、素子領域上ではこのエッチングによりシリコン基板１まで到達するコンタクトホールが形成される。しかし、コンタクトＲＩＥの条件としてシリコン酸化膜のエッチングレートに比べてシリコン窒化物のエッチングレートが十分遅い様な条件選べば、素子分離領域上ではコンタクトＲＩＥはシリコン窒化物８に到達した所でそれ以上進まなくなる。従って、図７（ａ）に示されるようにコンタクトホールは素子分離領域に対して自己整合的に形成される。この断面は図１のＢ−Ｂ´断面である。 
【００４２】この後、Ａｌをスパッタリングして配線層を形成しパターニングすると素子間の配線が完成し（図７（ｂ））、さらにパッシベーション膜をこの上に形成し、パット開孔すると全工程が終了する。 
【００４３】以上、この実施例に示したように、本発明を用いればコンタクトを素子分離領域に対して自己整合的に形成することができる。これによって、狭い幅の素子領域に対しても、素子領域の幅と同じ幅のコンタクトを開孔することが可能である。また、コンタクトホールの開口部（図７（ａ））においてｌ（エル）で示された部分）を実際のコンタクトあるいは素子領域の幅より大きくとれるため、従来に比べ、素子微細化に伴ってコンタクトホールのアスペクト比が高くなるのを押えることができる。また、コンタクト開孔のプロセスで合わせずれが生じても、素子分離領域が窒化シリコン膜によって保護されているためコンタクトＲＩＥによって削られることは無く、トランジスタの拡散層と基板の間の短絡不良は回避される。」 
　 
（ア）刊行物１の００４１段落の「従って、図７（ａ）に示されるようにコンタクトホールは素子分離領域に対して自己整合的に形成される。」との記載、及び図７（ａ）より、刊行物１に記載の「コンタクトホール」が、「素子分離領域」にある「ＣＶＤシリコン酸化膜７」に隣接する領域に形成されるものであることは明らかである。
（イ）刊行物１の００３６段落の「マスク材の多結晶シリコン３が露出し」との記載、００３９段落の「マスク材の多結晶シリコン３をＣＤＥにより取り除き」との記載、及び、図３（ａ）より、刊行物１の００３４段落に記載の「素子分離の役目を果たす溝６をシリコン基板１上にＲＩＥにて形成する」工程において、「ＣＶＤシリコン酸化膜４」だけではなく「多結晶シリコン３」も「マスクとしての役目をする」ことは明らかである。
（ウ）刊行物１の図４（ａ）より、刊行物１の００３７段落に記載の「トレンチ埋め込み材のＣＶＤシリコン酸化膜がエッチングされ、マスク材の多結晶シリコン３が露出し、多結晶シリコン３とＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍにな」る工程において、「ＣＶＤシリコン酸化膜７」が「多結晶シリコン３」よりも低くなることは明らかである。
（エ）刊行物１の図４（ｂ）及び図５（ａ）より、「シリコン窒化物８の層」が「素子分離領域」にある「ＣＶＤシリコン酸化膜７」の上に形成されることは明らかである。
（オ）刊行物１の００３９段落の「素子形成領域にトランジスタを形成する。トランジスタゲート電極９の形成後の図１におけるＡ−Ａ´の断面図を図６（ａ）に示す。」との記載、図１及び図６（ａ）より、「トランジスタゲート電極９」が「素子形成領域」に形成されることは明らかである。
（カ）刊行物１の００４０段落に記載された工程において、「ＣＶＤシリコン酸化膜１０」は「平坦化及び絶縁のために」堆積されるものだから、「ＣＶＤシリコン酸化膜１０」が「ＣＶＤシリコン酸化膜７」及び「トランジスタゲート電極９」の上を含む領域に堆積されることは明らかである。
（キ）刊行物１の００４１段落に記載の「コンタクトホール」を「開孔する」ために「ＣＶＤシリコン酸化膜１０」をエッチングする工程は、「シリコン酸化膜のエッチングレートに比べてシリコン窒化物のエッチングレートが十分遅い様な条件」で、「シリコン窒化物８に到達した所でそれ以上進まなくなる」ように実行されるから、「ＣＶＤシリコン酸化膜１０」が「シリコン窒化物８の層」に対して選択的にエッチングされることは明らかである。
（ク）刊行物１の００４１段落の「図７（ａ）に示されるようにコンタクトホールは素子分離領域に対して自己整合的に形成される。この断面は図１のＢ−Ｂ´断面である。」との記載、図１及び図７（ａ）より、「コンタクトホール」が「素子分離領域」及び「トランジスタゲート電極９」により囲まれた領域に形成されることは明らかである。そして、「素子分離領域」には「ＣＶＤシリコン酸化膜７」が形成されるから、「コンタクトホール」が「素子分離領域」にある「ＣＶＤシリコン酸化膜７」と、「トランジスタゲート電極９」との間に形成されることも明らかである。
　 
　したがって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。 
「素子分離領域にあるＣＶＤシリコン酸化膜７に隣接する領域にコンタクトホールを形成する半導体装置の製造方法であって、該製造方法は、
　シリコン基板１上にバッファ酸化膜２を形成し、その上に多結晶シリコン３及びＣＶＤシリコン酸化膜４を順次堆積し、パターニングされたレジスト３０をマスクとして、前記ＣＶＤシリコン酸化膜４、前記多結晶シリコン３及び前記バッファ酸化膜２をＲＩＥによりエッチングし、前記レジスト３０を剥離する工程と、
　前記ＣＶＤシリコン酸化膜４及び前記多結晶シリコン３をマスクとして、前記シリコン基板１上の素子分離領域に溝６をＲＩＥにて形成する工程と、
　前記溝６の側壁及び入り口を熱酸化した後、ＣＶＤシリコン酸化膜７を前記溝６の底部から前記ＣＶＤシリコン酸化膜４の上方まで堆積させる工程と、
　前記多結晶シリコン３が露出し、前記ＣＶＤシリコン酸化膜７が前記多結晶シリコン３よりも低くなり、前記多結晶シリコン３と前記ＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう工程と、
　シリコン窒化物８を前記多結晶シリコン３の上方まで堆積させ、前記多結晶シリコン３が露出するまで前記シリコン窒化物８のエッチバックを行ない、前記素子分離領域にある前記ＣＶＤシリコン酸化膜７上に前記シリコン窒化物８の層を形成する工程と、
　前記多結晶シリコン３及び前記バッファ酸化膜２を除去して、素子形成領域を露出し、前記素子形成領域にトランジスタゲート電極９を形成する工程と、
　前記素子分離領域にある前記ＣＶＤシリコン酸化膜７及び前記トランジスタゲート電極９上にＣＶＤシリコン酸化膜１０を堆積する工程と、
　前記シリコン窒化物８の層に対して選択的に、前記ＣＶＤシリコン酸化膜１０を、レジストパターンを用いてエッチングし、前記ＣＶＤシリコン酸化膜１０を貫通し、前記素子分離領域にある前記ＣＶＤシリコン酸化膜７と、前記トランジスタゲート電極９との間に達するコンタクトホールを形成する工程とを具備したことを特徴とする半導体装置の製造方法。」 
　 
４−２．刊行物２：特開平０１−１２５９７１号公報 
　本願の優先権主張日前に日本国内において頒布された刊行物である特開平０１−１２５９７１号公報（以下、「刊行物２」という。）には、第２図とともに以下の事項が記載されている。 
「（２）実施例２（第２図） 
　第２図には本発明によるＣＭＯＳの製造工程順断面図を示す。第２図（ａ）はｐ型Ｓｉ基板１にｎウェル２１０を選択的に設け表面を露出して、ゲート酸化膜３，ｎ＋ポリＳｉ（第１低抵抗導電膜）４，窒化膜（第１絶縁膜）５を順次堆積後、分離領域を形成すべく上記３層膜に続き基板１を選択エッチしてトレンチ３０を設けた状態である。トレンチ３０は反応性イオンエッチ（ＲＩＥ）などの方法で一方の側面がｎウェル２１０に、他方が基板１に接するように設けられる。この例ではトレンチ３０はｎウェル２１０以上の深さで、例えばｎウェル２１０の深さ３．０μに対し４．０〜５．０μである。第２図（ｂ）は露出されたトレンチ３０の側面および底面に選択ＭＬＥによってｐ＋成長層２０を設けた断面である。ｐ＋成長層２０は例えばＢが１０１７〜１０１９ｃｍ−３程度添加され、１０〜１００ｎｍの厚みをもつ。第２図（ｃ）ではトレンチ３０を酸化膜（第２絶縁膜）１７で埋めた状態を示す。これは例えば酸化膜１７のＣＶＤおよびエッチバックで行われ、エッチバックは窒化膜５が露出されるまでなされる。この工程には従来の平坦化技術が応用できる。第２図（ｄ）は上記窒化膜５を除去した後、ｎ＋ポリＳｉ４上に第２ｎ＋ポリＳｉ（第２低抵抗導電膜）４０を堆積した断面である。第２図（ｅ）では２層がｎ＋ポリＳｉ４，４０を選択エッチしてＮＭＯＳ１００、ＰＭＯＳ２００のゲート電極１０４，２０４を形成した状態で、同時にトレンチ３０を横切るポリＳｉ配線３０４を第２ｎ＋ポリＳｉ４０で形成している。第２図（ｆ）は従来と同様にイオン注入などを利用してＮＭＯＳ１００のｎ＋ソース・ドレイン領域１１１，１１２，ＰＭＯＳ２００のｐ＋ソース・ドレイン領域２１１，２１２を設けたものである。あとは通常のようにコンタクト開孔、電極形成によってＣＭＯＳが完成する。 
　前記第２図（ａ）の工程で窒化膜５、ｎ＋ポリＳｉ４、ゲート絶縁膜３の３層膜に続く基板１のトレンチ・エッチの際、３層膜のエッチ後ｎ＋ポリＳｉ４の側壁を酸化またはＣＶＤなどで絶縁膜で被覆することも可能である。これによりトレンチ・エッチの時にｎ＋ポリＳｉ４のサイドエッチを防止できるだけでなく、ｐ＋選択成長層２０がｎ＋ポリＳｉ４の側壁に堆積することを防ぐことができる。 
　この例ではｎウェル２１０形成後全面を露出しているが、必要に応じフィールド絶縁膜を設けて必要部分を露出してゲート絶縁膜３を形成することもできる。その際の上記３層膜の最下層はゲート絶縁膜またはフィールド絶縁膜となる。」（第３頁左下欄第２０行ないし第４頁右上欄第６行） 
　 
５．当審の判断 
５−１．対比 
　本願発明と刊行物発明とを対比する。 
（ア）刊行物発明の「素子分離領域にあるＣＶＤシリコン酸化膜７」及び「コンタクトホール」は、本願発明の「フィールド分離マス」及び「コンタクト用開口」に相当する。よって、刊行物発明の「素子分離領域にあるＣＶＤシリコン酸化膜７に隣接する領域にコンタクトホールを形成する半導体装置の製造方法」は、本願発明の「フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法」に相当する。 
（イ）刊行物発明の「シリコン基板１上にバッファ酸化膜２を形成し、その上に多結晶シリコン３及びＣＶＤシリコン酸化膜４を順次堆積し、パターニングされたレジスト３０をマスクとして、前記ＣＶＤシリコン酸化膜４、前記多結晶シリコン３及び前記バッファ酸化膜２をＲＩＥによりエッチングし、前記レジスト３０を剥離する工程と、　前記ＣＶＤシリコン酸化膜４及び前記多結晶シリコン３をマスクとして、前記シリコン基板１上の素子分離領域に溝６をＲＩＥにて形成する工程」は、「シリコン基板１」に「溝６」を形成するための工程であるから、本願発明の「トレンチ形成」工程に相当する。
（ウ）刊行物発明の「前記溝６の側壁及び入り口を熱酸化した後、ＣＶＤシリコン酸化膜７を前記溝６の底部から前記ＣＶＤシリコン酸化膜４の上方まで堆積させる工程と、　前記多結晶シリコン３が露出し、前記ＣＶＤシリコン酸化膜７が前記多結晶シリコン３よりも低くなり、前記多結晶シリコン３と前記ＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう工程」は、「溝６」内に「ＣＶＤシリコン酸化膜７」を埋め込むための工程であるから、本願発明のトレンチの「埋め込み法」に相当する。
（エ）刊行物発明の「多結晶シリコン３」は、マスクとして機能するから、本願発明の「電気的に導電性のマスキング層」及び「基板マスキング層」に相当する。そして、刊行物発明の前記５−１．（イ）及び（ウ）に記載の工程の結果、「シリコン基板１」の「溝６」の中に「ＣＶＤシリコン酸化膜７」が形成されること、及び、「素子分離領域」にある「ＣＶＤシリコン酸化膜７」に隣接した「シリコン基板１」上に「多結晶シリコン３」が形成されることは明らかであるから、刊行物発明の「シリコン基板１上にバッファ酸化膜２を形成し、その上に多結晶シリコン３及びＣＶＤシリコン酸化膜４を順次堆積し、パターニングされたレジスト３０をマスクとして、前記ＣＶＤシリコン酸化膜４、前記多結晶シリコン３及び前記バッファ酸化膜２をＲＩＥによりエッチングし、前記レジスト３０を剥離する工程と、　前記ＣＶＤシリコン酸化膜４及び前記多結晶シリコン３をマスクとして、前記シリコン基板１上の素子分離領域に溝６をＲＩＥにて形成する工程と、　前記溝６の側壁及び入り口を熱酸化した後、ＣＶＤシリコン酸化膜７を前記溝６の底部から前記ＣＶＤシリコン酸化膜４の上方まで堆積させる工程と、　前記多結晶シリコン３が露出し、前記ＣＶＤシリコン酸化膜７が前記多結晶シリコン３よりも低くなり、前記多結晶シリコン３と前記ＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう工程」は、本願発明の「トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程」及び「マスキング層平坦外表面から内側方向に離れたフィールド分離マス表面を形成するのに十分な量のフィールド分離マスを除去する工程」に相当する。
（オ）刊行物発明において「ＣＶＤシリコン酸化膜１０」は「シリコン窒化物８の層」に対して選択的にエッチングされるから、刊行物発明の「シリコン窒化物８の層」は本願発明の「エッチングストップキャップ」または「エッチングストップ層」に相当する。そして、刊行物発明の「シリコン窒化物８を前記多結晶シリコン３の上方まで堆積させ、前記多結晶シリコン３が露出するまで前記シリコン窒化物８のエッチバックを行ない、前記素子分離領域にある前記ＣＶＤシリコン酸化膜７上に前記シリコン窒化物８の層を形成する工程」は、本願発明の「前記フィールド分離マス表面上にエッチングストップキャップを形成する工程」に相当する。
（カ）刊行物発明の「トランジスタゲート電極９」は本願発明の「デバイス要素」に相当する。
（キ）刊行物発明の「前記ＣＶＤシリコン酸化膜７及び前記トランジスタゲート電極９上にＣＶＤシリコン酸化膜１０を堆積する工程」は本願発明の「分離マス及びデバイス要素上に絶縁層を形成する工程」に相当する。 
（ク）刊行物発明の「前記素子分離領域にある前記ＣＶＤシリコン酸化膜７と、前記トランジスタゲート電極９との間に達するコンタクトホール」が、「前記素子分離領域にある前記ＣＶＤシリコン酸化膜７」の側壁と、「前記トランジスタゲート電極９」との間にあることは明らかであるから、刊行物発明の「前記シリコン窒化物８の層に対して選択的に、前記ＣＶＤシリコン酸化膜１０を、レジストパターンを用いてエッチングし、前記ＣＶＤシリコン酸化膜１０を貫通し、前記素子分離領域にある前記ＣＶＤシリコン酸化膜７と、前記トランジスタゲート電極９との間に達するコンタクトホールを形成する工程」は、本願発明の「前記分離マスエッチングストップキャップに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程」に相当する。 
（ケ）刊行物発明の「前記多結晶シリコン３が露出し、前記ＣＶＤシリコン酸化膜７が前記多結晶シリコン３よりも低くなり、前記多結晶シリコン３と前記ＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう工程」により、「ＣＶＤシリコン酸化膜７」が「多結晶シリコン３」に対し凹部となるように形成されることは明らかである。よって、刊行物発明の「前記多結晶シリコン３が露出し、前記ＣＶＤシリコン酸化膜７が前記多結晶シリコン３よりも低くなり、前記多結晶シリコン３と前記ＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう工程」は、本願発明の如く、「外表面に対してフィールド分離マス中に凹部を形成」する工程を有するものである。
（コ）刊行物発明の「シリコン窒化物８を前記多結晶シリコン３の上方まで堆積させ、前記多結晶シリコン３が露出するまで前記シリコン窒化物８のエッチバックを行ない、前記素子分離領域にある前記ＣＶＤシリコン酸化膜７上に前記シリコン窒化物８の層を形成する工程」が、「前記素子分離領域にある前記ＣＶＤシリコン酸化膜７」の表面上に「シリコン窒化物８」を堆積するものであり、さらに「多結晶シリコン３」に対する「ＣＶＤシリコン酸化膜７」の凹部を充填するものであることは明らかである。よって、刊行物発明の「シリコン窒化物８を前記多結晶シリコン３の上方まで堆積させ、前記多結晶シリコン３が露出するまで前記シリコン窒化物８のエッチバックを行ない、前記素子分離領域にある前記ＣＶＤシリコン酸化膜７上に前記シリコン窒化物８の層を形成する工程」は、本発明の如く、「フィールド分離マス表面上にエッチングストップ層を形成することと、前記凹部を充填することからなる」ものである。
　 
　よって、本願発明と刊行物発明とは、 
「フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法であって、該方法は、
　トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程と、
　マスキング層平坦外表面から内側方向に離れたフィールド分離マス表面を形成するのに十分な量のフィールド分離マスを除去する工程と、
　前記フィールド分離マス表面上にエッチングストップキャップを形成する工程と、
　デバイス要素の少なくとも一部を形成する工程と、 
　分離マス及びデバイス要素上に絶縁層を形成する工程と、 
　前記分離マスエッチングストップキャップに対して選択的に、前記絶縁層を貫通して分離マス側壁とデバイス要素の間に達するコンタクト用開口をエッチング開口する工程と、を具備し、前記除去工程は外表面に対してフィールド分離マス中に凹部を形成し、エッチングストップキャップを形成する工程は、フィールド分離マス表面上にエッチングストップ層を形成することと、前記凹部を充填することからなることを特徴とする半導体製造方法。」である点で一致し、以下の点で相違する。 
　 
〈相違点１〉
　本願発明は、「基板上に電気的に導電性のマスキング層を形成」するのに対し、刊行物発明は、「シリコン基板１上にバッファ酸化膜２を形成し、その上に多結晶シリコン３」を堆積するものであり、「シリコン基板１」上に「多結晶シリコン３」の他に「バッファ酸化膜２」をも形成する点。
　
〈相違点２〉
　本願発明は、「トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に電気的に導電性のマスキング層を形成する工程であって、前記フィールド分離マスの側壁は前記基板マスキング層によって覆われ、前記フィールド分離マス及びマスキング層はほぼ平坦な外表面を形成する工程」を有するのに対し、刊行物発明は、「シリコン基板１上にバッファ酸化膜２を形成し、その上に多結晶シリコン３及びＣＶＤシリコン酸化膜４を順次堆積し、パターニングされたレジスト３０をマスクとして、前記ＣＶＤシリコン酸化膜４、前記多結晶シリコン３及び前記バッファ酸化膜２をＲＩＥによりエッチングし、前記レジスト３０を剥離する工程と、　前記ＣＶＤシリコン酸化膜４及び前記多結晶シリコン３をマスクとして、前記シリコン基板１上の素子分離領域に溝６をＲＩＥにて形成する工程と、　前記溝６の側壁及び入り口を熱酸化した後、ＣＶＤシリコン酸化膜７を前記溝６の底部から前記ＣＶＤシリコン酸化膜４の上方まで堆積させる工程と、　前記多結晶シリコン３が露出し、前記ＣＶＤシリコン酸化膜７が前記多結晶シリコン３よりも低くなり、前記多結晶シリコン３と前記ＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう工程」において、「素子分離領域」にある「ＣＶＤシリコン酸化膜７」の側壁が「多結晶シリコン３」によって覆われ、「素子分離領域」にある「ＣＶＤシリコン酸化膜７」及び「多結晶シリコン３」が平坦な外表面を形成することが特定されていない点。
　
〈相違点３〉
　本願発明は、「分離マスから間隔を置いてデバイス要素の少なくとも一部」が形成されるのに対し、刊行物発明は、「素子分離領域」の「ＣＶＤシリコン酸化膜７」と、「トランジスタゲート電極９」との位置関係が特定されていない点。
　
〈相違点４〉 
　本願発明は、「デバイス要素の少なくとも一部を形成するために、分離マスから分けて基板マスキング層をパターンニングする」のに対し、刊行物発明は、「多結晶シリコン３」及び「バッファ酸化膜２」を除去した後に「トランジスタゲート電極９」を形成している点。 
　 
５−２．相違点の検討 
　以下、相違点１ないし４について検討する。
〈相違点１について〉
　本願の願書に添付された明細書の第５頁第３行ないし第１５行及び図４には、「バルク半導体基板２６」の上に「ゲート酸化層２８」及び「電気的導電性複合マスキング層３３」を順次形成することが記載されており、「バルク半導体基板２６」及び「電気的導電性複合マスキング層３３」は、本願発明の「基板」及び「電気的に導電性のマスキング層」に相当するから、本願発明において、「基板上に電気的に導電性のマスキング層を形成」するとは、「基板」と「導電性のマスキング層」とが直接接する構造のみではなく、他の層が間に存在する構造を排除しないものである。よって、相違点１は実質的なものではない。
　
〈相違点２について〉
　刊行物発明は、「前記溝６の側壁及び入り口を熱酸化した後、ＣＶＤシリコン酸化膜７を前記溝６の底部から前記ＣＶＤシリコン酸化膜４の上方まで堆積させる工程」の後に、「前記多結晶シリコン３が露出し、前記ＣＶＤシリコン酸化膜７が前記多結晶シリコン３よりも低くなり、前記多結晶シリコン３と前記ＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう工程」を実行しており、「エッチバック」する途中の「多結晶シリコン３」が露出した時点では、「多結晶シリコン３」と「ＣＶＤシリコン酸化膜７」とがほぼ平坦な表面を有し、「多結晶シリコン３」が「ＣＶＤシリコン酸化膜７」の側壁を覆うことは明らかである。すなわち、刊行物発明の「前記多結晶シリコン３が露出し、前記多結晶シリコン３と前記ＣＶＤシリコン酸化膜７との高さの差が１００−２００ｎｍになるまで、エッチバックを行なう工程」は、その過程において「多結晶シリコン３」と「ＣＶＤシリコン酸化膜７」とがほぼ平坦な表面を有し、「多結晶シリコン３」が「ＣＶＤシリコン酸化膜７」の側壁を覆う状態を形成するものであり、本願発明の「前記フィールド分離マスの側壁は前記基板マスキング層によって覆われ、前記フィールド分離マス及びマスキング層はほぼ平坦な外表面を形成する工程」を含むものであるから、前記相違点２は実質的なものではない。 
　 
〈相違点３及び４について〉 
　刊行物２には、「ｐ型Ｓｉ基板１」の「表面を露出して、ゲート酸化膜３，ｎ＋ポリＳｉ（第１低抵抗導電膜）４，窒化膜（第１絶縁膜）５を順次堆積後、分離領域を形成すべく上記３層膜に続き基板１を選択エッチしてトレンチ３０を設け」ること（第３頁右下欄第２行ないし第７行）、「酸化膜１７のＣＶＤおよびエッチバック」により「トレンチ３０を酸化膜（第２絶縁膜）１７で埋め」ること（第３頁右下欄第１６行ないし第１９行）、「エッチバックは窒化膜５が露出されるまでなされる」こと（第３頁右下欄第１９行ないし第２０行）が記載されていることから、「ｎ＋ポリＳｉ４」が、「トレンチ３０」を形成し、「酸化膜１７」をエッチバックするためのマスクの一部として機能していることは明らかである。また、刊行物２の、「上記窒化膜５を除去した後、ｎ＋ポリＳｉ４上に第２ｎ＋ポリＳｉ（第２低抵抗導電膜）４０を堆積し」、「ｎ＋ポリＳｉ４，４０を選択エッチしてＮＭＯＳ１００、ＰＭＯＳ２００のゲート電極１０４，２０４を形成し」との記載（第４頁左上欄第１行ないし第６行）、及び、第２図（ｃ）ないし（ｆ）より、「ｎ＋ポリＳｉ４」は「酸化膜１７」から間隔を置いて分けるようにパターニングされ、「ゲート電極１０４，２０４」の一部となることは明らかである。
　よって、刊行物２には、「トレンチ３０」を形成し、「酸化膜１７」をエッチバックするためのマスクとして用いた「ｎ＋ポリＳｉ４」を、「酸化膜１７」から間隔を置いて分けるようにパターニングし、「ゲート電極１０４，２０４」の一部とすることが記載されており、刊行物２に記載の「ｎ＋ポリＳｉ４」、「トレンチ３０」、「酸化膜１７」及び「ゲート電極１０４，２０４」はそれぞれ、本願発明の「基板マスキング層」、「トレンチ」、「分離マス」及び「デバイス要素」に相当する。
　そして、一般に工程の簡略化は半導体装置の製造方法において周知の課題であるから、刊行物発明の「前記多結晶シリコン３及び前記バッファ酸化膜２を除去して、素子形成領域を露出し、前記素子形成領域に公知の技術によりトランジスタゲート電極９を形成する工程」において、「前記多結晶シリコン３及び前記バッファ酸化膜２を除去して、素子形成領域を露出」する工程を省き、工程を簡略化するために、「前記多結晶シリコン３及び前記バッファ酸化膜２を除去して、素子形成領域を露出し、前記素子形成領域に公知の技術によりトランジスタゲート電極９を形成する工程」に替えて、刊行物２に記載の、「トレンチ３０」を形成し、「酸化膜１７」をエッチバックするためのマスクとして用いた「ｎ＋ポリＳｉ４」を「酸化膜１７」から間隔を置いて分けるようにパターニングし、「ゲート電極１０４，２０４」の一部とする工程を採用し、本願発明の如く、「分離マスから間隔を置いてデバイス要素の少なくとも一部を形成するために、分離マスから分けて基板マスキング層をパターンニングする工程」を備えたものとすることは、当業者が容易に想到し得たことである。 
　なお、刊行物発明に刊行物２に記載の発明を適用することによる、工程の簡単化は、予測し得た範囲内のものであり、格別なものとは認められない。
　 
５−３．小むすび 
　本願発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　 
６．むすび 
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。