【事件の表示】
　特願２０００−５６６８８３「特異化された多数のプラグのアラインメント許容度を改善する方法及び構造」拒絶査定不服審判事件〔平成１２年　３月　２日国際公開、ＷＯ００／１１７１２、平成１４年　７月３０日国内公表、特表２００２−５２３８９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、１９９９年８月２５日（パリ条約による優先権主張外国庁受理１９９８年８月２５日、米国）を国際出願日とする出願であって、平成１７年２月２３日付けで拒絶査定がなされ、これに対して同年５月２６日に拒絶査定に対する審判請求がなされるとともに、同年６月２７日に手続補正がなされ、その後当審において、平成１８年８月１日付けで審尋がなされ、平成１９年２月５日に回答書が提出されたものである。
　 
２．平成１７年６月２７日付けの手続補正（以下、「本件補正」という。）について 
［補正却下の決定の結論］ 
　平成１７年６月２７日付けの手続補正を却下する。 
［理由］ 
（１）本件補正の内容 
　本件補正は、補正前の請求項１を、補正後の請求項１と補正し、補正前の請求項７ないし２３を削除するものであり、補正前の請求項１及び補正後の請求項１は以下のとおりである。
〈補正前の請求項１〉
「【請求項１】
　基板上の集積回路デバイスであって、
　基板に沿って離隔された多数の半導体表面構造と、
　多数の表面構造の間で基板に接触する多数のプラグであって、表面構造の頂面より低い内側プラグと、各々が表面構造の頂面に直接接して該頂面を覆う上方部分を有し、表面構造に隣接して内側プラグとは反対の該表面構造の側に同時に且つ実質的に同一のものとして形成された一対の外側プラグを含む多数のプラグと、
　内側プラグに結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクトと、
　各々が外側プラグの頂面に結合された一対の外側コンタクト領域とより成る集積回路デバイス。」
〈補正後の請求項１〉
「【請求項１】
　基板上の集積回路デバイスであって、
　基板に沿って離隔され、頂面を有する、絶縁されたワード線を形成する多数の半導体表面構造と、
　多数の表面構造の間で基板に接触する多数のプラグであって、頂面が表面構造の頂面より低いビット線プラグを形成する内側プラグと、各々が表面構造の頂面に直接接して該頂面を覆う上方部分を有し、表面構造に隣接して内側プラグとは反対の該表面構造の側に実質的に同一のものとして、また、最初に内側プラグと同時に形成された一対の外側プラグとを含む多数のプラグと、
　内側プラグとビット線との間に結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクトと、
　各々が外側プラグの頂面に結合され、外側プラグとの間のアラインメント許容度を改善するテイパーを有する一対の外側コンタクト領域とより成る集積回路デバイス。」
　
（２）補正内容の整理
　本件補正のうち、補正後の請求項１についてなされた補正の内容を、以下に整理する。
〈補正事項１〉
　補正前の請求項１の「基板に沿って離隔された多数の半導体表面構造と、」を、補正後の請求項１の「基板に沿って離隔され、頂面を有する、絶縁されたワード線を形成する多数の半導体表面構造と、」と補正すること。
〈補正事項２〉
　補正前の請求項１の「表面構造の頂面より低い」の前に、補正後の請求項１の「頂面が」を追加すること。
〈補正事項３〉
　補正前の請求項１の「内側プラグと、」の前に、補正後の請求項１の「ビット線プラグを形成する」を追加すること。
〈補正事項４〉
　補正前の請求項１の「同時に且つ実質的に同一のものとして形成された一対の外側プラグを」を、補正後の請求項１の「実質的に同一のものとして、また、最初に内側プラグと同時に形成された一対の外側プラグとを」と補正すること。
〈補正事項５〉
　補正前の請求項１の「内側プラグに結合され、」を、補正後の請求項１の「内側プラグとビット線との間に結合され、」と補正すること。
〈補正事項６〉
　補正前の請求項１の「各々が外側プラグの頂面に結合された一対の外側コンタクト領域」を、補正後の請求項１の「各々が外側プラグの頂面に結合され、外側プラグとの間のアラインメント許容度を改善するテイパーを有する一対の外側コンタクト領域」と補正すること。
　
（３）本件の補正事項についての検討
（３−１）新規事項の追加及び補正の目的の適否について
（３−１−１）補正事項５について
　補正事項５についての補正は、実質的に「内側埋め込み線コンタクト」が「内側プラグとビット線との間に結合され」ることを限定するものであり、「内側埋め込み線コンタクト」が「内側プラグとビット線との間に結合され」ることは、「内側埋め込み線コンタクト」が「ビット線」と別体に形成され、「結合」されることを意味すると解される。
　しかし、願書に最初に添付された明細書及び図面（以下、「当初明細書等」という。）には、「埋め込みビット線は、ビット線プラグに結合されている。」（０００９段落）、「第２の導電材料１２０は、第２の開口１１０内に形成する。１つの実施例において、第２の導電材料１２０を形成するステップにより、ビット線１２０が形成される。」（００２５段落）、「この方法及び構造によると、ＩＧＦＥＴにビット線１２０を埋め込んだ後で電気コンタクト又はキャパシタ・ストレージノードを形成するのが容易になる。」（００２６段落）、及び「１つの実施例において、内側の電気コンタクト２２０は埋め込みビット線２２０を構成する。」（００２８段落）と記載されており、これらの記載によれば、「ビット線」は、「内側プラグ」と直接接する導電材料により形成され、「内側埋め込み線コンタクト」と同一のものであると認められる。そして当初明細最初等には他に、「内側埋め込み線コンタクト」の他に別途「ビット線」を設け、「内側埋め込み線コンタクト」と「ビット線」とを「結合」させることについて記載されておらず、かつ、「内側埋め込み線コンタクト」の他に別途「ビット線」を設け、「内側埋め込み線コンタクト」と「ビット線」とを「結合」させることが当初明細書等から自明であるとも認められない。
　よって、「内側埋め込み線コンタクト」が「内側プラグとビット線との間に結合され」ることは、当初明細書等に記載されておらず、かつ、それ等の記載から自明な事項とも認められないから、補正事項５についての補正は、当初明細書等に記載した事項の範囲内においてなされたものではなく、特許法第１７条の２第３項に規定する要件を満たさない。
　
（３−１−２）補正事項６について
（ア）補正事項６についての補正は、「一対の外側コンタクト領域」が「外側プラグとの間のアラインメント許容度を改善するテイパーを有する」ことを限定するものであり、「一対の外側コンタクト領域」が「外側プラグとの間のアラインメント許容度を改善するテイパーを有する」ことは、「一対の外側コンタクト領域」の形状が「テイパー」であり、かつ、当該「テイパー」は、「外側プラグとの間のアラインメント許容度」が「改善」される効果を奏するものであることを意味すると解される。
　しかし、当初明細書等には、「一対の外側コンタクト領域」の「テイパー」が、「外側プラグとの間のアラインメント許容度」が「改善」するとの効果を奏することについては記載されておらず、かつ、そのような効果を有することが、当初明細書等から自明であるとも認められない。
　よって、「一対の外側コンタクト領域」が「外側プラグとの間のアラインメント許容度を改善するテイパーを有する」ことは、当初明細書等に記載されておらず、かつ、それ等の記載から自明な事項とも認められないから、補正事項６についての補正は、当初明細書等に記載した事項の範囲内においてなされたものではなく、特許法第１７条の２第３項に規定する要件を満たさない。
（イ）また、仮に、当初明細書等に「一対の外側コンタクト領域」が「外側プラグとの間のアラインメント許容度を改善するテイパーを有する」ことが記載されているものとみなしたとしても、補正事項６についての補正は、実質的に「一対の外側コンタクト領域」の形状を「テイパー」とすることにより「外側プラグとの間のアラインメント許容度」が「改善」される新たな効果を追加するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、補正事項６についての補正が、特許法第１７条の２第４項第１号、第３号及び第４号に掲げる、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
　したがって、補正事項６についての補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たさないものである。
　
（３−１−３）小むすび
　したがって、その他の補正事項について検討するまでもなく、補正事項５及び６についての補正を含む本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしておらず、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（３−２）独立特許要件について
　補正事項５及び６についての補正を含む本件補正は、上記「（３−１）新規事項の追加及び補正の目的の適否について」において検討したとおり特許法第１７条の２第３項及び第４項に規定する要件を満たしていないが、以下においては、仮に、補正事項５及び６についての補正が、当初明細書等に記載した事項の範囲内においてなされ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであって、本件補正が同法第１７条の２第３項及び第４項に規定する要件を満たすものとして、本件補正後の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについても、さらに検討する。
　
（３−２−１）特許法３６条第６項第１号に規定する要件について
　補正後の請求項１には、「内側プラグとビット線との間に結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクトと、」と記載されており、当該記載は、「内側埋め込み線コンタクト」が「ビット線」と別体に形成され、両者が「結合」されることを意味すると解される。
　しかし、願書に添付された明細書及び図面（以下、「補正明細書等」という。）の発明の詳細な説明には、「埋め込みビット線は、ビット線プラグに結合されている。」（０００９段落）、「第２の導電材料１２０は、第２の開口１１０内に形成する。１つの実施例において、第２の導電材料１２０を形成するステップにより、ビット線１２０が形成される。」（００２５段落）、「この方法及び構造によると、ＩＧＦＥＴにビット線１２０を埋め込んだ後で電気コンタクト又はキャパシタ・ストレージノードを形成するのが容易になる。」（００２６段落）、及び「１つの実施例において、内側の電気コンタクト２２０は埋め込みビット線２２０を構成する。」（００２８段落）と記載されており、これらの記載によれば、「ビット線」は、「内側プラグ」と直接接する導電材料により形成され、「内側埋め込み線コンタクト」と同一のものであると認められる。そして、「内側埋め込み線コンタクト」の他に別途「ビット線」を設け、「内側埋め込み線コンタクト」と「ビット線」とを「結合」させることは記載されていない。
　よって、補正後の請求項１における「内側プラグとビット線との間に結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクトと、」は、補正明細書等の発明の詳細な説明に記載されていないから、補正後の請求項１に係る発明は、発明の詳細な説明に記載されたものではなく、特許法第３６条第６項第１号に規定する要件をみたさない。
　
（３−２−２）特許法３６条第６項第２号に規定する要件について
（ア）補正後の請求項１には、「表面構造に隣接して内側プラグとは反対の該表面構造の側に実質的に同一のものとして、また、最初に内側プラグと同時に形成された一対の外側プラグ」と記載されているが、「実質的に同一のものとして」が「外側プラグ」の如何なる特徴を特定するものか不明であり、また、「最初に」がどの段階のことを意味しているのか不明である。
（イ）補正後の請求項１には、「内側プラグとビット線との間に結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクト」と記載されており、該記載によれば、「内側埋め込み線コンタクト」の他に、「ビット線」が形成されるものと解される。しかし、「埋め込み線コンタクト」は「埋め込み線」及び「コンタクト」が一体に形成されたものを意味する技術用語と認められるから、補正後の請求項１の「内側プラグとビット線との間に結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクト」が、「ビット線」及び「内側埋め込み線コンタクト」が一体に形成された構造を有するのか、別体に形成され「結合」された構造を有するのか不明である。
（ウ）よって、上記（ア）及び（イ）より、補正後の請求項１に係る発明は明確でないから、特許法第３６条第６項第２号に規定する要件を満たさない。
（３−２−３）小むすび
　したがって、補正後の請求項１に係る発明は、特許法第３６条第６項第１号及び第２号に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができるものではない。
　
（３−３）むすび
　補正事項５及び６についての補正を含む本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしておらず、仮に、本件補正が特許法第１７条の２第３項に規定する要件を満たし、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるとしても、補正後の請求項１に係る発明が、特許出願の際独立して特許を受けることができるものではなく、特許法第１７条の２第５項において準用する同法第１２６条第５項に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１７年６月２７日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２３に係る発明は、平成１７年１月２８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２３に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】
　基板上の集積回路デバイスであって、
　基板に沿って離隔された多数の半導体表面構造と、
　多数の表面構造の間で基板に接触する多数のプラグであって、表面構造の頂面より低い内側プラグと、各々が表面構造の頂面に直接接して該頂面を覆う上方部分を有し、表面構造に隣接して内側プラグとは反対の該表面構造の側に同時に且つ実質的に同一のものとして形成された一対の外側プラグを含む多数のプラグと、
　内側プラグに結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクトと、
　各々が外側プラグの頂面に結合された一対の外側コンタクト領域とより成る集積回路デバイス。」
　
４．刊行物に記載の発明
（１）刊行物１：特開平０９−００８２５４号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平０９−００８２５４号公報（以下、「刊行物１」という。）には、図５ないし１６とともに以下の事項が記載されている。
「【００３５】図５Ａ乃至図１６は、本発明のデュアルパッド付き半導体素子の製造方法を工程順に説明するための図であり、各図の（Ａ）は、図３のＡ−Ａ′線における断面図、各図の（Ｂ）は、図３のＢ−Ｂ′線における断面図である。
【００３６】まず、図５（Ａ）及び（Ｂ）は、トランジスタを形成する工程を示したものである。同工程は、・・・半導体基板１００の全面にゲ−ト酸化膜１１８、ゲ−ト電極形成物質層及び第１キャッピング形成物質層を順次積層した後、積層されたゲ−ト電極形成物質及び第１キャッピング形成物質層を図３の第２マスクパタ−ンＰ１２を用いた写真食刻工程で、その上面が第１キャッピング層１２１で覆われるゲ−ト電極１２０を形成する第２工程、ゲ−ト電極１２０の形成された結果物の基板の全面に、例えばシリコンニトリド（ＳｉＮ）のような絶縁物を蒸着した後、これを異方性食刻することによってゲ−ト電極１２０及び第１キャッピング層１２１の側壁に第１スペ−サ１２２を形成する第３工程、結果物の基板の全面に不純物イオンを注入することによってトランジスタのソ−ス１２４及びドレイン１２６を形成する第４工程を含む。」（００３５段落ないし００３６段落）
「【００４３】図８（Ａ）及び（Ｂ）は、反転パタ−ン１６０が形成された結果物の基板の全面に、例えば不純物がド−プされた多結晶シリコンのような導電物質を蒸着して導電層１７０を形成した状態の半導体基板の断面図である。
【００４４】この際、導電層１７０は、反転パタ−ン１６０の表面を完全に覆える程度の厚さで形成することが好ましい。
【００４５】図９（Ａ）及び（Ｂ）は、図８（Ａ）及び（Ｂ）の導電層１７０をエッチバックすることによって、反転パタ−ン１６０の不存在により露出された領域の半導体基板（活性領域及びその周辺のゲ−ト電極）を覆うストレ−ジパッドを形成するための導電層パタ−ン１８０を形成した状態の半導体基板のの断面図である。」（００４３段落ないし００４５段落）
「【００４７】図１０（Ａ）及び（Ｂ）は、ストレ−ジパッド２００と第２キャッピング層１９０を形成する工程を示したものである。同工程は、図９（Ａ）及び（Ｂ）の導電層パタ−ン１８０が形成された結果物の基板の全面に、例えば高温酸化物のような絶縁物質を塗布して第２キャッピング層形成物質層を形成する第１工程と、図３の第４マスクパタ−ンＰ１４を用いた写真食刻工程で、ドレイン１２６の上部に形成された導電層パタ−ン及び第２キャッピング層形成物質層を蝕刻することによってビットラインパッド（図示せず）とドレイン１２６とを接続させるための第３コンタクトホ−ル２１０を形成する第２工程とを含む。この際、前記第２工程における食刻工程時に除去されなかった部分であるソ−ス１２４上の導電層パタ−ンと第２キャッピング層形成物質はそれぞれストレ−ジパッド２００及び第２キャッピング層１９０を形成する。
【００４８】ストレ−ジパッド２００は、第１コンタクトホ−ル（図５（Ａ）及び（Ｂ）の１３０参照）を通じてソ−ス１２４と接続され、各ソ−スとその周辺を含む大きさ（図３のストレ−ジパッド形成領域Ｒ１１参照）で形成される。
【００４９】前記第２工程における食刻工程時に、ドレイン１２６上に形成された導電層パタ−ンを完全に除去せずにゲ−ト電極１２０より低い高さの部分を残した残留層２２０を形成することが好ましい。これは前記第２工程における食刻工程時に半導体基板の表面が損傷されないようにするためである。
【００５０】図１１（Ａ）及び（Ｂ）は、第２スペ−サ２３０を形成する工程を示したものである。同工程は、ストレ−ジパッド２００が形成された結果物の基板の全面に、例えば高温酸化物のような絶縁物質を塗布してスペ−サ層（後続工程により第１スペ−サ２３０となる）を形成する第１工程と、前記スペ−サ層を異方性食刻することにより第３コンタクトホ−ル２１０の側壁に第２スペ−サ２３０を形成する第２工程とを含む。
【００５１】第２スペ−サ２３０は、ストレ−ジパッド２００及び第２キャッピング層１９０の側壁に形成されて、ストレ−ジパッド２００を、例えばビットラインパッド（後続工程により形成される）のような他の導電層から絶縁する。
【００５２】図１２（Ａ）及び（Ｂ）は、ビットラインパッド２４０及び第３キャッピング層２５０を形成する工程を示したものである。同工程は、ストレ−ジパッド２００が形成された結果物の基板の全面に、例えば不純物のド−プされた多結晶シリコンのような導電物質を蒸着してビットラインパッド形成物質層（後続工程によりビットラインパッド２４０となる）を形成する第１工程と、前記ビットラインパッド形成物質層上に、例えば高温酸化物のような絶縁物質を塗布して第３キャッピング層形成物質層（後続工程により第３キャッピング層２５０となる）を形成する第２工程と、図３の第５マスクパタ−ンＰ１５を用いた食刻工程で前記第３キャッピング層形成物質層及びビットラインパッド形成物質層を順次食刻することによってそれぞれ第３キャッピング層２５０及びビットラインパッド２４０を形成する第３工程とを含む。
【００５３】前記ビットライン形成物質層は、第３コンタクトホ−ル（図５１１（Ａ）及び（Ｂ）の２１０参照）を完全に埋め立てるように形成され、ビットラインパッド２４０がドレイン１２６と接続される。この際、ビットラインパッド２４０は、第２スペ−サ２３０によりストレ−ジパッド２００から分離される。」（００４７段落ないし００５３段落）
「【００５５】しかしながら、本発明によれば、ストレ−ジパッド２００とビットラインパッド２４０を相異なる層に形成するてめ、両パッドを分離するための空間とこれらが占める空間を同時に考慮することなくセルをレイアウトすることができる。即ち、レイアウト上でパッド形成のための第５マスクパタ−ン（図３のＰ１５参照）とストレ−ジパッドの形成領域Ｒ１１が部分的に重なっていても、製造されたセルにおいては、これらが電気的に接続されない。従って、ストレ−ジパッド及びビットラインパッドを従来よりさらに大きく形成することができ、これらの工程マ−ジンを従来より大きくすることができる。
【００５６】さらに、ストレ−ジパッドとビットラインパッドとの間の導電ブリッジの発生を完璧に防止することができる。」（００５５段落ないし００５６段落）
「【００５９】図１４（Ａ）及び（Ｂ）は、第４コンタクトホ−ル２８０（ビットラインコンタクトホ−ル）を形成する工程を示したものである。同工程は、第３スペ−サ２６０が形成された結果物の基板上に第２絶縁膜２７０を形成する第１工程と、図３の第６マスクパタ−ンＰ１６を用いた写真食刻工程でビットラインパッド２４０上の第３キャッピング層２５０及び第２絶縁膜２７０を部分的に食刻することによってビットライン（図示せず）をビットラインパッド２４０に接続させるための第４コンタクトホ−ル２８０を形成する第２工程とを含む。
【００６０】この際、前記第２絶縁膜は、ＢＰＳＧを蒸着・リフロ−することにより、平坦な表面の単一層又は平坦な表面のＢＰＳＧ層上に純粋酸化膜を積層した複合層により形成する。
【００６１】図１５（Ａ）及び（Ｂ）は、第４コンタクトホ−ルが形成された結果物の基板の全面に、例えば不純物のド−プされた多結晶シリコン層を蒸着した後、これをパタニングすることによってビットライン２９０を形成する工程を示したものである。この際、ビットライン２９０は、ビットラインパッド２４０を介してトランジスタのドレイン１２６に連結される。
【００６２】図１６（Ａ）及び（Ｂ）は、第５コンタクトホ−ル３１０（ストレ−ジ電極コンタクトホ−ル）の形成工程を示したものである。同工程は、ビットライン２９０が形成された結果物の基板上に第３絶縁膜３００を形成する第１工程と、図３の第７マスクパタ−ンＰ１７を用いた写真食刻工程で、ストレ−ジパッド２００上に積層された物質層を部分的に取り除くことによりストレ−ジ電極（図示せず）をストレ−ジ電極パッド２００に接続させるための第５コンタクトホ−ルを形成する第２工程とを含む。
【００６３】図３に示すように、第６マスクパタ−ンＰ１６がジグザグ状に配置されているため、これらの距離Ｌ４は従来のものより大きくなり、また、第７マスクパタ−ンＰ１７の一部が活性領域上から外れた位置に配置されているため、第６マスクパタ−ンと第７マスクパタ−ンとの距離Ｌ５も従来より大きくなる。従って、ストレ−ジ電極のコンタクトホ−ルとビットラインのコンタクトホ−ルとの間、ストレ−ジ電極のコンタクトホ−ル間の絶縁信頼度が向上すると共に、これらの工程マ−ジンを従来より大きくすることができる。
【００６４】次いで、通常の方法に従ってストレ−ジ電極、誘電体膜及びプレ−ト電極を形成し、金属配線工程を経てメモリ素子が完成する。」（００５９段落ないし００６４段落）
　
（ア）刊行物１の図１６（Ａ）より、「メモリ素子」が「半導体基板１００」上に形成されることは明らかである。
（イ）刊行物１の図１６（Ａ）より、下から順に積層された「ゲート酸化膜１１８」、「ゲート電極１２０」及び「第１キャッピング層１２１」、並びに前記「ゲート電極１２０」及び前記「第１キャッピング層１２１」の側壁に形成された「第１スペーサ１２２」とからなる構造が、複数、「半導体基板１００」に沿って離隔されていることは明らかである。
（ウ）刊行物１の図１６（Ａ）より「ソース１２４」及び「ドレイン１２６」が、下から順に積層された「ゲート酸化膜１１８」、「ゲート電極１２０」及び「第１キャッピング層１２１」、並びに前記「ゲート電極１２０」及び前記「第１キャッピング層１２１」の側壁に形成された「第１スペーサ１２２」とからなる構造の間の基板表面に位置することは明らかである。
（エ）刊行物１には「ドレイン１２６の上部に形成された導電層パタ−ン・・・を蝕刻することによってビットラインパッド（図示せず）とドレイン１２６とを接続させるための第３コンタクトホ−ル２１０を形成する第２工程とを含む。この際、前記第２工程における食刻工程時に除去されなかった部分であるソ−ス１２４上の導電層パタ−ン・・・は・・・ストレ−ジパッド２００・・・を形成する。」（００４７段落）及び「前記第２工程における食刻工程時に、ドレイン１２６上に形成された導電層パタ−ンを完全に除去せずにゲ−ト電極１２０より低い高さの部分を残した残留層２２０を形成することが好ましい。」（００４９段落）と記載されているから、「残留層２２０」が「ストレージパッド２００」と同時に形成されること、「残留層２２０」は「ドレイン１２６」に接触し、「ゲート電極１２０」より低い高さであることは明らかである。
　また、刊行物１には「図１２（Ａ）及び（Ｂ）は、ビットラインパッド２４０・・・を形成する工程を示したものである。同工程は、ストレ−ジパッド２００が形成された結果物の基板の全面に、例えば不純物のド−プされた多結晶シリコンのような導電物質を蒸着してビットラインパッド形成物質層（後続工程によりビットラインパッド２４０となる）を形成する第１工程と、・・・図３の第５マスクパタ−ンＰ１５を用いた食刻工程で・・・ビットラインパッド形成物質層を順次食刻することによって・・・ビットラインパッド２４０を形成する第３工程とを含む。」（００５２段落）とも記載されていること、及び、「残留層２２０」は「ストレージパッド２００」と同時に形成されることとから、「残留層２２０」が形成された場合、「後続工程によりビットラインパッド２４０となる」「ビットラインパッド形成物質層」は、「ストレ−ジパッド２００が形成された結果物の基板の全面」、すなわち、「残留層２２０」が形成された基板の全面に形成され、その結果、「残留層２２０」に接触して「ビットラインパッド２４０」が形成されることは明らかである。
（オ）刊行物１の図１６（Ａ）より、「ストレージパッド２００」は、下から順に積層された「ゲート酸化膜１１８」、「ゲート電極１２０」及び「第１キャッピング層１２１」、並びに前記「ゲート電極１２０」及び前記「第１キャッピング層１２１」の側壁に形成された「第１スペーサ１２２」とからなる構造に隣接し、「残留層２２０」と反対の前記構造の側に形成され、その上方部分が前記構造の最上面に直接接して該最上面を覆い、対をなすものであることは明らかである。
（カ）刊行物１の「第２スペ−サ２３０は、ストレ−ジパッド２００・・・の側壁に形成されて、ストレ−ジパッド２００を、例えばビットラインパッド（後続工程により形成される）のような他の導電層から絶縁する。」（００５１段落）との記載、及び図１６（Ａ）より、「第２スペーサ２３０」が、対をなして、「ストレ−ジパッド２００」の上方部分から「ビットラインパッド２４０」を分離することは明らかである。
　
　したがって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。
「半導体基板１００上のメモリ素子であって、
　前記半導体基板１００に沿って離隔され、下から順に積層されたゲート酸化膜１１８、ゲート電極１２０及び第１キャッピング層１２１、並びに前記ゲート電極１２０及び前記第１キャッピング層１２１の側壁に形成された第１スペーサ１２２とからなる複数の構造と、
　複数の前記構造の間でドレイン１２６に接触し、前記ゲート電極１２０より低い高さの残留層２２０と、複数の前記構造の間でソース１２４に接触し、各々が前記構造の最上面に直接接して該最上面を覆う上方部分を有し、前記構造に隣接して前記残留層２２０とは反対の前記構造の側に、前記残留層２２０と同時に形成された一対のストレージパッド２００と、
　前記残留層２２０に接触し、一対の対向する第１スペーサ２３０によりストレージパッド２００の上方部分から分離されたビットラインパッド２４０と、
　各々が前記ストレージパッド２００の最上面に接続された一対のストレージ電極とより成る集積回路デバイス。」
　
５．対比・判断
　本願発明と刊行物発明とを対比する。
（ア）刊行物発明の「メモリ素子」が集積化されたものであることは明らかだから、本願発明の「集積回路デバイス」に相当する。
（イ）刊行物発明の「前記半導体基板１００に沿って離隔され、下から順に積層されたゲート酸化膜１１８、ゲート電極１２０及び第１キャッピング層１２１、並びに前記ゲート電極１２０及び前記第１キャッピング層１２１の側壁に形成された第１スペーサ１２２とからなる複数の構造」は、「メモリ素子」が集積化されることによって、多数形成されるから、本願発明の「基板に沿って離隔された多数の半導体表面構造」に相当する。
（ウ）刊行物発明の「残留層２２０」は、「ゲート電極１２０より低い高さ」であるから、当然、「前記半導体基板１００に沿って離隔され、下から順に積層されたゲート酸化膜１１８、ゲート電極１２０及び第１キャッピング層１２１、並びに前記ゲート電極１２０及び前記第１キャッピング層１２１の側壁に形成された第１スペーサ１２２とからなる複数の構造」の最上面よりも低いものである。よって、刊行物発明の「前記ゲート電極１２０より低い高さの残留層２２０」は、本願発明の「表面構造の頂面より低い内側プラグ」に相当する。
（エ）上記（イ）及び（ウ）より、刊行物発明の「前記構造」及び「残留層２２０」が本願発明の「前記表面構造」及び「内側プラグ」に相当するから、刊行物発明の「各々が前記構造の最上面に直接接して該最上面を覆う上方部分を有し、前記構造に隣接して前記残留層２２０とは反対の前記構造の側に、前記残留層２２０と同時に形成された一対のストレージパッド２００」は、本願発明の「各々が表面構造の頂面に直接接して該頂面を覆う上方部分を有し、表面構造に隣接して内側プラグとは反対の該表面構造の側に同時に且つ実質的に同一のものとして形成された一対の外側プラグ」に相当する。
（オ）刊行物発明の「ドレイン１２６」及び「ソース１２４」は「半導体基板１００」の表面に形成されることと、「残留層２２０」及び「ストレージパッド２００」は、「メモリ素子」が集積化されることによって多数形成されることとから、「複数の前記構造の間でドレイン１２６に接触」する「残留層２２０」、及び、「複数の前記構造の間でソース１２４に接触」する「ストレージパッド２００」は、本願発明の「多数の表面構造の間で基板に接触する多数のプラグ」に相当する。
（カ）刊行物発明の「第１スペーサ２３０」、「ストレージパッド２００」及び「ストレージ電極」は、本願発明の「スペーサ」、「外側プラグ」及び「外側コンタクト領域」に相当する。
　
　よって、本願発明と刊行物発明とは、
「基板上の集積回路デバイスであって、
　基板に沿って離隔された多数の半導体表面構造と、
　多数の表面構造の間で基板に接触する多数のプラグであって、表面構造の頂面より低い内側プラグと、各々が表面構造の頂面に直接接して該頂面を覆う上方部分を有し、表面構造に隣接して内側プラグとは反対の該表面構造の側に同時に且つ実質的に同一のものとして形成された一対の外側プラグを含む多数のプラグと、
　　各々が外側プラグの頂面に結合された一対の外側コンタクト領域より成る集積回路デバイス。」である点で一致し、以下の点で相違する。
　
〈相違点１〉
　本願発明は、「内側プラグに結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクト」を有するのに対し、刊行物発明は、「前記残留層２２０に接触し、一対の対向する第１スペーサ２３０によりストレージパッド２００の上方部分から分離されたビットラインパッド２４０」を有し、「ビットラインパッド２４０」は埋め込み線ではない点
　
　以下、上記相違点について検討する。
〈相違点１について〉
　本願の優先権主張日前、コンタクトを埋め込み線とし、ビット線として機能させることは、以下の周知文献１及び２に記載されるように従来周知である。
・周知文献１．特開平０８−０７０１０６号公報（０００７段落及び図９参照）には、ビット線となる導電層２７を層間絶縁膜２９に埋込むことにより、埋込みビット線（本願発明の「内側埋め込み線コンタクト」に相当）とすることが記載されている。
「【０００７】・・・ビット線となる導電層２７が、絶縁層１７上に乗り上げるように形成されている。これらＭＯＳトランジスタ２０と、導電層２７とを覆うように層間絶縁層２９が形成されている。なお導電層２７は、層間絶縁層２９によって埋込まれることにより、埋込みビット線となっている。」
・周知文献２．特開平０７−１４２５９７号公報（００７５段落及び図９参照）には、不純物領域３ｂと電気的に接続される埋込みビット線１０（本願発明の「内側埋め込み線コンタクト」に相当）を覆うように絶縁層１２が形成されることが記載されている。
「【００７５】・・・所定の不純物領域３ｂ上には、この不純物領域３ｂと電気的に接続される埋込みビット線１０が形成されている。この埋込みビット線１０を覆うように絶縁層１２が形成されている。」
　そして、刊行物発明及び上記周知技術は、共に半導体メモリに関する同一の技術分野に属するものだから、刊行物発明において上記周知技術を適用し、「前記残留層２２０に接触し、一対の対向する第１スペーサ２３０によりストレージパッド２００の上方部分から分離されたビットラインパッド２４０」を、ビット線として機能させるため、埋め込み線とし、本願発明の如く「内側プラグに結合され、一対の対向するスペーサにより外側プラグの上方部分から分離された内側埋め込み線コンタクト」とすることは、当業者が容易になし得たことである。
　
　したがって、本願発明は、刊行物１に記載された発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし２３に係る発明について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。