【手続補正書】
【提出日】令和1年7月31日(2019.7.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュメモリを含む集積回路であって、
半導体材料を含む基板と、
前記フラッシュメモリの感知トランジスタであって、
前記基板の頂部表面において配置されるゲート誘電体層と、
前記ゲート誘電体層上に配置される少なくとも４００ナノメートル幅のポリシリコンの浮遊ゲートと、
前記浮遊ゲートの側部上に位置される誘電体オフセットスペーサとソース／ドレイン側壁スペーサと、
前記基板に配置される第１及び第２のソース／ドレイン領域であって、前記浮遊ゲートの下に中途まで延在して２００ナノメートル未満で分離される、前記第１及び第２のソース／ドレイン領域と、
前記浮遊ゲートと前記誘電体オフセットスペーサと前記ソース／ドレイン側壁スペーサとの上に配置される頂部ゲート誘電体層と、
前記頂部ゲート誘電体層上に配置される金属感知ゲートと、
を含む、前記感知トランジスタと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記金属感知ゲートが、タンタルと窒化タンタルとチタンとチタン窒化物とから成るグループから選択される金属を含む、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記頂部ゲート誘電体層が、二酸化シリコンのサブ層とシリコン窒化物のサブ層とを含む層スタックである、集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記感知トランジスタの前記第１及び第２のソース／ドレイン領域が、前記浮遊ゲートの外方に配置されるディープソース／ドレイン部分を含む、集積回路。
【請求項５】
請求項４に記載の集積回路であって、
前記第１及び第２のソース／ドレイン領域の前記ディープソース／ドレイン部分の上の前記基板の前記頂部表面における金属シリサイドを更に含む、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記金属感知ゲートが約４０ナノメートル〜約８０ナノメートルの間の範囲の厚みである、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
前記金属感知ゲートと同じ金属のトレンチライナーを含む銅ダマシン構造を備える金属相互接続を更に含む、集積回路。
【請求項８】
請求項１に記載の集積回路であって、
前記感知トランジスタの前記ゲート誘電体層と同じ厚みのゲート誘電体層を有する論理ｎチャネル金属酸化物半導体（ＭＯＳ）トランジスタを更に含む、集積回路。
【請求項９】
フラッシュメモリを含む集積回路であって、
半導体材料を含む基板と、
前記フラッシュメモリの感知トランジスタであって、
前記基板の頂部表面に配置されるゲート誘電体層と、
前記ゲート誘電体層上に配置される幅を有するポリシリコンの浮遊ゲートと、
前記浮遊ゲートの側部に位置される誘電体オフセットスペーサ及びソース／ドレイン側壁スペーサと、
前記基板内に配置される第１及び第２のソース／ドレイン領域であって、前記幅の少なくとも２５％の距離まで前記浮遊ゲートの下に途中まで延在する、前記第１及び第２のソース／ドレイン領域と、
前記浮遊ゲートと前記誘電体オフセットスペーサ及びソース／ドレイン側壁スペーサとの上に配置される頂部ゲート誘電体層と、
前記頂部ゲート誘電体層上に配置される金属感知ゲートと、
を含む、前記感知トランジスタと、
を含む、集積回路。
【請求項１０】
請求項９に記載の集積回路であって、
ゲートとアクセスソース／ドレイン領域とを備えるｎ型アクセストランジスタを更に含み、
前記第１及び第２のソース／ドレイン領域が、前記アクセスソース／ドレイン領域が前記ｎ型アクセストランジスタのゲートの下に延在するよりも更に前記浮遊ゲートの下に延在する、集積回路。
【請求項１１】
請求項９に記載の集積回路であって、
前記浮遊ゲートの幅が約４００ナノメートルであり、前記浮遊ゲートの下に延在する前記第１及び第２のソース／ドレイン領域の距離が少なくとも１００ナノメートルである、集積回路。
【請求項１２】
請求項９に記載の集積回路であって、
前記金属感知ゲートが前記浮遊ゲートの端部を過ぎて前記第１及び第２のソース／ドレイン領域の上に延在しない、集積回路。
【請求項１３】
請求項９に記載の集積回路であって、
前記金属感知ゲートが、タンタルと窒化タンタルとチタンと窒化チタンとからなるグループから選択される金属を含む、集積回路。
【請求項１４】
請求項９に記載の集積回路であって、
前記頂部ゲート誘電体層が、二酸化シリコンのサブ層と窒化シリコンのサブ層とを含む層スタックである、集積回路。
【請求項１５】
電子デバイスであって、
半導体材料を含む基板と、
トランジスタであって、
前記基板の頂部表面に配置されるゲート誘電体と、
前記ゲート誘電体上に配置される少なくとも４００ナノメートルの幅のポリシリコンの浮遊ゲートと、
前記浮遊ゲートの側部に捻れて位置されるスース／ドレインスペーサと、
前記基板内に配置される第１及び第２のソース／ドレイン領域であって、前記浮遊ゲートの下に途中まで延在し、約２００ナノメートルで分離される、前記第１及び第２のソース／ドレイン領域と、
前記浮遊ゲートと前記ソース／ドレイン側壁スペーサとの上に配置される頂部ゲート誘電体層と、
前記頂部ゲート誘電体層上に配置される金属感知ゲートと、
を含む、前記トランジスタと、
を含む、電子デバイス。
【請求項１６】
請求項１５に記載の電子デバイスであって、
前記第１及び第２のソース／ドレイン領域が約２００ナノメートル未満で分離されている、電子デバイス。
【請求項１７】
請求項１５に記載の電子デバイスであって、
前記頂部ゲート誘電体層が二酸化シリコンのサブ層と窒化シリコンのサブ層とを含む層スタックを含む、電子デバイス。
【請求項１８】
請求項１５に記載の電子デバイスであって、
前記トランジスタの前記第１及び第２のソース／ドレイン領域が前記浮遊ゲートの外側に配置される深いソース／ドレイン部を含む、電子デバイス。
【請求項１９】
請求項１８に記載の電子デバイスであって、
前記第１及び第２のソース／ドレイン領域の前記深いソース／ドレイン部の上の前記基板の頂部表面における金属シリサイドを更に含む、電子デバイス。
【請求項２０】
請求項１５に記載の電子デバイスであって、
前記金属感知ゲートが約４０ナノメートルと約８０ナノメートルの間の範囲の厚さを有する、電子デバイス。
【請求項２１】
フラッシュメモリを含む集積回路を形成する方法であって、
半導体材料を含む基板を提供することと、
感知ソース／ドレインマスクを前記基板の頂部表面の上に形成することであって、前記感知ソース／ドレインマスクが、前記フラッシュメモリの感知トランジスタの第１及び第２の感知ソース／ドレイン領域のためのエリアにおいて前記基板を露出させ、前記第１及び第２の感知ソース／ドレイン領域のための前記エリア間の前記基板を覆う、前記感知ソース／ドレインマスクを形成することと、
前記感知ソース／ドレインマスクにより露出された前記エリアにおける前記基板にドーパントを注入することと、
前記感知ソース／ドレインマスクを取り除くことと、
前記感知ソース／ドレインマスクを取り除いた後に前記基板の前記頂部表面上に前記感知トランジスタのゲート誘電体層を形成することと、
前記ゲート誘電体層上に少なくとも４００ナノメートル幅のポリシリコンの浮遊ゲートを形成することと、
前記浮遊ゲートの下に中途まで延在して２００ナノメートル未満で分離される第１及び第２の感知ソース／ドレイン領域を形成するために、前記注入されたドーパントを活性化することと、
前記浮遊ゲートの上に頂部ゲート誘電体層を形成することと、
前記頂部ゲート誘電体層の上にゲート金属の層を形成することと、
前記マスクが前記浮遊ゲートの上の金属感知のゲートためのエリアを覆うように前記ゲート金属の層の上にマスクを形成することと、
前記頂部ゲート誘電体層上に前記金属感知ゲートを形成するために前記マスクにより露出された箇所の前記ゲート金属の層を取り除くことと、
を含む、方法。
【請求項２２】
請求項２１に記載の方法であって、
前記金属感知ゲートが、タンタルと窒化タンタルとチタンとチタン窒化物とから成るグループから選択される金属を含む、方法。
【請求項２３】
請求項２１に記載の方法であって、
前記第１及び第２の感知ソース／ドレイン領域のディープソース／ドレイン部分を形成するために前記浮遊ゲートをマスクとして用いて前記浮遊ゲートに近接する前記基板にドーパントを注入することであって、前記ディープソース／ドレイン部分が前記浮遊ゲートの外方に配置される、前記基板にドーパントを注入することを更に含む、方法。
【請求項２４】
請求項２３に記載の方法であって、
前記第１及び第２の感知ソース／ドレイン領域の前記ディープソース／ドレイン部分上に金属シリサイドを形成することを更に含む、方法。
【請求項２５】
請求項２４に記載の方法であって、
前記浮遊ゲートと前記第１及び第２の感知ソース／ドレイン領域の前記ディープソース／ドレイン部分との上にシリサイドブロック誘電体材料の層を形成することと、
前記金属シリサイドを形成する前に、前記浮遊ゲートの上に前記シリサイドブロック誘電体材料の層を残すように前記シリサイドブロック誘電体材料の層をパターニングして前記第１及び第２の感知ソース／ドレイン領域の前記ディープソース／ドレイン部分の上のシリサイドブロック誘電体材料の前記層を取り除くことと、
前記ゲート金属の層を形成する前に、前記浮遊ゲート上の前記シリサイドブロック誘電体材料の層の上と前記金属シリサイドの上とに誘電体障壁層を形成することと、
前記金属感知ゲートを形成するために前記ゲート金属の層を取り除いた後に前記金属シリサイドの上から前記誘電体障壁層を取り除くことと、
を更に含み、
前記シリサイドブロック誘電体材料の層と前記誘電体障壁層との組合せが前記頂部ゲート誘電体層を提供する、方法。
【請求項２６】
請求項２５に記載の方法であって、
前記シリサイドブロック誘電体材料の層が二酸化シリコンを含み、前記誘電体障壁層が二酸化シリコンのサブ層とシリコン窒化物のサブ層とを含む層スタックである、方法。
【請求項２７】
請求項２１に記載の方法であって、
誘電体層に相互接続トレンチを形成することと、
前記相互接続トレンチの側壁と底部との上にトレンチライナーを形成することと、
前記トレンチライナー上に銅を形成することと、
を更に含み、
前記トレンチライナーが前記金属感知ゲートと同じ組成を有する、方法。
【請求項２８】
請求項２１に記載の方法であって、
前記金属感知ゲートを形成するために前記マスクにより露出された箇所の前記ゲート金属の層を取り除くことが、ウェットエッチングプロセスによって実施される、方法。
【請求項２９】
請求項２８に記載の方法であって、
前記ウェットエッチングプロセスが、濃縮水酸化アンモニウムと過酸化水素との水溶液を含む、方法。
【請求項３０】
請求項２１に記載の方法であって、
前記感知トランジスタの前記ゲート誘電体層と同時に論理ＭＯＳトランジスタのゲート誘電体層を形成することを更に含む、方法。
【請求項３１】
フラッシュメモリを含む集積回路を形成する方法であって、
半導体材料を含む基板を提供することと、
前記基板の頂部表面の上に感知ソース／ドレインマスクを形成することであって、前記感知ソース／ドレインマスクが、前記フラッシュメモリの感知トランジスタの感知ソースドレイン領域のためのエリアにおいて前記基板を露出させ、前記感知ソースドレイン領域のための前記エリア間で前記基板を覆う、前記感知ソース／ドレインマスクを形成することと、
前記感知ソース／ドレインマスクにより露出された前記エリアにおける前記基板にドーパントを注入することと、
前記感知ソース／ドレインマスクを取り除くことと、
前記感知ソース／ドレインマスクを取り除いた後に前記基板の前記頂部表面上に前記感知トランジスタのゲート誘電体層を形成することと、
前記ゲート誘電体層上に少なくとも４００ナノメートル幅のポリシリコンの前記感知トランジスタの浮遊ゲートを形成することと、
前記浮遊ゲートの下に中途まで延在して２００ナノメートル未満で分離される前記感知トランジスタの感知ソース／ドレイン領域を形成するために、前記注入されたドーパントを活性化することと、
前記感知ソース／ドレイン領域のディープソース／ドレイン部分を形成するために、前記浮遊ゲートをマスクとして用いて前記浮遊ゲートに近接する前記基板にドーパントを注入することであって、前記ディープソース／ドレイン部分が前記浮遊ゲートの外方に配置されている、前記ドーパントを注入することと、
前記浮遊ゲートと前記感知ソース／ドレイン領域の前記ディープソース／ドレイン部分との上にシリサイドブロック誘電体材料の層を形成することと、
前記浮遊ゲートの上のシリサイドブロック誘電体材料の層を残すために、前記シリサイドブロック誘電体材料の層をパターニングして前記感知ソース／ドレイン領域の前記ディープソース／ドレイン部分の上の前記シリサイドブロック誘電体材料の層を取り除くことと、
前記感知ソース／ドレイン領域の前記ディープソース／ドレイン部分上に耐火性金属の層を形成し、前記ディープソース／ドレイン部分上に金属シリサイド形成するために前記基板を加熱し、前記浮遊ゲート上のシリサイドブロック誘電体材料の前記パターニングされた層が前記浮遊ゲート上に金属シリサイドが形成しないようにし、その後、反応しなかった金属を取り除くことと、
前記浮遊ゲート上のシリサイドブロック誘電体材料の前記パターニングされた層の上と前記金属シリサイドの上とに誘電体障壁層を形成することと、
前記誘電体障壁層の上にゲート金属の層を形成することと、
前記ゲート金属の層の上にハードマスク層を形成することと、
前記浮遊ゲートの上にハードマスクを形成するために前記金属シリサイドの上の前記ハードマスク層を取り除くことと、
前記浮遊ゲートの上に前記感知トランジスタの金属感知ゲートを形成するために前記ハードマスクにより露出された箇所の前記ゲート金属の層を取り除くことと、
前記金属感知ゲートを形成した後に前記金属シリサイドの上から前記誘電体障壁層を取り除くことと、
を含み、
前記シリサイドブロック誘電体材料の層と前記誘電体障壁層との組合せが前記感知トランジスタの頂部ゲート誘電体層を提供する、方法。