(57)【要約】  実施形態の演算装置は、それぞれがパイプライン接続された複数の演算回路、複数のパイプラインレジスタおよび複数のデータ選択部から構成され、入力されたデータに演算を行い、演算結果を出力するパイプライン演算処理部と、少なくとも２系統のクロック出力を有し、前記各系統を前記各パイプラインレジスタのいずれかに対応づけて、選択された１または複数の前記系統のクロック出力を、対応する前記系統の前記パイプラインレジスタに供給するクロック供給部と、を具備し、前記クロック供給部は、入力された制御信号に基いて、前記クロック出力の状態を前記系統毎に切り替え、前記複数のデータ選択部は、前記制御信号により、前記パイプラインレジスタの出力または前記演算回路の出力のいずれかを選択して出力する。
2017204128.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがパイプライン接続された複数の演算回路、複数のパイプラインレジスタおよび複数のデータ選択部から構成され、入力されたデータに演算を行い、演算結果を出力するパイプライン演算処理部と、
少なくとも２系統のクロック出力を有し、前記各系統を前記各パイプラインレジスタのいずれかに対応づけて、選択された１または複数の前記系統のクロック出力を、対応する前記系統の前記パイプラインレジスタに供給するクロック供給部と、
を具備し、
前記クロック供給部は、入力された制御信号に基いて、前記クロック出力の状態を前記系統毎に切り替え、
前記複数のデータ選択部は、前記制御信号により、前記パイプラインレジスタの出力または前記演算回路の出力のいずれかを選択して出力する
演算装置。
【請求項２】
入力されたパラメータに基いて、前記クロック供給部のクロック出力と前記複数のデータ選択部とを制御するための前記制御信号を生成して出力する制御信号出力部をさらに備え、
前記クロック供給部は、前記制御信号に応じて、いずれかの前記系統のクロック供給を停止する
請求項１に記載の演算装置。
【請求項３】
前記パラメータは、前記入力されたデータに対する前記演算の単位時間当たりの処理量に対応する第１情報を含み、
前記制御信号出力部は、少なくとも前記第１情報に基いて前記制御信号を生成して出力する
請求項２に記載の演算装置。
【請求項４】
前記パイプラインレジスタは、前記制御信号に基づいて動作を停止する
請求項１に記載の演算装置。
【請求項５】
入力された画像データのシーンを認識し、認識した結果をシーン情報として出力するシーン認識部と、
それぞれがパイプライン接続された複数の演算回路、複数のパイプラインレジスタおよび複数のデータ選択部から構成され、前記画像データに演算を行い、演算結果を出力するパイプライン演算処理部と、
少なくとも２系統のクロック出力を有し、前記各系統を前記各パイプラインレジスタのいずれかに対応づけて、選択された１または複数の前記系統のクロック出力を、対応する前記系統の前記パイプラインレジスタに供給するクロック供給部と、
前記シーン情報に基いて、前記クロック供給部のクロック出力と前記複数のデータ選択部とを制御するための制御信号を生成して出力する制御信号出力部と
を具備し、
前記クロック供給部は、前記制御信号に基いて、前記クロック出力の状態を前記系統毎に切り替え、
前記複数のデータ選択部は、前記制御信号により、前記パイプラインレジスタの出力または前記演算回路の出力のいずれかを選択して出力する
画像処理装置。
【請求項６】
前記クロック供給部は、前記制御信号に応じて、いずれかの前記系統のクロック供給を停止する
請求項５に記載の画像処理装置。
【請求項７】
前記パイプラインレジスタは、前記制御信号に基づいて動作を停止する
請求項５に記載の画像処理装置。
【請求項８】
入力された画像データのシーンを認識し、認識した結果をシーン情報として出力するシーン認識部と、
それぞれがパイプライン接続された複数の演算回路、複数のパイプラインレジスタおよび複数のデータ選択部から構成され、前記画像データに演算を行い、演算結果を出力するパイプライン演算処理部と、
少なくとも２系統のクロック出力を有し、前記各系統を前記各パイプラインレジスタのいずれかに対応づけて、選択された１または複数の前記系統のクロック出力を、対応する前記系統の前記パイプラインレジスタに供給するクロック供給部と、
前記シーン情報に基いて、前記クロック供給部のクロック出力と前記複数のデータ選択部とを制御するための制御信号を生成して出力する制御信号出力部と
を用いて、
前記クロック供給部は、前記制御信号に基いて、前記クロック出力の状態を前記系統毎に切り替え、
前記複数のデータ選択部は、前記制御信号により、前記パイプラインレジスタの出力または前記演算回路の出力のいずれかを選択して出力する
画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算装置、画像処理装置および画像処理方法に関する。
本願は、２０１６年５月２６日に日本に出願された国際出願ＰＣＴ／ＪＰ２０１６／０６５５８９号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【０００２】
画像処理パイプライン等のパイプライン演算処理部では、演算回路のタイミング調整を行うため、パイプラインレジスタが挿入される。このパイプラインレジスタは最大動作周波数に合わせて挿入されるため、低周波数で動作するモードにおいては、パイプラインレジスタが不要となる箇所があり、無駄な電力消費が発生する。【０００３】
特許文献１に記載されているパイプライン演算処理部では、前段の演算回路の演算結果を後段の演算回路に供給する際に、セレクタを用いて、両者の間にパイプラインレジスタを介在させるか否かが切り替え制御される。この構成によれば、クロック周波数に応じて適切なパイプライン段数を選択することができる。【０００４】
なお、特許文献１に記載されている構成では、各パイプライレジスタに対して共通のクロック信号が供給される。また、使用されないパイプラインレジスタへはリセット信号が供給されて、当該パイプラインレジスタの動作がリセット動作に制御される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本国特開平６−８３５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載されている構成では、リセット動作を行っているパイプラインレジスタに対してもクロックが供給され続けている。そのため、当該パイプラインレジスタのクロック入力回路や配線部によって不要な電力が消費される。【０００７】
本発明は、上記事情を考慮してなされたものであり、クロック周波数に応じて適切なパイプライン段数でパイプライン動作させると共に不要なパイプラインレジスタ等による消費電力を抑えることができる演算装置、画像処理装置および画像処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係る演算装置は、それぞれがパイプライン接続された複数の演算回路、複数のパイプラインレジスタおよび複数のデータ選択部から構成され、入力されたデータに演算を行い、演算結果を出力するパイプライン演算処理部と、少なくとも２系統のクロック出力を有し、前記各系統を前記各パイプラインレジスタのいずれかに対応づけて、選択された１または複数の前記系統のクロック出力を、対応する前記系統の前記パイプラインレジスタに供給するクロック供給部と、を具備し、前記クロック供給部は、入力された制御信号に基いて、前記クロック出力の状態を前記系統毎に切り替え、前記複数のデータ選択部は、前記制御信号により、前記パイプラインレジスタの出力または前記演算回路の出力のいずれかを選択して出力する。【０００９】
本発明の第２の態様に係る演算装置は、上記第１の態様において、入力されたパラメータに基いて、前記クロック供給部のクロック出力と前記複数のデータ選択部とを制御するための前記制御信号を生成して出力する制御信号出力部をさらに備え、前記クロック供給部は、前記制御信号に応じて、いずれかの前記系統のクロック供給を停止する。【００１０】
本発明の第３の態様に係る演算装置は、上記第２の態様において、前記パラメータは、前記入力されたデータに対する前記演算の単位時間当たりの処理量に対応する第１情報を含み、前記制御信号出力部は、少なくとも前記第１情報に基いて前記制御信号を生成して出力する。【００１１】
本発明の第４の態様に係る演算装置は、上記第１の態様において、前記パイプラインレジスタは、前記制御信号に基づいて動作を停止する。【００１２】
本発明の第５の態様に係る画像処理装置は、入力された画像データのシーンを認識し、認識した結果をシーン情報として出力するシーン認識部と、それぞれがパイプライン接続された複数の演算回路、複数のパイプラインレジスタおよび複数のデータ選択部から構成され、前記画像データに演算を行い、演算結果を出力するパイプライン演算処理部と、少なくとも２系統のクロック出力を有し、前記各系統を前記各パイプラインレジスタのいずれかに対応づけて、選択された１または複数の前記系統のクロック出力を、対応する前記系統の前記パイプラインレジスタに供給するクロック供給部と、前記シーン情報に基いて、前記クロック供給部のクロック出力と前記複数のデータ選択部とを制御するための制御信号を生成して出力する制御信号出力部とを具備し、前記クロック供給部は、前記制御信号に基いて、前記クロック出力の状態を前記系統毎に切り替え、前記複数のデータ選択部は、前記制御信号により、前記パイプラインレジスタの出力または前記演算回路の出力のいずれかを選択して出力する。【００１３】
本発明の第６の態様に係る画像処理装置は、上記第５の態様において、前記クロック供給部は、前記制御信号に応じて、いずれかの前記系統のクロック供給を停止する。【００１４】
本発明の第７の態様に係る画像処理装置は、上記第５の態様において、前記パイプラインレジスタは、前記制御信号に基づいて動作を停止する。【００１５】
本発明の第８の態様に係る画像処理方法は、入力された画像データのシーンを認識し、認識した結果をシーン情報として出力するシーン認識部と、それぞれがパイプライン接続された複数の演算回路、複数のパイプラインレジスタおよび複数のデータ選択部から構成され、前記画像データに演算を行い、演算結果を出力するパイプライン演算処理部と、少なくとも２系統のクロック出力を有し、前記各系統を前記各パイプラインレジスタのいずれかに対応づけて、選択された１または複数の前記系統のクロック出力を、対応する前記系統の前記パイプラインレジスタに供給するクロック供給部と、前記シーン情報に基いて、前記クロック供給部のクロック出力と前記複数のデータ選択部とを制御するための制御信号を生成して出力する制御信号出力部とを用いて、前記クロック供給部は、前記制御信号に基いて、前記クロック出力の状態を前記系統毎に切り替え、前記複数のデータ選択部は、前記制御信号により、前記パイプラインレジスタの出力または前記演算回路の出力のいずれかを選択して出力する。
【発明の効果】
【００１６】
本発明の各態様によれば、クロック周波数に応じて適切なパイプライン段数でパイプライン動作させると共に不要なパイプラインレジスタ等による消費電力を抑えることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る構成図である。
【図２】図１に示すパイプライン演算処理部１１の構成図である。
【図３】図２に示すパイプライン演算処理部１１の動作例を説明するための図である。
【図４】図３に示すパイプライン演算処理部１１の動作例を説明するためのタイミングチャートである。
【図５】図２に示すパイプライン演算処理部１１の動作例を説明するための図である。
【図６】図５に示すパイプライン演算処理部１１の動作例を説明するためのタイミングチャートである。
【図７】本発明の第２の実施形態に係る構成図である。
【図８】図７に示すパイプライン演算処理部１１ａの構成図である。
【図９】図８に示すパイプライン演算処理部１１ａの動作例を説明するための図である。
【図１０】図８に示すパイプライン演算処理部１１ａの動作例を説明するための図である。
【図１１】図８に示すパイプライン演算処理部１１ａの動作例を説明するための図である。
【図１２】本発明の第３の実施形態に係る構成図である。
【図１３】図１２に示すパイプライン演算処理部１１ｂの構成図である。
【図１４】図１２に示すパイプライン演算処理部１１ｂの動作例を説明するための図である。
【図１５】本発明の第４の実施形態に係る構成図である。
【図１６】図１５に示す画像処理装置１００ｂの動作例を説明するための図である。
【図１７】本発明の第５の実施形態に係る構成図である。
【図１８】本発明の第６の実施形態に係る構成図である。
【図１９】本発明の第７の実施形態に係るパイプライン演算処理部１１ｃの構成図である。
【図２０】図１９に示すパイプライン演算処理部１１ｃの動作例を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１８】
＜第１の実施形態＞
以下、本発明の第１の実施形態について図面を参照して説明する。図１は、本発明の第１の実施形態に係る画像処理部１（演算装置）および画像処理装置１００の構成例を示す図である。図１に示す画像処理装置１００は、画像処理部１と、ＣＰＵ（中央処理装置）２と、クロック生成部３と、外部メモリ４と、バス５とを備える。ＣＰＵ２は画像処理装置１００内の各部を制御する。ＣＰＵ２は、例えば、画像処理部１が各種演算処理等で使用する制御用の信号やパラメータを示す信号をＣＰＵ入力信号として画像処理部１へ供給したり、クロック生成部３が制御信号を生成する際にパラメータとして用いるデータをクロック生成部３へ供給したりする。クロック生成部３は、所定のクロック信号を生成して出力するとともに、ＣＰＵ２の制御の下、制御信号を生成して出力する。外部メモリ４は、揮発性または不揮発性の記憶装置であり、ＣＰＵ２の制御の下、バス５を介して入力されたデータを記憶領域に書き込んで記憶したり、記憶領域に記憶しているデータを読み出してバス５を介して出力したりする。外部メモリ４は、例えば、図示していないカメラの撮像部が撮像した画像データを記憶したり、画像処理部１が撮像部が撮像した画像データに対して所定の演算処理を行った結果を記憶したり、図示していない表示部に対して記憶している画像データを出力したりする。バス５は、複数のアドレス線、複数のデータ線等を含み、例えば、画像処理部１と外部メモリ４との間で入出力されるデータを転送するために用いられる。本実施形態では、一例として、画像処理部１へ入出力されるデータが画像データであるとする。
【００１９】
画像処理部１は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等から構成されていて、パイプライン演算処理部１１と、クロック供給部１２と、ＣＰＵ  Ｉ／Ｆ（インタフェース）１３とを備える。
【００２０】
パイプライン演算処理部１１は、ＣＰＵ２からＣＰＵ  Ｉ／Ｆ１３を介してＣＰＵ入力信号を入力する。パイプライン演算処理部１１は、また、クロック供給部１２から２系統のクロック出力であるクロックＡとクロックＢとを入力するとともに、クロック生成部３から制御信号を入力する。なお、以下では、複数系統のクロック出力（あるいはクロック信号）を、クロック出力Ａ、クロック出力Ｂ等と称する場合がある。パイプライン演算処理部１１は、バス５を介して外部メモリ４から処理対象の入力データを入力する。パイプライン演算処理部１１は、バス５を介して外部メモリ４から入力した処理対象の入力データに対して、所定の演算処理を行い、演算結果を出力データとして出力し、出力データを外部メモリ４に記憶する。
【００２１】
ここで、図２を参照して図１に示すパイプライン演算処理部１１の構成例について説明する。図２は、図１に示すパイプライン演算処理部１１の構成例を示す。図２に示すパイプライン演算処理部１１は、パイプラインレジスタ（１）６１、パイプラインレジスタ（２）６２、パイプラインレジスタ（３）６３、パイプラインレジスタ（４）６４、およびパイプラインレジスタ（５）６５を備える。パイプライン演算処理部１１は、また、演算回路（１）７１、演算回路（２）７２、演算回路（３）７３、および演算回路（４）７４を備える。パイプライン演算処理部１１は、また、セレクタ８１およびセレクタ８２を備える。
【００２２】
パイプラインレジスタ（１）６１〜パイプラインレジスタ（５）６５は、複数ビット分のフリップフロップ（Ｄラッチ）を備えて構成されていて、例えばクロック入力端子に入力されたクロック信号の立ち上がりに同期して入力端子に入力されたデータを取り込んで保持および出力し、次にクロック信号が立ち上がるまでの期間、その出力を保持する。
【００２３】
演算回路（１）７１〜演算回路（４）７４は、入力されたデータに対して所定の演算を行い、演算結果を出力する。演算回路（１）７１〜演算回路（４）７４は、例えば、ＣＰＵ２から供給されたパラメータ、予め決められたパラメータ、図示していないレジスタ等に格納されているパラメータや過去の演算結果等を用いて、入力データに対して加減算処理、剰余算処理等の演算処理を行う。
【００２４】
セレクタ８１および８２は、入力端子０と入力端子１と制御信号の入力端子とを備え、制御信号が「０」（＝Ｌレベル）の場合に入力端子０に入力されたデータを出力端子から出力し、制御信号が「１」（＝Ｈレベル）の場合に入力端子１に入力されたデータを出力端子から出力する。このように、演算回路（１）７１、演算回路（３）７３の出力を、パイプラインレジスタ（２）６２、パイプラインレジスタ（４）６４で処理しない場合には、制御信号により、セレクタ８１、セレクタ８２を切り換え、制御信号により、クロック供給部１２が、クロックＢ出力しないようにすることで、上記処理をスキップすることができ、このことにより消費電流の削減と、処理の高速化を行うことができる。
【００２５】
図２に示す例では、パイプラインレジスタ（１）６１へはバス５を介して入力データが入力される。パイプラインレジスタ（１）６１の出力は、演算回路（１）７１へ入力される。演算回路（１）７１の出力はパイプラインレジスタ（２）６２の入力端子とセレクタ８１の入力端子０へ入力される。パイプラインレジスタ（２）６２の出力はセレクタ８１の入力端子１へ入力される。セレクタ８１の出力は演算回路（２）７２の入力端子へ入力される。演算回路（２）７２の出力はパイプラインレジスタ（３）６３の入力端子へ入力される。演算回路（３）７３の出力はパイプラインレジスタ（４）６４の入力端子とセレクタ８２の入力端子０へ入力される。パイプラインレジスタ（４）６４の出力はセレクタ８２の入力端子１へ入力される。セレクタ８２の出力は演算回路（４）７４の入力端子へ入力される。演算回路（４）７４の出力はパイプラインレジスタ（５）６５の入力端子へ入力される。パイプラインレジスタ（５）６５の出力はバス５を介して外部メモリ４等へ入力される。
【００２６】
また、奇数段のパイプラインレジスタ（１）６１、パイプラインレジスタ（３）６３およびパイプラインレジスタ（５）６５の各クロック入力端子へは、クロック供給部１２が出力したクロックＡが供給される。偶数段のパイプラインレジスタ（２）６２およびパイプラインレジスタ（４）６４の各クロック入力端子へは、クロック供給部１２が出力したクロックＢが供給される。
【００２７】
以上のように図２に示すパイプライン演算処理部１１は、それぞれがパイプライン接続された複数の演算回路（１）７１〜（４）７４、複数のパイプラインレジスタ（１）６１〜（５）６５および複数のセレクタ８１および８２から構成されている。そして、パイプライン演算処理部１１は、パイプライン方式で、入力されたデータに演算を行い、演算結果を出力する。
【００２８】
上述したように、クロック供給部１２が出力した２系統のクロックＡおよびＢは、各系統に対応づけられたパイプラインレジスタ（１）６１〜（５）６５のいずれかに選択的に供給される。この場合、クロックＡは、入力からの接続順で奇数段のパイプラインレジスタ（１）６１、（３）６３および（５）６５へ供給される。また、クロックＢは、偶数段のパイプラインレジスタ（２）６２および（４）６４へ供給される。
【００２９】
なお、クロックＡおよびクロックＢの接続は、パイプラインレジスタの奇数段にクロックＡを、偶数段にクロックＢを接続しているが、これに限らず、それぞれのクロックをどのパイプラインレジスタに接続してもよい。
【００３０】
ここで、図３〜図６を参照して、図２に示すパイプライン演算処理部１１の動作例について説明する。この場合、パイプライン演算処理部１１は、各パイプラインレジスタ（１）６１〜（５）６５を高速で動作させる高速モードと、低速で動作させる低速モードの２種類の動作モードのいずれかで動作する。高速モードは、例えば、カメラの撮像部が撮像して外部メモリ４に記憶した画像データを画像処理して外部メモリ４に記憶する処理を行う動画撮影モードに対応する。一方、低速モードは、例えば、カメラの撮像部が撮像して外部メモリ４に記憶した画像データを画像処理して外部メモリ４に記憶し、図示していない表示部にリアルタイムに表示させる処理を行うライブビュー撮影モードに対応する。この場合、動画撮影モードは、ライブビュー撮影モードに比較して、フレームレートおよび各フレームの解像度が高い。この場合、動作モードは、入力されたデータに対するパイプライン演算処理部１１による演算の単位時間当たりの処理量に対応する情報の１つであるということができる。また、本実施形態において図１に示すクロック生成部３（制御信号出力部）は、ＣＰＵ２等から供給される動作モードを表す情報をパラメータとして制御信号を生成して出力する。制御信号は、クロック供給部１２のクロック出力と複数のセレクタ８１および８２（データ選択部）とを制御するための信号である。
【００３１】
＜動画撮影モード（高速モード）＞
この場合、表１に示すように、クロックＡおよびクロックＢの周波数は５００ＭＨｚであり、パイプライン演算処理部１１の奇数段のパイプラインレジスタ（１）６１、（３）６３および（５）６５へクロックＡが供給され（クロックＡが「ＯＮ」）、偶数段のパイプラインレジスタ（２）６２および（４）６４へクロックＢが供給される（クロックＢが「ＯＮ」）。クロックＡとクロックＢは同一周期の同期した信号である。ただし、クロック供給部１２のクロック信号の出力段と当該出力段からパイプラインレジスタ（１）６１〜（５）６５までの配線とは系統毎に異なる。また、制御信号は「１」である。
【００３２】
【表１】
2017204128.tif 000003
【００３３】
動画撮影モードでは、制御信号が「１」なので、セレクタ８１および８２は、図３に示すように、入力端子１に入力されたデータを出力するので、データの流れは太線の矢印で示すように、奇数段および偶数段のすべてのパイプラインレジスタ（１）６１〜（５）６５を通る流れとなる。また、各パイプラインレジスタ（１）６１〜（５）６５は、図４に示すように入出力データを変化させる。図４は、制御信号、クロックＡ、クロックＢ、入力データおよび各パイプラインレジスタ（１）６１〜（５）６５の各出力の時間変化を示す。クロックＡおよびクロックＢの１周期Ｔ１は２ｎｓ（＝１／（５００ＭＨｚ））である。データＤ１ａ〜Ｄ５ａは、入力データＤ１〜Ｄ５を１クロック遅延したデータである。データＤ１ａ〜Ｄ５ａを演算回路（１）７１で演算処理した結果がデータＤ１ｂ〜Ｄ５ｂである。データＤ１ｂ〜Ｄ５ｂを演算回路（２）７２で演算処理した結果がデータＤ１ｃ〜Ｄ５ｃである。データＤ１ｃ〜Ｄ５ｃを演算回路（３）７３で演算処理した結果がデータＤ１ｄ〜Ｄ５ｄである。そして、データＤ１ｄ〜Ｄ５ｄを演算回路（４）７４で演算処理した結果がデータＤ１ｅ〜Ｄ５ｅである。
【００３４】
＜ライブビュー撮影モード（低速モード）＞
この場合、表２に示すように、パイプライン演算処理部１１の奇数段のパイプラインレジスタ（１）６１、（３）６３および（５）６５へは周波数が２５０ＭＨｚのクロックＡが供給され（クロックＡが「ＯＮ」）、偶数段のパイプラインレジスタ（２）６２および（４）６４へはクロックＢは供給されない（クロックＢが「ＯＦＦ」）。また、制御信号は「０」である。
【００３５】
【表２】
2017204128.tif 000004
【００３６】
ライブビュー撮影モードでは、制御信号が「０」なので、セレクタ８１および８２は、図５に示すように、入力端子０に入力された演算回路（１）７１の出力および演算回路（３）７３の出力を各出力端子からそれぞれ出力するので、データの流れは太線の矢印で示すように、パイプラインレジスタ（１）６１、演算回路（１）７１、演算回路（２）７２、パイプラインレジスタ（３）６３、演算回路（３）７３、演算回路（４）７４、およびパイプラインレジスタ（５）６５の順となる。その際、網掛けして示す動作不要なパイプラインレジスタ（２）６２および（４）６４については、破線の矢印で示したように、クロックＢの根元からクロック供給が停止しているため、クロックツリーによる電力消費を削減することができる。
【００３７】
また、各パイプラインレジスタ（１）６１〜（５）６５は、図６に示すように入出力データを変化させる。図６は、制御信号、クロックＡ、クロックＢ、入力データおよび各パイプラインレジスタ（１）６１〜（５）６５の各出力の時間変化を示す。クロックＡの１周期Ｔ１は４ｎｓ（＝１／（２５０ＭＨｚ））である。データＤ１ａ〜Ｄ４ａは、入力データＤ１〜Ｄ４を１クロック遅延したデータである。データＤ１ａ〜Ｄ４ａを演算回路（１）７１および演算回路（２）７２で順次演算処理した結果がデータＤ１ｃ〜Ｄ４ｃである（ただし、データＤ４ｃは不図示）。データＤ１ｃ〜Ｄ３ｃを演算回路（３）７３および演算回路（４）７４で順次演算処理した結果がデータＤ１ｅ〜Ｄ３ｅである（ただし、データＤ３ｅは不図示）。
【００３８】
なお、図１に示すクロック供給部１２は、２系統のクロック出力ＡおよびＢを有し、各系統を各パイプラインレジスタ（１）６１〜（５）６５のいずれかに対応づけて、選択された１または複数の系統のクロック出力Ａまたはクロック出力ＡおよびＢを、対応する系統のパイプラインレジスタ（１）６１、（３）６３および（５）６５またはパイプラインレジスタ（２）６２および（４）６４に供給する。その際、クロック供給部１２は、クロック生成部３から入力した制御信号に基いて、クロック出力の状態を系統毎に切り替える。ここで、クロック出力の状態の切り替えとは、クロック信号の出力をオンまたはオフに変化させることや、クロック周波数を変化させることを含む。また、クロック供給部１２がクロック出力をオフすることすなわちクロック出力の供給を停止した場合、例えば停止した系統のパイプラインレジスタのクロック入力段やクロック信号の配線が持つ容量を充放電する電力を削減することができる。
【００３９】
以上のように第１の実施形態によれば、パイプライン演算処理部１１に供給されるクロック周波数に応じて適切なパイプライン段数でパイプライン動作させることができると共に不要なパイプラインレジスタ等による消費電力を容易に抑えることができる。
【００４０】
＜第２の実施形態＞
次に、本発明の第２の実施形態について図面を参照して説明する。図７は、本発明の第２の実施形態に係る画像処理部１ａ（演算装置）および画像処理装置１００ａの構成例を示す図である。なお、図７において図１に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
【００４１】
図７に示す画像処理装置１００ａは、画像処理部１ａと、ＣＰＵ２と、クロック生成部３ａと、外部メモリ４と、バス５とを備える。クロック生成部３ａは、所定のクロック信号を生成して出力するとともに、ＣＰＵ２の制御の下、例えば、ＣＰＵ２等から供給される動作モードを表す情報をパラメータとして制御信号を生成して出力する。この場合、クロック生成部３ａが出力する制御信号は、制御信号（１）と制御信号（２）の２種類の制御信号を含む。本実施形態では、入出力されるデータは画像データである。
【００４２】
画像処理部１ａは、パイプライン演算処理部１１ａと、クロック供給部１２ａと、ＣＰＵ  Ｉ／Ｆ１３とを備える。クロック供給部１２ａは、クロック生成部３ａから入力される制御信号とクロックとに基づいて、クロック出力Ａ、ＢおよびＣの３系統のクロック信号を状態を切り替えて出力する。
【００４３】
パイプライン演算処理部１１ａは、図８に示すように、図２に示す第１の実施形態のパイプライン演算処理部１１と比べ、データの入出力経路については新たにセレクタ８３を設けている点を除いて同一である。すなわち、パイプライン演算処理部１１ａでは、パイプラインレジスタ（３）６３の出力と演算回路（３）７３の入力端子との間に新たにセレクタ８３を設けている。セレクタ８３の入力端子０には演算回路（２）７２の出力が接続され、セレクタ８３の入力端子１にはパイプラインレジスタ（３）６３の出力が接続されている。
【００４４】
また、セレクタ８１および８２の制御信号の各入力端子へは制御信号（１）が入力され、セレクタ８３の制御信号の入力端子へは制御信号（２）が入力される。また、パイプラインレジスタ（１）６１およびパイプラインレジスタ（５）６５の各クロック入力端子にはクロックＡが入力される。パイプラインレジスタ（３）６３のクロック入力端子にはクロックＢが入力される。そして、パイプラインレジスタ（２）６２およびパイプラインレジスタ（４）６４の各クロック入力端子にはクロックＣが入力される。
【００４５】
ここで、図９〜図１１を参照して、図８に示すパイプライン演算処理部１１ａの動作例について説明する。この場合、パイプライン演算処理部１１ａは、各パイプラインレジスタ（１）６１〜（５）６５を高速で動作させる高速モードと、中速で動作させる中速モードと、低速で動作させる低速モードの３種類の動作モードのいずれかで動作する。高速モードは、例えば、カメラの撮像部が４Ｋの解像度で撮像して外部メモリ４に記憶された画像データを画像処理して外部メモリ４に記憶する処理を行う動画撮影モードに対応する。中速モードは、例えば、カメラの撮像部がフルＨＤ（Full High Definition）の解像度で撮像して外部メモリ４に記憶された画像データを画像処理して外部メモリ４に記憶する処理を行う動画撮影モードに対応する。また、低速モードは、例えば、カメラの撮像部が撮像して外部メモリ４に記憶された画像データを画像処理して外部メモリ４に記憶し、表示部にリアルタイムに表示させる処理を行うライブビュー撮影モードに対応する。この場合、動画撮影モードは、ライブビュー撮影モードに比較して、フレームレートおよび各フレームの解像度が高い。また、２種類の動画撮影モードは解像度が異なる。したがって、この場合、高速モード、中速モードおよび低速モードを含む動作モードは、入力されたデータに対するパイプライン演算処理部１１ａによる演算の単位時間当たりの処理量に対応する情報の１つであるということができる。また、本実施形態において図７に示すクロック生成部３ａ（制御信号出力部）は、ＣＰＵ２等から入力した動作モードを表す情報をパラメータとして制御信号を生成して出力する。制御信号は、クロック供給部１２ａのクロック出力と複数のセレクタ８１、８２および８３（データ選択部）とを制御するための信号である。
【００４６】
＜動画撮影モード（４Ｋ）（高速モード）＞
この場合、表３に示すように、クロックＡ、クロックＢおよびクロックＣの周波数は５００ＭＨｚであり、クロックＡ〜Ｃはすべて「ＯＮ」である。クロックＡ〜Ｃは互いに同一周期の同期した信号である。また、制御信号（１）および（２）はともに「１」である。なお、処理サイズは、３８４０画素×２１６０画素である。
【００４７】
【表３】
2017204128.tif 000005
【００４８】
動画撮影モード（４Ｋ）では、制御信号（１）および（２）が「１」なので、セレクタ８１〜８３は、図９に示すように、入力端子１に入力されたデータを出力する。したがって、データの流れは太線の矢印で示すように、すべてのパイプラインレジスタ（１）６１〜（５）６５を通る流れとなる。
【００４９】
＜動画撮影モード（フルＨＤ）（中速モード）＞
この場合、表３に示すように、クロックＡおよびクロックＢの周波数は３５０ＭＨｚであり、クロックＡおよびＢは「ＯＮ」で、クロックＣは「ＯＦＦ」である。クロックＡおよびＢは互いに同一周期の同期した信号である。また、制御信号（１）は「０」であり、制御信号（２）は「１」である。なお、処理サイズは、１９２０画素×１０８０画素である。
【００５０】
動画撮影モード（フルＨＤ）では、制御信号（１）が「０」でおよび制御信号（２）が「１」なので、セレクタ８１〜８３は、図１０に示すように、セレクタ８１および８２が入力端子０に入力されたデータを出力し、セレクタ８３が入力端子１に入力されたデータを出力する。したがって、データの流れは太線の矢印で示すように、パイプラインレジスタ（１）６１、演算回路（１）７１、演算回路（２）７２、パイプラインレジスタ（３）６３、演算回路（３）７３、演算回路（４）７４、およびパイプラインレジスタ（５）６５の順となる。その際、網掛けして示す動作不要なパイプラインレジスタ（２）６２および（４）６４については、破線の矢印で示したように、クロックＣの根元からクロック供給が停止しているため、クロックツリーによる電力消費を削減することができる。
【００５１】
＜ライブビュー撮影モード（低速モード）＞
この場合、表３に示すように、クロックＡの周波数は２５０ＭＨｚであり、クロックＡは「ＯＮ」で、クロックＢおよびＣは「ＯＦＦ」である。また、制御信号（１）および（２）はともに「０」である。なお、処理サイズは、６４０画素×４８０画素である。
【００５２】
ライブビュー撮影モードでは、制御信号（１）および（２）が「０」なので、セレクタ８１〜８３は、図１１に示すように、入力端子０に入力されたデータを出力する。したがって、データの流れは太線の矢印で示すように、パイプラインレジスタ（１）６１、演算回路（１）７１、演算回路（２）７２、演算回路（３）７３、演算回路（４）７４、およびパイプラインレジスタ（５）６５の順となる。その際、網掛けして示す動作不要なパイプラインレジスタ（２）６２、（３）６３および（４）６４については、破線の矢印で示したように、クロックＢおよびＣの根元からクロック供給が停止しているため、クロックツリーによる電力消費を削減することができる。
【００５３】
以上のように第２の実施形態によれば、クロックの系統を３系統にし、パイプライン演算処理部１１ａに供給されるクロック周波数に応じて適切なパイプライン段数でパイプライン動作させることができると共に不要なパイプラインレジスタ等による消費電力を容易に抑えることができる。
【００５４】
＜第３の実施形態＞
次に、本発明の第３の実施形態について図面を参照して説明する。図１２は、パイプライン演算処理部１１ｂの構成例を示す。パイプライン演算処理部１１ｂは、図２に示す第１の実施形態に係るパイプライン演算処理部１１の一部を変形した構成を有する。なお、図１２に示すパイプライン演算処理部１１ｂの入出力信号（データ、クロックおよび制御信号）は、図２に示すパイプライン演算処理部１１の入出力信号と同一である。図１２に示すパイプライン演算処理部１１ｂは、図２に示す第１の実施形態のパイプライン演算処理部１１と比べ、新たに３個のセレクタ８０１〜８０３と、３個のパイプラインレジスタ（１１）８１１〜（１３）８１３とを備える。
【００５５】
パイプラインレジスタ（１１）８１１の入力端子へは、パイプラインレジスタ（１）６１と同じく、入力データが入力される。パイプラインレジスタ（１１）８１１の出力はセレクタ８０１の入力端子０へ入力され、パイプラインレジスタ（１）６１の出力はセレクタ８０１の入力端子１へ入力される。セレクタ８０１の出力は演算回路（１）７１の入力端子へ入力される。
【００５６】
演算回路（１）７１の出力は、パイプラインレジスタ（２）６２の入力端子へ入力されるとともに、セレクタ８１の入力端子０へ入力される。パイプラインレジスタ（２）６２の出力は、セレクタ８１の入力端子１へ入力される。セレクタ８１の出力は演算回路（２）７２の入力端子へ入力される。
【００５７】
パイプラインレジスタ（１２）８１２の入力端子へは、パイプラインレジスタ（３）６３と同じく、演算回路（２）７２の出力が入力される。パイプラインレジスタ（１２）８１２の出力はセレクタ８０２の入力端子０へ入力され、パイプラインレジスタ（３）６３の出力はセレクタ８０２の入力端子１へ入力される。セレクタ８０２の出力は演算回路（３）７３の入力端子へ入力される。
【００５８】
演算回路（３）７３の出力は、パイプラインレジスタ（４）６４の入力端子へ入力されるとともに、セレクタ８２の入力端子０へ入力される。パイプラインレジスタ（４）６４の出力は、セレクタ８２の入力端子１へ入力される。セレクタ８２の出力は演算回路（４）７４の入力端子へ入力される。
【００５９】
パイプラインレジスタ（１３）８１３の入力端子へは、パイプラインレジスタ（５）６５と同じく、演算回路（４）７４の出力が入力される。パイプラインレジスタ（１３）８１３の出力はセレクタ８０３の入力端子０へ入力され、パイプラインレジスタ（５）６５の出力はセレクタ８０３の入力端子１へ入力される。セレクタ８０３の出力が出力データである。
【００６０】
セレクタ８０１〜８０３の制御信号の各入力端子へは、セレクタ８１および８２と同じく、図１に示すクロック生成部３が出力した制御信号が入力される。パイプラインレジスタ（１）６１〜（５）６５の各クロック入力端子には図１に示すクロック供給部１２からクロックＡが供給される。パイプラインレジスタ（１１）８１１〜（１３）８１３の各クロック入力端子には図１に示すクロック供給部１２からクロックＢが供給される。
【００６１】
図１２に示すパイプライン演算処理部１１ｂは、図２に示すパイプライン演算処理部１１が有するパイプラインレジスタ（１）６１〜（５）６５に対してすべて共通にクロックＡを供給し、新たに設けたパイプラインレジスタ（１１）８１１〜（１３）８１３に対してすべて共通にクロックＢを供給する。
【００６２】
次に、図１３および図１４を参照して、図１２に示すパイプライン演算処理部１１ｂの動作例について説明する。この動作例では、第１の実施形態と同様、パイプライン演算処理部１１ｂは、例えば、動画撮影モードまたはライブビュー撮影モードの２種類の動作モードのいずれかで動作する。ただし、第３の実施形態のパイプライン演算処理部１１ｂと第１の実施形態のパイプライン演算処理部１１とではクロックＡおよびＢのオンまたはオフの制御が異なる。
【００６３】
＜動画撮影モード（高速モード）＞
この場合、表４に示すように、クロックＡおよびクロックＢの周波数は５００ＭＨｚであり、パイプライン演算処理部１１ｂのパイプラインレジスタ（１）６１〜（５）６５へはクロックＡが供給され（クロックＡが「ＯＮ」）、パイプラインレジスタ（１１）８１１〜（１３）８１３へはクロックＢの供給が停止される（クロックＢが「ＯＦＦ」）。また、制御信号は「１」である。
【００６４】
【表４】
2017204128.tif 000006
【００６５】
動画撮影モードでは、制御信号が「１」なので、セレクタ８１および８２ならびにセレクタ８０１〜８０３は、図１３に示すように、入力端子１に入力されたデータを出力する。したがって、データの流れは太線の矢印で示すように、パイプラインレジスタ（１）６１〜（５）６５を通る流れとなる。その際、網掛けして示す動作不要なパイプラインレジスタ（１１）８１１〜（１３）８１３については、破線の矢印で示したように、クロックＢの根元からクロック供給が停止しているため、クロックツリーによる電力消費を削減することができる。
【００６６】
＜ライブビュー撮影モード（低速モード）＞
この場合、表５に示すように、パイプライン演算処理部１１ｂのパイプラインレジスタ（１１）８１１〜（１３）８１３へは周波数が２５０ＭＨｚのクロックＢが供給され（クロックＢが「ＯＮ」）、パイプラインレジスタ（１）６１〜（５）６５へはクロックＡは供給されない（クロックＡが「ＯＦＦ」）。また、制御信号は「０」である。
【００６７】
【表５】
2017204128.tif 000007
【００６８】
ライブビュー撮影モードでは、制御信号が「０」なので、セレクタ８１および８２ならびにセレクタ８０１〜８０３は、図１４に示すように、入力端子０に入力されたデータをそれぞれ出力する。したがって、データの流れは太線の矢印で示すように、パイプラインレジスタ（１１）８１１、演算回路（１）７１、演算回路（２）７２、パイプラインレジスタ（１２）８１２、演算回路（３）７３、演算回路（４）７４、およびパイプラインレジスタ（１３）８１３の順となる。その際、網掛けして示す動作不要なパイプラインレジスタ（１）６１〜（５）６５については、破線の矢印で示したように、クロックＡの根元からクロック供給が停止しているため、クロックツリーによる電力消費を削減することができる。
【００６９】
以上のように第３の実施形態によれば、パイプライン演算処理部１１ｂに供給されるクロック周波数に応じて適切なパイプライン段数でパイプライン動作させることができると共に不要なパイプラインレジスタ等による消費電力を容易に抑えることができる。
【００７０】
＜第４の実施形態＞
次に、本発明の第４の実施形態について図面を参照して説明する。図１５は、本発明の第４の実施形態に係る画像処理部１ｂ（演算装置）および画像処理装置１００ｂの構成例を示す図である。なお、図１５において図１に示す構成と同一あるいは対応する構成には同一の数字の符号または同一の数字に英字を付加した符号を付けて説明を適宜省略する。
【００７１】
図１５に示す画像処理装置１００ｂは、画像処理部１ｂと、ＣＰＵ２と、クロック生成部３ｂと、外部メモリ４と、バス５と、シーン認識部９とを備える。シーン認識部９は、第４の実施形態で新たに設けられた構成であり、外部メモリ４に記憶されている画像データを入力データとして入力し、１または複数フレーム毎にシーン情報を生成し、画像データに対応づけて外部メモリ４へ書き戻す。シーン情報は、例えば表６に示す４種類のシーンを識別する情報である。この場合、４種類のシーンは、風景（街）、動物、風景（空）および静物のシーンである。風景（街）のシーンの特徴は高周波成分が多いことである。動物のシーンの特徴は被写体の動きが多いことである。風景（空）および静物のシーンの特徴は被写体の動きが少ないことである。シーン認識部９は、フレーム間で動きベクトルを分析したり、周波数成分を分析したりすることで、画像データの特徴を抽出し、シーンの種類を認識する。シーン認識部９は、認識したシーンの種類を識別する情報をシーン情報として生成および出力する。なお、シーンの種類は、表６に示すものに限定されない。
【００７２】
【表６】
2017204128.tif 000008
【００７３】
一方、画像処理部１ｂは、パイプライン演算処理部１１と、クロック供給部１２ｂと、ＣＰＵ  Ｉ／Ｆ１３とを備える。パイプライン演算処理部１１は、図１および図２に示す第１の実施形態のパイプライン演算処理部１１と同一である。クロック供給部１２ｂは、図１に示すクロック供給部１２と同様にクロック生成部３ｂが生成し、出力したクロックを入力するとともに、シーン情報を外部メモリ４から入力し、クロックＡおよびクロックＢを生成してパイプライン演算処理部１１ｂへ供給する。その際、クロック供給部１２ｂは、図１に示すクロック供給部１２と異なり、シーン認識部９が生成して外部メモリ４に書き込んだシーン情報を入力し、入力したシーン情報に基づいて表６に示すように、制御信号を生成して出力するとともに、クロックＡおよびＢを生成して出力したり、停止したりする。
【００７４】
次に、図１６を参照して、図１５に示す画像処理装置１００ｂの動作例について説明する。図１５に示す画像処理装置１００ｂは、次の２段階の手順（１）および（２）を繰り返すことで演算処理を実行する。すなわち、（１）まず、シーン認識部９が外部メモリ４から入力データを取得し、シーン情報を生成して外部メモリ４に書き戻す。この場合、図１６で太線の破線の矢印で示すようにデータが流れる。（２）次に、画像処理部１ｂが、外部メモリ４からシーン情報および入力データを取得する。クロック供給部１２ｂは、クロック生成部３ｂが生成し、出力したクロックを、シーン情報に応じてクロックＡおよびＢとしてパイプライン演算処理部１１に対して供給したりあるいは供給を停止したりするとともに、制御信号を生成して出力する。パイプライン演算処理部１１がクロック供給部１２ｂから供給されたクロックＡおよびＢと制御信号に基づいて第１の実施形態と同様に演算処理を実行する。この場合、図１６で太線の矢印で示すようにデータが画像処理部１ｂに対して入力される。
【００７５】
以上のように第４の実施形態では、クロック供給部１２ｂ（クロック供給部かつ制御信号出力部）自身が、シーン情報に基いて、クロック供給部１２ｂのクロック出力と複数のセレクタ８１および８２を制御するための制御信号を生成して出力する。また、第４の実施形態では、第１の実施形態と同様、パイプライン演算処理部１１に供給されるクロック周波数に応じて適切なパイプライン段数でパイプライン動作させることができると共に不要なパイプラインレジスタ等による消費電力を容易に抑えることができる。
【００７６】
また、第４の実施形態においてクロック供給部１２ｂは、外部メモリ４から入力したシーン情報をパラメータとして制御信号を生成して出力するとともに、クロック出力の状態を制御する。
【００７７】
＜第５の実施形態＞
次に、本発明の第５の実施形態について図１７を参照して説明する。図１７は、本発明の第５の実施形態に係る画像処理部１ｃ（演算装置）および画像処理装置１００ｃの構成例を示す図である。なお、図１７において図１５に示す構成と同一あるいは対応する構成には同一の符号を付けて説明を省略する。第５の実施形態の画像処理装置１００ｃは、第４の実施形態の画像処理装置１００ｂと比較し、図１５に示す画像処理部１ｂに対応する構成である画像処理部１ｃの構成が異なる。すなわち、図１７に示す画像処理部１ｃは、新たにクロック周波数判定部１４（制御信号出力部）を備える。クロック周波数判定部１４は、外部メモリ４から取得したシーン情報とＣＰＵ２から供給される各種パラメータとに基づいて制御信号を生成し、クロック供給部１２とパイプライン演算処理部１１へ供給する。クロック供給部１２とパイプライン演算処理部１１の構成は、図１および図２に示す第１の実施形態のクロック供給部１２とパイプライン演算処理部１１の構成と同一である。
【００７８】
第５の実施形態によれば、第４の実施形態と同様、シーン情報に基いて、クロック供給部１２のクロック出力と複数のセレクタ８１および８２を制御するための制御信号が生成および出力される。また、第５の実施形態によれば、第１の実施形態と同様、パイプライン演算処理部１１に供給されるクロック周波数に応じて適切なパイプライン段数でパイプライン動作させることができると共に不要なパイプラインレジスタ等による消費電力を容易に抑えることができる。
【００７９】
＜第６の実施形態＞
次に、本発明の第６の実施形態について図１８を参照して説明する。図１８は、本発明の第６の実施形態に係る画像処理部１ｄ（演算装置）および画像処理装置１００ｄの構成例を示す図である。なお、図１８において図１７に示す構成と同一あるいは対応する構成には同一の符号を付けて説明を省略する。第６の実施形態の画像処理装置１００ｄは、第５の実施形態の画像処理装置１００ｃと比較し、シーン認識部９が省略されるとともに、図１７に示す画像処理部１ｃに対応する構成である画像処理部１ｄの構成が異なる。すなわち、図１８に示す画像処理部１ｄは、クロック周波数判定部１４ｄ（制御信号出力部）が、ＣＰＵ２から供給される各種パラメータとに基づいて制御信号を生成し、クロック供給部１２とパイプライン演算処理部１１へ供給する。ＣＰＵ２から供給されるパラメータは、入力されたデータに対するパイプライン演算処理部１１による演算の単位時間当たりの処理量に対応する第１情報を含む。第１情報は、例えば、表３に示すような撮像部の動作モードを表す情報である。クロック周波数判定部１４ｄは、少なくともこの第１情報に基いて制御信号を生成して出力することができる。なお、クロック供給部１２とパイプライン演算処理部１１の構成は、図１および図２に示す第１の実施形態のクロック供給部１２とパイプライン演算処理部１１の構成と同一である。
【００８０】
第６の実施形態によれば、ＣＰＵ２から供給される各種パラメータに基いて、クロック周波数判定部１４ｄは、クロック供給部１２と、パイプライン演算処理部１１に、クロック出力と複数のセレクタ８１および８２を制御するための制御信号を生成および出力する。また、第６の実施形態によれば、第１の実施形態と同様、パイプライン演算処理部１１に供給されるクロック周波数に応じて適切なパイプライン段数でパイプライン動作させることができると共に不要なパイプラインレジスタ等による消費電力を容易に抑えることができる。
【００８１】
＜第７の実施形態＞
次に、本発明の第７の実施形態について図面を参照して説明する。図１９は、本実施形態に係るパイプライン演算処理部１１ｃの構成例を示す。図１９に示すパイプライン演算処理部１１ｃは、図２に示す第１の実施形態に係るパイプライン演算処理部１１の一部を変形した構成を有する。なお、図１９に示すパイプライン演算処理部１１ｃの入出力信号（データ、クロックおよび制御信号）は、図２に示すパイプライン演算処理部１１の入出力信号と同一である。図１９に示すパイプライン演算処理部１１ｃは、図２に示す第１の実施形態のパイプライン演算処理部１１と比べ、新たに２個の２入力のＡＮＤ回路（論理積回路）１１１および１１２を設けている点が異なる。ここで、ＡＮＤ回路１１１および１１２は、クロック入力を停止させたいパイプラインレジスタ（２）６２およびパイプラインレジスタ（４）６４に対応させて、例えば各パイプラインレジスタの入力部（例えばクロック入力端子の直前）に設けられている。
【００８２】
ＡＮＤ回路１１１の一方の入力へは制御信号が入力され、他方の入力へはクロックＢが入力される。ＡＮＤ回路１１１の出力はパイプラインレジスタ（２）６２のクロック入力端子へ入力される。ＡＮＤ回路１１２の一方の入力へは制御信号が入力され、他方の入力へはクロックＢが入力される。ＡＮＤ回路１１２の出力はパイプラインレジスタ（４）６４のクロック入力端子へ入力される。この構成では、パイプラインレジスタ（２）６２およびパイプラインレジスタ（４）６４の各クロック入力端子に対して、制御信号が「１」の場合、クロックＢが供給され、制御信号が「０」の場合、クロックＢの供給が停止される。
【００８３】
なお、クロックＡとクロックＢは、クロック供給部１２（図１）から共通の配線で出力され、ＡＮＤ回路１１１およびＡＮＤ回路１１２へ入力される前に分岐されるようにしてもよい。また、本実施形態では、クロック供給部１２（図１）とＡＮＤ回路１１１およびＡＮＤ回路１１２を組み合わせた構成が、本発明のクロック供給部に対応する。すなわち、ＡＮＤ回路１１１およびＡＮＤ回路１１２の出力が、本発明のクロック供給部の出力に対応する。
【００８４】
次に、図２０を参照して、図１９に示すパイプライン演算処理部１１ｃの動作例について説明する。図２０は、図１９に示すパイプライン演算処理部１１ｃがライブビュー撮影モードで動作する場合の各部の動作を示すタイミングチャートである。本実施形態のパイプライン演算処理部１１ｃは、例えば、第１の実施形態のパイプライン演算処理部１１と同様、動画撮影モード（高速モード）とライブビュー撮影モード（低速モード）で動作する。ここで、本実施形態のパイプライン演算処理部１１ｃにおける動画撮影モード（高速モード）の動作は、表１、図４等を参照して説明した第１の実施形態のパイプライン演算処理部１１の動作と同様であるが、ライブビュー撮影モード（低速モード）の動作の一部が互いに異なる。以下では、本実施形態のパイプライン演算処理部１１ｃにおけるライブビュー撮影モード（低速モード）の動作について説明する。
【００８５】
＜ライブビュー撮影モード（低速モード）＞
第７の実施形態では、第１の実施形態と同様、表２に示すように、制御信号は「０」であり、パイプライン演算処理部１１の奇数段のパイプラインレジスタ（１）６１、（３）６３および（５）６５へは周波数が２５０ＭＨｚのクロックＡが供給され、偶数段のパイプラインレジスタ（２）６２および（４）６４へはクロックＢは供給されない。ただし、表２と異なり、クロックＢは「ＯＮ」のままとすることができる。すなわち、第７の実施形態では、ＡＮＤ回路１１１およびＡＮＤ回路１１２の各一方の入力へはクロックＢを供給し、ＡＮＤ回路１１１およびＡＮＤ回路１１２の各他方の入力へ制御信号「０」を入力することで、ＡＮＤ回路１１１およびＡＮＤ回路１１２の各出力を「０」とすることができる。
【００８６】
各パイプラインレジスタ（１）６１〜（５）６５は、図２０に示すように入出力データを変化させる。図２０は、制御信号、クロックＡ、クロックＢ、入力データおよび各パイプラインレジスタ（１）６１〜（５）６５の各出力の時間変化を示す。クロックＡおよびクロックＢの１周期Ｔ１は４ｎｓ（＝１／（２５０ＭＨｚ））である。データＤ１ａ〜Ｄ４ａは、入力データＤ１〜Ｄ４を１クロック遅延したデータである。データＤ１ａ〜Ｄ４ａを演算回路（１）７１および演算回路（２）７２で順次演算処理した結果がデータＤ１ｃ〜Ｄ４ｃである（ただし、データＤ４ｃは不図示）。データＤ１ｃ〜Ｄ３ｃを演算回路（３）７３および演算回路（４）７４で順次演算処理した結果がデータＤ１ｅ〜Ｄ３ｅである（ただし、データＤ３ｅは不図示）。
【００８７】
上記第１から第６の実施形態では、クロックＢ等の供給をクロック供給部の根元で止めているが、本実施形態では、図１９に示すように停止させたいパイプラインレジスタへ入力されるクロックと制御信号の論理積をとることで、クロック信号の末端で供給を止めている。例えば第３の実施形態では図１２に示すようにパイプラインレジスタに制御信号が接続されていないため、低速動作時はクロック供給を止める場合はクロックの根元で制御するだけであったが、第７の実施形態では、制御信号とクロック信号の論理積がクロックとしてパイプラインレジスタに接続されているため、クロック供給を止める場合はクロックの根元で制御するだけでなく、クロックの末端であるパイプラインレジスタで止めることも可能となる。
【００８８】
以上のように第７の実施形態によれば、パイプライン演算処理部１１ｃに供給されるクロック周波数に応じて適切なパイプライン段数でパイプライン動作させることができると共に不要なパイプラインレジスタ等による消費電力を容易に抑えることができる。また、第７の実施形態によれば、クロックＢの供給状態と供給停止状態を各パイプラインレジスタのクロック入力の前段に設けたＡＮＤ回路で切り替えることができるので、例えばクロックＢをクロック供給部１２（図１）の出力段で供給または供給停止させる構成に比べて簡易化しやすい。なお、ＡＮＤ回路は、各パイプラインレジスタに対応させて設けてもよいし、複数のパイプラインレジスタ毎に設けてもよい。
【００８９】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。例えば、画像処理部１、パイプライン演算処理部１１等で処理するデータは画像データに限定されない。また、例えば、クロックの系統は、高速、中速、低速の３系統までを実施形態として説明したが、それに限らず、クロックの系統は４系統以上でもよい。また、制御信号について、制御信号は処理画素数ではなく、動作モードやバス帯域に応じて、フレーム単位やフレームを小ブロックに分割した小ブロック単位で変更してもよい。また、制御信号は画像処理部内のパラメータで判定することができるが、それに限らずクロック生成部内でクロックの分周比で判別して制御信号を生成してもよい。
【産業上の利用可能性】
【００９０】
上記各態様の演算装置、画像処理装置および画像処理方法によれば、少なくとも、クロック周波数に応じて適切なパイプライン段数でパイプライン動作させると共に不要なパイプラインレジスタ等による消費電力を抑えることができる。
【符号の説明】
【００９１】
１、１ａ、１ｂ、１ｃ、１ｄ    画像処理部（演算装置）
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ  画像処理装置
２  ＣＰＵ
３、３ａ  クロック生成部（制御信号出力部）
３ｂ  クロック生成部
４  外部メモリ
５  バス
９  シーン認識部
１１、１１ａ、１１ｂ、１１ｃ  パイプライン演算処理部
１２、１２ａ  クロック供給部
１２ｂ  クロック供給部（制御信号出力部）
１３  ＣＰＵ  Ｉ／Ｆ
１４、１４ｄ  クロック周波数判定部（制御信号出力部）
６１  パイプラインレジスタ（１）
６２  パイプラインレジスタ（２）
６３  パイプラインレジスタ（３）
６４  パイプラインレジスタ（４）
６５  パイプラインレジスタ（５）
８１１  パイプラインレジスタ（１１）
８１２  パイプラインレジスタ（１２）
８１３  パイプラインレジスタ（１３）
７１  演算回路（１）
７２  演算回路（２）
７３  演算回路（３）
７４  演算回路（４）
８１、８２、８３、８０１、８０２、８０３  セレクタ（データ選択部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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