【事件の表示】
　特願２０００−２４２６１７「絶縁ゲート型半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１４年　２月２２日出願公開、特開２００２−　５７３３０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、平成１２年８月１０日の出願であって、平成１７年９月３０日付けで拒絶査定がなされ、これに対して同年１１月２日に拒絶査定に対する審判請求がなされるとともに、同年１１月３０日に手続補正がなされたものである。
　 
２．平成１７年１１月３０日付けの手続補正（以下、「本件補正」という。）について 
［補正却下の決定の結論］ 
　平成１７年１１月３０日付けの手続補正を却下する。 
［理由］ 
（１）本件補正の内容 
　本件補正は、特許請求の範囲を補正するものであり、補正前の請求項１ないし５を補正後の請求項１ないし５と補正するものであって、補正後の請求項１及び請求項４は以下のとおりである。
（補正後の請求項１）
「【請求項１】一導電型の半導体基板上に形成された第１のゲート絶縁膜と、
　前記第１のゲート絶縁膜に隣接すると共に第１のゲート絶縁膜より厚い膜厚を有する第２のゲート絶縁膜と、
　前記第１及び第２のゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極から前記第２のゲート絶縁膜によりオフセットされた位置に形成された逆導電型の高濃度のソース層及びドレイン層と、
　前記第２のゲート絶縁膜下の半導体基板表面に形成された逆導電型の低濃度のソース層及びドレイン層とを備える絶縁ゲート型半導体装置において、
　前記ゲート電極は前記第１のゲート絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された第１のシリコン層及び第１のシリコン層上に積層された第２のシリコン層部分と、前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分と、から成ることを特徴とする絶縁ゲート型半導体装置。」
（補正後の請求項４）
「【請求項４】一導電型の半導体基板上の所定領域に逆導電型の低濃度のソース層及びドレイン層を形成する工程と、
　前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
　前記第１のゲート絶縁膜の所定領域上に第１のシリコン層及び耐酸化性膜を積層して形成する工程と、
　前記耐酸化性膜をマスクとした選択酸化により、フィールド酸化膜及び第２のゲート絶縁膜を形成する工程と、
　前記耐酸化性膜を除去した後に、全面に第２のシリコン層を形成して、前記第１のゲート絶縁膜上に残存し、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された前記第１のシリコン層及びこの第１のシリコン層上に積層された第２のシリコン層部分と、前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分と、から成るゲート電極を形成する工程と、
　前記第２のゲート絶縁膜の端に整合して逆導電型の高濃度のソース層及びドレイン層を形成する工程と、を有することを特徴とする絶縁ゲート型半導体装置の製造方法。」
　 
（２）補正内容の整理
（２−１）請求項１についてなされた補正
　本件補正のうち、補正前の請求項１についてなされた補正の内容を、以下に整理する。
〈補正事項１〉
　補正前の請求項１に記載の「この第１のゲート絶縁膜に隣接すると共に」を、補正後の請求項１に記載の「前記第１のゲート絶縁膜に隣接すると共に」と補正すること。
〈補正事項２〉
　補正前の請求項１に記載の「前記ゲート電極からオフセットされた位置に形成された逆導電型の高濃度のソース層及びドレイン層と」を、補正後の請求項１に記載の「前記ゲート電極から前記第２のゲート絶縁膜によりオフセットされた位置に形成された逆導電型の高濃度のソース層及びドレイン層と」と補正すること。
〈補正事項３〉
　補正前の請求項１に記載の「前記ゲート電極は前記第１の絶縁膜上に形成され」を、補正後の請求項１に記載の「前記ゲート電極は前記第１のゲート絶縁膜上に形成され」と補正すること。
〈補正事項４〉
　補正前の請求項１に記載の「前記ゲート電極は」「前記ソース層から前記ドレイン層の方向に形成された第１のシリコン層と、　前記第１のシリコン層上に積層されると共に前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層と、から成る」を、補正後の請求項１に記載の「前記ゲート電極は」「前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された第１のシリコン層及び第１のシリコン層上に積層された第２のシリコン層部分と、前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分と、から成る」と補正すること。
　
（２−２）請求項４についてなされた補正
　本件補正のうち、補正前の請求項４についてなされた補正の内容を、以下に整理する。
〈補正事項５〉
　補正前の請求項４に記載の「前記耐酸化性膜を除去した後に、全面に第２のシリコン層を形成する工程と、　前記第１のゲート絶縁膜上に残存し、かつ、前記ソース層から前記ドレイン層の方向に形成された前記第１のシリコン層と、　この第１のシリコン層上に積層されると共に前記第２のゲート絶縁膜上に延在した第２のシリコン層と、から成るゲート電極を形成する工程と」を、補正後の請求項４に記載の「前記耐酸化性膜を除去した後に、全面に第２のシリコン層を形成して、前記第１のゲート絶縁膜上に残存し、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された前記第１のシリコン層及びこの第１のシリコン層上に積層された第２のシリコン層部分と、前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分と、から成るゲート電極を形成する工程と」と補正すること。
　
（３）補正の目的の適否及び新規事項の追加の有無について
〈補正事項１について〉
　補正事項１についての補正は、補正前の請求項１の「この第１のゲート絶縁膜」を「前記第１のゲート絶縁膜」と補正するものであるから、補正事項１についての補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　さらに、願書に最初に添付された明細書の０００９段落には、「本発明の絶縁ゲート型半導体装置は、一導電型の半導体基板上に形成された第１のゲート絶縁膜と、この第１の絶縁膜に隣接すると共に第１の絶縁膜より厚い膜厚を有する第２のゲート絶縁膜と、」と記載され、「第１のゲート絶縁膜」が「一導電型の半導体基板上に形成され」、「第２のゲート絶縁膜」に「隣接する」ことが記載されているから、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、特許法第１７条の２第３項に規定された要件を満たすものである。
〈補正事項２について〉
　補正事項２についての補正は、補正前の請求項１の「前記ゲート電極から」「オフセットされた位置」が、「前記ゲート電極から前記第２のゲート絶縁膜によりオフセットされた位置」であることを限定するものであり、特許法第３６条第５項の規定により請求項に記載された発明を特定するために必要な事項を限定するものであるから、補正事項２についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　さらに、願書に最初に添付された明細書の００２３段落には「ゲート電極１０の端はＮ＋型ソース層１１、Ｎ＋型ドレイン層１２からオフセットされると共に、そのオフセット領域に厚い第２のゲート絶縁膜６Ａ、６Ｂが形成され」と記載され、当該記載された構造は、「ゲート電極」が「逆導電型の高濃度のソース層及びドレイン層」から「第２のゲート絶縁膜によりオフセットされた位置に」形成された構造に他ならないから、補正事項２についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、特許法第１７条の２第３項に規定された要件を満たすものである。
〈補正事項３について〉
　補正事項３についての補正は、補正前の請求項３の「前記ゲート電極は前記第１の絶縁膜上に形成され」る構成について、「前記第１の絶縁膜」がゲート絶縁膜であることを限定するものであり、特許法第３６条第５項の規定により請求項に記載された発明を特定するために必要な事項を限定するものであるから、補正事項３についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　さらに、願書に最初に添付された明細書の０００９段落には「前記第１及び第２のゲート絶縁膜上に形成されたゲート電極」と記載され、「ゲート電極」が「第１のゲート絶縁膜上に形成され」ることが記載されているから、補正事項３についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、特許法第１７条の２第３項に規定された要件を満たすものである。
〈補正事項４について〉
　補正事項４についての補正は、補正前の請求項１の「第１のシリコン層」が「チャネル領域上に」形成されることを限定し、補正前の請求項１の「前記第１のシリコン層上に積層されると共に前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層」を、補正後の請求項１の「第１のシリコン層及び第１のシリコン層上に積層された第２のシリコン層部分」及び「前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分」に分けて記載したものであるから、補正事項４についての補正は、「第１のシリコン層」について形成される領域を限定するものである。よって、補正事項４についての補正は、特許法第３６条第５項の規定により請求項に記載された発明を特定するために必要な事項を限定するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　さらに、願書に最初に添付された明細書の００１５段落には「チャネル領域ＣＨ上にシリコン窒化膜５を選択的に形成する」と記載され、図２ないし図４には「チャネル領域ＣＨ」上に「第１のポリシリコン膜４」が形成されることが図示されているから、補正事項４についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、特許法第１７条の２第３項に規定された要件を満たすものである。
〈補正事項５について〉
　補正事項５についての補正は、補正前の請求項４の「第１のシリコン層」が「チャネル領域上に」形成されることを限定し、補正前の請求項４の「前記第１のシリコン層上に積層されると共に前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層」を、補正後の請求項４の「第１のシリコン層及び第１のシリコン層上に積層された第２のシリコン層部分」及び「前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分」に分けて記載したものであるから、補正事項５についての補正は、「第１のシリコン層」について形成される領域を限定するものである。よって、補正事項５についての補正は、特許法第３６条第５項の規定により請求項に記載された発明を特定するために必要な事項を限定するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　さらに、願書に最初に添付された明細書の００１５段落には「チャネル領域ＣＨ上にシリコン窒化膜５を選択的に形成する」と記載され、図２ないし図４には「チャネル領域ＣＨ」上に「第１のポリシリコン膜４」が形成されることが図示されているから、補正事項５についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、特許法第１７条の２第３項に規定された要件を満たすものである。
　
　以上のとおり、本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされ、特許法第１７条の２第３項に規定された要件を満たすものであり、同法第１７条の２第４項第２号及び第３号に掲げる事項を目的とするものであるから、以下において、同法第１７条の２第５項にて準用する同法第１２６条第５項に規定する要件（独立特許要件）について検討する。
　
（４）独立特許要件についての検討
（４−１）補正後の発明
　補正後の請求項１に係る発明（以下、「補正発明」という。）は、上記「２．（１）本件補正の内容（補正後の請求項１）」に記載したとおりのものである。
　
（４−２）刊行物に記載された発明
（４−２−１）刊行物１：特開平１０−３３５６４１号公報
　原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物である特開平１０−３３５６４１号公報（以下、「刊行物１」という。）には、図１ないし図５とともに以下の事項が記載されている。
「【０００２】
【従来の技術】ＭＯＳ型ＬＳＩ内部に例えば数十Ｖもの電圧振幅を制御する素子を集積化する場合、その素子は他の小信号用の素子とは構造を別個に設計・製造する必要が生じる。図４、図５に従来の高耐圧ＭＯＳ素子の製造方法を示した。尚、斯る素子は例えば特開平６ー２６８２６２号に記載されている。
【０００３】先ず図４（Ａ）を参照して、Ｐ型の半導体層１上にレジストマスク２を形成し、リン（Ｐ）をイオン注入することでＮー型のソース・ドレイン領域３を形成する。その後レジストマスク２を除去し、熱処理を与えることによりソース・ドレイン領域３を所望の深さまで拡散する。図４（Ｂ）を参照して、半導体層１表面に新たな薄いシリコン酸化膜４を形成し、その上にシリコン窒化膜を堆積し、これをパターニングすることにより耐酸化膜５を形成する。
【０００４】図４（Ｃ）を参照して、全体に酸化性熱処理を与えることにより、ソース・ドレイン領域３の上にＬＯＣＯＳ酸化膜６、７を形成する。図５（Ｄ）を参照して、ＬＯＣＯＳ酸化膜６の間の半導体層１上に多結晶シリコンからなるゲート電極８を形成し、ＬＯＣＯＳ酸化膜６、７の間のＮ−ソース・ドレイン領域３表面にＮ＋ソース・ドレイン領域９を形成する。
【０００５】ＬＯＣＯＳ酸化膜７は素子分離用の酸化膜であるが、ＬＯＣＯＳ酸化膜６はゲート電極８とソース・ドレイン領域３、９との絶縁耐圧を向上する目的で設けられている。そしてＮ−ソース・ドレイン領域３形成用のレジストマスク２の端とＬＯＣＯＳ酸化膜５形成用の耐酸化膜５の端とは一致させており、その結果Ｎ−ソース・ドレイン領域３の端はゲート電極８下部においてＬＯＣＯＳ酸化膜６の端に一致するか、もしくは横方向拡散によりもっと内側で半導体層表面１の平坦部分に終端している。」
「【０００９】
【発明の実施の形態】以下に本発明の実施の形態を図１を参照しながら詳細に説明する。図１〜図４は本発明の集積回路の製造方法を工程順に示す断面図である。先ず、図１（Ａ）を参照して、シリコン半導体基板等からなるＰ型半導体層１１を準備し、その表面を初期酸化して酸化膜を形成する。酸化膜の上にレジスト膜を形成し、ホトマスクにより所望パターンを露光、現像してレジストマスク１２を形成する。上方からリン（Ｐ）を加速電圧１００ＫｅＶ、ドーズ量３Ｅ１２程度でイオン注入してＮ−型のソース・ドレイン領域１３を形成する。その後レジストマスク１２を除去し、基板全体に１０００℃、数時間の熱処理を与えることによりＮ−ソース・ドレイン領域１３を拡散深さ２．０μ程度に拡散する。
【００１０】図１（Ｂ）を参照して、基板表面に新たに膜厚５００Å程度の酸化膜１４を形成し、その上に常圧ＣＶＤ法等によりシリコン窒化膜を堆積する。シリコン窒化膜の上にレジストマスクを形成し、該レジストマスクによりシリコン窒化膜をパターニングして、Ｎ−ソース・ドレイン領域１３表面に位置する耐酸化膜１５と、Ｎ−ソース・ドレイン領域１３間のＰ型半導体層１１上に位置する表面に位置する耐酸化膜１６とを形成する。設計上は、耐酸化膜１６の線幅がこのトランジスタのゲート長ＧＬ（５〜６μ）にほぼ等しくなる。そして図１（Ａ）の工程において、耐酸化膜１５の端の位置１７に対して、Ｎ−ソース・ドレイン領域１３を形成するレジストマスク１２の端の位置１８を１．０μ〜２．０μ程度後退させておく。この後退させた長さ（図示Ｘ）を以下マイナスオーバーラップＯＬと称する。
【００１１】図１（Ｃ）を参照して、基板全体を酸化性の雰囲気中で熱酸化することにより、ＬＯＣＯＳ酸化膜１９、２０を形成する。耐酸化膜１６の位置に対してレジストマスク１２の位置１８を後退させたことにより、Ｎ−ソース・ドレイン領域１３の端はＬＯＣＯＳ酸化膜１９の下部で終端する。図２（Ａ）を参照して、ＬＯＣＯＳ酸化膜１９、２０で囲まれた基板表面を清浄化し新たに酸化して膜厚５００〜２０００Åのゲート酸化膜２１を形成し、次いでＬＯＣＯＳ酸化膜１９とＬＯＣＯＳ酸化膜２０とで挟まれたＮ−ソース・ドレイン領域１３の表面にも形成された厚い酸化膜を除去し、再度酸化して薄い酸化膜２２とする。それらの酸化膜２１、２２の上に膜厚２０００Å程度のポリシリコン層をＣＶＤ法により堆積し、これにリンドープした後、ポリシリコン層をパターニングすることによりゲート電極２３を形成する。ゲート電極２３はＬＯＣＯＳ酸化膜１９上部の途中まで被覆する。そして、リン（Ｐ）を６０ＫｅＶ、５．０Ｅ１３程度の不純物濃度でイオン注入し、熱処理を加えてＮ＋ソース・ドレイン領域２４を形成する。」
　
（ア）刊行物１の０００３段落及び０００４段落に「図４（Ｂ）を参照して、半導体層１表面に新たな薄いシリコン酸化膜４を形成し、その上にシリコン窒化膜を堆積し、これをパターニングすることにより耐酸化膜５を形成する。　【０００４】図４（Ｃ））を参照して、全体に酸化性熱処理を与えることにより、ソース・ドレイン領域３の上にＬＯＣＯＳ酸化膜６、７を形成する。」と記載されているように、「ＬＯＣＯＳ酸化膜６」が、「シリコン酸化膜４」が形成された領域の一部を「酸化性熱処理」することにより形成されたものであること、及び、図５より、前記「ＬＯＣＯＳ酸化膜６」が前記「シリコン酸化膜４」に隣接すると共に前記「シリコン酸化膜４」より厚い膜厚を有するものであることは明らかである。
（イ）刊行物１の図５より、「ゲート電極８」が「シリコン酸化膜４」及び「ＬＯＣＯＳ酸化膜６」上に形成されたものであることは明らかである。
（ウ）刊行物１の０００４段落に「図５（Ｄ）を参照して、ＬＯＣＯＳ酸化膜６の間の半導体層１上に多結晶シリコンからなるゲート電極８を形成し、ＬＯＣＯＳ酸化膜６、７の間のＮ−ソース・ドレイン領域３表面にＮ＋ソース・ドレイン領域９を形成する。」と記載されていること、及び、図５より、「Ｎ＋ソース・ドレイン領域９」が「ＬＯＣＯＳ酸化膜６」により「ゲート電極８」から隔てられた位置に形成されたものであることは明らかである。
（エ）刊行物１の０００４段落に「図４（Ｃ）を参照して、全体に酸化性熱処理を与えることにより、ソース・ドレイン領域３の上にＬＯＣＯＳ酸化膜６、７を形成する。」と記載されていること、及び、図５より、「Ｎ−ソース・ドレイン領域３」が「ＬＯＣＯＳ酸化膜６」下の「Ｐ型の半導体層」上に形成されたものであることは明らかである。
（オ）刊行物１の０００４段落の「ソース・ドレイン領域３の上にＬＯＣＯＳ酸化膜６、７を形成する。図５（Ｄ）を参照して、ＬＯＣＯＳ酸化膜６の間の半導体層１上に多結晶シリコンからなるゲート電極８を形成し、」と記載されていること、及び、図５より、「ゲート電極８」が、「シリコン酸化膜４」上に形成され、かつ、「Ｎ−ソース・ドレイン領域３」の間の領域上に形成された多結晶シリコンからなる部分と、「ＬＯＣＯＳ酸化膜６」の一部上に延在した多結晶シリコンからなる部分と、から成ることは明らかである。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明１」という。）が記載されている。
「Ｐ型の半導体層上に形成された薄いシリコン酸化膜４と、
　前記シリコン酸化膜４に隣接すると共に前記シリコン酸化膜４より厚い膜厚を有するＬＯＣＯＳ酸化膜６と、
　前記シリコン酸化膜４及び前記ＬＯＣＯＳ酸化膜６上に形成されたゲート電極８と、
　前記ＬＯＣＯＳ酸化膜６により、前記ゲート電極８から隔てられた位置に形成されたＮ＋ソース・ドレイン領域９と、
　前記ＬＯＣＯＳ酸化膜６下の前記Ｐ型の半導体層表面に形成されたＮ−ソース・ドレイン領域３とを備える高耐圧ＭＯＳ素子において、
　前記ゲート電極８は、前記シリコン酸化膜４上に形成され、かつ、前記Ｎ−ソース・ドレイン領域３の間の前記Ｐ型の半導体層上に形成された多結晶シリコンからなる部分と、前記ＬＯＣＯＳ酸化膜６の一部上に延在した多結晶シリコンからなる部分と、から成ることを特徴とする高耐圧ＭＯＳ素子。」
　
（４−２−２）刊行物２：特開平０５−２５９４５１号公報
　原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物である特開平０５−２５９４５１号公報（以下、「刊行物２」という。）には、図１、図３、図７及び図８とともに以下の事項が記載されている。
「【００２５】図１（ａ）は、本発明の第１の実施例における半導体装置の構成を概略的に示す平面図、（ｂ）は、図１（ａ）のｍ−ｍ線に沿う断面図、（ｃ）は、図１（ａ）のｎ−ｎ線に沿う断面図である。これらの図を参照して、半導体基板４の表面には、素子形成領域を取囲むように分離酸化膜３が形成されている。この分離酸化膜３に取囲まれる素子形成領域には、ＭＯＳトランジスタが形成されている。
【００２６】このＭＯＳトランジスタは、１対のソース・ドレイン拡散領域７、ゲート酸化膜５、多結晶シリコン膜１と高融点金属またはそのシリサイド層２よりなるゲート電極配線層とを含んでいる。１対のソース・ドレイン拡散領域７は、分離酸化膜３によって分離される半導体基板４の表面に所定の距離を介して形成されている。このソース・ドレイン拡散領域７は、低濃度と高濃度の２層構造よりなるＬＤＤ構造を有している。この１対のソース・ドレイン拡散領域７に挟まれる領域の表面上にはゲート酸化膜５を介在して多結晶シリコン膜１が形成されている。この多結晶シリコン膜１は、分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ形成されている。この多結晶シリコン膜１の表面上には高融点金属またはそのシリサイド層２が形成されている。この高融点金属またはそのシリサイド層２は素子形成領域上および分離酸化膜３上の双方に均一な厚みで形成されている。この多結晶シリコン膜１と高融点金属またはそのシリサイド層２よりなるゲート電極配線層は、素子形成領域上では比較的厚く、分離酸化膜３上では比較的薄い膜厚を有している。このゲート電極配線層１、２の側壁を被覆するようにゲート側壁酸化膜６が形成されている。このようにＭＯＳトランジスタは構成されている。」
「【００３５】上記の第１の実施例における半導体装置においては、図１に示されるようにゲート電極配線層の膜厚は素子形成領域上では比較的厚く、かつ分離酸化膜３上では比較的薄くなっている。このため、素子分離酸化膜３上でのゲート電極配線層の厚みを薄くすることが可能である。よって、このゲート電極配線層の上層に形成される絶縁層においても、その表面段差を小さくすることができる。したがって、この上層に形成される絶縁層をリフローすることが容易となる。」
「【００３７】次に、本発明の第２の実施例について説明する。図７は、本発明の第２の実施例における半導体装置の構成を概略的に示す図１（ａ）のｍ−ｍ線に沿う断面に対応した図である。また図８は、本発明の第２の実施例による半導体装置の構成を概略的に示す図１（ａ）のｎ−ｎ線に沿う断面に対応した図である。これらの図を参照して、第２の実施例による半導体装置では、第１の実施例による半導体装置の高融点金属またはそのシリサイド層２の下層に第２の多結晶シリコン膜１ａを形成した構成となっている。この第２の多結晶シリコン膜１ａは、分離酸化膜３上と多結晶シリコン膜１上に均一な厚みで形成されている。なお、それ以外の構成については本発明の第１の実施例と同様の構成であるのでその説明は省略する。
【００３８】次に、本発明の第２の実施例による半導体装置の製造方法について説明する。図３で示される本発明の第１の実施例による半導体装置の製造方法の工程の後に、分離酸化膜３と多結晶シリコン膜１の表面上に、第２の多結晶シリコン膜１ａがほぼ均一な厚みで形成される。この後の工程については、本発明の第１の実施例とほぼ同様の工程であるのでその説明は省略する。
【００３９】一般に酸化膜と金属膜の密着性は悪い。しかし、第２の実施例による半導体装置では、分離酸化膜３と高融点金属またはそのシリサイド層２の間に第２の多結晶シリコン膜１ａが介在している。このため、各膜間の密着性を向させることができる。
【００４０】さらに、本発明の第２の実施例では、多結晶シリコン膜の厚みは第１の多結晶シリコン膜１と第２の多結晶シリコン膜１ａの２層で制御することができる。よって、図３に示される工程で、多結晶シリコン膜１を選択酸化に最適な膜厚で形成し、かつ第２の多結晶シリコン膜１ａをゲート電極配線層に最適な膜厚で形成することができる。したがって、構造設計上の自由度が大きくなる。
【００４１】加えて、上記の本発明の第２の実施例による半導体装置においては、第２の多結晶シリコン膜１ａを形成した後、高融点金属またはそのシリサイド層２が形成される。しかし、高融点金属またはそのシリサイド層２を形成せずに多結晶シリコン膜１、１ａのみのゲート電極配線層とすることも可能である。」
　
（４−２−３）刊行物３：特開２０００−０４９１１３号公報
　原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物である特開２０００−０４９１１３号公報（以下、「刊行物３」という。）には、図１とともに以下の事項が記載されている。
「【０００７】
【発明の実施の形態】以下に本発明の第１の実施の形態について説明する。
工程１：図１（ａ）に示すように、半導体基板１上に熱酸化法を用いて、ゲート絶縁膜２を厚さ50Å〜200Åに形成する。次に、全面にCVD法を用いて第１のシリコン膜として、第１のポリシリコン膜３を厚さ500Å〜1000Åに形成する。次に、全面にCVD法を用いて耐酸化膜としてシリコン窒化膜４を1000Åに形成し、所定領域に開口部を形成する。
工程２：図１（ｂ）に示すように、シリコン窒化膜４をマスクとして半導体基板１を熱酸化し、素子分離膜５を形成する。このとき、素子分離膜５の厚さは、約3500Åであり、半導体基板１上に盛り上がるように形成され、素子分離膜５の上面は、半導体基板１の上面からおよそ2000Å盛り上がる。
工程３：図１（ｃ）に示すように、シリコン窒化膜４を除去する。
工程４：図１（ｄ）に示すように、CVD法を用いて第２のシリコン膜として第２のポリシリコン膜６を厚さ500Å〜1000Åに形成する。次に、第１、第２のポリシリコン膜にPOCl3を用いた熱拡散により、リンを導入する。次に、タングステンシリサイド膜７を1000Å〜2000Åに形成する。
工程５：図１（ｅ）に示すように、ポリシリコン膜６及びタングステンシリサイド膜７を任意の形状にエッチングして、ゲート電極８や、配線９を形成する。この後、ソース、ドレイン領域を形成し、層間絶縁膜を形成し、更に配線を形成するなどして、様々な半導体集積回路が形成される。
【０００８】ここで、ゲート絶縁膜２上に形成されているゲート電極８は、第１のポリシリコン膜３、第２のポリシリコン膜６、タングステンシリサイド膜７の積層構造であり、素子分離膜５の上に形成されている配線９は、第２のポリシリコン膜６とタングステンシリサイド膜７の積層構造である。従って、ゲート電極８は、配線９に比較して、第１のポリシリコン膜３の厚さ500Å〜1000Åだけ厚い。従って、ゲート電極８の上面と配線９の上面の段差は第１のポリシリコン３の厚さだけ緩和されている。
【０００９】第１のポリシリコン膜の厚さは、厚いほど、ゲート電極８と配線９との厚さの差が大きくなるので、段差の緩和により寄与する。例えば上記の例であれば、半導体基板１表面と素子分離膜上面との段差はおよそ2000Åであり、ポリシリコン膜１の厚さを1000Åに形成すれば、段差を1000Åに緩和できる。」
「【００１２】また、タングステンシリサイド膜は、電極、配線の抵抗を下げるために形成され、タングステン膜を形成せず、ポリシリコンをそのまま電極、配線にしてもよく、また、タングステンの代わりに、チタンやコバルトなどを用いてもよい。」
　
（４−３）対比
　補正発明と刊行物発明１とを対比する。
（ア）刊行物発明１の「ゲート電極８」は補正発明の「ゲート電極」に相当する。また、刊行物発明１の「シリコン酸化膜４」及び「ＬＯＣＯＳ酸化膜６」は、「ゲート電極８」の下に位置するものであるから、補正発明の「第１のゲート絶縁膜」及び「第２のゲート絶縁膜」に相当する。
（イ）刊行物発明１の「Ｎ＋ソース・ドレイン領域９」及び「Ｎ−ソース・ドレイン領域３」は、補正発明の「逆導電型の高濃度のソース層及びドレイン層」及び「逆導電型の低濃度のソース層及びドレイン層」に相当する。そして、刊行物発明１の「Ｎ＋ソース・ドレイン領域９」が「前記ＬＯＣＯＳ酸化膜６により、前記ゲート電極８から隔てられた位置に形成された」構成は、補正発明の「逆導電型の高濃度のソース層及びドレイン層」が「前記ゲート電極から前記第２のゲート絶縁膜によりオフセットされた位置に形成された」構成に相当する。
（ウ）刊行物発明１の「高耐圧ＭＯＳ素子」は、補正発明の「絶縁ゲート型半導体装置」に相当する。
（エ）刊行物発明１の「Ｎ−ソース・ドレイン領域３の間の前記Ｐ型の半導体層」にチャネルが形成されることは明らかであるから、刊行物発明１の「Ｎ−ソース・ドレイン領域３の間の前記Ｐ型の半導体層」は、補正発明の「前記ソース層から前記ドレイン層の方向のチャネル領域」に相当する。
（オ）刊行物発明１の「前記シリコン酸化膜４上に形成され、かつ、前記Ｎ−ソース・ドレイン領域３の間の前記Ｐ型の半導体層上に形成された多結晶シリコンからなる部分」及び「前記ＬＯＣＯＳ酸化膜６の一部上に延在した多結晶シリコンからなる部分」は、補正発明の「前記第１のゲート絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された」「第２のシリコン層部分」及び「前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分」に相当する。
　
よって、補正発明と刊行物発明１とは、
「一導電型の半導体上に形成された第１のゲート絶縁膜と、
　前記第１のゲート絶縁膜に隣接すると共に第１のゲート絶縁膜より厚い膜厚を有する第２のゲート絶縁膜と、
　前記第１及び第２のゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極から前記第２のゲート絶縁膜によりオフセットされた位置に形成された逆導電型の高濃度のソース層及びドレイン層と、
　前記第２のゲート絶縁膜下の半導体基板表面に形成された逆導電型の低濃度のソース層及びドレイン層とを備える絶縁ゲート型半導体装置において、
　前記ゲート電極は前記第１のゲート絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された第２のシリコン層部分と、前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分と、から成ることを特徴とする絶縁ゲート型半導体装置。」
である点で一致し、以下の２点で相違している。
〈相違点１〉
　補正発明は、「一導電型の半導体基板上に形成された第１のゲート絶縁膜」を備えるのに対して、刊行物発明１は、「Ｐ型の半導体層上に形成された薄いシリコン酸化膜４」を備えており、「Ｐ型の半導体層」が基板に限定されていない点。
〈相違点２〉
　補正発明は、「前記ゲート電極は前記第１のゲート絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された第１のシリコン層及び第１のシリコン層上に積層された第２のシリコン層部分と、前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分と、から成」るのに対し、刊行物発明１は、「前記ゲート電極８は、前記シリコン酸化膜４上に形成され、かつ、前記Ｎ−ソース・ドレイン領域３の間の前記Ｐ型の半導体層上に形成された多結晶シリコンからなる部分と、前記ＬＯＣＯＳ酸化膜６の一部上に延在した多結晶シリコンからなる部分と、から成」り、「シリコン酸化膜４」に接して「多結晶シリコンからなる部分」が形成される点。
　
（４−４）相違点の検討
　以下、各相違点について検討する。
〈相違点１について〉
　刊行物１の０００９段落には、「シリコン半導体基板等からなるＰ型半導体層１１を準備し、その表面を初期酸化して酸化膜を形成する。」と記載され、また、００１１段落に「ＬＯＣＯＳ酸化膜１９、２０で囲まれた基板表面を清浄化し新たに酸化して膜厚５００〜２０００Åのゲート酸化膜２１を形成し、」と記載され、表面に「ゲート酸化膜２１」が形成される「Ｐ型半導体層１１」として「シリコン半導体基板」を用いることが記載されている。
　そして、刊行物発明１も「Ｐ型半導体層」の上にゲート絶縁膜として機能する「シリコン酸化膜４」が形成されるものであるから、刊行物発明１において、上記刊行物１の０００９段落及び００１１段落の記載に基づき、「Ｐ型半導体層」として「シリコン半導体基板」を採用し、補正発明の如く、「一導電型の半導体基板上に形成された第１のゲート絶縁膜」を備えた構成とすることは、当業者が容易になし得たことである。
　
〈相違点２について〉
（ア）刊行物発明１は、「シリコン酸化膜４」と「多結晶シリコンからなる部分」との間に、補正発明の「前記第１のゲート絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された第１のシリコン層」に相当する部分を有さず、「シリコン酸化膜４」に接して「多結晶シリコンからなる部分」が形成されるものである。
（イ）刊行物２の００２６段落の「この１対のソース・ドレイン拡散領域７に挟まれる領域の表面上にはゲート酸化膜５を介在して多結晶シリコン膜１が形成されている。この多結晶シリコン膜１は、分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ形成されている。この多結晶シリコン膜１の表面上には高融点金属またはそのシリサイド層２が形成されている。この高融点金属またはそのシリサイド層２は素子形成領域上および分離酸化膜３上の双方に均一な厚みで形成されている。この多結晶シリコン膜１と高融点金属またはそのシリサイド層２よりなるゲート電極配線層は、素子形成領域上では比較的厚く、分離酸化膜３上では比較的薄い膜厚を有している。」との記載、００３５段落の「上記の第１の実施例における半導体装置においては、図１に示されるようにゲート電極配線層の膜厚は素子形成領域上では比較的厚く、かつ分離酸化膜３上では比較的薄くなっている。このため、素子分離酸化膜３上でのゲート電極配線層の厚みを薄くすることが可能である。よって、このゲート電極配線層の上層に形成される絶縁層においても、その表面段差を小さくすることができる。」との記載、００３７段落の「第２の実施例による半導体装置では、第１の実施例による半導体装置の高融点金属またはそのシリサイド層２の下層に第２の多結晶シリコン膜１ａを形成した構成となっている。」との記載、及び、００４１段落の「しかし、高融点金属またはそのシリサイド層２を形成せずに多結晶シリコン膜１、１ａのみのゲート電極配線層とすることも可能である。」との記載より、刊行物２には「１対のソース・ドレイン拡散領域７に挟まれる領域の表面上」であって、「分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ」、「ゲート酸化膜５を介在して多結晶シリコン膜１」が形成され、前記「多結晶シリコン膜１の表面上」及び前記「分離酸化膜３」上に「第２の多結晶シリコン膜１ａ」が形成された、「ＭＯＳトランジスタ」が記載されており、前記「ＭＯＳトランジスタ」の構造により、「ゲート電極配線層の上層に形成される絶縁層において」、「その表面段差を小さくすることができる」ことが記載されている。
　そして、刊行物２に記載の「１対のソース・ドレイン拡散領域７に挟まれる領域の表面上」であって、「分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ」形成される「多結晶シリコン膜１」は、補正発明の「第１のシリコン層」に相当し、同じく刊行物２に記載の「多結晶シリコン膜１の表面上」に形成された「第２の多結晶シリコン膜１ａ」は、補正発明の「第１のシリコン層上に積層された第２のシリコン層部分」に相当する。
（ウ）刊行物３の０００８段落の「ゲート絶縁膜２上に形成されているゲート電極８は、第１のポリシリコン膜３、第２のポリシリコン膜６、タングステンシリサイド膜７の積層構造であり、素子分離膜５の上に形成されている配線９は、第２のポリシリコン膜６とタングステンシリサイド膜７の積層構造である。・・・従って、ゲート電極８の上面と配線９の上面の段差は第１のポリシリコン３の厚さだけ緩和されている。」との記載、及び、００１２段落の「タングステン膜を形成せず、ポリシリコンをそのまま電極、配線にしてもよく、」との記載より、刊行物３には、「ゲート絶縁膜２」上に形成された「第１のポリシリコン膜３、第２のポリシリコン膜６の積層構造」である「ゲート電極８」と、「素子分離膜５」の上に形成された「第２のポリシリコン膜６」である「配線９」が記載され、前記「ゲート電極８」及び「配線９」の構造により、「ゲート電極８の上面と配線９の上面の段差」が「第１のポリシリコン３の厚さだけ緩和されている」ことが記載されている。
　そして、刊行物３に記載の「ゲート絶縁膜２」上に形成された「第１のポリシリコン膜３」及び「第２のポリシリコン膜６」は、補正発明の「第１のシリコン層」及び「第１のシリコン層上に積層された第２のシリコン層部分」に相当する。
　さらに、刊行物２の０００７段落及び刊行物３の０００７段落より、刊行物２における「分離酸化膜３」及び刊行物３における「素子分離膜５」はいずれもＬＯＣＯＳによって作成された酸化膜であることが明らかである。
（エ）そして、一般に、半導体装置において段差を小さくすることは、当然求められる周知の課題であり、刊行物２に記載された発明及び刊行物３に記載された発明はいずれも半導体層とＬＯＣＯＳにより作成された酸化膜との間の段差を小さくすることを課題とするものである。したがって、刊行物発明１の「シリコン酸化膜４」上の「多結晶シリコンからなる部分」の表面と、「ＬＯＣＯＳ酸化膜６」上の「多結晶シリコンからなる部分」の表面とにより生ずる段差を小さくすることは、当業者が当然に気づく課題である。そして、刊行物発明１において、「シリコン酸化膜４」上の「多結晶シリコンからなる部分」の表面と、「ＬＯＣＯＳ酸化膜６」上の「多結晶シリコンからなる部分」の表面の段差を小さくするために、刊行物２及び刊行物３に記載された、半導体層とＬＯＣＯＳにより作成された酸化膜との間の段差を小さくする発明を組み合わせ、刊行物２に記載の、「分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ」、「ゲート酸化膜５を介在して多結晶シリコン膜１」が形成され、前記「多結晶シリコン膜１の表面上」に「第２の多結晶シリコン膜１ａ」が形成された構造、または、刊行物３に記載の、「ゲート絶縁膜２」上に「第１のポリシリコン膜３」が形成され、前記「第１のポリシリコン膜３」の上に「第２のポリシリコン膜６」が形成された構造を採用し、補正発明の如く、「前記ゲート電極は前記第１のゲート絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された第１のシリコン層及び第１のシリコン層上に積層された第２のシリコン層部分と、前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分と、から成」る構造とすることは、当業者が容易になし得たことである。
（オ）そして、上記相違点１及び２に基づいて、補正発明が奏する作用・効果も、刊行物１ないし３の記載に基づいて、当業者が予測しうる程度のものに過ぎない。
　
　上記（ア）ないし（オ）において検討したとおりであるから、補正発明は、刊行物１ないし刊行物３に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができないものである。
　
（５）まとめ
　よって、補正後の請求項２ないし５に係る発明について検討するまでもなく、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであり、同法１５９条第１号で読み替えて準用する同法５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１７年１１月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし請求項５に係る発明は、平成１７年７月１４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項５に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】一導電型の半導体基板上に形成された第１のゲート絶縁膜と、
　この第１のゲート絶縁膜に隣接すると共に第１のゲート絶縁膜より厚い膜厚を有する第２のゲート絶縁膜と、
　前記第１及び第２のゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極からオフセットされた位置に形成された逆導電型の高濃度のソース層及びドレイン層と、
　前記第２のゲート絶縁膜下の半導体基板表面に形成された逆導電型の低濃度のソース層及びドレイン層とを備える絶縁ゲート型半導体装置において、
　前記ゲート電極は前記第１の絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向に形成された第１のシリコン層と、
　前記第１のシリコン層上に積層されると共に前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層と、から成ることを特徴とする絶縁ゲート型半導体装置。」
　
４．刊行物に記載の発明
　刊行物１に記載される事項は、「２．（４−２−１）刊行物１：特開平１０−３３５６４１号公報」に記載したとおりであり、刊行物２に記載される事項は、「２．（４−２−２）刊行物２：特開平０５−２５９４５１号公報」に記載したとおりであり、刊行物３に記載される事項は、「２．（４−２−３）刊行物３：特開２０００−０４９１１３号公報」に記載したとおりである。
（ア）刊行物１の０００３段落及び０００４段落に「図４（Ｂ）を参照して、半導体層１表面に新たな薄いシリコン酸化膜４を形成し、その上にシリコン窒化膜を堆積し、これをパターニングすることにより耐酸化膜５を形成する。　【０００４】図４（Ｃ））を参照して、全体に酸化性熱処理を与えることにより、ソース・ドレイン領域３の上にＬＯＣＯＳ酸化膜６、７を形成する。」と記載されているように、「ＬＯＣＯＳ酸化膜６」が、「シリコン酸化膜４」が形成された領域の一部を「酸化性熱処理」することにより形成されたものであること、及び、図５より、前記「ＬＯＣＯＳ酸化膜６」が前記「シリコン酸化膜４」に隣接すると共に前記「シリコン酸化膜４」より厚い膜厚を有するものであることは明らかである。
（イ）刊行物１の図５より、「ゲート電極８」が「シリコン酸化膜４」及び「ＬＯＣＯＳ酸化膜６」上に形成されたものであることは明らかである。
（ウ）刊行物１の０００４段落に「図５（Ｄ）を参照して、ＬＯＣＯＳ酸化膜６の間の半導体層１上に多結晶シリコンからなるゲート電極８を形成し、ＬＯＣＯＳ酸化膜６、７の間のＮ−ソース・ドレイン領域３表面にＮ＋ソース・ドレイン領域９を形成する。」と記載されていること、及び、図５より、「Ｎ＋ソース・ドレイン領域９」が「ゲート電極８」から隔てられた位置に形成されたものであることは明らかである。
（エ）刊行物１の０００４段落に「図４（Ｃ）を参照して、全体に酸化性熱処理を与えることにより、ソース・ドレイン領域３の上にＬＯＣＯＳ酸化膜６、７を形成する。」と記載されていること、及び、図５より、「Ｎ−ソース・ドレイン領域３」が「ＬＯＣＯＳ酸化膜６」下の「Ｐ型の半導体層」上に形成されたものであることは明らかである。
（オ）刊行物１の０００４段落の「ソース・ドレイン領域３の上にＬＯＣＯＳ酸化膜６、７を形成する。図５（Ｄ）を参照して、ＬＯＣＯＳ酸化膜６の間の半導体層１上に多結晶シリコンからなるゲート電極８を形成し、」と記載されていること、及び、図５より、「ゲート電極８」が、「シリコン酸化膜４」上に形成され、かつ、「Ｎ−ソース・ドレイン領域３」の間に形成されると共に、「ＬＯＣＯＳ酸化膜６」の一部上に延在した多結晶シリコンからなる部分と、から成ることは明らかである。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明２」という。）が記載されている。
「Ｐ型の半導体層上に形成された薄いシリコン酸化膜４と、
　前記シリコン酸化膜４に隣接すると共に前記シリコン酸化膜４より厚い膜厚を有するＬＯＣＯＳ酸化膜６と、
　前記シリコン酸化膜４及び前記ＬＯＣＯＳ酸化膜６上に形成されたゲート電極８と、
　前記ゲート電極８から隔てられた位置に形成されたＮ＋ソース・ドレイン領域９と、
　前記ＬＯＣＯＳ酸化膜６下の前記Ｐ型の半導体層表面に形成されたＮ−ソース・ドレイン領域３とを備える高耐圧ＭＯＳ素子において、
　前記ゲート電極８は、前記シリコン酸化膜４上に形成され、かつ、前記Ｎ−ソース・ドレイン領域３の間に形成されると共に、前記ＬＯＣＯＳ酸化膜６の一部上に延在した多結晶シリコンからなる部分と、から成ることを特徴とする高耐圧ＭＯＳ素子。」
　
５．対比
　本願発明と刊行物発明２とを対比する。
（ア）刊行物発明２の「ゲート電極８」は本願発明の「ゲート電極」に相当する。また、刊行物発明２の「シリコン酸化膜４」及び「ＬＯＣＯＳ酸化膜６」は、「ゲート電極８」の下に位置するものであるから、本願発明の「第１のゲート絶縁膜」及び「第２のゲート絶縁膜」に相当する。
（イ）刊行物発明２の「Ｎ＋ソース・ドレイン領域９」及び「Ｎ−ソース・ドレイン領域３」は、本願発明の「逆導電型の高濃度のソース層及びドレイン層」及び「逆導電型の低濃度のソース層及びドレイン層」に相当する。そして、刊行物発明２の「Ｎ＋ソース・ドレイン領域９」が「前記ゲート電極８から隔てられた位置に形成された」構成は、本願発明の「逆導電型の高濃度のソース層及びドレイン層」が「前記ゲート電極からオフセットされた位置に形成された」構成に相当する。
（ウ）刊行物発明２の「高耐圧ＭＯＳ素子」は、本願発明の「絶縁ゲート型半導体装置」に相当する。
（エ）刊行物発明２の「Ｎ−ソース・ドレイン領域３の間の前記Ｐ型の半導体層」にチャネルが形成されることは明らかであるから、刊行物発明２の「Ｎ−ソース・ドレイン領域３の間の前記Ｐ型の半導体層」は、本願発明の「前記ソース層から前記ドレイン層の方向のチャネル領域」に相当する。
（オ）刊行物発明２の「多結晶シリコンからなる部分」は、「前記シリコン酸化膜４上に形成され、かつ、前記Ｎ−ソース・ドレイン領域３の間に形成されると共に、前記ＬＯＣＯＳ酸化膜６の一部上に延在」するものであるから、本願発明の「第２のシリコン層部分」に相当する。
　
よって、本願発明と刊行物発明２とは、
「一導電型の半導体上に形成された第１のゲート絶縁膜と、
　この第１のゲート絶縁膜に隣接すると共に第１のゲート絶縁膜より厚い膜厚を有する第２のゲート絶縁膜と、
　前記第１及び第２のゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極からオフセットされた位置に形成された逆導電型の高濃度のソース層及びドレイン層と、
　前記第２のゲート絶縁膜下の半導体基板表面に形成された逆導電型の低濃度のソース層及びドレイン層とを備える絶縁ゲート型半導体装置において、
　前記ゲート電極は前記第１の絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向に形成されると共に前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層と、から成ることを特徴とする絶縁ゲート型半導体装置。」
である点で一致し、以下の２点で相違している。
〈相違点１〉
　本願発明は、「一導電型の半導体基板上に形成された第１のゲート絶縁膜」を備えるのに対して、刊行物発明２は、「Ｐ型の半導体層上に形成された薄いシリコン酸化膜４」を備えており、「Ｐ型の半導体層」が基板に限定されていない点。
〈相違点２〉
　本願発明は、「前記ゲート電極は前記第１の絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向に形成された第１のシリコン層と、　前記第１のシリコン層上に積層されると共に前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層と、から成」るのに対し、刊行物発明２は、「前記ゲート電極８は、前記シリコン酸化膜４上に形成され、かつ、前記Ｎ−ソース・ドレイン領域３の間に形成されると共に、前記ＬＯＣＯＳ酸化膜６の一部上に延在した多結晶シリコンからなる部分と、から成」り、「シリコン酸化膜４」に接して「多結晶シリコンからなる部分」が形成される点。
　
６．当審の判断
　以下、各相違点について検討する。
〈相違点１について〉
　刊行物１の０００９段落には、「シリコン半導体基板等からなるＰ型半導体層１１を準備し、その表面を初期酸化して酸化膜を形成する。」と記載され、また、００１１段落に「ＬＯＣＯＳ酸化膜１９、２０で囲まれた基板表面を清浄化し新たに酸化して膜厚５００〜２０００Åのゲート酸化膜２１を形成し、」と記載され、表面に「ゲート酸化膜２１」が形成される「Ｐ型半導体層１１」として「シリコン半導体基板」を用いることが記載されている。
　そして、刊行物発明２も「Ｐ型半導体層」の上にゲート絶縁膜として機能する「シリコン酸化膜４」が形成されるものであるから、刊行物発明２において、上記刊行物１の０００９段落及び００１１段落の記載に基づき、「Ｐ型半導体層」として「シリコン半導体基板」を採用し、本願発明の如く、「一導電型の半導体基板上に形成された第１のゲート絶縁膜」を備えた構成とすることは、当業者が容易になし得たことである。
　
〈相違点２について〉
（ア）刊行物発明２は、「シリコン酸化膜４」と「多結晶シリコンからなる部分」との間に、本願発明の「前記第１の絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向に形成された第１のシリコン層」に相当する部分を有さず、「シリコン酸化膜４」に接して「多結晶シリコンからなる部分」が形成されるものである。
（イ）刊行物２の００２６段落の「この１対のソース・ドレイン拡散領域７に挟まれる領域の表面上にはゲート酸化膜５を介在して多結晶シリコン膜１が形成されている。この多結晶シリコン膜１は、分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ形成されている。この多結晶シリコン膜１の表面上には高融点金属またはそのシリサイド層２が形成されている。この高融点金属またはそのシリサイド層２は素子形成領域上および分離酸化膜３上の双方に均一な厚みで形成されている。この多結晶シリコン膜１と高融点金属またはそのシリサイド層２よりなるゲート電極配線層は、素子形成領域上では比較的厚く、分離酸化膜３上では比較的薄い膜厚を有している。」との記載、００３５段落の「上記の第１の実施例における半導体装置においては、図１に示されるようにゲート電極配線層の膜厚は素子形成領域上では比較的厚く、かつ分離酸化膜３上では比較的薄くなっている。このため、素子分離酸化膜３上でのゲート電極配線層の厚みを薄くすることが可能である。よって、このゲート電極配線層の上層に形成される絶縁層においても、その表面段差を小さくすることができる。」との記載、００３７段落の「第２の実施例による半導体装置では、第１の実施例による半導体装置の高融点金属またはそのシリサイド層２の下層に第２の多結晶シリコン膜１ａを形成した構成となっている。」との記載、及び、００４１段落の「しかし、高融点金属またはそのシリサイド層２を形成せずに多結晶シリコン膜１、１ａのみのゲート電極配線層とすることも可能である。」との記載より、刊行物２には「１対のソース・ドレイン拡散領域７に挟まれる領域の表面上」であって、「分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ」、「ゲート酸化膜５を介在して多結晶シリコン膜１」が形成され、前記「多結晶シリコン膜１の表面上」及び前記「分離酸化膜３」上に「第２の多結晶シリコン膜１ａ」が形成された、「ＭＯＳトランジスタ」が記載されており、前記「ＭＯＳトランジスタ」の構造により、「ゲート電極配線層の上層に形成される絶縁層において」、「その表面段差を小さくすることができる」ことが記載されている。
　そして、刊行物２に記載の「１対のソース・ドレイン拡散領域７に挟まれる領域の表面上」であって、「分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ」形成される「多結晶シリコン膜１」は、本願発明の「第１のシリコン層」に相当する。
（ウ）刊行物３の０００８段落の「ゲート絶縁膜２上に形成されているゲート電極８は、第１のポリシリコン膜３、第２のポリシリコン膜６、タングステンシリサイド膜７の積層構造であり、素子分離膜５の上に形成されている配線９は、第２のポリシリコン膜６とタングステンシリサイド膜７の積層構造である。・・・従って、ゲート電極８の上面と配線９の上面の段差は第１のポリシリコン３の厚さだけ緩和されている。」との記載、及び、００１２段落の「タングステン膜を形成せず、ポリシリコンをそのまま電極、配線にしてもよく、」との記載より、刊行物３には、「ゲート絶縁膜２」上に形成された「第１のポリシリコン膜３、第２のポリシリコン膜６の積層構造」である「ゲート電極８」と、「素子分離膜５」の上に形成された「第２のポリシリコン膜６」である「配線９」が記載され、前記「ゲート電極８」及び「配線９」の構造により、「ゲート電極８の上面と配線９の上面の段差」が「第１のポリシリコン３の厚さだけ緩和されている」ことが記載されている。
　そして、刊行物３に記載の「ゲート絶縁膜２」上に形成された「第１のポリシリコン膜３」は、本願発明の「第１のシリコン層」に相当する。
　さらに、刊行物２の０００７段落及び刊行物３の０００７段落より、刊行物２における「分離酸化膜３」及び刊行物３における「素子分離膜５」はいずれもＬＯＣＯＳによって作成された酸化膜であることが明らかである。
（エ）そして、一般に、半導体装置において段差を小さくすることは、当然求められる周知の課題であり、刊行物２に記載された発明及び刊行物３に記載された発明はいずれも半導体層とＬＯＣＯＳにより作成された酸化膜との間の段差を小さくすることを課題とするものである。したがって、刊行物発明２の「シリコン酸化膜４」上の「多結晶シリコンからなる部分」の表面と、「ＬＯＣＯＳ酸化膜６」上の「多結晶シリコンからなる部分」の表面とにより生ずる段差を小さくすることは、当業者が当然に気づく課題である。そして、刊行物発明２において、「シリコン酸化膜４」上の「多結晶シリコンからなる部分」の表面と、「ＬＯＣＯＳ酸化膜６」上の「多結晶シリコンからなる部分」の表面の段差を小さくするために、刊行物２及び刊行物３に記載された、半導体層とＬＯＣＯＳにより作成された酸化膜との間の段差を小さくする発明を組み合わせ、刊行物２に記載の、「分離酸化膜３によって取囲まれる領域（素子形成領域）にのみ」、「ゲート酸化膜５を介在して多結晶シリコン膜１」が形成され、前記「多結晶シリコン膜１の表面上」を含む領域に「第２の多結晶シリコン膜１ａ」が形成された構造、または、刊行物３に記載の、「ゲート絶縁膜２」上に「第１のポリシリコン膜３」が形成され、前記「第１のポリシリコン膜３」の上を含む領域に「第２のポリシリコン膜６」が形成された構造を採用し、本願発明の如く、「前記ゲート電極は前記第１のゲート絶縁膜上に形成され、かつ、前記ソース層から前記ドレイン層の方向のチャネル領域上に形成された第１のシリコン層及び第１のシリコン層上に積層された第２のシリコン層部分と、前記第２のゲート絶縁膜の一部上に延在した第２のシリコン層部分と、から成」る構造とすることは、当業者が容易になし得たことである。
（オ）そして、上記相違点１及び２に基づいて、本願発明が奏する作用・効果も、刊行物１ないし３の記載に基づいて、当業者が予測しうる程度のものに過ぎない。
　
　上記（ア）ないし（オ）において検討したとおりであるから、本願発明は、刊行物１ないし刊行物３に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものである。
　
７．むすび
　以上のとおりであるから、本願は、請求項２ないし５に係る発明について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。