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　平成１０年特許願第５３５０６４号「不揮発性メモリ構造」拒絶査定不服審判事件〔平成１０年　８月１３日国際公開、ＷＯ９８／３５３４４、平成１２年　４月１１日国内公表、特表２０００−５０４５０４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯 
　本願は、１９９８年２月１１日（パリ条約による優先権主張１９９７年２月１２日、米国）を国際出願日とする出願であって、平成１６年８月３日付けで拒絶査定がなされ、これに対して、同年１１月２２日に拒絶査定に対する審判請求がなされるとともに、同年１２月２２日に手続補正がなされたものである。
　その後、当審において、平成１７年１２月２１日付けで審尋がなされ、これに対して平成１８年３月２９日に回答書が提出され、更に、平成１９年１０月２９日付けで拒絶理由が通知され、平成２０年２月１日に意見書及び手続補正書が提出されている。
 　 
２．本願発明 
　本願の請求項１ないし２９に係る発明は、平成２０年２月１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２９に記載されたとおりのものと認められるところ、その請求項１係る発明は、その請求項１に記載された事項により特定される以下のとおりのものである。 
「【請求項１】　不揮発性NORゲートトランジスタメモリにおいて、マトリックスに配置された複数個のMOSトランジスタから成るセクターを複数個備えるトランジスタマトリックスを有し、各トランジスタがソース、コントロールゲート、及びドレーンを有し、各々の行の前記コントロールゲートが電気的にワード線に接続し、各々の列の前記ドレーンが電気的にビット線に接続し、各セクター内のソースのみが一緒に共通ソースによって電気的に接続しており、各セクターの共通ソースは他のセクターの共通ソースとは接続していなく、各々の行の各ソースのソースウェルが拡散層によって形成されており、各々の行の前記ソースが拡散層によって互いに電気的に接続されており、一つのセクター内のすべての拡散層が、複数のビット線毎に配置され且つ前記拡散層のラインに対して垂直に走行する金属配線と相互に連絡しており、前記垂直に走行する金属配線に、前記拡散層のラインと平行に走行し且つ前記ドレーンの行一つおきに前記ドレーンの行の上に配置される別の金属配線が接続されていることを特徴とする前記メモリ。」 
　 
３．引用した刊行物に記載の発明 
（１）特開平６−２９４９９号公報 
　当審の拒絶理由に引用された、本願優先権主張日の前である平成６年２月４日に日本国内において頒布された特開平６−２９４９９号公報（以下、「刊行物１」という。）には、「半導体記憶装置」（発明の名称）に関して、図１，図４及び図５とともに以下の事項が記載されている。 
「【特許請求の範囲】
【請求項１】  直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置されかつその所定数を単位とするブロックごとに電気的に消去可能な不揮発性のメモリセルを含むメモリアレイを具備し、上記ブロックのそれぞれが所定数のワード線に結合されるメモリセルを単位として構成されることを特徴とする半導体記憶装置。」 
「【００１０】この発明の目的は、一括消去の対象となるブロックのさらなる細分化を図りしかもブロック内におけるメモリセルの消去特性のバラツキを抑制したフラッシュメモリ等の半導体記憶装置を提供することにある。この発明の他の目的は、フラッシュメモリの書き換え時間を短縮し、フラッシュメモリを内蔵するマイクロコンピュータ等のシステム柔軟性及び信頼性を高めることにある。」
「【００１５】図１において、この実施例のフラッシュメモリは、その大半の面積を占めて配置されるメモリアレイＭＡＲＹを基本構成とする。メモリアレイＭＡＲＹは、同図の水平方向に配置されるｍ＋１本のワード線と、垂直方向に配置されるｎ＋１本のビット線ならびにこれらのワード線及びビット線の交点に格子状に配置される（ｍ＋１）×（ｎ＋１）個の不揮発性メモリセルとを含む。
【００１６】この実施例において、メモリアレイＭＡＲＹを構成するメモリセルは、１本又は８本のワード線に結合されるｎ＋１個あるいは８×（ｎ＋１）個を単位としてブロック分割され、合計１６個のブロックＢＬ１０〜ＢＬ１７ならびにＢＬ８０〜ＢＬ８７を構成する。・・・
【００１７】・・・ブロックＢＬ８０〜ＢＬ８７を構成する８×（ｎ＋１）個のメモリセルのソースは、それぞれ所定のアルミニウム配線層を介して共通結合される複数のＮ型拡散層によってしかも他のブロックを構成するメモリセルのソースとは独立して形成され、所定のアルミニウム配線層からなる２本のソース線Ｓ８０Ａ及びＳ８０ＢないしＳ８７Ａ及びＳ８７Ｂを介してソーススイッチＳＳにそれぞれ結合される。しかるに、ブロックＢＬ１０〜ＢＬ１７ならびにＢＬ８０〜ＢＬ８７を構成するメモリセルのソースには、ソーススイッチＳＳから対応するソース線を介して異なるソース電圧を選択的に供給でき、これによって記憶データの消去・書き換えをブロック単位で行うことができる。」
「【００３２】次に、ブロックＢＬ８０〜ＢＬ８７は、図４に例示されるように、それぞれ８本のワード線Ｗ８００〜Ｗ８０７ないしＷ８７０〜Ｗ８７７に結合される８×（ｎ＋１）個の不揮発性メモリセルＭＣを単位として構成される。ブロックＢＬ８０〜ＢＬ８７を構成する８×（ｎ＋１）個のメモリセルＭＣは、図５に例示されるように、第１行に配置されたｎ個のメモリセルＭＣにより共有されるＮ型拡散層ＮＳ８００等と、中間の隣接する２行に配置された２×ｎ個のメモリセルＭＣにより共有されるＮ型拡散層ＮＳ８０１，ＮＳ８０３，ＮＳ８０５と、第８行に配置されたｎ個のメモリセルＭＣにより共有されるＮ型拡散層ＮＳ８０７等をそのソース領域とし、隣接する２行の対応する２個のメモリセルＭＣによりそれぞれ共有されるＮ型拡散層ＮＤ８００，ＮＤ８０２，ＮＤ８０４及びＮＤ８０６等をそのドレイン領域として形成される。各メモリセルＭＣのソースとなるＮ型拡散層ＮＳ８００〜ＮＳ８０７等とそのドレインとなるＮ型拡散層ＮＤ８００〜ＮＤ８０６等の間は、各メモリセルのチャンネル領域とされる。これらのチャンネル領域の上層には、所定の絶縁膜をはさんでポリシリコン等からなる浮遊ゲートＦＧが形成され、さらにその上層には、同様に所定の絶縁膜をはさんでポリサイド等からなる制御ゲートが対応するワード線Ｗ８００〜Ｗ８０７等と一体化して形成される。ワード線Ｗ８００〜Ｗ８０７ないしＷ８７０〜Ｗ８７７の一端は、前述のように、ＸアドレスデコーダＸＤに結合される。
【００３３】ブロックＢＬ８０〜ＢＬ８７を構成するメモリセルＭＣのソース領域となるＮ型拡散層ＮＳ８００〜ＮＳ８０７等は、所定の間隔をおいて設けられる複数のコンタクトＣＯＮＴを介して、第１層のアルミニウム配線層からなるソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等に共通結合される。これらのソース結合線は、その上端及び下端において、スルーホールＴＨを介してソース線Ｓ８０Ａ及びＳ８０Ｂに結合される。これらのソース線は、第２層のアルミニウム配線層からなり、その一端は、前述のように、ソーススイッチＳＳに結合される。一方、ブロックＢＬ８０〜ＢＬ８７を構成するメモリセルＭＣのドレイン領域となるＮ型拡散層ＮＤ８００〜ＮＤ８０６等は、コンタクトＣＯＮＴを介して対応するビット線Ｂ０〜Ｂｎにそれぞれ共通結合される。これらのビット線は、第１層のアルミニウム配線層からなり、その一端はＹスイッチＹＳに結合される。」
 　 
　ここで、図４のメモリアレイ回路図とその説明を参照すると、不揮発性メモリセルＭＣは、各々がトランジスタ構造をしており、横方向（行方向）に配置されたメモリセルＭＣのゲートはワード線（Ｗ８００〜Ｗ８７７）で結合され、縦方向に配置されたメモリセルＭＣのゲートは互いに独立しており、個々のメモリセルＭＣのドレインは縦方向に隣接するメモリセルＭＣと共有されるものの、それぞれ独立してビット線（Ｂ０〜Ｂｎ）に接続され、また、メモリセルＭＣのソースは各ブロックごとに共通接続されることが、回路図に示されており、これより、刊行物１に記載の半導体記憶装置が「不揮発性ＮＯＲゲートトランジスタ構造」を有することは、明らかである。
　更に、図５とその説明には、メモリセルＭＣが、Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等をそのソース領域とし、Ｎ型拡散層ＮＤ８００〜ＮＤ８０６等をそのドレイン領域とし、その間のチャンネル領域の上層には、所定の絶縁膜をはさんで浮遊ゲートＦＧが形成され、さらにその上層に、同様に所定の絶縁膜をはさんで制御ゲートが対応するワード線Ｗ８００〜Ｗ８０７等と一体化して形成されることが記載されており、これから、メモリセルＭＣはＭＯＳトランジスタからなり、ソース領域、制御ゲート、及びドレイン領域を有することが明らかである。
　また、図５より、第１層のアルミニウム配線層からなるソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂが、Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインに対して垂直に走行し、また、第２層のアルミニウム配線層からなるソース線Ｓ８０Ａ及びＳ８０Ｂが、前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインと平行に走行していることは、明らかである。
　
　したがって、刊行物１には、以下のとおりの発明（以下、「刊行物発明」という。）が記載されている。 
「不揮発性ＮＯＲゲートトランジスタ構造の半導体記憶装置において、直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置されかつその所定数を単位とするブロックごとに電気的に消去可能な不揮発性のメモリセルを含むメモリアレイを具備し、
　各メモリセルＭＣがソース領域、制御ゲート、及びドレイン領域を有し、各々の行の前記制御ゲートが対応するワード線Ｗ８００〜Ｗ８０７等と一体化して形成され、各々の列の前記ドレイン領域となるＮ型拡散層ＮＤ８００〜ＮＤ８０６等は、コンタクトＣＯＮＴを介して対応するビット線Ｂ０〜Ｂｎにそれぞれ共通結合され、ブロックＢＬ８０〜ＢＬ８７を構成するメモリセルＭＣの前記ソース領域は、それぞれ所定のアルミニウム配線層を介して共通結合される複数のＮ型拡散層ＮＳ８００〜ＮＳ８０７等によってしかも他のブロックを構成するメモリセルのソース領域とは独立して形成され、
　前記ブロックＢＬ８０〜ＢＬ８７を構成するメモリセルＭＣの前記ソース領域がＮ型拡散層ＮＳ８００〜ＮＳ８０７等により形成され、前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等は各行に配置されたｎ個のメモリセルＭＣにより共有され、前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等は所定の間隔をおいて設けられる複数のコンタクトＣＯＮＴを介して、前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインに対して垂直に走行する第１層のアルミニウム配線層からなるソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等に共通結合され、これらのソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等は、その上端及び下端において、スルーホールＴＨを介して前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインと平行に走行する第２層のアルミニウム配線層からなるソース線Ｓ８０Ａ及びＳ８０Ｂに結合されている半導体記憶装置。」 
　
４．対比 
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物発明について、以下で対比する。
（ａ）刊行物発明の「不揮発性ＮＯＲゲートトランジスタ構造の半導体記憶装置」は、本願発明の「不揮発性NORゲートトランジスタメモリ」に相当する。
（ｂ）刊行物発明の「メモリセルＭＣ」は、実質的に本願発明の「MOSトランジスタ」に相当する。また、刊行物発明の「ブロック」は、記憶データを一括して消去するメモリセルＭＣの単位（集合）であるから、本願発明の「セクター」に相当する。よって、刊行物発明の「直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置されかつその所定数を単位とするブロックごとに電気的に消去可能な不揮発性のメモリセルを含むメモリアレイ」を具備することは、本願発明の「マトリックスに配置された複数個のMOSトランジスタから成るセクターを複数個備えるトランジスタマトリックス」を有することに相当する。
（ｃ）刊行物発明の「ソース領域」、「制御ゲート」、及び「ドレイン領域」は、本願発明の「ソース」、「コントロールゲート」、及び「ドレーン」に相当する。
（ｄ）刊行物発明の「各々の行の前記制御ゲートが対応するワード線Ｗ８００〜Ｗ８０７等と一体化して形成され」ることは、本願発明の「各々の行の前記コントロールゲートが電気的にワード線に接続」することに相当し、また、刊行物発明の「各々の列の前記ドレイン領域となるＮ型拡散層ＮＤ８００〜ＮＤ８０６等は、コンタクトＣＯＮＴを介して対応するビット線Ｂ０〜Ｂｎにそれぞれ共通結合され」ることは、本願発明の「各々の列の前記ドレーンが電気的にビット線に接続」することに相当する。
（ｅ）刊行物発明の「所定のアルミニウム配線層を介して共通結合される」ことは、電気的に接続することであるから、刊行物発明の「ブロックＢＬ８０〜ＢＬ８７を構成するメモリセルＭＣの前記ソース領域は、それぞれ所定のアルミニウム配線層を介して共通結合される複数のＮ型拡散層ＮＳ８００〜ＮＳ８０７等によってしかも他のブロックを構成するメモリセルのソース領域とは独立して形成され」ることは、実質的に、本願発明の「各セクター内のソースのみが一緒に共通ソースによって電気的に接続しており、各セクターの共通ソースは他のセクターの共通ソースとは接続していな」いことに相当する。
（ｆ）刊行物発明の「前記ブロックＢＬ８０〜ＢＬ８７を構成するメモリセルＭＣの前記ソース領域がＮ型拡散層ＮＳ８００〜ＮＳ８０７等により形成され」ることは、本願発明の「各々の行の各ソースのソースウェルが拡散層によって形成されて」いることに相当する。また、刊行物発明の「前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等は各行に配置されたｎ個のメモリセルＭＣにより共有され」ることは、実質的に、本願発明の「各々の行の前記ソースが拡散層によって互いに電気的に接続されて」いることに相当する。
（ｇ）刊行物１の図５を参照すると、Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等に設けられる複数のコンタクトＣＯＮＴは、その間隔がビット線間隔よりも広いから、該コンタクトＣＯＮＴ上に設けられるソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等は、結果として、複数のビット線毎に配置されることは明らかである。そして、刊行物発明の「前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインに対して垂直に走行する第１層のアルミニウム配線層からなるソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等」は、本願発明の「前記拡散層のラインに対して垂直に走行する金属配線」に相当し、刊行物発明の「前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインと平行に走行する第２層のアルミニウム配線層からなるソース線Ｓ８０Ａ及びＳ８０Ｂ」は、本願発明の「前記拡散層のラインと平行に走行」する「別の金属配線」に相当する。よって、刊行物発明の「前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等は所定の間隔をおいて設けられる複数のコンタクトＣＯＮＴを介して、前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインに対して垂直に走行する第１層のアルミニウム配線層からなるソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等に共通結合され、これらのソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等は、」「スルーホールＴＨを介して前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインと平行に走行する第２層のアルミニウム配線層からなるソース線Ｓ８０Ａ及びＳ８０Ｂに結合されている」ことは、本願発明の「一つのセクター内のすべての拡散層が、複数のビット線毎に配置され且つ前記拡散層のラインに対して垂直に走行する金属配線と相互に連絡しており、前記垂直に走行する金属配線に、前記拡散層のラインと平行に走行」する「別の金属配線が接続されていること」に相当する。
　したがって、本願発明と刊行物発明とは、
「不揮発性NORゲートトランジスタメモリにおいて、マトリックスに配置された複数個のMOSトランジスタから成るセクターを複数個備えるトランジスタマトリックスを有し、各トランジスタがソース、コントロールゲート、及びドレーンを有し、各々の行の前記コントロールゲートが電気的にワード線に接続し、各々の列の前記ドレーンが電気的にビット線に接続し、各セクター内のソースのみが一緒に共通ソースによって電気的に接続しており、各セクターの共通ソースは他のセクターの共通ソースとは接続していなく、各々の行の各ソースのソースウェルが拡散層によって形成されており、各々の行の前記ソースが拡散層によって互いに電気的に接続されており、一つのセクター内のすべての拡散層が、複数のビット線毎に配置され且つ前記拡散層のラインに対して垂直に走行する金属配線と相互に連絡しており、前記垂直に走行する金属配線に、前記拡散層のラインと平行に走行する別の金属配線が接続されていることを特徴とする前記メモリ。」
であることにおいて一致しており、次の点においてのみ相違している。
（相違点）
　本願発明は、「前記垂直に走行する金属配線に、前記拡散層のラインと平行に走行し且つ前記ドレーンの行一つおきに前記ドレーンの行の上に配置される別の金属配線が接続されている」のに対して、刊行物発明は、ソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等に、スルーホールＴＨを介して前記Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等のラインと平行に走行する第２層のアルミニウム配線層からなるソース線Ｓ８０Ａ及びＳ８０Ｂに結合されているものの、その配置が異なる点。
　 
５．判断 
　上記相違点について検討する。 
　刊行物発明の目的は、本願発明と同様に、「一括消去の対象となるブロックのさらなる細分化を図りしかもブロック内におけるメモリセルの消去特性のバラツキを抑制したフラッシュメモリ等の半導体記憶装置を提供することにある」（段落【００１０】）から、メモリセルの消去特性のバラツキを抑制するためには、個々のメモリセルを構造的に均一にバラツキ無く形成するとともに、記憶データの消去時にメモリセルに加える電圧も、均一にすることが望ましいことは自明の技術的事項である。そして、刊行物発明において、メモリセルＭＣのソース領域を構成するＮ型拡散層ＮＳ８００〜ＮＳ８０７等を、比較的導電性の高い「第１層のアルミニウム配線層」からなるソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等を複数本用いて共通結合し、更に、これらのソース結合線ＳＬ８０Ａ及びＳＬ８０Ｂ等の上端及び下端に（即ち、片方の端部のみではなく、両端に）、比較的導電性の高い「第２層のアルミニウム配線層」からなるソース線Ｓ８０Ａ及びＳ８０Ｂを結合して、電圧を供給するようにしていることは、メモリセルＭＣに加える電圧を比較的均一にすることを意図しているものと認められる。
　ところで、刊行物１の実施例に記載のものにおいては、メモリアレイＭＡＲＹを構成するメモリセルは、８本のワード線に結合される８×（ｎ＋１）個を単位としてブロック分割され、且つ、縦方向（列方向）に隣接するメモリセルＭＣのソース領域又はドレイン領域は、Ｎ型拡散層を共有するように構成されるから、１つのブロックは、８本のワード線を挟むように、９個のＮ型拡散層配置領域を有することとなり、その両端を含む１つおきの５個のＮ型拡散層配置領域にソース領域又はドレイン領域の一方を形成し、該５個のＮ型拡散層配置領域と交互に配置される４個のＮ型拡散層配置領域にソース領域又はドレイン領域の他方を形成する構造となることは当然のことであって、上記５個のＮ型拡散層配置領域と４個のＮ型拡散層配置領域のどちらにソース領域又はドレイン領域を形成するかは、当業者が必要に応じて適宜選択し得ることである。
　そして、刊行物１の図５においては、両端を含む１つおきの５個のＮ型拡散層配置領域にソース領域（Ｎ型拡散層ＮＳ８００〜ＮＳ８０７等）を形成しているが、本願発明のごとく、ソース領域を他方の４個のＮ型拡散層配置領域に形成することは当業者が適宜行うことであり、このとき、Ｎ型拡散層のラインに対して垂直に走行する第１層のアルミニウム配線層からなるソース結合線（ＳＬ８０Ａ及びＳＬ８０Ｂ等）は、それぞれ４個のコンタクトＣＯＮＴを介して、４個のＮ型拡散層（ソース領域）と結合されることとなるのは明らかである。
　ここで、メモリセルＭＣ（ここでは、ソース領域）に加える電圧を均一にするように、Ｎ型拡散層のラインと平行に走行する第２層のアルミニウム配線層からなる２本のソース線（Ｓ８０Ａ及びＳ８０Ｂ）を配置することを検討すると、垂直方向に走行するソース結合線（ＳＬ８０Ａ及びＳＬ８０Ｂ等）の上側の２個のコンタクトＣＯＮＴの中央にスルーホールＴＨを設けて１本のソース線（Ｓ８０Ａ）を結合し、ソース結合線（ＳＬ８０Ａ及びＳＬ８０Ｂ等）の下側の２個のコンタクトＣＯＮＴの中央にスルーホールＴＨを設けてもう１本のソース線（Ｓ８０Ｂ）を結合すれば、４個のＮ型拡散層（ソース領域）と各ソース線（Ｓ８０Ａ及びＳ８０Ｂ）との距離が等しくなり、電源から各ソース領域への路線長がほぼ均等となって、各ソース領域に加える電圧の均一化が図れることは、当業者が直ちに想到し得ることである。また、このとき結果として、各ソース線（Ｎ型拡散層のラインと平行に走行する第２層のアルミニウム配線層：Ｓ８０Ａ及びＳ８０Ｂ）が、ドレイン領域の行一つおきにドレイン領域の行の上に配置されることとなるのは、自明のことである。更に、ブロック内に含まれるワード線の数が多い場合には、この配置を一般化して適用することも、当業者が何の困難もなくなし得ることである。
　したがって、刊行物発明において、メモリセルＭＣに加える電圧をより均一にするために、本願発明のごとく、「前記垂直に走行する金属配線に、前記拡散層のラインと平行に走行し且つ前記ドレーンの行一つおきに前記ドレーンの行の上に配置される別の金属配線が接続されている」ようにすることは、当業者が容易になし得ることである。
　そして、本願発明の奏する効果も、刊行物１の記載事項及び技術常識に基づいて、当業者が予測しうる程度のものにすぎない。 
　したがって、本願発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。 
 　 
６．むすび 
　以上のとおりであるから、本願は、請求項２ないし２９に係る発明について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。