【事件の表示】
　特願２０００−２２６５５９「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１４年　２月　８日出願公開、特開２００２−　４３５６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年７月２７日の出願であって、平成１７年８月３日付けで拒絶査定がなされ、これに対し、同年９月１４日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、当審において、平成１９年５月１１日付けで審尋がなされ、同年７月１３日に回答書が提出されたものである。
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成１７年９月１４日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。
補正事項ａ
　本件補正前の請求項１、４、７〜９、１２、１５〜１８を削除したこと。
　
補正事項ｂ
　本件補正前の請求項３の
　「【請求項３】　前記ゲート電極と前記シリコン窒化膜との間に絶縁層が形成されていることを特徴とする請求項１に記載の半導体装置。」
　に、本件補正前の請求項１の
　「【請求項１】　半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、
　前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層とを有し、
　前記ゲート電極の上にシリコン窒化膜が形成されていることを特徴とする半導体装置。」
　の記載を加えて独立請求項とし、さらに補正を行い、本件補正後の請求項１として、
　「【請求項１】　半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、
　前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層（金属シリサイド層を除く）とを有し、
　前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、
　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」と補正したこと。
　
補正事項ｃ
　本件補正前の請求項２の
　「【請求項２】　前記ゲート電極は、前記シリコンゲルマニウム層の下に形成された下部シリコン層をさらに有していることを特徴とする請求項１に記載の半導体装置。」
　を、文言の補正をしないで、本件補正後の請求項１を引用する請求項２としたこと。
　
補正事項ｄ
　本件補正前の請求項５の
　「【請求項５】　前記ゲート電極と前記シリコン窒化膜との間に絶縁層が形成されていることを特徴とする請求項４に記載の半導体装置。」
　に、本件補正前の請求項４の
　「【請求項４】　半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、
　前記ゲート電極は、アモルファス状態で成膜されたシリコンゲルマニウム層と、前記シリコンゲルマニウム層の上に形成された金属層とを有し、
　前記ゲート電極の上にシリコン窒化膜が形成されていることを特徴とする半導体装置。」
　の記載を加えて独立請求項とし、さらに補正を行い、本件補正後の請求項３として、
　「【請求項３】　半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、
　前記ゲート電極は、アモルファス状態で成膜されたシリコンゲルマニウム層と、前記シリコンゲルマニウム層の上に形成された金属層（金属シリサイド層を除く）とを有し、
　前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、
　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」
　と補正したこと。
　
補正事項ｅ
　本件補正前の請求項６の
　「【請求項６】　前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度は、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低いことを特徴とする請求項１又は４に記載の半導体装置。」
　を、引用する請求項を補正して、本件補正後の請求項４とし、
　「【請求項４】　前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度は、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低いことを特徴とする請求項１又は３に記載の半導体装置。」
　と補正したこと。
　
補正事項ｆ
　本件補正前の請求項１１の
　「【請求項１１】　前記金属層を形成する工程と前記シリコン窒化膜を形成する工程との間に、前記金属層の上に絶縁層を形成する工程をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。」
　に、本件補正前の請求項９の
　「【請求項９】　半導体基板上にゲート絶縁膜を介してシリコンゲルマニウム層を成膜する工程と、
　前記シリコンゲルマニウム層の上にアモルファス状態で上部シリコン層を成膜する工程と、
　前記上部シリコン層の上に金属層を形成する工程と、
　前記金属層、前記シリコンゲルマニウム層及び前記上部シリコン層をパターン化してゲート電極を形成する工程とを備え、
　前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン窒化膜を形成する工程をさらに備えており、
　前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」
　の記載を加えて独立請求項とし、さらに補正を行い、本件補正後の請求項５として、
　「【請求項５】　半導体基板上にゲート絶縁膜を介してシリコンゲルマニウム層を成膜する工程と、
　前記シリコンゲルマニウム層の上にアモルファス状態で上部シリコン層を成膜する工程と、
　前記上部シリコン層の上に金属層（金属シリサイド層を除く）を形成する工程と、
　前記金属層、前記シリコンゲルマニウム層及び前記上部シリコン層をパターン化してゲート電極を形成する工程とを備え、
　前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、
　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、
　前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」
　と補正したこと。
　
補正事項ｇ
　本件補正前の請求項１０の
　「【請求項１０】　前記シリコンゲルマニウム層を成膜する工程の前に、前記ゲート絶縁膜の上に下部シリコン層を成膜する工程をさらに備えており、
　前記ゲート電極を形成する工程は、前記下部シリコン層をパターン化する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。」
　を、引用する請求項を補正して、本件補正後の請求項６とし、
　「【請求項６】　前記シリコンゲルマニウム層を成膜する工程の前に、前記ゲート絶縁膜の上に下部シリコン層を成膜する工程をさらに備えており、
　前記ゲート電極を形成する工程は、前記下部シリコン層をパターン化する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。」
　と補正したこと。
　
補正事項ｈ
　本件補正前の請求項１３の
　「【請求項１３】　前記金属層を形成する工程と前記シリコン窒化膜を形成する工程との間に、前記金属層の上に絶縁層を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。」
　に、本件補正前の請求項１２の
　「【請求項１２】　半導体基板上にゲート絶縁膜を介してアモルファス状態でシリコンゲルマニウム層を成膜する工程と、
　前記シリコンゲルマニウム層の上に金属層を形成する工程と、
　前記金属層及び前記シリコンゲルマニウム層をパターン化してゲート電極を形成する工程とを備え、
　前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン窒化膜を形成する工程をさらに備えており、
　前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」
　の記載を加えて独立請求項とし、さらに補正を行い、本件補正後の請求項７として、
　「【請求項７】　半導体基板上にゲート絶縁膜を介してアモルファス状態でシリコンゲルマニウム層を成膜する工程と、
　前記シリコンゲルマニウム層の上に金属層（金属シリサイド層を除く）を形成する工程と、
　前記金属層及び前記シリコンゲルマニウム層をパターン化してゲート電極を形成する工程とを備え、
　前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、
　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、
　前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」
　と補正したこと。
　
補正事項ｉ
　本件補正前の請求項１４の
　「【請求項１４】　前記シリコンゲルマニウム層を成膜する工程は、シリコンを含む第１のソースガス及びゲルマニウムを含む第２のソースガスを用いると共に、前記第１のソースガスと前記第２のソースガスとの混合比率を経時変化させることによって、前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度を、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低くする工程を含むことを特徴とする請求項９又は１２に記載の半導体装置の製造方法。」
　を、引用する請求項を補正して、本件補正後の請求項８とし、
　「【請求項８】　前記シリコンゲルマニウム層を成膜する工程は、シリコンを含む第１のソースガス及びゲルマニウムを含む第２のソースガスを用いると共に、前記第１のソースガスと前記第２のソースガスとの混合比率を経時変化させることによって、前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度を、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低くする工程を含むことを特徴とする請求項５又は７に記載の半導体装置の製造方法。」
　と補正したこと。
　
２．本件補正についての検討
２−１．補正事項の整理
　補正事項ｂ、ｄ〜ｉを整理すると、以下のとおりである。
２−１−１．補正事項ｂ
　補正事項ｂについての補正は、本件補正前の請求項３が引用する本件補正前の請求項１の「金属層」を、「金属層（金属シリサイド層を除く）」と補正し、本件補正前の請求項３の「前記ゲート電極と前記シリコン窒化膜との間に絶縁層が形成されていること」を、「前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいこと」と補正したものである。
　
２−１−２．補正事項ｄ
　補正事項ｄについての補正は、本件補正前の請求項５が引用する本件補正前の請求項４の「金属層」を、「金属層（金属シリサイド層を除く）」と補正し、本件補正前の請求項５の「前記ゲート電極と前記シリコン窒化膜との間に絶縁層が形成されていること」を、「前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいこと」と補正したものである。
　
２−１−３．補正事項ｅ
　補正事項ｅについての補正は、請求項の引用について、本件補正前の「請求項１又は４に記載の半導体装置。」を、本件補正後の「請求項１又は３に記載の半導体装置。」と補正したものである。
　
２−１−４．補正事項ｆ
　補正事項ｆについての補正は、本件補正前の請求項１０が引用する本件補正前の請求項９の「金属層」を、「金属層（金属シリサイド層を除く）」と補正し、本件補正前の請求項１０の「前記金属層を形成する工程と前記シリコン窒化膜を形成する工程との間に、前記金属層の上に絶縁層を形成する工程をさらに備えていること」を、「前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、」と補正したものである。
　
２−１−５．補正事項ｇ
　補正事項ｇについての補正は、請求項の引用について、本件補正前の「請求項９に記載の半導体装置の製造方法。」を、本件補正後の「請求項５に記載の半導体装置の製造方法。」と補正したものである。
　
２−１−６．補正事項ｈ
　補正事項ｈについての補正は、本件補正前の請求項１３が引用する本件補正前の請求項１２の「金属層」を、「金属層（金属シリサイド層を除く）」と補正し、本件補正前の請求項１３の「前記金属層を形成する工程と前記シリコン窒化膜を形成する工程との間に、前記金属層の上に絶縁層を形成する工程をさらに備えていること」を、「前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、」と補正したものである。
　
２−１−７．補正事項ｉ
　補正事項ｉについての補正は、請求項の引用について、本件補正前の「請求項９又は１２に記載の半導体装置の製造方法。」を、本件補正後の「請求項５又は７に記載の半導体装置の製造方法。」と補正したものである。
　
２−２．補正の目的の適否及び新規事項の追加の有無についての検討
　以下、補正事項ａないしｉについて検討する。
２−２−１．補正事項ａについて
　補正事項ａについての補正は、本件補正前の請求項１、４、７〜９、１２、１５〜１８のすべてについて、請求項の削除を目的とするものに該当するので、補正事項ａについての補正は、特許法第１７条の２第４項第１号に規定する要件を満たす。
　
２−２−２．補正事項ｃについて
　補正事項ｃについての補正は、本件補正前の請求項２を、文言の補正をしないで、本件補正後の請求項１を引用する請求項２としたものである。
　そして、本件補正後の請求項１は、「【請求項１】　半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、　前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層（金属シリサイド層を除く）とを有し、　前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」であり、本件補正前の請求項１に請求項３を加え、さらに補正したものになっている。
　すると、本件補正後の請求項２は、本件補正後の請求項１に対応する補正前の請求項１に請求項３を加えたものに、さらに、本件補正前の請求項２を加えたものであり、本件補正前の請求項２は、本件補正前の請求項１に本件補正前の請求項２を加えたものであるから、本件補正後の請求項２は、本件補正前の請求項２に対して、「シリコン酸化膜」が「形成され」ているという発明特定事項、及び「前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さい」という発明特定事項を付加していることになる。
　したがって、補正事項ｃについての補正は、発明特定事項を付加するものであるから、「特許請求の範囲の減縮」を目的とするものに該当しない。また、補正事項ｃについての補正が、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明」のいずれを目的とするものにも該当しないことは明らかであるので、補正事項ｃについての補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　
２−２−３．補正事項ｅについて
　補正事項ｅについての補正は、本件補正前の請求項６について、「前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度は、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低いことを特徴とする」という部分は補正をしないで、引用する請求項のみを、本件補正前の「請求項１又は４」から、本件補正後の「請求項１又は３」に変更したものである。
　そして、本件補正後の請求項１は、「【請求項１】　半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、　前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層（金属シリサイド層を除く）とを有し、　前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」であり、本件補正前の請求項１に請求項３を加えて、さらに補正したものになっている。
　また、本件補正後の請求項３は、「【請求項３】　半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、　前記ゲート電極は、アモルファス状態で成膜されたシリコンゲルマニウム層と、前記シリコンゲルマニウム層の上に形成された金属層（金属シリサイド層を除く）とを有し、　前記ゲート電極の上にシリコン酸化膜及びシリコン窒化膜が順次形成され、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さいことを特徴とする半導体装置。」であり、本件補正前の請求項４に請求項５を加え、さらに補正したものになっている。
　すると、本件補正後の請求項４は、本件補正後の請求項１に対応する本件補正前の請求項１に請求項３を加えたものに、さらに、本件補正前の請求項６を加えたものと、本件補正後の請求項３に対応する本件補正前の請求項４に請求項５を加えたものに、さらに、本件補正前の請求項６を加えたものであり、本件補正前の請求項６は、本件補正前の請求項１に本件補正前の請求項６を加えたものと、本件補正前の請求項４に本件補正前の請求項６を加えたものであるから、本件補正後の請求項４は、本件補正前の請求項６に対して、「シリコン酸化膜」が「形成され」ているという発明特定事項、及び「前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さい」という発明特定事項を付加していることになる。
　したがって、補正事項ｅについての補正は、発明特定事項を付加するものであるから、「特許請求の範囲の減縮」を目的とするものに該当しない。また、補正事項ｅについての補正が、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明」のいずれを目的とするものにも該当しないことは明らかであるので、補正事項ｅについての補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　
２−２−４．補正事項ｇについて
　補正事項ｇについての補正は、本件補正前の請求項１０について、「前記シリコンゲルマニウム層を成膜する工程の前に、前記ゲート絶縁膜の上に下部シリコン層を成膜する工程をさらに備えており、　前記ゲート電極を形成する工程は、前記下部シリコン層をパターン化する工程を含むことを特徴とする」という部分は補正をしないで、引用する請求項のみを、本件補正前の「請求項９」から、本件補正後の「請求項５」に変更したものである。
　そして、本件補正後の請求項５は、「【請求項５】　半導体基板上にゲート絶縁膜を介してシリコンゲルマニウム層を成膜する工程と、　前記シリコンゲルマニウム層の上にアモルファス状態で上部シリコン層を成膜する工程と、　前記上部シリコン層の上に金属層（金属シリサイド層を除く）を形成する工程と、　前記金属層、前記シリコンゲルマニウム層及び前記上部シリコン層をパターン化してゲート電極を形成する工程とを備え、　前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、　前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」であり、本件補正前の請求項９に請求項１１を加えて、さらに補正をしたものになっている。
　すると、本件補正後の請求項６は、本件補正後の請求項５に対応する本件補正前の請求項９に請求項１１を加えたものに、さらに、本件補正前の請求項１０を加えたものであり、本件補正前の請求項１０は、本件補正前の請求項９に本件補正前の請求項１０を加えたものであるから、本件補正後の請求項６は、本件補正前の請求項１０に対して、「シリコン酸化膜」を「形成する工程」という発明特定事項、及び「前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく」という発明特定事項を付加していることになる。
　したがって、補正事項ｇについての補正は、発明特定事項を付加するものであるから、「特許請求の範囲の減縮」を目的とするものに該当しない。また、補正事項ｇについての補正が、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明」のいずれを目的とするものにも該当しないことは明らかであるので、補正事項ｇについての補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　
２−２−５．補正事項ｉについて
　補正事項ｉについての補正は、本件補正前の請求項１４について、「前記シリコンゲルマニウム層を成膜する工程は、シリコンを含む第１のソースガス及びゲルマニウムを含む第２のソースガスを用いると共に、前記第１のソースガスと前記第２のソースガスとの混合比率を経時変化させることによって、前記シリコンゲルマニウム層の下面近傍部分におけるゲルマニウムの濃度を、前記シリコンゲルマニウム層の下面近傍部分以外の他の部分におけるゲルマニウムの濃度と比べて低くする工程を含むことを特徴とする」という部分は補正をしないで、引用する請求項のみを本件補正前の「請求項９又は１２」から、本件補正後の「請求項５又は７」に変更したものである。
　そして、本件補正後の請求項５は、「【請求項５】　半導体基板上にゲート絶縁膜を介してシリコンゲルマニウム層を成膜する工程と、　前記シリコンゲルマニウム層の上にアモルファス状態で上部シリコン層を成膜する工程と、　前記上部シリコン層の上に金属層（金属シリサイド層を除く）を形成する工程と、　前記金属層、前記シリコンゲルマニウム層及び前記上部シリコン層をパターン化してゲート電極を形成する工程とを備え、　前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、　前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」であり、本件補正前の請求項９に請求項１１を加えて、さらに補正したものになっている。
　また、本件補正後の請求項７は、「【請求項７】　半導体基板上にゲート絶縁膜を介してアモルファス状態でシリコンゲルマニウム層を成膜する工程と、　前記シリコンゲルマニウム層の上に金属層（金属シリサイド層を除く）を形成する工程と、　前記金属層及び前記シリコンゲルマニウム層をパターン化してゲート電極を形成する工程とを備え、　前記金属層を形成する工程と前記ゲート電極を形成する工程との間に、前記金属層の上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程をさらに備えており、　前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく、　前記ゲート電極を形成する工程は、前記シリコン窒化膜をパターン化した後、パターン化された前記シリコン窒化膜をマスクとして前記金属層をパターン化する工程を含むことを特徴とする半導体装置の製造方法。」であり、本件補正前の請求項１２に請求項１３を加えて、さらに補正したものになっている。
　すると、本件補正後の請求項８は、本件補正後の請求項５に対応する本件補正前の請求項９に請求項１１を加えたものに、さらに、本件補正前の請求項１４を加えたものと、本件補正後の請求項７に対応する本件補正前の請求項１２に請求項１３を加えたものに、さらに、本件補正前の請求項１４を加えたものであり、本件補正前の請求項１４は、本件補正前の請求項９に本件補正前の請求項１４を加えたものと、本件補正前の請求項１２に本件補正前の請求項１４を加えたものであるから、本件補正後の請求項８は、本件補正前の請求項１４に対して、「シリコン酸化膜」を「形成する工程」という発明特定事項、及び「前記シリコン酸化膜の膜厚は前記シリコン窒化膜の膜厚よりも小さく」という発明特定事項を付加していることになる。
　したがって、補正事項ｉについての補正は、発明特定事項を付加するものであるから、「特許請求の範囲の減縮」を目的とするものに該当しない。また、補正事項ｉについての補正が、「請求項の削除」、「誤記の訂正」、「明りょうでない記載の釈明」のいずれを目的とするものにも該当しないことは明らかであるので、補正事項ｉについての補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　
３．補正の却下についてのむすび
　以上、検討したとおり、補正事項ｃ、ｅ、ｇ、ｉについての補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさないものであるから、補正事項ｃ、ｅ、ｇ、ｉについての補正を含む本件補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　よって、補正事項ｂ、ｄ、ｆ、ｈについての補正の検討をするまでもなく、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下されるべきものである。 
　
第３．本願発明
　平成１７年９月１４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１８に係る発明は、平成１７年６月２日付けの手続補正により補正された特許請求の範囲の請求項１ないし１８に記載された事項により特定されるものであり、そのうちの請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
「【請求項１】　半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、
　前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属層とを有し、
　前記ゲート電極の上にシリコン窒化膜が形成されていることを特徴とする半導体装置。」
　
第４．引用刊行物記載の発明
　本願の出願日前に日本国内において頒布された刊行物１（特開２０００−１５０６６９号公報）には、図１ないし図３、図６、図１７、及び図１８とともに、
「半導体集積回路及びその製造方法」（発明の名称）に関して、
「【請求項４】  半導体基板上にゲート絶縁膜を介して設けられたゲート電極のゲート絶縁膜側の第１領域が種類の異なる少なくとも第１四族元素及び第２四族元素で形成され、前記ゲート電極のゲート絶縁膜から離間された第２領域が前記第１四族元素で形成された絶縁ゲート型電界効果トランジスタであって、
前記ゲート電極の第２領域に接して形成され、前記第２四族元素が実質的に含まれないシリサイド電極をさらに備えたことを特徴とする半導体集積回路。
【請求項５】  前記ゲート電極の第１四族元素はSiであり、
前記ゲート電極の第２四族元素はGeであり、
前記シリサイド電極はGeが実質的に含まれないCoSiy層又はTiSiy層であることを特徴とする請求項４に記載の半導体集積回路。」（特許請求の範囲）、
「【解決手段】  nチャネルMISFETＱｎのゲート電極４Ｎが、少なくとも２種類の第１及び第２四族元素で形成された第１領域４ｇと第１四族元素で形成された第２領域４ｎとで構成される。pチャネルMISFETＱｐのゲート電極４Ｐは同様に第１領域４ｇと第２領域４ｐとで構成される。第１領域４ｇは例えばSiGeで、第２領域４ｎ、４ｐはそれぞれSiで形成される。ゲート電極４Ｎ、４Ｐ上にはそれぞれ第２領域４ｎ、４ｐの少なくとも一部をシリサイド化したシリサイド電極８Ｇが形成される。」（【要約】の【解決手段】）、
「【００１３】本発明は上記課題を解決するためになされたものである。従って、本発明の第１の目的は、ゲート電極にドーピングされた不純物のチャネル領域側への漏れを防止することにより、安定した閾値電圧を得ることができ、電気的信頼性を向上させることができる絶縁ゲート型電界効果トランジスタ（MISFET:Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体集積回路を提供することである。」、
「【００２６】（第１の実施の形態）
＜デバイス構造＞図１は本発明の第１の実施の形態に係る半導体集積回路の相補型MISFET部分を示す断面構造図、図２は相補型MISFETの平面図である。図１及び図２に示すように、本実施の形態において半導体集積回路は単結晶Siからなる低不純物濃度のp型半導体基板１を主体に構成され、この半導体集積回路には論理回路や記憶回路を構築する相補型MISFETが搭載される。
【００２７】相補型MISFETのnチャネルMISFETＱｎは、素子分離領域２で周囲を囲まれた領域内においてp型ウェル領域１Ｐの主面に形成される。このnチャネルMISFETＱｎはチャネル形成領域として使用されるp型ウェル領域１Ｐ、ゲート絶縁膜３、ゲート電極（制御電極）４Ｎ、ソース電極、ドレイン電極のそれぞれとして使用される一対の主電極５を備える。
【００２８】p型ウェル領域１Ｐは、半導体基板１の主面部に形成され、低い不純物濃度に設定される。素子分離領域２は、本実施の形態において、微細化に好適なSTI（Shallow Trench Isolation）で形成される。すなわち、素子分離領域２は、半導体基板１主面から深さ方向に向かって形成された溝と、この溝内に埋設され表面が平坦化された絶縁膜（例えば、SiO2膜）で形成される。なお、素子分離領域２は、フィールド絶縁膜（LOCOS:Local Oxidation of Silicon）で形成してもよい。
【００２９】図３（Ａ）はnチャネルMISFETＱｎの詳細な要部断面構造図である。nチャネルMISFETＱｎのゲート絶縁膜３には例えば5nmの膜厚で形成されたSiO2膜が使用される。ゲート絶縁膜３は、必ずしもSiO2膜には限定されず、窒化膜やオキシナイトライド膜等を使用することができる。
【００３０】本実施の形態において、ゲート電極４Ｎは、ゲート絶縁膜３側にこのゲート絶縁膜３に接して形成された下層の第１領域４ｇと、ゲート絶縁膜３とは離間され第１領域４ｇ上に形成された上層の第２領域４ｎとを備えて形成される。第１領域４ｇは、種類が異なる少なくもと２種類の四族元素で形成された領域である。本実施の形態において、第１領域４ｇは、四族元素であるSiと、このSiとは異なる四族元素であるGeとを有するSi1-xGexで形成された領域である。第２領域４ｎは１種類の四族元素であるSiで形成された領域である。本実施の形態に係る相補型MISFETにおいてはデュアルゲート電極構造が採用されているので、nチャネルMISFETＱｎのゲート電極４Ｎにはn型不純物がドーピングされる。n型不純物にはAsが実用的に使用できる。
【００３１】図１に示すように、nチャネルMISFETＱｎはエクステンデッドソース・ドレイン構造で形成され、主電極５は、高不純物濃度のn型半導体領域５Ｈと、この半導体領域５Ｈとチャネル形成領域との間に配設された低不純物濃度のn型半導体領域５Ｌとで形成される。半導体領域５Ｌはゲート電極４Ｎに対して自己整合で形成される。半導体領域５Ｈはゲート電極４Ｎ及びその側壁に配設されたゲート側壁７に対して自己整合で形成される。
【００３２】このように構成されるnチャネルMISFETＱｎにおいては、低抵抗化を図るために、ゲート電極４Ｎにシリサイド電極８Ｇが、主電極５にシリサイド電極８Ｍがそれぞれ電気的に接続される。シリサイド電極８Ｇは、図１及び図３（Ａ）に示すように、ゲート電極４Ｎの第２領域４ｎ上に形成される。シリサイド電極８Ｇは、ゲート電極４Ｎの第２領域４ｎのシリサイド化、詳細には主電極５上のシリサイド電極８Ｍと同一製造工程で行われるサリサイド化により形成され、第２領域４ｎの少なくとも一部分をシリサイド化することにより形成される。本実施の形態において、シリサイド電極８ＧはCoSiy膜で形成される。なお、シリサイド電極８Ｇには他にTiSiy膜が実用的に使用できる。シリサイド電極８Ｍは、図１に示すように、主電極５、詳細には高不純物濃度の半導体領域５Ｈ上に形成され、半導体領域５Ｈのシリサイド化（サリサイド化）により形成される。シリサイド電極８Ｍは、シリサイド電極８Ｇと基本的には同一製造工程で同一導電層に形成されるので、シリサイド電極８Ｇと同様にCoSiy膜で形成される。
【００３３】一方、相補型MISFETのpチャネルMISFETＱｐは、図１及び図２に示すように、素子分離領域２で周囲を囲まれた領域内においてn型ウェル領域１Ｎの主面に形成される。このpチャネルMISFETＱｐはチャネル形成領域として使用されるn型ウェル領域１Ｎ、ゲート絶縁膜３、ゲート電極（制御電極）４Ｐ、ソース電極、ドレイン電極のそれぞれとして使用される一対の主電極６を備える。
【００３４】n型ウェル領域１Ｎは、p型ウェル領域１Ｐとは別の領域において半導体基板１の主面部に形成され、比較的低い不純物濃度に設定される。
【００３５】図３（Ｂ）はpチャネルMISFETＱｐの詳細な要部断面構造図である。pチャネルMISFETＱｐのゲート絶縁膜３は、nチャネルMISFETＱｎのゲート電極３と同一製造工程で同一絶縁層に形成され、例えばSiO2膜で形成される。
【００３６】nチャネルMISFETＱｎのゲート電極４Ｎと同様にpチャネルMISFETＱｐのゲート電極４Ｐは、ゲート絶縁膜３側にこのゲート絶縁膜３に接して形成された下層の第１領域４ｇと、ゲート絶縁膜３とは離間され第１領域４ｇ上に形成された上層の第２領域４ｐとを備えて形成される。第１領域４ｇは本実施の形態においてSi1-xGexで形成された領域であり、第２領域４ｐはSiで形成された領域である。デュアルゲート電極構造により、pチャネルMISFETＱｐのゲート電極４Ｐにはp型不純物がドーピングされる。p型不純物にはBが実用的に使用できる。
【００３７】図１に示すように、pチャネルMISFETＱｐはエクステンデッドソース・ドレイン構造で形成され、主電極６は、高不純物濃度のp型半導体領域６Ｈと、この半導体領域６Ｈとチャネル形成領域との間に配設された低不純物濃度のp型半導体領域６Ｌとで形成される。半導体領域６Ｌはゲート電極４Ｐに対して自己整合で形成される。半導体領域６Ｈはゲート電極４Ｐ及びその側壁に配設されたゲート側壁７に対して自己整合で形成される。
【００３８】このように構成されるpチャネルMISFETＱｐにおいては、nチャネルMISFETＱｎと同様に低抵抗化を図るために、ゲート電極４Ｐにシリサイド電極８Ｇが、主電極６にシリサイド電極８Ｍがそれぞれ電気的に接続される。シリサイド電極８Ｇは、図１及び図３（Ａ）に示すように、ゲート電極４Ｐの第２領域４ｐ上に形成される。シリサイド電極８Ｇは、ゲート電極４Ｐの第２領域４ｐのシリサイド化により形成され、第２領域４ｐの少なくとも一部分をシリサイド化（サリサイド化）することにより形成される。シリサイド電極８Ｍは、図１に示すように、主電極６の高不純物濃度の半導体領域６Ｈ上に形成され、半導体領域６Ｈのシリサイド化（サリサイド化）により形成される。シリサイド電極８Ｇ、シリサイド電極８ＭはいずれもCoSiy膜で形成される。」、
「【００４３】図６はpチャネルMISFETＱｐのゲート電極４Ｐの表面（サリサイド化前の表面）からの深さ（μｍ）とSiGe組成比とB濃度との関係を示す図である。同図６に示すp型不純物（アクセプター）としてのB濃度分布は、主電極６の高不純物濃度の半導体領域６Ｈを形成するためのBF2をイオン注入により同一製造工程でゲート電極４Ｐにドーピングした後に、主電極６の活性化アニールを行った場合のB濃度分布である。図中、実線は本実施の形態に係るSiGeで形成された第１領域４ｇを有するゲート電極４ＰのB濃度を示し、破線はSiゲート電極のB濃度を示す。Siゲート電極においては、Bの拡散速度がAsの拡散速度に比べて速く、しかもドーピングされたBF2のFがゲート絶縁膜中でのBの拡散を助長してしまうために、ゲート電極にドーピングされたBがチャネル形成領域に漏れてしまう。このようなB漏れはMOSFETの閾値電圧の制御性を悪化させてしまう。
【００４４】これに対して、本実施の形態に係るpチャネルMISFETＱｐにおいては、ゲート電極４Ｐのゲート絶縁膜３近傍にSiGeで形成した第１領域４ｇを配設しており、Geの添加でゲート絶縁膜３近傍のBの拡散速度を減速させることができるので、ゲート電極４Ｐからゲート絶縁膜３を通してチャネル形成領域にB漏れ（Bのゲート絶縁膜３の突き抜け）を生じることがない。Si0.86Ge0.16中におけるBの拡散係数は、1000℃の温度環境下において、Si中のBの拡散係数に比べて0.5〜0.1倍程度に小さくなるので、Bのゲート絶縁膜３中への拡散量を減少させ、チャネル形成領域へのBの突き抜けを効果的に抑制することができる。」、
「【００６９】（１４）図１７に示すように、半導体基板１上の全面に層間絶縁膜１０を形成する。層間絶縁膜１０は、本実施の形態において、スパッタリング法で成膜されたSi3N4膜１０Ａ、CVD法で成膜されたBPSG膜１０Ｂのそれぞれを順次積層することにより形成される。層間絶縁膜１０の表面はケミカルメカニカルポリッシング法により平坦化される。
【００７０】（１５）nチャネルMISFETＱｎのシリサイド電極８Ｇ上、８Ｍ上、pチャネルMISFETＱｐのシリサイド電極８Ｇ上、８Ｍ上において層間絶縁膜１０に接続孔１１を形成し、図１８に示すように接続孔１１内にコンタクトプラグ電極１２を埋設する。コンタクトプラグ電極１２は、本実施の形態においてスパッタリング法で成膜されたTi膜１２Ａ、選択CVD法で成膜されたW膜１２Ｂのそれぞれを順次積層し、W膜１２Ｂの表面側からケミカルメカニカルポリッシングで研磨することにより接続孔１１内に埋設することができる。」、
が、記載されている。
　また、図１７を参照すると、「Si3N4膜１０Ａ」が、「シリサイド電極８Ｇ」の上に形成されていることが、示されている。
　
　以上の記載から、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が記載されている。
　「半導体基板上にゲート絶縁膜を介して設けられたゲート電極のゲート絶縁膜側の第１領域がSiGeで形成され、前記ゲート電極のゲート絶縁膜から離間された第２領域がSiで形成された絶縁ゲート型電界効果トランジスタであって、前記ゲート電極の第２領域に接して形成されたシリサイド電極をさらに備え、前記シリサイド電極の上にＳｉ３Ｎ４膜が形成されていることを特徴とする半導体集積回路。」
　
第５．対比・判断
１．対比
　本願発明と刊行物１発明とを対比すると、刊行物１発明の「SiGeで形成され」た「ゲート電極のゲート絶縁膜側の第１領域」、「Siで形成された」「前記ゲート電極のゲート絶縁膜から離間された第２領域」、「Ｓｉ３Ｎ４膜」は、それぞれ、本願発明の「ゲート電極」の「シリコンゲルマニウム層」、「ゲート電極」の「該シリコンゲルマニウム層の上に形成された上部シリコン層」、「シリコン窒化膜」に相当する。
　また、刊行物１発明の「ゲート電極」は、本願発明の「ゲート電極」に相当する。
　また、刊行物１発明の「シリサイド電極」は、金属を含有する層である点において、本願発明の「金属層」に相当する。
　また、刊行物１発明の「半導体集積回路」は、本願発明の「半導体装置」に相当する。
　すると、本願発明と刊行物１発明とは、
「半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備え、前記ゲート電極は、シリコンゲルマニウム層と、該シリコンゲルマニウム層の上に形成された上部シリコン層と、前記上部シリコン層の上に形成された金属を含有する層とを有し、前記ゲート電極の上にシリコン窒化膜が形成されていることを特徴とする半導体装置。」
の点で一致し、以下の点で相違している。
　本願発明は、「ゲート電極」が「金属層」を有するのに対して、刊行物１発明は、「ゲート電極」に「シリサイド電極」を備える点（以下、「相違点１」という。）。
　
２．判断
２−１．そこで、上記相違点１について検討すると、例えば、以下の周知文献１又は２に記載されているように、半導体装置において、ゲート電極の低抵抗化を図るために、ゲート電極として、半導体材料層の上に金属層を設けることは周知技術である。
（ａ）周知文献１．特開平５−２５９４５１号公報（原審の拒絶査定の周知例）（図１９及び図２３、並びに、０００５段落及び００１０段落には、従来の技術として、「【０００５】このＭＯＳトランジスタは、１対のソース・ドレイン拡散領域１０７、ゲート酸化膜１０５、多結晶シリコン膜１０１と高融点金属またはそのシリサイド層１０２よりなるゲート電極配線層とを含んでいる。・・・この多結晶シリコン膜１０１の表面上に高融点金属またはそのシリサイド層１０２が形成されている。この多結晶シリコン膜１０１と高融点金属またはそのシリサイド層１０２よりなるゲート電極配線層は分離酸化膜１０３に取囲まれる領域（素子形成領域）を縦断するように形成されている。また多結晶シリコン膜１０１と高融点金属またはそのシリサイド層１０２は、分離酸化膜１０３上と素子形成領域上の両方に均一な厚みで形成されている。」こと、「【００１０】図２３を参照して、写真製版およびエッチング技術により、高融点金属またはそのシリサイド層１０２ａと多結晶シリコン膜１０１ａが順次エッチング除去される。このエッチング除去により、多結晶シリコン膜１０１と高融点金属またはそのシリサイド層１０２よりなるゲート電極配線層が形成される。このゲート電極配線層は、素子形成領域を縦断するように形成されており、かつ半導体基板１０４と分離酸化膜１０３とから構成される段差に沿って均一な厚みで形成される。」ことが、記載されている。
（ｂ）周知文献２．特開２０００−４９３４６号公報（原審の拒絶査定の周知例）（図３、図９、及び図１１、並びに、０００２段落、０００４段落、００２８段落、００３５段落、及び００３６段落には、「【０００２】　【従来の技術】近年、素子の高速化に対する要請に対応すべく、ＭＯＳＦＥＴのゲート電極材料として、タングステンなどの金属やタングステンシリサイドなどの金属シリサイドが広く用いられるようになってきている。図９はその一例を示すものである。このＭＯＳＦＥＴはシリコン基板１上にゲート酸化膜１０を介してゲート電極が設けられている。ゲート電極は、リンドープポリシリコンからなる多結晶シリコン膜３の下層部と、タングステンシリサイド膜８の上層部とを有している。ゲート電極をこのような２層構造とすることにより、ゲート電極が低抵抗化し、素子の高速化を図ることが可能となる。」こと、「【０００４】まず、熱酸化によりシリコン基板表面にゲート酸化膜となる膜厚１０ｎｍ程度のシリコン酸化膜２を形成する。次いでその上に、多結晶シリコン膜３、タングステン膜８をＣＶＤ法により成膜する。膜厚はそれぞれ１００ｎｍ程度とする。この多結晶シリコン膜３、タングステン膜８の不要箇所を除去してゲート電極形状にパターニングする（図１１（ａ））。」こと、「【００２８】本発明の半導体装置の製造方法において、金属膜とは、金属材料からなる膜であって金属シリサイド膜も含む。たとえばタングステン、アルミニウム、銅、タングステンシリサイド、チタンシリサイド、モリブデンシリサイド、およびコバルトシリサイドからなる群から選ばれる一種または二種以上の材料からなることが好ましい。このような材料を用いることによりゲート電極の低抵抗化を図ることができる。」こと、「【００３５】この多結晶シリコン膜３を、１００ｎｍ程度ドライエッチングした（図３（ｂ））。エッチングに際しては、ＨＢｒ、Ｃｌ2、Ｏ2を含む混合ガスを用いた。　【００３６】次に全面に膜厚５００ｎｍのタングステン膜８を形成した後、ＣＭＰによる平坦化を行い、ゲート電極部にのみタングステン膜８が埋め込まれた形状とし、ＭＯＳＦＥＴを完成した（図３（ｃ））。」ことが、記載されている。
　
２−２．また、刊行物１の「pチャネルMISFETＱｐにおいては、nチャネルMISFETＱｎと同様に低抵抗化を図るために、ゲート電極４Ｐにシリサイド電極８Ｇが、主電極６にシリサイド電極８Ｍがそれぞれ電気的に接続される。」（【００３８】段落）という記載によれば、ゲート電極４Ｐに接続されるシリサイド電極８Ｇも、上記周知技術である金属層と同様に、ゲート電極の低抵抗化を図るために用いられていることが、明らかである。
　すると、刊行物１発明の「シリサイド電極」に換えて、上記周知技術である金属層を用い、本願発明のごとく、「ゲート電極」が「上部シリコン層の上に形成された金属層」を有するようにすることは、当業者が適宜変更できた程度のことと認められる。
　
　したがって、本願発明は、刊行物１発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項についての検討をするまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。