【事件の表示】
　平成　６年特許願第　８２５５３号「アレーのスペース最小化方法」拒絶査定不服審判事件〔平成　６年１０月２８日出願公開、特開平　６−３０２７８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年３月２８日（優先権主張　１９９３年３月３０日、米国）の出願であって、平成１５年１１月１１日付けで拒絶査定がなされ、これに対して平成１６年２月１０日に拒絶査定に対する審判請求がなされ、その後当審において、平成１９年２月７日付けで拒絶の理由が通知され、その指定期間内である同年８月７日に意見書と手続補正書が提出されたものである。
　
２．本願発明
　本願の請求項１ないし７に係る発明は、平成１９年８月７日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし７に記載されたとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載される以下のとおりのものである。　
  「【請求項１】半導体基板上にあり、ソース、ドレインおよびソース、ドレイン間のゲートを含む半導体デバイスのアレーに対するスペースの必要性を最小化するための方法において、
・前記基板上に、ポリシリコン層、ケイ化物層を順次堆積し、
・前記堆積された層をエッチングすることによりゲートスタックのアレーを形成し、
・前記ゲートスタックの各々の側壁上にスペーサ層を形成し、
・アレーを構成する各半導体デバイスの隣接する半導体デバイス間に第１の絶縁領域を形成し、
・アレーを構成する半導体デバイスの列と列との間に第２の絶縁領域を形成し、前記第２の絶縁領域は前記側壁上のスペーサ層と整合している
ことを特徴とする半導体デバイスアレーのスペース最小化方法。」
　
３．刊行物に記載される発明
（１）特開平２−１５９０５４号公報
　本願の優先権主張日前に日本国内において頒布された特開平２−１５９０５４号公報（以下、「刊行物１」という。）には、第１図及び第２図とともに以下の事項が記載されている。
「２．特許請求の範囲
（１）　半導体基板に複数個のＭＯＳトランジスタが配列形成されたＭＯＳ型半導体集積回路装置において、前記ＭＯＳトランジスタの素子分離領域のうち少なくともゲート長方向の素子分離領域は、ゲート電極に対して自己整合的に基板に形成された素子分離溝を有することを特徴とするＭＯＳ型半導体集積回路装置。
（２）　前記素子分離溝は多結晶シリコンまたは絶縁物が埋め込まれていることを特徴とする請求項１記載のＭＯＳ型半導体集積回路装置。」
「（６）　半導体基板の所定幅以上の素子分離領域に素子分離絶縁膜を形成する工程と、
　前記素子分離絶縁膜が形成され基板上にゲート絶縁膜を介して複数本のゲート電極をパターン形成する工程と、
　前記ゲート電極の側壁を覆うように選択的に第１の側壁絶縁膜およびこれとは異種材料からなる第２の側壁絶縁膜を形成する工程と、
　前記第１および第２の側壁絶縁膜をマスクとして用いて前記基板をエッチングしてゲート長方向に並ぶ複数のＭＯＳトランジスタのゲート長方向の素子分離溝を形成する工程と、
を有することを特徴とするＭＯＳ型半導体集積回路装置の製造方法。」
「（産業上の利用分野）
　本発明は、微細構造のＭＯＳトランジスタを集積形成してなるＭＯＳ型半導体集積回路装置とその製造方法に関する。」（第２頁左下欄第４〜７行）
「（課題を解決するための手段）
　本発明におけるＭＯＳ型半導体集積回路装置は、ゲート長方向に複数個配列されるＭＯＳトランジスタがゲート電極に自己整合的に形成された素子分離溝により分離された構造を有することを特徴とする。」（第３頁左下欄第２〜７行）
「本発明においては；ゲート長方向の素子分離がゲート電極に対して自己整合的に形成されるため、ゲート電極と素子分離領域間の合わせ余裕を必要とせず、従ってＭＯＳトランジスタの高集積化が図られる。」（第３頁左下欄第１８行〜右下欄第２行）
「（実施例）
　以下、本発明をＤＲＡＭのビット線のセンスアンプ部に適用した実施例について説明する。
　第１図（ａ）は一実施例の要部を示す概略平面図であり、同図（ｂ）はそのＡ−Ａ′断面図である。ここでは・・・３個のＭＯＳトランジスタＱ１，Ｑ３，Ｑ５がゲート長方向に配列された部分を示している。即ちＳｉ基板１のｎ型ウェル上には、３個のＭＯＳトランジスタＱ１，Ｑ３，Ｑ５に対応して３本のゲート電極がゲート絶縁膜２を介して配列形成されている。これら３個のＭＯＳトランジスタのうち素子分離が必要なＱ３とＱ５の間には、ゲート電極３に対して自己整合的に形成された素子分離溝１０と、この溝１０に酸化膜１１を介して埋め込まれた高抵抗多結晶シリコン膜１２が設けられている。ＭＯＳトランジスタのソース、ドレイン拡散層は、ゲート電極３に自己整合的に形成されたｐ−型層６と、ゲート電極３側壁に絶縁膜７を形成した状態で多結晶シリコン配線１４から拡散形成されたｐ＋型層１５により構成されている。」（第３頁右下欄第１１行〜第４頁左上欄第１２行）
「第２図（ａ）〜（ｉ）はこの実施例の構造の具体的な製造工程を説明するための断面図（第１図（ｂ）に対応する）である。Ｓｉ基板１にｎ型ウェルを形成し、その表面に・・・ゲート絶縁膜２を形成する。・・・次にゲート電極を形成するための多結晶シリコン膜を・・・堆積・・・する。・・・更に、多結晶シリコン膜ではなく、高融点金属膜あるいは高融点金属のシリサイド膜をとすることも可能である。その後多結晶シリコン膜上に第１の絶縁膜としてＣＶＤＳｉＯ２膜４を・・・堆積し、これら多結晶シリコン膜とＳｉＯ２膜４の積層膜を反応性イオンエッチング法により選択エッチングしてゲート電極３をパターン形成する（ａ）。・・・
　その後、ゲート電極３とこれを覆うＳｉＯ２膜４の積層膜の側壁に第１の側壁絶縁膜７を選択的に形成する（ｃ）。この第１の側壁絶縁膜７は例えばＣＶＤＳｉＯ２膜であり・・・反応性イオンエッチング法により・・・ゲート電極側壁部にのみ・・・残す。・・・第１の側壁絶縁膜７とは異種材料による第２の側壁絶縁膜９を形成する（ｄ）。この実施例ではこの第２の側壁絶縁膜９としてＣＶＤＳｉ３Ｎ４を・・・堆積し、これを反応性イオンエッチング法によりゲート電極側壁にのみ残している。・・・
　この後、第１および第２の側壁絶縁膜７および９をマスクとして用いて基板を反応性イオンエッチングにより選択エッチングし、ゲート電極間に素子分離溝１０を形成する（ｅ）。・・・そして素子分離溝１０の内壁に熱酸化により・・・酸化膜１１を形成した後、この素子分離溝１０内に多結晶シリコン膜１２を埋込む（ｆ）。」（第４頁右上欄第７行〜第５頁左上欄第４行）
「この実施例によればゲート電極に対して自己整合的に形成された素子分離溝を形成しており・・・ゲート長方向のレイアウト幅が従来に比べて大きく縮小される。」（第５頁右上欄第１２〜１８行）
「上記実施例では、素子分離溝に多結晶シリコン膜を埋め込んだが、埋め込まれる材料はＣＶＤＳｉＯ２膜やＳｉ３Ｎ４膜等の絶縁物あるいはこれらを層状に重ねたもの等を用いることができる。」（第５頁左下欄第１６〜２０行）
「また本発明はＤＲＡＭのビット線センスアンプ部に限らず、同様のＭＯＳトランジスタ配列を要する集積回路に同様に適用することが可能である。
　［発明の効果］
　以上述べたように本発明によれば、ゲート長方向に配列される複数のＭＯＳトランジスタについてゲート電極に自己整合的に素子分離溝を設けることによって高密度化を図ったＭＯＳ集積回路を得ることができる。」（第７頁左下欄第１０〜１９行）
　ここで、素子分離溝に埋め込まれる材料及び「ゲート電極」を形成するための材料について、「上記実施例では、素子分離溝に多結晶シリコン膜を埋め込んだが、埋め込まれる材料はＣＶＤＳｉＯ２膜やＳｉ３Ｎ４膜等の絶縁物あるいはこれらを層状に重ねたもの等を用いることができる。」（第５頁左下欄第１６〜２０行）及び、「ゲート電極を形成するための多結晶シリコン膜を・・・堆積・・・する。・・・更に、多結晶シリコン膜ではなく、高融点金属膜あるいは高融点金属のシリサイド膜をとすることも可能である。」（第４頁右上欄第１３行〜左下欄第２行）と記載されている。
　
　したがって、刊行物１には、以下の発明が記載されている。
「半導体基板に形成された、ソース、ドレイン及びゲート電極を備えたＭＯＳトランジスタの配列を備えたＭＯＳ型半導体集積回路装置の製造方法において、
　前記半導体基板上にゲート絶縁膜を介して多結晶シリコン、高融点金属又は高融点金属シリサイド膜を形成する工程と、
　多結晶シリコン、高融点金属又は高融点金属シリサイド膜からなる、複数本のゲート電極をパターン形成する工程と、
　前記ゲート電極の側壁を覆うように選択的に第１の側壁絶縁膜およびこれとは異種材料からなる第２の側壁絶縁膜を形成する工程と、
　前記第１及び第２の側壁絶縁膜をマスクとして用いて前記基板をエッチングしてゲート長方向に並ぶ複数のＭＯＳトランジスタのゲート長方向の素子分離溝を形成する工程と、
　前記素子分離溝を絶縁物で埋め込む工程と、
を有することを特徴とするＭＯＳ型半導体集積回路装置の製造方法。」
　
（２）特開昭５８−１６５３４１号公報
　本願の優先権主張日前に日本国内において頒布された特開昭５８−１６５３４１号公報（以下、「刊行物２」という。）には、第１０図及び第１１図とともに、以下の事項が記載されている。
「(1)　一導電型の半導体基板上にゲート絶縁膜を介して少なくともゲート電極材料パターンを形成する工程と、少なくとも前記ゲート電極材料パターンに溝部を選択的に設けて該パターンを分離しゲート電極を形成する工程と、この溝部内に絶縁材料を埋め込む工程とを具備したことを特徴する半導体装置の製造方法。」
「(4)　溝部を、ゲート電極材料パターンとゲート絶縁膜から更に半導体基板の表層に達するように設けることを特徴とする特許請求の範囲第１項記載の半導体装置の製造方法。」
「本発明は半導体装置の製造方法に係り、特にＭＯＳＬＳＩ・・・の素子間分離技術の改良に関するものである。」（第２頁右上欄第１７〜２０行）
「第４図(a)に示すようにフィールド領域６とゲート電極９はセルファラインでないため、ゲート電極９をフィールド領域６上に延びるように合わせ余裕の部分１５を設ける必要がある。このような構造にすると、集積化の妨げとなる。つまり、第４図(b)に示すようにフィールド領域６上で異なるゲート電極９１，９２が向い合うような構造においては、合わせ余裕の部分１５１，１５２の余裕Ｊ，Ｋの他にゲート電極９１，９２間のスペーシングＩ（写真触刻法の最小寸法で決まる）が必要となる。ここで、Ｊ＝Ｋ＝Ｉ＝１μｍの長さとすれば、この部分でのフィールド領域６の最小巾Ｍは３μｍとなり、これ以下の巾のフィールド領域の形成は不可能となる。
　〔発明の目的〕
  本発明は上記問題点を解消するためになされたもので、新規な素子分離方式の確立により高集積化と高性能化を達成した半導体装置の製造方法を提供しようとするものである。」（第２頁右上欄第１９行〜同頁左下欄第１７行）
「実施例２
　まず、シリコン基板１０１に溝部１０９′を設け、この溝部１０９′内に前記実施例１と同様な方法によりＣＶＤ−ＳｉＯ２を埋め込んで第１のフィールド領域１１３１を形成した（第１０図(a)図示）。つづいて、熱酸化処理を施して基板１０１上にシリコン酸化膜を成長させ、更に砒素ドープ多結晶シリコン膜を堆積した後、多結晶シリコン膜をフォトエッチング技術によりパターニングしてゲート電極材料パターンとしての多結晶シリコンパターン１０５を形成した後、これをマスクとしてシリコン酸化膜をエッチングしてゲート酸化膜１０６を形成し、ひきつづき同多結晶シリコンパターン１０５をマスクとして砒素をイオン注入してｎ＋型不純物領域を形成した（第１０図(b)図示）。
　次いで、図示しないレジストパターンをマスクとして多結晶シリコンパターン１０５、ゲート絶縁膜１０６及び基板１０１表層に亘って選択的にエッチングして溝部１０９を形成し、多結晶シリコンパターン１０５を分離して第１のフィールド領域１１３１を横切るゲート電極１０４５′とゲート電極１０４１′、１０４２′を形成した。その後、実施例１と同様な方法で溝部１０９をＣＶＤ−ＳｉＯ２を埋め込んで第２のフィールド領域１１３２を形成した（第１０図(c)及び第１１図図示）。なお、第１１図は第１０図(c)の平面図である。
　しかして、本実施例２によれば複数のＭＯＳトランジスタに対して共通となり、平坦な基板１０１を横切るゲート電極１０４５′を備えたＭＯＳＬＳＩを得ることができる。」（第７頁右上欄第４行〜同頁左下欄第１５行）
　
４．対比
　本願発明と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の「ＭＯＳトランジスタの配列」の「配列」が「アレイ」と技術的に同等であることは技術常識であるから、刊行物発明の「半導体基板に形成された、ソース、ドレイン及びゲート電極を備えたＭＯＳトランジスタの配列」は、本願発明の「半導体基板上にあ」る「ソース、ドレインおよびソース、ドレイン間のゲートを含む半導体デバイスのアレー」に相当する。
（ｂ）刊行物１には、「複数のＭＯＳトランジスタについてゲート電極に自己整合的に素子分離領域を設けることによって高密度化を図ったＭＯＳ集積回路を得ることができる。」（第７頁左上欄第１５〜１９行）と記載される如く、刊行物発明も「高集積化」言い換えると「スペース」の減少を目的とするものであるから、刊行物発明の「ＭＯＳトランジスタの配列を備えたＭＯＳ型半導体集積回路装置の製造方法」は、本願の「半導体デバイスのアレーに対するスペースの必要性を最小化するための方法」に実質的に相当する。
（ｃ）ＭＯＳトランジスタを形成するためには、「ゲート絶縁膜」を形成することが必要であることは技術常識であり、また、刊行物発明の「多結晶シリコン、高融点金属又は高融点金属シリサイド膜」と、本願発明の「ポリシリコン層」はいずれも、「導電層」である点で一致しているから、刊行物発明の「前記半導体基板上にゲート絶縁膜を介して多結晶シリコン、高融点金属又は高融点金属シリサイド膜を形成する工程」は、本願発明の「前記基板上に、ポリシリコン層」を「堆積」することに相当する。
（ｄ）エッチングすることにより、ゲート（電極）をパターニングすることは技術常識であるから、刊行物発明の「多結晶シリコン、高融点金属又は高融点金属シリサイド膜からなる複数本のゲート電極をパターン形成する工程」は、本願発明の「前記堆積された層をエッチングすることによりゲート」「を形成」することに相当する。　         
（ｅ）ＭＯＳトランジスタの側壁に形成される「絶縁膜」から形成される「側壁層」を「スペーサ層」と呼ぶことは、技術常識であるから、刊行物発明の「前記ゲート電極の側壁を覆うように選択的に第１の側壁絶縁膜およびこれとは異種材料からなる第２の側壁絶縁膜を形成する工程」は、本願発明の「前記ゲート」「の側壁上にスペーサ層を形成」することに相当する。
（ｆ）刊行物発明において、「前記ゲート電極の側壁」に形成された「前記第１及び第２の側壁絶縁膜をマスクとして用いて」「素子分離溝」を形成し、「前記素子分離溝を絶縁物で埋め込」んでいるから、「ゲート電極をパターン形成」した後に、「素子分離溝」を形成することは明らかであり、また、刊行物発明の「前記第１及び第２の側壁絶縁膜をマスクとして用いて前記基板をエッチングしてゲート長方向に並ぶ複数のＭＯＳトランジスタのゲート長方向の素子分離溝を形成する工程」により形成される「素子分離溝」が「ゲート長方向」と直交する方向に延長して形成された「分離溝」であることも明らかであって、一方、本願発明の「各半導体デバイスの隣接する半導体デバイス間」に形成された「第１の絶縁領域」も、「ゲート長方向」と直交する方向である「ゲート巾方向」に延長する「絶縁領域」であると判断せざるを得ないから、刊行物発明の「前記第１及び第２の側壁絶縁膜をマスクとして用いて前記基板をエッチングしてゲート長方向に並ぶ複数のＭＯＳトランジスタのゲート長方向の素子分離溝を形成する工程と、　前記素子分離溝を絶縁物で埋め込む工程」は、本願発明の「各半導体デバイスの隣接する半導体デバイス間に第１の絶縁領域を形成」する工程に相当する。
　
　したがって、本願発明と刊行物発明とは、
「半導体基板上にあり、ソース、ドレインおよびソース、ドレイン間のゲートを含む半導体デバイスのアレーに対するスペースの必要性を最小化するための方法において、
・前記基板上にポリシリコン層を堆積し、
・前記堆積された層をエッチングすることによりゲートを形成し、
・前記ゲートの各々の側壁上にスペーサ層を形成し、
・各半導体デバイスの隣接する半導体デバイス間に第１の絶縁領域を形成する
ことを特徴とする半導体デバイスアレーのスペース最小化方法。」である点で一致し、以下の点で相違する。
　相違点１
　本願発明は、「前記基板上にポリシリコン層、ケイ化物層を順次堆積」する工程を備えるのに対して、
　刊行物発明は、「前記半導体基板上にゲート絶縁膜を介して多結晶シリコン、高融点金属又は高融点金属シリサイド膜を形成する工程」を備えた点。
　相違点２
　本願発明は、「前記堆積された層をエッチングすることによりゲートスタックのアレーを形成」する工程を備えるのに対して、
　刊行物発明は、「多結晶シリコン、高融点金属又は高融点金属シリサイド膜からなる、複数本のゲート電極をパターン形成する工程」を備えた点。
　相違点３
　本願発明は、「前記ゲートスタックの各々の側壁上にスペーサ層を形成」する工程を備えるのに対して、
　刊行物発明は、「前記ゲート電極の側壁を覆うように選択的に第１の側壁絶縁膜およびこれとは異種材料からなる第２の側壁絶縁膜を形成する工程」を備えた点。
　相違点４
　本願発明は、「アレーを構成する各半導体デバイスの隣接する半導体デバイス間に第１の絶縁領域を形成」する工程を備えるのに対して、
　刊行物発明は、「前記第１及び第２の側壁絶縁膜をマスクとして用いて前記基板をエッチングしてゲート長方向に並ぶ複数のＭＯＳトランジスタのゲート長方向の素子分離溝を形成する工程と、　前記素子分離溝を絶縁物で埋め込む工程」を備えた点。
　相違点５
　本願発明は、「アレーを構成する半導体デバイスの列と列との間に第２の絶縁領域を形成し、前記第２の絶縁領域は前記側壁上のスペーサ層と整合している」との構成を備えるのに対して、
　刊行物発明は、上記構成を備えていない点。
　
５．当審の判断
　各相違点について、以下で検討する。
　［相違点１について］
　ＭＯＳトランジスタのゲート電極を「ポリシリコン層」と「ケイ化物層」の２層を含んで構成することは、例えば、特開平２−１９４６５３号公報（多結晶シリコン４及びタングステンシリサイド５を備えたゲート電極参照）、特開平２−２１８１６４号公報（多結晶シリコン膜６及びタングステンシリサイド膜７を備えたゲート電極参照）及び、特開平３−１１４２７１号公報（ポリシリコン層５及びシリサイド層６を備えたゲート電極参照）に記載されるように従来周知の技術であるから、刊行物発明において、パターニングによりゲート電極を形成するための導電層として、刊行物発明の「多結晶シリコン、高融点金属又は高融点金属シリサイド膜」の単層導電膜を、従来周知の如く、「ポリシリコン層」と「ケイ化物層」の２層で構成することは、当業者が何ら困難性なくなし得たものである。
　［相違点２について］
　ゲート電極を構成する「導電層」を「ポリシリコン層」と「ケイ化物層」とからなる２層構造としたものは、一般に「積層」または「スタック」と呼ばれることは、技術常識であり、また、上記「４．（ａ）」で検討したとおり、刊行物発明においても、ＭＯＳトランジスタは「配列」されており、「配列」が「アレー」と技術的に同等であることも、技術常識であって、さらに、半導体装置の構成要素の形成において、形成された「層」を「エッチング」により「パターン形成」することも技術常識であるから、刊行物発明の「ＭＯＳトランジスタの配列」を形成するための「ゲート電極」を［相違点１について］で検討したとおり、「ポリシリコン層」及び「ケイ化物層」とすることにより、本願発明の如く、「前記堆積された層をエッチングすることによりゲートスタックのアレーを形成」する工程を備えたものとすることは、当業者が何ら困難性なくなし得たものである。
　［相違点３について］
　［相違点１について］及び［相違点２について］において検討したとおり、刊行物発明において、「ゲート電極」を従来周知の「ポリシリコン層」及び「ケイ化物層」の２層で構成することにより、「ゲート電極」は、複数層で構成され「スタック」と呼ばれる構造となり、また、刊行物発明において、側壁に形成された「第１の側壁絶縁膜」及び「第２の側壁絶縁膜」が、間隔を保持するための構成要素、言い換えると、「スペーサ（層）」と呼ばれることは、技術常識であるから、ゲート電極の側壁に第１及び第２の側壁絶縁膜を形成することにより、本願発明の如く構成することは、当業者が容易になし得たものである。
　［相違点４について］
　刊行物発明において、「ゲート長方向に並ぶ複数のＭＯＳトランジスタのゲート長方向の素子分離溝」とは、ゲート長方向に並んだ複数のＭＯＳトランジスタを、ゲート長方向と直交する方向に延長する「素子分離溝」により、ゲート長方向において隣り合うＭＯＳトランジスタを絶縁分離する構造であり、また、上記「４．対比　（ａ）」で検討したように、刊行物発明の「ＭＯＳトランジスタの配列」の「配列」が「アレイ」と技術的に同等であることは技術常識である。
　一方、本願の明細書には、「第１の従来の絶縁は隣接するトランジスタデバイスの間に形成され」る（０００９段落）、「図２に示されているように能動デバイスを絶縁するべく誘電体で満たされた溝１４を残す。」（００１２段落）、「次いで図３に示されているように、ゲート酸化物層１６、ｎドープされた導電性ポリシリコン層１８、ケイ化物層２０、シリコン窒化物層２２および酸化物層２４を順次堆積させることによりゲートが形成される。このゲートスタックは次いでホトレジストおよびエッチング技術により、ゲート酸化物層１６のエッチング有りまたは無しで、シリコン酸化物層２４、シリコン窒化物層２２、ケイ化物層２０、ポリシリコン層１８を通じて構造化される。その結果としてのゲート３０の構造が図４に示されている。」（００１３段落）と記載され、図４には、ゲート長方向に直交する方向に延長する第１の絶縁領域１４が記載されているから、本願発明の「第１の絶縁領域」は、隣接する半導体デバイスの間に形成されており、言い換えると、「第１の絶縁領域」は、互いに隣合う「半導体デバイス」の間、つまり、アレーを構成する各「半導体デバイス」の隣接する「半導体デバイス」の間で、半導体デバイスのゲート長方向に直交する方向に延長して形成されていることは明らかである。
　したがって、この相違点は実質的なものではない。
　［相違点５について］
（ａ）本願の明細書には、「本発明の第１の面では、トランジスタの列間のトレンチ絶縁がゲートスタックのパターニングの間に第２の絶縁過程を付加することにより形成され得る。・・・この第２の絶縁はトランジスタの列の間に形成される。」（０００９段落）、「第２の絶縁プロセスが、スペーサとして使用されるシリコン酸化物またはシリコン窒化物に対して選択的なエッチング技術を使用して、スペーサ層を有するゲートスタックに対して自己整合が行われるように行われ得る。」（００１１段落）、「第２の絶縁は、トランジスタの間でシリコンの中へ溝３２をエッチングしかつ誘電体で溝を満たすこと・・・により・・・行われる。」（００１５段落）、「シリコン酸化物またはシリコン窒化物スペーサ層は、それがゲインメモリセルまたはＥＥＰＲＯＭの製造に使用されるとき、ゲートスタックの側壁の上に形成される。そのとき酸化物または窒化物スペーサ層は組み合わされたゲートスタックおよび平坦化されたダイオードの側壁に沿って形成される。次いで第２の絶縁プロセスが、ゲート導体の間のスペース全体がアラインメント許容差を補償するのに利用され得るように、横方向に行われる。」（００１８段落）、「図８はゲートスタックの側壁に沿ってスペーサ４０を有するデバイスのアレーのレイアウトの平面図であり、許容差が隣接デバイスの間にもデバイスの隣接する列の間にも設けられる必要はない。」（００１９段落）と記載され、さらに、「本発明のさらに他の実施例で得られるレイアウトの平面図」である図８には、半導体デバイスの「ゲート長方向」に延長して形成される溝３２は、ゲートスタック３０の側壁に形成されたスペーサ４０に接するように形成されるとともに、半導体デバイスの「ゲート長方向」と直交する方向において隣接する「ゲートスタック」、言い換えると、「半導体デバイス」の間に形成されており、図８には、「半導体デバイス」の「ゲート長方向」と直交する方向での、半導体デバイス相互の絶縁性を改善するために、半導体デバイスの列間、言い換えると、半導体デバイスの「ゲート３０」と、その隣の半導体デバイスの「ゲート３０」との間に誘電体が満たされた「溝３２」（第２の絶縁領域）が形成されているから、本願発明の「半導体デバイスの列と列との間」に形成された「第２の絶縁領域」は、「ゲート長方向」と直交する方向に並んだ半導体デバイスのゲートの間に形成された、半導体デバイスの「ゲート長方向」に延長する絶縁領域である。
（ｂ）一方、刊行物２には、「第４図(a)に示すようにフィールド領域６とゲート電極９はセルファラインでないため、ゲート電極９をフィールド領域６上に延びるように合わせ余裕の部分１５を設ける必要がある。このような構造にすると、集積化の妨げとなる。つまり、第４図(b)に示すようにフィールド領域６上で異なるゲート電極９１，９２が向い合うような構造においては、合わせ余裕の部分１５１，１５２の余裕Ｊ，Ｋの他にゲート電極９１，９２間のスペーシングＩ（写真触刻法の最小寸法で決まる）が必要となる。ここで、Ｊ＝Ｋ＝Ｉ＝１μｍの長さとすれば、この部分でのフィールド領域６の最小巾Ｍは３μｍとなり、これ以下の巾のフィールド領域の形成は不可能となる。・・・本発明は上記問題点を解消するためになされたもので、新規な素子分離方式の確立により高集積化と高性能化を達成した半導体装置の製造方法を提供しようとするものである。」（第２頁右上欄第１９行〜同頁左下欄第１７行）、「次いで、図示しないレジストパターンをマスクとして多結晶シリコンパターン１０５、ゲート絶縁膜１０６及び基板１０１表層に亘って選択的にエッチングして溝部１０９を形成し、多結晶シリコンパターン１０５を分離して第１のフィールド領域１１３１を横切るゲート電極１０４５′とゲート電極１０４１′、１０４２′を形成した。その後、実施例１と同様な方法で溝部１０９をＣＶＤ−ＳｉＯ２を埋め込んで第２のフィールド領域１１３２を形成した（第１０図(c)及び第１１図図示）。なお、第１１図は第１０図(c)の平面図である。」（第７頁右上欄第２０行〜同頁左下欄第１１行）と記載され、また、第１０図及び第１１図には、ゲート電極１０４１′と、ゲート電極１０４２′との間にゲート電極を相互に絶縁分離する、溝部１０９にＣＶＤ−ＳｉＯ２を埋め込んで形成された第２のフィールド領域１１３２が記載されている。
　また、「熱酸化処理を施して基板１０１上にシリコン酸化膜を成長させ、更に砒素ドープ多結晶シリコン膜を堆積した後、多結晶シリコン膜をフォトエッチング技術によりパターニングしてゲート電極材料パターンとしての多結晶シリコンパターン１０５を形成した後、これをマスクとしてシリコン酸化膜をエッチングしてゲート酸化膜１０６を形成し、ひきつづき同多結晶シリコンパターン１０５をマスクとして砒素をイオン注入してｎ＋型不純物領域を形成した（第１０図(b)図示）。」（第７頁右上欄第９〜１９行）との記載、及び第１０図（ｂ）、（ｃ）及び第１１図から、「多結晶シリコンパターン１０５をマスクとして砒素をイオン注入して」形成した「ｎ＋型不純物領域」（第１１図の110）は、ソース領域及びドレイン領域を意味することは当業者にとって明らかである。
　したがって、「第２のフィールド領域１１３２」は、ゲート電極１０４１′及びゲート電極１０４２′の「ゲート長方向」に延長した絶縁領域であって、「ゲート長方向」と直交する方向において隣り合うゲート電極１０４１′及びゲート電極１０４２′を相互に絶縁するものであることは明らかである。
（ｃ）さらに、刊行物１には、「
少なくとも
（ｄ）したがって、刊行物発明において、「ゲート長方向」で隣り合うＭＯＳトランジスタの絶縁分離のみでなく、ＭＯＳトランジスタの更なる高集積化のために、「ゲート長方向」に直交する方向においても、隣り合うＭＯＳトランジスタの絶縁分離が必要とされる場合に、刊行物２に記載される如く、「ゲート長方向」に直交する方向で隣り合うＭＯＳトランジスタのゲート電極の相互の絶縁のために、刊行物２に記載された「第２のフィールド領域１１３２」を用いることにより、本願発明の如く、「半導体デバイスの列と列との間に第２の絶縁領域を形成」する工程を備えたものとすることは、当業者が何ら困難性なくなし得たものである。
　また、刊行物２にも、「ゲート長方向」に直交する方向において、ゲート電極１０４１'、１０４２'の間に第２のフィールド絶縁領域１１３２を形成することにより、「ゲート長方向」に直交する方向における、隣り合うゲート電極相互の「合わせ余裕」を形成することが必要でなくなる、言い換えると、ＭＯＳＬＳＩの集積度を改善できることが記載されており、この作用効果は、本願発明の「第２の絶縁領域」を形成した場合の作用効果と同等であるから、その効果においても、両者に差異があるものとは言えない。
（ｅ）さらに、刊行物発明に、刊行物２に記載される「第２のフィールド絶縁膜１１３２」を用いると、「第２のフィールド絶縁膜１１３２」は、「ゲート長方向」に直交する方向の絶縁分離を行うとともに、ソース・ドレイン形成後に「ゲート長方向」に延長して形成されるものであるから、半導体基板上のいずれかで刊行物発明の「ゲート電極」の側壁に形成された「第１の側壁絶縁膜」に接触して形成されるか、或いは接触しないで形成されるかのいづれかの態様をとることができる。そして、刊行物２の第７頁右上欄第２０行ないし同頁左下欄第１１行、第１０図（ｃ）及び第１１図に記載されているように、「ゲート電極」を形成後に、「第２のフィールド絶縁膜１１３２」を形成していることから、刊行物発明において、「ゲート長方向」に直交する方向の絶縁分離をも行うために、「ゲート電極」及び「第１の側壁絶縁膜」をマスクにして、「素子分離溝」を形成し、「素子分離溝」を埋め込んで形成すること、言い換えると、刊行物発明の「ゲート電極」の側壁に形成された「第１の側壁絶縁膜」に接触して形成することは当業者が何ら困難なくなし得ることである。
　したがって、刊行物発明に、刊行物２に記載される「第２のフィールド絶縁領域１１３２」を「ゲート長方向」に直交する方向の絶縁分離を行うために用いる際に、「第２のフィールド絶縁領域１１３２」と、「ゲート電極」の側壁に形成された「第１の側壁絶縁膜」とが接触するように、言い換えると、本願発明の「側壁上のスペーサ層」に相当する、刊行物発明の「ゲート電極」の「第１の側壁絶縁膜」と「第２のフィールド絶縁領域１１３２」とが整合するように構成することは、当業者が必要に応じて適宜なしえるものである。
（ｆ）したがって、相違点５は、刊行物１及び２に記載された発明に基づいて当業者が何ら困難性なくなしえたものである。
　
　よって、本願発明は、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし７に係る発明について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。