(57)【要約】Ａ／Ｄ変換器１は、ＣＭＯＳイメージセンサ１００からアナログ信号を受け、折り畳み積分型のＡ／Ｄ変換動作によって第１デジタル値Ｄ１及び第１残差アナログ信号ＶＯＰＦを生成する第１Ａ／Ｄ変換部６、並びに、第１Ａ／Ｄ変換部６から第１残差アナログ信号ＶＯＰＦを受け、巡回型のＡ／Ｄ変換動作によって第２デジタル値Ｄ２及び第２残差アナログ信号ＶＯＰＣを生成する第２Ａ／Ｄ変換部７、を有する前段Ａ／Ｄ変換部３と、前段Ａ／Ｄ変換部３から第２残差アナログ信号ＶＯＰＣを受け、非巡回型のＡ／Ｄ変換動作によって第３デジタル値Ｄ３を生成する後段Ａ／Ｄ変換部４と、を備える。
2018088476.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のＡ／Ｄ変換動作によって第１デジタル値及び当該折り畳み積分型のＡ／Ｄ変換動作における演算値である第１残差アナログ信号を生成する第１Ａ／Ｄ変換部、並びに、前記第１Ａ／Ｄ変換部から前記第１残差アナログ信号を受け、巡回型のＡ／Ｄ変換動作によって第２デジタル値及び当該巡回型のＡ／Ｄ変換動作における演算値である第２残差アナログ信号を生成する第２Ａ／Ｄ変換部、を含む前段Ａ／Ｄ変換部と、
前記前段Ａ／Ｄ変換部から前記第２残差アナログ信号を受け、非巡回型のＡ／Ｄ変換動作によって第３デジタル値を生成する後段Ａ／Ｄ変換部と、を備えるＡ／Ｄ変換器。
【請求項２】
前記第１Ａ／Ｄ変換部は、前記折り畳み積分型のＡ／Ｄ変換動作を行う第１回路を有し、
前記第１回路は、前記アナログ信号を受ける第１入力と、前記第１入力に接続可能な第１前段容量と、前記第１前段容量に接続可能な反転入力を含む第１演算増幅器と、前記第１演算増幅器の出力に接続された第１出力と、前記第１演算増幅器の反転入力と出力との間に接続可能な第１帰還容量と、を含む第１ゲインステージを有し、
前記折り畳み積分型のＡ／Ｄ変換動作は、前記第１前段容量が前記アナログ信号を格納する第１格納動作と、前記第１ゲインステージが演算値である前記第１残差アナログ信号を生成する第１演算動作と、を有し、
前記第１格納動作では、前記第１前段容量が前記第１入力に接続されると共に、前記第１帰還容量が前記第１演算増幅器の出力と反転入力との間に接続され、
前記第１演算動作では、前記第１前段容量が前記第１演算増幅器の反転入力に接続されると共に、前記第１帰還容量が前記第１演算増幅器の出力と反転入力との間に接続され、
前記第２Ａ／Ｄ変換部は、前記巡回型のＡ／Ｄ変換動作を行う少なくとも１個の第２回路を有し、
前記第２回路は、前記第１残差アナログ信号又は前記第２残差アナログ信号を受ける第２入力と、前記第２入力に接続可能な第２前段容量と、前記第２前段容量に接続可能な反転入力を含む第２演算増幅器と、前記第２演算増幅器の出力に接続された第２出力と、前記第２演算増幅器の反転入力と出力との間に接続可能な第２帰還容量と、を含む第２ゲインステージを有し、
前記巡回型のＡ／Ｄ変換動作は、前記第２前段容量が前記第１残差アナログ信号又は前記第２残差アナログ信号を格納する第２格納動作と、前記第２ゲインステージが演算値である前記第２残差アナログ信号を生成する第２演算動作と、を有し、
前記第２格納動作では、前記第２前段容量が前記第２入力又は前記第２演算増幅器の出力に接続されると共に、前記第２帰還容量が前記第２入力又は前記第２演算増幅器の出力と反転入力との間に接続され、
前記第２演算動作では、前記第２前段容量が前記第２演算増幅器に接続されると共に、前記第２帰還容量が前記第２演算増幅器の出力と反転入力との間に接続される、請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記前段Ａ／Ｄ変換部は、複数のスイッチを制御することにより、前記折り畳み積分型のＡ／Ｄ変換動作を行う回路と前記巡回型のＡ／Ｄ変換動作とを行う回路とを相互に切替可能な第３回路を含み、
前記第３回路は、前記アナログ信号又は前記第１残差アナログ信号を受ける共通入力と、前記共通入力に接続可能な共通前段容量と、前記共通前段容量に接続可能な反転入力を含む共通演算増幅器と、前記共通演算増幅器の出力に接続された共通出力と、前記共通演算増幅器の反転入力と出力との間に接続可能な共通帰還容量と、を含む共通ゲインステージを有し、
前記折り畳み積分型のＡ／Ｄ変換動作は、前記共通前段容量が前記アナログ信号を格納する第１格納動作と、前記共通ゲインステージが演算値である前記第１残差アナログ信号を生成する第１演算動作と、を含み、
前記第１格納動作では、前記共通前段容量が前記共通入力に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記第１演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記巡回型のＡ／Ｄ変換動作は、前記共通前段容量が前記第１残差アナログ信号又は前記第２残差アナログ信号を格納する第２格納動作と、前記共通ゲインステージが演算値である前記第２残差アナログ信号を生成する第２演算動作と、を有し、
前記第２格納動作では、前記共通前段容量が前記共通入力又は前記共通演算増幅器の出力に接続されると共に、前記共通帰還容量が前記共通入力又は前記共通演算増幅器の出力と反転入力との間に接続され、
前記第２演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続される、請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記後段Ａ／Ｄ変換部は、前記前段Ａ／Ｄ変換部からの演算値である前記第２残差アナログ信号と逐次変化する参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第３デジタル値を順次生成する逐次比較型のＡ／Ｄ変換回路である、請求項２又は３に記載のＡ／Ｄ変換器。
【請求項５】
前記第１格納動作、前記第１演算動作、前記第２格納動作、及び、前記第２演算動作を制御するタイミング制御部をさらに備え、
前記タイミング制御部は、前記第１格納動作と前記第１演算動作とが切り替わるタイミングを、前記第２格納動作の終期及び前記第２演算動作の終期から外すように制御する、請求項２に記載のＡ／Ｄ変換器。
【請求項６】
前記第２格納動作、及び、前記第２演算動作を制御するタイミング制御部をさらに備え、
前記第２Ａ／Ｄ変換部は、少なくとも２個の前記第２回路を含み、
前記タイミング制御部は、少なくとも２個の前記第２回路のうちの１個における前記第２回路の前記第２格納動作と前記第２演算動作とが切り替わるタイミングを、少なくとも２個の前記第２回路のうちの別の前記第２回路の前記第２格納動作の終期及び前記第２演算動作の終期から外すように制御する、請求項２に記載のＡ／Ｄ変換器。
【請求項７】
前記第２格納動作、及び、前記第２演算動作を制御するタイミング制御部をさらに備え、
前記前段Ａ／Ｄ変換部は、少なくとも２個の前記第３回路を含み、
前記タイミング制御部は、少なくとも２個の前記第３回路のうちの１個における前記第３回路の前記第２格納動作と前記第２演算動作とが切り替わるタイミングを、少なくとも２個の前記第３回路のうちの別の前記第３回路の前記第２格納動作の終期及び前記第２演算動作の終期から外すように制御する、請求項３に記載のＡ／Ｄ変換器。
【請求項８】
前記第１格納動作及び前記第１演算動作を制御すると共に、前記後段Ａ／Ｄ変換部において前記第２残差アナログ信号と前記参照電圧とを互いに比較する比較動作を制御するタイミング制御部をさらに備え、
前記タイミング制御部は、前記比較動作のタイミングを、前記第１格納動作の終期及び前記第１演算動作の終期から外すように制御する、請求項４に記載のＡ／Ｄ変換器。
【請求項９】
前記第２格納動作及び前記第２演算動作を制御すると共に、前記後段Ａ／Ｄ変換部において前記第２残差アナログ信号と前記参照電圧とを互いに比較する比較動作を制御するタイミング制御部をさらに備え、
前記タイミング制御部は、前記比較動作のタイミングを、前記第２格納動作の終期及び前記第２演算動作の終期から外すように制御する、請求項４に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換器は、イメージセンサの出力信号を複数ビットのデジタル値に変換する。従来から、Ａ／Ｄ変換器は、イメージセンサに用いられている。例えば、特許文献１は、Ａ／Ｄ変換器を開示する。特許文献１のＡ／Ｄ変換器は、イメージセンサのカラムからのアナログ信号を受けるとともに上位ビットのデジタル値及び演算値を生成する巡回型のＡ／Ｄ変換回路と、その演算値（残差値）を受けるとともに下位ビットのデジタル値を生成する巡回型のＡ／Ｄ変換回路と、を含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５７６９１７８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、映像の高画質化等に伴って、Ａ／Ｄ変換器には、さらなる高速化及びＳ／Ｎ比の向上が要求される。このような要求に対して、従来の構成を有するＡ／Ｄ変換器では、高速化及びＳ／Ｎ比の向上を実現しようとすると消費電力が増大してしまう傾向にある。【０００５】
本開示は、上記課題に鑑みて為されたものであり、消費電力を抑えつつ高速化及びＳ／Ｎ比の向上を実現可能なＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一形態は、イメージセンサのカラムに配置されており、イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、イメージセンサからアナログ信号を受け、折り畳み積分型のＡ／Ｄ変換動作によって第１デジタル値及び当該折り畳み積分型のＡ／Ｄ変換動作における演算値である第１残差アナログ信号を生成する第１Ａ／Ｄ変換部、並びに、第１Ａ／Ｄ変換部から第１残差アナログ信号を受け、巡回型のＡ／Ｄ変換動作によって第２デジタル値及び当該巡回型のＡ／Ｄ変換動作における演算値である第２残差アナログ信号を生成する第２Ａ／Ｄ変換部、を含む前段Ａ／Ｄ変換部と、前段Ａ／Ｄ変換部から第２残差アナログ信号を受け、非巡回型のＡ／Ｄ変換動作によって第３デジタル値を生成する後段Ａ／Ｄ変換部と、を備える。【０００７】
上記形態のＡ／Ｄ変換器によれば、アナログ信号が入力される第１Ａ／Ｄ変換部は、第１デジタル値及び第１残差アナログ信号を生成する。その次に、第１残差アナログ信号が入力される第２Ａ／Ｄ変換部は、第２デジタル値及び第２残差アナログ信号をさらに生成する。そして、第２残差アナログ信号が入力される後段Ａ／Ｄ変換部は、第３デジタル値を生成する。このような構成によれば、複数のＡ／Ｄ変換動作を経てデジタル値を得るＡ／Ｄ変換器において、最初に折り畳み積分型のＡ／Ｄ変換動作を行う。折り畳み積分型のＡ／Ｄ変換動作では、Ｎ回の積分動作を行う。その結果、イメージセンサの信号成分がＮ倍される。その一方で、折り畳み積分型のＡ／Ｄ変換動作では、ランダムノイズ成分が√Ｎ倍（Ｎの平方根）される。従って、イメージセンサの信号におけるＳ／Ｎ比は、√Ｎ倍に改善される。この理由により、ランダムノイズを低減させることができる。また、前段Ａ／Ｄ変換部に含まれる第２Ａ／Ｄ変換部に求められる精度を第１Ａ／Ｄ変換部に比較して低くすることが可能である。従って、前段Ａ／Ｄ変換部の全体の消費電力を低減できる。さらに、後段Ａ／Ｄ変換部は、非巡回型のＡ／Ｄ変換動作によってＡ／Ｄ変換動作を行う。従って、後段Ａ／Ｄ変換部の消費電力をさらに低減できる。そのうえ、前段Ａ／Ｄ変換部において、第２Ａ／Ｄ変換部のＡ／Ｄ変換回路に求められる精度を第１Ａ／Ｄ変換部に比較して低くできる。従って、Ａ／Ｄ変換動作を高速化できる。その結果、消費電力の増加を抑えつつ高速化及びノイズの低減を実現可能なＡ／Ｄ変換器を提供することができる。【０００８】
第１Ａ／Ｄ変換部は、折り畳み積分型のＡ／Ｄ変換動作を行う第１回路を有し、第１回路は、アナログ信号を受ける第１入力と、第１入力に接続可能な第１前段容量と、第１前段容量に接続可能な反転入力を含む第１演算増幅器と、第１演算増幅器の出力に接続された第１出力と、第１演算増幅器の反転入力と出力との間に接続可能な第１帰還容量と、を含む第１ゲインステージを有し、折り畳み積分型のＡ／Ｄ変換動作は、第１前段容量がアナログ信号を格納する第１格納動作と、第１ゲインステージが演算値である第１残差アナログ信号を生成する第１演算動作と、を有し、第１格納動作では、第１前段容量が第１入力に接続されると共に、第１帰還容量が第１演算増幅器の出力と反転入力との間に接続され、第１演算動作では、第１前段容量が第１演算増幅器の反転入力に接続されると共に、第１帰還容量が第１演算増幅器の出力と反転入力との間に接続され、第２Ａ／Ｄ変換部は、巡回型のＡ／Ｄ変換動作を行う少なくとも１個の第２回路を有し、第２回路は、第１残差アナログ信号又は第２残差アナログ信号を受ける第２入力と、第２入力に接続可能な第２前段容量と、第２前段容量に接続可能な反転入力を含む第２演算増幅器と、第２演算増幅器の出力に接続された第２出力と、第２演算増幅器の反転入力と出力との間に接続可能な第２帰還容量と、を含む第２ゲインステージを有し、巡回型のＡ／Ｄ変換動作は、第２前段容量が第１残差アナログ信号又は第２残差アナログ信号を格納する第２格納動作と、第２ゲインステージが演算値である第２残差アナログ信号を生成する第２演算動作と、を有し、第２格納動作では、第２前段容量が第２入力又は第２演算増幅器の出力に接続されると共に、第２帰還容量が第２入力又は第２演算増幅器の出力と反転入力との間に接続され、第２演算動作では、第２前段容量が第２演算増幅器に接続されると共に、第２帰還容量が第２演算増幅器の出力と反転入力との間に接続されもよい。【０００９】
この構成によれば、第１Ａ／Ｄ変換部の第１回路は、第２Ａ／Ｄ変換部の第２回路とは物理的に別の回路である。従って、第１Ａ／Ｄ変換部における折り畳み積分型のＡ／Ｄ変換動作と、第２Ａ／Ｄ変換部における巡回型のＡ／Ｄ変換動作と、を実行するとき、パイプライン処理を適用できる。従って、Ａ／Ｄ変換動作がさらに高速化される。また、パイプライン処理によれば、第１Ａ／Ｄ変換部における折り畳み積分型のＡ／Ｄ変換動作に割り当て可能な時間をより長く確保することが可能になる。従って、積分動作の繰り返し数を増加させることができる。従って、Ｓ／Ｎ比をさらに高めることができる。【００１０】
前段Ａ／Ｄ変換部は、複数のスイッチを制御することにより、折り畳み積分型のＡ／Ｄ変換動作を行う回路と巡回型のＡ／Ｄ変換動作とを行う回路とを相互に切替可能な第３回路を含み、第３回路は、アナログ信号又は第１残差アナログ信号を受ける共通入力と、共通入力に接続可能な共通前段容量と、共通前段容量に接続可能な反転入力を含む共通演算増幅器と、共通演算増幅器の出力に接続された共通出力と、共通演算増幅器の反転入力と出力との間に接続可能な共通帰還容量と、を含む共通ゲインステージを有し、折り畳み積分型のＡ／Ｄ変換動作は、共通前段容量がアナログ信号を格納する第１格納動作と、共通ゲインステージが演算値である第１残差アナログ信号を生成する第１演算動作と、を含み、第１格納動作では、共通前段容量が共通入力に接続されると共に、共通帰還容量が共通演算増幅器の出力と反転入力との間に接続され、第１演算動作では、共通前段容量が共通演算増幅器に接続されると共に、共通帰還容量が共通演算増幅器の出力と反転入力との間に接続され、巡回型のＡ／Ｄ変換動作は、共通前段容量が第１残差アナログ信号又は第２残差アナログ信号を格納する第２格納動作と、共通ゲインステージが演算値である第２残差アナログ信号を生成する第２演算動作と、を有し、第２格納動作では、共通前段容量が共通入力又は共通演算増幅器の出力に接続されると共に、共通帰還容量が共通入力又は共通演算増幅器の出力と反転入力との間に接続され、第２演算動作では、共通前段容量が共通演算増幅器に接続されると共に、共通帰還容量が共通演算増幅器の出力と反転入力との間に接続されてもよい。【００１１】
この構成によれば、前段Ａ／Ｄ変換部における第１Ａ／Ｄ変換部と第２Ａ／Ｄ変換部とが共通の回路により実現される。従って、前段Ａ／Ｄ変換部の回路面積を低減させることができる。【００１２】
後段Ａ／Ｄ変換部は、前段Ａ／Ｄ変換部からの演算値である第２残差アナログ信号と逐次変化する参照電圧と互いに比較する比較器を含み、比較器の出力に基づいて第３デジタル値を順次生成する逐次比較型のＡ／Ｄ変換回路であってもよい。このような構成によれば、後段Ａ／Ｄ変換部の消費電力をさらに低減できる。【００１３】
第１格納動作、第１演算動作、第２格納動作、及び、第２演算動作を制御するタイミング制御部をさらに備え、タイミング制御部は、第１格納動作と第１演算動作とが切り替わるタイミングを、第２格納動作の終期及び第２演算動作の終期から外すように制御してもよい。第１回路の動作により、ノイズが生じることがある。このような構成によれば、第２回路への動作に及ぼす当該ノイズの影響を抑制し得る。従って、第２回路から出力される第２デジタル値の精度の低下を抑制できる。さらに、第２残差アナログ信号の精度の低下を抑制できる。【００１４】
第２格納動作、及び、第２演算動作を制御するタイミング制御部をさらに備え、第２Ａ／Ｄ変換部は、少なくとも２個の第２回路を含み、タイミング制御部は、少なくとも２個の第２回路のうちの１個における第２回路の第２格納動作と第２演算動作とが切り替わるタイミングを、少なくとも２個の第２回路のうちの別の第２回路の第２格納動作の終期及び第２演算動作の終期から外すように制御してもよい。また、第２格納動作、及び、第２演算動作を制御するタイミング制御部をさらに備え、前段Ａ／Ｄ変換部は、少なくとも２個の第３回路を含み、タイミング制御部は、少なくとも２個の第３回路のうちの１個における第３回路の第２格納動作と第２演算動作とが切り替わるタイミングを、少なくとも２個の第３回路のうちの別の第３回路の第２格納動作の終期及び第２演算動作の終期から外すように制御してもよい。一の第２回路の動作により、ノイズが生じることがある。このような構成によれば、別の第２回路への動作に及ぼす当該ノイズの影響を抑制できる。従って、第２回路から出力される第２デジタル値の精度の低下を抑制できる。さらに、第２残差アナログ信号の精度の低下を抑制できる。【００１５】
第１格納動作及び第１演算動作を制御すると共に、後段Ａ／Ｄ変換部において第２残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部をさらに備え、タイミング制御部は、比較動作のタイミングを、第１格納動作の終期及び第１演算動作の終期から外すように制御してもよい。第１回路の動作により、ノイズが生じることがある。このような構成によれば、第３回路への動作に及ぼす当該ノイズの影響を抑制できる。従って、第３回路から出力される第３デジタル値の精度の低下を抑制できる。【００１６】
第２格納動作及び第２演算動作を制御すると共に、後段Ａ／Ｄ変換部において第２残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部をさらに備え、タイミング制御部は、比較動作のタイミングを、第２格納動作の終期及び第２演算動作の終期から外すように制御してもよい。第２回路の動作により、ノイズが生じることがある。このような構成によれば、第３回路への動作に及ぼす当該ノイズの影響を抑制できる。従って、第３回路から出力される第３デジタル値の精度の低下を抑制できる。
【発明の効果】
【００１７】
本開示の一形態に係るＡ／Ｄ変換器によれば、消費電力を抑えつつ高速化及びＳ／Ｎ比を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施形態に係るＡ／Ｄ変換器を有するＣＭＯＳイメージセンサの回路ブロックを示す図である。
【図２】図２は、Ａ／Ｄ変換器の回路ブロックを概略的に示す図である。
【図３】図３は、参照電圧発生部の回路図である。
【図４】図４は、第１Ａ／Ｄ変換部の回路図である。
【図５】図５の（ａ）部、図５の（ｂ）部、図５の（ｃ）部及び図５の（ｄ）部は、第１Ａ／Ｄ変換動作を説明するための回路図である。
【図６】図６は、第２Ａ／Ｄ変換部の回路図である。
【図７】図７の（ａ）部、図７の（ｂ）部及び図７の（ｃ）部は、第２Ａ／Ｄ変換動作を説明するための回路図である。
【図８】図８は、逐次比較型のＡ／Ｄ変換回路が適用された後段Ａ／Ｄ変換部の回路図である。
【図９】図９は、Ａ／Ｄ変換器の動作タイミングを示す図である。
【図１０】図１０は、変形例に係る後段Ａ／Ｄ変換部の回路図である。
【図１１】図１１は、別の変形例に係る後段Ａ／Ｄ変換部の回路図である。
【図１２】図１２は、変形例に係るＡ／Ｄ変換器の回路ブロックを概略的に示す図である。
【図１３】図１３は、変形例に係る参照電圧発生部の回路図である。
【図１４】図１４は、第３Ａ／Ｄ変換部の回路図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら本開示を実施するための形態を詳細に説明する。図面の説明において同一の要素には同一の符号を付す。また、重複する説明は省略する。
【００２０】
図１を用いて、ＣＭＯＳイメージセンサの構成を説明する。ＣＭＯＳイメージセンサは、実施形態に係るＡ／Ｄ変換器を有する。
【００２１】
図１は、ＣＭＯＳイメージセンサ１００の回路ブロックを示す。ＣＭＯＳイメージセンサ１００は、実施形態に係るＡ／Ｄ変換器１を有する。ＣＭＯＳイメージセンサ１００は、垂直シフトレジスタ１０１と、イメージアレイ１０２と、画素１０３と、アレイ１０４と、データレジスタ１０５と、水平シフトレジスタ１０６と、制御回路１０７と、を有する。垂直シフトレジスタ１０１は、制御信号Ｒｉ、Ｓｉ、ＴＸｉを提供する。制御信号Ｒｉ、Ｓｉ、ＴＸｉは、イメージアレイ１０２を構成する画素１０３に提供される。また、垂直シフトレジスタ１０１は、各画素１０３において得られた光電荷に基づく信号をＡ／Ｄ変換器１のアレイ１０４へ伝送する。アレイ１０４は、複数のＡ／Ｄ変換器１を含む。また、アレイ１０４は、各画素１０３の出力信号を並列処理する。制御回路１０７は、複数のＡ／Ｄ変換器１に並列に接続される。また、制御回路１０７は、Ａ／Ｄ変換器１の各種動作のタイミングを制御する制御信号を提供する。Ａ／Ｄ変換結果は、データレジスタ１０５に格納される。そして、Ａ／Ｄ変換結果は、水平走査によってＡ／Ｄ変換後に読み出される。当該水平走査は、水平シフトレジスタ１０６から出力される制御信号に従う。
【００２２】
Ａ／Ｄ変換器１は、イメージアレイ１０２に接続される。イメージアレイ１０２は、マトリクス状に配置された画素１０３を含む。画素１０３は、フォトダイオードＰＤｉと、センサ回路１０３ａと、増幅器１０３ｂとを有する。増幅器１０３ｂは、センサ回路１０３ａから提供されるセンサ信号を増幅する。画素１０３は、リセット信号を受けて内部状態を初期化する。この初期化の後に、画素１０３は、電気信号をアレイ１０４に提供する。当該電気信号は、フォトダイオードＰＤｉが受けた光に対応する。また、当該電気信号は、有意な信号成分とリセットノイズ等のノイズ成分とを有する。各画素１０３は、光を電荷に変換するためのフォトダイオードＰＤｉと、いくつかのＭＯＳ型のトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４と、を有する。また、制御信号ＴＸｉに従うトランジスタＴ１は、電荷の移動を制御する。制御信号Ｒｉに従うトランジスタＴ２は、電荷の初期化を制御する。制御信号Ｓｉに従うトランジスタＴ３は、画素の選択を制御する。トランジスタＴ４はトランジスタＴ１とトランジスタＴ２との接続点Ｊ１の電位に応答する。各画素１０３は、リセット動作に応答するリセットノイズを発生させる。また、各画素１０３の出力電圧は、画素ごとに固有の固定パターンノイズを含む。ランダムノイズは、Ａ／Ｄ変換器１の入力に接続される素子等により発生する。画素１０３の出力信号は、ノイズ成分を含む第１信号レベルの信号と、該ノイズ成分に重畳する信号成分を含む第２信号レベルの信号と、を含む。画素１０３の出力信号は、増幅器１０３ｂに接続された信号線を介してアレイ１０４に提供される。Ａ／Ｄ変換器１は、相関二重サンプリングを実行する。この動作により、Ａ／Ｄ変換器１は、画素１０３の出力信号からリセットレベルの成分を除く。その後、Ａ／Ｄ変換器１は、Ａ／Ｄ変換動作を行う。
【００２３】
Ａ／Ｄ変換器１の概略構成を説明する。図２は、Ａ／Ｄ変換器１の回路ブロックを概略的に示す。Ａ／Ｄ変換器１は、ＣＭＯＳイメージセンサ１００の出力信号をＮａ＋Ｎｂ＋Ｎｃ＝Ｎｔビット（Ｎａ、Ｎｂ、Ｎｃは２以上の整数）のデジタル値に変換する。Ａ／Ｄ変換器１の一次元アレイは、ＣＭＯＳイメージセンサ１００のカラムに配置される。一次元アレイを構成するＡ／Ｄ変換器１は、ＣＭＯＳイメージセンサ１００のカラム線ＣＯＬに接続される。Ａ／Ｄ変換器１は、カラム線ＣＯＬに接続された画素１０３の増幅器１０３ｂ（図１参照）の出力信号を処理する。Ａ／Ｄ変換器１は、ＣＭＯＳイメージセンサ１００の１本のカラムに接続される構成に限定されない。一個のＡ／Ｄ変換器１は、複数のカラムに接続されてもよい。複数のＡ／Ｄ変換器１は、１本のカラムに接続されてもよい。Ａ／Ｄ変換器１は、相関二重サンプリング回路（以下「ＣＤＳ回路２」という）と、前段Ａ／Ｄ変換部３と、後段Ａ／Ｄ変換部４と、タイミング制御部５と、参照電圧発生部１０と、を有する。前段Ａ／Ｄ変換部３は、第１Ａ／Ｄ変換部６（第１回路）と、第２Ａ／Ｄ変換部７（第２回路）と、を有する。
【００２４】
ＣＤＳ回路２は、イメージアレイ１０２に接続されると共に、第１Ａ／Ｄ変換部６に接続される。ＣＤＳ回路２は、カラム線ＣＯＬによってイメージアレイ１０２に接続される。ＣＤＳ回路２は、入力値ＶＩＮを生成する。入力値ＶＩＮは、画素１０３から提供された信号レベルからリセットレベルの成分を除いた値である。換言すると、ＣＤＳ回路２は、基準電位ＶＣＯＭを基準として信号レベルのオフセット調整を行う。オフセット調整によれば、入力値ＶＩＮの範囲を第１Ａ／Ｄ変換部６が受け入れ可能な範囲に収めることができる。従って、入力値ＶＩＮの飽和に起因するＡ／Ｄ変換動作の精度の低下を抑制できる。第１Ａ／Ｄ変換部６は、カラム線ＣＯＬからＣＤＳ回路２を経由して入力値ＶＩＮを受ける。入力値ＶＩＮは、アナログ信号である。また、第１Ａ／Ｄ変換部６は、第１デジタル値Ｄ１及び第１残差アナログ信号ＶＯＰＦを生成する。第１デジタル値Ｄ１は、アナログ信号を示す上位のＮａビットである。第２Ａ／Ｄ変換部７は、第１Ａ／Ｄ変換部６から第１残差アナログ信号を受ける。第２Ａ／Ｄ変換部７は、第２デジタル値Ｄ２及び第２残差アナログ信号ＶＯＰＣを生成する。第２デジタル値Ｄ２は、第１残差アナログ信号ＶＯＰＦを示す中位のＮｂビットである。後段Ａ／Ｄ変換部４は、第２Ａ／Ｄ変換部７から第２残差アナログ信号ＶＯＰＣを受ける。後段Ａ／Ｄ変換部４は、第３デジタル値Ｄ３を生成する。第３デジタル値Ｄ３は、第２残差アナログ信号ＶＯＰＣを示す下位のＮｃビットである。
【００２５】
ビット数Ｎａ、Ｎｂ、Ｎｃは様々な値をとり得る。後段のＡ／Ｄ変換部に要求される精度は、前段のＡ／Ｄ変換部に要求される精度よりも低くてもよい。従って、後段側のＡ／Ｄ変換部が生成するデジタル値のビット数を多くすることにより、全体の消費電力を低減できる。例えば、ビット数は、Ｎａ＝３、Ｎｂ＝６、Ｎｃ＝３であってもよい。第１Ａ／Ｄ変換部６によって生成された第１デジタル値Ｄ１、第２Ａ／Ｄ変換部７によって生成された第２デジタル値Ｄ２及び後段Ａ／Ｄ変換部４によって生成された第３デジタル値Ｄ３は、データ変換回路９ａ、９ｂ、９ｃを介してデータレジスタ１０５（図１参照）に出力される。データ変換回路９ａは、第１Ａ／Ｄ変換部６から出力された第１デジタル値Ｄ１と、第２Ａ／Ｄ変換部７から出力された第２デジタル値Ｄ２と、を合成する。そして、データ変換回路９ａは、合成値をデータ変換回路９ｂに出力する。データ変換回路９ｂは、第１デジタル値Ｄ１及び第２デジタル値Ｄ２と、後段Ａ／Ｄ変換部４から出力された第３デジタル値Ｄ３と、を合成する。そして、データ変換回路９ｂは、合成値をデータ変換回路９ｃに出力する。データ変換回路９ｃは、冗長表現のデジタル値を非冗長表現に変換する。冗長表現のデジタル値は、データ変換回路９ｂから出力されたデジタル値に含まれる。そして、データ変換回路９ｃは、非冗長表現に変換されたデジタル値を出力する。本実施形態では、第１Ａ／Ｄ変換部６から出力される第１デジタル値Ｄ１及び第２Ａ／Ｄ変換部７から出力される第２デジタル値Ｄ２は、３値をとる冗長表現である。従って、それらのデジタル値は、非冗長表現に変換された後に、出力される。
【００２６】
タイミング制御部５は、制御回路１０７から制御信号を受ける。タイミング制御部５は、第１Ａ／Ｄ変換部６と第２Ａ／Ｄ変換部７と後段Ａ／Ｄ変換部４とに制御信号を提供する。タイミング制御部５の詳細は、後述する。
【００２７】
ＣＤＳ回路２は、演算増幅器１１と、キャパシタ１２、１３と、スイッチ１５と、を有する。キャパシタ１２は、カラム線ＣＯＬに接続されると共に、演算増幅器１１の反転入力に接続される。キャパシタ１３は、演算増幅器１１の反転入力に接続されると共に、演算増幅器１１の出力に接続される。スイッチ１５は、演算増幅器１１の反転入力に接続されると共に、演算増幅器１１の出力に接続される。演算増幅器の非反転入力は、基準電位線ＬＣＯＭに接続される。演算増幅器の非反転入力は、基準電位ＶＣＯＭを受ける。
【００２８】
ＣＤＳ回路２は、スイッチ１５により演算増幅器１１の反転入力を出力に接続する。この接続により、ＣＤＳ回路２は、キャパシタ１２にリセットレベルＶＲをホールドする。その後、ＣＤＳ回路２は、スイッチ１５を遮断する。これらの動作により、ＣＤＳ回路２は、入力値ＶＩＮを生成する。入力値ＶＩＮは、信号レベルとリセットレベルとの差分である。
【００２９】
参照電圧発生部１０は、第１変換参照電圧ＶＲＣＨを生成する。また、参照電圧発生部１０は、第２変換参照電圧ＶＲＣＬを生成する。第１変換参照電圧ＶＲＣＨは、第１Ａ／Ｄ変換部６のサブＡ／Ｄ変換回路２２（図４参照）に提供される。第２変換参照電圧ＶＲＣＬは、第２Ａ／Ｄ変換部７のサブＡ／Ｄ変換回路４２（図６参照）に提供される。参照電圧発生部１０は、サブＡ／Ｄ変換回路２２のコンパレータ２２ａ（図４参照）に第１変換参照電圧ＶＲＣＨを提供する。参照電圧発生部１０は、サブＡ／Ｄ変換回路４２（図４参照）のコンパレータ４２ａに第１変換参照電圧ＶＲＣＨを提供する。また、参照電圧発生部１０は、コンパレータ４２ｂに第２変換参照電圧ＶＲＣＬを提供する。
【００３０】
図３に示されるように、参照電圧発生部１０は、第１基準参照電圧ＶＲＨに基づき、第１変換参照電圧ＶＲＣＨを生成する。また、参照電圧発生部１０は、第２基準参照電圧ＶＲＬに基づき、第２変換参照電圧ＶＲＣＬを生成する。なお、第１基準参照電圧ＶＲＨは、基準電圧源３５から提供される。また、第２基準参照電圧ＶＲＬは、基準電圧源３６から提供される。
【００３１】
図３に示された参照電圧発生部１０は、第１Ａ／Ｄ変換部６が折り畳み積分型Ａ／Ｄ変換動作を行うとき、第１変換参照電圧ＶＲＣＨとして電圧ＶＲＣ１Ｈを提供する。一方、参照電圧発生部１０は、第２Ａ／Ｄ変換部７が巡回型Ａ／Ｄ変換動作を行うとき、第１変換参照電圧ＶＲＣＨとして電圧ＶＲＣ２Ｈを提供する。また、参照電圧発生部１０は、第２Ａ／Ｄ変換部７が巡回型Ａ／Ｄ変換動作を行うとき、第２変換参照電圧ＶＲＣＬとして電圧ＶＲＣ２Ｌを提供する。
【００３２】
折り畳み積分型Ａ／Ｄ変換動作を行うとき、参照電圧発生部１０が提供する第１変換参照電圧ＶＲＣＨは、第１基準参照電圧ＶＲＨと第２基準参照電圧ＶＲＬとの間の中央値である。また、巡回型Ａ／Ｄ変換動作を行うときに、参照電圧発生部１０が提供する第１変換参照電圧ＶＲＣＨは、以下の式により表される電圧ＶＲＣ２Ｈである。また、巡回型Ａ／Ｄ変換動作を行うとき、参照電圧発生部１０が提供する第２変換参照電圧ＶＲＣＬは、以下の式により表される電圧ＶＲＣ２Ｌである。
ＶＲＣ２Ｈ＝（５ＶＲＨ＋３ＶＲＬ）／８
ＶＲＣ２Ｌ＝（３ＶＲＨ＋５ＶＲＬ）／８
【００３３】
図４は、第１Ａ／Ｄ変換部６の回路図である。第１Ａ／Ｄ変換部６は、いわゆる折り畳み積分型（フォールディング積分型、ＦＩ型）のＡ／Ｄ変換動作を行う。第１Ａ／Ｄ変換部６は、入力６ａ（第１入力）と、出力６ｂ（第１出力）と、ゲインステージ２１（第１ゲインステージ）と、サブＡ／Ｄ変換回路２２と、論理回路２３と、Ｄ／Ａ変換回路２４と、を有する。
【００３４】
ゲインステージ２１は、演算動作及び格納動作を行う。ゲインステージ２１は、入力２１ａと、出力２１ｂと、シングルエンド型の演算増幅器２７（第１演算増幅器）と、キャパシタ２８、２９と、を有する。入力２１ａは、入力６ａから入力値ＶＩＮを受ける。入力値ＶＩＮは、ディジタル値に変換されるアナログ信号である。出力２１ｂは、演算値である第１残差アナログ信号ＶＯＰＦを出力６ｂへ提供する。ゲインステージ２１は、演算動作を行うとき、演算増幅器２７及びキャパシタ２８、２９により第１残差アナログ信号ＶＯＰＦを生成する。ゲインステージ２１は、格納動作を行うとき、入力値ＶＩＮをキャパシタ２８、２９に保持する。
【００３５】
演算増幅器２７は、反転入力と、非反転入力と、出力と、を有する。演算増幅器２７の出力から提供される信号の位相は、反転入力に与えられた信号の位相に対して反転する。演算増幅器２７の非反転入力は、基準電位線ＬＣＯＭに接続される。従って、演算増幅器２７の非反転入力は、基準電位ＶＣＯＭを受ける。
【００３６】
キャパシタ２８、２９は、各種の信号値の格納及び演算のための容量である。第１前段容量であるキャパシタ２８は、入力２１ａと演算増幅器２７の反転入力とに対して接続可能である。第１帰還容量であるキャパシタ２９は、演算増幅器２７の出力に接続されると共に、演算増幅器２７の反転入力に接続される。
【００３７】
キャパシタ２９の容量Ｃ２は、キャパシタ２８の容量Ｃ１ａより大きい。このような容量Ｃ１ａによれば、入力値ＶＩＮは、容量比（Ｃ１ａ／Ｃ２）に基づいて減衰される。従って、第１残差アナログ信号ＶＯＰＦの電圧範囲は、容量比（Ｃ１ａ／Ｃ２）に従って小さくなる。第１残差アナログ信号ＶＯＰＦは、折り畳み積分型のＡ／Ｄ変換動作の出力値である。一例として、キャパシタ２９の容量Ｃ２は、キャパシタ２８の容量Ｃ１ａの２倍である。すなわち、Ｃ１ａ＝１／２×Ｃ２である。このようなキャパシタ２８、２９を含む第１Ａ／Ｄ変換部６は、入力値ＶＩＮの電圧を１／２に減衰する。そして、第１Ａ／Ｄ変換部６は、減衰された入力値ＶＩＮを利用して格納動作及び積分動作を行う。従って、第１残差アナログ信号ＶＯＰＦの電圧範囲は、キャパシタ２８、２９の容量比（Ｃ１ａ／Ｃ２）に従って１／２となる。これにより、第１Ａ／Ｄ変換部６は、巡回型のＡ／Ｄ変換動作を行う第２Ａ／Ｄ変換部７に対して、シングルエンド構成の第２Ａ／Ｄ変換部７に適した入力電圧を提供する。
【００３８】
ゲインステージ２１は、複数のスイッチ３０、３１、３２、３４を有する。スイッチ３０は、入力２１ａをキャパシタ２８の一端に接続する。スイッチ３１は、キャパシタ２８の他端を基準電位線ＬＣＯＭに接続する。スイッチ３２は、キャパシタ２８の他端を演算増幅器２７の反転入力に接続する。スイッチ３４は、演算増幅器２７の出力を反転入力に接続する。なお、図４に示されるスイッチ３０、３１、３２、３４の配置は一例である。スイッチ３０、３１、３２、３４は、タイミング制御部５において生成される制御信号φ１、φ２、φ３、φＲ、φＳａにより制御される。
【００３９】
サブＡ／Ｄ変換回路２２は、第１残差アナログ信号ＶＯＰＦに基づき、第１変換参照電圧ＶＲＣＨに応じて第１デジタル値Ｄ１を生成する。第１残差アナログ信号ＶＯＰＦは、ゲインステージ２１の出力２１ｂから提供された演算値である。サブＡ／Ｄ変換回路２２は、例えばコンパレータ２２ａを有する。コンパレータ２２ａの出力は、少なくとも論理回路２３に接続される。
【００４０】
サブＡ／Ｄ変換回路２２は、コンパレータ２２ａを用いて１ビットの第１デジタル値Ｄ１を生成する。コンパレータ２２ａは、第１残差アナログ信号ＶＯＰＦと第１変換参照電圧ＶＲＣＨと比較する。比較の結果、コンパレータ２２ａは、下記式に従って比較結果信号であるビット（Ｂ１）を生成する。
ＶＯＰＦ≧ＶＲＣＨのとき  Ｂ１＝１
ＶＯＰＦ＜ＶＲＣＨのとき  Ｂ１＝０
【００４１】
論理回路２３は、第１デジタル値Ｄ１に応じた制御信号ＶＣＯＮＴ＿Ｆを生成する。制御信号ＶＣＯＮＴ＿Ｆは、例えばφＤＨ＿Ｆ、φＤＬ＿Ｆ、φＤＳ＿Ｆを含む。論理回路２３は、コンパレータ２２ａの出力に接続されると共に、Ｄ／Ａ変換回路２４に接続される。論理回路２３は、Ｄ／Ａ変換回路２４に制御信号ＶＣＯＮＴ＿Ｆを提供する。
【００４２】
Ｄ／Ａ変換回路２４は、第１基準参照電圧ＶＲＨ及び第２基準参照電圧ＶＲＬの少なくともいずれかをゲインステージ２１に提供する。第１基準参照電圧ＶＲＨ及び第２基準参照電圧ＶＲＬの選択は、制御信号ＶＣＯＮＴ＿Ｆに基づく。Ｄ／Ａ変換回路２４は、基準電圧源３５、３６に接続される。基準電圧源３５は、第１基準参照電圧ＶＲＨを提供する。基準電圧源３６は、第２基準参照電圧ＶＲＬを提供する。
【００４３】
Ｄ／Ａ変換回路２４の出力電圧をＶＤＡ１とする。Ｄ／Ａ変換回路２４は、制御信号ＶＣＯＮＴ＿Ｆに応じて、以下のように動作する。制御信号ＶＣＯＮＴ＿Ｆは、サブＡ／Ｄ変換回路２２からの第１デジタル値Ｄ１に基づく。
条件（Ｄ＝１）が満たされるとき：ＶＤＡ１＝ＶＲＨ
条件（Ｄ＝０）が満たされるとき：ＶＤＡ１＝ＶＲＬ
【００４４】
Ｄ／Ａ変換回路２４は、出力２４ａと、スイッチ回路３７と、を有する。出力２４ａは、キャパシタ２８の一端に接続される。スイッチ回路３７は、スイッチ３７ａ、３７ｂ、３７ｃを有する。スイッチ回路３７は、スイッチ３７ａを導通させ、且つ、スイッチ３７ｂ、３７ｃを非導通とする。この接続構成により、スイッチ回路３７は、第１基準参照電圧ＶＲＨを出力２４ａに提供する。また、スイッチ回路３７は、スイッチ３７ａを非導通とし、且つ、スイッチ３７ｂ、３７ｃを導通させる。この接続構成により、スイッチ回路３７は、第２基準参照電圧ＶＲＬを出力２４ａに提供する。
【００４５】
スイッチ回路３７の動作は、制御信号ＶＣＯＮＴ＿Ｆに従う。具体的には、スイッチ３７ａ、３７ｂ、３７ｃの開閉動作は、それぞれ、論理回路２３から提供される制御信号φＤＨ＿Ｆ、φＤＬ＿Ｆ、φＤＳ＿Ｆによって制御される。従って、第１デジタル値Ｄ１は、動作させるべき制御信号φＤＨ＿Ｆ、φＤＬ＿Ｆ、φＤＳ＿Ｆを決定する。
【００４６】
第１Ａ／Ｄ変換部６が行う第１Ａ／Ｄ変換動作を説明する。第１Ａ／Ｄ変換部６は、入力信号の標本化（格納、サンプリング）と標本値の積分（演算動作）とを繰り返し行う。第１Ａ／Ｄ変換動作は、折り畳み積分型の動作である。折り畳み積分型の動作は、アナログ信号である入力値ＶＩＮから第１デジタル値Ｄ１を得るために行われる。
【００４７】
図５の（ａ）部、図５の（ｂ）部、図５の（ｃ）部及び図５の（ｄ）部は、第１Ａ／Ｄ変換動作を説明するための回路図である。第１Ａ／Ｄ変換動作を行うとき、前述したように、サブＡ／Ｄ変換回路２２は、コンパレータ２２ａを用いて第１デジタル値Ｄ１を生成する。
【００４８】
図５の（ａ）部に示されるように、ゲインステージ２１は、第１初期格納ステップとしての第１格納動作を行う。第１初期格納ステップにおいて、ゲインステージ２１は、入力２１ａを介して受けた入力値ＶＩＮをキャパシタ２８に格納する。具体的には、ゲインステージ２１は、入力２１ａにキャパシタ２８を接続すると共に、基準電位線ＬＣＯＭにキャパシタ２８を接続する。ゲインステージ２１は、演算増幅器２７の出力を反転入力に接続する。
【００４９】
上記回路構成は、制御信号（φＤＨ＿Ｆ＝０、φＤＬ＿Ｆ＝０、φＤＳ＿Ｆ＝０）及び制御信号（φ１＝１、φ２＝０、φＲ＝１、φＳａ＝１）により実現される。これら制御信号によれば、スイッチ３１、３４、３０は導通とされる。また、スイッチ３７ａ、３７ｂ、３７ｃ、３２は非導通とされる。このとき、キャパシタ２８に蓄積される電荷（Ｑ１ａ）は、下記式（１）により示される。
【数１】
2018088476.tif 000003
【００５０】
第１初期格納動作ステップに引き続き、第１Ａ／Ｄ変換部６は、第１演算ステップとしての第１演算動作を行う（図５の（ｂ）部又は図５の（ｃ）部参照）。第１演算ステップにおいて、ゲインステージ２１は、演算増幅器２７の出力に第１残差アナログ信号ＶＯＰＦを生成する。具体的には、ゲインステージ２１は、スイッチ３０を遮断する。この構成により、入力２１ａとキャパシタ２８との接続が解除される。ゲインステージ２１は、スイッチ３４を遮断する。この構成により、演算増幅器２７の出力と反転入力との接続が解除される。ゲインステージ２１は、キャパシタ２８をＤ／Ａ変換回路２４の出力２４ａに接続すると共に、キャパシタ２８を演算増幅器２７の反転入力に接続する。また、ゲインステージ２１は、コンパレータ２２ａからの第１デジタル値Ｄ１に応じて、キャパシタ２８に第１基準参照電圧ＶＲＨ又は第２基準参照電圧ＶＲＬを提供する。
【００５１】
上記回路構成は、制御信号（φ１＝０、φ２＝１、φＲ＝０、φＳａ＝０）により実現される。この制御信号によれば、スイッチ３２は導通とされ、スイッチ３０、３１、３４は非導通とされる。また、条件（Ｄ＝１）が満たされるとき、スイッチ３７ａは導通とされ、スイッチ３７ｂ、３７ｃは非導通とされる。従って、キャパシタ２８に第１基準参照電圧ＶＲＨが提供される。一方、条件（Ｄ＝０）が満たされるとき、スイッチ３７ｂ、３７ｃは導通とされ、スイッチ３７ａは非導通とされる。従って、キャパシタ２８に第２基準参照電圧ＶＲＬが提供される。
【００５２】
続いて、ゲインステージ２１は、第１格納ステップとしての第１格納動作を行う（図５の（ｄ）部参照）。第１格納ステップでは、第１残差アナログ信号ＶＯＰＦをキャパシタ２９に保持した状態を保つ。さらに、ゲインステージ２１の入力２１ａから提供される入力値ＶＩＮをキャパシタ２８に格納する。具体的には、ゲインステージ２１は、キャパシタ２８を入力２１ａに接続すると共に、キャパシタ２８を基準電位線ＬＣＯＭに接続する。なお、第１初期格納ステップの回路構成（図５の（ａ）部参照）に対して、演算増幅器２７の出力を反転入力に接続しない点が相違している。つまり、スイッチ３４は非導通である。
【００５３】
上記回路構成は、制御信号（φＤＨ＿Ｆ＝０、φＤＬ＿Ｆ＝０、φＤＳ＿Ｆ＝０）及び制御信号（φ１＝１、φ２＝０、φＲ＝０、φＳａ＝１）により実現される。これら制御信号によれば、スイッチ３１、３０は導通とされ、スイッチ３７ａ、３７ｂ、３７ｃ、３２、３４は非導通とされる。
【００５４】
次に、ゲインステージ２１は、折り畳み積分型のＡ／Ｄ変換ステップを所定回数繰り返して実施する。このＡ／Ｄ変換ステップは、ｎ回目の第１演算ステップ及びｎ回目の第１格納ステップを含む。また、このＡ／Ｄ変換ステップは、第１デジタル値Ｄ１（ｎ−１）に基づき、図５の（ｂ）部及び図５の（ｃ）部に示される第１演算動作のいずれかを選択しながら行われる。折り畳み積分型のＡ／Ｄ変換ステップにおいて、第１演算ステップ及び第１格納ステップをＭ回繰り返すサンプリング及び積分を行ったとき、第１残差アナログ信号ＶＯＰＦは、式（２Ａ）、（２Ｂ）により示される。
【数２】
2018088476.tif 000004
【００５５】
式（２Ａ）の右辺第２項に示されるように、折り畳み積分型のＡ／Ｄ変換動作では、Ｍ回のサンプリングを行う。この動作は、入力信号である入力値ＶＩＮに１／２のゲインを乗算する演算を含む。その結果、Ａ／Ｄ変換の出力信号（第１残差アナログ信号ＶＯＰＦ）の振幅範囲は、入力信号の振幅範囲と同じである。
【００５６】
第２Ａ／Ｄ変換部７の構成について説明する。図６は、第２Ａ／Ｄ変換部７の回路図である。第２Ａ／Ｄ変換部７は、いわゆる巡回型（サイクリック型）のＡ／Ｄ変換動作を行う。第２Ａ／Ｄ変換部７は、入力７ａ（第２入力）と、出力７ｂ（第２出力）と、ゲインステージ４１（第２ゲインステージ）と、サブＡ／Ｄ変換回路４２と、論理回路４３と、Ｄ／Ａ変換回路４４と、を有する。
【００５７】
ゲインステージ４１は、演算動作及び格納動作を行う。ゲインステージ４１は、入力４１ａと、出力４１ｂと、シングルエンド型の演算増幅器４７（第２演算増幅器）と、キャパシタ４８、４９、５０と、を有する。入力４１ａは、第１Ａ／Ｄ変換部６から入力７ａを介して第１残差アナログ信号ＶＯＰＦを受ける。出力４１ｂは、演算値である第２残差アナログ信号ＶＯＰＣを出力７ｂへ提供する。ゲインステージ４１は、第１残差アナログ信号ＶＯＰＦ又は第２残差アナログ信号ＶＯＰＣに基づいて別の第２残差アナログ信号ＶＯＰＣを生成する。ゲインステージ４１における演算動作では、ゲインステージ４１は、演算増幅器４７及びキャパシタ４８、４９、５０に基づいて第２残差アナログ信号ＶＯＰＣを生成する。格納動作では、第１残差アナログ信号ＶＯＰＦ又は第２残差アナログ信号ＶＯＰＣをキャパシタ４８、４９に保持する。
【００５８】
演算増幅器４７は、反転入力と、非反転入力と、出力と、を有する。演算増幅器４７の出力から提供される信号の位相は、反転入力に与えられた信号の位相に対して反転する。演算増幅器４７の非反転入力は、基準電位線ＬＣＯＭに接続される。従って、演算増幅器４７の非反転入力は、基準電位ＶＣＯＭを受ける。
【００５９】
キャパシタ４８、４９、５０は、各種の信号値の格納動作及び演算動作のための容量である。第２前段容量であるキャパシタ４８、４９は、演算増幅器４７の反転入力及び／または基準電位線ＬＣＯＭに対して接続可能である。また、第２帰還容量であるキャパシタ５０は、演算増幅器４７の出力に接続可能であると共に、演算増幅器４７の反転入力に接続可能である。
【００６０】
ゲインステージ４１は、複数のスイッチ４５、５１、５２ａ、５２ｂ、５２ｃ、５３、５４、５５、５６を有する。なお、図６に示されるスイッチ４５、５１、５２ａ、５２ｂ、５２ｃ、５３、５４、５５、５６の配置は一例である。スイッチ４５、５１、５２ａ、５２ｂ、５２ｃ、５３、５４、５５、５６の開閉動作は、タイミング制御部５において生成される制御信号に従う。
【００６１】
サブＡ／Ｄ変換回路４２は、第１変換参照電圧ＶＲＣＨ及び第２変換参照電圧ＶＲＣＬに応じて第２デジタル値Ｄ２を生成する。この生成動作は、ゲインステージ４１の入力４１ａから提供された第１残差アナログ信号ＶＯＰＦに基づく。また、この生成動作は、ゲインステージ４１の出力４１ｂから提供された第２残差アナログ信号ＶＯＰＣに基づく。サブＡ／Ｄ変換回路４２は、例えば２個のコンパレータ４２ａ、４２ｂを有する。コンパレータ４２ａの出力は、少なくとも論理回路４３に接続される。コンパレータ４２ｂの出力は、少なくとも論理回路４３に接続される。
【００６２】
サブＡ／Ｄ変換回路４２は、コンパレータ４２ａ、４２ｂを用いて２ビットの第２デジタル値Ｄ２を生成する。コンパレータ４２ａは、第１残差アナログ信号ＶＯＰＦと第１変換参照電圧ＶＲＣＨとを比較する。その結果、コンパレータ４２ａは、比較結果信号Ｂ１を提供する。また、コンパレータ４２ａは、第２残差アナログ信号ＶＯＰＣと第１変換参照電圧ＶＲＣＨとを比較する。その結果、コンパレータ４２ａは、比較結果信号Ｂ１を提供する。コンパレータ４２ｂは、第１残差アナログ信号ＶＯＰＦと第２変換参照電圧ＶＲＣＬとを比較する。その結果、コンパレータ４２ｂは、比較結果信号Ｂ０を提供する。また、コンパレータ４２ｂは、第２残差アナログ信号ＶＯＰＣと第２変換参照電圧ＶＲＣＬとを比較する。その結果、コンパレータ４２ｂは、比較結果信号Ｂ０を提供する。第２デジタル値Ｄ２は、例えば２ビット（Ｂ０、Ｂ１）である、第２デジタル値Ｄ２の各ビット（Ｂ０、Ｂ１）は、「１」または「０」をとる。一巡回ごとの第２デジタル値Ｄ２は、ビット（Ｂ０、Ｂ１）の組み合わせに応じて、第１値（Ｄ２＝０）、第２値（Ｄ２＝１）又は第３値（Ｄ２＝２）をとる。一例として、サブＡ／Ｄ変換回路４２は、下記式に従って第２デジタル値Ｄ２を生成する。
ＶＲＣＬ＞ＶＯＰＣのとき                                      ：Ｄ２＝０
ＶＲＣＨ≧ＶＯＰＣ≧ＶＲＣＬのとき              ：Ｄ２＝１
ＶＯＰＣ＞ＶＲＣＨのとき                                      ：Ｄ２＝２
【００６３】
サブＡ／Ｄ変換回路４２は、ゲインステージ４１の入力値である第１残差アナログ信号ＶＯＰＦと第１変換参照電圧ＶＲＣＨとを比較する。また、サブＡ／Ｄ変換回路４２は、第１残差アナログ信号ＶＯＰＦと第２変換参照電圧ＶＲＣＬと比較する。さらに、サブＡ／Ｄ変換回路４２は、ゲインステージ４１の演算値である第２残差アナログ信号ＶＯＰＣと第１変換参照電圧ＶＲＣＨとを比較する。また、サブＡ／Ｄ変換回路４２は、第２残差アナログ信号ＶＯＰＣと第２変換参照電圧ＶＲＣＬと比較する。サブＡ／Ｄ変換回路４２は、これらの比較動作によって、冗長コード（３値のデジタル信号）を生成する。そして、ゲインステージ４１は、第２残差アナログ信号ＶＯＰＣを生成する。第２残差アナログ信号ＶＯＰＣは、生成された第２デジタル値Ｄ２に応じて次回の巡回で用いられる。
【００６４】
論理回路４３は、第２デジタル値Ｄ２に基づいて制御信号ＶＣＯＮＴ＿Ｃを生成する。制御信号ＶＣＯＮＴ＿Ｃは、例えばφＤＨ＿Ｃ、φＤＬ＿Ｃ、φＤＳ＿Ｃを含む。論理回路４３は、コンパレータ４２ａ、４２ｂの出力に接続される。また、論理回路４３は、Ｄ／Ａ変換回路４４に接続される。論理回路４３は、制御信号ＶＣＯＮＴ＿ＣをＤ／Ａ変換回路４４に提供する。論理回路４３は、サブＡ／Ｄ変換回路４２から２ビット（Ｂ０、Ｂ１）を含む第２デジタル値Ｄ２を受ける。論理回路４３は、第２デジタル値Ｄ２に基づいて制御信号ＶＣＯＮＴ＿Ｃを生成する。必要な場合には、サブＡ／Ｄ変換回路４２は、例えば１つのコンパレータを時分割で用いて、第２残差アナログ信号ＶＯＰＣを基準信号と比較する。そして、サブＡ／Ｄ変換回路４２は、比較結果を示す信号Ｂ１、Ｂ０を提供する。
【００６５】
Ｄ／Ａ変換回路４４は、第１基準参照電圧ＶＲＨ及び第２基準参照電圧ＶＲＬの少なくともいずれか一方をゲインステージ４１に提供する。具体的には、Ｄ／Ａ変換回路４４は、第１基準参照電圧ＶＲＨ及び第２基準参照電圧ＶＲＬの少なくともいずれか一方をキャパシタ４８に提供する。Ｄ／Ａ変換回路４４は、第１基準参照電圧ＶＲＨ及び第２基準参照電圧ＶＲＬの少なくともいずれか一方をキャパシタ４９に提供する。提供する第１基準参照電圧ＶＲＨ及び第２基準参照電圧ＶＲＬの選択は、制御信号ＶＣＯＮＴ＿Ｃに基づく。Ｄ／Ａ変換回路４４は、基準電圧源３５、３６に接続される。基準電圧源３５は、第１基準参照電圧ＶＲＨを提供する。基準電圧源３６は、第２基準参照電圧ＶＲＬを提供する。
【００６６】
Ｄ／Ａ変換回路４４の出力４４ａは、出力電圧ＶＤＡ２ａを提供する。Ｄ／Ａ変換回路４４の出力４４ｂは、出力電圧ＶＤＡ２ｂを提供する。Ｄ／Ａ変換回路４４は、制御信号ＶＣＯＮＴ＿Ｃに応じて、以下のように動作する。制御信号ＶＣＯＮＴ＿Ｃは、サブＡ／Ｄ変換回路４２から提供される第２デジタル値Ｄ２に基づく。
条件（Ｄ＝２）が満たされるとき：ＶＤＡ２ａ、ＶＤＡ２ｂ＝ＶＲＨ
条件（Ｄ＝１）が満たされるとき：ＶＤＡ２ａ＝ＶＲＨ、ＶＤＡ２ｂ＝ＶＲＬ
条件（Ｄ＝０）が満たされるとき：ＶＤＡ２ａ、ＶＤＡ２ｂ＝ＶＲＬ
第２Ａ／Ｄ変換部７は、キャパシタ４８にＤ／Ａ変換回路４４の第１電圧信号を提供する。また第２Ａ／Ｄ変換部７は、キャパシタ４９にＤ／Ａ変換回路４４の第２電圧信号を提供する。その結果、２種類の電圧信号は、キャパシタ４８、４９を介して合成される。
【００６７】
Ｄ／Ａ変換回路４４は、出力４４ａ、４４ｂと、スイッチ回路５７と、を有する。出力４４ａは、キャパシタ４８の一端に接続可能である。出力４４ｂは、キャパシタ４９の一端に接続可能である。スイッチ回路５７は、スイッチ５７ａ、５７ｂ、５７ｃを有する。スイッチ回路５７は、条件（Ｄ＝２）が満たされるとき、スイッチ５７ａ、５７ｃを導通させ、スイッチ５７ｂを非導通とする。この接続構成によれば、スイッチ回路５７は、第１基準参照電圧ＶＲＨを出力４４ａ、４４ｂに提供する。スイッチ回路５７は、条件（Ｄ＝１）が満たされるとき、スイッチ５７ａ、５７ｂを導通させ、スイッチ５７ｃを非導通とする。この接続構成によれば、スイッチ回路５７は、第１基準参照電圧ＶＲＨを出力４４ａに提供する。また、スイッチ回路５７は、第２基準参照電圧ＶＲＬを出力４４ｂに提供する。スイッチ回路５７は、条件（Ｄ＝０）が満たされるとき、スイッチ５７ｂ、５７ｃを導通させ、スイッチ５７ａを非導通とする。この接続構成によれば、スイッチ回路５７は、第２基準参照電圧ＶＲＬを出力４４ａ、４４ｂに提供する。
【００６８】
スイッチ回路５７の動作は、制御信号ＶＣＯＮＴ＿Ｃに従う。具体的には、スイッチ５７ａの開閉動作は、論理回路４３から提供される制御信号φＤＨ＿Ｃに従う。スイッチ５７ｂの開閉動作は、論理回路４３から提供される制御信号φＤＬ＿Ｃに従う。スイッチ５７ｃの開閉動作は、論理回路４３から提供される制御信号φＤＳ＿Ｃに従う。従って、第２デジタル値Ｄ２は、動作させるべき制御信号φＤＨ＿Ｃ、φＤＬ＿Ｃ、φＤＳ＿Ｃを決定する。
【００６９】
次に、第２Ａ／Ｄ変換部７が行う第２Ａ／Ｄ変換動作を説明する。第２Ａ／Ｄ変換動作は、巡回型のＡ／Ｄ変換動作である。この巡回型のＡ／Ｄ変換動作では、アナログ値である第１残差アナログ信号ＶＯＰＦ又は第２残差アナログ信号ＶＯＰＣから第２デジタル値Ｄ２を得る。第２Ａ／Ｄ変換動作では、まず、第２Ａ／Ｄ変換部７が必要な回数の巡回動作を行う。その後、第２Ａ／Ｄ変換部７は、第２残差アナログ信号ＶＯＰＣを後段Ａ／Ｄ変換部４に提供する。この演算動作では、ゲインステージ４１は、演算増幅器４７及びキャパシタ４８、４９、５０の動作により第２残差アナログ信号ＶＯＰＣを生成する。
【００７０】
図７の（ａ）部、図７の（ｂ）部及び図７の（ｃ）部は、第２Ａ／Ｄ変換動作を説明するための回路図である。第２Ａ／Ｄ変換動作を行うとき、前述したように、サブＡ／Ｄ変換回路４２は、２個のコンパレータ４２ａ、４２ｂを用いて第２デジタル値Ｄ２を生成する。
【００７１】
ゲインステージ４１は、第２初期格納ステップとしての第２格納動作を行う（図７の（ａ）部参照）。このステップでは、ゲインステージ４１の入力４１ａを介して受けた第１残差アナログ信号ＶＯＰＦをキャパシタ４８、４９、５０に格納する。具体的には、ゲインステージ４１は、キャパシタ４８、４９、５０を入力４１ａにそれぞれ接続すると共に、キャパシタ４８、４９、５０を演算増幅器４７の反転入力にそれぞれ接続する。ゲインステージ４１は、演算増幅器４７の出力を反転入力に接続する。ゲインステージ４１は、キャパシタ５０から演算増幅器４７の出力を分離する。ゲインステージ４１は、演算増幅器４７の出力を反転入力に接続する。ゲインステージ４１は、演算増幅器４７の非反転入力を基準電位線ＬＣＯＭに接続する。
【００７２】
上記回路構成は、制御信号（φＤＨ＿Ｃ＝０、φＤＬ＿Ｃ＝０、φＤＳ＿Ｃ＝０）及び制御信号（φ３ｂ＝１、φＳｂ＝１、φＤＳｂ＝１、φＤＨｂ＝０、φＤＬｂ＝０、φ１ｂ＝０、φ２ｂ＝１、φＲｂ＝１、φ４ｂ＝０）により実現される。これら制御信号によれば、Ｄ／Ａ変換回路４４のスイッチ５７ａ、５７ｂ、５７ｃは、非導通とされる。ゲインステージ４１のスイッチ４５、５１、５２ａ、５３、５５は、導通とされる。ゲインステージ４１のスイッチ５２ｂ、５２ｃ、５４、５６は非導通とされる。
【００７３】
ゲインステージ４１は、演算増幅器４７の反転入力と出力とが導通されるとき、演算増幅器４７の出力に基準電位ＶＣＯＭを発生する。この接続において、サブＡ／Ｄ変換回路４２は、当初の第１残差アナログ信号ＶＯＰＦを受ける。そして、サブＡ／Ｄ変換回路４２は、第２デジタル値Ｄ２を生成する。第２デジタル値Ｄ２は、論理回路４３に提供される。論理回路４３は、Ｄ／Ａ変換回路４４を制御する制御信号ＶＣＯＮＴ＿Ｃを生成する。
【００７４】
第２初期格納ステップに引き続き、第２Ａ／Ｄ変換部７は、第２演算ステップとしての第２演算動作を行う（図７の（ｂ）部参照）。このステップにおいて、ゲインステージ４１は、演算増幅器４７の出力に第２残差アナログ信号ＶＯＰＣを生成する。ゲインステージ４１は、第２デジタル値Ｄ２に応じたＤ／Ａ変換値を生成する。ゲインステージ４１は、Ｄ／Ａ変換値をキャパシタ４８、４９の一端に提供する。具体的には、ゲインステージ４１は、キャパシタ４８をＤ／Ａ変換回路４４の出力４４ａに接続すると共に、キャパシタ４８を演算増幅器４７の反転入力に接続する。ゲインステージ４１は、キャパシタ４９をＤ／Ａ変換回路４４の出力４４ｂに接続すると共に、キャパシタ４９を演算増幅器４７の反転入力に接続する。ゲインステージ４１は、キャパシタ５０を演算増幅器４７の出力に接続すると共に、キャパシタ５０を演算増幅器４７の反転入力に接続する。ゲインステージ４１は、キャパシタ４８、４９の一端をスイッチ５４によって基準電位線ＬＣＯＭから分離する。ゲインステージ４１は、キャパシタ４８、４９の他端をスイッチ４５によって演算増幅器４７の出力から分離する。
【００７５】
上記回路構成は、制御信号（φ３ｂ＝０、φＳｂ＝０、φＤＳｂ＝０、φＤＨｂ＝１、φＤＬｂ＝１、φ１ｂ＝０、φ２ｂ＝１、φＲｂ＝０、φ４ｂ＝１）により実現される。これらの制御信号によれば、ゲインステージ４１のスイッチ４５、５１、５２ａ、５４、５５は非導通とされる。ゲインステージ４１のスイッチ５２ｂ、５２ｃ、５３、５６は導通とされる。
【００７６】
第２演算動作ステップに引き続き、第２Ａ／Ｄ変換部７は、第２格納ステップとしての第２格納動作を行う（図７の（ｃ）部参照）。このステップにおいてゲインステージ４１は、演算増幅器４７の第２残差アナログ信号ＶＯＰＣをキャパシタ４８、４９に格納する。ゲインステージ４１は、第２残差アナログ信号ＶＯＰＣをアナログ信号としてサブＡ／Ｄ変換回路４２に提供する。具体的には、ゲインステージ４１は、キャパシタ４８、４９を互いに並列に接続する。ゲインステージ４１は、キャパシタ４８、４９を演算増幅器４７の出力に接続する。ゲインステージ４１は、スイッチ５１によってキャパシタ４８、４９を入力４１ａから分離する。ゲインステージ４１は、スイッチ５３によってキャパシタ４８、４９を演算増幅器４７の反転入力から分離する。ゲインステージ４１は、キャパシタ４８、４９を基準電位線ＬＣＯＭに接続する。
【００７７】
上記回路構成は、制御信号（φ３ｂ＝１、φＳｂ＝０、φＤＳｂ＝１、φＤＨｂ＝０、φＤＬｂ＝０、φ１ｂ＝１、φ２ｂ＝０、φＲｂ＝０、φ４ｂ＝１）によって実現される。この制御信号によれば、ゲインステージ４１のスイッチ４５、５２ａ、５４、５６は導通とされる。ゲインステージ４１のスイッチ５１、５２ｂ、５２ｃ、５３、５５は非導通とされる。
【００７８】
初期格納動作から演算動作を行った後に、格納動作から演算動作を繰り返し行う。この繰り返しによれば、第２デジタル値Ｄ２の列が生成される。この繰り返しは、所定のビット数ＮｂのＡ／Ｄ変換結果が得られるまで行われる。
【００７９】
図８は、後段Ａ／Ｄ変換部４の回路図である。後段Ａ／Ｄ変換部４は、逐次比較型のＡ／Ｄ変換動作を行う。逐次比較型のＡ／Ｄ変換動作は、非巡回型のＡ／Ｄ変換動作である。後段Ａ／Ｄ変換部４は、コンパレータ６１と、複数のキャパシタ６２ａ、６２ｂ、６２ｃ、６２ｄと、複数のスイッチ６３ａ、６３ｂ、６３ｃ、６３ｄ、６４ａ、６４ｂ、６４ｃ、６４ｄ、６５ｂ、６５ｃ、６５ｄと、スイッチ６６と、レジスタ６７とを有する。コンパレータ６１は、入力された第２残差アナログ信号ＶＯＰＣと参照電圧とを比較する。複数のキャパシタ６２ａ、６２ｂ、６２ｃ、６２ｄは、コンパレータ６１の入力に接続される。スイッチ６３ａは、キャパシタ６２ａに接続される。スイッチ６３ｂは、キャパシタ６２ｂに接続される。スイッチ６３ｃは、キャパシタ６２ｃに接続される。スイッチ６３ｄは、キャパシタ６２ｄに接続される。スイッチ６４ａは、キャパシタ６２ａに接続される。スイッチ６４ｂは、キャパシタ６２ｂに接続される。スイッチ６４ｃは、キャパシタ６２ｃに接続される。スイッチ６５ｄは、キャパシタ６２ｄに接続される。スイッチ６５ｂは、キャパシタ６２ｂに接続される。スイッチ６５ｃは、キャパシタ６２ｃに接続される。スイッチ６５ｄは、キャパシタ６２ｄに接続される。スイッチ６６は、コンパレータ６１の入力に接続されると共に、コンパレータ６１の出力に接続される。レジスタ６７は、スイッチ６４ｂ、６４ｃ、６４ｄ、６５ｂ、６５ｃ、６５ｄの開閉動作を制御する。また、レジスタ６７は、Ａ／Ｄ変換結果を格納する。ここでは、３ビットのＡ／Ｄ変換処理が可能な構成を説明する。しかし、後段Ａ／Ｄ変換部４は、同様な構成によって任意のビットのＡ／Ｄ変換動作を実現可能である。
【００８０】
後段Ａ／Ｄ変換部４は、クロック信号（φＳｅ＝１、φＳｄ＝１）によってスイッチ６３ａ、６３ｂ、６３ｃ、６３ｄ、６６を導通させる。その結果、コンパレータ６１の反転入力は、コンパレータ６１の出力に接続される。さらに、第２残差アナログ信号ＶＯＰＣは、キャパシタ６２ａ、６２ｂ、６２ｃ、６２ｄにサンプリングされる。このとき、コンパレータ６１の反転入力は、仮想接地電位に設定される。次に、クロック信号（φＳｅ＝０、φＳｄ＝０）によってスイッチ６３ａ、６３ｂ、６３ｃ、６３ｄ、６６が遮断される。その結果、レジスタ６７に３ビットコードが設定される。そして、当該コードは、容量アレイＤ／Ａ変換部としてのキャパシタ６２ａ、６２ｂ、６２ｃ、６２ｄを動作させる。具体的には、３ビットコードを（Ｄ０、Ｄ１、Ｄ２）とする。ここでＤ０はＭＳＢであり、Ｄ０、Ｄ１、Ｄ２は“０”又は“１”の二値である。Ｄ２＝“１”の場合は制御信号Ｄ２Ｈ＝“１”と設定し、制御信号Ｄ２Ｌ＝“０”と設定する。Ｄ２＝“０”の場合は制御信号Ｄ２Ｈ＝“０”と設定し、制御信号Ｄ２Ｌ＝“１”と設定する。設定された制御信号Ｄ２Ｈ、Ｄ２Ｌは、レジスタ６７から出力する。なお、クロック信号（φＳｄ＝１）に従って第２残差アナログ信号ＶＯＰＣをサンプリングしているときは、制御信号Ｄ２Ｈ＝“０”と設定し、制御信号Ｄ２Ｌ＝“０”と設定する。
【００８１】
第２残差アナログ信号ＶＯＰＣをキャパシタ６２ａ、６２ｂ、６２ｃ、６２ｄにサンプリングしたとき、コンパレータ６１の反転入力における正味の電荷ＱＮＥＴは変化しない。また、キャパシタ６２ａ、６２ｂ、６２ｃ、６２ｄをレジスタ６７の制御によって参照電源に接続したとき、コンパレータ６１の反転入力における正味の電荷ＱＮＥＴは変化しない。この電荷保存則により、コンパレータ６１の反転入力の電圧、第２残差アナログ信号ＶＯＰＣの電圧及び参照電源の電圧との関係は下記式で求められる。
【数３】
2018088476.tif 000005
【００８２】
ここで、ΔＶＲ＝ＶＲＨ−ＶＲＬである。ＶＲＬは、スイッチ６４ａ、６４ｂ、６４ｃ、６４ｄを介してキャパシタ６２ａ、６２ｂ、６２ｃ、６２ｄに入力される電圧値である。ＶＲＨは、スイッチ６５ｂ、６５ｃ、６４ｄを介してキャパシタ６２ｂ、６２ｃ、６２ｄに入力される電圧値である。これらを整理すると、下記式が得られる。
【数４】
2018088476.tif 000006
つまり、第２残差アナログ信号ＶＯＰＣと容量アレイＤ／Ａ変換部の出力との差に基づいて、Ｖｓが与えられる。
【００８３】
後段Ａ／Ｄ変換部４のレジスタ６７は、動作を進めるに従って分解能が１ビットずつ向上するように設定される。例えば、第１ステップを行うとき、レジスタ６７は、３ビットコードを（Ｄ０、Ｄ１、Ｄ２）＝（１、０、０）と設定する。このとき、コンパレータ６１は、第２残差アナログ信号ＶＯＰＣとＶＲＬ＋０．５ΔＶＲ＝０．５（ＶＲＨ＋ＶＲＬ）とを比較する。つまり、コンパレータ６１は、Ａ／Ｄ変換範囲を第１基準参照電圧ＶＲＨから第２基準参照電圧ＶＲＬまでの範囲に設定する。そして、コンパレータ６１は、当該範囲の中央値と第２残差アナログ信号ＶＯＰＣとを比較する。第２残差アナログ信号ＶＯＰＣが０．５（ＶＲＬ＋ＶＲＨ）よりも大きいとき、レジスタ６７は、Ｄ０＝“１”を確定する。第２残差アナログ信号ＶＯＰＣが０．５（ＶＲＬ＋ＶＲＨ）よりも小さいとき、レジスタ６７は、Ｄ０＝“０”を確定する。次に、レジスタ６７は、Ｄ０＝“１”を確定したとき、第２ステップでは、（Ｄ０、Ｄ１、Ｄ２）＝（１、１、０）と設定する。これによって、第２残差アナログ信号ＶＯＰＣとＶＲＬ＋０．７５ΔＶＲ＝０．７５ＶＲＨ＋０．２５ＶＲＬとを比較することで２ビット目が確定される。このような動作を第３ステップまで繰り返すことで、後段Ａ／Ｄ変換部４は３ビットの分解能をもった逐次比較型のＡ／Ｄ変換動作を行う。
【００８４】
次に、タイミング制御部５について説明する。タイミング制御部５は、上述したＡ／Ｄ変換器１の動作を制御する。図９は、Ａ／Ｄ変換器１の動作タイミングを示すタイミングチャートである。図９の（ａ）部は画素信号転送の処理対象の信号の水平期間を示す。図９の（ｂ）部は制御信号Ｒｉのタイミングを示す。図９の（ｃ）部は制御信号ＴＸｉのタイミングを示す。図９の（ｄ）部は画素から電荷出力のタイミングを示す。図９の（ｅ）部は制御信号φＣＤＳ（図２参照）による相関二重サンプリングのタイミングを示す。図９の（ｇ）部は制御信号φＳａ（図４参照）のタイミング等を示す。図９の（ｈ）部は第１Ａ／Ｄ変換部６の処理対象の信号の水平期間を示す。図９の（ｉ）部は第１Ａ／Ｄ変換部６における格納動作及び演算動作のタイミングを示す。図９の（ｊ）部は制御信号φＳｂ（図６参照）のタイミングを示す。図９の（ｋ）部は第２Ａ／Ｄ変換部７の処理対象の信号の水平期間を示す。図９の（ｌ）部は第２Ａ／Ｄ変換部７における格納動作及び演算動作のタイミングを示す。図９の（ｍ）部は制御信号φＳｃ（図８参照）のタイミングを示す。図９の（ｎ）部は後段Ａ／Ｄ変換部４の処理対象の信号の水平期間を示す。図９の（ｏ）部は後段Ａ／Ｄ変換部４における逐次比較のタイミングを示す。
【００８５】
第１Ａ／Ｄ変換部６、第２Ａ／Ｄ変換部７及び後段Ａ／Ｄ変換部４は、処理対象の信号をサンプル／ホールドする機能を含む。従って、１Ａ／Ｄ変換部６、第２Ａ／Ｄ変換部７及び後段Ａ／Ｄ変換部４は、互いに並行したパイプライン処理を実行可能である。すなわち、Ｎ番目の水平期間に関するＡ／Ｄ変換処理が完了したとき、第１Ａ／Ｄ変換部６は、制御信号φＳｂにより第１残差アナログ信号ＶＯＰＦを第２Ａ／Ｄ変換部７にホールドさせた直後からＮ＋１番目の水平期間に関するＡ／Ｄ変換処理を開始する。同様に、Ｎ番目の水平期間に関するＡ／Ｄ変換処理が完了したとき、第２Ａ／Ｄ変換部７は、制御信号φＳｃにより第２残差アナログ信号ＶＯＰＣを後段Ａ／Ｄ変換部４にホールドさせた直後からＮ＋１番目の水平期間に関するＡ／Ｄ変換処理を開始する。
【００８６】
このようにパイプライン処理が実行される。従って、タイミング制御部５は、Ａ／Ｄ変換の精度を確保するために、タイミング制御を行う。タイミング制御によれば、各制御信号のタイミングを所定のタイミングから外す。具体的には、タイミング制御部５は、折り畳み積分型のＡ／Ｄ変換動作に関する第１格納動作と第１演算動作とが切り替わるタイミング（遷移期間）を、巡回型のＡ／Ｄ変換動作に関する第２格納動作の終期から外す。また、タイミング制御部５は、当該タイミング（遷移期間）を、巡回型のＡ／Ｄ変換動作に関する第２演算動作の終期から外す。また、タイミング制御部５は、後段Ａ／Ｄ変換部４における比較動作のタイミングを、折り畳み積分型のＡ／Ｄ変換動作に関する第１格納動作の終期から外す。また、タイミング制御部５は、後段Ａ／Ｄ変換部４における比較動作のタイミングを、第１演算動作の終期から外す。さらに、タイミング制御部５は、後段Ａ／Ｄ変換部４における比較動作のタイミングを、巡回型のＡ／Ｄ変換動作に関する第２格納動作の終期から外す。また、タイミング制御部５は、後段Ａ／Ｄ変換部４における比較動作のタイミングを、第２演算動作の終期から外す。また、タイミング制御部５は、後段側のＡ／Ｄ変換回路の遷移期間を前段側のＡ／Ｄ変換回路の格納動作期間の終期及び演算動作期間の終期から外す。格納動作期間の終期及び演算動作期間の終期から外す制御は、精度向上の観点から重要である。
【００８７】
このようなタイミング制御について、図９を参照しながら説明する。図９の（ｉ）部は、格納動作期間及び演算動作期間のタイミングを積分回数ごとに示す。これらのタイミングは、第１Ａ／Ｄ変換部の折り畳み積分型Ａ／Ｄ変換処理による１ビット目のデジタル値に関する。例えば、ｍ回目（ｍ＝１、２、３、４）の積分の格納動作期間及び演算動作期間は“Ｓ１ｍ”、“Ａ１ｍ”である。図９の（ｌ）部は、第２Ａ／Ｄ変換部の巡回型Ａ／Ｄ変換処理による各デジタル値に関する格納動作期間及び演算動作期間のタイミングをビットごとに示す。例えば、ｍビット目（ｍ＝２、３、４、５、６、７）の格納動作期間は“Ｓｍ”であり、演算動作期間は“Ａｍ”である。図９の（ｏ）部は、後段Ａ／Ｄ変換部の非巡回型Ａ／Ｄ変換処理におけるｍビット目のデジタル値の逐次比較のタイミングを“Ｄｍ”（ｍ＝８、９、１０）で示す。図９における実線四角（符号Ｔ）は、折り畳み積分型のＡ／Ｄ変換動作及び巡回型のＡ／Ｄ変換動作における格納動作期間及び演算動作期間の遷移タイミングと、非巡回型のＡ／Ｄ変換動作におけるビットコードの遷移タイミングと、を示す。図９における点線四角（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６、Ｐ１７、Ｐ１８、Ｐ１９、Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３：以下「Ｐ１〜Ｐ２３」）は、これらの遷移タイミングと時間的に重ならないように外したいタイミング（制御対象タイミング）を示す。制御対象タイミングＰ１〜Ｐ２３としては、以下のようなものが挙げられる。
Ｐ１：１回目の積分のための初期格納動作の終わり
Ｐ２：１回目の積分と残差電位のＳ／Ｈ（演算動作の終わり）
Ｐ３：２回目の積分のための格納動作の終わり
Ｐ４：２回目の積分と残差電位のＳ／Ｈ（演算動作の終わり）
Ｐ５：３回目の積分のための格納動作の終わり
Ｐ６：３回目の積分と残差電位のＳ／Ｈ（演算動作の終わり）
Ｐ７：４回目の積分のための格納動作の終わり
Ｐ８：４回目の積分と残差電位のＳ／Ｈ（演算動作の終わり）
Ｐ９：１巡回目（第２ビット）のＡＤ変換（１巡回目の初期格納動作の終わり）
Ｐ１０：１巡回目（第２ビット）の残差増幅電位のＳ／Ｈ（１巡回目の演算動作の終わり）
Ｐ１１：２巡回目（第３ビット）のＡＤ変換（２巡回目の格納動作の終わり）
Ｐ１２：２巡回目（第３ビット）の残差増幅電位のＳ／Ｈ（２巡回目の演算動作の終わり）
Ｐ１３：３巡回目（第４ビット）のＡＤ変換（３巡回目の格納動作の終わり）
Ｐ１４：３巡回目（第４ビット）の残差増幅電位のＳ／Ｈ（３巡回目の演算動作の終わり）
Ｐ１５：４巡回目（第５ビット）のＡＤ変換（４巡回目の格納動作の終わり）
Ｐ１６：４巡回目（第５ビット）の残差増幅電位のＳ／Ｈ（４巡回目の演算動作の終わり）
Ｐ１７：５巡回目（第６ビット）のＡＤ変換（５巡回目の格納動作の終わり）
Ｐ１８：５巡回目（第６ビット）の残差増幅電位のＳ／Ｈ（５巡回目の演算動作の終わり）
Ｐ１９：６巡回目（第７ビット）のＡＤ変換（６巡回目の格納動作の終わり）
Ｐ２０：６巡回目（第７ビット）の残差増幅電位のＳ／Ｈ（６巡回目の演算動作の終わり）
Ｐ２１：第８ビットのＡＤ変換（第８ビットの逐次比較終了）
Ｐ２２：第９ビットのＡＤ変換（第９ビットの逐次比較終了）
Ｐ２３：第１０ビット（最下位ビット）のＡＤ変換（第１０ビットの逐次比較終了）
【００８８】
タイミング制御部５は、Ａ／Ｄ変換における遷移タイミングがこれらの制御対象タイミングＰ１〜Ｐ２３から外れるように制御信号を生成する。特に、前段側の折り畳み積分型のＡ／Ｄ変換回路と巡回型のＡ／Ｄ変換回路において上記Ｐ１〜Ｐ２０の制御対象タイミングを遷移タイミングから外すことは精度向上の点で効果が高い。前段側は、後段側よりも入力信号レベルが低い。従って、ノイズ混入を防ぐことにより効果的に変換精度を向上できる。
【００８９】
本実施形態のＡ／Ｄ変換器１によれば、アナログ値が入力される第１Ａ／Ｄ変換部６は、第１デジタル値Ｄ１及び第１残差アナログ信号ＶＯＰＦを生成する。その次に、第１残差アナログ信号ＶＯＰＦが入力される第２Ａ／Ｄ変換部７は、第２デジタル値Ｄ２及び第２残差アナログ信号ＶＯＰＣをさらに生成する。そして、第２残差アナログ信号ＶＯＰＣが入力される後段Ａ／Ｄ変換部４は、第３デジタル値Ｄ３を生成する。このような構成によれば、複数のＡ／Ｄ変換動作を経てデジタル値を得るＡ／Ｄ変換器において、最初に折り畳み積分型のＡ／Ｄ変換動作が行われる。折り畳み積分型のＡ／Ｄ変換動作では、Ｎ回の積分動作を行うことによりイメージセンサの信号成分がＮ倍される。その一方で、折り畳み積分型のＡ／Ｄ変換動作では、ランダムノイズ成分が√Ｎ倍（Ｎの平方根）される。従って、イメージセンサの信号におけるＳ／Ｎ比は、√Ｎ倍に改善される。従って、ランダムノイズを低減させることができる。また、前段Ａ／Ｄ変換部３のうちの後段側の第２Ａ／Ｄ変換部７に求められる精度を前段側の第１Ａ／Ｄ変換部６に比較して低くすることが可能である。従って、前段Ａ／Ｄ変換部３の全体の消費電力を低減できる。さらに、後段Ａ／Ｄ変換部４は、非巡回型のＡ／Ｄ変換動作によってＡ／Ｄ変換動作を行う。従って後段Ａ／Ｄ変換部４は、消費電力をさらに低減できる。そのうえ、前段Ａ／Ｄ変換部３において、後段側の第２Ａ／Ｄ変換部７のＡ／Ｄ変換回路に求められる精度を前段側の第１Ａ／Ｄ変換部６に比較して低くできる。従って、Ａ／Ｄ変換動作の高速化も実現できる。その結果、消費電力を抑えつつ高速化及びノイズの低減を実現可能なＡ／Ｄ変換器１を提供することができる。
【００９０】
本実施形態のＡ／Ｄ変換器１は、例えば、複数段の巡回型Ａ／Ｄ変換部と非巡回型Ａ／Ｄ変換部とを組み合わせた構成と比較して、Ｓ／Ｎ比を向上させることが可能になる。従って、本実施形態のＡ／Ｄ変換器１は、例えば、超高感度のイメージセンサに用いることができる。
【００９１】
本実施形態のＡ／Ｄ変換器１は、一個の回路を折り畳み積分型Ａ／Ｄ変換部と巡回型Ａ／Ｄ変換部として相互に切り替える構成と比較して、フレームレートを向上させることができる。
【００９２】
本実施形態のＡ／Ｄ変換器１によれば、第１Ａ／Ｄ変換部６と、第２Ａ／Ｄ変換部７と、は物理的に別の回路である。従って、第１Ａ／Ｄ変換部６における折り畳み積分型のＡ／Ｄ変換動作と、第２Ａ／Ｄ変換部７における巡回型のＡ／Ｄ変換動作と、を実行するとき、パイプライン処理を適用することが可能になる。従って、Ａ／Ｄ変換動作をさらに高速化できる。また、パイプライン処理によれば、第１Ａ／Ｄ変換部６における折り畳み積分型のＡ／Ｄ変換動作に割り当て可能な時間をより長く確保することが可能になる。従って、積分動作の繰り返し数を増加させることができる。従って、Ｓ／Ｎ比をさらに高めることもできる。
【００９３】
要するに、本実施形態のＡ／Ｄ変換器１は、良好なＳ／Ｎ比とＡ／Ｄ変換動作の高速化とに起因して、高フレームレート化を図ることができる。そして、折り返し積分型のＡ／Ｄ変換動作により、ダイナミックレンジを拡大できる。さらに、本実施形態のＡ／Ｄ変換器１は、折り返し積分型のＡ／Ｄ変換動作と巡回型のＡ／Ｄ変換動作とを行う回路が別々の回路である。従って、Ａ／Ｄ変換器１は、それぞれの動作に適した回路構成とすることが可能になる。Ａ／Ｄ変換器１は、キャパシタやスイッチの配置及び数を最適化することが可能になる。従って、Ａ／Ｄ変換器１は、ノイズの発生を抑制することができる。
【００９４】
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。
【００９５】
＜変形例１＞
後段Ａ／Ｄ変換部は、図８に示される回路とは異なる回路構成であってもよい。例えば、後段Ａ／Ｄ変換部は、図１０に示された回路構成としてもよい。
【００９６】
図１０は、後段Ａ／Ｄ変換部４Ａの回路図である。後段Ａ／Ｄ変換部４Ａは、第２Ａ／Ｄ変換部７から第２残差アナログ信号ＶＯＰＣを受ける。Ａ／Ｄ変換器１は、第３デジタル値Ｄ３を生成する。第３デジタル値Ｄ３は、第２残差アナログ信号ＶＯＰＣを示す。詳細には、後段Ａ／Ｄ変換部４Ａは、非巡回型のＡ／Ｄ変換回路である。後段Ａ／Ｄ変換部４Ａは、時間的に変化する基準電圧（参照値）と第２残差アナログ信号ＶＯＰＣとの比較信号に基づいてＡ／Ｄ変換動作を行う。例えば、後段Ａ／Ｄ変換部４Ａは、逐次比較型のＡ／Ｄ変換回路である。逐次比較型のＡ／Ｄ変換回路は、スイッチ手段等によって逐次切り得られた基準電位と第２残差アナログ信号ＶＯＰＣとを互いに比較することでＡ／Ｄ変換動作を行う。
【００９７】
図１０は、逐次比較型のＡ／Ｄ変換回路が適用された後段Ａ／Ｄ変換部４Ａの構成の一例を示す。後段Ａ／Ｄ変換部４Ａは、サンプルホールド回路（Ｓ／Ｈ回路７１）と、コンパレータ（比較器）７２と、デコーダ７３と、複数のスイッチ７６ａ、７６ｂ、７６ｃ、７６ｄ、７６ｅ、７６ｆ、７６ｇと、レジスタ７４と、制御回路７５とを有する。サンプルホールド回路（Ｓ／Ｈ回路７１）は、入力された第２残差アナログ信号ＶＯＰＣをサンプル及びホールドする。コンパレータ（比較器）７２は、第２残差アナログ信号ＶＯＰＣと参照電圧とを比較する。デコーダ７３は、コンパレータ７２に入力する参照電圧を選択する。複数のスイッチ７６ａ、７６ｂ、７６ｃ、７６ｄ、７６ｅ、７６ｆ、７６ｇは、デコーダ７３によって制御される。レジスタ７４は、デコーダ７３による動作させる複数のスイッチ７６ａ、７６ｂ、７６ｃ、７６ｄ、７６ｅ、７６ｆ、７６ｇの選択とコンパレータ７２による比較信号とを基にデジタル値を決定する。また、レジスタ７４は、当該デジタル値を記憶する。制御回路７５は、レジスタ７４及びコンパレータ７２の動作を制御する。後段Ａ／Ｄ変換部４Ａには、複数の参照電圧が入力される。複数の参照電圧は、Ａ／Ｄ変換器１のアレイで共通に設けられた分圧回路７７から出力される段階的な大きさの電圧を含む。分圧回路７７は、コンパレータ７２の一の入力に対してスイッチ７６ａ、７６ｂ、７６ｃ、７６ｄ、７６ｅ、７６ｆ、７６ｇを介して接続されている。この接続によれば、複数の参照電圧の中から一の参照電圧がコンパレータ７２の一の入力に選択的に入力される。コンパレータ７２の他の入力には、Ｓ／Ｈ回路７１を介して第２残差アナログ信号ＶＯＰＣが入力される。
【００９８】
後段Ａ／Ｄ変換部４Ａは、次のようにして例えば３ビットのＡ／Ｄ変換動作を実現する。ここでは、３ビットのＡ／Ｄ変換処理を説明しているが、同様な動作によって任意のビットのＡ／Ｄ変換動作も実現可能である。すなわち、制御回路７５はレジスタ７４及びデコーダ７３を制御する。この制御によれば、７段階の参照電圧のうちから真ん中の値の参照電圧が選択される。その結果、レジスタ７４は、コンパレータ７２から得られる比較信号を基に最上位のビット値を決定する。さらに、レジスタ７４は、当該最上位のビット値を記憶する。次に、制御回路７５は、コンパレータ７２の比較信号に応じてレジスタ７４及びデコーダ７３を制御する。この制御によれば、選択されていた参照電圧より大きいか又は小さい３段階の参照電圧の中から真ん中の値の参照電圧が選択される。その結果、レジスタ７４は、コンパレータ７２から得られる比較信号を基に中位のビット値を決定する。さらに、レジスタ７４は、当該中位のビット値を記憶する。同様に、制御回路７５は、コンパレータ７２の比較信号に応じてレジスタ７４及びデコーダ７３を制御する。この制御によれば、選択されていた参照電圧より大きいか又は小さい１段階の参照電圧が選択される。その結果、レジスタ７４は、コンパレータ７２から得られる比較信号を基に最下位のビット値を決定する。さらに、レジスタ７４は、当該最下位のビット値を記憶する。そして、最終的にレジスタ７４に記憶されたデジタル値は、第３デジタル値として出力される。
【００９９】
後段Ａ／Ｄ変換部４Ａによれば、回路面積を小さくできる。すなわち、後段Ａ／Ｄ変換部４Ａは、Ｓ／Ｈ回路を除きキャパシタを備えない。従って、後段Ａ／Ｄ変換部４Ａは、配線とキャパシタとの結合によるノイズ発生も低減できる。その結果、後段Ａ／Ｄ変換部４Ａは、ＬＳＩ等の回路レイアウト上の制約が少なくなる。
【０１００】
＜変形例２＞
後段Ａ／Ｄ変換部は、図８及び図１０に示される回路とはさらに異なる回路構成であってもよい。例えば、後段Ａ／Ｄ変換部は、図１１に示された回路構成としてもよい。
【０１０１】
図１１に示す後段Ａ／Ｄ変換部４Ｂは、シングルスロープ型のＡ／Ｄ変換回路である。後段Ａ／Ｄ変換部４Ｂは、Ｓ／Ｈ回路８１と、比較器８２と、フリップフロップ（ＦＦ）回路８３と、ラッチ回路８４と、変換回路８５と、を含む。Ｓ／Ｈ回路８１は、第２Ａ／Ｄ変換部７からの第２残差アナログ信号ＶＯＰＣをサンプル及びホールドする。比較器８２は、第２残差アナログ信号ＶＯＰＣを参照信号であるランプ信号と比較する。ラッチ回路８４は、比較器８２の出力が変化するタイミングを保持する。後段Ａ／Ｄ変換部４Ｂには、アレイに対して共通にランプ信号発生回路８６、グレイコードカウンタ８７、及び制御回路８８が設けられる。ラッチ回路８４は、制御回路８８からのクロックに基づいて、グレイコードカウンタ８７でカウントされたカウント値を受ける。ランプ信号発生回路８６は、制御回路８８による制御信号に基づいてランプ信号を生成する。比較器８２の一方の入力は、第２Ａ／Ｄ変換部７の最終の第２残差アナログ信号ＶＯＰＣを受ける。比較器８２の他方の入力は、ランプ信号発生回路８６からのランプ信号を受ける。そして、比較器８２は、これらの信号の比較した比較信号を出力する。さらに、比較器８２は、フリップフロップ回路８３を経由して比較信号をラッチ回路８４の記憶制御入力ＬＯＡＤに提供する。比較信号に応答して、ラッチ回路８４は、そのときのグレイコード計数値をラッチする。ラッチされたグレイコード計数値は、変換回路８５を経由してＡ／Ｄ変換値（第３デジタル値Ｄ３）として生成される。また、グレイコード計数値は、出力される。
【０１０２】
後段Ａ／Ｄ変換部４Ｂを有する変形例においても、タイミング制御部５は、Ａ／Ｄ変換における遷移タイミングが制御対象タイミングから外れるように制御信号を生成する。ただし、タイミング制御部５は、後段Ａ／Ｄ変換部４Ｂにおける第２残差アナログ信号ＶＯＰＣと参照信号とを比較した後にグレイコード係数値をラッチするタイミング（制御回路８８によるクロックタイミング）が、Ａ／Ｄ変換における遷移タイミングから外れるように制御する。特に、タイミング制御部５は、ラッチするタイミングが、巡回型のＡ／Ｄ変換における格納動作期間の終期及び演算動作期間の終期から外れるように制御する。後段Ａ／Ｄ変換部４Ｂの動作は、ノイズを発生させる。例えば、このノイズには、ホールドノードに寄生容量などを介して混入するノイズがある。そして、当該ノイズは、第１Ａ／Ｄ変換部６及び第２Ａ／Ｄ変換部７で生成および出力されるデジタル値及び残差値に影響を及ぼす。後段Ａ／Ｄ変換部４Ｂが行う制御によれば、デジタル値及び残差値の精度の低下を防止することができる。また、後段Ａ／Ｄ変換部４Ｂは、シングルスロープ型のＡ／Ｄ変換回路を最終段に用いる。この構成によれば、少数ビット（３、４ビット以下）のＡ／Ｄ変換動作を行うとき、他のＡ／Ｄ変換からずらさなければならない遷移のタイミングは、多くても１６回程度とすることが可能である。従って、Ａ／Ｄ変換のタイミングの自由度を高めることができる。
【０１０３】
＜変形例３＞
上記実施形態において、Ａ／Ｄ変換器１は、折り畳み積分型のＡ／Ｄ変換動作を行う回路と、巡回型のＡ／Ｄ変換動作を行う回路と、は互いに別の回路であった。すなわち、前段Ａ／Ｄ変換部３は、異なる態様のＡ／Ｄ変換動作を行う２個の回路を有していた。例えば、図１２に示されるように、前段Ａ／Ｄ変換部３Ａは、１個の第３Ａ／Ｄ変換部７Ａ（第３回路）により構成されてもよい。この第３Ａ／Ｄ変換部７Ａは、複数のスイッチを制御することにより、折り畳み積分型のＡ／Ｄ変換動作を行う回路と、巡回型のＡ／Ｄ変換動作を行う回路とを、相互に切り替えることができる。
【０１０４】
Ａ／Ｄ変換器１Ａは、ＣＤＳ回路２と、前段Ａ／Ｄ変換部３Ａと、後段Ａ／Ｄ変換部４と、タイミング制御部５と、参照電圧発生部１０Ａと、を有する。ＣＤＳ回路２、後段Ａ／Ｄ変換部４及びタイミング制御部５は、上記実施形態に係るＡ／Ｄ変換器１のものと同じ構成を有する。また、ＣＤＳ回路２、後段Ａ／Ｄ変換部４及びタイミング制御部５は、上記実施形態に係るＡ／Ｄ変換器１と同様の動作を行う。以下、参照電圧発生部１０Ａと、前段Ａ／Ｄ変換部３Ａの第３Ａ／Ｄ変換部７Ａと、について詳細に説明する。
【０１０５】
参照電圧発生部１０Ａは、第１変換参照電圧ＶＲＣＨ及び第２変換参照電圧ＶＲＣＬを生成する。第１変換参照電圧ＶＲＣＨ及び第２変換参照電圧ＶＲＣＬは、第３Ａ／Ｄ変換部７ＡのサブＡ／Ｄ変換回路４２に提供される。参照電圧発生部１０Ａは、コンパレータ４２ａに第１変換参照電圧ＶＲＣＨを提供する。また、参照電圧発生部１０Ａは、コンパレータ４２ｂに第２変換参照電圧ＶＲＣＬを提供する。
【０１０６】
参照電圧発生部１０Ａは、第１基準参照電圧ＶＲＨに基づき、第１変換参照電圧ＶＲＣＨを生成する。また、参照電圧発生部１０Ａは、第２基準参照電圧ＶＲＬに基づき、第２変換参照電圧ＶＲＣＬを生成する。なお、第１基準参照電圧ＶＲＨは、基準電圧源３５から提供される。また、第２基準参照電圧ＶＲＬは、基準電圧源３６から提供される。参照電圧発生部１０Ａの回路図の一例は、図１３に示される。
【０１０７】
図１３の参照電圧発生部１０Ａは、前段Ａ／Ｄ変換部７Ａの折り畳み積分型Ａ／Ｄ変換動作を行うとき、スイッチＳＩの動作に基づいて第１変換参照電圧ＶＲＣＨとして電圧ＶＲＣ１Ｈを提供する。一方、参照電圧発生部１０Ａは、前段Ａ／Ｄ変換部７Ａの巡回型Ａ／Ｄ変換動作を行うとき、スイッチＳＡの動作に基づいて、第１変換参照電圧ＶＲＣＨとして電圧ＶＲＣ２Ｈを提供する。また、参照電圧発生部１０Ａは、前段Ａ／Ｄ変換部７Ａの巡回型Ａ／Ｄ変換動作を行うとき、第２変換参照電圧ＶＲＣＬとして電圧ＶＲＣ２Ｌを提供する。
【０１０８】
参照電圧発生部１０Ａは、折り畳み積分型Ａ／Ｄ変換動作を行うときの第１変換参照電圧ＶＲＣＨを、第１基準参照電圧ＶＲＨと第２基準参照電圧ＶＲＬとの間の中央値に設定する。巡回型Ａ／Ｄ変換動作を行うときの第１変換参照電圧ＶＲＣＨとして、以下の式により表される電圧ＶＲＣ２Ｈが提供される。また、巡回型Ａ／Ｄ変換動作を行うときの第２変換参照電圧ＶＲＣＨとして、以下の式により表される電圧ＶＲＣ２Ｌが提供される。
ＶＲＣ２Ｈ＝（５ＶＲＨ＋３ＶＲＬ）／８
ＶＲＣ２Ｌ＝（３ＶＲＨ＋５ＶＲＬ）／８
【０１０９】
図１４は、第３Ａ／Ｄ変換部７Ａの回路図である。第３Ａ／Ｄ変換部７Ａは、Ａ／Ｄ変換器１における第２Ａ／Ｄ変換部７に類似する構成を有する。具体的には、第３Ａ／Ｄ変換部７Ａは、スイッチ５２ｄを含む点で第２Ａ／Ｄ変換部７と相違する。スイッチ５２ｄは、キャパシタ４９に接続されると共に、スイッチ５３、５４に接続される。その他の構成は、第２Ａ／Ｄ変換部７と同様である。
【０１１０】
第３Ａ／Ｄ変換部７Ａは、共通入力と、共通前段容量と、共通演算増幅器と、共通出力と、共通帰還容量と、を有する。共通入力は、アナログ信号又は第１残差アナログ信号を受ける。共通前段容量は、共通入力に接続可能である。共通演算増幅器は、共通前段容量に接続可能な反転入力を有する。共通出力は、共通演算増幅器の出力に接続される。共通帰還容量は、共通演算増幅器の反転入力と出力との間に接続可能である。
【０１１１】
図１４に示された第３Ａ／Ｄ変換部７Ａにおいて、共通入力は入力７ａに対応する。共通前段容量は、キャパシタ４８、４９の少なくとも一方に対応する。共通演算増幅器は、演算増幅器４７に対応する。共通出力は、出力７ｂに対応する。共通帰還容量は、キャパシタ５０に対応する。共通ゲインステージは、ゲインステージ４１Ａに対応する。すなわち、Ａ／Ｄ変換器１Ａは、折り畳み積分型のＡ／Ｄ変換動作と巡回型のＡ／Ｄ変換動作とをゲインステージ４１Ａで実行する。
【０１１２】
第３Ａ／Ｄ変換部７Ａを折り畳み積分型のＡ／Ｄ変換動作させる場合には、種々の回路構成を取り得る。例えば、スイッチ５２ａ、５２ｄを導通させて、キャパシタ４８、４９を共通前段容量として利用する回路構成であってもよい。また、スイッチ５２ａ、５２ｄを非導通とし、キャパシタ４８のみを共通前段容量として利用する回路構成であってもよい。この回路構成によれば、折り畳み積分型のＡ／Ｄ変換動作を行うとき、キャパシタ４９は、Ａ／Ｄ変換動作を行う回路から切り離される。従って、折り畳み積分型のＡ／Ｄ変換動作を行うときのＳ／Ｎ比の低下を抑制することができる。
【０１１３】
例えば、キャパシタ４８を共通前段容量とする回路構成としてもよい。この回路構成によれば、折り畳み積分型のＡ／Ｄ変換動作は、第１格納動作と、第１演算動作と、を有する。第１格納動作は、キャパシタ４８が入力値ＶＩＮを格納する。第１演算動作は、ゲインステージ４１Ａが第１残差アナログ信号ＶＯＰＦを生成する。第１格納動作を行うとき、ゲインステージ４１Ａは、キャパシタ４８を入力４１ａに接続する。また、ゲインステージ４１Ａは、キャパシタ５０を演算増幅器４７の出力に接続すると共に、キャパシタ５０を演算増幅器４７の反転入力に接続する。第１演算動作を行うとき、ゲインステージ４１Ａは、キャパシタ４８を演算増幅器４７に接続する。また、ゲインステージ４１Ａは、キャパシタ５０を演算増幅器４７の出力に接続すると共に、キャパシタ５０を演算増幅器４７の反転入力に接続する。
【０１１４】
第３Ａ／Ｄ変換部７Ａを巡回型のＡ／Ｄ変換動作させる場合には、スイッチ５２ｄを導通させる。そうすると、第３Ａ／Ｄ変換部７Ａの回路構成は、Ａ／Ｄ変換器１の第２Ａ／Ｄ変換部７の回路構成と同じである。従って、第３Ａ／Ｄ変換部７Ａにより、巡回型のＡ／Ｄ変換動作を実施することができる。
【０１１５】
巡回型のＡ／Ｄ変換動作は、第２格納動作と、第２演算動作と、を有する。第２格納動作は、キャパシタ４８、４９が第１残差アナログ信号ＶＯＰＦ又は第２残差アナログ信号ＶＯＰＣを格納する。第２演算動作は、ゲインステージ４１Ａが第２残差アナログ信号ＶＯＰＣを生成する。第２格納動作では、ゲインステージ４１は、キャパシタ４８、４９を入力４１ａ又は演算増幅器４７の出力に接続する。また、ゲインステージ４１は、キャパシタ５０を入力４１ａ又は演算増幅器４７の出力と反転入力との間に接続する。第２演算動作では、ゲインステージ４１は、キャパシタ４８、４９を演算増幅器４７に接続する。また、ゲインステージ４１は、キャパシタ５０を演算増幅器４７の出力と反転入力との間に接続する。
【０１１６】
Ａ／Ｄ変換器１Ａによれば第１Ａ／Ｄ変換部と、第２Ａ／Ｄ変換部とが共通の回路により実現される。第１Ａ／Ｄ変換部は、前段Ａ／Ｄ変換部３Ａにおいて折り畳み積分型のＡ／Ｄ変換動作を行う。第２Ａ／Ｄ変換部は、巡回型のＡ／Ｄ変換動作を行う。従って、前段Ａ／Ｄ変換部３Ａが占める回路面積を低減させることができる。
【０１１７】
Ａ／Ｄ変換器１Ａは、折り畳み型のＡ／Ｄ変換動作を行う回路と、巡回型のＡ／Ｄ変換動作を行う回路とが共通である。従って、これらのＡ／Ｄ変換動作をパイプライン処理させることはできない。しかし、折り畳み型のＡ／Ｄ変換動作を行う回路及び巡回型のＡ／Ｄ変換動作を行う回路は、非巡回型のＡ／Ｄ変換動作を行う回路とは別である。そうすると、折り畳み型のＡ／Ｄ変換動作と非巡回型のＡ／Ｄ変換動作との間においては、パイプライン処理を行うことが可能である。また、巡回型のＡ／Ｄ変換動作と非巡回型のＡ／Ｄ変換動作との間においては、パイプライン処理を行うことが可能である。この場合においても、折り畳み型のＡ／Ｄ変換動作のタイミングと非巡回型のＡ／Ｄ変換動作との動作のタイミングをずらす制御は、ノイズ低減の観点から有効である。同様に、巡回型のＡ／Ｄ変換動作のタイミングと非巡回型のＡ／Ｄ変換動作との動作のタイミングをずらす制御は、ノイズ低減の観点から有効である。
【０１１８】
＜変形例４＞
上記実施形態において、第２Ａ／Ｄ変換部７は、巡回型のＡ／Ｄ変換動作を行う１個の回路を有する。第２Ａ／Ｄ変換部は、巡回型のＡ／Ｄ変換動作を行う２以上の回路を有していてもよい。例えば、第２Ａ／Ｄ変換部が巡回型のＡ／Ｄ変換動作を行う２個の回路を含む場合、初段の回路と２段目の回路とは、回路としては共通の構成を有する（図６の第２Ａ／Ｄ変換部７参照）。しかし、回路に含まれる各電気素子の電気的特性が互いに異なる。
【符号の説明】
【０１１９】
１，１Ａ…Ａ／Ｄ変換器、２…ＣＤＳ回路、３，３Ａ…前段Ａ／Ｄ変換部、４…後段Ａ／Ｄ変換部、５…タイミング制御部、６…第１Ａ／Ｄ変換部、７…第２Ａ／Ｄ変換部、７Ａ…第３Ａ／Ｄ変換部、９ａ，９ｂ，９ｃ…データ変換回路、１０，１０Ａ…参照電圧発生部、１５，３０，３１，３２，３４，３７ａ，３７ｂ，３７ｃ，４５，５１，５２ａ，５２ｂ，５２ｃ，５２ｄ，５３，５４，５５，５６，５７ａ，５７ｂ，５７ｃ，６３ａ，６３ｂ，６３ｃ，６３ｄ，６４ａ，６４ｂ，６４ｃ，６４ｄ，６５ｂ，６６，７６ｂ，７６ｃ，７６ｄ，７６ｅ，７６ｆ，７６ｇ…スイッチ、１１，２７，４７…演算増幅器、１２，１３，２８，２９，４８，４９，５０，６２ａ，６２ｂ，６２ｃ，６２ｄ…キャパシタ、２１，４１，４１Ａ…ゲインステージ、２２，４２…サブＡ／Ｄ変換回路、２２ａ，２２ｂ，４２ａ，４２ｂ，６１，７２…コンパレータ、２３，４３…論理回路、２４，４４…Ｄ／Ａ変換回路、３５、３６…基準電圧源、３７，５７…スイッチ回路、４４ａ，４４ｂ…出力、６７…レジスタ、７１，８１…Ｓ／Ｈ回路、７３…デコーダ、７４…レジスタ、７５，８８，１０７…制御回路、７７…分圧回路、８２…比較器、８３…フリップフロップ回路、８４…ラッチ回路、８５…変換回路、８６…ランプ信号発生回路、８７…グレイコードカウンタ、１００…ＣＭＯＳイメージセンサ、１０１…垂直シフトレジスタ、１０２…イメージアレイ、１０３…画素、１０３ａ…センサ回路、１０３ｂ…増幅器、１０４…アレイ、１０５…データレジスタ、１０６…水平シフトレジスタ、ＣＯＬ…カラム線、Ｄ１…第１デジタル値、Ｄ２…第２デジタル値、Ｄ３…第３デジタル値、Ｄ２Ｈ，Ｄ２Ｌ，φＤＨ，φＣＤＳ，φＳ１，φＳａ，φＳｂ，φＳｃ，φ１…制御信号、Ｊ１…接続点、ＬＯＡＤ…記憶制御入力、ＬＣＯＭ…基準電位線、ＰＤｉ…フォトダイオード、ＱＮＥＴ…電荷、Ｒｉ，Ｓｉ，ＴＸｉ，ＶＣＯＮＴ＿Ｆ，ＶＣＯＮＴ＿Ｃ…制御信号、Ｔ１，Ｔ２，Ｔ３，Ｔ４…トランジスタ、ＶＯＰＦ…第１残差アナログ信号、ＶＲＣＨ…第１変換参照電圧、ＶＲＨ…第１基準参照電圧、ＶＲＬ…第２基準参照電圧、ＶＯＰＦ…第１残差アナログ信号、ＶＯＰＣ…第２残差アナログ信号、ＶＲＣＬ…第２変換参照電圧、ＶＣＯＭ…基準電位、ＶＩＮ…入力値。
【図１】
2018088476.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成30年4月27日(2018.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のＡ／Ｄ変換動作によって第１デジタル値及び当該折り畳み積分型のＡ／Ｄ変換動作における演算値である第１残差アナログ信号を生成する第１Ａ／Ｄ変換部、並びに、前記第１Ａ／Ｄ変換部から前記第１残差アナログ信号を受け、巡回型のＡ／Ｄ変換動作によって第２デジタル値及び当該巡回型のＡ／Ｄ変換動作における演算値である第２残差アナログ信号を生成する第２Ａ／Ｄ変換部、を含む前段Ａ／Ｄ変換部と、
前記前段Ａ／Ｄ変換部から前記第２残差アナログ信号を受け、非巡回型のＡ／Ｄ変換動作によって第３デジタル値を生成する後段Ａ／Ｄ変換部と、
第１格納動作、第１演算動作、第２格納動作、及び、第２演算動作を制御するタイミング制御部と、を備え、
前記第１Ａ／Ｄ変換部は、前記折り畳み積分型のＡ／Ｄ変換動作を行う第１回路を有し、
前記第１回路は、前記アナログ信号を受ける第１入力と、前記第１入力に接続可能な第１前段容量と、前記第１前段容量に接続可能な反転入力を含む第１演算増幅器と、前記第１演算増幅器の出力に接続された第１出力と、前記第１演算増幅器の反転入力と出力との間に接続可能な第１帰還容量と、を含む第１ゲインステージを有し、
前記折り畳み積分型のＡ／Ｄ変換動作は、前記第１前段容量が前記アナログ信号を格納する前記第１格納動作と、前記第１ゲインステージが演算値である前記第１残差アナログ信号を生成する前記第１演算動作と、を有し、
前記第１格納動作では、前記第１前段容量が前記第１入力に接続されると共に、前記第１帰還容量が前記第１演算増幅器の出力と反転入力との間に接続され、
前記第１演算動作では、前記第１前段容量が前記第１演算増幅器の反転入力に接続されると共に、前記第１帰還容量が前記第１演算増幅器の出力と反転入力との間に接続され、
前記第２Ａ／Ｄ変換部は、前記巡回型のＡ／Ｄ変換動作を行う少なくとも１個の第２回路を有し、
前記第２回路は、前記第１残差アナログ信号又は前記第２残差アナログ信号を受ける第２入力と、前記第２入力に接続可能な第２前段容量と、前記第２前段容量に接続可能な反転入力を含む第２演算増幅器と、前記第２演算増幅器の出力に接続された第２出力と、前記第２演算増幅器の反転入力と出力との間に接続可能な第２帰還容量と、を含む第２ゲインステージを有し、
前記巡回型のＡ／Ｄ変換動作は、前記第２前段容量が前記第１残差アナログ信号又は前記第２残差アナログ信号を格納する前記第２格納動作と、前記第２ゲインステージが演算値である前記第２残差アナログ信号を生成する前記第２演算動作と、を有し、
前記第２格納動作では、前記第２前段容量が前記第２入力又は前記第２演算増幅器の出力に接続されると共に、前記第２帰還容量が前記第２入力又は前記第２演算増幅器の出力と反転入力との間に接続され、
前記第２演算動作では、前記第２前段容量が前記第２演算増幅器に接続されると共に、前記第２帰還容量が前記第２演算増幅器の出力と反転入力との間に接続され、
前記タイミング制御部は、前記第１格納動作と前記第１演算動作とが切り替わるタイミングを、前記第２格納動作の終期及び前記第２演算動作の終期から外すように制御する、Ａ／Ｄ変換器。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
（削除）
【請求項５】
（削除）
【請求項６】
（削除）
【請求項７】
（削除）
【請求項８】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のＡ／Ｄ変換動作によって第１デジタル値及び当該折り畳み積分型のＡ／Ｄ変換動作における演算値である第１残差アナログ信号を生成する第１Ａ／Ｄ変換部、並びに、前記第１Ａ／Ｄ変換部から前記第１残差アナログ信号を受け、巡回型のＡ／Ｄ変換動作によって第２デジタル値及び当該巡回型のＡ／Ｄ変換動作における演算値である第２残差アナログ信号を生成する第２Ａ／Ｄ変換部、を含む前段Ａ／Ｄ変換部と、
前記前段Ａ／Ｄ変換部から前記第２残差アナログ信号を受け、非巡回型のＡ／Ｄ変換動作によって第３デジタル値を生成する後段Ａ／Ｄ変換部と、
第１格納動作及び第１演算動作を制御すると共に、前記後段Ａ／Ｄ変換部において前記第２残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部と、を備え、
前記第１Ａ／Ｄ変換部は、前記折り畳み積分型のＡ／Ｄ変換動作を行う第１回路を有し、
前記第１回路は、前記アナログ信号を受ける第１入力と、前記第１入力に接続可能な第１前段容量と、前記第１前段容量に接続可能な反転入力を含む第１演算増幅器と、前記第１演算増幅器の出力に接続された第１出力と、前記第１演算増幅器の反転入力と出力との間に接続可能な第１帰還容量と、を含む第１ゲインステージを有し、
前記折り畳み積分型のＡ／Ｄ変換動作は、前記第１前段容量が前記アナログ信号を格納する前記第１格納動作と、前記第１ゲインステージが演算値である前記第１残差アナログ信号を生成する前記第１演算動作と、を有し、
前記第１格納動作では、前記第１前段容量が前記第１入力に接続されると共に、前記第１帰還容量が前記第１演算増幅器の出力と反転入力との間に接続され、
前記第１演算動作では、前記第１前段容量が前記第１演算増幅器の反転入力に接続されると共に、前記第１帰還容量が前記第１演算増幅器の出力と反転入力との間に接続され、
前記第２Ａ／Ｄ変換部は、前記巡回型のＡ／Ｄ変換動作を行う少なくとも１個の第２回路を有し、
前記第２回路は、前記第１残差アナログ信号又は前記第２残差アナログ信号を受ける第２入力と、前記第２入力に接続可能な第２前段容量と、前記第２前段容量に接続可能な反転入力を含む第２演算増幅器と、前記第２演算増幅器の出力に接続された第２出力と、前記第２演算増幅器の反転入力と出力との間に接続可能な第２帰還容量と、を含む第２ゲインステージを有し、
前記巡回型のＡ／Ｄ変換動作は、前記第２前段容量が前記第１残差アナログ信号又は前記第２残差アナログ信号を格納する第２格納動作と、前記第２ゲインステージが演算値である前記第２残差アナログ信号を生成する第２演算動作と、を有し、
前記第２格納動作では、前記第２前段容量が前記第２入力又は前記第２演算増幅器の出力に接続されると共に、前記第２帰還容量が前記第２入力又は前記第２演算増幅器の出力と反転入力との間に接続され、
前記第２演算動作では、前記第２前段容量が前記第２演算増幅器に接続されると共に、前記第２帰還容量が前記第２演算増幅器の出力と反転入力との間に接続され、
前記後段Ａ／Ｄ変換部は、前記前段Ａ／Ｄ変換部からの演算値である前記第２残差アナログ信号と逐次変化する前記参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第３デジタル値を順次生成する逐次比較型のＡ／Ｄ変換回路であり、
前記タイミング制御部は、前記比較動作のタイミングを、前記第１格納動作の終期及び前記第１演算動作の終期から外すように制御する、Ａ／Ｄ変換器。
【請求項９】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のＡ／Ｄ変換動作によって第１デジタル値及び当該折り畳み積分型のＡ／Ｄ変換動作における演算値である第１残差アナログ信号を生成する第１Ａ／Ｄ変換部、並びに、前記第１Ａ／Ｄ変換部から前記第１残差アナログ信号を受け、巡回型のＡ／Ｄ変換動作によって第２デジタル値及び当該巡回型のＡ／Ｄ変換動作における演算値である第２残差アナログ信号を生成する第２Ａ／Ｄ変換部、を含む前段Ａ／Ｄ変換部と、
前記前段Ａ／Ｄ変換部から前記第２残差アナログ信号を受け、非巡回型のＡ／Ｄ変換動作によって第３デジタル値を生成する後段Ａ／Ｄ変換部と、
第２格納動作及び第２演算動作を制御すると共に、前記後段Ａ／Ｄ変換部において前記第２残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部と、を備え、
前記第１Ａ／Ｄ変換部は、前記折り畳み積分型のＡ／Ｄ変換動作を行う第１回路を有し、
前記第１回路は、前記アナログ信号を受ける第１入力と、前記第１入力に接続可能な第１前段容量と、前記第１前段容量に接続可能な反転入力を含む第１演算増幅器と、前記第１演算増幅器の出力に接続された第１出力と、前記第１演算増幅器の反転入力と出力との間に接続可能な第１帰還容量と、を含む第１ゲインステージを有し、
前記折り畳み積分型のＡ／Ｄ変換動作は、前記第１前段容量が前記アナログ信号を格納する第１格納動作と、前記第１ゲインステージが演算値である前記第１残差アナログ信号を生成する第１演算動作と、を有し、
前記第１格納動作では、前記第１前段容量が前記第１入力に接続されると共に、前記第１帰還容量が前記第１演算増幅器の出力と反転入力との間に接続され、
前記第１演算動作では、前記第１前段容量が前記第１演算増幅器の反転入力に接続されると共に、前記第１帰還容量が前記第１演算増幅器の出力と反転入力との間に接続され、
前記第２Ａ／Ｄ変換部は、前記巡回型のＡ／Ｄ変換動作を行う少なくとも１個の第２回路を有し、
前記第２回路は、前記第１残差アナログ信号又は前記第２残差アナログ信号を受ける第２入力と、前記第２入力に接続可能な第２前段容量と、前記第２前段容量に接続可能な反転入力を含む第２演算増幅器と、前記第２演算増幅器の出力に接続された第２出力と、前記第２演算増幅器の反転入力と出力との間に接続可能な第２帰還容量と、を含む第２ゲインステージを有し、
前記巡回型のＡ／Ｄ変換動作は、前記第２前段容量が前記第１残差アナログ信号又は前記第２残差アナログ信号を格納する前記第２格納動作と、前記第２ゲインステージが演算値である前記第２残差アナログ信号を生成する前記第２演算動作と、を有し、
前記第２格納動作では、前記第２前段容量が前記第２入力又は前記第２演算増幅器の出力に接続されると共に、前記第２帰還容量が前記第２入力又は前記第２演算増幅器の出力と反転入力との間に接続され、
前記第２演算動作では、前記第２前段容量が前記第２演算増幅器に接続されると共に、前記第２帰還容量が前記第２演算増幅器の出力と反転入力との間に接続され、
前記後段Ａ／Ｄ変換部は、前記前段Ａ／Ｄ変換部からの演算値である前記第２残差アナログ信号と逐次変化する前記参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第３デジタル値を順次生成する逐次比較型のＡ／Ｄ変換回路であり、
前記タイミング制御部は、前記比較動作のタイミングを、前記第２格納動作の終期及び前記第２演算動作の終期から外すように制御する、Ａ／Ｄ変換器。
【請求項１０】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のＡ／Ｄ変換動作によって第１デジタル値及び当該折り畳み積分型のＡ／Ｄ変換動作における演算値である第１残差アナログ信号を生成する第１Ａ／Ｄ変換部、並びに、前記第１Ａ／Ｄ変換部から前記第１残差アナログ信号を受け、巡回型のＡ／Ｄ変換動作によって第２デジタル値及び当該巡回型のＡ／Ｄ変換動作における演算値である第２残差アナログ信号を生成する第２Ａ／Ｄ変換部、を含む前段Ａ／Ｄ変換部と、
前記前段Ａ／Ｄ変換部から前記第２残差アナログ信号を受け、非巡回型のＡ／Ｄ変換動作によって第３デジタル値を生成する後段Ａ／Ｄ変換部と、
第１格納動作及び第１演算動作を制御すると共に、前記後段Ａ／Ｄ変換部において前記第２残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部と、を備え、
前記前段Ａ／Ｄ変換部は、複数のスイッチを制御することにより、前記折り畳み積分型のＡ／Ｄ変換動作を行う回路と前記巡回型のＡ／Ｄ変換動作とを行う回路とを相互に切替可能な第３回路を含み、
前記第３回路は、前記アナログ信号又は前記第１残差アナログ信号を受ける共通入力と、前記共通入力に接続可能な共通前段容量と、前記共通前段容量に接続可能な反転入力を含む共通演算増幅器と、前記共通演算増幅器の出力に接続された共通出力と、前記共通演算増幅器の反転入力と出力との間に接続可能な共通帰還容量と、を含む共通ゲインステージを有し、
前記折り畳み積分型のＡ／Ｄ変換動作は、前記共通前段容量が前記アナログ信号を格納する前記第１格納動作と、前記共通ゲインステージが演算値である前記第１残差アナログ信号を生成する前記第１演算動作と、を含み、
前記第１格納動作では、前記共通前段容量が前記共通入力に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記第１演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記巡回型のＡ／Ｄ変換動作は、前記共通前段容量が前記第１残差アナログ信号又は前記第２残差アナログ信号を格納する第２格納動作と、前記共通ゲインステージが演算値である前記第２残差アナログ信号を生成する第２演算動作と、を有し、
前記第２格納動作では、前記共通前段容量が前記共通入力又は前記共通演算増幅器の出力に接続されると共に、前記共通帰還容量が前記共通入力又は前記共通演算増幅器の出力と反転入力との間に接続され、
前記第２演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記後段Ａ／Ｄ変換部は、前記前段Ａ／Ｄ変換部からの演算値である前記第２残差アナログ信号と逐次変化する前記参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第３デジタル値を順次生成する逐次比較型のＡ／Ｄ変換回路であり、
前記タイミング制御部は、前記比較動作のタイミングを、前記第１格納動作の終期及び前記第１演算動作の終期から外すように制御する、Ａ／Ｄ変換器。
【請求項１１】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、
前記イメージセンサからアナログ信号を受け、折り畳み積分型のＡ／Ｄ変換動作によって第１デジタル値及び当該折り畳み積分型のＡ／Ｄ変換動作における演算値である第１残差アナログ信号を生成する第１Ａ／Ｄ変換部、並びに、前記第１Ａ／Ｄ変換部から前記第１残差アナログ信号を受け、巡回型のＡ／Ｄ変換動作によって第２デジタル値及び当該巡回型のＡ／Ｄ変換動作における演算値である第２残差アナログ信号を生成する第２Ａ／Ｄ変換部、を含む前段Ａ／Ｄ変換部と、
前記前段Ａ／Ｄ変換部から前記第２残差アナログ信号を受け、非巡回型のＡ／Ｄ変換動作によって第３デジタル値を生成する後段Ａ／Ｄ変換部と、
第２格納動作及び第２演算動作を制御すると共に、前記後段Ａ／Ｄ変換部において前記第２残差アナログ信号と参照電圧とを互いに比較する比較動作を制御するタイミング制御部と、を備え、
前記前段Ａ／Ｄ変換部は、複数のスイッチを制御することにより、前記折り畳み積分型のＡ／Ｄ変換動作を行う回路と前記巡回型のＡ／Ｄ変換動作とを行う回路とを相互に切替可能な第３回路を含み、
前記第３回路は、前記アナログ信号又は前記第１残差アナログ信号を受ける共通入力と、前記共通入力に接続可能な共通前段容量と、前記共通前段容量に接続可能な反転入力を含む共通演算増幅器と、前記共通演算増幅器の出力に接続された共通出力と、前記共通演算増幅器の反転入力と出力との間に接続可能な共通帰還容量と、を含む共通ゲインステージを有し、
前記折り畳み積分型のＡ／Ｄ変換動作は、前記共通前段容量が前記アナログ信号を格納する第１格納動作と、前記共通ゲインステージが演算値である前記第１残差アナログ信号を生成する第１演算動作と、を含み、
前記第１格納動作では、前記共通前段容量が前記共通入力に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記第１演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記巡回型のＡ／Ｄ変換動作は、前記共通前段容量が前記第１残差アナログ信号又は前記第２残差アナログ信号を格納する前記第２格納動作と、前記共通ゲインステージが演算値である前記第２残差アナログ信号を生成する前記第２演算動作と、を有し、
前記第２格納動作では、前記共通前段容量が前記共通入力又は前記共通演算増幅器の出力に接続されると共に、前記共通帰還容量が前記共通入力又は前記共通演算増幅器の出力と反転入力との間に接続され、
前記第２演算動作では、前記共通前段容量が前記共通演算増幅器に接続されると共に、前記共通帰還容量が前記共通演算増幅器の出力と反転入力との間に接続され、
前記後段Ａ／Ｄ変換部は、前記前段Ａ／Ｄ変換部からの演算値である前記第２残差アナログ信号と逐次変化する前記参照電圧と互いに比較する比較器を含み、前記比較器の出力に基づいて前記第３デジタル値を順次生成する逐次比較型のＡ／Ｄ変換回路であり、
前記タイミング制御部は、前記比較動作のタイミングを、前記第２格納動作の終期及び前記第２演算動作の終期から外すように制御する、Ａ／Ｄ変換器。
【国際調査報告】
2018088476.tif 000021
2018088476.tif 000022