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　平成　６年特許願第２２８９９５号「スタティック・ランダム・アクセス・メモリ」拒絶査定不服審判事件〔平成　７年　３月３１日出願公開、特開平　７−　８５６９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年８月３１日（パリ条約による優先権主張　１９９３年９月３日、米国）の出願であって、平成１７年１月１９日付けで拒絶査定がなされ、これに対して平成１７年６月６日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明について
　本願の請求項１乃至２に係る発明は、平成１６年１１月３０日付けの手続補正書により補正された特許請求の範囲の請求項１乃至２に記載されたとおりのものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。
「【請求項１】　電源電圧を受けるための電源端子を有しビット・ラインおよびワード・ラインに結合された複数のメモリ・セル（３１）から成る、情報を記憶する集積回路メモリ（３０）であって：
　アドレス信号の受信に応答して、前記ワード・ラインにワード・ライン電圧を供給する複数のワード・ライン・ドライバ回路（４０）；
　前記複数のメモリ・セルの電源端子に結合された電源電圧制御回路（４６）であり、第１論理状態にある第１制御信号の受信に応答して外部テスタから供給される第１電位の電源電圧を供給し、第２論理状態にある第１制御信号の受信に応答して第２電位の電源電圧を供給する電源電圧制御回路であり、前記第１電位が前記第２電位よりも低く、当該集積回路メモリのテスト中に前記第１電位の電源電圧が前記複数のメモリ・セルに供給される、ところの電源電圧制御回路（４６）；および
　前記複数のワード・ライン・ドライバ回路に結合されたワード・ライン・ドライブ電圧制御回路（４２）であり、第１論理状態にある第２制御信号の受信に応答して前記複数のワード・ライン・ドライバ回路に外部テスタから供給される第１電源電圧を供給し、第２論理状態にある第２制御信号の受信に応答して前記複数のワード・ライン・ドライバ回路に第２電源電圧を供給するワード・ライン・ドライブ電圧制御回路であり、前記第１電源電圧が前記第２電源電圧よりも低くかつ当該集積回路メモリのテスト中に前記複数のワード・ライン・ドライバ回路に供給される、ところのワード・ライン・ドライブ電圧制御回路（４２）；
　を具備することを特徴とする集積回路メモリ（３０）。」
　
３．刊行物記載事項
（１）特開平３−４６１９３号公報
　本願の優先権主張日前に日本国内において頒布され、平成１６年８月１８日付けの拒絶理由通知において引用された特開平３−４６１９３号公報（以下、「刊行物１」という。）には、第１図及び第１０図とともに、以下の事項が記載されている。
（ａ）第１０図は、ＳＲＡＭの一般的な構成を示す概略ブロック図である。第１０図を参照して、ＳＲＡＭは、マトリックス状に配された複数のメモリセルと各行に対応して１本ずつ設けられるワード線と各列に対応して１組ずつ設けられるビット線対とを含むメモリセルアレイ１０１と、メモリセルアレイ１０１におけるどの位置のメモリセルに対してデータ書込みまたは読出しを行なうかを選択するための行アドレス信号および列アドレス信号をそれぞれ増幅・デコードして選択されるべきメモリセルのみをデータ書込みまたは読出し可能状態にするＸアドレスバッファデコーダ１０２およびＹアドレスバッファデコーダ１０３とを含む。（第１頁右下欄第１９行〜第２頁左上欄第１１行）
（ｂ）なお、製造後のＳＲＡＭに対する試験には、このようなディスターブテスト以外にも種々のテストがある。その１つに、メモリセルに含まれる２つの高抵抗の断線を調べるテストがある。このテストにおいては、テスト時間の短縮化を図るため、テストに際して、ビット線に供給される電源電位を通常よりも低くしてメモリセルへのデータ書込みを行なう方法が特開昭６１−２８００９号に示されている。（第６頁右下欄第１４行〜第７頁左上欄第２行）
（ｃ）それゆえに本発明の目的は、上記のような問題点を解決し、製造後の試験、特にディスターブテストに要する時間が短縮化されたスタティック半導体記憶装置装置を提供することである。（第７頁右上欄第１８行〜左下欄第１行）
（ｄ）第１図は本発明の一実施例を示すＳＲＡＭの部分回路図である。具体的には、第１図は、行方向に隣接する２つのメモリセルおよびその周辺部の等価回路を示す。・・・
　すなわち、メモリセル２１ａはビット線２３および２４の間に設けられ、ワード線２５ａに接続されるゲートを有するアクセストランジスタ３６ａおよび３７ａと、フリップフロップを構成する、インバータトランジスタ３８ａおよび３９ａならびに高抵抗４０ａおよび４１ａとによって構成される。（第７頁右下欄第７行〜第８頁左上欄第２行）
（ｅ）しかし、従来と異なり、メモリセル２１ａの抵抗４０ａおよび４１ａの、インバータトランジスタに接続されない端部およびメモリセル２１ｂの抵抗４０ｂおよび４１ｂの、インバータトランジスタに接続されない端部は、それぞれ接続線６０ａおよび６０ｂを介して、ともに、メモリセルを駆動するための駆動電圧をメモリセルに供給する通常時用電源回路７０およびテスト用電源回路７１に接続される。以下、この接続線をメモリセル駆動用接続線と呼ぶ。（第８頁左上欄第１７行〜右上欄第６行）
（ｆ）通常時用電源回路７０は、電源電位Ｖｃｃと、各メモリセルに接続される信号線６０ａおよび６０ｂとの間に設けられるＰチャネルＭＯＳＦＥＴ６１を含む。
　テスト用電源回路７１は、電源電位Ｖｃｃと各メモリセルに接続される信号線６０ａおよび６０ｂとの間に設けられる、ＮチャネルＭＯＳＦＥＴ６２およびＰチャネルＭＯＳＦＥＴの直列接続を含む。ＭＯＳＦＥＴ６２はダイオード接続される。（第８頁右上欄第１５行〜左下欄第３行）
（ｇ）テスト用電源回路７１のＭＯＳＦＥＴ６３のゲートには、先述の外部端子からのテスト信号Ｔが与えられ、通常時用電源回路７０のＭＯＳＦＥＴ６１のゲートには、テスト信号Ｔの反転信号／Ｔが与えられる。
　このＳＲＡＭにディスターブテストを行なう際には、外部端子から、ローレベルの信号がテスト信号ＴとしてこのＳＲＡＭに与えられる。これによって、テスト用電源回路７１において、ＭＯＳＦＥＴ６３が導通し、ＭＯＳＦＥＴ６２および６３の接続点であるノードＮ６１の電位がメモリセル駆動用接続線６０ａおよび６０ｂに供給される。（第８頁左下欄第４行〜同第１５行）［なお、上記「／Ｔ」は、刊行物１において「Ｔ」の上に「−」が付与された反転の信号として記載されているものを表す。以下、同様の表記を行う。］
（ｈ）ＭＯＳＦＥＴ６２は電源電位Ｖｃｃをそのゲートに受けて常に導通状態であるから、ノードＮ６１の電位は電源電位ＶｃｃよりもＭＯＳＦＥＴ６２のしきい値電圧Ｖｔｈだけ低い電圧Ｖｃｃ−Ｖｔｈである。一方、通常時用電源回路７０においてＭＯＳＦＥＴ６１は、そのゲートにローレベルのテスト信号Ｔの反転信号、すなわち、ハイレベルの信号／Ｔを受けて非導通状態となる。したがって、電源電位Ｖｃｃはメモリセル駆動用接続線６０ａおよび６０ｂには伝達されず、メモリセル駆動用接続線６０ａおよび６０ｂにはテスト用電源回路７１から電位が付与される。したがって、ディスターブテスト時には、各メモリセル２１ａおよび２１ｂには、従来よりも低い駆動電圧Ｖｃｃ−Ｖｔｈが供給される。（第８頁左下欄第１６行〜右下欄第１０行）
（ｉ）上記のようなテスト時でない場合、外部端子からこのＳＲＡＭにテスト信号Ｔとしてハイレベルの入力信号が入力される。したがって、この場合には先とは逆にテスト用電源回路７１においてＭＯＳＦＥＴ６３が非導通状態となり、通常用電源回路７０においてＭＯＳＦＥＴ６１が導通状態となる。したがって、各メモリセル駆動用接続線線６０ａおよび６０ｂには通常用電源回路７０から電源電位Ｖｃｃが与えられる。これによって、ノードＮ４２ａおよびＮ４２ｂの電位は従来と同様に電源電位Ｖｃｃとなる。したがって、通常の使用時におけるこのＳＲＡＭの動作には何ら支障を来たさない。（第９頁右下欄第１９行〜第１０頁左上欄第１１行）
　
　よって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。［なお、「信号線６０ａ」は、「接続線６０ａ」と読み替えて、用語を統一した。］
　「マトリックス状に配された複数のメモリセルを備え、メモリセル２１ａがビット線２３および２４の間に設けられ、ワード線２５ａに接続されたゲートを有するアクセストランジスタ３６ａおよび３７ａと、フリップフロップを構成するインバータトランジスタ３８ａおよび３９ａならびに高抵抗４０ａおよび４１ａとを含むスタティック半導体記憶装置において、
　行アドレス信号を増幅・デコードして選択されるべきメモリセルのみをデータ書込みまたは読出し可能状態にするＸアドレスバッファデコーダ１０２と、
　通常時用電源回路７０およびテスト用電源回路７１を更に含み、
　前記メモリセル２１ａの抵抗４０ａおよび４１ａの、前記インバータトランジスタに接続されない端部は、接続線６０ａを介して、駆動電圧を前記メモリセル２１ａに供給する前記通常時用電源回路７０および前記テスト用電源回路７１に接続され、
　前記通常時用電源回路７０は、電源電位Ｖｃｃと、メモリセル２１ａに接続される前記接続線６０ａとの間に設けられるＰチャネルＭＯＳＦＥＴ６１を含み、
　前記テスト用電源回路７１は、前記電源電位Ｖｃｃとメモリセル２１ａに接続される前記接続線６０ａとの間に設けられたＮチャネルＭＯＳＦＥＴ６２およびＰチャネルＭＯＳＦＥＴ６３の直列接続を含み、
　ディスターブテストを行なう際には、外部端子から、ローレベルの信号をテスト信号Ｔとして与えて、前記テスト用電源回路７１内のＭＯＳＦＥＴ６３を導通させ、前記ＭＯＳＦＥＴ６２および６３の接続点であるノードＮ６１の電位である、Ｖｃｃ−Ｖｔｈをメモリセル駆動用接続線６０ａに供給し、
　一方、テスト時でない場合、外部端子から、テスト信号Ｔとしてハイレベルの入力信号が入力され、前記通常用電源回路７０においてＭＯＳＦＥＴ６１が導通状態となり、前記メモリセル駆動用接続線６０ａには前記通常用電源回路７０から前記電源電位Ｖｃｃが与えられるスタティック半導体記憶装置。」
　
（２）特開昭６２−２６２２９９号公報
　本願の優先権主張日前に日本国内において頒布され、平成１６年８月１８日付けの拒絶理由通知において引用された特開昭６２−２６２２９９号公報（「以下、「刊行物２」という。）には、第１図及び第２図とともに、以下の事項が記載されている。
（ａ）２．特許請求の範囲
　電源電位と接地電位の中間電位を発生する回路と、スタティックＲＡＭの通常動作時には外部のアドレス信号を、スタティックＲＡＭセル帰還ループテスト時には、前記中間電位をアドレス選択信号線に与える切換回路を有するスタティックＲＡＭ制御回路。（第１頁左下欄第４行〜同第１０行）
（ｂ）第１図は本発明のスタティックＲＡＭ制御回路の一実施例の回路図、第２図はそのタイムチャートである。
　本実施例は、第５図の従来回路に、接地と電源電位Ｖｃｃの間に直列接続された抵抗Ｒ１０、Ｒ２０と、インバータ４００と、スタティックＲＡＭセル選択信号線ｂに接続され、ＲＡＭテスト信号ＴＥＳＴ、反転信号／ＴＥＳＴによって制御されるＰ−ＩＧＦＥＴ　Ｔ３０、Ｎ−ＩＧＦＥＴ　Ｔ４０と、抵抗Ｒ１０とＲ２０の接続点とスタティックＲＡＭセル選択信号線ｂの間に接続され、ＲＡＭテスト信号ＴＥＳＴ、反転信号／ＴＥＳＴによって制御されるＰ−ＩＧＦＥＴ　Ｔ１０、Ｎ−ＩＧＦＥＴ　Ｔ２０が付加されて構成されている。（第２頁左下欄第１９行〜右下欄第１１行）
（ｃ）ＲＡＭテスト信号ＴＥＳＴを接地電位とすると、インバータ４００の出力はＶｃｃ電位となるので、Ｐ−ＩＧＦＥＴ　Ｔ３０とＮ−ＩＧＦＥＴ　Ｔ４０が導通状態となり、アドレス信号ＡがスタティックＲＡＭセル選択信号線ｂに現われる。（第２頁右下欄第１４行〜同第１８行）
（ｄ）その後、時刻ｔ１に制御信号ＷＲをＶｃｃ電位に保ったまま、ＲＡＭテスト信号ＴＥＳＴをＶｃｃ電位にし、データ信号Ｄａｔａを接地電位とする。この時Ｐ−ＩＧＦＥＴ　Ｔ１０、Ｎ−ＩＧＦＥＴ　Ｔ２０が導通状態となり、スタティックＲＡＭセル選択信号線ｂには
　Ｖｉ＝（Ｒ２０／（Ｒ１０＋Ｒ２０））・Ｖｃｃ
が現われ、ビット線Ｑには接地電位が、ビット線／ＱにはＶｃｃ電位が現われている。（第３頁左上欄第１行〜同第９行）
（ｅ）〔発明の効果〕
　以上説明したように本発明は、スタティックＲＡＭセル帰還ループテスト時には電源電圧と接地電位の中間電位をアドレス選択信号線に与えることにより、スタティックＲＡＭセルの帰還ループテストを論理動作により実行できるので確実な帰還ループテストが実現でき、かつ帰還ループテストの時間を短縮できる効果がある。（第３頁右下欄第７行〜同第１４行）
　
４．対比
　本願発明と刊行物発明とを対比する。
（ａ）刊行物発明の「スタティツク半導体記憶装置」は、集積化されていることは明らかであるから、本願発明の「集積回路メモリ」に相当する。また、刊行物発明における「電源電位Ｖｃｃ」は、半導体記憶装置に対して外部から与えられる電源電圧であって、電源端子を介して供給されていることは自明の事項であるから、刊行物発明の「スタティツク半導体記憶装置」は、「電源電圧を受けるための電源端子」を有していることは明らかである。
　そして、刊行物発明の「ビット線２３及び２４」及び「ワード線２５ａ」の交点には「メモリセル２１ａ」が接続されており、刊行物発明の「ビット線２３及び２４」、「ワード線２５ａ」、及び「メモリセル２１ａ」は、本願発明の「ビット・ライン」、「ワード・ライン」、及び「メモリ・セル」にそれぞれ相当するから、刊行物発明は、本願発明の「電源電圧を受けるための電源端子を有しビット・ラインおよびワード・ラインに結合された複数のメモリ・セルから成る、情報を記憶する集積回路メモリであって」との構成を備えている。　
（ｂ）刊行物発明の「Ｘアドレスバッファデコーダ１０２」は、行アドレス信号を増幅・デコードして選択されるべきメモリセルのみをデータ書込みまたは読出し可能状態にするものであって、刊行物発明の各メモリセルの「ワード線２５ａ」には、アドレス信号の受信に応答してワード線電圧が供給され、且つ、当該ワード線電圧は、各ワード線に接続されたワード線ドライバから出力されることは技術常識であるから、刊行物発明の「スタティツク半導体記憶装置」は、本願発明の「アドレス信号の受信に応答して、前記ワード・ラインにワード・ライン電圧を供給する複数のワード・ライン・ドライバ回路」に相当する構成を実質的に備えていることは、自明の事項である。
（ｃ）刊行物発明の「通常時用電源回路７０およびテスト用電源回路７１」は、「メモリセル２１ａ」の動作電圧である「電源電位Ｖｃｃ」に結合されており、「ディスターブテスト」を行なう際には、「ローレベル」の「テスト信号Ｔ」（及び、ハイレベルの反転信号／Ｔ）が、「通常時用電源回路７０およびテスト用電源回路７１」に与えられ、これによって、「テスト用電源回路７１」から、「Ｖｃｃ−Ｖｔｈ」（即ち、電源電位Ｖｃｃより低い電位）の電圧が「メモリセル２１ａ」の駆動電圧として「接続線６０ａ」に供給され、一方「テスト時でない場合」には、「通常時用電源回路７０およびテスト用電源回路７１」に「テスト信号Ｔ」として「ハイレベルの入力信号」（及び、ローレベルの反転信号／Ｔ）が与えられ、これによって、「メモリセル駆動用接続線線６０ａ」には、「通常用電源回路７０」から「電源電位Ｖｃｃ」が与えられるから、刊行物発明の「通常時用電源回路７０およびテスト用電源回路７１」は、本願発明の「電源電圧制御回路」に相当し、刊行物発明の「テスト信号Ｔ」は、本願発明の「第１制御信号」に相当している。
　そして、刊行物発明の「ローレベルの信号をテスト信号Ｔとして与え」、「Ｖｃｃ−Ｖｔｈ」、「テスト信号Ｔとしてハイレベルの入力信号が入力され」及び「電源電位Ｖｃｃが与えられる」は、本願発明の「第１論理状態にある第１制御信号の受信」、「第１電位の電源電圧」、「第２論理状態にある第１制御信号の受信」及び「第２電位の電源電圧を供給する」にそれぞれ相当しているから、刊行物発明の「通常時用電源回路７０およびテスト用電源回路７１を更に含み、　前記メモリセル２１ａの抵抗４０ａおよび４１ａの、前記インバータトランジスタに接続されない端部は、接続線６０ａを介して、駆動電圧を前記メモリセル２１ａに供給する前記通常時用電源回路７０および前記テスト用電源回路７１に接続され、　前記通常時用電源回路７０は、電源電位Ｖｃｃと、メモリセル２１ａに接続される前記接続線６０ａとの間に設けられるＰチャネルＭＯＳＦＥＴ６１を含み、　前記テスト用電源回路７１は、前記電源電位Ｖｃｃとメモリセル２１ａに接続される前記接続線６０ａとの間に設けられたＮチャネルＭＯＳＦＥＴ６２およびＰチャネルＭＯＳＦＥＴ６３の直列接続を含み、　ディスターブテストを行なう際には、外部端子から、ローレベルの信号をテスト信号Ｔとして与えて、前記テスト用電源回路７１内のＭＯＳＦＥＴ６３を導通させ、前記ＭＯＳＦＥＴ６２および６３の接続点であるノードＮ６１の電位である、Ｖｃｃ−Ｖｔｈをメモリセル駆動用接続線６０ａに供給し、　一方、テスト時でない場合、外部端子から、テスト信号Ｔとしてハイレベルの入力信号が入力され、前記通常用電源回路７０においてＭＯＳＦＥＴ６１が導通状態となり、前記メモリセル駆動用接続線６０ａには前記通常用電源回路７０から前記電源電位Ｖｃｃが与えられる」は、本願発明の「前記複数のメモリ・セルの電源端子に結合された電源電圧制御回路であり、第１論理状態にある第１制御信号の受信に応答して」「第１電位の電源電圧を供給し、第２論理状態にある第１制御信号の受信に応答して第２電位の電源電圧を供給する電源電圧制御回路であり、前記第１電位が前記第２電位よりも低く、当該集積回路メモリのテスト中に前記第１電位の電源電圧が前記複数のメモリ・セルに供給される、ところの電源電圧制御回路」に相当している。
　
　したがって、本願発明と刊行物発明は、
　「電源電圧を受けるための電源端子を有しビット・ラインおよびワード・ラインに結合された複数のメモリ・セルから成る、情報を記憶する集積回路メモリであって：
　アドレス信号の受信に応答して、前記ワード・ラインにワード・ライン電圧を供給する複数のワード・ライン・ドライバ回路；
　前記複数のメモリ・セルの電源端子に結合された電源電圧制御回路であり、第１論理状態にある第１制御信号の受信に応答して第１電位の電源電圧を供給し、第２論理状態にある第１制御信号の受信に応答して第２電位の電源電圧を供給する電源電圧制御回路であり、前記第１電位が前記第２電位よりも低く、当該集積回路メモリのテスト中に前記第１電位の電源電圧が前記複数のメモリ・セルに供給される、ところの電源電圧制御回路；
　を具備することを特徴とする集積回路メモリ。」
である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、電源電圧制御回路が、「外部テスタから供給される第１電位の電源電圧」を供給するのに対して、刊行物発明は、テスト用電源回路７１から「Ｖｃｃ−Ｖｔｈ」が供給され、外部テスタから供給されるように構成されていない点。
（相違点２）
　本願発明は、「前記複数のワード・ライン・ドライバ回路に結合されたワード・ライン・ドライブ電圧制御回路であり、第１論理状態にある第２制御信号の受信に応答して前記複数のワード・ライン・ドライバ回路に外部テスタから供給される第１電源電圧を供給し、第２論理状態にある第２制御信号の受信に応答して前記複数のワード・ライン・ドライバ回路に第２電源電圧を供給するワード・ライン・ドライブ電圧制御回路であり、前記第１電源電圧が前記第２電源電圧よりも低くかつ当該集積回路メモリのテスト中に前記複数のワード・ライン・ドライバ回路に供給される、ところのワード・ライン・ドライブ電圧制御回路」を備えているのに対して、刊行物発明では、このような構成を備えていない点。
　
５．当審の判断
　以下、各相違点について検討する。
（相違点１について）
　一般に、半導体装置の所定の動作に必要な電圧を、当該半導体装置の内部回路で生成することも、半導体装置の外部から供給することも、ともによく知られた技術事項であって、半導体装置の小型化・高集積化を図るために、利用頻度の低い電圧発生回路を半導体装置の内部回路として設ける代わりに、外部から必要な電圧を供給することは、当業者が必要に応じて適宜なし得ることである。
　そして、半導体装置を試験する際に、この半導体装置の動作電圧を外部の試験装置から変更すること、即ち、半導体装置の試験に必要な電圧を外部の試験装置から供給することは、従来周知の技術事項であって、例えば、特開平４−３５７４７９号公報（【請求項１】の「試験対象となる被試験デバイスに電源電圧を印加する電圧印加手段と、該電圧印加手段によって印加する電圧の単位時間当りの変化量をほぼ線形に制御する制御手段と、を備え、予め設定された、印加電圧の目標値と、該目標値に達するまでの時間値とに基づいて前記制御手段により前記電圧印加手段を制御し、電源電圧印加の変化に対する前記被試験デバイスの特性試験を行うことを特徴とする半導体試験装置。」の記載、及び図１を参照。）、又は実願平３−１０７６２１号のＣＤ−ＲＯＭ（実開平５−５７６７８号公報：【０００６】段落の「図１Ａにこの考案の実施例を示す。ＩＣテスタ１１はＩＣ素子を試験するために必要な、各線のテストパターンを発生、かつその振幅やタイミングを変化させることができ、かつＩＣ素子へ印加する動作電源電圧を変化させることができるものであればよく、テストパターンをＩＣ素子へ印加して、そのＩＣ素子の出力を取込み、その状態を検査するＩＣテスタのパターン発生側が用いられる他、単にテストパターン発生器と電源ユニットからのみなるものでもよい。」、【０００７】段落の「このＩＣテスタ１１より発生されたテストパターンや電源電圧などの試験信号がＥＢテスタ１２内の被試験ＩＣ素子１３に印加されてそのＩＣ素子１３が動作状態とされる。」の記載、及び図１を参照。）に記載されるとおりである。
　したがって、刊行物発明において、「テスト用電源回路７１」を「スタティツク半導体記憶装置」の内部回路として設ける代わりに、テスト用電源電圧である「Ｖｃｃ−Ｖｔｈ」を、「スタティツク半導体記憶装置」の外部に設けたテスト装置（即ち、「外部テスタ」）から供給するようにして、本願発明のごとく、電源電圧制御回路が、「外部テスタから供給される第１電位の電源電圧」を供給するように構成することは、当業者がその必要に応じて適宜なし得たことである。
　
（相違点２について）
　刊行物１と同じく、スタティックＲＡＭについて記載された刊行物２について検討すると、
（ア）刊行物２の「スタティックＲＡＭセル選択信号線ｂ」は、本願発明の「ワード・ライン」に相当している。
　また、刊行物２の「アドレス信号Ａ」は、アドレスデータ信号の受信に応答して、「スタティックＲＡＭセル選択信号線ｂ」に供給されるワード・ライン電圧であって、第２図より、当該「スタティックＲＡＭセル選択信号線ｂ」（即ち、ワード・ライン）がアドレスデータ信号により選択されている場合は、「Ｖｃｃ」の電圧となることは明らかである。
（イ）刊行物２の記載（第３頁左上欄第１行〜同第９行）によれば、「ＲＡＭテスト信号ＴＥＳＴ」が「Ｖｃｃ電位」に設定されると、「Ｐ−ＩＧＦＥＴ　Ｔ１０、Ｎ−ＩＧＦＥＴ　Ｔ２０が導通状態」となり（なお、第１図の回路構成によると、「Ｖｃｃ電位」で導通状態となるのは通常「Ｎ」チャネルトランジスタであり、「Ｖｃｃ電位」を反転させた接地電位で導通状態となるのは通常「Ｐ」チャネルトランジスタであるから、「Ｐ−ＩＧＦＥＴ　Ｔ１０」は「Ｎ−ＩＧＦＥＴ　Ｔ１０」の、「Ｎ−ＩＧＦＥＴ　Ｔ２０」は「Ｐ−ＩＧＦＥＴ　Ｔ２０」の誤記と認める。）、「スタティックＲＡＭセル選択信号線ｂ」の電位は、「Ｖｉ＝（Ｒ２０／（Ｒ１０＋Ｒ２０））・Ｖｃｃ」になるから、刊行物２の「ＲＡＭテスト信号ＴＥＳＴ」は本願発明の「第２制御信号」に相当し、刊行物２の「ＲＡＭテスト信号ＴＥＳＴをＶｃｃ電位」に設定すること、及び「Ｖｉ＝（Ｒ２０／（Ｒ１０＋Ｒ２０））・Ｖｃｃ」は、本願発明の「第１論理状態にある第２制御信号の受信」及び「第１電源電圧」にそれぞれ相当している。なお、上記ＶｉはＶｃｃを分圧した電圧であるから、Ｖｃｃより低い電圧であることは明らかである。
　また、刊行物２の記載（第２頁左下欄第１４行〜同第１８行）によれば、「ＲＡＭテスト信号ＴＥＳＴを接地電位」にすると、「Ｐ−ＩＧＦＥＴ　Ｔ３０とＮ−ＩＧＦＥＴ　Ｔ４０が導通状態」となり、「スタティックＲＡＭセル選択信号線ｂ」には「アドレス信号Ａ」が供給され、当該「スタティックＲＡＭセル選択信号線ｂ」が選択されている場合には、その電位は「Ｖｃｃ」になるから、刊行物２に記載されている「ＲＡＭテスト信号ＴＥＳＴを接地電位」にすること、及び「Ｖｃｃ」は、本願発明の「第２論理状態にある第２制御信号の受信」及び「第２電源電圧」に相当している。
　したがって、刊行物２の「Ｐ（「Ｎ」の誤記と認める。）−ＩＧＦＥＴ　Ｔ１０とＮ（「Ｐ」の誤記と認める。）−ＩＧＦＥＴ　Ｔ２０」と「Ｐ−ＩＧＦＥＴ　Ｔ３０とＮ−ＩＧＦＥＴ　Ｔ４０」、及びこれらの導通／非導通を制御する「ＲＡＭテスト信号ＴＥＳＴ」及び「インバータ４００」は、本願発明の「ワード・ライン・ドライブ電圧制御回路であり、第１論理状態にある第２制御信号の受信に応答して」「第１電源電圧を供給し、第２論理状態にある第２制御信号の受信に応答して」「第２電源電圧を供給するワード・ライン・ドライブ電圧制御回路であり、前記第１電源電圧が前記第２電源電圧よりも低くかつ当該集積回路メモリのテスト中に」「供給される、ところのワード・ライン・ドライブ電圧制御回路」に相当している。
（ウ）ところで、刊行物２（第１図）においては、「スタティックＲＡＭセル選択信号線ｂ」に対して、「アドレス信号Ａ」（いわゆる、Ｘアドレスバッファ・デコーダから供給され、各々のワード・ラインに接続されたドライバ回路から出力される信号）と、テスト時に使用される中間電位Ｖｉとを、スタティックＲＡＭセルの近傍で切り換える回路図が概念的に記載されているが、刊行物２に記載の発明の目的・効果を達成するための手段は、「スタティックＲＡＭセル帰還ループテスト時には電源電圧と接地電位の中間電位をアドレス選択信号線に与えること」（第３頁右下欄第８行〜同第１１行）であるから、各々のワード・ラインに接続されたドライバ回路から出力される信号の段階で、ワード・ラインが選択された際の電圧Ｖｃｃと、テスト時に使用される中間電位Ｖｉとを切り換えても、その効果は実質的に等価であることは明らかであり、その具体的手段として、ワード・ライン・ドライバ回路に、ワード・ラインが選択された際の電圧Ｖｃｃと、テスト時に使用される中間電位Ｖｉとを制御して供給することは、当業者が直ちに想到し得る構成にすぎない。
（エ）また、相違点１で検討したとおり、半導体装置を試験する際に、この半導体装置の動作電圧を外部の試験装置から変更すること、即ち、半導体装置の試験に必要な電圧を外部の試験装置（即ち、「外部テスタ」）から供給することは、従来周知の技術事項であるから、テスト用の中間電位Ｖｉについて、上記従来周知の技術事項を適用することは適宜なし得ることである。
（オ）そして、刊行物１（第６頁右下欄第１４行〜第１６行）にも記載されるように、製造後のＳＲＡＭに対する試験には、種々のテストがあることは明らかであるから、これら種々のテストに対応するとともに、それぞれのテスト時間の短縮を図るために、刊行物発明に刊行物２に記載されている上記（イ）に記載の技術的事項を適用し、且つ、その際に、上記（ウ）及び（エ）を併せ考慮して、テスト用の中間電位Ｖｉを「外部テスタ」から供給すると共に、「ワード・ライン・ドライブ電圧制御回路」を刊行物発明が必然的に備えている複数のワード・ライン・ドライバ回路に結合するように構成すること、即ち、本願発明のごとく、「前記複数のワード・ライン・ドライバ回路に結合されたワード・ライン・ドライブ電圧制御回路であり、第１論理状態にある第２制御信号の受信に応答して前記複数のワード・ライン・ドライバ回路に外部テスタから供給される第１電源電圧を供給し、第２論理状態にある第２制御信号の受信に応答して前記複数のワード・ライン・ドライバ回路に第２電源電圧を供給するワード・ライン・ドライブ電圧制御回路であり、前記第１電源電圧が前記第２電源電圧よりも低くかつ当該集積回路メモリのテスト中に前記複数のワード・ライン・ドライバ回路に供給される、ところのワード・ライン・ドライブ電圧制御回路」を備えるようにすることは、当業者が容易になし得たことである。
　
　なお、審判請求人は、請求の理由において、「本願発明では、前記補正書によって補正した特許請求の範囲の請求項１および２に記載されているように、試験用電源電圧およびワード・ライン電源電圧は共に外部テスタによって発生され、かつアレイ電源制御回路を介してメモリ・アレイに供給されかつワード・ライン・ドライブ電圧回路を介してワード・ラインに供給される。前記アレイ供給電圧および前記ワード・ライン・ドライブ電圧は共にテスタによって発生されるから、前記アレイ供給電圧および前記ワード・ライン・ドライブ電圧は互いに独立にかつ任意の所望の値に確実かつ正確に調整できる。また、前記引用例１および２に比較してテスト時間が短縮でき、それは前記両方の電圧はメモリ装置を試験するために同時に任意の値に迅速に低下できるからである。」と、本願発明と刊行物１，２に記載のものとの構成及び効果の差異を主張しているが、上記相違点１において検討したとおり、半導体装置を試験する際に、この半導体装置の動作電圧を外部の試験装置から変更すること、即ち、半導体装置の試験に必要な電圧を外部の試験装置（即ち、「外部テスタ」）から供給することは、従来周知の技術事項であって、当該従来周知の技術事項を刊行物発明に適用することは適宜なし得たものであり、また、審判請求人の主張する本願発明の効果も、試験用電圧を外部から供給するという従来周知の技術事項から必然的に導出し得る程度のものであるから、当業者が容易に予測しうる効果にすぎない。
　
　よって、本願発明は、刊行物１及び２に記載された発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
６．むすび　
　以上のとおりであるから、本願は、請求項２に係る発明を検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。