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　特願２００２−１０２５９９「画像読み取り装置」拒絶査定不服審判事件〔平成１５年１０月１７日出願公開、特開２００３−２９８８１３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、平成１４年４月４日の出願であって、平成１８年１０月１２日付けで拒絶査定がなされ、これに対し、同年１１月３０日に拒絶査定不服の審判が請求されるとともに、同年１２月２８日付けで手続補正がされたものである。
　
　
第２　平成１８年１２月２８日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　　平成１８年１２月２８日付けの手続補正（以下、「本件補正」という。）を却下する。
［理由］
１．本件補正
　本件補正は、明細書についてするもので、その特許請求の範囲については、補正前に、
　
（ａ）
「【請求項１】　複数の受光素子が造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサＩＣチップを有しており、かつこれら複数のセンサＩＣチップは、列状に並べられている、画像読み取り装置であって、
　上記複数のセンサＩＣチップの数は、３の自然数倍とされている一方、
　これら複数のセンサＩＣチップは、３の自然数倍のブロックに分けられ、かつそれらのブロックごとに上記画像信号が出力されるように構成されているとともに、
　上記複数のセンサＩＣチップは、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも同時に駆動されるように並列駆動され、かつ、
　入力信号のチャンネル数が３であるＡ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器に、上記複数のセンサＩＣチップのブロックごとに出力される複数の画像信号が直接入力するように構成されていることを特徴とする、画像読み取り装置。」
　
とあったものを、
　
（ｂ）
「【請求項１】　複数の受光素子が造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサＩＣチップを有しており、かつこれら複数のセンサＩＣチップは、列状に並べられている、画像読み取り装置であって、
　上記複数のセンサＩＣチップの数は、３の自然数倍とされている一方、
　これら複数のセンサＩＣチップは、
それぞれが同数のセンサＩＣチップがカスケード接続された
数の
シリアル
　上記複数のセンサＩＣチップは、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも
同一のクロック信号に基づいて
　入力信号のチャンネル数が３であるＡ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器
の各チャンネル
各別に
　
と補正しようとするものである。すると、本件補正中、請求項１については、補正前の請求項１において、（ア）複数のセンサＩＣチップが分けられるブロックの「それぞれが同数のセンサＩＣチップがカスケード接続された」ものであること、（イ）ブロックごとに画像信号が「シリアル」出力されること、（ウ）複数のセンサＩＣチップの並列駆動が「同一のクロック信号に基づいて」されること、（エ）ブロックごとに出力される複数の画像信号が、チャンネル数が３のＡ／Ｄ変換器の「各チャンネルに」、「各別に」直接入力すること、の各事項を限定する内容の補正を含むものであるから、平成１８年改正前特許法第１７条の２第４項第２号に掲げる事項を目的とするものである。
　そこで、本件補正後における特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たすか）否かを、請求項１に係る発明（以下、「本願補正発明」という。）について以下に検討する。
　本願補正発明は、次のとおりのものである。
　
「【請求項１】　複数の受光素子が造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサＩＣチップを有しており、かつこれら複数のセンサＩＣチップは、列状に並べられている、画像読み取り装置であって、
　上記複数のセンサＩＣチップの数は、３の自然数倍とされている一方、
　これら複数のセンサＩＣチップは、
それぞれが同数のセンサＩＣチップがカスケード接続された
数の
シリアル
　上記複数のセンサＩＣチップは、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも
同一のクロック信号に基づいて
　入力信号のチャンネル数が３であるＡ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器
の各チャンネル
各別に
　
２．引用刊行物記載の発明 
　これに対して、原査定の拒絶の理由に引用された、本願出願日の前である平成１０年１０月２３日に頒布された特開平１０−２８５３３０号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　
（ａ）
「【０００１】
【発明の属する技術分野】本願発明は、原稿などの画像を読み取るための密着型イメージセンサに関する。」
　
（ｂ）
「【０００９】本願発明の第１の側面によれば、被読取体からの反射光量に応じたアナログの読取画像信号を画素毎にシリアルに出力するイメージセンサチップを、各イメージセンサチップの受光素子の配列方向に沿って複数個配列した密着型イメージセンサであって、複数個のイメージセンサチップを任意個数を１組として複数の組にブロック分けし、各ブロックを並列的に駆動する駆動制御手段を備えたことを特徴とする、密着型イメージセンサが提供される。
【００１０】このようにすれば、イメージセンサチップのブロックを並列駆動するので、読取速度を良好に向上させることができる。
【００１１】たとえば、イメージセンサチップのブロック分割数を４とすると、各イメージセンサチップを駆動するためのクロック信号の周期を従来と同一としても、１ライン分の受光素子からアナログの読取画像信号を読み出す時間を１／４にでき、光源の点灯時間を無視すれば、読取速度を４倍にすることが可能となる。
【００１２】受光素子としては、ホトダイオードやホトトランジスタを用いることができるが、これに限るものではない。
【００１３】イメージセンサチップのブロック分割数は任意であるが、その数が多いほど読取速度を高速化でき、またその数が少ないほど駆動制御手段や配線パターンの構成を簡単にできる。
【００１４】好ましい実施の形態によれば、複数個のイメージセンサチップからのアナログの読取画像信号をディジタルの読取画像信号に変換するアナログ・ディジタル変換手段を設ける。
【００１５】このようにすれば、ディジタルの読取画像信号を密着型イメージセンサから出力できるので、耐ノイズ性に優れており、しかも密着型イメージセンサの外部に読取画像信号をディジタル化するための回路を設ける必要がない。
（中略）
【００１８】他の好ましい実施の形態によれば、駆動制御手段は、イメージセンサチップの各ブロックに共通のクロック信号を供給することにより、各ブロックから同一のタイミングでアナログの読取画像信号を出力させ、アナログ・ディジタル変換手段は、各ブロックからのアナログの読取画像信号を、各ブロック毎に１個のアナログ・ディジタル変換器によりディジタル化する。
【００１９】このようにすれば、各ブロックに共通のクロック信号を使用できることから、クロック信号を供給するための配線パターン数を削減できる。」
　
（ｃ）
「【００４１】図６は、上記ヘッド基板２３上のイメージセンサチップ２４および配線パターンの配置説明図、図７は、同要部拡大図であって、上記イメージセンサチップ２４は、全ての受光素子がほぼ等間隔でかつ１列に並ぶように、ヘッド基板２３上に２０個搭載されている。またヘッド基板２３上には、２０個のイメージセンサチップ２４からなるイメージセンサチップ列の一端（図６および図７では下端）付近には、各イメージセンサチップ２４にクロック信号を供給し、かつ各イメージセンサチップ２４からの読取画像信号を処理して出力する制御用チップ１が搭載されている。
【００４２】２０個のイメージセンサチップ２４は、５個１組として４つのブロックに区分されており、ブロック間でタイミングの若干異なるクロック信号を制御用チップ１から供給されて、ブロック単位で動作する。
【００４３】図８は、上記イメージセンサチップ２４の回路ブロック図であって、このイメージセンサチップ２４には、１２８ビットのシフトレジスタ２、チップセレクト回路３、１２８個のホトトランジスタＰＴ1 〜ＰＴ128 、１２８個の第１の電界効果トランジスタＦＥＴ1 〜ＦＥＴ128 、第２の電界効果トランジスタＦＥＴ201 、第３の電界効果トランジスタＦＥＴ211 、演算増幅器ＯＰ1 、３個の抵抗器Ｒ1 〜Ｒ3 、キャパシタＣ1 、および７個のパッドＰ1 〜Ｐ7 が形成されている。１２８個の第１の電界効果トランジスタＦＥＴ1 〜ＦＥＴ128 、第２の電界効果トランジスタＦＥＴ201 、および第３の電界効果トランジスタＦＥＴ211 はそれぞれＭＯＳ型の電界効果トランジスタである。パッドＰ1 には、シリアルイン信号ＳＩが入力される。パッドＰ2 には、クロック信号ＣＬＫＮが入力される。このクロック信号ＣＬＫＮは、ブロック間でタイミングが若干異なっており、実際にはイメージセンサチップ２４がいずれのブロックに所属しているかによって、クロック信号ＣＬＫ１〜ＣＬＫ４のうちのいずれかが入力される。パッドＰ3には、５ボルトの電源電圧が供給される。パッドＰ4 は、グランドラインに接続されている。パッドＰ5 からは、増幅していないアナログの読取画像信号ＡＯ１がシリアルに出力される。パッドＰ6 からは、増幅されたアナログの読取画像信号ＡＯ２がシリアルに出力される。パッドＰ7 からは、シリアルアウト信号ＳＯが出力される。
【００４４】図９は、上記制御用チップ１の回路ブロック図であって、この制御用チップ１には、セレクタ５、Ａ／Ｄ変換器６、ＲＡＭ７、制御回路８、Ｄ／Ａ変換器９、およびパッドＰ10〜Ｐ27が形成されている。パッドＰ10〜Ｐ17からは、８ビットのディジタルの読取画像信号の各ビットＤＯ０〜ＤＯ７が出力される。パッドＰ18からは、アナログの読取画像信号ＡＯがシリアルに出力される。パッドＰ19〜Ｐ22からは、イメージセンサチップ２４の各ブロックへのクロック信号ＣＬＫ１〜ＣＬＫ４が出力される。パッドＰ23には、密着型イメージセンサ２０の外部からコネクタなどを介して基準クロック信号ＣＬＫが入力される。パッドＰ24〜Ｐ27には、イメージセンサチップ２４の各ブロックからのアナログの読取画像信号Ａ１１〜Ａ１４が入力される。この読取画像信号Ａ１１〜Ａ１４は、イメージセンサチップ２４のパッドＰ6 から出力された、演算増幅器ＯＰ1 により増幅された読取画像信号ＡＯ２である。なお制御用チップ１には、上記以外にも、５ボルトの電源電圧が入力されるパッド、グランドラインに接続されているパッド、および最終段のイメージセンサチップ２４のパッドＰ7 から出力されたシリアルアウト信号ＳＯがシリアルイン信号ＳＩとして入力されるパッドが形成されているが、図９では記載を省略している。
【００４５】すなわち、制御用チップ１は、複数個のイメージセンサチップを任意個数を１組として複数の組にブロック分けし、各ブロックを並列的に駆動する駆動制御手段を構成している。Ａ／Ｄ変換器６は、複数個のイメージセンサチップからのアナログの読取画像信号をディジタルの読取画像信号に変換するアナログ・ディジタル変換手段を構成している。ＲＡＭ７および制御回路８は、アナログ・ディジタル変換手段によりディジタル化された読取画像信号を、複数個のイメージセンサチップの受光素子の配列順に対応した順序に整列させる整列手段を構成している。パッドＰ10〜Ｐ17は、整列手段により整列されたディジタルの読取画像信号を、その順序でイメージセンサ出力として出力する第１の出力手段を構成している。Ｄ／Ａ変換器９は、整列手段により整列されたディジタルの読取画像信号を、その順序でアナログの読取画像信号に変換するディジタル・アナログ変換手段を構成している。パッドＰ18は、ディジタル・アナログ変換手段から出力されたアナログの読取画像信号を、その順序でイメージセンサ出力として出力する第２の出力手段を構成している。」
　
（ｄ）
「【００６１】また上記実施形態では、５個１組のイメージセンサチップ２４により構成されるブロックの動作タイミングを決定するクロック信号ＣＬＫＮを、各ブロック毎に基準クロック信号ＣＬＫの１周期分ずつずらせてクロック信号ＣＬＫ１〜ＣＬＫ４としたが、これらクロック信号ＣＬＫＮを全て同一のタイミングとしてもよい。たとえば図１５に示すように、４個のＡ／Ｄ変換器５１〜５４とセレクタ５６と制御回路５７とを設けた制御用チップ５１を用いて、同時にＡ／Ｄ変換器５１〜５４に入力されてディジタル化される各ブロックからの読取画像信号を、セレクタ５６により順次切り替えてＲＡＭ７に格納すれば、各ブロックのクロック信号ＣＬＫＮを全て同一のタイミングにできる。すなわち、各ブロックには、パッドＰ19から同一のクロック信号ＣＬＫＮが供給される。このときの制御用チップ５１の各部信号波形を図１６および図１７に示す。なお図１６は、データ読込モードにおける制御用チップ５１の各部信号波形図であり、図１７は、データ転送モードにおける制御用チップ５１の各部信号波形図である。また、図１６において、ＲＥＡＤ１〜ＲＥＡＤ４は制御回路５７からセレクタ５６に供給される切替信号であり、ＡＤ・ＬＡＴＣＨは制御回路５７からＡ／Ｄ変換器５１〜５４に供給されるサンプリングのタイミング信号である。
【００６２】このようにすれば、イメージセンサチップ２４の各ブロックを１つのクロック信号ＣＬＫＮで駆動できるので、クロック信号ＣＬＫＮを供給するための配線パターンを削減できることから、製造コストを低減できる。」
　
（ｅ）
「【００６３】更に上記実施形態では、１２８ドットのイメージセンサチップ２４を２０個設け、これらを５個１組として４つのブロックに分割したが、本願発明はもちろんこれらの数字に限定されるものではない。」
　
　引用例の上記記載事項並びに図６ないし図８及び図１５の内容を総合勘案すると、引用例には、結局、次の発明（以下、「引用発明」という。）が記載されているとすることができる。
　
「被読取体からの反射光量に応じたアナログの読取画像信号を画素毎にシリアルに出力するイメージセンサチップを、各イメージセンサチップの受光素子の配列方向に沿って複数個配列した、原稿などの画像を読み取るための密着型イメージセンサであって、
　前記複数個のイメージセンサチップを任意個数を１組として複数の組にブロック分けし、各ブロックを並列的に駆動する駆動制御手段を備え、
　イメージセンサチップのブロック分割数は任意であり、例えば、２０個のイメージセンサチップを、５個１組として４つのブロックに区分される形態を含み、
　前記複数個のイメージセンサチップからのアナログの読取画像信号をディジタルの読取画像信号に変換するアナログ・ディジタル変換手段（Ａ／Ｄ変換器）を有し、
　前記駆動制御手段は、前記イメージセンサチップの各ブロックに共通のクロック信号を供給することにより、前記各ブロックから同一のタイミングでアナログの読取画像信号を出力させ、
　前記アナログ・ディジタル変換手段は、前記各イメージセンサチップからの読取画像信号を、前記各ブロック毎のアナログの読取画像信号として入力して、各ブロック毎に１個のアナログ・ディジタル変換器によりディジタル化する、密着型イメージセンサ。」
　
３．対比
　本願補正発明と引用発明とを比較する。
　引用発明の「被読取体」、「イメージセンサチップ」、「密着型イメージセンサ」は、本願補正発明の「読み取り対象物」、「センサＩＣチップ」、「画像読み取り装置」に相当する。引用発明は、「被読取体からの反射光量に応じたアナログの読取画像信号を画素毎にシリアルに出力するイメージセンサチップを、各イメージセンサチップの受光素子の配列方向に沿って複数個配列した、原稿などの画像を読み取るための密着型イメージセンサ」であるから、「複数の受光素子が造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサＩＣチップを有しており、かつこれら複数のセンサＩＣチップは、列状に並べられている、画像読み取り装置」である点で本願補正発明と一致している。
　本願の明細書には、「カスケード接続」について、その用語自体の意味や具体的説明は記載されていないが、本願補正発明における「カスケード接続」は、ブロックごとに、上記画像信号がシリアル出力されるようにするためのものであって、本願の図４等に記載のような、各ブロックにおける複数（実施例では２つ）のセンサＩＣチップからの画像信号が１つの信号線に接続されて出力されるような構成と認められる。引用例の図６及び図７、並びに、上記２．（ｃ）の特に段落【００４４】の記載によれば、各ブロックからの読取画像信号Ａ１１〜Ａ１４は、ぞれぞれ、各ブロックにおける５個のイメージセンサチップからの出力信号線が接続されて出力されたものであり、その構成は、本願補正発明の上記の構成と同様である。すると、引用発明は、「各イメージセンサチップからの読取画像信号を、前記各ブロック毎のアナログの読取画像信号として」、それを入力して「各ブロック毎に１個のアナログ・ディジタル変換器によりディジタル化する」構成を備えているから、本願補正発明でいう「カスケード接続」の構成の存在が認められる。また、引用発明は、「２０個のイメージセンサチップを、５個１組として４つのブロックに区分される形態を含」むものであるから、この場合、複数のイメージセンサチップは、それぞれ同数のイメージセンサチップのブロックに分けられるものといえる。結局、本願補正発明と引用発明とは、「これら複数のセンサＩＣチップは、それぞれが同数のセンサＩＣチップがカスケード接続されたブロックに分けられ、かつそれらのブロックごとに、上記画像信号がシリアル出力されるように構成されている」点で共通している。
　引用発明は、「複数個のイメージセンサチップを任意個数を１組として複数の組にブロック分けし、各ブロックを並列的に駆動する駆動制御手段を備え」、「前記駆動制御手段は、前記イメージセンサチップの各ブロックに共通のクロック信号を供給することにより、前記各ブロックから同一のタイミングでアナログの読取画像信号を出力させ」るものであるから、「複数のセンサＩＣチップは、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも同一のクロック信号に基づいて同時に駆動されるように並列駆動され」る点で本願補正発明と一致している。
　引用発明は、「複数個のイメージセンサチップからのアナログの読取画像信号をディジタルの読取画像信号に変換するアナログ・ディジタル変換手段（Ａ／Ｄ変換器）を有し」、「前記アナログ・ディジタル変換手段は、前記各イメージセンサチップからの読取画像信号を、前記各ブロック毎のアナログの読取画像信号として入力して、各ブロック毎に１個のアナログ・ディジタル変換器によりディジタル化する」ものであるから、「Ａ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器に、上記複数のセンサＩＣチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されている」点で本願補正発明と共通している。
　
　すると、本願補正発明と引用発明とは、次の点で一致する。
　
「複数の受光素子が造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサＩＣチップを有しており、かつこれら複数のセンサＩＣチップは、列状に並べられている、画像読み取り装置であって、
　これら複数のセンサＩＣチップは、それぞれが同数のセンサＩＣチップがカスケード接続されたブロックに分けられ、かつそれらのブロックごとに、上記画像信号がシリアル出力されるように構成されているとともに、
　上記複数のセンサＩＣチップは、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも同一のクロック信号に基づいて同時に駆動されるように並列駆動され、かつ、
　Ａ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器に、上記複数のセンサＩＣチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されている、画像読み取り装置。」
　
　一方で、両者は、次の点で相違する。
　本願補正発明では、複数のセンサＩＣチップの数は、「３の自然数倍」とされている一方、これら複数のセンサＩＣチップは、それぞれが同数のセンサＩＣチップがカスケード接続された「３の自然数倍の数」のブロックに分けられるとともに、Ａ／Ｄ変換器が、「入力信号のチャンネル数が３である」ものであり、こののＡ／Ｄ変換器の「各チャンネル」に、上記複数のセンサＩＣチップのブロックごとに出力される複数の画像信号が各別に直接入力するように構成されているのに対し、引用発明では、イメージセンサチップのブロック分割数は任意であり、例えば、２０個のイメージセンサチップを、５個１組として４つのブロックに区分される形態が開示されているのみあって、イメージセンサチップの数は３の自然数倍とすること、及び、ブロック分割数は３の自然数倍とすることは明記されておらず、また、アナログ・ディジタル変換手段（Ａ／Ｄ変換器）は、「各ブロック毎に１個のアナログ・ディジタル変換器によりディジタル化する」ように構成されている点。
　
４．判断
　そこで、上記相違点について検討する。
　引用発明では、イメージセンサチップのブロック分割数は任意であり、また、上記２．（ｅ）によれば、「１２８ドットのイメージセンサチップ２４を２０個設け、これらを５個１組として４つのブロックに分割したが、本願発明はもちろんこれらの数字に限定されるものではない」旨が記載されており、イメージセンサチップの数もブロック分割数も任意のものを含むものであり、イメージセンサチップの数を３の自然数倍、ブロック分割数を３の自然数倍とすることを阻害する理由もないから、引用発明において、イメージセンサチップの数を３の自然数倍とし、また、ブロック分割数を３の自然数倍とすることは当業者が適宜なし得たことである。そして、入力信号のチャンネル数が３であるＡ／Ｄ変換器は周知であるから、イメージセンサチップの数を３の自然数倍とし、また、ブロック分割数を３の自然数倍とした引用発明に、入力信号のチャンネル数が３であるＡ／Ｄ変換器を当該自然数個用いて、「ブロック毎のアナログの読取画像信号」を、入力信号のチャンネル数が３であるＡ／Ｄ変換器の各チャンネルに、各別に直接入力する構成とすることは当業者にとって設計する上で当然想到し得たことである。
　
　一方、本願補正発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとはいえない。
　したがって、本願補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
５．本件補正についてのむすび 
　以上のとおり、本願補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成１８年改正前特許法第１７条の２第５項で準用する同法第１２６条第５項に規定する要件を満たさないものであり、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１．本願発明
　平成１８年１２月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明は、平成１８年１月３０日付けの手続補正書の特許請求の範囲の請求項１に記載されたとおりのものであるところ、請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
　
「【請求項１】　複数の受光素子が造り込まれ、かつこれら複数の受光素子が読み取り対象物から光を受けたときにその受光量に対応した画像信号をシリアルのアナログ信号で出力するように構成されている複数のセンサＩＣチップを有しており、かつこれら複数のセンサＩＣチップは、列状に並べられている、画像読み取り装置であって、
　上記複数のセンサＩＣチップの数は、３の自然数倍とされている一方、
　これら複数のセンサＩＣチップは、３の自然数倍のブロックに分けられ、かつそれらのブロックごとに上記画像信号が出力されるように構成されているとともに、
　上記複数のセンサＩＣチップは、１つのブロックのセンサＩＣチップが駆動されるときに他の複数のブロックのセンサＩＣチップも同時に駆動されるように並列駆動され、かつ、
　入力信号のチャンネル数が３であるＡ／Ｄ変換器を少なくとも１つ備えており、このＡ／Ｄ変換器に、上記複数のセンサＩＣチップのブロックごとに出力される複数の画像信号が直接入力するように構成されていることを特徴とする、画像読み取り装置。」（再掲）
　
２．引用刊行物記載の発明 
　原査定の拒絶の理由に引用された引用例及びその記載事項は、上記「第２　［理由］２．」に記載したとおりである。
　
３．対比・判断 
　本願発明は、上記「第２　［理由］」で検討した本願補正発明から、（ア）複数のセンサＩＣチップが分けられるブロックの「それぞれが同数のセンサＩＣチップがカスケード接続された」ものであること、（イ）ブロックごとに画像信号が「シリアル」出力されること、（ウ）複数のセンサＩＣチップの並列駆動が「同一のクロック信号に基づいて」されること、（エ）ブロックごとに出力される複数の画像信号が、チャンネル数が３のＡ／Ｄ変換器の「各チャンネルに」、「各別に」直接入力すること、の各事項の限定を省いたものといえる。
　そうすると、本願発明の発明特定事項をすべて含み、さらに発明特定事項に限定を付加したものに相当する本願補正発明が、上記「第２　［理由］４．」に記載したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　したがって、本願は、その余の請求項について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。