【事件の表示】
　平成１０年特許願第５０９１５３号「スタティック・メモリセル」拒絶査定不服審判事件〔平成１０年　２月　５日国際公開、ＷＯ９８／０５０７０、平成１２年　１月２５日国内公表、特表２０００−５００９２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、１９９７年７月３１日（パリ条約による優先権主張１９９６年７月３１日、米国）を国際出願日とする出願であって、平成１６年８月５日に、平成１６年１月５日付け手続補正に対する補正の却下の決定がなされるとともに拒絶査定がなされ、これに対して、同年１１月１６日に拒絶査定に対する審判請求がなされるとともに、同年１２月１６日付けで手続補正がなされたものである。
　そして、その後当審において、平成１７年１２月２１日付けで審尋がなされ、平成１８年７月４日に回答書が提出されている。
　
２．平成１６年１２月１６日付けの手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］
　平成１６年１２月１６日付けの手続補正を却下する。
［理由］
（１）本件補正の内容
　本願は、「１．手続きの経緯」で指摘したとおり、平成１６年１月５日付け手続補正に対する補正の却下の決定がなされているから、本件補正の対象となるのは、平成１４年１２月２５日付けで補正された明細書及び図面である。
　そして、本件補正は、特許請求の範囲の請求項１、請求項６及び請求項７を補正するものであって、補正後の請求項１、請求項６及び請求項７に係る発明は以下のとおりである。
「【請求項１】
　　平衡化単一ワード線ＳＲＡＭセルであって、
　第１ビット線に接続されたドレインと単一ワード線から形成されたゲートとを有する第１アクセス・トランジスタと、
　前記第１アクセス・トランジスタのソースに接続されたドレインと、バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、
　第２ビット線に接続されたドレインと前記単一ワード線から形成されたゲートとを有する第２アクセス・トランジスタと、
　前記第２アクセス・トランジスタのソースに接続されたドレインと、前記バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタと共に前記単一ワード線に対して同一側に配置されていることから成る第２プルダウン・トランジスタと、を備え、
　前記第１プルダウン・トランジスタの前記ドレインと前記第１アクセス・トランジスタの前記ソースとが共通アクティブ領域内に製作され、前記第１プルダウン・トランジスタの前記ドレインが第１自己整合コンタクトを介して中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が第１セル・コンタクトを介して前記第２プルダウン・トランジスタの前記ゲートと接続されており、
　前記第２プルダウン・トランジスタの前記ドレインと前記第２アクセス・トランジスタの前記ソースとが共通アクティブ領域内に形成され、前記第２プルダウン・トランジスタの前記ドレインが第２セル・コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２自己整合コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続されており、
　前記１アクセス・トランジスタの前記ドレイン及び前記ソースと前記第１プルダウン・トランジスタの前記ドレイン及び前記ソースとが単一の途切れていないアクティブ領域の第１の単一ストリップ内に製作され、前記第２アクセス・トランジスタの前記ドレイン及び前記ソースと前記第２プルダウン・トランジスタの前記ドレイン及び前記ソースとが前記単一の途切れていないアクティブ領域の第２の単一ストリップ内に製作されており、前記アクティブ領域のそれぞれが、２次元侵害を低減すべく、対応する前記ストリップ内に整合されていることから成る平衡化単一ワード線ＳＲＡＭセル。」
「【請求項６】
　前記第１プルダウン・トランジスタの前記ドレインに接続された第１プルアップ装置と、
　前記第２プルダウン・トランジスタの前記ドレインに接続された第２プルアップ装置と、
を更に備える、請求項１に記載のＳＲＡＭセル。」
「【請求項７】
　前記第１及び第２プルアップ装置が薄膜トランジスタから成る、請求項６に記載のＳＲＡＭセル。」
　
（２）本件補正の内容の整理
　本件補正の内容を、以下に整理する。
［補正事項１］
　補正前の請求項１の「平衡化ＳＲＡＭセルであって、」を、補正後の請求項１の「平衡化単一ワード線ＳＲＡＭセルであって、」と補正すること。
［補正事項２］
　補正前の請求項１の「前記第２プルダウン・トランジスタの前記ドレインが第２自己整合コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２セル・コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続されており、」を、補正後の請求項１の「前記第２プルダウン・トランジスタの前記ドレインが第２セル・コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２自己整合コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続されており、」と補正すること。
［補正事項３］
　補正前の請求項１の「前記１アクセス・トランジスタ及び前記第１プルダウン・トランジスタがアクティブ領域から成る第１の単一ストリップ内に製作され、前記第２アクセス・トランジスタ及び前記第２プルダウン・トランジスタがアクティブ領域から成る第２の単一ストリップ内に製作されていることから成る平衡化ＳＲＡＭセル。」を、補正後の請求項１の「前記１アクセス・トランジスタの前記ドレイン及び前記ソースと前記第１プルダウン・トランジスタの前記ドレイン及び前記ソースとが単一の途切れていないアクティブ領域の第１の単一ストリップ内に製作され、前記第２アクセス・トランジスタの前記ドレイン及び前記ソースと前記第２プルダウン・トランジスタの前記ドレイン及び前記ソースとが前記単一の途切れていないアクティブ領域の第２の単一ストリップ内に製作されており、前記アクティブ領域のそれぞれが、２次元侵害を低減すべく、対応する前記ストリップ内に整合されていることから成る平衡化単一ワード線ＳＲＡＭセル。」と補正すること。
［補正事項４］
　補正前の請求項６の「前記第１プルダウン・トランジスタの前記ドレインに接続されたプルアップ抵抗から成る第１プルアップ装置と、　前記第２プルダウン・トランジスタの前記ドレインに接続されたプルアップ抵抗から成る第２プルアップ装置と、」を、補正後の請求項６の「前記第１プルダウン・トランジスタの前記ドレインに接続された第１プルアップ装置と、　前記第２プルダウン・トランジスタの前記ドレインに接続された第２プルアップ装置と、」と補正すること。
［補正事項５］
　補正前の請求項７の「前記第１プルダウン・トランジスタの前記ドレインに接続された薄膜トランジスタから成る第１プルアップ装置と、　前記第２プルダウン・トランジスタの前記ドレインに接続された薄膜トランジスタから成る第２プルアップ装置と、を更に備える、請求項１に記載のＳＲＡＭセル。」を、補正後の請求項７の「前記第１及び第２プルアップ装置が薄膜トランジスタから成る、請求項６に記載のＳＲＡＭセル。」と補正すること。
　
（３）本件補正についての検討
（３−１）新規事項の有無について
［補正事項２について］
　補正事項２についての補正により、補正後の請求項１に係る発明は、「前記第２プルダウン・トランジスタの前記ドレインが第２セル・コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２自己整合コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続され」るものとなったが、本願の願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）には、図６ないし図８とともに、「第２プルダウン・トランジスタのドレイン１０８は、僅かにより大きい第２ポリシリコン層１２４及びセル・コンタクト１２６を介して第１プルダウン・トランジスタのゲート１１４に接続されている。同様に、第２ポリシリコン層１２４は自己整合コンタクト１２８を介してアクティブ領域１０８に接続されている。」（明細書第８頁第１０行ないし第１４行）と記載されている。そして、この「第２ポリシリコン層１２４」が請求項１の「中間的なポリシリコン層」に対応し、「アクティブ領域１０８」が請求項１の「前記第２プルダウン・トランジスタの前記ドレイン」に対応することは明らかであるから、当初明細書等には、「前記第２プルダウン・トランジスタの前記ドレインが第２自己整合コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２セル・コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続され」ることが記載されているのであって、補正後の請求項１の「前記第２プルダウン・トランジスタの前記ドレインが第２セル・コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２自己整合コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続され」ることは記載されていない。
　そして、補正後の「前記第２プルダウン・トランジスタの前記ドレインが第２セル・コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２自己整合コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続され」ることが、当初明細書等の記載から自明のこととも認められない。
　したがって、補正事項２についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（３−２）補正の目的について
［補正事項４について］
　補正事項４についての補正は、補正前の請求項６の「前記第１プルダウン・トランジスタの前記ドレインに接続されたプルアップ抵抗から成る第１プルアップ装置と、　前記第２プルダウン・トランジスタの前記ドレインに接続されたプルアップ抵抗から成る第２プルアップ装置と、」から、「プルアップ抵抗から成る」との記載をそれぞれ削除するものであって、請求項に記載した発明を特定するために必要な事項を削除するものであるから、特許請求の範囲の減縮を目的とするものではない。また、この補正は、請求項の削除、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものでもない。
　したがって、補正事項４についての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（３−３）独立特許要件の検討
　上記（３−１）及び（３−２）で検討したとおり、上記補正事項２及び４についての補正を含む本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしていないが、仮に、本件補正が特許法第１７条の２第３項に規定する要件を満たし、且つ、請求項１についての補正の目的が特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮に該当しているものとして、本件補正後の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、同法同条第５項において準用する同法第１２６条第５項の規定に適合するか否かについても、さらに検討する。
　
（３−３−１）補正後の発明
　本件補正後の請求項１に係る発明（以下、「補正発明」という。）は、上記「２．（１）本件補正の内容」に記載したとおりのものである。
　
（３−３−２）刊行物に記載された発明
刊行物１：特開平５−１６０３７０号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平５−１６０３７０号公報には、「半導体集積回路およびその製造方法」（発明の名称）に関して、図１ないし図７とともに以下の事項が記載されている。
「【特許請求の範囲】
【請求項１】  複数のトランジスタを有するスタティックランダムアクセスメモリセルからなり、各トランジスタは活動領域に広がるゲート（１９，１３，２５，２３）を有し、活動領域に広がる全ゲート（１９，１３，２５，２３）が互いに平行であることを特徴とする半導体集積回路。
・・・
【請求項４】  臨界幅の線に対して非点収差的に望ましい方向を決定するためにリソグラフィー装置を評価するステップと、
臨界幅の線が互いに平行で前記非点収差的に望ましい方向に延びるように集積回路を製造するステップからなることを特徴とする半導体集積回路の製造方法。
【請求項５】  ポリシリコンの第１、第２、および第３ストライプを第１および第２活動領域上に形成するステップと、
ポリシリコンの第１パッドを形成するステップと、
ポリシリコンの第２パッドを形成するステップからなり、
第１、第２、および第３ストライプは平行であり、第１ストライプは第１および第２活動領域上に広がり、第２ストライプは第１活動領域上に広がり、第３ストライプは第２活動領域上に広がり、
第１パッドは第３ストライプと接触し、第２ストライプ上に広がり、
第２パッドは第１パッドに接触し、第１活動領域に接触することを特徴とする請求項４記載の方法。」
「【０００９】
【実施例】図１に示され、実質的に二つのインバータを含むＳＲＡＭセルは、フリップフロップとして動作する。ゲート１９および２１を有するトランジスタは、アクセストランジスタとして動作する。例えば、トランジスタ１９が作動している場合、接点１７に現れる論理１は接点１５に伝送される。接点１５はプルダウントランジスタ２３のゲートに接続されている。プルダウントランジスタ２３は導電状態になり、接点１３に論理０を与える。
【００１０】接点１３の低い論理状態はプルダウントランジスタ２５を停止させる。結果として接点１５において、負荷２７を通して論理１が観測される。従って連動するトランジスタ２３および２５はラッチ回路として機能する。」
「【００１４】図２において、各チノックス（thinox）領域の下には適当な半導体接合が存在する。説明の便宜上、種々のチノックス領域が図１の接点に関連するとする。図２から５のゲートおよびチノックス領域は、一般に一定縮尺で描かれている。（図２から５において、中間レベルの酸化物層およびゲート酸化物が省略されている。）さらに図２において、拡大されたポリシリコンランディングパッドが省略されている。
【００１５】図２において、ポリシリコンストライプ２０は図１の回路図のゲート１９および２０を構成する。図１の回路図の接点１７および１１は図２において、それぞれ対応するチノックス領域によって示される。同様に図１の接点１５および１３も、図２において対応するチノックス領域によって示される。ポリシリコンストライプ２５は、図１の左側のプルダウントランジスタ２５のゲートである。
【００１６】ポリシリコンストライプ２５はポリシリコンストライプ２０に平行である。同様に図２のポリシリコンストライプ２３は、図１の回路の右側のプルダウントランジスタ２３のゲートに対応する。ポリシリコンストライプ２３はポリシリコンストライプ２５および２０に平行である。従って全てのゲートは平行に設計される。ゲート２５は接点１５とＶＳＳ領域の間に、ゲート２３は接点１３とＶＳＳ領域の間にある。」
「【００１９】図３は、三つのポリシリコンストライプ２０、２５および２３示している点において図２に類似している。しかし図３にはポリシリコンパッド２６、２８が追加される。便宜上、ポリシリコンパッド２６、２８はポリシリコンストライプ２０、２５および２３と同時に形成される。
・・・
【００２２】図３および４によって、平行ゲートによるセル設計の可能性が示される。図４において、追加された層は従来“ポリ２”と称される。酸化物層が図２のゲートレベルポリ１上に堆積され、ポリ２層とランディングパッド２８の間の接続のために、上部の酸化物層内のランディングパッド２８に適当な開口部が設けられる。図４においてパターンが描かれたポリシリコンパッド３１、３３、および３５が形成される。
【００２３】ポリシリコンパッド３１および３３は、続いて行われるビットライン接続のために、拡大されたランディングパッドを提供する。ポリシリコン層３５はウィンドウを通してポリシリコンパッド２８に接続される。ポリシリコン層３５は、ゲート２５に対して、いかなる直接的電気接続も形成しない。ポリシリコン層３５は続いて行われるエッチングからゲート２５を保護する。
【００２４】ポリシリコン層３５はまた、チノックス領域１５を部分的に被覆する。しかし中間レベル酸化物層（図６の符号５１）の存在のため、この製造段階では、ポリシリコン層３５とチノックス領域１５の間は電気的に接続されていない。ポリシリコン層３５の存在により、ゲート２５をチッ化物のような保護材料で被覆する必要がなくなる。
・・・
【００２６】図６に、ポリシリコン層３５がゲート２５と、チノックス領域１５の一部を被覆する様子が示される。酸化物層５１（図２から５には示されていない）は、ポリシリコン層３５がチノックス領域１５付近の接合点に接続することを防ぐ。さらに、もう一つの酸化物層５３がポリシリコン層３５上に堆積される。
【００２７】図４に示される構造が製造された後、図５においてもう一つの酸化物層（例えば図６、７の５３）が堆積され、適当な位置にウィンドウが設けられ、第三のポリシリコン層６０が堆積され、パターンが描かれる。特に、チノックス領域１３上に一つ、チノックス領域１５上に一つ、合計二つのウィンドウが設けられる。
【００２８】第三のポリシリコン層６０は、図５に示すように堆積され、パターンが描かれる。ポリシリコン層６０の一部分４１は、チノックス領域１３上に堆積された場合、ポリシリコンパッド２６を介してポリシリコンゲート２５とチノックス領域１３の間の電気的接続を提供する。従って、ポリシリコンパッド４１は、図１において左側のプルダウントランジスタと接点１３の間の交差接続を提供する。
【００２９】ポリシリコン層６０の一部分４３は、ポリシリコン層３５とポリシリコンパッド２８間の接続を介して、ウィンドウ１００が設置されている接点（チノックス１５）と、ゲート２３の間の電気的接続を提供する。」
「【図面の簡単な説明】
【図１】一般的なＳＲＡＭセルを示す回路図である。
【図２】本発明による素子の、ポリシリコンゲートおよびチノックス領域の概略を示す上視図である。
【図３】本発明による素子の、ポリシリコンゲートおよびチノックス領域の概略を示す上視図である。
【図４】ポリシリコンの追加層が堆積された図３のセルの上視図である。
【図５】ポリシリコンの追加層が堆積された図３のセルの上視図である。
【図６】図５の素子の部分的断面図である。
【図７】図５の素子の部分的断面図である。」
　
　ここで、図１に記載のＳＲＡＭセルの回路図が、図２ないし図５に記載の上視図によって具体化されており、刊行物１の【００１４】段落及び【図面の簡単な説明】に記載の「チノックス領域」が、刊行物１の請求項５の「第１および第２活動領域」に対応していると認められ、図２ないし図５のセルの上視図から、ゲート１９を有するアクセストランジスタのドレイン及びソースと、プルダウントランジスタ２５のドレイン及びソースとが第１活動領域内に製作され、ゲート２１を有するアクセストランジスタのドレイン及びソースと、プルダウントランジスタ２３のドレイン及びソースとが第２活動領域内に製作されていることが、看取できる。
　また、【００１６】段落の記載から、ゲートを構成するポリシリコンストライプ２０、２３及び２５は全て平行であり、図２ないし図５から、ポリシリコンストライプ２３及びポリシリコンストライプ２５（即ち、プルダウントランジスタ２３及びプルダウントランジスタ２５）は、ポリシリコンストライプ２０に対して同一側（図では共にポリシリコンストライプ２０の下側）に配置されていることは明らかである。
　そして、図１に記載の回路図、及び図４ないし図７とその説明（【００２２】ないし【００２９】段落等）から、ゲートを構成するポリシリコンストライプ２０，２３，２５の上にポリシリコン層３５及びポリシリコン層６０が形成され、チノックス領域１３（接点１３の領域）と、ポリシリコンゲート２５と同時に一体的に形成されるポリシリコンパッド２６とが、ポリシリコン層６０の一部分４１により電気的接続されるから、刊行物１には、接点１３の領域がポリシリコン層と接続され、前記ポリシリコン層がプルダウントランジスタ２５のゲートと接続されることが、実質的に記載されている。
　また、チノックス領域１５（接点１５の領域）と、ポリシリコンゲート２３と同時に一体的に形成されるポリシリコンパッド２８とが、ポリシリコン層３５及びポリシリコン層６０の一部分４３により電気的接続されるから、刊行物１には、接点１５の領域がポリシリコン層と接続され、前記ポリシリコン層がプルダウントランジスタ２３のゲートと接続されることが、実質的に記載されている。
　したがって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。
「　ポリシリコンストライプ２０を有するＳＲＡＭセルであって、
　接点１７の領域とポリシリコンストライプ２０からなるゲート１９とを有するアクセストランジスタと、
　接点１５の領域と、ＶＳＳ領域と、前記ポリシリコンストライプ２０に平行なポリシリコンストライプ２５からなるゲートとを有するプルダウントランジスタ２５と、
　接点１１の領域と前記ポリシリコンストライプ２０からなるゲート２１とを有するアクセストランジスタと、
　接点１３の領域と、ＶＳＳ領域と、前記ポリシリコンストライプ２０に平行なポリシリコンストライプ２３からなるゲートとを有するプルダウントランジスタ２３であり、前記プルダウントランジスタ２５と共に前記ポリシリコンストライプ２０に対して同一側に配置されていることから成るプルダウントランジスタ２３と、を備え、
　前記接点１５の領域が第１活動領域内に製作され、前記接点１５の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２３のゲートと接続されており、
　前記接点１３の領域が第２活動領域内に製作され、前記接点１３の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２５のゲートと接続されており、
　前記ゲート１９を有するアクセストランジスタのドレイン及びソースと前記プルダウントランジスタ２５のドレイン及びソースとが第１活動領域内に製作され、前記ゲート２１を有するアクセストランジスタのドレイン及びソースと前記プルダウントランジスタ２３のドレイン及びソースとが第２活動領域内に製作されているポリシリコンストライプ２０を有するＳＲＡＭセル。」
　
（３−３−３）対比
　補正発明と刊行物発明とを対比する。
（ａ）刊行物発明の「ポリシリコンストライプ２０」は、ＳＲＡＭセル内に１本のみ設けられ、２つのアクセストランジスタの共通のゲートを構成しており、「単一線」であることにおいて、補正発明の「単一ワード線」に対応する。
（ｂ）刊行物１の図１の回路図より、ゲート１９を有するアクセストランジスタのドレインと左側のビット線とが接点１７で接続され、図２より、接点１７の領域とゲート１９と接点１５の領域とでアクセストランジスタを構成していることが看取できるから、刊行物発明の「接点１７の領域」は、補正発明の「第１ビット線に接続されたドレイン」に相当し、上記（ａ）も参照すると、刊行物発明の「接点１７の領域とポリシリコンストライプ２０からなるゲート１９とを有するアクセストランジスタ」は、補正発明の「第１ビット線に接続されたドレインと単一」「線から形成されたゲートとを有する第１アクセス・トランジスタ」に相当する。
（ｃ）刊行物１の図１の回路図より、プルダウントランジスタ２５のドレインはゲート１９を有するアクセストランジスタのソースと接点１５で接続されていることは明らかであり、プルダウントランジスタ２５のソースがバイアス電源に接続されていることは、技術常識から当然のことである。そして、図１の回路図と図２の上視図とを対応させ、上記（ａ）も参照すると、刊行物発明の「接点１５の領域」、「ＶＳＳ領域」、「前記ポリシリコンストライプ２０に平行なポリシリコンストライプ２５からなるゲート」は、補正発明の「前記第１アクセス・トランジスタのソースに接続されたドレイン」、「バイアス電圧に接続されたソース」、「前記単一」「線に平面視で平行して製作されたゲート」にそれぞれ相当し、刊行物発明の「プルダウントランジスタ２５」は、補正発明の「第１プルダウン・トランジスタ」に相当する。
（ｄ）刊行物１の図１の回路図より、ゲート２１を有するアクセストランジスタのドレインと右側のビット線とが接点１１で接続され、図２より、接点１１の領域とゲート２１と接点１３の領域とでアクセストランジスタを構成していることが看取できるから、刊行物発明の「接点１１の領域」は、補正発明の「第２ビット線に接続されたドレイン」に相当し、上記（ａ）も参照すると、刊行物発明の「接点１１の領域と前記ポリシリコンストライプ２０からなるゲート２１とを有するアクセストランジスタ」は、補正発明の「第２ビット線に接続されたドレインと前記単一」「線から形成されたゲートとを有する第２アクセス・トランジスタ」に相当する。
（ｅ）刊行物１の図１の回路図より、プルダウントランジスタ２３のドレインはゲート２１を有するアクセストランジスタのソースと接点１３で接続されていることは明らかであり、プルダウントランジスタ２３のソースがバイアス電源に接続されていることは、技術常識から当然のことである。そして、図１の回路図と図２の上視図とを対応させ、上記（ａ）も参照すると、刊行物発明の「接点１３の領域」、「ＶＳＳ領域」、「前記ポリシリコンストライプ２０に平行なポリシリコンストライプ２３からなるゲート」は、補正発明の「前記第２アクセス・トランジスタのソースに接続されたドレイン」、「前記バイアス電圧に接続されたソース」、「前記単一」「線に平面視で平行して製作されたゲート」にそれぞれ相当し、刊行物発明の「プルダウントランジスタ２３」は、補正発明の「第２プルダウン・トランジスタ」に相当する。
（ｆ）上記（ｃ）を参照すると、刊行物発明の「前記接点１５の領域が第１活動領域内に製作され」ることは、補正発明の「前記第１プルダウン・トランジスタの前記ドレインと前記第１アクセス・トランジスタの前記ソースとが共通アクティブ領域内に製作され」ることに相当し、刊行物発明の「ポリシリコン層」は補正発明の「中間的なポリシリコン層」に相当するから、刊行物発明の「前記接点１５の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２３のゲートと接続されて」いることは、補正発明の「前記第１プルダウン・トランジスタの前記ドレインが」「中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が」「前記第２プルダウン・トランジスタの前記ゲートと接続されて」いることに相当する。
（ｇ）上記（ｅ）を参照すると、刊行物発明の「前記接点１３の領域が第２活動領域内に製作され」ることは、補正発明の「前記第２プルダウン・トランジスタの前記ドレインと前記第２アクセス・トランジスタの前記ソースとが共通アクティブ領域内に製作され」ることに相当し、刊行物発明の「ポリシリコン層」は補正発明の「中間的なポリシリコン層」に相当するから、刊行物発明の「前記接点１３の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２５のゲートと接続されて」いることは、補正発明の「前記第２プルダウン・トランジスタの前記ドレインが」「中間的なポリシリコン層と接続され、その中間的なポリシリコン層が」「前記第１プルダウン・トランジスタの前記ゲートと接続されて」いることに相当する。
（ｈ）刊行物１の図２ないし図４とその説明を参照すると、「第１活動領域」及び「第２活動領域」は、ともに、単一の途切れていない領域であって、細長い形状に形成されていると認められるから、刊行物発明の「第１活動領域」、「第２活動領域」は、補正発明の「単一の途切れていないアクティブ領域の第１の単一ストリップ」、「単一の途切れていないアクティブ領域の第２の単一ストリップ」にそれぞれ相当し、刊行物発明の「前記ゲート１９を有するアクセストランジスタのドレイン及びソースと前記プルダウントランジスタ２５のドレイン及びソースとが第１活動領域内に製作され、前記ゲート２１を有するアクセストランジスタのドレイン及びソースと前記プルダウントランジスタ２３のドレイン及びソースとが第２活動領域内に製作されて」いることは、補正発明の「前記１アクセス・トランジスタの前記ドレイン及び前記ソースと前記第１プルダウン・トランジスタの前記ドレイン及び前記ソースとが単一の途切れていないアクティブ領域の第１の単一ストリップ内に製作され、前記第２アクセス・トランジスタの前記ドレイン及び前記ソースと前記第２プルダウン・トランジスタの前記ドレイン及び前記ソースとが前記単一の途切れていないアクティブ領域の第２の単一ストリップ内に製作されて」いることに相当する。
　
　したがって、補正発明と刊行物発明とは、
「　ＳＲＡＭセルであって、
　第１ビット線に接続されたドレインと単一線から形成されたゲートとを有する第１アクセス・トランジスタと、
　前記第１アクセス・トランジスタのソースに接続されたドレインと、バイアス電圧に接続されたソースと、前記単一線に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、
　第２ビット線に接続されたドレインと前記単一線から形成されたゲートとを有する第２アクセス・トランジスタと、
　前記第２アクセス・トランジスタのソースに接続されたドレインと、前記バイアス電圧に接続されたソースと、前記単一線に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタと共に前記単一線に対して同一側に配置されていることから成る第２プルダウン・トランジスタと、を備え、
　前記第１プルダウン・トランジスタの前記ドレインと前記第１アクセス・トランジスタの前記ソースとが共通アクティブ領域内に製作され、前記第１プルダウン・トランジスタの前記ドレインが中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が前記第２プルダウン・トランジスタの前記ゲートと接続されており、
　前記第２プルダウン・トランジスタの前記ドレインと前記第２アクセス・トランジスタの前記ソースとが共通アクティブ領域内に形成され、前記第２プルダウン・トランジスタの前記ドレインが中間的なポリシリコン層と接続され、その中間的なポリシリコン層が前記第１プルダウン・トランジスタの前記ゲートと接続されており、
　前記１アクセス・トランジスタの前記ドレイン及び前記ソースと前記第１プルダウン・トランジスタの前記ドレイン及び前記ソースとが単一の途切れていないアクティブ領域の第１の単一ストリップ内に製作され、前記第２アクセス・トランジスタの前記ドレイン及び前記ソースと前記第２プルダウン・トランジスタの前記ドレイン及び前記ソースとが前記単一の途切れていないアクティブ領域の第２の単一ストリップ内に製作されているＳＲＡＭセル。」
であることにおいて一致しており、以下の点で相違している。
［相違点１］
　補正発明は、「平衡化単一ワード線ＳＲＡＭセル」であるのに対し、刊行物発明は、「ポリシリコンストライプ２０を有するＳＲＡＭセル」であるものの「平衡化」であることが明らかではない点。
［相違点２］
　補正発明は、「平衡化単一ワード線ＳＲＡＭセル」であって、「単一ワード線」から形成されたゲートとを有する第１アクセス・トランジスタと、「前記単一ワード線」に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、「前記単一ワード線」から形成されたゲートとを有する第２アクセス・トランジスタと、「前記単一ワード線」に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタと共に「前記単一ワード線」に対して同一側に配置されていることから成る第２プルダウン・トランジスタと、を備えているのに対して、刊行物発明は、「ポリシリコンストライプ２０を有するＳＲＡＭセル」であって、「ポリシリコンストライプ２０」からなるゲート１９とを有するアクセストランジスタと、「前記ポリシリコンストライプ２０」に平行なポリシリコンストライプ２５からなるゲートとを有するプルダウントランジスタ２５と、「前記ポリシリコンストライプ２０」からなるゲート２１とを有するアクセストランジスタと、「前記ポリシリコンストライプ２０」に平行なポリシリコンストライプ２３からなるゲートとを有するプルダウントランジスタ２３であり、前記プルダウントランジスタ２５と共に「前記ポリシリコンストライプ２０」に対して同一側に配置されていることから成るプルダウントランジスタ２３と、を備えているものの、「ポリシリコンストライプ２０」が単一ワード線であることが明示されていない点。
［相違点３］
　補正発明は、「前記第１プルダウン・トランジスタの前記ドレインが第１自己整合コンタクトを介して中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が第１セル・コンタクトを介して前記第２プルダウン・トランジスタの前記ゲートと接続されて」いるのに対し、刊行物発明は、「前記接点１５の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２３のゲートと接続されて」いるものの、「ポリシリコン層」と「前記接点１５の領域」及び「ゲート」とのコンタクト手段が明らかではない点。
［相違点４］
　補正発明は、「前記第２プルダウン・トランジスタの前記ドレインが第２セル・コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２自己整合コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続されて」いるのに対し、刊行物発明は、「前記接点１３の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２５のゲートと接続されて」いるものの、「ポリシリコン層」と「前記接点１３の領域」及び「ゲート」とのコンタクト手段が明らかではない点。
［相違点５］
　補正発明は、「前記アクティブ領域のそれぞれが、２次元侵害を低減すべく、対応する前記ストリップ内に整合されていることから成る」のに対し、刊行物発明は、このことが明らかではない点。
　
（３−３−４）判断
　以下、各相違点について検討する。
［相違点１について］
　本願の明細書には、「単一ビット線平衡化ＳＲＡＭセル」（明細書第７頁第１０行）の項目名があるものの、「平衡化」について特に定義はされていない。この点について、審判請求人は平成１８年７月４日付け回答書において、『「平衡化」という形容詞は、本願発明に係るメモリセルの特徴を端的に表す表現として用いられています。明細書第７頁、１０〜１４行には、「単一ビット線平衡化ＳＲＡＭセル」の項目名の下で、図６の説明として、「・・・。両プルダウン・トランジスタのゲートが共通ワード線に本質的には平行して製作されている。」と記載されています。また、要約書には、「このメモリセルは平行化された電流路が２つのプルダウン・トランジスタを介して形成されるように製作されている。単一ワード線が用いられて、メモリセルを相補ビット線に接続するアクセス・トランジスタを起動している。これらのメモリセルは、平面視で、平行して形成された単一ワード線とプルダウン・トランジスタのゲートとを有している。」と記載されています。これに対して、従来のＳＲＡＭメモリセルの一例を示す図４の説明では、「平面視でこれらゲートがワード線に対して傾斜して製作されていることは、図４から明らかである。」と記載されています。』と説明しているから、要するに、「平衡化」とは、従来のゲートがワード線に対して傾斜しているものと異なり、両プルダウン・トランジスタのゲートとワード線が本質的に平行し、平行化された電流路が２つのプルダウン・トランジスタを介して形成されることを意味するものと解される。
　ところで、刊行物発明も、両プルダウントランジスタ２３，２５のゲートが平行し、後述するように、実質的にワード線として機能するアクセストランジスタのゲート１９，２１にも平行して形成されるとともに、刊行物１の図２ないし図５から、平行化された電流路が第１及び第２活動領域に、２つのプルダウン・トランジスタ２３，２５を介して形成されることは明らかであるから、刊行物発明も「平衡化」の条件を満たしている。
　したがって、相違点１の「平衡化」であることは、実質的な相違点ではない。
［相違点２について］
　刊行物１には、ワード線については明記されていないが、図１ないし図５に記載のものがＳＲＡＭセルであって、ＳＲＡＭ（静的ランダムアクセスメモリ）内の１つのセルを示していることは明らかである。
　そして、多数のセルからなるＳＲＡＭにおいて、特定（行）のＳＲＡＭセルを選択するためにワード線を利用し、ＳＲＡＭセルをビット線に接続させるトランジスタ（アクセストランジスタ、又はワードトランジスタとも言う。）のゲートを、ワード線として形成することは、例えば、平成１３年２月２８日付け拒絶理由通知において引用された特開平７−１３０８７６号公報（ワード線ＷＬがワードトランジスタＷＴ１，ＷＴ２のゲートと接続されている図１８と、その説明を参照。）、特開平７−２７３２２２号公報（ワードトランジスタＱｗ１，Ｑｗ２のゲートがワード線１となっている図３，図４を参照。）、特開平６−２９１２８１号公報（【００１４】段落の「セル中央に配置されたワードトランジスタ（ゲート電極）７がワード線であり」との記載、及び図１を参照。）等に開示されるように、半導体メモリにおける技術常識であると言える。
　したがって、刊行物発明の「ポリシリコンストライプ２０」は、両アクセストランジスタのゲート１９，２１を構成するから、上記技術常識から判断して、ワード線として機能することは明らかであり、また、単一のポリシリコン配線であるから、補正発明の「単一ワード線」に相当すると言える。
　よって、上記［相違点１について］の検討も参照すると、「平衡化単一ワード線ＳＲＡＭセル」であって、「単一ワード線」から形成されたゲートとを有する第１アクセス・トランジスタと、「前記単一ワード線」に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、「前記単一ワード線」から形成されたゲートとを有する第２アクセス・トランジスタと、「前記単一ワード線」に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタと共に「前記単一ワード線」に対して同一側に配置されていることから成る第２プルダウン・トランジスタと、を補正発明が備えていることは、刊行物発明との実質的な相違点ではなく、仮に実質的なものであるとしても、当業者が容易に想到し得ることである。
［相違点３について］
　本願明細書の発明の詳細な説明には、「自己整合コンタクト」及び「セル・コンタクト」の定義は記載されていないが、半導体製造分野の技術常識から判断して、「自己整合コンタクト」は「セルフアラインコンタクト」とも呼ばれ、厳密なマスク合わせをすることなく位置が設定できるコンタクトであり、一方、「セル・コンタクト」は通常の開口部形成手段によるコンタクトであると解される。
　刊行物１には、「酸化物層が図２のゲートレベルポリ１上に堆積され、ポリ２層とランディングパッド２８の間の接続のために、上部の酸化物層内のランディングパッド２８に適当な開口部が設けられる。」（【００２２】段落）、「ポリシリコン層３５はウィンドウを通してポリシリコンパッド２８に接続される。」（【００２３】段落）と記載されており、ポリシリコン層３５（補正発明の「中間的なポリシリコン層」に相当。）を、通常の開口部形成手段によるコンタクトを介して、プルダウントランジスタのゲートに接続することが開示されている。
　また、平成１３年２月２８日付け拒絶理由通知において引用された特開平６−５３４４２号公報（【００２４】段落の「ノードコンタクト１１はいわゆるセルフアラインコンタクト法を用いて形成可能である。」を参照。）に記載されるように、トランジスタのソース・ドレインであるノードと配線層とを、セルフアラインコンタクト（補正発明の「自己整合コンタクト」に相当。）を介して接続することは周知技術である。
　そして、配線層とトランジスタの各部を接続する手段は、当業者が必要に応じて適宜選択し得るものであるから、刊行物発明において、接点１５の領域とポリシリコン層との接続に、上記周知のセルフアラインコンタクトを適用し、また、ポリシリコン層とプルダウントランジスタ２３のゲートとの接続に、刊行物１にも開示されている通常のコンタクトを適用することにより、補正発明のごとく、「前記第１プルダウン・トランジスタの前記ドレインが第１自己整合コンタクトを介して中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が第１セル・コンタクトを介して前記第２プルダウン・トランジスタの前記ゲートと接続されて」いるようにすることは、当業者が容易になし得ることである。
［相違点４について］
　本願明細書には、ポリシリコン層が自己整合コンタクトを介して第１プルダウン・トランジスタのゲートと接続されることについて、具体的な開示はなされていないが、例えば、特開平６−３１８６８１号公報（【００２８】段落の「図５（ａ），（ｂ）は、相互接続部（例えばポリ２領域４０７）が第二のタイプの自己整合コンタクトを介して下にあるゲート（例えばポリ１領域４０４）に接続している様子を示す。」の記載と図５を参照。）に記載されるように、ポリシリコン層からなる配線層をトランジスタのゲートに接続する際にも、自己整合コンタクトを介して接続することは周知技術である。
　また、ポリシリコン層等からなる配線層を、トランジスタのソース・ドレイン等の半導体領域と接続する際に、通常の開口部形成手段によるコンタクトを介して接続することは格別なことではない。
　そして、配線層とトランジスタの各部を接続する手段は、当業者が必要に応じて適宜選択し得るものであるから、刊行物発明において、接点１３の領域とポリシリコン層との接続に通常のコンタクトを適用し、また、ポリシリコン層とプルダウントランジスタ２５のゲートとの接続に、上記周知の自己整合コンタクトを適用することにより、補正発明のごとく、「前記第２プルダウン・トランジスタの前記ドレインが第２セル・コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２自己整合コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続されて」いるようにすることは、当業者が容易になし得ることである。
［相違点５について］
　本願の明細書には、「非対称メモリセルは、２次的な侵害（encroachment）等の・・・影響を受けやすい傾向がある。」（明細書第１頁第１７行〜第１９行）及び「この構成において、アクティブ領域はストリップ状に整合されて、先行する単一ビット線メモリセル内に存在する２次元的侵害を低減する。」（明細書第１５頁第２８行〜第１６頁第１行）との記載があるから、ＳＲＡＭセルのアクティブ領域がストリップ状に整合されることにより、２次元的侵害を低減するという作用・効果が生じるものと解される。
　そして、刊行物１の図２ないし図４とその説明を参照すると、「第１活動領域」及び「第２活動領域」は、ほぼ同じ長さの細長い形状に形成され、両者がほぼ平行に配置されるとともに、その内部にアクセストランジスタとプルダウントランジスタのソース・ドレインを形成しているから、刊行物発明の「第１活動領域」及び「第２活動領域」も、ＳＲＡＭセルのアクティブ領域がストリップ状に整合されていると言え、したがって、２次元的侵害を低減するという作用・効果も同様に生じているものと解される。
　よって、刊行物発明においても、「前記アクティブ領域のそれぞれが、２次元侵害を低減すべく、対応する前記ストリップ内に整合されていることから成る」ものであり、相違点５は実質的なものではない。
　
　なお、審判請求人は、審判請求の理由の「（ｂ）引用文献との比較」において、『引用文献１（特開平０５−１６０３７０号公報）が開示する半導体集積回路では、図５に示されるように、幾つかのポリシリコン層やポリ・コンタクトを介して電流が流れる経路を記載している。この図５は本願における先行技術としての図４と密に対応しており、第１ポリ層、第２ポリ層、並びに、第３ポリ層が全て相互接続経路の一部として使用されている。　これとは対照的に、本願請求項１に記載された構造には電流がＶｓｓからビット線コンタクトまで全てアクティブ領域内を流れるように設計されたＳＲＡＭが提供される。』、『本願発明では、Ｖｓｓからビット線コンタクトまでの経路で電流が途切れていないアクティブ領域中を流れ、電流が内部セル・コンタクト或はゲート・ポリシリコンを流れることがない。これは構造的に異なる引用文献１の構成では実現できない。たとえ引用文献１と本願発明とが同様の結果（対称性ＳＲＡＭセル設計）を達成するとしても、これら両者はその同様結果を全く異なる方法で達成している、即ち全く異なる電流の経路を有することで達成している。』と主張しているが、前記「（３−３−２）刊行物に記載された発明」で検討したとおり、刊行物１に記載のものも、第１及び第２活動領域内にアクセストランジスタとプルダウントランジスタが形成されているから、この構造は電流がＶｓｓからビット線コンタクトまで全て活動領域（アクティブ領域）内を流れるように設計されているものと認められ、また、ゲートを構成する第１ポリシリコン層（１９〜２５）及び第２ポリシリコン層（３５）は、チャージ・アップされるものの電流を運ぶものではないから、上記主張は失当であり、審判請求人の主張を採用することはできない。
　
　以上のとおりであるから、補正発明は、刊行物１に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。
　
（３−４）まとめ
　よって、補正発明を含む本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしておらず、また、仮に、本件補正が特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるとしても、特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たさないものであり、特許法第１５９条第１項で読み替えて準用する同法５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１６年１２月１６日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし７に係る発明は、平成１４年１２月２５日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし７に記載されたとおりのものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
「１．　平衡化ＳＲＡＭセルであって、
　第１ビット線に接続されたドレインと単一ワード線から形成されたゲートとを有する第１アクセス・トランジスタと、
　前記第１アクセス・トランジスタのソースに接続されたドレインと、バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、
　第２ビット線に接続されたドレインと前記単一ワード線から形成されたゲートとを有する第２アクセス・トランジスタと、
　前記第２アクセス・トランジスタのソースに接続されたドレインと、前記バイアス電圧に接続されたソースと、前記単一ワード線に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタと共に前記単一ワード線に対して同一側に配置されていることから成る第２プルダウン・トランジスタと、を備え、
　前記第１プルダウン・トランジスタの前記ドレインと前記第１アクセス・トランジスタの前記ソースとが共通アクティブ領域内に製作され、前記第１プルダウン・トランジスタの前記ドレインが第１自己整合コンタクトを介して中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が第１セル・コンタクトを介して前記第２プルダウン・トランジスタの前記ゲートと接続されており、
　前記第２プルダウン・トランジスタの前記ドレインと前記第２アクセス・トランジスタの前記ソースとが共通アクティブ領域内に形成され、前記第２プルダウン・トランジスタの前記ドレインが第２自己整合コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２セル・コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続されており、
　前記１アクセス・トランジスタ及び前記第１プルダウン・トランジスタがアクティブ領域から成る第１の単一ストリップ内に製作され、前記第２アクセス・トランジスタ及び前記第２プルダウン・トランジスタがアクティブ領域から成る第２の単一ストリップ内に製作されていることから成る平衡化ＳＲＡＭセル。」
　
４．刊行物に記載された発明
　刊行物１に記載される事項は、「２．（３−３−２）刊行物に記載された発明」に記載したとおりであり、刊行物１には、前述の「刊行物発明」が記載されている。
　
５．対比
　ここで、本願発明と刊行物発明とを対比する。
（ａ）刊行物発明の「ポリシリコンストライプ２０」は、ＳＲＡＭセル内に１本のみ設けられ、２つのアクセストランジスタの共通のゲートを構成しており、「単一線」であることにおいて、本願発明の「単一ワード線」に対応する。
（ｂ）刊行物１の図１の回路図より、ゲート１９を有するアクセストランジスタのドレインと左側のビット線とが接点１７で接続され、図２より、接点１７の領域とゲート１９と接点１５の領域とでアクセストランジスタを構成していることが看取できるから、刊行物発明の「接点１７の領域」は、本願発明の「第１ビット線に接続されたドレイン」に相当し、上記（ａ）も参照すると、刊行物発明の「接点１７の領域とポリシリコンストライプ２０からなるゲート１９とを有するアクセストランジスタ」は、本願発明の「第１ビット線に接続されたドレインと単一」「線から形成されたゲートとを有する第１アクセス・トランジスタ」に相当する。
（ｃ）刊行物１の図１の回路図より、プルダウントランジスタ２５のドレインはゲート１９を有するアクセストランジスタのソースと接点１５で接続されていることは明らかであり、プルダウントランジスタ２５のソースがバイアス電源に接続されていることは、技術常識から当然のことである。そして、図１の回路図と図２の上視図とを対応させ、上記（ａ）も参照すると、刊行物発明の「接点１５の領域」、「ＶＳＳ領域」、「前記ポリシリコンストライプ２０に平行なポリシリコンストライプ２５からなるゲート」は、本願発明の「前記第１アクセス・トランジスタのソースに接続されたドレイン」、「バイアス電圧に接続されたソース」、「前記単一」「線に平面視で平行して製作されたゲート」にそれぞれ相当し、刊行物発明の「プルダウントランジスタ２５」は、本願発明の「第１プルダウン・トランジスタ」に相当する。
（ｄ）刊行物１の図１の回路図より、ゲート２１を有するアクセストランジスタのドレインと右側のビット線とが接点１１で接続され、図２より、接点１１の領域とゲート２１と接点１３の領域とでアクセストランジスタを構成していることが看取できるから、刊行物発明の「接点１１の領域」は、本願発明の「第２ビット線に接続されたドレイン」に相当し、上記（ａ）も参照すると、刊行物発明の「接点１１の領域と前記ポリシリコンストライプ２０からなるゲート２１とを有するアクセストランジスタ」は、本願発明の「第２ビット線に接続されたドレインと前記単一」「線から形成されたゲートとを有する第２アクセス・トランジスタ」に相当する。
（ｅ）刊行物１の図１の回路図より、プルダウントランジスタ２３のドレインはゲート２１を有するアクセストランジスタのソースと接点１３で接続されていることは明らかであり、プルダウントランジスタ２３のソースがバイアス電源に接続されていることは、技術常識から当然のことである。そして、図１の回路図と図２の上視図とを対応させ、上記（ａ）も参照すると、刊行物発明の「接点１３の領域」、「ＶＳＳ領域」、「前記ポリシリコンストライプ２０に平行なポリシリコンストライプ２３からなるゲート」は、本願発明の「前記第２アクセス・トランジスタのソースに接続されたドレイン」、「前記バイアス電圧に接続されたソース」、「前記単一」「線に平面視で平行して製作されたゲート」にそれぞれ相当し、刊行物発明の「プルダウントランジスタ２３」は、本願発明の「第２プルダウン・トランジスタ」に相当する。
（ｆ）上記（ｃ）を参照すると、刊行物発明の「前記接点１５の領域が第１活動領域内に製作され」ることは、本願発明の「前記第１プルダウン・トランジスタの前記ドレインと前記第１アクセス・トランジスタの前記ソースとが共通アクティブ領域内に製作され」ることに相当し、刊行物発明の「ポリシリコン層」は本願発明の「中間的なポリシリコン層」に相当するから、刊行物発明の「前記接点１５の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２３のゲートと接続されて」いることは、本願発明の「前記第１プルダウン・トランジスタの前記ドレインが」「中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が」「前記第２プルダウン・トランジスタの前記ゲートと接続されて」いることに相当する。
（ｇ）上記（ｅ）を参照すると、刊行物発明の「前記接点１３の領域が第２活動領域内に製作され」ることは、本願発明の「前記第２プルダウン・トランジスタの前記ドレインと前記第２アクセス・トランジスタの前記ソースとが共通アクティブ領域内に製作され」ることに相当し、刊行物発明の「ポリシリコン層」は本願発明の「中間的なポリシリコン層」に相当するから、刊行物発明の「前記接点１３の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２５のゲートと接続されて」いることは、本願発明の「前記第２プルダウン・トランジスタの前記ドレインが」「中間的なポリシリコン層と接続され、その中間的なポリシリコン層が」「前記第１プルダウン・トランジスタの前記ゲートと接続されて」いることに相当する。
（ｈ）刊行物１の図２ないし図４とその説明を参照すると、「第１活動領域」及び「第２活動領域」は、トランジスタが形成される領域であって、それぞれ単一の細長い形状に形成されていると認められるから、刊行物発明の「第１活動領域」、「第２活動領域」は、本願発明の「アクティブ領域から成る第１の単一ストリップ」、「アクティブ領域から成る第２の単一ストリップ」にそれぞれ相当する。そして、トランジスタのドレイン及びソースを活動領域内に製作することは、トランジスタを活動領域内に作製することに外ならないから、刊行物発明の「前記ゲート１９を有するアクセストランジスタのドレイン及びソースと前記プルダウントランジスタ２５のドレイン及びソースとが第１活動領域内に製作され、前記ゲート２１を有するアクセストランジスタのドレイン及びソースと前記プルダウントランジスタ２３のドレイン及びソースとが第２活動領域内に製作されている」ことは、本願発明の「前記１アクセス・トランジスタ及び前記第１プルダウン・トランジスタがアクティブ領域から成る第１の単一ストリップ内に製作され、前記第２アクセス・トランジスタ及び前記第２プルダウン・トランジスタがアクティブ領域から成る第２の単一ストリップ内に製作されていること」に相当する。
　
　したがって、本願発明と刊行物発明とは、
「　ＳＲＡＭセルであって、
　第１ビット線に接続されたドレインと単一線から形成されたゲートとを有する第１アクセス・トランジスタと、
　前記第１アクセス・トランジスタのソースに接続されたドレインと、バイアス電圧に接続されたソースと、前記単一線に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、
　第２ビット線に接続されたドレインと前記単一線から形成されたゲートとを有する第２アクセス・トランジスタと、
　前記第２アクセス・トランジスタのソースに接続されたドレインと、前記バイアス電圧に接続されたソースと、前記単一線に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタと共に前記単一線に対して同一側に配置されていることから成る第２プルダウン・トランジスタと、を備え、
　前記第１プルダウン・トランジスタの前記ドレインと前記第１アクセス・トランジスタの前記ソースとが共通アクティブ領域内に製作され、前記第１プルダウン・トランジスタの前記ドレインが中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が前記第２プルダウン・トランジスタの前記ゲートと接続されており、
　前記第２プルダウン・トランジスタの前記ドレインと前記第２アクセス・トランジスタの前記ソースとが共通アクティブ領域内に形成され、前記第２プルダウン・トランジスタの前記ドレインが中間的なポリシリコン層と接続され、その中間的なポリシリコン層が前記第１プルダウン・トランジスタの前記ゲートと接続されており、
　前記１アクセス・トランジスタ及び前記第１プルダウン・トランジスタがアクティブ領域から成る第１の単一ストリップ内に製作され、前記第２アクセス・トランジスタ及び前記第２プルダウン・トランジスタがアクティブ領域から成る第２の単一ストリップ内に製作されていることから成るＳＲＡＭセル。」
であることにおいて一致しており、以下の点で相違している。
［相違点１］
　本願発明は、「平衡化ＳＲＡＭセル」であるのに対し、刊行物発明は、「ＳＲＡＭセル」であるものの「平衡化」であることが明らかではない点。
［相違点２］
　本願発明は、「単一ワード線」から形成されたゲートとを有する第１アクセス・トランジスタと、「前記単一ワード線」に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、「前記単一ワード線」から形成されたゲートとを有する第２アクセス・トランジスタと、「前記単一ワード線」に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタと共に「前記単一ワード線」に対して同一側に配置されていることから成る第２プルダウン・トランジスタと、を備えているのに対して、刊行物発明は、「ポリシリコンストライプ２０」からなるゲート１９とを有するアクセストランジスタと、「前記ポリシリコンストライプ２０」に平行なポリシリコンストライプ２５からなるゲートとを有するプルダウントランジスタ２５と、「前記ポリシリコンストライプ２０」からなるゲート２１とを有するアクセストランジスタと、「前記ポリシリコンストライプ２０」に平行なポリシリコンストライプ２３からなるゲートとを有するプルダウントランジスタ２３であり、前記プルダウントランジスタ２５と共に「前記ポリシリコンストライプ２０」に対して同一側に配置されていることから成るプルダウントランジスタ２３と、を備えているものの、「ポリシリコンストライプ２０」が単一ワード線であることが明示されていない点。
［相違点３］
　本願発明は、「前記第１プルダウン・トランジスタの前記ドレインが第１自己整合コンタクトを介して中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が第１セル・コンタクトを介して前記第２プルダウン・トランジスタの前記ゲートと接続されて」いるのに対し、刊行物発明は、「前記接点１５の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２３のゲートと接続されて」いるものの、「ポリシリコン層」と「前記接点１５の領域」及び「ゲート」とのコンタクト手段が明らかではない点。
［相違点４］
　本願発明は、「前記第２プルダウン・トランジスタの前記ドレインが第２自己整合コンタクトを介して中間的なポリシリコン層と接続され、その中間的なポリシリコン層が第２セル・コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続されて」いるのに対し、刊行物発明は、「前記接点１３の領域がポリシリコン層と接続され、前記ポリシリコン層が前記プルダウントランジスタ２５のゲートと接続されて」いるものの、「ポリシリコン層」と「前記接点１３の領域」及び「ゲート」とのコンタクト手段が明らかではない点。
　
６．判断　
　以下、各相違点について検討する。
［相違点１について］
　本願の明細書には、「単一ビット線平衡化ＳＲＡＭセル」（明細書第７頁第１０行）の項目名があるものの、「平衡化」について特に定義はされていない。この点について、審判請求人は平成１８年７月４日付け回答書において、『「平衡化」という形容詞は、本願発明に係るメモリセルの特徴を端的に表す表現として用いられています。明細書第７頁、１０〜１４行には、「単一ビット線平衡化ＳＲＡＭセル」の項目名の下で、図６の説明として、「・・・。両プルダウン・トランジスタのゲートが共通ワード線に本質的には平行して製作されている。」と記載されています。また、要約書には、「このメモリセルは平行化された電流路が２つのプルダウン・トランジスタを介して形成されるように製作されている。単一ワード線が用いられて、メモリセルを相補ビット線に接続するアクセス・トランジスタを起動している。これらのメモリセルは、平面視で、平行して形成された単一ワード線とプルダウン・トランジスタのゲートとを有している。」と記載されています。これに対して、従来のＳＲＡＭメモリセルの一例を示す図４の説明では、「平面視でこれらゲートがワード線に対して傾斜して製作されていることは、図４から明らかである。」と記載されています。』と説明しているから、要するに、「平衡化」とは、従来のゲートがワード線に対して傾斜しているものと異なり、両プルダウン・トランジスタのゲートとワード線が本質的に平行し、平行化された電流路が２つのプルダウン・トランジスタを介して形成されることを意味するものと解される。
　ところで、刊行物発明も、両プルダウントランジスタ２３，２５のゲートが平行し、後述するように、実質的にワード線として機能するアクセストランジスタのゲート１９，２１にも平行して形成されるとともに、刊行物１の図２ないし図５から、平行化された電流路が第１及び第２活動領域に、２つのプルダウン・トランジスタ２３，２５を介して形成されることは明らかであるから、刊行物発明も「平衡化」の条件を満たしている。
　したがって、相違点１の「平衡化」であることは、実質的な相違点ではない。
［相違点２について］
　刊行物１には、ワード線については明記されていないが、図１ないし図５に記載のものがＳＲＡＭセルであって、ＳＲＡＭ（静的ランダムアクセスメモリ）内の１つのセルを示していることは明らかである。
　そして、多数のセルからなるＳＲＡＭにおいて、特定（行）のＳＲＡＭセルを選択するためにワード線を利用し、ＳＲＡＭセルをビット線に接続させるトランジスタ（アクセストランジスタ、又はワードトランジスタとも言う。）のゲートを、ワード線として形成することは、例えば、平成１３年２月２８日付け拒絶理由通知において引用された特開平７−１３０８７６号公報（ワード線ＷＬがワードトランジスタＷＴ１，ＷＴ２のゲートと接続されている図１８と、その説明を参照。）、特開平７−２７３２２２号公報（ワードトランジスタＱｗ１，Ｑｗ２のゲートがワード線１となっている図３，図４を参照。）、特開平６−２９１２８１号公報（【００１４】段落の「セル中央に配置されたワードトランジスタ（ゲート電極）７がワード線であり」との記載、及び図１を参照。）等に開示されるように、半導体メモリにおける技術常識であると言える。
　したがって、刊行物発明の「ポリシリコンストライプ２０」は、両アクセストランジスタのゲート１９，２１を構成するから、上記技術常識から判断して、ワード線として機能することは明らかであり、また、単一のポリシリコン配線であるから、本願発明の「単一ワード線」に相当すると言える。
　よって、「単一ワード線」から形成されたゲートとを有する第１アクセス・トランジスタと、「前記単一ワード線」に平面視で平行して製作されたゲートとを有する第１プルダウン・トランジスタと、「前記単一ワード線」から形成されたゲートとを有する第２アクセス・トランジスタと、「前記単一ワード線」に平面視で平行して製作されたゲートとを有する第２プルダウン・トランジスタであり、前記第１プルダウン・トランジスタと共に「前記単一ワード線」に対して同一側に配置されていることから成る第２プルダウン・トランジスタと、を本願発明が備えていることは、刊行物発明との実質的な相違点ではなく、仮に実質的なものであるとしても、当業者が容易に想到し得ることである。
［相違点３について］
　本願明細書の発明の詳細な説明には、「自己整合コンタクト」及び「セル・コンタクト」の定義は記載されていないが、半導体製造分野の技術常識から判断して、「自己整合コンタクト」は「セルフアラインコンタクト」とも呼ばれ、厳密なマスク合わせをすることなく位置が設定できるコンタクトであり、一方、「セル・コンタクト」は通常の開口部形成手段によるコンタクトであると解される。
　刊行物１には、「酸化物層が図２のゲートレベルポリ１上に堆積され、ポリ２層とランディングパッド２８の間の接続のために、上部の酸化物層内のランディングパッド２８に適当な開口部が設けられる。」（【００２２】段落）、「ポリシリコン層３５はウィンドウを通してポリシリコンパッド２８に接続される。」（【００２３】段落）と記載されており、ポリシリコン層３５（本願発明の「中間的なポリシリコン層」に相当。）を、通常の開口部形成手段によるコンタクトを介して、プルダウントランジスタのゲートに接続することが開示されている。
　また、平成１３年２月２８日付け拒絶理由通知において引用された特開平６−５３４４２号公報（【００２４】段落の「ノードコンタクト１１はいわゆるセルフアラインコンタクト法を用いて形成可能である。」を参照。）に記載されるように、トランジスタのソース・ドレインであるノードと配線層とを、セルフアラインコンタクト（本願発明の「自己整合コンタクト」に相当。）を介して接続することは周知技術である。
　そして、配線層とトランジスタの各部を接続する手段は、当業者が必要に応じて適宜選択し得るものであるから、刊行物発明において、接点１５の領域とポリシリコン層との接続に、上記周知のセルフアラインコンタクトを適用し、また、ポリシリコン層とプルダウントランジスタ２３のゲートとの接続に、刊行物１にも開示されている通常のコンタクトを適用することにより、本願発明のごとく、「前記第１プルダウン・トランジスタの前記ドレインが第１自己整合コンタクトを介して中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が第１セル・コンタクトを介して前記第２プルダウン・トランジスタの前記ゲートと接続されて」いるようにすることは、当業者が容易になし得ることである。
［相違点４について］
　上記の［相違点３について］で検討したとおり、刊行物１には、ポリシリコン層３５（本願発明の「中間的なポリシリコン層」に相当。）を、通常の開口部形成手段によるコンタクトを介して、プルダウントランジスタのゲートに接続することが開示されており、また、トランジスタのソース・ドレインであるノードと配線層とを、セルフアラインコンタクト（本願発明の「自己整合コンタクト」に相当。）を介して接続することは周知技術である。
　そして、配線層とトランジスタの各部を接続する手段は、当業者が必要に応じて適宜選択し得るものであるから、刊行物発明において、接点１３の領域とポリシリコン層との接続に、上記周知のセルフアラインコンタクトを適用し、また、ポリシリコン層とプルダウントランジスタ２５のゲートとの接続に、刊行物１にも開示されている通常のコンタクトを適用することにより、本願発明のごとく、「前記第２プルダウン・トランジスタの前記ドレインが第２自己整合コンタクトを介して中間的なポリシリコン層と接続され、前記中間的なポリシリコン層が第２セル・コンタクトを介して前記第１プルダウン・トランジスタの前記ゲートと接続されて」いるようにすることは、当業者が容易になし得ることである。
　
　したがって、本願発明は、刊行物１に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、請求項２ないし７に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。