【事件の表示】
　平成１０年特許願第２８１７１０号「強誘電体メモリセル及び装置」拒絶査定不服審判事件〔平成１１年　６月２２日出願公開、特開平１１−１６７７９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成１０年１０月２日（パリ条約による優先権主張１９９７年１０月２日、韓国）の出願であって、請求項１に係る発明（以下、「本願発明」という。）は、平成１９年１０月２２日付けの手続補正書の特許請求の範囲の請求項１に記載された次の事項により特定されるものと認める。
　
【請求項１】　強誘電体メモリセルにおいて、
　電荷を保存するための強誘電体キャパシタと、
　上記強誘電体キャパシタに保存された電荷をビットラインに供給するためにゲートがワードラインに接続されたトランスファートランジスターと、
　待機状態で上記強誘電体キャパシタに保存された電荷の損失を補償するために制御信号に応答して上記強誘電体キャパシタの上記電荷貯蔵電極に所定の電圧を印加するために上記電荷貯蔵電極及び上記所定の電圧を供給するための電源の間に連結されたスイッチング手段を含み、
　上記スイッチング手段は、上記トランスファートランジスターとアクティブ領域を共有し、上記スイッチング手段のゲートアレイは、上記ワードラインに印加された信号の反転した信号を受信し、一側に漏洩電流補償電圧を印加され、他側は上記強誘電体キャパシタの貯蔵電極に連結され、かつ、上記トランスファートランジスターのゲートアレイと平行に構成され、上記強誘電体キャパシタの電荷貯蔵電極は電気的に上記トランスファートランジスターに連結され、上記強誘電体キャパシタのプレート電極には、定電圧が供給されることを特徴とする強誘電体メモリセル。
　
２．刊行物の記載
（１）刊行物１記載発明
　当審において通知した平成１９年７月１９日付けの拒絶理由通知書（以下、「当審拒絶理由通知書」という。）に引用した特開平２−１１０８９５号公報（以下、「刊行物１」という。）には、半導体メモリに関して、図面と共に、以下の記載がなされている。
　
（ａ）公報第４頁右上欄第１４行〜左下欄第３行
　以下、図面を参照して本発明の一実施例を詳細に説明する。
　第１図は、メモリセルによって生じたビット線対の電位変化を検知増幅するセンスアンプ系を有する半導体メモリとして、例えば従来のＤＲＡＭのセルデータセンス系に強誘電体キャパシタを持つメモリセル、リファレンスセルを採用したメモリの一部（セルが行列状に配列されたメモリセルアレイの１カラムに対応する部分を代表的に取出している）を示している。
　
（ｂ）公報第４頁左下欄第４行〜右下欄第２行
　ここで、ＢＬおよび／ＢＬはビット線対、ＭＣ１およびＭＣ３は一方のビット線ＢＬに接続されているメモリセル、ＭＣ２およびＭＣ４は他方のビット線／ＢＬに接続されているメモリセル、ＷＬ１およびＷＬ２は一方のビット線ＢＬに接続されているメモリセルの電荷転送用トランジスタＴ１およびＴ３のゲートに接続されているワード線、／ＷＬ１および／ＷＬ２は他方のビット線／ＢＬに接続されているメモリセルの電荷転送用トランジスタＴ２およびＴ４のゲートに接続されているワード線、ＲＥＦはメモリセルデータの読出しレベルに対するリファレンスレベルを発生してビット線対に供給するリファレンスレベル発生回路、ＰＲはビット線プリチャージ回路、ＳＡはビット線対の電位変化を検知増幅するセンスアンプ、ＤＱおよび／ＤＱはデータ線対、Ｇ１およびＧ２はビット線対とデータ線との間に接続され、列選択信号ＣＳＬによりスイッチ制御されるビット線選択トランジスタである。
　
（ｃ）公報第４頁右下欄第３行〜同欄第１４行
　メモリセルＭＣ１〜ＭＣ４は、それぞれ第２図（ａ）および（ｂ）に示すように、強誘電体２０を金属などの導電体からなるキャパシタ電極２１、２２間に挟んだ構造を持ち、一方の電極（セルプレート）の電位ＶＰＦが前記ビット線の論理的な“１”に対応する電位ＶＨと“０”に対応する電位ＶＬのほぼ中間レベルの電位（ＶＨ＋ＶＬ）／２に固定されている強誘電体キャパシタＣＦと、この強誘電体キャパシタＣＦの他方の電極と一方のビット線ＢＬまたは他方のビット線／ＢＬとの間に接続され、ゲートがワード線ＷＬに接続されている電荷転送用トランジスタＴＦとからなる。
　
（ｄ）公報第４頁右下欄第１８行〜第５頁左上欄第５行
　リファレンスレベル発生回路ＲＥＦは、それぞれメモリセルＭＣ１〜ＭＣ４の強誘電体キャパシタＣＦのほぼ１／２の面積と容量を持つ２個のリファレンス用強誘電体キャパシタと、この２個のリファレンス用強誘電体キャパシタと１つのビット線との間にそれぞれ接続されている２個の電荷転送用トランジスタとからなるリファレンスセルが用いられており、その詳細は後述する。
　
（ｅ）公報第１１頁右上欄第１３行〜左下欄第１６行
　電源オフ時には、メモリセルおよびリファレンスセルがビット線と完全に切り離されてからビット線レベルおよびセルプレートレベルがオフしなければ、メモリセルの強誘電体キャパシタの自発分極を反転してしまうような過渡電圧が発生し得る。即ち、セルプレートレベルＶＰＦと、センスアンプＳＡのＮＭＯＳトランジスタＳＮ１、およびＳＮ２の駆動信号ＳＥＮとは、十分な時定数をもってＶｃｃの変化に追従していく必要がある。
　このための回路構成を模式的に第１０図に示している。ここで、セルプレートレベル発生回路１０１の出力であるＶＰＦと、ＳＥＮレベル発生回路１０２の出力であるＳＥＮとは、点線で図示する如く十分に大きな容量を持っているので、ＶｃｃかＶｓｓへとオフしても、直接ＶＣＣ方向に電荷を流しさえしなければ、十分にゆっくりと放電してレベルが下がっていく。そのために、２つのレベル発生回路１０１、１０２とＶｃｃノードとの間にダイオード１０３を挿入している。これによって、回路の持つ自己の時定数でＳＥＮ出力、ＶＰＦ出力はオフしていき、第９図のワード線レベル発生回路９４やダミーワード線レベル発生回路９５が電源オフ時直後にオフした後に十分に時間的余裕を持ってオフするので、セルを破壊することはない。
　
　以上の記載から、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されていると認められる。
　
　ビット線対ＢＬおよび／ＢＬと、
　一方のビット線ＢＬに接続されているメモリセルＭＣ１およびＭＣ３と、
　他方のビット線／ＢＬに接続されているメモリセルＭＣ２およびＭＣ４と、
　一方のビット線ＢＬに接続されているメモリセルの電荷転送用トランジスタＴ１およびＴ３のゲートに接続されているワード線ＷＬ１およびＷＬ２と
　他方のビット線／ＢＬに接続されているメモリセルの電荷転送用トランジスタＴ２およびＴ４のゲートに接続されているワード線／ＷＬ１および／ＷＬ２と、
　メモリセルデータの読出しレベルに対するリファレンスレベルを発生してビット線対に供給するリファレンスレベル発生回路ＲＥＦと、
　ビット線プリチャージ回路ＰＲと、
　ビット線対の電位変化を検知増幅するセンスアンプＳＡと、
　データ線対ＤＱおよび／ＤＱと、
　セルプレートレベルＶＰＦを出力するセルプレートレベル発生回路１０１と
　ビット線対とデータ線との間に接続され、列選択信号ＣＳＬによりスイッチ制御されるビット線選択トランジスタＧ１およびＧ２とからなるセンスアンプ系を有する半導体メモリにおいて、
　メモリセルＭＣ１〜ＭＣ４は、それぞれ強誘電体２０を金属などの導電体からなるキャパシタ電極２１、２２間に挟んだ構造を持ち、一方の電極（セルプレート）の電位ＶＰＦが前記ビット線の論理的な“１”に対応する電位ＶＨと“０”に対応する電位ＶＬのほぼ中間レベルの電位（ＶＨ＋ＶＬ）／２に固定されている強誘電体キャパシタＣＦと、この強誘電体キャパシタＣＦの他方の電極と一方のビット線ＢＬまたは他方のビット線／ＢＬとの間に接続され、ゲートがワード線ＷＬに接続されている電荷転送用トランジスタＴＦとからなるセンスアンプ系を有し、
　リファレンスレベル発生回路ＲＥＦは、それぞれメモリセルＭＣ１〜ＭＣ４の強誘電体キャパシタＣＦのほぼ１／２の面積と容量を持つ２個のリファレンス用強誘電体キャパシタとを有する半導体メモリ。
　
（２）刊行物２記載発明
　また、当審拒絶理由通知書に引用した特開平８−１８０６７１号公報（以下、「刊行物２」という。）には、半導体記憶装置に関して、図面と共に以下の記載がなされている。
　
【００１８】ここで、図１４（ａ）〜（ｃ）において、ノードＮｄＡはウェル層のなかに形成されたトランジスタＴ１（Ｔ２）の拡散層にコンタクトしているので、トランジスタＴ１（Ｔ２）がＯＦＦのときには、時間の経過と共に拡散層とウェル層との間にリーク電流が生じ、このノードＮｄＡの電位はウェル層の電位に等しくなるまで充電される。
【００１９】このように、パストランジスタＴ１（Ｔ２）のＯＦＦ状態が継続するときで、かつセルプレート線ＣＰの電位がウェル層の電位と異なる場合、例えば図１４（ａ）に示すようにＰウェル層の電位は一般にはＶＳＳレベルである。したがって、セルプレート線ＣＰが非選択状態で高電位状態（電源電圧レベル）となるように設定されていると、時間の経過と共にノードＮｄＡの電位がＶＳＳレベルとなることで、強誘電体キャパシタの両側の電極には電位差が生じ、強誘電体の分極を誤って反転してしまう虞れがある。
　
【００５３】図１（ａ）は、本実施例の半導体記憶装置の一部の構成を示す電気回路図である。図１（ａ）に示すように、１ビットのデータを記憶するためのメモリセルには、ＣＭＯＳトランジスタを構成し互いにソース・ドレインが接続される２つのパストランジスタＴ１１（Ｎチャネル型トランジスタ），Ｔ１２（Ｐチャネル型トランジスタ）と、各トランジスタのソース・ドレインにノードＮｄＡ（ストレージノード）を介して接続される強誘電体キャパシタＣ１１とが配設されている。そして、データを読み書きするためのビット線ＢＬ１１と、メモリセルを選択する信号をＮチャネル型トランジスタＴ１１のゲートに印加するためのワード線ＷＬ１１と、ワード線ＷＬ１１とは相補的な信号をＰチャネル型トランジスタＴ１２のゲートに印加するための相補ワード線ＸＷＬ１１と、強誘電体キャパシタＣ１１の一方の電極（第１電極）に繋がるセルプレート線ＣＰ１１とがメモリセルに接続されている。なお、強誘電体キャパシタＣ１１のノードＮｄＡに繋がる電極を第２電極とする。
　
【００６３】（第２実施例）次に、第２実施例について、図２（ａ）及び（ｂ）を参照しながら説明する。図２（ａ）に示す回路では、ＣＭＯＳトランジスタを構成し互いにソース・ドレインが接続される２つのパストランジスタＴ２１（Ｎチャネル型トランジスタ），Ｔ２２（Ｐチャネル型トランジスタ）と、各トランジスタのソース・ドレインにノードＮｄＡを介して接続される強誘電体キャパシタＣ２１とが配設されている。そして、データを読み書きするためのビット線ＢＬ２１と、メモリセルを選択する信号をＮチャネル型トランジスタＴ２１のゲートに印加するためのワード線ＷＬ２１と、ワード線ＷＬ２１とは相補的な信号をＰチャネル型トランジスタＴ２２のゲートに印加するための相補ワード線ＸＷＬ２１と、強誘電体キャパシタＣ２１の一方の電極（第１電極）に繋がるセルプレート線ＣＰ２１とがメモリセルに接続されている。なお、強誘電体キャパシタＣ２１のノードＮｄＡに繋がる電極を第２電極とする。
【００６４】ここで、本実施例の特徴として、上記ノードＮｄＡとセルプレート線ＣＰ２１との間が配線で接続され、この配線中にショートトランジスタＴ２３（Ｎチャネル型トランジスタ）が介設されている。言い換えると、ショートトランジスタＴ２３がＯＮ状態のときには強誘電体キャパシタＣ２１の２つの電極間が導通状態となり、両者の電位が短絡されるように構成されている。
【００６５】なお、図２（ａ）は、上述の従来例で説明した図１３（ｃ）に示すメモリセルの構造に本発明を適用した例であるが、上記別の従来例で説明した図１２に示すメモリセルの構造に本発明を適用することも可能である。
【００６６】次に、本実施例の半導体記憶装置の動作について説明する。図２（ａ）において、このメモリセルを選択するにはワード線ＷＬ２１を高電圧例えば電源電圧にすると共に、相補ワード線ＸＷＬ２１を低電位例えば接地電位にする。これにより、ビット線ＢＬ２１と強誘電体キャパシタＣ２１とは導通状態になる。そして、読み出しに当たっては、従来例の図９についての説明と同様に、ビット線を接地電位にプリチャージしておき、セルプレート線に電源電圧のパルス信号を印加する。
【００６７】一方、このメモリセルを非選択とするには、ワード線ＷＬ２１を接地電位に、相補ワード線ＸＷＬ２１を電源電位とする。このときＮチャネル型トランジスタであるショートトランジスタＴ２３のゲートは相補ワード線ＸＷＬからの信号を受けるので、ショートトランジスタＴ２３はＯＮ状態となり、強誘電体キャパシタＣ２１の両電極が短絡される。したがって、強誘電体キャパシタＣ２１のノードＮｄＡに繋がる第２電極は非選択状態においてもフローティングとなることがなく、よって、非選択状態における分極の誤反転を有効に防止することができる。
　
　以上の記載から、刊行物２には、次の発明（以下、「刊行物２記載発明」という。）が記載されていると認められる。
　
　非選択状態で、時間の経過と共に拡散層とウェル層との間にリーク電流が生じかつセルプレート線ＣＰが高電位状態（電源電圧レベル）となるように設定されていると、ノードＮｄＡの電位がＶＳＳレベルとなることで、強誘電体キャパシタの両側の電極には電位差が生じ、強誘電体の分極を誤って反転してしまう虞れがあるメモリセルであって、
　ＣＭＯＳトランジスタを構成し互いにソース・ドレインが接続される２つのパストランジスタＴ２１（Ｎチャネル型トランジスタ），Ｔ２２（Ｐチャネル型トランジスタ）と、各トランジスタのソース・ドレインにノードＮｄＡ（ストレージノード）を介して接続される強誘電体キャパシタＣ２１とが配設され、データを読み書きするためのビット線ＢＬ２１と、メモリセルを選択する信号をＮチャネル型トランジスタＴ２１のゲートに印加するためのワード線ＷＬ２１と、ワード線ＷＬ２１とは相補的な信号をＰチャネル型トランジスタＴ２２のゲートに印加するための相補ワード線ＸＷＬ２１と、強誘電体キャパシタＣ２１の一方の電極（第１電極）に繋がるセルプレート線ＣＰ２１とがメモリセルに接続され、強誘電体キャパシタＣ２１のノードＮｄＡに繋がる電極を第２電極とする、１ビットのデータを記憶するためのメモリセルにおいて、
　上記ノードＮｄＡとセルプレート線ＣＰ２１との間が配線で接続され、この配線中にショートトランジスタＴ２３（Ｎチャネル型トランジスタ）が介設され、
　このメモリセルを選択するにはワード線ＷＬ２１を高電圧例えば電源電圧にすると共に、相補ワード線ＸＷＬ２１を低電位例えば接地電位にすることにより、ビット線ＢＬ２１と強誘電体キャパシタＣ２１とは導通状態になり、読み出しに当たっては、ビット線を接地電位にプリチャージしておき、セルプレート線に電源電圧のパルス信号を印加し、
　一方、このメモリセルを非選択とするには、ワード線ＷＬ２１を接地電位に、相補ワード線ＸＷＬ２１を電源電位とし、このときＮチャネル型トランジスタであるショートトランジスタＴ２３のゲートは相補ワード線ＸＷＬからの信号を受けるので、ショートトランジスタＴ２３はＯＮ状態となり、強誘電体キャパシタＣ２１の両電極が短絡され、強誘電体キャパシタＣ２１のノードＮｄＡに繋がる第２電極は非選択状態においてもフローティングとなることがないため、非選択状態で、分極の誤反転を有効に防止することができる、１ビットのデータを記憶するためのメモリセル。
　
（３）アクティブ領域の共有に関する周知技術
　当審拒絶理由通知書に引用した特開昭５９−１２７８４８号公報（以下、「刊行物３」という。）には、ゲートアレーを形成する基本セル（Basic Cells 以下、単にＢＣと略記）の構成に関して、図面と共に以下の記載がなされている。
　
　「第１図，第２図に、２対（２入力相当）、３対（３入力相当）のＢＣの構成例を示す。ゲート１０５，１０６を共通にしたＰＭＯＳトランジスタ１０１，１０２及びＮＭＯＳトランジスタ１０３，１０４、各々２対が、直列に形成されている　図１−（ａ）　このＢＣは　図１−（ｂ）のように構成される、Ｐアクティブ領域１０７，Ｎアクティブ領域１０８両領域に、２ゲート電極１０５，１０６がかかっている。これによりＰＭＯＳ素子１０１，１０２が、片方の拡散層を共有する。同様にＮＭＯＳ素子１０３，１０４も片方の拡散層を共有するので、回路上は第１図（ａ）のようになる。」（公報第１頁右下欄第１２行〜第２頁左上欄第４行）
　
　当審拒絶理由通知書に引用した特開平２−１７７４７３号公報（以下、「刊行物４」という。）には、ＭＯＳＦＥＴによるスイッチを複数個配置して構成したスイッチアレイ用半導体装置に関して、図面と共に以下の記載がなされている。
　
　「第４図（Ａ）に示すように、所望の仕様に応じて、互いに関連づけたいＭＯＳＦＥＴの個数に応じて、各アクティブ領域１−１、１−２、１−３、・・・の大きさをあらかじめ定め、かつこれらアクティブ領域の各々に配置するゲート電極を構成するポリシリコン層２−１、２−２、２−３、２−４、２−５、・・・の位置および個数をあらかじめ定める。３−１、３−２、３−３、３−４、・・・は各アクティブ領域１−１、１−２、１−３、・・・を分離して限界する分離領域、すなわちフィールド酸化膜の部分である。」（公報第２頁右下欄第１行〜同欄第１０行）
　
　当審拒絶理由通知書に引用した特開平４−２３８１９１号公報（以下、「刊行物５」という。）には、半導体記憶装置に関して、図面と共に以下の記載がなされている。
　
【００２５】図３はメモリセル部３１の平面レイアウトの概略を示す説明図である。同図において、ＧＮＤは接地線、ＶＣＣが電源線を示してる。また、斜線部がトランジスタ活性領域を示し、直線で示した配線において、実線が第１層アルミ配線、短い破線が第２層アルミ配線、長い破線がポリシリコン配線（ワード線、トランジスタのゲート）をそれぞれ示し、×，■はコンタクト部を、□はバイアホールを示している。
【００２６】同図に示すように、Ｐウェル領域３９Ａ中にＮチャネルアクセストランジスタ３５〜３８とＣＭＯＳインバータ３２及び３３のＮＭＯＳトランジスタ３２Ｂ及び３３Ｂとが形成され、Ｎウェル領域３９Ｂ中にＣＭＯＳインバータ３２及び３３のＰＭＯＳトランジスタ３２Ａ及び３３Ａとが形成される。
【００２７】そして、アクセストランジスタ３５〜３８とメモリセル３４（ＣＭＯＤインバータ３２，３３）とが第１層アルミ配線を介する、あるいは、トランジスタ活性領域を共有することにより、図２の回路図に示すように接続される。また、アクセストランジスタ３５〜３８とビット線対ＢＬ１，バーＢＬ１及びＢＬ２，バーＢＬ２との接続はバイアホールを介して行われる。
　
　以上の刊行物３〜５等の記載から、次の技術は周知と認められる。
　
　面積の小さいレイアウトを採用するために、複数のトランジスターがアクティブ領域を共有すること。
　
３．本願発明と刊行物記載発明との比較
　そこで、本願発明と刊行物１記載発明とを比較すると、刊行物１記載発明の「メモリセルＭＣ１〜ＭＣ４」、「一方のビット線ＢＬに接続されているメモリセルの電荷転送用トランジスタＴ１およびＴ３、他方のビット線／ＢＬに接続されているメモリセルの電荷転送用トランジスタＴ２およびＴ４」、「強誘電体キャパシタＣＦ」、「一方の電極（セルプレート）」、「他方の電極」は、それぞれ、本願発明の「強誘電体メモリセル」、「上記強誘電体キャパシタに保存された電荷をビットラインに供給するためのトランスファートランジスター」、「電荷を保存するための強誘電体キャパシタ」、「プレート電極」、「電荷貯蔵電極」に相当する。
　また、刊行物１記載発明において、一方の電極（セルプレート）の電位ＶＰＦが前記ビット線の論理的な“１”に対応する電位ＶＨと“０”に対応する電位ＶＬのほぼ中間レベルの電位（ＶＨ＋ＶＬ）／２に固定されているから、強誘電体キャパシタのプレート電極には、定電圧が供給されるといえる。
　したがって、両者の一致点、相違点は、以下のとおりである。　
　　　
［一致点］　
　「強誘電体メモリセルにおいて、
　電荷を保存するための強誘電体キャパシタと、
　上記強誘電体キャパシタに保存された電荷をビットラインに供給するためにゲートがワードラインに接続されたトランスファートランジスターを含み、
　上記強誘電体キャパシタの電荷貯蔵電極は電気的に上記トランスファートランジスターに連結され、上記強誘電体キャパシタのプレート電極には、定電圧が供給されることを特徴とする強誘電体メモリセル。」である点。
　
［相違点］
　本願発明では、待機状態で上記強誘電体キャパシタに保存された電荷の損失を補償するために制御信号に応答して上記強誘電体キャパシタの上記電荷貯蔵電極に所定の電圧を印加するために上記電荷貯蔵電極及び上記所定の電圧を供給するための電源の間に連結されたスイッチング手段を含み、
　上記スイッチング手段は、上記トランスファートランジスターとアクティブ領域を共有し、上記スイッチング手段のゲートアレイは、上記ワードラインに印加された信号の反転した信号を受信し、一側に漏洩電流補償電圧を印加され、他側は上記強誘電体キャパシタの貯蔵電極に連結され、かつ、上記トランスファートランジスターのゲートアレイと平行に構成されているのに対して、刊行物１記載発明では、そのようなスイッチング手段を含まない点。
　
４．相違点の検討
　本願発明の実施例においては、本願明細書の【００２１】の「スイッチングトランジスターのソースはＳＮノードに連結され、スイッチングトランジスターのドレーンにはＶｃｃ／２の電源が連結される。」という記載や本願の図７の回路図と図８の制御信号ダイヤグラムをみると、プレート電極（ＰＬ１）にＶｃｃ／２が印加され、一側に漏洩電流補償電圧（Ｖｃｃ／２）を印加され、他側は強誘電体キャパシタの貯蔵電極（ＳＮ）に連結されるスイッチング手段（スイッチングトランジスタ（Ｎ１、Ｎ２））は、待機状態において、共通の所定の電圧を供給するための電源（Ｖｃｃ／２）に接続し、待機状態で制御信号に応答して強誘電体キャパシタの両電極を短絡するから、本願発明の「待機状態で制御信号に応答して上記強誘電体キャパシタの上記電荷貯蔵電極に所定の電圧を印加するために上記電荷貯蔵電極及び上記所定の電圧を供給するための電源の間に連結されたスイッチング手段」は、「待機状態で制御信号に応答して強誘電体キャパシタの両電極を短絡する」ものも含むと解釈すべきである。
　刊行物２記載発明の「非選択状態」、「リーク電流」、「強誘電体キャパシタＣ２１」、「ノードＮｄＡ（ストレージノード）」、「ショートトランジスタＴ２３」、「相補ワード線ＸＷＬからの信号」は、それぞれ、本願発明の「待機状態」、「漏洩電流」、「強誘電体キャパシタ」、「電荷貯蔵電極」、「スイッチング手段」、「制御信号」に対応する。
　また、刊行物２記載発明は、一側に強誘電体キャパシタの一方の電極に繋がるセルプレート線に接続され、他側は貯蔵電極に連結される「スイッチング手段」によって、非選択状態において、強誘電体キャパシタの両電極が短絡されると、貯蔵電極はフローティングとなることがないため、待機状態における分極の誤反転を有効に防止することができるものである。
　そして、待機状態における分極の誤反転は、待機状態で、時間の経過と共に拡散層とウェル層との間にリーク電流が生じた結果であり、「スイッチング手段」によって、待機状態において、強誘電体キャパシタの両電極が短絡されると、この「スイッチング手段」の一側に繋がるセルプレート線の電源電圧レベルをスイッチング手段の他側に連結された貯蔵電極に印加して有効に防止することができるから、このスイッチング手段の一側に印加される「セルプレート線の電源電圧レベル」は、「漏洩電流補償電圧」といえ、電荷貯蔵電極に所定の電圧として印加され「上記所定の電圧を供給するための電源」となる。
　そうすると、刊行物２記載発明を本願の用語で表現すると次のような発明と認められる。
　
　待機状態における分極の誤反転を有効に防止するために、待機状態で制御信号に応答して上記強誘電体キャパシタの上記電荷貯蔵電極に所定の電圧を印加するために上記電荷貯蔵電極及び上記所定の電圧を供給するための電源の間に連結されたスイッチング手段を含み、
　上記スイッチング手段は、一側に漏洩電流補償電圧を印加され、他側は上記強誘電体キャパシタの貯蔵電極に連結されている強誘電体メモリセル。
　
　したがって、刊行物１記載発明において、待機状態における分極の誤反転を有効に防止するために、刊行物２記載発明の「スイッチング手段」を付加することは、当業者が容易に想到し得る程度のことである。
　そして、本願発明の実施例において、待機状態で制御信号に応答して強誘電体キャパシタの両電極を短絡することで、本願明細書の段落【００１６】に記載されているような「強誘電体メモリ装置のメモリセル内部での接合による漏洩電流によって引き起される電荷量の減少を防止してリフレッシュ動作が必要ない」という本願発明の効果を生じるのであれば、上記刊行物１記載発明に付加された「スイッチング手段」も、本願発明同様、待機状態で制御信号に応答して強誘電体キャパシタの両電極を短絡するから、本願発明同様の効果を生じるはずであり、待機状態で強誘電体キャパシタに保存された電荷の損失を補償するためのものである。
　また、刊行物３〜５等により、面積の小さいレイアウトを採用するために、複数のトランジスターがアクティブ領域を共有することは周知技術であり、上記スイッチング手段のトランジスターが、上記トランスファートランジスターとアクティブ領域を共有する程度のことは、当業者が適宜なし得る設計事項にすぎない。
　また、付加された「スイッチング手段」のトランジスターのゲートアレイのレイアウトを決める際に、面積の小さいレイアウトを採用することは技術常識であり、トランジスターのゲートアレイを平行に配置して、面積の小さいレイアウトにする程度のことは、当業者が適宜なし得る設計事項にすぎない。
　
５．むすび
　本願発明は、刊行物１記載発明、刊行物２記載発明及び上記周知技術や技術常識に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定によって特許を受けることができない。
　
　よって、結論のとおり審決する。