【事件の表示】
　平成１１年特許願第２２６８１９号「メモリーシステムおよびメモリーバンクを割り当てる方法」拒絶査定不服審判事件〔平成１２年　７月１８日出願公開、特開２０００−２００２１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年８月１０日（パリ条約による優先権主張１９９８年８月２７日、米国）の出願であって、平成１５年１１月２８日付けで拒絶の理由が通知され、平成１６年６月３日付けで手続補正がなされたが、同年９月１日付けで拒絶査定がなされ、これに対し、同年１２月６日に拒絶査定に対する審判請求がなされ、平成１７年１月５日付けで手続補正がなされ、当審において、平成１９年８月２３日付けで拒絶の理由が通知され、平成２０年２月２７日付けで意見書が提出されるとともに手続補正がなされたものである。
　
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年２月２７日付けの手続補正書によって補正された特許請求の範囲の請求項１に記載された、次のとおりのものである。
　
「全体で最低アドレサブル端と最高アドレサブル端を有する複数のメモリーバンクと、
　最低アドレサブル端から昇順で前記複数のメモリーバンクの第１部分を第１処理エージェントの第１メモリーマップへと割り当て、最高アドレサブル端から降順で前記複数のメモリーバンクの第２部分を第２処理エージェントの第２メモリーマップへと割り当てる制御モジュールと、
　該第１処理エージェントおよび該第２処理エージェントからのアドレスおよびデータの情報を、前記複数のメモリバンクに対して選択的にわたして、該複数のメモリバンク内に柔軟性のあるパーティションを形成するためのマルチプレクサと、を備え、
　前記複数のメモリーバンクの第１部分と、前記複数のメモリーバンクの第２部分とは互いに全く異なっていることを特徴とするメモリーシステム。」
　
３．引用発明
（１）引用発明１
　当審による平成１９年８月２３日付けの拒絶理由に引用された刊行物である、特開平９−１９８３５６号公報（以下、「引用文献１」という。）には、図面とともに以下の事項が記載されている。
　
Ａ．「【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関するものであり、特に２つ以上のアーキテクチャを内蔵したマルチプロセッサ装置に関するものである。」
　
Ｂ．「【００１０】
【課題を解決するための手段】本発明のマルチプロセッサ装置は、第１のプロセッサと、第２のプロセッサと、前記第１のプロセッサ及び前記第２のプロセッサの命令を同時に格納し、複数の出力ポートを有する命令記憶装置とを具備し、前記命令記憶装置に格納する前記命令の先頭位置と格納順序にある規則を持たせることによって、前記命令記憶装置の記憶容量を低減することを特徴とした構成を採用する。」
　
Ｃ．「【００１２】
【発明の実施の形態】図１はこの発明の実施例を示すマルチプロセッサ装置の構成図である。マルチプロセッサ装置が有するプロセッサ機能は２つであり、命令記憶装置に２ポート出力の読みだし専用メモリ（ＲＯＭ）を使用した例である。なお、本実施例ではマルチプロセッサ装置として２つのプロセッサ４,５を示したが、２つに限らず３つ以上のプロセッサを用いてもよく、命令記憶装置としてＲＯＭを示したが、ＲＡＭ等の他の記憶装置も使用できる。
【００１３】さて、命令メモリ１にはプロセッサ４からのアドレス出力９のアドレスに従って命令データをポート２に出力する。また、プロセッサ５からのアドレス出力１０をアドレス変換回路６を通して特定の規則（命令の先頭位置と格納順序）を満足するようにして得られるアドレスに従って命令データをポート３に出力を行う事を特徴とするメモリを使用する。」
　
Ｄ．「【００１４】命令メモリの命令構成のマッピングを図２に示す。この場合は一例として命令メモリが６４ｋ語で構成されていて、その基本単位が２ｋ語の場合である。最も基本的な格納例としてそれぞれのプロセッサの命令は一方は先頭アドレスから昇順で、他方は最終アドレスから降順で格納を行なう例を示す。命令メモリの領域１２にはプロセッサ４のソフトウエアが書き込まれる。命令は先頭ビットから始まり、格納の順番は昇順（0000→0001→・・・・・→b3fd→b3fe→b3ff）で行う。一方、命令メモリの領域１３にはプロセッサ５の命令が格納されている。こちらは最終ビットから始まり、降順（例えば、ffff→fffe→fffd→・・・・→b802→b801→b800）で書き込みを行う。
【００１５】プロセッサ４より、アドレス出力９が出力されると、このアドレスに従って命令データを取得し出力ポート２を介してプロセッサ４に出力される。また、プロセッサ５より、命令のアドレスが出力されると、アドレスバス１１のアドレスに従って命令データを取得し、出力ポート３を介してプロセッサ５に出力される。」
　
　上記Ａ−Ｃの記載からみて、引用文献１には、マルチプロセッサ装置の命令記憶装置に関するシステムが記載されている。なお、引用文献１の「発明の実施の形態」の説明では、「命令記憶装置」は、「命令メモリ」として記載されている。
　
　上記Ｄにおける「一例として命令メモリが６４ｋ語で構成されていて、その基本単位が２ｋ語の場合である。」との記載、及び、「最も基本的な格納例としてそれぞれのプロセッサの命令は一方は先頭アドレスから昇順で、他方は最終アドレスから降順で格納を行なう例を示す。」との記載からみて、前記命令記憶装置は、複数の基本単位で構成されるとともに、全体で先頭アドレスと最終アドレスとを有する命令記憶装置を構成するものである。
　
　上記Ｃ、Ｄ及び引用文献１の図２の記載からみて、プロセッサ４（上記Ｂにおける記載に倣い、以下、「第１のプロセッサ」という。）のソフトウェアは、命令記憶装置の先頭アドレスから昇順で、命令記憶装置のプロセッサ４の命令領域１２（以下、「第１の命令領域」という。）にアドレス単位で格納されており、プロセッサ５（同様に、上記Ｂにおける記載に倣い、以下、「第２のプロセッサ」という。）のソフトウェアは、命令記憶装置の最終アドレスから降順で、命令記憶装置のプロセッサ５の命令領域１３（以下、「第２の命令領域」という。）にアドレス単位で格納されている。
　そして、このようなアドレスの割り当ては、アドレス変換回路を含むアドレス出力の接続回路によって実現されているのであるから、当該アドレス変換回路を含むアドレス出力の接続回路は、先頭アドレスから昇順で前記命令記憶装置の第１の命令領域を前記第１のプロセッサのアドレス空間にアドレス単位で割り当て、最終アドレスから降順で前記命令記憶装置の第２の命令領域を前記第２のプロセッサのアドレス空間にアドレス単位で割り当てるものである。
　
　よって、上記Ａ−Ｄの記載事項及び関連する図面を参照すると、引用文献１には、次の発明（以下、「引用発明１」という。）が記載されていると認められる。
　
「全体で先頭アドレスと最終アドレスを有し、複数の基本単位で構成される命令記憶装置と、
　先頭アドレスから昇順で前記命令記憶装置の第１の命令領域を前記第１のプロセッサのアドレス空間にアドレス単位で割り当て、最終アドレスから降順で前記命令記憶装置の第２の命令領域を前記第２のプロセッサのアドレス空間にアドレス単位で割り当てるアドレス変換回路を含むアドレス出力の接続回路と、を備えたことを特徴とするマルチプロセッサ装置の命令記憶装置に関するシステム。」
　
（２）引用発明２
　当審による平成１９年８月２３日付けの拒絶理由に引用された刊行物である、特開平３−２１４２５０号公報（以下、「引用文献２」という。）には、図面とともに以下の事項が記載されている。
　
Ｅ．「〔産業上の利用分野〕
　本発明はメモリ制御回路に関し、特に、複数のマイクロプロセッサによって制御を行うメモリ制御回路に関する。」（１頁右下欄１０〜１３行）
　
Ｆ．「第１図は本発明の一実施例の回路である。第１図において、主マイクロプロセッサ１はアドレスバスａとコントロール信号ｃとを出力信号として持ち、データバスｂを入出力信号として持つ。副マイクロプロセッサ２もマイクロプロセッサ１と同様にアドレスバスｄとコントロール信号ｆとを出力信号として持ち、データバスｅを入出力信号として持っている。
　第１図ではメモリをｎ分割して使用する例を示しており、それぞれメモリ３１，メモリ３２，−−−−，メモリ３ｎである。
　メモリデータ切りかえ回路４１，４２，−−−，４ｎは主マイクロプロセッサ１のデータバスｂと副マイクロプロセッサ２のデータバスｅと、メモリデータｈ１，ｈ２，−−−，ｈｎとを入出力とし、メモリ切りかえ信号設定レジスタ６の出力であるメモリ３１，３２，−−−，３ｎのそれぞれに対応するメモリ切りかえ信号ｇ１，ｇ２，−−−，ｇｎを入力として、メモリ切りかえ信号ｇｉ（ｉ＝１〜ｎ）がＯＮ状態であれば主マイクロプロセッサ１のデータバスｂがメモリデータｈｉ（ｉ＝１〜ｎ）と接続され、ＯＦＦ状態であれば、副マイクロプロセッサ２のデータバスｅとメモリデータｈｉ（ｉ＝１〜ｎ）とが接続される回路である。
　アドレス切りかえ回路５１，５２，−−−，５ｎは、主マイクロプロセッサ１のアドレスバスａと副マイクロプロセッサ２のアドレスバスｄと、メモリ切りかえ信号ｇｉ（ｉ＝１−ｎ）とを入力として、メモリ切りかえ信号ｇｉ（ｉ＝１−ｎ）がＯＮ状態であれば主マイクロプロセッサ１のアドレス状態をメモリアドレスｈｉ（ｉ＝１−ｎ）として送出し、メモリ切りかえ信号ｇｉ（ｉ＝１〜ｎ）がＯＦＦ状態であれば、副マイクロプロセッサ２のアドレス状態をメモリアドレスｈｉ（ｉ＝１〜ｎ）として送出する。」（２頁右上欄１４行〜同頁右下欄８行）
　
Ｇ．「上記システムにおいて、メモリ切りかえ信号ｇｉ（ｉ＝１〜８）をｉ＝１から順に”１１１０００００”と設定すると、メモリ３１，３２．３３は主マイクロプロセッサのメモリとして、メモリ３４からメモリ３８までは副マイクロプロセッサのメモリとして使用され、主マイクロプロセッサが１．５Ｍバイト、副マイクロプロセッサが２．５Ｍバイトのメモリ容量を持つことになる。更に、メモリ切りかえ信号ｇｉ（ｉ＝１〜８）をｉ＝ｌから順に”１１１１１１１０”と設定すると、４Ｍバイト中メモリ３８の０．５Ｍバイトのみ副マイクロプロセッサが使用し、残りの３．５Ｍバイトは主マイクロプロセッサの領域となる。」（３頁左上欄１４行〜右上欄６行）
　
Ｈ．「以上説明したように本発明は同一メモリを複数のマイクロプロセッサによって分割使用する場合更に小さなブロックに分けておくことによって分割率をソフトウェアで変更することができ、制御プログラムによって最適な分割率を設定することができるという効果がある。」（３頁右上欄８〜１３行）
　
　上記Ｅ、Ｈに記載されているように、引用文献２は、複数のマイクロプロセッサが同一メモリを分割使用する際に、分割率をソフトウェアで変更することができ、最適な分割率を設定できる、すなわち、柔軟性のある分割ができるようにするためのメモリ制御回路について記載したものである。
　
　そのため、上記Ｆに記載されているように、上記メモリは、それぞれが独立したメモリによって構成される更に小さなブロック（メモリ３１，３２，・・・）に分けられており、メモリデータ切りかえ回路は、メモリ切りかえ信号設定レジスタの出力に従って、複数のマイクロプロセッサのデータバスのいずれか一方を、対応するブロックのメモリデータと接続する、すなわち、複数のマイクロプロセッサからのメモリデータを、対応するブロックに対して選択的にわたすように構成され、アドレス切りかえ回路は、メモリ切りかえ信号設定レジスタの出力に従って、複数のマイクロプロセッサのアドレス状態のいずれか一方を、対応するブロックにメモリアドレスとして送出する、すなわち、複数のマイクロプロセッサからのメモリアドレスを、対応するブロックに対して選択的にわたすように構成されている。
　
　また、上記Ｇにおいて、「上記システムにおいて、メモリ切りかえ信号ｇｉ（ｉ＝１〜８）をｉ＝１から順に”１１１０００００”と設定すると、メモリ３１，３２．３３は主マイクロプロセッサのメモリとして、メモリ３４からメモリ３８までは副マイクロプロセッサのメモリとして使用され、主マイクロプロセッサが１．５Ｍバイト、副マイクロプロセッサが２．５Ｍバイトのメモリ容量を持つことになる。」と記載されているように、引用文献２に記載のメモリ制御回路では、複数のブロックを互いに重なりのない２つのグループに分割して、複数のマイクロプロセッサのそれぞれに割り当てることが可能である。
　
　よって、上記Ｅ−Ｈの記載事項及び関連する図を参照すると、引用文献２には、次の発明（以下、「引用発明２」という。）が記載されていると認められる。
　
「複数のマイクロプロセッサと、
　メモリを更に小さく分けたそれぞれが独立したメモリによって構成される複数のブロックと、
　メモリ切りかえ信号設定レジスタと、
　メモリ切りかえ信号設定レジスタの出力に従って、複数のマイクロプロセッサからのメモリデータを、対応するブロックに対して選択的にわたすメモリデータ切りかえ回路と、
　メモリ切りかえ信号設定レジスタの出力に従って、複数のマイクロプロセッサからのメモリアドレスを、対応するブロックに対して選択的にわたすアドレス切りかえ回路とを備え、
　複数のブロックを互いに重なりのない２つのグループに分割して、複数のマイクロプロセッサのそれぞれに割り当てるとともに、柔軟性のある分割が可能なメモリ制御回路。」
　
４．対比
　本願発明と引用発明１とを対比すると、引用発明１の「先頭アドレス」、「最終アドレス」、「第１のプロセッサ」、「第２のプロセッサ」及び「マルチプロセッサ装置の命令記憶装置に関するシステム」は、それぞれ、本願発明の「最低アドレサブル端」、「最高アドレサブル端」、「第１処理エージェント」、「第２処理エージェント」及び「メモリーシステム」に相当する。
　
　引用発明１の「複数の基本単位で構成される命令記憶装置」と、本願発明の「複数のメモリーバンク」は、いずれも全体で一つの記憶装置をなすものであるから、両者は、記憶装置である点で一致する。
　
　すると、引用発明１の「先頭アドレスから昇順で前記命令記憶装置の第１の命令領域を前記第１のプロセッサのアドレス空間にアドレス単位で割り当て、最終アドレスから降順で前記命令記憶装置の第２の命令領域を前記第２のプロセッサのアドレス空間にアドレス単位で割り当てるアドレス変換回路を含むアドレス出力の接続回路」と、本願発明の「最低アドレサブル端から昇順で前記複数のメモリーバンクの第１部分を第１処理エージェントの第１メモリーマップへと割り当て、最高アドレサブル端から降順で前記複数のメモリーバンクの第２部分を第２処理エージェントの第２メモリーマップへと割り当てる制御モジュール」とは、最低アドレサブル端から昇順で前記記憶装置の第１の記憶領域を第１処理エージェントのメモリーマップへと割り当て、最高アドレサブル端から降順で前記記憶装置の第２の記憶領域を第２処理エージェントのメモリーマップへと割り当てる手段である点で一致する。
　
　　したがって、本願発明と引用発明１とは、
「全体で最低アドレサブル端と最高アドレサブル端を有する記憶装置と、
　最低アドレサブル端から昇順で前記記憶装置の第１の記憶領域を第１処理エージェントのメモリーマップへと割り当て、最高アドレサブル端から降順で前記記憶装置の第２の記憶領域を第２処理エージェントのメモリーマップへと割り当てる手段と、を備えたことを特徴とするメモリーシステム。」
である点で一致し、以下の４点で相違している。
　
［相違点１］
　記憶装置が、本願発明では、複数のメモリーバンクとして構成されるものであるのに対し、引用発明１では、複数の基本単位で構成される命令記憶装置である点。
　
［相違点２］
　記憶装置の第１及び第２の記憶領域の、第１及び第２処理エージェントのメモリーマップへの割り当てが、本願発明では、「前記複数のメモリーバンクの第１部分を・・・割り当て」及び「前記複数のメモリーバンクの第２部分を・・・割り当て」として、複数のメモリーバンクの一部を割り当てる形で行われているのに対し、引用発明１では、「前記命令記憶装置の第１の命令領域を・・・アドレス単位で割り当て」及び「前記命令記憶装置の第２の命令領域を・・・アドレス単位で割り当て」として、アドレス単位で割り当てる形で行われている点。
　
［相違点３］
　記憶装置の第１の記憶領域と第２の記憶領域とが、本願発明では、「互いに全く異なっている」のに対し、引用発明１では、両者が互いに全く異なるものであるか否かについて特定されていない点。
　
［相違点４］
　本願発明が、「該第１処理エージェントおよび該第２処理エージェントからのアドレスおよびデータの情報を、前記複数のメモリバンクに対して選択的にわたして、該複数のメモリバンク内に柔軟性のあるパーティションを形成するためのマルチプレクサ」を備えているのに対し、引用発明１は、そのようなマルチプレクサを備えていない点。
　
５．当審の判断
　以下、上記各相違点について検討する。
　
［相違点１、２について］
　複数のマイクロプロセッサで同一メモリを分割使用するための構成として、メモリをそれぞれが独立したメモリによって構成される複数のブロックに分け、メモリの記憶領域を当該ブロック単位で複数のマイクロプロセッサのそれぞれに割り当てる構成は、引用発明２に見られるように公知の技術である。
　また、引用発明１は、上記公知技術と同様、複数のプロセッサで同一の記憶装置を分割使用するものであり、かつ、記憶装置が複数の基本単位で構成されることを前提としているから、引用発明１に対し、上記公知技術を適用し、命令記憶装置の複数の基本単位を、それぞれが独立したメモリによって構成される複数のブロックとして構成し、当該命令記憶装置を、本願発明の複数のメモリーバンクと同様の、複数のブロックから構成されるものとするとともに、命令記憶装置の第１及び第２の命令領域の第１及び第２のプロセッサのアドレス空間への割り当てを、アドレス単位に代えて、上記本願発明のメモリーバンクに相当するブロック単位で行うものとし、本願発明が「前記複数のメモリーバンクの第１部分を・・・割り当て」及び「前記複数のメモリーバンクの第２部分を・・・割り当て」るのと同様の構成とすることは、当業者が容易になし得ることである。
　よって、相違点１、２は格別のものではない。
　
［相違点３について］
　引用発明１においては、引用文献１の上記Ｄ及び図２の記載からみて、第１のプロセッサに割り当てられる第１の命令領域と、第２のプロセッサに割り当てられる第２の命令領域とが、重ならないことを前提としていることは明らかであるし、また、引用発明２は、複数のブロックを互いに重なりのない２つのグループに分割して、複数のマイクロプロセッサのそれぞれに割り当てるものであって、前記２つのグループは「互いに全く異なる」ものとなるから、上記［相違点１、２について］において検討したように、引用発明１に、上記引用発明２の公知技術を適用し、ブロック単位の割り当てを行うようにした場合、第１のプロセッサに割り当てられる第１の命令領域と、第２のプロセッサに割り当てられる第２の命令領域が、互いに重なりのない、「互いに全く異なる」ものとなることは明らかである。
　よって、相違点３は格別のものではない。
　
［相違点４について］
　引用発明２は、複数のマイクロプロセッサで同一メモリを分割使用する際に、柔軟性のある分割を実現するための具体的構成として、複数のマイクロプロセッサからのメモリアドレス及びメモリデータを前記複数のブロックに対して選択的に渡す切りかえ回路（アドレス切りかえ回路及びメモリデータ切りかえ回路）を設ける構成を採用するものであるから、上記［相違点１、２について］において検討したように、引用発明１に、上記引用発明２の公知技術を適用し、ブロック単位の割り当てを行うようにした場合の具体的構成として、上記引用発明２の切りかえ回路を設ける構成を採用し、第１のプロセッサ及び第２のプロセッサからのアドレス及びデータの情報を、複数のブロックに対して選択的に渡す切りかえ回路を設け、複数のブロックの柔軟性のある分割、すなわち、複数のブロック内に柔軟性のあるパーティションの形成を可能とすることは当業者が容易になし得ることである。
　そして、上記切りかえ回路は、複数のブロック内に柔軟性のあるパーティションの形成を可能とするために設けられたものであり、また、複数の入力のひとつを選択して出力する回路という意味ではマルチプレクサとしての機能を果たすものであるから、上記切りかえ回路を、本願発明のマルチプレクサと同様、「複数のブロック内に柔軟性のあるパーティションの形成を可能とするためのマルチプレクサ」と称することにも格別の点はない。
　よって、相違点４は格別のものではない。
　
　したがって、本願発明は、引用発明１及び引用発明２に基づいて、当業者が容易に発明をすることができたものである。
　
　そして、本願発明の構成によってもたらされる効果も、引用発明１及び引用発明２から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　
６．むすび
　以上のとおり、本願発明は、引用文献１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
　よって、結論のとおり審決する。