【事件の表示】
　平成１１年特許願第１７８２５７号「半導体集積回路の製造方法」拒絶査定不服審判事件〔平成１３年　１月１２日出願公開、特開２００１−　　７２０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１１年６月２４日の出願であって、平成１７年１０月２８日付けで拒絶査定がなされ、これに対し、同年１２月８日に拒絶査定に対する審判請求がなされるとともに、同年１２月２７日付けで手続補正がなされ、その後、当審において、平成１９年５月１１日付けで審尋がなされ、同年７月６日に回答書が提出されたものである。
　
第２　平成１７年１２月２７日付けの手続補正（以下、「本件補正」という。）についての補正却下の決定
［補正却下の決定の結論］
　平成１７年１２月２７日付けの手続補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、請求項１についての補正は、補正前の請求項１を、以下のとおり補正するもの（以下「補正事項ａ」という。）である。
　補正後の請求項１
　「【請求項１】　ブロツク内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する半導体集積回路の製造方法において、前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報をコンピユ−タ内に記憶する工程と、前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程とを有し、前記複数の半導体素子のうち少なくとも１つはサイズ調整された半導体素子を含んでいることを特徴とする半導体集積回路の製造方法。」
　
２　本件補正についての検討
２−１　補正事項の整理
　補正事項ａについての補正は、補正前の請求項１の「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程とを有すること」を、補正後の請求項１の「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程とを有し、前記複数の半導体素子のうち少なくとも１つはサイズ調整された半導体素子を含んでいること」と補正するものである。
　
２−２　補正の目的の適否及び新規事項の追加の有無についての検討
　補正事項ａについての補正は、補正前の請求項１の「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程とを有すること」を、補正後の請求項１の「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程とを有し、」とし、その後ろに、補正後の請求項１の「前記複数の半導体素子のうち少なくとも１つはサイズ調整された半導体素子を含んでいること」を加えて限定したものである。
　そして、補正後の請求項１の「サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程」については、本願の願書に最初に添付した明細書の【００３５】段落に、「従って、コンピュータは２個の抵抗をトリミングして、図２（ｂ）に示すように１つは５００Ωにトリミングし、もう１つは５２０Ωにトリミングする。尚、Ｃ１１，Ｃ１２，Ｃ１１’，Ｃ１２’はコンタクト孔を示している。そして、これらの抵抗を直列接続することで、１．０２ＫΩを自動合成することができる。」と記載され、【００３８】段落に、「この場合には、トリミング最小値より小さくなる抵抗は、均等な値で生成するもので、図２（ｃ）に示すように上記１ＫΩの抵抗をトリミングして５６０Ωの抵抗を７個作り、それらを並列接続することで、８０Ωの抵抗を自動合成することができる。」と記載されており、補正後の請求項１の「サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程」を実施すると、必ず、補正後の請求項１の「前記複数の半導体素子のうち少なくとも１つはサイズ調整された半導体素子を含んでいること」になるので、補正後の請求項１の「前記複数の半導体素子のうち少なくとも１つはサイズ調整された半導体素子を含んでいること」との構成は、特許請求の範囲を限定したことになる。
　したがって、補正事項ａについての補正は、特許請求の範囲の減縮を目的とするものに該当するので、特許法第１７条の２第４項第２号に規定する要件を満たす。
　
３　独立特許要件についての検討
　本願の補正後の請求項１ないし４に係る発明のうち、本願の補正後の請求項１に係る発明は、「第２　１」に掲げた補正後の請求項１に記載された事項により特定されるとおりのものである。
　
３−１　引用刊行物及び該引用刊行物記載の発明
（ａ）刊行物１．特開平８−１３９２７５号公報
　原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物１（特開平８−１３９２７５号公報）には、図１〜図３とともに、
「半導体集積回路装置」（発明の名称）に関して、
「【０００６】
【課題を解決するための手段】図１は、本発明の原理的構成を説明する図であり、図１を用いて本発明における課題を解決するための手段を説明する。
図１参照
本発明は、ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置において、半導体基板１上に予め屈曲した形状の単位薄膜抵抗パターン２を設けておき、コンタクトホール３を設ける位置、及び、対向するコンタクトホール３間を接続する接続配線層の組み合わせにより、低抵抗５或いは高抵抗６等の所望の抵抗値の集積化抵抗を得るようにしたことを特徴とする。
【０００７】また、本発明は、屈曲した形状の単位薄膜抵抗パターン２をＵ字状パターンとしたことを特徴とする。
【０００８】また、本発明は、屈曲した形状の単位薄膜抵抗パターン２の略全長を利用して所望の抵抗値を得ることを特徴とする。また、本発明は、屈曲した形状の単位薄膜抵抗パターン２の一部を利用し、且つ、接続配線層を用いて並列化することにより所望の抵抗値を得るようにしたことを特徴とする。
【０００９】また、本発明は、他の配線層の下に、屈曲した形状の単位薄膜抵抗パターン２の少なくとも一部が位置するようにしたことを特徴とする。また、本発明は、複数個の単位薄膜抵抗パターン２を組み合わせて所望の抵抗値の集積化抵抗を得るようにしたことを特徴とする。」、
「【００１４】
【実施例】図２は本発明の第１の実施例における屈曲した形状の単位薄膜抵抗パターンの利用方法を説明する図である。
図２（ａ）参照
ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置を構成するシリコン半導体基板１上の抵抗形成用領域に、下地絶縁膜（図示せず）を介して屈曲した形状の単位薄膜抵抗パターンとして、Ｕ字状多結晶シリコン抵抗パターン７を抵抗要素として予め複数個形成して、その上にＳｉＯ2 等の層間絶縁膜（図示せず）を設ける。
【００１５】高抵抗値の抵抗を必要とする場合には、Ｕ字状多結晶シリコン抵抗パターン７の両端部近傍において、層間絶縁膜に開口を形成してコンタクトホール３とし、接続配線層９によりコンタクトホール３を介して他の回路要素と接続することにより所望の高抵抗を実現する。なお、コンタクトホール３を設ける位置により、抵抗値を調整できることは明らかであり、また、コンタクトホール３にＡｌからなる接触電極（図示せず）を予め設けておき、この接触電極を介して接続配線層９と接続するようにしても良い。
【００１６】図２（ｂ）参照
また、低抵抗値の抵抗を必要とする場合には、Ｕ字状多結晶シリコン抵抗パターン７の２本の略平行な平行部４を利用し、この平行部４の双方に２箇所のコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌから成る接続配線層１０によって接続することにより、並列化抵抗を構成して低抵抗の抵抗を精度良く形成する。なお、この場合、平行部４の一方のみを利用して低抵抗を実現しても良いが、その場合には、コンタクトホール形成の精度がより要求されることになる。
【００１７】また、図２（ａ）の高抵抗の場合も、図２（ｂ）の低抵抗の場合も、共に、Ｕ字状多結晶シリコン抵抗パターン７が層間絶縁膜を介して他の配線層８の下に位置するように配置することにより、抵抗の占める占有面積を小さくすることができると共に、他の素子や配線を移動或いは修正する必要がなくなる。
【００１８】図３は本発明の第２の実施例における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法を説明する図である。
図３（ａ）参照
ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置を構成するシリコン半導体基板１上の抵抗形成用領域に、下地絶縁膜（図示せず）を介して屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し、その上に層間絶縁膜（図示せず）を設ける。
【００１９】高抵抗値の抵抗を必要とする場合には、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２の互いに対向する端部近傍にコンタクトホール３を設け、このコンタクトホール３を介してＡｌ接続配線層１３によって第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続する。
【００２０】そして、第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の他の端部にもコンタクトホール３を設け、このコンタクトホール３においてＡｌ接続配線層９によって他の回路要素と接続することにより所望の高抵抗を実現する。なお、この場合には、単位薄膜抵抗パターンを一個用いた場合よりも高抵抗が得られる。
【００２１】図３（ｂ）参照
また、低抵抗値の抵抗を必要とする場合には、第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成して低抵抗の抵抗を精度良く形成する。なお、この場合には、単位薄膜抵抗パターンを一個用いた場合よりも低抵抗を得ることができ、また、電流容量の大きな抵抗を形成することもできる。
【００２２】なお、上記の第２の実施例の高抵抗を構成する場合においては、２個のＵ字状多結晶シリコン抵抗パターン１１，１２を組み合わせて用いているが、より高抵抗が必要な場合には、さらに多くのＵ字状多結晶シリコン抵抗パターンを組み合わせれば良い。」、
「【００３０】
【発明の効果】本発明によれば、ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置の集積化抵抗として屈曲した形状の単位薄膜抵抗パターンを用いることにより、抵抗の占有面積を大きくすることなく、高抵抗から低抵抗までの幅広い所望の抵抗値の抵抗を得ることができる。」、
が、記載されている。
　
　以上の記載から、刊行物１には、以下の発明が記載されている。
「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法において、ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置を構成するシリコン半導体基板１上の抵抗形成用領域に、下地絶縁膜を介して屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し、その上に層間絶縁膜を設け、高抵抗値の抵抗を必要とする場合には、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２の互いに対向する端部近傍にコンタクトホール３を設け、このコンタクトホール３を介してＡｌ接続配線層１３によって第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し、この際、必要に応じて、コンタクトホール３を設ける位置により、抵抗値を調整でき、また、低抵抗値の抵抗を必要とする場合には、第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成して低抵抗の抵抗を精度良く形成することを特徴とするゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法。」
　
（ｂ）刊行物２．特開平６−２５２３６８号公報
　原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物２（特開平６−２２４３９２号公報）には、図１〜図５とともに、
「ＥＣＬ回路の基本セルおよびその形成方法」（発明の名称）に関して、
「【請求項２】  所定の長さのパタンの抵抗体の一端を第１の配線に接続し、前記抵抗体の中途において第２の配線に接続して所定の抵抗値を有する抵抗素子を形成し、ＥＣＬ回路の基本セルの抵抗素子として用いることを特徴とするＥＣＬ回路の基本セルの形成方法。
【請求項３】  最適化ＣＡＤプログラムにより決定した位置座標に、抵抗体と第２の配線を接続する１つのコンタクトを置いて、最適抵抗値の抵抗素子を形成することを特徴とする請求項２に記載のＥＣＬ回路の基本セルの形成方法。」、
「【０００１】
【産業上の利用分野】本発明は、セミカスタム設計方式の集積回路に関し、特に、ＥＣＬ回路を含むゲートアレイ方式やスタンダードセル方式の集積回路の基本セルおよびその形成方法に関するものである。
【０００２】
【従来の技術】ゲートアレイ方式やスタンダードセル方式などのセミカスタム設計方式は、集積回路をＯＲ，ＡＮＤなどの論理機能を有する基本セルを組み合せて実現する設計方式である。セミカスタム設計方式は、設計および製造に関する工数と期間がフルカスタム設計方式にくらべ大幅に節約できることから、集積回路の設計に多用されている。高速動作を目的としたＥＣＬ（Emitter Couple Logic）回路を含む集積回路の設計においても、同様の理由でセミカスタム設計方式が利用されているが、他のプロセス技術で作られた集積回路とくらべ、大電力を消費するという問題が生じている。」、
「【００１７】
【実施例】次に、本発明のＥＣＬ回路の基本セルの一実施例について図面を参照して説明する。図１は本発明のＥＣＬ回路の基本セルの第１の実施例であり、この基本セルの構造を示すパタン図である。また図２は、この実施例に対応する回路図であり、図１と同一符号は同一部分を示す。図１において、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５はトランジスタ、ＲC1，ＲC2はコレクタ抵抗素子、ＲE はエミッタ抵抗素子、ＲEFはプルダウン抵抗素子、ＶR ，ＶCS，ＶEEは電源である。図１の実施例においては、トランジスタＱ１，Ｑ２と接地ＧＮＤの間のコレクタ抵抗Ｒc1、トランジスタＱ３と接地ＧＮＤの間のコレクタ抵抗ＲC2、トランジスタＱ４と電源ＶEEの間のエミッタ抵抗ＲE ，トランジスタＱ５と電源ＶEEの間のプルアップ抵抗ＲEFが抵抗値を連続的に変化させることができる抵抗素子である。なお、ａ，ｂは入力端子、０は出力端子、ＩE ，ＩEFは電流を示す。
【００１８】この実施例における抵抗素子の構造を示した図が図３である。図３（ａ），（ｂ），（ｃ）は抵抗素子Ｒのパタン図，断面図，回路図を表す。本発明の基本セル内に具備された抵抗素子は抵抗体Ｒ00と、この抵抗体Ｒ00の上にある配線Ｗ１，Ｗ２、および抵抗体Ｒ00とそれぞれの配線を接続するコンタクトＣn1，Ｃn2により構成される。コンタクトＣn1は配線Ｗ１上で移動可能であり、このコンタクトＣn1の移動によって抵抗値を制御する。配線Ｗ１の接続関係や長さは変えない。なお、Ｍは絶縁膜を示す。
【００１９】図４（ａ），（ｂ）に図１中の抵抗素子部分のみを取り出し、コンタクトＣn1の位置の異なる第２，第３の実施例をパタン図と回路図で示す。図４（ａ），（ｂ）においてＲ１，Ｒ２はそれぞれコンタクトＣn1，Ｃn2間の抵抗値を表す。図４（ａ）の方がコンタクトＣn1とＣn2の間の距離が図４（ｂ）より短いため抵抗値は小さく、Ｒ１＜Ｒ２の関係がある。また、コンタクトＣn1，Ｃn2間の抵抗体Ｒ00の抵抗値がＲ01の場合には抵抗値Ｒ1 は、Ｒmin ≦Ｒ1 ≦Ｒ01の範囲で抵抗値の値を連続的に変化させることができる。ここで，Ｒ minは製造工程で許される最もコンタクトＣn1，Ｃn2を接近させた場合の抵抗値である。
【００２０】以上の抵抗値を連続的に変化させることができる抵抗素子Ｒの抵抗値の決定方法の１つとして、「ＥＣＬ回路の消費電力ー信号遅延時間最適化ＣＡＤプログラム」（以下、最適化ＣＡＤプログラム）を用いる方法がある（H.Kitazawa，Y.Takei,”A Mathematical Programming Approach for the Drivability Optimization of Basic Cells for Bipolar LSIs“, IEEE APCCAS '92 Proceedings, pp. 391-395. 参照）。このプログラムは、ＥＣＬ回路中の信号遅延時間を制約条件を満足するように保ちつつ、消費電力を自動的に最小にする機能をもつ。処理手順は、まず、指定された条件下で基本セル内を流れる電流値を求め、次に、この電流値を実現するための抵抗素子ＲC1，ＲC2，ＲE ，ＲEFの抵抗値を計算し、最後に、これらの抵抗値を実現するための抵抗素子ＲC1，ＲC2，ＲE ，ＲEF中のコンタクトＣn1の位置座標を決定する。
【００２１】図５に、図１中の抵抗素子部分のみを取り出した第４の実施例を示す。図５（ａ）は本発明のＥＣＬ回路の基本セル内の抵抗素子であり、図５（ｂ）は従来のＥＣＬ回路の基本セル内で独立に設けられた３本の抵抗素子である。図５で抵抗値をＲ1 ＋Ｒ2 とする場合に必要となる面積の比較を行った。図５（ｂ）の破線内の面積は、配線Ｗの占める面積と、配線Ｗと抵抗素子Ｒの間に設けなければならない面積である。本実施例の場合、配線Ｗと接続する抵抗素子Ｒを３つ独立に具備した場合とくらべ、配線Ｗのための面積と、配線Ｗと抵抗素子Ｒの間にも設けなければならない面積の損失はない。」、
が、記載されている。
　
３−２　対比・判断
（１）補正後の請求項１に係る発明について
　補正後の請求項１に係る発明（以下、「本願補正後発明１」という。）と刊行物１に記載された発明（以下、「刊行物１発明」という。）とを対比する。
ａ．刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」において、刊行物１発明の「複数の屈曲した形状の単位薄膜抵抗パターン」、「半導体集積回路装置」は、それぞれ、本願補正後発明１の「各半導体素子」、「半導体集積回路」に相当し、刊行物１発明の「複数の屈曲した形状の単位薄膜抵抗パターン」は「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」に形成されているので、刊行物１発明の「複数の屈曲した形状の単位薄膜抵抗パターン」は、「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」のブロック内に準備されていることは、明らかであり、また、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」は、一般に、「所望の電子回路を構成するように」「割付する」ための「半導体集積回路装置」であり、また、刊行物１発明の「半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」は、本願補正後発明１の「半導体集積回路の製造方法」に相当するので、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」は、本願補正後発明１の「ブロツク内に準備された各半導体素子を」「所望の電子回路を構成するように」「割付する半導体集積回路の製造方法」に相当する。
ｂ．刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置を構成するシリコン半導体基板１上の抵抗形成用領域に、下地絶縁膜を介して屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し、その上に層間絶縁膜を設け、高抵抗値の抵抗を必要とする場合には、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２の互いに対向する端部近傍にコンタクトホール３を設け、このコンタクトホール３を介してＡｌ接続配線層１３によって第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し、この際、必要に応じて、コンタクトホール３を設ける位置により、抵抗値を調整でき、また、低抵抗値の抵抗を必要とする場合には、第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成して低抵抗の抵抗を精度良く形成すること」において、「屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し」、「第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し」、「第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成」した、「屈曲した形状の単位薄膜抵抗パターンとして」の「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２」は、抵抗値を調整できるものであるから、当該「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２」は、本願補正後発明１の「サイズ調整可能な複数の半導体素子」に相当するので、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置を構成するシリコン半導体基板１上の抵抗形成用領域に、下地絶縁膜を介して屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し、その上に層間絶縁膜を設け、高抵抗値の抵抗を必要とする場合には、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２の互いに対向する端部近傍にコンタクトホール３を設け、このコンタクトホール３を介してＡｌ接続配線層１３によって第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し、この際、必要に応じて、コンタクトホール３を設ける位置により、抵抗値を調整でき、また、低抵抗値の抵抗を必要とする場合には、第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成して低抵抗の抵抗を精度良く形成すること」は、本願補正後発明１の「サイズ調整可能な複数の半導体素子同士を」「合成して所望な値を有する半導体素子を構成する工程」に相当する。
ｃ．刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置を構成するシリコン半導体基板１上の抵抗形成用領域に、下地絶縁膜を介して屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し、その上に層間絶縁膜を設け、高抵抗値の抵抗を必要とする場合には、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２の互いに対向する端部近傍にコンタクトホール３を設け、このコンタクトホール３を介してＡｌ接続配線層１３によって第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し、この際、必要に応じて、コンタクトホール３を設ける位置により、抵抗値を調整でき、また、低抵抗値の抵抗を必要とする場合には、第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成して低抵抗の抵抗を精度良く形成すること」を実施することにより形成された、「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し」た「屈曲した形状の単位薄膜抵抗パターン」は、本願補正後発明１の「前記複数の半導体素子のうち少なくとも１つはサイズ調整された半導体素子」に相当する。
　
　したがって、本願補正後発明１と刊行物１発明とは、
「ブロツク内に準備された各半導体素子を所望の電子回路を構成するように割付する半導体集積回路の製造方法において、サイズ調整可能な複数の半導体素子同士を合成して所望な値を有する半導体素子を構成する工程を有し、前記複数の半導体素子のうち少なくとも１つはサイズ調整された半導体素子を含んでいることを特徴とする半導体集積回路の製造方法。」である点で一致し、以下の各点で相違する。
　相違点１
　本願補正後発明１は、「ブロツク内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する半導体集積回路の製造方法」であるのに対して、刊行物１発明は、「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」であり、「各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する」か否か明らかでない点。
　相違点２
　本願補正後発明１は、「前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」を有するのに対して、刊行物１発明は、このような工程を有していない点。
　相違点３
　本願補正後発明１は、「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程」を有するのに対して、刊行物１発明は、本願補正後発明１の「サイズ調整可能な複数の半導体素子同士を」「合成して所望な値を有する半導体素子を構成する工程」に相当する工程を有するものの、その工程は、「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて」いるのではなく、また、「サイズ調整可能な複数の半導体素子同士」の「合成」が、自動合成であるか否か明らかでない点。
　
　そこで、上記相違点１ないし３について検討する。
ａ．相違点１について
　刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」は、通常、コンピュータを用いて回路設計が行われることは、当該技術分野の慣用技術である。
　また、刊行物２には、「セミカスタム設計方式の集積回路に関し、特に、ＥＣＬ回路を含むゲートアレイ方式やスタンダードセル方式の集積回路の基本セルおよびその形成方法に関」（【０００１】段落）し、「最適化ＣＡＤプログラムにより決定した位置座標に、抵抗体と第２の配線を接続する１つのコンタクトを置いて、最適抵抗値の抵抗素子を形成すること」（請求項３）こと、「以上の抵抗値を連続的に変化させることができる抵抗素子Ｒの抵抗値の決定方法の１つとして、「ＥＣＬ回路の消費電力ー信号遅延時間最適化ＣＡＤプログラム」（以下、最適化ＣＡＤプログラム）を用いる方法がある・・・。・・・処理手順は、まず、指定された条件下で基本セル内を流れる電流値を求め、次に、この電流値を実現するための抵抗素子ＲC1，ＲC2，ＲE ，ＲEFの抵抗値を計算し、最後に、これらの抵抗値を実現するための抵抗素子ＲC1，ＲC2，ＲE ，ＲEF中のコンタクトＣn1の位置座標を決定する。」（【００２０】段落）ことが、記載されており、「最適化ＣＡＤプログラム」を用いるものであるから、コンピュータを用いて回路設計を行っている。
　そして、刊行物２に記載の「ゲートアレイ方式やスタンダードセル方式の集積回路」は、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」と同等であり、刊行物２に記載の「基本セル」は、本願補正後発明１の「ブロツク」に相当するので、刊行物２の、「最適化ＣＡＤプログラム」を用いて、所定の「抵抗値を実現するための抵抗素子ＲC1，ＲC2，ＲE ，ＲEF中のコンタクトＣn1の位置座標を決定する」ことは、本願補正後発明１「ブロツク内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する」ことに相当する。
　したがって、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」に、コンピュータを用いる際に、「複数の屈曲した形状の単位薄膜抵抗パターン」のそれぞれに、刊行物２に記載の上記の技術思想を適用して、刊行物１発明を、本願補正後発明１のごとく、「ブロツク内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する半導体集積回路の製造方法」とすることは、当業者が回路設計上適宜なしえた程度のことと認められる。
ｂ．相違点２について
　刊行物２には、「コンタクトＣn1，Ｃn2間の抵抗体Ｒ00の抵抗値がＲ01の場合には抵抗値Ｒ1 は、Ｒmin ≦Ｒ1 ≦Ｒ01の範囲で抵抗値の値を連続的に変化させることができる。ここで，Ｒ minは製造工程で許される最もコンタクトＣn1，Ｃn2を接近させた場合の抵抗値である。」（【００１９】段落）ことが、記載されている。
　そして、刊行物２に記載の発明は、「最適化ＣＡＤプログラム」を用いるものであり、コンピュータを用いているので、この「抵抗値Ｒ1 」の「Ｒmin ≦Ｒ1 ≦Ｒ01の範囲」は、コンピュータに記憶されることになる。
　すると、刊行物２に記載の「抵抗値Ｒ1 」の「Ｒmin ≦Ｒ1 ≦Ｒ01の範囲」は、本願補正後発明１の「前記半導体素子に関する」「サイズ調整可能範囲情報」に相当し、また、刊行物２に記載の発明は、コンピュータを用いているので、刊行物２に記載の発明は、本願補正後発明１の「前記半導体素子に関する」「サイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」に相当する構成を有することになる。
　ところで、本願補正後発明１の「前記半導体素子に関するサイズ調整可否情報」については、刊行物１に記載の、例えば、図３（ｂ）に示される実施例においては、「複数箇所にコンタクトホール３を設け」、「並列化抵抗を構成して低抵抗の抵抗を精度良く形成する」ものと、抵抗値を調整することが行われており、コンピュータという記載はないものの、上記の「ａ．相違点１について」に記載したように、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」は、通常、コンピュータを用いて回路設計が行われることは、当該技術分野の慣用技術であるので、刊行物１発明が、コンピュータを用いていることは明らかであり、刊行物１発明で用いているコンピュータに、本願補正後発明１の「前記半導体素子に関するサイズ調整可」「情報」に相当する情報は、記憶されていることになる。
　そして、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」では、「屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し」、「第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し」、「第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成」することにより、「屈曲した形状の単位薄膜抵抗パターンとして」の「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２」は、抵抗値を調整できるものであるから、当該「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２」は、本願補正後発明１の「サイズ調整可能な複数の半導体素子」に相当するが、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」には、抵抗の他に、半導体素子として、トランジスタ、ダイオード、コンデンサ等の素子も有することは、明らかであって、抵抗以外の半導体素子、例えば、トランジスタ、には、サイズ調整ができない半導体素子も、当然に含まれているから、トランジスタ、ダイオード、コンデンサ等の内のサイズ調整ができない半導体素子については、刊行物１発明において用いられていることが明らかなコンピュータは、「前記半導体素子に関するサイズ調整」「否情報」を有していることになり、刊行物１発明は、本願補正後発明１の「前記半導体素子に関するサイズ調整」「否情報」「をコンピユ−タ内に記憶する工程」に相当する構成をも有していることになる。
　すると、刊行物１発明は、本願補正後発明１の「前記半導体素子に関するサイズ調整可否情報」「をコンピユ−タ内に記憶する工程」に相当する構成を有することになり、また、刊行物２に記載の発明は、本願補正後発明１の「前記半導体素子に関する」「サイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」に相当する構成を有することになるので、刊行物１発明に刊行物２に記載の発明を適用して、刊行物１発明が、本願補正後発明１のごとく、「前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」を有するようになすことは、当業者が適宜なしえた程度のことと認められる。
ｃ．相違点３について
　上記の「ｂ．相違点２について」で検討したように、刊行物１発明が、本願補正後発明１のごとく、「前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」を有するようになすことは、当業者が適宜なしえた程度のことと認められるので、刊行物１発明の、本願補正後発明１の「サイズ調整可能な複数の半導体素子同士を」「合成して所望な値を有する半導体素子を構成する工程」に相当する工程でも、本願補正後発明１の「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて」、「所望な値を有する半導体素子を構成する」ことは、当業者が適宜設定できた程度のことである。
　また、刊行物１発明の、本願補正後発明１の「サイズ調整可能な複数の半導体素子同士を」「合成して所望な値を有する半導体素子を構成する工程」に相当する工程は、刊行物１発明において、コンピュータが用いられることは明らかであるので、当然ながら、「サイズ調整可能な複数の半導体素子同士を」自動合成することになり、この点は、格別に相違するものとは認められない。
　
　よって、補正後の請求項１に係る発明は、その出願前に国内において頒布された上記刊行物１ないし２に記載される発明に基づいて、当業者が容易に発明をすることができたものである。
　
３−３　独立特許要件についてのむすび
  以上のとおり、補正後の請求項１に係る発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるので、補正後の他の請求項に係る発明についての検討をするまでもなく、本件補正は、特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合しない。
　
４　まとめ
　よって、本件補正は、上記の「第２　３−３」に記載の理由により、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　
第３　本願発明について
　平成１７年１２月２７日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１７年６月８日付け手続補正書の特許請求の範囲の請求項１ないし４に記載された事項により特定されるとおりのものであるところ、このうち、本願の請求項１に係る発明は、以下のとおりのものである。
「【請求項１】　ブロツク内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する半導体集積回路の製造方法において、前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報をコンピユ−タ内に記憶する工程と、前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程とを有することを特徴とする半導体集積回路の製造方法。」
　
第４　引用刊行物記載の発明
　原査定の拒絶の理由に引用された刊行物１、２に記載された事項、及び刊行物１に記載された発明は、上記の「第２　３−１（ａ）、（ｂ）」に記載したとおりである。
　
第５　対比・判断
　本願の請求項１に係る発明について
　本願の請求項１に係る発明（以下、「本願発明１」という。）と刊行物１発明とを対比する。
　ａ．刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」において、刊行物１発明の「複数の屈曲した形状の単位薄膜抵抗パターン」、「半導体集積回路装置」は、本願発明１の「各半導体素子」、「半導体集積回路」に相当し、刊行物１発明の「複数の屈曲した形状の単位薄膜抵抗パターン」は「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」に形成されているので、刊行物１発明の「複数の屈曲した形状の単位薄膜抵抗パターン」は、「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」のブロック内に準備されていることは、明らかであり、また、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」は、一般に、「所望の電子回路を構成するように」「割付する」ための「半導体集積回路装置」であり、また、刊行物１発明の「半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」は、本願発明１の「半導体集積回路の製造方法」に相当するので、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」は、本願発明１の「ブロツク内に準備された各半導体素子を」「所望の電子回路を構成するように」「割付する半導体集積回路の製造方法」に相当する。
　ｂ．刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置を構成するシリコン半導体基板１上の抵抗形成用領域に、下地絶縁膜を介して屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し、その上に層間絶縁膜を設け、高抵抗値の抵抗を必要とする場合には、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２の互いに対向する端部近傍にコンタクトホール３を設け、このコンタクトホール３を介してＡｌ接続配線層１３によって第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し、この際、必要に応じて、コンタクトホール３を設ける位置により、抵抗値を調整でき、また、低抵抗値の抵抗を必要とする場合には、第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成して低抵抗の抵抗を精度良く形成すること」において、「屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し」、「第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し」、「第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成」することにより、「屈曲した形状の単位薄膜抵抗パターンとして」の「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２」は、抵抗値を調整できるものであるから、当該「屈曲した形状の単位薄膜抵抗パターンとして」の「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２」は、本願発明１の「サイズ調整可能な複数の半導体素子」に相当するので、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置を構成するシリコン半導体基板１上の抵抗形成用領域に、下地絶縁膜を介して屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し、その上に層間絶縁膜を設け、高抵抗値の抵抗を必要とする場合には、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２の互いに対向する端部近傍にコンタクトホール３を設け、このコンタクトホール３を介してＡｌ接続配線層１３によって第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し、この際、必要に応じて、コンタクトホール３を設ける位置により、抵抗値を調整でき、また、低抵抗値の抵抗を必要とする場合には、第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成して低抵抗の抵抗を精度良く形成すること」は、本願発明１の「サイズ調整可能な複数の半導体素子同士を」「合成して所望な値を有する半導体素子を構成する工程」に相当する。
　
　したがって、本願発明１と刊行物１発明とは、
「ブロツク内に準備された各半導体素子を所望の電子回路を構成するように割付する半導体集積回路の製造方法において、サイズ調整可能な複数の半導体素子同士を合成して所望な値を有する半導体素子を構成する工程を有することを特徴とする半導体集積回路の製造方法。」である点で一致し、以下の各点で相違する。
　相違点４
　本願発明１は、「ブロツク内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する半導体集積回路の製造方法」であるのに対して、刊行物１発明は、「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」であり、「各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する」か否か明らかでない点。
　相違点５
　本願発明１は、「前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」を有するのに対して、刊行物１発明は、このような工程を有していない点。
　相違点６
　本願発明１は、「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて、サイズ調整可能な複数の半導体素子同士を自動合成して所望な値を有する半導体素子を構成する工程」を有するのに対して、刊行物１発明は、本願発明１の「サイズ調整可能な複数の半導体素子同士を」「合成して所望な値を有する半導体素子を構成する工程」に相当する工程を有するものの、その工程は、「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて」いるのではなく、また、「サイズ調整可能な複数の半導体素子同士」の「合成」が、自動合成であるか否か明らかでない点。
　
　そこで、上記相違点４ないし６について検討する。
ｄ．相違点４について
　刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」は、通常、コンピュータを用いて回路設計が行われることは、当該技術分野の慣用技術である。
　また、刊行物２には、「セミカスタム設計方式の集積回路に関し、特に、ＥＣＬ回路を含むゲートアレイ方式やスタンダードセル方式の集積回路の基本セルおよびその形成方法に関」（【０００１】段落）し、「最適化ＣＡＤプログラムにより決定した位置座標に、抵抗体と第２の配線を接続する１つのコンタクトを置いて、最適抵抗値の抵抗素子を形成すること」（請求項３）こと、「以上の抵抗値を連続的に変化させることができる抵抗素子Ｒの抵抗値の決定方法の１つとして、「ＥＣＬ回路の消費電力ー信号遅延時間最適化ＣＡＤプログラム」（以下、最適化ＣＡＤプログラム）を用いる方法がある・・・。・・・処理手順は、まず、指定された条件下で基本セル内を流れる電流値を求め、次に、この電流値を実現するための抵抗素子ＲC1，ＲC2，ＲE ，ＲEFの抵抗値を計算し、最後に、これらの抵抗値を実現するための抵抗素子ＲC1，ＲC2，ＲE ，ＲEF中のコンタクトＣn1の位置座標を決定する。」（【００２０】段落）ことが、記載されており、「最適化ＣＡＤプログラム」を用いるものであるから、コンピュータを用いて回路設計を行っている。
　そして、刊行物２に記載の「ゲートアレイ方式やスタンダードセル方式の集積回路」は、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」と同等であり、刊行物２に記載の「基本セル」は、本願発明１の「ブロツク」に相当するので、刊行物２の、「最適化ＣＡＤプログラム」を用いて、所定の「抵抗値を実現するための抵抗素子ＲC1，ＲC2，ＲE ，ＲEF中のコンタクトＣn1の位置座標を決定する」ことは、本願発明１「ブロツク内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する」ことに相当する。
　したがって、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置における複数の屈曲した形状の単位薄膜抵抗パターンを組み合わせて用いる利用方法」に、コンピュータを用いる際に、「複数の屈曲した形状の単位薄膜抵抗パターン」のそれぞれに、刊行物２に記載の上記の技術思想を適用して、刊行物１発明を、本願発明１のごとく、「ブロツク内に準備された各半導体素子を自動的に順次選択して所望の電子回路を構成するようにコンピユ−タにより自動割付する半導体集積回路の製造方法」とすることは、当業者が回路設計上適宜なしえた程度のことと認められる。
ｅ．相違点５について
　刊行物２には、「コンタクトＣn1，Ｃn2間の抵抗体Ｒ00の抵抗値がＲ01の場合には抵抗値Ｒ1 は、Ｒmin ≦Ｒ1 ≦Ｒ01の範囲で抵抗値の値を連続的に変化させることができる。ここで，Ｒ minは製造工程で許される最もコンタクトＣn1，Ｃn2を接近させた場合の抵抗値である。」（【００１９】段落）ことが、記載されている。
　そして、刊行物２に記載の発明は、「最適化ＣＡＤプログラム」を用いるものであり、コンピュータを用いているので、この「抵抗値Ｒ1 」の「Ｒmin ≦Ｒ1 ≦Ｒ01の範囲」は、コンピュータに記憶されることになる。
　すると、刊行物２に記載の「抵抗値Ｒ1 」の「Ｒmin ≦Ｒ1 ≦Ｒ01の範囲」は、本願発明１の「前記半導体素子に関する」「サイズ調整可能範囲情報」に相当し、また、刊行物２に記載の発明は、コンピュータを用いているので、刊行物２に記載の発明は、本願発明１の「前記半導体素子に関する」「サイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」に相当する構成を有することになる。
　ところで、本願発明１の「前記半導体素子に関するサイズ調整可否情報」については、刊行物１に記載の、例えば、図３（ｂ）に示される実施例においては、「複数箇所にコンタクトホール３を設け」、「並列化抵抗を構成して低抵抗の抵抗を精度良く形成する」ものと、抵抗値を調整することが行われており、コンピュータという記載はないものの、上記の「ｄ．相違点４について」に記載したように、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」は、通常、コンピュータを用いて回路設計が行われることは、当該技術分野の慣用技術であるので、刊行物１発明が、コンピュータを用いていることは明らかであり、刊行物１発明で用いているコンピュータに、本願発明１の「前記半導体素子に関するサイズ調整可」「情報」に相当する情報は、記憶されていることになる。
　そして、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」では、「屈曲した形状の単位薄膜抵抗パターンとして、第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２とが互いに反転した関係になるように近接して複数組配置し」、「第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２を直列接続し」、「第１及び第２のＵ字状多結晶シリコン抵抗パターン１１，１２の４本の略平行な平行部４を利用し、この各平行部４の複数箇所にコンタクトホール３を設け、このコンタクトホール３の互いに対向する部分をＡｌ接続配線層１４，１５によって接続することにより、６本の抵抗からなる並列化抵抗を構成」することにより、「屈曲した形状の単位薄膜抵抗パターンとして」の「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２」は、抵抗値を調整できるものであるから、当該「屈曲した形状の単位薄膜抵抗パターンとして」の「第１のＵ字状多結晶シリコン抵抗パターン１１と第２のＵ字状多結晶シリコン抵抗パターン１２」は、本願発明１の「サイズ調整可能な複数の半導体素子」に相当するが、刊行物１発明の「ゲートアレイ或いはゲートマスタースライス用の半導体集積回路装置」には、抵抗の他に、半導体素子として、トランジスタ、ダイオード、コンデンサ等の素子も有することは、明らかであって、抵抗以外の半導体素子、例えば、トランジスタ、には、サイズ調整ができない半導体素子も、当然に含まれているから、トランジスタ、ダイオード、コンデンサ等の内のサイズ調整ができない半導体素子については、刊行物１発明において用いられていることが明らかなコンピュータは、「前記半導体素子に関するサイズ調整」「否情報」を有していることになり、刊行物１発明は、本願発明１の「前記半導体素子に関するサイズ調整」「否情報」「をコンピユ−タ内に記憶する工程」に相当する構成をも有していることになる。
　すると、刊行物１発明は、本願発明１の「前記半導体素子に関するサイズ調整可否情報」「をコンピユ−タ内に記憶する工程」に相当する構成を有することになり、また、刊行物２に記載の発明は、本願発明１の「前記半導体素子に関する」「サイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」に相当する構成を有することになるので、刊行物１発明に刊行物２に記載の発明を適用して、刊行物１発明が、本願発明１のごとく、「前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」を有するようになすことは、当業者が適宜なしえた程度のことと認められる。
ｆ．相違点６について
　上記の「ｅ．相違点５について」で検討したように、刊行物１発明が、本願発明１のごとく、「前記半導体素子に関するサイズ調整可否情報及びサイズ調整可能範囲情報をコンピユ−タ内に記憶する工程」を有するようになすことは、当業者が適宜なしえた程度のことと認められるので、刊行物１発明の、本願発明１の「サイズ調整可能な複数の半導体素子同士を」「合成して所望な値を有する半導体素子を構成する工程」に相当する工程でも、本願発明１の「前記コンピユ−タ内に記憶された前記サイズ調整可否情報及びサイズ調整可能範囲情報に基づいて」、「所望な値を有する半導体素子を構成する」ことは、当業者が適宜設定できた程度のことである。
　また、刊行物１発明の、本願発明１の「サイズ調整可能な複数の半導体素子同士を」「合成して所望な値を有する半導体素子を構成する工程」に相当する工程は、刊行物１発明において、コンピュータが用いられることは明らかであるので、当然ながら、「サイズ調整可能な複数の半導体素子同士を」自動合成することになり、この点は、格別に相違するものとは認められない。
　
　よって、本願の請求項１に係る発明は、その出願前に国内において頒布された上記刊行物１ないし２に記載される発明に基づいて、当業者が容易に発明をすることができたものである。
　
第６　むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。