【事件の表示】
　平成１１年特許願第３４５４８３号「ＭＯＳ型キャパシタ及び半導体集積回路装置」拒絶査定不服審判事件〔平成１２年　９月１４日出願公開、特開２０００−２５２４８０、請求項の数（７）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成１１年１２月３日（優先権主張平成１０年１２月２８日）の出願であって、平成１７年７月２６日付けで拒絶査定がなされ、これに対し、同年９月２日に拒絶査定に対する審判請求がなされるとともに、同年９月３０日付けで手続補正がなされ、その後、当審において、平成１９年５月１１日付けで審尋がなされ、同年７月１７日に回答書が提出されたものである。
　
　
第２　平成１７年９月３０日付けの手続補正について
１　平成１７年９月３０日付けの手続補正の内容
　平成１７年９月３０日付けの手続補正（以下、「本件補正」という。）は、特許請求の範囲及び発明の詳細な説明を補正するものであって、以下のとおりである。
補正事項ａ
　本件補正前の請求項１の「【請求項１】　第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタ。」を、
「【請求項１】　第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタ。」と補正したこと。
補正事項ｂ
　本件補正前の請求項４の「【請求項４】　同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有すると共に該導電体層に近接して前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、且つ当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するＭＯＳ型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置。」を、
「【請求項４】　同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有すると共に該導電体層に近接して前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するＭＯＳ型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置。」と補正したこと。
補正事項ｃ
　本件補正前の発明の詳細な説明の【００１６】段落の「【００１６】
【課題を解決するための手段】
　前記課題を解決する本発明の第１の態様は、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタにある。」を、
「【００１６】
【課題を解決するための手段】
　前記課題を解決する本発明の第１の態様は、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタにある。」と補正したこと。
補正事項ｄ
　本件補正前の発明の詳細な説明の【００１９】段落の「【００１９】
　本発明の第４の態様は、同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有すると共に該導電体層に近接して前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、且つ当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するＭＯＳ型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置にある。」を、
「【００１９】
　本発明の第４の態様は、同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有すると共に該導電体層に近接して前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するＭＯＳ型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置にある。」と補正したこと。
補正事項ｅ
　本件補正前の発明の詳細な説明の【００４９】段落の「【００４９】
　第２の手段は、Ｐ-基板５１の表面近傍をイオン注入などの手段により、濃いＰ型層を作り、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることである。すなわち、図６に示すように、ゲート電極５３に対向する領域にＰ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、容量Ｃｉ６５を大きくすることができる。」を、
「【００４９】
　第２の手段は、Ｐ-基板５１の表面近傍をイオン注入などの手段により、濃いＰ型層を作り、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることである。すなわち、図６に示すように、ゲート電極５３に覆われるように、ゲート電極５３に対向する領域のみにＰ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、容量Ｃｉ６５を大きくすることができる。」と補正したこと。
　
２　本件補正についての検討
２−１　補正事項の整理
　補正事項ａないしｅを整理すると、以下のとおりである。
２−１−１　補正事項ａ
　補正事項ａについての補正は、本件補正前の請求項１の「前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、」を、
「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、」と補正したものである。
２−１−２　補正事項ｂ
　補正事項ｂについての補正は、本件補正前の請求項４の「前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、」を、
「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、」と補正したものである。
２−１−３　補正事項ｃ
　補正事項ｃについての補正は、本件補正前の【００１６】段落の「前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、」を、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、」と補正したものである。
２−１−４　補正事項ｄ
　補正事項ｄについての補正は、本件補正前の【００１９】段落の「前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、」を、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、」と補正したものである。
２−１−５　補正事項ｅ
　補正事項ｅについての補正は、本件補正前の【００４９】段落の「図６に示すように、ゲート電極５３に対向する領域にＰ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、容量Ｃｉ６５を大きくすることができる。」を、「図６に示すように、ゲート電極５３に覆われるように、ゲート電極５３に対向する領域のみにＰ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、容量Ｃｉ６５を大きくすることができる。」と補正したものである。
　
２−２　補正の目的の適否及び新規事項の追加の有無についての検討
　以下、補正事項ａないしｅについて検討する。
２−２−１　補正事項ａ、ｂについて
　補正事項ａ、ｂについての補正は、本件補正前の請求項１及び４の「前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、」を、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、」と限定する補正であり、補正事項ａ、ｂについての補正は、特許請求の範囲の減縮を目的とするものに該当するので、補正事項ａ、ｂについての補正は、特許法第１７条の２第４項第２号に規定する要件を満たす。
　また、本件補正後の請求項１及び４の「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」することについては、本願の願書に最初に添付した明細書の発明の詳細な説明の【００４７】段落に、「ここで、一般に使用されるＶＣＯ回路においては、制御電圧は単極性であり、図１の場合について言えば、０Ｖ〜＋３Ｖあるいは＋４Ｖまでの電圧を使い、負の電圧は使用しない。従って、この正の電圧範囲で容量の可変幅を大きく取るには、制御電圧０Ｖの時の容量Ｃｉ６５を大きくすればよいことになる。この容量Ｃｉ６５を大きくするには、３つの手段がある。」と記載されているとともに、【００４９】段落に、「第２の手段は、Ｐ-基板５１の表面近傍をイオン注入などの手段により、濃いＰ型層を作り、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることである。すなわち、図６に示すように、ゲート電極５３に対向する領域にＰ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、容量Ｃｉ６５を大きくすることができる。」と記載されており、また、図６を参照すると、「ゲート電極５３に対向する領域にＰ+型層５７を設ける」（【００４９】段落）ことについて、Ｐ-基板５１の表面近傍の、ゲート電極５３に対向する領域の全面、或いは、全体、或いは、全域に、Ｐ+型層５７を設けること、別の表現では、Ｐ-基板５１の表面近傍の、ゲート電極５３に対向する領域の、ゲート電極５３に覆われている領域の全面、或いは、全体、或いは、全域に、Ｐ+型層５７を設けることが、示されている。
　そして、本件補正後の請求項１及び４の作用効果は、「Ｐ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、（制御電圧０Ｖの時の）容量Ｃｉ６５を大きくすることができる」（【００４９】段落）ことであるから、Ｐ-基板５１の表面近傍の、ゲート電極５３に対向する領域の一部に、Ｐ+型層５７を設けていない部分があると、その部分で、ゲート電極５３が０Ｖ以下での空乏層の厚みが厚くなってしまい、上記の作用効果を奏することができなくなってしまう。そこで、Ｐ+型層５７は、Ｐ-基板５１の表面近傍の、ゲート電極５３に対向する領域の全面、或いは、全体、或いは、全域に、設けられる必要があり、別の表現では、Ｐ+型層５７は、Ｐ-基板５１の表面近傍の、ゲート電極５３に対向する領域の、ゲート電極５３に覆われている部分の全面、或いは、全体、或いは、全域に、設けられる必要があり、すなわち、Ｐ+型層５７は、ゲート電極５３に覆いつくされるように、Ｐ-基板５１のゲート電極５３に対向する領域のみの表面近傍に、設けられるものである。
　また、本願の願書に最初に添付した明細書の【００４９】段落の「Ｐ-基板５１」、「ゲート電極５３」、「Ｐ+型層５７」は、それぞれ、本件補正後の請求項１の「第１導電型半導体基板」、「導電体層」、「第１導電型の高濃度層」に対応しているので、本件補正後の請求項１及び４の「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し」という記載は、本件補正前の請求項１及び４の「前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し」という記載を、図６の記載に基づいて減縮したものであると認められる。
　したがって、本件補正後の請求項１及び４の「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し」という記載は、本願の願書に最初に添付した明細書又は図面に記載した事項から、自明の事項である。
　よって、補正事項ａ、ｂについての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるので、補正事項ａ、ｂについての補正は、特許法第１７条の２第３項に規定する要件を満たす。
２−２−２　補正事項ｃ、ｄについて
　補正事項ｃ、ｄについての補正は、本件補正前の発明の詳細な説明の【００１６】段落、及び、【００１９】段落の「前記第１導電型半導体基板の前記導電体層に対向する領域の表面近傍に第１導電型の高濃度層を有し、」を、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、」と補正したものであり、補正事項ｃ、ｄについての補正は、特許請求の範囲の請求項１及び４を補正したことに伴う補正である。
　したがって、補正事項ｃ、ｄについての補正は、上記「２−２−１　補正事項ａ、ｂについて」で検討したように、本願の願書に最初に添付した明細書又は図面に記載した事項から、自明の事項である。
　よって、補正事項ｃ、ｄについての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるので、補正事項ｃ、ｄについての補正は、特許法第１７条の２第３項に規定する要件を満たす。
２−２−３　補正事項ｅについて
　補正事項ｅについての補正は、本件補正前の発明の詳細な説明の【００４９】段落の「図６に示すように、ゲート電極５３に対向する領域にＰ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、容量Ｃｉ６５を大きくすることができる。」を、「図６に示すように、ゲート電極５３に覆われるように、ゲート電極５３に対向する領域のみにＰ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、容量Ｃｉ６５を大きくすることができる。」と補正したものであり、補正事項ｅについての補正は、特許請求の範囲の請求項１及び４を補正したことに伴い、「ゲート電極５３に対向する領域にＰ+型層５７を設ける」を、「ゲート電極５３に覆われるように、ゲート電極５３に対向する領域のみにＰ+型層５７を設ける」とする補正である。
　したがって、補正事項ｅについての補正は、上記「２−２−１　補正事項ａ、ｂについて」で検討したように、本願の願書に最初に添付した明細書又は図面に記載した事項から、自明の事項である。
　よって、補正事項ｅについての補正は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるので、補正事項ｅについての補正は、特許法第１７条の２第３項に規定する要件を満たす。
　
３　本件補正の検討のむすび
　以上のとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たし、また、同法第１７条の２第４項第２号に規定する要件をも満たす。
　
　
第３　本願発明について
　平成１７年９月３０日付けの手続補正は、上記「第２」で検討したとおり適法であるので、本願の請求項１ないし７に係る発明は、平成１７年９月３０日付けの手続補正書の特許請求の範囲に記載された事項により特定されるものであり、本願の請求項１ないし７に係る発明は、次のとおりのものである。
「【請求項１】　第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタ。
【請求項２】　請求項１において、前記第１導電型半導体基板の前記導電体層に対向する領域の周辺近傍に第１導電型の高濃度領域を有することを特徴とするＭＯＳ型キャパシタ。
【請求項３】　請求項１又は２において、前記導電体層は、前記第１導電型半導体基板と仕事関数の同じ材料あるいは同じ導電型の半導体で形成されていることを特徴とするＭＯＳ型キャパシタ。
【請求項４】　同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置において、前記可変容量キャパシタは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有すると共に該導電体層に近接して前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有すると共に前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有し、且つ当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するＭＯＳ型キャパシタからなる容量要素を有することを特徴とする半導体集積回路装置。
【請求項５】　請求項４において、前記ＭＯＳ型キャパシタは、前記第１導電型半導体基板の前記導電体層に対向する領域の周辺近傍に第１導電型の高濃度領域を有することを特徴とする半導体集積回路装置。
【請求項６】　請求項４又は５において、前記ＭＯＳ型キャパシタの前記導電体層は、前記第１導電型半導体基板と仕事関数の同じ材料あるいは同じ導電型の半導体で形成されていることを特徴とする半導体集積回路装置。
【請求項７】　請求項４〜６の何れかにおいて、前記ＭＯＳ型キャパシタは、ＭＯＳ集積回路あるいはＣＭＯＳ集積回路を作る工程で作られていることを特徴とする半導体集積回路装置。」
　
１　引用刊行物及び該引用刊行物記載の発明
刊行物１．特開昭５２−１４４９８２号公報
刊行物２．特開昭５３−６５８３号公報
刊行物３．特開平３−６８２０３号公報
刊行物４．特開平７−２７３５４７号公報
刊行物５．特開平８−１０２５２６号公報
　
　本願の優先権主張日前日本国内において頒布された刊行物１（特開昭５２−１４４９８２号公報）には、第１図〜第７図とともに、
「半導体装置」（発明の名称）に関して、
「（１）　第１の導電形を有する半導体基板の主面上に第２の導電形を有する第１の領域を形成し、上記第１の領域と上記半導体基板とに絶縁物を介して共通のゲート電極を設け、上記第１の領域と上記半導体基板とにそれぞれ他の電極を設けた半導体装置において、半導体基板のゲート　値電圧と異なる閾値電圧を有する第２の領域を第１の領域に隣接あるいは接止して設けたことを特徴とする半導体装置。
（２）第２の領域として第１の導電形を有し、半導体基板より不純物濃度の高い材料で構成したことを特徴とする特許請求の範囲第１項記載の半導体装置。」（特許請求の範囲第１項及び第２項）
「この種のもので従来からＭＯＳダイオードとして知られている半導体装置の構造を第１図に示す。第１図において（１０）はたとえばＰ型の半導体基板である。この半導体基板（１０）の表面にＮ型半導体領域（１１）をドレインとして形成し、Ｎ型半導体領域（１１）に一部重なるように半導体基板（１０）上に酸化膜を成長させゲート酸化膜とし、さらにその上にゲート金属（１３）を形成する。（１４）（１５）（１６）は各々基板（１０）、領域（１１）、ゲート金属（１３）から取り出した電極である。」（第１頁右下欄第５〜１４行）、
「ゲート金属（１３）、基板（１０）間の容量値Ｃ１６」（第２頁左上欄第１〜２行）、
「電極（１４）と電極（１５）を結線せずに電極（１４）を接地電位にして、電極（１５）に正電圧をパパラメータとして与え、電極（１６）と電極（１４）の間の容量を測定すると第３図のようになる。」（第２頁左上欄第７〜１０行）、
「第１図に示す半導体装置は第３図に示したように容量値が電圧によつて変化する可変容量素子であるが、その動作上から容量値最低のゲート電圧範囲が狭いという欠点、及びＶｔｈが半導体基板（１０）の比抵抗、ゲート酸化膜の寸法でほぼ決つてしまうという欠点がある。
　本発明は上記の欠点を解消するためなされたもので、半導体基板の閾値電圧Ｖｔｈと異なる閾値電圧Ｖｔｈ’＞Ｖｔｈを有する領域を部分的に形成するようにした半導体装置を提供するものである。
　以下第４図および第５図に示すこの発明の一実施例を用いてこの発明を詳細に説明する。第５図において、第１図のものと同様のものを同一符号で示している。（１７）は半導体基板（１０）と同電導型で比抵抗の小さい領域で、領域（１１）に接して設けられている。この領域（１７）は第５図に示されるようにゲート酸化膜（１２）及びゲート電極（１３）によつておおいつくされないようにする必要がある。第４図および第５図に示す例では示していないが、領域（１７）を領域（１１）に接せず、適当な距離、離して形成してもよいことはいうまでもない。本構造の領域（１７）の反転閾値電圧をＶｔｈ’（Ｖｔｈ’＞Ｖｔｈ）とし、電極（１４）を接地電位とし電極（１５）に正電圧をパラメータとして与え、電極（１６）、（１４）の間で容量を測定すると第６図のようになる。Ｖ１５＝０ボルトの場合についてみると、まずＶ１６＜Ｖｔｈの範囲では基板（１０）、領域（１７）の表面に正孔が蓄積するため容量値はゲート酸化膜の容量Ｃｏｘを呈する。Ｖ１６〜Ｖｔｈでは基板（１０）の表面が正孔の空乏状態からＮ型半導体に反転しかけるが領域（１７）の表面には反転しないので容量は減少する。Ｖｔｈ＜Ｖ１６＜Ｖｔｈ’では基板（１０）の表面は十分に反転しているが領域（１７）表面は反転しないため、領域（１１）から基板（１０）の表面のＮ型反転領域に電子の注入がなされず、容量は一定値をとる。Ｖ１６＞Ｖｔｈ’の範囲では領域（１７）表面がＮ型に反転し領域（１１）から電子が注入されるため、容量は再度Ｃｏｘになる。このとき、領域（１７）のオン抵抗が小さいため容量値の立上がりは急峻となる。また、容量値が再度Ｃｏｘになる電圧は、領域（１７）の閾値電圧で任意に変えることができる。電極（１５）に正電圧を印加するとゲート電圧Ｖ１６と容量Ｃ１６の特性は第６図で“Ｖ１５大”と示したようにシフトする。」（第２頁左上欄第１６行〜同頁左下欄第１８行）、
「本発明によれば容量値最低のゲート電圧範囲を広くすることができ、ゲート閾値電圧を任意に定めることが可能となる。」（第２頁右下欄第１８〜２０行）、
が、記載されている。
　ここで、「本構造の領域（１７）の反転閾値電圧をＶｔｈ’（Ｖｔｈ’＞Ｖｔｈ）とし、電極（１４）を接地電位とし電極（１５）に正電圧をパラメータとして与え、電極（１６）、（１４）の間で容量を測定すると第６図のようになる。」（第２頁右上欄第１６〜２０行）という記載と、第６図の記載から、ゲート金属（１３）から取り出した電極（１６）には、Ｖ１６という正の可変電圧を供給しており、電圧Ｖ１６の変化によりゲート金属（１３）と半導体基板（１０）間の容量値Ｃ１６が変化している。
　
　以上の記載から、刊行物１には、次の発明が、記載されている。
「Ｐ型の半導体基板からなる第１の導電形を有する半導体基板（１０）の主面上にＮ型半導体領域からなる第２の導電形を有する第１の領域（１１）を形成し、上記第１の領域（１１）と上記半導体基板（１０）とに絶縁物（１２）を介して共通のゲート電極を設け、上記第１の領域（１１）と上記半導体基板（１０）とにそれぞれ他の電極（１５）（１４）を設けた上記半導体装置において、上記半導体基板（１０）のゲート閾値電圧と異なる閾値電圧を有する上記半導体基板と同電導型で比抵抗の小さい領域からなる第１の導電形を有し上記半導体基板より不純物濃度の高い材料で構成した第２の領域（１７）を上記第１の領域に隣接あるいは接せず、適当な距離、離して設け、上記半導体基板に設けられた電極（１４）を接地電位とし、上記第１の領域に設けられた電極（１５）に正電圧をパラメータとして与え、ゲート電極から取り出した電極には、正の可変電圧Ｖ１６を供給しており、電圧Ｖ１６の変化によりゲート電極と半導体基板（１０）間の容量値Ｃ１６が変化する可変容量素子であることを特徴とするＭＯＳダイオード。」
　
　本願の優先権主張日前日本国内において頒布された刊行物２（特開昭５３−６５８３号公報）には、第１図〜第７図とともに、
「可変容量素子」（発明の名称）に関して、
「第１導電形を有する半導体基板主表面に、第２導電形を有する第１の領域と、前記第１導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域とを形成し、前記第１の領域の一部，第１導電形を有する複数領域，および前記半導体基板の一部の各表面上に絶縁膜を介して共通の電極を設け、さらに前記第１の領域および前記半導体基板にそれぞれ電極を設けたことを特徴とする可変容量素子。」（特許請求の範囲）
「従来からＭＯＳダイオードとして知られている可変容量素子の構造を第１図に示す。これは例えばｐ形の半導体基板１０の表面にｎ形半導体領域１１をドレインとして形成し、ｎ形半導体領域１１に一部重なるように半導体基板１０上に酸化膜を成長させゲート酸化膜１２とし、さらにゲート酸化膜１２上にゲート金属１３を形成したものである。１４，１５，１６は前記ｎ形半導体領域１１，ゲート酸化膜１２，ゲート金属１３から取り出した電極である。このＭＯＳダイオードにおいて、電極１４と１５を結線して接地電位を与え、電極１６の電位Ｖ１６を変化させて、電極１６と電極１４，１５間の容量を測定すると第２図のようになる。」（第１頁左下欄第１８行〜同頁右下欄第１１行）、
「ゲート・基板間の容量値Ｃ１６はゲート酸化膜１２の示す容量Ｃｏｘとなる。」（第１頁右下欄第１５〜１７行）、
「上記従来の可変容量素子は、容量値が電圧によって変化する素子であるが、その動作上から容量値最小のゲート電圧範囲が狭いという欠点があり、またゲートしきい値電圧Ｖｔｈが半導体基板１０の比抵抗，ゲート酸化膜１２の寸法でほゞ決まってしまう欠点を有している。
　この発明は、上記欠点を除去するためになされたもので、半導体基板のしきい値電圧と異なるしきい値電圧を有する領域を部分的に形成して、デスクリートに容量を変化することを可能にしたものである。以下この発明について説明する。
　第４図はこの発明の一実施例を示す概略図である。この図に示されるように、ｎ形半導体領域１１の最遠方に半導体基板１０と同じ導電形で比抵抗の小さい領域１８とこの領域１８に隣接しｎ形半導体領域１１側に比抵抗が半導体基板１０より小さく、領域１８よりも大きな領域１７を新たに追加する。この領域１７，１８は第４図に示されるものゝ他にｎ形半導体領域１１に接しない限りどの位置に配してもよい。領域１７，１８の反転しきい値電圧をＶｔｈ−１，Ｖｔｈ−２として、かつＶｔｈ＜Ｖｔｈ−１＜Ｖｔｈ−２とする。電極１４，１５を接地電位とし、電極１４と１６の間で容量を測定すると第５図のようになる。」（第２頁左上欄第１１行〜同頁右上欄第１５行）、
「一定の容量Ｃ１，Ｃ２を与える電圧は、半導体基板１０，領域１７のしきい値電圧で決まり、再度Ｃｏｘになる電圧は領域１８の閾値電圧で決まるため、しきい値電圧でＣ１，Ｃ２，Ｃｏｘを与える電圧を任意に変えることができる。」（第２頁左下欄第１４〜１９行）、
「この実施例の他に比抵抗の異なる３つ以上の領域を半導体基板１０表面に形成した場合には、３つ以上の異なった容量レベルを得ることができるのはいうまでもない。
また電極１５に正電圧を印加するとゲート電圧Ｖ１６と容量Ｃ１６の特性は第６図でＶ１５大と示したようにシフトする。」（第２頁右下欄第４〜１０行）、
「この発明は半導体基板上に不純物濃度の異なる複数の領域を設けたので、従来のものとくらべ一定のゲート電圧範囲が広くなり、また容量特性を印加電圧によって制御でき、容量値が複数個のレベルを有する可変容量素子が得られる利点がある。」（第３頁左上欄第７〜１２行）、
が、記載されている。
　ここで、「電極１５に正電圧を印加するとゲート電圧Ｖ１６と容量Ｃ１６の特性は第６図でＶ１５大と示したようにシフトする。」（第２頁右下欄第８〜１０行）という記載と、第６図の記載から、ゲート金属１３から取り出した電極１６には、Ｖ１６という正の可変電圧を供給しており、電圧Ｖ１６の変化によりゲート金属１３と半導体基板１０間の容量値Ｃ１６が変化している。
　
　以上の記載から、刊行物２には、次の発明が、記載されている。
「ｐ形の半導体基板１０からなる第１導電形を有する半導体基板主表面に、ｎ形半導体領域１１からなる第２導電形を有する第１の領域と、前記第１導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域１７，１８とを形成し、前記第１の領域の一部、第１導電形を有する複数領域、および前記半導体基板の一部の各表面上に絶縁膜１２を介して共通のゲート電極を設け、さらに前記第１の領域および前記半導体基板にそれぞれ電極１６，１４を設け、前記第１の領域の設けられた電極１５に正電圧を印加し、ゲート電極には、Ｖ１６という正の可変電圧を供給しており、電圧Ｖ１６の変化によりゲート電極と半導体基板１０間の容量値Ｃ１６が変化することを特徴とする可変容量素子。」
　
　本願の優先権主張日前日本国内において頒布された刊行物３（特開平３−６８２０３号公報）には、第１図〜第５図とともに、
「圧電振動子による電圧制御発振回路」（発明の名称）に関して、
「出力される発振周波数を可変する方法として、第５図に示すようなＶＣＯがある。第５図は、第４図のインバータ回路１２と圧電振動子１１の接続間で、インバータ回路１１の入力側にコンデンサＣ１３を介在させ、出力側に抵抗Ｒ１２を介在させたものである。また、第４図のコンデンサＣ１１を可変容量ダイオードＤ１１に置き替え、その入力段に抵抗Ｒ１３を介在させている。この場合、コンデンサＣ１３の容量は数千［ｐＦ］に設定されて直流分をカットし、一方、抵抗Ｒ１２はインバータ回路１２のゲインを調整するものである。また、可変容量ダイオードＤ１１は、その容量を変化させるもので可変コンデンサと同義である。そして、抵抗Ｒ１３は可変容量ダイオードＤ１１に電圧を印加するためのものである。従って、可変容量ダイオードＤ１１の容量を変化させることによって、発振周波数が変化するものである。」（第２頁右上欄第５行〜同頁左下欄第１行）、
「第２図は、本発明の一実施例を示した原理回路図である。
　第２図（Ａ）において、第１図におけるアンプ部２とインバータ回路５に置き替え、また、第１の容量可変部３を可変容量ダイオードＤ１に、第２の容量可変部４を可変容量ダイオードＤ２に置き替えたものである。すなわち、圧電振動子１のインバータ回路５の入力段側で可変容量ダイオードＤ１を介して接地（アノード接地）され、出力段側で可変容量ダイオードＤ２を介して接地（アノード接地）される。」（第３頁左上欄第１６行〜同頁右上欄第７行）、
「また、第２図（Ｂ）は、さらにインバータ回路５と可変容量ダイオードＤ１との接続点から圧電振動子１との間に可変容量ダイオードＤ３を介在させ（圧電振動子１側がアノード）、インバータ回路５と可変容量ダイオードＤ２との接続点から圧電振動子１の間に可変容量ダイオードＤ４を介在（圧電振動子１側がアノード）させたものである。」（第３頁右上欄第１３〜２０行）、
「次に、第２図（Ｂ）の原理回路図の一実施例の回路図を第３図に示す。・・・第１の容量可変部３は、入力端子７より抵抗Ｒ３，可変容量ダイオードＤ３を介してアノード側が圧電振動子１に接続される。抵抗Ｒ３と可変容量ダイオードＤ３の接続点には、前述のコンデンサＣ３が接続されると共に、可変容量ダイオードＤ１を介して接地（アノード接地）される。
　また、第２の容量可変部４は、圧電振動子１を抵抗Ｒ２の接続点より、コンデンサＣ２，可変容量ダイオードＤ４，抵抗Ｒ５を介して入力端子７に接続される。コンデンサＣ２と可変容量ダイオードＤ４の接続点は抵抗Ｒ６を介して接地される。また、可変容量ダイオードＤ４と抵抗Ｒ５の接続点は可変容量ダイオードＤ２を介して接地（アノード接地）されている。」（第３頁左下欄第４行〜同頁右下欄第７行）、
が、記載されている。
　
　本願の優先権主張日前日本国内において頒布された刊行物４（特開平７−２７３５４７号公報）には、第１図〜第６図とともに、
「電圧制御型のインバータ発振回路」（発明の名称）に関して、
「【請求項１】  帰還抵抗を有するインバータの入力側に直流阻止用コンデンサを接続した直列回路と、前記直列回路の入出力間に設けた発振子と、前記直列回路の入力側と基準電位間に設けた電圧可変容量素子と、前記直列回路の出力側と基準電位間に設けたコンデンサとからなる電圧制御型のインバータ発振回路。」（特許請求の範囲）、
「【０００３】
【従来技術】第５図はこの種の一従来例を説明するインバータ発振回路の回路図である。インバータ発振回路は、基本的には、インバータ増幅器１、発振子２及び電圧制御部３からなる。インバータ増幅器１は、インバータ４の入出力間に帰還抵抗５を有し、入出力側の基準電位との間に位相反転用のコンデンサ６、７を接続する。発振子２は水晶振動子としてインバータ４の入出力間に接続する。電圧制御部３は、インバータ４の入力側と基準電位との間に、直流素子用コンデンサ８及び電圧可変容量素子９を直列接続する。そして、その中点に抵抗１０を接続して入力端とする。通常では、第５図（ｂ）に示したように、電圧可変容量素子９が入力側のコンデンサ６を兼用する。そして、水晶振動子２を除く、インバータ増幅器１及び電圧制御部３の各素子は、１チツプ内にすべてＩＣ化される。
【０００４】このようなものでは、電圧制御部３の入力端に印加される電圧により、電圧可変容量素子９の容量値が変化する。したがって、水晶振動子２の負荷容量が変化するので、これに応答して発振周波数が変化する。このようなことから、例えば発振回路の周波数温度特性に応じて、負荷容量（制御電圧）を変化させることにより、温度補償を行うことができる。また、インバータ増幅器１及び電圧制御部３の各素子を集積化したＩＣと水晶振動子の２つの部品点数のみなので、簡便に製作できて小型化を容易にする。」、
「【０００９】
【実施例】第１図は本発明の一実施例を説明するインバータ発振回路の図である。なお、前従来例図と同一部分には同番号を付与してその説明は簡略する。インバータ発振回路は、前述同様に帰還抵抗、入出力側にコンデンサ（但し入力側は電圧可変容量素子）を有するインバータ増幅器と、水晶振動子と、直流阻止用のコンデンサ、電圧可変容量素子、抵抗を有する電圧制御部からなる。そして、この実施例では、インバータと直流阻止用のコンデンサからなる直列回路の端子間に水晶振動子を接続した構成とする。」、
「【００１１】
【他の事項】上記実施例では、電圧可変容量素子９を入力側のコンデンサに兼用した例を示したが、第３図に示したように、コンデンサ６を別個に設けた場合でも同様である。また、第４図に示したように、入出力の両側に電圧可変容量素子９（ａｂ）、直流阻止用のコンデンサ８（ａｂ）、抵抗１０（ａｂ）を設けて、負荷容量の変化幅を大きくするようにしてもよい。」、
が、記載されている。
　
　本願の優先権主張日前日本国内において頒布された刊行物５（特開平８−１０２５２６号公報）には、図１〜図５とともに、
「ＣＭＯＳ半導体装置」（発明の名称）に関して、
「【請求項１】  第１導電型の半導体基板の複数箇所に形成された第２導電型のウェルと、第１導電型の前記半導体基板に形成された第２導電型のＭＯＳトランジスタと、第２導電型の前記ウェルの少なくとも一つに前記ＭＯＳトランジスタの形成と同時に第２導電型の不純物を導入して形成されたキャパシタ領域と、前記キャパシタ領域の上部に絶縁層を介して設けられたゲート電極と、を有して前記キャパシタ領域と前記ゲート電極との間に形成された容量体を有するＣＭＯＳ半導体装置において、前記容量体は、前記ゲート電極の一部に開口部が設けられ、前記ゲート電極の周辺と前記開口部に表れた前記キャパシタ領域に第２導電型の不純物が導入され、前記ゲート電極の周辺および前記開口部の第２導電型の不純物領域が金属配線で接続されていることを特徴とするＣＭＯＳ半導体装置。」（特許請求の範囲）
「【００１１】
【発明の実施の形態】本発明に係るＣＭＯＳ型半導体装置の第１実施例を図面を参照して説明する。第１図（ａ）〜（ｆ）は、本発明の第１実施例に係るＭＯＳ型キャパシタを有するＣＭＯＳ型半導体装置の製造方法を説明するための各工程における断面図を示している。
【００１２】まず、同図（ａ）に示すように、例えばＰ型の半導体基板１１１を用意する。次に、同図（ｂ）に示すように、この半導体基板１１１の所定の２つの領域に例えばイオン注入法によりＮ型の不純物を導入して２つのＮウェル１１３、１１５を同時に形成する。このとき、これら以外の他の領域についてはレジストによってマスクされる。
【００１３】次に、同図（ｃ）に示すように、この半導体基板１１１の表面を選択的に酸化してフィールド酸化膜１１７を該表面に形成し、その半導体基板表面を複数のトランジスタ形成領域１１３、１１９とＭＯＳ型キャパシタ形成領域１１５に分離する。この場合にも、マスクは用いられる。次に、同図（ｄ）に示すように、絶縁層１２１、１３１、１３３、ゲート電極１２３、１３５、１３７を所定のマスクプロセスによって被着、形成する。さらに、このＮウェル領域１１３において半導体基板表面から例えばイオン注入法等によりマスクを使用して（他の領域１１５、１１９を覆い）Ｐ型不純物を導入し、ソース領域１２５、およびドレイン領域１２７を形成して、Ｐチャネル型ＦＥＴ（電界効果型トランジスタ）１２９を該領域１１３に形成するものである。
【００１４】更に、同図（ｅ）に示すように、半導体基板１１１の他の分離領域（ＭＯＳキャパシタ形成領域１１５およびＮＦＥＴ形成領域１１９）において、マスクを用いて（ＰＦＥＴ１２９を覆って）所定の部分にＮ型の不純物を自己整合的に高濃度に導入する。これにより、Ｐ型半導体基板１１１上の所定の領域１１９および１１５に、それぞれＮチャネル型ＦＥＴ１３９およびＭＯＳ容量１４１が形成されるものである。
【００１５】以上の結果、当該半導体基板１１１上にはＰチャネル型ＦＥＴ１２９、Ｎチャネル型ＦＥＴ１３９およびＭＯＳ型キャパシタ１４１が形成されるものである。なお、上記（ｄ）、（ｅ）に示す工程の順序は逆でも良い。次に、第２図（ａ）〜（ｆ）は、本発明の第２実施例に係るＣＭＯＳ半導体装置の製造方法を説明するための各工程における断面図を示している。この実施例は、Ｎ型の半導体基板２１１にＣＭＯＳおよびＭＯＳ型キャパシタを形成したものである。
【００１６】すなわち、第２図（ａ）において、Ｎ型の半導体基板２１１を用意する。次に、同図（ｂ）に示すように、マスクを用いて該半導体基板２１１の２つの領域にイオン注入法によりＰ型の不純物を導入してＰウェル２１３、２１５を形成する。次に、同図（ｃ）に示すように、フィールド酸化膜２１７を該半導体基板２１１の表面に形成して半導体基板表面を領域２１３、２１９、２１５に分離する。
【００１７】次に、同図（ｄ）に示すように、絶縁層２２１、２３１、２３３、ゲート電極２２３、２３５、２３７を被着、形成する。さらに、このＰウェル領域２１３において半導体基板表面からイオン注入法等によりＮ型不純物を導入してソース、ドレインを形成して、Ｎチャネル型ＦＥＴ（電界効果型トランジスタ）２２５を形成するものである。他の領域２１５、２１９はマスクしている。
【００１８】更に、同図（ｅ）に示すように、半導体基板２１１の他の分離領域においても、Ｐ型の不純物を導入する。これにより、Ｎ型半導体基板２１１上にＰチャネル型ＦＥＴ２２７およびＭＯＳ容量２２９が形成されるものである。」、
「【００２０】
【発明の効果】以上説明してきたように、本発明によれば、ウェル形成用のデプレッションマスクとキャパシタの反転層防止用のマスクとを兼用することができ、いずれかのデプレッションマスクが不必要となるため、そのマスク代を安くすることができる。また、そのデプレッション工程が減少するため、工程の減少による工程日程の削減が可能となっている。更に、デプレッション工程がなくなることによってウェファ単価、チップコストの低減が図れる。またこの構造の容量体により、半導体基板の多数キャリアが蓄積される状態で使用する為容量値がＭＡＸの状態で使用できるとともに、容量体の内部抵抗を減らせることができ、その結果、交流信号を取り扱う回路にあっては安定な容量値が得られる。」、
が、記載されている。
　
２　対比・判断
２−１　本願の請求項１に係る発明について
　本願の請求項１に係る発明（以下、「本願発明１」という。）と刊行物１に記載された発明（以下、「刊行物１発明」という。）とを対比する。
　刊行物１発明の「Ｐ型の半導体基板からなる第１の導電形を有する半導体基板（１０）」と「半導体基板（１０）に他の電極（１４）を設けた」こととは、本願発明１の「第１の電極となる第１導電型半導体基板」に相当し、刊行物１発明の「Ｎ型半導体領域からなる第２の導電形を有する第１の領域（１１）」、「絶縁物（１２）」、「共通のゲート電極」、「上記半導体基板に設けられた電極（１４）を接地電位とし、上記第１の領域に設けられた電極（１５）に正電圧をパラメータとして与え」ること、「ゲート電極から取り出した電極には、正の可変電圧Ｖ１６を供給しており、電圧Ｖ１６の変化によりゲート電極と半導体基板（１０）間の容量値Ｃ１６が変化すること」は、それぞれ、本願発明１の「前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有する」こと、「容量絶縁膜」、「第２の電極となる導電体層」、「前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態と」すること、「前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させること」に相当する。
　また、刊行物１発明の「可変容量素子である」「ＭＯＳダイオード」は、本願発明１の「ＭＯＳ型キャパシタ」に相当する。
　そうすると、本願発明１と刊行物１発明とは、「第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタ。」の点で一致し、以下の点で相違している。
相違点１
　本願発明１は、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」するとの構成を備えているのに対して、刊行物１発明は、「上記半導体基板（１０）のゲート閾値電圧と異なる閾値電圧を有する上記半導体基板と同電導型で比抵抗の小さい領域からなる第１の導電形を有し上記半導体基板より不純物濃度の高い材料で構成した第２の領域（１７）を上記第１の領域に隣接あるいは接せず、適当な距離、離して設け」たとの構成を備えているものである点。
　そこで、上記相違点１について検討する。
［相違点１について］
ａ．刊行物２には、「ｐ形の半導体基板１０からなる第１導電形を有する半導体基板主表面に、ｎ形半導体領域１１からなる第２導電形を有する第１の領域と、前記第１導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域１７，１８とを形成し、前記第１の領域の一部、第１導電形を有する複数領域、および前記半導体基板の一部の各表面上に絶縁膜１２を介して共通のゲート電極を設け、さらに前記第１の領域および前記半導体基板にそれぞれ電極１６，１４を設け、前記第１の領域の設けられた電極１５に正電圧を印加し、ゲート電極には、Ｖ１６という正の可変電圧を供給しており、電圧Ｖ１６の変化によりゲート電極と半導体基板１０間の容量値Ｃ１６が変化することを特徴とする可変容量素子。」（以下、「刊行物２発明」という。）が、記載されている。
　そして、刊行物２発明の「ｐ形の半導体基板１０からなる第１導電形を有する半導体基板」と「前記半導体基板に電極１４を設け」ることとは、本願発明１の「第１の電極となる第１導電型半導体基板」に相当し、刊行物２発明の「ｎ形半導体領域１１からなる第２導電形を有する第１の領域」、「絶縁膜１２」、「共通のゲート電極」、「前記第１の領域の設けられた電極１５に正電圧を印加」すること、「ゲート電極には、Ｖ１６という正の可変電圧を供給しており、電圧Ｖ１６の変化によりゲート電極と半導体基板１０間の容量値Ｃ１６が変化すること」は、それぞれ、本願発明１の「前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有する」こと、「容量絶縁膜」、「第２の電極となる導電体層」、「前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態と」すること、「前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させること」に相当する。
　また、刊行物２発明の「可変容量素子」は、「ＭＯＳダイオード」からなるので、本願発明１の「ＭＯＳ型キャパシタ」に相当する。
　そうすると、本願発明１と刊行物２発明とは、「第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有し、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に第２導電型不純物領域を有し、且つ前記第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させることを特徴とするＭＯＳ型キャパシタ。」の点で一致しており、この一致点は、本願発明１と刊行物１発明との一致点と同じであるが、本願発明１は、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」するとの構成を備えているのに対して、刊行物２発明は、「前記第１導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域１７，１８とを形成し、前記第１の領域の一部、第１導電形を有する複数領域、および前記半導体基板の一部の各表面上に絶縁膜１２を介して共通のゲート電極を設け」たとの構成を備えているものである点で相違している。
　すなわち、刊行物２発明は、上記相違点１に係る、本願発明１の「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」するとの構成を備えていない。
ｂ．また、刊行物３には、「可変容量ダイオード」を有する「圧電振動子による電圧制御発振回路」（発明の名称）が記載され、刊行物４には、「電圧可変容量素子」を有する「電圧制御型のインバータ発振回路」（発明の名称）が記載されているが、刊行物３に記載された発明の「可変容量ダイオード」と、刊行物４に記載された発明の「電圧可変容量素子」は、いずれも、具体的な構成が示されていないので、刊行物３に記載された発明と刊行物４に記載された発明は、いずれも、本願発明１の「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」するとの構成を備えていない。
ｃ．また、刊行物５に記載された発明も、本願発明１の「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」するとの構成を備えていない。
ｄ．そして、刊行物１発明は、上記相違点１に係る、「上記半導体基板（１０）のゲート閾値電圧と異なる閾値電圧を有する上記半導体基板と同電導型で比抵抗の小さい領域からなる第１の導電形を有し上記半導体基板より不純物濃度の高い材料で構成した第２の領域（１７）を上記第１の領域に隣接あるいは接せず、適当な距離、離して設け」たとの構成を備えることにより、「容量値最低のゲート電圧範囲を広くすることができ、ゲート閾値電圧を任意に定めることが可能となる。」（第２頁右下欄第１８〜２０行）という作用効果を奏するものであり、また、刊行物２発明は、「前記第１導電形を有し前記半導体基板より高い不純物濃度でかつ不純物濃度の異なる複数の領域１７，１８とを形成し、前記第１の領域の一部、第１導電形を有する複数領域、および前記半導体基板の一部の各表面上に絶縁膜１２を介して共通のゲート電極を設け」たとの構成を備えることにより、「一定のゲート電圧範囲が広くなり、また容量特性を印加電圧によって制御でき、容量値が複数個のレベルを有する可変容量素子が得られる」（第３頁左上欄第９〜１２行）」という作用効果を奏するものである。
　これに対して、本願発明１は、上記相違点１に係る、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」するとの構成を備えることにより、刊行物１ないし５に記載された発明にはない、ゲート電極が０Ｖ以下での空乏層の厚みを薄く抑えることができ、制御電圧０Ｖの時の容量Ｃｉ６５を大きくすることができるという明細書記載の顕著な作用効果を奏するものである。
　
　したがって、本願の請求項１に係る発明は、刊行物１又は２に記載された発明ではなく、また、刊行物１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものでもない。
　
２−２　本願の請求項２、３に係る発明について
　本願の請求項２、３に係る発明は、本願発明１を引用した発明であるので、上記「２−１　本願の請求項１に係る発明について」における検討結果と同様に、刊行物１又は２に記載された発明ではなく、また、刊行物１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものでもない。
　
２−３　本願の請求項４に係る発明について
　本願の請求項４に係る発明（以下、「本願発明４」という。）と刊行物１発明とを対比する。
　刊行物１発明の「Ｐ型の半導体基板からなる第１の導電形を有する半導体基板（１０）」と「半導体基板（１０）に他の電極（１４）を設けた」こととは、本願発明４の「第１の電極となる第１導電型半導体基板」に相当し、刊行物１発明の「Ｎ型半導体領域からなる第２の導電形を有する第１の領域（１１）」、「絶縁物（１２）」、「共通のゲート電極」、「上記半導体基板に設けられた電極（１４）を接地電位とし、上記第１の領域に設けられた電極（１５）に正電圧をパラメータとして与え」ること、「ゲート電極から取り出した電極には、正の可変電圧Ｖ１６を供給しており、電圧Ｖ１６の変化によりゲート電極と半導体基板（１０）間の容量値Ｃ１６が変化すること」は、それぞれ、本願発明４の「前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有する」こと、「容量絶縁膜」、「第２の電極となる導電体層」、「当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態と」すること、「前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる」ことに相当する。
　また、刊行物１発明の「可変容量素子である」「ＭＯＳダイオード」は、本願発明４の「ＭＯＳ型キャパシタ」に相当する。
　そうすると、本願発明４と刊行物１発明とは、
「可変容量キャパシタは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して第２の電極となる導電体層を有すると共に該導電体層に近接して前記第１導電型半導体基板表面近傍に第２導電型不純物領域を有し、且つ当該第２導電型不純物領域に前記第１導電型半導体基板及び前記第２導電型不純物領域からなるダイオードの逆方向電圧となる直流電圧を印加した状態とし、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板及び前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させる構造を有するＭＯＳ型キャパシタ。」の点で一致し、以下の点で相違している。
相違点２
　本願発明４は、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」するとの構成を備えているのに対して、刊行物１発明は、「上記半導体基板（１０）のゲート閾値電圧と異なる閾値電圧を有する上記半導体基板と同電導型で比抵抗の小さい領域からなる第１の導電形を有し上記半導体基板より不純物濃度の高い材料で構成した第２の領域（１７）を上記第１の領域に隣接あるいは接せず、適当な距離、離して設け」たとの構成を備えているものである点。
相違点３
　本願発明４は、「同一の半導体基板上に、発振用増幅器及び制御電圧により容量値を可変できる可変容量キャパシタを少なくともその構成要素とする電圧制御発振回路を搭載した半導体集積回路装置」であるのに対して、刊行物１発明は、本願発明４のような半導体集積回路装置ではない点。
　そこで、上記相違点２、３について検討する。
［相違点２について］
　相違点２は、上記「２−１　本願の請求項１に係る発明について」における相違点１と同じ内容であるので、上記「２−１　本願の請求項１に係る発明について」の［相違点１について］のａ．〜ｃ．と同じ検討結果になる。
　したがって、本願発明４は、刊行物１ないし５に記載された発明にはない、「前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に第１導電型の高濃度層を有」するとの構成を備えるものであり、この構成により、刊行物１ないし５に記載された発明にはない、ゲート電極が０Ｖ以下での空乏層の厚みを薄く抑えることができ、制御電圧０Ｖの時の容量Ｃｉ６５を大きくすることができるという明細書記載の顕著な作用効果を奏するものである。
　
　よって、相違点３についての検討をするまでもなく、本願の請求項４に係る発明は、刊行物１又は２に記載された発明ではなく、また、刊行物１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものでもない。
　
２−４　本願の請求項５ないし７に係る発明について
　本願の請求項５ないし７に係る発明は、本願発明４を引用した発明であるので、上記「２−３　本願の請求項４に係る発明について」における検討結果と同様に、刊行物１又は２に記載された発明ではなく、また、刊行物１ないし５に記載された発明に基づいて当業者が容易に発明をすることができたものでもない。
　
　
第４　むすび
　以上のとおり、本願の請求項１ないし７に係る発明は、特許法第２９条第１項第３号に規定する発明に該当せず、また、同法第２９条第２項の規定により特許を受けることができないものでもない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。