【事件の表示】
　特願２００１−２７７４６６「コンピュータシステムおよびスイッチコネクタ」拒絶査定不服審判事件〔平成１５年　３月２０日出願公開、特開２００３−　８５１２２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は平成１３年９月１３日の出願であって、平成１７年６月１６日付けで拒絶査定がなされ、これに対して平成１７年７月２１日に拒絶査定に対する審判が請求されるとともに、同年８月１９日付けで手続補正がなされたものである。
　
２．平成１７年８月１９日付け手続補正について
［補正却下の決定の結論］
　平成１７年８月１９日付け手続補正（以下「本件補正」という。）を却下する。
［理由］
　補正後の本願発明
　本件補正により、特許請求の範囲の請求項５は次のとおり補正された。
「メモリバス、メモリモジュールを装着するためのメモリスロットおよび電気的負荷が備えられているコンピュータシステムにおいて前記メモリバスの信号線の接続を切替えるスイッチコネクタであって、前記メモリスロットにメモリモジュールが装着されているときには前記メモリバスの信号線に前記メモリモジュールのモジュール端子を一端が前記メモリスロットの筐体に固定された片持ちバネを介して接続し、前記メモリスロットにメモリモジュールが装着されていないときにはＲＡＳ／ＣＡＳ／ＷＥ信号線が接続された端子のみ、あるいは、ＲＡＳ／ＣＡＳ／ＷＥ信号線及びメモリアドレスバスの信号線が接続された端子のみ前記メモリバスの信号線に前記電気的負荷を前記片持ちバネを介して接続するスイッチコネクタ。」
　
　上記補正は、請求項５に記載した発明を特定するために必要な事項である「前記メモリスロットにメモリモジュールが装着されていないときには前記メモリバスの信号線に前記電気的負荷を前記片持ちバネを介して接続する」を「前記メモリスロットにメモリモジュールが装着されていないときにはＲＡＳ／ＣＡＳ／ＷＥ信号線が接続された端子のみ、あるいは、ＲＡＳ／ＣＡＳ／ＷＥ信号線及びメモリアドレスバスの信号線が接続された端子のみ前記メモリバスの信号線に前記電気的負荷を前記片持ちバネを介して接続する」と限定するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項５に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（１）引用刊行物
　原査定の拒絶の理由（平成１７年３月２４日付け）に引用された、本願の出願日前に頒布された刊行物「特開平６−１６１６２１号公報」（以下「引用刊行物１」という。）には、図面とともに以下の記載がある。
「【０００１】
【産業上の利用分野】本発明は、複数の制御ユニット間のデータ転送方式に関し、特に複数のメモリパッケージを使用し、かつメモリパッケージの実装枚数が異なる装置において、メモリパッケージと制御部との間におけるデータ転送の高速化が可能とされるデータ伝送方式に適用して有効な技術に関する。」（第２頁右欄）
　
「【００１８】これは、メモリパッケージから連続してデータを読み出す場合、１回の読み出しに必要な時間が長くなり、制御部とメモリパッケージ間の高速データ転送を行う上で大きな問題となる。
【００１９】その上、制御部と各メモリスロットを共通に接続する場合は、さらに別の問題がある。すなわち、制御部からメモリパッケージへの制御信号、またはメモリパッケージから制御部へのデータ信号の信号波形は駆動回路の特性インピーダンスおよび駆動回路の負荷の特性インピーダンスで決まる。
【００２０】よって、メモリパッケージの実装枚数が変わると駆動回路の負荷の特性インピーダンスが変わり、その信号波形が変化することとなる。従って、制御部とメモリパッケージ間の高速データ転送を行うには制御信号および読み出しデータ信号の信号波形を最適にする必要がある。」（第３頁右欄）
　
「【００４３】
【実施例１】図１は本発明の一実施例であるダミーパッケージを用いたデータ伝送方式を示す機能ブロック図である。
【００４４】まず、図１により本実施例のダミーパッケージを用いたデータ伝送方式の構成を説明する。
【００４５】本実施例のデータ伝送方式は、たとえば説明を簡単にするためにメモリパッケージからの読み出しに必要な機能のみを示し、その上実装するメモリパッケージを１枚とし、データ伝送路によりメモリパッケージと制御部間のデータ転送を行うデータ伝送方式とされ、制御部１、メモリパッケージ２および複数のダミーパッケージ（インピーダンス制御手段）３（３Ａ〜３Ｍ）から構成され、メモリパッケージ２およびダミーパッケージ３Ａ〜３Ｍは複数のメモリスロット４Ａ〜４Ｎにそれぞれ実装され、さらに制御部１とメモリスロット４Ａ〜４Ｎは、制御信号接続線５およびデータ信号接続線６を通じて共通に接続されている。
【００４６】制御部１には、制御信号を出力する制御信号駆動回路１１と、読み出しデータ受取り回路１２と、読み出しデータを受取るタイミングを示す読み出しデータ受取りタイミング信号１３と、制御信号および読み出しデータ受取りタイミング信号１３を生成するタイミング生成回路１４が備えられている。
【００４７】メモリパッケージ２には、装置として必要なデータ幅を満足する複数のメモリＩＣ２１と、制御部１からの制御信号をメモリＩＣ２１に供給するメモリパッケージ内駆動回路２２が備えられ、このメモリパッケージ２は１枚だけメモリスロット４Ｎに実装されている。
【００４８】また、このメモリＩＣ２１は、制御部１からの制御信号により動作を開始し、記憶しているデータを読み出した後にこれを出力し、かつ制御信号が切断されるとデータ出力を停止して出力状態を開放するようになっている。
【００４９】ダミーパッケージ３Ａ〜３Ｍは、同じ回路構成のものであり、それぞれにメモリパッケージ内駆動回路２２と同じ入力インピーダンスを有するコンデンサ３１Ａ〜３１Ｍと、メモリＩＣ２１がデータ出力を停止して出力状態を開放にしている時と同じ入力インピーダンスを有するコンデンサ３２Ａ〜３２Ｍが備えられ、このダミーパッケージ３Ａ〜３Ｍはメモリパッケージ２が実装されていないメモリスロット４Ａ〜４Ｍに実装されている。」（第５頁左欄〜右欄）
　
「【００５７】しかし、本実施例では、メモリパッケージ２を実装していないメモリスロット４Ａ〜４Ｍにはダミーパッケージ３Ａ〜３Ｍを実装しており、かつダミーパッケージ３Ａ〜３Ｍの入力インピーダンスがメモリパッケージ２と同じであることから、実装しているメモリパッケージ２の枚数に関わらず、制御信号駆動回路１１の負荷およびメモリＩＣ２１の負荷を一定とすることができる。
【００５８】これにより、制御信号駆動回路１１の負荷およびメモリＩＣ２１の負荷が常に一定となることで、制御部１とメモリパッケージ２との間の信号伝搬遅延時間Ａも一定になり、よって制御信号のタイミングを最適化でき、制御信号の信号幅を最短にして制御部１とメモリパッケージ２との間のデータ転送を高速に行うことができる。
【００５９】また、各メモリスロット４Ａ〜４Ｎには、メモリパッケージ２またはメモリパッケージ２と同じ特性インピーダンスを持ったダミーパッケージ３Ａ〜３Ｍを実装しているので、メモリパッケージ２の実装枚数に関わらずに負荷分布も含めて常に一定であり、信号波形の最適化を容易に行うことができる。
【００６０】従って、本実施例のデータ伝送方式によれば、メモリパッケージ２が実装されていないメモリスロット４Ａ〜４Ｍに、コンデンサ３１Ａ〜３１Ｍおよびコンデンサ３２Ａ〜３２Ｍによるダミーパッケージ３Ａ〜３Ｍが実装されることにより、信号波形を最適化でき、かつ制御部１とメモリパッケージ２の間の高速なデータ伝送が可能となる。」（第６頁左欄）
　
「【００９４】(3).インピーダンス制御手段として、メモリスロットに実装可能で、メモリパッケージと同じ特性インピーダンスを持つダミーパッケージを設け、このダミーパッケージをメモリパッケージの未実装スロットに実装することにより、前記(2)と同様に制御部およびメモリパッケージから見たデータ伝送路の特性インピーダンスを一定にすることができるので、制御部とメモリパッケージ間におけるデータ伝送の高速化が可能となる。
【００９５】(4).インピーダンス制御手段として、制御部、メモリスロットに実装可能なダミーパッケージまたはメモリパッケージ内に特性インピーダンスを可変できるダミー負荷を設け、このダミー負荷を制御してその特性インピーダンスを設定することにより、前記(2) と同様に制御部とメモリパッケージ間のデータ伝送を高速に行うことができ、かつ必要な枚数のメモリパッケージの追加実装が容易に可能となる。
【００９６】(5).前記(1) 〜(4) により、実装するメモリパッケージの枚数に関わらず、制御部およびメモリパッケージから見た特性インピーダンスを常に一定にできるので、信号波形の最適化、信号伝搬遅延時間の一定によってデータ伝送の高速化が可能とされ、特に高速読み出しモードを備えたメモリＩＣを用いるデータ伝送に良好なデータ伝送方式を得ることができる。」（第８頁右欄）
　
　図１によれば、制御信号接続線５、データ信号接続線６のそれぞれにダミーパッケージ３Ａ〜３Ｍにそれぞれに設けられたコンデンサ３１Ａ〜３１Ｍ、コンデンサ３２Ａ〜３２Ｍが接続されている。
　
　これら引用刊行物１の記載から、引用刊行物１には以下の発明（以下、「引用発明１」という。）が記載されているものと認められる。
「メモリパッケージと制御部との間のデータ伝送方式に関し、
　複数のメモリスロットを有し、メモリスロットにはメモリパッケージが装着され、メモリパッケージが装着されないメモリスロットにはダミーパッケージが装着され、
　制御部と各メモリスロットは制御信号接続線及びデ−タ信号接続線を通じて共通に接続され、
　メモリパッケージには複数のメモリＩＣが設けられ、
　ダミーパッケージにはメモリパッケージと同じ静電容量を有するコンデンサが設けられてダミーパッケージがメモリスロットに装着されると制御信号接続線及びデータ信号接続線のそれぞれにコンデンサが接続される、
　データ伝送方式。」
　
　同じく、原査定の拒絶の理由（平成１７年３月２４日付け）に引用された、本願の出願日前に頒布された刊行物「特開平１１−２７２３７３号公報」（以下「引用刊行物２」という。）には、図面とともに以下の記載がある。
「【０００１】
【発明の属する技術分野】本発明は高速信号伝達を行うバスを備える情報処理装置及びそのコネクタに関し、特に終端抵抗を内蔵した複数のＣＰＵカートリッジを接続するシステムバスを有する情報処理装置及びそのコネクタに適用して有効な技術に関するものである。」（第２頁左欄）
　
「【０００４】前記低振幅インタフェースを用いた伝送線路の様に高速信号伝達を行うバス上に複数のモジュールを接続する場合には、バス端点での反射といったインピーダンスの不整合による波形歪みを緩和する為に、バスを伝送線路のインピーダンスで終端するいわゆる整合終端が必要になる。」（第２頁右欄）
　
「【００２４】図７ではデュアルプロセッサの構成例としてＣＰＵカートリッジ７１０及びＣＰＵカートリッジ７２０を２個接続する場合を示したが、仮にシングルプロセッサ構成で使用することを考えると、前述の構成のシステムにて例えばＣＰＵカートリッジ７２０が装着されていないときには、ＣＰＵコネクタ７３２には終端抵抗７２２が実装された終端ボードを実装する必要がある（以下、終端用の抵抗が実装されているボードを終端ボードと呼ぶ）。」（第３頁右欄）
　
「【００２５】
【発明が解決しようとする課題】従来の情報処理装置において図７に示した様な複数のＣＰＵカートリッジを搭載可能なシステムをシングルプロセッサ構成で使用する場合、整合終端により波形歪みを抑える為に終端ボードを用いてシステムバスを終端する必要がある。ところがＰＣのエンドユーザーは、システムバスに終端ボードが必要であるという専門的知識を有しない為、エンドユーザーが終端ボードを装着し忘れることが考えられる。
【００２６】この様に図７に示した様な複数のＣＰＵカートリッジを搭載可能な情報処理装置では、終端ボードを実装せずに電源を投入することによりシステムが不安定動作をする為、データ破損や故障が発生するという問題がある。
【００２７】また従来の情報処理装置において終端ボードを使用する場合は、ＣＰＵコネクタへの終端ボードの挿抜を繰り返すことにより、ＣＰＵコネクタのコネクタピン及び終端ボードのカードエッジ（接触子）の劣化が起こるという問題もある。
【００２８】更に従来の情報処理装置において終端ボードを使用する場合は、エンドユーザーが終端ボードを挿入する際に中途半端な挿入や逆向き挿入或いはシステム通電中の挿入といった誤った操作が予想され、エラー、事故及び故障が発生するという問題がある。
【００２９】また前記の特開平７−１１４４３３号公報に記載されている方式では、負荷数によるインピーダンス変動を補正する為に終端抵抗の値を調整することは記載されているものの、バス端点の終端抵抗が実装された負荷パッケージを外して使用する状況は考慮しておらず、上記に示す様なエンドユーザーの不慮の操作によるシステムの誤動作を防ぐことができない。」（第３頁右欄）
　
「【００３０】本発明の目的は上記問題を解決し、終端手段を内蔵する複数のカートリッジの内の特定のカートリッジを未実装にしてシステムを動作させる場合に終端ボードの実装を行うことなくシステムバスでの波形歪を緩和することが可能な技術を提供することにある。
【００３１】本発明の他の目的はシステムバスでの波形歪をできるだけ抑えることが可能な技術を提供することにある。」（第３頁右欄〜第４頁左欄）
　
「【００７５】（実施形態２）以下に終端抵抗を内蔵したＣＰＵカートリッジの有無に応じてＣＰＵコネクタ内の終端抵抗の接続を切り替える実施形態２の情報処理装置について説明する。
【００７６】図２は本実施形態のコネクタの概略構成を示す図である。ＣＰＵコネクタ３３はシステムバス１００を終端する為の終端抵抗５００を内蔵し、ＣＰＵカートリッジ１ｂをシステムボード２に接続するコネクタである。接続端子７２はシステムボード２とＣＰＵコネクタ３３とを接続する端子の１つで、終端電圧電源３０４を接続し、終端抵抗５００に終端電圧電源３０４の電圧を供給する端子である。
【００７７】接続端子８１ａはシステムボード２とＣＰＵコネクタ３３とを接続する端子の１つで、終端抵抗５００とシステムバス１００との接続またはＣＰＵカートリッジ１ｂの基板とシステムバス１００との接続を行う端子である。
【００７８】終端電圧電源３０４はＣＰＵコネクタ３３の終端抵抗５００に電圧を供給する電源である。終端抵抗５００はＣＰＵカートリッジ１ｂがＣＰＵコネクタ３３に装着されていないときにシステムバス１００での波形歪みを緩和する為にＣＰＵコネクタ３３の側面或いは内部に実装された終端手段である。
【００７９】本実施形態の情報処理装置では、ＣＰＵコネクタ３３の機械的な構造を利用してＣＰＵカートリッジ１ｂが未実装の際に自動的にシステムバス１００を終端する構成を表している。
【００８０】図２に示す様に本実施形態の情報処理装置によるＣＰＵコネクタ３３は、ＣＰＵカートリッジ１ｂの挿入により機械的な機構を用いてバス線路を切り替える機能を持ち、またコネクタ内部に終端抵抗５００を内蔵し、この終端抵抗５００に終端電圧電源３０４を供給する構成となっている。」（第６頁右欄〜第７頁左欄）
　
「【００８１】図３は本実施形態のＣＰＵコネクタ３３の外観を示す図である。図４は本実施形態のＣＰＵカートリッジ１ｂ未実装時のＣＰＵコネクタ３３のＡ−Ａ断面を示す図である。接続端子７１はシステムバス１００に接続する接続端子８１ａと終端抵抗５００とを接続する端子である。接続端子８１ｂはＣＰＵカートリッジ１ｂの終端を必要としない信号を接続する端子である。接触部分８２ａ及び８２ｂはＣＰＵカートリッジ１ｂがＣＰＵコネクタ３３に実装されたときにＣＰＵカートリッジ１ｂの基板が接触する部分である。
【００８２】スイッチ接触部８３はＣＰＵカートリッジ１ｂがＣＰＵコネクタ３３に実装されていないときに接続端子８１ａが接続端子７１に接触する部分である。外枠５０１はＣＰＵコネクタ３３の外側の枠である。
【００８３】図５は本実施形態のＣＰＵカートリッジ１ｂ実装時のＣＰＵコネクタ３３のＡ−Ａ断面を示す図である。ＣＰＵカートリッジ基板９１はＣＰＵコネクタ３３内に挿入されるＣＰＵカートリッジ１ｂ上の基板である。ＣＰＵカートリッジ信号エッジ９２ａ及び９２ｂはＣＰＵカートリッジ基板９１上に露出している信号端子である。
【００８４】図４及び図５は図３に示したＣＰＵコネクタ３３のＡ−Ａ断面を示した図であり、図４はＣＰＵカートリッジ１ｂが未実装の状態、図５はＣＰＵカートリッジ１ｂが実装された状態を示している。
【００８５】本実施形態の情報処理装置において、接続端子８１ａ、接触部分８２ａ及びスイッチ接触部８３は、ＣＰＵカートリッジ１ｂのＣＰＵカートリッジ基板９１の挿入により可動するばね構造を持った導電性の物質である。
【００８６】次に図５を用いてＣＰＵカートリッジ１ｂをＣＰＵコネクタ３３に実装した際の動作を説明する。ＣＰＵカートリッジ１ｂをＣＰＵコネクタ３３へ挿入することにより、ＣＰＵカートリッジ基板９１がばね特性を持つ接触部分８２ａを断面図中央から外側に向かって押し出し、図５に示される様に接続端子７１と接続端子８１ａのスイッチ接触部８３との接続が切り離される。
【００８７】すなわち本実施形態の情報処理装置では図１におけるＣＰＵ有無検出回路４の機能は接触部分８２ａ、切り替えスイッチ５はスイッチ接触部８３及び接続端子７１に相当している。従って接触部分８２ａは、ＣＰＵカートリッジ１ｂのＣＰＵコネクタ３３への物理的な接触によりＣＰＵカートリッジ１ｂがＣＰＵコネクタ３３に装着されているかどうかを検出する検出手段に、またスイッチ接触部８３及び接続端子７１は、接触部分８２ａによりＣＰＵカートリッジ１ｂがＣＰＵコネクタ３３に装着されていることを検出したときに終端抵抗５００を切り離す切り替え手段に相当している。
【００８８】接続端子７１と接続端子８１ａとの接続が切り離されると、ＣＰＵコネクタ３３内の終端抵抗５００は使用されず、ＣＰＵカートリッジ１ａ上の終端抵抗２１及びＣＰＵカートリッジ１ｂ上の終端抵抗２２により、システムバス１００の両端を２点で終端する構成になる。
【００８９】一方、ＣＰＵカートリッジ１ｂを抜くことにより、接触部分８２ａは接続端子８１ａの部分を軸として金属のばね特性により移動し、図４に示す様にスイッチ接触部８３と接続端子７１が接触する。この為、接触部分８２ａと接続端子７１間が導通状態となり、電気的に終端抵抗５００の一端がシステムバス１００に接続された状態となる。これによってＣＰＵカートリッジ１ｂが無い状態においても、終端抵抗５００によってシステムバス１００が終端される。」（第７頁左欄〜右欄）
　
「【００９３】また本実施形態の情報処理装置ではＣＰＵカートリッジ１ａ及び１ｂをシステムバス１００に接続する場合について説明したが、システムバス１００に接続されるカートリッジとしては終端を必要とする回路を有するものならば種類を問わない。
【００９４】以上説明した様に本実施形態の情報処理装置によれば、終端手段を内蔵するカートリッジがシステムバスに接続されているかどうかを検出してシステムバスに予め接続されている終端手段の切り替えを行うので、終端手段を内蔵する複数のカートリッジの内の特定のカートリッジを未実装にしてシステムを動作させる場合に終端ボードの実装を行うことなくシステムバスでの波形歪を緩和することが可能である。
【００９５】また本実施形態の情報処理装置によれば、終端手段を内蔵する特定のカートリッジの未実装時にシステムバスに近接するコネクタ内の終端手段を用いてシステムバスでの波形歪を緩和するので、システムバスでの波形歪をできるだけ抑えることが可能である。」（第７頁右欄〜第８頁左欄）
　
　上記引用刊行物２には、システムバスがＣＰＵコネクタの各端子を介してＣＰＵコネクタに装着されたＣＰＵカートリッジに接続されることが記載されいるが、システムバスの信号線については明確に記載されていない。しかしながら、システムバスが複数の信号線を有していることは当然のことであって、引用刊行物２のシステムバスの各信号線がＣＰＵコネクタの各端子を介してＣＰＵコネクタに装着されたＣＰＵカートリッジに接続されているということができる。
　
　図４、図５によれば、上記段落【００８１】、【００８５】に記載されたばね構造を持った導電性の接続端子８１ａ、接触部分８２ａ、スイッチ接触部８３は一体に構成されており、ＣＰＵコネクタ３３の下部（外枠５０１）に固定されて片持ちに支持されている。
　また、上記【００８１】の記載、及び図３、図４によれば、「ＣＰＵコネクタ３３」はＣＰＵカートリッジが実装される「スロット」を有しているということができる。
　
　これら引用刊行物２の記載から、引用刊行物２には以下の発明（以下、「引用発明２」という。）が記載されているものと認められる。
「情報処理装置のシステムバスにＣＰＵカートリッジを接続する、終端抵抗を内蔵したＣＰＵコネクタであって、
　ＣＰＵコネクタのスロットにＣＰＵカートリッジが装着されているときには、ＣＰＵバスにＣＰＵカートリッジの端子の一端がＣＰＵコネクタの外枠に固定された片持ちばねを介して接続し、ＣＰＵコネクタにＣＰＵカートリッジが装着されていないときには、終端を必要としない信号を接続する端子を除いて、システムバスの信号線が終端抵抗に接続される、ＣＰＵコネクタ。」
　
（２）対比
　本願補正発明と引用発明１を対比すると、
　引用発明１の「メモリパッケージ」、及び「コンデンサ」は、それぞれ、本願補正発明の「メモリモジュール」及び「電気的負荷」に相当する。
　また、引用発明１の「メモリスロット」は本願補正発明の「メモリスロット」に相当し、引用発明１には「コネクタ」について記載されていないが、メモリスロットが「コネクタ」を有することは当然のことである。
　また、引用発明１の制御部と複数のメモリスロットを共通接続する「制御信号接続線及びデータ信号接続線」は、本願補正発明の「メモリバス」に相当する。
　また、明示の記載はないが、引用発明１のメモリモジュール（メモリパッケージ）がモジュール端子を有すること、メモリスロットが筐体に固定された導体を有しており、メモリモジュールがメモリスロットに装着されているときにメモリバスの信号線にメモリモジュールのモジュール端子の一端が当該導体を介して接続されることも当然のことである。
　また、引用発明１にはメモリモジュールと制御部との間のデータ伝送方式が記載されており、引用発明１には、メモリモジュールと制御部を有する「システム」が記載されているということができる。
　
　したがって、両者は
「メモリバス、メモリモジュールを装着するためのメモリスロットおよび電気的負荷が備えられているシステムにおけるコネクタであって、前記メモリスロットにメモリモジュールが装着されているときには前記メモリバスの信号線に前記メモリモジュールのモジュール端子を一端が前記メモリスロットの筐体に固定された導体を介して接続し、前記メモリスロットにメモリモジュールが装着されていないときにはメモリバスの信号線が接続された端子を前記メモリバスの信号線に前記電気的負荷を前記導体を介して接続するコネクタ。」の点で一致し、以下の点で相違している。
　
相違点１
　本願補正発明のスイッチコネクタはメモリモジュールを装着するためコンピュータシステムのスイッチコネクタであるのに対し、引用発明１のコネクタはメモリモジュール、メモリ制御部を有するシステムのメモリモジュールを装着するためのコネクタであるが、システムがコンピュータシステムであるのかどうか明確ではない点。
　
相違点２
　本願補正発明は、メモリスロットの筐体に片持ちバネが固定されているのに対し、引用発明１にはメモリスロットの筐体に導体が固定されいるが、導体が片持ちバネであるのかどうか明らかではない点。
　
相違点３
　本願補正発明は、コネクタはメモリバスの信号線の接続を切替えるスイッチコネクタであって、メモリスロットにメモリモジュールが装着されていないときにメモリバスの信号線に電気的負荷を接続しているのに対し、引用発明１では、コネクタはスイッチコネクタではなく、メモリスロットにメモリモジュールが装着されていないときであってメモリスロットにダミーパッケージが挿入されているときにメモリバスの信号線はダミーモジュールに設けられた電気的負荷を接続している点。
　
相違点４
　本願補正発明は、メモリスロットにメモリモジュールが装着されていないときにはＲＡＳ／ＣＡＳ／ＷＥ信号線が接続された端子のみ、あるいは、ＲＡＳ／ＣＡＳ／ＷＥ信号線及びメモリアドレスバスの信号線が接続された端子のみ前記メモリバスの信号線に電気的負荷を接続しているのに対し、引用発明１では、メモリスロットにメモリモジュールが装着されていないとき（ダミーパッケージが挿入されているとき）にメモリバスの信号線に電気的負荷を接続しているが、ＲＡＳ／ＣＡＳ／ＷＥ信号線が接続された端子のみ、あるいは、ＲＡＳ／ＣＡＳ／ＷＥ信号線及びメモリアドレスバスの信号線が接続された端子のみ前記メモリバスの信号線に電気的負荷を接続することについては記載がない点。
　
（３）当審の判断
　以下、上記相違点について検討する。
　
相違点１について
　引用発明１のメモリモジュールを装着するためのコネクタをコンピュータシステムに適用して本願補正発明のように構成することに格別の困難性はない。
　
相違点２について
　一般的にコネクタにおいて筐体に固定される導体を筐体に片持ちバネで固定されたものすることは引用発明２（ＣＰＵコネクタの外枠に固定された片持ちばね。図４、図５）にも記載されているように周知であって格別のことではなく、引用発明１のメモリスロットの筐体に固定された導体を筐体に片持ちバネで固定されたものとして本願補正発明のように構成することに格別の困難性はない。
　
相違点３について
　引用発明２には情報処理装置（コンピュータシステムを含むことは明らかである。）のＣＰＵコネクタにＣＰＵカートリッジが挿入されていないときのシステムバスの信号線の終端に関し、ＣＰＵコネクタにＣＰＵカートリッジが挿入されていないときにはコネクタの外枠に固定された片持ちばねを介してバスの信号線に終端抵抗（本願補正発明の「電気的負荷」に相当する。）を接続することが記載されており、引用発明１において、メモリスロットにメモリモジュールが装着されていない場合にメモリバスの信号線に電気的負荷を接続するに際して、引用発明１のメモリスロットの構造に引用発明２のスロットの構造を採用することにより本願補正発明のように構成することは当業者が容易になし得ることである。
　
相違点４について
　本願補正発明は、メモリモジュールが装着されない場合に電気的負荷を設けることにより電気的負荷を設けない従来例に比してメモリバスの信号線の波形の乱れを軽減するものである（本願明細書段落【０００５】、【０００６】、【００２９】）が、一般に、電気的負荷（終端抵抗）を設けることにより信号線の特性を改善することは周知であって、信号線には必要に応じて電気的負荷（終端抵抗）が設けられる。そして、何れの信号線に電気的負荷を設けるか、あるいは設けないかは各信号線の特性、システムの構成、信号線に要求される性能、コスト等に応じて、当業者が必要に応じて選択し得る設計的事項である。
　また、メモリバスの信号線がＲＡＳ／ＣＡＳ／ＷＥ信号線、メモリアドレスバスの信号線を含むことは周知である。
　そして、引用発明２には情報処理装置（コンピュータシステムを含むことは明らかである。）のシステムバスの信号線の終端に関し、終端を必要としない信号を接続する端子を除いて、システムバスの信号線を終端抵抗に接続することが記載されている。
　そうすると、引用発明１において、メモリスロットにメモリモジュールが装着されていない場合にメモリバスの信号線に電気的負荷を接続するに際して、電気的負荷を接続する信号線をメモリバスの信号線の内の所定の信号線のみとすることは当業者が必要に応じて適宜に選択できることであって、本願補正発明のようにメモリバスの信号線の内、ＲＡＳ／ＣＡＳ／ＷＥ信号線、あるいは、ＲＡＳ／ＣＡＳ／ＷＥ信号線及びメモリアドレスバスの信号線のみを電気的負荷に接続するように構成することも当業者が容易になし得ることである。
　
（なお、付言すれば、本願の発明の詳細な説明の段落【００１８】には、「メモリバスの信号線のうち、その信号線からの信号にエラーの生じやすい信号線が接続されているメモリスロットの電気的端子だけをスイッチコネクタとしてもよい。例えば、ＲＡＳ／ＣＡＳ／ＷＥ信号線のみを、あるいは、ＲＡＳ／ＣＡＳ／ＷＥ信号線およびメモリアドレスバスの信号線が接続されている電気的端子のみをスイッチコネクタとし、メモリモジュールが装着されていないときにそれらの信号線にのみ負荷回路を形成する抵抗素子と容量素子との直列回路が接続されるようにしてもよい。」と記載されているが、当該記載では信号にエラーの生じやすい信号線が「ＲＡＳ／ＣＡＳ／ＷＥ信号線」、「メモリアドレスバスの信号線」である理由は明らかではない。また、スイッチコネクタに係る発明であってコンピュータシステム等の構成が具体的に特定されていない本願補正発明において、メモリバスの信号線の内、「ＲＡＳ／ＣＡＳ／ＷＥ信号線」、「メモリアドレスバスの信号線」についてのみ電気的負荷に接続する理由は明らかではない。）
　
　そして、本願発明のように構成したことによる効果も引用発明１、引用発明２及び周知技術から当業者が予測できる程度のものである。
　
　したがって、本願補正発明（請求項１に係る発明）は、引用発明１、引用発明２及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおりであるから、本件補正は特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１７年８月１９日付け手続補正は上記のとおり却下されたので、本願の請求項５に係る発明（以下、「本願発明」という。）は、平成１７年５月２４日付け手続補正書の特許請求の範囲の請求項５に記載された事項により特定される、以下のとおりのものである。
「メモリバス、メモリモジュールを装着するためのメモリスロットおよび電気的負荷が備えられているコンピュータシステムにおいて前記メモリバスの信号線の接続を切替えるスイッチコネクタであって、前記メモリスロットにメモリモジュールが装着されているときには前記メモリバスの信号線に前記メモリモジュールのモジュール端子を一端が前記メモリスロットの筐体に固定された片持ちバネを介して接続し、前記メモリスロットにメモリモジュールが装着されていないときには前記メモリバスの信号線に前記電気的負荷を前記片持ちバネを介して接続するスイッチコネクタ。」
　
（１）引用刊行物
　原査定の拒絶の理由に引用された引用刊行物及びその記載事項は、前記「２．（１）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明に関し、「前記メモリスロットにメモリモジュールが装着されていないときには前記メモリバスの信号線に前記電気的負荷を前記片持ちバネを介して接続する」とあるのを「前記メモリスロットにメモリモジュールが装着されていないときにはＲＡＳ／ＣＡＳ／ＷＥ信号線が接続された端子のみ、あるいは、ＲＡＳ／ＣＡＳ／ＷＥ信号線及びメモリアドレスバスの信号線が接続された端子のみ前記メモリバスの信号線に前記電気的負荷を前記片持ちバネを介して接続する」とする限定を削除したものである。
　そうすると、本願発明の構成要件を全て含みさらに限定を付したものに相当する本願補正発明が、前記「２．（３）」に記載したとおり、引用発明１、引用発明２及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明１、引用発明２及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明（請求項５に係る発明）は、引用発明１、引用発明２及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願はその余の請求項について論及するまでもなく、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。