【事件の表示】
　平成１１年特許願第２１８６０１号「半導体集積回路装置」拒絶査定不服審判事件〔平成１３年　２月１６日出願公開、特開２００１−　４４９７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年８月２日の出願であって、平成１７年４月１５日付けで拒絶理由が通知され、同年６月２２日付けで手続補正がなされ、平成１８年２月８日付けで拒絶査定がなされ、これに対し、同年３月１４日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正がなされたものである。
　
２．本願発明
　平成１８年３月１４日付け手続補正書により、特許請求の範囲の請求項１に係る発明は、
　
「外部から入力される第１クロックのタイミングを調整して得られた第２クロックを出力するクロック調整回路と、外部から入力される前記第１クロックに同期したデータ信号を取り込むデータ信号取込回路と、前記クロック調整回路から与えられる前記第２クロックに同期して前記データ信号取込回路から与えられるデータ信号の処理を行う信号処理回路とを有する半導体集積回路装置であって、
　前記第１クロックを反転した第３クロックを出力するインバータを備え、
　前記データ信号取込回路が、
　前記データ信号が入力されるとともに前記第１クロックに同期して動作する第１フリップフロップ回路と、
　前記第１フリップフロップ回路から出力される前記データ信号が入力されるとともに、前記第３クロックに同期して動作して前記データ信号を前記信号処理回路に出力する第２フリップフロップと、
　から構成されることを特徴とする半導体集積回路装置。」
　
と補正された。
　
　この補正は、審判請求書において、請求人が主張しているとおり、誤った記載をその本来の意味内容に正すものであり、また、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内であることも明らかであるから、特許法第１７条の２第３項の規定を満たし、特許法第１７条の２第４項第３号に規定する誤記の訂正を目的とするものである。
　
　そこで、補正後の請求項１に記載された発明（以下、「本願発明」という。）について検討する。
　
３．引用発明及び周知技術
Ａ　原審の拒絶理由に引用された特開平１１−１８７００１号公報（以下、引用例」という。）には図面とともに以下の事項が記載されている。
　
イ．「【０００１】
【発明の属する技術分野】本発明は、クロック信号に同期して動作する半導体装置に関する。」（２頁１欄、段落１）
　
ロ．「【００１９】
【発明の実施の形態】以下、本発明の実施形態について説明する。図１は、本発明の半導体装置の一実施形態において用いられる半導体回路を示す図である。この半導体回路は、互いに直列に接続され、クロック信号に同期して動作させられる複数の半導体回路のうちの１つとして用いられる半導体回路であり、図５に示す半導体回路同様に、前段の半導体回路から出力されたデータを入力データとして取り込み、出力イネーブル信号の入力を受けてその入力データに演算処理を施して出力データを得、この出力データを後段の半導体回路へと出力する回路である。
【００２０】この半導体回路には、入力用のフリップフロップ１０と、出力イネーブル信号用のフリップフロップ２０が備えられており、各フリップフロップ１０，２０にはクロック信号が入力される。前段の半導体回路から出力されたデータが、クロック信号に同期して入力データとして入力用のフリップフロップ１０に取り込まれる。また、出力イネーブル信号がクロック信号に同期して出力イネーブル信号用のフリップフロップ２０に取り込まれる。この取り込まれた信号が本発明にいうトリガ信号に相当する。
【００２１】また、この半導体回路には、処理回路３０と、本発明にいうタイミング信号生成回路の一例であるダミー回路４０が備えられており、この処理回路３０には、入力用のフリップフロップ１０によって取り込まれた入力データと、出力イネーブル信号用のフリップフロップ２０によって取り込まれた出力イネーブル信号が入力され、この処理回路３０によって、出力イネーブル信号を受けて、入力データに演算処理が施され出力データが得られる。また、図１に示す処理回路３０は、並列処理を行う処理回路であり、この処理回路３０には、複数の処理経路が互いに並列に設けられている。ダミー回路４０は、この処理回路３０に設けられている複数の処理経路うちの１つの処理経路に相当する回路構造と同じ構造を有しており、出力イネーブル信号を受けて、処理回路３０の処理動作と同様の処理動作を行うことによって、処理回路３０によって出力データが出力されるタイミングを示す出力データＶａｌｉｄ信号を生成する。この出力データＶａｌｉｄ信号が、本発明にいうタイミング信号に相当する。
【００２２】また、この半導体回路には、データ取込選択信号生成回路５０と、２つのレジスタＡ，Ｂが備えられており、データ取込信号生成回路５０により、出力データＶａｌｉｄ信号を受けて、２つのレジスタＡ，Ｂを交互に選択するデータ取込選択信号が生成され、このデータ取込選択信号が２つのレジスタＡ，Ｂに入力される。このデータ取込選択信号を受けて２つのレジスタＡ，Ｂに交互に出力データが取り込まれ保持される。
【００２３】また、この半導体回路には、データ出力選択信号生成回路６０とマルチプレクサ７０が備えられており、これらによって本発明にいう出力回路が構成されている。データ出力選択信号生成回路６０には、クロック信号が入力され、また、出力イネーブル信号用のフリップフロップ２０によって取り込まれた出力イネーブル信号が入力される。また、データ出力選択信号生成回路６０によって、クロック信号を用いて所定の遅延時間が計測され、出力イネーブル信号からその遅延時間だけ遅延したタイミングで、２つのレジスタＡ，Ｂを交互に指定するデータ出力選択信号が生成されてマルチプレクサ７０に入力される。このデータ出力選択信号に従って、マルチプレクサ７０によって、２つのレジスタＡ，Ｂそれぞれで保持されているデータのうちのいずれかのデータが選択されて出力される。
【００２４】また、この半導体回路には、出力用のフリップフロップ８０が備えられており、この出力用のフリップフロップ８０にはクロック信号が入力され、マルチプレクサ７０によって選択されて出力されるデータがこのクロック信号に同期して出力用のフリップフロップ８０に取り込まれて後段の半導体回路へと出力される。図２は、図１に示す処理回路とダミー回路の動作タイミングを示すタイミングチャートである。」（３頁４欄〜４頁６欄、段落１９〜２４）
　
ハ．「【００２９】図３は、図１に示す処理回路３０が低速動作を行う場合に、図１に示す半導体回路が連続動作するときの動作タイミングを示すタイミングチャートである。図３の最上段に示すタイミングチャート（Ａ）にはクロック信号が示されており、図３の上から２段目に示すタイミングチャート（Ｂ）には出力イネーブル信号が示されており、出力イネーブル信号は、図１に示す処理回路３０およびダミー回路４０に、クロック信号の周期と同じ周期で順次入力される。
【００３０】図３の上から３段目のタイミングチャート（Ｃ）に示すように、この順次入力される出力イネーブル信号を受けて、処理回路３０によって、図２の上から４段目のタイミングチャート（Ｄ）に示すタイミングと同様のタイミングで出力データＤ１〜Ｄ５が順次得られる。また、図３の上から４段目のタイミングチャート（Ｄ）に示すように、順次入力される出力イネーブル信号を受けて、ダミー回路４０によって、図２の最下段のタイミングチャート（Ｅ）に示すタイミングと同様のタイミングで、出力データＤ１〜Ｄ５が得られるタイミングを示す出力データＶａｌｉｄ信号が順次生成される。
【００３１】図３の上から５段目に示すタイミングチャート（Ｅ）には、図１に示すデータ取込選択信号生成回路５０によって生成されるデータ取込選択信号が示されている。上述したように、このデータ取込選択信号は、図１に示す２つのレジスタＡ，Ｂを交互に選択する信号であり、このタイミングチャート（Ｅ）に示すように、出力データＶａｌｉｄ信号の各立ち上がりの各タイミングＴ３〜Ｔ７で、レジスタの選択が切り替わる。図３では、出力データＶａｌｉｄ信号の各立ち上がりの各タイミングＴ３〜Ｔ７と、レジスタの選択が切り替わるタイミングとの間に時間差が存在するように表されているが、半導体回路の実際の動作においてはこの時間差は無視することができる。以下の説明ではこの時間差を無視することとする。タイミングチャート（Ｅ）に実線で示された信号がレジスタＡに入力され、タイミングチャート（Ｅ）に点線で示された信号が、レジスタＢに入力される。レジスタＡは、レジスタＡに入力される信号の立ち上がりのタイミングＴ３，Ｔ５，Ｔ７で、図１に示す処理回路３０から出力データＤ１，Ｄ３，Ｄ５を取り込み保持する。同様に、レジスタＢは、レジスタＢに入力される信号の立ち上がりのタイミングＴ４，Ｔ６で、図１に示す処理回路３０から出力データＤ２，Ｄ４を取り込み保持する。
【００３２】図３の下から４段目および３段目に示すタイミングチャート（Ｆ），（Ｇ）それぞれには、レジスタＡおよびレジスタＢそれぞれによって出力データが保持されるタイミングが示されており、出力データは各レジスタＡ，Ｂによって、出力データＶａｌｉｄ信号の周期の２つ分に相当する時間、すなわちクロック信号の周期の２つ分に相当する時間だけ保持される。
【００３３】図３の下から２段目に示すタイミングチャート（Ｈ）には、データ出力選択信号が示されており、上述したように、このデータ出力選択信号は、２つのレジスタＡ，Ｂを交互に指定する信号である。また、図１に示すデータ出力選択信号生成回路６０に順次入力される出力イネーブル信号の各立ち上がりの各タイミングから、クロック信号周期２つ分に相当する遅延時間を経た各タイミングＴ８〜Ｔ１２においてレジスタの指定が順次切り替わり、レジスタの指定の切替わりを受けて、図１に示すマルチプレクサ７０による出力データの選択が切り替わる。また、レジスタの指定が順次切り替わる各タイミングＴ８〜Ｔ１２のうち、タイミングチャートの左から数えて奇数番目のタイミングＴ８，Ｔ１０，Ｔ１２において、レジスタＡの指定からレジスタＢの指定に切り替わり、偶数番目のタイミングＴ９，Ｔ１１において、レジスタＢの指定からレジスタＡの指定に切り替わる。従って、レジスタの指定が順次切り替わる各タイミングＴ８〜Ｔ１２のうち、左から数えて奇数番目のタイミングＴ８，Ｔ１０，Ｔ１２では、図１に示すマルチプレクサ７０によって、レジスタＡが保持している出力データＤ１，Ｄ３，Ｄ５が選択されて出力され、レジスタの指定が順次切り替わる各タイミングＴ８〜Ｔ１２のうち、左から数えて偶数番目のタイミングＴ９，Ｔ１１では、マルチプレクサ７０によって、レジスタＢが保持している出力データＤ２，Ｄ４が選択されて出力される。
【００３４】レジスタの指定が順次切り替わる各タイミングＴ８〜Ｔ１２は、クロック信号の各立ち上がりの各タイミングに同期しており、また、クロック信号の各立ち上がりの各タイミングにおいて、図１に示す出力用のフリップフロップ８０に、マルチプレクサ７０から順次出力される出力データＤ１〜Ｄ５が順次取り込まれ、後段の半導体回路へと出力される。
【００３５】この結果、図３の最下段のタイミングチャート（Ｉ）に示すように、出力データＤ１〜Ｄ５が、図１に示す処理回路３０によって順次出力される順序と同じ順序で、出力イネーブル信号に同期して半導体回路から順次出力されるとともに、その出力が、次の出力データが出力されるタイミングまで維持されることとなる。」（５頁７欄〜６頁９欄、段落２９〜３５）
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項ロ．における、【００２０】の記載及び図１において、フリップフロップ１０は、外部から入力されるクロック信号に同期したデータを取り込んでいる。
　また、上記摘記事項ロ．における、【００２０】の「各フリップフロップ１０，２０にはクロック信号が入力される。前段の半導体回路から出力されたデータが、クロック信号に同期して入力データとして入力用のフリップフロップ１０に取り込まれる。また、出力イネーブル信号がクロック信号に同期して出力イネーブル信号用のフリップフロップ２０に取り込まれる。」との記載、【００２１】の「ダミー回路４０は、この処理回路３０に設けられている複数の処理経路うちの１つの処理経路に相当する回路構造と同じ構造を有しており、出力イネーブル信号を受けて、処理回路３０の処理動作と同様の処理動作を行うことによって、処理回路３０によって出力データが出力されるタイミングを示す出力データＶａｌｉｄ信号を生成する。この出力データＶａｌｉｄ信号が、本発明にいうタイミング信号に相当する。」との記載、図１及び図３において、フリップフロップ２０及びダミー回路４０は、外部から入力されるクロック信号のタイミングを調整して得られた出力データＶａｌｉｄ信号を出力している。
　また、上記摘記事項ロ．における、【００２１】の「この処理回路３０には、入力用のフリップフロップ１０によって取り込まれた入力データと、出力イネーブル信号用のフリップフロップ２０によって取り込まれた出力イネーブル信号が入力され、この処理回路３０によって、出力イネーブル信号を受けて、入力データに演算処理が施され出力データが得られる。」、「【００２２】また、この半導体回路には、データ取込選択信号生成回路５０と、２つのレジスタＡ，Ｂが備えられており、データ取込信号生成回路５０により、出力データＶａｌｉｄ信号を受けて、２つのレジスタＡ，Ｂを交互に選択するデータ取込選択信号が生成され、このデータ取込選択信号が２つのレジスタＡ，Ｂに入力される。このデータ取込選択信号を受けて２つのレジスタＡ，Ｂに交互に出力データが取り込まれ保持される。」との記載、上記摘記事項ハ．における、【００３０】【００３１】【００３２】の記載、図１及び図３において、レジスタＡ，Ｂは、フリップフロップ２０及びダミー回路４０から与えられる出力データＶａｌｉｄ信号に同期してフリップフロップ１０から与えられるデータの処理を行っていることが読み取れる。
　
　したがって、引用例には以下の発明（以下、「引用発明」という。）が記載されている。
　
　「外部から入力されるクロック信号のタイミングを調整して得られた出力データＶａｌｉｄ信号を出力するフリップフロップ２０及びダミー回路４０と、外部から入力される前記クロック信号に同期したデータを取り込むフリップフロップ１０と、前記フリップフロップ２０及びダミー回路４０から与えられる前記出力データＶａｌｉｄ信号に同期して前記フリップフロップ１０から与えられるデータの処理を行うレジスタＡ，Ｂとを有する半導体回路。」
　
Ｂ　また、例えば、特開昭５８−７９３２９号公報（以下、「周知例１」という。）には図面とともに以下の摘記事項ニ．が記載されており、また、例えば、特開昭６２−２２７２３４号公報（以下、「周知例２」という。）には図面とともに以下の摘記事項ホ．が記載されている。
　
ニ．「本発明は、論理回路内に位相の異なるクロック信号が供給された場合の非同期クロック信号間の同期合わせを行なうクロック同期回路に関する。
　一般に、クロックの異なる他のシステムからの信号を受ける場合、その信号を当該システムのクロックに同期させることが必要である。その最も簡単な手段として従来より用いられているのは、第１図に示すように外部からのデータ信号Ｄを内部のクロックＣでラッチするもので、一般には２段のフリップ・フロップＦ１，Ｆ２よりなり前段Ｆ１のＱ出力Ｆ１ａを後段Ｆ２の入力とするマスタ・スレーブ形式のラッチが用いられ、後段のＦ２にはクロックＣをインバータＩにより１８０°位相を変えたクロックが加えられる。
　この場合、出力信号すなわちＦ２のＱ出力Ｆ２ａは入力信号Ｄに対し、内部クロックＣの１周期分の遅延があっても差し支えないことが前提となる。第２図はこのときのタイミングを示し、入力データ信号ＤとクロックＣとは非同期である。前段のフリップ・フロップＦ１では、入力信号ＤがクロックＣによってラッチされるときは出力Ｆ１ａはまだクロックＣに同期されていないが、後段のフリップ・フロップＦ２では必ずクロックＣの立下りで出力Ｆ２ａが変化するようになり、出力Ｆ２ａは完全にクロックＣに同期する。」（１頁左下欄１４行〜右下欄１８行、周知例１）
　
ホ．「〔産業上の利用分野〕
　本発明は、非同期信号同期化方式、特に、非同期入力を同期化する非同期信号同期化方式に関する。
〔従来の技術〕
　次に、従来の非同期信号同期化方式について、図面を参照して説明する。
　第３図は従来の非同期信号同期化方式の一例を示すブロック図、第４図は第３図に示す従来例の動作を説明するためのタイムチャートである。
　第３図に示す非同期信号同期化方式は非同期入力りをフリップフロップ１，２の２段構成でサンプルする方式が用いられている。
　このため、同期化出力Ｔ４は最低でも非同期人力りが変化してかつ２回のクロックＣＰ１，ＣＰ２でサンプルしなけれはならない。　
　また、第５図は従来の他の例を示すブロック図で、第６図は第５図に示す従来例の動作を説明するためのタイムチャートである。
　第５図に示す非同期信号同期化方式は、フリップフロップ１，２と、ゲート８とを含んで構成される。
　ゲート８を含むことにより、クロックＣＰｌのみで第３図に示す従来例におけるクロックＣＰ２をも作成していることを除いては第３図の従来例と同一の動作とする。」（１頁左下欄１４行〜２頁左上欄２行、周知例２）
　
　上記摘記事項ニ．、ホ．、周知例１の第１図及び周知例２の第５図の記載によれば、「データ信号取込回路が、データ信号が入力されるとともに前記第一クロックに同期して動作する第１フリップフロップ回路と、前記第１フリップフロップ回路から出力される前記データ信号が入力されるとともに、第二クロックに同期して動作して前記データ信号を出力する第２フリップフロップから構成され、前記第一クロックを反転した前記第二クロックを出力するインバータを備える」ことは周知である。
　
４．対比
　本願発明と引用発明とを対比する。
ａ．引用発明の「クロック信号」、「出力データＶａｌｉｄ信号」、「データ」及び「フリップフロップ１０」は、本願発明の「第１クロック」、「第２クロック」、「データ信号」及び「データ信号取込回路」に対応する構成であり、それぞれの間に実質的な差異はない。
ｂ．引用発明の「フリップフロップ２０及びダミー回路４０」は、クロック信号のタイミングを調整しているから、クロック調整回路ということができる。
ｃ．引用発明の「レジスタＡ，Ｂ」は、データの処理を行っているから、信号処理回路ということができる。
ｄ．引用発明の「半導体回路」は、通常、集積回路として構成されるものであるから、半導体集積回路装置ということができる。
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
　「外部から入力される第１クロックのタイミングを調整して得られた第２クロックを出力するクロック調整回路と、外部から入力される前記第１クロックに同期したデータ信号を取り込むデータ信号取込回路と、前記クロック調整回路から与えられる前記第２クロックに同期して前記データ信号取込回路から与えられるデータ信号の処理を行う信号処理回路とを有する半導体集積回路装置。」
　
＜相違点＞
　「データ信号取込回路」に関し、本願発明は、「第１クロックを反転した第３クロックを出力するインバータを備え、データ信号取込回路が、データ信号が入力されるとともに前記第１クロックに同期して動作する第１フリップフロップ回路と、前記第１フリップフロップ回路から出力される前記データ信号が入力されるとともに、前記第３クロックに同期して動作して前記データ信号を前記信号処理回路に出力する第２フリップフロップと、から構成される」ものであるのに対し、引用発明は、その様なものではない点。
　
５．判断
　そこで、上記相違点について検討する。
　３．で述べたように、「データ信号取込回路が、データ信号が入力されるとともに前記第一クロックに同期して動作する第１フリップフロップ回路と、前記第１フリップフロップ回路から出力される前記データ信号が入力されるとともに、第二クロックに同期して動作して前記データ信号を出力する第２フリップフロップから構成され、前記第一クロックを反転した前記第二クロックを出力するインバータを備える」ことは周知技術であり、周知技術の「第一クロック」及び「第二クロック」は、それぞれ、本願発明の「第１クロック」及び「第３クロック」に相当する。そして、引用発明の「データ信号取込回路」に周知技術を採用することに格別の困難性はないから、引用発明に周知技術を転用して、本願発明のような構成とすることは当業者が容易に想到し得るものである。
　
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
６．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基いて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。