【手続補正書】
【提出日】平成31年1月15日(2019.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1の読出しマージンを有する第1の磁気トンネル接合(MTJ)素子と、
第2の読出しマージンを有する第2のMTJ素子であって、前記第1の読出しマージンが前記第2の読出しマージンの2倍よりも大きい、第2のMTJ素子と、
前記第1のMTJ素子と前記第2のMTJ素子との間に結合されたアクセストランジスタであって、前記アクセストランジスタのゲートがワードラインに結合され、前記第1のMTJ素子、前記第2のMTJ素子、および前記アクセストランジスタがマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成する、アクセストランジスタと、
前記STT-MRAMメモリセルの感知された値を第1の値と比較し、前記感知された値を第2の値と比較するように構成された回路であって、前記第2の値が第1の値と前記感知された値との前記比較の結果に基づく、回路と
を備え、
前記第1の値は、前記第1のMTJ素子に関連付けられる第1の基準レベルであり、前記第2の値は、前記第2のMTJ素子に関連付けられる第2の基準レベルである、デバイス。
【請求項２】
前記第1のMTJ素子に結合されたビットラインと、前記第2のMTJ素子に結合されたソースラインとをさらに備え、前記回路が前記第2の値に対する前記感知された値の関係に基づいて前記第2のMTJ素子の抵抗状態を決定するようにさらに構成された、請求項1に記載のデバイス。
【請求項３】
前記アクセストランジスタが、ワードライン信号に応答して前記第1のMTJ素子を前記第2のMTJ素子に結合するように構成された、請求項1に記載のデバイス。
【請求項４】
前記アクセストランジスタがn型金属酸化物半導体(NMOS)トランジスタまたはp型金属酸化物半導体(PMOS)トランジスタである、請求項1に記載のデバイス。
【請求項５】
前記第1のMTJ素子が第1のデータ保持時間を有し、前記第2のMTJ素子が前記第1のデータ保持時間よりも長い第2のデータ保持時間を有する、および/または
前記第1のMTJ素子が第1のサイズを有し、前記第2のMTJ素子が前記第1のサイズの2倍よりも大きい第2のサイズを有する、請求項1に記載のデバイス。
【請求項６】
前記第2のMTJ素子が前記第1の値によって示される第1の基準レベルおよび前記第2の値によって示される第2の基準レベルに関連付けられ、前記第1のMTJ素子が1つの基準レベルに関連付けられる、請求項1に記載のデバイス。
【請求項７】
前記第1のMTJ素子と、前記第2のMTJ素子と、前記アクセストランジスタとが組み込まれた、モバイルフォン、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータから選択された装置をさらに備える、請求項1に記載のデバイス。
【請求項８】
第1の磁気トンネル接合(MTJ)素子と、第2のMTJ素子と、前記第1のMTJ素子および前記第2のMTJ素子の間に結合されるアクセストランジスタとを含むデバイスの動作の方法であって、前記方法が、
前記アクセストランジスタを活性化するステップであって、前記第1のMTJ素子および前記第2のMTJ素子が前記アクセストランジスタに応答し、前記第1のMTJ素子が第1のサイズを有し、前記第2のMTJ素子が前記第1のサイズの2倍よりも大きい第2のサイズを有する、ステップと、
第1の基準値と感知された値との第1の比較を実行し、
第2の基準値と前記感知された値との2の比較を実行することによって、
前記第2のMTJ素子の抵抗状態を決定するステップであって、前記第2の基準値が前記第1の比較の結果に基づき、前記第1の基準値は、前記第1のMTJ素子に関連付けられる第1の基準レベルであり、前記第2の基準値は、前記第2のMTJ素子に関連付けられる第2の基準レベルである、ステップと
を備える、方法。
【請求項９】
前記第1のMTJ素子に結合されたビットラインにおいて特定の電流を印加するステップをさらに備え、前記アクセストランジスタが前記アクセストランジスタのゲートに印加されたワードライン信号を介して活性化され、前記特定の電流を印加するステップが前記抵抗状態を決定するステップの前に生じる、請求項8に記載の方法。
【請求項１０】
前記第1のMTJ素子、前記第2のMTJ素子、および前記アクセストランジスタがマルチビットスピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT-MRAM)メモリセルを形成し、前記第1のMTJ素子の抵抗状態および前記第2のMTJ素子の前記抵抗状態が、前記第1のMTJ素子の平行状態または逆平行状態と、前記第2のMTJ素子の平行状態または逆平行状態との1つまたは複数の組合せに基づく、請求項8に記載の方法。
【請求項１１】
メモリアレイの複数の第1の磁気トンネル接合(MTJ)素子によって形成された第1のMTJサブアレイと、
前記メモリアレイの複数の第2のMTJ素子によって形成された第2のMTJサブアレイであって、前記第1のMTJサブアレイが第1のメモリ用途のためのパラメータの第1のセットに基づいて動作するように構成され、前記第2のMTJサブアレイが前記第1のメモリ用途とは異なる第2のメモリ用途のためのパラメータの第2のセットに基づいて動作するように構成された、第2のMTJサブアレイと、
前記複数の第2のMTJ素子のMTJ素子に関連する感知された値を第2の値と比較するように構成された回路であって、前記第2の値が第1の値と前記感知された値との比較の結果に基づき、前記第1の値は、前記複数の第1のMTJ素子うちのMTJ素子に関連付けられる第1の基準レベルであり、前記第2の値は、前記複数の第2のMTJ素子のうちの前記MTJ素子に関連付けられる第2の基準レベルであり、前記複数の第1のMTJ素子の各MTJ素子が第1の読出しマージンを有し、前記複数の第2のMTJ素子の各MTJ素子が第2の読出しマージンを有し、前記第1の読出しマージンが前記第2の読出しマージンの2倍よりも大きい、回路と
を備える装置。
【請求項１２】
前記回路が前記第2の値に対する前記感知された値の関係に基づいて前記MTJ素子の抵抗状態を決定するようにさらに構成され、前記複数の第1のMTJ素子の各MTJ素子が第1のサイズを有し、前記複数の第2のMTJ素子の各MTJ素子が第1のサイズの2倍よりも大きい第2のサイズを有する、請求項11に記載の装置。
【請求項１３】
メモリコントローラをさらに備え、前記メモリコントローラが、
前記第1のMTJサブアレイの前記複数の第1のMTJ素子の各々と、前記第2のMTJサブアレイの前記複数の第2のMTJ素子の各々とをアドレス指定すること、および/または
中央処理装置(CPU)からメモリコントローラにおいて受信された優先度インジケータに基づいて前記第1のMTJサブアレイまたは前記第2のMTJサブアレイにおいてデータを記憶することであって、前記優先度インジケータが記憶されるべき前記データに関連する優先度レベルを示す、記憶すること
を行うように構成される、請求項11に記載の装置。
【請求項１４】
前記パラメータの第1のセットが前記複数の第1のMTJ素子の各々の物理的特性に基づき、前記パラメータの第2のセットが前記複数の第2のMTJ素子の各々の物理的特性に基づく、請求項11に記載の装置。
【請求項１５】
装置のプロセッサによって実行されたときに、請求項8から10のうちのいずれか一項に記載の方法を、前記プロセッサに実行させる命令を記憶するコンピュータ可読記憶媒体。