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　平成　５年特許願第１６９９９９号「マイクロコントローラを組入れる集積回路およびそれによる電力消費を減じるための方法」拒絶査定不服審判事件〔平成　６年　７月１５日出願公開、特開平　６−１９５４７６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　
１．手続の経緯
　本願は、平成５年７月９日の出願（パリ条約における優先権主張　１９９２年７月２１日　米国）であって、平成１２年６月２６日付けで出願審査請求書が提出されるとともに手続補正がなされ、原審において平成１６年３月３日付けで拒絶理由が通知され、同年５月２６日付けで意見書が提出され、平成１７年１月５日付けで拒絶査定がなされた。
　これに対して、平成１７年４月８日に拒絶査定不服の審判請求がなされるとともに手続補正がなされ、当審において平成１８年１０月１０日付けで拒絶理由通知がなされ、平成１９年１月２３日付けで意見書が提出されたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１２年６月２６日付け、および、平成１７年４月８日付けの手続補正書により補正された明細書および図面の記載から見て、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。
　
「【請求項１】　集積回路であって、
　入力ポートおよび出力ポートのいずれとしても機能し得る少なくとも１つのポートを有するマイクロコントローラを含み、
　前記少なくとも１つのポートは、発生される信号に応答して、前記入力ポートとして動作可能であることと、前記出力ポートとして動作可能であることとの間で切換可能であり、
　前記少なくとも１つポートは、固定内部プルアップを備える出力バッファを含み、
　前記固定内部プルアップは、前記ポートが前記入力ポートとして構成されるときにハイに引き上げ、外部でロウに引き下げられるときに電流を供給し、
　前記固定内部プルアップは、少なくとも２つの活性のデバイスを有するタイプであり、
　前記集積回路はさらに、
　前記固定内部プルアップを不能化するための手段を含み、
　前記不能化するための手段は、リセット可能ポート制御ビット信号を供給するラッチを含み、
　前記ラッチは、前記ポートと関連付けられ、予め定められた値に対応したビットのセットに応答して動作可能である、集積回路。」
　
３．特許法第２９条第２項に関して
（１）引用例
ａ．当審の平成１８年１０月１０日付けの拒絶理由に引用された刊行物である特開平２−２３４２５９号公報（以下、「引用例１」という。）には次の事項が記載されている。
　
（あ）「本発明は、半導体装置に関し、特に、Ｉ／Ｏ機能内蔵形のマイクロコンピュータ等の半導体装置に関する。」（第１頁右下欄４行〜６行）
　
（い）「第２図は本発明の他の実施例に係る半導体装置の回路構成図である。同図において、プルアップ部５は端子４に接続されており、このプルアップ部５のオン／オフ制御は、レジスタライト信号ＲＷとプルアップコントロールデータＰＣとによって制御されるプルアップコントロールレジスタ３からの出力がＩＮＶを介してＰチャネルトランジスタＴＲのゲートに入力することによってなされる。」（第３頁左下欄１行〜９行）
　
（う）「端子４への入力データは、抵抗Ｚを介して、ナンドゲートＮＡに入力される。このナンドゲートＮＡにはストップ信号
ＳＴ
ＳＴ
ＳＴ
　
（え）「Ｉ／Ｏコントロールレジスタ１のハイ出力は、ストップ信号
ＳＴ
　
（お）「リセット信号Ｒがロウ（システムがラン）であって且つＩ／Ｏコントロールレジスタ１の出力がロウの時には、つまり入力モード時には、プルアップコントロールレジスタ３のロウ又はハイ出力に基づいてプルアップ部５はプルアップのオンまたはオフが選択される。」（第４頁左上欄１０行〜１５行）
　
（か）「これに対して、Ｉ／Ｏコントロールレジスタ１の出力がハイの時には、システムは出力モードにあり、プルアップコントロールレジスタ３は強制的にリセットされてロウ出力となるので、プルアップトランジスタのゲートにはハイが入力され、プルアップ部５のプルアップはオフとなる。以上の動作の組み合わせを示したのが第２表である。」（第４頁左上欄１５行〜右上欄２行）
　
　上記（あ）の記載から、引用例１に記載されているものはＩ／Ｏ機能内蔵形のマイクロコンピュータ等の半導体装置であることがわかる。
　
　そして、上記（あ）の記載、上記（う）における「端子４への入力データは、　・・・（　中　略　）・・・　一方、端子４への出力は、」の記載、および、第２図の記載から、引用例１に記載されたものは、入力端子および出力端子のいずれとしても機能し得る少なくとも１つの端子４を有していることがわかる。
　
　さらに、上記（う）および第２図の記載から、引用例１に記載されたものの端子４は、「ストップ信号
ＳＴ
　そのため、端子４は、発生される信号に応答して、前記入力端子として動作可能であることと、前記入力端子として動作可能であることとの間で切換可能であるといえる。
　
　また、上記（い）における「同図において、プルアップ部５は端子４に接続されており、」の記載、および、第２図の記載から、端子４には、プルアップ部が接続されていることがわかる。さらに、上記（え）の記載、および、第２図の記載から、端子４には、バッファゲートが接続されていることがわかるとともに、このバッファゲートはバッファとして機能していることがわかる。
　さらに、これらのプルアップ部とバッファゲートは、端子４に接続されていることから、端子４が、プルアップ部とバッファゲートを備えると言うことができる。
　
　また、上記（お）、および、第２図の記載から、プルアップ部は、入力モード時に、プルアップコントロールレジスタのロウ又はハイ出力に基づいてプルアップ部のオンまたはオフが選択されており、プルアップコントロールレジスタの出力がハイの時、プルアップ部はオンとされることがわかる。
　すなわち、入力モード時に、端子４は、プルアップ部によりハイに引き上げられ、外部からの入力によりロウに引き下げられるときに電流を供給することがわかる。
　また、プルアップコントロールレジスタの出力がロウの時、プルアップ部はオフとなり、端子４をハイに引き上げることができないから、引用例１に記載されているものは、プルアップ部を不能化するための手段、具体的にはプルアップコントロールレジスタを備えていると認められる。
　そして、上記（か）の記載からプルアップコントロールレジスタはリセット可能であることがわかる。また、プルアップコントロールレジスタの出力信号は、ハイ／ロウの１ビット信号であることがわかる。
　また、第２図の記載から、このプルアップコントロールレジスタは、端子４と関連づけられていることがわかる。
　そして、上記（い）（か）の記載から、プルアップコントロールレジスタは、予め定められた値に対応したビットのセットに応答して動作していると認められる。
　
　さらに、上記（い）、および、第２図の記載から、プルアップ部は、１つのＰチャネルトランジスタを有していることがわかる。
　
　以上の記載（あ）〜（か）、および、第２図の記載から、引用例１には以下の発明（以下、「引用例１発明」という。）が記載されている。
　
　マイクロコンピュータ等の半導体装置であって、
　入力端子および出力端子のいずれとしても機能し得る少なくとも１つの端子を有し、
　前記少なくとも一つの端子は、発生される信号に応答して、前記入力端子として動作可能であることと、前記出力端子として動作可能であることとの間で切換可能であり、
　前記少なくとも一つの端子は、プルアップ部とバッファとして機能するバッファゲートを備え、
　前記プルアップ部は、前記端子が入力端子として構成されるときに前記端子をハイに引き上げ、外部からの入力によりロウに引き下げられるときに電流を供給し、
　前記プルアップ部は、１つのＰチャネルトランジスタを有しており、
　前記半導体装置はさらに、
　前記プルアップ部を不能化するための手段を含み、
　前記不能化するための手段は、リセット可能な１ビットの制御信号を供給するプルアップコントロールレジスタを含み、
　前記プルアップコントロールレジスタは、前記端子と関連づけられ、予め定められた値に対応したビットのセットに応答して動作している、半導体装置。
　
ｂ．当審の平成１８年１０月１０日付けの拒絶理由に引用された刊行物である特開昭６３−２６８０５９号公報（以下、「引用例２」という。）には次の事項が記載されている。
　
（き）「本発明は、マイクロ・コンピュータに関し、特にＲＯＭチップをＩＣパッケージ上面に付ける為の端子を具備するとともにＲＯＭチップの制御回路を有するピギィ・バック・マイクロ・コンピュータに関する。」（第１頁右下欄２行〜６行）
 　 
（く）「第３図は基本ブロック１００の第２の実施例を示す回路図である。本例では、第１の実施例に於けるインストラクション入力端子Ｉｎ５のプルアップ抵抗Ｒ１２を、ＰチャネルＭＯＳトランジスタＴＲ３１５に置き換えて構成したものである。
　この実施例の場合、ＭＯＳトランジスタＴｒ２およびＴｒ３を同一製造工程で得ることができる利点がある。」（第３頁左下欄１６行〜右下欄３行）
　
（け）「以上説明したように本発明は、ピギィ・バック・マイコンに於いて、外部ＲＯＭチップ制御用端子のうち、ＣＥ信号とＯＥ信号もとにアクティブ・レベルに固定し、インストラクション入力端子にスイッチング・トランジスタとプルアップ抵抗を直列に接続した事により、スタンバイ・モード時に於ける消費電力の低減を計れるとともにマイコン処理速度の向上という効果がある。」（第３頁右下欄５行〜１２行）
　
　上記（き）（け）の記載から、引用例２に記載されたものは、ピギィ・バック・マイクロ・コンピュータに関するものであり、その入力端子の消費電力の低減を行うためのものであることがわかる。
　
　また、上記（け）の記載から、入力端子の消費電力を低減するための具体的構成として、インストラクション入力端子に、スイッチング・トランジスタとプルアップ抵抗を直列に接続することが示されている。
　
　さらに、上記（く）の記載から、製造工程の理由により、プルアップ抵抗をＰチャネルＭＯＳトランジスタに置き換えて構成することが示されている。
　
　以上の記載（き）〜（け）及び第３図より、引用例２には以下の発明（以下、「引用例２発明」という。）が記載されている。
　
　インストラクション入力端子Ｉｎ５のプルアップを消費電力の低減を行うために、ＰチャネルＭＯＳトランジスタＴｒ２１４及びＰチャネルＭＯＳトランジスタＴｒ３１５で構成するピギィ・バック・マイクロ・コンピュータ。
　
（２）対比
　本願発明と引用例１発明とを対比すると
　
　引用例１発明の「マイクロコンピュータ等の半導体装置」も集積回路であることは明らかであるから、引用例１発明の「マイクロコンピュータ等の半導体装置」は、本願発明の「集積回路」に相当する。
　
　引用例１発明の「入力端子および出力端子のいずれとしても機能し得る少なくとも１つの端子」は、「マイクロコンピュータ等の半導体装置」の端子であり、引用例１発明の「マイクロコンピュータ」「端子」は、本願発明の「マイクロコントローラ」「ポート」に相当するから、引用例１発明の「入力端子および出力端子のいずれとしても機能し得る少なくとも１つの端子を有」することは、本願発明の「入力ポートおよび出力ポートのいずれとしても機能し得る少なくとも１つのポートを有するマイクロコントローラを含」むことに相当する。
　
　そして、引用例１発明の「前記少なくとも一つの端子は、発生される信号に応答して、前記入力端子として動作可能であることと、前記出力端子として動作可能であることとの間で切換可能であ」ることは、本願発明の「前記少なくとも１つのポートは、発生される信号に応答して、前記入力ポートとして動作可能であることと、前記出力ポートとして動作可能であることとの間で切換可能であ」ることに相当する。
　
　また、引用例１発明の「プルアップ部」は、「前記端子が入力端子として構成されるときに前記端子をハイに引き上げ、外部からの入力によりロウに引き下げられるときに電流を供給」することから、本願発明の「前記ポートが前記入力ポートとして構成されるときにハイに引き上げ、外部でロウに引き下げられるときに電流を供給」する「固定内部プルアップ」に相当する。
　さらに、引用例１発明の「バッファとして機能するバッファゲート」は、本願発明の「出力バッファ」に相当する。
　そして、引用例１発明の「端子」は、「プルアップ部」と「バッファとして機能するバッファゲート」を備えており、両者はその出力が端子に接続されていると共に、「端子」が入力端子として機能するときに「プルアップ部」は動作し、「端子」が出力端子として機能するときに「バッファとして機能するバッファゲート」は動作しているから、引用例１発明の「前記少なくとも一つの端子は、プルアップ部とバッファとして機能するバッファゲートを備え」は、本願発明の「前記少なくとも１つポートは、固定内部プルアップを備える出力バッファを含み」に相当する。
　
　引用例１発明の「前記プルアップ部を不能化するための手段」は、本願発明の「前記固定内部プルアップを不能化するための手段」に相当する。
　
　引用例１発明の「リセット可能な１ビットの制御信号を供給するプルアップコントロールレジスタ」の「レジスタ」は、フリップフロップ等の回路を用いて構成され、「レジスタ」に格納されている情報が“ハイ”であるのか“ロウ”であるのかを保持しているから、本願発明の「ラッチ」に相当する。そうすると、引用例１発明の「リセット可能な１ビットの制御信号を供給するプルアップコントロールレジスタ」は、本願発明の「前記不能化するための手段は、リセット可能ポート制御ビット信号を供給するラッチ」に相当する。
　
　そして、引用例１発明の「前記プルアップコントロールレジスタは、前記端子と関連づけられ、予め定められた値に対応したビットのセットに応答して動作している」ことは、本願発明の「前記ラッチは、前記ポートと関連付けられ、予め定められた値に対応したビットのセットに応答して動作可能である」ことに相当する。
　
　してみると、本願発明と引用例１発明は次の点で一致する。
　
（一致点）
　集積回路であって、
　入力ポートおよび出力ポートのいずれとしても機能し得る少なくとも１つのポートを有するマイクロコントローラを含み、
　前記少なくとも１つのポートは、発生される信号に応答して、前記入力ポートとして動作可能であることと、前記出力ポートとして動作可能であることとの間で切換可能であり、
　前記少なくとも１つポートは、固定内部プルアップを備える出力バッファを含み、
　前記固定内部プルアップは、前記ポートが前記入力ポートとして構成されるときにハイに引き上げ、外部でロウに引き下げられるときに電流を供給し、
　前記集積回路はさらに、
　前記固定内部プルアップを不能化するための手段を含み、
　前記不能化するための手段は、リセット可能ポート制御ビット信号を供給するラッチを含み、
　前記ラッチは、前記ポートと関連付けられ、予め定められた値に対応したビットのセットに応答して動作可能である、集積回路。
　
　一方、両者は以下の点で相違している。
　
（相違点）
　本願発明の「固定内部プルアップ」は「少なくとも２つの活性のデバイスを有するタイプ」であるとされているのに対して、引用例１に記載された発明の「固定内部プルアップ」に相当する構成である「プルアップ部」は、「少なくとも２つの活性のデバイスを有するタイプ」でない点。 
　
（３）相違点についての当審判断
　引用例２発明にあるように、消費電力の低減を行うために、入力端子のプルアップを２つのＰチャネルＭＯＳトランジスタで構成することは、公知の技術である。そしてこのプルアップを構成する２つのＰチャネルＭＯＳトランジスタは、プルアップとして動作するときには、ソースからドレインに電流が流れているから、２つの活性のデバイスということができる。
　引用例１発明の端子の消費電力を低減することは、当業者が設計時に当然考慮すべき事項であり、その際「プルアップ部」を構成する「１つのＰチャネルトランジスタ」を、引用例２発明のように２つのＰチャネルＭＯＳトランジスタで構成し「少なくとも２つの活性のデバイスを有するタイプ」とすることは、容易に想到する事項である。
　
　そして、本願発明の作用効果は、引用例１発明および引用例２発明から当業者が予測できる範囲のものである。
　
　したがって、本願発明は、引用例１発明および引用例２発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
４．特許法第３６条第４項に関して
（１）特許法第３６条第４項についての拒絶理由の概要
　当審において、平成１８年１０月１０日付けで特許法第３６条第４項について以下の拒絶の理由が通知された。
　
「２）本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第４項、第５項及び第６項に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　記
　
１．【請求項１】には「前記少なくとも１つポートは、固定内部プルアップを備える出力バッファを含み、
　前記固定内部プルアップは、前記ポートが前記入力ポートとして構成されるときにハイに引き上げ、外部でロウに引き下げられるときに電流を供給し、
　前記固定内部プルアップは、少なくとも２つの活性のデバイスを有するタイプであり、
　前記集積回路はさらに、
　前記固定内部プルアップを不能化するための手段を含み、
　前記不能化するための手段は、リセット可能ポート制御ビット信号を供給するラッチを含み、
　前記ラッチは、前記ポートと関連付けられ、予め定められた値に対応したビットのセットに応答して動作可能である、」と記載している。
　しかしながら、【発明の詳細な説明】に記載されている具体的な実施例の【図１】（Ｃ）（Ｄ）の「固定内部プルアップ８１６」は、「Ｖｃｃ」「出力ドライバＦＥＴ８１４」「ピン８０８」「バッファ」に接続しているのみであるのに対して、ＮＭＯＳおよびＣＭＯＳ内部プルアップ構成の１つの可能な構造を示す図である【図２】（Ａ）では、「Ｖｃｃ」「Ｖｓｓ」「ポトラッチからの信号Ｑ」「ポートピン８０８」に接続されており、また、【図２】（Ｂ）では、「Ｖｃｃ」「Ｖｓｓ」「ポトラッチからの信号Ｑ」「ポートピン８０８」「入力データ」「読出ポートピン」に接続されている。そのため、【図１】（Ｃ）（Ｄ）の「固定内部プルアップ８１６」と、ＮＭＯＳおよびＣＭＯＳ内部プルアップ構成の１つの可能な構造を示す図である【図２】との対応が取れない。
　また、【図１】（Ｂ）の「固定内部プルアップ８１６」は、「Ｖｃｃ」「出力ドライバＦＥＴ８１４」「ピン８０８」「バッファ」「アンド回路の出力」に接続しているのみであり【図１】（Ｃ）（Ｄ）の「固定内部プルアップ８１６」と同様の理由で、ＮＭＯＳおよびＣＭＯＳ内部プルアップ構成の１つの可能な構造を示す図である【図２】との対応が取れない。
　そのため、【発明の詳細な説明】に記載されている具体的な実施例が不明であり、且つ、具体的な実施例が不明であるために、【請求項１】記載の発明の各構成と【発明の詳細な説明】に記載されている具体的な実施例の構成との対応が取れず、そのため【請求項１】記載の発明の構成が不明である。」
　
（２）特許法第３６条第４項に規定する要件についての当審判断
　上記拒絶の理由において指摘した記載不備について、請求人は平成１９年１月２３日付けの意見書において「請求項１に関して、図１は、マイクロコンピュータにおけるポート−ビットラッチとＩ／Ｏバッファに向けられたものであり、図２は、図１に記載されたポートに備えられるＮＭＯＳおよびＣＭＯＳの内部プルアップ構成のための可能な構造に関するものです。それゆえ、図１と図２には対応があります。なぜなら、図１に記載された特別なポートに関係する固定内部プルアップの構成が図２に記載されているからです。さらに、本願は、図１の対応するポートに関して固定内部プルアップ８１６が記載されているポートについて、図２に対応する内部プルアップの構造を記載しています。それゆえ、図１と図２と開示には対応があります。さらに、審判官殿は、固定内部プルアップ８１６と図２の構造との間に対応がないことによって、なぜ請求項２が不明確となるのかを説明しておられません。当業者であれば、図２の理解によって、本願の請求項で示された限定を容易に解釈できるものと確信します。」と主張しているのみで、何ら図１と図２に記載された本願発明に係る具体的な実施例の対応関係を示していない。
　そのため、本願発明に係る図１および図２に記載された具体的な実施例の対応関係が不明であり、また、発明の詳細な説明には、本願発明に係る他の実施例についての記載がなく、本願発明に係る具体的な構成が依然として不明であるので、本件出願の発明の詳細な説明に、その発明の属する技術の分野における通常の知識を有する者が容易にその実施をすることができる程度に、その発明の構成が記載されているとは言えない。
　
　したがって、本件出願は、明細書および図面の記載が不備のため、特許法第３６条第４項に規定する要件を満たしていない。
　
５．むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。また、本件出願は、明細書および図面の記載に不備があり、特許法第３６条第４項に規定する要件を満たしていない。
　
　よって、結論のとおり審決する。