【事件の表示】
　平成　９年特許願第３７０２６０号「フラッシュメモリセルの消去方法及びその装置」拒絶査定不服審判事件〔平成１０年　７月３１日出願公開、特開平１０−１９９２７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成９年１２月２６日（優先権主張、平成８年１２月２８日、韓国（KR））に出願されたものであって、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年５月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　「【請求項１】　
読み出し、書き込み及び消去が可能なフラッシュメモリセルの消去方法において、
　フラッシュメモリセルアレイを複数のセクタに分けてセクタ毎に順次消去するにあたって、前記セクタの１つを消去するためにドレインバイアス電圧を印加して消去動作が完了する前に次のセクタにドレインバイアス電圧を印加して消去動作を一定時間重畳させるようにして開始させることを特徴とするフラッシュメモリセルの消去方法。」
　
２．刊行物
　これに対して、当審における拒絶理由に引用された特開平６−２５９３２０号公報（平成６年９月１６日出願公開、以下、「刊行物１」という。）には、不揮発性メモリ装置に関して、図面と共に、次のような記載がある。
　
　「【０００２】
【従来の技術】先ず、本発明の基本機能のために従来構成の不揮発性メモリ装置について説明する。従来の不揮発性メモリ装置においては、図２のような消去、書込みによるデータ書換え方法が用いられている。この図は、特開平２-９９１１４号に記載されているものであり、チップ上のＥＥＰＲＯＭセルすなわち不揮発性メモリセルのアレイがセクタとして構成され、そしてその各々のセクタに含まれる全てのセルが同時に消去されることを示している。すなわち装置は消去のためにチップ間の組み合わせを選択し、それらを同時に消去する。これにより従来の装置は、全てのセルが毎回消されるか、または一つのセクタが一時に消された過去の装置構成に比べて、より早くかつ効果的になっている。
【０００３】
【発明が解決しようとする課題】上記従来技術の問題は、チップ間にわたる複数のセクタを同時に消去することである。消去もしくは書込みに要する電流は不揮発性メモリのセルのフローティングゲートへの注入、放出現象により異なるが、例えばトンネル現象による電流ではセル当たり１０ｎＡ程度であり、同時選択されるセル数が１Ｋビットでは１０μＡとなる。しかし、消去もしくは書込み時の高電圧系電源、ＣＭＯＳ論理回路等の駆動回路を考慮すると数１０ｍＡと大きく、装置全体で複数のチップが同時消去もしくは書込みを活性化する場合、相当量の電流になる。このため装置は消費電流増によるノイズ増加、発熱要因による信頼性上の問題が生じる。なお、１チップ内の複数セクタの同時駆動は基本的に消去するセル数が増加することであって１セクタ駆動と大きな差は無く、複数チップにわたるセクタ駆動に比べて小電流増加となる程度である。従って、本発明の目的は、装置全体の消去もしくは書込みにおいて流れる消費電流を時間的に分散して、不揮発性メモリ装置の消去、書込み動作、すなわち書換え処理を効率よく低消費電力で高速化することにある。」
　
　「【０００６】 
 【実施例】以下、図面を参照にして本発明の実施例を詳細に説明する。図１は本発明の不揮発性メモリ装置の消去、書込みの概念を示すためのブロック図である。図において、２２−１〜２２−８の各々は電気的に書込み可能な不揮発性メモリで構成されるメモリブロック、２は同不揮発性メモリのメモリブロック２２−１〜２２−８を主体に構成され、メモリボード、メモリカード、メモリモジュール等の形態で情報を蓄積する不揮発性のメモリ装置、４はメモリ装置２の各メモリブロック２２−１〜２２−８に対して、読出し動作もしくは消去、書込み等の書換え動作を制御する装置制御回路、６はメモリ装置２の外部メモリ制御信号であり、例えばマイクロコンピュータ等から指示される読出し、書込み制御信号である。８は同様にメモリ装置２に印加する外部のアドレス信号を示す。また、１０は外部アドレス信号８及び外部メモリ制御信号６を基にメモリブロック２２−１〜２２−８の内部アドレスを発生させ、かつ読出し、書換えの制御を行なうリードライト回路、４０は主にメモリブロックとそのセクタを選択する内部アドレス記憶用のアドレスレジスタ、１２はメモリブロック２２−１〜２２−８の各ブロックを個々に制御するメモリブロック制御回路、１４は同回路１２の出力であるメモリブロック制御信号を示す。一方、２４−１〜２４−８の各々は第１のバッファメモリであり、５１は第１のバッファメモリ２４−１〜２４−８からなる第１のメモリバッファ群であり、データをメモリブロック２２−１〜２２−８に書込む場合、例えば５１の各第１のバッファメモリ２４−１〜２４−８は１セクタを５１２バイトとすると４Ｋビットの書込みデータが揃うまで一時保持する。また同バッファメモリはメモリブロックの各セクタへの書換えを時間的にシフトする際は書込みデータの格納場所となる。なお同図の第１のバッファメモリの総容量は３２Ｋビット（８ｘ４Ｋビット）になる。さらに１６は上記第１のバッファメモリの制御回路、１８は上記第１のバッファメモリの制御信号、５０はメモリブロック２２−１〜２２−８の集合であるメモリブロック群である。２０はメモリブロック２２−１〜２２−８に実際に供給する内部アドレス信号を示す。２６−１〜２６−８は内部Ｉ／Ｏバス、２８−１〜２８−８はメモリブロックと第１のバッファメモリ間のデータバス、３８は外部Ｉ／Ｏ信号、さらに３６は外部Ｉ／Ｏ信号３８と内部Ｉ／Ｏバス２６−１〜２６−８を接続するコモンバス制御部である。一方、４２はメモリ装置を制御するその他の制御回路、また１０２、１０４、１０６、１０８、１１０は本実施例を説明するために配した消去、書込みを実施するセクタの位置を示し、ｔ１〜ｔ３、ｔ９は同セクタが活性する時間をそれぞれ示すもので、所定の時間もしくはランダムな時間に該当するセクタが活性化することを示している。φ１は第１のバッファメモリ２４−１〜２４−８の制御信号１８を活性させ、その動作タイミングを決める制御回路１６の活性化信号である。なお、コモンバス制御部３６は、第１のバッファメモリ２４−１〜２４−８の出力を第１のバッファメモリの制御信号１８でトライステート化する場合、内部Ｉ／Ｏバス２６−１〜２６−８を外部Ｉ／Ｏ信号３８と直接接続して、コモンバス制御部３６を省略しても良い。 
 【０００７】次に本実施例の消去、書込みすなわちメモリ装置２のデータ書換え動作を説明する。不揮発性メモリの書換え動作は指示された該当するセクタのメモリセル内容をまず消去し、その後第１のバッファメモリ２４-１〜２４-８のデータをメモリセルに書込む順に実施する。この書込みはメモリセルのフローティングゲートへエレクトロンもしくはホールを注入する現象であるため高電圧を必要とし、その印加時間は読出し時間に比べて長時間となる。このため読出し時間と書込み時間は約２〜３桁の大きな時間的差が生じる。この書換え時間の長いことがメモリ装置に不揮発性メモリを使う上の一つの欠点となる。そこで本実施例では、消去完了、書込み完了の一連の書換え動作をセクタ毎、順次行なう方法もしくは複数チップの複数セクタをまとめて消去し、次ぎに書込みを実施する従来方法ではなく、該当するセクタの消去中にも他のセクタを次々に活性化させる時間シフト書換え動作を可能とする。」
　
　「【００１４】図３に第２の実施例を示す。同図において、図１と同一部分には同一番号を付すことにより説明を省略する他、記号のＡＤはアドレスおよび書込みデータの転送動作期間、Ｅは該当するメモリブロックのセクタの消去動作期間、Ｗは書込み動作期間をそれぞれ示す。同図は不揮発性メモリ装置２が書換え時の時間ｔの経過に対して、メモリブロック２２−１〜２２−８の各メモリブロック内の各セクタが消去Ｅ、書込みＷの上記動作状態に推移するタイムシーケンスを示している。以下、図１と図３を用いて本発明におけるデータの書換えタイミングを摸式的に説明する。本実施例では時間ｔ１においてバッファメモリ２４−１の内容が、該当するメモリブロック２２−１のセクタ１０２に対して、まず消去Ｅ、次いで書込みＷと順に制御される。さらにバッファメモリ２４−２と対応するメモリブロック２２−２のセクタ１０４に対しては時間ｔ２とｔ１の差の期間シフトし消去Ｅ、書込みＷが開始される。以下、他のメモリブロック２２−３〜２２−８に対しても同様に行われ、書込みＷは次ぎのセクタと重なること無く実施される。なお、消去Ｅもしくは書込みＷの時間は各セクタで異なる。このため、本実施例の具体的な構成では図１で述べたアドレスレジスタ４０に付加したフラグビットが各セクタ毎の書込み動作の完了で書換えられ、始めて次のセクタの書込みＷを開始許可するよう機能する。上記書換えの処理方法により、書込み時の複数セクタ同時活性による電流集中を分散低減でき、書換え時間が高速化できる。」
　
　「【００１６】図５に第４の実施例を示す。同図において、図１及び図４と同一部分には同一番号を付すことにより説明を省略する。以下、図５を用いて本発明におけるデータの書換えタイミングを説明する。同図はメモリ装置２において書換え動作が指示されるとメモリブロックの所定のセクタを先ず消去する。この動作は書換えアドレスを記憶するアドレスレジスタ４０と第１のバッファメモリ２４-１〜２４-８に記憶されたデータをアドレスレジスタ４０に付加したフラグビットを基に開始し、アドレスレジスタ４０と第１のバッファメモリのセット数以内で連続消去可能となる。次いで装置は書込み動作を実施する。これにより装置内では、消去もしくは書込み動作が交互に発生する回数を低減し、消去及び書込みの各動作に必要な各種電源の切替え、すなわち立ち上げ、立ち下げが消去、書込み毎に一回となる。例えば同図においては、メモリブロック２２-１を時間ｔ１から消去し、消去完了後は２２-２、２２-４、２２-８の順で消去し、そして再度メモリブロック２２-２を選択する５つのセクタを対象とする書換えの例である。ここで、ｔ５の時間で再選択されたメモリブロック２２-２を消去するような命令がきたときは、先に時間ｔ２のタイミングで消去されている。すなわち消去に関するフラグビットをみると消去が完了し、かつ書込みに関するフラグビットをみると書込みがこれからであるのでｔ５のタイミングではここの消去を飛ばして２２-１に書き込む。消去命令を受けるセクタはｔ１、ｔ２、ｔ３、ｔ４、ｔ５の５つになるが、実効的にｔ５は飛ばし、書込みは４ヵ所に書込めばよい。なお、ｔ５のタイミングで入力されたデータはメモリブロック２２-２に対応する第１のバッファメモリ２４-２の内容のみを修正することになる。次いで、４つのセクタの書込みに移る。この際はメモリブロック２２-２を図５のように２番目に書込みしても良いし、メモリブロック２２-２を４番目すなわち時間的に図５の最後に書込むよう構成しても良い。以上のタイムシーケンスによって、消去動作では電源の立ち上げ、立ち下げが１回となり、また書込みも１回となるので、図３もしくは図４で示したような消去、書換えの対での動作が繰返し実施される場合に比べて、書換え時間を短縮できる。また、同一セクタに対するデータ修正は、書込み動作に入る以前であればバッファメモリの内容を修正するので容易である。なお、本方法では消去時のセクタが重ならない例で示しているが、上記図３の実施例で示したように消去が複数の不揮発性メモリブロックの活性電流を許容できる範囲であれば、それらのメモリブロックの活性数以下で実施できることは言うまでもない。書込みも同様である。なお同一メモリブロックの異なるセクタの連続消去、書込みでは該当メモリブロックに対して複数のバッファメモリを要するので、メモリブロックと対となる第１のバッファメモリに加えてアドレスレジスタを複数セット準備すれば良い。」
　
　「【００２２】一方、上記実施例がセクタ単位で情報を転送することから、それに対応する形で例えば半導体不揮発性メモリであるフラッシュメモリのメモリブロックのワ−ド線不良もしくはビット線不良を管理して、不良ビットの存在するセクタをマスクしてもよい。（後略） 」
　
　図１には、メモリブロック群５０は、メモリブロック２２−１〜２２−８から構成され、メモリブロック２２−１はセクタ１０２を、メモリブロック２２−２はセクタ１０４，１１０をメモリブロック２２−７はセクタ１０６を、メモリブロック２２−８はセクタ１０８をそれぞれ含むことが示されている。
　
　図３には、メモリブロック２２−１のセクタ１０２の消去動作が完了する前に次のメモリブロック２２−２のセクタ１０４の消去動作が一定時間重畳させるように開始させ、以降これを該当する各セクタについて順次消去する不揮発性メモリの書換え処理方法、が示されている。
　
　図５には、メモリブロック２２−１，２２−２，２２−４，２２−８の５つのセクタを書込む動作とは独立して順次消去する消去方法、が示されている。
　
　以上の記載から、刊行物１には、図３の実施例として次の発明（以下「刊行物１記載発明」という。）が記載されているものと認める。
　「不揮発性メモリセルのアレイがセクタとして構成され、
　各メモリブロック２２−１〜２２−８に対して、読出し動作もしくは消去、書込み等の書換え動作を行う不揮発性メモリであるフラッシュメモリの書換え処理方法であって、
　書換え時の時間ｔの経過に対して、メモリブロック２２−１〜２２−８の各メモリブロック内の各セクタが消去Ｅ、書込みＷの動作状態に推移するタイムシーケンスにおいて、時間ｔ１においてバッファメモリ２４−１の内容が、該当するメモリブロック２２−１のセクタ１０２に対して、まず消去Ｅ、次いで書込みＷと順に制御され、さらにバッファメモリ２４−２と対応するメモリブロック２２−２のセクタ１０４に対しては時間ｔ２とｔ１の差の期間シフトし消去Ｅ、書込みＷが開始され、
　メモリブロック２２−１のセクタ１０２の消去動作が完了する前に次のメモリブロック２２−２のセクタ１０４の消去動作が一定時間重畳させるように開始させ、以降これを該当する各セクタについて順次消去し、
　この書換えの処理方法により、書込み時の複数セクタ同時活性による電流集中を分散低減でき、書換え時間が高速化できる不揮発性メモリであるフラッシュメモリの書換え処理方法。」
　
　また、これに対して、当審における拒絶理由に引用された特開平６−２７５０８３号公報（平成６年９月３０日出願公開、以下、「刊行物２」という。）には、フラッシュメモリに関して、図面と共に以下の記載がなされている。
　
　「【０００１】 
 【産業上の利用分野】本発明は、フラッシュメモリと称される電気的に一括又は部分的に一括消去可能な不揮発性半導体記憶装置（不揮発性メモリ）に関し、特に過剰消去されたメモリセルが生じた場合にも正常な読み出しが行えるように対策を施したフラシュメモリに関する。」
　
　「【００２５】消去時には、ロウデコーダ７によりワード線２Ａ、２Ｂ、２Ｃ、２Ｄはすべて「Ｌ」（０Ｖ程度）にされ、コラムデコーダ８１によりコラムゲート選択線８２Ａは「Ｈ」（１２Ｖ程度）に、それ以外のコラムゲート選択線８２Ｂ、８２Ｃ、８２Ｄは「Ｌ」（０Ｖ程度）にされ、読出接地回路９１と書込電源回路９２は開放状態になり、消去電源回路８５によりバス線３１は１２Ｖ程度にされ、書込接地回路８４とセンスアンプ１０は共に開放状態になるので、ソース選択トランジスタ６Ａ、６　Ｂがオフして共通ソース線４Ａが開放状態になり、コラムゲートトランジスタ８３Ａがオンしてビット線３Ａが１０Ｖ程度になる。すなわち、ビット線３Ａに接続されるメモリセル１ＡＡ、１ＢＡ、１ＣＡ、１ＤＡは、ソースが開放状態に、ドレインに１０Ｖ程度、コントロールゲートに０Ｖ程度が印加されてフローティングゲートの電子が引き抜かれる状態になる。これにより、これらのメモリセルがすべて消去された状態、すなわち「１」が書き込まれた状態になる。」　
　
　以上の記載から、刊行物２には、次の発明（以下「刊行物２記載発明」という。）が記載されているものと認める。 
 「フラッシュメモリセルの消去方法において、フラッシュメモリセルの消去のため、ドレインバイアス電圧を印加する消去方法」
　
　
３．対比
　本願発明と刊行物１記載発明とを対比する。 
　刊行物１記載発明の「不揮発性メモリであるフラッシュメモリの書換え処理方法」は、各メモリブロック２２−１〜２２−８に対して読出し動作もしくは消去、書込み等の書換え動作を制御するから、本願発明の「読み出し、書き込み及び消去が可能なフラッシュメモリセルの処理方法」という点で一致する。
　また、刊行物１記載発明の「不揮発性メモリセルのアレイがセクタとして構成され」るので、本願発明の「フラッシュメモリセルアレイを複数のセクタに分けて」いるとみることができる。
　また、刊行物１記載発明の「不揮発性メモリであるフラッシュメモリの書換え処理方法」では、メモリブロック２２−１〜２２−８の各メモリブロック内の各セクタが消去Ｅ、書込みＷの動作状態に推移するタイムシーケンスにおいて、「時間ｔ１においてバッファメモリ２４−１の内容が、該当するメモリブロック２２−１のセクタ１０２に対して、まず消去Ｅ、次いで書込みＷと順に制御され、さらにバッファメモリ２４−２と対応するメモリブロック２２−２のセクタ１０４に対しては時間ｔ２とｔ１の差の期間シフトし消去Ｅ、書込みＷが開始され、メモリブロック２２−１のセクタ１０２の消去動作が完了する前に次のメモリブロック２２−２のセクタ１０４の消去動作が一定時間重畳させるように開始させ、以降これを該当する各セクタについて順次消去し」ているから、本願発明とは、「フラッシュメモリセルアレイを複数のセクタに分けてセクタ毎に順次消去するにあたって、前記セクタの１つを消去する消去動作が完了する前に次のセクタに消去動作を一定時間重畳させるようにして開始させる」点で一致する。
　
　そうすると、刊行物１記載発明と本願発明との一致点、相違点は、以下のとおりである。 
　
 ［一致点］ 
　「読み出し、書き込み及び消去が可能なフラッシュメモリセルの処理方法において、
　フラッシュメモリセルアレイを複数のセクタに分けてセクタ毎に順次消去をするにあたって、前記セクタの１つを消去する消去動作が完了する前に次のセクタに消去動作を一定時間重畳させるようにして開始させるフラッシュメモリセルの処理方法。」
　
 ［相違点１］ 
　フラッシュメモリの処理方法が、本願発明では、セクタを書き込み動作とは独立したフラッシュメモリの消去方法であるのに対して、刊行物１記載発明では、先ず消去、次いで書き込みと順に制御されるフラッシュメモリの書換え処理方法である点。
　
 ［相違点２］ 
　セクタを消去するために、本願発明では、ドレインバイアス電圧を印加しているのに対して、刊行物１記載発明では、電圧印加について明らかでない点。 
　
　
４．判断
［相違点１］
　刊行物１には図５の実施例について、「なお、本方法では消去時のセクタが重ならない例で示しているが、上記図３の実施例で示したように消去が複数の不揮発性メモリブロックの活性電流を許容できる範囲であれば、それらのメモリブロックの活性数以下で実施できることは言うまでもない。」（第１６段落）と記載されており、図５の実施例のメモリブロック２２−１，２２−２，２２−４，２２−８の５つのセクタを書き込み動作とは独立して順次消去する消去方法において、刊行物１において図３の実施例として記載されている刊行物１記載発明の書換え処理方法におけるセクタの１つを消去する消去動作が完了する前に次のセクタの消去動作を一定時間重畳させるようにして開始させることが示唆されているから、刊行物１記載発明の書換え処理方法を、書き込みとは独立した消去方法とすることは、当業者が容易に想到し得たものである。
　
［相違点２］
　刊行物１記載発明の書換え処理方法において、セクタを消去するために、刊行物２記載発明を用いて、ドレインにドレインバイアス電圧を印加することは、当業者が容易に想到し得たものである。 
　
　したがって、本件発明は、刊行物１記載発明及び刊行物２記載発明から、当業者が容易に想到し得たものである。 
　
　また、本願発明の効果も、刊行物１及び２の記載に基づけば、当業者が普通に想起する範囲内のものである。
　
５．むすび
　したがって、本願発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　
　
　よって、結論のとおり審決する。