【事件の表示】
　平成１０年特許願第５３５５４２号「データ処理装置」拒絶査定不服審判事件〔平成１０年　８月２０日国際公開、ＷＯ９８／３６３５１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．手続の経緯
　本願は、１９９７年２月１７日を国際出願日とする出願であって、平成１５年３月２８日付けで手続補正がなされ、平成１６年１０月２０日付けで拒絶の理由が通知され、それに対して平成１７年１月４日付けで手続補正がなされたものの、同年２月１４日付けで拒絶査定がなされ、これに対し同年３月２３日に審判請求がなされるとともに同年４月２１日付けで手続補正がなされたものである。
　
II．平成１７年４月２１日付け手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１７年４月２１日付け手続補正を却下する。
　
［理由］
１．本件補正
　平成１７年４月２１日付け手続補正（以下、「本件補正」という。）は、平成１７年１月４日付け手続補正により補正された請求項１３（以下、「補正前の請求項１３」という。）を
　
「【請求項１２】プログラムメモリと、
　前記プログラムメモリに記憶される命令を保持する命令キューと、
　レジスタと、
　前記命令キューから読み出された命令を実行する命令実行部と、
　前記命令キューの動作を制御する制御回路とを単一の半導体基板上に具備し、
　前記制御回路は、第１動作モードにおいて、最初のルーチンで前記プログラムメモリから読み出された繰返し実行される一連の命令を前記命令キューに保持し、続くルーチンにおいて前記一連の命令を前記命令キューから繰返し供給し、第２動作モードにおいて、前記命令を前記プログラムメモリから前記実行部に供給するために、前記命令キューを命令プリバッファとして使用し、
　前記第２動作モードから前記第１動作モードへの変更は、前記所定の命令を実行した結果、前記一連の命令の命令数が前記命令キューの数より少ないことを検出した場合に行われることを特徴とするデータ処理装置。」
　
　と補正し、請求項１２（以下、「補正後の請求項１２」という。）とする補正（以下、「補正後の請求項１２に係る補正」という。）を含むものである。
　
２．判断
　補正後の請求項１２に係る補正は、「所定の命令を実行」する時期が、補正前の請求項１３においては「前記一連の命令の実行前」であると限定されていたのを、補正後の請求項１２において、何ら限定のない時期とする補正である。そうすると、補正後の請求項１２に係る補正は、補正前の請求項１３について、請求項に記載した発明を特定するために必要な事項を限定するものではないから、特許法第１７条の２第４項第２号に規定された特許請求の範囲の減縮を目的とするものに該当しない。
　また、補正後の請求項１２に係る補正は、請求項を削除するものではなく、誤記を訂正するものでもなく、拒絶の理由についてする明りょうでない記載を釈明するものでもないから、特許法第１７条の２第４項第１号、第３号、第４号の何れにも該当しない。
　
３．むすび
　したがって、上記補正後の請求項１２に係る補正を含む本件補正は、特許法第１７条の２第４項の規定に違反するものであるから、特許法第１５９条第１項の規定において読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　
III．本願発明について
　平成１７年４月２１日付けの手続補正は上記のとおり却下されたので、本願の請求項１−２０に係る発明は、同年１月４日付け手続補正によって補正された特許請求の範囲の請求項１−２０に記載されたとおりのものであるところ、請求項１３に係る発明（以下、「本願発明」という。）は、次のとおりのものである。
　
「プログラムメモリと、
　前記プログラムメモリに記憶される命令を保持する命令キューと、
　レジスタと、
　前記命令キューから読み出された命令を実行する命令実行部と、
　前記命令キューの動作を制御する制御回路とを単一の半導体基板上に具備し、
　前記制御回路は、第１動作モードにおいて、最初のルーチンで前記プログラムメモリから読み出された繰返し実行される一連の命令を前記命令キューに保持し、続くルーチンにおいて前記一連の命令を前記命令キューから繰返し供給し、第２動作モードにおいて、前記命令を前記プログラムメモリから前記実行部に供給するために、前記命令キューを命令プリバッファとして使用し、
　前記第２動作モードから前記第１動作モードへの変更は、前記一連の命令の実行前に所定の命令を実行した結果、所定の条件となったことを検出して行われることを特徴とするデータ処理装置。」
　
IV．引用文献
　引用文献１．特開昭５８−９０２４４号公報
　引用文献２．ＴＭＳ３２０Ｃ３ｘ　ユーザーズ・マニュアル　ディジタル・シグナル・プロセッサ、第３版、日本テキサス・インスツルメンツ株式会社、１９９４年４月、ｐ．１−１〜１−３，６−２〜６−５
　引用文献３．特開平４−２５１３３２号公報
　引用文献４．特開平８−６３３５５号公報
　
　引用文献１は原査定の拒絶の理由に引用された文献であり、引用文献２−４は、当業者の周知技術を示すために当審において新たに引用した文献である。
　
（１）引用文献１には、図面と共に次の事項が記載されている。
　
Ａ．「本発明は、命令バッファを用いたブランチ命令の分岐先命令の読み出しに係り、特に数命令の命令を繰り返し実行する、いわゆる命令ループの小規模なものに好適なデータ処理装置に関する。
・・・（中略）・・・
　小規模な命令ループにおいて、既に命令バッファに取り込んだ命令を直接読出し、バッファメモリからの命令読出し時間を短縮するために、特定のブランチ命令で命令ループを仮定し、命令ループが命令バッファに入り得るか否かの検出回路を設け、命令バッファ内でループ可能ならば余分な命令読出しを禁止し、ループに含まれる命令全体がループ処理中命令バッファ内に保存できる方式とした。」（１頁右欄１行−２頁左上欄８行）
　
Ｂ．「以下、本発明の一実施例を図により説明する。１はバッファメモリである。このバッファメモリ１は、主記憶装置より小容量で高速であり、プログラムの命令が主記憶装置の写しとして格納される。
　この実施例では、主記憶装置の命令は、すべてバッファメモリ１内にあるものとし、命令長は１６ビット又は３２ビットの２種とする。
　バッファメモリ１からの命令の読み出し幅は６４ビットである。２は命令バッファである。命令バッファ２は６４ビットのレジスタ４個で構成する。命令バッファ２は主記憶装置上で連続した命令データを２５６ビットまで保持することができる。
　命令読出しは命令読出アドレスレジスタ６によりアドレスされた６４ビットをバッファメモリから命令バッファ２へ取り込むことにより行う。
　ブランチ命令以外の命令は、主記憶上で連続した命令を順次実行するので１回の命令読出しが終り命令バッファにまだ空きがあれば命令読出しアドレスレジスタ６の内容は加算器２１により＋１し、次の命令読出しアドレスとして命令読出しを要求する。」（２頁左上欄９行−右上欄１１行）
　　
Ｃ．「命令切出し回路３は命令バッファ２より所望の命令を左づめにして命令レジスタ４へ転送する。命令レジスタ４は切り出された命令を取り込み、命令の処理を開始する。
　命令切出しレジスタ７は、命令レジスタ４へ切出した命令の命令バッファ２内のアドレスを保持する。命令レジスタ４に入った命令よりデコーダ５はその命令長をデコードし、加算器８へ入力する。加算器８は命令切出しレジスタの内容と命令長を加え、次の命令切出しの先頭アドレスを出力する。
　以上説明したように、命令読出しは通常、順次アドレスされ、命令バッファ２、命令レジスタ４へと転送を行うが、ブランチ命令で分岐条件が成立すると命令読出し順序が乱れることになる。」（２頁右上欄１２行−左下欄７行）
　
Ｄ．「ここで、本発明の対象とする命令ループを仮定するタイプのブランチ命令（以下ループ命令と呼ぶ）の処理について述べる。
　命令カウンタ９は命令レジスタ４に取り込んでいる命令のアドレスを通常示している。
　ループ命令が命令レジスタ４に取り込まれると、その分岐先アドレスをアドレス計算回路１１で計算し、アドレス線１０を介しループ検出回路１５に入力するとともに、ループ命令自身のアドレスもアドレス線２０を介し入力する。ループ検出回路１５では、入力した２つのアドレスを比較し、命令ループ全体が、命令バッファ２に入り得るか否かのテストを行う。
　このテストで命令バッファ２内でループ可能であれば、ループ命令処理中を示すフリップフロップＬ１２を１とし、フリップフロップＬ１２が０ならばループ命令準備中を示すフリップフロップＰ１３を１とする。」（２頁左下欄８行−右下欄５行）
　
Ｅ．「フリップフロップＬ１２が１となっている間命令カウンタ９の更新を禁止しループ命令アドレスを保持する。
　分岐先アドレスレジスタ１４は、フリップフロップＬ１２が０で、ループ命令が命令レジスタ４に入った後、その分岐先アドレスを入力し、フリップフロップＬ１２が１となっている間その分岐先アドレスを保持する。
　フリップフロップＬ１２が１となると分岐先命令からループ命令までの命令読出しのみを行ないループ命令以降の命令読出しは禁止する。
　ループ命令準備中に読出し要求した命令が、全部命令バッファ２に読出された時、フリップフロップＰ１３を０とし、ループ命令の準備は完了する。」（２頁右下欄６行−２０行）
　
Ｆ．「分岐検出回路１６では、アドレス線１９を介して入力する命令切出しアドレスとループ命令の命令アドレスを保持している命令カウンタ９の内容とを常時比較しており、それらが一致するとループ命令が命令レジスタ４へ取り込まれたと仮定し、命令切出しレジスタ７へ分岐先命令アドレスレジスタ１４より分岐先命令の切出アドレスを入力する。次のサイクルでは、加算器８は＋０を行ない、分岐先命令が命令バッファより切出される。
　以下、同様にループ命令の分岐条件が不成立となるまで分岐を続ける。」（２頁右下欄２０行−３頁左上欄１１行）
　
Ｇ．「ループ命令が実行され分岐条件が不成立となると、フリップフロップＬ１２、フリップフロップＰ１３を共に０とし、ループ命令の次に実行することを仮定していた分岐先命令以降の命令処理を無効化する。
　命令読出しアドレスレジスタ６はループ命令を含む６４ビットの命令読出しの後加算器２１により＋１され、次に読出すべき６４ビットを示しており、このアドレスを用いて命令読出しを開始し、通常の動作へ戻る。」（３頁左上欄１１行−２０行）
　
（ａ）上記Ａの記載からみて、引用文献１には、データ処理装置の発明が記載されている。
　
（ｂ）上記Ｂの記載からみて、データ処理装置は、命令長が１６ビット又は３２ビットの２種であるプログラムの命令が主記憶装置の写しとして格納され、主記憶装置の命令はすべてその内にあるものとされるバッファメモリ１と、バッファメモリ１からの命令の読み出し幅が６４ビットであり、６４ビットのレジスタ４個で構成され、主記憶装置上で連続した命令データを２５６ビットまで保持する命令バッファ２とを備えている。
　命令バッファ２が６４ビットのレジスタ４個で構成され、バッファメモリ１からの命令の読み出し幅が６４ビットであることから、データ処理装置は、バッファメモリ１からの命令を、命令バッファ２の４個のレジスタのうち何れのレジスタに読み出すか制御する回路を備えている。
　
（ｃ）上記Ｃの記載からみて、データ処理装置は、命令バッファ２から切り出された命令を取り込む命令レジスタ４と、命令レジスタ４の命令を処理する手段を有している。
　また、データ処理装置は、命令バッファ２より所望の命令を左づめにして命令レジスタ４へ転送する命令切出し回路３と、命令レジスタ４へ切出した命令の命令バッファ２内のアドレスを保持する命令切出しレジスタ７と、命令切出しレジスタの内容と命令長を加え、次の命令切出しの先頭アドレスを出力する加算器８とを備えている。
　上記Ｂ，Ｃの記載からみて、データ処理装置において、命令読出しは通常、バッファメモリ１にて順次アドレスされた６４ビットを命令バッファ２へ取り込み、命令バッファ２より１６ビット又は３２ビットの所望の命令を左づめにして命令レジスタ４へ切出して転送することで行われる。
　
（ｄ）上記Ｄの記載からみて、データ処理装置は、命令レジスタ４に取り込んでいる命令のアドレスを通常示している命令カウンタ９と、ループ命令が命令レジスタ４に取り込まれると、アドレス計算回路１１で計算したループ命令の分岐先アドレスと、ループ命令自身のアドレスとを入力して比較し、命令ループ全体が、命令バッファ２に入り得るか否かのテストを行うループ検出回路１５を備えている。ループ命令自身のアドレスはアドレス線２０を介して入力され、図を参照すれば、アドレス線２０が命令カウンタ９に接続されているから、命令カウンタ９に示されたループ命令自身のアドレスが、ループ検出回路１５に入力される。
　また、データ処理装置において、命令ループを仮定するタイプのブランチ命令であるループ命令の処理として、ループ検出回路１５のテストで命令バッファ２内でループ可能であれば、ループ命令処理中を示すフリップフロップＬ１２を１とし、フリップフロップＬ１２が０ならばループ命令準備中を示すフリップフロップＰ１３を１とすることが行われる。
　
（ｅ）上記Ｅの記載からみて、データ処理装置は、ループ命令の分岐先アドレスを保持する分岐先アドレスレジスタ１４を備えている。図を参照すれば、アドレス計算回路１１と分岐先アドレスレジスタ１４とが接続されていることから、上記Ｄに記載された、ループ検出回路１５に入力される、アドレス計算回路１１で計算したループ命令の分岐先アドレスが、分岐先アドレスレジスタに入力されて保持される。
　また、データ処理装置において、ループ命令の処理として、フリップフロップＬ１２が１となっている間、命令カウンタ９の更新を禁止してループ命令アドレスを保持し、分岐先アドレスレジスタ１４はループ命令の分岐先アドレスを保持し、分岐先命令からループ命令までバッファメモリ１から命令バッファ２への命令読出しのみを行ない、ループ命令以降のバッファメモリ１から命令バッファ２への命令読出しは禁止し、ループ命令準備中に読出し要求した命令が、全部バッファメモリ１から命令バッファ２に読出された時、フリップフロップＰ１３を０とし、ループ命令の準備を完了することが行われる。
　
（ｆ）上記Ｆの記載からみて、データ処理装置は、命令切出しアドレスレジスタ７から入力する命令切出しアドレスと、ループ命令の命令アドレスを保持している命令カウンタ９の内容とを、常時比較している分岐検出回路１６を備えている。
　また、データ処理装置において、ループ命令の処理として、分岐検出回路で比較している、命令切出しアドレスとループ命令の命令アドレスとが一致すると、ループ命令が命令レジスタ４へ取り込まれたと仮定し、命令切出しレジスタ７へ分岐先命令アドレスレジスタ１４より分岐先命令の切出アドレスを入力し、次のサイクルでは、加算器８は＋０を行ない、分岐先命令を命令バッファ２より命令切出し回路３にて切出すことが行われる。
　
（ｇ）上記Ｇの記載からみて、データ処理装置において、ループ命令の分岐条件が不成立となるまで分岐を続け、ループ命令が実行され分岐条件が不成立となると、フリップフロップＬ１２、フリップフロップＰ１３を共に０とし、ループ命令の次に実行することを仮定していた分岐先命令以降の命令処理を無効化し、バッファメモリ１から命令バッファ２への命令読出しを開始し、通常の動作へ戻ることが行われる。
　
　してみると、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
　
「命令長が１６ビット又は３２ビットの２種であるプログラムの命令が主記憶装置の写しとして格納され、主記憶装置の命令はすべてその内にあるものとされるバッファメモリ１と、
　バッファメモリからの命令の読み出し幅が６４ビットであり、６４ビットのレジスタ４個で構成され、主記憶装置上で連続した命令データを２５６ビットまで保持する命令バッファ２と、
　バッファメモリ１からの命令を、命令バッファ２の４個のレジスタのうち何れのレジスタに読み出すか制御する回路と、
　命令バッファ２から切り出された命令を取り込む命令レジスタ４と、
　命令レジスタ４の命令を処理する手段と、
　命令バッファ２より所望の命令を左づめにして命令レジスタ４へ転送する命令切出し回路３と、
　命令レジスタ４へ切出した命令の命令バッファ２内のアドレスを保持する命令切出しレジスタ７と、
　命令切出しレジスタの内容と命令長を加え、次の命令切出しの先頭アドレスを出力する加算器８と、
　命令レジスタ４に取り込んでいる命令のアドレスを通常示している命令カウンタ９と、
　アドレス計算回路１１で計算したループ命令の分岐先アドレスを保持する分岐先アドレスレジスタ１４と、
　ループ命令が命令レジスタ４に取り込まれると、前記アドレス計算回路１１で計算したループ命令の分岐先アドレスと、命令カウンタ９に保持されたループ命令自身のアドレスとを入力して比較し、命令ループ全体が、命令バッファ２に入り得るか否かのテストを行うループ検出回路１５と
　命令切出しアドレスレジスタ７から入力する命令切出しアドレスと、ループ命令の命令アドレスを保持している命令カウンタ９の内容とを、常時比較している分岐検出回路１６とを備え、
　命令読出しは通常、バッファメモリ１にて順次アドレスされた６４ビットを命令バッファ２へ取り込み、命令バッファ２より１６ビット又は３２ビットの所望の命令を左づめにして命令レジスタ４へと転送することで行い、
　命令ループを仮定するタイプのブランチ命令であるループ命令の処理では、
　ループ検出回路１５のテストで命令バッファ２内でループ可能であれば、ループ命令処理中を示すフリップフロップＬ１２を１とし、フリップフロップＬ１２が０ならばループ命令準備中を示すフリップフロップＰ１３を１とし、
　フリップフロップＬ１２が１となっている間、命令カウンタ９の更新を禁止してループ命令アドレスを保持し、分岐先アドレスレジスタ１４はループ命令の分岐先アドレスを保持し、分岐先命令からループ命令までバッファメモリ１から命令バッファ２への命令読出しのみを行ない、ループ命令以降のバッファメモリ１から命令バッファ２への命令読出しは禁止し、
　ループ命令準備中に読出し要求した命令が、全部バッファメモリ１から命令バッファ２に読出された時、フリップフロップＰ１３を０とし、ループ命令の準備を完了し、
　分岐検出回路で比較している、命令切出しアドレスとループ命令の命令アドレスとが一致すると、ループ命令が命令レジスタ４へ取り込まれたと仮定し、命令切出しレジスタ７へ分岐先命令アドレスレジスタ１４より分岐先命令の切出アドレスを入力し、次のサイクルでは、加算器８は＋０を行ない、分岐先命令が命令バッファ２より命令切出し回路３にて切出され、
　ループ命令の分岐条件が不成立となるまで分岐を続け、
　ループ命令が実行され分岐条件が不成立となると、フリップフロップＬ１２、フリップフロップＰ１３を共に０とし、ループ命令の次に実行することを仮定していた分岐先命令以降の命令処理を無効化し、
　バッファメモリ１から命令バッファ２への命令読出しを開始し、通常の動作へ戻る
データ処理装置」
　
（２）引用文献２の１−１頁２〜３行に「ＴＭＳ３２０Ｃ３ｘ（第三世代）ディジタル・シグナル・プロセッサ（ＤＳＰ）は、ワン・チップのディジタル信号処理装置であるＴＭＳ３２０ファミリーに属する、高性能のＣＭＯＳ　３２ビットのデバイスです。」と記載されているように、データ処理装置をワン・チップすなわち「単一の半導体基板上」に実現することは、本件出願前に周知の技術である。
　
（３）引用文献２における６−２頁６〜８行の「ＴＭＳ３２０Ｃ３ｘにはオーバーヘッドなしのループ演算の実現をサポートする、２つの命令が用意されています。すなわち、ＲＰＴＢ（ブロック・コードのリピート）とＲＰＴＳ（単一命令のリピート）です。ＲＰＴＢは、一つのブロックのコードを、指定の回数だけ繰り返すことができます。」との記載、６−４頁下から３行〜最下行の「ＲＰＴＢおよびＲＰＴＳは、４サイクル命令です。しかし、これらの４サイクルのオーバーヘッドは、そのループを最初に通る際に限られます。例７−１ではＳＴＬＯＯＰからＥＮＤＬＯＰのコードブロックが、１６回繰り返されます。」との記載、及び、６−５頁１〜８行の「例６−１　ＲＰＴＢオペレーション」に、ＲＰＴＢ命令がＳＴＬＯＯＰからＥＮＤＬＯＰのコードブロックに先立って記載されていることからみて、引用文献２には、ＴＭＳ３２０Ｃ３ｘすなわちデータ処理装置において、コードブロックを指定の回数繰り返すことを指示するＲＰＴＢ命令を先に実行し、コードブロックの繰り返しを後に実行することが開示されている。
　
　引用文献３における第１５，１６，２１，２３，２８〜３０段落の記載からみて、引用文献３には、演算処理装置において、ループ処理の開始命令を先に実行し、ループ処理する複数のプログラム命令を後に実行することが開示されている。
　
　引用文献４における第２５，２６，６７〜７７段落の記載からみて、引用文献４には、プログラム制御装置において、ループブロックを指示するループ命令を先に実行し、ループブロックの命令を後に実行することが開示されている。
　
　これら引用文献２，３，４に開示されているように、データ処理装置において、一連の命令をループ処理することを指示するループ命令を先に実行し、ループ処理する一連の命令を後に実行することは、本件出願前に周知の技術である。
　
IV．対比
　本願発明と引用発明とを対比する。
　
　引用発明における「バッファメモリ１」は、「プログラムの命令が主記憶装置の写しとして格納され、主記憶装置の命令は、すべてバッファメモリ１内にあるものとされる」ことから、本願発明における「プログラムメモリ」に相当する。
　
　引用発明における「命令バッファ２」は、「主記憶装置上で連続した命令データを２５６ビットまで保持する」ものであり、「命令読出しは通常、バッファメモリ１にて順次アドレスされた６４ビットを命令バッファ２へ取り込み、命令バッファ２より１６ビット又は３２ビットの所望の命令を左づめにして命令レジスタ４へと転送することで行」うことから、プログラムメモリから順次読み出される連続した命令データを、連続した順序で保持し、その連続した順序で命令レジスタへと転送するキューであるので、本願発明における「命令キュー」に相当する。
　
　引用発明における「命令カウンタ９」は、「命令レジスタ４に取り込んでいる命令のアドレスを通常示している」と共に、ループ処理において「更新を禁止してループ命令アドレスを保持」するから、命令のアドレスを保持するレジスタであり、「分岐先アドレスレジスタ１４」は、分岐先アドレスを保持するレジスタであるから、これら「命令カウンタ９」及び「分岐先アドレスレジスタ１４」は、本願発明における「レジスタ」に相当する。
　
　引用発明における「命令バッファ２から切り出された命令を取り込む命令レジスタ４」及び「命令レジスタ４の命令を処理する手段」は、命令キューから読み出された命令を実行するものであるから、本願発明における「命令実行部」に相当する。
　
　引用発明における「バッファメモリ１からの命令を、命令バッファ２の４個のレジスタのうち何れのレジスタに読み出すか、制御する回路」は、プログラムメモリから命令キューへの命令読み出しにあたって命令キューの動作を制御する回路であり、「命令切出し回路３」、「命令切出しレジスタ７」及び「加算器８」は、命令キューから命令レジスタへの命令切出しにあたって命令キューの動作を制御する回路であるから、これら「バッファメモリ１からの命令を、命令バッファ２の４個のレジスタのうち何れのレジスタに読み出すか制御する回路」、「命令切出し回路３」、「命令切出しレジスタ７」及び「加算器８」は、本願発明における「制御回路」に相当する。
　
　引用発明において、「命令読出しは通常、バッファメモリ１にて順次アドレスされた６４ビットを命令バッファ２へ取り込み、命令バッファ２より１６ビット又は３２ビットの所望の命令を左づめにして命令レジスタ４へと転送することで行」うことは、「命令バッファ２」が「主記憶装置上で連続した命令データを２５６ビットまで保持する」ことを考慮すれば、命令キューの動作を制御する制御回路が、通常において、命令をプログラムメモリから命令実行部へ転送するため、命令キューを、実行命令より先の命令を読み出して保持しておく命令プリバッファとして使用していることであるから、引用発明の「通常」は、本願発明の「第２動作モード」に相当し、引用発明において「命令読出しは通常、バッファメモリ１にて順次アドレスされた６４ビットを命令バッファ２へ取り込み、命令バッファ２より１６ビット又は３２ビットの所望の命令を左づめにして命令レジスタ４へと転送することで行」うことは、本願発明において、「前記制御回路」が「第２動作モードにおいて、前記命令を前記プログラムメモリから前記実行部に供給するために、前記命令キューを命令プリバッファとして使用し」ていることに相当する。
　
　引用発明において、「ループ検出回路１５のテストで命令バッファ２内でループ可能であれば、ループ命令処理中を示すフリップフロップＬ１２を１とし」ていることは、「ループ検出回路１５」が「ループ命令が命令レジスタ４に取り込まれると・・・（中略）・・・命令ループ全体が、命令バッファ２に入り得るか否かのテストを行う」ものであることから、所定の命令であるループ命令を命令レジスタ４に取り込んで実行した結果、命令バッファ２内でループ可能であるという所定の条件となったことを検出して、フリップフロップＬ１２を０から１とし、ループ命令処理中以外の通常からループ命令処理中への変更をすることであるので、引用発明の「ループ命令処理中」は、本願発明の「第１動作モード」に相当し、引用発明において「ループ検出回路１５のテストで命令バッファ２内でループ可能であれば、ループ命令処理中を示すフリップフロップＬ１２を１とし」ていることは、本願発明において「前記第２動作モードから前記第１動作モードへの変更は、前記一連の命令の実行前に所定の命令を実行した結果、所定の条件となったことを検出して行われる」ことに、「前記一連の命令の実行前に」を除いて、対応する。
　
　引用発明において、命令ループを仮定するタイプのブランチ命令であるループ命令の処理として、「ループ検出回路１５のテストで命令バッファ２内でループ可能であれば、ループ命令処理中を示すフリップフロップＬ１２を１とし、ループ命令準備中を示すフリップフロップＰ１３を１とし・・・（中略）・・・分岐先命令からループ命令までバッファメモリ１から命令バッファ２への命令読出しのみを行ない・・・（中略）・・・ループ命令準備中に読出し要求した命令が、全部バッファメモリ１から命令バッファ２に読出された時、フリップフロップＰ１３を０とし、ループ命令の準備を完了」することは、命令キューの動作を制御する制御回路が、フリップフロップＬ１２を１とした、ループ命令処理中において、プログラムメモリから命令キューへの命令読出し動作を制御して、所定のルーチンであるループ命令準備中において、プログラムメモリから読み出した分岐先命令からループ命令までの命令を命令キューに保持させることであるから、本願発明において「前記制御回路は、第１動作モードにおいて、最初のルーチンで前記プログラムメモリから読み出された繰返し実行される一連の命令を前記命令キューに保持し」ていることと、前記制御回路が、第１動作モードにおいて、所定のルーチンで前記プログラムメモリから読み出された繰返し実行される一連の命令を前記命令キューに保持する点で、一致する。
　
　引用発明において、「分岐検出回路で比較している、命令切出しアドレスとループ命令の命令アドレスとが一致すると、ループ命令が命令レジスタ４へ取り込まれたと仮定し、命令切出しレジスタ７へ分岐先命令アドレスレジスタ１４より分岐先命令の切出アドレスを入力し、次のサイクルでは、加算器８は＋０を行ない、分岐先命令が命令バッファ２より命令切出し回路３にて切出され、ループ命令の分岐条件が不成立となるまで分岐を続け」ることは、命令キューの動作を制御する制御回路が、フリップフロップＬ１２を１とした、ループ命令処理中において、命令キューの命令レジスタへの命令切出し動作を制御することで、ループの２回目の繰り返し以後、命令キューに保持された分岐先命令からループ命令までの命令を、繰り返し命令レジスタへ切り出すことであるから、本願発明において「前記制御回路は、第１動作モードにおいて、・・・（中略）・・・続くルーチンにおいて前記一連の命令を前記命令キューから繰返し供給」することと、前記制御回路が、第１動作モードにおいて、所定のルーチンに続くルーチンにおいて前記一連の命令を前記命令キューから繰返し供給する点で、一致する。
　
　以上で検討したことから、本願発明と引用発明とは、以下に挙げる一致点で一致し、相違点１−３で相違している。
　
（一致点）
　プログラムメモリと、
　前記プログラムメモリに記憶される命令を保持する命令キューと、
　レジスタと、
　前記命令キューから読み出された命令を実行する命令実行部と、
　前記命令キューの動作を制御する制御回路とを具備し、
　前記制御回路は、第１動作モードにおいて、所定のルーチンで前記プログラムメモリから読み出された繰返し実行される一連の命令を前記命令キューに保持し、続くルーチンにおいて前記一連の命令を前記命令キューから繰返し供給し、第２動作モードにおいて、前記命令を前記プログラムメモリから前記実行部に供給するために、前記命令キューを命令プリバッファとして使用し、
　前記第２動作モードから前記第１動作モードへの変更は、所定の命令を実行した結果、所定の条件となったことを検出して行われることを特徴とするデータ処理装置。
　
（相違点１）
　本願発明のデータ処理装置は、プログラムメモリ、命令キュー、レジスタ、命令実行部、制御回路を「単一の半導体基板上」に具備しているのに対して、引用発明のデータ処理装置は、それらを具備しているものの、「単一の半導体基板上」に具備しているか否か不明である点。
　
（相違点２）
　前記第２動作モードから第１動作モードへの変更が、本願発明においては、「前記一連の命令の実行前に」所定の命令を実行した結果、所定の条件を検出して行われるのに対して、引用発明においては、所定の命令を実行した結果、所定の条件を検出して行われるものの、所定の命令を「前記一連の命令の実行前に」実行するものではない点。
　
（相違点３）
　制御回路が、第１動作モードにおいて、プログラムメモリから読み出された繰り返し実行される一連の命令を命令キューに保持することを、本願発明は「最初のルーチン」で行うのに対して、引用発明は「最初のルーチン」で行うものではない点。
　
Ｖ．判断
（相違点１）について
　上記IV．の（２）に記載したように、データ処理装置を「単一の半導体基板上」に実現することは、本件出願前に周知の技術であり、この周知技術を引用発明のデータ処理装置に適用して、プログラムメモリ、命令キュー、レジスタ、命令実行部、制御回路を「単一の半導体基板上」に具備したものとなすことは、当業者にとって格別困難なことではない。
　
（相違点２，３）について
　上記IV．の（３）に記載したように、データ処理装置において、一連の命令をループ処理することを指示するループ命令を先に実行し、ループ処理する一連の命令を後に実行することは、本件出願前に周知の技術である。
　引用発明において、所定の命令であるループ命令を、この周知技術の如く、ループ処理する「前記一連の命令の実行前に」実行する命令とすると共に、この場合、ループ命令が一連の命令より先に実行されることから、ループ命令実行時にループ検出回路１５が行うテストについても、ループ処理する一連の命令より先に行い、テストの結果、制御回路が、一連の命令の最初の実行時である「最初のルーチン」で、一連の命令を命令キューに保持するように構成することは、当業者にとって格別困難なことではない。
　
　そして、本願発明の構成によってもたらされる効果も、引用発明及び周知技術から当業者であれば容易に予測することができる程度のものであって、格別のものとはいえない。
　
　したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　
VI．むすび
　以上のとおり、本願の請求項１３に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　したがって、その余の請求項について検討するまでもなく、本願は、拒絶すべきものである。
　よって、結論のとおり審決する。