【事件の表示】
　平成　７年特許願第３０６１５１号「画面表示装置」拒絶査定不服審判事件〔平成　８年　８月３０日出願公開、特開平　８−２２３４９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　経緯
１．手続
　本願は、平成７年１１月２４日（優先権主張　平成６年１２月１２日）の出願である。
　本件は、本願についてされた拒絶査定（平成１７年１２月７日付け）を不服とする平成１８年１月１２日付けで請求された拒絶査定不服審判であり、請求後、手続補正書（平成１８年２月１０日付け、明細書又は図面について請求の日から３０日以内にする補正）が提出された。
　
２．査定
　原査定の理由は概略、下記のとおりである。
　　　記（原査定の理由）
　この出願の請求項１〜５に係る発明は、その出願前日本国内において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　記
　引用例１：特開平６−２０８３６２号公報
　引用例２：特開平５−３１６４４５号公報
　引用例３：特開昭６２−１５０２８８号公報
　引用例４：特開平６−１４２６７号公報
　
　
第２　平成１８年２月１０日付け手続補正書による補正の却下の決定
　
　平成１８年２月１０日付け手続補正書による補正について次のとおり決定する。
　
［結論］
　平成１８年２月１０日付け手続補正書による補正を却下する。
　
［理由］
１．補正の内容
　平成１８年２月１０日付け手続補正書による補正（以下、「本件補正」という。）は、特許請求の範囲についてする以下の補正を含む。
（１）請求項３〜５を削除する補正
（２）
補正前請求項１
「【請求項１】
　表示画面の任意の画素を始点として所定の画素数毎に文字又は図形の表示要求信号を出力する表示要求信号発生器と、前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する記憶回路と、該コードを受けて、予め記憶している文字又は図形の画素データを出力するメモリと、前記画素データを一時保持した後、水平同期信号に同期して出力する保持回路と、前記文字又は図形を前記表示画面の所定画素に表示すべく、水平同期信号に同期して、前記保持回路が出力した前記画素データを前記表示画面の表示信号とするミキシング回路とを備え、前記表示画面に前記文字又は図形を表示する画面表示装置において、
　前記保持回路を複数個有し、前記記憶回路は、複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受けて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを時分割に出力し、前記メモリは、複数の前記コードにそれぞれ対応する複数の画素データを複数個の前記保持回路のそれぞれへ出力し、前記ミキシング回路は、複数個の前記保持回路のそれぞれから出力される画素データを表示信号として、前記表示画面に複数個の前記保持回路のそれぞれに対応する文字又は図形を表示すべくなしてあることを特徴とする画面表示装置。」
を、
補正後請求項１
「【請求項１】
　表示画面の任意の画素を始点として所定の画素数毎に文字又は図形の表示要求信号を出力する表示要求信号発生器と、前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する記憶回路と、該コードを受けて、予め記憶している文字又は図形の画素データを出力するメモリと、前記画素データを一時保持した後、水平同期信号に同期して出力する保持回路と、前記文字又は図形を前記表示画面の所定画素に表示すべく、水平同期信号に同期して、前記保持回路が出力した前記画素データを前記表示画面の表示信号とするミキシング回路とを備え、前記表示画面に前記文字又は図形を表示する画面表示装置において、
　前記保持回路を複数個有し、前記記憶回路は、複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受け、該表示要求信号に含まれ前記コードを読み出す為の各アドレスが時分割に与えられて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを時分割に出力し、前記メモリは、複数の前記コードにそれぞれ対応する複数の画素データを複数個の前記保持回路のそれぞれへ出力し、前記ミキシング回路は、複数個の前記保持回路のそれぞれから出力される画素データを表示信号として、前記表示画面に複数個の前記保持回路のそれぞれに対応する文字又は図形を表示すべくなしてあることを特徴とする画面表示装置。」
に変更する補正。
　
２．本件補正の適合性
（１）補正の範囲（平成１８年改正前特許法第１７条の２第３項）
　請求項１における「記憶回路」について「該表示要求信号に含まれ前記コードを読み出す為の各アドレスが時分割に与えられて」を追加記載する補正は、願書に最初に添付した明細書の段落【００２３】の「ＲＡＭ３には、ＭＰＵ８によって任意に設定された２表示領域分の文字コードが記憶されており、
表示要求信号によって
順次
読み出され
　
（２）補正の目的（平成１８年改正前特許法第１７条の２第４項第１号〜第４号）
（２−１）
　請求項３〜５を削除する補正は、平成１８年改正前特許法第１７条の２第４項第１号で規定する請求項の削除を目的とする補正に該当する。
　
（２−２）
　上記「該表示要求信号に含まれ前記コードを読み出す為の各アドレスが時分割に与えられて」を追加記載する補正は、補正前請求項１に記載した発明を特定する為に必要な事項である「前記記憶回路は、複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受けて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを時分割に出力し」とする「記憶回路」について、その出力動作のさせ方を限定するものであり、その補正の前後を通じて、産業上の利用分野、及び、解決しようとする課題は同一であるから、当該補正は、平成１８年改正前特許法第１７条の２第４項第２号で規定する特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件補正後の請求項１に記載される発明が、特許出願の際独立して特許を受けることができるものであるか（平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下検討する。
　
３．独立特許要件
（１）補正後発明
　本件補正後の請求項１に記載される発明（以下、「補正後発明」という。）は、下記のとおりである。
　　　記（補正後発明）
「表示画面の任意の画素を始点として所定の画素数毎に文字又は図形の表示要求信号を出力する表示要求信号発生器と、前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する記憶回路と、該コードを受けて、予め記憶している文字又は図形の画素データを出力するメモリと、前記画素データを一時保持した後、水平同期信号に同期して出力する保持回路と、前記文字又は図形を前記表示画面の所定画素に表示すべく、水平同期信号に同期して、前記保持回路が出力した前記画素データを前記表示画面の表示信号とするミキシング回路とを備え、前記表示画面に前記文字又は図形を表示する画面表示装置において、
　前記保持回路を複数個有し、前記記憶回路は、複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受け、該表示要求信号に含まれ前記コードを読み出す為の各アドレスが時分割に与えられて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを時分割に出力し、前記メモリは、複数の前記コードにそれぞれ対応する複数の画素データを複数個の前記保持回路のそれぞれへ出力し、前記ミキシング回路は、複数個の前記保持回路のそれぞれから出力される画素データを表示信号として、前記表示画面に複数個の前記保持回路のそれぞれに対応する文字又は図形を表示すべくなしてあることを特徴とする画面表示装置。」
　
（２）引用例
　原査定の拒絶の理由に引用された特開平６−２０８３６２号公報（以下、「引用例１」という。）には、「画面表示装置」（発明の名称）に関して、図面と共に以下の記載がある。
　
《特許請求の範囲》
（ア）
「【請求項１】
　画面に表示すべきブロック夫々のパターン表示をするのに必要な情報を夫々記憶し、出力する複数の第１の記憶回路と、キャラクタドットデータを記憶し、前記各第１の記憶回路から入力された情報に基づき、これを出力する第２の記憶回路と、前記各第１の記憶回路からのデータを選択的に第２の記憶回路及び出力回路へ出力させる切換回路とを備えることを特徴とする画面表示装置。」
　
《産業上の利用分野》
（イ）
「【０００１】
【産業上の利用分野】本発明はＣＲＴ管等のディスプレイ装置に文字，記号，パターン等を表示させるための画面表示装置に関する。」
　
《従来の技術》
（ウ）
「【０００２】
【従来の技術】図６はテレビジョンの画面に、チャンネルの数字，種々の動作を表す文字，記号等をパターン表示させるのに用いられるワンチップマイクロコンピュータに内蔵されている従来の画面表示装置の構成を示すシステムブロック図であり、図中１は表示位置制御回路、２は出力回路、３はデータバスを示している。」
（エ）
「【０００７】
　即ち、まず表示制御回路１１から水平同期信号ＨＳＹＮＣをインクリメントした値を表示用データＲＡＭ９に与える。表示用データＲＡＭ９はこれに従ってデータバス３を通じて入力されたデータのうち文字コードデータを表示順にキャラクタＲＯＭ１２へ、また色コードデータ, アトリビュートコードデータを出力回路２へ与える。キャラクタＲＯＭ１２は各種文字等に対応するキャラクタドットデータを記憶しており、文字コードデータをデコードすると共に、文字コードデータに対応したフォントドットデータを生成し、これをシフトレジスタ１３へ与える。」
（オ）
「【０００８】
　図７は１文字分を表示するために必要なフォントドットデータを示す説明図であり、ｎ×ｍの画素で構成され、キャラクタＲＯＭ１２がｒ文字分を内蔵し得るものとすればｎ×ｍ×ｒドット相当の容量を備えることとなる。縦方向の各ドット夫々に対応する横１ラインのフォントドットデータ毎にキャラクタＲＯＭ１２のメモリ領域に格納し、その１ラインのフォントドットデータを格納してあるメモリ領域毎に１個のアドレス、例えば上から順にＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，…ＡＤｎ−１，ＡＤｎを与えておく。これによってキャラクタＲＯＭ１２からはこのアドレス順にドットデータが出力されることとなる。」
（カ）
「【０００９】
　表示制御回路１１は縦方向の何ライン目かをカウントして、キャラクタＲＯＭ１２に与え、各ライン毎にフォントドットデータを順次シフトレジスタ１３へ出力させる走査を１〜ｎラインまで繰り返す。シフトレジスタ１３はキャラクタＲＯＭ１２から入力されたパラレルデータであるフォントドットデータを表示制御回路１１からの制御信号に基づきシリアルデータに変換して出力回路２へ出力する。出力回路２はＣＲＴ制御回路１、表示制御回路１１及びＣＲＴポート制御レジスタ８からの各制御信号に基づき、フォントドットデータを色コードデータに対応した色で、且つアトリビュートコードデータに対応した表示形態で図８に示す如き表示部へ出力する。……（略）……」
（キ）
「【００１０】
　発振回路１０は水平同期信号ＨＳＹＮＣ毎にリセットされつつ、所定の周波数で発振し、この発振出力は画面表示装置全体の表示用基本クロックとして用いられ、表示位置制御回路１，出力回路２に与えられる。ＯＳＣ１，ＯＳＣ２は外付け発振回路の入力信号，出力信号である。」
　
《実施例》
（ク）
「【００１４】
【実施例】以下本発明をその実施例を示す図面に基づき具体的に説明する。図１はワンチップマイクロコンピュータに内蔵される本発明に係る画面表示装置を示すシステムブロック図である。図中１は表示位置制御回路、２は出力回路、３はデータバスを示している。文字，数字，記号等のパターン表示のための情報、即ち表示データは図示しないＣＰＵからの命令によってデータバス３を通じＣＲＴ制御レジスタ４，垂直位置レジスタ５，文字サイズレジスタ６，水平位置レジスタ７，ＣＲＴポート制御レジスタ８及び表示データＲＡＭへ夫々選択的に入力される。」
（ケ）
「【００１５】
　ＣＲＴ制御レジスタ４には文字, 数字, 記号等のパターン表示のためのオン／オフ制御等に対応したデータが入力され、ここから表示位置制御回路１, 出力回路２に与えられる。また垂直位置レジスタ５，水平位置レジスタ７には文字表示開始位置の垂直位置及び水平位置に対応したデータが、更に文字サイズレジスタ６には表示字体のサイズに対応したデータが夫々入力され、ここから夫々所定のタイミングで表示位置制御回路１へ与える。」
（コ）
「【００１６】
　ＣＲＴポート制御レジスタ８には出力回路２におけるＲ（赤），Ｇ（緑）Ｂ（青）夫々の色信号出力端からの出力を制御するデータが入力され、ここから所定のタイミングで出力回路２へ与えられる。表示用データＲＡＭ９ａ，９ｂは表示すべき表示ブロックの数に対応して設けてあり、実施例１では２つの表示ブロックを重ね合わせ表示可能とするために２個設けてある。各表示用データＲＡＭ９ａは表示ブロックＡの表示用データを、また表示用データＲＡＭ９ｂは表示ブロックＢの表示データを夫々格納するようにしてある。」
（サ）
「【００１７】
　表示用データＲＡＭ９ａ，９ｂは文字数字, 記号等パターン表示の順番にアドレスを付したメモリ領域を備え、例えば文字コードデータ, 色コードデータ, 表示形態データ（以下アトリビュートコードデータという) 等のパターン表示に必要な情報をアドレス順に入力し、またここから表示制御回路１１からの制御信号に基づき、キャラクタＲＯＭ１２並びにセレクタ１４を通じてアドレス順に出力するようになっている。」
（シ）
「【００１８】
　表示位置制御回路１は垂直位置レジスタ５から入力される値と水平同期信号ＶＳＹＮＣのカウント値とを比較し、また水平位置レジスタ７から入力される値と発振回路１０から入力された表示用クロックのカウント値とを比較して、夫々両者が一致すると表示許可信号を表示制御回路１１に与える。これにより表示制御回路１１が能動化され、以下の如く表示のための一連の動作を開始する。」
（ス）
「【００１９】
　即ち、まず表示制御回路１１から水平同期信号をインクリメントした値を表示用データＲＡＭ９ａ，９ｂに与える。表示用データＲＡＭ９ａ，９ｂはこれに従ってデータバス３を通じて入力された表示データのうち文字コードデータを表示順にキャラクタＲＯＭ１２へ与え、また色コードデータ、アトリビュートコードデータをセレクタ１４を経て選択的に出力回路２へ与える。」
（セ）
「【００２０】
　キャラクタＲＯＭ１２は図７に示したのと同様のキャラクタドットデータを記憶しており、文字コードデータをデコードして文字コードデータに対応したフォントドットデータを生成し、これをセレクタ１５を経てシフトレジスタ１３ａ，１３ｂへ与える。セレクタ１４は表示位置制御回路１及び表示制御回路１１からの制御信号に基づき表示データＲＡＭ９ａ，９ｂのいずれか一方から入力された色コードデータ, アトリビュートコードデータを選択して出力回路２へ出力する。」
（ソ）
「【００２１】
　一方セレクタ１５はブロックＡの表示が許可されているときはブロックＡのデータをシフトレジスタ１３ａに、またブロックＢの表示許可がなされているときはブロックＢのデータをシフトレジスタ１３ｂへ出力するようになっている。シフトレジスタ１３ａ，１３ｂは夫々格納されたパラレルデータであるフォントドットデータをシリアルデータに変換して切換回路、例えばミキシング回路１６を経て出力回路２へ出力する。」
（タ）
「【００２３】
　ミキシング回路１６は表示位置制御回路１からの信号に基づき表示ブロックＡ，Ｂの表示領域が表示画面上で重なる場合にはブロックＡ又はＢのうちいずれか一方を優先的に表示すべくブロックＡ又はＢのフォントドットデータを選択して出力回路２へ出力する。同時に選択されたブロックＡ又はＢの色コードデータ、アトリビュートコードデータがセレクタ１４にて選択され、いずれか一方のデータのみが出力回路２へ与えられる。表示位置制御回路１にて１文字毎にいずれのブロックＡ又はＢを選択し、出力回路２から表示部へ出力され図２に示す如き表示が行われる。」
　
《実施例２》
（チ）
「【００２５】
（実施例２）
　図３は本発明の他の実施例の構成を示すブロック図であり、この実施例２にあっては表示用データＲＡＭ９は表示ブロック夫々の表示データを個別に格納しておく記憶領域を備えており、各記憶領域からのデータの読出しを表示位置制御回路１と表示用データＲＡＭ９との間に設けたＲＡＭデータの読出し切換回路１７により行なうこととしてある。表示用データＲＡＭ９は図６に示す従来装置と同様にキャラクタＲＯＭ１２及び出力回路２に接続され、またキャラクタＲＯＭ１２はシフトレジスタ１３を介在させて出力回路２に接続されている。」
（ツ）
「【００２６】
　このような実施例２にあっては表示位置制御回路１からＲＡＭデータ読出し切換回路１７に表示許可信号が与えられると、ＲＡＭデータ読出し切換回路１７は表示用データＲＡＭ９内における複数の記憶領域からアドレスの優先順位の高いいずれか１の表示ブロックの表示用データＲＡＭを選択して読出し、これをキャラクタＲＯＭ１２へ与える。キャラクタＲＯＭ１２が１走査線中の１文字分のフォントドットデータを出力している間に、表示許可信号の切換えを繰り返すことで同一走査線上で異なるブロックＡ，Ｂのデータを出力することが可能となる。他の構成及び作用は実施例１に示す構成と実質的に同じものであり、対応する部分には同じ番号を付して説明を省略する。」
　
（３）対比
　補正後発明と引用例１に記載された発明（実施例１のもの。以下、「引用例１発明」という。）とを対比する。
 　
（ａ）「画面表示装置」
　引用例１発明が「画面表示装置」といい得ることは、明らかである。（記載ア、イ）
　
（ｂ）「表示要求信号発生器」
（ｂ１）表示要求信号
〈補正後発明〉
　補正後発明でいう「表示要求信号」は、
　(i) 「表示画面の任意の画素を始点として所定の画素数毎に文字又は図形の表示」を「要求」する為の信号であって、
　(ii)「記憶回路」が「記憶している文字又は図形を示すコード」「を読み出す為の各アドレス」を含む信号であり、
　(iii) 「記憶回路」に与える信号であって、「記憶回路」から「記憶している文字又は図形を示すコードを出力」させるための信号（「前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する記憶回路」との特定事項から）である。
　
〈引用例１発明〉
　引用例１発明では、表示用データＲＡＭ９ａ，９ｂは、以下のように動作制御される。
　「垂直位置レジスタ５，水平位置レジスタ７には文字表示開始位置の垂直位置及び水平位置に対応したデータが」「入力され、ここから夫々所定のタイミングで表示位置制御回路１へ与え」（記載ケ）られ、
　「表示位置制御回路１は垂直位置レジスタ５から入力される値と水平同期信号ＶＳＹＮＣのカウント値とを比較し、また水平位置レジスタ７から入力される値と発振回路１０から入力された表示用クロックのカウント値とを比較して、夫々両者が一致すると表示許可信号を表示制御回路１１に与える。これにより表示制御回路１１が能動化され、以下の如く表示のための一連の動作を開始」（記載シ）し、
　「まず表示制御回路１１から水平同期信号をインクリメントした値を表示用データＲＡＭ９ａ，９ｂに与える。表示用データＲＡＭ９ａ，９ｂはこれに従ってデータバス３を通じて入力された表示データのうち文字コードデータを表示順にキャラクタＲＯＭ１２へ与え」（記載ス）る。
　また、「表示用データＲＡＭ９ａ，９ｂは文字数字, 記号等パターン表示の順番にアドレスを付したメモリ領域を備え」（記載サ）、「各表示用データＲＡＭ９ａは表示ブロックＡの表示用データを、また表示用データＲＡＭ９ｂは表示ブロックＢの表示データを夫々格納するようにしてあ」（記載コ）る。
　
　そして、「表示用データＲＡＭ９ａ，９ｂ」は、「記憶回路」といい得ることは明らかであり、表示用データＲＡＭ９ａ，９ｂを合わせたものは、補正後発明の「記憶回路」に対応させることができる。
　これらのことから、引用例１発明においては、文字表示開始位置の垂直位置及び水平位置に対応した画素を始点として、「記憶回路」（表示用データＲＡＭ９ａ，９ｂ）から、記憶している文字コードデータを１つづつ表示順に読み出し、キャラクタＲＯＭ１２へ出力して文字を表示させているといえる。
　また、ＲＡＭから記憶データを読み出し出力させるには、通常、記憶したデータを読み出す為の各アドレス信号や出力を能動化する為のアウトプットイネーブル信号等の
制御信号
　さらに、上記「文字表示開始位置の垂直位置及び水平位置に対応した画素」は、垂直位置レジスタ５および水平位置レジスタ７に入力された値で決まるものであり、任意に与え得るから、補正後発明でいう「表示画面の任意の画素」といえる。
　
　そうすると、上記「制御信号」は、
　(ii)「記憶回路」が「記憶している文字又は図形を示すコード」「を読み出す為の各アドレス」を含む信号であり、
　(iii) 「記憶回路」に与える信号であって、「記憶回路」から「記憶している文字又は図形を示すコードを出力」させるための信号であるといえ、また、
　(i) 表示画面の任意の画素を始点として所定の画素数毎に文字又は図形の表示」を「要求」する為の信号であるともいい得るものである。
　従って、上記「制御信号」は、補正後発明でいう「表示要求信号」と実質的に相違のない信号といえる。
　
（ｂ２）表示要求信号発生器
　引用例１発明の「記憶回路」（表示用データＲＡＭ９ａ，９ｂ）は、「表示位置制御回路１」と「表示制御回路１１」とにより、上記のように動作制御されるのであるから、「表示位置制御回路１」と「表示制御回路１１」とを合わせたものは、上記「制御信号」の発生器といい得るものである。
　
（ｂ３）
　以上によれば、引用例１発明は、補正後発明でいう「表示要求信号発生器」に相当する発生器を備えるものといえ、この点において両者の発明に実質的な相違はない。
　
（ｃ）「記憶回路」
〈補正後発明〉
　補正後発明でいう「記憶回路」は、
　(i) 「前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する」ものであり、かつ
　(ii)「複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受け、該表示要求信号に含まれ前記コードを読み出す為の各アドレスが時分割に与えられて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを時分割に出力」するものである。
　
〈引用例１発明〉
　「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」とを合わせたものは、
　(i) 「前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する」「記憶回路」といい得るものであること、
　「文字又は図形を示すコード群を記憶」するものであること、
　「前記表示要求信号を受け、該表示要求信号に含まれ前記コードを読み出す為の各アドレスが」「与えられ」て、「複数の文字又は図形を示すコードを」「出力」すること、
　以上は、前記（ｂ）の検討から明らかであるところ、
　引用例１発明では、「表示用データＲＡＭ９ａ，９ｂ」が「文字コードデータを表示順にキャラクタＲＯＭ１２へ与え」（記載ス）ると、「キャラクタＲＯＭ１２は」「文字コードデータに対応したフォントドットデータを」「シフトレジスタ１３ａ，１３ｂへ与え」（記載セ）、「セレクタ１５はブロックＡの表示が許可されているときはブロックＡのデータをシフトレジスタ１３ａに、またブロックＢの表示許可がなされているときはブロックＢのデータをシフトレジスタ１３ｂへ出力するようになってい」て「シフトレジスタ１３ａ，１３ｂは夫々格納されたパラレルデータであるフォントドットデータをシリアルデータに変換して切換回路、例えばミキシング回路１６を経て出力回路２へ出力す」（記載ソ）る。
　
　ここで、「シフトレジスタ１３ａ，１３ｂ」は、「複数個」の「保持回路」といい得るものである（これらは、後記するように補正後発明でいう「複数個」の「保持回路」に相当する。）。
　また、表示用データＲＡＭ９ａ，９ｂは、「表示用データＲＡＭ９ａは表示ブロックＡの表示用データを、また表示用データＲＡＭ９ｂは表示ブロックＢの表示データを夫々格納するようにしてあ」（記載コ）り、「セレクタ１５はブロックＡの表示が許可されているときはブロックＡのデータをシフトレジスタ１３ａに、またブロックＢの表示許可がなされているときはブロックＢのデータをシフトレジスタ１３ｂへ出力するようになってい」（記載ソ）る。
　そうすると、記憶回路（表示用データＲＡＭ９ａと表示用データＲＡＭ９ｂとを合わせたもの）は、「シフトレジスタ１３ａ」の分と「シフトレジスタ１３ｂ」の分とを合わせた分だけ「文字又は図形を示すコード群を記憶」するから、「複数個の前記保持回路分の文字又は図形を示すコード群を記憶」していて、シフトレジスタ１３ａ，１３ｂ（複数個の保持回路）の「それぞれに対応する複数の文字又は図形を示すコードを」「出力」するといえる。
　従って、引用例１発明の、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」とを合わせたものは、
　(i) 「前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する」「記憶回路」であって、
　かつ、「複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受け、該表示要求信号に含まれ前記コードを読み出す為の各アドレスが」「与えられて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを」「出力」するものであるといい得る。
　
《時分割に出力》
　引用例１の図１によれば、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」からキャラクタＲＯＭ１２へ文字コードデータを与える為の信号ラインは共通であり、かつ、キャラクタＲＯＭ１２からセレクタ１５への出力ラインは１本（１系統）であるところ、
　記載ソによれば、その出力ライン上のデータは、ブロックＡの表示が許可されているときはブロックＡのデータであり、ブロックＢの表示許可がなされているときはブロックＢのデータであるから、
　「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」の出力であってキャラクタＲＯＭ１２への入力データ、即ち、キャラクタＲＯＭ１２への入力文字コードデータは、表示ブロックＡの表示が許可されているときは「表示用データＲＡＭ９ａ」の出力が、表示ブロックＢの表示が許可されているときは「表示用データＲＡＭ９ｂ」の出力が、選択的に能動化（アウトプットイネーブル）されていると想定される。
　即ち、複数個の前記保持回路（シフトレジスタ１３ａ，１３ｂ）のそれぞれに対応する複数の文字又は図形を示すコードを出力する動作態様は、
時分割
　
《各アドレスが時分割に与えられて》
　「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」の出力は、選択的になされ、従って、上記したように時分割であると想定されるが、引用例１の図１には、表示制御回路１１から出る１本の信号線を２本に分岐して「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」に至ることが示されていて、出力が選択されている一方のＲＡＭに与えられている読み出しアドレスは、同時に他方のＲＡＭにも与えられているから、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」へのアドレスの与えられ方が「時分割」であるとはいえない。（もっとも、その他方のＲＡＭに与えられている読み出しアドレスのデータは、その他方のＲＡＭの出力が能動化されていない為、出力には寄与しない。）
　
　以上によれば、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」とを合わせたものは、
　「前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する」ものであり、かつ
「複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受け、該表示要求信号に含まれ前記コードを読み出す為の各アドレスが与えられて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを時分割に出力」する「記憶回路」といい得る点では補正後発明と相違はない。
　もっとも、補正後発明では、「記憶回路」は１つであり、各アドレスが時分割に与えられるとするのに対して、
　引用例１発明では、記憶回路は、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」の２つであり、各アドレスが時分割に与えられるものとはいえない点で相違する。
　
（ｄ）「メモリ」
　引用例１発明の「キャラクタＲＯＭ１２」は、補正後発明でいう「該コードを受けて、予め記憶している文字又は図形の画素データを出力するメモリ」といえ、かつ「複数の前記コードにそれぞれ対応する複数の画素データを複数個の前記保持回路のそれぞれへ出力」するものであるといえる。
　従って、引用例１発明の「キャラクタＲＯＭ１２」は、補正後発明の「メモリ」に相当する。
　
（ｅ）「保持回路」
〈補正後発明〉
　補正後発明でいう「保持回路」は、「前記画素データを一時保持した後、水平同期信号に同期して出力する」ものであり、かつ「複数個」あるところ、明細書記載の実施の形態における「シフトレジスタ５，６」をいうものである。（明細書中段落【００１７】〜【００１９】）
　
〈引用例１発明〉
　引用例１発明も、「データを一時保持する保持回路」といい得る「シフトレジスタ１３ａ，１３ｂ」を備えており、
　「キャラクタＲＯＭ１２は」「フォントドットデータ」（補正後発明でいう「画素データ」に相当することは明らかである。）を「シフトレジスタ１３ａ，１３ｂへ与え」（記載セ）ると、「シフトレジスタ１３ａ，１３ｂは」「フォントドットデータを」「シリアルデータに変換して切換回路、例えばミキシング回路１６を経て」「出力回路２へ出力す」（記載ソ）る。
　従って、「シフトレジスタ１３ａ，１３ｂ」は、それぞれ、「前記画素データを一時保持した後、出力する」ものといえる。
　そして、記載セ、ソ、タ、従来の技術に関する記載エ〜キ、実施例２に関する記載チ、ツ、等の記載、ならびに技術常識によれば、「シフトレジスタ１３ａ，１３ｂ」は、「水平同期信号に同期して」画素データを「出力」することは自明である。
　以上によれば、引用例１発明の「シフトレジスタ１３ａ，１３ｂ」は、それぞれ、補正後発明でいう「保持回路」に相当する。
　
（ｆ）「ミキシング回路」
〈補正後発明〉
　補正後発明でいう「ミキシング回路」は、「前記文字又は図形を前記表示画面の所定画素に表示すべく、水平同期信号に同期して、前記保持回路が出力した前記画素データを前記表示画面の表示信号とする」ものであり、かつ「複数個の前記保持回路のそれぞれから出力される画素データを表示信号として、前記表示画面に複数個の前記保持回路のそれぞれに対応する文字又は図形を表示すべくなしてある」ものである。
　
〈引用例１発明〉　
　引用例１発明も、「ミキシング回路１６」を備えており、「シフトレジスタ１３ａ，１３ｂ」が「フォントドットデータ」（補正後発明でいう「画素データ」に相当することは明らかである。）を「ミキシング回路１６を経て出力回路２へ出力す」（記載ソ）ると、「ミキシング回路１６」は「ブロックＡ又はＢのフォントドットデータを選択して出力回路２へ出力」（記載タ）し、「表示位置制御回路１にて１文字毎にいずれのブロックＡ又はＢを選択し、出力回路２から表示部へ出力され」「表示が行われ」（記載タ）る。
　この「ミキシング回路１６」は、補正後発明でいう「前記文字又は図形を前記表示画面の所定画素に表示すべく」「前記保持回路が出力した前記画素データを前記表示画面の表示信号とする」ものといえ、また、「複数個の前記保持回路のそれぞれ」（シフトレジスタ１３ａ，１３ｂ）「から出力される画素データを表示信号として、前記表示画面に複数個の前記保持回路のそれぞれに対応する文字又は図形を表示すべくなしてある」ものということができる。
　そして、記載セ、ソ、タ、従来の技術に関する記載エ〜キ、実施例２に関する記載チ、ツ、等の記載、ならびに技術常識によれば、「ミキシング回路１６」は、「前記文字又は図形を前記表示画面の所定画素に表示すべく、水平同期信号に同期して、前記保持回路が出力した前記画素データを前記表示画面の表示信号とする」ものであることは自明である。
　以上によれば、引用例１発明の「ミキシング回路１６」は、補正後発明でいう「ミキシング回路」に相当する。
　
（４）一致点・相違点
　補正後発明と引用例１発明との一致点及び相違点は、次のとおりである。
［一致点］
「表示画面の任意の画素を始点として所定の画素数毎に文字又は図形の表示要求信号を出力する表示要求信号発生器と、
　前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する記憶回路と、
　該コードを受けて、予め記憶している文字又は図形の画素データを出力するメモリと、
　前記画素データを一時保持した後、水平同期信号に同期して出力する保持回路と、
　前記文字又は図形を前記表示画面の所定画素に表示すべく、水平同期信号に同期して、前記保持回路が出力した前記画素データを前記表示画面の表示信号とするミキシング回路とを備え、
　前記表示画面に前記文字又は図形を表示する画面表示装置において、
　前記保持回路を複数個有し、
　前記
記憶回路
各アドレスが与えられて
　前記メモリは、複数の前記コードにそれぞれ対応する複数の画素データを複数個の前記保持回路のそれぞれへ出力し、
　前記ミキシング回路は、複数個の前記保持回路のそれぞれから出力される画素データを表示信号として、前記表示画面に複数個の前記保持回路のそれぞれに対応する文字又は図形を表示すべくなしてあることを特徴とする画面表示装置。」
　
［相違点］
　補正後発明では、
　「
記憶回路
記憶回路
各アドレスが与えられて
各
時分割に
　引用例１発明では、
　「
記憶回路
時分割
　
（５）相違点についての検討
〈実施例２記載技術〉
　引用例１には、「表示用データＲＡＭ９ａ，９ｂ」を表示すべき表示ブロックの数に対応して２個設けた実施例（引用例１発明）とは別の実施例である「実施例２」として、記載チ、ツ及び図３には、
「表示用データＲＡＭ９は表示ブロック夫々の表示データを個別に格納しておく記憶領域を備えて」いて、「各記憶領域からのデータの読出しを表示位置制御回路１と表示用データＲＡＭ９との間に設けたＲＡＭデータの読出し切換回路１７により行な」い、「ＲＡＭデータ読出し切換回路１７は表示用データＲＡＭ９内における複数の記憶領域から」「いずれか１の表示ブロックの表示用データＲＡＭを選択して読出し、これをキャラクタＲＯＭ１２へ与える」ものであって、「他の構成及び作用は実施例１に示す構成と実質的に同じものであ」るもの　
　が記載されている。
　
〈判断〉
　上記〈実施例２記載技術〉を参照すれば、引用例１発明（実施例１の発明）においても、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」とを単一のＲＡＭにまとめ、このＲＡＭを表示ブロックＡの表示と表示ブロックＢの表示との双方で共用する構成とすることは、当業者が容易に想起することである。
　そして、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」を単一のＲＡＭにまとめ、このＲＡＭを表示ブロックＡの表示と表示ブロックＢの表示との双方で共用する構成とするとき、すなわち「
記憶回路
各アドレス
　従って、補正後発明に係る上記相違点の構成は、引用例１発明および引用例１の上記実施例２記載の技術に基づいて、当業者が容易になし得ることである。
　
　また、引用例１発明における「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」は、時分割に読み出し出力されるものであって同時読み出しされないものであることは、前記のとおりであるところ、
　一般に、複数のメモリ（ＲＡＭ）で、同時読み出ししない（時分割に読み出し出力する）場合、これらを単一のメモリ（ＲＡＭ）にまとめて回路規模を小さくすることは、技術常識ともいえる周知事項であることからみても、引用例１発明（実施例１の発明）の「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」とを単一のＲＡＭにまとめ、このＲＡＭを表示ブロックＡの表示と表示ブロックＢの表示との双方で共用する構成とすることは、当業者が容易に想起することである。
　そして、これらを単一のＲＡＭにまとめる構成とするとき、すなわち「
記憶回路
各アドレス
　従って、このことからみても、補正後発明に係る上記相違点の構成は、当業者が容易になし得ることである。
　
（６）効果等
　補正後発明が奏する効果は、引用例１の記載（引用例１発明に関する記載、実施例２に関する記載）及び周知事項から当業者が予測できる範囲内のものであり、補正後発明は全体としてみても、引用例１に記載された発明（実施例１記載のもの、実施例２記載技術）及び周知技術から当業者が容易になし得ることである。
　
（７）まとめ（独立特許要件）
　以上のことから、補正後発明は、引用例１に記載された発明（実施例１記載のもの、実施例２記載技術）及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　　
４．むすび（決定）
　従って、本件補正は、平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
　平成１８年２月１０日付け手続補正書による補正は上記のとおり却下された。
　本願の請求項１乃至５に係る発明は、それぞれ、平成１４年１１月２１日付け手続補正書、平成１７年１１月１８日付け手続補正書により補正された明細書の特許請求の範囲の請求項１乃至５に記載されたものであると認められるところ、そのうち、請求項１に係る発明（以下、「本願発明」という。）は、下記のとおりのものである。 
　　　記（本願発明）
「表示画面の任意の画素を始点として所定の画素数毎に文字又は図形の表示要求信号を出力する表示要求信号発生器と、前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する記憶回路と、該コードを受けて、予め記憶している文字又は図形の画素データを出力するメモリと、前記画素データを一時保持した後、水平同期信号に同期して出力する保持回路と、前記文字又は図形を前記表示画面の所定画素に表示すべく、水平同期信号に同期して、前記保持回路が出力した前記画素データを前記表示画面の表示信号とするミキシング回路とを備え、前記表示画面に前記文字又は図形を表示する画面表示装置において、
　前記保持回路を複数個有し、前記記憶回路は、複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受けて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを時分割に出力し、前記メモリは、複数の前記コードにそれぞれ対応する複数の画素データを複数個の前記保持回路のそれぞれへ出力し、前記ミキシング回路は、複数個の前記保持回路のそれぞれから出力される画素データを表示信号として、前記表示画面に複数個の前記保持回路のそれぞれに対応する文字又は図形を表示すべくなしてあることを特徴とする画面表示装置。」
　
　
第４　査定の検討
１．引用例等
　原査定の拒絶の理由に引用された引用例１とその記載事項、及び、周知技術は、前記「第２　３．（２）」「第２　３．（５）」に記載したとおりである。
　
２．対比
　本願発明と引用例１に記載された発明（実施例１のもの。以下、「引用例１発明」という。）とを対比する。
　
（ａ）「画面表示装置」
　引用例１発明が「画面表示装置」といい得ることは、上記「第２　３．（３）（ａ）」のとおりである。
　
（ｂ）「表示要求信号発生器」
　引用例１発明の「表示位置制御回路１」と「表示制御回路１１」とを合わせたものと、本願発明にいう「表示要求信号発生器」との間に実質的な相違がないことは、上記「第２　３．（３）（ｂ）」のとおりである。
　
（ｃ）「記憶回路」
　引用例１発明の「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」とを合わせたものが、
　「前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する」ものであり、かつ
「複数個の前記保持回路分の文字又は図形を示すコード群を記憶し、前記表示要求信号を受けて、複数個の前記保持回路のそれぞれに対応する複数の文字又は図形を示すコードを時分割に出力」する「記憶回路」といい得る点では本願発明と相違はないこと、
は上記「第２　３．（３）（ｃ）」のとおりである。　
　ただし、本願発明では、「記憶回路」は１つであるのに対して、引用例１発明では、記憶回路は、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」の２つである点で相違する。
　
（ｄ）「メモリ」
　引用例１発明の「キャラクタＲＯＭ１２」が、本願発明にいう「メモリ」に相当することは、上記「第２　３．（３）（ｄ）」のとおりである。
　
（ｅ）「保持回路」
　引用例１発明の「シフトレジスタ１３ａ」と「シフトレジスタ１３ｂ」がそれぞれ、本願発明にいう「保持回路」に相当することは、上記「第２　３．（３）（ｅ）」のとおりである。
　
（ｆ）「ミキシング回路」
　引用例１発明の「ミキシング回路１６」が、本願発明にいう「ミキシング回路」に相当することは、上記「第２　３．（３）（ｆ）」のとおりである。
　
３．一致点・相違点
　本願発明と引用例１発明との一致点及び相違点は、次のとおりである。
［一致点］
　表示画面の任意の画素を始点として所定の画素数毎に文字又は図形の表示要求信号を出力する表示要求信号発生器と、
　前記表示要求信号を受けて、記憶している文字又は図形を示すコードを出力する記憶回路と、
　該コードを受けて、予め記憶している文字又は図形の画素データを出力するメモリと、
　前記画素データを一時保持した後、水平同期信号に同期して出力する保持回路と、
　前記文字又は図形を前記表示画面の所定画素に表示すべく、水平同期信号に同期して、前記保持回路が出力した前記画素データを前記表示画面の表示信号とするミキシング回路とを備え、
　前記表示画面に前記文字又は図形を表示する画面表示装置において、
　前記保持回路を複数個有し、
　前記
記憶回路
　前記メモリは、複数の前記コードにそれぞれ対応する複数の画素データを複数個の前記保持回路のそれぞれへ出力し、
　前記ミキシング回路は、複数個の前記保持回路のそれぞれから出力される画素データを表示信号として、前記表示画面に複数個の前記保持回路のそれぞれに対応する文字又は図形を表示すべくなしてあることを特徴とする画面表示装置。」
　
［相違点］
　「記憶回路」が、本願発明では１つであるのに対して、引用例１発明では、「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」の２つである点。
　
４．相違点についての検討
　引用例１発明の「表示用データＲＡＭ９ａ」と「表示用データＲＡＭ９ｂ」とを１つにまとめることが、引用例１発明および引用例１の実施例２記載の技術、周知技術に基づいて当業者が容易になし得たものであることは、上記「第２　３．（５）」のとおりである。
　
５．効果等
　本願発明が奏する効果は、引用例１の記載（引用例１発明に関する記載、実施例２に関する記載）及び周知事項から当業者が予測できる範囲内のものであり、本願発明は全体としてみても、引用例１に記載された発明（実施例１記載のもの、実施例２記載技術）及び周知技術から当業者が容易になし得ることである。
　
６．まとめ　 
　以上のことから、本願発明は、引用例１に記載された発明（実施例１記載のもの、実施例２記載技術）及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。 
　
　
第５　むすび 
　以上のとおり、本願の請求項１に係る発明は、引用例１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　従って、本願は、他の請求項２乃至５について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。