(57)【要約】  ＡＤ変換器は、第１のＤＡＣ回路と、第２のＤＡＣ回路と、比較回路と、制御回路とを有する。前記第１のＤＡＣ回路は、前記第２のＤＡＣ回路による第２の動作と並行して第１の動作を行い、かつ前記第１のＤＡＣ回路は、前記第２のＤＡＣ回路による前記第１の動作と並行して前記第２の動作を行う。前記第１の動作において、前記第１のＤＡＣ回路または前記第２のＤＡＣ回路の入力信号に応じた電荷がサンプリングされる。前記第２の動作において、前記第１の動作によりサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。前記第１のＤＡＣ回路および前記第２のＤＡＣ回路は、前記第１の動作および前記第２の動作を交互に行う。
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【特許請求の範囲】
【請求項１】
容量値が重み付けされた複数の第１のキャパシタを有する第１のＤＡＣ回路と、
容量値が重み付けされた複数の第２のキャパシタを有する第２のＤＡＣ回路と、
前記第１のＤＡＣ回路の第１の出力ノードおよび前記第２のＤＡＣ回路の第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する比較回路と、
前記比較回路の比較結果に応じて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路を制御する制御回路と、
を有し、
前記第１のＤＡＣ回路は、前記第２のＤＡＣ回路による第２の動作と並行して第１の動作を行い、かつ前記第１のＤＡＣ回路は、前記第２のＤＡＣ回路による前記第１の動作と並行して前記第２の動作を行い、前記第１の動作において、前記第１のＤＡＣ回路または前記第２のＤＡＣ回路の入力信号に応じた電荷が前記複数の第１のキャパシタまたは前記複数の第２のキャパシタの各々にサンプリングされ、前記第２の動作において、前記第１の動作により前記複数の第１のキャパシタまたは前記複数の第２のキャパシタの各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われ、
前記第１のＤＡＣ回路および前記第２のＤＡＣ回路は、前記第１の動作および前記第２の動作を交互に行う
ＡＤ変換器。
【請求項２】
前記第１の動作において、前記入力信号が前記第１のＤＡＣ回路の第１の入力ノードまたは前記第２のＤＡＣ回路の第２の入力ノードに印加され、
前記第１の動作において、第１の基準信号が前記第１の出力ノードまたは前記第２の出力ノードに印加され、
前記第１の動作において、第１の電荷が前記複数の第１のキャパシタに保持され、または第２の電荷が前記複数の第２のキャパシタに保持され、前記第１の電荷および前記第２の電荷は、前記入力信号の電位と前記第１の基準信号の電位との電位差に基づき保存され、
前記第１の動作において、前記第１の出力ノードまたは前記第２の出力ノードに印加された前記第１の基準信号の電位が第１の電位として前記比較回路に入力され、
前記第２の動作において、第２の基準信号が前記第１の入力ノードまたは前記第２の入力ノードに印加され、かつ前記第１の電荷または前記第２の電荷が保存された状態で、前記複数の第１のキャパシタまたは前記複数の第２のキャパシタの入力ノードに入力される信号が、前記制御回路により、前記第２の基準信号またはグランドレベルに切り替えられることにより、第２の電位または第３の電位がそれぞれ生成され、
前記第２の動作において、前記第２の電位または前記第３の電位が前記比較回路に入力され、
前記比較回路は、前記第１の電位と前記第２の電位または前記第３の電位とを比較し、
前記制御回路は、前記比較結果に基づいて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のうち、前記第２の動作が行われているＤＡＣ回路を制御する
請求項１に記載のＡＤ変換器。
【請求項３】
請求項１または請求項２に記載のＡＤ変換器と、
行列状に配置された複数の画素と、
前記複数の画素の列毎に配置された複数の列回路と、
を有し、
前記複数の画素の奇数列に配置された前記列回路から出力された信号は、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のいずれか１つに入力され、
前記複数の画素の偶数列に配置された前記列回路から出力された信号は、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のうち前記偶数列に配置された前記列回路から出力された前記信号が入力されるＤＡＣ回路と異なるＤＡＣ回路に入力される
イメージセンサ。
【請求項４】
請求項１または請求項２に記載のＡＤ変換器と、
行列状に配置された複数の画素と、
を有し、
前記複数の画素は、複数の第１の画素と複数の第２の画素とを含み、前記第１の画素は、第１の色のカラーフィルタを有し、前記第２の画素は、前記第１の色と異なる第２の色のカラーフィルタを有し、
前記複数の第１の画素および前記複数の第２の画素は周期的に配置され、
前記第１の画素から出力された信号は、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のいずれか１つに入力され、
前記第２の画素から出力された信号は、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のうち前記第１の画素から出力された前記信号が入力されるＤＡＣ回路と異なるＤＡＣ回路に入力される
イメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器およびイメージセンサに関する。
【背景技術】
【０００２】
例えば、従来技術の逐次比較ＡＤ変換器は、特許文献１に開示されている。この逐次比較ＡＤ変換器において、アナログ入力信号がサンプリングされ、かつ容量に保持される。容量に保持されたアナログ入力信号に基づいて１ビットずつＡＤ変換が行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特開昭６１−１２６８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術の逐次比較ＡＤ変換器において、容量に信号をサンプリングするための期間と、ＡＤ変換動作のための期間との両方が必要である。即ち、サンプリング期間とＡＤ変換期間とが個別に必要な逐次比較ＡＤ変換器は、サンプリングとＡＤ変換とを同時に行えない。このため、高速動作が困難である。【０００５】
本発明は、ＡＤ変換を高速に行うことができるＡＤ変換器およびイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、ＡＤ変換器は、第１のＤＡＣ回路と、第２のＤＡＣ回路と、比較回路と、制御回路とを有する。前記第１のＤＡＣ回路は、容量値が重み付けされた複数の第１のキャパシタを有する。前記第２のＤＡＣ回路は、容量値が重み付けされた複数の第２のキャパシタを有する。前記比較回路は、前記第１のＤＡＣ回路の第１の出力ノードおよび前記第２のＤＡＣ回路の第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する。前記制御回路は、前記比較回路の比較結果に応じて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路を制御する。前記第１のＤＡＣ回路は、前記第２のＤＡＣ回路による第２の動作と並行して第１の動作を行い、かつ前記第１のＤＡＣ回路は、前記第２のＤＡＣ回路による前記第１の動作と並行して前記第２の動作を行う。前記第１の動作において、前記第１のＤＡＣ回路または前記第２のＤＡＣ回路の入力信号に応じた電荷が前記複数の第１のキャパシタまたは前記複数の第２のキャパシタの各々にサンプリングされる。前記第２の動作において、前記第１の動作により前記複数の第１のキャパシタまたは前記複数の第２のキャパシタの各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。前記第１のＤＡＣ回路および前記第２のＤＡＣ回路は、前記第１の動作および前記第２の動作を交互に行う。【０００７】
本発明の第２の態様によれば、第１の態様の前記第１の動作において、前記入力信号が前記第１のＤＡＣ回路の第１の入力ノードまたは前記第２のＤＡＣ回路の第２の入力ノードに印加されてもよい。前記第１の動作において、第１の基準信号が前記第１の出力ノードまたは前記第２の出力ノードに印加されてもよい。前記第１の動作において、第１の電荷が前記複数の第１のキャパシタに保持され、または第２の電荷が前記複数の第２のキャパシタに保持されてもよい。前記第１の電荷および前記第２の電荷は、前記入力信号の電位と前記第１の基準信号の電位との電位差に基づいて保存されてもよい。前記第１の動作において、前記第１の出力ノードまたは前記第２の出力ノードに印加された前記第１の基準信号の電位が第１の電位として前記比較回路に入力されてもよい。前記第２の動作において、第２の基準信号が前記第１の入力ノードまたは前記第２の入力ノードに印加され、かつ前記第１の電荷または前記第２の電荷が保存された状態で、前記複数の第１のキャパシタまたは前記複数の第２のキャパシタの入力ノードに入力される信号が、前記制御回路により、前記第２の基準信号またはグランドレベルに切り替えられることにより、第２の電位または第３の電位がそれぞれ生成されてもよい。前記第２の動作において、前記第２の電位または前記第３の電位が前記比較回路に入力されてもよい。前記比較回路は、前記第１の電位と前記第２の電位または前記第３の電位とを比較してもよい。前記制御回路は、前記比較結果に基づいて、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のうち、前記第２の動作が行われているＤＡＣ回路を制御してもよい。【０００８】
本発明の第３の態様によれば、イメージセンサは、第１の態様または第２の態様の前記ＡＤ変換器と、複数の画素と、複数の列回路とを有する。前記複数の画素は、行列状に配置されている。前記複数の列回路は、前記複数の画素の列毎に配置されている。前記複数の画素の奇数列に配置された前記列回路から出力された信号は、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のいずれか１つに入力される。前記複数の画素の偶数列に配置された前記列回路から出力された信号は、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のうち前記偶数列に配置された前記列回路から出力された前記信号が入力されるＤＡＣ回路と異なるＤＡＣ回路に入力される。【０００９】
本発明の第４の態様によれば、イメージセンサは、第１の態様または第２の態様の前記ＡＤ変換器と、複数の画素とを有する。前記複数の画素は、複数の第１の画素と複数の第２の画素とを含む。前記第１の画素は、第１の色のカラーフィルタを有する。前記第２の画素は、前記第１の色と異なる第２の色のカラーフィルタを有する。前記複数の第１の画素および前記複数の第２の画素は周期的に配置されている。前記第１の画素から出力された信号は、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のいずれか１つに入力される。前記第２の画素から出力された信号は、前記第１のＤＡＣ回路および前記第２のＤＡＣ回路のうち前記第１の画素から出力された前記信号が入力されるＤＡＣ回路と異なるＤＡＣ回路に入力される。
【発明の効果】
【００１０】
上記の各態様によれば、ＡＤ変換器およびイメージセンサは、ＡＤ変換を高速に行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態のイメージセンサの全体構成を示すブロック図である。
【図２】本発明の第１の実施形態のイメージセンサの動作を示すタイミングチャートである。
【図３】本発明の第１の実施形態のイメージセンサの動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態のＡＤ変換器の構成を示す回路図である。
【図５】本発明の第１の実施形態のＡＤ変換器の動作を示すタイミングチャートである。
【図６】本発明の第１の実施形態の変形例のイメージセンサの全体構成を示すブロック図である。
【図７】本発明の第２の実施形態のイメージセンサの全体構成を示すブロック図である。
【図８】本発明の第２の実施形態の変形例のイメージセンサの全体構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
図面を参照し、本発明の実施形態を説明する。
【００１３】
（第１の実施形態）
図１を用いて、本発明の第１の実施形態のイメージセンサＩＭＧの全体構成について説明する。図１は、イメージセンサＩＭＧの全体構成を示している。図１に示すように、イメージセンサＩＭＧは、撮像部ＰＩＸと、タイミングジェネレータＴＧと、列処理部ＣＯＬＳと、ＡＤ変換器ＡＤＣとを有する。
【００１４】
撮像部ＰＩＸは、行列状に配置された複数の画素Ｐを有する。図１において、複数の画素Ｐの一部は省略されている。各画素Ｐが区別される場合、画素Ｐは行番号ｍおよび列番号ｎと一緒に記載される。ｍは１以上、ｎは２以上の任意の整数である。ｉ行ｊ列に配置された画素Ｐは、画素Ｐ［ｉ，ｊ］である。ｉは１以上かつｍ以下の整数である。ｊは１以上かつｎ以下の整数である。撮像部ＰＩＸは、ｍ×ｎ個の画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］を有する。ｎ本の垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞が列方向に配置されている。画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］は、列単位で垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続されている。つまり、ｊ列目の画素Ｐ［１，ｊ］〜Ｐ［ｍ，ｊ］は、垂直信号線ＶＬ＜ｊ＞に接続されている。画素Ｐは、各画素Ｐがリセットされたときのリセット信号と、各画素Ｐに入射した光に応じた映像信号とを列処理部ＣＯＬＳに出力する。画素Ｐは、フォトダイオードを有し、かつ画素Ｐに入射した光に応じた信号をフォトダイオードに蓄積する。画素Ｐは、フォトダイオードに蓄積された信号に基づく映像信号を列処理部ＣＯＬＳに出力する。
【００１５】
列処理部ＣＯＬＳは、複数の画素Ｐの列毎に配置された複数の列回路ＣＯＬを有する。図１において、複数の列回路ＣＯＬの一部は省略されている。各列回路ＣＯＬが区別される場合、列回路ＣＯＬは列番号ｎと一緒に記載される。ｊ列に配置された列回路ＣＯＬは、列回路ＣＯＬ＜ｊ＞である。列処理部ＣＯＬＳは、ｎ個の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞を有する。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞毎に配置されている。ｊ列目の列回路ＣＯＬ＜ｊ＞は、垂直信号線ＶＬ＜ｊ＞に接続されている。ｊ列目の画素Ｐ［１，ｊ］〜Ｐ［ｍ，ｊ］から出力されたリセット信号と映像信号とがｊ列目の列回路ＣＯＬ＜ｊ＞に入力される。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、水平信号線ＨＬを介してＡＤ変換器ＡＤＣに接続されている。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］から出力された映像信号に含まれるリセットノイズ等をキャンセルする。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、映像信号ＶＳＩＧを生成し、かつ映像信号ＶＳＩＧをＡＤ変換器ＡＤＣに出力する。
【００１６】
ＡＤ変換器ＡＤＣは、水平信号線ＨＬに接続されている。ＡＤ変換器ＡＤＣは、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧ（アナログ信号）をデジタル信号に変換する。ＡＤ変換器ＡＤＣは、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）回路ＣＤＡＣＰとＤＡＣ回路ＣＤＡＣＮとを入力段に有する。
【００１７】
タイミングジェネレータＴＧは、図示しない信号線により、撮像部ＰＩＸと、列処理部ＣＯＬＳと、ＡＤ変換器ＡＤＣとに接続されている。タイミングジェネレータＴＧは、イメージセンサＩＭＧの制御に必要な信号を各部に供給する。
【００１８】
タイミングジェネレータＴＧは、行選択信号ＲＳＥＬ＜１＞を１行目の画素Ｐ［１，１］〜画素Ｐ［１，ｎ］に供給し、かつ行選択信号ＲＳＥＬ＜ｍ＞をｍ行目の画素Ｐ［ｍ，１］〜画素Ｐ［ｍ，ｎ］に供給する。タイミングジェネレータＴＧは、他の行に関しても、同様の信号を画素Ｐに供給する。行選択信号ＲＳＥＬ＜ｉ＞が“Ｌ（Ｌｏｗ）”である場合、行選択信号ＲＳＥＬ＜ｉ＞が供給される画素Ｐ［ｉ，１］〜画素Ｐ［ｉ，ｎ］は、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続されない。行選択信号ＲＳＥＬ＜ｉ＞が“Ｈ（Ｈｉｇｈ）”である場合、行選択信号ＲＳＥＬ＜ｉ＞が供給される画素Ｐ［ｉ，１］〜画素Ｐ［ｉ，ｎ］は、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続される。
【００１９】
タイミングジェネレータＴＧは、制御信号ＣＬＰ＿Ｒおよび制御信号ＣＬＰ＿Ｓを列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞に供給する。制御信号ＣＬＰ＿Ｒは、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞が画素Ｐから出力されたリセット信号をサンプリングするための制御信号である。画素Ｐからリセット信号が出力されるタイミングで、制御信号ＣＬＰ＿Ｒは“Ｈ”に変化する。このとき、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、リセット信号のサンプリングを行う。制御信号ＣＬＰ＿Ｒが“Ｌ”に変化したとき、このサンプリング動作は終了する。
【００２０】
制御信号ＣＬＰ＿Ｓは、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞が画素Ｐから出力された映像信号をサンプリングするための制御信号である。画素Ｐから映像信号が出力されるタイミングで、制御信号ＣＬＰ＿Ｓは“Ｈ”に変化する。このとき、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、映像信号のサンプリングを行う。制御信号ＣＬＰ＿Ｓが“Ｌ”に変化したとき、このサンプリング動作は終了する。
【００２１】
タイミングジェネレータＴＧは、列選択信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞を列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞に供給する。列選択信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞が“Ｈ”に変化したとき、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は水平信号線ＨＬに接続される。このとき、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、リセット信号と映像信号との差分ＶＰＩＸ＜ｘ＞に基づく映像信号ＶＳＩＧ＜ｘ＞をＡＤ変換器ＡＤＣに出力する。ｘは、１以上かつｎ以下の整数である。映像信号ＶＳＩＧ＜ｘ＞は、基準信号ＶＲＥＦの電位を基準とする信号である。
【００２２】
映像信号ＶＳＩＧは、式（１）により示される。映像信号ＶＳＩＧは、負の極性を有する。
ＶＳＩＧ＝ＶＲＥＦ−ＶＰＩＸ＜ｘ＞    ・・・（１）
【００２３】
例えば、画素Ｐからの信号が最小レベル（黒レベル）である場合、映像信号ＶＳＩＧは、式（２）により示される。一方、画素Ｐからの信号が最大レベル（飽和レベル）である場合、映像信号ＶＳＩＧは、式（３）により示される。式（３）において、ＶＰＩＸ＿ＳＡＴは、ＶＰＩＸの飽和（最大）電圧である。
ＶＳＩＧ＝ＶＲＥＦ−０    ・・・（２）
ＶＳＩＧ＝ＶＲＥＦ−ＶＰＩＸ＿ＳＡＴ    ・・・（３）
【００２４】
上記の例において、映像信号ＶＳＩＧは負の極性を有する。しかし、映像信号ＶＳＩＧは正の極性を有してもよい。
【００２５】
図２および図３を用いて、イメージセンサＩＭＧによる信号の読み出し動作について、より詳細に説明する。図２および図３は、イメージセンサＩＭＧの動作に関する信号を示している。図２において、行選択信号ＲＳＥＬ＜１＞〜ＲＳＥＬ＜ｍ＞が示されている。図３において、垂直信号線ＶＬ＜１＞の電位と、映像信号ＶＳＩＧと、制御信号ＣＬＰ＿Ｒと、制御信号ＣＬＰ＿Ｓと、列選択信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞とが示されている。図３において、ＤＡＣ回路ＣＤＡＣＰの状態（ＤＡＣ１）と、ＤＡＣ回路ＣＤＡＣＮの状態（ＤＡＣ２）と、ＡＤ変換結果（ＡＤ＿ＲＥＳＵＬＴ）のビット列Ｄ＜１＞〜Ｄ＜ｎ＞とが示されている。図２および図３において、横軸は時間を示し、かつ縦軸は信号レベルを示している。図２と図３とでは、時間方向の分解能が異なる。図２における時刻ｔ１００から時刻ｔ１０１の期間は、図３における時刻ｔ１から時刻ｔ１０の期間に対応する。
【００２６】
時刻ｔ１００において、行選択信号ＲＳＥＬ＜１＞が“Ｈ”に変化する。行選択信号ＲＳＥＬ＜２＞〜ＲＳＥＬ＜ｍ＞は“Ｌ”に保たれる。時刻ｔ１０１において、行選択信号ＲＳＥＬ＜１＞が“Ｌ”に変化し、かつ行選択信号ＲＳＥＬ＜２＞が“Ｈ”に変化する。その後、各行の行選択信号ＲＳＥＬ＜３＞〜ＲＳＥＬ＜ｍ＞は順番に“Ｈ”に変化する。時刻ｔ１０９において、行選択信号ＲＳＥＬ＜ｍ−１＞が“Ｌ”に変化し、かつ行選択信号ＲＳＥＬ＜ｍ＞が“Ｈ”に変化する。時刻ｔ１１０において、行選択信号ＲＳＥＬ＜ｍ＞が“Ｌ”に変化する。時刻ｔ２００から時刻ｔ３００における行選択信号ＲＳＥＬ＜１＞〜ＲＳＥＬ＜ｍ＞の変化は、時刻ｔ１００から時刻ｔ１１０における行選択信号ＲＳＥＬ＜１＞〜ＲＳＥＬ＜ｍ＞の変化と同様である。
【００２７】
図３の時刻ｔ１において１行目の画素Ｐ［１，１］〜Ｐ［１，ｎ］からの信号の読み出しが行われる前に、画素Ｐ［１，１］〜Ｐ［１，ｎ］のフォトダイオードは所定の電圧にリセットされ、かつ所定の時間露光される。以下では、１行目の画素Ｐ［１，１］〜画素Ｐ［１，ｎ］からの信号の読み出しを中心に説明する。他の行の画素Ｐからの信号の読み出しも１行目の画素Ｐからの信号の読み出しと同様である。時刻ｔ１において、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮは、休止状態ＳＴＡＢである。
【００２８】
時刻ｔ１において、行選択信号ＲＳＥＬ＜１＞が“Ｈ”になることにより、１行目の画素Ｐ［１，１］〜Ｐ［１，ｎ］は夫々、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続される。このタイミングで、画素Ｐ［１，１］〜Ｐ［１，ｎ］はリセット信号ＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞の出力を開始する。各列のリセット信号ＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞のうち１列目のリセット信号ＶＲＳＴ＜１＞のみが代表として図３に示されている。このタイミングで、制御信号ＣＬＰ＿Ｒは“Ｈ”になる。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞はリセット信号ＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞のサンプリング動作を開始する。
【００２９】
時刻ｔ１から所定の時間が経過し、かつリセット信号ＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞が安定した後、時刻ｔ２において、制御信号ＣＬＰ＿Ｒは“Ｌ”になる。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞に保持されたリセット信号のレベルが決定される。このタイミングで、画素Ｐ［１，１］〜Ｐ［１，ｎ］は映像信号ＰＩＸＯＵＴ＜１＞〜ＰＩＸＯＵＴ＜ｎ＞の出力を開始する。同時に制御信号ＣＬＰ＿Ｓは“Ｈ”になる。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は映像信号ＰＩＸＯＵＴ＜１＞〜ＰＩＸＯＵＴ＜ｎ＞のサンプリング動作を開始する。
【００３０】
時刻ｔ３において、制御信号ＣＬＰ＿Ｓが“Ｌ”になることにより、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は映像信号ＰＩＸＯＵＴ＜１＞〜ＰＩＸＯＵＴ＜ｎ＞のサンプリング動作を終了する。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞の内部では、画素Ｐ［１，１］〜Ｐ［１，ｎ］から入力された映像信号ＰＩＸＯＵＴ＜１＞〜ＰＩＸＯＵＴ＜ｎ＞に含まれる画素のリセットノイズ等がキャンセルされる。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、基準信号ＶＲＥＦの電位を基準とし、振幅がＶＰＩＸ＜１＞〜ＶＰＩＸ＜ｎ＞である映像信号ＶＳＩＧを保持する。
【００３１】
時刻ｔ３において、列選択信号ＣＳＥＬ＜１＞が“Ｈ”になることにより、１列目の列回路ＣＯＬ＜１＞から、振幅がＶＰＩＸ＜１＞である映像信号ＶＳＩＧが出力される。この信号は、ＡＤ変換器ＡＤＣのＤＡＣ回路ＣＤＡＣＰによってサンプリングされる。このとき、ＤＡＣ回路ＣＤＡＣＰは、サンプリング動作ＳＡＭＰを開始する。
【００３２】
時刻ｔ４において、列選択信号ＣＳＥＬ＜１＞が“Ｌ”になり、かつ同時に列選択信号ＣＳＥＬ＜２＞が“Ｈ”になる。これによって、２列目の列回路ＣＯＬ＜２＞から、振幅がＶＰＩＸ＜２＞である映像信号ＶＳＩＧが出力される。この信号は、ＡＤ変換器ＡＤＣのＤＡＣ回路ＣＤＡＣＮによってサンプリングされる。このとき、ＤＡＣ回路ＣＤＡＣＮは、サンプリング動作ＳＡＭＰを開始する。時刻ｔ４において、ＤＡＣ回路ＣＤＡＣＰはサンプリング動作ＳＡＭＰを終了し、かつＡＤ変換動作ＣＯＮＶを開始する。時刻ｔ４から変換時間ｔｄが経過した後の時刻ｔ５において、ＡＤ変換器ＡＤＣはＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴを更新し、かつ変換結果としてビット列Ｄ＜１＞を出力する。本発明の実施形態において、ビット列Ｄ＜１＞は、後述するデジタル信号Ｄ［６：１］により構成される信号である。
【００３３】
時刻ｔ５の後も同様に、列選択信号ＣＳＥＬ＜３＞〜ＣＳＥＬ＜ｎ＞が順次“Ｈ”になることにより、列回路ＣＯＬ＜３＞〜ＣＯＬ＜ｎ＞から映像信号ＶＳＩＧが順次出力され、かつＡＤ変換器ＡＤＣに入力される。
【００３４】
列回路ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧのサンプリング動作ＳＡＭＰは時刻ｔ７に開始し、かつ時刻ｔ８に終了する。列回路ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧのＡＤ変換動作ＣＯＮＶは時刻ｔ８に開始し、かつ時刻ｔ９に終了する。
【００３５】
上記の動作において、奇数列の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ−１＞から出力された映像信号ＶＳＩＧはＡＤ変換器ＡＤＣのＤＡＣ回路ＣＤＡＣＰによってサンプリングされる。偶数列の列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧはＡＤ変換器ＡＤＣのＤＡＣ回路ＣＤＡＣＮによってサンプリングされる。一方のＤＡＣ回路がサンプリング動作ＳＡＭＰを行う期間において、他方のＤＡＣ回路はＡＤ変換動作ＣＯＮＶを行う。一方の容量ＤＡＣ回路によるサンプリング動作ＳＡＭＰと他方の容量ＤＡＣ回路によるＡＤ変換動作ＣＯＮＶとは、並行的に行われる。いずれの列回路も選択されない期間において、ＡＤ変換器ＡＤＣのＤＡＣ回路は休止状態ＳＴＡＢになる。
【００３６】
ＡＤ変換器ＡＤＣは、列選択信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞が“Ｈ”から“Ｌ”に切り替わる瞬間に、その列選択信号ＣＳＥＬ＜ｉ＞に対応する列の列回路ＣＯＬ＜ｉ＞から出力された映像信号ＶＳＩＧのサンプリングを終了し、かつＡＤ変換を開始する。ＡＤ変換が終了する度に、ＡＤ変換器ＡＤＣは、ビット列Ｄ＜１＞〜Ｄ＜ｎ＞を更新し、かつＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴを順次出力（更新）する。
【００３７】
１行ｎ列目の画素Ｐ［１，ｎ］からの読み出しが終了した後の時刻ｔ１０１（時刻ｔ１０に相当）において、行選択信号ＲＳＥＬ＜１＞は“Ｈ”から“Ｌ”に切り替わる。同時に行選択信号ＲＳＥＬ＜２＞は“Ｌ”から“Ｈ”に切り替わる。その後、２行１列目の画素Ｐ［２，１］から２行ｎ列目の画素Ｐ［２，ｎ］までの各画素Ｐから信号が、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞を通して読み出される。その後、同様に３行目からｍ行目の各画素Ｐからの信号が読み出され、かつ時刻ｔ３００に読み出しは完了する。この読み出しが終了した後、再び各画素Ｐの露光が行われる。この露光が終了した後、時刻ｔ４００において行選択信号ＲＳＥＬ＜１＞が“Ｌ”から“Ｈ”に切り替わることにより、１行目の画素Ｐ［１，１］〜Ｐ［１，ｎ］からの読み出しが再び開始される。
【００３８】
上記のように、イメージセンサＩＭＧは、ＡＤ変換器ＡＤＣと、複数の画素Ｐと、複数の列回路ＣＯＬとを少なくとも有する。複数の画素Ｐは、行列状に配置されている。複数の列回路ＣＯＬは、複数の画素Ｐの列毎に配置されている。複数の画素Ｐの奇数列に配置された列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ−１＞から出力された信号すなわち映像信号ＶＳＩＧは、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮのいずれか１つすなわちＤＡＣ回路ＣＤＡＣＰに入力される。複数の画素Ｐの偶数列に配置された列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞から出力された信号は、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮのうち偶数列に配置された列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞から出力された信号すなわち映像信号ＶＳＩＧが入力されるＤＡＣ回路ＣＤＡＣＰと異なるＤＡＣ回路ＣＤＡＣＮに入力される。
【００３９】
図４を用いて、ＡＤ変換器ＡＤＣの構成について説明する。図４は、ＡＤ変換器ＡＤＣの構成を示している。
【００４０】
ＡＤ変換器ＡＤＣの概略構成について説明する。ＡＤ変換器ＡＤＣは、少なくとも、ＤＡＣ回路ＣＤＡＣＰ（第１のＤＡＣ回路）と、ＤＡＣ回路ＣＤＡＣＮ（第２のＤＡＣ回路）と、比較回路ＣＭＰと、制御回路ＳＡＲＬＯＧＩＣとを有する。ＤＡＣ回路ＣＤＡＣＰは、容量値が重み付けされた複数のＤＡＣ容量Ｃ２Ｐ〜Ｃ６Ｐ（第１のキャパシタ）を有する。ＤＡＣ回路ＣＤＡＣＮは、容量値が重み付けされた複数のＤＡＣ容量Ｃ２Ｎ〜Ｃ６Ｎ（第２のキャパシタ）を有する。比較回路ＣＭＰは、ＤＡＣ回路ＣＤＡＣＰのノードＶＩＰ（第１の出力ノード）およびＤＡＣ回路ＣＤＡＣＮのノードＶＩＮ（第２の出力ノード）に接続され、かつノードＶＩＰおよびノードＶＩＮの電位を比較する。制御回路ＳＡＲＬＯＧＩＣは、比較回路ＣＭＰの比較結果に応じて、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮを制御する。ＤＡＣ回路ＣＤＡＣＰは、ＤＡＣ回路ＣＤＡＣＮによるＡＤ変換動作（第２の動作）と並行してサンプリング動作（第１の動作）を行い、かつＤＡＣ回路ＣＤＡＣＰは、ＤＡＣ回路ＣＤＡＣＮによるサンプリング動作と並行してＡＤ変換動作を行う。サンプリング動作において、ＤＡＣ回路ＣＤＡＣＰまたはＤＡＣ回路ＣＤＡＣＮの入力信号すなわち映像信号ＶＳＩＧに応じた電荷が複数のＤＡＣ容量Ｃ２Ｐ〜Ｃ６Ｐまたは複数のＤＡＣ容量Ｃ２Ｎ〜Ｃ６Ｎの各々にサンプリングされる。ＡＤ変換動作において、サンプリング動作により複数のＤＡＣ容量Ｃ２Ｐ〜Ｃ６Ｐまたは複数のＤＡＣ容量Ｃ２Ｎ〜Ｃ６Ｎの各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮは、サンプリング動作およびＡＤ変換動作を交互に行う。
【００４１】
サンプリング動作において、映像信号ＶＳＩＧがＤＡＣ回路ＣＤＡＣＰのノードＶＳＰ（第１の入力ノード）またはＤＡＣ回路ＣＤＡＣＮのノードＶＳＮ（第２の入力ノード）に印加される。サンプリング動作において、同相信号ＶＣＭ（第１の基準信号）がノードＶＩＰまたはノードＶＩＮに印加される。サンプリング動作において、第１の電荷が複数のＤＡＣ容量Ｃ２Ｐ〜Ｃ６Ｐに保持され、または第２の電荷が複数のＤＡＣ容量Ｃ２Ｎ〜Ｃ６Ｎに保持される。第１の電荷および第２の電荷は、映像信号ＶＳＩＧの電位と同相信号ＶＣＭの電位との電位差に基づき保存される。サンプリング動作において、ノードＶＩＰまたはノードＶＩＮに印加された同相信号ＶＣＭの電位が第１の電位として比較回路ＣＭＰに入力される。ＡＤ変換動作において、基準信号ＶＲＥＦ（第２の基準信号）がノードＶＳＰまたはノードＶＳＮに印加され、かつ第１の電荷または第２の電荷が保存された状態で、複数のＤＡＣ容量Ｃ２Ｐ〜Ｃ６Ｐまたは複数のＤＡＣ容量Ｃ２Ｎ〜Ｃ６Ｎの入力ノードに入力される信号が、制御回路ＳＡＲＬＯＧＩＣにより、基準信号ＶＲＥＦまたはグランドレベルに切り替えられることにより、第２の電位または第３の電位がそれぞれ生成される。ＡＤ変換動作において、第２の電位または第３の電位が比較回路ＣＭＰに入力される。比較回路ＣＭＰは、第１の電位と第２の電位または第３の電位とを比較する。制御回路ＳＡＲＬＯＧＩＣは、比較結果に基づいて、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮのうち、ＡＤ変換動作が行われているＤＡＣ回路を制御することにより、第２の電位または第３の電位を変化させる。
【００４２】
ＡＤ変換器ＡＤＣの詳細な構成について説明する。図４に示すように、ＡＤ変換器ＡＤＣは、ＤＡＣ回路ＣＤＡＣＰと、ＤＡＣ回路ＣＤＡＣＮと、比較回路ＣＭＰと、制御回路ＳＡＲＬＯＧＩＣと、選択スイッチＳＥＬ１と、選択スイッチＳＥＬ２とを有する。
【００４３】
ＤＡＣ回路ＣＤＡＣＰは、ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐと、スイッチＳＷ１Ｐ〜ＳＷ６Ｐと、クランプスイッチＳＷＣＬＰと、サンプルスイッチＳＷ＿ＳＭＰＬＰと、基準信号入力スイッチＳＷ＿ＲＥＦＰとを有する。
【００４４】
サンプルスイッチＳＷ＿ＳＭＰＬＰは、第１の端子と第２の端子とを有する。サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子は、信号源ＳＩＧ＿ＯＤＤに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＰの第２の端子は、ノードＶＳＰに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＰの状態は、オンとオフとの間で切り替わる。サンプルスイッチＳＷ＿ＳＭＰＬＰがオンであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子と第２の端子とが電気的に接続される。このとき、信号源ＳＩＧ＿ＯＤＤからの信号がノードＶＳＰに入力される。サンプルスイッチＳＷ＿ＳＭＰＬＰがオフであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＰの第１の端子と第２の端子とが高インピーダンス状態になる。サンプルスイッチＳＷ＿ＳＭＰＬＰの状態は、制御信号ＳＭＰＬＰによって制御される。制御信号ＳＭＰＬＰが“Ｈ”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＰはオンである。制御信号ＳＭＰＬＰが“Ｌ”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＰはオフである。サンプルスイッチＳＷ＿ＳＭＰＬＰは、信号源ＳＩＧ＿ＯＤＤからの信号をサンプリングする。
【００４５】
スイッチＳＷ１Ｐ〜ＳＷ６Ｐは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷ１Ｐ〜ＳＷ６Ｐの第１の端子Ｓ１は、ノードＶＳＰに接続されている。スイッチＳＷ１Ｐ〜ＳＷ６Ｐの第２の端子Ｓ２は、グランドＧＮＤに接続されている。スイッチＳＷ１Ｐ〜ＳＷ６Ｐの第３の端子Ｄは、ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐに接続されている。スイッチＳＷ１Ｐ〜ＳＷ６Ｐの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷ１Ｐ〜ＳＷ６Ｐが第１の状態であるとき、スイッチＳＷ１Ｐ〜ＳＷ６Ｐの第１の端子Ｓ１とスイッチＳＷ１Ｐ〜ＳＷ６Ｐの第３の端子Ｄとが電気的に接続される。このとき、信号源ＳＩＧ＿ＯＤＤからの映像信号ＶＳＩＧがＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐに入力される。スイッチＳＷ１Ｐ〜ＳＷ６Ｐが第２の状態であるとき、スイッチＳＷ１Ｐ〜ＳＷ６Ｐの第２の端子Ｓ２とスイッチＳＷ１Ｐ〜ＳＷ６Ｐの第３の端子Ｄとが電気的に接続される。このとき、ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐに蓄積されている電荷が保存される。スイッチＳＷ２Ｐ〜ＳＷ６Ｐの状態は、ＡＤ変換結果のビットＤＰ［２］〜ＤＰ［６］によって制御される。ビットＤＰ［２］〜ＤＰ［６］が“Ｈ”である場合、スイッチＳＷ２Ｐ〜ＳＷ６Ｐは第１の状態である。ビットＤＰ［２］〜ＤＰ［６］が“Ｌ”である場合、スイッチＳＷ２Ｐ〜ＳＷ６Ｐは第２の状態である。スイッチＳＷ１Ｐには、常に“Ｈ”である制御信号が入力される。このため、スイッチＳＷ１Ｐは、第１の状態に保たれる。ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐにおいて電荷が保存された状態でスイッチＳＷ２Ｐ〜ＳＷ６Ｐの接続状態が変化することにより、ノードＶＩＰの電位（第２の電位）が変化する。
【００４６】
ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐは、第１の端子と第２の端子とを有する。ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐの第１の端子は、スイッチＳＷ１Ｐ〜ＳＷ６Ｐの第３の端子Ｄに接続されている。ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐの第２の端子は、ノードＶＩＰに接続されている。ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐは、サンプルスイッチＳＷ＿ＳＭＰＬＰによってサンプリングされた信号を保持する。
【００４７】
クランプスイッチＳＷＣＬＰは、第１の端子と第２の端子とを有する。クランプスイッチＳＷＣＬＰの第１の端子は、図示していない同相信号生成回路に接続されている。クランプスイッチＳＷＣＬＰの第２の端子は、ノードＶＩＰに接続されている。クランプスイッチＳＷＣＬＰの状態は、オンとオフとの間で切り替わる。クランプスイッチＳＷＣＬＰがオンであるとき、クランプスイッチＳＷＣＬＰの第１の端子と第２の端子とが電気的に接続される。このとき、同相信号生成回路からの同相信号ＶＣＭがノードＶＩＰに入力される。クランプスイッチＳＷＣＬＰがオフであるとき、クランプスイッチＳＷＣＬＰの第１の端子と第２の端子とが高インピーダンス状態になる。クランプスイッチＳＷＣＬＰの状態は、制御信号ＣＬＰによって制御される。制御信号ＣＬＰが“Ｈ”である場合、クランプスイッチＳＷＣＬＰはオンである。制御信号ＣＬＰが“Ｌ”である場合、クランプスイッチＳＷＣＬＰはオフである。クランプスイッチＳＷＣＬＰは、同相信号ＶＣＭをノードＶＩＰに入力する。
【００４８】
基準信号入力スイッチＳＷ＿ＲＥＦＰは、第１の端子と第２の端子とを有する。基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子は、図示していない基準信号生成回路に接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＰの第２の端子は、ノードＶＳＰに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＰの状態は、オンとオフとの間で切り替わる。基準信号入力スイッチＳＷ＿ＲＥＦＰがオンであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子と第２の端子とが電気的に接続される。このとき、基準信号生成回路からの基準信号ＶＲＥＦがノードＶＳＰに入力される。基準信号入力スイッチＳＷ＿ＲＥＦＰがオフであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＰの第１の端子と第２の端子とが高インピーダンス状態になる。基準信号入力スイッチＳＷ＿ＲＥＦＰの状態は、制御信号ＲＥＦＰ＿ＥＮによって制御される。制御信号ＲＥＦＰ＿ＥＮが“Ｈ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＰはオンである。制御信号ＲＥＦＰ＿ＥＮが“Ｌ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＰはオフである。基準信号入力スイッチＳＷ＿ＲＥＦＰは、基準信号ＶＲＥＦをノードＶＳＰに入力する。
【００４９】
ＤＡＣ回路ＣＤＡＣＮは、ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎと、スイッチＳＷ１Ｎ〜ＳＷ６Ｎと、クランプスイッチＳＷＣＬＮと、サンプルスイッチＳＷ＿ＳＭＰＬＮと、基準信号入力スイッチＳＷ＿ＲＥＦＮとを有する。
【００５０】
サンプルスイッチＳＷ＿ＳＭＰＬＮは、第１の端子と第２の端子とを有する。サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子は、信号源ＳＩＧ＿ＥＶＥＮに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＮの第２の端子は、ノードＶＳＮに接続されている。サンプルスイッチＳＷ＿ＳＭＰＬＮの状態は、オンとオフとの間で切り替わる。サンプルスイッチＳＷ＿ＳＭＰＬＮがオンであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子と第２の端子とが電気的に接続される。このとき、信号源ＳＩＧ＿ＥＶＥＮからの信号がノードＶＳＮに入力される。サンプルスイッチＳＷ＿ＳＭＰＬＮがオフであるとき、サンプルスイッチＳＷ＿ＳＭＰＬＮの第１の端子と第２の端子とが高インピーダンス状態になる。サンプルスイッチＳＷ＿ＳＭＰＬＮの状態は、制御信号ＳＭＰＬＮによって制御される。制御信号ＳＭＰＬＮが“Ｈ”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＮはオンである。制御信号ＳＭＰＬＮが“Ｌ”である場合、サンプルスイッチＳＷ＿ＳＭＰＬＮはオフである。サンプルスイッチＳＷ＿ＳＭＰＬＮは、信号源ＳＩＧ＿ＥＶＥＮからの信号をサンプリングする。
【００５１】
スイッチＳＷ１Ｎ〜ＳＷ６Ｎは、第１の端子Ｓ１と、第２の端子Ｓ２と、第３の端子Ｄとを有する。スイッチＳＷ１Ｎ〜ＳＷ６Ｎの第１の端子Ｓ１は、ノードＶＳＮに接続されている。スイッチＳＷ１Ｎ〜ＳＷ６Ｎの第２の端子Ｓ２は、グランドＧＮＤに接続されている。スイッチＳＷ１Ｎ〜ＳＷ６Ｎの第３の端子Ｄは、ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに接続されている。スイッチＳＷ１Ｎ〜ＳＷ６Ｎの状態は、第１の状態と第２の状態との間で切り替わる。スイッチＳＷ１Ｎ〜ＳＷ６Ｎが第１の状態であるとき、スイッチＳＷ１Ｎ〜ＳＷ６Ｎの第１の端子Ｓ１とスイッチＳＷ１Ｎ〜ＳＷ６Ｎの第３の端子Ｄとが電気的に接続される。このとき、信号源ＳＩＧ＿ＥＶＥＮからの信号がＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに入力される。スイッチＳＷ１Ｎ〜ＳＷ６Ｎが第２の状態であるとき、スイッチＳＷ１Ｎ〜ＳＷ６Ｎの第２の端子Ｓ２とスイッチＳＷ１Ｎ〜ＳＷ６Ｎの第３の端子Ｄとが電気的に接続される。このとき、ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに蓄積されている電荷が保存される。スイッチＳＷ２Ｎ〜ＳＷ６Ｎの状態は、ＡＤ変換結果のビットＤＮ［２］〜ＤＮ［６］によって制御される。ビットＤＮ［２］〜ＤＮ［６］が“Ｈ”である場合、スイッチＳＷ２Ｎ〜ＳＷ６Ｎは第１の状態である。ビットＤＮ［２］〜ＤＮ［６］が“Ｌ”である場合、ＳＷ２Ｎ〜ＳＷ６Ｎは第２の状態である。スイッチＳＷ１Ｎには、常に“Ｈ”である制御信号が入力される。このため、スイッチＳＷ１Ｎは、常に第１の状態に保たれる。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎにおいて電荷が保存された状態でスイッチＳＷ２Ｎ〜ＳＷ６Ｎの接続状態が変化することにより、ノードＶＩＮの電位（第３の電位）が変化する。
【００５２】
ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎは、第１の端子と第２の端子とを有する。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎの第１の端子は、スイッチＳＷ１Ｎ〜ＳＷ６Ｎの第３の端子Ｄに接続されている。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎの第２の端子は、ノードＶＩＮに接続されている。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎは、サンプルスイッチＳＷ＿ＳＭＰＬＮによってサンプリングされた信号を保持する。
【００５３】
クランプスイッチＳＷＣＬＮは、第１の端子と第２の端子とを有する。クランプスイッチＳＷＣＬＮの第１の端子は、図示していない同相信号生成回路に接続されている。クランプスイッチＳＷＣＬＮの第２の端子は、ノードＶＩＮに接続されている。クランプスイッチＳＷＣＬＮの状態は、オンとオフとの間で切り替わる。クランプスイッチＳＷＣＬＮがオンであるとき、クランプスイッチＳＷＣＬＮの第１の端子と第２の端子とが電気的に接続される。このとき、同相信号生成回路からの同相信号ＶＣＭがノードＶＩＮに入力される。クランプスイッチＳＷＣＬＮがオフであるとき、クランプスイッチＳＷＣＬＮの第１の端子と第２の端子とが高インピーダンス状態になる。クランプスイッチＳＷＣＬＮの状態は、制御信号ＣＬＮによって制御される。制御信号ＣＬＮが“Ｈ”である場合、クランプスイッチＳＷＣＬＮはオンである。制御信号ＣＬＮが“Ｌ”である場合、クランプスイッチＳＷＣＬＮはオフである。クランプスイッチＳＷＣＬＮは、同相信号ＶＣＭをノードＶＩＮに入力する。
【００５４】
基準信号入力スイッチＳＷ＿ＲＥＦＮは、第１の端子と第２の端子とを有する。基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子は、図示していない基準信号生成回路に接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＮの第２の端子は、ノードＶＳＮに接続されている。基準信号入力スイッチＳＷ＿ＲＥＦＮの状態は、オンとオフとの間で切り替わる。基準信号入力スイッチＳＷ＿ＲＥＦＮがオンであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子と第２の端子とが電気的に接続される。このとき、基準信号生成回路からの基準信号ＶＲＥＦがノードＶＳＮに入力される。基準信号入力スイッチＳＷ＿ＲＥＦＮがオフであるとき、基準信号入力スイッチＳＷ＿ＲＥＦＮの第１の端子と第２の端子とが高インピーダンス状態になる。基準信号入力スイッチＳＷ＿ＲＥＦＮの状態は、制御信号ＲＥＦＮ＿ＥＮによって制御される。制御信号ＲＥＦＮ＿ＥＮが“Ｈ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＮはオンである。制御信号ＲＥＦＮ＿ＥＮが“Ｌ”である場合、基準信号入力スイッチＳＷ＿ＲＥＦＮはオフである。基準信号入力スイッチＳＷ＿ＲＥＦＮは、基準信号ＶＲＥＦをノードＶＳＮに入力する。
【００５５】
ＤＡＣ容量Ｃ２Ｐ〜Ｃ６ＰおよびＤＡＣ容量Ｃ２Ｎ〜Ｃ６Ｎの容量値は重み付けされている。説明の便宜のため、各ＤＡＣ容量の容量値は各ＤＡＣ容量の符号で表される。各ＤＡＣ容量の容量値は、式（４）により示される。
Ｃ６Ｐ＝Ｃ６Ｎ＝Ｃ／２１、Ｃ５Ｐ＝Ｃ５Ｎ＝Ｃ／２２、・・・Ｃ２Ｐ＝Ｃ２Ｎ＝Ｃ／２５    ・・・（４）
【００５６】
ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、ダミー容量としての性質を有する容量である。ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎの容量値は、式（５）により示される。
Ｃ１Ｐ＝Ｃ１Ｎ＝Ｃ／２５    ・・・（５）
【００５７】
ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの容量の合計値をＣにするために必要である。Ｃは、式（６）により示される。
Ｃ＝Ｃ／２１＋Ｃ／２２・・＋Ｃ／２５＋Ｃ／２５    ・・・（６）
【００５８】
ダミー容量としての性質を有するＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１ＮはＡＤ変換器ＡＤＣの構成に必須の要件ではない。しかし、ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎは、後述する説明を簡潔にするため、および実際の設計において高精度なＡＤ変換器を実現するためには必要な要素である。このため、本発明の各実施形態において、ＤＡＣ容量Ｃ１ＰおよびＤＡＣ容量Ｃ１Ｎを敢えて記載している。
【００５９】
ＤＡＣ回路ＣＤＡＣＰは、信号源ＳＩＧ＿ＯＤＤに接続されている。ＤＡＣ回路ＣＤＡＣＮは、信号源ＳＩＧ＿ＥＶＥＮに接続されている。信号源ＳＩＧ＿ＯＤＤによって生成された映像信号ＶＳＩＧは、ノードＶＳＰに供給される。信号源ＳＩＧ＿ＯＤＤは、図１に示す撮像部ＰＩＸと奇数列の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ−１＞とに対応する。信号源ＳＩＧ＿ＥＶＥＮによって生成された映像信号ＶＳＩＧは、ノードＶＳＮに供給される。信号源ＳＩＧ＿ＥＶＥＮは、図１に示す撮像部ＰＩＸと偶数列の列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞とに対応する。図示していない基準信号生成回路によって生成された基準信号ＶＲＥＦはノードＶＳＰおよびノードＶＳＮに供給される。
【００６０】
ノードＶＳＰは、サンプルスイッチＳＷ＿ＳＭＰＬＰの第２の端子と、基準信号入力スイッチＳＷ＿ＲＥＦＰの第２の端子と、スイッチＳＷ１Ｐ〜ＳＷ５Ｐの第１の端子Ｓ１とに接続されている。ノードＶＳＰは、これらに電気的に接続された信号線上の任意の位置である。ノードＶＳＮは、サンプルスイッチＳＷ＿ＳＭＰＬＮの第２の端子と、基準信号入力スイッチＳＷ＿ＲＥＦＮの第２の端子と、スイッチＳＷ１Ｎ〜ＳＷ５Ｎの第１の端子Ｓ１とに接続されている。ノードＶＳＮは、これらに電気的に接続された信号線上の任意の位置である。
【００６１】
ノードＶＩＰは、ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐの第２の端子と、クランプスイッチＳＷＣＬＰの第２の端子と、比較回路ＣＭＰの第１の入力端子とに接続されている。ノードＶＩＰは、これらに電気的に接続された信号線上の任意の位置である。ノードＶＩＮは、ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎの第２の端子と、クランプスイッチＳＷＣＬＮの第２の端子と、比較回路ＣＭＰの第２の入力端子とに接続されている。ノードＶＩＮは、これらに電気的に接続された信号線上の任意の位置である。
【００６２】
比較回路ＣＭＰは、第１の入力端子（非反転入力端子）と、第２の入力端子（反転入力端子）と、第１の出力端子（反転出力端子）と、第２の出力端子（非反転出力端子）とを有する。比較回路ＣＭＰの第１の入力端子は、ノードＶＩＰに接続されている。ＤＡＣ回路ＣＤＡＣＰがサンプリング動作を行っているとき、同相信号ＶＣＭに基づく電位（第１の電位）が比較回路ＣＭＰの第１の入力端子に入力される。ＤＡＣ回路ＣＤＡＣＰがＡＤ変換動作を行っているとき、映像信号ＶＳＩＧと基準信号ＶＲＥＦと同相信号ＶＣＭとに基づく電位（第２の電位）が比較回路ＣＭＰの第１の入力端子に入力される。比較回路ＣＭＰの第２の入力端子は、ノードＶＩＮに接続されている。ＤＡＣ回路ＣＤＡＣＮがサンプリング動作を行っているとき、同相信号ＶＣＭに基づく電位（第１の電位）が比較回路ＣＭＰの第２の入力端子に入力される。ＤＡＣ回路ＣＤＡＣＮがＡＤ変換動作を行っているとき、映像信号ＶＳＩＧと基準信号ＶＲＥＦと同相信号ＶＣＭとに基づく電位（第３の電位）が比較回路ＣＭＰの第２の入力端子に入力される。比較回路ＣＭＰの第１の出力端子および第２の出力端子は、選択スイッチＳＥＬ１に接続されている。比較回路ＣＭＰは、ノードＶＩＰの電位とノードＶＩＮの電位とを比較する。比較回路ＣＭＰは、比較結果に基づく信号ＶＯＮを第１の出力端子から出力し、かつ比較結果に基づく信号ＶＯＰを第２の出力端子から出力する。
【００６３】
第１の期間において、ＤＡＣ回路ＣＤＡＣＰはサンプリング動作を行い、かつＤＡＣ回路ＣＤＡＣＮはＡＤ変換動作を行う。このとき、ノードＶＩＰの電位は同相信号ＶＣＭであり、かつノードＶＩＮの電位は、ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに保持された第２の電荷に基づく電位である。例えば、第２の電荷に基づく電位が同相信号ＶＣＭの電位よりも大きい場合、信号ＶＯＰは信号ＶＯＮよりも小さい（ＶＯＰ＜ＶＯＮ）。第２の電荷に基づく電位が同相信号ＶＣＭの電位よりも小さい場合、信号ＶＯＰは信号ＶＯＮよりも大きい（ＶＯＰ＞ＶＯＮ）。
【００６４】
第１の期間と異なる第２の期間において、ＤＡＣ回路ＣＤＡＣＰはＡＤ変換動作を行い、かつＤＡＣ回路ＣＤＡＣＮはサンプリング動作を行う。このとき、ノードＶＩＰの電位は、ＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐに保持された第１の電荷に基づく電位であり、かつノードＶＩＮの電位は、同相信号ＶＣＭである。例えば、第１の電荷に基づく電位が同相信号ＶＣＭよりも大きい場合、信号ＶＯＰは信号ＶＯＮよりも大きい（ＶＯＰ＞ＶＯＮ）。第１の電荷に基づく電位が同相信号ＶＣＭの電位よりも小さい場合、信号ＶＯＰは信号ＶＯＮよりも小さい（ＶＯＰ＜ＶＯＮ）。
【００６５】
選択スイッチＳＥＬ１は、第１の入力端子Ｓ１と、第２の入力端子Ｓ２と、第１の出力端子Ｄ１と、第２の出力端子Ｄ２とを有する。選択スイッチＳＥＬ１の第１の入力端子Ｓ１は、比較回路ＣＭＰの第１の出力端子に接続されている。信号ＶＯＮが選択スイッチＳＥＬ１の第１の入力端子Ｓ１に入力される。選択スイッチＳＥＬ１の第２の入力端子Ｓ２は、比較回路ＣＭＰの第２の出力端子に接続されている。信号ＶＯＰが選択スイッチＳＥＬ１の第２の入力端子Ｓ２に入力される。選択スイッチＳＥＬ１の第１の出力端子Ｄ１および第２の出力端子Ｄ２は、制御回路ＳＡＲＬＯＧＩＣに接続されている。
【００６６】
上記のように、第１の期間において、第２の電荷に基づく電位が同相信号ＶＣＭの電位よりも大きい場合、信号ＶＯＰは信号ＶＯＮよりも小さい（ＶＯＰ＜ＶＯＮ）。第２の期間において、第１の電荷に基づく電位が同相信号ＶＣＭの電位よりも大きい場合、信号ＶＯＰは信号ＶＯＮよりも大きい（ＶＯＰ＞ＶＯＮ）。つまり、第１の期間における比較結果と、第２の期間における比較結果とが同一であるにも関わらず、信号ＶＯＰと信号ＶＯＮとの大きさの関係が異なる。第１の期間および第２の期間において比較結果が一定である場合に制御回路ＳＡＲＬＯＧＩＣに入力される２つの信号の大きさの関係を一定にするために選択スイッチＳＥＬ１が配置されている。
【００６７】
選択スイッチＳＥＬ１の入力端子と出力端子との接続は、切り替えることができる。選択スイッチＳＥＬ１は、第１の状態と第２の状態との間で切り替わる。上記の第１の期間において、選択スイッチＳＥＬ１は第１の状態である。選択スイッチＳＥＬ１が第１の状態であるとき、選択スイッチＳＥＬ１の第１の入力端子Ｓ１と選択スイッチＳＥＬ１の第１の出力端子Ｄ１とが電気的に接続され、かつ選択スイッチＳＥＬ１の第２の入力端子Ｓ２と選択スイッチＳＥＬ１の第２の出力端子Ｄ２とが電気的に接続される。このとき、信号ＶＯＮが選択スイッチＳＥＬ１の第１の出力端子Ｄ１から出力され、かつ信号ＶＯＰが選択スイッチＳＥＬ１の第２の出力端子Ｄ２から出力される。上記の第２の期間において、選択スイッチＳＥＬ１は第２の状態である。選択スイッチＳＥＬ１が第２の状態であるとき、選択スイッチＳＥＬ１の第１の入力端子Ｓ１と選択スイッチＳＥＬ１の第２の出力端子Ｄ２とが電気的に接続され、かつ選択スイッチＳＥＬ１の第２の入力端子Ｓ２と選択スイッチＳＥＬ１の第１の出力端子Ｄ１とが電気的に接続される。このとき、信号ＶＯＮが選択スイッチＳＥＬ１の第２の出力端子Ｄ２から出力され、かつ信号ＶＯＰが選択スイッチＳＥＬ１の第１の出力端子Ｄ１から出力される。
【００６８】
制御回路ＳＡＲＬＯＧＩＣは、第１の入力端子と、第２の入力端子と、出力端子とを有する。制御回路ＳＡＲＬＯＧＩＣの第１の入力端子は選択スイッチＳＥＬ１の第１の出力端子Ｄ１に接続されている。制御回路ＳＡＲＬＯＧＩＣの第２の入力端子は選択スイッチＳＥＬ１の第２の出力端子Ｄ２に接続されている。選択スイッチＳＥＬ１の第１の出力端子Ｄ１からの信号が制御回路ＳＡＲＬＯＧＩＣの第１の入力端子に入力され、かつ選択スイッチＳＥＬ１の第２の出力端子Ｄ２からの信号が制御回路ＳＡＲＬＯＧＩＣの第２の入力端子に入力される。制御回路ＳＡＲＬＯＧＩＣは、比較回路ＣＭＰからの信号ＶＯＰおよび信号ＶＯＮに基づいてＡＤ変換結果のデジタル信号Ｄ［６：１］を生成する。制御回路ＳＡＲＬＯＧＩＣは、デジタル信号Ｄ［６：１］を出力端子から出力する。デジタル信号Ｄ［６：１］は、ＡＤ変換結果としてＡＤ変換器ＡＤＣの後段の回路に出力される。ＡＤ変換器ＡＤＣは、６ビット出力のＡＤ変換器であるが、この例に限らない。ＡＤ変換器ＡＤＣの出力ビット数は、任意に設定され得る。
【００６９】
選択スイッチＳＥＬ２は、第１の入力端子Ｓ１と、第２の入力端子Ｓ２と、第１の出力端子Ｄ１と、第２の出力端子Ｄ２とを有する。選択スイッチＳＥＬ２の第１の入力端子Ｓ１は、電源電圧ＶＤＤを出力する電源に接続されている。電源電圧ＶＤＤが選択スイッチＳＥＬ２の第１の入力端子Ｓ１に入力される。選択スイッチＳＥＬ２の第２の入力端子Ｓ２は、制御回路ＳＡＲＬＯＧＩＣに接続されている。デジタル信号Ｄ［６：１］が選択スイッチＳＥＬ２の第２の入力端子Ｓ２に入力される。デジタル信号ＤＰ［６：２］が選択スイッチＳＥＬ２の第１の出力端子Ｄ１から出力される。デジタル信号ＤＰ［６：２］を構成する各ビットは、スイッチＳＷ２Ｐ〜スイッチＳＷ６Ｐに出力される。デジタル信号ＤＮ［６：２］が選択スイッチＳＥＬ２の第２の出力端子Ｄ２から出力される。デジタル信号ＤＮ［６：２］を構成する各ビットは、スイッチＳＷ２Ｎ〜スイッチＳＷ６Ｎに出力される。
【００７０】
第１の期間において、ＤＡＣ回路ＣＤＡＣＰはサンプリング動作を行い、かつＤＡＣ回路ＣＤＡＣＮはＡＤ変換動作を行う。第１の期間において、スイッチＳＷ１Ｐ〜ＳＷ６Ｐの第１の端子Ｓ１とスイッチＳＷ１Ｐ〜ＳＷ６Ｐの第３の端子Ｄとが接続される。このとき、スイッチＳＷ１Ｐ〜ＳＷ６Ｐに入力されるビットＤＰ［１］〜ＤＰ［６］は“Ｈ”である。第２の期間において、ＤＡＣ回路ＣＤＡＣＰはＡＤ変換動作を行い、かつＤＡＣ回路ＣＤＡＣＮはサンプリング動作を行う。第２の期間において、スイッチＳＷ１Ｎ〜ＳＷ６Ｎの第１の端子Ｓ１とスイッチＳＷ１Ｎ〜ＳＷ６Ｎの第３の端子Ｄとが接続される。このとき、スイッチＳＷ１Ｎ〜ＳＷ６Ｎに入力されるビットＤＮ［１］〜ＤＮ［６］は“Ｈ”である。この動作を実現するために選択スイッチＳＥＬ２が配置されている。
【００７１】
制御回路ＳＡＲＬＯＧＩＣが選択スイッチＳＥ１および選択スイッチＳＥＬ２の機能を有していてもよい。したがって、選択スイッチＳＥ１および選択スイッチＳＥＬ２は、ＡＤ変換器ＡＤＣにおいて必須の構成ではない。
【００７２】
制御回路ＳＡＲＬＯＧＩＣは、ＡＤ変換動作を行うＤＡＣ回路を制御する。上記の第１の期間において制御回路ＳＡＲＬＯＧＩＣは、デジタル信号Ｄ［６：１］を選択スイッチＳＥＬ２に出力する。選択スイッチＳＥＬ２は、デジタル信号Ｄ［６：１］の内の上位５ビットをビットＤＮ［６］〜ＤＮ［２］として、スイッチＳＷ６Ｎ〜ＳＷ２Ｎにそれぞれ出力することにより、ＤＡＣ回路ＣＤＡＣＮを制御する。上記の第２の期間において制御回路ＳＡＲＬＯＧＩＣは、デジタル信号Ｄ［６：１］を選択スイッチＳＥＬ２に出力する。選択スイッチＳＥＬ２は、デジタル信号Ｄ［６：１］の内の上位５ビットをビットＤＰ［６］〜ＤＰ［２］として、スイッチＳＷ６Ｐ〜ＳＷ２Ｐにそれぞれ出力することにより、ＤＡＣ回路ＣＤＡＣＰを制御する。デジタル信号Ｄ［６：１］を構成する最下位ビットであるビットＤ［１］は、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの制御に使用されない。したがって、最下位ビットに対応するスイッチＳＷ１ＰおよびスイッチＳＷ１Ｎに入力される制御信号は“Ｈ”に固定されたままである。
【００７３】
図５を用いてＡＤ変換器ＡＤＣの動作について説明する。図５は、ＡＤ変換器ＡＤＣの動作に関する信号を示している。図５において、ＤＡＣ回路ＣＤＡＣＰの状態と、ＤＡＣ回路ＣＤＡＣＮの状態とが示されている。図５において、制御信号ＳＭＰＬＰと、制御信号ＣＬＰと、制御信号ＲＥＦＮ＿ＥＮと、制御信号ＳＭＰＬＮと、制御信号ＣＬＮと、制御信号ＲＥＦＰ＿ＥＮとが示されている。図５において、デジタル信号ＤＰ［６：１］およびデジタル信号ＤＮ［６：１］が１６進数で示されている。図５において、ノードＶＳＰと、ノードＶＳＮと、ノードＶＩＰと、ノードＶＩＮとの各々の電位が示されている。図５において、横軸は時間を示し、かつ縦軸は信号レベルを示している。
【００７４】
期間Ｔ１から期間Ｔ７において、ＤＡＣ回路ＣＤＡＣＰは、サンプリング動作ＳＡＭＰを行うことにより、ＤＡＣ回路ＣＤＡＣＰに入力される信号のサンプリングを行う。期間Ｔ１から期間Ｔ７において、スイッチＳＷ＿ＳＭＰＬＰとクランプスイッチＳＷＣＬＰとがオンであるため、映像信号ＶＳＩＧ１が信号源ＳＩＧ＿ＯＤＤからノードＶＳＰに入力される。
【００７５】
期間Ｔ２において、選択スイッチＳＥＬ１および選択スイッチＳＥＬ２の各々の第１の入力端子Ｓ１と第１の出力端子Ｄ１とが接続され、かつ第２の入力端子Ｓ２と第２の出力端子Ｄ２とが接続される。これによって、“Ｈ”であるビットＤＰ［２］〜ＤＰ［６］がスイッチＳＷ２Ｐ〜ＳＷ６Ｐに入力される。スイッチＳＷ１Ｐには、常に“Ｈ”である制御信号が入力される。期間Ｔ２において、スイッチＳＷ１Ｐ〜ＳＷ６Ｐの第１の端子Ｓ１と第３の端子Ｄとが接続されることにより、映像信号ＶＳＩＧ１がサンプリングされ、かつ第１の電荷が複数のＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐに保持される。
【００７６】
期間Ｔ１から期間Ｔ７において、スイッチＳＷ＿ＲＥＦＰがオフであるため、ノードＶＳＰに対する基準信号ＶＲＥＦの入力は停止される。期間Ｔ１から期間Ｔ７において、クランプスイッチＳＷＣＬＰがオンであるため、同相信号ＶＣＭがノードＶＩＰに入力される。期間Ｔ１から期間Ｔ７において、ノードＶＩＰの電位は同相信号ＶＣＭの電位に保たれ、かつノードＶＳＰの電位は映像信号ＶＳＩＧ１の電位に保たれる。期間Ｔ２から期間Ｔ７において、映像信号ＶＳＩＧ１および同相信号ＶＣＭに基づく電荷がＤＡＣ容量Ｃ１Ｐ〜Ｃ６Ｐに保持される。
【００７７】
期間Ｔ１から期間Ｔ７において、ＤＡＣ回路ＣＤＡＣＮは、ＡＤ変換動作ＣＯＮＶを行うことにより、ＤＡＣ回路ＣＤＡＣＮにサンプリングされた信号のＡＤ変換を行う。期間Ｔ１から期間Ｔ７において、スイッチＳＷ＿ＳＭＰＬＮとクランプスイッチＳＷＣＬＮとがオフであるため、ノードＶＳＮに対する、信号源ＳＩＧ＿ＥＶＥＮからの映像信号ＶＳＩＧと、同相信号ＶＣＭとの入力は停止される。期間Ｔ１から期間Ｔ７において、スイッチＳＷ＿ＲＥＦＮがオンであるため、基準信号ＶＲＥＦがノードＶＳＮに入力される。これによって、基準信号ＶＲＥＦがＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎの第１の端子に入力される。期間Ｔ１の前と後との状態に対して電荷保存の法則を適用することにより、期間Ｔ１におけるノードＶＩＮの電位は式（７）により示される。式（７）において、ＶＳＩＧ２は、期間Ｔ１が始まる直前にノードＶＳＮにサンプリングされた電圧である。説明の便宜のため、同相信号ＶＣＭの電位はＶＣＭと表され、かつ映像信号ＶＳＩＧ２の電位はＶＳＩＧ２と表され、かつ基準信号ＶＲＥＦの電位はＶＲＥＦと表される。
ＶＩＮ＝ＶＣＭ−（ＶＳＩＧ２−ＶＲＥＦ）    ・・・（７）
【００７８】
期間Ｔ２から期間Ｔ７は、ＤＡＣ回路ＣＤＡＣＮに保持された電荷に基づいてＡＤ変換器ＡＤＣがＭＳＢからＬＳＢの電位比較を行うための期間に対応する。期間Ｔ２において、比較回路ＣＭＰはノードＶＩＰおよびノードＶＩＮの電位を比較する。この比較により、ＡＤ変換結果の最上位ビットＤ６の論理が確定する。この結果、ノードＶＩＰおよびノードＶＩＮのうち電位が高いノード側に配置されたスイッチの状態が切り替わる。比較回路ＣＭＰは、選択スイッチＳＥＬ１を介して比較結果を制御回路ＳＡＲＬＯＧＩＣに出力する。期間Ｔ３において、制御回路ＳＡＲＬＯＧＩＣは、期間Ｔ２における比較結果に応じたビットＤ６を出力する。ビットＤ６に対する判定結果がＶＩＮ＞ＶＩＰである場合、ビットＤ６の論理レベルは“Ｌ”である。説明の便宜のため、ノードＶＩＰの電位はＶＩＰと表され、かつノードＶＩＮの電位はＶＩＮと表される。ビットＤ６に対する判定結果がＶＩＮ＜ＶＩＰである場合、ビットＤ６の論理レベルは“Ｈ”である。２番目以降のビットＤｉにおける判定結果がＶＩＮ＞ＶＩＰである場合、ビットＤｉの論理レベルは“Ｌ”に設定される。ビットＤｉにおける判定結果がＶＩＮ＜ＶＩＰである場合、ビットＤｉの論理レベルは“Ｌ”に設定され、かつ１つ前のビットＤ（ｉ＋１）の論理レベルが“Ｈ”に設定される。ｉは、１から５のいずれかの整数である。
【００７９】
図５に示す例の期間Ｔ２において、ノードＶＩＮの電位がノードＶＩＰの電位よりも高いため、制御回路ＳＡＲＬＯＧＩＣは、ビットＤ６の論理を“Ｌ”に設定する。期間Ｔ３において、ビットＤ６の論理レベルは、選択スイッチＳＥＬ２を介して、ビットＤＮ［６］として出力される。この結果、１６進数で表記されたデジタル信号ＤＮ［６：１］は３Ｆ（１１１１１１）から１Ｆ（０１１１１１１）に変化する。ビットＤＮ［６］は、スイッチＳＷ６Ｎに入力される。このため、スイッチＳＷ６Ｎは、第２の端子Ｓ２と第３の端子Ｄとが接続された状態に切り替わる。これによって、グランドレベルがＤＡＣ容量Ｃ６Ｎの第１の端子に入力される。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに蓄積されている電荷の総量が保存された状態でスイッチＳＷ６Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２）ＶＲＥＦだけ低下する。
【００８０】
ノードＶＩＮの電位の変動が安定した後、期間Ｔ３において、比較回路ＣＭＰは、ビットＤ５の論理レベルを判定するためにノードＶＩＰおよびノードＶＩＮの電位を比較する。期間Ｔ３において、ノードＶＩＰの電位がノードＶＩＮの電位よりも高いため、制御回路ＳＡＲＬＯＧＩＣは、ビットＤ５の論理を“Ｌ”に設定し、かつビットＤ６の論理を“Ｈ”に設定する。期間Ｔ４において、ビットＤ６およびビットＤ５の論理レベルは、選択スイッチＳＥＬ２を介して、ビットＤＮ［６］およびビットＤＮ［５］として出力される。この結果、１６進数で表記されたデジタル信号ＤＮ［６：１］は１Ｆ（０１１１１１）から２Ｆ（１０１１１１）に変化する。ビットＤＮ［６］は、スイッチＳＷ６Ｎに入力される。このため、スイッチＳＷ６Ｎは、第１の端子Ｓ１と第３の端子Ｄとが接続された状態に切り替わる。ビットＤＮ［５］は、スイッチＳＷ５Ｎに入力される。このため、スイッチＳＷ５Ｎは、第２の端子Ｓ２と第３の端子Ｄとが接続された状態に切り替わる。これによって、グランドレベルがＤＡＣ容量Ｃ５Ｎの第１の端子に入力される。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに蓄積されている電荷の総量が保存された状態で、スイッチＳＷ６ＮおよびスイッチＳＷ５Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２２）ＶＲＥＦだけ増加する。
【００８１】
ノードＶＩＮの電位の変動が安定した後、期間Ｔ４において、比較回路ＣＭＰは、ビットＤ４の論理レベルを判定するためにノードＶＩＰおよびノードＶＩＮの電位を比較する。期間Ｔ４において、ノードＶＩＮの電位がノードＶＩＰの電位よりも高いため、制御回路ＳＡＲＬＯＧＩＣは、ビットＤ４の論理を“Ｌ”に設定する。期間Ｔ５において、ビットＤ４の論理レベルは、選択スイッチＳＥＬ２を介して、ビットＤＮ［４］として出力される。この結果、１６進数で表記されたデジタル信号ＤＮ［６：１］は２Ｆ（１０１１１１）から２７（１００１１１）に変化する。ビットＤＮ［４］は、スイッチＳＷ４Ｎに入力される。このため、スイッチＳＷ４Ｎは、第２の端子Ｓ２と第３の端子Ｄとが接続された状態に切り替わる。これによって、グランドレベルがＤＡＣ容量Ｃ４Ｎの第１の端子に入力される。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに蓄積されている電荷の総量が保存された状態で、スイッチＳＷ４Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２３）ＶＲＥＦだけ低下する。
【００８２】
ノードＶＩＮの電位の変動が安定した後、期間Ｔ５において、比較回路ＣＭＰは、ビットＤ３の論理レベルを判定するためにノードＶＩＰおよびノードＶＩＮの電位を比較する。期間Ｔ５において、ノードＶＩＰの電位がノードＶＩＮの電位よりも高いため、制御回路ＳＡＲＬＯＧＩＣは、ビットＤ３の論理を“Ｌ”に設定し、かつビットＤ４の論理を“Ｈ”に設定する。期間Ｔ６において、ビットＤ４およびビットＤ３の論理レベルは、選択スイッチＳＥＬ２を介して、ビットＤＮ［４］およびビットＤＮ［３］として出力される。この結果、１６進数で表記されたデジタル信号ＤＮ［６：１］は２７（１００１１１）から２Ｂ（１０１０１１）に変化する。ビットＤＮ［４］は、スイッチＳＷ４Ｎに入力される。このため、スイッチＳＷ４Ｎは、第１の端子Ｓ１と第３の端子Ｄとが接続された状態に切り替わる。ビットＤＮ［３］は、スイッチＳＷ３Ｎに入力される。このため、スイッチＳＷ３Ｎは、第２の端子Ｓ２と第３の端子Ｄとが接続された状態に切り替わる。これによって、グランドレベルがＤＡＣ容量Ｃ３Ｎの第１の端子に入力される。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに蓄積されている電荷の総量が保存された状態で、スイッチＳＷ４ＮおよびスイッチＳＷ３Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２４）ＶＲＥＦだけ増加する。
【００８３】
ノードＶＩＮの電位の変動が安定した後、期間Ｔ６において、比較回路ＣＭＰは、ビットＤ２の論理レベルを判定するためにノードＶＩＰおよびノードＶＩＮの電位を比較する。期間Ｔ６において、ノードＶＩＮの電位がノードＶＩＰの電位よりも高いため、制御回路ＳＡＲＬＯＧＩＣは、ビットＤ２の論理を“Ｌ”に設定する。期間Ｔ７において、ビットＤ２の論理レベルは、選択スイッチＳＥＬ２を介して、ビットＤＮ［２］として出力される。この結果、１６進数で表記されたデジタル信号ＤＮ［６：１］は２Ｂ（１０１０１１）から２９（１０１００１）に変化する。ビットＤＮ［２］は、スイッチＳＷ２Ｎに入力される。このため、スイッチＳＷ２Ｎは、第２の端子Ｓ２と第３の端子Ｄとが接続された状態に切り替わる。これによって、グランドレベルがＤＡＣ容量Ｃ２Ｎの第１の端子に入力される。ＤＡＣ容量Ｃ１Ｎ〜Ｃ６Ｎに蓄積されている電荷の総量が保存された状態で、スイッチＳＷ２Ｎの状態が変化することにより、ノードＶＩＮの電位は（１／２５）ＶＲＥＦだけ低下する。
【００８４】
ノードＶＩＮの電位の変動が安定した後、期間Ｔ７において、比較回路ＣＭＰは、ビットＤ１の論理レベルを判定するためにノードＶＩＰおよびノードＶＩＮの電位を比較する。期間Ｔ７において、ノードＶＩＰの電位がノードＶＩＮの電位よりも高いため、制御回路ＳＡＲＬＯＧＩＣは、ビットＤ１の論理を“Ｌ”に設定し、かつビットＤ２の論理を“Ｈ”に設定する。期間Ｔ１ａにおいて、ビットＤ２およびビットＤ１の論理レベルは、選択スイッチＳＥＬ２を介して、ビットＤＮ［２］およびビットＤＮ［１］として出力される。この結果、１６進数で表記されたデジタル信号ＤＮ［６：１］は２９（１０１００１）から２Ａ（１０１０１０）に変化する。このようにして得られたデジタル信号ＤＮ［６：１］は、外部の信号処理システムで利用される。
【００８５】
期間Ｔ１ａから期間Ｔ７ａにおいて、ＤＡＣ回路ＣＤＡＣＰは、ＡＤ変換動作ＣＯＮＶを行うことにより、ＤＡＣ回路ＣＤＡＣＰにサンプリングされた信号のＡＤ変換を行う。期間Ｔ１ａから期間Ｔ７ａにおいて、ＤＡＣ回路ＣＤＡＣＮは、サンプリング動作ＳＡＭＰを行うことにより、ＤＡＣ回路ＣＤＡＣＮに入力される信号のサンプリングを行う。制御回路ＳＡＲＬＯＧＩＣの動作の互換性を保つため、期間Ｔ１ａから期間Ｔ７ａにおいて、選択スイッチＳＥＬ１および選択スイッチＳＥＬ２は、第１の入力端子Ｓ１と第２の出力端子Ｄ２とが接続され、かつ第２の入力端子Ｓ２と第１の出力端子Ｄ１とが接続された状態になる。デジタル信号ＤＰ［６：１］は、外部の信号処理システムで利用される。期間Ｔ１ａから期間Ｔ７ａにおいて、上記の動作以外の動作は、期間Ｔ１から期間Ｔ７における動作と同様である。
【００８６】
本発明の各態様のＡＤ変換器における第１のＤＡＣ回路および第２のＤＡＣ回路は、ＤＡＣ容量以外の構成を有していなくてもよい。本発明の各態様のＡＤ変換器に入力され、かつＡＤ変換対象である信号は、映像信号以外の信号であってもよい。本発明の各態様のイメージセンサは、複数の画素、複数の列回路、およびＡＤ変換器以外の構成を有していなくてもよい。
【００８７】
第１の実施形態のＡＤ変換器ＡＤＣにおいて、２つのＤＡＣ回路のいずれか１つがＡＤ変換動作を行う期間に、他方のＤＡＣ回路はサンプリング動作を行う。このように、ＡＤ変換器ＡＤＣの２つのＤＡＣ回路がサンプリング動作とＡＤ変換動作とを同時に行うことができる。このため、ＡＤ変換器ＡＤＣは、ＡＤ変換を高速に行うことができる。ＡＤ変換を行うための比較回路ＣＭＰおよび制御回路ＳＡＲＬＯＧＩＣが２つのＤＡＣ回路で共有されるため、チップ面積を小型化することができる。
【００８８】
ＡＤ変換器ＡＤＣがイメージセンサＩＭＧに搭載された場合、ＡＤ変換器ＡＤＣは、奇数列の列回路ＣＯＬから出力された信号をＡＤ変換し、同時に偶数列の列回路ＣＯＬから出力された信号をサンプリングすることができる。あるいは、ＡＤ変換器ＡＤＣは、偶数列の列回路ＣＯＬから出力された信号をＡＤ変換し、同時に奇数列の列回路ＣＯＬから出力された信号をサンプリングすることができる。このため、イメージセンサＩＭＧは、ＡＤ変換を高速に行うことができる。
【００８９】
（第１の実施形態の変形例）
図６を用いて、第１の実施形態の変形例のイメージセンサＩＭＧａの全体構成について説明する。図６は、イメージセンサＩＭＧａの全体構成を示している。図６に示す構成について、図１に示す構成と異なる点を説明する。
【００９０】
イメージセンサＩＭＧａにおいて、ＤＡＣ回路ＣＤＡＣＰは奇数列の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ−１＞に接続され、かつＤＡＣ回路ＣＤＡＣＮは偶数列の列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞に接続されている。イメージセンサＩＭＧａは、２つの異なる水平信号線ＨＬＯおよび水平信号線ＨＬＥを有する。水平信号線ＨＬＯは、奇数列の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ−１＞およびＤＡＣ回路ＣＤＡＣＰに接続されている。水平信号線ＨＬＥは、偶数列の列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞およびＤＡＣ回路ＣＤＡＣＮに接続されている。水平信号線ＨＬＯおよび水平信号線ＨＬＥの各々に接続される列回路ＣＯＬの数は、図１に示すイメージセンサＩＭＧの水平信号線ＨＬに接続される列回路ＣＯＬの数の半分である。上記以外の点については、図６に示す構成は、図１に示す構成と同様である。
【００９１】
列回路ＣＯＬの内部には図示しないアナログスイッチが存在するため、列回路ＣＯＬの出力端子に寄生容量が発生する。列回路ＣＯＬは、ＤＡＣ回路に加えてこの寄生容量を駆動する必要がある。イメージセンサＩＭＧａにおいて、水平信号線ＨＬＯおよび水平信号線ＨＬＥに接続される寄生容量は、イメージセンサＩＭＧの水平信号線ＨＬに接続される寄生容量よりも低減される。このため、イメージセンサＩＭＧａは、より高速かつ低消費電力で動作することができる。
【００９２】
（第２の実施形態）
図７を用いて、本発明の第２の実施形態のイメージセンサＩＭＧｂの全体構成について説明する。図７は、イメージセンサＩＭＧｂの全体構成を示している。図７に示す構成について、図６に示す構成と異なる点を説明する。
【００９３】
イメージセンサＩＭＧｂは、イメージセンサＩＭＧａが有する構成と同一の構成を有し、かつ選択スイッチＳＥＬ３を有する。選択スイッチＳＥＬ３は、第１の入力端子Ｓ１と、第２の入力端子Ｓ２と、第１の出力端子Ｄ１と、第２の出力端子Ｄ２とを有する。選択スイッチＳＥＬ３の第１の入力端子Ｓ１は、水平信号線ＨＬＯに接続されている。奇数列の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ−１＞からの映像信号ＶＳＩＧが選択スイッチＳＥＬ３の第１の入力端子Ｓ１に入力される。選択スイッチＳＥＬ３の第２の入力端子Ｓ２は、水平信号線ＨＬＥに接続されている。偶数列の列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞からの映像信号ＶＳＩＧが選択スイッチＳＥＬ３の第２の入力端子Ｓ２に入力される。選択スイッチＳＥＬ３の第１の出力端子Ｄ１は、ＡＤ変換器ＡＤＣのＤＡＣ回路ＣＤＡＣＰに接続されている。選択スイッチＳＥＬ３の第２の出力端子Ｄ２は、ＡＤ変換器ＡＤＣのＤＡＣ回路ＣＤＡＣＮに接続されている。
【００９４】
イメージセンサＩＭＧａにおける撮像部ＰＩＸは、撮像部ＰＩＸａに変更される。撮像部ＰＩＸａに配置された複数の画素Ｐの各々は、カラーフィルタを有する。複数の画素Ｐは、緑カラーフィルタを含む画素Ｐ（Ｇ）と、青カラーフィルタを含む画素Ｐ（Ｂ）と、赤カラーフィルタを含む画素Ｐ（Ｒ）とを含む。緑カラーフィルタは、可視光のうち緑色光のみを透過する。青カラーフィルタは、可視光のうち青色光のみを透過する。赤カラーフィルタは、可視光のうち赤色光のみを透過する。図７において、画素Ｐ（Ｇ）は“Ｇ”と記載され、かつ画素Ｐ（Ｂ）は“Ｂ”と記載され、かつ画素Ｐ（Ｒ）は“Ｒ”と記載されている。各色のカラーフィルタを含む画素Ｐの数は２以上である。
【００９５】
各色のカラーフィルタを含む画素Ｐは、周期的に配置されている。複数の画素Ｐは、ベイヤー配列を構成する。２個の画素Ｐ（Ｇ）と、１個の画素Ｐ（Ｂ）と、１個の画素Ｐ（Ｒ）とは、ベイヤー配列の単位配列を構成する。この単位配列が２次元に周期的に配置されている。奇数行かつ奇数列の画素Ｐは、画素Ｐ（Ｇ）である。奇数行かつ偶数列の画素Ｐは、画素Ｐ（Ｒ）である。偶数行かつ奇数列の画素Ｐは、画素Ｐ（Ｂ）である。偶数行かつ偶数列の画素Ｐは、画素Ｐ（Ｇ）である。上記以外の点については、図７に示す構成は、図６に示す構成と同様である。
【００９６】
奇数行の画素Ｐからの信号の読み出しが行われるとき、選択スイッチＳＥＬ３の第１の入力端子Ｓ１と選択スイッチＳＥＬ３の第１の出力端子Ｄ１とが接続され、かつ選択スイッチＳＥＬ３の第２の入力端子Ｓ２と選択スイッチＳＥＬ３の第２の出力端子Ｄ２とが接続される。これによって、奇数列の画素Ｐ（Ｇ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＰに入力され、かつ偶数列の画素Ｐ（Ｒ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＮに入力される。
【００９７】
偶数行の画素Ｐからの信号の読み出しが行われるとき、選択スイッチＳＥＬ３の第１の入力端子Ｓ１と選択スイッチＳＥＬ３の第２の出力端子Ｄ２とが接続され、かつ選択スイッチＳＥＬ３の第２の入力端子Ｓ２と選択スイッチＳＥＬ３の第１の出力端子Ｄ１とが接続される。これによって、偶数列の画素Ｐ（Ｇ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＰに入力され、かつ奇数列の画素Ｐ（Ｂ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＮに入力される。
【００９８】
イメージセンサＩＭＧｂの動作に関して、上記以外の動作は、第１の実施形態のイメージセンサＩＭＧの動作と同一である。
【００９９】
イメージセンサＩＭＧｂは、３色の画素Ｐを有する。イメージセンサＩＭＧｂは、２色以上の画素Ｐを有していればよい。各画素Ｐが有するカラーフィルタは、補色系フィルタであってもよい。つまり、画素Ｐ（Ｇ）はマゼンダ色の画素Ｐによって置き換えられ、かつ画素Ｐ（Ｂ）は黄色の画素Ｐで置き換えられ、かつ画素Ｐ（Ｒ）はシアン色の画素Ｐで置き換えられてもよい。カラーフィルタの組み合わせは、これ以外であってもよい。特許請求の範囲に記載された事項の範囲内でカラーフィルタの配列は自由に変形できる。
【０１００】
上記のように、イメージセンサＩＭＧｂは、ＡＤ変換器ＡＤＣと、行列状に配置された複数の画素Ｐとを有する。複数の画素Ｐは、複数の第１の画素Ｐと複数の第２の画素Ｐとを含む。第１の画素Ｐは、第１の色のカラーフィルタを有する。第２の画素Ｐは、第１の色と異なる第２の色のカラーフィルタを有する。例えば、第１の色および第２の色は、緑、青、および赤のいずれか２つである。複数の第１の画素Ｐおよび複数の第２の画素Ｐは周期的に配置されている。第１の画素Ｐから出力された信号は、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮのいずれか１つに入力される。第２の画素Ｐから出力された信号は、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮのうち第１の画素Ｐから出力された信号が入力されるＤＡＣ回路と異なるＤＡＣ回路に入力される。
【０１０１】
上記の制御により、画素Ｐ（Ｇ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＰによってサンプリングされ、かつ画素Ｐ（Ｂ）または画素Ｐ（Ｒ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＮによってサンプリングされる。この結果、同一の色のカラーフィルタを含む画素Ｐから出力された映像信号ＶＳＩＧが、常に同一のアナログ信号処理系で処理される。したがって、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの個体バラツキがイメージセンサＩＭＧｂの撮像結果に与える影響が最小限に抑えられる。特に、ＤＡＣ回路ＣＤＡＣＰおよびＤＡＣ回路ＣＤＡＣＮの個体バラツキによる色雑音が低減される。このため、イメージセンサＩＭＧｂは、高画質な画像を取得することができる。
【０１０２】
（第２の実施形態の変形例）
図８を用いて、第２の実施形態の変形例のイメージセンサＩＭＧｃの全体構成について説明する。図８は、イメージセンサＩＭＧｃの全体構成を示している。図８に示す構成について、図１に示す構成と異なる点を説明する。
【０１０３】
イメージセンサＩＭＧａにおける撮像部ＰＩＸは、撮像部ＰＩＸａに変更される。撮像部ＰＩＸａは、図７に示すイメージセンサＩＭＧｂが有する撮像部ＰＩＸａと同一である。上記以外の点については、図８に示す構成は、図１に示す構成と同様である。
【０１０４】
イメージセンサＩＭＧｃは、選択スイッチＳＥＬ３を有していない。しかし、イメージセンサＩＭＧｃがＤＡＣ回路ＣＤＡＣＰのスイッチＳＷ＿ＳＭＰＬＰおよびＤＡＣ回路ＣＤＡＣＮのスイッチＳＷ＿ＳＭＰＬＮを適切に制御することにより、図７に示すイメージセンサＩＭＧｂの機能と同等の機能が実現される。例えば、奇数行かつ奇数列の画素Ｐおよび偶数行かつ偶数列の画素Ｐからの信号の読み出しが行われるとき、ＤＡＣ回路ＣＤＡＣＰのスイッチＳＷ＿ＳＭＰＬＰがオンになり、かつＤＡＣ回路ＣＤＡＣＮのスイッチＳＷ＿ＳＭＰＬＮがオフになる。これによって、奇数行の画素Ｐ（Ｇ）および偶数行の画素Ｐ（Ｇ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＰに入力される。奇数行かつ偶数列の画素Ｐおよび偶数行かつ奇数列の画素Ｐからの信号の読み出しが行われるとき、ＤＡＣ回路ＣＤＡＣＰのスイッチＳＷ＿ＳＭＰＬＰがオフになり、かつＤＡＣ回路ＣＤＡＣＮのスイッチＳＷ＿ＳＭＰＬＮがオンになる。これによって、奇数行の画素Ｐ（Ｒ）および偶数行の画素Ｐ（Ｂ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＮに入力される。
【０１０５】
イメージセンサＩＭＧｃにおいて、画素Ｐ（Ｇ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＰによってサンプリングされ、かつ画素Ｐ（Ｂ）または画素Ｐ（Ｒ）から出力された映像信号ＶＳＩＧはＤＡＣ回路ＣＤＡＣＮによってサンプリングされる。このため、イメージセンサＩＭＧｂと同様にイメージセンサＩＭＧｃは、高画質な画像を取得することができる。
【０１０６】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【０１０７】
本発明の各実施形態によれば、ＡＤ変換器およびイメージセンサは、ＡＤ変換を高速に行うことができる。
【符号の説明】
【０１０８】
ＩＭＧ，ＩＭＧａ，ＩＭＧｂ，ＩＭＧｃ  イメージセンサ
ＰＩＸ，ＰＩＸａ  撮像部
Ｐ  画素
ＴＧ  タイミングジェネレータ
ＣＯＬＳ  列処理部
ＣＯＬ  列回路
ＡＤＣ  ＡＤ変換器
ＣＤＡＣＰ，ＣＤＡＣＮ  ＤＡＣ回路
ＣＭＰ  比較回路
ＳＥＬ１，ＳＥＬ２，ＳＥＬ３  選択スイッチ
ＳＡＲＬＯＧＩＣ  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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