【事件の表示】
　平成　９年特許願第１６７４０４号「不揮発性半導体記憶装置およびその製造方法」拒絶査定不服審判事件〔平成１１年　１月２２日出願公開、特開平１１−　１７０３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年６月２４日の出願であって、平成１７年４月１２日付けで拒絶査定がなされ、それに対して、同年５月１８日に拒絶査定に対する審判請求がなされ、同年６月１６日付けで手続補正がなされ、その後当審において平成１８年８月１日付けで審尋がなされ、同年１０月６日付けで回答書が提出されたものである。
　
２．平成１７年６月１６日付けの手続補正について
【補正却下の決定の結論】
　平成１７年６月１６日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１７年６月１６日付け手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１及び２を、補正後の特許請求の範囲の請求項１及び２と補正するとともに、補正前の発明の詳細な説明の００２７段落を、補正後の発明の詳細な説明の００２７段落と補正するものであって、その内、補正前の請求項１及び補正後の請求項１は各々以下のとおりである。
（補正前）
「　【請求項１】　主表面を有する半導体基板上に形成された、情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、前記メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備えた不揮発性半導体記憶装置であって、
　前記複数の不揮発性トランジスタの各々は、
　前記半導体基板上に第１の絶縁膜を介在して形成された、上面を有するフローティングゲート電極と、
　前記フローティングゲート電極上に第２の絶縁膜を介在して形成された、前記メモリセルアレイの所定の配列方向に連続して延びるコントロールゲート電極とを備え、
　前記メモリセルアレイは、
　前記コントロールゲート電極が延びる前記所定の配列方向と交差し、所定の間隔を置いて配置され、前記半導体基板の主表面に形成された前記複数の不揮発性トランジスタの間を互いに電気的に分離し、かつ上面が前記半導体基板の主表面よりも上に突出する第１の分離膜を含み、
　前記第１の分離膜の上面は、前記フローティングゲート電極の上面と下面との間の高さに位置し、
　前記コントロールゲート電極は、前記フローティングゲート電極の上面全面と側面の上端近傍、および前記第１の分離膜の上面に沿って延びるように、前記第２の絶縁膜を介在させて形成され、
　前記複数の半導体素子の各々は、前記半導体基板の主表面から底面までの深さが、前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さよりも深い第２分離膜により互いに電気的に分離される、不揮発性半導体記憶装置。」
　
（補正後）
「　【請求項１】　主表面を有する半導体基板上に形成された、情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、前記メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備えた不揮発性半導体記憶装置であって、
　前記複数の不揮発性トランジスタの各々は、
　前記半導体基板上に第１の絶縁膜を介在して形成された、上面を有するフローティングゲート電極と、
　前記フローティングゲート電極上に第２の絶縁膜を介在して形成された、前記メモリセルアレイの所定の配列方向に連続して延びるコントロールゲート電極とを備え、
　前記メモリセルアレイは、
　前記コントロールゲート電極が延びる前記所定の配列方向と交差し、所定の間隔を置いて配置され、前記半導体基板の主表面に形成された前記複数の不揮発性トランジスタの間を互いに電気的に分離し、かつ上面が前記半導体基板の主表面よりも上に突出する第１の分離膜を含み、
　前記第１の分離膜の上面は、前記フローティングゲート電極の上面と下面との間の高さに位置して前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さは、前記第１の分離膜の上面から前記半導体基板の主表面までの長さよりも長く、
　前記コントロールゲート電極は、前記フローティングゲート電極の上面全面と側面の上端近傍、および前記第１の分離膜の上面に沿って延びるように、前記第２の絶縁膜を介在させて形成され、
　前記複数の半導体素子の各々は、前記半導体基板の主表面から底面までの深さが、前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さよりも深い第２の分離膜により互いに電気的に分離される、不揮発性半導体記憶装置。」
　
（２）補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（ａ）補正事項１
　補正前の請求項１における「前記第１の分離膜の上面は、前記フローティングゲート電極の上面と下面との間の高さに位置し」を、補正後の請求項１における「前記第１の分離膜の上面は、前記フローティングゲート電極の上面と下面との間の高さに位置して前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さは、前記第１の分離膜の上面から前記半導体基板の主表面までの長さよりも長く」と補正すること。
（ｂ）補正事項２
　補正前の請求項１における「第２分離膜」を、補正後の請求項１における「第２の分離膜」と補正すること。
（ｃ）補正事項３
　補正前の発明の詳細な説明の００２７段落における「第１の分離膜の上面は、フローティングゲート電極の上面と下面との間の高さに位置する」を、補正後の発明の詳細な説明の００２７段落における「第１の分離膜の上面は、フローティングゲート電極の上面と下面との間の高さに位置して第１の分離膜の上面からフローティングゲート電極の上面までの長さは、第１の分離膜の上面から半導体基板の主表面までの長さよりも長く」と補正すること。
　
（３）新規事項の追加の有無
（３−１）補正事項１についての補正により、補正前の請求項１に係る発明における「前記第１の分離膜」について、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さは、前記第１の分離膜の上面から前記半導体基板の主表面までの長さよりも長く」という限定が付加されている。
　そこで、これについて検討すると、本願の願書に最初に添付された明細書又は図面（以下、「当初明細書等」という。）において、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」、及び「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」に関連する記載は、図２、及び００７１段落の「【００７１】　シリコン基板１の表面からトレンチ溝５の底面までの深さ（Ｄ1 ）は３０００Å、シリコン基板１の表面からシリコン酸化膜６の表面までの高さは３００Å、シリコン基板１の表面からフローティングゲート電極７の上面までの高さは１０００Å、シリコン基板１の表面からＬＯＣＯＳ酸化膜３０の底面までの深さ（Ｄ2 ）は５０００Åである。」である。
　そして、当該００７１段落における、「シリコン基板１の表面」「シリコン酸化膜６」、「シリコン酸化膜６の表面」、「フローティングゲート電極７」が、補正後の請求項１における「前記半導体基板の主表面」、「前記第１の分離膜」、「前記第１の分離膜の上面」、「前記フローティングゲート電極」に、各々相当し、００７１段落における「高さ」が補正後の請求項１における「長さ」に相当するとは明らかであるから、上記００７１段落には、「前記半導体基板の主表面」から「前記第１の分離膜の上面」までの「長さ」が「３００Å」であること、及び「前記半導体基板の主表面」から「前記フローティングゲート電極」の上面までの「長さ」が「１０００Å」であることが記載されている。
　そして、補正後の請求項１における「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」とは、「前記半導体基板の主表面」から「前記フローティングゲート電極」の上面までの「長さ」と、「前記半導体基板の主表面」から「前記第１の分離膜の上面」までの「長さ」との差に相当するものであるから、上記００７１段落には、「前記第１の分離膜」について、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」が７００Åであり、「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」が３００Åであることが記載されているものと認められる。
　
（３−２）一方、補正後の請求項１の「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さは、前記第１の分離膜の上面から前記半導体基板の主表面までの長さよりも長く」という記載おいては、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」、及び「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」の具体的な値が特定されておらず、両長さの相対的な大小が特定されているのみであるから、補正後の請求項１における「前記第１の分離膜」は、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」、「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」が各々「７００Å」、「３００Å」ではなく、かつ、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」が「前記第１の分離膜の上面から前記半導体基板の主表面までの長さよりも長」いもの全てをも含むものである。
　しかしながら、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」、「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」がそれぞれ「７００Å」、「３００Å」ではなく、かつ、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」が「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」よりも長い「前記第１の分離膜」については、当初明細書等に記載されておらず、かつ、当初明細書等の記載から当業者にとって自明な事項とも認められない。
　よって、補正前の請求項１における「前記第１の分離膜」について、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さは、前記第１の分離膜の上面から前記半導体基板の主表面までの長さよりも長く」という限定を付加する補正は、当初明細書等に記載した事項の範囲内においてなされたものではない。
　以上、検討したとおり、補正事項１についての補正は当初明細書等に記載した事項の範囲内においてなされたものではないから、その他の補正について検討するまでもなく、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（４）補正の目的
（４−１）補正事項１について
　補正事項１についての補正は、上で検討したように、当初明細書等に記載した事項の範囲内においてなされたものではないが、仮に、当該補正が当初明細書等に記載した事項の範囲内においてなされたものであるとみなせば、当該補正は、補正前の請求項１に係る発明における発明特定事項の１つである「前記第１の分離膜」について、補正前には、その「上面」が、「前記フローティングゲート電極の上面と下面との間の高さに位置し」ているにすぎなかったものを、補正後には、その「上面」が、「前記フローティングゲート電極の上面と下面との間の高さに位置し」ていることに加え、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さは、前記第１の分離膜の上面から前記半導体基板の主表面までの長さよりも長」いという限定を付加するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−２）補正事項２について
　補正前の請求項１に記載された「第２分離膜」は、補正前の請求項２に「前記第２の分離膜」と記載されていることに加え、補正前の請求項１において、他の分離膜について「第１の分離膜」と記載されていることから明らかなように、「第２の分離膜」の誤記と認められる。
　したがって、補正事項２についての補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　
（５）独立特許要件について
（５−１）検討の前提
　上記（３）において検討したとおり、本件補正は特許法第１７条の２第３項に規定する要件を満たしていないが、仮に本件補正が当該要件を満たすものであるとみなした場合には、上記（４）において検討したとおり、本件補正は特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについて、一応検討する。
　
（５−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下、「補正後の発明」という。）は、平成１７年６月１６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）の（補正後）に記載したとおりのものである。
　
（５−３）引用刊行物に記載された発明
（５−３−１）これに対して、原査定の拒絶の理由に引用された、本願の出願前である平成８年１月１９日に頒布された刊行物である特開平８−１７９４８号公報（以下「引用刊行物」という。）には、図９ないし図１８とともに、以下の事項が記載されている。
「【請求項４】半導体基板上に電気的書き替え可能な不揮発性メモリセルをマトリックス配置してなる半導体装置の製造方法において、
半導体基板上にトンネル絶縁膜を介して浮遊ゲートとなる第１層導電膜を形成する工程と、ライン状パターンをマスクに第１層導電膜及びトンネル絶縁膜を選択エッチングし、且つ基板を選択エッチングして素子分離用溝を形成する工程と、前記素子分離用溝内に絶縁膜を埋め込む工程と、次いで全面にゲート絶縁膜を介して制御ゲートとなる第２層導電膜を形成する工程と、第１の導電膜のライン状パターンと交差する第２のライン状パターンをマスクに第２層導電膜及び第１層導電膜を選択エッチングする工程とを含むことを特徴とする半導体装置の製造方法。」（請求項４）
「【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造の半導体装置に係わり、特に素子分離技術の改良をはかった半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の素子分離技術として、ＬＯＣＯＳ分離法に代わりトレンチ分離法が広く使用されている。」（０００１段落及び０００２段落）
「【００１１】
【発明が解決しようとする課題】このように、従来のトレンチ素子分離プロセスにおいては、素子領域に角ができることにより、ゲート酸化膜の絶縁破壊、サブスレッショルド特性にキンクが生じること、最小素子分離幅がゲート電極のスリット幅により実質的に決まる問題があった。また、例えば不揮発性メモリに上で述べたような素子分離方法を適用した場合、集積化に伴いゲート電極のスリット幅がある程度以下にできなくなると、浮遊ゲートと制御ゲート間の容量が小さくなり、カップリング比が小さくなること、素子分離領域を形成する際に生じるゲート幅のばらつきにより、カップリング比のばらつきが生じることなどの問題があった。
【００１２】本発明は、上記事情に考慮してなされたもので、その目的とするところは、高耐圧のゲート絶縁膜を有し、かつ高集積化，高信頼化をはかり得る半導体装置及びその製造方法を提供することにある。」（００１１段落及び００１２段落）
「【００１８】ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００１９】(1) 埋め込み絶縁膜は、基板表面より高く第１層導電膜上面より低い位置まで埋め込まれていること。」（００１８段落及び００１９段落）
「【００２５】(7) 半導体基板のエッチングマスクに用いた導電性材料を浮遊ゲート電極とし、導電性材料の側壁部の少なくとも一部に浮遊ゲートの絶縁膜があり、この絶縁膜を介して２層目の導電性材料が積層されること。」（００２５段落）
「【００５５】（実施例３）本発明の素子分離方法を不揮発性半導体装置（ＮＡＮＤ型ＥＥＰＲＯＭ）に適用した場合の実施例を示す。図９は２つのＮＡＮＤセル部分を示す平面図、図１０（ａ）は図９の矢視Ａ−Ａ′断面図（メモリセル部分）、図１０（ｂ）は図９の矢視Ｂ−Ｂ′断面図（選択及び周辺トランジスタ部分）、図１１は図９の矢視Ｃ−Ｃ′断面図である。なお、図９においてＭ（Ｍ1 〜Ｍ8 ）はメモリセル、Ｓ（Ｓ1 ，Ｓ2 ）は選択トランジスタを示している。
【００５６】本実施例においては、浮遊ゲートの側壁部も浮遊ゲートと制御ゲート間の容量として利用するために、カップリング比を大きくでき、かつゲート幅との兼ね合いによりカップリング比を制御するという特徴を持つ。また、トレンチ内酸化物のエッチバックを行う際に、ゲート幅が広い領域では、エッチバックが速く進み、ゲート幅が狭い領域ではエッチバックが遅く進む。従って、カップリング比のばらつきは低減される。さらに、選択及び周辺トランジスタも、制御ゲートとなる多結晶シリコンを推積する前に浮遊ゲート上の絶縁膜をエッチングすることにより、メモリセルと同一の工程で形成でき、工程数が削減できる。
【００５７】図１２〜１４を用いて本実施例の製造工程を説明する。これらの図において、（ａ）はＡ−Ａ′断面でセル部を示し、（ｂ）はＢ−Ｂ′断面で周辺部を示している。
【００５８】まず、第１或いは第２の実施例と同様の工程により素子分離を行う。但し本実施例では、島状の素子領域を囲むようにトレンチを形成するのではなく、ライン状の素子領域を形成するために、ワード線と直交する方向のライン状レジストパターンをマスクに浮遊ゲートとなる第１層多結晶シリコン膜を選択エッチングすると共に、基板を選択エッチングしてライン状にトレンチを形成する。
【００５９】次いで、図１２に示すように、例えば１２ｎｍの熱酸化膜１３を形成後、セル部には浮遊ゲートとなる第１層多結晶シリコン膜３０を形成し、周辺部にはゲート電極となる第１層多結晶シリコン膜１５を形成する。これらの多結晶シリコン膜３０，１５は同じ膜をパターニングして形成されるものである。続いて、多結晶シリコン膜３０，１５に、例えば１×１０18ｃｍ-3のドーピングを行う。さらに、多結晶シリコン膜３０，１５上の酸化膜を剥離後、シリコン酸化膜或いはＯＮＯ等の酸化膜３１を例えば２０ｎｍ形成する。
【００６０】次いで、図１３に示すように、フォトリソグラフィ工程によりセル部上にフォトレジスト３３を形成し、レジスト３３で覆われていない周辺ゲート及び選択ゲート上の酸化膜３１をエッチング除去する。このとき、周辺部ではゲート電極１５の側部に側壁酸化膜３４が残存することになる。
【００６１】次いで、図１４に示すように、セル部には制御ゲートとなる第２層多結晶シリコン膜２９を、周辺部にはゲート電極となる第２層多結晶シリコン膜２０を、例えば２００ｎｍ推積する。これらの多結晶シリコン膜２９，２０は形成領域がことなるのみで実質的に同じ膜である。
【００６２】次いで、ワード線方向のライン状レジストパターンをマスクに、第２層多結晶シリコン膜２９（２０）、酸化膜３１、第１層多結晶シリコン膜３０（１５）をＲＩＥにより選択エッチングし、ワード線方向にメモリセル及び選択トランジスタが分離する。そして、ソース・ドレイン拡散層を形成することによりメモリセルが完成する。
【００６３】（実施例４）次に、本発明の第４の実施例として、ＥＥＰＲＯＭのメモリセル部分及び周辺回路部分（Ｖpp系Ｔｒ，ＶM ／Ｖcc系Ｔｒ部；Ｖppは高電圧，ＶM は中間電圧，Ｖccは電源電圧）を同時に形成するプロセスについて説明する。
【００６４】まず、図１５（ａ）に示すように、ｐ型シリコン基板５０に、例えば表面燐濃度１×１０16ｃｍ-3になるように、リソグラフィ工程と組み合わせてｎ型ウェル５１を形成し、次いで例えば表面硼素濃度が３×１０6ｃｍ-3になるように選択的にｐ型ウェル５２を形成する。このとき、ｎウェル５１はｐウェル５２よりも深く形成し、図１５（ａ）に示すようにセル部では２重ウェルとする。
【００６５】次いで、通常のＬＯＣＯＳ工程でフィールド酸化膜５３を形成する。その後、各トランジスタのチャネルインプラを行った後、例えば３０ｎｍ厚のＶpp系Ｔｒのゲート酸化膜５４を形成する。続いて、Ｖpp系Ｔｒ部になるところのみレジスト５５で覆い、他のＴｒ部及びセル部の酸化膜をエッチング除去する。その後、ＶM 系／Ｖcc系Ｔｒのゲート酸化膜５６及び選択トランジスタのゲート酸化膜を例えば１６ｎｍ酸化形成する。
【００６６】次いで、図１５（ｂ）に示すように、Ｖpp系，ＶM ／Ｖcc選択トランジスタ部をレジストで覆い、メモリセル部の酸化膜をエッチング除去する。その後、トンネル酸化膜５７を例えば６〜１０ｎｍ熱酸化により形成する。
【００６７】次いで、図１６（ｃ）に示すように、第１層多結晶シリコン膜５８を例えば４００ｎｍ、ＣＶＤＳｉＯ2 膜５８を２００ｎｍ堆積形成する。その後、フォトリソグラフィ工程によりトレンチパターンを形成する。
【００６８】次いで、図１６（ｄ）に示すように、トレンチ部を絶縁膜６０で埋め込んだ後、全面にＯＮＯ膜６１を形成し、その上に第２層多結晶シリコン膜６２を例えば２００ｎｍ堆積する。続いて、第２層多結晶シリコン膜６２上にレジストパターン６３を形成し、周辺Ｔｒ部及び選択Ｔｒ部になる多結晶シリコン膜６２及びＯＮＯ膜６１をエッチング除去する。この例では、ＯＮＯ膜６１上の多結晶シリコン膜６２、ＯＮＯ膜６１をエッチング除去したが、エッチング除去せずに形成することができる。このとき、周辺Ｔｒは１層目の多結晶シリコン膜５８に直接Ａｌを接触できるように、一部２層目の多結晶シリコン膜６２とＯＮＯ膜６１を除去することが必要である。また、２層目の多結晶シリコン膜６２を２００ｎｍ堆積後、表面を平坦にするため、ポリッシングを行ってもよい。
【００６９】次いで、図１７（ｅ）に示すように、ＷＳｉ等の低抵抗材料を２層目の多結晶シリコン膜６２に接触させて堆積する。そして、１，２層目の多結晶シリコン膜５８，６２及びＷＳｉ膜６５，ＯＮＯ膜６１を１つのレジストマスク６６で順次エッチングする。そして、メモリセルの制御ゲート，浮遊ゲート，選択ゲート、周辺Ｔｒのゲートを形成し、メタライゼーションを行うことにより、図１７（ｆ）に示すような構成が得られる。なお、図中の６８は層間絶縁膜、６９はＡｌ配線層である。
【００７０】この工程を用いれば、これまで周辺Ｔｒとセル部Ｔｒを別々の工程でパターンを形成していたが、これを１つのパターンで形成できる。また、浮遊ゲートの加工をする必要がなく、トレンチパターンと同時に形成できる。以上の２点により大幅に工程省略ができ、低コストでメモリが形成できる。なお、図１８にメモリセル部、周辺部の概略図を示しておく。」（００５５段落ないし００７０段落）
　
（５−３−２）ここにおいて、「実施例４」（００６３段落ないし００７０段落参照）について詳しくみると、当該「実施例４」は、「ＥＥＰＲＯＭのメモリセル部分及び周辺回路部分（Ｖpp系Ｔｒ，ＶM ／Ｖcc系Ｔｒ部；Ｖppは高電圧，ＶM は中間電圧，Ｖccは電源電圧）を同時に形成するプロセス」（００６３段落）に関するものである。
 　そして、「実施例４」と同様に「ＥＥＰＲＯＭ」に関する実施例である「実施例３」に関する説明（００５５段落ないし００６２段落参照）、及び図９ないし図１７（ｆ）の記載からみて、「実施例４」における「第１層多結晶シリコン膜５８」は、「実施例３」における「浮遊ゲートとなる第１層多結晶シリコン膜３０」に対応するものであることは明らかであるから、「実施例４」における「第１層多結晶シリコン膜５８」は、浮遊ゲートとして機能するものである。また、「実施例４」における「第２層多結晶シリコン膜６２」は、「実施例３」における「制御ゲートとなる第２層多結晶シリコン膜２９」に対応するものであることは明らかであり、「実施例４」においては、「第２層多結晶シリコン膜６２」の上に「ＷＳｉ膜６５」が堆積されているから、「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」が制御ゲートして機能するものである。
　そして、「そして、１，２層目の多結晶シリコン膜５８，６２及びＷＳｉ膜６５，ＯＮＯ膜６１を１つのレジストマスク６６で順次エッチングする。そして、メモリセルの制御ゲート，浮遊ゲート，選択ゲート、周辺Ｔｒのゲートを形成し、メタライゼーションを行うことにより、図１７（ｆ）に示すような構成が得られる。」（００６８段落）の記載から明らかなように、「実施例４」における「第１層多結晶シリコン膜５８」、「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」は、各々「メモリセル」の浮遊ゲート、及び制御ゲートをなすものである。
　また、「図１５（ａ）に示すようにセル部では２重ウェルとする。」（００６４段落）の記載における「セル部」とは、「メモリセル部分」を指すものであり、図１７（ｆ）には、「２重ウェル」の上に複数の「第１層多結晶シリコン膜５８」が複数記載されていることから、図１７（ｆ）に記載された装置は、複数の「メモリセル」を含んでいる。そして、「ＥＥＰＲＯＭ」においては、複数の「メモリセル」が、「請求項４」に記載されているように「マトリックス配置」されていること、換言すれば、「ＥＥＰＲＯＭ」においては、各「メモリセル」は、「メモリセル」の「マトリックス」に含まれるものであることは、当業者の常識である。したがって、図１７（ｆ）に記載された装置における各「メモリセル」も「メモリセル」の「マトリックス」に含まれるものであることは明らかである。
　
（５−３−３）図１７（ｆ）における「第１層多結晶シリコン膜５８」は、「ｐ型シリコン基板５０」上に「トンネル酸化膜５７」を介在して形成されたものであり、「第２層多結晶シリコン膜６２」は「第１層多結晶シリコン膜５８」上に「ＯＮＯ膜６１」を介在して形成されたものである。また、図１７（ｆ）より、「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」は、「第１層多結晶シリコン膜５８」と交差する方向に連続して延びていることは明らかである。
　また、「従来のトレンチ素子分離プロセスにおいては、・・・問題があった。」（００１１）から明らかなように、引用刊行物に記載された発明がそもそも「トレンチ素子分離」に関するものであることからみて、図１７（ｆ）において、間隔を置いて配置されている「トレンチ部」は「トレンチ素子分離」のためのものであることが明らかであるから、図１７（ｆ）における「トレンチ部」に埋め込まれた「絶縁膜６０」は、「トレンチ素子分離」の「絶縁膜６０」を意味するものである。そして、「トレンチ素子分離」の「絶縁膜６０」が、「ｐ型シリコン基板５０」の表面に形成された複数の「不揮発性メモリセル」の間を互いに電気的に分離するものであることは、当業者にとって自明である。
　そして、図１６（ｃ）、及び「【００６７】次いで、図１６（ｃ）に示すように、第１層多結晶シリコン膜５８を例えば４００ｎｍ、ＣＶＤＳｉＯ2 膜５８を２００ｎｍ堆積形成する。その後、フォトリソグラフィ工程によりトレンチパターンを形成する。」（００６７段落）、及び「この工程を用いれば、これまで周辺Ｔｒとセル部Ｔｒを別々の工程でパターンを形成していたが、これを１つのパターンで形成できる。また、浮遊ゲートの加工をする必要がなく、トレンチパターンと同時に形成できる。」（００７０段落）より、「トレンチ部」が「第１層多結晶シリコン膜５８」に沿って作成されていることは明らかであり、上に述べたように、「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」は、「第１層多結晶シリコン膜５８」と交差する方向に延びているから、「トレンチ素子分離」の「絶縁膜６０」は、「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」が延びる方向に交差していることは明らかである。
　さらに、図１７（ｆ）及び図１８、並びに「埋め込み絶縁膜は、基板表面より高く第１層導電膜上面より低い位置まで埋め込まれていること。」（００１９段落）より、「トレンチ素子分離」の「絶縁膜６０」は、その上面がｐ型シリコン基板５０の表面よりも上に突出しており、かつ、「第１層多結晶シリコン膜５８」の上面と下面との間の高さに位置していることが明らかである。
　
（５−３−４）図１７（ｆ）及び図１８、並びに「実施例４」と同じ「ＥＥＰＲＯＭ」に関する実施例である「実施例３」における「本実施例においては、浮遊ゲートの側壁部も浮遊ゲートと制御ゲート間の容量として利用するために、カップリング比を大きくでき、かつゲート幅との兼ね合いによりカップリング比を制御するという特徴を持つ。」（００５６段落）より、制御ゲートを構成する「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」は、「ＯＮＯ膜６１」を介して浮遊ゲートである「第１層多結晶シリコン膜５８」の上面と側面の上端近傍を覆うものであり、また、図１７（ｆ）及び図１８より、「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」は、「トレンチ素子分離」の「絶縁膜６０」の上面に沿って延びるように、「ＯＮＯ膜６１」を介在させて形成されていることが明らかである。さらに、「実施例３」における「【００６２】次いで、ワード線方向のライン状レジストパターンをマスクに、第２層多結晶シリコン膜２９（２０）、酸化膜３１、第１層多結晶シリコン膜３０（１５）をＲＩＥにより選択エッチングし、ワード線方向にメモリセル及び選択トランジスタが分離する。」（００６２段落）の記載からみて、「第１層多結晶シリコン膜５８」の上面が「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」からはみ出ていることはあり得ないから、図１７（ｆ）及び図１８において、「第２層多結晶シリコン膜６２」及び「ＷＳｉ膜６５」は、「第１層多結晶シリコン膜５８」の上面全面と側面の上端近傍、及び「トレンチ素子分離」の「絶縁膜６０」の上面に沿って延びるように、「ＯＮＯ膜６１」を介在させて形成されている。
　
（５−３−５）「【００６９】次いで、図１７（ｅ）に示すように、ＷＳｉ等の低抵抗材料を２層目の多結晶シリコン膜６２に接触させて堆積する。そして、１，２層目の多結晶シリコン膜５８，６２及びＷＳｉ膜６５，ＯＮＯ膜６１を１つのレジストマスク６６で順次エッチングする。そして、メモリセルの制御ゲート，浮遊ゲート，選択ゲート、周辺Ｔｒのゲートを形成し、メタライゼーションを行うことにより、図１７（ｆ）に示すような構成が得られる。なお、図中の６８は層間絶縁膜、６９はＡｌ配線層である。」（００６９段落）の記載より、図１７（ｆ）において、「２重ウェル」に形成された「メモリセル」以外に形成されている素子は、「第１層多結晶シリコン膜５８」及び「ＷＳｉ膜６５」をゲートとして有する「周辺Ｔｒ」であることが明らかである。そして、「周辺Ｔｒ」とは、「周辺回路部分」の「Ｔｒ」であることは明らかであり、「Ｔｒ」が「トランジスタ」の略称であることは当業者において周知であるから、「周辺Ｔｒ」とは、「周辺回路部分」の「トランジスタ」を意味するものである。
　そして、「【００６５】次いで、通常のＬＯＣＯＳ工程でフィールド酸化膜５３を形成する。」（００６５段落）の記載、並びに図１７（ｆ）及び図１８より、複数の「周辺回路部分」の「トランジスタ」の各々が、「ＬＯＣＯＳ工程で」形成された「フィールド酸化膜５３」により分離されていることが明らかである。
　
（５−３−６）以上を総合すると、引用刊行物には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「表面を有するｐ型シリコン基板５０上に形成された、複数のメモリセルを含むメモリセルのマトリックスと複数のトランジスタを含む周辺回路部分を備えたＥＥＰＲＯＭであって、
　前記複数のメモリセルの各々は、
　前記ｐ型シリコン基板５０上にトンネル酸化膜５７を介在して形成された、第１層多結晶シリコン膜５８と、
　前記第１層多結晶シリコン膜５８上にＯＮＯ膜６１を介在して形成された、前記第１層多結晶シリコン膜５８と交差する方向に連続して延びる、第２層多結晶シリコン膜６２及びＷＳｉ膜６５とを備え、
　前記メモリセルのマトリックスは、
　前記第２層多結晶シリコン膜６２及び前記ＷＳｉ膜６５が延びる、第１層多結晶シリコン膜５８と交差する方向と交差し、間隔を置いて配置され、前記ｐ型シリコン基板５０の表面に形成された前記複数のメモリセルの間を互いに電気的に分離し、かつ上面が前記ｐ型シリコン基板５０の表面よりも上に突出するトレンチ素子分離の絶縁膜６０を含み、
　前記トレンチ素子分離の絶縁膜６０の上面は、前記第１層多結晶シリコン膜５８の上面と下面との間の高さに位置し、
　前記第２層多結晶シリコン膜６２及び前記ＷＳｉ膜６５は、前記第１層多結晶シリコン膜５８の上面全面と側面の上端近傍、及び前記トレンチ素子分離の絶縁膜６０の上面に沿って延びるように、前記ＯＮＯ膜６１を介在して形成され、
　前記複数のトランジスタの各々は、ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３により分離される、ＥＥＰＲＯＭ。」
　
（５−４）対比
（５−４−１）刊行物発明における「ｐ型シリコン基板５０」、「表面」、「メモリセル」、「メモリセルのマトリックス」、「トランジスタ」、「周辺回路部分」、「ＥＥＰＲＯＭ」、「トンネル酸化膜５７」、「第１層多結晶シリコン膜５８」、「ＯＮＯ膜６１」、「第２層多結晶シリコン膜６２及びＷＳｉ膜６５」、「トレンチ素子分離の絶縁膜６０」、「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」が、各々補正後の発明における「半導体基板」、「主表面」、「不揮発性トランジスタ」、「メモリセルアレイ」、「半導体素子」、「周辺回路」、「不揮発性半導体記憶装置」、「第１の絶縁膜」、「フローティングゲート電極」、「第２の絶縁膜」、「コントロールゲート電極」、「第１の分離膜」、「第２の分離膜」に相当する。
　また、引用刊行物における「前記第１層多結晶シリコン膜５８と交差する方向」が、補正後の発明における「前記メモリセルアレイの所定の配列方向」に相当する。
　また、刊行物発明における「第１層多結晶シリコン膜５８」が上面を有していることは自明である。
　さらに、刊行物発明において、「間隔を置いて配置され」ている「トレンチ素子分離の絶縁膜６０」は、当然、設計値に従って「所定の間隔を置いて配置され」ていることは、当業者にとって明らかである。
　
（５−４−２）以上を勘案すると、補正後の発明と刊行物発明とは、
「主表面を有する半導体基板上に形成された、情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、前記メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備えた不揮発性半導体記憶装置であって、
　前記複数の不揮発性トランジスタの各々は、
　前記半導体基板上に第１の絶縁膜を介在して形成された、上面を有するフローティングゲート電極と、
　前記フローティングゲート電極上に第２の絶縁膜を介在して形成された、前記メモリセルアレイの所定の配列方向に連続して延びるコントロールゲート電極とを備え、
　前記メモリセルアレイは、
　前記コントロールゲート電極が延びる前記所定の配列方向と交差し、所定の間隔を置いて配置され、前記半導体基板の主表面に形成された前記複数の不揮発性トランジスタの間を互いに電気的に分離し、かつ上面が前記半導体基板の主表面よりも上に突出する第１の分離膜を含み、
　前記第１の分離膜の上面は、前記フローティングゲート電極の上面と下面との間の高さに位置し、
　前記コントロールゲート電極は、前記フローティングゲート電極の上面全面と側面の上端近傍、および前記第１の分離膜の上面に沿って延びるように、前記第２の絶縁膜を介在させて形成され、
　前記複数の半導体素子の各々は、第２の分離膜により互いに電気的に分離される、不揮発性半導体記憶装置。」
　である点で一致し、以下の２点で相違する。
　
（相違点１）
　補正後の発明では、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さは、前記第１の分離膜の上面から前記半導体基板の主表面までの長さよりも長」いのに対して、刊行物発明では、「トレンチ素子分離の絶縁膜６０」の上面から「第１層多結晶シリコン膜５８」の上面までの長さと、「トレンチ素子分離の絶縁膜６０」の上面から「ｐ型シリコン基板５０」の表面までの長さとの相対的な大小関係について特定されていない点。
（相違点２）
　補正後の発明では、「前記半導体基板の主表面から」「第２の分離膜」の「底面までの深さが、前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さよりも深い」のに対して、刊行物発明では、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の底面までの深さと、「ｐ型シリコン基板５０」の表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さとの相対的な大小関係について特定されていない点。
　
（５−５）判断
（５−５−１）相違点１について
（５−５−１−１）引用刊行物の「【００５６】本実施例においては、浮遊ゲートの側壁部も浮遊ゲートと制御ゲート間の容量として利用するために、カップリング比を大きくでき、かつゲート幅との兼ね合いによりカップリング比を制御するという特徴を持つ。」（００５６段落）という記載より、刊行物発明において、「トレンチ素子分離の絶縁膜６０の上面」を、「第１層多結晶シリコン膜５８」の上面と下面との間の高さに位置させている目的は、「第１層多結晶シリコン膜５８」の側壁部も「第２層多結晶シリコン膜６２」との間の容量として利用することにより、カップリング比を大きくすることにあることは明らかである。そして、上記容量が大きいほどカップリング比も大きくなることは当業者にとって自明であり、かつ、上記容量が、「第２層多結晶シリコン膜６２」により覆われる「第１層多結晶シリコン膜５８」の側壁部の面積が大きいほど増加することも当業者にとって自明であるから、「第１層多結晶シリコン膜５８」の側壁部において、「第２層多結晶シリコン膜６２」により覆われる面積を大きくすること、すなわち、「トレンチ素子分離の絶縁膜６０」の上面から「第１層多結晶シリコン膜５８」の上面までの長さを長くすることは、当業者が容易に想到し得た事項である。
　そして、「トレンチ素子分離の絶縁膜６０」の上面から「第１層多結晶シリコン膜５８」の上面までの長さを充分長くすれば、必然的に、「トレンチ素子分離の絶縁膜６０」の上面から「第１層多結晶シリコン膜５８」の上面までの長さが、「トレンチ素子分離の絶縁膜６０」の上面から「ｐ型シリコン基板５０」の表面までの長さを上回ることとなるので、補正後の発明の如く、「前記半導体基板の主表面から」「第２の分離膜」の「底面までの深さ」を、「前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さよりも深」くすることは、当業者が容易に想到し得た事項である。
　
（５−５−１−２）これについて、さらに付言すれば、本願の発明の詳細な説明において、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」と「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」との相対的な大小に関連する記載は、「【００７１】　シリコン基板１の表面からトレンチ溝５の底面までの深さ（Ｄ1 ）は３０００Å、シリコン基板１の表面からシリコン酸化膜６の表面までの高さは３００Å、シリコン基板１の表面からフローティングゲート電極７の上面までの高さは１０００Å、シリコン基板１の表面からＬＯＣＯＳ酸化膜３０の底面までの深さ（Ｄ2 ）は５０００Åである。」（００７１段落）であるが、そこにおいては、単に「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」が７００Å、「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」が３００Åである不揮発性半導体記憶装置が記載されているにすぎず、「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」を「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」よりも相対的に大きくすることの技術的な意味や効果については、発明の詳細な説明又は図面に記載されていない。また、相対的に大きくすることの技術的な意味や効果が、発明の詳細な説明又は図面の記載から当業者にとって自明な事項であるとも認められない。
　したがって、発明の詳細な説明を参照しても、補正後の発明において「前記第１の分離膜の上面から前記フローティングゲート電極の上面までの長さ」を「前記第１の分離膜の上面から前記半導体基板の主表面までの長さ」よりも相対的に大きくすることに、格別の技術的意味や効果は見出せないから、その点からみても、刊行物発明において、「トレンチ素子分離の絶縁膜６０」の上面から「第１層多結晶シリコン膜５８」の上面までの長さを「トレンチ素子分離の絶縁膜６０」の上面から「ｐ型シリコン基板５０」の表面までの長さよりも長くすることは当業者が容易に想到し得た事項であると判断するほかない。
　したがって、相違点１は、当業者が容易に想到し得る範囲に含まれる程度のものにすぎない。
　
（５−５−２）相違点２について
（５−５−２−１）引用刊行物の「【００６３】（実施例４）次に、本発明の第４の実施例として、ＥＥＰＲＯＭのメモリセル部分及び周辺回路部分（Ｖpp系Ｔｒ，ＶM ／Ｖcc系Ｔｒ部；Ｖppは高電圧，ＶM は中間電圧，Ｖccは電源電圧）を同時に形成するプロセスについて説明する。」（００６３段落）、及び「【００６５】次いで、通常のＬＯＣＯＳ工程でフィールド酸化膜５３を形成する。その後、各トランジスタのチャネルインプラを行った後、例えば３０ｎｍ厚のＶpp系Ｔｒのゲート酸化膜５４を形成する。続いて、Ｖpp系Ｔｒ部になるところのみレジスト５５で覆い、他のＴｒ部及びセル部の酸化膜をエッチング除去する。」（００６５段落）の記載より、引用刊行物の図１５（ａ）において、「５５」で示された部分の下には、「ＬＯＣＯＳ工程で」形成された「フィールド酸化膜５３」に囲まれた「Ｖpp系Ｔｒ部」すなわち高電圧が印加されるトランジスタが存在する部分が形成されている。
　ところで、一般に、ＬＯＣＯＳ工程でフィールド酸化膜を形成するに際し、当該フィールド酸化膜の膜厚を素子の動作電圧を考慮して設計すること、及び、高電圧系素子形成領域の膜厚を低電圧系素子形成領域の膜厚に比較して厚くする必要があることは、例えば、本願の出願前に頒布された刊行物である特開平５−３３５３０２号公報の図２（Ｈ）、図３（Ｃ）、図５（Ｇ）、及び「【０００２】　【従来の技術】シリコン製半導体基板の表面を選択的に酸化し、部分的に厚い酸化膜をつくるＬＯＣＯＳ（局所選択酸化）技術は、ＬＳＩの素子分離技術としてきわめて重要である。」（０００２段落）、「すなわち、選択酸化素子分離領域の膜厚は、素子領域に形成されるＭＯＳトランジスタなどの素子の動作電圧に応じた適切な膜厚に設定する必要がある。」（０００４段落）、「【０００９】　【作用】本発明の半導体装置では、膜厚が相互に相違する複数種類の選択酸化素子分離領域を同一の半導体基板上に有することから、厚い膜厚の選択酸化素子分離領域を、高電圧系素子領域の素子分離に用い、薄い膜厚の選択酸化素子分離領域を低電圧系素子領域の素子分離に用いることで、同一基板上に、高電圧系素子領域と低電圧系素子領域とを近接して設置することが可能になる。」（０００９段落）にも記載されているように、本願の出願前において当業者の周知技術であるから、刊行物発明において、高電圧が印加されるトランジスタが存在する領域である「Ｖpp系Ｔｒ部」における「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の膜厚を充分に厚くすること、すなわち、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の底面までの深さを充分に深くすることは、当業者が容易に想到し得た事項である。
　
（５−５−２−２）一方、一般に、トレンチ素子分離において、フィールド反転電圧を確保やパンチスルー耐性を考慮して、酸化膜の膜厚をトレンチの深さの制御により任意に設定することは、例えば、例えば、本願の出願前に頒布された刊行物である特開平７−５８１９４号公報の「【０００８】トレンチ・アイソレーションによれば、素子分離用の酸化膜の膜厚をトレンチの深さの制御により任意に設定できるため、フィールド反転電圧の確保が容易となる他、素子分離領域間の実質的な距離が長くなることからパンチスルー耐性も向上する。」（０００８段落）にも記載されているように当業者における周知技術であるから、引用刊行物において、「ｐ型シリコン基板５０」の表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さは、フィールド反転電圧の確保やパンチスルー耐性を考慮して当業者が適宜設定し得るものである。
　そして、刊行物発明において、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜」の底面までの深さと、「ｐ型シリコン基板５０」の表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さは、各々別個に当業者が最適な値を設計するものであり、両深さの相対的な大小については、特段の技術的な意味を有しないことは明らかである。さらに、本願の発明の詳細な説明の記載を参照しても、補正後の発明において、「前記半導体基板の主表面から」「第２の分離膜」の「底面までの深さ」を「前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さ」と比較して、相対的に深くすることに、特段の技術的意味も、格別の効果も見出せない。
　したがって、刊行物発明において、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の底面までの深さを充分に深くすることが、当業者が容易に想到し得た事項であることと等しく、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の底面までの深さを、「ｐ型シリコン基板５０」の主表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さよりも深くすることも、当業者が容易に想到し得た事項である。
　
（５−５−２−３）これについて、さらに付言すれば、本願の発明の詳細な説明において、「前記半導体基板の主表面から」「第２の分離膜」の底面までの深さと、「前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さ」との相対的な大小に関連している記載は、「【００３６】　また、半導体基板の主表面からＬＯＣＯＳ酸化膜の底面までの深さは、半導体基板の主表面からトレンチ溝の底面までの深さよりも深いことが好ましい。一般に、メモリ領域では、周辺領域ほどの耐圧は必要とされないため、このようにトレンチ溝は相対的に浅くすることができる。その結果、トレンチ溝が絶縁層で充填されやすいのでトレンチ溝の開口面積を小さくすることができる。したがって、高集積化が可能となり、また複数の不揮発性トランジスタも確実に電気的に分離される。一方、ＬＯＣＯＳ酸化膜は従来と同様の深さが維持されるため、周辺領域では従来の耐圧を損なうことがない。」（００３６段落）等であるが、いずれも「トレンチ溝」や「ＬＯＣＯＳ」について記載したものである。しかしながら、補正後の発明には、「トレンチ溝」や「ＬＯＣＯＳ」という発明特定事項はなく、「第１の分離膜」、「第２の分離膜」という発明特定事項が存在するのみであるから、上記００３６段落等の記載は、補正後の発明における「前記複数の半導体素子の各々は、前記半導体基板の主表面から底面までの深さが、前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さよりも深い第２の分離膜により互いに電気的に分離される」という発明特定事項についての説明したものとは認められない。さらに、００３６段落等の記述自体についてみても、「ＬＯＣＯＳ酸化膜」と「トレンチ溝」による「絶縁層」とは、構造が異なるものであり、その相対的な絶縁耐圧を論ずる際には、単に深さのみについて特定するだけでは不充分であり、その幅や形状、及び形成されている素子の種類等をも考慮する必要があることは当業者にとって明らかであるから、００３６段落等の記載は、技術的にみて不正確であると認められる。
　したがって、この点からみても、刊行物発明において、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜」の底面までの深さを、「ｐ型シリコン基板５０」の主表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さよりも深くすることは当業者が容易に想到し得た事項であると判断するほかない。
　よって、相違点２は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎない。
　
（５−６）独立特許要件についての纏め
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が、周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により独立して特許を受けることができない。
　したがって、本件補正は、補正後の発明が、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
（６）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、また、仮に、そのような違反がなく、本件補正が特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するとみなした場合においても、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１７年６月１６日付け手続補正は上記のとおり却下されたので、本願の請求項１及び２係る発明は、平成１７年３月２４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであって、そのうちの、請求項１に係る発明（以下、「本願発明」という。）は、上記２．（１）の（補正前）に記載したとおりのものである。
　
４．引用刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された、引用刊行物には、上において検討したとおり、上記２．（５−３−１）に記載したとおりの事項、及び上記２．（５−３−６）に記載したとおりの発明が記載されているものと認められる。
　
５．対比
　刊行物発明における「ｐ型シリコン基板５０」、「表面」、「メモリセル」、「メモリセルのマトリックス」、「トランジスタ」、「周辺回路部分」、「ＥＥＰＲＯＭ」、「トンネル酸化膜５７」、「第１層多結晶シリコン膜５８」、「ＯＮＯ膜６１」、「第２層多結晶シリコン膜６２及びＷＳｉ膜６５」、「トレンチ素子分離の絶縁膜６０」、「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」が、各々本願発明における「半導体基板」、「主表面」、「不揮発性トランジスタ」、「メモリセルアレイ」、「半導体素子」、「周辺回路」、「不揮発性半導体記憶装置」、「第１の絶縁膜」、「フローティングゲート電極」、「第２の絶縁膜」、「コントロールゲート電極」、「第１の分離膜」、「第２分離膜」に相当する。
　また、引用刊行物における「前記第１層多結晶シリコン膜５８と交差する方向」が、本願発明における「前記メモリセルアレイの所定の配列方向」に相当する。
　また、刊行物発明における「第１層多結晶シリコン膜５８」が上面を有していることは自明である。
　さらに、刊行物発明において、「間隔を置いて配置され」ている「トレンチ素子分離の絶縁膜６０」は、当然、設計値に従って「所定の間隔を置いて配置され」ていることは、当業者にとって明らかである。
　以上を勘案すると、本願発明と刊行物発明とは、
「主表面を有する半導体基板上に形成された、情報を記憶する複数の不揮発性トランジスタを含むメモリセルアレイと、前記メモリセルアレイの動作を制御する複数の半導体素子を含む周辺回路とを備えた不揮発性半導体記憶装置であって、
　前記複数の不揮発性トランジスタの各々は、
　前記半導体基板上に第１の絶縁膜を介在して形成された、上面を有するフローティングゲート電極と、
　前記フローティングゲート電極上に第２の絶縁膜を介在して形成された、前記メモリセルアレイの所定の配列方向に連続して延びるコントロールゲート電極とを備え、
　前記メモリセルアレイは、
　前記コントロールゲート電極が延びる前記所定の配列方向と交差し、所定の間隔を置いて配置され、前記半導体基板の主表面に形成された前記複数の不揮発性トランジスタの間を互いに電気的に分離し、かつ上面が前記半導体基板の主表面よりも上に突出する第１の分離膜を含み、
　前記第１の分離膜の上面は、前記フローティングゲート電極の上面と下面との間の高さに位置し、
　前記コントロールゲート電極は、前記フローティングゲート電極の上面全面と側面の上端近傍、および前記第１の分離膜の上面に沿って延びるように、前記第２の絶縁膜を介在させて形成され、
　前記複数の半導体素子の各々は、第２分離膜により互いに電気的に分離される、不揮発性半導体記憶装置。」
　である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明では、「前記半導体基板の主表面から」「第２分離膜」の「底面までの深さが、前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さよりも深い」のに対して、刊行物発明では、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の底面までの深さと、「ｐ型シリコン基板５０」の表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さとの相対的な大小関係について特定されていない点。
　
６．判断
（１）引用刊行物の「【００６３】（実施例４）次に、本発明の第４の実施例として、ＥＥＰＲＯＭのメモリセル部分及び周辺回路部分（Ｖpp系Ｔｒ，ＶM ／Ｖcc系Ｔｒ部；Ｖppは高電圧，ＶM は中間電圧，Ｖccは電源電圧）を同時に形成するプロセスについて説明する。」（００６３段落）、及び「【００６５】次いで、通常のＬＯＣＯＳ工程でフィールド酸化膜５３を形成する。その後、各トランジスタのチャネルインプラを行った後、例えば３０ｎｍ厚のＶpp系Ｔｒのゲート酸化膜５４を形成する。続いて、Ｖpp系Ｔｒ部になるところのみレジスト５５で覆い、他のＴｒ部及びセル部の酸化膜をエッチング除去する。」（００６５段落）の記載より、引用刊行物の図１５（ａ）において、「５５」で示された部分の下には、「ＬＯＣＯＳ工程で」形成された「フィールド酸化膜５３」に囲まれた「Ｖpp系Ｔｒ部」すなわち高電圧が印加されるトランジスタが存在する部分が形成されている。
　ところで、一般に、ＬＯＣＯＳ工程でフィールド酸化膜を形成するに際し、当該フィールド酸化膜の膜厚を素子の動作電圧を考慮して設計すること、及び、高電圧系素子形成領域の膜厚を低電圧系素子形成領域の膜厚に比較して厚くする必要があることは、例えば、本願の出願前に頒布された刊行物である特開平５−３３５３０２号公報の図２（Ｈ）、図３（Ｃ）、図５（Ｇ）、及び「【０００２】　【従来の技術】シリコン製半導体基板の表面を選択的に酸化し、部分的に厚い酸化膜をつくるＬＯＣＯＳ（局所選択酸化）技術は、ＬＳＩの素子分離技術としてきわめて重要である。」（０００２段落）、「すなわち、選択酸化素子分離領域の膜厚は、素子領域に形成されるＭＯＳトランジスタなどの素子の動作電圧に応じた適切な膜厚に設定する必要がある。」（０００４段落）、「【０００９】　【作用】本発明の半導体装置では、膜厚が相互に相違する複数種類の選択酸化素子分離領域を同一の半導体基板上に有することから、厚い膜厚の選択酸化素子分離領域を、高電圧系素子領域の素子分離に用い、薄い膜厚の選択酸化素子分離領域を低電圧系素子領域の素子分離に用いることで、同一基板上に、高電圧系素子領域と低電圧系素子領域とを近接して設置することが可能になる。」（０００９段落）にも記載されているように、本願の出願前において当業者の周知技術であるから、刊行物発明において、高電圧が印加されるトランジスタが存在する領域である「Ｖpp系Ｔｒ部」における「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の膜厚を充分に厚くすること、すなわち、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の底面までの深さを充分に深くすることは、当業者が容易に想到し得た事項である。
　
（２）一方、一般に、トレンチ素子分離において、フィールド反転電圧を確保やパンチスルー耐性を考慮して、酸化膜の膜厚をトレンチの深さの制御により任意に設定することは、例えば、例えば、本願の出願前に頒布された刊行物である特開平７−５８１９４号公報の「【０００８】トレンチ・アイソレーションによれば、素子分離用の酸化膜の膜厚をトレンチの深さの制御により任意に設定できるため、フィールド反転電圧の確保が容易となる他、素子分離領域間の実質的な距離が長くなることからパンチスルー耐性も向上する。」（０００８段落）にも記載されているように当業者における周知技術であるから、引用刊行物において、「ｐ型シリコン基板５０」の表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さは、フィールド反転電圧の確保やパンチスルー耐性を考慮して当業者が適宜設定し得るものである。
　そして、刊行物発明において、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜」の底面までの深さと、「ｐ型シリコン基板５０」の表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さは、各々別個に当業者が最適な値を設計するものであり、両深さの相対的な大小については、特段の技術的な意味を有しないことは明らかである。さらに、本願の発明の詳細な説明の記載を参照しても、本願発明において、「前記半導体基板の主表面から」「第２分離膜」の「底面までの深さ」を「前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さ」と比較して、相対的に深くすることに、特段の技術的意味も、格別の効果も見出せない。
　したがって、刊行物発明において、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の底面までの深さを充分に深くすることが、当業者が容易に想到し得た事項であることと等しく、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜５３」の底面までの深さを、「ｐ型シリコン基板５０」の主表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さよりも深くすることも、当業者が容易に想到し得た事項である。
　
（３）これについて、さらに付言すれば、本願の発明の詳細な説明において、「前記半導体基板の主表面から」「第２分離膜」の底面までの深さと、「前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さ」との相対的な大小に関連している記載は、「【００３６】　また、半導体基板の主表面からＬＯＣＯＳ酸化膜の底面までの深さは、半導体基板の主表面からトレンチ溝の底面までの深さよりも深いことが好ましい。一般に、メモリ領域では、周辺領域ほどの耐圧は必要とされないため、このようにトレンチ溝は相対的に浅くすることができる。その結果、トレンチ溝が絶縁層で充填されやすいのでトレンチ溝の開口面積を小さくすることができる。したがって、高集積化が可能となり、また複数の不揮発性トランジスタも確実に電気的に分離される。一方、ＬＯＣＯＳ酸化膜は従来と同様の深さが維持されるため、周辺領域では従来の耐圧を損なうことがない。」（００３６段落）等であるが、いずれも「トレンチ溝」や「ＬＯＣＯＳ」について記載したものである。しかしながら、本願発明には、「トレンチ溝」や「ＬＯＣＯＳ」という発明特定事項はなく、「第１の分離膜」、「第２分離膜」という発明特定事項が存在するのみであるから、上記００３６段落等の記載は、本願発明における「前記複数の半導体素子の各々は、前記半導体基板の主表面から底面までの深さが、前記半導体基板の前記主表面から前記第１の分離膜の底面までの深さよりも深い第２分離膜により互いに電気的に分離される」という発明特定事項についての説明したものとは認められない。さらに、００３６段落等の記述自体についてみても、「ＬＯＣＯＳ酸化膜」と「トレンチ溝」による「絶縁層」とは、構造が異なるものであり、その相対的な絶縁耐圧を論ずる際には、単に深さのみについて特定するだけでは不充分であり、その幅や形状、及び形成されている素子の種類等をも考慮する必要があることは当業者にとって明らかであるから、００３６段落等の記載は、技術的にみて不正確であると認められる。
　したがって、この点からみても、刊行物発明において、「ｐ型シリコン基板５０」の表面から「ＬＯＣＯＳ工程で形成されたフィールド酸化膜」の底面までの深さを、「ｐ型シリコン基板５０」の主表面から「トレンチ素子分離の絶縁膜６０」の底面までの深さよりも深くすることは当業者が容易に想到し得た事項とであると判断するほかない。
　
　以上、検討したとおり、本願発明と刊行物発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎない。
　したがって、本願発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。