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　特願２００３−３９３２６４「バス制御方式及びコンピュータシステム」拒絶査定不服審判事件〔平成１６年　３月１１日出願公開、特開２００４−　７８９９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成４年２月１８日に出願した特願平４−３０４２８号の一部を平成１１年２月１８日に新たな特許出願とした特願平１１−３９７３８号公報の一部を平成１４年９月９日に新たな特許出願とした特願平２００２−２６２２２４号の一部を平成１５年１１月２５日に新たな特許出願としたものであって、平成１９年２月２３日付けで拒絶査定がなされ、これに対し、同年３月２９日に拒絶査定不服審判が請求されるとともに、同年４月２６日付けで手続補正がなされたものである。
　そして、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年４月２６日付けで補正された明細書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。
　
　「【請求項１】
　識別子を保持するプロセッサと、 
  前記プロセッサが接続され、スプリット転送プロトコルを採用する第一のバスと、
  入出力装置と、
  前記入出力装置が接続され、スプリット転送プロトコルを採用し、前記第一のバスとは異なる転送速度である第二のバスと、
  前記第一のバスと前記第二のバスに接続され、前記第一のバスと前記第二のバスのインタフェースを行うバスアダプタとを備え、
  前記プロセッサは、前記入出力装置へのリード要求を前記識別子と共に送信し、
  前記バスアダプタは、前記リード要求と前記識別子を、前記第一のバスを介して受信し、
前記第二のバスのバス使用権を獲得して、
前記第一のバスのバス使用権を獲得して、
　
　なお、請求項１には「前記第一のリード要求」と記載されているが、その前段には「リード要求」はあるものの、「第一のリード要求」は、認められないので、請求項１の「前記第一のリード要求」は、「前記リード要求」の誤記と認め、本願発明を上記のように認定した。
　
２．刊行物
（２−１）
　原査定の拒絶の理由に引用された特開昭６１−２１４０４９号公報（以下、「刊行物１」という。）には、図面と共に以下の記載がなされている。
　
　「本発明はバス制御方式、特に、主記憶装置（以下ＭＭＵと記す）、中央処理装置（以下ＣＰＵと記す）および入出力処理装置（以下ＩＯＰと記す）を接続する第１バスと、ＩＯＰおよびアダプタ（以下ＡＤＰと記す）を接続する第２バスとを備えた情報処理装置におけるバス制御方式に関する。ＡＤＰとは、磁気ディスク装置、磁気テープ装置、通信ネットワーク等の入出力装置と第２バスとのインタフェースを取るためのハードウエアを指す。」（第１頁右下欄第４〜１２行）
　
　「（実施例）
　第１図は本発明の一実施例の動作を示すためのタイムチャートであり、第２図は本実施例および前述した従来例に共通するハードウエア構成図である。第２図を参照すると、本ハードウエアは、ＭＭＵ１０，ＣＰＵ２０，ＩＯＰ３０，Ｎ個のＡＤＰ４１〜４Ｎ，システムバス５０およびローカルバス６０から構成されていることがわかる。システムバス５０はＭＭＵ１０，ＣＰＵ２０およびＩＯＰ３０を接続し、また、ローカルバス６０はＩＯＰ３０およびＡＤＰ４１〜４Ｎを接続している。システムバス５０５０とローカルバス６０に対する各使用権は、図示を省略した装置によって、それぞれの求めに応じて許否が決定されるようになっている。
　次に、図１を参照しながら本実施例の動作を説明する。
　ＡＤＰ４Ｘ（Ｘ＝１〜Ｎ）がＭＭＵ１０に読出しアクセスをするためには、先ずローカルバス６０の使用権を獲得する必要があるが、その詳細説明は省略し、使用権獲得済みとしてタイミングｔ０でＭＭＵ読出し指示コマンド、次いでタイミングｔ１でＭＭＵ読出しアドレスとＡＤＰ４Ｘの認識情報とをローカルバス６０に送出したものとする。
　ＩＯＰ３０はＡＤＰ４Ｘからの認識情報を保持しておき、システムバス５０の使用権獲得のために必要な要求を行い、獲得できるとタイミングｔ２でＭＭＵ読出し指示コマンドとＭＭＵ読出しアドレスとをシステムバス５０上に送出して、ＭＭＵ１０からのデータ応答を待つ。注目すべきは、タイミングｔ２においてＡＤＰ４Ｘはローカルバス６０の使用権を放棄し他のアダプタ４Ｙ（Ｙ＝１〜Ｎ、但しＹ≠Ｘ）がローカルバス６０を使用可能な状態にすることである。
　ＩＯＰ３０はタイミングｔ２から、ＭＭＵ１０の読出しデータがシステムバス５０に送出されてＩＯＰ３０に入力してくるタイミングｔ３までの間はシステムバス５０を専用し、タイミングｔ３で解放する。次いで、ＩＯＰはローカルバス６０を獲得するための要求を行い、この要求が受け入れられると、タイミングｔ４でローカルバス６０上にＭＭＵ読出しデータと、保持しているアダプタ４Ｘの認識情報とを送出する。そして、ＭＭＵ読出しデータがアダプタ４Ｘに引き取られると、タイミングｔ５でローカルバス６０の使用権を放棄し解放する。
　したがって、第１図に斜線で示すように、ローカルバス６０はタイミングｔ０からｔ２までの間と、タイミングｔ４からｔ５までの間とがアダプタ４Ｘに専用され、タイミングｔ２からｔ４までの間は解放されることになる。この結果、従来は第３図に示すようにタイミングｔ０からｔ５までの間がアダプタ４Ｘに専用されていたのに対してローカルバス６０の専用時間を大幅に短縮できることがわかる。」（第２頁左下欄第７行〜第３頁左上欄最下行）
　
　
　以上の記載から、刊行物１には、次の発明（以下「刊行物１発明」という。）が記載されているものと認める。
　「主記憶装置（以下ＭＭＵと記す）、中央処理装置（以下ＣＰＵと記す）および入出力処理装置（以下ＩＯＰと記す）を接続する第１バスと、ＩＯＰおよびアダプタ（以下ＡＤＰと記す）を接続する第２バスとを備えた情報処理装置におけるバス制御方式であって、ＡＤＰとは、磁気ディスク装置、磁気テープ装置、通信ネットワーク等の入出力装置と第２バスとのインタフェースを取るためのハードウエアを指し、
　本ハードウエアは、ＭＭＵ１０，ＣＰＵ２０，ＩＯＰ３０，Ｎ個のＡＤＰ４１〜４Ｎ，システムバス５０およびローカルバス６０から構成されていて、システムバス５０はＭＭＵ１０，ＣＰＵ２０およびＩＯＰ３０を接続し、また、ローカルバス６０はＩＯＰ３０およびＡＤＰ４１〜４Ｎを接続していて、システムバス５０５０とローカルバス６０に対する各使用権は、それぞれの求めに応じて許否が決定されるようになっていて、
　本実施例の動作においては、
　ＡＤＰ４Ｘ（Ｘ＝１〜Ｎ）がＭＭＵ１０に読出しアクセスをするためには、先ずローカルバス６０の使用権を獲得する必要があるが、使用権獲得済みとしてタイミングｔ０でＭＭＵ読出し指示コマンド、次いでタイミングｔ１でＭＭＵ読出しアドレスとＡＤＰ４Ｘの認識情報とをローカルバス６０に送出したものとして、
　ＩＯＰ３０はＡＤＰ４Ｘからの認識情報を保持しておき、システムバス５０の使用権獲得のために必要な要求を行い、獲得できるとタイミングｔ２でＭＭＵ読出し指示コマンドとＭＭＵ読出しアドレスとをシステムバス５０上に送出して、ＭＭＵ１０からのデータ応答を待ち、タイミングｔ２においてＡＤＰ４Ｘはローカルバス６０の使用権を放棄し他のアダプタ４Ｙ（Ｙ＝１〜Ｎ、但しＹ≠Ｘ）がローカルバス６０を使用可能な状態にし、
　ＩＯＰ３０はタイミングｔ２から、ＭＭＵ１０の読出しデータがシステムバス５０に送出されてＩＯＰ３０に入力してくるタイミングｔ３までの間はシステムバス５０を専用し、タイミングｔ３で解放し、次いで、ＩＯＰはローカルバス６０を獲得するための要求を行い、この要求が受け入れられると、タイミングｔ４でローカルバス６０上にＭＭＵ読出しデータと、保持しているアダプタ４Ｘの認識情報とを送出し、そして、ＭＭＵ読出しデータがアダプタ４Ｘに引き取られると、タイミングｔ５でローカルバス６０の使用権を放棄し解放し、
　したがって、ローカルバス６０はタイミングｔ２からｔ４までの間は解放されることになる、
情報処理装置」
　
（２−２）
　原査定の拒絶の理由に引用された特開平３−２７８１５６号公報（平成３年１２月９日出願公開、以下、「周知文献１」という。）には、図面と共に以下の記載がなされている。
　
　「本発明は、例えば第２図に示すようなデータ通信システムに適用することができる。以下、装置ａがマスタ装置、中継装置ｃがスレーブ装置になる場合について、本実施例を説明する。
　装置ａは、装置ｄからデータをリードするとき、中継装置ｃを介して転送○１（審決注：丸囲み数字１の意。以下同様。）を行う。このとき、バスＢ１上では、インターロックアクセス方式かスプリットアクセス方式のどちらか一方が選択される。どちらのアクセス方式を選択するかは、中継装置ｃが決める。
　中継装置ｃがスプリットアクセス方式を選択したとき、そのステータスを装置ａに通知するため、バスＢ１上のスプリットアクセス選択信号（ＳＰＴ信号）を使用する。そして、ＳＰＴ信号を受け取った装置ａと中継装置ｃとが協同して、バスＢ１上でスプリットアクセスの転送を制御する。
　スプリットアクセスで、バスＢ１が解放されたときには、他の装置間で転送○２，転送○３などのバスＢ１の使用が可能である。」（第３頁左下欄第６行〜右下欄４行）
　
（２−３）
　当審において周知例として引用する特開平３−２４６７４３号公報（平成３年１１月５日出願公開、以下、「周知文献２」）には、図面と共に以下の記載がなされている。
　
　「第１図は本発明の一実施例に係わるプロセッサ間通信方式の構成を示すブロック図である。同図に示すプロセッサ間通信方式は、２台のプロセッサと両者間を接続する共通バスから構成されるマルチプロセッサシステムに適用されてある。同図において、第１のプロセッサ（ＣＰＵ１）１０および第２のプロセッサ（ＣＰＵ２）２０はシステムバス（ＳＢＵＳ）３０を介して互いに通信し得るように接続されている。
　第１のプロセッサ（ＣＰＵ１）１０は、第１の中央制御部（ＭＰＵ１）１０１と、該第１のプロセッサ（ＣＰＵ１）１０の内部バスである第１のチップバス（ＣＢＵＳ１）１０３と、該第１のチップバス（ＣＢＵＳ１）１０３およびシステムバス（ＳＢＵＳ）３０の間でバスを接続制御する第１のバス制御部（ＸＢＣ１）１０５と、プロセッサ間の通信のための第１のプロセッサ間通信用制御部（ＰＣＴＬ１Ｉ）１０４とから構成されている。該第１のプロセッサ間通信用制御部（ＰＣＴＬ１）１０４は、送信コマンドを複数保持する第１の送信コマンド保持キュー（ＣＭＤＳＱ１）１４２と、該第１の送信コマンド保持キュー（ＣＭＤＳＱ１）１４２からコマンドを取り出し送信するための第１のコマンド取り出し制御部（ＣＳＱＳ１）１４１と、第１の送信コマンド保持キュー（ＣＭＤＳＱ１）１４２にコマンドを書き込むための第１のコマンド書き込み制御部（ＣＳＱＷ１）１４３と、送信コマンドに対し受信したアンサを複数保持する第１の受信アンサ保持キュー（ＡＮＳＲＱ１）１４５と、該第１の受信アンサ保持キュー（ＡＮＳＲＱ１）１４５からアンサを読み出すための第１のアンサ読み出し制御部（ＡＲＱＲ１）１４４と、第１の受信アンサ保持キュー（ＡＮＳＲＱ１）１４５にアンサを書き込むための第２のアンサ書き込み制御部（ＡＲＱＷ１）１４６と、受信したコマンドを複数保持する第１の受信コマンド保持キュー（ＣＭＤＲＱ１）１４８と、第１の受信コマンド保持キュー（ＣＭＤＲＱ１）１４８からアンサを読み出すための第１のアンサ読み出し制御部（ＣＲＱＲ１）１４７と、第１の受信コマンド保持キュー（ＣＭＤＲＱ１）１４８にアンサを書き込むための第１のアンサ書き込み制御部（ＣＲＱＷ１）１４９と、受信コマンドに対し送信するアンサを複数保持する第１の送信アンサ保持キュー（ＡＮＳＳＱ１）１５１と、該第１の送信アンサ保持キュー（ＡＮＳＳＱ１）１５１からアンサを読み出すための第１のアンサ読み出し制御部（ＡＳＱＲ１）１５０と、第１の送信アンサ保持キュー（ＡＮＳＳＱ１）１５１にアンサを書き込むための第１のアンサ書き込み制御部（ＡＳＱＷ１）１５２とから構成されている。
　第２のプロセッサ（ＣＰＵ２）２０は、第１のプロセッサ（ＣＰＵ１）１０と同じように構成され、第１のプロセッサ（ＣＰＵ１）１０において百番代で始まる各構成要素の符号が第２のプロセッサ（ＣＰＵ２）２０において２百番代で始まる同じ符号で示され、またＣＰＵ１等のように記号の最後に付く数字も第１のプロセッサ（ＣＰＵ１）１０における構成要素が「１」であるのに対して、第２のプロセッサ（ＣＰＵ２）２０においては「２」となっている点が異なるものである。
　第２図は第１図におけるプロセッサ間通信のバス上の信号の流れを示す図であるが、次に第２図を参照して第１のプロセッサ（ＣＰＵ１）１０から第２のプロセッサ（ＣＰＵ２）２０に通信を行う場合の動作を説明する。なお、第２図において、細い実線で示す矢印はバスアクセス信号を示し、点線の矢印はバスアクセス完了信号を示し、太線はデータを示し、またハツチングを施した部分はバス保留中を示す。
　第２図のステップ１において、第１の中央制御部（ＭＰＵ１）１０１か○１（審決注：丸囲み数字１の意。以下同様。）で示すように第１のチップバス（ＣＢＵＳ１）１０３を確保し、「１」で示すように第１のプロセッサ間通信用制御部（ＰＣＴＬ１）１０４の第１のコマンド書き込み制御部（ＣＳＱＷ１）１４３を介し第１の送信コマンド保持キュー（ＣＭＤＳＱ１）１４２にプロセッサ間通信のコマンドを書き込み、第１のプロセッサ間通信用制御部（ＰＣＴＬ１）１０４に対しプロセッサ間通信の実行を指示する。コマンド書き込みか終了すると、（Ａ）で示すように第１のプロセッサ間通信用制御部（ＰＣＴＬ１）１０４は第１の中央制御部（ＭＰＵ１）１０１にバスアクセスの完了を通知し、第１のチップバス（ＣＢＵＳ１）１０３を解放する。
　次にステップ２において、第１のプロセッサ間通信用制御部（ＰＣＴＬ１）１０４が○２に示すように第１のチップバス（ＣＢＵＳ１）１０３を確保し、「２」で示すように第１のバス制御部（ＸＢＣ１）１０５に第１の送信コマンド保持キュー（ＣＭＤＳＱ１）１４２の内容を転送し、第１のプロセッサ（ＣＰＵ１）１０とのプロセッサ間通信を指示し、（Ｂ）で示すように第１のバス制御部（ＸＢＣ１）１０５からのバスアクセスの完了を受信し、第１のチップバス（ＣＢＵＳ１）１０３を解放する。
　ステップ３においては、第１のバス制御部（ＸＢＣ１）１０５が○３で示すようにシステムバス（ＳＢＵＳ）３０を確保し、「３」で示すように第２のバス制御部（ＸＢＣ２）２０５に対しコマンドを転送し、（Ｃ）で示すように第２のバス制御部（ＸＢＣ２）２０５からのバスアクセスの完了を受信し、システムバス（ＳＢＵＳ）３０を解放する。
　更に、ステップ４において、第２のバス制御部（ＸＢＣ２）２０５が○４で示すように第２のチップバス（ＣＢＵＳ２）２０３を確保し、「４」で示すように第２のプロセッサ間通信用制御部（ＰＣＴＬ２）２０４の第２のアンサ書き込み制御部（ＣＲＱＷ２）２４９を介し第２の受信コマンド保持キュー（ＣＭＤＲＱ２）２４８にコマンドを書き込む。コマンドの書き込みか終了すると、第２のバス制御部（ＸＢＣ２）２０５は（Ｄ）で示すように第２のプロセッサ間通信用制御部（ＰＣＴＬ２）２０４からのバスアクセスの完了を受信し、第２のチップバス（ＣＢＵＳ２）２０３を解放する。第２の１０セッサ間通信用制御部（ＰＣＴＬ２）２０４はコマンド受信時に第２のプロセッサ（ＣＰＵ２）２０の状態に応じたアンサコードを生成し、第２の送信アンサ保持キュー（ＡＮＳＳＱ２）２５１に登録する。
　また、ステップ５において、第２のプロセッサ間通信用制御部（ＰＣＴＬ２）２０４が○５で示すように第２のチップバス（ＣＢＵＳ２）２０３を確保し、「５」で示すように第２の送信アンサ保持キュー（ＡＮＳＳＱ２）２５１内のアンサを第２のバス制御部（ＸＢＣ２）２０５に対し転送し、（Ｅ）で示すように第２のプロセッサ間通信用制御部（ＰＣＴＬ２）２０４からのバスアクセスの完了を受信し、第２のチップバス（ＣＢＵＳ２）２０３を解放する。
　ステップ６において、第２のバス制御部（ＸＢＣ２）２０５が○６で示すようにシステムバス（ＳＢＵＳ）３０を確保し、「６」で示すように第１のバス制御部（ＸＢＣ１）１０５に対しアンサを転送し、（Ｆ）で示すように第１のバス制御部（ＸＢＣ１）１０５からのバスアクセスの完了を受信し、システムバス（ＳＢＵＳ）３０を解放する。
　更に、ステップ７において、第１のバス制御部（ＸＢＣ１）１０５が○７で示すように第１のチップバス（ＣＢＵＳ１）１０３を確保し、「７」で示すように第１のプロセッサ間通信用制御部（ＰＣＴＬ１）１０４の第２のアンサ書き込み制御部（ＡＲＱＷ１）１４６を介し第１の受信アンサ保持キュー（ＡＮＳＲＱ１）１４５にアンサを書き込み、（Ｇ）で示すように第１のプロセッサ間通信用制御部（ＰＣＴＬ１）１０４からのバスアクセスの完了を受信し、第１のチップバス（ＣＢＵＳ１）１０３を解放する。
　第３図はハス制御部（ＸＢＣ１，２）１０５，２０５におけるプロセッサ間通信時の動作を示すフローチャートであり、第３図（ａ）はチップバス（ＣＢＵＳ１，２）１０３，２０３からバス制御部（ＸＢＣ１，２）１０５，２０５にアクセスがある場合のフローチャートであり、また第３図（ｂ）はシステムバス（ＳＢＵＳ）３０からバス制御部（ＸＢＣ１，２）１０５，２０５にアクセスかある場合のフローチャートである。
　ます、第３図（ａ）を参照してチップバス（ＣＢＵＳ１，２）１０３，２０３からバス制御部（ＸＢＣ１，２）１０５，２０５にアクセスかある場合について説明する。
　チップバス（ＣＢＵＳ１，２）１０３，２０３からバス制御部（ＸＢＣ１，２）１０５，２０５にアクセスがあると、チップバス（ＣＢＵＳ１，２）１０３，２０３からコマンドまたはアンサデータを受信し（ステップ３１０）、チップバス（ＣＢＵＳ１，２）１０３，２０３に対し、バスアクセス完了信号を送出し（ステップ３２０）、システムバス（ＳＢＵＳ）３０を確保する（ステップ３３０）。相手のバス制御部（ＸＢＣ２，１）２０５，１０５にコマンドまたはアンサデータを転送し（ステップ３４０）、相手のバス制御部（ＸＢＣ２，１）２０５，１０５からバスアクセス完了信号を待ち（ステップ３５０）、システムバス（ＳＢＵＳ）３０を解放する（ステップ３６０）。
　次に、第３図（ｂ）を参照してシステムバス（ＳＢＵＳ）３０からバス制御部（ＸＢＣ１，２）１０５，２０５にアクセスかある場合について説明する。
　システムバス（ＳＢＵＳ）３０からバス制御部（ＸＢＣ１，２）１０５，２０５にアクセスがあると、コマンドまたはアンサデータを受信し（ステップ４１０）、相手のバス制御部（ＸＢＣ２，１）２０５，１０５にバスアクセス完了信号を送出し（ステップ４２０）、チップバス（ＣＢＵＳ１，２）１０３，２０３を確保する（ステップ４３０）。プロセッサ間通信用制御部（ＰＣＴＬ１，２）１０４，２０４にコマンドまたはアンサデータを転送し（ステップ４４０）、プロセッサ間通信用制御部（ＰＣＴＬ１，２）１０４，２０４からバスアクセス完了信号を待ち（ステップ４５０）、チップバス（ＣＢＵＳ１，２）１０３，２０３を解放する（ステップ４６０）。
　なお、上記実施例では、プロセッサか２台の場合について説明したが、これに限定されるものでなく、３台以上でも同様に適用できるものであることは勿論である。」（第５頁左上欄下から第２行〜第７頁左下欄下から第３行）
　
（２−４）
　当審において周知例として引用する特開平３−２２２５４３号公報（平成３年１０月１日出願公開、以下、「周知文献３」）には、図面と共に以下の記載がなされている。
　
　「〔課題を解決するための手段〕
　本発明は上記目的を達成するため、送受信装置間でクロックに同期してバス信号の転送制御を行い、かつ、送信側からの命令を転送する命令転送サイクルと受信側からの該命令に対するアンサ応答サイクル（リードデータ返送、ライト結果返送を含む）間でバスを開放すると共に、転送クロックサイクル対応、または、転送動作の終了時対応に、受信側から受信状態をステータスコード信号で送信側へ応答するスプリット転送バスにおいて、前記命令転送サイクルあるいはアンサ応答サイクル期間中に転送先を特定するために送付するアドレスと別な装置識別符号（ＩＤ）を用いる方式で、前記装置識別符号（ＩＤ）を受け取ったバスに接続する全受信装置は、予め付与されている自分自身の固有装置識別符号（ＩＤ）と送付された装置識別符号（ＩＤ）とを比較し、前記予め付与されている自分自身の固有装置識別符号（ＩＤ）と送付された装置識別符号（ＩＤ）が一致した場合に以後のバス手順を進めて、受信状態に応じたステータスコード信号を返送し、」（第２頁右下欄下から第６行〜第３頁左上欄第１５行）
　
　「第１図は共通バスを介して接続するマルチプロセッサシステム構成例を示し、１は共通バス、２−１〜ｎは第１のＣＰＵから第ｎのＣＰＵ、３は共通メモリ（以下ＣＭという。）であり、バス通信は任意のＣＰＵ間あるいは各ＣＰＵからＣＭ３に対して行われる。
　第２図は、第１図のバス接続ＣＰＵの内部構成例と共通バス１の構成を示し、ｌ−１はＩＤバス、１−２はデータバス、１−３はステータスコードバスで、４はバスインタフェース制御回路（以下ＢＩＣという。）、５はＢＩＣに接続する内部バス、６はマイクロプロセッサ（以下ＭＰＵという。）である。」（第３頁右下欄第２〜１４行）
　
　「第３図において、バス使用権が既に獲得された条件の下で送信を開始する場合について説明する。制御部１４からの指示に基づき、ＩＤレジスタ１（７）に予め初期設定されであるＢＩＣ４固有のＩＤ値がバス測出力７−１によりドライバ１（１０）を介してＩＤバス１−１を駆動する。このＩＤバス出力は、バス１につながる送信元以外の全装置（本実施例では各ＣＰＵとＣＭ）のＢＩＣ４でモニタされており、便宜上、送信元の回路図を参照して説明すると、ＩＤバス１−１につながるレシーバ（１１）により受信されたＩＤ情報は、バスからの入力８−１を介してＩＤレジスタ２（８）にセットされる。その後、ＩＤレジスタ２（８）の内部出力８−２と受信装置固有のＩＤレジスタ１（７）の内部出力７−２が比較機９で比較され、比較結果出力９−１は、一致した場合に’１’となり、不一致の場合は　’０’となる。
　不一致の場合、本図では省略したが、送信側からＩＤ送出と同時にデータバス上に出力されるコマンド情報及びアドレス情報を自ＢＩＣ４内の受信回路に取り込まないよう制御すると共に、」（第４頁左下欄下から第５行〜右下欄第１６行）
　
（周知技術１）
　これらの周知文献１〜３等により、次のような技術（以下、「周知技術１」という。）が本願出願前に周知であったと認められる。
　
　「マスタ装置と、
　前記マスタ装置が接続され、スプリット転送プロトコルを採用する第一のバスと、
　装置と、
　前記装置が接続される第二のバスと、
　前記第一のバスと前記第二のバスに接続され、前記第一のバスと前記第二のバスのインタフェースを行うアダプタとを備え、
　前記マスタ装置は、前記装置への要求を送信する、情報処理装置。」
　
（２−５）
　原査定の拒絶の理由に引用された特開平３−１０２５５８号公報（平成３年４月２６日出願公開、以下、「周知文献４」という。）には、図面と共に以下の記載がなされている。
　
　「〔産業上の利用分野〕
　本発明は、スプリット転送を行うシステムバスの転送先ＩＤ指定回路に関する。・・・したがってスプリット転送を行う場合はデータがパケット式に送受信される。
　上記スプリット転送を行うシステムバスを用いるシステムにおいて、システムバスコマンドに転送元識別番号（転送元ＩＤ）及び転送先識別番号（転送先ＩＤ)を付与する必要がある。
〔従来の技術〕
　スプリット転送を行うシステム構成例を第３図に示す。図において、２０はシステムバス、２１，２２，２３はローカルバス、２４，２５，２６はバスインタフェース（ＢＩＦ）、２７はＭＰＵ，２８はメモリ、２９はＩ／Ｏ装置Ａ，３０はＩ／Ｏ装置Ｂを示す。
　バスインタフェース（ＢＩＦ）はシステムバスとローカルバスとを接続するインタフェース回路で、ＢＩＦ２４はローカルバス２１によりＩ／Ｏ２９とＭＰＵ２７とに接続され、ＢＩＦ２５はローカルバス２２によりメモリ２８に接続され、ＢＩＦ２６はローカルバス２３によりＩ／Ｏ３０に接続されている。・・・
　システムバスのコマンド概念図を第４図に示す第４図（ａ）はシステムバスのコマンドフォーマットの例を示し、第４図（ｂ）はシステムバス上のリードシーケンスを示す。
　システムバス上のコマンドの例としては第４図（ａ）に示すように、転送元ＩＤ（８ビット）、転送先ＩＤ（８ビット）、Ｒ／Ｗ（１ビット）、アンサ（１ビット）、他よりなる。
　システムバス上のリードシーケンスは、第４図（ｂ）に示すように、転送先ＩＤコマンドＣをＭＰＵのＲ／ＷコマンドによりアドレスＡをリードし、メモリからアンサコマンドＣにより転送元ＩＤにデータＤを返送する。ＭＰＵからはＢＩＦ１を経由して送出され、メモリからはＢＩＦ２を経由してシステムバスに転送される。」（第２頁右上欄第３行〜右下欄第１０行）
　
（２−６）
　当審において周知例として引用する特開平３−５３３６１号公報（平成３年３月７日出願公開、以下、「周知文献５」という。）には、図面と共に以下の記載がなされている。
　
　「〔実施例〕
　次に、本発明を図面を用いて説明する。
　第１図は本発明の一実施例におけるＤＭＡ転送装置のシステムを説明するブロック図であり、ＣＰＵが２個、ＤＭＡ転送装置が２個のマルチプロセッサシステムを例として説明する。
　第１図において、ＣＰＵ１は第１番目のプロセッサ、ＣＰＵ２は第２番目のプロセッサ、ＤＭＡ３は第１番目のＤＭＡ転送装置、ＤＭＡ４は第２番目のＤＭＡ転送装置、ＤＭＡ４は第２番目のＤＭＡ転送装置、ＭＥＭ5は主記憶装置を示す。システムバス１１は各プロセッサ１，２、各ＤＭＡ転送装置３，４、主記憶装置５、ＩＯ制御装置６を接続するためのバスである。このバス１１にはプロセッサＩＤ情報、アドレス情報、リード／ライト情報、メモリ／ＩＯ情報、及びデータが含まれる。
　プロセッサ（ＣＰＵ１またはＣＰＵ２）がＩＯ入出力を行うとき、プロセッサは使用するＤＭＡ転送装置（ＤＭＡ３またはＤＭＡ４）の番号をＩＤレジスタ１０に書き込み、対象となるＩＯ装置に対してコマンドを発行する。ＣＰＵ１はシステムバス１１に自分のプロセッサＩＤ、転送先アドレス／転送元アドレス、リード／ライト情報、メモリ／ＩＯ情報、コマンド情報を出力し、ＩＯ制御装置６はシステムバス１１を介して前記の情報を取り込む。ＩＯ制御装置６はプロセッサＩＤをレジスタ７に記憶し、コマンド情報の示す動作を行い、コマンドの実行が終了すると割り込み信号IＮＴ１８をアクティブにする。このIＮＴ１８をアクティブ１８がアクティブになると論理回路８はレジスタ７に記憶したプロセッサＩＤによって示されるＣＰＵの割り込み信号IＮＴにまたはIＮＴ１３をアクティブにする。
　コマンド情報がリード転送であれば、ＩＯ制御装置６はこのＩＯ制御装置に接続されているＩＯ装置からデータの読出しを行い、データの準備が出来るとレジスタ１０に記憶されているＤＭＡＩＤをみて、このＤＭＡＩＤが指定されてなければ、IＮＴ１８をアクティブにしレジスタ７で指定されているプロセッサに割り込み（IＮＴ１２またはIＴＮ１３）をかける。この割込みを受けたプロセッサ（ＣＰＵ１またはＣＰＵ２）は自分自身のＩＯ命令によりデータを読込む。」（第２頁左下欄第３〜第３頁左上欄第５行）
　
（周知技術２）
　これらの周知文献３〜５等により、次のような技術（以下、「周知技術２」という。）が本願出願前に周知であったと認められる。
　
　「情報処理装置において、識別子を保持するプロセッサと、スプリット転送プロトコルを採用するバスとを備え、プロセッサは装置へのリード要求を識別子と共にバスへ送信し、装置はリード要求に対する応答データを前記識別子と共にバスへ送信する技術。」
　
（２−７）
　原査定の拒絶の理由に引用された特開昭５７−１１１７３３号公報（昭和５７年７月１２日出願公開、以下、「周知文献６」という。）には、図面と共に以下の記載がなされている。
　
　「従来、チャネルからメモリーに直接アクセスを行う際、例えば２バイトの低速バス及び４バイトの高速バスを用いるが、高速バスに接続されるチャネルの数は低速バスのそれより制限される等の理由から、高速バスに低速バスモードのチャネル接続を行うため、第１図に示すように、バス変換装置により高速バスと低速バスを接続することが行われる。高速バスが低速バスのｎ倍の転送巾をもつとすると同量のデータを転送する場合、高速バスでの転送回数と低速バスでの転送回数の比率は一般に１：ｎになる。チャネルによるデータ転送はメモリ・アクセスを伴うので、この回数が少なければＣＰＵのスループットが向上することになる。」（第２頁左上欄第１〜１４行）
　
　
（周知技術３）
　周知文献６等により、次のような技術（以下、「周知技術３」という。）が本願出願前に周知であったと認められる。
　
　「情報処理装置において、プロセッサと、プロセッサが接続される第一のバスと、前記第一のバスとは異なる転送速度である第二のバスと、前記第一のバスと前記第二のバスに接続され、前記第一のバスと前記第二のバスのインタフェースを行うバスアダプタとを備える技術。」
　
　
３．対比
　そこで、本願発明と刊行物１発明とを比較する。
　刊行物１発明の「ＣＰＵ２０」は、本願発明の「プロセッサ」に相当する。
　また、刊行物１発明の「第１バス」、「システムバス５０」は、ＣＰＵ２０が接続されるから、本願発明の「プロセッサが接続され、・・・第一のバス」に相当する。
　また、刊行物１発明の「アダプタＡＤＰ４１〜４Ｎ」は、「磁気ディスク装置、磁気テープ装置、通信ネットワーク等の入出力装置と第２バスとのインタフェースを取るためのハードウエア」であるから、本願発明の「入出力装置」に相当する。
　また、刊行物１発明の「第２バス」、「ローカルバス６０」は、「アダプタＡＤＰ４１〜４Ｎ」が接続され、「ＡＤＰ４Ｘ（Ｘ＝１〜Ｎ）がＭＭＵ１０に読出しアクセスをするためには、先ずローカルバス６０の使用権を獲得する必要があるが、使用権獲得済みとしてタイミングｔ０でＭＭＵ読出し指示コマンド、次いでタイミングｔ１でＭＭＵ読出しアドレスとＡＤＰ４Ｘの認識情報とをローカルバス６０に送出したものとして、ＩＯＰ３０はＡＤＰ４Ｘからの認識情報を保持しておき、システムバス５０の使用権獲得のために必要な要求を行い、獲得できるとタイミングｔ２でＭＭＵ読出し指示コマンドとＭＭＵ読出しアドレスとをシステムバス５０上に送出して、ＭＭＵ１０からのデータ応答を待ち、タイミングｔ２においてＡＤＰ４Ｘはローカルバス６０の使用権を放棄し他のアダプタ４Ｙ（Ｙ＝１〜Ｎ、但しＹ≠Ｘ）がローカルバス６０を使用可能な状態にし、ＩＯＰ３０はタイミングｔ２から、ＭＭＵ１０の読出しデータがシステムバス５０に送出されてＩＯＰ３０に入力してくるタイミングｔ３までの間はシステムバス５０を専用し、タイミングｔ３で解放し、次いで、ＩＯＰはローカルバス６０を獲得するための要求を行い、この要求が受け入れられると、タイミングｔ４でローカルバス６０上にＭＭＵ読出しデータと、保持しているアダプタ４Ｘの認識情報とを送出し、そして、ＭＭＵ読出しデータがアダプタ４Ｘに引き取られると、タイミングｔ５でローカルバス６０の使用権を放棄し解放し、したがって、ローカルバス６０はタイミングｔ２からｔ４までの間は解放されることになる、」からスプリット転送プロトコルを採用を採用していることは明らかであるので、本願発明の「入出力装置が接続され、スプリット転送プロトコルを採用し、・・・第二のバス」に相当する。さらに、刊行物１発明の「入出力処理装置３０」は、本願発明の「第一のバスと前記第二のバスに接続され、前記第一のバスと前記第二のバスのインタフェースを行うバスアダプタ」に相当するとともに、本願発明とは、「バスアダプタは、リード要求を、一方のバスを介して受信し、他方のバスのバス使用権を獲得して、受信した前記リード要求を、前記他方のバスへ送信し、装置から前記他方のバスを介して、前記リード要求に対する応答データを受信した場合、前記一方のバスのバス使用権を獲得して、前記応答データを、前記一方のバスへ送信する、」点で一致する。
　
　したがって、両者は、
　「プロセッサと、 
　前記プロセッサが接続され、第一のバスと、
　入出力装置と、
　前記入出力装置が接続され、スプリット転送プロトコルを採用し、第二のバスと、
　前記第一のバスと前記第二のバスに接続され、前記第一のバスと前記第二のバスのインタフェースを行うバスアダプタとを備え、
　前記バスアダプタは、リード要求を、一方のバスを介して受信し、他方のバスのバス使用権を獲得して、受信した前記リード要求を、前記他方のバスへ送信し、装置から前記他方のバスを介して、前記リード要求に対する応答データを受信した場合、前記一方のバスのバス使用権を獲得して、前記応答データを、前記一方のバスへ送信する、情報処理装置。」
である点で一致し、以下の点で相違している。
　
［相違点１］
　「リード要求」及び「リード要求に対する応答データ」について、本願発明では「リード要求」はプロセッサから入出力装置へ送信され、「リード要求に対する応答データ」が入出力装置からバスに送信されるのに対して、刊行物１発明では「リード要求」は入出力装置からプロセッサへ送信され、「リード要求に対する応答データ」がプロセッサから入出力装置に送信される点、及び、「第一のバス」について、本願発明では「スプリット転送プロトコルを採用する」のに対して、刊行物１発明では「スプリット転送プロトコル」ではない点。
　
［相違点２］
　プロセッサについて、本願発明が「識別子を保持」し、また、リード要求、及びリード要求に対する応答データについて、本願発明が「識別子と共に」送受信されるのに対して、刊行物１発明では、識別子について開示がない点。
　
［相違点３］
　「第二のバス」について、本願発明が「第一のバスとは異なる転送速度である」のに対して、刊行物１発明では、転送速度が明らかでない点。
　
４．判断
［相違点１，２］について
　刊行物１発明の第１バス（システムバス５０）において、上記周知技術１を用いて、スプリット転送プロトコルを採用することについては、一般にスプリット転送プロトコルは装置間転送が複数ある場合にバスの使用効率を上げるための技術（例えば、上記周知文献１の第３頁右下欄第２〜４行等参照。）であり、刊行物１発明の第１バスも中央処理装置２０と入出力処理装置３０間や入出力処理装置と主記憶装置１０間など複数の装置間転送があることを勘案すれば、当業者が適宜なし得る設計事項にすぎず、その際に、上記周知技術２を用いて、プロセッサが入出力装置へのリード要求を送信し、入出力装置がリード要求に対する応答データをバスに送信するようにするとともに、識別子を保持するプロセッサと、スプリット転送プロトコルを採用するバスとを備え、プロセッサは装置へのリード要求を識別子と共にバスへ送信し、リード要求に対する応答データを前記識別子と共にバスへ送信するようにした点に格別の困難性はない。そうした場合、本願発明の「バスアダプタは、前記リード要求を、前記第一のバスを介して受信し、前記第二のバスのバス使用権を獲得して、受信した前記リード要求を、前記第二のバスへ送信し、前記入出力装置から前記第二のバスを介して、前記リード要求に対する応答データを受信した場合、前記第一のバスのバス使用権を獲得して、前記応答データを、前記第一のバスへ送信する」ことは必然の構成である。
　
［相違点３］について
　刊行物１発明の情報処理装置における第１バスと第２バスにおいて、上記周知技術３を用いて、第２バスを第１バスとは異なる転送速度とした点に格別の困難性はない。
　
　
　以上のとおり、本願発明の上記相違点１〜３に係る構成はいずれも格別のものではなく、上記各相違点を総合しても格別の事項は見いだせない。また、本願発明の作用効果も、刊行物１発明及び周知技術１〜３、技術常識から当業者が予測できる範囲のものであり、格別顕著な効果は認められない。
　
　したがって、本願発明は、刊行物１発明及び周知技術１〜３、技術常識に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
５．むすび
　以上のとおり、本願発明は、刊行物１発明及び周知技術１〜３、技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。