【事件の表示】
　平成１１年特許願第１７０２６２号「駆動回路、電気光学装置、および電子機器」拒絶査定不服審判事件〔平成１２年１２月２６日出願公開、特開２０００−３５６９７５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１１年６月１６日の出願であって、平成１７年６月１６日付け（発送日：同年６月２１日）で拒絶査定がなされ、これに対して、同年７月２１日に拒絶査定不服審判請求がなされるとともに、同年８月１９日付けで明細書を補正対象とする手続補正書（以下、この手続補正書による補正を「平成１７年８月１９日付け補正」といい、また「本件補正」ともいう。）が提出されたものである。
　
第２　平成１７年８月１９日付け補正についての補正の却下の決定
１　補正の却下の決定の結論
　平成１７年８月１９日付け補正を却下する。
　
２　補正の却下の決定の理由
（１）本件補正の内容
　本件補正は、特許請求の範囲を次のように補正する内容を含むものである。
　
ア　本件補正前の特許請求の範囲
　「【請求項１】　複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学パネルを駆動する駆動回路において、
　パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
　前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
　前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備え、前記各制御パルスに基づいてオン・オフが制御される複数のスイッチング部と、
　前記各スイッチング部の他方の信号端子に各々接続されるとともに、前記各制御パルスに基づいて、入力信号を各々ラッチする複数の第１ラッチ部と、
　前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、
　を少なくとも備え、
　前記複数のスイッチング部の各々は、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのいずれか一方により構成され、
　前記制御パルス生成部の各出力端子と前記複数のスイッチング部に係る各制御端子とは、前記画像データ供給線と交差する各配線によって接続されることを特徴とする駆動回路。
【請求項２】　前記各第２ラッチ部の各出力信号をデジタル信号からアナログ信号に変換して、前記各データ線に出力するデジタルアナログ変換部を備えたことを特徴とする請求項１に記載の駆動回路。
【請求項３】　前記制御パルスはＨレベルにおいてアクティブになり、前記スイッチング部はＮチャンネルトランジスタで構成されることを特徴とする請求項１または２に記載の駆動回路。
【請求項４】　前記第１ラッチ部は、
　前記Ｎチャンネルトランジスタのソースと接続される一方の入力端子と、Ｈレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するノア回路と、
　前記ノア回路の出力端子と入力端子が接続され、前記ノア回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＨレベルの期間にあっては出力をハイインピーダンス状態にし、Ｌレベルの期間にあっては出力端子をローインピーダンス状態にするインバータと
　を備えることを特徴とする請求項３に記載の駆動回路。
【請求項５】　前記リセット信号を供給する配線と前記データ線は交差しないことを特徴とする請求項４に記載の駆動回路。
【請求項６】　前記制御パルスはＬレベルにおいてアクティブになり、前記スイッチング部はＰチャンネルトランジスタで構成されることを特徴とする請求項１または２に記載の駆動回路。
【請求項７】　前記第１ラッチ部は、
　前記Ｐチャンネルトランジスタのソースと接続される一方の入力端子と、Ｌレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するナンド回路と、
　前記ナンド回路の出力端子と入力端子が接続され、前記ナンド回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＬレベルの期間にあっては出力をハイインピーダンス状態にし、Ｈレベルの期間にあっては出力端子をローインピーダンス状態にするインバータと
　を備えることを特徴とする請求項６に記載の駆動回路。
【請求項８】　前記リセット信号を供給する配線と前記データ線は交差しないことを特徴とする請求項７に記載の駆動回路。
【請求項９】　請求項１乃至８のうちいずれか１項に記載された駆動回路と、
　複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルと、を有する電気光学装置。
【請求項１０】　請求項９に記載した電気光学装置を備えたことを特徴とする電子機器。
【請求項１１】　複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学パネルを駆動する駆動回路において、
　パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
　前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
　前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備え、前記各制御パルスに基づいてオン・オフが制御される複数のスイッチング部と、
　前記各スイッチング部の他方の信号端子に各々接続されるとともに、前記各制御パルスに基づいて、入力信号を各々ラッチする複数の第１ラッチ部と、
　前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、
　を少なくとも備え、
　前記第１ラッチ部は、複数のスイッチング部の各々と接続される一方の入力端子と、リセット信号が供給される他方の入力端子とを有する論理回路と、
　前記論理回路の出力端子と入力端子が接続され、前記論理回路の一方の入力端子と出力端子が接続されるとともに、制御パルスにより動作するインバータとからなり、
　前記リセット信号を供給する配線は、前記スイッチング部と前記第１ラッチ部との間に配置されていることを特徴とする駆動回路。」
　
イ　本件補正後の特許請求の範囲
「【請求項１】　複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学パネルを駆動する駆動回路において、
　パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
　前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
　前記各画像データ供給線に各々接続されるとともに、前記各制御パルスに基づいて、前記各ビットデータを各々ラッチする複数の第１ラッチ部と、
　前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、
を少なくとも備え、
　前記第１ラッチ部の各々は、
　前記制御パルス生成部の各出力端子と接続される制御端子と、前記各画像データ供給線に接続される一方の信号端子とを備え、前記各制御パルスに基づいてオン・オフが制御されるスイッチング部と、
　前記スイッチング部と接続される一方の入力端子と、リセット信号が供給される他方の入力端子とを有する論理回路と、
　その入力端子が前記論理回路の出力端子と接続され、その出力端子が前記論理回路の入力端子と接続されるとともに、前記制御パルスにより動作するインバータと、
からなり、
　前記スイッチング部は、Ｎチャンネルトランジスタ又はＰチャンネルトランジスタのいずれか一方により構成され、
　前記制御パルス生成部の各出力端子と前記複数のスイッチング部に係る各制御端子とは、前記画像データ供給線と交差する各配線によって接続されることを特徴とする駆動回路。
【請求項２】　前記各第２ラッチ部の各出力信号をデジタル信号からアナログ信号に変換して、前記各データ線に出力するデジタルアナログ変換部を備えたことを特徴とする請求項１に記載の駆動回路。
【請求項３】　前記制御パルスはＨレベルにおいてアクティブになり、
　前記スイッチング部はＮチャンネルトランジスタで構成されることを特徴とする請求項１または２に記載の駆動回路。
【請求項４】　前記論理回路はノア回路であり、
　前記インバータは、前記制御パルスがＨレベルの期間においてその出力がハイインピーダンス状態であり、Ｌレベルの期間においてその出力がローインピーダンス状態であることを特徴とする請求項３に記載の駆動回路。
【請求項５】　前記制御パルスはＬレベルにおいてアクティブになり、
　前記スイッチング部はＰチャンネルトランジスタで構成されることを特徴とする請求項１または２に記載の駆動回路。
【請求項６】　前記論理回路は、ナンド回路であり、
　前記インバータは、前記制御パルスがＬレベルの期間においてその出力がハイインピーダンス状態であり、Ｈレベルの期間においてその出力がローインピーダンス状態であることを特徴とする請求項５に記載の駆動回路。
【請求項７】　前記リセット信号を供給する配線と前記データ線は交差しないことを特徴とする請求項１に記載の駆動回路。
【請求項８】　請求項１乃至７のうちいずれか１項に記載された駆動回路と、
　複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルと、
を有する電気光学装置。
【請求項９】　請求項８に記載した電気光学装置を備えたことを特徴とする電子機器。」
　
（２）補正の目的について
　本件補正の請求項１についての補正は、請求項１に係る発明を特定するために必要な事項である「第１ラッチ部」について「前記スイッチング部と接続される一方の入力端子と、リセット信号が供給される他方の入力端子とを有する論理回路と、その入力端子が前記論理回路の出力端子と接続され、その出力端子が前記論理回路の入力端子と接続されるとともに、前記制御パルスにより動作するインバータと、からなり、」という限定を実質的に付加するものであって、平成１８年法律第５５号による改正前の特許法（以下、単に「特許法」という。）第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の請求項１に記載されている事項により特定される発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　
（３）引用例
　原査定の拒絶の理由に引用された、本件出願の日前に頒布された刊行物である特開平１０−３２６０８４号公報（以下「引用例」という。）には、図面とともに次の事項が記載されている。
　
ア　「【００１３】図２は、図１に示したディスプレイパネル３の具体的な構成例を示すブロック図である。図示する様に、ディスプレイパネル３はアクティブマトリクス型であり、画面部には互いに交差するゲート線Ｘと信号線Ｙが配列されている。行状のゲート線Ｘと列状の信号線Ｙとの交差部には画素ＰＸＬと補助容量Ｃｓが形成されている。画素ＰＸＬは画素電極とこれに対面する対向電極３９とで構成されており、両電極の間に液晶などの電気光学物質が保持されている。各画素ＰＸＬは薄膜トランジスタＴｒによって駆動される。薄膜トランジスタＴｒのドレイン電極は対応する画素ＰＸＬ及び補助容量Ｃｓに接続され、ソース電極は対応する信号線Ｙに接続され、ゲート電極は対応するゲート線Ｘに接続されている。各ゲート線ＸはＶシフトレジスタ３１に接続されており、線順次で選択走査される。選択されたゲート線Ｘに接続する一行分の薄膜トランジスタＴｒは導通状態に置かれる。この結果、一行分の画素ＰＸＬはそれぞれ対応する信号線Ｙに電気接続されることになる。
【００１４】マトリクス配列された画素ＰＸＬを含む画面の上端には、周辺駆動回路部として、Ｈシフトレジスタ３２、入力線３３、サンプリングスイッチ３４、ビットレジスタ３５、ラッチ３６、デコーダ３７、基準電圧供給線３８などが形成されている。Ｈシフトレジスタ３２は４個１組となったサンプリングスイッチ３４を順次開閉制御し、入力線３３を介して外部から供給された４ビットパラレル構成のデジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）をサンプリングし、対応するビットレジスタ３５に格納する。一行分の画素に対応するデジタルデータのサンプリングが完了した時点で、ビットレジスタ３５に格納されたデジタルデータは一斉にラッチ３６に読み出される。更に、デコーダ３７はラッチ３６に格納されたデジタルデータを解読して、画素毎に割り当てられた基準電圧を特定する。デコーダ３７は１６個の出力端子に接続されたＳＷのいずれか一つをオン状態とし、基準電圧供給線３８を介して外部から供給された基準電圧Ｖ０〜Ｖ１５の内特定されたレベルを選択して、対応する信号線Ｙに供給する。この結果、画素ＰＸＬには薄膜トランジスタＴｒを介して特定の基準電圧が書き込まれることになる。」
　
イ　図面の図２には、サンプリングスイッチ３４として、個々のサンプリングスイッチに対応して単一のトランジスタが描かれ、また、前記Ｈシフトレジスタ３２と前記複数のサンプリングスイッチ３４を接続する配線と入力線３３とが交差するごとく描かれている。
　
　上記摘記事項ア及びイによると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「行状のゲート線Ｘと、列状の信号線Ｙと、ゲート線Ｘと列状の信号線Ｙとの交差部に対応して配置された薄膜トランジスタＴｒと、画素電極とを有するディスプレイパネル３を駆動する周辺駆動回路部において、
　４ビットパラレル構成のデジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）を供給する入力線３３と、
　４個一組となったサンプリングスイッチ３４を順次開閉制御するＨシフトレジスタ３２と、
　前記Ｈシフトレジスタ３２により開閉制御される複数のサンプリングスイッチ３４及びサンプリングされた前記デジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）格納するビットレジスタ３５と、
　一行分の画素に対応するデジタルデータのサンプリングが完了した時点で、ビットレジスタ３５に格納されたデジタルデータを一斉に読み出して格納するラッチ３６とを備え、
　前記サンプリングスイッチ３４は、トランジスタにより構成され、
　前記Ｈシフトレジスタ３２と前記複数のサンプリングスイッチ３４を接続する配線は前記入力線３３と交差している周辺駆動回路部。」
　
（４）対比
　本件補正発明と引用発明とを対比する。
ａ　引用発明の「行状のゲート線Ｘ」、「列状の信号線Ｙ」、「薄膜トランジスタＴｒ」、「画素電極」、「ディスプレイパネル３」及び「周辺駆動回路部」は、それぞれ、本件補正発明の「複数の走査線」、「複数のデータ線」、「スイッチング素子」、「画素電極」、「電気光学パネル」及び「駆動回路」に相当する。
ｂ　引用発明の「４ビットパラレル構成のデジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）」及び「入力線３３」が、本件補正発明の「パラレル形式の画像データを構成する各ビットデータ」及び「複数の画像データ供給線」に相当する。
ｃ　引用発明の「Ｈシフトレジスタ３２」は、デジタルデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）をサンプリングするためのパルス信号を出力するものであって、本件補正発明の「出力端子」に相当する構成も有しているといえるから、引用発明の「Ｈシフトレジスタ３２」は、本件補正発明の「前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部」に相当する。
ｄ　引用発明の「サンプリングスイッチ３４」及び「ビットレジスタ３５」が、本件補正発明の「第１ラッチ部」に相当する。
ｅ　引用発明の「ラッチ３６」は、一行分の画素に対応するデジタルデータのサンプリングが完了した時点で、ビットレジスタ３５からのデジタルデータを一斉に読み出して格納するものであるから、本件補正発明の「前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部」に相当する。
ｆ　引用発明の「サンプリングスイッチ３４」が、本件補正発明の「スイッチング部」に相当し、引用発明の「サンプリングスイッチ」を構成する「トランジスタ」は、本件補正発明の「制御端子」及び「信号端子」に相当する端子を有し、引用発明の「サンプリングスイッチ３４」が、「Ｈシフトレジスタ３２からの信号に基づいて開閉が制御される」ことは、本件補正発明の「スイッチング部」が、「前記各制御パルスに基づいてオン・オフが制御される」ことに相当する。
ｇ　引用発明の「サンプリングスイッチ３４」と本件補正発明の「スイッチング部」とは、「トランジスタにより構成され」るものである点で共通する。
ｈ　引用発明の「前記Ｈシフトレジスタ３２と前記複数のサンプリングスイッチ３４を接続する配線は前記入力線３３と交差している」は、本件補正発明の「前記制御パルス生成部の各出力端子と前記複数のスイッチング部に係る各制御端子とは、前記画像データ供給線と交差する各配線によって接続される」に相当する。
　
　そうすると、本件補正発明と引用発明とは、以下の一致点で一致し、以下の相違点１及び２で相違する。
　
（一致点）
　「複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学パネルを駆動する駆動回路において、
　パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
　前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
　前記各画像データ供給線に各々接続されるとともに、前記各制御パルスに基づいて、前記各ビットデータを各々ラッチする複数の第１ラッチ部と、
　前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、
を少なくとも備え、
　前記第１ラッチ部の各々は、
　前記制御パルス生成部の各出力端子と接続される制御端子と、前記各画像データ供給線に接続される一方の信号端子とを備え、前記各制御パルスに基づいてオン・オフが制御されるスイッチング部を有し、
　前記スイッチング部は、トランジスタにより構成され、
　前記制御パルス生成部の各出力端子と前記複数のスイッチング部に係る各制御端子とは、前記画像データ供給線と交差する各配線によって接続されることを特徴とする駆動回路。」
　
（相違点１）
　本件補正発明の「第１ラッチ部の各々」が、「前記スイッチング部と接続される一方の入力端子と、リセット信号が供給される他方の入力端子とを有する論理回路と、その入力端子が前記論理回路の出力端子と接続され、その出力端子が前記論理回路の入力端子と接続されるとともに、前記制御パルスにより動作するインバータと」を備えているのに対し、引用発明の「ビットレジスタ３５」は、具体的な回路構造が明らかではない点。
　
（相違点２）
　本件補正発明の「スイッチング部」が、「Ｎチャンネルトランジスタ又はＰチャンネルトランジスタのいずれか一方により構成され」るのに対し、引用発明の「サンプリングスイッチ３４」はトランジスタの具体的な構成が不明である点。
　
（５）当審の判断
　上記各相違点について検討する。
　
（相違点１について）
　引用発明の「ビットレジスタ３５」は、サンプリングスイッチ３４によりサンプリングされたデータを一時的に保持する機能を有するものである。
　一方、データを一時的に保持する回路として、データを入力する一方の入力端子と、リセット信号が供給される他方の入力端子とを有する論理回路、及び、その入力端子が前記論理回路の出力端子と接続され、その出力端子が前記論理回路の入力端子と接続されるとともに、ラッチのタイミングで動作させるインバータとからなる回路は、例えば、原査定の拒絶の理由に引用された特開平１１−５２９３１号公報に、「【００８７】・・・一方、下位２ビット（ＤＡＴ２，ＤＡＴ３）をラッチするラッチ回路３２ｂ・３２ｃはリセット機能付きであり、図１０に示すように、クロックドインバータ３７・３８と、ＮＯＲ回路３９とを備えている。ラッチ回路３２ｂ・３２ｃにはリセット信号ＲＥＳが与えられる一方、ラッチ回路３２ａには、インバータ３１を介して、反転されたリセット信号ＲＥＳが与えられる。」と記載されるとともに図１０に図示され、また、特開平６−１４０９３３号公報にも、「【００１３】図３は上記ラッチ回路13における１ビット分のディジタル信号をラッチする１ビットラッチ回路の具体的な構成を示す回路図である。Ａ／Ｄ変換器12からは複数ビットの信号が出力されるため、このラッチ回路13ではそのビット数に応じた数だけ図３に示すような構成の回路が設けられる。【００１４】図において、41はディジタル信号が入力され、それぞれ２個のＰチャネル及びＮチャネルＭＯＳトランジスタで構成されたクロックドインバータであり、Ｎチャネル側のクロック入力端子にはパワーオンリセット回路10で発生されるストローブ信号ＳＴが、Ｐチャネル側のクロック入力端子には図示しないその反転信号／ＳＴがそれぞれ入力される。【００１５】上記クロックドインバータ41の出力信号は２入力ＮＯＲゲート回路42の一方入力端子に供給される。このＮＯＲゲート回路42の他方入力端子にはパワーオンリセット回路10からのリセット信号ＲＴが入力される。このＮＯＲゲート回路42の出力信号はクロックドインバータ43に入力される。このクロックドインバータ43のＮチャネル側のクロック入力端子にはパワーオンリセット回路10で発生される反転ストローブ信号／ＳＴが、Ｐチャネル側のクロック入力端子にはストローブ信号ＳＴがそれぞれ入力され、このクロックドインバータ43の出力信号は上記ＮＯＲゲート回路42の一方入力端子に帰還される。【００１６】このラッチ回路13ではリセット信号ＲＴが論理“Ｈ”レベルに対応した電圧ＶＤＤのとき、出力は無条件に論理“Ｌ”レベルになる。そして、リセット信号ＲＴが論理“Ｌ”レベルにされているとき、ストローブ信号ＳＴが論理“Ｈ”レベルにされている期間にディジタル入力信号を取り込み、ストローブ信号ＳＴが論理“Ｈ”レベルから“Ｌ”レベルに下がった後にラッチ動作を行い、かつ出力する。」と記載され、図３に図示されるごとく従来周知の技術である。
　したがって、引用発明においても、データを一時的に保持する「ビットレジスタ３５」としての機能を具体化するための回路構造として、上記周知技術に係る回路構造を選択して、上記相違点１に係る本件補正発明の構成とすることに格別の困難性はない。
　
（相違点２について）
　引用発明の「サンプリングスイッチ３４」について、引用例の図面の図２では、個々のサンプリングスイッチに対応して単一のトランジスタが描かれており、図２に示されているトランジスタは、片チャンネルのトランジスタであるといえる。
　また、画像表示装置の技術分野において、画像データをサンプリングするためのサンプリングスイッチを、Ｎチャンネルトランジスタ又はＰチャンネルトランジスタのいずれか一方により構成することは、例えば、特開平７−１０４７０９号公報に、「図１に示したアナログスイッチ１２はNチャンネルトランジスタのみであるが、」（第３ページ左欄１−２行）と記載され、特開平１１−１３３４６２号公報に「図５（１）に示すようにサンプリング回路３０１のＴＦＴ３０２（図１参照）は、ＮＭＯＳ（Ｎチャネル）型のＴＦＴ３０２ａから構成されてもよいし、図５（２）に示すようにＰＭＯＳ（Ｐチャネル）型のＴＦＴ３０２ｂから構成されてもよいし、図５（３）に示すようにＣＭＯＳ型のＴＦＴ３０２ｃから構成されてもよい。」(段落【００５７】)　と記載されているように、従来周知の技術である。
　そうすると、引用発明の「サンプリングスイッチ３４」についても、引用例の図面の図２に示されている片チャンネルトランジスタの構成とし、その際に、上記周知のＮチャンネルトランジスタ又はＰチャンネルトランジスタのいずれか一方により構成されたものを採用し、上記相違点２に係る本件補正発明の構成とすることについても、格別の困難性はない。
　
　そして、本件補正発明の作用効果も、引用例の記載及び周知技術から当業者が予測できる範囲内のものである。
　
　したがって、本件補正発明は、引用例に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（６）本件補正についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１７年８月１９日付け補正は、上記のとおり却下されたので、本願の請求項１ないし１１に係る発明は、平成１５年９月１１日付け、及び平成１７年４月１１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至１１に記載された事項により特定されるとおりのものと認められるところ、本願の請求項１に係る発明（以下「本願発明」という。）は、前記「第２　２（１）ア」の本件補正前の特許請求の範囲の請求項１に記載のとおりである。
　
第４　引用例
　原査定の拒絶の理由に引用された引用例及びその記載事項は、前記「第２　２　（３）引用例」に記載したとおりのものである。
　
第５　対比・判断
　本願発明は、前記「第２　２」で検討した本件補正発明の発明特定事項である「第１ラッチ部」について、「前記スイッチング部と接続される一方の入力端子と、リセット信号が供給される他方の入力端子とを有する論理回路と、その入力端子が前記論理回路の出力端子と接続され、その出力端子が前記論理回路の入力端子と接続されるとともに、前記制御パルスにより動作するインバータと、からなり、」とする限定を実質的に省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本件補正発明が、前記「第２　２　（５）」に記載したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
第６　むすび
　以上のとおりであるから、本願の請求項１に係る発明は、特許法第２９条第２項の規定によって特許を受けることができない。
　そして、本願の請求項１に係る発明が特許を受けることができないものであるから、その余の請求項に係る発明について論及するまでもなく、本願は、拒絶すべきものである。
　よって、結論のとおり審決する。