【事件の表示】
　特願２００１−３５２０２０「半導体記憶装置」拒絶査定不服審判事件〔平成１５年　５月２３日出願公開、特開２００３−１５２１１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年１１月１６日の出願であって、平成１７年３月１１日付けで拒絶査定がなされ、これに対して同年４月１４日に拒絶査定に対する審判請求がなされるとともに、同年５月１６日付けで手続補正がなされ、その後当審において、平成１８年６月２８日付けで審尋がなされ、その後同年９月４日に回答書が提出されたものである。
　
第２．平成１７年５月１６日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１７年５月１６日付けの手続補正を却下する。
　［理由］
　１．本件補正の内容
　補正前の請求項と補正後の請求項の対応関係が明確ではないが、本件補正は、補正前の請求項１ないし１４において、補正前の請求項１，２，９，１０及び１１を削除し、補正前の請求項３ないし８、１２ないし１４を、補正後の請求項１ないし９とするものであって、明細書の０００９段落及び００１０段落を削除し、明細書の０００８段落及び００３３段落を補正するものであると、一応認められる。
　また、補正後の請求項１ないし９は以下のとおりである。
　
「【請求項１】　少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、
　前記メモリセルユニットを選択する選択トランジスタと、
　前記選択トランジスタに接続された第１コンタクトプラグと、
　複数の前記メモリセルユニット及び選択トランジスタが形成されたメモリセルアレイと
　を具備し、前記メモリセルユニットは、第１導電型の第１半導体層の表面内に互いに離隔して形成された、前記第１導電型と逆導電型の第２導電型の第２、第３半導体層と、
　前記第２、第３半導体層間の前記第１半導体層上に第１ゲート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲートを含む積層ゲートと、
　前記第２、第３半導体層上に形成された第１絶縁膜とを備え、
　前記選択トランジスタは、前記第１半導体層の表面内に形成され、前記第２半導体層に接続された第２導電型の第４半導体層と、
　前記第１半導体層の表面内に、前記第４半導体層と離隔して形成された第２導電型の第５半導体層と、
　前記第４、第５半導体層間の前記第１半導体層上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、
　前記第４半導体層上に形成され、前記第４半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも第１段差を有するように低く位置する第２絶縁膜とを備え、
　前記第１コンタクトプラグは、前記第５半導体層上に形成され、前記第５半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも前記第１段差を有するように低く位置し、前記ビット線またはソース線に電気的に接続され、
　前記第２、第３半導体層と、前記第１絶縁膜との界面の少なくとも一部は、前記第１半導体層と前記第１ゲート絶縁膜との界面よりも、前記第１段差を有するように低く位置され、
　前記第１半導体層内に形成された複数の帯状のトレンチと、該トレンチを埋め込み、前記第１半導体層表面よりも高い位置に上面を有する第４絶縁膜を含む素子分離領域を更に備え、
　前記積層ゲートは、前記素子分離領域を挟んで隣接する前記第１半導体層間において前記制御ゲートが共通接続され、且つ電荷蓄積層が分離されるようにして、前記第１半導体層上及び前記素子分離領域上に設けられ、
　前記積層ゲート及び前記第１ゲート電極直下に位置する前記第４絶縁膜の上面は、隣接する前記積層ゲート間及び前記第１ゲート電極間に位置する前記第４絶縁膜の上面よりも高いことを特徴とする半導体記憶装置。
　【請求項２】　前記選択トランジスタに形成された前記第１段差は、前記第２ゲート絶縁膜の膜厚よりも大きい
　ことを特徴とする請求項１記載の半導体記憶装置。
　【請求項３】　前記メモリセルトランジスタに形成された前記第１段差は、前記第１ゲート絶縁膜の膜厚よりも大きい
　ことを特徴とする請求項１記載の半導体記憶装置。
　【請求項４】　前記選択トランジスタに形成された前記第１段差は、前記第１ゲート電極のエッジよりも外側に位置する
　ことを特徴とする請求項１又は２記載の半導体記憶装置。
　【請求項５】　前記メモリセルトランジスタに形成された前記第１段差は、前記積層ゲートのエッジよりも外側に位置する
　ことを特徴とする請求項１又は３記載の半導体記憶装置。
　【請求項６】　前記第１半導体層の表面内に互いに離隔して形成された第２導電型の第６、第７半導体層と、前記第６、第７半導体層間の前記第１半導体層上に第３ゲート絶縁膜を介在して形成された第２ゲート電極と、前記第６、第７半導体層上に形成され、前記第６、第７半導体層との界面の少なくとも一部が、前記第１半導体層と前記第３ゲート絶縁膜との界面よりも前記第１段差を有するように低く位置する第３絶縁膜とを有する周辺回路トランジスタと、
　前記第６、第７半導体層上に形成され、前記第６、第７半導体層との界面の少なくとも一部が、前記第１半導体層と前記第３ゲート絶縁膜との界面よりも、前記第１段差と同等の高さの第２段差を有するように低く位置する第２コンタクトプラグと
　を更に備えることを特徴とする請求項１項記載の半導体記憶装置。
　【請求項７】　前記メモリセルユニットは、ＮＡＮＤ型セルユニットであることを特徴とする請求項１記載の半導体記憶装置。
　【請求項８】　前記メモリセルユニットは、ＮＯＲ型セルユニットである
　ことを特徴とする請求項１記載の半導体記憶装置。
　【請求項９】　前記電荷蓄積層は、前記第１ゲート絶縁膜を介して前記第１乃至第３半導体層との間で電子の授受を行うことにより、データの書き込みを行うことを特徴とする請求項１記載の半導体記憶装置。」
　
　２．本件補正についての検討
　補正後の請求項１について
　補正前の請求項３を引用する補正前の請求項９を、独立形式の請求項として記載したものが、補正後の請求項１であり、補正後の請求項１についての補正は、補正前の請求項９の請求項の記載形式を変更したものに過ぎないから、補正前の請求項９についての補正は、明りょうでない記載の釈明に該当し、特許法第１７条の２第４項第４号に該当する。
　
　補正後の請求項２について
　補正前の請求項４は、補正前の請求項３を引用するものであって、補正前の請求項９を引用するものではないから、補正後の請求項１を引用し、補正前の請求項４に記載される限定構成（「前記選択トランジスタに形成された前記第１段差は、前記第２ゲート絶縁膜の膜厚よりも大きい」）を付加した補正後の請求項２は、補正前の請求項として対応するものがない。
　仮に、補正後の請求項２が補正前の請求項４に対応しているとしても、補正前の請求項３及び４には補正後の請求項２に係る発明の「前記第１半導体層内に形成された複数の帯状のトレンチと、該トレンチを埋め込み、前記第１半導体層表面よりも高い位置に上面を有する第４絶縁膜を含む素子分離領域」について、何ら記載がなされておらず、補正前の請求項４に係る発明に対して、上記「前記第１半導体層内に形成された複数の帯状のトレンチと、該トレンチを埋め込み、前記第１半導体層表面よりも高い位置に上面を有する第４絶縁膜を含む素子分離領域」を実質的に付加する補正は、特許法３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではないから、特許法第１７条の２第４項第２号に規定される特許請求の範囲の減縮を目的とするものに該当せず、請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするとも言えない。よって、補正前の請求項４を補正後の請求項２とする補正は、特許法第１７条の２第４項に掲げるいずれの目的にも該当しない。
　
　補正後の請求項３ないし５について
　前記「補正後の請求項２について」において検討したと同様の理由により補正後の請求項３ないし５は、補正前の請求項として対応するものがない。
　仮に、補正後の請求項３ないし５が補正前の請求項５ないし７に対応しているとしても、前記「補正後の請求項２について」において検討したと同様の理由により、補正前の請求項５ないし７に係る発明に対して、補正前の請求項３ないし７に記載されない構成を付加する補正は、特許法３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではないから、特許法第１７条の２第４項第２号に規定される、特許請求の範囲の減縮を目的とするものに該当せず、請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするとも言えない。よって、補正前の請求項５ないし７を補正後の請求項３ないし５とする補正は、特許法第１７条の２第４項に掲げるいずれの目的にも該当しない。
　
　補正後の請求項６について
　補正前の請求項８は、補正前の請求項３を引用するものであって、補正前の請求項９を引用するものではないから、補正後の請求項１を引用し、補正前の請求項８に記載される限定構成（「前記第１半導体層の表面内に互いに離隔して形成された第２導電型の第６、第７半導体層と、前記第６、第７半導体層間の前記第１半導体層上に第３ゲート絶縁膜を介在して形成された第２ゲート電極と、前記第６半導体層上に形成された第３絶縁膜とを有する周辺回路トランジスタと、前記第７半導体層上に形成され、前記第７半導体層との界面の少なくとも一部が、前記第１半導体層と前記第３ゲート絶縁膜との界面よりも、前記第１段差と同等の高さの第２段差を有するように低く位置する第２コンタクトプラグを更に備えること」）をさらに一部限定して付加した、補正後の請求項６は、補正前の請求項として対応するものがない。
　仮に、補正後の請求項６が補正前の請求項８に対応しているとしても、前記「補正後の請求項２について」において検討したと同様の理由により、補正前の請求項８に係る発明に対して、補正前の請求項３及び８に記載されない構成を付加する補正は、特許法３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではないから、特許法第１７条の２第４項第２号に規定される、特許請求の範囲の減縮を目的とするものに該当せず、請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするとも言えない。よって、補正前の請求項８を補正後の請求項６とする補正は、特許法第１７条の２第４項に掲げるいずれの目的にも該当しない。
　
　補正後の請求項７について
　補正前の請求項１２は、補正前の請求項１、３及び１０のいずれかを引用するものであって、補正前の請求項９を引用するものでないから、補正後の請求項１を引用し、補正前の請求項１２に記載される限定構成（「前記メモリセルユニットは、ＮＡＮＤ型セルユニットである」）を付加した、補正後の請求項７は、補正前の請求項として対応するものがない。
　仮に、補正後の請求項７が補正前の請求項１２に対応しているとしても、前記「補正後の請求項２について」において検討したと同様の理由により、補正前の請求項１２に係る発明に対して、補正前の請求項１、３、１０及び１２に記載されない構成を付加する補正は、特許法３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではないから、特許法第１７条の２第４項第２号に規定される、特許請求の範囲の減縮を目的とするものに該当せず、請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするとも言えない。よって、補正前の請求項１２を補正後の請求項７とする補正は、特許法第１７条の２第４項に掲げるいずれの目的にも該当しない。
　
　補正後の請求項８について
　前記「補正後の請求項７について」において検討したと同様の理由により、補正後の請求項８は、補正前の請求項として対応するものがない。
　仮に、補正後の請求項８が補正前の請求項１３に対応しているとしても、前記「補正後の請求項２について」において検討したと同様の理由により、補正前の請求項１３に係る発明に対して、補正前の請求項１、３、１０及び１３に記載されない構成を付加する補正は、特許法３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものではないから、特許法第１７条の２第４項第２号に規定される、特許請求の範囲の減縮を目的とするものに該当せず、請求項の削除、誤記の訂正、明りょうでない記載の釈明を目的とするとも言えない。よって、補正前の請求項１３を補正後の請求項８とする補正は、特許法第１７条の２第４項に掲げるいずれの目的にも該当しない。
　
　補正後の請求項９について
　補正前の請求項１４は、補正前の請求項３、９または１０を引用するものであるが、補正後の請求項９は、補正前の請求項１４を補正前の請求項９を引用するものとし、項番を繰り上げたものに過ぎないから、補正前の請求項１４についての補正は、明りょうでない記載の釈明に該当し、特許法第１７条の２第４項第４号に該当する。
　
　したがって、補正前の請求項４ないし８、１２及び１３についての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たさないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
第３．本願発明
　平成１７年５月１６日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１４に係る発明は、平成１６年９月２７日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１４に記載された事項により特定されるものであり、その請求項３に係る発明（以下、「本願発明」という。）は、請求項３に記載される「前記ビット線」が「ビット線」の誤記であると認定し、その請求項３に記載されている事項により特定される以下のとおりのものである。
　
「【請求項３】　少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、
　前記メモリセルユニットを選択する選択トランジスタと、
　前記選択トランジスタに接続された第１コンタクトプラグと、
　複数の前記メモリセルユニット及び選択トランジスタが形成されたメモリセルアレイと
　を具備し、前記メモリセルユニットは、第１導電型の第１半導体層の表面内に互いに離隔して形成された、前記第１導電型と逆導電型の第２導電型の第２、第３半導体層と、
　前記第２、第３半導体層間の前記第１半導体層上に第１ゲート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲートを含む積層ゲートと、
　前記第２、第３半導体層上に形成された第１絶縁膜とを備え、
　前記選択トランジスタは、前記第１半導体層の表面内に形成され、前記第２半導体層に接続された第２導電型の第４半導体層と、
　前記第１半導体層の表面内に、前記第４半導体層と離隔して形成された第２導電型の第５半導体層と、
　前記第４、第５半導体層間の前記第１半導体層上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、
　前記第４半導体層上に形成され、前記第４半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも第１段差を有するように低く位置する第２絶縁膜とを備え、
　前記第１コンタクトプラグは、前記第５半導体層上に形成され、前記第５半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも前記第１段差を有するように低く位置し、ビット線またはソース線に電気的に接続され、
　前記第２、第３半導体層と、前記第１絶縁膜との界面の少なくとも一部は、前記第１半導体層と前記第１ゲート絶縁膜との界面よりも、前記第１段差を有するように低く位置することを特徴とする半導体記憶装置。」
　
第４．刊行物に記載された発明
　（１）刊行物１．特開２００１−２７４３６５号公報
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開２００１−２７４３６５号公報（以下、「刊行物１」という。）には、図１ないし３、図２２ないし２４、及び図３０ないし３３とともに以下の事項が記載されている。
　
「【００３７】この発明の一実施形態に係る半導体記憶装置の製造方法について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明する。
【００３８】図１は本実施形態が適用されるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイとその周辺回路の一部を示す回路構成図である。図示するように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１は、２つの選択トランジスタ２−１、２−２の間に直列に接続された例えば８個のメモリセルトランジスタ３−１〜３−８で構成されたＮＡＮＤセル４を複数備えている。」（００３７段落〜００３８段落）
「【００４０】上記ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおけるメモリセルアレイ領域の一部パターン平面図を図２に示す。図示するように、シリコン基板１０にはビット線ＢＬの延設方向に素子分離領域（ＳＴＩ）１１が形成されており、この素子分離領域１１間が素子を形成する活性領域（ＡＡ）１２となっている。活性領域１２には浮遊ゲートＦＧが選択的に設けられ、この浮遊ゲートＦＧを覆い、かつ活性領域１２と直交するように制御ゲートＣＧ及びセレクトゲートＳＧが延設されている。そして、各活性領域１２のシリコン基板１０中には、浮遊ゲートＦＧと制御ゲートＣＧ及びセレクトゲートＳＧを挟むように、ソース、ドレイン領域となる不純物拡散層（図示せず）が設けられることで選択トランジスタ２−１、２−２及びメモリセルトランジスタ３−１〜３−８が形成されている。また、一方の選択トランジスタ２−１のドレイン領域は、コンタクトプラグ１３を介してビット線ＢＬと接続されている。他方の選択トランジスタ２−２のソースは、例えば素子分離領域１１内に設けられた不純物拡散層により形成されたローカルソース線ＳＬにより、隣接する選択トランジスタのソースと共通に接続されている。
【００４１】次に、上記ＮＡＮＤ型フラッシュＥＥＰＲＯＭの一部断面構成について説明する。図３（ａ）、（ｂ）は図２の領域１４における断面図であり、メモリセルアレイ領域の一部を抽出して示しており、図３（ａ）は、Ａ−Ａ’線に沿った断面図、図３（ｂ）はＢ−Ｂ’に沿った断面図である。また、図３（ｃ）は周辺領域におけるＢ−Ｂ’線に沿った断面図である。周辺領域としては、例えばカラムセレクタなどである。
【００４２】図示するように、シリコン基板１０の主表面に形成されたトレンチ内にシリコン酸化膜１５、１６が埋め込まれて素子分離領域１１が形成されている。この素子分離領域１１間の活性領域１２上にはゲート絶縁膜１７（第１のゲート絶縁膜）が形成され、このゲート絶縁膜１７上には多結晶シリコン膜１８、１９からなる浮遊ゲートＦＧ（第１のゲート電極）、シリコン酸化膜及びシリコン窒化膜の多層構造のＯＮＯ膜からなる浮遊ゲート・制御ゲート間絶縁膜２０（第２のゲート絶縁膜）、多結晶シリコン膜２１とタングステンシリサイド膜２２とからなる制御ゲートＣＧまたはセレクトゲートＳＧ（第２のゲート電極）が形成されている。そして上記構成のゲート電極間の半導体基板１０中に、不純物拡散層２３が選択的に形成されることで、メモリセル領域の選択トランジスタ２−１、２−２、メモリセルトランジスタ３−１〜３−８、及び周辺領域のトランジスタが形成されている。なお、選択トランジスタ及び周辺領域のトランジスタにおいては、浮遊ゲート・制御ゲート間絶縁膜２０の少なくとも一部を除去することで、図示せぬ領域で浮遊ゲート・制御ゲート間絶縁膜２０の上下に位置する２つのゲートが電気的に接続されている。更に、制御ゲートＣＧ（セレクトゲートＳＧ）上にはシリコン酸化膜２４、２５（第１の絶縁膜）が形成されており、これらの浮遊ゲートＦＧ、浮遊ゲート・制御ゲート間絶縁膜２０、制御ゲートＣＧ（セレクトゲートＳＧ）、及びシリコン酸化膜２４、２５を被覆するように、シリコン窒化膜２６（第２の絶縁膜）が全面に形成されている。また、隣接するゲート電極間を埋め込むようにして、層間絶縁膜２７（第３の絶縁膜）が形成され、この層間絶縁膜２７及びシリコン窒化膜２６上には、シリコン酸化膜２８（第４の絶縁膜）が形成されている。上記シリコン酸化膜２８内には、メモリセルアレイ領域ではチタン膜２９及びタングステン膜３０からなるビット線ＢＬ、周辺領域ではトランジスタと接続する金属配線が形成されており、ビット線ＢＬと接続するコンタクトプラグ１３が、選択トランジスタのドレイン領域と接続するように形成されている。そして、全面を第２の層間絶縁膜３１が覆っており、この第２の層間絶縁膜３１上にはパッシベーション膜３２及びコーティング材３３が形成されることでＮＡＮＤ型フラッシュＥＥＰＲＯＭが形成されている。」　（００４０段落〜００４２段落）
「【００６１】更に図２２に示すように、タングステンシリサイド膜２２上にシリコン酸化膜２４を減圧ＣＶＤ法により２３０ｎｍの膜厚に形成する。
【００６２】そして、全面にフォトレジストを塗布し、光蝕刻技術にてメモリセルトランジスタの制御ゲートＣＧと選択トランジスタのセレクトゲートＳＧのパターンにパターニングする。このフォトレジストをマスクに用いたＲＩＥ法により、シリコン酸化膜２４をパターニングした後、フォトレジストを剥離する。次に、上記工程でパターニングされたシリコン酸化膜２４をマスクに用いたＲＩＥ法により、タングステンシリサイド膜２２、多結晶シリコン膜２１、浮遊ゲート・制御ゲート間絶縁膜２０、及び多結晶シリコン膜１９、１８をエッチングし、図２３に示すような２層構造のゲートを得る。すなわち、多結晶シリコン膜１８、１９からなる浮遊ゲートＦＧと、多結晶シリコン膜２１、タングステンシリサイド２２からなる制御ゲートＣＧ（セレクトゲートＳＧ）との２層構造により、メモリセルトランジスタ及び選択トランジスタのゲート電極が構成される。ただし、前述したように選択トランジスタにおいては、浮遊ゲートＦＧとセレクトゲートＳＧとは図示せぬ領域で電気的に接続されている。
【００６３】次に、温度８００℃の窒素雰囲気中で加熱し、更に温度１０００℃の酸化性雰囲気中で加熱処理を行うことで、シリコン酸化膜２４上にシリコン酸化膜２５を１０ｎｍの膜厚に形成する。その後、イオン注入法によりソース、ドレインとなる領域に不純物を導入することで、不純物拡散層２３を選択的に形成し、導入した不純物の活性化のために、温度１０５０℃の熱処理を３０秒間行う。引き続き、全面にシリコン窒化膜２６を減圧ＣＶＤ法により４０ｎｍの膜厚に形成することで、図２４に示す構造を形成する。なお、シリコン酸化膜２４、２５に代えて、この材料にはシリコン窒化膜を用いてもかまわない。」（００６１段落〜００６３段落）
「【００６８】次に、図３０に示すように、プラズマＣＶＤ法により、全面にシリコン酸化膜２８を３５０ｎｍの膜厚に形成する。
【００６９】そして、上記シリコン酸化膜２８上にフォトレジストを塗布し、光蝕刻技術にて、選択トランジスタの不純物拡散層２３とコンタクトを取るコンタクトホールの形成パターンにパターニングする。このパターニングされたフォトレジストをマスクに用いたＲＩＥ法により、まず、シリコン酸化膜２８、ＢＰＳＧ膜２７、４０のエッチングを行う。そして、フォトレジストを剥離した後、シリコン酸化膜２８をマスクに用いたＲＩＥ法によりシリコン窒化膜２６及びゲート絶縁膜１７のエッチングを行い、図３１に示すようなコンタクトホール４１を形成する。その後、ＲＩＥを行った際にコンタクトホール４１の側壁に堆積した反応生成物を、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液により除去する。
【００７０】次に、図３２のように、減圧ＣＶＤ法により全面に多結晶シリコン膜４２を３００ｎｍの膜厚に形成し、コンタクトホール４１を埋め込む。
【００７１】その後、図３３に示すように、多結晶シリコン膜４２をＣＤＥ（Chemical DryEtching）法によりエッチングし、コンタクトホール４１内の所望の高さに調整する。そして温度９５０℃の窒素雰囲気中で１０秒の熱処理を行い、コンタクトプラグ１３とする。」（００６８段落〜００７１段落）
　
（ａ）００３８段落の「ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１は、２つの選択トランジスタ２−１、２−２の間に直列に接続された例えば８個のメモリセルトランジスタ３−１〜３−８で構成されたＮＡＮＤセル４を複数備えている。」との記載及び図１から、
　「一方の選択トランジスタ２−１」が、「直列に接続された」「８個のメモリセルトランジスタ３−１〜３−８」を選択する機能を果たすことは、明らかである。
（ｂ）００４０段落の「一方の選択トランジスタ２−１のドレイン領域は、コンタクトプラグ１３を介してビット線ＢＬと接続されている。」との記載、００４２段落の「図示するように、シリコン基板１０の主表面に形成されたトレンチ内にシリコン酸化膜１５、１６が埋め込まれて素子分離領域１１が形成されている。この素子分離領域１１間の活性領域１２上にはゲート絶縁膜１７（第１のゲート絶縁膜）が形成され、このゲート絶縁膜１７上には多結晶シリコン膜１８、１９からなる浮遊ゲートＦＧ（第１のゲート電極）、シリコン酸化膜及びシリコン窒化膜の多層構造のＯＮＯ膜からなる浮遊ゲート・制御ゲート間絶縁膜２０（第２のゲート絶縁膜）、多結晶シリコン膜２１とタングステンシリサイド膜２２とからなる制御ゲートＣＧまたはセレクトゲートＳＧ（第２のゲート電極）が形成されている。そして上記構成のゲート電極間の半導体基板１０中に、不純物拡散層２３が選択的に形成されることで、メモリセル領域の選択トランジスタ２−１、２−２、メモリセルトランジスタ３−１〜３−８、及び周辺領域のトランジスタが形成されている。…更に、制御ゲートＣＧ（セレクトゲートＳＧ）上にはシリコン酸化膜２４、２５（第１の絶縁膜）が形成されており、これらの浮遊ゲートＦＧ、浮遊ゲート・制御ゲート間絶縁膜２０、制御ゲートＣＧ（セレクトゲートＳＧ）、及びシリコン酸化膜２４、２５を被覆するように、シリコン窒化膜２６（第２の絶縁膜）が全面に形成されている。…ビット線ＢＬと接続するコンタクトプラグ１３が、選択トランジスタのドレイン領域と接続するように形成されている。」との記載、００６３段落の「なお、シリコン酸化膜２４、２５に代えて、この材料にはシリコン窒化膜を用いてもかまわない。」との記載、及び図３（ｂ）から、
（ｂ−１）「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」が、
　「シリコン基板１０」の表面内に互いに離隔して形成された前記「シリコン基板１０」と逆導電型の複数の「不純物拡散層２３」と、
　複数の前記「不純物拡散層２３」間の前記「シリコン基板１０」上に「ゲート絶縁膜１７」を介在して下から順に設けられた「浮遊ゲートＦＧ」、「浮遊ゲート・制御ゲート間絶縁膜２０」、「制御ゲートＣＧ」及び「シリコン窒化膜」とを備えること、
（ｂ−２）「一方の選択トランジスタ２−１」が、
　前記「シリコン基板１０」の表面内に形成され、前記「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」が備える前記「不純物拡散層２３」に接続された、前記「シリコン基板１０」と逆導電型の「ソース領域となる」「不純物拡散層２３」と、
　前記「シリコン基板１０」の表面内に、前記「一方の選択トランジスタ２−１」が備える前記「ソース領域となる」「不純物拡散層２３」と離隔して形成された、前記「シリコン基板１０」と逆導電型の「ドレイン領域となる」「不純物拡散層２３」と、
　前記「一方の選択トランジスタ２−１」が備える前記「ソース領域となる」「不純物拡散層２３」と前記「ドレイン領域となる」「不純物拡散層２３」との間の前記「シリコン基板１０」上に「ゲート絶縁膜１７」を介在して形成された「浮遊ゲートＦＧ」及び「セレクトゲートＳＧ」とを備えることは、明らかである。
（ｃ）図３（ｂ）から、
　前記「直列に接続された」「８個のメモリセルトランジスタ３−１〜３−８」が備える「不純物拡散層２３」上に、下から順に「ゲート絶縁膜１７」及び「シリコン窒化膜２６」が形成されることは、明らかである。
（ｄ）図３（ｂ）から、
　「一方の選択トランジスタ２−１」が備える「ソース領域となる」「不純物拡散層２３」上に、下から順に「ゲート絶縁膜１７」及び「シリコン窒化膜２６」が形成されることは、明らかである。
（ｅ）００４０段落の「一方の選択トランジスタ２−１のドレイン領域は、コンタクトプラグ１３を介してビット線ＢＬと接続されている」との記載、及び、００４２段落の「ビット線ＢＬと接続するコンタクトプラグ１３が、選択トランジスタのドレイン領域と接続するように形成されている。」との記載、及び図３（ｂ）から、
　「コンタクトプラグ１３」が、「一方の選択トランジスタ２−１」が備える「ドレイン領域となる」「不純物拡散層２３」上に形成され、「ビット線ＢＬ」に電気的に接続されることは、明らかである。
　
　したがって、刊行物１には、以下の発明が記載されている。
「直列に接続された８個のメモリセルトランジスタ３−１〜３−８と、
　前記直列に接続された８個のメモリセルトランジスタ３−１〜３−８を選択する一方の選択トランジスタ２−１と、
　前記一方の選択トランジスタ２−１に接続されたコンタクトプラグ１３と、
　前記直列に接続された８個のメモリセルトランジスタ３−１〜３−８及び前記一方の選択トランジスタ２−１が複数組形成されたメモリセルアレイ１とを具備し、
　前記直列に接続された８個のメモリセルトランジスタ３−１〜３−８は、
　第１導電型のシリコン基板１０の表面内に互いに離隔して形成された、前記第１導電型と逆導電型の複数の第２導電型の不純物拡散層２３と、
　複数の前記不純物拡散層２３間の前記シリコン基板１０上にゲート絶縁膜１７を介在して設けられ、下から順に積層された浮遊ゲートＦＧ、浮遊ゲート・制御ゲート間絶縁膜２０、制御ゲートＣＧ及びシリコン窒化膜と、
　複数の前記不純物拡散層２３上に下から順に形成されたゲート絶縁膜１７及びシリコン窒化膜２６とを備え、
　前記一方の選択トランジスタ２−１は、
　前記シリコン基板１０の表面内に形成され、前記直列に接続された８個のメモリセルトランジスタ３−１〜３−８が備える前記不純物拡散層２３に接続された第２導電型のソース領域となる不純物拡散層２３と、
　前記シリコン基板１０の表面内に、前記一方の選択トランジスタ２−１が備える前記ソース領域となる不純物拡散層２３と離隔して形成されたドレイン領域となる第２導電型の不純物拡散層２３と、
　前記一方の選択トランジスタ２−１が備える前記ソース領域となる不純物拡散層２３と、前記一方の選択トランジスタ２−１が備える前記ドレイン領域となる不純物拡散層２３との間の前記シリコン基板１０上にゲート絶縁膜１７を介在して形成された浮遊ゲートＦＧ及びセレクトゲートＳＧと、
　前記一方の選択トランジスタ２−１が備える前記ソース領域となる不純物拡散層２３上に下から順に形成されたゲート絶縁膜１７及びシリコン窒化膜２６とを備え、
　前記コンタクトプラグ１３は、前記一方の選択トランジスタ２−１が備える前記ドレイン領域となる不純物拡散層２３上に形成され、ビット線ＢＬに電気的に接続される
　ことを特徴とするＮＡＮＤ型フラッシュＥＥＰＲＯＭ。」
　
　（２）刊行物２．特開平１１−０６７９３７号公報
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開平１１−０６７９３７号公報（以下、「刊行物２」という。）には、図１、３及び４とともに以下の事項が記載されている。
「【００２５】上記の本発明の半導体不揮発性記憶装置によれば、コントロールゲート電極と、ソース・ドレイン領域とを段差を付けて配置することにより、コントロールゲート電極端部における電界集中を抑制することで、セル面積を増加させることなく、不要なホットキャリアの電荷蓄積層への注入を防止でき、絶縁膜の劣化を防止できる。また、コントロールゲート電極と、ソース・ドレイン領域との間の距離が大きくなるのでディスターブ動作を抑制することができ、安定に動作させることができる。」（００２５段落）
「【００５０】次に、図３（ｆ）に示すように、例えばＣＶＤ法により第３絶縁膜２３の上層にポリシリコンを堆積させ、コントロールゲート電極用層３０を形成する。次に、フォトリソグラフィー工程によりコントロールゲート電極パターンのレジスト膜Ｒをコントロールゲート電極用層３０の上層にパターニングする。
【００５１】次に、図４（ｇ）に示すように、レジスト膜ＲをマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチングを施し、コントロールゲート電極用層３０をコントロールゲート電極３０ａとしてパターン加工する。このとき、第１絶縁膜２１ａ、第２絶縁膜２２ａ、第３絶縁膜２３ａからなる積層絶縁膜である電荷蓄積層ＣＡを同時にコントロールゲート電極パターンにパターン加工する。さらに、引き続いてエッチングを施し、コントロールゲート電極パターンに沿って半導体基板の表面を低面化させ、半導体基板に対して凸となる形状の半導体層を形成する。次に、例えばリンなどのｎ型の導電性不純物Ｄ２を基板１０に対して斜めにイオン注入し、半導体層の凸部の側面に導電性不純物を低濃度に含有する領域１２を形成する。
【００５２】次に、図４（ｈ）に示すように、例えばＣＶＤ法により酸化シリコンを堆積させ、ＲＩＥなどのエッチングによりエッチバックして、サイドウォール絶縁膜２４を形成する。次に、サイドウォール絶縁膜２４をマスクとしてリンなどのｎ型の導電性不純物Ｄ３をイオン注入し、凸部に隣接する領域の半導体基板に導電性不純物を高濃度に含有する領域１３を形成する。
【００５３】次に、アニール処理により、注入した導電性不純物を活性化および拡散し、導電性不純物を低濃度に含有するＬＤＤ拡散層１２ａ、および高濃度に含有するソース・ドレイン拡散層１３ａを形成する。次に、例えばＣＶＤ法により酸化シリコンを堆積させ、層間絶縁膜２５を形成する。次に、層間絶縁膜２５にソース・ドレイン拡散層１３ａに達するコンタクトホールを開口し、例えばスパッタリング法によりアルミニウムを堆積させ、パターニングしてソース・ドレイン電極３１を形成し、図１（ａ）に示す半導体不揮発性記憶装置に至る。」（００５０段落〜００５３段落）
「【００５６】また、上記の本実施形態の半導体不揮発性記憶装置の製造方法において、電荷蓄積層ＣＡとして第１〜第３絶縁膜を形成する代わりに、半導体層の上層に酸化シリコンのゲート絶縁膜を形成し、その上層に例えばポリシリコンからなるフローティングゲートを形成し、その上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）である中間絶縁膜とすることにより、フローティングゲート型の半導体不揮発性記憶装置を製造することも可能である。」（００５６段落）
「【００７２】本発明の半導体不揮発性記憶装置およびその製造方法は、上記の実施の形態に限定されない。例えば、コントロールゲート電極は１層としているが、ポリサイドなどの多層構成としてよい。電荷蓄積層としては、積層絶縁膜の他に絶縁膜に被覆された導電層であるフローティングゲートとしてもよく、フローティングゲートは多層構成としてよい。また、ソース・ドレイン拡散層は、ＬＤＤ構造以外の構造としてもよい。半導体記憶装置としてはＮＯＲ型、ＤＩＮＯＲ型、ＮＡＮＤ型など、限定されない。電荷の電荷蓄積層への注入は、データの書き込み、消去のどちらに相当する場合でも構わない。その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。」（００７２段落）
　
第５．当審の判断
　１．対比
　本願の請求項３に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」は、「メモリセルトランジスタ３−１〜３−８」を含み、「一方の選択トランジスタ２−１」によって選択されるから、本願発明の「メモリセルユニット」に相当する。即ち、刊行物発明の「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」は、実質的に、本願発明の「少なくとも１つのメモリセルトランジスタを含むメモリセルユニット」に相当する。
（ｂ）刊行物発明の「一方の選択トランジスタ２−１」は、「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」を選択するから、本願発明の「選択トランジスタ」に相当する。
（ｃ）刊行物発明の「コンタクトプラグ１３」及び「メモリセルアレイ１」は、本願発明の「第１コンタクトプラグ」及び「メモリセルアレイ」にそれぞれ相当する。
（ｄ）刊行物発明の「シリコン基板１０」には「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」及び「一方の選択トランジスタ２−１」のソース、ドレイン領域となる複数の「不純物拡散層２３」及び「ゲート絶縁膜１７」が形成されるから、刊行物発明の「シリコン基板１０」は本願発明の「第１半導体層」に相当する。
（ｅ）刊行物発明の「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」が備える複数の「不純物拡散層２３」は、複数の前記「不純物拡散層２３」の間に「浮遊ゲートＦＧ」及び「制御ゲートＣＧ」が形成され、「シリコン基板１０」とは逆導電型であるから、本願発明の「第２、第３半導体層」に相当する。
（ｆ）刊行物発明の「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」の「ゲート絶縁膜１７」は、本願発明の「第１ゲート絶縁膜」に相当する。
（ｇ）刊行物発明の「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」の「下から順に積層された浮遊ゲートＦＧ、浮遊ゲート・制御ゲート間絶縁膜２０、制御ゲートＣＧ、シリコン窒化膜」は、本願発明の「電荷蓄積層及び制御ゲートを含む積層ゲート」に相当する。
（ｈ）刊行物発明の「一方の選択トランジスタ２−１」が備える「ソース領域となる不純物拡散層２３」は、「シリコン基板１０」の表面内に形成され、「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」が備える「不純物拡散層２３」に接続され、前記「シリコン基板１０」とは逆導電型であるから、本願発明の「第４半導体層」に相当する。
（ｉ）刊行物発明の「前記一方の選択トランジスタ２−１」が備える「ドレイン領域となる第２導電型の不純物拡散層２３」は、「シリコン基板１０」の表面内に形成され、前記「一方の選択トランジスタ２−１」が備える「ソース領域となる不純物拡散層２３」と離隔して形成され、前記「シリコン基板１０」とは逆導電型であるから本願発明の「第５半導体層」に相当する。
（ｊ）刊行物発明の「一方の選択トランジスタ２−１」が備える「浮遊ゲートＦＧ及びセレクトゲートＳＧ」は、相互に電気的に接続されているから、本願発明の「第１ゲート電極」に相当する。
（ｋ）刊行物発明の「一方の選択トランジスタ２−１」が備える「浮遊ゲートＦＧ及びセレクトゲートＳＧ」と「シリコン基板１０」の間に形成された「ゲート絶縁膜１７」は、本願発明の「第２ゲート絶縁膜」に相当する。
（ｌ）本願発明の「ビット線またはソース線」は択一的記載であるから、刊行物発明の「ビット線ＢＬ」は本発明の「ビット線またはソース線」に相当する。
（ｍ）刊行物発明の「ＮＡＮＤ型フラッシュＥＥＰＲＯＭ」は、半導体記憶装置の例として挙げられているから、本願発明の「半導体記憶装置」に相当する。
　
　よって、本願発明と刊行物発明とは、
　「少なくとも１つのメモリセルトランジスタを含むメモリセルユニットと、前記メモリセルユニットを選択する選択トランジスタと、
　前記選択トランジスタに接続された第１コンタクトプラグと、
　複数の前記メモリセルユニット及び選択トランジスタが形成されたメモリセルアレイと
　を具備し、前記メモリセルユニットは、第１導電型の第１半導体層の表面内に互いに離隔して形成された、前記第１導電型と逆導電型の第２導電型の第２、第３半導体層と、
　前記第２、第３半導体層間の前記第１半導体層上に第１ゲート絶縁膜を介在して設けられ、電荷蓄積層及び制御ゲートを含む積層ゲートと、
　前記選択トランジスタは、前記第１半導体層の表面内に形成され、前記第２半導体層に接続された第２導電型の第４半導体層と、
　前記第１半導体層の表面内に、前記第４半導体層と離隔して形成された第２導電型の第５半導体層と、
　前記第４、第５半導体層間の前記第１半導体層上に第２ゲート絶縁膜を介在して形成された第１ゲート電極とを備え、
　前記第１コンタクトプラグは、前記第５半導体層上に形成され、ビット線またはソース線に電気的に接続されることを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明は、「前記第２、第３半導体層上に形成された第１絶縁膜とを備え」、「前記第２、第３半導体層と、前記第１絶縁膜との界面の少なくとも一部は、前記第１半導体層と前記第１ゲート絶縁膜との界面よりも、前記第１段差を有するように低く位置する」のに対して、
　刊行物発明は、「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」が備える複数の「不純物拡散層２３」上に、「ゲート酸化膜１７」及び「シリコン窒化膜２６」を備えるものの、複数の前記「不純物拡散層２３」の間の「シリコン基板１０」と「ゲート絶縁膜１７」との界面よりも低い位置には設けられていない点。
　
　相違点２
　本願発明は、「前記第４半導体層上に形成され、前記第４半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも第１段差を有するように低く位置する第２絶縁膜とを備え」るのに対して、
　刊行物発明は、「一方の選択トランジスタ２−１」が備える「ソース領域となる不純物拡散層２３」の上に、「ゲート絶縁膜１７」及び「シリコン窒化膜２６」を備えるものの、前記「一方の選択トランジスタ２−１」が備える前記「ソース領域となる不純物拡散層２３」と「ドレイン領域となる不純物拡散層２３」との間の「シリコン基板１０」と「ゲート絶縁膜１７」との界面よりも低い位置には設けられていない点。
　
　相違点３
　本願発明は、「前記第１コンタクトプラグは、前記第５半導体層上に形成され、前記第５半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも前記第１段差を有するように低く位置」するのに対して、
　刊行物発明は、「コンタクトプラグ１３」が「一方の選択トランジスタ２−１」が備える「ドレイン領域となる不純物拡散層２３上に形成され」るものの、このような構成を有していない点。
　
　２．相違点の検討
　以下、相違点について検討する。
　相違点１について
（ａ）刊行物発明の「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」は、「制御ゲートＣＧ」となる「タングステンシリサイド膜２２」上のパターニングされた「シリコン窒化膜」をマスクに用いたＲＩＥ法により、「ゲート絶縁膜１７」上の「タングステンシリサイド膜２２、多結晶シリコン膜２１、浮遊ゲート・制御ゲート間絶縁膜２０、及び多結晶シリコン膜１９、１８」をエッチングし、前記「多結晶シリコン膜１８、１９」からなる「浮遊ゲートＦＧ」と、前記「多結晶シリコン膜２１、タングステンシリサイド２２」からなる前記「制御ゲートＣＧ」との２層構造を形成し、「シリコン基板１０」表面内のソース、ドレイン領域となる領域に不純物を導入することで、「不純物拡散層２３」を選択的に形成し、さらに、前記「不純物拡散層２３」上の「ゲート絶縁膜１７」を含む全面に「シリコン窒化膜２６」を形成して製造されるものである。
（ｂ）一方、刊行物２の記載において、００３８段落の「基板に対して凸の形状を有する半導体層部分があり、チャネル形成領域となる。その凸部の上層に例えば酸化シリコンからなる第１絶縁膜２１ａ、その上層に例えば窒化シリコンからなる第２絶縁膜２２ａと、その上層に例えば酸化シリコンからなる第３絶縁膜２３ａが形成されている。これら、第１〜第３絶縁膜を積層することで、電荷を蓄積することができる電荷蓄積層ＣＡとなる。第３絶縁膜２３ａの上層には、例えばポリシリコンからなるコントロールゲート電極３０ａが形成されている。」との記載、００５６段落の「電荷蓄積層ＣＡとして第１〜第３絶縁膜を形成する代わりに、半導体層の上層に酸化シリコンのゲート絶縁膜を形成し、その上層に例えばポリシリコンからなるフローティングゲートを形成し、その上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）である中間絶縁膜とすることにより、フローティングゲート型の半導体不揮発性記憶装置を製造することも可能である。」との記載、及び図１から、「基板に対して凸の形状を有する半導体層部分」の上層に、「ゲート絶縁膜」、「フローティングゲート」、「中間絶縁膜」及び「コントロールゲート電極３０ａ」が形成されたフローティングゲート型の半導体不揮発性記憶装置についても、開示されていることは明らかである。
（ｃ）そして、図３及び図４には、「レジストＲ」をマスクとして、「電荷蓄積層ＣＡ」として形成された「第１〜第３絶縁膜」を、「コントロールゲート電極３０ａ」の下で順に「コントロールゲート電極３０ａ」と同形状にパターン加工し、さらに引き続いてエッチングを施し、「コントロールゲート電極３０ａ」に沿って半導体基板の表面を低面化させることが図示されており、上記００５６段落の記載を参酌すると、刊行物２には、「レジスト膜Ｒ」をマスクとして、前記「中間絶縁膜」、前記「フローティングゲート」、前記「ゲート絶縁膜」を前記「コントロールゲート電極３０ａ」の下で順に前記「コントロールゲート電極３０ａ」と同形状にパターン加工し、引き続いてエッチングを施し、「コントロールゲート電極３０ａ」に沿って「半導体基板」の表面を低面化させることが、実質的に開示されている。
（ｄ）よって、刊行物２には、「コントロールゲート電極端部における電界集中を抑制すること」を課題とし、該課題を解決する発明として「基板に対して凸の形状を有する半導体層部分と、前記半導体層部分の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたフローティングゲートと、前記フローティングゲートの上に形成された中間絶縁膜と、前記中間絶縁膜の上に形成されたコントロールゲート電極と、少なくとも前記半導体層部分の凸部の側面と前記凸部に隣接する領域の前記基板に形成されたソース・ドレイン領域とを有するＮＡＮＤ型の半導体不揮発性記憶装置。」が記載されており、その製造方法として、
　「レジスト膜Ｒをマスクとしてエッチングを施し、コントロールゲート電極用層３０をコントロールゲート電極３０ａとしてパターン加工し、同時に、コントロールゲート電極３０ａの下の中間絶縁膜、フローティングゲート、ゲート絶縁膜を順にコントロールゲート電極パターンと同形状にパターン加工し、さらに、引き続いてエッチングを施し、コントロールゲート電極パターンに沿って半導体基板の表面を低面化させること」が記載されており、刊行物２に記載の「コントロールゲート電極３０ａ」、「フローティングゲート」、「ゲート絶縁膜」、「半導体基板」、及び「ソース・ドレイン拡散層１３ａ」は、それぞれ本願発明の「制御ゲート」、「電荷蓄積層」、「第１の半導体層」、「第１ゲート絶縁膜」、及び「第２、第３半導体層」に相当する。
（ｅ）そして、刊行物発明の「ＮＡＮＤ型フラッシュＥＥＰＲＯＭ」は、刊行物２に記載の発明と同様に、「制御ゲートＣＧ」及び「浮遊ゲートＦＧ」を同一マスクでエッチングし、パターニング加工するものであり、また、刊行物発明においても当然生じるであろう前記「制御ゲートＣＧ」端部における電界集中を抑制する課題が刊行物２に記載の発明により解決されることは当業者にとって明らかであるから、刊行物発明に刊行物２に記載の素子構造を適用しようとすることは当業者が直ちに想到するところであり、その製造にあたっては、刊行物発明の製造工程において、「タングステンシリサイド膜２２、多結晶シリコン膜２１、浮遊ゲート・制御ゲート間絶縁膜２０、及び多結晶シリコン膜１９、１８」を同一マスクでエッチングし、前記「制御ゲートＣＧ」、「制御ゲートＣＧ・浮遊ゲートＦＧ中間絶縁膜」、前記「浮遊ゲートＦＧ」をパターニング加工した後、刊行物２の記載に基づき、引き続いて「ゲート絶縁膜１７」及び「シリコン基板１０」の一部をエッチングすることで、前記「制御ゲートＣＧ」パターンに沿って前記「シリコン基板１０」の表面を低面化し、その後、「不純物拡散層２３」及び「シリコン窒化膜２６」を形成することとなるから、結果として、前記「シリコン窒化膜２６」と前記「不純物拡散層２３」との界面が、前記「不純物拡散層２３」の間の前記「シリコン基板１０」と前記「ゲート絶縁膜１７」との界面よりも低く位置する構造とすること、即ち本願発明の如く、「前記第２、第３半導体層上に形成された第１絶縁膜とを備え」、「前記第２、第３半導体層と、前記第１絶縁膜との界面の少なくとも一部は、前記第１半導体層と前記第１ゲート絶縁膜との界面よりも、前記第１段差を有するように低く位置する」構造とすることは、当業者が容易になし得たことである。
　
　相違点２について
（ａ）刊行物発明の「直列に接続された８個のメモリセルトランジスタ８−１〜８−８」及び「一方の選択トランジスタ２−１」は、「制御ゲートＣＧ」及び「セレクトゲートＳＧ」となる「タングステンシリサイド膜２２」上のパターニングされた「シリコン窒化膜」をマスクに用いたＲＩＥ法により、「ゲート絶縁膜１７」上の「タングステンシリサイド膜２２、多結晶シリコン膜２１、浮遊ゲート・制御ゲート間絶縁膜２０、及び多結晶シリコン膜１９、１８」をエッチングし、前記「多結晶シリコン膜１８、１９」からなる「浮遊ゲートＦＧ」と、前記「多結晶シリコン膜２１、タングステンシリサイド２２」からなる前記「制御ゲートＣＧ」及び前記「セレクトゲートＳＧ」との２層構造を形成し、「シリコン基板１０」表面内のソース、ドレイン領域となる領域に不純物を導入することで、「不純物拡散層２３」を選択的に形成し、その後、前記「不純物拡散層２３」上の「ゲート絶縁膜１７」表面を含む全面に「シリコン窒化膜２６」を形成するものである。
（ｂ）すなわち、刊行物発明において「一方の選択トランジスタ２−１」が備える前記「浮遊ゲートＦＧ」、前記「セレクトゲートＳＧ」及び前記「不純物拡散層２３」は「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」と同一工程により形成されており、また、本願出願時には、ＮＡＮＤ型ＥＥＰＲＯＭにおいてメモリセルトランジスタ及び選択トランジスタを同一のマスクを用いて形成することにより製造工程を簡単化できることは、例えば、特開平０８−０６４７０３号公報の００２３ないし００３６段落、図１及び図２、特開平０９−１８１２８２号公報の００２５段落、００３３段落、図１５ないし図１７に記載されているように、周知の技術事項であるから、「相違点１について」において検討した如く刊行物発明に刊行物２に記載の技術を適用する際に、前記「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」と同一工程で前記「一方の選択トランジスタ２−１」を製造し、前記「浮遊ゲートＦＧ」及び前記「セレクトゲートＳＧ」のパターニング加工に引き続き、前記「一方の選択トランジスタ」が備える「ソース領域となる不純物拡散層２３」が形成される領域の「ゲート絶縁膜１７」及び「シリコン基板１０」の一部をエッチングすることで、前記「一方の選択トランジスタ」が備える前記「ソース領域となる不純物拡散層２３」が形成される領域を、前記「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」が備える前記「不純物拡散層２３」と同程度に低面化し、その後前記「シリコン窒化膜２６」を形成することにより、前記「シリコン窒化膜２６」と前記「一方の選択トランジスタ２−１」が備える前記「ソース領域となる不純物拡散層２３」との界面が、前記「一方の選択トランジスタ２−１」が備える「ドレイン領域となる不純物拡散層２３」と前記「ソース領域となる不純物拡散層２３」との間の「シリコン基板１０」と「ゲート絶縁膜１７」との界面よりも低く位置する構造を形成し、即ち本願発明の如く、「前記第４半導体層上に形成され、前記第４半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも第１段差を有するように低く位置する第２絶縁膜とを備え」る構成とすることは、当業者が容易になし得たことである。
　
　相違点３について
（ａ）刊行物発明の「直列に接続された８個のメモリセルトランジスタ８−１〜８−８」及び「一方の選択トランジスタ２−１」は、「制御ゲートＣＧ」及び「セレクトゲートＳＧ」となる「タングステンシリサイド膜２２」上のパターニングされた「シリコン窒化膜」をマスクに用いたＲＩＥ法により、「ゲート絶縁膜１７」上の「タングステンシリサイド膜２２、多結晶シリコン膜２１、浮遊ゲート・制御ゲート間絶縁膜２０、及び多結晶シリコン膜１９、１８」をエッチングし、前記「多結晶シリコン膜１８、１９」からなる「浮遊ゲートＦＧ」と、前記「多結晶シリコン膜２１、タングステンシリサイド２２」からなる前記「制御ゲートＣＧ」及び前記「セレクトゲートＳＧ」との２層構造を形成し、「シリコン基板１０」表面内のソース、ドレイン領域となる領域に不純物を導入することで、「不純物拡散層２３」を選択的に形成し、その後、前記「一方の選択トランジスタ２−１」が備える「ソース領域となる不純物拡散層２３」上に「コンタクトプラグ１３」を形成するものである。
（ｂ）すなわち、刊行物発明において「一方の選択トランジスタ２−１」が備える前記「浮遊ゲートＦＧ」、前記「セレクトゲートＳＧ」及び前記「不純物拡散層２３」は前記「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」と同一工程により形成されており、また、本願出願時には、ＮＡＮＤ型ＥＥＰＲＯＭにおいてメモリセルトランジスタ及び選択トランジスタを同一のマスクを用いて形成することにより製造工程を簡単化できることは、例えば、特開平０８−０６４７０３号公報の００２３ないし００３６段落、図１及び図２、特開平０９−１８１２８２号公報の００２５段落、００３３段落、図１５ないし図１７に記載されているように、周知の技術事項であるから、「相違点１について」において検討した如く刊行物発明に刊行物２に記載の技術を適用する際に、前記「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」と同一工程で前記「一方の選択トランジスタ２−１」を製造し、前記「浮遊ゲートＦＧ」及び前記「セレクトゲートＳＧ」のパターニング加工に引き続き、前記「一方の選択トランジスタ」が備える前記「ドレイン領域となる不純物拡散層２３」が形成される領域の「ゲート絶縁膜１７」及び「シリコン基板１０」の一部をエッチングすることで、前記「一方の選択トランジスタ」が備える前記「ドレイン領域となる不純物拡散層２３」が形成される領域を、前記「直列に接続された８個のメモリセルトランジスタ３−１〜３−８」が備える前記「不純物拡散層２３」と同程度に低面化し、その後、前記「コンタクトプラグ１３」を形成することにより、前記「コンタクトプラグ１３」と前記「一方の選択トランジスタ２−１」が備える前記「ドレイン領域となる不純物拡散層２３」との界面が、前記「一方の選択トランジスタ２−１」が備える「ソース領域となる不純物拡散層２３」と前記「ドレイン領域となる不純物拡散層２３」との間の「シリコン基板１０」と「ゲート絶縁膜１７」との界面よりも低く位置する構造を形成し、即ち本願発明の如く、「前記第１コンタクトプラグは、前記第５半導体層上に形成され、前記第５半導体層との界面の少なくとも一部が、前記第１半導体層と前記第２ゲート絶縁膜との界面よりも前記第１段差を有するように低く位置」する構成とすることは、当業者が容易になし得たことである。
　よって、本願発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、本願は、請求項１及び２、４ないし１４に係る発明について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。