【事件の表示】
　平成　６年特許願第１０８３０１号「集積回路」拒絶査定不服審判事件〔平成　６年１２月　２日出願公開、特開平　６−３３１６９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯・本願発明 
　本願は、平成６年５月２３日の出願（パリ条約に基づく優先権主張　１９９３年５月２４日　米国）の出願であって、平成１５年７月３１日付けで拒絶の理由が通知され、平成１６年２月２日付けで手続補正書及び意見書が提出され、同年４月２２日付け（発送日：同月２７日）で拒絶査定がなされ、これに対して、同年７月２６日に拒絶査定に対する審判請求がなされたものであり、その請求項１ないし１０に係る発明は、平成１６年２月２日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１０に記載されたとおりのものと認められるところ、そのうち請求項１に係る発明（以下、「本願発明１」という）は次のとおりのものである。
　
　「【請求項１】　アナログ主回路に存するアナログ的機能性を有している集積回路であって、該集積回路が複数の外部ピンを有すると共に前記アナログ主回路を試験するための試験装置を装備し、該試験装置がテストバスを具えると共に、前記アナログ主回路と前記テストバスと１つの外部ピンとの間に結合される少なくとも１個の三路スイッチを具え、該三路スイッチが、前記外部ピンを経て前記集積回路の外部にある素子と前記アナログ主回路との間の正規の経路に沿って信号を伝送する第１状態と、前記テストバスと前記アナログ主回路との間に信号を伝送する第２状態と、前記外部ピンを経て前記集積回路の外部にある素子と前記テストバスとの間に信号を伝送する第３状態との３つの状態をとるようにしたことを特徴とする集積回路。」
　
第２　刊行物に記載された発明  
　原査定の拒絶の理由で引用した本願の優先権主張の基礎となった米国特許出願の出願前に頒布された刊行物である特開平４−１１０７８２号公報（以下、「引用刊行物」という。）には、図面とともに以下の事項が記載されている。  
　　１．「【特許請求の範囲】
【請求項１】集積回路上で、前位のサブ　モジュールよりの入力を受信する後位のサブ　モジュールを含む接続回路網内に配置されたアナログ　サブ　モジュールの試験回路において、
　ａ）集積回路上に配置された複数個の導体を含み、これら導体の１つが入／出力接続に終端するテスト母線と、
　ｂ）少くとも１つの３方向スイッチで、各スイッチは、後位のサブ　モジュールの入力に接続されている出力接続と、前記の１つの導体に接続されている入／出力接続と、前位のサブ　モジュールの出力に接続されている入力とを有している３方向スイッチと、
　ｃ）前記少くとも１つの３方向スイッチをして、次の状態のうちの１つとする形成手段、
　　　ｉ）後位のサブ　モジュールの入力が前位のサブ　モジュールの出力に接続され、テスト母線に接続されていない第１状態、
　　ｉｉ）後位のサブ　モジュールの入力がテスト母線に接続され、前位のサブ　モジュールに接続されていない第２状態、
　ｉｉｉ）前位のサブ　モジュールの出力が後位のサブ　モジュールの入力と、テスト母線との双方に接続されている第３状態、
とを具えてなることを特徴とするアナログ　サブ　モジュールの試験回路。」
　　２．「【０００１】【産業上の利用分野】本発明は３方向アナログ　スイッチを用いて集積回路をサブ　モジュールに区分（ｐａｒｔｉｔｉｏｎｉｎｇ）し、区分されたサブ　モジュールを個々にテストすることによる集積回路のテスティング（試験）に関するもので、ここでは特に、テストの可能性の水準を高めながら必要とする伝送ゲートの数を減少させる技術について開示している。」
　　３．「【００１４】【実施例】以下図面により本発明を説明する。
【００１５】第１図は、本発明テスト　システムの実施例により回路モジュールから２つのサブ　モジュール１０および１１を区分（ｐａｒｔｉｔｉｏｎｉｎｇ）する方法を示す。
サブ　モジュール１０および１１は単一回路として集積回路上に存在するアナログ回路ブロックとすることができる。集積回路をサブ　モジュール１０および１１に区分することによりブロックを個々のセクション内でテストすることが可能となる。図示のように、サブ　モジュール１０および１１は通常入力ポート１６および出力ポート１３を含む。このようなサブ　モジュールは通例として１つ以上の入力および１つ以上の出力を具えるを可とする。
【００１６】区分（または仕切り）はモジュール１０の入力ポート１６に隣接して配置したアナログ　スイッチ１７を介して行うようにし、前記アナログ　スイッチ１７は対のＤフリップ　フロップ１９および２０により制御されるようにする。
【００１７】アナログ　スイッチ１７は２つの伝送ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ　ｇａｔｅ　）１４および１５を含む。ＣＭＯＳの製造工程において、これらの伝送ゲートは、インバータを介して接続したゲート接続を有する並列接続ＮチャネルおよびＰチャネル　トランジスタにより実現することができる。これらの既知の伝送ゲートは、ゲート１４が閉じゲート１５が開いて、出力ポート１３が入力ポート１６から隔離され入力ポート１６がバス導線１８に接続されるよう作動する。したがって、この場合、テスト信号はテスト　パッド２１を介して入力ポート１６に現出（ａｓｓｅｒｔ）させることができる。
【００１８】伝送ゲート１４および１５の双方を閉じ続けることにより、出力ポート１３からの信号はテスト　バス導線１８への道順を進むことができる。通常の作動状態においては、入力ポート１６と出力ポート１３は相互に接続されており、これはゲート１５を閉じ、ゲート１４を開き続けることによりなされる。」
　　４．「【００２２】テスト状態を設定するためのデータは集積回路上のパッド２８に供給するようにする。また、クロック　パルスはパッド２６に供給するようにし、入力パッド２８に供給される直列データ内でクロックさせる。このように、入力データの２つのビット内でクロックすることにより、伝送ゲート１４および１５を次の表（表Ｉ）にしたがって設定することができる。
【００２３】
　　　　　　　　　　　　　　　　　　表Ｉ
　　　　　　伝送ゲート
モード　　１４　　　１５　　　　　　　　　機　　能
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
　１　　　オフ　　　オン　　　　通常作動：
　　　　　　　　　　　　　　　　モジュール１１の出力１３は１５を介し
　　　　　　　　　　　　　　　　てモジュール１０の入力１６に至る
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
　２　　　オン　　　オフ　　　　モジュール１０の入力を制御：
　　　　　　　　　　　　　　　　外部テスト信号は１４を介して入力１６
　　　　　　　　　　　　　　　　に至る
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
　３　　　オン　　　オン　　　　モジュール１１の出力を観測：
　　　　　　　　　　　　　　　　出力１３と１５および１４を介してテス
　　　　　　　　　　　　　　　　ト　パッドに至る」
（当審注：上記「表Ｉ」中の「モード３」における「伝送ゲート１５」の「オフ」は「オン」の誤記であり、「モジュール１１の出力を制御」は「モジュール１１の出力を観測」の誤記であると認められるので、上記のように読み替えた。）
　
　上記摘記事項３の「サブ　モジュール１０および１１は単一回路として集積回路上に存在するアナログ回路ブロックとすることができる。」という記載からみて、引用刊行物記載の「集積回路」はアナログ回路よりなる複数のサブ　モジュールを有するものと認められる。
　また、一般に集積回路は複数の外部ピンを有しており、上記「集積回路」も明示はないものの複数の外部ピンを有するものと認められる。
　
　したがって、上記摘記事項１ないし５から、引用刊行物には、次の発明（以下、「引用刊行物に記載された発明」という。）が記載されているものと認められる。
　
　「アナログ回路よりなる複数のサブ　モジュールを有するとともに複数の外部ピンを有する集積回路上で、前位のサブ　モジュールよりの入力を受信する後位のサブ　モジュールを含む接続回路網内に配置されたアナログ　サブ　モジュールの試験回路において、
　ａ）集積回路上に配置された複数個の導体を含み、これら導体の１つが入／出力接続に終端するテスト母線と、
　ｂ）少くとも１つの３方向スイッチで、各スイッチは、後位のサブ　モジュールの入力に接続されている出力接続と、前記の１つの導体に接続されている入／出力接続と、前位のサブ　モジュールの出力に接続されている入力とを有している３方向スイッチと、
　ｃ）前記少くとも１つの３方向スイッチをして、次の状態のうちの１つとする形成手段、
　　　ｉ）後位のサブ　モジュールの入力が前位のサブ　モジュールの出力に接続され、テスト母線に接続されていない第１状態、
　　ｉｉ）後位のサブ　モジュールの入力がテスト母線に接続され、前位のサブ　モジュールに接続されていない第２状態、
　ｉｉｉ）前位のサブ　モジュールの出力が後位のサブ　モジュールの入力と、テスト母線との双方に接続されている第３状態、
とを具えてなることを特徴とするアナログ　サブ　モジュールの試験回路。」
　
第３　対比・判断  
　　１．本願発明１と引用刊行物に記載された発明との対比
　　（１）引用刊行物に記載された発明における「外部ピン」、「テスト母線」は、それぞれ、本願発明１における「外部ピン」、「テストバス」に相当する。
　　（２）本願明細書の「このＩＣパッケージはＩＣの主要機能を果す主回路３０４を包含している。」（段落００２５）という記載からみて、本願発明１における「アナログ主回路」とは、「集積回路」が有する内部回路であって「集積回路」の主要機能を果たすアナログ回路を意味するものと認められる。
　一方、引用刊行物に記載された発明における「集積回路」は、「アナログ回路よりなる複数のサブ　モジュールを有する」から、引用刊行物に記載された発明における「サブ　モジュール」と本願発明１における「アナログ主回路」とは、ともに、「集積回路」が有するアナログ回路である点で共通し、引用刊行物に記載された発明における「集積回路」と本願発明１における「集積回路」とは、ともに、アナログ回路に存する「アナログ的機能性」を有している。
　　（３）引用刊行物に記載された発明における「試験回路」は、「アナログ　サブ　モジュールの試験回路」であるから、「集積回路」が有するアナログ回路を試験する装置である点で、本願発明１の「試験装置」と共通する。
　また、「集積回路上で、前位のサブ　モジュールよりの入力を受信する後位のサブ　モジュールを含む接続回路網内に配置されたアナログ　サブ　モジュールの試験回路」という記載からみて、引用刊行物に記載された発明における「集積回路」は、「試験回路」を「装備」している。
　　（４）引用刊行物に記載された発明における「３方向スイッチ」は、「後位のサブ　モジュールの入力に接続されている出力接続と、前記の１つの導体に接続されている入／出力接続と、前位のサブ　モジュールの出力に接続されている入力とを有している」ものであるから、後位（前位）のサブ　モジュールと、テスト母線と、前記後位（前位）のサブ　モジュールの外部の接続点を介して前位（後位）のサブ　モジュールに接続されているものということができる。
　したがって、引用刊行物に記載された発明における「３方向スイッチ」は、アナログ回路とテストバスと前記アナログ回路の外部の１つの接続点との間に結合される点で、本願発明１における「三路スイッチ」と共通する。
　　（５）引用刊行物に記載された発明における「ｉ）後位のサブ　モジュールの入力が前位のサブ　モジュールの出力に接続され、テスト母線に接続されていない第１状態」は、上記摘記事項４の表Ｉの「モード１」に相当し、その機能は「通常作動」であるから、前記接続点を経て外部にある素子（サブ　モジュール等の回路は通常素子で構成される）と前記アナログ回路との間の正規の経路に沿って信号を伝送する状態である点で、本願発明１における「第１状態」と共通する。
　　（６）引用刊行物に記載された発明における「ｉｉ）後位のサブ　モジュールの入力がテスト母線に接続され、前位のサブ　モジュールに接続されていない第２状態」は、上記摘記事項４の表Ｉの「モード２」に相当し、その機能は「モジュール１０の入力を制御：外部テスト信号は１４を介して入力１６に至る」であるから、前記テストバスと前記アナログ回路との間に信号を伝送する状態である点で、本願発明１における「第２状態」と共通する。
　　（７）引用刊行物に記載された発明における「ｉｉｉ）前位のサブ　モジュールの出力が後位のサブ　モジュールの入力と、テスト母線との双方に接続されている第３状態」は、上記摘記事項４の表Ｉの「モード３」に相当し、その機能は「モジュール１１の出力を観測：出力１３と１５および１４を介してテスト　パッドに至る」であるから、前記接続点を経て外部にある素子と前記テストバスとの間に信号を伝送する状態である点で、本願発明１における「第３状態」と共通する。
　
　したがって、以上（１）〜（７）より、本願発明１と引用刊行物に記載された発明とは、
　「アナログ回路に存するアナログ的機能性を有している集積回路であって、該集積回路が複数の外部ピンを有すると共に前記アナログ回路を試験するための試験装置を装備し、該試験装置がテストバスを具えると共に、前記アナログ回路と前記テストバスと前記アナログ回路の外部の１つの接続点との間に結合される少なくとも１個の三路スイッチを具え、該三路スイッチが、前記接続点を経て外部にある素子と前記アナログ回路との間の正規の経路に沿って信号を伝送する第１状態と、前記テストバスと前記アナログ回路との間に信号を伝送する第２状態と、前記接続点を経て外部にある素子と前記テストバスとの間に信号を伝送する第３状態との３つの状態をとるようにしたことを特徴とする集積回路。」である点で一致し、次の相違点で相違する。
　
　相違点　「アナログ回路」、「アナログ回路の外部の１つの接続点」が、それぞれ、本願発明１では、「アナログ主回路」、集積回路の１つの「外部ピン」であるのに対し、引用刊行物に記載された発明では、「サブ　モジュール」、サブ　モジュールの外部の１つの「接続点」であり、その結果、三路スイッチが、本願発明１では、「前記外部ピンを経て前記集積回路の外部にある素子と前記アナログ主回路との間の正規の経路に沿って信号を伝送する第１状態と、前記テストバスと前記アナログ主回路との間に信号を伝送する第２状態と、前記外部ピンを経て前記集積回路の外部にある素子と前記テストバスとの間に信号を伝送する第３状態との３つの状態をとる」のに対し、引用刊行物に記載された発明では、「前記サブ　モジュールの外部の接続点を経て前記サブ　モジュールの外部にある素子と前記サブ　モジュールとの間の正規の経路に沿って信号を伝送する第１状態と、前記テストバスと前記サブ　モジュールとの間に信号を伝送する第２状態と、前記サブ　モジュールの外部の接続点を経て前記サブ　モジュールの外部にある素子と前記テストバスとの間に信号を伝送する第３状態との３つの状態をとる」点
　　２．判断
　上記相違点について検討する。
　引用刊行物に記載された発明は、アナログ回路よりなる集積回路の内部回路を個々のテスト可能なサブ　モジュールに区分してテストを行うためのものであり、３方向スイッチ等からなるテスト用回路を、各サブ　モジュールの間に挿入し、該テスト用回路を介して、サブ　モジュール間の信号の入出力やサブ　モジュールとテストバスとの間の信号の入出力を選択的に切り換えてテストを実行するものであるが、これは、ディジタル回路よりなる集積回路の内部回路のテストに用いられているスキャン技術と類似する技術であるということができる。
　すなわち、スキャン技術は、ディジタル回路よりなる内部回路をテスト可能なサブ　モジュールに区分し、スキャンセル等のテスト用回路を、各サブ　モジュールの間に挿入し、該テスト用回路を介して、サブ　モジュール間の信号の入出力やサブ　モジュールとテスト信号の伝送線との間の信号の入出力を選択的に切り換えてテストを実行するものであるから、アナログとディジタルの相違はあるものの、その目的、構成、機能において、引用刊行物に記載された発明とスキャン技術とは類似しており、さらに、両者は、ともに、複数のフリップフロップをチェーン状につなぎ外部からデータをシリアルに入力する点においても類似しているから、当該分野の当業者が引用刊行物の記載に接すれば、引用刊行物に記載された発明が、スキャン技術と類似するものであることは直ちに理解できることである。
　そして、スキャン技術の概念を、プリント回路基板上に実装された集積回路のテストに適用したバウンダリスキャン技術もスキャン技術とともに回路の試験技術分野において既に技術常識となっており、これは、スキャンセルと同様のバウンダリスキャンセル等のテスト用回路を、集積回路の内部回路と外部ピンとの間に挿入し、外部ピンを経て集積回路の外部にある素子と内部回路との間の正規の経路に沿って信号を伝送する第１状態と、テスト信号の伝送線と内部回路との間に信号を伝送する第２状態と、外部ピンを経て集積回路の外部にある素子とテスト信号の伝送線との間に信号を伝送する第３状態とをとるようにしてテストを実行するものである。
　さらに、このバウンダリスキャン技術を、プリント回路基板上に実装されたアナログ回路を有する集積回路のテストに適用することも、B. R. Wilkins, DEVELOPMENTS IN TESTABILITY STANDARDS, IEE Colloquium on Testing Mixed  Signal Circuits, 15 May 1992　に示されるように、IEEE Standardに関する委員会のワーキンググループにおいて議論されているところであり（特に、4  Mixed signal testability framework　の　One possibility (but by no means the only one) is  for there to be some form of boundary scan cell at each analogue chip pin.という記載参照）、このような点からみて、バウンダリスキャン技術をプリント回路基板上に実装されたアナログ回路を有する集積回路のテストに適用することは当該技術分野の技術動向を知悉している当業者に周知の事項であるということができる。
　してみると、スキャン技術と類似する、アナログ回路よりなる集積回路のテストに関する引用刊行物に記載された発明を、バウンダリスキャン技術と同様に、プリント回路基板上に実装されたアナログ回路よりなる集積回路のテストに適用し、テスト用回路である引用刊行物に記載された発明の三方向スイッチを集積回路の内部回路と外部ピンとの間に挿入し、外部ピンを経て集積回路の外部にある素子と内部回路との間の正規の経路に沿って信号を伝送する第１状態と、テスト信号の伝送線と内部回路との間に信号を伝送する第２状態、すなわち、テストバスと内部回路との間に信号を伝送する第２状態と、外部ピンを経て集積回路の外部にある素子とテスト信号の伝送線との間に信号を伝送する第３状態、すなわち、外部ピンを経て集積回路の外部にある素子とテストバスとの間に信号を伝送する第３状態との３つの状態をとるようにすることは当業者が容易に想到し得たことである。
　そして、その場合の集積回路の内部回路は、「ＩＣの主要機能を果す主回路」ということができるから、「アナログ主回路」といえるものである。
　したがって、引用刊行物に記載された発明に上記周知技術を適用して、本願発明１のごとく構成することは当業者が容易になし得たことである。
　
　そして、本願発明１の奏する効果は、引用刊行物の記載事項及び周知技術から当業者が予測し得る範囲内のものであり、格別のものではない。  
　よって、本願発明１は、引用刊行物に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
第４　むすび
　以上のとおりであるから、本願発明１は、特許法第２９条第２項の規定により特許を受けることができない。
　そして、本願発明１が特許を受けることができないものであるから、その余の請求項２ないし９に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
  よって、結論のとおり審決する。