【事件の表示】
　平成　８年特許願第１０４４００号「液晶装置」拒絶査定不服審判事件〔平成　９年１０月１４日出願公開、特開平　９−２６９５１１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年３月２９日の出願であって、平成１６年１１月１９日付で拒絶査定がなされ、これに対し、同年１２月２４日に拒絶査定不服審判請求がなされるとともに、平成１７年１月２４日に手続補正（以下、「本件補正」という。）がなされたものである。
　
２．平成１７年１月２４日付手続補正についての補正却下の決定
[補正却下の決定の結論]
　平成１７年１月２４日付の手続補正を却下する。
[理由]
（１）補正の内容  
 　本件補正は、補正前の請求項１を以下のように補正することを含むものである。
「【請求項１】　薄膜トランジスタにより形成され、Ｎ行×Ｍ列にマトリクス配置される画素トランジスタと、
前記画素トランジスタのゲート電極に接続されるＮ本の走査線と、
該走査線に交差すると共に前記画素トランジスタのソース領域に接続されるＭ（＝ｍ×ｎ）本の信号線と、
薄膜トランジスタにより形成されると共に前記Ｍ本の信号線に接続され、隣接するｍ個を１ブロックとしてｎブロックに分割されるＭ個のアナログスイッチトランジスタと、
　同一ブロックに含まれ隣接するｍ個のアナログスイッチトランジスタのゲート電極を共通接続するｎ本の第１の配線と、
　異なるブロックに含まれ隣接しないｎ個のアナログスイッチトランジスタのソース領域を共通接続するｍ本の第２の配線とを含み、
　前記第２の配線を介して前記アナログスイッチトランジスタのソース領域に供給する入力信号の振幅を５Ｖ以下とし、
　前記画素トランジスタが配置されるアクティブマトリクスエリアの上側及び下側に前記アナログスイッチトランジスタを半数ずつ配置し、前記アクティブマトリクスエリアの上側及び下側のいずれか一方に配置されるアナログスイッチトランジスタに（２Ｌ−１）番目の信号線を接続し、他方に配置されるアナログスイッチトランジスタに２Ｌ番目の信号線を接続し、
　前記一方に配置される前記アナログスイッチトランジスタのソース領域に信号を供給するための第１のデータドライバと、前記他方に配置される前記アナログスイッチトランジスタのソース領域に信号を供給するための第２のデータドライバと、前記画素トランジスタのゲート電極に信号を供給するための少なくとも１つの走査ドライバとを、液晶パネルの同一辺にのみ実装したことを特徴とする液晶装置。」
　
　この請求項１に係る補正は、補正前の請求項１に記載した発明を特定するために必要な事項である「液晶パネルの同一辺に実装」する「データドライバ」が「少なくとも１つ」であったのを、「前記一方に配置される前記アナログスイッチトランジスタのソース領域に信号を供給するための第１のデータドライバと、前記他方に配置される前記アナログスイッチトランジスタのソース領域に信号を供給するための第２のデータドライバ」であるとの限定を付加するとともに、「前記画素トランジスタのゲート電極に信号を供給するための少なくとも１つの走査ドライバ」と「前記第１のデータドライバ」と「前記第２のデータドライバ」とを実装する実装位置について、「液晶パネルの同一辺にのみ」であるとの限定を付加したものであって、平成１４年改正前特許法第１７条の２第４項第２号の特許請求の範囲の限定的減縮を目的とするものである。
　そこで、本件補正後の請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（同法第１７条の２第５項において準用する同法第１２６条第４項に規定する要件を満たすか）について検討する。
　
（２）引用例記載の発明
　原査定の拒絶の理由に引用された、本願出願前の昭和６１年４月２３日に頒布された刊行物である特開昭６１−８０２２６号公報（以下、「引用例１」という。）には、図面とともに以下の事項が記載されている。
　
ａ．「２．特許請求の範囲
（１）スイッチング素子と該スイッチング素子を駆動する電極配線とがマトリックス状に設けられたアクティブ・マトリックス部と、該アクティブ・マトリックス部から延設された各配線に対応して設けられ２種の信号により前記延設された各配線を選択駆動し、且つ同数個づつブロック化された複数のスイッチング素子と、前記複数の各ブロック部ごとに設けられ前記各ブロック部の全ての前記スイッチング素子に前記２種の信号のうちの一方を供給する第１種の電極配線と、前記各ブロック部のスイッチング素子数に対応して設けられ前記各ブロック部の各１個のスイッチング素子に前記２種の信号のうちの他方の信号を供給する第２種の電極配線とを具備することを特徴とするアクティブ・マトリックス駆動装置。
（２）前記アクティブ・マトリックス部のスイッチング素子はＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）からなることを特徴とする特許請求の範囲第１項記載のアクティブ・マトリックス駆動装置。
（３）前記アクティブ・マトリックス部の電極配線はアドレス配線とデータ配線からなることを特徴とする特許請求の範囲第１項記載のアクティブ・マトリックス駆動装置。
・・・中略・・・
（６）前記２種の信号により前記延設された各配線を選択駆動する複数のスイッチング素子はＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）からなることを特徴とする特許請求の範囲第１項記載のアクティブ・マトリックス駆動装置。」
（第１頁左下欄第４行〜第２頁左上欄第３行）
　
ｂ．「〔発明の目的〕
　本発明は上記したようなアクティブマトリックスアレイの表示部と、この表示部を駆動する周辺駆動回路の組合せに際し、表示部のマトリックスアレイの製造歩留りを低下させることなく、かつ小数の駆動用ＩＣで多数の表示部マトリックスアレイ端子を駆動することのできる表示装置用駆動装置を提供することを目的とする。」（第４頁右上欄第３行〜第１０行）
　
ｃ．「〔発明の効果〕
　表示装置用駆動回路基板上のアクティブマトリックス表示素子アレイの周辺に以上のような機能をもつスイッチング素子群を配置することにより多数のマトリックス端子があっても、これらの端子に与えるための電気信号を作る集積回路の数を少なくすることができる。従って駆動のための消費電力が少なくなるばかりでなくボンディング等の接読箇所が大幅に削減できる。
　また、表示部マトリックスアレイのスイッチング素子より粗なパターンでよいのでこのために高歩留りが得られる。さらには表示部の面積に比べ周辺の駆動回路のアセンブリ面積は小さくできるなど大幅な生産性の向上および実装設計上の自由度の拡大を図ったアクティブ・マトリックス駆動回路基板を得ることができる。」（第４頁左下欄第８行〜同頁右下欄第３行）
　
ｄ．「〔発明の実施例〕
　以下本発明の実施例を第１図乃至第１４図を参照して説明する。先ず第１図は本発明の一実施例を用いた表示装置用駆動回路基板の平面図であり、第２図（ａ），（ｂ），（ｃ）は第１図に示す表示装置用駆動回路基板の中央領域を占める表示部の等価回路図平面図及びその断面図であり、第３図（ａ），（ｂ）は表示装置用駆動回路基板の周辺領域を占める周辺駆動回路部の平面図及びその断面図である。本実施例で示す表示装置用駆動回路基板は、透明ガラス基板（３０）上に表示部用のアドレス電極（３２），（３２ａ），（３２ｂ），・・・（３２ｗ）周辺駆動回路部用の周辺ソース配線端子部（３４ａ），・・・（３４ｈ），（３４ｉ），・・・（３４ｓ）及び周辺ゲート配線（３６ａ），（３６ｂ），・・・（３６ｈ）が形成されており、さらにスルーホール部（３８）を有するシリコン酸化膜（４０）が形成されている。基板表示部のシリコン酸化膜（４０）上にはアドレス電極（３２ａ），（３２ｂ），・・・（３２ｗ）形成部に対応して、また基板周辺部のシリコン酸化膜（４０）上には周辺ゲート配線（３６ａ），（３６ｂ）・・・（３６ｈ）形成部に対応して夫々例えばアモルファスシリコンからなる島状パターンの半導体薄膜（４２ａ），（４２ｂ），・・・（４２ｇ）が設けられている。基板表示部の半導体薄膜（４２）の一端部にはデータ電極（４４），（４４ａ），・・・（４４ｗ）が、他端部にはドレイン電極（４６）が接続形成されておりスイッチング素子を構成している。基板周辺部の半導体薄膜（４２ａ），・・・（４２ｇ）の一端部には周辺ソース電極（５０ａ），・・・（５０ｇ）が、他端部には周辺ドレイン電極（５２ａ），・・・（５２ｇ）が接続形成されており、さらに周辺ソース電極（５０ａ），・・・，（５０ｇ）の一部はスルーホール部（３８）を介して周辺ソース配線端子部（３４ａ），（３４ｂ），・・・（３４ｈ）に接続され、周辺ドレイン電極（５２ａ），・・・（５２ｇ）の一部はスルーホール部（３８）を介して表示部のアドレス電極（３２ａ），・・・（３２ｗ）に接続されている。このような表示装置用駆動回路基板を液晶表示装置に用いる場合は、第２図（ｂ）に示す如く、ドレイン電極（４６）に、例えばＩＴＯ（Ｉｎｄｉｕｎ　Ｔｈｉｎ　Ｏｘｉｄｅ　）からなる画素電極（５３）を接続形成し、さらに透明ガラス基板（３０）の表示部領域上に液晶層（５４）を介して、例えばＩＴＯからなる透明導電膜（５６）が内側−面に形成された透明の対向基板（５８）を設ければ良い。」（第４頁右下欄第８行〜第５頁右上欄第９行）
　
ｅ．「次に上記表示装置用駆動回路基板の製造方法を説明する。先ず約２ｍｍ厚の透明ガラス基板（３０）上に２０００ÅのＭｏ膜を付着し、ＰＥＰ（Ｐｈｏｔ　Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ　）技術により第１層のパターンとなるアドレス電極（３２ａ），（３２ｂ），・・・（３２ｗ）と周辺ソース配線端子部（３４ａ），（３４ｂ），・・・（３４ｈ）及び周辺ゲート配線（３６ａ），（３６ｂ），・・・（３６ｈ）を形成する。次に約２０００Åのシリコン酸化膜（４０）をＣＶＤ法により付着し、このシリコン酸化膜（４０）の所望部位にスルーホール部（３８）を形成する。その後、アモルファスシリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法により約３０００Åを付層し、ＰＥＰ技術により島状パターンの半導体薄膜（４２ａ），（４２ｂ），・・・（４２ｇ）を形成する。
　次に約３０００ÅのＩＴＯからなる透明導電体層を付着し、ＰＥＰ技術でパターン化して画素電極（５３）を作る。そして次に約５００ÅのＭｏと約１μｍのアルミニウムをスパッタ法あるいは蒸着により積層し第２層のパターンとなる表示部内ドレイン電極（４６），データ電極（４４），（４４ａ），（４４ｂ），・・・（４４ｗ）周辺ドレイン電極（５２），（５２ａ），・・・（５２ｇ），周辺ソ−ス電極（５０），（５０ａ），（５０ｂ），・・・（５０ｇ）および駆動用ＩＣ接続部（６０）を形成して表示部内のＴＦＴ（６２）および周辺スイッチングトランジスタ群（６４ａ），（６４ｂ），・・・（６４ｈ）を完成する。
　第１図乃至第３図で示すように表示部内ＴＦＴ（６２）を走るアドレス電極（３２），　（３２ａ），（３２ｂ）・・・（３２ｗ）が第１層となっており、周辺ドレイン電極（５２），（５２ａ），（５２ｂ），・・・（５２ｇ）の第２層との接続のためにシリコン酸化膜（４０）の絶縁膜に開孔を施こしスルーホール部（３８）を設けることが必要であるが、表示部内ＴＦＴ（６２）を走るデータ電極（４４），（４４ａ），（４４ｂ）・・・（４４ｗ）と周辺ドレイン電極（６６）とに於いてはスルーホール部を必要としない。
　周辺スイッチングトランジスタ群（６４ａ），（６４ｂ），（６４ｃ），・・・（６４ｈ）のソース電極部を共通に接続する周辺ソース配線端子部（３４ａ），（３４ｂ），・・・（３４ｈ），（３４ｉ），・・・（３４ｓ）及びゲート配線部（３６ａ），（３６ｂ），・・・（３６ｈ）の端部には駆動用ＩＣ接続部（６０）は、駆動回路基板（３０）外部に設けられた駆動回路部（図示せず）とワイヤボンディング或いは導電性ゴムの圧接等により接続され所望の電気信号が与えられるために設けられている。
・・・中略・・・。同様に周辺駆動回路部のゲート電極配線（３６ｅ）・・・（３６ｈ）と周辺ソース配線端子部（３４ｌ），・・・（３４ｓ）により周辺トランジスタ群（６４ｅ），・・・（６４ｈ）をＯＮして表示部のデータ電極（４４ａ），・・・（４４ｗ）を選択する。第２図に示すような液晶表示装置に用いた場合は上記のような表示部のアドレス電極（３２ａ），・・・（３２ｗ）及びデータ電極（４４ａ），・・・（４４ｗ）の選択によりさらに表示部内のＴＦＴ（６２）を選択し、各ＴＦＴ（６２）に対応した画素電極（４８）に電圧を印加して液晶層（５４）を駆動させる。このようにマトリックス状に配置された画素電極（４８）の選択の組合せにより任意の表示像を映し出すことができる。」（第５頁右下欄第４行〜第６頁左上欄第９行）
　
ｆ．「一方表示部内ＴＦＴへのデータ信号はシリアルな信号よりもパラレル信号が望ましい。第１１図及び第１２図は本発明にかかわる周辺スイッチングトランジスタ群を用いた画像データ処理回路とそのタイムチャートである。まず、クロック信号ＣＫに同期したアナログ画像信号ＡＤがシフトレジスタ（９４）の出力信号（９６）に従ってサンプルホールド（８６）の所定箇所に蓄えられる。サンプルホールド（９８）に蓄えられたアナログ画像像情報（１００）はアナログドライバー（１０２）によって増幅されそれぞれの出力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を作る。一方シフトレジスタ（９４）への−通りの書き込み終了ごとにバイナリ信号（９６）の出力モードをカウンタ（９８）に切換え、終段のデコーダ（１０４）によりデコード出力信号Ｇｌ，Ｇ２，Ｇ３，Ｇ４を切り換える。このようにすればアナログ画像情報信号Ｓ１，Ｓ２，Ｓ３，Ｓ４とデコード信号Ｇｌ，Ｇ２，Ｇ３，Ｇ４の組合せで周辺スイッチングトランジスタ群Ｔ１，Ｔ２，　Ｔ３，Ｔ４からの出力信号ＤＩ，Ｄ２，・・・Ｄ１６が４本単位で同時にかつそれぞれ独自のアナログ情報量を持って出力されることになる。
　このように画像データ側のスイッチングトランジスタ群の働きと、アドレス走査側のスイッチングトランジスタ群の働きを連動させることによりアクティブマトリックス画像表示走査が可能となる。すなわち、第１３図に示すように、アドレス走査側のひとつのデコード出力期間Ｔ内に画像データ側のパラレル出力を一巡させることにより線順次走査方式を変形した表示動作を行うことができる。」（第７頁左上欄第１６行〜同頁左下欄第６行）
　
ｇ．第１図、第２図（ａ）〜（ｃ）及び第３図から、次の点が見て取れる。
　
（ｇ−１）表示装置用駆動回路基板（透明ガラス基板）３０のアクティブ・マトリックス部２０内に、１６本のアドレス電極３２ａ，・・・３２ｗと、ＴＦＴからなるスイッチング素子６２のソースに接続される１６本のデータ電極４４ａ，・・・４４ｗとが交差してマトリックス状に設けられている点。
　
（ｇ−２）１６本のデータ電極４４ａ，・・・４４ｗが、４本を１ブロックとして４ブロックに分割されて４つの周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈにそれぞれ接続されている点。
　
（ｇ−３）上記４つの周辺スイッチングトランジスタ群のうち、周辺スイッチングトランジスタ群６４ｇ，６４ｈが、前記アクティブ・マトリックス部２０の上側に配置されるとともに、２，４，・・・１６番目の前記データ電極に接続されている点。
　
（ｇ−４）上記４つの周辺スイッチングトランジスタ群のうち、周辺スイッチングトランジスタ群６４ｅ，６４ｆが、前記アクティブ・マトリックス部２０の下側に配置されるとともに、１，３，・・・１５番目の前記データ電極に接続されている点。
　
（ｇ−５）上記４つの周辺スイッチングトランジスタ群は、前記アクティブ・マトリックス部の上側及び下側の領域に２つ（半数）ずつ配置されている点
　
（ｇ−６）周辺ソース配線端子部３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓが、前記アクティブ・マトリックス部２０の上側に配置される前記周辺スイッチングトランジスタ群６４ｇ，６４ｈに共通に接続され、かつ、端部に駆動用ＩＣ接続部６０が設けられている点。
　
（ｇ−７）周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏが、前記アクティブ・マトリックス部の下側に配置される前記周辺スイッチングトランジスタ群６４ｅ，６４ｆに共通に接続され、かつ、端部に駆動用ＩＣ接続部６０が設けられている点。
　
（ｇ−８）周辺ソース配線端子部３４ａ，３４ｂ，３４ｃ，３４ｄ、周辺ゲート配線３６ａ，３６ｂが、ＴＦＴからなるスイッチング素子６２のゲートに電気的に接続され、かつ、端部に駆動用ＩＣ接続部６０が設けられている点。
　
（ｇ−９）前記周辺ソース配線端子部３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓ、周辺ゲート配線３６ｇ，３６ｈ、及び前記周辺ソース配線端子部３４ａ，３４ｂ，３４ｃ，３４ｄ、周辺ゲート配線３６ａ，３６ｂの前記駆動用ＩＣ接続部６０が、前記表示装置用駆動回路基板３０上の前記アクティブ・マトリックス部２０の左側の辺に配置されている点。
　
（ｇ−１０）前記周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏ及び周辺ゲート配線３６ｅ，３６ｆの前記駆動用ＩＣ接続部６０が、前記表示装置用駆動回路基板３０上の前記表示部２０の右側の辺に配置されている点。
　
（ｇ−１１）前記アクティブ・マトリックス部２０内に、画素電極４８が１６行×１６列のマトリックス状に設けられている点。
　
（ｇ−１２）周辺スイッチングトランジスタ群６４ａ及び６４ｂが、それぞれ隣接する４個のＴＦＴからなり、周辺ゲート配線３６ａ及び３６ｂが、それぞれ前記周辺スイッチングトランジスタ群６４ａ及び６４ｂに含まれ隣接する４個のＴＦＴのゲートを共通に接続している点。
　
（ｇ−１３）周辺ソース配線端子部３４ａ，３４ｂ，３４ｃ，３４ｄそれぞれが、異なる周辺スイッチングトランジスタ群６４ａ，６４ｂに含まれ隣接しない２個のＴＦＴのソース電極部を共通に接続している点。
　
　なお、上記（ｇ−２）（ｇ−４）（ｇ−７）では、第１図に記載された符号「６４」は「６４ｅ」の誤記であることは明らかであるので上記のとおり認定した。
　
ｈ．周辺スイッチングトランジスタ群の製造方法に関する記載（上記ｅ．参照）によれば、周辺スイッチングトランジスタ群６４ｃ，・・・６４ｈ及びそれらのゲート及びソース電極部の配線構造が、周辺スイッチングトランジスタ群６４ａ，６４ｂと同様の構造（上記（ｇ−１２）及び（ｇ−１３）参照）を有することは明らかであるから、引用例１には、次の（ｈ−１）及び（ｈ−２）が記載されているものと認められる。
　
（ｈ−１）表示装置用駆動回路基板に、各周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈに含まれ隣接する４個のＴＦＴのゲートを共通に接続する周辺ゲート配線３６ｅ，３６ｆ，３６ｇ，３６ｈが配置されている点。
　
（ｈ−２）表示装置用駆動回路基板に、各周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈに含まれ隣接しない２個のＴＦＴのソース電極部を共通に接続する周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏ，３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓが配置されている点。
　
ｉ．上記ｆ．は、画像データ側の周辺スイッチトランジスタ群について記載したものであるから、周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈ及びその働きについて記載したものと解される。したがって、上記ｆ．と上記（ｇ−２）に照らせば、上記周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈが、データ電極４４ａ，・・・４４ｗにデータ信号を出力するために前記データ電極４４ａ，・・・４４ｗに接続されていることは明らかである。
　
　上記ａ．〜ｉ．から、引用例１には、次の発明が記載されていると認められる（以下、「引用発明」という。）。
　
「ＴＦＴからなるスイッチング素子６２、及び前記ＴＦＴからなるスイッチング素子６２に対応した画素電極４８が１６行×１６列のマトリックス状に設けられたアクティブ・マトリックス部、及び前記アクティブ・マトリックス部から延設された各配線に対応して設けられ、前記延設された各配線を選択駆動し、且つＴＦＴからなる同数個づつブロック化された複数のスイッチング素子を有する表示装置用駆動回路基板を用いた液晶表示装置において、
　表示部の面積に比べて周辺の駆動回路のアセンブリ面積を小さくするとともに、大幅に生産性を向上し、実装設計上の自由度を拡大するために、
　
前記アクティブ・マトリックス部内には、
　前記ＴＦＴからなるスイッチング素子６２のゲートに接続された１６本のアドレス電極３２ａ・・・３２ｗと、
　前記アドレス電極に交差すると共に前記ＴＦＴからなるスイッチング素子６２のソースに接続された１６（＝４（本）×４（ブロック））本のデータ電極４４ａ，・・・４４ｗとが配置され、
　
前記表示装置用駆動回路基板の周辺領域を占める周辺駆動回路部においては、
　前記ＴＦＴからなる同数個づつブロック化された複数のスイッチング素子が、前記１６本のデータ電極にデータ信号を出力するために、４本を１ブロックとして４ブロックに分割されて接続された４つの周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈからなり、
　
　前記４つの周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈは、それぞれ隣接する４個のＴＦＴからなり、
　各周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈに含まれ隣接する４個のＴＦＴのゲートを共通に接続する周辺ゲート配線３６ｅ，３６ｆ，３６ｇ，３６ｈと、
　各周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈに含まれ隣接しない２個のＴＦＴのソース電極部を共通に接続する周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏ，３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓとが配置され、
　
　前記４つの周辺スイッチングトランジスタ群のうち半数の周辺トランジスタ群６４ｇ，６４ｈが、前記アクティブ・マトリックス部の上側に配置されるとともに、
　前記４つの周辺スイッチングトランジスタ群のうち半数の周辺トランジスタ群６４ｅ，６４ｆが、前記アクティブ・マトリックス部の下側に配置され、
　前記アクティブ・マトリックス部の上側に配置される周辺スイッチングトランジスタ群６４ｇ，６４ｈが、２，４，・・・１６番目の前記データ電極に接続され、
　前記アクティブ・マトリックス部の下側に配置される周辺スイッチングトランジスタ群６４ｅ，６４ｆが、１，３，・・・１５番目の前記データ電極に接続され、
　
　前記周辺ソース配線端子部３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓが、前記アクティブ・マトリックス部の上側に配置される前記周辺スイッチングトランジスタ群６４ｇ，６４ｈのソース電極部に電気信号を与えるために共通接続され、かつ、端部に駆動用ＩＣ接続部６０が設けられ、
　周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏが、前記アクティブ・マトリックス部の下側に配置される前記周辺スイッチングトランジスタ群６４ｅ，６４ｆのソース電極部に電気信号を与えるために共通接続され、かつ、端部に駆動用ＩＣ接続部６０が設けられ、
　周辺ソース配線端子部３４ａ，３４ｂ，３４ｃ，３４ｄ，周辺ゲート配線３６ａ，３６ｂが、ＴＦＴからなるスイッチング素子６２のゲートに電気的に接続され、かつ、端部に駆動用ＩＣ接続部６０が設けられ、
　
　前記周辺ソース配線端子部３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓ、前記周辺ゲート配線３６ｇ，３６ｈ及び前記周辺ソース配線端子部３４ａ，３４ｂ，３４ｃ，３４ｄ、前記周辺ゲート配線３６ａ，３６ｂの前記駆動用ＩＣ接続部６０が、前記表示装置用駆動回路基板上の前記アクティブ・マトリックス部の左側の辺に配置される一方、
　前記周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏ及び前記周辺ゲート配線３６ｅ，３６ｆの前記駆動用ＩＣ接続部６０が、前記表示装置用駆動回路基板上の前記アクティブ・マトリックス部の右側の辺に配置され、
　
　前記周辺ソース配線端子部３４Ｐ，・・・３４Ｓ、前記周辺ソース配線端子部３４ａ，・・・３４ｄ、前記周辺ゲート配線３６ａ，３６ｂ、及び前記周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏの前記駆動用ＩＣ接続部６０が、それぞれ外部に設けられた駆動回路部とワイヤボンディング等により接続された表示装置用駆動回路基板を用い、前記マトリックス状に設けられた画素電極４８に電圧を印加して液晶層５４を駆動させる液晶表示装置」
　
（３）対比
　本願補正発明と引用発明とを以下に対比する。  
（ａ）引用発明の「ＴＦＴ」、「スイッチング素子６２」、「１６行×１６列」、「マトリックス状に設けられ」、「アクティブ・マトリックス部」、「表示装置用駆動回路基板」、「周辺ゲート配線」、「周辺ソース配線端子部」、「電気信号」及び「液晶表示装置」は、それぞれ本願補正発明の「薄膜トランジスタ」、「画素トランジスタ」、「Ｎ行×Ｍ列」、「マトリクス配置され」、「アクティブマトリクスエリア」、「液晶パネル」、「第１の配線」、「第２の配線」、「入力信号」及び「液晶装置」に相当する。
　
（ｂ）引用発明の「ＴＦＴからなるスイッチング素子６２のゲートに接続された１６本のアドレス電極３２ａ・・・３２ｗ」及び「アドレス電極に交差すると共に前記ＴＦＴからなるスイッチング素子６２のソースに接続された１６（＝４本×４ブロック）本のデータ電極４４・・・４４ｗ」は、それぞれ本願補正発明の「画素トランジスタのゲート電極に接続されるＮ本の走査線」及び「走査線に交差すると共に前記画素トランジスタのソースに接続されるＭ（＝ｍ×ｎ）本の信号線」に相当する。
　
（ｃ）引用発明の「ＴＦＴからなる同数個づつブロック化された複数のスイッチング素子」は「１６本のデータ電極にデータ信号を出力するために、４本を１ブロックとして４ブロックに分割されて接続された４つの周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈ」からなるとともに、各周辺スイッチングトランジスタ群は「隣接する４個のＴＦＴからな」り、さらに、「アクティブ・マトリクス部から延設された各配線を選択駆動」するのであるから、結局、引用発明の「ＴＦＴからなる同数個づつブロック化された複数のスイッチング素子」は、本願補正発明の「薄膜トランジスタにより形成されると共に前記Ｍ本の信号線に接続され、隣接するｍ個を１ブロックとしてｎブロックに分割されるＭ個のアナログスイッチトランジスタ」（Ｍ＝１６，ｎ＝ｍ＝４の場合）に相当するといえる。
　
（ｄ）引用発明では、「４つの周辺スイッチングトランジスタ群のうち半数の周辺トランジスタ群６４ｇ，６４ｈが、前記アクティブ・マトリックス部の上側に配置されるとともに、前記４つの周辺スイッチングトランジスタ群のうち半数の周辺トランジスタ群６４ｅ，６４ｆが、前記アクティブ・マトリックス部の下側に配置され」ているのであるから、上記（ｃ）と併せれば、引用発明が本願補正発明の「アクティブマトリクスエリアの上側及び下側」に、「前記アナログスイッチトランジスタを半数ずつ配置し」との構成を備えていることは明らかである。
　
（ｅ）引用発明では、「前記アクティブ・マトリックス部の上側に配置される周辺スイッチングトランジスタ群６４ｇ，６４ｈが、２，４，・・・１６番目の前記データ電極に接続され、前記アクティブ・マトリックス部の下側に配置される周辺スイッチングトランジスタ群６４ｅ，６４ｆが、１，３，・・・１５番目の前記データ電極に接続され」ているのであるから、引用発明が本願補正発明の「前記アクティブマトリクスエリアの上側及び下側のいずれか一方に配置されるアナログスイッチトランジスタに（２Ｌ−１）番目の信号線を接続し、他方に配置されるアナログスイッチトランジスタに２Ｌ番目の信号線を接続し」という構成（Ｌ＝１〜８の場合）を備えていることは明らかである。
　
（ｆ）引用発明の「駆動用ＩＣ接続部６０」が接続された「駆動回路部」のうち、「周辺ソース配線端子部３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓ」、「周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏ」及び「周辺ソース配線端子部３４ａ，３４ｂ，３４ｃ，３４ｄ、周辺ゲート配線３６ａ，３６ｂ」の各「駆動用ＩＣ接続部６０」が接続されたものが、それぞれ、本願補正発明の「一方に配置される前記アナログスイッチトランジスタのソース領域に信号を供給するための第１のデータドライバ」、「前記他方に配置される前記アナログスイッチトランジスタのソース領域に信号を供給するための第２のデータドライバ」及び「前記画素トランジスタのゲート電極に信号を供給するための少なくとも１つの走査ドライバ」に相当し、「表示装置用駆動回路基板（液晶パネル）」に実装されるものであることが当業者に自明である。
　
（ｇ）引用発明の「周辺ゲート配線３６ｅ，３６ｆ，３６ｇ，３６ｈ」は、「各周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈに含まれ隣接する４個のＴＦＴのゲートを共通に接続する」ものであり、上記（ｃ）から、当該各周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈのそれぞれが、本願補正発明の「ｎブロックに分割されるＭ個のアナログスイッチトランジスタ」の「１ブロック」に相当することは自明である。
　したがって、引用発明の「周辺ゲート配線３６ｅ，３６ｆ，３６ｇ，３６ｈ」が、本願補正発明の「同一ブロックに含まれ隣接するｍ個のアナログスイッチトランジスタのゲート電極を共通接続するｎ本の第１の配線」（ｍ＝ｎ＝４の場合）に相当するといえる。
　
（ｈ）本願補正発明の「異なるブロックに含まれ隣接しないｎ個のアナログスイッチトランジスタのソース領域を共通接続するｍ本の第２の配線を含み、・・・・前記画素トランジスタが配置されているアクティブマトリクスエリアの上側及び下側に前記アナログスイッチングトランジスタを半数ずつ配置し」た事項は、前記ブロックの数は「ｎ」であるから、ｍ本の第２の配線でそれぞれのソース領域を共通接続した異なるｎブロックに含まれ隣接しないｎ個のアナログスイッチトランジスタを、２グループに分けて、ｎ個の半数の「ｎ／２」個をアクティブマトリクスエリアの上側に、残りの半数である「ｎ／２」個をアクティブマトリクスエリアの下側に、それぞれ配置した構成と解されるから、前記第２の配線は、アナログスイッチングトランジスタを上側及び下側に半数ずつ配置した後は、アクティブマトリクスエリアの上側及び下側にそれぞれｍ本（合計２×ｍ本）必要であることが明らかである（本件補正後の明細書段落【００５７】及び図４参照。）。
　したがって、引用発明の「各周辺スイッチングトランジスタ群（６４ｅ，６４ｆ，６４ｇ，６４ｈ）に含まれ隣接しない２個のＴＦＴのソース電極部を共通に接続する周辺ソース配線端子部（３４ｌ，３４ｍ，３４ｎ，３４ｏ，３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓ）」は、異なるブロックに含まれ隣接しない４個（ｎ個）のＴＦＴのソース電極部を、アクティブマトリクスエリアの上側及び下側に配置した（上記（ｄ）参照。）それぞれについて、４本（ｍ本）で２個ずつ共通に接続するもの（合計２×４本）であることが明らかであるから、本願補正発明の「異なるブロックに含まれ隣接しないｎ個のアナログスイッチトランジスタのソース領域を共通接続するｍ本の第２の配線」（ｍ＝ｎ＝４の場合）に相当する。
　
　したがって、引用発明の「各周辺スイッチングトランジスタ群６４ｅ，６４ｆ，６４ｇ，６４ｈに含まれ隣接しない２個のＴＦＴのソース電極部を共通に接続する周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏ，３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓ」は、本願補正発明の「異なるブロックに含まれ隣接しないｎ個のアナログスイッチトランジスタのソース領域を共通接続するｍ本の第２の配線」（ｍ＝ｎ＝４の場合）に相当する。
　
　以上（ａ）〜（ｈ）によれば、本願補正発明と引用発明とは、
「薄膜トランジスタにより形成され、Ｎ行×Ｍ列にマトリクス配置される画素トランジスタと、
　前記画素トランジスタのゲート電極に接続されるＮ本の走査線と、
　該走査線に交差すると共に前記画素トランジスタのソース領域に接続されるＭ（＝ｍ×ｎ）本の信号線と、
　薄膜トランジスタにより形成されると共に前記Ｍ本の信号線に接続され、隣接するｍ個を１ブロックとしてｎブロックに分割されるＭ個のアナログスイッチトランジスタと、
　同一ブロックに含まれ隣接するｍ個のアナログスイッチトランジスタのゲート電極を共通接続するｎ本の第１の配線と、
　異なるブロックに含まれ隣接しないｎ個のアナログスイッチトランジスタのソース領域を共通接続するｍ本の第２の配線とを含み、
アクティブマトリクスエリアの上側及び下側の領域に、前記アナログスイッチトランジスタを半数ずつ配置し、
　前記アクティブマトリクスエリアの上側及び下側のいずれか一方に配置されるアナログスイッチトランジスタに（２Ｌ−１）番目の信号線を接続し、他方に配置されるアナログスイッチトランジスタに２Ｌ番目の信号線を接続し、
　一方に配置される前記アナログスイッチトランジスタのソース領域に入力信号を供給するための第１のデータドライバと、前記他方に配置される前記アナログスイッチトランジスタのソース領域に入力信号を供給するための第２のデータドライバと、前記画素トランジスタのゲート電極に信号を供給するための少なくとも１つの走査ドライバとが液晶パネルに実装された液晶装置」の点で一致し、次の点で相違する。
　
[相違点１]
　アナログスイッチトランジスタのソース領域に供給する入力信号の振幅が、本願補正発明では「５Ｖ以下」と限定されているのに対し、引用発明の当該振幅について限定がない点
　
[相違点２]
　本願補正発明では、第１のデータドライバ、第２のデータドライバ、及び少なくとも１つの走査ドライバを、液晶パネルの同一辺にのみ実装しているのに対し、引用発明では、アクティブマトリクスエリア上側に配置されるアナログスイッチトランジスタのソース領域に信号を供給する周辺ソース配線端子部３４Ｐ，３４Ｑ，３４Ｒ，３４Ｓ、及び前記画素トランジスタのゲート電極に信号を供給するための周辺ソース配線端子部３４ａ，３４ｂ，３４ｃ，３４ｄ，周辺ゲート配線３６ａ，３６ｂとが、アクティブマトリクスエリアの左側に引き出される一方、アクティブマトリクスエリア下側に配置されるアナログスイッチトランジスタのソース領域に信号を供給する周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏ及び周辺ゲート配線３６ｅ，３６ｆがアクティブマトリクスエリアの右側に引き出されているため、第１データドライバ、第２のデータドライバ、及び走査ドライバが液晶パネルの同一辺にのみ実装されているわけではない点
　
（４）判断
　上記相違点１乃至２について以下に検討する。
　
[相違点１について]
　アクティブマトリクス型の液晶表示装置において、ビデオ信号（引用発明の「データ信号」に相当）の振幅を小さくすることによって低消費電力化を図ること、及び当該振幅を５Ｖ以下とすることは周知技術（例、特開昭６０−１６３０９１号公報（第２頁右上欄第１５行〜左下欄第９行参照）、及び特開平２−１５７８１５号（第５頁右上欄参照））であるところ、上記低消費電力化は、引用発明のような信号線に接続されたアナログスイッチトランジスタを備えるアクティブマトリクス型の液晶装置においても要求されている技術課題であることは明らかである。
　したがって、引用発明において、低消費電力化を目的として、上記（ａ）の周知技術を採用することは当業者が容易に着想し得ることであり、上記周知技術の採用に当たって、増幅機能を有するデバイスであるアナログスイッチトランジスタの出力信号である「データ信号」の振幅を５Ｖ以下とするために、「第２の配線」を介して「アナログスイッチトランジスタのソース領域」に供給する「入力信号」の振幅を５Ｖ以下となすことは当業者が容易に想到し得たことである。
　
 [相違点２について]
（ａ）液晶表示装置において、走査信号（駆動信号）及び表示信号（ビデオ信号）の端子部を液晶パネルの一辺に集約配置して実装工程を容易化することは周知技術である（例、特開平３−２４８１９１号公報（特許請求の範囲第１項、第２頁右上欄、同頁右下欄の[発明の効果]の箇所、第１図参照）、特開平７−１３４３０６号公報（請求項１及び９、段落【００２７】【００６３】、図１参照））。
　したがって、実装工程を容易にするために、引用発明に上記（ａ）の周知技術を採用し、引用発明の駆動用ＩＣ接続部６０を一辺に集約することは当業者が容易に想到し得たことである。
　
（ｂ）そして、前記駆動用ＩＣ接続部６０が集約されている一辺と同じ辺に駆動用ＩＣを実装することは当業者にとって自明な事項であるから、引用発明において右側に引き出されている周辺ソース配線端子部３４ｌ，３４ｍ，３４ｎ，３４ｏ及び周辺ゲート配線３６ｅ，３６ｆも左側に集約し、第１のデータドライバ、第２のデータドライバ及び少なくとも１つの走査ドライバも左側に集約して実装し、相違点２の構成となすことは、引用発明及び上記周知技術（ａ）に基いて当業者が容易に想到し得た事項に過ぎない。
　
　そして、本願補正発明の効果は、引用発明及び上記周知技術から予測し得るものにすぎない。
　
　よって、本願補正発明は、引用例１に記載された発明及び上記周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（５）むすび
　以上のとおり、本件補正は、平成１４年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
（１）本願発明
　平成１７年１月２４日付の手続補正は上記のとおり却下されたので、本願の請求項に係る発明は、平成１６年９月３０日付け手続補正により補正された明細書の特許請求の範囲の請求項１〜４に記載されたとおりのものと認められるところ、その請求項１に係る発明は以下のもの（以下、「本願発明」という。）と認める。
　
「【請求項１】　薄膜トランジスタにより形成され、Ｎ行×Ｍ列にマトリクス配置される画素トランジスタと、
　前記画素トランジスタのゲート電極に接続されるＮ本の走査線と、
　該走査線に交差すると共に前記画素トランジスタのソース領域に接続されるＭ（＝ｍ×ｎ）本の信号線と、
　薄膜トランジスタにより形成されると共に前記Ｍ本の信号線に接続され、隣接するｍ個を１ブロックとしてｎブロックに分割されるＭ個のアナログスイッチトランジスタと、
　同一ブロックに含まれ隣接するｍ個のアナログスイッチトランジスタのゲート電極を共通接続するｎ本の第１の配線と、
　異なるブロックに含まれ隣接しないｎ個のアナログスイッチトランジスタのソース領域を共通接続するｍ本の第２の配線とを含み、
　前記第２の配線を介して前記アナログスイッチトランジスタのソース領域に供給する入力信号の振幅を５Ｖ以下とし、
　前記画素トランジスタが配置されるアクティブマトリクスエリアの上側及び下側に前記アナログスイッチトランジスタを半数ずつ配置し、前記アクティブマトリクスエリアの上側及び下側のいずれか一方に配置されるアナログスイッチトランジスタに（２Ｌ−１）番目の信号線を接続し、他方に配置されるアナログスイッチトランジスタに２Ｌ番目の信号線を接続し、前記アナログスイッチトランジスタのソース領域に信号を供給するための少なくとも１つのデータドライバと前記画素トランジスタのゲート電極に信号を供給するための少なくとも１つの走査ドライバとを液晶パネルの同一辺に実装したことを特徴とする液晶装置。」
　
（２）引用例記載の発明
　原査定の拒絶の理由で引用された引用例及びその記載事項は、前記「２．（２）」に記載したとおりである。
　
（３）対比・判断
　本願発明は、上記「２．（４）」で検討した本願補正発明における「液晶パネルの同一辺にのみ実装した」ドライバについて、（ａ）「前記一方に配置される前記アナログスイッチトランジスタのソース領域に信号を供給するための第１のデータドライバと、前記他方に配置される前記アナログスイッチトランジスタのソース領域に信号を供給するための第２のデータドライバと、前記画素トランジスタのゲート電極に信号を供給するための少なくとも１つの走査ドライバと」から「前記アナログスイッチトランジスタのソース領域に信号を供給するための少なくとも１つのデータドライバと前記画素トランジスタのゲート電極に信号を供給するための少なくとも１つの走査ドライバと」に変更することによりデータドライバは「少なくとも１つ」でよいと限定を減らすとともに、（ｂ）「同一辺にのみ実装した」との限定のうち「のみ」との限定を削除したものである。
　
　そうすると、本願発明の構成要件を全て含み、さらに上記（ａ）のとおり限定を増やし、上記（ｂ）の限定を付加したものに相当する本願補正発明が、上記「２．（４）」に記載したとおり、引用例１に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例１に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例１に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。