【事件の表示】
　特願２００１−１９７５３７「半導体記憶装置および情報機器、半導体記憶装置のアクセス期間設定方法」拒絶査定不服審判事件〔平成１５年　１月１７日出願公開、特開２００３−　１５９５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年６月２８日の出願であって、平成１７年５月１０日付けで拒絶の理由が通知され、同年７月１１日付けで手続補正がなされたが、同年７月２９日付けで拒絶査定がなされた。
　これに対し、同年９月１日に拒絶査定に対する審判請求がなされ、同年９月２９日付けで手続補正がなされ、当審において、平成２０年５月２０日付けで拒絶の理由が通知され、同年７月２２日付けで意見書が提出されるとともに手続補正がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年７月２２日付けの手続補正書によって補正された特許請求の範囲の請求項１に記載された、次のとおりのものである。
　
「それぞれ複数のメモリ素子で構成された、外部からの制御指令に基づいて読み出しおよび書き換え動作が可能な第１および第２記憶手段と、外部からの制御指令に基づいて、該第１および第２記憶手段間で、データ転送時の読み出しおよび書き換え動作を含むデータ転送動作を可能とすると共に、該第１および第２記憶手段の何れに対してもメモリ動作として読み出しおよび書き換え動作を可能とするメモリ制御手段とを有する半導体記憶装置であって、該外部からのアクセス動作として該メモリ動作と該データ転送動作とが競合する確率を低下させるために、該第１および第２記憶手段のうち少なくとも何れかの記憶手段を複数の小記憶領域で構成し、該メモリ制御手段は、該小記憶領域毎に独立して同時に該外部からのアクセス動作として該メモリ動作と該データ転送動作とを実行可能とし、
　該メモリ制御手段は、該第１および第２記憶手段のうち少なくとも何れかの記憶手段に対する外部からのアクセス動作毎のアクセス期間のうち当該記憶手段の活性化期間だけを該記憶手段の内部的なアクセス期間として設定する時間設定手段を有し、該第１および第２記憶手段は一方の書き込み速度が速く他方の書き込み速度が遅い構成とし、該外部からのアクセス動作が競合する確率を低下させるために、該内部的なアクセス期間は、該外部からのアクセス動作毎のアクセス期間よりも縮小されている半導体記憶装置。」
　
　ここで、上記平成２０年７月２２日付けの手続補正書によって補正された特許請求の範囲の請求項１（以下、「補正後の請求項１」という。）は、審判請求人も平成２０年７月２２日付けの意見書のＣ．（２）において、「平成１７年９月２９日付け手続補正書の本願請求項１〜１２のうち、本願請求項１、４を合体して新たな本願請求項１とする補正をしました。」と説明しているように、平成２０年７月２２日付けの手続補正書による補正前の特許請求の範囲の請求項１及び請求項４（以下、それぞれ「補正前の請求項１」及び「補正前の請求項４」という。）を併せて新たな独立請求項としたものであり、一部不明りょうな記載の釈明を目的とした補正がなされているものの、実質的に補正前の請求項１を引用した場合の補正前の請求項４に対応するものである。
　
３．引用発明
　当審による平成２０年５月２０日付けの拒絶理由に引用された刊行物である、特開平６−１９５２６１号公報（以下、「引用文献１」という。）には、図面とともに以下の事項が記載されている。（下線は、便宜上、当審において付加したものである。）
　
Ａ．「【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し、特に大記憶容量のメインメモリと小記憶容量かつ高速のキャッシュメモリとが同一チップ上に集積化された半導体記憶装置に関する。より特定的には、この発明は
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）とが同一チップ上に集積化されたキャッシュ内蔵半導体記憶装置
　
Ｂ．「【００３７】
【発明が解決しようとする課題】・・・（中略）・・・
【００４３】したがって、
上述のようなＣＤＲＡＭにおいては、キャッシュ用データを変更することなくメインメモリのデータの読出および書込を行なうことができなくなり、ＣＤＲＡＭ内において、グラフィックデータとアプリケーションプログラミングなどの表示されないデータとの両者を格納するのが困難
・・・（中略）・・・
【００４９】
この発明のさらに他の目的は、キャッシュデータに影響を及ぼすことなくＤＲＡＭに対しデータの書込および読出を行なうことのできるＣＤＲＡＭを提供すること
　
Ｃ．「【００５４】
【課題を解決するための手段】この発明に係る半導体記憶装置は、行および列のマトリックス状に配列された
複数のダイナミック型メモリセルを含むＤＲＡＭアレイ
複数のスタティック型メモリセルを含むＳＲＡＭアレイ
ＤＲＡＭアレイの選択された複数のメモリセルとＳＲＡＭアレイの選択された複数のメモリセルとの間でのデータ転送を同時に行なうためのデータ転送手段
ＤＲＡＭアレイに関連する動作の制御とＳＲＡＭアレイに関連する動作の制御とを独立に実行する制御手段
　
Ｄ．「【０１０３】
【作用】要約すれば、この発明による半導体記憶装置においては、
ＤＲＡＭアレイとＳＲＡＭアレイとを互いに独立に駆動
ＳＲＡＭアレイに格納されたキャッシュデータへ影響を及ぼすことなくＤＲＡＭアレイ内のデータの書込および読出を行なうこ
　
Ｅ．「【０１３５】
【実施例】
［実施例１］図１はこの発明の一実施例による半導体記憶装置の全体の構成を示すブロック図である。この半導体記憶装置は、ＤＲＡＭ部分とＳＲＡＭ部分とを備え、かつＳＲＡＭ部分はキャッシュメモリとして利用されるため、以下の説明においては、
キャッシュ内蔵半導体記憶装置（ＣＤＲＡＭ）
【０１３６】図１において、ＣＤＲＡＭ１００は、行および列のマトリックス状に配列された
複数のダイナミック型メモリセルを備えるＤＲＡＭアレイ１０２
複数のスタティック型メモリセルを備えるＳＲＡＭアレイ１０４
ＤＲＡＭアレイ１０２とＳＲＡＭアレイ１０４との間でのデータ転送を行なうためのデータ転送回路１０６
【０１４２】ＣＤＲＡＭ１００は、さらに、外部から与えられるたとえばシステムクロックであるクロックＫを受け内部クロックを発生するためのＫバッファ１２４と、Ｋバッファ１２４からの内部クロックに対して外部から与えられる制御信号ＣＭｄに従ってマスクをかけるためのクロックマスク回路１２６と、クロックマスク回路１２６からのクロック信号に同期して外部から与えられる
制御信号ＲＡＳ＃、ＣＡＳ＃、およびＤＴＤ＃を取込み各信号の状態に従って必要な制御信号を発生するＤＲＡＭコントロール回路１２８
外部制御信号Ｅ＃、ＷＥ＃、ＣＣ１＃およびＣＣ２＃を取込み各制御信号の状態の組合せに従ってデータ転送回路１０６、ＳＲＡＭアレイ１０４および後に説明する入出力部の動作を制御するための制御信号を発生するＳＲＡＭコントロール回路１３２
　
Ｆ．「【０１６５】上述の制御信号の説明により明らかなように、
ＣＤＲＡＭ１００においては、ＤＲＡＭ部分に関連する動作の制御とＳＲＡＭ部分に関連する動作とはそれぞれ別々に実行される
【０１６６】また
データ転送回路１０６へ直接外部からアクセスすることができるため、ＳＲＡＭアレイ１０４に格納されたデータはこのデータ転送回路への外部からの直接アクセス時に何ら影響を受けないため、グラフィックデータとキャッシュデータ（外部処理装置であるＣＰＵが利用するデータ）とをＤＲＡＭアレイ１０２内にともに格納することができる
　
Ｇ．「【０１６７】前述の図１において、データ転送回路１０６は１６個の転送ゲートを含む。転送ゲートの各々は、
ＤＲＡＭアレイ１０２からＳＲＡＭアレイまたは入出力部へデータを伝達するためのリード転送バッファ１４０
ＳＲＡＭアレイ１０４または内部データバス１２３上の書込データを格納するテンポラリーレジスタ１４２と、テンポラリーレジスタ１４２の格納データをＤＲＡＭアレイに転送するためのライト転送バッファ１４４
　
Ｈ．「【０１６８】図２は、ＳＲＡＭ部分に関連する動作を決定するための制御信号の状態を一覧にして示す図である。・・・（中略）・・・ＳＲＡＭアレイに関連する部分の動作サイクルとしては、ＳＲＡＭマスタクロックを１サイクル停止するＳＲＡＭパワーダウンサイクルと、出力部をハイインピーダンス状態に設定するディセレクトＳＲＡＭサイクルと、
ＳＲＡＭアレイからデータを読出すＳＲＡＭリードサイクルと、ＳＲＡＭアレイへデータを書込むＳＲＡＭライトサイクル
ＳＲＡＭアレイとデータ転送回路との間でデータ転送を行なうためのバッファリードトランスファサイクル
データ転送回路へ直接アクセスするバッファリードサイクルおよびバッファライトサイクル
　
Ｉ．「【０２１２】図９および図１１に示すように
ＳＲＡＭリードモードおよびＳＲＡＭライトモードにおいては、データ転送回路およびＤＲＡＭアレイの動作と無関係にＳＲＡＭアレイへのデータの書込みおよびＳＲＡＭアレイからのデータの読出しが実行されている。したがってＳＲＡＭアレイへのアクセス時において、これと並行してデータ転送回路とＤＲＡＭアレイとの間のデータ転送を実行することができる。
　
Ｊ．「【０２１３】［バッファリードトランスファ］
バッファリードトランスファモードはリード転送バッファからＳＲＡＭへデータを転送するモードである。
【０２２５】［バッファライトトランスファモード］
バッファライトトランスファモードはＳＲＡＭアレイからデータ転送回路に含まれるライトデータ転送バッファ（テンポラリバッファを含む）へデータを転送するモードである。
　
Ｋ．「【０２４９】［バッファリード］
バッファリードモード時においては、リードデータ転送バッファから直接データが出力される。
バッファリードモードを実行することにより、ＳＲＡＭアレイに格納されたキャッシュデータに影響を及ぼすことなくデータを読出すことができる。
【０２５６】［バッファライト］
バッファライトモードは外部から与えられる書込データをＳＲＡＭメモリセルへ書込むことなくライトデータ転送バッファ（ＤＴＢＷ）へ書込む動作モードである。
【０２６０】このバッファライトモード動作を実行することにより、ＳＲＡＭアレイにおいてはメモリセル選択が行なわれていないため、ＳＲＡＭアレイにおける格納データに影響を及ぼすことなくライトデータ転送バッファ（ＤＴＢＷ）へデータを書込むことができる。
この後ライトデータ転送バッファ（ＤＴＢＷ）からＤＲＡＭアレイへデータを転送することにより、ＳＲＡＭアレイに格納されたデータ（キャッシュデータ）に対し影響を及ぼすことなくＤＲＡＭアレイへデータを書込むことができる
　
Ｌ．「【０２６２】［ＤＲＡＭ系］図２４はＤＲＡＭアレイに関連する動作モードおよび各動作モードを実現するための制御信号の状態を一欄にして示す図である。図２４に示すように、ＤＲＡＭアレイ部に関連する動作には、ＤＲＡＭ部へのクロックの伝達を禁止し、ＤＲＡＭアレイの動作サイクルを実効的に長くするためのＤＲＡＭパワーダウンモード、ＤＲＡＭの動作を禁止するＤＲＡＭ  ＮＯＰモード、ＤＲＡＭアレイを駆動するＤＲＡＭアクティベートモード、
ＤＲＡＭアレイからリードデータ転送バッファへデータを転送するＤＲＡＭリードトランスファモード
ＤＲＡＭアレイへライトデータ転送バッファからデータを転送するＤＲＡＭライトトランスファモード
　
Ｍ．「【０２６３】［ＤＲＡＭパワーダウン］・・・（中略）・・・
ＤＲＡＭの動作速度はＳＲＡＭの動作速度よりも遅い。
　
Ｎ．「【０２８２】図２８はＤＲＡＭリードトランスファモードにおけるデータの流れを示す図である。・・・（中略）・・・このＤＲＡＭアレイ部の動作において、ＤＴＢＲロックアウト期間を除いてＳＲＡＭアレイに関連する動作は任意に実行することができる。したがって、
ＤＲＡＭアレイからのリードデータ転送バッファ（ＤＴＢＲ）へのデータ転送と並行してＳＲＡＭアレイへアクセスしてデータの書込または読出を行なうこともでき、またライトデータ転送バッファ（ＤＴＢＷ）へのデータの書込も実行することができる。
・・・（中略）・・・
【０２８６】図３０はＤＲＡＭライトトランスファモード時におけるデータの流れを示す図である。・・・（中略）・・・図３０から明らかなように、
ＳＲＡＭアレイ１０４へはこの期間アクセスすることができ、またリードデータ転送バッファ１４０へも外部からアクセスすることができる。
　
Ｏ．「【０３１６】［データ転送動作：ページモード転送］次に、この
ＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ転送動作
【０３４１】
ＤＲＡＭリードトランスファモードとＳＲＡＭのバッファリードトランスファモードとを繰返し実行することにより、複数のデータブロックをＤＲＡＭアレイからＳＲＡＭアレイへ転送することが可能
・・・（中略）・・・
【０３４９】図３８は、
ＳＲＡＭアレイからＤＲＡＭアレイへのデータ転送動作
ＳＲＡＭアレイ部分において、バッファライトトランスファモードまたはバッファライトトランスファ／ライトモードが指定され、ＤＲＡＭにおいてはＤＲＡＭライトトランスファモードが指定される
　
（ａ）上記Ａに記載されているように、引用文献１には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）とを有するキャッシュ内蔵半導体記憶装置が記憶されている。
　なお、引用文献１においては、キャッシュ内蔵半導体記憶装置との名称は用いられているが、上記Ｂ，Ｄ等の記載から明らかなように、引用文献１に記載のキャッシュ内蔵半導体記憶装置のＤＲＡＭとＳＲＡＭは互いに独立して動作し、キャッシュ用途以外のデータの格納も可能なものである。
　
（ｂ）上記Ｃの記載からみて、引用文献１に記載のキャッシュ内蔵半導体記憶装置のＤＲＡＭ及びＳＲＡＭは、それぞれ複数のメモリセルを含むアレイとして構成されており、ともに、読出し及び書込み動作が可能なものであって、上記Ｅに記載されているように、それぞれ、外部から与えられる制御信号に基づき制御信号を発生するＤＲＡＭコントロール回路、及び、ＳＲＡＭコントロール回路によって制御されるものであるから、それぞれ複数のメモリセルを含むアレイとして構成された、外部から与えられる制御信号に基づいて読出し及び書込み動作が可能なものである。
　
（ｃ）上記Ｈ−Ｋに記載されているように、ＳＲＡＭコントロール回路によって制御されるＳＲＡＭ（及びデータ転送回路）の動作には、ＳＲＡＭリード／ライト、バッファリード／ライトトランスファ、バッファリード／ライトが含まれており、上記Ｌに記載されているように、ＤＲＡＭコントロール回路によって制御されるＤＲＡＭの動作には、ＤＲＡＭリード／ライトトランスファが含まれている。
　そして、上記Ｏに記載されているように、ＤＲＡＭとＳＲＡＭとの間のデータ転送は、ＤＲＡＭからの読出しを含むＤＲＡＭリードトランスファとＳＲＡＭへの書込みを含むバッファリードトランスファの組合せ（ＤＲＡＭからＳＲＡＭへの転送）、又は、ＳＲＡＭからの読出しを含むバッファライトトランスファとＤＲＡＭへの書込みを含むＤＲＡＭライトトランスファの組合せ（ＳＲＡＭからＤＲＡＭへの転送）によって、ＳＲＡＭコントロール回路及びＤＲＡＭコントロール回路の制御により行われるものであるから、ＳＲＡＭコントロール回路及びＤＲＡＭコントロール回路は、外部から与えられる制御信号に基づいて、ＤＲＡＭとＳＲＡＭとの間で、データ転送のための読出し及び書込み動作を含むデータ転送動作を可能とするものである。
　
（ｄ）上記Ｈ，Ｉに記載されているように、上記ＳＲＡＭリード／ライトは、上記外部から与えられる制御信号に基づくＳＲＡＭコントロール回路の制御により、ＤＲＡＭの動作と無関係に行われるＳＲＡＭからのデータの読出し及びＳＲＡＭへのデータの書込み動作である。
　また、上記Ｄ，Ｆに記載されているように、ＤＲＡＭへの書込及び読出は、ＳＲＡＭに格納されたデータへ影響を及ぼすことなく行えるものであって、そのようなＤＲＡＭへの書込及び読出は、具体的には、上記Ｋ，Ｌの記載から見て、バッファリード／バッファライトと、ＤＲＡＭリード／ライトトランスファを組み合わせることによって実現されるものであるから、上記外部から与えられる制御信号に基づくＳＲＡＭコントロール回路及びＤＲＡＭコントロール回路の制御により行われるものである。
　よって、上記ＤＲＡＭ及びＳＲＡＭは、外部から与えられる制御信号に基づくＳＲＡＭコントロール回路及びＤＲＡＭコントロール回路の制御により、いずれも互いに他のメモリとは独立した動作として読出し及び書込みが可能なものであるから、上記ＳＲＡＭコントロール回路及びＤＲＡＭコントロール回路は、外部から与えられる制御信号に基づいて、ＤＲＡＭ及びＳＲＡＭの何れに対しても他のメモリとは独立した動作として読出し及び書込み動作を可能とするものである。
　
（ｅ）上記Ｇに記載されているように、引用文献１に記載のキャッシュ内蔵半導体記憶装置は、リード転送バッファ及びライト転送バッファを有しており、これらのバッファを用いることによって、上記Ｎに記載されているように、ＤＲＡＭとリード転送バッファ又はライト転送バッファとの間のデータ転送と並行して、ＳＲＡＭからのデータの読出し及びＳＲＡＭへのデータの書込みが実行できるものである。
　
（ｆ）引用文献１に記載のキャッシュ内蔵半導体記憶装置では、ＳＲＡＭはＤＲＡＭに対するキャッシュとしての機能を有するものであり、かつ、上記Ｍにおいても「ＤＲＡＭの動作速度はＳＲＡＭの動作速度よりも遅い。」と記載されているから、引用文献１に記載のキャッシュ内蔵半導体記憶装置において、ＤＲＡＭ及びＳＲＡＭのうちＳＲＡＭの書込み速度が速くＤＲＡＭの書込み速度が遅いことは、当業者には明らかである。
　
　よって、上記Ａ−Ｏの記載事項及び関連する図面を参照すると、引用文献１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
　
「それぞれ複数のメモリセルを含むアレイとして構成された、外部から与えられる制御信号に基づいて読出し及び書込み動作が可能なＤＲＡＭ及びＳＲＡＭと、外部から与えられる制御信号に基づいて、該ＤＲＡＭと該ＳＲＡＭとの間で、データ転送のための読出し及び書込み動作を含むデータ転送動作を可能とするとともに、該ＤＲＡＭ及び該ＳＲＡＭの何れに対しても他のメモリとは独立した動作として読出し及び書込み動作を可能とするＳＲＡＭコントロール回路及びＤＲＡＭコントロール回路とを有するキャッシュ内蔵半導体記憶装置であって、
　リード転送バッファ及びライト転送バッファを更に有し、該ＤＲＡＭと該リード転送バッファ又は該ライト転送バッファとの間のデータ転送と並行して、該ＳＲＡＭからのデータの読出し及び該ＳＲＡＭへのデータの書込みが実行可能であり、
　該ＤＲＡＭ及び該ＳＲＡＭのうち、ＳＲＡＭの書込み速度が速くＤＲＡＭの書込み速度が遅いキャッシュ内蔵半導体記憶装置。」
　
　
４．対比
（ａ）本願発明と引用発明とを対比すると、引用発明における「メモリセル」、「外部から与えられる制御信号」及び「読出し及び書込み動作」は、それぞれ、本願発明における「メモリ素子」、「外部からの制御指令」及び「読み出しおよび書き換え動作」に相当するから、引用発明の「それぞれ複数のメモリセルを含むアレイとして構成された、外部から与えられる制御信号に基づいて読出し及び書込み動作が可能なＤＲＡＭ及びＳＲＡＭ」は、本願発明の「それぞれ複数のメモリ素子で構成された、外部からの制御指令に基づいて読み出しおよび書き換え動作が可能な第１および第２記憶手段」に相当する。
　
（ｂ）引用発明における「データ転送動作」は、「該ＤＲＡＭと該ＳＲＡＭとの間で」行われるものであり、「データ転送のための読出し及び書込み動作を含む」ものであるから、「該第１および第２記憶手段間で」行われ、「データ転送時の読み出しおよび書き換え動作を含む」本願発明の「データ転送動作」に相当する。
　また、引用発明において「該ＤＲＡＭ及び該ＳＲＡＭの何れに対しても他のメモリとは独立した動作として」行われる「読出し及び書込み動作」は、ＤＲＡＭ及びＳＲＡＭに対する外部からの通常のメモリとしてのアクセス動作であるから、本願発明における「該第１および第２記憶手段の何れに対してもメモリ動作として」行われる「読み出しおよび書き換え動作」に相当する。
　よって、引用発明の「外部から与えられる制御信号に基づいて、該ＤＲＡＭと該ＳＲＡＭとの間で、データ転送のための読出し及び書込み動作を含むデータ転送動作を可能とするとともに、該ＤＲＡＭ及び該ＳＲＡＭの何れに対しても他のメモリとは独立した動作として読出し及び書込み動作を可能とするＳＲＡＭコントロール回路及びＤＲＡＭコントロール回路」は、本願発明の「外部からの制御指令に基づいて、該第１および第２記憶手段間で、データ転送時の読み出しおよび書き換え動作を含むデータ転送動作を可能とすると共に、該第１および第２記憶手段の何れに対してもメモリ動作として読み出しおよび書き換え動作を可能とするメモリ制御手段」に相当する。
　
（ｃ）引用発明の「キャッシュ内蔵半導体記憶装置」は、上記３．（ａ）で述べたように、キャッシュ用途以外のデータの格納も可能なものであり、本願発明の「半導体記憶装置」に相当する。
　
（ｄ）引用発明において「該ＤＲＡＭ及び該ＳＲＡＭのうち、ＳＲＡＭの書込み速度が速くＤＲＡＭの書込み速度が遅い」ことは、本願発明において「該第１および第２記憶手段は一方の書き込み速度が速く他方の書き込み速度が遅い構成」であることに相当する。
　
　したがって、本願発明と引用発明とは、
「それぞれ複数のメモリ素子で構成された、外部からの制御指令に基づいて読み出しおよび書き換え動作が可能な第１および第２記憶手段と、外部からの制御指令に基づいて、該第１および第２記憶手段間で、データ転送時の読み出しおよび書き換え動作を含むデータ転送動作を可能とすると共に、該第１および第２記憶手段の何れに対してもメモリ動作として読み出しおよび書き換え動作を可能とするメモリ制御手段とを有する半導体記憶装置であって、
　該第１および第２記憶手段は一方の書き込み速度が速く他方の書き込み速度が遅い構成である半導体記憶装置。」
である点で一致し、以下の２点で相違している。
　
［相違点１］
　本願発明では、「該外部からのアクセス動作として該メモリ動作と該データ転送動作とが競合する確率を低下させるために、該第１および第２記憶手段のうち少なくとも何れかの記憶手段を複数の小記憶領域で構成し、該メモリ制御手段は、該小記憶領域毎に独立して同時に該外部からのアクセス動作として該メモリ動作と該データ転送動作とを実行可能」とされているのに対し、引用発明においては、ＤＲＡＭ及びＳＲＡＭのいずれも、独立して同時に動作可能な複数の小記憶領域により構成されるものではない点。
　
［相違点２］
　本願発明では、メモリ制御手段が、「該第１および第２記憶手段のうち少なくとも何れかの記憶手段に対する外部からのアクセス動作毎のアクセス期間のうち当該記憶手段の活性化期間だけを該記憶手段の内部的なアクセス期間として設定する時間設定手段を有し」ており、「該外部からのアクセス動作が競合する確率を低下させるために、該内部的なアクセス期間は、該外部からのアクセス動作毎のアクセス期間よりも縮小されている」のに対し、引用発明においては、外部からのアクセス動作毎のアクセス期間のうち当該記憶手段の活性化期間だけを内部的なアクセス期間とすることについては、特定がない点。
　
５．当審の判断
　以下、上記各相違点について検討する。
　
［相違点１について］
　引用発明においては、リード転送バッファ及びライト転送バッファを設け、ＤＲＡＭとリード転送バッファ又はライト転送バッファとの間のデータ転送と並行して、ＳＲＡＭからのデータの読出し及び該ＳＲＡＭへのデータの書込みを実行可能とすることにより、ＳＲＡＭに対する外部からのＤＲＡＭとは独立した動作としての読出し及び書込み動作と、データ転送のためのＤＲＡＭに対する読出し及び書込み動作との競合を低下させるための工夫がなされている。
　
　ここで、フラッシュメモリなど書込みに時間を要するメモリに対して設けられる書込みバッファにおいて、書込みバッファを複数面設け、即ち、書込みバッファを複数の小記憶領域で構成し、それらを交互に使用することにより、書込みバッファに対する外部からの書込み動作と、書込みバッファとメモリとの間のデータ転送動作との競合を低下させることは、本願の出願の日前に頒布された刊行物である、特開平７−１４１２４７号公報（特に図２，３及び段落【０００７】の記載を参照。）、特開平６−１２４１７５号公報（特に図１及び段落【０００８】の記載を参照。）に記載されているように、当業者における周知技術であるから、引用発明において、ＳＲＡＭに対する外部からのＤＲＡＭとは独立した動作としての読出し及び書込み動作と、データ転送のためのＤＲＡＭに対する読出し及び書込み動作との競合を更に低下させるため、上記書込みバッファにおける周知技術を適用し、ＤＲＡＭに対するキャッシュ（バッファ）としても動作するＳＲＡＭを、複数の小記憶領域で構成し、それぞれ外部から独立にアクセス可能とすることにより、１つの小記憶領域をデータ転送のためのＤＲＡＭに対する読出し及び書込み動作に使用中でも、他をＳＲＡＭに対する外部からのＤＲＡＭとは独立した動作としての読出し及び書込み動作用に利用可能とすることは当業者が容易になし得ることである。
　よって、相違点１は格別のものではない。
　
［相違点２について］
　当審による平成２０年５月２０日付けの拒絶理由に引用された刊行物である、特開昭６２−８９１５６号公報（以下、「引用文献２」という。）には、バスからのＲＡＭのライトまたはリード要求時のバスサイクル、すなわち、外部からのアクセス動作に必要なアクセス期間に関係なく、ＲＡＭのアクセス時間を決めるタイミング回路により、バスの占有時間をＲＡＭの最小アクセス時間、すなわち、ＲＡＭの内部的なアクセス期間のみで決まるようにして、ＲＡＭに対する複数のアクセスが競合する確率を小さくする技術が記載されている。
 　ここで、引用文献２には、ＲＡＭの最小アクセス時間の具体的な決定方法については記載されていないが、ＲＡＭの最小アクセス時間が、実際にＲＡＭが活性化されている期間として定義可能であることは、当業者には明らかであるし、引用文献２に記載の発明の目的からみて、ＲＡＭの最小アクセス時間がバスのサイクル時間より短い（縮小されている）ことは明らかである。
　
 　したがって、ＳＲＡＭに対する外部からのＤＲＡＭとは独立した動作としての読出し及び書込み動作と、データ転送のためのＤＲＡＭに対する読出し及び書込み動作との競合を低下させるための構成を有する引用発明において、上記引用文献２に記載の公知技術を適用し、ＳＲＡＭに対する外部からのＤＲＡＭとは独立した動作としての読出し及び書込み動作に必要なアクセス期間に関係なく、このアクセス期間中、ＳＲＡＭが実際に活性化されている期間だけをＳＲＡＭの内部的なアクセス期間として決定するタイミング回路を設け、前記内部的なアクセス期間を前記外部からの読出し及び書込動作に必要なアクセス期間よりも縮小されたものとすることにより、ＳＲＡＭに対する外部からのＤＲＡＭとは独立した動作としての読出し及び書込み動作と、データ転送のためのＤＲＡＭに対する読出し及び書込み動作との競合を更に減らすようにすることは、当業者が容易に想到し得ることである。
　よって、相違点２は格別のものではない。
　
　なお、審判請求人は、平成２０年７月２２日付けの意見書のＣ．（３）において、「また、引用文献５（当審注：本件審決における「引用文献２」に対応する。）には、バスのサイクル時間（外部からのアクセス期間）に関係なくＲＡＭのアクセス時間（内部的なアクセス期間）を決めるタイミング回路により、バスの占有時間をＲＡＭの最小アクセス時間のみで決まるようにして、ＲＡＭに対する複数のアクセスが競合する確率を小さくする技術が記載されています。この引用文献５は、本願請求項１の発明に対して引用されていません。」として、引用文献２が、本願請求項１の発明に対して引用されていない主張しているが、上記２．で述べたように、本願の補正後の請求項１は、実質的に本願の補正前の請求項１を引用した場合の補正前の請求項４に対応するものであり、本願の補正前の請求項４に対しては、引用文献２（当審による平成２０年５月２０日付けの拒絶理由における引用文献５）が引用されているから、上記審判請求人の主張は当を得ないものである。
　
　そして、本願発明の構成によってもたらされる効果も、引用発明、上記引用文献２に記載の公知技術、及び周知技術から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。
　
６．むすび
　以上のとおり、本願発明は、引用文献１，２に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
　よって、結論のとおり審決する。