【事件の表示】
　平成　７年特許願第　１２２６２号「コンピュータシステムのための電力管理ユニットおよびコンピュータシステム内の電力を管理するための方法」拒絶査定不服審判事件〔平成　７年１１月１４日出願公開、特開平　７−３０２１３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は平成７年１月３０日（パリ条約優先権主張１９９４年２月２日、米国）の出願であって、平成１６年２月１３日付けで拒絶査定がなされ、これに対して平成１６年５月２１日に拒絶査定に対する審判が請求されたものである。
　本願の請求項１に係る発明は、平成１３年１１月１５日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された事項により特定される次のとおりのもの（以下「本願発明」という。）である。
「コンピュータシステムのための電力管理ユニットであって、前記コンピュータシステムは、最大クロック周波数を定格とするプロセッサと、少なくとも１つの周辺装置と、ＣＰＵクロック信号を前記プロセッサに与えかつシステムクロック信号を前記周辺装置に与えるためのクロックジェネレータとを含み、前記電力管理ユニットは、
　前記ＣＰＵクロック信号および前記システムクロック信号の周波数を選択的に変えるように構成されるクロック制御ユニットと、
　前記コンピュータシステムの一次アクティビティおよび前記コンピュータシステムの二次アクティビティを検出するように構成されるシステムモニタと、
　前記クロック制御ユニットおよび前記システムモニタに結合される電力管理ステートマシンとを含み、前記電力管理ステートマシンは、前記クロック制御ユニットが前記ＣＰＵクロック信号を前記最大クロック周波数で駆動するようにされる第１の状態と、前記クロック制御ユニットが前記ＣＰＵクロック信号をより低い周波数で駆動するようにされる第２の状態と、前記クロック制御ユニットが前記ＣＰＵクロック信号を停止するようにされる第３の状態と、前記クロック制御ユニットが前記ＣＰＵクロック信号を予め定められた時間の間前記最大クロック周波数で駆動するようにされる過渡状態とを含み、前記電力管理ステートマシンは前記予め定められた時間の後に以前の状態に戻り、前記一次アクティビティが生じると前記電力管理ステートマシンは前記第１の状態に入り、前記二次アクティビティが生じると前記電力管理ステートマシンは前記過渡状態に入る、電力管理ユニット。」
　
２．引用刊行物
　これに対して原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物「欧州特許出願公開第５６５９１４号明細書」（以下、「引用刊行物」という。）には図面とともに以下の記載がある。（以下、訳文（当該公報のパテントファミリである特開平６−８３４９１号公報参照）を併記する。）
　
「Technical Field
　This invention relates generally to computers. More specifically, this invention relates to the management of power in portable computers. 」（第２頁左欄第１〜５行）
（訳文）「技術分野   　
　本発明は、一般的には、コンピュータに関し、具体的には、ポータブル・コンピュータの電力管理に関する。」
　
「These four states are briefly described with reference to FIGURE 5. Each state and transition shall be fully described in section II. The full power or normal state is the fully operational and active state. As shown in FIGURE 5, every change in state must involve the normal state. In the low power or idle state the system is operational but only necessary functions are being powered. The computer appears to be ON in this state. In the standby or sleep state, the system appears to be OFF to the user, however, there are certain system components which are powered and the system will immediately resume its normal operation if requested to do so. If not, the system will automatically transition to the zero power state after a given period of time. This is the lowest power state and the computer appears to be OFF. 」（第４頁右欄第４４行〜第５頁左欄第２行）
（訳文）「図５を参照してこれらの４状態について簡単に説明する。各状態と状態の遷移の詳しい説明は、セクションＩＩで行う。全電力または通常状態とは、完全に動作状態にあり、活動している状態である。図５に示すように、状態が変わるためには、通常状態にあることが必要である。低電力またはアイドル状態では、システムは動作状態にあるが、必要とする機能だけに電力が供給されている。コンピュータはこの状態にあるときは、ＯＮのように見える。待機または休止状態では、システムはユーザにはＯＦＦのように見えるが、いくつかのシステム・コンポーネントには電力が供給されており、システムは再開要求を受けると、即時に通常動作を再開する。再開要求がないと、システムは所定の時間が経過すると、自動的にゼロ電力状態に移行する。これは最低電力状態であり、コンピュータはＯＦＦのように見える。」
　
「
4. Main Processor Plane 208
　The Main Processor plane 208 powers the Intel 386SX (or AM386SXL) processor chip 252. This plane is powered down by the core chip set (256, 258, 260) whenever the system enters the standby (sleep) state or the zero power state. 
5. VGA Support Plane 210
　The VGA Support plane 210 includes a VGA controller 274 with LCD control and display memory VRAM 276. The VGA controller 274 is a low-power vendor chip WD90C20. It provides the driver for an LCD flat panel which is industry standard VGA compatible. This plane remains powered in all states except the zero power state of the system. However, the VGA controller 274 itself is placed in a low powered mode when the system enters the standby state. In this mode, the display memory 276 is slow-refreshed to preserve the contents of the screen, although the screen (i.e., the LCD panel and backlight both not shown) has been powered down. This scheme allows the system to restore the visual  state of the screen without reloading the display memory 276 when the system enters the full power state from the standby state. 」（第６頁左欄第１〜２７行）
（訳文）「
４．主プロセッサ・プレーン２０８
　主プロセッサ・プレーン２０８は、インテル３８６ＳＸ（またはＡＭ３８６ＳＸＬ）プロセッサ・チップ２５２に電力を供給する。このプレーンは、システムが待機（スリープ）状態またはゼロ電力状態に入ると、コア・チップ・セット（２５６，２５８，２６０）によって電力供給が停止（パワー・ダウン）される。
５．ＶＧＡサポート・プレーン２１０
　ＶＧＡサポート・プレーン２１０には、ＬＣＤ制御・表示メモリＶＲＡＭ  ２７６内蔵のＶＧＡコントローラ２７４が実装されている。ＶＧＡコントローラ２７４は低電力ベンダ・チップＷＤ９０Ｃ２０からなり、業界標準のＶＧＡと互換性をもつＬＣＤフラット・パネル用のドライバを備えている。このプレーンは、ゼロ電力状態を除き、システムがすべての電力状態にあるとき、電力が供給されたままである。しかし、ＶＧＡコントローラ２７４自体は、システムが待機状態に入ると、低電力モードに置かれる。このモードに置かれると、スクリーン（つまり、ＬＣＤパネルとバックライト−共に図面には示していない）がパワー・ダウンされていても、表示メモリ２７６はリフレッシュ速度が遅くなってスクリーンの内容が保持される。この方式によると、システムが待機状態から全電力状態に入ったとき、システムは表示メモリ２７６を再ロードしなくても、スクリーンのビジュアル状態を復元することができる。」
　
「
Core Plane Detailed Description
 　The core plane 202 is comprised of the core chip set 256, 258, 260 which performs numerous power control functions. The core plane 202 is also comprised of the on/off glue logic 266 which monitors the condition of such systems as the battery and on/off switch to determine if an event has occurred which may require the state of the system to change. An event of this nature is defined as a power management (PM) event. The core chip set and the glue logic portions of the core plane 202 perform critical functions in the power management system, and are described below. 」（第６頁右欄第２３〜３６行）
（訳文）「
コア・プレーンの詳細説明
　コア・プレーン２０２は、多数の電源制御機能を実行するコア・チップ・セット２５６，２５８，２６０から構成されている。また、コア・プレーン２０２はオン／オフ・グルー・ロジック２６６から構成されている。このロジックは、バッテリやオン／オフ・スイッチといったシステムの状態をモニタして、システムの状態を変える必要のあるような事象（イベント）が発生したかどうかを判断する。この種の事象は電力管理（ＰＭ）事象と定義されている。コア・プレーン２０２のコア・チップ・セットとグルー・ロジック部分は、以下に詳しく説明するように、電力管理システムにおいて重要な機能を実行する。」　
　
「
Core Chip Set Description
　The compatibility with an IBM PC/AT and many power control functions are accomplished by what is defined as the core chip set. The three vendor chips 256, 258, 260 which comprise the core chip are fully described in Western Digital 1991 Devices Databook, Western Digital Corp., 1991. The core chip set is comprised of registers which are programmed to control the ten power planes of system planar 200. Each of the chips of the core chip set have been specifically designed for low power consumption. The vendor chips are described below, followed by a description of the register files contained therein.    　
1. WD76C10LP 260
　This CPU and core logic controller chip incorporates a memory controller, main processor control, AT bus logic including DMA signals and power management control. Power management control implements a register file that can be accessed from the main processor and that allows for altering the clock speed of the main processor, for shutting down the main processor and/or other power planes in the system and for resuming the execution of the main processor upon the occurrence of one or more external events. 
2. WD76C21 258
　This chip implements a floppy disk controller, real-time clock and IDE hard file control signals. 
3. WD76C30 256
　This chip implements standard AT style serial and parallel ports, programmable interrupt controllers and clock generators. 」（第６頁右欄第３７行〜第７頁左欄第１９行）
（訳文）「
コア・チップ・セットの説明
　ＩＢＭ  ＰＣ／ＡＴと互換性をもたせる機能と多数の電力制御機能は、コア・チップ・セットと定義しているものによって実行される。コア・チップを構成する３個のベンダ・チップ２５６，２５８，２６０は、「Ｗｅｓｔｅｒｎ  Ｄｉｇｉｔａｌ  １９９１  Ｄｅｖｉｃｅｓ  Ｄａｔａｂｏｏｋ」、ＷｅｓｔｅｒｎＤｉｇｉｔａｌ  Ｃｏｒｐ．，１９９１に詳しく説明されている。コア・チップ・セットはシステム・プレーナ２００の１０個のパワー・プレーンを制御するようにプログラムされたレジスタから構成されている。コア・チップ・セットの各チップは電力消費を節減する設計になっている。以下では、まず、ベンダ・チップについて説明し、そのあとでチップに内蔵されたレジスタ・ファイルについて説明する。
１．ＷＤ７６Ｃ１０ＬＰ  ２６０
　このＣＰＵとコア・ロジック・コントローラ・チップには、メモリ・コントローラ、主プロセッサ制御、ＡＴバス・ロジック（ＤＭＡ信号を含む）および電力管理制御が実装されている。電力管理制御はレジスタ・ファイルを通して行われる。このレジスタ・ファイルは主プロセッサからアクセス可能であり、主プロセッサのクロック速度を変更したり、主プロセッサやシステム内の他のパワー・プレーンを遮断したり、１つまたは２つ以上の外部事象が発生したとき主プロセッサの実行を再開したりするために使用される。
２．ＷＤ７６Ｃ２１  ２５８
　このチップには、フロッピ・ディスク・コントローラ、リアルタイム・クロックおよびＩＤＥハード・ファイル制御信号が実装されている。
３．ＷＤ７６Ｃ３０  ２５６
　このチップには、標準ＡＴ様式のシリアルおよびパラレル・ポート、プログラマブル割込みコントローラおよびクロック・ジェネレータが実装されている。」
　
「2. CPU Clock Control Register (CCCR) 304   　
　The CCCR register 304 contains the main processor clock speed. The CCCR register 304 may be programmed to reduce the main processor clock to 1/2, 1/4th or 1/8th its normal value. Since the power consumption of a processor is proportional to the clock speed, operating the main processor 252 at the lowest possible clock speed will result in the maximum power saving. 」（第７頁左欄第４１〜５０行）
（訳文）「
２．ＣＰＵクロック制御レジスタ（ＣＣＣＲ）３０４
　ＣＣＣＲレジスタ３０４は、主プロセッサのクロック速度を格納する。ＣＣＣＲレジスタ３０４は、主プロセッサのクロック速度が通常値の１／２、１／４または１／８になるようにプログラムすることが可能である。プロセッサの電力消費はクロック速度に比例するので、主プロセッサ２５２を可能な限り遅いクロック速度で動作させると、最大の電力節約が得られる。」
　
「
On/Off Glue Logic Description
　FIGURE 4 is a schematic block diagram of the on/off glue logic 266 contained in the core plane 202. On/off glue logic 266 monitors the condition of such systems as the battery and on/off button to determine if an event has occurred which may require attention by the system. These inputs are received on the following input signal lines: 」（第７頁右欄第４９〜５７行）
（訳文）「
オン／オフ・グルー・ロジックの説明
　図４は、コア・プレーン２０２に実装されたオン／オフ・グルー・ロジック２６６を示す概略ブロック図である。オン／オフ・グルー・ロジック２６６はバッテリやオン／オフ・ボタンなどのシステムの状態をモニタして、システムにアテンションさせる必要のある事象が起こったかどうかを判断する。これらの入力は、以下に説明する入力信号線を通って受信される。」
　
「The computer operates in four (4) major states: Full power or Normal, Low Power or Idle, Standby or Sleep, and Zero Power. FIGURE 5 is a state diagram illustrating each of the four major states of the operating system. The states of the system and transitions between each of these states is discussed below. 」（第９頁右欄第４４〜５０行）
（訳文）「コンピュータは、４つの主要状態で動作している。つまり、全電力または通常状態、低電力またはアイドル状態、待機または休止状態、ゼロ電力状態である。図５は、オペレーティング・システムの４つの主要状態の各々を示した状態図である。システムの状態とこれらの状態の遷移について、以下説明する。」
　
「
2. Transition 518: Full Power 508 to Low Power 504
　In the full power state 508, the multi-tasking operating system detects when there is no useful work being done in the system. This is indicated by the execution of the lowest priority thread in the system. This thread is  defined as the idle thread. In the preferred embodiment, the idle thread invokes the main processor firmware which then places the main processor 252 in the low power or idle state 504.   　
　The low power or idle state 504 is a low power operational state in which the clock speed of the main processor 252 is reduced. This state is immediately entered whenever there is no activity in the system. The appearance of the computer is no different than when the system is in the normal state. However, after a certain period of inactivity in the idle state, the backlight of the LCD panel is turned off to further conserve power. This is done by the firmware programming of the screen time control registers (STCRs 310). The user can still view the screen albeit with reduced clarity. This results in substantial reduction of power consumption in the low power state 504. 
3. Transition 520: Low Power 504 to Full Power 508
　When an interrupt is detected by a core chip WD76C10LP 260, it automatically sets the clock speed of the main processor 252 back to full speed for a small interval of time sufficient to process the interrupt as fast as possible. When the interrupt is completely processed, the firmware turns on the backlight (if the interrupt is caused by the stylus or the keyboard), reprograms the control chip WD76C10LP 260 to continue main processor operations at full clock speed, and returns to the operating system's idle thread. (The logic of the firmware of the preferred embodiment is fully described in a later section.) The idle thread then invokes the operating system's dispatcher to determine if any application threads have been made executable as a result of the recent interrupt. If so, control is given to such a thread and the full power state 508. If no such thread has been made dispatchable, then the idle thread gains control again.  The idle thread then invokes the firmware to reenter the low power state 504. 」（第１０頁左欄第２９行〜右欄第２４行）
（訳文）「
２．遷移５１８：全電力状態５０８から低電力状態５０４へ
全電力状態５０８にあるとき、マルチタスキング・オペレーティング・システムは、システムで有用な仕事が行われていないと、それを検出する。これは、システムで最低優先度のスレッド（ｔｈｒｅａｄ）を実行することで通知される。このスレッドはアイドル・スレッドと定義されている。好適実施例では、アイドル・スレッドは主プロセッサ上のファームウェアを呼び出し、ファームウェアは主プロセッサ２５２を低電力またはアイドル状態５０４に置く。
　低電力またはアイドル状態５０４は低電力で動作する状態であり、この状態では、主プロセッサ２５２のクロック速度は遅くなる。システムでどの活動もしていないと、即時にこの状態に入る。コンピュータは外観的には、システムが通常状態にあるときと変わらないが、アイドル状態で非活動がある期間経過すると、ＬＣＤパネルのバックライトがオフにされて、さらに電力が節減される。これはスクリーン時間制御レジスタ（ＳＴＣＲ  ３１０）をファームウェアでプログラミングすることにより行われる。ユーザはまだ画面を見ることができるが、鮮明度は低下する。この結果、低電力状態５０４における電力消費が大幅に節減されることになる。
３．遷移５２０：低電力状態５０４から全電力状態５０８へ
　コア・チップＷＤ７６Ｃ１０ＬＰ  ２６０によって割込みが検出されると、主プロセッサ２５２のクロック速度は、短時間の間再び全速度に自動的にセットされ、その間に割込みが処理される。割込みの処理が完了すると、ファームウェアはバックライトをオンにし（割込みがスタイラスまたはキーボードによって引き起こされた場合）、主プロセッサの動作を全クロック速度で継続するように制御チップＷＤ７６Ｃ１０ＬＰを再プログラムし、オペレーティング・システムのアイドル・スレッドに戻る。（好適実施例によるファームウェアのロジックの詳細は別の個所で下述する。）そのあと、アイドル・スレッドはオペレーティング・システムのディスパッチャを呼び出して、最近の割込みの結果として実行可能にされたアプリケーション・スレッドがあるかどうかを判断する。もしあれば、制御がそのスレッドと全電力状態５０８に渡される。ディスパッチ可能とされたスレッドがなければ、アイドル・スレッドは再び制御を受け取る。そのあと、アイドル・スレッドはファームウェアを呼び出して、再び低電力状態５０４に入る。」
　
「
5a. Transition 512 Due to On/off Button Press
　When the system is in the standby state 502 (appears to be off to the user), and the on/off button 438 is pressed, a RESUME event is generated if the battery charge is sufficient. If the battery charge is low, returning to full power or normal state will consume more power. As a result, the computer will notify the user audibly or visually that the computer cannot resume operation due to the lower power condition. 
　If the battery charge is sufficient, the event is captured by the WD76C10LP chip 256 on the core plane 202. The WD76C10LP chip 256 then applies power to the main processor 252 which then commences execution at the reset vector. The power on self test program (POST) can determine the reason the reset vector was entered. This information is passed to the operating system (which is still in the DRAM 262). The POST code also restores the normal refresh rate for the DRAM 262. The operating system then powers up the I/O devices such as the LCD/digitizer 254 and the keyboard plane 220. This sequence of events is interpreted by the user as the computer being in the ON state. Furthermore,  because the amount of time taken to reach this state is very short (of the order of 2 seconds or less), the user perceives that the system has turned on instantaneously, hence the notion instant on. At this point, the operating system level 110 and the system planar level 102 are ready to respond to user inputs. 
5b. Transition 512 Due To a Modem Call
　If an external call is received at the modem interface 434, the glue logic 266 is notified by receiving the modem call signal on the RI signal line 406. Provided the battery charge is not low, the glue logic will generate the RESUME signal which will be received by WD76C10LP 256. As in the case of the on/off button 438, this event causes the WD76CIOLP chip 256 to apply full power to the main processor 252. The main processor 252 then enters the reset vector as discussed above, and returns to the operating system with a reason code that indicates that a modem call is pending. The operating system then processes the call, invoking appropriate application programs, if any, and returns after a timeout period to the standby state 502. Note that the operating system does not turn on the LCD or backlight, since the resume event was not triggered by the user. 」（第１１頁左欄第１９行〜右欄第１３行）
（訳文）「
５．遷移５１２：待機状態５０２から全電力状態５０８へ
　待機状態５０２からは、システムはＲＥＳＵＭＥ  ＰＭ事象が発生したときだけ全電力または通常状態５０８に移ることができる。上述したように、ＲＥＳＵＭＥ  ＰＭ事象が起こる原因は３つある。以下では、これらの原因で起こる遷移５１２を原因別に説明する。
５ａ．オン／オフ・ボタンを押したために起こる遷移５１２
　システムが待機状態５０２にあるとき（ユーザからは「オフ」のように見える）、オン／オフ・ボタン４３８が押されると、バッテリ充電が十分であればＲＥＳＵＭＥ事象が発生する。バッテリ充電が十分でないと、全電力または通常状態に戻って電力が節約される。その結果、コンピュータは、電力が低下したためオペレーション再開が不能であることを音声または表示でユーザに知らせる。
　バッテリ充電が十分であれば、この事象はコア・プレーン２０２上のＷＤ７６Ｃ１０ＬＰチップ２５６によってキャプチャされる。そのあと、ＷＤ７６Ｃ１０ＬＰチップ２５６は主プロセッサ２５２に電力を供給し、主プロセッサはリセット・ベクトルから実行を開始する。パワー・オン自己テスト・プログラム（ＰＯＳＴ）は、リセット・ベクトルに入った理由を突き止める。この情報はオペレーティング・システム（まだＤＲＡＭ２５６に置かれている）に渡される。ＰＯＳＴコードが実行されると、ＤＲＡＭ２６２の通常リフレッシュ速度も復元される。そのあと、オペレーティング・システムはＬＣＤ／ディジタイザやキーボード・プレーン２２０などの入出力デバイスに電源を入れる。この一連の事象はユーザから見たとき、コンピュータがオン状態にあるように見える。さらに、この状態になるまでの時間は瞬時（約２秒またはそれ以下）であるので、ユーザには、システムが瞬時にオンになったように見える。「瞬時オン」と呼ばれるのは、そのためである。この時点で、オペレーティング・システム・レベル１１０とシステム・プレーナ・レベル１０２は、ユーザからの入力を受け付ける準備状態になる。
５ｂ．モデム呼出しが原因で起こる遷移５１２
　外部呼出しがモデム・インタフェース４３４で受信されたときは、モデム呼出し信号がＲＩ信号線４０６に現れることによってグルー・ロジック２６６に通知される。バッテリ充電が低下していなければ、グルー・ロジックはＲＥＳＵＭＥ信号を発生し、この信号はＷＤ７６Ｃ１０ＬＰ２５６によって受信される。オン／オフ・ボタンの場合と同じように、この事象が起こると、ＷＤ７６Ｃ１０ＬＰチップ２５６は全電力を主プロセッサ２５２に供給する。そのあと、主プロセッサ２５２は上述したようにリセット・ベクトルに入り、理由コードと一緒にオペレーティング・システムに制御を返す。この理由コードはモデム呼出しが未処理であることを示している。これを受けて、オペレーティング・システムはその呼出しを処理し、もしあれば、該当のアプリケーション・プログラムを呼び出し、タイムアウト期間が経過すると、待機状態５０２に戻る。ここで、オペレーティング・システムがＬＣＤまたはバックライトをオンにしないのは、ＲＥＳＵＭＥ事象がユーザによってトリガされなかったためである。」　
　
「
c. Firmware Logic for Full Power/Standby State Transition
　The main processor firmware logic for placing the system in the Standby state 502 is given in FIGURE 9(a). 
　When the operating system is required to make a transition to the standby state 502 based on some conditions in the system, the firmware is invoked, step 902. The state of the main processor 252 is saved in DRAM 262, step 904. The state information includes all data registers and certain registers used to control addressing-related and protection mode related data. Next, a code is written to a non-volatile RAM (NVRAM) location (called shutdown code) to indicate that the system is entering standby state 502, step 706. Next, all power planes (except the core plane 202, the VGA support plane 210, the miscellaneous plane 206, 12 volt plane 204, and the main processor plane 208) are powered down by programming the power place control register (PPCR) 308, step 708. Next, the VGA chip WD90C20 274 is placed in the low power state by turning off the LCD and backlight power by clearing the screen timer control registers (STCRs) 310, 312, step 910. Next, the DRAM 262 and the VRAM 276 refresh rates are lowered by programming the Refresh Control Register (RCR) 306, step 912. Next, the power down control register (PDCR) 302 is programmed to indicate that the core chip set must power down the main processor plane 208 and miscellaneous power plane 216 when a halt instruction is executed, step 914. Finally, a halt instruction is executed, step 916. （第１３頁右欄第４０行〜第１４頁左欄第１５行）
（訳文）「
ｃ．全電力状態から待機状態へ遷移するためのファームウェア・ロジック
　図９（ａ）は、システムを待機状態５０２に置くための主プロセッサのファームウェア・ロジックを示すものである。
　システムになんらかの状態が起こったために、オペレーティング・システムに待機状態５０２へ遷移させる必要があるときは、ファームウェアが呼び出される（ステップ９０２）。主プロセッセ２５２の状態がＤＲＡＭ  ２６２にセーブされる（ステップ９０４）。この状態情報には、すべてのデータ・レジスタおよびアドレス指定に関係するデータと保護モードに関係するデータの制御に使用されるある種のレジスタがある。次に、コードが非揮発性ＲＡＭ（ＮＶＲＡＭ）のロケーションに書かれる（遮断コードと呼ばれる）。このコードは、システムがこれから待機状態５０２に入ることを示している（ステップ７０６）。次に、すべてのパワー・プレーン（コア・プレーン２０２，ＶＧＡサポート・プレーン２１０，雑目的プレーン２０６，１２ボルト・プレーン２０４および主プロセッサ・プレーン２０８を除く）に、パワー・プレーン制御レジスタ（ＰＰＣＲ）３０８をプログラムすることによって電力が供給される（ステップ７０８）。次に、ＶＧＡチップＷＤ９０Ｃ２０  ２７４は、スクリーン・タイマ制御レジスタ（ＳＴＣＲ）３１０，３１２をクリアしてＬＣＤとバックライト電源を切ることにより、低電力状態に置かれる（ステップ９１０）。次に、ＤＲＡＭ  ２６２とＶＲＡＭ２７６のリフレッシュ速度は、リフレッシュ制御レジスタ（ＲＣＲ）３０６をプログラムすることによって遅速される（ステップ９１２）。次に、ＨＡＬＴ命令が実行されたとき、コア・チップ・セットが主プロセッサ・プレーン２０８と雑目的パワー・プレーン２１６をパワー・ダウンすることを指示するように、パワー・ダウン制御レジスタ（ＰＤＣＲ）３０２がプログラムされる（ステップ９１４）。最後に、ＨＡＬＴ命令が実行される（ステップ９１６）。」
　
「Claims     　
1.A system for monitoring, collecting and acting upon power-related data in a portable computer to maximize the amount of time the portable computer can be used between battery re-charging with minimal user intervention, comprising: a plurality of independently controllable power planes selectively powered to consume the minimum power necessary to perform a particular function; a plurality of central processing units (CPUs) operating asynchronously with respect to each other; on/off glue logic means for monitoring battery condition, user invoked functions, and system state; and power management means coupled to said plurality of CPUs for controlling the operation of each of said power planes as a function of the conditions sensed by said on/off glue logic means. 」（第２３頁右欄第３１〜５３行）
（訳文）「特許請求の範囲   　
１　ポータブル・コンピュータにおいて電力関係データをモニタし、収集し、そのデータに基づいて必要なアクションを行って、バッテリを再充電するまでの期間、ユーザの介入を最小にしてポータブル・コンピュータを使用できる時間量を最大にする電力配分管理システムであって、
（ａ）ある特定の機能を実行するために必要な電力消費を最小にするために選択的に電力が供給される独立に制御可能な複数のパワー・プレーンと、
（ｂ）相互に対して非同期に動作する複数の中央演算処理ユニット（ＣＰＵ）と、
（ｃ）バッテリ条件、ユーザが呼び出した機能、およびシステム状態をモニタするためのオン／オフ・グルー・ロジック手段と、
（ｄ）前記複数のＣＰＵに接続されて、前記オン／オフ・グルー・ロジック手段が検出した状態に応じて前記パワー・プレーンの各々を制御するための電力管理手段と
を備えたことを特徴とする電力配分管理システム。」
　
　したがって、これら引用刊行物の記載から、引用刊行物には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
「ポータブル・コンピュータの電力管理システムであって、
　主プロセッサと、コア・プレーン、ＶＧＡサポート・プレーン２１０等を有し、
　電力管理制御を行うコア・プレーンは、
　主プロセッサのクロック速度を変更するコア・チップＷＤ７６Ｃ１０ＬＰと、
　クロック・ジェネレータと、
　バッテリやオン／オフ・スイッチといったシステムの状態をモニタして、システムの状態を変える必要のあるような事象（イベント）が発生したかどうかを判断する、オン／オフ・グルー・ロジックとを有し、
　コア・チップＷＤ７６Ｃ１０ＬＰは、主プロセッサをクロック速度が全速度の全電力状態（通常状態）で駆動する状態と、主プロセッサのクロック速度を遅くする低電力（アイドル）状態と、主プロセッサをパワーダウンする待機状態とを有し、
　コア・チップＷＤ７６Ｃ１０ＬＰは、割込みが検出されると主プロセッサのクロック速度を全速度とし、
　待機状態において、外部呼び出しがモデム・インタフェースで受信されると、オン／オフ・グルー・ロジックに通知され、オン／オフ・グルー・ロジックから更にコア・チップＷＤ７６Ｃ１０ＬＰに通知され、コア・チップＷＤ７６Ｃ１０ＬＰチップは全電力を主プロセッサに供給し、オペレーティング・システムは呼出を処理し、タイムアウト期間が経過すると待機状態に戻り、
　待機状態において、オン／オフ・ボタンが押されるとオン／オフ・グルー・ロジックからコア・チップＷＤ７６Ｃ１０ＬＰに通知され、コア・チップＷＤ７６Ｃ１０ＬＰは主プロセッサに全電力を供給して全電力状態とする、
　電力管理システム。」
　
３．対比
　本願発明と引用発明を対比すると、
　引用発明の「ポータブル・コンピュータ」、「主プロセッサ」、及び「オン／オフ・グルー・ロジック」は、それぞれ、本願発明の「コンピュータシステム」、「プロセッサ」、及び「システムモニタ」に相当する。
　また、引用発明の主プロセッサに供給される「クロック」は、本願発明の「ＣＰＵクロック信号」に相当する。
　また、引用発明の「クロック・ジェネレータ」は、主プロセッサ及び主プロセッサの速度を変更するコア・チップＷＤ７６Ｃ１０ＬＰとの関係が必ずしも明確ではないが、引用発明には主プロセッサにクロックを供給する手段について「クロック・ジェネレータ」以外に特に記載がないことから「クロック・ジェネレータ」は主プロセッサにクロックを供給しているものと認められ、本願発明の「クロックジェネレータ」に相当し、引用発明の「クロック・ジェネレータ」は主プロセッサの速度を変更するコア・チップＷＤ７６Ｃ１０ＬＰ の制御により主プロセッサに供給するクロック速度を変更しているものと認められる。
　また、引用発明の電力管理制御を行う「コア・プレーン」は、本願発明の「電力管理ユニット」に相当する。
　また、引用発明において、主プロセッサの「クロック速度が全速度」の状態は、本願発明においてＣＰＵクロック信号を「最大クロック周波数」としている状態に相当し、引用発明のプロセッサは「最大クロック周波数を定格」としているプロセッサということができる。
　また、引用発明の「コア・チップＷＤ７６Ｃ１０ＬＰ」は、システムモニタ（オン／オフ・グルー・ロジック）からの通知によりＣＰＵのクロック速度を変化させるように、クロック・ジェネレータを制御しているから、本願発明の「電力管理ステートマシン」及び「クロック制御ユニット」に相当する。
　また、引用発明の「ＣＰＵをクロック速度が全速度の全電力状態（通常状態）で駆動する状態」、及び「ＣＰＵのクロック速度を遅くする低電力（アイドル）状態」は、それぞれ、本願発明の「ＣＰＵクロック信号を前記最大クロック周波数で駆動するようにされる第１の状態」及び「ＣＰＵクロック信号をより低い周波数で駆動するようにされる第２の状態」に相当し、引用発明のＣＰＵパワーダウンする「待機状態」ではＣＰＵに供給されるクロックも停止されているものと認められるから、引用発明の「待機状態」は、本願発明のＣＰＵクロック信号を停止するようにされた「第３の状態」に相当する。
　また、引用発明において、割込みが検出され、あるいは第３の状態において「オン／オフ・ボタン」が押されると主プロセッサが第１の状態（全電力状態）となるから、引用発明の「割込みが検出され」、あるいは「オン／オフ・ボタンが押される」ことは、本願発明の「一次のアクティビティ」に相当する。
　また、引用発明において、第３の状態（待機状態）において外部呼び出しがモデム・インタフェースで受信されると、主プロセッサは第１の状態（全電力状態）となり、タイムアウト期間が経過すると第３の状態（待機状態）に戻るから、引用発明の「外部呼び出しがモデム・インタフェースで受信される」ことは、本願発明の「二次アクティビティ」に相当し、引用発明の、二次アクティビティ（外部呼び出しがモデム・インタフェースで受信されること）により、第３の状態から第１の状態となり、タイムアウト期間が経過すると第３の状態に戻ることは、本願発明の「過渡状態」に相当する。
　また、引用発明の過渡状態では、タイムアウト期間までＣＰＵクロック信号を最大クロック周波数で駆動し、タイムアウト期間後に以前の状態に戻っており、引用発明の「タイムアウト期間」は、本願発明の「予め定められた時間」と「所定の時間」という点で一致する。
　
　したがって、両者は
「コンピュータシステムのための電力管理ユニットであって、前記コンピュータシステムは、最大クロック周波数を定格とするプロセッサと、ＣＰＵクロック信号を前記プロセッサに与えるクロックジェネレータとを含み、前記電力管理ユニットは、
　前記ＣＰＵクロック信号および前記システムクロック信号の周波数を選択的に変えるように構成されるクロック制御ユニットと、
　前記コンピュータシステムの一次アクティビティおよび前記コンピュータシステムの二次アクティビティを検出するように構成されるシステムモニタと、
　前記クロック制御ユニットおよび前記システムモニタに結合される電力管理ステートマシンとを含み、前記電力管理ステートマシンは、前記クロック制御ユニットが前記ＣＰＵクロック信号を前記最大クロック周波数で駆動するようにされる第１の状態と、前記クロック制御ユニットが前記ＣＰＵクロック信号をより低い周波数で駆動するようにされる第２の状態と、前記クロック制御ユニットが前記ＣＰＵクロック信号を停止するようにされる第３の状態と、前記クロック制御ユニットが前記ＣＰＵクロック信号を所定の時間の間前記最大クロック周波数で駆動するようにされる過渡状態とを含み、前記電力管理ステートマシンは前記所定の時間の後に以前の状態に戻り、前記一次アクティビティが生じると前記電力管理ステートマシンは前記第１の状態に入り、前記二次アクティビティが生じると前記電力管理ステートマシンは前記過渡状態に入る、電力管理ユニット。」の点で一致し、以下の点で相違する。
　
相違点１
　本願発明のコンピュータシステムは少なくとも１つの周辺装置を含み、クロックジェネレータは、システムクロック信号を周辺装置に与えているのに対して、引用発明にはクロックジェネレータが記載されているが、コンピュータシステムが周辺装置を含み、クロックジェネレータがシステムクロックを周辺装置に与えることについて明らかではない点。
　
相違点２
　本願発明の過渡状態では、予め定められた時間、ＣＰＵクロック信号を最大クロック周波数で駆動し、予め定められた時間の後に以前の状態に戻るのに対して、引用発明の過渡状態では、所定の時間（タイムアウト期間）、ＣＰＵクロック信号を最大クロック周波数で駆動し、所定の時間（タイムアウト期間）の後に以前の状態に戻る点。
　
４．当審の判断
　以下、上記相違点について検討する。
相違点１について
　コンピュータシステムが周辺装置を含むこと、クロックジェネレータがシステムクロックを供給することは周知であって格別のことではないから、引用発明において、コンピュータシステムが少なくとも１つの周辺装置を含み、クロックジェネレータが、システムクロック信号を周辺装置に与えるようにして本願発明のように構成することは当業者が適宜になし得ることである。 
　
相違点２について
　所定の時間（タイムアウト期間）を予め定められた時間とすることは当業者が適宜になし得る設計的事項であって、本願発明のように構成することに格別の困難性はない。
　
　そして、本願発明のように構成したことによる効果も引用発明及び周知技術から予想できる程度のものであって、格別のものではない。
　
　したがって、本願発明（請求項１に係る発明）は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
５．むすび
　以上のとおり、本願発明（請求項１に係る発明）は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。