(57)【要約】  複数のゲートドライバユニット（３，４）が、並列に接続された複数の半導体スイッチング素子（ＳＷ１，ＳＷ２）をそれぞれ駆動する。制御回路（５）が複数のゲートドライバユニット（３，４）を制御する。ゲートドライバユニット（３，４）は、対応する半導体スイッチング素子（ＳＷ１，ＳＷ２）のゲートにゲート電圧を供給するゲートドライバ（６）と、対応する半導体スイッチング素子（ＳＷ１，ＳＷ２）のエミッタ側の配線インダクタンスにより発生する電位差（Ｖａ）を出力周波数の１周期ごとに測定する電位差測定部（７）とを有する。制御回路（５）は、ターンオン又はターンオフのスイッチング動作時の複数の半導体スイッチング素子（ＳＷ１，ＳＷ２）の電位差（Ｖａ）が互いに同じになるように、各ゲートドライバユニット（３，４）のゲートドライバ（６）が供給するゲート電圧（ＶＧＥ）を調整する。
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【特許請求の範囲】
【請求項１】
並列に接続された複数の半導体スイッチング素子をそれぞれ駆動する複数のゲートドライバユニットと、
前記複数のゲートドライバユニットを制御する制御回路とを備え、
各ゲートドライバユニットは、
対応する前記半導体スイッチング素子のゲートにゲート電圧を供給するゲートドライバと、
対応する前記半導体スイッチング素子のエミッタ側の配線インダクタンスにより発生する電位差を出力周波数の１周期ごとに測定する電位差測定部とを有し、
前記制御回路は、ターンオン又はターンオフのスイッチング動作時の前記複数の半導体スイッチング素子の前記電位差が互いに同じになるように、各ゲートドライバユニットの前記ゲートドライバが供給する前記ゲート電圧を調整することを特徴とするゲート駆動回路。
【請求項２】
前記制御回路は、前記複数の半導体スイッチング素子の前記電位差が発生するタイミングが同じになるように、各ゲートドライバユニットの前記ゲートドライバが供給する前記ゲート電圧を調整することを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
各ゲートドライバユニットは、対応する前記半導体スイッチング素子のコレクタ−エミッタ間電圧を出力周波数の１周期ごとに測定するコレクタ−エミッタ間電位差測定部を更に有し、
前記制御回路は、定常オン時の前記複数の半導体スイッチング素子の前記コレクタ−エミッタ間電圧が互いに同じになるように、各ゲートドライバユニットの前記ゲートドライバが供給する前記ゲート電圧を調整することを特徴とする請求項１又は２に記載のゲート駆動回路。
【請求項４】
前記複数の半導体スイッチング素子はＳｉ−トランジスタ、Ｓｉ−ＭＯＳＦＥＴ又はＳｉ−ＩＧＢＴであることを特徴とする請求項１〜３の何れか１項に記載のゲート駆動回路。
【請求項５】
前記複数の半導体スイッチング素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜３の何れか１項に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列に接続された複数の半導体スイッチング素子を駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
電鉄又は電力送電のインバーター制御に半導体スイッチング素子が用いられる。並列に接続された複数の半導体スイッチング素子を動作させた場合に素子間の特性バラツキにより電流アンバランスが発生する。【０００３】
図４は、並列に接続された２つの半導体スイッチング素子のターンオンスイッチング波形を示す図である。図５は、並列に接続された２つの半導体スイッチング素子のターンオフスイッチング波形を示す図である。Ｉ１，Ｉ２は２つの半導体スイッチング素子を流れる電流、ＶＧＥはゲート−エミッタ間電圧、ＶＣＥはコレクタ−エミッタ間電圧である。図４，５から電流Ｉ１，Ｉ２にアンバランスが発生していることが分かる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】日本特開２０１２−２４９２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電流アンバランス発生時に各半導体スイッチング素子で発生損失がばらつくという問題があった。また、並列に接続された複数の半導体スイッチング素子のコレクタ−エミッタ間電圧ＶＣＥを検出してゲート信号のタイミングを調整する技術が提案されている（例えば、特許文献１参照）。しかし、コレクタ−エミッタ間電圧ＶＣＥは理論的には同一となるため、ｄｉ／ｄｔのばらつきを正確にモニタリングすることはできなかった。【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的はスイッチング損失のバラツキを抑えることができるゲート駆動回路を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係るゲート駆動回路は、並列に接続された複数の半導体スイッチング素子をそれぞれ駆動する複数のゲートドライバユニットと、前記複数のゲートドライバユニットを制御する制御回路とを備え、各ゲートドライバユニットは、対応する前記半導体スイッチング素子のゲートにゲート電圧を供給するゲートドライバと、対応する前記半導体スイッチング素子のエミッタ側の配線インダクタンスにより発生する電位差を出力周波数の１周期ごとに測定する電位差測定部とを有し、前記制御回路は、ターンオン又はターンオフのスイッチング動作時の前記複数の半導体スイッチング素子の前記電位差が互いに同じになるように、各ゲートドライバユニットの前記ゲートドライバが供給する前記ゲート電圧を調整することを特徴とする。
【発明の効果】
【０００８】
本発明では、ターンオン又はターンオフのスイッチング動作時の複数の半導体スイッチング素子のエミッタ側の配線インダクタンスにより発生する電位差が互いに同じになるように、各ゲートドライバユニットのゲートドライバが供給するゲート電圧を調整する。これにより、各半導体スイッチング素子のｄｉ／ｄｔを揃えることができるため、並列接続動作時の電流アンバランスを抑制し、スイッチング損失のバラツキを抑えることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係るゲート駆動回路を示す図である。
【図２】図１の一部を拡大した図である。
【図３】本発明の実施の形態２に係るゲート駆動回路の一部を拡大した図である。
【図４】並列に接続された２つの半導体スイッチング素子のターンオンスイッチング波形を示す図である。
【図５】並列に接続された２つの半導体スイッチング素子のターンオフスイッチング波形を示す図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態に係るゲート駆動回路について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係るゲート駆動回路を示す図である。電力変換又は制御に用いられる半導体スイッチング素子ＳＷ１，ＳＷ２が互いに直列に接続されている。この半導体スイッチング素子ＳＷ１，ＳＷ２のペアが複数並列に接続されている。複数のゲートドライバユニット３，４が、並列に接続された複数の半導体スイッチング素子ＳＷ１，ＳＷ２をそれぞれ駆動する。インダクタンスＬは半導体スイッチング素子ＳＷ１，ＳＷ２がスイッチングする際の負荷インダクタンスである。制御回路５が複数のゲートドライバユニット３，４を制御する。
【００１２】
半導体スイッチング素子ＳＷ１に逆並列にダイオードＤ１が接続されている。半導体スイッチング素子ＳＷ１のゲートにゲート電極１ａが接続されている。半導体スイッチング素子ＳＷ１のコレクタにコレクタ電極１ｂ及びコレクタ補助電極１ｃが接続されている。コレクタ電極１ｂ及びエミッタ電極１ｄは並回路においてメイン電流を流す際に使用される。半導体スイッチング素子ＳＷ１のエミッタとエミッタ電極１ｄとの間の配線インダクタンスがＬ１である。半導体スイッチング素子ＳＷ１のエミッタとエミッタ補助電極１ｅとの間の配線インダクタンスがＬ２である。エミッタ電極１ｄとエミッタ補助電極１ｆとの間の配線インダクタンスがＬ３である。半導体スイッチング素子ＳＷ２側の構成も同様である。
【００１３】
ゲートドライバユニット３には入力電極３ａから信号が入力される。ゲートドライバユニット３の電極３ｂ，３ｃ，３ｄ，３ｅはそれぞれ半導体スイッチング素子ＳＷ１のコレクタ補助電極１ｃ、ゲート電極１ａ、エミッタ補助電極１ｅ及びエミッタ補助電極１ｆに接続されている。
【００１４】
図２は、図１の一部を拡大した図である。ゲートドライバユニット３は、ゲートドライバ６と電位差測定部７を有する。ゲートドライバ６は、対応する半導体スイッチング素子ＳＷ１のゲートにゲート電圧を供給する。電位差測定部７は、対応する半導体スイッチング素子ＳＷ１のエミッタ側のエミッタ補助電極１ｅ，１ｆ間にある配線インダクタンスにより発生する電位差Ｖａを出力周波数の１周期ごとに測定する。ゲートドライバユニット４の構成も同様である。
【００１５】
Ｌ＝Ｖ＊ｄｉ／ｄｔの関係より、インダクタンスＬ１を介して流れる電流により発生する電位差Ｖａをモニタリングすることでターンオン又はターンオフのスイッチング動作時の各素子のｄｉ／ｄｔのばらつきを正確にモニタリングすることができる。
【００１６】
制御回路５は、ターンオンのスイッチング動作時の複数の半導体スイッチング素子ＳＷ１，ＳＷ２の電位差Ｖａが互いに同じになるように、各ゲートドライバユニット３，４のゲートドライバ６が供給するゲート電圧ＶＧＥを調整する。制御回路５は、メモリに記憶されたプログラムを実行するＣＰＵ、システムＬＳＩ等の処理回路により実現される。また、複数の処理回路が連携して上記機能を実行してもよい。
【００１７】
以上説明したように、本実施の形態では、ターンオンのスイッチング動作時の複数の半導体スイッチング素子ＳＷ１，ＳＷ２のエミッタ側の配線インダクタンスＬ１により発生する電位差Ｖａが互いに同じになるように、各ゲートドライバユニット３，４のゲートドライバが供給するゲート電圧を調整する。これにより、各半導体スイッチング素子ＳＷ１，ＳＷ２のｄｉ／ｄｔを揃えることができるため、並列接続動作時の電流アンバランスを抑制し、スイッチング損失のバラツキを抑えることができる。
【００１８】
また、制御回路５は、ターンオンではなく、ターンオフのスイッチング動作時の複数の半導体スイッチング素子ＳＷ１，ＳＷ２の電位差Ｖａが互いに同じになるように、各ゲートドライバユニット３，４のゲートドライバ６が供給するゲート電圧ＶＧＥを調整してもよい。この場合でも上述の効果を得ることができる。
【００１９】
また、制御回路５は、複数の半導体スイッチング素子ＳＷ１，ＳＷ２の電位差Ｖａが発生するタイミングが同じになるように、各ゲートドライバユニット３，４のゲートドライバ６が供給するゲート電圧を調整してもよい。これにより、各半導体スイッチング素子のターンオン又はターンオフのタイミングを揃えることができるため、スイッチング損失のバラツキを抑えることができる。
【００２０】
実施の形態２．
図３は、本発明の実施の形態２に係るゲート駆動回路の一部を拡大した図である。ゲートドライバユニット３は、対応する半導体スイッチング素子ＳＷ１のコレクタ補助電極１ｃとエミッタ補助電極１ｆとの間の電圧であるコレクタ−エミッタ間電圧ＶＣＥｓａｔを出力周波数の１周期ごとに測定するコレクタ−エミッタ間電位差測定部８を更に有する。ゲートドライバユニット４の構成も同様である。
【００２１】
制御回路５は、定常オン時の複数の半導体スイッチング素子ＳＷ１，ＳＷ２のコレクタ−エミッタ間電圧ＶＣＥｓａｔが互いに同じになるように、各ゲートドライバユニット３，４のゲートドライバ６が供給するゲート電圧ＶＧＥを調整する。これにより、定常オン時の損失のバラツキを抑えることができる。
【００２２】
なお、実施の形態１，２において、複数の半導体スイッチング素子ＳＷ１，ＳＷ２はＳｉ−トランジスタ、Ｓｉ−ＭＯＳＦＥＴ又はＳｉ−ＩＧＢＴである。ただし、複数の半導体スイッチング素子ＳＷ１，ＳＷ２は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００２３】
ＳＷ１，ＳＷ２  半導体スイッチング素子、３，４  ゲートドライバユニット、５  制御回路、６  ゲートドライバ、７  電位差測定部、８  コレクタ−エミッタ間電位差測定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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