【事件の表示】
　平成１０年特許願第１５３３９８号「半導体記憶装置及びその読み出し方法、並びに記録媒体」拒絶査定不服審判事件〔平成１１年１１月１６日出願公開、特開平１１−３１７０９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、特許法第４１条に基づく優先権主張を伴う平成１０年６月２日（優先日、平成９年６月６日、平成９年１２月２５日、平成９年１２月２６日、平成１０年３月３日）の出願であって、平成１７年９月２７日付けで拒絶査定がなされ、これに対して同年１１月４日に拒絶査定に対する審判請求がなされるとともに、同年１２月２日付けで手続補正がなされたものである。
　
２．平成１７年１２月２日付けの手続補正（以下、「本件補正」という。）について
（１）本件補正の内容
　本件補正は、明細書の００１５段落を補正するとともに、補正前の特許請求の範囲の請求項１ないし請求項４を、補正後の特許請求の範囲の請求項１ないし請求項４と補正するものであって、補正後の特許請求の範囲の請求項１ないし請求項４は以下のとおりである。
「　【請求項１】　２ｎ値（ｎは２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置であって、
　前記メモリセルに格納された第１の記憶情報を読み出す読み出し手段と、
　前記読み出し手段によって得られた前記第１の記憶情報の第１の特定値を、少なくとも所定の１桁のバイナリデータに変換する第１のデータ変換手段と、
　前記第１の特定値を、（２ｎ−１）個の基準値と比較し、第２の特定値に規定し、前記第２の特定値をバイナリデータに変換する第２のデータ変換手段とを備え、
　前記各第１の記憶情報に対応するバイナリデータにおいて、隣接するバイナリデータ間の差異を１桁のみとするように構成されており、
　前記記憶情報を構成する各桁のうち、最上位桁の情報を最も速く出力するようになされており、前記最上位桁の情報を１回の判定動作により出力することを特徴とする半導体記憶装置。
　　【請求項２】　２ｎ値（ｎは２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置であって、
　前記メモリセルに格納された第１の記憶情報を読み出す読み出し手段と、
　前記読み出し手段によって得られた前記第１の記憶情報の第１の特定値を、少なくとも所定の１桁のバイナリデータに変換する第１のデータ変換手段と、
　前記第１の特定値を、（２ｍ−１）個（ｍはｎより小さい自然数）の基準値と比較し、第２の特定値に規定し、前記第２の特定値をｍ桁のバイナリデータに変換する第２のデータ変換手段とを備え、
　前記各第１の記憶情報に対応するバイナリデータにおいて、隣接するバイナリデータ間の差異を１桁のみとするように構成されており、
　前記記憶情報を構成する各桁のうち、最上位桁の情報を最も速く出力するようになされており、前記最上位桁の情報を１回の判定動作により出力することを特徴とする半導体記憶装置。
　　【請求項３】　ＮＭ値（Ｎ，Ｍはそれぞれ２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置であって、
　前記メモリセルに格納された第１の記憶情報を読み出す読み出し手段と、
　前記読み出し手段によって得られた前記第１の記憶情報の第１の特定値を、少なくとも所定の１桁のデータに変換する第１のデータ変換手段と、
　前記第１の特定値を、（ＮＭ−１）個の基準値と比較し、第２の特定値に規定し、前記第２の特定値をデータに変換する第２のデータ変換手段とを備え、
　前記各第１の記憶情報に対応するデータにおいて、隣接するデータ間の差異を１桁のみとするように構成されており、
　前記記憶情報を構成する各桁のうち、最上位桁の情報を最も速く出力するようになされており、前記最上位桁の情報を１回の判定動作により出力することを特徴とする半導体記憶装置。
　　【請求項４】　ＮＭ値（Ｎ，Ｍはそれぞれ２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置であって、
　前記メモリセルに格納された第１の記憶情報を読み出す読み出し手段と、
　前記読み出し手段によって得られた前記第１の記憶情報の第１の特定値を、少なくとも所定の１桁のバイナリデータに変換する第１のデータ変換手段と、
　前記第１の特定値を、（ＮＬ−１）個（ＬはＭより小さい自然数）の基準値と比較し、第２の特定値に規定し、前記第２の特定値をＬ桁のバイナリデータに変換する第２のデータ変換手段とを備え、
　前記各第１の記憶情報に対応するデータにおいて、隣接するデータ間の差異を１桁のみとするように構成されており、
　前記記憶情報を構成する各桁のうち、最上位桁の情報を最も速く出力するようになされており、前記最上位桁の情報を１回の判定動作により出力することを特徴とする半導体記憶装置。」
　
（２）補正事項の整理
　本件補正による請求項１ないし請求項４についての補正事項を整理すると、以下のとおりである。
（２−１）補正事項１
　補正前の請求項１の「２ｎ値（ｎは２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置において」を、
　補正後の請求項１の「２ｎ値（ｎは２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置であって」と補正すること。
（２−２）補正事項２
　補正前の請求項２の「２ｎ値（ｎは２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置において」を、
　補正後の請求項２の「２ｎ値（ｎは２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置であって」と補正すること。
（２−３）補正事項３
　補正前の請求項３の「ＮＭ値（Ｎ，Ｍはそれぞれ２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置において」を、
　補正後の請求項３の「ＮＭ値（Ｎ，Ｍはそれぞれ２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置であって」と補正すること。
（２−４）補正事項４
　補正前の請求項４の「ＮＭ値（Ｎ，Ｍはそれぞれ２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置において」を、
　補正後の請求項４の「ＮＭ値（Ｎ，Ｍはそれぞれ２以上の自然数）のある所定の記憶情報を記憶可能なメモリセルを備えた半導体記憶装置であって」と補正すること。
　
（３）補正の適否についての検討
　補正事項１ないし補正事項４についての補正は、いずれも「において」を「であって」と補正するものであるから、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、審判請求書の請求の理由において請求人が主張するとおり、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　したがって、本件補正は、特許法第１７条の２第３項、及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
３．本願発明
　以上のとおり、平成１７年１２月２日付けの手続補正は適法になされたものであるから、本願の請求項１ないし請求項２４に係る発明は、平成１７年１２月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項２４に記載された事項により特定されるものであり、そのうちの請求項６に係る発明（以下、「本願発明」という。）は、以下のとおりである。
　「【請求項６】複数のメモリセルが行列状に配され、前記各メモリセルに３桁以上の所定値の記憶情報が各々の基準電圧に対応して記憶されるように構成された記憶手段と、
　前記記憶手段のうちから所望の前記メモリセルを選択し、前記基準電圧を判定して前記記憶情報を特定し出力するものであって、前記記憶情報を構成する各桁のうち、最上位桁の情報を最も速く出力するようになされており、前記最上位桁の情報を１回の判定動作により出力する読み出し手段とを備えたことを特徴とする半導体記憶装置。」
　
４．刊行物に記載された発明
（４−１）原審において通知された平成１６年９月９日付けの拒絶理由通知において引用文献３として提示された、本願の優先権の主張の日前に頒布された刊行物である特開平７−２７２４８７号公報（以下、「刊行物」という。）には、図１ないし図３とともに、以下の事項が記載されている。
「【０００１】
【産業上の利用分野】本発明は多値データのデコード回路に関し、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のような半導体メモリ装置において、２Ｎ 値データが記憶されているメモリセルの記憶状態を検出および解読するためのセンスアンプとデコード回路とに用いて好適なものである。」（０００１段落）
「【００１６】図１は、本発明の要素的特徴を表すブロック図である。図１において、１はメモリセルであり、２Ｎ値データ（Ｎビットデータ）が記憶されている。また、２は検出手段であり、上記メモリセル１の記憶状態を検出する。また、３は解読手段であり、その第１段から第Ｎ段までに備えられた複数のレベル判定回路３１〜３Ｎを用いて、上記検出手段２で検出された値を元のＮビットデータにデコードする。」（００１６段落）
「【００５２】図３は、本発明を実施した他の実施例である８値データ（３ビットデータ）のデコード回路の構成を示す回路図である。図３において、メモリセルＭ２は、図２に示したメモリセルＭ１と同様に、データを記憶するためのキャパシタＣ２と、ワード線Ｗ２が指定されることによって導通するアクセストランジスタＱ２とにより構成されている。そして、キャパシタＣ２には、記憶されるデータに応じて、Ｖ１，Ｖ２，…，Ｖ８（それぞれ“０００”“００１”…“１１１”に対応）の何れかの電圧が蓄えられている。
【００５３】また、上記キャパシタＣ２は、アクセストランジスタＱ２を介してデータ線Ｄ２に接続され、さらに、このデータ線Ｄ２は、比較演算器Ｐ１１，Ｐ１２，…，Ｐ１７の＋端子にそれぞれ接続されている。これにより、ワード線Ｗ２が指定されることによってアクセストランジスタＱ２が導通状態になると、キャパシタＣ２のデータがデータ線Ｄ２を通して各比較演算器Ｐ１１，Ｐ１２，…，Ｐ１７の＋端子に入力されるようになされている。
【００５４】一方、これらの各比較演算器Ｐ１１，Ｐ１２，…，Ｐ１７の−端子には、キャパシタＣ２に蓄えられている電圧Ｖ１，Ｖ２，…，Ｖ８の各値ごとの中間値Ｖ１２，Ｖ２３，…，Ｖ７８（Ｖ１＜Ｖ１２＜Ｖ２＜Ｖ２３＜Ｖ３＜Ｖ３４＜Ｖ４＜Ｖ４５＜Ｖ５＜Ｖ５６＜Ｖ６＜Ｖ６７＜Ｖ７＜Ｖ７８＜Ｖ８）がそれぞれ入力されている。
【００５５】ところで、上述の各比較演算器Ｐ１１，Ｐ１２，Ｐ１３と各トランスファーゲートＱ１１，Ｑ１４との一組の構成は、図２に示した各比較演算器Ｐ１，Ｐ２，Ｐ３と各トランスファーゲートＱ２，Ｑ３との一組の構成とほぼ同じである。各々の構成の違いは、各比較演算器Ｐ１１，Ｐ１２，Ｐ１３の−端子に入力される基準電圧がそれぞれＶ１２，Ｖ２３，Ｖ３４であるということだけである。
【００５６】すなわち、上記比較演算器Ｐ１１の出力線Ｒ１’は、ＰＭＯＳトランスファーゲートＱ１１のソース端子に接続され、比較演算器Ｐ１３の出力線Ｒ３’は、ＮＭＯＳトランスファーゲートＱ１４のソース端子に接続されている。また、比較演算器Ｐ１２の出力線Ｒ２’は、上記各トランスファーゲートＱ１１，Ｑ１４のゲート端子に接続され、この出力線Ｒ２’を通して出力されるデータに応じて上記各トランスファーゲートＱ１１，Ｑ１４のオン／オフが切り換えられるようになされている。
【００５７】また、上記比較演算器Ｐ１２の出力線Ｒ２’は、ＰＭＯＳトランスファーゲートＱ１３を介して３ビットデータの第２ビットを表す出力端子Ｂ２にも接続されている。さらに、上記各トランスファーゲートＱ１１，Ｑ１４のドレイン端子は、互いに接続されて、ＰＭＯＳトランスファーゲートＱ１２を介して上記３ビットデータの最下位ビットを表す出力端子Ｂ１に接続されている。
【００５８】一方、上述の各比較演算器Ｐ１５，Ｐ１６，Ｐ１７と各トランスファーゲートＱ１５，Ｑ１８との一組の構成も、上記各比較演算器Ｐ１，Ｐ２，Ｐ３と各トランスファーゲートＱ２，Ｑ３との一組の構成とほぼ同じである。各々の構成の違いは、各比較演算器Ｐ１５，Ｐ１６，Ｐ１７の−端子に入力される基準電圧がＶ５６，Ｖ６７，Ｖ７８ということだけである。
【００５９】すなわち、上記比較演算器Ｐ１５の出力線Ｒ１”は、ＰＭＯＳトランスファーゲートＱ１５のソース端子に接続され、比較演算器Ｐ１７の出力線Ｒ３”は、ＮＭＯＳトランスファーゲートＱ１８のソース端子に接続されている。また、比較演算器Ｐ１６の出力線Ｒ２”は、上記各トランスファーゲートＱ１５，Ｑ１８のゲート端子に接続され、この出力線Ｒ２”を通して出力されるデータに応じて上記各トランスファーゲートＱ１５，Ｑ１８のオン／オフが切り換えられるようになされている。
【００６０】また、上記比較演算器Ｐ１６の出力線Ｒ２”は、ＰＭＯＳトランスファーゲートＱ１７を介して３ビットデータの第２ビットを表す出力端子Ｂ２にも接続されている。さらに、上記各トランスファーゲートＱ１５，Ｑ１８のドレイン端子は、互いに接続されて、ＰＭＯＳトランスファーゲートＱ１６を介して上記３ビットデータの最下位ビットを表す出力端子Ｂ１に接続されている。
【００６１】また、比較演算器Ｐ１４の出力線Ｒ４は、上記３ビットデータの最上位ビットを表す出力端子Ｂ３にそのまま接続されるとともに、上述のＰＭＯＳトランスファーゲートＱ１２，Ｑ１３およびＮＭＯＳトランスファーゲートＱ１６，Ｑ１７のそれぞれのゲート端子に接続されている。これにより、この出力線Ｒ４を通して出力されるデータに応じて上記各トランスファーゲートＱ１２，Ｑ１３，Ｑ１６，Ｑ１７のオン／オフが切り換えられるようになされている。
【００６２】次に、以上のように構成された３ビットデータのデコード回路により、キャパシタＣ２に記憶されているデータをデコードする際の動作を説明する。例えば、メモリセルＭ２中のキャパシタＣ２に蓄えられている電圧がＶ４（“０１１”に対応）である場合について説明する。
【００６３】まず、データの読み出し時にワード線Ｗ２が指定されることによりアクセストランジスタＱ２が導通すると、キャパシタＣ２のデータ（電圧Ｖ４）がデータ線Ｄ２を通して各比較演算器Ｐ１１，Ｐ１２，…，Ｐ１７の＋端子にそれぞれ入力される。
【００６４】この場合、Ｖ１２＜Ｖ２３＜Ｖ３４＜Ｖ４＜Ｖ４５＜Ｖ５６＜Ｖ６７＜Ｖ７８であるから、比較演算器Ｐ１１，Ｐ１２，Ｐ１３の出力線Ｒ１’，Ｒ２’，Ｒ３’には“Ｈ”が出力され、比較演算器Ｐ１４，Ｐ１５，Ｐ１６，Ｐ１７の出力線Ｒ４，Ｒ１”，Ｒ２”，Ｒ３”には“Ｌ”が出力される。
【００６５】したがって、最上位ビットの出力端子Ｂ３には、比較演算器Ｐ１４の出力線Ｒ４のデータ“Ｌ”がそのまま出力される。また、ＰＭＯＳトランスファーゲートＱ１３のソース端子には、比較演算器Ｐ１２の出力線Ｒ２’を通して出力されるデータ“Ｈ”が出力され、ＮＭＯＳトランスファーゲートＱ１７のソース端子には、比較演算器Ｐ１６の出力線Ｒ２”を通して出力されるデータ“Ｌ”が出力される。
【００６６】また、比較演算器Ｐ１２の出力線Ｒ２’にゲート端子が接続されている各トランスファーゲートＱ１１，Ｑ１４は、比較演算器Ｐ１２の出力線Ｒ２’を通して出力されるデータが“Ｈ”のため、ＮＭＯＳトランスファーゲートＱ１４のみがオンとなり、ＰＭＯＳトランスファーゲートＱ１１はオフとなる。したがって、ＰＭＯＳトランスファーゲートＱ１２のソース端子には、比較演算器Ｐ１４の出力線Ｒ３’を通して出力されるデータ“Ｈ”が出力される。
【００６７】一方、比較演算器Ｐ１６の出力線Ｒ２”にゲート端子が接続されている各トランスファーゲートＱ１５，Ｑ１８は、比較演算器Ｐ１６の出力線Ｒ２”を通して出力されるデータが“Ｌ”のため、ＰＭＯＳトランスファーゲートＱ１５のみがオンとなり、ＮＭＯＳトランスファーゲートＱ１８はオフとなる。したがって、ＮＭＯＳトランスファーゲートＱ１６のソース端子には、比較演算器Ｐ１５の出力線Ｒ１”を通して出力されるデータ“Ｌ”が出力される。
【００６８】さらに、比較演算器Ｐ１４の出力線Ｒ４にゲート端子が接続されている各トランスファーゲートＱ１３，Ｑ１７は、比較演算器Ｐ１４の出力線Ｒ４を通して出力されるデータが“Ｌ”のため、ＰＭＯＳトランスファーゲートＱ１３のみがオンとなり、ＮＭＯＳトランスファーゲートＱ１７はオフとなる。したがって、第２ビットの出力端子Ｂ２には、ＰＭＯＳトランスファーゲートＱ１３から出力されるデータ“Ｈ”が出力される。
【００６９】また、比較演算器Ｐ１４の出力線Ｒ４にゲート端子が接続されている各トランスファーゲートＱ１２，Ｑ１６は、比較演算器Ｐ１４の出力線Ｒ４を通して出力されるデータが“Ｌ”のため、ＰＭＯＳトランスファーゲートＱ１２のみがオンとなり、ＮＭＯＳトランスファーゲートＱ１６はオフとなる。したがって、最下位ビットの出力端子Ｂ１には、ＰＭＯＳトランスファーゲートＱ１２から出力されるデータ“Ｈ”が出力される。
【００７０】このようにして、各ビットの出力端子Ｂ３，Ｂ２，Ｂ１には“Ｌ，Ｈ，Ｈ”が出力され、メモリセルＭ２のキャパシタＣ２に蓄えられている電圧Ｖ４が“０１１”とデコードされる。」（００５２段落ないし００７０段落）
　
（４−２）ここにおいて、刊行物に記載された「デコード回路」は、「ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のような半導体メモリ装置において、２Ｎ 値データが記憶されているメモリセルの記憶状態を検出および解読するためのセンスアンプとデコード回路とに用いて好適なものである」（０００１段落）ところ、ＤＲＡＭが、情報の記憶手段として複数のメモリセルを含むことは当業者における常識であるから、刊行物における「メモリセルＭ２」は複数存在し、それら複数の「メモリセルＭ２」がＤＲＡＭの記憶手段を構成していることは明らかである。
　
　したがって、刊行物には以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「８値データ（３ビットデータ）に応じた、Ｖ１，Ｖ２，…，Ｖ８（それぞれ“０００”“００１”…“１１１”に対応）の何れかの電圧を蓄えることが可能なキャパシタＣ２と、ワード線Ｗ２が指定されることによって導通状態となり、前記キャパシタＣ２に蓄えられた電圧をデータ線Ｄ２に出力するアクセストランジスタＱ２とを有するメモリセルＭ２が複数含まれている記憶手段と、
　前記データ線Ｄ２が＋端子に入力され、−端子には、前記キャパシタＣ２に蓄えられている電圧Ｖ１，Ｖ２，…，Ｖ８の各値ごとの中間値Ｖ１２，Ｖ２３，…，Ｖ７８（Ｖ１＜Ｖ１２＜Ｖ２＜Ｖ２３＜Ｖ３＜Ｖ３４＜Ｖ４＜Ｖ４５＜Ｖ５＜Ｖ５６＜Ｖ６＜Ｖ６７＜Ｖ７＜Ｖ７８＜Ｖ８）がそれぞれ入力されている比較演算器Ｐ１１，Ｐ１２，…，Ｐ１７を有し、前記比較演算器Ｐ１４の出力が最上位ビットを表す出力端子Ｂ３に直接接続され、前記比較演算器Ｐ１１ないしＰ１３、及びＰ１５ないしＰ１７の出力が、トランスファーゲートＱ１１ないしＱ１８を介して最下位ビットを表す出力端子Ｂ１、又は第２ビットを表す出力端子Ｂ２に接続され、前記キャパシタＣ２に蓄えられている電圧をデコードするデコード回路と、
　を含む半導体メモリ装置。」
　
５．対比
（５−１）刊行物発明の「メモリセルＭ２」、「半導体メモリ装置」は、各々本願発明の「メモリセル」、「半導体記憶装置」に相当するものである。
　また、刊行物発明の「８値データ（３ビットデータ）」、「Ｖ１，Ｖ２，…，Ｖ８（それぞれ“０００”“００１”…“１１１”に対応）の何れかの電圧」は、各々本願発明の「３桁以上の所定値の記憶情報」、「基準電圧」に相当するものである。
　
（５−２）刊行物における「図３は、本発明を実施した他の実施例である８値データ（３ビットデータ）のデコード回路の構成を示す回路図である。図３において、メモリセルＭ２は、図２に示したメモリセルＭ１と同様に、データを記憶するためのキャパシタＣ２と、ワード線Ｗ２が指定されることによって導通するアクセストランジスタＱ２とにより構成されている。そして、キャパシタＣ２には、記憶されるデータに応じて、Ｖ１，Ｖ２，…，Ｖ８（それぞれ“０００”“００１”…“１１１”に対応）の何れかの電圧が蓄えられている。」という記載から、刊行物発明における「記憶手段」は、「メモリセルＭ２」に、「８値データ（３ビットデータ）」が「Ｖ１，Ｖ２，…，Ｖ８（それぞれ“０００”“００１”…“１１１”に対応）の何れかの電圧」に対応して記憶されるように構成されていることが明らかである。そして、上記（４−２）において検討したとおり、「メモリセルＭ２」は複数存在しているから、当該「記憶手段」は、各「メモリセルＭ２」に、「８値データ（３ビットデータ）」が各々の「Ｖ１，Ｖ２，…，Ｖ８（それぞれ“０００”“００１”…“１１１”に対応）の何れかの電圧」に対応して記憶されるように構成されているものである。
　
（５−３）刊行物における「【００７０】このようにして、各ビットの出力端子Ｂ３，Ｂ２，Ｂ１には“Ｌ，Ｈ，Ｈ”が出力され、メモリセルＭ２のキャパシタＣ２に蓄えられている電圧Ｖ４が“０１１”とデコードされる。」（００７０段落）の記載より、刊行物発明において、「キャパシタＣ２に蓄えられている電圧をデコードする」とは、「キャパシタＣ２」に蓄えられた「Ｖ１，Ｖ２，…，Ｖ８（それぞれ“０００”“００１”…“１１１”に対応）のいずれかの電圧」を対応する「８値データ（３ビットデータ）」にデコードすることを意味するものであるから、刊行物発明の「前記データ線Ｄ２が＋端子に入力され、−端子には、前記キャパシタＣ２に蓄えられている電圧Ｖ１，Ｖ２，…，Ｖ８の各値ごとの中間値Ｖ１２，Ｖ２３，…，Ｖ７８（Ｖ１＜Ｖ１２＜Ｖ２＜Ｖ２３＜Ｖ３＜Ｖ３４＜Ｖ４＜Ｖ４５＜Ｖ５＜Ｖ５６＜Ｖ６＜Ｖ６７＜Ｖ７＜Ｖ７８＜Ｖ８）がそれぞれ入力されている比較演算器Ｐ１１，Ｐ１２，…，Ｐ１７を有し、前記比較演算器Ｐ１４の出力が最上位ビットを表す出力端子Ｂ３に直接接続され、前記比較演算器Ｐ１１ないしＰ１３、及びＰ１５ないしＰ１７の出力が、トランスファーゲートＱ１１ないしＱ１８を介して最下位ビットを表す出力端子Ｂ１、又は第２ビットを表す出力端子Ｂ２に接続され、前記キャパシタＣ２に蓄えられている電圧をデコードするデコード回路」は、「比較演算器Ｐ１１ないしＰ１７」及び「ＭＯＳトランスファーゲートＱ１１ないしＱ１８」により、「キャパシタＣ２」に蓄えられている「Ｖ１，Ｖ２，…，Ｖ８（それぞれ“０００”“００１”…“１１１”に対応）のいずれかの電圧」を判定し、それに対応する「８値データ（３ビットデータ）」を特定して出力するものであることが明らかである。
　
（５−４）刊行物発明の「デコード回路」は、「前記比較演算器Ｐ１４の出力が最上位ビットを表す出力端子Ｂ３に直接接続され、前記比較演算器Ｐ１１ないしＰ１３、及びＰ１５ないしＰ１７の出力が、トランスファーゲートＱ１１ないしＱ１８を介して最下位ビットを表す出力端子Ｂ１、又は第２ビットを表す出力端子Ｂ２に接続されている」という構成を有しており、刊行物の００６１段落には、「比較演算器Ｐ１４の出力線Ｒ４は、上記３ビットデータの最上位ビットを表す出力端子Ｂ３にそのまま接続されるとともに、上述のＰＭＯＳトランスファーゲートＱ１２，Ｑ１３およびＮＭＯＳトランスファーゲートＱ１６，Ｑ１７のそれぞれのゲート端子に接続されている。これにより、この出力線Ｒ４を通して出力されるデータに応じて上記各トランスファーゲートＱ１２，Ｑ１３，Ｑ１６，Ｑ１７のオン／オフが切り換えられるようになされている。」と記載されているから、「８値データ（３ビット）」を構成する各桁のうち、最上位桁の情報を最も早く「最上位ビットの出力端子Ｂ３」に出力するものであり、かつ、当該最上位桁の情報を「比較演算器Ｐ１４」による１回の判定動作により出力するものである。
　さらに、「デコード回路」が動作するのは、「メモリセルＭ２」からの読み出し動作の時であるから、当該「デコード回路」が「読み出し手段」の一部をなすものであることは明らかである。
　
（５−５）以上を総合すると、本願発明と刊行物発明とは、
　「複数のメモリセルを有し、各メモリセルに３桁以上の所定値の記憶情報が各々の基準電圧に対応して記憶されるように構成された記憶手段と、
　前記メモリセルの前記基準電圧を判定して前記記憶情報を特定し出力するものであって、前記記憶情報を構成する各桁のうち、最上位桁の情報を最も速く出力するようになされており、前記最上位桁の情報を１回の判定動作により出力する読み出し手段とを備えたことを特徴とする半導体記憶装置。」
　である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明は、「複数のメモリセルが行列状に配され」ているのに対して、刊行物発明は、複数の「メモリセルＭ２」が行列状に配されているとは特定されていない点。
　
［相違点２］
　本願発明は、「読み出し手段」が「前記複数のメモリセルからなる記憶手段のうちから所望の前記メモリセルを選択し」ているのに対して、刊行物発明はそのような特定がなされていない点。
　
６．判断
（６−１）相違点１について
　複数のメモリセルを行列状に配置して、多値レベルを記憶することができる半導体記憶装置を構成することは、例えば、本願の優先権の主張の日前に頒布された刊行物である特開平７−５７４６１号公報の図３及び図４、並びに０００４段落及び００２５段落の「【０００４】図３，図４は、ＮチャンネルＭＯＳトランジスタを用いた１トランジスタセルＭＣの回路図と、その読み出し動作のタイミング波形図である。図３で、データ線は対線Ｄｔ，Ｄｂからなり、いわゆる折り返し形のデータ線配置である。
１トランジスタセルがマトリクス状に配置されてメモリセルアレーを構成し
メモリセルに多値情報を記憶する半導体多値メモリの実現も可能
　
（６−２）相違点２について
　ＤＲＡＭにおいては、読み出し時に複数のメモリセルの中から所望のメモリセルを選択しなければ正常な読み出し動作が行えないことは自明であり、かつ、刊行物における００６３段落の「【００６３】まず、データの読み出し時にワード線Ｗ２が指定されることによりアクセストランジスタＱ２が導通すると、キャパシタＣ２のデータ（電圧Ｖ４）がデータ線Ｄ２を通して各比較演算器Ｐ１１，Ｐ１２，…，Ｐ１７の＋端子にそれぞれ入力される。」の記載から分かるように、刊行物発明が、読み出し時において、「ワード線Ｗ２」が指定されることにより「メモリセルＭ２」が選択されることを前提としていることは明らかであるから、刊行物には明記されていないものの、刊行物発明においても、当然、読み出し手段が、複数の「メモリセルＭ２」のうちから所望の「メモリセルＭ２」を選択しているものと認められる。
　したがって、相違点２は実質的な相違点ではない。
　
（６−３）判断についてのまとめ
　本願発明と刊行物発明との相違点は、当業者が容易に想到し得た事項の範囲に含まれる程度のもの、及び、実質的な相違点とはいえないものである。
　したがって、本願発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび　
　以上、検討したとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、請求項１ないし請求項５、及び請求項７ないし請求項２４について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。