(57)【要約】  信頼性の高い半導体装置が得られる。半導体装置（１１）は、半導体基板と、第１ゲート配線（２２）および第２ゲート配線（２２）と、第１金属部（２０ａ）と、絶縁部材（４０）と、第２金属部（２０ｂ）とを備える。第１ゲート配線（２２）および第２ゲート配線（２２）は、半導体基板の主面上に、互いに間隔を隔てて配置される。第１金属部（２０ａ）は、第１ゲート配線（２２）および第２ゲート配線（２２）の上に形成される。第１金属部（２０ａ）は、第１ゲート配線（２２）と第２ゲート配線（２２）との間の領域において半導体基板（１８）側と反対側に位置する上面を有する。上面には凹部（２８）が形成される。絶縁部材（４０）は、凹部（２８）の少なくとも一部を埋め込む。第２金属部（２０ｂ）は、絶縁部材（４０）の上部表面上から第１金属部（２０ａ）の上面上にまで延在する。
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【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記半導体基板の前記主面上に、互いに間隔を隔てて配置された第１ゲート配線および第２ゲート配線と、
前記第１ゲート配線および前記第２ゲート配線の上に形成された第１金属部とを備え、前記第１金属部は、前記第１ゲート配線と前記第２ゲート配線との間の領域において前記半導体基板側と反対側に位置する上面を有し、前記上面には凹部が形成され、さらに、
前記凹部の少なくとも一部を埋め込む絶縁部材と、
前記絶縁部材の上部表面上から前記第１金属部の前記上面上にまで延在する第２金属部とを備えた、半導体装置。
【請求項２】
前記絶縁部材は高分子材料である、請求項１に記載の半導体装置。
【請求項３】
前記高分子材料はフォトレジストおよびポリイミドのいずれかを含む、請求項２に記載の半導体装置。
【請求項４】
前記絶縁部材は無機材料である、請求項１に記載の半導体装置。
【請求項５】
前記無機材料は、シリコン酸化膜およびシリコン窒化膜のいずれかを含む、請求項４に記載の半導体装置。
【請求項６】
前記絶縁部材と前記第２金属部との間に配置された中間層を備える、請求項１〜請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記中間層はニッケルを含む膜である、請求項６に記載の半導体装置。
【請求項８】
前記第１金属部はアルミニウム膜である、請求項１〜請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２金属部は無電解ニッケル膜である、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記絶縁部材は、前記凹部において前記半導体基板側の一部を充填するように配置され、
前記凹部は互いに対向する１組の側壁を含み、
前記凹部において前記絶縁部材により覆われていない前記１組の側壁の部分では、前記１組の側壁の部分の間の距離が前記絶縁部材から離れるにつれて大きくなっている、請求項１〜請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
前記凹部において前記絶縁部材により覆われている前記１組の側壁の他の部分では、前記１組の側壁の他の部分の間の距離が前記半導体基板に近づくにつれて大きくなっている、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にパワー半導体装置に関する。
【背景技術】
【０００２】
電力制御を担うパワー半導体装置として、縦型のＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）等が一般に知られている。例えば縦型のＭＯＳＦＥＴは、ソース電極と、ゲート電極と、ドレイン電極とを有している。ソース電極及びゲート電極は、基板の表面に形成されている。ドレイン電極は、基板の裏面に形成されている。縦型のＭＯＳＦＥＴにおいては、ゲート電極に印加される信号をオン、オフすることにより、ソース電極とドレイン電極の間に流れる電流が制御される。【０００３】
ソース電極、ゲート電極及びドレイン電極は、半導体モジュールとしての実装形態に合わせて各種の金属材料により形成される。例えば、縦型のＭＯＳＦＥＴをはんだ、またはナノ銀粒子等の焼結金属を用いた接合によりモジュール化する場合、アルミニウム（Ａｌ）系の材料により形成したソース電極、ゲート電極及びドレイン電極に、蒸着法や無電解めっき法によりニッケル（Ｎｉ）／金（Ａｕ）膜が形成される。【０００４】
上述したＭＯＳＦＥＴ等が形成される基板の表面側には、ソース電極およびゲート電極などを含むセル構造が形成される。そのため、基板の表面側は、段差の大きい構造を有している。他方、基板の裏面側にはセル構造が形成されない。そのため、基板の裏面側は表面側に比べて平坦である。これに起因して、基板表面に形成されるソース電極及びゲート電極と、基板裏面に形成されるドレイン電極とは、同じアルミニウム（Ａｌ）系の材料を用いて形成されたとしても、その最適な成膜条件は異なる。その結果、ソース電極及びゲート電極の膜質とドレイン電極の膜質とは、異なったものとなる。【０００５】
Ａｌ系の材料の表面に接合用メタル層として無電解Ｎｉめっき層を形成する場合、無電解Ｎｉめっきに先立って、Ａｌ系の材料の表面に対して、めっき層の密着性を高めるため材料表面から酸化膜を除去するためのエッチング処理またはジンケート処理等の前処理が行われる。このような前処理工程において、Ａｌ系の材料の疎な部分が密な部分よりも早くエッチングされて、アルミ孔食と言われる欠陥が形成される場合がある。アルミ孔食とは、入口が狭く奥行きが長くて内部が広い穴である。このアルミ孔食内部に残留しためっき液由来のアルカリ金属が、実装工程の熱処理等でゲート酸化膜、ゲート配線へと拡散し、デバイス特性が変動するという課題がある。【０００６】
このような問題に対処するために、例えば特許文献１（特開２０１０−２５１７１９号公報）記載の構造が提案されている。特許文献１記載の半導体装置は、基板表面側に形成されたＡｌ電極を有している。基板表面側のＡｌ電極上には、Ｎｉ膜がスパッタリング法により形成されている。スパッタリング法により形成されたＮｉ膜上には、無電解めっき法により形成されたＮｉ膜が形成されている。【０００７】
上記特許文献１では、アルミ孔食の形成要因になっている無電解ニッケルめっきの前処理工程の内、エッチング処理とジンケート処理とを行わずに無電解ニッケルめっき膜を析出させることができる製造方法を提案している。これによれば、アルミ電極上にニッケル膜を形成した後、ニッケル表面の表面活性化処理のみでニッケル膜上に無電解ニッケルめっきを析出させるとしている。この場合、上記のようなアルミ孔食は形成されない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２５１７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１記載では、Ａｌ電極上にＮｉ膜を形成する際、スパッタリングによりＮｉ膜を成膜している。また、特許文献１の図１に記載された半導体装置では、ゲート配線上に形成されたＡｌ電極において、２つのゲート配線の間の領域に凹部が形成されている。当該凹部の側壁は上方に向かうほど凹部の幅が広がるように、いわゆる正テーパー状の形状となっている。しかし、製造ばらつきにより、当該凹部の側壁が必ずしも正テーパー状になるとは限らない。また、デバイス構造に依存して、当該凹部の側壁形状が基板の主面に対して垂直であったり、逆テーパー状であったりすることも考えられる。このような場合には、Ａｌ電極上に形成するＮｉ膜が、凹部の底部、Ａｌ膜の上部表面および凹部の上部開口近傍のみにしか成膜されない可能性がある。この結果、Ｎｉ膜上に形成される無電解ニッケルめっき膜がＡｌ電極の凹部を充填できずに凹部内に空洞（ボイド）が形成されてしまう。【００１０】
このような空洞には、無電解ニッケルめっき膜の成膜に用いるめっき液が残留する場合がある。そして、半導体装置の製造時と動作時の熱履歴により上述した空洞が壊れ、Ａｌ電極への亀裂を発生させる場合がある。また亀裂を通じてデバイス中（たとえばＡｌ電極中またはゲート電極中）へ、空洞に残留していためっき液由来のアルカリ金属成分が拡散することで、デバイス特性が変動する場合があった。【００１１】
本開示は上記のような問題点を解決する点になされたものであり、本開示の目的は、信頼性の高い半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本開示に従った半導体装置は、主面を有する半導体基板と、第１ゲート配線および第２ゲート配線と、第１金属部と、絶縁部材と、第２金属部とを備える。第１ゲート配線および第２ゲート配線は、半導体基板の主面上に、互いに間隔を隔てて配置される。第１金属部は、第１ゲート配線および第２ゲート配線の上に形成される。第１金属部は、第１ゲート配線と第２ゲート配線との間の領域において半導体基板側と反対側に位置する上面を有する。上面には凹部が形成される。絶縁部材は、凹部の少なくとも一部を埋め込む。第２金属部は、絶縁部材の上部表面上から第１金属部の上面上にまで延在する。
【発明の効果】
【００１３】
本開示によれば、凹部内の少なくとも一部を埋め込むように絶縁部材が配置されるので、結果的に凹部の上部開口からの深さを浅くでき、第２金属部が凹部内の絶縁部材の上部表面上から第１金属部の上面上にまで途切れることなく延在できる。このため、当該金属部上に金属膜を形成するときに、当該金属膜においてボイドなどの不良が発生することを抑制でき、信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体装置を含む半導体モジュールの断面模式図である。
【図２】本発明の実施の形態１に係る半導体装置の表面電極を示す平面模式図である。
【図３】図２の線分ＩＩＩ−ＩＩＩにおける断面模式図である。
【図４】図２の線分ＩＶ−ＩＶにおける断面模式図である。
【図５】図４に示した半導体装置の表面電極を含むセル部の断面拡大模式図である。
【図６】本発明の実施の形態１に係る半導体装置の裏面電極を含む断面拡大模式図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を説明するためのフローチャートである。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面模式図である。
【図２３】本発明の実施の形態２に係る半導体装置の断面拡大模式図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら本発明の実施の形態について説明する。以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、図１を含め、以下の図面では各構成部材の大きさの関係が実際のものとは異なる場合がある。さらに、明細書全文に表わされている構成要素の形態は、あくまでも例示であって、これらの記載に限定されるものではない。
【００１６】
実施の形態１．
＜半導体装置および半導体モジュールの構成＞
図１は、本発明の実施の形態１に係る半導体装置としての半導体素子を含む半導体モジュールの断面模式図である。図２は、図１に示した本発明の実施の形態１に係る半導体素子１１の表面電極を示す平面模式図である。図３は、図２の線分ＩＩＩ−ＩＩＩにおける断面模式図である。図４は、図２の線分ＩＶ−ＩＶにおける断面模式図である。図５は、図４に示した半導体素子１１の表面電極を含むセル部の断面拡大模式図である。図６は、本発明の実施の形態１に係る半導体素子１１の裏面電極を含む断面拡大模式図である。以下、図１〜図６を用いて本実施の形態に係る半導体装置および半導体モジュールの構成を説明する。
【００１７】
図１に示すように、本発明の実施の形態１に係る半導体モジュール１０は、半導体装置としての半導体素子１１、ベース板１２、ワイヤ１３、引き出し導体１５ａ〜１５ｃ、接合材１６ｂ〜１６ｄ、および封止樹脂１７を主に備える。
【００１８】
ベース板１２は、絶縁材料からなり、その表面にたとえば金属からなる配線パターン２３が形成されている。ベース板１２の上面に形成された配線パターン２３上に、半導体素子１１が配置されている。半導体素子１１は、例えばトレンチゲート型のＭＯＳＦＥＴ、ＩＧＢＴであってもよい。ここでは、半導体素子１１としては、縦型のＭＯＳＦＥＴ等が用いられる場合を説明する。
【００１９】
図１〜図４に示すように、半導体素子１１は、半導体基板１８の上面（表面）側に制御電極であるゲート電極１４ａと、大電流が流れるソース電極１４ｂとが形成されている。また、図１および図６に示すように、半導体素子１１を構成する半導体基板１８の下面（裏面）には、ドレイン電極１４ｃが形成されている。このドレイン電極１４ｃとソース電極１４ｂ間に厚み方向に大電流が流れる。
【００２０】
ゲート電極１４ａとソース電極１４ｂとは、アルミニウム（Ａｌ）を９５ｗｔ％以上含む材料で形成されている。ドレイン電極１４ｃは、ソース電極１４ｂと同様にアルミニウムを９５ｗｔ％以上含む材料またはニッケル（Ｎｉ）を９０ｗｔ％以上含む材料のどちらか一方の材料、もしくは、双方の材料を含む。
【００２１】
ソース電極１４ｂの表面およびドレイン電極１４ｃの表面には、接合材１６ｂ、１６ｄであるはんだとの接合性を確保するために積層金属膜が形成されている。この積層金属膜としては、例えば、無電解めっき法により形成されたニッケル／金めっき膜が考えられる。一般的には、同一面上の電極に対しては同一の処理が行われる。このために、ゲート電極１４ａの表面にも、ソース電極１４ｂの表面に形成された積層金属膜と同一の積層金属膜が形成される。
【００２２】
ソース電極１４ｂと異なり大電流が流れないゲート電極１４ａは、たとえばアルミニウムを含むワイヤ１３により引き出し導体１５ａと接続される。また、ソース電極１４ｂは、たとえばはんだからなる接合材１６ｂにより引き出し導体１５ｂと接続される。半導体素子１１の裏面側に形成されたドレイン電極１４ｃは、たとえばはんだからなる接合材１６ｄによりベース板１２上面に形成された配線パターン２３に接続される。また、ベース板１２の上面の配線パターン２３は、たとえばはんだからなる接合材１６ｃにより引き出し導体１５ｃと接続される。
【００２３】
封止樹脂１７は、ベース板１２上に配置された半導体素子１１、引き出し導体１５ａ〜１５ｃの一部等を封止する。引き出し導体１５ａ〜１５ｃの外周端部は、封止樹脂１７の外周部から突出し、外部と電気的に接続される。
【００２４】
次に、半導体素子１１の各電極の構成について説明する。図２〜図４に示すように、半導体素子１１は、半導体基板１８と、半導体基板１８の表面（上面）側にエピタキシャル成長法により形成されたエピ層３０とを備える。エピ層３０上にはゲート電極１４ａおよびソース電極１４ｂが形成されている。ゲート電極１４ａとソース電極１４ｂとの外周部を覆うように有機保護膜からなる絶縁層１９が形成されている。絶縁層１９としては、たとえばポリイミド膜を用いることができる。
【００２５】
図３に示すように、エピ層３０の上面上にはゲート絶縁膜２１が形成されている。ゲート電極１４ａはたとえばポリシリコンから構成され、ゲート絶縁膜２１上に形成される。ゲート電極１４ａは、ゲート絶縁膜２１上に位置するゲート配線２２と同時に形成されている。ゲート電極１４ａとゲート配線２２とを層間絶縁膜２４が覆っている。ゲート電極１４ａ上において、層間絶縁膜２４およびポリイミド膜からなる絶縁層１９には開口部が形成されている。ゲート電極１４ａ上には、アルミニウム系のスパッタ膜である第１金属部２０ａが形成されている。第１金属部２０ａ上には後述するようにニッケル／金多層膜が形成されている。
【００２６】
図４に示すように、半導体基板１８の表面上に形成されたエピ層３０上には、ソ−ス電極１４ｂが形成された領域内に、複数のセル構造２５が配置されている。セル構造２５は、図５に示すように、エピ層３０の表面に形成されたゲート絶縁膜２１とゲート配線２２と層間絶縁膜２４とを主に備える。図５は、ソース電極１４ｂ（図２参照）周辺の構造を示す断面図であって半導体基板１８（図４参照）上のエピ層３０より素子表面側の部分を図示している。エピ層３０の表面上に複数のゲート絶縁膜２１が間隔を隔てて配置されている。複数のゲート配線２２はそれぞれゲート絶縁膜２１の表面上に互いに間隔を隔てて配置されている。ゲート配線２２のそれぞれは層間絶縁膜２４に覆われている。なお、ゲート配線２２は、図３に示されているゲート電極１４ａと接続されている。隣接するセル構造２５の間の領域では、下層のエピ層３０に電気的に接続可能な開口部２７が形成されている。開口部２７の内周側壁は層間絶縁膜２４の外周側壁により構成されている。セル構造２５の上には、ソース電極１４ｂ（図２参照）となるべき第１金属部２０ａが形成されている。ソース電極１４ｂ上には、ニッケル／金多層膜が形成されている。
【００２７】
半導体素子１１では半導体基板１８がボディ領域となる。また、隣接するゲート配線２２の間におけるエピ層３０の中にボディ領域３０ｅが形成されている。ボディ領域３０ｅ内に、開口部２７に接するようにソース領域３０ｆが形成されている。開口部２７では、ソース領域３０ｆが露出している。ソース領域３０ｆは、例えばｎ型の導電型を有している。なお、半導体素子１１がＩＧＢＴである場合、ソース領域３０ｆはコレクタ領域となる。ソース領域３０ｆは、図５に示す複数のセル構造２５の間にそれぞれ形成されている。
【００２８】
ここで、図５に示すようにソース電極１４ｂ（第１金属部２０ａ）とエピ層３０および層間絶縁膜２４との間にはバリア層２６が形成されている。バリア層２６は、半導体素子１１外部から拡散侵入してきた不純物、たとえばアルカリ金属が、エピ層３０、層間絶縁膜２４およびゲート配線２２に拡散していくことを防ぐ機能を有している。図５に示すように、開口部２７の内周面の全面にバリア層２６が形成されている。ソース電極１４ｂ（図２参照）となるべき第１金属部２０ａはバリア層２６上に積層されている。
【００２９】
第１金属部２０ａはたとえばアルミニウム膜である。第１金属部２０ａは開口部２７上に位置する領域において、エピ層３０側と反対側に位置する上部表面に凹部２８を有する。凹部２８では、第１金属部２０ａ表面の開口部の面積が、エピ層３０側に位置する凹部の底部の面積と等しい、または当該底部の面積より広くなっている。開口部２７上の領域に形成された第１金属部２０ａの凹部２８の一部を充填するように、絶縁部材４０が形成されている。さらに、第１金属部２０ａと絶縁部材４０の上に中間層３１が形成されている。中間層３１としては、たとえばニッケルスパッタ膜を形成する。中間層３１上に第２金属部２０ｂが形成されている。第２金属部２０ｂとしては、たとえば無電解ニッケルめき膜を形成する。第２金属部２０ｂの上部表面において、開口部２７上に位置する部分は他の部分に比べて窪んだ形状となっている。第２金属部２０ｂの上部表面上には、金属膜２０ｃが形成されている。金属膜２０ｃとしては、たとえば無電解金めっき膜を形成する。
【００３０】
図６は、半導体素子１１におけるドレイン電極１４ｃ周辺の構造を拡大した断面図である。図６に示すように、半導体基板１８の裏面側には、ドレイン電極１４ｃ（図１参照）が形成されている。ドレイン電極１４ｃは積層膜としてもよい。たとえば、半導体基板１８の材料が炭化珪素（ＳｉＣ）である場合には、ドレイン電極１４ｃとして、シリサイド層３２、中間層３３、接合金属層３４としてのニッケルスパッタ膜、表面酸化防止層３５としての金スパッタ膜がこの順番で半導体基板１８の裏面に積層された積層電極を形成してもよい。なお、半導体素子１１がＩＧＢＴである場合、ドレイン電極１４ｃはエミッタ電極となる。
【００３１】
＜半導体装置の作用効果＞
上述した半導体装置の特徴的な構成を要約すれば、上記半導体装置としての半導体素子１１は、主面を有する半導体基板１８と、図５の左側に位置する第１ゲート配線２２および図５の右側に位置する第２ゲート配線２２と、第１金属部２０ａと、絶縁部材４０と、第２金属部２０ｂとを備える。第１ゲート配線２２および第２ゲート配線２２は、半導体基板１８の主面上に、互いに間隔を隔てて配置される。第１金属部２０ａは、第１ゲート配線２２および第２ゲート配線２２の上に形成される。第１金属部２０ａは、第１ゲート配線２２と第２ゲート配線２２との間の領域において半導体基板１８側と反対側に位置する上面を有する。上面には凹部２８が形成される。絶縁部材４０は、凹部２８の少なくとも一部を埋め込む。第２金属部２０ｂは、絶縁部材４０の上部表面上から第１金属部２０ａの上面上にまで延在する。
【００３２】
このようにすれば、凹部２８内の少なくとも一部を埋め込むように絶縁部材４０が配置されるので、結果的に凹部２８の上部開口からの深さを浅くでき、第２金属部２０ｂが凹部２８内の絶縁部材４０の上部表面上から第１金属部２０ａの上面上にまで途切れることなく延在できる。つまり、当該第１金属部２０ａ上に第２金属部２０ｂを形成するときに、当該第２金属部２０ｂにおいてボイドなどの不良が発生することを抑制できる。また、絶縁部材４０が凹部２８内に配置されているため、上記第２金属部２０ｂを形成するための前処理にエッチングなどを行っても当該凹部２８内で第１金属部２０ａでの孔食等の発生を抑制できる。この結果、上記ボイド中に半導体装置の製造プロセスで使用した薬液などが残留すること、または当該ボイドを起点に第１金属部２０ａにおいて亀裂が発生するといった不良の発生を抑制できる。したがって、信頼性の高い半導体装置を得ることができる。
【００３３】
上記半導体素子１１において、絶縁部材４０は高分子材料であってもよい。この場合、後述するように液状の高分子材料を凹部２８内に流入させた後硬化させて絶縁部材４０とする、といったプロセスを採用できる。このため、凹部２８内に確実に絶縁部材４０を配置することができ、信頼性の高い半導体装置を得ることができる。
【００３４】
上記半導体素子１１において、高分子材料はフォトレジストおよびポリイミドのいずれかを含んでもよい。この場合、絶縁部材４０として工業的に取り扱いが容易な上記フォトレジストまたはポリイミドを用いることで、凹部２８内に絶縁部材４０を容易に形成できる。
【００３５】
上記半導体素子１１において、絶縁部材４０は無機材料であってもよい。この場合、従来の半導体装置の構成材として一般的なシリコン酸化膜などの無機材料を絶縁部材４０の材料として用いるので、当該絶縁部材４０を従来の半導体装置の製造装置を用いて形成することができる。
【００３６】
上記半導体素子１１において、無機材料は、シリコン酸化膜およびシリコン窒化膜のいずれかを含んでいてもよい。この場合、上記シリコン酸化膜およびシリコン窒化膜は半導体素子１１の構成材料として一般的なものであるため、従来の半導体素子の製造装置を用いて絶縁部材４０を形成できる。
【００３７】
上記半導体素子１１は、絶縁部材４０と第２金属部２０ｂとの間に配置された中間層３１を備える。この場合、中間層３１として第２金属部２０ｂを構成する金属との密着性に優れた材料からなる層を形成することができる。このため、第２金属部２０ｂを均質に形成できるので、半導体素子１１の信頼性を向上させることができる。
【００３８】
上記半導体素子１１において、中間層３１はニッケルを含む膜である。上記半導体素子１１において、第１金属部２０ａはアルミニウム膜である。上記半導体素子１１において、第２金属部２０ｂは無電解ニッケル膜である。この場合、第１金属部２０ａおよび第２金属部２０ｂとしてアルミニウム膜および無電解ニッケル膜を形成した構成の半導体素子１１において信頼性を向上させることができる。
【００３９】
上記半導体素子１１において、絶縁部材４０は、凹部２８において半導体基板１８側の一部を充填するように配置される。凹部２８は互いに対向する１組の側壁を含む。凹部２８において絶縁部材４０により覆われていない１組の側壁の部分２８ｃ、２８ｄでは、１組の側壁の部分２８ｃ、２８ｄの間の距離が絶縁部材４０から離れるにつれて大きくなっている。
【００４０】
この場合、絶縁部材４０に覆われていない凹部の側壁の部分２８ｃ、２８ｄは、凹部２８の上方に向けて幅が広がるようなテーパ形状となっており、第２金属部２０ｂを形成する場合にボイドなどの発生を抑制できる。
【００４１】
上記半導体素子１１に関して、凹部２８において絶縁部材４０により覆われている１組の側壁の他の部分２８ａ、２８ｂでは、１組の側壁の他の部分２８ａ、２８ｂの間の距離が半導体基板１８に近づくにつれて大きくなっている。この場合、凹部２８の内部において側壁がいわゆる逆テーパ形状となっている部分２８ａ、２８ｂを絶縁部材４０により埋め込んでいるため、当該逆テーパ形状部に対して第２金属部２０ｂを形成する場合に想定されるボイドなどの発生を確実に抑制できる。
【００４２】
＜半導体装置の製造方法＞
図７は、上記半導体装置の製造方法を説明するためのフローチャートである。図８〜図２２は、図７に示した半導体装置の製造方法を説明するための断面模式図である。図７〜図２２を用いて、以下に実施の形態１に係る半導体素子１１の製造工程について説明する。
【００４３】
図１〜図６に示した半導体素子１１の製造工程は、図７に示すように、基板工程（Ｓ１０）と、下地形成工程（Ｓ２０）と、凹部の埋め込み工程（Ｓ３０）と、無電解ニッケルめっき膜からなる中間層としてのシード層形成工程（Ｓ４０）と、耐圧用の絶縁層形成工程（Ｓ５０）と、裏面メタライズ工程（Ｓ６０）と、接合用メタル形成工程（Ｓ７０）を有する。
【００４４】
まず、基板工程（Ｓ１０）では、図７〜図１１に示す構造を有する半導体素子を準備する。ここで、図８は、工程（Ｓ１０）において準備される半導体素子において、ゲート電極１４ａが形成される領域での断面を示している。図９は、工程（Ｓ１０）において準備される半導体素子において、ソース電極１４ｂ（第１金属部２０ａ）が形成される領域での断面を示している。図１０は、工程（Ｓ１０）において準備される半導体素子において、図９に示した隣接するセル構造２５の間の開口部２７近傍の断面を示している。図１１は、工程（Ｓ１０）において準備される半導体素子において、ドレイン電極１４ｃ周辺の断面を示している。図８〜図１１は、それぞれ図３〜図６に対応する。
【００４５】
図８〜図１１からわかるように、工程（Ｓ１０）では、半導体基板１８の主面上にエピ層３０、ゲート絶縁膜２１、ゲート電極１４ａ、ゲート配線２２、層間絶縁膜２４を形成する。エピ層３０にはボディ領域３０ｅおよびソース領域３０ｆを形成する。層間絶縁膜２４にはゲート配線２２の間に開口部２７を形成する。半導体基板１８の裏面にシリサイド層３２を形成する。
【００４６】
この工程（Ｓ１０）において、半導体基板１８、エピ層３０、ゲート絶縁膜２１、ゲート電極１４ａおよびゲート配線２２と、層間絶縁膜２４の形成方法は、従来周知の任意の方法を用いることができる。半導体基板１８の裏面については、図１１に示すようにドレイン電極１４ｃ（図１参照）と半導体基板１８とのオーミック接続を可能とするための接合層として、シリサイド層３２が形成されている。なお、半導体基板１８の材料にＳｉＣを用いる場合に、上述したシリサイド層３２を用いる。シリサイド層３２は、たとえばニッケル膜などの金属膜をスパッタ法等により半導体基板１８の裏面上に形成し、熱処理することで形成できる。また、熱処理として、半導体基板１８の表面側の構造に熱的ダメージをほとんど与えないレーザーアニールを用いれば、半導体基板１８の表面側の構造を形成した後で、上記接合層を形成してもよ。なお、このような接合層としては、半導体基板１８の材料に合わせて他の材料からなる膜を形成してもよい。
【００４７】
また、図１０に示すように、層間絶縁膜２４において開口部２７の上部開口を規定する角部は曲面状に形成される。当該曲面状の角部を形成する方法は、従来周知のの任意の方法を用いることができる。なお、曲面状の角部の曲率は、製造プロセス条件のばらつきの影響を受けばらつく場合がある。
【００４８】
次に、下地形成工程（Ｓ２０）を実施する。この工程（Ｓ２０）では、図１２〜図１４に示す構造を形成する。図１２は、工程（Ｓ２０）において形成される構造の、ゲート電極１４ａが形成された領域での断面を示している。図１３は、工程（Ｓ２０）において形成される構造の、ソース電極１４ｂ（第１金属部２０ａ）が形成された領域での断面を示している。図１４は、工程（Ｓ２０）において形成される構造の、図１３に示した隣接するセル構造２５の間の開口部２７近傍の断面を示している。図１２〜図１４は、それぞれ図３〜図５に対応する。
【００４９】
図１２に示すように、電極の下地を形成する工程（Ｓ２０）においては、半導体素子１１の表面側のゲート電極１４ａが形成された領域において、層間絶縁膜２４、層間絶縁膜２４の開口部から露出したゲート電極１４ａの表面部分およびゲート絶縁膜２１の表面を覆うようにバリア層２６が形成される。また、バリア層２６上であってゲート電極１４ａ上に位置する領域に、第１金属部２０ａが形成される。
【００５０】
また、図１３および図１４に示すように、上記工程（Ｓ２０）では、ソース電極１４ｂが形成されるべき領域において、セル構造２５を構成する層間絶縁膜２４の表面、および開口部２７の底において露出するエピ層３０の表面を覆うようにバリア層２６が形成される。また、バリア層２６上であって複数のセル構造２５を覆うように、ソース電極１４ｂ（図２参照）となるべき第１金属部２０ａが形成される。
【００５１】
バリア層２６は、従来周知の任意の方法により形成できるが、たとえば成膜工程（Ｓ２１）とパターンニング工程（Ｓ２２）とにより形成される。第１金属部２０ａは、従来周知の任意の方法により形成できるが、たとえば成膜工程（Ｓ２３）とパターンニング工程（Ｓ２４）とにより形成される。成膜工程（Ｓ２１，Ｓ２３）では、たとえばスパッタリング法によりバリア層２６または第１金属部２０ａとなるべき膜を形成してもよい。
【００５２】
より具体的には、成膜工程（Ｓ２１）において、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）又はこれらの複合膜を、合計の膜厚が５ｎｍ以上１００ｎｍ以下程度の厚さとなるまでスパッタリング法を用いて形成する。バリア層２６により、ゲート電極１４ａと第１金属部２０ａとの間、またはソース領域３０ｆとソース電極１４ｂ（図１３および図１４に示した第１金属部２０ａ）との間、または層間絶縁膜２４と第１金属部２０ａとの間での不純物元素の拡散が抑制される。
【００５３】
パターンニング工程（Ｓ２２）においては、まず、成膜されたバリア層２６上にフォトレジストが塗布される。このフォトレジストは、例えばポジ型である。塗布されるフォトレジストの膜厚は、０．３μｍから１μｍ程度であることが好ましい。
【００５４】
次に、塗布されたフォトレジストに対して露光が行われる。露光は、バリア層２６をエッチングにより除去すべき領域に対して行われる。ポジ型フォトレジストの場合、露光されていないフォトレジスト部分が現像処理で残る。その後、残存したフォトレジストをマスクとして、バリア層２６のエッチングが行われる。このエッチングでは、例えば、四フッ化炭素（ＣＦ４）やトリフルオロメタン（ＣＨＦ３）等を用いたドライエッチングを行うことができる。エッチング完了後、マスクとして使用したフォトレジストは、有機溶剤または酸素プラズマを用いて除去する。
【００５５】
成膜工程（Ｓ２３）においては、例えばＡｌを含有する金属材料を、３μｍ以上５μｍ以下程度の厚さとなるまでスパッタリング法を用いて形成する。
【００５６】
ソース電極１４ｂとなる第１金属部２０ａが形成される領域においては、図１４に示すようにソース領域３０ｆと層間絶縁膜２４との間に段差がある。成膜工程（Ｓ２３）においてスパッタリング法を用いる場合、この段差に対するスパッタリング膜の埋込性を改善するため、高温でスパッタしても良いし、スパッタリング後に熱処理を行ってもよい。この熱処理については、例えば熱処理温度を３５０℃以上５００℃以下としてもよい。当該熱処理の熱処理温度や熱処理時間などの条件は、上記段差の形状およびスパッタリング膜の材質などに応じて決定することができる。
【００５７】
パターンニング工程（Ｓ２４）においては、まず、成膜された第１金属部２０ａ上にフォトレジストが塗布される。このフォトレジストは、例えばポジ型である。塗布されるフォトレジストの膜厚は、第１金属部２０ａの段差を考慮して、たとえば６μｍ以上８μｍ以下としてもよい。
【００５８】
次に、塗布されたフォトレジストに対して露光が行われる。露光は、第１金属部２０ａをエッチングにより除去すべき領域に対して行われる。ポジ型フォトレジストの場合、露光されていないフォトレジスト部分が現像処理で残る。その後、残存したフォトレジストをマスクとして、第１金属部２０ａのエッチングが行われる。このエッチングは、例えば硫酸、酢酸等を含む混酸を用いて行われる。第１金属部２０ａに珪素（Ｓｉ）が含まれている場合、Ｓｉの残渣を除去するために、トリフルオロメタン（ＣＨＦ3）等を用いたドライエッチングをさらに行ってもよい。エッチング完了後、マスクとして使用したフォトレジストは、有機溶剤または酸素プラズマを用いて除去する。
【００５９】
ここで、図１４は、ソース電極１４ｂとなるべき第１金属部２０ａが形成される領域において、ソース領域３０ｆと層間絶縁膜２４との間に形成された段差部の断面拡大図である。第１金属部２０ａの上面に形成された凹部２８の形状は、隣接するゲート配線２２間のピッチや、層間絶縁膜２４の膜厚や形状等のデバイス構造に依存する。また、当該凹部２８の形状は製造のばらつきの影響も受ける。さらに、層間絶縁膜２４の上面と側面との間に位置する曲面状の角部の曲率の大きさも製造条件の影響などによりばらつく場合もある。そのため、当該凹部２８の側壁の形状が、図１４に示すように逆テーパー形状になる場合がある。異なる観点から言えば、第１金属部２０ａの上面に形成された凹部２８は互いに対向する一組の側壁を含み、当該側壁の間の距離は、凹部の上端部から底に向かうにつれて一旦小さくなった後、徐々に大きくなっている。
【００６０】
次に、埋め込み工程（Ｓ３０）を実施する。この工程（Ｓ３０）では、図１５に示すように、凹部２８を絶縁部材４０で埋め込む。図１５は、実施の形態１に係る半導体素子１１の埋め込み工程（Ｓ３０）を示す断面模式図である。
【００６１】
埋め込み工程（Ｓ３０）は、成膜工程（Ｓ３１）とパターニング工程（Ｓ３２）とからなる。凹部２８を埋め込む絶縁部材４０として、たとえばポジ型フォトレジスト、ポリイミド膜、ＴＥＯＳ酸化膜のような絶縁膜や、窒化珪素（ＳｉＮ）膜のような半絶縁膜が用いられる。以下では、例えばポジ型フォトレジストを絶縁部材４０として用いる場合の各工程を説明する。
【００６２】
成膜工程（Ｓ３１）では、上記工程（Ｓ２０）が実施された後の半導体基板１８表面の全面にポジ型フォトレジストをスピンコートする。ポジ型フォトレジストとしては、例えば、ＡＺ−Ｐ４６２０（ＭＥＲＣＫ社）を、回転数を３０００ｒｐｍとしたスピンコートにより半導体基板表面に塗布する。その後、真空脱泡処理を行う。真空脱泡処理の条件としては、たとえば圧力５０ＫＰａ、処理時間３分という条件を用いることができる。この処理により、第１金属部２０ａの凹部２８内部、特に当該凹部２８の底側にフォトレジストが付着するようにする。その後、加熱温度９０℃、加熱時間３分以上４分以下程度の条件で仮焼成を行う。
【００６３】
次に、パターニング工程（Ｓ３２）を実施する。この工程（Ｓ３２）では、第１金属部２０ａの凹部２８に入り込んだフォトレジスト以外の、第１金属部２０ａの上部表面に位置するフォトレジストを除去するために、全面露光した後、全面現像する。露光にはたとえば光源として中心波長が３６５ｎｍの露光光（紫外線）を出射する水銀灯を用いる。露光条件としては、通常露光量（６５０ｍＪ／ｃｍ２）の６０％以上８０％以下を半導体基板１８の表面に垂直に照射する、もしくは、半導体基板１８の表面に対して露光光が１０°以上８０°以下の傾斜角度で入射するように傾斜露光を行ってもよい。これにより、半導体基板１８表面のフォトレジストは除去されるが、セル構造２５上の第１金属部２０ａの凹部２８内部には絶縁部材４０としてのフォトレジストが残る。
【００６４】
現像条件としては、室温においてＴＭＡＨ系現像液を用いる場合、現像時間を５分程度とする。その後、窒素雰囲気中にて、加熱温度２３０℃以上２８０℃以下、加熱時間３０分以上６０分以下という条件でハードベークする。この結果、フォトレジストの耐薬品性を確保できる。ここで、塗布するフォトレジストの膜厚を調整することで、凹部２８下部に埋め込まれるフォトレジストの厚みを調整できる。なお、埋め込み材料としての絶縁部材４０を感光性ポリイミドとした場合も、同様の工程により、凹部２８中に配置された絶縁部材４０を形成できる。
【００６５】
また、凹部２８に埋め込まれる絶縁部材４０を無機膜で形成することもできる。例えば、絶縁部材４０をＴＥＯＳ酸化膜とする場合であれば、上記成膜工程（Ｓ３１）においてプラズマＣＶＤ法を用いて、ＴＥＯＳ酸化膜を第１金属部２０ａの上面および凹部２８の内部に形成する。ＴＥＯＳ酸化膜の膜厚はたとえば４μｍ以上１０μｍ以下とすることができる。その後、上記パターニング工程（Ｓ３２）として、半導体基板１８の全面に対してＣＦ４によるドライエッチングを実施する。この結果、第１金属部２０ａの上面に位置する余分なＴＥＯＳ酸化膜を除去するとともに、凹部２８下部に絶縁部材４０としてのＴＥＯＳ酸化膜が残存する。このようにして、凹部２８の内部にＴＥＯＳ酸化膜からなる絶縁部材４０を形成できる。さらに、絶縁部材４０としてＴＥＯＳ酸化膜ではなく、窒化珪素（ＳｉＮ）膜を用いる場合も同様の工程により絶縁部材４０を形成できる。なお、ＳｉＮ膜を絶縁部材４０として用いる場合、工程（Ｓ３１）における成膜厚みをたとえば４μｍ以上６μｍ以下としてもよい。
【００６６】
次に、シード層形成工程（Ｓ４０）および絶縁層形成工程（Ｓ５０）を実施する。図１６および図１７は、半導体基板１８の表面における第１金属部２０ａの上面上に、上記工程（Ｓ４０）により無電解ニッケルめっき膜からなるシード層が形成された後、上記工程（Ｓ５０）により耐圧用の絶縁層１９が形成された状態を示している。図１６および図１７は図１２および図１３に対応する。図１８は、第１金属部２０ａの凹部２８近傍において、上記工程（Ｓ４０）および工程（Ｓ５０）を実施した後の構成を示している。図１８は図１５に対応する。図１８に示すように、凹部２８内の少なくとも一部を埋め込むように絶縁部材４０が配置されるので、結果的に凹部２８の上部開口からの深さを浅くでき、中間層３１としてのシード層を凹部２８内の絶縁部材４０の上部表面上から第１金属部２０ａの上面上にまで途切れることなく形成できる。
【００６７】
上記工程（Ｓ４０）においては、図１６〜図１８に示すように、半導体基板１８の表面側の第１金属部２０ａ上に中間層３１が形成される。この中間層３１が形成された領域内に、接合用メタル膜が形成され、半導体素子１１外部との接続がなされる。中間層３１の材質は、その上に形成されるメタル膜の製造方法、材質により適切に選択される。
【００６８】
シード層形成工程（Ｓ４０）では、たとえば中間層３１としてニッケルスパッタ膜をマスクスパッタ法により形成する。具体的には、中間層３１としてのニッケル膜を形成したい箇所に穴を開けたメタルマスクを準備する。また、マスクの厚みはたとえば０．１ｍｍ程度である。当該メタルマスクと半導体基板１８とを位置決めした状態で、半導体基板１８の上面上にメタルマスクを固定し、スパッタ法により当該メタルマスクの穴を介してニッケルスパッタ膜を半導体基板１８の表面の所定領域に形成する。
【００６９】
これは、半導体基板１８の表面全体にニッケル膜を形成した後、ニッケルを除去できる一般的なエッチング液でニッケルスパッタ膜を部分的に除去してパターン形成すると、当該エッチング液によりニッケルスパッタ膜と同時にアルミニウム膜もエッチングされるためである。このようにアルミニウム膜もエッチングによりダメージを受けることから、第１金属部２０ａなど他の電極がアルミニウムにより形成されている場合、当該他の電極が損傷してしまう。したがって、このような電極の損傷を防止するため上記のようなエッチングを実施しないマスクスパッタ法を用いる。
【００７０】
また、上記工程（Ｓ４０）では、以下のような工程を実施してもよい。すなわち、中間層３１となるべきニッケルスパッタ膜を形成するためのニッケルスパッタ前に、ニッケルスパッタ膜が不要な領域に予めレジストパターンを形成する。その後、レジストパターン上および当該レジストパターンから露出している中間層３１が形成されるべき領域上に、スパッタ法によりニッケルスパッタ膜を形成する。その後、有機溶剤でレジストパターンと当該レジストパターン上に形成されたニッケルスパッタ膜を除去する（リフトオフ法）。この結果、図１６〜図１８に示すようなニッケルスパッタ膜からなる中間層３１が形成される。
【００７１】
次に、絶縁層形成工程（Ｓ５０）を実施する。この工程（Ｓ５０）では、素子外周部のガードリングとゲート電極１４ａ上およびソース領域３０ｆ上に形成された第１金属部２０ａとの間の領域に絶縁層１９が形成される。絶縁層１９としてはたとえばポリイミドからなる膜が形成される。
【００７２】
工程（Ｓ５０）は、塗布工程（Ｓ５１）とパターン形成工程（Ｓ５２）とを含んでいてもよい。例えば、絶縁層１９を感光性ポリイミドで形成する場合、塗布工程（Ｓ５１）では、スピンコート法により、半導体基板１８の表面上において面内均一に感光性ポリイミドを塗布する。感光性ポリイミドの塗布膜厚はたとえば１０μｍ以上５０μｍ以下とすることができる。その後、塗布された感光性ポリイミドを、例えば加熱温度９０℃、加熱時間２分という条件で仮焼成する。次に、パターン形成工程（Ｓ５２）を実施する。工程（Ｓ５２）では、たとえば露光光として紫外線を用いた写真製版により、絶縁層１９を形成する上記領域にポリイミドパターンを形成する。その後、たとえば加熱温度３５０℃、加熱時間６０分といったキュア条件によりポリイミドパターンを完全焼成する。このようにしてポリイミドからなる絶縁層１９を形成することができる。なお、絶縁層１９の膜厚は、後述の無電解ニッケルめっき膜からなる第２金属部２０ｂおよび金めっき膜からなる金属膜２０ｃの合計膜厚よりも厚くなることが好ましい。たとえば、絶縁層１９の厚みは６μｍ以上３０μｍ以下とすることができる。
【００７３】
次に、裏面メタライズ工程（Ｓ６０）を実施する。この工程（Ｓ６０）では、図１９に示す構造を形成する。具体的には、工程（Ｓ６０）では、図１９に示すように、半導体基板１８の裏面におけるシリサイド層３２上に中間層３３、接合金属層３４、表面酸化防止層３５が形成される。なお、上記中間層３３を形成せず、後述するようにシリサイド層３２上に接合金属層３４および表面酸化防止層３５を形成してもよい。例えば、半導体基板１８が炭化珪素（ＳｉＣ）基板である場合、シリサイド層３２上に接合金属層３４としてのニッケルスパッタ膜、および表面酸化防止層３５としての金スパッタ膜を順に形成してもよい。例えば、この場合、たとえばニッケルスパッタ膜の膜厚を１．５μｍ、金スパッタ膜の膜厚を０．１μｍとすることができる。異なる観点から言えば、接合金属層３４の膜厚より表面酸化防止層３５の膜厚は薄くてもよい。なお、上記中間層３３として、チタン（Ｔｉ）膜、またはチタンとアルミニウムとを含む多層構造（Ｔｉ/Ａｌ多層膜）を形成してもよい。
【００７４】
半導体素子１１の両面の電極をめっき膜により構成する場合、たとえば半導体基板１８としてのＳｉＣ基板について、上述したシリサイド層３２上に接合金属層３４としての膜厚が０．１μｍ程度のニッケルスパッタ膜を形成してもよい。さらに接合金属層３４上に、第１積層膜としての膜厚が１μｍ以上であるアルミニウム系スパッタ膜を形成してもよい。さらに、第１積層膜上に第２積層膜としての膜厚が０．１μｍ程度のニッケルスパッタ膜を形成してもよい。このようにすれば、後述する接合用メタル形成工程（Ｓ７０）において、半導体素子１１の表面電極にめっき処理で接合用メタル層を形成する際、半導体素子１１の裏面も同時に接合用メタル層としてのめっき膜を形成することができる。
【００７５】
さらに、別の構造として、半導体基板１８の裏面に銅焼結材料を形成することもできる。この場合は、工程（Ｓ６０）を実施せず、たとえばＳｉＣ基板である半導体基板１８の裏面にシリサイド層３２が形成された状態で、工程（Ｓ４０）を実施する。その後、半導体基板１８の裏面をドライエッチングした後、中間層３３としてのチタンスパッタ膜を形成する。チタンスパッタ膜の膜厚はたとえば０．１μｍとする。次に、第１積層膜としてアルミニウム系スパッタ膜を形成する。アルミニウム系スパッタ膜の膜厚はたとえば０．４μｍとする。その上に、第２積層膜として膜厚が０．１μｍの銅スパッタ膜を形成する。そして、銅スパッタ膜上に銅粒子を含むペーストもしくはシート材を配置し、加熱温度を２５０℃以上３５０℃以下、加熱時間を数分、雰囲気を窒素雰囲気もしくは還元雰囲気中という条件で上記ペーストまたはシート材を焼成した。なお、焼成時に上記ペーストまたはシート材に１０ＭＰａ以上５０ＭＰａ以下の荷重を印加してもよい。この結果、厚みが１０μｍ以上１００μｍ以下の銅電極を形成することもできる。
【００７６】
次に、接合用メタル形成工程（Ｓ７０）を実施する。この工程（Ｓ７０）では、図２０〜図２２に示した構造を形成する。図２０は、工程（Ｓ７０）において形成される構造の、ゲート電極１４ａが形成された領域での断面を示している。図２１は、工程（Ｓ７０）において形成される構造の、ソース電極１４ｂ（第１金属部２０ａ）が形成された領域での断面を示している。図２２は、工程（Ｓ７０）において形成される構造の、図２１に示した隣接するセル構造２５の間の開口部２７近傍の断面を示している。図２０〜図２２は、それぞれ図３〜図５に対応する。
【００７７】
上記工程（Ｓ７０）は、たとえば無電解ニッケルめっき膜からなる第２金属部２０ｂを形成する領域の濡れ性を改善する前処理、および、たとえばニッケルスパッタ膜からなる中間層３１の表面活性化処理を施す工程（Ｓ７２）と、第２金属部２０ｂとしての無電解ニッケルめっきおよび金属膜２０ｃとしての無電解金めっき膜を形成する工程（Ｓ７４）とを含む。第２金属部２０ｂの膜厚はたとえば１μｍ以上１０μｍ以下としてもよい。金属膜２０ｃの膜厚はたとえば１０ｎｍ以上１００ｎｍ以下としてもよい。
【００７８】
工程（Ｓ７２）では、濡れ性を改善する工程、表面活性化処理を施す工程として、中間層３１と第２金属部２０ｂとの材質に応じて、従来周知の任意の処理を実施することができる。また、第２金属部２０ｂおよび金属膜２０ｃを形成する方法としては、めっき法など従来周知の方法を用いることができる。この結果、図２０〜図２２に示すように、中間層３１上に第２金属部２０ｂと金属膜２０ｃとが形成された構造を得ることができる。このようにして、本実施の形態に係る半導体素子１１を得ることができる。
【００７９】
なお、上記工程（Ｓ７２）および工程（Ｓ７４）では、半導体基板１８を分割する前のウェハ形状で実施するため、半導体基板１８の裏面にも各種薬液が接触する。このため、半導体基板１８の裏面に形成したニッケル膜などの金属膜がエッチングされてしまう恐れがある。これを防止するため、上記工程（Ｓ７０）は、上記工程（Ｓ７２）を実施する前に半導体基板１８の裏面を耐薬品性のある保護テープなどの保護部材で保護する工程（Ｓ７１）と、上記工程（Ｓ７４）の実施後に、保護部材を剥離する工程（Ｓ７５）とを含んでいてもよい。
【００８０】
＜半導体モジュールの製造方法＞
図１に示した半導体モジュールの製造方法では、まず、準備工程（Ｓ１００）を実施する。この工程では、上述のように準備された半導体素子１１、さらに、図１に示すようなベース板１２、ワイヤ１３、引き出し導体１５ａ〜１５ｃ、接合材１６ｂ〜１６ｄ、および封止樹脂１７などの半導体モジュールを構成する部品、材料を準備する。
【００８１】
次に、組立工程（Ｓ２００）を実施する。この工程（Ｓ２００）では、ベース板１２の上部表面上に半導体素子１１を固定するとともに、引き出し導体１５ａ〜１５ｃと半導体素子１１またはベース板１２とをワイヤ１３または接合材１６ｂ〜１６ｄを介して接続する。その後、半導体素子１１を埋め込むように封止樹脂１７を形成する。組立工程（Ｓ２００）において用いられる製造プロセスは、従来周知の任意の方法を用いることができる。このようにして、図１に示した半導体モジュールを得ることができる。
【００８２】
＜製造方法の作用効果＞
上述した半導体素子１１の製造方法では、第１金属部２０ａの表面に形成された凹部２８の側壁形状が逆テーパー形状となっていても、凹部２８内部に絶縁部材４０が形成されることで凹部２８の上端から絶縁部材４０の上部表面までの間の凹部２８側壁について、逆テーパー形状とならず通常のテーパー形状（凹部２８の上端に向かうにつれて対向する側壁間の距離が広くなる形状）とすることができる。これにより、凹部２８内部に形成される中間層３１としてのシード層が途切れることなく連続して形成される。この結果、中間層３１上に形成される第２金属部２０ｂを一様に析出させることができるので、凹部２８内に空洞（ボイド）が形成されることがない。従って、半導体素子１１の製造プロセスに起因して当該空洞中にアルカリ金属が残存させる可能性、および、当該空洞を起点とする第１金属部２０ａの亀裂発生の可能性を低減できる。このため、信頼性の高い半導体装置および半導体モジュールを実現できる。
【００８３】
実施の形態２．
＜半導体装置の構成＞
図２３は、本発明の実施の形態２に係る半導体装置の断面拡大模式図である。以下に、本実施の形態に係る半導体装置としての半導体素子について、実施の形態１に係る半導体素子１１と対比して説明する。図２３に示した半導体素子は、基本的には図１〜図６に示した半導体素子と同様の構成を備えるが、第１金属部２０ａと第２金属部２０ｂとの間に図５に示した中間層３１が形成されていない点が図１〜図６に示した半導体素子１１と異なっている。
【００８４】
すなわち、図５に示した半導体素子１１におけるソース電極は、ソース領域３０ｆ上の開口部２７において、バリア層２６、Ａｌ膜からなる第１金属部２０ａ、ニッケルスパッタ膜からなる中間層３１、無電解ニッケルめっき膜からなる第２金属部２０ｂ、無電解金めっき膜からなる金属膜２０ｃを含む積層膜構造となっている。一方、図２３に示した半導体素子では、ソース電極は、ソース領域３０ｆ上の開口部２７において、バリア層２６、Ａｌ膜からなる第１金属部２０ａ、無電解ニッケルめっき膜からなる第２金属部２０ｂ、無電解金めっき膜からなる金属膜２０ｃを含む積層膜構造になっている。このように、図２３に示した半導体素子では、図１〜図６に示した半導体素子１１において存在する中間層３１（図５参照）が存在しない。つまり、第２金属部２０ｂは、第１金属部２０ａの上部表面および凹部内の絶縁部材４０の上部表面と直接接触している。このような構成であっても、図１〜図６に示した半導体素子と同様の効果を得ることができる。
【００８５】
＜半導体装置の製造方法＞
以下に、図２３に示した半導体素子の製造工程について説明する。本実施の形態に係る半導体装置としての図２３に示した半導体素子の製造方法は、基板工程（Ｓ１０）と、下地形成工程（Ｓ２０）と、凹部の埋め込み工程（Ｓ３０）と、耐圧用の絶縁層形成工程（Ｓ５０）と、裏面メタライズ工程（Ｓ６０）と、接合用メタル形成工程（Ｓ７０）を有する。上述した各工程は、基本的には図７に示した実施の形態１に係る半導体素子の製造方法において対応する工程と同様である。ただし、図２３に示した半導体素子の製造方法は、実施の形態１における半導体素子の製造方法と対比して、シード層形成工程（Ｓ４０）が存在していない。また、工程（Ｓ７０）における工程（Ｓ７２）の内容が、無電解ニッケルめっき前処理工程（Ｓ７３）に変更されている。
【００８６】
以下、より具体的に接合用メタル形成工程（Ｓ７０）に関して説明する。本発明の実施の形態１に係る半導体素子の製造方法では、工程（Ｓ７０）では、半導体基板１８の裏面を耐薬品性のある保護テープなどの保護部材で保護する工程（Ｓ７１）、第２金属部２０ｂを形成する領域の濡れ性を改善する前処理、および、中間層３１の表面活性化処理を施す工程（Ｓ７２）、第２金属部２０ｂおよび金属膜２０ｃを形成する工程（Ｓ７４）、および保護部材を剥離する工程（Ｓ７５）がこの順番で実施される。一方、本発明の実施の形態２に係る半導体素子の製造方法における工程（Ｓ７０）では、半導体基板１８の裏面を耐薬品性のある保護テープなどの保護部材で保護する工程（Ｓ７１）、無電解ニッケルめっき前処理工程（Ｓ７３）、第２金属部２０ｂとしての無電解ニッケルめっきおよび金属膜２０ｃを形成する工程（Ｓ７４）、および保護部材を剥離する工程（Ｓ７５）がこの順番で実施される。なお、上記工程（Ｓ７４）で形成される各膜の膜厚は、第２金属部２０ｂとしての無電解ニッケルめっき膜の膜厚が１μｍ以上１０μｍ以下、金属膜２０ｃとしての無電解金めっき膜の膜厚が１０ｎｍ以上１００ｎｍ以下である。
【００８７】
上記工程（Ｓ７３）において実施される具体的な工程の一例について説明する。アルミニウム膜に対して直接無電解ニッケルめっき膜を形成する場合、無電解ニッケルめっき膜を形成する前に、以下のような前処理工程が行われる。具体的には、第１工程としての脱脂洗浄工程、第２工程としてのエッチング工程、第３工程としての酸洗浄工程、第４工程としての第１ジンケート処理工程、第５工程としての酸洗浄工程、第６工程としての第２ジンケート処理工程が実施される。このようにジンケート処理を二回繰り返すことで、より緻密に無電解ニッケルめっき膜を析出させることができる。なお、上記第１工程〜第６工程の各工程間には純水洗浄作業を行う。
【００８８】
＜作用効果＞
上述した半導体素子およびその製造方法によれば、本発明の実施の形態１に係る半導体素子およびその製造方法により得られる効果と同様の効果を得ることができる。さらに、上述した実施の形態２に係る半導体素子においては、アルミニウム膜からなる第１金属部２０ａの凹部２８内に絶縁部材４０が埋め込まれているので、上記第１および第２ジンケート処理工程を実施しても、凹部２８内下部の絶縁部材に接している第１金属部２０ａにまでエッチンングは進展しない。そのため、層間絶縁膜２４に達するアルミニウム孔食の形成が抑制され、さらに、ニッケルめっき膜である第２金属部２０ｂ中での空洞の形成が抑制される。つまり、第１金属部２０ａの凹部２８に、絶縁部材４０として十分な分量の絶縁膜を埋め込むことで、上述した実施の形態１と同様の効果を得ることができる。
【００８９】
また、上記のようにジンケート処理を行って第２金属部２０ｂとしての無電解ニッケルめっき膜を形成した方が、ジンケート処理による第１金属部２０ａ表面での凹凸形成効果により、第１金属部２０ａに対する第２金属部２０ｂとしてのめっき膜の密着力が高くなる。このため、本実施の形態では、本発明の実施の形態１のように中間層３１上に無電解ニッケルめっき膜を形成する場合と同等以上の信頼性を示すデバイスを形成できる。
【００９０】
以上のように本発明の実施の形態について説明を行ったが、上述の実施の形態を様々に変形することも可能である。また、本発明の範囲は上述の実施の形態に限定されるものではない。本発明の範囲は、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図される。
【符号の説明】
【００９１】
１０  半導体モジュール、１１  半導体素子、１２  ベース板、１３  ワイヤ、１４ａ  ゲート電極、１４ｂ  ソース電極、１４ｃ  ドレイン電極、１５ａ，１５ｂ，１５ｃ  引き出し導体、１６ｂ，１６ｃ，１６ｄ  接合材、１７  封止樹脂、１８  半導体基板、１９  絶縁層、２０ａ  第１金属部、２０ｂ  第２金属部、２０ｃ  金属膜、２１  ゲート絶縁膜、２２  ゲート配線、２３  配線パターン、２４  層間絶縁膜、２５  セル構造、２６  バリア層、２７  開口部、２８  凹部、２８ａ〜２８ｄ  部分、３０  エピ層、３０ｅ  ボディ領域、３０ｆ  ソース領域、３１，３３  中間層、３２  シリサイド層、３４  接合金属層、３５  表面酸化防止層、４０  絶縁部材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成29年6月22日(2017.6.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記半導体基板の前記主面上に、互いに間隔を隔てて配置された第１ゲート配線および第２ゲート配線と、
前記第１ゲート配線および前記第２ゲート配線の上に形成された第１金属部とを備え、前記第１金属部は、前記第１ゲート配線と前記第２ゲート配線との間の領域において前記半導体基板側と反対側に位置する上面を有し、前記上面には凹部が形成され、さらに、
前記凹部の一部を埋め込む絶縁部材と、
少なくとも一部が前記凹部内に位置し、前記絶縁部材の上部表面上から前記第１金属部の前記上面上にまで延在する第２金属部とを備えた、半導体装置。
【請求項２】
前記絶縁部材は高分子材料である、請求項１に記載の半導体装置。
【請求項３】
前記高分子材料はフォトレジストおよびポリイミドのいずれかを含む、請求項２に記載の半導体装置。
【請求項４】
前記絶縁部材は無機材料である、請求項１に記載の半導体装置。
【請求項５】
前記無機材料は、シリコン酸化膜およびシリコン窒化膜のいずれかを含む、請求項４に記載の半導体装置。
【請求項６】
前記絶縁部材と前記第２金属部との間に配置された中間層を備える、請求項１〜請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記中間層はニッケルを含む膜である、請求項６に記載の半導体装置。
【請求項８】
前記第１金属部はアルミニウム膜である、請求項１〜請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２金属部は無電解ニッケル膜である、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記絶縁部材は、前記凹部において前記半導体基板側の一部を充填するように配置され、
前記凹部は互いに対向する１組の側壁を含み、
前記凹部において前記絶縁部材により覆われていない前記１組の側壁の部分では、前記１組の側壁の部分の間の距離が前記絶縁部材から離れるにつれて大きくなっている、請求項１〜請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
前記凹部において前記絶縁部材により覆われている前記１組の側壁の他の部分では、前記１組の側壁の他の部分の間の距離が前記半導体基板に近づくにつれて大きくなっている、請求項１０に記載の半導体装置。
【国際調査報告】
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