【事件の表示】
　平成１１年特許願第３０７８７１号「離散コサイン変換装置」拒絶査定不服審判事件〔平成１３年　５月１１日出願公開、特開２００１−１２５８８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年１０月２９日の出願であって、平成１７年３月３日付けで拒絶の理由が通知され、同年５月９日付けで手続補正がなされたが、同年９月２０日付けで拒絶査定がなされたのに対し、同年１０月２７日に拒絶査定に対する審判請求がなされるとともに、同年１１月２８日付けで手続補正がなされたものである。
　
２．平成１７年１１月２８日付け手続補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　平成１７年１１月２８日付け手続補正を却下する。
　
［理由］
（１）本件手続補正
　上記平成１７年１１月２８日付けの手続補正（以下、「本件手続補正」という。）により補正された特許請求の範囲の請求項１（以下、「補正後の請求項１」という。）は、次のとおりに記載されている。
　
「ｍおよびｎを２以上の整数（ｍ＝ｎまたはｍ≠ｎ）としてｍ列×ｎ行の画素のブロック単位でｍ画素またはｎ画素毎に第１の方向の１次元離散コサイン変換を行う前段の離散コサイン変換部と、
　クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｍ×ｎ個の１次元離散コサイン係数を一時的に格納する複数のデュアルポートＲＡＭと、
　前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記複数のデュアルポートＲＡＭの書き込みと読み出しとを制御する転置制御部と、
　前記複数のデュアルポートＲＡＭから読み出された１次元離散コサイン係数を入力としてｍ係数またはｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部と、を備え、
　前記転置制御部は、
　前記複数のデュアルポートＲＡＭの書き込み動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する書き込み制御部と、
　前記複数のデュアルポートＲＡＭの読み出し動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する読み出し制御部とを具備しており、
　前記後段の離散コサイン変換部は、前記複数のデュアルポートＲＡＭから同一のクロックサイクルで読み出された複数の１次元離散コサイン係数を、複数のクロックサイクルに１回の頻度でまとめて一度に受け取るものであることを特徴とする離散コサイン変換装置。」
　
　これに対し、補正後の請求項１に対応する、本件手続補正前の特許請求の範囲の請求項１（以下、「補正前の請求項１」という。）は、次のとおりのものである。
　
「ｍおよびｎを２以上の整数（ｍ＝ｎまたはｍ≠ｎ）としてｍ列×ｎ行の画素のブロック単位でｍ画素またはｎ画素毎に第１の方向の１次元離散コサイン変換を行う前段の離散コサイン変換部と、
　クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｍ×ｎ個の１次元離散コサイン係数を一時的に格納する複数のデュアルポートＲＡＭと、
　前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記複数のデュアルポートＲＡＭの書き込みと読み出しとを制御する転置制御部と、
　前記複数のデュアルポートＲＡＭから読み出された１次元離散コサイン係数を入力としてｍ係数またはｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部と、を備え、
　前記転置制御部は、
　前記複数のデュアルポートＲＡＭの書き込み動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する書き込み制御部と、
　前記複数のデュアルポートＲＡＭの読み出し動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する読み出し制御部とを具備しており、
　前記後段の離散コサイン変換部は、
　前記複数のデュアルポートＲＡＭから同一のクロックサイクルで読み出された複数の１次元離散コサイン係数を、複数のクロックサイクルに１回の頻度で一度に受け取るものであることを特徴とする離散コサイン変換装置。」
　
　すなわち、本件手続補正は、上記補正前の請求項１を上記補正後の請求項１とする補正を含むものであり、当該請求項１に係る補正は、補正前の請求項１に記載した発明を特定するために必要な事項である「離散コサイン変換部」が、複数のデュアルポートＲＡＭから同一のクロックサイクルで読み出された複数の１次元離散コサイン係数を受け取る態様について、補正前の請求項１における「複数のクロックサイクルに１回の頻度で一度に受け取る」から、「複数のクロックサイクルに１回の頻度でまとめて一度に受け取る」として、更に限定を加えるものであるから、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　また、上記請求項１に係る補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内でなされており、特許法第１７条の２第３項の規定に適合するものである。
　
　そこで、上記補正後の請求項１に記載された発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）本願補正発明
　上記補正後の請求項１は、「ｍおよびｎを２以上の整数（ｍ＝ｎまたはｍ≠ｎ）として」との記載を含むから、上記補正後の請求項１に係る発明（以下、「本願補正発明」という。）は、ｍ＝ｎである場合、及び、ｍ≠ｎである場合の２つの発明を包含したものとなっている。
　そこで、まず、上記補正後の請求項１においてｍ＝ｎとした場合の発明（以下、「本願補正発明Ａ」という。）が、特許出願の際独立して特許を受けることができるものであるかについて検討する。
　
　上記本願補正発明Ａは、上記補正後の請求項１においてｍ＝ｎとすることによって得られる、次のとおりのものと認める。
　
「ｎを２以上の整数としてｎ列×ｎ行の画素のブロック単位でｎ画素毎に第１の方向の１次元離散コサイン変換を行う前段の離散コサイン変換部と、
　クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｎ×ｎ個の１次元離散コサイン係数を一時的に格納する複数のデュアルポートＲＡＭと、
　前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記複数のデュアルポートＲＡＭの書き込みと読み出しとを制御する転置制御部と、
　前記複数のデュアルポートＲＡＭから読み出された１次元離散コサイン係数を入力としてｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部と、を備え、
　前記転置制御部は、
　前記複数のデュアルポートＲＡＭの書き込み動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する書き込み制御部と、
　前記複数のデュアルポートＲＡＭの読み出し動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する読み出し制御部とを具備しており、
　前記後段の離散コサイン変換部は、前記複数のデュアルポートＲＡＭから同一のクロックサイクルで読み出された複数の１次元離散コサイン係数を、複数のクロックサイクルに１回の頻度でまとめて一度に受け取るものであることを特徴とする離散コサイン変換装置。」
　
（３）引用発明
　原査定の拒絶の理由に引用された特開平１０−１２４４８６号公報（以下、「引用文献１」という。）には、図面とともに以下の事項が記載されている。
　
Ａ．「【発明の属する技術分野】本発明は、２次元離散コサイン変換（ＤＣＴ）を変数ｘ，ｙに関して独立な１次元離散コサイン変換の処理に分解して実行する離散コサイン変換装置に係り、詳しくは、前段の１次元ＤＣＴ回路の出力データを転置（水平方向と垂直方向の入替え）して後段の１次元ＤＣＴ回路へ供給するための転置回路をデュアルポートＲＡＭを用いて構成することによって、回路規模の縮小並びに転置処理に要する遅延時間の短縮を図った離散コサイン変換装置に関するものである。
【０００２】
【従来の技術】離散コサイン変換（ＤＣＴ）は、ＪＰＥＧ，ＭＰＥＧ等の符号化標準規格で採用されている。これらの規格で採用された離散コサイン変換（ＤＣＴ）のサイズは８×８画素である。ハードウエアで構成される２次元離散コサイン変換装置は、同じ回路設計ですむこと、並びに、演算量を減少することができることから、１次元離散コサイン変換を２回繰り返す構成をとることが多い。」
　
Ｂ．「【課題を解決するための手段】上記課題を解決するためこの発明に係る離散コサイン変換装置は、前段の１次元ＤＣＴ回路から順次出力される複数のＤＣＴ係数に対して、それら複数のＤＣＴ係数の水平方向位置（列位置）と垂直方向位置（行位置）とを入れ替えて転置されたＤＣＴ係数データを後段の１次元ＤＣＴ回路へ供給する転置回路をデュアルポートＲＡＭを用いて構成する。また、離散コサイン変換装置は、Ｎ×Ｎ個のデータ格納領域に対して、ＲＡＭのアドレス順に書き込みアドレスを指定してＮ×Ｎ個のデータ格納領域の全てにＤＣＴ係数を書き込んだ後は、Ｎ個おきの書き込みアドレスを指定してＮ×Ｎ個のデータ格納領域の全てにＤＣＴ係数を書き込む動作を繰り返す書き込み制御部と、ＲＡＭのアドレス順に書き込まれたデータに対してはＮ個おきの読み出しアドレスを指定することで複数のＤＣＴ係数の水平方向位置（列位置）と垂直方向位置（行位置）とを入れ替えた順序で読み出し、Ｎ個おきの書き込みアドレスで書き込まれたデータに対しては、ＲＡＭのアドレス順に読み出しアドレスを指定することで複数のＤＣＴ係数の水平方向位置（列位置）と垂直方向位置（行位置）とを入れ替えた順序で読み出す読み出し制御部とを備えたことを特徴とする。」
　
Ｃ．「【００２３】
【発明の実施の形態】以下、この発明の実施の形態について添付図面に基づいて説明する。図１は、実施の形態として示す、２次元離散コサイン変換装置のブロック構成図である。２次元離散コサイン変換装置１は、２組の１次元ＤＣＴ回路２，４と、転置回路３とから構成される。８×８データのブロックに分割されたデータ入力は、前段の１次元ＤＣＴ回路２によって１次元離散コサイン変換がなされ、転置回路３によって水平、垂直方向の入替えがなされ、さらに、後段の１次元ＤＣＴ回路４によって１次元離散コサイン変換がなされる。なお、以上の構成は従来のものと同じである。
【００２４】転置回路３は、図２に示すように、デュアルポートＲＡＭ１０と、書き込み制御部２０と、読み出し制御部３０とからなる。」
　
Ｄ．「【００２５】デュアルポートＲＡＭ１０は、８×８＝６４個のデータ格納領域（アドレス）を有する。デュアルポートＲＡＭ１０は、書き込みデータ入力端子ＤＩＮと、書き込みアドレスデータ入力端子ＷＡと、書き込み信号入力端子ＷＥと、読み出しデータ出力端子ＤＯＵＴと、読み出しアドレスデータ入力端子ＲＡと、読み出し信号入力端子ＲＥとを備える。
【００２６】このデュアルポートＲＡＭ１０は、書き込みデータ入力端子ＤＩＮに供給された書き込みデータ（ＤＣＴ係数）を、書き込みアドレスデータ入力端子ＷＡに供給された書き込みアドレスデータＷＡＤによって指定された格納領域に、書き込み信号入力端子ＷＥに供給される書き込み信号ＷＳに基づいて格納する。
【００２７】このデュアルポートＲＡＭ１０は、読み出しアドレスデータ入力端子ＲＡに供給された読み出しアドレスデータＲＡＤによって指定された格納領域に格納されているデータを、読み出し信号入力端子ＲＥに供給される読み出し信号ＲＳに基づいて読み出して、読み出しデータ出力端子ＤＯＵＴから出力する。」
　
Ｅ．「【００２８】書き込み制御部２０は、書き込みカウンタ２１と、書き込みアドレス生成回路２２と、書き込み信号生成回路２３とを備える。
【００２９】書き込みカウンタ２１は、６ビットのカウンタで構成している。書き込みカウンタ２１は、リセット信号ＣＬＲが供給されると、カウント出力が０にリセットされる。書き込みカウンタ２１は、システムクロックＳＣＫに基づいてカウント動作を行う。なお、前段の１次元ＤＣＴ回路２からは、システムクロックＳＣＫに同期して書き込みデータ（ＤＣＴ係数）が順次出力される。
・・・（中略）・・・
【００３２】すなわち、書き込みアドレス生成回路２２は、書き込みアドレスを０，１，２，３……６０，６１，６２，６３の順序で指定した後は、０，８，１６，２４……３９，４７，５５，６３の８個おきの順序で指定することをことを繰り返すよう構成している。
【００３３】書き込み信号生成回路２３は、システムクロックＳＣＫと、このシステムクロックの２倍の周波数の２倍システムクロック２ＳＣＫとに基づいて、書き込みタイミングを指定する書き込み信号ＷＳを生成して出力する。」
　
Ｆ．「【００３５】読み出し制御部３０は、読み出しカウンタ３１と、読み出しアドレス生成回路３２と、読み出し信号生成回路３３とを備える。
・・・（中略）・・・
【００４０】すなわち、読み出しアドレス生成回路２２は、読み出しアドレスを０，８，１６，２４……３９，４７，５５，６３のように８個を一組として８個おきの順序で指定した後は、０，１，２，３……６０，６１，６２，６３の順序で指定することを繰り返すよう構成している。
・・・（中略）・・・
【００４３】読み出し信号生成回路３３は、読み出しカウンタ３１から読み出し信号生成禁止信号３１ａが供給されている間は、読み出し信号ＲＳの出力を停止するよう構成している。読み出し信号生成回路３３は、読み出し信号生成禁止信号３１ａが供給されなくなると、システムクロックＳＣＫと、このシステムクロックの２倍の周波数の２倍システムクロック２ＳＣＫとに基づいて、読み出しタイミングを指定する読み出し信号ＲＳを生成して出力する。」
　
Ｇ．「【００４６】図３および図４は、転置回路３においてデュアルポートＲＡＭ１０にＤＣＴ係数データを書き込む際の書き込み順序を示す説明図である。・・・（中略）・・・このように、書き込み制御部２０は、図３に示した書き込み順序（水平方向書き込み）と、図４に示した書き込み順序（垂直方向書き込み）を交互に繰り返すようにしている。
【００４７】図５および図６は、転置回路３においてデュアルポートＲＡＭ１０からＤＣＴ係数データを読み出す際の読み出し順序を示す説明図である。・・・（中略）・・・最初に書き込まれた６４個分のデータは、水平方向に書き込まれているので、それらのデータを図５に示すように、８個おきのアドレス、すなわち、アドレス番号０，８，１６，２４……３９，４７，５５，６３の順に読み出すことで（垂直方向に読み出すことで）、複数のＤＣＴ係数の水平方向位置（列位置）と垂直方向位置（行位置）との入替え、すなわち転置がなされる。
【００４９】また、次に書き込まれた６４個分のデータは、垂直方向に書き込まれているので、それらのデータを図６に示すように、デュアルポートＲＡＭ１０のアドレス順、すなわち、アドレス番号０，１，２，３……６１，６２，６３に読み出すことで（水平方向に読み出すことで）、複数のＤＣＴ係数の水平方向位置（列位置）と垂直方向位置（行位置）との入替え、すなわち転置がなされる。」
　
ａ）上記Ｂ，Ｃの記載からみて、引用文献１には、前段の１次元ＤＣＴ回路と、デュアルポートＲＡＭと、書き込み制御部及び読み出し制御部と、後段の１次元ＤＣＴ回路と、を備えた離散コサイン変換装置が記載されている。
　
ｂ）上記Ｂ，Ｃの記載からみて、前記前段の一次元ＤＣＴ回路は、Ｎ×Ｎデータのブロックに分割されたデータ入力に対しＮデータ毎に水平方向又は垂直方向の一次元離散コサイン変換を行うものである。
　ここで、上記Ａに記載されているように、引用文献１に記載の離散コサイン変換装置は、ＪＰＥＧ，ＭＰＥＧ等の符号化標準規格における８×８画素のサイズの画像データ等の変換に用いられるものであり、この場合、前記前段の一次元ＤＣＴ回路は、Ｎ×Ｎ画素のブロックに分割された画像データに対しＮ画素毎に水平方向又は垂直方向の一次元離散コサイン変換を行うものとなる。
　また、Ｎが２以上の整数であることは明らかである。
　
ｃ）上記Ｂ，Ｃ，Ｄの記載からみて、前記デュアルポートＲＡＭは、前記前段の１次元ＤＣＴ回路から順次出力されるＮ×Ｎ個のＤＣＴ係数を一時的に格納するものである。
　また、上記Ｅの段落【００２９】における「前段の１次元ＤＣＴ回路２からは、システムクロックＳＣＫに同期して書き込みデータ（ＤＣＴ係数）が順次出力される。」との記載、及び、段落【００３３】における「書き込み信号生成回路２３は、システムクロックＳＣＫと、このシステムクロックの２倍の周波数の２倍システムクロック２ＳＣＫとに基づいて、書き込みタイミングを指定する書き込み信号ＷＳを生成して出力する。」との記載、並びに、上記Ｆの段落【００４３】における「読み出し信号生成回路３３は、読み出し信号生成禁止信号３１ａが供給されなくなると、システムクロックＳＣＫと、このシステムクロックの２倍の周波数の２倍システムクロック２ＳＣＫとに基づいて、読み出しタイミングを指定する読み出し信号ＲＳを生成して出力する。」との記載からみて、前記デュアルポートＲＡＭはシステムクロックに同期して動作するものである。
　
ｄ）上記Ｅ，Ｆ，Ｇの記載からみて、前記書き込み制御部及び読み出し制御部は、前記ＤＣＴ係数が水平方向に書き込まれた場合は垂直方向に読み出し、垂直方向に書き込まれた場合は水平方向に読み出すように、書き込みアドレスと読み出しアドレスを生成して、前記デュアルポートＲＡＭの書き込みと読み出しとを制御するものである。
　
ｅ）上記Ｂ，Ｃの記載からみて、前記後段の１次元ＤＣＴ回路は、前記デュアルポートＲＡＭから読み出され、水平、垂直方向の入替えがなされたＤＣＴ係数を入力としてＮ係数毎に１次元離散コサイン変換を行うものである。
　ここで、水平、垂直方向の入替えがなされたＤＣＴ係数の１次元離散コサイン変換を行うということは、すなわち、前記前段の１次元ＤＣＴ回路による一次元離散コサイン変換の方向と直交する方向の一次元離散コサイン変換を行うことであるから、前記後段の１次元ＤＣＴ回路は、前記デュアルポートＲＡＭから読み出されたＤＣＴ係数を入力としてＮ係数毎に、前記前段の１次元ＤＣＴ回路による一次元離散コサイン変換の方向と直交する方向の一次元離散コサイン変換を行うものである。
　
　よって、上記Ａ〜Ｇの記載事項を参照すると、引用文献１には、次の発明（以下、「引用発明１」という。）が記載されていると認められる。
　
「Ｎを２以上の整数としてＮ×Ｎ画素のブロックに分割された画像データに対しＮ画素毎に水平方向又は垂直方向の一次元離散コサイン変換を行う前段の１次元ＤＣＴ回路と、
　システムクロックに同期して動作を行い、前記前段の１次元ＤＣＴ回路から順次出力されるＮ×Ｎ個のＤＣＴ係数を一時的に格納するデュアルポートＲＡＭと、
　前記ＤＣＴ係数が水平方向に書き込まれた場合は垂直方向に読み出し、垂直方向に書き込まれた場合は水平方向に読み出すように、書き込みアドレスと読み出しアドレスを生成して、前記デュアルポートＲＡＭの書き込みと読み出しとを制御する書き込み制御部及び読み出し制御部と、
　前記デュアルポートＲＡＭから読み出されたＤＣＴ係数を入力としてＮ係数毎に、前記前段の１次元ＤＣＴ回路による一次元離散コサイン変換の方向と直交する方向の一次元離散コサイン変換を行う後段の１次元ＤＣＴ回路と、を備えた離散コサイン変換装置。」
　
（４）対比
ａ）本願補正発明Ａと引用発明１とを対比すると、引用発明１の「Ｎ×Ｎ画素のブロック」は、本願補正発明Ａの「ｎ列×ｎ行の画素のブロック」に相当し、引用発明１の「前段の１次元ＤＣＴ回路」における一次元離散コサイン変換の方向（水平方向又は垂直方向）は、本願補正発明Ａの「第１の方向」に相当するから、引用発明１の「Ｎを２以上の整数としてＮ×Ｎ画素のブロックに分割された画像データに対しＮ画素毎に水平方向又は垂直方向の一次元離散コサイン変換を行う前段の１次元ＤＣＴ回路」は、本願補正発明Ａの「ｎを２以上の整数としてｎ列×ｎ行の画素のブロック単位でｎ画素毎に第１の方向の１次元離散コサイン変換を行う前段の離散コサイン変換部」に相当する。
　
ｂ）引用発明１の「システムクロック」及び「ＤＣＴ係数」は、それぞれ、本願補正発明Ａの「クロック」及び「１次元離散コサイン係数」に相当するから、引用発明１の「システムクロックに同期して動作を行い、前記前段の１次元ＤＣＴ回路から順次出力されるＮ×Ｎ個のＤＣＴ係数を一時的に格納するデュアルポートＲＡＭ」と、本願補正発明Ａの「クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｎ×ｎ個の１次元離散コサイン係数を一時的に格納する複数のデュアルポートＲＡＭ」とは、クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｎ×ｎ個の１次元離散コサイン係数を一時的に格納するデュアルポートＲＡＭである点で一致する。
　
ｃ）引用発明１における「水平方向」及び「垂直方向」は、それぞれ、本願補正発明Ａにおける「行方向」及び「列方向」に相当するから、引用発明１の「前記ＤＣＴ係数が水平方向に書き込まれた場合は垂直方向に読み出し、垂直方向に書き込まれた場合は水平方向に読み出すように、書き込みアドレスと読み出しアドレスを生成して、前記デュアルポートＲＡＭの書き込みと読み出しとを制御する書き込み制御部及び読み出し制御部」と、本願補正発明Ａの「前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記複数のデュアルポートＲＡＭの書き込みと読み出しとを制御する転置制御部」とは、前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記デュアルポートＲＡＭの書き込みと読み出しとを制御する転置制御部である点で一致する。
　
ｄ）引用発明１における「前段の１次元ＤＣＴ回路による一次元離散コサイン変換の方向と直交する方向」は、本願補正発明Ａの「前記第１の方向と直交する第２の方向」に相当するから、引用発明１の「前記デュアルポートＲＡＭから読み出されたＤＣＴ係数を入力としてＮ係数毎に、前記前段の１次元ＤＣＴ回路による一次元離散コサイン変換の方向と直交する方向の一次元離散コサイン変換を行う後段の１次元ＤＣＴ回路」と、本願補正発明Ａの「前記複数のデュアルポートＲＡＭから読み出された１次元離散コサイン係数を入力としてｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部」とは、前記デュアルポートＲＡＭから読み出された１次元離散コサイン係数を入力としてｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部である点で一致する。
　
ｅ）上記ｃ）で述べたように、引用発明１の「書き込み制御部」と「読み出し制御部」を併せたものが本願補正発明Ａの「転置制御部」に対応するのであるから、引用発明１においては、本願補正発明Ａの「転置制御部」に対応する構成が、「書き込み制御部」と「読み出し制御部」とを具備しているといえる。
　そして、引用発明１の「書き込み制御部」と、本願補正発明Ａの「前記複数のデュアルポートＲＡＭの書き込み動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する書き込み制御部」とは、デュアルポートＲＡＭの書き込み動作を制御する書き込み制御部である点で一致し、引用発明１の「読み出し制御部」と、本願補正発明Ａの「前記複数のデュアルポートＲＡＭの読み出し動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する読み出し制御部」とは、デュアルポートＲＡＭの読み出し動作を制御する読み出し制御部である点で一致する。
　
　したがって、本願補正発明Ａと引用発明１とは、
「ｎを２以上の整数としてｎ列×ｎ行の画素のブロック単位でｎ画素毎に第１の方向の１次元離散コサイン変換を行う前段の離散コサイン変換部と、
　クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｎ×ｎ個の１次元離散コサイン係数を一時的に格納するデュアルポートＲＡＭと、
　前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記デュアルポートＲＡＭの書き込みと読み出しとを制御する転置制御部と、
　前記デュアルポートＲＡＭから読み出された１次元離散コサイン係数を入力としてｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部と、を備え、
　前記転置制御部は、
　前記デュアルポートＲＡＭの書き込み動作を制御する書き込み制御部と、
　前記デュアルポートＲＡＭの読み出し動作を制御する読み出し制御部とを具備していることを特徴とする離散コサイン変換装置。」
である点で一致し、以下の２点で相違している。
　
［相違点１］
　本願補正発明Ａでは、デュアルポートＲＡＭが複数備えられ、書き込み制御部がデュアルポートＲＡＭの書き込み動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御し、読み出し制御部がデュアルポートＲＡＭの読み出し動作を、前記複数のデュアルポートＲＡＭについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御するのに対し、引用発明１では、デュアルポートＲＡＭが１つであり、複数のデュアルポートＲＡＭについて、同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で、書き込み動作及び読み出し動作を行う制御は行っていない点。
　
　
［相違点２］
、本願補正発明Ａでは、後段の離散コサイン変換部が、複数のデュアルポートＲＡＭから同一のクロックサイクルで読み出された複数の１次元離散コサイン係数を、複数のクロックサイクルに１回の頻度でまとめて一度に受け取るのに対し、引用発明１では、デュアルポートＲＡＭが１つであり、後段の１次元ＤＣＴ回路は、複数のデュアルポートＲＡＭから同一のクロックサイクルで読み出された複数のＤＣＴ係数を、複数のクロックサイクルに１回の頻度でまとめて受け取るものではない点。
　
（５）当審の判断
　以下、上記相違点について検討する。
　
ａ）［相違点１］について
　原査定の拒絶の理由に引用された特開平９−２６１６４３号公報（以下、「引用文献２」という。特に、段落【０００１】、【０００５】〜【００１１】、【００１４】〜【００１５】、【００４７】及び図１を参照。）には、入力画像ブロックについて第１方向に離散コサイン変換を行う第１演算手段と、第１演算手段により得られたデータ列の並べ替えを行うデータ列変換手段と、並べ替えられたデータについて上記第１方向とは異なる第２方向に離散コサイン変換を行う第２演算手段と含む画像処理回路（二次元離散コサイン変換回路）において、データ列変換手段を、複数の記憶手段により構成し、第１演算手段の出力データを、複数の記憶手段に振分けて記憶するとともに、複数の記憶手段から読み出して、第２演算手段に供給することで、見かけ上のデータ速度を１／２に変換、すなわち、各記憶手段における書き込み動作及び読み出し動作が、複数のクロックサイクルに１回の頻度となるようにして、ＲＡＭの読み出し書き込み速度に比べてＤＣＴ係数のデータ速度が高速になった場合でも、既存のＲＡＭの使用で、ＤＣＴ係数の読み出し書き込みを可能とする技術が記載されている。
　また、複数の記憶手段を用いてデータ列の並べ替えを行う場合に、データ列中の複数のデータを複数の記憶手段に同時に書き込むとともに、複数の記憶手段から同時に読み出す構成は、本願の出願の日前に頒布された刊行物である、
・特開平１１−２５２３３８号公報（特に、段落【００４１】〜【００６５】及び図１を参照。８×８のブロックのデータを行方向のラスタスキャン順と列方向のラスタスキャン順との間で並べ替えるデータ処理装置において、データを複数のメモリ（メモリ１，２）に振り分け、書き込み時に、連続する２つのデータを複数のメモリに同時に書き込むとともに、読み出し時に、連続する２つのデータを複数のメモリから同時に読み出す構成の記載がある。）、及び、
・特開平６−４４００号公報（特に、段落【０００１】〜【０００９】及び図２，図４を参照。入力データの時系列をこれと異なる順序の時系列に変換するためのメモリシステムにおいて、１サンプルずれた二つの入力データ系列を並列化して、複数のメモリ（メモリＭ１１，Ｍ１２）に対して同時に書き込むとともに、複数のメモリから同時に読み出す構成の記載がある。）
に記載されているように周知である。
　したがって、引用文献２に記載の上記公知技術と同様、画像データに対する二次元離散コサイン変換におけるデータの並べ替えを記憶装置を用いて行う引用発明１に、上記引用文献２に記載の公知技術を適用し、データの並べ替え用の記憶装置であるデュアルポートＲＡＭを複数設け、当該複数のデュアルポートＲＡＭに対し、複数のクロックサイクルに１回の頻度で書き込み及び読み出し動作が行われるように書き込み制御部及び読み出し制御部における制御を変更することは、当業者が容易に想到し得ることであり、その際、前述したように、複数の記憶手段を用いてデータ列の並べ替えを行う場合に、データ列中の複数のデータを複数の記憶手段に同時に書き込むとともに、複数の記憶手段から同時に読み出す構成が周知であることを考慮すれば、上記複数のデュアルポートＲＡＭに対する書き込み及び読み出し動作が、同時に、すなわち、同一のクロックサイクルで行われるようににすることに、格別の困難性はない。
　よって、相違点１は、格別のものではない。
　
ｂ）［相違点２］について
　引用発明１における、後段の１次元ＤＣＴ回路は、Ｎ係数毎に一次元離散コサイン変換を行うものであって、Ｎ係数中の複数のＤＣＴ係数が同時に受け取り可能であれば、それらをまとめて一度に受け取ることが効率的であることは、当業者には自明であり、上記ａ）で検討したように、複数のデュアルポートＲＡＭを設けて、複数のデュアルポートＲＡＭから、同一クロックサイクルで、複数のクロックサイクルに１回の頻度で、読み出し動作を行うようにした場合には、複数のＤＣＴ係数が同時に読み出されるのであるから、後段の１次元ＤＣＴ回路が、当該同一クロックサイクルで、複数のクロックサイクルに１回の頻度で読み出された複数のＤＣＴ係数をまとめて一度に受け取るようにすることに、格別の点は認められない。
　
　そして、本願補正発明Ａの作用効果も、引用発明１、引用文献２に記載の公知技術及び周知技術に基づいて当業者が容易に予測できる範囲のものである。
　
　したがって、本願補正発明Ａは、引用文献１，２に記載の発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願補正発明Ａを包含する、本願補正発明もまた、引用文献１，２に記載の発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであって、特許法第２９条第２項の規定により、特許出願の際に独立して特許を受けることができないものである。
　
（６）むすび
　以上のとおり、本件手続補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　
（１）本願発明
　平成１７年１１月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年５月９日付けの手続補正により補正された特許請求の範囲の請求項１（上記補正前の請求項１）に記載されたとおりのものである。
　
（２）引用発明
　上記引用文献１及びその記載事項は、前記２．の「（３）引用発明」に記載したとおりである。
　
（３）対比・判断
　本願発明は、平成１７年１１月２８日付けの手続補正による補正前の請求項１に記載された発明であり、前記本願補正発明は、同手続補正による補正後の請求項１に記載された発明である。そして、前記２．の「（１）本件手続補正」で検討したように、平成１７年１１月２８日付けの手続補正による請求項１に係る補正は、特許請求の範囲の減縮を目的としたものであるから、本願補正発明は、本願発明の発明特定事項を更に限定したものである。
　そうすると、前記２．の「（５）当審の判断」に記載したとおり、本願発明の発明特定事項を更に限定した発明である本願補正発明は、引用文献１，２に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、そのような更なる限定のない本願発明もまた、本願補正発明と同様に、引用文献１，２に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用文献１，２に記載の発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。