【事件の表示】
　平成　９年特許願第　９１８２４号「アナログ−デジタル変換器」拒絶査定不服審判事件〔平成１０年１０月２３日出願公開、特開平１０−２８５０３２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本件は，平成９年４月１０日の出願であって，平成１７年９月３０日付けで拒絶査定がなされ，これに対し，同年１１月９日に拒絶査定に対する審判請求がなされるとともに，同年１２月８日付けで手続補正がなされたものである。
　
第２　補正について
［補正却下の決定の結論］
　平成１７年１２月８日付けの手続補正（以下，「本件補正」という。）を却下する。
［理由］
　（１）補正後の本願発明
　本件補正により，平成１７年９月１２日付け手続補正書に記された特許請求の範囲である
「【特許請求の範囲】
【請求項１】アナログの入力電圧を上位ｍビットおよび下位ｎビットから成るデジタル信号に変換するアナログ−デジタル変換器であって，
　直列に接続された２ｍ個の抵抗を有し，これらの抵抗によって第１の所定電圧を等間隔の２ｍ個の電圧に分割する第１の分割手段と，
　前記２ｍ個の電圧と入力電圧とを比較する２ｍ個の比較器を有し，前記２ｍ個の電圧のうち入力電圧を超えない最大電圧を検出する第１の検出手段と，
　入力電圧と前記第１の検出手段によって検出された最大電圧との差電圧を検出する電圧差検出器と，
　該電圧差検出器が検出した差電圧を増幅する第１の増幅手段と，
　直列に接続された２ｎ個の抵抗を有し，これらの抵抗によって第２の所定電圧を等間隔の２ｎ個の電圧に分割する第２の分割手段と，
　前記２ｎ個の電圧と前記第１の増幅手段によって増幅された差電圧とを比較する２ｎ個の比較器を有し，前記２ｎ個の電圧のうち前記第１の増幅手段によって増幅された差電圧を超えない最大電圧を検出する第２の検出手段と，
　前記第１の検出手段によって検出された最大電圧から上位ｍビットのデジタル信号を生成し，前記第２の検出手段によって検出された最大電圧から下位ｎビットのデジタル信号を生成する信号生成手段と，
　前記第１の分割手段の前記２ｍ個の抵抗と前記電圧差検出器との接続を開閉する２ｍ個のスイッチとを備え，
　前記第１の検出手段が検出した最大電圧を与える前記２ｍ個の抵抗のうちいずれかの抵抗と前記電圧差検出器とを接続するスイッチのみを閉じて，前記第１の検出手段が検出した最大電圧を前記電圧差検出器に入力することを特徴とするアナログ−デジタル変換器。（以下省略）」（以下，この請求項１に記載された発明を「本願発明」という。）が，
「【特許請求の範囲】
【請求項１】アナログの入力電圧を上位ｍビットおよび下位ｎビットから成るデジタル信号に変換するアナログ−デジタル変換器であって，
　直列に接続された２ｍ個の抵抗を有し，これらの抵抗によって第１の所定電圧を等間隔の２ｍ個の電圧に分割する第１の分割手段と，
　前記２ｍ個の電圧と入力電圧とを比較する２ｍ個の比較器を有し，前記２ｍ個の電圧のうち入力電圧を超えない最大電圧を検出する第１の検出手段と，
　入力電圧と前記第１の検出手段によって検出された最大電圧との差電圧を検出する電圧差検出器と，
　該電圧差検出器が検出した差電圧
を，サンプルホールドした後に増幅，または，増幅した後にサンプルホールドする
　直列に接続された２ｎ個の抵抗を有し，これらの抵抗によって第２の所定電圧を等間隔の２ｎ個の電圧に分割する第２の分割手段と，
　前記２ｎ個の電圧と前記第１の増幅手段によって増幅された差電圧とを比較する２ｎ個の比較器を有し，前記２ｎ個の電圧のうち前記第１の増幅手段によって増幅された差電圧を超えない最大電圧を検出する第２の検出手段と，
　前記第１の検出手段によって検出された最大電圧から上位ｍビットのデジタル信号を生成し，前記第２の検出手段によって検出された最大電圧から下位ｎビットのデジタル信号を生成する信号生成手段と，
　前記第１の分割手段の前記２ｍ個の抵抗と前記電圧差検出器との接続を開閉する２ｍ個のスイッチとを備え，
　前記第１の検出手段が検出した最大電圧を与える前記２ｍ個の抵抗のうちいずれかの抵抗と前記電圧差検出器とを接続するスイッチのみを閉じて，前記第１の検出手段が検出した最大電圧を前記電圧差検出器に入力することを特徴とするアナログ−デジタル変換器。（以下省略）」（以下，この請求項１に記載された発明を「補正発明」という。）と補正された。
　なお，補正発明中の下線部は，実質的に補正された箇所である。
　したがって，本件補正の内容は，
　第１の増幅手段による増幅の前，または，後に，「サンプルホールド」をする旨の構成を付加することにより，第１の増幅手段を限定したものである。
　そして，この補正に係る事項は，当初明細書の段落【００３９】【００４３】等に開示されていることが明らかであって，特許法第１７条の２第３項の規定を満足し，しかも，上記したように，本件補正により，発明がより限定されたということもできるから，特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものでもある。
　そこで，補正後発明が，特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について，以下に検討する。
　
　（２）引用文献記載事項及び引用発明
　原査定の拒絶の理由に引用された特開平５−２５２０３４号公報（以下，「引用文献１」という。），特開平６−９０１７２号公報（以下，「引用文献２」という。）には，各々，以下の事項が記載されている。
　
１．引用文献１（特開平５−２５２０３４号公報）
（ア）「【０００２】
【従来の技術】従来，高速で分解能の高いＡＤ変換方式として，直並列型またはパイプライン型ＡＤ変換器が知られている。例えばアイ・エス・エス・シー・シー，１９８７年２１０頁から２１１頁（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　１９８７）にパイプライン型ＡＤ変換器が報告されている。
　この変換器は，並列型ＡＤ変換器のように，電圧比較器を分解能分用意して変換を全比較器一斉に行なうのではなく，サブＡＤ変換器を含むいくつかのブロックを用いて，上位ブロックのサブＡＤ変換器により上位ビットで粗くＡＤ変換した後，次段以降の下位ブロックのサブＡＤ変換器により下位ビットで逐次上位の粗さを補正することにより，数ビットずつ変換結果を得て行く変換器である。
　このようなＡＤ変換器では，電圧比較器の数が膨大になる並列型ＡＤ変換器に比べ，比較器の数を大幅に少なくできるので低消費電力化できる。このためこの方式は，高速で高分解能が必要なＡＤ変換器に適した方式である。
【０００３】この変換器の原理を，図２を用いて説明する。
　図２の第１のブロック１は，上位ｍビットのＡＤ変換を行なうと同時に，残余信号と呼ばれる信号を作り出すブロックである。このブロックは，変換すべきアナログ信号を入力し，まずｍビットのサブＡＤ変換器１−１により上位ｍビットの変換結果を出力する。次にＡＤ変換器１−１の変換結果をｍビットのＤＡ変換器１−２でアナログ信号に再生する。それと同時に，入力アナログ信号と，ＤＡ変換器で再生した信号との差信号（残余信号）を誤差増幅アンプ１−３により作りだして，それを次のブロックへ増幅して出力するものである。残余信号とは，入力アナログ信号をｍビットで粗く量子化したときに，変換されずに残った信号成分である。すなわち入力信号の大きさをｍビットで量子化すると，いくつかの量子化ステップと，その余りの成分になる。これは割算にたとえれば，入力信号を量子化レベルで割算し，そのときの商と余りになる。残余信号は，この余りに相当するものである。この余りは，次の第２のブロックに属するサブＡＤ変換器２−１で，１段目の量子化における１量子化レベルを２段目のフルスケールとして，再び量子化すればさらに細かく下位ビットの量子化をすることができ，これにより，上位ビットの粗さを下位ビットにより補正することができる。このようにして少ない比較器により，高速でかつ分解能の高いＡＤ変換器を実現することができる。
【０００４】また従来のスイッチング型アンプやコンパレータを用いるＣＭＯＳおよびＢｉＣＭＯＳＡＤおよびＤＡ変換器では，アナログスイッチの電源電圧は外部から印加される電源電圧をそのまま利用していた。これは特にパイプライン型ＡＤ変換器に限らず，並列型や直並列型，サブレンジ型でも同様に電源電圧をそのまま利用していた。」（第２頁第２欄〜第３頁第３欄）。
（イ）「【００１５】図５に本発明の第３の実施例を示す。本発明では，誤差増幅アンプ１−３にスイッチドキャパシタアンプを用いたものである。本アンプの構成は，まず，アンプ１−３−１の入力端子と出力端子の間に帰還容量Ｃｆ１−３−３を接続し，帰還容量に並列にリセットスイッチ１−３−６を接続する。さらに入力端子に，入力容量Ｃｉの一端を接続し，他端をＡＤ変換器の入力信号端子と接続する入力スイッチ１−３−４及びＤＡ変換器１−２の出力端子と接続するスイッチ１−３−５と接続したものである。本アンプの動作は，リセット期間と増幅期間に分けられ，次のようになる。すなわち，リセット期間において，リセットスイッチがアンプの入出力を短絡する。その時，同時に入力スイッチ１−３−４をオンすると，入力容量Ｃｉの入力スイッチ側の端子にＡＤ変換器への入力信号がサンプルされる。次に，増幅期間において，リセットスイッチをオフし，アンプを動作可能にしてから，スイッチ１−３−４をオフにしてスイッチ１−３−５をオンにすると，入力容量の他端の電圧が，ホールドされていた入力信号の電圧から，ＤＡ変換器の出力電圧に変化し，その変化がＣｉ／Ｃｆの比率で増幅されて，出力電圧となる。こうして，誤差増幅の機能が実現できる。
　ところで，この誤差増幅アンプにおいて，アンプ１−３−１の利得は無限大であることが理想である。その時には誤差増幅回路の利得はＣｉ／Ｃｆである。ところがアンプ１−３−１の利得が有限であると，すなわちアンプ１−３−１の利得が低いときには，誤差増幅回路の利得は，Ｃｉ／Ｃｆの比率からずれてくる。そのため，正確なフルスケールが達成できない。そこで，第一の実施例と同様にフルスケール調整機構３を設けることにより，変換誤差のない，ＡＤ変換器を実現できる。」（第４頁第５〜６欄）。
（ウ）「【００１７】図７には本発明のフルスケール調整機構３の一実施例を示す。本発明では，誤差増幅アンプ１−３と同じ特性のフルスケール調整用アンプ３−１および３−２を設ける。サブＡＤ変換器１−１の量子化電圧ステップは，両端にバイアス電圧ＶＢＨ，ＶＢＬを印加した抵抗ストリング４の分圧電圧により決定される。次のサブＡＤ変換器２−１のフルスケールは前の段の１量子化電圧ステップに誤差増幅アンプの利得を含めて完全に一致している必要がある。そこでフルスケール調整用アンプを３−１と３−２の二つ用意し１量子化電圧ステップの差電圧を増幅させ，抵抗ストリングの両端に印加する。こうすることにより，次段のサブＡＤ変換器のフルスケールは前の段の１量子化電圧ステップに完全に一致し変換誤差が発生しない。」（第４頁第６欄〜第５頁第７欄）。
（エ）「【００１８】図８には本発明のフルスケール／オフセット調整回路の詳細な実施例を示す。この実施例では，誤差増幅アンプ１−３を，図５の実施例と同じスイッチングアンプを用いて実現している。このアンプ動作には図５と同様にリセット期間と増幅期間がある。フルスケール調整用アンプには同じスイッチングアンプを用いる。２段目のサブＡＤ変換器２−１の上側の参照電圧（すなわち，２段目の抵抗ストリング３−３の上端電圧）を決めるフルスケール調整用アンプ３−１の入力には，１段目の抵抗ストリング４の１量子化電圧ステップの電圧差を与える。すなわち，隣接する引出電圧端子間の電圧を与える。さらに２段目のサブＡＤ変換器２−１の下側の参照電圧（すなわち，２段目の抵抗ストリング３−３の下端電圧）を決めるフルスケール調整用アンプ３−２の入力は，二つを接続して上記抵抗ストリングの一方の低い方の端子電圧を与えることとする。すると，下側のフルスケール調整用アンプはスイッチのフィードスルーなどで発生するオフセット電圧を発生することとなる。一方上側のフルスケール調整用アンプはオフセット電圧に加えるに前段の一量子化ステップを誤差増幅アンプと全く同じ利得倍したフルスケール電圧を発生することとなる。誤差増幅アンプで発生するオフセット電圧も補償できるのでこの実施例は精度がよい。
【００１９】ところで上記の実施例では，リセット期間には２段目の抵抗ストリングの上側の電圧はリセット電位となり，増幅期間で初めて２段目の抵抗ストリングに正しい電圧がかかる。このように抵抗ストリングの上側の電圧が変動すると，リセット期間から増幅期間に変化するときに抵抗ストリングの電圧が安定する時間が必要になり，高速化が望めない。そこで図９では，２段目の抵抗ストリングの上端電圧はリセット期間にはスイッチでフルスケール電圧に近いバイアス電圧ＶＢに接続し，増幅期間にはフルスケール調整用アンプの出力電圧に接続するようにした。こうすることにより抵抗ストリングの電圧安定のための時間がほとんど不要になり，高速化できる。」（第５頁第７欄）。
　
　上記摘記事項（ア）〜（エ）の記載及び関連図面によれば，図８の左最上部の○にはアナログ信号が入力されるが，この信号は電圧として処理されているから，アナログの入力電圧であり，
　上記摘記事項（エ）及び図８に示されている実施例中のサブＡＤ変換器１−１は，上記摘記事項（ア）を参照すれば，アナログの入力電圧を上位ｍビットのデジタル信号に変換するものであり，
　同様に，サブＡＤ変換器２−１は，アナログの入力電圧を下位ビットのデジタル信号に変換するものであり，この下位ビット幅をｎと記載することは任意であり，
　上記摘記事項（エ）中の「２段目のサブＡＤ変換器２−１の上側の参照電圧（すなわち，２段目の抵抗ストリング３−３の上端電圧）を決めるフルスケール調整用アンプ３−１の入力には，１段目の抵抗ストリング４の１量子化電圧ステップの電圧差を与える。」等の記載によれば，「抵抗ストリング（４）」は直列に接続された２ｍ個の抵抗であり，
　上記摘記事項（ウ）の「バイアス電圧ＶＢＨ，ＶＢＬを印加した抵抗ストリング４の分圧電圧」との記載によれば，バイアス電圧ＶＢＨ，ＶＢＬは，直列に接続された２ｍ個の抵抗によって，等間隔の２ｍ個の電圧に分割されおり，
　上記摘記事項（ア）中の「図２の第１のブロック１は，上位ｍビットのＡＤ変換を行なうと同時に，残余信号と呼ばれる信号を作り出すブロックである。」等の記載を参照すれば，上記摘記事項（エ）及び図８に示されている実施例中のサブＡＤ変換器１−１は，２ｍ個の電圧のうち入力電圧を超えない最大電圧を検出する第１の検出手段を自明的に有し，
　上記摘記事項（エ）における「誤差増幅アンプ１−３」は，上記摘記事項（イ）に記載されているように，入力容量に，入力電圧をサンプルホールドするもので，誤差増幅アンプの入力容量と帰還容量とから決まる増幅率で増幅を行うものであり，
　同様に，
　「抵抗ストリング（３−３）」は直列に接続された２ｎ個の抵抗であり，
　この抵抗ストリング（３−３）の入力電圧は，直列に接続された２ｎ個の抵抗によって，等間隔の２ｎ個の電圧に分割されており，この入力電圧を第２の所定電圧と称することは任意であり，
　上記摘記事項（ア）中の「この余りは，次の第２のブロックに属するサブＡＤ変換器２−１で，１段目の量子化における１量子化レベルを２段目のフルスケールとして，再び量子化すればさらに細かく下位ビットの量子化をすることができ，これにより，上位ビットの粗さを下位ビットにより補正することができる。」等の記載を参照すれば，上記摘記事項（エ）及び図８に示されている実施例中のサブＡＤ変換器（２−１）は，２ｎ個の電圧のうち前記第１の誤差増幅アンプによって増幅された差電圧を超えない最大電圧を検出する第２の検出手段を自明的に有し，
　上記摘記事項（ア）にも記載されており，また技術常識ともいえるが，サブＡＤ変換器（１−１）（２−１）は当然比較器を有しており，
　第１の検出手段によって検出された最大電圧から上位ｍビットのデジタル信号を生成すること，及び，第２の検出手段によって検出された最大電圧から下位ｎビットのデジタル信号を生成することは，ＡＤ変換器である以上当然であり，そのための信号生成手段を備えていることも自明であり，
　そして，ＡＤ変換器は，アナログ−デジタル変換器のことである。
　したがって，　引用文献１の摘記事項（エ）及び図８に示されている実施例は，
「アナログの入力電圧を上位ｍビットおよび下位ｎビットから成るデジタル信号に変換するアナログ−デジタル変換器であって，
　直列に接続された２ｍ個の抵抗を有し，これらの抵抗によってバイアス電圧ＶＢＨ，ＶＢＬを等間隔の２ｍ個の電圧に分割する抵抗ストリング（４）と，
　前記２ｍ個の電圧と入力電圧とを比較する比較器を有し，前記２ｍ個の電圧のうち入力電圧を超えない最大電圧を検出する第１の検出手段と，
　サンプルホールドされた入力電圧と前記第１の検出手段によって検出された最大電圧との差電圧を，増幅する誤差増幅アンプと，
　直列に接続された２ｎ個の抵抗を有し，これらの抵抗によって第２の所定電圧を等間隔の２ｎ個の電圧に分割する抵抗ストリング（３−３）と，
　前記２ｎ個の電圧と前記誤差増幅アンプによって増幅された差電圧とを比較する比較器を有し，前記２ｎ個の電圧のうち前記誤差増幅アンプによって増幅された差電圧を超えない最大電圧を検出する第２の検出手段と，
　前記第１の検出手段によって検出された最大電圧から上位ｍビットのデジタル信号を生成し，前記第２の検出手段によって検出された最大電圧から下位ｎビットのデジタル信号を生成する信号生成手段と，
　前記第１の検出手段によって検出された最大電圧をｍビットのＤＡ変換器（１−２）でアナログ信号に変換して，前記第１の検出手段が検出した最大電圧を前記誤差増幅アンプに入力するアナログ−デジタル変換器。」（以下，「引用発明１」という。）である。
　
２．引用文献２（特開平６−９０１７２号公報）
（ア）「【００１１】
【実施例】以下図面を参照して本発明の好適な実施例を詳細に説明する。図１は本発明にかかるアナログデジタル変換回路装置（Ａ／Ｄコンバータ）の第１実施例を示す模式的なブロック図である。図示する様に，Ａ／Ｄコンバータ１はサンプルアンドホールド回路（Ｓ／Ｈ）２を備えており，入力アナログ信号Ｖｉｎをサンプリングし所定期間保持する。第１の分圧回路４は，第１の基準電圧Ｖ１ｒｅｆを複数の粗い参照電圧レベルに分圧する。Ａ／Ｄコンバータ１はさらに少なくとも１個の第１の電圧比較回路ブロック５を備えており，複数の電圧比較回路を備えてサンプルアンドホールド回路２の出力と，第１の分圧回路４により分圧された複数の粗い参照電圧レベルとを夫々比較する事によって，入力アナログ信号Ｖｉｎを粗くデジタル化する。以下，この第１回目の粗いアナログデジタル変換を単に粗変換と呼ぶ場合もある。アナログマルチプレックス回路ブロック６は，第１の電圧比較回路ブロック５の出力に応じて第１の分圧回路４により分圧された粗な参照電圧レベルから少なくとも１つの電圧レベルを選択する。このアナログマルチプレックス回路ブロック６には減算回路７が接続されており，サンプルアンドホールド回路２の出力からアナログマルチプレックス回路ブロック６の少なくとも１つの出力を減算する。」（第４頁第６欄）
（イ）「段落【００１４】・・・
図２のダイヤグラムを参照してその具体例を詳細に説明する。本ダイヤグラムにおいて，ＶＣＴは図１に示した第１の基準電圧Ｖ１ｒｅｆの高レベル側電位を示し，ＶＣＢは同じく第１の基準電圧Ｖ１ｒｅｆの低レベル側電位を示す。又，ＶＣ１，ＶＣ２およびＶＣ３は図１に示した第１の分圧回路４によって得られた複数の粗い参照電圧レベルを示している。さらに，ＶＦＴは図１に示した第２の基準電圧Ｖ２ｒｅｆの高レベル側電位を示し，ＶＦＢは同じく第２の基準電圧Ｖ２ｒｅｆの低レベル側電位を示す。又ＶＦ１，ＶＦ２およびＶＦ３は図１に示した第２の分圧回路９によって得られた複数の密な参照電圧レベルを示している。本例では，複数の密な参照電圧レベルのレンジは粗い参照電圧レベルの１ピッチ分に大略相当し，且つＶＦＢは大略ＶＣＢと同一レベルにある。さらに，ＶＦＮ１，ＶＦＮ２，ＶＦＰ１，ＶＦＰ２は図１に示した加減算回路１１によって得られる補正用の密な参照電圧レベルを示している。これらの補正用参照電圧レベルは前述した密な参照電圧レベル群のレンジの両側に位置し，実質的にレンジの拡大を行なっている。本例では，入力アナログ信号Ｖｉｎは粗い参照電圧レベルＶＣ３とＶＣ２との間に位置する。従って，第１回目の粗変換の結果，図１に示したアナログマルチプレックス回路ブロック６により粗い参照電圧レベルＶＣ２が特定される。次に，図１に示した減算回路７により入力アナログ信号Ｖｉｎから，該特定された参照電圧レベルＶＣ２が差し引かれる。」（第５頁第７〜８欄）　　
（ウ）「【００１７】図４は，図１に示したＡ／Ｄコンバータを半導体集積回路装置として実現した具体例を示す模式的な回路図である。第１の基準電圧の高レベル側電位ＶＣＴと低レベル側電位ＶＣＢとの間に複数個の抵抗Ｒが直列的に多段接続されており，図１に示した第１の分圧回路４を構成している。抵抗Ｒの各段から粗い参照電圧レベルＶＣ１，ＶＣ２，…，ＶＣＮが得られ，夫々図示しない第１の電圧比較回路ブロックに入力されている。第１回目の粗変換の結果は選択信号ＭＤ１　，ＭＤ２　，…，ＭＤＮ　として出力される。抵抗Ｒの各段に対応してアナログスイッチが設けられており，図１に示したアナログマルチプレックス回路ブロック６を構成している。図４から明らかな様にアナログスイッチの個数は図１４に示した従来例と比べて著しく削減されている。何れか１つのアナログスイッチが前述した選択信号により導通され，特定された粗い参照電圧レベルがアナログマルチプレックス回路ブロックの出力ラインＢに現われる。下から１段目の抵抗Ｒの両端には複数の抵抗ｒが直列接続されており，図１に示した第２の分圧回路９を構成している。」（第６頁第９欄）
　
　上記摘記事項（ア）〜（ウ），図１，図２，図４において，
　「減算回路」は電位差検出のためのものであるから電圧差検出器であり，
　「第１の電圧比較回路ブロック」は補正発明の「第１の検出手段」に相当する機能を有するものであって最大電圧を検出するものであり，
　「第１の分圧回路」は補正発明の「第１の分割手段」に相当する機能を有するものであって，直列に接続された複数の抵抗Ｒを有し，これらの抵抗によって所定電圧を等間隔の電圧に分割しており，
「アナログスイッチ」はスイッチの一種であるから，
　図１に示される実施例の「アナログマルチプレックス回路ブロック６」は，
「第１の分割手段の複数個の抵抗と電圧差検出器との接続を開閉する複数個のスイッチとを備え，
　第１の検出手段が検出した最大電圧を与える複数個の抵抗のうちいずれかの抵抗と前記電圧差検出器とを接続するスイッチのみを閉じて，記第１の検出手段が検出した最大電圧を前記電圧差検出器に入力する」手段（以下，「引用発明２」という。）ということができる。
　
　（３）対比
　そこで，補正発明と引用発明１とを比較する。　　
　
　引用発明１の「バイアス電圧ＶＢＨ，ＶＢＬ」は所定電圧であるから，第１の所定電圧ということができる。
　引用発明１の「抵抗ストリング（４）」は「バイアス電圧ＶＢＨ，ＶＢＬ」を分割しているから，第１の分割手段ということができる。
　引用発明１の「誤差増幅アンプ」は増幅手段であり，第１の増幅手段ということは任意である。
　引用発明１の「抵抗ストリング（３−３）」は「第２の所定電圧」を分割しているから，第２の分割手段ということができる。
　「前記第１の検出手段が検出した最大電圧」の入力に関して，引用発明１では，「第１の検出手段によって検出された最大電圧をｍビットのＤＡ変換器（１−２）でアナログ信号に変換」したものであり，一方，補正発明では，「第１の分割手段の前記２ｍ個の抵抗と前記電圧差検出器との接続を開閉する２ｍ個のスイッチとを備え，
　前記第１の検出手段が検出した最大電圧を与える前記２ｍ個の抵抗のうちいずれかの抵抗と前記電圧差検出器とを接続するスイッチのみを閉じ」たものであるが，どちらも，アナログ化された電圧として入力することを意味している。
　
　したがって，両者は，
「アナログの入力電圧を上位ｍビットおよび下位ｎビットから成るデジタル信号に変換するアナログ−デジタル変換器であって，
　直列に接続された２ｍ個の抵抗を有し，これらの抵抗によって第１の所定電圧を等間隔の２ｍ個の電圧に分割する第１の分割手段と，
　前記２ｍ個の電圧と入力電圧とを比較する比較器を有し，前記２ｍ個の電圧のうち入力電圧を超えない最大電圧を検出する第１の検出手段と，
　入力電圧と前記第１の検出手段によって検出された最大電圧との差電圧を増幅する第１の増幅手段と，
　直列に接続された２ｎ個の抵抗を有し，これらの抵抗によって第２の所定電圧を等間隔の２ｎ個の電圧に分割する第２の分割手段と，
　前記２ｎ個の電圧と前記第１の増幅手段によって増幅された差電圧とを比較する比較器を有し，前記２ｎ個の電圧のうち前記第１の増幅手段によって増幅された差電圧を超えない最大電圧を検出する第２の検出手段と，
　前記第１の検出手段によって検出された最大電圧から上位ｍビットのデジタル信号を生成し，前記第２の検出手段によって検出された最大電圧から下位ｎビットのデジタル信号を生成する信号生成手段と，
　前記第１の検出手段が検出した最大電圧をアナログ化された電圧として入力して差電圧を検出するようにした構成を備えたアナログ−デジタル変換器。」の点で一致し，以下の点で相違する。
　
（相違点１）
　２ｍ個の電圧と入力電圧とを比較する比較器の数が，補正発明では，２ｍ個であるが，引用発明１では不明である。また，２ｎ個の電圧と前記第１の増幅手段によって増幅された差電圧とを比較する比較器の数が，補正発明では，２ｎ個であるが，引用発明１では不明である。
（相違点２）
　補正発明は，入力電圧と前記第１の検出手段によって検出された最大電圧との差電圧を検出する電圧差検出器を備えているのに対し，引用発明１には，明示的な電圧差検出器はない。
（相違点３）差電圧の増幅に関し，補正発明は，第１の増幅手段の前または後でサンプルホールドをしているが，引用発明１は，入力電圧をサンプルホールドしているものの，第１の増幅手段の前または後でサンプルホールドをしていない。
（相違点４）
　第１の検出手段が検出した最大電圧をアナログ化された電圧として入力して差電圧を検出するようにした構成に関して，
　補正発明では，「前記第１の分割手段の前記２ｍ個の抵抗と前記電圧差検出器との接続を開閉する２ｍ個のスイッチとを備え，
　前記第１の検出手段が検出した最大電圧を与える前記２ｍ個の抵抗のうちいずれかの抵抗と前記電圧差検出器とを接続するスイッチのみを閉じ」ることによって与えられるが，引用発明１では，ｍビットのＤＡ変換器（１−２）でアナログ信号に変換することによって与えられている。
　
　（４）判断
　そこで，上記相違点１，２，３，４について検討する。
（相違点１）について
　引用文献１の摘記事項（ア）に記載されている従来例を改良したものが引用発明１であることからすれば，引用発明１において，２ｍ個の電圧と入力電圧とを比較する比較器の数は２ｍ個であり，また，２ｎ個の電圧と前記第１の増幅手段によって増幅された差電圧とを比較する比較器の数は２ｎ個であると解するのが自然である。さらにいうと，基準電圧発生用の抵抗の個数に等しい比較器を用いたアナログ−デジタル変換器は，最も標準的な周知・慣用技術であり，引用発明１に，この周知慣用技術を適用することに格別な阻害事由も見あたらないから，単なる周知・慣用技術の適用ということもでできる。
　いずれにしても，２ｍ個の電圧と入力電圧とを比較する比較器の数を２ｍ個とし，また，２ｎ個の電圧と前記第１の増幅手段によって増幅された差電圧とを比較する比較器の数を２ｎ個とすることは，単なる設計的事項の域を出ない。
（相違点２）について
　引用発明１に，明示的な電圧差検出器はないが，補正発明は，引用発明１中のサンプルホールドの機能に含まれている電位差検出の機能を検出器として個別化しただけのことであり，格別な効果もないから，単なる設計的事項にすぎない。
（相違点３）について
　アナログ−デジタル変換器への入力に際して，サンプルホールドを行うことは，例えば，特開平７−１５３３０号公報の図９及び段落【００１８】，特開昭５１−１２８２５６号公報のサンプルホールド回路（１４），特開昭６３−１９９１７号公報のサンプルホールド（１６），特開平８−７９０７８号公報のサンプルホールド回路（４）等からも明らかなように，周知，常套手段であるから，引用発明１の第１の増幅手段（誤差増幅器）の前または後でサンプルホールドすることは，単なる設計的変更にすぎない。
（相違点４）について
　引用発明１では，ｍビットのＤＡ変換器（１−２）でアナログ信号に変換しているが，引用発明２は，これと同じ機能・作用をするものであるから，引用発明１における「ｍビットのＤＡ変換器（１−２）でアナログ信号に変換」する構成を，ｍビットのＤＡ変換器である点を考慮して，「前記第１の分割手段の前記２ｍ個の抵抗と前記電圧差検出器との接続を開閉する２ｍ個のスイッチとを備え，
　前記第１の検出手段が検出した最大電圧を与える前記２ｍ個の抵抗のうちいずれかの抵抗と前記電圧差検出器とを接続するスイッチのみを閉じ」るとの構成に変更する程度のことは，引用発明２の単なる設計的転用にすぎない。
　
　そして，補正発明に関する作用・効果も，引用発明１，２及び周知・慣用技術から当業者が予測できる範囲のものである。　
　してみると，補正発明は，引用発明１，２及び周知・慣用技術に基づいて，当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
　（５）むすび
　以上のとおり，本件補正は，特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり，特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
第３　本願発明について
　（１）平成１７年１２月８日付けの手続補正は上記のとおり却下されたので，本願の請求項１に係る発明は，平成１７年９月１２日付け手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される，上記「第２　補正について」の項中の「（１）補正後の本願発明」の冒頭に記載したとおりの「本願発明」である。
　
　（２）引用発明
　原査定の拒絶の理由に引用された刊行物，及び，その記載事項は，上記「第２　補正について」の項中の「（２）引用文献記載事項及び引用発明」に記載したとおりである。
　
　（３）対比・判断
　本願発明は，前記「第２　補正について」の項の「（１）補正後の本願発明」で検討したように，上記補正発明から当該補正に係る限定を省いたものであるから，本願発明の構成要件にさらに限定要件である上記構成を付加したものに相当する補正発明が，上記「第２　補正について」の項中の「（４）判断」に記載したとおり，引用発明１，２及び周知・慣用技術に基づいて，当業者が容易に発明をすることができたものである以上，本願発明も，同様の理由により，引用発明１，２及び周知・慣用技術に基づいて，当業者が容易に発明をすることができたものである。
　そして，本願発明に関する作用・効果も，引用発明１，２及び周知・慣用技術から当業者が予測できる範囲のものである。　
　
第４　むすび
　以上のとおり，本願の請求項１に係る発明は，引用発明１，２及び周知・慣用技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　よって，結論のとおり審決する。