【事件の表示】
　平成１０年特許願第３００６９５号「キャッシュ・メモリ」拒絶査定不服審判事件〔平成１１年　７月３０日出願公開、特開平１１−２０３１９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯  
　本件審判請求に係る特許出願は、平成１０年１０月２２日の出願（パリ条約による優先権主張１９９７年１０月２２日、米国）であって、平成１２年１０月１３日付けで手続補正がなされ、平成１５年１１月２７日付けで拒絶の理由が通知され、それに対して平成１６年３月２日付けで手続補正がなされたものの、同年５月１３日付けで拒絶査定がなされ、これに対し同年８月１３日に審判請求がなされるとともに、同日付けで手続補正がなされたものである。  
　  
２．平成１６年８月１３日付けの手続補正についての補正却下の決定  
　  
［補正却下の決定の結論］  
　平成１６年８月１３日付けの手続補正を却下する。  
　  
［理由］  
（１）平成１６年８月１３日付けの手続補正（以下、「本件補正」という。）  
　本件補正により、特許請求の範囲の請求項５は、  
　  
「仮想タグと仮想索引とを有する仮想アドレスをキャッシュによって受信するステップと、  
　第１のベクトルを変換索引バッファによって発生するステップであって、前記第１のベクトルは複数のビット位置を有し、前記第１のベクトル内の各ビット位置は前記変換索引バッファ内の位置に対して１対１の対応を有するとともに前記変換索引バッファ内の前記対応する位置が前記仮想タグに対する一致を含むか否かを示す、ステップと、  
　第１のメモリ構造によって、前記仮想索引によって決まる少なくとも１つの位置から少なくとも１つの第２のベクトルを検索するステップであって、前記第２のベクトルの各々内の各ビット位置は、前記変換索引バッファ内の位置に対し１対１の対応を有するとともに前記変換索引バッファ内の前記対応する位置が特定の物理的タグを含むか否かを示す、ステップと、  
　デジタル比較器によって、前記第１のベクトルと前記第２のベクトルとを比較するステップと、  
　前記比較結果を利用して、物理的アドレスによって参照されるデータを格納する第２のメモリ構造からデータを選択するステップと、  
　を備えて成る、キャッシュ内のデータにアクセスする方法。」  
　  
と補正された。  
　  
（２）補正内容の検討  
　本件補正は、請求項５に記載した発明を特定するために必要な事項である「第２のメモリ構造」について「物理的アドレスによって参照されるデータを格納する」という限定を付加するものであって、特許法第１７条の２第４項第２号の「特許請求の範囲の減縮」を目的とするものに該当する。  
　そこで、本件補正後の前記請求項５に記載された発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項に規定された要件を満たすか）について以下に検討する。  
　  
（３）引用例に記載の発明  
　原査定の拒絶の理由に引用された米国特許第５１３３０５８号明細書（以下、「引用例」という。）には、図面と共に次の事項が記載されている。  
　  
（Ａ）「In any case, each line of such a cache memory may come from any particular page of main memory so that lines lying adjacent each other in cache memory may have entirely different virtual page addresses. The virtual page address, a series of high order bits of the address, is usually stored as part of a tag field which in addition to the page address includes protection and control information such as whether the information is read or write protected and whether the information is valid. In a particular system, such a tag field may require approximately sixteen bits to represent the tag information.  
　A system uses the low order bits of the virtual address (the offset) to select the line in which information is stored in such a cache memory. Once the line is selected, the system determines whether the required information is in the cache memory (whether there is a hit) by looking for the correct virtual page address in the tag field of that line. If the page address in the tag field at the desired line in the cache memory matches the desired page address, then there is a hit; and the information in the cache memory may be used without the necessity of going to main memory.」（第１欄４３行乃至６５行）  
（訳：いずれにせよ、そうしたキャッシュメモリのそれぞれの行は主メモリのいずれか特定のページからくるかもしれないので、キャッシュメモリ中の隣り合った行は全く異なった仮想ページアドレスを持つかもしれない。通常、仮想ページアドレス、仮想アドレスの高位側の連続するビット、が、そのページアドレスに加えて情報が読み書きに対し保護されているか否か及び情報が有効であるか否かを示す保護及び制御情報を含むタグアドレスフィールドの部分として格納される。あるシステムでは、そうしたタグ情報を表現するために、タグフィールドがおよそ１６ビット必要である。  
　システムは、仮想アドレスの低位側のビット（オフセット）を、そうしたキャッシュメモリにおいて情報が格納される行を選択するために用いる。ひとたび行が選択されれば、システムは、そのラインのタグフィールドの中の適切な仮想ページアドレスを探すことによって、要求された情報がキャッシュメモリ内にあるか否か（ヒットしているか否か）を決定する。もし、キャッシュメモリの要望された行のタグフィールド中のページアドレスが要望されたページアドレスであれば、ヒットしており、主メモリに行く必要がなく、キャッシュメモリ中の情報を用いることができる。）  
　  
（Ｂ）「The virtual address is first used to address the cache memory (data or instruction cache) to first determine whether the information is available in the particular cache memory (whether a cache hit or a cache miss occurs). 」（第２欄１９行乃至２３行）  
（訳：情報があるキャッシュメモリから利用できるかどうか（キャッシュヒットが生じたかキャッシュミスが生じたか）を最初に決めるために、キャッシュメモリ（データ又は命令キャッシュ）をアドレスするために最初に仮想アドレスが用いられる。）  
　  
（Ｃ）「To obviate this problem, certain computer systems have provided a buffer memory often called a translation look-aside buffer for storing both the virtual and comparable physical addresses of information recently utilized by the computer.」（第２欄３２行乃至３６行）  
（訳：この問題を予防するために、コンピュータが最近用いた情報の仮想アドレスと対応する物理アドレスの両方を格納するトランスレーション・ルックアサイド・バッファと多くの場合呼ばれるバッファメモリを提供するコンピュータシステムがある。）  
　  
（Ｄ）「FIG. 3 illustrates a caching system 30 devised in accordance with the present invention which substantially reduces the problems of the above- described system. The system 30 illustrated in FIG. 3 includes a central processing unit 12, a main memory 14, an instruction cache memory 16, and a data cache memory 18 all as illustrated in FIG. 1. Associated with the instruction cache memory 16 is a translation look-aside buffer 32. Associated with the data cache memory 18 is a second translation look-aside buffer 33. 」（第６欄８行乃至１７行）  
（訳：第３図に、上述したシステムにおける問題を大幅に減少させた本発明に従って工夫されたキャッシングシステム３０が描かれている。第３図に描かれたシステム３０は、第１図に描かれたものと全てが同様である、中央処理ユニット１２、主メモリ１４、命令キャッシュメモリ１６、及び、データキャッシュメモリを含む。トランスレーション・ルックアサイド・バッファ３２は、命令キャッシュメモリ１６に関連させられている。第２のトランスレーション・ルックアサイド・バッファ３３は、データキャッシュメモリ１８に関連させられている。）  
　  
（Ｅ）「By allowing only information from two pages of main memory to reside in a cache memory at one time, only two bits need be used to designate, in the tag address space of the cache memory, the virtual page from which the information came. This eliminates approximately sixteen bits from each line of the cache memory. This is possible because each one of the two bits represents one or the other of two lines in the associated translation look-aside buffer 32. The two bits then act as an index into the translation look-aside buffer which provides the full virtual page address.」（第６欄５６行乃至６６行）  
（訳：主メモリの二つのページからの情報のみが一度にキャッシュメモリに存在することを許されることにより、その情報の出所である仮想ページを示すために、キャッシュメモリのタグアドレス空間において二つのビットだけが用いられる必要がある。このことで、キャッシュメモリのそれぞれの行から概ね１６ビットが削減される。このことは、この二つのビットのそれぞれが、関連させられたトランスレーション・ルックアサイド・バッファ３２中の二つの行の一方及び他方を表現していることによって可能とされている。したがって、この二つのビットは、完全な仮想ページアドレスを供給するトランスレーション・ルックアサイド・バッファに対するインデックスとして振舞う。）  
　  
（Ｆ）「Instead of the full tag address field, the index field in the cache memory 16 used for illustration herein holds a one or a zero in each of the two bits indicating the virtual addresses of the particular pages of main memory 14 stored in the cache memory. For example, if a one appears in the first position, this indicates the page in the upper of the two lines held in the associated translation look-aside buffer 32; if the second position holds a one, then the lower of the two lines in the translation look-aside buffer 32 is indicated. If neither bit position holds a one, this may be used to indicate that the information in that line of the cache memory is invalid and is not to be used. If more pages from main memory are allowed to be stored in the cache memory at one time, then more bits more are required in the index field of the cache line.  
　If a 1 appears in any bit position of the index field in the cache memory, the system looks to the translation look-aside buffer 32 to provide a match of the virtual page address. Assuming a match exists, the physical page address and the protection and control information for the addressed line of the cache memory 16 is provided. In the illustration of FIG. 4, the cache memories 16 and 18 are restricted to only two pages of main memory. The upper line of the translation look-aside buffer 32 provides the page address for all lines of one of the two pages which may at any one time be stored in the cache memory 16 while the lower line provides the page address for all lines of the other of the two pages which may be stored in the cache memory 16.  
　As in prior art systems, a check for a hit in the cache memory 16 is made by matching the lower order line address bits of the address sought with the line addresses in the cache memory to select the proper line. The index field at the matched line indicates the appropriate tag address field including the virtual page address, and the translation look-aside buffer 32 provides a match signal on the one of the two match lines which holds the appropriate page address. This match signal and the signal from the appropriate line of the cache memory 16 are provided to select either an AND gate 40 or an AND gate 42. The selected AND gate 40 or 42 provides an output to an OR gate 44 signifying that there is both a virtual page address match and a index field match at the selected line address so that the information may be utilized. On the other hand, if neither line of the exemplary translation look-aside buffer 32 holds a matching page address, there is no match; and the central processing unit 12 must go to the main memory for the required information.  
　As in prior art systems, the translation look-aside buffer 32 stores both the virtual and comparable physical page addresses of information in the cache memory. 」（第７欄１３行乃至６５行）  
（訳：ここで描かれたもので用いられるキャッシュメモリ１６のインデックスフィールドは、完全なタグアドレスフィールドに替えて、そのキャッシュメモリに格納されているメインメモリの特定のページの仮想アドレスを示す、それぞれが１か０を示す二つのビットを保持する。例えば、第１の位置が１である場合、このことは関連するトランスレーション・ルックアサイド・バッファ３２の二つの行のうちの上のほうのページを示す。もし、第２の位置が１を保持していれば、そのトランスレーション・ルックアサイド・バッファ３２の二つの行のうちの下方が示されている。もし、いずれのビット位置も１を保持していなければ、キャッシュメモリのその行の中の情報は無効であって用いることができないことが示される。もし、一度にキャッシュメモリに主メモリからのさらなるページが格納されることが許容されるのであれば、キャッシュ行のインデックスフィールド中にさらなるビットが必要とされる。  
　もし、キャッシュメモリのインデックスフィールドのいずれかのビット位置に１が生じたら、システムは、対応する仮想ページアドレスを供給するためにトランスレーション・ルックアサイド・バッファ３２を頼る。対応するものが存在すると仮定すると、その物理ページアドレスとキャッシュメモリ１６のアドレスされた行についての保護および制御情報が供給される。第４図の描画では、キャッシュメモリ１６と１８は主メモリのただ二つのページに制限される。トランスレーション・ルックアサイド・バッファ３２の上方の行は、一度にキャッシュメモリ１６に格納されうる二つのページの一方に属する全ての行のページアドレスを供給し、その一方で、下方の行は、キャッシュメモリ１６に格納されうる二つのページの他方に属する全ての行のページアドレスを供給する。  
　先行技術のシステムと同様に、キャッシュメモリ１６におけるヒットの判定は、適切な行を選択するために、探しだされたアドレスのより低位の行アドレスビットとキャッシュメモリの行アドレスとが合致するものを探すことによってなされる。合致した行のインデックスフィールドは、仮想ページアドレスを含む適切なタグアドレスフィールドを示す。そして、トランスレーション・ルックアサイド・バッファ３２は、二つの合致線のうちの適切なページアドレスを格納する一方に合致信号を供給する。この合致信号とキャッシュメモリ１６の適切な行からの信号とがＡＮＤゲート４０又はＡＮＤゲート４２のいずれかを選択するために供給される。仮想ページアドレスが合致し、かつ、情報を用いることができるようにインデックスフィールドが選択されたラインアドレスと合致することを示すように、選択されたＡＮＤゲート４０又は４２は、ＯＲゲート４４に対する出力を供給する。他方、模範的なトランスレーション・ルックアサイド・バッファ３２のいずれの行も合致するページアドレスを格納していない場合、合致はなく、中央処理ユニット１２は要求された情報をとりにメインメモリへ行かなければならない。  
　先行技術のシステムと同様に、トランスレーション・ルックアサイド・バッファ３２は、キャッシュメモリ中の情報の仮想及び対応する物理アドレスの両方を格納する。）  
　  
　（Ｂ）によれば、キャッシュヒットの判定は仮想アドレスで行われる。つまり、キャッシュ装置は仮想アドレスを受信するものである。そして、（Ａ）によれば、その仮想アドレスの高位側のビットがタグとなる仮想ページアドレスであり、低位側ビットが、キャッシュメモリの行を選択するためのオフセットとなるものである。  
　  
　（Ｅ）（Ｆ）及び第４図によれば、複数の合致線がトランスレーション・ルックアサイド・バッファ（以下、「ＴＬＢ」という。）の複数の行に対応して設けられているものである。そして、（Ｆ）の「トランスレーション・ルックアサイド・バッファ３２は、二つの合致線のうちの適切なページアドレスを格納する一方に合致信号を供給する」との記載によれば、ＴＬＢは、複数の合致線のうち、受信した仮想アドレスの仮想ページアドレスに合致する仮想ページアドレスを格納する行に対応する合致信号を供給するものである。  
　  
　第４図の図中番号１６で示されたキャッシュメモリの下に記載されたINDEX、DATAとは、キャッシュメモリがインデックスを格納する部分（同「インデックス格納部」）とデータを格納する部分（同「データ格納部」）からなることを示している。  
　そして、（Ｅ）（Ｆ）によれば、キャッシュメモリのインデックスフィールド、すなわち上述したインデックス格納部は、ＴＬＢの各行を表現する、すなわち、ＴＬＢに対するインデックスとなっている、複数のビットを保持するものである。  
　さらに、（Ｆ）（Ａ）の記載からみて、このインデックスが、仮想アドレスのオフセットによってキャッシュメモリから選択され、かつ、このインデックスの各ビットがキャッシュメモリに格納された主メモリのページに対応するページアドレスを供給するＴＬＢの行を示すことがわかる。  
　  
　（Ｆ）及び第４図によれば、ＡＮＤゲート４０及びＡＮＤゲート４２からなる論理回路により各合致線に供給された合致信号と前記インデックスの各々のビットとが、ヒット判定を行うべく、ＡＮＤ演算されるものである。また、（Ａ）（Ｄ）によれば、ヒットした場合にキャッシュメモリの情報、つまり、上述したデータ格納部の中の上記したオフセットで選択される行のデータが、（Ｄ）に示された中央処理ユニット１２によってアクセスされて用いられるものである。  
　  
　してみると、引用例には、  
　  
　タグとなる仮想ページアドレスとオフセットとを有する仮想アドレスをキャッシュによって受信するステップと、  
　合致信号をＴＬＢにより供給するステップであって、前記合致信号は複数の合致線に供給され、この各合致線は前記ＴＬＢの行に対応するとともに、前記ＴＬＢの前記行が前記タグとなる仮想ページアドレスと合致しているか否かを示す、ステップと、  
　キャッシュメモリのインデックス格納部から、前記オフセットによりＴＬＢに対するインデックスを選択するステップであって、前記インデックスの各々のビットは、前記ＴＬＢの行を表現するとともに、前記ＴＬＢ内の行がキャッシュメモリに格納されたページの仮想ページアドレスを供給するか否かを示す、ステップと、  
　論理回路によって、各合致線に供給された合致信号と前記インデックスの各々のビットとのＡＮＤ演算するステップと、  
　このＡＮＤ演算の結果を利用して、キャッシュヒットの判定を行い、キャッシュヒットの場合にキャッシュメモリのデータ格納部のオフセットで選択されるデータを用いるステップと、  
を含む、キャッシュメモリ内のデータにアクセスする方法  
　  
の発明（以下「引用発明」という。）が記載されているものと認められる。  
　  
（４）本件補正発明と引用発明との対比  
　本件補正発明と引用発明とを対比する。  
　  
　引用発明の「タグとなる仮想ページアドレス」、「キャッシュメモリ」、「ＴＬＢ」、「ＴＬＢの行」、「キャッシュメモリのインデックス格納部」、「キャッシュメモリのデータ格納部」は、それぞれ本件補正発明の「仮想タグ」、「キャッシュ」、「変換索引バッファ」、「変換索引バッファ内の位置」、「第１のメモリ構造」、「第２のメモリ構造」に相当する。 
　  
　引用発明の「合致信号」は、変換索引バッファ内の位置が仮想タグと合致しているか否かを示すものであり、変換索引バッファ内の位置が仮想タグに対する一致を含むか否かを示す、本件補正発明の「第１のベクトル」に相当する。 
　そして、引用発明の「複数の合致線」は、変換索引バッファ内の位置に対応しており、変換索引バッファ内の位置に１対１の対応を有する、本件補正発明の「複数のビット位置」に相当する。  
　  
　引用発明の「オフセット」は、第１のメモリ構造から「ＴＬＢに対するインデックス」を「選択」する処理で用いられるアドレスであり、本件補正発明の「仮想索引」に相当する。そして引用発明のこの「選択」する処理は、その選択にあたって「検索」する処理でもある。  
　また、このインデックスの各々のビットがＴＬＢの行、すなわちＴＬＢの位置、を表現する以上は、この各々のビットはＴＬＢの各々の位置に１対１に対応している。  
　そして、引用発明の「ＴＬＢに対するインデックス」は、第１のメモリ構造から検索され、ビットからなる情報、すなわちビットベクトルであり、さらに各ビットがＴＬＢの各々の位置に対応する点において、本件補正発明の「第２のベクトル」と共通する。  
　  
　引用発明の「論理回路」によるビット毎のＡＮＤ演算は、一致しているビットを抽出する演算であるので、本件発明の「比較する」演算に相当するものであって、引用発明の「論理回路」は、本願発明の「デジタル比較器」に相当する。  
　そして、引用発明の「キャッシュヒットの場合にキャッシュメモリのデータ格納部のオフセットで選択されるデータを用いる」ことは、比較の結果を利用したキャッシュヒット時の第２のメモリ構造のデータをアクセスする処理である点で、本件補正発明の「第２のメモリ構造からデータを選択する」ことと共通するものである。  
　  
　してみると、両者は、  
　  
　仮想タグと仮想索引とを有する仮想アドレスをキャッシュによって受信するステップと、
　第１のベクトルを変換索引バッファによって発生するステップであって、前記第１のベクトルは複数のビット位置を有し、前記第１のベクトル内の各ビット位置は前記変換索引バッファ内の位置に対して１対１の対応を有するとともに前記変換索引バッファ内の前記対応する位置が前記仮想タグに対する一致を含むか否かを示す、ステップと、  
　第１のメモリ構造によって、前記仮想索引によって決まる少なくとも１つの位置から少なくとも１つの第２のベクトルを検索するステップであって、前記第２のベクトルの各々内の各ビット位置は、前記変換索引バッファ内の位置に対し１対１の対応を有する、ステップと、  
　デジタル比較器によって、前記第１のベクトルと前記第２のベクトルとを比較するステップと、  
　前記比較結果を利用して、キャッシュヒット時の第２のメモリ構造のデータをアクセスする処理を行うステップと、  
　を備えて成る、キャッシュ内のデータにアクセスする方法  
　  
である点で一致し、次の（ア）（イ）の２点で相違する。  
　  
（相違点）  
（ア）第１のメモリ構造によって検索されて第１のベクトルと比較される第２のベクトルは、本件補正発明においては変換索引バッファ内の位置が「特定の物理的タグを含むか否か」を示すのに対し、引用発明においては変換索引バッファ内の位置がキャッシュメモリに格納されたページの仮想ページアドレスを供給するか否かを示す点。  
　  
（イ）比較結果を利用した第２のメモリ構造のデータをアクセスする処理において、本件補正発明においては「物理的アドレスによって参照される」データを第２のメモリ構造から「選択」するのに対し、引用発明においてはオフセットで選択されるデータを、キャッシュヒットの場合に用いる点。
　  
（５）相違点の判断  
　上記相違点について検討する。
（ｉ）相違点（ア）について
　引用発明のＴＬＢの行がキャッシュメモリに格納されたページの仮想ページアドレスを供給するものである以上、引用発明のＴＬＢにはその仮想ページアドレスと、それに対応する物理ページアドレスの両方が格納され、仮想アドレスを格納することを示せば物理アドレスを格納することも示されたことになるものである。つまり、変換索引バッファ内の位置であるＴＬＢの行が仮想ページアドレスとともに対応する物理ページアドレスを格納することは技術常識であって、こうした技術常識は、引用例の上記（Ｃ）（Ｆ）の記載にも示されるところである。
　してみると、引用発明において、第１のメモリ構造によって検索されて第１のベクトルと比較される「ＴＬＢに対するインデックス」の役割、つまり変換索引バッファ内の位置が仮想ページアドレスを供給するか否かを示すとの役割、について、上記した技術常識に即して言い換え、「ＴＬＢに対するインデックス」である第２のベクトルは変換索引バッファ内の位置が特定の物理的タグを含むか否かを示すとすることに、格別の創意は必要なく、この相違点は格別のものでない。
  　
（ｉｉ）相違点（イ）について
　長尾他編、岩波情報科学辞典、１９９０年５月２５日、岩波書店、７２７乃至７２８頁の「マッピング方式（キャッシュの）」の説明の記載にあるように、キャッシュメモリを索引するアドレスの下位ビットが同じである複数のキャッシュ位置を有し、ヒット判定とともにその複数のキャッシュ位置からの複数のデータの一を選択する制御を行うキャッシュメモリ、いわゆるセットアソシアティブ方式のキャッシュメモリは周知技術であり、かつ、この方式のキャッシャメモリのヒット率がこのような複数のキャッシュ位置を有さないキャッシャメモリに比べて高いことも当業者に広く知られたことである。また、キャッシュメモリの行を選択する低位側ビット（上記２．（３）の（Ａ）を参照）である引用発明の「オフセット」も含め、上述したキャッシュメモリを索引するアドレスの下位ビットは、仮想アドレスから物理アドレスへの変換にあたって変換されないので、仮想アドレスであるとともに物理アドレスであるといえる。
　そして、キャッシュメモリを用いた技術である以上、引用発明においてキャッシャメモリのヒット率の向上は自明な課題である。
　してみると、引用発明において、ヒット率を向上するために周知技術であるセットアソシアティブ方式を採用して、物理的アドレスによって参照されるデータを第２のメモリ構造から選択するように構成することは、当業者が容易に為し得たものである。  
　  
　以上のとおり、相違点（ア）（イ）はいずれも格別のものでなく、また、これらの相違点を総合的に勘案しても、奏される効果は、審判請求書の７頁１８行乃至８頁１６行で主張された効果も含め、当業者が当然に予測できる範囲内のものである。  
　  
（６）むすび  
　したがって、本件補正発明は、引用例記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるので、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項の規定において読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。  
　  
３．本願発明について  
（１）本願発明の認定  
　平成１６年８月１３日付けの手続補正は上記２．のとおり却下されたので、本件審判請求に係る特許出願の請求項５に係る発明（以下「本願発明」という。）は、平成１２年１０月１３日付けの手続補正書の特許請求の範囲の請求項５に記載された事項により特定される、以下のとおりのものである。  
　  
「仮想タグと仮想索引とを有する仮想アドレスをキャッシュによって受信するステップと、  
　第１のベクトルを変換索引バッファによって発生するステップであって、前記第１のベクトルは複数のビット位置を有し、前記第１のベクトル内の各ビット位置は前記変換索引バッファ内の位置に対して１対１の対応を有するとともに前記変換索引バッファ内の前記対応する位置が前記仮想タグに対する一致を含むか否かを示す、ステップと、  
　第１のメモリ構造によって、前記仮想索引によって決まる少なくとも１つの位置から少なくとも１つの第２のベクトルを検索するステップであって、前記第２のベクトルの各々内の各ビット位置は、前記変換索引バッファ内の位置に対し１対１の対応を有するとともに前記変換索引バッファ内の前記対応する位置が特定の物理的タグを含むか否かを示す、ステップと、  
　デジタル比較器によって、前記第１のベクトルと前記第２のベクトルとを比較するステップと、  
　前記比較結果を利用して、第２のメモリ構造からデータを選択するステップと、  
　を備えて成る、キャッシュ内のデータにアクセスする方法。」  
　  
（２）引用発明  
　原査定の拒絶の理由に引用された引用例、及び引用例に記載された発明（上記「引用発明」）その他の記載事項は、上記した「２．（３）」に記載に記載したとおりである。  
　  
（３）本願発明と引用発明との対比・判断  
　本願発明は、前記「２．」で検討した本件補正発明から発明特定事項である「第２のメモリ構造」の限定事項である「物理的アドレスによって参照されるデータを格納する」という構成を省いたものである。  
　そうすると、本願発明の発明特定事項を全て含み、さらに当該限定事項である構成要件を付加したものに相当する本件補正発明が、上記した「２．（４）」及び「２．（５）」において示したとおり引用例記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。  
　  
（４）むすび  
　以上のとおり、本願発明は、引用例記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。  
　  
　よって、結論のとおり審決する。