【事件の表示】
　特願２００３−１５５２０１「ＮＡＮＤフラッシュメモリインタフェース装置」拒絶査定不服審判事件〔平成１６年　１月　８日出願公開、特開２００４−　　５６９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年５月３０日（パリ条約による優先権主張２００２年５月３１日、韓国）の出願であって、平成１７年３月７日付けで拒絶の理由が通知され、同年７月１４日付けで拒絶査定がなされたのに対し、同年１０月１７日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２．平成１７年１０月１７日付け手続補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　平成１７年１０月１７日付け手続補正を却下する。
　
［理由］
（１）本件手続補正
　上記平成１７年１０月１７日付けの手続補正（以下、「本件手続補正」という。）により補正された特許請求の範囲の請求項８（以下、「補正後の請求項８」という。）は、次のとおりに記載されている。
　
「【請求項８】　ホストプロセッサと、制御線及びＩ／Ｏ信号線を備えたＮＡＮＤフラッシュメモリ間のインタフェース方法において、
　前記ホストプロセッサから前記フラッシュメモリの動作を制御するためのコマンド、及び前記コマンドの動作遂行に必要な動作情報を受領する段階と、
　受領した前記コマンド、及び前記動作情報を解読する段階、及び
　解読した前記コマンドによる動作が行われるよう前記制御線及び前記Ｉ／Ｏ信号線を制御する段階と、を備え、
　前記制御段階は、前記ＮＡＮＤフラッシュメモリにデータが入出力される場合、エラー訂正コードを発生させエラーを検出する段階を備え、
　前記動作情報は、前記ＮＡＮＤフラッシュメモリにおける前記コマンドによる動作が行われる領域の開始アドレスを含むことを特徴とするインタフェース方法。」
　
　これに対し、補正後の請求項８に対応する、本件手続補正前の特許請求の範囲の請求項１０（以下、「補正前の請求項１０」という。）は、次のとおりのものである。
　
「【請求項１０】　ホストプロセッサと、制御線及びＩ／Ｏ信号線を備えたＮＡＮＤフラッシュメモリ間のインタフェース方法において、
　前記ホストプロセッサから前記フラッシュメモリの動作を制御するためのコマンド、及び前記コマンドの動作遂行に必要な動作情報を受領する段階と、
　受領した前記コマンド、及び前記動作情報を解読する段階、及び
　解読した前記コマンドによる動作が行われるよう前記制御線及び前記Ｉ／Ｏ信号線を制御する段階と、を備えることを特徴とするインタフェース方法。」
　
　上記補正前の請求項１０を上記補正後の請求項８とする補正は、以下の２つの補正事項を含むものである。
　
（補正事項１）補正前の請求項１０に記載した発明を特定するために必要な事項である「制御する段階」を意味するものと認められる「制御段階」について、「前記ＮＡＮＤフラッシュメモリにデータが入出力される場合、エラー訂正コードを発生させエラーを検出する段階を備え」るものであるとの限定を付加する補正。
　
（補正事項２）補正前の請求項１０に記載した発明を特定するために必要な事項である「動作情報」について、「前記ＮＡＮＤフラッシュメモリにおける前記コマンドによる動作が行われる領域の開始アドレスを含む」ものであるとの限定を付加する補正。
　
　上記補正事項１及び２は、いずれも、補正前の請求項１０に記載した発明を特定するために必要な事項に更に限定を加えるものであって、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　また、上記補正事項１、２は、いずれも、願書に最初に添付した明細書又は図面に記載した事項の範囲内でなされており、特許法第１７条の２第３項の規定に適合するものである。
　
　なお、上記補正事項１及び２における限定は、それぞれ、本件手続補正前の特許請求の範囲の請求項１１及び１３（以下、「補正前の請求項１１及び１３」という。）の記載に対応するものである。しかし、補正前の請求項１１及び１３はいずれも、補正前の請求項１０のみを引用するものであって、互いを直接的にも間接的にも引用しておらず、本件手続補正前の特許請求の範囲には、上記補正事項１及び２における限定を共に有する請求項は存在しないから、上記補正前の請求項１０に上記補正事項１及び２に関する限定を加えて新たな請求項８とする補正は、特許法第１７条の２第４項第１号の請求項の削除を目的としたものではない。
　
　そこで、上記補正後の請求項８に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）引用発明
　本願の優先権主張の日前に頒布された刊行物である、米国特許第６２６３３９９号明細書（以下、「引用文献１」という。）には、図面とともに以下の事項が記載されている。
　
Ａ．「The heart of this invention is the interfacing of a NAND flash or other similar memory with a conventional CPU through a memory interface. ・・・（中略）・・・
　Here, a conventional CPU is one which has separate address and data lines, and which addresses randomly accessible memory segments, typically one to four bytes at a time, and which typically requires that all bits of a complete address for a given memory segment be presented simultaneously on the CPU address lines.
　A NAND flash memory is a page-oriented memory which is read from and written to using sequential data byte blocks. Further, a NAND Flash memory receives command, data, and address information on the same I/O lines. In order for a conventional CPU to effectively communicate with a NAND flash memory or other similar memory, it is necessary for an interfacing apparatus to translate the address information received from the CPU into a form usable by the NAND flash memory, and to reorganize byte-level data at the CPU into page or block form. Further, the memory interface properly operates the NAND flash memory control lines, a task which would be impossible for conventional CPU's without external circuitry.」（２欄５４行〜３欄１１行）
　
（当審訳）
　この発明の核心は、ＮＡＮＤフラッシュメモリ又は他の同様なメモリを、メモリインタフェースを介して従来型のＣＰＵにインタフェースすることである。・・・（中略）・・・
　ここで、従来型のＣＰＵは、分離したアドレス及びデータ線を有し、ランダムにアクセス可能なメモリセグメント、典型的には一度に１〜４バイト、をアドレスし、典型的には、与えられたメモリセグメントのための完全なアドレスの全てのビットがＣＰＵのアドレス線上に同時に提示されることを要求する。
　ＮＡＮＤフラッシュメモリはシーケンシャルなデータバイトのブロックを用いて読み出し及び書き込みされるページ指向のメモリである。更に、ＮＡＮＤフラッシュメモリは、コマンド、データ、及び、アドレス情報を同一のＩ／Ｏ線上で受信する。従来型のＣＰＵがＮＡＮＤフラッシュメモリ又は他の同様なメモリと効率的に通信するためには、ＣＰＵから受信されたアドレス情報をＮＡＮＤフラッシュメモリが使用できる形式に変換し、ＣＰＵにおけるバイトレベルデータを、ページ又はブロック形式に再構成するためのインタフェース装置が必要である。更に、当該メモリインタフェースはＮＡＮＤフラッシュメモリの制御線を適切に操作する。これは、従来型のＣＰＵにとって外部回路なしには実現することのできないであろうタスクである。
　
Ｂ．「Referring to FIG. 2, CPU 10 interfaces with memory interface 24 using chip select line 14, output enable line 16, read/write line 18, address lines 20, and data lines 22. As in the prior art, chip select line 14, output enable line 16, and read/write line 18 may be grouped and classified as control lines, since they perform various control functions.
　Memory interface 24 interfaces with NAND flash memory 26 using NAND chip select (NCS) line 28, NAND chip enable (NCE) line 30, and NAND read/write line (NRW) 32, command latch enable (CLE) line 34, address latch enable (ALE) line 36, and I/O lines 38. I/O lines 38 are used by NAND flash memory 26 to receive command, data, and address input from CPU 10. NRW line 32 is intended to represent situations involving either a single read/write line, or involving separate read enable and write enable lines. NCS line 28, NCE line 30, NRW line 32, CLE line 34, and ALE line 36 may be grouped into a category termed control lines.」（３欄２９行〜４６行）
　
（当審訳）
　図２を参照すると、ＣＰＵ１０は、チップセレクト線１４、アウトプットイネーブル線１６、リード／ライト線１８、アドレス線２０及びデータ線２２を用いてメモリインタフェース２４とインタフェースする。従来技術の場合と同様、チップセレクト線１４、アウトプットイネーブル線１６及びリード／ライト線１８は、種々の制御機能を果たすものであるので、グループ化して、制御線として分類することができる。
　メモリインタフェース２４は、ＮＡＮＤチップセレクト（ＮＣＳ）線２８、ＮＡＮＤチップイネーブル（ＮＣＥ）線３０、ＮＡＮＤリード／ライト（ＮＲＷ）線３２、コマンドラッチイネーブル（ＣＬＥ）線３４、アドレスラッチイネーブル（ＡＬＥ）線３６、及びＩ／Ｏ線３８を用いてＮＡＮＤフラッシュメモリ２６とインタフェースする。Ｉ／Ｏ線３８は、ＮＡＮＤフラッシュメモリ２６によって、コマンド、データ及びアドレス入力をＣＰＵ１０から受信するために用いられる。ＮＲＷ線３２は、単一のリード／ライト線を含む場合又は分離されたリードイネーブル線及びライトイネーブル線を含む場合の両方を表すことを意図している。ＮＣＳ線２８、ＮＣＥ線３０、ＮＲＷ線３２、ＣＬＥ線３４及びＡＬＥ線３６は制御線と呼ばれるカテゴリにグループ化することができる。
　
Ｃ．「FIGS. 4A and 4B comprise a flow chart showing the steps according to a presently preferred method of the present invention.
　・・・（中略）・・・
　In order to read or write to memory 26, it is necessary that a command be issued designating the desired operation, an address cycle be performed designating the page of memory involved, and a data cycle be performed in order to read or write the desired data.
　At step 62, the CPU performs an instruction requiring the writing or reading of data from either memory 12 or NAND flash memory 26. If the memory involved in the read or write operation is memory 26, the preferred method of the present invention proceeds with step 64 where memory interface 24 receives address, data, and control signals arriving from CPU 10 and determines the activity that the CPU requires to be performed. Possible operations required by CPU 10 may include reading of one or more bytes of memory, writing of one or more bytes of memory, or erasing memory blocks. Receiving memory instructions from the CPU 10 in the manner described, that is, over lines directly connecting CPU 10 and memory interface 24, is called communicating with CPU 10 in its native form; the signals put out by CPU 10 are received directly by memory interface 24 with no changes or translations. Likewise, NAND flash memory 26 communicates with memory interface 24 in its native form.
　An example of one operation that might be required, we will assume that CPU 10 issues a conventional command which, in the prior art system of FIG. 1, would read a byte of data from memory 12. However, the command is issued using the preferred embodiment of FIG. 2, and the address issued pertains to memory 26.
　In order to read the byte and send it back to CPU 10, NAND flash memory 26 must cause the page containing the particular byte of data to be read out on I/O lines 38. When the desired byte of data is returned to memory interface 24, that byte of information may be transmitted to the CPU in the same manner as is known by those having ordinary skill in the art. The key to the present invention is that memory interface 24 translates the communication protocol used by the CPU into a form usable by NAND flash memory 26 memory interface 24 communicates with both CPU 10 and NAND flash memory 26 in their native forms.」（４欄４３行〜５欄２５行）
　
（当審訳）
　図４Ａ及び４Ｂは、本発明の現時点での好適な方法によるステップを示すフローチャートを構成する
　・・・（中略）・・・
　メモリ２６を読み出す又は書き込むためには、所望の操作を指定したコマンドが発行され、関係するメモリのページを指定するアドレスサイクルが実行され、所望のデータを読み出す又は書き込むためのデータサイクルが実行される必要がある。
　ステップ６２では、ＣＰＵはメモリ１２又はＮＡＮＤフラッシュメモリ２６へのデータの書き込み又は読み出しを要求する命令を実行する。もし、当該リード又はライト操作に関係するメモリがメモリ２６ならば、本発明の好適な方法はステップ６４に進み、メモリインタフェース２４は、ＣＰＵ１０から到着するアドレス、データ及び制御信号を受信し、ＣＰＵが実行を要求している動作を決定する。ＣＰＵ１０によって要求されることが可能な操作には、１又はそれ以上のメモリのバイトの読み出し、１又はそれ以上のメモリのバイトの書き込み、又は、メモリブロックの消去を含み得る。上述したような方法、即ち、ＣＰＵ１０とメモリインタフェース２４を直接接続する線を通じて、メモリ操作命令をＣＰＵ１０から受け取ることは、ＣＰＵ１０とそのネイティブ形式で通信すると呼ばれ、ＣＰＵ１０から出力された信号は、変更又は変換されることなく、メモリインタフェース２４によって直接受信される。同様に、ＮＡＮＤフラッシュメモリ２６は、メモリインタフェース２４とそのネイティブ形式で通信する。
　要求されるかも知れない１つの操作の例では、我々は、ＣＰＵ１０が、図１の従来技術のシステムであればメモリ１２からデータのバイトを読むであろう従来型のコマンドを発行すると仮定する。しかしながら、そのコマンドは、図２の好適な実施例を用いて発行され、その発行されたアドレスはメモリ２６に関するものである。
　そのバイトを読み出しＣＰＵ１０に送り返すために、ＮＡＮＤフラッシュメモリ２６は、その特定のデータのバイトを含むページがＩ／Ｏ線３８上で読み出されるようにしなければならない。データの所望のバイトがメモリインタフェース２４に返されたとき、その情報のバイトは、当業者に公知であるのと同じ方法でＣＰＵに転送される。本発明の鍵は、メモリインタフェース２４が、ＣＰＵにより用いられる通信プロトコルを、ＮＡＮＤフラッシュメモリ２６が使用できる形式に変換することである。メモリインタフェース２４は、ＣＰＵ１０及びＮＡＮＤフラッシュメモリ２６の両者とそれらのネイティブ形式で通信する。
　
Ｄ．「If, at step 66, a command cycle was determined to be required, step 68 proceeds with the transmission of the required command to memory 26 when memory interface 24 asserts CLE line 34, the appropriate ones of I/O lines 38 representing the desired command, and the appropriate remaining control lines (NCS line 28, NCE line 30, or NRW line 32) in order to trigger the acceptance of the command by memory 26.
　・・・（中略）・・・
　Following the issuance of a valid read or write command in a command cycle, it is often necessary to issue an address that is related to the command just issued. This determination is made at step 72.
　If, at step 72, it is determined that an address cycle is necessary, the method proceeds to step 74 during which memory interface 24 asserts the ALE line and other appropriate control lines. Memory interface 24 also transmits the address to memory 26 in three data segments of eight bits each. ・・・（中略）・・・
　If a data cycle is required, the method proceeds at step 78 when the proper control lines are asserted, and the proper data lines are asserted. In the case of a read operation, the data lines and certain control lines are asserted by memory 26. The asserted control lines signify that data is available to be read by memory interface 24.」（５欄３１行〜６欄６行）
　
（当審訳）
　ステップ６６でコマンドサイクルが要求されていると決定された場合、ステップ６８は、要求されたコマンドのメモリ２６への転送に進み、メモリインタフェース２４は、そのコマンドのメモリ２６による受け入れを開始させるために、ＣＬＥ線３４、所望のコマンドを表すＩ／Ｏ線３８の適切なもの、及び、他の制御線（ＮＣＳ線２８、ＮＣＥ線３０又はＮＲＷ線３２）の適切なものを有効にする。
　・・・（中略）・・・
　コマンドサイクルにおける有効な読み出し又は書き込みコマンドの発行に引き続き、今しがた発行されたコマンドに関連するアドレスの発行がしばしば必要となる。この決定はステップ７２で行われる。
　ステップ７２でアドレスサイクルが必要であると決定された場合、この方法は、ステップ７４へと進み、メモリインタフェース２４は、ＡＬＥ線と他の適切な制御線を有効にする。メモリインタフェース２４はまた、各々８ビットの３つのデータセグメントでアドレスをメモリ２６に転送する。・・・（中略）・・・
　データサイクルが要求された場合、この方法はステップ７８に進み、適切な制御線が有効にされ、そして適切なデータ線が有効にされる。読み出し操作の場合、データ線と所定の制御線がメモリ２６によって有効にされる。有効にされた制御線は、データがメモリインタフェース２４による読み出しに利用可能であることを表す。
　
あ）上記Ａの記載からみて、引用文献１には、ＣＰＵと、ＮＡＮＤフラッシュメモリとの間をインタフェースする方法に関する発明が記載されている。
　ここで、上記ＮＡＮＤフラッシュメモリは、上記Ｂの記載からみて、制御線及びＩ／Ｏ線を備えるものである。
　
い）上記Ｃの記載からみて、前記ＣＰＵが前記ＮＡＮＤフラッシュメモリへのデータの書き込み又は読み出し等の動作を要求する命令を実行すると、メモリインタフェースによって、前記ＣＰＵからのアドレス、データ及び制御信号が受信され、ＣＰＵが実行を要求している動作が決定されるのであるから、前記インタフェースする方法は、前記ＣＰＵから前記ＮＡＮＤフラッシュメモリへのデータの書き込み又は読み出し等の動作を行うためのアドレス、データ及び制御信号を受信するステップと、前記受信したアドレス、データ及び制御信号に基づき前記ＣＰＵが実行を要求している動作を決定するステップとを備えるものである。
　
う）上記Ｄの記載からみて、前記メモリインタフェースは、前記ＣＰＵが実行を要求している動作を行うために、前記ＮＡＮＤフラッシュメモリの制御線及びＩ／Ｏ線の制御を行っているから、前記インタフェースする方法は、前記ＣＰＵが実行を要求している動作が行われるように前記制御線及び前記Ｉ／Ｏ線を制御するステップを備えている。
　
え）上記Ａの記載からみて、前記ＣＰＵによるＮＡＮＤフラッシュメモリへのデータの書き込み又は読み出し等の動作は、典型的には１〜４バイトからなるメモリセグメント単位でアドレス指定されるものである。
　また、上記Ｃに「その発行されたアドレスはメモリ２６に関するものである。」と記載されているように、前記アドレス指定が、ＮＡＮＤフラッシュメモリのアドレスを用いてなされることは明らかであるし、メモリセグメント単位のアドレス指定においては、通常その先頭アドレスがアドレス指定されるから、前記インタフェースする方法において、前記ＣＰＵから受信されるアドレスは、前記ＮＡＮＤフラッシュメモリにおける前記書き込み又は読み出し等の動作が行われるメモリセグメントの先頭アドレスであると認められる。
　
　よって、上記Ａ〜Ｄの記載事項を参照すると、引用文献１には、次の発明（以下、「引用発明１」という。）が記載されていると認められる。
　
「ＣＰＵと、制御線及びＩ／Ｏ線を備えたＮＡＮＤフラッシュメモリとの間をインタフェースする方法において、
　前記ＣＰＵから前記ＮＡＮＤフラッシュメモリへのデータの書き込み又は読み出し等の動作を行うためのアドレス、データ及び制御信号を受信するステップと、
　前記受信したアドレス、データ及び制御信号に基づき前記ＣＰＵが実行を要求している動作を決定するステップと、
　前記ＣＰＵが実行を要求している動作が行われるように前記制御線及び前記Ｉ／Ｏ線を制御するステップと、を備え、
　前記ＣＰＵから受信されるアドレスは、前記ＮＡＮＤフラッシュメモリにおける前記書き込み又は読み出し等の動作が行われるメモリセグメントの先頭アドレスであることを特徴とするインタフェースする方法。」
　
（３）対比
あ）本願補正発明と引用発明１とを対比すると、引用発明１の「ＣＰＵ」、「ＮＡＮＤフラッシュメモリ」、「制御線」、「Ｉ／Ｏ線」及び「インタフェースする方法」は、それぞれ、本願補正発明の「ホストプロセッサ」、「ＮＡＮＤフラッシュメモリ」、「制御線」、「Ｉ／Ｏ信号線」及び「インタフェース方法」に相当する。
　
い）引用発明１の「前記ＮＡＮＤフラッシュメモリへのデータの書き込み又は読み出し等の動作を行うためのアドレス、データ及び制御信号」のうちの制御信号は、実行すべき動作を指定するものであるから、本願補正発明の「前記フラッシュメモリの動作を制御するためのコマンド」に相当し、引用発明１の「前記ＮＡＮＤフラッシュメモリへのデータの書き込み又は読み出し等の動作を行うためのアドレス、データ及び制御信号」のうちのアドレス及びデータは、実行すべき動作において必要とされる情報であるから、本願補正発明の「前記コマンドの動作遂行に必要な動作情報」に相当する。
　
う）引用発明１において「前記受信したアドレス、データ及び制御信号に基づき前記ＣＰＵが実行を要求している動作を決定する」ことは、受信したアドレス、データ及び制御信号を解読することによりなされるものであるから、本願補正発明において「受領した前記コマンド、及び前記動作情報を解読する」ことに相当する。
　
え）引用発明１において「前記ＣＰＵが実行を要求している動作が行われるように前記制御線及び前記Ｉ／Ｏ線を制御する」場合の、「前記ＣＰＵが実行を要求している動作」とは、上記う）で述べたように、受信したアドレス、データ及び制御信号を解読することにより決定された動作であるから、引用発明１において「前記ＣＰＵが実行を要求している動作が行われるように前記制御線及び前記Ｉ／Ｏ線を制御する」ことは、本願補正発明において「解読した前記コマンドによる動作が行われるよう前記制御線及び前記Ｉ／Ｏ信号線を制御する」ことに相当する。
　
お）上記い）で述べたように、引用発明１においてＣＰＵから受信されるアドレス及びデータを併せたものが、本願補正発明の「動作情報」に相当するのであるから、引用発明１の「ＣＰＵから受信されるアドレス」は、本願補正発明の「動作情報」に相当するものに含まれている。よって、引用発明１において「前記ＣＰＵから受信されるアドレスは、前記ＮＡＮＤフラッシュメモリにおける前記書き込み又は読み出し等の動作が行われるメモリセグメントの先頭アドレスである」ことは、本願補正発明において「前記動作情報は、前記ＮＡＮＤフラッシュメモリにおける前記コマンドによる動作が行われる領域の開始アドレスを含む」ことに相当する。
　
　したがって、本願補正発明と引用発明１とは、
「ホストプロセッサと、制御線及びＩ／Ｏ信号線を備えたＮＡＮＤフラッシュメモリ間のインタフェース方法において、
　前記ホストプロセッサから前記フラッシュメモリの動作を制御するためのコマンド、及び前記コマンドの動作遂行に必要な動作情報を受領する段階と、
　受領した前記コマンド、及び前記動作情報を解読する段階、及び
　解読した前記コマンドによる動作が行われるよう前記制御線及び前記Ｉ／Ｏ信号線を制御する段階と、を備え、
　前記動作情報は、前記ＮＡＮＤフラッシュメモリにおける前記コマンドによる動作が行われる領域の開始アドレスを含むことを特徴とするインタフェース方法。」
である点で一致し、以下の点で相違している。
［相違点］
　本願補正発明においては、制御段階が、「前記ＮＡＮＤフラッシュメモリにデータが入出力される場合、エラー訂正コードを発生させエラーを検出する段階」を備えているのに対し、引用発明１においては、エラー検出に関する特定がない点。
　
（４）当審の判断
　以下、上記相違点について検討する。
　ホストプロセッサとＮＡＮＤフラッシュメモリとをインタフェースする装置において、ＮＡＮＤフラッシュメモリにデータが入出力される場合に、エラー訂正コードを発生させエラー検出を行うことは、本願の優先権主張の日前に頒布された刊行物である特開平１０−６３４４２号公報（特に、図１及び段落【００３７】におけるＥＣＣ演算回路２１に関する記載を参照。）及び”ＤｉｓｋＯｎＣｈｉｐ　Ｍｉｌｌｅｎｎｉｕｍ　ＭＤ２８００，ＭＤ２８１０　８ＭＢ　Ｓｉｎｇｌｅ　Ｃｈｉｐ　Ｆｌａｓｈ　Ｄｉｓｋ”，Ｍ−Ｓｙｓｔｅｍｓ，２０００年７月（特にＦｉｇｕｒｅ　６、並びに、５頁１７行〜２３行及び１４頁８行〜１２行におけるＥＤＣ／ＥＣＣに関する記載を参照。）に記載されているように当業者における周知技術である。
　したがって、ＣＰＵとＮＡＮＤフラッシュメモリとの間をインタフェースする引用発明１において、上記周知技術を採用し、「前記ＣＰＵが実行を要求している動作が行われるように前記制御線及び前記Ｉ／Ｏ線を制御するステップ」が、ＮＡＮＤフラッシュメモリにデータが入出力される場合に、エラー訂正コードを発生させエラーを検出するサブステップを含むようにすることは、当業者が容易になし得ることである。
　
　そして、本願補正発明の作用効果も、引用発明１及び周知技術に基づいて当業者が容易に予測できる範囲のものである。
　
　したがって、本願補正発明は、引用文献１に記載の発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際に独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件手続補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　
（１）本願発明
　平成１７年１０月１７日付けの手続補正は上記のとおり却下されたので、本願の請求項１０に係る発明（以下、「本願発明」という。）は、本願出願当初の特許請求の範囲の請求項１０（上記補正前の請求項１０）に記載されたとおりのものである。
　
（２）引用発明
　上記特開平１０−６３４４２号公報（以下、「引用文献２」という。）は、原査定の拒絶の理由に引用された文献であり、図面とともに以下の事項が記載されている
　
Ａ．「【００１９】
【発明の実施の形態】以下、図面を参照してこの発明の実施形態を説明する。図１には、この発明の一実施例に係わる半導体ディスク装置の構成が示されている。この半導体ディスク装置１０は、ハードディスク装置の代替としてパーソナルコンピュータなどのホストシステムに接続されて使用されるものであり、ホストシステム（ファイルシステム、磁気ディスク装置用のドライバ）からのディスクアクセス要求をフラッシュＥＥＰＲＯＭに対するアクセス要求にエミュレートして、半導体ディスク装置１０内蔵のフラッシュＥＥＰＲＯＭをアクセスする。この半導体ディスク装置１０には、１６個のＮＡＮＤ型フラッシュＥＥＰＲＯＭ１１−１〜１１−１６が搭載されている。半導体ディスク装置１０には、さらに、コントローラ１２、およびＲＡＭ１３が設けられている。」
　
Ｂ．「【００２０】フラッシュＥＥＰＲＯＭ１１−１〜１１−１６は、この半導体ディスク装置１０の記録媒体として使用されるものであり、ハードディスク装置の磁気記録媒体に相当する。これらフラッシュＥＥＰＲＯＭ１１−１〜１１−１６はＮＡＮＤメモリバス１４を介してコントローラ１２に接続されている。ＮＡＮＤメモリバス１４には、８ビット幅のデータバス、および各フラッシュＥＥＰＲＯＭの制御信号端子に接続される各種制御信号線が定義されている。Ｉ／Ｏデータバスおよび各種制御信号線は、それぞれフラッシュＥＥＰＲＯＭ１１−１〜１１−１６のデータ入出力端子Ｉ／Ｏ、および制御信号入力端子ＣＯＮＴ（コマンドラッチイネーブル端子ＣＬＥ、アドレスラッチイネーブル端子ＡＬＥ、ライトイネーブル端子ＷＥ、リードイネーブル端子ＲＥなどを含む）に共通接続されている。」
　
Ｃ．「【００２７】ディスクコントローラ１２は１個のＬＳＩによって実現されており、そのＬＳＩチップには、図１に示されているように、マイクロプロセッサ（ＭＰＵ）１４、プロセッサバスインタフェース１５、ＲＯＭ１６、外部バスインタフェース１７、バッファメモリコントローラ１８、およびＮＡＮＤバスインタフェース１９が集積形成されている。
【００２８】マイクロプロセッサ１４は、ＲＯＭ１６に格納されたファームウェアを実行してこの半導体ディスク装置１０全体の動作を制御するものであり、パーソナルコンピュ−タのＣＰＵ１から送られるディスクアクセスのためのホストアドレスを、フラッシュＥＥＰＲＯＭ１１−１〜１１−１６をアクセスするためのメモリアドレスに変換するアドレス変換処理、フラッシュＥＥＰＲＯＭ１１−１〜１１−１６の中でアクセス対象のフラッシュＥＥＰＲＯＭとそれに対して実行すべきアクセス内容を決定する処理、フラッシュＥＥＰＲＯＭ１１−１〜１１−６それぞれのデータ書換回数の管理、およびデータ書換回数を平準化するためのスワッピング処理の制御などを行う。」
　
Ｄ．「【００３２】外部バスインタフェース１７は、ＩＤＥやＰＣＭＣＩＡ仕様に準拠したインタフェースであり、パーソナルコンピュータのシステムバス２に接続される。外部バスインタフェース１７には、ＣＰＵ１との通信のためのＩ／Ｏレジスタ群が設けられている。レジスタ群には、セクタナンバレジスタ１７１、セクタカウントレジスタ１７２、データレジスタ１７３、シリンダレジスタ１７４、ドライブ／ヘッドレジスタ１７５、コマンドレジスタ１７６、ステータスレジスタ１７７などが含まれている。これらレジスタは、マイクロプロセッサ１４およびパーソナルコンピュータのＣＰＵ１によってそれぞれリード／ライト可能である。
【００３３】セクタナンバレジスタ１７１には、アクセス先頭位置を指定するセクタ番号がＣＰＵ１によってライトされる。セクタカウントレジスタ１７２には、リード／ライト対象のセクタ数がＣＰＵ１によってライトされる。データレジスタ１７３には、ＣＰＵ１から供給されるライトデータまたは半導体ディスク装置１０から読み出されるリードデータが設定される。シリンダレジスタ１７４には、リード／ライト対象のシリンダ番号がＣＰＵ１によってライトされる。ドライブ／ヘッドレジスタ１７５には、リード／ライト対象のドライブ番号、およびヘッド番号がＣＰＵ１によってライトされる。コマンドレジスタ１７６には、半導体ディスク装置１０の動作を指定するリードコマンドやライトコマンド等がＣＰＵ１によってライトされる。ステータスレジスタ１７７には、ＣＰＵ１に通知すべき半導体ディスク装置１０の各種ステータスがセットされる。」
　
Ｅ．「【００３５】ＮＡＮＤバスインタフェース１９は、マイクロプロセッサ１４の制御の下にフラッシュＥＥＰＲＯＭ１１−１〜１１−１６をアクセス制御するハードウェアロジックであり、フラッシュＥＥＰＲＯＭとの間の各種制御信号を駆動することによりフラッシュＥＥＰＲＯＭ１１−１〜１１−１６との間のデータ転送などを行う。」
　
あ）上記Ａの記載からみて、引用文献２には、パーソナルコンピュータなどのホストシステムからのディスクアクセス要求をＮＡＮＤ型フラッシュＥＥＰＲＯＭに対するアクセス要求にエミュレートして、ＮＡＮＤ型フラッシュＥＥＰＲＯＭをアクセスする方法、すなわち、パーソナルコンピュータなどのホストシステムと、ＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間をインタフェースする方法が記載されている。
　ここで、上記Ｂに記載されているように、前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、制御信号入力端子ＣＯＮＴ及びデータ入出力端子Ｉ／Ｏを備えるものであり、上記Ｃ，Ｄ及び引用文献２の図１の記載からみて、パーソナルコンピュータなどのホストシステムにおいて上記ディスクアクセス要求を出す主体は、ＣＰＵであるから、引用文献２には、ＣＰＵと、制御信号入力端子ＣＯＮＴ及びデータ入出力端子Ｉ／Ｏを備えたＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間をインタフェースする方法が記載されているといえる。
　
い）上記Ｃ，Ｄの記載からみて、半導体ディスク装置内のディスクコントローラは、前記ＣＰＵから、ディスクアクセスのためのホストアドレスや、ライトデータ、半導体ディスク装置の動作を指定するリードコマンドやライトコマンド等を受け取り、アクセス対象のフラッシュＥＥＰＲＯＭとそれに対して実行すべきアクセス内容を決定する処理を行うのであるから、前記インタフェースする方法は、前記ＣＰＵからディスクアクセスのためのホストアドレスやライトデータ、及び、半導体ディスク装置の動作を指定するリードコマンドやライトコマンド等を受け取る段階と、受け取ったホストアドレスやライトデータ、及び、リードコマンドやライトコマンド等に基づきアクセス対象のＮＡＮＤ型フラッシュＥＥＰＲＯＭとそれに対して実行すべきアクセス内容を決定する段階とを備えるものである。
　
う）上記Ｅの記載からみて、ＮＡＮＤバスインタフェースは、フラッシュＥＥＰＲＯＭとの間のデータ転送などを行うために各種制御信号を駆動するものであるから、前記インタフェースする方法は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間のデータ転送などが行われるように各種制御信号を駆動する段階を備えるものである。
　
　よって、上記Ａ〜Ｅの記載事項を参照すると、引用文献２には、次の発明（以下、「引用発明２」という。）が記載されていると認められる。
　
「ＣＰＵと、制御信号入力端子ＣＯＮＴ及びデータ入出力端子Ｉ／Ｏを備えたＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間をインタフェースする方法において、
　前記ＣＰＵからディスクアクセスのためのホストアドレスやライトデータ、及び、半導体ディスク装置の動作を指定するリードコマンドやライトコマンド等を受け取る段階と、
　前記受け取ったホストアドレスやライトデータ、及び、リードコマンドやライトコマンド等に基づきアクセス対象のＮＡＮＤ型フラッシュＥＥＰＲＯＭとそれに対して実行すべきアクセス内容を決定する段階と、
　前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間のデータ転送などが行われるように各種制御信号を駆動する段階と、を備えることを特徴とするインタフェースする方法。」
　
（３）対比
あ）本願発明と引用発明２とを対比すると、引用発明２の「ＣＰＵ」、「ＮＡＮＤ型フラッシュＥＥＰＲＯＭ」、「制御信号入力端子ＣＯＮＴ」、「データ入出力端子Ｉ／Ｏ」及び「インタフェースする方法」は、それぞれ、本願発明の「ホストプロセッサ」、「ＮＡＮＤフラッシュメモリ」、「制御線」、「Ｉ／Ｏ信号線」及び「インタフェース方法」に相当する。
　
い）引用発明２の「半導体ディスク装置の動作を指定するリードコマンドやライトコマンド等」は、つまり、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのアクセス動作を制御するコマンドであるから、本願発明の「前記フラッシュメモリの動作を制御するためのコマンド」に相当し、引用発明２の「ディスクアクセスのためのホストアドレスやライトデータ」は、つまり、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのリード動作やライト動作を行うために必要な情報であるから、本願発明の「前記コマンドの動作遂行に必要な動作情報」に相当する。
　
う）引用発明２において「前記受け取ったホストアドレスやライトデータ、及び、リードコマンドやライトコマンド等に基づきアクセス対象のＮＡＮＤ型フラッシュＥＥＰＲＯＭとそれに対して実行すべきアクセス内容を決定する」ことは、受け取ったホストアドレスやライトデータ、及び、リードコマンドやライトコマンド等を解読することによりなされるものであるから、本願発明において「受領した前記コマンド、及び前記動作情報を解読する」ことに相当する。
　
え）引用発明２において「前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間のデータ転送などが行われるように各種制御信号を駆動する」場合の、「前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間のデータ転送」は、上記決定されたアクセス内容に基づく動作であるから、引用発明２において「前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間のデータ転送などが行われるように各種制御信号を駆動する」ことと、本願補正発明において「解読した前記コマンドによる動作が行われるよう前記制御線及び前記Ｉ／Ｏ信号線を制御する」ことは、「解読した前記コマンドによる動作が行われるよう前記制御線を制御する」点で一致する。
　
　したがって、本願発明と引用発明２とは、
「ホストプロセッサと、制御線及びＩ／Ｏ信号線を備えたＮＡＮＤフラッシュメモリ間のインタフェース方法において、
　前記ホストプロセッサから前記フラッシュメモリの動作を制御するためのコマンド、及び前記コマンドの動作遂行に必要な動作情報を受領する段階と、
　受領した前記コマンド、及び前記動作情報を解読する段階、及び
　解読した前記コマンドによる動作が行われるよう前記制御線を制御する段階と、を備えることを特徴とするインタフェース方法。」
である点で一致し、以下の点で相違している。
［相違点］
　解読した前記コマンドによる動作が行われるよう制御する対象が、本願発明では、制御線に加え、Ｉ／Ｏ信号線を含むのに対し、引用発明２では、本願発明のＩ／Ｏ信号線に対応するデータ入出力端子Ｉ／Ｏが含まれるのか明らかでない点。
　
（４）当審の判断
　以下、上記相違点について検討する。
　ＮＡＮＤ型フラッシュＥＥＰＲＯＭのデータ入出力端子Ｉ／Ｏは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭからのデータの出力だけでなく、ＮＡＮＤ型フラッシュＥＥＰＲＯＭへのデータの入力や、アドレスの入力にも用いられるものであるから、引用発明２において、ＮＡＮＤ型フラッシュＥＥＰＲＯＭとの間のデータ転送などが行われるように各種制御信号を駆動する場合においても、アドレスの出力やライト動作時のデータ出力等のため、データ入出力端子Ｉ／Ｏを駆動制御する必要のあることは当業者には明らかであり、引用発明２において、本願発明のＩ／Ｏ信号線に相当するデータ入力端子Ｉ／Ｏを、解読した前記コマンドによる動作が行われるよう制御する対象として含めることは当業者が容易に想到し得ることである。
　
　そして、本願発明の作用効果も、引用発明２に基づいて当業者が容易に予測できる範囲のものである。
　
（５）むすび
　以上のとおり、本願発明は、引用文献２に記載の発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。