【事件の表示】
　平成　９年特許願第　８８８９０号「クランプ回路」拒絶査定不服審判事件〔平成１０年１０月　９日出願公開、特開平１０−２７０５７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成９年３月２４日の出願であって、平成１７年１１月８日付けで拒絶査定がなされ、これに対し、同年１２月１４日に拒絶査定に対する審判請求がなされるとともに、平成１８年１月５日付けで手続補正がなされ、その後、当審において、平成２０年１月１５日付けで審尋がなされ、回答書が提出されなかったものである。
　　
第２　平成１８年１月５日付けの手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成１８年１月５日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲の補正については、請求項１を補正するものである。
補正事項ａ
　補正前の請求項１を、「【請求項１】
　n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタと、
　p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、
　p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタと、
　前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線と、
　前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線とを有し、
　前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、
　前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されており、
　前記p型半導体領域は前記n型半導体領域に隣接し、前記p型半導体領域には前記基準電圧よりも低い基板電圧が印加され、前記ｎ型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記ｎ型半導体領域とは逆バイアス状態にされて互いに電気的に分離され、
　前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されているクランプ回路。」と補正したこと。
　
２　本件補正についての検討
２−１　補正事項の整理
　補正事項ａについての補正は、補正前の請求項１の「前記ｐ型半導体領域は前記ｎ型半導体領域に隣接し、前記ｐ型半導体領域には基準電圧よりも低い基板電圧が印加されており」を、補正後の請求項１の「前記p型半導体領域は前記n型半導体領域に隣接し、前記p型半導体領域には前記基準電圧よりも低い基板電圧が印加され、前記ｎ型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記ｎ型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」と補正したものであり、さらに細かくみると、補正前の請求項１の「基準電圧」を補正後の請求項１の「前記基準電圧」と補正し（以下、「補正事項ａ−１」という。）、補正前の請求項１の「基板電圧が印加されており」を補正後の請求項１の「基板電圧が印加され、前記ｎ型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記ｎ型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」と補正（以下、「補正事項ａ−２」という。）したものである。
　
２−２　補正の目的の適否についての検討
　補正事項ａについての補正は、補正事項ａ−１と補正事項ａ−２からなるものであり、以下で検討する。
・補正事項ａ−２について
　補正事項ａ−２についての補正は、補正前の請求項１の「基板電圧が印加されており」を、補正後の請求項１の「基板電圧が印加され、前記ｎ型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記ｎ型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」とする補正である。
　そして、補正後の請求項１の「前記ｎ型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記ｎ型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」という発明を特定するための事項は、補正前の請求項１にはない発明を特定するための事項を追加するものとなっている。
　すると、補正事項ａ−２についての補正は、発明を特定するための事項を追加するものであるから、発明を特定するための事項の限定ではなく、限定的減縮とはなっておらず、補正事項ａ−２についての補正は、特許請求の範囲の減縮を目的とするものではない。また、補正事項ａ−２についての補正は、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかであるので、補正事項ａ−２についての補正は、特許法第１７条の２第４項第１号から第４号に規定する要件を満たさない。
　
　したがって、補正事項ａ−２についての補正を含む補正事項ａについての補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
２−３　補正の目的の適否についての検討のむすび
　以上のとおり、補正事項ａについての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　したがって、他の補正事項についての補正の検討をするまでもなく、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下されるべきものである。 　
　
３　独立特許要件について
　次に、仮に、本件補正が、補正の目的及び新規事項の追加については適法であるとして、本件補正の独立特許要件について、検討する。
　本願の補正後の請求項１及び２に係る発明のうち、本願の補正後の請求項１に係る発明は、「第２　１」に記載されるとおりのものである。
　
３−１　引用刊行物及び該引用刊行物記載の発明
刊行物１．特開昭５９−１５１５２７号公報
刊行物２．特開平５−１８３１１２号公報
刊行物３．特開平６−１７７３３５号公報
刊行物４．国際公開第９６／０６４６０号パンフレット
　
（１）原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物１（特開昭５９−１５１５２７号公報）には、第２図〜第６図とともに、
「MOS型スイッチ回路」（発明の名称）に関して、
「〔発明の技術的背景〕
　通常、バルク半導体に形成されたMOSトランジスタの基板は、ソースおよびドレインとのＰＮ接合が順バイアスとならないようにバイアスされる。たとえばＮチャンネルMOSトランジスタの場合は、ソースおよびドレインがN+形であるので、Ｐ形の基板またはP-ウエルは最も低い電源電位かあるいはソース側電位となるようにバイアスされる。
〔背景技術の問題点〕
　ところで、ソースとドレインとの電位の高低関係が反転するような回路に用いられるMOSトランジスタの場合は、基板の電位をソース側に直接接続することができない。また、MOS集積回路においては、定常的に与えられる回路電源の電圧範囲を越える信号（たとえばＮチャンネルMOSの場合には定常的に与えられる回路電源の最も低い電位よりも低い電位の信号。）がトランジスタのソースまたはドレインに与えられる場合には、基板バイアスの方が高くなってソース・基板間またはドレイン・基板間が順バイアスとなり、大電流が流れてしまうので正常な動作が得られない。」（第２頁右上欄第７行〜同頁左下欄第９行）、
「〔発明の実施例〕
　以下、図面を参照して本発明の一実施例を詳細に説明する。
　第２図は、MOS集積回路において定常的に与えられている電源電圧よりもたとえば高い電位となる可能性のあるノードを含む２つのノード間をスイッチングするためのMOS型スイッチ回路を示しており、P1〜P3はそれぞれＰチャンネルエンハンスメント型の第１〜第３のMOSトランジスタであってそれぞれの基板領域はMOS集積回路半導体基板中のウエル（本例ではＮ形ウエル）により形成されている。第１のトランジスタP1は、第１のノード４、第２のノード５間に直列接続されてスイッチングを行なうために用いられており、第２，第３のトランジスタP2，P3は上記スイッチング用トランジスタP1の基板領域のバイアス電位を決めるために用いられる。
　Vaは第１のノード４に与えられる電圧、Vbは第２のノード５に与えられる電圧であり、ノード６には上記電圧Vaの最大値かVaに等しいバイアス電圧V2が与えられ、ノード７には前記電圧Vbの最大値かVbに等しいバイアス電圧V3が与えられる。そして、上記ノード６，７間にトランジスタP2およびP3が直列に接続され、このトランジスタP2，P3のドレイン相互の接続点８は上記各トランジスタP1〜P3の基板領域に接続されている。
　上記トランジスタP2，P3は前記ノード４５の電圧Va，Vbの高低関係により制御されるものであり、Va≧VbのときにはトランジスタP2が導通、トランジスタP3が非導通となり、逆にVa＜VbのときにはトランジスタP2が非導通、トランジスタP3が導通となるようにトランジスタP2，P3のゲートに相補的な制御信号が加えられる。これによって、ＰチャンネルトランジスタP2，P3の相互接続点８の電位は前記VaあるいはVbの高い方の電位と等しくなり、スイッチング用トランジスタP1の基板領域は上記Va，Vbのいずれよりも低い電位とはならないので、基板領域とスイッチング用トランジスタP1のソース，ドレインの接合が逆バイアスになることはない。したがって、スイッチング用トランジスタP1はそのゲートに加えられるスイッチング制御信号に応じて正常にスイッチング動作を行なうことが可能になる。また、上記基板領域であるウエルと集積回路半導体基板との接合は逆バイアスになるので、上記ウエルは半導体基板とは独立した電位をとることが可能である。」（第３頁右下欄第１８行〜第４頁左下欄第７行）、
「これによって、前記電位VaあるいはVbが集積回路に定常的に与えられる電源電圧よりも高いとしても、第１のトランジスタの基板領域は第２，第３のトランジスタのうちの導通するトランジスタを通して前記電位Va，Vbのいずれよりも低い電位とはならないので、第１のトランジスタは基板領域とソース，ドレインとの接合が導通することはなく、正常なスイッチング動作が可能になる。」（第４頁右下欄第９〜１７行）、
「なお、上記実施例はＰチャンネルトランジスタを用いたが、Ｎチャンネルトランジスタを用いる場合には」（第５頁左上欄第６〜８行）、
「第３図は、前記第２図の回路においてノード６，７を各対応してノード４，５に接続し、トランジスタP2，P3の各ゲートを基板領域に接続するようにしたMOS型スイッチ回路を示している。この回路においては、上記トランジスタP2，P3の相互接続点８の電位、つまり基板領域の電位Vsは、VaあるいはVbの高い方の電位よりもトランジスタP2あるいはP3の閾値電圧だけ低くなり、スイッチング用トランジスタP1のソースあるいはドレインと基板領域との接合は順方向には上記閾値電圧までしかバイアスされない。そこで、上記トランジスタP2，P3の閾値電圧の絶対値を、スイッチング用トランジスタP1のソースあるいはドレインと基板領域との接合が導通する電圧VFより小さくしておけば上記順方向バイアスによる問題は生じない。
　第４図は、第２図の回路においてノード６，７を各対応してノード４，５に接続し、トランジスタP2のゲートをノード５に接続し、トランジスタP3のゲートをノード４に接続したMOS型スイッチ回路を示している。なお、Caはノード４と基板領域との間の浮遊容量、Cbはノード５と基板領域との間の浮遊容量である。
　次に、上記第４図の回路における動作を説明する。第５図（ａ）に示すように、ノード４の電圧Vaを一定に保ち、ノード５の電圧VbがVaより充分高い電圧から充分低い電圧まで変化する場合について考察する。時刻t1以前では、Vb−｜VTP2｜≧Va（但し、｜VTP2｜はトランジスタP2の閾値電圧の絶対値。）であってトランジスタP2が非導通、トランジスタP3が導通であるので、トランジスタP1の基板領域の電位VsはVbに等しくなる。時刻t1〜t2では、Vb−｜VTP2｜＜Va＜Vb＋｜VTP3｜（但し、｜VTP3｜はトランジスタP3の閾値電圧の絶対値。）であってトランジスタP2，P3は共に非導通となり、浮遊容量Ca，Cbの効果により基板領域の電位VsはVbよりもゆるい速度で図示点線の如く下がっていく。時刻t2後は、Va≧Vb＋｜VTP3｜であってトランジスタP2が導通、トランジスタP3が非導通となるので、基板領域の電位VsはVaに等しくなる。このようにして、基板領域の電位VsはVa，Vbのいずれよりも低くなることはなく、トランジスタP1における前述した順バイアスの問題は生じない。」（第５頁右上欄第２行〜同頁右下欄第８行）、
「第６図は、MOS集積回路に形成された第４図のMOS型スイッチ回路のトランジスタの構造を示しており、Ｐ形の半導体基板６１上にＮ形のウエル６２を形成し、このウエル６２上にP+型の拡散層６３，６４，６５，６６を形成し、ウエル６２の電極領域としてN+型の拡散領域６７，６８を形成している。６９はゲート酸化膜、７０，７１，７２はゲート電極であり、ゲート電極７０と拡散層６５とが結線されて第４図のノード５に接続され、ゲート電極７２と拡散層６４とが結線されて第４図のノード４に接続され、拡散層６３と拡散領域６７とが結線され、拡散層６６と拡散領域６８とが結線されている。即ち、拡散層６４，６５とゲート電極７１との領域は第４図のトランジスタP1を形成し、拡散層６３，６４とゲート電極７０との領域は第４図のトランジスタP2を形成し、拡散層６５，６６とゲート電極７２との領域は第４図のトランジスタP3を形成している。」（第６頁右上欄第３行〜同頁左下欄第１行）、
が、記載されている。
　
　また、「第３図は、前記第２図の回路においてノード６，７を各対応してノード４，５に接続し、トランジスタP2，P3の各ゲートを基板領域に接続するようにしたMOS型スイッチ回路を示して」（第５頁右上欄第２〜６行）おり、「第６図は、MOS集積回路に形成された第４図のMOS型スイッチ回路のトランジスタの構造を示して」（第６頁右上欄第３〜５行）いるが、第４図も第３図と同様に、「第２図の回路においてノード６，７を各対応してノード４，５に接続し」（第５頁右上欄第１９〜２０行）たものであるので、第６図の「MOS型スイッチ回路のトランジスタの構造」の一部について、第３図と第４図との結線の対応関係を参照して、変更することにより、第３図に示されるMOS型スイッチ回路に対応した「トランジスタの構造」を解釈できるものである。
　すると、第３図のトランジスタP1，P2，P3は、「それぞれＰチャンネルエンハンスメント型の第１〜第３のMOSトランジスタであってそれぞれの基板領域はMOS集積回路半導体基板中のウエル（本例ではＮ形ウエル）により形成されている」（第４頁左上欄第５〜９行）ものであり、第６図の「MOS集積回路に形成された」「MOS型スイッチ回路のトランジスタの構造」において、「Ｐ形の半導体基板６１上にＮ形のウエル６２を形成し、このウエル６２上にP+型の拡散層６３，６４，６５，６６を形成し、ウエル６２の電極領域としてN+型の拡散領域６７，６８を形成し」、「６９はゲート酸化膜、７０，７１，７２はゲート電極であ」り、「拡散層６４，６５とゲート電極７１との領域は」「トランジスタP1を形成し、拡散層６３，６４とゲート電極７０との領域は」「トランジスタP2を形成し、拡散層６５，６６とゲート電極７２との領域は」「トランジスタP3を形成している」（第６頁右上欄第３行〜同頁左下欄第１行）。
　したがって、第３図のトランジスタP1は、Ｎ形のウエル上に形成したソース又はドレインとしてのＰ＋型の拡散層とドレイン又はソースとしてのＰ＋型の拡散層とゲート酸化膜とゲート電極とを含むＰチャンネルMOSトランジスタであり、第３図のトランジスタP2，P3は、それぞれ、Ｎ形のウエル上に形成したソースとしてのＰ＋型の拡散層とドレインとしてのＰ＋型の拡散層とゲート酸化膜とゲート電極とを含むＰチャンネルMOSトランジスタである。
　
　以上の記載から、刊行物１には、以下の発明が記載されている。
「Ｎ形のウエルからなる基板領域上に形成したソース又はドレインとしての第１のＰ＋型の拡散層とドレイン又はソースとしての第２のＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第１のＰチャンネルMOSトランジスタP1と、
前記Ｎ形のウエルからなる基板領域上に形成したソースとしてのＰ＋型の拡散層とドレインとしてのＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第２のＰチャンネルMOSトランジスタP2と、
前記Ｎ形のウエルからなる基板領域上に形成したソースとしてのＰ＋型の拡散層とドレインとしてのＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第３のＰチャンネルMOSトランジスタP3と、
前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層に接続され、第１のノード４の電位Vaが与えられる第１のノード４と、
前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層に接続され、第２のノード５の電位Vbが与えられる第２のノード５と、
前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第１のノード４に接続されており、前記第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と前記Ｎ形のウエルからなる基板領域とが結線され、
前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第２のノード５に接続されており、前記第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と前記Ｎ形のウエルからなる基板領域とが結線され、
前記第２のＰチャンネルMOSトランジスタP2と前記第３のＰチャンネルMOSトランジスタP3の閾値電圧の絶対値が前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層あるいは前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記Ｎ形のウエルからなる基板領域との接合が導通する電圧VFよりも小さいことを特徴とするMOS集積回路に形成されたMOS型スイッチ回路。」
　
（２）新たに引用する、本願の出願前に日本国内において頒布された刊行物２（特開平５−１８３１１２号公報）には、図６〜図９とともに、
「【０００４】またデイジタル回路部３は、低濃度のＰ形拡散領域でなるＰウエル３５内にドレイン領域３１、ゲート領域３２及びソース領域３３を有するＮチヤネルＭＯＳトランジスタ３０と、低濃度のＮ形拡散領域でなるＮウエル４５内にドレイン領域４１、ゲート領域４２及びソース領域４３を有するＰチヤネルＭＯＳトランジスタ４０とで構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor) 構造を有している。」、
「【０００７】ここでアルミニウム配線６ｂは、配線６ｃを介して外部端子６ｄに接続され、ＮチヤネルＭＯＳトランジスタ３０に外部より電源電圧ＶSSを供給するようになされている。これによりＰウエル３５には、Ｐ+ 拡散領域３４を介して電源電圧ＶSSが印加されるようになされている。」、
「【００１０】すなわち図９に示すように、ソース領域３３とＰ+ 拡散領域３４には外部端子６ｄより配線系の配線抵抗Ｒ１を介して電源電圧ＶSSが印加されるようになされているため、インバータのスイツチング動作時に電源ＶDDから電源ＶSSに対してスパイク状の貫通電流ｉが流れる。」が、記載されている。
　
（３）新たに引用する、本願の出願前に日本国内において頒布された刊行物３（特開平６−１７７３３５号公報）には、図１、図２、図５とともに、
「【０００３】一方、ｐＭＯＳトランジスタ４の基板には電源電圧が印加され、かつｎＭＯＳトランジスタの基板は接地されている。これは、ソース・ドレイン領域から基板に小数キャリアが注入されることを防止するためである。ここで、基板に小数キャリアが注入されると、図５に示すような寄生サイリスタがオンして当該回路に過大な電流が流れる所謂ラッチアップ現象を引き起こすこととなる。」、
「【００１３】図１は、本発明が適用された入出力回路の要部構成図であり、本回路はインバータ回路を構成している。内部回路ブロック１からの入力線２が、ＣＭＯＳ構成をなすｐＭＯＳトランジスタ４及びｎＭＯＳトランジスタ５のゲートに各々並列に接続されている。このｐＭＯＳトランジスタ４のソースは電源６に接続され、ｎＭＯＳトランジスタ５のドレインは接地されている。更に、ｐＭＯＳトランジスタ４のドレインは、ｎＭＯＳトランジスタ５のソースに接続されると共に出力線７に接続されている。尚、符号９は誘導性負荷であり、符号１０は容量性負荷である。
【００１４】一方、内部回路ブロック１には昇圧電位発生回路１１から電源電圧Ｖｄｄよりも高い昇圧電位Ｖｐｐが供給されると共に基板バイアス発生回路８から接地電位Ｖｓｓよりも低い電位Ｖｂｂが供給されている。また、昇圧電位発生回路１１はｐＭＯＳトランジスタ４の基板領域にも接続され、この基板領域に昇圧電位Ｖｐｐを供給している。更に、基板バイアス発生回路８はｎＭＯＳトランジスタ５の基板にも接続され、この基板領域に電位Ｖｂｂを供給している。」が、記載されている。
　
（４）新たに引用する、本願の出願前に日本国内において頒布された刊行物４（国際公開第９６／０６４６０号パンフレット）には、図５とともに、
「次に、図４に示した各モジュールを構成する半導体素子について、図５を用いて具体的に説明する。
　半導体チップ１であるＰ-型単結晶シリコン基板Ｐ−Ｓｕｂの主面には、Ｎ型半導体領域からなるウェル領域Ｎ−ＷＥＬＬおよびＰ型半導体領域からなるウェル領域Ｐ−ＷＥＬＬが形成されている。酸化シリコン膜からなるフィールド絶縁膜１７によって囲まれたウェル領域Ｎ−ＷＥＬＬの主面にはＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ１、ＰＭＯＳ２）が形成され、フィールド絶縁膜１７によって囲まれたウェル領域Ｐ−ＷＥＬＬの主面にはＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ１、ＮＭＯＳ２）が形成されている。
　ＰＭＯＳ１は、Ｎ−ＷＥＬＬの表面に形成されたゲート酸化膜１９と、このゲート酸化膜１９上に形成されたゲート電極１８ａと、このゲート電極１８ａの両側のＮ−ＷＥＬＬに形成されたＰ+型半導体領域からなるソース領域２０ａおよびドレイン領域２０ａとを含んでいる。ＮＭＯＳ１は、Ｐ−ＷＥＬＬの表面に形成されたゲート酸化膜１９と、このゲート酸化膜１９上に形成されたゲート電極１８ｂと、このゲート電極１８ｂの両側のＰ−ＷＥＬＬに形成されたＮ+型半導体領域からなるソース領域２０ｂおよびドレイン領域２０ｂとを含んでいる。
　ＰＭＯＳ１のソース領域２０ａおよびＮ+型半導体領域からなるウエルコンタクト２１ａには、アナログモジュール用の電源ＡＶｃｃが供給され、ＮＭＯＳ１のソース領域２０ｂおよびＰ+型半導体領域からなるウエルコンタクト２１ｂには、アナログモジュール用の接地電位ＡＧＮＤが供給されている。アナログモジュール４は、上記ＰＭＯＳ１、ＮＭＯＳ１のような半導体素子を含み、例えばＰＭＯＳ１およびＮＭＯＳ１のゲート電極１８ａ、１８ｂを入力ＩＮ、ドレイン領域２０ａ、２０ｂを出力ＯＵＴとするＣＭＯＳ（相補型ＭＯＳＦＥＴ）インバータ回路を構成している。
　同様に、ＰＭＯＳ２は、Ｎ−ＷＥＬＬの表面に形成されたゲート酸化膜１９と、このゲート酸化膜１９上に形成されたゲート電極１８ｄと、このゲート電極１８ｄの両側のＮ−ＷＥＬＬに形成されたＰ+型半導体領域からなるソース領域２０ｄおよびドレイン領域２０ｄを含んでいる。ＮＭＯＳ２は、Ｐ−ＷＥＬＬの表面に形成されたゲート酸化膜１９と、このゲート酸化膜１９上に形成されたゲート電極１８ｃと、このゲート電極１８ｃの両側のＰ−ＷＥＬＬに形成されたＮ+型半導体領域からなるソース領域２０ｃおよびドレイン領域２０ｃを含んでいる。
　ＰＭＯＳ２のソース領域２０ｄおよびＮ+型半導体領域からなるウエルコンタクト２１ｄには、ディジタルモジュール用の電源ＤＶｃｃが供給され、ＮＭＯＳ２のソース領域２０ｃおよびＰ+型半導体領域からなるウエルコンタクト２１ｃには、ディジタルモジュール用の接地電位ＤＧＮＤが供給されている。ディジタルモジュール４は、上記ＰＭＯＳ２、ＮＭＯＳ２のような半導体素子を含み、例えばＰＭＯＳ２およびＮＭＯＳ２のゲート電極１８ｄ、１８ｃを入力ＩＮ、ドレイン領域２０ｄ、２０ｃを出力ＯＵＴとするＣＭＯＳ（相補型ＭＯＳＦＥＴ）インバータ回路を構成している。」（第９頁第２０行〜第１０頁第２９行）が、記載されている。
　
３−２　対比・判断
（１）本願の補正後の請求項１に係る発明について
（ａ）本願の補正後の請求項１に係る発明（以下、「本願補正後発明１」という。）と刊行物１に記載された発明（以下、「刊行物１発明」という。）とを対比すると、刊行物１発明の「Ｎ形のウエルからなる基板領域」、「ソース又はドレインとしての第１のＰ＋型の拡散層とドレイン又はソースとしての第２のＰ＋型の拡散層」、「ゲート酸化膜」、「ＰチャンネルMOSトランジスタP1」は、それぞれ、本願補正後発明１の「n型半導体領域」、「第1及び第2のp型拡散領域」、「絶縁膜」、「PMOSトランジスタ」に相当するので、刊行物１発明の「Ｎ形のウエルからなる基板領域上に形成したソース又はドレインとしての第１のＰ＋型の拡散層とドレイン又はソースとしての第２のＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第１のＰチャンネルMOSトランジスタP1」は、本願補正後発明１の「n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタ」に相当する。
（ｂ）刊行物１発明の「基板領域」、「拡散層」、「第２の」「MOSトランジスタP2」、「第３の」「MOSトランジスタP3」は、それぞれ、本願補正後発明１の「半導体領域」、「拡散領域」、「第1の」「MOSトランジスタ」、「第2の」「MOSトランジスタ」に相当する。
（ｃ）刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層に接続され、第１のノード４の電位Vaが与えられる第１のノード４」において、「第１のノード４の電位Va」、「第１のノード４」は、それぞれ、本願補正後発明１の「基準電圧よりも高い第1の電圧」、「第1の配線」の一部に相当するので、刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層に接続され、第１のノード４の電位Vaが与えられる第１のノード４」は、本願補正後発明１の「前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線」に相当する。
（ｄ）刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層に接続され、第２のノード５の電位Vbが与えられる第２のノード５」において、「第２のノード５の電位Vb」は、刊行物１の第５図の記載を参照すると、「第１のノード４の電位Va」よりも低い場合もあることが理解できるので、本願補正後発明１の「前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧」に相当し、「第２のノード５」は、本願補正後発明１の「第２の配線」の一部に相当するので、刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層に接続され、第２のノード５の電位Vbが与えられる第２のノード５」は、本願補正後発明１の「前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線」に相当する。
（ｅ）刊行物１発明の「閾値電圧の絶対値」、「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層あるいは前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記Ｎ形のウエルからなる基板領域との接合が導通する電圧VF」、「小さいこと」は、それぞれ、本願補正後発明１の「しきい値電圧」、「前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧」、「低く設定されている」ことに相当する。
　したがって、本願補正後発明１と刊行物１発明とは、
「n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタと、
半導体領域の一主面に形成された第1及び第2の拡散領域と、前記第1の拡散領域と前記第2の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のMOSトランジスタと、
半導体領域の一主面に形成された第3及び第4の拡散領域と、前記第3の拡散領域と前記第4の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のMOSトランジスタと、
　前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線と、
　前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線とを有し、
　前記第1及び第2のMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている回路。」である点で一致し、
本願補正後発明１は、「p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、　p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタ」を有するのに対して、刊行物１発明は、「前記Ｎ形のウエルからなる基板領域上に形成したソースとしてのＰ＋型の拡散層とドレインとしてのＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第２のＰチャンネルMOSトランジスタP2と、　前記Ｎ形のウエルからなる基板領域上に形成したソースとしてのＰ＋型の拡散層とドレインとしてのＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第３のＰチャンネルMOSトランジスタP3」を有する点（以下、「相違点１」という。）、
本願補正後発明１は、「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、　前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるのに対して、刊行物１発明は、「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第１のノード４に接続されており、前記第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と前記Ｎ形のウエルからなる基板領域とが結線され、　前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第２のノード５に接続されており、前記第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と前記前記Ｎ形のウエルからなる基板領域とが結線され」ている点（以下、「相違点２」という。）、
本願補正後発明１は、「前記p型半導体領域は前記n型半導体領域に隣接し、前記p型半導体領域には前記基準電圧よりも低い基板電圧が印加され、前記ｎ型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記ｎ型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」るとの構成を有するのに対して、刊行物１発明は、このような構成を有していない点（以下、「相違点３」という。）、
本願補正後発明１は、「前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている」のに対して、刊行物１発明は、「前記第２のＰチャンネルMOSトランジスタP2と前記第３のＰチャンネルMOSトランジスタP3の閾値電圧の絶対値が前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層あるいは前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記Ｎ形のウエルからなる基板領域との接合が導通する電圧VFよりも小さい」点（以下、「相違点４」という。）、
本願補正後発明１は、「クランプ回路」であるのに対して、刊行物１発明は、「MOS集積回路に形成されたMOS型スイッチ回路」である点（以下、「相違点５」という。）、
で相違している。
　そこで、上記相違点１ないし５について検討する。
ａ．相違点１について
　ＭＯＳトランジスタを用いた電子回路においては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、適宜置き換え可能であることは、電子回路の技術分野の技術常識であり、また、刊行物１にも、「なお、上記実施例はＰチャンネルトランジスタを用いたが、Ｎチャンネルトランジスタを用いる場合には」（第５頁左上欄第６〜８行）」と、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いることができることが、示されている。
　また、ＭＯＳ集積回路においては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を用いる際に、刊行物２の図６、あるいは、刊行物４の図５等に記載されているＣＭＯＳ集積回路の技術に代表されるように、ＰＭＯＳトランジスタは、ｎ型のウエルからなるｎ型半導体領域に形成し、また、ＮＭＯＳトランジスタは、ｐ型のウエルからなるｐ型半導体領域に形成することは、半導体技術分野の慣用技術である。
　すると、刊行物１発明の「MOS型スイッチ回路」の「MOSトランジスタ」の「第１のＰチャンネルMOSトランジスタP1」、「第２のＰチャンネルMOSトランジスタP2」及び「第３のＰチャンネルMOSトランジスタP3」の全て又はいずれかを、ＮＭＯＳトランジスタに置き換えることは、当業者が必要に応じて適宜なし得た程度のことである。
　したがって、刊行物１発明の「MOS型スイッチ回路」の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」とを、それぞれＮＭＯＳトランジスタに置き換えることにより、刊行物１発明が、本願補正後発明１のごとく「p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタ」を備えたものとすることは、当業者が容易になしえたことと認められる。
ｂ．相違点２について
　上記の「ａ．相違点１について」で検討したように、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」とは、それぞれ、ＮＭＯＳトランジスタに置き換えることができるものである。
　また、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」は、「第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と」「が結線され」ているので、整流素子（ダイオード）の接続をしたものであり、「第２のＰチャンネルMOSトランジスタP2」の「ソースとしてのＰ＋型の拡散層」が、整流素子のアノードに対応し、「第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と」「が結線され」た部分が、整流素子のカソードに対応している。同様に、刊行物１発明の「第３のＰチャンネルMOSトランジスタP3」は、「第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と」「が結線され」ているので、整流素子（ダイオード）の接続をしたものであり、「第３のＰチャンネルMOSトランジスタP3」の「ソースとしてのＰ＋型の拡散層」が、別の整流素子のアノードに対応し、「第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と」「が結線され」た部分が、別の整流素子のカソードに対応している。
　ここで、本願の願書に最初に添付した明細書の記載の「【００３３】このクランプ回路１は、接続用トランジスタ１０と、整流素子２１、２２を有しており、接続用トランジスタ１０は、前記ｐチャネルＭＯＳＦＥＴで構成され、整流素子２１、２２は、前記ダイオード接続のｎチャネルＭＯＳＦＥＴで構成されている。」及び「【００３５】各整流素子２１、２２のアノード側(拡散層２５1側)は、外部電圧ライン３１と昇電圧ライン３２にそれぞれ接続され、カソード側(拡散層２５2側)は、金属薄膜配線３３と、Ｎ型バックゲート領域１３内に形成されたオーミック拡散層１５を介して、Ｎ型バックゲート領域１３に接続されている。」を参照すると、本願補正後発明１の「前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され」ていること及び、「前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され」ていることは、それぞれ、「第1のNMOSトランジスタ」と「第2のNMOSトランジスタ」とが、「整流素子２１、２２」として、「ダイオード接続」になっていることを意味しており、本願補正後発明１の「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いることは、本願明細書【００３５】の「整流素子２１」「のアノード側(拡散層２５1側)は、外部電圧ライン３１」に「接続され、カソード側(拡散層２５2側)は、」「Ｎ型バックゲート領域１３に接続されている。」ことを意味しており、さらに、本願補正後発明１の「前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いることは、本願明細書【００３５】の「整流素子」「２２のアノード側(拡散層２５1側)は、」「昇電圧ライン３２に」「接続され、カソード側(拡散層２５2側)は、」「Ｎ型バックゲート領域１３に接続されている。」ことを意味している。
　ところで、刊行物１発明では、上記したように、「第２のＰチャンネルMOSトランジスタP2」の「ソースとしてのＰ＋型の拡散層」が、整流素子のアノードに対応し、「第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と」「が結線され」た部分が、整流素子のカソードに対応しており、また、「第３のＰチャンネルMOSトランジスタP3」の「ソースとしてのＰ＋型の拡散層」が、別の整流素子のアノードに対応し、「第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と」「が結線され」た部分が、別の整流素子のカソードに対応しているので、整流素子のアノードに対応する、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」の「ソースとしてのＰ＋型の拡散層」が、「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層と」「結線されて前記第１のノード４に接続されており」、整流素子のカソードに対応する、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と」「が結線され」た部分が、「前記Ｎ形のウエルからなる基板領域」に結線されており、別の整流素子のアノードに対応する、刊行物１発明の「第３のＰチャンネルMOSトランジスタP3」の「ソースとしてのＰ＋型の拡散層」が、「前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層と」「結線されて前記第２のノード５に接続されており」、別の整流素子のカソードに対応する、刊行物１発明の「第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と」「が結線され」た部分が、「前記Ｎ形のウエルからなる基板領域」に結線されているから、刊行物１発明は、「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」を備えているものの、整流素子のアノードとカソードの接続については、刊行物１発明と、本願補正後発明１とは、同等であると言える。
　また、本願補正後発明１の「前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いること、及び「前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるとの構成は、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」が、「前記Ｎ形のウエルからなる基板領域」に結線され、「第３のＰチャンネルMOSトランジスタP3」が、「前記Ｎ形のウエルからなる基板領域」に結線される際に、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いてＭＯＳ集積回路を作成すると、ＮＭＯＳトランジスタに対して、Ｐ型のウエルを設けることにより、必然的に生じる構成であり、格別なものではない。
　したがって、整流素子としての接続をした、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」の代わりに、ＮＭＯＳトランジスタを用いることにより、刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第１のノード４に接続されており、前記第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と前記前記Ｎ形のウエルからなる基板領域とが結線され、　前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第２のノード５に接続されており、前記第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と前記Ｎ形のウエルからなる基板領域とが結線され」るとの構成に代えて、本願補正後発明１のごとく、「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、　前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるとの構成を備えるようにすることは、当業者が、適宜なしえた程度のことと認められる。
ｃ．相違点３について
　上記の「ａ．相違点１について」で検討したように、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」は、いずれも、ＮＭＯＳトランジスタに適宜置き換えることができるものである。
　そして、刊行物１の第６図に記載されるように、ＰＭＯＳトランジスタは、Ｎ形のウエルからなる基板領域上に形成されるものであるので、ＮＭＯＳトランジスタを用いると、ＮＭＯＳトランジスタは、Ｐ形のウエルからなる基板領域上に形成されるものである。
　ここで、刊行物２には、「低濃度のＰ形拡散領域でなるＰウエル３５内に」「ＮチヤネルＭＯＳトランジスタ３０と、低濃度のＮ形拡散領域でなるＮウエル４５内に」「ＰチヤネルＭＯＳトランジスタ４０とで構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor) 構造を有して」おり、「Ｐウエル３５には、Ｐ+ 拡散領域３４を介して電源電圧ＶSSが印加されるようになされて」おり、「図９に示すように、ソース領域３３とＰ+ 拡散領域３４には」「電源電圧ＶSSが印加されるようになされているため、インバータのスイツチング動作時に電源ＶDDから電源ＶSSに対してスパイク状の貫通電流ｉが流れる」ことが、記載されているので、「Ｐウエル３５」には「電源電圧ＶSSが印加され」、「Ｎウエル４５」には「電源」電圧「ＶDD」が印加されることが示されており、さらに、図６を参照すると、「Ｐウエル３５」と「Ｎウエル４５」とが、隣接していることが、示されている。
　また、刊行物３には、図１に示すように、「昇圧電位発生回路１１はｐＭＯＳトランジスタ４の基板領域にも接続され、この基板領域に昇圧電位Ｖｐｐを供給している。更に、基板バイアス発生回路８はｎＭＯＳトランジスタ５の基板にも接続され、この基板領域に電位Ｖｂｂを供給している。」ことが、記載されている。そして、各「基板領域」は、「ウエル」に対応する。
　さらに、刊行物４には、「半導体チップ１であるＰ-型単結晶シリコン基板Ｐ−Ｓｕｂの主面には、Ｎ型半導体領域からなるウェル領域Ｎ−ＷＥＬＬおよびＰ型半導体領域からなるウェル領域Ｐ−ＷＥＬＬが形成されている。」こと、「ＰＭＯＳ２のソース領域２０ｄおよびＮ+型半導体領域からなるウエルコンタクト２１ｄには、ディジタルモジュール用の電源ＤＶｃｃが供給され、ＮＭＯＳ２のソース領域２０ｃおよびＰ+型半導体領域からなるウエルコンタクト２１ｃには、ディジタルモジュール用の接地電位ＤＧＮＤが供給されている。」ことが、記載されており、さらに、図５を参照すると、「Ｐ型半導体領域からなるウェル領域Ｐ−ＷＥＬＬ」と「Ｎ型半導体領域からなるウェル領域Ｎ−ＷＥＬＬ」とが、隣接していることが、示されている。
　すると、刊行物２ないし４に記載されているように、ＭＯＳ集積回路にＮ形のウエルからなる基板領域とＰ形のウエルからなる基板領域を設ける際に、Ｎ形のウエルからなる基板領域とＰ形のウエルからなる基板領域を隣接して設け、Ｐ形のウエルからなる基板領域には、最も低い電圧を印加し、Ｎ形のウエルからなる基板領域には、Ｐ形のウエルからなる基板領域に印加した最も低い電圧よりも高い電圧を印加することは、周知技術である。
　そして、上記の周知技術である、Ｎ形のウエルからなる基板領域とＰ形のウエルからなる基板領域を隣接して設け、Ｐ形のウエルからなる基板領域には、最も低い電圧を印加し、Ｎ形のウエルからなる基板領域には、Ｐ形のウエルからなる基板領域に印加した最も低い電圧よりも高い電圧を印加するという構成によれば、Ｎ形のウエルからなる基板領域とＰ形のウエルからなる基板領域に供給される電圧の関係から、必然的に、Ｎ形のウエルからなる基板領域とＰ形のウエルからなる基板領域とは、逆バイアス状態になるので、Ｎ形のウエルからなる基板領域とＰ形のウエルからなる基板領域とは、互いに電気的に分離されることになる。
　そこで、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」を、いずれも、ＮＭＯＳトランジスタに置き換えて、刊行物１の第６図に記載のように、ＰＭＯＳトランジスタは、Ｎ形のウエルからなる基板領域上に形成され、また、ＮＭＯＳトランジスタは、Ｐ形のウエルからなる基板領域上に形成されるようにした際に、上記の周知技術を適用して、本願補正後発明１のごとく、「前記p型半導体領域は前記n型半導体領域に隣接し、前記p型半導体領域には前記基準電圧よりも低い基板電圧が印加され、前記ｎ型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記ｎ型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」ているとの構成とすることは、当業者が、適宜なしえた程度のことと認められる。
ｄ．相違点４について
　上記の「ａ．相違点１について」で検討したように、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」は、いずれも、ＮＭＯＳトランジスタに置き換えることができるものである。
　すると、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」を、いずれも、ＮＭＯＳトランジスタに置き換えることにより、刊行物１発明の「前記第２のＰチャンネルMOSトランジスタP2と前記第３のＰチャンネルMOSトランジスタP3の閾値電圧の絶対値が前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層あるいは前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記Ｎ形のウエルからなる基板領域との接合が導通する電圧VFよりも小さい」ことに換えて、本願補正後発明１のごとく、「前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている」ようになすことは、当業者が、適宜設定できた程度のことと認められる。
ｅ．相違点５について
　刊行物１の「この回路においては、上記トランジスタP2，P3の相互接続点８の電位、つまり基板領域の電位Vsは、VaあるいはVbの高い方の電位よりもトランジスタP2あるいはP3の閾値電圧だけ低くな」（第５頁右上欄第６〜１０行）るという記載によると、「上記トランジスタP2，P3」は、「基板領域の電位Vs」を、「VaあるいはVbの高い方の電位よりもトランジスタP2あるいはP3の閾値電圧だけ低くな」るようにクランプするものであるから、刊行物１発明の「MOS集積回路に形成されたMOS型スイッチ回路」は、クランプ回路を有している。
　したがって、刊行物１発明の「MOS集積回路に形成されたMOS型スイッチ回路」は、本願補正後発明１の「クランプ回路」と、実質的に相違しているものとは、認められない。
　
　よって、補正後の請求項１に係る発明は、その出願前に国内において頒布された上記刊行物１ないし４に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
３−３　独立特許要件についてのむすび
  以上のとおり、補正後の請求項１に係る発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるので、補正後の他の請求項に係る発明についての検討をするまでもなく、本件補正は、特許法第１７条の２第５項において準用する特許法第１２６条第４項の規定に適合しない。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下されるべきものである。 
　
４　まとめ
　よって、本件補正は、上記の「第２　２−３」及び「第２　３−３」に記載の理由により、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
　
第３　本願発明について
　平成１８年１月５日付けの手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成１７年８月４日付け手続補正書の特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであり、このうち、本願の請求項１に係る発明は、以下のとおりのものである。
「【請求項１】
　ｎ型半導体領域の一主面に形成された第１及び第２のｐ型拡散領域と、前記第１のｐ型拡散領域と前記第２のｐ型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むＰＭＯＳトランジスタと、
　ｐ型半導体領域の一主面に形成された第１及び第２のｎ型拡散領域と、前記第１のｎ型拡散領域と前記第２のｎ型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第１のＮＭＯＳトランジスタと、
　ｐ型半導体領域の一主面に形成された第３及び第４のｎ型拡散領域と、前記第３のｎ型拡散領域と前記第４のｎ型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第２のＮＭＯＳトランジスタと、
　前記第１のｐ型拡散領域に電気的に接続され、基準電圧よりも高い第１の電圧が供給される第１の配線と、
　前記第２のｐ型拡散領域に電気的に接続され、前記第１の電圧よりも低く基準電圧よりも高い第２の電圧が供給される第２の配線とを有し、
　前記第１のｐ型拡散領域と前記第１のｎ型拡散領域と前記第１のＮＭＯＳトランジスタのゲート電極とが電気的に接続され、前記第２のｎ型拡散領域と前記ｎ型半導体領域とが電気的に接続されており、
　前記第２のｐ型拡散領域と前記第３のｎ型拡散領域と前記第２のＮＭＯＳトランジスタのゲート電極とが電気的に接続され、前記第４のｎ型拡散領域と前記ｎ型半導体領域とが電気的に接続されており、
　前記ｐ型半導体領域は前記ｎ型半導体領域に隣接し、前記ｐ型半導体領域には基準電圧よりも低い基板電圧が印加されており、
　前記第１及び第２のＮＭＯＳトランジスタのしきい値電圧が前記ｎ型半導体領域と前記第１及び第２のｐ型拡散領域との間の順方向導通電圧よりも低く設定されているクランプ回路。」
　
１　引用刊行物記載の発明
　原査定の拒絶の理由に引用された刊行物１に記載された事項及び刊行物１に記載された発明は、上記の「第２　３−１（１）」に記載したとおりである。
　また、上記の「第２　３−１（２）ないし（４）」の刊行物２ないし４は、それぞれ、後記の周知文献１ないし３とする。
　
２　対比・判断
（１）本願の請求項１に係る発明について
（ａ）本願の請求項１に係る発明（以下、「本願発明１」という。）と刊行物１発明とを対比すると、刊行物１発明の「Ｎ形のウエルからなる基板領域」、「ソース又はドレインとしての第１のＰ＋型の拡散層とドレイン又はソースとしての第２のＰ＋型の拡散層」、「ゲート酸化膜」、「ＰチャンネルMOSトランジスタP1」は、それぞれ、本願発明１の「n型半導体領域」、「第1及び第2のp型拡散領域」、「絶縁膜」、「PMOSトランジスタ」に相当するので、刊行物１発明の「Ｎ形のウエルからなる基板領域上に形成したソース又はドレインとしての第１のＰ＋型の拡散層とドレイン又はソースとしての第２のＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第１のＰチャンネルMOSトランジスタP1」は、本願発明１の「n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタ」に相当する。
（ｂ）刊行物１発明の「基板領域」、「拡散層」、「第２の」「MOSトランジスタP2」、「第３の」「MOSトランジスタP3」は、それぞれ、本願発明１の「半導体領域」、「拡散領域」、「第1の」「MOSトランジスタ」、「第2の」「MOSトランジスタ」に相当する。
（ｃ）刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層に接続され、第１のノード４の電位Vaが与えられる第１のノード４」において、「第１のノード４の電位Va」、「第１のノード４」は、それぞれ、本願発明１の「基準電圧よりも高い第1の電圧」、「第1の配線」の一部に相当するので、刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層に接続され、第１のノード４の電位Vaが与えられる第１のノード４」は、本願発明１の「前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線」に相当する。
（ｄ）刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層に接続され、第２のノード５の電位Vbが与えられる第２のノード５」において、「第２のノード５の電位Vb」は、刊行物１の第５図の記載を参照すると、「第１のノード４の電位Va」よりも低い場合もあることが理解できるので、本願発明１の「前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧」に相当し、「第２のノード５」は、本願発明１の「第２の配線」の一部に相当するので、刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層に接続され、第２のノード５の電位Vbが与えられる第２のノード５」は、本願発明１の「前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線」に相当する。
（ｅ）刊行物１発明の「閾値電圧の絶対値」、「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層あるいは前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記Ｎ形のウエルからなる基板領域との接合が導通する電圧VF」、「小さいこと」は、それぞれ、本願発明１の「しきい値電圧」、「前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧」、「低く設定されている」ことに相当する。
　したがって、本願発明１と刊行物１発明とは、
「n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタと、
半導体領域の一主面に形成された第1及び第2の拡散領域と、前記第1の拡散領域と前記第2の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のMOSトランジスタと、
半導体領域の一主面に形成された第3及び第4の拡散領域と、前記第3の拡散領域と前記第4の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のMOSトランジスタと、
　前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線と、
　前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線とを有し、
　前記第1及び第2のMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている回路。」である点で一致し、
本願発明１は、「p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、　p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタ」を有するのに対して、刊行物１発明は、「前記Ｎ形のウエルからなる基板領域上に形成したソースとしてのＰ＋型の拡散層とドレインとしてのＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第２のＰチャンネルMOSトランジスタP2と、　前記Ｎ形のウエルからなる基板領域上に形成したソースとしてのＰ＋型の拡散層とドレインとしてのＰ＋型の拡散層とゲート酸化膜とゲート電極とを含む第３のＰチャンネルMOSトランジスタP3」を有する点（以下、「相違点６」という。）、
本願発明１は、「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、　前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるのに対して、刊行物１発明は、「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第１のノード４に接続されており、前記第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と前記Ｎ形のウエルからなる基板領域とが結線され、　前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第２のノード５に接続されており、　前記第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と前記前記Ｎ形のウエルからなる基板領域とが結線され」ている点（以下、「相違点７」という。）、
本願発明１は、「前記ｐ型半導体領域は前記ｎ型半導体領域に隣接し、前記ｐ型半導体領域には基準電圧よりも低い基板電圧が印加されて」いるとの構成を有するのに対して、刊行物１発明は、このような構成を有していない点（以下、「相違点８」という。）、
本願発明１は、「前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている」のに対して、刊行物１発明は、「前記第２のＰチャンネルMOSトランジスタP2と前記第３のＰチャンネルMOSトランジスタP3の閾値電圧の絶対値が前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層あるいは前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記Ｎ形のウエルからなる基板領域との接合が導通する電圧VFよりも小さい」点（以下、「相違点９」という。）、
本願発明１は、「クランプ回路」であるのに対して、刊行物１発明は、「MOS集積回路に形成されたMOS型スイッチ回路」である点（以下、「相違点１０」という。）、
で相違している。
　そこで、上記相違点６ないし１０について検討する。
ｆ．相違点６について
　ＭＯＳトランジスタを用いた電子回路においては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、適宜置き換え可能であることは、電子回路の技術分野の技術常識であり、また、刊行物１にも、「なお、上記実施例はＰチャンネルトランジスタを用いたが、Ｎチャンネルトランジスタを用いる場合には」（第５頁左上欄第６〜８行）」と、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いることができることが、示されている。
　また、ＭＯＳ集積回路においては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を用いる際に、後記の周知文献１の図６、あるいは、後記の周知文献３の図５等に記載されているＣＭＯＳ集積回路の技術に代表されるように、ＰＭＯＳトランジスタは、ｎ型のウエルからなるｎ型半導体領域に形成し、また、ＮＭＯＳトランジスタは、ｐ型のウエルからなるｐ型半導体領域に形成することは、半導体技術分野の慣用技術である。
　すると、刊行物１発明の「MOS型スイッチ回路」の「MOSトランジスタ」の「第１のＰチャンネルMOSトランジスタP1」、「第２のＰチャンネルMOSトランジスタP2」及び「第３のＰチャンネルMOSトランジスタP3」の全て又はいずれかを、ＮＭＯＳトランジスタに置き換えることは、当業者が必要に応じて適宜なし得た程度のことである。
　したがって、刊行物１発明の「MOS型スイッチ回路」の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」とを、それぞれＮＭＯＳトランジスタに置き換えることにより、刊行物１発明が、本願発明１のごとく「p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタ」を備えたものとすることは、当業者が容易になしえたことと認められる。
ｇ．相違点７について
　上記の「ｆ．相違点６について」で検討したように、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」は、それぞれ、ＮＭＯＳトランジスタに置き換えることができるものである。
　また、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」は、「第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と」「が結線され」ているので、整流素子（ダイオード）の接続をしたものであり、「第２のＰチャンネルMOSトランジスタP2」の「ソースとしてのＰ＋型の拡散層」が、整流素子のアノードに対応し、「第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と」「が結線され」た部分が、整流素子のカソードに対応している。同様に、刊行物１発明の「第３のＰチャンネルMOSトランジスタP3」は、「第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と」「が結線され」ているので、整流素子（ダイオード）の接続をしたものであり、「第３のＰチャンネルMOSトランジスタP3」の「ソースとしてのＰ＋型の拡散層」が、別の整流素子のアノードに対応し、「第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と」「が結線され」た部分が、別の整流素子のカソードに対応している。　　
　ここで、本願の願書に最初に添付した明細書の記載の「【００３３】このクランプ回路１は、接続用トランジスタ１０と、整流素子２１、２２を有しており、接続用トランジスタ１０は、前記ｐチャネルＭＯＳＦＥＴで構成され、整流素子２１、２２は、前記ダイオード接続のｎチャネルＭＯＳＦＥＴで構成されている。」及び「【００３５】各整流素子２１、２２のアノード側(拡散層２５1側)は、外部電圧ライン３１と昇電圧ライン３２にそれぞれ接続され、カソード側(拡散層２５2側)は、金属薄膜配線３３と、Ｎ型バックゲート領域１３内に形成されたオーミック拡散層１５を介して、Ｎ型バックゲート領域１３に接続されている。」を参照すると、本願発明１の「前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され」ていること及び、「前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され」ていることは、それぞれ、「第1のNMOSトランジスタ」と「第2のNMOSトランジスタ」とが、「整流素子２１、２２」として、「ダイオード接続」になっていることを意味しており、本願発明１の「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いることは、本願明細書【００３５】の「整流素子２１」「のアノード側(拡散層２５1側)は、外部電圧ライン３１」に「接続され、カソード側(拡散層２５2側)は、」「Ｎ型バックゲート領域１３に接続されている。」ことを意味しており、さらに、本願発明１の「前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いることは、本願明細書【００３５】の「整流素子」「２２のアノード側(拡散層２５1側)は、」「昇電圧ライン３２に」「接続され、カソード側(拡散層２５2側)は、」「Ｎ型バックゲート領域１３に接続されている。」ことを意味している。
　ところで、刊行物１発明では、上記したように、「第２のＰチャンネルMOSトランジスタP2」の「ソースとしてのＰ＋型の拡散層」が、整流素子のアノードに対応し、「第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と」「が結線され」た部分が、整流素子のカソードに対応しており、また、「第３のＰチャンネルMOSトランジスタP3」の「ソースとしてのＰ＋型の拡散層」が、別の整流素子のアノードに対応し、「第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と」「が結線され」た部分が、別の整流素子のカソードに対応しているので、整流素子のアノードに対応する、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」の「ソースとしてのＰ＋型の拡散層」が、「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層と」「結線されて前記第１のノード４に接続されており」、整流素子のカソードに対応する、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と」「が結線され」た部分が、「前記Ｎ形のウエルからなる基板領域」に結線されており、別の整流素子のアノードに対応する、刊行物１発明の「第３のＰチャンネルMOSトランジスタP3」の「ソースとしてのＰ＋型の拡散層」が、「前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層と」「結線されて前記第２のノード５に接続されており」、別の整流素子のカソードに対応する、刊行物１発明の「第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と」「が結線され」た部分が、「前記Ｎ形のウエルからなる基板領域」に結線されているから、刊行物１発明は、「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」を備えているものの、整流素子のアノードとカソードの接続については、刊行物１発明と、本願発明１とは、同等であると言える。
　また、本願発明１の「前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いること、及び、「前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるとの構成は、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」が、「前記Ｎ形のウエルからなる基板領域」に結線され、「第３のＰチャンネルMOSトランジスタP3」が、「前記Ｎ形のウエルからなる基板領域」に結線される際に、ＰＭＯＳトランジスタの換わりにＮＭＯＳトランジスタを用いてＭＯＳ集積回路を作成すると、ＮＭＯＳトランジスタに対して、Ｐ型のウエルを設けることにより、必然的に生じる構成であり、格別なものではない。
　したがって、整流素子としての接続をした、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」の換わりに、ＮＭＯＳトランジスタを用いることにより、刊行物１発明の「前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第１のノード４に接続されており、前記第２のＰチャンネルMOSトランジスタP2の前記ドレインとしてのＰ＋型の拡散層と前記第２のＰチャンネルMOSトランジスタP2の前記ゲート電極と前記前記Ｎ形のウエルからなる基板領域とが結線され、　前記第１のＰチャンネルMOSトランジスタP1の前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ソースとしてのＰ＋型の拡散層とが結線されて前記第２のノード５に接続されており、前記第３のＰチャンネルMOSトランジスタP3の前記ドレインとしてのＰ＋型の拡散層と前記第３のＰチャンネルMOSトランジスタP3の前記ゲート電極と前記Ｎ形のウエルからなる基板領域とが結線され」るとの構成に代えて、本願発明１のごとく、「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、　前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるとの構成を備えるようにすることは、当業者が、適宜なしえた程度のことと認められる。
ｈ．相違点８について
　上記の「ｆ．相違点６について」で検討したように、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」は、いずれも、ＮＭＯＳトランジスタに置き換えることができるものである。
　そして、刊行物１の第６図に記載のように、ＰＭＯＳトランジスタは、Ｎ形のウエルからなる基板領域上に形成されるものであるとともに、ＮＭＯＳトランジスタを用いると、ＮＭＯＳトランジスタは、Ｐ形のウエルからなる基板領域上に形成されるものである。
　また、ＭＯＳ集積回路にＮ形のウエルからなる基板領域とＰ形のウエルからなる基板領域を設ける際に、Ｎ形のウエルからなる基板領域とＰ形のウエルからなる基板領域を隣接して設け、Ｐ形のウエルからなる基板領域には、最も低い電圧を印加することは、例えば、以下の周知文献１ないし５に記載されているように、周知技術である。
周知文献１．特開平５−１８３１１２号公報（上記の「第２　３−１（２）」の刊行物２の記載事項を参照；図６、図９、及び、【０００４】、【０００７】、【００１０】段落参照）、
周知文献２．特開平６−１７７３３５号公報（上記の「第２　３−１（３）」の刊行物３の記載事項を参照；図１、図２、図５、及び、【０００３】、【００１３】、【００１４】段落参照）、
周知文献３．国際公開第９６／０６４６０号パンフレット（上記の「第２　３−１（４）」の刊行物４の記載事項を参照；図５、及び、第９頁第２０行〜第１０頁第２９行を参照）、
周知文献４．特開平６−１６３８２３号公報の図１及び「【００１８】Ｐ型シリコン基板１０中には、第１のＮ型ウェル領域１２及び第２のＮ型ウェル領域１４がそれぞれ離隔して形成されている。第１のＮ型ウェル領域１２中にはアナログ回路が形成され、第２のＮ型ウェル領域１４中にはデジタル回路が形成される。上記第１のＮ型ウェル領域１２中にはＰ型ウェル領域１６が形成され、上記第２のＮ型ウェル領域１４中にはＰ型ウェル領域１８が形成され、デジタル回路部とアナログ回路部の双方でＣＭＯＳ型の回路を構成することが可能になっている。」こと、「【００２０】更に、Ｎ型ウェル領域１２，１４中にはそれぞれ、これらウェル領域１２，１４より不純濃度が高いＮ型高濃度半導体領域２４-1〜２４-4が形成される。これらの領域２４-1〜２４-4は、ウェル領域１２，１４にそれぞれバイアス電位を与えるための領域である。同様に、Ｐ型ウェル領域１６，１８中にも、バイアス電位を与えるためのＰ型高濃度半導体領域２６-1，２６-2が形成される。」こと、「【００２１】・・・導電層３２-2，３２-3は、配線４０Ａを介して第１の接地端子ＧＮＤ１に接続され、導電層３２-4，３２-6，３２-7は、配線４２Ａを介して第１の電源端子Ｖcc１に接続される。導電層３２-8は、配線４０Ｂを介して第２の接地端子ＧＮＤ２に接続される。導電層３２-9，３２-11 ，３２-12 には、配線４２Ｂを介して第２の電源端子Ｖcc２に接続され、導電層３２-13 ，３２-14 には、配線４０Ｃを介して第３の接地端子ＧＮＤ３に接続される。」ことが、記載されている。
周知文献５．特開平６−１６９０６３号公報には、図１及び、従来の技術として、「【０００４】・・・図６はＭＯＳ半導体素子の断面構造を入力回路を例として示した図・・・である。」こと、「【０００５】図６に示すようにＰ基盤上にＣＭＯＳ半導体回路を形成する」ことが、記載されており、また、図６には、ＮＭＯＳトランジスタが形成されているＰ−基盤が、ＧＮＤと入力用グラウンドへ接続されており、ＰＭＯＳトランジスタが形成されているＮウェルは、入力用電源へ接続されていることが、示されている。
　そこで、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」を、いずれも、ＮＭＯＳトランジスタに置き換えて、刊行物１の第６図に記載のように、ＰＭＯＳトランジスタは、Ｎ形のウエルからなる基板領域上に形成され、また、ＮＭＯＳトランジスタは、Ｐ形のウエルからなる基板領域上に形成されようにした際に、上記の周知技術を適用することにより、刊行物１発明が、本願発明１のごとく、「前記ｐ型半導体領域は前記ｎ型半導体領域に隣接し、前記ｐ型半導体領域には基準電圧よりも低い基板電圧が印加されて」いるとの構成を備えるようにすることは、当業者が、適宜なしえた程度のことと認められる。
ｉ．相違点９について
　上記の「ｆ．相違点６について」で検討したように、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」は、いずれも、ＮＭＯＳトランジスタに置き換えることができるものである。
　すると、刊行物１発明の「第２のＰチャンネルMOSトランジスタP2」と「第３のＰチャンネルMOSトランジスタP3」を、いずれも、ＮＭＯＳトランジスタに置き換えることにより、刊行物１発明の「前記第２のＰチャンネルMOSトランジスタP2と前記第３のＰチャンネルMOSトランジスタP3の閾値電圧の絶対値が前記第１のＰチャンネルMOSトランジスタP1の前記ソース又はドレインとしての第１のＰ＋型の拡散層あるいは前記ドレイン又はソースとしての第２のＰ＋型の拡散層と前記Ｎ形のウエルからなる基板領域との接合が導通する電圧VFよりも小さい」ことに代えて、刊行物１発明が、本願発明１のごとく、「前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている」ようになすことは、当業者が、適宜設定できた程度のことと認められる。
ｊ．相違点１０について
　刊行物１の「この回路においては、上記トランジスタP2，P3の相互接続点８の電位、つまり基板領域の電位Vsは、VaあるいはVbの高い方の電位よりもトランジスタP2あるいはP3の閾値電圧だけ低くな」（第５頁右上欄第６〜１０行）るという記載によると、「上記トランジスタP2，P3」は、「基板領域の電位Vs」を、「VaあるいはVbの高い方の電位よりもトランジスタP2あるいはP3の閾値電圧だけ低くな」るようにクランプするものであるから、刊行物１発明の「MOS集積回路に形成されたMOS型スイッチ回路」は、クランプ回路を有している。
　したがって、刊行物１発明の「MOS集積回路に形成されたMOS型スイッチ回路」は、本願発明１の「クランプ回路」と、実質的に相違しているものとは、認められない。
　
　よって、本願の請求項１に係る発明は、その出願前に国内において頒布された上記刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　　
第４　むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。