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　平成　９年特許願第　５１９６５号「半導体装置の製造方法」拒絶査定不服審判事件〔平成１０年　９月２５日出願公開、特開平１０−２５６３９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続きの経緯
　本願は、平成９年３月６日の出願であって、平成１７年１月２８日に拒絶査定がなされ、これに対して、同年３月１０日に拒絶査定に対する審判請求がなされるとともに、同年４月６日付けで手続補正がなされたものである。
　そして、その後当審において、平成１８年６月２日付けで審尋がなされ、同年８月１０日に回答書が提出され、さらに、平成１９年９月１８日付けで拒絶理由が通知され、同年１１月２６日に意見書及び手続補正書が提出されている。
　
第２．本願発明
　本願請求項１ないし３に係る発明は、平成１９年１１月２６日付け手続補正書により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１ないし３に記載されたとおりのものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
「【請求項１】
　ポリシリコンとシリサイドの積層で形成されたゲート構造を有するＭＯＳトランジスタと、ポリシリコンで形成されたゲート構造を有するＭＯＳトランジスタとを、同一基板上に同時に形成する半導体装置の製造方法であって、
　複数のＭＯＳトランジスタ領域上にポリシリコンのゲート電極と該ゲート電極の側壁を覆うシリコン酸化膜のサイドスペーサとを有し、少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、
　前記露出したシリコン表面を覆って、前記半導体基板全面上にＴｉＮ膜を形成する工程と、
　前記シリコン基板上のＴｉＮ膜のうち一部を選択的に除去して、一部のＭＯＳトランジスタ領域を露出すると共に、少なくとも他のＭＯＳトランジスタ領域を含む領域において前記シリコン表面の他の部分を覆うＴｉＮ膜パターンのマスクを形成する工程と、
　前記ＴｉＮ膜パターンのマスクを覆って、前記半導体基板上にＴｉ膜を形成する工程と、
　熱処理を行なって、前記ＴｉＮ膜パターンのマスクで覆われていない、前記ＭＯＳトランジスタ領域のシリコン表面とその上のＴｉ膜との間、および前記ゲート電極のポリシリコン表面とその上のＴｉ膜との間とで同時にシリサイド反応を生じさせると共に、前記ＴｉＮ膜パターンのマスクで覆われたシリコン表面ではシリサイド反応を生じさせない工程と、
　未反応のＴｉ膜およびその下のＴｉＮ膜パターンのマスクを同一のエッチャントで同時に除去する工程と
を含む半導体装置の製造方法。」
　
第３．当審の拒絶理由
　当審において平成１９年９月１８日付けで通知した拒絶の理由の概要は、以下のとおりである。
　
　本件出願の各請求項に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　
　　　　　　　　　　　　　　　　記　　
　
１．特開平１−２５９５６０号公報
２．特開平３−２４８５３６号公報
３．特開平８−２４１９９０号公報
４．特開平７−１０６５６６号公報
５．特開平７−１１５１９６号公報
６．特開平５−００３１７３号公報
７．特開平９−０２３００３号公報
８．特開平２−００１９４４号公報
９．特開平８−２７９５６５号公報
１０．特開平４−２２９６４９号公報
　
第４．上記拒絶理由で引用した刊行物に記載の発明
（１）特開平１−２５９５６０号公報
　本願出願前に日本国内において頒布された特開平１−２５９５６０号公報（以下、「刊行物１」という。）には、「半導体集積回路装置」（発明の名称）に関して、第１図、第２図及び第７図とともに以下の事項が記載されている。
「第１図は一実施例を表わす。
　１はＰ型シリコン基板、２はフィールド酸化膜である。フィールド酸化膜２で囲まれた図の右側領域には入出力保護回路部が形成され、左側領域には内部回路部が形成されている。
　入出力保護回路部ではＮ＋拡散層６によるソース・ドレイン領域が形成され、この拡散層６はＬＤＤ構造になっていない。チャネル領域上にはゲート酸化膜３を介してポリシリコン層によるゲート電極４が形成されている。
　内部回路部においては、ソース・ドレイン領域の拡散層はＮ＋拡散層９とそれよりチャネル領域側に設けられたＮ−拡散層７とからなるＬＤＤ構造となっている。チャネル領域上にはゲート酸化膜３を介してポリシリコン層にてなるゲート電極４が形成されている。
　また、内部回路部においては、拡散層９とポリシリコンゲート電極４の表面部分にチタンシリサイド層１１が形成されている。
　８はＬＤＤ構造を形成するときに使用された酸化膜の側壁である。」（第２頁左上欄第１５行ないし右上欄第１５行）
「第２図はその一例を表わしたものであり、拡散層の不純物濃度を保護回路部で高く、内部回路部で低くすることにより、内部回路部のみにシリサイド層を形成する方法である。
（Ａ）（１００）面をもつＰ型シリコン基板１上に、周知の選択酸化法によって素子分離用フィールド酸化膜２を形成する。シリコン基板１を再び熱酸化してゲート酸化膜３を成長させ、その上にポリシリコン層４をＣＶＤ法によって堆積させる。そして、写真製版とエッチング工程を経てポリシリコン層４及びゲート酸化膜３のパターン化を行なう。
　保護回路部のソース・ドレイン領域６を形成するために、内部回路部をフォトレジスト５で被い、砒素やリンなどのＮ型不純物を自己整合的に注入する。・・・
（Ｂ）次に、内部回路部のソース・ドレイン領域７を形成するために、写真製版により保護回路部をフォトレジスト５で被う。
　内部回路部はＬＤＤ構造とするために、最初のＮ型不純物を低ドーズ量で注入する。不純物としてはリンを使用する。これにより低濃度の拡散層７が形成される。
（Ｃ）フォトレジスト５を除去した後、側壁８を形成するためにＣＶＤ酸化膜を堆積し、異方性エッチングを行ない、側壁８を形成する。
（Ｄ）再び、保護回路部をフォトレジスト５で被い、側壁８をスペーサとして自己整合的に内部回路部にＮ型不純物（例えば砒素）を高濃度で注入して拡散層９を形成する。」（第２頁右上欄第１８行ないし右下欄第１１行）
「第７図は一実施例を製造するさらに他の方法を表わしている。
（Ａ）第２図と同様にして、保護回路部と内部回路部にそれぞれＭＯＳトランジスタを形成する。この場合も保護回路部の拡散層６の不純物濃度は内部回路部の拡散層９の不純物濃度と同程度とし、シリサイド化できる濃度としておく。
　全面にＣＶＤ酸化膜１２を堆積し、写真製版によって保護回路部を被うレジスト５を形成する。
（Ｂ）レジスト５をマスクにして内部回路部の酸化膜１２をエッチングにより除去する。その後、レジスト５も除去する。
　次に、全面にスパッタリング法によりチタン膜１０を形成する。そして、アニールを行なうことにより、内部回路部のみにシリサイド層を形成する。保護回路部は酸化膜１２で被われているため、シリサイド層は形成されない。
　未反応のチタン膜１０を除去すれば第１図の半導体集積回路装置が得られる。
　実施例では内部回路部はＬＤＤ構造をもち、かつ、チタンシリサイド層が形成されているので、高信頼性と高速性を得ることができる。そして、保護回路部ではシリサイド層が形成されておらず、また、ＬＤＤ構造も形成されていないので、サージ耐圧が高い。」（第３頁左下欄第３行ないし右下欄第７行）
　
　ここで、刊行物１には、「半導体集積回路装置」の「製造方法」が実質的に記載されており、保護回路部と内部回路部にそれぞれＭＯＳトランジスタを「同時に」形成していることは明らかである。
　そして、刊行物１の第２図（Ａ）ないし（Ｄ）、第７図（Ａ）及び（Ｂ）、第１図をその説明とともに順に参照すると、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
「ポリシリコンゲート電極４の表面部分にチタンシリサイド層１１が形成されたＭＯＳトランジスタと、ポリシリコン層によるゲート電極４が形成されたＭＯＳトランジスタとを、同一シリコン基板上に同時に形成する半導体集積回路装置の製造方法であって、
　シリコン基板１の保護回路部と内部回路部に、それぞれポリシリコン層によるゲート電極４と、ＣＶＤ酸化膜を堆積し異方性エッチングを行って形成した側壁８とを有するＭＯＳトランジスタを形成する工程と、
　全面にＣＶＤ酸化膜１２を堆積する工程と、
　内部回路部の酸化膜１２をエッチングにより除去する工程と、
　全面にスパッタリング法によりチタン膜１０を形成する工程と、
　アニールを行なうことにより、内部回路部の拡散層９とポリシリコンゲート電極４の表面部分にチタンシリサイド層１１を形成し、酸化膜１２で被われた保護回路部ではシリサイド層を形成しない工程と、
　未反応のチタン膜１０を除去する工程と
を含む半導体集積回路装置の製造方法。」
　
（２）特開平３−２４８５３６号公報
　本願出願前に日本国内において頒布された特開平３−２４８５３６号公報（以下、「刊行物２」という。）には、「半導体装置の製造方法」（発明の名称）に関して、第１図とともに以下の事項が記載されている。
「第１図（２）に示す窒化チタニウム［ＴｉＮ］膜（被膜）１０６を前記フィールド酸化膜１０２，前記ゲート酸化膜１０３および前記ゲート電極１０５の各表面に形成する。ＴｉＮ膜１０６の形成にはスパッタ法等を用いる。
　次いで、第１図（３）に示す如く、反応性イオンエッチング法等の異方性エッチング技術により、前記ゲート電極１０５の両側壁を被覆するＴｉＮ膜１０６を残して、他のＴｉＮ膜１０６を除去する。そして側壁膜１０７（１０６），１０７（１０６）を形成する。・・・
　次に、第１図（４）に示すチタニウム［Ｔｉ］膜（第１導電性膜）１１１を、前記各フィールド酸化膜１０２，１０２の各表面，前記ゲート電極１０５の表面，前記各側壁膜１０７の表面，前記ソース領域１０８の表面および前記ドレイン領域１０９の表面に形成する。・・・
　次いで、第１アニール処理を行う。第１アニール処理条件は、窒素雰囲気中で温度が６００℃乃至７００℃である。この第１アニール処理によって、前記Ｔｉ膜１１１を形成するチタニウム［Ｔｉ］原子が前記ゲート電極１０５の表層，前記ソース領域１０８の表層および前記ドレイン領域１０９の表層に拡散して、ゲート電極１０５，ソース領域１０８およびドレイン領域１０９の各シリコン［Ｓｉ］原子と反応する。そして、第１図（５）に示すチタンシリサイド膜（第２導電性膜）１１２ａ，１１２ｂ，１１２ｃをゲート電極１０５の表層，ソース領域１０８の表層およびドレイン領域１０９の表層の各々に形成する。・・・
　次にチタンシリサイド化した前記Ｔｉ膜１１１を除く残りのＴｉ膜１１１とＴｉＮ化したＴｉ膜１１１と前記側壁膜１０７とを前記チタンシリサイド膜１１２ａ乃至１１２ｃに対して選択的にエツチングして除去する。このエッチングには、アンモニア水と過酸化水素水との混合液を用いる。」（第４頁左下欄第８行〜第５頁右上欄第３行）
　
（３）特開平８−２４１９９０号公報
　本願出願前に日本国内において頒布された特開平８−２４１９９０号公報（以下、「刊行物３」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１とともに以下の事項が記載されている。
「【００１０】
・・・図１（ａ）に示すように、シリコン基板５の上に熱酸化法によりゲート酸化膜４を形成し、その上に減圧ＣＶＤ法により多結晶シリコン膜３を形成する。さらに、その上にスパッタ法によりチタン膜（高融点金属膜）２、チタン窒化膜（非シリサイド金属膜）１を堆積させる。
【００１１】そして、図１（ｂ）に示すように、それらの４層を通常の方法でパターニングし、ゲート電極を形成する。・・・残存ＣＶＤ酸化膜７からなるサイドウォール７’をゲート電極側壁に形成する。・・・
【００１２】その後、全面に図１（ｅ）に示すように、チタン膜９をスパッタ法により堆積させた後、６００℃前後の温度で、例えばＡｒガス中でアニールする。この第１のアニールにより、チタン膜２及びチタン膜９は、多結晶シリコン膜３及びソース・ドレイン領域のシリコン基板５とそれぞれ反応し、チタンシリサイド層が形成される。なお、多結晶シリコン膜３とチタン膜２が反応して高融点金属ポリサイドが形成され、単結晶のシリコン基板５とチタン膜９が反応して高融点金属シリサイドが形成される。
【００１３】一方、サイドウォール７’表面とゲート電極のチタン窒化膜１表面のチタン膜９は未反応のまま残る。その後、サイドウォール７’表面とチタン窒化膜１表面の未反応チタン膜９とチタン窒化膜１を、例えばＮＨ4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ（１：１：４）溶液で図１（ｆ）に示すように除去した後、第１のアニール温度より高い８００℃以上の温度でＡｒガス中でアニールする。この第２のアニールにより、低抵抗で安定なチタンシリサイド層１０が形成される。」
　
（４）特開平７−１０６５６６号公報
　本願出願前に日本国内において頒布された特開平７−１０６５６６号公報（以下、「刊行物４」という。）には、「半導体装置の製造方法」（発明の名称）に関して、図１１ないし図１６とともに以下の事項が記載されている。
「【００２５】半導体装置の製造工程を、図１１〜図１６に従って説明する。図１１に示すように、単結晶シリコン基板１６にフィールド酸化膜１７及びゲート酸化膜１８をそれぞれ熱酸化により形成し、ゲート酸化膜１８上に多結晶シリコン（通常リンドープ）のゲート電極１９を形成する。この後、熱酸化によりゲート電極１９の表面に薄い酸化膜２０を形成し、後工程のイオン注入時の保護膜とする。
【００２６】そして、図１２に示すように、シリコン酸化膜と選択除去が可能な絶縁膜（例えば、酸化チタン膜）２１を全面に形成し、フィールド酸化膜１７のエッジ部を含むフィールド酸化膜１７上にホトレジスト２２（エッチングマスク）をパターニングする。尚、絶縁膜（例えば、酸化チタン膜）２１の代わりに、導電膜（例えば、窒化チタン膜）を用いてもよい。
【００２７】引き続き、図１３に示すように、異方性エッチングによりゲート電極１９の側壁とフィールド酸化膜１７及びそのエッジ部を覆うように絶縁膜２１を残す。又、ソース・ドレイン領域上のゲート酸化膜１８を除去する。さらに、高融点金属（例えば、Ｔｉ）２３を全面に形成する。・・・
【００２８】そして、図１４に示すように、いわゆるサリサイド法によりシリコン上（ゲート領域、ソース・ドレイン領域）のみシリサイド化してシリサイドゲート電極２４，シリサイドソース領域２５，シリサイドドレイン領域２６を形成する。その後、・・・未反応部の高融点金属あるいはその化合物を選択除去する。
【００２９】このサリサイド工程において、図１５に示すように、ゲート電極１９の側壁及びフィールド酸化膜１７上の絶縁膜（酸化チタン）２１も選択的に除去される（酸化チタン、窒化チタンはＨ2 ＳＯ4 とＨ2 Ｏ2 との混合液で除去可能）。この時、シリサイドへのダメージなしで除去可能であり、ゲート電極１９の側壁下には酸化膜１８が残るため次の低濃度不純物のイオン注入工程にそのままマスクとして適用可能である。」
　
（５）特開平７−１１５１９６号公報
　本願出願前に日本国内において頒布された特開平７−１１５１９６号公報　（以下、「刊行物５」という。）には、「半導体装置及びその製造方法」（発明の名称）に関して、図６ないし図１２とともに以下の事項が記載されている。
「【００１５】・・・ゲート構造１１、１２は、ゲート酸化膜６の上に形成され、ポリシリコン膜（ポリシリコンゲート）７、ＴｉＮ膜８及びＷ膜９からなるゲート電極とこれを被覆するＣＶＤＳｉＯ2 膜１０の絶縁膜から構成される。・・・
【００１７】次いで、例えば、スパッタリングなどによりチタン（Ｔｉ）を半導体基板１表面に１１ｎｍ厚程度堆積することによってＴｉ層１８を形成する（図１１）。その後、ＲＴＡで半導体基板１を加熱して、ソース／ドレイン領域１６、１７上のチタンのみシリコンと反応させてＴｉＳｉ2 膜１９を形成する。この後、側壁絶縁膜１５などの絶縁膜上に残っている未反応のチタンを酸などで溶解する（図１２）。・・・ゲート電極を構成するＷ膜は、半導体基板の拡散領域上のＴｉ層がシリサイド化してもバリア層であるＴｉＮ膜の存在によって変化しないので、ゲート電極のシート抵抗を所望の値に低くすることが可能になる。」
　
（６）特開平５−３１７３号公報
　本願出願前に日本国内において頒布された特開平５−３１７３号公報（以下、「刊行物６」という。）には、「半導体集積回路装置およびその製造方法」（発明の名称）に関して、図８ないし図１０とともに以下の事項が記載されている。
「【００６０】まず、Ｐ型シリコン基板３０１表面に、選択酸化法によるフィールド酸化膜３０２が形成される。・・・フィールド酸化膜３０２の形成により、バッファー回路領域３２１，内部回路領域３２２が同時に形成される。・・・
【００６１】次に、フォトレジスト膜３３１をマスクに用いて、タングステンシリサイド膜３０５，多結晶シリコン膜３０４が順次エッチングされる。これにより、第１，第２のＭＯＳＦＥＴのポリサイド構造のゲート電極３０６ａ，３０６ｂが形成される。・・・シリコン酸化膜３０８が、ＣＶＤ法により、堆積される〔図９（Ｂ）〕。
【００６２】次に、シリコン酸化膜３０８がエッチバックされ、シリコン酸化膜からなるスペーサ３０９がゲート電極３０６ａ，３０６ｂの側面に形成される。全面に膜厚３０ｎｍ程度のシリコン酸化膜３１０が、ＣＶＤ法により堆積される。・・・〔図９（Ｃ）〕。
【００６３】・・・フォトレジスト膜３３２をマスクにしてシリコン酸化膜３１０がエッチングされ、シリコン酸化膜３１０ａが形成される〔図９（Ｄ）〕。
【００６４】次に、フォトレジスト膜３３２が除去され、全面に膜厚約１００ｎｍのチタン膜３１１がスパッタ法により堆積される〔図１０（Ａ）〕。
【００６５】次に、不活性雰囲気で６００℃−８００℃の熱処理が行なわれ、チタンシリサイド膜３１２ｂが形成される。未反応のチタン膜３１１はエッチング除去される。・・・砒素のイオン注入により、第２のＮチャネルＭＯＳＦＥＴのＮ+ 型ソース・ドレイン拡散層３１３ｂが形成される〔図１０（Ｂ）〕。
【００６６】次に、フォトレジスト膜３３４が除去され、シリコン酸化膜３１０ａがエッチング除去される。ＣＶＤ法により、全面に膜厚１μｍ程度の層間絶縁膜３１４が形成される。層間絶縁膜３１４にはチタンシリサイド膜３１２ｂ，Ｎ+ 型ソース・ドレイン拡散層３１３ａに達するコンタクト孔３１５，３１５ａが形成される〔図８（Ａ），（Ｂ）〕。」
　
第５．対比
　本願発明と刊行物発明について、以下で対比する。
（１）刊行物発明の「ポリシリコンゲート電極４の表面部分にチタンシリサイド層１１が形成されたＭＯＳトランジスタ」、「ポリシリコン層によるゲート電極４が形成されたＭＯＳトランジスタ」は、本願発明の「ポリシリコンとシリサイドの積層で形成されたゲート構造を有するＭＯＳトランジスタ」、「ポリシリコンで形成されたゲート構造を有するＭＯＳトランジスタ」にそれぞれ相当し、また、刊行物発明の「シリコン基板」、「半導体集積回路装置」は、本願発明の「基板」（又は「半導体基板」）、「半導体装置」にそれぞれ相当する。
（２）刊行物発明の「シリコン基板１の保護回路部と内部回路部」は、本願発明の「複数のＭＯＳトランジスタ領域」に相当する。また、シリコン基板に形成した半導体集積回路装置において、「ＣＶＤ酸化膜」とは、「ＣＶＤ法」で形成した「シリコン酸化膜」を意味することは技術常識であるから、刊行物発明の「ＣＶＤ酸化膜」は、本願発明の「シリコン酸化膜」に相当する。そして、刊行物１の第２図（Ｃ）を参照すると、刊行物発明の「ＣＶＤ酸化膜を堆積し異方性エッチングを行って形成した側壁８」は、本願発明の「ゲート電極の側壁を覆うシリコン酸化膜のサイドスペーサ」に相当し、刊行物発明が、「ポリシリコン層によるゲート電極４と、ＣＶＤ酸化膜を堆積し異方性エッチングを行って形成した側壁８とを有するＭＯＳトランジスタ」を形成した段階において、シリコン基板は「少なくとも一部に露出したシリコン表面」を有していることは明らかである。
（３）刊行物発明の「ＣＶＤ酸化膜１２」は、「膜」である点において、本願発明の「ＴｉＮ膜」と対応する。また、刊行物発明の「全面に」「膜１２を堆積する工程」は、本願発明の「前記露出したシリコン表面を覆って、前記半導体基板全面上に」「膜を形成する工程」に相当する。
（４）刊行物１の第７図を参照すると、刊行物発明において「内部回路部の酸化膜１２をエッチングにより除去」した結果として、内部回路部のＭＯＳトランジスタを露出すると共に、保護回路部のＭＯＳトランジスタを覆う酸化膜１２が形成され、保護回路部上に残された「酸化膜１２」は、熱処理の際、シリコン表面を覆うという点において、本願発明の窒化膜パターンの「マスク」に対応する。よって、刊行物発明の「内部回路部の」「膜１２をエッチングにより除去する工程」は、本願発明の「前記シリコン基板上の」「膜のうち一部を選択的に除去して、一部のＭＯＳトランジスタ領域を露出すると共に、少なくとも他のＭＯＳトランジスタ領域を含む領域において前記シリコン表面の他の部分を覆う」「マスクを形成する工程」に相当する。
（５）刊行物発明の「チタン膜１０」は、本願発明の「Ｔｉ膜」に外ならないから、刊行物発明の「全面にスパッタリング法によりチタン膜１０を形成する工程」は、本願発明の「マスクを覆って、前記半導体基板上にＴｉ膜を形成する工程」に相当する。
（６）刊行物発明の「アニール」は本願発明の「熱処理」に相当し、刊行物発明の「内部回路部の拡散層９」「の表面部分」は、本願発明の「マスクで覆われていない、前記ＭＯＳトランジスタ領域のシリコン表面」に相当する。よって、刊行物発明の「アニールを行なうことにより、内部回路部の拡散層９とポリシリコンゲート電極４の表面部分にチタンシリサイド層１１を形成し、」「膜１２で被われた保護回路部ではシリサイド層を形成しない工程」は、本願発明の「熱処理を行なって、」「マスクで覆われていない、前記ＭＯＳトランジスタ領域のシリコン表面とその上のＴｉ膜との間、および前記ゲート電極のポリシリコン表面とその上のＴｉ膜との間とで同時にシリサイド反応を生じさせると共に、」「マスクで覆われたシリコン表面ではシリサイド反応を生じさせない工程」に相当する。
（７）刊行物発明の「未反応のチタン膜１０を除去する工程」は、本願発明の「未反応のＴｉ膜」「を」「除去する工程」に相当することは明らかである。
　
　したがって、本願発明と刊行物発明は、
「ポリシリコンとシリサイドの積層で形成されたゲート構造を有するＭＯＳトランジスタと、ポリシリコンで形成されたゲート構造を有するＭＯＳトランジスタとを、同一基板上に同時に形成する半導体装置の製造方法であって、
　複数のＭＯＳトランジスタ領域上にポリシリコンのゲート電極と該ゲート電極の側壁を覆うシリコン酸化膜のサイドスペーサとを有し、少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、
　前記露出したシリコン表面を覆って、前記半導体基板全面上に膜を形成する工程と、
　前記シリコン基板上の膜のうち一部を選択的に除去して、一部のＭＯＳトランジスタ領域を露出すると共に、少なくとも他のＭＯＳトランジスタ領域を含む領域において前記シリコン表面の他の部分を覆うマスクを形成する工程と、
　前記マスクを覆って、前記半導体基板上にＴｉ膜を形成する工程と、
　熱処理を行なって、前記マスクで覆われていない、前記ＭＯＳトランジスタ領域のシリコン表面とその上のＴｉ膜との間、および前記ゲート電極のポリシリコン表面とその上のＴｉ膜との間とで同時にシリサイド反応を生じさせると共に、前記マスクで覆われたシリコン表面ではシリサイド反応を生じさせない工程と、
　未反応のＴｉ膜を除去する工程と
を含む半導体装置の製造方法。」
であることにおいて一致し、次の２点において相違している。
（相違点１）
　本願発明は、「前記露出したシリコン表面を覆って、前記半導体基板全面上にＴｉＮ膜を形成する工程」と「前記シリコン基板上のＴｉＮ膜のうち一部を選択的に除去して、一部のＭＯＳトランジスタ領域を露出すると共に、少なくとも他のＭＯＳトランジスタ領域を含む領域において前記シリコン表面の他の部分を覆うＴｉＮ膜パターンのマスクを形成する工程」を含み、その後、熱処理を行なってシリサイド反応を生じさせる際に、「ＴｉＮ膜パターンのマスク」を用いているのに対して、刊行物発明は、「全面にＣＶＤ酸化膜１２を堆積する工程」と「内部回路部の酸化膜１２をエッチングにより除去する工程」を含んでおり、その後のアニールを行ないシリサイド層を形成する際に、保護回路部を被う「酸化膜１２」を用いている点。
（相違点２）
　本願発明は、「未反応のＴｉ膜およびその下のＴｉＮ膜パターンのマスクを同一のエッチャントで同時に除去する工程」を含んでいるのに対し、刊行物発明は、「未反応のチタン膜１０を除去する工程」を含むものの、シリサイド反応の際に利用したマスクの除去について明示されていない点。
　
第６．判断
　上記相違点について検討する。
（相違点１について）
（ａ）
　刊行物発明では、アニールを行う際に「酸化膜１２」で保護回路部を被うことにより、チタン膜１０が拡散層９及びポリシリコンゲート電極４に直接接触する内部回路部においては、拡散層９とポリシリコンゲート電極４の表面部分にチタンシリサイド層１１を形成し、酸化膜１２で被われた保護回路部ではシリサイド層を形成しないようにしているから、刊行物発明において、「酸化膜１２」は、シリコン（拡散層又はポリシリコンゲート電極）とチタン膜１０との間に介在することにより両者のシリサイド反応を阻止する機能を有し、アニール時にシリサイド反応を生じさせる部分と生じさせない部分とを区別するマスクとして、使用されていることは明らかである。
（ｂ）
　ここで、刊行物２には、ポリシリコンゲート電極１０５の両側壁を被覆するＴｉＮ膜１０６を形成し、その後Ｔｉ膜１１１を形成して第１アニール処理を行うと、ゲート電極１０５の表層、ソース領域１０８の表層およびドレイン領域１０９の表層の各々にチタンシリサイド膜１１２ａ，１１２ｂ，１１２ｃが形成されること、即ち、ゲート電極１０５の側面にはシリサイド膜が形成されないことが開示されている。また、刊行物３には、ゲート電極上の保護膜としてチタン窒化膜１を形成し、その後、チタン膜９の堆積、アニールによるシリサイド層形成を行うと、ゲート電極のチタン窒化膜１表面のチタン膜９は未反応のまま残ることが記載され、刊行物４には、窒化チタン膜をシリコン酸化膜と選択除去が可能な膜２１として用い、シリサイド化を行わない部分（ゲート電極１９の側壁とフィールド酸化膜１７及びそのエッジ部）を覆うようにし、その後全面に高融点金属（Ｔｉ）２３を全面に形成してサリサイド法を行うと、露出したシリコン上のみシリサイド化されること、即ち、窒化チタン膜で覆われた部分はシリサイド化が生じないことが記載され、更に、刊行物５には、ポリシリコン膜（ポリシリコンゲート）７の上に、ＴｉＮ膜８及びＷ膜９からなるゲート電極を形成し、その後加熱を行っても、ゲート電極を構成するＷ膜は、バリア層であるＴｉＮ膜の存在によって変化しないこと、即ち、ＴｉＮ膜が介在することによりシリコンとＷ膜との反応が阻止されることが開示されている。
　したがって、刊行物２ないし５には、ＴｉＮ膜表面上に堆積・形成したＴｉ膜等の高融点金属膜は、熱処理後も未反応のまま残り、ＴｉＮ膜の下層と反応せず、シリサイド層を形成しないことが開示されているから、ＴｉＮ膜が、シリコンとチタン膜１０との間に介在することにより熱処理時に両者のシリサイド反応を阻止するという、刊行物発明の「酸化膜１２」と同等の機能を有することは明らかである。
（ｃ）
　そして、刊行物４には、さらに、サリサイド法によりシリサイド化を行い、次に、未反応部分の高融点金属あるいはその化合物を選択除去する際に、「このサリサイド工程において、図１５に示すように、ゲート電極１９の側壁及びフィールド酸化膜１７上の絶縁膜（酸化チタン）２１も選択的に除去される（酸化チタン、窒化チタンはＨ2 ＳＯ4 とＨ2 Ｏ2 との混合液で除去可能）。この時、シリサイドへのダメージなしで除去可能であり、ゲート電極１９の側壁下には酸化膜１８が残るため次の低濃度不純物のイオン注入工程にそのままマスクとして適用可能である。」（段落【００２９】）と記載されており、この記載によれば、ＴｉＮ膜を除去してもシリサイドやシリコン酸化膜には大きな影響を与えないことが理解されるから、ＴｉＮ膜は、一時的に基板を覆い、所定の処理後に除去を行う「マスク」として、極めて有利な特性を有していることが示唆されている。
（ｄ）
　したがって、上記（ａ）ないし（ｃ）を併せ考慮すると、ＴｉＮ膜は、シリコンとチタン膜１０との間に介在することにより熱処理時に両者のシリサイド反応を阻止する機能を有し、且つ、「マスク」として極めて有利な特性を有しているから、ＴｉＮ膜を、シリサイド反応を生じさせる部分と生じさせない部分とを区別するマスクとして使用することは、当業者が直ちに想到し得ることであり、刊行物発明の保護回路部を被う「酸化膜１２」に代えて、刊行物２ないし５に記載の「ＴｉＮ膜」のパターンのマスクを利用すること、即ち、刊行物発明において、本願発明のごとく、「前記露出したシリコン表面を覆って、前記半導体基板全面上にＴｉＮ膜を形成する工程」と「前記シリコン基板上のＴｉＮ膜のうち一部を選択的に除去して、一部のＭＯＳトランジスタ領域を露出すると共に、少なくとも他のＭＯＳトランジスタ領域を含む領域において前記シリコン表面の他の部分を覆うＴｉＮ膜パターンのマスクを形成する工程」を含むようにし、その後の熱処理を行ってシリサイド反応を生じさせる際に、「ＴｉＮ膜パターンのマスク」を用いることは、当業者が容易になし得ることである。
　
（相違点２について）
　刊行物１の第７図に記載の方法は、第１図の「半導体集積回路装置」の製造方法であるから、最終的に第７図の「酸化膜１２」は不要となり、また、刊行物６に記載されるように、シリサイド化が不要な領域を覆っていた膜（シリコン酸化膜３１０ａ等）をその後の工程で除去することは周知の技術であるから、刊行物１の保護回路部を被う「酸化膜１２」は、その後除去するものと認められる。
　ところで、刊行物２には、チタンシリサイド化したＴｉ膜１１１を除く残りのＴｉ膜１１１とＴｉＮ化したＴｉ膜１１１と側壁膜１０７とをチタンシリサイド膜１１２ａ乃至１１２ｃに対して選択的にエッチングして除去することが記載され、刊行物３には、チタン窒化膜１表面の未反応チタン膜９とチタン窒化膜１を同じ溶液で除去することが記載され、さらに、刊行物４には、未反応部分の高融点金属あるいはその化合物を選択除去し、その際、ゲート電極１９の側壁及びフィールド酸化膜１７上の窒化チタン膜２１も選択的に除去されることが記載されているから、ＴｉＮ膜とその上の未反応Ｔｉ膜を、同一工程で除去しうることは周知の技術事項である。
　そして、相違点１において検討した事項と共に上記周知の技術事項を考慮すれば、シリサイド反応の際のマスクとしてＴｉＮ膜を用いると共に、その除去を未反応のチタン膜１０を除去する工程と同時に行うこと、即ち、刊行物発明において、本願発明のごとく、「未反応のＴｉ膜およびその下のＴｉＮ膜パターンのマスクを同一のエッチャントで同時に除去する工程」を含むようにすることは、当業者が容易に想到し得ることである。
　
　したがって、本願発明は、平成１９年９月１８日付けで通知した拒絶理由のとおり、刊行物１ないし６に記載された発明及び周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２及び３に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。