【事件の表示】
　平成１１年特許願第２５１２２０号「多重化メモリ及びそれを用いたセンサ並びに制御システム」拒絶査定不服審判事件〔平成１３年　２月２７日出願公開、特開２００１−　５７０９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、特許法第４１条に基づく優先権主張を伴う平成１１年９月６日（優先日、平成１１年６月１１日）の出願であって、平成１６年１１月３０日付けで拒絶査定がなされ、これに対して平成１７年１月６日に拒絶査定に対する審判請求がなされるとともに、同年２月７日付けで手続補正がなされたものである。
　
第２．平成１７年２月７日付けの手続補正（以下、「本件補正」という。）の補正却下について
　［補正却下の決定の結論］
　平成１７年２月７日付けの手続補正を却下する。
　［理由］
　１．本件補正の内容
　本件補正は、補正前の請求項１ないし９を、補正後の請求項１ないし８と補正するとともに、発明の詳細な説明の【００１３】段落ないし【００１７】段落を補正するものであって、補正後の請求項１に係る発明は以下のとおりである。
　「【請求項１】
　マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリを用いた制御システムにおいて、
　前記同一データは正極性，負極性の相補データにより構成され、これらの相補データが一対の前記メモリセルにより記憶され、
　複数の前記メモリセルから読み出された前記複数の同一極性のデータをそれぞれ極性毎に第１入力端子，第２入力端子に入力して加算及び増幅する複数のセンスアンプ回路と、
　複数の前記メモリセルと前記センスアンプ回路との接続を相補データ毎に制御する複数のスイッチ素子と、
　複数の前記スイッチ素子を制御する制御回路とを有し、
　前記制御回路は、それぞれの前記スイッチのオン，オフを制御することによって前記メモリセルから読み出されたデータを前記センスアンプ回路へ伝送するタイミングを制御する多重化メモリを用いた制御システム。」
　　
２．補正事項の整理
　補正前の請求項１ないし６に係る発明は「多重化メモリ」に関するものであり、補正前の請求項７及び８に係る発明は、補正前の請求項３ないし５を引用する「センサ」に関するものであり、また、補正前の請求項９に係る発明は、補正前の請求項１ないし８を引用する「多重化メモリまたはセンサを備えていることを特徴とする制御システム」であり、一方、補正後の請求項１に係る発明は「多重化メモリを用いた制御システム」である。
　したがって、補正後の請求項１に係る発明が、補正前の請求項１を補正したものであるとする場合（場合１）と、補正後の請求項１に係る発明が、補正前の請求項１を引用する補正前の請求項９を補正したものであるとする場合（場合２）が考えられ、それぞれの場合について、以下に検討する。
　場合１
　補正事項１−１
　補正前の請求項１の「マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリ」を、
　補正後の請求項１の「マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリを用いた制御システム」と補正すること。
　補正事項１−２
　補正前の請求項１の「複数の前記メモリセルから読み出された前記複数の同一のデータを加算及び増幅する複数のセンスアンプ回路」を、
　補正後の請求項１の「複数の前記メモリセルから読み出された前記複数の同一極性のデータをそれぞれ極性毎に第１入力端子，第２入力端子に入力して加算及び増幅する複数のセンスアンプ回路」と補正すること。
　補正事項１−３
　補正前の請求項１の「複数の前記メモリセルと前記センスアンプ回路との接続を制御する複数のスイッチ素子」を、
　補正後の請求項１の「複数の前記メモリセルと前記センスアンプ回路との接続を相補データ毎に制御する複数のスイッチ素子」と補正すること。
　補正事項１−４
　補正前の請求項１の「多重化メモリ」を、
　補正後の請求項１の「多重化メモリを用いた制御システム」と補正すること。
　
　場合２
　補正前の請求項１を引用する補正前の請求項９に係る発明は、以下のとおりである。
　「検出対象の物理量を検出して電気信号に変換するセンサを備え、センサの出力信号に応じて各種制御を行う制御システムにおいて、
　前記制御システムが、
　マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリであって、
　前記同一データは正極性，負極性の相補データにより構成され、これらの相補データが一対の前記メモリセルにより記憶され、
　複数の前記メモリセルから読み出された前記複数の同一のデータを加算及び増幅する複数のセンスアンプ回路と、
　複数の前記メモリセルと前記センスアンプ回路との接続を制御する複数のスイッチ素子と、
　複数の前記スイッチ素子を制御する制御回路とを有し、
　前記制御回路は、それぞれの前記スイッチのオン，オフを制御することによって前記メモリセルから読み出されたデータを前記センスアンプ回路へ伝送するタイミングを制御する多重化メモリ
を備えていることを特徴とする制御システム。」
　したがって、補正事項は以下のとおりである。
　補正事項２−１
　補正前の請求項９の「検出対象の物理量を検出して電気信号に変換するセンサを備え、センサの出力信号に応じて各種制御を行う制御システムにおいて、前記制御システムが、　マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリであって、」を、
　補正後の請求項１の「マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリを用いた制御システムにおいて」と補正すること。
　補正事項２−２
　補正前の請求項９の「複数の前記メモリセルから読み出された前記複数の同一のデータを加算及び増幅する複数のセンスアンプ回路」を、
　補正後の請求項１の「複数の前記メモリセルから読み出された前記複数の同一極性のデータをそれぞれ極性毎に第１入力端子，第２入力端子に入力して加算及び増幅する複数のセンスアンプ回路」と補正すること。
　補正事項２−３
　補正前の請求項９の「複数の前記メモリセルと前記センスアンプ回路との接続を制御する複数のスイッチ素子」を、
　補正後の請求項１の「複数の前記メモリセルと前記センスアンプ回路との接続を相補データ毎に制御する複数のスイッチ素子」と補正すること。
　補正事項２−４
　補正前の請求項９の「多重化メモリを備えていることを特徴とする制御システム。」を、
　補正後の請求項１の「多重化メモリを用いた制御システム。」と補正すること。
　　
３．本件補正についての検討
（１）補正の目的の適否について
　補正事項１−１及び補正事項１−４について検討すると、これらの補正事項についての補正は、実質的に、補正前の請求項１の「多重化メモリ」を、「多重化メモリを用いた制御システム」とするものであって、補正前の請求項１の「多重化メモリ」の構成を限定するものではないから、特許請求の範囲の減縮を目的とするものに該当せず、また、上記補正は、請求項の削除、誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものにも該当しないものである。
　補正事項２−１について
　補正事項２−１についての補正は、補正前の請求項１を引用する補正前の請求項９の「検出対象の物理量を検出して電気信号に変換するセンサを備え、センサの出力信号に応じて各種制御を行う」という構成を実質的に削除するものであるから、請求項の削除、特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものにも該当しないものである。
　したがって、補正事項１−２，補正事項１−３，補正事項２−２ないし補正事項２−４について検討するまでもなく、場合１及び場合２のいずれにおいても、補正事項１−１，補正事項１−４又は補正事項２−１を含む本件補正は、特許法第１７条の２第４項に規定する目的に該当しない。
　
　よって、補正事項１−１，補正事項１−４又は補正事項２−１を含む補正後の請求項１に対応する、補正前の請求項１又は補正前の請求項１を引用する補正前の請求項９についての補正を含む本件補正は、補正前の請求項２ないし８についての補正について検討するまでもなく、特許法１７条の２第４項の規定に適合しない。
　
４．むすび
　以上のとおり、本件補正は、特許法第１７条の２第４項の規定に違反するものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
第３．本願発明
　平成１７年２月７日付の手続補正は上記のとおり却下されたので、本願の請求項１ないし９に係る発明は、平成１６年９月２７日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし９に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】
　マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリにおいて、
　前記同一データは正極性，負極性の相補データにより構成され、これらの相補データが一対の前記メモリセルにより記憶され、
　複数の前記メモリセルから読み出された前記複数の同一のデータを加算及び増幅する複数のセンスアンプ回路と、
　複数の前記メモリセルと前記センスアンプ回路との接続を制御する複数のスイッチ素子と、
　複数の前記スイッチ素子を制御する制御回路とを有し、
　前記制御回路は、それぞれの前記スイッチのオン，オフを制御することによって前記メモリセルから読み出されたデータを前記センスアンプ回路へ伝送するタイミングを制御する多重化メモリ。」
　
第４．刊行物に記載された発明
（イ）刊行物１．特開平４−５７２９３号公報
　原査定の拒絶の理由に引用され、本願出願日前に日本国内で頒布された特開平４−５７２９３号公報には、第１図（ｄ）、（ｅ）及び第７図（ａ）とともに以下の事項が記載されている。
「第１図（ｅ）は、４ビットタイプのものを示し、第１図（ｄ）の破線で囲んだ部分に相当する部分を示す。このように構成することにより、４ビットデータの入出力が行われる。」（第９頁右上欄第３ないし６行）
「第７図（ａ）は、第６図（ａ）〜（ｃ）のセルを用いて、消去不良を改善したＥＥＰＲＯＭの全体を示す。この実施例では、各１ビットを、破線４０からわかるように、２つのメモリセル３０Ａ，３０Ｂで構成するようにしている。このようにすると、偶発的に一方のメモリセルが消去不良を起こしても、他方のメモリセルが正常に消去される。」（第１１頁左上欄第１ないし７行）
「以上に説明した各実施例は、そのほとんどか１ビットタイプのものである。しかしながら、第１図（ｅ）のように多ビットタイプのものとできるのは当然である。」（第１２頁左上欄第１１ないし１４行）
「本発明明によれば、１ビットデータ記憶体を構成する２つのメモリセルを、そのドレインを共通にして１つのデータ線に接続するようにしたので、上記２つのメモリセルのドレインをそれぞれ別のデータ線に接続する場合に比して、ドレインとデータ線との接続箇所を減らして、その接続に要する面積を少なくし小形化可能であり、さらに１ビットデータ記憶体を２つのメモリセルで構成するようにしたので、信頼性を高いものに維持できるのは当然である。」（第１２頁右上欄第７ないし１６行）
「第７図は第７実施例の全体回路図」（図面の簡単な説明）（第１２頁左下欄第１２行）
　また、ＥＥＰＲＯＭにおいて、列デコーダからの信号によりオン、オフ制御される列選択トランジスタにデータ線が接続され、データ線にはデータを記憶するメモリセルのドレインが接続されることは技術常識である。
　
　よって、上記記載事項及び第７図（ａ）を参照すると、刊行物１には以下の発明が記載されている。
　「同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂを含む複数のメモリセル３０を備えたＥＥＰＲＯＭにおいて、
　前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂから読み出した信号を増幅するセンス増幅回路３７と、
　前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂを含む複数のメモリセル３０と前記センス増幅回路３７との接続を制御する複数の列選択トランジスタ３４−１、３４−２〜３４−ｎと、
　前記複数の列選択トランジスタ３４−１、３４−２〜３４−ｎを制御する列デコーダ３３とを有し、
　前記列デコーダ３３は、それぞれの前記列選択トランジスタ３４−１、３４−２〜３４−ｎのオン、オフを制御することによって前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂを含む複数のメモリセル３０から読み出されたデータを前記センス増幅回路３７へ選択的に伝送するように制御することを特徴とする、ＥＥＰＲＯＭ。」
　
（ロ）刊行物２．特開平６−８３７１６号公報
　原査定の拒絶の理由に引用され、本願出願日前に日本国内で頒布された特開平６−８３７１６号公報には、図４ないし図６とともに以下の事項が記載されている。
「【００２５】図４は、本発明の第４の実施例におけるＥＥＰＲＯＭを表わしたものである。この実施例においては、反転データ作成回路４１を設け、アドレス検出回路１２がアドレスデータ１８から書換頻度の高いデータアドレスを検出した場合に、書込データの値を反転したデータＤ’を作成する。そして、アドレス検出回路１２からの検出信号に伴ってタイミング発生回路２１から出力されるタイミング信号のタイミングで、切換器４４、ライトアンプ４３、切換器４５を介してメモリ４６のメモリセルＡ０，Ａ０’にそれぞれ書込まれる。そして、これらの２つのデータは、読出しの場合には差動型リードアンプ４７に入力され、その差動出力が読出データ１９として出力される。一般に、ＥＥＰＲＯＭにおいては、図５に示すように、書込みデータの“０”に対応してトランジスタのスレショルド電圧ＶＴＨとして例えば−２Ｖを対応付け、データ“１”に対応してＶＴＨとして例えば＋７Ｖを対応させる。そして、読出しの場合には、図６に示すように、トランジスタ５１のベースに読出し電圧として２Ｖを印加する。例えば、トランジスタ５１のスレショルド電圧ＶＴＨが＋７Ｖに設定されている場合には、トランジスタ５１はオン動作をしないため、点ａの電位は“Ｈ”となる。これにより、インバータ５３により反転された“Ｌ”が出力される。一方、トランジスタ５１のスレショルド電圧ＶＴＨが−２Ｖに設定されている場合には、このトランジスタはオンとなるため、抵抗性負荷５２を流れる電流により電圧降下が生じ、点ａの電位は“Ｌ”となる。これによりインバータ５３により出力電圧は“Ｈ”となる。すなわち、トランジスタ５１のスレショルド電圧ＶＴＨを７Ｖ又は−２Ｖに設定することにより、読出データとしてそれぞれ“０”及び“１”が出力されるようになっている。
【００２６】ところが、図５に示すように、書換回数が増大するにつれ、このスレショルド電圧ＶＴＨがそれぞれ０Ｖにそれぞれ接近するため、ある点Ｘにおいて、スレショルド電圧ＶＴＨが２Ｖとなった以降においては、確実に読出しエラーとなる。しかしながら、図４に示したように、データＤと反転データＤ’の２つをメモリに書込んでおき、読出しに際してはこれらの差を取るようにしているため、図５に示すように、書換回数がＸ以上となった場合においても、７Ｖのレベルと−２Ｖのレベルが反転することはなく、差動増幅器４７からは、正しいデータが出力されメモリの寿命を延命することができる。」（００２５段落及び００２６段落）
「【図４】本発明の第４の実施例における電気的書換可能型不揮発メモリを示すブロック図である。」（【図面の簡単な説明】）
　
第５．対比　
　本件の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の「同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂを含む複数のメモリセル３０」が、マトリックス状に配置されていることは、第７図（ａ）の回路図から明らかであり、また、刊行物発明の「同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂ」は、データの読み出し時に、記憶している「同一のデータ」を「データ線ＤＬ２」に同時に読み出していることも、７図（ａ）の回路図から明らかであるので、刊行物発明の「多数のメモリセル３０を備えたＥＥＰＲＯＭ」は、本願発明の「多重化メモリ」と同等のものであるといえる。
　したがって、刊行物発明の「同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂを含む複数のメモリセル３０を備えたＥＥＰＲＯＭ」は、本願発明の「マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリ」に相当する。
（ｂ）刊行物発明の「前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂから読み出した信号を増幅するセンス増幅回路３７」は、「同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂから読み出した信号」を同時に増幅している、言い換えると、複数の「同一のデータ」の加算と増幅をしているから、刊行物発明の「前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂから読み出した信号を増幅するセンス増幅回路３７」は、本願発明の「複数の前記メモリセルから読み出された前記複数の同一のデータを加算及び増幅する」「センスアンプ回路」に相当している。
（ｃ）刊行物発明の「前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂを含む複数のメモリセル３０と前記センス増幅回路３７との接続を制御する複数の列選択トランジスタ３４−１、３４−２〜３４−ｎ」及び「前記複数の列選択トランジスタ３４−１、３４−２〜３４−ｎを制御する列デコーダ３３」は、本願発明の「複数の前記メモリセル」は、「同一のデータを記憶する複数のメモリセル」を意味するから、本願発明の「複数の前記メモリセルと前記センスアンプ回路との接続を制御する複数のスイッチ素子」及び「複数の前記スイッチ素子を制御する制御回路」にそれぞれ相当している。
（ｄ）刊行物発明において「前記列デコーダ３３は、それぞれの前記列選択トランジスタ３４−１、３４−２〜３４−ｎのオン、オフを制御することによって前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂを含む複数のメモリセル３０から読み出されたデータを前記センス増幅回路３７へ選択的に伝送するように制御」させるためには、「列デコーダ３３」は、タイミングを取りながら、「複数のメモリセル３０から読み出されたデータを前記センス増幅回路３７へ選択的に伝送」するように制御するものであることは明らかであるから、刊行物発明の「前記列デコーダ３３は、それぞれの前記列選択トランジスタ３４−１、３４−２〜３４−ｎのオン、オフを制御することによって前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂを含む複数のメモリセル３０から読み出されたデータを前記センス増幅回路３７へ選択的に伝送するように制御する」ことは、本願発明の「前記制御回路は、それぞれの前記スイッチのオン，オフを制御することによって前記メモリセルから読み出されたデータを前記センスアンプ回路へ伝送するタイミングを制御する」ことに相当している。
　
　よって、本願発明と刊行物発明とは、
　「マトリクス状に配置され、同一のデータを記憶する複数のメモリセルを備えた多重化メモリにおいて、
　複数の前記メモリセルから読み出された前記複数の同一のデータを加算及び増幅するセンスアンプ回路と、
　複数の前記メモリセルと前記センスアンプ回路との接続を制御する複数のスイッチ素子と、
　複数の前記スイッチ素子を制御する制御回路とを有し、
　前記制御回路は、それぞれの前記スイッチのオン，オフを制御することによって前記メモリセルから読み出されたデータを前記センスアンプ回路へ伝送するタイミングを制御する多重化メモリ。」である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明は、「前記同一データが正極性，負極性の相補データにより構成され、これらの相補データが一対のメモリセルにより記憶され」るとの構成を備えているのに対して、
　刊行物発明は、上記構成を備えていない点。　
　相違点２
　本願発明は、「複数の前記メモリセルから読み出された前記複数の同一のデータを加算及び増幅する複数のセンスアンプ回路」を備えるのに対して、
　刊行物発明は、「前記同一のデータを記憶する２個のメモリセル３０Ａ、３０Ｂから読み出した信号を増幅するセンス増幅回路３７」を備えているものの、「複数のセンスアンプ回路」を備えているか否か明らかでない点。　
　　　
第６．当審の判断
　以下、相違点について検討する。
　相違点１について
　刊行物２には、「反転データ作成回路４１を設け、アドレス検出回路１２がアドレスデータ１８から書換頻度の高いデータアドレスを検出した場合に、書込データの値を反転したデータＤ’を作成する。そして、アドレス検出回路１２からの検出信号に伴ってタイミング発生回路２１から出力されるタイミング信号のタイミングで、切換器４４、ライトアンプ４３、切換器４５を介してメモリ４６のメモリセルＡ０，Ａ０’にそれぞれ書込まれる。そして、これらの２つのデータは、読出しの場合には差動型リードアンプ４７に入力され、その差動出力が読出データ１９として出力される。一般に、ＥＥＰＲＯＭにおいては、図５に示すように・・・」（００２５段落）、「図４に示したように、データＤと反転データＤ’の２つをメモリに書込んでおき、読出しに際してはこれらの差を取るようにしている」（００２６段落）と記載されているから、刊行物２には、ＥＥＰＲＯＭにおいて、同一の書込データを、データＤと反転データＤ’との２つのデータとしてメモリ４６のメモリセルＡ０，Ａ０’にそれぞれ書込んでおり、「データＤ」と「反転データＤ’」は極性が異なる「データ」であることは明らかであり、これら２つのデータ（メモリセルＡ０，Ａ０’に書き込まれたデータＤと反転データＤ’）を読出す場合には差動型リードアンプ４７に入力され、その差動出力が読出データとして出力されるから、刊行物２のＥＥＰＲＯＭには、同一データを正極性，負極性の相補データにより構成し、これらの相補データを一対のメモリセルに記憶し、必要に応じてこの一対のメモリセルから相補データを読み出すことが記載されている。
　したがって、刊行物発明の「ＥＥＰＲＯＭ」に刊行物２に記載されている「ＥＥＰＲＯＭ」の技術を適用して、刊行物発明の「ＥＥＰＲＯＭ」を「同一データが正極性，負極性の相補データにより構成され、これらの相補データが一対のメモリセルにより記憶」するように構成することは、当業者が容易になし得たものである。
　　
　相違点２について
　刊行物１には、「第１図（ｅ）は、４ビットタイプのものを示し、第１図（ｄ）の破線で囲んだ部分に相当する部分を示す。このように構成することにより、４ビットデータの入出力が行われる。」（第９頁右上欄第３ないし６行）と記載され、第１図（ｅ）には、１つの列デコーダ（３３−１）に対応して、複数のセンスアンプ（３８−１ないし３８−４）が接続されたＥＥＰＲＯＭが記載されており、刊行物発明において、１つの列デコーダ３３に対応して「センス増幅回路３７」を複数用いることは、当業者が容易になし得たものである。
　　
　よって、本願発明は、刊行物１及び刊行物２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし９に係る発明については検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。