【事件の表示】
　特願２０００−２９５１４２「半導体装置」拒絶査定不服審判事件〔平成１４年　４月１２日出願公開、特開２００２−１１１４７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯と本願発明
　本願は、平成１２年９月２７日の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年６月１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
「出力端子が接続された出力信号線と電源ラインとの間にサイズが異なる複数のトランジスタを並列接続して成る出力バッファ回路と、前記出力バッファ回路のインピーダンスを調整するために前記各トランジスタのオン／オフをコントロールするインピーダンス制御回路とを備えた半導体装置において、
　前記出力バッファ回路の各トランジスタは、サイズの大きいトランジスタを前記出力端子から近い位置に、サイズの小さいトランジスタを前記出力端子から遠い位置に配置したことを特徴とする半導体装置。」
　
２．引用発明および周知技術
（１）これに対して、原審の拒絶理由に引用された特開２０００−４９５８３号公報（以下、「引用例」という。）には図面とともに以下の事項が記載されている。
　イ．「【０００１】
【発明の属する技術分野】この発明は出力回路に関し、例えば、ＣＭＯＳ（相補型ＭＯＳ）論理ゲートを基本素子とする論理集積回路装置に搭載される出力回路及びその出力インピーダンスの最適化ならびにこれを含む論理集積回路装置等の高速化及び低コスト化に利用して特に有効な技術に関するものである。」（２頁２欄１３行〜１９行）
　ロ．「【００１１】図１において、この実施例のインピーダンス調整機能付き出力回路ＯＣは、その入力端子にインピーダンス調整クロック信号ＺＳＣＫつまり内部ノードｎａにおける内部信号ｎａを受ける出力バッファＯＢと、その一方の入力端子が対応する出力用外部端子ｏｕｔつまり内部ノードｎｂに結合されその他方の入力端子に基準電圧Ｖｒｅｆを受ける入力バッファＩＢとを含む。出力バッファＯＢの出力端子は、内部ノードｎｂつまり出力用外部端子ｏｕｔに結合される。なお、基準電圧Ｖｒｅｆは、出力用電源電圧ＶＴＴ及び接地電位ＶＳＳ間の中間電位、つまりＶＴＴ／２とされる。また、出力用電源電圧ＶＴＴは、上記のように例えば＋１．３Ｖとされ、基準電圧Ｖｒｅｆは＋０．６５Ｖとされる。
【００１２】インピーダンス調整機能付き出力回路ＯＣは、さらに、上記入力バッファＩＢとともにインピーダンス調整回路を構成する遅延回路ＤＬ，フリップフロップＦＦ１及びＦＦ２ならびにカウンタ回路ＣＴＲＨ（第１のカウンタ回路）及びＣＴＲＬ（第２のカウンタ回路）を含む。このうち、遅延回路ＤＬには、内部信号ｎａつまりインピーダンス調整クロック信号ＺＳＣＫが供給される。また、フリップフロップＦＦ１のデータ入力端子Ｄには、入力バッファＩＢの出力信号たる内部信号ｎｃが供給され、フリップフロップＦＦ２のデータ入力端子Ｄには、そのインバータＶ２による反転信号が供給される。
【００１３】フリップフロップＦＦ１及びＦＦ２のクロック入力端子ＣＫには、内部信号ｎａつまりインピーダンス調整クロック信号ＺＳＣＫの遅延回路ＤＬによる遅延信号つまり内部ノードｎｄにおける内部信号ｎｄが共通に供給される。また、フリップフロップＦＦ１の非反転出力信号Ｑつまり内部信号ｎｅは、アンド（ＡＮＤ）ゲートＧ１の第３の入力端子に供給され、フリップフロップＦＦ２の非反転出力信号Ｑつまり内部信号ｎｈは、アンドゲートＧ２の第３の入力端子に供給される。アンドゲートＧ１及びＧ２の第１の入力端子には、論理集積回路装置の図示されない制御回路からインピーダンス調整イネーブル信号ＺＳＥＮが共通に供給される。また、アンドゲートＧ２の第２の入力端子には、内部信号ｎｄが供給され、アンドゲートＧ１の第２の入力端子には、そのインバータＶ１による反転信号が供給される。アンドゲートＧ１の出力信号つまり内部ノードｎｆにおける内部信号ｎｆは、カウントアップ信号としてカウンタ回路ＣＴＲＨに供給され、アンドゲートＧ２の出力信号つまり内部ノードｎｉにおける内部信号ｎｉは、カウントアップ信号としてカウンタ回路ＣＴＲＬに供給される。
【００１４】カウンタ回路ＣＴＲＨ及びＣＴＲＬには、さらに、上記制御回路からリセット信号ＲＳＴが共通に供給される。また、カウンタ回路ＣＴＲＨの４ビットの出力信号は、インピーダンス制御信号ＡＨ０〜ＡＨ３（第１のインピーダンス制御信号）として出力バッファＯＢの上部制御端子に供給され、カウンタ回路ＣＴＲＬの４ビット出力信号は、インピーダンス制御信号ＡＬ０〜ＡＬ３（第２のインピーダンス制御信号）としてその下部制御端子に供給される。」（３頁４欄３８行〜４頁５欄４１行）
　ハ．「【００１５】ここで、出力バッファＯＢは、特に制限されないが、図２に示されるように、出力用電源電圧ＶＴＴ（第１の電源電圧）と対応する出力用外部端子ｏｕｔとの間に設けられるＮチャンネル型の１個の出力ＭＯＳＦＥＴＮ１０と、この出力ＭＯＳＦＥＴに並列形態に設けられるＮチャンネル型のｎ個つまり４個の出力ＭＯＳＦＥＴＮ１１〜Ｎ１４（第１の出力ＭＯＳＦＥＴ）とを含む。また、出力バッファＯＢは、対応する出力用外部端子ｏｕｔと接地電位ＶＳＳ（第２の電源電圧）との間に設けられるＮチャンネル型の１個の出力ＭＯＳＦＥＴＮ２０と、この出力ＭＯＳＦＥＴに並列形態に設けられるＮチャンネル型の４個の出力ＭＯＳＦＥＴＮ２１〜Ｎ２４（第２の出力ＭＯＳＦＥＴ）とを含む。
【００１６】出力バッファＯＢを構成する出力ＭＯＳＦＥＴＮ１０のゲートには、内部信号ｎａつまりインピーダンス調整クロック信号ＺＳＣＫが供給され、出力ＭＯＳＦＥＴＮ２０のゲートには、そのインバータＶ３による反転信号が供給される。また、出力ＭＯＳＦＥＴＮ１１〜Ｎ１４のゲートには、対応するアンドゲートＧ３１〜Ｇ３４の出力信号がそれぞれ供給され、出力ＭＯＳＦＥＴＮ２１〜Ｎ２４のゲートには、アンドゲートＧ４１〜Ｇ４４の出力信号がそれぞれ供給される。アンドゲートＧ３１〜Ｇ３４の一方の入力端子には、カウンタ回路ＣＴＲＨから対応するインピーダンス制御信号ＡＨ０〜ＡＨ３がそれぞれ供給され、その他方の入力端子には内部信号ｎａが共通に供給される。また、アンドゲートＧ４１〜Ｇ４４の一方の入力端子には、カウンタ回路ＣＴＲＬから対応するインピーダンス制御信号ＡＬ０〜ＡＬ３がそれぞれ供給され、その他方の入力端子には、内部信号ｎａのインバータＶ３による反転信号が共通に供給される。
【００１７】これにより、アンドゲートＧ３１〜Ｇ３４の出力信号は、内部信号ｎａがハイレベルとされ、かつ対応するインピーダンス制御信号ＡＨ０〜ＡＨ３が有効レベルつまりハイレベルとされることでそれぞれ選択的にハイレベルとなり、これらのアンドゲートの出力信号のハイレベルを受けて対応する出力ＭＯＳＦＥＴＮ１１〜Ｎ１４がそれぞれ選択的にオン状態となる。同様に、アンドゲートＧ４１〜Ｇ４４の出力信号は、内部信号ｎａがロウレベルとされ、かつ対応するインピーダンス制御信号ＡＬ０〜ＡＬ３が有効レベルつまりハイレベルとされることでそれぞれ選択的にハイレベルとなり、これらのアンドゲートの出力信号のハイレベルを受けて対応する出力ＭＯＳＦＥＴＮ２１〜Ｎ２４がそれぞれ選択的にオン状態となる。言うまでもなく、出力バッファＯＢの出力端子つまり出力用外部端子ｏｕｔには、出力ＭＯＳＦＥＴＮ１０ならびにＮ１１〜Ｎ１４のいずれかがオン状態とされるとき、出力用電源電圧ＶＴＴのようなハイレベルが出力され、出力ＭＯＳＦＥＴＮ２０ならびにＮ２１〜Ｎ２４のいずれかがオン状態とされるときには、接地電位ＶＳＳのようなロウレベルが出力される。
【００１８】この実施例において、出力ＭＯＳＦＥＴＮ１１〜Ｎ１４ならびにＮ２１〜Ｎ２４は、２の０乗ないし３乗比、つまり所定の値Ｗ又はＷ’に対してＷ，２Ｗ，４Ｗならびに８Ｗ、あるいはＷ’，２Ｗ '，４Ｗ 'ならびに８Ｗ’なるゲート幅を持つべくそれぞれ設計される。周知のように、ＭＯＳＦＥＴのオン抵抗の値は、そのゲート幅に反比例して大きくなる。したがって、出力バッファＯＢつまりインピーダンス調整機能付き出力回路ＯＣのハイレベル出力時の出力インピーダンスＺｏｕｔＨは、Ｋを定数とし、出力ＭＯＳＦＥＴＮ１０のゲート幅をＷ０とするとき、インピーダンス制御信号ＡＨ０〜ＡＨ３の合計１６の計数値“００００”“０００１”ないし“１１１１”に対して、順次、
ＺｏｕｔＨ＝Ｋ／Ｗ０
ＺｏｕｔＨ＝Ｋ／（Ｗ０＋Ｗ）
ないし
ＺｏｕｔＨ＝Ｋ／（Ｗ０＋１５Ｗ）
なるステップ状の値をとるものとなる。
【００１９】同様に、出力バッファＯＢつまりインピーダンス調整機能付き出力回路ＯＣのロウレベル出力時の出力インピーダンスＺｏｕｔＬは、Ｋ’を定数とし、出力ＭＯＳＦＥＴＮ２０のゲート幅をＷ０’とするとき、インピーダンス制御信号ＡＬ０〜ＡＬ３の計数値“００００”“０００１”ないし“１１１１”に対して、
ＺｏｕｔＬ＝Ｋ’／Ｗ０’
ＺｏｕｔＬ＝Ｋ’／（Ｗ０’＋Ｗ’）
ないし
ＺｏｕｔＬ＝Ｋ’／（Ｗ０’＋１５Ｗ’）
なるステップ状の値をとるものとなる。」（４頁５欄４２行〜５頁７欄２１行）
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記イ．には、「ＣＭＯＳ（相補型ＭＯＳ）論理ゲートを基本素子とする論理集積回路装置に搭載される出力回路及びその出力インピーダンスの最適化 」に関すると記載されている。
　また、上記ロ．には、「インピーダンス調整機能付き出力回路ＯＣ」について記載されており、特に段落１４には、カウンタ回路ＣＴＲＨの４ビットの出力信号が、インピーダンス制御信号として「出力バッファＯＢ」の制御端子に供給されることが記載されているから、「インピーダンス調整機能付き出力回路ＯＣ」は「出力バッファＯＢ」のインピーダンスを調整するものである。そして上記ロ．の段落１１、及び図１には、「出力バッファＯＢ」が、「インピーダンス調整機能付き出力回路ＯＣ」に含まれ、一体として構成されていることが記載されている。
　さらに、上記ハ．の特に段落１５及び図２から、出力バッファＯＢが、出力用電源電圧と出力用外部端子との間に並列形態に設けられるｎ個の出力ＭＯＳＦＥＴから構成される旨記載されており、段落１７には、インピーダンス制御信号に応じて、該並列形態に設けられたｎ個の出力ＭＯＳＦＥＴがそれぞれ選択的にオン状態になることが開示されている。
　加えて、上記ハ．の特に段落１８及び図２から、該並列形態に設けられた各出力ＭＯＳＦＥＴは、ゲート幅の大きいＭＯＳＦＥＴを出力用外部端子から近い位置に、ゲート幅の小さいＭＯＳＦＥＴを出力用外部端子から遠い位置に順次配置したことが読み取れる。
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が記載されている。
　
　「出力用外部端子と出力用電源電圧との間にゲート幅が異なるｎ個のＭＯＳＦＥＴを並列形態に設けて成る出力バッファを含んで一体に構成され、前記出力バッファのインピーダンスを調整するために前記ｎ個のＭＯＳＦＥＴを選択的にオン状態とするインピーダンス調整機能を備えたＣＭＯＳ論理ゲートを基本素子とする論理集積回路装置において、
　前記出力バッファのｎ個の各ＭＯＳＦＥＴは、ゲート幅の大きいＭＯＳＦＥＴを出力用外部端子から近い位置に、ゲート幅の小さいＭＯＳＦＥＴを出力用外部端子から遠い位置に順次配置したＣＭＯＳ論理ゲートを基本素子とする論理集積回路装置。」
　
３．対比
　本願発明と引用発明とを対比するに、引用発明の「出力用外部端子」と本願発明の「出力端子」は実質的に同じものであり、また、引用発明の「出力用外部端子」はそこに至る出力信号線を当然に備え、この出力信号線を通して他に接続されるものであり、また、引用発明の「出力用電源電圧」も電源ラインを通して他に接続されるものであるから、「ｎ個のＭＯＳＦＥＴ」はこれらの出力信号線と電源ラインの間に当然接続されており、
　引用発明の「選択的にオン状態とする」との構成によれば、オフが当然の前提であり、それはコントロールされているから、本願発明の「オン／オフをコントロール」することと実質的な差異はなく、
　引用発明の「ＣＭＯＳ論理ゲート」は半導体を用いた回路要素であるから、引用発明の「ＣＭＯＳ論理ゲートを基本素子とする論理集積回路装置」は半導体装置である。また、「ＭＯＳＦＥＴ」はトランジスタの一種であり、ＭＯＳＦＥＴの「ゲート幅」の大小は、ＭＯＳＦＥＴのサイズの大小と実質的に同じであることは当業者に自明である。そして、引用発明の「ｎ個の」「並列形態に設け」「出力バッファ」は、本願発明の「複数の」「並列接続して」「出力バッファ回路」にそれぞれ相当し、引用発明の「インピーダンス調整機能」と本願発明の「インピーダンス制御回路」を対比すると、「インピーダンス制御機能」である点で一致する。
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
「出力端子が接続された出力信号線と電源ラインとの間にサイズが異なる複数のトランジスタを並列接続して成る出力バッファ回路と、前記出力バッファ回路のインピーダンスを調整するために前記複数のトランジスタのオン／オフをコントロールするインピーダンス制御機能とを備えた半導体装置において、
　前記出力バッファ回路の複数のトランジスタは、サイズが大きいトランジスタを出力端子から近い位置に、サイズが小さいトランジスタを出力端子から遠い位置に順次配置した半導体装置。」
　
＜相違点＞
　「インピーダンス制御機能」に関し、本願発明では「半導体装置」に「出力バッファ回路」と別に設けられた「インピーダンス制御回路」を備えているのに対し、引用発明では「出力バッファ」を含んで一体に構成され、該出力バッファのインピーダンス調整機能を有する半導体集積回路であり、「インピーダンス制御回路」が明示的に記載されていない点。
　
４．検討
　そこで、上記相違点の「インピーダンス制御機能」について検討するに、一般に電子回路を構成する際に、一体として構成される電子回路の複数の機能を分離して、別個の回路として構成することは、当業者が必要に応じて適宜なし得ることであるから、上記引用発明においても、インピーダンス調整を行う電子回路を「出力バッファ」と分離して別個の回路として構成し「インピーダンス制御回路」とすることは、当業者であれば容易に想到し得ることであり、その効果は当業者が予測し得る程度のものである。
　
５．むすび
　以上のとおり、本願発明は、上記引用例に記載された発明に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。