(57)【要約】半導体装置は、配線基板と配線基板上にフリップチップ実装されたチップ状半導体素子とから成り、配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている。
2018150809.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
配線基板上にフリップチップ実装されたチップ状半導体素子と、
を備えており、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
半導体装置。
【請求項２】
チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
請求項１に記載の半導体装置。
【請求項３】
チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される、
請求項１に記載の半導体装置。
【請求項４】
アンダーフィル材は配線基板上に一括塗布される、
請求項１に記載の半導体装置。
【請求項５】
アンダーフィル材はフラックス機能を有する、
請求項１に記載の半導体装置。
【請求項６】
アンダーフィル材が塗布されている配線基板上にフリップチップ実装されるチップ状半導体素子であって、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている、
チップ状半導体素子。
【請求項７】
チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
請求項６に記載のチップ状半導体素子。
【請求項８】
チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
請求項６に記載のチップ状半導体素子。
【請求項９】
チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
請求項６に記載のチップ状半導体素子。
【請求項１０】
隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
請求項９に記載のチップ状半導体素子。
【請求項１１】
チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
請求項９に記載のチップ状半導体素子。
【請求項１２】
チップ状半導体素子の面には、同一形状の突起物が設けられている、
請求項６に記載のチップ状半導体素子。
【請求項１３】
チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
請求項６に記載のチップ状半導体素子。
【請求項１４】
高さの異なる複数種の突起物が設けられている、
請求項１３に記載のチップ状半導体素子。
【請求項１５】
突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
請求項６に記載のチップ状半導体素子。
【請求項１６】
突起物は対称形状である、
請求項６に記載のチップ状半導体素子。
【請求項１７】
突起物は非対称形状である、
請求項６に記載のチップ状半導体素子。
【請求項１８】
配線基板と配線基板上にフリップチップ実装されたチップ状半導体素子とから成る半導体装置を備えた電子機器であって、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
電子機器。
【請求項１９】
配線基板と対向する側の面に複数のハンダバンプと絶縁性材料から成る複数の突起物とが設けられているチップ状半導体素子を、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置した後、リフロー処理を施すことによって配線基板上にフリップチップ実装する工程を含む、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化や薄型化に伴い、チップ状半導体素子を含むパッケージについても、小型薄型化や多端子化が要求されている。このため、ハンダバンプなどを用いて、チップ状半導体素子（以下、単に、チップと称する場合がある）を、インターポーザー基板などの配線基板に接合するフリップチップ実装方式が提案されている。【０００３】
先ず、チップと配線基板とが電気的に接合された状態とし、次いで、チップの周辺部に液状のアンダーフィル材を塗布して毛細管現象を利用してアンダーフィル材を配線基板とチップとの間隙に浸透させる、所謂キャピラリーアンダーフィル方式を用いた実装方式について説明する。この実装方式における基本的な工程を図２８Ａに示す。【０００４】
チップと配線基板との間でハンダ接合を行なう際には、金属表面の酸化膜を除去するためにフラックス処理を施す必要がある。しかしならが、フラックスが残存していると、アンダーフィル封止工程において信頼性が低下する原因となる。従って、チップと配線基板を接合した後に、残留フラックスを除去するための洗浄処理を施す。次いで、チップの周辺部に液状のアンダーフィル材を塗布し、毛細管現象を利用してアンダーフィル材を配線基板とチップとの間隙に浸透させる。そして、その後、アンダーフィル材に硬化処理を施して硬化させて封止を行なう。電極間の短絡防止や、キャピラリーアンダーフィル方式によるアンダーフィル材の流動性向上などを目的として、電極とは別の突起物をチップに形成するといったことが、例えば、特開２００７−３２４４１８号公報や特開２００８−２７０２５７号公報に開示されている。【０００５】
キャピラリーアンダーフィル方式では、毛細管現象を利用してアンダーフィル材を配線基板とチップの間隙に浸透させる。このため、間隙を狭くしたり、配線基板とチップとの接合部の狭ピッチ化をすると、フラックス等の残渣によりアンダーフィル材のぬれ性が悪化し、アンダーフィル材の浸透が妨げられる。従って、キャピラリーアンダーフィル方式による封止を用いる場合、狭ピッチ化には限界がある。また、キャピラリーアンダーフィル方式による封止工程には比較的長時間を要し、また、フラックスの洗浄といった工程も必要となるなど、キャピラリーアンダーフィル方式を用いた実装方式には、生産工程のタクトタイム短縮による生産性の向上を図り難いといった課題がある。【０００６】
このため、アンダーフィル材を先に塗布し、次いで、チップと配線基板とが電気的に接合された状態とするといった、アンダーフィル材の先塗り方式による実装方式が、例えば、特開２００２−２０３８７４号公報に開示されている。この実装方式における基本的な工程を図２８Ｂに示す。【０００７】
アンダーフィル材の先塗り方式は、残留フラックスの洗浄工程が不要であり、配線基板とチップの間隙を狭くしたり配線基板とチップとの接合部の狭ピッチ化を図っても封止を行なうことができるといった利点を備えている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３２４４１８号公報
【特許文献２】特開２００８−２７０２５７号公報
【特許文献３】特開２００２−２０３８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した特許文献３に開示された技術では、アンダーフィル材の選択的な塗布や、配線基板とチップとの間で高精度な位置出しがされた状態とした上で加熱下で加圧してチップを実装するといったことが必要となる。しかしながら、生産性向上の観点からは、アンダーフィル材の選択的な塗布や高精度な位置出しといったことを必要とせずにチップ実装ができることが好ましい。【００１０】
また、アンダーフィル材の先塗り方式では、チップ実装工程において、フラックス機能の還元作用等によるボイドがアンダーフィル材中に残留しやすい。しかしながら、上述した特許文献３に開示された技術では、チップ実装時においてアンダーフィル材中に残るボイドをどのように外部に逃がしていくかといったことについて、アンダーフィル材の粘度の低下による効果の他には、何ら言及されていない。【００１１】
従って、本開示の目的は、アンダーフィル材の選択的な塗布や高精度な位置出しといったことを必要とせず、更には、チップ実装時におけるアンダーフィル材のボイドを低減することができる、半導体装置、係る半導体装置を備えた電子機器、係る半導体装置に用いられるチップ状半導体素子、及び、係る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するための本開示の第１の態様に係る半導体装置は、
配線基板と、
配線基板上にフリップチップ実装されたチップ状半導体素子と、
を備えており、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
半導体装置である。【００１３】
上記の目的を達成するための本開示の第１の態様に係るチップ状半導体素子は、
アンダーフィル材が塗布されている配線基板上にフリップチップ実装されるチップ状半導体素子であって、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている、
チップ状半導体素子である。【００１４】
上記の目的を達成するための本開示の第１の態様に係る電子機器は、
配線基板と配線基板上にフリップチップ実装されたチップ状半導体素子とから成る半導体装置を備えた電子機器であって、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
電子機器である。【００１５】
上記の目的を達成するための本開示の第１の態様に係る半導体装置の製造方法は、
配線基板と対向する側の面に複数のハンダバンプと絶縁性材料から成る複数の突起物とが設けられているチップ状半導体素子を、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置した後、リフロー処理を施すことによって配線基板上にフリップチップ実装する工程を含む、
半導体装置の製造方法である。
【発明の効果】
【００１６】
本開示の半導体装置に用いられるチップ状半導体素子は、配線基板と対向する側の面に、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている。そして、チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、実装される。個々のチップへの加熱加圧プロセスを必要とせず、セルフアライメントによる位置補正が可能なため、アンダーフィル材の選択的な塗布や高精度な位置出しといったことを必要とせずにチップ実装を行なうことができる。また、リフロー処理の際に、チップ状半導体素子の突起物間の隙間が気体の流路となるので、チップ実装時におけるアンダーフィル材のボイドを低減することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本開示の第１の態様に係る半導体装置を説明するための模式的な分解斜視図である。
【図２】図２は、本開示の第１の態様に係る半導体装置の基本的な製造工程を説明するための工程図である。
【図３】図３Ａ及び図３Ｂは、チップ状半導体素子の電極と突起物の配置を説明するための模式的な斜視図である。図３Ａは突起物形成前の状態を示し、図３Ｂは突起物形成後の状態を示す。
【図４】図４は、配線基板の電極配置を説明するための模式的な斜視図である。
【図５】図５は、配線基板の電極と先塗りアンダーフィル材層の配置を説明するための模式的な斜視図である。
【図６】図６Ａないし図６Ｅは、半導体装置の製造工程を説明するための、模式的な一部断面図である。
【図７】図７Ａないし図７Ｃは、図６Ｅに引き続き、半導体装置の製造工程を説明するための、模式的な一部断面図である。
【図８】図８Ａないし図８Ｄは、半導体装置の製造工程を説明するための、模式的な一部断面図である。
【図９】図９は、第２の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
【図１０】図１０は、第３の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
【図１１】図１１は、第４の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
【図１２】図１２Ａ及び図１２Ｂは、第５の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１２Ａは電極の配置関係を示し、図１２Ｂは突起物の配置関係を示す。
【図１３】図１３は、第５の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
【図１４】図１４Ａ及び図１４Ｂは、第６の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１４Ａは電極の配置関係を示し、図１４Ｂは突起物の配置関係を示す。
【図１５】図１５は、第６の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
【図１６】図１６Ａ及び図１６Ｂは、第７の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１６Ａは電極の配置関係を示し、図１６Ｂは突起物の配置関係を示す。
【図１７】図１７は、第７の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
【図１８】図１８Ａ及び図１８Ｂは、第８の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１８Ａは電極の配置関係を示し、図１８Ｂは突起物の配置関係を示す。
【図１９】図１９は、第８の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
【図２０】図２０は、一対のチップ状半導体素子を供える第９の実施形態に係る半導体装置の構造を説明するための模式的な平面図である。
【図２１】図２１Ａ及び図２１Ｂは、第９の実施形態に係る一対のチップ状半導体素子のうちの一方の構造を説明するための模式的な平面図であって、図２１Ａは電極の配置関係を示し、図２１Ｂは突起物の配置関係を示す。
【図２２】図２２Ａ及び図２２Ｂは、第９の実施形態に係る一対のチップ状半導体素子のうちの他方の構造を説明するための模式的な平面図であって、図２２Ａは電極の配置関係を示し、図２２Ｂは突起物の配置関係を示す。
【図２３】図２３Ａ及び図２３Ｂは、第１０の実施形態に係る半導体装置の製造工程を説明するための、模式的な一部断面図である。
【図２４】図２４は、第１１の実施形態に係るチップ状半導体素子の突起部の構造を説明するための模式図である。
【図２５】図２５Ａ及び図２５Ｂは、第１１の実施形態に係るチップ状半導体素子の突起部の機能を説明するための模式図である。
【図２６】図２６は、第１２の実施形態についての図であって、本開示の半導体装置が用いられる電子機器の模式的な斜視図である。
【図２７】図２７は、図２６に示す電子機器の回路構成を示す模式的なブロック図である。
【図２８】図２８Ａ及び図２８Ｂは、半導体装置の製造工程を説明するための工程図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示に係る、半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法、全般に関する説明
２．  第１の実施形態
３．  第２の実施形態
４．  第３の実施形態
５．  第４の実施形態
６．  第５の実施形態
７．  第６の実施形態
８．  第７の実施形態
９．  第８の実施形態
１０．  第９の実施形態
１１．第１０の実施形態
１２．第１１の実施形態
１３．第１２の実施形態
１４．その他
【００１９】
［本開示に係る、半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法、全般に関する説明］
本開示に係る半導体装置、本開示に係る電子機器に用いられる半導体装置、及び、本開示に係る半導体装置の製造方法により製造される半導体装置（以下、これらを単に、本開示の半導体装置と呼ぶ場合がある）において、チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する構成とすることができる。
【００２０】
上述した好ましい構成を含む本開示の半導体装置において、チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される構成とすることができる。
【００２１】
上述した各種の好ましい構成を含む本開示の半導体装置において、アンダーフィル材は配線基板上に選択的に塗布されてもよいし、一括塗布されてもよい。生産性の向上といった観点からは、配線基板上に一括塗布される構成とすることが好ましい。
【００２２】
上述した各種の好ましい構成を含む本開示の半導体装置にあっては、アンダーフィル材はフラックス機能を有するものであることが好ましい。この構成によれば、アンダーフィル材と接する金属表面の酸化物が除去されるので、リフロー処理によるハンダバンプの融合を良好に行なうことができる。
【００２３】
上述したように、本開示に係るチップ状半導体素子は、アンダーフィル材が塗布されている配線基板上にフリップチップ実装されるチップ状半導体素子である。配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている。そして、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する構成とすることができる。
【００２４】
本開示に係るチップ状半導体素子、及び、本開示の半導体チップに用いられるチップ状半導体素子（以下、これらを単に、本開示のチップ状半導体素子と呼ぶ場合がある）は、チップ状半導体素子に設けられているハンダバンプよりも高く形成されている突起物を有する構成であってもよいし、ハンダバンプと同じ高さに形成されている突起物を有する構成であってもよいし、ハンダバンプよりも低く形成されている突起物を有する構成であってもよい。
【００２５】
上述した各種の好ましい構成を含む本開示のチップ状半導体素子にあっては、
チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている構成とすることができる。
【００２６】
あるいは又、チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている構成とすることができる。
【００２７】
この場合において、隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている構成とすることができる。あるいは又、チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い構成とすることができる。
【００２８】
上述した各種の好ましい構成を含む本開示のチップ状半導体素子にあっては、チップ状半導体素子の面には、同一形状の突起物が設けられている構成とすることができる。
【００２９】
あるいは又、チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている構成とすることができる。この場合において、高さの異なる複数種の突起物が設けられている構成とすることができる。
【００３０】
上述した各種の好ましい構成を含む本開示のチップ状半導体素子において、突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている構成とすることができる。例えば、突起物は、チップ状半導体素子の面側を底面とし、チップ状半導体素子の面から離れるほど断面形状が小さくなる切頭錐といった形状とすることができる。上述した各種の好ましい構成を含む本開示のチップ状半導体素子にあっては、突起物は対称形状であってもよいし、非対称形状であってもよい。
【００３１】
上述した各種の好ましい構成を含む、本開示に係る、半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法（以下、これらを単に、本開示と呼ぶ場合がある）に用いられる配線基板の形状や構成は、本開示の実施に支障がない限り、特に限定するものではない。例えば、１つの配線基板上に１つのチップ状半導体素子を実装するといった構成であってもよいし、１つの配線基板に複数のチップ状半導体素子を実装するといった構成であってもよい。また、チップ状半導体素子と表面実装部品とを配置した構成であってもよい。
【００３２】
本開示のチップ状半導体素子に設けられれる突起物は、例えば、ＰＩ系、フェノール系、ＰＢＯ系、ＢＣＢ系、アクリル系などの感光性樹脂を用いて、露光等によるフォトリソグラフィー技術を用いて形成することができる。あるいは又、ポリアミド系、ＡＢＳ系などの樹脂を用いて、３Ｄプリンター技術を用いて形成することができる。更には又、ガラス系の材料を用いてエッチング技術によって形成することができる。
【００３３】
配線基板上にアンダーフィル材を塗布する方法は、本開示の実施に支障がない限り、特に限定するものではない。例えば、スピンコート法、スプレーコート法、印刷法などの各種印刷法で塗布することができる。
【００３４】
本開示に用いられるアンダーフィル材を構成する材料は、本開示の実施に支障がない限り、特に限定するものではない。具体的には、リフロー処理の際にセルフアライメントが阻害されない程度に粘度が低下すると共に、リフロー処理後に硬化処理を行うことができる材料であればよい。アンダーフィル材を構成する材料として、例えば、エポキシ系の材料を例示することができる。例えば、熱硬化性のアンダーフィル材は長時間の加熱により硬化剤が反応することで硬化する。リフローの際の加熱時間は短く、硬化反応は僅かであって、温度上昇によって粘度は低下する。
【００３５】
本明細書における各種の条件は、厳密に成立する場合の他、実質的に成立する場合にも満たされる。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。また、以下の説明で用いる各図面は模式的なものであり、実際の寸法やその割合を示すものではない。
【００３６】
［第１の実施形態］
第１の実施形態は、本開示の第１の態様に係る、半導体装置、チップ状半導体素子、及び、半導体装置の製造方法に関する。
【００３７】
図１は、本開示の第１の態様に係る半導体装置を説明するための模式的な分解斜視図である。
【００３８】
尚、図示および説明の都合上、図１においては、チップ状半導体素子１０や配線基板２０などに設けられる電極や突起物などを誇張して示した。また、説明の都合上、１つの配線基板には１つのチップ状半導体素子が実装されるとして説明するが、本開示はこれに限るものではない。
【００３９】
半導体装置１は、配線基板２０と、配線基板２０上にフリップチップ実装されたチップ状半導体素子１０とを備えている。配線基板２０と対向する側のチップ状半導体素子１０の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている。
【００４０】
チップ状半導体素子１０は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材２２が配線基板２０上に塗布された状態で、アンダーフィル材２２を介して配線基板２０と対向するように配置された後にリフロー処理が施されることによって、配線基板２０上にフリップチップ実装されている。
【００４１】
チップ状半導体素子１０は、チップ状半導体素子１０がフリップチップ実装された状態において先端が配線基板２０に達しないように形成されている突起物を有する。そして、チップ状半導体素子１０は、配線基板２０に設けられたハンダバンプとチップ状半導体素子１０に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板２０に対して位置出しがされた状態で実装される。
【００４２】
半導体装置１の基本的な製造工程について説明する。
【００４３】
図２は、本開示の第１の態様に係る半導体装置の基本的な製造工程を説明するための工程図である。
【００４４】
図２に示すように、アンダーフィル材２２は、配線基板２０上に一括して塗布される（例えば、後述する図５参照）。チップ状半導体素子１０は、アンダーフィル材２２を介して配線基板２０と対向するように配置される。尚、このとき、チップ状半導体素子１０はセルフアライメントが効く程度の精度で配置されていれば足りる。即ち、配線基板２０の電極とチップ状半導体素子１０の電極とが正確に対向するように高精度に位置出しされていることを要としない。次いで、一括のリフロー処理が行われる。後述する図６及び図７を参照して後で詳しく説明するが、リフロー処理の際にハンダ接合によるセルフアライメントが生じ、チップ状半導体素子１０は配線基板２０に対して位置合わせがされた状態で実装される。その後、アンダーフィル材２２に硬化処理が行われ、半導体装置１が完成する。
【００４５】
上述したように、配線基板２０と対向する側のチップ状半導体素子１０の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている。フリップチップ実装前のチップ状半導体素子１０について、詳しく説明する。
【００４６】
図３Ａ及び図３Ｂは、チップ状半導体素子１０の電極と突起物の配置を説明するための模式的な斜視図である。図３Ａは突起物形成前の状態を示し、図３Ｂは突起物形成後の状態を示す。
【００４７】
図に示す例では、矩形状のチップ状半導体素子１０の各辺に沿って、所定の間隔でハンダバンプ１１が設けられている（図３Ａ参照）。この状態のチップ状半導体素子１０に対して、例えばフォトリソグラフィー技術を用いて、ハンダバンプ１１で囲まれた領域の内側に、絶縁性材料から成る複数の突起物１２を形成する（図３Ｂ参照）。
【００４８】
図に示す例では、突起物１２は、チップ状半導体素子１０の面から離れるほど形状が小さくなるように形成されており、対称形状である。突起物１２は、配線基板２０に先塗りされたアンダーフィル材２２を、毛細管現象によってチップ状半導体素子側に吸い上げて充填させる機能を有する。突起物１２は、ハンダバンプ１１よりも高く形成されている。
【００４９】
次いで、フリップチップ実装前の配線基板２０について説明する。
【００５０】
図４は、配線基板の電極配置を説明するための模式的な斜視図である。図５は、配線基板の電極と先塗りアンダーフィル材層の配置を説明するための模式的な斜視図である。
【００５１】
配線基板２０においてチップ状半導体素子１０と対向する部分を符号２０Ａで表す。尚、以下の説明において、符号２０Ａで表す部分を単に対向部２０Ａと呼ぶ場合がある。対向部２０Ａは略矩形であり、各辺に沿って、チップ状半導体素子１０と対応するようにハンダバンプ２１が形成されている（図４参照）。この状態の配線基板２０に対して、アンダーフィル材２２が一括塗布される（図５参照）。
【００５２】
以上、半導体装置１の概要について説明した。引き続き、図を参照して、半導体装置１の製造方法について詳しく説明する。
【００５３】
本開示の半導体装置の製造方法は、
配線基板２０と対向する側の面に複数のハンダバンプ１１と絶縁性材料から成る複数の突起物１２とが設けられているチップ状半導体素子１０を、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材２２が配線基板２０上に塗布された状態でアンダーフィル材２２を介して配線基板２０と対向するように配置した後、リフロー処理を施すことによって配線基板２０上にフリップチップ実装する工程を含む。
【００５４】
図６Ａないし図６Ｅは、半導体装置の製造工程を説明するための、模式的な一部断面図である。図７Ａないし図７Ｃは、図６Ｅに引き続き、半導体装置の製造工程を説明するための、模式的な一部断面図である。図示の都合上、これらの図において、配線基板は対向部２０Ａの部分のみ図示した。また、各構成要素の形状などは簡略化して示した。
【００５５】
［工程−１００］（図６Ａ及び図６Ｂ、参照）
チップ状半導体素子１０を準備し、その上に、電極となるハンダバンプ１１を形成する（図６Ａ参照）。次いで、例えばフォトリソグラフィー技術を用いて、ハンダバンプ１１で囲まれた領域の内側に、絶縁性材料から成る複数の突起物１２を形成する（図６Ｂ参照）。
【００５６】
［工程−１１０］（図６Ｃ及び図６Ｄ、参照）
配線基板２０を準備し、対向部２０Ａ上に、電極となるハンダバンプ２１を形成する（図６Ｃ参照）。次いで、対向部２０Ａ上を含む全面に、アンダーフィル材２２を一括して塗布する（図６Ｄ参照）。
【００５７】
上述したように、アンダーフィル材２２は配線基板２０上に一括塗布される。対向部２０Ａに対して選択的に塗布するといったことを要しない。また、塗布には、フラックス機能を有するアンダーフィル材２２が用いられる。
【００５８】
［工程−１２０］（図６Ｅ参照）
その後、チップ状半導体素子１０を、アンダーフィル材２２を介して配線基板２０と対向するように配置する。
【００５９】
［工程−１３０］（図７Ａ及び図７Ｂ、参照）
次いで、リフロー処理を行う。
【００６０】
温度上昇に伴いアンダーフィル材２２の粘度が低下すると、チップ状半導体素子１０の突起物１２は毛細管現象によってアンダーフィル材２２を吸い上げる（図７Ａ参照）。流動状態のアンダーフィル材を符号２２Ａで表す。
【００６１】
続いて、チップ状半導体素子１０と配線基板２０のハンダバンプ１１，２１が融合してお互いを引き合う(図７Ｂ参照）。これによってセルフアライメントが生じ、チップ状半導体素子１０は配線基板２０に対して位置合わせがされた状態となる。従って、［工程−１２０］においてチップ状半導体素子１０の配置に多少のずれが残っていても、位置合わせに支障は生じない。
【００６２】
また、ハンダバンプ１１，２１の融合によって、チップ状半導体素子１０は更に沈み込むので、チップ状半導体素子１０と配線基板２０間のアンダーフィル材２２Ａの充填が促進される。チップ状半導体素子１０の突起物間の隙間は、アンダーフィル材２２Ａの充填過程において、気体の流路となる。従って、チップ実装時におけるアンダーフィル材２２のボイドを低減することができる。リフロー処理の際のアンダーフィル材２２Ａの吸い上がり量や到達高さは、突起物１２のデザインによって制御することができる。
【００６３】
アンダーフィル材２２Ａの充填過程において突起物１２の先端が配線基板２０に達していると、ハンダバンプ１１，２１が融合することによるセルフアライメント効果が阻害される。従って、突起物１２は、チップ状半導体素子１０がフリップチップ実装された状態において先端が配線基板２０に達しないように形成されている。尚、場合によっては、セルフアライメント効果を阻害しない範囲で、先端が配線基板２０に達するギャップ間隔設定用途などの突起物を更に含んでいてもよい。
【００６４】
［工程−１４０］（図７Ｃ、参照）
次いで、アンダーフィル材２２Ａの硬化処理を行う。硬化処理は、アンダーフィル材の種類に応じて、適宜好適な方法を選択すればよい。硬化後のアンダーフィル材を符号２２Ｂで表す。これによって、配線基板２０にチップ状半導体素子１０が実装されて成る半導体装置１を得ることができる。
【００６５】
本開示の製造方法は、アンダーフィル材を先塗りする方法であり、キャピラリーアンダーフィル方式よりも封止に要するタクトタイムは短い。更に、本開示の製造方法では、チップ実装の際にチップ個別での加圧加熱といったことを必要としない。そして、ハンダ接合によるセルフアライメントが発揮されるので、チップ状半導体素子を配置する際の位置出しの精度は緩和される。従って、本開示の製造方法によれば、工程を簡素化することができ、タクトタイムやリードタイムを大幅に短縮することができる。
【００６６】
尚、以上の説明では、突起物１２はハンダバンプ１１よりも高く形成されているとしたが、これに限るものではない。例えば、突起物１２はハンダバンプ１１と同じ高さ、あるいは、突起物１２はハンダバンプ１１よりも低いといった構成であってもよい。突起物１２をハンダバンプ１１より低くした場合の工程図を、図８に示す。
【００６７】
図８Ａは図６Ｅに対応する図である。突起物１２がハンダバンプ１１より低いので、突起物１２よりもハンダバンプ１１が先にアンダーフィル材２２に接触する。
【００６８】
図８Ｂは図７Ａに対応する図であって、図８Ｃは図７Ｂに対応する図である。リフロー処理によってアンダーフィル材２２の粘度が低下すると、先ず、ハンダバンプ１１を通じて樹脂が吸い上げられ（図８Ｂ参照）、次いで、突起部１２によっても樹脂が吸い上げられる（図８Ｃ参照）。
【００６９】
図８Ｄは図７Ｃに対応する図である。リフロー処理後に硬化処理を行うことで、配線基板２０にチップ状半導体素子１０が実装されて成る半導体装置１を得ることができる。
【００７０】
［第２の実施形態］
第２の実施形態は、本開示の第１の態様に係るチップ状半導体素子に関する。
【００７１】
図９は、第２の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
【００７２】
第２の実施形態に係るチップ状半導体素子１０は、ハンダバンプ１１がチップ状半導体素子１０の外周部の各辺に沿って連続して配置されている。そして、チップ状半導体素子１０の面における突起物が配置される領域（より具体的には、ハンダバンプによって囲まれた領域）には、一定の密度で突起物１２が設けられている。
【００７３】
この構成では、チップ状半導体素子１０の面には、同一形状の突起物１２が、一様に同一ピッチで配置されている。突起物１２は、例えば、感光性の絶縁樹脂材料を塗布した後、必要なパターンが描かれたフォトマスクを用いて露光し、その後、現像処理を行なうといったフォトリソグラフィー技術を用いて形成することができる。
【００７４】
［第３の実施形態］
第３の実施形態も、本開示の第１の態様に係るチップ状半導体素子に関する。第２の実施形態では、突起物が配置される領域には、一定の密度で突起物が設けられいた。これに対し、第３の実施形態では、領域内の位置に応じた異なる密度で突起物が設けられている。
【００７５】
図１０は、第３の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
【００７６】
第３の実施形態においても、ハンダバンプ１１はチップ状半導体素子１０の外周部の各辺に沿って連続して配置され、チップ状半導体素子１０の面における突起物が配置される領域に突起物１２が設けられている。
【００７７】
但し、第３の実施形態にあっては、ハンダバンプ１１によって囲まれた領域は複数のブロックに分割されている。そして、ブロックとブロックとの間には間隙１３が設けられている。各ブロック内には、同一形状の突起物１２が、一様に同一ピッチで配置されている。間隙１３は、ブロック内における突起物間の間隔よりも広く設定されている。この構造においては、隣接する突起物間の間隙１３が突起物が配置される領域を横切るように配置されている。これらの間隙１３は、チップ状半導体素子１０の実装時における気体の流路となるので、チップ状半導体素子１０の実装時におけるアンダーフィル材のボイドを効率的に低減することができる。
【００７８】
［第４の実施形態］
第４の実施形態は、第３の実施形態の変形例である。第３の実施形態にあっては、各ブロック内には、同一形状の突起物が、一様に同一ピッチで配置されていた。これに対して、第４の実施形態では、形状の異なる複数種の突起物が設けられている点が主に相違する。
【００７９】
図１１は、第４の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
【００８０】
第４の実施形態においても、ハンダバンプ１１はチップ状半導体素子１０の外周部の各辺に沿って連続して配置され、チップ状半導体素子１０の面における突起物が配置される領域に突起物が設けられている。そして、ハンダバンプ１１によって囲まれた領域は複数のブロックに分割されている。そして、ブロックとブロックとの間には間隙１３が設けられている。
【００８１】
チップ状半導体素子１０の周辺付近のブロックには、例えば図１０に示す突起物１２と同様の突起物１２Ａが配置されている。一方、チップ状半導体素子１０の中央付近のブロックには、より大径の突起物１２Ｂが配置されている。突起物１２Ｂも、チップ状半導体素子１０の面から離れるほど形状が小さくなるように形成されており、対称形状である。尚、突起物１２Ａと突起物１２Ｂの高さは同一であってもよいし、異なっていてもよい。
【００８２】
第３の実施形態と同様に、間隙１３は、ブロック内における突起物間の間隔よりも広く設定されている。第３の実施形態と同様に、これらの間隙１３は、チップ状半導体素子の実装時における気体の流路となるので、チップ状半導体素子の実装時におけるアンダーフィル材のボイドを効率的に低減することができる。
【００８３】
［第５の実施形態］
第５の実施形態も、本開示の第１の態様に係るチップ状半導体素子に関する。
【００８４】
図１２Ａ及び図１２Ｂは、第５の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１２Ａは電極の配置関係を示し、図１２Ｂは突起物の配置関係を示す。  図１３は、第５の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
【００８５】
第２の実施形態ないし第４の実施形態にあっては、ハンダバンプがチップ状半導体素子の外周部の各辺に沿って連続して配置されていた。これに対し、第５の実施形態にあっては、ハンダバンプ１１がチップ状半導体素子１０の面にマトリクス状に配置されている。そして、チップ状半導体素子１０の面における突起物が配置される領域（より具体的には、ハンダバンプが配置されていない領域）には、ハンダバンプの間を埋めるように、突起物が配置されている。
【００８６】
チップ状半導体素子１０の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている。そして、チップ状半導体素子１０の面には、形状の異なる複数種の突起物が設けられており、チップ状半導体素子１０の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い。
【００８７】
図に示す例では、チップ状半導体素子１０の面は４つのブロックに分割されている。そして、基本的には、チップ状半導体素子１０の中心部に近い領域はサイズが大きい突起物１２Ｂを密度高く配置し、チップ状半導体素子１０の中心部から離れるとサイズの小さい突起物１２Ａを廃しかつ密度を低くするといった構成である。
【００８８】
［第６の実施形態］
第６の実施形態は、第５の実施形態の変形例である。第５の実施形態にあっては、ハンダバンプがチップ状半導体素子の面にマトリクス状に配置されていた。これに対し、第６の実施形態にあっては、一部にハンダバンプが配置されておらず、代わりに、突起物が形成されているといった点が相違する。
【００８９】
図１４Ａ及び図１４Ｂは、第６の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１４Ａは電極の配置関係を示し、図１４Ｂは突起物の配置関係を示す。図１５は、第６の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
【００９０】
第６の実施形態においては、符号１３で示す領域には、ハンダバンプ１１が配置されていない。この領域１３を埋めるように、突起物１２Ａ，１２Ｂが配置されているといった構成である。
【００９１】
［第７の実施形態］
第７の実施形態は、第６の実施形態の変形例である。
【００９２】
図１６Ａ及び図１６Ｂは、第７の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１６Ａは電極の配置関係を示し、図１６Ｂは突起物の配置関係を示す。図１７は、第７の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
【００９３】
第７の実施形態において、ハンダバンプ１１が配置されていない領域１３には、平面形状に倣うように形成された突起物１２Ｃが形成されている。
【００９４】
［第８の実施形態］
第８の実施形態も、本開示の第１の態様に係るチップ状半導体素子に関する。
【００９５】
図１８Ａ及び図１８Ｂは、第８の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１８Ａは電極の配置関係を示し、図１８Ｂは突起物の配置関係を示す。図１９は、第８の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
【００９６】
第１の実施形態において、突起物がハンダバンプより低い場合の工程を図８Ａないし図８Ｄを参照して説明した。この場合、突起物よりもハンダバンプが先にアンダーフィル材に接触するので、チップの外に通ずる通路を確保するようにハンダバンプなどを配置することが好ましい。
【００９７】
第８の実施形態に係るチップ状半導体素子１０において、ハンダバンプ１１は、チップ状半導体素子１０の外周部の各辺に沿って配置されている。しかしながら、チップ状半導体素子１０の四隅と左右の辺それぞれの中央部においてチップの外に通ずる通路を確保するように、これらの部分では間隔を空けてハンダバンプ１１が配されている。
【００９８】
そして、チップ状半導体素子１０の面における突起物が配置される領域（より具体的には、ハンダバンプによって囲まれた領域）には、チップの外に通ずる流路を確保するように、突起物１２Ｃ，１２Ｄ，１２Ｅが配されている。
【００９９】
この構成によれば、リフロー時にハンダバンプ１１が先にアンダーフィル材２２に触れたとしても、チップ状半導体素子１０の中央からチップの外に通ずる通路が確保されるので、ボイドを効率的に低減することができる。
【０１００】
［第９の実施形態］
第９の実施形態は、本開示の第１の態様に係る半導体装置やチップ状半導体素子に関する。
【０１０１】
第１の実施形態では、半導体装置は配線基板に１つのチップ状半導体素子が実装されて構成されるとして説明した。これに対し、第９の実施形態の半導体装置は、所謂マルチチップ構成である。
【０１０２】
図２０は、一対のチップ状半導体素子を供える第９の実施形態に係る半導体装置の構造を説明するための模式的な平面図である。
【０１０３】
第９の実施形態に係る半導体装置１Ａは、マルチチップ構成の半導体装置であって、配線基板にチップ状半導体素子１０Ａ，１０Ｂが実装されて成る。尚、図２０では、配線基板の記載は省略されている。
【０１０４】
図２１Ａ及び図２１Ｂは、第９の実施形態に係る一対のチップ状半導体素子のうちの一方の構造を説明するための模式的な平面図であって、図２１Ａは電極の配置関係を示し、図２１Ｂは突起物の配置関係を示す。
【０１０５】
一方のチップ状半導体素子１０Ａにあっては、第５の実施形態と同様に、ハンダバンプ１１がチップ状半導体素子１０Ａの面にマトリクス状に配置されている。そして、チップ状半導体素子１０Ａの面における突起物が配置される領域（より具体的には、ハンダバンプが配置されていない領域）には、ハンダバンプの間を埋めるように、突起物１２Ａ，１２Ｂが配置されている。
【０１０６】
図２２Ａ及び図２２Ｂは、第９の実施形態に係る一対のチップ状半導体素子のうちの他方の構造を説明するための模式的な平面図であって、図２２Ａは電極の配置関係を示し、図２２Ｂは突起物の配置関係を示す。
【０１０７】
他方のチップ状半導体素子１０Ｂにあっては、第６実施形態と同様に、一部にハンダバンプ１１が配置されておらず、代わりに、突起物が形成されている。
【０１０８】
チップ状半導体素子１０Ａ，１０Ｂのいずれにおいても、チップ状半導体素子の面は４つのブロックに分割されている。そして、それぞれのチップ状半導体素子の中心部に近い領域の突起物のサイズを大きくかつ密度を高くし、外側に向かうにつれて小さくかつ密度を低くしたといった構成である。更に、チップ状半導体素子１０Ａ，１０Ｂが対向する辺側においては、他の辺に比べて突起物のサイズを小さくかつ密度を低くしたといった構成である。突起物の密度を低くすることで、チップ状半導体素子１０Ａとチップ状半導体素子１０Ｂとが対向する面についてアンダーフィル材の過剰な流入を防ぐことができ、チップ状半導体素子間で発生する張力を適切に制御することができる。
【０１０９】
［第１０の実施形態］
第１０の実施形態は、本開示の第１の態様に係る半導体装置に関する。
【０１１０】
第１０の実施形態に係る半導体装置は、フリップチップ実装による結線とワイヤーボンディングによる結線とを混在させた半導体装置である。
【０１１１】
図２３Ａ及び図２３Ｂは、第１０の実施形態に係る半導体装置の製造工程を説明するための、模式的な一部断面図である。
【０１１２】
アンダーフィル材の一括塗布は、ワイヤーボンディングを行なう上で支障となる。そこで、配線基板２０には、フリップチップ実装するチップ状半導体素子１０Ｃに対応する部分にアンダーフィル材２２を選択的に塗布する。そして、その上にチップ状半導体素子１０Ｄを配置した後、リフロー処理、次いで、硬化処理を行う。図２３Ａは、リフロー処理中の様子を示す。
【０１１３】
次いで、フリップチップ実装されたチップ状半導体素子１０Ｃ上に、例えば接着層３０によってワイヤーボンディングされるチップ状半導体素子１０Ｄを搭載した後、ワイヤーボンディング４０によって電極２３に配線を行なうことによって半導体装置１Ｂを得ることができる（図２３Ｂ参照）。
【０１１４】
［第１１の実施形態］
第１１の実施形態は、本開示の第１の態様に係るチップ状半導体素子に関する。
【０１１５】
チップ状半導体素子に設ける突起物が対称形状である場合、軟化したアンダーフィル材に突起物が沈む際には、基本的には、突起物周辺に等方的にアンダーフィル材が押し出される。
【０１１６】
アンダーフィル材の充填性について不均一があるような場合に、チップ状半導体素子の面における突起物の配置密度を調整するといった対処の他、突起物の形状を非対称にするといった対処が考えられる。
【０１１７】
図２４は、第１０の実施形態に係るチップ状半導体素子の突起部の構造を説明するための模式図である。
【０１１８】
図に示す突起物１２は、チップ状半導体素子面に対して、左側の斜面がなす角（符号Ａ１で示す）と右側の斜面がなす角（符号Ａ２で示す）とが異なり、また、突起物１２における先端の面とチップ状半導体素子側の面とにおいて中心位置が異なるといった、非対称形状である。
【０１１９】
図２５Ａ及び図２５Ｂは、第１１の実施形態に係るチップ状半導体素子の突起部の機能を説明するための模式図である。
【０１２０】
図２５Ａに示す状態からチップ状半導体素子が更に沈み図２５Ｂに示す状態となるとき、流動状態のアンダーフィル材２２Ａは突起物１２の右側により多く押し出される。これによって、アンダーフィル材２２の充填の程度を調整することができる。
【０１２１】
突起物１２をどのような非対称形状とするかは、チップ状半導体素子の仕様などに基づいて、適宜好適な形状を選択すればよい。非対称形状の突出部は、例えば３Ｄプリンター技術などを用いて形成することができる。
【０１２２】
［第１２の実施形態］
本開示に係る第１２の実施形態は、上述した各実施形態によって得られる半導体装置を搭載した電子機器である。電子機器の概略構成を図２６に示す。
【０１２３】
電子機器１１００は、例えば、横長の扁平な形状に形成された外筐１１０１の内外に所要の各部が配置されて成り、例えば、ゲーム機器として用いられる。
【０１２４】
外筐１１０１の前面には、左右方向における中央部に表示パネル１１０２が設けられ、表示パネル１１０２の左右には、それぞれ、周方向に離隔して配置された４つの操作キー１１０３と、４つの操作キー１１０４が設けられている。また、外筐１１０１の前面における下端部には、４つの操作キー１１０５が設けられている。操作キー１１０３、操作キー１１０４、及び、操作キー１１０５は、表示パネル１１０２に表示されるメニュー項目の選択やゲームの進行などに用いられる方向キーや決定キーとして機能する。
【０１２５】
外筐１１０１の上面には、外部機器を接続するための接続端子１１０６、電力供給用の供給端子１１０７、外部機器との赤外線通信を行う受光窓１１０８などが設けられている。
【０１２６】
引き続き、電子機器１１００の回路構成について説明する。
【０１２７】
図２７は、図２６に示す電子機器の回路構成を示す模式的なブロック図である。
【０１２８】
電子機器１１００は、メインＣＰＵ（Central Processing Unit）１１１０とシステムコントローラー１１２０とを備えている。メインＣＰＵ１１１０とシステムコントローラー１１２０には、例えば、図示しないバッテリーから異なる系統で電力が供給される。電子機器１１００は、更に、ユーザーにより設定された各種の情報を保持するメモリーなどから成る設定情報保持部１１３０を有している。メインＣＰＵ１１１０、システムコントローラー１１２０、及び、設定情報保持部１１３０は、本開示による一体の半導体装置として構成されている。
【０１２９】
メインＣＰＵ１１１０は、各種の情報の設定やアプリケーションの選択をユーザーに行わせるためのメニュー画面を生成するメニュー処理部１１１と、アプリケーションを実行するアプリケーション処理部１１２とを有している。設定された情報は、メインＣＰＵ１１１０によって設定情報保持部１１３０に送出され、設定情報保持部１１３０において保持される。システムコントローラー１１２０は操作入力受付部１２１、通信処理部１２２及び電力制御部１２３を有している。操作入力受付部１２１によって操作キー１１０３、操作キー１１０４、及び、操作キー１１０５の状態検出が行われ、通信処理部１２２によって外部機器との間の通信処理が行われ、電力制御部１２３によって各部に供給される電力の制御が行われる。
【０１３０】
［その他］
以上、本開示の実施形態について具体的に説明したが、本開示は、上述の実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
【０１３１】
尚、本開示の技術は以下のような構成も取ることができる。
【０１３２】
［Ａ１］
配線基板と、
配線基板上にフリップチップ実装されたチップ状半導体素子と、
を備えており、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
半導体装置。
［Ａ２］
チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
上記［Ａ１］に記載の半導体装置。
［Ａ３］
チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される、
上記［Ａ１］または［Ａ２］に記載の半導体装置。
［Ａ４］
アンダーフィル材は配線基板上に一括塗布される、
上記［Ａ１］ないし［Ａ３］のいずれかに記載の半導体装置。
［Ａ５］
アンダーフィル材はフラックス機能を有する、
上記［Ａ１］ないし［Ａ４］のいずれかに記載の半導体装置。
［Ａ６］
チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
上記［Ａ１］ないし［Ａ５］のいずれかに記載の半導体装置。
［Ａ７］
チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
上記［Ａ１］ないし［Ａ５］のいずれかに記載の半導体装置。
［Ａ８］
チップ状半導体素子の面の隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
上記［Ａ７］に記載の半導体装置。
［Ａ９］
チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
上記［Ａ７］または［Ａ８］に記載の半導体装置。
［Ａ１０］
チップ状半導体素子の面には、同一形状の突起物が設けられている、
上記［Ａ１］ないし［Ａ９］のいずれかに記載の半導体装置。
［Ａ１１］
チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
上記［Ａ１］ないし［Ａ９］のいずれかに記載の半導体装置。
［Ａ１２］
チップ状半導体素子の面には、高さの異なる複数種の突起物が設けられている、
上記［Ａ１１］に記載の半導体装置。
［Ａ１３］
チップ状半導体素子の面の突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
上記［Ａ１］ないし［Ａ１２］のいずれかに記載の半導体装置。
［Ａ１４］
チップ状半導体素子の面の突起物は対称形状である、
上記［Ａ１］ないし［Ａ１３］のいずれかに記載の半導体装置。
［Ａ１５］
チップ状半導体素子の面の突起物は非対称形状である、
上記［Ａ１］ないし［Ａ１３］のいずれかに記載の半導体装置。
【０１３３】
［Ｂ１］
アンダーフィル材が塗布されている配線基板上にフリップチップ実装されるチップ状半導体素子であって、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている、
チップ状半導体素子。
［Ｂ２］
チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
上記［Ｂ１］に記載のチップ状半導体素子。
［Ｂ３］
チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
上記［Ｂ１］または［Ｂ２］に記載のチップ状半導体素子。
［Ｂ４］
チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
上記［Ｂ１］ないし［Ｂ３］のいずれかに記載のチップ状半導体素子。
［Ｂ５］
隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
上記［Ｂ４］に記載のチップ状半導体素子。
［Ｂ６］
チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
上記［Ｂ４］または［Ｂ５］に記載のチップ状半導体素子。
［Ｂ７］
チップ状半導体素子の面には、同一形状の突起物が設けられている、
上記［Ｂ１］ないし［Ｂ６］のいずれかに記載のチップ状半導体素子。
［Ｂ８］
チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
上記［Ｂ１］ないし［Ｂ６］のいずれかに記載のチップ状半導体素子。
［Ｂ９］
高さの異なる複数種の突起物が設けられている、
上記［Ｂ８］に記載のチップ状半導体素子。
［Ｂ１０］
突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
上記［Ｂ１］ないし［Ｂ９］のいずれかに記載のチップ状半導体素子。
［Ｂ１１］
突起物は対称形状である、
上記［Ｂ１］ないし［Ｂ１０］のいずれかに記載のチップ状半導体素子。
［Ｂ１２］
突起物は非対称形状である、
上記［Ｂ１］ないし［Ｂ１０］のいずれかに記載のチップ状半導体素子。
【０１３４】
［Ｃ１］
配線基板と配線基板上にフリップチップ実装されたチップ状半導体素子とから成る半導体装置を備えた電子機器であって、
配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
電子機器。
［Ｃ２］
チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
上記［Ｃ１］に記載の電子機器。
［Ｃ３］
チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される、
上記［Ｃ１］または［Ｃ２］に記載の電子機器。
［Ｃ４］
アンダーフィル材は配線基板上に一括塗布される、
上記［Ｃ１］ないし［Ｃ３］のいずれかに記載の電子機器。
［Ｃ５］
アンダーフィル材はフラックス機能を有する、
上記［Ｃ１］ないし［Ｃ４］のいずれかに記載の電子機器。
［Ｃ６］
チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
上記［Ｃ１］ないし［Ｃ５］のいずれかに記載の電子機器。
［Ｃ７］
チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
上記［Ｃ１］ないし［Ｃ５］のいずれかに記載の電子機器。
［Ｃ８］
チップ状半導体素子の面の隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
上記［Ｃ７］に記載の電子機器。
［Ｃ９］
チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
上記［Ｃ７］または［Ｃ８］に記載の電子機器。
［Ｃ１０］
チップ状半導体素子の面には、同一形状の突起物が設けられている、
上記［Ｃ１］ないし［Ｃ９］のいずれかに記載の電子機器。
［Ｃ１１］
チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
上記［Ｃ１］ないし［Ｃ９］のいずれかに記載の電子機器。
［Ｃ１２］
チップ状半導体素子の面には、高さの異なる複数種の突起物が設けられている、
上記［Ｃ１１］に記載の電子機器。
［Ｃ１３］
チップ状半導体素子の面の突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
上記［Ｃ１］ないし［Ｃ１２］のいずれかに記載の電子機器。
［Ｃ１４］
チップ状半導体素子の面の突起物は対称形状である、
上記［Ｃ１］ないし［Ｃ１３］のいずれかに記載の電子機器。
［Ｃ１５］
チップ状半導体素子の面の突起物は非対称形状である、
上記［Ｃ１］ないし［Ｃ１３］のいずれかに記載の電子機器。
【０１３５】
［Ｄ１］
配線基板と対向する側の面に複数のハンダバンプと絶縁性材料から成る複数の突起物とが設けられているチップ状半導体素子を、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置した後、リフロー処理を施すことによって配線基板上にフリップチップ実装する工程を含む、
半導体装置の製造方法の製造方法。
［Ｄ２］
チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
上記［Ｄ１］に記載の半導体装置の製造方法。
［Ｄ３］
チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される、
上記［Ｄ１］または［Ｄ２］に記載の半導体装置の製造方法。
［Ｄ４］
アンダーフィル材を配線基板上に一括塗布する、
上記［Ｄ１］ないし［Ｄ３］のいずれかに記載の半導体装置の製造方法。
［Ｄ５］
アンダーフィル材はフラックス機能を有する、
上記［Ｄ１］ないし［Ｄ４］のいずれかに記載の半導体装置の製造方法。
［Ｄ６］
チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
上記［Ｄ１］ないし［Ｄ５］のいずれかに記載の半導体装置の製造方法。
［Ｄ７］
チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
上記［Ｄ１］ないし［Ｄ５］のいずれかに記載の半導体装置の製造方法。
［Ｄ８］
チップ状半導体素子の面の隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
上記［Ｄ７］に記載の半導体装置の製造方法。
［Ｄ９］
チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
上記［Ｄ７］または［Ｄ８］に記載の半導体装置の製造方法。
［Ｄ１０］
チップ状半導体素子の面には、同一形状の突起物が設けられている、
上記［Ｄ１］ないし［Ｄ９］のいずれかに記載の半導体装置の製造方法。
［Ｄ１１］
チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
上記［Ｄ１］ないし［Ｄ９］のいずれかに記載の半導体装置の製造方法。
［Ｄ１２］
チップ状半導体素子の面には、高さの異なる複数種の突起物が設けられている、
上記［Ｄ１１］に記載の半導体装置の製造方法。
［Ｄ１３］
チップ状半導体素子の面の突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
上記［Ｄ１］ないし［Ｄ１２］のいずれかに記載の半導体装置の製造方法。
［Ｄ１４］
チップ状半導体素子の面の突起物は対称形状である、
上記［Ｄ１］ないし［Ｄ１３］のいずれかに記載の半導体装置の製造方法。
［Ｄ１５］
チップ状半導体素子の面の突起物は非対称形状である、
上記［Ｄ１］ないし［Ｄ１３］のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０１３６】
１，１Ａ，１Ｂ・・・半導体装置、１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・チップ状半導体素子、１１・・・チップ状半導体素子の電極（ハンダバンプ）、１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆ・・・突起物、１３・・・間隙、２０・・・配線基板、２０Ａ・・・対向部、２１・・・配線基板の電極（ハンダバンプ）、２２，２２Ａ，２２Ｂ・・・アンダーフィル材、２３・・・電極、３０・・・接着層、４０・・・ボンディングワイヤ、１１００・・・電子機器、１１０１・・・外筐、１１０２・・・表示パネル、１１０３・・・操作キー、１１０４・・・操作キー、１１０５・・・操作キー、１１０６・・・端子、１１０７・・・電力供給用の供給端子、１１０８・・・受光窓、１１１０・・・メインＣＰＵ、１１１１・・・メニュー処理部、１１１２・・・アプリケーション処理部、１１２０・・・システムコントローラー、１１２１・・・操作入力受付部、１１２２・・・通信処理部、１１２３・・・電力制御部、１１３０・・・設定情報保持部
【図１】
2018150809.tif 000003
【図２】
2018150809.tif 000004
【図３】
2018150809.tif 000005
【図４】
2018150809.tif 000006
【図５】
2018150809.tif 000007
【図６】
2018150809.tif 000008
【図７】
2018150809.tif 000009
【図８】
2018150809.tif 000010
【図９】
2018150809.tif 000011
【図１０】
2018150809.tif 000012
【図１１】
2018150809.tif 000013
【図１２】
2018150809.tif 000014
【図１３】
2018150809.tif 000015
【図１４】
2018150809.tif 000016
【図１５】
2018150809.tif 000017
【図１６】
2018150809.tif 000018
【図１７】
2018150809.tif 000019
【図１８】
2018150809.tif 000020
【図１９】
2018150809.tif 000021
【図２０】
2018150809.tif 000022
【図２１】
2018150809.tif 000023
【図２２】
2018150809.tif 000024
【図２３】
2018150809.tif 000025
【図２４】
2018150809.tif 000026
【図２５】
2018150809.tif 000027
【図２６】
2018150809.tif 000028
【図２７】
2018150809.tif 000029
【図２８】
2018150809.tif 000030
【国際調査報告】
2018150809.tif 000031
2018150809.tif 000032
2018150809.tif 000033
2018150809.tif 000034