(57)【要約】  記憶装置は、データを記憶するメモリセルアレイと、コマンドに応答してメモリセルアレイを制御する制御回路と、第１信号、第２信号、またはアドレス及びコマンドの演算結果に基づいてアクティヴ状態になり、コマンドまたはデータを受信することができる受信器と、を備える。
2018011926.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルアレイと、
コマンドに応答して前記メモリセルアレイを制御する制御回路と、
第１信号、及び第２信号の演算結果と、コマンドと、の演算結果、またはアドレスに基づいてアクティヴ状態になり、コマンドまたはデータを受信することができる受信器と、
を備える記憶装置。
【請求項２】
前記受信器は、前記第１信号、及び前記第２信号がアサートされるとアクティヴ状態になる、
請求項１に記載の記憶装置。
【請求項３】
コマンドを記憶するコマンドレジスタと、
アドレスを記憶するアドレスレジスタと、
を更に備え、
前記第１信号はコマンドを前記コマンドレジスタに記憶させるための信号であり、
前記第２信号はアドレスを前記アドレスレジスタに記憶させるための信号である
請求項１に記載の記憶装置。
【請求項４】
前記受信器は、前記第１信号、及び前記第２信号の演算結果と、コマンドと、の演算結果、及びアドレスの全てが第１レベルになる場合、スタンバイ状態になり、コマンドまたはデータを受信しない
請求項１に記載の記憶装置。
【請求項５】
前記受信器は、
第１動作モードにおいて、
前記第１信号、前記第２信号、またはアドレス及びコマンドの演算結果に基づいてアクティヴ状態になり、コマンドまたはデータを受信することができ、
第２動作モードにおいて、
前記第１信号、及び前記第２信号の演算結果と、コマンドと、の演算結果、またはアドレスに基づいてアクティヴ状態になり、コマンドまたはデータを受信することができる
請求項１に記載の記憶装置。
【請求項６】
データを記憶するメモリセルアレイと、
コマンドに応答してメモリセルアレイを制御する制御回路と、
第１信号、第２信号、及び第３信号の演算結果と、コマンドと、の演算結果、またはアドレスに基づいてアクティヴ状態になり、コマンドまたはデータを受信することができる受信器と、
を備える記憶装置。
【請求項７】
前記受信器は、
第１信号、第２信号、及び第３信号がアサートされるとアクティヴ状態になり、コマンドまたはデータを受信することができる
請求項６に記載の記憶装置。
【請求項８】
コマンドを記憶するコマンドレジスタと、
アドレスを記憶するアドレスレジスタと、
を更に備え、
前記第１信号はコマンドを前記コマンドレジスタに記憶させるための信号であり、
前記第２信号はアドレスを前記アドレスレジスタに記憶させるための信号であり、
前記第３信号はコマンドまたはデータを前記記憶装置に取り込ませるための信号である
請求項６に記載の記憶装置。
【請求項９】
前記受信器は、前記第１信号、前記第２信号、及び前記第３信号の演算結果と、コマンドと、の演算結果、またはアドレスの全てが第１レベルになる場合、スタンバイ状態になり、コマンドまたはデータを受信しない
請求項６に記載の記憶装置。
【請求項１０】
前記受信器は、
第１動作モードにおいて、
前記第１信号、前記第２信号、またはアドレス及びコマンドの演算結果に基づいてアクティヴ状態になり、コマンドまたはデータを受信することができ、
第２動作モードにおいて、
前記第１信号、前記第２信号、及び前記第３信号の演算結果と、コマンドと、の演算結果、またはアドレスに基づいてアクティヴ状態になり、コマンドまたはデータを受信することができる
請求項６に記載の記憶装置。
【請求項１１】
データを記憶するメモリセルアレイと、
コマンドに応答して前記メモリセルアレイを制御する制御回路と、
第１信号、第２信号、またはアドレス及びコマンドの演算結果に基づいてアクティヴ状態になり、コマンドまたはデータを受信することができる受信器と、
を備える記憶装置。
【請求項１２】
前記受信器は、前記第１信号、または前記第２信号がアサートされるとアクティヴ状態になる、
請求項１に記載の記憶装置。
【請求項１３】
コマンドを記憶するコマンドレジスタと、
アドレスを記憶するアドレスレジスタと、
を更に備え、
前記第１信号はコマンドを前記コマンドレジスタに記憶させるための信号であり、
前記第２信号はアドレスを前記アドレスレジスタに記憶させるための信号である
請求項１に記載の記憶装置。
【請求項１４】
前記受信器は、第１信号、第２信号、またはアドレス及びコマンドの演算結果の全てが第１レベルになる場合、スタンバイ状態になり、コマンドまたはデータを受信しない
請求項１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は記憶装置に関する。
【背景技術】
【０００２】
記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【発明の概要】
【０００３】
実施形態に係る記憶装置は、データを記憶するメモリセルアレイと、コマンドに応答してメモリセルアレイを制御する制御回路と、第１信号、第２信号、またはアドレス及びコマンドの演算結果に基づいてアクティヴ状態になり、コマンドまたはデータを受信することができる受信器と、を備える。
【図面の簡単な説明】
【０００４】
【図１】第１実施形態に係るメモリシステムのブロック図
【図２】第１実施形態に係るメモリシステムのＬＵＮのブロック図
【図３】第１実施形態に係るメモリシステムの入出力インターフェースの回路図
【図４】第１実施形態に係るメモリシステムの動作の概要図
【図５】第１実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図６】第１実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図７】第２実施形態に係るメモリシステムの入出力インターフェースの回路図
【図８】第２実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図９】第２実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図１０】第２実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図１１】第２実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図１２】第２実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図１３】第２実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図１４】第２実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図１５】第２実施形態の変形例１に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図１６】第２実施形態の変形例１に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図１７】第２実施形態の変形例２に係るメモリシステムの入出力インターフェースの回路図
【図１８】第３実施形態に係るメモリシステムの入出力インターフェースの回路図
【図１９】第３実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図２０】第３実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図２１】第３実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図２２】第３実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図２３】第３実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図２４】第３実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図２５】第３実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図２６】第３実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図２７】第３実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図２８】第３実施形態の変形例に係るメモリシステムの入出力インターフェースの回路図
【図２９】第４実施形態に係るメモリシステムの入出力インターフェースの回路図
【図３０】第４実施形態に係るメモリシステムのモード選択動作を示す図
【図３１】第４実施形態の変形例１に係るメモリシステムの入出力インターフェースの回路図
【図３２】第４実施形態の変形例２に係るメモリシステムの入出力インターフェースの回路図
【図３３】第４実施形態の変形例３に係るメモリシステムの入出力インターフェースの回路図
【図３４】第５実施形態に係るメモリシステムの入出力インターフェースの回路図
【図３５】第５実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図３６】第５実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図３７】第５実施形態に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図３８】第５実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図３９】第５実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図４０】第５実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図４１】第５実施形態に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図４２】第５実施形態の変形例に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図４３】第５実施形態の変形例に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図４４】第５実施形態の変形例に係るメモリシステムの書き込み動作例を示すタイミングチャート
【図４５】第５実施形態の変形例に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図４６】第５実施形態の変形例に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図４７】第５実施形態の変形例に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図４８】第５実施形態の変形例に係るメモリシステムの読み出し動作例を示すタイミングチャート
【図４９】第６実施形態に係るメモリシステムの入出力インターフェースの回路図
【図５０】第７実施形態に係るメモリシステムの受信器を示す回路図
【図５１】第７実施形態に係るメモリシステムの第１受信器を示す回路図
【図５２】第７実施形態に係るメモリシステムの第２受信器を示す回路図
【図５３】第１〜５実施形態に係るメモリシステムの動作条件を示した図
【実施形態】
【０００５】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００６】
＜１＞第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００７】
＜１―１＞  構成
＜１―１―１＞  メモリシステムの全体構成
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの大まかな全体構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
【０００８】
図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１０とメモリコントローラ２０を備えている。ＮＡＮＤ型フラッシュメモリ１０とメモリコントローラ２０とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【０００９】
ＮＡＮＤ型フラッシュメモリ１０は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。メモリコントローラ２０は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１０に接続され、ホストバスによってホスト機器３０に接続される。そしてメモリコントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０を制御し、ホスト機器３０から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１０にアクセスする。ホスト機器３０は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
【００１０】
ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、チップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ、ライトプロテクト信号ＢＷＰ、データストローブ信号ＤＱＳ、ＢＤＱＳ、入出力信号ＤＱ、及びレディ・ビジー信号ＲＹ／ＢＢＹである。上記各信号を区別しない場合は、単に信号と記載しても良い。
【００１１】
チップイネーブル信号ＢＣＥは、ＮＡＮＤ型フラッシュメモリ１０に含まれるＬＵＮ（Logical unit number）１００を選択するための信号である。チップイネーブル信号ＢＣＥは、ＬＵＮ１００を選択する際に、アサート（“Ｌｏｗ”レベル）される。
【００１２】
コマンドラッチイネーブル信号ＣＬＥは、ＮＡＮＤ型フラッシュメモリ１０への入出力信号ＤＱがコマンドであることをＮＡＮＤ型フラッシュメモリ１０に通知するための信号である。コマンドラッチイネーブル信号ＣＬＥは、ＮＡＮＤ型フラッシュメモリ１０にコマンドを取り込ませる際に、アサート（“Ｈｉｇｈ”レベル（Ｌｏｗ＜Ｈｉｇｈ））される。
【００１３】
アドレスラッチイネーブル信号ＡＬＥは、ＮＡＮＤ型フラッシュメモリ１０への入出力信号ＤＱがアドレスであることをＮＡＮＤ型フラッシュメモリ１０に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、ＮＡＮＤ型フラッシュメモリ１０にアドレスを取り込ませる際に、アサート（“Ｈｉｇｈ”レベル）される。
【００１４】
ライトイネーブル信号ＢＷＥは、入出力信号ＤＱをＮＡＮＤ型フラッシュメモリ１０に取り込ませるための信号である。ライトイネーブル信号ＢＷＥは、入出力信号ＤＱをＮＡＮＤ型フラッシュメモリ１０に取り込ませる際に、アサート（“Ｌｏｗ”レベル）される。
【００１５】
リードイネーブル信号ＲＥは、ＮＡＮＤ型フラッシュメモリ１０から入出力信号ＤＱを読み出すための信号である。リードイネーブル信号ＢＲＥは、ＲＥの相補信号である。リードイネーブル信号ＲＥ及びＢＲＥは、ＮＡＮＤ型フラッシュメモリ１０から入出力信号ＤＱを読み出す際に、アサート（ＲＥ＝“Ｈｉｇｈ”レベル、ＢＲＥ＝“Ｌｏｗ”レベル）される。
【００１６】
ライトプロテクト信号ＢＷＰは、ＮＡＮＤ型フラッシュメモリ１０の電源投入時、もしくは電源遮断時などの入力信号が不確定な場合に、予期できない消去や書き込みからデータを保護するための信号である。ライトプロテクト信号ＢＷＰは、データを保護する際に、アサート（“Ｌｏｗ”レベル）される。
【００１７】
入出力信号ＤＱは、例えば８ビットの信号である。そして入出力信号ＤＱは、ＮＡＮＤ型フラッシュメモリ１０とメモリコントローラ２０との間で送受信されるコマンド、アドレス、書き込みデータ、及び読み出しデータ等である。
【００１８】
データストローブ信号ＤＱＳは、入出力信号ＤＱ（データ）を、メモリコントローラ２０と、ＮＡＮＤ型フラッシュメモリ１０との間で送受信するための信号である。データストローブ信号ＢＤＱＳは、ＤＱＳの相補信号である。ＮＡＮＤ型フラッシュメモリ１０は、メモリコントローラ２０から供給されるデータストローブ信号ＤＱＳ及びＢＤＱＳのタイミングに合わせて入出力信号ＤＱ（データ）を受信する。メモリコントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０から供給されるデータストローブ信号ＤＱＳ及びＢＤＱＳのタイミングに合わせて入出力信号ＤＱ（データ）を受信する。データストローブ信号ＤＱＳ及びＢＤＱＳは、入出力信号ＤＱを送受信する際に、アサート（ＤＱＳ＝“Ｌｏｗ”レベル、ＢＤＱＳ＝“Ｈｉｇｈ”レベル）される。
【００１９】
レディ・ビジー信号ＲＹ／ＢＢＹは、ＬＵＮ１００がレディ状態（メモリコントローラ２０からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２０からの命令を受信出来ない状態）であるかを示す信号である。レディ・ビジー信号ＲＹ／ＢＢＹは、ビジー状態の場合、“Ｌｏｗ”レベルとされる。
【００２０】
＜１―１―２＞  メモリコントローラの構成
図１を用いて、メモリコントローラ２０の構成の詳細について説明する。図１に示すようにメモリコントローラ２０は、ホストインターフェース（Host I/F）２１０、内蔵メモリ（ＲＡＭ：Random access memory）２２０、プロセッサ（ＣＰＵ：Central processing unit）２３０、バッファメモリ２４０、及びＮＡＮＤインターフェース（NAND I/F）２５０を備えている。
【００２１】
ホストインターフェース２１０は、ホストバスを介してホスト機器３０と接続され、ホスト機器３０から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。ホストインターフェース２１０は、プロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３０へ転送する。
【００２２】
プロセッサ２３０は、メモリコントローラ２０全体の動作を制御する。例えば、プロセッサ２３０は、ホスト機器３０から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。プロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１０を管理するための様々な処理を実行する。
【００２３】
ＮＡＮＤインターフェース２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１０と接続され、ＮＡＮＤ型フラッシュメモリ１０との通信を司る。そして、プロセッサ２３０から受信した命令に基づき、チップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ、ライトプロテクト信号ＢＷＰ、及びデータストローブ信号ＤＱＳ、ＢＤＱＳをＮＡＮＤ型フラッシュメモリ１０へ出力する。書き込み時には、プロセッサ２３０で発行された書き込みコマンド、及びバッファメモリ２４０内の書き込みデータを、入出力信号ＤＱとしてＮＡＮＤ型フラッシュメモリ１０へ転送する。更に読み出し時には、プロセッサ２３０で発行された読み出しコマンドを、入出力信号ＤＱとしてＮＡＮＤ型フラッシュメモリ１０へ転送し、更にＮＡＮＤ型フラッシュメモリ１０から読み出されたデータを入出力信号ＤＱとして受信し、これをバッファメモリ２４０へ転送する。
【００２４】
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
【００２５】
内蔵メモリ２２０は、例えばＤＲＡＭ（Dynamic random access memory）等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００２６】
＜１−１−３＞  ＮＡＮＤ型フラッシュメモリ  
＜１−１−３−１＞  ＮＡＮＤ型フラッシュメモリの構成
次に、ＮＡＮＤ型フラッシュメモリ１０の構成について説明する。
【００２７】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１０は、複数のメモリグループ（図１の例では、一例としてＧＰ０及びＧＰ１）を備えている。
【００２８】
メモリグループＧＰは、それぞれ複数のＬＵＮ１００（図１の例では一例として４個）を備えている。複数のＬＵＮ１００をそれぞれ区別する場合、ＬＵＮ（ｍ：ｍは任意の整数）という表記で示す。具体的には、メモリグループＧＰ０は、ＬＵＮ（０）〜ＬＵＮ（３）を備え、メモリグループＧＰ１は、ＬＵＮ（４）〜ＬＵＮ（７）を備えている。ＬＵＮ１００は、独立制御可能な最小単位である。ＬＵＮ１００は、少なくとも一つのメモリチップを備えていればよく、２つ以上のメモリチップを備えていても良い。本実施形態では、ＬＵＮ１００は、一つのメモリチップを備える場合について説明する。
【００２９】
本実施形態では、メモリグループＧＰ毎に独立したチップイネーブル信号ＢＣＥが入力されるものとする。換言すると、同一のメモリグループＧＰ内におけるＬＵＮ１００には、同一のチップイネーブル信号ＢＣＥが入力される。
【００３０】
あるメモリグループＧＰにおいて、動作させるＬＵＮ１００は、一つでも良いし、複数でも良い。
【００３１】
＜１−１−３−２＞  ＬＵＮの構成
次に、図２を用いて、ＬＵＮ１００の構成について説明する。
【００３２】
メモリコントローラ２０とＬＵＮ１００とは、入出力インターフェース（Input / output interface）１０１及び制御信号入力インターフェース（Control signal input interface）１０２を介して接続される。
【００３３】
入出力インターフェース１０１は、受信器１２０及び送信器１３０を備えている。そして、受信器１２０は、データ入出力線（ＮＡＮＤバスのうち、入出力信号ＤＱを送受信する配線）を介して、入出力信号（ＤＱ０〜ＤＱ７）を入力する。送信器１３０は、データ入出力線を介して、入出力信号（ＤＱ０〜ＤＱ７）を出力する。
【００３４】
入出力インターフェース１０１は、データ入出力線から入出力信号（ＤＱ０〜ＤＱ７）を出力する際に、メモリコントローラ２０にデータストローブ信号ＤＱＳ及びＢＤＱＳを出力する。
【００３５】
制御信号入力インターフェース１０２は、メモリコントローラ２０からチップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ、ライトプロテクト信号ＢＷＰ、及びデータストローブ信号ＤＱＳ、ＢＤＱＳを受信する。
【００３６】
図２では図示しないが、電力供給用のＶｃｃ／Ｖｓｓ／Ｖｃｃｑ／Ｖｓｓｑ端子等もＬＵＮ１００に設けられる。
【００３７】
制御回路１０３は、入出力インターフェース１０１を介してメモリセルアレイ（Memory cell array）１１０から読み出したデータをメモリコントローラ２０に出力する。制御回路１０３は、制御信号入力インターフェース１０２を介して、書き込み、読み出し、消去、及びステータス・リード等の各種コマンド、アドレス、及び書き込みデータを受信する。
【００３８】
制御回路１０３は、コマンドレジスタ（Command register）１０４、アドレスレジスタ（Address register）１０５、ステータスレジスタ（Status register）１０６、センスアンプ（Sense amp）１１１、データレジスタ（Data register）１１２、カラムデコーダ（Column decoder）１１３、及びロウアドレスデコーダ（Row address decoder）１１５を制御する。
【００３９】
制御回路１０３は、データのプログラム、ベリファイ、読み出し、消去時に、メモリセルアレイ１１０、センスアンプ１１１、及びロウデコーダ１１５に所望の電圧を供給する。
【００４０】
コマンドレジスタ１０４は、制御回路１０３から入力されるコマンドを記憶する。
【００４１】
アドレスレジスタ１０５は、例えばメモリコントローラ２０から供給されたアドレスを記憶する。そして、アドレスレジスタ１０５は、記憶したアドレスを内部物理アドレス（カラムアドレス及びロウアドレス）へ変換する。そしてアドレスレジスタ１０５は、カラムアドレスをカラムバッファ（Column buffer）１１４に供給し、且つロウアドレスをロウアドレスバッファデコーダ（Row address buffer decoder）１１６に供給する。
【００４２】
ステータスレジスタ１０６は、ＬＵＮ１００内部の種々の状態を外部に知らせるためのものである。ステータスレジスタ１０６は、ＬＵＮ１００がレディ／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ（不図示）、書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ（不図示）等を有する。
【００４３】
メモリセルアレイ１１０は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＬとを含む。このメモリセルアレイ１１０は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセルとも称す）ＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルトランジスタＭＣは、例えば、制御ゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルトランジスタＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
【００４４】
更に、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４５】
センスアンプ１１１は、データの読み出し動作時には、メモリセルトランジスタＭＣからビット線に読み出されたデータをセンスする。
【００４６】
データレジスタ１１２は、ＳＲＡＭ等で構成される。データレジスタ１１２は、メモリコントローラ２０から供給されたデータや、センスアンプ１１１によって検知されたベリファイ結果等を記憶する。
【００４７】
カラムデコーダ１１３は、カラムバッファ１１４に記憶されているカラムアドレス信号をデコードし、ビット線ＢＬの何れかを選択する選択信号をセンスアンプ１１１に出力する。
【００４８】
カラムバッファ１１４は、アドレスレジスタ１０５から入力されるカラムアドレス信号を一時的に記憶する。
【００４９】
ロウアドレスデコーダ１１５は、ロウアドレスバッファデコーダ１１６を介して入力されるロウアドレス信号をデコードする。そして、ロウアドレスデコーダ１１５は、メモリセルアレイ１１０のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動する。
【００５０】
ロウアドレスバッファデコーダ１１６は、アドレスレジスタ１０５から入力されるロウアドレス信号を一時的に記憶する。
【００５１】
＜１−１−３−３＞  入出力インターフェースの構成
次に、図３を用いて、入出力インターフェース１０１の構成について具体的に説明する。
【００５２】
図３に示すように、入出力インターフェース１０１は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドレジスタ１０４またはアドレスレジスタ１０５からの信号に基づいて、入出力信号ＤＱの入出力を行う。
【００５３】
具体的には、コマンドレジスタ１０４は、ライトイネーブル信号ＢＷＥに基づいて、記憶部１０４ａに記憶されたコマンドＣＭＤを、入出力インターフェース１０１のＡＮＤ演算回路１０１ａに出力する。コマンドレジスタ１０４は、コマンドＣＭＤを出力する際、次のコマンドが入力されるまでは“Ｈｉｇｈ”レベル状態を維持する。アドレスレジスタ１０５は、ライトイネーブル信号ＢＷＥに基づいて、記憶部１０５ａに記憶されたアドレスＡＤＤを、入出力インターフェース１０１のＡＮＤ演算回路１０１ａに出力する。アドレスレジスタ１０５は、自身のＬＵＮ１００が選択される場合、“Ｈｉｇｈ”レベル状態を維持する。
【００５４】
ＡＮＤ演算回路１０１ａは、コマンドＣＭＤ及びアドレスＡＤＤに基づいて、演算結果をＯＲ演算回路１０１ｂに出力する。ＡＮＤ演算回路１０１ａは、コマンドＣＭＤ及びアドレスＡＤＤが共に“Ｈｉｇｈ”レベルである場合のみ、“Ｈｉｇｈ”レベルの信号を出力する。
【００５５】
ＯＲ演算回路１０１ｂは、ＡＮＤ演算回路１０１ａの演算結果、コマンドラッチイネーブル信号ＣＬＥ、またはアドレスラッチイネーブル信号ＡＬＥに基づいて、信号ＥＮを生成する。ＯＲ演算回路１０１ｂは、ＡＮＤ演算回路１０１ａの演算結果、コマンドラッチイネーブル信号ＣＬＥ、及びアドレスラッチイネーブル信号ＡＬＥの全てが“Ｌｏｗ”レベルである場合のみ、“Ｌｏｗ”レベルの信号ＥＮを出力する。換言すると、ＯＲ演算回路１０１ｂは、ＡＮＤ演算回路１０１ａの演算結果、コマンドラッチイネーブル信号ＣＬＥ、及びアドレスラッチイネーブル信号ＡＬＥの少なくとも一つが“Ｈｉｇｈ”レベルである場合、“Ｈｉｇｈ”レベルの信号ＥＮを出力する。以下では、信号ＥＮを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルにすることを「立ち上げる」と記載し、信号ＥＮを“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにすることを「立ち下げる」と記載することがある。
【００５６】
受信器１２０は、信号ＥＮ、及び入出力信号ＤＱに基づいて、ＬＵＮ１００の内部に入出力信号ＤＱを受信する。具体的には、ＮＡＮＤ演算回路１０１ｃは、ＯＲ演算回路１０１ｂから供給された信号ＥＮ、及びメモリコントローラ２０から供給された入出力信号ＤＱに基づいて、信号を生成する。ＮＡＮＤ演算回路１０１ｃは、信号ＥＮ、及び入出力信号ＤＱがともに“Ｈｉｇｈ”レベルである場合のみ、“Ｌｏｗ”レベルの信号を生成する。そして、インバータ１０１ｄは、ＮＡＮＤ演算回路１０１ｃの演算結果を反転出力する。つまり、受信器１２０は、信号ＥＮ、及び入出力信号ＤＱがともに“Ｈｉｇｈ”レベルである場合のみ、ＬＵＮ１００内部に入出力信号ＤＱを受信する。
【００５７】
以下では、受信器１２０に、“Ｈｉｇｈ”レベルの信号ＥＮが入力されている状態を「アクティヴ状態」と記載し、“Ｌｏｗ”レベルの信号ＥＮが入力されている状態を「スタンバイ状態」と記載することがある。受信器１２０はアクティヴ状態の際、入出力データＤＱを受信可能状態である。更に受信器１２０はスタンバイ状態の際、入出力データＤＱを受信できない状態である。
【００５８】
＜１−２＞  動作
＜１−２−１＞  メモリシステムの動作の概要
図４を用いて、本実施形態に係るメモリシステムの動作の概要について説明する。
【００５９】
図４では、メモリグループＧＰ０の動作に着目し、ＬＵＮ（０）からＬＵＮ（１）へアクセス（書き込み動作、読み出し動作等）を変更する場合の動作の概要を説明する。図４に示すように、ＬＵＮ（０）へのアクセス中はＬＵＮ（０）内の信号ＥＮが“Ｈｉｇｈ”レベルとなり、ＬＵＮ（１）〜ＬＵＮ（３）内の信号ＥＮが“Ｌｏｗ”レベルとなる。つまり、ＬＵＮ（０）へのアクセス中は、ＬＵＮ（０）の受信器１２０はアクティヴ状態とされ、ＬＵＮ（１）〜ＬＵＮ（３）の受信器１２０はスタンバイ状態とされる。
【００６０】
そして、時刻Ｔ０において、メモリシステム１はＬＵＮ切り替え動作を行なう。この際、少なくともメモリグループＧＰ０内の全てのＬＵＮ（ＬＵＮ（０）〜ＬＵＮ（３））内の信号ＥＮが“Ｈｉｇｈ”レベルとなる。つまり、ＬＵＮ切り替え動作時において、少なくともメモリグループＧＰ０内の全てのＬＵＮ（ＬＵＮ（０）〜ＬＵＮ（３））の受信器１２０は、アクティヴ状態とされる。
【００６１】
時刻Ｔ１において、選択ＬＵＮアドレスとして、ＬＵＮ（１）のアドレスが確定されると、ＬＵＮ（１）へのアクセスが開始される。ＬＵＮ（１）へのアクセス中はＬＵＮ（１）内の信号ＥＮが“Ｈｉｇｈ”レベルとなり、ＬＵＮ（０）、ＬＵＮ（２）、ＬＵＮ（３）内の信号ＥＮが“Ｌｏｗ”レベルとなる。つまり、ＬＵＮ（１）へのアクセス中は、ＬＵＮ（１）の受信器１２０は、アクティヴ状態とされ、ＬＵＮ（０）、ＬＵＮ（２）、ＬＵＮ（３）の受信器１２０は、スタンバイ状態とされる。
【００６２】
＜１−２−２＞  書き込み動作例１
図５を用いて、本実施形態に係るメモリシステム１の書き込み動作例１について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【００６３】
時刻Ｔ２において、メモリコントローラ２０は、コマンドラッチイネーブル信号ＣＬＥをアサート（“Ｈｉｇｈ”レベル）する。時刻Ｔ２の時点で、チップイネーブル信号ＢＣＥはアサート（“Ｌｏｗ”レベル）されている。コマンドラッチイネーブル信号ＣＬＥがアサートされると、図３で説明したように信号ＥＮは“Ｈｉｇｈ”レベルとなる。
【００６４】
ＬＵＮ１００は、コマンドラッチイネーブル信号ＣＬＥがアサートされてから、コマンド入力のためのセットアップに要する期間として、期間ｔＣＡＬＳだけ待機する必要がある。
【００６５】
時刻Ｔ２から期間ｔＣＡＬＳ経過後の時刻Ｔ３において、メモリコントローラ２０は、コマンド“０１ｈ”及び“８０ｈ”を発行する。
【００６６】
コマンド“０１ｈ”は、メモリセルトランジスタＭＣが３ビットデータを保持可能な場合等に発行されるコマンドである。より具体的には、コマンド“０１ｈ”は、１ページ目を指定するコマンドである。ここでは、１例として、コマンド“０１ｈ”を記載したが、これに限らない。メモリコントローラ２０が別のページを指定する場合は、他のコマンドが入力されても良い。コマンド“８０ｈ”は、書き込み動作を指定するコマンドである。
【００６７】
メモリコントローラ２０は、コマンド、アドレス、及びデータ等の信号を発行する度に、ライトイネーブル信号ＢＷＥをアサート（“Ｌｏｗ”レベル）する。そして、ライトイネーブル信号ＢＷＥがトグルされる度に、信号がＬＵＮ１００に取り込まれる。
【００６８】
引き続きメモリコントローラ２０は、例えば５サイクルにわたってアドレス（Ｃ１、Ｃ２：カラムアドレス、Ｒ１〜Ｒ３：ロウアドレス）を発行すると共に、アドレスラッチイネーブル信号ＡＬＥをアサート（“Ｈｉｇｈ”レベル）する。
【００６９】
アドレスが発行される際、コマンドラッチイネーブル信号ＣＬＥはネゲート（“Ｌｏｗ”レベル）されるが、アドレスラッチイネーブル信号ＡＬＥがアサートされる。アドレスラッチイネーブル信号ＡＬＥがアサートされると、図３で説明したように信号ＥＮは“Ｈｉｇｈ”レベルとなる。つまり、アドレスの受信時において、ＬＵＮ１００は信号ＥＮを“Ｈｉｇｈ”レベルに維持する。
【００７０】
ところで、例えばロウアドレスＲ３に選択ＬＵＮアドレスが含まれており、ロウアドレスＲ３がＬＵＮ１００に供給されることにより、選択ＬＵＮ１００が確定する。選択ＬＵＮ１００が確定すると、図３で説明したように選択ＬＵＮ１００内においては、アドレスラッチ回路１０５が“Ｈｉｇｈ”レベルの信号を出力する。その結果、選択ＬＵＮ１００内の信号ＥＮは“Ｈｉｇｈ”レベルが維持される。一方で、非選択ＬＵＮ１００内においては、アドレスラッチ回路１０５が“Ｌｏｗ”レベルの信号を出力する。その結果、選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。換言すると、選択ＬＵＮ１００の受信器１２０は、アクティヴ状態に維持され、非選択ＬＵＮ１００の受信器１２０は、スタンバイ状態になる。
【００７１】
次にメモリコントローラ２０は、複数サイクルにわたって書き込みデータ（Ｄ０〜Ｄｎ）を出力する。この間、信号ＡＬＥ及びＣＬＥはネゲート（“Ｌ”レベル）される。ＬＵＮ１００で受信された書き込みデータは、センスアンプ１１１内のページバッファに保持される。
【００７２】
図５では図示していないが、メモリコントローラ２０は、書き込みコマンド“１０Ｈ”を発行すると共に、コマンドラッチイネーブル信号ＣＬＥをアサートする。コマンド“１０ｈ”を受信すると、制御回路１０３は書き込み動作を開始し、ＬＵＮ１００はビジー状態となる（ＲＹ／ＢＢＹ＝“Ｌｏｗ”レベル）。
【００７３】
＜１−２−３＞  読み出し動作例１
図６を用いて、本実施形態に係るメモリシステム１の読み出し動作例１について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【００７４】
時刻Ｔ５において、メモリコントローラ２０は、コマンドラッチイネーブル信号ＣＬＥをアサートする。時刻Ｔ５の時点で、チップイネーブル信号ＢＣＥはアサートされている。コマンドラッチイネーブル信号ＣＬＥがアサートされると、信号ＥＮは“Ｈｉｇｈ”レベルとなる。
【００７５】
時刻Ｔ５から期間ｔＣＡＬＳ経過後の時刻Ｔ６において、メモリコントローラ２０は、読み出しコマンド“０５ｈ”を発行する。
【００７６】
引き続きメモリコントローラ２０は、例えば５サイクルにわたってアドレス（Ｃ１、Ｃ２：カラムアドレス、Ｒ１〜Ｒ３：ロウアドレス）を発行すると共に、アドレスラッチイネーブル信号ＡＬＥをアサート（“Ｈｉｇｈ”レベル）する。
【００７７】
メモリコントローラ２０は、コマンド“Ｅ０ｈ”を発行する。ＬＵＮ１００は、コマンド“Ｅ０ｈ”を受信すると読み出し動作を開始する。
【００７８】
コマンドレジスタ１０４は、メモリコントローラ２０から要求されている動作が読み出し動作であるということを認識する。そして、コマンドレジスタ１０４は“Ｌｏｗ”レベルの信号を、ＡＮＤ演算回路１０１ａに供給する（図３参照）。これにより、信号ＥＮは、“Ｌｏｗ”レベルになる。
つまり、受信器１２０はスタンバイ状態になる。
【００７９】
＜１−３＞  効果
上述した実施形態によれば、アドレスＡＤＤ、コマンドＣＭＤ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等を用いて、ＬＵＮ１００とデータ入出力線との電気的な接続を適宜制御する。
【００８０】
例えば書き込み動作において、非選択ＬＵＮ１００が書き込みデータを受信してしまうと、不要な電流がＬＵＮ１００に流れてしまうこととなる。しかしながら、上述した実施形態を採用することにより、非選択ＬＵＮ１００の動作電流を抑制することが可能となる。
【００８１】
また、読み出し動作においては、ＬＵＮ１００はデータを受信する必要がない。上述した実施形態を採用することにより、ＬＵＮ１００の動作電流を抑制することが可能となる。
【００８２】
＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、入出力インターフェースの他の構成について説明する。尚、第２実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から類推可能な事項についての説明は省略する。
【００８３】
＜２−１＞  入出力インターフェースの構成
次に、図７を用いて、第２実施形態のメモリシステムに係る入出力インターフェース１０１の構成について具体的に説明する。
【００８４】
図７に示すように、入出力インターフェース１０１は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドレジスタ１０４またはアドレスレジスタ１０５からの信号に基づいて、入出力信号ＤＱの入出力を行う。
【００８５】
具体的には、ＮＡＮＤ演算回路１０１ｇは、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥに基づいて、演算結果をＮＡＮＤ演算回路１０１ｈに出力する。ＮＡＮＤ演算回路１０１ｇは、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥがともに“Ｈｉｇｈ”レベルである場合のみ、“Ｌｏｗ”レベルの信号を生成する。
【００８６】
ＮＡＮＤ演算回路１０１ｈ及びＮＡＮＤ演算回路１０１ｉはＲＳフリップフロップ回路を構成している。具体的には、ＮＡＮＤ演算回路１０１ｈは、ＮＡＮＤ演算回路１０１ｇ及びＮＡＮＤ演算回路１０１ｉの演算結果に基づいて、演算結果を出力する。ＮＡＮＤ演算回路１０１ｉは、ＮＡＮＤ演算回路１０１ｈの演算結果、及びコマンドレジスタ１０４からの信号（例えばコマンドＣＭＤ）に基づいて、演算結果を出力する。
【００８７】
本ＲＳフリップフロップ回路の動作について簡単に説明する。ＮＡＮＤ演算回路１０１ｇからの信号が“Ｈｉｇｈ”レベル、且つコマンドレジスタ１０４からの信号が“Ｌｏｗ”レベルである場合、ＮＡＮＤ演算回路１０１ｈは、“Ｌｏｗ”レベルの信号を出力する。更に、ＮＡＮＤ演算回路１０１ｇからの信号が“Ｌｏｗ”レベル、且つコマンドレジスタ１０４からの信号が“Ｈｉｇｈ”レベルである場合、ＮＡＮＤ演算回路１０１ｈは、“Ｈｉｇｈ”レベルの信号を出力する。また、ＮＡＮＤ演算回路１０１ｈの出力信号が確定している状態で、ＮＡＮＤ演算回路１０１ｇからの信号、またはコマンドレジスタ１０４からの信号が変化しても、ＮＡＮＤ演算回路１０１ｈの出力信号は保持される。
【００８８】
ＯＲ演算回路１０１ｊは、ＮＡＮＤ演算回路１０１ｈの演算結果、及びアドレスレジスタ１０５からの信号に基づいて、信号ＥＮを生成する。ＯＲ演算回路１０１ｊは、ＮＡＮＤ演算回路１０１ｈの演算結果、アドレスレジスタ１０５からの信号がともに“Ｌｏｗ”レベルである場合のみ、“Ｌｏｗ”レベルの信号ＥＮを出力する。換言すると、ＯＲ演算回路１０１ｊは、ＮＡＮＤ演算回路１０１ｈの演算結果、アドレスレジスタ１０５からの信号の少なくとも一つが“Ｈｉｇｈ”レベルである場合、“Ｈｉｇｈ”レベルの信号ＥＮを出力する。
【００８９】
受信器１２０は、信号ＥＮ、及び入出力信号ＤＱがともに“Ｈｉｇｈ”レベルである場合のみ、ＬＵＮ１００内部に入出力信号ＤＱを受信する。
【００９０】
＜２−２＞  動作
第１実施形態で説明した動作と、第２実施形態の動作との違いは、ＬＵＮ１００内の信号ＥＮの立ち上げ方法である。
【００９１】
第１実施形態に係るメモリシステム１おいては、コマンドラッチイネーブル信号ＣＬＥのアサートに基づいて信号ＥＮを立ち上げている。第２実施形態に係るメモリシステム１おいては、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥを同時にアサートすることによって、信号ＥＮを立ち上げる。コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥを同時にアサートする動作は、信号ＥＮを立ち上げるための動作となる。
【００９２】
＜２−２−１＞  書き込み動作例２
図８を用いて、本実施形態に係るメモリシステム１の書き込み動作例２について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【００９３】
時刻Ｔ８において、メモリコントローラ２０は、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥをアサートする。これにより、図７を用いて説明したように、信号ＥＮは、“Ｈｉｇｈ”レベルになる。その後、メモリコントローラ２０は、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥをネゲートする。そのため、ＮＡＮＤ演算回路１０１ｈの入力信号が変化するが、ＮＡＮＤ演算回路１０１ｉの入力信号が変化しないため、ＮＡＮＤ演算回路１０１ｈの出力信号が“Ｈｉｇｈ“レベルに保たれる。その結果、信号ＥＮは、“Ｈｉｇｈ”レベルに保たれる。
【００９４】
時刻Ｔ８から期間ｔＣＡＬＳ経過後の時刻Ｔ９において、メモリコントローラ２０は、書き込みコマンド“０１ｈ”及び“８０ｈ”を発行する。
【００９５】
時刻Ｔ１０において、選択ＬＵＮ１００が確定すると、図７で説明したように選択ＬＵＮ１００内においては、アドレスラッチ回路１０５が“Ｈｉｇｈ”レベルの信号を出力する。その結果、選択ＬＵＮ１００内の信号ＥＮは“Ｈｉｇｈ”レベルが維持される。一方で、非選択ＬＵＮ１００内においては、アドレスラッチ回路１０５が“Ｌｏｗ”レベルの信号を出力する。その結果、選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。換言すると、選択ＬＵＮ１００の受信器１２０は、アクティヴ状態が維持され、非選択ＬＵＮ１００は、スタンバイ状態にされる。
【００９６】
メモリコントローラ２０は、例えば５サイクルにわたってアドレス（Ｃ１、Ｃ２：カラムアドレス、Ｒ１〜Ｒ３：ロウアドレス）を発行すると共に、アドレスラッチイネーブル信号ＡＬＥをアサート（“Ｈｉｇｈ”レベル）する。
【００９７】
次にメモリコントローラ２０は、複数サイクルにわたって書き込みデータ（Ｄ０〜Ｄｎ）を出力する。この間、信号ＡＬＥ及びＣＬＥはネゲートされる。ＬＵＮ１００で受信された書き込みデータは、センスアンプ１３０内のページバッファに保持される。
【００９８】
＜２−２−２＞  書き込み動作例３
図９、図１０を用いて、本実施形態に係るメモリシステム１の書き込み動作例３について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【００９９】
書き込み動作例３における信号ＥＮの立ち上げ方法は、書き込み動作例２と同様であるので説明を省略する。ここでは、非選択ＬＵＮ１００における信号ＥＮの立ち下げタイミングについて説明する。
【０１００】
例えば、ロウアドレスＲ３に選択ＬＵＮアドレスが含まれている。ロウアドレスＲ３がＬＵＮ１００に供給されることにより、選択ＬＵＮ１００が確定する。選択ＬＵＮ１００が確定すると、選択ＬＵＮ１００内の信号ＥＮは“Ｈｉｇｈ”レベルが維持され、非選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。換言すると、選択ＬＵＮ１００の受信器１２０は、アクティヴ状態に維持され、非選択ＬＵＮ１００は、スタンバイ状態にされる。
【０１０１】
図９に示すように、ロウアドレスＲ３を受信した直後に、非選択ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。図１０に示すように、データの入出力前後のタイミングで、非選択ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。
【０１０２】
＜２−２−３＞  読み出し動作例２
図１１を用いて、本実施形態に係るメモリシステム１の読み出し動作例２について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１０３】
読み出し動作例２における信号ＥＮの立ち上げ方法は、書き込み動作例２と同様である。
【０１０４】
時刻Ｔ１３において、メモリコントローラ２０は、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥをアサートする。これにより、図７を用いて説明したように、信号ＥＮは、“Ｈｉｇｈ”レベルになる。
【０１０５】
時刻Ｔ１３から期間ｔＣＡＬＳ経過後の時刻Ｔ１４において、読み出しコマンド“０５ｈ”を発行する。
【０１０６】
コマンドレジスタ１０４は、“０５ｈ”を受信すると、メモリコントローラ２０から要求されている動作が読み出し動作であるということを認識する。そして、コマンドレジスタ１０４は“Ｌｏｗ”レベルの信号を、ＡＮＤ演算回路１０１ａに供給する（図３参照）。これにより、信号ＥＮは、“Ｌｏｗ”レベルになる。
つまり、受信器１２０はスタンバイ状態になる。
【０１０７】
＜２−２−４＞  読み出し動作例３
図１２〜図１４を用いて、本実施形態に係るメモリシステム１の読み出し動作例３について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１０８】
読み出し動作例３における信号ＥＮの立ち上げ方法は、読み出し動作例２と同様であるので説明を省略する。ここでは、ＬＵＮ１００における信号ＥＮの立ち下げタイミングについて説明する。
【０１０９】
コマンドレジスタ１０４は、メモリコントローラ２０から要求されている動作が読み出し動作であるということを認識する。そして、コマンドレジスタ１０４は“Ｌｏｗ”レベルの信号を、ＡＮＤ演算回路１０１ａに供給する（図３参照）。これにより、信号ＥＮは、“Ｌｏｗ”レベルになる。
つまり、受信器１２０はスタンバイ状態になる。
【０１１０】
図１２に示すように、ロウアドレスＲ３を受信した直後に、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。また図１３に示すように、コマンド“Ｅ０ｈ”を受信した直後に、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。また、図１４に示すように、データの入出力前後のタイミングで、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。
【０１１１】
＜２−３＞  効果
上述した実施形態によれば、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥを同時にアサートすることにより、複数のＬＵＮ１００の受信器１２０はアクティヴ状態となる。
【０１１２】
データの入出力の高速化にともない、コマンドアドレス入力サイクルが高速化される必要がある。例えば第１実施形態の場合、データの入出力が高速化されると、コマンドラッチイネーブル信号ＣＬＥがアサートされてから、コマンド入力のためのセットアップに要する期間が足りなくなり、セットアップが間に合わないという問題が発生する可能性がある。換言すると、コマンド入力される前に、受信器１２０を介してＬＵＮ１００がデータ入出力線に電気的に接続されず、ＬＵＮ１００が適切にコマンドを受信できないという問題が発生する可能性がある。
【０１１３】
そこで、本実施形態では、コマンド入力の為にコマンドラッチイネーブル信号ＣＬＥをアサートする前に、受信器１２０をアクティヴ状態にする。これにより、第１実施形態に比べ、実質的な期間ｔＣＡＬＳを緩和することが可能となる。そのため、データの入出力の高速化にともない、適切に入出力信号ＤＱの送受信が行えるメモリシステムを提供することが可能となる。
【０１１４】
＜２−４＞  第２実施形態の変形例１
＜２−４−１＞  書き込み動作例４
図１５を用いて、本実施形態に係るメモリシステム１の書き込み動作例４について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１１５】
書き込み動作例４における信号ＥＮの立ち上げ方法は、第２実施形態の書き込み動作例２と同様であるので説明を省略する。ここでは、非選択ＬＵＮ１００における信号ＥＮの立ち下げタイミングについて説明する。
【０１１６】
例えば、ロウアドレスＲ３に選択ＬＵＮアドレスが含まれている。ロウアドレスＲ３がＬＵＮ１００に供給されることにより、選択ＬＵＮ１００が確定する。図７に示すように、選択ＬＵＮ１００が確定し、更にコマンド“ＸＸｈ”が入力されると、コマンドレジスタ１０４の出力信号が“Ｌｏｗ”レベルとなる。一方で、選択ＬＵＮ１００においては、アドレスレジスタ１０５は“Ｈｉｇｈ”レベルの信号を維持し、非選択ＬＵＮ１００においては、アドレスレジスタ１０５は“Ｌｏｗ”レベルの信号を出力する。そのため、選択ＬＵＮ１００内の信号ＥＮは“Ｈｉｇｈ”レベルが維持され、非選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。換言すると、選択ＬＵＮ１００の受信器１２０は、アクティヴ状態が維持され、非選択ＬＵＮ１００の受信器１２０は、スタンバイ状態にされる。
【０１１７】
＜２−４−２＞  読み出し動作例４
図１６を用いて、本実施形態に係るメモリシステム１の読み出し動作例４について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１１８】
読み出し動作例４における信号ＥＮの立ち上げ方法は、第２実施形態の読み出し動作例２と同様であるので説明を省略する。ここでは、ＬＵＮ１００における信号ＥＮの立ち下げタイミングについて説明する。
【０１１９】
コマンドレジスタ１０４は、“ＸＸｈ”を受信すると、メモリコントローラ２０から要求されている動作が読み出し動作であるということを認識する。そして、コマンドレジスタ１０４は“Ｌｏｗ”レベルの信号を、ＡＮＤ演算回路１０１ａに供給する（図３参照）。これにより、信号ＥＮは、“Ｌｏｗ”レベルになる。つまり、受信器１２０はスタンバイ状態になる。
【０１２０】
＜２−５＞  第２実施形態の変形例２
図１７を用いて、第２実施形態の変形例２のメモリシステムに係る入出力インターフェース１０１の構成について具体的に説明する。
【０１２１】
図１７に示す入出力インターフェース１０１は、データ出力時に、受信器１２０がＬＵＮ１００とデータ入出力線に電気的に接続されないように制御する回路を備えている。
【０１２２】
具体的には、図１７に示すように、入出力インターフェース１０１は、ＮＡＮＤ回路１０１ｋを備えている。そして、ＮＡＮＤ演算回路１０１ｋは、コマンドラッチイネーブル信号ＣＬＥの反転信号~ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥの反転信号~ＡＬＥ、チップイネーブル信号ＢＣＥの反転信号~ＢＣＥ、ライトイネーブル信号ＢＷＥに基づいて、演算結果をＮＡＮＤ演算回路１０１ｌに出力する。ＮＡＮＤ演算回路１０１ｋは、信号~ＣＬＥ、~ＡＬＥ、~ＢＣＥ、及びＢＷＥが全て“Ｈｉｇｈ”レベルである場合のみ、“Ｌｏｗ”レベルの信号を生成する。
【０１２３】
ＮＡＮＤ演算回路１０１ｌ及びＮＡＮＤ演算回路１０１ｍはＲＳフリップフロップ回路を構成している。具体的には、ＮＡＮＤ演算回路１０１ｌは、ＮＡＮＤ演算回路１０１ｋ及びＮＡＮＤ演算回路１０１ｍの演算結果に基づいて、演算結果を出力する。ＮＡＮＤ演算回路１０１ｍは、ＮＡＮＤ演算回路１０１ｌの演算結果、及びリードイネーブル信号ＢＲＥに基づいて、演算結果を出力する。
【０１２４】
本ＲＳフリップフロップ回路の動作について簡単に説明する。ＮＡＮＤ演算回路１０１ｋからの信号が“Ｈｉｇｈ”レベル、且つリードイネーブル信号ＢＲＥが“Ｌｏｗ”レベルである場合、ＮＡＮＤ演算回路１０１ｌは、“Ｌｏｗ”レベルの信号を出力する。更に、ＮＡＮＤ演算回路１０１ｋからの信号が“Ｌｏｗ”レベル、且つリードイネーブル信号ＢＲＥが“Ｈｉｇｈ”レベルである場合、ＮＡＮＤ演算回路１０１ｌは、“Ｈｉｇｈ”レベルの信号を出力する。また、ＮＡＮＤ演算回路１０１ｌの出力信号が確定している状態で、ＮＡＮＤ演算回路１０１ｋからの信号、またはリードイネーブル信号ＢＲＥが変化しても、ＮＡＮＤ演算回路１０１ｌの出力信号は保持される。
【０１２５】
そして、インバータ１０１ｎは、ＮＡＮＤ演算回路１０１ｌの出力信号を反転させ、ＡＮＤ演算回路１０１ｏに供給する。
【０１２６】
ＡＮＤ演算回路１０１ｏは、インバータ１０１ｎの出力信号及びアドレスレジスタ１０５からの信号に基づいて、演算結果をＯＲ演算回路１０１ｐに出力する。ＡＮＤ演算回路１０１ｏは、インバータ１０１ｎの出力信号及びアドレスレジスタ１０５からの信号が共に“Ｈｉｇｈ”レベルである場合のみ、“Ｈｉｇｈ”レベルの信号を出力する。
【０１２７】
ＯＲ演算回路１０１ｐは、ＡＮＤ演算回路１０１ｏ及びＮＡＮＤ演算回路１０１ｈの演算結果に基づいて、信号ＥＮを生成する。ＯＲ演算回路１０１ｐは、ＡＮＤ演算回路１０１ｏ及びＮＡＮＤ演算回路１０１ｈの演算結果がともに“Ｌｏｗ”レベルである場合のみ、“Ｌｏｗ”レベルの信号ＥＮを出力する。換言すると、ＯＲ演算回路１０１ｐは、ＡＮＤ演算回路１０１ｏ及びＮＡＮＤ演算回路１０１ｈの演算結果の少なくとも一つが“Ｈｉｇｈ”レベルである場合、“Ｈｉｇｈ”レベルの信号ＥＮを出力する。
【０１２８】
データの出力期間においては、信号~ＣＬＥ、~ＡＬＥ、~ＢＣＥ、ＢＷＥ、及びＢＲＥＡが全て“Ｈｉｇｈ”レベルになる。その結果、ＮＡＮＤ演算回路１０１ｌの出力信号は“Ｈｉｇｈ”レベルの信号を出力する。その結果、データの出力期間においては、信号ＥＮは“Ｌｏｗ”レベルとなる。
【０１２９】
このように、第２実施形態の変形例２のメモリシステムに係る入出力インターフェース１０１は、データ出力時に、受信器１２０がＬＵＮ１００とデータ入出力線に電気的に接続されないように制御することができる。
【０１３０】
＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、入出力インターフェースの他の構成について説明する。尚、第３実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１、第２実施形態に係る記憶装置と同様である。従って、上述した第１、第２実施形態で説明した事項及び上述した第１、第２実施形態から類推可能な事項についての説明は省略する。
【０１３１】
＜３−１＞  入出力インターフェースの構成
次に、図１８を用いて、第３実施形態のメモリシステムに係る入出力インターフェース１０１の構成について具体的に説明する。第３実施形態のメモリシステムに係る入出力インターフェース１０１は、第２の実施形態のメモリシステムに係る入出力インターフェース１０１と比べ、更にライトイネーブル信号ＢＷＥの反転信号~ＢＷＥに基づいて、入出力信号ＤＱの入出力を行う。
【０１３２】
具体的には、ＮＡＮＤ演算回路１０１ｇ１は、信号ＣＬＥ、ＡＬＥ、及び~ＢＷＥに基づいて、演算結果をＮＡＮＤ演算回路１０１ｈに出力する。ＮＡＮＤ演算回路１０１ｇ１は、信号ＣＬＥ、ＡＬＥ、及び~ＢＷＥが全て“Ｈｉｇｈ”レベルである場合のみ、“Ｌｏｗ”レベルの信号を生成する。
【０１３３】
＜３−２＞  動作
第２実施形態で説明した動作と、第３実施形態の動作との違いは、ＬＵＮ１００内の信号ＥＮの立ち上げ方法である。
【０１３４】
第２実施形態に係るメモリシステム１おいては、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥを同時にアサートすることによって、信号ＥＮを立ち上げている。一方で第３実施形態に係るメモリシステム１おいては、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、及びライトイネーブル信号ＢＷＥを同時にアサートすることによって、信号ＥＮを立ち上げている。つまり、信号ＣＬＥ、ＡＬＥ、及びＢＷＥを同時にアサートする動作は、信号ＥＮを立ち上げるための動作となる。
【０１３５】
＜３−２−１＞  書き込み動作例５
図１９を用いて、本実施形態に係るメモリシステム１の書き込み動作例５について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１３６】
時刻Ｔ８において、メモリコントローラ２０は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、及びライトイネーブル信号ＢＷＥをアサートする。これにより、図１８を用いて説明したように、信号ＥＮは、“Ｈｉｇｈ”レベルになる。その後、メモリコントローラ２０は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥをネゲートする。そのため、ＮＡＮＤ演算回路１０１ｈの入力信号が変化するが、ＮＡＮＤ演算回路１０１ｉの入力信号が変化しないため、ＮＡＮＤ演算回路１０１ｈの出力信号が“Ｈｉｇｈ“レベルに保たれる。その結果、信号ＥＮは、“Ｈｉｇｈ”レベルに保たれる。
【０１３７】
時刻Ｔ９以降の動作は、図８を用いて説明した動作と同様である。
【０１３８】
＜３−２−２＞  他のアクセス動作
図２０に示すように、図９で説明した書き込み動作例３に、書き込み動作例５の信号ＥＮの立ち上げ方法を適用することも可能である。
【０１３９】
同様に、図２１に示すように、図１０で説明した書き込み動作例３に、書き込み動作例５の信号ＥＮの立ち上げ方法を適用することも可能である。
【０１４０】
図２２に示すように、図１１で説明した読み出し動作例２に、書き込み動作例５の信号ＥＮの立ち上げ方法を適用することも可能である。
【０１４１】
同様に、図２３に示すように、図１２で説明した読み出し動作例３に、書き込み動作例５の信号ＥＮの立ち上げ方法を適用することも可能である。
【０１４２】
同様に、図２４に示すように、図１３で説明した読み出し動作例３に、書き込み動作例５の信号ＥＮの立ち上げ方法を適用することも可能である。
【０１４３】
同様に、図２５に示すように、図１４で説明した読み出し動作例３に、書き込み動作例５の信号ＥＮの立ち上げ方法を適用することも可能である。
【０１４４】
同様に、図２６に示すように、図１５で説明した書き込み動作例４に、書き込み動作例５の信号ＥＮの立ち上げ方法を適用することも可能である。
【０１４５】
同様に、図２７に示すように、図１６で説明した読み出し動作例４に、書き込み動作例５の信号ＥＮの立ち上げ方法を適用することも可能である。
【０１４６】
＜３−３＞  効果
上述した実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【０１４７】
＜３−４＞  第３実施形態の変形例
次に、図２８を用いて、第３実施形態の変形例のメモリシステムに係る入出力インターフェース１０１の構成について具体的に説明する。第３実施形態の変形例のメモリシステムに係る入出力インターフェース１０１は、第２の実施形態の変形例２のメモリシステムに係る入出力インターフェース１０１と比べ、更にライトイネーブル信号ＢＷＥの反転信号~ＢＷＥに基づいて、入出力信号ＤＱの入出力を行う。
【０１４８】
具体的には、ＮＡＮＤ演算回路１０１ｇ１は、信号ＣＬＥ、ＡＬＥ、及び~ＢＷＥに基づいて、演算結果をＮＡＮＤ演算回路１０１ｈに出力する。ＮＡＮＤ演算回路１０１ｇ１は、信号ＣＬＥ、ＡＬＥ、及び~ＢＷＥが全て“Ｈｉｇｈ”レベルである場合のみ、“Ｌｏｗ”レベルの信号を生成する。
【０１４９】
＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、入出力インターフェースの他の構成について説明する。尚、第４実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１〜第３実施形態に係る記憶装置と同様である。従って、上述した第１〜第３実施形態で説明した事項及び上述した第１〜第３実施形態から類推可能な事項についての説明は省略する。
【０１５０】
＜４−１＞  入出力インターフェースの構成
図２９に示すように、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第２実施形態に係るメモリシステム１の入出力インターフェース１０１と、を組み合わせることが可能である。
【０１５１】
そして、図２９に示すように、スイッチ回路１０１ｑによって、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第２実施形態に係るメモリシステム１の入出力インターフェース１０１と、のどちらの信号ＥＮを用いるかを選択することが可能である。例えば、“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作等によって、信号ＭＳが生成され、スイッチ回路１０１ｑに入力されることにより、出力信号を選択することが可能となる。“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作とは、例えば、ＬＵＮ１００の動作モード等を変更する動作である。
【０１５２】
＜４−２＞  動作
ここで、図３０を用いて、本実施形態に係るメモリシステムのモード選択動作について説明する。
【０１５３】
図３０に示すように、メモリシステム１の電源投入（Power on）時は、ＬＵＮ１００は第１動作モードに設定されている。そして、メモリコントローラ２０は初期化コマンド“ＦＦｈ”を発行する。続いて、メモリコントローラ２０は“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作を行う。
【０１５４】
具体的には、メモリコントローラ２０は、“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作に係るコマンド“ＥＦｈ”及び“ＹＹｈ”を順次ＬＵＮ１００に発行し、その後、動作モードの変更に係る情報（Ｗ−Ｂ０〜Ｗ−Ｂ３）を発行する。
【０１５５】
ＬＵＮ１００は、コマンド“ＥＦｈ”及び“ＹＹｈ”と、情報（Ｗ−Ｂ０〜Ｗ−Ｂ３）と、を受信すると、動作モードを変更する。例えば、本実施例では、第２動作モードに変更される。
【０１５６】
ここで、第１動作モードから第２動作モードに変更される場合の、スイッチ回路１０１ｑの動作に関して簡単に説明する。図２９に示すように、例えば、第１動作モードにおいて、ＯＲ回路１０１ｂの出力信号を信号ＥＮとして選択出力するようにスイッチ回路１０１ｑが制御されていることがある。しかし、第２動作モードに切り替わることにより、ＯＲ回路１０１ｊの出力信号を信号ＥＮとして選択出力するようにスイッチ回路１０１ｑが制御される。
【０１５７】
その後、“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作によって、動作モードを変更しない限りは、ＬＵＮ１００は第２動作モードで動作する。
【０１５８】
ＬＵＮ１００を第１動作モードで動作させたい場合は、再度“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作によって、動作モードを変更する必要がある。
【０１５９】
＜４−３＞  効果
以上のように、スイッチ回路１０１ｑを用いることにより、第１及び第２実施形態を適切に組み合わせて、適切に動作させることが可能となる。
【０１６０】
＜４−４＞  第４実施形態の変形例１
図３１に示すように、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第２実施形態の変形例２に係るメモリシステム１の入出力インターフェース１０１と、を組み合わせることが可能である。
【０１６１】
そして、図３１に示すように、スイッチ回路１０１ｒによって、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第２実施形態の変形例２に係るメモリシステム１の入出力インターフェース１０１と、のどちらの信号を用いるかを選択することが可能である。例えば、“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作等によって、信号ＭＳが生成され、スイッチ回路１０１ｒに入力されることにより、出力信号を選択することが可能となる。“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作に関しては、図３０を用いて説明した動作と同様である。
【０１６２】
＜４−５＞  第４実施形態の変形例２
図３２に示すように、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第３実施形態に係るメモリシステム１の入出力インターフェース１０１と、を組み合わせることが可能である。
【０１６３】
そして、図３２に示すように、スイッチ回路１０１ｑによって、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第３実施形態に係るメモリシステム１の入出力インターフェース１０１と、のどちらの信号を用いるかを選択することが可能である。例えば、“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作等によって、信号ＭＳが生成され、スイッチ回路１０１ｑに入力されることにより、出力信号を選択することが可能となる。“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作に関しては、図３０を用いて説明した動作と同様である。
【０１６４】
＜４−６＞  第４実施形態の変形例３
図３３に示すように、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第３実施形態の変形例に係るメモリシステム１の入出力インターフェース１０１と、を組み合わせることが可能である。
【０１６５】
そして、図３３に示すように、スイッチ回路１０１ｒによって、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第３実施形態の変形例に係るメモリシステム１の入出力インターフェース１０１と、のどちらの信号を用いるかを選択することが可能である。例えば、“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作等によって、信号ＭＳが生成され、スイッチ回路１０１ｒに入力されることにより、出力信号を選択することが可能となる。“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作に関しては、図３０を用いて説明した動作と同様である。
【０１６６】
＜５＞第５実施形態
第５実施形態について説明する。第５実施形態では、入出力インターフェースの他の構成について説明する。尚、第５実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１、第２実施形態に係る記憶装置と同様である。従って、上述した第１、第２実施形態で説明した事項及び上述した第１、第２実施形態から類推可能な事項についての説明は省略する。
【０１６７】
＜５−１＞  入出力インターフェースの構成
次に、図３４を用いて、入出力インターフェース１０１の構成について具体的に説明する。
【０１６８】
図３４に示すように、入出力インターフェース１０１は、ライトプロテクト信号ＢＷＰの反転信号~ＢＷＰ、またはアドレスレジスタ１０５からの信号に基づいて、入出力信号ＤＱの入出力を行う。
【０１６９】
ＯＲ演算回路１０１ｓは、信号~ＢＷＰ及びアドレスレジスタ１０５からの信号に基づいて、信号ＥＮを生成する。ＯＲ演算回路１０１ｓは、信号~ＢＷＰ及びアドレスレジスタ１０５からの信号が共に“Ｌｏｗ”レベルである場合のみ、“Ｌｏｗ”レベルの信号ＥＮを出力する。換言すると、ＯＲ演算回路１０１ｓは、信号~ＢＷＰ及びアドレスレジスタ１０５からの信号の少なくとも一つが“Ｈｉｇｈ”レベルである場合、“Ｈｉｇｈ”レベルの信号ＥＮを出力する。
【０１７０】
受信器１２０は、信号ＥＮ、及び入出力信号ＤＱに基づいて、ＬＵＮ１００の内部に入出力信号ＤＱを受信する。受信器１２０は、信号ＥＮ、及び入出力信号ＤＱがともに“Ｈｉｇｈ”レベルである場合のみ、ＬＵＮ１００内部に入出力信号ＤＱを受信する。
【０１７１】
＜５−２＞  動作
＜５−２−１＞  書込み動作例６
図３５を用いて、本実施形態に係るメモリシステム１の書き込み動作例６について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１７２】
時刻Ｔ２０において、メモリコントローラ２０は、ライトプロテクト信号ＢＷＰをアサート（“Ｌｏｗ”レベル）する。ライトプロテクト信号ＢＷＰがアサートされている間、信号ＥＮは、“Ｈｉｇｈ”レベルに保たれる。
【０１７３】
時刻Ｔ２０から期間ｔＣＡＬＳ経過後の時刻Ｔ２１において、メモリコントローラ２０は、書き込みコマンド“０１ｈ”及び“８０ｈ”を発行する。
【０１７４】
ＬＵＮ１００のアドレスが確定した後、時刻Ｔ２２において、メモリコントローラ２０は、ライトプロテクト信号ＢＷＰをネゲート（“Ｈｉｇｈ”レベル）する。ライトプロテクト信号ＢＷＰがネゲートされると、非選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。一方で、選択ＬＵＮ１００内は、アドレスレジスタ１０５の信号が“Ｈｉｇｈ”に保たれるので、信号ＥＮは“Ｈｉｇｈ”レベルに保たれる。
【０１７５】
その他の動作は、図８を用いて説明した動作と同様である。
【０１７６】
以上のように、本実施形態では、ライトプロテクト信号ＢＷＰを用いて、信号ＥＮを制御する。一方で、本動作を実現する場合、ライトプロテクト動作は行えない。しかしながら、“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作等を用いれば、本実施形態を動作させるモードと、ライトプロテクト動作を使用するモードとを適宜切り替えることができる。
【０１７７】
＜５−２−２＞  書き込み動作例７
図３６、図３７を用いて、本実施形態に係るメモリシステム１の書き込み動作例７について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１７８】
書き込み動作例７における信号ＥＮの立ち上げ方法は、書き込み動作例６と同様であるので説明を省略する。ここでは、非選択ＬＵＮ１００における信号ＥＮの立ち下げタイミングについて説明する。
【０１７９】
例えば、ロウアドレスＲ３に選択ＬＵＮアドレスが含まれている。ＬＵＮ１００のアドレスが確定した後、時刻Ｔ２３において、メモリコントローラ２０は、ライトプロテクト信号ＢＷＰをネゲート（“Ｈｉｇｈ”レベル）する。ライトプロテクト信号ＢＷＰがネゲートされると、非選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。一方で、選択ＬＵＮ１００内は、アドレスレジスタ１０５の信号が“Ｈｉｇｈ”に保たれるので、信号ＥＮは“Ｈｉｇｈ”レベルに保たれる。
【０１８０】
図３６に示すように、ロウアドレスＲ３を受信した直後に、非選択ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。図３７に示すように、データの入出力前後のタイミングで、非選択ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。
【０１８１】
＜５−２−３＞  読み出し動作例５
図３８を用いて、本実施形態に係るメモリシステム１の読み出し動作例５について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１８２】
時刻Ｔ２５において、メモリコントローラ２０は、ライトプロテクト信号ＢＷＰをアサートする。ライトプロテクト信号ＢＷＰがアサートされている間、信号ＥＮは、“Ｈｉｇｈ”レベルに保たれる。
【０１８３】
時刻Ｔ２５から期間ｔＣＡＬＳ経過後の時刻Ｔ２６において、読み出しコマンド“０５ｈ”を発行する。
【０１８４】
読み出し動作であることが確定した後、時刻Ｔ２７において、メモリコントローラ２０は、ライトプロテクト信号ＢＷＰをネゲート（“Ｈｉｇｈ”レベル）する。ライトプロテクト信号ＢＷＰがネゲートされると、選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。
【０１８５】
＜５−２−４＞  読み出し動作例６
図３９〜図４１を用いて、本実施形態に係るメモリシステム１の読み出し動作例６について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１８６】
読み出し動作例６における信号ＥＮの立ち上げ方法は、読み出し動作例５と同様であるので説明を省略する。ここでは、ＬＵＮ１００における信号ＥＮの立ち下げタイミングについて説明する。
【０１８７】
読み出し動作であることが確定した後、時刻Ｔ２８において、メモリコントローラ２０は、ライトプロテクト信号ＢＷＰをネゲート（“Ｈｉｇｈ”レベル）する。ライトプロテクト信号ＢＷＰがネゲートされると、選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。
【０１８８】
図３９に示すように、ロウアドレスＲ３を受信した直後に、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。また図４０に示すように、コマンド“Ｅ０ｈ”を受信した直後に、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。また、図４１に示すように、データの入出力前後のタイミングで、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。
【０１８９】
＜５−３＞  効果
上述する実施形態によれば、第２実施形態と同様の効果を得ることが可能となる。
【０１９０】
＜５−４＞  第５実施形態の変形例
第５実施形態では、ライトプロテクト信号ＢＷＰを用いて、信号ＥＮの制御を行った。しかし、信号ＥＮの制御専用の信号ＮＰを採用しても良い。この場合、図３４に示すように、信号~ＢＷＰの代わりに信号ＮＰがＯＲ演算回路１０１ｓに入力される。この信号ＮＰは、メモリコントローラ２０からＮＡＮＤ型フラッシュメモリ１０に入力されるものとする。
【０１９１】
＜５−４−１＞  書込み動作例８
図４２を用いて、本実施形態に係るメモリシステム１の書き込み動作例８について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１９２】
時刻Ｔ２０において、メモリコントローラ２０は、信号ＮＰをアサート（“Ｈｉｇｈ”レベル）する。信号ＮＰがアサートされている間、信号ＥＮは、“Ｈｉｇｈ”レベルに保たれる。
【０１９３】
時刻Ｔ２０から期間ｔＣＡＬＳ経過後の時刻Ｔ２１において、メモリコントローラ２０は、書き込みコマンド“０１ｈ”及び“８０ｈ”を発行する。
【０１９４】
ＬＵＮ１００のアドレスが確定した後、時刻Ｔ２２において、メモリコントローラ２０は、信号ＮＰをネゲート（“Ｌｏｗ”レベル）する。信号ＮＰがネゲートされると、非選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。一方で、選択ＬＵＮ１００内は、アドレスレジスタ１０５の信号が“Ｈｉｇｈ”に保たれるので、信号ＥＮは“Ｈｉｇｈ”レベルに保たれる。
【０１９５】
その他の動作は、図８を用いて説明した動作と同様である。
【０１９６】
以上のように、本実施形態では、信号ＮＰを用いて、信号ＥＮを制御する。
【０１９７】
＜５−４−２＞  書き込み動作例９
図４３、図４４を用いて、本実施形態に係るメモリシステム１の書き込み動作例９について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０１９８】
書き込み動作例９における信号ＥＮの立ち上げ方法は、書き込み動作例８と同様であるので説明を省略する。ここでは、非選択ＬＵＮ１００における信号ＥＮの立ち下げタイミングについて説明する。
【０１９９】
例えば、ロウアドレスＲ３に選択ＬＵＮアドレスが含まれている。ＬＵＮ１００のアドレスが確定した後、時刻Ｔ２３において、メモリコントローラ２０は、信号ＮＰをネゲートする。信号ＮＰがネゲートされると、非選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。一方で、選択ＬＵＮ１００内は、アドレスレジスタ１０５の信号が“Ｈｉｇｈ”に保たれるので、信号ＥＮは“Ｈｉｇｈ”レベルに保たれる。
【０２００】
図４３に示すように、ロウアドレスＲ３を受信した直後に、非選択ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。図４４に示すように、データの入出力前後のタイミングで、非選択ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。
【０２０１】
＜５−４−３＞  読み出し動作例７
図４５を用いて、本実施形態に係るメモリシステム１の読み出し動作例７について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０２０２】
時刻Ｔ２５において、メモリコントローラ２０は、信号ＮＰをアサートする。信号ＮＰがアサートされている間、信号ＥＮは、“Ｈｉｇｈ”レベルに保たれる。
【０２０３】
時刻Ｔ２５から期間ｔＣＡＬＳ経過後の時刻Ｔ２６において、読み出しコマンド“０５ｈ”を発行する。
【０２０４】
読み出し動作であることが確定した後、時刻Ｔ２７において、メモリコントローラ２０は、信号ＮＰをネゲートする。信号ＮＰがネゲートされると、選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。
【０２０５】
＜５−４−４＞  読み出し動作例８
図４６〜図４８を用いて、本実施形態に係るメモリシステム１の読み出し動作例８について説明する。ここでは、メモリグループＧＰ０におけるコマンドシーケンスについて説明する。
【０２０６】
読み出し動作例８における信号ＥＮの立ち上げ方法は、読み出し動作例７と同様であるので説明を省略する。ここでは、ＬＵＮ１００における信号ＥＮの立ち下げタイミングについて説明する。
【０２０７】
読み出し動作であることが確定した後、時刻Ｔ２８において、メモリコントローラ２０は、信号ＮＰをネゲートする。信号ＮＰがネゲートされると、選択ＬＵＮ１００内の信号ＥＮは“Ｌｏｗ”レベルになる。
【０２０８】
図４６に示すように、ロウアドレスＲ３を受信した直後に、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。また図４７に示すように、コマンド“Ｅ０ｈ”を受信した直後に、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。また、図４８に示すように、データの入出力前後のタイミングで、ＬＵＮ１００内の信号ＥＮが“Ｌｏｗ”レベルになっても良い。
【０２０９】
＜６＞第６実施形態
第６実施形態について説明する。第６実施形態では、入出力インターフェースの他の構成について説明する。尚、第６実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１、第５実施形態に係る記憶装置と同様である。従って、上述した第１、第５実施形態で説明した事項及び上述した第１、第５実施形態から類推可能な事項についての説明は省略する。
【０２１０】
＜６−１＞  入出力インターフェースの構成
図４９に示すように、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第５実施形態に係るメモリシステム１の入出力インターフェース１０１と、を組み合わせることが可能である。
【０２１１】
そして、図４９に示すように、スイッチ回路１０１ｔによって、第１実施形態に係るメモリシステム１の入出力インターフェース１０１と、第５実施形態に係るメモリシステム１の入出力インターフェース１０１と、のどちらの信号ＥＮを用いるかを選択することが可能である。例えば、“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作等によって、信号ＭＳが生成され、スイッチ回路１０１ｔに入力されることにより、出力信号を選択することが可能となる。“Ｓｅｔ  Ｆｅａｔｕｒｅ”動作に関しては、図３０を用いて説明した動作と同様である。
【０２１２】
＜７＞第７実施形態
第７実施形態について説明する。第７実施形態では、受信器の他の構成について説明する。尚、第７実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１〜第６実施形態に係る記憶装置と同様である。従って、上述した第１〜第６実施形態で説明した事項及び上述した第１〜第６実施形態から類推可能な事項についての説明は省略する。以下に説明する受信器は、上述した各実施形態に適用可能である。
【０２１３】
＜７−１＞  受信器の構成
図５０を用いて、受信器１２０の他の例について説明する。
【０２１４】
例えば、スタンバイ時（データの授受が行なわれていない時）は、消費電流を抑制することが、消費電力の削減の観点から好ましい。そこで、本実施形態では、受信器１２０は、高速には動作できないが低消費電流の第１受信器１０１ｖと、高速に動作できるが高消費電流の第２受信器１０１ｗと、第１受信器１０１ｖ及び第２受信器１０１ｗの接続を選択するスイッチ回路１０１ｕと、を備えている。
【０２１５】
スイッチ回路１０１ｕは、信号ＥＮが“Ｌｏｗ”レベルの際は、データ入出力線を第１受信器１０１ｖに接続し、信号ＥＮが“Ｈｉｇｈ”レベルの際は、データ入出力線を第２受信器１０１ｗに接続する。
【０２１６】
＜７−２＞  第１受信器の構成
図５１を用いて、第１受信器１０１ｖの回路例について説明する。
【０２１７】
図５１に示すように、第１受信器１０１ｖは、ＰＭＯＳトランジスタ１１ａとＮＭＯＳトランジスタ１１ｂとからなるインバータを備えている。
【０２１８】
ＰＭＯＳトランジスタ１１ａのソースには電源電圧ＶＤＤが印加され、ドレインは出力端子（ノードＮ２）に接続され、ゲートには入力端子（ノードＮ１）が接続される。ＮＭＯＳトランジスタ１１ｂのドレインには出力端子（ノードＮ２）に接続され、ソースは接地電位に接続され、ゲートには入力端子（ノードＮ１）が接続される。
【０２１９】
つまり、第１受信器１０１ｖは、入力信号が“Ｌｏｗ”レベルの場合は、“Ｈｉｇｈ”レベルの信号を出力端子から出力し、入力信号が“Ｈｉｇｈ”レベルの場合は、“Ｌｏｗ”レベルの信号を出力端子から出力する。
【０２２０】
＜７−３＞  第２受信器の構成
図５２を用いて、第２受信器１０１ｗの回路例について説明する。
【０２２１】
図５２に示すように、第２受信器１０１ｗは、ＰＭＯＳトランジスタ１１ｃ、１１ｄ、１１ｅ、１１ｆとＮＭＯＳトランジスタ１１ｇ、１１ｈ、１１ｉとからなるミラー回路を備えている。
【０２２２】
ＰＭＯＳトランジスタ１１ｃのソースには電源電圧ＶＤＤが印加され、ゲートには信号ＥＮＢｎ（信号ＥＮの反転信号）が入力される。ＰＭＯＳトランジスタ１１ｃは信号ＥＮＢｎが“Ｌｏｗ”レベルの際に電流流す。
【０２２３】
ＰＭＯＳトランジスタ１１ｅのソースにはＰＭＯＳトランジスタ１１ｃのドレインに接続され、ドレインはゲートに接続される。
【０２２４】
ＰＭＯＳトランジスタ１１ｄのソースには電源電圧ＶＤＤが印加され、ゲートには信号ＥＮＢｎが入力される。ＰＭＯＳトランジスタ１１ｄは信号ＥＮＢｎが“Ｌｏｗ”レベルの際に電流流す。
【０２２５】
ＰＭＯＳトランジスタ１１ｆのソースにはＰＭＯＳトランジスタ１１ｄのドレインに接続され、ドレインは出力端子（ノードＮ６）に接続され、ゲートはノードＮ５に接続される。ＰＭＯＳトランジスタ１１ｆは、ＰＭＯＳトランジスタ１１ｅと同様の電流を流す。
【０２２６】
ＮＭＯＳトランジスタ１１ｇは、ドレインはノードＮ５に接続され、ソースはノードＮ７に接続され、ゲートには参照電圧ＶＲＥＦが印加される。ＮＭＯＳトランジスタ１１ｇは、参照電流を流す。
【０２２７】
ＮＭＯＳトランジスタ１１ｈは、ドレインは出力端子（ノードＮ６）に接続され、ソースはノードＮ７に接続され、ゲートは入力端子が接続される。
【０２２８】
ＮＭＯＳトランジスタ１１ｉは、ドレインはノードＮ７に接続され、ソースは接地電位に接続され、ゲートは参照電圧ＩＲＥＦＮが印加される。このＮＭＯＳトランジスタ１１ｉは、定電流源として機能する。
【０２２９】
つまり、第１受信器１０１ｗは、信号ＥＮＢｎが“Ｌｏｗ”レベル且つ入力信号が“Ｌｏｗ”レベルの場合は、“Ｈｉｇｈ”レベルの信号を出力端子から出力し、信号ＥＮＢｎが“Ｌｏｗ”レベル且つ入力信号が“Ｈｉｇｈ”レベルの場合は、“Ｌｏｗ”レベルの信号を出力端子から出力する。
【０２３０】
＜８＞尚書き
尚、上述した各実施形態における信号ＥＮの立ち上げ（全てのＬＵＮ１００をアクティヴするため）の条件を図５３に示した。
【０２３１】
また、上述した各実施形態において、信号ＥＮの立ち下げタイミングを種々説明したが、上記したタイミングに限られず、適宜変更可能である。具体的には、データの入出力が開始する前後のタイミングで信号ＥＮが立ち下がれば良い。これにより、非選択ＬＵＮや、読み出し動作時のＬＵＮへの不要な電流の消費を抑制することが可能となる。
【０２３２】
また、本発明に関する各実施形態において、
（１）読出し動作では、
Aレベルの読出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
【０２３３】
Bレベルの読出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V,  2.1V〜2.3Vいずれかの間にしてもよい。
【０２３４】
Cレベルの読出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
【０２３５】
読出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
【０２３６】
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
【０２３７】
奇数番目のワード線を書込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書込む際の、選択されたワード線に最初に印加される電圧と、を変えてもよい。
【０２３８】
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０２３９】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０２４０】
また、メモリセル間にはエアギャップを形成することができる。
【０２４１】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【国際調査報告】
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