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　平成　６年特許願第２２４３８４号「電界効果トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成　７年　６月１６日出願公開、特開平　７−１５３９４５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年９月２０日（優先権主張　１９９３年９月２９日、米国）の出願であって、平成１７年９月２日付けで拒絶査定がなされ、これに対して同年１２月１２日に拒絶査定に対する審判請求がなされるとともに、平成１８年１月１０日付けで手続補正がなされたものである。
　
２．平成１８年１月１０日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１８年１月１０日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　補正前の請求項１及び２を補正後の請求項１及び２とし、なおかつ、【０００８】及び【００１０】を補正するものであって、補正後の請求項１は以下のとおりである。
「【請求項１】
　第一ドーパント型ソース領域と、
　ゲート電極下側に設けられた第二ドーパント型チャンネル領域と、
　前記チャンネル領域によって前記ソース領域から分離された前記第一ドーパント型ドレーン領域と、
　前記ドレーン領域を前記チャンネル領域と並行に第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域とに分離するバラスト領域と、を含み、
　前記バラスト領域は前記第二ドレーン小領域と前記第三ドレーン小領域よりも高抵抗を有し、且つ、前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設けられ、以って、前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにしたことを特徴とする電界効果トランジスタ。」（以下、「補正発明」という。）
　
（２）本件補正の内容の整理
補正後の請求項１についての補正内容を、以下に整理する。
（ａ）補正事項１
　補正前の請求項１の「該ドレーン領域を、該チャンネル領域側の第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域と、に分離するバラスト領域」を、「前記ドレーン領域を前記チャンネル領域と並行に第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域とに分離するバラスト領域」と補正すること。
（ｂ）補正事項２
　補正前の請求項１の「該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し、　前記第三ドレーン小領域に形成される前記ドレーン接点は、前記バラスト領域に平行して複数設けられたことにより、該チャンネル領域に流れる電流を分布させること」を、「前記バラスト領域は前記第二ドレーン小領域と前記第三ドレーン小領域よりも高抵抗を有し、且つ、前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設けられ、以って、前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにしたこと」と補正すること。
　
（３）本件補正についての検討
（３−１）補正の目的の適否及び新規事項の追加について
（ａ）補正事項１について
　補正事項１についての補正は、補正前の請求項１の「該ドレーン領域を、該チャンネル領域側の第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域と、に分離するバラスト領域」の「該チャンネル領域側の」を削除するとともに、「ドレーン領域を」と「第二ドレーン小領域」との間に「前記チャンネル領域と並行に」を追加するものである。そして、「前記チャンネル領域と並行に」を追加することは、上記補正事項２についての補正に含まれる「該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し」の「該チャンネル領域と並行して形成されて」を削除したことに伴う補正であって、「バラスト領域」と、「第二ドレーン小領域」及び「第三ドレーン小領域」並びに「チャンネル領域」の位置関係を明りょうにするものであるから、明りょうでない記載の釈明を目的とするものである。
　しかしながら、「該チャンネル領域側の」を削除することは、「第二ドレーン小領域」が「チャンネル領域側」にあるのか、それとも「チャンネル領域側」とは反対側にあるのか不明確になるから、請求項の削除、特許請求の範囲を減縮、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものでもない。
　したがって、補正事項１についての補正は、特許請求の範囲の減縮を目的とするものに該当せず、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものでもないから、特許法第１７条の２第３項の規定に適合しない。
（ｂ）補正事項２について
　補正前の請求項１の「該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し、」の「該チャンネル領域と並行して形成されて」を削除するとともに、「有し、」の後に「且つ、」を追加するものであるが、「（ａ）補正事項１について」において検討したように、補正事項１についての補正で、「バラスト領域」と、「第二ドレーン小領域」及び「第三ドレーン小領域」並びに「チャンネル領域」の位置関係を明りょうにしたことに伴って、「該チャンネル領域と並行して形成されて」を削除するものである。また、「且つ、」を追加することは「且つ、」以下の条件を同時に満たすものであることを明りょうにするものである。したがって、明りょうでない記載の釈明を目的とするものである。
　さらに、補正前の請求項１の「前記第三ドレーン小領域に形成される前記ドレーン接点は、前記バラスト領域に平行して複数設けられたことにより、該チャンネル領域に流れる電流を分布させること」の「設けられたことにより、」を「設けられ、以って、」とするとともに、「該チャンネル領域に流れる電流を分布させること」の「該チャンネル領域」を「前記ドレーン領域」とし、「分布させること」を「前記ドレーンの幅にわたって分布させるようにしたこと」と補正しているが、「設けられたことにより、」を「設けられ、以って、」とすることは明りょうでない記載の釈明を目的とするものであるし、「該チャンネル領域」を「前記ドレーン領域」とすることは、誤記の訂正を目的とするものである。また、「分布させること」を「前記ドレーンの幅にわたって分布させるようにしたこと」は、分布させる範囲を限定するものであるから、特許請求の範囲の減縮を目的とするものである。
　また、補正事項２についての補正は、本願明細書の【００１５】ないし【００１８】及び図１から明らかであるから、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
　よって、補正事項２についての補正は、明りょうでない記載の釈明、誤記の訂正或いは特許請求の範囲の減縮のいずれをも目的とするものであるから、特許法第１７条の２第３項に掲げる事項を目的とし、同条第２項において準用する第１７条第２項の規定に適合する。
（ｃ）したがって、補正事項１についての補正を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（３−２）独立特許要件の検討
　上記（３−１）で検討したとおり、補正事項１についての補正を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないが、仮に、本件補正が、特許法第１７条の２第３項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであって、且つ特許法第１７条の２第２項において準用する第１７条第２項の要件をも満たしているとして、特許法第１７条の２第５項で準用する、同法第１２６条第５項に規定する要件（独立特許要件）を満たしているか否かについて検討する。
　
（３−２−１）刊行物に記載された発明及び周知例
　刊行物１．　特開昭６１−９５５６８号公報
　原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された特開昭６１−９５５６８号公報には、第１図ないし第７図とともに以下の事項が記載されている。
「第１図において、ＢＰは外部入力端子である。
Ｉは人力段回路（インバータ回路）であり、ｐチャネルＭＩＳＦＥＴＱｐとｎチャネルＭＩＳＦＥＴＱｎとで構成されている。
Ｖｃｃは基準電圧端子（例えば、＋５．０［Ｖ］）、Ｖｓｓは基準電圧端子（例えば、０［Ｖ］）、Ｐ−Ｏｕｔは出力端子である。
　IIは静電気破壊防止回路であり、過大電圧をなまらせかつ過大電流を吸収する抵抗素子Ｒと、過大電圧をクランプするクランプ用ＭＩＳＦＥＴＱｃとで構成されいる。静電気破壊防止回路IIは、外部入力端子ＢＰと入力段回路Ｉとの間に設けられている。
　抵抗素子Ｒは、ＲＣ遅延による過大電圧のピーク値をなまらせ、かつ、アバランシェブレークダウンで過大電流を吸収する等のために、数［ＫΩ］程度の抵抗値に設定するようになっている。
　第２図及び第３図において、１は単結晶シリコンからなるｐ−型の半導体基板、２はｎ−型のウェル領域である。
　３はフィールド絶縁膜であり、半導体素子間を電気的に分離するためのものである。
　４は絶縁膜であり、半導体素子形成領域の半導体基板１の主面上部又はウェル領域２の主面上部に設けられている。この絶縁膜４は、主として、ＭＩＳＦＥＴのゲート絶縁膜を構成するためのものである。
　５Ａ乃至５Ｃは導電層であり、絶縁膜４の所定上部に設けられている。導電層５Ａ乃至５Ｃは、ＭＩＳＦＥＴのゲート電極を構成するためのものである。
　６Ａ乃至６Ｃはｎ型の半導体領域であり、所定の半導体基板１主面部又は導電層５Ａ、５Ｂ両側部の半導体基板１主面部に設けられている。
　半導体領域６Ｂ、６Ｃは、ＭＩＳＦＥＴのソース領域又はドレイン領域とチャネル形成領域との間に設けられており、ＬＤＤ部を構成するためのものである。このＬＤＤ部となる半導体領域６Ｂ、６Ｃは、ホットエレクロンの発生を防止し、ＭＩＳＦＥＴの電気的特性の信頼性を向上するためのものであり、ドレイン領域近傍の電界強度の緩和の程度とその部分の抵抗値との関係により最適な不純物濃度が設定される。
　半導体領域６Ａは、静電気破壊防止回路IIの抵抗素子Ｒを構成するためのものである。この半導体領域６Ａは、前記半導体領域６Ｂ、６Ｃと同一製造工程で、略同等の不純物濃度で構成される。
　半導体領域６Ａ乃至６Ｃは、後述するＭＩＳＦＥＴのソース領域又はドレイン領域に比べて低い不純物濃度を有しており、例えば、数〔ＫΩ／口］程度の高い比抵抗値に設定することができる。このため、半導体領域６Ａは、数［ＫΩ］程度の抵抗値の抵抗素子Ｒを構成する場合に、前記ソース領域又はドレイン領域と同等の不純物濃度で構成したものに比べて、小さな面積で構成することができる。
　さらに、半導体領域６Ａは、ソース領域又はドレイン領域と同等の不純物濃度で構成したものにに比べて、比抵抗値が大きいので、抵抗素子Ｒの断面々積を大きく（例えば、幅寸法を太くして短い寸法）することができる、このため、半導体領域６Ａ（抵抗素子Ｒ）における過大電流の集中を防止することができるので、静電気破壊防止回路IIが破壊されるのを抑制することができる
　７は不純物導入用マスクであり、導電層５Ａ乃至５Ｃの両側部に自己整合で設けられている。この不鈍物導入用マスク７は、ＭＩＳＦＥＴの実質的なソース領域又はドレイン領域を構成し、ＬＤＤ構造を構成するためのものである。
　８Ａ乃至８Ｃはｎ＋型の半導体領域であり、半導体基板１の所定の主面部に設けられている。
　半導体領域８Ａは、半導体領域６Ａの一端部と電気的に接続して設けられており、抵抗素子Ｒの一方の接続部を構成するためのものである。
　半導体領域８Ｂは、導電層５Ａの両側部に設けられ、かつ、半導体領域６Ａの他端部と電気的に接続して設けられており、クランプ用ＭＩＳＦＥＴＱｃのソース領域又はドレイン領域及び抵抗素子Ｒの他方の接続部を構成するためのものである。
　半導体領域８Ｃは、導電層５Ｂの両側部に設けられており、ＭＩＳＦＥＴＱｎのソース領域又はトレイン領域を構成するためのものである。
　これらの半導体領域８Ａ乃至８Ｃは、同一製造工程で略同程度の不純物濃度と略同程度の接合深さとを有するように形成され、前記導電層６Ａ乃至６Ｃに比べて、高い不純物濃度と深い接合深さを有するように形成される。
　９はｐ＋型の半導体領域であり、導電層５Ｃ両側部のウェル領域２主面部に設けられている。この半導体領域９は、ＭＩＳＦＥＴＱｐのソース領域又はドレイン領域を構成するためのものである。
　クランプ用ＭＩ５ＦＥＴＱｃは、主として、半導体基板１．導電層５Ａ、絶縁膜４及び一対の半導体領域６Ｂ、８Ｂによって構成されている。
　ｎチャネルＭＩＳＦＥＴＱｎは、主として、半導体基板１．導電層５Ｂ、絶縁膜４及び一対の半導体領域６Ｃ、８Ｃによって構成されている。
　ｐチャネルＭＩＳＦＥＴＱｐは、主として、ウェル領域２、導電層５Ｃ、絶縁膜４及び一対の半導体領域９によって構成されている。
　そして、抵抗素子Ｒは、半導体領域６Ａ、８Ａ及び８Ｂによって構成されている。
　抵抗素子Ｒの接続部となる半導体領域８Ａ、８Ｂは、半導体領域６Ａで構成したものに比べて不純物濃度が高いので、配線との接触抵抗値を制御性の良いものにすることができ、又、半導体基板１との接合部におけるブレークダウン電圧を低くして過大電流の吸収を容易にすることができる。
　１０は絶縁膜、１１は接続孔である。
　１２Ａ、乃至１２Ｅは導電層であり、接続孔１１を通して所定の半導体領域８Ａ、８Ｂ、８Ｃ、９又は導電層５Ａ、５Ｂ、５Ｃと接続し、絶縁膜１０の上部を延在して設けられている。
　導電層１２Ａは、外部入力端子ＢＰを構成し、かつ、外部入力端子ＢＰと静電気破壊防止回路IIとの接続をするためのものである。導電層１２Ｂは、静電気破壊防止回路IIと入力段回路Ｉとを接続する配線を構成するためのもである。導電層１２Ｃは、基準電圧端子Ｖｓｓに接続される配線、導電層１２Ｄは基準電圧端子Ｖｃｃに接続される配線を構成するためのものである。導電層１２Ｅは、入力段回路Ｉとその出力端子Ｐ−Ｏｕｔとを接続する配線を構成するためのものである。
　次に、本実施例の具体的な製造方法について説明する。
　第４図乃至第７図は、本発明の一実施例の製造方法を説明するための各製造工程における半導体集積回路装置の要部断面図である。
　まず、半導体基板１の所定の主面部に、ウェル領域２を形成する。
　そして、フィールド絶縁膜３を形成し、絶縁膜４を形成する。
　この後、導電層５Ａ乃至５Ｃを形成する。これは、例えば、ＣＶＤ技術により形成した多結晶シリコン膜に、抵抗値を低減するための不純物を導入したものを使用する。
　そして、第４図に示すように、ＬＤＤ構造を構成するために、導電層５Ａ乃至５Ｃを不純物導入用マスクとして用い、それらの両側部の半導体基板１主面部及びウエル領域２主面部に、ｎ型の半導体領域６を形成する。この半導体領域６は、例えば、ｌ×ｌ０12〜ｌ×１０13［ａｔｏｍｓ／ｃｍ２］程度のリンイオンをイオン注入技術によって導入し、引き伸し拡散を施こして形成する。この半導体領域６は、半導体基板１との接合深さが０．１〜０．３［μｍ］程度に形成される。
　なお、後工程でｐ型の不純物を高農度で導入するので、ｎ型の半導体領域６は、ｐチャネルＭＩＳＦＥＴ形成領域のウェル領域２に形成されてもよい。すなわち、半導体領域６は、マスク（フォトレジスト膜）工程を必要とせずに形成することができる。
　第４図に示す半導体領域６を形成する工程の後に、導電層５Ａ乃至５Ｃの両側部に、不純物導入用マスク７を形成する。この不純物導入用マスク７は、例えば、ＣＶＤ技術により形成した酸化シリコン膜に異方性エッチング技術を施こして形成すればよい。
　そして、ｎ型の不純物を導入するために、第５図に示すように、ｐチャネルＭＩＳＦＥＴ形成領域及び抵抗素子Ｒ形成領域の半導体領域６の中央部に、不純物導入用マスク１３を形成する。
　第５図に示す不純物導入用マスク１３を形成する工程の後、該不純物導入用マスク１３を用い、ｎ＋型の半導体領域８Ａ乃至８Ｃを形成する。そして、半導体領域８Ａ乃至８Ｃが形成されない部分に半導体領域６によって半導体領域６Ａ乃至６Ｃが形成される。前記半導体領域８Ａ乃至８Ｃは、例えば、ｌ×ｌ０15［ａｔｏｍｓ/ｃｍ２］程度のヒ素イオンをイオン注入技術によって導入し、引き伸し拡散を施こして形成する。半導体領域８Ａ乃至８Ｃは、半導体基板１との接合深さが０．３〜０．４［μｍ］程度に形成される。
　そして、第６図に示すように、前記不純物導入用マスク１３を除去する。
　第６図に示す不純物導入用マスク１３を除去する工程の後に、ｐ型の不純物を導入するために、ｐチャネルＭＩＳＦＥＴ形成領域以外の領域に不純物導入用マスク１４を形成する。
　そして、該不純物導入用マスク１４を用い、第７図に示すように、ｐ＋型の半導体領域９を形成する。この半導体領域９は、ｎ型の半導体領域６をｐ型に反転させるように、例えば、ｌ×ｌ０15［ａｔｏｍｓ/ｃｍ２］程度のボロンイオンをイオン注入技術によって導入し、引き伸し拡散を施こして形成する。半導体領域９は、ウエル領域２との接合深さが０．３〜０．４［μｍ］程度に形成される。
　第７図に示す半導体領域９を形成する工程の後に、不純物導入用マスク１４を除去し、絶縁膜１０及び接続孔１１を形成する。
　そして、前記第２図及び第３図に示すように、導電層１２Ａ乃至１２Ｅを形成することによって本実施例の半導体集積回路装置は完成する。また、この後に、保護膜等の処理工程を施してもよい。」（第２頁左下欄第１６行ないし第５頁左上欄第９行）
　そして、第２図から、「ｎ型の半導体領域６Ａ」は、「導電層５Ａ」からなるゲート電極の下に形成されるチャネル形成領域と並行に「ｎ＋型の半導体領域８Ｂ」と「ｎ＋型の半導体領域８Ａ」とを分離していることは明らかである。
　よって、刊行物１には、以下の発明が記載されている。
「基準電圧端子Ｖｓｓに接続される配線となる導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂと、
　導電層５Ａからなるゲート電極の下側にあるｐ−型半導体基板からなるチャネル形成領域と、
　チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ、ｎ＋型の半導体領域８Ａ及びｎ型の半導体領域６Ａからなる抵抗素子Ｒを含み、
　ｎ型の半導体領域６Ａは、チャネル形成領域と並行に、前記チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂと、ｎ＋型の半導体領域８Ａとを分離するものであって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂとｎ＋型の半導体領域８Ａよりも低い不純物濃度を有し、外部入力端子ＢＰとｎ＋型の半導体領域８Ａを接続するために１つの接続孔１１内に形成された導電層１２Ａを有しているＭＩＳＦＥＴＱｃ。」（以下、「刊行物発明」という。）
　
　周知例１．実願平１−３４５８４号（実開平２−１２５３５７号公報）のマイクロフィルム
　周知例１には、第１図、第２図とともに、以下の事項が記載されている。
「第１図は、本考案の一実施例を示す平面図であって、その等価回路図は第２図に示されている。第２図に示されるＰチャネルＭＯＳトランジスタ１は、第１図に示されるように、ポリシリコンゲート２０とその両側に形成されたＰ型拡散層１６ａ、１６ｂ（ドレイン、ソース拡散層）によって構成されており、また、ＮチャネルＭＯＳトランジスタ５は、ポリシリコンゲート２４とのその両側に形成されたＮ型拡散層１９ａ、１９ｂ（ドレイン、ソース拡散層）によって構成されている。そして、第１図に示すように、Ｐ型拡散層１６ａとボンディングパッド１１に接続されている導電膜１２とを電気的に接続するコンタクト１５がＰ型拡散層１６ａの幅Ｗ１と同一方向に一列に配置され、そして、これと平行になるようにＰ型拡散層１６ａと内部回路に接続されている導電膜１３とを電気的に接続するコンタクト１４が一列に配置されている。また、ＮチャネルＭＯＳトランジスタ５のＮ型拡散層１９ａと導電膜１２とを電気的に接続するコンタクト１８がＮチャネルＭＯＳトランジスタの５のＮ型拡散層１９ａの幅Ｗ２と同一方向に一列に配置され、そして、これと平行になるようにＮ型拡散層１９ａと導電膜１３とを電気的に接続するコンタクト１７が一列に配置されている。」（第６頁第１３行ないし第７頁第１７行）
　
　周知例２．特開昭６１−１５０２６３号公報
　周知例２には、第１ないし３図とともに、以下の事項が記載されている。
「導電層１１Ｂは、一端部が導電層１１Ａに接続され（一体化）、他端部が接続孔１０を通して半導体領域７Ａ（クランプ用ＭＩＳＦＥＴＱ１、Ｑ２のドレイン領域）と導電層６Ｃとに接続されている。・・・そして、導電層１１Ｂと半導体領域７Ａとは、過大電流を分散し、その電流密度を低減するために、複数の接続孔１０によって接続されている。　すなわち、外部入力端子ＢＰに入力した過大電流は、極めて低い抵抗値の導電層１１Ｂ及びクランプ用ＭＩＳＦＥＴＱ１、Ｑ２を通って半導体基板１に流れ、電流経路における抵抗値が小さいので、熱の発生を低減することができる。」（第４頁右上欄第６ないし２０行）
　
（３−２−２）　対比・判断 
　補正発明と刊行物発明とを対比する。 
（ａ）刊行物１には、「半導体領域８Ｂは、導電層５Ａの両側部に設けられ、かつ、半導体領域６Ａの他端部と電気的に接続して設けられており、クランプ用ＭＩＳＦＥＴＱｃのソース領域又はドレイン領域及び抵抗素子Ｒの他方の接続部を構成するためのものである。」（第３頁左下欄第１０ないし１４行）、「半導体領域６Ａは、静電気破壊防止回路IIの抵抗素子Ｒを構成するためのものである。」（第３頁左上欄第１９ないし２０行）との記載があることから、半導体領域６Ａが接続されていない半導体領域８Ｂが「ソース領域」となる。したがって、刊行物発明の「基準電圧端子Ｖｓｓに接続される配線となる導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂ」は、補正発明の「第１ドーパント型ソース領域」に相当する。
（ｂ）刊行物発明の「ｐ−型半導体基板からなるチャネル形成領域」は、補正発明の「第二ドーパント型チャンネル領域」に相当することは明らかである。
（ｃ）刊行物発明の「ＭＩＳＦＥＴ」は、補正発明の「電界効果トランジスタ」に相当することは明らかである。
　
　よって、補正発明と刊行物発明とは、
「第一ドーパント型ソース領域と、
　ゲート電極下側に設けられた第二ドーパント型チャンネル領域と、
を含む電界効果トランジスタ。」
である点で一致し、以下の点で相違する。
　
相違点１
　補正発明は、「前記チャンネル領域によって前記ソース領域から分離された前記第一ドーパント型ドレーン領域と、　前記ドレーン領域を前記チャンネル領域と並行に第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域とに分離するバラスト領域と、を含み、　前記バラスト領域は前記第二ドレーン小領域と前記第三ドレーン小領域よりも高抵抗を有」しているのに対して、刊行物発明は、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ、ｎ＋型の半導体領域８Ａ及びｎ型の半導体領域６Ａからなる抵抗素子Ｒ」と、「チャネル形成領域と並行に、前記チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂとｎ＋型の半導体領域８Ａとを分離する」「ｎ型の半導体領域６Ａ」と、を含み、「ｎ型の半導体領域６Ａ」は、「導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂとｎ＋型の半導体領域８Ａよりも低い不純物濃度を有し」ている点。
　
相違点２
　補正発明は、「前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設けられ」ているのに対して、刊行物発明は、「外部入力端子ＢＰとｎ＋型の半導体領域８Ａを接続するために１つの接続孔１１内に形成された導電層１２Ａを有している」点。
　
相違点３
　補正発明は、「前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにした」のに対して、刊行物発明は、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ａ」に流れる電流を「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ａ」の幅にわたって分布させることが明らかでない点。
　
　以下、各相違点について検討する。
相違点１について
　相違点１について、構造と機能の２つの点から検討する。
（ａ）構造について
　刊行物１の第２図ないし第７図から明らかなように、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ａ」は、フィールド絶縁膜３及び導電層５Ａのゲート電極の下にあるチャネル形成領域によって周囲を囲まれており、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」と「ｎ型の半導体領域６Ａ」は、不純物を導入して形成されて、互いに直接接しているものであり、「ｎ型の半導体領域６Ａ」と「ｎ＋型の半導体領域８Ａ」も不純物を導入して形成されて、互いに直接接しているものである。そして、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」と「ｎ＋型の半導体領域８Ａ」は、直接接してはいないが、「ｎ型の半導体領域６Ａ」を介して電気的に接続されているものである。しかも、刊行物１には、「抵抗素子Ｒは、ＲＣ遅延による過大電圧のピーク値をなまらせ、かつ、アバランシェブレークダウンで過大電流を吸収する等のために、数［ＫΩ］程度の抵抗値に設定するようになっている。」（第２頁右下欄第９ないし１２行）、「抵抗素子Ｒの接続部となる半導体領域８Ａ、８Ｂは、半導体領域６Ａで構成したものに比べて不純物濃度が高いので、配線との接触抵抗値を制御性の良いものにすることができ」（る）（第３頁右下欄第１８行ないし第４頁左上欄第１行）との記載があることから、「半導体領域６Ａ」は、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」及び「ｎ＋型の半導体領域８Ａ」よりも高抵抗であることは明らかである。また、「半導体領域６Ａ」には、「外部入力端子ＢＰ」に電気的に接続するための１つの「接続孔１１」内に形成された「導電層１２Ａ」が形成されていることは明らかである。
　一方、補正発明の「ドレーン領域」を構成する「第二ドレーン小領域」、「第三ドレーン小領域」及び「バラスト領域」は、本願明細書の【００１３】ないし【００１８】及び【００２８】ないし【００３２】及び図１，８ないし１４から、「フィールド酸化物２０」及び「ゲート構造体２６」の下側に設けられたチャンネル領域によって周囲を囲まれており、各々がドーピングにより形成されている。さらに、「第二ドレーン小領域」と「バラスト領域」は直接接しており、「第三ドレーン小領域」と「バラスト領域」も直接接しており、「第二ドレーン小領域」と「第三ドレーン小領域」は直接接してはいないが、「バラスト領域」を介して電気的に接続されているものである。
　そうすると、フィールド酸化膜（刊行物発明の「フィールド絶縁膜」に対応する。）及びチャンネル領域（刊行物発明の「チャネル形成領域」に対応する。）とに囲まれたドーピングされた領域及びその抵抗の大小関係の点からみて、刊行物発明の「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ａ」と補正発明の「第二ドレーン小領域」、「バラスト領域」及び「第三ドレーン小領域」は何等異なるものではない。
　
（ｂ）機能について
　上記（ａ）において検討したとおり、刊行物発明の「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ａ」と補正発明の「第二ドレーン小領域」、「バラスト領域」及び「第三ドレーン小領域」はフィール酸化膜（刊行物発明の「フィールド絶縁膜」に対応する。）及びチャンネル領域（刊行物発明の「チャネル形成領域」に対応する。）とに囲まれたドーピングされた領域という点において何等異なるものではないし、抵抗の大小関係についても何等異なるものでもなく、相違点１についての補正発明と刊行物発明の相違は、「ドレーン領域」及び「バラスト領域」という構成要素の機能にあるから、これらの構成要素の機能について次に検討する。
　（ｂ−１）「ドレーン領域」について
　最初に、電界効果トランジスタのドレーン領域の意味について検討すると、一般的には、キャリアを放出するソース領域に対して、キャリアを吸い込む領域をドレーン領域或いはドレイン領域と呼称するものであるから、補正発明においてもこのような意味で用いられているものと認められる。そして、補正発明では、ソース領域から放出されたキャリアは、チャンネル領域を通って、第二ドレーン小領域に達し、さらに、バラスト領域、第三ドレーン小領域を順次経て、ドレーン接点に達するものであることは明らかである。
　一方、刊行物発明について検討すると、刊行物１には、「半導体領域８Ｂは、導電層５Ａの両側部に設けられ、かつ、半導体領域６Ａの他端部と電気的に接続して設けられており、クランプ用ＭＩＳＦＥＴＱｃのソース領域又はドレイン領域及び抵抗素子Ｒの他方の接続部を構成するためのものである。」（第３頁左下欄第１０ないし１４行）と記載されており、抵抗素子Ｒの他方の接続部を構成する半導体領域８Ｂ、つまり、刊行物発明の「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」は、「ドレイン領域」であることは明らかである。しかも、刊行物発明は、静電気破壊回路を構成するものであって、外部入力端子ＢＰから過大電圧が入力された場合に、「ｎ＋型の半導体領域８Ａ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ｂ」の順番に当該過大電圧が伝わり、アバランシェブレークダウンによって電流がクランプ用ＭＩＳＦＥＴを介して、Ｖｓｓ端子へ流れるものであることは当業者には明らかであるから、キャリアは、ソース領域である「基準電圧端子Ｖｓｓに接続される配線となる導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂ」から放出され、「ドレイン領域」である「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」を通り、さらに、「ｎ型の半導体領域６Ａ」を経て「ｎ＋型の半導体領域８Ａ」から外部入力端子ＢＰに流れるものであるから、刊行物発明の「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ＋型の半導体領域８Ａ」及び「ｎ型の半導体領域６Ａ」が、キャリアを吸い込む領域であることに変わりはないし、補正発明の「ドレ−ン領域」と電流経路として共通するものである。したがって、「ドレーン領域」としての機能に関して言えば、単なる呼称の違いでしかなく、補正発明も刊行物発明も何等異なるものではない。
　（ｂ−２）「バラスト領域」について
　次に、補正発明の「バラスト領域」について検討すると、本願明細書の【００１８】には、「この軽くドーピングされた領域は均一な電流がドレーンの幅にわたって流れるように作用し、したがって局所的電荷注入、スナップバックブレークダウン、加熱およびデバイス損傷を来たしうるようなドレーンおよび基板内のローカルピークの発生を防止する。（軽くドーピングされたこの高抵抗領域をバラスト抵抗器３６と表記する。）」との記載があることから、「バラスト領域」は、「均一な電流がドレーンの幅にわたって流れるように作用」するものであって、結果として、「局所的電荷注入、スナップバックブレークダウン、加熱およびデバイス損傷を来たしうるようなドレーンおよび基板内のローカルピークの発生を防止する」ものであると言える。そして、本願明細書の【００１７】には、「軽くドーピングした領域３６」が第一および第二ドレーン領域３８、４０を分離する結果、ドレーン接点３２とチャンネル４６との間を流れる電流は軽くドーピングした領域３６を流れなければならない。この軽くドーピングされた領域は第一および第二ドレーン領域３８、４０よりも低いドーパント濃度を有し、そのため高い抵抗値を有する。」と記載されているから、前記作用は、「第一および第二ドレーン領域３８、４０」を分離するように軽くドーピングされた領域を設けることで、「ドレーン接点３２」と「チャンネル４６」との間を流れる電流が必ず「軽くドーピングした領域３６」を流れる構造とすることによって得られるものであると認められる。
　そこで、刊行物発明について検討すると、上記（ａ）において検討したように、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」と「ｎ＋型の半導体領域８Ａ」は、直接接してはいないが、「ｎ型の半導体領域６Ａ」を介して電気的に接続されているものであり、外部入力端子ＢＰと基準電圧端子Ｖｓｓとの間に流れる電流は、必ず「ｎ型の半導体領域６Ａ」を流れることは明らかであって、構造として見た場合には、相違点１に関する構成については補正発明と刊行物発明とは何等相違しないものであるから、必然的に、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ＋型の半導体領域８Ａ」及び「ｎ型の半導体領域６Ａ」からなる半導体領域の幅にわたって均一な電流が流れるように作用するものになることは明らかである。
　したがって、刊行物発明の「ｎ型の半導体領域６Ａ」は、補正発明の「バラスト領域」に相当することは明らかである。
　また、「バラスト領域」の当該作用に関しての予測性についても言及しておくと、例えば、特開平２−２７３９７１号公報には、第１図ないし第１３Ｂ図とともに、静電放電より回路を保護する保護素子に関する発明において、「本発明によれば、ｐｎ接合８６にわたって分布される電流の均一性を良くするために、抵抗素子が、活性領域８１が接続される電極１６とｐｎ接合８６の間で保護素子と直列に接続される（第６図参照）。この実施例では、抵抗素子９はｎ形領域９１を有し、このｎ形領域は、基板１０内に位置し、その幅は、本発明によれば、活性領域８１の幅と実質上等しい。」（第８頁右上欄第１０ないし１６行）、「電流は抵抗領域９１の幅にわたり実質的に均一に該領域９１を去る。抵抗領域９１の幅が活性領域８１の幅と実質的に等しいために、電流がこの場合活性領域８１に実質的に均一に加えられる。」（第８頁左下欄第１６ないし１９行）との記載があることから、抵抗素子であるｎ形領域９１が、電極１６とｐｎ接合８６の間で直列に形成されていると、ｎ形領域９１及び活性領域の幅にわたり実質的に均一な電流が得られることが開示されているものである。そして、このような構造は、刊行物発明と何等異なるものではないから、当業者であれば、補正発明の如く、「均一な電流がドレーンの幅にわたって流れるように作用」するとの効果は容易に予想し得た程度にすぎない。
　
　以上検討したとおり、相違点１については、補正発明と刊行物発明とで実質的なものとは認められない。
　
相違点２について
　入力保護回路を構成するＭＯＳトランジスタ或いはＭＩＳＦＥＴの拡散層へのコンタクトを、ゲート幅方向に複数設けることは、周知例１及び２に開示されているように、従来周知の技術にすぎないものであるから、刊行物発明において、従来周知の技術を適用して、補正発明の如く、「前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設け」ることは当業者が容易に想到し得たものである。
　
　なお、請求人は、審判請求書の請求の理由において、「引用文献２に記載の発明は、単に、電流経路の直交方向に複数のコンタクトを配列することによりこの部分の抵抗値を低くするためのものであり、本発明における「バラスト領域によって分離されたドレーン領域における複数のドレーン接点のように、高抵抗のバラスト領域との相互作用で電流を分散させるために前記バラスト領域に平行して複数設けた」ものではなく、本発明と引用文献２とに記載の発明とでは、複数のコンタクトを設けた技術的意義が異なります。」と主張している。
　しかしながら、引用文献２（「周知例１」に相当する。）は、あくまで、ドレーン接点をゲート幅方向に複数設ける技術が周知技術であるとの一例として提示したものにすぎず、このような周知例が周知例１の他に、例えば周知例２のように多数存在することは当業者には明らかである。そして、周知例２に開示されているように、複数の接続孔を設けると、「電流を分散し、その電流密度を低減する」（第４頁右上欄第６ないし２０行を参照）という作用効果があることは、当業者にあっては従来から知られていることであるから、刊行物発明において、従来周知の技術を適用すれば、複数のコンタクトを設けることによって生じる、電流が分散し、その電流密度が低減するとの作用効果も併せて奏することになることは、当業者には容易に予想しうることである。
　したがって、「本発明と引用文献２とに記載の発明とでは、複数のコンタクトを設けた技術的意義が異なります。」との請求人の主張は採用しない。
　
相違点３について
　補正発明の相違点３に関する構成は、補正発明の相違点１及び相違点２に関する構成により、結果として生じる作用・機能である「前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにした」ことを示すものであり、上記「相違点１について」及び「相違点２について」において既に検討したように、相違点１は実質的なものではなく、また、実質的なものであったとしても、刊行物発明の相違点１に関する構成により、均一な電流分布となることは当業者には容易に予想しうる技術的事項であるし、相違点２は従来周知の技術を適用することにより当業者が容易に想到し得たものであるから、刊行物発明において、結果として、補正発明の如く、「前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにした」ことを備えることは当業者が容易になし得たものである。
　よって、刊行物発明において、従来周知の技術を適用することにより、相違点３に関する構成を備えるものとすることは当業者が容易になし得たものである。
　
　したがって、補正発明は、刊行物１に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。
　　
（３−３）むすび
　したがって、補正発明を含む本件補正は、特許法第１７条の２第３項の規定に適合しないものであり、仮に、本件補正が第１７条の２第３項第２号の特許請求の範囲の減縮を目的とするものであったとしても、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１８年１月１０日付けの手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成１７年６月７日付け手続補正書の特許請求の範囲の請求項１及び２に記載された事項により特定されるものであり、そのうちの請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】
　第一ドーパント型ソース領域と、
　ゲート電極下側に設けられた第二ドーパント型チャンネル領域と、
　該チャンネル領域によって該ソース領域から分離された該第一ドーパント型ドレーン領域と、
　該ドレーン領域を、該チャンネル領域側の第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域と、に分離するバラスト領域と、を含み、
　該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し、
　前記第三ドレーン小領域に形成される前記ドレーン接点は、前記バラスト領域に平行して複数設けられたことにより、該チャンネル領域に流れる電流を分布させることを特徴とする電界効果トランジスタ。」
　
４．刊行物に記載された発明及び周知例
　刊行物１には、上記「２．（３−２−１）刊行物に記載された発明」の「刊行物１」に記載されるとおりの事項が記載され、刊行物１には、以下の刊行物発明が記載されている。
「基準電圧端子Ｖｓｓに接続される配線となる導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂと、
　導電層５Ａからなるゲート電極の下側にあるｐ−型半導体基板からなるチャネル形成領域と、
　チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ、ｎ＋型の半導体領域８Ａ及びｎ型の半導体領域６Ａからなる抵抗素子Ｒを含み、
　ｎ型の半導体領域６Ａは、チャネル形成領域と並行に、前記チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂと、ｎ＋型の半導体領域８Ａとを分離するものであって、ｎ＋型の半導体領域８Ｂとｎ＋型の半導体領域８Ａよりも低い不純物濃度を有し、外部入力端子ＢＰとｎ＋型の半導体領域８Ａを接続するために１つの接続孔１１内に形成された導電層１２Ａを有しているＭＩＳＦＥＴＱｃ。」
　
５．対比・判断
　本願発明と刊行物発明とを対比検討する。
（ａ）刊行物１には、「半導体領域８Ｂは、導電層５Ａの両側部に設けられ、かつ、半導体領域６Ａの他端部と電気的に接続して設けられており、クランプ用ＭＩＳＦＥＴＱｃのソース領域又はドレイン領域及び抵抗素子Ｒの他方の接続部を構成するためのものである。」（第３頁左下欄第１０ないし１４行）、「半導体領域６Ａは、静電気破壊防止回路IIの抵抗素子Ｒを構成するためのものである。」（第３頁左上欄第１９ないし２０行）との記載があることから、半導体領域６Ａが接続されていない半導体領域８Ｂが「ソース領域」となる。したがって、刊行物発明の「基準電圧端子Ｖｓｓに接続される配線となる導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂ」は、本願発明の「第１ドーパント型ソース領域」に相当する。
（ｂ）刊行物発明の「ｐ−型半導体基板からなるチャネル形成領域」は、本願発明の「第二ドーパント型チャンネル領域」に相当することは明らかである。
（ｃ）刊行物発明の「ＭＩＳＦＥＴ」は、本願発明の「電界効果トランジスタ」に相当することは明らかである。
　
　よって、本願発明と刊行物発明とは、
「第一ドーパント型ソース領域と、
　ゲート電極下側に設けられた第二ドーパント型チャンネル領域と、
を含む電界効果トランジスタ。」
である点で一致し、以下の点で相違する。
　
相違点１
　本願発明は、「該チャンネル領域によって該ソース領域から分離された該第一ドーパント型ドレーン領域と、　該ドレーン領域を、該チャンネル領域側の第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域と、に分離するバラスト領域と、を含み、　該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し」ているのに対して、刊行物発明は、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ、ｎ＋型の半導体領域８Ａ及びｎ型の半導体領域６Ａからなる抵抗素子Ｒ」と、「チャネル形成領域と並行に、前記チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂとｎ＋型の半導体領域８Ａとを分離する」「ｎ型の半導体領域６Ａ」と、を含み、「ｎ型の半導体領域６Ａ」は、「導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂとｎ＋型の半導体領域８Ａよりも低い不純物濃度を有し」ている点。
　
相違点２
　本願発明は、「前記第三ドレーン小領域に形成される前記ドレーン接点は、前記バラスト領域に平行して複数設けられ」ているのに対して、刊行物発明は、「外部入力端子ＢＰとｎ＋型の半導体領域８Ａを接続するために１つの接続孔１１内に形成された導電層１２Ａを有している」点。
　
相違点３
　本願発明は、「該チャンネル領域に流れる電流を分布させる」のに対して、刊行物発明は、チャンネル領域に流れる電流を分布させることが明らかでない点。
　
　以下、各相違点について検討する。
相違点１について
　相違点１について、構造と機能の２つの点から検討する。
（ａ）構造について
　刊行物１の第２図ないし第７図から明らかなように、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ａ」は、フィールド絶縁膜３及び導電層５Ａのゲート電極の下にあるチャネル形成領域によって周囲を囲まれており、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」と「ｎ型の半導体領域６Ａ」は、不純物を導入して形成されて、互いに直接接しているものであり、「ｎ型の半導体領域６Ａ」と「ｎ＋型の半導体領域８Ａ」も不純物を導入して形成されて、互いに直接接しているものである。そして、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」と「ｎ＋型の半導体領域８Ａ」は、直接接してはいないが、「ｎ型の半導体領域６Ａ」を介して電気的に接続されているものである。しかも、刊行物１には、「抵抗素子Ｒは、ＲＣ遅延による過大電圧のピーク値をなまらせ、かつ、アバランシェブレークダウンで過大電流を吸収する等のために、数［ＫΩ］程度の抵抗値に設定するようになっている。」（第２頁右下欄第９ないし１２行）、「抵抗素子Ｒの接続部となる半導体領域８Ａ、８Ｂは、半導体領域６Ａで構成したものに比べて不純物濃度が高いので、配線との接触抵抗値を制御性の良いものにすることができ」（る）（第３頁右下欄第１８行ないし第４頁左上欄第１行）との記載があることから、「半導体領域６Ａ」は、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」及び「ｎ＋型の半導体領域８Ａ」よりも高抵抗であることは明らかである。また、「半導体領域６Ａ」には、「外部入力端子ＢＰ」に電気的に接続するための１つの「接続孔１１」内に形成された「導電層１２Ａ」が形成されていることは明らかである。
　一方、本願発明の「ドレーン領域」を構成する「第二ドレーン小領域」、「第三ドレーン小領域」及び「バラスト領域」は、本願明細書の【００１３】ないし【００１８】及び【００２８】ないし【００３２】及び図１，８ないし１４から、「フィールド酸化物２０」及び「ゲート構造体２６」の下側に設けられたチャンネル領域によって周囲を囲まれており、各々がドーピングにより形成されている。さらに、「第二ドレーン小領域」と「バラスト領域」は直接接しており、「第三ドレーン小領域」と「バラスト領域」も直接接しており、「第二ドレーン小領域」と「第三ドレーン小領域」は直接接してはいないが、「バラスト領域」を介して電気的に接続されているものである。
　そうすると、フィールド酸化膜（刊行物発明の「フィールド絶縁膜」に対応する。）及びチャンネル領域（刊行物発明の「チャネル形成領域」に対応する。）とに囲まれたドーピングされた領域及びその抵抗の大小関係の点からみて、刊行物発明の「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ａ」と本願発明の「第二ドレーン小領域」、「バラスト領域」及び「第三ドレーン小領域」は何等異なるものではない。
　
（ｂ）機能について
　上記（ａ）において検討したとおり、刊行物発明の「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ａ」と本願発明の「第二ドレーン小領域」、「バラスト領域」及び「第三ドレーン小領域」はフィール酸化膜（刊行物発明の「フィールド絶縁膜」に対応する。）及びチャンネル領域（刊行物発明の「チャネル形成領域」に対応する。）とに囲まれたドーピングされた領域という点において何等異なるものではないし、抵抗の大小関係についても何等異なるものでもなく、相違点１についての本願発明と刊行物発明の相違は、「ドレーン領域」及び「バラスト領域」という構成要素の機能にあるから、これらの構成要素の機能について次に検討する。
　（ｂ−１）「ドレーン領域」について
　最初に、電界効果トランジスタのドレーン領域の意味について検討すると、一般には、キャリアを放出するソース領域に対して、キャリアを吸い込む領域をドレーン領域或いはドレイン領域と呼称するものであるから、本願発明においてもこのような意味で用いられているものと認められる。そして、本願発明では、ソース領域から放出されたキャリアは、チャンネル領域を通って、第二ドレーン小領域に達し、さらに、バラスト領域、第三ドレーン小領域を順次経て、ドレーン接点に達するものであることは明らかである。
　一方、刊行物発明について検討すると、刊行物１には、「半導体領域８Ｂは、導電層５Ａの両側部に設けられ、かつ、半導体領域６Ａの他端部と電気的に接続して設けられており、クランプ用ＭＩＳＦＥＴＱｃのソース領域又はドレイン領域及び抵抗素子Ｒの他方の接続部を構成するためのものである。」（第３頁左下欄第１０ないし１４行）と記載されており、抵抗素子Ｒの他方の接続部を構成する半導体領域８Ｂ、つまり、刊行物発明の「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」は、「ドレイン領域」であることは明らかである。しかも、刊行物発明は、静電気破壊回路を構成するものであって、外部入力端子ＢＰから過大電圧が入力された場合に、「ｎ＋型の半導体領域８Ａ」、「ｎ型の半導体領域６Ａ」、「ｎ＋型の半導体領域８Ｂ」の順番に当該過大電圧が伝わり、アバランシェブレークダウンによって電流がクランプ用ＭＩＳＦＥＴを介して、Ｖｓｓ端子へ流れるものであることは当業者には明らかであるから、キャリアは、ソース領域である「基準電圧端子Ｖｓｓに接続される配線となる導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂ」から放出され、「ドレイン領域」である「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」を通り、さらに、「ｎ型の半導体領域６Ａ」を経て「ｎ＋型の半導体領域８Ａ」から外部入力端子ＢＰに流れるものであるから、刊行物発明の「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ＋型の半導体領域８Ａ」及び「ｎ型の半導体領域６Ａ」が、キャリアを吸い込む領域であることに変わりはないし、本願発明の「ドレ−ン領域」と電流経路として共通するものである。したがって、「ドレーン領域」としての機能に関して言えば、単なる呼称の違いでしかなく、本願発明も刊行物発明も何等異なるものではない。
　（ｂ−２）「バラスト領域」について
　次に、本願発明の「バラスト領域」について検討すると、本願明細書の【００１８】には、「この軽くドーピングされた領域は均一な電流がドレーンの幅にわたって流れるように作用し、したがって局所的電荷注入、スナップバックブレークダウン、加熱およびデバイス損傷を来たしうるようなドレーンおよび基板内のローカルピークの発生を防止する。（軽くドーピングされたこの高抵抗領域をバラスト抵抗器３６と表記する。）」との記載があることから、「バラスト領域」は、「均一な電流がドレーンの幅にわたって流れるように作用」するものであって、結果として、「局所的電荷注入、スナップバックブレークダウン、加熱およびデバイス損傷を来たしうるようなドレーンおよび基板内のローカルピークの発生を防止する」ものであると言える。そして、本願明細書の【００１７】には、「軽くドーピングした領域３６が第一および第二ドレーン領域３８、４０を分離する結果、ドレーン接点３２とチャンネル４６との間を流れる電流は軽くドーピングした領域３６を流れなければならない。この軽くドーピングされた領域は第一および第二ドレーン領域３８、４０よりも低いドーパント濃度を有し、そのため高い抵抗値を有する。」と記載されているから、前記作用は、「第一および第二ドレーン領域３８、４０」を分離するように軽くドーピングされた領域を設けることで、「ドレーン接点３２」と「チャンネル４６」との間を流れる電流が必ず「軽くドーピングした領域３６」を流れる構造とすることによって得られるものであると認められる。
　そこで、刊行物発明について検討すると、上記（ａ）において検討したように、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」と「ｎ＋型の半導体領域８Ａ」は、直接接してはいないが、「ｎ型の半導体領域６Ａ」を介して電気的に接続されているものであり、外部入力端子ＢＰと基準電圧端子Ｖｓｓとの間に流れる電流は、必ず「ｎ型の半導体領域６Ａ」を流れることは明らかであって、構造として見た場合には、相違点１に関する構成については本願発明と刊行物発明とは何等相違しないものであるから、必然的に、「チャネル形成領域となるｐ−型半導体基板によって、導電層１２Ｃに接続されたｎ＋型の半導体領域８Ｂから分離されたｎ＋型の半導体領域８Ｂ」、「ｎ＋型の半導体領域８Ａ」及び「ｎ型の半導体領域６Ａ」からなる半導体領域の幅にわたって均一な電流が流れるように作用するものになることは明らかである。
　したがって、刊行物発明の「ｎ型の半導体領域６Ａ」は、本願発明の「バラスト領域」に相当することは明らかである。
　また、「バラスト領域」の当該作用に関しての予測性についても言及しておくと、例えば、特開平２−２７３９７１号公報には、第１図ないし第１３Ｂ図とともに、静電放電より回路を保護する保護素子に関する発明において、「本発明によれば、ｐｎ接合８６にわたって分布される電流の均一性を良くするために、抵抗素子が、活性領域８１が接続される電極１６とｐｎ接合８６の間で保護素子と直列に接続される（第６図参照）。この実施例では、抵抗素子９はｎ形領域９１を有し、このｎ形領域は、基板１０内に位置し、その幅は、本発明によれば、活性領域８１の幅と実質上等しい。」（第８頁右上欄第１０ないし１６行）、「電流は抵抗領域９１の幅にわたり実質的に均一に該領域９１を去る。抵抗領域９１の幅が活性領域８１の幅と実質的に等しいために、電流がこの場合活性領域８１に実質的に均一に加えられる。」（第８頁左下欄第１６ないし１９行）との記載があることから、抵抗素子であるｎ形領域９１が、電極１６とｐｎ接合８６の間で直列に形成されていると、ｎ形領域９１及び活性領域の幅にわたり実質的に均一な電流が得られることが開示されているものである。そして、このような構造は、刊行物発明と何等異なるものではないから、当業者であれば、本願発明の如く、「均一な電流がドレーンの幅にわたって流れるように作用」するとの効果は容易に予想し得た程度にすぎない。
　
　以上検討したとおり、相違点１については、本願発明と刊行物発明とで実質的なものとは認められない。
　
相違点２について
　入力保護回路を構成するＭＯＳトランジスタ或いはＭＩＳＦＥＴの拡散層へのコンタクトを、ゲート幅方向に複数設けることは、周知例１及び２に開示されているように、従来周知の技術にすぎないものであるから、刊行物発明において、従来周知の技術を適用して、本願発明の如く、「前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設け」ることは当業者が容易に想到し得たものである。
　
　なお、請求人は、審判請求書の請求の理由において、「引用文献２に記載の発明は、単に、電流経路の直交方向に複数のコンタクトを配列することによりこの部分の抵抗値を低くするためのものであり、本発明における「バラスト領域によって分離されたドレーン領域における複数のドレーン接点のように、高抵抗のバラスト領域との相互作用で電流を分散させるために前記バラスト領域に平行して複数設けた」ものではなく、本発明と引用文献２とに記載の発明とでは、複数のコンタクトを設けた技術的意義が異なります。」と主張している。
　しかしながら、引用文献２（「周知例１」に相当する。）は、あくまで、ドレーン接点をゲート幅方向に複数設ける技術が周知技術であるとの一例として提示したものにすぎず、このような周知例が周知例１の他に、例えば周知例２のように多数存在することは当業者には明らかである。そして、周知例２に開示されているように、複数の接続孔を設けると、「電流を分散し、その電流密度を低減する」（第４頁右上欄第６ないし２０行を参照）という作用効果があることは、当業者にあっては従来から知られていることであるから、刊行物発明において、従来周知の技術を適用すれば、複数のコンタクトを設けることによって生じる、電流が分散し、その電流密度が低減するとの作用効果も併せて奏することになることは、当業者には容易に予想しうることである。
　したがって、「本発明と引用文献２とに記載の発明とでは、複数のコンタクトを設けた技術的意義が異なります。」との請求人の主張は採用しない。
　
相違点３について
　本願発明の相違点３に関する構成は、本願発明の相違点１及び相違点２に関する構成により、結果として生じる作用・機能である「該チャンネル領域に流れる電流を分布させること」を示すものであり、上記「相違点１について」及び「相違点２について」において既に検討したように、相違点１は実質的なものではなく、また、実質的なものであったとしても、刊行物発明の相違点１に関する構成により、均一な電流分布となることは当業者には容易に予想しうる技術的事項であるし、相違点２は従来周知の技術を適用することにより当業者が容易に想到し得たものであるから、刊行物発明において、結果として、本願発明の如く、「該チャンネル領域に流れる電流を分布させること」を備えることは当業者が容易になし得たものである。
　よって、刊行物発明において、従来周知の技術を適用することにより、相違点３に関する構成を備えるものとすることは当業者が容易になし得たものである。
　
　したがって、本願発明は、刊行物１に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。