【事件の表示】
　特願２０００−１６０１６１「メモリエイリアシング装置及びその方法」拒絶査定不服審判事件〔平成１３年　１月２６日出願公開、特開２００１−　２２６３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　
　本願は、平成１２年５月３０日（パリ条約による優先権主張１９９９年６月３日、米国）の出願であって、平成１６年４月９日付けで拒絶の理由が通知され、同年９月１４日付けで手続補正がなされたたものの、同年１１月３０日付けで拒絶査定がなされた。これに対し、平成１７年３月７日に拒絶査定に対する審判請求がなされるとともに、同年４月６日付けで手続補正がなされたものである。
　
２．平成１７年４月６日付け手続補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　平成１７年４月６日付け手続補正を却下する。
　
［理由］
（１）本件手続補正
　平成１７年４月６日付け手続補正（以下、「本件手続補正」という。）により、特許請求の範囲の請求項１は、次のとおりに補正された。
「メモリエイリアシング装置であって、該メモリエイリアシング装置は、
　その内部に持続的に記憶される反復参照情報を有する、少なくとも１つの予備アドレス指定可能回路からなり、該持続的に記憶される反復参照情報は、該反復参照情報を使用するプログラムの動作前にロードされ、そして該プログラムの動作中には変化がなく、前記メモリエイリアシング装置は、
　プロセッサと複数のアドレス指定可能回路との間のデータパスをインタセプトするオーバレイ制御モジュールであって、該複数のアドレス指定可能回路のうちの少なくとも１つのアドレス指定可能回路から該反復参照情報への、該プロセッサによるアクセスを、該少なくとも１つの予備アドレス指定可能回路へ指向し直すように構成されたオーバレイ制御モジュールと、
　前記プロセッサにより、前記メモリエイリアシング装置による前記アクセスの指向し直しを可能化及び不能化しかつ割り込み確認応答信号に基づいて前記メモリエイリアシング装置を可能化するための可能化手段とからなることを特徴とする、メモリエイリアシング装置。」
　
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「持続的に記憶される反復参照情報」について「該反復参照情報を使用するプログラムの動作前にロードされ、そして該プログラムの動作中には変化がな」いものであるとの限定を付加するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、前記本件手続補正後の請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）引用発明
［引用文献１］
　原査定の拒絶の理由に引用された特開平９−２３７２１７号公報（以下、「引用文献１」という。）には、図面とともに以下の事項が記載されている。
　
Ａ．「【０００１】
【発明の属する技術分野】本発明は、情報処理装置に関し、特に高速アクセス可能なローカルストレージを持つ処理装置におけるローカルストレージのメモリ割付け方式に関する。」
　
Ｂ．「【００１４】図１は、本発明のローカルストレージのメモリ割付け制御装置の一実施形態の構成をブロック図にて示したものである。図１を参照して、本実施形態は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）で構成された主記憶装置１と、例えば３２ビット幅のＣＰＵ２と、使用頻度の高いプログラムを格納する高速アクセス可能なＳＲＡＭ（スタティックランダムアクセスメモリ）で構成されたローカルストレージ３と、ローカルストレージ３が割り付けられるメモリ空間のアドレスを保持するアドレス変換テーブル４と、アドレス変換テーブル４に設定するアドレスをデータとして格納するＰＲＯＭ（書換可能な読み出し専用メモリ）５と、ＰＲＯＭ５のデータを読出し、アドレス変換テーブル４に設定するＰＲＯＭ読出・テーブル設定回路６と、ＣＰＵ２からのアドレスとアドレス変換テーブル４内のアドレスとを比較し、ＣＰＵ２からのアドレスがアドレス変換テーブル４内のアドレスと一致した場合には、ローカルストレージ３に対してアクセスを行い、一致しない場合には主記憶装置１に対しアクセスを行うアドレス比較器７と、を具備している。」
　
Ｃ．「【００１６】図２は、本実施形態を説明するためのメモリマップ（３２ビットアドレスはヘキサデシマル表示）を示した図である。図２を参照して、主記憶装置１のメモリ空間の中で、使用頻度が高いプログラムが割付けられている空間を４ＫＢ（キロバイト）単位で抽出し、抽出されたメモリ空間（図で斜線で示した領域、ヘキサデシマル表示で４Ｋアドレス空間は“０００”〜“ＦＦＦ”）と、アドレス変換テーブル４に設定されるアドレスの対応を示している。４ＫＢ単位で抽出しているため、アドレス変換テーブル４には、アドレスの１２〜３１ビット（５桁のヘキサデシマル値）が格納される。」
　
Ｄ．「【００１９】まず、処理装置立ち上げ時にシステムリセットが発行される（ステップＳ０）と、ＰＲＯＭ読出し・テーブル設定回路６によりＣＰＵ２に対し動作停止要求を行う（ホールド信号をアクティブとする）（ステップＳ１）。
【００２０】次に、ＰＲＯＭ読出し・テーブル設定回路６は、ＰＲＯＭ５に対してリードアクセスし、ＰＲＯＭ５の格納データを、ＰＲＯＭ５のアドレス０番地から順次、アドレス変換テーブル４に転送する（ステップＳ２）。
【００２１】ＰＲＯＭ５内のデータが全て転送が終了する（ステップＳ３）と、アドレス変換テーブル４は、設定されたメモリ空間のアドレスを、設定されたアドレスを先頭番地として、４ＫＢ単位で主記憶装置１からローカルストレージ３に転送する（ステップＳ４）。
【００２２】アドレス変換テーブル４からの転送終了通知（ステップＳ５）によって、ＰＲＯＭ読出し・テーブル設定回路６は、ＣＰＵ２への動作停止要求を解除し（ホールド信号をインアクティブとする）（ステップＳ６）、ＣＰＵ２は処理を開始する（ステップＳ７）。
【００２３】図５は、本実施形態における、ローカルストレージへのアクセス判定方式を示した図である。本実施形態では、抽出するメモリ空間を４ＫＢとしているため、ＣＰＵ２の出力アドレスの１２〜３１ビットと、アドレス変換テーブル４内の０〜１９ビットのアドレスとがアドレス比較器７で比較され、一致した場合には、ローカルストレージ３へのアクセスとなり、不一致の場合には主記憶装置１へのアクセスとなる。」
　
Ｅ．「【００２９】また、本発明によれば、簡易な装置構成で所望する性能を達成することができるという効果を有する。
【００３０】例えばソフトウェア設計者にローカルストレージのメモリ空間を意識させずに、使用頻度の高いプログラムをローカルストレージに格納しようとした場合、一般的に、キャッシュメモリが用いられるが、キャッシュメモリは完全なハードウェア制御であるため、複雑な制御回路が必要とされ、使用頻度が低いプログラムも一時的に格納されるため、使用頻度の高いプログラムが１００％キャッシュメモリに格納できず、期待した処理能力が得られない場合がある。
【００３１】これに対して本発明によれば、簡易なハードウェア構成にて、抽出した使用頻度の高いプログラムを１００％ローカルストレージに格納できるため、期待する性能向上の実現性を予測し易いという利点を有する。」
　
　上記Ｂ−Ｄに記載されているように、ローカルストレージは、主記憶装置のメモリ空間の中で、使用頻度が高いプログラムが割り付けられている空間に対応付けられ、対応する主記憶装置のメモリ空間から前記使用頻度が高いプログラムが転送されて使用されるものである。
　
　ここで、上記主記憶装置のメモリ空間とローカルストレージとの対応付けと、主記憶装置からローカルストレージへの前記使用頻度が高いプログラムの転送（ロード）は、処理装置立ち上げ時に、ＣＰＵを動作停止状態にして行われるものであり、かつ、上記対応付けは、ＰＲＯＭの記憶内容に従って固定的に行われるものであるから、前記使用頻度が高いプログラムは、ＣＰＵの動作前にローカルストレージにロードされ、ＣＰＵの動作中は変化しない情報である。
　
　また、ＣＰＵの動作前にローカルストレージにロードされ、ＣＰＵの動作中は変化しないということは、すなわち、ローカルストレージの内部に持続的に記憶されているということであり、使用頻度が高いということは、すなわち、反復参照されるということである。
　
　上記Ｂ、Ｄ及び図１の記載からみて、アドレス変換テーブル及びアドレス比較器は、ＣＰＵと主記憶装置との間に接続され、ＣＰＵからのアドレスがアドレス変換テーブル内のアドレスと一致した場合、すなわち、前記使用頻度が高いプログラムに対するアクセスであった場合には、ローカルストレージに対してアクセスを行い、一致しない場合には主記憶装置に対しアクセスを行わせるものであるから、前記プログラムへの、ＣＰＵによるアクセスを、主記憶装置からローカルストレージに指向し直すように構成されたものである。
　
　よって、上記Ａ〜Ｅの記載事項及び関連する図面を参照すると、引用文献１には、次の発明（以下、「引用発明１」という。）が記載されていると認められる。
　
「メモリ割付け制御装置であって、
　その内部に持続的に記憶され反復参照されるプログラムを有するローカルストレージと、
　ＣＰＵと主記憶装置との間に接続され、前記プログラムへの、ＣＰＵによるアクセスを、主記憶装置からローカルストレージに指向し直すように構成されたアドレス変換テーブル及びアドレス比較器とからなり、
　前記プログラムは、ＣＰＵの動作前にローカルストレージにロードされ、ＣＰＵの動作中は変化しないことを特徴とする
メモリ割付け制御装置。」
　
［引用文献２］
　原査定の拒絶の理由に引用された特開平６−２８２５８号公報（以下、「引用文献２」という。）には、図面とともに以下の事項が記載されている。
　
Ｆ．「【０００５】
【発明が解決しようとする課題】この従来のマイクロプロセッサでは、それが有するキャッシュメモリ機構において、キャッシュメモリに保持されているデータ管理が、データ内容にはまったく関係なく、ハードウェアまたは過去のアクセス状況によって行われている。このため、キャッシュミスが生じた場合に、必要性の高いデータが無効化されてしまうこともあり、そのデータを再びキャッシュメモリに転送するにあたっては大きなオーバヘッドとなる。
【０００６】このような課題は、特に頻繁に割り込みが発生するような場合に顕著である。マイクロプロセッサが割り込み処理をすることにより、それまでキャッシュメモリに保持されていたデータが順次無効化されてしまうため、割り込み処理が終了した後、キャッシュメモリが再び割り込み前の状態に戻るまで性能的な低下が生じるという欠点を有している。」
　
Ｇ．「【００１０】
【実施例】次に本発明について図面を参照して説明する。図１は本発明の第１の実施例の内部構成図を示す図である。主記憶２とのインタフェース部分には、マイクロプロセッサ１の基本的な構成は従来例と同様であるが、通常時に機能しているキャッシュメモリ８と割り込み処理時に機能する割り込み専用キャッシュメモリ９があり、切り替え回路１０によってどちらか一方が選択され動作することが従来例とは異なる構成となっている。」
　
Ｈ．「【００１５】切り替え回路１０は、マイクロプロセッサ１の外部からの割り込み信号１２と割り込み処理終了信号１３によって制御される。割り込み信号１２は入力信号そのものであり、割り込み終了信号１３は、命令実行部７で割り込み処理最後の命令（例えば割り込みルーチンからのリターン命令）を実行した際に命令実行部７から出力される信号である。」
　
Ｉ．「【００１６】図２は実施例２の内部構成図である。実施例１との違いは切り替え回路１０の制御方法である。実施例２では、命令実行部７の中にキャッシュ切り替えレジスタ１４が設けてあり、実施例１においては割り込み信号によって、割り込み専用キャッシュ９をアクティブにするが実施例２では割り込みが発生してプログラムが割り込み処理ルーチンに入ったところで、ソフトウェアで割り込み専用キャッシュメモリ９を起動させる。」
　
［引用文献３］
　原査定において指摘された特開平４−１１２２５７号公報（以下、「引用文献３」という。）には、図面とともに以下の事項が記載されている。
　
Ｊ．「発明が解決しようとする課題
　しかしながら、このような従来のデータ処理装置にあっては、ＣＰＵ１において通常のプログラムが走行中であるとき、キャッシュメモリ３は通常プログラムによって殆ど占められているため、通常のプログラムでは或る程度のヒツト率が期待できるが、間欠的な処理であることが多い割込み処理では、より一層の高速性が求められているにもかかわらず、大したヒツト率は期待できない。なぜなら、キャッシュメモリ３が通常のプログラムによって占められているときに間欠的に割込みが入ってもキャッシュメモリ３のミスヒットが多くなる。また、その割込み処理でキャッシュメモリ３のリプレースを行っても、次の割込み処理までに通常のプログラムによって再度キャッシュメモリ３はリプレースされてしまうことが多いからである。」（２頁左上欄１１行〜同頁右上欄７行）
　
Ｋ．「課題を解決するための手段
　本発明は、前記目的を達成するために、データ処理装置に、通常処理用のキャッシュメモリと、プロセッサの割込み処理動作用の割込みキャッシュメモリと、プロセッサの割込み受付及び割込み終了を検出しこれらの検出結果に基づいてキャッシュメモリと割込みキャッシュメモリのプロセッサへの接続を切り換える手段とを設けたことを要旨とする。」（２頁右上欄１２行〜２０行）
　
Ｌ．「このような状況の下で、外部からＣＰＵ１に割込みが発生し、割込みがマスクされていないとＣＰＵ１は割込みを受け付け、割込み応答信号を出力する。この出力は切換回路１０へ入力し、フリップフロップ１３の入力端子に入り、キャッシュメモリ３のイネーブル信号を無効にし、割込みキャッシュイネーブル信号を有効にし、キャッシュメモリ３から割込みキャッシュメモリ９へ切り換える。・・・（中略）・・・
　割込み処理が終了すると、割込み処理プログラムからリターンする直前に特定のアドレスをアクセスするとアドレスデコード回路１１がアドレスを識別し、その結果を遅延制御回路１２へ出力する。遅延制御回路１２は割込み処理プログラムがリターン命令を実行するまで遅延させ、その命令実行終了後、フリップフロップ１３へ出力する。フリップフロップ１３は、今度は割込みキャッシュイネーブル信号を無効にし、キャッシュメモリイネーブル信号を有効にし、キャッシュメモリ３に切り換える。」（３頁左上欄１１行〜同頁右上欄１４行）
　
Ｍ．「なお、本発明は前記実施例に限定されるものではない。例えば、前記実施例では、割込み応答信号と特定のアドレスへのアクセスでキャッシュメモリを切り換えるようにしているが、ＣＰＵ１のステータス信号によって切り換えてもよい。」（３頁右上欄１６行〜２０行）
　
（３）対比
　以下、本願補正発明と引用発明１とを対比する。
　
ａ）引用発明１の「ＣＰＵ」は、本願補正発明の「プロセッサ」に相当する。
　
ｂ）主記憶装置は、通常、複数のアドレス指定可能なメモリ装置で構成されるものであるから、引用発明１の「主記憶装置」は、本願補正発明の「複数のアドレス指定可能回路」に相当する。
　
ｃ）引用発明１の「反復参照されるプログラム」は、本願補正発明の「反復参照情報」に相当し、かつ、引用発明１の「ローカルストレージ」は、記憶装置であり、アドレス指定可能なものと考えられるから、引用発明１の「その内部に持続的に記憶され反復参照されるプログラムを有するローカルストレージ」は、本願補正発明の「その内部に持続的に記憶される反復参照情報を有する、少なくとも１つの予備アドレス指定可能回路」に相当する。
　
ｄ）引用発明１の「アドレス変換テーブル及びアドレス比較器」は、ＣＰＵと主記憶装置との間に接続され、ＣＰＵによるアクセスを、主記憶装置からローカルストレージに指向し直す、すなわち、主記憶装置をローカルストレージでオーバーレイするものであるから、引用発明１の「ＣＰＵと主記憶装置との間に接続され、前記プログラムへの、ＣＰＵによるアクセスを、主記憶装置からローカルストレージに指向し直すように構成されたアドレス変換テーブル及びアドレス比較器」は、本願補正発明の「プロセッサと複数のアドレス指定可能回路との間のデータパスをインタセプトするオーバレイ制御モジュールであって、該複数のアドレス指定可能回路のうちの少なくとも１つのアドレス指定可能回路から該反復参照情報への、該プロセッサによるアクセスを、該少なくとも１つの予備アドレス指定可能回路へ指向し直すように構成されたオーバレイ制御モジュール」に相当する。
　
ｅ）引用発明１における「反復参照されるプログラム」は、ＣＰＵの動作前にローカルストレージにロードされ、ＣＰＵの動作中は変化しないが、これは、すなわち、当該反復参照されるプログラムを使用する他のプログラムが動作する前にロードされ、そしてそのプログラムの動作中変化しないことを意味するから、引用発明１において「前記プログラムは、ＣＰＵの動作前にローカルストレージにロードされ、ＣＰＵの動作中は変化しない」ことは、「該持続的に記憶される反復参照情報は、該反復参照情報を使用するプログラムの動作前にロードされ、そして該プログラムの動作中には変化がな」いことに相当する。
　
ｆ）引用発明１の「メモリ割付け制御装置」は、全体としてローカルストレージによる主記憶装置のエイリアシングを行うものであるから、本願補正発明の「メモリエイリアシング装置」に対応する。
　
　なお、前記本件手続補正後の請求項１には、「メモリエイリアシング装置であって、該メモリエイリアシング装置は、・・・予備アドレス指定可能回路からなり、・・・、前記メモリエイリアシング装置は、・・・オーバレイ制御モジュールと、・・・可能化手段とからなることを特徴とする、メモリエイリアシング装置」と記載されており、「メモリエイリアシング装置は・・・からなり」という表現が複数回現れるが、単に冗長な記載であって、「メモリエイリアシング装置であって、・・・予備アドレス指定可能回路と、・・・オーバレイ制御モジュールと、・・・可能化手段とからなることを特徴とする、メモリエイリアシング装置」と記載したものと特段異なる内容を表すものではない。
　
　したがって、両者は、
「メモリエイリアシング装置であって、該メモリエイリアシング装置は、
　その内部に持続的に記憶される反復参照情報を有する、少なくとも１つの予備アドレス指定可能回路からなり、該持続的に記憶される反復参照情報は、該反復参照情報を使用するプログラムの動作前にロードされ、そして該プログラムの動作中には変化がなく、前記メモリエイリアシング装置は、
　プロセッサと複数のアドレス指定可能回路との間のデータパスをインタセプトするオーバレイ制御モジュールであって、該複数のアドレス指定可能回路のうちの少なくとも１つのアドレス指定可能回路から該反復参照情報への、該プロセッサによるアクセスを、該少なくとも１つの予備アドレス指定可能回路へ指向し直すように構成されたオーバレイ制御モジュールとからなることを特徴とするメモリエイリアシング装置。」
である点で一致し、以下の点で相違している。
　
［相違点］
　本願補正発明が、「前記プロセッサにより、前記メモリエイリアシング装置による前記アクセスの指向し直しを可能化及び不能化しかつ割り込み確認応答信号に基づいて前記メモリエイリアシング装置を可能化するための可能化手段」を備えているのに対し、引用発明１は、そのような可能化手段を備えていない点。
　
（４）当審の判断
　以下、上記相違点について検討する。
　
　引用文献２、３に記載されているように、割り込み処理プログラムには高速性が求められるが、通常のキャッシュメモリ制御では処理効率の向上が望めないため（上記（２）Ｆ及びＪ）、専用のキャッシュメモリを設け、割り込み処理の受け付け時に、専用のキャッシュメモリを可能化して割り込み処理プログラムを実行し、割り込み処理の終了時に、専用のキャッシュメモリを不能化すること（上記（２）Ｇ〜Ｉ及びＫ−Ｍ）、その際の、専用のキャッシュメモリの可能化を、割り込み信号（上記（２）Ｈ）や割り込み応答信号（上記（２）Ｌ）に基づき行うこと、専用のキャッシュメモリの可能化及び不能化を全てプロセッサの指示に基づき行っても良いこと（上記（２）Ｉ及びＭ）は、周知である。
　
　したがって、上記周知技術と同様、通常のキャッシュメモリ制御では、処理効率の向上が望めない問題を解決するために、専用の高速メモリであるローカルストレージを設ける引用発明１において、ローカルメモリに格納するプログラムを割り込み処理プログラムとするとともに、ローカルストレージによる主記憶装置のオーバレイ機能を、割り込み処理の受け付け時に可能化し、割り込み処理の終了時に不能化するため、ＣＰＵによりメモリ割付制御装置を可能化及び不能化しかつ割り込み応答信号に基づいてメモリ割付制御装置を可能化するための可能化手段を設けることは、当業者が容易に想到し得たことである。
　
　そして、本願補正発明の作用効果も、引用発明１及び引用文献２、３に記載の周知技術から当業者が容易に予測できる範囲のものである。
　
　したがって、本願補正発明は、引用文献１−３に記載の発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際に独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件手続補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　
（１）本願発明
　平成１７年４月６日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１６年９月１４日付け手続補正により補正された特許請求の範囲の請求項１に記載された、次のとおりのものである。
　
「【請求項１】　メモリエイリアシング装置であって、
　その内部に持続的に記憶される反復参照情報を有する、少なくとも１つの予備アドレス指定可能回路と、
　プロセッサと複数のアドレス指定可能回路との間のデータパスをインタセプトするオーバレイ制御モジュールであって、該複数のアドレス指定可能回路のうちの少なくとも１つのアドレス指定可能回路から該反復参照情報への、該プロセッサによるアクセスを、該少なくとも１つの予備アドレス指定可能回路へ指向し直すように構成されたオーバレイ制御モジュールと、
　前記プロセッサにより、前記メモリエイリアシング装置による前記アクセスの指向し直しを可能化及び不能化しかつ割り込み確認応答信号に基づいて前記メモリエイリアシング装置を可能化するための可能化手段とからなることを特徴とする、メモリエイリアシング装置。」
　
（２）引用発明
　上記引用文献１乃至３、及びその記載事項は、前記２．（２）に記載したとおりである。
　
（３）対比・判断
　本願発明は、前記２．（１）で検討した本願補正発明から、本願発明を特定するために必要な事項である「持続的に記憶される反復参照情報」について、「該反復参照情報を使用するプログラムの動作前にロードされ、そして該プログラムの動作中には変化がな」いものであるとの限定を省いたものである。
　
　そうすると、本願発明の発明特定事項を全て含み、更に特定の発明特定事項に限定を付加したものに相当する本願補正発明が、前記２．（４）に記載したとおり、引用文献１−３に記載の発明に基づいて、当業者が容易に発明をすることができたものであることから、本願補正発明も、同様の理由により、引用文献１−３に記載の発明に基づいて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用文献１−３に記載の発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
　よって、結論のとおり審決する。