(57)【要約】  画素欠陥の発生を抑えつつ、高精細なアクティブマトリクス基板を提供する。行方向に隣り合う２つのサブ画素の一方に対応する第１半導体膜と、他方に対応する第２半導体膜と、前記第１半導体膜の一部を行方向のチャネルとするトランジスタと、コンタクトホールを介して前記トランジスタのドレイン電極に接続する画素電極とを備え、平面視においては、前記チャネルのドレイン電極側エッジから前記コンタクトホールの底面に到るまでの行方向の距離（ｄｃ）が、行方向のサブ画素ピッチ（ｄｐ）の０．１５倍以上である。
2018181142.tif 000002
【特許請求の範囲】
【請求項１】
行方向に隣り合う２つのサブ画素の一方に対応する第１半導体膜と、他方に対応する第２半導体膜と、前記第１半導体膜の一部を行方向のチャネルとするトランジスタと、コンタクトホールを介して前記トランジスタのドレイン電極に接続する画素電極とを備え、
平面視においては、前記チャネルのドレイン電極側エッジから前記コンタクトホールの底面に到るまでの行方向の距離が、行方向のサブ画素ピッチの０．１５倍以上であるアクティブマトリクス基板。
【請求項２】
前記距離が、前記サブ画素ピッチの０．２３倍以上である請求項１記載のアクティブマトリクス基板。
【請求項３】
前記コンタクトホールは順テーパ形状であり、層間絶縁膜を貫通する請求項１または２記載のアクティブマトリクス基板。
【請求項４】
前記距離が、前記層間絶縁膜の厚みの１．２倍以上である請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記層間絶縁膜は、無機絶縁膜および有機絶縁膜を含む請求項３または４に記載のアクティブマトリクス基板。
【請求項６】
前記第１半導体膜の行方向の長さが、前記サブ画素ピッチの０．４５倍以上である請求項１〜５のいずれか１項に記載のアクティブマトリクス基板。
【請求項７】
前記第１および第２半導体膜が、前記サブ画素ピッチの０．４８倍未満の間隙をおいて行方向に並んでいる請求項１〜６のいずれか１項に記載のアクティブマトリクス基板。
【請求項８】
前記底面の行方向の幅が、前記サブ画素ピッチの０．２１倍以上である請求項１〜７のいずれか１項に記載のアクティブマトリクス基板。
【請求項９】
前記第２半導体膜と前記底面との行方向の間隙が、前記サブ画素ピッチの０．１９倍未満である請求項１〜８のいずれか１項に記載のアクティブマトリクス基板。
【請求項１０】
前記ドレイン電極の行方向の幅が、前記サブ画素ピッチの０．３８倍以上である請求項１〜９のいずれか１項に記載のアクティブマトリクス基板。
【請求項１１】
前記画素電極の行方向の幅が、前記サブ画素ピッチの０．６８倍以上である請求項１〜１０のいずれか１項に記載のアクティブマトリクス基板。
【請求項１２】
前記トランジスタのソース電極にデータ信号線が接続され、
前記データ信号線の幅が画素ピッチの０．１６倍以上である請求項１〜１１のいずれか１項に記載のアクティブマトリクス基板。
【請求項１３】
前記コンタクトホールの底面の一部が前記ドレイン電極と重ならない請求項１〜１２のいずれか１項に記載のアクティブマトリクス基板。
【請求項１４】
前記画素電極よりも上層の無機絶縁膜を介して前記画素電極と対向する共通電極を含み、前記画素電極および前記共通電極の少なくとも一方にスリットが形成されている請求項１〜１３のいずれか１項に記載のアクティブマトリクス基板。
【請求項１５】
１インチ当たりのサブ画素数が１２００以上である請求項１〜１４のいずれか１項に記載のアクティブマトリクス基板。
【請求項１６】
前記第１および第２半導体膜は酸化物半導体で構成されている請求項１〜１５のいずれか１項に記載のアクティブマトリクス基板。
【請求項１７】
前記第１および第２半導体膜とは異なる材料で構成された第３半導体膜を備える請求項１〜１６のいずれか１項に記載のアクティブマトリクス基板。
【請求項１８】
前記トランジスタおよび前記第３半導体膜をチャネルとするトランジスタの一方はボトムゲート構造であり、他方はトップゲート構造である請求項１７に記載のアクティブマトリクス基板。
【請求項１９】
請求項１〜１８の何れか１項に記載のアクティブマトリクス基板を備える液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板に関する。
【背景技術】
【０００２】
特許文献１には、ＴＦＴと、画素電極と、スリットを有する共通電極とを備え、画素電極とＴＦＴのドレイン電極とがコンタクトホールで接続されている液晶表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国公開特許公報「特開２０１０−８７５８号公報（２０１０年１月１４日公開）」
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高精細化のためにＴＦＴとコンタクトホールとの距離を縮めると画素欠陥が増えるという問題がある。
【課題を解決するための手段】
【０００５】
本発明の一態様に係るアクティブマトリクス基板は、行方向に隣り合う２つのサブ画素の一方に対応する第１半導体膜と、他方に対応する第２半導体膜と、前記第１半導体膜の一部を行方向のチャネルとするトランジスタと、コンタクトホールを介して前記トランジスタのドレイン電極に接続する画素電極とを備え、平面視においては、前記チャネルのドレイン電極側エッジから前記コンタクトホールの底面に到るまでの行方向の距離が、行方向のサブ画素ピッチの０．１５倍以上である。
【発明の効果】
【０００６】
本発明の一態様に係るアクティブマトリクス基板によれば、画素欠陥の発生を抑えながら高精細化が可能となる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態にかかる表示装置の構成を示すものであり、（ａ）は全体構成を示す断面模式図、（ｂ）は全体構成を示す平面模式図、（ｃ）は表示部の画素回路を示す回路図である。
【図２】実施形態１にかかる表示パネルの構成を示す平面図である。
【図３】実施形態１にかかる表示パネルの構成を示す断面図である。
【図４】実施形態１にかかる画素電極および共通電極の構成を示す平面図である。
【図５】実施形態１のコンタクトホールの位置を示す断面である。
【図６】図５のコンタクトホールの位置と画素欠陥の発生数の関係を示すグラフである。
【図７】実施形態２の構成を示す断面図である。
【発明を実施するための形態】
【０００８】
以下に、図１〜図７に基づき、本発明の実施形態を説明する。ただし、これら実施形態は例示に過ぎない。
【０００９】
図１は本実施形態にかかる表示装置の構成を示すものであり、（ａ）は全体構成を示す断面模式図、（ｂ）は全体構成を示す平面模式図、（ｃ）は表示部の画素回路を示す回路図である。
【００１０】
図１に示すように、本実施形態にかかる液晶表示装置１０は、バックライト２と、アクティブマトリクス基板３、液晶層４およびカラーフィルタ基板５を含む液晶パネル６と、光学フィルム７とを備える。
【００１１】
アクティブマトリクス基板３の表示部３ｐには、画素電極３０、トランジスタＴＲ、データ信号線ＳＬおよび走査信号線ＧＬが含まれ、画素回路３ｇでは、画素電極３０は、トランジスタＴＲを介してデータ信号線ＳＬおよび走査信号線ＧＬに接続される。アクティブマトリクス基板３は、画素電極３０と対向する共通電極（図示しない）を含むＦＦＳ（Fringe-Field Switching）方式であり、この共通電極を用いてインセルタッチセンサが構成されている。
【００１２】
アクティブマトリクス基板３の非表示部（非アクティブ部）３ｑには、走査信号線ＧＬを駆動するゲートドライバ（駆動回路）ＧＤと、データ信号線ＳＬを駆動するソースドライバを含むＩＣチップＴｐとが設けられる。なお、ゲートドライバＧＤおよび画素回路３ｇは同一基板３ｓにモノリシックに形成されていてもよい。
【００１３】
図２は実施形態１にかかる表示パネルの構成を示す平面図であり、図３は実施形態１にかかる表示パネルの構成を示す断面図である。
【００１４】
アクティブマトリクス基板３は、行方向に隣り合う２つのサブ画素の一方に対応する第１半導体膜２５ａと、他方に対応する第２半導体膜２５ｂと、第１半導体膜２５ａの一部を行方向のチャネルとするトランジスタＴＲａと、コンタクトホールＣＨａを介してトランジスタＴＲａのドレイン電極ＤＲに接続する画素電極３０とを備える。
【００１５】
トランジスタＴＲａはボトムゲート構造であり、そのゲート電極ＧＴは、ガラス基板ＧＫ上に、例えばチタン（Ｔｉ）及び銅（Ｃｕ）の積層膜により形成されている。ゲート電極ＧＴは走査信号線ＧＬの一部である。
【００１６】
ゲート絶縁膜２４は、ゲート電極ＧＴを覆うように形成されている。ゲート絶縁膜ＧＴは、例えば窒化ケイ素（ＳｉＮｘ）や二酸化ケイ素（ＳｉＯ２）からなる。
【００１７】
ゲート絶縁膜２４の上層には、第１半導体膜２５ａおよび第２半導体膜２５ｂが形成されている。第１半導体膜２５ａおよび第２半導体膜２５ｂは、例えば酸化物半導体膜であり、Ｉｎ、Ｇａ及びＺｎのうち少なくとも１種の金属元素を含んでいてもよい。本実施形態では、第１半導体膜２５ａおよび第２半導体膜２５ｂは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。
【００１８】
トランジスタＴＲａのソース電極ＳＲ及びドレイン電極ＤＲは、第１半導体膜２５ａ上に、互いに離間するように、例えばチタン（Ｔｉ）及び銅（Ｃｕ）の積層膜により形成されている。なお、ソース電極ＳＲはデータ信号線ＳＬの一部である。
【００１９】
無機絶縁膜２７は、ソース電極ＳＲ及びドレイン電極ＤＲを覆うように、例えば窒化ケイ素（ＳｉＮｘ）や二酸化ケイ素（ＳｉＯ２）により形成されている。無機絶縁膜２７上には、有機絶縁膜である平坦化膜２８が、例えばポリメタクリル酸メチル樹脂（ＰＭＭＡ）等のアクリル系樹脂材料により形成される。
【００２０】
平坦化膜２８上には、無機絶縁膜２９を介して画素電極３０が形成されている。また、画素電極３０上には、無機絶縁膜３１を介して共通電極３２が形成されている。画素電極３０および共通電極３２は透明電極であって、例えばＩＴＯ（Indium Tin Oxide）、ＺｎＯ（Zinc Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＩＧＺＯ（Indium Gallium Zinc Oxide）、ＩＴＺＯ（Indium Tin Zinc Oxide）等の材料からなる。
【００２１】
無機絶縁膜２７、平坦化膜２８および無機絶縁膜２９によって層間絶縁膜ＳＺが構成され、層間絶縁膜ＳＺを貫通する２つのコンタクトホールＣＨａ・ＣＨｂによってドレイン電極ＤＲと画素電極３０とが接続されている。
【００２２】
〔実施形態１〕
図２は、実施形態１にかかる表示パネルの構成を示す平面図である。図３は、実施形態１にかかる表示パネルの構成を示す断面図である。なお、図２、図３は、５型のフルＨＤ液晶パネル（画素密度が４４１ｐｐｉ）を示している。
【００２３】
実施形態１では、平面視における、トランジスタＴＲａのチャネルＣＮのドレイン電極側エッジＣｅからコンタクトホールＣＨａの底面ＢＦに到るまでの行方向（図中Ｘ方向）の距離ｄｃを、行方向のサブ画素ピッチｄｐ（例えば、１９．２μｍ）の０．１５４倍（例えば、２．９６μｍ）以上とする。図２・図３では、より好ましい構成として、０．２３４倍（例えば、ｄｃ＝４．４９μｍ）としている。
【００２４】
層間絶縁膜ＳＺを貫通するコンタクトホールＣＨａは、底側（ガラス基板側）に向けて先細となる（開口面よりも底面が小さい）順テーパ形状である。距離ｄｃは、層間絶縁膜ＳＺの厚み（例えば、２．８μｍ）の１．２倍以上であり、図２・図３では、より好ましい構成として、１．６倍としている。
【００２５】
第１半導体膜２５ａの行方向の長さは、画素ピッチの０．４５倍以上とする。図２・図３では、より好ましい構成として、０．５５倍（例えば、１０．６μｍ）としている。また、第１および第２半導体膜２５ａ・２５ｂが、サブ画素ピッチｄｐの０．４８倍未満の間隙をおいて行方向に並んでいる。図２・図３では、より好ましい構成として、０．４５倍（例えば、８．６μｍ）としている。
【００２６】
コンタクトホールＣＨａの底面ＢＦの行方向の幅は、サブ画素ピッチｄｐの０．２１倍以上である。図２・図３では、より好ましい構成として、０．２４倍（例えば、４．６μｍ）としている。
【００２７】
第２半導体膜２５ｂとコンタクトホールＣＨａの底面ＢＦとの行方向の間隙ｄｔが、サブ画素ピッチｄｐの０．１９倍未満である。図２・図３では、より好ましい構成として、０．１８倍（例えば、３．５μｍ）としている。
【００２８】
ドレイン電極ＤＲの行方向の幅は、サブ画素ピッチｄｐの０．３８倍以上である。図２・図３では、より好ましい構成として、０．４２倍（例えば、８．１μｍ）としている。
【００２９】
画素電極の行方向の幅が、サブ画素ピッチｄｐの０．６８倍以上である。図２・図３では、より好ましい構成として、０．７２倍（例えば、１３．８μｍ）としている。
【００３０】
データ信号線ＳＬの幅が画素ピッチｄｐの０．１６倍以上である。図２・図３では、より好ましい構成として、０．１９倍（例えば、３．６μｍ）としている。
【００３１】
コンタクトホールＣＨａの底面ＢＦの一部Ｃｇ（第２半導体膜２５ｂ側のＹ方向に沿う端部）がドレイン電極ＤＲと重ならない。
【００３２】
図４は、実施形態１にかかる画素電極および共通電極の構成を示す平面図である。図４に示すように、画素電極３０および共通電極３２は無機絶縁膜３１を介して対向し、共通電極３２にはスリット３２ｓが形成されている（ＦＦＳ方式）。
【００３３】
図５はコンタクトホールの位置（底面の位置）を示す断面であり、図６は、図５のコンタクトホールの位置と画素欠陥の発生数の関係を示すグラフである。図５（ａ）・図６に示すように、高精細化のためにトランジスタとコンタクトホールとの距離を縮めると画素欠陥が増えることがわかる。そして、ｄｐ＝２．７５μｍでは画素欠陥の発生数が高いが、ｄｐ＝２．９６μｍでは画素欠陥の発生数がかなり低下し、図５（ｂ）のようにｄｐ＝４．５μｍとすると、発生数がほぼ０になることがわかる。すなわち、アクティブマトリクス基板３を図２および図３のように構成することで、画素欠陥の発生を抑えながら高精細化が可能となる。
【００３４】
〔実施形態２〕
実施形態２のアクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
【００３５】
画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
【００３６】
図７は、実施形態２のアクティブマトリクス基板の構成を示す断面図である。図７に示すように、アクティブマトリクス基板３００において、駆動回路形成領域１０１には回路用ＴＦＴとして薄膜トランジスタ１０Ａが形成され、表示領域１０２の各画素には画素用ＴＦＴとして薄膜トランジスタ１０Ｂが形成されている。
【００３７】
アクティブマトリクス基板３００は、基板１１と、基板１１の表面に形成された下地膜１２と、下地膜１２上に形成された薄膜トランジスタ１０Ａと、下地膜１２上に形成された薄膜トランジスタ１０Ｂとを備えている。薄膜トランジスタ１０Ａは、結晶質シリコンを主として含む活性領域を有している。薄膜トランジスタ１０Ｂは、酸化物半導体を主として含む活性領域を有している。
【００３８】
薄膜トランジスタ１０Ａおよび薄膜トランジスタ１０Ｂは、基板１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
【００３９】
薄膜トランジスタ１０Ａは、下地膜１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）１３と、結晶質シリコン半導体層１３を覆う第１の絶縁層１４と、第１の絶縁層１４上に設けられたゲート電極１５Ａとを有している。第１の絶縁層１４のうち結晶質シリコン半導体層１３とゲート電極１５Ａとの間に位置する部分は、薄膜トランジスタ１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層１３は、チャネルが形成される領域（活性領域）１３ｃと、活性領域の両側にそれぞれ位置するソース領域１３ｓおよびドレイン領域１３ｄとを有している。
【００４０】
この例では、結晶質シリコン半導体層１３のうち、第１の絶縁層１４を介してゲート電極１５Ａと重なる部分が活性領域１３ｃとなる。薄膜トランジスタ１０Ａは、また、ソース領域１３ｓおよびドレイン領域１３ｄにそれぞれ接続されたソース電極１８ｓＡおよびドレイン電極１８ｄＡを有している。ソースおよびドレイン電極１８ｓＡ、１８ｄＡは、ゲート電極１５Ａおよび結晶質シリコン半導体層１３を覆う絶縁膜（ここでは、第２の絶縁層１６）上に設けられ、絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層１３と接続されていてもよい。
【００４１】
薄膜トランジスタ１０Ｂは、下地膜１２上に設けられたゲート電極１５Ｂと、ゲート電極１５Ｂを覆う第２の絶縁層１６と、第２の絶縁層１６上に配置された酸化物半導体層１７（第１半導体膜）とを有している。
【００４２】
図７に示すように、薄膜トランジスタ１０Ａのゲート絶縁膜である第１の絶縁層１４が、薄膜トランジスタ１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層１７は、第１の絶縁層１４上に形成されていてもよい。第２の絶縁層１６のうちゲート電極１５Ｂと酸化物半導体層１７との間に位置する部分は、薄膜トランジスタ１０Ｂのゲート絶縁膜として機能する。
【００４３】
酸化物半導体層１７は、チャネルが形成される領域（活性領域）１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄとを有している。この例では、酸化物半導体層１７のうち、第２の絶縁層１６を介してゲート電極１５Ｂと重なる部分が活性領域１７ｃとなる。また、薄膜トランジスタ１０Ｂは、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄにそれぞれ接続されたソース電極１８ｓＢおよびドレイン電極１８ｄＢをさらに有している。なお、基板１１上に下地膜１２を設けない構成も可能である。
【００４４】
これらの薄膜トランジスタ１０Ａ、１０Ｂは、パッシベーション膜１９および平坦化膜２０で覆われている。画素用ＴＦＴとして機能する薄膜トランジスタ１０Ｂでは、ゲート電極１５Ｂはゲートバスライン（図示せず）、ソース電極１８ｓＢはソースバスライン（図示せず）、ドレイン電極１８ｄＢは画素電極２３に接続されている。この例では、ドレイン電極１８ｄＢは、パッシベーション膜１９および平坦化膜２０に形成されたコンタクトホールＣＨ内で、対応する画素電極２３と接続されている。ソース電極１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極２３に必要な電荷が書き込まれる。
【００４５】
実施形態２でも、平面視における、トランジスタ１０Ｂのチャネルのドレイン電極側エッジＣｅからコンタクトホールＣＨの底面に到るまでの行方向（図中横方向）の距離ｄｃを、行方向のサブ画素ピッチの０．１５４倍以上、より好ましくは、０．２３４倍とする。
【００４６】
なお、図示するように、平坦化膜２０上にコモン電極として透明導電層２１が形成され、透明導電層（コモン電極）２１と画素電極２３との間に第３の絶縁層２２が形成されていてもよい。この場合、画素電極２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板３００は、例えばＦＦＳ（Ｆｒｉｎｇｅ ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。
【００４７】
この例では、画素電極２３から出て液晶層（図示せず）を通り、さらに画素電極２３のスリット状の開口を通ってコモン電極２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
【００４８】
図示する例では、薄膜トランジスタ１０Ａは、ゲート電極１５Ａと基板１１（下地膜１２）との間に結晶質シリコン半導体層１３が配置されたトップゲート構造を有している。一方、薄膜トランジスタ１０Ｂは、酸化物半導体層１７と基板１１（下地膜１２）との間にゲート電極１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板１１上に、２種類の薄膜トランジスタ１０Ａ、１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
【００４９】
薄膜トランジスタ１０Ａおよび薄膜トランジスタ１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ１０Ａ、１０Ｂが同じＴＦＴ構造を有していてもよい。あるいは、薄膜トランジスタ１０Ａがボトムゲート構造、薄膜トランジスタ１０Ｂがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ１０Ａのようにチャネルエッチ型でも良いし、エッチストップ型でも良い。また、ソース電極及びドレイン電極が半導体層の下方に位置するボトムコンタクト型でも良い。
【００５０】
薄膜トランジスタ１０Ｂのゲート絶縁膜である第２の絶縁層１６は、薄膜トランジスタ１０Ａが形成される領域まで延設され、薄膜トランジスタ１０Ａのゲート電極１５Ａおよび結晶質シリコン半導体層１３を覆う層間絶縁膜として機能してもよい。このように薄膜トランジスタ１０Ａの層間絶縁膜と薄膜トランジスタ１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）１６内に形成されている場合、第２の絶縁層１６は積層構造を有していてもよい。
【００５１】
薄膜トランジスタ１０Ａのゲート電極１５Ａと、薄膜トランジスタ１０Ｂのゲート電極１５Ｂとは、同一層内に形成されていてもよい。また、薄膜トランジスタ１０Ａのソースおよびドレイン電極１８ｓＡ、１８ｄＡと、薄膜トランジスタ１０Ｂのソースおよびドレイン電極１８ｓＢ、１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
【００５２】
実施形態２における酸化物半導体層１７は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と称する。）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。
【００５３】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
【００５４】
酸化物半導体層１７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【００５５】
〔まとめ〕
本発明に係る態様は、以下の態様を含むことができる。
態様１：行方向に隣り合う２つのサブ画素の一方に対応する第１半導体膜と、他方に対応する第２半導体膜と、前記第１半導体膜の一部を行方向のチャネルとするトランジスタと、コンタクトホールを介して前記トランジスタのドレイン電極に接続する画素電極とを備え、平面視においては、前記チャネルのドレイン電極側エッジから前記コンタクトホールの底面に到るまでの行方向の距離が、行方向のサブ画素ピッチの０．１５倍以上であるアクティブマトリクス基板。
【００５６】
態様２：前記距離が、前記サブ画素ピッチの０．２３倍以上である例えば態様１記載のアクティブマトリクス基板。
【００５７】
態様３：前記コンタクトホールは順テーパ形状であり、層間絶縁膜を貫通する例えば態様１または２記載のアクティブマトリクス基板。
【００５８】
態様４：前記距離が、前記層間絶縁膜の厚みの１．２倍以上である例えば態様３に記載のアクティブマトリクス基板。
【００５９】
態様５：前記第１半導体膜の行方向の長さが、前記サブ画素ピッチの０．４５倍以上である例えば態様１〜４のいずれか１項に記載のアクティブマトリクス基板。
【００６０】
態様６：前記第１および第２半導体膜が、前記サブ画素ピッチの０．４８倍未満の間隙をおいて行方向に並んでいる例えば態様１〜５のいずれか１項に記載のアクティブマトリクス基板。
【００６１】
態様７：前記底面の行方向の幅が、前記サブ画素ピッチの０．２１倍以上である例えば態様１〜６のいずれか１項に記載のアクティブマトリクス基板。
【００６２】
態様８：前記第２半導体膜と前記底面との行方向の間隙が、前記サブ画素ピッチの０．１９倍未満である例えば態様１〜７のいずれか１項に記載のアクティブマトリクス基板。
【００６３】
態様９：前記ドレイン電極の行方向の幅が、前記サブ画素ピッチの０．３８倍以上である例えば態様１〜８のいずれか１項に記載のアクティブマトリクス基板。
【００６４】
態様１０：前記画素電極の行方向の幅が、前記サブ画素ピッチの０．６８倍以上である例えば態様１〜９のいずれか１項に記載のアクティブマトリクス基板。
【００６５】
態様１１：前記トランジスタのソース電極にデータ信号線が接続され、前記データ信号線の幅が画素ピッチの０．１６倍以上である例えば態様１〜１０のいずれか１項に記載のアクティブマトリクス基板。
【００６６】
態様１２：前記層間絶縁膜は、無機絶縁膜および有機絶縁膜を含む例えば態様１〜１１のいずれか１項に記載のアクティブマトリクス基板。
【００６７】
態様１３：前記コンタクトホールの底面の一部が前記ドレイン電極と重ならない例えば態様１〜１２のいずれか１項に記載のアクティブマトリクス基板。
【００６８】
態様１４：前記画素電極よりも上層の無機絶縁膜を介して前記画素電極と対向する共通電極を含み、前記画素電極および前記共通電極の少なくとも一方にスリットが形成されている例えば態様１〜１３のいずれか１項に記載のアクティブマトリクス基板。
【００６９】
態様１５：１インチ当たりのサブ画素数が１２００以上である例えば態様１〜１４のいずれか１項に記載のアクティブマトリクス基板。
【００７０】
態様１６：前記第１および第２半導体膜は酸化物半導体で構成されている例えば態様１〜１５のいずれか１項に記載のアクティブマトリクス基板。
【００７１】
態様１７：前記第１および第２半導体膜とは異なる材料で構成された第３半導体膜を備える例えば態様１〜１８のいずれか１項に記載のアクティブマトリクス基板。
【００７２】
態様１８：前記トランジスタおよび前記第３半導体膜をチャネルとするトランジスタの一方はボトムゲート構造であり、他方はトップゲート構造である例えば態様１７に記載のアクティブマトリクス基板。
【００７３】
態様１９：例えば態様１〜１８記載のアクティブマトリクス基板を備える液晶表示装置。
【００７４】
本発明は上述した実施形態に限定されるものではなく、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００７５】
３  アクティブマトリクス基板
１０  液晶パネル
ＧＬ  走査信号線
ＳＬ  データ信号
ＤＲ  ドレイン電極
ＣＨａ・ＣＨｂ  ＣＨ  コンタクトホール
ｄｐ  サブ画素ピッチ
２５ａ  第１半導体膜
２５ｂ  第２半導体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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