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　特願２００２−３３０１７２「メモリ装置」拒絶査定不服審判事件〔平成１５年　８月２２日出願公開、特開２００３−２３３９８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯　
　本願は、特許法第４１条に基づく優先権主張を伴う平成１４年１１月１４日（優先日：平成１３年１２月４日、出願番号：特願２００１−３６９４３０号）の出願であって、平成１７年１１月２日付けで拒絶査定がなされ、これに対して同年１２月８日に拒絶査定に対する審判請求がなされたものである。
　
第２．本願発明　
　本願の請求項１ないし請求項７に係る発明は、平成１７年１０月１４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし請求項７に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は以下のとおりである。
　「【請求項１】　所定の方向に延びるビット線対と、
前記ビット線対と交差するように配置されたワード線と、
前記ビット線対と前記ワード線との間に配置され、２つの容量手段からなるメモリセルとを備え、
　前記容量手段に高い電圧を印加した場合には分極反転を生じるとともに、前記容量手段に低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスを前記メモリセルに印加することが可能であり、
　データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧パルスを印加するメモリ装置。」
　
第３．刊行物に記載された発明
１．原査定の拒絶の理由に引用された、本願の優先権主張の日前に頒布された特開平９−１２１０３２号公報には、図１、４及び６と共に、以下の事項が記載されている。
　「【００４２】図１のメモリアレイ図において、ＷＬ１、ＷＬｍ、ＷＬＭはワード線、ＭＢＬＮ、ＭＢＬＮ’は互いに相補に対をなす主ビット線対、ＳＢＬＮ、ＳＢＬＮ’は互いに相補に対をなす副ビット線対、ＳＴＮ、ＳＴＮ’は主ビット線対と副ビット線対を動作に応じて作動的に接続する互いに相補に対をなす選択トランジスタ対をそれぞれ示し、選択トランジスタ対ＳＴＮ、ＳＴＮ’は、選択ゲ−ト線ＳＬにより制御される。各ワード線ＷＬ１、ＷＬｍ、ＷＬＭと各副ビット線対ＳＢＬＮ、ＳＢＬＮ’との交差点には、それぞれ互いに相補に対をなす２個の強誘電体キャパシタよりなるメモリセルＭ１，Ｎ、Ｍｍ，Ｎ、ＭＭ，Ｎが配置され、メモリセルＭ１，Ｎは強誘電体キャパシタＣ１，ＮおよびＣ１，Ｎ’により、メモリセルＭＭ，Ｎは強誘電体キャパシタＣＭ，ＮおよびＣＭ，Ｎ’により、それぞれ構成されている。また、上記強誘電体キャパシタは、１方の電極が副ビット線対の対応する副ビット線に、他方の電極が対応するワード線に接続されている。」
　「【００４７】次に、図１のメモリアレイ図において、メモリセルに対するデータ書き込みを行う場合の第１の実施形態を、図４のタイミングチャート図、および図６のヒステリシス特性を参照しながら、順に説明する。
【００４８】図４のタイミングチャート図は、ワード線ＷＬｍおよび副ビット線対ＳＢＬＮ、ＳＢＬＮ’を選択してメモリセルＭｍ，Ｎに第１のデータ（以下１データ）を書き込む場合のタイミング図である。この場合、データの書き込みは、強誘電体キャパシタＣｍ，Ｎを、選択するワード線電位よりも選択する副ビット線電位が高くなる方向に電圧を印加して、当該強誘電体キャパシタを上記印加電界方向に分極させ、また、強誘電体キャパシタＣｍ，Ｎ’を、選択するワード線電位よりも選択する副ビット線電位が低くなる方向に電圧を印加して、当該強誘電体キャパシタを上記印加電界方向に分極させることにより行う。
【００４９】まず、時刻ｔ１で、強誘電体キャパシタＣｍ，Ｎが接続された主ビット線ＭＢＬＮを電源電圧ＶＣＣ（３．３Ｖ）に、強誘電体キャパシタＣｍ，Ｎ’が接続された主ビット線ＭＢＬＮ’を接地電圧（０Ｖ）に設定する。
【００５０】次に、時刻ｔ２で、選択ゲ−ト線ＳＬを０Ｖから５Ｖに、強誘電体キャパシタＣｍ，Ｎ、Ｃｍ，Ｎ’が接続された選択ワード線ＷＬｍを電源電圧ＶＣＣ（３．３Ｖ）に、ＷＬｍ以外の非選択のワード線ＷＬ１〜ＷＬＭを（１／２）ＶＣＣ（１．６５Ｖ）に設定する。その結果、強誘電体キャパシタＣｍ，Ｎ’が、図６のヒステリシス特性においてＤ点の状態に時刻ｔ３までに移動する。
【００５１】次に、時刻ｔ３で、選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下げる。その結果、強誘電体キャパシタＣｍ，Ｎが図６のヒステリシス特性においてＣ点の状態に時刻ｔ４までに移動し、メモリセルＭｍ，Ｎに対して１データの書き込みが完了する。最後に時刻ｔ４で、すべての主ビット線対ＭＢＬＮ、ＭＢＬＮ’を０Ｖに立ち下げた後に、選択ゲ−ト線ＳＬ、すべてのワード線ＷＬ１〜ＷＬＭを接地電圧（０Ｖ）に立ち下げることより、書き込み動作が終了する。」
　「【００５３】たとえば、非選択メモリセルの強誘電体キャパシタが、図６のヒステリシス特性においてＡ点の分極状態にある場合、ディスターブ電圧が印加される結果、Ａ点からＡ１点まで強誘電体キャパシタの分極状態が変化する。また、非選択メモリセルの強誘電体キャパシタが、図６のヒステリシス特性おいてＢ点の分極状態にある場合、ディスターブ電圧が印加される結果、Ｂ点からＢ１点まで強誘電体キャパシタの分極状態が変化する。ただし、非選択メモリセルの強誘電体キャパシタに対するディスターブは、強誘電体キャパシタの分極状態が図６のヒステリシス特性においてＡ点の分極状態にある場合、Ａ点からＡ３点まで分極状態が変化しない限り、また、非選択メモリセルの強誘電体キャパシタが図６のヒステリシス特性においてＢ点の分極状態にある場合、Ｂ点からＢ３点まで分極状態が変化しない限り、分極状態が反転することはなく、問題とならない。」
　
２．刊行物１の図４の記載から、書き込み時に、主ビット線対ＭＢＬＮ、ＭＢＬＮ’、選択ゲート線ＳＬ、選択ワード線ＷＬｍ（選択）、非選択ワード線ＷＬ（非選択）に印加される電圧は、全てパルス状の電圧であることは明らかである。
　
３．したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
「ワード線ＷＬ１、ＷＬｍ、ＷＬＭと、
互いに相補に対をなす主ビット線対ＭＢＬＮ、ＭＢＬＮ’と、
互いに相補に対をなす副ビット線対ＳＢＬＮ、ＳＢＬＮ’と、
上記主ビット線対と副ビット線対を動作に応じて作動的に接続する互いに相補に対をなす選択トランジスタ対ＳＴＮ、ＳＴＮ’と、
上記各ワード線ＷＬ１、ＷＬｍ、ＷＬＭと上記各副ビット線対ＳＢＬＮ、ＳＢＬＮ’との交差点に配置されていて、それぞれ互いに相補に対をなす２個の強誘電体キャパシタよりなるメモリセルＭ１，Ｎ、Ｍｍ，Ｎ、ＭＭ，Ｎからなる強誘電体記憶装置において、
上記メモリセルＭｍ，Ｎに１データを書き込むには、
まず、強誘電体キャパシタＣｍ，Ｎが接続された主ビット線ＭＢＬＮをパルス状の電源電圧ＶＣＣ（３．３Ｖ）に、強誘電体キャパシタＣｍ，Ｎ’が接続された主ビット線ＭＢＬＮ’を接地電圧（０Ｖ）に設定し、
　次に、選択ゲ−ト線ＳＬを０Ｖからパルス状の電圧の５Ｖに、強誘電体キャパシタＣｍ，Ｎ、Ｃｍ，Ｎ’が接続された選択ワード線ＷＬｍをパルス状の電源電圧ＶＣＣ（３．３Ｖ）に、ＷＬｍ以外の非選択のワード線ＷＬ１〜ＷＬＭをパルス状の（１／２）ＶＣＣ（１．６５Ｖ）に設定して、強誘電体キャパシタＣｍ，Ｎ’を、図６のヒステリシス特性におけるＤ点の状態に移動させ、
　次に、選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下げ、強誘電体キャパシタＣｍ，Ｎを、図６のヒステリシス特性におけるＣ点の状態に移動させて、メモリセルＭｍ，Ｎに対して１データの書き込みを完了させることを特徴とする、強誘電体記憶装置。」
　
第４．対比
１．刊行物発明の「強誘電体記憶装置」が本願発明の「メモリ装置」に相当している。また、刊行物発明の「副ビット線対ＳＢＬＮ、ＳＢＬＮ’」は、所定の方向に延びていることが図１から明らかであるので、本願発明の「所定の方向に延びるビット線対」に相当している。
　
２．刊行物発明の「上記各ワード線ＷＬ１、ＷＬｍ、ＷＬＭと上記各副ビット線対ＳＢＬＮ、ＳＢＬＮ’との交差点に配置されていて、それぞれ互いに相補に対をなす２個の強誘電体キャパシタよりなるメモリセルＭ１，Ｎ、Ｍｍ，Ｎ、ＭＭ，Ｎからなる」という構成から、刊行物発明の「副ビット線対ＳＢＬＮ、ＳＢＬＮ’」と「ワード線ＷＬ１、ＷＬｍ、ＷＬＭ」とが交差するように配置されていることは明らかであるので、刊行物発明の「ワード線ＷＬ１、ＷＬｍ、ＷＬＭ」は、本願発明の「前記ビット線対と交差するように配置されたワード線」に相当している。
　
３．刊行物発明の「２個の強誘電体キャパシタ」は、本願発明の「２つの容量手段」に相当していることは明らかであるから、上記２．の検討結果を合わせると、刊行物発明の「上記各ワード線ＷＬ１、ＷＬｍ、ＷＬＭと上記各副ビット線対ＳＢＬＮ、ＳＢＬＮ’との交差点に配置されていて、それぞれ互いに相補に対をなす２個の強誘電体キャパシタよりなるメモリセルＭ１，Ｎ、Ｍｍ，Ｎ、ＭＭ，Ｎ」が、本願発明の「前記ビット線対と前記ワード線との間に配置され、２つの容量手段からなるメモリセル」に相当していることは明らかである。　
　
４．また、刊行物発明は、「強誘電体キャパシタＣｍ，Ｎが接続された主ビット線ＭＢＬＮをパルス状の電源電圧ＶＣＣ（３．３Ｖ）に、強誘電体キャパシタＣｍ，Ｎ’が接続された主ビット線ＭＢＬＮ’を接地電圧（０Ｖ）に設定し、　次に、選択ゲ−ト線ＳＬを０Ｖからパルス状の電圧の５Ｖに、強誘電体キャパシタＣｍ，Ｎ、Ｃｍ，Ｎ’が接続された選択ワード線ＷＬｍをパルス状の電源電圧ＶＣＣ（３．３Ｖ）に」「設定して、強誘電体キャパシタＣｍ，Ｎ’を、図６のヒステリシス特性におけるＤ点の状態に移動させ、　次に、選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下げ、強誘電体キャパシタＣｍ，Ｎを、図６のヒステリシス特性におけるＣ点の状態に移動させて、メモリセルＭｍ，Ｎに対して１データの書き込みを完了させ」るものであるから、刊行物発明において、「パルス状の」「電源電圧ＶＣＣ（３．３Ｖ）」という高い電圧を印加した場合には、「強誘電体キャパシタＣｍ，Ｎ、Ｃｍ，Ｎ’」に分極反転を生じていることが明らかである。
　したがって、刊行物発明においては、「強誘電体キャパシタ」に「電源電圧ＶＣＣ（３．３Ｖ）」という高い電圧を印加した場合には、分極反転を生じるような「パルス」を印加することが可能である。
　また、刊行物の００５３段落の「ただし、非選択メモリセルの強誘電体キャパシタに対するディスターブは、強誘電体キャパシタの分極状態が図６のヒステリシス特性においてＡ点の分極状態にある場合、Ａ点からＡ３点まで分極状態が変化しない限り、また、非選択メモリセルの強誘電体キャパシタが図６のヒステリシス特性においてＢ点の分極状態にある場合、Ｂ点からＢ３点まで分極状態が変化しない限り、分極状態が反転することはなく、問題とならない。」の記載から、刊行物発明において、「パルス状の」「（１／２）ＶＣＣ（１．６５Ｖ）」という低い電圧を印加した場合には、非選択の「強誘電体キャパシタ」が実質的に分極反転を生じないことは明らかである。
　したがって、刊行物発明においては、「強誘電体キャパシタ」に「（１／２）ＶＣＣ（１．６５Ｖ）」という低い電圧を印加した場合には、実質的に分極反転を生じないような「パルス」を印加することが可能である。
　したがって、本願発明と刊行物発明とは、「前記容量手段に高い電圧を印加した場合には分極反転を生じるとともに、前記容量手段に低い電圧を印加した場合には実質的に分極反転を生じないようなパルスを前記メモリセルに印加することが可能であ」る点で共通している。
　
５．さらに、刊行物発明の「まず、強誘電体キャパシタＣｍ，Ｎが接続された主ビット線ＭＢＬＮをパルス状の電源電圧ＶＣＣ（３．３Ｖ）に、強誘電体キャパシタＣｍ，Ｎ’が接続された主ビット線ＭＢＬＮ’を接地電圧（０Ｖ）に設定し、　次に、選択ゲ−ト線ＳＬを０Ｖからパルス状の電圧の５Ｖに、強誘電体キャパシタＣｍ，Ｎ、Ｃｍ，Ｎ’が接続された選択ワード線ＷＬｍをパルス状の電源電圧ＶＣＣ（３．３Ｖ）に、ＷＬｍ以外の非選択のワード線ＷＬ１〜ＷＬＭをパルス状の（１／２）ＶＣＣ（１．６５Ｖ）に設定して、強誘電体キャパシタＣｍ，Ｎ’をＤ点の状態にし、　次に、選択ワード線ＷＬｍを接地電圧（０Ｖ）に立ち下げ、強誘電体キャパシタＣｍ，ＮをＣ点の状態に移動させて、メモリセルＭｍ，Ｎに対して１データの書き込みを完了させる」ことと、本願発明の「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧パルスを印加する」こととを比較すると、両者は、「データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、高い電圧のパルスを印加するとともに、非選択のメモリセルには、低い電圧パルスを印加する」点で共通していることは明らかである。
　
６．よって、本願発明と刊行物発明とは、
　「所定の方向に延びるビット線対と、
前記ビット線対と交差するように配置されたワード線と、
前記ビット線対と前記ワード線との間に配置され、２つの容量手段からなるメモリセルとを備え、
　前記容量手段に高い電圧を印加した場合には分極反転を生じるとともに、前記容量手段に低い電圧を印加した場合には実質的に分極反転を生じないようなパルスを前記メモリセルに印加することが可能であり、
　データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、高い電圧のパルスを印加するとともに、非選択のメモリセルには、低い電圧パルスを印加するメモリ装置。」
　である点で一致し、以下の点で相違する。　
　
（相違点）
　本願発明では、「パルス」が「前記容量手段に高い電圧を印加した場合には分極反転を生じるとともに、前記容量手段に低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有する」ものであるのに対して、刊行物発明ではパルス幅について特定されていない点。
　
第５．判断
１．以下、上記相違点について検討する。
　上記第４．４．において検討したとおり、刊行物においても、「強誘電体キャパシタ」に対し、「パルス状の」「電源電圧ＶＣＣ（３．３Ｖ）」という高い電圧を印加した場合には分極反転が生ずるとともに、「パルス状の」「（１／２）ＶＣＣ（１．６５Ｖ）」という低い電圧を印加した場合には実質的に分極反転が生じない構成となっているから、刊行物発明においても、印加するパルスが、高い電圧を印加した場合には分極反転が生ずるとともに、低い電圧を印加した場合には実質的に分極反転が生じない幅となっていることは明らかである。
　したがって、上記相違点は実質的なものではないから、本願発明は刊行物発明に基づいて当業者が容易に発明をすることができたものである。
　なお、この点に関連して、請求人は、請求の理由の【本願発明が特許されるべき理由】（ｄ）において、
　「本願発明は、単に、選択されたメモリセルには高い電圧のパルスを印加するとともに、非選択のメモリセルには低い電圧のパルスを印加することのみを特徴とするのではなく、「容量手段に高い電圧を印加した場合には分極反転を生じるとともに、容量手段に低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加する」ことを特徴としています。」、「本願の図３５には、強誘電体層としてＳＢＴ膜を用いた強誘電体キャパシタにパルスを印加した場合において、印加電圧をパラメータとして、パルス幅と分極反転電荷量との関係が示されています。この図から明らかなように、パルス幅が７０ｎｓ以下では電圧が高い場合（たとえば、３Ｖの場合）、分極反転量はほぼ飽和し、約１３μＣ／ｃｍ２の電荷量になっています。これに対して、電圧が低い場合（たとえば、１．０Ｖの場合）、ほとんど分極反転が生じないことが分かります。　この特性に基づいて、選択セルに高い電圧パルスを短いパルス幅で印加するとともに、非選択セルに低い電圧パルスを短いパルス幅で印加することによって、選択セルの強誘電体層には、書き込みおよび読み出しに必要な電圧を印加できるのに対し、非選択セルの強誘電体層には、分子構造上、なんら変化を起こすことがないようにすることができ、その結果、非選択のメモリセルにおけるディスターブを回避することができます。」
　と主張している。
　しかしながら、本願の請求項１には、「ディスターブ」と直接関連する発明特定事項は記載されておらず、「容量手段に高い電圧を印加した場合には分極反転を生じるとともに、容量手段に低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加する」ことが記載されているにすぎない。そして、上に検討したとおり、刊行物発明においても、印加するパルスの幅は、高い電圧を印加した場合には分極反転が生ずるとともに、低い電圧を印加した場合には実質的に分極反転が生じない幅となっているから、請求人の主張は採用できない。
　
２．さらに付言すれば、仮に、発明の詳細な説明の記載を参酌し、本願発明における「所定のパルス幅」が、７０ｎｓ以下のパルス幅を意味するものと解釈したとしても、以下に述べるように、そのようなパルス幅とすることは、当業者にとって適宜なし得た事項である。
　すなわち、強誘電体メモリにおいて、強誘電体キャパシタの分極反転量が、強誘電体キャパシタに印加するパルス電圧のパルス幅に依存して変化すること、及び、書き込みパルスの幅を１００ｎｓ以下の短いものとすることは、例えば、本願の優先権主張の日前に頒布された国際公開第９９／７９８号パンフレットの図７、図８、及び「図７は、書き込み，書き換え動作時における電圧信号のパルス幅に対する分極差Ｐｎｖの変化について調べた結果を示す図である。」（第１７頁第５行及び第６行）、「図７及び図８のデータから、低電圧，低温での分極反転（書き換え）には時間がかかることがわかる。」（第１７頁第２０行〜同第２２行）という記載、並びに、国際公開第９９／２６２５２号パンフレットの「１／３・Ｖｃｃのディスターブパルスが印加されても充分に検出できるための電荷量を保持するためには、２つの線の交差する電圧の約２倍程度の電圧をＶｃｃとするのが最も適している。ただし、この特性は、強誘電体の飽和特性や膜厚などによって変化するため、膜に適したＶｃｃを定めるというよりは、Ｖｃｃに適した膜厚、材料を選択するとよいと考えられる。今回の検討膜では、電源電圧Ｖｃｃが３．３Ｖ、書き込みパルス幅が１００ｎｓ以下が最も適していると考えられる。　このように、一定方向のディスターブ電圧の印加がある回数以上繰り返されると、非選択セルに書き込まれたデータが消去される虞れがあり、しかもこれはパルス幅やパルスの大きさにも大きく依存している。」（第１２頁第２行ないし第１１行）参照）に記載されているように、従来周知の技術であるから、刊行物発明において、印加するパルスの幅を７０ｎｓ以下とすることは、当業者が適宜なし得た事項である。
　
３．したがって、本願発明は、刊行物発明及び上記従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第６．むすび　
　以上のとおりであるから、本願は、請求項２ないし請求項７について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。