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　平成１０年特許願第　３２５０９号「オフセットキャンセル機能を有するＤ／Ａ変換器」拒絶査定不服審判事件〔平成１１年　８月２７日出願公開、特開平１１−２３４１３０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本件は、平成１０年２月１６日の出願であって、平成１７年９月３０日付け拒絶理由通知に対して、同年１２月１２日付けで手続補正がされたが、平成１８年３月３０日付けで拒絶査定され、これに対し、同年５月１１日に拒絶査定不服の審判が請求されるとともに、同年６月８日に手続補正がされたものである。
　
第２．補正却下の決定
［補正却下の決定の結論］
　　平成１８年６月８日付けの手続補正を却下する。
　
［理由］
１．補正後の本願発明
　上記手続補正（以下、「本件補正」という。）は補正前の特許請求の範囲の請求項１に記載された発明を、
　
　「デジタル信号を予め記憶されたオフセット値と加算する加算器と、
　前記加算器の出力をアナログ信号に変換するＤＡ変換部と、
　前記ＤＡ変換部の出力に基づくアナログ信号を一定の電圧と比較する比較器と、
　一定の間隔を設けてキャンセルすべきオフセット推測値を出力するカウンタと、
　前記オフセット推測値と所定の入力データとを前記加算器で加算し、前記オフセット推測値の推移にともなって前記比較器での各比較結果が反転したときの前記オフセット推測値を前記オフセット値として記憶する記憶手段と、を複数の入力信号毎に備えた、入力信号をＤ／Ａ変換するＤ／Ａ変換器であって、
　前記複数の入力信号のうちの２つを、正相と逆相の関係にある２つの信号とするものであり、
　前記一定の電圧の値を、前記複数の入力信号に応じてそれぞれ変更することにより、前記複数の入力信号間の差異を低減できることを特徴とするオフセットキャンセル機能を有するＤ／Ａ変換器。」
　
　という発明（以下、「補正後の発明」という。）に変更することを含むものである。
　
２．新規事項の有無、補正の目的要件について
　上記補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された「複数の入力信号」について、「前記複数の入力信号のうちの２つを、正相と逆相の関係にある２つの信号とするものであり、」との限定を付加して、特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項（新規事項）及び第４項第２号（補正の目的）の規定に適合している。
　
３．独立特許要件について
　上記補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
（１）補正後の発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
（２）引用発明
　原審の拒絶理由に引用された特開昭６３−６７８２８号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　
イ．「本発明は、ディスク、テープ等の記録媒体から得られるディジタル信号をアナログ信号に変換するために好適なディジタル−アナログ変換装置に関し、更に詳細には、オフセット電圧を調整することができるディジタル−アナログ変換装置に関する。」（１頁右下欄３〜８行）
　
ロ．「〔第１の実施例〕
　次に、第１図に示す本発明の第１の実施例に係わるＣＤプレーヤのＤ／Ａ変換装置を説明する。第１図において、（１）はディジタル情報信号入力回路であり、コンパクト・ディスク（ＣＤ）から得られるオーディオ信号に対応した１６ビツトのディジタル情報信号を並列形式で出力するものである。
　（２）はディジタル補正信号発生回路であり、ラッチ及びカウンタ回路（３）とこのラッチ及びカウンタ回路（３）に接続されたクロック信号発生器（４）とから成る。このディジタル補正信号発生回路（２）は、オフセット電圧をゼロにするために１６ビツトのディジタル補正信号を出力する。ラッチ及びカウンタ回路（３）は、１６ビツトのバイナリカウンタとこの出力を選択的にラッチするためのラッチ回路とから成る。
　（５）は１６ビツトの全加算器であり、入力回路（１）とラッチ及びカウンタ回路（３）とに接続され、１６ビツトの情報信号と１６ビツトの補正信号とを加算する。
　（６）はＤ／Ａ変換手段であり、ＭＳＢを反転するインバータ（７ａ）と、例えばバーブラウン社のＩＣであるＰＣＭ５３ＪＰ−ＶのようなＤ／Ａ変換器（７）と、デグリッチ（ｄｅｇｌｉｔｃｈ）及び増幅回路（８）とを含む。なお、増幅回路（８）は信号の直流分をカットするコンデンサを含まず、且つ直流のゲインがゼロである様な特性にされていない。
　（９）はオフセット電圧検出用コンパレータであり、一方の入力端子がデグリッチ及び増幅回路（８）の出力端子に接続され、他方の入力端子がグランドに接続され、出力端子がラッチ及びカウンタ回路（３）に接続されている。このコンパレータ（９）は、オフセット電圧が負から正に転換することに応答して出力が低レベルから高レベルに転換し、ラッチ及びカウンタ回路（３）の出力をラッチさせるものである。
　コンパレータ（９）の出力ラインとグランドとの間に接続されたスイツチ（１０）は、オフセット補正動作の初期に低レベル信号をラッチ及びカウンタ回路（３）に与えるものである。
　第１図の装置のオフセット電圧を調整する場合には、入力回路（１）から供給するディジタル情報信号がゼロの状態（停止状態）において、電源を投入する。この電源投入に同期してリセット信号が発生し、ラッチ及びカウンタ回路（３）がリセットされる。これと同時にクロック信号発生器（４）からクロック信号がラッチ及びカウンタ回路（３）に供給され、ラッチ及びカウンタ回路（３）はＤ／Ａ変換器（７）の最低出力レベル（負の最高値）に対応するディジタル補正信号を出力し、クロック信号入力毎に補正信号の値が大きくなる。加算器（５）には情報信号が入力していないので、補正信号がそのまま出力し、Ｄ／Ａ変換器（７）でアナログ信号に変換される。デグリッチ及び増幅回路（８）の出力には、補正信号に対応するアナログ成分と、Ｄ／Ａ変換器（７）からデグリッチ及び増幅回路（８）までのオフセット電圧成分との和の出力が得られ、コンパレータ（９）に入力する。この例ではラッチ及びカウンタ回路（３）を最低からアップ動作させているので、コンパレータ（９）の非反転入力端子には負の信号が入力し、コンパレータ（９）の出力は低レベルとなる。コンパレータ（９）から低レベル出力の発生が開始すれば、ラッチ動作を制御することが可能になるので、スイッチ（１０）をオフに制御する。補正信号がクロック毎に増大し、これに応じてコンパレータ（９）の入力も増大し、コンパレータ（９）の入力が負から正に転換すると、この出力が低レベルから高レベルに転換し、ゼロクロスが検出される。ラッチ及びカウンタ回路（３）はコンパレータ（９）の出力の高レベルへの転換に応答し、この時点のカウンタの出力がラッチに保持され、これが補正信号として加算器（５）に与えられる。もし、Ｄ／Ａ変換手段（６）におけるオフセット電圧がゼロであれば、補正信号もゼロである。しかし、一般には数十ｍＶ以内のオフセット電圧が発生するので、これを打ち消すようなディジタル補正信号がラッチされる。補正信号のラッチが終了したら、スイッチ（１０）が再びオンにする。
　しかる後、入力回路（１）から情報信号を加算器（５）に供給すると、ラッチ及びカウンタ回路（３）から出力される補正信号が情報信号に加算されてＤ／Ａ変換器（７）の入力となる。これにより、オフセット電圧が除去されたＤ／Ａ変換出力を得ることができる。」（２頁右上欄８行〜３頁右上欄１１行）
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項ロ．における、「（２）はディジタル補正信号発生回路であり、ラッチ及びカウンタ回路（３）とこのラッチ及びカウンタ回路（３）に接続されたクロック信号発生器（４）とから成る。このディジタル補正信号発生回路（２）は、オフセット電圧をゼロにするために１６ビツトのディジタル補正信号を出力する。ラッチ及びカウンタ回路（３）は、１６ビツトのバイナリカウンタとこの出力を選択的にラッチするためのラッチ回路とから成る。
（５）は１６ビツトの全加算器であり、入力回路（１）とラッチ及びカウンタ回路（３）とに接続され、１６ビツトの情報信号と１６ビツトの補正信号とを加算する。」との記載及び第１図において、全加算器（５）は、ディジタル情報信号を予め記憶されたオフセット値と加算している。
　また、上記摘記事項ロ．における、「（６）はＤ／Ａ変換手段であり、ＭＳＢを反転するインバータ（７ａ）と、例えばバーブラウン社のＩＣであるＰＣＭ５３ＪＰ−ＶのようなＤ／Ａ変換器（７）と、デグリッチ（ｄｅｇｌｉｔｃｈ）及び増幅回路（８）とを含む。」との記載及び第１図において、Ｄ／Ａ変換器（７）は、全加算器（５）の出力をアナログ信号に変換している。
　また、上記摘記事項ロ．における、「（９）はオフセット電圧検出用コンパレータであり、一方の入力端子がデグリッチ及び増幅回路（８）の出力端子に接続され、他方の入力端子がグランドに接続され、出力端子がラッチ及びカウンタ回路（３）に接続されている。」との記載及び第１図において、コンパレータ（９）は、Ｄ／Ａ変換器（７）の出力に基づくアナログ信号をグランドと比較している。
　また、上記摘記事項ロ．における、「第１図の装置のオフセット電圧を調整する場合には、入力回路（１）から供給するディジタル情報信号がゼロの状態（停止状態）において、電源を投入する。この電源投入に同期してリセット信号が発生し、ラッチ及びカウンタ回路（３）がリセットされる。これと同時にクロック信号発生器（４）からクロック信号がラッチ及びカウンタ回路（３）に供給され、ラッチ及びカウンタ回路（３）はＤ／Ａ変換器（７）の最低出力レベル（負の最高値）に対応するディジタル補正信号を出力し、クロック信号入力毎に補正信号の値が大きくなる。」との記載及び第１図において、ラッチ及びカウンタ回路（３）は、クロック信号入力毎のディジタル補正信号を出力している。
　また、上記摘記事項ロ．における、「第１図に示す本発明の第１の実施例に係わるＣＤプレーヤのＤ／Ａ変換装置を説明する。
　　　　　　　　　　・・・（中略）・・・
第１図の装置のオフセット電圧を調整する場合には、入力回路（１）から供給するディジタル情報信号がゼロの状態（停止状態）において電源を投入する。この電源投入に同期してリセット信号が発生し、ラッチ及びカウンタ回路（３）がリセットされる。これと同時にクロック信号発生器（４）からクロック信号がラッチ及びカウンタ回路（３）に供給され、ラッチ及びカウンタ回路（３）はＤ／Ａ変換器（７）の最低出力レベル（負の最高値）に対応するディジタル補正信号を出力し、クロック信号入力毎に補正信号の値が大きくなる。加算器（５）には情報信号が入力していないので、補正信号がそのまま出力し、Ｄ／Ａ変換器（７）でアナログ信号に変換される。デグリッチ及び増幅回路（８）の出力には、補正信号に対応するアナログ成分と、Ｄ／Ａ変換器（７）からデグリッチ及び増幅回路（８）までのオフセット電圧成分との和の出力が得られ、コンパレータ（９）に入力する。この例ではラッチ及びカウンタ回路（３）を最低からアップ動作させているので、コンパレータ（９）の非反転入力端子には負の信号が入力し、コンパレータ（９）の出力は低レベルとなる。コンパレータ（９）から低レベル出力の発生が開始すれば、ラッチ動作を制御することが可能になるので、スイッチ（１０）をオフに制御する。補正信号がクロック毎に増大し、これに応じてコンパレータ（９）の入力も増大し、コンパレータ（９）の入力が負から正に転換すると、この出力が低レベルから高レベルに転換し、ゼロクロスが検出される。ラッチ及びカウンタ回路（３）はコンパレータ（９）の出力の高レベルへの転換に応答し、この時点のカウンタの出力がラッチに保持され、これが補正信号として加算器（５）に与えられる。」との記載及び第１図において、Ｄ／Ａ変換装置は、ディジタル補正信号とゼロのディジタル情報信号とを全加算器（５）で加算し、ディジタル補正信号の推移にともなってコンパレータ（９）での各比較結果が反転したときのディジタル補正信号をオフセット値として記憶するラッチ及びカウンタ回路（３）と、を備え、入力信号をＤ／Ａ変換し、オフセットキャンセル機能を有することが読み取れる。
　
　したがって、上記引用例には、以下の発明（以下、「引用発明」という。）が開示されている。
　
　「ディジタル情報信号を予め記憶されたオフセット値と加算する全加算器（５）と、
　前記全加算器（５）の出力をアナログ信号に変換するＤ／Ａ変換器（７）と、
　前記Ｄ／Ａ変換器（７）の出力に基づくアナログ信号をグランドと比較するコンパレータ（９）と、
　クロック信号入力毎のディジタル補正信号を出力するラッチ及びカウンタ回路（３）と、
　前記ディジタル補正信号とゼロのディジタル情報信号とを全加算器（５）で加算し、前記ディジタル補正信号の推移にともなって前記コンパレータ（９）での各比較結果が反転したときの前記ディジタル補正信号を前記オフセット値として記憶するラッチ及びカウンタ回路（３）と、を備えた、入力信号をＤ／Ａ変換するＤ／Ａ変換装置であって、
　オフセットキャンセル機能を有するＤ／Ａ変換装置。」
　
　（３）対比・判断
　補正後の発明と引用発明とを対比する。
ａ．引用発明の「ディジタル情報信号」、「全加算器（５）」、「Ｄ／Ａ変換器（７）」及び「コンパレータ（９）」は、補正後の発明の「デジタル信号」、「加算器」、「ＤＡ変換部」及び「比較器」に対応する構成であり、それぞれの間に実質的な差異はない。
ｂ．引用発明の「グランド」と、補正後の発明の「一定の電圧」とは、いずれも「特定の電位」という点で一致する。
ｃ．引用発明の「ラッチ及びカウンタ回路（３）」と、補正後の発明の「カウンタ」及び「記憶手段」とは、引用発明のラッチ及びカウンタ回路（３）は、カウンタ機能及び記憶機能を有するから、それぞれ、機能に応じて、「カウンタ」及び「記憶手段」ということができる。
ｄ．引用発明の「ディジタル補正値」は、オフセット電圧をゼロにするためのものであるから、キャンセルすべきオフセットと同値でなければならないことは明らかであり、また、ラッチにより決定されるまでは、オフセットを推測したものということができることを考慮すると、引用発明の「クロック信号入力毎のディジタル補正信号」は、一定の間隔を設けてキャンセルすべきオフセット推測値ということができる。
ｅ．引用発明の「ゼロのディジタル情報信号」と、補正後の発明の「所定の入力データ」とは、いずれも「特定の入力データ」である点で一致する。
ｆ．引用発明の「Ｄ／Ａ変換装置」は、Ｄ／Ａ変換器である。
　
　したがって、補正後の発明と引用発明は、以下の点で一致ないし相違している。
　
（一致点）
　
「デジタル信号を予め記憶されたオフセット値と加算する加算器と、
　前記加算器の出力をアナログ信号に変換するＤＡ変換部と、
　前記ＤＡ変換部の出力に基づくアナログ信号を特定の電位と比較する比較器と、
　一定の間隔を設けてキャンセルすべきオフセット推測値を出力するカウンタと、
　前記オフセット推測値と特定の入力データとを前記加算器で加算し、前記オフセット推測値の推移にともなって前記比較器での各比較結果が反転したときの前記オフセット推測値を前記オフセット値として記憶する記憶手段と、を備えた、入力信号をＤ／Ａ変換するＤ／Ａ変換器であって、
　オフセットキャンセル機能を有するＤ／Ａ変換器。」
　
（相違点１）
　
　「Ｄ／Ａ変換器」に関し、補正後の発明は、「加算器」、「ＤＡ変換部」、「比較器」、「カウンタ」及び「記憶手段」を、「複数の入力信号毎」に備えるものであるのに対し、引用発明は、その様な構成を備えていない点。
　
（相違点２）
　
　「入力信号」に関し、補正後の発明は、「複数の入力信号のうちの２つを、正相と逆相の関係にある２つの信号とするもの」であるのに対し、引用発明は、その様な構成を備えていない点。
　
（相違点３）
　
　「特定の電位」及び「特定の入力データ」に関し、補正後の発明は、「一定の電圧」及び「所定の入力データ」であり、「一定の電圧の値を、複数の入力信号に応じてそれぞれ変更することにより、複数の入力信号間の差異を低減できる」のに対し、引用発明は、「グランド」及び「ゼロのディジタル情報信号」であり、「一定の電圧の値を、複数の入力信号に応じてそれぞれ変更することにより、複数の入力信号間の差異を低減できる」か不明な点。
　
　そこで、まず、上記相違点１について検討する。
　
　Ｄ／Ａ変換器を複数の入力信号毎に並置することは、例えば、拒絶査定で引用された、特開平３−２６８６１２号公報（第４図）に開示されるように周知であり、引用発明に周知技術を採用することに格別の困難性はないから、引用発明に周知技術を適用し、その際、「加算器」、「ＤＡ変換部」、「比較器」、「カウンタ」及び「記憶手段」を、「複数の入力信号毎」に備えて、補正後の発明のように構成することは当業者が容易に成し得ることである。
　
　次に、上記相違点２について検討する。
　
　Ｄ／Ａ変換器において、複数の入力信号のうちの２つを、正相と逆相の関係にある２つの信号とすることは、例えば、特開平６−３０３１３７号公報（段落１７３、図２３）、特開平８−３７２３８号公報（段落１４、図１２）に開示されるように周知であり、引用発明に周知技術を採用することに特段の阻害要因は見あたらないから、引用発明に周知技術を適用して補正後の発明のように構成することは当業者が容易に成し得ることである。
　
　次に、上記相違点３について検討する。
　
　Ｄ／Ａ変換器の比較器において比較される一定の電圧、及び加算器で加算される所定のデータをどのような値に設定するかは、Ｄ／Ａ変換器における回路設計上の設計的事項であり、その際、より具体的に、一定の電圧の値を、複数の入力信号に応じてそれぞれ変更することにより、複数の入力信号間の差異を低減することは当業者が適宜成し得る程度のことである。
　
　そして、補正後の発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
　以上のとおり、補正後の発明は引用発明及び周知技術に基づいて容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項の規定により準用する特許法第１２６条第５項の規定に適合していない。
　したがって、本件補正は、特許法第１５９条第１項において準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１８年６月８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１７年１２月１２日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「デジタル信号を予め記憶されたオフセット値と加算する加算器と、
　前記加算器の出力をアナログ信号に変換するＤＡ変換部と、
　前記ＤＡ変換部の出力に基づくアナログ信号を一定の電圧と比較する比較器と、
　一定の間隔を設けてキャンセルすべきオフセット推測値を出力するカウンタと、
　前記オフセット推測値と所定の入力データとを前記加算器で加算し、前記オフセット推測値の推移にともなって前記比較器での各比較結果が反転したときの前記オフセット推測値を前記オフセット値として記憶する記憶手段と、を複数の入力信号毎に備えた、入力信号をＤ／Ａ変換するＤ／Ａ変換器であって、
　前記一定の電圧の値を、前記複数の入力信号に応じてそれぞれ変更することにより、前記複数の入力信号間の差異を低減できることを特徴とするオフセットキャンセル機能を有するＤ／Ａ変換器。」
　
２．引用発明
　引用発明は、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明」の項で認定したとおりである。
　
３．対比・判断
　本願発明は上記補正後の発明から当該本件補正に係る限定を省いたものである。
　そうすると、本願発明の構成に当該本件補正に係る限定を付加した補正後の発明が、上記「第２．補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。