【事件の表示】
　特願２００１−３２２０００「半導体デバイス」拒絶査定不服審判事件〔平成１５年　４月２５日出願公開、特開２００３−１２４４７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
理　由　
第１　手続の経緯
　本願は、平成１３年１０月１９日の出願であって、平成１７年１２月２７日付けで拒絶査定がなされ、これに対し、平成１８年２月１５日に拒絶査定に対する審判請求がなされるとともに、同年３月１６日付けで手続補正がなされ、その後、当審において、平成２０年１月１５日付けで審尋がなされ、同年３月２４日に回答書が提出されたものである。
　
第２　平成１８年３月１６日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１８年３月１６日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲を補正するものであって、以下のとおりである。
　なお、平成１６年１２月３日付けの手続補正は、平成１７年１２月２７日付けの補正却下の決定により却下されているので、本件補正前の特許請求の範囲は、平成１６年４月５日に補正された特許請求の範囲である。
補正事項ａ
　補正前の請求項１と請求項２と請求項５とを加え、さらに、限定をして、補正後の請求項１とし、
「【請求項１】　基板上に第１の絶縁物及び第１のゲート絶縁膜を設け、該第１のゲート絶縁膜の上に半導体結晶からなるソース領域、ドレイン領域及びチャネル領域を設け、該チャネル領域上に該ソース領域及び該ドレイン領域を差し渡すごとく第２のゲート絶縁膜を介して上部ゲート電極を有する同一導電型の絶縁ゲート電界効果トランジスタを複数個形成し、該複数のトランジスタの該上部ゲート電極に対向する位置に、該第１のゲート絶縁膜を介して、該複数のトランジスタのチャネル方向と直角方向であるとともに各ソース領域及び各ドレイン領域とオーバーラップする部分を最小限にする共通の下部ゲート電極を設けることにより、該下部ゲート電極に電圧を印加して、該複数のトランジスタに同一の上部ゲートしきい値電圧を与えることを特徴とする半導体デバイス。」と補正したこと。
補正事項ｂ
　補正前の請求項３を、補正後の請求項２に繰り上げ、
「【請求項２】　上記請求項１に記載の半導体デバイスにおいて、上記共通の下部ゲート電極を有する同一導電型の複数のトランジスタが複数個存在することを特徴とする半導体デバイス。」と補正したこと。
補正事項ｃ
　補正前の請求項４を、削除したこと。
補正事項ｄ
　補正前の請求項６を、補正後の請求項３に繰り上げ、
「【請求項３】　上記請求項１又は２のいずれかに記載の半導体デバイスを少なくとも一つ有することを特徴とする半導体集積回路。」と補正したこと。
補正事項ｅ
　補正前の請求項７を、補正後の請求項４に繰り上げ、
「【請求項４】　上記請求項３記載の半導体集積回路において、上記下部ゲート電極に電圧を印加することによって上記半導体デバイスのしきい値電圧を制御することを特徴とする集積回路。」と補正したこと。
補正事項ｆ
　補正前の請求項８を、補正後の請求項５に繰り上げ、
「【請求項５】　上記請求項３記載の集積回路において、各半導体デバイスの下部ゲート電極に各々独立に電圧を印加して、該半導体デバイスのしきい値電圧を各々独立に制御する回路を設けたことを特徴とする集積回路。」と補正したこと。
　
２　本件補正についての検討
２−１　補正事項の整理
　補正事項ａ、ｂ、ｄ、ｅ、ｆを整理すると、以下のとおりである。
２−１−１　補正事項ａ
　補正事項ａについての補正は、補正前の請求項１と請求項２と請求項５とを加え、さらに、限定をして、補正後の請求項１としたものであり、補正前の請求項１と補正後の請求項１との関係でみると、補正前の請求項１の「基板上に第１の絶縁物及び第１のゲート絶縁膜を介して設けられた半導体結晶からなるソース領域、ドレイン領域及びチャネル領域を有し、かつ、該チャネル領域上に、該ソース領域、該ドレイン領域を差し渡すごとく、第２のゲート絶縁膜を介して設けられた上部ゲート電極を有する絶縁ゲート電界効果トランジスタを複数個形成し、」を、補正後の請求項１の「基板上に第１の絶縁物及び第１のゲート絶縁膜を設け、該第１のゲート絶縁膜の上に半導体結晶からなるソース領域、ドレイン領域及びチャネル領域を設け、該チャネル領域上に該ソース領域及び該ドレイン領域を差し渡すごとく第２のゲート絶縁膜を介して上部ゲート電極を有する同一導電型の絶縁ゲート電界効果トランジスタを複数個形成し、」と補正（以下、「補正事項ａ−１」という。）し、補正前の請求項１の「該複数のトランジスタの該上部ゲート電極に対向する位置に、上記第１のゲート絶縁膜を介して、同一導電型の複数のトランジスタに共通の下部ゲート電極を設けたこと」を、補正後の請求項１の「該複数のトランジスタの該上部ゲート電極に対向する位置に、該第１のゲート絶縁膜を介して、該複数のトランジスタのチャネル方向と直角方向であるとともに各ソース領域及び各ドレイン領域とオーバーラップする部分を最小限にする共通の下部ゲート電極を設けることにより、該下部ゲート電極に電圧を印加して、該複数のトランジスタに同一の上部ゲートしきい値電圧を与えること」と補正（以下、「補正事項ａ−２」という。）したものである。
２−１−２　補正事項ｂ
　補正事項ｂについての補正は、補正前の請求項３を、補正後の請求項２に繰り上げ、補正前の請求項３の「上記請求項１又は２記載の半導体デバイスにおいて、」を、補正後の請求項２の「上記請求項１に記載の半導体デバイスにおいて、」と補正したものである。
２−１−３　補正事項ｄ
　補正事項ｄについての補正は、補正前の請求項６を、補正後の請求項３に繰り上げ、補正前の請求項６の「上記請求項１から５のいずれかに記載の半導体デバイス」を、補正後の請求項３の「上記請求項１又は２のいずれかに記載の半導体デバイス」と補正したものである。
２−１−４　補正事項ｅ
　補正事項ｅについての補正は、補正前の請求項７を、補正後の請求項４に繰り上げ、補正前の請求項７の「上記請求項６記載の半導体集積回路において、」を、補正後の請求項４の「上記請求項３記載の半導体集積回路において、」と補正したものである。
２−１−５　補正事項ｆ
　補正事項ｆについての補正は、補正前の請求項８を、補正後の請求項５に繰り上げ、補正前の請求項８の「上記請求項６記載の集積回路において、」を、補正後の請求項５の「上記請求項３記載の集積回路において、」と補正したものである。
　
２−２　補正の目的の適否及び新規事項の追加の有無についての検討
　以下、補正事項ａないしｆについて検討する。
２−２−１　補正事項ａについて
　補正事項ａについての補正は、補正事項ａ−１と補正事項ａ−２とからなるので、それぞれ検討する。
２−２−１−１　補正事項ａ−１について
　補正事項ａ−１についての補正は、さらに細かくみると、補正前の請求項１の「第１のゲート絶縁膜を介して設けられた半導体結晶からなるソース領域、ドレイン領域及びチャネル領域を有し、」を、補正後の請求項１の「第１のゲート絶縁膜を設け、該第１のゲート絶縁膜の上に半導体結晶からなるソース領域、ドレイン領域及びチャネル領域を設け、」と補正し、補正前の請求項１の「かつ、該チャネル領域上に、該ソース領域、該ドレイン領域を差し渡すごとく、第２のゲート絶縁膜を介して設けられた上部ゲート電極を有する絶縁ゲート電界効果トランジスタを複数個形成し、」を、補正後の請求項１の「該チャネル領域上に該ソース領域及び該ドレイン領域を差し渡すごとく第２のゲート絶縁膜を介して上部ゲート電極を有する同一導電型の絶縁ゲート電界効果トランジスタを複数個形成し、」と補正したものであるが、補正による実質的な内容に変更はなく、表現の修正や句点の修正をした補正であるから、補正事項ａ−１についての補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
２−２−１−２　補正事項ａ−２について
１）補正事項ａ−２についての補正は、補正前の請求項１の「該複数のトランジスタの該上部ゲート電極に対向する位置に、上記第１のゲート絶縁膜を介して、同一導電型の複数のトランジスタに共通の下部ゲート電極を設けたこと」を、補正後の請求項１の「該複数のトランジスタの該上部ゲート電極に対向する位置に、該第１のゲート絶縁膜を介して、該複数のトランジスタのチャネル方向と直角方向であるとともに各ソース領域及び各ドレイン領域とオーバーラップする部分を最小限にする共通の下部ゲート電極を設けることにより、該下部ゲート電極に電圧を印加して、該複数のトランジスタに同一の上部ゲートしきい値電圧を与えること」と補正したものであり、補正後の請求項１の「該複数のトランジスタのチャネル方向と直角方向であるとともに各ソース領域及び各ドレイン領域とオーバーラップする部分を最小限にする共通の下部ゲート電極を設ける」ことは、補正前の請求項５の「上記下部ゲート電極は、該同一導電型の複数のトランジスタのチャネル方向と直角方向に共通化されていること」を、さらに限定した補正であり、また、補正後の請求項１の「該下部ゲート電極に電圧を印加して、該複数のトランジスタに同一の上部ゲートしきい値電圧を与えること」は、補正前の請求項２の「上記下部ゲート電極に電圧を印加して、上記同一導電型の複数のトランジスタのしきい値電圧を制御すること」に対応する補正である。
　そこで、検討すると、補正前の請求項２は、補正前の請求項１を引用する発明であり、補正前の請求項５も、補正前の請求項１を引用する発明であるが、補正前の請求項２と補正前の請求項５の間には、引用関係はない。
　すると、補正事項ａ−２についての補正が、補正前の請求項１と請求項２と請求項５とを加え、補正後の請求項１とした補正であり、補正前の請求項２と請求項５との間に引用関係はないので、補正後の請求項１は、補正前の請求項に対応するものがない。よって、補正事項ａ−２についての補正は、特許法第１７条の２第４項に掲げる特許請求の範囲の減縮を目的とするものに該当しない。さらに、補正事項ａ−２についての補正が、特許法第１７条の２第４項第１号、第３号及び第４号に掲げる請求項の削除、誤記の訂正及び明りょうでない記載の釈明のいずれの事項を目的とするものにも該当しないことは明らかである。
２）また、仮に、補正事項ａ−２についての補正が、補正前の請求項１を引用する請求項２を、独立形式の請求項とした補正であり、さらに、「下部ゲート電極」について「上記下部ゲート電極は、該同一導電型の複数のトランジスタのチャネル方向と直角方向に共通化されていること」を限定するものとみなして検討すると、補正前の請求項１を引用する請求項２の課題は、「該共通下部ゲートに最適な電圧を印加することによって複数の電界効果トランジスタを含む本半導体デバイスの最適な上部ゲートしきい値電圧を得ることが出来る」（【００１１】段落）ようにすることであったのに対し、補正前の請求項１を引用する請求項２に記載された発明を特定するための事項である「下部ゲート電極」について「上記下部ゲート電極は、該同一導電型の複数のトランジスタのチャネル方向と直角方向に共通化されていること」を限定する補正により、「ソース・ドレインと共通下部ゲートのオーバーラップを最小限にし、共通下部ゲートが各ソース・ドレインに対して直角に設置されているので、ソース・ドレインとのカップリング容量のために生じる動作速度の劣化は避けることが出来る」（【００１３】段落）ようにすることが追加された。よって、補正後の請求項１に係る発明が解決しようとする課題は、「該共通下部ゲートに最適な電圧を印加することによって複数の電界効果トランジスタを含む本半導体デバイスの最適な上部ゲートしきい値電圧を得ることが出来る」ようにすることと、「ソース・ドレインとのカップリング容量のために生じる動作速度の劣化は避けることが出来る」ようにすることになり、補正前の請求項２に記載された発明とその補正後の請求項１に記載される発明とが解決しようとする課題は、同一のものではなくなった。
　したがって、補正事項ａ−２についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。さらに、補正前の請求項１についてなされた上記補正が、特許法第１７条の２第４項第１号、第３号及び第４号に掲げる請求項の削除、誤記の訂正及び明りょうでない記載の釈明のいずれの事項を目的とするものにも該当しないことは明らかである。
２−２−２　補正事項ｂについて
１）補正事項ｂについての補正は、補正前の請求項３を、補正後の請求項２に繰り上げ、補正前の請求項３の「上記請求項１又は２記載の半導体デバイスにおいて、」を補正後の請求項２の「上記請求項１に記載の半導体デバイスにおいて、」と補正したものである。
　そして、補正前の請求項３は、補正前の請求項１又は２を引用しているが、補正前の請求項３は、補正前の請求項５を引用していない。
　ところが、補正後の請求項１は、上記の「２−１−１　補正事項ａ」に記載したように、少なくとも、補正前の請求項１と請求項２と請求項５とに記載された発明を特定するための事項を加えた補正であり、補正前の請求項５が含まれている。
　すると、補正後の請求項２は、補正後の請求項１を引用し、補正後の請求項１は、補正前の請求項１と請求項２と請求項５とに記載された発明を特定するための事項を加えたものであるのに対し、補正前の請求項３と補正前の請求項５との間に引用関係はないので、補正後の請求項２は、補正前の請求項に対応するものがない。
　したがって、補正事項ｂについての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。さらに、補正事項ｂについての補正が、特許法第１７条の２第４項第１号、第３号及び第４号に掲げる請求項の削除、誤記の訂正及び明りょうでない記載の釈明のいずれの事項を目的とするものにも該当しないことは明らかである。
２）また、補正後の請求項２は、「上記共通の下部ゲート電極を有する同一導電型の複数のトランジスタが複数個存在すること」を構成要件としているが、この構成要件は、本願の願書に最初に添付した明細書または図面（以下、「当初明細書等」という。）の発明の詳細な説明の【実施例３】（【００１２】、【００１３】段落、及び図４を参照）に相当するものである。
　ところが、補正後の請求項２が引用する補正後の請求項１は、「該複数のトランジスタのチャネル方向と直角方向であるとともに各ソース領域及び各ドレイン領域とオーバーラップする部分を最小限にする共通の下部ゲート電極を設けること」という、当初明細書等の発明の詳細な説明の【実施例２】（【００１４】段落、及び図３を参照）に相当する構成要件も有している。
　すると、補正後の請求項２は、当初明細書等の発明の詳細な説明の【実施例２】の構成要件と【実施例３】の構成要件とを併せ持つものであるが、当初明細書等には、【実施例２】の構成要件と【実施例３】の構成要件とを併せ持つことができるとは記載されていない。
　したがって、補正事項ｂについての補正により、当初明細書等の発明の詳細な説明の【実施例２】の構成要件と【実施例３】の構成要件とを併せ持つものとなった補正後の請求項２に記載された発明は、当初明細書等に記載されているものとは認められず、また、自明な事項でもないので、補正事項ｂについての補正は、特許法第１７条の２第３項に規定する要件を満たさない。
２−２−３　補正事項ｃについて
　補正事項ｃについての補正は、補正前の請求項４を削除したものであるので、補正事項ｃについての補正は、特許法第１７条の２第４項第１号に掲げる、請求項の削除を目的とするものに該当する。
２−２−４　補正事項ｄないしｆについて
　補正事項ｄないしｆについての補正は、いずれも、補正後の請求項２を、直接、又は間接に引用する発明の補正であり、補正後の請求項２を引用する限りにおいて、上記の「２−２−２　補正事項ｂについて　２）」に記載のように、特許法第１７条の２第３項に規定する要件を満たさない。
　
３　むすび
　以上のとおり、前記補正事項ａ、ｂ、ｄ、ｅ、ｆについての補正を含む本件補正は、特許法第１７条の２第３項に規定する要件を満たさず、また、同法第１７条の２第４項に規定する要件も満たさない。
　よって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下されるべきものである。 
　
第３　本願発明について
　平成１８年３月１６日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし８に係る発明は、平成１６年４月５日付けの手続補正により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１ないし８に記載されたとおりのものと認められるところ、その請求項１に係る発明は、次のとおりのものである。
「【請求項１】　基板上に第１の絶縁物及び第１のゲート絶縁膜を介して設けられた半導体結晶からなるソース領域、ドレイン領域及びチャネル領域を有し、かつ、該チャネル領域上に、該ソース領域、該ドレイン領域を差し渡すごとく、第２のゲート絶縁膜を介して設けられた上部ゲート電極を有する絶縁ゲート電界効果トランジスタを複数個形成し、該複数のトランジスタの該上部ゲート電極に対向する位置に、上記第１のゲート絶縁膜を介して、同一導電型の複数のトランジスタに共通の下部ゲート電極を設けたことを特徴とする半導体デバイス。」
　
１　引用刊行物及び該引用刊行物記載の発明
刊行物１．特開平１０−４１５１２号公報
刊行物２．特開平６−２２４４３３号公報
　
　原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物１（特開平１０−４１５１２号公報）には、図１ないし図３、図５、図６及び図１６とともに、
「半導体装置」（発明の名称）に関して、
「【請求項１】  ＳＯＩ基板に複数のＭＯＳＦＥＴが形成されるとともに、ＭＯＳＦＥＴの少なくともチャネル領域に対向する位置にバックゲート電極が配置され、さらに、前記ＳＯＩ基板上に延設された電源配線により前記各ＭＯＳＦＥＴに電源電圧が供給される半導体装置において、
前記各ＭＯＳＦＥＴを前記電源配線の長さに応じて複数の領域に区画し、前記ＭＯＳＦＥＴのチャネル領域とバックゲート電極との間の絶縁膜の厚さを領域毎に異ならせて、配線が長い領域でのＭＯＳＦＥＴほどしきい値電圧を低くしたことを特徴とする半導体装置。」、
「【００１５】図１のＡ部における縦断面図を、図２に示す。図２において、単結晶シリコン基板５の上には貼合用ポリシリコン膜６を介して絶縁体層としてのシリコン酸化膜７が形成されている。このシリコン酸化膜７の表面に、単結晶半導体層としての薄膜の単結晶シリコン層（以下、薄膜ＳＯＩ層という）８，９，１０が形成されている。このように本実施の形態では半導体基板としてＳＯＩ基板３０を用いている。
【００１６】各薄膜ＳＯＩ層８〜１０にはゲート酸化膜１１を介してポリシリコンゲート電極１２が配置されている。又、ポリシリコンゲート電極１２の下方における薄膜ＳＯＩ層８〜１０にはチャネル領域（不純物拡散領域）が形成されるとともに、ポリシリコンゲート電極１２を挟む領域にはソース・ドレイン領域となる不純物拡散領域が形成されている。このように、薄膜ＳＯＩ層８〜１０を用いてＭＯＳＦＥＴ１３，１４，１５が形成されている。各ＭＯＳＦＥＴ１３〜１５はチャネル領域の最大空乏層幅よりもＳＯＩ層８〜１０の厚さが薄くチャネル形成時にＳＯＩ層８〜１０が完全に空乏化するようになっている。
【００１７】尚、図２ではＭＯＳＦＥＴ１３，１４，１５しか示さなかったが、ＳＯＩ基板３０には各ＦＥＴ１３，１４，１５とは異なるチャネル型のＭＯＳＦＥＴがそれぞれ形成されており、それぞれＣ−ＭＯＳ回路を構成している。
【００１８】又、ポリシリコン膜６の配置領域における表層部には、バックゲート電極１６が埋設されている。このバックゲート電極１６は不純物がドープされた不純物ドープトポリシリコン層が用いられ、不純物ドープトポリシリコン層にて電荷蓄積用導電体層が構成されている。バックゲート電極（電荷蓄積用不純物ドープトポリシリコン層）１６の表面は、シリコン酸化膜１７にて覆われている。バックゲート電極１６はＭＯＳＦＥＴを構成する各薄膜ＳＯＩ層８〜１０の下方において延設されている。
【００１９】このように、ＭＯＳＦＥＴ１３〜１５のチャネル領域に対向する位置に他の部分から電気的に絶縁されたバックゲート電極１６が配置されている。領域ａ，ｅ（図１参照）におけるＭＯＳＦＥＴ１５（薄膜ＳＯＩ層１０）の下のシリコン酸化膜７は、その膜厚がｔ１となっている。又、領域ｂ，ｄにおけるＭＯＳＦＥＴ１４（薄膜ＳＯＩ層９）の下のシリコン酸化膜７は、その膜厚がｔ２（＜ｔ１）となっている。さらに、領域ｃにおけるＭＯＳＦＥＴ１３（薄膜ＳＯＩ層８）の下のシリコン酸化膜７は、その膜厚がｔ３（＜ｔ２）となっている。つまり、電源配線（幹線）２に遠いＭＯＳＦＥＴほどシリコン酸化膜７の膜厚は薄くなっており、しきい値電圧が低くなっている。具体的には、ｔ１は約２５０ｎｍ、ｔ２は約１５０ｎｍ、ｔ３は約５０ｎｍである。
【００２０】又、シリコン酸化膜７の表面に、薄膜の単結晶シリコン層（薄膜ＳＯＩ層）１８が形成されている。薄膜ＳＯＩ層１８の上面には酸化膜１９を介して不純物ドープトポリシリコン膜２０が配置されている。
【００２１】薄膜ＳＯＩ層８〜１０，１８の上を含めたシリコン酸化膜７の上には、層間絶縁膜としてのシリコン酸化膜２１が配置されている。バックゲート電極１６は、アルミ２２、薄膜ＳＯＩ層１８、トンネル酸化膜１９、不純物ドープトポリシリコン膜２０を介してアルミよりなる電荷注入線（電荷注入端子）２３と接続されている。この電荷注入線２３にてバックゲート電極（電荷蓄積用不純物ドープトポリシリコン層）１６に所定量の電荷が注入されている。」、
「【００３５】以上説明したように、本製造方法によれば製造工程の増加は、図５と図６に示した酸化膜エッチングの２工程のみである。次に、図２に示す半導体装置の作用・効果を説明する。
【００３６】一般的に、薄膜ＳＯＩＭＯＳＦＥＴにおいてはＳＯＩ層の少なくともチャネル領域に対向する領域にシリコン酸化膜（絶縁膜）７を介して不純物ドープトポリシリコン層（バックゲート電極）１６を配置し、その不純物ドープトポリシリコン層１６に電荷を注入することによってしきい値電圧の制御が可能である（電圧を印加することでも可能）。この、しきい値制御用のバックゲート電極１６を備えた薄膜ＳＯＩＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴを構成するＳＯＩ層８，９，１０とバックゲート電極１６との間の距離によってバックゲート電極１６に注入された電荷に対するＭＯＳＦＥＴに及ぼす影響が異なる。これを利用してシリコン酸化膜７の膜厚（距離）ｔ１，ｔ２，ｔ３を異ならせることによりしきい値電圧を各領域毎に異ならせている。即ち、ＭＯＳＦＥＴを形成するＳＯＩ層とバックゲート間の距離を各領域毎に変えることによって各領域のしきい値電圧を配線距離が長くなるほど０．２Ｖずつ低くしている。
【００３７】つまり、図２に示すように、シリコン酸化膜（絶縁膜）７の形状を階段状とすることにより各領域毎にＳＯＩ層とバックゲート間の距離ｔ１，ｔ２，ｔ３を変えてａ，ｅ領域、ｂ，ｄ領域、ｃ領域のしきい値電圧を任意な値に設定している。
【００３８】例えば、電源電圧ＶDDとしきい値電圧Ｖthの差を２Ｖと設定したい場合には、各領域のしきい値電圧をそれぞれ０．９Ｖ、０．７Ｖ、０．５Ｖ、０．７Ｖ、０．９Ｖとすると、各領域における電源電圧ＶDDとしきい値電圧Ｖthの差の設定値とのズレは最大でも±０．１Ｖと小さく、しかも等しくすることが可能となるため、実効的な電源電圧の低下による動作速度の低下を抑制することが可能となる。このとき、領域の分割数は多いほど各領域内の電源電圧ＶDDとしきい値電圧Ｖthの差の設定値とのズレが小さくなり、動作速度の低下抑制の効果は大きくなる。
【００３９】このように、回路全体の動作速度を低下させないために、配線の抵抗による電圧降下によって実効的な電源電圧ＶDDが低下した領域においてもその領域の電圧降下分に対応した量だけしきい値電圧Ｖthを低く設定しており、この手法は簡便なものである。
【００４０】このように本実施の形態は、下記の特徴を有する。
（イ）ＳＯＩ構造が採用されるとともに不純物ドープトポリシリコン層（バックゲート電極）１６が配置された半導体装置において、各ＭＯＳＦＥＴ１３，１４，１５を電源配線の長さに応じて複数の領域ａ〜ｅに区画し、配線が長い領域でのＭＯＳＦＥＴほどしきい値電圧を低くした。つまり、ＭＯＳＦＥＴ１３，１４，１５のチャネル領域と不純物ドープトポリシリコン層（バックゲート電極）１６との間のシリコン酸化膜（絶縁膜）７の厚さｔ１，ｔ２，ｔ３を領域毎に異ならせることにより、領域毎のＭＯＳＦＥＴ１３，１４，１５のしきい値電圧を異ならせた。
【００４１】よって、電源配線が長い領域でのＭＯＳＦＥＴほど実効的な電源電圧の降下を招くが、しきい値電圧が低くなっているので、電源電圧の降下に伴う動作速度の低下が防止される。つまり、配線の抵抗による電圧降下によって実効的な電源電圧が低下した領域においてもその領域の電圧降下分に対応した量だけしきい値電圧を低く設定して回路全体の動作速度を低下させない。このように、配線の抵抗成分による電圧降下に起因する動作速度の低下の抑制を回路レイアウト的に大きな不利益を発生せずに達成することができることとなる。又、比較的簡便な方法によってその構造が実現できる。」、
「【００４６】図１６には、図２に代わるチップ１の断面図を示す。本形態では、分割した領域毎にしきい値電圧を決定するチャネル領域の不純物濃度（又はイオン種）を変えることによって、領域毎に所望のしきい値電圧を得ている。つまり、図３に示す単結晶シリコン基板２５における各領域となる箇所毎に不純物濃度（又はイオン種）を変え、チャネル領域の不純物濃度（又はイオン種）を異ならせる。具体的には、配線が長い領域ほどチャネル領域の不純物濃度を濃くする。
【００４７】このように本形態においては、各ＭＯＳＦＥＴを電源配線の長さに応じて複数の領域ａ〜ｅに区画し、ＭＯＳＦＥＴ１３，１４，１５におけるチャネル領域の不純物濃度または不純物の種類を領域毎に異ならせて、配線が長い領域でのＭＯＳＦＥＴほどしきい値電圧を低くすることができる。」、
が、記載されている。
　
　以上の記載から、刊行物１には、以下の発明が記載されている。
「単結晶シリコン基板５の上に貼合用ポリシリコン膜６を介して絶縁体層としてのシリコン酸化膜７が形成され、前記シリコン酸化膜７の表面に、単結晶半導体層としての薄膜の単結晶シリコン層（以下、薄膜ＳＯＩ層という）８，９，１０が形成されており、前記各薄膜ＳＯＩ層８，９，１０にはゲート酸化膜１１を介してポリシリコンゲート電極１２が配置されており、前記ポリシリコンゲート電極１２の下方における前記各薄膜ＳＯＩ層８，９，１０にはチャネル領域が形成されるとともに、前記ポリシリコンゲート電極１２を挟む領域にはソース・ドレイン領域となる不純物拡散領域が形成されたＭＯＳＦＥＴ１３，１４，１５が形成されており、前記ポリシリコン膜６の配置領域における表層部には、シリコン酸化膜１７を介してバックゲート電極１６が埋設されており、前記バックゲート電極１６は、前記ＭＯＳＦＥＴ１３，１４，１５を構成する各薄膜ＳＯＩ層８，９，１０の下方において延設されているとともに、前記ＭＯＳＦＥＴ１３，１４，１５のチャネル領域に対向する位置に前記シリコン酸化膜７を介して他の部分から電気的に絶縁されて配置されていることを特徴とする半導体装置。」
　
　原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物２（特開平６−２２４４３３号公報）には、図１、図１１、図１２、図１３、図１４、図１５、図３０、図３２〜３４とともに、
「半導体装置」（発明の名称）に関して、
「【０００８】
【実施例】（第１実施例）以下、この発明を具体化した一実施例を図面に従って説明する。図１は、第１実施例における半導体装置の断面構造を示す。Ｎ+ 単結晶シリコン基板１の表面（上面）には埋め込みＳｉＯ2 層２（絶縁体層）が形成されている。このＳｉＯ2層２上には薄い単結晶シリコン層３（ＳＯＩ層）が形成され、単結晶シリコン層３にはＮ+ポリシリコンゲート６を有するＮチャネルＭＯＳＦＥＴが形成されている。ここで、単結晶シリコン層３はＭＯＳＦＥＴのチャネル領域の最大空乏層幅よりも薄くなっており、チャネル形成時にＳＯＩ層が完全に空乏化する厚さになっている。さらに、ＳｉＯ2層２内には、周囲をＳｉＯ2で完全に囲まれたフローティング状態のＮ+ ポリシリコン層４（フローティング導電体層）が形成されている。
【０００９】尚、Ｎ+ポリシリコン層４は単結晶シリコン層３に形成されたＮチャネルＭＯＳＦＥＴのチャネル領域との間のＳｉＯ2膜容量Ｃ1がＮチャネルＭＯＳＦＥＴのチャネル領域以外の領域との間のＳｉＯ2膜容量Ｃ2 よりも十分大きくなるような形状に形成されている。つまり、Ｎ+ ポリシリコン層４とＮチャネルＭＯＳＦＥＴのチャネル領域との間のＳｉＯ2 層２は、それ以外の領域よりも薄くなっている。
【００１０】又、単結晶シリコン基板１の裏面には金属電極５（電圧印加用電極）が形成され、単結晶シリコン基板１の電位を変化させることができるようになっている。図１のような構造によれば、例えば、チャネル領域の不純物濃度が１×１０15ｃｍ-3程度の場合、ＭＯＳＦＥＴのしきい値電圧は負になり、ノーマリーオン状態にある。しかし、フローティングＮ+ポリシリコン層４に負電荷を蓄積することによりＭＯＳＦＥＴのしきい値電圧を正にシフトさせ、ノーマリーオフ状態にすることができる。
【００１１】フローティングＮ+ポリシリコン層４に負電荷を蓄積する方法は、例えば表面側のＮ+ポリシリコンゲート６及びソース電極５２をグランドに落とし金属電極（裏面電極）５とドレイン電極７とに高電圧を印加して、ＭＯＳＦＥＴの埋め込みＳｉＯ2層２側にチャネルを形成する。そのとき、チャネルホットエレクトロンが発生してフローティングＮ+ポリシリコン層４に電子がチャネルホットエレクトロン注入され負電荷を蓄積させることができる。又、負電荷の蓄積量は、ＳｉＯ2 膜容量Ｃ1 と、フローティングＮ+ ポリシリコン層４と単結晶シリコン基板１との間のＳｉＯ2膜容量Ｃ3との容量比や電荷注入時間によって制御でき、その電荷の注入量によってＭＯＳＦＥＴのしきい値電圧を所望の値に制御できる。」、
「【００４０】図３０は本発明の第７の実施例における半導体装置の断面構造を示す。図中９８は単結晶シリコン基板であり、第一の実施例と同様に基板９８上に埋め込みＳｉＯ2層９９（絶縁体層）が形成されおり、ＳｉＯ2 層９９上には薄い単結晶シリコン層１００（ＳＯＩ層）が形成され、単結晶シリコン層１００にはＮ+ ポリシリコンゲート１０１を持つＰチャネルの薄膜ＳＯＩＭＯＳＦＥＴ１０２が形成されている。さらにＳｉＯ2層９９下にＮ+ポリシリコン層１０３が形成されており、さらにその下にＳｉＯ2層１０４を介してポリシリコン層１０５が形成されている。Ｎ+ポリシリコン層１０３はＭＯＳＦＥＴが形成されている単結晶シリコン層１００とは別の他の部分から絶縁分離された単結晶シリコン層１０６に接続し、Ｎ+ポリシリコン層１０３と単結晶シリコン層１０６とでフローティング導電体層を構成している。また単結晶シリコン層１０６の表面の一部には薄いトンネル酸化膜１０７が形成されており、このトンネル酸化膜１０７上に電極１０８と接続したＮ+ポリシリコン層１０９が形成されている。またポリシリコン層１０５は基板９８に接続しておりさらに基板９８の裏面には金属電極１１０が形成され、基板９８の電位を変化させることができる。この実施例においても第５の実施例と同様にフローティング導電体層に電荷を蓄積させることによりＰチャネルＭＯＳＦＥＴのしきい値電圧を所望の値に制御できる。この場合フローティング導電体層への電荷注入は電極１０８と裏面電極１１０間に高電圧を印加することでトンネル酸化膜１０７を通してＮ+ポリシリコン層１０９から単結晶シリコン層１０６に電子がＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル注入される。なお本実施例ではトンネル酸化膜はＮ+ ポリシリコン層１０９と単結晶シリコン層１０６の間に形成しているが、これはＮ+ポリシリコン層１０３と単結晶シリコン層１０６の間に形成してＮ+ ポリシリコン層１０９と単結晶シリコン層１０６は導通状態にしてもよい。本実施例の場合、ＰチャネルＭＯＳＦＥＴ領域１０２以外に必要な領域としては電荷蓄積用外部電極領域１１１のみであるため、第５の実施例に比べて素子面積を小さくできる。また図面ではＰチャネルＭＯＳＦＥＴの場合で示したがＮチャネルＭＯＳＦＥＴにも複数のＭＯＳＦＥＴにも適用できる。」、
「【００４２】図３２は、例えば第７の実施例を複数のＮチャネルＭＯＳＦＥＴに対して適用した半導体装置の断面構造を示したもので、１つのフローティング導電体層６３に対し１つの電荷蓄積用外部電極１２４と２つのＮチャネルＭＯＳＦＥＴ１２５，１２６を配置している。この図のようにチャネル領域１２８とＮ+ ポリシリコン層１２３の間のＳｉＯ2膜１２７とチャネル領域以外の領域１２９とＮ+ ポリシリコン層１２３の間のＳｉＯ2膜１２７の厚さが等しい構造であってもよい。
【００４３】
【発明の効果】以上詳述したようにこの発明によれば、ＳＯＩ構造を採用するＭＯＳＦＥＴを有する半導体装置において、ＭＯＳＦＥＴのしきい値電圧の制御性を向上し、常にしきい値電圧を所望の値にシフトさせることができる優れた効果を発揮する。」、
が、記載されている。
　
２　対比・判断
２−１　本願の請求項１に係る発明について
　本願の請求項１に係る発明（以下、「本願発明１」という。）と刊行物１に記載された発明（以下、「刊行物１発明」という。）とを対比すると、刊行物１発明の「単結晶シリコン基板５」、「シリコン酸化膜１７」、「シリコン酸化膜７」、「単結晶半導体層としての薄膜の単結晶シリコン層（以下、薄膜ＳＯＩ層という）８，９，１０」、「ゲート酸化膜１１」、「ポリシリコンゲート電極１２」、「ＭＯＳＦＥＴ１３，１４，１５が形成されており」は、それぞれ、本願発明１の「基板」、「第１の絶縁物」、「第１のゲート絶縁膜」、「半導体結晶」、「第２のゲート絶縁膜」、「上部ゲート電極」、「絶縁ゲート電界効果トランジスタを複数個形成し」に相当するので、刊行物１発明の「単結晶シリコン基板５の上に貼合用ポリシリコン膜６を介して絶縁体層としてのシリコン酸化膜７が形成され、前記シリコン酸化膜７の表面に、単結晶半導体層としての薄膜の単結晶シリコン層（以下、薄膜ＳＯＩ層という）８，９，１０が形成されており、前記各薄膜ＳＯＩ層８，９，１０にはゲート酸化膜１１を介してポリシリコンゲート電極１２が配置されており、前記ポリシリコンゲート電極１２の下方における前記各薄膜ＳＯＩ層８，９，１０にはチャネル領域が形成されるとともに、前記ポリシリコンゲート電極１２を挟む領域にはソース・ドレイン領域となる不純物拡散領域が形成されたＭＯＳＦＥＴ１３，１４，１５が形成されて」いることは、本願発明１の「基板上に第１の絶縁物及び第１のゲート絶縁膜を介して設けられた半導体結晶からなるソース領域、ドレイン領域及びチャネル領域を有し、かつ、該チャネル領域上に、」「第２のゲート絶縁膜を介して設けられた上部ゲート電極を有する絶縁ゲート電界効果トランジスタを複数個形成」することに相当する。
　また、刊行物１発明の「前記ＭＯＳＦＥＴ１３，１４，１５のチャネル領域に対向する位置」、「バックゲート電極１６」は、それぞれ、本願発明１の「該複数のトランジスタの該上部ゲート電極に対向する位置」、「下部ゲート電極」に相当し、刊行物１発明の「バックゲート電極１６」は、「前記ＭＯＳＦＥＴ１３，１４，１５を構成する各薄膜ＳＯＩ層８，９，１０の下方において延設されているとともに、前記ＭＯＳＦＥＴ１３，１４，１５のチャネル領域に対向する位置」にあるのであるから、本願発明１の「複数のトランジスタに共通の下部ゲート電極」に相当するので、刊行物１発明の「前記ポリシリコン膜６の配置領域における表層部には、シリコン酸化膜１７を介してバックゲート電極１６が埋設されており、前記バックゲート電極１６は、前記ＭＯＳＦＥＴ１３，１４，１５のチャネル領域に対向する位置に前記シリコン酸化膜７を介して他の部分から電気的に絶縁されて配置されていること」は、本願発明１の「該複数のトランジスタの該上部ゲート電極に対向する位置に、上記第１のゲート絶縁膜を介して、」「複数のトランジスタに共通の下部ゲート電極を設けたこと」に相当する。
　また、刊行物１発明の「半導体装置」は、本願発明１の「半導体デバイス」に相当する。
　すると、本願発明１と刊行物１発明とは、
「基板上に第１の絶縁物及び第１のゲート絶縁膜を介して設けられた半導体結晶からなるソース領域、ドレイン領域及びチャネル領域を有し、かつ、該チャネル領域上に、第２のゲート絶縁膜を介して設けられた上部ゲート電極を有する絶縁ゲート電界効果トランジスタを複数個形成し、該複数のトランジスタの該上部ゲート電極に対向する位置に、上記第１のゲート絶縁膜を介して、複数のトランジスタに共通の下部ゲート電極を設けたことを特徴とする半導体デバイス。」である点で一致し、以下の点で相違している。
相違点１
　本願発明１は、「該チャネル領域上に、該ソース領域、該ドレイン領域を差し渡すごとく、第２のゲート絶縁膜を介して設けられた上部ゲート電極を有する」のに対して、刊行物１発明は、本願発明１の「ゲート絶縁膜を介して設けられた上部ゲート電極」に相当する「ゲート酸化膜１１を介してポリシリコンゲート電極１２」が配置されているものの、刊行物１発明の「ポリシリコンゲート電極１２」は、本願発明１のように、「該チャネル領域上に、該ソース領域、該ドレイン領域を差し渡すごとく、第２のゲート絶縁膜を介して設けられた」ものではない点（以下、「相違点１」という。）。
相違点２
　本願発明１は、「同一導電型の複数のトランジスタ」を有するのに対して、刊行物１発明は、本願発明１の「複数のトランジスタ」に相当する「ＭＯＳＦＥＴ１３，１４，１５」を有するものの、刊行物１発明の「ＭＯＳＦＥＴ１３，１４，１５」が、本願発明１のように「同一導電型」かどうか、不明である点（以下、「相違点２」という。）。
　そこで、上記相違点１、２について検討する。
［相違点１について］
　刊行物２の図３２には、図３０も参照すると、本願発明１の「複数のトランジスタに共通の下部ゲート電極」に相当する「フローティング導電体層」が記載されており、また、同図は、本願発明１の「第２のゲート絶縁膜を介して設けられた上部ゲート電極」に相当する記載も有している。
　そして、刊行物２の図３２の記載は、本願発明１の「該チャネル領域上に、該ソース領域、該ドレイン領域を差し渡すごとく、第２のゲート絶縁膜を介して設けられた上部ゲート電極」を有してはいないが、刊行物２の図１、図１１、図１２、図１３、図１４、図１５、図３３、図３４には、いずれにも、本願発明１の「該チャネル領域上に、該ソース領域、該ドレイン領域を差し渡すごとく、第２のゲート絶縁膜を介して設けられた上部ゲート電極」に相当する構成が示されており、この構成は周知技術であって、本願発明１の「複数のトランジスタに共通の下部ゲート電極」に相当する「フローティング導電体層」を有する刊行物２の図３２の記載や刊行物１発明にも、適用できるものである。
　すると、刊行物１発明の「前記各薄膜ＳＯＩ層８，９，１０にはゲート酸化膜１１を介してポリシリコンゲート電極１２が配置されて」いる構成に、刊行物２に記載の周知技術を適用し、本願発明１のごとく、「該チャネル領域上に、該ソース領域、該ドレイン領域を差し渡すごとく、第２のゲート絶縁膜を介して設けられた上部ゲート電極を有する」構成とすることは、当業者が容易になしえたことである。
［相違点２について］
　刊行物１の【００１７】段落には、「尚、図２ではＭＯＳＦＥＴ１３，１４，１５しか示さなかったが、ＳＯＩ基板３０には各ＦＥＴ１３，１４，１５とは異なるチャネル型のＭＯＳＦＥＴがそれぞれ形成されており、それぞれＣ−ＭＯＳ回路を構成している。」という記載があり、「各ＦＥＴ１３，１４，１５とは異なるチャネル型のＭＯＳＦＥＴがそれぞれ形成されており、それぞれＣ−ＭＯＳ回路を構成している」という記載によれば、「各ＦＥＴ１３，１４，１５」が、同一導電型のトランジスタであることが、示唆されている。
　また、刊行物２の図３２には、図３０も参照すると、本願発明１の「複数のトランジスタに共通の下部ゲート電極」に相当する「フローティング導電体層」が記載されており、かつ、同図には、本願発明１の「同一導電型の複数のトランジスタ」に相当する「２つのＮチャネルＭＯＳＦＥＴ１２５，１２６」が記載されている。
　すると、刊行物１発明に、刊行物１に示唆されている、同一導電型の各ＦＥＴ１３，１４，１５、あるいは、刊行物２の図３２の記載を適用して、本願発明１のごとく、「同一導電型の複数のトランジスタ」を有するようになすことは、当業者が容易になしえたことである。
　
　したがって、本願発明１は、刊行物１及び刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
第４　むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであり、他の請求項に係る発明についての検討をするまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。