【事件の表示】
　平成　９年特許願第２９３６８７号「半導体装置の製造方法」拒絶査定不服審判事件〔平成１１年　５月２１日出願公開、特開平１１−１３５７４０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年１０月２７日の出願であって、平成１６年１１月２２日付けで拒絶査定がなされ、これに対して平成１７年１月４日に拒絶査定に対する審判請求がなされ、同年２月３日付けで手続補正がなされ、その後、平成１８年３月７日付けで審尋がなされ、同年５月１２日に回答書が提出されたものである。
　
第２．平成１７年２月３日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１７年２月３日付けの手続補正を却下する。
　［理由］
　１．本件手続補正の内容
　本件補正は、請求項１及び２並びに明細書の００５２段落を補正するものであって、補正後の請求項１及び２に係る発明は以下のとおりである。
「【請求項１】　単結晶シリコンからなる基板とその上面に形成したシリコン層とからなるソース／ドレインを備えた論理素子と、キャパシタを備えた記憶素子とを前記基板の表面側に形成する半導体装置の製造方法であって、
　前記基板上の記憶領域にゲート配線を形成すると共に、当該基板上の論理領域にポリシリコンまたは非晶質シリコンからなるゲート配線を形成する工程と、
　前記論理領域におけるゲート配線の側壁にサイドウォールを形成する工程と、
　前記ゲート配線に対して絶縁性を保ちかつ前記記憶領域における当該ゲート配線側方の基板に接続される状態で、シリコンからなる下部電極下層を形成する工程と、
　前記各ゲート配線及び前記下部電極下層を覆う状態で前記基板上に絶縁膜を形成する工程と、
　前記絶縁膜をパターニングすることによって、前記下部電極下層と、前記論理領域におけるゲート配線側方の基板部分およびゲート配線の上面とを露出させる工程と、
　前記下部電極下層上と前記基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態で下地の結晶状態を引き継いだシリコン層を選択成長させることによって、前記下部電極下層と当該シリコン層からなる下部電極上層とからなる前記キャパシタの下部電極を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層および前記ゲート配線上のシリコン層を得る工程と、
　を行うことを特徴とする半導体装置の製造方法。
【請求項２】　シリコンからなる基板とその上面に形成したシリコン層とからなるソース／ドレインを備えた論理素子と、キャパシタを備えた記憶素子とを前記基板の表面側に形成する半導体装置の製造方法であって、
　前記基板上の記憶領域と論理領域とに、ゲート配線を形成する工程と、
　前記各ゲート配線を覆う状態で前記基板上に絶縁膜を形成する工程と、
　前記絶縁膜をパターニングすることによって、前記記憶領域におけるゲート配線側方の基板部分と、前記論理領域とを露出させる工程と、
　前記論理領域におけるゲート配線の側壁に窒化シリコン膜と酸化シリコン膜からなるサイドウォールを形成する工程と、
　前記露出した基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態でシリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層および前記ゲート配線上のシリコン層を得る工程と、
　を行うことを特徴とする半導体装置の製造方法。」
　
　２．本件補正の内容の整理
　補正事項１（請求項１について）
　請求項１についての補正は、補正前の請求項１の「シリコンからなる基板」を、補正後の請求項１の「単結晶シリコンからなる基板」と補正すること（補正事項１−１）と、補正前の請求項１の「前記下部電極下層上と前記基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態でシリコン層を選択成長させる」を、補正後の請求項１の「前記下部電極下層上と前記基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態で下地の結晶状態を引き継いだシリコン層を選択成長させる」と補正すること（補正事項１−２）に区分する。
　補正事項２（請求項２について）
　請求項２についての補正は、補正前の請求項２の「前記論理領域におけるゲート配線の側壁にサイドウォールを形成する工程」を、補正後の請求項２の「前記論理領域におけるゲート配線の側壁に窒化シリコン膜と酸化シリコン膜からなるサイドウォールを形成する工程」と補正すること。
　
　３．本件補正についての検討
（３−１）補正の目的の適否について
　補正事項１について
　補正事項１−１についての補正は、補正前の請求項１の「シリコンからなる基板」を「単結晶シリコンからなる基板」として、「シリコン」を「単結晶シリコン」に限定するものであるから、特許請求の範囲の減縮に該当し、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項１−２についての補正は、補正前の請求項１の「シリコン層を選択成長させる」を「下地の結晶状態を引き継いだシリコン層を選択成長させる」として、「シリコン層」の結晶状態を限定するものであるから、特許請求の範囲の減縮に該当し、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項２について
　補正事項２についての補正は、補正前の請求項２の「サイドウォール」を「窒化シリコン膜と酸化シリコン膜からなるサイドウォール」として、「サイドウォール」の膜の材質を限定するものであるから、特許請求の範囲の減縮に該当し、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に規定する要件を満たしているから、以下において、同条第５項において準用する同法第１２６条第５項に規定する要件（独立特許要件）について検討する。
　
（３−２）独立特許要件の検討
（３−２−１）先願発明
　先願の明細書：特願平９−７６０３３号（特開平１０−２７０６５６号公報）
　本願の出願の日前の特許出願であって、本願の出願後に出願公開がされた特願平９−７６０３３号の願書に最初に添付された明細書又は図面（以下、「先願明細書」という。）には、半導体装置およびその製造方法、に関して、図１ないし図５、図１２ないし図１７及び，図３８ないし図４３とともに以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】本発明は半導体装置およびその製造方法に関し、特に、メモリセル領域の素子と周辺回路領域の素子とを容易に、かつ、良好に電気的に接続する半導体装置およびその製造方法に関するものである。」
「【００１０】次に、上述したＤＲＡＭの製造方法の一例について特開平２−１４３４５６号公報に基づいて説明する。まず、図３９を参照して、シリコン基板１の所定の領域にトレンチ分離法により素子分離酸化膜２ａ、２ｂを設けることによりメモリセル領域１ａと周辺回路領域１ｂを形成する。
【００１１】次に図４０を参照して、メモリセル領域１ａと周辺回路領域１ｂ内の一方の領域とにボロンを注入し、ｐ型ウェル３ａ、３ｂを形成する。
【００１２】次に図４１を参照して、周辺回路領域１ｂ内の他方の領域にリンを注入し、ｎ型ウェル４を形成する。
【００１３】次に図４２を参照して、シリコン基板１上に熱酸化法によりゲート酸化膜５を形成する。そのゲート酸化膜５上にポリシリコン膜、タングステンシリサイド膜およびシリコン酸化膜を順次形成した後、写真製版およびエッチングによりゲート電極６ａ、６ｂ、６ｃを形成する。
【００１４】次に図４３を参照して、ｎ型ウェル４をフォトレジスト２７ａで覆った後、イオン注入法によりリンを注入し、ｎ型のソース・ドレイン領域７ａ、７ｂ、７ｃ、７ｄを形成する。その後、フォトレジストパターン２７ａを除去する。」
「【００４９】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置としてのＤＲＡＭについて図を用いて説明する。なお、従来の技術の項において説明した従来のＤＲＡＭと同一部材については同一番号を付し、詳しい説明を省略する。
【００５０】図１を参照して、シリコン基板１表面のメモリセル領域１ａにはｐ型ウェル３ａが形成され、周辺回路領域１ｂにはｐ型ウェル３ｂとｎ型ウェル４とが形成されている。ｐ型ウェル３ａの表面に形成されたＭＯＳトランジスタＴ１のソース・ドレイン領域７ａ、７ｂ上には、ｎ型シリコン選択成長層１０ａ、１０ｂが形成されている。ｐ型ウェル３ｂの表面に形成されたＭＯＳトランジスタＴ２のソース・ドレイン領域７ｃ、７ｄ上にもｎ型シリコン選択成長層１０ｃ、１０ｄが形成されている。また、ｎ型ウェル４の表面に形成されたＭＯＳトランジスタＴ３のソース・ドレイン領域１２ａ、１２ｂ上には、ｐ型シリコン選択成長層１４ａ、１４ｂが形成されている。
【００５１】ｎ型シリコン選択成長層１０ａには、キャパシタ２０のストレージノード２０ａが電気的に接続されている。ｎ型シリコン選択成長層１０ｂにビットライン１７が電気的に接続されている。１つのＭＯＳトランジスタＴ１とキャパシタ２０とで１つのメモリセルが構成されている。キャパシタ２０には、メタルコンタクトホール２４ａに埋込まれたタングステンプラグ２５ａが電気的に接続されている。ｎ型シリコン選択成長層１０ｃ、１０ｄには、それぞれメタルコンタクトホール２４ｂ、２４ｃに埋込まれたタングステンプラグ２５ｂ、２５ｃが電気的に接続されている。
【００５２】また、ｐ型シリコン選択成長層１４ａ、１４ｂには、それぞれメタルコンタクトホール２４ｄ、２４ｅに埋込まれたタングステンプラグ２５ｄ、２５ｅが電気的に接続されている。層間絶縁膜２３上には、各タングステンプラグ２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅを電気的に接続する所定の金属配線２５が形成されている。
【００５３】以上のようにして、メモリセル領域１ａのメモリセルと周辺回路領域１ｂのＭＯＳトランジスタＴ２、Ｔ３とが電気的に接続される。
【００５４】本構造の場合、特にタングステンプラグ２５ｂ、２５ｃ、２５ｄ、２５ｅを形成するためのメタルコンタクトホール２４ｂ、２４ｃ、２４ｄ、２４ｅの深さが、たとえば図３８に示す従来のＤＲＡＭと比べるとより浅くなる。すなわち、図１に示すようにメタルコンタクトホール２５ｂ、２５ｃ、２５ｄ、２５ｅは、層間絶縁膜２３、絶縁層１５、１８の膜厚からｎ型シリコン選択成長層１０ｃ、１０ｄ、ｐ型シリコン選択成長層１４ａ、１４ｂの高さにを差引いた膜厚に相当する深さとなる。
【００５５】したがって、メタルコンタクトホール２５ｂ、２５ｃ、２５ｄ、２５ｅのアスペクト比が従来のＤＲＡＭの構造と比べてより小さくなり、開口のためのエッチングが容易になる。これにより、各メタルコンタクトホール２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅに埋め込まれるタングステンプラグ２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅと各ｎ型およびｐ型シリコン選択成長層１０ｃ、１０ｄ、１４ａ、１４ｂとの電気的接続が確実に行なわれる。その結果、メモリセル領域のキャパシタと周辺回路領域のＭＯＳトランジスタの電気的接続が良好なＤＲＡＭが容易に得られる。
・・・
【００５８】実施の形態２
本発明の実施の形態２として、実施の形態１に係るＤＲＡＭの製造方法の一例について図を用いて説明する。まず、図２に示す工程までは従来の技術の項において説明した図３９から図４３に示す工程と同様である。その後、フォトレジスト２７ａを除去する。
【００５９】次に図３を参照して、ゲート電極６ａ、６ｂ、６ｃを覆うようにシリコン基板１上にシリコン酸化膜８を形成する。
【００６０】次に図４を参照して、周辺回路領域１ｂのうち、ｐチャネル型のＭＯＳトランジスタＴ３を含むｎ型ウェル４を覆うようにフォトレジストパターン２７ｅを形成する。その後、フォトレジストパターン２７ｅをマスクとして、シリコン酸化膜８に異方性エッチングを施し、ゲート電極６ａ、６ｂの両側面にサイドウォール９を形成する。
【００６１】次に図５を参照して、温度７００〜８００℃、Ｓｉ２ Ｈ６ の流量０．１〜０．５ｓｃｃｍ、ＰＨ３ の流量（１００％ＰＨ３ の流量に換算）０．０３〜０．０６ｓｃｃｍの条件の下で、ソース・ドレイン領域７ａ、７ｂ、７ｃ、７ｄ上にｎ型にドープしたシリコンを選択成長させ、電極としてのｎ型シリコン選択成長層１０ａ、１０ｂ、１０ｃ、１０ｄを形成する。
・・・
【００６８】次に図１２を参照して、ｎ型シリコン選択成長層１０ａ、１０ｂ、１０ｃ、１０ｄおよびｐ型シリコン選択成長層１４ａ、１４ｂを覆うように、絶縁層１５を形成する。その後、所定のフォトレジストパターン（図示せず）をマスクとして、絶縁層１５に異方性エッチングを施し、ｎ型シリコン選択成長層１０ｂの表面を露出するビット線コンタクトホール１６を形成する。
【００６９】次に図１３を参照して、ビット線コンタクトホール１６を埋込むように絶縁層１５上にポリシリコン膜およびタングステンシリサイド膜を形成する。その後、所定のエッチングを施し、ビット線１７を形成する。
【００７０】次に図１４を参照して、絶縁層１５上にビット線１７を覆うようにさらに絶縁層１８を形成する。その後、所定のフォトレジストパターン（図示せず）をマスクとして絶縁層１５、１８に異方性エッチングを施し、ｎ型シリコン選択成長層１０ａの表面を露出するストレージノードコンタクトホール１９を形成する。
【００７１】次に図１５を参照して、ストレージノードコンタクトホール１９を埋込むように、絶縁層１８上にポリシリコン膜を形成する。その後、所定のエッチングを施し、ストレージノード２０ａを形成する。次に図１６を参照して、ストレージノード２０ａを覆うように、絶縁層１８上に絶縁膜およびポリシリコン膜を形成する。その後、所定のエッチングを施しキャパシタ絶縁膜２０ｂおよびセルプレート２０ｃを形成する。これにより、ストレージノード２０ａ、キャパシタ絶縁膜２０ｂおよびセルプレート２０ｃを有するキャパシタ２０が形成される。
【００７２】次に図１７を参照して、キャパシタ２０を覆うように絶縁層１８上に層間絶縁膜２３を形成する。その後、所定のエッチングを施してセルプレート２０ｃ表面を露出するメタルコンタクトホール２４ａ、ｎ型シリコン選択成長層１０ｃ、１０ｄの表面をそれぞれ露出するメタルコンタクトホール２４ｂ、２４ｃおよびｐ型シリコン選択成長層１４ａ、１４ｂの表面をそれぞれ露出するメタルコンタクトホール２４ｄ、２４ｅを形成する。
【００７３】その後、メタルコンタクトホール２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅにタングステンプラグ２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅを埋込むとともに、層間絶縁膜２３上に金属配線を形成することにより、図１に示すＤＲＡＭが完成する。
・・・
【００７７】その結果、メモリセル領域のキャパシタと周辺回路領域のＭＯＳトランジスタの電気的接続が良好なＤＲＡＭを容易に形成することができる。」
　
　ここで、（ａ）「本発明は半導体装置およびその製造方法に関し、特に、メモリセル領域の素子と周辺回路領域の素子とを容易に、かつ、良好に電気的に接続する半導体装置およびその製造方法に関するものである。」（０００１段落）及び「図１を参照して、シリコン基板１表面のメモリセル領域１ａにはｐ型ウェル３ａが形成され、周辺回路領域１ｂにはｐ型ウェル３ｂとｎ型ウェル４とが形成されている。」（００５０段落）の記載より、先願明細書には、メモリセル領域と周辺回路領域とを備えた半導体装置の製造方法が記載されている。　
（ｂ）図１及びその説明（００５０段落及び００５１段落）から、先願明細書には、シリコン基板とその表面のソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ、１０ｄを備えたＭＯＳトランジスタと、キャパシタ２０を備えたＭＯＳトランジスタＴ１とを前記シリコン基板の表面に形成する半導体装置が記載されている。
（ｃ）図３９ないし図４３及び図２及び、００１０段落ないし００１４段落、及び００５８段落の記載から、先願明細書には、メモリセル領域と周辺回路領域とにゲート電極６ａ及び６ｂを形成する工程が記載されている。
（ｄ）図３及び００５９段落の記載から、先願明細書には、シリコン基板上のゲート電極６ａ及び６ｂを含むメモリセル領域及び周辺回路領域を覆うシリコン酸化膜８を形成する工程が記載されている。
（ｅ）図４及び００６０段落の記載から、先願明細書には、メモリセル領域及び周辺回路領域とを覆うシリコン酸化膜８をフォトレジストパターン２７ｅを用いて除去し、メモリセル領域のゲート電極近傍のシリコン基板の表面と、周辺領域のＭＯＳトランジスタＴ２とを露出させる工程が実質的に記載されている。
（ｆ）図４及び００６０段落の記載から、先願明細書には、前記周辺回路領域のゲート電極６ｂの側壁にシリコン酸化膜からなるサイドウォール９を形成する工程が記載されている。
（ｇ）図５、図１２ないし図１７、００６１段落、００６８段落ないし００７２段落の記載から、先願明細書には、メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａが形成されると共に、周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程が記載されている。
　　
　したがって、先願明細書には、以下の発明が記載されている。
「シリコン基板とその表面のソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ、１０ｄを備えたＭＯＳトランジスタＴ２と、キャパシタ２０を備えたＭＯＳトランジスタＴ１とを前記シリコン基板の表面に形成する半導体装置の製造方法であって、
　前記シリコン基板上のメモリセル領域と周辺回路領域とにゲート電極６ａ及び６ｂを形成する工程と、
　前記ゲート電極６ａ及び６ｂを含む前記メモリセル領域及び前記周辺回路領域を覆うシリコン酸化膜８を形成する工程と、
　前記メモリセル領域と前記周辺回路領域とを覆う前記シリコン酸化膜８をフォトレジストパターン２７ｅを用いて除去し、前記メモリセル領域のゲート電極近傍のシリコン基板の表面と、前記周辺領域のＭＯＳトランジスタＴ２とを露出させる工程と、
　前記周辺回路領域の前記ゲート電極６ｂの側壁にシリコン酸化膜からなるサイドウォール９を形成する工程と、
　前記メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａを形成すると共に、前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程と、
　を備えた半導体装置の製造方法。」
　
（３−２−３）対比
　本件補正後の請求項２に係る発明（以下、「補正発明」という。）と、先願明細書に記載された発明（以下、「先願発明」という。）とを対比する。
（ａ）先願発明の、「シリコン基板」、「メモリセル領域」、「ゲート電極６ａ及び６ｂ」及び、「シリコン酸化膜８」は、それぞれ、補正発明の「シリコンからなる基板」、「記憶領域」、「ゲート配線」及び、「絶縁膜」に相当し、また、先願明細書には、「メモリセル領域」と「周辺回路領域」とにより「ＤＲＡＭ」が構成され、本願の明細書には、「記憶領域」と「論理領域」とにより「ＤＲＡＭ」が構成されると記載されているから、先願発明の「周辺回路領域」は、補正発明の「論理領域」に相当する。
（ｂ）先願明細書の図１に記載される半導体装置がＤＲＡＭであって、メモリセル領域１ａに形成されるキャパシタ２０及びＭＯＳトランジスタＴ１が記憶素子を構成することは明らかであるから、先願発明の「キャパシタ２０を備えたＭＯＳトランジスタＴ１」は、補正発明の「キャパシタを備えた記憶素子」に相当する。
（ｃ）補正発明において、「シリコンからなる基板」「の上面に形成したシリコン層とからなるソース／ドレイン」とは、「前記露出した基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態でシリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層および前記ゲート配線上のシリコン層を得る工程」により形成される、「前記基板部分上」に形成された「前記ソース／ドレインの一部を構成する前記シリコン層」を意味することは明らかであり、一方、先願発明において、「シリコン基板」「の表面のソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ、１０ｄ」とは、「前記メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａを形成すると共に、前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程」により形成される、「シリコン基板の表面」で、「ソース・ドレイン領域７ｃ、７ｄ上」に形成された「ｎ型シリコン選択成長層１０ｃ及び１０ｄ」であることも明らかであって、また、この「ｎ型シリコン選択成長層１０ｃ及び１０ｄ」が、ＭＯＳトランジスタのソース・ドレインの一部として機能することも技術常識である。
　したがって、先願発明の「シリコン基板とその表面のソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ、１０ｄ」は、補正発明の「シリコンからなる基板とその上面に形成したシリコン層とからなるソース／ドレイン」に相当する。
　また、先願発明の「前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程」は、補正発明の「前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層」を「得る工程」に相当する。
（ｄ）先願発明の「シリコン酸化膜８をフォトレジストパターン２７ｅを用いて除去し、前記メモリセル領域のゲート電極近傍のシリコン基板の表面と、前記周辺領域のＭＯＳトランジスタＴ２とを露出させる」とは、「フォトレジストパターン２７ｅを用いて」パターニングすることを意味するから、先願発明の「前記メモリセル領域と前記周辺回路領域とを覆うシリコン酸化膜８をフォトレジストパターン２７ｅを用いて除去し、前記メモリセル領域のゲート電極近傍のシリコン基板の表面と、前記周辺領域のＭＯＳトランジスタＴ２とを露出させる工程」は、補正発明の「前記絶縁膜をパターニングすることによって、前記記憶領域におけるゲート配線側方の基板部分と、前記論理領域とを露出させる工程」に相当する。
（ｅ）先願明細書の図１２ないし図１６，００６８段落ないし００７０段落の記載から、先願発明の「シリコン選択成長層１０ａ」は、キャパシタ２０のストレージノード２０ａと接続され、ストレージノード２０ａとともに、下部電極を構成していることは明らかであるから、先願発明の「ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａ」は、補正発明の「前記キャパシタの下部電極の一部を構成するシリコン層」に相当する。
　したがって、先願発明の「前記メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａが形成される」工程は、補正発明の「前記露出した基板部分上」に「シリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得る」工程に相当する。
　
　よって、補正発明と先願発明は、
　「シリコンからなる基板とその上面に形成したシリコン層とからなるソース／ドレインを備えた論理素子と、キャパシタを備えた記憶素子とを前記基板の表面側に形成する半導体装置の製造方法であって、
　前記基板上の記憶領域と論理領域とに、ゲート配線を形成する工程と、
　前記各ゲート配線を覆う状態で前記基板上に絶縁膜を形成する工程と、
　前記絶縁膜をパターニングすることによって、前記記憶領域におけるゲート配線側方の基板部分と、前記論理領域とを露出させる工程と、
　前記論理領域におけるゲート配線の側壁にサイドウォールを形成する工程と、
　前記露出した基板部分上にシリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層を得る工程と、
　を行うことを特徴とする半導体装置の製造方法。」である点で一致し、以下の各点で一見相違する。
　
　相違点１
　補正発明が、「前記論理領域におけるゲート配線の側壁に窒化シリコン膜と酸化シリコン膜からなるサイドウォールを形成する工程」を備えるのに対して、
　先願発明が、「前記周辺回路領域の前記ゲート電極６ｂの側壁にシリコン酸化膜からなるサイドウォール９を形成する工程」を備える点。
  相違点２
　補正発明が、「前記露出した基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態でシリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層および前記ゲート配線上のシリコン層を得る工程」を備えるのに対して、
　先願発明が、「前記メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａが形成されると共に、前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程」を備える点。
　
　（３−２−４）相違点の検討
　［相違点１について］
（ａ）例えば以下の周知文献１及び２に記載されるように、ＭＯＳトランジスタのゲート電極側壁にシリコン窒化膜とシリコン酸化膜とからなるサイドウォールを形成することは従来周知である。
（ａ−１）周知文献１．特開平６−７７２４６号公報（特に、図４、５及び段落００３７及び００３９を参照）には、ＭＯＳトランジスタのゲート電極に第１側壁スペーサ５６及び第２側壁スペーサ６０からなる側壁が形成され、第１及び第２側壁スペーサを、窒化シリコン又は酸化シリコンで形成することが記載されている。
「図４は、チャネル領域５３を規定する第１側壁スペーサ５６及びＬＤＤソース−ドレイン接合領域５８の形成に続くトランジスタ構造３６の横断面図である。側壁スペーサ５６は、２つの好適方法のうちの１つによってゲート領域５０、層５２、及び層５４の側壁上に形成された酸化シリコン又は窒化シリコンのような絶縁材料である。第１の方法では、酸化層が３０から２００Åの厚さにこれらの側壁上に熱的に成長させられる。代替的に、酸化層又は窒化層が、低圧ＣＶＤ（以下、ＬＰＣＶＤと呼ぶ）とこれに続く短い反応性イオンエッチ（以下、ＲＩＥと呼ぶ）サイクルを使用して堆積されてもよい。いずれのプロセスも、図４に示されたような絶縁側壁スペーサ５６を生じる。」（００３７段落）
「図５は、第２側壁スペーサ６０の形成に続くトランジスタ構造３６を示す。第２側壁スペーサ６０は、厚さ５００から２，５００Å、好適には、１，５００Åに絶縁層を堆積及びエッチすることによって、形成される。好適には、この堆積絶縁層は、ＬＰＣＶＤプロセスによって堆積された窒化シリコン又は酸化シリコンである。その後、ＲＩＥが遂行されてこの窒化シリコン又は酸化シリコンを平坦表面から除去し、これによって、図に示されたように、第２側壁スペーサ６０を残す。」（００３９段落）
（ａ−２）周知文献２．特開平９−１７２１７３号公報（特に、図１（ｂ）、（ｃ）、００１３段落、００１８段落及び００１９段落参照）には、窒化シリコン膜１５１とシリコン酸化膜１５２からなる、ＭＯＳトランジスタのゲート電極のサイドウォールを形成することが記載されている。
「本発明の半導体装置の製造方法は、一導電型半導体基板上にゲート絶縁膜を介して形成されたゲート電極を覆う様に窒化シリコン膜を形成する第１の工程と、前記第１の工程にて形成された窒化シリコン膜を更に覆う様に酸化物系絶縁膜を形成する第２の工程と、前記第１の工程および第２の工程により形成された窒化シリコン膜と酸化物系絶縁膜とからなる二層膜を異方性エッチング法によって、ゲート電極の側壁のみに残すことでサイドウォールを形成する第３の工程と・・・を有することを特徴とする。」（００１３段落）
「次いで、図１（ｂ）に示すように、熱ＣＶＤ（化学気相推積：Chemical Vapor Deposition）法もしくは減圧ＣＶＤ法などによって、ゲート電極を覆うように、窒化シリコン膜１５１を厚さ３０〜５０ｎｍ堆積させる。・・・更に、熱ＣＶＤ等の方法によって、シリコン酸化膜１５２を前述した窒化シリコン膜を更に覆うように、厚さ５０ｎｍ程度堆積させる。　次いで、この二種類の絶縁膜で覆われたゲート電極を、通常のサイドウォール形成工程で用いられる異方性の反応性イオンエッチング法によって、図１（ｃ）に示すように、ゲート電極の側面にのみ、これらの２層膜を残すようにエッチングする。このエッチングエ程によってソース−ドレイン端ではサイドウォールの成分は窒化シリコン膜であり、シリコンの選択エピタキシャル成長膜以上の高さではシリコン酸化膜という多層構造となる。」（００１８段落及び００１９段落）
（ｂ）本願明細書の出願当初の明細書の（００５２段落）には、「その後、上記第１実施形態で図１（２）を用いて説明したと同様にして、窒化シリコン膜２０の形成及び全面エッチバック処理を行い、接続孔１９の側壁を含む酸化シリコン膜１８及び窒化シリコン膜１７の側壁にのみ窒化シリコン膜２０を残す。次いで、論理領域１１ｂにおけるゲート配線１４の側方壁に、酸化シリコンからなるサイドウォール２２を形成する。」と記載され、平成１７年２月３日付けで補正された明細書の（００５２段落）には、「その後、上記第1実施形態で図１（２）を用いて説明したと同様にして、窒化シリコン膜２０の形成及び全面エッチバック処理を行い、接続孔１９の側壁を含む酸化シリコン膜１８及びび窒化シリコン膜１７の側壁、および論理領域１１ｂにおけるゲート配線の側壁に窒化シリコン膜２０を残す。次いで、論理領域１１ｂにおけるゲート配線１４の側方壁に、酸化シリコンからなるサイドウォール２２を形成する。」と記載されている。
　しかしながら、上記００５２段落以外には、論理領域のゲート配線の側壁に、窒化シリコンと酸化シリコンからなるサイドウォールを形成することは何ら記載されておらず、また、第２実施形態において、論理領域のゲート配線の側壁に、窒化シリコンと酸化シリコンからなるサイドウォール２２を形成することによる作用効果についても何ら記載されていない。
　また、サイドウォールをシリコン窒化膜とシリコン酸化膜とで形成したことにより顕著な作用効果を奏するとも認められない。
（ｃ）したがって、先願発明において、「前記メモリセル領域の前記ゲート電極６ａの側壁と前記周辺回路領域の前記ゲート電極６ｂの側壁にシリコン酸化膜からなるサイドウォール９を形成する工程」における、「シリコン酸化膜からなるサイドウォール９」に代えて、ＭＯＳトランジスタのゲート電極側壁に形成する、従来周知の、シリコン窒化膜とシリコン酸化膜とからなるサイドウォールを用いることは、当業者が適宜選択しえる設計的事項にすぎないものである。　
　よって、相違点１は、実質的なものではない。
　
  ［相違点２について］
（ａ）例えば以下の周知文献１ないし３に記載されるように、ＭＯＳトランジスタのゲート電極上とソース領域・ドレイン領域（ソース／ドレイン）上とに選択エピタキシャルにより、シリコン層を形成することは従来周知である。
（ａ−１）周知文献１．特開平６−７７２４６号公報（図８及び００４４段落参照）には、下部ゲート領域５０上の永久上側ゲート半導体領域６８と、重度ドープソース−ドレイン接合領域６４に重畳するエレべーテッドソース−ドレイン接合領域６６とを選択的エピタキシャル半導体成長により形成することが記載されている。
「図８は、エレベーテッドソース−ドレイン接合領域６６及び永久上側ゲート半導体領域６８の形成後のトランジスタ構造３６の横断面図である。選択半導体成長（以下、ＳＳＧと呼ぶ）プロセスが、好適には、使用されて、重度ドープソース−ドレイン接合領域６４に重畳するエレベーテッドソース−ドレイン接合領域６６を形成する。このＳＳＧプロセスは、これと同時に、ゲートトレンチ面域６２内に永久上側ゲート半導体領域６８の形成を起こさせる。このＳＳＧプロセスは、選択的シリコン堆積のためＳｉＨ２ Ｃｌ２ （ＤＣＳ）とＨＣｌ及びＨ２ との反応のような選択的堆積プロセス化学を使用するエピタキシャル半導体成長で遂行される。このＳＳＧプロセスの結果、不ドープシリコン、不ドープゲルマニウム、又は不ドープシリコン−ゲルマニウム合金の自己整合選択的堆積を生じ、これによって、エレベーテッドソース−ドレイン接合領域６６及び永久上側ゲート領域６８を形成する。エレベーテッドソース−ドレイン接合領域６６及び永久上側ゲート領域６８は、厚さ４，０００Åの程度に形成される。現行の例においては、領域６６及び６８の下敷材料もシリコンである理由から、シリコンが選択的に成長させられる半導体材料である。」（００４４段落）
（ａ−２）周知文献２．特開平９−１７２１７３号公報（図２（ｄ）及び００２０段落参照）には、選択エピタキシャル成長により、ゲートポリシリコン上（図中１３１）及び、ソース領域（図中１１１）、及びドレイン領域（図中１２１）上にそれぞれエピタキシャルシリコン層を成長させることが記載されている。
「次いで、この構造に対して、図２（ｄ）に示すようにシリコンの選択エピタキシャル成長処理を施す。・・・この工程によって、エピタキシャルシリコン層は、ゲートポリシリコン上（図中１３１）及び、ソース（図中１１１）、及びドレイン領域（図中１２１）上にそれぞれ成長するが、フィールド酸化膜上やサイドウォール上には成長しない。」（００２０段落）
（ａ−３）周知文献３．特開平９−４５９１６号公報（図３、図１５、００２６段落及び００４３段落参照）には、選択成長法により、ソース，ドレイン領域１０４上に選択シリコンエピタキシャル膜１０６，３０２を、ゲート１０３上に選択多結晶シリコン膜１０７，３０３を形成することが記載されている。
「次に選択成長法によってソース，ドレイン領域１０４上に厚さ３０ｎｍの選択シリコンエピタキシャル膜１０６を、ゲート１０３上に選択多結晶シリコン膜１０７を形成した。・・・以上の工程で図３が完成した。」（００２６段落）
「次にソース，ドレイン領域１０４上に選択シリコンエピタキシャル膜３０２を、ゲート１０３上に選択多結晶シリコン膜３０３を形成した。・・・以上の工程で図１５が完成した。」（００４３段落）
（ｂ）本願明細書の出願当初の明細書には、「次に、図４（３）に示す工程では先ず、露出しているシリコン部分上、すなわち、記憶領域１１ａにおける接続孔１９底面の基板１１上（Ｓ／Ｄ拡散層１６上）、論理領域１１ｂにおける基板１１上（Ｓ／Ｄ拡散層２３上）及びゲート配線１４上で、同時にシリコンを選択成長させてシリコン層４０を形成する。上記工程は、上記第１実施形態で図２（１）を用いて説明したシリコン層（２７）の形成と同様に行われる。ただし、シリコン層４０の膜厚は１００ｎｍにする。そして、論理領域１１ｂの基板１１上におけるシリコン層４０部分は単結晶シリコンになり、論理領域１１ｂにおいては、サイドウォール２２によって基板１１上のシリコン層４０とゲート配線１４との絶縁性が確保去れる。　ここで、記憶領域１１ａの接続孔１９内に形成されたシリコン層４０のうちの一方はプラグ４０ａになり、他方は記憶領域１１ａに形成される記憶素子のキャパシタの下部電極下層４０ｂになる。また、論理領域１１ｂの基板１１上に形成されたシリコン層４０は、論理領域１１ｂに形成される論理素子のＳ／Ｄの一部になる。　次に、上記シリコン層４０に導電性を持たせ、かつ論理領域１１ｂにおけるシリコン層４０をＳ／Ｄとするためのイオン注入を行い、イオン注入によって導入した不純物を活性化させるための熱処理を行う。　次いで、図４（４）に示す工程では、シリコン層４０の表面層に、シリサイド膜４０Ａを形成し、このシリサイド膜４０Ａを安定でかつ導電性の高い層に転移させる。この工程は、上記第１実施形態で図２（３）を用いて説明したシリサイド膜（２７Ａ）の形成と同様に行う。　以上のようにして、論理領域１１ｂに、基板１１のＳ／Ｄ拡散層２３とシリコン層４０及びシリサイド膜４０ＡからなるＳ／Ｄ４１を形成する。」（００５４段落ないし００５６段落）と記載されており、第２実施形態の最終的な構造を示した図６においては、論理領域のゲート配線１４上に形成されたシリコン層４０は、その上にシリサイド膜４０Ａが形成されているのみであり、また、ゲート配線１４上に形成された「シリコン層４０」及び「シリサイド層４０Ａ」による作用効果について何ら記載されていない。
（ｃ）上記（ａ）で検討したとおり、ＭＯＳトランジスタのゲート電極上とソース領域・ドレイン領域（ソース／ドレイン）上とに選択エピタキシャルにより、シリコン層を形成することは従来周知であって、前記従来周知の技術において、ＭＯＳトランジスタのゲート電極上に形成したシリコン層と、ソース領域・ドレイン領域（ソース／ドレイン）上に形成したシリコン層とは、周知文献１では、第１側壁スペーサ５８及び第２側壁スペーサ６０（いずれも絶縁膜）により分離されており、また、周知文献２では、窒化シリコン膜１５１及び酸化シリコン膜１５２（いずれも絶縁膜）により分離されているから、ゲート電極上に形成したシリコン層と、ソース領域・ドレイン領域（ソース／ドレイン）上に形成したシリコン層とは、絶縁性が保たれていることは明らかであり、さらに、ＭＯＳトランジスタのゲート電極上に形成したシリコン層と、ソース領域・ドレイン領域（ソース／ドレイン）上に形成したシリコン層との絶縁性を保つことは、ＭＯＳトランジスタの通常の動作において、ソース領域・ドレイン領域（ソース／ドレイン）とゲート電極が短絡することが不都合であることを考慮すると、当然の前提であることは、当業者にとって明らかである。
　したがって、先願発明の「前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程」において、従来周知の如く、周辺回路領域のゲート電極６ｂにも、選択成長によりシリコン層を形成することは、当業者が適宜選択しえる設計上の微差にすぎず、その際、ソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ及び１０ｄと、ゲート電極６ｂ上に形成したシリコン層とが絶縁性を保つことについても、結果として形成される構成の極めて当たり前の特性を記載したものにすぎないから、補正発明と前記周知技術との作用効果に相違点は認められない。
　よって、相違点２は、実質的なものではない。
　
（３−２−５）小むすび
　よって、補正発明は、先願発明と実質的に同一であり、しかも、本願の発明者が先願発明の発明者と同一でなく、また、本願の出願時において、その出願人が先願の出願人と同一でもないから、特許法第２９条の２の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　
　４．むすび
　以上のとおりであるから、補正後の請求項２に係る発明は、特許法第２９条の２に規定により特許を受けることができず、特許出願の際独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　よって、請求項２についての補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１７年２月３日付の手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成１６年１０月２２日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるものであり、その請求項２に係る発明は、その請求項２に記載されている事項により特定される以下のとおりのものである。　
　【請求項２】　シリコンからなる基板とその上面に形成したシリコン層とからなるソース／ドレインを備えた論理素子と、キャパシタを備えた記憶素子とを前記基板の表面側に形成する半導体装置の製造方法であって、
　前記基板上の記憶領域と論理領域とに、ゲート配線を形成する工程と、
　前記各ゲート配線を覆う状態で前記基板上に絶縁膜を形成する工程と、
　前記絶縁膜をパターニングすることによって、前記記憶領域におけるゲート配線側方の基板部分と、前記論理領域とを露出させる工程と、
　前記論理領域におけるゲート配線の側壁にサイドウォールを形成する工程と、
　前記露出した基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態でシリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層および前記ゲート配線上のシリコン層を得る工程と、
　を行うことを特徴とする半導体装置の製造方法。
　
第４．先願発明
　先願の明細書：特願平９−７６０３３号（特開平１０−２７０６５６号公報）
　本願の出願の日前の特許出願であって、その出願後に出願公開がされた特願平９−７６０３３号の願書に最初に添付された明細書又は図面（以下、「先願明細書」という。）には、前記「第２．３．（３−２−１）先願発明」に記載された事項が記載され、先願明細書には、以下の発明が記載されている
　「シリコン基板とその表面のソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ、１０ｄを備えたＭＯＳトランジスタＴ２と、キャパシタ２０を備えたＭＯＳトランジスタＴ１とを前記シリコン基板の表面に形成する半導体装置の製造方法であって、
　前記シリコン基板上のメモリセル領域と周辺回路領域とにゲート電極６ａ及び６ｂを形成する工程と、
　前記ゲート電極６ａ及び６ｂを含む前記メモリセル領域及び前記周辺回路領域を覆うシリコン酸化膜８を形成する工程と、
　前記メモリセル領域と前記周辺回路領域とを覆う前記シリコン酸化膜８をフォトレジストパターン２７ｅを用いて除去し、前記メモリセル領域のゲート電極近傍のシリコン基板の表面と、前記周辺領域のＭＯＳトランジスタＴ２とを露出させる工程と、
　前記周辺回路領域の前記ゲート電極６ｂの側壁にシリコン酸化膜からなるサイドウォール９を形成する工程と、
　前記メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａを形成すると共に、前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程と、
　を備えた半導体装置の製造方法。」
　
第５．対比
　本願の請求項２に係る発明（以下、「本願発明」という。）と、「先願発明」とを対比する。
（ａ）先願発明の、「シリコン基板」、「メモリセル領域」、「ゲート電極６ａ及び６ｂ」及び、「シリコン酸化膜８」は、それぞれ、本願発明の「シリコンからなる基板」、「記憶領域」、「ゲート配線」及び、「絶縁膜」に相当し、また、先願明細書には、「メモリセル領域」と「周辺回路領域」とにより「ＤＲＡＭ」が構成され、本願の明細書には、「記憶領域」と「論理領域」とにより「ＤＲＡＭ」が構成されると記載されているから、先願発明の「周辺回路領域」は、本願発明の「論理領域」に相当する。
（ｂ）先願明細書の図１に記載される半導体装置がＤＲＡＭであって、メモリセル領域１ａに形成されるキャパシタ２０及びＭＯＳトランジスタＴ１が記憶素子を構成することは明らかであるから、先願発明の「キャパシタ２０を備えたＭＯＳトランジスタＴ１」は、本願発明の「キャパシタを備えた記憶素子」に相当する。
（ｃ）本願発明において、「シリコンからなる基板」「の上面に形成したシリコン層とからなるソース／ドレイン」とは、「前記露出した基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態でシリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層および前記ゲート配線上のシリコン層を得る工程」により形成される、「前記基板部分上」に形成された「前記ソース／ドレインの一部を構成する前記シリコン層」を意味することは明らかであり、一方、先願発明において、「シリコン基板」「の表面のソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ、１０ｄ」とは、「前記メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａを形成すると共に、前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程」により形成される、「シリコン基板の表面」で、「ソース・ドレイン領域７ｃ、７ｄ上」に形成された「ｎ型シリコン選択成長層１０ｃ及び１０ｄ」であることも明らかであって、また、この「ｎ型シリコン選択成長層１０ｃ及び１０ｄ」が、ＭＯＳトランジスタのソース・ドレインの一部として機能することも技術常識である。
　したがって、先願発明の「シリコン基板とその表面のソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ、１０ｄ」は、本願発明の「シリコンからなる基板とその上面に形成したシリコン層とからなるソース／ドレイン」に相当する。
　また、先願発明の「前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程」は、本願発明の「前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層」を「得る工程」に相当する。
（ｄ）先願発明の「シリコン酸化膜８をフォトレジストパターン２７ｅを用いて除去し、前記メモリセル領域のゲート電極近傍のシリコン基板の表面と、前記周辺領域のＭＯＳトランジスタＴ２とを露出させる」とは、「フォトレジストパターン２７ｅを用いて」パターニングすることを意味するから、先願発明の「前記メモリセル領域と前記周辺回路領域とを覆うシリコン酸化膜８をフォトレジストパターン２７ｅを用いて除去し、前記メモリセル領域のゲート電極近傍のシリコン基板の表面と、前記周辺領域のＭＯＳトランジスタＴ２とを露出させる工程」は、本願発明の「前記絶縁膜をパターニングすることによって、前記記憶領域におけるゲート配線側方の基板部分と、前記論理領域とを露出させる工程」に相当する。
（ｅ）先願明細書の図１２ないし図１６，００６８段落ないし００７０段落の記載から、先願発明の「シリコン選択成長層１０ａ」は、キャパシタ２０のストレージノード２０ａと接続され、ストレージノード２０ａとともに、下部電極を構成していることは明らかであるから、先願発明の「ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａ」は、本願発明の「前記キャパシタの下部電極の一部を構成するシリコン層」に相当する。
　したがって、先願発明の「前記メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａが形成される」工程は、本願発明の「前記露出した基板部分上」に「シリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得る」工程に相当する。
　
　よって、本願発明と先願発明は、
　「シリコンからなる基板とその上面に形成したシリコン層とからなるソース／ドレインを備えた論理素子と、キャパシタを備えた記憶素子とを前記基板の表面側に形成する半導体装置の製造方法であって、
　前記基板上の記憶領域と論理領域とに、ゲート配線を形成する工程と、
　前記各ゲート配線を覆う状態で前記基板上に絶縁膜を形成する工程と、
　前記絶縁膜をパターニングすることによって、前記記憶領域におけるゲート配線側方の基板部分と、前記論理領域とを露出させる工程と、
　前記論理領域におけるゲート配線の側壁にサイドウォールを形成する工程と、
　前記露出した基板部分上にシリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層を得る工程と、
　を行うことを特徴とする半導体装置の製造方法。」である点で一致し、以下の各点で一見相違する。
　
　相違点１
　本願発明が、「前記露出した基板部分上と前記ゲート配線上とにそれぞれ絶縁性を保った状態でシリコン層を選択成長させることによって、前記キャパシタの下部電極の一部を構成するシリコン層を得ると共に、前記基板部分上に前記ソース／ドレインの一部を構成する前記シリコン層および前記ゲート配線上のシリコン層を得る工程」を備えるのに対して、
　先願発明が、「前記メモリセル領域の露出したシリコン基板の表面には、ストレージノード２０ａに電気的に接続されるシリコン選択成長層１０ａが形成されると共に、前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程」を備える点。
　
第６．当審の判断
　以下において、相違点の検討をする。
　［相違点１について］
（ａ）例えば以下の周知文献１ないし３に記載されるように、ＭＯＳトランジスタのゲート電極上とソース領域・ドレイン領域（ソース／ドレイン）上とに選択エピタキシャルにより、シリコン層を形成することは従来周知である。
（ａ−１）周知文献１．特開平６−７７２４６号公報（図８及び００４４段落参照）には、下部ゲート領域５０上の永久上側ゲート半導体領域６８と、重度ドープソース−ドレイン接合領域６４に重畳するエレべーテッドソース−ドレイン接合領域６６とを選択的エピタキシャル半導体成長により形成することが記載されている。
「図８は、エレベーテッドソース−ドレイン接合領域６６及び永久上側ゲート半導体領域６８の形成後のトランジスタ構造３６の横断面図である。選択半導体成長（以下、ＳＳＧと呼ぶ）プロセスが、好適には、使用されて、重度ドープソース−ドレイン接合領域６４に重畳するエレベーテッドソース−ドレイン接合領域６６を形成する。このＳＳＧプロセスは、これと同時に、ゲートトレンチ面域６２内に永久上側ゲート半導体領域６８の形成を起こさせる。このＳＳＧプロセスは、選択的シリコン堆積のためＳｉＨ２ Ｃｌ２ （ＤＣＳ）とＨＣｌ及びＨ２ との反応のような選択的堆積プロセス化学を使用するエピタキシャル半導体成長で遂行される。このＳＳＧプロセスの結果、不ドープシリコン、不ドープゲルマニウム、又は不ドープシリコン−ゲルマニウム合金の自己整合選択的堆積を生じ、これによって、エレベーテッドソース−ドレイン接合領域６６及び永久上側ゲート領域６８を形成する。エレベーテッドソース−ドレイン接合領域６６及び永久上側ゲート領域６８は、厚さ４，０００Åの程度に形成される。現行の例においては、領域６６及び６８の下敷材料もシリコンである理由から、シリコンが選択的に成長させられる半導体材料である。」（００４４段落）
（ａ−２）周知文献２．特開平９−１７２１７３号公報（図２（ｄ）及び００２０段落参照）には、選択エピタキシャル成長により、ゲートポリシリコン上（図中１３１）及び、ソース領域（図中１１１）、及びドレイン領域（図中１２１）上にそれぞれエピタキシャルシリコン層を成長させることが記載されている。
「次いで、この構造に対して、図２（ｄ）に示すようにシリコンの選択エピタキシャル成長処理を施す。・・・この工程によって、エピタキシャルシリコン層は、ゲートポリシリコン上（図中１３１）及び、ソース（図中１１１）、及びドレイン領域（図中１２１）上にそれぞれ成長するが、フィールド酸化膜上やサイドウォール上には成長しない。」（００２０段落）
（ａ−３）周知文献３．特開平９−４５９１６号公報（図３、図１５、００２６段落及び００４３段落参照）には、選択成長法により、ソース，ドレイン領域１０４上に選択シリコンエピタキシャル膜１０６，３０２を、ゲート１０３上に選択多結晶シリコン膜１０７，３０３を形成することが記載されている。
「次に選択成長法によってソース，ドレイン領域１０４上に厚さ３０ｎｍの選択シリコンエピタキシャル膜１０６を、ゲート１０３上に選択多結晶シリコン膜１０７を形成した。・・・以上の工程で図３が完成した。」（００２６段落）
「次にソース，ドレイン領域１０４上に選択シリコンエピタキシャル膜３０２を、ゲート１０３上に選択多結晶シリコン膜３０３を形成した。・・・以上の工程で図１５が完成した。」（００４３段落）
（ｂ）本願明細書の出願当初の明細書には、「次に、図４（３）に示す工程では先ず、露出しているシリコン部分上、すなわち、記憶領域１１ａにおける接続孔１９底面の基板１１上（Ｓ／Ｄ拡散層１６上）、論理領域１１ｂにおける基板１１上（Ｓ／Ｄ拡散層２３上）及びゲート配線１４上で、同時にシリコンを選択成長させてシリコン層４０を形成する。上記工程は、上記第１実施形態で図２（１）を用いて説明したシリコン層（２７）の形成と同様に行われる。ただし、シリコン層４０の膜厚は１００ｎｍにする。そして、論理領域１１ｂの基板１１上におけるシリコン層４０部分は単結晶シリコンになり、論理領域１１ｂにおいては、サイドウォール２２によって基板１１上のシリコン層４０とゲート配線１４との絶縁性が確保去れる。
　ここで、記憶領域１１ａの接続孔１９内に形成されたシリコン層４０のうちの一方はプラグ４０ａになり、他方は記憶領域１１ａに形成される記憶素子のキャパシタの下部電極下層４０ｂになる。また、論理領域１１ｂの基板１１上に形成されたシリコン層４０は、論理領域１１ｂに形成される論理素子のＳ／Ｄの一部になる。
　次に、上記シリコン層４０に導電性を持たせ、かつ論理領域１１ｂにおけるシリコン層４０をＳ／Ｄとするためのイオン注入を行い、イオン注入によって導入した不純物を活性化させるための熱処理を行う。
　次いで、図４（４）に示す工程では、シリコン層４０の表面層に、シリサイド膜４０Ａを形成し、このシリサイド膜４０Ａを安定でかつ導電性の高い層に転移させる。この工程は、上記第１実施形態で図２（３）を用いて説明したシリサイド膜（２７Ａ）の形成と同様に行う。
　以上のようにして、論理領域１１ｂに、基板１１のＳ／Ｄ拡散層２３とシリコン層４０及びシリサイド膜４０ＡからなるＳ／Ｄ４１を形成する。」（００５４段落ないし００５６段落）と記載されており、第２実施形態の最終的な構造を示した図６においては、論理領域のゲート配線１４上に形成されたシリコン層４０は、その上にシリサイド膜４０Ａが形成されているのみであり、また、ゲート配線１４上に形成された「シリコン層４０」及び「シリサイド層４０Ａ」による作用効果について何ら記載されていない。
（ｃ）上記（ａ）で検討したとおり、ＭＯＳトランジスタのゲート電極上とソース領域・ドレイン領域（ソース／ドレイン）上とに選択エピタキシャルにより、シリコン層を形成することは従来周知であって、前記従来周知の技術において、ＭＯＳトランジスタのゲート電極上に形成したシリコン層と、ソース領域・ドレイン領域（ソース／ドレイン）上に形成したシリコン層とは、周知文献１では、第１側壁スペーサ５８及び第２側壁スペーサ６０（いずれも絶縁膜）により分離されており、また、周知文献２では、窒化シリコン膜１５１及び酸化シリコン膜１５２（いずれも絶縁膜）により分離されているから、ゲート電極上に形成したシリコン層と、ソース領域・ドレイン領域（ソース／ドレイン）上に形成したシリコン層とは、絶縁性が保たれていることは明らかであり、さらに、ＭＯＳトランジスタのゲート電極上に形成したシリコン層と、ソース領域・ドレイン領域（ソース／ドレイン）上に形成したシリコン層との絶縁性を保つことは、ＭＯＳトランジスタの通常の動作において、ソース領域・ドレイン領域（ソース／ドレイン）とゲート電極が短絡することが不都合であることを考慮すると、当然の前提であることは、当業者にとって明らかである。
　したがって、先願発明の「前記周辺回路領域の露出したシリコン基板の表面には、ソース・ドレイン領域７ｃ、７ｄ上にｎ型シリコン選択成長層１０ｃ及び１０ｄを形成する工程」において、従来周知の如く、周辺回路領域のゲート電極６ｂにも、選択成長によりシリコン層を形成することは、当業者が適宜選択しえる設計上の微差にすぎず、その際、ソース・ドレイン領域７ｃ、７ｄ上に形成したｎ型シリコン選択成長層１０ｃ及び１０ｄと、ゲート電極６ｂ上に形成したシリコン層とが絶縁性を保つことについても、結果として形成される構成の極めて当たり前の特性を記載したものにすぎないから、本願発明と前記周知技術との作用効果に相違点は認められない。
　よって、相違点１は、実質的なものではない。
　
　よって、本願発明は、先願発明と実質的に同一であり、しかも、本願の発明者が先願発明の発明者と同一でなく、また、本願の出願時において、その出願人が先願の出願人と同一でもないから、特許法第２９条の２の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項１に係る発明を検討するまでもなく、特許法第２９条の２の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。