【事件の表示】
　平成　３年特許願第５１５５８９号「特殊目的ブール演算装置のための方法およびその装置」拒絶査定不服審判事件〔平成　３年１２月２６日国際公開、ＷＯ９１／２００２７、平成　５年１１月２５日国内公表、特表平　５−５０８４９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成３年６月１０日（パリ条約による優先権主張外国庁受理１９９０年６月１１日、アメリカ合衆国）を国際出願日とする出願であって、 平成１４年４月１５日付で拒絶査定がなされ、これに対し、同年７月１６日に拒絶査定に対する審判請求がなされるとともに、同日付で手続補正がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成１４年７月１６日付の手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「コンピュータプロセッサの演算論理装置及びベクトルパイプラインレジスタと関連して用いられる特殊目的ブール演算装置であって、
　前記演算論理装置と動作可能なように接続され、Ｎ（Ｎは１より大きい整数）行およびＮ列のＮ×Ｎ次元を有するブール行列のビットレベル値を格納するためのビットステートアレイ手段と、
　前記演算論理装置と動作可能なように接続され、Ｎビット幅のオペランドのビットレベル値を供給するための入力手段と、
　前記ビットステートアレイ手段および前記入力手段に動作可能に接続されている、前記ブール行列および前記入力オペランドの各対応するビットの少なくとも二つのブール演算を実行し、連続するクロックサイクルにわたってこの演算をパイプライン処理するためのビット操作手段と、
　前記ビット操作手段及び前記演算論理装置に動作可能に接続され、前記ブール演算の結果をＮビット幅の出力結果として受信し、前記演算論理装置に前記出力結果を提供するための出力手段とを含み、
　前記特殊目的ブール演算装置が、前記コンピュータプロセッサの前記演算論理装置からＮビット幅の入力オペランドを受信し、前記ビットステートアレイ手段に格納されている前記ブール行列を用いてビットレベルのブール行列演算を行い、前記演算論理装置へ戻すべき前記Ｎビット幅の出力結果を生成することを特徴とする特殊目的ブール演算装置。」
　
３．引用文献
　原査定の拒絶の理由に引用された特開昭６４−４１０２５号公報（以下「引用例１」という。）には、図面とともに、以下の事項が記載されている。
（ａ）「〔従来の技術〕
　この種のプログラマブルロジックアレイ（以下ＰＬＡという）は、プログラムに従って内部相互結合させる多数のゲート回路を内蔵している。
　第２図は従来のＰＬＡを示す回路構成図である。
　この図において、１１はクロック信号（ＣＬＫ）入力端子、１２は出力制御信号（ＯＥ）入力端子である。Ａ１〜Ａｎはデータ入力端子で、個々に入力データＩＮ１〜ＩＮｎが入力される。ただし、ｎは整数である。１３は論理回路、Ｘ１〜ＸｉおよびＹ１〜Ｙｊはそれぞれ積項線および入力線で、プログラム可能なアレイフィールドを構成し、入力線Ｙ１〜Ｙｊはデータ入力端子Ａ１〜Ａｎから入力された入力データＩＮ１〜ＩＮｎおよびＤフリップフロップＣ１〜ＣｎからのＱ出力をフィードバック信号としてアレイフィールドへ入力する。ただし、ｉおよびｊは整数である。Ｂ１〜ＢｎはＯＲゲート、Ｃ１〜ＣｎはＤフリップフロップ、Ｄ１〜Ｄｎは出力バッファで、出力制御信号ＯＥによって出力状態かフローティング状態かが決定される。Ｅ１〜Ｅｎはデータ出力端子で、出力データＯＵＴ１〜ＯＵＴｎを出力する。
　このように構成されたアレイフィールドにおいて、積項線Ｘ１〜Ｘｉと入力線Ｙ１〜Ｙｊとの交点がプログラム可能な部分である。つまり、この交点を接続するかしないかによって論理演算をプログラムすることができる。そして、交点を接続すれば、入力線Ｙ１〜Ｙｊのうち積項線Ｘ１〜Ｘｉのいずれかに共通に接続されたものだけのＡＮＤ結果がＯＲゲートＢ１〜Ｂｎに入力されるようになり、ＯＲゲートＢ１〜Ｂｎに入力されたＡＮＤ結果は、個々のＯＲゲートＢ１〜Ｂｎに対応するＤフリップフロップＣｌ〜Ｃｎへ演算結果として出力される。
　なお、この論理回路１３ではＯＲゲートＢ１〜Ｂｎに入力される積項線はそれぞれ８本で固定されており、プログラムのための交点の接続は省略してある。
　次に動作について説明する。
　クロック信号ＣＬＫに同期して状態が遷移する順序回路は、次のクロック信号ＣＬＫでの状態を、現在の状態と入力データＩＮ１〜ＩＮｎについて何らかの論理演算で定義することによって実現できる。つまり、上記構成のＰＬＡにおいて、現在の状態を表しているＤフリップフロップＣ１〜Ｃｎの出力と入力データＩＮ１〜ＩＮｎとについてアレイフィールドおよびＯＲゲートＢ１〜Ｂｎによって論理演算を行い、それを次のクロック信号ＣＬＫでの状態としてＤフリップフロップＣ１〜Ｃｎに入力すればよい。この時、アレイフィールドをプログラムし、論理演算の種類を変えてやれば様々な種類の順序回路を構成することができる。
　ところで、一般に順序回路においては、第３図のタイミングチャートに示すように、ある信号Ｓ１に類似した別の信号Ｓ２を得るような回路を構成することが多い。
　例えば、信号Ｓ１をデータ出力端子Ｅ１から出力された出力データＯＵＴｌ、信号Ｓ２をデータ出力端子Ｅ２から出力された出力データＯＵＴ２とすると、信号Ｓ１と信号Ｓ２の状態の等しい部分については、信号Ｓ１を出力するためのプログラムに使われた積項線（Ｘ１〜Ｘｎのいずれか）数に等しい積項線数を使用して、積項線Ｘｓ〜Ｘｉｓのいずれかに同じパターンでプログラムすることによってＯＲゲートＢ２の入力の一部をＯＲゲートＢ１の入力の一部と一致させ、信号Ｓ１と信号Ｓ２の状態の異なる部分については、上記と異なる他の積項線Ｘｌ〜ＸｉおよびＸｓ〜Ｘｉｓのいずれかに各々のパターンでプログラムすることによって、ＯＲゲートＢ１，Ｂ２の入力を異ならせることが行われている。
　すなわち、このように構成することによって、新たに作成するパターンを最小限に抑えてデータ出力端子Ｅ１，Ｅ２から信号Ｓ１，Ｓ２を得ることができる。」（第１頁左下欄第１９行〜第２頁左下欄第１２行）
　
（ｂ）「〔実施例〕
　第１図はこの発明のＰＬＡの一実施例を示す回路構成図である。
　この図において、第２図と同一符号は同一または相当部分を示し、１は論理回路、Ｚ１〜Ｚｋは前記論理回路１の出力端子に接続された入力線で、論理回路１内のＯＲゲートＢ１〜Ｂｎから出力された個々の演算結果がバッファを介して反転および非反転のフィードバック信号として供給される。
　次に動作について説明する。
　論理回路１は、データ入力端子Ａ１〜Ａｎから入力された人力データＩＮ１〜ＩＮｎおよびフィードバックされたデータに従って論理演算を行い、この演算結果は、クロック信号ＣＬＫに同期してＤフリッププロップＣ１〜Ｃｎから出力バッファＤ１〜Ｄｎを介して出力される。
　ここで、第３図に示した信号Ｓ１と状態の等しい部分を有する信号Ｓ２を発生させる場合を説明する。
　例えばＯＲゲートＢ１から出力された演算結果は、ＤフリップフロツプＣ１に入力されたのち、クロック信号ＣＬＫに同期して出力される。この時、データ出力端子Ｅ１から得られる出力データＯＵＴ１を信号Ｓｌとする。
　一方、ＯＲゲートＢ１から出力された演算結果は、２出力のバッファを介して入力線Ｚ１およびＺ２に供給されている。したがって、これらのうちの入力線Ｚ１のみを用いてアレイフィールドをプログラムすれば、どのクロック状態でも信号Ｓ１と同じ信号をデータ出力端子Ｅ１〜Ｅｎから得ることができ、さらに、入力線Ｚ１とこれ以外の入力線を用いてアレイフィールドをプログラムすれば、信号Ｓｌと状態の等しい部分を有する信号Ｓ２を得ることができる。
　すなわち、この発明のＰＬＡでは、対象となる信号と状態の等しい部分を論理回路１の出力端子に接続された入力線Ｚ１〜Ｚｋから得るので、同じパターンのプログラムを行うためのアレイフィールドを必要としなくなる。」（第２頁右下欄第１７行−第３頁右上欄第１５行）
　
　してみると、引用例１には、
『プログラマブルロジックアレイであって、
　ｎ個の入力データ（ＩＮ１〜ＩＮｎ）を入力するための「データ入力端子（Ａ１〜Ａｎ）」と、
　前記「入力データ（ＩＮ１〜ＩＮｎ）」とフィードバック信号を入力する「入力線（Ｙ１〜Ｙｎ）」と、
　前記「入力線（Ｙ１〜Ｙｎ）」に接続され、「積項データ（Ｘ１〜Ｘｎ）」と「入力データ（ＩＮ１〜ＩＮｎ）」およびフィードバック信号を演算する「論理回路（１）」と、
　演算の結果を受信してｎ個の「出力データ（ＯＵＴ１〜ＯＵＴｎ）」として出力する「データ出力端子（Ｅ１〜Ｅｎ）」と、を含み、
　入力データ（ＩＮ１〜ＩＮｎ）を受信し、「積項データ（Ｘ１〜Ｘｎ）」を用いて積算の演算を行い、その結果のＯＲ演算を行ってｎ個の「出力データ（ＯＵＴ１〜ＯＵＴｎ）」を生成するプログラマブルロジックアレイ。』
との発明（以下「引用例発明」という。）が開示されていると認められる。
　
４．対比
　本願発明と引用例発明とを比較すると、引用例発明の「プログラマブルロジックアレイ」、「ｎ個の入力データ（ＩＮ１〜ＩＮｎ）」、「データ入力端子（Ａ１〜Ａｎ）」、「論理回路（１）」、「ｎ個の出力データ（ＯＵＴ１〜ＯＵＴｎ）」、「データ出力端子（Ｅ１〜Ｅｎ）」は、本願発明の「演算装置」、「Ｎビット幅のオペランドのビットレベル値」、「入力手段」、「ビット操作手段」、「Ｎビット幅の出力結果」、「出力手段」に相当するので、両者は、
「演算装置であって、
　Ｎビット幅のオペランドのビットレベル値を供給するための入力手段と、
　データ入力手段に動作可能に接続され、演算を行うビット操作手段と、
　前記ビット操作手段に接続され、Ｎビット幅の演算の結果を受信して出力結果として提供する出力手段とを含み、
　演算装置が、Ｎビット幅の入力オペランドを受信し、ビットステートアレイ手段に格納されているデータを用いて二つの演算を実行し、Ｎビット幅の出力結果を生成する演算装置。」
という点で一致し、以下の点で相違する。　
　
（相違点１）
　本願発明では、ビット操作手段が実行する演算をブール演算として演算装置を特殊目的ブール演算装置とし、格納するデータがＮ（Ｎは１より大きい整数）行およびＮ列のＮ×Ｎ次元を有するブール行列のビット値を格納するビットステートアレイ手段を設け、ビットステートアレイ手段をビット操作手段及びコンピュータプロセッサの演算論理装置と動作可能に接続し、出力手段が出力する演算結果を前記ブール演算の結果とするのに対し、引用例発明では、ビット操作手段が実行する演算がブール演算であるかどうか明記されておらず、そのため、演算装置が特殊目的ブール演算装置であるかどうか明記されておらず、Ｎ（Ｎは１より大きい整数）行およびＮ列のＮ×Ｎ次元を有するブール行列のビットレベル値を格納するビットステートアレイ手段を設けているかどうか明記されておらず、出力手段が出力する演算結果がブール演算の演算結果であるかどうか明記されていない点。
　
（相違点２）
　本願発明では、演算装置が、コンピュータプロセッサの演算論理装置およびベクトルパイプラインレジスタと関連して用いられ、ビットステートアレイ手段、入力手段、および出力手段がコンピュータプロセッサの演算論理装置と動作可能に接続され、演算装置が、コンピュータプロセッサの演算論理装置から入力を受信して、連続するクロックサイクルにわたって演算をパイプライン処理しているのに対し、引用例発明では、演算装置が、コンピュータプロセッサの演算論理装置およびベクトルパイプラインレジスタと関連して用いられているかどうか明記されておらず、そのため、コンピュータプロセッサの演算論理装置およびベクトルパイプラインレジスタに、演算装置の各手段が動作可能に接続されれているかどうか明記されていない点。
　
（相違点３）
　本願発明では、ビット操作手段にフィードバック信号を入力していないのに対し、引用例発明では、ビット操作手段にフィードバック信号を入力している点。
　
５．当審の判断
（相違点１について）
　論理演算としてブール演算は周知事項であり、Ｎ（Ｎは１より大きい整数）次元のベクトル演算を行うことも周知事項であり、演算に用いるデータを保持するために当該データを格納する手段を設けることも周知事項であり、所定の演算装置とコンピュータプロセッサの演算論理装置等の他の演算装置とを接続してそれらを組み合わせて用いることも周知事項であるので、引用例発明において、ビット操作手段がする２つの演算をブール演算とし、演算装置を特殊目的ブール演算装置とし、Ｎ（Ｎは１より大きい整数）行およびＮ列のＮ×Ｎ次元を有するブール行列のビット値を格納するビットステートアレイ手段を設け、その際にビットステートアレイ手段をコンピュータプロセッサと動作可能に接続し、出力手段が出力する演算結果を前記ブール演算の結果とすることは当業者が容易に考えられる事項である。
　したがって、相違点１に係る本願発明の構成は、引用例発明及び周知事項に基づいて当業者容易に想到しえたものである。
　
（相違点２について）
　ベクトルラインレジストを用いて論理演算を行うことは周知事項であり（例えば、「ＦＡＣＯＭ　ＶＰシリーズ　ハードウェア機能説明書」，初版，富士通株式会社，昭和５８年１１月，ｐ．６９−７４の「８．８ベクトル論理演算命令」の項参照。）、所定の論理演算装置とコンピュータプロセッサの演算論理装置等の他の論理演算装置とを接続してこれらを組み合わせて用いることも周知事項であり、演算処理において連続するクロックサイクルにわたってパイプライン処理を行うことも周知事項であるので、引用例発明において、演算装置を、コンピュータプロセッサの演算論理装置およびベクトルパイプラインレジスタと関連して用いて、入力手段、および出力手段を演算論理装置と動作可能に接続し、演算装置を、コンピュータの演算論理装置から入力を受信させ、演算処理において連続するクロックサイクルにわたってパイプライン処理させることは当業者が容易に考えられる事項である。
　したがって、相違点２に係る本願発明の構成は、引用例発明及び周知事項に基づいて当業者容易に想到しえたものである。
　
（相違点３について）
　ビット操作手段にフィードバック信号を入力するかどうかは実行する論理演算の内容に応じて適宜選択できる設計的事項であるので、引用例発明において、ビット操作手段にフィードバック信号を入力しないようにすることは当業者が容易に考えられる事項である。
　したがって、相違点３に係る本願発明の構成は、引用例発明及び周知事項に基づいて当業者容易に想到しえたものである。
　
　本願発明の効果も、引用例１及び周知事項から容易に予測できる事項である。
　したがって、本願発明は、引用例発明及び周知事項に基づいて当業者が容易に発明できたものである。
　
６．むすび、
　以上のとおり、本願発明は、引用例１に記載された発明及び周知事項に基づいて当業者が容易に発明できたものであるから、特許を受けることができない。
　よって、結論のとおり決定する。