【事件の表示】
　平成　９年特許願第　２６０４６号「外部素子にアクセスするためのデータ処理システムおよびそのための方法」拒絶査定不服審判事件〔平成　９年　８月１５日出願公開、特開平　９−２１２４５１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年１月２４日（パリ条約による優先権主張１９９６年１月２６日、米国）の出願であって、平成１６年７月１３日付けで拒絶査定され、これに対し、同年１０月１８日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がされたものである。
　
第２．平成１６年１０月１８日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１６年１０月１８日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１．本件補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は次のとおりに補正された。
　
【請求項１】　データ・プロセッサであって：
　複数のアドレス値と、複数のデータ値と、複数の制御値とを通信する中央処理システム；
　複数の集積回路端子；および
　システム統合部；
　を備え、
　前記システム統合部が、
　　　前記中央処理システムに結合され、前記複数の制御値を受信する制御回路であって、第１外部素子に対応する第１制御値を供給する制御回路；
　　　前記制御回路に結合され、前記第１制御値を受信する複数の制御レジスタであって、前記制御レジスタのうち第１の制御レジスタが、前記第１制御値が第１所定値に対応するときに第１データ・サイズ値を選択的に供給し、前記制御レジスタのうち第２の制御レジスタが、前記第１制御値が第２所定値に対応するときに第２データ・サイズ値を選択的に供給し、前記第１および第２データ・サイズ値の各々は前記集積回路端子に供給されるべきデータ値の幅を示しかつ前記データ値を通信すべき前記集積回路端子のサブセットを示す、ところの複数の制御レジスタ；および
　　　前記中央処理システムに結合され前記複数のデータ値を受信し、前記複数の制御レジスタに結合され前記第１データ・サイズ値または前記第２データ・サイズ値を受信するバス結合回路であって、前記複数の集積回路端子に結合され、前記複数のデータ値のうち第１のデータ値を前記第１データ・サイズ値によって示される前記複数の集積回路端子の第１サブセット上に供給し、前記複数のデータ値のうち第２のデータ値を前記第２データ・サイズ値によって示される前記複数の集積回路端子の第２サブセット上に供給し、前記複数の集積回路端子の第１サブセット上に供給される前記複数のデータ値のうちの前記第１のデータ値の幅が前記複数の集積回路端子の第２サブセット上に供給される前記複数のデータ値のうちの前記第２のデータ値の幅に等しく、前記第１のサブセットが前記第２のサブセットに等しくない、ところのバス結合回路；
　を具備する、
　ことを特徴とするデータ・プロセッサ。
　
　前記補正は、請求項１に係る発明を特定するために必要な事項である「第１データ・サイズ値」及び「第２データ・サイズ値」について、「第１および第２データ・サイズ値の各々は前記集積回路端子に供給されるべきデータ値の幅を示しかつ前記データ値を通信すべき前記集積回路端子のサブセットを示す」との限定を付加し、「複数の集積回路端子の第１サブセット」について、「前記第１データ・サイズ値によって示される」との限定を付加し、「複数の集積回路端子の第２サブセット」について、「前記第２データ・サイズ値によって示される」との限定を付加し、「前記第１のデータ値の幅」について、「前記複数の集積回路端子の第１サブセット上に供給される前記複数のデータ値のうちの」との限定を付加し、「前記第２のデータ値の幅」について、「前記複数の集積回路端子の第２サブセット上に供給される前記複数のデータ値のうちの」との限定を付加し、あわせて、「から構成され」を「を備え」に補正し、「から成る」を「を具備する」と補正するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮、及び同第４号の不明瞭な記載の釈明を目的とするものである。
　そこで、本件補正後における前記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たすか）について、以下に検討する。
　
２．刊行物記載発明
（１）刊行物１記載発明
　原査定の拒絶の理由に引用された、本願優先日前に頒布された刊行物である特開平０５−２０４８３７号公報（平成５年８月１３日出願公開。以下、「刊行物１」という。）には、図面とともに以下の技術事項が記載されている。
　
【０００８】
【発明が解決しようとする課題】しかしながら上記の従来の構成では、以下のような課題を有する。
【０００９】８ビットの周辺装置がすべて下位バイトの８ビットデータバス６８に接続されるため、下位バイトの８ビットデータバスに接続した装置のデータバスを駆動する部分に電気的負担が集中する。下位バイトの８ビットデータバスを駆動する装置は８ビット入出力の周辺装置、１６ビット入出力の周辺装置および８ビットバストランシーバである。このため、接続可能な８ビットまたは１６ビット入出力の周辺装置の数が制限される。以下、各データバスを駆動する装置、例えば中央処理装置、周辺装置、８ビットバストランシーバまたはレジスタ等のデータバスを駆動する部分をデータバス駆動部と称する。
【００１０】データバス駆動部の電気的負担を軽減するために、８ビット周辺装置を１６ビットデータバスの上位と下位の２つの８ビットデータバスに均等に近くなるように分けて接続することが考えられるが、上記の従来の構成で８ビット周辺装置の一部の接続箇所を変更しただけの場合、上位と下位の８ビット周辺装置の間で転送を行うのに中央処理装置の中継が必要となってしまい、また扱う８ビットデータが上位と下位の２とおり存在するのでプログラムが複雑になる。
【００１１】また上記の従来の情報処理装置において、中央処理装置が１６ビットのデータを８ビット入出力の周辺装置との間で転送する場合、データを８ビットずつ２回にわけて順次転送するので中央処理装置のマシンサイクルが増加する。
【００１２】本発明は上記従来の課題を解決するもので、データバス駆動部の電気的負担を分散し、中央処理装置のデータ送受のマシンサイクル数の少ない情報処理装置を提供することを目的とする。
　
【００１９】
【実施例】本発明の実施例について、図面を参照しながら説明する。
【００２０】図１は本発明の実施例における情報処理装置のブロック図である。図１において、１はワークステーション型コンピュータ、２はグラフィクスボード、３は中央処理装置４及びＳＢｕｓコントローラ５から成るブロックである。
【００２１】 グラフィクスボード２は転送制御手段２８、データ経路切換手段１８、３２ビット入出力の周辺装置（ＶＲＡＭ）２３、８ビット入出力の周辺装置１９〜２２、及び８ビット入出力の周辺装置１９〜２２から構成される。８ビット入出力のレジスタ２４〜２７の各々はＲＯＭ,第１のカーソルチップ,第２のカーソルチップ,表示用ＤＡコンバータである。ＳＢｕｓを構成する信号線は２８ビットアドレスバス６、３２ビットデータバス７,８、及びＳＢｕｓコントロール信号線９である。３２ビットデータバス７,８は各々８ビットデータバス１０〜１３,１４〜１７に分割されている。また、２９は経路切換手段１８の制御信号線、３０は周辺装置のアドレス線も含めた制御信号線、３１は８ビット入出力のレジスタの制御信号線、３２は表示画素データの転送線である。ＶＲＡＭ２３から表示画素データ、第１及び第２のカーソルチップ２０,２１からカーソルの画像データが各々転送線３２を介して表示用ＤＡコンバータ２２に入力され、デジタル信号からアナログ信号へ変換した後、信号線８１を介してＣＲＴ８２へ入力され描画される。
【００２２】転送制御手段２８の詳細な構成を図２に示す。図２において、図１と同一箇所には同一符号を付した。
【００２３】図２において、転送制御手段２８はアドレスデコーダ３３、転送要求解釈部３４、カウンタ３５、転送制御手段のコントロール用レジスタ３６、パルスジェネレータ３７から構成される。ＳＢｕｓコントロール信号線９は、信号線９ａ,９ｂから成る。
【００２４】 ＳＢｕｓコントローラ５は、信号線９ａ上にＳｅｌ*（グラフィックスボード２の転送動作を要求する信号）、ＡＳ*（アドレスバス６の安定状態を示す信号）、Ｒ／Ｗ（リードかライトかを選択する信号）、Ｓｉｚｅ（転送するデータのビット数（８ビット,１６ビット,３２ビットの何れか）を指示する信号）の各信号を送出し、転送要求解釈部３４に入力する。
【００２５】またＳＢｕｓコントローラ５は、２８ビットアドレスバス６上にレジスタファイル３６、及び周辺装置１９〜２３に割り与えられたアドレスを送出し、アドレスレコーダ３３に入力する。アドレスレコーダ３３は入力されたアドレスからレジスタファイル３６、及び周辺装置１９〜２３の何れが指定されたかを信号線９１によって転送要求解釈部３４に伝える。また、アドレスレコーダ３３は２８ビットアドレスバス６上の信号の一部を取り出し、上記指定された装置内部のアドレスとして信号線９８上に送出する。
【００２６】転送要求解釈部３４は信号線９ａおよび９１から送られた信号を受けて転送元または転送先の装置、データ幅がどう指示されているかを認識してその情報を信号線９４上に送出する。また、転送要求解釈部３４は信号線９５を介してカウンタ３５に対して計数の開始、終了、およびリセットを指示する。カウンタ３５は信号線９５の情報を受けて計数を行い、計数値をパルスジェネレータ３７および転送要求解釈部３４に、各々信号線９７および９６を介して送出する。
【００２７】３２ビットデータバス７上にはレジスタファイル３６と中央処理装置４との間で転送を行う場合、転送するデータが与えられ、レジスタファイル３６に入出力される。中央処理装置４からレジスタファイル３６に書き込まれる情報は、周辺装置１９〜２３間の転送を行うための転送元、転送先の周辺装置、データ幅および転送回数を表わす情報と、周辺装置１９〜２３間の転送を指示するフラグである。また、レジスタファイル３６から中央処理装置４に送出するデータは周辺装置１９〜２３間の転送の実行中または終了を表わすフラグである。レジスタファイル３６は信号線９３を介して記憶している周辺装置１９〜２３間の転送を行うための転送元、転送先の周辺装置、データ幅および転送回数を表わす情報と、周辺装置１９〜２３間の転送を指示するフラグの内容を転送要求解釈部３４に送る。転送要求解釈部３４は信号線９２を介して周辺装置１９〜２３間の転送の実行中または終了を表わす情報をレジスタファイル３６に送る。
【００２８】パルスジェネレータ３７は、信号線９７を介してカウンタ３５からもらう転送動作中の時間情報と、信号線９４を介して転送要求解釈部３４からもらう転送元の装置、転送先の装置、データ幅の情報から、データ経路切換手段の制御信号線２９、周辺装置の制御信号線３０および８ビット入出力のレジスタの制御信号線３１に必要な制御信号を生成し送出する。アドレスの一部は周辺装置によっては必要とされるので制御信号線３０の一部として出力される。
　
【００３１】データ転送の際のデータ経路切換手段１８の動作とデータの流れを図３、図４、図５および図６を用いて説明する。図３はデータ経路切換手段１８の詳細な構成図を示す。図３には（ａ）と（ｂ）の２通りの例を示すが、どちらでもデータ経路切換手段１８として用いることが出来る。図３において、信号線ＤＩＲ１,２,ＤＩＲ４〜７、／ＯＥ０〜／ＯＥ７、／ＯＥ１３は図１に示されたデータ経路切換手段の制御信号線２９に含まれる。また、５３〜６３は８ビットバストランシーバ、６４は８ビットデータバスである。なお、図３において、図１と同一箇所には同一符号を付した。
【００３２】図４は本実施例におけるデータ経路切り換え手段の形成する転送路の全ての場合を示す図、図５は図４の各々の場合の転送路を形成するために図３（ａ）に示す構成のデータ経路切換手段に与える制御信号の論理値を示す図、図６は同様に図３（ｂ）に示す構成のデータ経路切換手段に与える制御信号の論理値を示す図である。図４の項目（ａ）〜（ｖ）と、図５および図６の項目（ａ）〜（ｖ）はそれぞれ（）の文字がおなじ項目同士で対応している。
【００３３】中央処理装置４と３２ビット周辺装置との間でデータ転送を行うなど、データ経路切換手段が３２ビットデータ転送路を形成する場合は、転送路は図４（ａ）または（ｂ）の様になる。このとき、制御信号は、図５および図６の項目（ａ）および（ｂ）に示すように、／ＯＥ０と／ＯＥ１３が０になり、／ＯＥ１〜／ＯＥ７が１になるので、データ経路切換手段の８ビットバストランシーバ５３〜５６の４つが出力イネーブルになり、他の８ビットバストランシーバは切り放し状態になる。転送方向はＤＩＲ２によって制御される。
【００３４】中央処理装置４と８ビット周辺装置との間で８ビットのデータ転送を行うなど、データ経路切換手段が８ビットデータ転送路を８ビットデータバス１０と、８ビットデータバス１４〜１７のいずれか１つとの間に８ビットデータ転送路を形成する場合は、転送路は図４の（ｃ）〜（ｊ）のいずれかの様になる。図５および図６の（ｃ）〜（ｊ）に示すように、いずれの場合でも制御信号／ＯＥ０は０になり／ＯＥ１３は１になるので、８ビットバストランシーバ５３は出力イネーブルで、５４〜５６は切り放し状態になる。制御信号／ＯＥ１〜／ＯＥ７は選ばれた転送路によって切り換えられ、８ビットバストランシーバ５７〜６３は、転送路を中継する位置にあるものが出力イネーブルになる。転送方向の制御のためには２本以上の信号線を制御してやる必要がある。なお、データ経路切換手段は便宜上８ビットデータ転送路を８ビットデータバス１０と、８ビットデータバス１４〜１７のいづれか１つとの間に８ビットデータ転送路を形成する場合を示したが、８ビットデータ転送路を８ビットデータバス１１〜１３のいづれか１つと、８ビットデータバス１４〜１７のいづれか１つとの間に８ビットデータ転送路を形成する必要がある場合は、データ経路切換手段のバストランシーバ５４〜５６に対して各々個別に／ＯＥを制御する構成を取ればよい。
　
　また、刊行物１の図１には、周辺装置１９〜２２のそれぞれに対してそれぞれ異なるデータバス１４〜１７が接続されることが記載されていると認められる。また、データ経路切換手段１８がデータ転送路を形成することについて、図４（ａ）、（ｂ）には、８ビットデータバス１０〜１３と８ビットデータバス１４〜１７とが３２ビットデータ転送路を形成し、図４（ｃ）、（ｄ）には、８ビットデータバス１０と８ビットデータバス１４とが、図４（ｅ）、（ｆ）には、８ビットデータバス１０と８ビットデータバス１５とが、図４（ｇ）、（ｈ）には、８ビットデータバス１０と８ビットデータバス１６とが、図４（ｉ）、（ｊ）には、８ビットデータバス１０と８ビットデータバス１７とが、それぞれ接続され、８ビットデータ転送路を形成することが記載されていると認められる。
　
　これらの記載によれば、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されている。
　
　ワークステーション型コンピュータ１は、グラフィクスボード２、並びに中央処理装置４及びＳＢｕｓコントローラ５からなるブロック３から構成され、
　ＳＢｕｓを構成する信号線は２８ビットアドレスバス６、３２ビットデータバス７、８、及びＳＢｕｓコントロール信号線９であり、
　グラフィクスボード２は転送制御手段２８、データ経路切換手段１８、３２ビット入出力の周辺装置（ＶＲＡＭ）２３、及び８ビット入出力の周辺装置１９〜２２から構成され、
　転送制御手段２８はアドレスデコーダ３３、転送要求解釈部３４、カウンタ３５、レジスタファイル（転送制御手段のコントロール用レジスタ）３６、パルスジェネレータ３７から構成され、
　ＳＢｕｓコントローラ５は、信号線９ａ上にＳｅｌ*（グラフィックスボード２の転送動作を要求する信号）、ＡＳ*（アドレスバス６の安定状態を示す信号）、Ｒ／Ｗ（リードかライトかを選択する信号）、Ｓｉｚｅ（転送するデータのビット数（８ビット、１６ビット、３２ビットの何れか）を指示する信号）の各信号を送出し、転送要求解釈部３４に入力し、
　またＳＢｕｓコントローラ５は、２８ビットアドレスバス６上にレジスタファイル３６、及び周辺装置１９〜２３に割り与えられたアドレスを送出し、アドレスデコーダ３３に入力し、アドレスデコーダ３３は入力されたアドレスからレジスタファイル３６、及び周辺装置１９〜２３の何れが指定されたかを信号線９１によって転送要求解釈部３４に伝え、転送要求解釈部３４は信号線９ａおよび９１から送られた信号を受けて転送元または転送先の装置、データ幅がどう指示されているかを認識してその情報を信号線９４上に送出し、
　パルスジェネレータ３７は、信号線９７を介してカウンタ３５からもらう転送動作中の時間情報と、信号線９４を介して転送要求解釈部３４からもらう転送元の装置、転送先の装置、データ幅の情報から、データ経路切換手段の制御信号線２９、周辺装置の制御信号線３０および８ビット入出力のレジスタの制御信号線３１に必要な制御信号を生成し送出し、
　データ経路切換手段１８は、中央処理装置４と３２ビット周辺装置との間でデータ転送を行う場合は、３２ビットデータ転送路を形成し、中央処理装置４と８ビット周辺装置との間で８ビットのデータ転送を行う場合は、８ビットデータ転送路を形成し、
　８ビットデータ転送路を形成する際に、８ビットデータバス１０と、選択された８ビットデータバス１４〜１７のいずれか１つとの間に８ビットデータ転送路を形成することにより、データバスを駆動する装置、例えば中央処理装置、周辺装置、８ビットバストランシーバまたはレジスタ等の、データバスを駆動する部分であるデータバス駆動部の電気的負担を分散させる、
ワークステーション型コンピュータ。
　
（２）刊行物２記載発明
　原査定の拒絶の理由に引用された、本願優先日前に頒布された刊行物である特開平０６−１４９７２３号公報（平成６年５月３１日出願公開。以下、「刊行物２」という。）には、図面とともに以下の技術事項が記載されている。
　
【００２４】図１はこの発明の一実施例に係るプロセッサの構成を示す図である。同図に示す実施例のプロセッサは、内部に設定されたバス幅にしたがって、命令のフェッチとオペランドのアクセスとでそれぞれ別々にバス幅を指定するようにしたものである。
【００２５】図１において、３２ビットのプロセッサ（ＭＰＵ）１は、ＭＰＵ１の主要な機能を果たすＭＰＵコア部２と、バス幅を指定する情報が保持される制御レジスタ３と、３２ビット幅の外部データバス（Ｄ０〜Ｄ３１）６と３２ビット幅の内部データバス（ＩＢＤ０〜ＩＢＤ３１）８のバス幅変換を制御するバスステート制御回路４と、このバスステート制御回路４の制御の下にバス幅を変換するバス切換え回路５とを主要な構成要素として備え、例えば図２に示すように、プログラム（命令）格納用の８ビットのＲＯＭと、データ格納用の８ビットのＲＡＭを４つ使用したシステムを構築する。
　
【００２９】制御レジスタ３は、外部データバス６のうち実際にデータ転送に使用する外部データバス６のバス幅を指定する情報を保持するレジスタであり、図４に示すように、４ビットのフィールドから構成されている。フィールドＲ０，Ｒ１は、オペランドアクセス時に使用する外部データバス６のバス幅を指定するフィールドであり、フィールドＲ０，Ｒ１の値により８ビット、１６ビット、３２ビットのバス幅の指定が可能となる。一方、フィールドＲ２，Ｒ３は、命令フェッチ時に使用する外部データバス６のバス幅を指定するフィールドであり、フィールドＲ２，Ｒ３の値により８ビット，１６ビット、３２ビットのバス幅の指定が可能となる。
【００３０】この制御レジスタ３は、プロセッサ１の初期化のためのリセット信号がセレクタ７に入力されている時には、外部から与えられるバス幅指定信号がセレクタ７によって選択されて入力される。一方、プロセッサ１が通常動作を行っている時には、ＭＰＵコア部２から内部データバス８を介して与えられるバス幅指定信号がセレクタ７によって選択されて入力され、また、制御レジスタ３の内容は内部データバス８を介してＭＰＵコア部２に与えられる。
【００３１】このように、外部データバス６の実質的なバス幅は、プロセッサ１の初期化の際には外部から与えられるバス幅指定信号により初期値として設定され、以後必要に応じてプログラムにより変更可能に設定される。
【００３２】バスステート制御回路４は、図５に示すように、制御レジスタ３の内容（Ｒ０〜Ｒ３）とＭＰＵコア部２から与えられるバスアクセスタイプ（ＢＡＴ）信号を受けて、バス幅指定信号Ｂ８，Ｂ１６，Ｂ３２を生成するバス幅指定信号生成回路１１と、この生成回路１１によって生成されたバス幅指定信号Ｂ８，Ｂ１６，Ｂ３２とＭＰＵコア部２から与えられる内部バスサイクル開始信号ＩＢＢＳ及び外部バスサイクル終了信号ＤＣを受けて、バス切換え回路５の切換え動作を制御する切換え制御信号Ｓ２，Ｓ４，Ｓ６，Ｓ８，Ｓ１０と内部バスサイクル終了信号ＩＢＤＣ及び外部バスサイクル開始信号ＢＳを生成するバスステート制御信号生成回路１２とから構成されている。
　
【００３８】図７において、外部データバス６のバス幅が、バスサイクルが開始される際に３２ビットに設定されて、バス幅指定信号Ｂ３２が出力された場合に、内部バスサイクルが開始されて（内部バスサイクル開始信号、ＩＢＢＳ信号＝ロウレベル）、外部バスサイクルが開始されると（外部バスサイクル開始信号、ＢＳ信号＝ロウレベル）、状態Ｓ１から状態Ｓ２に遷移して、切換え制御信号Ｓ２が出力され、３２ビットの情報（オペランドデータ又は命令）が外部データバス６及び内部データバス８を介して転送される。転送が終了すると（外部バスサイクル終了信号、ＤＣ信号＝ロウレベル）、状態２から状態１に遷移する。
【００３９】外部データバス６のバス幅が、バスサイクルが開始される際に１６ビットに設定されて、バス幅指定信号Ｂ１６が出力された場合に、内部バスサイクル及び外部バスサイクルが開始されると、状態１から状態２に遷移して、切換え制御信号Ｓ２が出力され、１６ビットの情報が転送される。転送が終了すると（ＤＣ信号＝ロウレベル）、状態２から状態３へ遷移する。状態３に遷移すると、再び外部バスサイクルが開始されて、状態３から状態４へ遷移し、切換え信号Ｓ４が出力され、１６ビットの情報が転送される。転送が終了すると、状態４から状態１へ遷移し、これにより、３２ビットの情報が２回の外部バスサイクルで１６ビットづつ転送される。
【００４０】外部データバス６のバス幅が、バスサイクルが開始される際に８ビットに設定されて、バス幅指定信号Ｂ８が出力された場合に、内部バスサイクル及び外部バスサイクルが開始されると、状態１から状態２→状態５→状態６→状態７→状態８→状態９→状態１０へと遷移し、状態２，６，８，１０のそれぞれの状態で外部バスサイクルが開始され、８ビットの情報がそれぞれ転送される。したがって、３２ビットの情報が４回の外部バスサイクル（状態２，６，８，１０）で８ビットづつ転送される。
　
　これらの記載によれば、刊行物２には、次の発明（以下、「刊行物２記載発明」という。）が記載されている。
　
　３２ビットのプロセッサ（ＭＰＵ）１は、ＭＰＵ１の主要な機能を果たすＭＰＵコア部２と、バス幅を指定する情報が保持される制御レジスタ３と、３２ビット幅の外部データバス（Ｄ０〜Ｄ３１）６と３２ビット幅の内部データバス（ＩＢＤ０〜ＩＢＤ３１）８のバス幅変換を制御するバスステート制御回路４と、このバスステート制御回路４の制御の下にバス幅を変換するバス切換え回路５とを備え、
　制御レジスタ３は、外部データバス６のうち実際にデータ転送に使用する外部データバス６のバス幅を指定する情報を保持するレジスタであり、４ビットのフィールドから構成され、フィールドＲ０、Ｒ１は、オペランドアクセス時に使用する外部データバス６のバス幅を指定するフィールドであり、フィールドＲ０、Ｒ１の値により８ビット、１６ビット、３２ビットのバス幅の指定が可能となり、フィールドＲ２、Ｒ３は、命令フェッチ時に使用する外部データバス６のバス幅を指定するフィールドであり、フィールドＲ２、Ｒ３の値により８ビット，１６ビット、３２ビットのバス幅の指定が可能となり、
　バスステート制御回路４は、バス幅指定信号生成回路１１と、バスステート制御信号生成回路１２とから構成され、
　制御レジスタ３の内容は内部データバス８を介してＭＰＵコア部２に与えられ、バス幅指定信号生成回路１１は、制御レジスタ３の内容（Ｒ０〜Ｒ３）とＭＰＵコア部２から与えられるバスアクセスタイプ（ＢＡＴ）信号を受けて、バス幅指定信号Ｂ８，Ｂ１６，Ｂ３２を生成し、バスステート制御信号生成回路１２は、バス幅指定信号Ｂ８，Ｂ１６，Ｂ３２とＭＰＵコア部２から与えられる内部バスサイクル開始信号ＩＢＢＳ及び外部バスサイクル終了信号ＤＣを受けて、バス切換え回路５の切換え動作を制御する切換え制御信号Ｓ２，Ｓ４，Ｓ６，Ｓ８，Ｓ１０と内部バスサイクル終了信号ＩＢＤＣ及び外部バスサイクル開始信号ＢＳを生成し、
　バス幅指定信号Ｂ３２が出力された場合に、３２ビットの情報（オペランドデータ又は命令）が外部データバス６及び内部データバス８を介して転送され、バス幅指定信号Ｂ１６が出力された場合に１６ビットの情報が転送され、バス幅指定信号Ｂ８が出力された場合に８ビットの情報が転送される、
プロセッサ。
　
３．対比
　本願補正発明を、刊行物１記載発明と比較する。
　刊行物１記載発明において、中央処理装置４はデータを送出し、かつ、ＳＢｕｓコントローラ５は２８ビットアドレスバス６上に周辺装置１９〜２３に割り与えられたアドレスを送出し、信号線９ａ上にＳｅｌ*（グラフィックスボード２の転送動作を要求する信号）、ＡＳ*（アドレスバス６の安定状態を示す信号）、Ｒ／Ｗ（リードかライトかを選択する信号）、Ｓｉｚｅ（転送するデータのビット数（８ビット、１６ビット、３２ビットの何れか）を指示する信号）の各信号を送出している。また、転送制御手段２８の転送要求解釈部３４には、前記信号を入力している。よって、刊行物１記載発明の「中央処理装置４及びＳＢｕｓコントローラ５から成るブロック３」、「転送制御手段２８」は、それぞれ、本願補正発明の「複数のアドレス値と、複数のデータ値と、複数の制御値とを通信する中央処理システム」、「中央処理システムに結合され、前記複数の制御値を受信する制御回路」に相当する。
　刊行物１記載発明において、データ経路切換手段１８は、中央処理装置４と３２ビット周辺装置又は８ビット周辺装置との間にデータ転送路を形成しており、８ビットデータ転送路を形成する場合は、３２ビットデータ転送路の一部を使用していると認められる。一方、本願補正発明では、データ値を集積回路端子に供給しており、該集積回路端子はバスに接続されているから、データ値をデータ転送路に供給しているといえる。よって、刊行物１記載発明と、本願補正発明とは、「データ転送路」を備え、データ値を前記データ転送路のサブセットに供給する点で一致する。
　刊行物１記載発明において、データ経路切換手段１８が中央処理装置４と８ビット周辺装置との間で８ビットデータ転送路を形成する場合は、３２ビットデータ転送路の一部を使用しており、異なる８ビット周辺装置には異なる８ビットデータ転送路が接続されている。よって、刊行物１記載発明の「データ経路切換手段１８」は、本願補正発明の「前記中央処理システムに結合され前記複数のデータ値を受信するバス結合回路であって、データ転送路に結合され、前記複数のデータ値のうち第１のデータ値をデータ転送路の第１サブセット上に供給し、前記複数のデータ値のうち第２のデータ値をデータ転送路の第２サブセット上に供給し、データ転送路の第１サブセット上に供給される前記複数のデータ値のうちの前記第１のデータ値の幅がデータ転送路の第２サブセット上に供給される前記複数のデータ値のうちの前記第２のデータ値の幅に等しく、前記第１のサブセットが前記第２のサブセットに等しくない、ところのバス結合回路」に相当する。
　すると、刊行物１記載発明は制御回路及びバス結合回路を有しているから、刊行物１記載発明が、本願補正発明の「（制御回路及びバス結合回路を具備する）システム統合部」に相当するものを備えることは明らかである。
　また、刊行物１記載発明は中央処理システム、データ転送路、システム統合部及びバス結合回路を有しているから、刊行物１記載発明が、本願補正発明の「（中央処理システム、システム統合部及びバス結合回路を具備する）データ・プロセッサ」に相当するものを備えることは明らかである。
　
　すると、本願補正発明と、刊行物１記載発明とは、次の点で一致する。
＜一致点＞
「データ・プロセッサであって、
複数のアドレス値と、複数のデータ値と、複数の制御値とを通信する中央処理システム、
データ転送路、
およびシステム統合部を備え、
前記システム統合部が、
前記中央処理システムに結合され、前記複数の制御値を受信する制御回路、および
前記中央処理システムに結合され前記複数のデータ値を受信するバス結合回路であって、前記データ転送路に結合され、前記複数のデータ値のうち第１のデータ値を前記データ転送路の第１サブセット上に供給し、前記複数のデータ値のうち第２のデータ値を前記データ転送路の第２サブセット上に供給し、前記データ転送路の第１サブセット上に供給される前記複数のデータ値のうちの前記第１のデータ値の幅が前記データ転送路の第２サブセット上に供給される前記複数のデータ値のうちの前記第２のデータ値の幅に等しく、前記第１のサブセットが前記第２のサブセットに等しくない、ところのバス結合回路、
を具備するデータ・プロセッサ。」である点。
　
　一方で、両者は次の点で相違する。
＜相違点＞
　本願補正発明は、複数の「集積回路端子」を有しており、したがって、第１及び第２データ・サイズ値の各々は、前記「集積回路端子」に供給されるべきデータ値の幅を示しかつ前記データ値を通信すべき前記「集積回路端子」のサブセットを示すものであり、また、本願補正発明は、複数の制御レジスタを有しており、したがって、制御回路が第１外部素子に対応する第１制御値を供給した際に、「前記制御レジスタのうち第１の制御レジスタが、前記第１制御値が第１所定値に対応するときに第１データ・サイズ値を選択的に供給」し、「前記制御レジスタのうち第２の制御レジスタが、前記第１制御値が第２所定値に対応するときに第２データ・サイズ値を選択的に供給」するものであり、また、本願補正発明のバス結合回路は、「前記第１データ・サイズ値または前記第２データ・サイズ値を受信」し、「前記複数の集積回路端子に結合され、前記複数のデータ値のうち第１のデータ値を前記第１データ・サイズ値によって示される前記複数の集積回路端子の第１サブセット上に供給し、前記複数のデータ値のうち第２のデータ値を前記第２データ・サイズ値によって示される前記複数の集積回路端子の第２サブセット上に供給」するのに対して、刊行物１記載発明は、複数の集積回路端子、第１外部素子に対応する第１制御値、及び複数の制御レジスタについて明らかでなく、バス結合回路が複数の集積回路端子に結合されることについて明らかでない点。
　
４．判断
＜相違点＞について
　特開昭５６−００４８２８号公報（昭和５６年１月１９日出願公開。特に第２頁左上欄第２−６行参照。）、特開昭６２−２３２０６２号公報（昭和６２年１０月１２日出願公開。特に第４頁右下欄第１４行−第５頁右上欄第２０行参照。）、特開平０３−０９８１４５号公報（平成３年４月２３日出願公開。特に第２頁左下欄第４行−第３頁右下欄第１６行、第４頁右上欄第３行−第５頁左上欄第１４行、第３図参照。）等にあるように、集積回路が出力端子を備えること、及び、集積回路の出力端子とバスとを接続して周辺装置とデータを授受することは、周知技術である。そうすると、刊行物１記載発明を、複数の集積回路端子を有し、データ値を前記複数の集積回路端子のサブセットに供給するものとすることは、刊行物１記載発明に対して前記周知技術を付加したにすぎない。
　また、刊行物１記載発明において、転送制御手段２８のアドレスデコーダ３３にアドレスを入力し、転送制御手段２８の転送要求解釈部３４にＳｉｚｅ（転送するデータのビット数を指示する信号）を入力し、転送制御手段２８の転送要求解釈部３４からパルスジェネレータ３７に、転送元の装置、転送先の装置、データ幅の情報を入力しているから、アドレスをデコードして転送先の装置の情報を得、ビット数を指示する信号を入力してデータ幅の情報を得ていると認められる。また、刊行物１記載発明では、転送先の装置が決まればデータ値の幅及び集積回路端子のサブセットが決まることは明らかである。
　そうすると、刊行物１記載発明において、アドレスをデコードしかつビット数を指示する信号を入力して転送先の装置及びデータ幅の情報を得る代わりに、転送先の装置に対応するアドレスを制御レジスタに入力してデータ値の幅及び集積回路端子のサブセットの情報を得るようにし、バス結合回路は、前記データ値の幅及び集積回路端子のサブセットの情報をもとに、中央処理システムからのデータ値を集積回路端子のサブセットに供給するように代えることにより、本願補正発明のように、複数の制御レジスタを設け、制御回路が第１外部素子に対応する第１制御値を供給し、「前記制御レジスタのうち第１の制御レジスタが、前記第１制御値が第１所定値に対応するときに第１データ・サイズ値を選択的に供給」し、「前記制御レジスタのうち第２の制御レジスタが、前記第１制御値が第２所定値に対応するときに第２データ・サイズ値を選択的に供給」するものとし、バス結合回路は、「前記第１データ・サイズ値または前記第２データ・サイズ値を受信」し、「前記複数の集積回路端子に結合され、前記複数のデータ値のうち第１のデータ値を前記第１データ・サイズ値によって示される前記複数の集積回路端子の第１サブセット上に供給し、前記複数のデータ値のうち第２のデータ値を前記第２データ・サイズ値によって示される前記複数の集積回路端子の第２サブセット上に供給」するものとすることは、刊行物１記載発明及び刊行物２記載発明から当業者が容易に想到し得ることである。
　
　そして、本願補正発明のように構成したことによる効果も、刊行物１記載発明、刊行物２記載発明及び周知技術から予想できる程度のものである。
　
　以上のとおりであるから、本願補正発明は、刊行物１記載発明、刊行物２記載発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
５．本件補正についてのむすび
　以上のとおり、本願補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項に規定に適合せず、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１６年１０月１８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１６年６月２１日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、次のとおりのものである。
　
【請求項１】　データ・プロセッサであって：
　複数のアドレス値と、複数のデータ値と、複数の制御値とを通信する中央処理システム；
　複数の集積回路端子；および
　システム統合部；
　から構成され、
　前記システム統合部が、
　前記中央処理システムに結合され、前記複数の制御値を受信する制御回路であって、第１外部素子に対応する第１制御値を供給する制御回路；
　前記制御回路に結合され、前記第１制御値を受信する複数の制御レジスタであって、
　前記制御レジスタのうち第１の制御レジスタが、前記第１制御値が第１所定値に対応するときに第１データ・サイズ値を選択的に供給し、
　前記制御レジスタのうち第２の制御レジスタが、前記第１制御値が第２所定値に対応するときに第２データ・サイズ値を選択的に供給する、
　ところの複数の制御レジスタ；および
　前記中央処理システムに結合され前記複数のデータ値を受信し、前記複数の制御レジスタに結合され前記第１データ・サイズ値または前記第２データ・サイズ値を受信するバス結合回路であって、前記複数の集積回路端子に結合され、前記複数のデータ値のうち第１のデータ値を前記複数の集積回路端子の第１サブセット上に供給し、前記複数のデータ値のうち第２のデータ値を前記複数の集積回路端子の第２サブセット上に供給し、前記複数のデータ値のうち前記第１のデータ値の幅が前記第２のデータ値の幅に等しく、前記第１のサブセットが前記第２のサブセットに等しくない、ところのバス結合回路；
　から成る、
　ことを特徴とするデータ・プロセッサ。
　
２．刊行物記載発明
　原査定の拒絶の理由で引用された刊行物及びその記載事項は、前記「第２．［理由］２．刊行物記載発明」に記載したとおりである。
　
３．対比・判断
　本件補正は、本件補正前の請求項１に係る発明を特定するために必要な事項である「第１データ・サイズ値」及び「第２データ・サイズ値」について、「第１および第２データ・サイズ値の各々は前記集積回路端子に供給されるべきデータ値の幅を示しかつ前記データ値を通信すべき前記集積回路端子のサブセットを示す」との限定を付加し、「複数の集積回路端子の第１サブセット」について、「前記第１データ・サイズ値によって示される」との限定を付加し、「複数の集積回路端子の第２サブセット」について、「前記第２データ・サイズ値によって示される」との限定を付加し、「前記第１のデータ値の幅」について、「前記複数の集積回路端子の第１サブセット上に供給される前記複数のデータ値のうちの」との限定を付加し、「前記第２のデータ値の幅」について、「前記複数の集積回路端子の第２サブセット上に供給される前記複数のデータ値のうちの」との限定を付加し、あわせて、「から構成され」を「を備え」に補正し、「から成る」を「を具備する」と補正するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮、及び同第４号の不明瞭な記載の釈明を目的とするものである。
　そうすると、本願発明の構成要件を全て含み、更に他の構成要件を付加したものに相当する本願補正発明は、前記「第２．［理由］４．判断」に記載したとおり、刊行物１記載発明、刊行物２記載発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１記載発明、刊行物２記載発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　よって、結論のとおり審決する。