(57)【要約】  シリコン基板（１）の主面の上にゲート絶縁膜（２）を介してゲート電極（３）が形成されている。ソース領域（４）及びドレイン領域（５）がシリコン基板（１）の主面においてゲート電極（３）のサイドに形成されている。第１のシリサイド（６）がゲート電極（３）の上面及び側面に形成されている。第２のシリサイド（７）がソース領域（４）及びドレイン領域（５）の表面に形成されている。ゲート電極（３）の側面に側壁酸化膜が形成されていない。第２のシリサイド（７）はゲート電極（３）から離れた箇所に形成されている。
2018193550.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の主面の上にゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン基板の前記主面において前記ゲート電極のサイドに形成されたソース・ドレイン領域と、
前記ゲート電極の上面及び側面に形成された第１のシリサイドと、
前記ソース・ドレイン領域の表面に形成された第２のシリサイドとを備え、
前記ゲート電極の前記側面に側壁酸化膜が形成されておらず、
前記第２のシリサイドは前記ゲート電極から離れた箇所に形成されていることを特徴とする半導体装置。
【請求項２】
シリコン基板の主面の上にゲート絶縁膜とポリシリコン膜を順に形成する工程と、
前記ポリシリコン膜の上にマスクを形成する工程と、
前記マスクを用いて前記ポリシリコン膜を異方性エッチング及び等方性エッチングして前記マスクの幅よりも狭い幅を持つゲート電極を形成する工程と、
前記シリコン基板の前記主面にイオンを注入して前記ゲート電極のサイドにソース・ドレイン領域を形成する工程と、
前記マスクを用いて前記ゲート絶縁膜を異方性エッチングする工程と、
前記マスクを除去して前記ゲート電極の上面及び側面に第１のシリサイドを形成し、異方性エッチングした前記ゲート絶縁膜から露出している前記ソース・ドレイン領域の表面に第２のシリサイドを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート電極の直下以外の前記ゲート絶縁膜を除去することで、前記ゲート絶縁膜の上に形成されたシリサイドもリフトオフにより同時に除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極及びソース・ドレイン領域の表面にシリサイドが形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ゲート電極又はソース・ドレイン領域の表面にシリサイドが形成されたＭＯＳＦＥＴは、ゲート電極又はソース・ドレイン領域の抵抗の低減が図れるため、動作速度の改善が可能になる（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本特開平１１−２３８８７９号公報
【特許文献２】日本特開平４−２６１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置では、ゲート電極とソース・ドレイン領域との間がシリサイドにより短絡するのを防止するため、ゲート電極の側面に側壁酸化膜を形成していた。しかし、側壁酸化膜の形成のため、シリコン酸化膜の成膜とドライエッチングが必須となり、工程が増えるという問題があった。また、側壁酸化膜があるため、ゲート電極の側面にシリサイドを形成することができないという問題があった。【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的はゲート電極の上面だけでなく側面にもシリサイドを形成することができ、かつ側壁酸化膜を形成しなくてもゲート電極とソース・ドレイン領域との短絡を防止することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、シリコン基板と、前記シリコン基板の主面の上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板の前記主面において前記ゲート電極のサイドに形成されたソース・ドレイン領域と、前記ゲート電極の上面及び側面に形成された第１のシリサイドと、前記ソース・ドレイン領域の表面に形成された第２のシリサイドとを備え、前記ゲート電極の前記側面に側壁酸化膜が形成されておらず、前記第２のシリサイドは前記ゲート電極から離れた箇所に形成されていることを特徴とする。
【発明の効果】
【０００７】
本発明では、側壁酸化膜を形成しないため、ゲート電極の上面だけでなく側面にも第１のシリサイドを形成することができる。これにより、ゲート電極の抵抗値のばらつきを抑えることができ、抵抗値を低減することができる。また、ソース・ドレイン領域の表面に形成された第２のシリサイドがゲート電極から離れた箇所に形成されている。これにより、側壁酸化膜を形成しなくてもゲート電極とソース・ドレイン領域との短絡を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１２】比較例に係る半導体装置の製造工程を示す断面図である。
【図１３】比較例に係る半導体装置の製造工程を示す断面図である。
【図１４】比較例に係る半導体装置の製造工程を示す断面図である。
【図１５】比較例に係る半導体装置の製造工程を示す断面図である。
【図１６】比較例に係る半導体装置の製造工程を示す断面図である。
【図１７】比較例に係る半導体装置の製造工程を示す断面図である。
【図１８】比較例に係る半導体装置の製造工程を示す断面図である。
【図１９】比較例に係る半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施の形態に係る半導体装置を示す断面図である。シリコン基板１の主面の上にゲート絶縁膜２を介してゲート電極３が形成されている。ソース領域４及びドレイン領域５がシリコン基板１の主面においてゲート電極３のサイドに形成されている。第１のシリサイド６がゲート電極３の上面及び側面に形成されている。第２のシリサイド７がソース領域４及びドレイン領域５の表面に形成されている。ゲート電極３の側面に側壁酸化膜が形成されていない。第２のシリサイド７はゲート電極３から離れた箇所に形成されている。第１のシリサイド６と第２のシリサイド７は互いに離れていて電気的に接続されていない。
【００１０】
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図２〜図１１は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。まず、図２に示すように、公知の方法によりシリコン基板１上に素子分離を目的とした分離酸化膜８を形成する。その後、必要に応じてイオン注入等と熱処理等を行ってシリコン基板１に不純物をドーピングする。なお、イオン注入をシリコン基板１に対して垂直方向及び斜め方向に注入条件を変更して複数回行ってソース・ドレインに不純物濃度差を設ける場合もある。
【００１１】
次に、図３に示すように、シリコン基板１の主面の上にゲート絶縁膜２、ポリシリコン膜９及びレジスト１０を順に形成する。次に、図４に示すように、露光及び現像によりレジスト１０をパターニングしてポリシリコン膜９の上にマスク１１を形成する。
【００１２】
次に、図５に示すように、マスク１１を用いてポリシリコン膜９を異方性エッチング及び等方性エッチングする。これにより、ポリシリコン膜９がサイドエッチされてマスク１１よりも任意の量だけ後退することで、マスク１１の幅よりも狭い幅を持つゲート電極３を形成する。異方性エッチングは通常、Ｃｌ２，ＨＢｒ，ＳＦ６，Ｏ２ガスを単独又は組み合わせて供給し、プラズマを用いて実施する。異方性エッチングの後、フッ酸処理を数秒レベルで行い、ゲート電極３の側面に付着している反応性生物を除去することで、等方性エッチングを安定して実施できる。ＣＦ４，ＳＦ６，Ｏ２等のガスを用いて等方性エッチを行う。エッチング時間を調整することで任意のサイドエッチング量を得ることができる。
【００１３】
次に、図６に示すように、シリコン基板１の主面にイオンを注入してゲート電極３のサイドにソース領域４及びドレイン領域５を形成する。次に、図７に示すように、マスク１１を用いてゲート絶縁膜２を異方性エッチングする。これにより、分離酸化膜８とマスク１１の直下以外の箇所は、ポリシリコンのゲート電極３とシリコン基板１が露出した状態となる。マスク１１の直下のゲート絶縁膜２は残った状態となっている。即ち、サイドエッチされたゲート電極３とマスク１１の端部の直下との間は、ゲート電極３が無く、ゲート絶縁膜２だけがシリコン基板１上に残っている。
【００１４】
次に、図８に示すように、マスク１１を除去する。次に、図９に示すように、全面にＴｉ等の金属膜１２をスパッタ等により堆積する。ここで、ゲート電極３の側面にも金属膜１２を堆積させる。次に、図１０に示すように、概ね摂氏６００℃以上の高温処理を行って、ゲート電極３の上面及び側面に第１のシリサイド６を形成し、異方性エッチングしたゲート絶縁膜２から露出しているソース領域４及びドレイン領域５の表面に第２のシリサイド７を形成する。
【００１５】
次に、図１１に示すように、薬液処理により、シリサイド化されていない金属膜１２を除去する。このときゲート絶縁膜２及び分離酸化膜８上の金属膜１２はシリサイド化されておらず、除去される。なお、ゲート電極３又はシリコン基板１からのシリコンの吸い上げにより、ゲート絶縁膜２上の一部がシリサイド化される場合がある。この場合でも、ゲート電極３の直下以外のゲート絶縁膜２をフッ酸等の薬液により除去することで、ゲート絶縁膜２の上に形成されたシリサイドもリフトオフにより同時に除去することができる。
【００１６】
続いて、本実施の形態の効果を比較例と比較して説明する。図１２〜図１９は比較例に係る半導体装置の製造工程を示す断面図である。まず、図２及び図３と同様の工程を実施する。次に、図１２に示すように、露光及び現像によりレジスト１０をパターニングしてポリシリコン膜９の上にマスク１３を形成する。次に、図１３に示すように、マスク１３を用いてポリシリコン膜９を異方性エッチングしてゲート電極３を形成する。その後、必要に応じてマスク１３を除去する。次に、図１４に示すように、シリコン基板１の主面にイオンを注入する。
【００１７】
次に、図１５に示すように、全面にシリコン酸化膜１４をＣＶＤにより成膜する。次に、図１６に示すように、シリコン酸化膜１４に対して異方性エッチングを適切な時間行うことにより、ゲート電極３の側面だけに側壁酸化膜１５が残る。これにより、分離酸化膜８と側壁酸化膜１５以外の箇所は、ポリシリコンのゲート電極３とシリコン基板１が露出した状態となる。次に、図１７に示すように、シリコン基板１の主面にイオンを注入してゲート電極３のサイドにソース領域４及びドレイン領域５を形成する。ゲート電極３の側面に側壁酸化膜１５を形成した状態でゲート電極３、ソース領域４及びドレイン領域５等の自然酸化膜などを希フッ酸等の薬液で除去する。
【００１８】
次に、図１８に示すように、全面にＴｉ等の金属膜１２をスパッタ等により堆積する。次に、図１９に示すように、熱処理を行って、ゲート電極３の上面に第１のシリサイド６を形成し、側壁酸化膜１５から露出しているソース領域４及びドレイン領域５の表面に第２のシリサイド７を形成する。その後、薬液処理により、シリサイド化されていない金属膜１２を除去する。
【００１９】
比較例では、側壁酸化膜１５の形成のため、シリコン酸化膜の成膜とドライエッチングが必須となり、工程が増える。また、側壁酸化膜１５があるため、ゲート電極３の側面にシリサイドを形成することができない。
【００２０】
これに対して、本実施の形態では、側壁酸化膜を形成しないため、ゲート電極３の上面だけでなく側面にも第１のシリサイド６を形成することができる。これにより、ゲート電極３の抵抗値のばらつきを抑えることができ、抵抗値を低減することができる。また、ソース領域４及びドレイン領域５の表面に形成された第２のシリサイド７がゲート電極３から離れた箇所に形成されている。これにより、側壁酸化膜を形成しなくてもゲート電極３とソース領域４及びドレイン領域５との短絡を防止することができる。
【００２１】
また、本実施の形態では、マスク１３を用いてポリシリコン膜９を異方性エッチング及び等方性エッチングしてマスク１３の幅よりも狭い幅を持つゲート電極３を形成し、マスク１３を用いてゲート絶縁膜２を異方性エッチングし、異方性エッチングしたゲート絶縁膜２から露出しているソース領域４及びドレイン領域５の表面に第２のシリサイド７を形成する。ゲート電極３とソース領域４及びドレイン領域５との間にはゲート絶縁膜２が存在するため、シリサイドは形成されない。従って、側壁酸化膜を形成しなくても第２のシリサイド７をゲート電極３から離れた箇所に形成することができる。よって、側壁酸化膜の形成工程が不要になるため、製造工程の簡略化が可能になる。
【００２２】
なお、本実施の形態ではソース領域４及びドレイン領域５の双方の表面がシリサイド化されている例を説明したが、何れか一方だけがシリサイド化されている場合にも本発明を適用することができる。
【符号の説明】
【００２３】
１  シリコン基板、２  ゲート絶縁膜、３  ゲート電極、４  ソース領域、５  ドレイン領域、６  第１のシリサイド、７  第２のシリサイド、９  ポリシリコン膜、１１  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成29年8月28日(2017.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板の主面の上にゲート絶縁膜とポリシリコン膜を順に形成する工程と、
前記ポリシリコン膜の上にマスクを形成する工程と、
前記マスクを用いて前記ポリシリコン膜を異方性エッチング及び等方性エッチングして前記マスクの幅よりも狭い幅を持つゲート電極を形成する工程と、
前記シリコン基板の前記主面にイオンを注入して前記ゲート電極のサイドにソース・ドレイン領域を形成する工程と、
前記マスクを用いて前記ゲート絶縁膜を異方性エッチングする工程と、
前記マスクを除去して前記ゲート電極の上面及び側面に第１のシリサイドを形成し、異方性エッチングした前記ゲート絶縁膜から露出している前記ソース・ドレイン領域の表面に第２のシリサイドを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極の直下以外の前記ゲート絶縁膜を除去することで、前記ゲート絶縁膜の上に形成されたシリサイドもリフトオフにより同時に除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明に係る半導体装置の製造方法は、シリコン基板の主面の上にゲート絶縁膜とポリシリコン膜を順に形成する工程と、前記ポリシリコン膜の上にマスクを形成する工程と、前記マスクを用いて前記ポリシリコン膜を異方性エッチング及び等方性エッチングして前記マスクの幅よりも狭い幅を持つゲート電極を形成する工程と、前記シリコン基板の前記主面にイオンを注入して前記ゲート電極のサイドにソース・ドレイン領域を形成する工程と、前記マスクを用いて前記ゲート絶縁膜を異方性エッチングする工程と、前記マスクを除去して前記ゲート電極の上面及び側面に第１のシリサイドを形成し、異方性エッチングした前記ゲート絶縁膜から露出している前記ソース・ドレイン領域の表面に第２のシリサイドを形成する工程とを備えることを特徴とする。
【国際調査報告】
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