(57)【要約】  撮像素子は、基板の一方側から入射される入射光を電荷に変換する光電変換部と、前記電荷による信号を出力する出力部とを有し、第１方向と前記第１方向と交差する第２方向に配置される複数の画素と、前記基板の一方側とは反対側に前記光電変換部と積層して設けられ、前記信号を蓄積する蓄積部と、を備える。
2017150469.tif 000002
【特許請求の範囲】
【請求項１】
基板の一方側から入射される入射光を電荷に変換する光電変換部と、前記電荷による信号を出力する出力部とを有し、第１方向と前記第１方向と交差する第２方向に配置される複数の画素と、
前記基板の一方側とは反対側に前記光電変換部と積層して設けられ、前記信号を蓄積する蓄積部と、
を備える撮像素子。
【請求項２】
請求項１に記載の撮像素子において、
前記基板の前記反対側に設けられ、前記第１方向に配置される複数の前記画素から前記信号が出力される信号線を有し、
前記蓄積部は、前記信号線に出力される前記信号を蓄積する撮像素子。
【請求項３】
請求項１または請求項２に記載の撮像素子において、
前記画素は、半導体基板に設けられ、
前記入射光は、前記半導体基板の第１面から入射され、
前記出力部は、前記半導体基板の前記第１面とは反対側の第２面に設けられ、
前記蓄積部は、前記画素と積層して設けられる撮像素子。
【請求項４】
請求項１から請求項３までのいずれか一項に記載の撮像素子において、
前記蓄積部は、前記第１方向に配置される複数の画素に共通に接続される撮像素子。
【請求項５】
請求項４に記載の撮像素子において、
前記出力部は、前記電荷による信号、及び、ノイズ信号を出力し、
前記蓄積部は、前記電荷による信号を蓄積する信号用蓄積部と、前記ノイズ信号を蓄積するノイズ用蓄積部とを有する撮像素子。
【請求項６】
請求項５に記載の撮像素子において、
前記信号用蓄積部と前記ノイズ用蓄積部との間に設けられ、一定電位が印加される第１配線と、
前記出力部と前記蓄積部との間に設けられ、前記一定電位が印加される第２配線と、
光が入射する側と反対側であって、前記蓄積部と絶縁膜を介して設けられ、前記一定電位が印加される第３配線と、を更に備える撮像素子。
【請求項７】
請求項５または請求項６に記載の撮像素子において、
前記蓄積部は、前記第１方向に配置された複数の画素と接続される第１蓄積部と、前記複数の画素とは異なる前記第１方向に配置された複数の画素と接続される第２蓄積部とを有し、
前記第１蓄積部と前記第２蓄積部とは、前記第２方向に並んで複数設けられる撮像素子。
【請求項８】
請求項５または請求項６に記載の撮像素子において、
前記蓄積部は、前記第１方向に配置された前記複数の画素のうちの第１の複数の画素と接続される第１蓄積部と、前記第１方向に配置された前記複数の画素のうちの第２の複数の画素と接続される第２蓄積部とを有する撮像素子。
【請求項９】
請求項７または請求項８に記載の撮像素子において、
前記出力部は、前記光電変換部により変換された電荷を保持する保持部と、前記電荷を前記保持部に転送する転送部と、前記保持部により保持された電荷をリセットするリセット部と、前記転送部により転送された電荷による信号を増幅する増幅部と、を有する撮像素子。
【請求項１０】
請求項９に記載の撮像素子において、
前記ノイズ信号は、前記保持部に保持された前記電荷をリセットしたときの信号である撮像素子。
【請求項１１】
半導体基板の第１面に入射した光を電荷に変換する光電変換部と、前記半導体基板の第２面に前記電荷による信号を出力する出力部と、を有する第１層と、
前記第２面において前記第１層に積層され、前記出力部により出力された信号を蓄積する蓄積部を有する第２層と、
を備える撮像素子。
【請求項１２】
入射面から入射した光を電荷に変換する光電変換部を有し、前記電荷に基づく信号を出力する複数の画素と、
前記画素から出力された前記信号を蓄積する蓄積部と、を備え、
前記蓄積部は、前記複数の画素の間に配置されている撮像素子。
【請求項１３】
請求項１２に記載の撮像素子において、
前記画素は、第１方向と前記第１方向と交差する第２方向に複数配置され、
前記第１方向に配置された複数の前記画素から前記信号が出力される信号線を有し、
前記蓄積部は、前記第２方向に配置された画素と画素の間に配置され、前記信号線に出力された信号を蓄積する撮像素子。
【請求項１４】
入射面から入射した光を電荷に変換する光電変換部を有し、前記電荷に基づく信号を出力する複数の画素と、
前記画素から出力された前記信号を蓄積する蓄積部と、を備え、
前記画素は、前記入射面と前記蓄積部との間に配置されている撮像素子。
【請求項１５】
請求項１４に記載の撮像素子において、
光が入射する第１面と前記第１面とは反対側の第２面とを有し、前記第１面と前記第２面との間に前記複数の画素を有する半導体層と、
前記半導体層の第２面に形成され、第２面側の第３面と、前記第３面とは反対側の第４面とを有する配線層と、
前記画素と前記第４面の間の前記配線層に配置され、前記画素から出力された前記信号を蓄積する蓄積部と、
を備える撮像素子。
【請求項１６】
請求項１４または請求項１５に記載の撮像素子において、
前記画素と前記蓄積部との間に設けられ、一定電位が印加される第１配線と、
光が入射する側と反対側であって、前記蓄積部と絶縁膜を介して設けられ、前記一定電位が印加される第２配線と、を更に備える撮像素子。
【請求項１７】
請求項１から請求項１６までのいずれか一項に記載の撮像素子において、
前記蓄積部は、導体による容量を有する撮像素子。
【請求項１８】
入射した光を電荷に変換する光電変換部と、前記光電変換部で光電変換された電荷が転送される第１の蓄積部と、前記第１の蓄積部に転送された電荷による信号を出力する出力部とを有する複数の画素と、
前記第１の蓄積部に前記光電変換部から転送された電荷による画素信号と、前記第１の蓄積部の電荷をリセットしたリセット信号とを切り替えて前記出力部から出力させる出力制御部と、
前記出力部から出力された前記画素信号を蓄積する第２の蓄積部と、
前記出力部から出力された前記リセット信号を蓄積する第３の蓄積部と、を有し、
前記画素は、前記光が入射する面と、前記第２の蓄積部または前記第３の蓄積部との間に配置されている撮像素子。
【請求項１９】
請求項１８に記載の撮像素子において、
前記第２の蓄積部と前記第３の蓄積部との間に設けられ、一定電位が印加される第１配線と、
前記出力部と前記第２及び第３の蓄積部の各々との間に設けられ、前記一定電位が印加される第２配線と、
光が入射する側と反対側であって、前記第２及び第３の蓄積部の各々と絶縁膜を介して設けられ、前記一定電位が印加される第３配線と、を更に備える撮像素子。
【請求項２０】
請求項１から請求項１９までのいずれか一項に記載の撮像素子と、
前記撮像素子の前記信号に基づいて画像データを生成する画像生成部と、
を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子および撮像装置に関する。
【背景技術】
【０００２】
一つの画素列に複数の容量を設けることにより、ある行の画素から信号を読み出している間に、他の行の画素からの信号を水平転送することができる撮像素子が知られている（特許文献１）。しかし、従来技術では、多数の容量を設けることで撮像素子のチップ面積が増大するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特開２００１−４５３７５号公報
【発明の概要】
【０００４】
本発明の第１の態様によると、撮像素子は、基板の一方側から入射される入射光を電荷に変換する光電変換部と、前記電荷による信号を出力する出力部とを有し、第１方向と前記第１方向と交差する第２方向に配置される複数の画素と、前記基板の一方側とは反対側に前記光電変換部と積層して設けられ、前記信号を蓄積する蓄積部と、を備える。
本発明の第２の態様によると、撮像素子は、半導体基板の第１面に入射した光を電荷に変換する光電変換部と、前記半導体基板の第２面に前記電荷による信号を出力する出力部と、を有する第１層と、前記第２面において前記第１層に積層され、前記出力部により出力された信号を蓄積する蓄積部を有する第２層と、を備える。
本発明の第３の態様によると、撮像素子は、入射面から入射した光を電荷に変換する光電変換部を有し、前記電荷に基づく信号を出力する複数の画素と、前記画素から出力された前記信号を蓄積する蓄積部と、を備え、前記蓄積部は、前記複数の画素の間に配置されている。
本発明の第４の態様によると、撮像素子は、入射面から入射した光を電荷に変換する光電変換部を有し、前記電荷に基づく信号を出力する複数の画素と、前記画素から出力された前記信号を蓄積する蓄積部と、を備え、前記画素は、前記入射面と前記蓄積部との間に配置されている。
本発明の第５の態様によると、撮像素子は、入射した光を電荷に変換する光電変換部と、前記光電変換部で光電変換された電荷が転送される第１の蓄積部と、前記第１の蓄積部に転送された電荷による信号を出力する出力部とを有する複数の画素と、前記第１の蓄積部に前記光電変換部から転送された電荷による画素信号と、前記第１の蓄積部の電荷をリセットしたリセット信号とを切り替えて前記出力部から出力させる出力制御部と、前記出力部から出力された前記画素信号を蓄積する第２の蓄積部と、前記出力部から出力された前記リセット信号を蓄積する第３の蓄積部と、を有し、前記画素は、前記光が入射する面と、前記第２の蓄積部または前記第３の蓄積部との間に配置されている。
本発明の第６の態様によると、撮像装置は、第１〜５のいずれか一態様の撮像素子と、前記撮像素子の前記信号に基づいて画像データを生成する画像生成部と、を備える。
【図面の簡単な説明】
【０００５】
【図１】第１の実施の形態に係る撮像装置の構成を示すブロック図。
【図２】第１の実施の形態に係る画素の構成を示す回路図。
【図３】第１の実施の形態に係る撮像素子の一部の構成を示す回路図。
【図４】第１の実施の形態に係る撮像素子の動作例を示すタイミングチャート。
【図５】第１の実施の形態に係る撮像素子の断面構造の一例を示す図。
【図６】第１の実施の形態に係る撮像素子の蓄積部配線層の一部の平面レイアウト例を示す図。
【図７】第２の実施の形態に係る撮像素子の一部の構成を示す回路図。
【図８】第２の実施の形態に係る撮像素子の動作例を示すタイミングチャート。
【図９】第２の実施の形態に係る撮像素子の断面構造の一例を示す図。
【図１０】第２の実施の形態に係る撮像素子の蓄積部配線層の一部の平面レイアウト例を示す図。
【図１１】第３の実施の形態に係る撮像素子の一部の構成を示す回路図。
【図１２】第３の実施の形態に係る撮像素子の断面構造の一例を示す図。
【図１３】第３の実施の形態に係る撮像素子の蓄積部配線層の一部の平面レイアウト例を示す図。
【図１４】変形例１に係る撮像素子の一部の構成を示す回路図。
【発明を実施するための形態】
【０００６】
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置１の構成を示すブロック図である。撮像装置１は、撮影光学系２、撮像素子３、および制御部４を備える。撮像装置１は、例えばカメラである。撮影光学系２は、撮像素子３に被写体像を結像する。撮像素子３は、撮影光学系２により形成された被写体像を撮像して画像信号を生成する。撮像素子３は、例えばＣＭＯＳイメージセンサである。制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。また、制御部４は、撮像素子３から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系２は、撮像装置１から着脱可能にしてもよい。
【０００７】
図２は、第１の実施の形態に係る画素１０の構成を示す回路図である。撮像素子３は、２次元状に配置された複数の画素１０を有する。画素１０は、例えばフォトダイオード（ＰＤ）等の光電変換部１２および読み出し部２０を有する。光電変換部１２は、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。読み出し部２０は、転送部１３と、排出部１４と、フローティングディフュージョン（ＦＤ）１５と、増幅部１６と、選択部１７とを有する。
【０００８】
転送部１３は、信号Ｖｔｘにより制御され、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。フローティングディフュージョン１５は電荷を保持（蓄積）する。増幅部１６は、フローティングディフュージョン１５に保持された電荷による信号を増幅し、選択部１７を介して垂直信号線３０に出力する。図２に示す例では、増幅部１６は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源ＶＤＤ、フローティングディフュージョン１５および選択部１７に接続されるトランジスタＭ３により構成される。増幅部１６のソース端子は、選択部１７を介して垂直信号線３０に接続される。増幅部１６は、後述する電流源６０を負荷電流源としてソースフォロワ回路の一部として機能する。
【０００９】
排出部（リセット部）１４は、信号Ｖｒｓｔにより制御され、フローティングディフュージョン１５の電荷を排出し、フローティングディフュージョン１５の電位をリセット電位（基準電位）にリセットする。選択部１７は、信号Ｖｓｅｌにより制御され、増幅部１６からの信号を垂直信号線３０に出力する。転送部１３、排出部１４、および選択部１７は、例えば、それぞれトランジスタＭ１、トランジスタＭ２、トランジスタＭ４により構成される。
【００１０】
読み出し部２０は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷に応じた信号（光電変換信号）と、フローティングディフュージョン１５の電位をリセット電位にリセットしたときの信号（ノイズ信号）とを垂直信号線３０に読み出す。ノイズ信号は、光電変換信号に対する基準レベルを示す基準信号となる。また、増幅部１６および選択部１７は、フローティングディフュージョン１５に蓄積された電荷による信号を出力する出力部を構成し、出力部は、光電変換信号、ノイズ信号を垂直信号線３０に出力する。
【００１１】
図３は、第１の実施の形態に係る撮像素子３の一部の構成を示す回路図である。撮像素子３は、行列状に配置される複数の画素１０と、垂直走査回路４０と、選択回路５０と、電流源６０（電流源６０ａ〜電流源６０ｄ）と、第１スイッチ部７０（第１スイッチ部７０ａ〜第１スイッチ部７０ｄ）と、第２スイッチ部８０（第２スイッチ部８０ａ〜第２スイッチ部８０ｄ）と、蓄積部９０（蓄積部９０ａ〜蓄積部９０ｄ）と、水平走査回路１００と、出力アンプ部１１０を有する。図３においては、回路図であり、理解を容易にするため画素１０に並置して蓄積部９０を描いているが、実際は画素１０が行列状に稠密に配置された画素領域において半導体基板に積層して蓄積部９０が配置される。画素領域は、光電変換部１２および読み出し部２０を有する画素１０が二次元状に複数配置された領域である。すなわち、画素領域には、第１方向（例えば列方向）およびそれと交差する第２方向（例えば行方向）に複数の画素１０が配置される。画素領域外には、周辺回路（垂直走査回路４０や水平走査回路１００等）が配置される。
【００１２】
図３において左端の第１列目の画素列が配置される画素領域に蓄積部９０ａが設けられ、その右隣の第２列目の画素列が配置される画素領域に蓄積部９０ｂが設けられる。同様に、第３列目の画素列に対応して、その右隣の第４列目の画素列に対応して、それぞれ、蓄積部９０ｃ、蓄積部９０ｄが設けられている。本実施の形態では、蓄積部９０は、画素領域において半導体基板に積層して設けられる。蓄積部９０は、半導体基板に積層される方向において、画素１０と並置して配置される。このため、チップ面積を増大させることなく大きな容量値を得ることが可能となる。
【００１３】
列方向、すなわち縦方向に並んだ複数の画素１０からなる画素列毎に、蓄積部９０、電流源６０、第１スイッチ部７０、および第２スイッチ部８０が設けられる。すなわち、図３において左端の第１列目の画素列に対応して、蓄積部９０、電流源６０、第１スイッチ部７０、および第２スイッチ部８０が設けられ、同様に、その右隣の第２列目の画素列に対応して、その右隣の第３列目の画素列に対応して、その右隣の第４列目の画素列に対応して、それぞれ、蓄積部９０、電流源６０、第１スイッチ部７０、および第２スイッチ部８０が設けられている。
【００１４】
また、画素１０の各列に対応して垂直信号線３０（垂直信号線３０ａ〜垂直信号線３０ｄ）が設けられる。なお、図３に示す例では、説明を簡略化するために、画素１０は水平方向４画素×垂直方向４画素のみ図示している。
【００１５】
電流源６０ａ〜電流源６０ｄは、それぞれ垂直信号線３０ａ〜垂直信号線３０ｄに対応して設けられ、垂直信号線３０ａ〜垂直信号線３０ｄに接続される。また、電流源６０ａ〜電流源６０ｄは、それぞれ垂直信号線３０ａ〜垂直信号線３０ｄを介して各画素１０に接続される。電流源６０ａ〜電流源６０ｄは、各画素１０から光電変換信号及びノイズ信号を読み出すための電流を生成する。電流源６０ａ〜電流源６０ｄは、それぞれ生成した電流を、垂直信号線３０ａ〜垂直信号線３０ｄおよび各画素１０に供給する。
【００１６】
垂直走査回路４０は、信号Ｖｔｘｎ、信号Ｖｒｓｔｎ、信号Ｖｓｅｌｎなどの制御信号を各画素１０に供給する。垂直走査回路４０は、信号Ｖｔｘｎ等を各画素１０に出力して、各画素１０の動作を制御する。なお、Ｖｔｘｎ、Ｖｒｓｔｎ、Ｖｓｅｌｎの末尾のｎは、画素の行番号を示している。例えば、信号Ｖｔｘ１は、１行目の画素１０の転送部１３を制御する信号である。
【００１７】
第１スイッチ部７０ａ〜第１スイッチ部７０ｄは、それぞれ垂直信号線３０ａ〜垂直信号線３０ｄに対応して設けられ、垂直信号線３０ａ〜垂直信号線３０ｄに接続される。第１スイッチ部７０ａ〜第１スイッチ部７０ｄは、垂直信号線３０ａ〜垂直信号線３０ｄと蓄積部９０ａ〜蓄積部９０ｄとの間の電気的な接続状態を切り替える。第１スイッチ部７０ａ〜第１スイッチ部７０ｄは、選択回路５０から出力される制御信号により制御され、各画素１０から出力される光電変換信号およびノイズ信号を、それぞれ蓄積部９０ａ〜蓄積部９０ｄに転送する。第１スイッチ部７０ａ〜第１スイッチ部７０ｄは、それぞれがスイッチＴＮ１と、スイッチＴＳ１と、スイッチＴＮ２と、スイッチＴＳ２とを有する。スイッチＴＮ１、スイッチＴＳ１、スイッチＴＮ２およびスイッチＴＳ２は、トランジスタによりそれぞれ構成される。
【００１８】
第２スイッチ部８０ａ〜第２スイッチ部８０ｄは、それぞれ垂直信号線３０ａ〜垂直信号線３０ｄに対応して設けられる。第２スイッチ部８０ａ〜第２スイッチ部８０ｄは、蓄積部９０ａ〜蓄積部９０ｄと出力アンプ部１１０との間の電気的な接続状態を切り替える。第２スイッチ部８０ａ〜第２スイッチ部８０ｄは、水平走査回路１００から出力される制御信号により制御され、蓄積部９０ａ〜蓄積部９０ｄに蓄積された光電変換信号およびノイズ信号を、水平信号線Ｓおよび水平信号線Ｎを介して出力アンプ部１１０に転送する。第２スイッチ部８０ａ〜第２スイッチ部８０ｄは、それぞれがスイッチＰＨ１Ｎと、スイッチＰＨ１Ｓと、スイッチＰＨ２Ｎと、スイッチＰＨ２Ｓとを有する。スイッチＰＨ１Ｎ、スイッチＰＨ１Ｓ、スイッチＰＨ２ＮおよびスイッチＰＨ２Ｓは、トランジスタによりそれぞれ構成される。
【００１９】
選択回路５０は、信号Ｖｔｎ１、信号Ｖｔｓ１、信号Ｖｔｎ２、信号Ｖｔｓ２などの制御信号を第１スイッチ部７０ａ〜第１スイッチ部７０ｄに供給する。選択回路５０は、制御信号を出力して、第１スイッチ部７０ａ〜第１スイッチ部７０ｄの動作を制御する。
【００２０】
水平走査回路１００は、信号Ｖｐｈ１１、信号Ｖｐｈ１２、信号Ｖｐｈ２１、信号Ｖｐｈ２２、信号Ｖｐｈ３１、信号Ｖｐｈ３２、信号Ｖｐｈ４１、信号Ｖｐｈ４２などの制御信号を第２スイッチ部８０ａ〜第２スイッチ部８０ｄに供給する。水平走査回路１００は、制御信号を出力して、第２スイッチ部８０ａ〜第２スイッチ部８０ｄの動作を制御する。
【００２１】
蓄積部９０ａ〜蓄積部９０ｄは、各画素１０の列に対応して設けられ、各画素１０から出力される光電変換信号およびノイズ信号を蓄積（記憶）する。蓄積部９０ａ〜蓄積部９０ｄは、光電変換信号およびノイズ信号を蓄積するための容量を有する。容量は、例えば導体による容量であり、隣り合う金属により形成される容量などである。具体的には、例えば、光電変換信号またはノイズ信号が入力される導体と、所定の電位が与えられる導体との間に形成される容量である。なお、蓄積部９０ａ〜蓄積部９０ｄの具体的な構成例は、後に図５および図６を用いて詳細に説明する。
【００２２】
図３に示す例では、蓄積部９０ａ〜蓄積部９０ｄの各々は、それぞれノイズ信号が入力される導体ＣＮ１及びＣＮ２、光電変換信号が入力される導体ＣＳ１及びＣＳ２を有する。また、蓄積部９０ａ〜蓄積部９０ｄの各々は、上述した所定の電位が与えられる導体として、固定電位線１２０を有する。なお、図３においては、固定電位線１２０は、導体ＣＮ１、導体ＣＳ１、導体ＣＮ２、導体ＣＳ２と区別するために、点線で示されている。
【００２３】
図３に示す固定電位端子には、例えば電源電位または接地電位が供給されて、固定電位線１２０は電源電位または接地電位が与えられる。図３に示す複数の容量を示す符号Ｃは、導体ＣＮ１と固定電位線１２０との間、導体ＣＳ１と固定電位線１２０との間、導体ＣＮ２と固定電位線１２０との間、および導体ＣＳ２と固定電位線１２０との間にそれぞれ容量が形成されることを模式的に示したものである。本実施の形態では、導体ＣＮ１及びＣＮ２はノイズ信号を蓄積するノイズ用蓄積部として機能し、導体ＣＳ１及びＣＳ２は光電変換信号を蓄積する信号用蓄積部として機能する。
【００２４】
出力アンプ部１１０は、水平信号線Ｎを介して入力されるノイズ信号と水平信号線Ｓを介して入力される光電変換信号との差分に基づく信号を、図３に示す出力端子に出力する。例えば、出力アンプ部１１０は、ノイズ信号と光電変換信号との差分を、所定のゲインで増幅した信号を出力する。
【００２５】
図４は、第１の実施の形態に係る撮像素子３の動作例を示すタイミングチャートである。図４において、縦軸は制御信号の電圧レベルを示し、横軸は時刻を示す。図４に示すタイミングチャートでは、制御信号がハイレベル（例えば電源電位）の場合に制御信号が入力されるトランジスタがオン状態となり、制御信号がローレベル（例えば接地電位）の場合に制御信号が入力されるトランジスタがオフ状態となる。時刻ｔ１〜時刻ｔ１０、時刻ｔ１０〜時刻ｔ２２、時刻ｔ２２〜時刻ｔ３４、時刻ｔ３４〜時刻ｔ４６、および時刻ｔ４６〜時刻ｔ５０は、それぞれ１水平期間となる。
なお、光電変換部１２に蓄積された電荷は、フローティングディフュージョン１５の電荷の排出、すなわちフローティングディフュージョン１５のリセットに同期して、リセットされるが、以下の説明では、説明の簡略化のために、光電変換部１２のリセットについての説明は省略する。
【００２６】
時刻ｔ１では、信号Ｖｓｅｌ１がハイレベルになることで、１行目の各画素１０において、選択部１７のトランジスタＭ４がオンになる。時刻ｔ２では、信号Ｖｒｓｔ１がハイレベルになることで、１行目の各画素１０において、排出部１４のトランジスタＭ２がオンになる。これにより、フローティングディフュージョン１５の電位がリセット電位になる。さらに、１行目の各画素１０のノイズ信号が、増幅部１６および選択部１７により、それぞれ垂直信号線３０ａ〜垂直信号線３０ｄに出力される。時刻ｔ３では、信号Ｖｒｓｔ１がローレベルになることで、トランジスタＭ２がオフになる。時刻ｔ４では、信号Ｖｔｎ１がハイレベルになることで、第１スイッチ部７０ａ〜第１スイッチ部７０ｄのそれぞれのスイッチＴＮ１がオンになる。これにより、各画素１０からのノイズ信号が、蓄積部９０ａ〜蓄積部９０ｄの導体ＣＮ１に転送される。蓄積部９０ａ〜蓄積部９０ｄの導体ＣＮ１に付加される容量は、それぞれ１行目の各画素１０からのノイズ信号を蓄積する。時刻ｔ５では、信号Ｖｔｎ１がローレベルになることで、スイッチＴＮ１がオフになる。スイッチＴＮ１がオフされると、導体ＣＮ１に付加される容量は、ノイズ信号を保持（蓄積）する。
【００２７】
時刻ｔ６では、信号Ｖｔｘ１がハイレベルになることで、１行目の各画素１０において、転送部１３のトランジスタＭ１がオンになる。これにより、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。さらに、１行目の各画素１０の光電変換信号が、増幅部１６および選択部１７により垂直信号線３０ａ〜垂直信号線３０ｄに出力される。時刻ｔ７では、信号Ｖｔｘ１がローレベルになることで、トランジスタＭ１がオフになる。時刻ｔ８では、信号Ｖｔｓ１がハイレベルになることで、第１スイッチ部７０ａ〜第１スイッチ部７０ｄのそれぞれのスイッチＴＳ１がオンになる。これにより、光電変換信号が蓄積部９０ａ〜蓄積部９０ｄの導体ＣＳ１に転送される。導体ＣＳ１に付加される容量は、１行目の各画素１０からの光電変換信号を蓄積する。時刻ｔ９では、信号Ｖｔｓ１がローレベルになることで、スイッチＴＳ１がオフになる。スイッチＴＳ１がオフされると、導体ＣＳ１に付加される容量は光電変換信号を保持する。
【００２８】
時刻ｔ１０では、信号Ｖｐｈ１１および信号Ｖｓｅｌ２がハイレベルになる。信号Ｖｐｈ１１がハイレベルになることで、第２スイッチ部８０ａのスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオンになる。これにより、各画素１０の１列目に対応する蓄積部９０ａに蓄積されている１行目の画素１０からの信号が、水平信号線Ｓ及び水平信号線Ｎに出力される。すなわち、蓄積部９０ａの導体ＣＳ１に蓄積されている光電変換信号は水平信号線Ｓに出力され、蓄積部９０ａの導体ＣＮ１に蓄積されているノイズ信号は水平信号線Ｎに出力される。出力アンプ部１１０は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００２９】
また、時刻ｔ１０において、信号Ｖｓｅｌ２がハイレベルになることで、２行目の各画素１０のトランジスタＭ４がオンになる。時刻ｔ１１では、信号Ｖｒｓｔ２がハイレベルになることで、トランジスタＭ２がオンになり、フローティングディフュージョン１５がリセットされる。さらに、２行目の各画素１０のノイズ信号が、垂直信号線３０ａ〜垂直信号線３０ｄに出力される。時刻ｔ１２では、信号Ｖｒｓｔ２がローレベルになることで、トランジスタＭ２がオフになる。時刻ｔ１３では、信号Ｖｔｎ２がハイレベルになることで、スイッチＴＮ２がオンになる。これにより、ノイズ信号が蓄積部９０ａ〜蓄積部９０ｄの導体ＣＮ２に転送される。導体ＣＮ２に付加される容量は、２行目の各画素１０からのノイズ信号を蓄積する。
【００３０】
時刻ｔ１４では、信号Ｖｐｈ１１がローレベルになり、信号Ｖｐｈ２１がハイレベルになる。信号Ｖｐｈ１１がローレベルになることで、第２スイッチ部８０ａのスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオフになる。信号Ｖｐｈ２１がハイレベルになることで、第２スイッチ部８０ｂのスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオンになる。これにより、各画素１０の２列目に対応する蓄積部９０ｂに蓄積されている１行目の画素１０からの光電変換信号が水平信号線Ｓに出力され、ノイズ信号が水平信号線Ｎに出力される。出力アンプ部１１０は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００３１】
時刻ｔ１５では、信号Ｖｔｎ２がローレベルになることで、スイッチＴＮ２がオフになる。スイッチＴＮ２がオフされると、導体ＣＮ２に付加される容量はノイズ信号を保持する。
【００３２】
時刻ｔ１６では、信号Ｖｐｈ２１がローレベルになり、信号Ｖｐｈ３１がハイレベルになる。信号Ｖｐｈ２１がローレベルになることで、第２スイッチ部８０ｂのスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオフになる。信号Ｖｐｈ３１がハイレベルになることで、第２スイッチ部８０ｃのスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオンになる。これにより、各画素１０の３列目に対応する蓄積部９０ｃに蓄積されている１行目の画素１０からの光電変換信号が水平信号線Ｓに出力され、ノイズ信号が水平信号線Ｎに出力される。出力アンプ部１１０は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００３３】
時刻ｔ１７では、信号Ｖｔｘ２がハイレベルになることで、２行目の各画素１０において、トランジスタＭ１がオンになる。これにより、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。さらに、２行目の各画素１０の光電変換信号が、垂直信号線３０ａ〜垂直信号線３０ｄに出力される。時刻ｔ１８では、信号Ｖｔｘ２がローレベルになることで、トランジスタＭ１がオフになる。時刻ｔ１９では、信号Ｖｔｓ２がハイレベルになることで、第１スイッチ部７０ａ〜第１スイッチ部７０ｄのそれぞれのスイッチＴＳ２がオンになる。これにより、光電変換信号が蓄積部９０ａ〜蓄積部９０ｄの導体ＣＳ２に転送される。導体ＣＳ２に付加される容量は、２行目の各画素１０からの光電変換信号を蓄積する。
【００３４】
時刻ｔ２０では、信号Ｖｐｈ３１がローレベルになり、信号Ｖｐｈ４１がハイレベルになる。信号Ｖｐｈ３１がローレベルになることで、第２スイッチ部８０ｃのスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオフになる。信号Ｖｐｈ４１がハイレベルになることで、第２スイッチ部８０ｄのスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオンになる。これにより、各画素１０の４列目に対応する蓄積部９０ｄに蓄積されている１行目の画素１０からの光電変換信号が水平信号線Ｓに出力され、ノイズ信号が水平信号線Ｎに出力される。出力アンプ部１１０は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００３５】
時刻ｔ２１では、信号Ｖｔｓ２がローレベルになることで、スイッチＴＳ２がオフになる。スイッチＴＳ２がオフされると、導体ＣＳ２に付加される容量は光電変換信号を保持する。
【００３６】
以上説明したように、時刻ｔ１０から時刻ｔ２２までの間では、２行目の各画素１０から信号を蓄積部９０に読み出している間に、蓄積部９０に蓄積した１行目の各画素１０からの信号を水平信号線Ｓ及び水平信号線Ｎに出力する水平転送が行われる。
【００３７】
時刻ｔ２２では、信号Ｖｐｈ４１がローレベルになり、信号Ｖｐｈ１２および信号Ｖｓｅｌ３がハイレベルになる。信号Ｖｐｈ４１がローレベルになることで、第２スイッチ部８０ｄのスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオフになる。信号Ｖｐｈ１２がハイレベルになることで、第２スイッチ部８０ａのスイッチＰＨ２Ｎ及びスイッチＰＨ２Ｓがオンになる。これにより、各画素１０の１列目に対応する蓄積部９０ａに蓄積されている２行目の各画素１０からの信号が、水平信号線Ｓ及び水平信号線Ｎに出力される。すなわち、蓄積部９０ａの導体ＣＳ２に蓄積されている光電変換信号は水平信号線Ｓに出力され、蓄積部９０ａの導体ＣＮ２に蓄積されているノイズ信号は水平信号線Ｎに出力される。出力アンプ部１１０は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００３８】
また、時刻ｔ２２において、信号Ｖｓｅｌ３がハイレベルになることで、３行目の各画素１０のトランジスタＭ４がオンになる。時刻ｔ２３では、信号Ｖｒｓｔ３がハイレベルになることで、トランジスタＭ２がオンになり、フローティングディフュージョン１５がリセットされる。さらに、３行目の各画素１０のノイズ信号が、垂直信号線３０ａ〜垂直信号線３０ｄに出力される。時刻ｔ２４では、信号Ｖｒｓｔ３がローレベルになることで、トランジスタＭ２がオフになる。時刻ｔ２５では、信号Ｖｔｎ１がハイレベルになることで、スイッチＴＮ１がオンになる。これにより、ノイズ信号が蓄積部９０ａ〜蓄積部９０ｄの導体ＣＮ１に転送される。導体ＣＮ１に付加される容量は、３行目の各画素１０からのノイズ信号を蓄積する。
【００３９】
時刻ｔ２６では、信号Ｖｐｈ１２がローレベルになり、信号Ｖｐｈ２２がハイレベルになる。信号Ｖｐｈ１２がローレベルになることで、第２スイッチ部８０ａのスイッチＰＨ２Ｎ及びスイッチＰＨ２Ｓがオフになる。信号Ｖｐｈ２２がハイレベルになることで、第２スイッチ部８０ｂのスイッチＰＨ２Ｎ及びスイッチＰＨ２Ｓがオンになる。これにより、各画素１０の２列目に対応する蓄積部９０ｂに蓄積されている２行目の各画素１０からの光電変換信号が水平信号線Ｓに出力され、ノイズ信号が水平信号線Ｎに出力される。出力アンプ部１１０は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００４０】
時刻ｔ２７では、信号Ｖｔｎ１がローレベルになることで、スイッチＴＮ１がオフになる。スイッチＴＮ１がオフされると、導体ＣＮ１に付加される容量はノイズ信号を保持する。
【００４１】
時刻ｔ２８では、信号Ｖｐｈ２２がローレベルになり、信号Ｖｐｈ３２がハイレベルになる。信号Ｖｐｈ２２がローレベルになることで、第２スイッチ部８０ｂのスイッチＰＨ２Ｎ及びスイッチＰＨ２Ｓがオフになる。信号Ｖｐｈ３２がハイレベルになることで、第２スイッチ部８０ｃのスイッチＰＨ２Ｎ及びスイッチＰＨ２Ｓがオンになる。これにより、各画素１０の３列目に対応する蓄積部９０ｃに蓄積されている２行目の各画素１０からの光電変換信号が水平信号線Ｓに出力され、ノイズ信号が水平信号線Ｎに出力される。出力アンプ部１１０は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００４２】
時刻ｔ２９では、信号Ｖｔｘ３がハイレベルになることで、３行目の各画素１０において、トランジスタＭ１がオンになる。これにより、光電変換部１２で光電変換された電荷が、フローティングディフュージョン１５に転送される。さらに、３行目の各画素１０の光電変換信号が、垂直信号線３０ａ〜垂直信号線３０ｄに出力される。時刻ｔ３０では、信号Ｖｔｘ３がローレベルになることで、トランジスタＭ１がオフになる。時刻ｔ３１では、信号Ｖｔｓ１がハイレベルになることで、第１スイッチ部７０ａ〜第１スイッチ部７０ｄのそれぞれのスイッチＴＳ１がオンになる。これにより、光電変換信号が蓄積部９０ａ〜蓄積部９０ｄの導体ＣＳ１に転送される。導体ＣＳ１に付加される容量は、３行目の各画素１０からの光電変換信号を蓄積する。
【００４３】
時刻ｔ３２では、信号Ｖｐｈ３２がローレベルになり、信号Ｖｐｈ４２がハイレベルになる。信号Ｖｐｈ３２がローレベルになることで、第２スイッチ部８０ｃのスイッチＰＨ２Ｎ及びスイッチＰＨ２Ｓがオフになる。信号Ｖｐｈ４２がハイレベルになることで、第２スイッチ部８０ｄのスイッチＰＨ２Ｎ及びスイッチＰＨ２Ｓがオンになる。これにより、各画素１０の４列目に対応する蓄積部９０ｄに蓄積されている２行目の画素１０からの光電変換信号が水平信号線Ｓに出力され、ノイズ信号が水平信号線Ｎに出力される。出力アンプ部１１０は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００４４】
時刻ｔ３３では、信号Ｖｔｓ１がローレベルになることで、スイッチＴＳ１がオフになる。スイッチＴＳ１がオフされると、導体ＣＳ１に付加される容量は光電変換信号を保持する。
【００４５】
時刻ｔ３４〜時刻ｔ４６では、時刻ｔ１０から時刻２２までの期間や時刻ｔ２２から時刻３４までの期間の場合と同様に、信号Ｖｓｅｌ４、Ｖｒｓｔ４、Ｖｔｎ２、Ｖｔｘ４、Ｖｔｓ２により制御されるトランジスタを順次オンオフさせる。これにより、導体ＣＮ２に付加される容量に４行目の各画素１０からのノイズ信号を蓄積させ、導体ＣＳ２に付加される容量に４行目の各画素１０からの光電変換信号を蓄積させる。また、時刻ｔ３４〜時刻ｔ４６では、信号Ｖｐｈ１１、Ｖｐｈ２１、Ｖｐｈ３１、Ｖｐｈ４１により制御されるトランジスタを順次オンオフさせる。これにより、蓄積部９０ａ〜蓄積部９０ｄにそれぞれ蓄積されている３行目の各画素１０からのノイズ信号および光電変換信号を順次出力させる。出力アンプ部１１０は、蓄積部９０ａ〜蓄積部９０ｄから出力されるノイズ信号と光電変換信号との差分に基づく信号を、順次出力する。
【００４６】
時刻ｔ４６〜時刻ｔ５０では、信号Ｖｐｈ１２、Ｖｐｈ２２、Ｖｐｈ３２、Ｖｐｈ４２により制御されるトランジスタを順次オンオフさせる。これにより、蓄積部９０ａ〜蓄積部９０ｄにそれぞれ蓄積されている４行目の各画素１０からのノイズ信号および光電変換信号を順次出力させる。出力アンプ部１１０は、蓄積部９０ａ〜蓄積部９０ｄから出力されるノイズ信号と光電変換信号との差分に基づく信号を、順次出力する。
【００４７】
以上説明したように、本実施の形態では、ある行の画素１０から信号を蓄積部９０に読み出している間に、蓄積部９０に蓄積した他の行の画素１０からの信号を水平信号線Ｓ及び水平信号線Ｎに出力する水平転送が行われる。画素１０からの読み出し期間中に水平転送動作を並行して行うことで、全画素１０からの読み出し時間を短縮することができる。読み出し時間を短縮することで、高フレームレートの読み出しを実現できる。
【００４８】
図５は、第１の実施の形態に係る撮像素子３の断面構造の一例を示す図である。図５は、後述する図６中のＡ−Ａ’の断面図である。撮像素子３は、例えば、裏面照射型の撮像素子である。図５に示すように、入射光は、主にＺ軸プラス方向へ向かって入射する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面奥方向をＹ軸プラス方向とする。以降のいくつかの図においては、図５の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。
【００４９】
撮像素子３は、シリコン等の半導体材料により構成される半導体基板２００と半導体基板２００に積層される配線層２１０とを含んで構成される。撮像素子３は、さらに、不図示のマイクロレンズ層、カラーフィルタ層、およびパッシベーション層を有する。撮像素子３は、例えば、Ｚ軸プラス方向に向かってマイクロレンズ層、カラーフィルタ層、パッシベーション層、半導体基板２００、および配線層２１０の順に配置される。
【００５０】
半導体基板２００は、光が入射する入射面となる第１面２０１ａ、および第１面２０１ａとは異なる第２面２０１ｂを有する。第２面２０１ｂは第１面２０１ａとは反対に位置する。本実施の形態では、撮像素子３の裏面は配線層２１０とは反対側に位置する第１面２０１ａを示し、裏面照射型は裏面となる第１面２０１ａから光を入射させる構成となる。配線層２１０は、半導体基板２００の第２面２０１ｂ側の面（第３面２０３ａ）と、第３面２０３ａとは反対側の面（第４面２０３ｂ）とを有する。
【００５１】
半導体基板２００は、第１面２０１ａと第２面２０１ｂとの間に、光電変換部１２および読み出し部２０を有する。光電変換部１２および読み出し部２０を有する画素１０は、Ｘ軸方向およびＹ軸方向に複数配置されている。光電変換部１２は、半導体基板２００の一方側、すなわち半導体基板２００の第１面２０１ａ側から入射される入射光を電荷に変換する。蓄積部９０は、半導体基板２００の一方側とは反対側、すなわち半導体基板２００の第２面２０１ｂ側に光電変換部１２と積層して設けられる。また、蓄積部９０は、光電変換部１２と配線層２１０の第４面２０３ｂとの間に設けられるともいえる。
【００５２】
半導体基板２００の第２面２０１ｂには、導体膜（金属膜）および絶縁膜を含む多層の配線層２１０が形成される。配線層２１０には、複数の配線やビアなどが配置される。導体膜には、銅、アルミニウム等が用いられる。絶縁膜は、導体膜間の絶縁膜やゲート絶縁膜などを含み、酸化膜や窒化膜などで構成される。
【００５３】
配線層２１０は、各画素１０に入力される制御信号Ｖｔｘｎ、Ｖｒｓｔｎ、Ｖｓｅｌｎ等の信号線や垂直信号線３０が設けられた信号配線層２１１と、蓄積部９０（蓄積部９０ａ〜蓄積部９０ｄ）を構成する蓄積部配線層２１２とを有する。信号配線層２１１は、半導体基板２００の第２面２０１ｂに積層され、蓄積部配線層２１２は、信号配線層２１１ａに積層される。
【００５４】
蓄積部配線層２１２は、図３および図５において、第１列目の画素列が位置する画素領域に、第１列目の画素列に対応する蓄積部９０ａが信号配線層２１１を介して積層され、第２列目の画素列が位置する画素領域に、第２列目の画素列に対応する蓄積部９０ｂが信号配線層２１１を介して積層され、以下同様に、第３列目の画素列、第４列目の画素列にそれぞれ対応する蓄積部９０ｃ、９０ｄが信号配線層２１１を介して積層される。このように、蓄積部配線層２１２の蓄積部９０ａ〜蓄積部９０ｄの各々は、対応する画素列ごとの各画素領域２２０に設けられる。蓄積部配線層２１２の蓄積部９０ａ〜蓄積部９０ｄの各々の大きさは、１列分の画素１０に対応した大きさとなる。蓄積部配線層２１２の蓄積部９０ａ〜蓄積部９０ｄは互いに同様の構成を有しており、図５に示す蓄積部９０は蓄積部９０ａ〜蓄積部９０ｄのいずれか１つに対応する。
【００５５】
蓄積部９０は、上述のように、導体ＣＮ１、導体ＣＳ１、導体ＣＮ２、導体ＣＳ２、固定電位線１２０を有する。固定電位線１２０は、例えば図５に示すように、第１固定電位線１２０ａ、第２固定電位線１２０ｂ、および第３固定電位線１２０ｃを有し、それぞれ異なる層の導体膜により構成される。第１固定電位線１２０ａおよび第３固定電位線１２０ｃは、配線層２１０の積層方向であるＺ軸方向に互いに離間して配置される。第１固定電位線１２０ａおよび第３固定電位線１２０ｃは、全ての蓄積部９０ａ、９０ｂ、９０ｃ、９０ｄに共通であり、従って、撮像素子３の全ての画素１０を覆うように形成される。第１固定電位線１２０ａと第３固定電位線１２０ｃは、上述のように全ての蓄積部に共通に構成してもよいし、各蓄積部毎に構成してもよい。
【００５６】
導体ＣＮ１、導体ＣＳ１、導体ＣＮ２、および導体ＣＳ２は、各画素列を構成する複数の画素１０の並び方向に延びている。導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２は、第１固定電位線１２０ａおよび第３固定電位線１２０ｃの間に、第１固定電位線１２０ａおよび第３固定電位線１２０ｃから離間して配置される。第２固定電位線１２０ｂは、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２の各々の間に配置されて、第１固定電位線１２０ａおよび第３固定電位線１２０ｃにビアを介して接続される。導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２と第１〜第３固定電位線１２０ａ〜１２０ｃとの間は、絶縁膜が設けられる。絶縁膜は、酸化膜や窒化膜などである。具体的には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又はこれらの膜の多層膜などである。
【００５７】
蓄積部９０では、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２の各々と第１〜第３固定電位線１２０ａ〜１２０ｃとの間で容量が形成される。導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２の各々と第１〜第３固定電位線１２０ａ〜１２０ｃとの間の距離を近くすることで、容量を大きくすることができる。容量を大きくするためにシリコン酸化膜等よりも誘電率の高い高誘電材料を用いるようにしてもよい。また、ＭＩＭ容量を用いるようにしてもよい。なお、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２には、固定電位線とは異なる配線等との間に形成される容量も付加される。
【００５８】
第１固定電位線１２０ａ、第２固定電位線１２０ｂ、および第３固定電位線１２０ｃは、電源電位または接地電位などの所定の電位が与えられる。第１固定電位線１２０ａは、信号配線層２１１の垂直信号線３０や制御信号線等と導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２との間でのシールドとして機能する。第１固定電位線１２０ａを設けることにより、垂直信号線３０や制御信号線等と導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２との間に大きな寄生容量が形成されることを抑制することができる。また、垂直信号線３０や制御信号線等と導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２との間のクロストークを抑制することができる。さらに、第１固定電位線１２０ａ、第２固定電位線１２０ｂ、および第３固定電位線１２０ｃは、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２の各々の四方を囲むように設けられることで、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２の各々の間でのシールドとして機能する。導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２の各々の間で大きな寄生容量が生じることを回避でき、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２の各々の間でのクロストークを抑制できる。
【００５９】
図５に示す例では、第１固定電位線１２０ａは、接地電位に設定されて、ビア２０２等を介して半導体基板２００に接続されている。すなわち、第１固定電位線１２０ａは、各画素１０に接地電位を供給するための接地線（グランド線）として、各画素１０に共通に接続されている。なお、第１固定電位線１２０ａに電源電位を与えて、各画素１０に共通の電源線として用いるようにしてもよい。このように、固定電位線は、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２による容量を形成するための導体と、ノイズの混入を抑制するシールドと、各画素１０の電源線または接地線とに共用される。固定電位線を各画素１０の電源線または接地線として用いることで、電源線または接地線のための配線を別途設ける必要がなくなる。このため、配線層２１０の層数を減らすことができる。
【００６０】
図６は、第１の実施の形態に係る撮像素子３の蓄積部配線層２１２の一部の平面レイアウト例を示す図である。図６（ａ）は第３固定電位線１２０ｃが形成される層の平面レイアウトの一例を示す図、図６（ｂ）は第２固定電位線１２０ｂおよび導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２が形成される層の平面レイアウトの一例を示す図、図６（ｃ）は第１固定電位線１２０ａが形成される層の平面レイアウトの一例を示す図である。
【００６１】
第３固定電位線１２０ｃおよび第１固定電位線１２０ａは、上述のように、図６に示すような面状に形成される。第３固定電位線１２０ｃおよび第１固定電位線１２０ａは、例えば行列状に２次元配置される全ての画素１０を覆うように形成される。第２固定電位線１２０ｂ、導体ＣＮ１、導体ＣＳ１、導体ＣＮ２、導体ＣＳ２は、それぞれが線状に形成される。第２固定電位線１２０ｂは、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２に対向して配置される。第２固定電位線１２０ｂのＹ軸方向の長さは、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２のＹ軸方向の長さに応じた長さとなる。本実施の形態では、蓄積部９０ａ〜蓄積部９０ｄはそれぞれ各画素１０の画素列に対応して設けられるため、第２固定電位線１２０ｂおよび導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２のＹ軸方向の長さは、１つの画素列に対応する長さとなる。第３固定電位線１２０ｃと第２固定電位線１２０ｂとは複数のビアを介して接続され、第２固定電位線１２０ｂと第１固定電位線１２０ａとは複数のビアを介して接続される。
【００６２】
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、基板２００の一方側から入射される入射光を電荷に変換する光電変換部１２と、電荷による信号を出力する出力部（増幅部１６および選択部１７）とを有し、第１方向と第１方向と交差する第２方向に配置される複数の画素１０と、基板２００の一方側とは反対側に光電変換部１２と積層して設けられ、信号を蓄積する蓄積部９０と、を備える。本実施形態では、蓄積部９０は、画素領域２２０において、半導体基板２００の第２面２０１ｂに積層して設けられる。従来技術では、画素領域２２０の周辺のアナログ／デジタル変換回路などが配置される領域に多数の容量を設けることで、撮像素子のチップ面積が増大する。これに対して、本実施の形態では、蓄積部９０は、半導体基板２００の第２面２０１ｂに積層して設けられる。このため、チップ面積の増大を抑制することができる。また、蓄積部９０は画素領域２２０に設けられることで、画素領域２２０の周辺のアナログ／デジタル変換回路などが配置される領域の面積が増大することを回避することができる。さらに、１つの画素列等に対応して容量が設けられることにより、大きな容量を形成することができる。
（２）撮像素子３は、半導体基板２００の第１面２０１ａに入射した光を電荷に変換する光電変換部１２と、半導体基板２００の第２面２０１ｂに電荷による信号を出力する読み出し部２０と、第２面２０１ｂの画素領域２２０に積層して設けられ、読み出し部２０により出力された信号を蓄積する蓄積部９０と、を備える。このようにしたので、チップ面積の増大を抑制することができる。
【００６３】
（３）蓄積部９０は、第１方向に配置される複数の画素１０に共通に接続される。このようにしたので、１つの画素列等に対応して容量を設けることができる。
（４）撮像素子３は、第１方向に配置された複数の画素１０に共通に接続され、読み出し部２０により信号が出力される信号線（垂直信号線３０）を更に備える。蓄積部９０は、信号線を介して、複数の画素１０に共通に接続される。このようにしたので、垂直信号線３０を介して読み出される各画素１０からの信号を蓄積部９０に蓄積させることができる。
（５）読み出し部２０は、電荷による信号、及び、ノイズ信号を出力する。蓄積部９０は、電荷による信号を蓄積する信号用蓄積部と、ノイズ信号を蓄積するノイズ用蓄積部とを有する。このようにしたので、読み出し部２０から出力される光電変換信号およびノイズ信号を、蓄積部９０にそれぞれ蓄積させることができる。
【００６４】
（６）信号用蓄積部とノイズ用蓄積部との間に設けられ、一定電位（例えば電源電位または接地電位）が印加される第１配線（第２固定電位線１２０ｂ）と、読み出し部２０と蓄積部９０との間に設けられ、一定電位が印加される第２配線（第１固定電位線１２０ａ）と、光が入射する側と反対側であって、蓄積部９０と絶縁膜を介して設けられ、一定電位が印加される第３配線（第３固定電位線１２０ｃ）とを有する。本実施の形態では、第１固定電位線１２０ａ、第２固定電位線１２０ｂ、および第３固定電位線１２０ｃは、導体ＣＮ１、ＣＳ１、ＣＮ２、ＣＳ２の各々の四方を囲むように設けられる。このため、ノイズの混入を抑制することができる。
（７）蓄積部９０は、第１方向に配置された複数の画素１０と接続される第１蓄積部（例えば蓄積部９０ａ）と、複数の画素１０とは異なる第１方向に配置された複数の画素と接続される第２蓄積部（例えば蓄積部９０ｂ）とを有し、第１蓄積部と第２蓄積部とは、第２方向に並んで複数設けられる。このようにしたので、例えば画素列ごとに蓄積部を設けることができ、大きな容量を得ることができる。
【００６５】
（８）読み出し部９０は、光電変換部１２により変換された電荷を保持する保持部１５と、電荷を保持部１５に転送する転送部１３と、保持部１５により保持された電荷を排出する排出部１４と、転送部１３により転送された電荷による信号を増幅する増幅部１６と、を有する。このようにしたので、各画素１０から光電変換部１２により光電変換された電荷に基づく光電変換信号を読み出すことができる。
（９）ノイズ信号は、保持部１５に保持された電荷を排出したときの信号である。このようにしたので、光電変換信号に対する基準レベルとなるノイズ信号を得ることができる。
【００６６】
（１０）撮像素子３は、半導体基板２００の第１面２０１ａに入射した光を電荷に変換する光電変換部１２と、半導体基板２００の第２面２０１ｂに電荷による信号を出力する読み出し部２０と、を有する第１層（半導体基板２００）と、第２面２０１ｂにおいて第１層に積層され、読み出し部２０により出力された信号を蓄積する蓄積部９０を有する第２層（蓄積部配線層２１２）と、を備える。このようにしたので、チップ面積を増大させることなく大きな容量値を得ることができる。
（１１）蓄積部９０は、導体による容量を有する。このようにしたので、拡散容量を設ける場合と比較して、チップ面積の増大を抑制することができる。
【００６７】
（１２）撮像素子３は、入射した光を電荷に変換する光電変換部１２と、光電変換部１２で光電変換された電荷が転送される第１の蓄積部（フローティングディフュージョン１５）と、第１の蓄積部に転送された電荷による信号を出力する出力部（増幅部１６および選択部１７）とを有する複数の画素１０と、第１の蓄積部に光電変換部１２から転送された電荷による画素信号（光電変換信号）と、第１の蓄積部の電荷をリセットしたリセット信号（ノイズ信号）とを切り替えて出力部から出力させる出力制御部（垂直走査回路４０）と、出力部から出力された画素信号を蓄積する第２の蓄積部（信号用蓄積部）と、出力部から出力されたリセット信号を蓄積する第３の蓄積部（ノイズ用蓄積部）と、を有する。画素１０は、光が入射する面と、第２の蓄積部または第３の蓄積部との間に配置されている。このようにしたので、チップ面積の増大を抑制することができる。また、チップ面積を増大させることなく大きな容量値を得ることができる。
【００６８】
（第２の実施の形態）
第２の実施の形態に係る撮像装置は、第１の実施の形態に係る撮像装置１と同様の構成を有する。第２の実施の形態に係る撮像素子では、主に、画素列ごとに複数の垂直信号線を設けて複数行の画素１０の同時読み出しを行う点で、第１の実施の形態と異なる。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。
【００６９】
図７は、第２の実施の形態に係る撮像素子３の一部の構成を示す回路図である。第２の実施の形態では、画素１０の各列に対応して２つの垂直信号線（垂直信号線３０Ａおよび垂直信号線３０Ｂ）が設けられる。各列の画素１０は１行ごとに異なる垂直信号線に接続される。また、第２の実施の形態では、撮像素子３は、選択回路５０（選択回路５０Ａおよび選択回路５０Ｂ）と、電流源６０（電流源６０Ａ１〜電流源６０Ａ３、電流源６０Ｂ１〜電流源６０Ｂ３）と、第１スイッチ部７０（第１スイッチ部７０Ａ１〜第１スイッチ部７０Ａ３、第１スイッチ部７０Ｂ１〜第１スイッチ部７０Ｂ３）と、第２スイッチ部８０（第２スイッチ部８０Ａ１〜第２スイッチ部８０Ａ３、第２スイッチ部８０Ｂ１〜第２スイッチ部８０Ｂ３）と、蓄積部９０（蓄積部９０Ａ１〜蓄積部９０Ａ３、蓄積部９０Ｂ１〜蓄積部９０Ｂ３）と、水平走査回路１００（水平走査回路１００Ａおよび水平走査回路１００Ｂ）と、出力アンプ部１１０（出力アンプ部１１０Ａおよび出力アンプ部１１０Ｂ）を含んで構成される。図７に示す例では、説明を簡略化するために、画素１０は水平方向３画素×垂直方向４画素のみ図示している。
【００７０】
図８は、第２の実施の形態に係る撮像素子３の動作例を示すタイミングチャートである。図８において、時刻ｔ１〜時刻ｔ１０、時刻ｔ１０〜時刻ｔ２２、時刻ｔ２２〜時刻ｔ２６は、それぞれ１水平期間となる。
【００７１】
時刻ｔ１では、信号Ｖｓｅｌ１および信号Ｖｓｅｌ２がハイレベルになることで、１行目および２行目の各画素１０において、選択部１７のトランジスタＭ４がオンになる。時刻ｔ２では、信号Ｖｒｓｔ１および信号Ｖｒｓｔ２がハイレベルになることで、１行目および２行目の各画素１０において、排出部１４のトランジスタＭ２がオンになり、フローティングディフュージョン１５の電位がリセット電位になる。また、１行目の各画素１０のノイズ信号がそれぞれ垂直信号線３０Ｂ１〜垂直信号線３０Ｂ３に出力され、２行目の各画素１０のノイズ信号がそれぞれ垂直信号線３０Ａ１〜垂直信号線３０Ａ３に出力される。
【００７２】
時刻ｔ３では、信号Ｖｒｓｔ１および信号Ｖｒｓｔ２がローレベルになることで、トランジスタＭ２がオフになる。時刻ｔ４では、信号Ｖｔｎ１がハイレベルになることで、第１スイッチ部７０Ａ１〜第１スイッチ部７０Ａ３および第１スイッチ部７０Ｂ１〜第１スイッチ部７０Ｂ３のそれぞれのスイッチＴＮ１がオンになる。これにより、１行目の各画素１０からのノイズ信号が蓄積部９０Ｂ１〜蓄積部９０Ｂ３の導体ＣＮ１Ｂに転送され、２行目の各画素１０からのノイズ信号が蓄積部９０Ａ１〜蓄積部９０Ａ３の導体ＣＮ１Ａに転送される。時刻ｔ５では、信号Ｖｔｎ１がローレベルになることで、スイッチＴＮ１がオフになる。スイッチＴＮ１がオフされると、蓄積部９０Ｂ１〜蓄積部９０Ｂ３の導体ＣＮ１Ｂに付加される容量は、それぞれ１行目の各画素１０からのノイズ信号を保持する。また、蓄積部９０Ａ１〜蓄積部９０Ａ３の導体ＣＮ１Ａに付加される容量は、それぞれ２行目の各画素１０からのノイズ信号を保持する。
【００７３】
時刻ｔ６では、信号Ｖｔｘ１および信号Ｖｔｘ２がハイレベルになることで、１行目および２行目の各画素１０において、転送部１３のトランジスタＭ１がオンになり、光電変換部１２で光電変換された電荷がフローティングディフュージョン１５に転送される。また、１行目の各画素１０の光電変換信号がそれぞれ垂直信号線３０Ｂ１〜垂直信号線３０Ｂ３に出力され、２行目の各画素１０の光電変換信号がそれぞれ垂直信号線３０Ａ１〜垂直信号線３０Ａ３に出力される。時刻ｔ７では、信号Ｖｔｘ１および信号Ｖｔｘ２がローレベルになることで、トランジスタＭ１がオフになる。
【００７４】
時刻ｔ８では、信号Ｖｔｓ１がハイレベルになることで、第１スイッチ部７０Ａ１〜第１スイッチ部７０Ａ３および第１スイッチ部７０Ｂ１〜第１スイッチ部７０Ｂ３のスイッチＴＳ１がオンになる。これにより、１行目の各画素１０からの光電変換信号が蓄積部９０Ｂ１〜蓄積部９０Ｂ３の導体ＣＳ１Ｂに転送され、２行目の各画素１０からの光電変換信号が蓄積部９０Ａ１〜蓄積部９０Ａ３の導体ＣＳ１Ａに転送される。時刻ｔ９では、信号Ｖｔｓ１がローレベルになることで、スイッチＴＳ１がオフになる。スイッチＴＳ１がオフされると、蓄積部９０Ｂ１〜蓄積部９０Ｂ３の導体ＣＳ１Ｂに付加される容量は、それぞれ１行目の各画素１０からの光電変換信号を保持する。また、蓄積部９０Ａ１〜蓄積部９０Ａ３の導体ＣＳ１Ａに付加される容量は、それぞれ２行目の各画素１０からの光電変換信号を保持する。
【００７５】
以上説明したように、時刻ｔ１から時刻ｔ１０までの間では、１行目の各画素１０の信号が蓄積部９０Ｂ１〜蓄積部９０Ｂ３に読み出されると共に、２行目の各画素１０の信号が蓄積部９０Ａ１〜蓄積部９０Ａ３に読み出される。
【００７６】
時刻ｔ１０〜時刻ｔ２２では、時刻ｔ１から時刻１０までの期間の場合と同様に、信号Ｖｓｅｌ３、Ｖｓｅｌ４、Ｖｒｓｔ３、Ｖｒｓｔ４、Ｖｔｎ２、Ｖｔｘ３、Ｖｔｘ４、Ｖｔｓ２により制御されるトランジスタを順次オンオフさせる。これにより、蓄積部９０Ｂ１〜蓄積部９０Ｂ３の導体ＣＮ２Ｂおよび導体ＣＳ２Ｂに付加される容量に、それぞれ３行目の各画素１０からのノイズ信号および光電変換信号を蓄積させる。また、蓄積部９０Ａ１〜蓄積部９０Ａ３の導体ＣＮ２Ａおよび導体ＣＳ２Ａに付加される容量に、それぞれ４行目の各画素１０からのノイズ信号および光電変換信号を蓄積させる。このように、本実施の形態では、導体ＣＮ１Ａ、ＣＮ２Ａ、ＣＮ１Ｂ、およびＣＮ２Ｂは、ノイズ信号を蓄積するノイズ用蓄積部として機能する。また、導体ＣＳ１Ａ、ＣＳ２Ａ、ＣＳ１Ｂ、およびＣＳ２Ｂは、光電変換信号を蓄積する信号用蓄積部として機能する。
【００７７】
また、時刻ｔ１０では、信号Ｖｐｈ１１がハイレベルになることで、第２スイッチ部８０Ａ１および第２スイッチ部８０Ｂ１のスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオンになる。これにより、蓄積部９０Ｂ１に蓄積されている１行目の画素１０からの信号が、水平信号線ＢＳ及び水平信号線ＢＮに出力される。また、蓄積部９０Ａ１に蓄積されている２行目の画素１０からの信号が、水平信号線ＡＳ及び水平信号線ＡＮに出力される。出力アンプ部１１０Ａおよび出力アンプ部１１０Ｂの各々は、ノイズ信号と光電変換信号との差分に基づく信号を出力する。
【００７８】
時刻ｔ１４では、信号Ｖｐｈ２１がハイレベルになることで、第２スイッチ部８０Ａ２および第２スイッチ部８０Ｂ２のスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオンになる。これにより、蓄積部９０Ｂ２に蓄積されている１行目の画素１０からの信号が水平転送され、蓄積部９０Ａ２に蓄積されている２行目の画素１０からの信号が水平転送される。時刻ｔ１６では、信号Ｖｐｈ３１がハイレベルになることで、第２スイッチ部８０Ａ３および第２スイッチ部８０Ｂ３のスイッチＰＨ１Ｎ及びスイッチＰＨ１Ｓがオンになる。これにより、蓄積部９０Ｂ３に蓄積されている１行目の画素１０からの信号が水平転送され、蓄積部９０Ａ３に蓄積されている２行目の画素１０からの信号が水平転送される。
【００７９】
時刻ｔ２２〜時刻ｔ２５では、信号Ｖｐｈ１２、Ｖｐｈ２２、Ｖｐｈ３２により制御されるトランジスタを順次オンオフさせる。これにより、蓄積部９０Ｂ１〜蓄積部９０Ｂ３にそれぞれ蓄積されている３行目の各画素１０からのノイズ信号および光電変換信号を順次出力させる。また、蓄積部９０Ａ１〜蓄積部９０Ａ３にそれぞれ蓄積されている４行目の各画素１０からのノイズ信号および光電変換信号を順次出力させる。出力アンプ部１１０Ａおよび出力アンプ部１１０Ｂは、ノイズ信号と光電変換信号との差分に基づく信号を順次出力する。
【００８０】
図９は、第２の実施の形態に係る撮像素子３の断面構造の一例を示す図である。図９は、後述する図１０中のＡ−Ａ’の断面図である。配線層２１０には、蓄積部９０Ａ（蓄積部９０Ａ１〜蓄積部９０Ａ３）を有する蓄積部配線層２１２Ａおよび蓄積部９０Ｂ（蓄積部９０Ｂ１〜蓄積部９０Ｂ３）を有する蓄積部配線層２１２Ｂが設けられる。蓄積部配線層２１２Ｂは、半導体基板２００の第２面２０１ｂの画素領域２２０において、蓄積部配線層２１２Ａに積層して設けられる。また、蓄積部９０Ａおよび蓄積部９０Ｂの各々の大きさは、１列分の画素１０に対応した大きさとなる。
【００８１】
固定電位線１２０は、図９に示すように、第１固定電位線１２０ａ、第２固定電位線１２０ｂ、第３固定電位線１２０ｃ、第４固定電位線１２０ｄ、および第５固定電位線１２０ｅを有し、それぞれ異なる層の導体膜により構成される。蓄積部配線層２１２Ａでは、主に導体ＣＮ１Ａ、ＣＳ１Ａ、ＣＮ２Ａ、ＣＳ２Ａの各々と第１〜第３固定電位線１２０ａ〜１２０ｃとの間で容量が形成される。また、蓄積部配線層２１２Ｂでは、主に導体ＣＮ１Ｂ、ＣＳ１Ｂ、ＣＮ２Ｂ、ＣＳ２Ｂの各々と第３〜第５固定電位線１２０ｃ〜１２０ｅとの間で容量が形成される。第３固定電位線１２０ｃは、蓄積部９０Ａの導体ＣＮ１Ａ、ＣＳ１Ａ、ＣＮ２Ａ、ＣＳ２Ａと、蓄積部９０Ｂの導体ＣＮ１Ｂ、ＣＳ１Ｂ、ＣＮ２Ｂ、ＣＳ２Ｂとの間でのシールドとして機能する。
【００８２】
図１０は、第２の実施の形態に係る撮像素子３の蓄積部配線層２１２の一部の平面レイアウト例を示す図である。図１０（ａ）は第５固定電位線１２０ｅが形成される層の平面レイアウトの一例を示す図、図１０（ｂ）は第４固定電位線１２０ｄおよび導体ＣＮ１Ｂ、ＣＳ１Ｂ、ＣＮ２Ｂ、ＣＳ２Ｂが形成される層の平面レイアウトの一例を示す図、図１０（ｃ）は第３固定電位線１２０ｃが形成される層の平面レイアウトの一例を示す図である。また、図１０（ｄ）は第２固定電位線１２０ｂおよび導体ＣＮ１Ａ、ＣＳ１Ａ、ＣＮ２Ａ、ＣＳ２Ａが形成される層の平面レイアウトの一例を示す図、図１０（ｅ）は第１固定電位線１２０ａが形成される層の平面レイアウトの一例を示す図である。
【００８３】
第５固定電位線１２０ｅは、第３固定電位線１２０ｃおよび第１固定電位線１２０ａと同様に、例えば行列状に２次元配置される全ての画素１０を覆うように形成される。第４固定電位線１２０ｄは、第２固定電位線１２０ｂと同様に線状に形成される。本実施の形態では、蓄積部９０Ａおよび蓄積部９０Ｂはそれぞれ各画素１０の画素列に対応して設けられるため、第４固定電位線１２０ｄ、導体ＣＮ１Ｂ、ＣＳ１Ｂ、ＣＮ２Ｂ、ＣＳ２ＢのＹ軸方向の長さは、１つの画素列に対応する長さとなる。第５固定電位線１２０ｅと第４固定電位線１２０ｄとは複数のビアを介して接続され、第４固定電位線１２０ｄと第３固定電位線１２０ｃとは複数のビアを介して接続される。
【００８４】
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（１３）蓄積部９０は、第１方向に配置された複数の画素１０のうちの第１の複数の画素１０と接続される第１蓄積部９０Ａと、第１方向に配置された複数の画素１０のうちの第２の複数の画素１０と接続される第２蓄積部９０Ｂとを有する。本実施の形態では、撮像素子３は、第２層（蓄積部配線層２１２Ａ）に積層される第３層（蓄積部配線層２１２Ｂ）を更に備える。このようにしたので、チップ面積の拡大を抑制すると共に、複数の蓄積部９０を設けることができる。また、画素列ごとに複数の蓄積部９０を設けることで、複数行の画素１０の同時読み出しを実現することができる。
【００８５】
（第３の実施の形態）
第３の実施の形態に係る撮像装置は、第１の実施の形態に係る撮像装置１と同様の構成を有する。第３の実施の形態に係る撮像素子では、主に、蓄積部９０Ａと蓄積部９０Ｂとを積層することなく各々を配置する点で、第２の実施の形態と異なる。なお、図中、第１及び第２の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。
【００８６】
図１１は、第３の実施の形態に係る撮像素子３の一部の構成を示す回路図である。第３の実施の形態に係る撮像素子は、第２の実施の形態に係る撮像素子３と同様の回路構成を有する。第２の実施の形態では、蓄積部９０Ａおよび蓄積部９０Ｂの各々は、１列分の画素１０に対応した大きさで設ける例について説明した。これに対して、第３の実施の形態では、蓄積部９０Ａおよび蓄積部９０Ｂの各々は、１列分の画素１０のうち所定数の画素１０に対応した大きさで設けられる。例えば、蓄積部９０Ａおよび蓄積部９０Ｂの大きさは、１列の半分の画素１０に対応した大きさとなる。なお、第３の実施の形態に係る撮像素子３の動作は、第２の実施の形態に係る撮像素子３と同様となる。
【００８７】
図１２は、第３の実施の形態に係る撮像素子３の断面構造の一例を示す図である。図１２（ａ）は後述する図１３中のＡ−Ａ’の断面図、図１２（ｂ）は後述する図１３中のＢ−Ｂ’の断面図である。配線層２１０の蓄積部配線層２１２には、蓄積部９０Ａ（蓄積部９０Ａ１〜蓄積部９０Ａ４）および蓄積部９０Ｂ（蓄積部９０Ｂ１〜蓄積部９０Ｂ４）が設けられる。図１２（ａ）に示す断面図では、蓄積部９０Ｂが示されている。また、図１２（ｂ）に示すように、蓄積部９０Ａおよび蓄積部９０Ｂは、同じ層の導体膜や絶縁膜を用いて形成される。
【００８８】
図１３は、第３の実施の形態に係る撮像素子３の蓄積部配線層２１０の一部の平面レイアウト例を示す図である。図１３（ａ）は第３固定電位線１２０ｃが形成される層の平面レイアウトの一例を示す図、図１３（ｂ）は第２固定電位線１２０ｂおよび導体ＣＮ１Ａ、ＣＳ１Ａ、ＣＮ２Ａ、ＣＳ２Ａ、ＣＮ１Ｂ、ＣＳ１Ｂ、ＣＮ２Ｂ、ＣＳ２Ｂが形成される層の平面レイアウトの一例を示す図、図１３（ｃ）は第１固定電位線１２０ａが形成される層の平面レイアウトの一例を示す図である。
【００８９】
第２固定電位線１２０ｂは、蓄積部９０Ａの導体ＣＮ１Ａ、ＣＳ１Ａ、ＣＮ２Ａ、ＣＳ２Ａの各々の間に配置される。また、第２固定電位線１２０ｂは、蓄積部９０Ｂの導体ＣＮ１Ｂ、ＣＳ１Ｂ、ＣＮ２Ｂ、ＣＳ２Ｂの各々の間に配置される。本実施の形態では、蓄積部９０Ａおよび蓄積部９０Ｂの各々の大きさは１つの画素列のうちの所定数の画素１０に対応した大きさとなるため、導体ＣＮ１Ａ、ＣＳ１Ａ、ＣＮ２Ａ、ＣＳ２Ａ及び導体ＣＮ１Ｂ、ＣＳ１Ｂ、ＣＮ２Ｂ、ＣＳ２ＢのＹ軸方向の長さは、１つの画素列のうちの所定数の画素１０に対応する長さとなる。また、第２固定電位線１２０ｂは、蓄積部９０Ａの導体ＣＮ１Ａ、ＣＳ１Ａ、ＣＮ２Ａ、ＣＳ２Ａと、蓄積部９０Ｂの導体ＣＮ１Ｂ、ＣＳ１Ｂ、ＣＮ２Ｂ、ＣＳ２Ｂとの間でのシールドとして機能する。
【００９０】
上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（１４）蓄積部９０は、第１方向に配置された複数の画素１０のうちの第１の複数の画素１０と接続される第１蓄積部９０Ａと、第１方向に配置された複数の画素１０のうちの第２の複数の画素と接続される第２蓄積部９０Ｂとを有する。本実施の形態では、複数の蓄積部９０の各々は、複数の画素列の各々に対応し、対応する画素列の画素１０から読み出された信号を記憶する。複数の蓄積部９０は、対応する画素列のうちの所定数の画素を含む画素領域２００に設けられる。このようにしたので、複数の蓄積部９０を積層することなく配置することができる。このため、配線層２１０の層数を減らすことができる。
【００９１】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
【００９２】
（変形例１）
図１４は、変形例１に係る撮像素子３の一部の構成を示す回路図である。変形例１に係る撮像素子３では、各垂直信号線３０に接続される増幅器（バッファ）１３０を備える。増幅器１３０（増幅器１３０ａ〜増幅器１３０ｄ）は、画素１０から読み出される信号を増幅した信号を出力する。このため、各画素１０と各蓄積部９０との間における信号遅延や信号レベルの低下を抑制することができる。この結果、例えば蓄積部９０の容量が大きい場合等においても、高フレームレートの読み出しを行うことができる。
【００９３】
また、変形例１に係る撮像素子３では、画素列ごとに２つのアナログ／デジタル変換回路（ＡＤ変換回路１４０ＡおよびＡＤ変換回路１４０Ｂ）を設ける。ＡＤ変換回路１４０ＡおよびＡＤ変換回路１４０Ｂは、それぞれが対応する画素列からの光電変換信号およびノイズ信号の差分に基づくデジタル信号を出力する。ＡＤ変換回路１４０Ａから出力されるデジタル信号およびＡＤ変換回路１４０Ｂから出力されるデジタル信号は平均化される。ＡＤ変換回路１４０Ａ１から出力されるデジタル信号とＡＤ変換回路１４０Ｂ１から出力されるデジタル信号とが平均化され、ＡＤ変換回路１４０Ａ２から出力されるデジタル信号とＡＤ変換回路１４０Ｂ２から出力されるデジタル信号とが平均化される。同様に、ＡＤ変換回路１４０Ａ３から出力されるデジタル信号とＡＤ変換回路１４０Ｂ３から出力されるデジタル信号とが平均化され、ＡＤ変換回路１４０Ａ４から出力されるデジタル信号とＡＤ変換回路１４０Ｂ４から出力されるデジタル信号とが平均化される。平均化された信号は、図１４に示す出力端子に出力される。本変形例では、蓄積部９０に蓄積された各画素１０からの信号を、ＡＤ変換回路１４０ＡおよびＡＤ変換回路１４０Ｂの各々でデジタル信号に変換し、２つのデジタル信号の平均化を行う。このため、蓄積部９０から第２スイッチ部８０への信号の転送時などに混入するノイズを低減した信号を、出力端子に出力することができる。
【００９４】
（変形例２）
上述した実施の形態では、光電変換信号およびノイズ信号を蓄積するための容量として、導体による容量を設ける例について説明した。しかし、導体以外の材料を用いた容量を、半導体基板の第２面２０１ｂに積層して設けるようにしてもよい。
【００９５】
（変形例３）
上述した実施の形態では、信号配線層２１１を半導体基板２００の第２面２０１ｂに積層し、蓄積部配線層２１２を信号配線層２１１に積層する例について説明した。しかし、蓄積部配線層２１２を半導体基板２００の第２面２０１ｂに積層し、信号配線層２１１を蓄積部配線層２１２に積層するようにしてもよい。また、蓄積部配線層２１２は、半導体基板２００の第２面２０１ｂに導体膜や絶縁膜を介して積層してもよいし、直接積層してもよい。
【００９６】
（変形例４）
上述した実施の形態では、撮像素子３は、裏面照射型の構成とする例について説明した。しかし、撮像素子３を、光が入射する入射面に配線層２１０を設ける表面照射型の構成としてもよい。この場合、撮像素子３は、半導体基板２００の第２面２０１ｂに光が入射する構成となる。画素１０は、第１方向（例えば列方向）およびそれと交差する第２方向（例えば行方向）に複数配置される。蓄積部９０を、複数の画素の間、例えば、第２方向に配置された複数の画素の間に配置するようにしてもよい。
【００９７】
（変形例５）
上記の実施の形態および変形例では、画素１０からの光電変換信号およびノイズ信号を蓄積する蓄積部９０について説明した。しかし、蓄積部は、撮像素子３に含まれる他の回路の蓄積部としても適用可能である。
【００９８】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【００９９】
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１６年第３８１６１号（２０１６年２月２９日出願）
【符号の説明】
【０１００】
３  撮像素子、１２  光電変換部、２０  読み出し部、９０  蓄積部、２００  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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