(57)【要約】 本開示の表示装置は、半導体基板（７１）、及び、容量素子（２７）を有する回路部、を備えており、容量素子は、半導体基板内に形成され、基板深さ方向に延在する誘電体層（２７１）、誘電体層の一方の面側に誘電体層と対向して形成された第１の電極（２７２）、及び、誘電体層の他方の面側に誘電体層と対向して形成された第２の電極（２７３）から成る。本開示の電子機器は、上記の構成の表示装置を有する。
2018020844.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、及び、容量素子を有する回路部、  を備えており、  容量素子は、  半導体基板内に形成され、基板深さ方向に延在する誘電体層、  誘電体層の一方の面側に誘電体層と対向して形成された第１の電極、及び、  誘電体層の他方の面側に誘電体層と対向して形成された第２の電極から成る、  表示装置。
【請求項２】
回路部は、発光部を含む画素毎に設けられ、発光部を駆動する駆動回路部である、  請求項１に記載の表示装置。
【請求項３】
駆動回路部は、発光部を駆動する駆動トランジスタを有しており、  誘電体層及び第１の電極は、半導体基板内において、画素間を分離する素子分離領域内に形成されており、  第１の電極は、駆動トランジスタの一方のソース／ドレイン領域に電気的に接続されている、  請求項２に記載の表示装置。
【請求項４】
誘電体層及び第１の電極はその下端部が、基板深さ方向において、素子分離領域の下端よりも深い位置になるように形成されている、  請求項３に記載の表示装置。
【請求項５】
第２の電極は、半導体基板内の一方のソース／ドレイン領域側に形成されている、  請求項３に記載の表示装置。
【請求項６】
第２の電極は、電源ラインに電気的に接続されている、  請求項３に記載の表示装置。
【請求項７】
半導体基板、及び、容量素子を有する回路部、  を備える表示装置の製造に当たって、  半導体基板内に、基板深さ方向に延在する誘電体層を形成する工程、  誘電体層の一方の面側に誘電体層と対向して第１の電極を形成する工程、及び、  しかる後、誘電体層の他方の面側に誘電体層と対向して第２の電極を形成する工程、  の各工程の処理を実行することによって容量素子を作製する、  表示装置の製造方法。
【請求項８】
半導体基板、及び、容量素子を有する回路部、  を備えており、  容量素子は、  半導体基板内に形成され、基板深さ方向に延在する誘電体層、  誘電体層の一方の面側に誘電体層と対向して形成された第１の電極、及び、  誘電体層の他方の面側に誘電体層と対向して形成された第２の電極から成る、  表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】  本開示は、表示装置、表示装置の製造方法、及び、電子機器に関する。
【背景技術】
【０００２】  表示装置の一つとして、自発光素子である有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と記述する）を用いた有機エレクトロルミネッセンス表示装置（以下、「有機ＥＬ表示装置」と記述する）がある。有機ＥＬ表示装置は、自発光型であるため、消費電力が低いという特性を有しており、実用化に向けての開発、商品化が進められている。【０００３】  有機ＥＬ表示装置では、４つのトランジスタ（Ｔｒ）、及び、それらのトランジスタに繋がる２つの容量素子（Ｃ）を有する４Ｔｒ／２Ｃの回路構成の回路部が、発光部（有機ＥＬ素子）を駆動する駆動回路部として用いられている（例えば、特許文献１参照）。この駆動回路部では、各画素の特性ばらつきを補正するための閾値補正動作や、輝度補正のためのブートストラップ動作などが行われる。このような特性の安定化のためには、容量素子を用いる回路構成が重要となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−３４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】  有機ＥＬ表示装置等の表示装置において、容量素子として、一般的に、配線層を使用して形成した構造のものが知られている。画素の発光部を駆動する駆動回路部にあっては、各画素の限られた領域の中で、必要な容量値を持った構造の容量素子が形成されている。そのため、画素サイズの微細化（表示画像の高精細化）と容量素子の容量値確保とはトレードオフの関係になってしまっている。具体的には、容量素子の容量値を大きく確保しようとすると、容量素子の形成領域が大きくなる。すると、容量素子の形成領域が大きくなる分だけ、画素サイズが大きくなり、高精細化の妨げとなる。【０００６】  尚、ここでは、駆動回路部を例に挙げて説明したが、画素アレイ部の周辺に配置される周辺回路部にあっても、容量素子の形成領域が大きくなることは、周辺回路部の形成領域の大型化を招くため、表示装置の小型化の妨げとなる。【０００７】  そこで、本開示は、駆動回路部や周辺回路部等の回路部の形成領域の縮小化に寄与できる表示装置、表示装置の製造方法、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】  上記の目的を達成するための本開示の表示装置は、  半導体基板、及び、容量素子を有する回路部、  を備えており、  容量素子は、  半導体基板内に形成され、基板深さ方向に延在する誘電体層、  誘電体層の一方の面側に誘電体層と対向して形成された第１の電極、及び、  誘電体層の他方の面側に誘電体層と対向して形成された第２の電極から成る。また、上記の目的を達成するための本開示の電子機器は、上記の構成の表示装置を有する。【０００９】  上記の目的を達成するための本開示の表示装置の製造方法は、  半導体基板、及び、容量素子を有する回路部、  を備える表示装置の製造に当たって、  半導体基板内に、基板深さ方向に延在する誘電体層を形成する工程、  誘電体層の一方の面側に誘電体層と対向して第１の電極を形成する工程、及び、  しかる後、誘電体層の他方の面側に誘電体層と対向して第２の電極を形成する工程、  の各工程の処理を実行することによって容量素子を作製する。
【発明の効果】
【００１０】  本開示によれば、半導体基板内に容量素子を作り込むことで、半導体基板上に当該容量素子を形成するための領域を確保する必要がなくなるため、駆動回路部や周辺回路部等の回路部の形成領域の縮小化に寄与できる。【００１１】  尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
【図面の簡単な説明】
【００１２】
【図１】図１は、本開示のアクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】図２は、本開示のアクティブマトリクス型有機ＥＬ表示装置における画素（画素回路）の回路構成の一例を示す回路図である。
【図３】図３は、アクティブマトリクス型有機ＥＬ表示装置の基本的な動作の説明に供するタイミング波形図である。
【図４】図４は、画素の断面構造の一例を示す断面図である。
【図５】図５Ａは、実施例１に係る容量素子を示す模式的な平面図であり、図５Ｂは、図５ＡのＡ−Ａ線に沿った断面構造を示す断面図である。
【図６】図６Ａ、図６Ｂ、図６Ｃ及び図６Ｄは、実施例１に係る容量素子の製造法の工程を模式的に示す断面図（その１）である。
【図７】図７Ａ、図７Ｂ及び図７Ｃは、実施例１に係る容量素子の製造法の工程を模式的に示す断面図（その２）である。
【図８】図８Ａ及び図８Ｂは、実施例２に係る容量素子を示す模式的な平面図である。
【図９】図９Ａは、実施例３に係る容量素子を示す模式的な平面図であり、図９Ｂは、図９ＡのＡ−Ａ線に沿った断面構造を示す断面図である。
【図１０】図１０Ａ、図１０Ｂ、図１０Ｃ及び図１０Ｄは、実施例３に係る容量素子の製造法の工程を模式的に示す断面図（その１）である。
【図１１】図１１Ａ、図１１Ｂ、図１１Ｃ及び図１１Ｄは、実施例３に係る容量素子の製造法の工程を模式的に示す断面図（その２）である。
【図１２】図１２は、応用例に係る配線構造を示す断面図である。
【図１３】図１３Ａ、図１３Ｂ、図１３Ｃ及び図１３Ｄは、応用例に係る配線構造の製造法の工程を模式的に示す断面図（その１）である。
【図１４】図１４Ａ、図１４Ｂ、図１４Ｃ及び図１４Ｄは、応用例に係る配線構造の製造法の工程を模式的に示す断面図（その２）である。
【図１５】図１５Ａは、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの正面図であり、図１５Ｂは、その背面図である。
【図１６】図１６は、ヘッドマウントディスプレイの外観図である。
【発明を実施するための形態】
【００１３】  以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。１．本開示の表示装置、表示装置の製造方法、及び、電子機器、全般に関する説明２．アクティブマトリクス型有機ＥＬ表示装置  ２−１．システム構成  ２−２．画素回路  ２−３．基本的な回路動作  ２−４．画素構造  ２−５．半導体基板内に作り込む容量素子    ２−５−１．実施例１    ２−５−２．実施例２（実施例１の変形例）    ２−５−３．実施例３（実施例１の変形例）    ２−５−４．応用例３．変形例４．本開示の電子機器  ４−１．具体例１（デジタルスチルカメラの例）  ４−２．具体例２（ヘッドマウントディスプレイの例）５．本開示がとることができる構成
【００１４】＜本開示の表示装置、表示装置の製造方法、及び、電子機器、全般に関する説明＞  本開示の表示装置、表示装置の製造方法、及び、電子機器にあっては、回路部について、発光部を含む画素毎に設けられ、発光部を駆動する駆動回路部である構成とすることができる。このとき、駆動回路部について、発光部を駆動する駆動トランジスタを有する構成とすることができる。そして、誘電体層及び第１の電極が、半導体基板内において、画素間を分離する素子分離領域内に形成され、第１の電極が、駆動トランジスタの一方のソース／ドレイン領域に電気的に接続された構成とすることができる。
【００１５】  上述した好ましい構成を含む本開示の表示装置、表示装置の製造方法、及び、電子機器にあっては、誘電体層及び第１の電極について、その下端部が、基板深さ方向において、素子分離領域の下端よりも深い位置になるように形成された構成とすることができる。また、第２の電極について、半導体基板内の一方のソース／ドレイン領域側に形成された構成とすることができる。更に、第２の電極について、電源ラインに電気的に接続された構成とすることができる。
【００１６】＜アクティブマトリクス型表示装置＞  本開示の表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御するアクティブマトリクス型表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＭＯＳ(Metal Oxide Semiconductor)トランジスタやＴＦＴ（Thin Film Transistor；薄膜トランジスタ）を例示することができる。
【００１７】  ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である例えば有機ＥＬ素子を、画素回路の発光部（発光素子）として用いるアクティブマトリクス型有機ＥＬ表示装置を例に挙げて説明するものとする。以下では、「画素回路」を単に「画素」と記述する場合がある。
【００１８】［システム構成］  図１は、本開示のアクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。図１に示すように、本開示の有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０が行列状に２次元配置されて成る画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される周辺回路部とを有する構成となっている。周辺回路部は、例えば、画素アレイ部３０と同じ表示パネル７０上に搭載された書込み走査部４０、第１駆動走査部５０Ａ、第２駆動走査部５０Ｂ、及び、信号出力部６０等から成り、画素アレイ部３０の各画素２０を駆動する。尚、書込み走査部４０、第１駆動走査部５０Ａ、第２駆動走査部５０Ｂ、及び、信号出力部６０のいくつか、あるいは全部を表示パネル７０外に設ける構成を採ることも可能である。
【００１９】  有機ＥＬ表示装置１０については、モノクロ（白黒）表示対応の構成とすることもできるし、カラー表示対応の構成とすることもできる。有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素／ピクセル）は複数の副画素（サブピクセル）から構成される。このとき、副画素の各々が図１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００２０】  但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００２１】  画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１（３１1〜３１m）、第１駆動線３２（３２1〜３２m）、及び、第２駆動線３３（３３1〜３３m）が画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３４（３４1〜３４n）が画素列毎に配線されている。
【００２２】  走査線３１1〜３１mは、書込み走査部４０の対応する行の出力端にそれぞれ接続されている。第１駆動線３２1〜３２mは、第１駆動走査部５０Ａの対応する行の出力端にそれぞれ接続されている。第２駆動線３３1〜３３mは、第２駆動走査部５０Ｂの対応する行の出力端にそれぞれ接続されている。信号線３４1〜３４nは、信号出力部６０の対応する列の出力端にそれぞれ接続されている。
【００２３】  書込み走査部４０は、シフトレジスタ回路等によって構成されている。この書込み走査部４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧の書込みに際して、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳm）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査する、所謂、線順次走査を行う。
【００２４】  第１駆動走査部５０Ａは、書込み走査部４０と同様に、シフトレジスタ回路等によって構成されている。この第１駆動走査部５０Ａは、書込み走査部４０による線順次走査に同期して、第１駆動線３２（３２1〜３２m）に対して発光制御信号ＤＳ（ＤＳ1〜ＤＳm）を供給することによって画素２０の発光／非発光（消光）の制御を行う。
【００２５】  第２駆動走査部５０Ｂは、書込み走査部４０と同様に、シフトレジスタ回路等によって構成されている。この第２駆動走査部５０Ｂは、書込み走査部４０による線順次走査に同期して、第２駆動線３３（３３1〜３３m）に対して駆動信号ＡＺ（ＡＺ1〜ＡＺm）を供給することによって非発光期間において画素２０を発光しないようにする制御を行う。
【００２６】  信号出力部６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電圧（例えば、映像信号の黒レベルに相当する電圧）に相当する電圧、あるいは、その近傍の電圧である。基準電圧Ｖofsは、後述する補正動作を行う際に、初期化電圧として用いられる。
【００２７】  信号出力部６０から択一的に出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３４（３４1〜３４n）を介して画素アレイ部３０の各画素２０に対して、書込み走査部４０による線順次走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力部６０は、信号電圧Ｖsigを画素行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００２８】［画素回路］  図２は、本開示のアクティブマトリクス型有機ＥＬ表示装置１０における画素（画素回路）の回路構成の一例を示す回路図である。画素２０の発光部は、有機ＥＬ素子２１から成る。有機ＥＬ素子２１は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子の一例である。
【００２９】  図２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路部とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源線３５にカソード電極が接続されている。
【００３０】  有機ＥＬ素子２１を駆動する駆動回路部は、駆動トランジスタ２２、書込みトランジスタ（サンプリングトランジスタ）２３、発光制御トランジスタ２４、スイッチングトランジスタ２５、保持容量２６、及び、補助容量２７を有する、４Ｔｒ（トランジスタ）／２Ｃ（容量素子）の構成となっている。尚、本例にあっては、画素（画素回路）２０は、ガラス基板のような絶縁体上ではなく、シリコンのような半導体上に形成される。そして、駆動トランジスタ２２は、ｐチャネル型のトランジスタから成る。
【００３１】  また、本例にあっては、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５についても、駆動トランジスタ２２と同様に、ｐチャネル型のトランジスタを用いる構成を採っている。従って、駆動トランジスタ２２、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５は、ソース／ゲート／ドレインの３端子の構成ではなく、ソース／ゲート／ドレイン／バックゲートの４端子の構成となっている。各トランジスタのバックゲートには電源電圧Ｖccが印加される。
【００３２】  上記の構成の画素２０において、書込みトランジスタ２３は、信号出力部６０から信号線３４を通して供給される信号電圧Ｖsigをサンプリングすることによって駆動トランジスタ２２のゲート電極に書き込む。発光制御トランジスタ２４は、電源電圧Ｖccの電源ラインと駆動トランジスタ２２のソース電極との間に接続されており、発光制御信号ＤＳによる駆動の下に、有機ＥＬ素子２１の発光／非発光を制御する。スイッチングトランジスタ２５は、駆動トランジスタ２２のドレイン電極と電流排出先ノード（例えば、共通電源線３５）との間に接続されており、駆動信号ＡＺによる駆動の下に、有機ＥＬ素子２１の非発光期間に有機ＥＬ素子２１が発光しないように制御する。
【００３３】  保持容量２６は、駆動トランジスタ２２のゲート電極とソース電極との間に接続されており、書込みトランジスタ２３によるサンプリングによって書き込まれた信号電圧Ｖsigを保持する。駆動トランジスタ２２は、保持容量２６の保持電圧に応じた駆動電流を有機ＥＬ素子２１に流すことによって有機ＥＬ素子２１を駆動する。補助容量２７は、駆動トランジスタ２２のソース電極と、固定電位のノード（例えば、電源電圧Ｖccの電源ライン）との間に接続されている。この補助容量２７は、信号電圧Ｖsigを書き込んだときに駆動トランジスタ２２のソース電圧の変動を抑制する作用、及び、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsを駆動トランジスタ２２の閾値電圧Ｖthにする作用を為す。
【００３４】［基本的な回路動作］  ここで、上記の構成のアクティブマトリクス型有機ＥＬ表示装置１０の基本的な回路動作について、図３のタイミング波形図を用いて説明する。
【００３５】  図３のタイミング波形図には、発光制御信号ＤＳ、書込み走査信号ＷＳ、駆動信号ＡＺ、信号線３４の電位Ｖofs／Ｖsig、及び、駆動トランジスタ２２のソース電圧Ｖs、ゲート電圧Ｖgのそれぞれの変化の様子を示している。
【００３６】  尚、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５がｐチャネル型のトランジスタであるため、書込み走査信号ＷＳ、発光制御信号ＤＳ、及び、駆動信号ＡＺの低レベルの状態がアクティブ状態となり、高レベルの状態が非アクティブ状態となる。そして、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５は、書込み走査信号ＷＳ、発光制御信号ＤＳ、及び、駆動信号ＡＺのアクティブ状態で導通状態となり、非アクティブ状態で非導通状態となる。
【００３７】  時刻ｔ1で、書込み走査信号ＷＳが高レベルから低レベルに遷移することで、書込みトランジスタ２３が導通状態になる。このとき、信号出力部６０から信号線３４に対して、基準電圧Ｖofsが出力されている状態にある。従って、基準電圧Ｖofsが書込みトランジスタ２３によるサンプリングによって駆動トランジスタ２２のゲート電極に書き込まれるため、駆動トランジスタ２２のゲート電圧Ｖgが基準電圧Ｖofsになる。
【００３８】  また、時刻ｔ1では、発光制御信号ＤＳが低レベルの状態にあるため、発光制御トランジスタ２４が導通状態にある。従って、駆動トランジスタ２２のソース電圧Ｖsは電源電圧Ｖccになっている。このとき、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsは、Ｖgs＝Ｖofs−Ｖccとなる。
【００３９】  ここで、閾値補正動作（閾値補正処理）を行うには、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsを、当該駆動トランジスタ２２の閾値電圧Ｖthよりも大きくしておく必要がある。そのため、｜Ｖgs｜＝｜Ｖofs−Ｖcc｜＞｜Ｖth｜となるように各電圧値が設定されることになる。
【００４０】  このように、駆動トランジスタ２２のゲート電圧Ｖgを基準電圧Ｖofsに設定し、かつ、駆動トランジスタ２２のソース電圧Ｖsを電源電圧Ｖccに設定する初期化動作が、次の閾値補正動作を行う前の準備（閾値補正準備）の動作である。従って、基準電圧Ｖofs及び電源電圧Ｖccが、駆動トランジスタ２２のゲート電圧Ｖg及びソース電圧Ｖsの各初期化電圧ということになる。
【００４１】  次に、時刻ｔ2で、発光制御信号ＤＳが低レベルから高レベルに遷移し、発光制御トランジスタ２４が非導通状態になると、駆動トランジスタ２２のソース電極がフローティング状態となり、駆動トランジスタ２２のゲート電圧Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正動作が開始される。すなわち、駆動トランジスタ２２のゲート電圧Ｖgから閾値電圧Ｖthを減じた電圧（Ｖg−Ｖth）に向けて、駆動トランジスタ２２のソース電圧Ｖsが下降（低下）を開始する。
【００４２】  基本的な動作にあっては、駆動トランジスタ２２のゲート電圧Ｖgの初期化電圧Ｖofsを基準とし、当該初期化電圧Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電圧（Ｖg−Ｖth）に向けて駆動トランジスタ２２のソース電圧Ｖsを変化させる動作が閾値補正動作となる。この閾値補正動作が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが、駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２６に保持される。
【００４３】  そして、時刻ｔ3で、書込み走査信号ＷＳが低レベルから高レベルに遷移し、書込みトランジスタ２３が非導通状態になると、閾値補正期間が終了する。その後、時刻ｔ4で、信号出力部６０から信号線３４に映像信号の信号電圧Ｖsigが出力され、信号線３４の電位が基準電圧Ｖofsから信号電圧Ｖsigに切り替わる。
【００４４】  次に、時刻ｔ5で、書込み走査信号ＷＳが高レベルから低レベルに遷移することで、書込みトランジスタ２３が導通状態になり、信号電圧Ｖsigをサンプリングして画素２０内に書き込む。この書込みトランジスタ２３による信号電圧Ｖsigの書込み動作により、駆動トランジスタ２２のゲート電圧Ｖgが信号電圧Ｖsigになる。
【００４５】  この映像信号の信号電圧Ｖsigの書込みの際に、駆動トランジスタ２２のソース電極と電源電圧Ｖccの電源ラインとの間に接続されている補助容量２７は、駆動トランジスタ２２のソース電圧Ｖsの変動を抑える作用を為す。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２５に保持された閾値電圧Ｖthに相当する電圧と相殺される。
【００４６】  このとき、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが、信号電圧Ｖsigに応じて開く（大きくなる）が、駆動トランジスタ２２のソース電圧Ｖsは依然としてフローティング状態にある。そのため、保持容量２６の充電電荷は、駆動トランジスタ２２の特性に応じて放電される。そして、このとき駆動トランジスタ２２に流れる電流によって有機ＥＬ素子２１の等価容量Ｃelの充電が開始される。
【００４７】  有機ＥＬ素子２１の等価容量Ｃelが充電されることにより、駆動トランジスタ２２のソース電圧Ｖsが時間が経過するにつれて徐々に下降していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００４８】  ここで、駆動トランジスタ２２のソース電圧Ｖsの下降分は、保持容量２６の充電電荷を放電するように作用する。換言すれば、駆動トランジスタ２２のソース電圧Ｖsの下降分（変化量）は、保持容量２６に対して負帰還がかけられたことになる。従って、駆動トランジスタ２２のソース電圧Ｖsの下降分は負帰還の帰還量となる。
【００４９】  このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量で保持容量２６に対して負帰還をかけることにより、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す動作（打ち消す処理）が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正動作（移動度補正処理）である。
【００５０】  より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が大きい程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量の絶対値も大きくなる。従って、映像信号の信号振幅Ｖin、即ち、発光輝度レベルに応じた移動度補正処理が行われる。また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量の絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。
【００５１】  時刻ｔ6で、書込み走査信号ＷＳが低レベルから高レベルに遷移し、書込みトランジスタ２３が非導通状態になることで、信号書込み＆移動度補正期間が終了する。移動度補正を行った後、時刻ｔ7で、発光制御信号ＤＳが高レベルから低レベルに遷移することで、発光制御トランジスタ２４が導通状態になる。これにより、電源電圧Ｖccの電源ラインから発光制御トランジスタ２４を通して駆動トランジスタ２２に電流が供給される。
【００５２】  このとき、書込みトランジスタ２３が非導通状態にあることで、駆動トランジスタ２２のゲート電極は信号線３４から電気的に切り離されてフローティング状態にある。ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２６が接続されていることにより、駆動トランジスタ２２のソース電圧Ｖsの変動に連動してゲート電圧Ｖgも変動する。
【００５３】  すなわち、駆動トランジスタ２２のソース電圧Ｖs及びゲート電圧Ｖgは、保持容量２６に保持されているゲート−ソース間電圧Ｖgsを保持したまま上昇する。そして、駆動トランジスタ２２のソース電圧Ｖsは、トランジスタの飽和電流に応じた有機ＥＬ素子２１の発光電圧Ｖoledまで上昇する。
【００５４】  このように、駆動トランジスタ２２のゲート電圧Ｖgがソース電圧Ｖsの変動に連動して変動する動作がブートストラップ動作である。換言すれば、ブートストラップ動作は、保持容量２６に保持されたゲート−ソース間電圧Ｖgs、即ち、保持容量２６の両端間電圧を保持したまま、駆動トランジスタ２２のゲート電圧Ｖg及びソース電圧Ｖsが変動する動作である。
【００５５】  そして、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電圧Ｖanoが上昇する。やがて、有機ＥＬ素子２１のアノード電圧Ｖanoが有機ＥＬ素子２１の閾値電圧Ｖthelを超えると、有機ＥＬ素子２１に駆動電流が流れ始めるため、有機ＥＬ素子２１が発光を開始する。
【００５６】  一方、第２駆動走査部５０Ｂは、時刻ｔ1よりも前の時刻ｔ0から、時刻ｔ7よりも後の時刻ｔ8までの期間で駆動信号ＡＺをアクティブ状態（低レベルの状態）とする。時刻ｔ0−時刻ｔ8の期間は、有機ＥＬ素子２１の非発光期間である。この非発光期間に駆動信号ＡＺがアクティブ状態となることで、これに応答してスイッチングトランジスタ２５が導通状態となる。
【００５７】  スイッチングトランジスタ２５が導通状態になることで、当該スイッチングトランジスタ２５を介して、駆動トランジスタ２２のドレイン電極（有機ＥＬ素子２１のアノード電極）と電流排出先ノードである共通電源線３５との間が電気的に短絡される。ここで、スイッチングトランジスタ２５のオン抵抗は、有機ＥＬ素子２１に比べて非常に小さい。従って、有機ＥＬ素子２１の非発光期間において、駆動トランジスタ２２に流れる電流を共通電源線３５に強制的に流し込み、有機ＥＬ素子２１には流れ込まないようにすることができる。因みに、閾値補正及び信号書込みが行われる１Ｈでは駆動信号ＡＺがアクティブ状態となるが、以降の発光期間中では駆動信号ＡＺが非アクティブ状態となる。
【００５８】  ここで、スイッチングトランジスタ２５を持たない画素構成における、閾値補正準備期間から閾値補正期間（時刻ｔ1〜時刻ｔ3）にかけての動作点に着目する。先述した動作説明から明らかなように、閾値補正動作を行うには、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsを、当該駆動トランジスタ２２の閾値電圧Ｖthよりも大きくしておく必要がある。
【００５９】  ゲート−ソース間電圧Ｖgsが閾値電圧Ｖthよりも大きいと、駆動トランジスタ２２に電流が流れる。すると、閾値補正準備期間から閾値補正期間の一部にかけて、一時的に有機ＥＬ素子２１のアノード電圧Ｖanoが当該有機ＥＬ素子２１の閾値電圧Ｖthelを超える。これにより、駆動トランジスタ２２から有機ＥＬ素子２１に電流が流れ込むことになるため、非発光期間であるにも拘わらず、信号電圧Ｖsigの階調に依らず毎フレーム、一定輝度で有機ＥＬ素子２１が発光する。その結果、表示パネル７０のコントラストの低下を招くことになる。
【００６０】  これに対して、スイッチングトランジスタ２５を持つ画素構成では、上述したスイッチングトランジスタ２５の作用により、有機ＥＬ素子２１の非発光期間において、駆動トランジスタ２２に流れる電流が有機ＥＬ素子２１に流れ込まないようにすることができる。これにより、非発光期間において、有機ＥＬ素子２１が発光するのを抑制することができるため、スイッチングトランジスタ２５を持たない画素構成に比べて表示パネル７０の高コントラスト化を図ることができる。
【００６１】  以上説明した一連の基本的な回路動作において、閾値補正準備、閾値補正、映像信号の信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各動作は、例えば１水平期間（１Ｈ）において実行される。
【００６２】［画素構造］  続いて、画素２０の画素構造について、図４を用いて説明する。図４は、画素２０の断面構造の一例を示す断面図である。ここでは、画素２０の要部の断面構造を模式的に示している。但し、図４に示す画素構造は一例であって、この画素構造に限定されるものではない。
【００６３】  図４に示すように、ｐチャネル型のトランジスタから成る駆動トランジスタ２２、書込みトランジスタ２３、発光制御トランジスタ２４、及び、スイッチングトランジスタ２５は、シリコンから成るｎ型の半導体基板７１に設けられている。図４には、図面の簡略化のために、駆動トランジスタ２２及び書込みトランジスタ２３のみを図示している。
【００６４】  駆動トランジスタ２２において、一方のソース／ドレイン領域２２１は、コンタクト部７２を介して有機ＥＬ素子２１の第１電極２１１に接続されており、有機ＥＬ素子２１の発光時にドレイン領域として機能する。他方のソース／ドレイン領域２２２は、コンタクト部７３を介して配線７４に接続されており、有機ＥＬ素子２１の発光時にソース領域として機能する。ゲート電極２２３は、コンタクト部７７を介して配線７５に接続されている。
【００６５】  ここで、配線７４は、保持容量２６の一方の電極として用いられ、配線７５は保持容量２６の他方の電極として用いられている。すなわち、保持容量２６（図４には、円で囲んだ部分で示す）は、一方の電極（一端）となる配線７４、他方の電極（他端）となる配線７５、及び、これらの配線７４，７５に挟まれた誘電体層（絶縁層）７６から構成されている。駆動トランジスタ２２及び書込みトランジスタ２３等は、絶縁膜から成る素子分離領域７８によって囲まれている。
【００６６】  書込みトランジスタ２３において、一方のソース／ドレイン領域２３１は、コンタクト部８１、配線７５、及び、コンタクト部７７を介して駆動トランジスタ２２のゲート電極２２３に接続されており、映像信号の信号電圧Ｖsigの書込み時にドレイン領域として機能する。他方のソース／ドレイン領域２３２は、コンタクト部８２を介して、紙面に直交する方向に沿って延在する信号線３４に接続されており、映像信号の信号電圧Ｖsigの書込み時にソース領域として機能する。ゲート電極２３３は、コンタクト部８３を介して走査線３１に接続されている。
【００６７】  コンタクト部７２，７３，７７，８１〜８３は、図の左右方向（第１の方向）沿って延在する走査線３１等と短絡しないように設けられており、図４には、この状態が図示されている。
【００６８】  半導体基板７１に設けられた駆動トランジスタ２２や書込みトランジスタ２３等は、層間絶縁層８６によって覆われている。そして、層間絶縁層８６上に、保持容量２６の他方の電極（配線７５）及び誘電体層（絶縁層）７６が形成されており、誘電体層（絶縁層）７６の上に保持容量２６の一方の電極（配線７４）が形成されている。また、誘電体層（絶縁層）７６及び保持容量２６の一方の電極（配線７４）の上に層間絶縁層８７が形成され、層間絶縁層８７の上に走査線３１が形成されている。
【００６９】  更には、層間絶縁層８７及び走査線３１の上に層間絶縁層８８が形成され、層間絶縁層８８の上に信号線３４が形成されている。また、層間絶縁層８８及び信号線３４の上に層間絶縁層８９が形成され、層間絶縁層８９の上に電源供給線９０が形成されている。更には、層間絶縁層８９及び電源供給線９０の上に層間絶縁層９１が形成され、層間絶縁層９１の上に、有機ＥＬ素子２１を構成するアノード電極２１１が形成されている。
【００７０】  また、層間絶縁層９１及びアノード電極２１１の上に、当該アノード電極２１１が底部に露出した開口部を有する層間絶縁層９２が形成されている。更には、層間絶縁層９２及びアノード電極２１１の上に、有機ＥＬ素子２１を構成する有機材料層（正孔輸送層、発光層、電子輸送層の積層構造体）２１２、及び、カソード電極２１３が形成され、カソード電極２１３上に絶縁層９３が形成されている。
【００７１】  走査線３１、信号線３４、電源供給線９０等の積層順は、上記の積層順に限定されるものではなく、本質的に任意である。有機ＥＬ素子２１のカソード電極２１３は共通電源線３５（図２参照）に接続されており、共通電源線３５には所定のカソード電圧Ｖcathが供給される。
【００７２】  以上に説明した画素２０の製造は、周知の方法に基づき行うことができるし、画素２０の製造に用いる各種の材料も周知の材料とすることができる。上記の例では、半導体基板７１がｎ型である場合を示している。半導体基板７１がｐ型である場合は、駆動トランジスタ２２の一方のソース／ドレイン領域２２１及び他方のソース／ドレイン領域２２２、並びに、書込みトランジスタ２３の一方のソース／ドレイン領域２３１及び他方のソース／ドレイン領域２３２は、ｐ型の半導体基板７１に形成されたｎ型ウェル内に設けられることになる。
【００７３】［半導体基板内に作り込む容量素子］  上述したように、保持容量２６は、配線層を使用した構造となっている。具体的には、保持容量２６は、配線７４を一方の電極とし、配線７５を他方の電極とし、配線７４と配線７５との間に誘電体層（絶縁層）７６が介在する構造となっている。これに対して、本実施形態に係る有機ＥＬ表示装置１０では、補助容量２７について、半導体基板７１内に作り込む構成を採っている。本実施形態では、補助容量２７は、図４において、半導体基板７１内の円で囲んだ部位に作り込まれることになる。以下に、半導体基板７１内に作り込む補助容量２７の具体的な実施例について説明する。
【００７４】（実施例１）  実施例１に係る容量素子の模式的な平面図を図５Ａに示し、図５ＡのＡ−Ａ線に沿った断面図を図５Ｂに示す。図５Ａ及び図５Ｂには、駆動トランジスタ２２及び補助容量２７について図示している。
【００７５】  シリコンから成る半導体基板７１の表層部に、駆動トランジスタ２２の一方のソース／ドレイン領域（拡散層領域）２２１、他方のソース／ドレイン領域（拡散層領域）２２２、及び、素子分離領域７８が形成されている。また、半導体基板７１上における一方のソース／ドレイン領域と他方のソース／ドレイン領域２２２との間の領域には、例えばシリコン酸化膜から成るゲート絶縁膜２２４を介して、駆動トランジスタ２２のゲート電極２２３が形成されている。半導体基板７１上の構造の一例については、図４に示した通りである。
【００７６】  半導体基板７１内に作り込む容量素子、即ち、補助容量２７は、半導体基板７１内に形成された誘電体層（絶縁膜）２７１、第１の電極２７２、及び、第２の電極２７３から成る。誘電体層（絶縁膜）２７１は、シリコン酸化膜やシリコン窒化膜等から成り、基板深さ方向（第１の方向）に延在するように、素子分離領域７８内に埋め込まれる形で形成されている。誘電体層２７１は、第１の電極２７２と半導体基板７１とを電気的に分離しつつ、補助容量２７の容量膜として機能する。
【００７７】  第１の電極２７２は、ポリシリコン等の導電体から成り、誘電体層２７１の一方の面側に、素子分離領域７８内に埋め込まれる形で誘電体層２７１と対向して形成されている。第１の電極２７２は、駆動トランジスタ２２の他方のソース／ドレイン領域２２２と電気的に接続されている。ここで、誘電体層２７１及び第１の電極２７２はその下端部が、基板深さ方向において、素子分離領域７８の下端７８Ｕよりも深い位置になるように形成されることが好ましい。
【００７８】  第２の電極２７３は、半導体基板７１と逆導電型の拡散層から成り、誘電体層２７１の他方の面側に誘電体層２７１と対向して形成されている。すなわち、第２の電極２７３は、素子分離領域７８側ではなく、駆動トランジスタ２２の他方のソース／ドレイン領域２２２側に形成されている。これにより、誘電体層２７１及び第１の電極２７２が素子分離領域７８内に形成され、第２の電極２７３が駆動トランジスタ２２の形成領域内に形成されることになるため、補助容量２７を形成するに当たって、専用の領域を確保する必要が無くなる。第２の電極２７３は、電源ライン（図２の電源電圧Ｖccのライン）に電気的に接続されることになる。
【００７９】  上述したように、第１の電極（導電体）２７２、誘電体層（絶縁膜）２７１、及び、第２の電極（拡散層領域）２７３が、基板深さ方向に対して直交する方向（第２の方向）で積層された構造において、互いに対向する部分によって補助容量２７（図５Ｂには、楕円で囲んだ部分で示す）が形成されている。この補助容量２７において、第１の電極２７２及び第２の電極２７３の対向面積、両電極２７２，２７３間の距離（＝誘電体層２７１の厚み）、誘電体層２７１の誘電率によって容量値が決まる。
【００８０】  上記の構成の実施例１に係る補助容量２７によれば、誘電体層２７１及び第１の電極２７２が素子分離領域７８内に形成され、第２の電極２７３が駆動トランジスタ２２の形成領域内に形成されているため、専用の領域を確保する必要が無い。しかも、補助容量２７にあっては、その一端である第１の電極２７２が、素子分離領域７８の界面で駆動トランジスタ２２の他方のソース／ドレイン領域２２２と電気的に接続されているため、それらを電気的に接続するための配線の引き回しも必要が無い。
【００８１】  このように、半導体基板７１内に作り込む構造を採ることで、半導体基板７１上に配線層を使用して補助容量２７を形成するための領域を確保する必要がなくなるため、その分だけ駆動回路部の形成領域を縮小化できる。これにより、画素２０のサイズの微細化、表示画像の高精細化を図ることができる。
【００８２】  次に、実施例１に係る補助容量２７の製造法について、各工程を模式的に示す図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図７Ａ、図７Ｂ及び図７Ｃの各断面図を用いて説明する。
【００８３】・工程１  まず、半導体基板７１に、レジストマスク（もしくは、ハードマスク）９４を用いて深い溝９５を形成する（図６Ａ参照）。・工程２  次に、誘電体層（絶縁膜）２７１、及び、ポリシリコン等の導電体から成る第１の電極２７２を成膜した上で、全面ドライエッチング、全面ウェットエッチング、もしくは、化学機械研磨（Chemical Mechanical Polishing）を行う（図６Ｂ参照）。この段階では、誘電体層２７１及び第１の電極２７２の表面は、基板深さ方向において、半導体基板７１の表面よりも深い位置にあることが必要となる。
【００８４】・工程３  続いて、第１の電極（導電体）２７２として、例えばポリシリコンを成膜した上で、ドライエッチング、ウェットエッチング、もしくは、化学機械研磨（Chemical Mechanical Polishing）を行って溝９５を埋める（図６Ｃ参照）。・工程４  次に、第１の電極（導電体）２７２の一部を覆うようにレジストマスク（もしくは、ハードマスク）９６をパターニングした上で、周知の素子分離領域(Shallow Trench Isolation)形成技術により、素子分離用の溝９７を形成する（図６Ｄ参照）。
【００８５】・工程５  その後、素子分離用の絶縁膜、例えばシリコン酸化膜によって素子分離領域７８を形成する（図７Ａ参照）。・工程６  次に、素子分離領域７８上にレジストマスク（もしくは、ハードマスク）９８をパターニングした上で、イオン注入によって、第２の電極２７３の役割をする拡散層領域を形成する（図７Ｂ参照）。・工程７  その後は、通常想定される製造法で、駆動トランジスタ２２のゲート電極形成、ソース／ドレイン領域（拡散層）２２１，２２２を形成する（図７Ｃ参照）。各種の配線層や配線層を使用して形成される容量素子（本例では、保持容量２６）等については、周知の製造法によって作製される。
【００８６】（実施例２）  実施例２は、実施例１の変形例であり、２つのトランジスタを同一の拡散層上に直列に配置する場合の例である。実施例２に係る容量素子の模式的な平面図を図８Ａ及び図８Ｂに示す。
【００８７】  有機ＥＬ素子２１を駆動する駆動回路部の構成上、２つのトランジスタを同一の拡散層上に直列に配置することが想定される。ここでは、例えば図２に示す画素回路において、駆動トランジスタ２２及び発光制御トランジスタ２４の２つのトランジスタが同一の拡散層上に直列に配置されることとする。
【００８８】  このように、２つのトランジスタが同一の拡散層上に直列に配置される場合には、図８Ａや図８Ｂに示すように、駆動トランジスタ２２及び発光制御トランジスタ２４に共通のソース／ドレイン領域（拡散層領域）２２１／２４２の近傍に、補助容量２７を形成することが好ましい。
【００８９】  本変形例に係る補助容量２７が、半導体基板７１内に形成された誘電体層（絶縁膜）２７１、第１の電極２７２、及び、第２の電極２７３から成る点については、実施例１の場合と同様である。また、基本的に、実施例１に係る補助容量２７の製造法と同様の工程の処理を実行することにより、本変形例に係る補助容量２７を作製することができる。
【００９０】（実施例３）  実施例３は、実施例１の変形例である。実施例３に係る容量素子の模式的な平面図を図９Ａに示し、図９ＡのＡ−Ａ線に沿った断面図を図９Ｂに示す。図９Ａ及び図９Ｂには、駆動トランジスタ２２及び補助容量２７について図示している。
【００９１】  実施例１では、図５Ａ及び図５Ｂに示すように、誘電体層２７１が第２の電極２７３と反対側にも存在する構造、即ち、誘電体層２７１が第１の電極２７２を挟んで存在する構造となっていた。これに対して、実施例３では、図９Ａ及び図９Ｂに示すように、誘電体層２７１が、補助容量２７の一方の電極として機能する第２の電極２７３側にのみ存在する構造となっている。
【００９２】  次に、実施例３に係る補助容量２７の製造法について、各工程を模式的に示す図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄ、図１１Ａ、図１１Ｂ、図１１Ｃ及び図１１Ｄの各断面図を用いて説明する。
【００９３】・工程１  まず、半導体基板７１に、レジストマスク（もしくは、ハードマスク）９４を用いて深い溝９５を形成する（図１０Ａ参照）。・工程２  次に、誘電体層（絶縁膜）２７１、及び、ポリシリコン等の導電体から成る第１の電極２７２を成膜した上で、全面ドライエッチング、全面ウェットエッチング、もしくは、化学機械研磨を行う（図１０Ｂ参照）。この段階では、誘電体層２７１及び第１の電極２７２の表面は、基板深さ方向において、半導体基板７１の表面よりも深い位置にあることが必要となる。
【００９４】・工程３  続いて、第１の電極（導電体）２７２として、例えばポリシリコンを成膜した上で、ドライエッチング、ウェットエッチング、もしくは、化学機械研磨を行って溝９５を埋める（図１０Ｃ参照）。・工程４  次に、第１の電極（導電体）２７２の一部を覆うようにレジストマスク（もしくは、ハードマスク）９６をパターニングした上で、周知の素子分離領域形成技術により、素子分離用の溝９７を形成する（図１０Ｄ参照）。
【００９５】・工程５  次に、例えばドライエッチング条件を変更して、異方的に第１の電極２７２の材料である導電体のみを削り取る（図１１Ａ参照）。・工程６  その後、素子分離用の絶縁膜、例えばシリコン酸化膜によって素子分離領域７８を形成する（図１１Ｂ参照）。このとき、誘電体層２７１の露出した部分については等方的に除去する。・工程７  次に、素子分離領域７８上にレジストマスク（もしくは、ハードマスク）９８をパターニングした上で、イオン注入によって、第２の電極２７３の役割をする拡散層領域を形成する（図１１Ｃ参照）。・工程８  その後は、通常想定される製造法で、駆動トランジスタ２２のゲート電極形成、ソース／ドレイン領域（拡散層）２２１，２２２を形成する（図１１Ｄ参照）。各種の配線層や配線層を使用して形成される容量素子（本例では、保持容量２６）等については、周知の製造法によって作製される。
【００９６】  実施例３に係る容量素子の製造法の場合には、実施例１に係る容量素子の製造法に比べて、導電体のみを削り取る工程（工程５）が増えるものの、実施例３に係る容量素子の構造の場合にも、実施例１に係る容量素子の構造の場合と同様の作用、効果を得ることができる。すなわち、半導体基板７１内に作り込む構造を採ることで、半導体基板７１上に配線層を使用して補助容量２７を形成する領域を確保する必要がなくなるため、その分だけ駆動回路部の形成領域を縮小化できる。これにより、画素２０のサイズの微細化、表示画像の高精細化を図ることができる。
【００９７】（応用例）  本応用例は、実施例１に係る補助容量２７の製造法を適用して、半導体基板７１の第１面側と第２面側とを電気的に接続する配線を作製する例である。応用例に係る配線構造の断面図を図１２に示す。
【００９８】  本応用例に係る配線構造は、実施例１に係る補助容量２７の製造法を適用して作製したポリシリコン等の導電体から成る第１の電極２７２を、半導体基板７１の第１面側と第２面側とを電気的に接続する配線として用いている。ここでは、半導体基板７１の第１面側に、駆動トランジスタ２２等の回路素子を形成することとする。
【００９９】  上述したように、半導体基板７１の第１面側と第２面側とを電気的に接続する配線として第１の電極２７２（以下、「配線２７２」と記述する）を半導体基板７１内に作り込むことにより、半導体基板７１の第１面側に作製されていた有機ＥＬ素子２１（図４参照）を、第２面側に作製することができる。これにより、半導体基板７１の第１面側に別基板等を積層することが可能になる。そして、配線２７２については、駆動トランジスタ２２の一方のソース／ドレイン領域２２１と有機ＥＬ素子２１のアノード電極とを接続する配線として用いることができる。
【０１００】  次に、応用例に係る配線構造の製造法について、各工程を模式的に示す図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄ、図１４Ａ、図１４Ｂ、図１４Ｃ及び図１４Ｄの各断面図を用いて説明する。
【０１０１】・工程１  まず、半導体基板７１に、レジストマスク（もしくは、ハードマスク）９４を用いて深い溝９５を形成する（図１３Ａ参照）。・工程２  次に、誘電体層（絶縁膜）２７１、及び、ポリシリコン等の導電体から成る第１の電極２７２を成膜した上で、全面ドライエッチング、全面ウェットエッチング、もしくは、化学機械研磨を行う（図１３Ｂ参照）。この段階では、誘電体層２７１及び第１の電極２７２の表面は、基板深さ方向において、半導体基板７１の表面よりも深い位置にあることが必要となる。
【０１０２】・工程３  続いて、第１の電極（導電体）２７２として、例えばポリシリコンを成膜した上で、ドライエッチング、ウェットエッチング、もしくは、化学機械研磨を行って溝９５を埋める（図１３Ｃ参照）。・工程４  次に、第１の電極（導電体）２７２の一部を覆うようにレジストマスク（もしくは、ハードマスク）９６をパターニングした上で、周知の素子分離領域形成技術により、素子分離用の溝９７を形成する（図１３Ｄ参照）。
【０１０３】・工程５  その後、素子分離用の絶縁膜、例えばシリコン酸化膜によって素子分離領域７８を形成する（図１４Ａ参照）。・工程６  その後は、通常想定される製造法で、駆動トランジスタ２２のゲート電極形成、ソース／ドレイン領域（拡散層）２２１，２２２を形成する（図１４Ｂ参照）。
【０１０４】  次に、図示していないが、通常想定される製造法で、各種の配線層やコンタクト部等の作製が行われる。続いて、図示していないが、通常想定される製造法で、半導体基板７１の第１面側、即ち配線層側に別基板の貼り合わせが行われる。
【０１０５】・工程７  次に、半導体基板７１の第２面側、即ち配線層側と反対側を、エッチング、もしくは、化学機械研磨で第１の電極（導電体）２７２が基板面に露出するまで研磨する（図１４Ｃ参照）。・工程８  続いて、第１の電極（導電体）２７２に電気的に接触する状態で有機ＥＬ素子２１のアノード電極２１１をパターニングする（図１４Ｄ参照）。その後、通常想定される製造法で、有機材料層（正孔輸送層、発光層、電子輸送層の積層構造体）２１２やカソード電極２１３が作製される。
【０１０６】  尚、本応用例では、半導体基板７１の第２面側にパターニングされ、第１の電極（導電体）２７２に電気的に接続される電極として、有機ＥＬ素子２１のアノード電極２１１を例示したが、これに限られるものではない。
【０１０７】＜変形例＞  以上、本開示の技術について、好ましい実施形態に基づき説明したが、本開示の技術は当該実施形態に限定されるものではない。上記の実施形態において説明した表示装置の構成、構造は例示であり、適宜、変更することができる。例えば、上記の実施形態では、半導体基板内に作り込む容量素子として、補助容量２７を例示したが、補助容量２７に限られるものではない。補助容量２７に代えて保持容量２６を、半導体基板内に作り込む容量素子とすることもできるし、保持容量２６及び補助容量２７の双方を、半導体基板内に作り込む容量素子とすることもできる。
【０１０８】  また、上記の実施形態では、本開示の技術が適用される容量素子を含む回路部として、発光部（有機ＥＬ素子２１）を含む画素２０毎に設けられ、発光部を駆動する駆動回路部を例示したが、画素アレイ部３０の周辺に配置され、容量素子を含む周辺回路部であってもよい。周辺回路部としては、書込み走査部４０、第１駆動走査部５０Ａ、第２駆動走査部５０Ｂ、及び、信号出力部６０等を例示することができる。周辺回路部の容量素子に本開示の技術を適用することで、周辺回路部の形成領域の縮小化、ひいては、表示装置の小型化に寄与できることになる。
【０１０９】＜本開示の電子機器＞  以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示する、あらゆる分野の電子機器の表示部（表示装置）として用いることができる。電子機器としては、テレビジョンセット、ノート型パーソナルコンピュータ、デジタルスチルカメラ、携帯電話機等の携帯端末装置、ヘッドマウントディスプレイ等を例示することができる。但し、これらに限られるものではない。
【０１１０】  このように、あらゆる分野の電子機器において、その表示部として本開示の表示装置を用いることにより、以下のような効果を得ることができる。すなわち、本開示の表示装置によれば、半導体基板上に容量素子を形成する領域を確保する必要がなくなるため、駆動回路部や周辺回路部等の回路部の形成領域の縮小化を図ることができる。従って、本開示の表示装置を用いることにより、電子機器本体の小型化に寄与できる。
【０１１１】  本開示の表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やフレキシブルプリントサーキット（ＦＰＣ）などが設けられていてもよい。以下に、本開示の表示装置を用いる電子機器の具体例として、デジタルスチルカメラ及びヘッドマウントディスプレイを例示する。但し、ここで例示する具体例は一例に過ぎず、これらに限られるものではない。
【０１１２】（具体例１）  図１５は、レンズ交換式一眼レフレックスタイプのデジタルスチルカメラの外観図であり、図１５Ａにその正面図を示し、図１５Ｂにその背面図を示す。レンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、例えば、カメラ本体部（カメラボディ）１１１の正面右側に交換式の撮影レンズユニット（交換レンズ）１１２を有し、正面左側に撮影者が把持するためのグリップ部１１３を有している。
【０１１３】  そして、カメラ本体部１１１の背面略中央にはモニタ１１４が設けられている。モニタ１１４の上部には、電子ビューファインダ（接眼窓）１１５が設けられている。撮影者は、電子ビューファインダ１１５を覗くことによって、撮影レンズユニット１１２から導かれた被写体の光像を視認して構図決定を行うことが可能である。
【０１１４】  上記の構成のレンズ交換式一眼レフレックスタイプのデジタルスチルカメラにおいて、その電子ビューファインダ１１５として本開示の表示装置を用いることができる。すなわち、本例に係るレンズ交換式一眼レフレックスタイプのデジタルスチルカメラは、その電子ビューファインダ１１５として本開示の表示装置を用いることによって作製される。
【０１１５】（具体例２）  図１６は、ヘッドマウントディスプレイの外観図である。ヘッドマウントディスプレイは、例えば、眼鏡形の表示部２１１の両側に、使用者の頭部に装着するための耳掛け部２１２を有している。このヘッドマウントディスプレイにおいて、その表示部２１１として本開示の表示装置を用いることができる。すなわち、本例に係るヘッドマウントディスプレイは、その表示部２１１として本開示の表示装置を用いることによって作製される。
【０１１６】＜本開示がとることができる構成＞  尚、本開示は、以下のような構成をとることもできる。［１］半導体基板、及び、容量素子を有する回路部、  を備えており、  容量素子は、  半導体基板内に形成され、基板深さ方向に延在する誘電体層、  誘電体層の一方の面側に誘電体層と対向して形成された第１の電極、及び、  誘電体層の他方の面側に誘電体層と対向して形成された第２の電極から成る、  表示装置。［２］回路部は、発光部を含む画素毎に設けられ、発光部を駆動する駆動回路部である、  上記［１］に記載の表示装置。［３］駆動回路部は、発光部を駆動する駆動トランジスタを有しており、  誘電体層及び第１の電極は、半導体基板内において、画素間を分離する素子分離領域内に形成されており、  第１の電極は、駆動トランジスタの一方のソース／ドレイン領域に電気的に接続されている、  上記［２］に記載の表示装置。［４］誘電体層及び第１の電極はその下端部が、基板深さ方向において、素子分離領域の下端よりも深い位置になるように形成されている、  上記［２］に記載の表示装置。［５］第２の電極は、半導体基板内の一方のソース／ドレイン領域側に形成されている、  上記［３］又は［４］に記載の表示装置。［６］第２の電極は、電源ラインに電気的に接続されている、  上記［３］乃至［５］のいずれかに記載の表示装置。［７］半導体基板、及び、容量素子を有する回路部、  を備える表示装置の製造に当たって、  半導体基板内に、基板深さ方向に延在する誘電体層を形成する工程、  誘電体層の一方の面側に誘電体層と対向して第１の電極を形成する工程、及び、  しかる後、誘電体層の他方の面側に誘電体層と対向して第２の電極を形成する工程、  の各工程の処理を実行することによって容量素子を作製する、  表示装置の製造方法。［８］半導体基板、及び、容量素子を有する回路部、  を備えており、  容量素子は、  半導体基板内に形成され、基板深さ方向に延在する誘電体層、  誘電体層の一方の面側に誘電体層と対向して形成された第１の電極、及び、  誘電体層の他方の面側に誘電体層と対向して形成された第２の電極から成る、  表示装置を有する電子機器。
【符号の説明】
【０１１７】  １０・・・有機ＥＬ表示装置、２０・・・画素（画素回路）、２１・・・有機ＥＬ素子、２２・・・駆動トランジスタ、２３・・・書込みトランジスタ、２４・・・発光制御トランジスタ、２５・・・スイッチングトランジスタ、２６・・・保持容量、２７・・・補助容量、３０・・・画素アレイ部、３１（３１1〜３１m）・・・走査線、３２（３２1〜３２m）・・・第１駆動線、３３（３３1〜３３m）・・・第２駆動線、３４（３４1〜３４n）・・・信号線、３５・・・共通電源線、４０・・・書込み走査部、５０Ａ・・・第１駆動走査部、５０Ｂ・・・第２駆動走査部、６０・・・信号出力部、７０・・・表示パネル、７１・・・半導体基板、２１１・・・アノード電極、２１２・・・有機材料層、２１３・・・カソード電極、２７１・・・誘電体層（絶縁膜）、２７２・・・第１の電極（導電体）、２７３・・・第２の電極（拡散層領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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