(57)【要約】  コア領域（２）とその周囲にあるＩ／Ｏ領域（３）とを有する半導体チップ（１）に、Ｉ／Ｏセルと接続された複数の外部接続パッド（１０）が設けられている。複数の外部接続パッド（１０）は、同一ノードに接続される第１パッド群（１１）と、互いに異なるノードに接続される第２パッド群（１２）とを含む。第１および第２パッド群（１１，１２）は半導体チップ（１）の外辺に沿うＸ方向に並べて配置されており、第１パッド群（１１）の配置ピッチ（Ｐ１）は、第２パッド群（１２）の配置ピッチ（Ｐ２）よりも小さい。
2017183352.tif 000002
【特許請求の範囲】
【請求項１】
内部回路が形成されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体チップであって、
前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、
それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドとを備え、
前記複数の外部接続パッドは、
同一ノードに接続される複数の外部接続パッドからなる第１パッド群と、
互いに異なるノードに接続される複数の外部接続パッドからなる第２パッド群とを含み、
前記第１および第２パッド群は、それぞれ、外部接続パッドが当該半導体チップの外辺に沿う方向である第１方向に並べて配置されており、
前記第１パッド群の配置ピッチは、前記第２パッド群の配置ピッチよりも小さい
ことを特徴とする半導体チップ。
【請求項２】
請求項１記載の半導体チップにおいて、
前記第１および第２パッド群は、当該半導体チップの同一辺に沿って配置されている
ことを特徴とする半導体チップ。
【請求項３】
請求項１または２記載の半導体チップにおいて、
前記第１パッド群と前記第２パッド群とは、他の外部接続パッドを介在することなく、隣り合って配置されている
ことを特徴とする半導体チップ。
【請求項４】
請求項１〜３のうちいずれか１項記載の半導体チップにおいて、
前記第２パッド群に属する外部接続パッドのサイズは、前記第１パッド群に属する外部接続パッドのサイズよりも大きい
ことを特徴とする半導体チップ。
【請求項５】
請求項１〜４のうちいずれか１項記載の半導体チップにおいて、
前記第１パッド群に属する外部接続パッドは、配線によって、互いに接続されている
ことを特徴とする半導体チップ。
【請求項６】
請求項１〜５のうちいずれか１項記載の半導体チップと、
前記半導体チップが主面に搭載されたパッケージ基板と、
前記パッケージ基板の主面における前記半導体チップの周囲に設けられた、複数のフィンガーとを備え、
前記複数のフィンガーは、
前記第１パッド群に属する外部接続パッドと接続される、１つまたは複数のフィンガーからなる第１フィンガーと、
前記第２パッド群に属する外部接続パッドにそれぞれ対応しており、対応する外部接続パッドとそれぞれ接続される複数のフィンガーからなる第２フィンガーとを含む
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１パッド群に属する外部接続パッドを、前記第１フィンガーに接続する複数のボンディングワイヤを備え、
前記複数のボンディングワイヤは、少なくともその一部が、互いに接触している
ことを特徴とする半導体装置。
【請求項８】
内部回路が形成されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体チップであって、
前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、
それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドとを備え、
前記複数の外部接続パッドは、
同一ノードに接続される複数の外部接続パッドからなる第１パッド群と、
互いに異なるノードに接続される複数の外部接続パッドからなる第２パッド群とを含み、
前記第１および第２パッド群は、それぞれ、当該半導体チップの外辺に沿う方向である第１方向に並べて配置された外部接続パッドからなるパッド列が、前記第１方向と垂直をなす第２方向に複数列並べて配置されており、
前記第１および第２方向のうち少なくともいずれか一方において、前記第１パッド群の配置ピッチは、前記第２パッド群の配置ピッチよりも小さい
ことを特徴とする半導体チップ。
【請求項９】
請求項８記載の半導体チップにおいて、
前記第１および第２方向の両方において、前記第１パッド群の配置ピッチは、前記第２パッド群の配置ピッチよりも小さい
ことを特徴とする半導体チップ。
【請求項１０】
請求項８または９記載の半導体チップにおいて、
前記第１および第２パッド群は、当該半導体チップの同一辺に沿って配置されている
ことを特徴とする半導体チップ。
【請求項１１】
請求項８〜１０のうちいずれか１項記載の半導体チップにおいて、
前記第１パッド群と前記第２パッド群とは、他の外部接続パッドを介在することなく、隣り合って配置されている
ことを特徴とする半導体チップ。
【請求項１２】
請求項８〜１１のうちいずれか１項記載の半導体チップにおいて、
前記第１パッド群に属する外部接続パッドのサイズは、前記第２パッド群に属する外部接続パッドのサイズよりも小さい
ことを特徴とする半導体チップ。
【請求項１３】
請求項８〜１２のうちいずれか１項記載の半導体チップにおいて、
前記第１パッド群に属する外部接続パッドは、配線によって、互いに接続されている
ことを特徴とする半導体チップ。
【請求項１４】
請求項８〜１３のうちいずれか１項記載の半導体チップと、
前記半導体チップが主面に搭載されたパッケージ基板と、
前記パッケージ基板の主面における前記半導体チップの周囲に設けられた、複数のフィンガーとを備え、
前記複数のフィンガーは、
前記第１パッド群に属する外部接続パッドと接続される、１つまたは複数のフィンガーからなる第１フィンガーと、
前記第２パッド群に属する外部接続パッドにそれぞれ対応しており、対応する外部接続パッドと接続される複数のフィンガーからなる第２フィンガーとを含む
ことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１パッド群に属する外部接続パッドを、前記第１フィンガーに接続する複数のボンディングワイヤを備え、
前記複数のボンディングワイヤは、少なくともその一部が、互いに接触している
ことを特徴とする半導体装置。
【請求項１６】
請求項１４または１５記載の半導体装置において、
前記第１パッド群は、前記複数のフィンガーのいずれとも接続されていない外部接続パッドであるダミーパッドを含む
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、コア領域とＩ／Ｏ領域とを有する半導体チップに関する。
【背景技術】
【０００２】
近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、半導体集積回路が構成される装置、すなわち半導体チップにおいて、外部と信号等をやりとりするための外部接続パッドの個数が大幅に増えている。外部接続パッドの個数の増大は、半導体チップ面積の増加につながる。また、外部接続パッドは、製造過程でのショートの懸念やＥＳＤ（Electrostatic discharge）規格の存在等のために、微細化が困難である。【０００３】
特許文献１では、電源系のパッド幅とワイヤ径を、他のパッド幅とワイヤ径よりも大きくした半導体装置が開示されている。この構成により、電源系のパッドとワイヤの接続強度を向上している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１９１４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、特許文献１の構成では、パッドの集積度自体は上げることができず、動作特性の確保のためには、電源系のパッド数を必要数確保しなければならない。この結果、半導体装置の面積が大きくなってしまう、という問題があった。【０００６】
本開示は、半導体集積回路の動作特性の低下を招くことなく、外部接続パッドを効率的に配置し、半導体チップの面積を縮小可能にすることを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一態様では、内部回路が形成されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体チップは、前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドとを備え、前記複数の外部接続パッドは、同一ノードに接続される複数の外部接続パッドからなる第１パッド群と、互いに異なるノードに接続される複数の外部接続パッドからなる第２パッド群とを含み、前記第１および第２パッド群は、それぞれ、外部接続パッドが当該半導体チップの外辺に沿う方向である第１方向に並べて配置されており、前記第１パッド群の配置ピッチは、前記第２パッド群の配置ピッチよりも小さい。【０００８】
この態様によると、半導体チップは、Ｉ／Ｏセルとそれぞれ接続された複数の外部接続パッドを備えている。複数の外部接続パッドは、同一ノードに接続される第１パッド群と、互いに異なるノードに接続される第２パッド群とを含む。第１および第２パッド群は、外部接続パッドが当該半導体チップの外辺に沿う方向である第１方向に並べて配置されている。そして、第１パッド群では、外部接続パッドの配置ピッチが、第２パッド群よりも小さい。このため、第１パッド群に関しては、外部接続パッドや外部接続パッドに接続されるボンディングワイヤが、互いに接触してショートしてしまう可能性が高まるが、第１パッド群は同一ノードに接続されるので、たとえショートしても問題は生じない。したがって、回路の動作特性の低下を招くことなく、外部接続パッドをより高密度に配置することができるので、パッド配置領域の縮小、ひいては半導体チップの面積の縮小を実現することができる。【０００９】
本開示の他の態様では、内部回路が形成されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体チップは、前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドとを備え、前記複数の外部接続パッドは、同一ノードに接続される複数の外部接続パッドからなる第１パッド群と、互いに異なるノードに接続される複数の外部接続パッドからなる第２パッド群とを含み、前記第１および第２パッド群は、それぞれ、当該半導体チップの外辺に沿う方向である第１方向に並べて配置された外部接続パッドからなるパッド列が、前記第１方向と垂直をなす第２方向に複数列並べて配置されており、前記第１および第２方向のうち少なくともいずれか一方において、前記第１パッド群の配置ピッチは、前記第２パッド群の配置ピッチよりも小さい。【００１０】
この態様によると、半導体チップは、Ｉ／Ｏセルとそれぞれ接続された複数の外部接続パッドを備えている。複数の外部接続パッドは、同一ノードに接続される第１パッド群と、互いに異なるノードに接続される第２パッド群とを含む。第１および第２パッド群は、当該半導体チップの外辺に沿う方向である第１方向に並べて配置された外部接続パッドからなるパッド列が、第１方向と垂直をなす第２方向に複数列並べて配置されている。そして、第１および第２方向のうち少なくともいずれか一方において、第１パッド群では、外部接続パッドの配置ピッチが、第２パッド群よりも小さい。このため、第１パッド群に関しては、外部接続パッドや外部接続パッドに接続されるボンディングワイヤが、互いに接触してショートしてしまう可能性が高まるが、第１パッド群は同一ノードに接続されるので、たとえショートしても問題は生じない。したがって、回路の動作特性の低下を招くことなく、外部接続パッドをより高密度に配置することができるので、パッド配置領域の縮小、ひいては半導体チップの面積の縮小を実現することができる。【００１１】
また、本開示の他の態様では、半導体装置は、上述した態様の半導体チップと、前記半導体チップが主面に搭載されたパッケージ基板と、前記パッケージ基板の主面における前記半導体チップの周囲に設けられた、複数のフィンガーとを備え、前記複数のフィンガーは、前記第１パッド群に属する外部接続パッドと接続される、１つまたは複数のフィンガーからなる第１フィンガーと、前記第２パッド群に属する外部接続パッドにそれぞれ対応しており、対応する外部接続パッドと接続される複数のフィンガーからなる第２フィンガーとを含む。
【発明の効果】
【００１２】
本開示によると、半導体集積回路の動作特性の低下を招くことなく、外部接続パッドを効率的に配置し、半導体チップの面積を縮小することができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係る半導体チップの全体構成を模式的に示す平面図
【図２】第１実施形態に係る半導体チップにおけるパッド配置の例
【図３】半導体チップが実装された半導体装置の構成例を模式的に示す断面図
【図４】図２に示すパッドをパッケージ基板と接続した構成例
【図５】第１実施形態におけるパッド配置の他の例
【図６】第１実施形態におけるパッド配置の他の例
【図７】第２実施形態に係る半導体チップにおけるパッド配置の例
【図８】第２実施形態におけるパッド配置の他の例
【図９】第２実施形態におけるパッド配置の他の例
【発明を実施するための形態】
【００１４】
（第１実施形態）
図１は実施形態に係る半導体チップの全体構成を模式的に示す平面図である。図１に示す半導体チップ１は、内部回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。図１では図示を簡略化しているが、Ｉ／Ｏ領域３には、半導体チップ１の周辺部を環状に囲むように、Ｉ／Ｏ回路を構成する複数のＩ／Ｏセル４が配置されている。また図１では図示を省略しているが、半導体チップ１には、複数の外部接続パッド（以下、適宜、単にパッドという）が配置されている。外部接続パッドは、Ｉ／Ｏ領域３および、コア領域２の一部に配置されており、それぞれがＩ／Ｏセル４のいずれかと接続されている。
【００１５】
図２は第１実施形態に係る半導体チップ１におけるパッド配置の例を示す図である。図２は、図１の部分Ｚの拡大図に相当するが、Ｉ／Ｏセル４の図示は省略している（以降の図面でも同様である）。図２において、Ｉ／Ｏ領域３には、複数の外部接続パッド１０が、第１方向に相当するＸ方向（図面横方向、半導体チップ１の外辺に沿う方向）に並べて配置されている。各パッド１０は、半導体チップ１の外部と接続される。
【００１６】
図３は半導体チップ１が実装された半導体装置の構成例を模式的に示す断面図である。図３の構成は、ＢＧＡ（Ball Grid Array）パッケージの例を示す。半導体チップ１はパッケージ基板５の主面上に実装される。パッケージ基板５の主面における半導体チップ１の周囲には、ボンディング用のフィンガー６が設けられている。半導体チップのパッド１０は、パッケージ基板５に設けられたフィンガー６と、ボンディングワイヤ７によって接続される。
【００１７】
図２に戻り、複数のパッド１０は、第１パッド群１１と、第２パッド群１２とを含む。ここでは、第１および第２パッド群１１，１２は、半導体チップ１の同一辺に沿って、他のパッドを介在することなく、隣り合って配置されている。
【００１８】
第１パッド群１１は、同一ノードに接続される４個のパッド１０からなる。本開示では、同一ノードに接続されるパッドとは、同一の電位や同一の信号を半導体チップ１内の回路に供給するパッドのことをいう。例えば、同一電源電位を供給する電源パッド、接地電位を供給するグランドパッド、共通の信号を入力する信号パッド、共通の信号を出力する信号パッド、同一のバイアス電位を与える信号パッド等が、同一ノードに接続されるパッドに相当する。ここでは、第１パッド群１１に属するパッド１０は、全て同一の電源電位ＶＤＤを供給するパッドであるものとする。
【００１９】
一方、第２パッド群１２は、互いに異なるノードに接続される４個のパッド１０からなる。すなわち、第２パッド群１２に属するパッド１０は、それぞれ役割が異なっており、例えば、信号パッドであっても互いに異なる信号を入力したり、電源パッドであっても互いに異なる電源電位を供給したりする。
【００２０】
第１パッド群１１に属するパッド１０は、Ｘ方向において、ピッチＰ１で均等に配置されており、第２パッド群１２に属するパッド１０は、Ｘ方向において、ピッチＰ２で均等に配置されている。そして、第１パッド群１１の配置ピッチＰ１は、第２パッド群１２の配置ピッチＰ２よりも小さい。
【００２１】
図２のパッド配置によると、第１パッド群１１のパッド１０のＸ方向の間隔を狭めることができ、パッド１０をより高密度に配置することができる。ここで、第１パッド群１１に関しては、パッド１０やパッド１０に接続されるボンディングワイヤ７が、互いに接触してショートしてしまう可能性が高いが、第１パッド群１１は同一ノードに接続されるので、たとえショートしても問題は生じない。したがって、回路の動作特性を招くことなく、パッド１０をより高密度に配置することができるので、パッド配置領域の縮小、ひいては半導体チップ面積の縮小を実現することができる。
【００２２】
図４は図２に示すパッドをパッケージ基板と接続した構成例を示す図である。図４において、パッケージ基板５の主面における半導体チップ１の周囲には、第１パッド群１１に属するパッド１０と接続される単一の第１フィンガー５１と、第２パッド群１２に属するパッド１０にそれぞれ対応している複数のフィンガー５３からなる第２フィンガー５２とが、設けられている。第１ワイヤ群３１に属する複数のボンディングワイヤ７は、第１パッド群１１に属するパッド１０のそれぞれと第１フィンガー５１とを接続している。また、第２ワイヤ群３２に属する複数のボンディングワイヤ７は、第２パッド群１２に属するパッド１０を、対応するフィンガー５３にそれぞれ接続している。
【００２３】
ここで、第１ワイヤ群３１に属する複数のボンディングワイヤ７は、少なくともその一部が接触していてもよい。第１パッド群１１に属する各パッド１０は同一ノードに接続されるので、たとえ第１ワイヤ群３１に属するボンディングワイヤ７同士がショートしても、特に問題は生じない。むしろ、第１ワイヤ群３１に属するボンディングワイヤ７同士をショートさせることによって、インダクタンスの低減によるＩ／Ｏ動作特性の改善や、電源供給経路の強化による動作特性の向上といった効果を得ることができる。
【００２４】
また、第１フィンガー５１は単一のフィンガーであるものとしたが、複数のフィンガーから構成されていてもよい。例えば第１フィンガー５１が２個のフィンガーで構成されており、第１パッド群１１に属するパッド１０を２個ずつ、各フィンガーに接続するようにしてもよい。
【００２５】
図５は本実施形態におけるパッド配置の他の例である。図５の構成は基本的には図２と同様である。ただし、第２パッド群１２Ａに属するパッド１０Ａのサイズが、第１パッド群１１のパッド１０のサイズよりも大きい。
【００２６】
図６は本実施形態におけるパッド配置の他の例である。図６の構成は基本的には図２と同様である。ただし、第１パッド群１１に属するパッド１０が、配線１３によって、互いに接続されている。これにより、第１ワイヤ群３１に属するボンディングワイヤ７同士をショートさせたときと同様に、インダクタンスの低減によるＩ／Ｏ動作特性の改善や、電源供給経路の強化による動作特性の向上といった効果を得ることができる。なお、配線１３を形成する配線層は、パッド１０と同一の層であってもよいし、パッド１０と異なる配線層であってもよい。
【００２７】
なお、上の説明では、第１および第２パッド群１１，１２のパッド１０の個数は４個ずつであるものとしたが、これに限られるものではない。また、第１および第２パッド群１１，１２のパッド１０の個数は異なっていてもよい。またここでは、第１および第２パッド群１１，１２は、半導体チップ１の同一辺に沿って、隣り合って配置されているものとしたが、これに限られるものではない。例えば、半導体チップ１の角部近傍において、第１および第２パッド群１１，１２が、異なる辺に沿って配置されていてもよい。また、当然のことながら、半導体チップ１に、第１および第２パッド群１１，１２以外に属するパッド１０が配置されていてもよい。
【００２８】
また、上の説明では、第１および第２パッド群１１，１２では、それぞれ、パッド１０が均等に配置されているものとしたが、必ずしも均等に配置されていなくてもよい。パッド１０が均等に配置されていない場合は、ピッチの最小値でもって、第１パッド群１１と第２パッド群１２との配置ピッチの対比を行えばよい。
【００２９】
（第２実施形態）
図７は第２実施形態に係る半導体チップにおけるパッド配置の例を示す図である。図７では、パッド１０をパッケージ基板５と接続した構成例を示している。図７において、Ｉ／Ｏ領域３には、複数の外部接続パッド１０が多段（図では２段）に配置されている。各パッド１０は、半導体チップ１の外部と接続される。
【００３０】
複数のパッド１０は、第１パッド群２１と、第２パッド群２２とを含む。ここでは、第１および第２パッド群２１，２２は、半導体チップ１の同一辺に沿って、他のパッドを介在することなく、隣り合って配置されている。
【００３１】
第１パッド群２１は、同一ノードに接続される７個のパッド１０からなる。ここでは、第１パッド群２１に属するパッド１０は、全て同一の電源電位ＶＤＤを供給するパッドであるものとする。第１パッド群２１では、第１方向に相当するＸ方向（図面横方向、半導体チップ１の外辺に沿う方向）に並べて配置されたパッド１０からなるパッド列が、Ｘ方向と垂直をなす第２方向に相当するＹ方向（図面縦方向）に、２列並べて配置されている。
【００３２】
一方、第２パッド群２２は、互いに異なるノードに接続される７個のパッド１０からなる。すなわち、第２パッド群２２に属するパッド１０は、それぞれ役割が異なっており、例えば、信号パッドであっても互いに異なる信号を入力したり、電源パッドであっても互いに異なる電源電位を供給したりする。第２パッド群２２では、Ｘ方向に並べて配置されたパッド１０からなるパッド列が、Ｙ方向に、２列並べて配置されている。
【００３３】
第１パッド群２１では、各パッド列において、パッド１０はＸ方向においてピッチＰ１１で均等に配置されており、また、各パッド列は、Ｙ方向においてピッチＰ１２で配置されている。第２パッド群２２では、各パッド列において、パッド１０はＸ方向においてピッチＰ２１で均等に配置されており、また、各パッド列は、Ｙ方向においてピッチＰ２２で配置されている。そして、Ｘ方向において、第１パッド群２１の配置ピッチＰ１１は、第２パッド群２２の配置ピッチＰ２１よりも小さく、また、Ｙ方向において、第１パッド群２１の配置ピッチＰ１２は、第２パッド群２２の配置ピッチＰ２２よりも小さい。
【００３４】
そして図７に示すように、パッケージ基板５の主面における半導体チップ１の周囲には、第１パッド群２１に属するパッド１０と接続される単一の第１フィンガー５６と、第２パッド群２２に属するパッド１０にそれぞれ対応している複数のフィンガー５８からなる第２フィンガー５７とが、設けられている。第１ワイヤ群３３に属する複数のボンディングワイヤ７は、第１パッド群２１に属するパッド１０のそれぞれと第１フィンガー５６とを接続している。また、第２ワイヤ群３４に属する複数のボンディングワイヤ７は、第２パッド群２２に属するパッド１０を、対応するフィンガー５８にそれぞれ接続している。
【００３５】
図７のパッド配置によると、第１パッド群２１のパッド１０のＸ方向およびＹ方向の間隔を狭めることができ、パッド１０をより高密度に配置することができる。ここで、第１パッド群２１に関しては、パッド１０やパッド１０に接続されるボンディングワイヤ７が、互いに接触してショートしてしまう可能性が高いが、第１パッド群２１は同一ノードに接続されるので、たとえショートしても問題は生じない。したがって、回路の動作特性を招くことなく、パッド１０をより高密度に配置することができるので、パッド配置領域の縮小、ひいては半導体チップ面積の縮小を実現することができる。
【００３６】
ここで、第１ワイヤ群３３に属する複数のボンディングワイヤ７は、少なくともその一部が接触していてもよい。この場合、同じパッド列の異なるパッド１０と接続されるボンディングワイヤ７同士が接触する場合もあるし、異なるパッド列のパッド１０と接続されるボンディングワイヤ７同士が接触する場合もある。いずれの場合であっても、第１パッド群２１に属する各パッド１０は同一ノードに接続されるので、特に問題は生じない。むしろ、第１ワイヤ群３３に属するボンディングワイヤ７同士をショートさせることによって、インダクタンスの低減によるＩ／Ｏ動作特性の改善や、電源供給経路の強化による動作特性の向上といった効果を得ることができる。
【００３７】
また、第１フィンガー５６は単一のフィンガーであるものとしたが、複数のフィンガーから構成されていてもよい。例えば第１フィンガー５６が２個のフィンガーで構成されており、第１パッド群１１に属するパッド１０を、パッド列毎に異なるフィンガーに接続するようにしてもよい。
【００３８】
図８は本実施形態におけるパッド配置の他の例である。図８の構成は基本的には図７と同様である。ただし、第１パッド群２１に属するパッド１０が、配線２３によって、互いに接続されている。これにより、第１ワイヤ群３３に属するボンディングワイヤ７同士をショートさせたときと同様に、インダクタンスの低減によるＩ／Ｏ動作特性の改善や、電源供給経路の強化による動作特性の向上といった効果を得ることができる。なお、配線２３を形成する配線層は、パッド１０と同一の層であってもよいし、パッド１０と異なる配線層であってもよい。
【００３９】
図９は本実施形態におけるパッド配置の他の例である。図９の構成は基本的には図７と同様である。ただし、第１パッド群２１Ａに、ボンディングワイヤ７に接続されておらず、パッケージ基板５の主面における半導体チップ１の周囲に設けられた複数のフィンガー６のいずれとも接続されていない外部接続パッドであるダミーパッド１０Ｂが含まれている。図９の例では、半導体チップ１の外辺から２番目のパッド列が３個のダミーパッド１０Ｂによって構成されている。ダミーパッド１０Ｂを設けることによって、ボンディングワイヤ形成の際に何らかの問題が生じたとき、ワイヤの接続先をパッド１０からダミーパッド１０Ｂに変更することによってこの問題を回避することが可能になる。また、パッド配置領域におけるデッドスペースをダミーパッド１０Ｂを設けることによって有効活用することができる。なお、ダミーパッド１０Ｂの配置位置や配置個数は、図９に示したものに限られるものではない。
【００４０】
なお、ここでは、Ｘ方向およびＹ方向の両方において、第１パッド群２１の配置ピッチが第２パッド群２２の配置ピッチよりも小さいものとしたが、これに限られるものではない。すなわち、Ｘ方向およびＹ方向のいずれか一方において、第１パッド群２１の配置ピッチが第２パッド群２２の配置ピッチよりも小さい構成であっても、本実施形態と同様の効果が得られる。
【００４１】
また、上の説明では、第１および第２パッド群２１，２２のパッド１０の個数は７個ずつであるものとしたが、これに限られるものではない。また、第１および第２パッド群２１，２２のパッド１０の個数は異なっていてもよい。またここでは、第１および第２パッド群２１，２２は、半導体チップ１の同一辺に沿って、隣り合って配置されているものとしたが、これに限られるものではない。例えば、半導体チップ１の角部近傍において、第１および第２パッド群２１，２２が、異なる辺に沿って配置されていてもよい。また、当然のことながら、半導体チップ１に、第１および第２パッド群２１，２２以外に属するパッド１０が配置されていてもよい。
【００４２】
また、上の説明では、第１および第２パッド群２１，２２では、それぞれ、パッド１０が均等に配置されているものとしたが、必ずしも均等に配置されていなくてもよい。パッド１０が均等に配置されていない場合は、Ｘ方向およびＹ方向のそれぞれについて、ピッチの最小値でもって、第１パッド群２１と第２パッド群２２との配置ピッチの対比を行えばよい。
【００４３】
また、第１実施形態と同様に、第２パッド群２２に属するパッド１０のサイズを、第１パッド群２１のパッド１０のサイズよりも大きくしてもよい。
【産業上の利用可能性】
【００４４】
本開示によると、半導体集積回路の動作特性の低下を招くことなく、外部接続パッドを効率的に配置し、半導体チップの面積を縮小することができるので、例えばＬＳＩの小型化やコストダウンに有効である。
【符号の説明】
【００４５】
１  半導体チップ
２  コア領域
３  Ｉ／Ｏ領域
４  Ｉ／Ｏセル
５  パッケージ基板
６  フィンガー
７  ボンディングワイヤ
１０，１０Ａ  外部接続パッド
１０Ｂ  ダミーパッド
１１  第１パッド群
１２，１２Ａ  第２パッド群
１３  配線
２１，２１Ａ  第１パッド群
２２  第２パッド群
２３  配線
５１  第１フィンガー
５２  第２フィンガー
５３  フィンガー
５６  第１フィンガー
５７  第２フィンガー
５８  フィンガー
【図１】
2017183352.tif 000003
【図２】
2017183352.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成30年9月19日(2018.9.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また、第１フィンガー５６は単一のフィンガーであるものとしたが、複数のフィンガーから構成されていてもよい。例えば第１フィンガー５６が２個のフィンガーで構成されており、第１パッド群２１に属するパッド１０を、パッド列毎に異なるフィンガーに接続するようにしてもよい。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
内部回路が形成されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体チップであって、
前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、
それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドとを備え、
前記複数の外部接続パッドは、
同一ノードに接続される複数の外部接続パッドからなる第１パッド群と、
互いに異なるノードに接続される複数の外部接続パッドからなる第２パッド群とを含み、
前記第１および第２パッド群は、それぞれ、外部接続パッドが当該半導体チップの外辺に沿う方向である第１方向に並べて配置されており、
前記第１パッド群の配置ピッチは、前記第２パッド群の配置ピッチよりも小さく、
前記第１パッド群に属する外部接続パッドは、配線によって、互いに接続されている
ことを特徴とする半導体チップ。
【請求項２】
請求項１記載の半導体チップにおいて、
前記第１および第２パッド群は、当該半導体チップの同一辺に沿って配置されている
ことを特徴とする半導体チップ。
【請求項３】
請求項１または２記載の半導体チップにおいて、
前記第１パッド群と前記第２パッド群とは、他の外部接続パッドを介在することなく、隣り合って配置されている
ことを特徴とする半導体チップ。
【請求項４】
請求項１〜３のうちいずれか１項記載の半導体チップにおいて、
前記第２パッド群に属する外部接続パッドのサイズは、前記第１パッド群に属する外部接続パッドのサイズよりも大きい
ことを特徴とする半導体チップ。
【請求項５】
請求項１〜４のうちいずれか１項記載の半導体チップと、
前記半導体チップが主面に搭載されたパッケージ基板と、
前記パッケージ基板の主面における前記半導体チップの周囲に設けられた、複数のフィンガーとを備え、
前記複数のフィンガーは、
前記第１パッド群に属する外部接続パッドと接続される、１つまたは複数のフィンガーからなる第１フィンガーと、
前記第２パッド群に属する外部接続パッドにそれぞれ対応しており、対応する外部接続パッドとそれぞれ接続される複数のフィンガーからなる第２フィンガーとを含む
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１パッド群に属する外部接続パッドを、前記第１フィンガーに接続する複数のボンディングワイヤを備え、
前記複数のボンディングワイヤは、少なくともその一部が、互いに接触している
ことを特徴とする半導体装置。
【請求項７】
内部回路が形成されたコア領域と、前記コア領域の周囲にあるＩ／Ｏ領域とを有する半導体チップであって、
前記Ｉ／Ｏ領域に配置された複数のＩ／Ｏセルと、
それぞれが前記複数のＩ／Ｏセルのいずれかと接続された複数の外部接続パッドとを備え、
前記複数の外部接続パッドは、
同一ノードに接続される複数の外部接続パッドからなる第１パッド群と、
互いに異なるノードに接続される複数の外部接続パッドからなる第２パッド群とを含み、
前記第１および第２パッド群は、それぞれ、当該半導体チップの外辺に沿う方向である第１方向に並べて配置された外部接続パッドからなるパッド列が、前記第１方向と垂直をなす第２方向に複数列並べて配置されており、
前記第１および第２方向のうち少なくともいずれか一方において、前記第１パッド群の配置ピッチは、前記第２パッド群の配置ピッチよりも小さい
ことを特徴とする半導体チップ。
【請求項８】
請求項７記載の半導体チップにおいて、
前記第１および第２方向の両方において、前記第１パッド群の配置ピッチは、前記第２パッド群の配置ピッチよりも小さい
ことを特徴とする半導体チップ。
【請求項９】
請求項７または８記載の半導体チップにおいて、
前記第１および第２パッド群は、当該半導体チップの同一辺に沿って配置されている
ことを特徴とする半導体チップ。
【請求項１０】
請求項７〜９のうちいずれか１項記載の半導体チップにおいて、
前記第１パッド群と前記第２パッド群とは、他の外部接続パッドを介在することなく、隣り合って配置されている
ことを特徴とする半導体チップ。
【請求項１１】
請求項７〜１０のうちいずれか１項記載の半導体チップにおいて、
前記第１パッド群に属する外部接続パッドのサイズは、前記第２パッド群に属する外部接続パッドのサイズよりも小さい
ことを特徴とする半導体チップ。
【請求項１２】
請求項７〜１１のうちいずれか１項記載の半導体チップにおいて、
前記第１パッド群に属する外部接続パッドは、配線によって、互いに接続されている
ことを特徴とする半導体チップ。
【請求項１３】
請求項７〜１２のうちいずれか１項記載の半導体チップと、
前記半導体チップが主面に搭載されたパッケージ基板と、
前記パッケージ基板の主面における前記半導体チップの周囲に設けられた、複数のフィンガーとを備え、
前記複数のフィンガーは、
前記第１パッド群に属する外部接続パッドと接続される、１つまたは複数のフィンガーからなる第１フィンガーと、
前記第２パッド群に属する外部接続パッドにそれぞれ対応しており、対応する外部接続パッドと接続される複数のフィンガーからなる第２フィンガーとを含む
ことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１パッド群に属する外部接続パッドを、前記第１フィンガーに接続する複数のボンディングワイヤを備え、
前記複数のボンディングワイヤは、少なくともその一部が、互いに接触している
ことを特徴とする半導体装置。
【請求項１５】
請求項１３または１４記載の半導体装置において、
前記第１パッド群は、前記複数のフィンガーのいずれとも接続されていない外部接続パッドであるダミーパッドを含む
ことを特徴とする半導体装置。
【国際調査報告】
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2017183352.tif 000013
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