(57)【要約】  アクティブマトリクス基板（１００）は、基板（１２）と、基板（１２）に支持された、結晶質シリコンを含む第１半導体層（１３Ａ）を有する第１薄膜トランジスタ（１０Ａ）と、基板（１２）に支持された、酸化物半導体を含む第２半導体層（１７）を有する第２薄膜トランジスタ（１０Ｂ）と、第２薄膜トランジスタ（１０Ｂ）の第２半導体層（１７）の基板（１２）側に第１の絶縁層（１４）を介して配置された、シリコンを含む第３半導体層（１３Ｂ）とを有する。
2018043472.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持された、結晶質シリコンを含む第１半導体層を有する第１薄膜トランジスタと、
前記基板に支持された、酸化物半導体を含む第２半導体層を有する第２薄膜トランジスタと、
前記第２薄膜トランジスタの前記第２半導体層の前記基板側に第１絶縁層を介して配置された、シリコンを含む第３半導体層と
を有する、アクティブマトリクス基板。
【請求項２】
前記第２薄膜トランジスタは、前記第２半導体層の前記基板側に、前記第１絶縁層上に形成されたゲート電極と、前記ゲート電極を覆う第２絶縁層とをさらに有し、
前記基板の法線方向から見たとき、前記第２半導体層と前記ゲート電極とが重なっている領域の外縁は、前記第３半導体層の外縁よりも内側にある、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記基板の法線方向から見たとき、前記第２半導体層の外縁は、前記第３半導体層の外縁よりも内側にある、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記第１薄膜トランジスタは、前記第１絶縁層を介して、前記第１半導体層に対向するように配置されたゲート電極をさらに有し、
前記第１薄膜トランジスタの前記ゲート電極は、前記第２薄膜トランジスタの前記ゲート電極と同じ導電膜から形成されている、請求項２または３に記載のアクティブマトリクス基板。
【請求項５】
透明導電層から形成された画素電極をさらに有し、
前記画素電極は、前記第２半導体層と直接接触している、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記第１半導体層は、多結晶シリコンを含み、
前記第３半導体層は、アモルファスシリコンまたは多結晶シリコンを含む、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記第２半導体層は、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記第２半導体層は、積層構造を有する、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記第２薄膜トランジスタは、チャネルエッチ型である、請求項１から９のいずれかに記載のアクティブマトリクス基板。
【請求項１１】
請求項１から１０のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記基板を用意する工程（Ａ）と、
前記基板上に、シリコンを含む半導体膜を堆積する工程（Ｂ）と、
前記半導体膜の少なくとも一部を結晶化させることによって、結晶質シリコンを含む第１半導体膜を形成する工程（Ｃ）と、
前記半導体膜をパターニングすることによって、前記第１半導体層および前記第３半導体層を形成する工程（Ｄ）であって、前記第１半導体膜をパターニングすることによって、前記第１半導体層を形成する工程（Ｄ）を含む、アクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板およびその製造方法に関し、特に、液晶表示装置および有機ＥＬ表示装置などのアクティブマトリクス型表示装置に好適に用いられるアクティブマトリクス基板およびその製造方法に関する。
【背景技術】
【０００２】
表示装置のアクティブマトリクス基板は、画素毎にスイッチング素子として、例えば薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備えている。本明細書では、このようなＴＦＴを「画素用ＴＦＴ」と称する。画素用ＴＦＴとしては、従来から、アモルファスシリコン膜を半導体層とするアモルファスシリコンＴＦＴや、多結晶シリコン膜などの結晶質シリコン膜を半導体層とする結晶質シリコンＴＦＴが広く用いられている。【０００３】
画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。画素用ＴＦＴと、駆動回路を構成するＴＦＴ（回路用ＴＦＴ）とは、同じ半導体膜を用いて形成され得る。この半導体膜としては、例えば、電界効果移動度の高い多結晶シリコン膜が用いられる。【０００４】
また、ＴＦＴの半導体層の材料として、酸化物半導体を用いるＴＦＴが実用化されている。酸化物半導体として、例えば、インジウム、ガリウム、亜鉛および酸素を主成分とするＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体が用いられている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。従って、酸化物半導体膜を用いて、画素用ＴＦＴおよび回路用ＴＦＴを同一基板上に一体的に形成することも可能である。【０００５】
しかしながら、多結晶シリコン膜および酸化物半導体膜の何れを用いても、画素用ＴＦＴおよび回路用ＴＦＴの両方に要求される特性を十分に満足することは困難である。【０００６】
これに対し、特許文献１は、画素用ＴＦＴとして酸化物半導体ＴＦＴ、回路用ＴＦＴとして非酸化物半導体膜を半導体層とするＴＦＴ（例えば結晶質シリコンＴＦＴ）を備えたアクティブマトリクス型の液晶パネルを開示している。特許文献１の液晶パネルでは、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴは、同一の基板上に形成されている。特許文献１には、画素用ＴＦＴとして酸化物半導体ＴＦＴを用いることにより、表示ムラを抑制できること、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いることにより、高速駆動が可能になることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−３９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
酸化物半導体ＴＦＴは、オフリーク電流が小さいので、画素用ＴＦＴとして好適に用いられる。しかしながら、酸化物半導体層に外光および／またはバックライトからの光が入射すると、しきい値電圧（Ｖｔｈ）が負側にシフトし、ＴＦＴの動作が不安定になるとい問題がある。外光の入射は、例えば、アクティブマトリクス基板に対して液晶層を介して対向するように配置される対向基板に設けられるブラックマトリクス（遮光層）によって防止される。【０００９】
バックライトからの光の入射を防止するために、酸化物半導体層のバックライト側に遮光層を設ける構成を採用すると、製造工程が増加し、量産性が低下するという問題がある。また、酸化物半導体層のバックライト側に配置されるゲート電極を大きくすると、寄生容量が大きくなり、ＴＦＴ特性が低下する。【００１０】
本発明は上記の課題を解決するためになされたものであり、量産性やＴＦＴ特性の低下を抑制しつつ、画素用の酸化物半導体ＴＦＴの光による特性変動が抑制されたアクティブマトリクス基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のある実施形態によるアクティブマトリクス基板は、基板と、前記基板に支持された、結晶質シリコンを含む第１半導体層を有する第１薄膜トランジスタと、前記基板に支持された、酸化物半導体を含む第２半導体層を有する第２薄膜トランジスタと、前記第２薄膜トランジスタの前記第２半導体層の前記基板側に第１絶縁層を介して配置された、シリコンを含む第３半導体層とを有する。ある実施形態において、前記第１半導体層と前記第３半導体層は同一のレベルに配置されている。すなわち、前記第１半導体層と前記第３半導体層は同じ半導体膜から形成されおり、前記半導体膜の少なくとも前記第１半導体層が形成される領域は、結晶化されている。【００１２】
ある実施形態において、前記第２薄膜トランジスタは、前記第２半導体層の前記基板側に、前記第１絶縁層上に形成されたゲート電極と、前記ゲート電極を覆う第２絶縁層とをさらに有し、前記基板の法線方向から見たとき、前記第２半導体層と前記ゲート電極とが重なっている領域の外縁は、前記第３半導体層の外縁よりも内側にある。ある実施形態において、前記ゲート電極のチャネル長方向の長さは、前記第２半導体層のチャネル長方向の長さよりも短い、および／または、前記ゲート電極のチャネル幅方向の長さは、前記第２半導体層のチャネル幅方向の長さよりも短い。【００１３】
ある実施形態において、前記基板の法線方向から見たとき、前記第２半導体層の外縁は、前記第３半導体層の外縁よりも内側にある。【００１４】
ある実施形態において、前記第１薄膜トランジスタは、前記第１絶縁層を介して、前記第１半導体層に対向するように配置されたゲート電極をさらに有し、前記第１薄膜トランジスタの前記ゲート電極は、前記第２薄膜トランジスタの前記ゲート電極と同じ導電膜から形成されている。【００１５】
ある実施形態において、透明導電層から形成された画素電極をさらに有し、前記画素電極は、前記第２半導体層と直接接触している。【００１６】
ある実施形態において、前記第１半導体層は、多結晶シリコンを含み、前記第３半導体層は、アモルファスシリコンまたは多結晶シリコンを含む。【００１７】
ある実施形態において、前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。【００１８】
ある実施形態において、前記第２半導体層は、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。【００１９】
ある実施形態において、前記第２半導体層は、積層構造を有する。【００２０】
ある実施形態において、前記第２薄膜トランジスタは、チャネルエッチ型である。【００２１】
本発明のある実施形態によるアクティブマトリクス基板の製造方法は、上記のいずれかのアクティブマトリクス基板の製造方法であって、前記基板を用意する工程（Ａ）と、前記基板上に、シリコンを含む半導体膜を堆積する工程（Ｂ）と、前記半導体膜の少なくとも一部を結晶化させることによって、結晶質シリコンを含む第１半導体膜を形成する工程（Ｃ）と、前記半導体膜をパターニングすることによって、前記第１半導体層および前記第２半導体層を形成する工程（Ｄ）とを包含し、前記工程（Ｄ）は、前記第１半導体膜をパターニングすることによって、前記第１半導体層を形成する工程を含む。
【発明の効果】
【００２２】
本発明によると、量産性やＴＦＴ特性の低下を抑制しつつ、画素用の酸化物半導体ＴＦＴの光による特性変動が抑制されたアクティブマトリクス基板およびその製造方法が提供される。
【図面の簡単な説明】
【００２３】
【図１】（ａ）は本発明の第１の実施形態によるＴＦＴ基板１００の模式的な断面図であり、（ｂ）はＴＦＴ基板１００の画素領域の模式的な平面図である。
【図２】ＴＦＴ基板１００の全体の模式的な平面図である。
【図３】（ａ）に本発明の第２の実施形態によるＴＦＴ基板２００の画素用の第２ＴＦＴ３０Ｂの模式的な断面図を示し、（ｂ）にＴＦＴ基板２００の画素領域の模式的な平面図を示す。
【図４】（ａ）に本発明の第３の実施形態によるＴＦＴ基板３００の画素用の第２ＴＦＴ５０Ｂの模式的な断面図を示し、（ｂ）にＴＦＴ基板３００の画素領域の模式的な平面図を示す。
【発明を実施するための形態】
【００２４】
以下、図面を参照して、本発明の実施形態によるアクティブマトリクス基板の構造および製造方法を説明する。以下で例示するアクティブマトリクス基板は、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置に用いられるＴＦＴ基板であるが、本発明の実施形態によるアクティブマトリクス基板はこれに限られず、他の表示モード（例えば、垂直配向モード）の液晶表示装置にも好適に用いられる。本発明の実施形態によるアクティブマトリクス基板はさらに有機ＥＬ表示装置などの他の公知のアクティブマトリクス型表示装置に好適に用いられ得る。
【００２５】
本発明の実施形態によるアクティブマトリクス基板は、結晶質シリコンを含む第１半導体層を有する第１ＴＦＴと、酸化物半導体を含む第２半導体層を有する第２ＴＦＴとを有し、第２ＴＦＴの第２半導体層の基板側に絶縁層を介して配置された、シリコンを含む第３半導体層とを有する。例えば、第１ＴＦＴは回路用ＴＦＴであり、第２ＴＦＴは画素用ＴＦＴである。第３半導体層は、第２半導体層に基板側から（バックライト側から）光が入射するのを防止する遮光層として機能する。第３半導体層は、第１半導体層と同様にシリコンを含むので、第１半導体層と同じ半導体膜から形成し得る。したがって、第３半導体層を形成するために製造工程を追加する必要がない。第１半導体層に多結晶シリコン層を用いる場合、シリコンを含む半導体膜の第１半導体層が形成される領域は、結晶化される。このとき、第３半導体層が形成される領域は、結晶化される必要はない。すなわち、第１半導体層を多結晶シリコン層とし、第３半導体層をアモルファスシリコン層としてもよい。アモルファスシリコンは、多結晶シリコンよりも、波長の短い光（約３００ｎｍ〜約６００ｎｍ）を効率よく吸収するので、酸化物半導体層の光劣化を防止する効果が高い。また、回路用ＴＦＴを形成する領域（非表示領域、額縁領域）のアモルファスシリコン膜だけを結晶化すればよいので、結晶化に要する時間の増加もない。ただし、第３半導体層として、結晶質シリコン層を用いることもできる。なお、本明細書において、「結晶質シリコン」は、多結晶シリコンの他、マイクロクリスタリンシリコン（μＣ−Ｓｉ）など、少なくとも部分的に結晶化されたシリコンを含む。
【００２６】
（第１の実施形態）
図１（ａ）に本発明の第１の実施形態によるアクティブマトリクス基板１００（以下、「ＴＦＴ基板１００」という。）の模式的な断面図を示し、図１（ｂ）にＴＦＴ基板１００の画素領域の模式的な平面図を示す。また、図２にＴＦＴ基板１００の全体の模式的な平面図を示す。
【００２７】
ＴＦＴ基板１００は、図２に示す様に、複数の画素を含む表示領域１０２と、表示領域１０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域１０１を含んでいる。駆動回路形成領域１０１には、例えばゲートドライバ回路１４０、ソースドライバ回路１５０および検査回路１７０が設けられている。
【００２８】
表示領域１０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路１４０の各端子に接続されており、ソースバスラインＳは、ソースドライバ回路１５０の各端子に接続されている。なお、ゲートドライバ回路１４０だけをＴＦＴ基板１００にモノリシックに形成し、ソースドライバ回路１５０として、ドライバＩＣを実装してもよい。
【００２９】
ＴＦＴ基板１００は、図１（ａ）に示すように、駆動回路形成領域１０１には回路用ＴＦＴとして第１ＴＦＴ１０Ａが形成されており、表示領域１０２の各画素には画素用ＴＦＴとして第２ＴＦＴ１０Ｂが形成されている。
【００３０】
ＴＦＴ基板１００は、基板１２と、基板１２上に形成された第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂとを備えている。基板１２は、例えば、ガラス基板であり、基板１２上に下地膜（不図示）を形成してもよい。下地膜を形成した場合、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂなどの回路要素は、下地膜上に形成される。下地膜は、特に限定しないが、無機絶縁膜であり、例えば、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、または、窒化珪素膜を下層、酸化珪素膜を上層とする積層膜である。
【００３１】
第１ＴＦＴ１０Ａは、結晶質シリコンを主として含む活性領域を有している。第２ＴＦＴ１０Ｂは、酸化物半導体を主として含む活性領域を有している。第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂは、基板１２上に一体的に形成されている。ここでいう「活性領域」とは、ＴＦＴの半導体層のうちチャネルが形成される領域を指すものとする。
【００３２】
第１ＴＦＴ１０Ａは、基板１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）１３と、結晶質シリコン半導体層１３Ａを覆う第１の絶縁層１４と、第１の絶縁層１４上に設けられたゲート電極１５Ａとを有している。第１の絶縁層１４のうち結晶質シリコン半導体層１３Ａとゲート電極１５Ａとの間に位置する部分は、第１ＴＦＴ１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層１３Ａは、チャネルが形成される領域（活性領域）１３ｃと、活性領域の両側にそれぞれ位置するソース領域１３ｓおよびドレイン領域１３ｄとを有している。この例では、結晶質シリコン半導体層１３Ａのうち、第１の絶縁層１４を介してゲート電極１５Ａと重なる部分が活性領域１３ｃとなる。第１ＴＦＴ１０Ａは、また、ソース領域１３ｓおよびドレイン領域１３ｄにそれぞれ接続されたソース電極１８ｓＡおよびドレイン電極１８ｄＡを有している。ソース電極１８ｓＡおよびドレイン電極１８ｄＡは、ゲート電極１５Ａおよび結晶質シリコン半導体層１３Ａを覆う層間絶縁膜（ここでは、第２の絶縁層１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層１３Ａと接続されていてもよい。このように、第１ＴＦＴ１０Ａは、トップゲート型のＴＦＴである。
【００３３】
第２ＴＦＴ１０Ｂは、ボトムゲート型ＴＦＴであり、ゲート電極１５Ｂと、ゲート電極１５Ｂを覆う第２の絶縁層１６と、第２の絶縁層１６上に配置された酸化物半導体層１７とを有している。ここで、ゲート電極１５Ｂは、基板１２上に形成されたシリコン半導体層１３Ｂと、シリコン半導体層１３Ｂを覆う第１の絶縁層１４の上に設けられている。図示するように、シリコン半導体層１３Ｂは、第１ＴＦＴ１０Ａの結晶質シリコン半導体層１３Ａと同じレベル（すなわち、基板１２の表面上）に形成されており、第１ＴＦＴ１０Ａのゲート絶縁膜である第１の絶縁層１４が、第２ＴＦＴ１０Ｂが形成される領域まで延設されている。ゲート電極１５Ｂは、第１ＴＦＴ１０Ａのゲート電極１５Ａと同じ導電膜から形成されている。
【００３４】
第２の絶縁層１６のうちゲート電極１５Ｂと酸化物半導体層１７との間に位置する部分は、第２ＴＦＴ１０Ｂのゲート絶縁膜として機能する。第２の絶縁層１６を、例えば、水素供与性の下層と、酸素供与性の上層との２層構造とすると、次のような利点がある。
【００３５】
後述する加熱処理において、第２の絶縁層１６の水素供与性の下層から結晶質シリコン半導体層１３Ａに水素が供給され、結晶質シリコン半導体層１３Ａに生じる結晶欠陥を低減することができる。また、第２の絶縁層１６の酸素供与性の上層から酸化物半導体層１７に酸素が供給されるので、酸化物半導体層１７に生じる酸素欠損を低減することができる。したがって、各薄膜トランジスタ１０Ａ、１０Ｂの活性層となる結晶質シリコン半導体層１３Ａおよび酸化物半導体層１７の劣化を抑制し、各薄膜トランジスタ１０Ａ、１０Ｂの信頼性を向上させることができる。また、酸素供与性の上層が、酸化物半導体層１７と接するように配置されていると、酸化物半導体層１７の酸素欠損をより効果的に低減できる。
【００３６】
水素供与性の下層は、例えば窒化珪素を主として含む窒化珪素（ＳｉＮｘ）層、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ）層などであってもよい。酸素供与性の上層は、例えば酸化珪素を主として含む酸化珪素（ＳｉＯｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ）層などであってもよい。特に、酸素供与性の上層としてＳｉＯｘ層を用いると、酸化物半導体層１７との界面に良好なチャネル界面を形成できるので、第２薄膜トランジスタ１０Ｂの信頼性をさらに向上させることができるという利点が得られる。
【００３７】
酸化物半導体層１７は、チャネルが形成される領域（活性領域）１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄとを有している。この例では、酸化物半導体層１７のうち、第２の絶縁層１６を介してゲート電極１５Ｂと重なる部分が活性領域１７ｃとなる。また、第２ＴＦＴ１０Ｂは、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄにそれぞれ接続されたソース電極１８ｓＢおよびドレイン電極１８ｄＢをさらに有している。
【００３８】
ここで、ゲート電極１５Ｂは、図１（ｂ）に示す様に、ゲートバスラインＧの一部として形成されている。すなわち、ゲートバスラインＧの内、酸化物半導体層１７と重なる部分がゲート電極１５Ｂに対応し、ゲートバスラインＧの幅方向が、第２ＴＦＴ１０Ｂのチャネル長方向に対応している。ソース電極１８ｓＢは、ソースバスラインＳと一体に形成されており、列方向に延びるソースバスラインＳから行方向に分岐して形成されている。
【００３９】
基板１２の法線方向から見たとき、酸化物半導体層１７とゲート電極１５Ｂとが重なっている領域（活性領域１７ｃ）の外縁は、シリコン半導体層１３Ｂの外縁よりも内側にある。したがって、シリコン半導体層１３Ｂは、少なくとも酸化物半導体層１７の活性領域１７ｃを十分に遮光することができる。その結果、ゲート電極１５Ｂで活性領域１７ｃを遮光する必要が無いので、ゲート電極１５Ｂのチャネル長方向の長さは、酸化物半導体層１７のチャネル長方向の長さよりも短くてよい。また、ゲート電極、半導体層、ソース電極およびドレイン電極の配置および／または形状が異なるＴＦＴにおいては、ゲート電極のチャネル幅方向の長さは、シリコン半導体層のチャネル幅方向の長さよりも短くてよい。このように、シリコン半導体層１３Ｂで遮光する構成を採用すると、ゲート電極１５Ｂを大きくする必要が無いので、ゲート電極１５Ｂに付随する寄生容量の増加に伴ってＴＦＴ特性が低下することがない。
【００４０】
なお、シリコン半導体層１３Ｂによる遮光効果を十分に発揮させるためには、ここで例示するように、基板１２の法線方向から見たとき、酸化物半導体層１７の外縁が、シリコン半導体層１３Ｂの外縁よりも内側にあるように、シリコン半導体層１３Ｂを配置することが好ましい。ただし、ＴＦＴのゲート電極、半導体層、ソース電極およびドレイン電極の配置および／または形状には、種々のバリエーションが知られており、酸化物半導体層の外縁が、シリコン半導体層の外縁よりも内側にある必要は必ずしもない（例えば、図３および図４参照）。遮光のためのシリコン半導体層は、少なくとも酸化物半導体層の活性領域を十分に遮光できればよい。
【００４１】
ＴＦＴ１０Ａ、１０Ｂは、第３の絶縁層１９および第４の絶縁層２０で覆われている。第４の絶縁層２０上には、共通電極２１と、第５の絶縁層２２と、画素電極２３とがこの順に形成されている。画素電極２３は、スリット２３ｓを有している。スリット２３ｓは、複数設けられてもよい。共通電極２１および画素電極２３は、透明導電層から形成されている。透明導電層としては、例えば、ＩＴＯ（インジウム・錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物、「ＩＺＯ」は登録商標）やＺｎＯ（酸化亜鉛）などで形成され得る。
【００４２】
画素電極２３は、第３の絶縁層１９、第４の絶縁層２０および第５の絶縁層２２に形成された開口部１９ａ、２０ａ、２２ａ内で、ドレイン電極１８ｄＢに接続されている。共通電極２１は、複数の画素に共通に設けられており、不図示の共通配線および／または共通電極端子部に接続されており、共通電圧（Ｖｃｏｍ）が供給される。
【００４３】
酸化物半導体層１７に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【００４４】
酸化物半導体層１７は、２層以上の積層構造を有していてもよい。酸化物半導体層１７が積層構造を有する場合には、酸化物半導体層１７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層１７が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【００４５】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【００４６】
酸化物半導体層１７は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１７は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【００４７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。
【００４８】
なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【００４９】
酸化物半導体層１７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１７は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
【００５０】
本発明の実施形態によるＴＦＴ基板の製造方法は、基板を用意する工程と、基板上に、シリコンを含む半導体膜を堆積する工程と、半導体膜の少なくとも一部を結晶化させることによって、結晶質シリコンを含む半導体膜を形成する工程と、シリコンを含む半導体膜をパターニングすることによって、第１ＴＦＴの結晶質シリコン半導体層および遮光のためのシリコン半導体層を形成する工程であって、結晶質シリコン半導体膜をパターニングすることによって、第１ＴＦＴの結晶質シリコン半導体層を形成する工程とを含む。
【００５１】
ＴＦＴ基板１００は例えば以下の様にして製造され得る。
【００５２】
まず、基板１２を用意する。基板１２は、例えば、ガラス基板、樹脂板または樹脂フィルムなどの種々の基板を用いることができる。
【００５３】
次に、基板１２上に非晶質シリコン（ａ−Ｓｉ）膜を堆積する。ａ−Ｓｉ膜の堆積は、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法などの公知の方法で行うことができる。ａ−Ｓｉ膜の厚さは、例えば３０ｎｍ以上７０ｎｍ以下である。
【００５４】
ａ−Ｓｉ膜の少なくとも第１ＴＦＴ１０Ａのシリコン半導体層１３Ａを形成する領域を結晶化する。結晶化は、例えば、ａ−Ｓｉ膜にエキシマレーザー光を照射することによって行うことができる。第２ＴＦＴ１０Ｂの下層に配置されるシリコン半導体層１３Ｂを形成する領域は、結晶化する必要はなく、非晶質のままにしておいてよい。
【００５５】
少なくとも一部が結晶化されたシリコン半導体膜をパターニングすることによって、島状の結晶質シリコン半導体層１３Ａおよびシリコン半導体層１３Ｂを形成する。
【００５６】
この後、結晶質シリコン半導体層１３Ａおよびシリコン半導体層１３Ｂを覆うように第１の絶縁層（厚さ：例えば５０ｎｍ以上１３０ｎｍ以下）１４を形成する。
【００５７】
続いて、ゲート用導電膜（厚さ：２００ｎｍ以上５００ｎｍ以下）を形成した後、これをパターニングすることによって、第１薄膜トランジスタ１０Ａのゲート電極１５Ａ、第２薄膜トランジスタ１０Ｂのゲート電極１５Ｂ、ゲート配線などを得る。ゲート用導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜（上層／下層）を用いてもよい。例えば、Ｗ（厚さ：３００ｎｍ）／ＴａＮ（厚さ：３０ｎｍ）の積層膜を好適に用いることができる。パターニング方法は特に限定されず、公知のフォトリソグラフィおよびドライエッチングを用いることができる。
【００５８】
この後、ゲート電極１５Ａをマスクとして、結晶質シリコン半導体層１３Ａに不純物を注入し、ソース領域１３ｓおよびドレイン領域１３ｄを形成する。結晶質シリコン半導体層１３Ａのうち不純物を注入されなかった領域が活性領域（チャネル領域）１３ｃとなる。
【００５９】
続いて、第１の絶縁層１４およびゲート電極１５Ａ、１５Ｂを覆う第２の絶縁層（厚さ：例えば１８０ｎｍ以上５５０ｎｍ以下）１６を形成する。ここでは、第２の絶縁層１６として、水素供与性の下層と、酸素供与性の上層とを有する積層膜を形成する。例えば、ＳｉＯ2層（厚さ：５０ｎｍ）／ＳｉＮｘ層（厚さ：３２５ｎｍ）を形成する。窒化珪素（ＳｉＮｘ）層の厚さは、例えば１５０ｎｍ以上４５０ｎｍ以下である。窒化珪素層は、例えば、組成がＳｉ3Ｎ4となるような条件でＣＶＤ法により形成され得る。酸化珪素（ＳｉＯｘ）層の厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。酸化珪素層は、例えば、組成がＳｉＯ2となるような条件でＣＶＤ法により形成され得る。
【００６０】
第２の絶縁層１６は、第１薄膜トランジスタ１０Ａの層間絶縁膜として機能する部分と、第２薄膜トランジスタ１０Ｂのゲート絶縁膜として機能する部分とを含む。水素供与性の下層は、結晶質シリコン半導体層１３Ａ内に生じる不対結合手を水素置換するために効果的である。酸素供与性の上層は、酸化物半導体層１７に酸素欠損が生じた場合に、酸素供与性の上層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層１７の酸素欠損による低抵抗化を抑制できる。また、ＳｉＯｘ層は、酸化物半導体層１７とのチャネル界面の形成に適しているので、酸素供与性の上層としてＳｉＯｘ層を用い、酸化物半導体層１７の活性領域１７ｃと接するように配置すると、良好なチャネル界面が得られる。また、第２の絶縁層１６は、水素供与性の層と、それよりも酸化物半導体層１７側にある酸素供与性の層とを有していればよく、３層以上の積層構造を有していてもよい。
【００６１】
次いで、表示領域１０２に、酸化物半導体層１７を形成する。具体的には、まず、例えばスパッタリング法により、非晶質酸化物半導体膜を第２の絶縁層１６上に形成する。ここでは、非晶質酸化物半導体膜として、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質半導体膜（例えば厚さ５０ｎｍ）を用いる。非晶質酸化物半導体膜の厚さは例えば４０ｎｍ以上１２０ｎｍ以下である。この後、非晶質酸化物半導体膜のパターニングを行い、島状の非晶質酸化物半導体層を得る。
【００６２】
必要に応じて、非晶質酸化物半導体膜を結晶化してもよい。例えば、上記パターニング工程の後で、例えば３５０℃以上５５０℃以下、好ましくは４００℃以上５００℃以下の温度で加熱処理を行う。この加熱処理は、例えば窒素雰囲気、窒素酸素混合雰囲気、酸素雰囲気などで行ってもよい。酸化物半導体の還元反応を避けるため、水素雰囲気は好ましくなく、不活性ガスあるいは酸化雰囲気下が好ましい。これにより、非晶質酸化物半導体層が結晶化され、結晶質酸化物半導体層（ここでは結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層）が得られる。これとともに、第２の絶縁層１６（主に水素供与性の下層）から結晶質シリコン半導体層１３Ａに水素が供給され、結晶質シリコン半導体層１３Ａ内にあるシリコン不対結合手の少なくとも一部が水素で終端化される。なお、結晶化および水素終端化を目的とする加熱処理は、非晶質酸化物半導体膜のパターニング前に行ってもよい。
【００６３】
次に、第１の絶縁層１４および第２の絶縁層１６に、結晶質シリコン半導体層１３Ａのソース領域１３ｓおよびドレイン領域１３ｄに達するコンタクトホールを形成する。この後、第１薄膜トランジスタ１０Ａのソース電極１８ｓＡおよびドレイン電極１８ｄＡ、ならびに、第２薄膜トランジスタ１０Ｂのソース電極１８ｓＢおよびドレイン電極１８ｄＢを形成する。
【００６４】
具体的には、まず、コンタクトホール内、第２の絶縁層１６上および酸化物半導体層１７上に、例えばスパッタリング法によりソース用導電膜を形成する。続いて、ソース用導電膜のパターニングを行う。これにより、結晶質シリコン半導体層１３Ａのソース領域１３ｓおよびドレイン領域１３ｄと接するソース電極１８ｓＡおよびドレイン電極１８ｄＡ、酸化物半導体層１７の表面と接するソース電極１８ｓＢおよびドレイン電極１８ｄＢ、およびソースバスライン（図示せず）が形成される。酸化物半導体層１７のうちソース電極１８ｓＢおよびドレイン電極１８ｄＢと接する部分は、それぞれ、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄとなる。酸化物半導体層１７のうちゲート電極１５Ｂと（第２の絶縁層１６を介して）重なり、かつ、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄの間に位置する部分は、活性領域１７ｃとなる。
【００６５】
ソース用導電膜は、例えばアルミニウム膜であってもよい。あるいは、アルミニウム膜の上層および／または下層にバリアメタル膜（例えばＴｉ膜、Ｍｏ膜など）を有する積層膜であってもよい。なお、ソース用導電膜の材料は、特に限定されない。ソース用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。例えばＴｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した積層膜、Ｔｉ（厚さ：１００ｎｍ）／Ａｌ（厚さ：２００ｎｍ）／Ｔｉ（厚さ：３０ｎｍ）を用いてもよい。このようにして、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂが作製される。
【００６６】
続いて、第１薄膜トランジスタ１０Ａおよび第２薄膜トランジスタ１０Ｂを覆うように、パッシベーション膜（厚さ：例えば１５０ｎｍ以上７００ｎｍ以下）１９および第４の絶縁層２０を形成する。例えば、第３の絶縁層１９は、酸化物半導体層１７の活性領域１７ｃの表面と接するように形成される。このとき、第３の絶縁層１９は、ＳｉＯｘ膜（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）から形成された下層と、ＳｉＮｘ膜（厚さ：例えば５０ｎｍ以上３００ｎｍ以下）から形成された上層とを有する積層膜とすることが好ましい。このような場合、第３の絶縁層１９の下層は第２薄膜トランジスタ１０Ｂのバックチャネルを構成するので、ＳｉＯｘ膜であることが好ましい。上層は、水分や不純物からの保護のため、パッシベーション効果の高いＳｉＮｘ膜であることが好ましい。上層は省略され得る。なお、第３の絶縁層１９の材料としては、これらに限定されず、ＳｉＯＮ、ＳｉＮＯなどを組み合わせて用いてもよい。
【００６７】
第４の絶縁層２０は、第３の絶縁層１９上に、例えば塗布により形成される。第４の絶縁層２０は、有機絶縁層であってもよく、例えばポジ型の感光性を有するアクリル系透明樹脂からなる絶縁層であってもよい。有機の絶縁層を用いると、平坦化効果を得ることができる。第４の絶縁層２０は、例えば、ＳｉＯ2を用いて形成してもよい。第４の絶縁層２０の厚さは、例えば２μｍである。
【００６８】
この後、フォトリソグラフィによって、第３の絶縁層１９および第４の絶縁層２０に、第２薄膜トランジスタ１０Ｂのドレイン電極１８ｄＢを露出する開口部１９ａ、２０ａを形成する。
【００６９】
次に、第４の絶縁層２０上に、透明な共通電極２１を形成する。共通電極２１は、ＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などの透明導電膜を用いて形成され得る。例えば、厚さが１００ｎｍのＩＺＯ膜を用いて共通電極２１を形成する。共通電極２１は、例えば第3絶縁層の開口部１９ａ、第4絶縁層の開口部２０ａ上に位置する領域を除き、表示領域１０２の略全体に形成されていてもよい。図１（ｂ）において、共通電極２１は図示していない。
【００７０】
この後、開口部１９ａ、２０ａ内、第４の絶縁層２０上および共通電極２１上に第５の絶縁層２２を形成する。次いで、第５の絶縁層２２のうち開口部１９ａ、２０ａ内に位置する部分の少なくとも一部を除去し、開口部２２ａ内にドレイン電極１８ｄＢを露出させる。第５の絶縁層２２として、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。第５の絶縁層２２は、厚さが１００ｎｍのＳｉＮｘ膜で形成される。
【００７１】
続いて、開口部１９ａ、２０ａ、２２ａ内でドレイン電極１８ｄＢと接するように、画素電極２３を形成する。画素電極２３は、ＩＴＯ膜、ＩＺＯ膜、ＺｎＯ膜などの透明導電膜を用いて形成され得る。例えば、共通電極２１と同様に、厚さが１００ｎｍのＩＺＯ膜を用いて画素電極２３を形成する。図１（ｂ）に示したように、画素電極２３には、スリット２３ｓが形成される。このようにして、本実施形態のＴＦＴ基板１００が得られる。
【００７２】
（第２の実施形態）
図３（ａ）および図３（ｂ）を参照して、本発明の第２の実施形態によるＴＦＴ基板２００の構造を説明する。ＴＦＴ基板２００は、画素用の第２ＴＦＴ３０Ｂの構造が第１の実施形態によるＴＦＴ基板１００と異なる。その他の構造は、ＴＦＴ基板１００と同じであるので、説明を省略する。また、ＴＦＴ基板２００は、ＴＦＴ基板１００の製造方法を改変するだけで、容易に製造することができる。
【００７３】
図３（ａ）にＴＦＴ基板２００の画素用の第２ＴＦＴ３０Ｂの模式的な断面図を示し、図３（ｂ）にＴＦＴ基板２００の画素領域の模式的な平面図を示す。
【００７４】
ＴＦＴ基板２００は、基板３２と、基板３２上の表示領域２０２に形成された第２ＴＦＴ３０Ｂとを備えている。基板３２上の駆動回路形成領域（不図示）には、図１に示した第１ＴＦＴ１０Ａを有している。
【００７５】
第２ＴＦＴ３０Ｂは、ボトムゲート型ＴＦＴであり、ゲート電極３５Ｂと、ゲート電極３５Ｂを覆う第２の絶縁層３６と、第２の絶縁層３６上に配置された酸化物半導体層３７とを有している。ここで、ゲート電極３５Ｂは、基板３２上に形成されたシリコン半導体層３３Ｂと、シリコン半導体層３３Ｂを覆う第１の絶縁層３４の上に設けられている。ＴＦＴ基板１００と同様に、シリコン半導体層３３Ｂは、第１ＴＦＴ（不図示）の結晶質シリコン半導体層と同じレベルに形成されており、第１の絶縁層３４は、第１ＴＦＴのゲート絶縁膜を兼ねており、ゲート電極３５Ｂは、第１ＴＦＴのゲート電極と同じ導電膜から形成されている。ここまでの積層構造は、ＴＦＴ基板１００と同じであり、酸化物半導体層３７とゲート電極３５Ｂとが重なっている領域の外縁は、シリコン半導体層３３Ｂの外縁よりも内側にある。すなわち、シリコン半導体層３３Ｂは、少なくとも酸化物半導体層３７の活性領域を十分に遮光することができる。
【００７６】
ＴＦＴ３０Ｂは、第３の絶縁層３９および第４の絶縁層４０で覆われている。第４の絶縁層４０上には、共通電極４１と、第５の絶縁層４２と、画素電極４３とがこの順に形成されている。画素電極４３は、スリット４３ｓを有している。スリット４３ｓは、複数設けられてもよい。画素電極４３は、第３の絶縁層３９、第４の絶縁層４０および第５の絶縁層４２に形成された開口部３９ａ、４０ａ、４２ａ内で、酸化物半導体層３７に直接接触している。このように、ＴＦＴ基板２００は、ＴＦＴ基板１００と異なり、ドレイン電極を有しておらず、画素電極４３が酸化物半導体層３７に直接接触している。酸化物半導体層３７は透明なので、画素電極４３と酸化物半導体層３７とのコンタクト部は光を透過することができる。したがって、ＴＦＴ基板２００は、ドレイン電極１８ｄＢを有するＴＦＴ基板１００よりも、光透過領域ＬＴＲが広く、開口率が高いという利点を有している。
【００７７】
（第３の実施形態）
図４（ａ）にＴＦＴ基板３００の画素用の第２ＴＦＴ５０Ｂの模式的な断面図を示し、図４（ｂ）にＴＦＴ基板３００の画素領域の模式的な平面図を示す。
【００７８】
ＴＦＴ基板３００は、基板５２と、基板５２上の表示領域３０２に形成された第２ＴＦＴ５０Ｂとを備えている。基板５２上の駆動回路形成領域（不図示）には、図１に示した第１ＴＦＴ１０Ａを有している。
【００７９】
第２ＴＦＴ５０Ｂは、ボトムゲート型ＴＦＴであり、ゲート電極５５Ｂと、ゲート電極５５Ｂを覆う第２の絶縁層３６と、第２の絶縁層５６上に配置された酸化物半導体層５７とを有している。ここで、ゲート電極５５Ｂは、基板５２上に形成されたシリコン半導体層５３Ｂと、シリコン半導体層５３Ｂを覆う第１の絶縁層５４の上に設けられている。ＴＦＴ基板１００と同様に、シリコン半導体層５３Ｂは、第１ＴＦＴ（不図示）の結晶質シリコン半導体層と同じレベルに形成されており、第１の絶縁層５４は、第１ＴＦＴのゲート絶縁膜を兼ねており、ゲート電極５５Ｂは、第１ＴＦＴのゲート電極と同じ導電膜から形成されている。ここまでの積層構造は、ＴＦＴ基板１００と同じであり、酸化物半導体層５７とゲート電極５５Ｂとが重なっている領域の外縁は、シリコン半導体層５３Ｂの外縁よりも内側にある。すなわち、シリコン半導体層５３Ｂは、少なくとも酸化物半導体層５７の活性領域を十分に遮光することができる。
【００８０】
ＴＦＴ３０Ｂは、第３の絶縁層５９で覆われている。ＴＦＴ基板３００は、ＴＦＴ基板２００が有している第４の絶縁層４０を有しない。第３の絶縁層５９上には、画素電極６３と、第４の絶縁層６２（ＴＦＴ基板２００の第５の絶縁層）と、共通電極６１とがこの順に形成されている。共通電極６１は、複数のスリット６１ｓを有している。
【００８１】
画素電極６３は、第３の絶縁層５９に形成された開口部５９ａ内で、酸化物半導体層５７に直接接触している。このように、ＴＦＴ基板３００もＴＦＴ基板２００と同様に、ＴＦＴ基板１００と異なり、ドレイン電極を有しておらず、画素電極６３が酸化物半導体層６７に直接接触している。酸化物半導体層６７は透明なので、画素電極６３が酸化物半導体層６７とのコンタクト部は光を透過することができる。したがって、ＴＦＴ基板３００は、ドレイン電極１８ｄＢを有するＴＦＴ基板１００よりも、光透過領域ＬＴＲが広く、開口率が高いという利点を有している。
【００８２】
さらに、ＴＦＴ基板３００は、ＴＦＴ基板２００が有している第４の絶縁層（平坦化層）４０を有しない上に、共通電極６１よりも画素電極６３を下側に配置している。したがって、画素電極６３を酸化物半導体層６７に接触させるためのコンタクトホールは、第３の絶縁層５９の開口部５９ａだけでよく、コンタクトホールは浅く、小さい。その結果、ＴＦＴ基板３００の光透過領域ＬＴＲはＴＦＴ基板２００の光透過領域ＬＴＲよりもさらに広く、開口率が高い。また、コンタクトホールの段差に起因する黒表示の光漏れを抑制することが可能で、表示品位を向上させることができる。
【００８３】
なお、共通電極よりも画素電極を下側（液晶層から遠い側）に配置する構成は、ＴＦＴ基板１００および２００に適用することもできる。
【００８４】
例示したＴＦＴ基板１００、２００、３００を備えるＦＦＳモードの液晶表示パネルは、ＴＦＴ基板１００、２００または３００と、ＴＦＴ基板に液晶層を介して対向するように配置される対向基板とを有する。対向基板は、例えば、ガラス基板上に形成された遮光層とカラーフィルタ層とを有する。遮光層は、例えば、厚さが２００ｎｍのＴｉ膜を所望のパターンにパターニングすることによって形成される。カラーフィルタ層は、例えば、感光性のドライフィルムを用いて形成され、例えば、画素に対応して配列された、Ｒ、Ｇ，Ｂのカラーフィルタを有する。また、必要に応じてフォトスペーサが配置されることもある。対向基板が有する遮光層および／またはカラーフィルタ層を用いて、酸化物半導体層に入射する外光を遮光することが好ましい。このような対向基板として、本出願人による国際公開第２０１７／００２７２４号に記載の対向基板を好適に用いることができる。
【００８５】
なお、上記の説明では省略したが、ＴＦＴ基板および対向基板の液晶層に接する面には、配向膜が形成される。配向膜は、液晶層の配向に応じて、公知のものを適宜用いることができる。
【００８６】
本発明の実施形態によるＴＦＴ基板は、例示したＦＦＳモードの液晶表示パネルに限られず、縦電界モードの液晶表示パネルに適用することも当然できる。縦電界モードの液晶表示パネルに適用する場合、対向基板には、共通電極がさらに設けられる。このとき、例示したＴＦＴ基板１００、２００および３００における共通電極は、補助容量電極として用いられる。これらの改変は、当業者には明らかなので、詳細な説明は省略する。
【００８７】
上記の実施形態では、チャネルエッチ型のＴＦＴを例示したが、エッチストップ型のＴＦＴを用いることもできる。チャネルエッチ型のＴＦＴでは、例えば図１（ａ）に示されるように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
【００８８】
一方、チャネル領域上にエッチストップ層が形成されたＴＦＴ（エッチストップ型ＴＦＴ）では、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
【産業上の利用可能性】
【００８９】
本発明による実施形態は、液晶表示装置および有機ＥＬ表示装置などのアクティブマトリクス型表示装置に好適に用いられるアクティブマトリクス基板およびその製造方法に用いられる。
【符号の説明】
【００９０】
１０Ａ  ：第１薄膜トランジスタ
１０Ｂ  ：第２薄膜トランジスタ
１２、３２、５２  ：基板
１３Ａ  ：結晶質シリコン半導体層
１３Ｂ、３３Ｂ、５３Ｂ  ：シリコン半導体層
１３ｃ  ：活性領域
１３ｄ  ：ドレイン領域
１３ｓ  ：ソース領域
１４、３４、５４  ：第１の絶縁層
１５Ａ、１５Ｂ、３５Ｂ、５５Ｂ  ：ゲート電極
１６、３６、５６  ：第２の絶縁層
１７、３７、５７  ：酸化物半導体層
１７ｃ  ：活性領域
１７ｄ  ：ドレインコンタクト領域
１７ｓ  ：ソースコンタクト領域
１８ｄＡ  ：ドレイン電極
１８ｄＢ  ：ドレイン電極
１８ｓＡ  ：ソース電極
１８ｓＢ  ：ソース電極
１９、３９、５９  ：第３の絶縁層
１９ａ、３９ａ、５９ａ  ：開口部
２０、４０  ：第４の絶縁層
２０ａ、４０ａ  ：開口部
２１、４１、６１  ：共通電極
２２、４２、６２  ：第５の絶縁層
２２ａ、４２ａ、６２ａ  ：開口部
２３、４３、６３  ：画素電極
２３ｓ、４３ｓ、６１ｓ  ：スリット
１００、２００、３００  ：ＴＦＴ基板
１００  ：アクティブマトリクス基板
１０１  ：駆動回路形成領域
１０２、２０２、３０２  ：表示領域
１４０：ゲートドライバ回路
１５０：ソースドライバ回路
１７０：検査回路
【図１】
2018043472.tif 000003
【図２】
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【図３】
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【図４】
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【手続補正書】
【提出日】平成31年3月1日(2019.3.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持された、結晶質シリコンを含む第１半導体層を有する第１薄膜トランジスタと、
前記基板に支持された、酸化物半導体を含む第２半導体層を有する第２薄膜トランジスタと、
前記第２薄膜トランジスタの前記第２半導体層の前記基板側に第１絶縁層を介して配置された、シリコンを含む第３半導体層と
を有し、
前記第１薄膜トランジスタは、前記第１絶縁層を介して、前記第１半導体層に対向するように配置されたゲート電極をさらに有し、
前記第２薄膜トランジスタは、前記第２半導体層の前記基板側に、前記第１絶縁層上に形成されたゲート電極と、前記ゲート電極を覆う第２絶縁層とをさらに有し、
前記第１薄膜トランジスタの前記ゲート電極は、前記第２薄膜トランジスタの前記ゲート電極と同じ導電膜から形成されている、アクティブマトリクス基板。
【請求項２】
前記基板の法線方向から見たとき、前記第２半導体層と前記第２薄膜トランジスタの前記ゲート電極とが重なっている領域の外縁は、前記第３半導体層の外縁よりも内側にある、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記基板の法線方向から見たとき、前記第２半導体層の外縁は、前記第３半導体層の外縁よりも内側にある、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
透明導電層から形成された画素電極をさらに有し、
前記画素電極は、前記第２半導体層と直接接触している、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記第１半導体層は、多結晶シリコンを含み、
前記第３半導体層は、アモルファスシリコンまたは多結晶シリコンを含む、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記第２半導体層は、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記第２半導体層は、積層構造を有する、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記第２薄膜トランジスタは、チャネルエッチ型である、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
請求項１から９のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記基板を用意する工程（Ａ）と、
前記基板上に、シリコンを含む半導体膜を堆積する工程（Ｂ）と、
前記半導体膜の少なくとも一部を結晶化させることによって、結晶質シリコンを含む第１半導体膜を形成する工程（Ｃ）と、
前記半導体膜をパターニングすることによって、前記第１半導体層および前記第３半導体層を形成する工程（Ｄ）であって、前記第１半導体膜をパターニングすることによって、前記第１半導体層を形成する工程（Ｄ）と
を含む、アクティブマトリクス基板の製造方法。
【国際調査報告】
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