(57)【要約】  耐圧を高くし電流の低下を抑制した半導体デバイスを提供する。半導体デバイス１００が、基板１と、基板１上に設けられたバッファー層２と、バッファー層２上に設けられた半導体層３と、半導体層３の表層の一部に設けられたボディー領域４と、ボディー領域４の表層の一部に設けられたソース領域５と、ボディー領域４外の半導体層３の表層の一部に設けられたドレイン領域６と、ボディー領域４の表層から所定の深さで設けられたゲート絶縁層７と、ゲート絶縁層７上に設けられたゲート電極８と、ソース領域５上に設けられたソース電極９と、ドレイン領域６上に設けられたドレイン電極１０と、半導体層３の表層から所定の深さの間に設けられ、ボディー領域４とドレイン領域６とを分離する分離領域１１と、を備える。
2017170867.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたバッファー層と、
前記バッファー層上に設けられた半導体層と、
前記半導体層の表層の一部に設けられたボディー領域と、
前記ボディー領域の表層の一部に設けられたソース領域と、
前記ボディー領域外の前記半導体層の表層の一部に設けられたドレイン領域と、
前記ボディー領域の表層から所定の深さで設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記ソース領域上に設けられたソース電極と、
前記ドレイン領域上に設けられたドレイン電極と、
前記半導体層の表層から所定の深さの間に設けられ、前記ボディー領域と前記ドレイン領域とを分離する分離領域と、
を備える、半導体デバイス。
【請求項２】
前記ゲート電極が、前記ソース領域から前記半導体層に至る所定の深さまで形成されている、請求項１に記載の半導体デバイス。
【請求項３】
前記ゲート電極が、前記ソース領域から前記半導体層を経て前記バッファー層に至る所定の深さまで形成されている、請求項１に記載の半導体デバイス。
【請求項４】
前記分離領域が、前記半導体層の表層から前記ボディー領域よりも深く前記バッファー層に到達しないで、形成されている、請求項１乃至３の何れかに記載の半導体デバイス。
【請求項５】
前記バッファー層が、絶縁性又は半絶縁性を有する、請求項１乃至４の何れかに記載の半導体デバイス。
【請求項６】
前記半導体層が、Ｎ型又はＰ型の不純物を含んで導電性を有する、請求項１乃至５の何れかに記載の半導体デバイス。
【請求項７】
前記半導体層と前記ボディー領域とはダイオードを構成し、前記ダイオードにより前記ドレイン電極と前記ソース電極との間に逆バイアスが印加されると逆電流が流れ難い、請求項１乃至６の何れかに記載の半導体デバイス。
【請求項８】
前記ボディー領域は、前記半導体層よりも高いキャリア密度を有する、請求項１乃至７の何れかに記載の半導体デバイス。
【請求項９】
前記半導体層と前記ボディー領域と前記ソース領域とがＮＰＮ又はＰＮＰを構成する、請求項１乃至８の何れかに記載の半導体デバイス。
【請求項１０】
前記ゲート絶縁層は、前記ソース領域と前記ボディー領域に隣接し、かつ前記ボディー領域と前記ドレイン領域との間に設けられない、請求項１乃至９の何れかに記載の半導体デバイス。
【請求項１１】
前記ソース領域及び前記ドレイン領域は、前記半導体層よりも高いキャリア密度を有する、請求項１乃至１０の何れかに記載の半導体デバイス。
【請求項１２】
前記ゲート電極に対して前記ボディー領域に反転層を形成するように電圧を印加すると、前記ドレイン電極、前記半導体層のうち前記分離領域よりも下の領域、前記ボディー領域、前記ソース電極の間に、電流経路が形成される、請求項１乃至１１の何れかに記載の半導体デバイス。
【請求項１３】
前記ドレイン電極と前記基板との間に逆バイアスが印加されると、前記基板と前記バッファー層と前記半導体層により逆電流が流れない、請求項１乃至１２の何れかに記載の半導体デバイス。
【請求項１４】
前記ボディー領域と前記ゲート電極と前記ソース領域と前記ドレイン領域とでトランジスタが構成され、
前記ゲート絶縁層が複数の領域に繰り返し設けられ、前記ゲート絶縁層同士の間に、前記ボディー領域、前記ソース領域、前記ドレイン電極がそれぞれ複数設けられ、
前記ゲート絶縁層と前記バッファー層が、隣接する前記トランジスタを分離している、請求項１乃至１３の何れかに記載の半導体デバイス。
【請求項１５】
請求項１４に記載の半導体デバイスを単位として複数並べ、前記ゲート絶縁層により単位毎に分離されている、集積化されたデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧が高く電流の低下を抑制した半導体デバイスに関する。
【背景技術】
【０００２】
ＩＩＩ族−Ｖ族化合物半導体はパワー半導体として有望であり、ＨＥＭＴ（Hight Electron Mobility Transistor）のパワーデバイスなどに利用されている。図１８は、従来の窒化物半導体デバイスの断面図である。ＨＥＭＴ構造を有する半導体デバイス５００は、半導体成長用基板５１と、半導体成長用基板５１上に設けた窒化物半導体層５２と、その窒化物半導体層５２上に設けた窒化物系電子供給層５３と、を備え、その窒化物系電子供給層５３上にゲート電極５４、ソース電極５５及びドレイン電極５６と、表面保護層５７とを備えている。窒化物半導体層５２はＧａＮで構成され、窒化物系電子供給層５３はＡｌＧａＮで構成されている。【０００３】
図１９は、図１８に示す窒化物半導体デバイス５００の電界強度分布を示す図である。横軸は位置、縦軸は電界強度である。窒化物半導体デバイス５００は、ゲート電極５４の端部に電界が集中しないように、ゲート電極５４及びソース電極５５はフィールドプレート（Field Plate）を有している。図１９に実線で示すように、フィールドプレートを用いない場合（ｗ/ｏ  ＦＰ）の点線の分布と比較し、電界強度が分散され、シャープな電界強度分布を有さないようになる。これらは、非特許文献１乃至３において詳細に述べられている。
【先行技術文献】
【非特許文献】
【０００４】
【特許文献１】Wataru Saito, Tomohiro Nitta, Yorito Kakiuchi, Yasunobu Saito, Takao Noda, Hidetoshi Fujimoto, Akira Yoshioka and Tetsuya Ohno, “Influence of Electric Filed upon Current Collapse Phenomena and Reliability in High Voltage GaN-HEMTs”, Proceedings of The 22nd International Symposium on Power Semiconductor Device & ICs, Hiroshima 9-1, pp.339-342
【非特許文献２】Rongming Chu, Andrea Corrion, Mary Chen, Ray Li, Danny Wong, Daniel Zehnder, Brian Hughes, and Karim Boutros, “1200-V Nomally Off GaN-on-Si Field-Effect Transistors With Low Dynamic ON-Resistance”, IEEE ELECTRON DEVICE LETTERS, VOL.32, NO.5, MAY 2011, pp.632-634
【非特許文献３】Wataru Saito, Tomohiro Nitta, Yorito Kakiuchi, Yasunobu Saito, Kunio Tsuda, Ichiro Omura and Masakazu Yamaguchi, “Supperssion of Dynamic On-Resistance Increase and Gate Charge Measurements in High-Voltge GaN-HEMTs With Optimized Field-Plate Structure”, IEEE TRANSACTIONS ON ELECTRON DECIVE, VOL.54, NO.8, AUGUST 2007, pp.1825-1830
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フィールドプレートにより電界が分散されるが、ゲート電極５４のエッジ部分では電界が集中する。そのため、耐圧が低くなるという課題がある。多段のフィールドプレートを配置する場合には、多数のプロセス工程が必要となり、またコンパクト化することも難しくなる。【０００６】
電流経路は、ドレイン電極５６から、窒化物系電子供給層５３、窒化物系電子供給層５３と窒化物系半導体層５２との界面を経由し、窒化物系電子供給層５３、ソース電極５５
に達する。一方、ドレイン電極５６に高い電圧が印加されると、ドレイン側のゲート端部付近に高い電界が発生し、窒化物系電子供給層５３と表面保護層５７との界面若しくは窒化物系半導体層５３中で電子捕獲が発生する。よって、ゲートのＯＮ／ＯＦＦを繰り返すと、電流経路中に電子捕獲箇所が存在することから、電流が低下してしまい、大きな電流を流すことができない。【０００７】
そこで、本発明では、耐圧を高くし電流の低下を抑制した半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、次のコンセプトを有する。
[１]  基板と、
前記基板上に設けられたバッファー層と、
前記バッファー層上に設けられた半導体層と、
前記半導体層の表層の一部に設けられたボディー領域と、
前記ボディー領域の表層の一部に設けられたソース領域と、
前記ボディー領域外の前記半導体層の表層の一部に設けられたドレイン領域と、
前記ボディー領域の表層から所定の深さで設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記ソース領域上に設けられたソース電極と、
前記ドレイン領域上に設けられたドレイン電極と、
前記半導体層の表層から所定の深さの間に設けられ、前記ボディー領域と前記ドレイン領域とを分離する分離領域と、
を備える、半導体デバイス。
[２]  前記ゲート電極が、前記ソース領域から前記半導体層に至る所定の深さまで形成されている、前記[１]に記載の半導体デバイス。
[３]  前記ゲート電極が、前記ソース領域から前記半導体層を経て前記バッファー層に至る所定の深さまで形成されている、前記[１]に記載の半導体デバイス。
[４]  前記分離領域が、前記半導体層の表層から前記ボディー領域よりも深く前記バッファー層に到達しないで、形成されている、前記[１]乃至[３]の何れかに記載の半導体デバイス。
[５]  前記バッファー層が、絶縁性又は半絶縁性を有する、前記[１]乃至[４]の何れかに記載の半導体デバイス。
[６]  前記半導体層が、Ｎ型又はＰ型の不純物を含んで導電性を有する、前記[１]乃至 [５]の何れかに記載の半導体デバイス。
[７]  前記半導体層と前記ボディー領域とはダイオードを構成し、前記ダイオードにより前記ドレイン電極と前記ソース電極との間に逆バイアスが印加されると逆電流が流れ難い、前記[１]乃至[６]の何れかに記載の半導体デバイス。
[８]  前記ボディー領域は、前記半導体層よりも高いキャリア密度を有する、前記[１]乃至[７]の何れかに記載の半導体デバイス。
[９]  前記半導体層と前記ボディー領域と前記ソース領域とがＮＰＮ又はＰＮＰを構成する、前記[１]乃至[８]の何れかに記載の半導体デバイス。
[１０]  前記ゲート絶縁層は、前記ソース領域と前記ボディー領域に隣接し、かつ前記ボディー領域と前記ドレイン領域との間に設けられない、前記[１]乃至[９]の何れかに記載の半導体デバイス。
[１１]  前記ソース領域及び前記ドレイン領域は、前記半導体層よりも高いキャリア密度を有する、前記[１]乃至[１０]の何れかに記載の半導体デバイス。
[１２]  前記ゲート電極に対して前記ボディー領域に反転層を形成するように電圧を印加すると、前記ドレイン電極、前記半導体層のうち前記分離領域よりも下の領域、前記ボディー領域、前記ソース電極の間に、電流経路が形成される、前記[１]乃至[１１]の何れ
かに記載の半導体デバイス。
[１３]  前記ドレイン電極と前記基板との間に逆バイアスが印加されると、前記基板と前記バッファー層と前記半導体層により逆電流が流れない、前記[１]乃至[１２]の何れかに記載の半導体デバイス。
[１４]  前記ボディー領域と前記ゲート電極と前記ソース領域と前記ドレイン領域とでトランジスタが構成され、
前記ゲート絶縁層が複数の領域に繰り返し設けられ、前記ゲート絶縁層同士の間に、前記ボディー領域、前記ソース領域、前記ドレイン電極がそれぞれ複数設けられ、
前記ゲート絶縁層と前記バッファー層が、隣接する前記トランジスタを分離している、前記[１]乃至[１３]の何れかに記載の半導体デバイス。
[１５]  前記[１４]に記載の半導体デバイスを単位として複数並べ、前記ゲート絶縁層により単位毎に分離されている、集積化されたデバイス。
【発明の効果】
【０００９】
本発明によれば、ソース領域の表層から半導体層を経由して例えばバッファー層に達するまでゲート絶縁層を設け、ゲート絶縁層に接するようにゲート電極を設けている。また、半導体層上にボディー領域を設け、そのボディー領域にソース領域を設けると共に、ボディー領域とドレイン領域との間に分離領域を設けている。よって、ゲート絶縁層、分離領域によりキャパシタが形成され、半導体領域とボディー領域によりダイオードが形成され、ドレインとゲートの間、ドレインとソースの間でリーク電流が流れ難い構造である。よって、ゲート電極への電圧をＯＮ／ＯＦＦしてもバッファー層に電子捕獲が生じ難い。そのため、ドレイン電極にバイアスを印加してもバッファー層に電子捕獲がないため、電流を低下させない。また、ドレイン領域と基板との間、ドレイン領域とソース領域との間、ドレイン領域とゲート電極との間で、半導体層に空乏領域が形成され、電界強度を低くして分散させるため、局所的な電界が掛かり難く高耐圧となる。このように、本発明によれば、耐圧を高くし電流低下を抑制して多くの電流が流れる半導体デバイスを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体デバイスの基本構成を示す断面図である。
【図２】図１に示す半導体デバイスの等価回路である。
【図３】図１に示す半導体デバイスにおいて、電流経路を示す図である。
【図４Ａ】図１に示す半導体デバイスにおいて、ドレイン電極に低電圧を印加したときの空乏化現象を説明するための図である。
【図４Ｂ】図４ＡのＡ−Ａ線、Ｂ−Ｂ線に沿う断面での電界強度分布を示す図である。
【図５Ａ】図１に示す半導体デバイスにおいて、ドレイン電極に中電圧を印加したときの空乏化現象を説明するための図である。
【図５Ｂ】図５ＡのＡ−Ａ線、Ｂ−Ｂ線に沿う断面での電界強度分布を示す図である。
【図６Ａ】図１に示す半導体デバイスにおいて、ドレイン電極に高電圧を印加したときの空乏化現象を説明するための図である。
【図６Ｂ】図６ＡのＡ−Ａ線、Ｂ−Ｂ線に沿う断面での電界強度分布を示す図である。
【図７】図１に示す半導体デバイスにおいて、ドレイン電極に印加する電圧をパラメータとして、Ａ−Ａ線、Ｂ−Ｂ線に沿う断面での電界強度分布を示す図である。
【図８】図１に示す半導体デバイスの製造方法の前半を示す図である。
【図９】図１に示す半導体デバイスの製造方法の後半を示す図である。
【図１０Ａ】本発明の実施形態に係る半導体デバイスの実装例を示す平面図である。
【図１０Ｂ】図１０ＡのＣ−Ｃ線に沿う断面図である。
【図１０Ｃ】図１０Ａに示す半導体デバイスにおいて、外部端子への実装例である。
【図１０Ｄ】図１０Ａに示す半導体デバイスの等価回路を示す図である。
【図１１Ａ】本発明の実施形態に係る集積化された半導体デバイスの平面図である。
【図１１Ｂ】図１１Ａに示す集積化された半導体デバイスの等価回路である。
【図１２Ａ】本発明の実施形態に係る集積化された半導体デバイスの平面図である。
【図１２Ｂ】図１２Ａに示す集積化された半導体デバイスの等価回路である。
【図１３】シミュレーションで用いた断面構造を示す図である。
【図１４Ａ】シミュレーションの第１条件を示す図である。
【図１４Ｂ】シミュレーションの第２条件を示す図である。
【図１５Ａ】第１シミュレーション結果に関し、ドレイン電極に直流５０Ｖを印加したときの等電位線分布を示す。
【図１５Ｂ】第１シミュレーション結果に関し、ドレイン電極に直流１００Ｖを印加したときの等電位線分布を示す図である。
【図１５Ｃ】第１シミュレーション結果に関し、ドレイン電極に直流３００Ｖを印加したときの等電位線分布を示す図である。
【図１５Ｄ】第１シミュレーション結果に関し、ドレイン電極に直流５００Ｖを印加したときの等電位線分布を示す図である。
【図１５Ｅ】第１シミュレーション結果に関し、ドレイン電極に直流７００Ｖを印加したときの等電位線分布を示す図である。
【図１６Ａ】第１シミュレーション結果に関し、Ａ−Ａ断面での電界分布を示す図である。
【図１６Ｂ】第１シミュレーション結果に関し、Ｂ−Ｂ断面での電界分布を示す図である。
【図１７Ａ】第２シミュレーション結果に関し、スイッチング特性を示す図である。
【図１７Ｂ】第２シミュレーション結果に関し、ストレス前後での、ドレイン電圧に対するドレイン電流の特性を示す図である。
【図１８】従来の窒化物半導体デバイスの断面図である。
【図１９】図１８に示す窒化物半導体デバイスの電界強度分布を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら本発明の実施形態を詳細に説明する。図１は、本発明の実施形態に係る半導体デバイスの基本構成を示す断面図である。本発明の実施形態に係る半導体デバイス１００は、図１に示す基本構成を備えており、基板１と、基板１上に設けられたバッファー層２と、バッファー層２上に設けられた半導体層３と、半導体層３の表層の一部に設けられたボディー領域４と、ボディー領域４の表層の一部に設けられたソース領域５と、ボディー領域４外の半導体層３の表層の一部に設けられたドレイン領域６と、ボディー領域４の表層から所定の深さで設けられたゲート絶縁層７と、ゲート絶縁層７上に設けられたゲート電極８と、ソース領域５上に設けられたソース電極９と、ドレイン領域６上に設けられたドレイン電極１０と、半導体層３の表層から所定の深さの間に設けられ、ボディー領域４とドレイン領域６とを分離する分離領域１１と、を備える。
【００１２】
半導体デバイス１００では、分離領域１１が半導体層３の表層から所定の深さの間、具体的にはボディー領域４と半導体層３との界面よりも深くバッファー層２に達しないように設けられる。この範囲であれば、分離領域１１下端からバッファー層２と半導体層３との界面までの範囲で、十分な電流を流すことができる。
【００１３】
基板１は半導体層３とは異なる格子定数を有する基板であり、基板１として例えば導電性基板、Ｓｉ基板、ＳｉＣ基板などが用いられる。バッファー層２により半導体層３を結晶成長することができれば、如何なる基板を用いてもよい。基板１は半導体成長用基板と呼んでもよい。
【００１４】
バッファー層２は、基板１と半導体層３の格子定数の整合をとるために設けられる。半導体層３は基板１とは異なる格子定数を有する。半導体層３は、Ｐ型又はＮ型の何れかの不純物を含ませて、高い導電性を有している。半導体層３は、１００Ωｃｍ〜０．１Ωｃｍの範囲の導電率を有することが好ましい。半導体層３は導電性半導体層と呼んだりドリフト層と呼んだりしても良い。これに対し、バッファー層２は絶縁性又は半絶縁性を有する。バッファー層２は少なくとも１×１０５Ωｃｍ以上の抵抗率を有することが好ましい。バッファー層２は絶縁性半導体層と呼んでもよい。よって、ＭＩＳ型の半導体デバイス１００は、半導体層３からバッファー層２に電流が流れ難くしている。バッファー層２の材料としては、ＧａＮ、ＡｌＧａＮなどがある。半導体層３の材料として、ＩＩＩ−Ｖ族の材料で、好ましくはＧａを含み、ＧａＮなどがある。
【００１５】
ボディー領域４は、半導体層３よりも高いキャリア密度を有するように例えばｎ型であればＳｉイオン、ｐ型であればＭｇイオンなどのイオンが注入されている。ソース領域５、ドレイン領域６は、半導体層３よりも高いキャリア密度を有する。
【００１６】
ここで、例えば、半導体層３のキャリア密度は約１×１０１４〜約１×１０１７/ｃｍ３の範囲であり、ボディー領域４のキャリア密度は約１×１０１６〜約１×１０１８/ｃｍ３の範囲であり、ソース領域５、ドレイン領域６の各コンタクト領域のキャリア密度は約１×１０１８〜約１×１０２０/ｃｍ３の範囲である。
【００１７】
ゲート絶縁層７は、バッファー層２と半導体層３との界面よりもバッファー層２に延びて形成されており、ゲート絶縁層７の内側にゲート電極８が深さ方向に形成されている。ゲート絶縁層７は酸化物、窒化物で構成され、例えばＳｉＯ２、ＳｉＮからなる。ゲート電極８の材質は、ゲート絶縁層７との相性がよければよく、導電性であれば金属、ポリシリコンなどが挙げられる。ゲート絶縁層がＳｉＯ２である場合には、ゲート電極８はポリシリコンからなる。半導体デバイス１００では、ゲート電極８が、ソース領域５から少なくともバッファー層２と半導体層３との界面までに至る深さ方向の長さで設けられ、好ましくは、バッファー層２と半導体層３との界面よりも深く、更に好ましくは、基板１に達する深さまで設けられている。このようなゲート絶縁層７及びゲート電極８はトレンチゲートを有している。
【００１８】
ソース電極９は、ソース領域５とボディー領域４との両方に跨るように設けられる。一方、ドレイン電極１０は、ドレイン領域６の一部にのみ接触するように設けられる。これは、半導体層３が空乏化しても、パンチスルーを防止するためである。ソース電極９はソース領域５とオーミック接触で接触し、ドレイン電極１０はドレイン領域６にオーミック接触で接触する。
【００１９】
分離領域１１は、図１に示すように、ボディー領域４とドレイン領域６との間に設けられ、ボディー領域４とドレイン領域６とを分離する。これにより、ボディー領域４及び半導体層３の界面において、ドレイン電極１０側からの横方向電界を緩和する。これにより、ボディー領域４とドレイン領域６との間の横寸法を短くすることができる。分離領域１１は、半導体層３よりもバンドギャップが大きく、絶縁破壊電界強度が高い材料で構成される。具体的には、分離領域１１はＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３などの絶縁材料で構成される。分離領域１１の深さ及び幅の寸法は、材質の耐圧によって設定されるわけであるが、分離領域１１はその下面がボディー領域４と半導体層３の界面よりも深くなるように設けられる。
【００２０】
図１に示す半導体デバイス１００では、ゲート絶縁層７の表層全体及びソース領域５の表層一部と、ボディー領域４の表層一部、分離領域１１表層全体、半導体層３の表層及びドレイン領域６の表層一部とに、保護層１２が形成される。保護膜１２はＳｉＮ、ＳｉＯ２などのパッシベーション材料からなる。
【００２１】
図２は図１に示す半導体デバイスの等価回路を示す図である。等価回路において示す番号は図１に示す各部の符号に対応している。基板１と半導体層３との間にはダイオードが形成されており、ボディー領域４と半導体層３との間にはダイオードが形成されている。ダイオードによりドレイン電極１０とソース電極９との間に逆バイアスが印加されても逆電流が流れ難い。半導体層３とボディー領域４とソース領域５によりトランジスタが形成され、ゲート電極８と基板１と半導体層３とボディー領域４によりトランジスタが形成されている。ドレイン電極１０と基板１との間に逆バイアスが印加されても、基板１とバッファー層２と半導体層３により逆電流が流れない。
【００２２】
本発明の実施形態に係る半導体デバイス１００では、次のような特徴構成を備えている。ゲート絶縁層７がソース領域５の表層から半導体層３を経由して少なくともバッファー層２に達するまで設けられ、ゲート電極８がゲート絶縁層７に接するように設けられている。また、ボディー領域４が半導体層３上に設けられ、ソース領域５がボディー領域４上に設けられ、分離領域１１がボディー領域４とドレイン領域６との間に設けられている。よって、ゲート絶縁層７、分離領域１１によりキャパシタが形成され、半導体層３とボディー領域４によりダイオードが形成され、ドレインとゲートの間、ソースとゲートの間でリーク電流が流れ難い構造である。従って、ドレイン電極１０に高バイアスを印加してもバッファー層２に電子捕獲が生じ難い。そのため、ドレイン電極１０にバイアスを印加しても電流が低下し難いので多くの電流が流れる。また、ドレイン領域６と基板１との間、ドレイン領域６とソース領域５との間、ドレイン領域６とゲート電極８との間で、半導体層３に空乏領域が形成され、縦方向の電界の増加量を小さくすることができ、電界強度を低く分散させるため、局所的な電界が掛かり難く高耐圧となる。
【００２３】
図３は図１に示す半導体デバイスでの電流経路を示す図である。図１に示す半導体デバイス１００では、半導体層３が導電性を有するようにし、格子整合のためのバッファー層２を絶縁性又は半絶縁性としていることにより、ドレイン領域６から半導体層３内の下方に流れ、半導体層３をゲート電極８側に向けて流れ、ボディー領域４を経由してソース領域５に流れる。またゲート電極８をバッファー層２に達するまでの深さまで設けていることにより、ゲート電極８の端部近傍のバッファー層２において、電界集中による電子捕獲が起こっても、電流経路に影響が小さいので、電流コラプスによる低電流化現象を最小限に抑制することができる。
【００２４】
ここで半導体デバイス１００において、ドレイン電極１０に電圧を印加したときの電界がどのようになるのか、説明する。
【００２５】
図４Ａは、図１に示す半導体デバイスにおいて、ゲート電極に低電圧を印加したときの空乏化現象を説明するための図であり、図４Ｂは図４ＡのＡ−Ａ線、Ｂ−Ｂ線に沿う断面での電界強度分布を示す図である。図４Ｂでの横軸は位置であり、縦軸が電界強度（Ｖ／ｃｍ）である。横軸の下に示す数字は図４Ａに示す符号を意味する。ここで、低電圧とは、例えば耐圧よりも極めて小さく、数十Ｖ程度の電圧を意味する。
【００２６】
ドレイン電極１０に電圧を加えると、空乏層３ａがドレイン領域６と基板１との間で半導体層３に形成され、空乏層３ｂがドレイン領域６とソース領域５との間で半導体層３に形成され、空乏層３ｃがドレイン領域６とゲート電極８との間で半導体層３に形成される。各空乏層３ａ，３ｂ，３ｃは薄い。断面Ａでは、電界が、分離領域１１で強く半導体層３及びボディー領域４に沿って低くなっている。断面Ｂでは、電界が、ゲート絶縁層７で高く、半導体層３になるに従い低下している。
【００２７】
図５Ａは、図１に示す半導体デバイスにおいて、ドレイン電極に中電圧を印加したときの空乏化現象を説明するための図であり、図５Ｂは図５ＡのＡ−Ａ線、Ｂ−Ｂ線に沿う断面での電界強度分布を示す図である。図５Ｂでの横軸は位置であり、縦軸が電界強度（Ｖ／ｃｍ）である。横軸の下に示す数字は図５Ａに示す符号を意味する。ここで、中電圧とは、耐圧の半分程度の電圧を意味する。
【００２８】
ドレイン電極１０に加える電圧を高くすると、各空乏層３ａ，空乏層３ｂ，空乏層３ｃが厚くなる。断面Ａでは、特に、分離領域１１と周辺領域の境界、すなわち、分離領域１１と半導体層３との境界、分離領域１１とボディー領域４との境界で強くなる。よって、分離領域１１により、半導体層３、ボディー領域４との界面の電界を緩和することができる。ここで、基板１を接地すると、基板１からの空乏化現象により、半導体層３とボディー領域４の界面の電界をさらに緩和することができる。ゲート電極８の端部では、基板１やボディー領域４により電界集中がほとんど発生しない。
【００２９】
図６Ａは、図１に示す半導体デバイスにおいて、ドレイン電極に高電圧を印加したときの空乏化現象を説明するための図であり、図６Ｂは、図６ＡのＡ−Ａ線、Ｂ−Ｂ線に沿う断面での電界強度分布を示す図である。図６Ｂでの横軸は位置であり、縦軸が電界強度（Ｖ／ｃｍ）である。横軸の下に示す数字は図６Ａに示す符号を意味する。ここで、高電圧とは、耐圧の約８割の電圧を意味する。
【００３０】
ドレイン電極１０に加える電圧をさらに高くすると、ドレイン領域６の直下と分離領域１１の電界が高くなる。ドレイン領域６の直下では電界が小さいが、電界の増加量が多い。
【００３１】
図７は、図１に示す半導体デバイスにおいて、ドレイン電極に印加する電圧をパラメータとして、Ａ−Ａ線、Ｂ−Ｂ線に沿う断面での電界強度分布を示す図である。ドレイン電極１０への印加電圧を高くすると、分離領域１１近傍の電界強度が高くなっていることが分かる。後述するシミュレーションでは、耐圧が約７２０Ｖであると想定しており、低電圧、中電圧、高電圧はそれぞれ等電位分布の５０Ｖ，３００Ｖ，６００Ｖ程度に該当する。
【００３２】
次に、図１に示す半導体デバイスの製造方法について説明する。図８は図１に示す半導体デバイスの製造方法の前半を示す図であり、図９は図１に示す半導体デバイスの製造方法の後半を示す図である。
【００３３】
Ｓｔｅｐ１において、基板１上にバッファー層２を形成し、さらに、半導体層３を形成する。基板１の格子定数と半導体層３の格子定数が異なる、いわゆる異種基板を前提としているため、ヘテロエピタキシャル成長させる。例えば、基板１にはＳｉ基板を用い、その上にＡｌＮなどのＩＩＩ−Ｖ族元素からなる材料を堆積させ、その上にＧａＮを成長させる。
【００３４】
Ｓｔｅｐ２において、マスク２５によりＧａＮ表面を一部マスクし、マスクしていない部分に不純物を混入させてボディー領域４を形成する。イオン注入法、二重拡散、選択再成長法、部分成長法などにより、不純物を混入させる。半導体層３がＧａＮからなる場合には、Ｓｉ，ＯなどのＮ型不純物又はＭｇなどのＰ型不純物を注入してボディー領域４を形成する。
【００３５】
Ｓｔｅｐ３において、Ｓｔｅｐ２で用いたマスクを除去し、別のマスク２６を半導体層３及びボディー領域４に跨るように設け、半導体層３とボディー領域４のそれぞれの表層に不純物を混入し、ソース領域５、ドレイン領域６として形成する。イオン注入法、二重拡散法、選択再成長法、部分成長法などが用いられる。不純物としては、ＧａＮの場合には、Ｓｉ，ＯなどのＮ型不純物が用いられる。
【００３６】
Ｓｔｅｐ３では、ソース領域５、ドレイン領域６を別々に形成しても良いが、二重拡散法により同時に形成しても良い。ここで、不純物濃度は、コンタクト領域であるソース領域５，ドレイン領域６が最も高く、ボディー領域４が次に高く、半導体層３が低い。
【００３７】
Ｓｔｅｐ４において、分離領域１１を形成する表面以外に、別のマスク２７を設け、半導体層３の一部をエッチングする。エッチングは、ドライエッチングでもウエットエッチングでもよい。なお、必ずしも真っすぐ掘る必要はない。この穴はトレンチ構造である。
【００３８】
Ｓｔｅｐ５において、分離領域１１を形成する。Ｓｔｅｐ４でエッチングした領域に材料を堆積させる。その材料は、高い誘電率材料（Ｈｉｇｈ−Ｋ）でも低い誘電率材料（ＳｉＯ２）でもよく、絶縁材料であればなんでもよい。
【００３９】
Ｓｔｅｐ６において、ゲートを形成する領域をエッチングにより形成する。別のマスク２８を表面に形成して、深くエッチングする。Ｓｔｅｐ４と同様、エッチングの種類、寸法の精度については、分離領域の形成の際の穴と同様、特に制限はない。
【００４０】
Ｓｔｅｐ７において、ゲート絶縁層７を形成し、さらに、ゲート電極８を形成する。ゲート絶縁層７の材料には、高い誘電率材料（Ｈｉｇｈ−Ｋ）でも低い誘電率材料（ＳｉＯ２）でもよく、絶縁材料であればなんでもよい。ゲート電極８の材料としては、例えばポリシリコンや金属などが挙げられる。
【００４１】
Ｓｔｅｐ８において、保護層１２を形成する。ＧａＮ系半導体デバイスの場合には、保護層１２の材料としては、ＳｉＮやＡｌ２Ｏ３などが挙げられる。
【００４２】
Ｓｔｅｐ９において、保護層１２のうちソース電極９及びドレイン電極１０とする領域の一部をエッチングし、金属層を形成し、ソース電極９、ドレイン電極１０とする。
【００４３】
次に、本発明の実施形態に係る半導体デバイスの実装例を説明する。図１０Ａは、本発明の実施形態に係る半導体デバイスの実装例を示す平面図であり、図１０Ｂは、図１０ＡのＣ−Ｃ線に沿う断面図であり、図１０Ｃは図１０Ａに示す半導体デバイスにおいて外部端子への実装例であり、図１０Ｄは図１０Ａに示す半導体デバイスの等価回路を示す図である。
【００４４】
半導体デバイス１００は、図１０Ａに示すように、ソース端子２０とドレイン端子２１からそれぞれクシバ状に延びた金属層１５，１５と、ゲート端子１９から延びるゲート電極８と、で複数の領域にデバイスが形成されている。図中、符号２２は基板１の裏面に形成された基板端子である。図１０Ｂに示す半導体デバイス１００を、「セルトランジスタ」と呼ぶ。
【００４５】
図１０Ｂは、図１０Ａにおいてソース端子２０とドレイン端子２１の間の縦方向の断面示しており、基本的な構造は図１と同様である。保護層１２の上で、ソース電極９、ドレイン電極１０の各上にコンタクト層１３，１３が形成され、コンタクト層１３，１３の間に層間絶縁層１４が形成され、各コンタクト層１３に金属層１５が形成され、金属層１５同士の間と金属層１５上に絶縁層１６が形成される。
【００４６】
図１０Ｂから分かるように、従来技術と比較して、フィールドプレートがないため、金属配線層の総数を減らすことができ、その結果、コンパクト化、プロセス手順の単純化、小型化を図ることができる。
【００４７】
図１０Ａに示す半導体デバイスを個別半導体として使用する場合には、基板１の裏面の基板端子２２をソース電極９に接続して接地する。図１０Ｂに示す絶縁層１６の一部を取り除き、図１０Ｃに示すようにその部分の金属層１５と絶縁層１６上に金属層１７を設け、半田１８を設ける。これにより、外部端子に引き出す。
【００４８】
図１１Ａは、本発明の実施形態に係る集積化された半導体デバイスの平面図であり、図１１Ｂは、図１１Ａに示す集積化された半導体デバイスの等価回路である。集積化された半導体デバイス２００は、図示するように、２×３の計６個の半導体デバイスが設けられる。
【００４９】
集積化された半導体デバイス２００は、同一基板上に複数のデバイスを実装することにより、例えば３相のインバーター回路等に組み込まれて使用される。平面視で、上３つのデバイス（ハイサイドのデバイス）にパワーライン３１が共通に接続され、下３つのデバイス（ローサイドのデバイス）にＧＮＤライン３３が共通に接続される。上３つのデバイスと下３つのデバイスとの間には、左右に第１の出力端子３７、第２の出力端子３８、第３の出力端子３９が配置される。上側の各デバイスの片隅には第１のゲート端子３４、第２のゲート端子３５、第３のゲート端子３６が設けられ、下側の各デバイスの片隅には第４のゲート端子４０、第５のゲート端子４１、第６のゲート端子４２が設けられている。
【００５０】
図１１Ａに示す集積化された半導体デバイス２００（以下、単に「デバイス」という。）は、図１０Ａに示す半導体デバイス１００を単位として複数同一の基板１上に配置して構成されている。このようなデバイス２００では、或る一つの単位は、二方向で隣り合う他のそれとの関係において、外側のゲート絶縁層７を有している。よって、外側のゲート絶縁層７により、単位毎に分離されている。例えば第１のゲート端子３４を有するトランジスタ群と第２のゲート端子３５を有するトランジスタ群とは、ゲート絶縁層７により分離される。第１のゲート端子３４を有するトランジスタ群と第４のゲート端子４０を有するトランジスタ群とは、ゲート絶縁層７により分離される。
【００５１】
これまで、同一の基板上に複数のトランジスタ群を設けた場合には、トランジスタ群同士が分離されるために、イオン注入等のプロセスを経る必要があったが、本発明の実施形態におけるデバイス２００では、そのプロセスが不要になり小型化することができる。
【００５２】
このタイプの集積化において基板３２を接地するには、基板３２にダイオードを形成する必要がある。基板３２の電位をＧＮＤにするには、ハイサイドのトランジスタ（第１乃至第３のゲート端子３４，３５，３６を有するトランジスタ）の基板電位を出力端子３７，３８，３９と同じになるように設計変更する必要がある。
【００５３】
図１２Ａは、基板にダイオードを形成した集積化した半導体デバイスの断面図であり、図１２Ｂは、図１２Ａを用いたときの集積化したデバイスの等価回路である。なお、平面図は図１１Ａに示す図と同じである。
【００５４】
集積化された半導体デバイス３００は、同一の基板１上に集積化したトランジスタ間で基板電位を確保するために、基板１として、ｎ型半導体領域１ａをｐ型半導体領域１ｂ上に有するものを用い、基板１表面に形成されたｎ型半導体領域１ａと、金属層１５からなるソース電極とを、金属ビア４５を介在して接続する。これにより、ハイサイドのトランジスタに、トランジスタ毎のソース電位を見かけ上基板電位として与えることができる。なお、ローサイドのトランジスタは、全てソース電位が共通であるので、このような基板及び金属ビアを設ける必要はない。金属ビア４５の周りには絶縁層４６が形成されている。
【００５５】
本発明の実施形態に係る半導体デバイスについてのシミュレーションを説明する。シミュレーションでは、移動度モデル、再結合モデル、トンネルモデルを含む物理モデルを考慮して行った。シミュレーションソフトには、Synopsys Ins.製のSentauraus TCAD2013.03を用いた。本発明の実施形態に係る半導体デバイスの構造を、図１３に示すように単純化して寸法を設定した。半導体成長用基板１の材料としてＳｉを設定し、バッファー層２の材料をＡｌとＧａＮとし、半導体層３、ボディー領域４、ソース領域５、ドレイン領域６の各材料をＧａＮとし、ゲート絶縁層７、分離領域１１、保護層１２の各材料をＳｉＮとした。なお、ゲート電極８の仕事関数は４．０ｅＶと設定し、ソース電極９、ドレイン電極１０は何れも理想的なコンタクト状態とした。バッファー層２の電子トラップサイトとして、アクセプター型のトラップを設定した。
【００５６】
ストレス電圧をドレイン−ソース間に印加し、電界分布特性とスイッチング特性を求めた。図１４Ａはシミュレーションの第１条件を示す図であり、第１条件は、基板１とゲート電極８とソース電極９とを接続して同電位とし、ドレイン電極１０とソース電極９との間に電圧を印加する。図１４Ｂは、シミュレーションの第２条件を示す図である。第２条件は、基板１とソース電極９とを接続して同電位とし、ゲート電極８にパルス電圧を印加し、ドレイン電極１０とソース電極９との間にパルス電圧を印加する。
【００５７】
図１５Ａ乃至図１５Ｅは、第１シミュレーション結果を示す図であり、図１５Ａはドレイン電極に直流５０Ｖを印加したときの等電位線分布を示し、図１５Ｂはドレイン電極に直流１００Ｖを印加したときの等電位線分布を示し、図１５Ｃはドレイン電極に直流３００Ｖを印加したときの等電位線分布を示し、図１５Ｄはドレイン電極に直流５００Ｖを印加したときの等電位線分布を示し、図１５Ｅはドレイン電極に直流７００Ｖを印加したときの等電位線分布を示す図である。なお、電位線の幅を２５Ｖとして示しており、電界強度（ＭＶ/ｃｍ）は、電位線の幅（ＭＶ）／電位線の間隔（ｃｍ）で求められる。
【００５８】
これらの図から、電界が半導体層３全体に一様に分散しており、電界集中がないため高耐圧化を実現されていることが分かった。
【００５９】
図１６Ａ及び図１６Ｂは第１シミュレーションの結果を示す図であり、図１６ＡはＡＡ断面での電界分布を示し、図１６ＢはＢ−Ｂ断面での電界分布を示している。なお、図中の上横軸の上の数字は、前述の符号の部位を意味する。
【００６０】
これらの図から、図４Ａ〜図６Ｂを参照して説明したような電界分布強度が得られた。
【００６１】
図１７Ａ及び図１７Ｂは第２シミュレーションの結果についてスイッチング特性を示す図である。図１７Ａはスイッチ特性の結果を示し、横軸は時間、左縦軸はドレイン電流密度、右縦軸はドレイン電圧である。実線はドレイン電流密度を示し、点線はソースに対するドレイン電圧である。図から、スイッチングしてもドレイン電流、ドレイン電圧は変化しないことが分かった。
【００６２】
図１７Ｂはスイッチング特性の結果を示し、ドレイン電圧に対するドレイン電流の特性である。図１７Ｂから、電圧の印加に依らず、ドレイン電圧に対してドレイン電流は比例しており、その傾向はストレスの前後において変わらないことが分かった。
【００６３】
図１７Ａ及び図１７Ｂの結果から、電流コラップス現象が発生していないことが分かった。
【００６４】
ブレークダウン電圧に対する電極間（ゲート電極とドレイン電極との距離）を求め、理論限界値と比較し、ブレークダウン電圧９００Ｖにおいて僅か５３０ｎｍの増加であることを確認した。図１３に示す構造では電極間距離が６９０ｎｍ／１００Ｖであり、従来のＨＥＭＴでの電極間距離９３８〜１６６７ｎｍ／１００Ｖよりも小さく、半導体デバイスのセル寸法を小さくすることができることが分かった。
【００６５】
セル寸法が小さくなることにより、理想的なＨＥＭＴ構造と比べ、２０％以上の低損失化と１６％程度の大電流化を実現できていることを確認した。
【００６６】
以上本発明の実施形態によれば、窒化物系半導体デバイスにおいて、高耐圧化と大電流化を達成することができる。
【００６７】
本発明の実施形態を説明したが、本発明の実施形態は、特許請求の範囲に示す本発明の範囲において適宜変更したものも含まれる。
半導体層３の材料は、ＩＩＩ−Ｖ族半導体、ＩＶ−ＩＶ族半導体、ＩＩ−ＶＩ族半導体でもよい。ＩＩＩ−Ｖ族半導体にはＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＰ、ＧａＡｓ、ＡｌＮがあり、ＩＶ−ＩＶ族半導体にはＳｉＣ、ダイヤモンド、Ｇｅがある。バッファー層２の材料は、半導体層３の種類により適宜選択される。分離領域１１と保護層１２とは同種の材料を用いて一体化してもよい。
【符号の説明】
【００６８】
１００，２００，３００：半導体デバイス
１：基板（半導体成長用基板）
１ａ：ｎ型半導体領域
１ｂ：ｐ型半導体領域
２：バッファー層
３：半導体層
４：ボディー領域
５：ソース領域
６：ドレイン領域
７：ゲート絶縁層
８：ゲート電極
９：ソース電極
１０：ドレイン電極
１１：分離領域
１２：保護層
１３：コンタクト層
１４：層間絶縁層
１５，１７：金属層
１６：絶縁層
１８：半田パッド
１９：ゲート端子
２０：ソース端子
２１：ドレイン端子
２２：基板端子
２５，２６，２７，２８：マスク
３１：パラーライン
３２：基板
３３：ＧＮＤライン
３４：第１のゲート端子
３５：第２のゲート端子
３６：第３のゲート端子
３７：第１の出力端子
３８：第２の出力端子
３９：第３の出力端子
４０：第４のゲート端子
４１：第５のゲート端子
４２：第６のゲート端子
４５：金属ビア
４６：絶縁層
【図１】
2017170867.tif 000003
【図２】
2017170867.tif 000004
【図３】
2017170867.tif 000005
【図４Ａ】
2017170867.tif 000006
【図４Ｂ】
2017170867.tif 000007
【図５Ａ】
2017170867.tif 000008
【図５Ｂ】
2017170867.tif 000009
【図６Ａ】
2017170867.tif 000010
【図６Ｂ】
2017170867.tif 000011
【図７】
2017170867.tif 000012
【図８】
2017170867.tif 000013
【図９】
2017170867.tif 000014
【図１０Ａ】
2017170867.tif 000015
【図１０Ｂ】
2017170867.tif 000016
【図１０Ｃ】
2017170867.tif 000017
【図１０Ｄ】
2017170867.tif 000018
【図１１Ａ】
2017170867.tif 000019
【図１１Ｂ】
2017170867.tif 000020
【図１２Ａ】
2017170867.tif 000021
【図１２Ｂ】
2017170867.tif 000022
【図１３】
2017170867.tif 000023
【図１４Ａ】
2017170867.tif 000024
【図１４Ｂ】
2017170867.tif 000025
【図１５Ａ】
2017170867.tif 000026
【図１５Ｂ】
2017170867.tif 000027
【図１５Ｃ】
2017170867.tif 000028
【図１５Ｄ】
2017170867.tif 000029
【図１５Ｅ】
2017170867.tif 000030
【図１６Ａ】
2017170867.tif 000031
【図１６Ｂ】
2017170867.tif 000032
【図１７Ａ】
2017170867.tif 000033
【図１７Ｂ】
2017170867.tif 000034
【図１８】
2017170867.tif 000035
【図１９】
2017170867.tif 000036
【手続補正書】
【提出日】平成29年12月13日(2017.12.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたバッファー層と、
前記バッファー層上に設けられた半導体層と、
前記半導体層の表層の一部に設けられたボディー領域と、
前記ボディー領域の表層の一部に設けられたソース領域と、
前記ボディー領域外の前記半導体層の表層の一部に設けられたドレイン領域と、
前記ボディー領域の表層から所定の深さで設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と、
前記ソース領域上に設けられたソース電極と、
前記ドレイン領域上に設けられたドレイン電極と、
前記半導体層の表層から所定の深さの間に設けられ、前記ボディー領域と前記ドレイン領域とを分離する分離領域と、
を備える、半導体デバイス。
【請求項２】
前記分離領域が前記半導体層を介して前記ドレイン領域から離間している、請求項１に記載の半導体デバイス。
【請求項３】
前記ゲート電極が、前記ソース領域から前記半導体層に至る所定の深さまで形成されている、請求項１又は２に記載の半導体デバイス。
【請求項４】
前記ゲート電極が、前記ソース領域から前記半導体層を経て前記バッファー層に至る所定の深さまで形成されている、請求項１又は２に記載の半導体デバイス。
【請求項５】
前記分離領域が、前記半導体層の表層から前記ボディー領域よりも深く前記バッファー層に到達しないで、形成されている、請求項１乃至４の何れかに記載の半導体デバイス。
【請求項６】
前記バッファー層が、絶縁性又は半絶縁性を有する、請求項１乃至５の何れかに記載の半導体デバイス。
【請求項７】
前記半導体層が、Ｎ型又はＰ型の不純物を含んで導電性を有する、請求項１乃至６の何れかに記載の半導体デバイス。
【請求項８】
前記半導体層と前記ボディー領域とはダイオードを構成し、前記ダイオードにより前記ドレイン電極と前記ソース電極との間に逆バイアスが印加されると逆電流が流れ難い、請求項１乃至７の何れかに記載の半導体デバイス。
【請求項９】
前記ボディー領域が、前記半導体層よりも高いキャリア密度を有する、請求項１乃至８の何れかに記載の半導体デバイス。
【請求項１０】
前記半導体層と前記ボディー領域と前記ソース領域とがＮＰＮ又はＰＮＰを構成する、請求項１乃至９の何れかに記載の半導体デバイス。
【請求項１１】
前記ゲート絶縁層は、前記ソース領域と前記ボディー領域に隣接し、かつ前記ボディー領域と前記ドレイン領域との間に設けられない、請求項１乃至１０の何れかに記載の半導体デバイス。
【請求項１２】
前記ソース領域及び前記ドレイン領域は、前記半導体層よりも高いキャリア密度を有する、請求項１乃至１１の何れかに記載の半導体デバイス。
【請求項１３】
前記ゲード電極に対して前記ボディー領域に反転層を形成するように電圧を印加すると、前記ドレイン電極、前記半導体層のうち前記分離領域よりも下の領域、前記ボディー領域、前記ソース電極の間に、電流経路が形成される、請求項１乃至１２の何れかに記載の半導体デバイス。
【請求項１４】
前記ドレイン電極と前記基板との間に逆バイアスが印加されると、前記基板と前記バッファー層と前記半導体層により逆電流が流れない、請求項１乃至１３の何れかに記載の半導体デバイス。
【請求項１５】
前記ボディー領域と前記ゲート電極と前記ソース領域と前記ドレイン領域とでトランジスタが構成され、
前記ゲート絶縁層が複数の領域に繰り返し設けられ、前記ゲート絶縁層同士の間に、前記ボディー領域、前記ソース領域、前記ドレイン電極がそれぞれ設けられ、
前記ゲート絶縁層と前記バッファー層が、隣接する前記トランジスタを分離している、請求項１乃至１４の何れかに記載の半導体デバイス。
【請求項１６】
請求項１５に記載の半導体デバイスを単位として複数並べ、前記ゲート絶縁層により単位毎に分離されている、集積化されたデバイス。
【国際調査報告】
2017170867.tif 000037
2017170867.tif 000038
2017170867.tif 000039
2017170867.tif 000040