(57)【要約】  入射した光を電気信号に変換する光電変換素子を含む画素の一部の回路要素を有する光電変換回路を、２次元の行列状に複数形成した第１の半導体基板と、光電変換回路が出力した電気信号を処理する画素の他の一部の回路要素を有する信号処理回路を、２次元の行列状に光電変換回路の数と同じ数だけ形成した第２の半導体基板と、第１の半導体基板と第２の半導体基板との間に２次元の行列状に複数形成され、光電変換回路の信号線と信号処理回路の信号線とを電気的に接続する接続電極と、を備え、少なくとも１つの光電変換回路を含んで１つの画素セットを構成し、隣接する画素セットに含まれるそれぞれの光電変換回路は、隣接していない離れた位置に形成された異なる接続電極によって、それぞれの信号処理回路に接続される。
2018109821.tif 000002
【特許請求の範囲】
【請求項１】
画素を構成する回路要素を複数の半導体基板に分けて形成し、複数の前記半導体基板を積層した構造の固体撮像装置であって、
入射した光を電気信号に変換する光電変換素子を含む前記画素の一部の回路要素を有する光電変換回路を、２次元の行列状に複数形成した第１の半導体基板と、
前記光電変換回路が出力した前記電気信号を処理する前記画素の他の一部の回路要素を有する信号処理回路を、２次元の行列状に前記光電変換回路の数と同じ数だけ形成した第２の半導体基板と、
前記第１の半導体基板と前記第２の半導体基板との間に２次元の行列状に複数形成され、前記光電変換回路の信号線と前記信号処理回路の信号線とを電気的に接続する接続電極と、
を備え、
少なくとも１つの前記光電変換回路を含んで１つの画素セットを構成し、
隣接する前記画素セットに含まれるそれぞれの前記光電変換回路は、
隣接していない離れた位置に形成された異なる前記接続電極によって、それぞれの前記信号処理回路に接続される、
固体撮像装置。
【請求項２】
前記画素セットは、
前記光電変換素子が互いに隣接する複数の前記光電変換回路を含んで構成され、
同じ前記画素セットに含まれるそれぞれの前記光電変換回路は、
互いに隣接する前記接続電極によって、対応するそれぞれの前記信号処理回路に接続される、
請求項１に記載の固体撮像装置。
【請求項３】
前記接続電極は、
前記画素セットごとに形成され、
同じ前記画素セットに含まれるそれぞれの前記光電変換回路は、
１つの前記接続電極によって、対応するそれぞれの前記信号処理回路に接続される、
請求項２に記載の固体撮像装置。
【請求項４】
前記画素セットは、
異なる波長帯域の光を電気信号に変換する前記光電変換素子が互いに隣接する複数の前記光電変換回路を含んで構成され、
同じ前記画素セットに含まれるそれぞれの前記光電変換回路は、
互いに隣接する前記接続電極によって、対応するそれぞれの前記信号処理回路に接続される、
請求項１に記載の固体撮像装置。
【請求項５】
隣接する前記画素セットに含まれるそれぞれの前記光電変換回路は、
それぞれの前記光電変換回路が隣接する行方向または列方向のいずれかの方向と同じ方向に離れた位置の異なる前記接続電極によって、それぞれの前記信号処理回路に接続される、
請求項１から請求項４のいずれか１項に記載の固体撮像装置。
【請求項６】
予め定めた数の前記画素セットを１つの接続単位とし、
隣接する前記画素セットに含まれるそれぞれの前記光電変換回路は、
前記接続単位の周期で、異なる位置に離れた異なる前記接続電極によって、それぞれの前記信号処理回路に接続される、
請求項５に記載の固体撮像装置。
【請求項７】
前記接続単位は、
前記画素セットが隣接する行方向または列方向のいずれかの方向において、複数種類あり、
複数種類の前記接続単位が、
前記画素セットが隣接する行方向または列方向のいずれかの方向と同じ方向において周期的に繰り返される、
請求項６に記載の固体撮像装置。
【請求項８】
前記接続単位は、
前記第１の半導体基板においてそれぞれの前記光電変換回路に含まれる光電変換素子が形成された行または列のいずれかごとに異なる、
請求項７に記載の固体撮像装置。
【請求項９】
前記光電変換回路と接続された前記信号処理回路が処理した前記電気信号に応じた画像信号を出力する際に、前記第１の半導体基板に形成されたそれぞれの前記光電変換素子が並んでいる順番に前記画像信号を出力する、
請求項１から請求項８のいずれか１項に記載の固体撮像装置。
【請求項１０】
請求項１から請求項８のいずれか１項に記載の固体撮像装置、
を備え、
前記固体撮像装置から出力された画像信号の順番を、前記固体撮像装置に入射した光を電気信号に変換する光電変換素子が並んでいる順番に並べ替える画像処理部、
を備える、
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラや、デジタルビデオカメラ、内視鏡などの撮像装置（以下、「カメラ」という）に搭載する固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）トランジスタを用いたＣＭＯＳ型固体撮像装置（以下、「固体撮像装置」ともいう）が実用化されている。この固体撮像装置には、入射した光を電気信号に変換するフォトダイオードなどの光電変換素子を有する画素が２次元のマトリクス状に複数配置されて、画素アレイ部が形成されている。また、画素アレイ部に形成される画素として、光電変換素子が光電変換した電気信号を保持するメモリなどの信号保持回路を有する画素を備えた固体撮像装置の技術も提案されている。この固体撮像装置では、全ての画素が、光電変換素子が光電変換した電気信号を信号保持回路に同時に保持させる、いわゆる、グローバルシャッタ機能の動作を行うことによって、光電変換素子における光電変換の同時性を実現し、動きの速い被写体を撮像したときの被写体の光学像の歪をなくすことができる。【０００３】
また、近年では、画素アレイ部に形成された画素の１列（カラム）ごとに、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：ＣＤＳ）の処理や、アナログデジタル変換の処理などを行う列処理回路を内蔵した構成の固体撮像装置も開発され、製品化されている。一般的なモノリシック構造（単一の半導体基板で製造された構造）の固体撮像装置では、画素アレイ部の周囲に、種々の周辺回路が配置されている。この周辺回路には、上述した列処理回路の他にも、制御回路、垂直走査回路、水平読み出し制御回路、出力回路などのロジック回路がある。【０００４】
ところで、近年の固体撮像装置では、多画素化が進んでいる。そして、近年の固体撮像装置には、サイズ（投影面積）の小型化も要求されている。しかしながら、信号保持回路を備える構成の画素は、信号保持回路を備えていない構成の画素よりも、大きさ（面積）が大きいものである。このため、固体撮像装置を多画素化に対応させる場合、モノリシック構造の固体撮像装置では、半導体基板の面積（チップ面積）が増大し、固体撮像装置のサイズが大型化してしまう。そして、画素アレイ部の周囲に配置する必要がある上述した種々の周辺回路を含めると、モノリシック構造の固体撮像装置の小型化は難しいことである。【０００５】
そこで、例えば、特許文献１のように、固体撮像装置のそれぞれの構成要素を複数の半導体基板に分けて配置し、それぞれの半導体基板を積層して、互いの半導体基板を接続用の電極で電気的に接続するとによって、小型化した１つの半導体デバイスとして実現した積層型の固体撮像装置の技術が提案されている。特許文献１に開示された固体撮像装置では、画素が有する光電変換素子を第１の基板に配置し、信号蓄積回路（信号保持回路）を第２の基板に配置している。そして、特許文献１に開示された固体撮像装置では、第１の基板に配置した光電変換素子と、この光電変換素子に対応する第２の基板に配置された信号蓄積回路とを、接続部（例えば、マイクロバンプなどの接続用の電極）によって電気的に接続している。つまり、特許文献１に開示された固体撮像装置では、画素アレイ部に形成された複数の画素のそれぞれに対して１つの接続部が設けられ、それぞれの画素ごとに、第１の基板に配置した光電変換素子と第２の基板に配置された信号蓄積回路とが、対応する接続部によって電気的に接続されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特開２０１３−００９２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、複数の半導体基板を積層した構造の固体撮像装置では、それぞれの半導体基板を電気的に接続する接続用の電極が確実に接続されている必要がある。仮に、いずれかの接続用の電極に接続不良があると、それぞれの半導体基板の間の信号の接続が途切れ、電気信号のやり取りを正常に行うことができなくなってしまう。そして、複数の半導体基板を積層した構造の固体撮像装置では、いずれかの接続用の電極に接続不良が発生すると、接続不良が発生した位置の画素に欠陥が発生しているのと同様の状態になってしまう。なお、複数の半導体基板を積層した構造の固体撮像装置において接続用の電極の接続不良は、それぞれの半導体基板に形成された光電変換素子や信号保持回路に不具合がない場合でも起こってしまう。【０００８】
通常、固体撮像装置において画素の欠陥を全くなくすことは困難である。このため、カメラにおいては、固体撮像装置において欠陥位置の画素を欠陥画素として扱い、その後に実行する欠陥画素補正の画像処理によって、欠陥画素の周辺に位置する画素が出力した信号を用いて、欠陥画素の信号を生成（補間）する処理を行う。カメラにおいては、このような欠陥画素補正の画像処理を行うことができるため、固体撮像装置における欠陥画素を、ある程度許容している。このため、特許文献１に開示された構成の固体撮像装置においても、上述したような欠陥画素補正の画像処理によって補間することができるため、欠陥画素となるような接続部の接続不良が、ある程度許容されると考えられる。【０００９】
しかしながら、特許文献１に開示された構成の固体撮像装置では、それぞれの画素ごとに接続部が設けられ、第１の基板に配置した光電変換素子と第２の基板に配置された信号蓄積回路とが、対応する接続部によって電気的に接続されている。そして、特許文献１に開示された構成の固体撮像装置では、画素アレイ部内で隣接する画素を構成する光電変換素子と信号蓄積回路とは、それぞれの基板内で隣接しており、対応するそれぞれの接続部も同様に隣接している。【００１０】
このため、特許文献１に開示された構成の固体撮像装置において、例えば、接続部の電極形状の異常や、接続部が形成された位置への異物の混入などを要因とした接続部の接続不良が発生すると、隣接している複数の接続部が連続して接続不良となってしまう場合もある。この場合、特許文献１に開示された構成の固体撮像装置では、連続した接続不良が連続した欠陥画素となり、カメラで撮影した画像の画質が低下してしまう原因となる。欠陥画素補正の画像処理では、処理に用いる画素の位置が、信号を補間する対象の欠陥画素の位置に近いほど、補間によって生成する欠陥画素の信号の精度、つまり、欠陥画素の補正精度が高く、処理に用いる画素の位置が、信号を補間する対象の欠陥画素の位置から離れるほど、欠陥画素の補正精度が低下する。そして、欠陥画素が連続している場合には、欠陥画素補正の画像処理に用いる周辺に位置する画素も欠陥画素となっているため、信号を補間する対象の欠陥画素の位置から離れた位置の周辺の画素が出力した信号を用いて欠陥画素補正の画像処理を行わなければならない。このため、欠陥画素が連続している場合には、欠陥画素の補正精度が低くなり、カメラで撮影した画像の画質が低下してしまうのである。【００１１】
この欠陥画素補正の画像処理によって生成（補間）する欠陥画素の信号の精度の低下は、カメラにおいて撮影する画像の画質の観点から見て、許容することが難しい場合も考えられる。この場合には、この固体撮像装置を不良品として扱わざるを得なくなる。このことから、複数の半導体基板を積層した構造の固体撮像装置における不良率を低減するためには、連続した接続用の電極の接続不良を回避する（なくす）ことが望ましい。【００１２】
本発明は、上記の課題に基づいてなされたものであり、複数の半導体基板を積層した構造の固体撮像装置において、画素アレイ部に形成された隣接する画素が、接続用の電極による接続不良によって連続した欠陥となる割合を抑えることができる固体撮像装置および撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明の第１の態様によれば、固体撮像装置は、画素を構成する回路要素を複数の半導体基板に分けて形成し、複数の前記半導体基板を積層した構造の固体撮像装置であって、入射した光を電気信号に変換する光電変換素子を含む前記画素の一部の回路要素を有する光電変換回路を、２次元の行列状に複数形成した第１の半導体基板と、前記光電変換回路が出力した前記電気信号を処理する前記画素の他の一部の回路要素を有する信号処理回路を、２次元の行列状に前記光電変換回路の数と同じ数だけ形成した第２の半導体基板と、前記第１の半導体基板と前記第２の半導体基板との間に２次元の行列状に複数形成され、前記光電変換回路の信号線と前記信号処理回路の信号線とを電気的に接続する接続電極と、を備え、少なくとも１つの前記光電変換回路を含んで１つの画素セットを構成し、隣接する前記画素セットに含まれるそれぞれの前記光電変換回路は、隣接していない離れた位置に形成された異なる前記接続電極によって、それぞれの前記信号処理回路に接続される。【００１４】
本発明の第２の態様によれば、上記第１の態様の固体撮像装置において、前記画素セットは、前記光電変換素子が互いに隣接する複数の前記光電変換回路を含んで構成され、同じ前記画素セットに含まれるそれぞれの前記光電変換回路は、互いに隣接する前記接続電極によって、対応するそれぞれの前記信号処理回路に接続されてもよい。【００１５】
本発明の第３の態様によれば、上記第２の態様の固体撮像装置において、前記接続電極は、前記画素セットごとに形成され、同じ前記画素セットに含まれるそれぞれの前記光電変換回路は、１つの前記接続電極によって、対応するそれぞれの前記信号処理回路に接続されてもよい。【００１６】
本発明の第４の態様によれば、上記第１の態様の固体撮像装置において、前記画素セットは、異なる波長帯域の光を電気信号に変換する前記光電変換素子が互いに隣接する複数の前記光電変換回路を含んで構成され、同じ前記画素セットに含まれるそれぞれの前記光電変換回路は、互いに隣接する前記接続電極によって、対応するそれぞれの前記信号処理回路に接続されてもよい。【００１７】
本発明の第５の態様によれば、上記第１の態様から上記第４の態様のいずれか一態様の固体撮像装置において、隣接する前記画素セットに含まれるそれぞれの前記光電変換回路は、それぞれの前記光電変換回路が隣接する行方向または列方向のいずれかの方向と同じ方向に離れた位置の異なる前記接続電極によって、それぞれの前記信号処理回路に接続されてもよい。【００１８】
本発明の第６の態様によれば、上記第５の態様の固体撮像装置において、予め定めた数の前記画素セットを１つの接続単位とし、隣接する前記画素セットに含まれるそれぞれの前記光電変換回路は、前記接続単位の周期で、異なる位置に離れた異なる前記接続電極によって、それぞれの前記信号処理回路に接続されてもよい。【００１９】
本発明の第７の態様によれば、上記第６の態様の固体撮像装置において、前記接続単位は、前記画素セットが隣接する行方向または列方向のいずれかの方向において、複数種類あり、複数種類の前記接続単位が、前記画素セットが隣接する行方向または列方向のいずれかの方向と同じ方向において周期的に繰り返されてもよい。【００２０】
本発明の第８の態様によれば、上記第７の態様の固体撮像装置において、前記接続単位は、前記第１の半導体基板においてそれぞれの前記光電変換回路に含まれる光電変換素子が形成された行または列のいずれかごとに異なってもよい。【００２１】
本発明の第９の態様によれば、上記第１の態様から上記第８の態様のいずれか一態様の固体撮像装置において、前記光電変換回路と接続された前記信号処理回路が処理した前記電気信号に応じた画像信号を出力する際に、前記第１の半導体基板に形成されたそれぞれの前記光電変換素子が並んでいる順番に前記画像信号を出力してもよい。【００２２】
本発明の第１０の態様によれば、撮像装置は、上記第１の態様から上記第８の態様のいずれか一態様の固体撮像装置、を備え、前記固体撮像装置から出力された画像信号の順番を、前記固体撮像装置に入射した光を電気信号に変換する光電変換素子が並んでいる順番に並べ替える画像処理部、を備える。
【発明の効果】
【００２３】
上記各態様によれば、複数の半導体基板を積層した構造の固体撮像装置において、画素アレイ部に形成された隣接する画素が、接続用の電極による接続不良によって連続した欠陥となる割合を抑えることができる固体撮像装置および撮像装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態による撮像装置の概略構成を示したブロック図である。
【図２】本発明の実施形態の撮像装置に搭載した固体撮像装置の概略の構成を示したブロック図である。
【図３】本発明の実施形態の撮像装置に搭載した固体撮像装置の概略の構造の一例を示した概観図である。
【図４】本発明の実施形態の撮像装置に搭載した固体撮像装置における画素の構成の一例を示した回路図である。
【図５】本発明の第１の実施形態の固体撮像装置における画素アレイ部の断面構造の一例を示した概観図である。
【図６】本発明の第１の実施形態の固体撮像装置において第１の半導体基板に形成された光電変換回路と第２の半導体基板に形成されたメモリ回路との接続関係の一例を示した図である。
【図７】本発明の第２の実施形態の固体撮像装置における画素アレイ部の断面構造の一例を示した概観図である。
【図８】本発明の第２の実施形態の固体撮像装置において第１の半導体基板に形成された光電変換回路と第２の半導体基板に形成されたメモリ回路との接続関係の一例を示した図である。
【図９】本発明の第３の実施形態の固体撮像装置において第１の半導体基板に形成された光電変換回路と第２の半導体基板に形成されたメモリ回路との接続関係の一例を示した図である。
【図１０】本発明の第３の実施形態の固体撮像装置において第１の半導体基板に形成された光電変換回路と第２の半導体基板に形成されたメモリ回路との接続関係の別の一例を示した図である。
【図１１】本発明の第４の実施形態の固体撮像装置における画素の構成の一例を示した回路図である。
【図１２】本発明の第４の実施形態の固体撮像装置において第１の半導体基板に形成された光電変換回路と第２の半導体基板に形成されたメモリ回路との接続関係の一例を示した図である。
【図１３】本発明の第５の実施形態の固体撮像装置において第１の半導体基板に形成された光電変換回路と、第２の半導体基板に形成されたメモリ回路と、接続電極との関係の一例を示した図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明の実施形態による撮像装置の概略構成を示したブロック図である。図１に示した撮像装置２００は、レンズ２０１と、固体撮像装置２０２と、画像処理部２０３と、表示部２０４と、駆動制御部２０５と、レンズ制御部２０６と、カメラ制御部２０７と、カメラ操作部２０８と、メモリカード２０９とを備えている。なお、図１に示した撮像装置２００の構成要素であるメモリカード２０９は、撮像装置２００に対して着脱可能に構成することによって、撮像装置２００に固有の構成でなくてもよい。
【００２６】
レンズ２０１は、レンズ制御部２０６によってフォーカス、絞り、ズームなどが駆動制御され、固体撮像装置２０２の撮像面に被写体の光学像を結像させるための撮影レンズである。
【００２７】
固体撮像装置２０２は、駆動制御部２０５によって駆動・制御され、レンズ２０１を介して固体撮像装置２０２内に入射した光を電気信号に変換し、入射した光の量（光量）に応じた画像信号を画像処理部２０３に出力する。固体撮像装置２０２は、レンズ２０１によって撮像面に結像された被写体の光学像を表すデジタルの画像信号を画像処理部２０３に出力する。なお、固体撮像装置２０２は、固体撮像装置２０２の機能を実現するための構成要素を複数の半導体基板に分けて形成し、それぞれの半導体基板を積層した構造である。固体撮像装置２０２の構成や構造に関する詳細な説明は、後述する。
【００２８】
画像処理部２０３は、固体撮像装置２０２から出力された画像信号に対して種々のデジタル的な画像処理を行う。例えば、画像処理部２０３は、画像信号に基づいた画像データを記録するための記録用の画像処理や、画像信号に基づいた画像データを表示部２０４に表示させるための表示用の画像処理を行う。このとき、画像処理部２０３は、例えば、画像信号の増幅や、欠陥画素補正などの各種の補正、画像信号の並べ替えや画像データへの変換、画像データの圧縮など、種々の画像処理を行う。画像処理部２０３は、各処理における画像データの一時記憶手段として、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの不図示のメモリを利用する。
【００２９】
表示部２０４は、画像処理部２０３が固体撮像装置２０２から出力された画像信号に対して表示用の画像処理を施した画像データや、画像処理部２０３がメモリカード２０９から読み出して表示用の画像処理を施した画像データに基づいた画像を表示する液晶などの表示装置である。また、表示部２０４は、静止画像を表示することができると共に、撮像装置２００において撮影する被写体を確認するための表示画像、いわゆる、ライブビュー画像（スルー画像）をリアルタイムに表示することもできる。
【００３０】
駆動制御部２０５は、カメラ制御部２０７からの制御に応じて、固体撮像装置２０２の駆動を制御する。例えば、駆動制御部２０５は、撮像装置２００が被写体を撮像するときに、固体撮像装置２０２の露光の動作を制御する。
【００３１】
レンズ制御部２０６は、カメラ制御部２０７からの制御に応じて、レンズ２０１の駆動を制御する。例えば、レンズ制御部２０６は、レンズ２０１に備えたフォーカス機構を駆動して、固体撮像装置２０２の撮像面に結像される被写体の光学像の焦点位置を変化させて合焦させる。また、レンズ制御部２０６は、レンズ２０１に備えた絞り機構を駆動して、固体撮像装置２０２に結像される被写体の光学像の明るさを変化させる。また、レンズ制御部２０６は、レンズ２０１に備えたズーム機構を駆動して、固体撮像装置２０２に結像される被写体の光学像の大きさを変化させる。
【００３２】
カメラ制御部２０７は、撮像装置２００の全体の制御を行う制御装置である。カメラ制御部２０７の動作は、撮像装置２００に備えた、例えば、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）などの不図示のメモリに格納されたプログラムなどによって規定されている。カメラ制御部２０７は、撮像装置２００が起動されたときに、不図示のメモリからプログラムを読み出して実行することにより、実行したプログラムによって規定された内容に従って、撮像装置２００に備えたそれぞれの構成要素に対する種々の制御を行う。
【００３３】
カメラ操作部２０８は、撮像装置２００の使用者（ユーザ）による種々の操作を受け付ける操作入力部である。カメラ操作部２０８は、ユーザが撮像装置２００に対して操作入力を行うための各種の操作用の部材を備えている。より具体的には、カメラ制御部２０７は、撮像装置２００の電源をオン／オフするための電源スイッチ、撮像装置２００に静止画像の撮影を指示するためのレリーズボタンなどの操作用の部材を備えている。また、カメラ制御部２０７は、撮像装置２００における静止画像の撮影動作（モード）を、例えば、１枚の静止画像を撮影する、いわゆる「単写モード」と、連続して複数枚の静止画像を撮影する、いわゆる「連写モード」との間で切り替えるための静止画撮影用のモード切り替えスイッチなどの操作用の部材を備えていてもよい。カメラ操作部２０８は、ユーザによって行われた撮像装置２００の操作を表す情報を、カメラ制御部２０７に出力する。これにより、カメラ制御部２０７は、ユーザによって行われた操作に応じて、撮像装置２００に備えたそれぞれの構成要素を制御する。
【００３４】
メモリカード２０９は、画像処理部２０３が固体撮像装置２０２から出力された画像信号に対して記録用の画像処理を施した画像データを格納（保存）するための記録媒体である。メモリカード２０９は、例えば、半導体メモリなどによって構成された着脱可能な記録媒体である。メモリカード２０９は、画像処理部２０３による制御に応じて、画像データの記録または読み出しを行う。
【００３５】
次に、固体撮像装置２０２の構成について説明する。図２は、本発明の実施形態の撮像装置２００に搭載した固体撮像装置２０２の概略の構成を示したブロック図である。図２において、固体撮像装置２０２は、複数の画素１が配置された画素アレイ部２と、垂直走査回路３と、列処理回路４と、水平読み出し回路５と、出力アンプ６と、制御回路７とを備えている。なお、図２に示した固体撮像装置２０２において、それぞれの構成要素が配置されている位置は、実際の位置と必ずしも一致するとは限らない。
【００３６】
画素アレイ部２は、複数の画素１が、２次元の行列状に配置されている。図２には、画素アレイ部２内に画素１が１０行１２列に配置された一例を示している。なお、図２に示した画素アレイ部２における画素１の配置は一例であり、画素アレイ部２における画素１の行数および列数は２以上であればよい。
【００３７】
画素アレイ部２に配置されたそれぞれの画素１は、入射した光を電気信号に変換するフォトダイオードなどの光電変換素子や、複数のトランジスタ、容量などを含んで構成される光電変換回路（以下、「光電変換回路ＰＤ」という）と、光電変換回路ＰＤから出力された電気信号に対して信号処理を行うための回路要素を含んで構成される信号処理回路とを備えている。信号処理回路としては、例えば、光電変換回路ＰＤによって光電変換した電気信号を保持するアナログメモリや、複数のトランジスタ、容量などを含んで構成される信号保持回路（以下、「メモリ回路Ｍ」という）がある。また、信号処理回路は、例えば、光電変換回路ＰＤによって光電変換した電気信号（アナログ信号）をデジタル信号に変換するアナログデジタル変換回路や、光電変換回路ＰＤによって光電変換した電気信号（アナログ信号）またはアナログデジタル変換回路が出力したデジタル信号に対して予め定めた処理を行うためのロジック回路であってもよい。以下の説明においては、画素１が、光電変換回路ＰＤとメモリ回路Ｍとによって構成されているものとして説明する。
【００３８】
画素１は、垂直走査回路３から出力され、制御信号線８を介して入力された制御信号に応じて、入射してきた光を光電変換回路ＰＤによって電気信号に光電変換し、光電変換した電気信号をメモリ回路Ｍに保持する。そして、画素１は、垂直走査回路３から出力された制御信号に応じて、メモリ回路Ｍに保持している電気信号を、入射した光の光量に応じた画素信号として、対応する垂直信号線９を介して列処理回路４に出力する。
【００３９】
垂直走査回路３は、制御回路７からの制御に応じて、画素アレイ部２内のそれぞれの画素１を行ごとに駆動制御し、それぞれの画素１が入射した光を光電変換した電気信号に応じた画素信号を、対応する垂直信号線９を介して列処理回路４に出力させる。垂直走査回路３は、画素アレイ部２内のそれぞれの画素１を駆動制御するための駆動信号を生成する。そして、垂直走査回路３は、生成した駆動信号を、画素アレイ部２に配置された画素１の行ごとに設けられている制御信号線８を介して順次出力して、画素アレイ部２内のそれぞれの画素１を行ごとに駆動制御する。
【００４０】
列処理回路４は、画素アレイ部２に配置された画素１の列ごとに配置され、制御回路７からの制御に応じて、対応する列の画素１から対応する垂直信号線９に出力された画素信号に対して予め定めた種々の信号処理（以下、「列処理」という）を行う。例えば、列処理回路４は、画素信号を増幅する増幅処理、画素信号に対してノイズ除去などの処理を行うＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）処理、画素信号（アナログ信号）をデジタル信号に変換するアナログデジタル変換処理などのアナログ信号に対する信号処理を行う。列処理回路４は、水平読み出し回路５から入力された制御信号に応じて、列処理した後の画素信号を、水平信号線１０を介して出力アンプ６に出力する。
【００４１】
水平読み出し回路５は、制御回路７からの制御に応じて、画素アレイ部２に配置された画素１の列ごとに列処理回路４を選択し、選択した列処理回路４が列処理した後の画素信号を、水平信号線１０に出力させる（読み出させる）。水平読み出し回路５は、列処理回路４を選択するための選択信号を生成する。そして、水平読み出し回路５は、生成した選択信号を、固体撮像装置２０２の外部に画素信号を出力させる画素１の列の順に列処理回路４に順次出力する。固体撮像装置２０２では、水平読み出し回路５が、列処理回路４を順次選択して画素信号を水平信号線１０に出力させることによって、画素アレイ部２に配置された画素１に備えた光電変換素子に入射した光の光量に応じた画素信号（デジタル信号）が、画像信号として出力アンプ６を介して出力される。
【００４２】
出力アンプ６は、水平読み出し回路５によって水平信号線１０に出力された（読み出された）列処理回路４からの画素信号を、画像信号として固体撮像装置２０２の外部に出力する出力回路である。出力アンプ６は、水平読み出し回路５が画素アレイ部２に配置された画素１の列ごとに水平信号線１０に出力させた列処理した後の画素信号に対して信号処理を行い、画像信号として出力端子１１を介して固体撮像装置２０２の外部に出力する。
【００４３】
制御回路７は、垂直走査回路３、列処理回路４、および水平読み出し回路５などの固体撮像装置２０２に備えた構成要素を制御する。制御回路７は、固体撮像装置２０２に備えた構成要素が動作する際の基準となるクロック信号や、構成要素の動作を制御するための制御信号などの信号を生成する。制御回路７は、生成したそれぞれの信号を、対応するそれぞれの構成要素に出力する。
【００４４】
なお、上述したように、固体撮像装置２０２に備えたそれぞれの構成要素、つまり、画素アレイ部２、垂直走査回路３、列処理回路４、水平読み出し回路５、出力アンプ６、および制御回路７は、複数の半導体基板に分けて形成される。そして、固体撮像装置２０２は、構成要素を分けて形成したそれぞれの半導体基板を積層する構造によって、上述した固体撮像装置２０２の機能を実現する。
【００４５】
次に、固体撮像装置２０２の構造について説明する。図３は、本発明の実施形態の撮像装置２００に搭載した固体撮像装置２０２の概略の構造の一例を示した概観図である。図３には、２つの半導体基板（第１の半導体基板２０と第２の半導体基板２１）を積層した構造の固体撮像装置２０２の一例を示している。図３の（ａ）には、固体撮像装置２０２の断面構造を示し、図３の（ｂ）には、固体撮像装置２０２の平面構造を示している。
【００４６】
固体撮像装置２０２では、それぞれの構成要素を、光Ｌが入射する第１の半導体基板２０、および第１の半導体基板２０に光Ｌが入射する側の面と反対側の面に積層される第２の半導体基板２１のいずれか一方の半導体基板に分けて形成する。図３には、固体撮像装置２０２の画素アレイ部２に配置されたそれぞれの画素１を構成する回路要素（光電変換回路ＰＤ、メモリ回路Ｍなど）を、第１の半導体基板２０と第２の半導体基板２１とに分けて形成した一例を示している。このとき、固体撮像装置２０２では、それぞれの半導体基板に形成された画素１のそれぞれの回路要素の信号線を、接続用の電極によって電気的に接続する。接続用の電極としては、例えば、蒸着法、めっき法で作製（形成）されるマイクロバンプなどを用いる。固体撮像装置２０２では、第１の半導体基板２０に形成した画素１の回路要素と第２の半導体基板２１に形成した画素１の回路要素とが、接続用の電極を介して、互いの電気信号のやり取りを行う。
【００４７】
第１の半導体基板２０には、画素１を構成する回路要素の内、少なくとも光電変換回路ＰＤが形成される。このとき、光電変換回路ＰＤを構成する光電変換素子は、第１の半導体基板２０における２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Ｌが入射する側の主面に形成される。これにより、光Ｌは、光電変換素子に入射する。また、第１の半導体基板２０には、２つの主面のうち、光Ｌが入射する側の主面とは反対側の主面に、第２の半導体基板２１との間で信号線を接続するための電極である多数のマイクロパッド２２が形成される。マイクロパッド２２は、１つの画素１ごと、または複数の画素１ごとに１つ形成される。
【００４８】
第２の半導体基板２１には、画素１を構成する回路要素の内、少なくともメモリ回路Ｍが形成される。第２の半導体基板２１には、２つの主面のうち、第１の半導体基板２０と対向する側の主面に、第１の半導体基板２０との間で信号線を接続するための電極である多数のマイクロパッド２３が形成される。マイクロパッド２３は、第１の半導体基板２０に形成されたマイクロパッド２２に対応する位置に形成される。つまり、マイクロパッド２３も、１つの画素１ごと、または複数の画素１ごとに１つ形成される。
【００４９】
固体撮像装置２０２において、第１の半導体基板２０に形成されたマイクロパッド２２と、第２の半導体基板２１に形成されたマイクロパッド２３との間には、マイクロバンプ２４が形成される。固体撮像装置２０２を製造する際、第１の半導体基板２０と第２の半導体基板２１とは、マイクロパッド２２とマイクロパッド２３とのそれぞれが互いに対向するように重ねて配置され、マイクロパッド２２とマイクロパッド２３との間に形成されるマイクロバンプ２４によって接続されて、一体化される。なお、第１の半導体基板２０と第２の半導体基板２１との間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。
【００５０】
固体撮像装置２０２では、マイクロパッド２２と、マイクロバンプ２４と、マイクロパッド２３とによって、第１の半導体基板２０と第２の半導体基板２１とを接続する接続用の電極（以下、「接続電極」という）を構成している。これにより、固体撮像装置２０２では、第１の半導体基板２０に形成した画素１の回路要素の信号線と、第２の半導体基板２１に形成した画素１の回路要素の信号線とが、電気的に接続される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤが入射した光Ｌを光電変換した電気信号は、マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３から構成される接続電極を介して第２の半導体基板２１に出力され、第２の半導体基板２１に形成されたメモリ回路Ｍに保持される。
【００５１】
また、第１の半導体基板２０には、２つの主面のうち、光Ｌが入射する側の主面とは反対側の主面において、画素アレイ部２の周辺の位置に、マイクロパッド２２と同様の構造のマイクロパッド２５が形成される。一方、第２の半導体基板２１には、２つの主面のうち、第１の半導体基板２０と対向する側の主面において、第１の半導体基板２０に形成されたマイクロパッド２５に対応する位置（画素アレイ部２の周辺の位置）に、マイクロパッド２３と同様の構造のマイクロパッド２６が形成される。第１の半導体基板２０に形成されたマイクロパッド２５と、第２の半導体基板２１に形成されたマイクロパッド２６との間には、マイクロバンプ２４と同様の構造のマイクロバンプ２７が形成される。第１の半導体基板２０に形成された画素１の回路要素や、第２の半導体基板２１に形成された画素１の回路要素が動作するための電源電圧などは、マイクロパッド２５と、マイクロバンプ２７と、マイクロパッド２６とによって構成された接続電極を介して、第２の半導体基板２１から第１の半導体基板２０に、または第２の半導体基板２１から第１の半導体基板２０に供給される。
【００５２】
また、第２の半導体基板２１には、２つの主面のうち、いずれか一方の主面には、第１の半導体基板２０と第２の半導体基板２１との間で接続される信号線とは異なる系とのインターフェースとして使用されるワイヤーボンディングパッドなどのパッド２８が形成される。図３に示した固体撮像装置２０２の構造の一例では、第２の半導体基板２１の２つの主面のうち、第１の半導体基板２０と対向する側の主面に、パッド２８が形成されている場合を示している。パッド２８には、固体撮像装置２０２の外部の構成要素との間で互いの電気信号のやり取りするための信号線が接続される。例えば、パッド２８には、固体撮像装置２０２の外部の構成要素である画像処理部２０３に画像信号を出力する出力アンプ６の出力端子１１の信号線が接続される。パッド２８は、例えば、セラミックパッケージなどに固体撮像装置２０２が組み付けられた（パッケージされた）場合に、パッケージの外部の構成要素などと固体撮像装置２０２との間で互いの電気信号のやり取りするための配線が接続される端子となる。パッド２８とパッケージとは、ワイヤーボンディング法などを用いて形成した配線によって電気的に接続される。固体撮像装置２０２が出力する電気信号は、対応するパッド２８および配線を介して外部の構成要素に出力される。また、外部の構成要素から入力された電気信号は、対応する配線およびパッド２８を介して固体撮像装置２０２内のそれぞれの構成要素に入力される。
【００５３】
なお、図３に示した一例では、第１の半導体基板２０と第２の半導体基板２１との間で信号線を接続する接続電極の構造として、２つのマイクロパッドと、マイクロパッドの間に形成したマイクロバンプとによって信号線を接続する構造を示した。しかし、接続電極の構造は、図３に示した構成に限定されるものではない。例えば、接続電極の構成としてマイクロバンプを形成せずに、第１の半導体基板２０の表面に形成したマイクロパッドと、第２の半導体基板２１の表面に形成したマイクロパッドとを直接接合させる（貼り合わせる）ことによって、第１の半導体基板２０と第２の半導体基板２１との間で信号線を接続する構造にしてもよい。
【００５４】
また、外部の構成要素との間で互いの電気信号のやり取りするため電極として、パッド２８に代えて、第２の半導体基板２１を貫通するシリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）を形成してもよい。また、図３に示した一例では、第１の半導体基板２０と第２の半導体基板２１との主面の面積が異なっている固体撮像装置２０２の構造を示しているが、固体撮像装置２０２は、第１の半導体基板２０と第２の半導体基板２１との主面の面積が同じ面積である構造であってもよい。この場合、第１の半導体基板２０を貫通するシリコン貫通電極を形成し、このシリコン貫通電極を、パッド２８に代わって外部の構成要素との間で互いの電気信号のやり取りするため電極（例えば、ワイヤーボンディングパッド）としてもよい。
【００５５】
なお、図３における説明では、画素アレイ部２に配置された画素１を構成する回路要素を、第１の半導体基板２０と第２の半導体基板２１とに分けて形成した場合について説明した。同様に、固体撮像装置２０２を構成する画素１以外の構成要素、つまり、画素アレイ部２、垂直走査回路３、列処理回路４、水平読み出し回路５、出力アンプ６、および制御回路７のそれぞれも、画素１と同様に、第１の半導体基板２０と第２の半導体基板２１とに分けて形成してもよい。このとき、画素１以外の構成要素は、それぞれの構成要素の単位で、第１の半導体基板２０および第２の半導体基板２１のいずれか一方の半導体基板に形成してもよいし、画素１と同様に、それぞれの構成要素を構成する回路要素を、第１の半導体基板２０と第２の半導体基板２１との両方の半導体基板に分けて形成してもよい。この場合も、それぞれの構成要素や回路要素の信号線は、接続電極によって、第１の半導体基板２０と第２の半導体基板２１との間で電気的に接続する。
【００５６】
次に、画素１の回路構成について説明する。図４は、本発明の実施形態の撮像装置２００に搭載した固体撮像装置２０２における画素１の構成の一例を示した回路図である。図４には、１つの画素１を示している。画素１は、入射した光を電気信号に変換し、画素信号として垂直信号線９に出力する。画素１は、光電変換素子１０１と、転送トランジスタ１０２と、ＦＤ（フローティングディフュージョン）１０３と、ＦＤリセットトランジスタ１０４と、第１の増幅トランジスタ１０５と、負荷トランジスタ１０６と、クランプ容量１０７と、サンプルトランジスタ１０８と、アナログメモリリセットトランジスタ１０９と、アナログメモリ１１０と、第２の増幅トランジスタ１１１と、選択トランジスタ１１２とを備えている。
【００５７】
光電変換素子１０１の第１の端子は、接地されている。転送トランジスタ１０２のドレイン端子は、光電変換素子１０１の第２の端子に接続されている。転送トランジスタ１０２のゲート端子は、垂直走査回路３から出力された制御信号である転送パルスφＴＸが接続されている。ＦＤ１０３の第１の端子は、転送トランジスタ１０２のソース端子に接続されている。ＦＤ１０３の第２の端子は、接地されている。ＦＤリセットトランジスタ１０４のドレイン端子は、電源電圧ＶＤＤに接続されている。ＦＤリセットトランジスタ１０４のソース端子は、転送トランジスタ１０２のソース端子に接続されている。ＦＤリセットトランジスタ１０４のゲート端子は、垂直走査回路３から出力された制御信号であるＦＤリセットパルスφＲＳＴに接続されている。
【００５８】
第１の増幅トランジスタ１０５のドレイン端子は、電源電圧ＶＤＤに接続されている。第１の増幅トランジスタ１０５の入力部であるゲート端子は、転送トランジスタ１０２のソース端子に接続されている。負荷トランジスタ１０６のドレイン端子は、第１の増幅トランジスタ１０５のソース端子に接続されている。負荷トランジスタ１０６のソース端子は、接地されている。負荷トランジスタ１０６のゲート端子は、垂直走査回路３から出力された制御信号である電流制御パルスφＢｉａｓに接続されている。
【００５９】
クランプ容量１０７の第１の端子は、第１の増幅トランジスタ１０５のソース端子および負荷トランジスタ１０６のドレイン端子に接続されている。サンプルトランジスタ１０８のドレイン端子は、クランプ容量１０７の第２の端子に接続されている。サンプルトランジスタ１０８のゲート端子は、垂直走査回路３から出力された制御信号であるサンプルパルスφＳＨに接続されている。
【００６０】
アナログメモリリセットトランジスタ１０９のドレイン端子は、電源電圧ＶＤＤに接続されている。アナログメモリリセットトランジスタ１０９のソース端子は、サンプルトランジスタ１０８のソース端子に接続されている。アナログメモリリセットトランジスタ１０９のゲート端子は、垂直走査回路３から出力された制御信号であるクランプ＆メモリリセットパルスφＣＬに接続されている。
【００６１】
アナログメモリ１１０の第１の端子は、サンプルトランジスタ１０８のソース端子に接続されている。アナログメモリ１１０の第２の端子は、接地されている。第２の増幅トランジスタ１１１のドレイン端子は、電源電圧ＶＤＤに接続されている。第２の増幅トランジスタ１１１の入力部を構成するゲート端子は、サンプルトランジスタ１０８のソース端子に接続されている。選択トランジスタ１１２のドレイン端子は、第２の増幅トランジスタ１１１のソース端子に接続されている。選択トランジスタ１１２のソース端子は、垂直信号線９に接続されている。選択トランジスタ１１２のゲート端子は、垂直走査回路３から出力された制御信号である選択パルスφＳＥＬに接続されている。
【００６２】
なお、図４に示した画素１の回路構成において、それぞれの回路要素が配置されている位置は、実際の位置と必ずしも一致するとは限らない。また、画素１を構成するそれぞれのトランジスタは、極性を逆にしてもよい。つまり、上述したそれぞれのトランジスタにおけるソース端子とドレイン端子とを逆にしてもよい。
【００６３】
上述したように、画素１は、それぞれの回路要素を、第１の半導体基板２０と第２の半導体基板２１とに分けて形成する。図４には、第１の半導体基板２０と第２の半導体基板２１との境界線Ｄ１を、破線で示している。図４に示した画素１の回路構成では、第１の半導体基板２０に、光電変換素子１０１、転送トランジスタ１０２、ＦＤ１０３、ＦＤリセットトランジスタ１０４、および第１の増幅トランジスタ１０５から構成される光電変換回路ＰＤを形成している場合を示している。また、図４に示した画素１の回路構成では、第２の半導体基板２１に、負荷トランジスタ１０６、クランプ容量１０７、サンプルトランジスタ１０８、アナログメモリリセットトランジスタ１０９、アナログメモリ１１０、第２の増幅トランジスタ１１１、および選択トランジスタ１１２から構成されるメモリ回路Ｍしている場合を示している。
【００６４】
また、図４に示したように、画素１では、第１の半導体基板２０と第２の半導体基板２１とを、マイクロパッド２２、マイクロバンプ２４、およびマイクロパッド２３（図３参照）から構成される接続電極１０００によって接続している。図４に示した画素１の回路構成では、光電変換回路ＰＤを構成する第１の半導体基板２０内の第１の増幅トランジスタ１０５のソース端子と、メモリ回路Ｍを構成する第２の半導体基板２１内の負荷トランジスタ１０６のドレイン端子およびクランプ容量１０７の第１の端子とが、接続電極１０００を介して接続されている。画素１では、光電変換回路ＰＤを構成する第１の増幅トランジスタ１０５と、メモリ回路Ｍを構成する負荷トランジスタ１０６およびクランプ容量１０７とが、接続電極１０００を介して互いの電気信号のやり取りを行う。
【００６５】
光電変換素子１０１は、例えば、フォトダイオードなどの光電変換素子であり、入射した光を光電変換して信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。
転送トランジスタ１０２は、垂直走査回路３から出力された転送パルスφＴＸによるオン／オフの制御に応じて、光電変換素子１０１に蓄積された信号電荷を、第１の増幅トランジスタ１０５のゲート端子に転送する。このとき、転送トランジスタ１０２によって転送された信号電荷は、ＦＤ１０３に蓄積される。
ＦＤ１０３は、第１の増幅トランジスタ１０５のゲート端子に接続されたノードに付随する容量であり、転送トランジスタ１０２によって転送された信号電荷を一時的に保持・蓄積する。なお、図４に示した画素１の回路構成では、ＦＤ１０３を、キャパシタの記号で示している。
【００６６】
ＦＤリセットトランジスタ１０４は、垂直走査回路３から出力されたＦＤリセットパルスφＲＳＴによるオン／オフの制御に応じて、ＦＤ１０３に保持・蓄積された信号電荷をリセットする。ＦＤリセットトランジスタ１０４と転送トランジスタ１０２とを同時にオンに制御することによって、光電変換素子１０１が生成（発生）して保持・蓄積した信号電荷をリセットすることもできる。なお、ＦＤ１０３や光電変換素子１０１のリセットとは、ＦＤ１０３や光電変換素子１０１に蓄積されている信号電荷の電荷量を制御して、ＦＤ１０３や光電変換素子１０１の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。図４に示した画素１の回路構成では、ＦＤ１０３や光電変換素子１０１の状態（電位）を、電源電圧ＶＤＤの電位にリセットする。
【００６７】
第１の増幅トランジスタ１０５は、ゲート端子に転送された信号電荷、すなわち、ＦＤ１０３に蓄積された信号電荷に応じた信号を増幅した増幅信号を、ソース端子から出力する。これにより、光電変換素子１０１の信号電荷に応じた増幅信号が、接続電極１０００を介して、第２の半導体基板２１に出力される（読み出される）。
【００６８】
負荷トランジスタ１０６は、垂直走査回路３から出力された電流制御パルスφＢｉａｓによるオン／オフの制御に応じて、増幅信号を出力している第１の増幅トランジスタ１０５の負荷として動作する。負荷トランジスタ１０６は、増幅信号を出力している第１の増幅トランジスタ１０５を駆動するための電流を、第１の増幅トランジスタ１０５に供給する。画素１では、第１の増幅トランジスタ１０５と負荷トランジスタ１０６とによって、ソースフォロワ回路が構成されている。
【００６９】
クランプ容量１０７は、第１の増幅トランジスタ１０５から出力された増幅信号の電圧レベルをクランプ（固定）する容量（キャパシタ）である。
サンプルトランジスタ１０８は、垂直走査回路３から出力されたサンプルパルスφＳＨによるオン／オフの制御に応じて、クランプ容量１０７の第２の端子の電圧レベル（第１の増幅トランジスタ１０５から出力された増幅信号に応じた電圧レベル）をサンプルホールドし、アナログメモリ１１０にサンプルホールドした電圧レベルを蓄積・保持させる。
【００７０】
アナログメモリリセットトランジスタ１０９は、垂直走査回路３から出力されたクランプ＆メモリリセットパルスφＣＬによるオン／オフの制御に応じて、アナログメモリ１１０およびクランプ容量１０７の電圧レベルをリセットする。アナログメモリリセットトランジスタ１０９とサンプルトランジスタ１０８とを同時にオンに制御することによって、クランプ容量１０７の第２の端子の電圧レベルをリセットすることもできる。なお、アナログメモリ１１０やクランプ容量１０７のリセットとは、アナログメモリ１１０やクランプ容量１０７に蓄積されているサンプルホールドした電圧レベルに応じた電荷量を制御して、アナログメモリ１１０やクランプ容量１０７の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。図４に示した画素１の回路構成では、アナログメモリ１１０やクランプ容量１０７の状態（電位）を、電源電圧ＶＤＤの電位にリセットする。これにより、アナログメモリ１１０およびクランプ容量１０７は、電源電圧ＶＤＤの電位を保持する。
【００７１】
アナログメモリ１１０は、サンプルトランジスタ１０８によってサンプルホールドされた、第１の増幅トランジスタ１０５から出力された増幅信号に応じた電圧レベルの信号を保持・蓄積するキャパシタである。画素１では負荷トランジスタ１０６、クランプ容量１０７、サンプルトランジスタ１０８、アナログメモリリセットトランジスタ１０９、およびアナログメモリ１１０の構成によって、リーク電流（暗電流）に起因するノイズ成分を除去するノイズ除去処理を画素１内で行う。そして、アナログメモリ１１０は、画素１内でノイズ除去処理された信号を保持・蓄積する。
【００７２】
アナログメモリ１１０の容量は、ＦＤ１０３の容量よりも大きな容量に設定される。なお、アナログメモリ１１０としては、単位面積当たりのリーク電流（暗電流）が少ないキャパシタであるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の容量や、ＰＩＰ（Ｐｏｌｙ  ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ  ｓｉｌｉｃｏｎ）構造の容量や、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の容量を使用することがより望ましい。これにより、画素１では、ノイズに対する耐性が向上し、高品質な信号を得ることができる。
【００７３】
第２の増幅トランジスタ１１１は、ゲート端子の電圧、すなわち、アナログメモリ１１０に蓄積されたノイズ除去処理された信号を増幅した増幅信号（以下、「ノイズ除去信号」ともいう）を、ソース端子から出力する。に応じた増幅信号を出力する。画素１では、第２の増幅トランジスタ１１１と、垂直信号線９に接続された、負荷となる不図示の電流源とによって、ソースフォロワ回路が構成される。
【００７４】
選択トランジスタ１１２は、垂直走査回路３から出力された選択パルスφＳＥＬのオン／オフの制御による画素１の選択に応じて、第２の増幅トランジスタ１１１から出力される増幅信号を、画素１が出力する画素信号として垂直信号線９に出力する。これにより、光電変換素子１０１の信号電荷に応じた増幅信号（ノイズ除去信号）が、画素信号として垂直信号線９に出力される（読み出される）。
【００７５】
このような構成によって画素１は、光電変換素子１０１が入射した光を光電変換した信号電荷に応じた増幅信号を、接続電極１０００を介して第２の半導体基板２１に読み出し、第２の半導体基板２１でノイズ成分を除去した信号をアナログメモリ１１０に保持・蓄積する。その後、画素１は、アナログメモリ１１０に蓄積された信号に応じた増幅信号（ノイズ除去信号）を、画素信号として垂直信号線９に順次出力する（読み出す）。固体撮像装置２０２では、このような構成の画素１が、画素アレイ部２内に２次元の行列状に複数配置されている。
【００７６】
なお、画素１を構成するそれぞれの回路要素の半導体基板への配置は、図４に示した画素１の配置に限定されるものではない。固体撮像装置２０２では、少なくとも、光電変換素子１０１が第１の半導体基板２０に配置され、アナログメモリ１１０が第２の半導体基板２１に配置されれば、その他の回路要素は、第１の半導体基板２０および第２の半導体基板２１のいずれの半導体基板に配置されていればよい。
【００７７】
また、図４に示した画素１の回路構成では、第１の半導体基板２０内の第１の増幅トランジスタ１０５のソース端子と、第２の半導体基板２１内の負荷トランジスタ１０６のドレイン端子およびクランプ容量１０７の第１の端子との間の経路に、接続電極１０００が配置されている場合を示した。しかし、接続電極１０００の配置は、図４に示した画素１の配置に限定されるものではなく、光電変換素子１０１の第２の端子から、アナログメモリ１１０の第１の端子までの電気的に接続された経路上であれば、いかなる位置に配置されていてもよい。
【００７８】
固体撮像装置２０２では、固体撮像装置２０２を製造する際に、隣接している複数の接続電極１０００に接続不良が発生した場合でも、隣接している複数の画素１が欠陥画素とならないように、第１の半導体基板２０と第２の半導体基板２１とを接続している。なお、接続電極１０００の接続不良としては、例えば、接続電極１０００を構成するマイクロパッド２２、マイクロバンプ２４、マイクロパッド２３の形状の異常や、接続電極１０００が形成される位置への異物の混入などを要因とした、隣接する複数の接続電極１０００の短絡（ショート）や、未接続（オープン）などが考えられる。
【００７９】
（第１の実施形態）
次に、固体撮像装置２０２における第１の半導体基板２０と第２の半導体基板２１との接続について説明する。図５は、本発明の第１の実施形態の固体撮像装置２０２における画素アレイ部２の断面構造の一例を示した概観図である。図５には、第１の実施形態の固体撮像装置２０２において、画素アレイ部２内に配置された５つの画素１が形成された領域の断面構造の一部を示している。そして、図５には、５つの画素１を構成する第１の半導体基板２０に形成される５つの光電変換回路ＰＤと、第２の半導体基板２１に形成される５つのメモリ回路Ｍと、５つの接続電極１０００（以下、「接続電極ＢＭＰ」という）とを示している。図５に示した固体撮像装置２０２の断面構造において、固体撮像装置２０２やそれぞれの半導体基板を形成する層の構成や層の厚さの割合は、実際の層の構成や層の厚さの割合と必ずしも一致するとは限らない。
【００８０】
以下の説明においては、５つの画素１のそれぞれを構成する光電変換回路ＰＤ、メモリ回路Ｍ、および接続電極ＢＭＰのそれぞれを区別するため、それぞれの構成要素に付与した符号に、並べられた順番を示す「数字」を、「−」続いて付与して表す。より具体的には、図５においては、５つの画素１が並べられているため、１〜５の「数字」を左側から順番に付与し、光電変換回路ＰＤを「光電変換回路ＰＤ−１」〜「光電変換回路ＰＤ−５」として表し、接続電極ＢＭＰを「接続電極ＢＭＰ−１」〜「接続電極ＢＭＰ−５」として表し、メモリ回路Ｍを「メモリ回路Ｍ−１」〜「メモリ回路Ｍ−５」として表す。
【００８１】
第１の半導体基板２０は、半導体層（以下、「第１の半導体層」という）２００１と配線層（以下、「第１の配線層」という）２００２とによって形成されている。第１の半導体層２００１には、光電変換回路ＰＤを構成するそれぞれの回路要素が形成される。図５においては、第１の半導体層２００１内に、それぞれの光電変換回路ＰＤを構成する光電変換素子１０１と、第１の増幅トランジスタ１０５とが形成されている状態を示している。また、第１の配線層２００２には、光電変換回路ＰＤを構成するそれぞれの回路要素を接続する金属配線２００３が形成される。図５においては、第１の配線層２００２内に、第１の増幅トランジスタ１０５と対応する接続電極ＢＭＰとを接続するためのそれぞれの金属配線２００３が形成されている状態を示している。なお、図５において、第１の配線層２００２内に示した破線の矢印は、図５に示されない第１の半導体基板２０の奥行き方向で金属配線２００３が接続されていることを示している。
【００８２】
また、第２の半導体基板２１は、半導体層（以下、「第２の半導体層」という）２１０１と配線層（以下、「第２の配線層」という）２１０２とによって形成されている。なお、第２の半導体基板２１は、第２の配線層２１０２が形成されている面と反対側の第２の半導体層２１０１の面に、固体撮像装置２０２を支持するための支持基板を積層して形成されてもよい。第２の半導体層２１０１には、メモリ回路Ｍを構成するそれぞれの回路要素が形成される。図５においては、第２の半導体層２１０１内に、それぞれのメモリ回路Ｍを構成する負荷トランジスタ１０６が形成されている状態を示している。また、第２の配線層２１０２には、メモリ回路Ｍを構成するそれぞれの回路要素を接続する金属配線２１０３が形成される。図５においては、第２の配線層２１０２内に、対応する接続電極ＢＭＰと負荷トランジスタ１０６とを接続するためのそれぞれの金属配線２１０３が形成されている状態を示している。
【００８３】
そして、第１の半導体基板２０と第２の半導体基板２１とは、対向する第１の配線層２００２と第２の配線層２１０２とが接続層１００１によって接合される（貼り合わされる）。接続層１００１には、接続電極ＢＭＰが形成され、第１の配線層２００２と第２の配線層２１０２との配線が、対応するそれぞれの接続電極ＢＭＰによって接続される。より具体的には、第１の半導体基板２０の第１の配線層２００２に形成された金属配線２００３と、第２の半導体基板２１の第２の配線層２１０２に形成された金属配線２１０３とが、対応する接続電極ＢＭＰによって接続される。
【００８４】
固体撮像装置２０２では、隣接している複数の接続電極ＢＭＰに接続不良が発生した場合でも、隣接している複数の画素１が欠陥画素とならないようにするため、隣接する光電変換回路ＰＤ同士が隣接する接続電極ＢＭＰによってメモリ回路Ｍに接続することがないように、第１の配線層２００２内の金属配線２００３を形成している。つまり、固体撮像装置２０２では、隣接する光電変換回路ＰＤ同士が、隣接していない離れた位置の接続電極ＢＭＰによってメモリ回路Ｍに接続するように、第１の配線層２００２内の金属配線２００３を形成している。図５に示した固体撮像装置２０２の断面構造の一例では、光電変換回路ＰＤ−１が、接続電極ＢＭＰ−１を介してメモリ回路Ｍ−１に接続され、光電変換回路ＰＤ−２が、接続電極ＢＭＰ−４を介してメモリ回路Ｍ−４に接続されるように、第１の配線層２００２内の金属配線２００３を形成している。また、図５に示した固体撮像装置２０２の断面構造の一例では、光電変換回路ＰＤ−３が、接続電極ＢＭＰ−２を介してメモリ回路Ｍ−２に接続され、光電変換回路ＰＤ−４が、接続電極ＢＭＰ−５を介してメモリ回路Ｍ−５に接続され、光電変換回路ＰＤ−５が、接続電極ＢＭＰ−３を介してメモリ回路Ｍ−３に接続されるように、第１の配線層２００２内の金属配線２００３を形成している。
【００８５】
固体撮像装置２０２では、接続電極ＢＭＰによって接続された光電変換回路ＰＤとメモリ回路Ｍとによって画素１を構成する。図５に示した固体撮像装置２０２の断面構造の一例では、接続電極ＢＭＰ−１によって接続された光電変換回路ＰＤ−１とメモリ回路Ｍ−１とによって１つの画素を構成し、接続電極ＢＭＰ−４によって接続された光電変換回路ＰＤ−２とメモリ回路Ｍ−４とによって１つの画素１を構成している。また、図５に示した固体撮像装置２０２の断面構造の一例では、接続電極ＢＭＰ−２によって接続された光電変換回路ＰＤ−３およびメモリ回路Ｍ−２、接続電極ＢＭＰ−５によって接続された光電変換回路ＰＤ−４およびメモリ回路Ｍ−５、接続電極ＢＭＰ−３によって接続された光電変換回路ＰＤ−５およびメモリ回路Ｍ−３が、それぞれの画素１を構成している。このように、固体撮像装置２０２では、１つの画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとは、第１の半導体基板２０と第２の半導体基板２１において、必ずしも対向する位置に形成されているとは限らない。しかし、以下の説明において画素１が配置された位置に関する説明をする場合には、説明を容易にするため、画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとの内、光電変換回路ＰＤが配置された位置が、画素１が配置された位置であるものとして説明する。
【００８６】
図６は、本発明の第１の実施形態の固体撮像装置２０２において第１の半導体基板２０に形成された光電変換回路ＰＤと第２の半導体基板２１に形成されたメモリ回路Ｍとの接続関係の一例を示した図である。図６には、固体撮像装置２０２において、光電変換回路ＰＤが、いずれの接続電極ＢＭＰを介してメモリ回路Ｍに接続されるのかを示している。また、図６には、固体撮像装置２０２において、メモリ回路Ｍが、いずれの光電変換回路ＰＤから出力された電気信号を保持するのかを示している。
【００８７】
なお、固体撮像装置２０２は、上述したように、画素アレイ部２内に、２次元の行列状に複数の画素１が配置されている。しかし、以下の説明においては、説明を容易にするため、画素アレイ部２において、同じ行に配置された１３個の画素１に着目して、光電変換回路ＰＤとメモリ回路Ｍとの接続関係を説明する。なお、画素アレイ部２において、同じ列に配置された複数の画素１における光電変換回路ＰＤとメモリ回路Ｍとの接続関係も、以下の説明と同様に考えることができる。
【００８８】
以下の説明においても、１３個の画素１のそれぞれを構成する光電変換回路ＰＤ、メモリ回路Ｍ、および接続電極ＢＭＰのそれぞれを区別するため、図５において区別した方法と同様に、それぞれの構成要素に付与した符号に、並べられた順番を示す「数字」を、「−」続いて付与して表す。また、図６においては、１３個の画素１が並べられているため、１３個の画素１のそれぞれを区別する場合には、同様に、画素１が並べられた順番を示す１〜１３の「数字」を、「−」続いて付与して表す。より具体的には、図６において一番上側（図５においては一番左側）の光電変換回路ＰＤ−１が含まれる画素１を「画素１−１」と表し、図６において上側から２番目（図５においては左側から２番目）の光電変換回路ＰＤ−２が含まれる画素１を「画素１−２」と表す。
【００８９】
図６に示した接続関係の一例では、図５に示した断面構造の一例と同様に、光電変換回路ＰＤ−１が、接続電極ＢＭＰ−１を介してメモリ回路Ｍ−１に接続されている。これにより、光電変換回路ＰＤ−１が出力した電気信号が、メモリ回路Ｍ−１に保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤ−１を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路Ｍ−１でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。
【００９０】
また、図６に示した接続関係の一例では、図５に示した断面構造の一例と同様に、光電変換回路ＰＤ−２が、接続電極ＢＭＰ−４を介してメモリ回路Ｍ−４に接続されている。これにより、光電変換回路ＰＤ−２が出力した電気信号が、メモリ回路Ｍ−４に保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤ−２を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−４を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路Ｍ−４でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。
【００９１】
同様に、図６に示した接続関係の一例では、図５に示した断面構造の一例と同様に、光電変換回路ＰＤ−３が接続電極ＢＭＰ−２を介してメモリ回路Ｍ−２に接続され、光電変換回路ＰＤ−４が接続電極ＢＭＰ−５を介してメモリ回路Ｍ−５に接続され、光電変換回路ＰＤ−５が接続電極ＢＭＰ−３を介してメモリ回路Ｍ−３に接続されている。これにより、光電変換回路ＰＤ−３が出力した電気信号がメモリ回路Ｍ−２に、光電変換回路ＰＤ−４が出力した電気信号がメモリ回路Ｍ−５に、光電変換回路ＰＤ−５が出力した電気信号がメモリ回路Ｍ−３に、それぞれ保持される。
【００９２】
固体撮像装置２０２では、上述した５つの光電変換回路ＰＤとメモリ回路Ｍとの接続関係を１つの単位（以下、「接続単位」という）とし、この接続単位での光電変換回路ＰＤとメモリ回路Ｍとの接続関係を周期的に繰り返す。これにより、固体撮像装置２０２では、隣接している接続電極ＢＭＰ−１〜接続電極ＢＭＰ−５のいずれか２つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１が欠陥画素となることがなくなる。例えば、隣接する接続電極ＢＭＰ−２と接続電極ＢＭＰ−３とに接続不良が発生した場合、画素１−３と画素１−５との２つ画素１が、欠陥画素となる。言い換えれば、隣接する接続電極ＢＭＰ−２と接続電極ＢＭＰ−３とに接続不良が発生した場合でも、画素１−１、画素１−２、画素１−４、および画素１−６は欠陥画素とはならない。これにより、固体撮像装置２０２から画素１−３と画素１−５との２つの画素１が欠陥である画像信号が出力された画像処理部２０３では、周辺に位置する画素１の画像信号を用いた欠陥画素補正の画像処理によって、欠陥画素である画素１−３と画素１−５との２つ画素１の画像信号を生成（補間）することができる。より具体的には、画像処理部２０３は、画素１−３の画像信号を、画素１−２の画像信号と画素１−４の画像信号とを用いて生成（補間）し、画素１−５の画像信号を、画素１−４の画像信号と画素１−６の画像信号とを用いて生成（補間）することができる。
【００９３】
なお、固体撮像装置２０２において、接続単位内で変更する光電変換回路ＰＤとメモリ回路Ｍとの接続は、上述した５つの光電変換回路ＰＤとメモリ回路Ｍとの接続関係に限定されるものではない。例えば、固体撮像装置２０２を製造する際に接続不良の発生が想定される隣接した接続電極ＢＭＰの数に基づいて、光電変換回路ＰＤとメモリ回路Ｍとの接続を適宜、異なる接続（接続関係）にしてもよい。また、複数の接続関係を適用してもよい。
【００９４】
また、固体撮像装置２０２において繰り返す接続単位は、１種類に限定されるもではなく、複数の接続単位であってもよい。図６に示した接続関係の一例では、画素１−６〜画素１−１２の７つの画素１による接続単位を、画素１−１〜画素１−５の５つの画素１による接続単位と異なる接続単位として固体撮像装置２０２に適用した場合の一例を示している。より具体的には、図６に示した接続関係の一例では、接続電極ＢＭＰ−６を介して光電変換回路ＰＤ−６とメモリ回路Ｍ−６とを、接続電極ＢＭＰ−１０を介して光電変換回路ＰＤ−７とメモリ回路Ｍ−１０とを、接続電極ＢＭＰ−７を介して光電変換回路ＰＤ−８とメモリ回路Ｍ−７とを、接続電極ＢＭＰ−１１を介して光電変換回路ＰＤ−９とメモリ回路Ｍ−１１とを、接続電極ＢＭＰ−８を介して光電変換回路ＰＤ−１０とメモリ回路Ｍ−８とを、接続電極ＢＭＰ−１２を介して光電変換回路ＰＤ−１１とメモリ回路Ｍ−１２とを、接続電極ＢＭＰ−９を介して光電変換回路ＰＤ−１２とメモリ回路Ｍ−９とを、それぞれ接続する接続単位を適用している。これにより、光電変換回路ＰＤ−６が出力した電気信号がメモリ回路Ｍ−６に、光電変換回路ＰＤ−７が出力した電気信号がメモリ回路Ｍ−１０に、光電変換回路ＰＤ−８が出力した電気信号がメモリ回路Ｍ−７に、光電変換回路ＰＤ−９が出力した電気信号がメモリ回路Ｍ−１１に、光電変換回路ＰＤ−１０が出力した電気信号がメモリ回路Ｍ−８に、光電変換回路ＰＤ−１１が出力した電気信号がメモリ回路Ｍ−１２に、光電変換回路ＰＤ−１２が出力した電気信号がメモリ回路Ｍ−９に、それぞれ保持される。このように、固体撮像装置２０２では、上述したような複数の接続単位を周期的に繰り返すようにしてもよい。
【００９５】
図６に示した画素１−６〜画素１−１２の７つの画素１による接続単位を固体撮像装置２０２に適用した場合、固体撮像装置２０２では、隣接している接続電極ＢＭＰ−６〜接続電極ＢＭＰ−１２のいずれか３つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１が欠陥画素となることがなくなる。これにより、画像処理部２０３では、周辺に位置する画素１の画像信号を用いた欠陥画素補正の画像処理によって、欠陥画素である画素１の画像信号を生成（補間）することができる。
【００９６】
なお、固体撮像装置２０２では、図６に示したように、それぞれのメモリ回路Ｍに保持される光電変換回路ＰＤが出力した電気信号が、第１の半導体基板２０において光電変換回路ＰＤが並んでいる順番とはならない。つまり、固体撮像装置２０２が、このままそれぞれのメモリ回路Ｍに保持されている増幅信号（ノイズ除去信号）を列処理して、画素信号として垂直信号線９に順次出力する（読み出す）と、画像処理部２０３に入力される画像信号が、固体撮像装置２０２の画素アレイ部２に配置された画素１の順番と異なる順番になる。このため、固体撮像装置２０２が搭載された撮像装置２００では、画像処理部２０３が、固体撮像装置２０２から出力された画像信号を、固体撮像装置２０２の画素アレイ部２に配置された画素１の順番となるように、並べ替えの画像処理を行う。なお、画像処理部２０３における画像信号の並べ替えの画像処理は、固体撮像装置２０２が出力する画像信号における画素１の順番が予めわかっていれば、既存の技術を利用することによって、容易に画像信号の並べ替えの画像処理を行うことができる。
【００９７】
なお、固体撮像装置２０２に、画像処理部２０３が行う並べ替えの画像処理と同様の機能を備えてもよい。例えば、固体撮像装置２０２に、画像処理部２０３と同様の並べ替えの処理を行う、不図示の並べ替え回路を備えてもよい。この場合、画像処理部２０３に入力される画像信号が、不図示の並べ替え回路による並べ替えの処理によって、固体撮像装置２０２の画素アレイ部２に配置された画素１の順番となるため、固体撮像装置２０２が搭載された撮像装置２００において、画像処理部２０３が、並べ替えの画像処理を行わなくてもよい。なお、固体撮像装置２０２において行う並べ替えの処理は、例えば、水平読み出し回路５が、メモリ回路Ｍに保持されている増幅信号（ノイズ除去信号）に対して列処理が施された後の画素信号を水平信号線１０に出力させる（読み出させる）際に、列処理回路４を選択する順番を、画素１の順番となるように並べ替えた順番にしてもよい。このときに水平読み出し回路５が行う列処理回路４を選択する順番の変更も、それぞれのメモリ回路Ｍに対応する光電変換回路ＰＤがわかっているため、容易に行うことができる。
【００９８】
本発明の第１の実施形態によれば、画素（画素１）を構成する回路要素を複数の半導体基板に分けて形成し、複数の半導体基板を積層した構造の固体撮像装置（固体撮像装置２０２）であって、入射した光を電気信号に変換する光電変換素子（光電変換素子１０１）を含む画素１の一部の回路要素（複数のトランジスタ、容量など）を有する光電変換回路（光電変換回路ＰＤ）を、２次元の行列状に複数形成した第１の半導体基板（第１の半導体基板２０）と、光電変換回路ＰＤが出力した電気信号を処理する画素１の他の一部の回路要素を有する信号処理回路（例えば、アナログメモリや、複数のトランジスタ、容量などを含んで構成されるメモリ回路Ｍ）を、２次元の行列状に光電変換回路ＰＤの数と同じ数だけ形成した第２の半導体基板（第２の半導体基板２１）と、第１の半導体基板２０と第２の半導体基板２１との間に２次元の行列状に複数形成され、光電変換回路ＰＤの信号線と信号処理回路の信号線とを電気的に接続する接続電極（接続電極１０００＝接続電極ＢＭＰ）と、を備え、少なくとも１つの光電変換回路ＰＤを含んで１つの画素セット（画素１）を構成し、隣接する画素セット（画素１）に含まれるそれぞれの光電変換回路ＰＤは、隣接していない離れた位置に形成された異なる接続電極ＢＭＰによって、それぞれの信号処理回路（メモリ回路Ｍ）に接続される、固体撮像装置（固体撮像装置２０２）が構成される。
【００９９】
また、本発明の第１の実施形態によれば、隣接する画素セット（画素１）に含まれるそれぞれの光電変換回路ＰＤは、それぞれの光電変換回路ＰＤが隣接する行方向または列方向のいずれかの方向と同じ方向に離れた位置の異なる接続電極ＢＭＰによって、それぞれの信号処理回路（メモリ回路Ｍ）に接続される、固体撮像装置２０２が構成される。
【０１００】
また、本発明の第１の実施形態によれば、予め定めた数の画素セット（画素１）を１つの接続単位とし、隣接する画素セット（画素１）に含まれるそれぞれの光電変換回路ＰＤは、接続単位の周期で、異なる位置に離れた異なる接続電極ＢＭＰによって、それぞれの信号処理回路（メモリ回路Ｍ）に接続される、固体撮像装置２０２が構成される。
【０１０１】
また、本発明の第１の実施形態によれば、接続単位は、画素セット（画素１）が隣接する行方向または列方向のいずれかの方向において、複数種類あり、複数種類の接続単位が、画素セット（画素１）が隣接する行方向または列方向のいずれかの方向と同じ方向において周期的に繰り返される、固体撮像装置２０２が構成される。
【０１０２】
また、本発明の第１の実施形態によれば、光電変換回路ＰＤと接続された信号処理回路（メモリ回路Ｍ）が処理した電気信号に応じた画像信号を出力する際に、第１の半導体基板２０に形成されたそれぞれの光電変換素子１０１が並んでいる順番に画像信号を出力する、固体撮像装置２０２が構成される。
【０１０３】
また、本発明の第１の実施形態によれば、固体撮像装置（固体撮像装置２０２）、を備え、固体撮像装置２０２から出力された画像信号の順番を、固体撮像装置２０２に入射した光を電気信号に変換する光電変換素子（光電変換素子１０１）が並んでいる順番に並べ替える画像処理部（画像処理部２０３）、を備える、撮像装置（撮像装置２００）が構成される。
【０１０４】
上述したように、第１の実施形態の固体撮像装置２０２では、光電変換回路ＰＤが形成される第１の半導体基板２０において、隣接する光電変換回路ＰＤ同士が、隣接していない離れた位置の接続電極１０００（接続電極ＢＭＰ）によってメモリ回路Ｍに接続するように、それぞれの光電変換回路ＰＤに対応する接続電極１０００の位置を変更する。これにより、第１の実施形態の固体撮像装置２０２では、仮に、隣接している複数の接続電極１０００に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接しているそれぞれの画素１は、欠陥画素となることがなくなる。つまり、第１の実施形態の固体撮像装置２０２では、隣接している複数の接続電極１０００の接続不良を要因とした画素１の欠陥が分散され、連続した複数の画素１が欠陥画素となる割合を抑えることができる。このことにより、第１の実施形態の固体撮像装置２０２が搭載された撮像装置２００では、欠陥画素の補正精度の低下を抑え、撮影した画像の画質の低下を抑えることができる。例えば、第１の実施形態の固体撮像装置２０２では、仮に、隣接している２つの接続電極１０００に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１は欠陥画素とはならない。これにより、第１の実施形態の固体撮像装置２０２が搭載された撮像装置２００において、欠陥画素の補正精度を低下させずに欠陥画素である画素１の画像信号を生成（補間）することができ、画質の低下を抑えた画像を撮影することができる。
【０１０５】
（第２の実施形態）
次に、固体撮像装置２０２における第１の半導体基板２０と第２の半導体基板２１との別の接続について説明する。以下の説明においては、第２の実施形態の固体撮像装置２０２を、「固体撮像装置２１２」という。図７は、本発明の第２の実施形態の固体撮像装置２０２（固体撮像装置２１２）における画素アレイ部２の断面構造の一例を示した概観図である。図７にも、図５に示した第１の実施形態の固体撮像装置２０２における断面構造の一例と同様に、固体撮像装置２１２において、画素アレイ部２内に配置された５つの画素１が形成された領域の断面構造の一部を示している。そして、図７においても、図５に示した第１の実施形態の固体撮像装置２０２における断面構造の一例と同様に、５つの画素１を構成する第１の半導体基板２０に形成される５つの光電変換回路ＰＤと、第２の半導体基板２１に形成される５つのメモリ回路Ｍと、５つの接続電極１０００（接続電極ＢＭＰ）とを示している。図７に示した固体撮像装置２１２の断面構造においも、図５に示した第１の実施形態の固体撮像装置２０２における断面構造の一例と同様に、固体撮像装置２１２やそれぞれの半導体基板を形成する層の構成や層の厚さの割合は、実際の層の構成や層の厚さの割合と必ずしも一致するとは限らない。
【０１０６】
以下の説明においても、第１の実施形態と同様に、画素１のそれぞれの構成要素に付与した符号に、５つの画素１が並べられた順番を示す１〜５の「数字」を、「−」続いて付与することによって、５つの画素１のそれぞれを構成する光電変換回路ＰＤ、メモリ回路Ｍ、および接続電極ＢＭＰのそれぞれを区別する。
【０１０７】
固体撮像装置２１２においても、第１の実施形態の固体撮像装置２０２と同様に、隣接している複数の接続電極ＢＭＰに接続不良が発生した場合でも、隣接している複数の画素１が欠陥画素とならないように、第１の半導体基板２０および第２の半導体基板２１を形成する。
【０１０８】
固体撮像装置２１２においても、第１の半導体基板２０は、第１の半導体層２００１と、第１の配線層２００２とによって形成されている。なお、固体撮像装置２１２における第１の半導体基板２０は、図５に示した第１の実施形態の固体撮像装置２０２における第１の半導体基板２０と同様である。従って、第１の半導体基板２０に関する詳細な説明は省略する。
【０１０９】
また、固体撮像装置２１２においても、第２の半導体基板２１は、第２の半導体層２１０１と第２の配線層２１０２とによって形成されている。なお、固体撮像装置２１２においても、第２の半導体基板２１は、図５に示した第１の実施形態の固体撮像装置２０２における第１の半導体基板２０と同様に、固体撮像装置２１２を支持するための支持基板を積層して形成されてもよい。なお、固体撮像装置２１２における第２の半導体基板２１は、図５に示した第１の実施形態の固体撮像装置２０２における第２の半導体基板２１と同様である。
【０１１０】
ただし、固体撮像装置２１２における第２の半導体基板２１では、第２の配線層２１０２に形成する金属配線２１０３の配線が、図５に示した第１の実施形態の固体撮像装置２０２における第２の半導体基板２１と異なる。固体撮像装置２１２では、第２の配線層２１０２において、第１の半導体基板２０の第１の配線層２００２に形成した金属配線２００３によって変更した隣接する光電変換回路ＰＤと隣接する接続電極ＢＭＰとの接続関係を戻すように、対応する接続電極ＢＭＰと負荷トランジスタ１０６とを接続するためのそれぞれの金属配線２１０３を形成する。つまり、固体撮像装置２１２では、第１の半導体基板２０において光電変換回路ＰＤが並んでいる順番となっていない光電変換回路ＰＤからの信号を、光電変換回路ＰＤと同じ順番に並べ直してメモリ回路Ｍに接続されるように、第２の配線層２１０２内の金属配線２１０３を形成する。より具体的には、固体撮像装置２１２では、離れた位置の接続電極ＢＭＰを介して第２の半導体基板２１に出力された（読み出された）、隣接する光電変換回路ＰＤからの光電変換素子１０１の信号電荷に応じた増幅信号を、隣接するメモリ回路Ｍでノイズ成分を除去してアナログメモリ１１０に保持・蓄積するように、第２の配線層２１０２内の金属配線２１０３を形成する。図７においては、第２の配線層２１０２内に、対応する接続電極ＢＭＰと負荷トランジスタ１０６とを接続するためのそれぞれの金属配線２１０３が形成されている状態を示している。なお、図７において、第２の配線層２１０２内に示した破線の矢印は、図７に示されない第２の半導体基板２１の奥行き方向で金属配線２１０３が接続されていることを示している。
【０１１１】
図７に示した固体撮像装置２１２の断面構造の一例では、接続電極ＢＭＰ−１に接続された光電変換回路ＰＤ−１がメモリ回路Ｍ−１に接続され、接続電極ＢＭＰ−４に接続された光電変換回路ＰＤ−２がメモリ回路Ｍ−２に接続されるように、第２の配線層２１０２内の金属配線２１０３を形成している。また、図７に示した固体撮像装置２１２の断面構造の一例では、接続電極ＢＭＰ−２に接続された光電変換回路ＰＤ−３がメモリ回路Ｍ−３に接続され、接続電極ＢＭＰ−５に接続された光電変換回路ＰＤ−４がメモリ回路Ｍ−４に接続され、接続電極ＢＭＰ−３に接続された光電変換回路ＰＤ−５がメモリ回路Ｍ−５に接続されるように、第２の配線層２１０２内の金属配線２１０３を形成している。
【０１１２】
そして、固体撮像装置２１２においても、第１の実施形態の固体撮像装置２０２と同様に、第１の半導体基板２０と第２の半導体基板２１とは、対向する第１の配線層２００２と第２の配線層２１０２とが接続層１００１によって接合される（貼り合わされる）。なお、固体撮像装置２１２における接続層１００１は、図５に示した第１の実施形態の固体撮像装置２０２における接続層１００１と同様である。従って、接続層１００１に関する詳細な説明は省略する。
【０１１３】
これにより、固体撮像装置２１２では、第１の半導体基板２０と第２の半導体基板２１において対向する位置に形成されている光電変換回路ＰＤとメモリ回路Ｍとによって、１つの画素１を構成する。図７に示した固体撮像装置２１２の断面構造の一例では、接続電極ＢＭＰ−１によって接続された光電変換回路ＰＤ−１とメモリ回路Ｍ−１とによって１つの画素を構成し、接続電極ＢＭＰ−４によって接続された光電変換回路ＰＤ−２とメモリ回路Ｍ−２とによって１つの画素１を構成している。また、図７に示した固体撮像装置２１２の断面構造の一例では、接続電極ＢＭＰ−２によって接続された光電変換回路ＰＤ−３およびメモリ回路Ｍ−３、接続電極ＢＭＰ−５によって接続された光電変換回路ＰＤ−４およびメモリ回路Ｍ−３、接続電極ＢＭＰ−３によって接続された光電変換回路ＰＤ−５およびメモリ回路Ｍ−５が、それぞれの画素１を構成している。以下の説明において画素１が配置された位置に関する説明をする場合にも、画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとの内、光電変換回路ＰＤが配置された位置が、画素１が配置された位置であるものとして説明する。
【０１１４】
図８は、本発明の第２の実施形態の固体撮像装置２１２において第１の半導体基板２０に形成された光電変換回路ＰＤと第２の半導体基板２１に形成されたメモリ回路Ｍとの接続関係の一例を示した図である。図８にも、図６に示した第１の実施形態の固体撮像装置２０２における接続関係の一例と同様に、固体撮像装置２１２において、光電変換回路ＰＤが、いずれの接続電極ＢＭＰを介してメモリ回路Ｍに接続されるのかを示している。また、図８にも、図６に示した第１の実施形態の固体撮像装置２０２における接続関係の一例と同様に、固体撮像装置２１２において、メモリ回路Ｍが、いずれの光電変換回路ＰＤから出力された電気信号を保持するのかを示している。
【０１１５】
なお、図８の説明においても、第１の実施形態と同様に、説明を容易にするため、画素アレイ部２において、同じ行に配置された１３個の画素１に着目して、光電変換回路ＰＤとメモリ回路Ｍとの接続関係を説明する。なお、固体撮像装置２１２においても、画素アレイ部２において同じ列に配置された複数の画素１における光電変換回路ＰＤとメモリ回路Ｍとの接続関係は、以下の説明と同様に考えることができる。
【０１１６】
以下の説明においても、第１の実施形態と同様に、画素１や、画素１のそれぞれの構成要素に付与した符号に、１３個の画素１が並べられた順番を示す１〜１３の「数字」を、「−」続いて付与することによって、１３個の画素１や画素１のそれぞれを構成する光電変換回路ＰＤ、メモリ回路Ｍ、および接続電極ＢＭＰのそれぞれを区別する。
【０１１７】
図８に示した接続関係の一例では、図７に示した断面構造の一例と同様に、光電変換回路ＰＤ−１が、接続電極ＢＭＰ−１を介してメモリ回路Ｍ−１に接続されている。これにより、光電変換回路ＰＤ−１が出力した電気信号が、メモリ回路Ｍ−１に保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤ−１を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路Ｍ−１でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。
【０１１８】
また、図８に示した接続関係の一例では、図７に示した断面構造の一例と同様に、光電変換回路ＰＤ−２が、接続電極ＢＭＰ−４を介してメモリ回路Ｍ−２に接続されている。これにより、光電変換回路ＰＤ−２が出力した電気信号が、メモリ回路Ｍ−２に保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤ−２を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−４を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路Ｍ−２でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。
【０１１９】
同様に、図８に示した接続関係の一例では、図７に示した断面構造の一例と同様に、光電変換回路ＰＤ−３が接続電極ＢＭＰ−２を介してメモリ回路Ｍ−３に接続され、光電変換回路ＰＤ−４が接続電極ＢＭＰ−５を介してメモリ回路Ｍ−４に接続され、光電変換回路ＰＤ−５が接続電極ＢＭＰ−３を介してメモリ回路Ｍ−５に接続されている。これにより、光電変換回路ＰＤ−３が出力した電気信号がメモリ回路Ｍ−３に、光電変換回路ＰＤ−４が出力した電気信号がメモリ回路Ｍ−４に、光電変換回路ＰＤ−５が出力した電気信号がメモリ回路Ｍ−５に、それぞれ保持される。
【０１２０】
固体撮像装置２１２でも、第１の実施形態の固体撮像装置２０２と同様に、上述した５つの光電変換回路ＰＤとメモリ回路Ｍとの接続関係を１つの接続単位として周期的に繰り返す。これにより、固体撮像装置２１２でも、第１の実施形態の固体撮像装置２０２と同様に、隣接している接続電極ＢＭＰ−１〜接続電極ＢＭＰ−５のいずれか２つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１が欠陥画素となることがなくなる。なお、固体撮像装置２１２において隣接する接続電極ＢＭＰに接続不良が発生した場合に画像処理部２０３が行う欠陥画素補正の画像処理は、第１の実施形態の固体撮像装置２０２における場合と同様である。従って、固体撮像装置２１２において、画像処理部２０３が行う欠陥画素補正の画像処理の具体的な例を示した詳細な説明は省略する。
【０１２１】
なお、固体撮像装置２１２においても、光電変換回路ＰＤとメモリ回路Ｍとの接続関係は、上述した接続関係に限定されるものではなく、第１の実施形態の固体撮像装置２０２と同様に、例えば、固体撮像装置２１２を製造する際に接続不良の発生が想定される隣接した接続電極ＢＭＰの数に基づいて、適宜、異なる接続関係にしてもよい。また、複数の接続関係を適用してもよい。
【０１２２】
また、固体撮像装置２１２においても、接続単位は、１種類に限定されるもではなく、第１の実施形態の固体撮像装置２０２と同様に、複数の接続単位であってもよい。図８に示した接続関係の一例では、画素１−６〜画素１−１２の７つの画素１による接続単位を、画素１−１〜画素１−５の５つの画素１による接続単位と異なる接続単位として固体撮像装置２１２に適用した場合の一例を示している。より具体的には、図８に示した接続関係の一例では、接続電極ＢＭＰ−６を介して光電変換回路ＰＤ−６とメモリ回路Ｍ−６とを、接続電極ＢＭＰ−１０を介して光電変換回路ＰＤ−７とメモリ回路Ｍ−７とを、接続電極ＢＭＰ−７を介して光電変換回路ＰＤ−８とメモリ回路Ｍ−８とを、接続電極ＢＭＰ−１１を介して光電変換回路ＰＤ−９とメモリ回路Ｍ−９とを、接続電極ＢＭＰ−８を介して光電変換回路ＰＤ−１０とメモリ回路Ｍ−１０とを、接続電極ＢＭＰ−１２を介して光電変換回路ＰＤ−１１とメモリ回路Ｍ−１１とを、接続電極ＢＭＰ−９を介して光電変換回路ＰＤ−１２とメモリ回路Ｍ−１２とを、それぞれ接続する接続単位を適用している。これにより、光電変換回路ＰＤ−６が出力した電気信号がメモリ回路Ｍ−６に、光電変換回路ＰＤ−７が出力した電気信号がメモリ回路Ｍ−７に、光電変換回路ＰＤ−８が出力した電気信号がメモリ回路Ｍ−８に、光電変換回路ＰＤ−９が出力した電気信号がメモリ回路Ｍ−９に、光電変換回路ＰＤ−１０が出力した電気信号がメモリ回路Ｍ−１０に、光電変換回路ＰＤ−１１が出力した電気信号がメモリ回路Ｍ−１１に、光電変換回路ＰＤ−１２が出力した電気信号がメモリ回路Ｍ−１２に、それぞれ保持される。このように、固体撮像装置２１２でも、第１の実施形態の固体撮像装置２０２と同様に、上述したような複数の接続単位を周期的に繰り返すようにしてもよい。
【０１２３】
図８に示した画素１−６〜画素１−１２の７つの画素１による接続単位を固体撮像装置２１２に適用した場合、固体撮像装置２１２では、第１の実施形態の固体撮像装置２０２と同様に、隣接している接続電極ＢＭＰ−６〜接続電極ＢＭＰ−１２のいずれか３つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１が欠陥画素となることがなくなる。これにより、第１の実施形態の固体撮像装置２０２と同様に、画像処理部２０３では、周辺に位置する画素１の画像信号を用いた欠陥画素補正の画像処理によって、欠陥画素である画素１の画像信号を生成（補間）することができる。
【０１２４】
なお、固体撮像装置２１２では、第１の実施形態の固体撮像装置２０２と異なり、図６に示したように、それぞれのメモリ回路Ｍに保持される光電変換回路ＰＤが出力した電気信号が、第１の半導体基板２０において光電変換回路ＰＤが並んでいる順番となる。このため、固体撮像装置２１２が搭載された撮像装置２００では、画像処理部２０３が、固体撮像装置２１２から出力された画像信号に対して並べ替えの画像処理を行わなくてもよい。
【０１２５】
上述したように、第２の実施形態の固体撮像装置２１２でも、第１の実施形態の固体撮像装置２０２と同様に、光電変換回路ＰＤが形成される第１の半導体基板２０において、隣接する光電変換回路ＰＤ同士が、隣接していない離れた位置の接続電極１０００（接続電極ＢＭＰ）によってメモリ回路Ｍに接続するように、それぞれの光電変換回路ＰＤに対応する接続電極１０００の位置を変更する。これにより、第２の実施形態の固体撮像装置２１２でも、第１の実施形態の固体撮像装置２０２と同様に、仮に、隣接している複数の接続電極１０００に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している複数の接続電極１０００の接続不良を要因とした画素１の欠陥が分散され、連続した複数の画素１が欠陥画素となる割合を抑えることができる。このことにより、第２の実施形態の固体撮像装置２１２が搭載された撮像装置２００でも、第１の実施形態の固体撮像装置２０２が搭載された撮像装置２００と同様に、欠陥画素の補正精度の低下を抑え、撮影した画像の画質の低下を抑えることができる。例えば、第２の実施形態の固体撮像装置２１２でも、第１の実施形態の固体撮像装置２０２と同様に、仮に、隣接している２つの接続電極１０００に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１は欠陥画素とはならない。これにより、第２の実施形態の固体撮像装置２１２が搭載された撮像装置２００において、第１の実施形態の固体撮像装置２０２が搭載された撮像装置２００と同様に、欠陥画素の補正精度を低下させずに欠陥画素である画素１の画像信号を生成（補間）することができ、画質の低下を抑えた画像を撮影することができる。
【０１２６】
また、第２の実施形態の固体撮像装置２１２では、メモリ回路Ｍが形成される第２の半導体基板２１において、離れた位置の接続電極１０００（接続電極ＢＭＰ）に接続された隣接する光電変換回路ＰＤを、隣接するメモリ回路Ｍに接続するように、それぞれのメモリ回路Ｍに対応する接続電極１０００の位置を変更する（元に戻す）。これにより、第２の実施形態の固体撮像装置２１２では、メモリ回路Ｍが形成される第２の半導体基板２１において保持される光電変換回路ＰＤが出力した電気信号が、第１の半導体基板２０において光電変換回路ＰＤが並んでいる順番となる。これにより、第２の実施形態の固体撮像装置２１２が搭載された撮像装置２００では、画像信号に対して並べ替えの画像処理を行わなくてもよい。
【０１２７】
なお、一般的な固体撮像装置では、カラーの画像を撮像するため、固体撮像装置に光が入射する面に、光の波長（色）に応じたカラーフィルタ（色フィルタ）を貼付（形成）することもある。
【０１２８】
（第３の実施形態）
次に、カラーフィルタが貼付された第３の実施形態の固体撮像装置２０２について説明する。以下の説明においては、第３の実施形態の固体撮像装置２０２を、「固体撮像装置２２２」という。なお、固体撮像装置２２２における第１の半導体基板２０と第２の半導体基板２１との接続は、第１の半導体基板２０における光Ｌが入射する側の主面において、それぞれの光電変換回路ＰＤを構成する光電変換素子１０１が形成された位置に、カラーフィルタが貼付されている以外は、図５や図７に示した断面構造の一例と同様である。従って、固体撮像装置２２２における断面構造に関する詳細な説明は省略する。そして、固体撮像装置２２２における光電変換回路ＰＤとメモリ回路Ｍとの接続関係について説明する。なお、以下の説明においては、図５に示した第１の実施形態の固体撮像装置２０２に、カラーフィルタが貼付されている場合について説明する。
【０１２９】
固体撮像装置２２２も、上述したように、画素アレイ部２内に、２次元の行列状に複数の画素１が配置され、それぞれの画素１にはカラーフィルタが貼付されている。一般的な固体撮像装置において、画素に貼付されるカラーフィルタには、例えば、赤色（Ｒ）の波長帯域の光を透過するカラーフィルタ（以下、「Ｒフィルタ」という）と、緑色（Ｇ）の波長帯域の光を透過するカラーフィルタ（以下、「Ｇフィルタ」という）と、青色（Ｂ）の波長帯域の光を透過するカラーフィルタ（以下、「Ｂフィルタ」という）とがある。そして、一般的な固体撮像装置において、それぞれの波長帯域の光を透過するカラーフィルタは、例えば、ＲＧＢベイヤー配列に貼付される。以下の説明においては、固体撮像装置２２２において、Ｒフィルタが貼付された画素１と、Ｇフィルタが貼付された画素１と、Ｂフィルタが貼付された画素１とのそれぞれを区別するため、それぞれの画素１に付与した符号に、Ｒフィルタを表す「Ｒ」、Ｇフィルタを表す「Ｇ」、またはＢフィルタを表す「Ｂ」を付与して表す。より具体的には、Ｒフィルタが貼付された画素１を「画素１Ｒ」と表し、Ｇフィルタが貼付された画素１を「画素１Ｇ」と表し、Ｂフィルタが貼付された画素１を「画素１Ｂ」と表す。
【０１３０】
カラーフィルタが貼付された固体撮像装置では、欠陥画素補正の画像処理を行う際に用いる画像信号が、同じ色のカラーフィルタが貼付された画素の画像信号となる。従って、固体撮像装置２２２でも、欠陥画素補正の画像処理を行う際に用いる画像信号は、同じ色のカラーフィルタが貼付された画素１の画像信号である。一般的な固体撮像装置では、ＲＧＢベイヤー配列のカラーフィルタが貼付されている場合、３つの画素が連続して欠陥画素になると、同じ色のカラーフィルタが貼付された画素が連続した欠陥画素となる。このため、固体撮像装置２２２では、同じ行または同じ列に配置され、異なる色のカラーフィルタが貼付された隣接する複数の画素１を１つの組（以下、「画素セット」という）とする。なお、固体撮像装置２２２においても、１つの画素１は、光電変換回路ＰＤとメモリ回路Ｍとによって構成される。そして、画素１は、必ずしも第１の半導体基板２０と第２の半導体基板２１における対向する位置に形成されているとは限らない。従って、画素セットは、同じ行または同じ列に配置され、異なる色のカラーフィルタが貼付された隣接する複数の光電変換回路ＰＤの組である。
【０１３１】
なお、画素セットは、行方向に隣接する複数の画素１および列方向に隣接する複数の画素１と、斜め方向に隣接する複数の画素１との組を、１つの画素セットとしてもよい。例えば、ＲＧＢベイヤー配列において、ある画素１Ｇの行方向に隣接する画素１Ｒおよび列方向に隣接する画素１Ｂと、斜め方向に隣接する他の画素１Ｇとの４つの画素１、いわゆる、２画素×２画素の４つの画素１の組を、１つの画素セットとしてもよい。
【０１３２】
そして、固体撮像装置２２２では、画素セットを、第１の実施形態や第２の実施形態において接続関係を説明した画素１と考え、画素セットの単位（複数の画素１を組とした単位）で、光電変換回路ＰＤとメモリ回路Ｍとの接続を変更する。すなわち、固体撮像装置２２２では、隣接する画素セット同士が、隣接する接続電極ＢＭＰによって、画素セットに含まれるそれぞれの画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとが接続することがないように、それぞれの光電変換回路ＰＤに対応する接続電極ＢＭＰの位置を変更する。また、固体撮像装置２２２における接続単位も、画素セットごとに分けられる。
【０１３３】
図９は、本発明の第３の実施形態の固体撮像装置２０２（固体撮像装置２２２）において第１の半導体基板２０に形成された光電変換回路ＰＤと第２の半導体基板２１に形成されたメモリ回路Ｍとの接続関係の一例を示した図である。図９にも、図６に示した第１の実施形態の固体撮像装置２０２における接続関係の一例と同様に、固体撮像装置２２２において、光電変換回路ＰＤが、いずれの接続電極ＢＭＰを介してメモリ回路Ｍに接続されるのかを示している。また、図９にも、図６に示した第１の実施形態の固体撮像装置２０２における接続関係の一例と同様に、固体撮像装置２２２において、メモリ回路Ｍが、いずれの光電変換回路ＰＤから出力された電気信号を保持するのかを示している。
【０１３４】
以下の説明においては、説明を容易にするため、ＲＧＢベイヤー配列のカラーフィルタが貼付された画素アレイ部２において、異なる色のカラーフィルタが貼付された隣接する２つの画素１を１つの画素セットとした場合の接続関係を説明する。より具体的には、固体撮像装置２２２において、同じ行に配置された画素１Ｇと画素１Ｒとの２つの画素１を１つの画素セットとし、１２個の画素１Ｇと１２個の画素１Ｒとの２４個の画素１、つまり、同じ行に配置された１２個の画素セットに着目して、光電変換回路ＰＤとメモリ回路Ｍとの接続関係を説明する。なお、固体撮像装置２２２においても、画素アレイ部２において同じ列に配置された複数の画素セットに含まれる画素１における光電変換回路ＰＤとメモリ回路Ｍとの接続関係は、以下の説明と同様に考えることができる。
【０１３５】
以下の説明においては、１２個の画素セットのそれぞれを区別する場合には、１２個の画素セットが並べられた順番を示す１〜１２の「数字」を、「−」続いて付与して表す。より具体的には、図９において一番上側の画素セットを「画素セット−１」と表し、図９において上側から２番目の画素セットを「画素セット−２」と表す。また、同じ画素セットに含まれる画素１や、同じ画素セットに含まれる画素１のそれぞれの構成要素に付与した符号に、１２個の画素セットが並べられた順番を示す１〜１２の「数字」を、「−」続いて付与することによって、１２個の画素セットに含まれる画素１や画素１のそれぞれを構成する光電変換回路ＰＤ、メモリ回路Ｍ、および接続電極ＢＭＰのそれぞれを区別する。より具体的には、図９において一番上側の画素セットに含まれる画素１Ｇを「画素１Ｇ−１」と表し、画素１Ｒを「画素１Ｒ−１」と表す。そして、画素１Ｇ−１を構成する光電変換回路ＰＤを「光電変換回路ＰＤＧ−１」、メモリ回路Ｍを「メモリ回路ＭＧ−１」と表し、画素１Ｒ−１を構成する光電変換回路ＰＤを「光電変換回路ＰＤＲ−１」、メモリ回路Ｍを「メモリ回路ＭＲ−１」と表す。また、図９において上側から２番目の画素セットに含まれる画素１Ｇを「画素１Ｇ−２」と表し、画素１Ｒを「画素１Ｒ−２」と表す。そして、画素１Ｇ−２を構成する光電変換回路ＰＤを「光電変換回路ＰＤＧ−２」、メモリ回路Ｍを「メモリ回路ＭＧ−２」と表し、画素１Ｒ−２を構成する光電変換回路ＰＤを「光電変換回路ＰＤＲ−２」、メモリ回路Ｍを「メモリ回路ＭＲ−２」と表す。なお、接続電極ＢＭＰに関しては、２４個の接続電極ＢＭＰが並べられた順番を示す１〜２４の「数字」を、「−」続いて付与することによって、２４個の接続電極ＢＭＰのそれぞれを区別する。つまり、接続電極ＢＭＰを、「接続電極ＢＭＰ−１」〜「接続電極ＢＭＰ−２４」として表す。
【０１３６】
図９に示した接続関係の一例では、画素セット−１に含まれる画素１Ｇ−１を構成する光電変換回路ＰＤＧ−１が、接続電極ＢＭＰ−１を介してメモリ回路ＭＧ−１に接続され、画素セット−１に含まれる画素１Ｒ−１を構成する光電変換回路ＰＤＲ−１が、接続電極ＢＭＰ−２を介してメモリ回路ＭＲ−１に接続されている。これにより、光電変換回路ＰＤＧ−１が出力した電気信号がメモリ回路ＭＧ−１に保持され、光電変換回路ＰＤＲ−１が出力した電気信号がメモリ回路ＭＲ−１に保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤＧ−１を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＧ−１でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤＲ−１を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−２を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＲ−１でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。
【０１３７】
また、図９に示した接続関係の一例では、画素セット−２に含まれる画素１Ｇ−２を構成する光電変換回路ＰＤＧ−２が、接続電極ＢＭＰ−７を介してメモリ回路ＭＧ−４に接続され、画素セット−２に含まれる画素１Ｒ−２を構成する光電変換回路ＰＤＲ−２が、接続電極ＢＭＰ−８を介してメモリ回路ＭＲ−４に接続されている。これにより、光電変換回路ＰＤＧ−２が出力した電気信号がメモリ回路ＭＧ−４に保持され、光電変換回路ＰＤＲ−２が出力した電気信号がメモリ回路ＭＲ−４に保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤＧ−２を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−７を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＧ−４でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤＲ−２を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−８を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＲ−４でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。
【０１３８】
同様に、図９に示した接続関係の一例では、画素セット−３に含まれる画素１Ｇ−３を構成する光電変換回路ＰＤＧ−３が接続電極ＢＭＰ−３を介してメモリ回路ＭＧ−２に接続され、画素セット−３に含まれる画素１Ｒ−３を構成する光電変換回路ＰＤＲ−３が接続電極ＢＭＰ−４を介してメモリ回路ＭＲ−２に接続されている。これにより、光電変換回路ＰＤＧ−３が出力した電気信号がメモリ回路ＭＧ−２に、光電変換回路ＰＤＲ−３が出力した電気信号がメモリ回路ＭＲ−２に、それぞれ保持される。同様に、図９に示した接続関係の一例では、画素セット−４に含まれる画素１Ｇ−４を構成する光電変換回路ＰＤＧ−４が接続電極ＢＭＰ−９を介してメモリ回路ＭＧ−５に接続され、画素セット−４に含まれる画素１Ｒ−４を構成する光電変換回路ＰＤＲ−４が接続電極ＢＭＰ−１０を介してメモリ回路ＭＲ−５に接続されている。これにより、光電変換回路ＰＤＧ−４が出力した電気信号がメモリ回路ＭＧ−５に、光電変換回路ＰＤＲ−４が出力した電気信号がメモリ回路ＭＲ−５に、それぞれ保持される。同様に、図９に示した接続関係の一例では、画素セット−５に含まれる画素１Ｇ−５を構成する光電変換回路ＰＤＧ−５が接続電極ＢＭＰ−５を介してメモリ回路ＭＧ−３に接続され、画素セット−５に含まれる画素１Ｒ−５を構成する光電変換回路ＰＤＲ−５が接続電極ＢＭＰ−６を介してメモリ回路ＭＲ−３に接続されている。これにより、光電変換回路ＰＤＧ−５が出力した電気信号がメモリ回路ＭＧ−３に、光電変換回路ＰＤＲ−５が出力した電気信号がメモリ回路ＭＲ−３に、それぞれ保持される。
【０１３９】
固体撮像装置２２２でも、第１の実施形態の固体撮像装置２０２と同様に、上述した５つの画素セットに含まれるそれぞれの画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとの接続関係を１つの接続単位として周期的に繰り返す。これにより、固体撮像装置２２２では、一般的な固体撮像装置における連続した欠陥画素の要因となる、隣接している接続電極ＢＭＰ−１〜接続電極ＢＭＰ−１０のいずれか３つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素セットに含まれる同じ色のカラーフィルタが貼付された２つの画素１が欠陥画素となることがなくなる。例えば、隣接する接続電極ＢＭＰ−４〜接続電極ＢＭＰ−６の３つの接続電極ＢＭＰに接続不良が発生した場合、画素１Ｒ−３と、画素１Ｇ−５と、画素１Ｒ−５との３つ画素１が、欠陥画素となる。しかし、この場合、画素１Ｒ−３が欠陥画素である場合に欠陥画素補正の画像処理に用いる、周辺に位置する画素１Ｒ−２および画素１Ｒ−４は欠陥画素ではない。このため、固体撮像装置２２２から画素１Ｒ−３が欠陥である画像信号が出力された画像処理部２０３では、画素１Ｒ−２の画像信号と画素１Ｒ−４の画像信号とを用いて、画素１Ｒ−３の画像信号を生成（補間）することができる。同様に、画素１Ｇ−５が欠陥画素である場合に欠陥画素補正の画像処理に用いる画素１Ｇ−４および画素１Ｇ−６や、画素１Ｒ−５が欠陥画素である場合に欠陥画素補正の画像処理に用いる画素１Ｒ−４および画素１Ｒ−６も欠陥画素ではない。このため、固体撮像装置２２２から画素１Ｇ−５および画素１Ｒ−５が欠陥である画像信号が出力された画像処理部２０３では、画素１Ｇ−４の画像信号と画素１Ｇ−６の画像信号とを用いて画素１Ｇ−５の画像信号を生成（補間）し、画素１Ｒ−４の画像信号と画素１Ｒ−６の画像信号とを用いて画素１Ｒ−５の画像信号を生成（補間）することができる。
【０１４０】
なお、固体撮像装置２２２においても、光電変換回路ＰＤとメモリ回路Ｍとの接続関係は、上述した接続関係に限定されるものではなく、第１の実施形態の固体撮像装置２０２と同様に、例えば、固体撮像装置２２２を製造する際に接続不良の発生が想定される隣接した接続電極ＢＭＰの数に基づいて、適宜、異なる接続関係にしてもよい。また、複数の接続関係を適用してもよい。この場合も、固体撮像装置２２２では、画素セットの単位で、光電変換回路ＰＤとメモリ回路Ｍとの接続関係を変更する。
【０１４１】
また、固体撮像装置２２２においても、適用する接続単位は、１種類に限定されるもではなく、第１の実施形態の固体撮像装置２０２と同様に、複数の接続単位であってもよい。図９に示した接続関係の一例では、画素セット−６〜画素セット−１２の７つの画素セットによる接続単位を、画素セット−１〜画素セット−５の５つの画素セットによる接続単位と異なる接続単位として固体撮像装置２２２に適用した場合の一例を示している。より具体的には、図９に示した接続関係の一例では、画素セット−６に含まれる画素１Ｇ−６を構成する光電変換回路ＰＤＧ−６とメモリ回路ＭＧ−６とを接続電極ＢＭＰ−１１を介して接続し、画素１Ｒ−６を構成する光電変換回路ＰＤＲ−６とメモリ回路ＭＲ−６とを接続電極ＢＭＰ−１２を介して接続している。また、図９に示した接続関係の一例では、画素セット−７に含まれる画素１Ｇ−７を構成する光電変換回路ＰＤＧ−７とメモリ回路ＭＧ−１０とを接続電極ＢＭＰ−１９を介して接続し、画素１Ｒ−７を構成する光電変換回路ＰＤＲ−７とメモリ回路ＭＲ−１０とを接続電極ＢＭＰ−２０を介して接続している。また、図９に示した接続関係の一例では、画素セット−８に含まれる画素１Ｇ−８を構成する光電変換回路ＰＤＧ−８とメモリ回路ＭＧ−７とを接続電極ＢＭＰ−１３を介して接続し、画素１Ｒ−８を構成する光電変換回路ＰＤＲ−８とメモリ回路ＭＲ−７とを接続電極ＢＭＰ−１４を介して接続している。また、図９に示した接続関係の一例では、画素セット−９に含まれる画素１Ｇ−９を構成する光電変換回路ＰＤＧ−９とメモリ回路ＭＧ−１１とを接続電極ＢＭＰ−２１を介して接続し、画素１Ｒ−９を構成する光電変換回路ＰＤＲ−９とメモリ回路ＭＲ−１１とを接続電極ＢＭＰ−２２を介して接続している。また、図９に示した接続関係の一例では、画素セット−１０に含まれる画素１Ｇ−１０を構成する光電変換回路ＰＤＧ−１０とメモリ回路ＭＧ−８とを接続電極ＢＭＰ−１５を介して接続し、画素１Ｒ−１０を構成する光電変換回路ＰＤＲ−１０とメモリ回路ＭＲ−８とを接続電極ＢＭＰ−１６を介して接続している。また、図９に示した接続関係の一例では、画素セット−１１に含まれる画素１Ｇ−１１を構成する光電変換回路ＰＤＧ−１１とメモリ回路ＭＧ−１２とを接続電極ＢＭＰ−２３を介して接続し、画素１Ｒ−１１を構成する光電変換回路ＰＤＲ−１１とメモリ回路ＭＲ−１２とを接続電極ＢＭＰ−２４を介して接続している。また、図９に示した接続関係の一例では、画素セット−１２に含まれる画素１Ｇ−１２を構成する光電変換回路ＰＤＧ−１２とメモリ回路ＭＧ−９とを接続電極ＢＭＰ−１７を介して接続し、画素１Ｒ−１２を構成する光電変換回路ＰＤＲ−１２とメモリ回路ＭＲ−９とを接続電極ＢＭＰ−１８を介して接続している。図９に示した接続関係の一例では、このようにそれぞれの光電変換回路ＰＤとメモリ回路Ｍとを接続する接続単位を、固体撮像装置２２２に適用している。これにより、それぞれの光電変換回路ＰＤが出力した電気信号が、接続されたメモリ回路Ｍに、それぞれ保持される。このように、固体撮像装置２２２でも、第１の実施形態の固体撮像装置２０２と同様に、上述したような複数の接続単位を周期的に繰り返すようにしてもよい。
【０１４２】
図９に示した画素セット−６〜画素セット−１２の７つの画素セットによる接続単位を固体撮像装置２２２に適用した場合、固体撮像装置２２２では、隣接している接続電極ＢＭＰ−１１〜接続電極ＢＭＰ−２４のいずれか５つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１が欠陥画素となることがなくなる。これにより、画像処理部２０３では、周辺に位置する画素１の画像信号を用いた欠陥画素補正の画像処理によって、欠陥画素である画素１の画像信号を生成（補間）することができる。
【０１４３】
なお、固体撮像装置２２２でも、図９に示したように、それぞれのメモリ回路Ｍに保持される光電変換回路ＰＤが出力した電気信号が、第１の実施形態の固体撮像装置２０２と同様に、第１の半導体基板２０において光電変換回路ＰＤが並んでいる順番とはならない。このため、固体撮像装置２２２が搭載された撮像装置２００では、第１の実施形態の固体撮像装置２０２が搭載された撮像装置２００と同様に、画像処理部２０３が、固体撮像装置２２２から出力された画像信号を、固体撮像装置２２２の画素アレイ部２に配置された画素１の順番となるように、並べ替えの画像処理を行う。なお、固体撮像装置２２２においても、第１の実施形態の固体撮像装置２０２と同様に、画像処理部２０３が行う並べ替えの画像処理と同様の機能を備えてもよい。これにより、画像処理部２０３に入力される画像信号が、固体撮像装置２２２の画素アレイ部２に配置された画素１の順番となり、固体撮像装置２２２が搭載された撮像装置２００において、画像処理部２０３が、並べ替えの画像処理を行わなくてもよい。
【０１４４】
また、固体撮像装置２２２において、第２の半導体基板２１の第２の配線層２１０２に形成する金属配線２１０３の配線を、第２の実施形態の固体撮像装置２１２と同様の考え方に基づいて形成してもよい。この場合には、固体撮像装置２２２が搭載された撮像装置２００において、第２の実施形態の固体撮像装置２１２が搭載された撮像装置２００と同様に、画像処理部２０３が、固体撮像装置２２２から出力された画像信号に対して並べ替えの画像処理を行わなくてもよくなる。
【０１４５】
なお、ＲＧＢベイヤー配列のカラーフィルタが貼付された固体撮像装置では、隣接する行に配置された画素１に貼付されるカラーフィルタの組み合わせが異なる。より具体的には、ＲＧＢベイヤー配列のカラーフィルタが貼付された固体撮像装置では、ある行に配置された画素１が、画素１Ｇおよび画素１Ｒであった場合、隣接する行に配置される画素１は、画素１Ｂおよび画素１Ｇとなる。この場合、固体撮像装置２２２では、１つの画素セットを、行方向に隣接する２画素と、列方向に隣接する２画素との４画素（２画素×２画素の４つの画素１）とし、この画素セットの単位で、光電変換回路ＰＤとメモリ回路Ｍとの接続関係を変更する。
【０１４６】
図１０は、本発明の第３の実施形態の固体撮像装置２０２において第１の半導体基板２０に形成された光電変換回路ＰＤと第２の半導体基板２１に形成されたメモリ回路Ｍとの接続関係の別の一例を示した図である。以下の説明においては、２画素×２画素の４つの画素１を画素セットとした第３の実施形態の固体撮像装置２０２（固体撮像装置２２２）を、「固体撮像装置２３２」という。図１０にも、図９に示した固体撮像装置２２２における接続関係の一例と同様に、固体撮像装置２３２において、光電変換回路ＰＤがいずれの接続電極ＢＭＰを介してメモリ回路Ｍに接続されるのか、およびメモリ回路Ｍがいずれの光電変換回路ＰＤから出力された電気信号を保持するのかを示している。
【０１４７】
以下の説明においては、説明を容易にするため、ＲＧＢベイヤー配列のカラーフィルタが貼付された画素アレイ部２において、異なる色のカラーフィルタが貼付された隣接する２つの行に配置された２画素×２画素の４つの画素１を１つの画素セットとした場合の接続関係を説明する。より具体的には、固体撮像装置２３２において、画素１Ｇと画素１Ｒとの２つの画素１が配置された行における２つの画素１と、画素１Ｂと画素１Ｇとの２つの画素１が配置された行における２つの画素１との４つの画素１を１つの画素セットとする。そして、固体撮像装置２３２において、１２個の画素１Ｇと、６個の画素１Ｒと、６個の画素１Ｂとの２４個の画素１、つまり、２行に跨がった６個の画素セットに着目して、光電変換回路ＰＤとメモリ回路Ｍとの接続関係を説明する。なお、固体撮像装置２３２においても、画素アレイ部２において２列に跨がった複数の画素セットに含まれる画素１における光電変換回路ＰＤとメモリ回路Ｍとの接続関係は、以下の説明と同様に考えることができる。
【０１４８】
以下の説明においては、固体撮像装置２３２において、画素１Ｇと画素１Ｒとの２つの画素１が配置された行における画素１Ｇを「画素１Ｇｒ」と表し、画素１Ｂと画素１Ｇとの２つの画素１が配置された行における画素１Ｇを「画素１Ｇｂ」と表す。そして、以下の説明においても、図９に示した接続関係の一例と同様に、６個の画素セットが並べられた順番を示す１〜６の「数字」を、「−」続いて付与することによって、６個の画素セットや、同じ画素セットに含まれる画素１および画素１のそれぞれを構成する光電変換回路ＰＤ、メモリ回路Ｍ、および接続電極ＢＭＰのそれぞれを区別する。なお、接続電極ＢＭＰに関しては、２４個の接続電極ＢＭＰが２行に跨がって並べられているため、並べられた行を示す１または２の「数字」を「−」続いて付与し、さらに、並べられた順番を示す１〜１２の「数字」を「−」続いて付与することによって、２４個の接続電極ＢＭＰのそれぞれが並べられた行と、並べられた順番とを区別する。より具体的には、画素１Ｇと画素１Ｒとの２つの画素１が配置された行を１行目とし、接続電極ＢＭＰが並べられた順番に、「接続電極ＢＭＰ−１−１」〜「接続電極ＢＭＰ−１−１２」と表し、画素１Ｂと画素１Ｇとの２つの画素１が配置された行を２行目とし、接続電極ＢＭＰが並べられた順番に、「接続電極ＢＭＰ−２−１」〜「接続電極ＢＭＰ−２−１２」と表す。
【０１４９】
図１０に示した接続関係の一例では、画素セット−１に含まれる画素１Ｇｒ−１を構成する光電変換回路ＰＤＧｒ−１が接続電極ＢＭＰ−１−１を介してメモリ回路ＭＧｒ−１に接続され、画素１Ｒ−１を構成する光電変換回路ＰＤＲ−１が接続電極ＢＭＰ−１−２を介してメモリ回路ＭＲ−１に接続され、画素１Ｂ−１を構成する光電変換回路ＰＤＢ−１が接続電極ＢＭＰ−２−１を介してメモリ回路ＭＢ−１に接続され、画素１Ｇｂ−１を構成する光電変換回路ＰＤＧｂ−１が接続電極ＢＭＰ−２−２を介してメモリ回路ＭＧｂ−１に接続されている。これにより、光電変換回路ＰＤＧｒ−１が出力した電気信号がメモリ回路ＭＧｒ−１に、光電変換回路ＰＤＲ−１が出力した電気信号がメモリ回路ＭＲ−１に、光電変換回路ＰＤＢ−１が出力した電気信号がメモリ回路ＭＢ−１に、光電変換回路ＰＤＧｂ−１が出力した電気信号がメモリ回路ＭＧｂ−１に、それぞれ保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤＧｒ−１を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１−１を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＧｒ−１でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤＲ−１を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１−２を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＲ−１でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤＢ−１を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−２−１を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＢ−１でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤＧｂ−１を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−２−２を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＧｂ−１でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。
【０１５０】
また、図１０に示した接続関係の一例では、画素セット−２に含まれる画素１Ｇｒ−２を構成する光電変換回路ＰＤＧｒ−２が接続電極ＢＭＰ−１−７を介してメモリ回路ＭＧｒ−４に接続され、画素１Ｒ−２を構成する光電変換回路ＰＤＲ−２が接続電極ＢＭＰ−１−８を介してメモリ回路ＭＲ−４に接続され、画素１Ｂ−２を構成する光電変換回路ＰＤＢ−２が接続電極ＢＭＰ−２−７を介してメモリ回路ＭＢ−４に接続され、画素１Ｇｂ−２を構成する光電変換回路ＰＤＧｂ−２が接続電極ＢＭＰ−２−８を介してメモリ回路ＭＧｂ−４に接続されている。これにより、光電変換回路ＰＤＧｒ−２が出力した電気信号がメモリ回路ＭＧｒ−４に、光電変換回路ＰＤＲ−２が出力した電気信号がメモリ回路ＭＲ−４に、光電変換回路ＰＤＢ−２が出力した電気信号がメモリ回路ＭＢ−４に、光電変換回路ＰＤＧｂ−２が出力した電気信号がメモリ回路ＭＧｂ−４に、それぞれ保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤＧｒ−２を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１−７を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＧｒ−４でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤＲ−２を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１−８を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＲ−４でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤＢ−２を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−２−７を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＢ−４でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤＧｂ−２を構成する光電変換素子１０１が入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−２−８を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路ＭＧｂ−４でノイズ成分が除去された後、アナログメモリ１１０に保持・蓄積される。
【０１５１】
同様に、図１０に示した接続関係の一例では、画素セット−３に含まれる画素１Ｇｒ−３を構成する光電変換回路ＰＤＧｒ−３が接続電極ＢＭＰ−１−３を介してメモリ回路ＭＧｒ−２に接続され、画素１Ｒ−３を構成する光電変換回路ＰＤＲ−３が接続電極ＢＭＰ−１−４を介してメモリ回路ＭＲ−２に接続され、画素１Ｂ−３を構成する光電変換回路ＰＤＢ−３が接続電極ＢＭＰ−２−３を介してメモリ回路ＭＲ−２に接続され、画素１Ｇｂ−３を構成する光電変換回路ＰＤＧｂ−３が接続電極ＢＭＰ−２−４を介してメモリ回路ＭＧｂ−２に接続されている。また、図１０に示した接続関係の一例では、画素セット−４に含まれる画素１Ｇｒ−４を構成する光電変換回路ＰＤＧｒ−４が接続電極ＢＭＰ−１−９を介してメモリ回路ＭＧｒ−５に接続され、画素１Ｒ−４を構成する光電変換回路ＰＤＲ−４が接続電極ＢＭＰ−１−１０を介してメモリ回路ＭＲ−５に接続され、画素１Ｂ−４を構成する光電変換回路ＰＤＢ−４が接続電極ＢＭＰ−２−９を介してメモリ回路ＭＲ−５に接続され、画素１Ｇｂ−４を構成する光電変換回路ＰＤＧｂ−４が接続電極ＢＭＰ−２−１０を介してメモリ回路ＭＧｂ−５に接続されている。また、図１０に示した接続関係の一例では、画素セット−５に含まれる画素１Ｇｒ−５を構成する光電変換回路ＰＤＧｒ−５が接続電極ＢＭＰ−１−５を介してメモリ回路ＭＧｒ−３に接続され、画素１Ｒ−５を構成する光電変換回路ＰＤＲ−５が接続電極ＢＭＰ−１−６を介してメモリ回路ＭＲ−３に接続され、画素１Ｂ−５を構成する光電変換回路ＰＤＢ−５が接続電極ＢＭＰ−２−５を介してメモリ回路ＭＲ−３に接続され、画素１Ｇｂ−５を構成する光電変換回路ＰＤＧｂ−５が接続電極ＢＭＰ−２−６を介してメモリ回路ＭＧｂ−３に接続されている。これにより、それぞれの光電変換回路ＰＤが出力した電気信号が、接続されたメモリ回路Ｍに、それぞれ保持される。
【０１５２】
このように、図１０に示した接続関係の一例でも、図９に示した接続関係の一例と同様に、上述した５つの画素セットに含まれるそれぞれの画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとの接続関係を１つの接続単位として周期的に繰り返す。これにより、図１０に示した接続関係の一例でも、図９に示した接続関係の一例と同様に、隣接しているいずれか３つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素セットに含まれる同じ色のカラーフィルタが貼付された２つの画素１が欠陥画素となることがなくなる。
【０１５３】
なお、図１０に示した接続関係の一例でも、図９に示した接続関係の一例と同様に、光電変換回路ＰＤとメモリ回路Ｍとの接続関係は、上述した接続関係に限定されるものではなく、接続単位も１種類に限定されるもではない。また、図１０に示した接続関係の一例でも、図９に示した接続関係の一例と同様に、それぞれのメモリ回路Ｍに保持される光電変換回路ＰＤが出力した電気信号が、第１の半導体基板２０において光電変換回路ＰＤが並んでいる順番とはならないが、画像処理部２０３が、並べ替えの画像処理を行うことによって、画素アレイ部２に配置された画素１の順番にすることができる。なお、図１０に示した一例のような接続関係の固体撮像装置２３２においても、画像処理部２０３が行う並べ替えの画像処理と同様の機能を備え、画像処理部２０３が、並べ替えの画像処理を行わないようにしてもよい。また、図１０に示した一例のような接続関係の固体撮像装置２３２においても、第２の半導体基板２１の第２の配線層２１０２に形成する金属配線２１０３の配線によって、画像処理部２０３が、並べ替えの画像処理を行わないようにしてもよい。
【０１５４】
本発明の第３の実施形態によれば、画素セットは、異なる波長帯域の光（例えば、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の波長帯域の光）を電気信号に変換する光電変換素子（光電変換素子１０１：画素１）が互いに隣接する複数の光電変換回路（光電変換回路ＰＤＲ、光電変換回路ＰＤＧ、光電変換回路ＰＤＢ）を含んで構成され、同じ画素セットに含まれるそれぞれの光電変換回路は、互いに隣接する接続電極（接続電極１０００＝接続電極ＢＭＰ）によって、対応するそれぞれの信号処理回路（例えば、アナログメモリや、複数のトランジスタ、容量などを含んで構成されるメモリ回路Ｍ）に接続される、固体撮像装置（固体撮像装置２３２）が構成される。
【０１５５】
上述したように、カラーフィルタが貼付された第３の実施形態の固体撮像装置２２２（固体撮像装置２３２）では、隣接する画素セット同士が、隣接していない離れた位置の接続電極１０００（接続電極ＢＭＰ）によって、画素セットに含まれるそれぞれの画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとが接続するように、画素セットの単位（複数の画素１を組とした単位）で、それぞれの光電変換回路ＰＤとメモリ回路Ｍとを接続する接続電極１０００の位置を変更する。これにより、第３の実施形態の固体撮像装置２０２（固体撮像装置２３２）では、仮に、隣接している複数の接続電極１０００に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素セットに含まれる同じ色のカラーフィルタが貼付された２つの画素１は、欠陥画素となることがなくなる。つまり、カラーフィルタが貼付された第３の実施形態の固体撮像装置２０２（固体撮像装置２３２）でも、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２と同様に、隣接している接続電極１０００の接続不良を要因とした同じ色のカラーフィルタが貼付された画素１の欠陥が分散され、連続した欠陥画素となる割合を抑えることができる。このことにより、第３の実施形態の固体撮像装置２２２（固体撮像装置２３２）が搭載された撮像装置２００でも、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２が搭載された撮像装置２００と同様に、欠陥画素の補正精度の低下を抑え、撮影した画像の画質の低下を抑えることができる。例えば、第３の実施形態の固体撮像装置２３２では、仮に、隣接している３つの接続電極１０００に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１は欠陥画素とはならない。これにより、第３の実施形態の固体撮像装置２３２が搭載された撮像装置２００において、欠陥画素の補正精度を低下させずに欠陥画素である画素１の画像信号を生成（補間）することができ、画質の低下を抑えた画像を撮影することができる。
【０１５６】
なお、第３の実施形態では、カラーフィルタが貼付された固体撮像装置２３２において、異なる色のカラーフィルタが貼付された隣接する２つまたは４つの画素１を１つの画素セットとした場合について説明した。しかし、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２のように、カラーフィルタが貼付されていない固体撮像装置において、隣接する複数の画素１を画素セットとしてもよい。この場合も、第３の実施形態の固体撮像装置２３２と同様の効果を得ることができる。
【０１５７】
また、複数枚の半導体基板を積層した構造の固体撮像装置では、接続電極の短絡（ショート）や未接続（オープン）などの接続不良の発生を抑制するため、複数の画素で１つの接続電極を共有する構成も考えられる。この場合、１つの接続電極を共有する複数の画素１を、第３の実施形態における画素セットと同様に考え、第１の実施形態や第２の実施形態において説明した固体撮像装置の接続関係を適用することができる。
【０１５８】
（第４の実施形態）
次に、複数の画素で１つの接続電極を共有する構成の第４の実施形態の固体撮像装置２０２について説明する。以下の説明においては、第４の実施形態の固体撮像装置２０２を、「固体撮像装置２４２」という。図１１は、本発明の第４の実施形態の固体撮像装置２０２（固体撮像装置２４２）における画素の構成の一例を示した回路図である。図１１には、２つの画素１で１つの接続電極１０００を共有する構成の画素（以下「画素４１」という）を示している。画素４１は、画素１と同様に、２つの画素１で入射した光を電気信号に同時に変換し、垂直走査回路３からの制御に応じて順次、それぞれの画素１に入射した光の光量に応じた画素信号を、画素信号として垂直信号線９に順次出力する。
【０１５９】
上述したように、画素４１は、２つの画素１で１つの接続電極１０００を共有する構成である。従って、画素４１には、画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとを、２つずつ備えている。以下の説明においては、２つの画素１の内、１つ目の画素１を「画素１ａ」といい、２つ目の画素１を「画素１ｂ」という。また、以下の説明においては、画素１ａを構成する光電変換回路ＰＤを「光電変換回路ＰＤａ」といい、画素１ａを構成するメモリ回路Ｍを「メモリ回路Ｍａ」という。また、以下の説明においては、画素１ｂを構成する光電変換回路ＰＤを「光電変換回路ＰＤｂ」といい、画素１ｂを構成するメモリ回路Ｍを「メモリ回路Ｍｂ」という。また、以下の説明においては、画素４１を構成するそれぞれの回路要素には、１つ目の画素１ａを構成する回路要素であることを表す「ａ」、または２つ目の画素１ｂを構成する回路要素であることを表す「ｂ」を、それぞれの回路要素に付与した符号に続いて付与して表している。なお、画素４１を構成するそれぞれの回路要素において、画素１ａと画素１ｂとの両方に共通する回路要素には、「ａ」や「ｂ」を付与せずに表す。
【０１６０】
図１１において、画素４１は、光電変換素子１０１ａと、転送トランジスタ１０２ａと、光電変換素子１０１ｂと、転送トランジスタ１０２ｂと、ＦＤ１０３と、ＦＤリセットトランジスタ１０４と、第１の増幅トランジスタ１０５と、負荷トランジスタ１０６と、クランプ容量１０７と、サンプルトランジスタ１０８ａと、アナログメモリリセットトランジスタ１０９ａと、アナログメモリ１１０ａと、第２の増幅トランジスタ１１１ａと、選択トランジスタ１１２ａと、サンプルトランジスタ１０８ｂと、アナログメモリリセットトランジスタ１０９ｂと、アナログメモリ１１０ｂと、第２の増幅トランジスタ１１１ｂと、選択トランジスタ１１２ｂとを備えている。
【０１６１】
光電変換素子１０１ａの第１の端子は、接地されている。転送トランジスタ１０２ａのドレイン端子は、光電変換素子１０１ａの第２の端子に接続されている。転送トランジスタ１０２ａのゲート端子は、垂直走査回路３から出力された転送パルスφＴＸａが接続されている。光電変換素子１０１ｂの第１の端子は、接地されている。転送トランジスタ１０２ｂのドレイン端子は、光電変換素子１０１ｂの第２の端子に接続されている。転送トランジスタ１０２ｂのゲート端子は、垂直走査回路３から出力された転送パルスφＴＸｂが接続されている。ＦＤ１０３の第１の端子は、転送トランジスタ１０２ａのソース端子と転送トランジスタ１０２ｂのソース端子とに接続されている。ＦＤ１０３の第２の端子は、接地されている。ＦＤリセットトランジスタ１０４のドレイン端子は、電源電圧ＶＤＤに接続されている。ＦＤリセットトランジスタ１０４のソース端子は、転送トランジスタ１０２ａのソース端子と転送トランジスタ１０２ｂのソース端子とに接続されている。ＦＤリセットトランジスタ１０４のゲート端子は、垂直走査回路３から出力された制御信号であるＦＤリセットパルスφＲＳＴに接続されている。
【０１６２】
第１の増幅トランジスタ１０５のドレイン端子は、電源電圧ＶＤＤに接続されている。第１の増幅トランジスタ１０５の入力部であるゲート端子は、転送トランジスタ１０２ａのソース端子と転送トランジスタ１０２ｂのソース端子とに接続されている。負荷トランジスタ１０６のドレイン端子は、第１の増幅トランジスタ１０５のソース端子に接続されている。負荷トランジスタ１０６のソース端子は、接地されている。負荷トランジスタ１０６のゲート端子は、垂直走査回路３から出力された制御信号である電流制御パルスφＢｉａｓに接続されている。
【０１６３】
クランプ容量１０７の第１の端子は、第１の増幅トランジスタ１０５のソース端子および負荷トランジスタ１０６のドレイン端子に接続されている。サンプルトランジスタ１０８ａのドレイン端子は、クランプ容量１０７の第２の端子に接続されている。サンプルトランジスタ１０８ａのゲート端子は、垂直走査回路３から出力された制御信号であるサンプルパルスφＳＨａに接続されている。サンプルトランジスタ１０８ｂのドレイン端子は、クランプ容量１０７の第２の端子に接続されている。サンプルトランジスタ１０８ｂのゲート端子は、垂直走査回路３から出力された制御信号であるサンプルパルスφＳＨｂに接続されている。
【０１６４】
アナログメモリリセットトランジスタ１０９ａのドレイン端子は、電源電圧ＶＤＤに接続されている。アナログメモリリセットトランジスタ１０９ａのソース端子は、サンプルトランジスタ１０８ａのソース端子に接続されている。アナログメモリリセットトランジスタ１０９ａのゲート端子は、垂直走査回路３から出力された制御信号であるクランプ＆メモリリセットパルスφＣＬａに接続されている。アナログメモリリセットトランジスタ１０９ｂのドレイン端子は、電源電圧ＶＤＤに接続されている。アナログメモリリセットトランジスタ１０９ｂのソース端子は、サンプルトランジスタ１０８ｂのソース端子に接続されている。アナログメモリリセットトランジスタ１０９ｂのゲート端子は、垂直走査回路３から出力された制御信号であるクランプ＆メモリリセットパルスφＣＬｂに接続されている。
【０１６５】
アナログメモリ１１０ａの第１の端子は、サンプルトランジスタ１０８ａのソース端子に接続されている。アナログメモリ１１０ａの第２の端子は、接地されている。第２の増幅トランジスタ１１１ａのドレイン端子は、電源電圧ＶＤＤに接続されている。第２の増幅トランジスタ１１１ａの入力部を構成するゲート端子は、サンプルトランジスタ１０８ａのソース端子に接続されている。アナログメモリ１１０ｂの第１の端子は、サンプルトランジスタ１０８ｂのソース端子に接続されている。アナログメモリ１１０ｂの第２の端子は、接地されている。第２の増幅トランジスタ１１１ｂのドレイン端子は、電源電圧ＶＤＤに接続されている。第２の増幅トランジスタ１１１ｂの入力部を構成するゲート端子は、サンプルトランジスタ１０８ｂのソース端子に接続されている。選択トランジスタ１１２ａのドレイン端子は、第２の増幅トランジスタ１１１ａのソース端子に接続されている。選択トランジスタ１１２ａのソース端子は、垂直信号線９に接続されている。選択トランジスタ１１２ａのゲート端子は、垂直走査回路３から出力された制御信号である選択パルスφＳＥＬａに接続されている。選択トランジスタ１１２ｂのドレイン端子は、第２の増幅トランジスタ１１１ｂのソース端子に接続されている。選択トランジスタ１１２ｂのソース端子は、垂直信号線９に接続されている。選択トランジスタ１１２ｂのゲート端子は、垂直走査回路３から出力された制御信号である選択パルスφＳＥＬｂに接続されている。
【０１６６】
なお、図１１に示した画素４１の回路構成においても、図４に示した画素１の回路構成と同様に、それぞれの回路要素が配置されている位置は、実際の位置と必ずしも一致するとは限らない。また、画素４１を構成するそれぞれのトランジスタは、図４に示した画素１と同様に、極性を逆（ソース端子とドレイン端子とを逆）にしてもよい。
【０１６７】
画素４１も、図４に示した画素１と同様に、それぞれの回路要素を、第１の半導体基板２０と第２の半導体基板２１とに分けて形成する。図１１には、第１の半導体基板２０と第２の半導体基板２１との境界線Ｄ１を、破線で示している。そして、図１１に示したように、画素４１でも、図４に示した画素１と同様に、第１の半導体基板２０と第２の半導体基板２１とを、接続電極１０００によって接続している。図１１に示した画素４１の回路構成では、図４に示した画素１の回路構成と同様に、第１の半導体基板２０内の第１の増幅トランジスタ１０５のソース端子と、第２の半導体基板２１内の負荷トランジスタ１０６のドレイン端子およびクランプ容量１０７の第１の端子とが、接続電極１０００を介して接続されている。画素４１でも、図４に示した画素１と同様に、第１の増幅トランジスタ１０５と、負荷トランジスタ１０６およびクランプ容量１０７とが、接続電極１０００を介して互いの電気信号のやり取りを行う。
【０１６８】
図１１に示した画素４１の回路構成では、第１の半導体基板２０に形成する、光電変換素子１０１ａ、転送トランジスタ１０２ａ、ＦＤ１０３、ＦＤリセットトランジスタ１０４、および第１の増幅トランジスタ１０５から、１つ目の画素１ａを構成する光電変換回路ＰＤａが形成されている。また、図１１に示した画素４１の回路構成では、第１の半導体基板２０に形成する、光電変換素子１０１ｂ、転送トランジスタ１０２ｂ、ＦＤ１０３、ＦＤリセットトランジスタ１０４、および第１の増幅トランジスタ１０５から、２つ目の画素１ｂを構成する光電変換回路ＰＤｂが形成されている。なお、図１１に示した画素４１の回路構成では、ＦＤ１０３、ＦＤリセットトランジスタ１０４、および第１の増幅トランジスタ１０５も、光電変換回路ＰＤａと光電変換回路ＰＤｂとで共有されている回路要素である。
【０１６９】
また、図１１に示した画素４１の回路構成では、第２の半導体基板２１に形成する、負荷トランジスタ１０６、クランプ容量１０７、サンプルトランジスタ１０８ａ、アナログメモリリセットトランジスタ１０９ａ、アナログメモリ１１０ａ、第２の増幅トランジスタ１１１ａ、および選択トランジスタ１１２ａから、１つ目の画素１ａを構成するメモリ回路Ｍａが形成されている。また、図１１に示した画素４１の回路構成では、第２の半導体基板２１に形成する、負荷トランジスタ１０６、クランプ容量１０７、サンプルトランジスタ１０８ｂ、アナログメモリリセットトランジスタ１０９ｂ、アナログメモリ１１０ｂ、第２の増幅トランジスタ１１１ｂ、および選択トランジスタ１１２ｂから、２つ目の画素１ｂを構成するメモリ回路Ｍｂが形成されている。なお、図１１に示した画素４１の回路構成では、負荷トランジスタ１０６、およびクランプ容量１０７も、メモリ回路Ｍａとメモリ回路Ｍｂとで共有されている回路要素である。
【０１７０】
画素４１を構成するそれぞれの回路要素は、図４に示した画素１における対応する回路要素と同様の機能および動作である。従って、画素４１を構成するそれぞれの回路要素における機能および動作に関する詳細な説明は省略する。
【０１７１】
このような構成によって画素４１では、１つ目の画素１ａを構成する光電変換回路ＰＤａおよびメモリ回路Ｍａと、２つ目の画素１ｂを構成する光電変換回路ＰＤｂおよびメモリ回路Ｍｂとで、１つの接続電極１０００を共有する。そして、画素４１でも、図４に示した画素１と同様に、光電変換素子１０１ａと光電変換素子１０１ｂとのそれぞれが、入射した光を光電変換した信号電荷に応じた増幅信号を、接続電極１０００を介して第２の半導体基板２１に読み出し、第２の半導体基板２１でノイズ成分を除去した信号を、対応するアナログメモリ１１０ａまたはアナログメモリ１１０ｂに保持・蓄積する。その後、画素４１でも、図４に示した画素１と同様に、アナログメモリ１１０ａまたはアナログメモリ１１０ｂに蓄積された信号に応じた増幅信号（ノイズ除去信号）を、画素信号として垂直信号線９に順次出力する（読み出す）。固体撮像装置２４２では、このような構成の画素４１が、画素アレイ部２内に２次元の行列状に複数配置されている。
【０１７２】
なお、画素４１においても、図４に示した画素１と同様に、画素４１を構成するそれぞれの回路要素の半導体基板への配置は、図１１に示した画素４１の配置に限定されるものではない。固体撮像装置２４２でも、少なくとも、光電変換素子１０１ａと光電変換素子１０１ｂとが第１の半導体基板２０に配置され、アナログメモリ１１０ａとアナログメモリ１１０ｂとが第２の半導体基板２１に配置されれば、その他の回路要素は、第１の半導体基板２０および第２の半導体基板２１のいずれの半導体基板に配置されていればよい。
【０１７３】
また、図１１に示した画素４１の回路構成でも、図４に示した画素１と同様に、第１の半導体基板２０内の第１の増幅トランジスタ１０５のソース端子と、第２の半導体基板２１内の負荷トランジスタ１０６のドレイン端子およびクランプ容量１０７の第１の端子との間の経路に、接続電極１０００が配置されている場合を示した。しかし、接続電極１０００の配置は、図１１に示した画素４１の配置に限定されるものではなく、転送トランジスタ１０２ａのソース端子と転送トランジスタ１０２ｂのソース端子とが接続されたノードから、サンプルトランジスタ１０８ａのドレイン端子とサンプルトランジスタ１０８ｂのドレイン端子とが接続されたノードまでの電気的に接続された経路上であれば、いかなる位置に配置されていてもよい。
【０１７４】
なお、画素４１においては、２つの画素１ａおよび画素１ｂで１つの接続電極１０００を共有する構成を示したが、１つの接続電極１０００を共有する画素１の数は、図１１において示した２つに限定されるのもではない。例えば、画素４１は、４つの画素１で１つの接続電極１０００を共有する構成であってもよい。この場合、１つの画素４１を構成する４つの画素１は、同じ行または同じ列に隣接して配置された４つの画素１、いわゆる、１画素×４画素や、４画素×１画素であってもよい。また、１つの画素４１を構成する４つの画素１は、行方向に隣接する２つの画素１と、列方向に隣接する２つの画素１、いわゆる、２画素×２画素であってもよい。
【０１７５】
固体撮像装置２４２でも、固体撮像装置２４２を製造する際に、隣接している複数の接続電極１０００に短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している複数の画素４１が欠陥画素とならないように、第１の半導体基板２０と第２の半導体基板２１とを接続している。なお、固体撮像装置２４２では、画素４１内のそれぞれの画素１が欠陥画素となるのは許容している。
【０１７６】
次に、固体撮像装置２４２における第１の半導体基板２０と第２の半導体基板２１との接続について説明する。なお、以下の説明においては、図５に示した第１の実施形態の固体撮像装置２０２において、画素１が画素４１に代わったものとして説明する。複数の画素１で１つの接続電極１０００を共有する構成の固体撮像装置２４２では、画素４１を、第１の実施形態や第２の実施形態において接続関係を説明した画素１と考える。なお、固体撮像装置２４２では、画素４１を、第３の実施形態において接続関係を説明した画素セットと考えることもできる。そして、固体撮像装置２４２では、画素４１の単位（１つの接続電極１０００を共有している複数の画素１の単位）で、光電変換回路ＰＤとメモリ回路Ｍとの接続を変更する。すなわち、固体撮像装置２４２では、隣接する画素４１同士が、隣接する接続電極ＢＭＰによって、画素４１に含まれるそれぞれの画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとが接続することがないように、それぞれの光電変換回路ＰＤに対応する接続電極ＢＭＰの位置を変更する。また、固体撮像装置２４２における接続単位も、画素４１ごとに分けられる。
【０１７７】
図１２は、本発明の第４の実施形態の固体撮像装置２０２（固体撮像装置２４２）において第１の半導体基板２０に形成された光電変換回路ＰＤと第２の半導体基板２１に形成されたメモリ回路Ｍとの接続関係の一例を示した図である。図１２にも、図６に示した第１の実施形態の固体撮像装置２０２における接続関係の一例と同様に、固体撮像装置２４２において、光電変換回路ＰＤが、いずれの接続電極ＢＭＰを介してメモリ回路Ｍに接続されるのかを示している。また、図１２にも、図６に示した第１の実施形態の固体撮像装置２０２における接続関係の一例と同様に、固体撮像装置２４２において、メモリ回路Ｍが、いずれの光電変換回路ＰＤから出力された電気信号を保持するのかを示している。
【０１７８】
なお、固体撮像装置２４２は、上述したように、画素アレイ部２内に、２次元の行列状に複数の画素４１が配置されている。しかし、以下の説明においては、説明を容易にするため、画素アレイ部２において、同じ行に配置された１２個の画素４１に着目して、光電変換回路ＰＤとメモリ回路Ｍとの接続関係を説明する。なお、固体撮像装置２４２においても、画素アレイ部２において同じ列に配置された複数の画素４１に含まれる画素１における光電変換回路ＰＤとメモリ回路Ｍとの接続関係も、以下の説明と同様に考えることができる。
【０１７９】
以下の説明においても、第１の実施形態と同様に、画素４１や、画素４１を構成する画素１のそれぞれの構成要素、接続電極ＢＭＰに付与した符号に、１２個の画素４１が並べられた順番を示す１〜１２の「数字」を、「−」続いて付与する。これにより、１２個の画素４１や、画素４１を構成する画素１の光電変換回路ＰＤａ、メモリ回路Ｍａ、光電変換回路ＰＤｂ、メモリ回路Ｍｂのそれぞれ、および接続電極ＢＭＰを区別する。
【０１８０】
図１２に示した接続関係の一例では、画素４１−１に含まれる画素１ａ−１を構成する光電変換回路ＰＤａ−１と、画素４１−１に含まれる画素１ｂ−１を構成する光電変換回路ＰＤｂ−１とが、接続電極ＢＭＰ−１を介してメモリ回路Ｍａ−１またはメモリ回路Ｍｂ−１に接続されている。これにより、光電変換回路ＰＤａ−１が出力した電気信号がメモリ回路Ｍａ−１に保持され、光電変換回路ＰＤｂ−１が出力した電気信号がメモリ回路Ｍｂ−１に保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤａ−１を構成する光電変換素子１０１ａが入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路Ｍａ−１でノイズ成分が除去された後、アナログメモリ１１０ａに保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤｂ−１を構成する光電変換素子１０１ｂが入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−１を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路Ｍｂ−１でノイズ成分が除去された後、アナログメモリ１１０ｂに保持・蓄積される。
【０１８１】
また、図１２に示した接続関係の一例では、画素４１−２に含まれる画素１ａ−２を構成する光電変換回路ＰＤａ−２と、画素４１−２に含まれる画素１ｂ−２を構成する光電変換回路ＰＤｂ−２とが、接続電極ＢＭＰ−４を介してメモリ回路Ｍａ−４またはメモリ回路Ｍｂ−４にまたはメモリ回路Ｍｂ−１に接続されている。これにより、光電変換回路ＰＤａ−２が出力した電気信号がメモリ回路Ｍａ−４に保持され、光電変換回路ＰＤｂ−２が出力した電気信号がメモリ回路Ｍｂ−４に保持される。より具体的には、第１の半導体基板２０に形成された光電変換回路ＰＤａ−２を構成する光電変換素子１０１ａが入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−４を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路Ｍａ−４でノイズ成分が除去された後、アナログメモリ１１０ａに保持・蓄積される。また、第１の半導体基板２０に形成された光電変換回路ＰＤｂ−２を構成する光電変換素子１０１ｂが入射した光Ｌを光電変換した信号電荷に応じた増幅信号が、接続電極ＢＭＰ−４を介して第２の半導体基板２１に読み出され、第２の半導体基板２１に形成されたメモリ回路Ｍｂ−４でノイズ成分が除去された後、アナログメモリ１１０ｂに保持・蓄積される。
【０１８２】
同様に、図１２に示した接続関係の一例では、画素４１−３に含まれる画素１ａ−３を構成する光電変換回路ＰＤａ−３と、画素４１−３に含まれる画素１ｂ−３を構成する光電変換回路ＰＤｂ−３とが、接続電極ＢＭＰ−２を介してメモリ回路Ｍａ−２またはメモリ回路Ｍｂ−２に接続されている。これにより、光電変換回路ＰＤａ−３が出力した電気信号がメモリ回路Ｍａ−２に、光電変換回路ＰＤｂ−３が出力した電気信号がメモリ回路Ｍｂ−２に、それぞれ保持される。同様に、図１２に示した接続関係の一例では、画素４１−４に含まれる画素１ａ−４を構成する光電変換回路ＰＤａ−４と、画素４１−４に含まれる画素１ｂ−４を構成する光電変換回路ＰＤｂ−４とが、接続電極ＢＭＰ−５を介してメモリ回路Ｍａ−５またはメモリ回路Ｍｂ−５に接続されている。これにより、光電変換回路ＰＤａ−４が出力した電気信号がメモリ回路Ｍａ−５に、光電変換回路ＰＤｂ−４が出力した電気信号がメモリ回路Ｍｂ−５に、それぞれ保持される。同様に、図１２に示した接続関係の一例では、画素４１−５に含まれる画素１ａ−５を構成する光電変換回路ＰＤａ−５と、画素４１−５に含まれる画素１ｂ−５を構成する光電変換回路ＰＤｂ−５とが、接続電極ＢＭＰ−３を介してメモリ回路Ｍａ−３またはメモリ回路Ｍｂ−３に接続されている。これにより、光電変換回路ＰＤａ−５が出力した電気信号がメモリ回路Ｍａ−３に、光電変換回路ＰＤｂ−５が出力した電気信号がメモリ回路Ｍｂ−３に、それぞれ保持される。
【０１８３】
固体撮像装置２４２でも、第１の実施形態の固体撮像装置２０２と同様に、上述した５つの画素４１に含まれるそれぞれの画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとの接続関係を１つの接続単位として周期的に繰り返す。これにより、固体撮像装置２４２では、隣接している接続電極ＢＭＰ−１〜接続電極ＢＭＰ−５のいずれか２つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、画素４１の単位で、２つの画素４１が欠陥画素を含むことがなくなる。これにより、画像処理部２０３では、周辺に位置する画素４１に含まれるそれぞれの画素１の画像信号を用いた欠陥画素補正の画像処理によって、欠陥画素である画素１の画像信号を生成（補間）することができる。なお、固体撮像装置２４２において隣接する接続電極ＢＭＰに接続不良が発生した場合に画像処理部２０３が行う欠陥画素補正の画像処理は、第１の実施形態の固体撮像装置２０２における場合と同様に考えることができるため、固体撮像装置２１２において、画像処理部２０３が行う欠陥画素補正の画像処理の具体的な例を示した詳細な説明は省略する。
【０１８４】
なお、固体撮像装置２４２においても、光電変換回路ＰＤとメモリ回路Ｍとの接続関係は、上述した接続関係に限定されるものではなく、第１の実施形態の固体撮像装置２０２と同様に、例えば、固体撮像装置２４２を製造する際に接続不良の発生が想定される隣接した接続電極ＢＭＰの数に基づいて、適宜、異なる接続関係にしてもよい。また、複数の接続関係を適用してもよい。この場合も、固体撮像装置２４２では、画素４１の単位で、光電変換回路ＰＤとメモリ回路Ｍとの接続関係を変更する。
【０１８５】
また、固体撮像装置２４２においても、適用する接続単位は、１種類に限定されるもではなく、第１の実施形態の固体撮像装置２０２と同様に、複数の接続単位であってもよい。図１２に示した接続関係の一例では、画素４１−６〜画素４１−１２の７つの画素４１による接続単位を、画素４１−１〜画素４１−５の５つの画素４１による接続単位と異なる接続単位として固体撮像装置２４２に適用した場合の一例を示している。より具体的には、図１２に示した接続関係の一例では、画素４１−６に含まれる画素１ａ−６を構成する光電変換回路ＰＤａ−６と、画素１ｂ−６を構成する光電変換回路ＰＤｂ−６とを、接続電極ＢＭＰ−６を介してメモリ回路Ｍａ−６またはメモリ回路Ｍｂ−６に接続している。また、図１２に示した接続関係の一例では、画素４１−７に含まれる画素１ａ−７を構成する光電変換回路ＰＤａ−７と、画素１ｂ−７を構成する光電変換回路ＰＤｂ−７とを、接続電極ＢＭＰ−１０を介してメモリ回路Ｍａ−１０またはメモリ回路Ｍｂ−１０に接続している。また、図１２に示した接続関係の一例では、画素４１−８に含まれる画素１ａ−８を構成する光電変換回路ＰＤａ−８と、画素１ｂ−８を構成する光電変換回路ＰＤｂ−８とを、接続電極ＢＭＰ−７を介してメモリ回路Ｍａ−７またはメモリ回路Ｍｂ−７に接続している。また、図１２に示した接続関係の一例では、画素４１−９に含まれる画素１ａ−９を構成する光電変換回路ＰＤａ−９と、画素１ｂ−９を構成する光電変換回路ＰＤｂ−９とを、接続電極ＢＭＰ−１１を介してメモリ回路Ｍａ−１１またはメモリ回路Ｍｂ−１１に接続している。また、図１２に示した接続関係の一例では、画素４１−１０に含まれる画素１ａ−１０を構成する光電変換回路ＰＤａ−１０と、画素１ｂ−１０を構成する光電変換回路ＰＤｂ−１０とを、接続電極ＢＭＰ−８を介してメモリ回路Ｍａ−８またはメモリ回路Ｍｂ−８に接続している。また、図１２に示した接続関係の一例では、画素４１−１１に含まれる画素１ａ−１１を構成する光電変換回路ＰＤａ−１１と、画素１ｂ−１１を構成する光電変換回路ＰＤｂ−１１とを、接続電極ＢＭＰ−１２を介してメモリ回路Ｍａ−１２またはメモリ回路Ｍｂ−１２に接続している。また、図１２に示した接続関係の一例では、画素４１−１２に含まれる画素１ａ−１２を構成する光電変換回路ＰＤａ−１２と、画素１ｂ−１２を構成する光電変換回路ＰＤｂ−１２とを、接続電極ＢＭＰ−９介してメモリ回路Ｍａ−９またはメモリ回路Ｍｂ−９に接続している。図１２に示した接続関係の一例では、このようにそれぞれの光電変換回路ＰＤとメモリ回路Ｍとを接続する接続単位を、固体撮像装置２４２に適用している。これにより、それぞれの光電変換回路ＰＤが出力した電気信号が、接続されたメモリ回路Ｍに、それぞれ保持される。このように、固体撮像装置２４２でも、第１の実施形態の固体撮像装置２０２と同様に、上述したような複数の接続単位を周期的に繰り返すようにしてもよい。
【０１８６】
これにより、固体撮像装置２４２では、隣接している接続電極ＢＭＰ−６〜接続電極ＢＭＰ−１２のいずれか３つの接続電極ＢＭＰに、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、画素４１の単位で、２つの画素４１が欠陥画素を含むことがなくなる。これにより、画像処理部２０３では、周辺に位置する画素４１に含まれるそれぞれの画素１の画像信号を用いた欠陥画素補正の画像処理によって、欠陥画素である画素１の画像信号を生成（補間）することができる。
【０１８７】
なお、固体撮像装置２４２でも、図１２に示した接続関係の一例でも、図６に示した第１の実施形態の固体撮像装置２０２における接続関係の一例と同様に、それぞれのメモリ回路Ｍに保持される光電変換回路ＰＤが出力した電気信号が、第１の半導体基板２０において光電変換回路ＰＤが並んでいる順番とはならない。このため、固体撮像装置２４２が搭載された撮像装置２００では、第１の実施形態の固体撮像装置２０２が搭載された撮像装置２００と同様の考え方に基づいて、画像処理部２０３が、固体撮像装置２４２から出力された画像信号を、固体撮像装置２４２の画素アレイ部２に配置された画素１の順番となるように、画素４１に単位で並べ替えの画像処理を行う。なお、固体撮像装置２４２においても、画像処理部２０３が行う並べ替えの画像処理と同様の機能を備えることにより、固体撮像装置２４２が搭載された撮像装置２００において、画像処理部２０３が、並べ替えの画像処理を行わないようにしてもよい。また、固体撮像装置２４２においても、第２の半導体基板２１の第２の配線層２１０２に形成する金属配線２１０３の配線を、第２の実施形態の固体撮像装置２１２と同様の考え方に基づいて形成することにより、画像処理部２０３が、並べ替えの画像処理を行わないようにしてもよい。
【０１８８】
本発明の第４の実施形態によれば、画素セット（画素４１）は、光電変換素子（光電変換素子１０１：画素１）が互いに隣接する複数の光電変換回路（光電変換回路ＰＤａと光電変換回路ＰＤｂ）を含んで構成され、同じ画素４１に含まれるそれぞれの光電変換回路は、互いに隣接する接続電極（接続電極１０００＝接続電極ＢＭＰ）によって、対応するそれぞれの信号処理回路（例えば、アナログメモリや、複数のトランジスタ、容量などを含んで構成されるメモリ回路Ｍ）に接続される、固体撮像装置（固体撮像装置２４２）が構成される。
【０１８９】
また、本発明の第４の実施形態によれば、接続電極ＢＭＰは、画素４１ごとに形成され、同じ画素４１に含まれるそれぞれの光電変換回路（光電変換回路ＰＤａと光電変換回路ＰＤｂ）は、１つの接続電極ＢＭＰによって、対応するそれぞれの信号処理回路（メモリ回路Ｍａとメモリ回路Ｍｂ）に接続される、固体撮像装置２４２が構成される。
【０１９０】
上述したように、複数の画素で１つの接続電極を共有する構成の第４の実施形態の固体撮像装置２４２では、隣接する画素４１同士が、隣接していない離れた位置の接続電極１０００（接続電極ＢＭＰ）によって、画素４１に含まれるそれぞれの画素１を構成する光電変換回路ＰＤとメモリ回路Ｍとが接続するように、画素４１の単位（１つの接続電極１０００を共有している複数の画素１の単位）で、それぞれの光電変換回路ＰＤとメモリ回路Ｍとを接続する接続電極１０００の位置を変更する。これにより、第４の実施形態の固体撮像装置２４２でも、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２と同様に、仮に、隣接している複数の接続電極１０００に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素４１に含まれる２つの画素１は、欠陥画素となることがなくなる。このことにより、複数の画素で１つの接続電極を共有する構成の第４の実施形態の固体撮像装置２４２でも、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２と同様の効果を得ることができる。このことにより、第４の実施形態の固体撮像装置２４２が搭載された撮像装置２００でも、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２が搭載された撮像装置２００と同様の効果を得ることができる。
【０１９１】
なお、第１〜第４の実施形態で示した固体撮像装置２０２では、説明を容易にするため、画素アレイ部２において、同じ行に画素１の配置されている場合について説明した。しかし、上述したように、固体撮像装置２０２には、画素アレイ部２内に、２次元の行列状に複数の画素１が配置されている。
【０１９２】
（第５の実施形態）
次に、固体撮像装置２０２において画素１が２次元の行列状に配置されている場合について説明する。以下の説明においては、第５の実施形態の固体撮像装置２０２を、「固体撮像装置２５２」という。図１３は、本発明の第５の実施形態の固体撮像装置２０２（固体撮像装置２５２）において第１の半導体基板に形成された光電変換回路と、第２の半導体基板に形成されたメモリ回路と、接続電極との関係の一例を示した図である。図１３の（ａ）には、第１の半導体基板２０における光電変換回路ＰＤの配置（並び）と、接続層１００１における接続電極１０００の配置（並び）と、第２の半導体基板２１におけるメモリ回路Ｍの配置（並び）とを、模式的に示している。また、図１３の（ｂ）には、画素１の配置（並び）に対応づけて、光電変換回路ＰＤ、接続電極１０００、およびメモリ回路Ｍの接続関係を模式的に示している。また、図１３の（ｃ）には、画素１の配置（並び）に対応づけて、メモリ回路Ｍに保持される光電変換回路ＰＤの電気信号の関係を模式的に示している。
【０１９３】
なお、図１３においては、それぞれの構成要素に付与した符号に、配置されている位置を表す列番号および行番号を２桁の「数字」で、「−」続いて付与して表している。なお、それぞれの構成要素に付与した符号に付与して表す２桁の「数字」は、上位（十の位）が「列番号」、下位（一の位）が「行番号」を表している。より具体的には、例えば、２列目の５行目に配置された光電変換回路ＰＤ、接続電極ＢＭＰ、およびメモリ回路Ｍのそれぞれを、「光電変換回路ＰＤ−２５」、「接続電極ＢＭＰ−２５」、および「メモリ回路Ｍ−２５」と表している。また、例えば、５列目の１行目に配置された光電変換回路ＰＤ、接続電極ＢＭＰ、およびメモリ回路Ｍのそれぞれを、「光電変換回路ＰＤ−５１」、「接続電極ＢＭＰ−５１」、および「メモリ回路Ｍ−５１」と表している。
【０１９４】
図１３の（ａ）に示したように、第１の半導体基板２０、接続層１００１、および第２の半導体基板２１には、それぞれが１対１に対応する位置に、光電変換回路ＰＤ、接続電極ＢＭＰ（接続電極１０００）、およびメモリ回路Ｍが配置（形成）されている。ここで、従来の複数の半導体基板を積層した構造の固体撮像装置では、同じ列の同じ行に配置された光電変換回路ＰＤ、接続電極ＢＭＰ、およびメモリ回路Ｍのそれぞれが接続される。このため、従来の複数の半導体基板を積層した構造の固体撮像装置では、隣接している複数の接続電極ＢＭＰに接続不良が発生すると、隣接している複数の画素１が欠陥画素となってしまう。この場合、欠陥画素の補正精度が低くなり、撮影した画像の画質が低下してしまう。
【０１９５】
これに対して、本発明の固体撮像装置２０２（固体撮像装置２５２）では、上述したように、隣接している複数の接続電極ＢＭＰに接続不良が発生した場合でも、隣接している複数の画素１が欠陥画素とならないようにするため、隣接する光電変換回路ＰＤ同士が、隣接していない離れた位置の接続電極ＢＭＰによってメモリ回路Ｍに接続するようにしている。
【０１９６】
この場合における２次元の接続関係、つまり、光電変換回路ＰＤがいずれの接続電極ＢＭＰを介してメモリ回路Ｍに接続されるのかを、図１３の（ｂ）に示している。なお、図１３の（ｂ）に示した接続関係は、図６に示した第１の実施形態の固体撮像装置２０２における接続関係の一例と同様に、光電変換回路ＰＤとメモリ回路Ｍとの接続を変更した場合の一例である。例えば、１行目では、光電変換回路ＰＤ−１１が接続電極ＢＭＰ−１１を介してメモリ回路Ｍ−１１に接続され、光電変換回路ＰＤ−２１が接続電極ＢＭＰ−４１を介してメモリ回路Ｍ−４１に接続され、光電変換回路ＰＤ−３１が接続電極ＢＭＰ−２１を介してメモリ回路Ｍ−２１に接続され、光電変換回路ＰＤ−４１が接続電極ＢＭＰ−５１を介してメモリ回路Ｍ−５１に接続され、光電変換回路ＰＤ−５１が接続電極ＢＭＰ−３１を介してメモリ回路Ｍ−３１に接続されることを示している。なお、図１３の（ｂ）に示した接続関係の一例では、それぞれの行における光電変換回路ＰＤ、接続電極ＢＭＰ、およびメモリ回路Ｍの接続が、同じである場合の一例を示している。
【０１９７】
そして、メモリ回路Ｍに保持・蓄積される光電変換回路ＰＤの関係、つまり、それぞれのメモリ回路Ｍが、いずれの光電変換回路ＰＤから出力された電気信号を保持するのかを、図１３の（ｃ）に示している。例えば、１行目では、メモリ回路Ｍ−１１が光電変換回路ＰＤ−１１から出力された電気信号、メモリ回路Ｍ−２１が光電変換回路ＰＤ−３１から出力された電気信号、メモリ回路Ｍ−３１が光電変換回路ＰＤ−５１から出力された電気信号、メモリ回路Ｍ−４１が光電変換回路ＰＤ−２１から出力された電気信号、メモリ回路Ｍ−５１が光電変換回路ＰＤ−４１から出力された電気信号のそれぞれを保持していることを表している。なお、図１３の（ｂ）に示した接続関係の一例では、それぞれの行における光電変換回路ＰＤ、接続電極ＢＭＰ、およびメモリ回路Ｍの接続が、同じであるため、メモリ回路Ｍに保持・蓄積される光電変換回路ＰＤの関係も、それぞれの行において同じとなる。
【０１９８】
このように、光電変換回路ＰＤとメモリ回路Ｍとの接続を変更することによって、固体撮像装置２５２では、固体撮像装置２５２を製造する際に、仮に、隣接している２つの接続電極ＢＭＰに接続不良が発生した場合でも、隣接している２つの画素１は、欠陥画素とはならない。
【０１９９】
なお、図１３に示した一例では、それぞれの行における光電変換回路ＰＤ、接続電極ＢＭＰ、およびメモリ回路Ｍの接続が、同じである場合を示したが、上述したように、接続関係や接続単位は、複数であってもよい。例えば、画素アレイ部２に画素１が配置された奇数行と偶数行とで、異なる接続関係としてもよい。この場合、固体撮像装置２５２が搭載された撮像装置２００では、画像処理部２０３が、固体撮像装置２５２から出力された画像信号を、固体撮像装置２５２の画素アレイ部２に配置された画素１の順番となるように並べ替えの画像処理を行う際には、奇数行と偶数行とで並べ替える順番を変更する。なお、固体撮像装置２５２に、画像処理部２０３が行う並べ替えの画像処理と同様の機能を備えている場合には、例えば、不図示の並べ替え回路が、並べ替えの処理において、並べ替える順番を奇数行と偶数行とで変更する。また、例えば、水平読み出し回路５が、メモリ回路Ｍに保持されている増幅信号（ノイズ除去信号）に対して列処理が施された後の画素信号を水平信号線１０に出力させる（読み出させる）際に、列処理回路４を選択する順番を奇数行と偶数行とで変更する。これにより、固体撮像装置２５２が搭載された撮像装置２００において、画像処理部２０３が、並べ替えの画像処理を行わなくてもよい。
【０２００】
本発明の第５の実施形態によれば、接続単位は、第１の半導体基板（第１の半導体基板２０）においてそれぞれの光電変換回路（光電変換回路ＰＤ）に含まれる光電変換素子（光電変換素子１０１）が形成された行または列のいずれかごと（例えば、奇数行と偶数行ごと）に異なる、固体撮像装置（固体撮像装置２５２）が構成される。
【０２０１】
上述したように、第５の実施形態の固体撮像装置２５２では、第１の実施形態の固体撮像装置２０２と同様に、光電変換回路ＰＤが形成される第１の半導体基板２０において、隣接する光電変換回路ＰＤ同士が、隣接していない離れた位置の接続電極１０００（接続電極ＢＭＰ）によってメモリ回路Ｍに接続するように、それぞれの光電変換回路ＰＤに対応する接続電極１０００の位置を変更する。これにより、第５の実施形態の固体撮像装置２５２でも、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２と同様に、仮に、隣接している複数の接続電極１０００に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの画素１は、欠陥画素となることがなくなる。このことにより、第５の実施形態の固体撮像装置２５２でも、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２と同様の効果を得ることができる。このことにより、第５の実施形態の固体撮像装置２５２が搭載された撮像装置２００でも、第１の実施形態の固体撮像装置２０２や、第２の実施形態の固体撮像装置２１２が搭載された撮像装置２００と同様の効果を得ることができる。
【０２０２】
上記に述べたように、本発明の各実施形態によれば、複数の半導体基板を積層した構造の固体撮像装置において、少なくとも光電変換素子が形成された第１の半導体基板と、少なくともアナログメモリが形成された第２の半導体基板とを接続する際に、隣接する光電変換素子同士、または組になっている光電変換素子の単位同士が、隣接していない離れた位置の接続電極によってアナログメモリに接続するように、それぞれの光電変換素子に対応する接続電極の位置を変更する。これにより、本発明の各実施形態では、仮に、隣接している複数の接続電極に、短絡（ショート）や未接続（オープン）などの接続不良が発生した場合でも、隣接している２つの接続電極の接続不良を要因とした画素の欠陥が分散され、隣接している２つの画素が連続した欠陥画素となる割合を抑えることができる。このことにより、本発明の各実施形態の固体撮像装置は、不良品として扱われてしまう確率（不良率）を低減することができる。また、本発明の各実施形態の固体撮像装置が搭載された撮像装置では、本発明の各実施形態の固体撮像装置から出力された画像信号に基づいて行う欠陥画素の補正精度の低下を抑え、撮影した画像の画質の低下を抑えることができる。
【０２０３】
なお、各実施形態においては、画素１が、光電変換回路ＰＤとメモリ回路Ｍとで構成される場合について説明した。そして、第１の半導体基板２０に光電変換回路ＰＤを形成し、第２の半導体基板２１にメモリ回路Ｍを形成する場合について説明した。しかし、画素１の機能は、各実施形態において説明した機能に限定されるもではない。例えば、画素１に、アナログデジタル変換回路やロジック回路によって実現する機能を備えていてもよい。この場合、第２の半導体基板２１には、メモリ回路Ｍの代わり、またはメモリ回路Ｍに加えて、アナログデジタル変換回路やロジック回路を形成（配置）してもよい。また、第１の半導体基板２０に光電変換回路ＰＤとメモリ回路Ｍとを形成（配置）し、第２の半導体基板２１にアナログデジタル変換回路やロジック回路を形成（配置）してもよい。
【０２０４】
また、各実施形態においては、並べ替えの処理の一例として、水平読み出し回路５が、列処理回路４を選択する順番を変えることによって、画素信号を水平信号線１０に出力させる（読み出させる）際に画素１の順番となるように並べ替える場合を説明した。しかし、並べ替えの処理は、垂直走査回路３や、水平読み出し回路５と垂直走査回路３との両方で実現してもよい。
【０２０５】
また、画素アレイ部２に配置する画素１の行方向および列方向の数は、各実施形態において示した配置に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素１を配置する行方向および列方向の数を変更してもよい。
【０２０６】
また、各実施形態においては、第１の半導体基板２０と第２の半導体基板２１との２枚の半導体基板を積層した固体撮像装置の構造について説明した。しかし、上述したように、固体撮像装置において積層する基板の枚数は２枚に限らず、さらに多くの枚数の基板を積層する構造であってもよい。
【０２０７】
また、各実施形態においては、固体撮像装置にＲＧＢベイヤー配列のカラーフィルタが貼付されている場合を一例として説明した。つまり、各実施形態においては、ＲＧＢベイヤー配列の固体撮像装置において、第１の半導体基板２０と第２の半導体基板２１とを接続する際の接続電極１０００（接続電極ＢＭＰ）の位置を変更する場合について説明した。しかし、固体撮像装置に貼付されるカラーフィルタにおける色の配列や画素セルの配置は、上述したＲＧＢベイヤー配列のみに限定されるものではなく、他の配列のカラーフィルタが貼付された固体撮像装置においても同様に、本発明の考え方を適用することができる。
【０２０８】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更をすることができる。
また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【０２０９】
上記各実施形態によれば、複数の半導体基板を積層した構造の固体撮像装置において、画素アレイ部に形成された隣接する画素が、接続電極部による接続不良によって連続した欠陥となる割合を抑えることができる固体撮像装置および撮像装置を提供することができる。
【符号の説明】
【０２１０】
１，４１  画素（画素セット）
１０１  光電変換素子（光電変換回路）
１０２  転送トランジスタ（光電変換回路）
１０３  ＦＤ（光電変換回路）
１０４  ＦＤリセットトランジスタ（光電変換回路）
１０５  第１の増幅トランジスタ（光電変換回路）
１０６  負荷トランジスタ（信号処理回路）
１０７  クランプ容量（信号処理回路）
１０８  サンプルトランジスタ（信号処理回路）
１０９  アナログメモリリセットトランジスタ（信号処理回路）
１１０  アナログメモリ（信号処理回路）
１１１  第２の増幅トランジスタ（信号処理回路）
１１２  選択トランジスタ（信号処理回路）
２  画素アレイ部
３  垂直走査回路
４  列処理回路
５  水平読み出し回路
６  出力アンプ
７  制御回路
８  制御信号線
９  垂直信号線
１０  水平信号線
１１  出力端子
２０  第１の半導体基板
２００１  第１の半導体層
２００２  第１の配線層
２００３  金属配線
２１  第２の半導体基板
２１０１  第２の半導体層
２１０２  第２の配線層
２１０３  金属配線
２２  マイクロパッド（接続電極）
２３  マイクロパッド（接続電極）
２４  マイクロバンプ（接続電極）
１０００  接続電極
１００１  接続層
２５  マイクロパッド
２６  マイクロパッド
２７  マイクロバンプ
２８  パッド
２００  撮像装置
２０１  レンズ
２０２，２１２，２２２，２３２，２４２，２５２  固体撮像装置
２０３  画像処理部
２０４  表示部
２０５  駆動制御部
２０６  レンズ制御部
２０７  カメラ制御部
２０８  カメラ操作部
２０９  メモリカード
ＰＤ  光電変換回路
Ｍ  メモリ回路（信号処理回路）
ＢＭＰ  接続電極
【図１】
2018109821.tif 000003
【図２】
2018109821.tif 000004
【図３】
2018109821.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2018109821.tif 000009
【図８】
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【図９】
2018109821.tif 000011
【図１０】
2018109821.tif 000012
【図１１】
2018109821.tif 000013
【図１２】
2018109821.tif 000014
【図１３】
2018109821.tif 000015
【国際調査報告】
2018109821.tif 000016
2018109821.tif 000017