(57)【要約】  ＡＤ変換器は、第１の容量ＤＡＣ回路と、第２の容量ＤＡＣ回路と、選択回路と、比較回路と、制御回路とを有する。前記第１の容量ＤＡＣ回路は、前記第２の容量ＤＡＣ回路による第２の動作と並行して第１の動作を行い、かつ前記第１の容量ＤＡＣ回路は、前記第２の容量ＤＡＣ回路による前記第１の動作と並行して前記第２の動作を行う。前記第１の動作において、前記第１の容量ＤＡＣ回路または前記第２の容量ＤＡＣ回路の入力信号に応じた電荷がサンプリングされる。前記第２の動作において、前記第１の動作により前記複数の第１の容量または前記複数の第２の容量の各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。前記第１の容量ＤＡＣ回路と前記第２の容量ＤＡＣ回路とは、前記第１の動作と前記第２の動作とを交互に行う。
2017168502.tif 000002
【特許請求の範囲】
【請求項１】
容量値が重み付けされた複数の第１の容量を有し、かつ差動信号が入力される第１の容量ＤＡＣ回路と、
容量値が重み付けされた複数の第２の容量を有し、かつ前記差動信号が前記第１の容量ＤＡＣ回路に入力されるタイミングと異なるタイミングで前記差動信号が入力される第２の容量ＤＡＣ回路と、
前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路のいずれか１つを選択し、かつ前記第１の容量ＤＡＣ回路が選択された第１の状態および前記第２の容量ＤＡＣ回路が選択された第２の状態を切り替える選択回路と、
前記選択回路を介して前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路のいずれか１つの第１の出力ノードおよび第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する比較回路と、
前記比較回路の比較結果に応じて、前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路を制御する制御回路と、
を有し、
前記第１の容量ＤＡＣ回路は、前記第２の容量ＤＡＣ回路による第２の動作と並行して第１の動作を行い、かつ前記第１の容量ＤＡＣ回路は、前記第２の容量ＤＡＣ回路による前記第１の動作と並行して前記第２の動作を行い、前記第１の動作において、前記第１の容量ＤＡＣ回路または前記第２の容量ＤＡＣ回路の入力信号に応じた電荷が前記複数の第１の容量または前記複数の第２の容量の各々にサンプリングされ、前記第２の動作において、前記第１の動作により前記複数の第１の容量または前記複数の第２の容量の各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われ、
前記第１の容量ＤＡＣ回路と前記第２の容量ＤＡＣ回路とは、前記第１の動作と前記第２の動作とを交互に行い、
前記選択回路は、前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路のうち前記第２の動作を行う容量ＤＡＣ回路を選択する
ＡＤ変換器。
【請求項２】
前記第１の動作と前記第２の動作との間に、基準電圧を前記比較回路の第１の入力端子および第２の入力端子に印加するリセット動作が行われる
請求項１に記載のＡＤ変換器。
【請求項３】
前記差動信号が入力される第１のノードおよび第２のノードと、
オンとオフとが切り替わる接続スイッチと、
をさらに有し、
前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路の第１の入力ノードは前記第１のノードに電気的に接続され、
前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路の第２の入力ノードは前記第２のノードに電気的に接続され、
前記リセット動作のみにおいて、前記接続スイッチはオンになり、
前記リセット動作のみにおいて、前記接続スイッチは、前記第１のノードおよび前記比較回路の前記第１の入力端子を接続し、かつ前記第２のノードおよび前記比較回路の前記第２の入力端子を接続する
請求項２に記載のＡＤ変換器。
【請求項４】
請求項１から請求項３のいずれか１つに記載のＡＤ変換器と、
行列状に配置された複数の画素と、
を有し、
前記複数の画素は、信号を出力し、
前記複数の画素から出力された前記信号に基づく前記差動信号が前記ＡＤ変換器に入力される
イメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器およびイメージセンサに関する。
【背景技術】
【０００２】
例えば、従来技術の逐次比較ＡＤ変換器は、特許文献１に開示されている。この逐次比較ＡＤ変換器において、アナログ入力信号がサンプリングされ、かつ容量に保持される。容量に保持されたアナログ入力信号に基づいて１ビットずつＡＤ変換が行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特開昭６１−１２６８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術の逐次比較ＡＤ変換器において、容量に信号をサンプリングするための期間と、ＡＤ変換動作のための期間との両方が必要である。即ち、サンプリング期間とＡＤ変換期間とが個別に必要な逐次比較ＡＤ変換器は、サンプリングとＡＤ変換とを同時に行えない。このため、高速動作が困難である。【０００５】
本発明は、ＡＤ変換を高速に行うことができるＡＤ変換器およびイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、ＡＤ変換器は、第１の容量ＤＡＣ回路と、第２の容量ＤＡＣ回路と、選択回路と、比較回路と、制御回路とを有する。前記第１の容量ＤＡＣ回路は、容量値が重み付けされた複数の第１の容量を有する。差動信号が前記第１の容量ＤＡＣ回路に入力される。前記第２の容量ＤＡＣ回路は、容量値が重み付けされた複数の第２の容量を有する。前記差動信号が前記第１の容量ＤＡＣ回路に入力されるタイミングと異なるタイミングで前記差動信号が前記第２の容量ＤＡＣ回路に入力される。前記選択回路は、前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路のいずれか１つを選択する。前記選択回路は、前記第１の容量ＤＡＣ回路が選択された第１の状態および前記第２の容量ＤＡＣ回路が選択された第２の状態を切り替える。前記比較回路は、前記選択回路を介して前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路のいずれか１つの第１の出力ノードおよび第２の出力ノードに接続され、かつ前記第１の出力ノードおよび前記第２の出力ノードの電位を比較する。前記制御回路は、前記比較回路の比較結果に応じて、前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路を制御する。前記第１の容量ＤＡＣ回路は、前記第２の容量ＤＡＣ回路による第２の動作と並行して第１の動作を行い、かつ前記第１の容量ＤＡＣ回路は、前記第２の容量ＤＡＣ回路による前記第１の動作と並行して前記第２の動作を行う。前記第１の動作において、前記第１の容量ＤＡＣ回路または前記第２の容量ＤＡＣ回路の入力信号に応じた電荷が前記複数の第１の容量または前記複数の第２の容量の各々にサンプリングされる。前記第２の動作において、前記第１の動作により前記複数の第１の容量または前記複数の第２の容量の各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。前記第１の容量ＤＡＣ回路と前記第２の容量ＤＡＣ回路とは、前記第１の動作と前記第２の動作とを交互に行う。前記選択回路は、前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路のうち前記第２の動作を行う容量ＤＡＣ回路を選択する。【０００７】
本発明の第２の態様によれば、第１の態様において、前記第１の動作と前記第２の動作との間に、基準電圧を前記比較回路の第１の入力端子および第２の入力端子に印加するリセット動作が行われてもよい。【０００８】
本発明の第３の態様によれば、第２の態様において、前記ＡＤ変換器は、第１のノードおよび第２のノードと、接続スイッチとを有してもよい。前記差動信号が前記第１のノードおよび前記第２のノードに入力されてもよい。前記接続スイッチのオンとオフとが切り替わってもよい。前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路の第１の入力ノードは前記第１のノードに電気的に接続されてもよい。前記第１の容量ＤＡＣ回路および前記第２の容量ＤＡＣ回路の第２の入力ノードは前記第２のノードに電気的に接続されてもよい。前記リセット動作のみにおいて、前記接続スイッチはオンになってもよい。前記リセット動作のみにおいて、前記接続スイッチは、前記第１のノードおよび前記比較回路の前記第１の入力端子を接続し、かつ前記第２のノードおよび前記比較回路の前記第２の入力端子を接続してもよい。【０００９】
本発明の第４の態様によれば、第１から第３のいずれか１つの態様において、イメージセンサは、ＡＤ変換器と、複数の画素とを有する。前記複数の画素は、行列状に配置されている。前記複数の画素は、信号を出力する。前記複数の画素から出力された前記信号に基づく前記差動信号が前記ＡＤ変換器に入力される。
【発明の効果】
【００１０】
上記の各態様によれば、ＡＤ変換器およびイメージセンサは、ＡＤ変換を高速に行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態のイメージセンサの全体構成を示すブロック図である。
【図２】本発明の第１の実施形態のイメージセンサの動作を示すタイミングチャートである。
【図３】本発明の第１の実施形態のイメージセンサの動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態のＡＤ変換器の構成を示す回路図である。
【図５】本発明の第１の実施形態のサンプリング回路と、第１の容量ＤＡＣ回路と、第２の容量ＤＡＣ回路と、選択回路との構成を示す回路図である。
【図６】本発明の第１の実施形態のサンプリング回路と、第１の容量ＤＡＣ回路と、第２の容量ＤＡＣ回路と、選択回路との構成を示す回路図である。
【図７】本発明の第１の実施形態のＡＤ変換器の動作を示すタイミングチャートである。
【図８】本発明の第２の実施形態のＡＤ変換器の構成を示す回路図である。
【図９】本発明の第２の実施形態のＡＤ変換器の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
図面を参照し、本発明の実施形態を説明する。
【００１３】
（第１の実施形態）
図１を用いて、本発明の第１の実施形態のイメージセンサＩＭＧの全体構成について説明する。図１は、イメージセンサＩＭＧの全体構成を示している。図１に示すように、イメージセンサＩＭＧは、撮像部ＰＩＸと、タイミングジェネレータＴＧと、列処理部ＣＯＬＳと、ＡＤ変換器１００とを有する。
【００１４】
撮像部ＰＩＸは、行列状に配置された複数の画素Ｐを有する。図１において、複数の画素Ｐの一部は省略されている。各画素Ｐが区別される場合、画素Ｐは行番号ｍおよび列番号ｎと一緒に記載される。ｍおよびｎは２以上の任意の整数である。ｉ行ｊ列に配置された画素Ｐは、画素Ｐ［ｉ，ｊ］である。ｉは１以上かつｍ以下の整数である。ｊは１以上かつｎ以下の整数である。撮像部ＰＩＸは、ｍ×ｎ個の画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］を有する。ｎ本の垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞が列方向に配置されている。画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］は、列単位で垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続されている。つまり、ｊ列目の画素Ｐ［１，ｊ］〜Ｐ［ｍ，ｊ］は、垂直信号線ＶＬ＜ｊ＞に接続されている。画素Ｐは、各画素Ｐがリセットされたときのリセット信号と、各画素Ｐに入射した光に応じた映像信号とを列処理部ＣＯＬＳに出力する。画素Ｐは、フォトダイオードを有し、かつ画素Ｐに入射した光に応じた信号をフォトダイオードに蓄積する。画素Ｐは、フォトダイオードに蓄積された信号に基づく映像信号を列処理部ＣＯＬＳに出力する。
【００１５】
列処理部ＣＯＬＳは、複数の画素Ｐの列毎に配置された複数の列回路ＣＯＬを有する。図１において、複数の列回路ＣＯＬの一部は省略されている。各列回路ＣＯＬが区別される場合、列回路ＣＯＬは列番号ｎと一緒に記載される。ｊ列に配置された列回路ＣＯＬは、列回路ＣＯＬ＜ｊ＞である。列処理部ＣＯＬＳは、ｎ個の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞を有する。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞毎に配置されている。ｊ列目の列回路ＣＯＬ＜ｊ＞は、垂直信号線ＶＬ＜ｊ＞に接続されている。ｊ列目の画素Ｐ［１，ｊ］〜Ｐ［ｍ，ｊ］から出力されたリセット信号と映像信号とがｊ列目の列回路ＣＯＬ＜ｊ＞に入力される。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、水平信号線ＨＬを介してＡＤ変換器１００に接続されている。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、画素Ｐ［１，１］〜Ｐ［ｍ，ｎ］から出力された映像信号に含まれるリセットノイズ等をキャンセルする。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、映像信号ＶＳＩＧを生成し、かつ映像信号ＶＳＩＧをＡＤ変換器１００に出力する。
【００１６】
ＡＤ変換器１００は、水平信号線ＨＬに接続されている。ＡＤ変換器１００は、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧ（アナログ信号）をデジタル信号に変換する。ＡＤ変換器１００は、第１の容量ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）回路１２０と第２の容量ＤＡＣ回路１３０とを入力段に有する。
【００１７】
タイミングジェネレータＴＧは、図示しない信号線により、撮像部ＰＩＸと、列処理部ＣＯＬＳと、ＡＤ変換器１００とに接続されている。タイミングジェネレータＴＧは、イメージセンサＩＭＧの制御に必要な信号を各部に供給する。
【００１８】
タイミングジェネレータＴＧは、行選択信号ＲＳＥＬ＜１＞を１行目の画素Ｐ［１，１］〜画素Ｐ［１，ｎ］に供給し、かつ行選択信号ＲＳＥＬ＜ｍ＞をｍ行目の画素Ｐ［ｍ，１］〜画素Ｐ［ｍ，ｎ］に供給する。タイミングジェネレータＴＧは、他の行に関しても、同様の信号を画素Ｐに供給する。行選択信号ＲＳＥＬ＜ｉ＞が“Ｌ（Ｌｏｗ）”である場合、行選択信号ＲＳＥＬ＜ｉ＞が供給される画素Ｐ［ｉ，１］〜画素Ｐ［ｉ，ｎ］は、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続されない。行選択信号ＲＳＥＬ＜ｉ＞が“Ｈ（Ｈｉｇｈ）”である場合、行選択信号ＲＳＥＬ＜ｉ＞が供給される画素Ｐ［ｉ，１］〜画素Ｐ［ｉ，ｎ］は、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続される。
【００１９】
タイミングジェネレータＴＧは、制御信号ＣＬＰ＿Ｒおよび制御信号ＣＬＰ＿Ｓを列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞に供給する。制御信号ＣＬＰ＿Ｒは、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞が画素Ｐから出力されたリセット信号をサンプリングするための制御信号である。画素Ｐからリセット信号が出力されるタイミングで、制御信号ＣＬＰ＿Ｒは“Ｈ”に変化する。このとき、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、リセット信号のサンプリングを行う。制御信号ＣＬＰ＿Ｒが“Ｌ”に変化したとき、このサンプリング動作は終了する。
【００２０】
制御信号ＣＬＰ＿Ｓは、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞が画素Ｐから出力された映像信号をサンプリングするための制御信号である。画素Ｐから映像信号が出力されるタイミングで、制御信号ＣＬＰ＿Ｓは“Ｈ”に変化する。このとき、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、映像信号のサンプリングを行う。制御信号ＣＬＰ＿Ｓが“Ｌ”に変化したとき、このサンプリング動作は終了する。
【００２１】
タイミングジェネレータＴＧは、列選択信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞を列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞に供給する。列選択信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞が“Ｈ”に変化したとき、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は水平信号線ＨＬに接続される。このとき、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、リセット信号と映像信号との差分ＶＰＩＸ＜ｘ＞に基づく映像信号ＶＳＩＧ＜ｘ＞をＡＤ変換器１００に出力する。ｘは、１以上かつｎ以下の整数である。映像信号ＶＳＩＧ＜ｘ＞は、基準信号ＶＲＥＦの電位を基準とする信号である。
【００２２】
映像信号ＶＳＩＧは、式（１）により示される。映像信号ＶＳＩＧは、負の極性を有する。
ＶＳＩＧ＝ＶＲＥＦ−ＶＰＩＸ＜ｘ＞    ・・・（１）
【００２３】
例えば、画素Ｐからの信号が最小レベル（黒レベル）である場合、映像信号ＶＳＩＧは、式（２）により示される。一方、画素Ｐからの信号が最大レベル（飽和レベル）である場合、映像信号ＶＳＩＧは、式（３）により示される。式（３）において、ＶＰＩＸ＿ＳＡＴは、ＶＰＩＸの飽和（最大）電圧である。
ＶＳＩＧ＝ＶＲＥＦ−０    ・・・（２）
ＶＳＩＧ＝ＶＲＥＦ−ＶＰＩＸ＿ＳＡＴ    ・・・（３）
【００２４】
上記の例において、映像信号ＶＳＩＧは負の極性を有する。しかし、映像信号ＶＳＩＧは正の極性を有してもよい。イメージセンサＩＭＧが列処理部ＣＯＬＳを有さず、かつ複数の画素Ｐから出力された信号がＡＤ変換器１００に入力されてもよい。
【００２５】
図２および図３を用いて、イメージセンサＩＭＧによる信号の読み出し動作について、より詳細に説明する。図２および図３は、イメージセンサＩＭＧの動作に関する信号を示している。図２において、行選択信号ＲＳＥＬ＜１＞〜ＲＳＥＬ＜ｍ＞が示されている。図３において、垂直信号線ＶＬ＜１＞の電位と、映像信号ＶＳＩＧと、制御信号ＣＬＰ＿Ｒと、制御信号ＣＬＰ＿Ｓと、列選択信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞とが示されている。図３において、第１の容量ＤＡＣ回路１２０の状態（ＤＡＣ１）と、第２の容量ＤＡＣ回路１３０の状態（ＤＡＣ２）と、ＡＤ変換結果（ＡＤ＿ＲＥＳＵＬＴ）の各列のデジタル信号Ｄ＜１＞〜Ｄ＜ｎ＞とが示されている。図２および図３において、横軸は時間を示し、かつ縦軸は信号レベルを示している。図２と図３とでは、時間方向の分解能が異なる。図２における時刻ｔ１００から時刻ｔ１０１の期間は、図３における時刻ｔ１から時刻ｔ１０の期間に対応する。
【００２６】
時刻ｔ１００において、行選択信号ＲＳＥＬ＜１＞が“Ｈ”に変化する。行選択信号ＲＳＥＬ＜２＞〜ＲＳＥＬ＜ｍ＞は“Ｌ”に保たれる。時刻ｔ１０１において、行選択信号ＲＳＥＬ＜１＞が“Ｌ”に変化し、かつ行選択信号ＲＳＥＬ＜２＞が“Ｈ”に変化する。その後、各行の行選択信号ＲＳＥＬ＜３＞〜ＲＳＥＬ＜ｍ＞は順番に“Ｈ”に変化する。時刻ｔ１０９において、行選択信号ＲＳＥＬ＜ｍ−１＞が“Ｌ”に変化し、かつ行選択信号ＲＳＥＬ＜ｍ＞が“Ｈ”に変化する。時刻ｔ１１０において、行選択信号ＲＳＥＬ＜ｍ＞が“Ｌ”に変化する。時刻ｔ２００から時刻ｔ３００における行選択信号ＲＳＥＬ＜１＞〜ＲＳＥＬ＜ｍ＞の変化は、時刻ｔ１００から時刻ｔ１１０における行選択信号ＲＳＥＬ＜１＞〜ＲＳＥＬ＜ｍ＞の変化と同様である。
【００２７】
図３の時刻ｔ１において１行目の画素Ｐ［１，１］〜Ｐ［１，ｎ］からの信号の読み出しが行われる前に、画素Ｐ［１，１］〜Ｐ［１，ｎ］のフォトダイオードは所定の電圧にリセットされ、かつ所定の時間露光される。以下では、１行目の画素Ｐ［１，１］〜画素Ｐ［１，ｎ］からの信号の読み出しを中心に説明する。他の行の画素Ｐからの信号の読み出しも１行目の画素Ｐからの信号の読み出しと同様である。時刻ｔ１において、第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０は、休止状態ＳＴＡＢである。
【００２８】
時刻ｔ１において、行選択信号ＲＳＥＬ＜１＞が“Ｈ”になることにより、１行目の画素Ｐ［１，１］〜Ｐ［１，ｎ］は夫々、垂直信号線ＶＬ＜１＞〜ＶＬ＜ｎ＞に接続される。このタイミングで、画素Ｐ［１，１］〜Ｐ［１，ｎ］はリセット信号ＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞の出力を開始する。各列のリセット信号ＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞のうち１列目のリセット信号ＶＲＳＴ＜１＞のみが代表として図３に示されている。このタイミングで、制御信号ＣＬＰ＿Ｒは“Ｈ”になる。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞はリセット信号ＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞のサンプリング動作を開始する。
【００２９】
時刻ｔ１から所定の時間が経過し、かつリセット信号ＶＲＳＴ＜１＞〜ＶＲＳＴ＜ｎ＞が安定した後、時刻ｔ２において、制御信号ＣＬＰ＿Ｒは“Ｌ”になる。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞に保持されたリセット信号のレベルが決定される。このタイミングで、画素Ｐ［１，１］〜Ｐ［１，ｎ］は映像信号ＰＩＸＯＵＴ＜１＞〜ＰＩＸＯＵＴ＜ｎ＞の出力を開始する。同時に制御信号ＣＬＰ＿Ｓは“Ｈ”になる。これによって、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は映像信号ＰＩＸＯＵＴ＜１＞〜ＰＩＸＯＵＴ＜ｎ＞のサンプリング動作を開始する。
【００３０】
時刻ｔ３において、制御信号ＣＬＰ＿Ｓが“Ｌ”になることにより、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は映像信号ＰＩＸＯＵＴ＜１＞〜ＰＩＸＯＵＴ＜ｎ＞のサンプリング動作を終了する。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞の内部では、画素Ｐ［１，１］〜Ｐ［１，ｎ］から入力された映像信号ＰＩＸＯＵＴ＜１＞〜ＰＩＸＯＵＴ＜ｎ＞に含まれる画素のリセットノイズ等がキャンセルされる。列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞は、基準信号ＶＲＥＦの電位を基準とし、振幅がＶＰＩＸ＜１＞〜ＶＰＩＸ＜ｎ＞である映像信号ＶＳＩＧを保持する。
【００３１】
時刻ｔ３において、列選択信号ＣＳＥＬ＜１＞が“Ｈ”になることにより、１列目の列回路ＣＯＬ＜１＞から、振幅がＶＰＩＸ＜１＞である映像信号ＶＳＩＧが出力される。この信号は、ＡＤ変換器１００の第１の容量ＤＡＣ回路１２０によってサンプリングされる。このとき、第１の容量ＤＡＣ回路１２０は、サンプリング動作ＳＡＭＰを開始する。
【００３２】
時刻ｔ４において、列選択信号ＣＳＥＬ＜１＞が“Ｌ”になり、かつ同時に列選択信号ＣＳＥＬ＜２＞が“Ｈ”になる。これによって、２列目の列回路ＣＯＬ＜２＞から、振幅がＶＰＩＸ＜２＞である映像信号ＶＳＩＧが出力される。この信号は、ＡＤ変換器１００の第２の容量ＤＡＣ回路１３０によってサンプリングされる。このとき、第２の容量ＤＡＣ回路１３０は、サンプリング動作ＳＡＭＰを開始する。時刻ｔ４において、第１の容量ＤＡＣ回路１２０はサンプリング動作ＳＡＭＰを終了し、かつＡＤ変換動作ＣＯＮＶを開始する。時刻ｔ４から変換時間ｔｄが経過した後の時刻ｔ５において、ＡＤ変換器１００はＡＤ変換結果ＡＤ＿ＲＥＳＵＬＴを更新し、かつ変換結果として１列目のデジタル信号Ｄ＜１＞を出力する。
【００３３】
時刻ｔ５の後も同様に、列選択信号ＣＳＥＬ＜３＞〜ＣＳＥＬ＜ｎ＞が順次“Ｈ”になることにより、列回路ＣＯＬ＜３＞〜ＣＯＬ＜ｎ＞から映像信号ＶＳＩＧが順次出力され、かつＡＤ変換器１００に入力される。
【００３４】
列回路ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧのサンプリング動作ＳＡＭＰは時刻ｔ７に開始し、かつ時刻ｔ８に終了する。列回路ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧのＡＤ変換動作ＣＯＮＶは時刻ｔ８に開始し、かつ時刻ｔ９に終了する。
【００３５】
上記の動作において、奇数列の列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ−１＞から出力された映像信号ＶＳＩＧはＡＤ変換器１００の第１の容量ＤＡＣ回路１２０によってサンプリングされる。偶数列の列回路ＣＯＬ＜２＞〜ＣＯＬ＜ｎ＞から出力された映像信号ＶＳＩＧはＡＤ変換器１００の第２の容量ＤＡＣ回路１３０によってサンプリングされる。一方の容量ＤＡＣ回路がサンプリング動作ＳＡＭＰを行う期間において、他方の容量ＤＡＣ回路はＡＤ変換動作ＣＯＮＶを行う。一方の容量ＤＡＣ回路によるサンプリング動作ＳＡＭＰと他方の容量ＤＡＣ回路によるＡＤ変換動作ＣＯＮＶとは、並行的に行われる。いずれの列回路も選択されない期間において、ＡＤ変換器１００の容量ＤＡＣ回路は休止状態ＳＴＡＢになる。
【００３６】
ＡＤ変換器１００は、列選択信号ＣＳＥＬ＜１＞〜ＣＳＥＬ＜ｎ＞が“Ｈ”から“Ｌ”に切り替わる瞬間に、その列選択信号ＣＳＥＬ＜ｉ＞に対応する列の列回路ＣＯＬ＜ｉ＞から出力された映像信号ＶＳＩＧのサンプリングを終了し、かつＡＤ変換を開始する。ＡＤ変換が終了したとき、ＡＤ変換器１００は、変換結果ＡＤ＿ＲＥＳＵＬＴを順次出力（更新）することにより、デジタル信号Ｄを生成する。デジタル信号Ｄは、図３においてＤ＜１＞〜Ｄ＜ｎ＞として示される各列のデジタルデータで構成されている。
【００３７】
１行ｎ列目の画素Ｐ［１，ｎ］からの読み出しが終了した後の時刻ｔ１０１（時刻ｔ１０に相当）において、行選択信号ＲＳＥＬ＜１＞は“Ｈ”から“Ｌ”に切り替わる。同時に行選択信号ＲＳＥＬ＜２＞は“Ｌ”から“Ｈ”に切り替わる。その後、２行１列目の画素Ｐ［２，１］から２行ｎ列目の画素Ｐ［２，ｎ］までの各画素Ｐから信号が、列回路ＣＯＬ＜１＞〜ＣＯＬ＜ｎ＞を通して読み出される。その後、同様に３行目からｍ行目の各画素Ｐからの信号が読み出され、かつ時刻ｔ３００に読み出しは完了する。各行における画素Ｐの読み出しが終了した後、再び各行における画素Ｐの露光が行われる。この露光が終了した後、時刻ｔ４００において行選択信号ＲＳＥＬ＜１＞が“Ｌ”から“Ｈ”に切り替わることにより、１行目の画素Ｐ［１，１］〜Ｐ［１，ｎ］からの読み出しが再び開始される。
【００３８】
上記のように、イメージセンサＩＭＧは、ＡＤ変換器１００と、複数の画素Ｐとを有する。複数の画素Ｐは、行列状に配置されている。複数の画素Ｐは、信号（リセット信号および映像信号）を出力する。複数の画素Ｐから出力された信号に基づく差動信号がＡＤ変換器１００に入力される。
【００３９】
図４を用いて、ＡＤ変換器１００の構成について説明する。図４は、ＡＤ変換器１００の構成を示している。
【００４０】
ＡＤ変換器１００の概略構成について説明する。ＡＤ変換器１００は、少なくとも、第１の容量ＤＡＣ回路１２０と、第２の容量ＤＡＣ回路１３０と、選択回路１４０と、比較回路１５０と、制御回路１６０とを有する。第１の容量ＤＡＣ回路１２０は、容量値が重み付けされた複数の第１の容量を有する。差動信号ＶＡが第１の容量ＤＡＣ回路１２０に入力される。第２の容量ＤＡＣ回路１３０は、容量値が重み付けされた複数の第２の容量を有する。差動信号ＶＡが第１の容量ＤＡＣ回路１２０に入力されるタイミングと異なるタイミングで差動信号ＶＡが第２の容量ＤＡＣ回路１３０に入力される。選択回路１４０は、第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０のいずれか１つを選択する。選択回路１４０は、第１の容量ＤＡＣ回路１２０が選択された第１の状態および第２の容量ＤＡＣ回路１３０が選択された第２の状態を切り替える。比較回路１５０は、選択回路１４０を介して第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０のいずれか１つの第１の出力ノードおよび第２の出力ノードに接続され、かつ第１の出力ノードおよび第２の出力ノードの電位を比較する。制御回路１６０は、比較回路１５０の比較結果に応じて、第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０を制御する。第１の容量ＤＡＣ回路１２０は、第２の容量ＤＡＣ回路１３０によるＡＤ変換動作（第２の動作）と並行してサンプリング動作（第１の動作）を行う。第１の容量ＤＡＣ回路１２０は、第２の容量ＤＡＣ回路１３０によるサンプリング動作と並行してＡＤ変換動作を行う。サンプリング動作において、第１の容量ＤＡＣ回路１２０または第２の容量ＤＡＣ回路１３０の入力信号に応じた電荷が複数の第１の容量または複数の第２の容量の各々にサンプリングされる。ＡＤ変換動作において、サンプリング動作により複数の第１の容量または複数の第２の容量の各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０は、サンプリング動作およびＡＤ変換動作を交互に行う。選択回路１４０は、第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０のうちＡＤ変換動作を行う容量ＤＡＣ回路を選択する。
【００４１】
ＡＤ変換器１００の詳細な構成について説明する。図４に示すように、ＡＤ変換器１００は、サンプリング回路１１０と、第１の容量ＤＡＣ回路１２０と、第２の容量ＤＡＣ回路１３０と、選択回路１４０と、比較回路１５０と、制御回路１６０とを有する。
【００４２】
サンプリング回路１１０は、差動信号ＶＡを構成する１対のアナログ信号ＶＡＰおよびアナログ信号ＶＡＮのトラックおよびホールドを行う。さらに、サンプリング回路１１０は、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮを第１の容量ＤＡＣ回路１２０または第２の容量ＤＡＣ回路１３０にサンプリングすることにより、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮをＡＤ変換器１００に取り込む。サンプリング回路１１０の動作は、サンプリング信号ＳＨ１およびサンプリング信号ＳＨ２に基づいて制御される。差動信号ＶＡは、複数の列回路ＣＯＬから出力された映像信号ＶＳＩＧに基づく。
【００４３】
第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０は、サンプリング回路１１０によってサンプリングされたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮを保持する。第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０は、制御回路１６０によって生成されるデジタル信号に基づく基準信号を生成する。第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０は、サンプリング回路１１０によってサンプリングされたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮの各々から基準信号を減算する。これによって、第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０は、差動信号ＶＡと８ビットのデジタル信号との間の累積残差を取得する。第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０は、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮのそれぞれから基準信号を減算した減算結果を、アナログ信号ＶＣＰおよびアナログ信号ＶＣＮとして、選択回路１４０を介して比較回路１５０に出力する。アナログ信号ＶＣＰおよびアナログ信号ＶＣＮは、累積残差が反映された信号である。
【００４４】
選択回路１４０は、第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０のいずれか１つを選択する。選択回路１４０は、選択された容量ＤＡＣ回路から出力されたアナログ信号ＶＣＰおよびアナログ信号ＶＣＮを比較回路１５０に出力する。選択回路１４０の動作は、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に基づいて制御される。
【００４５】
比較回路１５０は、第１の入力端子（非反転入力端子）と、第２の入力端子（反転入力端子）と、第１の出力端子（非反転出力端子）と、第２の出力端子（反転出力端子）とを有する。比較回路１５０の第１の入力端子および第２の入力端子は、選択回路１４０に接続されている。比較回路１５０の第１の入力端子および第２の入力端子は、選択回路１４０によって選択された容量ＤＡＣ回路に、選択回路１４０を介して接続される。選択回路１４０によって選択された容量ＤＡＣ回路から出力されたアナログ信号ＶＣＰおよびアナログ信号ＶＣＮが比較回路１５０に入力される。アナログ信号ＶＣＰが比較回路１５０の第１の入力端子に入力され、かつアナログ信号ＶＣＮが比較回路１５０の第２の入力端子に入力される。比較回路１５０は、アナログ信号ＶＣＰの電位とアナログ信号ＶＣＮの電位とを比較する。比較回路１５０は、比較結果に基づくデジタル信号ＶＯＰを第１の出力端子から出力し、かつ比較結果に基づくデジタル信号ＶＯＮを第２の出力端子から出力する。
【００４６】
具体的には、アナログ信号ＶＣＰの信号レベルがアナログ信号ＶＣＮの信号レベルよりも高い場合、比較回路１５０は、デジタル信号ＶＯＰとしてハイレベル（“Ｈ”）の信号を出力し、かつデジタル信号ＶＯＮとしてローレベル（“Ｌ”）の信号を出力する。アナログ信号ＶＣＰの信号レベルがアナログ信号ＶＣＮの信号レベルよりも低い場合、比較回路１５０は、デジタル信号ＶＯＰとしてローレベルの信号を出力し、かつデジタル信号ＶＯＮとしてハイレベルの信号を出力する。比較回路１５０の動作は、制御回路１６０によって生成される内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂに基づいて制御される。
【００４７】
制御回路１６０は、第１の入力端子と、第２の入力端子と、出力端子とを有する。制御回路１６０の第１の入力端子は、比較回路１５０の第１の出力端子に接続されている。制御回路１６０の第２の入力端子は、比較回路１５０の第２の出力端子に接続されている。デジタル信号ＶＯＰが制御回路１６０の第１の入力端子に入力され、かつデジタル信号ＶＯＮが制御回路１６０の第２の入力端子に入力される。制御回路１６０は、比較回路１５０からのデジタル信号ＶＯＰおよびデジタル信号ＶＯＮに基づくＡＤ変換結果のデジタル信号Ｄ０〜Ｄ７を生成する。制御回路１６０は、デジタル信号Ｄ０〜Ｄ７を出力端子から出力する。デジタル信号Ｄ０〜Ｄ７は、ＡＤ変換結果としてＡＤ変換器１００の後段の回路に出力される。ＡＤ変換器１００は、８ビット出力のＡＤ変換器であるが、この例に限らない。ＡＤ変換器１００の出力ビット数は、任意に設定され得る。
【００４８】
制御回路１６０は、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）ロジック回路として機能する。制御回路１６０は、２分探索アルゴリズムに従って、比較回路１５０による比較の結果を示すデジタル信号ＶＯＰおよびデジタル信号ＶＯＮに対応するデジタル信号ＤＰ１０〜ＤＰ１７，ＤＰ２０〜ＤＰ２７およびデジタル信号ＤＮ１０〜ＤＮ１７，ＤＮ２０〜ＤＮ２７の各ビットの値を逐次判定する。制御回路１６０は、デジタル信号ＶＯＰおよびデジタル信号ＶＯＮに対応するデジタル信号ＤＰ１０〜ＤＰ１７，ＤＰ２０〜ＤＰ２７およびデジタル信号ＤＮ１０〜ＤＮ１７，ＤＮ２０〜ＤＮ２７を第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０に供給する。制御回路１６０は、デジタル信号ＤＰ１０〜ＤＰ１７，ＤＰ２０〜ＤＰ２７を、ＡＤ変換の結果を表すデジタル信号Ｄ０〜Ｄ７として出力する。制御回路１６０は、比較回路１５０を制御するための内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを生成する。制御回路１６０は、生成された内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを比較回路１５０に供給する。制御回路１６０の動作は、クロック信号ＣＬＫ１およびクロック信号ＣＬＫ２に基づいて制御される。制御回路１６０は、クロック信号ＣＬＫ１またはクロック信号ＣＬＫ２がハイレベルである期間において、内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂを生成する。
【００４９】
第１の容量ＤＡＣ回路１２０は、容量回路１２１と、駆動回路１２２とを有する。容量回路１２１は、複数の容量間の電荷再配分を利用することにより、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮから基準信号を減算する。その結果、容量回路１２１は、累積残差を示すアナログ信号ＶＣＰおよびアナログ信号ＶＣＮを得る。駆動回路１２２は、制御回路１６０から入力されるデジタル信号ＤＰ１０〜ＤＰ１７およびデジタル信号ＤＮ１０〜ＤＮ１７に基づいて基準信号を発生することにより容量回路１２１を駆動する。
【００５０】
第２の容量ＤＡＣ回路１３０は、容量回路１３１と、駆動回路１３２とを有する。容量回路１３１は、複数の容量間の電荷再配分を利用することにより、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮから基準信号を減算する。その結果、第２の容量ＤＡＣ回路１３０は、累積残差を示すアナログ信号ＶＣＰおよびアナログ信号ＶＣＮを得る。駆動回路１３２は、制御回路１６０から入力されるデジタル信号ＤＰ２０〜ＤＰ２７およびデジタル信号ＤＮ２０〜ＤＮ２７に基づいて基準信号を発生することにより容量回路１３１を駆動する。
【００５１】
ＡＤ変換器１００は、デジタル信号Ｄ０〜Ｄ７の最上位ビット（Ｄ７）から最下位ビット（Ｄ０）に向かって、１ビットずつ順にＡＤ変換結果を得る。このＡＤ変換において、比較回路１５０は、第１の容量ＤＡＣ回路１２０の容量回路１２１または第２の容量ＤＡＣ回路１３０の容量回路１３１によって上記の減算が行われる都度、累積残差が反映されたアナログ信号ＶＣＰの電圧とアナログ信号ＶＣＮの電圧とを比較する。
【００５２】
図５および図６は、サンプリング回路１１０と、第１の容量ＤＡＣ回路１２０と、第２の容量ＤＡＣ回路１３０と、選択回路１４０との構成を示している。スペースの制約のため、図５において第２の容量ＤＡＣ回路１３０の内部の構成は省略されている。スペースの制約のため、図６において第１の容量ＤＡＣ回路１２０の内部の構成は省略されている。
【００５３】
サンプリング回路１１０は、スイッチ１１１Ｐ，１１１Ｎ，１１２Ｐ，１１２Ｎを有する。各スイッチは、第１の端子と第２の端子とを有する。各スイッチの状態は、オンとオフとの間で切り替わる。
【００５４】
スイッチ１１１Ｐの第１の端子Ｅ１Ｐ１は、アナログ信号ＶＡＰが入力される非反転入力端子ＩＮＰに接続されている。スイッチ１１１Ｐの第２の端子Ｅ２Ｐ１は、第１の容量ＤＡＣ回路１２０のノードＮＰ１に接続されている。スイッチ１１１Ｐがオンであるとき、スイッチ１１１Ｐの第１の端子Ｅ１Ｐ１と第２の端子Ｅ２Ｐ１とが接続される。このとき、アナログ信号ＶＡＰが第１の容量ＤＡＣ回路１２０のノードＮＰ１に入力される。スイッチ１１１Ｐがオフであるとき、スイッチ１１１Ｐの第１の端子Ｅ１Ｐ１と第２の端子Ｅ２Ｐ１との間が高インピーダンス状態になる。スイッチ１１１Ｐは、アナログ信号ＶＡＰをサンプリングする。スイッチ１１１Ｐがオンからオフに切り替わったとき、後述する容量部１２１Ｐにアナログ信号ＶＡＰが保持される。スイッチ１１１Ｐのオンとオフとは、サンプリング信号ＳＨ１に基づいて切り替わる。
【００５５】
スイッチ１１２Ｐの第１の端子Ｅ１Ｐ２は、アナログ信号ＶＡＰが入力される非反転入力端子ＩＮＰに接続されている。スイッチ１１２Ｐの第２の端子Ｅ２Ｐ２は、第２の容量ＤＡＣ回路１３０のノードＮＰ２に接続されている。スイッチ１１２Ｐがオンであるとき、スイッチ１１２Ｐの第１の端子Ｅ１Ｐ２と第２の端子Ｅ２Ｐ２とが接続される。このとき、アナログ信号ＶＡＰが第２の容量ＤＡＣ回路１３０のノードＮＰ２に入力される。スイッチ１１２Ｐがオフであるとき、スイッチ１１２Ｐの第１の端子Ｅ１Ｐ２と第２の端子Ｅ２Ｐ２との間が高インピーダンス状態になる。スイッチ１１２Ｐは、アナログ信号ＶＡＰをサンプリングする。スイッチ１１２Ｐがオンからオフに切り替わったとき、後述する容量部１３１Ｐにアナログ信号ＶＡＰが保持される。スイッチ１１２Ｐのオンとオフとは、サンプリング信号ＳＨ２に基づいて切り替わる。
【００５６】
スイッチ１１１Ｎの第１の端子Ｅ１Ｎ１は、アナログ信号ＶＡＮが入力される反転入力端子ＩＮＮに接続されている。スイッチ１１１Ｎの第２の端子Ｅ２Ｎ１は、第１の容量ＤＡＣ回路１２０のノードＮＮ１に接続されている。スイッチ１１１Ｎがオンであるとき、スイッチ１１１Ｎの第１の端子Ｅ１Ｎ１と第２の端子Ｅ２Ｎ１とが接続される。このとき、アナログ信号ＶＡＮが第１の容量ＤＡＣ回路１２０のノードＮＮ１に入力される。スイッチ１１１Ｎがオフであるとき、スイッチ１１１Ｎの第１の端子Ｅ１Ｎ１と第２の端子Ｅ２Ｎ１との間が高インピーダンス状態になる。スイッチ１１１Ｎは、アナログ信号ＶＡＮをサンプリングする。スイッチ１１１Ｎがオンからオフに切り替わったとき、後述する容量部１２１Ｎにアナログ信号ＶＡＮが保持される。スイッチ１１１Ｎのオンとオフとは、サンプリング信号ＳＨ１に基づいて切り替わる。
【００５７】
スイッチ１１２Ｎの第１の端子Ｅ１Ｎ２は、アナログ信号ＶＡＮが入力される反転入力端子ＩＮＮに接続されている。スイッチ１１２Ｎの第２の端子Ｅ２Ｎ２は、第２の容量ＤＡＣ回路１３０のノードＮＮ２に接続されている。スイッチ１１２Ｎがオンであるとき、スイッチ１１２Ｎの第１の端子Ｅ１Ｎ２と第２の端子Ｅ２Ｎ２とが接続される。このとき、アナログ信号ＶＡＮが第２の容量ＤＡＣ回路１３０のノードＮＮ２に入力される。スイッチ１１２Ｎがオフであるとき、スイッチ１１２Ｎの第１の端子Ｅ１Ｎ２と第２の端子Ｅ２Ｎ２との間が高インピーダンス状態になる。スイッチ１１２Ｎは、アナログ信号ＶＡＮをサンプリングする。スイッチ１１２Ｎがオンからオフに切り替わったとき、後述する容量部１３１Ｎにアナログ信号ＶＡＮが保持される。スイッチ１１２Ｎのオンとオフとは、サンプリング信号ＳＨ２に基づいて切り替わる。
【００５８】
第１の容量ＤＡＣ回路１２０を構成する容量回路１２１は、容量部１２１Ｐと、容量部１２１Ｎとを有する。容量部１２１Ｐは、減衰容量ＣＨＰ１と、バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１（第１の容量）とを有する。各容量は、第１の端子と第２の端子とを有する。減衰容量ＣＨＰ１の第１の端子は、ノードＮＰ１に接続されている。減衰容量ＣＨＰ１の第２の端子は、グランドＧＮＤに接続されている。バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１の第１の端子は、ノードＮＰ１に接続されている。バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１の第２の端子は、駆動回路１２２を構成する駆動部１２２Ｐに接続されている。減衰容量ＣＨＰ１およびバイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１は、サンプリング回路１１０のスイッチ１１１Ｐによってサンプリングされたアナログ信号ＶＡＰを保持する。
【００５９】
バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１は、制御回路１６０によって生成されるデジタル信号ＤＰ１０〜ＤＰ１７に対応して配置されている。バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１の各々の容量値は異なる。例えば、デジタル信号ＤＰ（ｎ＋１１）に対応するバイナリ容量Ｃ（ｎ＋１）Ｐ１の容量値は、デジタル信号ＤＰ１ｎに対応するバイナリ容量ＣｎＰ１の容量値の２倍である。ｎは、０から６までの整数である。バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１の各々の容量値は、デジタル信号ＤＰ１０〜ＤＰ１７の各ビットに応じた２進数で重み付けされている。
【００６０】
容量部１２１Ｎは、減衰容量ＣＨＮ１と、バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１（第１の容量）とを有する。各容量は、第１の端子と第２の端子とを有する。減衰容量ＣＨＮ１の第１の端子は、ノードＮＮ１に接続されている。減衰容量ＣＨＮ１の第２の端子は、グランドＧＮＤに接続されている。バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１の第１の端子は、ノードＮＮ１に接続されている。バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１の第２の端子は、駆動回路１２２を構成する駆動部１２２Ｎに接続されている。減衰容量ＣＨＮ１およびバイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１は、サンプリング回路１１０のスイッチ１１１Ｎによってサンプリングされたアナログ信号ＶＡＮを保持する。
【００６１】
バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１は、制御回路１６０によって生成されるデジタル信号ＤＮ１０〜ＤＮ１７に対応して配置されている。バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１の各々の容量値は異なる。バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１と同様に、バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１の各々の容量値は、デジタル信号ＤＮ１０〜ＤＮ１７の各ビットに応じた２進数で重み付けされている。
【００６２】
第２の容量ＤＡＣ回路１３０を構成する容量回路１３１は、容量部１３１Ｐと、容量部１３１Ｎとを有する。容量部１３１Ｐは、減衰容量ＣＨＰ２と、バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２（第２の容量）とを有する。各容量は、第１の端子と第２の端子とを有する。減衰容量ＣＨＰ２の第１の端子は、ノードＮＰ２に接続されている。減衰容量ＣＨＰ２の第２の端子は、グランドＧＮＤに接続されている。バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２の第１の端子は、ノードＮＰ２に接続されている。バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２の第２の端子は、駆動回路１３２を構成する駆動部１３２Ｐに接続されている。減衰容量ＣＨＰ２およびバイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２は、サンプリング回路１１０のスイッチ１１２Ｐによってサンプリングされたアナログ信号ＶＡＰを保持する。
【００６３】
バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２は、制御回路１６０によって生成されるデジタル信号ＤＰ２０〜ＤＰ２７に対応して配置されている。バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２の各々の容量値は異なる。バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１と同様に、バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２の各々の容量値は、デジタル信号ＤＰ２０〜ＤＰ２７の各ビットに応じた２進数で重み付けされている。
【００６４】
容量部１３１Ｎは、減衰容量ＣＨＮ２と、バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２（第２の容量）とを有する。各容量は、第１の端子と第２の端子とを有する。減衰容量ＣＨＮ２の第１の端子は、ノードＮＮ２に接続されている。減衰容量ＣＨＮ２の第２の端子は、グランドＧＮＤに接続されている。バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２の第１の端子は、ノードＮＮ２に接続されている。バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２の第２の端子は、駆動回路１３２を構成する駆動部１３２Ｎに接続されている。減衰容量ＣＨＮ２およびバイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２は、サンプリング回路１１０のスイッチ１１２Ｎによってサンプリングされたアナログ信号ＶＡＮを保持する。
【００６５】
バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２は、制御回路１６０によって生成されるデジタル信号ＤＮ２０〜ＤＮ２７に対応して配置されている。バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２の各々の容量値は異なる。バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１と同様に、バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２の各々の容量値は、デジタル信号ＤＮ２０〜ＤＮ２７の各ビットに応じた２進数で重み付けされている。
【００６６】
第１の容量ＤＡＣ回路１２０を構成する駆動回路１２２は、駆動部１２２Ｐと、駆動部１２２Ｎとを有する。駆動部１２２Ｐは、インバータＱ０Ｐ１〜Ｑ７Ｐ１を有する。インバータＱ０Ｐ１〜Ｑ７Ｐ１には、電源電圧が供給されている。このため、インバータＱ０Ｐ１〜Ｑ７Ｐ１の各々から出力される基準信号の振幅は電源電圧に等しい。インバータＱ０Ｐ１〜Ｑ７Ｐ１は、制御回路１６０によって生成されるデジタル信号ＤＰ１０〜ＤＰ１７に対応して配置されている。インバータＱ０Ｐ１〜Ｑ７Ｐ１は、入力端子と出力端子とを有する。デジタル信号ＤＰ１０〜ＤＰ１７の各ビットが制御回路１６０からインバータＱ０Ｐ１〜Ｑ７Ｐ１の入力端子に入力される。インバータＱ０Ｐ１〜Ｑ７Ｐ１の出力端子は、バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１の第２の端子に接続されている。
【００６７】
インバータＱ０Ｐ１〜Ｑ７Ｐ１は、制御回路１６０から出力されたデジタル信号ＤＰ１０〜ＤＰ１７を反転することにより基準信号を生成する。容量部１２１Ｐが有する複数のバイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１は、減衰容量ＣＨＰ１に保持されているアナログ信号ＶＡＰに基づく電荷から、基準信号に基づく電荷を電荷再配分により引き抜く。これによって、バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１は、アナログ信号ＶＡＰから基準信号を減算する。容量部１２１Ｐは、減算結果であるアナログ信号ＶＣＰをノードＮＰ１に出力する。
【００６８】
駆動部１２２Ｎは、インバータＱ０Ｎ１〜Ｑ７Ｎ１を有する。インバータＱ０Ｎ１〜Ｑ７Ｎ１には、電源電圧が供給されている。このため、インバータＱ０Ｎ１〜Ｑ７Ｎ１の各々から出力される基準信号の振幅は電源電圧に等しい。インバータＱ０Ｎ１〜Ｑ７Ｎ１は、制御回路１６０によって生成されるデジタル信号ＤＮ１０〜ＤＮ１７に対応して配置されている。インバータＱ０Ｎ１〜Ｑ７Ｎ１は、入力端子と出力端子とを有する。デジタル信号ＤＮ１０〜ＤＮ１７の各ビットが制御回路１６０からインバータＱ０Ｎ１〜Ｑ７Ｎ１の入力端子に入力される。インバータＱ０Ｎ１〜Ｑ７Ｎ１の出力端子は、バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１の第２の端子に接続されている。
【００６９】
インバータＱ０Ｎ１〜Ｑ７Ｎ１は、制御回路１６０から出力されたデジタル信号ＤＮ１０〜ＤＮ１７を反転することにより基準信号を生成する。容量部１２１Ｎが有する複数のバイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１は、減衰容量ＣＨＮ１に保持されているアナログ信号ＶＡＮに基づく電荷から、基準信号に基づく電荷を電荷再配分により引き抜く。これによって、バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１は、アナログ信号ＶＡＮから基準信号を減算する。容量部１２１Ｎは、減算結果であるアナログ信号ＶＣＮをノードＮＮ１に出力する。
【００７０】
第２の容量ＤＡＣ回路１３０を構成する駆動回路１３２は、駆動部１３２Ｐと、駆動部１３２Ｎとを有する。駆動部１３２Ｐは、インバータＱ０Ｐ２〜Ｑ７Ｐ２を有する。インバータＱ０Ｐ２〜Ｑ７Ｐ２には、電源電圧が供給されている。このため、インバータＱ０Ｐ２〜Ｑ７Ｐ２の各々から出力される基準信号の振幅は電源電圧に等しい。インバータＱ０Ｐ２〜Ｑ７Ｐ２は、制御回路１６０によって生成されるデジタル信号ＤＰ２０〜ＤＰ２７に対応して配置されている。インバータＱ０Ｐ２〜Ｑ７Ｐ２は、入力端子と出力端子とを有する。デジタル信号ＤＰ２０〜ＤＰ２７の各ビットが制御回路１６０からインバータＱ０Ｐ２〜Ｑ７Ｐ２の入力端子に入力される。インバータＱ０Ｐ２〜Ｑ７Ｐ２の出力端子は、バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２の第２の端子に接続されている。
【００７１】
インバータＱ０Ｐ２〜Ｑ７Ｐ２は、制御回路１６０から出力されたデジタル信号ＤＰ２０〜ＤＰ２７を反転することにより基準信号を生成する。容量部１３１Ｐが有する複数のバイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２は、減衰容量ＣＨＰ２に保持されているアナログ信号ＶＡＰに基づく電荷から、基準信号に基づく電荷を電荷再配分により引き抜く。これによって、バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２は、アナログ信号ＶＡＰから基準信号を減算する。容量部１２１Ｐは、減算結果であるアナログ信号ＶＣＰをノードＮＰ２に出力する。
【００７２】
駆動部１３２Ｎは、インバータＱ０Ｎ２〜Ｑ７Ｎ２を有する。インバータＱ０Ｎ２〜Ｑ７Ｎ２には、電源電圧が供給されている。このため、インバータＱ０Ｎ２〜Ｑ７Ｎ２の各々から出力される基準信号の振幅は電源電圧に等しい。インバータＱ０Ｎ２〜Ｑ７Ｎ２は、制御回路１６０によって生成されるデジタル信号ＤＮ２０〜ＤＮ２７に対応して配置されている。インバータＱ０Ｎ２〜Ｑ７Ｎ２は、入力端子と出力端子とを有する。デジタル信号ＤＮ２０〜ＤＮ２７の各ビットが制御回路１６０からインバータＱ０Ｎ２〜Ｑ７Ｎ２の入力端子に入力される。インバータＱ０Ｎ２〜Ｑ７Ｎ２の出力端子は、バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２の第２の端子に接続されている。
【００７３】
インバータＱ０Ｎ２〜Ｑ７Ｎ２は、制御回路１６０から出力されたデジタル信号ＤＮ２０〜ＤＮ２７を反転することにより基準信号を生成する。容量部１３１Ｎが有する複数のバイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２は、減衰容量ＣＨＮ２に保持されているアナログ信号ＶＡＮに基づく電荷から、基準信号に基づく電荷を電荷再配分により引き抜く。これによって、バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２は、アナログ信号ＶＡＮから基準信号を減算する。容量部１３１Ｎは、減算結果であるアナログ信号ＶＣＮをノードＮＮ２に出力する。
【００７４】
選択回路１４０は、スイッチ１４１Ｐと、スイッチ１４１Ｎと、スイッチ１４２Ｐと、スイッチ１４２Ｎとを有する。各スイッチは、第１の端子と第２の端子とを有する。各スイッチの状態は、オンとオフとの間で切り替わる。
【００７５】
スイッチ１４１Ｐの第１の端子Ｅ３Ｐ１は、第１の容量ＤＡＣ回路１２０のノードＮＰ１に接続されている。スイッチ１４１Ｐの第２の端子Ｅ４Ｐ１は、比較回路１５０の第１の入力端子に接続されている。スイッチ１４１Ｐがオンであるとき、スイッチ１４１Ｐの第１の端子Ｅ３Ｐ１と第２の端子Ｅ４Ｐ１とが接続される。このとき、容量部１２１Ｐによって生成されたアナログ信号ＶＣＰが比較回路１５０の第１の入力端子に入力される。スイッチ１４１Ｐがオフであるとき、スイッチ１４１Ｐの第１の端子Ｅ３Ｐ１と第２の端子Ｅ４Ｐ１との間が高インピーダンス状態になる。スイッチ１４１Ｐは、第１の容量ＤＡＣ回路１２０を選択し、かつ容量部１２１Ｐを選択する。スイッチ１４１Ｐのオンとオフとは、クロック信号ＣＬＫ１に基づいて切り替わる。
【００７６】
スイッチ１４１Ｎの第１の端子Ｅ３Ｎ１は、第１の容量ＤＡＣ回路１２０のノードＮＮ１に接続されている。スイッチ１４１Ｎの第２の端子Ｅ４Ｎ１は、比較回路１５０の第２の入力端子に接続されている。スイッチ１４１Ｎがオンであるとき、スイッチ１４１Ｎの第１の端子Ｅ３Ｎ１と第２の端子Ｅ４Ｎ１とが接続される。このとき、容量部１２１Ｎによって生成されたアナログ信号ＶＣＮが比較回路１５０の第２の入力端子に入力される。スイッチ１４１Ｎがオフであるとき、スイッチ１４１Ｎの第１の端子Ｅ３Ｎ１と第２の端子Ｅ４Ｎ１との間が高インピーダンス状態になる。スイッチ１４１Ｎは、第１の容量ＤＡＣ回路１２０を選択し、かつ容量部１２１Ｎを選択する。スイッチ１４１Ｎのオンとオフとは、クロック信号ＣＬＫ１に基づいて切り替わる。
【００７７】
スイッチ１４２Ｐの第１の端子Ｅ３Ｐ２は、第２の容量ＤＡＣ回路１３０のノードＮＰ２に接続されている。スイッチ１４２Ｐの第２の端子Ｅ４Ｐ２は、比較回路１５０の第１の入力端子に接続されている。スイッチ１４２Ｐがオンであるとき、スイッチ１４２Ｐの第１の端子Ｅ３Ｐ２と第２の端子Ｅ４Ｐ２とが接続される。このとき、容量部１３１Ｐによって生成されたアナログ信号ＶＣＰが比較回路１５０の第１の入力端子に入力される。スイッチ１４２Ｐがオフであるとき、スイッチ１４２Ｐの第１の端子Ｅ３Ｐ２と第２の端子Ｅ４Ｐ２との間が高インピーダンス状態になる。スイッチ１４２Ｐは、第２の容量ＤＡＣ回路１３０を選択し、かつ容量部１３１Ｐを選択する。スイッチ１４２Ｐのオンとオフとは、クロック信号ＣＬＫ２に基づいて切り替わる。
【００７８】
スイッチ１４２Ｎの第１の端子Ｅ３Ｎ２は、第２の容量ＤＡＣ回路１３０のノードＮＮ２に接続されている。スイッチ１４２Ｎの第２の端子Ｅ４Ｎ２は、比較回路１５０の第２の入力端子に接続されている。スイッチ１４２Ｎがオンであるとき、スイッチ１４２Ｎの第１の端子Ｅ３Ｎ２と第２の端子Ｅ４Ｎ２とが接続される。このとき、容量部１３１Ｎによって生成されたアナログ信号ＶＣＮが比較回路１５０の第２の入力端子に入力される。スイッチ１４２Ｎがオフであるとき、スイッチ１４２Ｎの第１の端子Ｅ３Ｎ２と第２の端子Ｅ４Ｎ２との間が高インピーダンス状態になる。スイッチ１４２Ｎは、第２の容量ＤＡＣ回路１３０を選択し、かつ容量部１３１Ｎを選択する。スイッチ１４２Ｎのオンとオフとは、クロック信号ＣＬＫ２に基づいて切り替わる。
【００７９】
ノードＮＰ１は、スイッチ１１１Ｐの第２の端子Ｅ２Ｐ１と、減衰容量ＣＨＰ１の第１の端子と、バイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１の第１の端子と、スイッチ１４１Ｐの第１の端子Ｅ３Ｐ１とに接続されている。ノードＮＰ１は、これらに電気的に接続された信号線上の任意の位置である。ノードＮＰ１は、第１の容量ＤＡＣ回路１２０の第１の入力ノードおよび第１の出力ノードを構成する。ノードＮＮ１は、スイッチ１１１Ｎの第２の端子Ｅ２Ｎ１と、減衰容量ＣＨＮ１の第１の端子と、バイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１の第１の端子と、スイッチ１４１Ｎの第１の端子Ｅ３Ｎ１とに接続されている。ノードＮＮ１は、これらに電気的に接続された信号線上の任意の位置である。ノードＮＮ１は、第１の容量ＤＡＣ回路１２０の第２の入力ノードおよび第２の出力ノードを構成する。
【００８０】
ノードＮＰ２は、スイッチ１１２Ｐの第２の端子Ｅ２Ｐ２と、減衰容量ＣＨＰ２の第１の端子と、バイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２の第１の端子と、スイッチ１４２Ｐの第１の端子Ｅ３Ｐ２とに接続されている。ノードＮＰ２は、これらに電気的に接続された信号線上の任意の位置である。ノードＮＰ２は、第２の容量ＤＡＣ回路１３０の第１の入力ノードおよび第１の出力ノードを構成する。ノードＮＮ２は、スイッチ１１２Ｎの第２の端子Ｅ２Ｎ２と、減衰容量ＣＨＮ２の第１の端子と、バイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２の第１の端子と、スイッチ１４２Ｎの第１の端子Ｅ３Ｎ２とに接続されている。ノードＮＮ２は、これらに電気的に接続された信号線上の任意の位置である。ノードＮＮ２は、第２の容量ＤＡＣ回路１３０の第２の入力ノードおよび第２の出力ノードを構成する。
【００８１】
ＡＤ変換器１００の概略動作について説明する。サンプリング動作において、アナログ信号ＶＡＰが第１の容量ＤＡＣ回路１２０のノードＮＰ１または第２の容量ＤＡＣ回路１３０のノードＮＰ２に印加される。サンプリング動作において、第１の電荷が減衰容量ＣＨＰ１および複数のバイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１に保持される。または、サンプリング動作において、第２の電荷が減衰容量ＣＨＮ１および複数のバイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１に保持される。第１の電荷および第２の電荷は、アナログ信号ＶＡＰの電位と基準信号の電位との電位差に基づく。サンプリング動作において、アナログ信号ＶＡＮが第１の容量ＤＡＣ回路１２０のノードＮＮ１または第２の容量ＤＡＣ回路１３０のノードＮＮ２に印加される。サンプリング動作において、第３の電荷が減衰容量ＣＨＰ２および複数のバイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２に保持される。または、サンプリング動作において、第４の電荷が減衰容量ＣＨＮ２および複数のバイナリ容量Ｃ０Ｎ２〜Ｃ７Ｎ２に保持される。第３の電荷および第４の電荷は、アナログ信号ＶＡＮの電位と基準信号の電位との電位差に基づく。
【００８２】
第１の容量ＤＡＣ回路１２０によるＡＤ変換動作において、第１の電荷に基づく第１の電位が比較回路１５０に入力され、かつ第２の電荷に基づく第２の電位が比較回路１５０に入力される。比較回路１５０は、第１の電位と第２の電位とを比較する。第２の容量ＤＡＣ回路１３０によるＡＤ変換動作において、第３の電荷に基づく第３の電位が比較回路１５０に入力され、かつ第４の電荷に基づく第４の電位が比較回路１５０に入力される。比較回路１５０は、第３の電位と第４の電位とを比較する。
【００８３】
制御回路１６０は、比較結果に基づいて、第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０のうち、ＡＤ変換動作が行われている容量ＤＡＣ回路を制御する。つまり、制御回路１６０は、比較結果に基づいて、選択回路１４０によって選択された容量ＤＡＣ回路を制御する。制御回路１６０は、比較結果に基づく制御信号（デジタル信号ＤＰ１０〜ＤＰ１７，ＤＰ１０Ｎ〜ＤＰ１７Ｎ，ＤＰ２０〜ＤＰ２７，ＤＰ２０Ｎ〜ＤＰ２７Ｎ）を、選択回路１４０によって選択された容量ＤＡＣ回路に出力する。第１の容量ＤＡＣ回路１２０によるＡＤ変換動作において、制御信号（デジタル信号ＤＰ１０〜ＤＰ１７，ＤＰ１０Ｎ〜ＤＰ１７Ｎ）に基づく基準信号が生成され、かつ基準信号に基づいて、第１の電荷または第２の電荷が変化する。第２の容量ＤＡＣ回路１３０によるＡＤ変換動作において、制御信号（デジタル信号ＤＰ２０〜ＤＰ２７，ＤＰ２０Ｎ〜ＤＰ２７Ｎ）に基づく基準信号が生成され、かつ基準信号に基づいて、第３の電荷または第４の電荷が変化する。
【００８４】
図７を用いてＡＤ変換器１００の動作について説明する。図７は、ＡＤ変換器１００の動作に関する信号を示している。図７において、サンプリング信号ＳＨ１と、クロック信号ＣＬＫ１と、サンプリング信号ＳＨ２と、クロック信号ＣＬＫ２と、内部クロック信号ＢＩＴ＿ＣＬＫとが示されている。図７において、アナログ信号ＶＡＰと、アナログ信号ＶＡＮと、アナログ信号ＶＣＰと、アナログ信号ＶＣＮと、デジタル信号ＶＯＰと、デジタル信号ＶＯＮとが示されている。図７において、デジタル信号ＶＯＰに対応するデジタル信号ＤＰ０〜ＤＰ７と、デジタル信号ＶＯＮに対応するデジタル信号ＤＮ０〜ＤＮ７とが示されている。デジタル信号ＤＰ０〜ＤＰ７は、デジタル信号ＤＰ１０〜ＤＰ１７またはデジタル信号ＤＰ２０〜ＤＰ２７を示す。デジタル信号ＤＮ０〜ＤＰＮは、デジタル信号ＤＮ１０〜ＤＮ１７またはデジタル信号ＤＮ２０〜ＤＮ２７を示す。図７において、横軸は時間を示し、かつ縦軸は信号レベルを示している。
【００８５】
サンプリング信号ＳＨ１またはサンプリング信号ＳＨ２がハイレベルである場合、サンプリング回路１１０は、差動信号ＶＡとして入力されるアナログ信号ＶＡＰとアナログ信号ＶＡＮとを第１の容量ＤＡＣ回路１２０または第２の容量ＤＡＣ回路１３０にトラックおよびサンプリングする。サンプリング信号ＳＨ１またはサンプリング信号ＳＨ２がハイレベルからローレベルに変化するタイミングで、サンプリング回路１１０は、アナログ信号ＶＡＰとアナログ信号ＶＡＮとをホールドする。
【００８６】
以下では、サンプリング信号ＳＨ１がハイレベルである期間を第１のサンプリング期間と称し、かつサンプリング信号ＳＨ２がハイレベルである期間を第２のサンプリング期間と称す。以下では、サンプリング信号ＳＨ１がローレベルである期間を第１のホールド期間と称し、かつサンプリング信号ＳＨ２がローレベルである期間を第２のホールド期間と称す。
【００８７】
第１のサンプリング期間において第２の容量ＤＡＣ回路１３０によるＡＤ変換が完了した後、クロック信号ＣＬＫ１がハイレベルである期間において、第１の容量ＤＡＣ回路１２０にサンプリングされたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮは、選択回路１４０を介して比較回路１５０に出力される。これによって、第２の容量ＤＡＣ回路１３０によるＡＤ変換動作により生成されたアナログ信号ＶＣＰおよびアナログ信号ＶＣＮが入力された比較回路１５０はリセットされる。このリセット動作において、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮが基準電圧として比較回路１５０に印加される。
【００８８】
第２のサンプリング期間において第１の容量ＤＡＣ回路１２０によるＡＤ変換が完了した後、クロック信号ＣＬＫ２がハイレベルである期間において、第２の容量ＤＡＣ１３０にサンプリングされたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮは、選択回路１４０を介して比較回路１５０に出力される。これによって、第１の容量ＤＡＣ回路１２０によるＡＤ変換動作により生成されたアナログ信号ＶＣＰおよびアナログ信号ＶＣＮが入力された比較回路１５０はリセットされる。このリセット動作において、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮが基準電圧として比較回路１５０に印加される。
【００８９】
上記のように、サンプリング動作とＡＤ変換動作との間に、基準電圧を比較回路１５０の第１の入力端子および第２の入力端子に印加するリセット動作が行われる。
【００９０】
ＡＤ変換器１００は、サンプリング期間においてサンプリング回路１１０によってサンプリングされたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮのＡＤ変換をホールド期間において実施する。概略的には、ＡＤ変換器１００は、ホールド期間において制御回路１６０から入力された内部クロック信号ＢＩＴ＿ＣＬＫおよび反転内部クロック信号ＢＩＴ＿ＣＬＫｂのタイミングに合わせて、デジタル信号Ｄ０〜Ｄ７の最上位ビット（Ｄ７）から最下位ビット（Ｄ０）に向かって、デジタル信号Ｄ０〜Ｄ７の各ビットの値を逐次決定する。これによって、ＡＤ変換器１００は、サンプリング回路１１０によってホールドされたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮのＡＤ変換を実施し、かつデジタル信号Ｄ０〜Ｄ７を生成する。
【００９１】
ＡＤ変換器１００によるＡＤ変換について詳細に説明する。図７に示す時刻ｔ０より前の第１のサンプリング期間において、サンプリング信号ＳＨ１はハイレベルである。このため、サンプリング回路１１０のスイッチ１１０Ｐおよびスイッチ１１０Ｎはオンである。この場合、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮは、サンプリング回路１１０によりサンプリング（トラック）され、かつ第１の容量ＤＡＣ回路１２０に出力される。サンプリング回路１１０から出力されたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮの電位に対応する電荷が第１の容量ＤＡＣ回路１２０の減衰容量ＣＨＰ１，ＣＨＮ１およびバイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１，Ｃ０Ｎ１〜Ｃ７Ｎ１にサンプリングされる。
【００９２】
第１のサンプリング期間が開始されたとき、制御回路１６０から出力されるデジタル信号ＤＰ０〜ＤＰ７およびデジタル信号ＤＮ０〜ＤＮ７の各ビットは“０”に設定（初期化）されている。時刻ｔ０において、クロック信号ＣＬＫ１がローレベルからハイレベルに変化することにより、リセット期間が開始される。これによって、選択回路１４０のスイッチ１４１Ｐおよびスイッチ１４１Ｎがオンになる。その結果、比較回路１５０の第１の入力端子にアナログ信号ＶＡＰが印加され、かつ比較回路１５０の第２の入力端子にアナログ信号ＶＡＮが印加される。つまり、比較回路１５０はリセット状態になる。同時に、クロック信号ＣＬＫ２は、ハイレベルからローレベルに変化する。
【００９３】
時刻ｔ１において、サンプリング信号ＳＨ１がハイレベルからローレベルに変化することにより、第１のサンプリング期間が終了し、かつ第１のホールド期間が開始される。これによって、サンプリング回路１１０のスイッチ１１０Ｐおよびスイッチ１１０Ｎがオフになる。このため、サンプリング信号ＳＨ１がハイレベルからローレベルに変化する直前のアナログ信号ＶＡＰが、容量回路１２１の減衰容量ＣＨＰ１およびバイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１にホールドされる。サンプリング信号ＳＨ１がハイレベルからローレベルに変化する直前のアナログ信号ＶＡＮが、容量回路１２１の減衰容量ＣＨＮ１およびバイナリ容量Ｃ０Ｎ１〜Ｃ７Ｎ１にホールドされる。上記のようにホールドされたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮは、アナログ信号ＶＣＰおよびアナログ信号ＶＣＮとして、第１の容量ＤＡＣ回路１２０から選択回路１４０を介して比較回路１５０に出力される。第１のホールド期間におけるＡＤ変換は、第１の容量ＤＡＣ回路１２０にサンプリングされた電荷に基づいて行われる。
【００９４】
比較回路１５０は、制御回路１６０による制御に従って、第１の容量ＤＡＣ回路１２０から出力されたアナログ信号ＶＣＰとアナログ信号ＶＣＮとを逐次比較する。時刻ｔ０の後、内部クロック信号ＢＩＴ＿ＣＬＫの最初のサイクルに相当する時刻ｔ２から時刻ｔ３までの期間Ｔ１における動作について説明する。
【００９５】
時刻ｔ１において、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮが容量回路１２１にホールドされ、かつアナログ信号ＶＣＰおよびアナログ信号ＶＣＮが第１の容量ＤＡＣ回路１２０から出力される。この状態で、時刻ｔ２において内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルになる。これによって、比較回路１５０がアクティブになり、かつ比較回路１５０はアナログ信号ＶＣＰとアナログ信号ＶＣＮとの比較を開始する。
【００９６】
図７に示す例において、時刻ｔ２におけるアナログ信号ＶＣＰの信号レベルはアナログ信号ＶＣＮの信号レベルよりも大きい（ＶＣＰ＞ＶＣＮ）。このため、比較回路１５０は、比較結果として、ハイレベルのデジタル信号ＶＯＰおよびローレベルのデジタル信号ＶＯＮを出力する。制御回路１６０は、比較回路１５０の比較結果に基づいて、ハイレベルのデジタル信号ＤＰ１７とローレベルのデジタル信号ＤＮ１７とを出力する。これによって、ＡＤ変換結果であるデジタル信号Ｄ０〜Ｄ７のうち、最上位ビット（Ｄ７）の値が決定される。デジタル信号ＤＰ１７がデジタル信号Ｄ７として出力される。
【００９７】
デジタル信号ＤＰ１７がローレベルからハイレベルになることにより、デジタル信号ＤＰ１７が入力される駆動部１２２ＰのインバータＱ７Ｐ１からの基準信号はハイレベルからローレベルに変化する。このため、インバータＱ７Ｐ１からの基準信号が印加されるバイナリ容量Ｃ７Ｐ１の第１の端子と第２の端子との間の電圧が変化する。バイナリ容量Ｃ７Ｐ１の端子間の電圧の変化量に応じて、バイナリ容量Ｃ７Ｐ１に蓄積されている電荷が引き抜かれることにより、電荷再配分が行われる。電荷再配分により、ノードＮＰ１の電位は、バイナリ容量Ｃ７Ｐ１から引き抜かれた電荷に対応した電位に低下する。このため、ノードＮＰ１の電位によって与えられるアナログ信号ＶＣＰの信号レベルが低下する。
【００９８】
デジタル信号ＤＮ１７はローレベルに保たれているため、デジタル信号ＤＮ１７が入力される駆動部１２２ＮのインバータＱ７Ｎ１からの基準信号は、ハイレベルに保たれる。このため、インバータＱ７Ｎ１からの基準信号が印加されるバイナリ容量Ｃ７Ｎ１の電荷は移動しない。つまり、ノードＮＮ１の電位は変化しない。このため、ノードＮＮ１の電位によって与えられるアナログ信号ＶＣＮの信号レベルは変化しない。
【００９９】
期間Ｔ１において、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルになり、かつ反転内部クロック信号ＢＩＴ＿ＣＬＫｂがハイレベルになる。これによって、比較回路１５０はインアクティブになる。この場合、比較回路１５０は、ローレベルのデジタル信号ＶＯＰおよびデジタル信号ＶＯＮを出力する。
【０１００】
内部クロック信号ＢＩＴ＿ＣＬＫの２番目のサイクルに相当する時刻ｔ３からｔ４までの期間Ｔ２における動作について説明する。
【０１０１】
上記のように、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮが容量回路１２１にホールドされ、かつアナログ信号ＶＣＰおよびアナログ信号ＶＣＮが第１の容量ＤＡＣ回路１２０から出力される。この状態で、時刻ｔ３において内部クロック信号ＢＩＴ＿ＣＬＫがローレベルからハイレベルになり、かつ反転内部クロック信号ＢＩＴ＿ＣＬＫｂがハイレベルからローレベルになる。これによって、比較回路１５０がアクティブになり、かつ比較回路１５０はアナログ信号ＶＣＰとアナログ信号ＶＣＮとの比較を開始する。
【０１０２】
図７に示す例において、時刻ｔ３におけるアナログ信号ＶＣＰの信号レベルはアナログ信号ＶＣＮの信号レベルよりも小さい（ＶＣＰ＜ＶＣＮ）。このため、比較回路１５０は、比較結果として、ローレベルのデジタル信号ＶＯＰおよびハイレベルのデジタル信号ＶＯＮを出力する。制御回路１６０は、比較回路１５０の比較結果に基づいて、ローレベルのデジタル信号ＤＰ１６とハイレベルのデジタル信号ＤＮ１６とを出力する。これによって、Ａ／Ｄ変換であるデジタル信号Ｄ０〜Ｄ７のうち、最上位から２番目のビット（Ｄ６）の値が決定される。デジタル信号ＤＰ１６はデジタル信号Ｄ６として出力される。
【０１０３】
デジタル信号ＤＮ１６がローレベルからハイレベルになることにより、デジタル信号ＤＮ１６が入力される駆動部１２２ＮのインバータＱ６Ｎ１からの基準信号はハイレベルからローレベルに変化する。このため、インバータＱ６Ｎ１からの基準信号が印加されるバイナリ容量Ｃ６Ｎ１の第１の端子と第２の端子との間の電圧が変化する。バイナリ容量Ｃ６Ｎ１の端子間の電圧の変化量に応じて、バイナリ容量Ｃ６Ｎ１に蓄積されている電荷が引き抜かれることにより、電荷再配分が行われる。電荷再配分により、ノードＮＮ１の電位は、バイナリ容量Ｃ６Ｎ１から引き抜かれた電荷に対応した電位に低下する。このため、ノードＮＮ１の電位によって与えられるアナログ信号ＶＣＮの信号レベルが低下する。
【０１０４】
デジタル信号ＤＰ１６はローレベルに保たれているため、デジタル信号ＤＰ１６が入力される駆動部１２２ＰのインバータＱ６Ｐ１からの基準信号は、ハイレベルに保たれる。このため、インバータＱ６Ｐ１からの基準信号が印加されるバイナリ容量Ｃ６Ｐ１の電荷は移動しない。つまり、ノードＮＰ１の電位は変化しない。このため、ノードＮＰ１の電位によって与えられるアナログ信号ＶＣＰの信号レベルは変化しない。
【０１０５】
期間Ｔ２において、内部クロック信号ＢＩＴ＿ＣＬＫがローレベルになり、かつ反転内部クロック信号ＢＩＴ＿ＣＬＫｂがハイレベルになる。これによって、比較回路１５０はインアクティブになる。この場合、比較回路１５０は、ローレベルのデジタル信号ＶＯＰおよびデジタル信号ＶＯＮを出力する。
【０１０６】
時刻ｔ４の後の期間Ｔ３〜Ｔ８において、上記の期間Ｔ１または期間Ｔ２における動作と同様の動作が行われる。つまり、期間Ｔ３〜Ｔ８において、逐次比較が実施される。これによって、デジタル信号Ｄ０〜Ｄ７の３番目のビット（Ｄ５）から最下位ビット（Ｄ０）の各値が決定される。その結果、ＡＤ変換により全てのビットの値が決定されたデジタル信号Ｄ０〜Ｄ７が得られる。
【０１０７】
期間Ｔ８において、最下位ビット（Ｄ０）が決定される。同時に制御回路１６０は、ＡＤ変換により最終的に得られたデジタル信号Ｄ０〜Ｄ７を出力端子から出力する。
【０１０８】
期間Ｔ８が終了する時刻ｔ１０において、クロック信号ＣＬＫ１がハイレベルからローレベルに変化することにより、第１の容量ＤＡＣ回路１２０におけるＡＤ変換期間が終了する。同時にクロック信号ＣＬＫ２がローレベルからハイレベルに変化することにより、リセット期間が開始される。これによって、選択回路１４０のスイッチ１４２Ｐおよびスイッチ１４２Ｎがオンになる。その結果、比較回路１５０の第１の入力端子にアナログ信号ＶＡＰが印加され、かつ比較回路１５０の第２の入力端子にアナログ信号ＶＡＮが印加される。つまり、比較回路１５０はリセット状態になる。
【０１０９】
時刻ｔ１１において、サンプリング信号ＳＨ１がローレベルからハイレベルに変化することにより、第１のサンプリング期間が開始される。これによって、サンプリング回路１１０から出力されたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮの電位に対応する電荷が第１の容量ＤＡＣ回路１２０の減衰容量ＣＨＰ１，ＣＨＮ１およびバイナリ容量Ｃ０Ｐ１〜Ｃ７Ｐ１，Ｃ０Ｎ１〜Ｃ７Ｎ１にサンプリングされる。第１のサンプリング期間において、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮが第１の容量ＤＡＣ回路１２０に入力され、かつ第１の容量ＤＡＣ回路１２０にサンプリングされる。
【０１１０】
一方、時刻ｔ１において、サンプリング信号ＳＨ２がローレベルからハイレベルに変化することにより、第２のサンプリング期間が開始される。これによって、サンプリング回路１１０のスイッチ１１２Ｐおよびスイッチ１１２Ｎがオンになる。このため、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮは、サンプリング回路１１０によりサンプリング（トラック）され、かつ第２の容量ＤＡＣ回路１３０に出力される。サンプリング回路１１０から出力されたアナログ信号ＶＡＰおよびアナログ信号ＶＡＮの電位に対応する電荷が第２の容量ＤＡＣ回路１３０の減衰容量ＣＨＰ２，ＣＨＮ２およびバイナリ容量Ｃ０Ｐ２〜Ｃ７Ｐ２，Ｃ０Ｎ２〜Ｃ７Ｎ２にサンプリングされる。第２のサンプリング期間において、アナログ信号ＶＡＰおよびアナログ信号ＶＡＮが第２の容量ＤＡＣ回路１３０に入力され、かつ第２の容量ＤＡＣ回路１３０にサンプリングされる。
【０１１１】
第２のサンプリング期間が開始されたとき、制御回路１６０から出力されるデジタル信号ＤＰ０〜ＤＰ７およびデジタル信号ＤＮ０〜ＤＮ７の各ビットは“０”に設定（初期化）されている。その後、時刻ｔ１１において、サンプリング信号ＳＨ２がハイレベルからローレベルに変化することにより、第２のサンプリング期間が終了し、かつ第２のホールド期間が開始される。時刻ｔ１２から時刻ｔ２１までの第２のホールド期間において、ＡＤ変換が実施される。時刻ｔ１２から時刻ｔ２１までの第２のホールド期間におけるＡＤ変換は、第２の容量ＤＡＣ回路１３０にサンプリングされた電荷に基づいて行われる。第２のホールド期間におけるＡＤ変換は、第１のホールド期間におけるＡＤ変換と同様である。
【０１１２】
本発明の各態様のＡＤ変換器における第１の容量ＤＡＣ回路および第２の容量ＤＡＣ回路は、第１の容量および第２の容量以外の構成を有していなくてもよい。本発明の各態様のＡＤ変換器に入力され、かつＡＤ変換対象である信号は、映像信号以外の信号であってもよい。本発明の各態様のイメージセンサは、複数の画素およびＡＤ変換器以外の構成を有していなくてもよい。
【０１１３】
第１の実施形態のＡＤ変換器１００において、２つの容量ＤＡＣ回路のいずれか１つがＡＤ変換動作を行う期間に、他方の容量ＤＡＣ回路はサンプリング動作を行う。このように、ＡＤ変換器１００の２つの容量ＤＡＣ回路がサンプリング動作とＡＤ変換動作とを同時に行うことができる。このため、ＡＤ変換器１００は、ＡＤ変換を高速に行うことができる。ＡＤ変換を行うための比較回路１５０および制御回路１６０が２つの容量ＤＡＣ回路で共有されるため、チップ面積を小型化することができる。
【０１１４】
（第２の実施形態）
図８を用いて、本発明の第２の実施形態のＡＤ変換器２００の構成について説明する。図８は、ＡＤ変換器２００の構成を示している。図８に示す構成について、図４に示す構成と異なる点を説明する。
【０１１５】
ＡＤ変換器２００は、ＡＤ変換器１００における構成に加えて、リセットスイッチ１７０を有する。リセットスイッチ１７０は、スイッチ１７１と、スイッチ１７２とを有する。
【０１１６】
スイッチ１７１およびスイッチ１７２は、第１の端子と第２の端子とを有する。スイッチ１７１の第１の端子は、比較回路１５０の第１の入力端子に接続されている。スイッチ１７１の第２の端子は、図５および図６に示す非反転入力端子ＩＮＰに接続されている。スイッチ１７１がオンであるとき、スイッチ１７１の第１の端子と第２の端子とが接続される。このとき、アナログ信号ＶＡＰが比較回路１５０の第１の入力端子に入力される。スイッチ１７１がオフであるとき、スイッチ１７１の第１の端子と第２の端子との間が高インピーダンス状態になる。スイッチ１７１は、アナログ信号ＶＡＰをサンプリングする。スイッチ１７１のオンとオフとは、制御信号ＲＳＴに基づいて切り替わる。
【０１１７】
スイッチ１７２の第１の端子は、比較回路１５０の第２の入力端子に接続されている。スイッチ１７２の第２の端子は、図５および図６に示す反転入力端子ＩＮＮに接続されている。スイッチ１７２がオンであるとき、スイッチ１７２の第１の端子と第２の端子とが接続される。このとき、アナログ信号ＶＡＮが比較回路１５０の第２の入力端子に入力される。スイッチ１７２がオフであるとき、スイッチ１７２の第１の端子と第２の端子との間が高インピーダンス状態になる。スイッチ１７２は、アナログ信号ＶＡＮをサンプリングする。スイッチ１７２のオンとオフとは、制御信号ＲＳＴに基づいて切り替わる。上記以外の点については、図８に示す構成は、図４に示す構成と同様である。第１の実施形態のイメージセンサＩＭＧは、ＡＤ変換器１００の代わりにＡＤ変換器２００を有してもよい。
【０１１８】
図９を用いてＡＤ変換器２００の動作について説明する。図９は、ＡＤ変換器２００の動作に関する信号を示している。図９において、図７に示す信号に対して制御信号ＲＳＴが追加されている。図９において、制御信号ＲＳＴ以外の信号は、図７に示す信号と同一である。図９に示す動作について、図７に示す動作と異なる点を説明する。
【０１１９】
時刻ｔ０において、制御信号ＲＳＴがローレベルからハイレベルに変化することにより、リセットスイッチ１７０のスイッチ１７１およびスイッチ１７２がオンになる。これによって、比較回路１５０の第１の入力端子にアナログ信号ＶＡＰが印加され、かつ比較回路１５０の第２の入力端子にアナログ信号ＶＡＮが印加される。つまり、比較回路１５０はリセット状態になる。時刻ｔ１において、制御信号ＲＳＴがハイレベルからローレベルに変化することにより、リセットスイッチ１７０のスイッチ１７１およびスイッチ１７２がオフになる。これによって、比較回路１５０のリセットは終了する。
【０１２０】
時刻ｔ１０から時刻ｔ１１および時刻ｔ２０から時刻ｔ２１において、制御信号ＲＳＴはハイレベルである。このとき、比較回路１５０はリセット状態である。上記以外の点については、図９に示す動作は、図７に示す動作と同様である。
【０１２１】
ＡＤ変換器２００は、差動信号ＶＡが入力される第１のノード（非反転入力端子ＩＮＰ）および第２のノード（反転入力端子ＩＮＮ）を有する。ＡＤ変換器２００は、オンとオフとが切り替わるリセットスイッチ１７０（接続スイッチ）を有する。第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０の第１の入力ノード（ノードＮＰ１およびノードＮＰ２）は第１のノードに電気的に接続される。第１の容量ＤＡＣ回路１２０および第２の容量ＤＡＣ回路１３０の第２の入力ノード（ノードＮＮ１およびノードＮＮ２）は第２のノードに電気的に接続される。リセット動作のみにおいて、リセットスイッチ１７０はオンになる。リセット動作のみにおいて、リセットスイッチ１７０は、第１のノードおよび比較回路１５０の第１の入力端子を接続し、かつ第２のノードおよび比較回路１５０の第２の入力端子を接続する。
【０１２２】
第１の実施形態のＡＤ変換器１００においてリセット動作が行われるとき、非反転入力端子ＩＮＰに入力されたアナログ信号ＶＡＰは、２つのスイッチを介して比較回路１５０の第１の入力端子に入力される。２つのスイッチは、サンプリング回路１１０のスイッチ１１１Ｐおよび選択回路１４０のスイッチ１４１Ｐである。あるいは、２つのスイッチは、サンプリング回路１１０のスイッチ１１２Ｐおよび選択回路１４０のスイッチ１４２Ｐである。第１の実施形態のＡＤ変換器１００においてリセット動作が行われるとき、反転入力端子ＩＮＮに入力されたアナログ信号ＶＡＮは、２つのスイッチを介して比較回路１５０の第２の入力端子に入力される。２つのスイッチは、サンプリング回路１１０のスイッチ１１１Ｎおよび選択回路１４０のスイッチ１４１Ｎである。あるいは、２つのスイッチは、サンプリング回路１１０のスイッチ１１２Ｎおよび選択回路１４０のスイッチ１４２Ｎである。
【０１２３】
第２の実施形態のＡＤ変換器２００においてリセット動作が行われるとき、非反転入力端子ＩＮＰに入力されたアナログ信号ＶＡＰは、１つのスイッチ１７１のみを介して比較回路１５０の第１の入力端子に入力される。第２の実施形態のＡＤ変換器２００においてリセット動作が行われるとき、反転入力端子ＩＮＮに入力されたアナログ信号ＶＡＮは、１つのスイッチ１７２のみを介して比較回路１５０の第２の入力端子に入力される。
【０１２４】
したがって、第２の実施形態のＡＤ変換器２００においてリセット動作が行われるとき、ＡＤ変換器２００の入力端子と比較回路１５０の入力端子との間に接続されたスイッチのオン抵抗値が低減される。このため、比較回路１５０に入力されるアナログ信号ＶＣＰおよびアナログ信号ＶＣＮのセトリング時間が短縮され、かつＡＤ変換器２００はより高速に動作することができる。
【０１２５】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【０１２６】
本発明の各実施形態によれば、ＡＤ変換器およびイメージセンサは、ＡＤ変換を高速に行うことができる。
【符号の説明】
【０１２７】
ＩＭＧ  イメージセンサ
ＰＩＸ  撮像部
Ｐ  画素
ＴＧ  タイミングジェネレータ
ＣＯＬＳ  列処理部
ＣＯＬ  列回路
１００，２００  ＡＤ変換器
１１０  サンプリング回路
１２０  第１の容量ＤＡＣ回路
１２１，１３１  容量回路
１２２，１３２  駆動回路
１２１Ｐ，１２１Ｎ，１３１Ｐ，１３１Ｎ  容量部
１２２Ｐ，１２２Ｎ，１３２Ｐ，１３２Ｎ  駆動部
１３０  第２の容量ＤＡＣ回路
１４０  選択回路
１５０  比較回路
１６０  制御回路
１７０  リセットスイッチ
１１１Ｐ，１１１Ｎ，１１２Ｐ，１１２Ｎ，１４１Ｐ，１４１Ｎ，１４２Ｐ，１４２Ｎ，１７１，１７２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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