(57)【要約】  第１導電型である第１半導体層（42）と，前記第１半導体層の下に設けられ，第２導電型である第２半導体層（41）と，前記第１半導体層の上に設けられたゲート電極（21）と，前記第１半導体層と，前記ゲート電極との間に設けられたゲート絶縁膜（22）と，前記ゲート電極の一方の側の前記第１半導体層に設けられ，第２導電型であるドレイン領域（31）と，前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ，第２導電型であるソース領域（32）と，前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線（54）とを備え，より高速での動作が可能な半導体記憶素子，半導体装置，電子機器，および半導体記憶素子の製造方法を提供する。
2017154385.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型である第１半導体層と、  前記第１半導体層の下に設けられ、第２導電型である第２半導体層と、  前記第１半導体層の上に設けられたゲート電極と、  前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜と、  前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域と、  前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域と、  前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線と、を備える、半導体記憶素子。
【請求項２】
他の素子との間に設けられ、前記他の素子を電気的に離隔する絶縁性の素子分離層をさらに備える、請求項１に記載の半導体記憶素子。
【請求項３】
前記素子分離層は、前記第１半導体層よりも深い領域まで設けられ、前記第２半導体層は、前記素子分離層よりも深い領域まで設けられる、請求項２に記載の半導体記憶素子。
【請求項４】
前記ビット線は、前記素子分離層と、前記第１半導体層との境界に設けられたコンタクトプラグを介して、前記ソース領域および前記第１半導体層の両方と接続する、請求項２に記載の半導体記憶素子。
【請求項５】
前記コンタクトプラグは、前記第２半導体層に達しない深さまで設けられる、請求項４に記載の半導体記憶素子。
【請求項６】
前記ビット線は、前記ソース領域から前記第１半導体層の側面に亘って設けられたコンタクト領域を介して、前記ソース領域および前記第１半導体層の両方と接続する、請求項１に記載の半導体記憶素子。
【請求項７】
前記ゲート絶縁膜の少なくとも一部は、強誘電体材料である、請求項１に記載の半導体記憶素子。
【請求項８】
前記ゲート電極、および前記第１半導体層の上に設けられ、圧縮応力または引張応力を与えるライナー層をさらに備える、請求項１に記載の半導体記憶素子。
【請求項９】
前記圧縮応力または引張応力の大きさは、１ＧＰａ以上である、請求項８に記載の半導体記憶素子。
【請求項１０】
第１導電型である第１半導体層、  前記第１半導体層の下に設けられ、第２導電型である第２半導体層、  前記第１半導体層の上に設けられたゲート電極、  前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜、  前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域、  前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域、  前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線、を備える半導体記憶素子がマトリクス状に配置された記憶装置と、を含む、半導体装置。
【請求項１１】
前記記憶装置と同一の基板の上に設けられた論理回路をさらに含む、請求項１０に記載の半導体装置。
【請求項１２】
前記論理回路は、支持基板上に絶縁層および半導体層を順に積層した領域の上に設けられる、請求項１１に記載の半導体装置。
【請求項１３】
第１導電型である第１半導体層、  前記第１半導体層の下に設けられ、第２導電型である第２半導体層、  前記第１半導体層の上に設けられたゲート電極、  前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜、  前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域、  前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域、  前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線、を備える半導体記憶素子がマトリクス状に配置された記憶装置と、を含む、電子機器。
【請求項１４】
第１導電型である第１半導体層、および前記第１半導体層の下に設けられ、第２導電型である第２半導体層を形成する工程と、  前記第１半導体層の上にゲート絶縁膜を形成する工程と、  前記ゲート絶縁膜の上にゲート電極を形成する工程と、  前記ゲート電極の一方の側の前記第１半導体層に、第２導電型であるドレイン領域を形成し、前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に、第２導電型であるソース領域を形成する工程と、  前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線を形成する工程と、を含む、半導体記憶素子の製造方法。
【請求項１５】
前記第１半導体層および前記第２半導体層を形成する前に、前記半導体記憶素子を他の素子と電気的に離隔する絶縁性の素子分離層を形成する工程をさらに含む、請求項１４に記載の半導体記憶素子の製造方法。
【請求項１６】
前記素子分離層と、前記第１半導体層との境界にコンタクトプラグを形成することで、前記ソース領域および前記第１半導体層の両方と、前記ビット線とを電気的に接続する、請求項１５に記載の半導体記憶素子の製造方法。
【請求項１７】
前記素子分離層をエッチングして、前記第１半導体層および前記ソース領域の側面を露出させ、前記ソース領域から前記第１半導体層の側面に亘ってコンタクト領域を形成することで、前記ソース領域および前記第１半導体層の両方と、前記ビット線とを電気的に接続する、請求項１５に記載の半導体記憶素子の製造方法。
【請求項１８】
前記第１半導体層および前記第２半導体層を形成する前に、支持基板上に順に積層された絶縁層および半導体層を除去する工程をさらに含む、請求項１４に記載の半導体記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本開示は、半導体記憶素子、半導体装置、電子機器、および半導体記憶素子の製造方法に関する。
【背景技術】
【０００２】  近年、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）として、アナログ回路、メモリ、および集積回路などを１チップに混載したＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）が製品化されている。【０００３】  ＬＳＩに搭載される集積回路には、ｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）およびｐ型のＭＯＳＦＥＴで構成されるＣＭＯＳ（相補型ＭＯＳ）回路が主として用いられる。ＣＭＯＳ回路は、消費電力が少なく、高速動作が可能であり、かつ微細化および高集積化が容易であるため、広く用いられている。【０００４】  また、ＬＳＩに搭載されるメモリには、例えば、Ｓｔａｔｉｃ  ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられるが、近年、コストおよび消費電力の低減のために、Ｄｙｎａｍｉｃ  ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ  ＲＡＭ（ＭＲＡＭ）、またはＦｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ（ＦｅＲＡＭ）を用いることが検討されている。【０００５】  ここで、ＦｅＲＡＭとは、外部電界がなくても分極が生じ、かつ外部電界によって分極の方向を制御できる強誘電体を利用して、強誘電体の残留分極の方向にて情報を記憶するメモリである。ＦｅＲＡＭの構造としては、例えば、強誘電体を含むキャパシタを記憶素子として用いる１Ｔｒａｎｓｉｓｔｏｒ−１Ｃａｐａｃｉｔｏｒ（１Ｔ１Ｃ）型構造、および強誘電体膜をゲート絶縁膜に用いたトランジスタを記憶素子として用いる１Ｔｒａｎｓｉｓｔｏｒ（１Ｔ）型構造などが提案されている。【０００６】  例えば、下記の特許文献１には、１Ｔ型構造のＦｅＲＡＭ、および該ＦｅＲＡＭに対する書き込み方法が開示されている。特許文献１に開示されるＦｅＲＡＭでは、記憶素子の外部から半導体基板にビット線を接続し、半導体基板と、ゲート電極との間の電界を制御することで、ゲート電極と半導体基板との間に設けられた強誘電体膜の残留分極の方向を制御している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第１９９９／０２６２５２号
【発明の概要】
【発明が解決しようとする課題】
【０００８】  しかし、特許文献１に開示されたＦｅＲＡＭでは、ウェルへのコンタクトにて記憶素子と接続し、記憶素子をマトリクス状に配置した半導体記憶素子アレイの外部から接続しているため、印加電圧を高速で制御することができず、記憶素子を高速で動作させることが困難であった。また、特許文献１に開示されたＦｅＲＡＭでは、半導体基板に印加される電圧を記憶素子ごとに制御することは困難であった。【０００９】  そこで、本開示では、より高速での動作が可能な、新規かつ改良された半導体記憶素子、半導体装置、電子機器、および半導体記憶素子の製造方法を提案する。
【課題を解決するための手段】
【００１０】  本開示によれば、第１導電型である第１半導体層と、前記第１半導体層の下に設けられ、第２導電型である第２半導体層と、前記第１半導体層の上に設けられたゲート電極と、前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜と、前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域と、前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域と、前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線と、を備える、半導体記憶素子が提供される。【００１１】  また、本開示によれば、第１導電型である第１半導体層、前記第１半導体層の下に設けられ、第２導電型である第２半導体層、前記第１半導体層の上に設けられたゲート電極、前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜、前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域、前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域、前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線、を備える半導体記憶素子がマトリクス状に配置された記憶装置と、を含む、半導体装置が提供される。【００１２】  また、本開示によれば、第１導電型である第１半導体層、前記第１半導体層の下に設けられ、第２導電型である第２半導体層、前記第１半導体層の上に設けられたゲート電極、前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜、前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域、前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域、前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線、を備える半導体記憶素子がマトリクス状に配置された記憶装置と、を含む、電子機器が提供される。【００１３】  また、本開示によれば、第１導電型である第１半導体層、および前記第１半導体層の下に設けられ、第２導電型である第２半導体層を形成する工程と、前記第１半導体層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極の一方の側の前記第１半導体層に、第２導電型であるドレイン領域を形成し、前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に、第２導電型であるソース領域を形成する工程と、前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線を形成する工程と、を含む、半導体記憶素子の製造方法が提供される。【００１４】  本開示によれば、強誘電体膜に電界を印加する第１半導体層へのビット線からの電気的接続を半導体記憶素子の各々の内部に設けることができるため、強誘電体膜に印加される電界をより高速で制御することが可能である。
【発明の効果】
【００１５】  以上説明したように本開示によれば、より高速での動作が可能な半導体記憶素子を提供することができる。【００１６】  なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１７】
【図１】本開示の第１の実施形態に係る半導体記憶素子の平面構造を示す平面図である。
【図２】同実施形態に係る半導体記憶素子の積層構造を示す断面図である。
【図３】同実施形態に係る半導体記憶素子の各製造工程を説明する断面図である。
【図４】同実施形態に係る半導体記憶素子の各製造工程を説明する断面図である。
【図５】同実施形態に係る半導体記憶素子の各製造工程を説明する断面図である。
【図６】同実施形態に係る半導体記憶素子の各製造工程を説明する断面図である。
【図７】同実施形態に係る半導体記憶素子の各製造工程を説明する断面図である。
【図８】同実施形態に係る半導体記憶素子の各製造工程を説明する断面図である。
【図９】同実施形態に係る半導体記憶素子の各製造工程を説明する断面図である。
【図１０】同実施形態に係る半導体記憶素子の各製造工程を説明する断面図である。
【図１１】同実施形態の変形例に係る半導体記憶素子の積層構造を示す断面図である。
【図１２】同変形例に係る半導体記憶素子の各製造工程を説明する断面図である。
【図１３】同変形例に係る半導体記憶素子の各製造工程を説明する断面図である。
【図１４】本開示の第２の実施形態に係る半導体装置の平面構造を示す平面図である。
【図１５】同実施形態に係る半導体装置に設けられる電界効果トランジスタの積層構造を示す断面図である。
【図１６】同実施形態に係る半導体装置の各製造工程を説明する断面図である。
【図１７】同実施形態に係る半導体装置の各製造工程を説明する断面図である。
【図１８】同実施形態に係る半導体装置の各製造工程を説明する断面図である。
【図１９】同実施形態に係る半導体装置の各製造工程を説明する断面図である。
【図２０】同実施形態に係る半導体装置の各製造工程を説明する断面図である。
【図２１】同実施形態に係る半導体装置の各製造工程を説明する断面図である。
【発明を実施するための形態】
【００１８】  以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１９】  なお、説明は以下の順序で行うものとする。  １．第１の実施形態    １．１．半導体記憶素子の平面構造    １．２．半導体記憶素子の積層構造    １．３．半導体記憶素子の製造方法    １．４．変形例  ２．第２の実施形態    ２．１．半導体装置の平面構造    ２．２．半導体装置の積層構造    ２．３．半導体装置の製造方法  ３．まとめ
【００２０】  ＜１．第１の実施形態＞  ［１．１．半導体記憶素子の平面構造］  まず、図１を参照して、本開示の第１の実施形態に係る半導体記憶素子の平面構造について説明する。図１は、本実施形態に係る半導体記憶素子１の平面構造を示す平面図である。
【００２１】  半導体記憶素子１は、強誘電体をゲート絶縁膜に用いた電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）にて構成されるＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。半導体記憶素子１は、ゲート絶縁膜に電界を印加して強誘電体の残留分極の方向を制御することで、情報を書き込むことができる。また、半導体記憶素子１は、ゲート絶縁膜に用いた強誘電体の残留分極の方向によって、電界効果トランジスタのチャネルの抵抗が変化することを利用して、記憶された情報を読み出すことができる。
【００２２】  このような半導体記憶素子１は、同様の構造を有する半導体記憶素子をマトリクス状に多数配置することで、情報を記憶する記憶装置１０として機能することができる。
【００２３】  図１に示すように、半導体記憶素子１は、不純物がドーピングされた活性化領域６２に設けられ、ワード線５５、ビット線５４、およびデータ線５３と接続されている。また、活性化領域６２の各々の間には、ワード線５５が延伸する方向に、絶縁性を有する素子分離層６１が設けられる。素子分離層６１は、活性化領域６２の各々を互いに電気的に離隔することで、ワード線５５が延伸する方向に半導体記憶素子１の各々を電気的に離隔する。
【００２４】  ワード線５５は、一方向に延伸し、半導体記憶素子１を構成する電界効果トランジスタのゲート電極として動作する。
【００２５】  データ線５３は、ワード線５５と直交する方向に延伸し、コンタクトプラグ５１にて電界効果トランジスタのドレイン領域と電気的に接続する。これにより、データ線５３は、半導体記憶素子１を構成する電界効果トランジスタのドレイン電極として動作する。
【００２６】  ビット線５４は、ワード線５５と直交する方向に延伸し、コンタクトプラグ５２にて電界効果トランジスタのソース領域と電気的に接続する。これにより、ビット線５４は、半導体記憶素子１を構成する電界効果トランジスタのソース電極として動作する。また、ビット線５４は、コンタクトプラグ５２にて電界効果トランジスタが設けられた半導体基板と電気的に接続する。これにより、ビット線５４は、ワード線５５との間に電界を発生させ、強誘電体にて形成されたゲート絶縁膜の分極を制御することができる。
【００２７】  すなわち、半導体記憶素子１は、情報を書き込む場合、対象となる半導体記憶素子１に接続するワード線５５およびビット線５４の間に、ゲート絶縁膜の分極方向を反転させる電位差を設けることで、残留分極の方向を変更し、情報を書き込むことができる。
【００２８】  また、半導体記憶素子１は、情報を読み出す場合、まず、対象となる半導体記憶素子１に接続するワード線５５に、電界効果トランジスタを動作させる閾値以上、かつゲート絶縁膜の分極方向を反転させない電圧を印加してチャネルを形成させる。形成されたチャネルは、ゲート絶縁膜の残留分極の方向によって抵抗が変化するため、半導体記憶素子１は、データ線５３からビット線５４へ流れる電流を測定することで、対象となる半導体記憶素子１に記憶された情報を読み出すことができる。
【００２９】  ［１．２．半導体記憶素子の積層構造］  続いて、図２を参照して、本実施形態に係る半導体記憶素子１の積層構造について説明する。図２は、本実施形態に係る半導体記憶素子１の積層構造を示す断面図である。なお、図２のＡで示す断面は、図１のＡＡ線にて切断した断面を示しており、図２のＢで示す断面は、図１のＢＢ線にて切断した断面を示している。
【００３０】  図２に示すように、半導体記憶素子１は、半導体基板４０と、半導体基板４０に設けられた第１半導体層４２、および第２半導体層４１と、第１半導体層４２の上にゲート絶縁膜２２を介して設けられたゲート電極２１と、ゲート電極２１の両側面に設けられたサイドウォール絶縁膜４３と、第１半導体層４２およびゲート電極２１の上に設けられたライナー層４４、および平坦化膜４５とを備える。また、半導体記憶素子１は、素子分離層６１によって他の素子と電気的に離隔されている。
【００３１】  第１半導体層４２には、ソース領域３２と、ドレイン領域３１と、エクステンション領域３２Ｅ、３１Ｅとが設けられる。ソース領域３２は、コンタクト領域３２Ｓおよびコンタクトプラグ５２を介して、ビット線５４と電気的に接続しており、ドレイン領域３１は、コンタクト領域３１Ｓおよびコンタクトプラグ５１を介して、データ線５３と電気的に接続している。また、ゲート電極２１は、コンタクト領域２１Ｓを介して、図２で図示しないワード線５５と電気的に接続している。
【００３２】  なお、本明細書では、「第１導電型」とは、「ｐ型」または「ｎ型」のいずれか一方を表し、「第２導電型」とは、「第１導電型」と異なる「ｐ型」または「ｎ型」のいずれか他方を表す。
【００３３】  半導体基板４０は、半導体記憶素子１が形成される支持基板である。半導体基板４０は、各種半導体からなる基板を用いてもよく、例えば、多結晶、単結晶またはアモルファスのシリコン（Ｓｉ）からなる基板を用いてもよい。また、半導体基板４０は、シリコン基板の中にＳｉＯ２などの絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
【００３４】  第１半導体層４２は、第１導電型の層であり、半導体記憶素子１を構成する電界効果トランジスタが形成される側の半導体基板４０に設けられる。具体的には、第１半導体層４２は、半導体基板４０の表面側に第１導電型の不純物（例えば、ホウ素（Ｂ）などのｐ型不純物）を導入することで形成される。また、第１半導体層４２を形成した領域が活性化領域６２となる。
【００３５】  第１半導体層４２は、半導体記憶素子１への書き込み時には、ゲート電極２１との間でゲート絶縁膜２２に電界を印加し、ゲート絶縁膜２２の分極方向を制御する。また、第１半導体層４２は、半導体記憶素子１からの読み出し時には、電界効果トランジスタのチャネル領域として機能し、ドレイン領域３１からソース領域３２への電流の流路を形成する。
【００３６】  第２半導体層４１は、第２導電型の層であり、第１半導体層４２の下方の半導体基板４０に設けられる。具体的には、第２半導体層４１は、第１半導体層４２の下方の半導体基板４０に第２導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成される。
【００３７】  なお、第２半導体層４１は、素子分離層６１の下方にも設けられる。これにより、第２半導体層４１は、ワード線５５が延伸する方向で、第１半導体層４２に印加された電圧等が半導体基板４０を介して、隣接する半導体記憶素子に干渉することを防止することができる。したがって、第２半導体層４１は、ワード線５５が延伸する方向で、半導体記憶素子１の各々を電気的に離隔することができる。
【００３８】  ゲート絶縁膜２２は、少なくとも一部が強誘電体材料にて形成される。ゲート絶縁膜２２は、例えば、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、またはタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、ゲート絶縁膜２２は、ＨｆＯｘ、ＺｒＯｘまたはＨｆＺｒＯｘなどの高誘電体材料で形成された膜を熱処理等によって変質させた強誘電体膜であってもよく、これらの高誘電体材料で形成された膜にランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）などの原子をドープすることで形成された強誘電体膜であってもよい。強誘電体材料にて形成されたゲート絶縁膜２２は、外部電界が印加されることにより、分極方向が変化し、かつ外部電界がなくなっても分極が残留するため、残留分極の方向によって情報を記憶することができる。
【００３９】  また、ゲート絶縁膜２２は、複数層で形成されてもよい。例えば、ゲート絶縁膜２２は、強誘電体材料からなる膜と、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの絶縁膜との積層膜であってもよい。
【００４０】  ゲート電極２１は、ゲート絶縁膜２２の上に設けられ、図２では図示しないワード線５５と電気的に接続される。具体的には、ゲート電極２１は、ポリシリコン等にて形成されてもよく、ポリシリコンよりも抵抗値が低い金属にて形成されてもよい。また、ゲート電極２１は、金属層と、ポリシリコンからなる層との複数層の積層構造にて形成されてもよい。例えば、ゲート電極２１は、ゲート絶縁膜２２の上に設けられたＴｉＮまたはＴａＮからなる金属層と、ポリシリコンからなる層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極２１は、印加された電圧によって、ゲート電極２１のポリシリコンからなる層に空乏層が形成されてしまうことを防止することができる。
【００４１】  ゲート電極２１は、半導体記憶素子１への書き込み時には、第１半導体層４２との間でゲート絶縁膜２２に電界を印加し、ゲート絶縁膜２２の分極方向を制御する。また、ゲート電極２１は、半導体記憶素子１からの読み出し時には、ゲート絶縁膜２２に分極方向が反転しない程度の電圧を印加することで、第１半導体層４２にチャネルを形成し、ドレイン領域３１からソース領域３２への電流の流路を形成する。
【００４２】  コンタクト領域２１Ｓは、ゲート電極２１の表面に設けられ、ゲート電極２１と図２では図示しないワード線５５との接触抵抗を低減する。具体的には、コンタクト領域２１Ｓは、Ｎｉなどの高融点金属と、ゲート電極２１を構成する金属またはポリシリコンとの合金にて形成されてもよい。例えば、コンタクト領域２１Ｓは、ＮｉＳｉなどの高融点金属シリサイドにて形成されてもよい。
【００４３】  ドレイン領域３１およびソース領域３２は、第２導電型の領域であり、ゲート電極２１を挟んで両側の第１半導体層４２に設けられる。具体的には、ドレイン領域３１およびソース領域３２は、ゲート電極２１の両側の第１半導体層４２に第２導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成される。
【００４４】  エクステンション領域３１Ｅ、３２Ｅは、ドレイン領域３１およびソース領域３２よりも低濃度の第２導電型の領域であり、ドレイン領域３１およびソース領域３２とゲート電極２１との間の第１半導体層４２に、ドレイン領域３１およびソース領域３２と隣接して設けられる。エクステンション領域３１Ｅ、３２Ｅは、半導体記憶素子１が電界効果トランジスタとして機能する際に（すなわち、半導体記憶素子１からの読み出し時に）、ドレイン領域３１およびソース領域３２からチャネルへの電界を緩和するため、ホットキャリアの発生を抑制することができる。なお、エクステンション領域３１Ｅ、３２Ｅを備える電界効果トランジスタの構造は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造ともいう。
【００４５】  コンタクト領域３１Ｓは、ドレイン領域３１の表面に設けられ、ドレイン領域３１と、コンタクトプラグ５１との接触抵抗を低減する。また、コンタクト領域３２Ｓは、ソース領域３２の表面に設けられ、ソース領域３２と、コンタクトプラグ５２との接触抵抗を低減する。具体的には、コンタクト領域３１Ｓ、３２Ｓは、Ｎｉなどの高融点金属と、第１半導体層４２を構成する半導体との合金にて形成されてもよい。例えば、コンタクト領域３１Ｓ、３２Ｓは、ＮｉＳｉなどの高融点金属シリサイドにて形成されてもよい。
【００４６】  サイドウォール絶縁膜４３は、ゲート電極２１の側面に設けられる絶縁膜の側壁である。具体的には、サイドウォール絶縁膜４３は、ゲート電極２１を含む領域に絶縁膜を成膜した後、垂直異方性を有するエッチングを行うことで形成される。例えば、サイドウォール絶縁膜４３は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で単層または複数層にて形成されてもよい。
【００４７】  サイドウォール絶縁膜４３は、ドーピング時に、第１半導体層４２へ入射する不純物を遮蔽する。これにより、サイドウォール絶縁膜４３は、不純物がドーピングされる領域と、ゲート電極２１との距離を高精度に制御することができる。すなわち、サイドウォール絶縁膜４３が形成される前に、第２導電性の不純物を低濃度でドーピングし、サイドウォール絶縁膜４３が形成された後に、第２導電性の不純物を高濃度でドーピングすることで、自己整合的に、ドレイン領域３１、ソース領域３２、エクステンション領域３１Ｅおよび３２Ｅを所望の位置関係で形成することができる。
【００４８】  特に、サイドウォール絶縁膜４３が複数層の積層構造である場合、サイドウォール絶縁膜４３の各層の形成前後で不純物のドーピングを行うことで、より細かくドレイン領域３１、ソース領域３２、エクステンション領域３１Ｅおよび３２Ｅが形成される位置を制御することができる。
【００４９】  ライナー層４４は、ゲート電極２１を被覆して、第１半導体層４２の上に全面に亘って設けられる絶縁層であり、半導体記憶素子１を構成する電界効果トランジスタを保護する。具体的には、ライナー層４４は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
【００５０】  また、ライナー層４４は、ゲート絶縁膜２２に対して圧縮応力または引張応力を付与する層として形成されてもよい。このような場合、ライナー層４４は、ピエゾ効果によって、ゲート絶縁膜２２を構成する強誘電体の分極特性を向上させることができる。なお、ゲート絶縁膜２２を構成する強誘電体の分極特性を向上させるためには、ライナー層４４が付与する圧縮応力または引張応力の大きさは、１ＧＰａ以上であることが好ましい。
【００５１】  平坦化膜４５は、ライナー層４４の上に設けられ、半導体記憶素子１を構成する電界効果トランジスタを埋め込み、平坦化する。平坦化膜４５は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。また、平坦化膜４５は、エポキシ樹脂、またはポリイミド樹脂などの絶縁性の有機樹脂にて形成されてもよい。
【００５２】  コンタクトプラグ５１は、ライナー層４４および平坦化膜４５を貫通して設けられ、コンタクト領域３１Ｓと接触することで、データ線５３と、ドレイン領域３１とを電気的に接続する。具体的には、コンタクトプラグ５１は、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、コンタクトプラグ５１は、複数層の積層構造にて形成されてもよい。例えば、コンタクトプラグ５１は、ＴｉまたはＴｉＮと、Ｗとの積層構造にて形成されてもよい。
【００５３】  素子分離層６１は、半導体記憶素子１が設けられた活性化領域６２の各々の間に設けられ、第１半導体層４２よりも深い領域まで設けられる。これにより、素子分離層６１は、ワード線５５が延伸する方向に半導体記憶素子１の各々を電気的に離隔することができる。具体的には、素子分離層６１は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。例えば、素子分離層６１は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、所望の領域の半導体基板４０の一部をエッチング等で除去した後、エッチングによる開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層６１は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、所定の領域の半導体基板４０を熱酸化し、酸化物に変換することで形成されてもよい。
【００５４】  コンタクトプラグ５２は、第１半導体層４２と素子分離層６１との境界付近に、ライナー層４４および平坦化膜４５を貫通して設けられ、コンタクト領域３２Ｓおよび第１半導体層４２の側面と接触する。これにより、コンタクトプラグ５２は、ビット線５４と、ソース領域３２および第１半導体層４２とを電気的に接続する。なお、コンタクトプラグ５２は、第２半導体層４１に達しない深さにて設けられる。コンタクトプラグ５２が第２半導体層４１に接触した場合、コンタクトプラグ５２に印加した電圧が第２半導体層４１を介して隣接する半導体記憶素子に干渉する可能性がある。そのため、コンタクトプラグ５２が形成される深さは、第１半導体層４２が設けられた深さまでとすることが好ましい。
【００５５】  コンタクトプラグ５２は、例えば、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、コンタクトプラグ５２は、複数層の積層構造にて形成されてもよく、例えば、ＴｉまたはＴｉＮと、Ｗとの積層構造にて形成されてもよい。
【００５６】  本実施形態に係る半導体記憶素子１では、コンタクトプラグ５２が、コンタクト領域３２Ｓおよび第１半導体層４２と接続するように設けられる。これにより、半導体記憶素子１は、それぞれの素子の内部に設けられたコンタクトプラグ５２にて第１半導体層４２の電位を制御することができることができるため、より高速での動作が可能になる。また、半導体記憶素子１は、素子ごとに設けられたコンタクトプラグ５２にて第１半導体層４２の電位を制御することができるため、素子ごとに干渉のない独立した動作が可能である。
【００５７】  また、コンタクトプラグ５２は、第１半導体層４２と素子分離層６１との境界に設けられることにより、より容易にコンタクト領域３２Ｓおよび第１半導体層４２と接続することができる。これは、コンタクトプラグ５２が設けられる開口をエッチングにて形成する場合、素子分離層６１と、第１半導体層４２とのエッチングレートの差を利用して、素子分離層６１を優先的にエッチングすることができるためである。これにより、コンタクトプラグ５２が設けられる開口に、コンタクト領域３２Ｓおよび第１半導体層４２の側面を露出させることができるため、コンタクトプラグ５２は、コンタクト領域３２Ｓおよび第１半導体層４２と容易に接触することができる。
【００５８】  なお、本実施形態に係る半導体記憶素子１では、コンタクトプラグ５２によってソース領域３２と、第１半導体層４２とが短絡されることになるが、特に問題にはならない。半導体記憶素子１への書き込み時には、半導体記憶素子１は、電界効果トランジスタとして機能せず、第１半導体層４２、ゲート絶縁膜２２、およびゲート電極２１からなるキャパシタとして機能するためである。
【００５９】  また、電界効果トランジスタがｎ型のＭＯＳＦＥＴである場合、半導体記憶素子１からの読み出し時には、ソース電極であるコンタクトプラグ５２に０Ｖが印加される。したがって、コンタクトプラグ５２は、第２半導体層４１およびドレイン領域３１と逆方向バイアスとなるため、リーク電流が発生せず、かつ分極に影響を与える程度の電界がゲート絶縁膜２２に印加されないためである。
【００６０】  ［１．３．半導体記憶素子の製造方法］  次に、図３〜図１０を参照して、本実施形態に係る半導体記憶素子１の製造方法について説明する。図３〜図１０は、本実施形態に係る半導体記憶素子１の各製造工程を説明する断面図である。
【００６１】  まず、図３に示すように、半導体基板４０の上に絶縁層７１および７２を成膜した後、素子分離層６１を形成する。
【００６２】  具体的には、Ｓｉからなる半導体基板４０の上に異なる組成の絶縁層７１、７２を成膜した後、パターニングしたレジストにて活性化領域６２（後段の工程で第１半導体層４２を形成する領域）を保護して、絶縁層７１、７２および半導体基板４０を３５０ｎｍ〜４００ｎｍの深さでエッチングする。
【００６３】  なお、絶縁層７１は、例えば、Ｓｉからなる半導体基板４０をドライ酸化することで、形成されたＳｉＯ２膜であり、絶縁層７２は、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成されたＳｉ３Ｎ４膜である。
【００６４】  その後、ＳｉＯ２を膜厚６５０ｎｍ〜７００ｎｍで成膜することで、エッチングによって形成された開口を埋め込み、素子分離層６１を形成する。ＳｉＯ２の成膜には、例えば、高密度プラズマＣＶＤ法を用いることができる。この方法によれば、素子分離層６１として、段差被覆性がより良好であり、かつ緻密なＳｉＯ２膜を形成することができる。
【００６５】  続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を用いて、絶縁層７２および素子分離層６１を研磨することで、半導体基板４０の表面を平坦化する。なお、ＣＭＰによる研磨は、絶縁層７２の上に成膜された素子分離層６１が除去できる程度まで行うことが好ましい。また、ＣＭＰによる研磨に先立って、リソグラフィ等でパターニングしたレジスト等を用いて凸となっている領域を選択的にエッチングすることで、半導体基板４０全体における段差を低減してもよい。
【００６６】  次に、図４に示すように、絶縁層７２を除去した後、不純物のドーピングを行い、第１半導体層４２および第２半導体層４１を形成する。
【００６７】  具体的には、まず、絶縁層７２を熱リン酸等で除去する。なお、絶縁層７２の除去の前に、半導体基板４０をＮ２、Ｏ２またはＨ２／Ｏ２環境下でアニーリングしてもよい。これによれば、素子分離層６１をより緻密な膜とすることができる。また、活性化領域６２の隅を丸めることができる。
【００６８】  続いて、Ｓｉからなる半導体基板４０をさらに１０ｎｍ程度酸化することで、ＳｉＯ２膜である絶縁層７１を成長させた後、活性化領域６２に相当する領域に、第１導電型の不純物（例えば、ホウ素など）をイオン注入することで、第１半導体層４２を形成する。続いて、活性化領域６２に相当する領域に、第２導電型の不純物（例えば、リン、ヒ素など）をイオン注入することで、第２半導体層４１を形成する。
【００６９】  次に、図５に示すように、絶縁層７１を除去した後、ゲート絶縁膜２２を成膜し、ゲート絶縁膜２２の上にゲート電極２１を形成する。
【００７０】  具体的には、絶縁層７１をフッ化水素酸溶液等で剥離した後、まず、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄｉｚａｔｉｏｎ）処理、酸素プラズマ処理、または過酸化水素含有薬液による処理などを用いて、ＳｉＯ２からなる下地を膜厚０．５ｎｍ〜１．５ｎｍにて形成する。続いて、高誘電体である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜する。これにより、ゲート絶縁膜２２が形成される。
【００７１】  なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などを用いることも可能である。また、これらの高誘電体には、ランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）等がドープされていてもよい。
【００７２】  次に、スパッタ法、ＣＶＤ法またはＡＬＤ法等によってＴｉＮを膜厚５ｎｍ〜２０ｎｍにて形成した後、ＳｉＨ４ガスを用いた減圧ＣＶＤ法によってポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。さらに、リソグラフィにてパターニングされたレジストをマスクとして、異方性エッチングを行うことにより、ゲート電極２１を形成する。なお、ゲート電極２１のＴｉＮの替わりにＴａＮなどを用いることも可能である。
【００７３】  異方性エッチングは、例えば、ＨＢｒまたはＣｌ系のガスを用いたドライエッチングにて行うことが可能である。また、レジストをパターニングした後に、Ｏ２プラズマによるレジストのトリミング処理を行うことで、異方性エッチング後に形成されるゲート電極２１の幅をより細くすることも可能である。例えば、３２ｎｍプロセスノードでは、ゲート電極２１の幅（ゲート長）を２０ｎｍ〜３０ｎｍとしてもよい。
【００７４】  次に、図６に示すように、サイドウォール絶縁膜４３を利用して、エクステンション領域３１Ｅおよび３２Ｅ、ドレイン領域３１、ソース領域３２を自己整合的に形成した後、コンタクト領域３１Ｓ、３２Ｓ、および２１Ｓを形成する。
【００７５】  具体的には、減圧ＣＶＤ法により、Ｓｉ３Ｎ４を膜厚５ｎｍ〜１５ｎｍで成膜した後、異方性エッチングを行うことで、ゲート電極２１の側面にサイドウォール絶縁膜４３の一部を形成する。その後、第２導電型の不純物（リン、ヒ素など）を５ｋｅＶ〜１０ｋｅＶにて、５〜２０×１０１４個／ｃｍ２の濃度でイオン注入することで、エクステンション領域３１Ｅ、３２Ｅを形成する。これにより、エクステンション領域３１Ｅ、３２Ｅは、ゲート電極２１の側面に形成されたＳｉ３Ｎ４膜の幅の分だけゲート電極２１からオフセットした位置に形成される。形成されたエクステンション領域３１Ｅ、３２Ｅは、短チャネル効果を抑制することで、電界効果トランジスタの特性ばらつきを抑制することができる。
【００７６】  続いて、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜し、さらにプラズマＣＶＤ法によってＳｉ３Ｎ４を３０ｎｍ〜５０ｎｍで成膜した後、異方性エッチングを行うことで、ゲート電極２１の側面にサイドウォール絶縁膜４３を形成する。その後、第２導電型の不純物（リン、ヒ素など）を４０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入することで、ドレイン領域３１およびソース領域３２を形成する。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。なお、不純物の意図しない領域への拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
【００７７】  さらに、スパッタ法によって、ニッケル（Ｎｉ）を膜厚６ｎｍ〜８ｎｍで成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、ドレイン領域３１、ソース領域３２、およびゲート電極２１の上のニッケル（Ｎｉ）をシリコン（Ｓｉ）と化合させ（いわゆる、シリサイド化させ）、低抵抗のコンタクト領域３１Ｓ、３２Ｓ、および２１Ｓを形成する。素子分離層６１等の上の未反応のＮｉは、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて除去する。また、Ｎｉの替わりに、コバルト（Ｃｏ）またはニッケル白金（ＮｉＰｔ）を成膜することで、ＣｏＳｉ２またはＮｉＳｉからなるコンタクト領域３１Ｓ、３２Ｓ、および２１Ｓを形成することも可能である。なお、ＲＴＡの条件は、シリサイド化させる金属に応じて適宜設定することが可能である。
【００７８】  なお、以上の工程と同時に、半導体記憶素子１が形成される領域とは別の領域に、ＣＭＯＳ等の論理回路を構成する電界効果トランジスタを形成することも可能である。これによれば、半導体記憶素子１を用いたメモリと、ＣＭＯＳ等の論理回路とが混載されたＬＳＩをより少ない工程数で製造することができる。ただし、論理回路を構成する電界効果トランジスタでは、ゲート絶縁膜は、強誘電体ではなく、酸化膜等の絶縁体で形成される。
【００７９】  次に、図７に示すように、第１半導体層４２、ゲート電極２１、および素子分離層６１の上の全面にライナー層４４を形成する。
【００８０】  具体的には、プラズマＣＶＤ法によって、ＳｉＮからなるライナー層４４を膜厚１０ｎｍ〜５０ｎｍで形成する。また、ライナー層４４は、減圧ＣＶＤ法またはＡＬＤ法によっても形成することが可能である。
【００８１】  なお、ライナー層４４は、圧縮応力または引張応力を付与する層として形成することも可能である。
【００８２】  例えば、引張応力を付与する層としてライナー層４４を形成する場合は、チャンバー内に窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５００ｃｍ３／ｍｉｎ〜１５００ｃｍ３／ｍｉｎ）、およびモノシラン（ＳｉＨ４）ガス（５０ｃｍ３／ｍｉｎ〜３００ｃｍ３／ｍｉｎ）を供給し、半導体基板４０の温度を２００℃〜４００℃とし、成膜圧力を０．６７ｋＰａ〜２．０ｋＰａとし、ＲＦパワーを５０Ｗ〜５００Ｗとして、プラズマＣＶＤ法にて化学反応させて成膜すればよい。さらに、成膜後、ヘリウム（Ｈｅ）ガス（１０Ｌ／ｍｉｎ〜２０Ｌ／ｍｉｎ）を供給し、温度を４００℃〜６００℃とし、圧力を０．６７ｋＰａ〜２．０ｋＰａとして、１ｋＷ〜１０ｋＷのランプパワーで紫外線（Ｕｌｔｒａ  Ｖｉｏｌｅｔ：ＵＶ）照射処理を行うことで、引張応力を付与するライナー層４４を形成することができる。
【００８３】  また、圧縮応力を付与する層としてライナー層４４を形成する場合は、チャンバー内に水素（Ｈ２）ガス（１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ）、窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ〜２５００ｃｍ３／ｍｉｎ）、アルゴン（Ａｒ）ガス（１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５０ｃｍ３／ｍｉｎ〜２５０ｃｍ３／ｍｉｎ）、およびトリメチルシラン（（ＣＨ３）３ＳｉＨ）ガス（１０ｃｍ３／ｍｉｎ〜５０ｃｍ３／ｍｉｎ）を供給し、半導体基板４０の温度を４００℃〜６００℃とし、成膜圧力を０．１３ｋＰａ〜０．６７ｋＰａとし、ＲＦパワーを５０Ｗ〜５００Ｗとして、プラズマＣＶＤ法にて化学反応させて成膜することで、圧縮応力を付与するライナー層４４を形成することができる。
【００８４】  ただし、上記は、あくまで一例であって、本実施形態に係る半導体記憶素子１のライナー層４４の形成条件、応力および膜厚が上記に限定されるわけではない。
【００８５】  続いて、図８に示すように、平坦化膜４５を形成した後、ドレイン領域３１と接続するコンタクトプラグ５１が形成される開口５１Ｈを形成する。
【００８６】  具体的には、ＣＶＤ法によって、ＳｉＯ２を膜厚５００ｎｍ〜１５００ｎｍにて成膜することで、平坦化膜４５を形成した後、ＣＭＰ法によって平坦化を行う。続いて、平坦化膜４５およびライナー層４４をエッチングすることで、ドレイン領域３１の上に開口５１Ｈを形成し、コンタクト領域３１Ｓを露出させる。
【００８７】  次に、図９示すように、ソース領域３２、および第１半導体層４２と接続するコンタクトプラグ５２が形成される開口５２Ｈを形成する。
【００８８】  具体的には、平坦化膜４５、ライナー層４４、および素子分離層６１をエッチングすることで、第１半導体層４２と、素子分離層６１との境界付近に開口５２Ｈを形成し、コンタクト領域３２Ｓ、ソース領域３２、および第１半導体層４２の側面を露出させる。
【００８９】  ここで、開口５２Ｈは、第２半導体層４１には達しないように形成される。このような開口５２Ｈは、例えば、ＳｉＯ２／ＳｉＮが高選択比となるエッチングにてライナー層４４の上までエッチングを行った後、第１半導体層４２までのエッチングを行うなどエッチングを複数回に分けて行うことで制御性良く形成することができる。
【００９０】  次に、図１０に示すように、開口５１Ｈおよび５２Ｈにコンタクトプラグ５１および５２を形成した後、データ線５３、ビット線５４、およびワード線５５（図示せず）を配線することで、半導体記憶素子１を形成する。
【００９１】  具体的には、ＣＶＤ法によって、開口５１Ｈおよび５２Ｈにチタン（Ｔｉ）および窒化チタン（ＴｉＮ）を成膜した後、タングステン（Ｗ）を成膜し、ＣＭＰ法にて平坦化することで、コンタクトプラグ５１および５２を形成する。なお、ＴｉおよびＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化してもよい。
【００９２】  続いて、ダマシン法によって、銅（Ｃｕ）にて配線を行い、データ線５３、ビット線５４、およびワード線５５（図示せず）を形成する。また、半導体基板４０にＣＭＯＳ回路等の論理回路が形成されている場合は、同時に論理回路の配線を行うことも可能である。データ線５３、ビット線５４、およびワード線５５（図示せず）等の配線は、多層配線としてもよく、適宜、適切な構成とすることができる。また、これらの配線は、アルミニウム（Ａｌ）にて形成されてもよい。
【００９３】  以上の工程によれば、本実施形態に係る半導体記憶素子１を形成することができる。
【００９４】  ［１．４．変形例］  続いて、図１１〜図１３を参照して、本実施形態の変形例に係る半導体記憶素子の構造および製造方法について説明する。図１１は、本変形例に係る半導体記憶素子の積層構造を示す断面図である。なお、図１１のＡで示す断面は、図１のＡＡ線にて切断した断面を示しており、図１１のＢで示す断面は、図１のＢＢ線にて切断した断面を示している。
【００９５】  なお、以下で説明する構成以外の構成については、図２で同一の符号を付して説明した構成と実質的に同様であるため、ここでの説明は省略する。
【００９６】  図１１に示すように、本変形例に係る半導体記憶素子では、第１半導体層４２と接する素子分離層６１の一部が除去されて開口８１が設けられており、コンタクト領域３２Ｓが、ソース領域３２の表面から開口８１に面した第１半導体層４２の側面に亘って設けられる。また、素子分離層６１に設けられた開口８１は、第１半導体層４２の上に設けられたライナー層４４によって埋め込まれている。
【００９７】  開口８１は、第１半導体層４２と接する領域の素子分離層６１に設けられ、ソース領域３２および第１半導体層４２の側面を露出させる。開口８１を設けることにより、後述するように、ソース領域３２の表面から第１半導体層４２の側面に亘って、コンタクト領域３２Ｓを形成することが可能になる。
【００９８】  ただし、開口８１の深さは、第２半導体層４１の側面が露出しない程度の深さとする。開口８１によって第２半導体層４１の側面が露出した場合、コンタクト領域３２Ｓは、ソース領域３２の表面から第１半導体層４２、および第２半導体層４１の側面に亘って形成されてしまう。これにより、コンタクトプラグ５６に印加した電圧が第２半導体層４１を介して隣接する半導体記憶素子に干渉する可能性があるため、好ましくない。
【００９９】  コンタクト領域３２Ｓは、Ｎｉなどの高融点金属と、第１半導体層４２を構成する半導体との合金にて形成され、例えば、ＮｉＳｉなどの高融点金属シリサイドにて形成される。すなわち、コンタクト領域３２Ｓは、Ｎｉなどの高融点金属を第１半導体層４２の上に成膜し、合金化することで形成される。
【０１００】  そこで、素子分離層６１に開口８１を設けた後、Ｎｉなどの高融点金属を第１半導体層４２の上に成膜することで、露出したソース領域３２および第１半導体層４２の側面にもコンタクト領域３２Ｓを形成することができる。これにより、コンタクト領域３２Ｓは、ソース領域３２の表面から開口８１に面した第１半導体層４２の側面に亘って形成されることとなる。コンタクト領域３２Ｓによれば、コンタクトプラグ５６からソース領域３２および第１半導体層４２への低抵抗の導通路を形成することができる。
【０１０１】  コンタクトプラグ５６は、ライナー層４４および平坦化膜４５を貫通して設けられ、コンタクト領域３２Ｓと接触することで、ビット線５４と、ソース領域３２とを電気的に接続する。また、コンタクトプラグ５６は、コンタクト領域３２Ｓを介して、ビット線５４と、第１半導体層４２と電気的に接続することができる。コンタクトプラグ５６は、コンタクトプラグ５１と同様に、例えば、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、コンタクトプラグ５６は、複数層の積層構造にて形成されてもよく、例えば、ＴｉまたはＴｉＮと、Ｗとの積層構造にて形成されてもよい。
【０１０２】  本変形例に係る半導体記憶素子によれば、コンタクトプラグ５６を第１半導体層４２と直接接触させなくとも、第１半導体層４２の側面まで延伸して設けられたコンタクト領域３２Ｓを介して第１半導体層４２と、ビット線５４とを電気的に接続することができる。
【０１０３】  続いて、図１２および図１３を参照して、本変形例に係る半導体記憶素子の製造方法について説明する。図１２および図１３は、本変形例に係る半導体記憶素子の各製造工程を説明する断面図である。
【０１０４】  まず、図３〜図５を用いて説明した工程と同様の工程を行う。その後、図６に示すように、サイドウォール絶縁膜４３を利用して、エクステンション領域３１Ｅおよび３２Ｅ、ドレイン領域３１、ソース領域３２を自己整合的に形成した後、第１半導体層４２および素子分離層６１の上にパターニングされたレジスト層７４を形成する。
【０１０５】  具体的には、減圧ＣＶＤ法により、Ｓｉ３Ｎ４を膜厚５ｎｍ〜１５ｎｍで成膜した後、異方性エッチングを行うことで、ゲート電極２１の側面にサイドウォール絶縁膜４３の一部を形成する。その後、第２導電型の不純物（リン、ヒ素など）を５ｋｅＶ〜１０ｋｅＶにて、５〜２０×１０１４個／ｃｍ２の濃度でイオン注入することで、エクステンション領域３１Ｅ、３２Ｅを形成する。これにより、エクステンション領域３１Ｅ、３２Ｅは、ゲート電極２１の側面に形成されたＳｉ３Ｎ４膜の幅の分だけゲート電極２１からオフセットされた位置に形成される。
【０１０６】  続いて、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜し、さらにプラズマＣＶＤ法によってＳｉ３Ｎ４を３０ｎｍ〜５０ｎｍで成膜した後、異方性エッチングを行うことで、ゲート電極２１の側面にサイドウォール絶縁膜４３を形成する。その後、第２導電型の不純物（リン、ヒ素など）を４０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入することで、ドレイン領域３１およびソース領域３２を形成する。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。なお、不純物の意図しない領域への拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
【０１０７】  次に、第１半導体層４２および素子分離層６１の上にレジスト層７４をスピンコート法等にて成膜した後、フォトリソグラフィを用いて、第１半導体層４２および素子分離層６１の境界付近が開口するようにパターニングする。さらに、フッ化水素酸によるウェットエッチング、またはＳｉ／ＳｉＯ２選択比が高いドライエッチングを用いて、エッチングすることで、レジスト層７４の開口によって露出した素子分離層６１のみがエッチングされ、素子分離層６１に開口８１が形成される。このとき、エッチング速度等を適切に制御することにより、第２半導体層４１の側面が露出しない程度に開口８１の深さを制御することが好ましい。
【０１０８】  次に、図１３に示すように、レジスト層７４を除去した後、コンタクト領域３１Ｓ、３２Ｓ、および２１Ｓを形成する。
【０１０９】  具体的には、まず、第１半導体層４２および素子分離層６１のレジスト層７４を除去する。続いて、スパッタ法によって、ニッケル（Ｎｉ）を膜厚６ｎｍ〜８ｎｍで成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、ドレイン領域３１、ソース領域３２、およびゲート電極２１の上のニッケル（Ｎｉ）をシリコン（Ｓｉ）と化合させ（いわゆる、シリサイド化させ）、低抵抗のコンタクト領域３１Ｓ、３２Ｓ、および２１Ｓを形成する。ここで、本変形例に係る半導体記憶素子では、開口８１によって、ソース領域３２および第１半導体層４２の側面が露出しているため、コンタクト領域３２Ｓは、ソース領域３２の表面から第１半導体層４２の側面に亘って形成されることになる。
【０１１０】  さらに、素子分離層６１等の上の未反応のＮｉは、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて除去する。また、Ｎｉの替わりに、コバルト（Ｃｏ）またはニッケル白金（ＮｉＰｔ）を成膜することで、ＣｏＳｉ２またはＮｉＳｉからなるコンタクト領域３１Ｓ、３２Ｓ、および２１Ｓを形成することも可能である。なお、ＲＴＡの条件は、シリサイド化させる金属に応じて適宜設定することが可能である。
【０１１１】  以降、図７〜図１０を用いて説明した工程と同様の工程を経ることにより、本変形例に係る半導体記憶素子を形成することができる。
【０１１２】  ＜２．第２の実施形態＞  次に、図１４を参照して、本開示の第２の実施形態に係る半導体装置の平面構造について説明する。図１４は、本実施形態に係る半導体装置１００の平面構造を示す平面図である。
【０１１３】  図１４に示すように、本実施形態に係る半導体装置１００は、例えば、１つの基板（チップ）上に記憶装置１０と、論理回路２００と、制御回路３００とが混載されたＬＳＩ等である。このような複数の種類の回路が１つのチップ上に混載されたＬＳＩは、例えば、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）とも呼ばれる。また、本実施形態に係る半導体装置１００は、アナログ回路を混載してもよい。例えば、本実施形態に係る半導体装置１００は、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）回路、電源回路、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ポート、センサ、または他のメモリ回路等を混載してもよい。
【０１１４】  記憶装置１０は、第１の実施形態に係る半導体記憶素子１を含む記憶装置である。具体的には、記憶装置１０は、第１の実施形態に係る半導体記憶素子１を複数、マトリクス状に配置した記憶装置であり、例えば、論理回路２００にて使用される各種パラメータおよびプログラムを記憶する。
【０１１５】  論理回路２００は、例えば、ｎ型のＭＯＳＦＥＴおよびｐ型のＭＯＳＦＥＴで構成されるＣＭＯＳ（相補型ＭＯＳ）回路を含む演算処理回路である。例えば、論理回路２００は、記憶装置１０に記憶された各種パラメータおよびプログラムに基づいて、情報の演算処理を行う。制御回路３００は、半導体装置１００の各構成である論理回路２００および記憶装置１０を制御する。
【０１１６】  本実施形態に係る半導体装置１００によれば、異なる機能を有した各種回路を１つのチップ上にまとめて搭載することができるため、半導体装置１００をより小型化することが可能である。また、本実施形態に係る半導体装置１００によれば、別のチップに各種回路を設けた場合と比較して、配線長を短くすることができるため、消費電力を低減しつつ、動作速度を高速化することができる。
【０１１７】  また、本実施形態に係る半導体装置１００では、論理回路２００は、支持基板上に絶縁層および半導体層を順に積層した領域上に設けられてもよい。支持基板である半導体基板の上に絶縁層および半導体層を順に積層した構造は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造とも呼ばれ、半導体層の下に絶縁層を埋め込むことで、電界効果トランジスタを形成した際に生じる半導体基板の浮遊容量を低減することができる。また、電界効果トランジスタを動作させた場合にドレイン電極から半導体基板へリーク電流が発生することを防止することができる。
【０１１８】  なお、ＳＯＩ構造は、絶縁層の上の半導体層の膜厚が５ｎｍ〜２０ｎｍ以下であるＦＤＳＯＩ（Ｆｕｌｌ  Ｄｅｐｌｅｔｅｄ  ＳＯＩ）と、絶縁層の上の半導体層の膜厚が２０ｎｍより厚いＰＤＳＯＩ（Ｐａｒｔｉａｌ  Ｄｅｐｌｅｔｅｄ  ＳＯＩ）とに分けられるが、本実施形態に係る半導体装置１００は、いずれも使用可能である。
【０１１９】  ［２．２．半導体装置の積層構造］  続いて、図１５を参照して、本実施形態に係る半導体装置１００の積層構造について説明する。図１５は、本実施形態に係る半導体装置１００に設けられる電界効果トランジスタの積層構造を示す断面図である。なお、図１５のＡで示す断面は、記憶装置１０に設けられる電界効果トランジスタを切断した断面を示しており、図１５のＢで示す断面は、論理回路２００等に設けられる電界効果トランジスタ２を切断した断面を示している。
【０１２０】  図１５に示すように、本実施形態に係る半導体装置１００に設けられる電界効果トランジスタのうち、記憶装置１０に設けられる電界効果トランジスタ（すなわち、半導体記憶素子１）については、第１の実施形態にて説明したとおりであるため、ここでの説明は省略する。
【０１２１】  一方、論理回路２００に設けられる電界効果トランジスタ２は、第１半導体層４２の上に順に積層された埋込絶縁層９１、および第３半導体層９２のさらに上に設けられる。
【０１２２】  電界効果トランジスタ２は、一般的な電界効果トランジスタであってもよく、特に構造は限定されないが、例えば、記憶装置１０に設けられる電界効果トランジスタ（すなわち、半導体記憶素子１）と同様の構造であってもよい。このような場合、電界効果トランジスタ２は、半導体記憶素子１と同時に形成することができるため、製造工程を短縮することができる。
【０１２３】  すなわち、電界効果トランジスタ２は、第３半導体層９２の上にゲート絶縁膜２２２を介して設けられたゲート電極２２１と、ゲート電極２２１を挟んで両側の第３半導体層９２に設けられたドレイン領域２３１およびソース領域２３２と、ドレイン領域２３１およびソース領域２３２とゲート電極２２１との間に設けられたエクステンション領域２３１Ｅ、２３２Ｅと、ドレイン領域２３１、ソース領域２３２およびゲート電極２２１の表面に設けられたコンタクト領域２３１Ｓ、２３２Ｓおよび２２１Ｓと、を備える。また、ゲート電極２２１の側面には、サイドウォール絶縁膜２４３が設けられ、ゲート電極２２１および第３半導体層９２は、ライナー層２４４および平坦化膜２４５にて覆われている。さらに、ドレイン領域２３１のコンタクト領域２３１Ｓには、コンタクトプラグ２５１を介してドレイン電極２５７が接続されており、ソース領域２３２のコンタクト領域２３２Ｓには、コンタクトプラグ２５２を介してソース電極２５８が接続されている。
【０１２４】  これらの構成については、図２にて説明した構成と実質的に同様であるため、ここでの説明は省略する。ただし、電界効果トランジスタ２のゲート絶縁膜２２２は、強誘電体材料ではなく、酸化シリコン（ＳｉＯ２）などの絶縁材料にて形成される。
【０１２５】  埋込絶縁層９１は、半導体基板４０の内部に設けられ、絶縁材料にて形成される。すなわち、埋込絶縁層９１の上側の半導体基板４０に第３半導体層９２が設けられ、埋込絶縁層９１の下側の半導体基板４０に第１半導体層４２および第２半導体層４１が設けられる。埋込絶縁層９１は、例えば、酸素のイオン注入により、半導体基板４０の一部の層を酸化させた酸化物層であってもよい。また、埋込絶縁層９１は、半導体基板の表面に形成された後、他の半導体基板と貼り合わされることで、半導体基板４０に挟み込まれた酸化物層であってもよい。
【０１２６】  第３半導体層９２は、第１導電型の層であり、埋込絶縁層９１の上側の半導体基板４０に設けられる。具体的には、第３半導体層９２は、半導体基板４０の埋込絶縁層９１の上側に第１導電型の不純物（例えば、ホウ素（Ｂ）などのｐ型不純物）を導入することで形成される。
【０１２７】  電界効果トランジスタ２は、埋込絶縁層９１が設けられた領域上に設けられる。埋込絶縁層９１が設けられているため、電界効果トランジスタ２は、第３半導体層９２との間で生じる浮遊容量を削減することができる。また、電界効果トランジスタ２は、埋込絶縁層９１が設けられているため、第３半導体層９２から第１半導体層４２へリーク電流が流れることを防止することができる。
【０１２８】  なお、半導体記憶素子１を構成する電界効果トランジスタは、埋込絶縁層９１の上に設けられる必要はない。加えて、第３半導体層９２の膜厚が５ｎｍ〜２０ｎｍであるＦＤＳＯＩ基板では、ドレイン領域３１およびソース領域３２が埋込絶縁層９１と接する領域まで形成されるため、ゲート絶縁膜２２の直下の第３半導体層９２に電気的に接続することが困難になる。そのため、半導体記憶素子１を構成する電界効果トランジスタが設けられる領域には、ＦＤＳＯＩ基板を用いないことが好ましい。
【０１２９】  ［２．３．半導体装置の製造方法］  次に、図１６〜図２１を参照して、本実施形態に係る半導体装置１００の製造方法について説明する。図１６〜図２１は、本実施形態に係る半導体装置１００の各製造工程を説明する断面図である。なお、図１６〜図２１では、図１５と同様に、記憶装置１０に設けられる電界効果トランジスタ、および論理回路２００等に設けられる電界効果トランジスタ２についてのみ示す。
【０１３０】  まず、図１６に示すように、埋込絶縁層９１および第３半導体層９２が順に積層された半導体基板４０（いわゆる、ＳＯＩ基板）を用意する。例えば、半導体基板４０および第３半導体層９２の組成は、Ｓｉであり、埋込絶縁層９１の組成は、ＳｉＯ２であってもよい。なお、第３半導体層９２の膜厚は特に限定されず、半導体基板４０は、ＦＤＳＯＩ基板であってもよく、ＰＤＳＯＩ基板であってもよい。
【０１３１】  次に、図１７に示すように、記憶装置１０が設けられる領域の埋込絶縁層９１および第３半導体層９２を除去した後、絶縁層７１および７２を成膜し、さらに素子分離層６１を形成する。
【０１３２】  具体的には、リソグラフィにてパターニングしたレジストを用いて、記憶装置１０が設けられる領域のみを開口させた後、異方性エッチングを行うことで、記憶装置１０が設けられる領域の埋込絶縁層９１および第３半導体層９２を除去する。
【０１３３】  続いて、半導体基板４０および第３半導体層９２の上に異なる組成の絶縁層７１、７２を成膜した後、パターニングしたレジストにて活性化領域６２（後段の工程で半導体記憶素子１または電界効果トランジスタ２を形成する領域）を保護して、絶縁層７１、７２、半導体基板４０および第３半導体層９２を３５０ｎｍ〜４００ｎｍの深さでエッチングする。
【０１３４】  なお、絶縁層７１は、例えば、Ｓｉからなる半導体基板４０をドライ酸化することで、形成されたＳｉＯ２膜であり、絶縁層７２は、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成されたＳｉ３Ｎ４膜である。
【０１３５】  その後、ＳｉＯ２を膜厚６５０ｎｍ〜７００ｎｍで成膜することで、エッチングによって形成された開口を埋め込み、素子分離層６１を形成する。ＳｉＯ２の成膜には、例えば、高密度プラズマＣＶＤ法を用いることができる。この方法によれば、素子分離層６１として、段差被覆性がより良好であり、かつ緻密なＳｉＯ２膜を形成することができる。
【０１３６】  続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を用いて、絶縁層７２および素子分離層６１を研磨することで、半導体基板４０および第３半導体層９２の表面を平坦化する。なお、ＣＭＰによる研磨は、絶縁層７２の上に成膜された素子分離層６１が除去できる程度まで行うことが好ましい。また、ＣＭＰによる研磨に先立って、リソグラフィ等でパターニングしたレジスト等を用いて凸となっている領域を選択的にエッチングすることで、基板全体における段差を低減してもよい。
【０１３７】  次に、図１８に示すように、絶縁層７２を除去した後、不純物のドーピングを行い、第１半導体層４２および第２半導体層４１を形成し、また、第３半導体層９２を第１導電型にする。
【０１３８】  具体的には、まず、絶縁層７２を熱リン酸等で除去する。なお、絶縁層７２の除去の前に、半導体基板４０をＮ２、Ｏ２またはＨ２／Ｏ２環境下でアニーリングしてもよい。これによれば、素子分離層６１をより緻密な膜とすることができる。また、活性化領域６２の隅を丸めることができる。
【０１３９】  続いて、Ｓｉからなる半導体基板４０をさらに１０ｎｍ程度酸化することで、ＳｉＯ２膜である絶縁層７１を成長させた後、活性化領域６２に相当する領域に、第１導電型の不純物（例えば、ホウ素など）をイオン注入することで、第１半導体層４２を形成する。続いて、活性化領域６２に相当する領域に、第２導電型の不純物（例えば、リン、ヒ素など）をイオン注入することで、第２半導体層４１を形成する。さらに、後段の工程で電界効果トランジスタ２を形成する領域に、第１導電型の不純物（例えば、ホウ素など）をイオン注入することで、第３半導体層９２を第１導電型に変換する。
【０１４０】  次に、図１９に示すように、第１半導体層４２および第３半導体層９２の上に、酸化膜７５および電極層７６を形成した後、第１半導体層４２の上の酸化膜７５および電極層７６を除去する。
【０１４１】  具体的には、絶縁層７１をフッ化水素酸溶液等で剥離した後、ドライＯ２もしくはウェットＯ２による熱酸化、ＲＴ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ）酸化、またはＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｒｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）法によって、第１半導体層４２および第３半導体層９２の上に、膜厚１．５ｎｍ〜３．０ｎｍの酸化膜７５を形成する。その後、ＳｉＨ４ガスを用いた成膜温度５８０℃〜６２０℃の減圧ＣＶＤ法によってポリシリコンを酸化膜７５の上に膜厚５０ｎｍ〜１５０ｎｍにて成膜し、電極層７６を形成する。
【０１４２】  次に、リソグラフィにてパターニングされたレジストを用いて、第１半導体層４２が形成された領域（すなわち、半導体記憶素子１が形成される領域）を開口させて、異方性エッチングを行うことで、第１半導体層４２の上の酸化膜７５および電極層７６を除去する。異方性エッチングは、例えば、ＨＢｒまたはＣｌ系のガスを用いたドライエッチングにて行うことが可能である。
【０１４３】  続いて、図２０に示すように、ゲート絶縁膜２２を成膜し、ゲート絶縁膜２２の上にゲート電極２１を形成する。
【０１４４】  具体的には、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄｉｚａｔｉｏｎ）処理、酸素プラズマ処理、または過酸化水素含有薬液による処理などを用いて、ＳｉＯ２からなる下地を膜厚０．５ｎｍ〜１．５ｎｍにて形成する。続いて、高誘電体である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜する。これにより、ゲート絶縁膜２２が形成される。
【０１４５】  なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などを用いることも可能である。また、これらの高誘電体には、ランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）等がドープされていてもよい。
【０１４６】  次に、スパッタ法、ＣＶＤ法またはＡＬＤ法等によってＴｉＮまたはＴａＮを膜厚５ｎｍ〜２０ｎｍにて形成した後、ＳｉＨ４ガスを用いた減圧ＣＶＤ法によってポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。さらに、リソグラフィにてパターニングされたレジストをマスクとして、異方性エッチングを行うことにより、ゲート電極２１を形成する。なお、このときの異方性エッチングによって、電極層７６が設けられた領域（すなわち、電界効果トランジスタ２が形成される領域）に成膜されていたゲート絶縁膜２２およびゲート電極２１も除去される。
【０１４７】  次に、図２１に示すように、酸化膜７５および電極層７６をリソグラフィにてパターニングすることで、ゲート絶縁膜２２２およびゲート電極２２１を形成する。
【０１４８】  具体的には、リソグラフィにてパターニングされたレジストをマスクとして、酸化膜７５および電極層７６を異方性エッチングすることで、ゲート電極２１を形成する。なお、このとき第１半導体層４２が形成された領域（すなわち、半導体記憶素子１が形成される領域）は、当然レジストによって保護されている。
【０１４９】  以降、図６〜図１０を用いて説明した工程と同様の工程を経ることにより、本実施形態に係る半導体装置１００を形成することができる。上記の工程によれば、半導体装置１００の記憶装置１０に設けられる半導体記憶素子１と、論理回路２００等に設けられる電界効果トランジスタ２とを同時に形成することができるため、半導体装置１００の製造工程を短縮することができる。また、論理回路２００等に設けられる電界効果トランジスタ２の動作を高速化し、かつ消費電力を低下させることができる。
【０１５０】  ＜３．まとめ＞  以上にて説明したように、本開示の第１の実施形態に係る半導体記憶素子１は、素子の内部に設けられたコンタクトプラグ５２にて第１半導体層４２の電位を制御し、ゲート絶縁膜２２の残留分極を制御することができる。これによれば、第１の実施形態に係る半導体記憶素子１は、より高速で動作することが可能となる。また、第１の実施形態に係る半導体記憶素子１は、素子ごとに設けられたコンタクトプラグ５２にてゲート絶縁膜２２の残留分極を制御することができるため、素子ごとの干渉をなくし、独立して動作することが可能となる。
【０１５１】  また、本開示の第２の実施形態に係る半導体装置１００は、第１の実施形態に係る半導体記憶素子１を含む記憶装置１０と、電界効果トランジスタ等を含む論理回路２００とを１つのチップに混載することが可能である。これによれば、第２の実施形態に係る半導体装置１００をより小型化することが可能である。
【０１５２】  さらに、本開示によれば、第１の実施形態に係る半導体記憶素子１を含む記憶装置１０を備える電子機器、または第２の実施形態に係る半導体装置１００を備える電子機器も提供することが可能である。このような電子機器としては、例えば、パーソナルコンピュータ、液晶表示装置および有機エレクトロルミネッセンス表示装置などの各種表示装置、携帯電話、スマートフォン、ゲーム機器、ならびにＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）機器などを例示することができる。
【０１５３】  以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１５４】  また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１５５】  なお、以下のような構成も本開示の技術的範囲に属する。（１）  第１導電型である第１半導体層と、  前記第１半導体層の下に設けられ、第２導電型である第２半導体層と、  前記第１半導体層の上に設けられたゲート電極と、  前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜と、  前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域と、  前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域と、  前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線と、を備える、半導体記憶素子。（２）  他の素子との間に設けられ、前記他の素子を電気的に離隔する絶縁性の素子分離層をさらに備える、前記（１）に記載の半導体記憶素子。（３）  前記素子分離層は、前記第１半導体層よりも深い領域まで設けられ、前記第２半導体層は、前記素子分離層よりも深い領域まで設けられる、前記（２）に記載の半導体記憶素子。（４）  前記ビット線は、前記素子分離層と、前記第１半導体層との境界に設けられたコンタクトプラグを介して、前記ソース領域および前記第１半導体層の両方と接続する、前記（２）または（３）に記載の半導体記憶素子。（５）  前記コンタクトプラグは、前記第２半導体層に達しない深さまで設けられる、前記（４）に記載の半導体記憶素子。（６）  前記ビット線は、前記ソース領域から前記第１半導体層の側面に亘って設けられたコンタクト領域を介して、前記ソース領域および前記第１半導体層の両方と接続する、前記（１）〜（３）のいずれか一項に記載の半導体記憶素子。（７）  前記ゲート絶縁膜の少なくとも一部は、強誘電体材料である、前記（１）〜（６）のいずれか一項に記載の半導体記憶素子。（８）  前記ゲート電極、および前記第１半導体層の上に設けられ、圧縮応力または引張応力を与えるライナー層をさらに備える、前記（１）〜（７）のいずれか一項に記載の半導体記憶素子。（９）  前記圧縮応力または引張応力の大きさは、１ＧＰａ以上である、前記（８）に記載の半導体記憶素子。（１０）  第１導電型である第１半導体層、  前記第１半導体層の下に設けられ、第２導電型である第２半導体層、  前記第１半導体層の上に設けられたゲート電極、  前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜、  前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域、  前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域、  前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線、を備える半導体記憶素子がマトリクス状に配置された記憶装置と、を含む、半導体装置。（１１）  前記記憶装置と同一の基板の上に設けられた論理回路をさらに含む、前記（１０）に記載の半導体装置。（１２）  前記論理回路は、支持基板上に絶縁層および半導体層を順に積層した領域の上に設けられる、前記（１１）に記載の半導体装置。（１３）  第１導電型である第１半導体層、  前記第１半導体層の下に設けられ、第２導電型である第２半導体層、  前記第１半導体層の上に設け���れたゲート電極、  前記第１半導体層と、前記ゲート電極との間に設けられたゲート絶縁膜、  前記ゲート電極の一方の側の前記第１半導体層に設けられ、第２導電型であるドレイン領域、  前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に設けられ、第２導電型であるソース領域、  前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線、を備える半導体記憶素子がマトリクス状に配置された記憶装置と、を含む、電子機器。（１４）  第１導電型である第１半導体層、および前記第１半導体層の下に設けられ、第２導電型である第２半導体層を形成する工程と、  前記第１半導体層の上にゲート絶縁膜を形成する工程と、  前記ゲート絶縁膜の上にゲート電極を形成する工程と、  前記ゲート電極の一方の側の前記第１半導体層に、第２導電型であるドレイン領域を形成し、前記ゲート電極を挟んで前記一方の側と対向する他方の側の前記第１半導体層に、第２導電型であるソース領域を形成する工程と、  前記ソース領域および前記第１半導体層の両方と電気的に接続するビット線を形成する工程と、を含む、半導体記憶素子の製造方法。（１５）  前記第１半導体層および前記第２半導体層を形成する前に、前記半導体記憶素子を他の素子と電気的に離隔する絶縁性の素子分離層を形成する工程をさらに含む、前記（１４）に記載の半導体記憶素子の製造方法。（１６）  前記素子分離層と、前記第１半導体層との境界にコンタクトプラグを形成することで、前記ソース領域および前記第１半導体層の両方と、前記ビット線とを電気的に接続する、前記（１５）に記載の半導体記憶素子の製造方法。（１７）  前記素子分離層をエッチングして、前記第１半導体層および前記ソース領域の側面を露出させ、前記ソース領域から前記第１半導体層の側面に亘ってコンタクト領域を形成することで、前記ソース領域および前記第１半導体層の両方と、前記ビット線とを電気的に接続する、前記（１５）に記載の半導体記憶素子の製造方法。（１８）  前記第１半導体層および前記第２半導体層を形成する前に、支持基板上に順に積層された絶縁層および半導体層を除去する工程をさらに含む、前記（１４）〜（１７）のいずれか一項に記載の半導体記憶素子の製造方法。
【符号の説明】
【０１５６】  １        半導体記憶素子  １０      記憶装置  ２１      ゲート電極  ２２      ゲート絶縁膜  ３１      ドレイン領域  ３２      ソース領域  ２１Ｓ、３１Ｓ、３２Ｓ    コンタクト領域  ３１Ｅ、３２Ｅ      エクステンション領域  ４０      半導体基板  ４１      第２半導体層  ４２      第１半導体層  ４３      サイドウォール絶縁膜  ４４      ライナー層  ４５    平坦化膜  ５１、５２、５６    コンタクトプラグ  ５３    データ線  ５４    ビット線  ５５    ワード線  ６１      素子分離層  ９１      埋込絶縁層  ９２      第３半導体層  １００    半導体装置  ２００    論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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