(57)【要約】  本開示は、画素の微細化および感度向上を図ることができるようにする固体撮像素子および駆動方法、並びに電子機器に関する。固体撮像素子は、光を光電変換により電荷に変換して蓄積するＰＤと、そのＰＤに蓄積されている電荷を読み出す第１の転送トランジスタと、第１の転送トランジスタを介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、増倍領域に蓄積されている電荷を、電荷を画素信号に変換するためのＦＤ部に転送する第２の転送トランジスタとを備える。そして、第２の転送トランジスタを介して増倍領域からＦＤ部に電荷を転送する際に、アバランシェ効果により電荷を増倍させるために、増倍領域に強電界領域を発生させる。本技術は、例えば、積層型のCMOSイメージセンサに適用できる。
2017183477.tif 000002
【特許請求の範囲】
【請求項１】
光を光電変換により電荷に変換して蓄積する光電変換部と、
前記光電変換部に蓄積されている電荷を読み出す読み出し部と、
前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、
前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部と
を備える固体撮像素子。
【請求項２】
前記転送部を介して前記増倍領域から前記変換部に電荷を転送する際に、アバランシェ効果により電荷を増倍させるために、前記増倍領域に強電界領域を発生させる
請求項１に記載の固体撮像素子。
【請求項３】
前記転送部を介して前記増倍領域から前記変換部に電荷を転送する際に、前記読み出し部に対して任意の負バイアスを印加する
請求項２に記載の固体撮像素子。
【請求項４】
前記光電変換部と前記増倍領域とが、半導体基板の縦方向に積層して設けられる配置構成となっており、
前記読み出し部は、前記半導体基板の縦方向に前記電荷を読み出す縦型トランジスタ構造である
請求項１に記載の固体撮像素子。
【請求項５】
前記半導体基板に対して前記光電変換部を形成した後、前記半導体基板上に結晶成長を行ってエピタキシャル層を形成し、前記エピタキシャル層に前記増倍領域を形成することで、前記光電変換部と前記増倍領域とが積層するように配置される
請求項４に記載の固体撮像素子。
【請求項６】
同一の前記半導体基板に対して不純物をイオン注入する際の深さ方向を分離することで、前記光電変換部と前記増倍領域とが積層するように配置される
請求項４に記載の固体撮像素子。
【請求項７】
前記光電変換部が形成された第１の半導体基板と、前記増倍領域が形成された第２の半導体基板とを貼り合わせることで、前記光電変換部と前記増倍領域とが積層するように配置される
請求項４に記載の固体撮像素子。
【請求項８】
前記転送部は、前記増倍領域および前記変換部の間に配置されるとともに、前記光電変換部から電荷を読み出す縦型トランジスタ構造であり、
前記読み出し部を介して前記光電変換部から前記増倍領域に電荷を読み出す第１の駆動方法と、前記転送部を介して前記光電変換部から前記変換部に電荷を読み出す第２の駆動方法を切り替えることができる
請求項４に記載の固体撮像素子。
【請求項９】
積層するように配置される前記光電変換部と前記増倍領域との間に、前記増倍領域に入射する光を遮光する遮光膜を
さらに備える請求項４に記載の固体撮像素子。
【請求項１０】
隣接する他の画素から前記増倍領域に入射する光を遮光する遮光部を
さらに備える請求項１に記載の固体撮像素子。
【請求項１１】
前記増倍領域が形成される半導体基板の表面に、前記増倍領域から前記変換部へ電荷の転送を行う際に任意のバイアス電圧を印加する複数の電極が配置されている
請求項１に記載の固体撮像素子。
【請求項１２】
半導体基板に形成されている前記光電変換部のみで光電変換が行われる
請求項１に記載の固体撮像素子。
【請求項１３】
前記光電変換部が形成されている半導体基板に、特定の波長成分の光に感度を持つ有機膜または無機膜が積層されており、前記有機膜または前記無機膜において光電変換が行われるとともに、前記有機膜または前記無機膜を透過した前記特定の波長成分以外の光が前記光電変換部において光電変換が行われる
請求項１に記載の固体撮像素子。
【請求項１４】
前記光電変換部と前記増倍領域とが、半導体基板の同層に設けられる配置構成となっている
請求項１に記載の固体撮像素子。
【請求項１５】
所定個数の前記光電変換部により、前記転送部より後段に設けられるトランジスタにより画素回路を共有する画素共有構造となっている
請求項１に記載の固体撮像素子。
【請求項１６】
光を光電変換により電荷に変換して蓄積する光電変換部と、
前記光電変換部に蓄積されている電荷を読み出す読み出し部と、
前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、
前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部と
を備える固体撮像素子の駆動方法であって、
前記転送部を介して前記増倍領域から前記変換部に電荷を転送する際に、アバランシェ効果により電荷を増倍させるために、前記増倍領域に強電界領域を発生させる
ステップを含む駆動方法。
【請求項１７】
光を光電変換により電荷に変換して蓄積する光電変換部と、
前記光電変換部に蓄積されている電荷を読み出す読み出し部と、
前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、
前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部と
を有する固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および駆動方法、並びに電子機器に関し、特に、画素の微細化および感度向上を図ることができるようにした固体撮像素子および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、被写体の像が結像する像面に配置された複数の画素から出力される画素信号に基づいて画像が構築される。【０００３】
また、近年、画素の微細化に伴って、ＰＤを設ける領域を十分に確保することができずに、SN比（signal-to- noise ratio）が低下することが懸念されており、ＰＤの体積を拡大する技術が開発されている。【０００４】
例えば、ＰＤとトランジスタとを深さ方向に分離することで、飽和電荷量や感度などの低下を抑制するとともに、ランダムノイズやRTS（Random Telegraph Signal）ノイズなどを改善させることができる技術が開発されている（例えば、特許文献１参照）。【０００５】
また、更なる感度の向上を図るために、電界による衝突電離により電子を増倍する増倍センサを備えた撮像素子が開発されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１９９８９８号公報
【特許文献２】特開２００７−２３５０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、シリコンを利用した増倍センサとしては、APD（Avalanche Photo Diode）やSPAD（Single Photon Avalanche Diode）などが多く用いられているが、画素構造および回路構成が、従来のCMOSイメージセンサとは異なり完全に新規なものとなっていた。このため、このような増倍センサを従来のCMOSイメージセンサに適用することは技術の親和性が低く困難であった。また、近年、EMCMOS（Electron Multiplier CMOS）と称する増倍領域をもつCMOSセンサの研究が行われているが、増倍領域を追加で確保する必要があるため、画素を微細化することが困難であった。【０００８】
本開示は、このような状況に鑑みてなされたものであり、画素の微細化および感度向上を図ることができるようにするものである。
【課題を解決するための手段】
【０００９】
本開示の一側面の固体撮像素子は、光を光電変換により電荷に変換して蓄積する光電変換部と、前記光電変換部に蓄積されている電荷を読み出す読み出し部と、前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部とを備える。【００１０】
本開示の一側面の駆動方法は、光を光電変換により電荷に変換して蓄積する光電変換部と、前記光電変換部に蓄積されている電荷を読み出す読み出し部と、前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部とを備える固体撮像素子の駆動方法であって、前記転送部を介して前記増倍領域から前記変換部に電荷を転送する際に、アバランシェ効果により電荷を増倍させるために、前記増倍領域に強電界領域を発生させるステップを含む。【００１１】
本開示の一側面の電子機器は、光を光電変換により電荷に変換して蓄積する光電変換部と、前記光電変換部に蓄積されている電荷を読み出す読み出し部と、前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部とを有する固体撮像素子を備える。【００１２】
本開示の一側面においては、光電変換部により、光が光電変換により変換された電荷が蓄積され、読み出し部により、光電変換部に蓄積されている電荷が読み出され、増倍領域により、読み出し部を介して読み出された電荷が一時的に蓄積されて増倍され、転送部により、増倍領域に蓄積されている電荷が、電荷を画素信号に変換する変換部に転送される。
【発明の効果】
【００１３】
本開示の一側面によれば、画素の微細化および感度向上を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素の構成例を示す回路図である。
【図３】画素の第１の構成例を示す断面図である。
【図４】画素の第１の駆動方法を説明する図である。
【図５】画素の第１の駆動方法を説明する図である。
【図６】画素の第２の駆動方法を説明する図である。
【図７】画素の第２の駆動方法を説明する図である。
【図８】画素の第１の製造方法を説明する図である。
【図９】画素の第２の製造方法を説明する図である。
【図１０】画素の第３の製造方法を説明する図である。
【図１１】画素の第２の構成例を示す断面図である。
【図１２】画素の第３の構成例を示す断面図である。
【図１３】画素の第４の構成例を示す断面図である。
【図１４】画素の第５の構成例を示す断面図である。
【図１５】画素の第６の構成例を示す断面図である。
【図１６】画素の第７の構成例を示す断面図である。
【図１７】画素の第８の構成例を示す断面図である。
【図１８】画素の第９の構成例を示す断面図である。
【図１９】画素の第１０の構成例を示す断面図である。
【図２０】画素の第１１の構成例を示す断面図である。
【図２１】画素の第１２の構成例を示す断面図である。
【図２２】画素の第１３の構成例を示す断面図である。
【図２３】画素の第１４の構成例を示す断面図である。
【図２４】画素の第１５の構成例を示す回路図である。
【図２５】画素の第１６の構成例を示す回路図である。
【図２６】８画素共有構造の画素の平面的な第１のレイアウト例を示す図である。
【図２７】８画素共有構造の画素の平面的な第２のレイアウト例を示す図である。
【図２８】増倍領域および第２の転送トランジスタを平面的に見たレイアウトを示す図である。
【図２９】衝突電離確率について説明する図である。
【図３０】電荷の増倍効果について説明する図である。
【図３１】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【図３２】イメージセンサを使用する使用例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１６】
図１は、本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００１７】
図１に示すように、撮像素子１１は、画素領域１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、および制御回路１７を備えて構成される。
【００１８】
画素領域１２は、図示しない光学系により集光される光を受光する受光面である。画素領域１２には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号を出力し、それらの画素信号から、画素領域１２に結像する被写体の画像が構築される。
【００１９】
垂直駆動回路１３は、画素領域１２に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。
【００２０】
水平駆動回路１５は、画素領域１２に配置される複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。制御回路１７は、例えば、撮像素子１１の各ブロックの駆動周期に従ったクロック信号を生成して供給することで、それらの各ブロックの駆動を制御する。
【００２１】
次に、図２は、画素２１の構成例を示す回路図である。
【００２２】
図２に示すように、画素２１は、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、ＦＤ（Floating Diffusion）部３５、増幅トランジスタ３６、選択トランジスタ３７、およびリセットトランジスタ３８を備えて構成されており、垂直信号線２３を介して定電流源３９に接続されている。
【００２３】
ＰＤ３１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が第１の転送トランジスタ３２に接続されている。
【００２４】
第１の転送トランジスタ３２は、垂直駆動回路１３から供給される転送信号VGに従って駆動し、第１の転送トランジスタ３２がオンになると、ＰＤ３１に蓄積されている電荷が増倍領域３３に転送される。
【００２５】
増倍領域３３は、第１の転送トランジスタ３２および第２の転送トランジスタ３４の間に設けられる所定の蓄積容量を有する浮遊拡散領域であり、ＰＤ３１から転送される電荷を一時的に蓄積する。また、増倍領域３３は、その内部に強電界領域を発生させてアバランシェ効果（即ち、強い電場の中で自由電子が分子と衝突することにより新たな電子が叩き出され、その電子が電場で加速されてさらに別の分子と衝突して加速度的に電子数が増加する現象）を起こすことによって電子を増倍させることができる。
【００２６】
第２の転送トランジスタ３４は、垂直駆動回路１３から供給される転送信号TGに従って駆動し、第２の転送トランジスタ３４がオンになると、増倍領域３３に蓄積されている電荷がＦＤ部３５に転送される。
【００２７】
ＦＤ部３５は、増幅トランジスタ３６のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、増倍領域３３を介して転送されてくる電荷を一時的に蓄積する。
【００２８】
増幅トランジスタ３６は、ＦＤ部３５に蓄積されている電荷に応じたレベル（即ち、ＦＤ部３５の電位）の画素信号を、選択トランジスタ３７を介して垂直信号線２３に出力する。つまり、ＦＤ部３５が増幅トランジスタ３６のゲート電極に接続される構成により、ＦＤ部３５および増幅トランジスタ３６は、ＰＤ３１において発生した電荷を増幅し、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
【００２９】
選択トランジスタ３７は、垂直駆動回路１３から供給される選択信号SELに従って駆動し、選択トランジスタ３７がオンになると、増幅トランジスタ３６から出力される画素信号が垂直信号線２３に出力可能な状態となる。
【００３０】
リセットトランジスタ３８は、垂直駆動回路１３から供給されるリセット信号RSTに従って駆動し、リセットトランジスタ３８がオンになると、ＦＤ部３５に蓄積されている電荷が可変電源ＶＦＣに排出されて、ＦＤ部３５がリセットされる。ここで、可変電源ＶＦＣは、図４乃至図７を参照して説明するように、増倍領域３３およびＦＤ部３５のリセット電位が異なるものとなるように、電圧を変更することができる。
【００３１】
このように画素２１は構成されており、ＰＤ３１で発生した電荷（電子）を、増倍領域３３を介して読み出すことにより、増倍させることができる。
【００３２】
次に、図３は、画素２１の第１の構成例を示す断面図である。
【００３３】
図３に示すように、画素２１は、半導体基板４１の裏面側（図２の下側）にＰＤ３１が形成されており、半導体基板４１の裏面側からＰＤ３１に光が照射される。そして、半導体基板４１の裏面側には、画素２１が受光する色の光を透過するカラーフィルタ４２、および、画素２１ごとに光を集光するオンチップレンズ４３が積層される。
【００３４】
また、画素２１は、半導体基板４１の表面側に、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、ＦＤ部３５が配置されている。
【００３５】
第１の転送トランジスタ３２は、増倍領域３３に隣接する箇所において、半導体基板４１の表面からＰＤ３１の側面近傍まで掘り込まれるように設けられるゲート電極４４を有して構成される。即ち、第１の転送トランジスタ３２は、いわゆる縦型トランジスタ構造となっており、ＰＤ３１で発生した電荷を半導体基板４１の表面まで読み出して増倍領域３３に転送する。
【００３６】
増倍領域３３は、半導体基板４１の裏面側に配置されるＰＤ３１に対して積層するように、半導体基板４１の表面側に配置され、第１の転送トランジスタ３２を介して読み出される電荷を蓄積する。また、増倍領域３３は、例えば、増倍領域３３からＦＤ部３５に電荷を転送する際に、第２の転送トランジスタ３４に高電圧を印加することで、増倍領域３３の内部に強電界領域を発生させてアバランシェ効果を起こすことによって電子を増倍させることができる。さらに、このとき、第１の転送トランジスタ３２に任意の負バイアスを印加することで、電子の増倍効果を増大させることができる。
【００３７】
第２の転送トランジスタ３４は、増倍領域３３およびＦＤ部３５の間において、半導体基板４１の表面に積層するように設けられるゲート電極４５を有して構成される。そして、第２の転送トランジスタ３４は、ＰＤ３１から読み出され増倍領域３３に蓄積されている電荷を、ＦＤ部３５に転送する。
【００３８】
ＦＤ部３５は、第２の転送トランジスタ３４を介して増倍領域３３から転送されてくる電荷を蓄積し、図２を参照して上述したように、増幅トランジスタ３６のゲート電極に接続されている。
【００３９】
また、画素２１には、隣接する他の画素２１に入射した光が混入することを防止するために、ＰＤ３１の周囲を囲うように、半導体基板４１の裏面側から所定の深さまで埋め込まれるように、光を遮光することができる遮光部４６が設けられている。
【００４０】
このように構成される画素２１は、例えば、ＰＤ３１と増倍領域３３およびＰＤ３１とを縦方向に積層するように設ける構造によって、微細化を図ることができる。
【００４１】
さらに、画素２１では、ＰＤ３１で発生した電荷（電子）を、増倍領域３３を介して読み出すことによって増倍させることができる。これにより、画素２１は、例えば、低照度時であっても、高い感度で画素信号を得ることができる。
【００４２】
そして、画素２１を備える撮像素子１１は、ＰＤ３１における光電変換特性や、ＰＤ３１からの電荷転送変換特性は、従来のCMOSイメージセンサと同様の構造を採用することができる。さらに、撮像素子１１は、画素２１に必要となるトランジスタの個数が、従来のAPDよりも少なくすることができるため、画素２１の微細化を図ることができ、より高集積であり、かつ、増倍機能を備えることができる。
【００４３】
次に、図４および図５を参照して、画素２１の第１の駆動方法について説明する。図４および図５には、ＰＤ３１の電位（PD）、第１の転送トランジスタ３２の転送信号の電位（VG）、増倍領域３３の電位（FD0）、第２の転送トランジスタ３４の転送信号の電位（TG）、ＦＤ部３５の電位（FD1）、リセットトランジスタ３８のリセット信号の電位（RST）、および可変電源ＶＦＣの電位（VF）が示されている。
【００４４】
第１のステップにおいて、図４の最上段に示すように、可変電源の電位が例えば３Ｖに設定されるとともに、第１の転送トランジスタ３２、第２の転送トランジスタ３４、およびリセットトランジスタ３８がオンに駆動される。これにより、リセットトランジスタ３８、ＦＤ部３５、第２の転送トランジスタ３４、増倍領域３３、および第１の転送トランジスタ３２を介して、ＰＤ３１に残留していた電荷が排出されてＰＤ３１がリセットされる。
【００４５】
第２のステップにおいて、図４の上から２段目に示すように、第１の転送トランジスタ３２がオフに駆動される。これにより、ＰＤ３１において、光電変換で発生する電荷の蓄積が開始される。
【００４６】
第３のステップにおいて、図４の上から３段目に示すように、可変電源ＶＦＣの電位が例えば１１Ｖに変更される。これにより、リセットトランジスタ３８、ＦＤ部３５、第２の転送トランジスタ３４を介して、増倍領域３３が１１Ｖにリセットされる。
【００４７】
第４のステップにおいて、図４の上から４段目に示すように、第２の転送トランジスタ３４がオフに駆動された後、可変電源ＶＦＣの電位が例えば１２Ｖに変更される。これにより、リセットトランジスタ３８を介して、ＦＤ部３５が１２Ｖにリセットされる。
【００４８】
第５のステップにおいて、図４の上から５段目に示すように、リセットトランジスタ３８がオフに駆動されることで、リセット動作が終了される。
【００４９】
次に、第６のステップにおいて、図５の最上段に示すように、第１の転送トランジスタ３２がオンに駆動される。これにより、ＰＤ３１での電荷の蓄積が終了されて、ＰＤ３１から増倍領域３３へ、電荷の転送が増倍を発生させながら行われる。このとき、アバランシェ効果により電荷を増倍させるために、増倍領域３３に強電界領域を発生させる。
【００５０】
第７のステップにおいて、図５の上から２段目に示すように、第１の転送トランジスタ３２がオフに駆動される。これにより、ＰＤ３１から増倍領域３３への電荷の転送が終了される。
【００５１】
第８のステップにおいて、図５の上から３段目に示すように、第１の転送トランジスタ３２および第２の転送トランジスタ３４に負バイアスが印加される。これにより、増倍領域３３の電位が降圧されることになる。
【００５２】
第９のステップにおいて、図５の上から４段目に示すように、第２の転送トランジスタ３４がオンに駆動される。これにより、増倍領域３３からＦＤ部３５へ、電荷の転送が通常通りに行われる。
【００５３】
第１０のステップにおいて、図５の上から５段目に示すように、第２の転送トランジスタ３４がオフに駆動される。これにより、増倍領域３３からＦＤ部３５への電荷の転送が終了される。その後、ＦＤ部３５に蓄積されている電荷に応じたレベルの画素信号が、図２の増幅トランジスタ３６から出力される。
【００５４】
このような第１の駆動方法により、画素２１は、ＰＤ３１で発生した電荷を、増倍領域３３に読み出す際に増倍することができる。
【００５５】
次に、図６および図７を参照して、画素２１の第２の駆動方法について説明する。
【００５６】
第２１のステップにおいて、図６の最上段に示すように、可変電源の電位が例えば３Ｖに設定されるとともに、第１の転送トランジスタ３２、第２の転送トランジスタ３４、およびリセットトランジスタ３８がオンに駆動される。これにより、リセットトランジスタ３８、ＦＤ部３５、第２の転送トランジスタ３４、増倍領域３３、および第１の転送トランジスタ３２を介して、ＰＤ３１に残留していた電荷が排出されてＰＤ３１がリセットされる。
【００５７】
第２２のステップにおいて、図６の上から２段目に示すように、第１の転送トランジスタ３２がオフに駆動される。これにより、ＰＤ３１において、光電変換で発生する電荷の蓄積が開始される。
【００５８】
第２３のステップにおいて、図６の上から３段目に示すように、可変電源ＶＦＣの電位が例えば４Ｖに変更される。これにより、リセットトランジスタ３８、ＦＤ部３５、第２の転送トランジスタ３４を介して、増倍領域３３が４Ｖにリセットされる。
【００５９】
第２４のステップにおいて、図６の上から４段目に示すように、第２の転送トランジスタ３４がオフに駆動された後、可変電源ＶＦＣの電位が例えば１２Ｖに変更される。これにより、リセットトランジスタ３８を介して、ＦＤ部３５が１２Ｖにリセットされる。
【００６０】
第２５のステップにおいて、図６の上から５段目に示すように、リセットトランジスタ３８がオフに駆動されることで、リセット動作が終了される。
【００６１】
次に、第２６のステップにおいて、図７の最上段に示すように、第１の転送トランジスタ３２がオンに駆動される。これにより、ＰＤ３１での電荷の蓄積が終了されて、ＰＤ３１から増倍領域３３へ、電荷の転送が通常通りに行われる。
【００６２】
第２７のステップにおいて、図７の上から２段目に示すように、第１の転送トランジスタ３２がオフに駆動される。これにより、ＰＤ３１から増倍領域３３への電荷の転送が終了される。
【００６３】
第２８のステップにおいて、図７の上から３段目に示すように、第２の転送トランジスタ３４がオンに駆動される。これにより、増倍領域３３からＦＤ部３５へ、電荷の転送が増倍を発生させながら行われる。このとき、アバランシェ効果により電荷を増倍させるために、増倍領域３３に強電界領域を発生させる。
【００６４】
第２９のステップにおいて、図７の上から４段目に示すように、第２の転送トランジスタ３４がオフに駆動される。これにより、増倍領域３３からＦＤ部３５への電荷の転送が終了される。その後、ＦＤ部３５に蓄積されている電荷に応じたレベルの画素信号が、図２の増幅トランジスタ３６から出力される。
【００６５】
このような第２の駆動方法により、画素２１は、ＰＤ３１で発生し増倍領域３３に読み出された電荷を、ＦＤ部３５に転送する際に増倍することができる。さらに、第２の駆動方法を採用することで、ＰＤ３１から電荷の読み出しを行う部分と、電荷の増倍を行う部分とを分離することができ、それぞれ独立にデバイス構造を設計することができる。
【００６６】
次に、図８を参照して、画素２１の第１の製造方法について説明する。
【００６７】
第１の工程において、図８の最上段に示すように、半導体基板４１に対して不純物をイオン注入することにより、半導体基板４１の表面近傍にＰＤ３１を形成する。
【００６８】
第２の工程において、図８の上から２段目に示すように、半導体基板４１上に結晶成長を行って、エピタキシャル層を形成する。
【００６９】
第３の工程において、図８の上から３段目に示すように、半導体基板４１のエピタキシャル層に対して不純物をイオン注入することにより増倍領域３３を形成する。さらに、増倍領域３３に隣接する箇所においてＰＤ３１の側面近傍まで半導体基板４１にトレンチを掘り込んだ後、導電体を堆積させることによりゲート電極４４を形成することで、第１の転送トランジスタ３２を設ける。このとき、半導体基板４１に積層するようにゲート電極４５を形成することで、第２の転送トランジスタ３４を設ける。
【００７０】
第４の工程において、図８の上から４段目に示すように、半導体基板４１のエピタキシャル層に対して不純物をイオン注入することによりＦＤ部３５を形成する。その後、半導体基板４１の裏面側から薄膜化した後、カラーフィルタ４２およびオンチップレンズ４３を積層し、図示しない配線層などを設ける工程を経て、画素２１が製造される。
【００７１】
このように、画素２１は、半導体基板４１にＰＤ３１を形成した後にエピタキシャル層を形成し、そのエピタキシャル層に増倍領域３３を形成することで、ＰＤ３１および増倍領域３３が積層された構造とすることができる。
【００７２】
次に、図９を参照して、画素２１の第２の製造方法について説明する。
【００７３】
第１１の工程において、図９の上段に示すように、半導体基板４１に対して不純物をイオン注入することにより、半導体基板４１の深部にＰＤ３１を形成する。
【００７４】
第１２の工程において、図９の中段に示すように、半導体基板４１に対して不純物をイオン注入することにより、半導体基板４１の表面近傍に増倍領域３３を形成する。
【００７５】
第１２の工程において、図９の下段に示すように、ゲート電極４４およびゲート電極４５を形成することで、第１の転送トランジスタ３２および第２の転送トランジスタ３４を設け、ＦＤ部３５を形成する。その後、半導体基板４１の裏面側から薄膜化した後、カラーフィルタ４２およびオンチップレンズ４３を積層し、図示しない配線層などを設ける工程を経て、画素２１が製造される。
【００７６】
このように、画素２１は、同一の半導体基板４１に対して不純物をイオン注入する際の深さ方向を分離してＰＤ３１および増倍領域３３を作り分けることにより、ＰＤ３１および増倍領域３３が積層された構造とすることができる。
【００７７】
次に、図１０を参照して、画素２１の第３の製造方法について説明する。
【００７８】
第２１の工程において、図１０の上段に示すように、第１の半導体基板４１−１にＰＤ３１を形成し、第２の半導体基板４１−２に増倍領域３３を形成する。
【００７９】
第２２の工程において、図１０の中段に示すように、第１の半導体基板４１−１および第２の半導体基板４１−２を貼り合わせる。
【００８０】
第２３の工程において、図１０の下段に示すように、ゲート電極４４およびゲート電極４５を形成することで、第１の転送トランジスタ３２および第２の転送トランジスタ３４を設け、ＦＤ部３５を形成する。その後、半導体基板４１の裏面側から薄膜化した後、カラーフィルタ４２およびオンチップレンズ４３を積層し、図示しない配線層などを設ける工程を経て、画素２１が製造される。
【００８１】
このように、画素２１は、ＰＤ３１および増倍領域３３をそれぞれ異なる第１の半導体基板４１−１および第２の半導体基板４１−２に形成し、第１の半導体基板４１−１および第２の半導体基板４１−２を貼り合わせて半導体基板４１とすることにより、ＰＤ３１および増倍領域３３が積層された構造とすることができる。
【００８２】
以上のような第１乃至第３の製造方法のいずれの方法を採用して、ＰＤ３１および増倍領域３３が積層された構造の画素２１を製造してもよい。なお、ＰＤ３１および増倍領域３３が積層された構造とすることができれば、これらの製造方法以外を採用することができる。
【００８３】
次に、図１１は、画素２１の第２の構成例を示す断面図である。なお、図１１に示す画素２１Ａにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００８４】
即ち、画素２１Ａは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられ、カラーフィルタ４２およびオンチップレンズ４３が、半導体基板４１の裏面に積層される点で、図３の画素２１と共通する構造となっている。一方、画素２１Ａは、第２の転送トランジスタ３４Ａの構造が、図３の画素２１の第２の転送トランジスタ３４の構造と異なるものとなっている。
【００８５】
図１１に示すように、第２の転送トランジスタ３４Ａは、半導体基板４１の表面側からＰＤ３１まで達するように、半導体基板４１に埋め込まれるように形成されたゲート電極４５Ａを有して構成される。即ち、第２の転送トランジスタ３４Ａは、第１の転送トランジスタ３２と同様に、いわゆる縦型トランジスタ構造となっている。
【００８６】
従って、画素２１Ａは、ＰＤ３１に電荷が蓄積されている状態で、第２の転送トランジスタ３４Ａがオンに駆動されると、ＰＤ３１から直接的にＦＤ部３５へ、第２の転送トランジスタ３４Ａを介して電荷を読み出すことができる。即ち、画素２１Ａは、第１の転送トランジスタ３２を介してＰＤ３１から電荷を読み出す駆動方法と、第２の転送トランジスタ３４Ａを介してＰＤ３１から電荷を読み出す駆動方法との２通りの駆動方法で、ＰＤ３１に蓄積されている電荷を読み出すことができる。
【００８７】
これにより、画素２１Ａは、例えば、撮像素子１１に照射される光の明るさに応じて、ＰＤ３１から電荷を読み出す駆動方法を切り替えることができる。
【００８８】
例えば、撮像素子１１に照射される光が通常の明るさである時には、画素２１Ａにおいて、第２の転送トランジスタ３４Ａを介してＰＤ３１から直接的にＦＤ部３５に電荷を読み出す駆動方法が用いられる。これにより、被写体が通常の明るさである場合には、電荷を増倍させることのない画素信号が読み出される。
【００８９】
一方、撮像素子１１に照射される光が通常の明るさよりも暗い時には、画素２１Ａにおいて、第１の転送トランジスタ３２を介してＰＤ３１から増倍領域３３に電荷を読み出して増幅した後に、第２の転送トランジスタ３４Ａを介してＦＤ部３５に電荷を転送する駆動方法が用いられる。これにより、被写体が通常の明るさよりも暗い場合には、電荷を増倍させた画素信号が読み出される。なお、この駆動方法で増倍領域３３からＦＤ部３５に電荷を転送する際には、ＰＤ３１の電荷は既に第１の転送トランジスタ３２を介して読み出されているため、ＰＤ３１から第２の転送トランジスタ３４Ａを介して電荷が読み出されることはない。
【００９０】
このように構成される画素２１Ａは、ＰＤ３１から電荷を読み出す駆動方法を切り替えることにより、例えば、被写体の明るさに応じて、適切な露出となるように画像を撮像することができる。
【００９１】
次に、図１２は、画素２１の第３の構成例を示す断面図である。なお、図１２に示す画素２１Ｂにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００９２】
即ち、画素２１Ｂは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられ、カラーフィルタ４２およびオンチップレンズ４３が、半導体基板４１の裏面に積層される点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｂは、第２の転送トランジスタ３４Ｂの構造が、図３の画素２１の第２の転送トランジスタ３４の構造と異なるものとなっている。
【００９３】
図１２に示すように、第２の転送トランジスタ３４Ｂを構成するゲート電極４５Ｂは、図３のゲート電極４５よりもサイズが拡大され、より広い領域において増倍領域３３を覆うように形成されている。従って、画素２１Ｂでは、増倍領域３３からＦＤ部３５に電荷を転送する際に、ゲート電極４５Ｂに印加される転送信号TGによって増倍領域３３に発生する電界を強化することができる。
【００９４】
このように構成される画素２１Ｂは、増倍領域３３に発生する電界を強化することで、電荷の増倍をアシストすることができ、より多くの電荷を増倍することができる。
【００９５】
次に、図１３は、画素２１の第４の構成例を示す断面図である。なお、図１３に示す画素２１Ｃにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００９６】
即ち、画素２１Ｃは、ＰＤ３１、増倍領域３３、第２の転送トランジスタ３４、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられ、カラーフィルタ４２およびオンチップレンズ４３が、半導体基板４１の裏面に積層される点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｃは、第１の転送トランジスタ３２Ｃの構造が、図３の画素２１の第１の転送トランジスタ３２の構造と異なるものとなっている。
【００９７】
図１３に示すように、第１の転送トランジスタ３２Ｃを構成するゲート電極４４Ｃは、図３のゲート電極４４よりも長さが拡張され、半導体基板４１の深くまで形成されることで、より多くの部分でＰＤ３１と隣接するように形成されている。従って、画素２１Ｃでは、ＰＤ３１から増倍領域３３に電荷を読み出す際に、ＰＤ３１から増倍領域３３への電荷の転送をアシストすることができる。
【００９８】
このように構成される画素２１Ｃは、ＰＤ３１から増倍領域３３への電荷の転送をアシストすることで、より良好に電荷を転送することができ、ＰＤ３１に蓄積されている電荷を確実に読み出すことができる。
【００９９】
次に、図１４は、画素２１の第５の構成例を示す断面図である。なお、図１４に示す画素２１Ｄにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１００】
即ち、画素２１Ｄは、ＰＤ３１、増倍領域３３、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられ、カラーフィルタ４２およびオンチップレンズ４３が、半導体基板４１の裏面に積層される点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｄは、第１の転送トランジスタ３２Ｄおよび第２の転送トランジスタ３４Ｄの構造が、図３の画素２１の第１の転送トランジスタ３２および第２の転送トランジスタ３４の構造と異なるものとなっている。
【０１０１】
図１４に示すように、第１の転送トランジスタ３２Ｄを構成するゲート電極４４Ｄは、図１３のゲート電極４５Ｃと同様に、図３のゲート電極４５よりも長さが拡張されて、より多くの部分でＰＤ３１と隣接するように形成されている。また、第２の転送トランジスタ３４Ｄを構成するゲート電極４５Ｄは、図１２のゲート電極４５Ｂと同様に、図３のゲート電極４５よりもサイズが拡大され、より広い領域において増倍領域３３を覆うように形成されている。
【０１０２】
このように構成される画素２１Ｄは、図１２の画素２１Ｂと同様に、より多くの電荷を増倍することができるとともに、図１３の画素２１Ｃと同様に、ＰＤ３１に蓄積されている電荷を確実に読み出すことができる。
【０１０３】
次に、図１５は、画素２１の第６の構成例を示す断面図である。なお、図１５に示す画素２１Ｅにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１０４】
即ち、画素２１Ｅは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、およびＦＤ部３５が、半導体基板４１に設けられ、カラーフィルタ４２およびオンチップレンズ４３が、半導体基板４１の裏面に積層される点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｅは、遮光部４６Ｅの構造が、図３の画素２１の遮光部４６の構造と異なるものとなっている。
【０１０５】
図１５に示すように、画素２１Ｅを構成する遮光部４６Ｅは、図３の遮光部４６よりも長さが拡張され、半導体基板４１の裏面からＰＤ３１が形成されている領域までの深さと同程度の深さとなるように形成される。例えば、図１０を参照して上述したように、ＰＤ３１が形成される第１の半導体基板４１−１と、増倍領域３３が形成される第１の半導体基板４１−２を貼り合わせる構造において、遮光部４６Ｅは、第１の半導体基板４１−１の厚みと同程度の深さとなるように形成される。
【０１０６】
このように形成される画素２１Ｅは、隣接する画素２１間で、それぞれに入射する光を遮光部４６Ｅによって確実に遮光することで、例えば、隣接する他の画素２１から増倍領域３３に光が入射することを防止することができる。これにより、画素２１Ｅは、増倍領域３３における混色（PLS：Parasitic Light Sensitivity）などの発生を抑制することができる。
【０１０７】
次に、図１６は、画素２１の第７の構成例を示す断面図である。なお、図１６に示す画素２１Ｆにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１０８】
即ち、画素２１Ｆは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられ、カラーフィルタ４２およびオンチップレンズ４３が、半導体基板４１の裏面に積層される点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｆは、遮光膜４７を備える点で、図３の画素２１と異なる構成となっている。
【０１０９】
図１６に示すように、画素２１Ｆは、ＰＤ３１が設けられる層と、増倍領域３３との間に、遮光性を備えた遮光膜４７を設けて構成される。このような遮光構造を備えることで、画素２１Ｆは、半導体基板４１の裏面側から照射される光が、半導体基板４１を透過して増倍領域３３まで届くことを防止することができる。
【０１１０】
このように構成される画素２１Ｆは、半導体基板４１を透過する光が増倍領域３３に届くことを遮光膜４７によって確実に遮光することができ、例えば、増倍領域３３における混色（PLS：Parasitic Light Sensitivity）などの発生を抑制することができる。
【０１１１】
なお、例えば、図１５の画素２１Ｅが備える遮光部４６Ｅと、図１６の画素２１Ｆが備える遮光膜４７とを組み合わせて用いてもよく、遮光部４６Ｅおよび遮光膜４７の両方を備えることで、より確実に増倍領域３３における混色などの発生を抑制することができる。
【０１１２】
次に、図１７は、画素２１の第８の構成例を示す断面図である。なお、図１７に示す画素２１Ｇにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１１３】
即ち、画素２１Ｇは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられ、カラーフィルタ４２およびオンチップレンズ４３が、半導体基板４１の裏面に積層される点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｇは、増倍用ゲート電極４８−１乃至４８−３を備える点で、図３の画素２１と異なる構成となっている。
【０１１４】
図１７に示すように、画素２１Ｇは、半導体基板４１における増倍領域３３の表面に、増倍用ゲート電極４８−１乃至４８−３が積層された構成となっている。増倍用ゲート電極４８−１乃至４８−３は、第１の転送トランジスタ３２から第２の転送トランジスタ３４に向かって並ぶように配置される。
【０１１５】
このように、増倍領域３３に配置された増倍用ゲート電極４８−１乃至４８−３に、任意のバイアス電圧を印加することで強電界領域を発生させることができ、これによりアバランシェ効果を起こして電子を増幅することができる。そして、増倍領域３３において増幅された電子は、第２の転送トランジスタ３４を介してＦＤ部３５に転送される。
【０１１６】
このように形成される画素２１Ｇは、増倍領域３３に発生する電界を強化することで、電荷の増倍をアシストすることができ、より多くの電荷を増倍することができる。
【０１１７】
なお、図１７に示す増倍用ゲート電極４８の個数や、増倍用ゲート電極４８に印加するバイアス電圧などは、増倍領域３３において電子を増倍させる程度に応じて、任意に指定することができる。
【０１１８】
次に、図１８は、画素２１の第９の構成例を示す断面図である。なお、図１８に示す画素２１Ｈにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１１９】
即ち、画素２１Ｈは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられ、カラーフィルタ４２およびオンチップレンズ４３が、半導体基板４１の裏面に積層される点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｈは、増倍用ゲート電極４９−１乃至４９−３を備える点で、図３の画素２１と異なる構成となっている。
【０１２０】
図１８に示すように、画素２１Ｈは、半導体基板４１における増倍領域３３の表面から増倍領域３３を貫通するように、増倍用ゲート電極４９−１乃至４９−３が半導体基板４１に埋め込まれた構成となっている。増倍用ゲート電極４９−１乃至４９−３は、第１の転送トランジスタ３２から第２の転送トランジスタ３４に向かって並ぶように配置される。
【０１２１】
このように、増倍領域３３に配置された増倍用ゲート電極４９−１乃至４９−３に、任意のバイアス電圧を印加することで強電界領域を発生させることができ、これによりアバランシェ効果を起こして電子を増幅することができる。そして、増倍領域３３において増幅された電子は、第２の転送トランジスタ３４を介してＦＤ部３５に転送される。
【０１２２】
このように形成される画素２１Ｈは、増倍領域３３に発生する電界を強化することで、電荷の増倍をアシストすることができ、より多くの電荷を増倍することができる。
【０１２３】
なお、図１８に示す増倍用ゲート電極４９の個数や、増倍用ゲート電極４９に印加するバイアス電圧などは、増倍領域３３において電子を増倍させる程度に応じて、任意に指定することができる。また、図１７に示す増倍用ゲート電極４８と、図１８に示す増倍用ゲート電極４９とを組み合わせて配置するような構成としてもよい。
【０１２４】
次に、図１９は、画素２１の第１０の構成例を示す断面図である。なお、図１９に示す画素２１Ｊにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１２５】
即ち、画素２１Ｊは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられる点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｊは、半導体基板４１の裏面に対して、有機膜５０およびカラーフィルタ４２Ｊを介してオンチップレンズ４３が積層される点で、図３の画素２１と異なる構成となっている。
【０１２６】
例えば、画素２１Ｊにおいて、カラーフィルタ４２Ｊとしては、黄色またはシアンの光を透過するものが用いられ、有機膜５０は、特定の波長成分の光、例えば、緑色の光に感度を持つものが用いられる。即ち、黄色の光を透過するカラーフィルタ４２Ｊが用いられている画素２１Ｊでは、カラーフィルタ４２Ｊを透過した光のうちの、緑色の光が有機膜５０で光電変換され、有機膜５０を透過した赤色の光がＰＤ３１で光電変換される。また、シアンの光を透過するカラーフィルタ４２Ｊが用いられている画素２１Ｊでは、カラーフィルタ４２Ｊを透過した光のうちの、緑色の光が有機膜５０で光電変換され、有機膜５０を透過した青色の光がＰＤ３１で光電変換される。このように、例えば、図３の画素２１では、ＰＤ３１のみで光電変換が行われていたのに対し、画素２１Ｊでは、有機膜５０およびＰＤ３１で光電変換が行われる。
【０１２７】
このように構成される画素２１Ｊは、ＰＤ３１で光電変換される赤色および青色の光で発生した電子を増倍領域３３において増倍することで、赤色および青色の感度を、有機膜５０において光電変換される緑色の感度と遜色ないレベルまで向上させることができる。
【０１２８】
次に、図２０は、画素２１の第１１の構成例を示す断面図である。なお、図２０に示す画素２１Ｋにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１２９】
即ち、画素２１Ｋは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられる点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｋは、半導体基板４１の裏面に対して、無機膜５１を介してオンチップレンズ４３が積層される点で、図３の画素２１と異なる構成となっている。
【０１３０】
例えば、画素２１Ｋでは、特定の波長成分を無機膜５１で光電変換し、その他の波長成分をＰＤ３１で光電変換することができる。例えば、画素２１Ｋは、無機膜５１として赤外光に感度を持つものを用いることで、画素２１Ｋに入射する光のうち、赤外光を無機膜５１で光電変換し、その他の波長成分の光をＰＤ３１で光電変換するような構造とすることができる。これにより、例えば、無機膜５１を赤外光カットフィルタとして用いることができる。このように、例えば、図３の画素２１では、ＰＤ３１のみで光電変換が行われていたのに対し、画素２１Ｋでは、有機膜５０およびＰＤ３１で光電変換が行われる。
【０１３１】
このように構成される画素２１Ｋは、特定の波長成分以外をＰＤ３１で光電変換して発生する電荷を、増倍領域３３を介して読み出すことができる。
【０１３２】
次に、図２１は、画素２１の第１２の構成例を示す断面図である。なお、図２１に示す画素２１Ｌにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１３３】
即ち、画素２１Ｌは、ＰＤ３１、第１の転送トランジスタ３２、増倍領域３３、第２の転送トランジスタ３４、ＦＤ部３５、および遮光部４６が、半導体基板４１に設けられる点で、図３の画素２１と共通する構造となっている。一方、画素２１Ｌは、半導体基板４１の裏面に対して、有機膜５２、有機膜５３、および有機膜５０を介してオンチップレンズ４３が積層される点で、図３の画素２１と異なる構成となっている。
【０１３４】
例えば、画素２１Ｌにおいて、有機膜５２には、青色の光に感度を持つものが用いられ、有機膜５２には、赤色の光に感度を持つものが用いられる。また、図１９を参照して上述したように、有機膜５０は、緑色の光に感度を持つものが用いられる。
【０１３５】
例えば、画素２１Ｌでは、有機膜５２、有機膜５３、および有機膜５０により、青色、赤色、および緑色の光が光電変換され、有機膜５２、有機膜５３、および有機膜５０を透過した赤外光がＰＤ３１により光電変換される。
【０１３６】
このように構成される画素２１Ｌは、青色、赤色、緑色、および赤外光の全てにおいて高感度な特性を実現することができる。
【０１３７】
次に、図２２は、画素２１の第１３の構成例を示す断面図である。なお、図２２に示す画素２１Ｍにおいて、図３の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１３８】
即ち、図３の画素２１は、ＰＤ３１と増倍領域３３とが積層されて設けられる配置構成であったのに対し、図２２に示すように、画素２１Ｍは、ＰＤ３１と増倍領域３３とが積層されずに同層に設けられる配置構成となっている点で異なる構成となっている。
【０１３９】
つまり、画素２１Ｍは、ＰＤ３１と増倍領域３３とが半導体基板４１の同層に並ぶように配置されており、ＰＤ３１と増倍領域３３との間の半導体基板４１の表面に第１の転送トランジスタ３２Ｍのゲート電極４４Ｍが積層されて構成される。また、半導体基板４１の裏面には、ＰＤ３１が設けられる領域以外に遮光膜５４が積層されて、ＰＤ３１以外への光の入射が遮光されている。
【０１４０】
このように構成される画素２１Ｍは、ＰＤ３１と増倍領域３３とが積層された構成の画素２１と同様に、ＰＤ３１で発生した電荷を、増倍領域３３を介して読み出すことによって増倍させることができる。これにより、画素２１Ｍは、例えば、低照度時であっても、高い感度で画素信号を得ることができる。
【０１４１】
そして、画素２１Ｍを備える撮像素子１１は、ＰＤ３１における光電変換特性や、ＰＤ３１からの電荷転送変換特性は、従来のCMOSイメージセンサと同様の構造を採用することができる。さらに、撮像素子１１は、画素２１に必要となるトランジスタの個数が、従来のAPDよりも少なくすることができるため、画素２１Ｍの微細化を図ることができ、より高集積、かつ、増倍機能を備えることができる。
【０１４２】
次に、図２３は、画素２１の第１４の構成例を示す断面図である。なお、図２３に示す画素２１Ｎにおいて、図２２の画素２１Ｍと共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１４３】
即ち、画素２１Ｎは、図２２の画素２１Ｍと同様に、ＰＤ３１と増倍領域３３とが積層されずに同層に設けられる配置構成となっている。一方、画素２１Ｎは、増倍用ゲート電極４８−１乃至４８−３を備える点で、図２２の画素２１Ｍと異なる構成となっている。
【０１４４】
即ち、画素２１Ｎは、図１７の画素２１Ｇと同様に、増倍用ゲート電極４８−１乃至４８−３を利用することで、増倍領域３３に発生する電界を強化することで、電荷の増倍をアシストすることができ、より多くの電荷を増倍することができる。
【０１４５】
次に、図２４は、画素２１の第１５の構成例を示す回路図である。なお、図２４に示す画素２１Ｐにおいて、図２の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１４６】
即ち、画素２１Ｐは、４つのＰＤ３１ａ乃至３１ｄにより、ＦＤ部３５、増幅トランジスタ３６、選択トランジスタ３７、およびリセットトランジスタ３８からなる画素回路を共有する、いわゆる４画素共有構造となっている。
【０１４７】
このような画素２１Ｐでは、増倍領域３３ａ乃至３３ｄからＦＤ部３５への転送の際に電荷を増幅することができ、そのまま電位の高いＦＤ部３５の出力を、増幅トランジスタ３６に入力することができる。増幅トランジスタ３６は、高い電圧を入力として受けることが必要であり、高電圧対応のトランジスタを用いることより、例えば、低電圧対応のトランジスタよりも広い面積が必要となる。
【０１４８】
従って、４画素共有構造の画素２１Ｐは、増幅トランジスタ３６の個数を削減することができ、高集積化を図ることができる。
【０１４９】
次に、図２５は、画素２１の第１６の構成例を示す回路図である。なお、図２５に示す画素２１Ｑにおいて、図２の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１５０】
即ち、画素２１Ｑは、８つのＰＤ３１ａ乃至３１ｈにより、ＦＤ部３５、増幅トランジスタ３６、選択トランジスタ３７、およびリセットトランジスタ３８からなる画素回路を共有する、いわゆる８画素共有構造となっている。
【０１５１】
従って、８画素共有構造の画素２１Ｑは、図２４の４画素共有構造の画素２１Ｐよりも、増幅トランジスタ３６の個数を削減することができ、さらなる高集積化を図ることができる。
【０１５２】
次に、図２６および図２７を参照して、８画素共有構造の画素２１Ｑの平面的なレイアウトについて説明する。
【０１５３】
図２６には、例えば、図２２に示したように、ＰＤ３１と増倍領域３３とが積層されない配置構成における８画素共有構造の画素２１Ｑの平面的なレイアウト例が示されている。また、図２７には、例えば、図３に示したように、ＰＤ３１と増倍領域３３とが積層された配置構成における８画素共有構造の画素２１Ｑの平面的なレイアウト例が示されている。
【０１５４】
図２６および図２７に示すように、横方向×縦方向が２×４となるように８つのＰＤ３１ａ乃至３１ｈが配置されるとき、電荷の増倍のために高電圧を印加する第２の転送トランジスタ３４を配置する領域（二点鎖線で囲まれる領域）をひとまとめにすることができる。これにより、第２の転送トランジスタ３４を、通常の動作の電圧を印加するトランジスタを配置する領域から分離することができる。
【０１５５】
従って、例えば、高電圧用のトランジスタと低電圧用のトランジスタとが入り混ざるように配置される構成と比較して、電圧の異なるトランジスタ間を分離するための領域を少なくすることができるため、このようなレイアウトの画素２１Ｑは、より高集積化を図ることができる。
【０１５６】
ここで、図２８乃至図３０を参照して、第２の転送トランジスタ３４を利用して増倍領域３３からＦＤ部３５へ電荷を転送する際における電荷の増幅について説明する。
【０１５７】
図２８には、増倍領域３３および第２の転送トランジスタ３４を平面的に見たレイアウトが示されている。
【０１５８】
例えば、第２の転送トランジスタ３４に供給される転送信号TGがオンとなったとき、図２８に破線で示されているゲート電極４５のエッジ付近には、アバランシェ効果による電子の増加が起こる可能性のあるオーダーの強電界、即ち、最大で5.5E+5[V/cm]程度の電界が発生する。
【０１５９】
また、図２９には、様々な半導体材料における衝突電離確率（Avalanche確率）が示されており、横軸が電界［１０５V/cm］を示し、縦軸が衝突電離確率［cm-1］を示している。ここで、図２９では、アバランシェ確率式において、Ae = 1.34 × 10、Ah = 1.44 × 10、Be =-1.05 × 106 V/cm、および、Bh =-1.85 × 106 V/cmとして、グラフに合うように微調整が行われた衝突電離確率がプロットされている。
【０１６０】
そして、このような衝突電離確率を、図２９に示すアバランシェ確率式を用いて換算すると、図３０に示すような電荷の増倍効果を得ることができる。図３０において、横軸は電界を示し、縦軸はゲインを示しており、電荷を電子（ｅ）およびホール（ｈ）として、強電界領域となる長さを、１μｍ、５００ｎｍ、および１００ｎｍと設定したときのゲインが示されている。
【０１６１】
例えば、図３０に示すように、第２の転送トランジスタ３４に供給される転送信号TGがオンとなったとき、５［１０５V/cm］程度の電界が発生する。このとき、電界の発生する距離を適切に調整することによって、最大で１０程度（例えば、電荷：電子（ｅ）、強電界領域となる長さ：１μｍ）の増倍効果を得ることができることが示されている。
【０１６２】
図２８乃至図３０に示すように、適切な強電界を増倍領域３３に発生させることで、従来のCMOSイメージセンサと同様の構造を採用しても、第２の転送トランジスタ３４を利用して増倍領域３３からＦＤ部３５へ転送の際に電荷を増倍させることができる。
【０１６３】
なお、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１６４】
＜撮像装置の構成例＞
【０１６５】
図３１は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１６６】
図３１に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１６７】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【０１６８】
撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【０１６９】
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【０１７０】
このように構成されている撮像装置１０１では、上述した撮像素子１１を適用することで、例えば、感度の向上を図り、より高画質な画像を撮像することができる。
【０１７１】
＜イメージセンサの使用例＞
【０１７２】
図３２は、上述の撮像素子１１（イメージセンサ）を使用する使用例を示す図である。
【０１７３】
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０１７４】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１７５】
なお、本技術は以下のような構成も取ることができる。
（１）
光を光電変換により電荷に変換して蓄積する光電変換部と、
前記光電変換部に蓄積されている電荷を読み出す読み出し部と、
前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、
前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部と
を備える固体撮像素子。
（２）
前記転送部を介して前記増倍領域から前記変換部に電荷を転送する際に、アバランシェ効果により電荷を増倍させるために、前記増倍領域に強電界領域を発生させる
上記（１）に記載の固体撮像素子。
（３）
前記転送部を介して前記増倍領域から前記変換部に電荷を転送する際に、前記読み出し部に対して任意の負バイアスを印加する
上記（１）または（２）に記載の固体撮像素子。
（４）
前記光電変換部と前記増倍領域とが、半導体基板の縦方向に積層して設けられる配置構成となっており、
前記読み出し部は、前記半導体基板の縦方向に前記電荷を読み出す縦型トランジスタ構造である
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記半導体基板に対して前記光電変換部を形成した後、前記半導体基板上に結晶成長を行ってエピタキシャル層を形成し、前記エピタキシャル層に前記増倍領域を形成することで、前記光電変換部と前記増倍領域とが積層するように配置される
上記（４）に記載の固体撮像素子。
（６）
同一の前記半導体基板に対して不純物をイオン注入する際の深さ方向を分離することで、前記光電変換部と前記増倍領域とが積層するように配置される
上記（４）に記載の固体撮像素子。
（７）
前記光電変換部が形成された第１の半導体基板と、前記増倍領域が形成された第２の半導体基板とを貼り合わせることで、前記光電変換部と前記増倍領域とが積層するように配置される
上記（４）に記載の固体撮像素子。
（８）
前記転送部は、前記増倍領域および前記変換部の間に配置されるとともに、前記光電変換部から電荷を読み出す縦型トランジスタ構造であり、
前記読み出し部を介して前記光電変換部から前記増倍領域に電荷を読み出す第１の駆動方法と、前記転送部を介して前記光電変換部から前記変換部に電荷を読み出す第２の駆動方法を切り替えることができる
上記（４）から（７）までのいずれかに記載の固体撮像素子。
（９）
積層するように配置される前記光電変換部と前記増倍領域との間に、前記増倍領域に入射する光を遮光する遮光膜を
さらに備える上記（４）から（８）までのいずれかに記載の固体撮像素子。
（１０）
隣接する他の画素から前記増倍領域に入射する光を遮光する遮光部を
さらに備える上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１１）
前記増倍領域が形成される半導体基板の表面に、前記増倍領域から前記変換部へ電荷の転送を行う際に任意のバイアス電圧を印加する複数の電極が配置されている
上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
半導体基板に形成されている前記光電変換部のみで光電変換が行われる
上記（１）から（１１）までのいずれかに記載の固体撮像素子。
（１３）
前記光電変換部が形成されている半導体基板に、所定の波長成分の光に感度を持つ有機膜または無機膜が積層されており、前記有機膜または前記無機膜において光電変換が行われるとともに、前記有機膜または前記無機膜を透過した前記特定の波長成分以外の光が前記光電変換部において光電変換が行われる
上記（１）から（１２）までのいずれかに記載の固体撮像素子。
（１４）
前記光電変換部と前記増倍領域とが、半導体基板の同層に設けられる配置構成となっている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（１５）
所定個数の前記光電変換部により、前記転送部より後段に設けられるトランジスタにより画素回路を共有する画素共有構造となっている
上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１６）
光を光電変換により電荷に変換して蓄積する光電変換部と、
前記光電変換部に蓄積されている電荷を読み出す読み出し部と、
前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、
前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部と
を備える固体撮像素子の駆動方法であって、
前記転送部を介して前記増倍領域から前記変換部に電荷を転送する際に、アバランシェ効果により電荷を増倍させるために、前記増倍領域に強電界領域を発生させる
ステップを含む駆動方法。
（１７）
光を光電変換により電荷に変換して蓄積する光電変換部と、
前記光電変換部に蓄積されている電荷を読み出す読み出し部と、
前記読み出し部を介して読み出された電荷を一時的に蓄積して増倍する増倍領域と、
前記増倍領域に蓄積されている電荷を、前記電荷を画素信号に変換する変換部に転送する転送部と
を有する固体撮像素子を備える電子機器。
【０１７６】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１７７】
１１  撮像素子，  １２  画素領域，  １３  垂直駆動回路，  １４  カラム信号処理回路，  １５  水平駆動回路，  １６  出力回路，  １７  制御回路，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ２４  データ出力信号線，  ３１  ＰＤ，  ３２  第１の転送トランジスタ，  ３３  増倍領域，  ３４  第２の転送トランジスタ，  ３５  ＦＤ部，  ３６  増幅トランジスタ，  ３７  選択トランジスタ，  ３８  リセットトランジスタ，  ３９  定電流源，  ４１  半導体基板，  ４２  カラーフィルタ，  ４３  オンチップレンズ，  ４４および４５  ゲート電極，  ４６  遮光部，  ４７  遮光膜，  ４８および４９  増倍用ゲート電極，  ５０  有機膜，  ５１  無機膜，  ５２および５３  有機膜，  ５４  遮光膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
2017183477.tif 000035
2017183477.tif 000036
2017183477.tif 000037
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