(57)【要約】【課題】記憶された情報に対する信頼性を向上させた半導体記憶素子、および電子機器を提供する。【解決手段】少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、を備え、マトリクス状に配置されており、前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。【選択図】図３
2017179314.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置されており、
前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。
【請求項２】
前記第２および第３トランジスタは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する、請求項１に記載の半導体記憶素子。
【請求項３】
前記第１〜第３トランジスタは、同一の導電型トランジスタである、請求項１に記載の半導体記憶素子。
【請求項４】
前記第１〜第３トランジスタは、第１導電型トランジスタであり、
前記第１トランジスタのチャネル領域は、ソース領域またはドレイン領域よりも低濃度の第１導電型領域である、請求項３に記載の半導体記憶素子。
【請求項５】
前記第１トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられ、
前記第２および第３トランジスタのゲート電極は、複数の半導体記憶素子に亘って共通に設けられる、請求項１に記載の半導体記憶素子。
【請求項６】
前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
前記第１ビット線は、前記第２トランジスタの前記ソースまたはドレインの他方と接続し、前記第２ビット線は、前記第３トランジスタの前記ソースまたはドレインの他方と接続する、請求項１に記載の半導体記憶素子。
【請求項７】
前記第１トランジスタのゲート電極、および前記第２トランジスタのソース領域またはドレイン領域の一方の上には、前記第１トランジスタと前記第２トランジスタとを接続する共有コンタクトが設けられる、請求項１に記載の半導体記憶素子。
【請求項８】
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第４トランジスタと、
ソースまたはドレインの一方で前記第４トランジスタのゲートと接続する第５トランジスタと、
ソースまたはドレインの一方で前記第４トランジスタのドレインと接続する第６トランジスタと、
をさらに備え、
前記第５および第６トランジスタの各々は、ゲートで前記ワード線と接続し、前記ソースまたはドレインの他方で前記ビット線と接続する、請求項１に記載の半導体記憶素子。
【請求項９】
前記第１トランジスタ、および前記第４トランジスタのゲート絶縁膜の残留分極の向きは、互いに反対向きである、請求項８に記載の半導体記憶素子。
【請求項１０】
前記第１〜第３トランジスタと、前記第４〜第６トランジスタとは、互いに対称な平面配置で設けられる、請求項８に記載の半導体記憶素子。
【請求項１１】
前記第１および第４トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられ、
前記第２および第３トランジスタのゲート電極と、前記第５および第６トランジスタのゲート電極とは、複数の半導体記憶素子に亘って共通に設けられる、請求項８に記載の半導体記憶素子。
【請求項１２】
前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
前記第１ビット線は、前記第２および第６トランジスタの前記ソースまたはドレインの他方と接続し、前記第２ビット線は、前記第３および第５トランジスタの前記ソースまたはドレインの他方と接続する、請求項８に記載の半導体記憶素子。
【請求項１３】
前記第１ビット線と、前記第２および第６トランジスタとは、共通のコンタクトプラグによって接続され、前記第２ビット線と、前記第３および第５トランジスタとは、共通のコンタクトプラグによって接続される、請求項１２に記載の半導体記憶素子。
【請求項１４】
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタおよび第４トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第４トランジスタのドレインと接続する第２トランジスタと、
ソースまたはドレインの一方で前記第４トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置されており、
前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。
【請求項１５】
前記第１トランジスタ、および前記第４トランジスタのゲート絶縁膜の残留分極の向きは、互いに反対向きである、請求項１４に記載の半導体記憶素子。
【請求項１６】
前記第４トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられる、請求項１４に記載の半導体記憶素子。
【請求項１７】
前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
前記第１ビット線は、前記第２トランジスタの前記ソースまたはドレインの一方、および前記第４トランジスタのドレインと接続し、前記第２ビット線は、前記第３トランジスタの前記ソースまたはドレインの一方、および前記第１トランジスタのドレインと接続する、請求項１４に記載の半導体記憶素子。
【請求項１８】
前記第１ビット線と、前記第２および第４トランジスタとは、共通のコンタクトプラグによって接続される、請求項１７に記載の半導体記憶素子。
【請求項１９】
前記第４トランジスタのゲート電極、および前記第３トランジスタのソース領域またはドレイン領域の一方の上には、前記第３トランジスタと前記第４トランジスタと接続する共有コンタクトが設けられる、請求項１４に記載の半導体記憶素子。
【請求項２０】
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置された半導体記憶素子を含み、
前記半導体記憶素子の前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶素子、および電子機器に関する。
【背景技術】
【０００２】
近年、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）として、アナログ回路、メモリ、および集積回路などを１チップに混載したＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）が製品化されている。【０００３】
ＬＳＩに搭載されるメモリには、例えば、主としてＳｔａｔｉｃ  ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられるが、近年、コストおよび消費電力を低減するために、Ｄｙｎａｍｉｃ  ＲＡＭ（ＤＲＡＭ）、Ｍａｇｎｅｔｉｃ  ＲＡＭ（ＭＲＡＭ）、またはＦｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ（ＦｅＲＡＭ）等の半導体記憶素子を用いることが検討されている。【０００４】
ここで、ＦｅＲＡＭとは、外部電界によって分極の方向を制御できる強誘電体の残留分極の方向にて情報を記憶する半導体記憶素子である。ＦｅＲＡＭの構造としては、例えば、強誘電体材料を含むキャパシタを記憶素子として用いる１Ｔｒａｎｓｉｓｔｏｒ−１Ｃａｐａｃｉｔｏｒ（１Ｔ１Ｃ）型構造、および強誘電体材料をゲート絶縁膜に用いた電界効果トランジスタを記憶素子として用いる１Ｔｒａｎｓｉｓｔｏｒ（１Ｔ）型構造などが提案されている。【０００５】
ただし、１Ｔ型構造のＦｅＲＡＭでは、複数の記憶素子にてワード線およびビット線を共有しているため、情報を書き込む場合、選択した記憶素子だけでなく、ワード線およびビット線を共有する非選択の記憶素子にも電圧が印加されてしまう。そのため、選択した記憶素子に情報を書き込むことで、非選択の記憶素子に記憶された情報が書き換わってしまう可能性があった。【０００６】
例えば、下記の特許文献１には、選択した記憶素子に情報を書き込む際に、選択した記憶素子のワード線およびビット線に印加される電圧と、非選択の記憶素子のワード線およびビット線に印加される電圧とをそれぞれ制御することが開示されている。【０００７】
具体的には、特許文献１には、情報を書き込む際に、選択した記憶素子のワード線およびビット線にＶｃｃの電圧を印加し、非選択の記憶素子のワード線およびビット線には２／３Ｖｃｃまたは１／３Ｖｃｃの電圧を印加することが開示されている。特許文献１に開示された技術によれば、選択した記憶素子のゲート絶縁膜のみに、分極方向を反転可能な閾値以上の電圧を印加しつつ、非選択の記憶素子のゲート絶縁膜に印加される電圧を閾値未満に抑制することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第１９９９／０２６２５２号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に開示された書き込み方法では、非選択の半導体記憶素子のゲート絶縁膜には、分極方向を反転可能な閾値未満ではあるが、電圧が印加されてしまう。そのため、特許文献１に開示された技術では、選択した記憶素子に情報を書き込む際に、非選択の記憶素子にて記憶された情報が書き換わってしまうこと（Ｗｒｉｔｅ  Ｄｉｓｔｕｒｂともいう）を十分に抑制することは困難であった。また、情報が書き換わらない場合でも、繰り返し電圧が印加されることで、強誘電体材料からなるゲート絶縁膜が劣化し、記憶された情報の信頼性が低下してしまう可能性があった。【００１０】
そこで、本開示では、記憶された情報に対する信頼性を向上させることが可能な、新規かつ改良された半導体記憶素子、および該半導体記憶素子を備える電子機器を提案する。
【課題を解決するための手段】
【００１１】
本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、を備え、マトリクス状に配置されており、前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子が提供される。【００１２】
また、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタおよび第４トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第４トランジスタのドレインと接続する第２トランジスタと、ソースまたはドレインの一方で前記第４トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第１トランジスタのドレインと接続する第３トランジスタと、を備え、マトリクス状に配置されており、前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子が提供される。【００１３】
また、本開示によれば、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、を備え、マトリクス状に配置された半導体記憶素子を含み、前記半導体記憶素子の前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、電子機器が提供される。【００１４】
本開示によれば、情報を記憶する電界効果トランジスタのゲートおよびドレインの各々に、スイッチング素子として機能する電界効果トランジスタを接続することで、情報を記憶する電界効果トランジスタに選択的に外部電界を印加することができる。これにより、選択した半導体記憶素子への情報の書き込みの際に、非選択の半導体記憶素子に電圧が印加され、記憶された情報が書き換わってしまうことを防止することができる。
【発明の効果】
【００１５】
以上説明したように本開示によれば、記憶された情報に対する信頼性が向上した半導体記憶素子、および該半導体記憶素子を備える電子機器を提供することが可能である。【００１６】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１７】
【図１】本開示の第１の実施形態に係る半導体記憶素子の等価回路を示した回路図である。
【図２】同実施形態に係る半導体記憶素子の平面構造を概略的に示した説明図である。
【図３】同実施形態に係る半導体記憶素子の平面構造、および断面構造を示す説明図である。
【図４】同実施形態に係る半導体記憶素子の一工程を説明する断面図である。
【図５】同実施形態に係る半導体記憶素子の一工程を説明する断面図である。
【図６】同実施形態に係る半導体記憶素子の一工程を説明する断面図である。
【図７】同実施形態に係る半導体記憶素子の一工程を説明する断面図である。
【図８】同実施形態に係る半導体記憶素子の一工程を説明する断面図である。
【図９】同実施形態に係る半導体記憶素子の一工程を説明する断面図である。
【図１０】同実施形態に係る半導体記憶素子の一工程を説明する断面図である。
【図１１】同実施形態に係る半導体記憶素子の一工程を説明する断面図である。
【図１２】本開示の第２の実施形態に係る半導体記憶素子の等価回路を示した回路図である。
【図１３】同実施形態に係る半導体記憶素子の平面構造を概略的に示した説明図である。
【図１４】本開示の第３の実施形態に係る半導体記憶素子の等価回路を示した回路図である。
【図１５】同実施形態に係る半導体記憶素子の平面構造を概略的に示した説明図である。
【発明を実施するための形態】
【００１８】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１９】
なお、説明は以下の順序で行うものとする。
１．第１の実施形態
１．１．半導体記憶素子の概要
１．２．半導体記憶素子の動作
１．３．半導体記憶素子の構造
１．４．半導体記憶素子の製造方法
２．第２の実施形態
２．１．半導体記憶素子の概要
２．２．半導体記憶素子の動作
３．第３の実施形態
３．１．半導体記憶素子の概要
３．２．半導体記憶素子の動作
４．まとめ
【００２０】
＜１．第１の実施形態＞
［１．１．半導体記憶素子の概要］
まず、図１および図２を参照して、本開示の第１の実施形態に係る半導体記憶素子の概要について説明する。図１は、本実施形態に係る半導体記憶素子１の等価回路を示した回路図である。
【００２１】
なお、本明細書において、「ゲート」とは、電界効果トランジスタのゲート電極を表す。また、「ドレイン」とは、電界効果トランジスタのドレイン電極またはドレイン領域を表し、「ソース」とは、電界効果トランジスタのソース電極またはソース領域を表す。また、「第１導電型」とは、「ｐ型」または「ｎ型」のいずれか一方を表し、「第２導電型」とは、「第１導電型」と異なる「ｐ型」または「ｎ型」のいずれか他方を表す。
【００２２】
図１に示すように、本実施形態に係る半導体記憶素子１は、第１トランジスタＴ１と、第１トランジスタＴ１のゲートと接続する第２トランジスタＴ２と、第１トランジスタＴ１のドレインと接続する第３トランジスタＴ３とを備える。なお、第１トランジスタＴ１のソースは、半導体記憶素子１の外部のトランジスタＶＬを介して、電源Ｖｓと接続している。
【００２３】
第１トランジスタＴ１は、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する電界効果トランジスタであり、ゲート絶縁膜の残留分極の向きにて情報を記憶する。すなわち、本実施形態に係る半導体記憶素子１は、第１トランジスタＴ１を記憶素子として用いる１Ｔ型構造のＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。
【００２４】
第２トランジスタＴ２は、ソースまたはドレインの一方で第１トランジスタのゲートと接続し、ソースまたはドレインの他方で第１ビット線ＢＬ１と接続する電界効果トランジスタである。また、第２トランジスタＴ２のゲートは、ワード線ＷＬと接続しており、ワード線ＷＬからの印加電圧によってチャネルのオンオフが制御される。
【００２５】
第３トランジスタＴ３は、ソースまたはドレインの一方で第１トランジスタのドレインと接続し、ソースまたはドレインの他方で第２ビット線ＢＬ２と接続する電界効果トランジスタである。また、第３トランジスタＴ３のゲートは、ワード線ＷＬと接続しており、ワード線ＷＬからの印加電圧によってチャネルのオンオフが制御される。
【００２６】
したがって、情報を書き込む場合、半導体記憶素子１では、まず、ワード線ＷＬから電圧を印加して、第２および第３トランジスタＴ２、Ｔ３のチャネルをオンにする。次に、第１および第２ビット線ＢＬ１、ＢＬ２に所定の電圧を印加することで、第１トランジスタＴ１のゲート絶縁膜に電界を印加する。これにより、外部電界によって第１トランジスタＴ１のゲート絶縁膜の残留分極の向きを制御することで、半導体記憶素子１に情報を書き込むことができる。
【００２７】
このとき、選択されたワード線ＷＬに接続する他の半導体記憶素子１では、第１および第２ビット線ＢＬ１、ＢＬ２に電圧が印加されないため、第１トランジスタＴ１のゲート絶縁膜には、電界が印加されない。また、選択された第１および第２ビット線ＢＬ１、ＢＬ２に接続する他の半導体記憶素子１では、第１および第２ビット線ＢＬ１、ＢＬ２に電圧が印加されるものの、第２および第３トランジスタＴ２、Ｔ３のチャネルがオフであるため、第１トランジスタＴ１のゲート絶縁膜には、電界が印加されない。
【００２８】
一方、情報を読み出す場合、半導体記憶素子１では、まず、ワード線ＷＬに電圧を印加して、第２および第３トランジスタＴ２、Ｔ３のチャネルをオンにし、かつ第１ビット線ＢＬ１に電圧を印加することで、第１トランジスタＴ１のチャネルをオンにする。次に、トランジスタＶＬのチャネルをオンにした上で、第２ビット線ＢＬ２に電圧を印加することで、第１トランジスタＴ１のドレインからソースに電流を流す。第１トランジスタＴ１では、ゲート絶縁膜の残留分極の向きによって、しきい値電圧Ｖｔが変化するため、第１トランジスタＴ１に流れる電流を計測することで、半導体記憶素子１から情報を読み出すことができる。
【００２９】
このとき、選択されたワード線ＷＬに接続する他の半導体記憶素子１では、第１および第２ビット線ＢＬ１、ＢＬ２に電圧が印加されないため、第１トランジスタＴ１に電界が印加されない。また、選択された第１および第２ビット線ＢＬ１、ＢＬ２に接続する他の半導体記憶素子１では、第１および第２ビット線ＢＬ１、ＢＬ２に電圧が印加されるものの、第２および第３トランジスタＴ２、Ｔ３のチャネルがオフであるため、第１トランジスタＴ１には、電界が印加されない。
【００３０】
したがって、半導体記憶素子１では、選択した半導体記憶素子に情報を書き込む場合、および読み出す場合のいずれでも、非選択の半導体記憶素子のゲート絶縁膜に外部電界が印加されない。したがって、半導体記憶素子１では、非選択の半導体記憶素子に外部電界が印加されることで、記憶された情報が書き換わってしまうことを防止することができる。また、半導体記憶素子１では、情報を書き込む場合、および情報を読み出す場合にのみ、ゲート絶縁膜に電界が印加されるため、ゲート絶縁膜を構成する強誘電体膜が劣化することを抑制することができる。
【００３１】
続いて、図２を参照して、図１で示した等価回路を有する半導体記憶素子１の概略構造について説明する。図２は、本実施形態に係る半導体記憶素子１の平面構造を概略的に示した説明図である。
【００３２】
図２に示すように、半導体記憶素子１は、アレイ状に多数配置された電界効果トランジスタにて構成される。具体的には、半導体記憶素子１は、図２の点線で区切られた領域に設けられ、第１〜第３トランジスタＴ１〜Ｔ３は、それぞれ破線で区切られた領域に設けられる。
【００３３】
第１トランジスタＴ１は、第２導電型にドーピングされた活性化領域１３の上にゲート電極１１０が設けられることで形成される。また、ゲート電極１１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第１トランジスタＴ１のドレイン領域およびソース領域を形成する。
【００３４】
第１トランジスタＴ１のソース領域は、コンタクトプラグ１２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）と接続する。第１トランジスタＴ１のドレイン領域は、延伸して設けられた活性化領域１３にて第３トランジスタＴ３のソースまたはドレイン領域の一方と接続する。さらに、第１トランジスタＴ１のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１２まで延伸されており、共有コンタクト１４０にて第２トランジスタＴ２のソースまたはドレイン領域の一方と接続する。
【００３５】
なお、第１トランジスタＴ１のゲート電極１１０は、半導体記憶素子ごとに分離されて設けられ、他の半導体記憶素子のゲート電極と接続されない。これによれば、第１トランジスタＴ１は、半導体記憶素子ごとにゲート電極１１０に電圧を印加することが可能であるため、ゲート絶縁膜に記憶された情報の書き換え、または読み出しの際に、他の半導体記憶素子への影響を抑制することができる。
【００３６】
第２トランジスタＴ２は、第２導電型にドーピングされた活性化領域１２の上にゲート電極３１０が設けられることで形成される。また、ゲート電極３１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第２トランジスタＴ２のドレイン領域およびソース領域を形成する。
【００３７】
第２トランジスタＴ２のソースまたはドレイン領域の一方は、上述したように、共有コンタクト１４０にて第１トランジスタＴ１のゲート電極１１０と接続する。一方、第２トランジスタＴ２のソースまたはドレイン領域の他方は、コンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。また、第２トランジスタＴ２のゲート電極３１０は、絶縁性の素子分離領域を越えて活性化領域１３まで延伸されており、第３トランジスタＴ３のゲート電極を兼ねている。ゲート電極３１０は、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
【００３８】
第３トランジスタＴ３は、第２導電型にドーピングされた活性化領域１３の上にゲート電極３１０が設けられることで形成される。また、ゲート電極３１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第３トランジスタＴ３のドレイン領域およびソース領域を形成する。
【００３９】
第３トランジスタＴ３のソースまたはドレイン領域の一方は、上述したように、延伸して設けられた活性化領域１３にて第１トランジスタＴ３のソース領域と接続する。一方、第３トランジスタＴ３のソースまたはドレイン領域の他方は、コンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。
【００４０】
上記のような第１〜第３トランジスタＴ１〜Ｔ３を備える半導体記憶素子１は、例えば、半導体基板の上にマトリクス状に多数配置されることで、各種のまとまりのある情報を記憶する記憶装置１０として機能する。
【００４１】
［１．２．半導体記憶素子の動作］
続いて、図１および図２にて説明した半導体記憶素子１の書き込みまたは読み出し動作について説明する。以下の表１は、半導体記憶素子１の書き込みまたは読み出し動作において、それぞれの配線に印加される電圧の一例を示した表である。
【００４２】
【表１】
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【００４３】
表１に示すように、半導体記憶素子１に「１」の情報を書き込む場合、例えば、選択した半導体記憶素子１に接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に３．０Ｖを印加し、第２ビット線ＢＬ２に０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
【００４４】
このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２トランジスタＴ２を介して、第１トランジスタＴ１のゲートに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３トランジスタＴ３を介して、第１トランジスタＴ１のドレインに伝達される。これにより、第１トランジスタＴ１のゲート絶縁膜には、ゲート側が高電位な外部電界が印加されるため、ゲート絶縁膜の分極状態が制御され、半導体記憶素子１に、例えば「１」の情報が書き込まれる。
【００４５】
一方、半導体記憶素子１に「０」の情報を書き込む場合、表１に示すように、選択した半導体記憶素子１に接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に０Ｖを印加し、第２ビット線ＢＬ２に３．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
【００４６】
このとき、第１トランジスタＴ１のゲートには、第２トランジスタＴ２を介して、第１ビット線ＢＬ１の電位が伝達され、第１トランジスタＴ１のドレインには、第３トランジスタＴ３を介して、第２ビット線ＢＬ２の電位が伝達される。これにより、第１トランジスタＴ１のゲート絶縁膜に、ソースおよびドレイン側が高電位な外部電界が印加されるため、ゲート絶縁膜の分極状態が制御され、半導体記憶素子１に、例えば「０」の情報が書き込まれる。
【００４７】
また、半導体記憶素子１から情報を読み出す場合、表１に示すように、選択した半導体記憶素子１に接続するワード線ＷＬに１．５Ｖを印加し、第１ビット線ＢＬ１に１．０Ｖを印加し、第２ビット線ＢＬ２に１．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに１．０Ｖを印加することで、トランジスタＶＬのチャネルをオンとする。
【００４８】
このとき、第１トランジスタＴ１では、第２トランジスタＴ２を介して第１ビット線ＢＬ１の電位がゲートに伝達されるため、第１トランジスタＴ１のチャネルはオンになる。第１トランジスタＴ１では、ゲート絶縁膜の残留分極の向きによってしきい値電圧Ｖｔが変化し、例えば、上記で「１」の情報が記憶されている場合、Ｖｔは低くなり、上記で「０」の情報が記憶されている場合、Ｖｔは高くなる。これによれば、第１トランジスタＴ１のゲート絶縁膜の残留分極の向きによって、第２ビット線ＢＬ２から電源Ｖｓ（例えば、グランドＧＮＤ、０Ｖ）に流れる電流量が変化するため、これによって第１トランジスタＴ１に記憶された情報が「１」または「０」のいずれであるかを判定することができる。
【００４９】
本実施形態に係る半導体記憶素子１では、情報を記憶する第１トランジスタＴ１のゲートおよびドレインに、スイッチング素子として機能する第２および第３トランジスタＴ２、Ｔ３が接続されている。したがって、半導体記憶素子１は、第１トランジスタＴ１のゲート絶縁膜に選択的に外部電界を印加することができる。これにより、本実施形態に係る半導体記憶素子１では、選択した半導体記憶素子１への情報の書き込み、および読み出しの際に、非選択の半導体記憶素子に記憶された情報がかく乱されること（ｄｉｓｔｕｒｂともいう）を防止することができる。
【００５０】
また、情報の読み出しの際に、第２ビット線ＢＬ２に沿って生じる第１トランジスタＴ１のリーク電流が、第２ビット線ＢＬ２から電源Ｖｓに流れる電流よりも大きい場合、記憶された情報の判定が困難になることがあった。本実施形態に係る半導体記憶素子１では、ワード線ＷＬを第１トランジスタＴ１と独立して設けることができるため、ワード線ＷＬにて第１トランジスタＴ１のリーク電流を制御することができる。これによれば、半導体記憶素子１は、記憶された情報の判定をより確実に行うことができる。さらに、半導体記憶素子１は、非選択のワード線に対して負の電圧を印加するネガティブワード線技術を適用することで、第１トランジスタＴ１におけるリーク電流をより抑制することも可能である。
【００５１】
［１．３．半導体記憶素子の構造］
続いて、図３を参照して、本実施形態に係る半導体記憶素子１の具体的な構造について説明する。図３は、本実施形態に係る半導体記憶素子１の平面構造、および断面構造を示す説明図である。なお、図３における断面図は、それぞれ半導体記憶素子１をＡＡ線、またはＢＢ線で切断した断面を示す。
【００５２】
図３に示すように、半導体基板１１には、互いに平行な帯状にて活性化領域１２、１３が設けられ、活性化領域１２、１３の上にゲート電極１１０および３１０が設けられることで第１〜第３トランジスタＴ１〜Ｔ３が形成される。また、第１〜第３トランジスタのゲート、ソース、およびドレインの各々がコンタクトプラグ１２０、２３０、３３０を介して各種配線と接続されることで、図１で示した等価回路を有する半導体記憶素子１が構成される。さらに半導体記憶素子１が半導体基板１１上にアレイ状に多数集積されることで、記憶装置１０が構成される。
【００５３】
以下では、断面図に記載された第１トランジスタＴ１および第３トランジスタＴ３を中心に説明する。なお、明言しない限り、第２トランジスタＴ２の構成は、第３トランジスタの構成と同様である。
【００５４】
半導体基板１１は、半導体記憶素子１および記憶装置１０が形成される支持基板である。半導体基板１１は、各種半導体からなる基板を用いてもよく、例えば、多結晶、単結晶またはアモルファスのシリコン（Ｓｉ）からなる基板を用いてもよい。また、半導体基板１１は、シリコン基板の中にＳｉＯ２などの絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
【００５５】
活性化領域１２、１３は、第２導電型の領域であり、素子分離領域１１Ｂによって互いに離隔されて帯状に設けられる。例えば、活性化領域１２、１３は、半導体基板１１に第２導電型の不純物（例えば、ホウ素（Ｂ）などのｐ型不純物）を導入することで形成されてもよい。なお、活性化領域１２は、第１および第３トランジスタＴ１、Ｔ３のチャネル領域として機能し、活性化領域１３は、第２トランジスタＴ２のチャネル領域として機能する。
【００５６】
素子分離領域１１Ｂは、絶縁性の領域であり、活性化領域１２、１３を互いに電気的に離隔することで、活性化領域１２、１３の上の電界効果トランジスタの各々を電気的に離隔する。具体的には、素子分離領域１１Ｂは、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。例えば、素子分離領域１１Ｂは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、所望の領域の半導体基板１１の一部をエッチング等で除去した後、エッチングによる開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離領域１１Ｂは、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、所定の領域の半導体基板１１を熱酸化し、酸化物に変換することで形成されてもよい。
【００５７】
第１ゲート絶縁膜１１１は、第１トランジスタＴ１のゲート絶縁膜である。第１トランジスタＴ１は、情報を記憶する記憶素子として機能するため、第１ゲート絶縁膜１１１の少なくとも一部は、自発的に分極し、分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、第１ゲート絶縁膜１１１は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、またはタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、第１ゲート絶縁膜１１１は、ＨｆＯｘ、ＺｒＯｘまたはＨｆＺｒＯｘなどの高誘電体材料で形成された膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料で形成された膜にランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）などの原子をドープすることで形成された強誘電体膜であってもよい。また、第１ゲート絶縁膜１１１は、複数層で形成されてもよい。例えば、第１ゲート絶縁膜１１１は、強誘電体材料からなる膜と、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの絶縁膜との積層膜で構成されてもよい。
【００５８】
ゲート電極１１０は、第１トランジスタＴ１のゲート電極であり、第１ゲート絶縁膜１１１の上に半導体記憶素子１ごとに分離して設けられる。また、ゲート電極１１０は、素子分離領域１１Ｂを越えて活性化領域１２まで延伸されており、共有コンタクト１４０を介して第２トランジスタＴ２のソースまたはドレインのいずれか一方（すなわち、活性化領域１２）と接続する。ゲート電極１１０は、半導体記憶素子１ごとに分離して設けられ、選択した半導体記憶素子１のゲート電極に印加した電圧が他の半導体記憶素子１に影響することを防止することができる。
【００５９】
例えば、ゲート電極１１０は、ポリシリコン等にて形成されてもよく、ポリシリコンよりも抵抗値が低い金属にて形成されてもよい。また、ゲート電極１１０は、金属層と、ポリシリコンからなる層との複数層の積層構造にて形成されてもよい。例えば、ゲート電極１１０は、第１ゲート絶縁膜１１１の上に設けられたＴｉＮまたはＴａＮからなる金属層と、ポリシリコンからなる層との積層構造にて形成されてもよい。このような積層構造によれば、ゲート電極１１０は、印加された電圧によって、ポリシリコンからなる層に空乏層が形成されてしまうことを防止することができる。
【００６０】
第３ゲート絶縁膜３１１は、第３トランジスタＴ３のゲート絶縁膜である。第３トランジスタＴ３は、第１トランジスタＴ１への電圧印加を制御するスイッチング素子として機能するため、第３ゲート絶縁膜３１１は、電界効果トランジスタのゲート絶縁膜として一般的な絶縁性材料で形成される。例えば、第３ゲート絶縁膜３１１は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよく、酸化シリコン等よりも誘電率が高い酸化ハフニウム等により形成されてもよい。
【００６１】
ただし、第３ゲート絶縁膜３１１は、第１ゲート絶縁膜１１１と同様に強誘電体材料にて形成されてもよいことは言うまでもない。このような場合、第３ゲート絶縁膜３１１と、第１ゲート絶縁膜１１１とを同時に形成することができるため、半導体記憶素子１の製造工程を簡略化することができる。
【００６２】
ゲート電極３１０は、第３トランジスタＴ３のゲート電極であり、第３ゲート絶縁膜３１１の上に複数の半導体記憶素子１に亘って延伸される。また、ゲート電極３１０は、素子分離領域１１Ｂを越えて活性化領域１２まで延伸されており、第２トランジスタＴ２のゲート電極としても機能する。なお、ゲート電極３１０は、ゲート電極１１０と同様の材料で形成されてもよい。ゲート電極３１０は、複数の半導体記憶素子１に亘って延伸されることにより、ワード線ＷＬとして機能するため、別途ワード線を設ける工程を省略し、かつ半導体記憶素子１の平面面積をより小さくすることができる。
【００６３】
第１ソース領域１２１は、第１導電型の領域であり、第１トランジスタＴ１のソース領域として機能する。第１ソース領域１２１は、ゲート電極１１０を挟んでゲート電極３１０が設けられた側と対向する側の活性化領域１３に設けられ、コンタクトプラグ１２０を介して、外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）と接続する。例えば、第１ソース領域１２１は、活性化領域１３の所定の領域に第１導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。
【００６４】
第１ドレイン領域１３１は、第１導電型の領域であり、第１トランジスタＴ１のドレイン領域、ならびに第３トランジスタＴ３のソースまたはドレイン領域のいずれか一方として機能する。第１ドレイン領域１３１は、ゲート電極１１０と、ゲート電極３１０との間の活性化領域１３に設けられ、第１トランジスタＴ１のドレインと、第３トランジスタＴ３のソースまたはドレインのいずれか一方とを接続する。例えば、第１ドレイン領域１３１は、活性化領域１３の所定の領域に第１導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。
【００６５】
第３ソース／ドレイン領域３３１は、第１導電型の領域であり、第３トランジスタＴ３のソースまたはドレイン領域として機能する。第３ソース／ドレイン領域３３１は、ゲート電極３１０を挟んでゲート電極１１０が設けられた側と対向する側の活性化領域１３に設けられ、コンタクトプラグ３３０を介して、第２ビット線ＢＬ２（図示せず）と接続する。例えば、第１ソース領域１２１は、活性化領域１３の所定の領域に第１導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。
【００６６】
第２ソース／ドレイン領域２２１は、第１導電型の領域であり、第２トランジスタＴ２のソースまたはドレイン領域として機能する。第２ソース／ドレイン領域２２１は、ゲート電極３１０に対してゲート電極１１０が設けられた側と同じ側の活性化領域１２に設けられ、共有コンタクト１４０を介して、ゲート電極１１０と接続する。例えば、第１ソース領域１２１は、活性化領域１３の所定の領域に第１導電型の不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）などのｎ型不純物）を導入することで形成されてもよい。
【００６７】
ここで、第１トランジスタＴ１のチャネル領域（すなわち、第１ゲート絶縁膜１１１の下の活性化領域１３）は、上記では、第２導電型の領域であるとして説明したが、第１ソース領域１２１および第１ドレイン領域１３１よりも低濃度の第１導電型の領域としてもよい。このような場合、第２および第３トランジスタＴ２、Ｔ３に対して、第１トランジスタＴ１のしきい値電圧を個別に制御することが可能となる。
【００６８】
コンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓは、それぞれゲート電極１１０、第１ソース領域１２１、第１ドレイン領域１３１、第３ソース／ドレイン領域３３１、第２ソース／ドレイン領域２２１の表面に設けられることで、それぞれの接触抵抗を低減する。具体的には、コンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓは、半導体基板１１、ゲート電極１１０または３１０を構成する半導体または金属と、Ｎｉなどの高融点金属との合金にて形成されてもよい。例えば、コンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓは、ＮｉＳｉなどの高融点金属シリサイドにて形成されてもよい。
【００６９】
サイドウォール絶縁膜１１３、３１３は、ゲート電極１１０および３１０の側面に設けられる絶縁膜の側壁である。具体的には、サイドウォール絶縁膜１１３、３１３は、ゲート電極１１０および３１０を含む領域に絶縁膜を成膜した後、垂直異方性を有するエッチングを行うことで形成することができる。例えば、サイドウォール絶縁膜１１３、３１３は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で単層または複数層にて形成されてもよい。
【００７０】
サイドウォール絶縁膜１１３、３１３は、半導体基板１１へ不純物を導入する際に、入射する不純物を遮蔽する。したがって、サイドウォール絶縁膜１１３、３１３は、不純物が導入された第１ソース領域１２１、第１ドレイン領域１３１、および第３ソース／ドレイン領域３３１と、ゲート電極１１０および３１０との位置関係を自己整合的に制御することができる。また、サイドウォール絶縁膜１１３、３１３を用いることにより、各トランジスタのソースおよびドレイン領域と、ゲート電極との間に、ソースおよびドレイン領域と同じ導電型であり、かつより低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成することも可能である。
【００７１】
平坦化膜２０は、ゲート電極１１０および３１０の上に半導体基板１１の全面に亘って設けられる絶縁層である。平坦化膜２０は、第１〜第３トランジスタＴ１〜Ｔ３を埋め込み、平坦化膜２０の上に設けられる各種配線と、第１〜第３トランジスタＴ１〜Ｔ３とを電気的に絶縁する。例えば、平坦化膜２０は、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
【００７２】
なお、図３では図示しないが、ゲート電極１１０および３１０と、平坦化膜２０との間には、半導体基板１１の全面に亘って、絶縁性材料を含むライナー層が設けられていてもよい。ライナー層は、コンタクトプラグ１２０、３３０および共有コンタクト１４０を形成する際に、平坦化膜２０との間で高いエッチング選択比を提供することで、エッチングが過剰に進行してしまうことを防止する。ライナー層は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
【００７３】
また、ライナー層は、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１に対して圧縮応力または引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、ピエゾ効果によって、第１ゲート絶縁膜１１１の分極特性を向上させたり、第３ゲート絶縁膜３１１のキャリア移動度を向上させたりすることができる。
【００７４】
コンタクトプラグ１２０、３３０、２３０は、平坦化膜２０を貫通して設けられる。コンタクトプラグ１２０は、第１ソース領域１２１と接続することで、第１トランジスタＴ１のソースと外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）とを電気的に接続する。また、コンタクトプラグ３３０は、第３ソース／ドレイン領域３３１と接続することで、第３トランジスタＴ３のソースまたはドレインの他方と第２ビット線ＢＬ２（図示せず）とを電気的に接続する。さらに、コンタクトプラグ２３０は、第２トランジスタＴ２のソースまたはドレインの他方と第１ビット線ＢＬ１（図示せず）とを電気的に接続する。
【００７５】
共有コンタクト１４０は、平坦化膜２０を貫通して、ゲート電極１１０および第２ソース／ドレイン領域２２１の上に跨って設けられ、ゲート電極１１０と、第２ソース／ドレイン領域２２１とを電気的に接続する。これによれば、別途配線を設けずにゲート電極１１０と、第２ソース／ドレイン領域２２１とを電気的に接続することができるため、半導体記憶素子１の平面面積をより小さくすることができる。
【００７６】
なお、上記のコンタクトプラグ１２０、３３０、２３０、および共有コンタクト１４０は、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、コンタクトプラグ１２０、３３０、２３０、および共有コンタクト１４０は、複数層の積層構造にて形成されてもよい。具体的には、コンタクトプラグ１２０、３３０、２３０、および共有コンタクト１４０は、ＴｉまたはＴｉＮと、Ｗとの積層構造にて形成されてもよい。
【００７７】
配線層３１は、活性化領域１２、１３が延伸する方向と直交する方向に延伸して、平坦化膜２０の上に設けられる。配線層３１は、コンタクトプラグ１２０と外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）とを電気的に接続する。すなわち、配線層３１は、半導体記憶素子１の各々の第１トランジスタＴ１のソースと、外部のトランジスタＶＬおよび電源Ｖｓとを接続する。配線層３１は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料で形成されてもよい。
【００７８】
層間絶縁膜３０は、配線層３１等の各種配線を埋め込み、平坦化膜２０の上に半導体基板１１の全面に亘って設けられる。層間絶縁膜３０は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
【００７９】
コンタクト４１は、層間絶縁膜４０を貫通して設けられ、層間絶縁膜３０の中に設けられた配線と、層間絶縁膜５０の中に設けられた配線とを電気的に接続する。コンタクト４１は、コンタクトプラグ１２０、３３０と同様に、チタン（Ｔｉ）もしくはタングステン（Ｗ）などの低抵抗の金属、または窒化チタン（ＴｉＮ）などの金属化合物で形成されてもよい。また、コンタクト４１は、複数層の積層構造にて形成されてもよい。具体的には、コンタクト４１は、ＴｉまたはＴｉＮと、Ｗとの積層構造にて形成されてもよく、後述する配線層５１、５２と同時にＣｕのデュアルダマシン構造にて形成されてもよい。
【００８０】
層間絶縁膜４０は、層間絶縁膜３０の上に半導体基板１１の全面に亘って設けられる。層間絶縁膜４０は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
【００８１】
配線層５１、５２は、活性化領域１２、１３が延伸する方向と平行な方向に延伸して、層間絶縁膜４０の上に設けられる。また、配線層５１は、コンタクトプラグ２３０と電気的に接続し、配線層５２は、コンタクトプラグ３３０と電気的に接続する。すなわち、配線層５１は、半導体記憶素子１の各々の第２トランジスタＴ２のソースまたはドレインのいずれか他方と電気的に接続する第１ビット線ＢＬ１として機能し、配線層５２は、半導体記憶素子１の各々の第３トランジスタＴ３のソースまたはドレインのいずれか他方と電気的に接続する第２ビット線ＢＬ２として機能する。配線層５１、５２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料で形成されてもよい。
【００８２】
層間絶縁膜５０は、配線層５１、５２等の各種配線を埋め込み、層間絶縁膜４０の上に半導体基板１１の全面に亘って設けられる。層間絶縁膜５０は、例えば、酸化シリコン（ＳｉＯｘ）、または窒化シリコン（ＳｉＮｘ）などの絶縁性の酸窒化物で形成されてもよい。
【００８３】
上記の構造によれば、非選択の記憶素子への電圧の印加を防止し、選択された記憶素子にのみ電圧を印加することが可能な半導体記憶素子１をより小さい平面面積にて構成することができる。これによれば、半導体記憶素子１の集積度を向上させることができるため、半導体記憶素子１を集積した記憶装置１０の記憶密度を向上させることが可能である。
【００８４】
［１．４．半導体記憶素子の製造方法］
続いて、図４〜図１１を参照して、本実施形態に係る半導体記憶素子１の製造方法について説明する。図４〜図１１は、本実施形態に係る半導体記憶素子１の各製造工程を説明する断面図である。
【００８５】
まず、図４に示すように、半導体基板１１に活性化領域１２、１３と、素子分離領域１１Ｂとを形成する。
【００８６】
具体的には、Ｓｉからなる半導体基板１１上に、ドライ酸化等によってＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によってＳｉ３Ｎ４膜を形成する。続いて、Ｓｉ３Ｎ４膜の上に、活性化領域１２、１３を形成する領域を保護するようにパターニングされたレジスト層を形成し、ＳｉＯ２膜、Ｓｉ３Ｎ４膜および半導体基板１１を３５０ｎｍ〜４００ｎｍの深さでエッチングする。
【００８７】
次に、膜厚６５０ｎｍ〜７００ｎｍにてＳｉＯ２を成膜することで、エッチングによって形成された開口を埋め込み、素子分離領域１１Ｂを形成する。ＳｉＯ２の成膜には、例えば、高密度プラズマＣＶＤ法を用いることができる。この方法によれば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することができる。
【００８８】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１１の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行われてもよい。
【００８９】
さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離領域１１ＢのＳｉＯ２膜をより緻密な膜とするため、または活性化領域１２、１３の角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に、半導体基板１１をＮ２、Ｏ２またはＨ２／Ｏ２環境下でアニーリングしてもよい。
【００９０】
次に、半導体基板１１の活性化領域１２、１３に相当する領域を１０ｎｍ程度酸化した後、第２導電型の不純物（例えば、ホウ素など）をイオン注入することで、第２導電型の活性化領域１２、１３を形成する。
【００９１】
次に、図５に示すように、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１を成膜した後、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１の上に、それぞれゲート電極１１０および３１０を形成する。
【００９２】
具体的には、まず、半導体基板１１の表面を覆うＳｉＯ２膜をフッ化水素酸溶液等で剥離する。その後、ＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄｉｚａｔｉｏｎ）処理、酸素プラズマ処理、または過酸化水素含有薬液による処理などを用いて、半導体基板１１の上に第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１の下地となるＳｉＯ２膜を膜厚０．５ｎｍ〜１．５ｎｍにて形成する。続いて、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて高誘電体である酸化ハフニウム（ＨｆＯｘ）を成膜する。これにより、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１が形成される。
【００９３】
なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などを用いることも可能である。また、これらの高誘電体に対して、ランタン（Ｌａ）、シリコン（Ｓｉ）、またはガドリニウム（Ｇｄ）等をドープすることで強誘電体膜に変換し、第１ゲート絶縁膜１１１および第３ゲート絶縁膜３１１を形成してもよい。
【００９４】
次に、スパッタ法、ＣＶＤ法またはＡＬＤ法等を用いて、ＴｉＮを膜厚５ｎｍ〜２０ｎｍにて形成した後、ＳｉＨ４ガスによる減圧ＣＶＤ法を用いて、ポリシリコンを膜厚５０ｎｍ〜１５０ｎｍにて成膜する。さらに、パターニングされたレジストをマスクとして、ＨＢｒガスまたはＣｌ系ガスを用いた異方性エッチングを行うことにより、ゲート電極１１０および３１０を形成する。なお、ＴｉＮの替わりにＴａＮなどを用いることも可能である。
【００９５】
また、レジストをパターニングした後に、Ｏ２プラズマにてレジストのトリミング処理を行うことで、異方性エッチング後に形成されるゲート電極１１０および３１０の幅をより細くすることも可能である。例えば、３２ｎｍプロセスノードでは、ゲート電極の幅（ゲート長）を２０ｎｍ〜３０ｎｍとしてもよい。
【００９６】
次に、図６に示すように、ゲート電極１１０および３１０の両側面にサイドウォール絶縁膜１１３、３１３を形成した後、第１ソース領域１２１、第１ドレイン領域１３１、第２ソース／ドレイン領域２２１、および第３ソース／ドレイン領域３３１が形成される。
【００９７】
具体的には、まず、減圧ＣＶＤ法を用いて、Ｓｉ３Ｎ４を膜厚５ｎｍ〜１５ｎｍで成膜した後、異方性エッチングを行う。続いて、プラズマＣＶＤ法によってＳｉＯ２を膜厚１０ｎｍ〜３０ｎｍで成膜し、さらにプラズマＣＶＤ法によってＳｉ３Ｎ４を３０ｎｍ〜５０ｎｍで成膜した後、異方性エッチングを行うことで、ゲート電極１１０および３１０の両側面にサイドウォール絶縁膜１１３、３１３が形成される。
【００９８】
その後、第１導電型の不純物（リン、ヒ素など）を４０ｋｅＶ〜５０ｋｅＶにて、１〜２×１０１５個／ｃｍ２の濃度でイオン注入することで、活性化領域１２、１３の露出した領域に第１導電型の不純物が導入される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入した不純物を活性化させる。これにより、第１〜第３トランジスタＴ１〜Ｔ３のソースおよびドレイン領域が形成される。なお、不純物の意図しない領域への拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
【００９９】
なお、サイドウォール絶縁膜１１３、３１３の形成前、または一部形成後に、第１導電型の不純物（リン、ヒ素など）を５ｋｅＶ〜１０ｋｅＶにて、５〜２０×１０１４個／ｃｍ２の濃度でイオン注入することで、ＬＤＤ領域を形成することも可能である。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、第１〜第３トランジスタＴ１〜Ｔ３の特性ばらつきを抑制することが可能である。
【０１００】
続いて、図７に示すように、ゲート電極１１０、第１ソース領域１２１、第１ドレイン領域１３１、第３ソース／ドレイン領域３３１、第２ソース／ドレイン領域２２１の表面にコンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓが形成される。
【０１０１】
具体的には、スパッタ法等を用いて、ニッケル（Ｎｉ）を膜厚６ｎｍ〜８ｎｍで成膜した後、３００℃〜４５０℃にて１０秒〜６０秒のＲＴＡを行うことで、Ｓｉ上のニッケル（Ｎｉ）をＳｉと反応させる（すなわち、シリサイド化させる）。これにより、低抵抗のコンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓが形成される。なお、素子分離領域１１Ｂ等の上の未反応のＮｉは、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて除去してもよい。
【０１０２】
ここで、Ｎｉの替わりに、コバルト（Ｃｏ）またはニッケル白金（ＮｉＰｔ）を成膜することで、ＣｏＳｉ２またはＮｉＳｉにて、コンタクト領域１１０Ｓ、１２１Ｓ、１３１Ｓ、３３１Ｓ、２２１Ｓを形成することも可能である。このときのＲＴＡの条件は、シリサイド化させる金属に応じて適宜設定することが可能である。
【０１０３】
なお、上記では、情報を記憶する第１トランジスタＴ１と、スイッチング動作を行う第２および第３トランジスタＴ２、Ｔ３とを同時に形成する例を示したが、本実施形態に係る半導体記憶素子１の製造方法は、図５の例に限定されない。例えば、スイッチング動作を行う第２および第３トランジスタＴ２、Ｔ３は、情報を記憶する第１トランジスタＴ１と別の工程にて形成されてもよい。
【０１０４】
また、上記工程と同時に、半導体記憶素子１が形成される領域とは別の領域に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等の論理回路を構成する電界効果トランジスタを形成することも可能である。これによれば、半導体記憶素子１を含む記憶装置１０と、ＣＭＯＳ等の論理回路とが混載されたＬＳＩをより少ない工程数で製造することができる。ただし、論理回路を構成する電界効果トランジスタでは、ゲート絶縁膜は、強誘電体ではなく、酸化膜等の絶縁体で形成される。
【０１０５】
次に、図８に示すように、半導体基板１１の全面に亘って平坦化膜２０が形成され、コンタクトプラグ１２０、３３０、および共有コンタクト１４０が形成される。
【０１０６】
具体的には、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚５００ｎｍ〜１５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２０を形成する。続いて、平坦化膜２０をエッチングすることで、第１ソース領域１２１、第３ソース／ドレイン領域３３１、およびゲート電極１１０から第２ソース／ドレイン領域２２１に跨った領域の上に開口を形成する。
【０１０７】
次に、エッチングにて形成した開口に対して、ＣＶＤ法等にてチタン（Ｔｉ）および窒化チタン（ＴｉＮ）を成膜した後、さらにタングステン（Ｗ）を成膜し、ＣＭＰ法にて平坦化することで、コンタクトプラグ１２０、３３０、および共有コンタクト１４０が形成される。なお、ＴｉおよびＴｉＮは、ＩＭＰ（Ｉｏｎ  Ｍｅｔａｌ  Ｐｌａｓｍａ）を用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１０８】
ここで、平坦化膜２０を形成する前に、ＳｉＮからなるライナー層を形成してもよい。具体的には、プラズマＣＶＤ法を用いて、ＳｉＮを膜厚１０ｎｍ〜５０ｎｍにて成膜し、ライナー層を形成してもよい。また、ライナー層は、減圧ＣＶＤ法またはＡＬＤ法によっても形成することが可能である。ライナー層が設けられている場合、ライナー層と、平坦化膜２０とが高選択比となる条件にてエッチングを行うことで、過剰なエッチングを防止し、より制御性良くエッチングを行うことができる。
【０１０９】
さらに、ライナー層は、圧縮応力または引張応力を付与する層として形成することも可能である。例えば、以下に示す条件例にて形成することで、ライナー層を圧縮応力または引張応力を付与する層として形成することができる。
【０１１０】
例えば、引張応力を付与する層としてライナー層を形成する場合、チャンバー内に窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５００ｃｍ３／ｍｉｎ〜１５００ｃｍ３／ｍｉｎ）、およびモノシラン（ＳｉＨ４）ガス（５０ｃｍ３／ｍｉｎ〜３００ｃｍ３／ｍｉｎ）を供給し、半導体基板１１の温度を２００℃〜４００℃とし、成膜圧力を０．６７ｋＰａ〜２．０ｋＰａとし、ＲＦパワーを５０Ｗ〜５００Ｗとして、プラズマＣＶＤ法にて化学反応させて成膜すればよい。さらに、成膜後、ヘリウム（Ｈｅ）ガス（１０Ｌ／ｍｉｎ〜２０Ｌ／ｍｉｎ）を供給し、温度を４００℃〜６００℃とし、圧力を０．６７ｋＰａ〜２．０ｋＰａとして、１ｋＷ〜１０ｋＷのランプパワーで紫外線（Ｕｌｔｒａ  Ｖｉｏｌｅｔ：ＵＶ）照射処理を行うことで、引張応力を付与するライナー層を形成することができる。
【０１１１】
また、圧縮応力を付与する層としてライナー層を形成する場合、チャンバー内に水素（Ｈ２）ガス（１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ）、窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ〜２５００ｃｍ３／ｍｉｎ）、アルゴン（Ａｒ）ガス（１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５０ｃｍ３／ｍｉｎ〜２５０ｃｍ３／ｍｉｎ）、およびトリメチルシラン（（ＣＨ３）３ＳｉＨ）ガス（１０ｃｍ３／ｍｉｎ〜５０ｃｍ３／ｍｉｎ）を供給し、半導体基板１１の温度を４００℃〜６００℃とし、成膜圧力を０．１３ｋＰａ〜０．６７ｋＰａとし、ＲＦパワーを５０Ｗ〜５００Ｗとして、プラズマＣＶＤ法にて化学反応させて成膜することで、圧縮応力を付与するライナー層を形成することができる。
【０１１２】
続いて、図９に示すように、平坦化膜２０の上に配線層３１を含む各種配線が形成される。具体的には、ダマシン法によって、銅（Ｃｕ）等の配線材料にて配線層３１を含む各種配線が形成される。配線層３１は、各半導体記憶素子１のコンタクトプラグ１２０の上に形成されることで、第１トランジスタＴ１のソースと、外部の電源Ｖｓとを接続する配線として機能する。また、コンタクトプラグ３３０の上に形成される配線は、後段で形成される第１ビット線ＢＬ１および第２ビット線ＢＬ２の下地として機能する。なお、配線層３１を含む各種配線は、アルミニウム（Ａｌ）等にて形成されてもよい。
【０１１３】
次に、図１０に示すように、平坦化膜２０の上に層間絶縁膜３０、４０が形成され、コンタクトプラグ３３０の上にコンタクト４１が形成される。
【０１１４】
具体的には、配線層３１を含む各種配線を埋め込むように、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚１００ｎｍ〜５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、層間絶縁膜３０、４０が形成される。
【０１１５】
続いて、層間絶縁膜４０をエッチングすることで、コンタクトプラグ３３０の上の領域に開口を形成する。次に、エッチングにて形成した開口に対して、ＣＶＤ法等にてチタン（Ｔｉ）および窒化チタン（ＴｉＮ）を成膜した後、さらにタングステン（Ｗ）を成膜し、ＣＭＰ法にて平坦化することで、コンタクト４１が形成される。なお、ＴｉおよびＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。
【０１１６】
続いて、図１１に示すように、層間絶縁膜４０の上に配線層５１、５２が形成された後、層間絶縁膜５０が形成される。
【０１１７】
具体的には、ダマシン法によって、銅（Ｃｕ）等の配線材料にて配線層５１、５２を含む各種配線が形成される。また、配線層５１、５２を含む各種配線を埋め込むように、ＣＶＤ法等を用いて、ＳｉＯ２を膜厚５０ｎｍ〜２００ｎｍにて成膜することで、層間絶縁膜５０が形成される。
【０１１８】
配線層５１は、各半導体記憶素子１のコンタクトプラグ２３０の上に形成されることで、第２トランジスタＴ２のソースまたはドレインの他方と接続する第１ビット線ＢＬ１として機能する。また、配線層５２は、各半導体記憶素子１のコンタクトプラグ３３０の上に形成されることで、第３トランジスタＴ３のソースまたはドレインの他方と接続する第２ビット線ＢＬ２として機能する。なお、配線層５１、５２を含む各種配線は、アルミニウム（Ａｌ）等にて形成されてもよい。
【０１１９】
なお、コンタクト４１、および配線層５１、５２は、銅（Ｃｕ）等の配線材料にて同時に埋め込むことで、デュアルダマシン構造として形成することも可能である。このような場合、配線層５１、５２をより低抵抗の配線として形成することができる。
【０１２０】
以上の工程によれば、本実施形態に係る半導体記憶素子１を形成することができる。なお、半導体基板１１にＣＭＯＳ回路等の論理回路が形成されている場合、図９〜図１１にて説明した工程にて、同時にＣＭＯＳ回路を構成する配線を形成することも可能である。
【０１２１】
＜２．第２の実施形態＞
［２．１．半導体記憶素子の概要］
次に、図１２および図１３を参照して、本開示の第２の実施形態に係る半導体記憶素子の概要について説明する。図１２は、本実施形態に係る半導体記憶素子１Ａの等価回路を示した回路図である。
【０１２２】
図１２に示すように、本実施形態に係る半導体記憶素子１Ａは、第１トランジスタＴ１と、第１トランジスタＴ１のゲートと接続する第２トランジスタＴ２と、第１トランジスタＴ１のドレインと接続する第３トランジスタＴ３とを備え、さらに、第４トランジスタＴ４と、第４トランジスタＴ４のゲートと接続する第５トランジスタＴ５と、第４トランジスタＴ４のドレインと接続する第６トランジスタＴ６とを備える。なお、第１および第４トランジスタＴ１、Ｔ４のソースは、半導体記憶素子１Ａの外部のトランジスタＶＬを介して、電源Ｖｓと接続している。
【０１２３】
第１〜第３トランジスタＴ１〜Ｔ３の構成は、第１の実施形態で説明したとおりであるから、ここでの説明は省略する。また、第４〜第６トランジスタＴ４〜Ｔ６の構成は、それぞれ第１〜第３トランジスタＴ１〜Ｔ３の構成と実質的に同様である。
【０１２４】
すなわち、第２の実施形態に係る半導体記憶素子１Ａは、第１の実施形態に係る半導体記憶素子１と同様の構造を２つ組み合わせた構造を有し、第１および第４トランジスタＴ１、Ｔ４における分極状態の組み合わせにて１つの情報を記憶する記憶素子である。したがって、第２の実施形態に係る半導体記憶素子１Ａにおいても、第１の実施形態に係る半導体記憶素子１と同様に、非選択の記憶素子に電圧を印加することなく、情報の書き込みおよび読み出しを行うことができる。また、第２の実施形態に係る半導体記憶素子１Ａは、ゲート絶縁膜を構成する強誘電体膜が劣化することを抑制することも可能である。
【０１２５】
続いて、図１３を参照して、図１２で示した等価回路を有する半導体記憶素子１Ａの概略構造について説明する。図１３は、本実施形態に係る半導体記憶素子１Ａの平面構造を概略的に示した説明図である。
【０１２６】
図１３に示すように、半導体記憶素子１Ａは、図１３の点線で区切られた領域に設けられ、第１〜第６トランジスタＴ１〜Ｔ６は、それぞれ破線で区切られた領域に設けられる。
【０１２７】
ここで、半導体記憶素子１Ａにおける第１〜第３トランジスタＴ１〜Ｔ３の平面配置は、図２における半導体記憶素子１の平面配置と同一であり、第４〜第６トランジスタＴ４〜Ｔ６の平面配置は、図２における半導体記憶素子１と隣接する半導体記憶素子の平面配置と同一である。そのため、第１〜第３トランジスタＴ１〜Ｔ３と、第４〜第６トランジスタＴ４〜Ｔ６とは、互いに対称な平面配置となる。
【０１２８】
第１トランジスタＴ１は、第２導電型にドーピングされた活性化領域１３の上にゲート電極１１０が設けられることで形成される。また、ゲート電極１１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第１トランジスタＴ１のドレイン領域およびソース領域を形成する。
【０１２９】
第１トランジスタＴ１のソース領域は、コンタクトプラグ１２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）と接続する。第１トランジスタＴ１のドレイン領域は、延伸して設けられた活性化領域１３にて第３トランジスタＴ３のソースまたはドレイン領域の一方と接続する。さらに、第１トランジスタＴ１のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１２まで延伸されており、共有コンタクト１４０にて第２トランジスタＴ２のソースまたはドレイン領域の一方と接続する。
【０１３０】
第２トランジスタＴ２は、第２導電型にドーピングされた活性化領域１２の上にゲート電極３１０が設けられることで形成される。また、ゲート電極３１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第２トランジスタＴ２のドレイン領域およびソース領域を形成する。
【０１３１】
第２トランジスタＴ２のソースまたはドレイン領域の一方は、上述したように、共有コンタクト１４０にて第１トランジスタＴ１のゲート電極１１０と接続する。一方、第２トランジスタＴ２のソースまたはドレイン領域の他方は、コンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。また、第２トランジスタＴ２のゲート電極３１０は、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
【０１３２】
第３トランジスタＴ３は、第２導電型にドーピングされた活性化領域１３の上にゲート電極３１０が設けられることで形成される。また、ゲート電極３１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第３トランジスタＴ３のドレイン領域およびソース領域を形成する。
【０１３３】
第３トランジスタＴ３のソースまたはドレイン領域の一方は、上述したように、延伸して設けられた活性化領域１３にて第１トランジスタＴ３のソース領域と接続する。一方、第３トランジスタＴ３のソースまたはドレイン領域の他方は、コンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。
【０１３４】
第４トランジスタＴ４は、第２導電型にドーピングされた活性化領域１２の上にゲート電極４１０が設けられることで形成される。また、ゲート電極４１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第４トランジスタＴ４のドレイン領域およびソース領域を形成する。
【０１３５】
第４トランジスタＴ４のソース領域は、コンタクトプラグ４２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ（図示せず）と接続する。第４トランジスタＴ４のドレイン領域は、延伸して設けられた活性化領域１２にて第６トランジスタＴ６のソースまたはドレイン領域の一方と接続する。さらに、第４トランジスタＴ４のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１３まで延伸されており、共有コンタクト４４０にて第５トランジスタＴ５のソースまたはドレイン領域の一方と接続する。
【０１３６】
第５トランジスタＴ５は、第２導電型にドーピングされた活性化領域１３の上にゲート電極５１０が設けられることで形成される。また、ゲート電極５１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第５トランジスタＴ５のドレイン領域およびソース領域を形成する。
【０１３７】
第５トランジスタＴ５のソースまたはドレイン領域の一方は、上述したように、共有コンタクト４４０にて第４トランジスタＴ４のゲート電極４１０と接続する。一方、第５トランジスタＴ５のソースまたはドレイン領域の他方は、コンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。また、第５トランジスタＴ５のゲート電極５１０は、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
【０１３８】
第６トランジスタＴ６は、第２導電型にドーピングされた活性化領域１２の上にゲート電極５１０が設けられることで形成される。また、ゲート電極５１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第６トランジスタＴ６のドレイン領域およびソース領域を形成する。
【０１３９】
第６トランジスタＴ６のソースまたはドレイン領域の一方は、上述したように、延伸して設けられた活性化領域１２にて第４トランジスタＴ４のソース領域と接続する。一方、第６トランジスタＴ６のソースまたはドレイン領域の他方は、コンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。
【０１４０】
上記のような第１〜第６トランジスタＴ１〜Ｔ６を備える半導体記憶素子１Ａは、例えば、半導体基板の上にマトリクス状に多数配置されることで、各種のまとまりのある情報を記憶する記憶装置１０Ａとして機能する。
【０１４１】
半導体記憶素子１Ａでは、隣接する半導体記憶素子に互いに対称な情報を記憶させる。具体的には、第１トランジスタＴ１に「０」の情報が記憶される場合、第４トランジスタＴ４には、「１」の情報が記憶される。また、第１トランジスタＴ１に「１」の情報が記憶される場合、第４トランジスタＴ４には、「０」の情報が記憶される。これによれば、半導体記憶素子１Ａは、２つの半導体記憶素子を対照させて情報を記憶するため、記憶素子としてのエラーを低減し、記憶された情報の信頼性を向上させることができる。
【０１４２】
また、半導体記憶素子１Ａでは、プロセス等による特性ばらつきが小さい隣接した第１〜第６トランジスタＴ１〜Ｔ６にて１つの記憶素子を構成する。そのため、半導体記憶素子１Ａでは、特性ばらつきがより抑制されるため、記憶素子としてのエラーをより低減することができる。
【０１４３】
［２．２．半導体記憶素子の動作］
続いて、図１２および図１３にて説明した半導体記憶素子１Ａの書き込みまたは読み出し動作について説明する。
【０１４４】
以下の表２は、半導体記憶素子１Ａの書き込みまたは読み出し動作において、それぞれの配線に印加される電圧の一例を示した表である。
【０１４５】
【表２】
2017179314.tif 000004
【０１４６】
表２に示すように、半導体記憶素子１Ａに「１」の情報を書き込む場合、例えば、選択した半導体記憶素子１Ａに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に０Ｖを印加し、第２ビット線ＢＬ２に３．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
【０１４７】
このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２および第６トランジスタＴ２、Ｔ６を介して、第１トランジスタＴ１のゲート、および第４トランジスタＴ４のドレインに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３および第５トランジスタＴ３、Ｔ５を介して、第１トランジスタＴ１のドレイン、および第４トランジスタＴ４のゲートに伝達される。
【０１４８】
これにより、第１トランジスタＴ１のゲート絶縁膜には、ソースおよびドレイン側が高電位な外部電界が印加され、第４トランジスタＴ４のゲート絶縁膜には、ゲート側が高電位な外部電界が印加されることで、ゲート絶縁膜の分極状態が制御される。半導体記憶素子１Ａは、上記の第１および第４トランジスタＴ１、Ｔ４の状態を「１」として記憶する。
【０１４９】
一方、半導体記憶素子１Ａに「０」の情報を書き込む場合、表２に示すように、選択した半導体記憶素子１Ａに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に３．０Ｖを印加し、第２ビット線ＢＬ２に０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
【０１５０】
このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２および第６トランジスタＴ２、Ｔ６を介して、第１トランジスタＴ１のゲート、および第４トランジスタＴ４のドレインに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３および第５トランジスタＴ３、Ｔ５を介して、第１トランジスタＴ１のドレイン、および第４トランジスタＴ４のゲートに伝達される。
【０１５１】
これにより、第１トランジスタＴ１のゲート絶縁膜には、ゲート側が高電位な外部電界が印加され、第４トランジスタＴ４のゲート絶縁膜には、ソースおよびドレイン側が高電位な外部電界が印加されることで、ゲート絶縁膜の分極状態が制御される。半導体記憶素子１Ａは、上記の第１および第４トランジスタＴ１、Ｔ４の状態を「０」として記憶する。
【０１５２】
また、半導体記憶素子１Ａから情報を読み出す場合、表２に示すように、選択した半導体記憶素子１Ａに接続するワード線ＷＬに１．５Ｖを印加し、第１ビット線ＢＬ１に１．０Ｖを印加し、第２ビット線ＢＬ２に１．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに１．０Ｖを印加することで、トランジスタＶＬのチャネルをオンとする。
【０１５３】
このとき、第１トランジスタＴ１のゲートには、第２トランジスタＴ２を介して第１ビット線ＢＬ１の電位が伝達されるため、第１トランジスタＴ１のチャネルは、オンになる。また、第４トランジスタＴ４のゲートには、第５トランジスタＴ５を介して第２ビット線ＢＬ２の電位が伝達されるため、第４トランジスタＴ４のチャネルは、オンになる。
【０１５４】
ここで、書き込まれた情報が「１」である場合、第１トランジスタＴ１のしきい値電圧Ｖｔが高くなり、第４トランジスタＴ４のしきい値電圧Ｖｔが低くなるため、第１ビット線ＢＬ１の電位は、第２ビット線ＢＬ２の電位と比較して早く降下することになる。これにより、第１トランジスタＴ１のゲートに印加される電位も降下するため、第１ビット線ＢＬ１と、第２ビット線ＢＬ２との電位差はさらに大きくなる。半導体記憶素子１Ａは、このような第１ビット線ＢＬ１と、第２ビット線ＢＬ２との電位差を増幅することで、第１および第４トランジスタＴ１、Ｔ４の状態を検出し、記憶された情報が「１」または「０」のいずれであるかを判定することができる。
【０１５５】
なお、情報の読み出しの際に、第１または第２ビット線ＢＬ１、ＢＬ２に沿って生じるリーク電流が、第１または第２ビット線ＢＬ１、ＢＬ２から電源Ｖｓに流れる電流よりも大きい場合、記憶された情報の判定が困難になる。半導体記憶素子１Ａでは、ワード線ＷＬを第１および第４トランジスタＴ１、Ｔ４と独立して設けることができるため、ワード線ＷＬにて第１および第４トランジスタＴ１、Ｔ４のリーク電流を制御することができる。これによれば、半導体記憶素子１Ａでは、記憶された情報の判定をより確実に行うことができる。さらに、半導体記憶素子１Ａは、非選択のワード線に対して負の電圧を印加するネガティブワード線技術を適用することで、第１および第４トランジスタＴ１、Ｔ４におけるリーク電流をより抑制することも可能である。
【０１５６】
＜３．第３の実施形態＞
［３．１．半導体記憶素子の概要］
続いて、図１４および図１５を参照して、本開示の第３の実施形態に係る半導体記憶素子の概要について説明する。図１４は、本実施形態に係る半導体記憶素子１Ｂの等価回路を示した回路図である。
【０１５７】
図１４に示すように、本実施形態に係る半導体記憶素子１Ｂは、第１トランジスタＴ１と、第１トランジスタＴ１のゲートと接続する第２トランジスタＴ２と、第１トランジスタＴ１のドレインと接続する第３トランジスタＴ３とを備え、さらに、ドレインにて第２トランジスタＴ２と接続し、ゲートにて第３トランジスタＴ３と接続する第４トランジスタＴ４を備える。なお、第１および第４トランジスタＴ１、Ｔ４のソースは、半導体記憶素子１Ｂの外部のトランジスタＶＬを介して、電源Ｖｓ１、Ｖｓ２と接続している。
【０１５８】
第１〜第３トランジスタＴ１〜Ｔ３の構成は、第１の実施形態で説明したとおりであるから、ここでの説明は省略する。また、第４トランジスタＴ４は、ゲート絶縁膜の少なくとも一部が強誘電体材料で構成され、ゲート絶縁膜の残留分極の方向で情報を記憶することが可能な電界効果トランジスタである。
【０１５９】
すなわち、第３の実施形態に係る半導体記憶素子１Ｂは、第２の実施形態に係る半導体記憶素子１Ａと同様に、第１および第４トランジスタＴ１、Ｔ４における分極状態の組み合わせにて１つの情報を記憶する記憶素子である。第３の実施形態に係る半導体記憶素子１Ｂは、第２の実施形態に係る半導体記憶素子１Ａと同様に、２つの半導体記憶素子を対照させて情報を記憶するため、記憶素子としてのエラーを低減し、記憶された情報の信頼性を向上させることができる。
【０１６０】
また、第３の実施形態に係る半導体記憶素子１Ｂは、情報を記憶する第１および第４トランジスタＴ１、Ｔ４にそれぞれスイッチング素子として機能する第２および第３トランジスタＴ２、Ｔ３が接続されている。したがって、半導体記憶素子１Ｂは、第１および第４トランジスタＴ１、Ｔ４のゲート絶縁膜に選択的に外部電界を印加することができる。これにより、半導体記憶素子１Ｂは、選択した半導体記憶素子１Ｂへの情報の書き込み、および読み出しの際に、非選択の半導体記憶素子に記憶された情報がかく乱されることを防止することができる。また、第３の実施形態に係る半導体記憶素子１Ｂは、ゲート絶縁膜を構成する強誘電体膜が劣化することを抑制することも可能である。
【０１６１】
次に、図１５を参照して、図１４で示した等価回路を有する半導体記憶素子１Ｂの概略構造について説明する。図１５は、本実施形態に係る半導体記憶素子１Ｂの平面構造を概略的に示した説明図である。
【０１６２】
図１５に示すように、半導体記憶素子１Ｂは、図１５の点線で区切られた領域に設けられ、第１〜第４トランジスタＴ１〜Ｔ４は、それぞれ破線で区切られた領域に設けられる。
【０１６３】
第１トランジスタＴ１は、第２導電型にドーピングされた活性化領域１３の上にゲート電極１１０が設けられることで形成される。また、ゲート電極１１０を挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第１トランジスタＴ１のドレイン領域およびソース領域を形成する。
【０１６４】
第１トランジスタＴ１のソース領域は、コンタクトプラグ１２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ１（図示せず）と接続する。第１トランジスタＴ１のドレイン領域は、延伸して設けられた活性化領域１３にて第３トランジスタＴ３のソースまたはドレイン領域の一方と接続し、かつコンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。さらに、第１トランジスタＴ１のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１２まで延伸されており、共有コンタクト１４０にて第２トランジスタＴ２のソースまたはドレイン領域の一方と接続する。
【０１６５】
第２トランジスタＴ２は、第２導電型にドーピングされた活性化領域１２の上にゲート電極３１０Ｂが設けられることで形成される。また、ゲート電極３１０Ｂを挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第２トランジスタＴ２のドレイン領域およびソース領域を形成する。
【０１６６】
第２トランジスタＴ２のソースまたはドレイン領域の一方は、上述したように、共有コンタクト１４０にて第１トランジスタＴ１のゲート電極１１０と接続する。一方、第２トランジスタＴ２のソースまたはドレイン領域の他方は、延伸して設けられた活性化領域１２にて第４トランジスタＴ４のドレイン領域と接続し、かつコンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。また、第２トランジスタＴ２のゲート電極３１０Ｂは、素子分離領域を越えてさらに他の半導体記憶素子まで延伸されており、ワード線ＷＬとして機能する。
【０１６７】
第３トランジスタＴ３は、第２導電型にドーピングされた活性化領域１３の上にゲート電極３１０Ｂが設けられることで形成される。また、ゲート電極３１０Ｂを挟んだ活性化領域１３の各々は、第１導電型にドーピングされており、第３トランジスタＴ３のドレイン領域およびソース領域を形成する。
【０１６８】
第３トランジスタＴ３のソースまたはドレイン領域の一方は、共有コンタクト４４０にて第４トランジスタＴ４のゲート電極４１０と接続する。一方、第３トランジスタＴ３のソースまたはドレイン領域の他方は、上述したように、延伸して設けられた活性化領域１３にて第１トランジスタＴ３のソース領域と接続し、かつコンタクトプラグ３３０を介して第２ビット線ＢＬ２と接続する。
【０１６９】
第４トランジスタＴ４は、第２導電型にドーピングされた活性化領域１２の上にゲート電極４１０が設けられることで形成される。また、ゲート電極４１０を挟んだ活性化領域１２の各々は、第１導電型にドーピングされており、第４トランジスタＴ４のドレイン領域およびソース領域を形成する。
【０１７０】
第４トランジスタＴ４のソース領域は、コンタクトプラグ４２０を介して外部のトランジスタＶＬ（図示せず）および電源Ｖｓ２（図示せず）と接続する。第４トランジスタＴ４のドレイン領域は、延伸して設けられた活性化領域１２にて第２トランジスタＴ２のソースまたはドレイン領域の一方と接続し、かつコンタクトプラグ２３０を介して第１ビット線ＢＬ１と接続する。さらに、第４トランジスタＴ４のゲート電極は、絶縁性の素子分離領域を越えて活性化領域１３まで延伸されており、共有コンタクト４４０にて第３トランジスタＴ３のソースまたはドレイン領域の一方と接続する。
【０１７１】
上記のような第１〜第４トランジスタＴ１〜Ｔ４を備える半導体記憶素子１Ｂは、例えば、半導体基板の上にマトリクス状に多数配置されることで、各種のまとまりのある情報を記憶する記憶装置１０Ｂとして機能する。
【０１７２】
すなわち、第３の実施形態に係る半導体記憶素子１Ｂは、第２の実施形態に係る半導体記憶素子１Ａと比較して、ワード線ＷＬの機能を果たす２本のゲート電極が１本のゲート電極３１０Ｂにまとめられている点が主として異なる。したがって、半導体記憶素子１Ｂでは、半導体記憶素子１Ａにおいてゲート電極３１０および５１０のそれぞれに対応して形成された２つの電界効果トランジスタ（Ｔ２とＴ６、およびＴ３とＴ６）が、ゲート電極３１０Ｂに対応して形成された１つの電界効果トランジスタ（Ｔ２、およびＴ３）にまとめられていることになる。また、これに伴い、コンタクトプラグ２３０、３３０は、それぞれゲート電極３１０Ｂを挟んで互いに反対側に設けられることになる。
【０１７３】
半導体記憶素子１Ｂでは、第１および第４トランジスタＴ１、Ｔ４に互いに対称な情報を記憶させる。具体的には、第１トランジスタＴ１に「０」の情報が記憶される場合、第４トランジスタＴ４には、「１」の情報が記憶される。また、第１トランジスタＴ１に「１」の情報が記憶される場合、第４トランジスタＴ４には、「０」の情報が記憶される。これによれば、半導体記憶素子１Ｂは、２つの半導体記憶素子を対照させて情報を記憶するため、記憶素子としてのエラーを低減し、記憶された情報の信頼性を向上させることができる。
【０１７４】
また、半導体記憶素子１Ｂでは、プロセス等による特性ばらつきが小さい隣接した第１〜第４トランジスタＴ１〜Ｔ４にて１つの記憶素子を構成する。そのため、半導体記憶素子１Ｂでは、ばらつきがより抑制されるため、エラーをより低減することができる。
【０１７５】
さらに、第３の実施形態に係る半導体記憶素子１Ｂは、第２の実施形態に係る半導体記憶素子１Ａに対して、構成要素である電界効果トランジスタが２つ少ない。したがって、第３の実施形態に係る半導体記憶素子１Ｂは、１つの記憶素子をより小さい平面面積にて構成することができる。これによれば、半導体記憶素子１Ｂの集積度を向上させることができるため、半導体記憶素子１Ｂを集積した記憶装置１０Ｂの記憶密度を向上させることが可能である。
【０１７６】
［３．２．半導体記憶素子の動作］
続いて、図１４および図１５にて説明した半導体記憶素子１Ｂの書き込みまたは読み出し動作について説明する。
【０１７７】
以下の表３は、半導体記憶素子１Ｂの書き込みまたは読み出し動作において、それぞれの配線に印加される電圧の一例を示した表である。
【０１７８】
【表３】
2017179314.tif 000005
【０１７９】
表３に示すように、半導体記憶素子１Ｂに「１」の情報を書き込む場合、例えば、選択した半導体記憶素子１Ｂに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に０Ｖを印加し、第２ビット線ＢＬ２に３．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
【０１８０】
このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２トランジスタＴ２を介して第１トランジスタＴ１のゲート、および直接接続する第４トランジスタＴ４のドレインに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３トランジスタＴ３を介して第１トランジスタＴ１のドレイン、および直接接続する第４トランジスタＴ４のゲートに伝達される。
【０１８１】
これにより、第１トランジスタＴ１のゲート絶縁膜には、ソースおよびドレイン側が高電位な外部電界が印加され、第４トランジスタＴ４のゲート絶縁膜には、ゲート側が高電位な外部電界が印加されることで、ゲート絶縁膜の分極状態が制御される。半導体記憶素子１Ｂは、上記の第１および第４トランジスタＴ１、Ｔ４の状態を「１」として記憶する。
【０１８２】
一方、半導体記憶素子１Ｂに「０」の情報を書き込む場合、表３に示すように、選択した半導体記憶素子１Ｂに接続するワード線ＷＬに３．５Ｖを印加し、第１ビット線ＢＬ１に３．０Ｖを印加し、第２ビット線ＢＬ２に０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに０Ｖを印加することで、トランジスタＶＬのチャネルをオフとする。
【０１８３】
このとき、第１ビット線ＢＬ１の電位は、チャネルがオンになった第２トランジスタＴ２を介して第１トランジスタＴ１のゲート、および直接接続する第４トランジスタＴ４のドレインに伝達される。また、第２ビット線ＢＬ２の電位は、チャネルがオンになった第３トランジスタＴ３を介して第１トランジスタＴ１のドレイン、および直接接続する第４トランジスタＴ４のゲートに伝達される。
【０１８４】
これにより、第１トランジスタＴ１のゲート絶縁膜には、ゲート側が高電位な外部電界が印加され、第４トランジスタＴ４のゲート絶縁膜には、ソースおよびドレイン側が高電位な外部電界が印加されることで、ゲート絶縁膜の分極状態が制御される。半導体記憶素子１Ｂは、上記の第１および第４トランジスタＴ１、Ｔ４の状態を「０」として記憶する。
【０１８５】
また、半導体記憶素子１Ｂから情報を読み出す場合、表３に示すように、選択した半導体記憶素子１Ｂに接続するワード線ＷＬに１．５Ｖを印加し、第１ビット線ＢＬ１に１．０Ｖを印加し、第２ビット線ＢＬ２に１．０Ｖを印加する。また、電源Ｖｓに接続する外部のトランジスタＶＬのゲートに１．０Ｖを印加することで、トランジスタＶＬのチャネルをオンとする。
【０１８６】
このとき、第１トランジスタＴ１のゲートには、第２トランジスタＴ２を介して第１ビット線ＢＬ１の電位が伝達されるため、第１トランジスタＴ１のチャネルは、オンになる。また、第４トランジスタＴ４のゲートには、第３トランジスタＴ３を介して第２ビット線ＢＬ２の電位が伝達されるため、第４トランジスタＴ４のチャネルは、オンになる。
【０１８７】
ここで、書き込まれた情報が「１」である場合、第１トランジスタＴ１のしきい値電圧Ｖｔが高くなり、第４トランジスタＴ４のしきい値電圧Ｖｔが低くなるため、第１ビット線ＢＬ１の電位は、第２ビット線ＢＬ２の電位と比較して早く降下することになる。これにより、第１トランジスタＴ１のゲートに印加される電位も降下するため、第１ビット線ＢＬ１と、第２ビット線ＢＬ２との電位差はさらに大きくなる。半導体記憶素子１Ｂは、このような第１ビット線ＢＬ１と、第２ビット線ＢＬ２との電位差を増幅することで、第１および第４トランジスタＴ１、Ｔ４の状態を検出し、記憶された情報が「１」または「０」のいずれであるかを判定することができる。
【０１８８】
なお、情報の読み出しの際に、第１または第２ビット線ＢＬ１、ＢＬ２に沿って生じるリーク電流が、第１または第２ビット線ＢＬ１、ＢＬ２から電源Ｖｓに流れる電流よりも大きい場合、記憶された情報の判定が困難になる。半導体記憶素子１Ｂでは、ワード線ＷＬを第１および第４トランジスタＴ１、Ｔ４と独立して設けることができるため、ワード線ＷＬにて第１および第４トランジスタＴ１、Ｔ４のリーク電流を制御することができる。これによれば、半導体記憶素子１Ｂでは、記憶された情報の判定をより確実に行うことができる。さらに、半導体記憶素子１Ｂは、非選択のワード線に対して負の電圧を印加するネガティブワード線技術を適用することで、第１および第４トランジスタＴ１、Ｔ４におけるリーク電流をより抑制することも可能である。
【０１８９】
＜４．まとめ＞
以上にて説明したように、本開示の一実施形態に係る半導体記憶素子１によれば、情報を記憶する第１トランジスタＴ１のゲートおよびドレインの各々に、スイッチング素子として機能する第２および第３トランジスタＴ２、Ｔ３が接続されている。したがって、半導体記憶素子１は、第１トランジスタＴ１のゲート絶縁膜に選択的に外部電界を印加することができるため、選択した半導体記憶素子１への情報の書き込みの際に、非選択の半導体記憶素子に記憶された情報が書き換わることを防止することができる。
【０１９０】
また、本開示の一実施形態に係る半導体記憶素子１によれば、上述した等価回路を有する半導体記憶素子をより小さい平面面積にて構成することができる。これによれば、本開示の一実施形態に係る半導体記憶素子１は、記憶素子の集積度を向上させることができるため、半導体記憶素子１を集積した記憶装置１０の記憶密度を向上させることができる。
【０１９１】
さらに、本開示の第２および第３の実施形態に係る半導体記憶素子１Ａ、１Ｂでは、第１および第４トランジスタＴ１、Ｔ４における分極状態の組み合わせにて１つの情報を記憶する。これによれば、半導体記憶素子１Ａ、１Ｂは、２つの半導体記憶素子を対照させて情報を記憶することができるため、記憶素子としてのエラーを低減し、記憶された情報の信頼性を向上させることができる。
【０１９２】
また、半導体記憶素子１Ａ、１Ｂによれば、第１および第４トランジスタＴ１、Ｔ４として、プロセス等による特性ばらつきが小さい近隣の電界効果トランジスタを用いることができる。したがって、半導体記憶素子１Ａ、１Ｂでは、特性ばらつきをさらに抑制し、記憶素子としてのエラーをさらに低減することができる。
【０１９３】
さらに、本開示によれば、第１〜第３の実施形態に係る半導体記憶素子のいずれかを含む記憶装置を備える電子機器を提供することも可能である。このような電子機器としては、例えば、パーソナルコンピュータ、液晶表示装置および有機エレクトロルミネッセンス表示装置などの各種表示装置、携帯電話、スマートフォン、ゲーム機器、ならびにＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）機器などを例示することができる。
【０１９４】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１９５】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【０１９６】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置されており、
前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。
（２）
前記第２および第３トランジスタは、少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する、前記（１）に記載の半導体記憶素子。
（３）
前記第１〜第３トランジスタは、同一の導電型トランジスタである、前記（１）または（２）に記載の半導体記憶素子。
（４）
前記第１〜第３トランジスタは、第１導電型トランジスタであり、
前記第１トランジスタのチャネル領域は、ソース領域またはドレイン領域よりも低濃度の第１導電型領域である、前記（１）〜（３）のいずれか一項に記載の半導体記憶素子。
（５）
前記第１トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられ、
前記第２および第３トランジスタのゲート電極は、複数の半導体記憶素子に亘って共通に設けられる、前記（１）〜（４）のいずれか一項に記載の半導体記憶素子。
（６）
前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
前記第１ビット線は、前記第２トランジスタの前記ソースまたはドレインの他方と接続し、前記第２ビット線は、前記第３トランジスタの前記ソースまたはドレインの他方と接続する、前記（１）〜（５）のいずれか一項に記載の半導体記憶素子。
（７）
前記第１トランジスタのゲート電極、および前記第２トランジスタのソース領域またはドレイン領域の一方の上には、前記第１トランジスタと前記第２トランジスタとを接続する共有コンタクトが設けられる、前記（１）〜（６）のいずれか一項に記載の半導体記憶素子。
（８）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第４トランジスタと、
ソースまたはドレインの一方で前記第４トランジスタのゲートと接続する第５トランジスタと、
ソースまたはドレインの一方で前記第４トランジスタのドレインと接続する第６トランジスタと、
をさらに備え、
前記第５および第６トランジスタの各々は、ゲートで前記ワード線と接続し、前記ソースまたはドレインの他方で前記ビット線と接続する、前記（１）〜（７）のいずれか一項に記載の半導体記憶素子。
（９）
前記第１トランジスタ、および前記第４トランジスタのゲート絶縁膜の残留分極の向きは、互いに反対向きである、前記（８）に記載の半導体記憶素子。
（１０）
前記第１〜第３トランジスタと、前記第４〜第６トランジスタとは、互いに対称な平面配置で設けられる、前記（８）または（９）に記載の半導体記憶素子。
（１１）
前記第１および第４トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられ、
前記第２および第３トランジスタのゲート電極と、前記第５および第６トランジスタのゲート電極とは、複数の半導体記憶素子に亘って共通に設けられる、前記（８）〜（１０）のいずれか一項に記載の半導体記憶素子。
（１２）
前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
前記第１ビット線は、前記第２および第６トランジスタの前記ソースまたはドレインの他方と接続し、前記第２ビット線は、前記第３および第５トランジスタの前記ソースまたはドレインの他方と接続する、前記（８）〜（１１）のいずれか一項に記載の半導体記憶素子。
（１３）
前記第１ビット線と、前記第２および第６トランジスタとは、共通のコンタクトプラグによって接続され、前記第２ビット線と、前記第３および第５トランジスタとは、共通のコンタクトプラグによって接続される、前記（１２）に記載の半導体記憶素子。
（１４）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタおよび第４トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第４トランジスタのドレインと接続する第２トランジスタと、
ソースまたはドレインの一方で前記第４トランジスタのゲートと接続し、ソースまたはドレインの他方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置されており、
前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、半導体記憶素子。
（１５）
前記第１トランジスタ、および前記第４トランジスタのゲート絶縁膜の残留分極の向きは、互いに反対向きである、前記（１４）に記載の半導体記憶素子。
（１６）
前記第４トランジスタのゲート電極は、半導体記憶素子ごとに分離して設けられる、前記（１４）または（１５）に記載の半導体記憶素子。
（１７）
前記ビット線は、第１ビット線と、前記第１ビット線と対応する第２ビット線とを含み、
前記第１ビット線は、前記第２トランジスタの前記ソースまたはドレインの一方、および前記第４トランジスタのドレインと接続し、前記第２ビット線は、前記第３トランジスタの前記ソースまたはドレインの一方、および前記第１トランジスタのドレインと接続する、前記（１４）〜（１６）のいずれか一項に記載の半導体記憶素子。
（１８）
前記第１ビット線と、前記第２および第４トランジスタとは、共通のコンタクトプラグによって接続される、前記（１７）に記載の半導体記憶素子。
（１９）
前記第４トランジスタのゲート電極、および前記第３トランジスタのソース領域またはドレイン領域の一方の上には、前記第３トランジスタと前記第４トランジスタと接続する共有コンタクトが設けられる、前記（１４）〜（１８）のいずれか一項に記載の半導体記憶素子。
（２０）
少なくとも一部が強誘電体材料からなるゲート絶縁膜を有する第１トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのゲートと接続する第２トランジスタと、
ソースまたはドレインの一方で前記第１トランジスタのドレインと接続する第３トランジスタと、
を備え、マトリクス状に配置された半導体記憶素子を含み、
前記半導体記憶素子の前記第２および第３トランジスタの各々は、ゲートでワード線と接続し、前記ソースまたはドレインの他方でビット線と接続する、電子機器。
【符号の説明】
【０１９７】
１、１Ａ、１Ｂ        半導体記憶素子
１０、１０Ａ、１０Ｂ    記憶装置
１１          半導体基板
１１Ｂ        素子分離領域
１２、１３    活性化領域
１１０、３１０、４１０、５１０    ゲート電極
１１１        第１ゲート絶縁膜
１２０、２３０、３３０、４２０    コンタクトプラグ
１２１        第１ソース領域
１３１        第１ドレイン領域
１４０、４４０    共有コンタクト
２２１        第２ソース／ドレイン領域
３１１        第３ゲート絶縁膜
３３１        第３ソース／ドレイン領域
Ｔ１      第１トランジスタ
Ｔ２      第２トランジスタ
Ｔ３      第３トランジスタ
Ｔ４      第４トランジスタ
Ｔ５      第５トランジスタ
Ｔ６      第６トランジスタ
ＷＬ      ワード線
ＢＬ１    第１ビット線
ＢＬ２    第２ビット線
【図１】
2017179314.tif 000006
【図２】
2017179314.tif 000007
【図３】
2017179314.tif 000008
【図４】
2017179314.tif 000009
【図５】
2017179314.tif 000010
【図６】
2017179314.tif 000011
【図７】
2017179314.tif 000012
【図８】
2017179314.tif 000013
【図９】
2017179314.tif 000014
【図１０】
2017179314.tif 000015
【図１１】
2017179314.tif 000016
【図１２】
2017179314.tif 000017
【図１３】
2017179314.tif 000018
【図１４】
2017179314.tif 000019
【図１５】
2017179314.tif 000020
【国際調査報告】
2017179314.tif 000021
2017179314.tif 000022
2017179314.tif 000023
2017179314.tif 000024