(57)【要約】  信号を取り込む回路において、トランジスタの駆動電圧を一定に制御する。  デューティ比制御部は、所定の入力周期信号のデューティ比を変更して出力周期信号として出力する。トランジスタは、ソースに入力された入力信号をドレインから出力信号として出力するトランジスタ。充電制御部は、出力周期信号が特定のレベルでない場合にはコンデンサに所定電圧を充電する。トランジスタ駆動部は、出力周期信号が特定のレベルである場合には充電された所定電圧をトランジスタのゲートおよびソースの間に印加する。
2017163528.tif 000002
【特許請求の範囲】
【請求項１】
所定の入力周期信号のデューティ比を変更して出力周期信号として出力するデューティ比制御部と、
ソースに入力された入力信号をドレインから出力信号として出力するトランジスタと、
コンデンサと、
前記出力周期信号が特定のレベルでない場合には前記コンデンサに所定電圧を充電する充電制御部と、
前記出力周期信号が前記特定のレベルである場合には前記充電された所定電圧を前記トランジスタのゲートおよびソースの間に印加するトランジスタ駆動部と
を具備する電子回路。
【請求項２】
前記デューティ比制御回路は、前記所定の入力周期信号が前記特定のレベルである期間を所定時間より短くする
請求項１記載の電子回路。
【請求項３】
前記デューティ比制御回路は、
前記所定の入力周期信号を反転して反転信号として出力する反転部と、
前記反転信号を遅延させて遅延信号として出力する遅延部と、
前記所定の入力周期信号が前記特定のレベルである場合には前記遅延信号を選択して前記出力周期信号として出力する選択部と
を備える請求項２記載の電子回路。
【請求項４】
前記充電制御部は、前記出力周期信号が前記特定のレベルでない場合には端子間電圧が前記所定電圧である２つの端子に前記コンデンサの両端を接続し、
前記トランジスタ駆動部は、前記出力周期信号が前記特定のレベルである場合には前記コンデンサの両端を前記ゲートおよび前記ソースに接続する
請求項１記載の電子回路。
【請求項５】
前記出力信号を保持する保持部をさらに具備する
請求項１記載の電子回路。
【請求項６】
前記保持された出力信号をデジタル信号に変換する変換部をさらに具備する
請求項５記載の電子回路。
【請求項７】
前記出力信号を保持するキャパシタと、
前記出力周期信号に応じて前記キャパシタを充放電する充放電制御部と
を具備する請求項１記載の電子回路。
【請求項８】
所定の入力周期信号のデューティ比を変更して出力周期信号として出力するデューティ比制手順と、
前記出力周期信号が特定のレベルでない場合には前記コンデンサに所定電圧を充電する充電制御手順と、
前記出力周期信号が前記特定のレベルである場合には前記充電された所定電圧をトランジスタのゲートおよびソースの間に印加するトランジスタ駆動手順と
を具備する電子回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、電子回路、および、電子回路の制御方法に関する。詳しくは、信号の取込みを行う電子回路、および、電子回路の制御方法に関する。
【背景技術】
【０００２】
従来より、アナログデジタル変換器などにおいて、アナログ信号の取込み（サンプリング）を行って保持するサンプリングホールド回路が用いられている。このサンプリングホールド回路は、例えば、ゲートに入力されたアナログ信号をドレインから出力するトランジスタと、その出力されたアナログ信号を保持するコンデンサとを備える。このトランジスタのゲート電圧を固定にすると、ソース電圧（すなわち、アナログ信号のレベル）の変動に起因してゲート−ソース間電圧が変動してトランジスタのオン抵抗が変化してしまう。このオン抵抗の変化により、ドレインから出力されたアナログ信号のレベルがソースに入力されたアナログ信号のレベルに比例しなくなり、ＡＤ変換の精度が低下する。このため、ゲート−ソース間電圧を一定に維持することが望ましい。【０００３】
そこで、トランジスタのゲートおよびソースにブートストラップ回路を接続したサンプリングホールド回路が提案されている（例えば、特許文献１参照。）。このブートストラップ回路は、サンプリングクロックがローレベルの際には、コンデンサの両端の接続先を電源端子および接地端子に切り替えてコンデンサを充電する。一方、サンプリングクロックがハイレベルの際には、ブートストラップ回路はコンデンサの両端の接続先をトランジスタのソースおよびゲートに切り替えて、ゲート−ソース間にコンデンサの充電電圧を印加する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２８９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の従来技術では、ブートストラップ回路を用いることにより、ソース電圧（すなわち、アナログ信号のレベル）の変動に対して、トランジスタの駆動電圧（ゲート−ソース間電圧）を一定にしていた。しかしながら、上述の従来技術では、サンプリングクロックのハイレベルの期間が長くなると、ゲート−ソース間電圧が変動してしまうおそれがある。これは、コンデンサの接続先を切り替えるスイッチにリーク電流が生じ、そのリーク電流によりコンデンサの充電電圧が時間の経過に伴って低下してしまうためである。サンプリングクロックのハイレベルの期間を分周器を用いて短くする方法もあるが、サンプリングクロックよりも周波数の高いクロックにより分周器を駆動する必要があり、消費電力が増大するおそれがある。このように、上述の従来技術では、トランジスタの駆動電圧（ゲート−ソース間電圧）を一定に制御することが困難であるという問題がある。【０００６】
本技術はこのような状況に鑑みて生み出されたものであり、信号を取り込む回路において、トランジスタの駆動電圧を一定に制御することを目的とする。
【課題を解決するための手段】
【０００７】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の入力周期信号のデューティ比を変更して出力周期信号として出力するデューティ比制御部と、ソースに入力された入力信号をドレインから出力信号として出力するトランジスタと、コンデンサと、上記出力周期信号が特定のレベルでない場合には上記コンデンサに所定電圧を充電する充電制御部と、上記出力周期信号が上記特定のレベルである場合には上記充電された所定電圧を上記トランジスタのゲートおよびソースの間に印加するトランジスタ駆動部とを具備する電子回路、および、その制御方法である。これにより、コンデンサに充電された所定電圧がトランジスタのゲートおよびソースに印加されるという作用をもたらす。【０００８】
また、この第１の側面において、上記デューティ比制御回路は、上記所定の入力周期信号が上記特定のレベルである期間を所定時間より短くしてもよい。これにより、特定のレベルである期間が所定時間より短い周期信号に同期して入力信号が取り込まれるという作用をもたらす。【０００９】
また、この第１の側面において、上記デューティ比制御回路は、上記所定の入力周期信号を反転して反転信号として出力する反転部と、上記反転信号を遅延させて遅延信号として出力する遅延部と、上記所定の入力周期信号が上記特定のレベルである場合には上記遅延信号を選択して上記出力周期信号として出力する選択部とを備えてもよい。これにより、入力周期信号が特定のレベルである場合に遅延信号が選択されるという作用をもたらす。【００１０】
また、この第１の側面において、上記充電制御部は、上記出力周期信号が上記特定のレベルでない場合には端子間電圧が上記所定電圧である２つの端子に上記コンデンサの両端を接続し、上記トランジスタ駆動部は、上記出力周期信号が上記特定のレベルである場合には上記コンデンサの両端を上記ゲートおよび上記ソースに接続してもよい。これにより、コンデンサの両端が２つの端子またはゲートおよびソースに接続されるという作用をもたらす。【００１１】
また、この第１の側面において、上記出力信号を保持する保持部をさらに具備してもよい。これにより、信号がサンプリングおよびホールドされるという作用をもたらす。
また、この第１の側面において、上記保持された出力信号をデジタル信号に変換する変換部をさらに具備してもよい。これにより、保持された信号がデジタル信号に変換されるという作用をもたらす。【００１２】
また、この第１の側面において、上記出力信号を保持するキャパシタと、上記出力周期信号に応じて上記キャパシタを充放電する充放電制御部とを具備してもよい。これにより、取り込まれた信号に対するフィルタリングが行われるという作用をもたらす。
【発明の効果】
【００１３】
本技術によれば、信号を取り込む回路において、トランジスタの駆動電圧を一定に制御することことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１４】
【図１】本技術の第１の実施の形態における電子回路の一構成例を示すブロック図である。
【図２】本技術の第１の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。
【図３】本技術の第１の実施の形態における正側サンプリングホールド回路の一構成例を示す回路図である。
【図４】本技術の第１の実施の形態における電源側スイッチおよび接地側スイッチの一構成例を示す回路図である。
【図５】本技術の第１の実施の形態におけるブートストラップ回路の動作の一例を示す図である。
【図６】本技術の第１の実施の形態におけるデューティ比制御回路の一構成例を示す回路図である。
【図７】本技術の第１の実施の形態におけるデューティ比制御回路の動作の一例を示すタイミングチャートである。
【図８】本技術の第１の実施の形態におけるデジタルアナログ変換部の一構成例を示す回路図である。
【図９】本技術の第１の実施の形態における逐次比較制御部の一構成例を示すブロック図である。
【図１０】本技術の第１の実施の形態におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。
【図１１】比較例におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。
【図１２】本技術の第１の実施の形態におけるアナログデジタル変換器の動作の一例を示すフローチャートである。
【図１３】本技術の第２の実施の形態における電子回路の一構成例を示すブロック図である。
【図１４】本技術の第２の実施の形態におけるスイッチドキャパシタフィルタの一構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（サンプリングクロックのデューティ比を制御する例）
２．第２の実施の形態（スイッチングクロックのデューティ比を制御する例）
【００１６】
＜１．第１の実施の形態＞
［電子回路の構成例］
図１は、第１の実施の形態における電子回路１００の一構成例を示すブロック図である。この電子回路１００は、デジタル信号を処理する回路であり、例えば、環境モニター機器やデジタルヘルス機器、無線通信機器などに搭載される。電子回路１００は、サンプリングクロック供給部１１０、アナログ信号供給部１２０、アナログデジタル変換器２００およびデジタル信号処理部１３０を備える。
【００１７】
サンプリングクロック供給部１１０は、所定の周波数の周期信号をサンプリングクロックＣＬＫＳＭＰとして生成し、信号線１１９を介してアナログデジタル変換器２００に供給するものである。
【００１８】
アナログ信号供給部１２０は、アナログ信号をアナログデジタル変換器２００に信号線１２８および１２９を介して供給するものである。このアナログ信号は、例えば、差動信号であり、正側入力電圧Ｖｉｎｐと負側入力電圧Ｖｉｎｎとからなる。アナログ信号供給部１２０として、例えば、温度センサー、湿度センサーおよび圧力センサーなどのセンサーやアンテナが想定される。なお、アナログ信号供給部１２０は、電圧の代わりに電流をアナログ信号として供給してもよい。また、アナログ信号供給部１２０は、差動信号の代わりにシングルエンド信号を供給してもよい。
【００１９】
アナログデジタル変換器２００は、入力サンプリングクロックＣＬＫｉｎに同期してアナログの入力電圧Ｖｉｎをサンプリングしてデジタル信号Ｄｏｕｔに変換するものである。そして、アナログデジタル変換器２００は、デジタル信号Ｄｏｕｔを信号線２０９を介してデジタル信号処理部１３０に供給する。
【００２０】
デジタル信号処理部１３０は、デジタル信号Ｄｏｕｔに対して所定の処理を実行するものである。実行される処理は、温度センサー、湿度センサーまたは圧力センサー等の測定値による環境モニタリングや無線通信処理などである。
【００２１】
［アナログデジタル変換器の構成例］
図２は、第１の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。このアナログデジタル変換器２００は、正側サンプリングホールド回路２１０、負側サンプリングホールド回路２５０およびデジタルアナログ変換部２６０を備える。また、アナログデジタル変換器２００は、コンパレータ２８２と、反転部２８１および２８３と、逐次比較制御部２７０とを備える。
【００２２】
正側サンプリングホールド回路２１０は、入力サンプリングクロックＣＬＫｉｎに同期して正側入力電圧Ｖｉｎｐをサンプリングして保持するものである。この正側サンプリングホールド回路２１０は、保持した正側入力電圧Ｖｉｎｐを正側出力電圧Ｖｏｕｔｐとしてデジタルアナログ変換部２６０に供給する。
【００２３】
負側サンプリングホールド回路２５０は、入力サンプリングクロックＣＬＫｉｎに同期して負側入力電圧Ｖｉｎｎをサンプリングして保持するものである。この負側サンプリングホールド回路２５０は、保持した負側入力電圧Ｖｉｎｎを負側出力電圧Ｖｏｕｔｎとしてデジタルアナログ変換部２６０に供給する。
【００２４】
デジタルアナログ変換部２６０は、正側制御信号ｘＤＡＣｐおよび負側制御信号ｘＤＡＣｎに従って、正側出力電圧Ｖｏｕｔｐおよび負側出力電圧Ｖｏｕｔｎを増減するものである。正側制御信号ｘＤＡＣｐおよび負側制御信号ｘＤＡＣｎのそれぞれのデータサイズは、Ｎ（Ｎは整数）−１ビットである。このデジタルアナログ変換部２６０は、増減後の正側出力電圧Ｖｏｕｔｐおよび負側出力電圧Ｖｏｕｔｎをコンパレータ２８２の非反転入力端子（＋）および反転入力端子（−）に供給する。
【００２５】
コンパレータ２８２は、制御クロックＣＬＫＣＯＭＰに同期して非反転入力端子（＋）の電圧と反転入力端子（−）の電圧とを比較するものである。このコンパレータ２８２は、比較結果ＣＯＭＰｐおよびＣＯＭＰｎを逐次比較制御部２７０に供給する。
【００２６】
逐次比較制御部２７０は、コンパレータ２８２の比較結果に基づいて制御クロックＣＬＫＣＯＭＰと正側制御信号ＤＡＣｐおよび負側制御信号ＤＡＣｎとを生成するものである。この逐次比較制御部２７０は、正側制御信号ＤＡＣｐを反転部２８１に供給し、負側制御信号ＤＡＣｎを反転部２８３に供給する。また、逐次比較制御部２７０は、制御クロックＣＬＫＣＯＭＰを生成してコンパレータ２８２に供給する。また、逐次比較制御部２７０は、Ｎ個の比較結果からＮビットのデジタル信号Ｄｏｕｔを生成してデジタル信号処理部１３０に出力する。
【００２７】
上述のように逐次比較制御部２７０は、外部からのクロック信号を用いずに逐次比較制御を行っている。このように、外部クロックを用いないアナログデジタル変換器２００は、内部同期型と呼ばれる。内部同期型の副次的な効果としてＡＤ変換のワンショット動作が可能となる。ここで、ワンショット動作とは、プッシュスイッチの操作などによる１回だけの信号変化によりＡＤ変換を開始し、ＡＤ変換の終了まで継続する動作である。
【００２８】
これに対して、外部からのクロック信号を用いて逐次比較制御を行う変換器は、外部同期型と呼ばれる。アナログデジタル変換器２００は、外部同期型のものであってもよい。この場合には、入力サンプリングクロックＣＬＫｉｎよりも周波数の高いクロック信号が逐次比較制御部２７０に入力され、逐次比較制御部２７０は、そのクロック信号に同期して動作する。
【００２９】
反転部２８１は、正側制御信号ＤＡＣｐのビットのそれぞれを反転するものである。この反転部２８１は、反転処理後の制御信号を正側制御信号ｘＤＡＣｐとしてデジタルアナログ変換部２６０に供給する。
【００３０】
反転部２８３は、負側制御信号ＤＡＣｎのビットのそれぞれを反転するものである。この反転部２８３は、反転処理後の制御信号を負側制御信号ｘＤＡＣｎとしてデジタルアナログ変換部２６０に供給する。
【００３１】
なお、アナログデジタル変換器２００は、差動信号をＡＤ変換しているが、シングルエンド信号をＡＤ変換してもよい。この場合には、例えば、入力電圧が正側サンプリングホールド回路２１０に入力され、固定電圧が負側サンプリングホールド回路２５０に入力される。
【００３２】
また、正側サンプリングホールド回路２１０および負側サンプリングホールド回路２５０以外の回路は、特許請求の範囲に記載の変換部の一例である。
【００３３】
［正側サンプリングホールド回路の構成例］
図３は、第１の実施の形態における正側サンプリングホールド回路２１０の一構成例を示す回路図である。この正側サンプリングホールド回路２１０は、デューティ比制御回路２２０、ブートストラップ回路２３０、Ｎ型トランジスタ２４１、コンデンサ２４２およびアンプ２４３を備える。また、ブートストラップ回路２３０は、電源側スイッチ２３１、コンデンサ２３４、接地側スイッチ２３５およびゲート側スイッチ２３８を備える。なお、負側サンプリングホールド回路２５０の構成は、正側サンプリングホールド回路２１０と同様である。
【００３４】
デューティ比制御回路２２０は、入力サンプリングクロックＣＬＫｉｎのデューティ比を変更するものである。例えば、周期に対するハイレベルの期間の比率をデューティ比とすると、デューティ比制御回路２２０は、デューティ比を小さく（すなわち、ハイレベルの期間を短く）する。デューティ比制御回路２２０は、デューティ比を小さくした入力サンプリングクロックＣＬＫｉｎを出力サンプリングクロックＣＬＫｏｕｔとしてブートストラップ回路２３０に供給する。なお、デューティ比制御回路２２０は、特許請求の範囲に記載のデューティ比制御部の一例である。
【００３５】
電源側スイッチ２３１は、出力サンプリングクロックＣＬＫｏｕｔに応じてコンデンサ２３４の電源側端子の接続先を切り替えるものである。この電源側スイッチ２３１は、出力サンプリングクロックＣＬＫｏｕｔがローレベルの場合に、コンデンサ２３４の電源側端子を、電源電圧Ｖｄｄの電源端子に接続する。一方、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの場合に電源側スイッチ２３１は、コンデンサ２３４の電源側端子を、Ｎ型トランジスタ２４１のゲートとゲート側スイッチ２３８とに接続する。
【００３６】
接地側スイッチ２３５は、出力サンプリングクロックＣＬＫｏｕｔに応じてコンデンサ２３４の接地側端子の接続先を切り替えるものである。この接地側スイッチ２３５は、出力サンプリングクロックＣＬＫｏｕｔがローレベルの場合に、コンデンサ２３４の接地側端子を接地端子に接続する。一方、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの場合に接地側スイッチ２３５は、コンデンサ２３４の接地側端子を、Ｎ型トランジスタ２４１のソースとアナログ信号供給部１２０とに接続する。ここで、電源端子と接地端子との間の電源電圧Ｖｄｄは、Ｎ型トランジスタ２４１の閾値電圧よりも高いものとする。
【００３７】
ゲート側スイッチ２３８は、出力サンプリングクロックＣＬＫｏｕｔに応じてＮ型トランジスタ２４１のゲートと接地端子との間の経路を開閉するものである。このゲート側スイッチ２３８の一端は、電源側スイッチ２３１とＮ型トランジスタ２４１のゲートとに接続され、他端は接地端子に接続される。そして、ゲート側スイッチ２３８は、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの場合に開状態に移行し、ローレベルの場合に閉状態に移行する。
【００３８】
Ｎ型トランジスタ２４１は、ソースに入力された入力電圧Ｖｉｎをドレインから出力するものである。Ｎ型トランジスタ２４１として、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。Ｎ型トランジスタ２４１のソースは、アナログ信号供給部１２０および接地側スイッチ２３５に接続され、ゲートは電源側スイッチ２３１およびゲート側スイッチ２３８に接続される。また、Ｎ型トランジスタ２４１のドレインは、コンデンサ２４２およびアンプ２４３に接続される。なお、Ｎ型トランジスタ２４１は、特許請求の範囲に記載のトランジスタの一例である。
【００３９】
コンデンサ２４２は、Ｎ型トランジスタ２４１でサンプリングされた信号を保持するものである。アンプ２４３は、コンデンサ２４２の保持電圧を増幅して正側出力電圧Ｖｏｕｔｐとしてデジタルアナログ変換部２６０に出力するものである。なお、コンデンサ２４２は、特許請求の範囲に記載の保持部の一例である。
【００４０】
上述の構成により、出力サンプリングクロックＣＬＫｏｕｔがローレベルの場合に電源側スイッチ２３１および接地側スイッチ２３５は、コンデンサ２３４の両端を電源端子および接地端子に接続して電源電圧Ｖｄｄで充電する。また、ゲート側スイッチ２３８は、Ｎ型トランジスタ２４１のゲートに接地端子を接続してＮ型トランジスタ２４１をオフ状態に制御する。
【００４１】
一方、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの場合に電源側スイッチ２３１および接地側スイッチ２３５は、コンデンサ２３４の両端をＮ型トランジスタ２４１のゲートおよびソースに接続する。これにより、ソースの電圧（正側入力電圧Ｖｉｎｐ）に、コンデンサの充電電圧Ｖｄｄを加算した電圧がＮ型トランジスタ２４１のゲートに印加される。すなわち、Ｎ型トランジスタ２４１のゲート−ソース間に、コンデンサの充電電圧（Ｖｄｄ）が印加される。
【００４２】
ここで、ブートストラップ回路２３０を設けず、Ｎ型トランジスタ２４１のゲートに電源端子を直接接続した比較例の回路を想定する。この比較例では、Ｎ型トランジスタ２４１のゲート−ソース間電圧Ｖｇｓが、ソースの電圧（Ｖｉｎｐ）により変動する。一般に、ＭＯＳトランジスタでは、ゲート−ソース間電圧Ｖｇｓの変動に起因してＭＯＳトランジスタのオン抵抗が変化してしまう。このオン抵抗の変化により、ソースに入力されたアナログ信号のレベルが、ドレインから出力されたアナログ信号のレベルに比例しなくなり、ＡＤ変換の精度が低下する。この不正確なＡＤ変換の影響は、デジタル信号の軌跡において歪みとして現れる。
【００４３】
これに対して、正側サンプリングホールド回路２１０では、ブートストラップ回路２３０を設けている。このブートストラップ回路２３０は、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの期間に亘って、Ｎ型トランジスタ２４１のゲート−ソース間にコンデンサ２３４を挿入してゲート−ソース間電圧Ｖｇｓを一定に維持する。したがって、ブートストラップ回路２３０を設けることにより、アナログデジタル変換器２００は、ＡＤ変換を正確に行うことができる。
【００４４】
ただし、前述したように、出力サンプリングクロックＣＬＫｏｕｔのハイレベルの期間が長いと、接地側スイッチ２３５やゲート側スイッチ２３８で生じるリーク電流ＩＬＥＡＫによりコンデンサ２３４の充電電圧が低下するおそれがある。特に、微細なプロセス世代においては、このリーク電流ＩＬＥＡＫの影響が顕著となる。また、入力サンプリングクロックＣＬＫｉｎの周波数が低いほどハイレベルの期間が長くなるため、このリーク電流ＩＬＥＡＫの影響が顕著となる。近年は、低消費電力化の要求が高まっていることから、システムの消費電力を低下させる目的で、入力サンプリングクロックＣＬＫｉｎの周波数を下げることがよく行われる。このため、リーク電流ＩＬＥＡＫによる影響、すなわちコンデンサ２３４の充電電圧の低下を抑制する必要がある。
【００４５】
上述の観点から、出力サンプリングクロックＣＬＫｏｕｔのハイレベルの期間は短い（すなわち、デューティ比が小さい）ことが望ましい。例えば、デューティ比は、１／２より小さいことが望ましい。
【００４６】
そこで、デューティ比制御回路２２０は、出力サンプリングクロックＣＬＫｏｕｔのハイレベルの期間を、所定時間（例えば、クロック周期の半分）よりも短くしている。これにより、リーク電流ＩＬＥＡＫによるコンデンサ２３４の充電電圧の低下を抑制して、Ｎ型トランジスタ２４１のゲート−ソース間電圧を一定に維持することができる。
【００４７】
なお、Ｎ型トランジスタ２４１の代わりに、Ｐ型トランジスタを設けてもよい。この場合にはゲート側スイッチ２３８の一端に電源端子を接続し、電源側スイッチ２３１と接地側スイッチ２３４との位置を入れ替えればよい。また、正側サンプリングホールド回路２１０は、入力サンプリングクロックＣＬＫｉｎがハイレベルのときにサンプリングしているが、ローレベルのときにサンプリングしてもよい。この場合において、電源側スイッチ２３１および接地側スイッチ２３５は、入力サンプリングクロックＣＬＫｉｎがハイレベルのときにコンデンサ２３４を充電すればよい。
【００４８】
［スイッチの構成例］
図４は、第１の実施の形態における電源側スイッチ２３１および接地側スイッチ２３５の一構成例を示す回路図である。電源側スイッチ２３１は、Ｐ型トランジスタ２３２およびＮ型トランジスタ２３３を備える。また、接地側スイッチ２３５は、Ｐ型トランジスタ２３６およびＮ型トランジスタ２３７を備える。Ｐ型トランジスタ２３２、Ｎ型トランジスタ２３３、Ｐ型トランジスタ２３６およびＮ型トランジスタ２３７として、例えば、ＭＯＳトランジスタが用いられる。
【００４９】
Ｐ型トランジスタ２３２および２３６は、出力サンプリングクロックＣＬＫｏｕｔがローレベルの場合にコンデンサ２３４の両端に電源端子および接地端子を接続して電源電圧Ｖｄｄにより充電する。なお、Ｐ型トランジスタ２３２および２３６は特許請求の範囲に記載の充電制御部の一例である。また、Ｐ型トランジスタ２３２および２３６は、電源端子および接地端子にコンデンサ２３４を接続しているが、端子間電圧がＮ型トランジスタ２４１の閾値電圧を超える２つの端子であれば、電源端子および接地端子以外の端子に接続することができる。
【００５０】
Ｎ型トランジスタ２３３および２３７は、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの場合に、コンデンサ２３４の両端をＮ型トランジスタ２４１のソースおよびゲートに接続して、ゲート−ソース間にコンデンサ２３４の充電電圧を印加する。なお、Ｎ型トランジスタ２３３および２３７は、特許請求の範囲に記載のトランジスタ駆動部の一例である。
【００５１】
図５は、第１の実施の形態におけるブートストラップ回路２３０の動作の一例を示す図である。出力サンプリングクロックＣＬＫｏｕｔがローレベルの場合にブートストラップ回路２３０は、Ｎ型トランジスタ２４１をオフ状態にし、電源電圧Ｖｄｄによりコンデンサ２３４を充電する。一方、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの場合にブートストラップ回路２３０は、アナログ信号にコンデンサの充電電圧（Ｖｄｄ）を加算した電圧をＮ型トランジスタ２４１のゲートに出力してＮ型トランジスタ２４１をオン状態にする。Ｎ型トランジスタ２４１のソースにはアナログ信号が入力されているため、Ｎ型トランジスタ２４１のゲート−ソース間の電圧Ｖｇｓは、アナログ信号に関わらず、一定の電圧（Ｖｄｄ）に維持される。
【００５２】
［デューティ比制御回路の構成例］
図６は、第１の実施の形態におけるデューティ比制御回路２２０の一構成例を示す回路図である。このデューティ比制御回路２２０は、インバータ２２１、スイッチ２２２、コンデンサ２２３、抵抗２２４、アンプ２２５およびスイッチ２２６を備える。
【００５３】
インバータ２２１は、入力サンプリングクロックＣＬＫｉｎを反転するものである。このインバータ２２１は、反転した信号を反転信号ＣＬＫｉｎｖとしてスイッチ２２２に供給する。なお、インバータ２２１は、特許請求の範囲に記載の反転部の一例である。
【００５４】
スイッチ２２２は、反転信号ＣＬＫｉｎｖに応じて経路を開閉するものである。このスイッチ２２２の一端は電源端子に接続され、他端は、コンデンサ２２３、抵抗２２４およびアンプ２２５に接続される。スイッチ２２２は、反転信号ＣＬＫｉｎｖがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。
【００５５】
コンデンサ２２３および抵抗２２４は、ＲＣ回路を構成する。このＲＣ回路は、反転信号を遅延させ遅延信号ＣＬＫｄｅｌａｙとして出力するものである。遅延時間は、ＲＣ回路における時定数（＝Ｒ×Ｃ）により決定される。ここで、Ｒは抵抗２２４の抵抗であり、Ｃは、コンデンサ２２３の容量である。なお、これらのコンデンサ２２３および抵抗２２４を含む回路は、特許請求の範囲に記載の遅延部の一例である。
【００５６】
アンプ２２５は、遅延信号ＣＬＫｄｅｌａｙを増幅するものである。このアンプ２２５は、増幅した遅延信号ＣＬＫｄｅｌａｙをスイッチ２２６に供給する。
【００５７】
スイッチ２２６は、入力サンプリングクロックＣＬＫｉｎがハイレベルの場合に遅延信号ＣＬＫｄｅｌａｙを選択して出力クロック信号ＣＬＫｏｕｔとして出力するものである。一方、入力サンプリングクロックＣＬＫｉｎがローレベルの場合にスイッチ２２６は、ローレベルを出力クロック信号ＣＬＫｏｕｔとして出力する。なお、スイッチ２２６は、特許請求の範囲に記載の選択部の一例である。
【００５８】
図７は、第１の実施の形態におけるデューティ比制御回路２２０の動作の一例を示すタイミングチャートである。インバータ２２１は、入力サンプリングクロックＣＬＫｉｎを反転し、反転信号ＣＬＫｉｎｖとして出力する。例えば、入力サンプリングクロックＣＬＫｉｎがタイミングＴ１で立ち上り、タイミングＴ３で立ち下がった場合に、反転信号ＣＬＫｉｎｖは、タイミングＴ１で立り下り、タイミングＴ３で立ち上がる。
【００５９】
また、コンデンサ２２３および抵抗２２４は、反転信号を遅延させ遅延信号ＣＬＫｄｅｌａｙとして出力する。遅延時間をｔｄとすると、遅延信号ＣＬＫｄｅｌａｙは、タイミングＴ１からｔｄが経過したタイミングＴ２で立ち下がる。
【００６０】
そして、スイッチ２２６は、入力サンプリングクロックＣＬＫｉｎがハイレベルの場合に遅延信号ＣＬＫｄｅｌａｙを選択して出力サンプリングクロックＣＬＫｏｕｔとして出力する。例えば、タイミングＴ１からＴ３の間において、遅延信号ＣＬＫｄｅｌａｙが選択される。この遅延信号ＣＬＫｄｅｌａｙはタイミングＴ２に立ち下がるため、出力クロック信号ＣＬＫｏｕｔがハイレベルの期間は、タイミングＴ１からＴ２までとなる。このタイミングＴ１からＴ２の期間は、入力サンプリングクロックＣＬＫｉｎの周期内のハイレベルの期間よりも短い。このように、反転した信号を遅延させて、反転前の信号（ＣＬＫｉｎ）がハイレベルの際に、その遅延信号を選択すれば、デューティ比を小さくすることができる。
【００６１】
ここで、デューティ比の変更は、分周器と論理ゲートとにより実現することもできる。例えば、分周器は、出力サンプリングクロックＣＬＫｏｕｔを一定の分周比ｍで分周する。ｍは、整数であり、例えば、「２」が設定される。また、論理ゲートは、例えば、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの期間に亘って、分周されたクロックを選択する。これにより、デューティ比を小さくすることができる。
【００６２】
しかしながら、分周器を用いる構成では、その分周器を、出力サンプリングクロックＣＬＫｏｕｔのｍ倍の周波数で駆動する必要がある。このため、分周器を設けない構成と比較して消費電力が増大してしまう。前述のように、消費電力の低減を目的としてサンプリングクロックの周波数を下げる場合には、分周器の追加により、この目的と背反する結果となってしまう。
【００６３】
これに対して、デューティ比制御回路２２０では分周器を用いないため、出力サンプリングクロックＣＬＫｏｕｔより周波数の高いクロックを生成する必要がない。このため、分周器を用いる構成と比較して消費電力を低減することができる。
【００６４】
［デジタルアナログ変換部の構成例］
図８は、第１の実施の形態におけるデジタルアナログ変換部２６０の一構成例を示す回路図である。このデジタルアナログ変換部２６０は、正側スイッチ２６１、正側コンデンサ２６２、負側コンデンサ２６３および負側スイッチ２６４を備える。
【００６５】
デジタル信号ＤｏｕｔのデータサイズをＮビットとすると、正側コンデンサ２６２および負側コンデンサ２６３は、Ｎ個ずつ設けられる。また、正側スイッチ２６１および負側スイッチ２６４は、Ｎ−１個ずつ設けられる。また、正側コンデンサ２６２のそれぞれの容量は異なり、負側コンデンサ２６３のそれぞれの容量も異なる。
【００６６】
ｎ（ｎは、１乃至Ｎ−１の整数）番目の正側スイッチ２６１には、正側制御信号ｘＤＡＣｐのｎビット目が入力される。また、ｎ番目の正側スイッチ２６１にｎ番目の正側コンデンサ２６２が接続される。この正側スイッチ２６１は、対応するビットの値に応じて、参照電圧Ｖｒｅｆと接地電圧とのいずれかを対応する正側コンデンサ２６２の一端に印加する。
【００６７】
１乃至Ｎ−１番目の正側コンデンサ２６２の一端は対応する正側スイッチ２６１に接続され、他端は、正側サンプリングホールド回路２１０およびコンパレータ２８２に共通に接続される。また、Ｎ番目の正側コンデンサ２６２の一端は接地端子に接続され、他端は正側サンプリングホールド回路２１０およびコンパレータ２８２に接続される。
【００６８】
ｎ番目の負側スイッチ２６４には、負側制御信号ｘＤＡＣｎのｎビット目が入力される。また、ｎ番目の負側スイッチ２６４にｎ番目の負側コンデンサ２６３が接続される。この負側スイッチ２６４は、対応するビットの値に応じて、参照電圧Ｖｒｅｆと接地電圧とのいずれかを対応する負側コンデンサ２６３の一端に印加する。
【００６９】
１乃至Ｎ−１番目の負側コンデンサ２６３の一端は対応する負側スイッチ２６４に接続され、他端は、負側サンプリングホールド回路２５０およびコンパレータ２８２に共通に接続される。また、Ｎ番目の負側コンデンサ２６３の一端は接地端子に接続され、他端は負側サンプリングホールド回路２５０およびコンパレータ２８２に接続される。
【００７０】
上述の構成により、デジタルアナログ変換部２６０は、正側制御信号ｘＤＡＣｐおよび負側制御信号ｘＤＡＣｎに従って、正側出力電圧Ｖｏｕｔｐおよび負側出力電圧Ｖｏｕｔｎを増減する。
【００７１】
［逐次比較制御部の構成例］
図９は、第１の実施の形態における逐次比較制御部２７０の一構成例を示すブロック図である。この逐次比較制御部２７０は、ＮＡＮＤ（否定論理積）ゲート２７１と、イネーブル制御部２７２と、シフトレジスタ２７３と、ＤＡＣ制御部２７４と、ＯＲ（論理和）ゲート２７５と、フリップフロップ２７６および２７７を備える。フリップフロップ２７６および２７７として、例えば、Ｄ型のフリップフロップが用いられる。
【００７２】
ＮＡＮＤゲート２７１は、比較結果ＣＯＭＰｐおよびＣＯＭＰｎの否定論理積を演算するものである。このＮＡＮＤゲート２７１は、その否定論理積をイネーブル制御部２７２およびＯＲゲート２７５に出力する。
【００７３】
イネーブル制御部２７２は、ＮＡＮＤゲート２７１の出力値に基づいて、イネーブル信号ＥＮを生成するものである。例えば、イネーブル制御部２７２は、ＮＡＮＤゲート２７１の出力がハイレベルになったときから一定期間においてイネーブル信号ＥＮにイネーブルを設定し、それ以外の期間においてディセーブルを設定する。イネーブル制御部２７２は、そのイネーブル信号ＥＮをシフトレジスタ２７３、ＤＡＣ制御部２７４およびＯＲゲート２７５に供給する。
【００７４】
シフトレジスタ２７３は、回路内において特定の値のビットをシフトさせるレジスタである。デジタル信号ＤｏｕｔのデータサイズをＮビットとすると、シフトレジスタ２７３は、Ｎビットのデータを保持する。このＮビットのいずれかが「１」に、残りは「０」に設定される。シフトレジスタ２７３は、入力サンプリングクロックＣＬＫｉｎがローレベルの期間においてＮＡＮＤゲート２７１からの信号に同期して「１」のビットをシフトさせる。「１」のビットの位置は、デジタル信号Ｄｏｕｔのうち生成すべきビットを示す。また、シフトレジスタ２７３は、保持しているＮビットをＤＡＣ制御部２７４に供給する。このＮビットのうち最終ビットは、ＯＲゲート２７５にも供給される。
【００７５】
ＤＡＣ制御部２７４は、比較結果ＣＯＭＰｐおよびＣＯＭＰｎに基づいて、正側制御信号ＤＡＣｐおよび負側制御信号ＤＡＣｎを生成するものである。例えば、ＤＡＣ制御部２７４は、正側出力電圧Ｖｏｕｔｐと負側出力電圧Ｖｏｕｔｎとが等しくなるように、正側制御信号ＤＡＣｐまたは負側制御信号ＤＡＣｎにより正側出力電圧Ｖｏｕｔｐまたは負側出力電圧Ｖｏｕｔｎを増減させる。また、ＤＡＣ制御部２７４は、Ｎ個の比較結果ＣＯＭＰｐおよびＣＯＭＰｎからＮビットのデジタル信号Ｄｏｕｔを生成してフリップフロップ２７６にビットのそれぞれを順に保持させる。
【００７６】
ＯＲゲート２７５は、入力サンプリングクロックＣＬＫｉｎとＮＡＮＤゲート２７１の出力値とシフトレジスタ２７３からのビットとの論理和を演算するものである。このＯＲゲート２７５は、その論理和の信号を制御クロックＣＬＫＣＯＭＰとしてコンパレータ２８２に出力する。
【００７７】
フリップフロップ２７６および２７７は、デジタル信号Ｄｏｕｔにおけるビットを順に保持するものである。フリップフロップ２７７は、保持したビットをデジタル信号処理部１３０に出力する。
【００７８】
［アナログデジタル変換器の動作例］
図１０は、第１の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。デューティ比制御回路２２０は、入力サンプリングクロックＣＬＫｉｎのデューティ比を小さくし、出力サンプリングクロックＣＬＫｏｕｔとして出力する。入力サンプリングクロックＣＬＫｉｎは、例えば、周期内のタイミングＴ１からＴ３までの期間に亘ってハイレベルであるものとする。この場合に、出力サンプリングクロックＣＬＫｏｕｔは、タイミングＴ１から、タイミングＴ３前のタイミングＴ２までの期間に亘ってハイレベルに制御される。
【００７９】
また、ブートストラップ回路２３０は、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの期間においてアナログ信号（Ｖｉｎ）にコンデンサ２３４の充電電圧（Ｖｄｄ）を加算した電圧をＮ型トランジスタ２４１のゲートに印加する。これにより、Ｎ型トランジスタ２４１のゲート電圧Ｖｇａｔｅは、アナログ信号に追従して変化する。
【００８０】
また、正側サンプリングホールド回路２１０は、出力サンプリングクロックＣＬＫｏｕｔがハイレベルの期間においてオン状態に移行してサンプリングを行う。また、正側サンプリングホールド回路２１０は、出力サンプリングクロックＣＬＫｏｕｔがローレベルの期間においてオフ状態に移行して、サンプリングした信号をホールドする。
【００８１】
また、逐次比較制御部２７０は、出力サンプリングクロックＣＬＫｏｕｔがローレベルになると逐次比較制御によりＡＤ変換を開始し、ＡＤ変換が終了すると停止する。
【００８２】
図１１は、比較例におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。この比較例には、デューティ比制御回路２２０が配置されないものとする。
【００８３】
比較例のブートストラップ回路２３０は、入力サンプリングクロックＣＬＫｉｎがハイレベルの期間においてアナログ信号（Ｖｉｎ）にコンデンサ２３４の充電電圧（Ｖｄｄ）を加算した電圧をＮ型トランジスタ２４１のゲートに印加する。ハイレベルの期間の開始時点からしばらくは、Ｎ型トランジスタ２４１のゲート電圧Ｖｇａｔｅは、アナログ信号に追従して変化する。しかし、途中からゲート電圧Ｖｇａｔｅが、アナログ信号に対して低下し始めて、信号の軌跡がひずんでしまう。これは、接地側スイッチ２３５やゲート側スイッチ２３８で生じるリーク電流ＩＬＥＡＫによりコンデンサ２３４の充電電圧が低下し、Ｎ型トランジスタ２４１のゲート−ソース間電圧が低下するためである。
【００８４】
これに対して、デューティ比制御回路２２０を設けた場合には、ハイレベルの期間が短くなるため、図１０に例示したようにＮ型トランジスタ２４１のゲート電圧Ｖｇａｔｅをアナログ信号（Ｖｉｎ）に追従して変化させることができる。これにより、アナログデジタル変換器２００は、ＡＤ変換を正確に行うことができる。
【００８５】
図１２は、第１の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すフローチャートである。この動作は、アナログデジタル変換器２００に対し、スイッチ操作などによりＡＤ変換が指示されたときに開始する。
【００８６】
デューティ比制御回路２２０は、入力サンプリングクロックＣＬＫｉｎのデューティ比を変更して出力サンプリングクロックＣＬＫｏｕｔを生成する。（ステップＳ９０１）。
【００８７】
また、アナログデジタル変換器２００は、出力サンプリングクロックＣＬＫｏｕｔがハイレベルであるか否かを判断する（ステップＳ９０２）。出力サンプリングクロックＣＬＫｏｕｔがハイレベルの場合に（ステップＳ９０２：Ｙｅｓ）、ブートストラップ回路２３０は、コンデンサ２３４の充電電圧によりＮ型トランジスタ２４１を駆動する。これにより、アナログ信号のサンプリングが行われる（ステップＳ９０３）。
【００８８】
一方、出力サンプリングクロックＣＬＫｏｕｔがローレベルの場合に（ステップＳ９０２：Ｎｏ）、ブートストラップ回路２３０は、コンデンサ２３４を充電する。また、アナログデジタル変換器２００は、サンプリングした信号をホールドし、ＡＤ変換を行う（ステップＳ９０４）。ステップＳ９０３またはＳ９０４の後にアナログデジタル変換器２００は、ステップＳ９０２以降を繰り返し実行する。
【００８９】
このように、本技術の第１の実施の形態によれば、アナログデジタル変換器２００は、Ｎ型トランジスタ２４１のゲートとソースとにコンデンサを接続する時間を短くするため、コンデンサの放電によるゲート−ソース間電圧の低下を抑制することができる。これにより、Ｎ型トランジスタ２４１の駆動電圧（ゲート−ソース間電圧）を一定に維持して、ＡＤ変換を正確に行うことができる。
【００９０】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、正側サンプリングホールド回路２１０にデューティ比制御回路２２０を配置していたが、信号の取込みを行う回路であれば、サンプリングホールド回路以外の回路にデューティ比制御回路２２０を配置してもよい。例えば、アナログ信号を取り込んでフィルタリングするスイッチドキャパシタフィルタにデューティ比制御回路２２０を配置することもできる。この第２の実施の形態のアナログデジタル変換器２００は、スイッチドキャパシタフィルタにデューティ比制御回路２２０を配置した点において第１の実施の形態と異なる。
【００９１】
図１３は、第２の実施の形態における電子回路１００の一構成例を示すブロック図である。この第２の実施の形態の電子回路１００は、スイッチングクロック供給部１４０およびスイッチドキャパシタフィルタ１５０をさらに備える点において第１の実施の形態と異なる。
【００９２】
スイッチングクロック供給部１４０は、所定の周波数の周期信号をスイッチングクロックＣＬＫｉｎ１として生成し、信号線１４９を介してスイッチドキャパシタフィルタ１５０に供給するものである。
【００９３】
スイッチドキャパシタフィルタ１５０は、アナログ信号供給部１２０からのアナログ信号を入力スイッチングクロックＣＬＫｉｎ１に同期して取り込んでフィルタリングするものである。このスイッチドキャパシタフィルタ１５０により、所定の周波数帯域（例えば、所定の遮断周波数より高い帯域）の信号が抽出される。このスイッチドキャパシタフィルタ１５０は、フィルタリング後のアナログ信号を信号線１５９を介してアナログデジタル変換器２００に供給する。
【００９４】
サンプリングクロック供給部１１０は、入力サンプリングクロックＣＬＫｉｎ２を供給し、アナログデジタル変換器２００は、その入力サンプリングクロックＣＬＫｉｎ２に同期してＡＤ変換を行う。
【００９５】
図１４は、第２の実施の形態におけるスイッチドキャパシタフィルタ１５０の一構成例を示す回路図である。このスイッチドキャパシタフィルタ１５０は、デューティ比制御回路１５１と、ブートストラップ回路１５２と、Ｎ型トランジスタ１５３と、コンデンサ１５５、スイッチ１５４、１５６および１５７と、アンプ１５８とを備える。
【００９６】
デューティ比制御回路１５１は、入力スイッチングクロックＣＬＫｉｎ１のデューティ比を変更するものである。このデューティ比制御回路は、デューティ比を変更したクロックを出力スイッチングクロックＣＬＫｏｕｔ１としてブートストラップ回路１５２と、スイッチ１５４、１５５および１５７とに出力する。ブートストラップ回路１５２は、Ｎ型トランジスタ１５３のゲートおよびソースに接続される。これらのデューティ比制御回路１５１およびブートストラップ回路１５２の構成は、第１の実施の形態のデューティ比制御回路２２０およびブートストラップ回路２３０と同様である。
【００９７】
Ｎ型トランジスタ１５３は、ソースに入力された入力電圧Ｖｉｎをドレインから出力するものである。Ｎ型トランジスタ１５３として、例えば、ＭＯＳトランジスタが用いられる。
【００９８】
スイッチ１５４、１５６および１５７は、出力スイッチングクロックＣＬＫｏｕｔ１に同期して経路を開閉するものである。スイッチ１５４の一端は、Ｎ型トランジスタ１５３およびコンデンサ１５５に接続され、他端は接地端子に接続される。スイッチ１５６の一端は、スイッチ１５７およびコンデンサ１５５に接続され、他端は接地端子に接続される。スイッチ１５７の一端は、コンデンサ１５５およびスイッチ１５６に接続され、他端はアンプ１５８に接続される。なお、コンデンサ１５５は、特許請求の範囲に記載のキャパシタの一例である。
【００９９】
スイッチ１５４および１５７は、出力スイッチングクロックＣＬＫｏｕｔ１がハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。また、スイッチ１５６は、出力スイッチングクロックＣＬＫｏｕｔ１がローレベルの場合に閉状態に移行し、ハイレベルの場合に開状態に移行する。
【０１００】
上述のスイッチ１５４および１５６により、出力スイッチングクロックＣＬＫｏｕｔ１に応じてコンデンサ１５５が充放電される。これにより、スイッチドキャパシタフィルタ１５０は、所定の周波数帯域の信号を抽出することができる。なお、スイッチ１５４および１５６は、特許請求の範囲に記載の充放電制御部の一例である。
【０１０１】
アンプ１５８は、コンデンサ１５５からのアナログ信号を増幅してアナログデジタル変換器２００に供給するものである。
【０１０２】
このように、本技術の第２の実施の形態によれば、スイッチドキャパシタフィルタ１５０は、Ｎ型トランジスタ１５３のゲートとソースとにコンデンサを接続する時間を短くするため、コンデンサの放電によるゲート−ソース間電圧の低下を抑制することができる。これにより、Ｎ型トランジスタ１５３の駆動電圧（ゲート−ソース間電圧）を一定に維持して、フィルタリングした信号の信号品質を向上させることができる。
【０１０３】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１０４】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【０１０５】
なお、本技術は以下のような構成もとることができる。
（１）所定の入力周期信号のデューティ比を変更して出力周期信号として出力するデューティ比制御部と、
ソースに入力された入力信号をドレインから出力信号として出力するトランジスタと、
コンデンサと、
前記出力周期信号が特定のレベルでない場合には前記コンデンサに所定電圧を充電する充電制御部と、
前記出力周期信号が前記特定のレベルである場合には前記充電された所定電圧を前記トランジスタのゲートおよびソースの間に印加するトランジスタ駆動部と
を具備する電子回路。
（２）前記デューティ比制御回路は、前記所定の入力周期信号が前記特定のレベルである期間を所定時間より短くする
前記（１）記載の電子回路。
（３）前記デューティ比制御回路は、
前記所定の入力周期信号を反転して反転信号として出力する反転部と、
前記反転信号を遅延させて遅延信号として出力する遅延部と、
前記所定の入力周期信号が前記特定のレベルである場合には前記遅延信号を選択して前記出力周期信号として出力する選択部と
を備える前記（２）記載の電子回路。
（４）前記充電制御部は、前記出力周期信号が前記特定のレベルでない場合には端子間電圧が前記所定電圧である２つの端子に前記コンデンサの両端を接続し、
前記トランジスタ駆動部は、前記出力周期信号が前記特定のレベルである場合には前記コンデンサの両端を前記ゲートおよび前記ソースに接続する
前記（１）から（３）のいずれかに記載の電子回路。
（５）前記出力信号を保持する保持部をさらに具備する
前記（１）から（４）のいずれかに記載の電子回路。
（６）前記保持された出力信号をデジタル信号に変換する変換部をさらに具備する
前記（５）記載の電子回路。
（７）前記出力信号を保持するキャパシタと、
前記出力周期信号に応じて前記キャパシタを充放電する充放電制御部と
を具備する前記（１）から（４）のいずれかに記載の電子回路。
（８）所定の入力周期信号のデューティ比を変更して出力周期信号として出力するデューティ比制手順と、
前記出力周期信号が特定のレベルでない場合には前記コンデンサに所定電圧を充電する充電制御手順と、
前記出力周期信号が前記特定のレベルである場合には前記充電された所定電圧をトランジスタのゲートおよびソースの間に印加するトランジスタ駆動手順と
を具備する電子回路の制御方法。
【符号の説明】
【０１０６】
１００  電子回路
１１０  サンプリングクロック供給部
１２０  アナログ信号供給部
１３０  デジタル信号処理部
１４０  スイッチングクロック供給部
１５０  スイッチドキャパシタフィルタ
１５１、２２０  デューティ比制御回路
１５２、２３０  ブートストラップ回路
１５３、２３３、２３７、２４１  Ｎ型トランジスタ
１５４、１５６、１５７、２２２、２２６  スイッチ
１５５、２２３  コンデンサ
１５８、２２５、２４３  アンプ
２００  アナログデジタル変換器
２１０  正側サンプリングホールド回路
２２１  インバータ
２２４  抵抗
２３１  電源側スイッチ
２３２、２３６  Ｐ型トランジスタ
２３４、２４２  コンデンサ
２３５  接地側スイッチ
２３８  ゲート側スイッチ
２５０  負側サンプリングホールド回路
２６０  デジタルアナログ変換部
２６１  正側スイッチ
２６２  正側コンデンサ
２６３  負側コンデンサ
２６４  負側スイッチ
２７０  逐次比較制御部
２７１  ＮＡＮＤ（否定論理積）ゲート
２７２  イネーブル制御部
２７３  シフトレジスタ
２７４  ＤＡＣ制御部
２７５  ＯＲ（論理和）ゲート
２７６、２７７  フリップフロップ
２８１、２８３  反転部
２８２  コンパレータ
【図１】
2017163528.tif 000003
【図２】
2017163528.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017163528.tif 000009
【図８】
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【図９】
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【図１０】
2017163528.tif 000012
【図１１】
2017163528.tif 000013
【図１２】
2017163528.tif 000014
【図１３】
2017163528.tif 000015
【図１４】
2017163528.tif 000016
【国際調査報告】
2017163528.tif 000017
2017163528.tif 000018
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