(57)【要約】  重み付けされた複数の単位容量が並列接続された第１の容量群と、前記第１の容量群と並列接続され、複数の単位容量が並列接続された第２の容量群とを含む第１のＡ／Ｄ変換回路を含む第１の配線層と、重み付けされた複数の単位容量が並列接続された第３の容量群と、前記第３の容量群と並列接続され、複数の単位容量が並列接続された第４の容量群とを含む第２のＡ／Ｄ変換回路を含む第２の配線層と、を備え、前記第１のＡ／Ｄ変換回路と前記第２のＡ／Ｄ変換回路とが重なる位置に配置されるように、前記第１の配線層と前記第２の配線層とが積層されているＡ／Ｄ変換器。
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【特許請求の範囲】
【請求項１】
重み付けされた複数の単位容量が並列接続された第１の容量群と、前記第１の容量群と並列接続され、複数の単位容量が並列接続された第２の容量群とを含む第１のＡ／Ｄ変換回路を含む第１の配線層と、
重み付けされた複数の単位容量が並列接続された第３の容量群と、前記第３の容量群と並列接続され、複数の単位容量が並列接続された第４の容量群とを含む第２のＡ／Ｄ変換回路を含む第２の配線層と、
を備え、
前記第１のＡ／Ｄ変換回路と前記第２のＡ／Ｄ変換回路とが重なる位置に配置されるように、前記第１の配線層と前記第２の配線層とが積層されている
Ａ／Ｄ変換器。
【請求項２】
前記第１の配線層と前記第２の配線層との間であって、かつ、前記第１の容量群および前記第２の容量群と、前記第３の容量群および前記第４の容量群との間に配置され、グランド電位に接続された第３の配線層を有する
請求項１に記載のＡ／Ｄ変換器。
【請求項３】
重み付けされた複数の単位容量が並列接続された第１の容量群を含む第１の配線層と、
前記第１の容量群と接続され、複数の単位容量が並列接続された第２の容量群を含む第２の配線層と、
を備え、
前記第１の容量群と前記第２の容量群とが重なる位置に配置されるように、前記第１の配線層と前記第２の配線層とが積層されている
Ａ／Ｄ変換器。
【請求項４】
前記第１の配線層と前記第２の配線層との間であって、かつ、前記第１の容量群と前記第２の容量群との間に配置され、グランド電位に接続された第３の配線層を有する
請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記第２の容量群のグランド配線が、前記第３の配線層に接続されている
請求項４に記載のＡ／Ｄ変換器。
【請求項６】
前記第１の容量群に接続されるビット入力用配線が、前記第２の容量群を含む前記第２の配線層に形成されている
請求項３から５のいずれか一項に記載のＡ／Ｄ変換器。
【請求項７】
少なくとも前記第１の容量群および前記第２の容量群は、それぞれ、同一配線層の横方向に生成される配線間容量により構成されるＭＯＭ容量である
請求項１から６のいずれか一項に記載のＡ／Ｄ変換器。
【請求項８】
請求項３から７のいずれか一項に記載のＡ／Ｄ変換器を複数備えるＡ／Ｄ変換装置であって、
前記複数のＡ／Ｄ変換器のそれぞれが備える前記第１の容量群および前記第２の容量群の全てが重なる位置に配置されるように、複数の配線層が積層されている
Ａ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器およびＡ／Ｄ変換装置に関する。より詳しくは、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）容量にＭＯＭ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｍｅｔａｌ）容量と呼ばれる同一配線層の横方向に生成される配線間の容量を用いた電荷再配分型の逐次比較型Ａ／Ｄ変換器、および逐次比較型Ａ／Ｄ変換器を複数備えたＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
消費電力の低いＡ／Ｄ変換器として、例えば非特許文献１に開示された差動入力非同期方式の逐次比較型Ａ／Ｄ変換器が知られている。逐次比較型Ａ／Ｄ変換器は、オペアンプ等のアナログ回路を使用することなく、その大部分をデジタル回路で構成することができる。このため、微細ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスを用いてＡ／Ｄ変換器を小型に実現することができ、また消費電力を低減させることができる。このような低消費電力化および小型化を可能とする観点から、逐次比較型Ａ／Ｄ変換器は、例えば携帯機器などのシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）に用いられている。【０００３】
図１４は、従来技術に係る差動入力非同期方式の逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。逐次比較型Ａ／Ｄ変換器１０は、サンプルホールド回路１１と、容量性ＤＡＣ回路１２と、比較器２と、逐次比較論理回路３と、を備える。サンプルホールド回路１１と容量性ＤＡＣ回路１２は、キャパシタネットワーク１を構成する。【０００４】
サンプルホールド回路１１は、差動入力信号として入力されたアナログ信号を保持し、サンプリングして逐次比較型Ａ／Ｄ変換装置１０に取り込む。サンプルホールド回路１１の動作は、クロック信号ＣＬＫに基づいて制御される。【０００５】
容量性ＤＡＣ回路１２は、逐次比較論理回路３によって生成される８ビットのデジタル信号Ｄ０〜Ｄ７に基づいた基準信号を生成し、サンプルホールド回路１１により保持されサンプリングされたアナログ信号から基準信号を減算することにより、差動入力信号とデジタル信号Ｄ０〜Ｄ７との間の累積残差を取得する。容量性ＤＡＣ回路１２は、アナログ信号から基準信号を減算した減算結果を、累積残差が反映されたアナログ信号（電圧信号）として、比較器２に出力する。比較器２は、アナログ信号（電圧信号）を、容量性ＤＡＣ回路１２の出力である基準信号と比較し、比較電圧信号を出力する。【０００６】
逐次比較論理回路３は、２分探索アルゴリズム（２分探索法）に従って、上記比較電圧信号の各ビットの値を逐次的に判定する。そして、逐次比較論理回路３は、上記差動入力信号に対応するデジタル信号のＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）からＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）までの各ビットの値（０または１のデジタル出力）を生成すると共に、生成された各ビットの値を上記基準信号にフィードバックする。これを繰り返すことにより、ＭＳＢからＬＳＢへ順次変換ビットが生成される。【０００７】
なお、図１４において、比較器２はダイナミック型比較器である。ダイナミック型比較器は、ＣＭＯＳロジックと同様に動作時の貫通電流のみが流れる回路である。即ち、比較器２では、クロック信号ＣＬＫが、ハイからロー、またはローからハイに遷移するときのみ電流が流れる。つまり、比較器２は、定常電流（アイドリング電流）が不要な回路である。【０００８】
図１５は、従来技術に係る容量性ＤＡＣ回路の構成の一例を示す回路図である。１対のアナログ信号は、端子ＩＮＰおよびＩＮＮの各々からサンプルホールド回路１１を介して、容量性ＤＡＣ回路１２に入力される。容量性ＤＡＣ回路１２は、ＤＡＣ容量群２１（Ｃ０〜Ｃ７）と、減衰容量２２（Ｃｈ）と、を備える。ＤＡＣ容量群２１（Ｃ０〜Ｃ７）は、８ビットのＤＡＣ容量群であり、単位容量（Ｃｕ）を並列接続することにより容量値が２進で重み付けされている。ＤＡＣ容量群２１（Ｃ０〜Ｃ７）の各々の容量値は、以下の式（１）で表される。【０００９】
【数１】
2017168521.tif 000003
【００１０】
すなわち、ＤＡＣ容量Ｃ０は１個の単位容量Ｃｕから構成されている。ＤＡＣ容量Ｃ１は２個の単位容量Ｃｕから構成されている。ＤＡＣ容量Ｃ２は４個の単位容量Ｃｕから構成されている。ＤＡＣ容量Ｃ７は１２８個の単位容量Ｃｕから構成されている。【００１１】
また、ＤＡＣ容量群２１（Ｃ０〜Ｃ７）の容量値の総量Ｃｄａｃは、以下の式（２）で表される。【００１２】
【数２】
2017168521.tif 000004
【００１３】
減衰容量２２（Ｃｈ）は、フルスケールレンジを決定するための減衰容量である。減衰容量２２（Ｃｈ）は、ＤＡＣ容量群２１（Ｃ０〜Ｃ７）と同様に、単位容量Ｃｕを並列接続することにより形成されている。ＤＡＣ容量群２１（Ｃ０〜Ｃ７）および減衰容量２２（Ｃｈ）の一端は、配線ＤＡＣＯＵＴＰおよびＤＡＣＯＵＴＮを介して、サンプルホールド回路１１の一端および比較器２の入力端子に接続されている。【００１４】
ＤＡＣ容量群２１（Ｃ０〜Ｃ７）の他端は、それぞれ、インバータで構成されたＤＡＣドライバ２３と、ビット入力用配線ＢＩＴ０〜ＢＩＴ７を介して接続され、逐次比較論理回路３からのデジタル信号Ｄ０〜Ｄ７が入力される。これにより、ＤＡＣ容量群２１（Ｃ０〜Ｃ７）の各々は、逐次比較論理回路３により制御される。なお、ＤＡＣドライバ２３の電源電圧はＶＤＤである。また、減衰容量２２（Ｃｈ）の他端は、グランド配線ＧＮＤに接続されている。【００１５】
図１６Ａおよび図１６Ｂは、従来技術に係る容量性ＤＡＣ回路における、ＤＡＣ容量群２１（Ｃ０〜Ｃ７）と減衰容量２２（Ｃｈ）を構成する単位容量Ｃｕを示す図である。図１６Ａは、単位容量Ｃｕのパターンレイアウト図であり、図１６Ｂは、単位容量Ｃｕの斜視図である。【００１６】
単位容量Ｃｕは、ＭＯＭ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｍｅｔａｌ）容量と呼ばれる同一配線層の横方向（図のＸ方向）に生成される配線間容量により実現されている。すなわち、図１６Ａおよび図１６Ｂに示すように、所定間隔だけ離間して半導体基板上に形成された金属配線Ｋ１と金属配線Ｋ２との間に形成される配線間容量により単位容量Ｃｕが実現される。ここで、単位容量Ｃｕは、金属配線Ｋ１と金属配線Ｋ２とから構成される櫛形電極の電極間の容量である。ＤＡＣ容量群２１（Ｃ０〜Ｃ７）の各容量は、その容量値に応じた個数だけ単位容量Ｃｕを並列接続することにより形成される。【００１７】
一般的な絶縁層を金属で挟み込んだ積層構造を有するＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量と異なり、ＭＯＭ容量は、半導体プロセスの微細化に伴い、微小容量を形成することができる。例えば、従来技術では、ＭＯＭ容量は、単位容量の容量値Ｃｕ＝０．５ｆＦを実現している。すなわち、ＭＯＭ容量は、微小容量により高い容量密度を作ることが出来る。【００１８】
図１７は、従来技術に係る容量性ＤＡＣ回路における、ＤＡＣ容量群Ｃ０〜Ｃ７および減衰容量Ｃｈのレイアウトを示す上面図である。また、図１８Ａは、図１７のＸＶＩＩＩＡ−ＸＶＩＩＩＡ線における断面図であり、図１８Ｂは、図１７のＸＶＩＩＩＢ−ＸＶＩＩＩＢ線における断面図である。なお、断面上にはないが、側面から見た場合に見える構成は図中の破線で表現している。図１７、図１８Ａおよび図１８Ｂにおいて、容量性ＤＡＣ回路は、３層（第１メタル層Ｌ１、第２メタル層Ｌ２、および第３メタル層Ｌ３）からなる。具体的には、ＧＮＤプレーンである第１メタル層Ｌ１の上に、ＭＯＮ容量（ＤＡＣ容量群Ｃ０〜Ｃ７、減衰容量Ｃｈ）および配線ＤＡＣＯＵＴを構成する第２メタル層Ｌ２が形成される。第２メタル層の上に、ビット入力用配線ＢＩＴ０〜ＢＩＴ７およびグランド配線ＧＮＤを構成する第３メタル層Ｌ３が形成される。【００１９】
ＤＡＣ容量群Ｃ０〜Ｃ７および減衰容量Ｃｈは、それぞれ、第２メタル層Ｌ２上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＣ０、Ｃ１およびＣ２のみが描かれているが、実際には、ＤＡＣ容量群としてＣ０〜Ｃ７が存在する。ＤＡＣ容量Ｃ０、Ｃ１、Ｃ２、…の各々は、それぞれ、第３メタル層Ｌ３上のビット入力用配線ＢＩＴ０、ＢＩＴ１、ＢＩＴ２、…と接続している。減衰容量Ｃｈは、第３メタル層Ｌ３上のグランド配線ＧＮＤと接続している。【００２０】
ＤＡＣドライバＤ０〜Ｄ７で消費される電力は、対応するＤＡＣ容量群Ｃ０〜Ｃ７の容量値に比例する。従って、ＤＡＣ容量群Ｃ０〜Ｃ７および減衰容量Ｃｈの容量値を削減することにより、ＤＡＣドライバＤ０〜Ｄ７での消費電力を抑えることができる。【００２１】
以上説明したように、従来技術に係る逐次比較型Ａ／Ｄ変換器では、ダイナミック型比較器を用い、ＭＯＭ容量を用いた単位容量からＤＡＣ容量群および減衰容量を構成することにより、消費電力の少ないＡ／Ｄ変換器を実現している。【００２２】
逐次比較型Ａ／Ｄ変換器では、２分探索アルゴリズムをビット数回繰り返すことにより入力信号を推定している。従って、ビット数に比例してＡ／Ｄ変換にかかる時間が増加する。そのため、単体の逐次比較型Ａ／Ｄ変換器で、高分解能かつ高速なＡ／Ｄ変換を実現することは難しい。【００２３】
高分解能かつ高速なＡ／Ｄ変換を実現する手法として、２個の逐次比較型Ａ／Ｄ変換器を用いるタイムインターリーブ方式がある。図１９は、従来技術に係る２個の逐次比較型Ａ／Ｄ変換器を用いた２ｃｈ型のタイムインターリーブ式逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２とは同じ構造を有し、それぞれの出力はマルチプレクサＭＵＸに接続されている。【００２４】
第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１はクロック周波数ＣＬＫ１で駆動し、第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２はクロック周波数ＣＬＫ２で駆動する。ここで、クロック周波数ＣＬＫ１とクロック周波数ＣＬＫ２とは、同じ周波数ではあるが、位相が半周期、即ち、サンプリングタイミングが１／２クロック周期ずれている。これにより、２ｃｈ型のタイムインターリーブ式逐次比較型Ａ／Ｄ変換器は、１個の逐次比較型Ａ／Ｄ変換器に比べ２倍速いＡ／Ｄ変換速度を得ることができる。
【先行技術文献】
【非特許文献】
【００２５】
【非特許文献１】Ａ  ２６μＷ  ８ｂｉｔ  １０ＭＳ／ｓ  Ａｓｙｎｃｈｒｏｎｏｕｓ  ＳＡＲ  ＡＤＣ  ｆｏｒ  Ｌｏｗ  Ｅｎｅｒｇｙ  Ｒａｄｉｏｓ，Ｐｉｅｔｅｒ  Ｊ．Ａ．Ｈａｒｐｅ，ｅｔ  ａｌ．ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，Ｖｏｌ．４６，Ｎｏ．７，ＪＵＬＹ２０１１，ｐｐ．１５８５−１５９５
【発明の概要】
【発明が解決しようとする課題】
【００２６】
逐次比較型Ａ／Ｄ変換器の分解能を１ビット増やす毎に、ＤＡＣ容量を２倍にする必要がある。従って、逐次比較型Ａ／Ｄ変換器を高分解能化する場合、ＤＡＣ容量が２ｎ倍で増加するため、容量性ＤＡＣ回路が逐次比較型Ａ／Ｄ変換器のチップ面積を占める割合が大きくなる。【００２７】
図２０は、従来技術に係る逐次比較型Ａ／Ｄ変換器のチップを示す上面図である。図２０のように、チップ上には、サンプルホールド回路１１および容量性ＤＡＣ回路１２を含むキャパシタネットワーク１と、比較器２と、逐次比較論理回路３とが配置されている。【００２８】
図２１は、従来技術に係る９ビットの２ｃｈ型インターリーブ式逐次比較型Ａ／Ｄ変換器のレイアウト設計例を示す上面図である。図２１のように、レイアウト上には、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と、第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２と、マルチプレクサＭＵＸとが配置されている。第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１および第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２の各々の上には、サンプルホールド回路１１および容量性ＤＡＣ回路１２を含むキャパシタネットワーク１と、比較器２と、逐次比較論理回路３とが配置されている。【００２９】
図２０および図２１から分かるように、ＭＯＭ容量を用いた単位容量から成るＤＡＣ容量群および減衰容量で構成される容量性ＤＡＣ回路が、逐次比較型Ａ／Ｄ変換器のチップ／レイアウト面積の大半を占めている。従って、逐次比較型Ａ／Ｄ変換器を高分解能化する場合、容量性ＤＡＣ回路が逐次比較型Ａ／Ｄ変換器のチップ面積を占める割合が大きくなり、逐次比較型Ａ／Ｄ変換器のチップサイズは非常に大きくなってしまう。【００３０】
本発明は上記課題を解決するためになされたものであり、チップ／レイアウト面積が小さくても、高分解能で高速、かつ高精度な、逐次比較型Ａ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明の第１態様によれば、Ａ／Ｄ変換器は、重み付けされた複数の単位容量が並列接続された第１の容量群と、前記第１の容量群と並列接続され、複数の単位容量が並列接続された第２の容量群とを含む第１のＡ／Ｄ変換回路を含む第１の配線層と、重み付けされた複数の単位容量が並列接続された第３の容量群と、前記第３の容量群と並列接続され、複数の単位容量が並列接続された第４の容量群とを含む第２のＡ／Ｄ変換回路を含む第２の配線層と、を備え、前記第１のＡ／Ｄ変換回路と前記第２のＡ／Ｄ変換回路とが重なる位置に配置されるように、前記第１の配線層と前記第２の配線層とが積層されている。【００３２】
本発明の第２態様によれば、前記第１態様のＡ／Ｄ変換器は、前記第１の配線層と前記第２の配線層との間であって、かつ、前記第１の容量群および前記第２の容量群と、前記第３の容量群および前記第４の容量群との間に配置され、グランド電位に接続された第３の配線層を有してもよい。【００３３】
本発明の第３態様によれば、Ａ／Ｄ変換器は、重み付けされた複数の単位容量が並列接続された第１の容量群を含む第１の配線層と、前記第１の容量群と接続され、複数の単位容量が並列接続された第２の容量群を含む第２の配線層と、を備え、前記第１の容量群と前記第２の容量群とが重なる位置に配置されるように、前記第１の配線層と前記第２の配線層とが積層されている。【００３４】
本発明の第４態様によれば、前記第３態様のＡ／Ｄ変換器は、前記第１の配線層と前記第２の配線層との間であって、かつ、前記第１の容量群と前記第２の容量群との間に配置され、グランド電位に接続された第３の配線層を有してもよい。【００３５】
本発明の第５態様によれば、前記第４態様のＡ／Ｄ変換器において、前記第２の容量群のグランド配線が、前記第３の配線層に接続されていてもよい。【００３６】
本発明の第６態様によれば、前記第３態様から第５態様のいずれか１つのＡ／Ｄ変換器において、前記第１の容量群に接続されるビット入力用配線が、前記第２の容量群を含む前記第２の配線層に形成されていてもよい。【００３７】
本発明の第７態様によれば、前記第１態様から第６態様のいずれか１つのＡ／Ｄ変換器において、少なくとも前記第１の容量群および前記第２の容量群は、それぞれ、同一配線層の横方向に生成される配線間容量により構成されるＭＯＭ容量であってもよい。【００３８】
本発明の第８態様によれば、Ａ／Ｄ変換装置は、前記第３態様から第７態様のいずれか１つに記載のＡ／Ｄ変換器を複数備え、前記複数のＡ／Ｄ変換器のそれぞれが備える前記第１の容量群および前記第２の容量群の全てが重なる位置に配置されるように、複数の配線層が積層されている。
【発明の効果】
【００３９】
上記各態様のＡ／Ｄ変換器およびＡ／Ｄ変換装置によれば、チップ／レイアウト面積が小さくても、高分解能で高速、かつ高精度を実現することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る逐次比較型Ａ／Ｄ変換器におけるＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。
【図２Ａ】図１のＩＩＡ−ＩＩＡ線における断面図である。
【図２Ｂ】図１のＩＩＢ−ＩＩＢ線における断面図である。
【図３】本発明の第１の実施形態に係る逐次比較型Ａ／Ｄ変換器におけるＤＡＣ容量群および減衰容量のレイアウト設計例を示す図である。
【図４】本発明の第２の実施形態に係る逐次比較型Ａ／Ｄ変換器におけるＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。
【図５Ａ】図４のＶＡ−ＶＡ線における断面図である。
【図５Ｂ】図４のＶＢ−ＶＢ線における断面図である。
【図６】本発明の第３の実施形態に係る逐次比較型Ａ／Ｄ変換器におけるＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。
【図７Ａ】図６のＶＩＩＡ−ＶＩＩＡ線における断面図である。
【図７Ｂ】図６のＶＩＩＢ−ＶＩＩＢ線における断面図である。
【図８】本発明の第４の実施形態に係る逐次比較型Ａ／Ｄ変換器におけるＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。
【図９Ａ】図８のＩＸＡ−ＩＸＡ線における断面図である。
【図９Ｂ】図８のＩＸＢ−ＩＸＢ線における断面図である。
【図１０】本発明の第５の実施形態に係る逐次比較型Ａ／Ｄ変換器におけるＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。
【図１１Ａ】図１０のＸＩＡ−ＸＩＡ線における断面図である。
【図１１Ｂ】図１０のＸＩＢ−ＸＩＢ線における断面図である。
【図１２】本発明の第６の実施形態に係る逐次比較型Ａ／Ｄ変換器におけるＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。
【図１３Ａ】図１２のＸＩＩＩＡ−ＸＩＩＩＡ線における断面図である。
【図１３Ｂ】図１２のＸＩＩＩＢ−ＸＩＩＩＢ線における断面図である。
【図１４】従来技術に係る差動入力非同期方式の逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。
【図１５】従来技術に係る容量性ＤＡＣ回路の構成の一例を示す回路図である。
【図１６Ａ】従来技術に係る容量性ＤＡＣ回路における、ＤＡＣ容量群と減衰容量を構成する単位容量のパターンレイアウト図である。
【図１６Ｂ】従来技術に係る容量性ＤＡＣ回路における、ＤＡＣ容量群と減衰容量を構成する単位容量の斜視図である。
【図１７】従来技術に係る容量性ＤＡＣ回路における、ＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。
【図１８Ａ】図１７のＸＶＩＩＩＡ−ＸＶＩＩＩＡ線における断面図である。
【図１８Ｂ】図１７のＸＶＩＩＩＢ−ＸＶＩＩＩＢ線における断面図である。
【図１９】従来技術に係る２個の逐次比較型Ａ／Ｄ変換器を用いた２ｃｈ型のタイムインターリーブ式逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。
【図２０】従来技術に係る逐次比較型Ａ／Ｄ変換器のチップを示す上面図である。
【図２１】は、従来技術に係る２ｃｈ型インターリーブ式逐次比較型Ａ／Ｄ変換器のレイアウトを示す上面図である。
【発明を実施するための形態】
【００４１】
以下、図面を参照し、本発明の実施形態を説明する。なお、以下の実施形態において、逐次比較型Ａ／Ｄ変換器の構成要素および機能は従来技術と変わらないので、ここでの説明は省略する。また、以下の実施形態の説明において、逐次比較型Ａ／Ｄ変換装置は、８ビット出力のＡ／Ｄ変換装置であるが、本発明はこの例に限定されず、逐次比較型Ａ／Ｄ変換装置の出力ビット数は任意に設定し得る。
【００４２】
（第１の実施形態）
本発明の第１の実施形態に係る逐次比較型Ａ／Ｄ変換器について説明する。第１の実施形態に係る逐次比較型Ａ／Ｄ変換器は、２ｃｈ型のタイムインターリーブ式逐次比較型Ａ／Ｄ変換器であるが、従来技術とは異なり、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１の容量性ＤＡＣと第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２の容量性ＤＡＣとは異なる配線層で形成され、上下方向（積層方向）に重ねて配置される。
【００４３】
図１は、本発明の第１の実施形態に係る逐次比較型Ａ／Ｄ変換器の、積層した容量性ＤＡＣ回路における、ＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。図２Ａは、図１のＩＩＡ−ＩＩＡ線における断面図であり、図２Ｂは、図１のＩＩＢ−ＩＩＢ線における断面図である。なお、断面上にはないが、側面から見た場合に見える構成は図中の破線で表現している。第１の実施形態に係る逐次比較型Ａ／Ｄ変換器は、図１、図２Ａおよび図２Ｂのように、６層（第１メタル層Ｌ１１、第２メタル層Ｌ１２、第３メタル層Ｌ１３、第４メタル層Ｌ１４、第５メタル層Ｌ１５、および第６メタル層Ｌ１６）からなる。
【００４４】
具体的には、シールド用のＧＮＤプレーンである第１メタル層Ｌ１１の上に、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のＭＯＭ容量であるＤＡＣ容量群（第１の容量群）および減衰容量（第２の容量群）、および第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１の共通電極配線ＡＤＣ１−ＤＡＣＯＵＴを構成する第２メタル層（第１の配線層）Ｌ１２が形成される。第２メタル層Ｌ１２の上に、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のビット入力用配線ＡＤＣ１−ＢＩＴ０、…、ＡＤＣ１−ＢＩＴ７、およびグランド配線ＡＤＣ１−ＧＮＤを構成する第３メタル層Ｌ１３が形成される。
【００４５】
第３メタル層Ｌ１３の上に、シールド用のＧＮＤプレーンである第４メタル層（第３の配線層）Ｌ１４が形成される。第４メタル層Ｌ１４の上に、第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のＭＯＭ容量であるＤＡＣ容量群（第３の容量群）および減衰容量（第４の容量群）、および第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２の共通電極配線ＡＤＣ２−ＤＡＣＯＵＴを構成する第５メタル層（第２の配線層）Ｌ１５が形成される。第５メタル層Ｌ１５の上に、第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のビット入力用配線ＡＤＣ２−ＢＩＴ０、…、ＡＤＣ２−ＢＩＴ７、およびグランド配線ＡＤＣ２−ＧＮＤを構成する第６メタル層Ｌ１６が形成される。
【００４６】
第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のＤＡＣ容量群ＡＤＣ１−Ｃ０、…、ＡＤＣ１−Ｃ７および減衰容量ＡＤＣ１−Ｃｈは、それぞれ、第２メタル層Ｌ１２上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＡＤＣ１−Ｃ０、ＡＤＣ１−Ｃ１、およびＡＤＣ１−Ｃ２のみが描かれているが、実際には、ＤＡＣ容量群としてＡＤＣ１−Ｃ０、…、ＡＤＣ１−Ｃ７が存在する。ＤＡＣ容量ＡＤＣ１−Ｃ０、ＡＤＣ１−Ｃ１、ＡＤＣ１−Ｃ２、…の各々は、それぞれ、第３メタル層Ｌ１３上のビット入力用配線ＡＤＣ１−ＢＩＴ０、ＡＤＣ１−ＢＩＴ１、ＡＤＣ１−ＢＩＴ２、…と接続している。減衰容量ＡＤＣ１−Ｃｈは、第３メタル層Ｌ１３上のグランド配線ＡＤＣ１−ＧＮＤと接続している。
【００４７】
第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のＤＡＣ容量群ＡＤＣ２−Ｃ０、…、ＡＤＣ２−Ｃ７および減衰容量ＡＤＣ２−Ｃｈは、それぞれ、第５メタル層Ｌ１５上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＡＤＣ２−Ｃ０、ＡＤＣ２−Ｃ１、およびＡＤＣ２−Ｃ２のみが描かれているが、実際には、ＤＡＣ容量群としてＡＤＣ２−Ｃ０、…、ＡＤＣ２−Ｃ７が存在する。ＤＡＣ容量ＡＤＣ２−Ｃ０、ＡＤＣ２−Ｃ１、ＡＤＣ２−Ｃ２、…の各々は、それぞれ、第６メタル層Ｌ１６上のビット入力用配線ＡＤＣ２−ＢＩＴ０、ＡＤＣ２−ＢＩＴ１、ＡＤＣ２−ＢＩＴ２、…と接続している。減衰容量ＡＤＣ２−Ｃｈは、第６メタル層Ｌ１６上のグランド配線ＡＤＣ２−ＧＮＤと接続している。
【００４８】
なお、ＧＮＤプレーンである第１メタル層Ｌ１１、第３メタル層Ｌ１３上のグランド配線ＡＤＣ１−ＧＮＤ、ＧＮＤプレーンである第４メタル層Ｌ１４、および第６メタル層Ｌ１６上のグランド配線ＡＤＣ２−ＧＮＤは、各メタル層に設けられたスルーホールを介して接続されていてもよい。
【００４９】
第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２との干渉を防ぐために、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２との間に、ＧＮＤプレーンである第４メタル層Ｌ１４が配置される。上記の構成により、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２とが異なる配線層で形成され、上下方向（積層方向）に重ねて配置される。
【００５０】
図３は、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器のレイアウト設計例を示す図である。図３のようにレイアウト上には、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１および第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のサンプルホールド回路１１および容量性ＤＡＣ回路１２を含むキャパシタネットワーク１と、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１の比較器２−１と、第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２の比較器２−２と、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１の逐次比較論理回路３−１と、第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２の逐次比較論理回路３−２と、マルチプレクサＭＵＸとが配置されている。
【００５１】
図３から分かるように、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のＤＡＣ容量および減衰容量を重なるように積層して構成することにより、Ａ／Ｄ変換器１個分のＤＡＣ容量群と減衰容量のチップ領域を削減することができる。比較器２−１、２−２、逐次比較論理回路３−１、３−２、およびマルチプレクサＭＵＸの占めるチップ領域の面積は、図２１に示す従来技術に係る逐次比較型Ａ／Ｄ変換器と比べてほぼ変わらない。
【００５２】
逐次比較型Ａ／Ｄ変換器において、ＤＡＣ容量群と減衰容量で構成される容量性ＤＡＣ回路がチップ面積の大半を占めている。そのため、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器では、Ａ／Ｄ変換器１個分のＤＡＣ容量群と減衰容量のチップ領域を削減することにより、図２１に示す従来技術に係る逐次比較型Ａ／Ｄ変換器のチップ面積に比べて、チップ面積をほぼ半分にすることができる。
【００５３】
ところで、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のＤＡＣ容量群および減衰容量を構成するＭＯＭ容量と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のＤＡＣ容量群および減衰容量を構成するＭＯＭ容量とは異なるメタル層で構築されているため、同一寸法で作製した場合であっても容量値（単位容量値）が異なることがある。しかしながら、各逐次比較型Ａ／Ｄ変換器は独立して動作する。また、逐次比較型Ａ／Ｄ変換器は、２進重み付けされた各ＤＡＣ容量と減衰容量の相対精度が確保されていればＡ／Ｄ変換の精度を十分に確保することができる。従って、各逐次比較型Ａ／Ｄ変換器のＤＡＣ容量群と減衰容量を構成するＭＯＭ容量は同一メタル層を用いて構成されているので、十分にＡ／Ｄ変換の相対精度を確保することができる。
【００５４】
上述のように、第１の実施形態によれば、チップ面積が小さくても、高分解能で高速、且つ高精度な変換誤差の少ない逐次比較Ａ／Ｄ変換器を実現することができる。
【００５５】
（第２の実施形態）
本発明の第２の実施形態に係る逐次比較型Ａ／Ｄ変換器について説明する。第２の実施形態では、単体の逐次比較型Ａ／Ｄ変換器において、従来技術とは異なり、ＤＡＣ容量群Ｃ０〜Ｃ７を構成する層と減衰容量Ｃｈを構成する層とが重なるように積層される。
【００５６】
図４は、本発明の第２の実施形態に係る逐次比較型Ａ／Ｄ変換器の、容量性ＤＡＣ回路における、ＤＡＣ容量群（第１の容量群）および減衰容量（第２の容量群）のレイアウトを示す上面図である。図５Ａは、図４のＶＡ−ＶＡ線における断面図であり、図５Ｂは、図４のＶＢ−ＶＢ線における断面図である。なお、断面上にはないが、側面から見た場合に見える構成は図中の破線で表現している。第２の実施形態に係る逐次比較型Ａ／Ｄ変換器は、図４、図５Ａおよび図５Ｂのように、６層（第１メタル層Ｌ２１、第２メタル層Ｌ２２、第３メタル層Ｌ２３、第４メタル層Ｌ２４、第５メタル層Ｌ２５、および第６メタル層Ｌ２６）からなる。
【００５７】
具体的には、シールド用のＧＮＤプレーンである第１メタル層Ｌ２１の上に、ＤＡＣ容量群（第１の容量群）Ｃ０〜Ｃ７および共通電極配線ＤＡＣＯＵＴを構成する第２メタル層（第１の配線層）Ｌ２２が形成される。第２メタル層Ｌ２２の上に、ＤＡＣ容量群Ｃ０〜Ｃ７の各々と接続するビット入力用配線ＢＩＴ０〜ＢＩＴ７を構成する第３メタル層Ｌ２３が形成される。
【００５８】
第３メタル層Ｌ２３の上に、シールド用のＧＮＤプレーンである第４メタル層（第３の配線層）Ｌ２４が形成される。第４メタル層Ｌ２４の上に、減衰容量（第２の容量群）Ｃｈおよび共通電極配線ＤＡＣＯＵＴを構成する第５メタル層（第２の配線層）Ｌ２５が形成される。第５メタル層Ｌ２５の上に、減衰容量Ｃｈと接続するグランド配線ＧＮＤを構成する第６メタル層Ｌ２６が形成される。
【００５９】
ＤＡＣ容量群Ｃ０〜Ｃ７は、それぞれ、第２メタル層Ｌ２２上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＣ０、Ｃ１およびＣ２のみが描かれているが、実際には、ＤＡＣ容量群としてＣ０〜Ｃ７が存在する。ＤＡＣ容量Ｃ０、Ｃ１、Ｃ２、…の各々は、それぞれ、第３メタル層Ｌ２３上のビット入力用配線ＢＩＴ０、ＢＩＴ１、ＢＩＴ２、…と接続している。
【００６０】
減衰容量Ｃｈは、第５メタル層Ｌ２５上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。減衰容量Ｃｈは、第６メタル層Ｌ２６上のグランド配線ＧＮＤと接続している。また、第２メタル層Ｌ２２上の共通電極配線ＤＡＣＯＵＴと、第５メタル層Ｌ２５上の共通電極配線ＤＡＣＯＵＴとは、第３メタル層Ｌ２３および第４メタル層Ｌ２４に設けられたスルーホールを介して接続されている。
【００６１】
なお、ＧＮＤプレーンである第４メタル層Ｌ２４と第６メタル層Ｌ２６のグランド配線ＧＮＤとが、第５メタル層Ｌ２５に設けられたスルーホールを介して接続されていてもよい。また、ＧＮＤプレーンである第１メタル層Ｌ２１とＧＮＤプレーンである第４メタル層Ｌ２４とが、第２メタル層Ｌ２２および第３メタル層Ｌ２３に設けられたスルーホールを介して接続されていてもよい。また、ＧＮＤプレーンである第１メタル層Ｌ２１と第６メタル層Ｌ２６のグランド配線ＧＮＤとが、第２メタル層Ｌ２２、第３メタル層Ｌ２３、第４メタル層Ｌ２４および第５メタル層Ｌ２５に設けられたスルーホールを介して接続されていてもよい。また、ＧＮＤプレーンである第１メタル層Ｌ２１とＧＮＤプレーンである第４メタル層Ｌ２４と第６メタル層Ｌ２６のグランド配線ＧＮＤとが、第２メタル層Ｌ２２、第３メタル層Ｌ２３、第４メタル層Ｌ２４および第５メタル層Ｌ２５に設けられたスルーホールを介して接続されていてもよい。
【００６２】
逐次比較型Ａ／Ｄ変換器の差動入力ダイナミックレンジＶｆｓ，ｐｐは、寄生容量等が存在しない理想的な状況では、以下の式（３）で与えられる。式（３）において、ＣｄａｃはＤＡＣ容量群Ｃ０〜Ｃ７の容量値の総量であり、Ｃｈは減衰容量の容量値であり、ＶＤＤは、ＤＡＣドライバの電源電圧であり、ｋは、係数である。
【００６３】
【数３】
2017168521.tif 000005
【００６４】
ここで、減衰容量の容量値ＣｈがＤＡＣ容量群Ｃ０〜Ｃ７の容量値の総量Ｃｄａｃに等しくなるように、減衰容量の容量値Ｃｈを設定する。すなわち、Ｃｈ＝ＣｄａｃとなるようにＣｈを設定すると、差動入力ダイナミックレンジＶｆｓ，ｐｐおよび係数ｋは以下の式（４）で与えられる。
【００６５】
【数４】
2017168521.tif 000006
【００６６】
式（４）が成立する場合、即ち、係数ｋが１となり、減衰容量の容量値ＣｈがＤＡＣ容量群Ｃ０〜Ｃ７の容量値の総量Ｃｄａｃに等しくなる場合、差動入力信号に対するダイナミックレンジ（差動入力ダイナミックレンジ）が、ＤＡＣドライバの電源電圧ＶＤＤに相当するフルスケールレンジとなる。
【００６７】
ＤＡＣ容量群Ｃ０〜Ｃ７を構成するＭＯＭ容量と減衰容量Ｃｈを構成するＭＯＭ容量とは異なるメタル層で構築されているため、同一寸法で作製した場合であっても容量値（単位容量値）が異なることがある。そのため、ダイナッミクレンジが設計値から若干ずれる恐れがある。
【００６８】
ところで、線形性についてはＤＡＣ容量間の相対精度によって決定されるので、各ＤＡＣ容量間の相対精度が確保されていれば、Ａ／Ｄ変換の線形性は十分に確保することができる。よって、ＤＡＣ容量群Ｃ０〜Ｃ７を構成するＭＯＭ容量は同一メタル層を用いて構成されているので、Ａ／Ｄ変換の線形性は十分に確保でき、十分にＡ／Ｄ変換の精度を確保することができる。なお、ダイナミックレンジの誤差を補正するには、減衰容量Ｃｈの一部を可変にして（ＭＯＭ容量の並列接続数を変える）、Ｖｆｓ，ｐｐ＝ＶＤＤ（ｋ＝１）となるように減衰容量Ｃｈを調整すればよい。
【００６９】
上述のように、第２の実施形態では、ＤＡＣ容量群Ｃ０〜Ｃ７を構成する層と減衰容量Ｃｈを構成する層とを重なるように積層して容量性ＤＡＣ回路を構成している。これにより、従来技術に係る容量性ＤＡＣ回路と比べ、チップ面積をほぼ半減することができ、逐次比較型Ａ／Ｄ変換器のチップ面積を大幅に縮小することができる。すなわち、第２の実施形態によれば、チップ面積が小さくても、高分解能で線形性の良好な逐次比較型Ａ／Ｄ変換器を実現することができる。
【００７０】
（第３の実施形態）
本発明の第３の実施形態に係る逐次比較型Ａ／Ｄ変換器について説明する。第３の実施形態では、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器の、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のビット入力用配線ＡＤＣ１−ＢＩＴ０、…、ＡＤＣ１−ＢＩＴ７、およびグランド配線ＡＤＣ１−ＧＮＤと第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２の容量性ＤＡＣのビット入力用配線ＡＤＣ２−ＢＩＴ０、…、ＡＤＣ２−ＢＩＴ７、およびグランド配線ＡＤＣ２−ＧＮＤとを同じメタル層上に作成する。これにより、第３の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べてメタル層を１つ削減している。
【００７１】
図６は、本発明の第３の実施形態に係る逐次比較型Ａ／Ｄ変換器の、積層した容量性ＤＡＣ回路における、ＤＡＣ容量群および減衰容量のレイアウトを示す上面図である。図７Ａは、図６のＶＩＩＡ−ＶＩＩＡ線における断面図であり、図７Ｂは、図６のＶＩＩＢ−ＶＩＩＢ線における断面図である。なお、断面上にはないが、側面から見た場合に見える構成は図中の破線で表現している。第３の実施形態に係る逐次比較型Ａ／Ｄ変換器は、図６、図７Ａおよび図７Ｂのように、５層（第１メタル層Ｌ３１、第２メタル層Ｌ３２、第３メタル層Ｌ３３、第４メタル層Ｌ３４、および第５メタル層Ｌ３５）からなる。
【００７２】
具体的には、シールド用のＧＮＤプレーンである第１メタル層Ｌ３１の上に、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のＭＯＭ容量であるＤＡＣ容量群（第１の容量群）および減衰容量（第２の容量群）、および第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１の共通電極配線ＡＤＣ１−ＤＡＣＯＵＴを構成する第２メタル層（第１の配線層）Ｌ３２が形成される。第２メタル層Ｌ３２の上に、シールド用のＧＮＤプレーンである第３メタル層（第３の配線層）Ｌ３３が形成される。
【００７３】
第３メタル層Ｌ３３の上に、第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のＭＯＭ容量であるＤＡＣ容量群（第３の容量群）および減衰容量（第４の容量群）、および第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２の共通電極配線ＡＤＣ２−ＤＡＣＯＵＴを構成する第４メタル層（第２の配線層）Ｌ３４が形成される。第４メタル層Ｌ３４の上に、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のビット入力用配線ＡＤＣ１−ＢＩＴ０、…、ＡＤＣ１−ＢＩＴ７、およびグランド配線ＡＤＣ１−ＧＮＤおよび第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のビット入力用配線ＡＤＣ２−ＢＩＴ０、…、ＡＤＣ２−ＢＩＴ７、およびグランド配線ＡＤＣ２−ＧＮＤを構成する第５メタル層Ｌ３５が形成される。
【００７４】
第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のＤＡＣ容量群ＡＤＣ１−Ｃ０、…、ＡＤＣ１−Ｃ７および減衰容量ＡＤＣ１−Ｃｈは、それぞれ、第２メタル層Ｌ３２上で単位容量ＡＤＣ１−Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＡＤＣ１−Ｃ０、ＡＤＣ１−Ｃ１およびＡＤＣ１−Ｃ２のみが描かれているが、実際には、ＤＡＣ容量群としてＡＤＣ１−Ｃ０、…、ＡＤＣ１−Ｃ７が存在する。第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１のＤＡＣ容量ＡＤＣ１−Ｃ０、ＡＤＣ１−Ｃ１、ＡＤＣ１−Ｃ２、…の各々は、それぞれ、第５メタル層Ｌ３５上のビット入力用配線ＡＤＣ１−ＢＩＴ０、ＡＤＣ１−ＢＩＴ１、ＡＤＣ１−ＢＩＴ２、…と接続している。第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１の減衰容量ＡＤＣ１−Ｃｈは、第５メタル層Ｌ３５上のグランド配線ＡＤＣ１−ＧＮＤと接続している。
【００７５】
ここで、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１の各ＤＡＣ容量ＡＤＣ１−Ｃ０、ＡＤＣ１−Ｃ１、ＡＤＣ１−Ｃ２、…と各ビット入力用配線ＡＤＣ１−ＢＩＴ０、ＡＤＣ１−ＢＩＴ１、ＡＤＣ１−ＢＩＴ２、…とは、第３メタル層Ｌ３３および第４メタル層Ｌ３４に設けられたスルーホールを介して接続されていてもよい。また、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１の減衰容量ＡＤＣ１−Ｃｈとグランド配線ＡＤＣ１−ＧＮＤとは、第３メタル層Ｌ３３および第４メタル層Ｌ３４に設けられたスルーホールを介して接続されていてもよい。
【００７６】
第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のＤＡＣ容量群ＡＤＣ２−Ｃ０、…、ＡＤＣ２−Ｃ７および減衰容量ＡＤＣ２−Ｃｈは、それぞれ、第４メタル層Ｌ３４上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＡＤＣ２−Ｃ０、ＡＤＣ２−Ｃ１およびＡＤＣ２−Ｃ２のみが描かれているが、実際には、ＤＡＣ容量群としてＡＤＣ２−Ｃ０、…、ＡＤＣ２−Ｃ７が存在する。第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２のＤＡＣ容量ＡＤＣ２−Ｃ０、ＡＤＣ２−Ｃ１、ＡＤＣ２−Ｃ２、…の各々は、それぞれ、第５メタル層Ｌ３５上のビット入力用配線ＡＤＣ２−ＢＩＴ０、ＡＤＣ２−ＢＩＴ１、ＡＤＣ２−ＢＩＴ２、…と接続している。第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２の減衰容量ＡＤＣ２−Ｃｈは、第５メタル層Ｌ３５上のグランド配線ＡＤＣ２−ＧＮＤと接続している。
【００７７】
なお、ＧＮＤプレーンである第１メタル層Ｌ３１、第３メタル層Ｌ３３、および第５メタル層Ｌ３５上のグランド配線ＡＤＣ１−ＧＮＤおよびＡＤＣ２−ＧＮＤは、各メタル層に設けられたスルーホールを介して接続されていてもよい。
【００７８】
第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２との干渉を防ぐために、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２との間に、ＧＮＤプレーンである第３メタル層Ｌ３３が配置される。上記の構成により、第３の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器と同様に、第１の逐次比較型Ａ／Ｄ変換器ＡＤＣ１と第２の逐次比較型Ａ／Ｄ変換器ＡＤＣ２とが異なる配線層で形成され、上下方向（積層方向）に重ねて配置される。
【００７９】
第３の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作および効果は、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作および効果と同様である。すなわち、第３の実施形態に係る逐次比較型Ａ／Ｄ変換器では、Ａ／Ｄ変換器１個分のＤＡＣ容量群と減衰容量のチップ領域を削減することにより、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器と同様に、図２１に示す従来技術に係る逐次比較型Ａ／Ｄ変換器のチップ面積に比べて、チップ面積をほぼ半分にすることができる。
【００８０】
また、第３の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べて、メタル層を１つ減らしている。これにより、第３の実施形態に係る逐次比較型Ａ／Ｄ変換器では、製造コストを抑えた、更に小型の逐次比較型Ａ／Ｄ変換器を実現している。
【００８１】
上述のように、第３の実施形態によれば、チップ面積が小さくても、高分解能で高速、且つ高精度な変換誤差の少ない、製造コストを抑えた逐次比較Ａ／Ｄ変換器を実現することができる。
【００８２】
（第４の実施形態）
本発明の第４の実施形態に係る逐次比較型Ａ／Ｄ変換器について説明する。第４の実施形態では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器の、減衰容量Ｃｈと接続するグランド配線ＧＮＤをシールド用のＧＮＤプレーンであるメタル層と共用する。これにより、第４の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べてメタル層を１つ削減している。
【００８３】
図８は、本発明の第４の実施形態に係る逐次比較型Ａ／Ｄ変換器の、容量性ＤＡＣ回路における、ＤＡＣ容量群（第１の容量群）および減衰容量（第２の容量群）のレイアウトを示す上面図である。図９Ａは、図８のＩＸＡ−ＩＸＡ線における断面図であり、図９Ｂは、図８のＩＸＢ−ＩＸＢ線における断面図である。なお、断面上にはないが、側面から見た場合に見える構成は図中の破線で表現している。第４の実施形態に係る逐次比較型Ａ／Ｄ変換器は、図８、図９Ａおよび図９Ｂのように、５層（第１メタル層Ｌ４１、第２メタル層Ｌ４２、第３メタル層Ｌ４３、第４メタル層Ｌ４４、および第５メタル層Ｌ４５）からなる。
【００８４】
具体的には、シールド用のＧＮＤプレーンである第１メタル層Ｌ４１の上に、ＤＡＣ容量群Ｃ０〜Ｃ７のビット入力用配線ＢＩＴ０〜ＢＩＴ７を構成する第２メタル層Ｌ４２が形成される。第２メタル層Ｌ４２の上に、ＤＡＣ容量群（第１の容量群）Ｃ０〜Ｃ７および共通電極配線ＤＡＣＯＵＴを構成する第３メタル層（第１の配線層）Ｌ４３が形成される。
【００８５】
第３メタル層Ｌ４３の上に、シールド用のＧＮＤプレーンである第４メタル層（第３の配線層）Ｌ４４が形成される。ここで、第４メタル層Ｌ４４は、減衰容量Ｃｈと接続するグランド配線ＧＮＤとして共用される。第４メタル層Ｌ４４の上に、減衰容量（第２の容量群）Ｃｈおよび共通電極配線ＤＡＣＯＵＴを構成する第５メタル層（第２の配線層）Ｌ４５が形成される。
【００８６】
ＤＡＣ容量群Ｃ０〜Ｃ７は、それぞれ、第３メタル層Ｌ４３上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＣ０、Ｃ１およびＣ２のみが描かれているが、実際には、ＤＡＣ容量群としてＣ０〜Ｃ７が存在する。ＤＡＣ容量Ｃ０、Ｃ１、Ｃ２、…の各々は、それぞれ、第２メタル層Ｌ４２上のビット入力用配線ＢＩＴ０、ＢＩＴ１、ＢＩＴ２、…と接続している。
【００８７】
減衰容量Ｃｈは、第５メタル層Ｌ４５上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。減衰容量Ｃｈは、第４メタル層Ｌ４４（グランド配線ＧＮＤ）と接続している。なお、第３メタル層Ｌ４３上の共通電極配線ＤＡＣＯＵＴと、第５メタル層Ｌ４５上の共通電極配線ＤＡＣＯＵＴとは、第４メタル層Ｌ４４に設けられたスルーホールを介して接続されていてもよい。また、ＧＮＤプレーンである第１メタル層Ｌ４１と第４メタル層Ｌ４４とが、第２メタル層Ｌ４２および第３メタル層Ｌ４３に設けられたスルーホールを介して接続されていてもよい。
【００８８】
第４の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作および効果は、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作および効果と同様である。すなわち、第４の実施形態では、ＤＡＣ容量群Ｃ０〜Ｃ７を構成する層と減衰容量Ｃｈを構成する層とを重なるように積層して容量性ＤＡＣ回路を構成している。これにより、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器と同様に、従来技術に係る容量性ＤＡＣ回路と比べ、チップ面積をほぼ半減することができ、逐次比較型Ａ／Ｄ変換器のチップ面積を大幅に縮小することができる。すなわち、第４の実施形態によれば、チップ面積が小さくても、高分解能で線形性の良好な逐次比較型Ａ／Ｄ変換器を実現することができる。
【００８９】
また、第４の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べて、メタル層を１つ減らしている。これにより、第４の実施形態に係る逐次比較型Ａ／Ｄ変換器では、製造コストを抑えた、更に小型の逐次比較型Ａ／Ｄ変換器を実現している。
【００９０】
（第５の実施形態）
本発明の第５の実施形態に係る逐次比較型Ａ／Ｄ変換器について説明する。第５の実施形態では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器の、減衰容量Ｃｈと接続するグランド配線ＧＮＤをシールド用のＧＮＤプレーンであるメタル層と共用し、かつ、ＤＡＣ容量群Ｃ０〜Ｃ７のビット入力用配線ＢＩＴ０〜ＢＩＴ７を構成するメタル層と、減衰容量Ｃｈを構成するメタル層とを同層にする。これにより、第５の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べてメタル層を２つ削減している。
【００９１】
図１０は、本発明の第５の実施形態に係る逐次比較型Ａ／Ｄ変換器の、容量性ＤＡＣ回路における、ＤＡＣ容量群（第１の容量群）および減衰容量（第２の容量群）のレイアウトを示す上面図である。図１１Ａは、図１０のＸＩＡ−ＸＩＡ線における断面図であり、図１１Ｂは、図１０のＸＩＢ−ＸＩＢ線における断面図である。なお、断面上にはないが、側面から見た場合に見える構成は図中の破線で表現している。第５の実施形態に係る逐次比較型Ａ／Ｄ変換器は、図１０、図１１Ａおよび図１１Ｂのように、４層（第１メタル層Ｌ５１、第２メタル層Ｌ５２、第３メタル層Ｌ５３、および第４メタル層Ｌ５４）からなる。
【００９２】
具体的には、シールド用のＧＮＤプレーンである第１メタル層Ｌ５１の上に、ＤＡＣ容量群（第１の容量群）Ｃ０〜Ｃ７および共通電極配線ＤＡＣＯＵＴを構成する第２メタル層（第１の配線層）Ｌ５２が形成される。第２メタル層Ｌ５２の上に、シールド用のＧＮＤプレーンである第３メタル層（第３の配線層）Ｌ５３が形成される。ここで、第３メタル層Ｌ５３は、減衰容量Ｃｈと接続するグランド配線ＧＮＤとして共用される。第３メタル層Ｌ５３の上に、減衰容量（第２の容量群）Ｃｈおよび共通電極配線ＤＡＣＯＵＴを構成する第４メタル層（第２の配線層）Ｌ５４が形成される。ここで、第４メタル層Ｌ５４上にはＤＡＣ容量群Ｃ０〜Ｃ７のビット入力用配線ＢＩＴ０〜ＢＩＴ７も形成される。
【００９３】
ＤＡＣ容量群Ｃ０〜Ｃ７は、それぞれ、第２メタル層Ｌ５２上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＣ０、Ｃ１およびＣ２のみが描かれているが、実際には、ＤＡＣ容量群としてＣ０〜Ｃ７が存在する。ＤＡＣ容量Ｃ０、Ｃ１、Ｃ２、…の各々は、それぞれ、第４メタル層Ｌ５４上のビット入力用配線ＢＩＴ０、ＢＩＴ１、ＢＩＴ２、…と接続している。なお、第２メタル層Ｌ５２上の各ＤＡＣ容量Ｃ０〜Ｃ７と、第４メタル層Ｌ５４上の各ビット入力用配線ＢＩＴ０〜ＢＩＴ７とは、第３メタル層Ｌ５３に設けられたスルーホールを介して接続されていてもよい。
【００９４】
減衰容量Ｃｈは、第４メタル層Ｌ５４上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。減衰容量Ｃｈは、第３メタル層Ｌ５３（グランド配線ＧＮＤ）と接続している。また、ＧＮＤプレーンである第１メタル層Ｌ５１と第３メタル層Ｌ５３とが、第２メタル層Ｌ５２に設けられたスルーホールを介して接続されていてもよい。
【００９５】
第５の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作および効果は、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器および第４の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作および効果と同様である。すなわち、第５の実施形態では、ＤＡＣ容量群Ｃ０〜Ｃ７を構成する層と減衰容量Ｃｈを構成する層とを重なるように積層して容量性ＤＡＣ回路を構成している。これにより、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器および第４の実施形態に係る逐次比較型Ａ／Ｄ変換器と同様に、従来技術に係る容量性ＤＡＣ回路と比べ、チップ面積をほぼ半減することができ、逐次比較型Ａ／Ｄ変換器のチップ面積を大幅に縮小することができる。すなわち、第５の実施形態によれば、チップ面積が小さくても、高分解能で線形性の良好な逐次比較型Ａ／Ｄ変換器を実現することができる。
【００９６】
また、第５の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べて、メタル層を２つ減らしている。第５の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第４の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べて、メタル層を１つ減らしている。これにより、第５の実施形態に係る逐次比較型Ａ／Ｄ変換器では、製造コストを更に抑えた、更に小型の逐次比較型Ａ／Ｄ変換器を実現している。
【００９７】
（第６の実施形態）
本発明の第６の実施形態に係る逐次比較型Ａ／Ｄ変換器について説明する。第６の実施形態では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器の、ＤＡＣ容量群Ｃ０〜Ｃ７のビット入力用配線ＢＩＴ０〜ＢＩＴ７を構成するメタル層と、減衰容量Ｃｈを構成するメタル層と、減衰容量と接続するグランド配線ＧＮＤを構成するメタル層とを同層にする。これにより、第６の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べてメタル層を２つ削減している。
【００９８】
図１２は、本発明の第６の実施形態に係る逐次比較型Ａ／Ｄ変換器の、容量性ＤＡＣ回路における、ＤＡＣ容量群（第１の容量群）および減衰容量（第２の容量群）のレイアウトを示す上面図である。図１３Ａは、図１２のＸＩＩＩＡ−ＸＩＩＩＡ線における断面図であり、図１３Ｂは、図１２のＸＩＩＩＢ−ＸＩＩＩＢ線における断面図である。なお、断面上にはないが、側面から見た場合に見える構成は図中の破線で表現している。第６の実施形態に係る逐次比較型Ａ／Ｄ変換器は、図１２、図１３Ａおよび図１３Ｂのように、４層（第１メタル層Ｌ６１、第２メタル層Ｌ６２、第３メタル層Ｌ６３、および第４メタル層Ｌ６４）からなる。
【００９９】
具体的には、シールド用のＧＮＤプレーンである第１メタル層Ｌ６１の上に、ＤＡＣ容量群（第１の容量群）Ｃ０〜Ｃ７および共通電極配線ＤＡＣＯＵＴを構成する第２メタル層（第１の配線層）Ｌ６２が形成される。第２メタル層Ｌ６２の上に、シールド用のＧＮＤプレーンである第３メタル層（第３の配線層）Ｌ６３が形成される。第３メタル層Ｌ６３の上に、減衰容量（第２の容量群）Ｃｈおよび共通電極配線ＤＡＣＯＵＴを構成する第４メタル層（第２の配線層）Ｌ６４が形成される。ここで、第４メタル層Ｌ６４上にはＤＡＣ容量群Ｃ０〜Ｃ７のビット入力用配線ＢＩＴ０〜ＢＩＴ７および減衰容量Ｃｈと接続するグランド配線ＧＮＤも形成される。
【０１００】
ＤＡＣ容量群Ｃ０〜Ｃ７は、それぞれ、第２メタル層Ｌ６２上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。なお、図中では、ＤＡＣ容量群としてＣ０、Ｃ１およびＣ２のみが描かれているが、実際には、ＤＡＣ容量群としてＣ０〜Ｃ７が存在する。ＤＡＣ容量Ｃ０、Ｃ１、Ｃ２、…の各々は、それぞれ、第４メタル層Ｌ６４上のビット入力用配線ＢＩＴ０、ＢＩＴ１、ＢＩＴ２、…と接続している。なお、第２メタル層Ｌ６２上の各ＤＡＣ容量Ｃ０〜Ｃ７と、第４メタル層Ｌ６４上の各ビット入力用配線ＢＩＴ０〜ＢＩＴ７とは、第３メタル層Ｌ６３に設けられたスルーホールを介して接続されていてもよい。
【０１０１】
減衰容量Ｃｈは、第４メタル層Ｌ６４上で単位容量Ｃｕを横方向（図のＸ方向）に配列し集積することにより形成されている。減衰容量Ｃｈは、第４メタル層Ｌ６４上のグランド配線ＧＮＤと接続している。第４メタル層Ｌ６４上のグランド配線ＧＮＤとＧＮＤプレーンである第３メタル層Ｌ５３が接続されていてもよい。また、ＧＮＤプレーンである第１メタル層Ｌ５１と第３メタル層Ｌ５３が、第２メタル層Ｌ５２に設けられたスルーホールを介して接続されていてもよい。
【０１０２】
第６の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作および効果は、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器、第４の実施形態に係る逐次比較型Ａ／Ｄ変換器、および第５の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作および効果と同様である。すなわち、第６の実施形態では、ＤＡＣ容量群Ｃ０〜Ｃ７を構成する層と減衰容量Ｃｈを構成する層とを重なるように積層して容量性ＤＡＣ回路を構成している。これにより、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器、第４の実施形態に係る逐次比較型Ａ／Ｄ変換器、および第５の実施形態に係る逐次比較型Ａ／Ｄ変換器と同様に、従来技術に係る容量性ＤＡＣ回路と比べ、チップ面積をほぼ半減することができ、逐次比較型Ａ／Ｄ変換器のチップ面積を大幅に縮小することができる。すなわち、第６の実施形態によれば、チップ面積が小さくても、高分解能で線形性の良好な逐次比較型Ａ／Ｄ変換器を実現することができる。
【０１０３】
また、第６の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べて、メタル層を２つ減らしている。第６の実施形態に係る逐次比較型Ａ／Ｄ変換器では、第４の実施形態に係る逐次比較型Ａ／Ｄ変換器と比べて、メタル層を１つ減らしている。これにより、第６の実施形態に係る逐次比較型Ａ／Ｄ変換器では、製造コストを更に抑えた、更に小型の逐次比較型Ａ／Ｄ変換器を実現している。
【０１０４】
本明細書において「前、後ろ、上、下、右、左、垂直、水平、下、横、行および列」などの方向を示す言葉は、本発明の機器・装置におけるこれらの方向を言及する。従って、本発明の明細書におけるこれらの言葉は、本発明の機器・装置において相対的に解釈されるべきである。
【０１０５】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【０１０６】
上記各態様の逐次比較型Ａ／Ｄ変換装置によれば、チップ面積が小さくても、高分解能で線形性の良好な逐次比較型Ａ／Ｄ変換器を実現することができる。
【符号の説明】
【０１０７】
１  キャパシタネットワーク
２、２−１、２−２  比較器
３、３−１、３−２  逐次比較論理回路
１０  逐次比較型Ａ／Ｄ変換器
１１  サンプルホールド回路
１２  容量性ＤＡＣ回路
ＡＤＣ１  第１の逐次比較型Ａ／Ｄ変換器
ＡＤＣ１−ＢＩＴ０（ＢＩＴ０）、ＡＤＣ１−ＢＩＴ１（ＢＩＴ１）、ＡＤＣ１−ＢＩＴ２（ＢＩＴ２）  ビット入力用配線
ＡＤＣ１−Ｃ０（Ｃ０）、ＡＤＣ１−Ｃ１（Ｃ１）、ＡＤＣ１−Ｃ２（Ｃ２）  ＤＡＣ容量群（第１の容量群）
ＡＤＣ１−Ｃｈ（Ｃｈ）  減衰容量（第２の容量群）
ＡＤＣ１−ＤＡＣＯＵＴ  共通電極配線
ＡＤＣ１−ＧＮＤ（ＧＮＤ）  グランド配線
ＡＤＣ２  第２の逐次比較型Ａ／Ｄ変換器
ＡＤＣ２−ＢＩＴ０（ＢＩＴ０）、ＡＤＣ２−ＢＩＴ１（ＢＩＴ１）、ＡＤＣ２−ＢＩＴ２（ＢＩＴ２）  ビット入力用配線
ＡＤＣ２−Ｃ０（Ｃ０）、ＡＤＣ２−Ｃ１（Ｃ１）、ＡＤＣ２−Ｃ２（Ｃ２）  ＤＡＣ容量群（第３の容量群）
ＡＤＣ２−Ｃｈ（Ｃｈ）  減衰容量（第４の容量群）
ＡＤＣ２−ＤＡＣＯＵＴ  共通電極配線
ＡＤＣ２−ＧＮＤ（ＧＮＤ）  グランド配線
ＢＩＴ０、ＢＩＴ１、ＢＩＴ２  ビット入力用配線
Ｃ０、Ｃ１、Ｃ２  ＤＡＣ容量群（第１の容量群）
Ｃｈ  減衰容量（第２の容量群）
ＤＡＣＯＵＴ  共通電極配線
ＧＮＤ  グランド配線
Ｌ１  第１メタル層
Ｌ２  第２メタル層
Ｌ３  第３メタル層
Ｌ１１  第１メタル層
Ｌ１２  第２メタル層（第１の配線層）
Ｌ１３  第３メタル層
Ｌ１４  第４メタル層（第３の配線層）
Ｌ１５  第５メタル層（第２の配線層）
Ｌ１６  第６メタル層  Ｌ２１  第１メタル層
Ｌ２２  第２メタル層（第１の配線層）
Ｌ２３  第３メタル層
Ｌ２４  第４メタル層（第３の配線層）
Ｌ２５  第５メタル層（第２の配線層）
Ｌ２６  第６メタル層
Ｌ３１  第１メタル層
Ｌ３２  第２メタル層（第１の配線層）
Ｌ３３  第３メタル層（第３の配線層）
Ｌ３４  第４メタル層（第２の配線層）
Ｌ３５  第５メタル層
Ｌ４１  第１メタル層
Ｌ４２  第２メタル層
Ｌ４３  第３メタル層（第１の配線層）
Ｌ４４  第４メタル層（第３の配線層）
Ｌ４５  第５メタル層（第２の配線層）
Ｌ５１  第１メタル層
Ｌ５２  第２メタル層（第１の配線層）
Ｌ５３  第３メタル層（第３の配線層）
Ｌ５４  第４メタル層（第２の配線層）
Ｌ５５  第５メタル層
Ｌ６１  第１メタル層
Ｌ６２  第２メタル層（第１の配線層）
Ｌ６３  第３メタル層（第３の配線層）
Ｌ６４  第４メタル層（第２の配線層）
ＭＵＸ  マルチプレクサ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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2017168521.tif 000037
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