(57)【要約】  本技術は、ノイズを低減させることができるようにする撮像装置、電子機器に関する。光電変換素子と、光電変換素子からの信号をデジタル信号に変換する変換部と、変換部からの出力信号に基づき、アナログ回路に流す電流を制御する制御部とを備える。変換部は、時間経過に応じてレベルが単調減少するスロープ信号を用いて、光電変換素子からの信号をデジタル信号に変換する。制御部は、出力信号のレベルが大きい場合、アナログ回路に流す電流を増減させる制御を行う。本技術は、例えば、撮像装置に適用できる。
2018030137.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、
前記光電変換素子からの信号をデジタル信号に変換する変換部と、
前記変換部からの出力信号に基づき、アナログ回路に流す電流を制御する制御部と
を備える撮像装置。
【請求項２】
前記変換部は、時間経過に応じてレベルが単調減少するスロープ信号を用いて、前記光電変換素子からの信号をデジタル信号に変換する
請求項１に記載の撮像装置。
【請求項３】
前記制御部は、前記出力信号のレベルが大きい場合、前記アナログ回路に流す電流を低減させる制御を行う
請求項１に記載の撮像装置。
【請求項４】
前記制御部は、前記出力信号のレベルが小さい場合、前記アナログ回路に流す電流を増大させる制御を行う
請求項１に記載の撮像装置。
【請求項５】
前記アナログ回路は、ソースフォロアであり、
前記制御部は、前記ソースフォロアの電流を制御する
請求項１に記載の撮像装置。
【請求項６】
前記アナログ回路は、ゲインアンプであり、
前記制御部は、前記ゲインアンプの電流を制御する
請求項１に記載の撮像装置。
【請求項７】
前記アナログ回路は、前記変換部に含まれる比較回路であり、
前記制御部は、前記比較回路の電流を制御する
請求項１に記載の撮像装置。
【請求項８】
前記アナログ回路は、前記変換部に供給する参照信号を生成する参照信号生成部であり、
前記制御部は、前記参照信号生成部の電流を制御する
請求項１に記載の撮像装置。
【請求項９】
前記制御部は、全画素毎、画素毎、カラム毎、または画素ブロック毎に制御を行う
請求項１に記載の撮像装置。
【請求項１０】
前記制御部は、フレーム毎、１フレームを生成するサブフレーム毎、または所定数のフレーム毎に制御を行う
請求項１に記載の撮像装置。
【請求項１１】
前記制御部が行う制御の更新は、ヒステリシスを有する
請求項１０に記載の撮像装置。
【請求項１２】
前記制御部は、画素のリセットレベルのA/D変換期間と信号レベルのA/D変換期間で同一の制御を行う
請求項１に記載の撮像装置。
【請求項１３】
１フレームが複数のサブフレームから生成される場合、
前記制御部は、前記アナログ回路に流す電流として所定のサブフレームで算出された電流値を、同一フレーム内の他のサブフレームに対して適用する
請求項１に記載の撮像装置。
【請求項１４】
前記出力信号は、所定の画素領域周辺を代表する画素から読み出された信号であり、
前記制御部は、読み出された信号に基づき前記制御を行う
請求項１に記載の撮像装置。
【請求項１５】
前記画素領域周辺を代表する画素は、像面位相差画素である
請求項１４に記載の撮像装置。
【請求項１６】
積層構造とされている
請求項１に記載の撮像装置。
【請求項１７】
１層目に前記光電変換素子が含まれ、２層目に前記変換部が含まれ、前記光電変換素子毎に前記変換部が接続されている
請求項１に記載の撮像装置。
【請求項１８】
前記光電変換素子は、放射線、赤外光、環境光のいずれかを検出する
請求項１に記載の撮像装置。
【請求項１９】
１つの前記変換部は、複数の前記光電変換素子からの出力信号を処理する
請求項１に記載の撮像装置。
【請求項２０】
光電変換素子と、
前記光電変換素子からの信号をデジタル信号に変換する変換部と、
前記変換部からの出力信号に基づき、アナログ回路に流す電流を制御する制御部と
を備える撮像装置
を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は撮像装置、電子機器に関し、ノイズレベルを適応的に可変し、画質を向上させた画像を撮像できるようにした撮像装置、電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの撮像素子が使用されている。【０００３】
撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。また、画素から出力される画素信号は、例えば、画素の列毎に配置された複数のＡＤ（Analog to Digital）変換器によって並列的にＡＤ変換されて出力される。【０００４】
特許文献１では、消費電力の低減とランダムノイズの低減を図った撮像装置について提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１５１１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
撮像素子のノイズレベルは、熱ノイズ、1/fノイズ、量子化ノイズで規定される。熱ノイズを低減するために、回路のｇｍを向上させことが考えられるが、アナログ回路で消費する電流を増加させることにつながり、電力が増加してしまう可能性があった。【０００７】
また1/fノイズは、電流にも感度があるが、主に面積とプロセスにより決まり、これらの対策はコスト増につながってしまう可能性があった。量子化ノイズは、ＡＤ変換器の分解能で一意に決定されるが、低照度では、撮像素子自体のランダムノイズと、ＡＤ変換器の量子化ノイズで規定され、ランダムノイズの熱ノイズと1/fノイズは、アナログ回路で消費する電流量に依存してしまう。【０００８】
本技術は、このような状況に鑑みてなされたものであり、アナログ回路で消費する電流を、ＡＤ変換された出力信号から、適応的に可変調整することで高照度時に低電力、低照度時に低ノイズを実現することができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の一側面の撮像装置は、光電変換素子と、前記光電変換素子からの信号をデジタル信号に変換する変換部と、前記変換部からの出力信号に基づき、アナログ回路に流す電流を制御する制御部とを備える。【００１０】
本技術の一側面の電子機器は、光電変換素子と、前記光電変換素子からの信号をデジタル信号に変換する変換部と、前記変換部からの出力信号に基づき、アナログ回路に流す電流を制御する制御部とを備える撮像装置を含む電子機器。【００１１】
本技術の一側面の撮像装置においては、光電変換素子と、光電変換素子からの信号をデジタル信号に変換する変換部と、変換部からの出力信号に基づき、アナログ回路に流す電流を制御する制御部とが備えられる。【００１２】
本技術の一側面の電子機器は、前記撮像装置を含む構成とされている。【００１３】
なお、撮像装置、電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１４】
本技術の一側面によれば、アナログ回路で消費する電流を、ＡＤ変換された出力信号から、適応的に可変調整することで高照度時に低電力、低照度時に低ノイズを実現することができる。【００１５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】本開示に係る撮像装置の概略構成を示す図である。
【図２】画素の詳細構成例を示すブロック図である。
【図３】比較回路の詳細構成例を示すブロック図である。
【図４】画素回路の詳細構成について説明する図である。
【図５】画素の動作について説明するタイミングチャートである。
【図６】ノイズを含む回路の構成について説明するための図である。
【図７】ノイズを含む回路の構成について説明するための図である。
【図８】ノイズを含む回路の構成について説明するための図である。
【図９】ノイズを含む回路の構成について説明するための図である。
【図１０】判定部を含む回路の構成について説明するための図である。
【図１１】判定部の構成について説明するための図である。
【図１２】バイアス回路の構成について説明するための図である。
【図１３】ＤＡＣの構成について説明するための図である。
【図１４】ＤＡＣから出力される信号の波形について説明するための図である。
【図１５】バイアス回路とＤＡＣの構成について説明するための図である。
【図１６】制御のタイミングについて説明するための図である。
【図１７】画素共有の場合の比較回路の構成例を示す回路図である。
【図１８】制御のタイミングについて説明するための図である。
【図１９】２枚の半導体基板を積層することで撮像装置を構成する概念図である。
【図２０】２枚の半導体基板で撮像装置を構成する場合の回路構成例を示す図である。
【図２１】３枚の半導体基板を積層することで撮像装置を構成する概念図である。
【図２２】３枚の半導体基板で撮像装置を構成する場合の回路構成例を示す図である。
【図２３】判定部を含む回路の他の構成について説明するための図である。
【図２４】判定部を含む回路の他の構成について説明するための図である。
【図２５】判定部を含む回路の他の構成について説明するための図である。
【図２６】判定部を含む回路の他の構成について説明するための図である。
【図２７】本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
【図２８】体内情報取得システムの概略的な構成の一例を示すブロック図である。
【図２９】内視鏡手術システムの概略的な構成の一例を示す図である。
【図３０】カメラヘッド及びCCUの機能構成の一例を示すブロック図である。
【図３１】車両制御システムの概略的な構成例を示すブロック図である。
【図３２】撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
【００１８】
＜撮像装置の概略構成例＞
図１は、本開示に係る撮像装置の概略構成を示している。
【００１９】
図１の撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、ＤＡＣ（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
【００２０】
２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とＡＤＣ４２が設けられており、画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号SIGに変換して出力する。
【００２１】
画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。ＤＡＣ２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成する生成部として機能し、生成した参照信号REFを、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（ＡＤ変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。
【００２２】
時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
【００２３】
垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
【００２４】
タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、ＤＡＣ２５、垂直駆動回路２７等に供給する。
【００２５】
撮像装置１は、以上のように構成されている。なお、図１では、上述したように、撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
【００２６】
＜画素の詳細構成例＞
図２は、画素２１の詳細構成例を示すブロック図である。
【００２７】
画素２１は、画素回路４１とＡＤＣ（ＡＤ変換器）４２で構成されている。
【００２８】
画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてＡＤＣ４２に出力する。ＡＤＣ４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
【００２９】
ＡＤＣ４２は、比較回路５１とデータ記憶部５２で構成される。
【００３０】
比較回路５１は、ＤＡＣ２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
【００３１】
比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図３を参照して後述する。
【００３２】
データ記憶部５２には、比較回路５１から出力信号VCOが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すWR信号、画素信号の読み出し動作であることを表すRD信号、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
【００３３】
データ記憶部５２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２で構成される。
【００３４】
ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。
【００３５】
そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
【００３６】
参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
【００３７】
ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
【００３８】
以下では、時刻コードの書き込み動作においてラッチ記憶部７２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部７２から読み出される出力信号VCOが反転したときの反転時刻コードである、画素信号SIGがその時刻の基準電圧であったことを示すデジタル化された画素データを、ＡＤ変換画素データとも称する。
【００３９】
＜比較回路の第１構成例＞
図３は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
【００４０】
差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号SIGと、ＤＡＣ２５から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。
【００４１】
差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流Icmを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
【００４２】
トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。
【００４３】
差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、ＤＡＣ２５から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧VSS（VSS＜VDD2＜VDD1）に接続されている。
【００４４】
トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧VDD1に接続されている。
【００４５】
電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ８６のゲートは、バイアス電圧VBIASに接続されている。
【００４６】
差動入力回路６１を構成するトランジスタ８１乃至８６は、第１電源電圧VDD1までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧VDD1よりも低い第２電源電圧VDD2で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。
【００４７】
バイアス電圧VBIASは、定電圧で動作する正帰還回路６３の各トランジスタ１０１乃至１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧VBIASは、正帰還回路６３の第２電源電圧VDD2と同じ電圧（VBIAS＝VDD2）とすることができる。
【００４８】
正帰還回路６３は、差動入力回路６１からの出力信号HVOが第２電源電圧VDD2に対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
【００４９】
正帰還回路６３は、７つのトランジスタ１０１乃至１０７で構成される。ここで、トランジスタ１０１、１０２、１０４、および１０６は、PMOSトランジスタで構成され、トランジスタ１０３、１０５、および１０７は、NMOSトランジスタで構成される。
【００５０】
電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１のソースは、第２電源電圧VDD2に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。
【００５１】
トランジスタ１０３、１０５、１０７のソースは、所定の電圧VSSに接続されている。トランジスタ１０１と１０３のゲートには、初期化信号INIが供給される。トランジスタ１０６のゲートとトランジスタ１０７のゲートには、第１の入力である変換信号LVIではない、第２の入力である制御信号TERMが供給される。
【００５２】
トランジスタ１０６のソースは第２電源電圧VDD2に接続され、トランジスタ１０６のドレインはトランジスタ１０４のソースに接続されている。トランジスタ１０７のドレインは、比較回路５１の出力端と接続され、トランジスタ１０７のソースは、所定の電圧VSSに接続されている。
【００５３】
以上のように構成される比較回路５１では、第２の入力である制御信号TERMをHiにすると、差動入力回路６１の状態に関係なく、出力信号VCOをLoにすることができる。
【００５４】
例えば、画素信号SIGの電圧が、想定を超える高い輝度（たとえば撮像装置１の画角内に写り込んだ太陽像）によって参照信号REFの最終電圧を下回ると、比較回路５１の出力信号VCOがHiのまま比較期間を終えることになり、出力信号VCOによって制御されるデータ記憶部５２は、値を固定することが出来ずＡＤ変換機能が失われる。
【００５５】
このような状態の発生を防止するため、参照信号REFの掃引の最後に、Hiパルスの制御信号TERMを入力することにより、未だにLoに反転していない出力信号VCOを強制的に反転することができる。データ記憶部５２は強制反転直前の時刻コードを記憶（ラッチ）するので、図３の構成を採用した場合には、ＡＤＣ４２は、結果的に、一定以上の輝度入力に対する出力値をクランプしたＡＤ変換器として機能する。
【００５６】
バイアス電圧VBIASをLoレベルに制御して、トランジスタ９１を遮断させ、初期化信号INIをHiにすると、差動入力回路６１の状態に関係なく出力信号VCOはHiになる。したがって、この出力信号VCOの強制的なHi出力と、上述した制御信号TERMによる強制的なLo出力を組み合わせることにより、差動入力回路６１及び、その前段である画素回路４１とＤＡＣ２５の状態に関係なく、出力信号VCOを任意の値に設定することができる。
【００５７】
この機能により、例えば、画素２１から後段の回路を、撮像装置１への光学的入力に頼らず、電気信号入力だけで試験することが可能となる。
【００５８】
＜画素回路の詳細構成例＞
図４を参照して、画素回路４１の詳細構成について説明する。図４は、図３に示した比較回路５１の差動入力回路６１に、画素回路４１の詳細を追加して示した回路図である。
【００５９】
画素回路４１は、光電変換素子としてのフォトダイオード（PD）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、ＦＤ(浮遊拡散層)１２５で構成されている。
【００６０】
排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
【００６１】
転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をＦＤ１２５に転送する。リセットトランジスタ１２４は、ＦＤ１２５に保持されている電荷をリセットする。ＦＤ１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
【００６２】
リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、ＦＤ１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、ＦＤ１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、ＦＤ１２５をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であることと、回路の固定パターンノイズをＦＤ１２５に記憶し、ＣＤＳ動作にて、その成分をキャンセル可能とするためである。
【００６３】
＜画素部タイミングチャート＞
図５のタイミングチャートを参照して、図４に示した画素２１の動作について説明する。
【００６４】
初めに、時刻ｔ１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、ＦＤ１２５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１２４がオンされることにより、ＦＤ１２５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６３のトランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が初期状態に設定される。
【００６５】
時刻ｔ２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
【００６６】
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、上述したように正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２では、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
【００６７】
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
【００６８】
時刻ｔ５において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチされた時刻信号DATA[0]乃至DATA[N]が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS(Correlated Double Sampling；相関２重サンプリング)処理する際のリセットレベルのP相データとなる。
【００６９】
時刻ｔ６において、参照信号REFが所定の電圧Vuまで持ち上げられるともに、トランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が再び初期状態に設定される。
【００７０】
時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がＦＤ１２５に転送される。
【００７１】
初期化信号INIがLowに戻された後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
【００７２】
そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ８において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２には、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
【００７３】
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
【００７４】
時刻ｔ１０において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチされた時刻信号DATA[0]乃至DATA[N]が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS処理する際の信号レベルのD相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
【００７５】
以上の画素２１の駆動によれば、最初に、P相データ（リセットレベル）が取得された後、読み出され、次に、D相データ（信号レベル）が取得されて、読み出される。
【００７６】
以上の動作により、撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
【００７７】
図５を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかしながら、図５において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
【００７８】
＜ノイズについて＞
ところで、撮像装置１（図１）のノイズレベルは、熱ノイズ、1/fノイズ、量子化ノイズで規定される。熱ノイズを低減するために、回路のｇｍを向上させことが考えられるが、アナログ回路で消費する電流を増加させることになり、電力が増加してしまう可能性がある。
【００７９】
また1/fノイズは、電流にも感度があるが、主に面積とプロセスにより決まり、これらの対策はコスト増になる可能性がある。量子化ノイズは、ＡＤＣ４２の分解能で一意に決定されるが、低照度では、撮像素子自体のランダムノイズ（熱ノイズや1/fノイズ）と、ＡＤＣ４２の量子化ノイズで規定され、そのうちの熱ノイズと1/fノイズは、アナログ回路で消費する電流量に依存する。
【００８０】
そこでアナログ回路で消費する電流を、ＡＤ変換された出力信号（ＡＤＣ４２からの出力信号）から、適応的に可変調整することで高照度時に低電力、低照度時に低ノイズを実現することができる撮像装置１について以下に説明を加える。
【００８１】
以下の説明においては、ノイズを、以下のように図示し、説明を行う。図６に示したように所定の回路３０１は、ノイズが含まれる回路である。ノイズは、回路３０１内の抵抗素子、容量素子、トランジスタ素子などから発生する。ノイズを発生する可能性がある素子を含む回路３０１に対して、ノイズを低減させるための外部制御を行うと仮定する。
【００８２】
この場合、図７に示したように、等価的にノイズを入力換算し、所定のノイズ量を入力で与え、回路３０２自体は、ノイズレスであるという記載を行うことで、以下の説明を行う。図７に示した回路図においては、回路３０２は、ノイズを発生しない回路であり、そのような回路３０２の外部に加算部３０３があり、加算部３０３に所定のノイズ量が入力される。加算部３０３は、回路３０２に接続されているため、結果的に回路３０２にノイズが供給されることになる。
【００８３】
図６に示した回路３０１を再度参照するに、例えば、回路３０１に含まれるトランジスタ素子に流れる電流が変更されると、ノイズ量も変更される。換言すれば、ノイズ量を制御するには、トランジスタ素子に流れる電流を制御することで行える。そこで、図８に示したように回路３０１’（図６に示した回路３０１と区別を付けるために、ダッシュを付して記述する）内のトランジスタ素子に流れる電流を制御することで、回路３０１’のノイズを制御することが考えられる。
【００８４】
このことを、図７に示したノイズレスの回路３０２で表すと、図９に示すようになる。すなわち、図９を参照するに、ノイズレスの回路３０２’に、入力されるノイズ量（加算部３０３に入力されるノイズ量）を制御することで、回路３０２’のノイズを制御することができる。
【００８５】
上記したように、撮像装置１には、熱ノイズ、1/fノイズ、量子化ノイズなどのノイズが発生する。撮像装置１に含まれるＡＤＣ４２は、例えば、図３に示したように複数のトランジスタ素子を含む。これらのトランジスタ素子に流す電流を制御することで、ＡＤＣ４２で発生するノイズ量を制御し、画質を向上させた撮像を行う撮像装置１について説明を加える。
【００８６】
＜ノイズの制御を行う撮像装置の構成＞
図１０は、ノイズの制御を行う撮像装置の構成、特にＡＤＣ４２で発生するノイズ量を制御する構成を備えるＡＤＣ４２と周辺回路の構成を示す図である。ＡＤＣ４２で発生するノイズ量を制御するために、ＡＤＣ４２からの出力に基づいて、後述する判定を行う判定部４０１を備える構成とされている。
【００８７】
判定部４０１の判定の結果、ＡＤＣ４２に供給されるノイズ量が制御される。後述するように、ＡＤＣ４２内の所定のトランジスタ素子に流れる電流を制御することで、ノイズ量が制御される。判定部４０１は、ＡＤＣ４２内の電流を制御する制御部として機能する。
【００８８】
ＡＤＣ４２からの出力は、リセットデジタル（Reset Digital）データとシグナルデジタル（Signal Digital）データが出力される。リセットデジタルデータとシグナルデジタルデータの差分が加算部４０２で演算されることで、画素回路４１（内のフォトダイオード１２１）で蓄積された電荷の信号が生成され、出力信号として出力される。
【００８９】
その出力信号が、判定部４０１にも入力され、判定部４０１は、詳細は後述するが、撮像されている画像の性質、例えば、高照度であるか低照度であるかを判定し、その判定結果に応じて、ノイズ量を制御する。
【００９０】
図１１は、判定部４０１の構成例を示す図である。判定部４０１は、判定値算出部４３１、比較部４３２、制御テーブル参照部４３３、および選択部４３４を備える構成とされている。
【００９１】
判定部４０１の判定値算出部４３１には、ＡＤＣ４２から出力された画素信号が供給される。供給される画素信号は、画素エリア全体の画素値、１画素分の画素値、１画素以上からなる画素を代表する画素値などとすることができる。
【００９２】
１画素以上からなる画素としては、例えば、画素アレイ部の所定の領域に配置されている画素や、像面位相差画素とすることができる。また、そのような画素を、その画素周辺の領域にある画素の代表画素とすることができ、代表画素とされている画素からの信号は、代表画素とされていない画素よりも先に読み出されるようにしても良い。そして、代表画素から読み出された信号を用いて、判定部４０１により判定が行われるようにすることができる。
【００９３】
判定値算出部４３１に入力される画素信号の単位は、制御する単位と合わせることができ、例えば、１画素単位で制御する場合には、１画素単位で画素信号が供給される。
【００９４】
すなわち判定部４０１が判定を行う精度は、画素エリア全体、画素単位、複数画素単位とすることができる。
【００９５】
判定値算出部４３１に入力される画素信号の単位は、画素毎、カラム毎、所定の画素数からなる画素ブロック毎、全画素などとすることができる。
【００９６】
また、制御するタイミング（判定を行うタイミング）、例えば、判定値算出部４３１に画素信号が入力されるタイミング、判定部４０１で判定を行うタイミングなどは、常に行う（フレーム毎に行う）ようにしても良いし、所定数のフレーム毎に行うようにしても良い。
【００９７】
なお、判定部４０１により判定を行うタイミングと、その判定結果を用いて電流値などを制御するタイミングは、後述するように、異なるタイミングとすることができる。ここでは、判定を行うタイミングを、制御するタイミングと記載し、説明を続ける。
【００９８】
また複数のフレーム（サブフレーム）で１枚の画像が生成されるような場合、サブフレーム毎に制御が行われるようにしても良いし、サブフレーム内の所定のサブフレームにおいて制御が行われるようにしても良い。
【００９９】
例えば、４枚のサブフレームが用いられて１枚のフレームが生成されるような場合、サブフレーム毎に制御が行われるようにしても良いし、４枚のサブフレーム内の所定のサブフレーム、例えば、１枚目のサブフレームにおいて、制御が行われる（他のサブフレームは、所定のサブフレームの値を用いた制御が行われる）ようにしても良い。
【０１００】
判定値算出部４３１は、入力された画素信号を用いて、画面内の平均値、代表値、飽和していないかどうかの最大値などを計算する。これら全てを算出するようにしても良いし、これらの内の少なくとも１つが算出されるようにしても良い。
【０１０１】
なお、判定値算出部４３１で算出される判定値は、事前に欠陥補正などの処理が施された画素信号を用いて算出されたものでも良い。
【０１０２】
判定値算出部４３１からの判定値は、比較部４３２に供給される。比較部４３２には、判定閾値も供給される。この判定閾値は、判定部４０１の外部から供給されるように構成することもできるし、比較部４３２が保持または生成するように構成することもできる。判定閾値は固定値であっても良いし、所定の条件により異なる値とされる可変値であっても良い。
【０１０３】
比較部４３２は、判定値算出部４３１からの判定値と、判定閾値とを比較し、その比較結果を、制御テーブル参照部４３３に供給する。制御テーブル参照部４３３は、アナログ回路のノイズ制御のための制御信号、例えば、電流値のテーブルを参照する。テーブルは、例えば比較結果と電流値が関連付けられたテーブルである。
【０１０４】
テーブルは、制御テーブル参照部４３３内に保持されていても良いし、制御テーブル参照部４３３外に保持されていても良い。
【０１０５】
選択部４３４には、参照テーブル参照部４３３からの参照値（例えば、電流値）、強制制御値、およびモード選択信号が供給される。選択部４３４は、モード選択信号により、強制制御を行うか否かを判定し、その判定の結果、参照テーブル参照部４３３からの参照値または強制制御値のうちのどちらかを選択し、その選択結果を、各アナログ回路、例えば、ＡＤＣ４２に供給する。
【０１０６】
＜差動入力回路の電流を制御する第１の構成＞
判定部４０１からの判定結果により、ＡＤＣ４２内のトランジスタ素子に流れる電流を制御する場合のＡＤＣ４２とその周辺部の構成例を図１２に示す。図１２には、ＡＤＣ４２内の差動入力回路６１だけを図示してある。差動入力回路６１のトランジスタ８５に流れる電流Icmを制御するバイアス回路５０１が、トランジスタ８５のゲートに接続されている。
【０１０７】
バイアス回路５０１には、判定部４０１からの判定結果が供給される。バイアス回路５０１は、複数のトランジスタ５１１と電流源５１２を備える。バイアス回路５０１は、トランジスタ５１１を構成する複数のトランジスタから用いる個数を変更することで、接続されている差動入力回路６１の電流値を可変することができる構成とされている。
【０１０８】
バイアス回路５０１に流す電流を、電流Ipixbiasとし、トランジスタ５１１のチャネル長Ｌを固定とし、チャネル幅Ｗ（バイアスのＷサイズ）をWpixbiasとして、画素の電流源のＷサイズをWcmbiasとした場合、トランジスタ８５に流れる電流Icmは、
Icm=Ipixbias × (Wcmbias/Wpixbias)
となる。
【０１０９】
すなわち、単位Ｗあたりの電流密度が一定という特性を使い制御が可能となる。この電流値が差動入力回路６１側で１桁[nA]オーダーになっても、後段に正帰還回路６３を備える構成（PositiveFeedBack構成）のため、動作が可能となっている。
【０１１０】
このように、差動入力回路６１内のトランジスタ（ここでは、トランジスタ８５）に流れる電流を制御することで、トランジスタ８５（トランジスタ８５を含む回路全体）が発生するノイズを制御することができる。
【０１１１】
例えば、明るい画像（高照度の画像）を撮像している場合、仮にノイズが大きくても、ノイズによる画質に対する影響は小さいと考えられる。また、暗い画像（低照度の画像）を撮像している場合、ノイズが大きいと、ノイズによる画質に対する影響は大きいと考えられる。
【０１１２】
また、ノイズは、トランジスタに流れる電流値にも依存し、電流値が大きい程、ノイズは低減する傾向にある。
【０１１３】
これらのことから、判定部４０１は、高照度の画像を撮像していると判定できるときには、差動入力回路６１（内のトランジスタ８５）の電流値を低く制御する判定値を、バイアス回路５０１に出力し、バイアス回路５０１は、差動入力回路６１内の電流値を小さくする制御を行う。このため、高照度の画像を撮像しているときには、低電力化を実現することができる。
【０１１４】
また、判定部４０１は、低照度の画像を撮像していると判定できるときには、差動入力回路６１（内のトランジスタ８５）の電流値を高く制御する判定値を、バイアス回路５０１に出力し、バイアス回路５０１は、差動入力回路６１内の電流値を大きくする制御を行う。このため、低照度の画像を撮像しているときには、ノイズを低減することができる。
【０１１５】
＜差動入力回路の電流を制御する第２の構成＞
判定部４０１からの判定結果により、ＡＤＣ４２内のトランジスタ素子に流れる電流を制御する場合のＡＤＣ４２とその周辺部の第２の構成例を図１３に示す。図１３には、ＡＤＣ４２内の差動入力回路６１だけを図示してある。差動入力回路６１のトランジスタ８１に供給される参照信号REFを制御するＤＡＣ２５が、トランジスタ８１のゲートに接続されている。
【０１１６】
ＤＡＣ２５は、上記したように、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２１に供給する。
【０１１７】
ＤＡＣ２５には、判定部４０１からの判定結果が供給される。ＤＡＣ２５は、抵抗５５１と電流源５５２を備える。ＤＡＣ２５は、例えば、電流源５５２が複数の電流源から構成され、それら複数の電流源のオン、オフを個々に制御することで、電流源５５２からの電流値を制御する。
【０１１８】
ＤＡＣ２５は、グランド（ＧＮＤ）が基準電位となっており、抵抗５５１に流す電流のＩＲドロップでＤＡＣの波形（参照信号REFの波形）が決まるように構成されている。一般的に、電流が多い場合に電流ショットノイズが増加し、ＤＡＣ２５のノイズが悪化することが知られている。ＦＤ１２５（図４）の電圧範囲を鑑み、例えば、信号量が少ない場合などに、図１４に示すように、ＤＡＣの波形を、全体的に電流を一律低減させる。
【０１１９】
図１４において、実線は、通常時の参照信号REFの波形を示し、点線は、電流を一律低減したときの参照信号REFの波形を示す。このように参照信号REFに、オフセットを持たせることで、ＤＡＣ２５で発生するノイズを低減させることが可能となる。
【０１２０】
ここでは、ＤＣ的に示しているが、例えば、ゲイン（スロープの傾き）に応じて、オフセットと一律に、一緒に変更させるようにしても良い。また、図１４の点線で示したように、ＦＤ１２５の初期電圧のＤＣ値も低減させることができるため、ＦＤ１２５の暗電流を抑制することができ、ＦＤ１２５の暗電流によるショットノイズも抑制することができる。よって、ランダムノイズをより低減することが可能となる。
【０１２１】
すなわち、低輝度信号のとき（信号レベルが低いとき）には、電流値を少なくし、画素のＦＤ１２５の初期電圧を低く設定することで、暗電流ショットノイズを低減させるような制御が行われる。一方、高輝度信号のとき（信号レベルが高いとき）には、電流を増加させ、高輝度の信号が取れるようにＦＤ１２５の電圧を高くするような制御が行われる。
【０１２２】
この際、暗電流ショットノイズが増加する可能性はあるが、高輝度なので目立たない。また、ＤＡＣ２５は、全画素に１個のため、差動入力回路６１ほど電力を消費しないため、差動入力回路６１の電流を下げることが結果として低電力化になる。例えば、画素が１０Ｍｐｉｘであった場合、１０Ｍ倍で効果が得られる。
【０１２３】
＜差動入力回路の電流を制御する第３の構成＞
図１２に示した差動入力回路の電流を制御する第１の構成と、図１３に示した差動入力回路の電流を制御する第２の構成を組み合わせた構成とすることもできる。図１５に、第１の構成と第２の構成を組み合わせたＡＤＣ４２とその周辺部の構成例を示す。
【０１２４】
図１５に示したＡＤＣ４２は、差動入力回路６１のトランジスタ８５に流れる電流を制御するバイアス回路５０１が、トランジスタ８５のゲートに接続されている。また、差動入力回路６１のトランジスタ８１に供給される参照信号REFを制御するＤＡＣ２５が、トランジスタ８１のゲートに接続されている。
【０１２５】
バイアス回路５０１とＤＡＣ２５には、それぞれ判定部４０１からの判定結果が供給される。バイアス回路５０１とＤＡＣ２５が行う制御は、上記した場合と同様である。
【０１２６】
すなわち、判定部４０１により、信号値がノイズに耐性を持たせるべき低輝度信号（信号レベルが低い）と判断された場合、バイアス回路５０１により、アナログ回路（ＡＤＣ４２など）へ電流値のフィードバックが行われ、ノイズが低減される方向へ働く。差動入力回路６１であれば、差動入力回路６１内に流れる電流Icmの電流値を増加させる制御が行われ、回路が発生する熱雑音を低減させるための制御が行われる。
【０１２７】
ＤＡＣ２５は、逆に電流値を少なくし、画素のＦＤ１２５の初期電圧を低く設定することで、暗電流ショットノイズを低減させるような制御が行われる。
【０１２８】
高照度時は、バイアス回路５０１は、差動入力回路６１内の電流Icmの電流を少なくするための制御を行う。この際、ノイズを増加させるものの、差動入力回路６１を低消費電力とすることを可能とする。ＤＡＣ２５は、バイアス回路５０１とは逆に電流を増加させ、高照度の信号が取れるようにＦＤ１２５の電圧を高くする制御を行う。
【０１２９】
このような構成としても、差動入力回路６１に流れる電流を制御し、ノイズを制御することができる。また、差動入力回路６１内の複数のトランジスタに流れる電流を個々に制御することで、ノイズをより適切に制御することができる。
【０１３０】
＜制御の適用タイミングについて＞
上記したように、判定部４０１による判定結果に基づき、ＡＤＣ４２内のノイズが制御される。この判定部４０１における判定結果が出されるタイミングと、その判定結果が適用されるタイミングについて図１６を参照して説明する。
【０１３１】
画素２１は、所定のタイミングで露光を開始する。図５を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかしながら、図５において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能であり、例えば、露光の開始は、ＯＦＧ（図５）の立ち下がりパルスで規定することもできる。
【０１３２】
露光開始から、転送信号TX（図５）の立ち下がり時間までが露光時間とされる。１画素で１個のＡＤＣ４２の場合、１：１であるが、複数画素でＦＤ１２５を共有し、１個のＡＤＣ４２を用いる場合、個別に露光時間を設定することができる（画素共有については後述する）。
【０１３３】
露光期間中に、ＲＳＴ（リセット）期間が設けられており、ＦＤ１２５の初期化、比較回路５１（図２）のAutoZeroが行われ、ＡＤＣ４２における処理を開始するための準備が行われる。その後、正帰還回路（ＰＳＢ）６３の初期化が行われ、同時にＤＡＣ２５の初期電圧も設定される。
【０１３４】
リセット期間後は、画素のリセットレベルのA/D変換期間であるＰ相取得期間（以下、単に、Ｐ相、Ｐ相取得期間などと記述する）とされる。ＤＡＣ２５の電圧が徐々に下げられ、ラッチ記憶部７２（図２）にデータが書き込まれる。差動入力回路６１に入力される画素回路４１からの信号とＤＡＣ２５からの信号が同一の値（同一電圧）となったときに比較回路５１からの出力が反転し、ラッチ記憶部７２への書き込みデータが書き込まれる。
【０１３５】
なおここでは、反応を高速化するための回路として、正帰還回路６３を備える場合を例に挙げて説明しているが、同様の機能（所定の時間でラッチデータを記憶する）を実現できる回路であれば、他の回路であっても良い。
【０１３６】
Ｐ相取得期間において取得されたデータは、Ｐ相出力期間においてＡＤＣ４２から出力される。
【０１３７】
Ｐ相出力期間の後には、画素の信号レベルのA/D変換期間であるＤ相取得期間（以下、単に、Ｄ相、Ｄ相取得期間などと記述する）が設けられている。Ｄ相取得期間においては、転送トランジスタ１２３（図４）がオンにされ、フォトダイオード１２１の信号が、ＦＤ１２５に転送される。ＤＡＣ２５の電圧が徐々に下げられ、時刻コード転送部２３からの時刻コードが、ラッチ制御回路７１（図２）に供給される。
【０１３８】
差動入力回路６１に入力される画素回路４１からの信号とＤＡＣ２５からの信号が同一の値（同一電圧）となったときに比較回路５１からの出力が反転し、その時点での時刻コードがラッチ記憶部７２に書き込まれる。
【０１３９】
ＤＡＣ２５からの信号（スロープ）を、ＧＮＤレベル（画素電流がオフする電圧）に降下させることで、画素２１内のＡＤＣ４２で消費される電力をゼロ状態にして、スタンバイ状態にされる。
【０１４０】
一方で、Ｄ相取得期間で取得されたデータは、Ｄ相出力期間においてＡＤＣ４２から出力される。
【０１４１】
ＡＤＣ４２からの信号を処理する処理部（不図示）は、Ｐ相のデータとＤ相のデータとのＣＤＳを行うことで、固定パターンノイズ、ＦＤ１２５のリセットノイズ、回路のリセットノイズの除去を行う。
【０１４２】
このとき、最終的に残るノイズは、アナログ回路が動作時に流す電流値で決まる熱ノイズ、1/fノイズ、Random Telegraph Signal(RTS)ノイズである。これらのノイズを制御するために、上記したように、出力された信号レベルに応じて、回路（ＡＤＣ４２）内の電流値を制御することで、ノイズの低減を図ることが可能となる。
【０１４３】
そこで、出力された信号レベルに応じてノイズを制御するタイミングとしては、例えば、図１６に示したようなタイミングがある。なおここでは、バイアス回路５０１によるノイズ制御を例に挙げて説明を行う。
【０１４４】
画素全ての信号を読み出し、その信号の平均値を算出し、その平均値からＡＤＣ４２内の所定のトランジスタに流す電流量を算出するようにしても良い。また、Ｄ相出力の一部を読み出し、その輝度値を判定し、次のフレームの電流値（バイアス値）を算出するようにしても良い。
【０１４５】
図１６において、Ｄ相出力期間において、判定部４０１により電流値Ｉｃｍが算出され、次のフレームの露光開始後、リセット期間前に、算出された電流値Ｉｃｍがアナログ回路、例えば、ＡＤＣ４２内の差動入力回路６１内に適用される。
【０１４６】
なお、Ｐ相出力期間において、電流値Ｉｃｍが算出され、同一フレームのＤ相取得期間に算出された電流値Ｉｃｍが適用されるように構成することもできる。しかしながら、このようにした場合、同一フレーム内におけるＰ相とＤ相とで、異なる電流値Icmが適用されたデータが用いられることになり、Ｐ相のデータとＤ相のデータとのＣＤＳにおいて、適切にノイズを除去できない可能性がある。
【０１４７】
よって、上記したように、Ｄ相出力期間において、電流値Ｉｃｍが算出され、次のフレームの露光開始後、リセット期間前、換言すれば、次のフレームのＰ相取得期間やＤ相取得期間に、算出された電流値Ｉｃｍが適用されるように構成する。
【０１４８】
なお、電流値Icmは、Ｐ相出力期間に算出され、次のフレームのＰ相取得期間やＤ相取得期間に、算出された電流値Ｉｃｍが適用されるように構成することも可能である。
【０１４９】
電流値Ｉｃｍの演算について説明を加える。ここでは、最大出力値が１４ビットである（０乃至１６３８３までとる）場合を例に挙げて説明する。ＣＤＳ後の出力が４０９６より少ないことが８フレーム続いた場合、処理対象（撮像されている）画像は暗いとの判定がなされ、低照度側のノイズを改善するための電流値Ｉｃｍの設定値を増加させるように駆動される。
【０１５０】
一方、ＣＤＳ後の出力が４０９６よりも大きな値が８フレーム続いた場合、高照度の信号が多く入っているとみなし、ショットノイズが支配的な画像が取得される可能性がある明るい画像であると判定し、電流値Ｉｃｍの設定を低減させるように駆動される。
【０１５１】
このようにヒステリシスを持たせることで、４０９６の閾値近くで、画面がちらつかないような仕組みを持たせるようにしても良い。なお、ここでは８フレームを一例として挙げたが、これ以外のフレーム数であっても勿論良い。
【０１５２】
＜共有画素構造＞
上記した実施の形態においては、比較回路５１は、１つの画素２１内に１つのＡＤＣ４２が配置される構成とされていたが、複数の画素２１で、１つのＡＤＣ４２を共有する構成とすることもできる。
【０１５３】
図１７は、複数の画素２１で１つのＡＤＣ４２を共有する画素共有の場合の比較回路５１の構成例を示す回路図である。図１７では、画素２１A、画素２１B、画素２１C、及び画素２１Dの４つの画素２１で１つのＡＤＣ４２を共有する場合の比較回路５１の構成例が示されている。
【０１５４】
図１７において、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の構成は、図２に示した構成と同様である。
【０１５５】
図１７では、４つの画素２１A乃至２１Dには画素回路４１A乃至４１Dが設けられ、画素回路４１A乃至４１Dには、フォトダイオード１２１ｑ、排出トランジスタ１２２ｑ、及び、転送トランジスタ１２３ｑが個別に設けられている。一方、リセットトランジスタ１２４’とＦＤ１２５’は、４つの画素２１A乃至２１Dで共有されている。
【０１５６】
なお、図１７では、比較回路５１の回路構成として、図２に示した回路構成を採用しているが、その他の回路構成を採用してもよい。
【０１５７】
このように、複数の画素２１で１つのＡＤＣ４２を共有する共有画素に対しても、図１２、図１３、または図１５に示したような構成を適用し、ＡＤＣ４２内の電流（ＡＤＣ４２のノイズ）を制御することができる。
【０１５８】
図１７に示した４画素共有の画素構成の場合の差動入力回路６１の構成は、例えば、図１２に示した画素共有ではない画素構成の場合の差動入力回路６１の構成と同一である。よって、例えば、図１２に示した場合と同様に図１７に示した４画素共有の画素構成においてバイアス回路５０１を設け、そのバイアス回路５０１が、差動入力回路６１内のトランジスタ８５のゲートに接続されている構成とすることができる。
【０１５９】
このように構成することで、図１２を参照して説明した場合と同じく、判定部４０１の判定（例えば、高照度であるか、低照度であるかの判定）に基づき、トランジスタ８５に流れる電流を制御することができ、差動入力回路６１（を含む比較回路５１）で発生するノイズを制御することができる。
【０１６０】
また、図１３に示した場合と同様に図１７に示した４画素共有の画素構成においてＤＡＣ２５を設け、そのＤＡＣ２５が、差動入力回路６１内のトランジスタ８１のゲートに接続されている構成とすることができる。
【０１６１】
このように構成することで、図１３を参照して説明した場合と同じく、判定部４０１の判定（例えば、高照度であるか、低照度であるかの判定）に基づき、トランジスタ８１に供給される参照信号REFを制御することができ、差動入力回路６１（を含む比較回路５１）で発生するノイズを制御することができる。
【０１６２】
また、図１５に示した場合と同様に図１７に示した４画素共有の画素構成においてバイアス回路５０１とＤＡＣ２５を設け、バイアス回路５０１が、差動入力回路６１内のトランジスタ８５のゲートに接続され、ＤＡＣ２５が、差動入力回路６１内のトランジスタ８１のゲートに接続されている構成とすることができる。
【０１６３】
このように構成することで、図１５を参照して説明した場合と同じく、判定部４０１の判定（例えば、高照度であるか、低照度であるかの判定）に基づき、トランジスタ８５に流れる電流を制御することができるとともに、トランジスタ８１に供給される参照信号REFを制御することができ、差動入力回路６１（を含む比較回路５１）で発生するノイズを制御することができる。
【０１６４】
＜共有画素における制御の適用タイミングについて＞
共有画素における判定部４０１における判定結果が出されるタイミングと、その判定結果が適用されるタイミングについて図１８を参照して説明する。
【０１６５】
共有画素において、各画素回路４１が行う処理は、図１６を参照して説明した場合と同様である。すなわち、各画素回路４１は、露光開始後、リセット期間、Ｐ相取得期間、Ｐ相出力期間、Ｄ相取得期間、およびＤ相出力期間が設けられ、それぞれの期間において、対応する処理を実行する。
【０１６６】
ここでは、排出トランジスタ１２２（ＯＦＧ）がオンにされることで露光が開始される場合を例に挙げて説明する。各画素回路４１においては、各画素回路４１に設けられている排出トランジスタ１２２の立ち下がりから、転送トランジスタ１２３の立ち下がりまでが露光期間とされる。
【０１６７】
４画素が個別に制御されることで、空間解像度的に、１画素ずつシフトしたグローバルシャッタの画像を４枚取得することができる。これら４枚の画像の露光時間を個別に制御する（同一の露光時間としない）ことで、HDR（ハイダイナミックレンジ）撮像が可能となる。
【０１６８】
例えば、画素回路４１Ａの露光時間をＴａ、画素回路４１Ｂの露光時間をＴｂ、画素回路４１Ｃの露光時間をＴｃ、画素回路４１Ｄの露光時間をＴｄとし、Ｔａ：Ｔｂ：Ｔｃ：Ｔｄ＝１：４：１６：６４とすると、露光時間比でダイナミックレンジを６４倍に増加させることができる。
【０１６９】
６４倍の露光で飽和してしまう画像であっても、１倍の露光で飽和していなければ、白飛びが発生することを防ぐことができる。
【０１７０】
このような駆動を行うとき、最も短い露光時間Ｔａで飽和せずに、全体として暗い場合、例えば、１ビットで６４ＬＳＢ以下の値であったとき、露光時間Ｔｄで取得した場合、ＣＤＳ後の出力が４０９６以下となる可能性が高い。このような場合、図１６を参照して説明した場合と同じく、例えば、８フレーム連続した後などに、最も露光時間が長い露光時間Ｔｄの読み出し時に、差動入力回路６１内の電流Ｉｃｍや差動入力回路６１に供給される（ＤＡＣ２５で生成される）参照信号Refの電流を制御し、ノイズの発生が抑制される。
【０１７１】
また、露光時間Ｔａのみの場合に、ショットノイズなどの影響で、設定精度が得られないときには、露光時間Ｔｂ，Ｔｃの信号を複合的に用いて、例えば、露光時間Ｔｂでの平均値が２５６、露光時間Ｔｃでの平均値が１０２４を超えているかどうかを同じく判定し、一定フレーム後に、露光時間Ｔｄに適用するといった制御でも良い。
【０１７２】
また、所定のフレームの露光時間Ｔｄで算出を行い、その所定のフレームの次のフレームの露光時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄに、算出された設定を適用するようにしても良い。このような制御によれば、HDRによる撮影を行いつつも、ノイズの影響を最も避けたい暗い画像が出力される長時間露光Ｔｄにのみに適用することで、消費電力の最適化を図ることが可能となる。
【０１７３】
なおここでは、Ｐ相、Ｄ相の順で４回出力される場合を例に挙げて説明したが、逆Ｄ相、Ｐ相の順番や、Ｐ相とＤ相との複合読み出し、４回ではなく、２回、１６回などの読み出しに対しても基本的に同様に、上記した本技術を適用することができる。
【０１７４】
なおここでは、４画素共有を例に挙げて説明したが、４画素共有以外の例えば２画素共有などに対しても本技術を適用することはできる。
【０１７５】
＜複数基板構成＞
これまでの説明では、撮像装置１が、１枚の半導体基板１１上に形成されるものとして説明したが、複数枚の半導体基板１１に回路を作り分けることで、撮像装置１を構成してもよい。
【０１７６】
図１９は、上側基板１１Aと下側基板１１Cの２枚の半導体基板１１を積層することで撮像装置１を構成する概念図を示している。
【０１７７】
上側基板１１Aには、フォトダイオード１２１を含む画素回路４１が少なくとも形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。上側基板１１Aと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
【０１７８】
図２０は、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成例を示している。上側基板１１Aには、画素回路４１と、ＡＤＣ４２のうちの差動入力回路６１のトランジスタ８１、８２、及び８５の回路が形成されている。下側基板１１Cには、トランジスタ８１、８２、及び８５を除くＡＤＣ４２の回路と時刻コード転送部２３が形成されている。
【０１７９】
上側基板１１Ａは、ＮＭＯＳのみからなる画素ウェハ（Wafer）とし、下側基板１１Ｃは、差動入力回路６１に含まれるＰＭＯＳよりも先の回路が形成されるロジックウェハ（Logic Wafer）とすることができる。このように構成することで、ＰＭＯＳのゆっくりとした差動入力回路６１の反応に対して、後段のＮＯＲの閾値を超えたところで、定電圧側へのＰＭＯＳへのフィードバック（PositiveFeedBack）し、急峻に反応することができる。
【０１８０】
このため、貫通電流の時間が最小化され、同時に外部から供給されるデジタル信号（グレイコード）を正確にラッチし、記憶することが可能となる。ラッチされたデータは、外部の処理部に出力され、ＣＤＳなどの処理に用いられる。
【０１８１】
＜複数基板構成２＞
図１９及び図２０は、撮像装置１を２枚の半導体基板１１で構成した例であるが、３枚の半導体基板１１で構成することもできる。
【０１８２】
図２１は、上側基板１１A、中間基板１１B、及び、下側基板１１Cの３枚の半導体基板１１を積層することで、撮像装置１を構成する概念図を示している。
【０１８３】
上側基板１１Aには、フォトダイオード１２１を含む画素回路４１と、比較回路５１の少なくとも一部の回路が形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。中間基板１１Bには、上側基板１１Aに配置されない比較回路５１の残りの回路が形成されている。上側基板１１Aと中間基板１１B、及び、中間基板１１Bと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
【０１８４】
図２２は、撮像装置１を３枚の半導体基板１１で形成する場合の各半導体基板１１の回路配置例を示している。
【０１８５】
図２２の例では、上側基板１１Aに配置した回路は、図２０に示した上側基板１１Aの回路と同じであり、比較回路５１の残りの回路が中間基板１１Bに配置され、データ記憶部５２と時刻コード転送部２３が下側基板１１Cに配置されている。
【０１８６】
図１９乃至図２２に示した例において、判定部４０１、バイアス回路５０１、ＤＡＣ２５などは下側基板１１Ｃに形成することができる。また、さらに下側基板１１Ｃに積層する基板を設け、その基板に判定部４０１、バイアス回路５０１、ＤＡＣ２５などを形成する用にしても良い。
【０１８７】
また、撮像装置１を積層構造とし、画素毎にＡＤＣ４２が接続された構成とすることもできる。例えば、１層目に光電変換素子（フォトダイオード１２１）が含まれ、光電変換素子毎に変換部（ＡＤＣ４２）が接続され、変換部は、１層目の下層にある２層目に形成されている構成とすることもできる。
【０１８８】
また、２層以上の複数のイメージセンサ（撮像装置１）からなる構造とすることもでき、複数のイメージセンサのそれぞれを異なる光、例えば、放射線、赤外光、環境光などを検出する撮像装置１とすることもできる。
【０１８９】
＜他の構成＞
本技術は、上記、例えば、図１０を参照して説明した構成に対して適用される範囲が限定されるのではなく、以下に示すような構成に対しても適用可能である。
【０１９０】
図２３は、本技術が適用されるＡＤＣ４２と周辺回路の他の構成を示す図である。図２３に示した構成は、図１０に示した構成と比較し、画素回路４１とＡＤＣ４２（加算部３０３）との間に、ソースフォロア６０２とＣＤＳ６０４が追加された構成とされている。また、ソースフォロア６０２でのノイズを制御する加算部６０１と、ＣＤＳ６０４でのノイズを制御する加算部６０３も追加された構成とされている。
【０１９１】
判定部４０１は、ＡＤＣ４２からの出力に応じて、ソースフォロア６０２、ＣＤＳ６０４、およびＡＤＣ４２のノイズ量を制御する。判定部４０１は、ソースフォロア６０２、ＣＤＳ６０４、およびＡＤＣ４２のうちの少なくとも１つのノイズ量を制御する。
【０１９２】
図２３では、判定部４０１の判定結果は、加算部６０１、加算部６０３、および加算部３０３にそれぞれ供給される場合を図示したが、例えば、ソースフォロア６０２の加算部６０１にのみ供給されるように構成することも可能である。またＣＤＳ６０４のみや、ＡＤＣ４２のみに判定部４０１からの判定結果が供給されるようにすること可能である。
【０１９３】
また、図２３に示したように、判定部４０１の判定結果は、加算部６０１、加算部６０３、および加算部３０３にそれぞれ供給されるようにし、ソースフォロア６０２、ＣＤＳ６０４、およびＡＤＣ４２のノイズ量がそれぞれ制御されるようにしても良い。この際、同一の判定結果が供給されるようにしても良いし、それぞれに適した異なる判定結果が供給されるようにしても良い。
【０１９４】
図２３に示した構成においては、例えば、ソースフォロア６０２の電流源の電流が制御されることで、ノイズの低減や低電力化が実現される。また、例えば、ＣＤＳ６０４を構成するアナログ素子の電流が制御されることで、ノイズの低減や低電力化が実現される。また、ＡＤＣ４２内の電流が、上記したようにして制御されることで、ノイズの低減や低電力化が実現される。
【０１９５】
図２４は、本技術が適用されるＡＤＣ４２と周辺回路の他の構成を示す図である。図２４に示した構成は、図１０に示した構成と比較し、画素回路４１とＡＤＣ４２（加算部３０３）との間に、ソースフォロア６０２が追加された構成とされている。また、ソースフォロア６０２でのノイズを制御する加算部６０１も追加された構成とされている。
【０１９６】
図２４に示した構成は、スロープ型のカラムＡＤＣに本技術を適用した場合の構成を示している。このような構成において、ソースフォロア６０２またはＡＤＣ４２のどちらか一方のみ、ノイズ量を制御するように構成することができる。またソースフォロア６０２とＡＤＣ４２のノイズ量をそれぞれ制御するように構成することができる。
【０１９７】
ソースフォロア６０２とＡＤＣ４２のノイズ量をそれぞれ制御するようにした場合、判定部４０１からの判定結果は、同一の判定結果が供給されるようにしても良いし、異なる判定結果が供給されるようにしても良い。
【０１９８】
図２４に示した構成においては、例えば、ソースフォロア６０２の電流源の電流が制御されることで、ノイズの低減や低電力化が実現される。また、ＡＤＣ４２内の電流が、上記したようにして制御されることで、ノイズの低減や低電力化が実現される。
【０１９９】
図２５は、本技術が適用されるＡＤＣ４２と周辺回路の他の構成を示す図である。図２５に示した構成は、図１０に示した構成と比較し、画素回路４１とＡＤＣ４２（加算部３０３）との間に、ソースフォロア６０２が追加された構成とされている。また、ソースフォロア６０２でのノイズを制御する加算部６０１も追加された構成とされている。さらに、ソースフォロア６０２からの出力に応じてＡＤＣ４２を制御する判定部６１１を追加した構成とされている。
【０２００】
図２５に示した構成は、適応ゲインマルチスロープ型のＡＤＣに本技術を適用した場合の構成を示している。このような構成において、ソースフォロア６０２またはＡＤＣ４２のどちらか一方のみ、ノイズ量を制御するように構成することができる。またソースフォロア６０２とＡＤＣ４２のノイズ量をそれぞれ制御するように構成することができる。
【０２０１】
ソースフォロア６０２とＡＤＣ４２のノイズ量をそれぞれ制御するようにした場合、判定部４０１からの判定結果は、同一の判定結果が供給されるようにしても良いし、異なる判定結果が供給されるようにしても良い。
【０２０２】
図２５に示した構成においては、例えば、ソースフォロア６０２の電流源の電流が制御されることで、ノイズの低減や低電力化が実現される。また、ＡＤＣ４２内の電流が、上記したようにして制御されることで、ノイズの低減や低電力化が実現される。
【０２０３】
図２６は、本技術が適用されるＡＤＣ４２と周辺回路の他の構成を示す図である。図２６に示した構成は、図１０に示した構成と比較し、画素回路４１とＡＤＣ４２（加算部３０３）との間に、ソースフォロア６０２とゲインアンプ６２２が追加された構成とされている。また、ソースフォロア６０２でのノイズを制御する加算部６０１と、ゲインアンプ６２２でのノイズを制御する加算部６２１も追加された構成とされている。
【０２０４】
判定部４０１は、ＡＤＣ４２からの出力に応じて、ソースフォロア６０２、ゲインアンプ６２２、およびＡＤＣ４２のそれぞれのノイズ量を制御する。判定部４０１は、ソースフォロア６０２、ゲインアンプ６２２、およびＡＤＣ４２のうちの少なくとも１つのノイズ量を制御する。
【０２０５】
判定部４０１は、ソースフォロア６０２、ゲインアンプ６２２、およびＡＤＣ４２に、同一の判定結果を供給するようにしても良いし、異なる判定結果を供給するようにしても良い。
【０２０６】
図２６に示した構成においては、例えば、ソースフォロア６０２の電流源の電流が制御されることで、ノイズの低減や低電力化が実現される。また、例えば、ゲインアンプ６２２を構成するアナログ素子の電流が制御されることで、ノイズの低減や低電力化が実現される。また、ＡＤＣ４２内の電流が、上記したようにして制御されることで、ノイズの低減や低電力化が実現される。
【０２０７】
これらの構成のいずれにも本技術を適用することが可能であり、適用することで、ＡＤ変換された出力信号から適応的に、アナログ回路、例えば、ソースフォロア、ゲインアンプ、ＣＤＳ、ＡＤＣなどで消費される電流を可変調整することができ、高照度時に低電力、低照度時に低ノイズを実現することが可能となる。
【０２０８】
またこれらの構成のいずれにも、図１９乃至２２を参照して説明した積層構造を適用することができる。
【０２０９】
＜電子機器への適用例＞
本開示は、撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０２１０】
図２７は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
【０２１１】
図２７の撮像装置８００は、レンズ群などからなる光学部８０１、上記した撮像装置１の構成が採用される撮像装置（撮像デバイス）８０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路８０３を備える。また、撮像装置８００は、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７、および電源部８０８も備える。DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７および電源部８０８は、バスライン８０９を介して相互に接続されている。
【０２１２】
光学部８０１は、被写体からの入射光（像光）を取り込んで撮像装置８０２の撮像面上に結像する。撮像装置８０２は、光学部８０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【０２１３】
表示部８０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、撮像装置８０２で撮像された動画または静止画を表示する。記録部８０６は、撮像装置８０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【０２１４】
操作部８０７は、ユーザによる操作の下に、撮像装置８００が持つ様々な機能について操作指令を発する。電源部８０８は、DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６および操作部８０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２１５】
撮像装置８０２として、上述した構成を採用した撮像装置１を用いることができる。
【０２１６】
本開示は、撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
【０２１７】
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０２１８】
上述した各実施の形態の回路構成は、電子を電荷とする回路構成として説明したが、本開示は、正孔を電荷とする回路構成とすることもできる。また、上述した各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLowが反対の信号となる。
【０２１９】
上述した各実施の形態では、参照信号REFが時間経過に応じてレベル（電圧）が単調減少するスロープ信号であるとして説明したが、参照信号REFは、時間経過に応じてレベル（電圧）が単調増加するスロープ信号とすることもできる。
【０２２０】
その他、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。上述した実施の形態では説明していない他の実施の形態どうしを適宜組み合わせた形態も可能である。
【０２２１】
＜体内情報取得システムへの応用例＞
【０２２２】
図２８は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。
【０２２３】
体内情報取得システム10001は、カプセル型内視鏡10100と、外部制御装置10200とから構成される。
【０２２４】
カプセル型内視鏡10100は、検査時に、患者によって飲み込まれる。カプセル型内視鏡10100は、撮像機能及び無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置10200に順次無線送信する。
【０２２５】
外部制御装置10200は、体内情報取得システム10001の動作を統括的に制御する。また、外部制御装置10200は、カプセル型内視鏡10100から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。
【０２２６】
体内情報取得システム10001では、このようにして、カプセル型内視鏡10100が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。
【０２２７】
カプセル型内視鏡10100と外部制御装置10200の構成及び機能についてより詳細に説明する。
【０２２８】
カプセル型内視鏡10100は、カプセル型の筐体10101を有し、その筐体10101内には、光源部10111、撮像部10112、画像処理部10113、無線通信部10114、給電部10115、電源部10116、及び制御部10117が収納されている。
【０２２９】
光源部10111は、例えばLED(light emitting diode)等の光源から構成され、撮像部10112の撮像視野に対して光を照射する。
【０２３０】
撮像部10112は、撮像素子、及び当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部10112では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部10112によって生成された画像信号は、画像処理部10113に提供される。
【０２３１】
画像処理部10113は、CPU(Central Processing Unit)やGPU(Graphics Processing Unit)等のプロセッサによって構成され、撮像部10112によって生成された画像信号に対して各種の信号処理を行う。画像処理部10113は、信号処理を施した画像信号を、RAWデータとして無線通信部10114に提供する。
【０２３２】
無線通信部10114は、画像処理部10113によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ10114Aを介して外部制御装置10200に送信する。また、無線通信部10114は、外部制御装置10200から、カプセル型内視鏡10100の駆動制御に関する制御信号を、アンテナ10114Aを介して受信する。無線通信部10114は、外部制御装置10200から受信した制御信号を制御部10117に提供する。
【０２３３】
給電部10115は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、及び昇圧回路等から構成される。給電部10115では、いわゆる非接触充電の原理を用いて電力が生成される。
【０２３４】
電源部10116は、二次電池によって構成され、給電部10115によって生成された電力を蓄電する。図２８では、図面が煩雑になることを避けるために、電源部10116からの電力の供給先を示す矢印等の図示を省略しているが、電源部10116に蓄電された電力は、光源部10111、撮像部10112、画像処理部10113、無線通信部10114、及び制御部10117に供給され、これらの駆動に用いられ得る。
【０２３５】
制御部10117は、CPU等のプロセッサによって構成され、光源部10111、撮像部10112、画像処理部10113、無線通信部10114、及び、給電部10115の駆動を、外部制御装置10200から送信される制御信号に従って適宜制御する。
【０２３６】
外部制御装置10200は、CPU，GPU等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置10200は、カプセル型内視鏡10100の制御部10117に対して制御信号を、アンテナ10200Aを介して送信することにより、カプセル型内視鏡10100の動作を制御する。カプセル型内視鏡10100では、例えば、外部制御装置10200からの制御信号により、光源部10111における観察対象に対する光の照射条件が変更され得る。また、外部制御装置10200からの制御信号により、撮像条件（例えば、撮像部10112におけるフレームレート、露出値等）が変更され得る。また、外部制御装置10200からの制御信号により、画像処理部10113における処理の内容や、無線通信部10114が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。
【０２３７】
また、外部制御装置10200は、カプセル型内視鏡10100から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、NR(Noise reduction)処理及び／又は手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の信号処理を行うことができる。外部制御装置10200は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置10200は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。
【０２３８】
以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、光源部10111〜制御部10117のどれかに適用され得る。具体的には、図３などに示したＡＤＣ４２を含む撮像装置１を、撮像部10112に適用することができる。
【０２３９】
＜内視鏡手術システムへの応用例＞
【０２４０】
図２９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【０２４１】
図２９では、術者（医師）11131が、内視鏡手術システム11000を用いて、患者ベッド11133上の患者11132に手術を行っている様子が図示されている。図示するように、内視鏡手術システム11000は、内視鏡11100と、気腹チューブ11111やエネルギー処置具11112等の、その他の術具11110と、内視鏡11100を支持する支持アーム装置11120と、内視鏡下手術のための各種の装置が搭載されたカート11200と、から構成される。
【０２４２】
内視鏡11100は、先端から所定の長さの領域が患者11132の体腔内に挿入される鏡筒11101と、鏡筒11101の基端に接続されるカメラヘッド11102と、から構成される。図示する例では、硬性の鏡筒11101を有するいわゆる硬性鏡として構成される内視鏡11100を図示しているが、内視鏡11100は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【０２４３】
鏡筒11101の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡11100には光源装置11203が接続されており、当該光源装置11203によって生成された光が、鏡筒11101の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者11132の体腔内の観察対象に向かって照射される。なお、内視鏡11100は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【０２４４】
カメラヘッド11102の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、RAWデータとしてカメラコントロールユニット(CCU: Camera Control Unit)11201に送信される。
【０２４５】
CCU11201は、CPU(Central Processing Unit)やGPU(Graphics Processing Unit)等によって構成され、内視鏡11100及び表示装置11202の動作を統括的に制御する。さらに、CCU11201は、カメラヘッド11102から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【０２４６】
表示装置11202は、CCU11201からの制御により、当該CCU11201によって画像処理が施された画像信号に基づく画像を表示する。
【０２４７】
光源装置11203は、例えばLED(light emitting diode)等の光源から構成され、術部等を撮影する際の照射光を内視鏡11100に供給する。
【０２４８】
入力装置11204は、内視鏡手術システム11000に対する入力インタフェースである。ユーザは、入力装置11204を介して、内視鏡手術システム11000に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡11100による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【０２４９】
処置具制御装置11205は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具11112の駆動を制御する。気腹装置11206は、内視鏡11100による視野の確保及び術者の作業空間の確保の目的で、患者11132の体腔を膨らめるために、気腹チューブ11111を介して当該体腔内にガスを送り込む。レコーダ11207は、手術に関する各種の情報を記録可能な装置である。プリンタ11208は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【０２５０】
なお、内視鏡11100に術部を撮影する際の照射光を供給する光源装置11203は、例えばLED、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。RGBレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置11203において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、RGBレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド11102の撮像素子の駆動を制御することにより、RGBそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【０２５１】
また、光源装置11203は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド11102の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【０２５２】
また、光源装置11203は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察(Narrow Band Imaging)が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置11203は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【０２５３】
図３０は、図２９に示すカメラヘッド11102及びCCU11201の機能構成の一例を示すブロック図である。
【０２５４】
カメラヘッド11102は、レンズユニット11401と、撮像部11402と、駆動部11403と、通信部11404と、カメラヘッド制御部11405と、を有する。CCU11201は、通信部11411と、画像処理部11412と、制御部11413と、を有する。カメラヘッド11102とCCU11201とは、伝送ケーブル11400によって互いに通信可能に接続されている。
【０２５５】
レンズユニット11401は、鏡筒11101との接続部に設けられる光学系である。鏡筒11101の先端から取り込まれた観察光は、カメラヘッド11102まで導光され、当該レンズユニット11401に入射する。レンズユニット11401は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【０２５６】
撮像部11402を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部11402が多板式で構成される場合には、例えば各撮像素子によってRGBそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部11402は、3D(dimensional)表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。3D表示が行われることにより、術者11131は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部11402が多板式で構成される場合には、各撮像素子に対応して、レンズユニット11401も複数系統設けられ得る。
【０２５７】
また、撮像部11402は、必ずしもカメラヘッド11102に設けられなくてもよい。例えば、撮像部11402は、鏡筒11101の内部に、対物レンズの直後に設けられてもよい。
【０２５８】
駆動部11403は、アクチュエータによって構成され、カメラヘッド制御部11405からの制御により、レンズユニット11401のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部11402による撮像画像の倍率及び焦点が適宜調整され得る。
【０２５９】
通信部11404は、CCU11201との間で各種の情報を送受信するための通信装置によって構成される。通信部11404は、撮像部11402から得た画像信号をRAWデータとして伝送ケーブル11400を介してCCU11201に送信する。
【０２６０】
また、通信部11404は、CCU11201から、カメラヘッド11102の駆動を制御するための制御信号を受信し、カメラヘッド制御部11405に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【０２６１】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてCCU11201の制御部11413によって自動的に設定されてもよい。後者の場合には、いわゆるAE(Auto Exposure)機能、AF(Auto Focus)機能及びAWB(Auto White Balance)機能が内視鏡11100に搭載されていることになる。
【０２６２】
カメラヘッド制御部11405は、通信部11404を介して受信したCCU11201からの制御信号に基づいて、カメラヘッド11102の駆動を制御する。
【０２６３】
通信部11411は、カメラヘッド11102との間で各種の情報を送受信するための通信装置によって構成される。通信部11411は、カメラヘッド11102から、伝送ケーブル11400を介して送信される画像信号を受信する。
【０２６４】
また、通信部11411は、カメラヘッド11102に対して、カメラヘッド11102の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【０２６５】
画像処理部11412は、カメラヘッド11102から送信されたRAWデータである画像信号に対して各種の画像処理を施す。
【０２６６】
制御部11413は、内視鏡11100による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部11413は、カメラヘッド11102の駆動を制御するための制御信号を生成する。
【０２６７】
また、制御部11413は、画像処理部11412によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置11202に表示させる。この際、制御部11413は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部11413は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具11112の使用時のミスト等を認識することができる。制御部11413は、表示装置11202に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者11131に提示されることにより、術者11131の負担を軽減することや、術者11131が確実に手術を進めることが可能になる。
【０２６８】
カメラヘッド11102及びCCU11201を接続する伝送ケーブル11400は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【０２６９】
ここで、図示する例では、伝送ケーブル11400を用いて有線で通信が行われていたが、カメラヘッド11102とCCU11201との間の通信は無線で行われてもよい。
【０２７０】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡11100や、カメラヘッド11102（の撮像部11402）、CCU11201（の画像処理部11412）等に適用され得る。具体的には、図３などに示したＡＤＣ４２を含む撮像装置１を、撮像部10402に適用することができる。
【０２７１】
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
【０２７２】
＜移動体への応用例＞
【０２７３】
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【０２７４】
図３１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【０２７５】
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図３１に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(interface)12053が図示されている。
【０２７６】
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【０２７７】
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【０２７８】
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【０２７９】
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【０２８０】
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【０２８１】
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
【０２８２】
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２８３】
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【０２８４】
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３１の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【０２８５】
図３２は、撮像部12031の設置位置の例を示す図である。
【０２８６】
図３２では、撮像部12031として、撮像部12101，12102，12103，12104，12105を有する。
【０２８７】
撮像部12101，12102，12103，12104，12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102，12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部12105は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【０２８８】
なお、図３２には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112，12113は、それぞれサイドミラーに設けられた撮像部12102，12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
【０２８９】
撮像部12101ないし12104の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【０２９０】
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化（車両12100に対する相対速度）を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度（例えば、0km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【０２９１】
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【０２９２】
撮像部12101ないし12104の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
【０２９３】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部12031等に適用され得る。具体的には、図３などに示したＡＤＣ４２を含む撮像装置１を、撮像部12031に適用することができる。
【０２９４】
なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０２９５】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０２９６】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０２９７】
なお、本技術は以下のような構成も取ることができる。
（１）
光電変換素子と、
前記光電変換素子からの信号をデジタル信号に変換する変換部と、
前記変換部からの出力信号に基づき、アナログ回路に流す電流を制御する制御部と
を備える撮像装置。
（２）
前記変換部は、時間経過に応じてレベルが単調減少するスロープ信号を用いて、前記光電変換素子からの信号をデジタル信号に変換する
前記（１）に記載の撮像装置。
（３）
前記制御部は、前記出力信号のレベルが大きい場合、前記アナログ回路に流す電流を低減させる制御を行う
前記（１）または（２）に記載の撮像装置。
（４）
前記制御部は、前記出力信号のレベルが小さい場合、前記アナログ回路に流す電流を増大させる制御を行う
前記（１）乃至（３）のいずれかに記載の撮像装置。
（５）
前記アナログ回路は、ソースフォロアであり、
前記制御部は、前記ソースフォロアの電流を制御する
前記（１）乃至（４）のいずれかに記載の撮像装置。
（６）
前記アナログ回路は、ゲインアンプであり、
前記制御部は、前記ゲインアンプの電流を制御する
前記（１）乃至（５）のいずれかに記載の撮像装置。
（７）
前記アナログ回路は、前記変換部に含まれる比較回路であり、
前記制御部は、前記比較回路の電流を制御する
前記（１）乃至（６）のいずれかに記載の撮像装置。
（８）
前記アナログ回路は、前記変換部に供給する参照信号を生成する参照信号生成部であり、
前記制御部は、前記参照信号生成部の電流を制御する
前記（１）乃至（７）のいずれかに記載の撮像装置。
（９）
前記制御部は、全画素毎、画素毎、カラム毎、または画素ブロック毎に制御を行う
前記（１）乃至（８）のいずれかに記載の撮像装置。
（１０）
前記制御部は、フレーム毎、１フレームを生成するサブフレーム毎、または所定数のフレーム毎に制御を行う
前記（１）乃至（９）のいずれかに記載の撮像装置。
（１１）
前記制御部が行う制御の更新は、ヒステリシスを有する
前記（１０）に記載の撮像装置。
（１２）
前記制御部は、画素のリセットレベルのA/D変換期間と信号レベルのA/D変換期間で同一の制御を行う
前記（１）乃至（１１）のいずれかに記載の撮像装置。
（１３）
１フレームが複数のサブフレームから生成される場合、
前記制御部は、前記アナログ回路に流す電流として所定のサブフレームで算出された電流値を、同一フレーム内の他のサブフレームに対して適用する
前記（１）乃至（１２）のいずれかに記載の撮像装置。
（１４）
前記出力信号は、所定の画素領域周辺を代表する画素から読み出された信号であり、
前記制御部は、読み出された信号に基づき前記制御を行う
前記（１）乃至（１３）のいずれかに記載の撮像装置。
（１５）
前記画素領域周辺を代表する画素は、像面位相差画素である
前記（１４）に記載の撮像装置。
（１６）
積層構造とされている
前記（１）乃至（１５）のいずれかに記載の撮像装置。
（１７）
１層目に前記光電変換素子が含まれ、２層目に前記変換部が含まれ、前記光電変換素子毎に前記変換部が接続されている
前記（１）乃至（１６）のいずれかに記載の撮像装置。
（１８）
前記光電変換素子は、放射線、赤外光、環境光のいずれかを検出する
前記（１）乃至（１７）のいずれかに記載の撮像装置。
（１９）
１つの前記変換部は、複数の前記光電変換素子からの出力信号を処理する
前記（１）乃至（１８）のいずれかに記載の撮像装置。
（２０）
光電変換素子と、
前記光電変換素子からの信号をデジタル信号に変換する変換部と、
前記変換部からの出力信号に基づき、アナログ回路に流す電流を制御する制御部と
を備える撮像装置
を含む電子機器。
【符号の説明】
【０２９８】
１  撮像装置，  ２１  画素，  ２２  画素アレイ部，  ２３  時刻コード転送部，  ２５  ＤＡＣ，  ２６  時刻コード発生部，  ２８  出力部，  ４１  画素回路，  ４２  ＡＤＣ，  ５１  比較回路，  ５２  データ記憶部，  ６１  差動入力回路，  ６２  電圧変換回路，  ６３  正帰還回路，  ７１  ラッチ制御回路，  ７２  ラッチ記憶部，  ８１乃至８７,９１  トランジスタ，  １０１乃至１０５,１１１乃至１１３  トランジスタ，  ４０１  判定部，  ５０１  バイアス回路
【図１】
2018030137.tif 000003
【図２】
2018030137.tif 000004
【図３】
2018030137.tif 000005
【図４】
2018030137.tif 000006
【図５】
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【図６】
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【図７】
2018030137.tif 000009
【図８】
2018030137.tif 000010
【図９】
2018030137.tif 000011
【図１０】
2018030137.tif 000012
【図１１】
2018030137.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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