(57)【要約】  撮像素子は、光を光電変換して電荷を生成する第１の光電変換部および第２の光電変換部と、前記第１の光電変換部で生成された電荷に基づく第１の信号および前記第２の光電変換部で生成された電荷に基づく第２の信号を出力する出力部と、前記出力部から前記第１の信号および前記第２の信号が出力されるとき、前記出力部の容量を調整する調整部と、を有する画素を備える。
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【特許請求の範囲】
【請求項１】
光を光電変換して電荷を生成する第１の光電変換部および第２の光電変換部と、前記第１の光電変換部で生成された電荷に基づく第１の信号および前記第２の光電変換部で生成された電荷に基づく第２の信号を出力する出力部と、前記出力部から前記第１の信号および前記第２の信号が出力されるとき、前記出力部の容量を調整する調整部と、を有する画素を備える撮像素子。
【請求項２】
請求項１に記載の撮像素子において、
前記出力部は、第１の出力部と第２の出力部とを有し、
前記第１の出力部から前記第１の信号および前記第２の信号が出力されるとき、前記調整部は前記出力部の容量を調整する撮像素子。
【請求項３】
請求項２に記載の撮像素子において、
前記調整部は、前記第１の出力部および前記第２の出力部から前記第１の信号および前記第２の信号が出力されるときの前記出力部の容量と、前記第１の出力部から前記第１の信号および前記第２の信号が出力されるときの前記出力部の容量とが同じになるよう前記出力部の容量を調整する撮像素子。
【請求項４】
請求項２または請求項３に記載の撮像素子において、
前記第１の出力部と前記第２の出力部とを接続する第１の接続部を有し、
前記調整部は、前記第１の接続部により前記出力部の容量を調整する撮像素子。
【請求項５】
請求項４に記載の撮像素子において、
前記調整部は、前記第１の出力部から前記第１の信号および前記第２の信号が出力されるとき、前記第１の接続部は前記第１の出力部と前記第２の出力部とを接続する撮像素子。
【請求項６】
光を光電変換して電荷を生成する第１の光電変換部及び第２の光電変換部と、前記第１の光電変換部により生成された電荷に基づく信号を出力し、第１の信号線と接続される第１の出力部と、前記第２の光電変換部により生成された電荷に基づく信号を出力し、第２の信号線と接続される第２の出力部と、前記第１の出力部と前記第２の出力部との間に配置された第１の接続部とを有する画素を備える撮像素子。
【請求項７】
請求項６に記載の撮像素子において、
前記第１の光電変換部により生成された電荷に基づく信号と前記第２の光電変換部により生成された電荷に基づく信号とが前記第１の信号線に出力されるとき、前記第１の接続部は前記第１の出力部と前記第２の出力部とを接続する撮像素子。
【請求項８】
請求項６または請求項７に記載の撮像素子において、
前記第１の光電変換部により生成された電荷に基づく信号が前記第１の信号線に出力され、前記第２の光電変換部により生成された電荷に基づく信号が前記第２の信号線に出力されるとき、前記第１の接続部は前記第１の出力部と前記第２の出力部とを切断する撮像素子。
【請求項９】
請求項６から請求項８までのいずれか一項に記載の撮像素子において、
前記画素は、前記第１の光電変換部で生成された電荷を蓄積する第１の蓄積部と、前記第２の光電変換部で生成された電荷を蓄積する第２の蓄積部と、前記第１の蓄積部と前記第２の蓄積部とを接続する第２の接続部とを有する撮像素子。
【請求項１０】
請求項９に記載の撮像素子において、
前記第１の光電変換部により生成された電荷および前記第２の光電変換部により生成された電荷に基づく信号が前記第１の信号線に出力されるとき、前記第２の接続部は前記第１の蓄積部と前記第２の蓄積部とを切断する撮像素子。
【請求項１１】
請求項９または請求項１０に記載の撮像素子において、
前記第１の接続部により前記第１の出力部と前記第２の出力部とが接続されるとき、前記第２の接続部は前記第１の蓄積部と前記第２の蓄積部とを切断する撮像素子。
【請求項１２】
請求項６から請求項１１までのいずれか一項に記載の撮像素子において、
前記第１の出力部は、前記第１の光電変換部により生成された電荷に基づく第１の信号を生成する第１の増幅トランジスタと、前記第１の増幅トランジスタと前記第１の信号線とを接続する第１の選択トランジスタとを有し、
前記第２の出力部は、前記第２の光電変換部により生成された電荷に基づく第２の信号を生成する第２の増幅トランジスタと、前記第２の増幅トランジスタと前記第２の信号線とを接続する第２の選択トランジスタとを有し、
前記第１の接続部は、前記第１の増幅トランジスタと前記第１の選択トランジスタの間と、前記第２の増幅トランジスタと前記第２の選択トランジスタの間とを接続する撮像素子。
【請求項１３】
請求項１２に記載の撮像素子において、
前記第１の信号および前記第２の信号が前記第１の信号線に出力されるとき、前記第１の接続部は、前記第１の増幅トランジスタと前記第１の選択トランジスタの間と、前記第２の増幅トランジスタと前記第２の選択トランジスタの間とを接続する撮像素子。
【請求項１４】
請求項１２または請求項１３に記載の撮像素子において、
前記第１の増幅トランジスタと前記第１の信号線とが第１の選択トランジスタにより接続され、前記第２の増幅トランジスタと前記第２の信号線とが第２の選択トランジスタにより接続されないとき、前記第１の接続部は、前記第１の増幅トランジスタと前記第１の選択トランジスタの間と、前記第２の増幅トランジスタと前記第２の選択トランジスタの間とを接続する撮像素子。
【請求項１５】
請求項１２から請求項１４までのいずれか一項に記載の撮像素子において、
前記第１の信号が前記第１の信号線に出力され、前記第２の信号が前記第２の信号線に出力されるとき、前記第１の接続部は、前記第１の増幅トランジスタと前記第１の選択トランジスタの間と、前記第２の増幅トランジスタと前記第２の選択トランジスタの間とを切断する撮像素子。
【請求項１６】
請求項１２から請求項１５までのいずれか一項に記載の撮像素子において、
前記第１の増幅トランジスタと前記第１の信号線とが第１の選択トランジスタにより接続され、前記第２の増幅トランジスタと前記第２の信号線とが第２の選択トランジスタにより接続されるとき、前記第１の接続部は、前記第１の増幅トランジスタと前記第１の選択トランジスタの間と、前記第２の増幅トランジスタと前記第２の選択トランジスタの間とを切断する撮像素子。
【請求項１７】
請求項６から請求項１６までのいずれか一項に記載の撮像素子において、
前記画素は第１方向に複数配置され、複数の前記画素は第１の画素と第２の画素とを有し、
前記第１の画素の前記第１及び第２の光電変換部により生成された電荷に基づく信号は前記第１の信号線に出力され、前記第２の画素の前記第１及び第２の光電変換部により生成された電荷に基づく信号は前記第２の信号線に出力される撮像素子。
【請求項１８】
請求項１７に記載の撮像素子において、
前記第１の画素の前記第１及び第２の光電変換部により生成された電荷に基づく信号が前記第１の信号線に出力され、前記第２の画素の前記第１及び第２の光電変換部により生成された電荷に基づく信号が前記第２の信号線に出力される第１の動作、
および前記第１の画素の前記第１及び第２の光電変換部により生成された電荷に基づく信号と、前記第２の画素の前記第１及び第２の光電変換部により生成された電荷に基づく信号とが前記第１の信号線に出力される第２の動作を有する撮像素子。
【請求項１９】
請求項４から請求項１８までのいずれか一項に記載の撮像素子において
前記第１の接続部は、前記第１の出力部と前記第２の出力部とを電気的に接続／切断するスイッチである撮像素子。
【請求項２０】
請求項１から請求項１９までのいずれか一項に記載の撮像素子と、
前記撮像素子から出力される信号に基づいて画像データを生成する画像生成部と、
を備える電子カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子および電子カメラに関する。
【背景技術】
【０００２】
２つの受光素子の電荷を加算（混合）し、加算電荷に対応する電位を読み出す撮像装置が知られている（特許文献１）。しかし、従来の撮像装置は、加算電荷を電位に変換する際の変換ゲインが変動するという問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特開２０１６−１３９８５９号公報
【発明の概要】
【０００４】
本発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する第１の光電変換部および第２の光電変換部と、前記第１の光電変換部で生成された電荷に基づく第１の信号および前記第２の光電変換部で生成された電荷に基づく第２の信号を出力する出力部と、前記出力部から前記第１の信号および前記第２の信号が出力されるとき、前記出力部の容量を調整する調整部と、を有する画素を備える。
本発明の第２の態様によると、撮像素子は、光を光電変換して電荷を生成する第１の光電変換部及び第２の光電変換部と、前記第１の光電変換部により生成された電荷に基づく信号を出力し、第１の信号線と接続される第１の出力部と、前記第２の光電変換部により生成された電荷に基づく信号を出力し、第２の信号線と接続される第２の出力部と、前記第１の出力部と前記第２の出力部との間に配置された第１の接続部とを有する画素を備える。
本発明の第３の態様によると、電子カメラは、第１または第２の態様による撮像素子と、前記撮像素子から出力される信号に基づいて画像データを生成する画像生成部と、を備える。
【図面の簡単な説明】
【０００５】
【図１】第１の実施の形態に係る撮像装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る画素の構成を示す回路図。
【図３】第１の実施の形態に係る撮像素子の動作例を説明するための図。
【図４】第１の実施の形態に係る撮像素子の別の動作例を説明するための図。
【図５】第１の実施の形態に係る撮像素子の一部の構成を示す回路図。
【図６】第１の実施の形態に係る撮像素子の動作例を示すタイミングチャート。
【図７】第１の実施の形態に係る撮像素子の別の動作例を示すタイミングチャート。
【図８】第２の実施の形態に係る画素の構成を示す回路図。
【図９】第３の実施の形態に係る画素の構成を示す回路図。
【図１０】第３の実施の形態に係る撮像素子の一部の構成を示す回路図。
【図１１】第３の実施の形態に係る撮像素子の動作例を示すタイミングチャート。
【図１２】第３の実施の形態に係る撮像素子の別の動作例を示すタイミングチャート。
【図１３】変形例１に係る画素の構成を示す回路図。
【発明を実施するための形態】
【０００６】
（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。図１では、第１の実施の形態に係る撮像装置の一例である電子カメラ１（以下、カメラ１と称する）の構成例を示す。カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮像光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。
【０００７】
撮像素子３は、例えば、ＣＭＯＳイメージセンサである。撮像素子３は、撮像光学系２の射出瞳を通過した光束を受光して、被写体像を撮像する。撮像素子３には、後に詳述するように、マイクロレンズと、複数の光電変換部（例えば２つの光電変換部）とを有する複数の画素が二次元状（行方向及びそれと交差する列方向）に配置される。光電変換部は、例えばフォトダイオード（ＰＤ）によって構成される。撮像素子３は、入射した光を光電変換して信号を生成し、生成した信号を制御部４に出力する。
【０００８】
撮像素子３は、詳細は後述するが、画像データを生成するための信号すなわち撮像信号と、撮像光学系２の焦点について位相差式焦点検出を行うための一対の焦点検出信号すなわち第１及び第２の焦点検出信号とを、制御部４に出力する。この第１及び第２の焦点検出信号は、撮像光学系２の射出瞳の第１及び第２の領域をそれぞれ通過した第１及び第２の光束による第１及び第２の像をそれぞれ光電変換した信号である。
【０００９】
メモリ５は、例えば、メモリカード等の記録媒体である。メモリ５には、画像データ等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって行われる。表示部６は、画像データに基づく画像、シャッター速度や絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた操作信号を制御部４へ出力する。
【００１０】
制御部４は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成され、制御プログラムに基づきカメラ１の各部を制御する。制御部４は、画像データ生成部４ａと、焦点検出部４ｂとを有する。画像データ生成部４ａは、撮像素子３から出力される撮像信号に各種の画像処理を行って画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。
【００１１】
焦点検出部４ｂは、公知の位相差検出方式により、撮像光学系２の自動焦点調節（ＡＦ）に必要な焦点検出処理を行う。具体的には、焦点検出部４ｂは、撮像素子３から出力される一対の焦点検出信号に基づき、第１及び第２の像の像ズレ量を検出し、検出した像ズレ量に基づいてデフォーカス量を算出する。焦点調節レンズがデフォーカス量に応じて駆動されることにより、焦点調節が自動で行われる。
【００１２】
制御部４は、撮像素子３の各画素の複数の光電変換部からの信号を個別に読み出す処理（第１の制御モード）と、複数の光電変換部からの信号を加算して読み出す処理（第２の制御モード）とを行う。本実施の形態では、詳細は後述するが、制御部４は、第１の制御モードの場合は、第１の光電変換部で生成された電荷による信号と第２の光電変換部で生成された電荷による信号を、一対の焦点検出信号として個別に、即ち独立に読み出す。
【００１３】
第２の制御モードでは、制御部４は、第１及び第２の光電変換部の各々からの信号を加算する処理を行って、撮像信号として読み出す。ここで、「加算する処理」とは、複数の信号を平均化する処理や、複数の信号に対して重み付けを行って加算する処理等を含む。制御部４は、位相差方式のＡＦを行う場合は第１の制御モードを行って撮像素子３から一対の焦点検出信号を読み出し、画像データの生成を行う場合は第２の制御モードを行って撮像素子３から撮像信号を読み出す。
【００１４】
図２は、第１の実施の形態に係る撮像素子３の画素の構成を示す回路図である。画素１０は、マイクロレンズＭＬと、第１の光電変換部１１ａと、第２の光電変換部１１ｂと、第１の転送部１２ａと、第２の転送部１２ｂと、第１のリセット部１３ａと、第２のリセット部１３ｂと、第１のフローティングディフュージョン（ＦＤ）１４ａと、第２のフローティングディフュージョン（ＦＤ）１４ｂとを有する。画素１０は、さらに、第１の増幅部１５ａと、第２の増幅部１５ｂと、第１の選択部１６ａと、第２の選択部１６ｂと、加算スイッチ部１７と、結合スイッチ部１８とを有する。
【００１５】
マイクロレンズＭＬは、図１の撮像光学系２を介して入射された光を第１の光電変換部１１ａ及び第２の光電変換部１１ｂに集光する。なお、マイクロレンズＭＬは、マイクロレンズＭＬを通過した光束が第１及び第２の光電変換部１１ａ、１１ｂに入射することを示すために、第１及び第２の光電変換部１１ａ、１１ｂを囲む楕円形状の線で示されている。この楕円形状がマイクロレンズＭＬの実際の大きさや、実際の形状を表すものではない。
【００１６】
第１の光電変換部１１ａ及び第２の光電変換部１１ｂは、フォトダイオードＰＤ（ＰＤａ、ＰＤｂ）であり、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。第１の光電変換部１１ａ及び第２の光電変換部１１ｂは、一つのマイクロレンズＭＬに対応して配置され、撮像光学系２の射出瞳の互いに異なる領域を通過した光束を受光する。すなわち、第１の光電変換部１１ａ及び第２の光電変換部１１ｂは、撮像光学系２の射出瞳の第１及び第２の領域をそれぞれ通過した第１及び第２の光束による第１及び第２の像をそれぞれ光電変換する。
【００１７】
第１の転送部１２ａは、信号ＴＸ１により制御されるトランジスタＭ１ａから構成され、第１の光電変換部１１ａで光電変換された電荷を第１のＦＤ１４ａに転送する。すなわち、第１の転送部１２ａは、第１の光電変換部１１ａ及び第１のＦＤ１４ａの間に電荷転送路を形成する。トランジスタＭ１ａは、第１の転送トランジスタである。第１のＦＤ１４ａの容量Ｃａは、第１のＦＤ１４ａに転送された電荷を蓄積（保持）して、電荷を容量Ｃａの容量値で除算した電圧に変換する。容量を示す符号Ｃａは、第１のＦＤ１４ａに付加される容量を模式的に示している。容量Ｃａには、第１のＦＤ１４ａに接続される第１の増幅部１５ａのゲート容量等の各トランジスタの容量（寄生容量）や配線容量などが含まれる。なお、ゲート容量は、トランジスタのゲートとバックゲートとの間の寄生容量である。
【００１８】
第１の増幅部１５ａは、容量Ｃａに蓄積された電荷による信号を増幅して出力する。第１の増幅部１５ａは、ドレイン（端子）、ゲート（端子）及びソース（端子）がそれぞれ、電源ＶＤＤ、第１のＦＤ１４ａ及び第１の選択部１６ａに接続されるトランジスタＭ３ａにより構成される。第１の増幅部１５ａのソースは、第１の選択部１６ａを介して第１の垂直信号線ＶＬａに接続される。第１の増幅部１５ａは、図３に示す第１の電流源２５ａを負荷電流源としてソースフォロワ回路の一部として機能する。トランジスタＭ３ａは、第１の増幅トランジスタである。
【００１９】
第１のリセット部１３ａは、信号ＲＳ１により制御されるトランジスタＭ２ａから構成され、容量Ｃａの電荷をリセットし、第１のＦＤ１４ａの電圧をリセットする。トランジスタＭ２ａは、第１のリセットトランジスタである。第１の選択部１６ａは、信号ＳＥＬ１により制御されるトランジスタＭ４ａから構成され、第１の増幅部１５ａからの信号を第１の垂直信号線ＶＬａに出力する。トランジスタＭ４ａは、第１の選択トランジスタである。本実施の形態による第１の出力部は、第１の増幅部１５ａと第１の選択部１６ａとで構成され、第１の光電変換部１１ａにより生成された電荷に基づく信号を生成し出力する。
【００２０】
第２の転送部１２ｂは、信号ＴＸ２により制御されるトランジスタＭ１ｂから構成され、第２の光電変換部１１ｂで光電変換された電荷を第２のＦＤ１４ｂに転送する。すなわち、第２の転送部１２ｂは、第２の光電変換部１１ｂ及び第２のＦＤ１４ｂの間に電荷転送路を形成する。トランジスタＭ１ｂは、第２の転送トランジスタである。第２のＦＤ１４ｂの容量Ｃｂは、第２のＦＤ１４ｂに転送された電荷を蓄積して、電荷を容量Ｃｂの容量値で除算した電圧に変換する。容量を示す符号Ｃｂは、第２のＦＤ１４ｂに付加される容量を模式的に示している。容量Ｃｂには、第２のＦＤ１４ｂに接続される第２の増幅部１５ｂのゲート容量等の各トランジスタの容量や配線容量などが含まれる。
【００２１】
第２の増幅部１５ｂは、容量Ｃｂに蓄積された電荷による信号を増幅して出力する。第２の増幅部１５ｂは、ドレイン、ゲート及びソースがそれぞれ、電源ＶＤＤ、第２のＦＤ１４ｂ及び第２の選択部１６ｂに接続されるトランジスタＭ３ｂにより構成される。第２の増幅部１５ｂのソースは、第２の選択部１６ｂを介して第２の垂直信号線ＶＬｂに接続される。第２の増幅部１５ｂは、図３に示す第２の電流源２５ｂを負荷電流源としてソースフォロワ回路の一部として機能する。トランジスタＭ３ｂは、第２の増幅トランジスタである。
【００２２】
第２のリセット部１３ｂは、信号ＲＳ２により制御されるトランジスタＭ２ｂから構成され、容量Ｃｂの電荷をリセットし、第２のＦＤ１４ｂの電圧をリセットする。トランジスタＭ２ｂは、第２のリセットトランジスタである。第２の選択部１６ｂは、信号ＳＥＬ２により制御されるトランジスタＭ４ｂから構成され、第２の増幅部１５ｂからの信号を第２の垂直信号線ＶＬｂに出力する。トランジスタＭ４ｂは、第２の選択トランジスタである。本実施の形態による第２の出力部は、第２の増幅部１５ｂと第２の選択部１６ｂとで構成され、第２の光電変換部１１ｂにより生成された電荷に基づく信号を生成し出力する。
【００２３】
加算スイッチ部１７は、信号ＡＤＤ＿ＦＤにより制御されるトランジスタＭ７から構成され、第１のＦＤ１４ａと第２のＦＤ１４ｂとを接続（結合）する。結合スイッチ部１８は、信号ＡＤＤ＿ＳＦにより制御されるトランジスタＭ８から構成され、第１の増幅部１５ａと第２の増幅部１５ｂとを接続する。より詳しくは、結合スイッチ部１８は、第１の増幅部１５ａのトランジスタＭ３ａのソースと第２の増幅部１５ｂのトランジスタＭ３ｂのソースとを接続する。また、結合スイッチ部１８が、第１の増幅部１５ａと第１の選択部１６ａの間と、第２の増幅部１５ｂと第２の選択部１６ｂの間とを接続するともいえる。
【００２４】
第１の制御モードでは、制御部４は、撮像素子３を制御して、加算スイッチ部１７のトランジスタＭ７をオフ（状態）とし、結合スイッチ部１８のトランジスタＭ８もオフとする。第１の光電変換部１１ａで光電変換された電荷は、第１の転送部１２ａによって第１のＦＤ１４ａに転送される。そして、第１のＦＤ１４ａに転送された電荷に応じた信号（第１の画素信号）が、第１の増幅部１５ａ及び第１の選択部１６ａによって第１の垂直信号線ＶＬａに読み出される。また、第２の光電変換部１１ｂで光電変換された電荷は、第２の転送部１２ｂによって第２のＦＤ１４ｂに転送される。第２のＦＤ１４ｂに転送された電荷に応じた信号（第２の画素信号）が、第２の増幅部１５ｂ及び第２の選択部１６ｂによって第２の垂直信号線ＶＬｂに読み出される。
【００２５】
このように、第１の制御モードでは、第１の光電変換部１１ａからの電荷に応じて生成された第１の画素信号が第１の垂直信号線ＶＬａに出力され、第２の光電変換部１１ｂからの電荷に応じて生成された第２の画素信号が第２の垂直信号線ＶＬｂに出力される。第１の画素信号及び第２の画素信号は、後述するカラム回路等による信号処理が施された後に、一対の焦点検出信号として制御部４に出力される。
【００２６】
次に、第２の制御モードの基本動作を説明する。第２の制御モードにおいては、制御部４は、加算スイッチ部１７のトランジスタＭ７をオンとし、結合スイッチ部１８のトランジスタＭ８もオンとする。また、制御部４は、例えば、第１の選択部１６ａのトランジスタＭ４ａをオンとし、第２の選択部１６ｂのトランジスタＭ４ｂをオフとする。第１及び第２の光電変換部１１ａ、１１ｂでそれぞれ光電変換された電荷は、第１及び第２の転送部１２ａ、１２ｂによってそれぞれ転送され、加算スイッチ部１７によって加算されて、第１及び第２のＦＤ１４ａ、１４ｂに蓄積される。第１及び第２の増幅部１５ａ、１５ｂと結合スイッチ部１８と第１の選択部１６ａとによって、加算された電荷に応じて加算画素信号が生成されて、第１の垂直信号線ＶＬａに読み出される。
【００２７】
なお、第２の制御モードにおいて、第１の選択部１６ａのトランジスタＭ４ａをオフとし、第２の選択部１６ｂのトランジスタＭ４ｂをオンとした場合には、加算画素信号は、第２の垂直信号線ＶＬｂに読み出される。
【００２８】
本実施の形態にあっては、第２の制御モードは、２次元配置された画素１０の１行毎に信号を読み出す１行読み出し方式と、２行同時に信号を読み出す２行同時読み出し方式とを有する。以下に、第２の制御モードの「１行読み出し方式」を図３を参照して説明し、第２の制御モードの「２行同時読み出し方式」を図４を参照して説明する。
【００２９】
図３は、２次元状に配置された複数の画素１０のうちの一つの画素列を示したものである。撮像素子３には、列方向、すなわち縦方向に並んだ複数の画素１０の列に対して、第１の垂直信号線ＶＬａ及び第２の垂直信号線ＶＬｂが設けられる。また、第１の垂直信号線ＶＬａに対して第１の電流源２５ａ及び第１のカラム回路部４０ａが設けられ、第２の垂直信号線ＶＬｂに対して第２の電流源２５ｂ及び第２のカラム回路部４０ｂが設けられる。なお、図３に示す例では、説明を簡略化するために、画素１０は行方向１画素×列方向３画素のみ図示しているが、撮像素子３は、例えば数百万画素〜数億画素、又はそれ以上の画素を有する。
【００３０】
第１の電流源２５ａは、第１の垂直信号線ＶＬａを介して各画素１０に接続され、第２の電流源２５ｂは、第２の垂直信号線ＶＬｂを介して各画素１０に接続される。第１の電流源２５ａ及び第２の電流源２５ｂは、各画素１０から信号を読み出すための電流を生成する。第１の電流源２５ａは、生成した電流を第１の垂直信号線ＶＬａと各画素１０の第１の選択部１６ａ及び第１の増幅部１５ａとに供給する。同様に、第２の電流源２５ｂは、生成した電流を第２の垂直信号線ＶＬｂと各画素１０の第２の選択部１６ｂ及び第２の増幅部１５ｂとに供給する。
【００３１】
第１のカラム回路部４０ａ及び第２のカラム回路部４０ｂは、それぞれアナログ／デジタル変換部（ＡＤ変換部）を含んで構成される。第１のカラム回路部４０ａは、各画素１０から第１の垂直信号線ＶＬａを介して入力される信号をデジタル信号に変換する。第２のカラム回路部４０ｂは、各画素１０から第２の垂直信号線ＶＬｂを介して入力される信号をデジタル信号に変換する。第１のカラム回路部４０ａ及び第２のカラム回路部４０ｂは、変換後のデジタル信号を後述する水平転送部に出力する。
【００３２】
第２の制御モードの１行読み出し方式では、撮像素子３は、第１の光電変換部１１ａの電荷と第２の光電変換部１１ｂの電荷とを加算した電荷に応じた信号（加算画素信号）を、例えば第１の垂直信号線ＶＬａに読み出す。図３に示す例では、１行目の画素１０、即ち最下行の画素１０から加算画素信号を読み出す例を示しており、１行目の画素１０において、加算スイッチ部１７のトランジスタＭ７がオンとなり、結合スイッチ部１８のトランジスタＭ８もオンとなっている。また、第１の選択部１６ａのトランジスタＭ４ａがオン、第２の選択部１６ｂのトランジスタＭ４ｂがオフになっている。他方、２行目及び３行目等のその他の行の画素１０においては、第１及び第２の選択部１６ａ、１６ｂのトランジスタＭ４ａ、Ｍ４ｂがオフになっている。なお、図３において、ＯＮはトランジスタがオン（接続状態、導通状態、短絡状態）であることを示し、ＯＦＦはトランジスタがオフ（切断状態、非導通状態、開放状態、遮断状態）であることを示している。
【００３３】
１行目の画素１０において、加算スイッチ部１７のトランジスタＭ７がオンとなることで、第１のＦＤ１４ａと第２のＦＤ１４ｂとが互いに電気的に接続される。また、第１の転送部１２ａと第２の転送部１２ｂとが互いに電気的に接続される。これにより、第１の光電変換部１１ａから転送された電荷と第２の光電変換部１１ｂから転送された電荷とが加算される。第１の光電変換部１１ａ及び第２の光電変換部１１ｂの各々により生成された電荷が、混合（合成）されるともいえる。容量Ｃａと容量Ｃｂとが電気的に接続された状態となり、第１の光電変換部１１ａ及び第２の光電変換部１１ｂから転送された電荷が容量Ｃａと容量Ｃｂとに分配され、第１のＦＤ１４ａの電圧と第２のＦＤ１４ｂの電圧とが平均化され、第１及び第２の増幅部１５ａ、１５ｂに入力される。即ち、第１の増幅部１５ａ及び第２の増幅部１５ｂの各々には、容量Ｃａの蓄積電荷と容量Ｃｂの蓄積電荷とを加算した電荷を、容量Ｃａと容量Ｃｂとの合成容量値で除算した電圧が入力される。
【００３４】
第１の選択部１６ａのトランジスタＭ４ａがオンとなり、第２の選択部１６ｂのトランジスタＭ４ｂがオフとなり、結合スイッチ部１８のトランジスタＭ８がオンとなることで、第１及び第２の増幅部１５ａ、１５ｂは共に、第１の電流源２５ａから電流が供給されて飽和領域での動作となる。第１及び第２の増幅部１５ａ、１５ｂのトランジスタＭ３ａ、Ｍ３ｂが飽和領域での動作となるので、第１及び第２の増幅部１５ａ、１５ｂのゲート容量は共に略一定の容量値となる。
【００３５】
このように第１及び第２の増幅部１５ａ、１５ｂのゲート容量が略一定値であるので、第１のＦＤ１４ａの容量及び第２のＦＤ１４ｂの容量も、所定値のままである。従って、第１の増幅部１５ａ及び第２の増幅部１５ｂは、容量Ｃａの蓄積電荷と容量Ｃｂの蓄積電荷とを加算した電荷を、容量Ｃａと容量Ｃｂとの合成容量値で除算した電圧に基づき、増幅した信号をそれぞれ出力する。第１の増幅部１５ａの信号と第２の増幅部１５ｂの信号とは、第１の選択部１６ａを介して、加算画素信号として、第１の垂直信号線ＶＬａに送られる。
【００３６】
以上のように、第１の垂直信号線ＶＬａに１行目の画素１０から加算画素信号が読み出されると、その後に、撮像素子３では、２行目、３行目と画素１０が行単位で順次選択されて、画素１０から第１の垂直信号線ＶＬａに加算画素信号の読み出しが行われる。第１の垂直信号線ＶＬａに出力された画素１０の加算画素信号は、第１のカラム回路部４０ａによりデジタル信号に変換された後に、撮像信号として制御部４に出力される。
【００３７】
図３に示す例では、各行の画素１０の加算画素信号は、第１の垂直信号線ＶＬａに読み出される。このため、撮像素子３は、加算画素信号が読み出されない第２の垂直信号線ＶＬｂに接続される第２の電流源２５ｂによる電流の生成を停止させることができ、撮像素子３の消費電力を低減させることができる。なお、第１の選択部１６ａのトランジスタＭ４ａをオフ、第２の選択部１６ｂのトランジスタＭ４ｂをオンとした場合は、第２の垂直信号線ＶＬｂに画素１０から加算画素信号を読み出すことができる。
【００３８】
本実施の形態にあっては、第１及び第２のＦＤ１４ａ、１４ｂが電荷を電圧に変換する際の変換ゲイン、即ち容量Ｃａと容量Ｃｂとの合成容量値の逆数が、常に略一定である。このため、加算画素信号は、第１及び第２のＦＤ１４ａ、１４ｂの蓄積電荷に依存し、直線性（リニアリティ）が高い信号となる。以下に、第１及び第２のＦＤ１４ａ、１４ｂの変換ゲインが常に略一定であることを、比較例と対比して説明する。
【００３９】
本実施の形態では、上述のようにトランジスタＭ４ａとトランジスタＭ８とがオンとなり、トランジスタＭ４ｂがオフとなることで、トランジスタＭ３ａ、Ｍ３ｂは共に、第１の電流源２５ａから電流が供給されて飽和領域での動作となる。このため、第１及び第２の増幅部１５ａ、１５ｂのトランジスタＭ３ａ、Ｍ３ｂのゲート容量は共に、略一定の容量値となり、実質的に変動しない。従って、第１のＦＤ１４ａの容量Ｃａ及び第２のＦＤ１４ｂの容量Ｃｂも、トランジスタＭ３ａ、Ｍ３ｂのゲート容量の変動の影響を受けることなく、所定値のまま、即ち、略一定値である。よって、第１及び第２のＦＤ１４ａ、１４ｂの変換ゲインが常に略一定となる。画素の微細化が進むと、第１及び第２のＦＤ１４ａ、１４ｂの合成容量に対するゲート容量の比が大きくなることが考えられ、この場合にゲート容量が変動して第１及び第２のＦＤ１４ａ、１４ｂの電荷電圧変換の直線性が悪化することを防ぐすることができる。
【００４０】
これに対して、比較例は、図３の画素１０において、結合スイッチ部１８を削除したものである。第１の選択部１６ａのトランジスタＭ４ａをオンし、第２の選択部１６ｂのトランジスタＭ４ｂをオフにすると、第１の増幅部１５ａに電流が供給されるが、第２の増幅部１５ｂには電流が供給されず、第２の増幅部１５ｂは弱反転領域での動作となる。この弱反転領域での動作により、第２の増幅部１５ｂのトランジスタＭ３ｂのゲート容量は、ゲートに入力される信号に応じて変動する状態となる。第２の増幅部１５ｂのゲート容量の変動によって、第１及び第２のＦＤ１４ａ、１４ｂの容量も変動を受け、電荷電圧の変換ゲインが変動してしまう。
【００４１】
図４は、第２の制御モードの２行同時読み出し方式を説明するための図である。第２の制御モードの２行同時読み出し方式は、二つの行の画素について、一方の行の画素からは加算画素信号を第１の垂直信号線ＶＬａに読み出し、これと同時に他方の行の画素からは加算画素信号を第２の垂直信号線ＶＬｂに読み出すものである。以下に詳細に説明する。
【００４２】
図４において、最下行の１行目の画素１０では、加算スイッチ部１７のトランジスタＭ７がオン、結合スイッチ部１８のトランジスタＭ８もオン、第１の選択部１６ａのトランジスタＭ４ａもオン、第２の選択部１６ｂのトランジスタＭ４ｂがオフとなっている。また、１行目の画素に隣接する２行目の画素１０では、加算スイッチ部１７のトランジスタＭ７がオン、結合スイッチ部１８のトランジスタＭ８もオン、第１の選択部１６ａのトランジスタＭ４ａがオフ、第２の選択部１６ｂのトランジスタＭ４ｂがオンとなっている。
【００４３】
１行目及び２行目の画素１０の各々において、加算スイッチ部１７のトランジスタＭ７がオン状態であるため、第１の光電変換部１１ａから転送された電荷と第２の光電変換部１１ｂから転送された電荷とが加算される。また、１行目の画素１０の各々において、第１の選択部１６ａのオン及び結合スイッチ部１８のオンによって、第１の電流源２５ａは、電流を第１の増幅部１５ａと第２の増幅部１５ｂとにそれぞれ供給する。他方、２行目の画素１０の各々において、第２の選択部１６ｂのオン及び結合スイッチ部１８のオンによって、第２の電流源２５ｂは、電流を第１の増幅部１５ａと第２の増幅部１５ｂとにそれぞれ供給する。こうして、１行目及び２行目とも、各画素１０の第１及び第２の増幅部１５ａ、１５ｂのトランジスタＭ３ａ、Ｍ３ｂは、飽和領域での動作となり、トランジスタＭ３ａ、Ｍ３ｂのゲート容量は共に、略一定値となる。
【００４４】
第１の垂直信号線ＶＬａには、１行目の画素１０から加算された電荷に基づく加算画素信号が読み出され、これと同時に第２の垂直信号線ＶＬｂには、２行目の画素１０から加算された電荷に基づく加算画素信号が読み出される。１行目及び２行目の画素の同時読み出しが終了すると、３行目及び４行目の画素からの同時読み出しが行われ、更にそれ以降の互いに隣接する奇数行目及び偶数行目の画素からの同時読み出しが順次行われる。
【００４５】
このように、図４に示す２行同時読み出し方式では、２行分の画素の加算画素信号の読み出しを同時に行うことができる。このため、撮像素子３に配置された各画素１０から高速に信号を読み出すことができる。また、２行同時読み出し方式でも、第１及び第２の増幅部１５ａ、１５ｂのトランジスタＭ３ａ、Ｍ３ｂは、第１の電流源２５ａ又は第２の電流源２５ｂからの電流が供給されて、飽和領域での動作となる。このため、トランジスタＭ３ａ、Ｍ３ｂのゲート容量は共に略一定値となり、加算画素信号は、第１及び第２のＦＤ１４ａ、１４ｂの蓄積電荷に依存し、直線性が高い信号となる。
【００４６】
図５〜図７を参照して、第１の実施の形態に係る撮像素子３のより詳細な回路構成及び動作について説明する。図５は、第１の実施の形態に係る撮像素子３の画素１０を２次元状に示すと共に、より詳細な回路構成を示す回路図である。図６は、第２の制御モードの１行読み出し方式の場合の撮像素子３の動作例を示すタイミングチャートである。図７は、第２の制御モードの２行同時読み出し方式の場合の撮像素子３の動作例を示すタイミングチャートである。
【００４７】
図５に示すように、撮像素子３は、行列状に配置される複数の画素１０と、第１の電流源２５ａ（第１の電流源２５ａ１〜第１の電流源２５ａ３）と、第２の電流源２５ｂ（第２の電流源２５ｂ１〜第２の電流源２５ｂ３）とを有する。また、撮像素子３は、第１の電流制御部３０ａ（第１の電流制御部３０ａ１〜第１の電流制御部３０ａ３）と、第２の電流制御部３０ｂ（第２の電流制御部３０ｂ１〜第２の電流制御部３０ｂ３）とを有する。撮像素子３は、さらに、第１のカラム回路部４０ａ（第１のカラム回路部４０ａ１〜第１のカラム回路部４０ａ３）と、第２のカラム回路部４０ｂ（第２のカラム回路部４０ｂ１〜第２のカラム回路部４０ｂ３）と、垂直転送部５０と、水平転送部６０とを有する。
【００４８】
画素１０の各列に対応して、第１の垂直信号線ＶＬａ（第１の垂直信号線ＶＬａ１〜第１の垂直信号線ＶＬａ３）、及び第２の垂直信号線ＶＬｂ（第２の垂直信号線ＶＬｂ１〜第２の垂直信号線ＶＬｂ３）が設けられる。第１の垂直信号線ＶＬａに対して、第１の電流源２５ａ、第１の電流制御部３０ａ、及び第１のカラム回路部４０ａが設けられる。また、第２の垂直信号線ＶＬｂに対して、第２の電流源２５ｂ、第２の電流制御部３０ｂ、及び第２のカラム回路部３０ｂが設けられる。なお、図５に示す例では、説明を簡略化するために、画素１０は行方向３画素×列方向３画素のみ図示している。図５に示す複数の画素１０のうちの左下の画素１０を第１行第１列の画素１０（０，０）とし、図５では画素１０（０，０）から画素１０（２，２）までを図示している。第１の電流源２５ａ及び第２の電流源２５ｂは、例えば、それぞれ２つトランジスタのカスコード接続によって構成され、バイアス電圧（電圧Ｂｉａｓ１、電圧Ｂｉａｓ２）に基づいて電流を生成する。
【００４９】
垂直転送部５０は、信号ＴＸ、信号ＲＳ、信号ＳＥＬ１、信号ＳＥＬ２、信号ＡＤＤ＿ＦＤ、信号ＡＤＤ＿ＳＦ、及び電源電圧ＶＤＤを各画素１０に供給して、各画素１０を制御する。第１の電流制御部３０ａは、スイッチ部３１ａ、３２ａ、及びインバータ部３３ａを有し、第２の電流制御部３０ｂは、スイッチ部３１ｂ、３２ｂ、及びインバータ部３３ｂを有する。垂直転送部５０は、信号ＣＳ１＿ＥＮ、信号ＣＳ２＿ＥＮ、及び電圧Ｖｃｌｉｐを、第１の電流制御部３０ａ及び第２の電流制御部３０ｂに供給する。なお、図５に示す例では、画素１０の第１の転送部１２ａ及び第２の転送部１２ｂは、同一の信号ＴＸにより制御され、第１のリセット部１３ａ及び第２のリセット部１３ｂは、同一の信号ＲＳにより制御される。
【００５０】
水平転送部６０は、第１のカラム回路部４０ａ及び第２のカラム回路部４０ｂによって変換されたデジタル信号を、不図示の信号処理部に順次転送する。信号処理部は、水平転送部６０から入力された信号に対して相関二重サンプリングや信号量を補正する処理等の信号処理を行い、カメラ１の制御部４に出力する。
【００５１】
図６に示すタイミングチャートにおいて、横軸は時刻を示しており、第２の制御モードの１行読み出し方式の場合に図５の撮像素子３の各部に入力される制御信号を示している。また、図６において、制御信号がハイレベル（例えば電源電位）の場合に制御信号が入力されるトランジスタがオン状態となり、制御信号がローレベル（例えば接地電位）の場合に制御信号が入力されるトランジスタがオフ状態となる。
【００５２】
垂直転送部５０は、信号ＡＤＤ＿ＦＤ及び信号ＡＤＤ＿ＳＦをハイレベルにして、第２の制御モードに設定する。信号ＡＤＤ＿ＦＤがハイレベルになることで、各画素１０の第１のＦＤ１４ａと第２のＦＤ１４ｂとが互いに電気的に接続される。また、信号ＡＤＤ＿ＳＦがハイレベルになることで、各画素１０の第１の増幅部１５ａと第２の増幅部１５ｂとが電気的に接続される。
【００５３】
信号ＣＳ１＿ＥＮはハイレベルにされ、信号ＣＳ２＿ＥＮはローレベルにされる。信号ＣＳ１＿ＥＮがハイレベルになることで、第１の電流制御部３０ａのスイッチ部３１ａがオンとなり、スイッチ部３２ａはインバータ部３３ａによりローレベルが入力されることでオフとなる。これにより、第１の垂直信号線ＶＬａには、スイッチ部３１ａを介して第１の電流源２５ａから電流が供給される。
【００５４】
信号ＣＳ２＿ＥＮがローレベルになることで、第２の電流制御部３０ｂのスイッチ部３１ｂがオフとなり、スイッチ部３２ｂはオンとなる。これにより、第２の垂直信号線ＶＬｂには、第２の電流源２５ｂからの電流の供給が停止され、スイッチ部３２ｂを介して電圧Ｖｃｌｉｐが供給される。第２の垂直信号線ＶＬｂは、所定の電圧に固定された状態となり、フローティング状態となることが回避される。なお、第２の増幅部１５ｂには第１の選択部１６ａ及び結合スイッチ部１８を介して第１の電流源２５ａから電流が供給されるため、第２の増幅部１５ｂが弱反転領域での動作となることが回避される。
【００５５】
図６に示す時刻ｔ１では、信号ＲＳ＜０＞がハイレベルになることで、１行目の画素である画素１０（０，０）〜画素１０（０，２）において、それぞれの第１及び第２のリセット部１３ａ、１３ｂのトランジスタＭ２ａ、Ｍ２ｂがオンになり、第１及び第２のＦＤ１４ａ、１４ｂの電位がそれぞれリセット電位になる。この場合、上述したように、画素１０の第１のＦＤ１４ａと第２のＦＤ１４ｂが接続されているため、第１及び第２のＦＤ１４ａ、１４ｂの電位が平均化される。
【００５６】
さらに、時刻ｔ１において、信号ＳＥＬ１＜０＞がハイレベルになることで、リセット電位に基づく信号が、第１及び第２の増幅部１５ａ、１５ｂ、及び第１の選択部１６ａにより第１の垂直信号線ＶＬａに出力される。すなわち、第１及び第２のＦＤ１４ａ、１４ｂの電位をリセット電位にリセットしたときの信号（ノイズ信号）が、第１の垂直信号線ＶＬａに読み出される。第１の垂直信号線ＶＬａに出力された１行目の各画素１０からのノイズ信号は、それぞれ第１のカラム回路部４０ａ１〜４０ａ３に入力されてデジタル信号に変換される。
【００５７】
時刻ｔ２では、信号ＴＸ＜０＞がハイレベルになることで、第１及び第２の転送部１２ａ、１２ｂのトランジスタＭ１ａ、Ｍ１ｂがオンになり、第１及び第２の光電変換部１１ａ、１１ｂで光電変換された電荷が、第１及び第２のＦＤ１４ａ、１４ｂに転送される。この場合、第１のＦＤ１４ａと第２のＦＤ１４ｂが接続されているため、２つの光電変換部から転送された電荷は、容量Ｃａ及び容量Ｃｂに分配される。
【００５８】
また、時刻ｔ２では、信号ＳＥＬ１＜０＞がハイレベルであるため、加算画素信号が、第１及び第２の増幅部１５ａ、１５ｂ、及び第１の選択部１６ａによって第１の垂直信号線ＶＬａに出力される。第１の垂直信号線ＶＬａに出力された１行目の各画素１０からの加算画素信号は、それぞれ第１のカラム回路部４０ａ１〜４０ａ３に入力されてデジタル信号に変換される。デジタル信号に変換されたノイズ信号と加算画素信号とは、水平転送部６０を介して信号処理部に入力される。信号処理部は、画素１０のノイズ信号と加算画素信号との差分処理を行う相関二重サンプリングを行う。
【００５９】
時刻ｔ３〜時刻ｔ５では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、２行目の画素からノイズ信号の読み出しと、加算画素信号の読み出しとが行われる。時刻ｔ５〜時刻ｔ７では、時刻ｔ１から時刻３までの期間の場合と同様にして、３行目の画素からノイズ信号の読み出しと、加算画素信号の読み出しとが行われる。このように、図６に示す１行読み出し方式では、画素１０を行単位で順次選択し、画素１０の２つの光電変換部による信号を加算し、加算画素信号を第１の垂直信号線ＶＬａに読み出すことができる。また、第２の電流源２５ｂからの電流の供給を停止することで、撮像素子３の消費電力を低減することができる。
【００６０】
図７に示すタイミングチャートにおいて、横軸は時刻を示しており、第２の制御モードの２行同時読み出し方式の場合に図５の撮像素子３の各部に入力される制御信号を示している。垂直転送部５０は、図６に示す１行読み出し方式の場合と同様に、信号ＡＤＤ＿ＦＤ及び信号ＡＤＤ＿ＳＦをハイレベルとする。また、信号ＣＳ１＿ＥＮがハイレベルにされて、第１の垂直信号線ＶＬａには、第１の電流源２５ａから電流が供給される。さらに、図７の２行同時読み出し方式では、信号ＣＳ２＿ＥＮがハイレベルにされる。信号ＣＳ２＿ＥＮがハイレベルになることで、第２の電流制御部３０ｂのスイッチ部３１ｂがオンとなる。これにより、第２の垂直信号線ＶＬｂには、スイッチ部３１ｂを介して第２の電流源２５ｂから電流が供給される。
【００６１】
時刻ｔ１では、信号ＲＳ＜０＞、ＲＳ＜１＞がハイレベルになることで、１行目の画素及び２行目の画素（画素１０（０，０）〜画素１０（１，２））の各々の第１及び第２のリセット部１３ａ、１３ｂのトランジスタＭ２ａ、Ｍ２ｂがオンとなる。これにより、第１及び第２のＦＤ１４ａ、１４ｂの電位がそれぞれリセット電位になる。そして、第１のＦＤ１４ａと第２のＦＤ１４ｂが接続されているため、第１及び第２のＦＤ１４ａ、１４ｂの電位は平均化される。
【００６２】
また、時刻ｔ１において、信号ＳＥＬ１＜０＞がハイレベルになることで、１行目の画素１０の平均化されたノイズ信号が、第１の垂直信号線ＶＬａに出力される。１行目の各画素１０からのノイズ信号は、それぞれ第１のカラム回路部４０ａ１〜４０ａ３に入力されてデジタル信号に変換される。さらに、時刻ｔ１において、信号ＳＥＬ２＜１＞がハイレベルになることで、２行目の画素１０の平均化されたノイズ信号が、第２の垂直信号線ＶＬｂに出力される。２行目の各画素１０からのノイズ信号は、それぞれ第２のカラム回路部４０ｂ１〜４０ｂ３に入力されてデジタル信号に変換される。
【００６３】
時刻ｔ２では、信号ＴＸ＜０＞がハイレベルになることで、１行目の画素１０の第１及び第２の転送部１２ａ、１２ｂのトランジスタＭ１ａ、Ｍ１ｂがオンになり、第１及び第２の光電変換部１１ａ、１１ｂの電荷が第１及び第２のＦＤ１４ａ、１４ｂに転送される。また、時刻ｔ２では、信号ＴＸ＜１＞がハイレベルになることで、２行目の画素１０の第１及び第２の光電変換部１１ａ、１１ｂの電荷が第１及び第２のＦＤ１４ａ、１４ｂに転送される。この場合、１行目及び２行目の画素１０の各々では、第１のＦＤ１４ａと第２のＦＤ１４ｂが接続されているため、２つの光電変換部から転送された電荷は、容量Ｃａ及び容量Ｃｂに分配される。
【００６４】
また、時刻ｔ２では、信号ＳＥＬ１＜０＞、信号ＳＥＬ２＜１＞がハイレベルであるため、１行目の画素１０の加算画素信号が第１の垂直信号線ＶＬａに出力され、２行目の画素１０の加算画素信号が第２の垂直信号線ＶＬｂに出力される。第１の垂直信号線ＶＬａに出力された１行目の各画素１０からの加算画素信号は、それぞれ第１のカラム回路部４０ａ１〜４０ａ３に入力されてデジタル信号に変換される。第２の垂直信号線ＶＬｂに出力された２行目の各画素１０からの加算画素信号は、それぞれ第２のカラム回路部４０ｂ１〜４０ｂ３に入力されてデジタル信号に変換される。
【００６５】
時刻ｔ３〜時刻ｔ５では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、３行目の画素からの信号の読み出しと、４行目の画素からの信号の読み出しとが同時に行われる。時刻ｔ５〜時刻ｔ７では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、５行目の画素からの信号の読み出しと、６行目の画素からの信号の読み出しとが同時に行われる。このように、図７に示す２行同時読み出し方式は、２行分の画素の信号の読み出しを同時に行うことができる。このため、撮像素子３に配置された各画素１０から高速に信号を読み出すことができる。
【００６６】
次に、第１の制御モードと、第２の制御モードの１行読み出し方式と、第２の制御モードの２行同時読み出し方式との使い分けについて、説明する。制御部４は、カメラ１が焦点調節動作を行う場合には、撮像素子３を第１の制御モードで制御する。また、制御部４は、カメラ１が、表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合には、撮像素子３を第２の制御モードの１行読み出し方式又は２行同時読み出し方式で制御する。従って、カメラ１が表示部６に被写体のスルー画像（ライブビュー画像）を表示しながら、焦点調節動作を行う場合には、制御部４は、撮像素子３を時分割的に、第２の制御モードの１行読み出し方式又は２行同時読み出し方式で制御すると共に第１の制御モードで制御する。操作部７のレリーズ操作部材が操作された場合には、制御部４は、撮像素子３を第２の制御モードの１行読み出し方式又は２行同時読み出し方式で制御する。
【００６７】
更に、カメラ１がフレームレートの高い撮影、例えば高速連写撮影や動画撮影を行う場合には、制御部４は、加算画素信号の高速読み出しの為に撮像素子３を第２の制御モードの２行同時読み出し方式で制御する。また、カメラ１に設けられた被写体移動速度検出部が被写体が比較的高速で移動していることを検出した場合にも、制御部４は、加算画素信号を高速に読み出して画像のブレを少なくするために、撮像素子３を第２の制御モードの２行同時読み出し方式で制御する。他方、カメラ１の駆動電池の残量が少なくなったことを、電池残量検出部が検出した場合には、制御部４は電池の消費を少なくするために、撮像素子３を第２の制御モードの１行読み出し方式で制御する。
【００６８】
上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、入射光を光電変換して電荷を生成する第１の光電変換部１１ａ及び第２の光電変換部１１ｂと、第１の光電変換部１１ａで生成された電荷を蓄積する第１蓄積部（第１のＦＤ１４ａ）と、第２の光電変換部１１ｂで生成された電荷を蓄積する第２蓄積部（第２のＦＤ１４ｂ）と、第１の光電変換部１１ａにより生成された電荷に基づく信号を生成し出力する第１の出力部（第１の増幅部１５ａ及び第１の選択部１６ａ）と、第２の光電変換部１１ｂにより生成された電荷に基づく信号を生成し出力する第２の出力部（第２の増幅部１５ｂ及び第２の選択部１６ｂ）と、第１の出力部と第２の出力部との間に配置された第１の接続部（結合スイッチ部１８）と、第１の光電変換部１１ａと第２の光電変換部１１ｂとを電気的に接続切断する第２のスイッチを備えた第２の接続部（加算スイッチ部１７）とを有する画素１０と、第１の出力部と接続され、第１の出力部からの信号が出力される第１の信号線（第１の垂直信号線ＶＬａ）と、を備える。本実施の形態では、第１の増幅部１５ａと第２の増幅部１５ｂとを結合スイッチ部１８を介して接続することによって、第２の増幅部１５ｂのゲート容量の変動を抑制する。このため、電荷電圧の変換ゲインの変動を抑制することができる。この結果、直線性が高い加算画素信号を得ることができる。
【００６９】
（２）撮像素子３は、制御部（垂直転送部５０）を更に有する。制御部は、第１の選択スイッチ（第１の選択部１６ａ）及び第１の接続部（結合スイッチ部１８）を接続状態とし、第２の選択スイッチ（第２の選択部１６ｂ）を切断状態として、第１の出力部と第２の出力部の信号を第１の選択スイッチ（第１の選択部１６ａ）を介して第１の信号線（第１の垂直信号線ＶＬａ）に出力させる。本実施の形態では、結合スイッチ部１８のトランジスタＭ８をオンとすることで、第１の電流源２５ａから第２の増幅部１５ｂに電流を供給される。このため、第２の増幅部１５ｂのトランジスタＭ３ｂを飽和領域で動作させて、第２の増幅部１５ｂのゲート容量を略一定とすることができる。この結果、電荷電圧の変換ゲインの変動を抑制することができる。
【００７０】
（第２の実施の形態）
図８を参照して、第２の実施の形態に係る撮像素子を説明する。図８は、第２の実施の形態に係る撮像素子３の画素１０の構成を示す回路図である。第１の実施の形態では、図２等に示したように、画素１０には加算スイッチ部１７が配置されている。第２の実施の形態では、図８に示すように、画素１０は加算スイッチ部１７を有しない構成となる。その他の構成は、第１の実施の形態と同一である。
【００７１】
第１の制御モードでは、結合スイッチ部１８のトランジスタＭ８がオフとなり、第１の実施の形態の場合と同様の動作となる。すなわち、第１の光電変換部１１ａで光電変換された電荷は第１のＦＤ１４ａに転送され、第２の光電変換部１１ｂで光電変換された電荷は第２のＦＤ１４ｂに転送される。そして、第１の光電変換部１１ａからの電荷に基づいて生成された第１の画素信号が第１の垂直信号線ＶＬａに出力され、第２の光電変換部１１ｂからの電荷に基づいて生成された第２の画素信号が第２の垂直信号線ＶＬｂに出力される。
【００７２】
第２の制御モードでは、結合スイッチ部１８のトランジスタＭ８がオンとなり、第１の増幅部１５ａ及び第２の増幅部１５ｂが接続される。これにより、第１の増幅部１５ａ及び第２の増幅部１５ｂの信号の加算平均化された加算画素信号が、例えば第１の垂直信号線ＶＬ１に出力される。第１の垂直信号線ＶＬ１に出力される加算画素信号は、第１のＦＤ１４ａの電位に基づいて第１の増幅部１５ａにより生成される信号と、第２のＦＤ１４ｂの電位に基づいて第２の増幅部１５ｂにより生成される信号の平均に対応する信号となる。
【００７３】
このように、本実施形態では、第１の増幅部１５ａと第２の増幅部１５ｂとを結合スイッチ部１８を介して互いに接続することによって、２つの光電変換部からの信号を加算して垂直信号線に出力する。第１の増幅部１５ａ及び第２の増幅部１５ｂの信号の加算（混合）が、第１の増幅部１５ａ及び第２の増幅部１５ｂのトランジスタＭ３ａ、Ｍ３ｂのソースにおいて行われる。このため、２つの光電変換部からの電荷を加算するための加算スイッチ部１７と、加算スイッチ部１７に接続される配線が不要となり、各画素１０に配置する素子数や配線数を少なくすることができる。この結果、画素を微細化することや、撮像素子のチップ面積を低減することが可能となる。また、画素内に多数の素子等を配置して、光電変換部の面積が小さくなってしまうことを回避することができる。
【００７４】
また、本実施形態では、変換ゲインは一つのＦＤの容量値の逆数となるため、変換ゲインが二つのＦＤの合成容量値の逆数となる場合と比較して、変換ゲインを大きくすることができる。この結果、加算画素信号に混入するノイズを相対的に小さくすることができ、Ｓ／Ｎ比を向上させることができる。
【００７５】
（第３の実施の形態）
図９を参照して、第３の実施の形態に係る撮像素子を説明する。図９は、第３の実施の形態に係る撮像素子３の画素の構成例を示す概念図である。第１の実施の形態では、画素１０毎に複数の光電変換部が配置される例について説明した。第３の実施の形態では、図９に示すように、画素１０は一つの光電変換部を有する構成となる。その他の構成は、第１の実施の形態と同一である。
【００７６】
画素１０は、マイクロレンズＭＬと、光電変換部１１と、転送部１２と、リセット部１３と、フローティングディフュージョン（ＦＤ）１４と、増幅部１５と、選択部１６と、加算スイッチ部１７と、結合スイッチ部１８とを有する。マイクロレンズＭＬは、撮像光学系２を介して入射された光を光電変換部１１に集光する。光電変換部１１は、一つのマイクロレンズＭＬに対応して配置される。加算スイッチ部１７は、例えば行方向にそれぞれ配置される複数の画素１０の各々のＦＤ１４を接続し、結合スイッチ部１８は、例えば行方向にそれぞれ配置される複数の画素１０の各々の増幅部１５を接続する。
【００７７】
本実施形態では、制御部４は、例えば、静止画撮影を行う場合は第１の制御モードを行って撮像素子３の各画素１０の信号を個別に読み出し、動画撮影を行う場合は第２の制御モードを行って複数の画素１０の信号を加算して読み出す。第１の制御モードでは、制御部４は、撮像素子３を制御して、各画素１０の加算スイッチ部１７のトランジスタＭ７をオフとし、結合スイッチ部１８のトランジスタＭ８もオフとする。各画素１０において、光電変換部１１で光電変換された電荷は、転送部１２によってＦＤ１４に転送される。そして、ＦＤ１４に転送された電荷に応じた画素信号が、増幅部１５及び選択部１６によって垂直信号線ＶＬに読み出される。このように、第１の制御モードでは、各画素の画素信号が個別に垂直信号線ＶＬに読み出される。
【００７８】
第２の制御モードにおいては、制御部４は、加算スイッチ部１７及び結合スイッチ部１８をオンとして、各画素１０の光電変換部１１でそれぞれ光電変換された電荷が加算される。そして、増幅部１５と選択部１６と結合スイッチ部１８とによって、加算された電荷に応じて加算画素信号が生成されて垂直信号線ＶＬに読み出される。以下に、第２の制御モードの１行読み出し方式を図１０及び図１１を参照して説明し、第２の制御モードの２行同時読み出し方式を図１０及び図１２を参照して説明する。
【００７９】
図１０は、第３の実施の形態に係る撮像素子の一部の構成を示す回路図である。図１１は、第２の制御モードの１行読み出し方式の場合の撮像素子３の動作例を示すタイミングチャートである。図１２は、第２の制御モードの２行同時読み出し方式の場合の撮像素子３の動作例を示すタイミングチャートである。なお、図１０に示す例では、説明を簡略化するために、画素１０は行方向４画素×列方向３画素のみ図示している。図１０に示す複数の画素１０のうちの左下の画素１０を第１行第１列の画素１０（０，０）とし、図１０では画素１０（０，０）から画素１０（２，３）までを図示している。
【００８０】
図１０に示すように、撮像素子３は、行列状に配置される複数の画素１０と、電流源２５（電流源２５ａ〜電流源２５ｄ）と、電流制御部３０（電流制御部３０ａ〜電流制御部３０ｄ）と、カラム回路部４０（カラム回路部４０ａ〜カラム回路部４０ｄ）と、垂直転送部５０と、水平転送部６０とを有する。画素１０の各列に対応して垂直信号線ＶＬ（垂直信号線ＶＬａ〜垂直信号線ＶＬｄ）が設けられる。垂直信号線ＶＬに対して、電流源２５、電流制御部３０、及びカラム回路部４０が設けられる。
【００８１】
図１１に示す１行読み出し方式では、垂直転送部５０は、信号ＡＤＤ＿ＦＤ２及び信号ＡＤＤ＿ＳＦ２をハイレベルとする。なお、信号ＡＤＤ＿ＦＤ１及び信号ＡＤＤ＿ＳＦ１は、それぞれローレベルにされる。信号ＡＤＤ＿ＦＤ２がハイレベルになることで、画素１０（０，０）のＦＤ１４と画素１０（０，１）のＦＤ１４とが互いに電気的に接続され、画素１０（０，２）のＦＤ１４と画素１０（０，３）のＦＤ１４とが互いに電気的に接続される。また、画素１０（１，０）のＦＤ１４と画素１０（１，１）のＦＤ１４とが互いに電気的に接続され、画素１０（１，２）のＦＤ１４と画素１０（１，３）のＦＤ１４とが互いに電気的に接続される。さらに、画素１０（２，０）のＦＤ１４と画素１０（２，１）のＦＤ１４とが互いに電気的に接続され、画素１０（２，２）のＦＤ１４と画素１０（２，３）のＦＤ１４とが互いに電気的に接続される。
【００８２】
信号ＡＤＤ＿ＳＦ２がハイレベルになることで、画素１０（０，０）の増幅部１５と画素１０（０，１）の増幅部１５とが互いに電気的に接続され、画素１０（０，２）の増幅部１５と画素１０（０，３）の増幅部１５とが互いに電気的に接続される。また、画素１０（１，０）の増幅部１５と画素１０（１，１）の増幅部１５とが互いに電気的に接続され、画素１０（１，２）の増幅部１５と画素１０（１，３）の増幅部１５とが互いに電気的に接続される。さらに、画素１０（２，０）の増幅部１５と画素１０（２，１）の増幅部１５とが互いに電気的に接続され、画素１０（２，２）の増幅部１５と画素１０（２，３）の増幅部１５とが互いに電気的に接続される。
【００８３】
信号ＣＳ１＿ＥＮはハイレベルにされ、信号ＣＳ２＿ＥＮはローレベルにされる。信号ＣＳ１＿ＥＮがハイレベルになることで、電流制御部３０ａ、３０ｃの各々のスイッチ部３１がオンとなる。これにより、垂直信号線ＶＬａ、ＶＬｃには、それぞれ電流源２５ａ、２５ｃから電流が供給される。また、信号ＣＳ２＿ＥＮがローレベルになることで、電流制御部３０ｂ、３０ｄの各々のスイッチ部３１がオフとなり、スイッチ部３２がオンとなる。これにより、垂直信号線ＶＬｂ、ＶＬｄには、それぞれ電圧Ｖｃｌｉｐが供給される。
【００８４】
図１１に示す時刻ｔ１では、信号ＲＳ＜０＞がハイレベルになることで、１行目の画素である画素１０（０，０）〜画素１０（０，３）の各々のリセット部１３のトランジスタＭ２がオンになり、ＦＤ１４の電位がリセット電位になる。この場合、画素１０（０，０）及び画素１０（０，１）の互いに電気的に接続されたＦＤ１４間では、ＦＤ１４の電位が平均化される。また、画素１０（０，２）及び画素１０（０，３）の互いに電気的に接続されたＦＤ１４間では、ＦＤ１４の電位が平均化される。
【００８５】
さらに、時刻ｔ１において、信号ＳＥＬ１＜０＞がハイレベルになることで、画素１０（０，０）及び画素１０（０，１）の２つの画素の平均化されたノイズ信号が、画素１０（０，０）の選択部１６を介して垂直信号線ＶＬａに出力される。また、画素１０（０，２）及び画素１０（０，３）の２つの画素の平均化されたノイズ信号が、画素１０（０，２）の選択部１６を介して垂直信号線ＶＬｃに出力される。垂直信号線ＶＬａ、ＶＬｃに出力された１行目の各画素１０からのノイズ信号は、それぞれカラム回路部４０ａ、４０ｃに入力されてデジタル信号に変換される。
【００８６】
時刻ｔ２では、信号ＴＸ＜０＞がハイレベルになることで、画素１０（０，０）、画素１０（０，１）、画素１０（０，２）、及び画素１０（０，３）において、転送部１２のトランジスタＭ１がオンになり、光電変換部１１で光電変換された電荷が、ＦＤ１４に転送される。この場合、画素１０（０，０）及び画素１０（０，１）の各々の光電変換部１１から転送された電荷は、画素１０（０，０）のＦＤ１４の容量Ｃと画素１０（０，１）のＦＤ１４の容量Ｃとに分配される。また、画素１０（０，２）及び画素１０（０，３）の各々の光電変換部１１から転送された電荷は、画素１０（０，２）のＦＤ１４の容量Ｃと画素１０（０，３）のＦＤ１４の容量Ｃとに分配される。
【００８７】
また、時刻ｔ２では、信号ＳＥＬ１＜０＞がハイレベルであるため、画素１０（０，０）及び画素１０（０，１）の２つの画素の信号を平均化した加算画素信号が、画素１０（０，０）の選択部１６を介して垂直信号線ＶＬａに出力される。また、画素１０（０，２）及び画素１０（０，３）の２つの画素の信号を平均化した加算画素信号が、画素１０（０，２）の選択部１６を介して垂直信号線ＶＬｃに出力される。垂直信号線ＶＬａ、ＶＬｃに出力された１行目の各画素１０からの加算画素信号は、それぞれカラム回路部４０ａ、４０ｃに入力されてデジタル信号に変換される。
【００８８】
時刻ｔ３〜時刻ｔ５では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、２行目の画素からノイズ信号の読み出しと、加算画素信号の読み出しとが行われる。時刻ｔ５〜時刻ｔ７では、時刻ｔ１から時刻３までの期間の場合と同様にして、３行目の画素からノイズ信号の読み出しと、加算画素信号の読み出しとが行われる。このように、１行読み出し方式では、画素１０を行単位で順次選択し、２つの画素１０の光電変換部による信号を加算し、加算画素信号を第１の垂直信号線ＶＬａに読み出すことができる。また、第２の電流源２５ｂからの電流の供給を停止することで、撮像素子３の消費電力を低減することができる。
【００８９】
図１２に示す２行同時読み出し方式では、垂直転送部５０は、上述した図１１の１行読み出し方式の場合と同様に、信号ＡＤＤ＿ＦＤ２及び信号ＡＤＤ＿ＳＦ２をハイレベルとする。なお、信号ＡＤＤ＿ＦＤ１及び信号ＡＤＤ＿ＳＦ１は、それぞれローベルにされる。また、信号ＣＳ１＿ＥＮがハイレベルにされ、信号ＣＳ２＿ＥＮもハイレベルにされる。信号ＣＳ１＿ＥＮがハイレベルになることで、垂直信号線ＶＬａ、ＶＬｃには、それぞれ電流源２５ａ、２５ｃから電流が供給される。また、信号ＣＳ２＿ＥＮがハイレベルになることで、垂直信号線ＶＬｂ、ＶＬｄには、それぞれ電流源２５ｂ、２５ｄから電流が供給される。
【００９０】
図１２に示す時刻ｔ１では、信号ＲＳ＜０＞、ＲＳ＜１＞がハイレベルになることで、１行目の画素と２行目の画素（画素１０（０、０）〜画素１０（１、３））の各々のリセット部１３のトランジスタＭ２がオンとなる。この場合、互いに電気的に接続されたＦＤ１４間では、ＦＤ１４の電位が平均化される。
【００９１】
また、時刻ｔ１において、信号ＳＥＬ１＜０＞がハイレベルになることで、画素１０（０，０）及び画素１０（０，１）の２つの画素の平均化されたノイズ信号が、画素１０（０，０）の選択部１６を介して垂直信号線ＶＬａに出力される。また、画素１０（０，２）及び画素１０（０，３）の２つの画素の平均化されたノイズ信号が、画素１０（０，２）の選択部１６を介して垂直信号線ＶＬｃに出力される。さらに、時刻ｔ１において、信号ＳＥＬ２＜１＞がハイレベルになることで、画素１０（１，０）及び画素１０（１，１）の２つの画素の平均化されたノイズ信号が、画素１０（１，１）の選択部１６を介して垂直信号線ＶＬｂに出力される。また、画素１０（１，２）及び画素１０（１，３）の２つの画素の平均化されたノイズ信号が、画素１０（１，３）の選択部１６を介して垂直信号線ＶＬｄに出力される。垂直信号線ＶＬａ〜ＶＬｄに出力された１行目及び２行目の各画素１０からのノイズ信号は、それぞれカラム回路部４０ａ〜４０ｄに入力されてデジタル信号に変換される。
【００９２】
時刻ｔ２では、信号ＴＸ＜０＞がハイレベルになることで、画素１０（０，０）〜画素１０（０，３）において、転送部１２のトランジスタＭ１がオンになり、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。また、時刻ｔ２では、信号ＴＸ＜１＞がハイレベルになることで、画素１０（１，０）〜画素１０（１，３）において、転送部１２のトランジスタＭ１がオンになり、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。
【００９３】
また、時刻ｔ２では、信号ＳＥＬ１＜０＞がハイレベルであるため、画素１０（０，０）及び画素１０（０，１）の２つの画素の加算画素信号が、画素１０（０，０）の選択部１６を介して垂直信号線ＶＬａに出力される。また、画素１０（０，２）及び画素１０（０，３）の２つの画素の加算画素信号が、画素１０（０，２）の選択部１６を介して垂直信号線ＶＬｃに出力される。さらに、時刻ｔ２では、信号ＳＥＬ２＜１＞がハイレベルであるため、画素１０（１，０）及び画素１０（１，１）の２つの画素の加算画素信号が、画素１０（１，１）の選択部１６を介して垂直信号線ＶＬｂに出力される。また、画素１０（１，２）及び画素１０（１，３）の２つの画素の加算画素信号が、画素１０（１，３）の選択部１６を介して垂直信号線ＶＬｄに出力される。垂直信号線ＶＬａ〜ＶＬｄに出力された１行目及び２行目の各画素１０からの加算画素信号は、それぞれカラム回路部４０ａ〜４０ｄに入力されてデジタル信号に変換される。
【００９４】
時刻ｔ３〜時刻ｔ５では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、３行目の画素からの信号の読み出しと、４行目の画素からの信号の読み出しとが同時に行われる。時刻ｔ５〜時刻ｔ７では、時刻ｔ１から時刻３までの期間の場合と同様にして、５行目の画素からの信号の読み出しと、６行目の画素からの信号の読み出しとが同時に行われる。このように、２行同時読み出し方式は、２行分の画素の信号の読み出しを同時に行うことができる。このため、撮像素子３に配置された各画素１０から高速に信号を読み出すことができる。
【００９５】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
【００９６】
（変形例１）
上述した第３の実施の形態では、画素１０に加算スイッチ部１７が設けられる例について説明した。しかし、図１３に示すように、画素の構成を、加算スイッチ部１７を有しない構成としてもよい。この場合、第１の制御モードでは、結合スイッチ部１８のトランジスタＭ８がオフとなり、第３の実施の形態の場合と同様の動作となる。また、第２の制御モードにおいては、結合スイッチ部１８のトランジスタＭ８がオンとなり、各画素１０の各々の増幅部１５が互いに電気的に接続される。これにより、各画素１０の増幅部１５の信号の加算平均化された加算画素信号が垂直信号線ＶＬに出力される。このように、変形例１では、複数の画素１０の各々の増幅部１５を結合スイッチ部１８を介して互いに接続することによって、複数の光電変換部からの信号を加算して垂直信号線に出力することができる。なお、結合スイッチ部１８は、画素１０毎に配置されなくてもよい。結合スイッチ部１８を、複数の画素毎に配置して、複数の画素で共有する構成としてもよい。また、加算スイッチ部１７を、複数の画素毎に配置して、複数の画素で共有する構成としてもよい。
【００９７】
（変形例２）
上述した第１の実施の形態では、１画素に２つの光電変換部を配置する例について説明したが、画素の構成はこれに限らない。画素の構成を、１画素あたり３つ以上の光電変換部を有する構成にしてもよい。この場合には、例えば、第１の制御モードでは複数の光電変換部からの信号を個別に読み出し、第２の制御モードでは複数の光電変換部のうち２つ以上の光電変換部からの信号を加算して読み出すようにしてもよい。
【００９８】
（変形例３）
上述した実施の形態および変形例では、光電変換部としてフォトダイオードを用いる例について説明した。しかし、光電変換部として光電変換膜を用いるようにしてもよい。
【００９９】
（変形例４）
上述の実施の形態および変形例で説明した撮像素子３は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。
【０１００】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【０１０１】
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１７年第１６２８３号（２０１７年１月３１日出願）
【符号の説明】
【０１０２】
３  撮像素子、４  制御部、１０  画素、１１ａ  第１の光電変換部、１１ｂ  第２の光電変換部、１７  加算スイッチ部、１８  結合スイッチ部、５０  垂直転送部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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