(57)【要約】  半導体装置は、半導体チップ（１２）と、半導体チップ（１２）上のソースパッド電極（１４）を覆うように形成される銀焼成キャップ（２２）とを備える。半導体チップ（１２）が第１の基板電極（１０Ｂ）上に配置され、超音波により銀焼成キャップ（２２）上に銅ワイヤ（１８）の一方端が接合される。パワーサイクル耐量を向上させることが可能な半導体装置、パワーモジュール及びその製造方法を提供する。
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【特許請求の範囲】
【請求項１】
表面側および裏面側に電極が形成された半導体チップと、
前記半導体チップの表面側の少なくとも一部の電極を覆うように形成される高耐熱性の焼成膜と
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体チップが第１の基板電極上に配置され、
前記高耐熱性の焼成膜上にワイヤの一方端が接合されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワイヤは、銅ワイヤ、Ａｌワイヤ若しくはクラッドワイヤを備え、
前記ワイヤの一方端が超音波接合されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体チップが第１の基板電極上に配置され、
はんだを接合材として前記高耐熱性の焼成膜上に平板状の上部配線の一方端が接合されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記高耐熱性の焼成膜は、銀焼成膜であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記高耐熱性の焼成膜は、銅焼成膜であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記電極と前記焼成膜との間に、金薄膜、銀薄膜、若しくはパラジウム膜のいずれかの電極表面薄膜を備えることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記焼成膜の厚さは、１０μｍ〜１００μｍの範囲であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体チップは、ＭＩＳＦＥＴを備え、
前記半導体チップ上の電極は、ソースパッド電極を備えることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置を複数個備えることを特徴とするパワーモジュール。
【請求項１１】
前記半導体チップは、ワイドギャップ型半導体を備えることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記半導体チップは、１００℃以上のΔＴｊパワーサイクルを備えることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
絶縁性の基板と、
前記基板上に形成された第１乃至第３の基板電極と、
前記第１の基板電極上に配置され、その表面側および裏面側に電極が形成された半導体チップと、
前記半導体チップの表面側の少なくとも一部の電極を覆うように形成される高耐熱性の焼成膜と、
前記焼成膜と前記第２の基板電極との間を接続する第１の上部配線と、
前記半導体チップの表面側の前記焼成膜に覆われていない電極と前記第３の基板電極との間を接続する第２の上部配線と、
前記第１乃至第３の基板電極と前記半導体チップと前記第１および第２の上部配線を封止する樹脂と
を備えることを特徴とする半導体装置。
【請求項１４】
前記焼成膜と前記第１の上部配線との間に前記焼成膜よりも厚いはんだ層を有することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１の上部配線の厚みは、前記半導体チップと前記焼成膜との厚みよりも厚いことを特徴とする請求項１３または１４に記載の半導体装置。
【請求項１６】
前記焼成膜が複数形成されており、複数の前記焼成膜を同一の前記第１の上部配線で共通接続することを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
半導体チップ上の電極を覆うように高耐熱性の導電性膜を形成する工程と、
前記高耐熱性の導電性膜を焼成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記半導体チップが第１の基板電極上に配置され、
超音波により前記高耐熱性の導電性膜上に銅ワイヤ若しくはＡｌワイヤの一方端が接合されることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記半導体チップが第１の基板電極上に配置され、
はんだを接合材として前記高耐熱性の焼成膜上に平板状の上部配線の一方端が接合されることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記高耐熱性の焼成膜は、銀焼成膜若しくは銅焼成膜を備えることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２１】
前記高耐熱性の焼成膜は、マスク印刷若しくはディスペンス法により形成されることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２２】
前記電極上にメッキ工程で金薄膜、銀薄膜、若しくはパラジウム薄膜のいずれかの薄膜が形成され、前記薄膜上に前記高耐熱性の焼成膜が形成されることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２３】
前記半導体チップは、ＭＩＳＦＥＴを備え、
前記半導体チップ上の電極は、ソースパッド電極を備えることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２４】
前記半導体チップは、複数チップを備えることを特徴とする請求項１７〜２３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体装置、パワーモジュール及びその製造方法に関する。
【背景技術】
【０００２】
パワーモジュールのジャンクション温度Ｔｊの上昇とともに、パワーサイクル耐量が従来の技術（アルミワイヤ）では厳しくなっている。そこで、最近では、寿命を延ばすためにアルミワイヤではなく銅ワイヤを使用する場合がある。また、ワイヤに代えてリード材や電極柱などの上部配線を使用する場合もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−４５４４号公報
【特許文献２】特開２０００−１００８４９号公報
【特許文献３】特開２０１６−４７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、銅ワイヤを半導体チップ上に接合する場合は、アルミワイヤに比べ超音波のパワーが非常に大きくなるため、デバイスを破壊してしまう。【０００５】
また、リード材や電極柱などの上部配線を使用する場合は、その接合材としてＰｂフリー系のはんだが使用される。しかし、Ｐｂフリー系のはんだを使用した場合、シリコンカーバイド（ＳｉＣ）など２００℃以上の耐熱性を持つデバイスでは、融点がジャンクション温度Ｔｊ＝２００℃に近く、さらにΔＴｊパワーサイクルが大きくなるため、パワーサイクル耐量（パワーサイクル寿命）は小さくなってしまう。【０００６】
本実施の形態は、パワーサイクル耐量を向上させることが可能な半導体装置、パワーモジュール及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施の形態の一態様によれば、半導体チップと、前記半導体チップ上の電極を覆うように形成される高耐熱性の焼成膜とを備える半導体装置が提供される。【０００８】
本実施の形態の他の態様によれば、半導体チップが形成される工程と、前記半導体チップ上の電極を覆うように高耐熱性の焼成膜が形成される工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本実施の形態によれば、パワーサイクル耐量を向上させることが可能な半導体装置、パワーモジュール及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】比較例１に係る半導体装置の模式的鳥瞰図。
【図２】第１の実施の形態に係る半導体装置の模式的鳥瞰図であり、（ａ）銅ワイヤ接合前の状態、（ｂ）銅ワイヤ接合後の状態。
【図３】第１の実施の形態に係る半導体装置のシミュレーションモデルを示す模式的断面構造図。
【図４】図３に示されるシミュレーションモデルの効果を示すグラフ。
【図５】比較例２に係る半導体装置の模式的鳥瞰図。
【図６】第２の実施の形態に係る半導体装置の模式的鳥瞰図。
【図７】第２の実施の形態に係る半導体装置のシミュレーションモデル１（キャップ構造）を示す模式的断面構造図。
【図８】比較例２に係る半導体装置のシミュレーションモデル２（はんだ構造）を示す模式的断面構造図。
【図９】シミュレーションモデル１とシミュレーションモデル２の比較結果を示すグラフ。
【図１０】ΔＴｊパワーサイクルとパワーサイクル寿命の関係を示すグラフ。
【図１１】ワイヤ材に亀裂が生じた状態を示す図。
【図１２】時間の経過とともにひずみ量が飽和することを示すグラフ。
【図１３】第１又は第２の実施の形態に係る半導体装置の製造方法を示す図であり、（ａ）半導体チップを示す図、（ｂ）マスク印刷工程を示す図、（ｃ）乾燥工程を示す図、（ｄ）焼成工程を示す図。
【図１４】図１３に示される製造方法により製造された銀焼成キャップの写真。
【図１５】第２の実施の形態に係る半導体装置を用いたモジュールの構成図（写真）であり、（ａ）鳥瞰図、（ｂ）平面図。
【図１６】図１５に示されるモジュールを成形した後の構成図（写真）。
【図１７】図１５に示されるモジュールを部分的に拡大した写真。
【図１８】図１５に示されるモジュールを部分的に拡大した写真。
【図１９】図１５に示されるモジュールの全体を示す写真。
【図２０】図１５に示されるモジュールを部分的に拡大した写真。
【図２１】第１の実施の形態に係る半導体装置を用いたモジュールの模式的構成図。
【図２２】第１又は第２の実施の形態に係る半導体装置のΔＴｊパワーサイクルテストにおける電流と温度の変化の模式図。
【図２３】第１又は第２の実施の形態に係る半導体装置の熱サイクルテストにおける温度プロファイル例。
【図２４】第１又は第２の実施の形態に係る半導体装置であって、（ａ）ワンインワンモジュール（1 in 1 Module）のＳｉＣ  ＭＩＳＦＥＴの模式的回路表現図、（ｂ）ワンインワンモジュールのＩＧＢＴの模式的回路表現図。
【図２５】第１又は第２の実施の形態に係る半導体装置であって、ワンインワンモジュールのＳｉＣ  ＭＩＳＦＥＴの詳細回路表現図。
【図２６】第１又は第２の実施の形態に係る半導体装置であって、（ａ）ツーインワンモジュールのＳｉＣ  ＭＩＳＦＥＴの模式的回路表現図、（ｂ）ツーインワンモジュールの絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の模式的回路表現図。
【図２７】第１又は第２の実施の形態に係る半導体装置に適用する半導体デバイスの例であって、（ａ）ＳｉＣ  ＭＩＳＦＥＴの模式的断面構造図、（ｂ）ＩＧＢＴの模式的断面構造図。
【図２８】第１又は第２の実施の形態に係る半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ  ＭＩＳＦＥＴの模式的断面構造図。
【図２９】第１又は第２の実施の形態に係る半導体装置に適用する半導体デバイスの例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造図。
【図３０】第１又は第２の実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、ＳｉＣ  ＤＩ（Double Implanted）ＭＩＳＦＥＴの模式的断面構造図。
【図３１】第１又は第２の実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、ＳｉＣ  トレンチ（Ｔ：Trench）ＭＩＳＦＥＴの模式的断面構造図。
【図３２】第１又は第２の実施の形態に係る半導体装置を用いて構成した３相交流インバータの模式的回路構成において、（ａ）半導体デバイスとしてＳｉＣ  ＭＩＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例、（ｂ）半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。
【図３３】半導体デバイスとしてＳｉＣ  ＭＩＳＦＥＴを適用した第１又は第２の実施の形態に係る半導体装置を用いて構成した３相交流インバータの模式的回路構成図。
【図３４】半導体デバイスとしてＩＧＢＴを適用した第１又は第２の実施の形態に係る半導体装置を用いて構成した３相交流インバータの模式的回路構成図。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
[比較例１]
既に説明したように、パワーモジュールのジャンクション温度Ｔｊの上昇とともに、パワーサイクル耐量がアルミワイヤでは厳しくなっている。そこで、比較例１に係る半導体装置では、図１に示すように、銅ワイヤ１８を使用して第１の基板電極１０Ｂと第２の基板電極２０Ｂとを接続している。具体的には、第１の基板電極１０Ｂ上に半導体チップ１２を配置し、半導体チップ１２上のソースパッド電極１４の所定位置１８Ｂに超音波を印加し、銅ワイヤ１８を接合している。符号１６はゲートパッド電極である。
【００１４】
しかし、比較例１に係る半導体装置によると、銅ワイヤ１８を接合する際に非常に大きな超音波のパワーが必要になり、デバイスを破壊してしまう。もしくは、破壊を防ぐためのパッドの構造を作成する必要があり、デバイス構造が複雑化してしまう。
【００１５】
[第１の実施の形態]
（半導体装置）
図２は、第１の実施の形態に係る半導体装置の模式的鳥瞰図である。
【００１６】
図２（ａ）に示すように、第１の実施の形態に係る半導体装置は、半導体チップ１２と、半導体チップ１２上のソースパッド電極１４を覆うように形成される高耐熱性の焼成膜２２とを備える。
【００１７】
例えば、高耐熱性の焼成膜２２は、銀焼成膜でもよいし、銅焼成膜でもよい。以下、銀焼成膜を「銀焼成キャップ２２」、銅焼成膜を「銅焼成キャップ２２」という。
【００１８】
図２（ｂ）に示すように、半導体チップ１２が第１の基板電極１０Ｂ上に配置され、超音波により銀焼成キャップ２２上に銅ワイヤ１８の一方端が接合される。また、超音波により銅ワイヤ１８の他方端が第２の基板電極２０Ｂに接合される。
【００１９】
尚、銅ワイヤ１８の代わりに、Ａｌワイヤやクラッドワイヤを適用しても良い。クラッドワイヤにおいては、中心部はＣｕで形成されているが、中心部はＣｕを覆うようにＡｌが接合されている。クラッドワイヤは、Ａｌワイヤに比べ高耐熱性・低熱抵抗性を有している。
【００２０】
ここで、第１の基板電極１０Ｂや第２の基板電極２０Ｂは、金属とセラミックスと金属との接合体からなる回路基板、例えばＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板やＡＭＢ（Active Metal Brazed, Active Metal Bond）基板などの絶縁基板（回路基板）の、チップ搭載面側の導体パターンにより構成することもできる。絶縁基板の表面側電極および裏面側電極の金属材料としては基本的には同じものが使われる。例えば、ＤＢＣ基板であれば、Ｃｕ／Ａｌ2Ｏ3／Ｃｕ構造、ＤＢＡ基板であれば、Ａｌ／ＡｌＮ／Ａｌ構造、ＡＭＢ基板であれば、Ｃｕ／Ｓｉ3Ｎ4／Ｃｕ構造などを適用可能である。ただし、表面側電極および裏面側電極では役割が多少異なる。表面側電極は、チップや電極などを接合したり、それぞれパターンを切り、正（Ｐ）側パワー電極、負（Ｎ）側パワー電極、出力（Ｏｕｔ）側パワー電極などの役目を果たす。裏面側電極は、冷却器へ接合されたり、ヒートスプレッダに接合したりと熱を下に伝える役目を有する。
【００２１】
以上のように、第１の実施の形態に係る半導体装置では、半導体チップ１２上のソースパッド電極１４上に高耐熱焼成材料（銀焼成又は銅焼成）でキャップを行う構造を採用している。これにより、銅ワイヤ接合時にかかる超音波のパワーが緩衝され、銅ワイヤ接合時にかかる大きな荷重からデバイスの破壊を防ぐことができるため、パワーサイクル耐量を向上させることが可能となる。
【００２２】
（銀焼成キャップによるデバイスへのダメージの低減効果）
図３は、第１の実施の形態に係る半導体装置のシミュレーションモデルを示す模式的断面構造図である。ここでは、図３に示すように、シリコンカーバイド（ＳｉＣ）ベースの半導体チップ１２上に酸化膜２５が形成され、酸化膜２５上にアルミニウム電極２６が形成され、アルミニウム電極２６上にメッキ工程で金（Ａｕ）薄膜２８が形成され、金薄膜２８上に銀焼成キャップ２２が形成されている。
【００２３】
ここでは、アルミニウム電極２６を例示しているが、電極の材料はアルミニウムに限定されるものではなく、銅（Ｃｕ）でもよい。
【００２４】
また、金薄膜２８は、銀焼成キャップ２２を付着させるためのものである。金薄膜２８に代えて、銀薄膜、又はパラジウム（Ｐｄ）薄膜を形成してもよい。
【００２５】
図４は、図３に示されるシミュレーションモデルの効果を示すグラフである。横軸は、銀焼成キャップ２２の膜厚ｔを示す。縦軸は、銀焼成キャップ２２に変位ＤＡを与えた際に酸化膜２５にかかる最大主応力比を示す。ここでは、銀焼成キャップ２２がない場合の酸化膜２５にかかる応力を「１」としている（点Ｐ１参照）。
【００２６】
図４に示される矢印Ｐを見ても分かるように、銀焼成キャップ２２がある場合は、劇的に酸化膜２５にかかる応力を低減できる。具体的には、銀焼成キャップ２２の膜厚ｔが５μｍである場合、最大主応力比は約０．４程度であった（点Ｐ２参照）。銀焼成キャップ２２の膜厚ｔが１０μｍである場合、最大主応力比は約０．２程度であった（点Ｐ３参照）。銀焼成キャップ２２の膜厚ｔが３０μｍである場合、最大主応力比は約０．１程度であった（点Ｐ４参照）。銀焼成キャップ２２の膜厚ｔは特に限定されるものではないが、例えば、約１０μｍ〜１００μｍ程度であるのが望ましい（線Ｑ参照）。
【００２７】
以上のように、第１の実施の形態に係る半導体装置では、デバイス上の電極に銀焼成を用いてキャップを行うようにしている。このキャップ構造は、緩衝材の役割を果たすため、銅ワイヤ１８からのダメージを低減することが可能となる。もちろん、銅ワイヤ１８を使用すれば、非常に強い接合が可能になり、パワーサイクル耐量が増加するという効果もある。
【００２８】
[比較例２]
既に説明したように、パワーモジュールのジャンクション温度Ｔｊの上昇とともに、パワーサイクル耐量がアルミワイヤでは厳しくなっている。そこで、比較例２に係る半導体装置では、図５に示すように、リード材や電極柱などの上部配線２４を使用して第１の基板電極１０Ｂと第２の基板電極２０Ｂとを接続している。
【００２９】
このようにリード材や電極柱などの上部配線２４を使用する場合は、その接合材としてＰｂフリー系のはんだ１７Ａ，１７Ｂが使用される。Ｐｂフリー系のはんだ１７Ａ，１７Ｂとは、スズ（Ｓｎ）を主成分として、銀（Ａｇ）、銅（Ｃｕ）、スズ（Ｓｎ）などが添加物として配合されているＳｎ系のはんだである。しかし、Ｐｂフリー系のはんだ１７Ａ，１７Ｂを使用した場合、シリコンカーバイド（ＳｉＣ）など２００℃以上の耐熱性を持つデバイスでは、融点がジャンクション温度Ｔｊ＝２００℃に近く、さらにΔＴｊパワーサイクルが大きくなるため、パワーサイクル耐量は小さくなってしまう。
【００３０】
[第２の実施の形態]
（半導体装置）
図６は、第２の実施の形態に係る半導体装置の模式的鳥瞰図である。
【００３１】
図６に示すように、第２の実施の形態に係る半導体装置は、第１の実施の形態と同様、半導体チップ１２と、半導体チップ１２上のソースパッド電極１４を覆うように形成される高耐熱性の焼成膜２２とを備える。
【００３２】
第１の実施の形態と同様、高耐熱性の焼成膜２２は、銀焼成キャップ２２（又は銅焼成キャップ２２）である。銀焼成キャップ２２の膜厚ｔは特に限定されるものではないが、例えば、約１０μｍ〜１００μｍ程度であるのが望ましい。
【００３３】
半導体チップ１２が第１の基板電極１０Ｂ上に配置され、はんだ２６Ａを接合材として高耐熱性の焼成膜２２上に平板状の上部配線２４の一方端が接合される。また、はんだ２６Ｂを接合材として上部配線２４の他方端が第２の基板電極２０Ｂに接合される。はんだ２６Ａ，２６Ｂには、比較例２と同様、Ｐｂフリー系のはんだを用いることができる。
【００３４】
以上のように、第２の実施の形態に係る半導体装置では、半導体チップ１２上のソースパッド電極１４上に高耐熱焼成材料（銀焼成又は銅焼成）でキャップを行い、その上に従来のはんだを使用するようにしている。これにより、はんだにかかる累積相当ひずみを減少させ、パワーサイクル耐量を向上させることが可能となる。
【００３５】
（銀焼成キャップ有無での累積相当ひずみの比較）
図７は、第２の実施の形態に係る半導体装置のシミュレーションモデル１（キャップ構造）を示す模式的断面構造図である。図７に示すように、シミュレーションモデル１では、Ｐｂフリー系のはんだ１７Ａを銀焼成キャップ２２上に使用している。はんだ１７Ａ，１７Ｂの膜厚は１００μｍであり、銀焼成キャップ２２の膜厚は５０μｍである場合を想定している。基板電極１０Ｂの裏面は、６５℃で冷却されることを想定している。
【００３６】
図８は、比較例２に係る半導体装置のシミュレーションモデル２（はんだ構造）を示す模式的断面構造図である。図８に示すように、シミュレーションモデル２では、Ｐｂフリー系のはんだ１７Ａ，１７Ｂのみを使用している。すなわち、銀焼成キャップ２２は、半導体チップ１２上には配置されておらず、半導体チップ１２下にのみ配置されている。はんだ１７Ａ，１７Ｂの膜厚は１５０μｍである場合を想定している。
【００３７】
図９は、シミュレーションモデル１とシミュレーションモデル２の比較結果を示すグラフである。縦軸は、はんだにかかる累積相当ひずみを示し、横軸は、ジャンクション温度Ｔｊを示す。累積相当ひずみは、はんだなどの材料の寿命を推定する際の目安として使用される。同じ材料では、累積相当ひずみが大きいほど寿命が短くなる。
【００３８】
点Ｓ１と点Ｓ２とを結ぶ線分Ｓは、シミュレーションモデル２（はんだ構造）における累積相当ひずみの変化を表している。線分Ｓを見ても分かるように、はんだ構造では、ジャンクション温度Ｔｊの上昇とともに累積相当ひずみが大きくなる。
【００３９】
一方、点Ｃ１と点Ｃ２とを結ぶ線分Ｃ＋Ｓは、シミュレーションモデル１（キャップ構造）における累積相当ひずみの変化を表している。線分Ｃ＋Ｓを見ても分かるように、キャップ構造では、銀焼成キャップ２２の緩衝効果により、ジャンクション温度Ｔｊが変わっても累積相当ひずみはほとんど変化しない。
【００４０】
具体的には、キャップ構造によれば、はんだ構造に比べて、ジャンクション温度Ｔｊが１２０℃である場合、累積相当ひずみは約３２％程度減少することが分かった（点Ｃ１，点Ｓ１参照）。また、ジャンクション温度Ｔｊが２００℃である場合、累積相当ひずみは約４４％程度減少することが分かった（点Ｃ２，点Ｓ２参照）。
【００４１】
以上のように、キャップ構造によれば、パワーサイクル耐量を向上できる、もしくはΔＴｊパワーサイクル、ＭａｘＴｊが大きくなってもパワーサイクル耐量を保持できる効果がある。
【００４２】
ここで、ΔＴｊパワーサイクルは、次式に示すように、パワーサイクルをオンしたときのジャンクション温度Ｔｊの最大値ＭａｘＴｊとオフしたときのジャンクション温度ＭｉｎＴｊとの差である。ＭａｘＴｊが１５０℃でＭｉｎＴｊが５０℃である場合、ΔＴｊパワーサイクルは１００℃となり、ＭａｘＴｊが２００℃でＭｉｎＴｊが５０℃である場合、ΔＴｊパワーサイクルは１５０℃となる。
【００４３】
【数１】
2017183580.tif 000003
【００４４】
ΔＴｊパワーサイクルとパワーサイクル寿命の関係は、模式的に図１０に示すように表される。通常、図１０に示すように、ΔＴｊパワーサイクルが低いときは寿命が長くなる傾向が見られ（Ｔ１参照）、ΔＴｊパワーサイクルが高いときは寿命が短くなる傾向が見られる（Ｔ２参照）。また、点で接合するワイヤ材は亀裂１８Ｃが生じやすく（図１１参照）、面で接合するリード材の方が寿命が長い傾向がある。
【００４５】
（はんだの寿命と累積相当ひずみの関係）
次に、疲労寿命の算出方法について説明する。非弾性ひずみ（塑性ひずみ、クリープひずみ）が発生するような大きな負荷を繰り返しかけて、少ない繰り返し数（１０５サイクル以下）で疲労破壊させる場合を低サイクル疲労と呼ぶ。低サイクル疲労の疲労寿命は以下に示すマンソン・コフィン則で表される。
【００４６】
【数２】
2017183580.tif 000004
【００４７】
ΔεＰは塑性ひずみ振幅［−］であり、Ｎｊは塑性疲労（疲労寿命）［回］であり、Ｃ，Ｎは材料物性値である。
【００４８】
【数３】
2017183580.tif 000005
【００４９】
εａｃ＿ｎｅ（ｆｉｎ＿ｓｔｅｐ）は２サイクル目の累積相当ひずみであり、εａｃ＿ｎｅ（ｒｅｆ＿ｓｔｅｐ）は１サイクル目の累積相当ひずみである。図１２に示すように、時間の経過とともにひずみ量は飽和するため、数３では、１サイクル目と２サイクル目の間をとるようにしている。マンソン・コフィン則によれば、ΔεＰが小さいと寿命は延びる。キャップ構造によれば、累積相当ひずみが小さくなるため、はんだの寿命が延びることが分かる。
【００５０】
以上のように、第２の実施の形態に係る半導体装置では、Ｐｂフリー系のはんだ１７Ａ，１７Ｂを銀焼成キャップ２２上に使用するようにしている。これにより、はんだが直接受けていた応力を銀焼成キャップ２２で緩衝することにより、はんだにかかる累積相当ひずみを減少させ、パワーサイクル耐量を向上させることが可能となる。
【００５１】
[製造方法]
以下、第１又は第２の実施の形態に係る半導体装置の製造方法について説明する。
【００５２】
まず、図１３（ａ）に示すように、半導体チップ１２の上部に金薄膜２８を形成する。次いで、図１３（ｂ）に示すように、スキージ３０を用いてマスク２８Ｍの開口部から焼成ペースト２２Ｐを押し込み、ソースパッド電極１４に対応する領域にマスク印刷を行う。次いで、図１３（ｃ）に示すように、焼成ペースト２２Ｐがマスク印刷された半導体チップ１２をホットプレート３２の上で乾燥させる。最後に、図１３（ｄ）に示すように、加熱プレート３４Ｕ，３４Ｄを用いて半導体チップ１２を焼成（熱＋加圧）する。これにより、図１４に示すように、半導体チップ１２の上部に銀焼成キャップ２２を形成することができる。
【００５３】
尚、上記の工程において、マスク印刷の代わりに、ディスペンス法を適用しても良い。ディスペンス法を用いても同程度の品質の焼成膜を作成可能である。
【００５４】
[モジュール]
以下、第１又は第２の実施の形態に係る半導体装置を複数個備えるパワーモジュールの構成について説明する。
【００５５】
図１５は、第２の実施の形態に係る半導体装置を用いたモジュールの構成図（写真）であり、（ａ）は鳥瞰図、（ｂ）は平面図である。図１５に示すように、第１の基板電極１０Ｂと第２の基板電極２０Ｂとが上部配線２４により接続されている。第１の基板電極１０Ｂと第２の基板電極２０Ｂのそれぞれから外方に信号電極端子Ｇ１，Ｄ１，Ｓ１、信号電極端子Ｇ４，Ｄ４，Ｓ４が引き出されている。もちろん、第１の基板電極１０Ｂと第２の基板電極２０Ｂ以外の基板電極を上部配線２４により接続することも可能である。また、基板電極１０Ｂには、ハイレベル側のＭＩＳＦＥＴＱ１のドレインＤ１に対応するパワー端子Ｐが接続され、基板電極２０Ｂには、ローレベル側のＭＩＳＦＥＴＱ４のドレインＤ４若しくはハイレベル側のＭＩＳＦＥＴＱ１のソースＳ１に対応するに対応するパワー端子Ｏ（出力端子）が接続される。さらに、ローレベル側のＭＩＳＦＥＴＱ１のソースパッド電極Ｓ１に上部配線２４を介して接続されるランド電極には、ローレベル側のＭＩＳＦＥＴＱ４のソースＳ４に対応するパワー端子Ｎが接続される。以上の説明において、ハイレベル側のＭＩＳＦＥＴＱ１およびローレベル側のＭＩＳＦＥＴＱ４は、例えば、図２６（ａ）に示すようなツーインワンモジュールの回路を構成する半導体デバイスの対応している。尚、図２６（ｂ）に示すようなツーインワンモジュールのＩＧＢＴ  Ｑ１・Ｑ４であっても良い。以下同様である。
【００５６】
図１６は、図１５に示されるモジュールを成形した後の構成図（写真）である。図１６に示すように、第１の基板電極１０Ｂや第２の基板電極２０Ｂは樹脂Ｍなどで成形される。
【００５７】
図１７及び図１８は、図１５に示されるモジュールを部分的に拡大した写真である。図１７及び図１８に示すように、第１の基板電極１０Ｂ上に半導体チップ１２が配置されている。半導体チップ１２に銀焼成キャップ２２が形成され、その銀焼成キャップ２２上にはんだ２６Ａ，２６Ｂを使用して上部配線２４を接合している。
【００５８】
図１９は、図１５に示されるモジュールの全体を示す写真である。図２０は、図１５に示されるモジュールを部分的に拡大した写真である。図１９及び図２０に示すように、半導体チップ１２がワイヤーＷを介して信号電極端子Ｇ１，Ｄ１，Ｓ１、信号電極端子Ｇ４，Ｄ４，Ｓ４に接続されている。
【００５９】
図２１は、第１の実施の形態に係る半導体装置を用いたモジュールの模式的構成図である。図２１に示すように、１つの半導体チップ１２に複数本の銅ワイヤ１８を接合することも可能である。
【００６０】
[接合エネルギー]
次に、超音波で接合する際の接合エネルギーについて説明する。
【００６１】
接合エネルギーは、次式に示すように、接合時の摩擦係数μと速度ｖと圧力Ｐを時間で積分したものである。摩擦係数μも速度ｖも圧力Ｐの関数である。一般的に、接合エネルギーが高い程接合力も高くなる。
【００６２】
【数４】
2017183580.tif 000006
【００６３】
[ΔＴｊパワーサイクルテスト]
第１又は第２の実施の形態に係る半導体装置のΔＴｊパワーサイクルテストにおける電流ＩCと温度Ｔの変化の模式図は、図２２に示すように表される。
【００６４】
ΔＴｊパワーサイクルテストは、図２２に示すように、接合温度を相対的に短時間の周期で上昇・下降させるテストであり、例えば、ワイヤ接合部などの寿命を評価することができる。
【００６５】
パワーサイクル試験の場合は、図２２に示すように、半導体装置モジュールに通電・遮断を繰り返し、チップを発熱させる。第１又は第２の実施の形態に係る半導体装置のΔＴｊパワーサイクルテストにおいては、例えば、Ｔｊ＝１５０℃を２ｓ、その後オフして冷却温度になるまでの時間（例Ｔｊ＝５０℃、オフ時間＝１８ｓ）を繰り返し行う。
【００６６】
[熱サイクルテスト]
第１又は第２の実施の形態に係る半導体装置において、熱サイクルテストにおける温度プロファイル例は、図２３に示すように表される。熱サイクルテストは大気雰囲気中で行われ、マイナス４０℃〜プラス１５０℃の範囲で実施した。熱サイクルの１サイクルの周期は８０分であり、その内訳は、マイナス４０℃で３０分、マイナス４０℃からプラス１５０℃までの昇温時間１０分、プラス１５０℃で３０分、プラス１５０℃からマイナス４０℃までの冷却時間１０分である。１００サイクル毎に順方向電圧降下Ｖｆ、逆方向耐圧Ｖｒを測定したが、特性劣化は観測されていない。
【００６７】
通常、熱サイクルテスト、もしくはパワーサイクル試験でも接合部の劣化が始まると、順方向などの高電流を流す試験では抵抗が増加し、順方向電圧Ｖｆが変化する。
パワーサイクル耐量は特性劣化も含めて起こってもその劣化の進行が遅い場合には、パワーサイクル耐量が高いと評価することができる。
【００６８】
以上のΔＴｊパワーサイクルテストおよび熱サイクルテストの結果より、第１又は第２の実施の形態に係る半導体装置の銅ワイヤ１８又は上部配線２４の接合強度は、充分に確保されている。
【００６９】
なお、第１又は第２の実施の形態では、銀焼成キャップ２２上に銅ワイヤ１８又ははんだ２６Ａを配置することとしているが、これに限定されるものではない。例えば、銀焼成キャップ２２上に銀焼成で上部配線２４を接合するようにしてもよい。銀焼成キャップ２２上に銀焼成することで膜厚を増加させることができる。これにより、はんだ２６Ａよりも高耐熱化を図ることができ、信頼性を向上させることが可能となる。
【００７０】
[半導体装置の具体例]
第１又は第２の実施の形態に係る半導体装置２０であって、ワンインワンモジュールのＳｉＣ  ＭＩＳＦＥＴの模式的回路表現は、図２４（ａ）に示すように表され、ワンインワンモジュールのＩＧＢＴの模式的回路表現は、図２４（ｂ）に示すように表される。
【００７１】
図２４（ａ）には、ＭＩＳＦＥＴＱに逆並列接続されるダイオードＤＩが示されている。ＭＩＳＦＥＴＱの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。同様に、図２４（ｂ）には、ＩＧＢＴＱに逆並列接続されるダイオードＤＩが示されている。ＩＧＢＴＱの主電極は、コレクタ端子ＣＴおよびエミッタ端子ＥＴで表される。ダイオードＤＩとしては、ファーストリカバリダイオード（ＦＲＤ）や、ショットキーバリアダイオード（ＳＢＤ）を外付けしても良い。また、ＭＩＳＦＥＴの半導体基板中に形成されるダイオードのみを用いても良い。
【００７２】
また、第１又は第２の実施の形態に係る半導体装置２０であって、ワンインワンモジュールのＳｉＣ  ＭＩＳＦＥＴの詳細回路表現は、図２５に示すように表される。
【００７３】
また、１つのモジュールに複数個のＭＩＳＦＥＴが内蔵されていても良い。一例として５チップ（ＭＩＳＦＥＴ×５）搭載可能であり、それぞれのＭＩＳＦＥＴＱは、５個まで並列接続可能である。尚、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
【００７４】
さらに詳細には、図２５に示すように、ＭＩＳＦＥＴＱに並列にセンス用ＭＩＳＦＥＴＱｓが接続される。センス用ＭＩＳＦＥＴＱｓは、ＭＩＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。図２５において、ＳＳは、ソースセンス端子、ＣＳは、電流センス端子であり、Ｇは、ゲート信号端子である。尚、第１又は第２の実施の形態においても半導体デバイスＱには、センス用ＭＩＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されている。
【００７５】
また、第１又は第２の実施の形態に係る半導体装置２０Ｔであって、ツーインワンモジュールのＳｉＣ  ＭＩＳＦＥＴの模式的回路表現は、図２６（ａ）に示すように表される。
【００７６】
図２６（ａ）に示すように、２個のＭＩＳＦＥＴＱ１・Ｑ４と、ＭＩＳＦＥＴＱ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４が１つのモジュールに内蔵されている。Ｇ１は、ＭＩＳＦＥＴＱ１のゲート信号端子であり、Ｓ１は、ＭＩＳＦＥＴＱ１のソース端子である。Ｇ４は、ＭＩＳＦＥＴＱ４のゲート信号端子であり、Ｓ４は、ＭＩＳＦＥＴＱ４のソース端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
【００７７】
また、第１又は第２の実施の形態に係る半導体装置２０Ｔであって、ツーインワンモジュールのＩＧＢＴの模式的回路表現は、図２６（ｂ）に示すように表される。図２６（ｂ）に示すように、２個のＩＧＢＴＱ１・Ｑ４と、ＩＧＢＴＱ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４が１つのモジュールに内蔵されている。Ｇ１は、ＩＧＢＴＱ１のゲート信号端子であり、Ｅ１は、ＩＧＢＴＱ１のエミッタ端子である。Ｇ４は、ＩＧＢＴＱ４のゲート信号端子であり、Ｅ４は、ＩＧＢＴＱ４のエミッタ端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
【００７８】
（半導体デバイスの構成例）
第１又は第２の実施の形態に適用可能な半導体デバイスの例であって、ＳｉＣ  ＭＩＳＦＥＴの模式的断面構造は、図２７（ａ）に示すように表され、ＩＧＢＴの模式的断面構造は、図２７（ｂ）に示すように表される。
【００７９】
第１又は第２の実施の形態に適用可能な半導体デバイス１１０（Ｑ）の例として、ＳｉＣ  ＭＩＳＦＥＴの模式的断面構造は、図２７（ａ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
【００８０】
図２７（ａ）では、半導体デバイス１１０は、プレーナゲート型ｎチャネル縦型ＳｉＣ  ＭＩＳＦＥＴで構成されているが、後述する図３１に示すように、ｎチャネル縦型ＳｉＣ  ＴＭＩＳＦＥＴなどで構成されていても良い。
【００８１】
また、第１又は第２の実施の形態に適用可能な半導体デバイス１１０（Ｑ）には、ＳｉＣ  ＭＩＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
【００８２】
第１又は第２の実施の形態に適用可能な半導体デバイス１１０には、ＳｉＣ系、ＧａＮ系のいずれかのパワーデバイスを採用可能である。
【００８３】
さらには、第１又は第２の実施の形態に適用可能な半導体デバイス１１０には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶのワイドギャップ型と云われる半導体を用いることができる。
【００８４】
同様に、第１又は第２の実施の形態に適用可能な半導体デバイス１１０Ａ（Ｑ）の例として、ＩＧＢＴは、図２７（ｂ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたエミッタ領域１３０Ｅと、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅと、半導体基板１２６の表面と反対側の裏面に配置されたｐ+コレクタ領域１２４Ｐと、ｐ+コレクタ領域１２４Ｐに接続されたコレクタ電極１３６Ｃとを備える。
【００８５】
図２７（ｂ）では、半導体デバイス１１０Ａは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型ｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
【００８６】
第１又は第２の実施の形態に適用可能な半導体デバイス１１０の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ  ＭＩＳＦＥＴの模式的断面構造は、図２８に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。
【００８７】
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図２８に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板１２６内には、図２７（ａ）或いは、図２８の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
【００８８】
さらに、図２８に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜１４４上にソースパッド電極ＳＰが延在して配置されていても良い。
【００８９】
第１又は第２の実施の形態に適用する半導体デバイス１１０Ａの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造は、図２９に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、エミッタパッド電極ＥＰは、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅに接続される。
【００９０】
また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図２９に示すように、半導体デバイス１１０Ａの表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体基板１２６内には、図２７（ｂ）或いは、図２９の中央部と同様に、微細構造のＩＧＢＴ構造が形成されていても良い。
【００９１】
さらに、図２９に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜１４４上にエミッタパッド電極ＥＰが延在して配置されていても良い。
【００９２】
―ＳｉＣ  ＤＩＭＩＳＦＥＴ―
第１又は第２の実施の形態に適用可能な半導体デバイス１１０の例であって、ＳｉＣ  ＤＩＭＩＳＦＥＴの模式的断面構造は、図３０に示すように表される。
【００９３】
第１又は第２の実施の形態に適用可能なＳｉＣ  ＤＩＭＩＳＦＥＴは、図３０に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
【００９４】
図３０では、半導体デバイス１１０は、ｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３０に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
【００９５】
ＳｉＣ  ＤＩＭＩＳＦＥＴは、図３０に示すように、ｐボディ領域１２８に挟まれたｎ-高抵抗層からなる半導体基板１２６内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域１２８／半導体基板１２６間には、図３０に示すように、ボディダイオードＢＤが形成される。
【００９６】
―ＳｉＣ  ＴＭＩＳＦＥＴ―
第１又は第２の実施の形態に適用可能な半導体デバイス１１０の例であって、ＳｉＣ  ＴＭＩＳＦＥＴの模式的断面構造は、図３１に示すように表される。
【００９７】
第１又は第２の実施の形態に適用可能なＳｉＣ  ＴＭＩＳＦＥＴは、図３１に示すように、ｎ層からなる半導体基板１２６Ｎと、半導体基板１２６Ｎの表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチの内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧと、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
【００９８】
図３１では、半導体デバイス１１０は、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３１に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４Ｕ上に配置される。
【００９９】
ＳｉＣ  ＴＭＩＳＦＥＴでは、ＳｉＣ  ＤＩＭＩＳＦＥＴのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETは形成されない。また、ｐボディ領域１２８／半導体基板１２６Ｎ間には、ボディダイオードＢＤが形成される。
【０１００】
第１又は第２の実施の形態に係る半導体装置を用いて構成した３相交流インバータ１４０の模式的回路構成において、半導体デバイスとしてＳｉＣ  ＭＩＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３２（ａ）に示すように表される。同様に、第１又は第２の実施の形態に係る半導体装置を用いて構成した３相交流インバータ１４０Ａの模式的回路構成において、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３２（ｂ）に示すように表される。
【０１０１】
第１又は第２の実施の形態に係る半導体装置を電源Ｅと接続する際、接続ラインの有するインダクタンスＬによって、ＳｉＣ  ＭＩＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａ、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０9(Ａ／ｓ)となる。インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｖにこのサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬと接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
【０１０２】
（半導体装置を適用した応用例）
次に、図３３を参照して、半導体デバイスとしてＳｉＣ  ＭＩＳＦＥＴを適用した第１又は第２の実施の形態に係る半導体装置を用いて構成した３相交流インバータ１４０について説明する。
【０１０３】
図３３に示すように、３相交流インバータ１４０は、ゲートドライブ部１５０と、ゲートドライブ部１５０に接続された半導体装置部１５２と、３相交流モータ部１５４とを備える。半導体装置部１５２は、３相交流モータ部１５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０は、ＳｉＣ  ＭＩＳＦＥＴＱ１・Ｑ４、ＳｉＣ  ＭＩＳＦＥＴＱ２・Ｑ５、およびＳｉＣ  ＭＩＳＦＥＴＱ３・Ｑ６に接続されている。
【０１０４】
半導体装置部１５２は、蓄電池（Ｅ）１４６が接続されたコンバータ１４８のプラス端子（＋）とマイナス端子（−）間に接続され、インバータ構成のＳｉＣ  ＭＩＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ  ＭＩＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
【０１０５】
次に、図３４を参照して、半導体デバイスとしてＩＧＢＴを適用した第１又は第２の実施の形態に係る半導体装置２０Ｔを用いて構成した３相交流インバータ１４０Ａについて説明する。
【０１０６】
図３４に示すように、３相交流インバータ１４０Ａは、ゲートドライブ部１５０Ａと、ゲートドライブ部１５０Ａに接続された半導体装置部１５２Ａと、３相交流モータ部１５４Ａとを備える。半導体装置部１５２Ａは、３相交流モータ部１５４ＡのＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０Ａは、ＩＧＢＴＱ１・Ｑ４、ＩＧＢＴＱ２・Ｑ５、およびＩＧＢＴＱ３・Ｑ６に接続されている。
【０１０７】
半導体装置部１５２Ａは、蓄電池（Ｅ）１４６Ａが接続されたコンバータ１４８Ａのプラス端子（＋）とマイナス端子（−）間に接続され、インバータ構成のＩＧＢＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。さらに、ＩＧＢＴＱ１〜Ｑ６のエミッタ・コレクタ間には、フリーホイールダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
【０１０８】
本実施の形態に係る半導体装置或いはパワーモジュールは、ワンインワン、ツーインワン、フォーインワン、シックスインワン若しくはセブンインワン型のいずれにも形成可能である。
【０１０９】
以上説明したように、本実施の形態によれば、パワーサイクル耐量を向上させることが可能な半導体装置、パワーモジュール及びその製造方法を提供することができる。
【０１１０】
［その他の実施の形態］
上記のように、実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１１１】
このように、ここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１１２】
本実施の形態の半導体装置およびパワーモジュールは、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ）等の半導体モジュール作製技術に利用することができ、ＨＥＶ／ＥＶ向けのインバータ、産業機器向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
【符号の説明】
【０１１３】
１０Ｂ…第１の基板電極
１２…半導体チップ
１４…ソースパッド電極
１６…ゲートパッド電極
１７Ａ，１７Ｂ，２６Ａ，２６Ｂ…はんだ
１８…銅ワイヤ
２０Ｂ…第２の基板電極
２２…高耐熱性の焼成膜（銀焼成キャップ，銅焼成キャップ）
２４…上部配線
２５…酸化膜
２６…アルミニウム電極
２８…金薄膜
Ｔｊ…ジャンクション温度
【図１】
2017183580.tif 000007
【図２】
2017183580.tif 000008
【図３】
2017183580.tif 000009
【図４】
2017183580.tif 000010
【図５】
2017183580.tif 000011
【図６】
2017183580.tif 000012
【図７】
2017183580.tif 000013
【図８】
2017183580.tif 000014
【図９】
2017183580.tif 000015
【図１０】
2017183580.tif 000016
【図１１】
2017183580.tif 000017
【図１２】
2017183580.tif 000018
【図１３】
2017183580.tif 000019
【図１４】
2017183580.tif 000020
【図１５】
2017183580.tif 000021
【図１６】
2017183580.tif 000022
【図１７】
2017183580.tif 000023
【図１８】
2017183580.tif 000024
【図１９】
2017183580.tif 000025
【図２０】
2017183580.tif 000026
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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