(57)【要約】  組み合わせ回路と、組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプライン構成の演算処理装置であって、それぞれのフリップフロップ回路に供給する動作クロック信号のマスクを制御するマスク処理部、を備え、マスク処理部は、組み合わせ回路に入力される入力データにおいて演算処理に使用するビットに基づいて、それぞれのフリップフロップ回路に供給する動作クロック信号のマスクを制御する。
2018029782.tif 000002
【特許請求の範囲】
【請求項１】
組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプライン構成の演算処理装置であって、
それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御するマスク処理部、
を備え、
前記マスク処理部は、
前記組み合わせ回路に入力される入力データにおいて演算処理に使用するビットに基づいて、それぞれの前記フリップフロップ回路に供給する前記動作クロック信号のマスクを制御する、
演算処理装置。
【請求項２】
前記マスク処理部は、
前記組み合わせ回路において演算処理に使用する前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に前記動作クロック信号を供給し、
前記組み合わせ回路において演算処理に使用しない前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に供給する前記動作クロック信号をマスクする、
請求項１に記載の演算処理装置。
【請求項３】
前記マスク処理部は、
それぞれの前記フリップフロップ回路に供給する前記動作クロック信号をマスクするか否かを表すマスク信号を生成するマスク制御部と、
前記マスク信号に応じて、入力されたクロック信号または予め定めた固定のレベルの信号を前記動作クロック信号として出力するマスク部と、
を備え、
前記フリップフロップ回路群は、
それぞれの前記フリップフロップ回路に対応し、前記フリップフロップ回路に対応する前記マスク信号に基づいて、対応する前記フリップフロップ回路が保持したデータ、または０の値のデータを選択して出力するセレクタ、
を備え、
前記セレクタは、
前記マスク信号が前記動作クロック信号をマスクしないことを表している場合に、対応する前記フリップフロップ回路が保持したデータを選択し、
前記マスク信号が前記動作クロック信号をマスクすることを表している場合に、前記０の値のデータを選択する、
請求項２に記載の演算処理装置。
【請求項４】
前記マスク制御部は、
予め定めた前記フリップフロップ回路をまとめて設定した制御単位ごとに、前記マスク信号を生成し、
前記マスク部は、
それぞれの前記制御単位ごとに、対応するそれぞれの前記フリップフロップ回路に前記動作クロック信号を出力する、
請求項３に記載の演算処理装置。
【請求項５】
前記制御単位は、
同様に前記動作クロック信号の供給が制御されるそれぞれの前記フリップフロップ回路が属する、
請求項４に記載の演算処理装置。
【請求項６】
前記制御単位は、
それぞれの段の前記フリップフロップ回路群において同じビットに対応するそれぞれの前記フリップフロップ回路が属する、
請求項４または請求項５に記載の演算処理装置。
【請求項７】
前記制御単位は、
それぞれの段の前記フリップフロップ回路群ごとに異なるビットに対応するそれぞれの前記フリップフロップ回路が属する、
請求項４から請求項６のいずれか１つの項に記載の演算処理装置。
【請求項８】
前記マスク処理部は、
前記演算処理装置に入力されたクロック信号を前記動作クロック信号としてそれぞれの前記フリップフロップ回路に供給する経路において、前記クロック信号が入力される位置と、前記経路が分岐する分岐点との間に配置される、
請求項１から請求項７のいずれか１つの項に記載の演算処理装置。
【請求項９】
前記マスク処理部は、
前記クロック信号が入力される位置と、前記クロック信号が入力される位置に最も近い前記分岐点との間に配置される、
請求項８に記載の演算処理装置。
【請求項１０】
組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプラインが構成され、入力された指示に基づいて、それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御する演算処理装置と、
前記演算処理装置に入力する演算処理を行う対象の入力データのビット数に基づいて、前記フリップフロップ回路に供給する前記動作クロック信号のマスクを指示する制御部と、
を備える、
画像処理装置。
【請求項１１】
組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプラインが構成され、入力された指示に基づいて、それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御する演算処理装置と、
前記演算処理装置に入力する演算処理を行う対象の入力データのビット数に基づいて、前記フリップフロップ回路に供給する前記動作クロック信号のマスクを指示する制御部と、
を備える画像処理装置、
を備え、
動作モードごとに、前記入力データのビット数が異なる、
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算処理装置、画像処理装置、および撮像装置に関する。
【背景技術】
【０００２】
静止画用カメラ、動画用カメラ、医療用内視鏡カメラ、または産業用内視鏡カメラなどの撮像装置では、搭載されたシステムＬＳＩなどの画像処理装置によって、様々な画像処理が行われる。撮像装置に搭載される多くの画像処理装置では、画像処理を行う複数の演算処理装置が、画像処理部として内部のデータバスに接続されている。また、画像処理装置では、画像処理を行う対象の画像データを一時的に記憶するため、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの記憶装置が接続されている。この記憶装置は、画像処理装置の内部のデータバスに接続され、データバスに接続されているそれぞれの画像処理部で共有されている。このような画像処理装置において、それぞれの画像処理部は、記憶装置に記憶されている画像データの読み出しや、処理後の画像データの記憶装置への書き込みを、例えば、データバスを介したＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）によって逐次行いながら、それぞれの画像処理を行っている。【０００３】
ところで、一般的な演算処理装置では、例えば、特許文献１に開示された技術のように、入力されたデータに対して予め定めた演算を行う複数のロジック回路で構成された組み合わせ回路と、組み合わせ回路が出力した演算結果の同期をとるために構成されたフリップフロップ回路との組み合わせによって、対応する演算を実現する。特許文献１には、組み合わせ回路が行う予め定めた演算の単位ごとに複数のフリップフロップ回路を挿入することによって、組み合わせ回路とフリップフロップ回路とが交互に接続された同期回路の構成が開示されている。特許文献１に開示された技術では、それぞれのフリップフロップ回路に、同一のクロック信号が供給（入力）されている。そして、特許文献１に開示された技術では、それぞれのフリップフロップ回路が、入力されたクロック信号に応じた予め定めたタイミングごとに、前段の組み合わせ回路が出力した演算結果のデータを一時的に記憶（保持）し、保持した演算結果のデータを後段の組み合わせ回路に転送（出力）している。【０００４】
画像処理装置に画像処理部として備えたそれぞれの演算処理装置においても、特許文献１に開示された同期回路の構成と同様に、組み合わせ回路とフリップフロップ回路とによって構成される同期回路の構成が採用されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本国特開２００８−２１９５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、撮像装置では、動作モードによって、画像処理装置に備えたそれぞれの画像処理部が画像処理を行う対象の画像の大きさや画像データのビット数が異なる。より具体的には、撮像装置において静止画像を撮影する静止画撮影モードと、動画像を撮影する動画撮影モードとで、撮像装置に備えた固体撮像装置が撮像する画像の大きさや出力する画素信号のビット数が異なる。例えば、固体撮像装置は、撮像装置が静止画撮影モードで動作する場合には、２０００万画素の画像に対応した１２ビットの画素信号を出力するのに対して、撮像装置が動画撮影モードで動作する場合には、２００万画素の画像に対応した１０ビットの画素信号を出力する。このため、画像処理装置に備えたそれぞれの画像処理部においても、静止画撮影モードと動画撮影モードとで、画像処理を行う対象の画像の大きさや画像データのビット数が異なる。【０００７】
また、画像処理装置においても、撮像装置において記録する画像の解像度や画質の設定によって、それぞれの画像処理部が画像処理を行う対象の画像の大きさや画像データのビット数が異なる。例えば、撮像装置が静止画撮影モードで動作する場合であっても、画質の設定に応じて、１０ビットのＹＣ信号（輝度色差信号）に対して画像処理を行ったり、８ビットのＹＣ信号に対して画像処理を行ったりする。【０００８】
しかしながら、画像処理装置では、撮像装置におけるそれぞれの動作モードに応じた画像処理を行う必要がある。このため、画像処理装置には、一般的に、撮像装置において扱う最大のビット数の画像データに対する画像処理を行うことができるように構成された演算処理装置が、画像処理部として備えられている。つまり、画像処理装置に備えるそれぞれの画像処理部は、撮像装置において扱う画像データの最大のビット数に対応することができるビット数の組み合わせ回路とフリップフロップ回路とを備えている。【０００９】
ここで、それぞれの画像処理部に備えたフリップフロップ回路のそれぞれには、上述したように、クロック信号が供給（入力）されている。つまり、画像処理装置では、撮像装置の動作モードや、撮像装置において記録する画像の解像度や画質の設定に応じて、画像処理に使用しないビットに対応するフリップフロップ回路にも、クロック信号が供給（入力）されている。この画像処理に使用しないビットに対応するフリップフロップ回路においても、供給（入力）されたクロック信号に応じて電力を消費する。このクロック信号に応じた画像処理に使用しないビットに対応するフリップフロップ回路における電力の消費は、画像処理装置の全体の消費電力を増大させる要因となる。【００１０】
なお、画像処理装置では、より多くの撮像装置に適用することができる構成にするために高性能化、多機能化を進めると、画像処理部における組み合わせ回路が複雑化し、フリップフロップ回路の数がさらに増大する。このため、画像処理装置では、高性能化、多機能化を進めるほど、撮像装置の動作モードや、撮像装置において記録する画像の解像度や画質の設定に応じて画像処理に使用しないビットに対応するフリップフロップ回路の数も多くなり、これらのフリップフロップ回路によって消費される余分な電力の割合も増加する。【００１１】
本発明は、上記の課題認識に基づいてなされたものであり、演算処理装置において、演算処理に使用しないビットに対応するフリップフロップ回路に供給されたクロック信号によって消費される電力を低減することができる演算処理装置、画像処理装置、および撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明の第１の態様によれば、演算処理装置は、組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプライン構成の演算処理装置であって、それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御するマスク処理部、を備え、前記マスク処理部は、前記組み合わせ回路に入力される入力データにおいて演算処理に使用するビットに基づいて、それぞれの前記フリップフロップ回路に供給する前記動作クロック信号のマスクを制御する。【００１３】
本発明の第２の態様によれば、上記第１の態様の演算処理装置において、前記マスク処理部は、前記組み合わせ回路において演算処理に使用する前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に前記動作クロック信号を供給し、前記組み合わせ回路において演算処理に使用しない前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に供給する前記動作クロック信号をマスクしてもよい。【００１４】
本発明の第３の態様によれば、上記第２の態様の演算処理装置において、前記マスク処理部は、それぞれの前記フリップフロップ回路に供給する前記動作クロック信号をマスクするか否かを表すマスク信号を生成するマスク制御部と、前記マスク信号に応じて、入力されたクロック信号または予め定めた固定のレベルの信号を前記動作クロック信号として出力するマスク部と、を備え、前記フリップフロップ回路群は、それぞれの前記フリップフロップ回路に対応し、前記フリップフロップ回路に対応する前記マスク信号に基づいて、対応する前記フリップフロップ回路が保持したデータ、または０の値のデータを選択して出力するセレクタ、を備え、前記セレクタは、前記マスク信号が前記動作クロック信号をマスクしないことを表している場合に、対応する前記フリップフロップ回路が保持したデータを選択し、前記マスク信号が前記動作クロック信号をマスクすることを表している場合に、前記０の値のデータを選択してもよい。【００１５】
本発明の第４の態様によれば、上記第３の態様の演算処理装置において、前記マスク制御部は、予め定めた前記フリップフロップ回路をまとめて設定した制御単位ごとに、前記マスク信号を生成し、前記マスク部は、それぞれの前記制御単位ごとに、対応するそれぞれの前記フリップフロップ回路に前記動作クロック信号を出力してもよい。【００１６】
本発明の第５の態様によれば、上記第４の態様の演算処理装置において、前記制御単位は、同様に前記動作クロック信号の供給が制御されるそれぞれの前記フリップフロップ回路が属してもよい。【００１７】
本発明の第６の態様によれば、上記第４の態様または上記第５の態様の演算処理装置において、前記制御単位は、それぞれの段の前記フリップフロップ回路群において同じビットに対応するそれぞれの前記フリップフロップ回路が属してもよい。【００１８】
本発明の第７の態様によれば、上記第４の態様から上記第６の態様のいずれか一態様の演算処理装置において、前記制御単位は、それぞれの段の前記フリップフロップ回路群ごとに異なるビットに対応するそれぞれの前記フリップフロップ回路が属してもよい。【００１９】
本発明の第８の態様によれば、上記第１の態様から上記第７の態様のいずれか一態様の演算処理装置において、前記マスク処理部は、前記演算処理装置に入力されたクロック信号を前記動作クロック信号としてそれぞれの前記フリップフロップ回路に供給する経路において、前記クロック信号が入力される位置と、前記経路が分岐する分岐点との間に配置されてもよい。【００２０】
本発明の第９の態様によれば、上記第８の態様の演算処理装置において、前記マスク処理部は、前記クロック信号が入力される位置と、前記クロック信号が入力される位置に最も近い前記分岐点との間に配置されてもよい。【００２１】
本発明の第１０の態様によれば、画像処理装置は、組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプラインが構成され、入力された指示に基づいて、それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御する演算処理装置と、前記演算処理装置に入力する演算処理を行う対象の入力データのビット数に基づいて、前記フリップフロップ回路に供給する前記動作クロック信号のマスクを指示する制御部と、を備える。【００２２】
本発明の第１１の態様によれば、撮像装置は、組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプラインが構成され、入力された指示に基づいて、それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御する演算処理装置と、前記演算処理装置に入力する演算処理を行う対象の入力データのビット数に基づいて、前記フリップフロップ回路に供給する前記動作クロック信号のマスクを指示する制御部と、を備える画像処理装置、を備え、動作モードごとに、前記入力データのビット数が異なる。
【発明の効果】
【００２３】
上記各態様によれば、演算処理装置において、演算処理に使用しないビットに対応するフリップフロップ回路に供給されたクロック信号によって消費される電力を低減することができる演算処理装置、画像処理装置、および撮像装置を提供することができるという効果が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態における演算処理装置を備えた画像処理装置を搭載した撮像装置の概略構成を示したブロック図である。
【図２】本発明の第１の実施形態における演算処理装置の概略構成を模式的に示した図である。
【図３】本発明の第１の実施形態における演算処理装置のクロック信号の供給方法を模式的に示した図である。
【図４】本発明の第１の実施形態における演算処理装置の概略構成を模式的に示した図である。
【図５】本発明の第１の実施形態における演算処理装置のクロック信号の供給状態の一例を模式的に示した図である。
【図６】本発明の第１の実施形態における演算処理装置のクロック信号の別の供給方法を模式的に示した図である。
【図７】本発明の第２の実施形態における演算処理装置のクロック信号の供給方法を模式的に示した図である。
【図８】本発明の第２の実施形態における演算処理装置のクロック信号の別の供給方法を模式的に示した図である。
【図９】本発明の第２の実施形態における演算処理装置のクロック信号のさらに別の供給方法を模式的に示した図である。
【図１０】本発明の第３の実施形態における演算処理装置を備えた画像処理装置を搭載した撮像装置の概略構成を示したブロック図である。
【発明を実施するための形態】
【００２５】
（第１の実施形態）
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明においては、本発明の第１の実施形態の演算処理装置を備えた画像処理装置を、例えば、静止画用カメラなどの撮像装置に搭載している場合について説明する。図１は、本発明の第１の実施形態における演算処理装置を備えた画像処理装置を搭載した撮像装置の概略構成を示したブロック図である。
【００２６】
図１に示した撮像装置１は、イメージセンサ１０と、画像処理装置２０と、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３０と、表示装置４０と、を備えている。また、画像処理装置２０は、制御部２１と、クロック生成部２２と、前処理部２４と、画像処理部２５と、表示処理部２６と、記録処理部２７と、を備えている。画像処理装置２０では、前処理部２４と、画像処理部２５と、表示処理部２６と、記録処理部２７とのそれぞれが、共通のデータバスである共通バス２３に接続されている。
【００２７】
撮像装置１は、イメージセンサ１０によって被写体の画像を撮影する。そして、撮像装置１は、画像処理装置２０によってイメージセンサ１０が出力した画素信号に対して様々な演算処理を行って、イメージセンサ１０が撮影した被写体の画像（以下、「撮影画像」という）に応じた記録用の画像（以下、「記録画像」という）や表示用の画像（以下、「表示画像」という）を生成する。さらに、撮像装置１は、画像処理装置２０が生成した表示画像を表示装置４０に表示させる。また、撮像装置１は、画像処理装置２０が生成した記録画像を不図示の記録媒体に記録させる。
【００２８】
イメージセンサ１０は、撮像装置１に備えた不図示のレンズによって結像された被写体の光学像を光電変換する固体撮像装置である。例えば、イメージセンサ１０は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサや、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサに代表される固体撮像装置である。イメージセンサ１０は、撮像した被写体の光学像に応じた画素信号を、画像処理装置２０に備えた前処理部２４に出力する。
【００２９】
表示装置４０は、画像処理装置２０に備えた表示処理部２６から出力された表示画像に応じた画像を表示する表示装置である。例えば、表示装置４０は、ＴＦＴ（薄膜トランジスター：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなどの表示装置である。なお、表示装置４０は、撮像装置１に着脱できる構成であってもよい。
【００３０】
ＤＲＡＭ３０は、撮像装置１に備えた画像処理装置２０において演算処理される様々なデータを記憶するデータ記憶部である。ＤＲＡＭ３０は、画像処理装置２０に備えた共通バス２３に接続されている。ＤＲＡＭ３０は、画像処理装置２０におけるそれぞれの処理段階の画像のデータを記憶する。例えば、ＤＲＡＭ３０は、イメージセンサ１０から出力された画素信号に基づいて前処理部２４が出力した画素のデータを記憶する。また、例えば、ＤＲＡＭ３０は、画像処理装置２０に備えた画像処理部２５が生成した画像（記録画像や表示画像）のデータを記憶する。
【００３１】
画像処理装置２０は、イメージセンサ１０から出力された画素信号に対して予め定めた演算処理（画像処理）を行って、記録画像や表示画像を生成する。そして、画像処理装置２０は、生成した表示画像を表示装置４０に表示させる。また、画像処理装置２０は、生成した記録画像を不図示の記録媒体に記録させる。
【００３２】
制御部２１は、画像処理装置２０に備えたそれぞれの構成要素を制御する。制御部２１は、それぞれの構成要素を制御するためのプログラムやデータに応じて、画像処理装置２０の全体を制御する。なお、制御部２１がそれぞれの構成要素を制御するためのプログラムやデータは、共通バス２３に接続されたＤＲＡＭ３０に記憶されていてもよい。つまり、制御部２１も共通バス２３に接続され、ＤＲＡＭ３０から取得した（読み出した）プログラムやデータに応じてそれぞれの構成要素を制御する構成であってもよい。
【００３３】
クロック生成部２２は、画像処理装置２０に備えたそれぞれの構成要素が動作するタイミングのクロック信号を生成する。クロック生成部２２は、それぞれの構成要素が動作する速度に応じた様々な周波数のクロック信号を生成する。クロック生成部２２は、生成したそれぞれのクロック信号を対応する構成要素に供給する。
【００３４】
前処理部２４は、イメージセンサ１０から出力された画素信号に対して予め定めた演算処理を施すことによって、画素信号に基づいた画像のデータ（撮像データ）を生成する演算処理装置である。前処理部２４がイメージセンサ１０から出力された画素信号に対して施す演算処理は、キズ補正やシェーディング補正などの、いわゆる、前処理である。前処理部２４は、前処理によって生成した画像のデータ（以下、「前処理画像データ」という）を、共通バス２３を介してＤＲＡＭ３０に記憶させる（書き込ませる）。
【００３５】
画像処理部２５は、共通バス２３を介してＤＲＡＭ３０に記憶された前処理画像データを取得し（読み出し）、取得した前処理画像データに対して予め定めた演算処理を施すことによって、イメージセンサ１０が撮影した被写体の撮影画像に応じた表示画像や記録画像を生成する演算処理装置である。画像処理部２５が前処理画像データに対して施す演算処理は、ノイズ除去処理、ＹＣ変換処理、リサイズ処理、ＪＰＥＧ圧縮処理、ＭＰＥＧ圧縮処理、Ｈ．２６４圧縮処理などの動画圧縮処理など、各種の表示用の画像処理や記録用の画像処理である。画像処理部２５は、前処理画像データに対して表示用の画像処理を行って生成した表示画像のデータ（以下、「表示画像データ」という）を、共通バス２３を介してＤＲＡＭ３０に記憶させる（書き込ませる）。また、画像処理部２５は、前処理画像データに対して記録用の画像処理を行って生成した記録画像のデータ（以下、「記録画像データ」という）を、共通バス２３を介してＤＲＡＭ３０に記憶させる（書き込ませる）。
【００３６】
表示処理部２６は、共通バス２３を介してＤＲＡＭ３０に記憶された表示画像データを取得し（読み出し）、取得した表示画像データに対して予め定めた演算処理を施す演算処理装置である。表示処理部２６は、演算処理を施した表示画像データを表示装置４０に出力する。これにより、表示装置４０に、表示画像データに応じた画像、つまり、イメージセンサ１０が撮影した被写体の撮影画像に応じた表示画像が表示される。
【００３７】
記録処理部２７は、共通バス２３を介してＤＲＡＭ３０に記憶された記録画像データを取得し（読み出し）、取得した記録画像データに対して予め定めた演算処理を施す演算処理装置である。記録処理部２７は、演算処理を施した記録画像データを不図示の記録媒体に記録させる。これにより、不図示の記録媒体に、記録画像データ、つまり、イメージセンサ１０が撮影した被写体の撮影画像に応じた記録画像のデータが記録される。記録処理部２７が記録画像データを記録させる記録媒体としては、例えば、ＳＤメモリカード（ＳＤ  Ｍｅｍｏｒｙ  Ｃａｒｄ）や、コンパクトフラッシュ（ＣｏｍｐａｃｔＦｌａｓｈ：ＣＦ（登録商標））など、様々な構成の記録媒体がある。
【００３８】
このような構成によって、撮像装置１は、イメージセンサ１０によって撮影した被写体の撮影画像に応じた表示画像を、様々な演算処理装置を備えた画像処理装置２０によって生成し、生成した表示画像を表示装置４０に表示させる。また、撮像装置１は、イメージセンサ１０によって撮影した被写体の撮影画像に応じた記録画像を、様々な演算処理装置を備えた画像処理装置２０によって生成し、生成した記録画像を不図示の記録媒体に記録させる。
【００３９】
次に、撮像装置１に備えた画像処理装置２０に構成された演算処理装置について説明する。以下の説明においては、本発明の第１の実施形態の演算処理装置を代表して、前処理部２４について説明する。なお、本発明の第１の実施形態の演算処理装置が画像処理部２５、表示処理部２６、および記録処理部２７である場合においても、その構成や動作は、以下に説明する前処理部２４の構成や動作と同様に考えることができる。
【００４０】
図２は、本発明の第１の実施形態における演算処理装置である前処理部２４の概略構成を模式的に示した図である。図２においては、前処理部２４において処理を行う画像のデータの流れを模式的に示している。
【００４１】
上述したように、撮像装置１では、イメージセンサ１０が出力する画素信号が画像処理装置２０に備えた前処理部２４に入力される。つまり、撮像装置１では、イメージセンサ１０が出力する画素信号が、演算処理を行う対象のデータとして前処理部２４に入力される。図２には、イメージセンサ１０が撮影した被写体の画像におけるそれぞれの画素の信号レベルを、１２ビットのデータで表した画素信号を前処理部２４に出力する場合の一例を示している。
【００４２】
前処理部２４は、入力された画素信号に対して予め定めた演算処理を施すための複数の組み合わせ回路２４１と、それぞれの組み合わせ回路２４１に対応したフリップフロップ回路群２４２との組み合わせによって構成される。図２には、組み合わせ回路２４１とフリップフロップ回路群２４２との組み合わせがｎ段（ｎ＝自然数、正の整数）接続された構成、いわゆる、パイプライン構成の前処理部２４の一例を示している。なお、図２においては、それぞれの段の組み合わせ回路２４１とフリップフロップ回路群２４２の符号に続く「−」の後に、何段目の組み合わせ回路２４１またはフリップフロップ回路群２４２であるかを表す数字を示している。より具体的には、１段目の組み合わせ回路２４１は、符号に続く「−」の後に、１段目であることを表す「１」を示して、「組み合わせ回路２４１−１」と表している。また、１段目のフリップフロップ回路群２４２は、符号に続く「−」の後に、１段目であることを表す「１」を示して、「フリップフロップ回路群２４２−１」と表している。ｎ段目の組み合わせ回路２４１は、符号に続く「−」の後に、ｎ段目であることを表す「ｎ」を示して、「組み合わせ回路２４１−ｎ」と表している。また、ｎ段目のフリップフロップ回路群２４２は、符号に続く「−」の後に、ｎ段目であることを表す「ｎ」を示して、「フリップフロップ回路群２４２−ｎ」と表している。
【００４３】
それぞれの組み合わせ回路２４１は、予め定めた論理演算を行う複数のロジック回路で構成されている。ロジック回路は、例えば、論理否定回路（ＩＮＶ回路）、論理和回路（ＯＲ回路）、論理積回路（ＡＮＤ回路）、否定論理和回路（ＮＯＲ回路）、否定論理積回路（ＮＡＮＤ回路）などの論理演算を行う回路である。
【００４４】
それぞれのフリップフロップ回路群２４２は、対応する組み合わせ回路２４１が出力した演算結果のデータを予め定めたタイミングで同期をとって確定させるための複数のフリップフロップ回路で構成されている。フリップフロップ回路は、組み合わせ回路２４１が出力する演算結果における対応するビットのデータを、予め定めたタイミングで一時的に記憶（保持）する。それぞれのフリップフロップ回路群２４２は、組み合わせ回路２４１が出力する演算結果のデータのビット数分のフリップフロップ回路を備えている。つまり、それぞれのフリップフロップ回路群２４２は、組み合わせ回路２４１が出力する演算結果のデータを、ビットごとに一時的に記憶（保持）する。図２に示した前処理部２４の構成の一例では、それぞれのフリップフロップ回路群２４２が、１２ビット分、つまり、１２個のフリップフロップ回路で構成されている。
【００４５】
前処理部２４では、イメージセンサ１０から出力された１２ビットの画素信号に対してそれぞれの組み合わせ回路２４１が順番に演算処理し、最終段であるｎ段目の組み合わせ回路２４１−ｎが演算処理した最終的な１２ビットの演算結果のデータを、前処理画像データとして共通バス２３を介してＤＲＡＭ３０に出力する。つまり、前処理部２４は、ｎ段の組み合わせ回路２４１が順番にパイプライン処理を行う演算処理装置である。
【００４６】
より具体的には、まず、１段目の組み合わせ回路２４１−１が、イメージセンサ１０から出力された１２ビットの画素信号のデータに対して演算処理を行って、１２ビットの演算結果のデータを出力する。そして、１段目のフリップフロップ回路群２４２−１は、組み合わせ回路２４１−１から出力された１２ビットの演算結果のデータを、各ビットに対応するそれぞれのフリップフロップ回路で一時的に記憶（保持）すると共に、一時的に記憶（保持）したそれぞれのビットのデータを、後段（２段目）の組み合わせ回路２４１−２に出力する。
【００４７】
その後、２段目の組み合わせ回路２４１−２が、前段（１段目）のフリップフロップ回路群２４２−１から出力された１２ビットの演算結果のデータに対してさらに演算処理を行って、１２ビットの演算結果のデータを出力する。そして、２段目のフリップフロップ回路群２４２−２は、組み合わせ回路２４１−２から出力された１２ビットの演算結果のデータを、各ビットに対応するそれぞれのフリップフロップ回路で一時的に記憶（保持）すると共に、一時的に記憶（保持）したそれぞれのビットのデータを、後段（３段目）の組み合わせ回路２４１−３に出力する。
【００４８】
以降、それぞれの組み合わせ回路２４１が演算処理を行った１２ビットの演算結果のデータを対応するフリップフロップ回路群２４２を構成するそれぞれのフリップフロップ回路で一時的に記憶（保持）すると共に、一時的に記憶（保持）したそれぞれのビットのデータを、後段の組み合わせ回路２４１に出力する。
【００４９】
そして、最終段（ｎ段目）の組み合わせ回路２４１−ｎが、前段（ｎ−１段目）のフリップフロップ回路群２４２−（ｎ−１）から出力された１２ビットの演算結果のデータに対してさらに演算処理を行って、１２ビットの演算結果のデータを出力する。最終段（ｎ段目）のフリップフロップ回路群２４２−ｎは、組み合わせ回路２４１−ｎから出力された１２ビットの演算結果の対応するデータを、各ビットに対応するそれぞれのフリップフロップ回路で一時的に記憶（保持）すると共に、一時的に記憶（保持）したそれぞれのビットのデータを、前処理画像データとして共通バス２３を介してＤＲＡＭ３０に出力する。
【００５０】
このような構成および動作によって、前処理部２４では、イメージセンサ１０から出力された１２ビットの画素信号に対して演算処理を行った演算結果のデータを、対応するビットのそれぞれのフリップフロップ回路によって同期をとりながら順次確定（一時的に記憶（保持））させ、最終的な演算処理を行った１２ビットの演算結果のデータを、１２ビットの前処理画像データとしてＤＲＡＭ３０に記憶させる（書き込ませる）。なお、前処理部２４においてそれぞれのフリップフロップ回路が対応するビットのデータを一時的に記憶（保持）するタイミング、つまり、対応する組み合わせ回路２４１が出力した演算結果のデータの同期をとって確定させるタイミングは、クロック生成部２２から出力されたクロック信号に基づいたタイミングである。
【００５１】
そして、前処理部２４では、予め定めた制御単位で、それぞれのフリップフロップ回路へのクロック信号の供給を制御する。より具体的には、前処理部２４では、予め定めた条件に基づいて、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２を構成するそれぞれのフリップフロップ回路をまとめ、ここでまとめた複数のフリップフロップ回路を１つの制御単位として、それぞれのフリップフロップ回路へのクロック信号の供給を制御する。
【００５２】
次に、前処理部２４においてそれぞれのフリップフロップ回路にクロック信号を供給する方法について説明する。図３は、本発明の第１の実施形態における演算処理装置である前処理部２４のクロック信号の供給方法を模式的に示した図である。図３には、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２において同じビットに対応するそれぞれのフリップフロップ回路をまとめて、クロック信号の供給（入力）を制御する構成の前処理部２４を示している。つまり、図３に示した前処理部２４は、それぞれのフリップフロップ回路群２４２を構成する同じビットに対応する複数のフリップフロップ回路を、クロック信号の供給（入力）を制御する１つの制御単位として設定した構成の演算処理装置である。
【００５３】
より具体的には、前処理部２４では、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２を構成する１ビット目のフリップフロップ回路をまとめて、ビット制御単位ＢＵ−１として設定している。また、同様に、前処理部２４では、２ビット目のフリップフロップ回路をまとめて、ビット制御単位ＢＵ−２として設定している。また、同様に、前処理部２４では、１０ビット目、１１ビット目、および１２ビット目のそれぞれのフリップフロップ回路をまとめて、ビット制御単位ＢＵ−１０、ビット制御単位ＢＵ−１１、およびビット制御単位ＢＵ−１２として設定している。
【００５４】
そして、前処理部２４では、対応する組み合わせ回路２４１が出力した演算結果の同期をとって確定させるためのクロック信号の供給（入力）を、設定したそれぞれのビット制御単位ごとに制御する。図３には、それぞれのビット制御単位ごとにクロック信号の供給（入力）を制御するマスク処理部２４３を簡易的に示している。
【００５５】
マスク処理部２４３は、画像処理装置２０に備えた制御部２１からの制御（指示）に基づいて、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２を構成する各ビットのフリップフロップ回路へのクロック信号の供給（入力）を、それぞれのビット制御単位ごとに制御する。ここで、制御部２１は、画像処理装置２０に備えたそれぞれの演算処理装置が演算処理を行う際に、有効なビット数のデータに対して演算処理を行うように制御する。この有効なビット数は、撮像装置１の動作モードごとに予め定めた最大のビット数の演算処理を行うために必要なビット数である。
【００５６】
例えば、撮像装置１が静止画撮影モードで動作する場合、イメージセンサ１０は、それぞれの画素の信号レベルを１２ビットのデータで表した、１２ビットの画素信号を出力する。このため、制御部２１は、それぞれの演算処理装置が１２ビットの画素信号に対して演算処理を行うように制御する。より具体的には、制御部２１は、前処理部２４におけるビット制御単位ＢＵ−１〜ビット制御単位ＢＵ−１２の全てにクロック信号を供給（入力）するように制御（指示）し、すなわち、前処理部２４に備えた全てのフリップフロップ回路にクロック信号を供給（入力）するように制御（指示）し、前処理部２４に備えたそれぞれの組み合わせ回路２４１が出力した演算結果のデータの全てのビットを有効なデータとして同期をとって確定させるように制御する。
【００５７】
また、例えば、撮像装置１が動画撮影モードで動作する場合、イメージセンサ１０は、それぞれの画素の信号レベルを１０ビットのデータで表した、１０ビットの画素信号を出力する。このため、制御部２１は、それぞれの演算処理装置が１０ビットの画素信号に対して演算処理を行うように制御する。つまり、制御部２１は、それぞれの演算処理装置が演算処理を行うことができる１２ビットのデータの内、１０ビットのデータに対して演算処理を行うように制御する。より具体的には、制御部２１は、前処理部２４におけるビット制御単位ＢＵ−１〜ビット制御単位ＢＵ−１０にクロック信号を供給（入力）するように制御（指示）し、すなわち、前処理部２４に備えた１ビット目〜１０ビット目までのフリップフロップ回路にクロック信号を供給（入力）するように制御（指示）し、前処理部２４に備えたそれぞれの組み合わせ回路２４１が出力した演算結果のデータの対応するビットを有効なデータとして同期をとって確定させるように制御する。また、制御部２１は、前処理部２４におけるビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２、つまり、それぞれのフリップフロップ回路群２４２を構成する１１ビット目および１２ビット目のフリップフロップ回路にはクロック信号を供給（入力）しないように制御（指示）する。これにより、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２に属するそれぞれのフリップフロップ回路は、前処理部２４に備えたそれぞれの組み合わせ回路２４１が出力した演算結果の対応するビットのデータを確定させる動作を行わない、つまり、対応するビットのデータを一時的に記憶（保持）する動作を停止する。
【００５８】
次に、前処理部２４においてそれぞれのフリップフロップ回路にクロック信号を供給する構成について説明する。図４は、本発明の第１の実施形態における演算処理装置である前処理部２４の概略構成を模式的に示した図である。図４には、図３に示したようなビット制御単位ＢＵを制御単位としてクロック信号の供給（入力）を制御する構成の前処理部２４を示している。つまり、図４には、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２を構成する同じビット制御単位ＢＵに属するそれぞれのフリップフロップ回路に、対応する組み合わせ回路２４１が出力した演算結果の同期をとって確定させるためのクロック信号を供給（入力）する構成の前処理部２４を示している。
【００５９】
なお、図４においては、図２および図３に示した前処理部２４の構成の内、イメージセンサ１０から出力された１２ビットの画素信号のデータが入力される初段（１段目）の組み合わせ回路２４１−１およびフリップフロップ回路群２４２−１と、前処理画像データをＤＲＡＭ３０に出力する最終段（ｎ段目）の組み合わせ回路２４１−ｎおよびフリップフロップ回路群２４２−ｎとの構成のみを示している。その他の段のフリップフロップ回路群２４２を構成するそれぞれのフリップフロップ回路にクロック信号を供給（入力）する構成は、以下に説明するフリップフロップ回路群２４２−１およびフリップフロップ回路群２４２−ｎを構成するそれぞれのフリップフロップ回路にクロック信号を供給（入力）する構成と同様である。
【００６０】
前処理部２４は、マスク処理部２４３と、複数のセレクタ２４４とを備えている。また、マスク処理部２４３は、マスク制御部２４３１と、複数のマスク部２４３２を備えている。
【００６１】
マスク処理部２４３は、画像処理装置２０に備えた制御部２１からの制御（指示）に基づいて、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２を構成する各ビットのフリップフロップ回路へのクロック信号の供給（入力）を制御する。また、マスク処理部２４３は、それぞれのフリップフロップ回路へのクロック信号の供給（入力）の制御状態に応じて、各ビットのフリップフロップ回路に対応するセレクタ２４４を制御し、それぞれのフリップフロップ回路が後段の組み合わせ回路２４１に出力するデータを切り替える。
【００６２】
マスク制御部２４３１は、画像処理装置２０に備えた制御部２１からの制御（指示）に基づいて、それぞれのフリップフロップ回路群２４２を構成するフリップフロップ回路に、画像処理装置２０に備えたクロック生成部２２から出力されたクロック信号を供給（入力）するか否かを制御する。つまり、マスク制御部２４３１は、それぞれのフリップフロップ回路に供給（入力）するクロック信号をマスクするか否かを制御する。より具体的には、マスク制御部２４３１は、画像処理装置２０に備えた制御部２１からの制御（指示）に基づいて、クロック信号のマスクを制御するためのマスク信号を、それぞれのビット制御単位ＢＵごとに生成する。そして、マスク制御部２４３１は、生成したそれぞれのビット制御単位ＢＵごとのマスク信号を、対応するマスク部２４３２およびセレクタ２４４に出力する。
【００６３】
マスク部２４３２のそれぞれは、対応するビット制御単位ＢＵに属するそれぞれのフリップフロップ回路にクロック信号（以下、「動作クロック信号」という）を供給（入力）する。図４に示したマスク処理部２４３では、前処理部２４が演算処理を行う１２ビットのデータのそれぞれのビットに対応した１２個のマスク部２４３２を備えた構成を示している。なお、図４においては、それぞれのマスク部２４３２の符号に続く「−」の後に、対応するビット制御単位ＢＵを表す数字を示している。より具体的には、１ビット目のビット制御単位ＢＵ−１に対応するマスク部２４３２は、符号に続く「−」の後に、ビット制御単位ＢＵ−１に対応することを表す「１」を示して、「マスク部２４３２−１」と表している。また、１０ビット目のビット制御単位ＢＵ−１０に対応するマスク部２４３２は、符号に続く「−」の後に、ビット制御単位ＢＵ−１０に対応することを表す「１０」を示して、「マスク部２４３２−１０」と表している。
【００６４】
それぞれのマスク部２４３２は、対応するビット制御単位ＢＵに属するそれぞれのフリップフロップ回路に動作クロック信号を供給（入力）する際に、マスク制御部２４３１から出力された対応するビット制御単位ＢＵのマスク信号に応じて、供給（入力）する動作クロック信号をマスクする。
【００６５】
より具体的には、それぞれのマスク部２４３２は、マスク制御部２４３１から出力された対応するビット制御単位ＢＵのマスク信号がクロック信号をマスクしないことを表している場合、クロック生成部２２から出力されたクロック信号を、動作クロック信号として、対応するビット制御単位ＢＵに属するそれぞれのフリップフロップ回路に出力する。これにより、動作クロック信号が入力されたフリップフロップ回路は、入力された動作クロック信号のタイミングで、対応する組み合わせ回路２４１が出力した演算結果のデータを一時的に記憶（保持）して、演算結果のデータを確定させる。
【００６６】
一方、それぞれのマスク部２４３２は、マスク制御部２４３１から出力された対応するビット制御単位ＢＵのマスク信号がクロック信号をマスクすることを表している場合、クロック生成部２２から出力されたクロック信号をマスクし、予め定めた信号レベルの動作クロック信号を、対応するビット制御単位ＢＵに属するそれぞれのフリップフロップ回路に出力する。ここで、クロック信号をマスクする際にマスク部２４３２が出力する動作クロック信号の信号レベルは、対応するビット制御単位ＢＵのそれぞれのフリップフロップ回路がデータを一時的に記憶（保持）する動作を行わない信号レベルである。例えば、それぞれのフリップフロップ回路が、動作クロック信号の立ち上がりのタイミングで入力されたデータを一時的に記憶（保持）する動作を行うフリップフロップ回路である場合、マスク部２４３２は、“Ｌｏｗ”レベルに信号レベルが固定された、つまり、立ち上がりのタイミングが存在しない動作クロック信号を、対応するビット制御単位ＢＵに属するそれぞれのフリップフロップ回路に出力する。
【００６７】
セレクタ２４４のそれぞれは、マスク処理部２４３に備えたマスク制御部２４３１から出力されたマスク信号に応じて、出力するデータを選択する。図４に示した前処理部２４では、それぞれのフリップフロップ回路群２４２ごとに、フリップフロップ回路群２４２が出力する１２ビットのデータのそれぞれのビットに対応した１２個のセレクタ２４４を備えた構成を示している。なお、図４においては、それぞれのセレクタ２４４の符号に続く「−」の後に、対応するビット制御単位ＢＵを表す数字を示している。より具体的には、１段目のフリップフロップ回路群２４２−１における１ビット目のビット制御単位ＢＵ−１に対応するセレクタ２４４−１は、符号に続く「−」の後に、ビット制御単位ＢＵ−１に対応することを表す「１」を示して、「セレクタ２４４−１−１」と表している。また、１段目のフリップフロップ回路群２４２−１における１０ビット目のビット制御単位ＢＵ−１０に対応するセレクタ２４４−１は、符号に続く「−」の後に、ビット制御単位ＢＵ−１０に対応することを表す「１０」を示して、「セレクタ２４４−１−１０」と表している。また、ｎ段目のフリップフロップ回路群２４２−ｎにおける１ビット目のビット制御単位ＢＵ−１に対応するセレクタ２４４−ｎは、符号に続く「−」の後に、ビット制御単位ＢＵ−１に対応することを表す「１」を示して、「セレクタ２４４−ｎ−１」と表している。また、ｎ段目のフリップフロップ回路群２４２−ｎにおける１０ビット目のビット制御単位ＢＵ−１０に対応するセレクタ２４４−ｎは、符号に続く「−」の後に、ビット制御単位ＢＵ−１０に対応することを表す「１０」を示して、「セレクタ２４４−ｎ−１０」と表している。
【００６８】
それぞれのセレクタ２４４は、マスク処理部２４３に備えたマスク制御部２４３１から出力された対応するビット制御単位ＢＵのマスク信号がクロック信号をマスクしないことを表している場合、対応するフリップフロップ回路から出力されたデータを選択して出力する。これにより、対応するフリップフロップ回路が一時的に記憶（保持）したデータが、後段の組み合わせ回路２４１やＤＲＡＭ３０に出力される。
【００６９】
一方、それぞれのセレクタ２４４は、マスク処理部２４３に備えたマスク制御部２４３１から出力された対応するビット制御単位ＢＵのマスク信号がクロック信号をマスクすることを表している場合、対応するフリップフロップ回路から出力されたデータを選択せず、予め定めた値（例えば、“０”）のデータを出力する。これにより、予め定めた値（例えば、“０”）のデータが、後段の組み合わせ回路２４１やＤＲＡＭ３０に出力される。
【００７０】
このような構成によって、前処理部２４では、イメージセンサ１０から出力された有効なビットの画素信号に対応するフリップフロップ回路のみを動作させる。言い換えれば、前処理部２４では、イメージセンサ１０から出力された無効なビットの画素信号に対応するフリップフロップ回路の動作を停止させる。これにより、前処理部２４では、演算処理を行う際に無効なビットのデータに対応したフリップフロップ回路に動作クロック信号が供給（入力）されていることによって消費する電力を低減させることができる。つまり、前処理部２４では、パイプライン処理において演算処理に使用しないデータのビットに対応したフリップフロップ回路に供給（入力）されている動作クロック信号のクロックツリーにおいて消費する電力を、ビット制御単位ＢＵで低減させることができる。
【００７１】
例えば、撮像装置１が静止画撮影モードで動作する場合には、イメージセンサ１０が１２ビットの画素信号を出力するため、マスク処理部２４３は、それぞれのフリップフロップ回路群２４２に備えた全て（１２個）のフリップフロップ回路に動作クロック信号を供給（入力）して動作させる。つまり、撮像装置１が静止画撮影モードで動作する場合、マスク処理部２４３は、ビット制御単位ＢＵ−１〜ビット制御単位ＢＵ−１２のそれぞれに属するフリップフロップ回路を動作させる。
【００７２】
また、例えば、撮像装置１が動画撮影モードで動作する場合には、イメージセンサ１０が１０ビットの画素信号を出力するため、マスク処理部２４３は、それぞれのフリップフロップ回路群２４２に備えた全て（１２個）のフリップフロップ回路の内、１０ビット分のフリップフロップ回路に動作クロック信号を供給（入力）して動作させる。つまり、撮像装置１が動画撮影モードで動作する場合、マスク処理部２４３は、２ビット分のフリップフロップ回路（例えば、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２に属するそれぞれのフリップフロップ回路）の動作を停止させる。これにより、前処理部２４では、動作を停止させた２ビット分のフリップフロップ回路が消費する電力を低減させることができる。
【００７３】
なお、クロックツリーとは、クロック生成部２２から出力されたクロック信号が前処理部２４に入力された位置、すなわち、前処理部２４におけるクロック入力端子から、それぞれのフリップフロップ回路群２４２を構成するフリップフロップ回路に動作クロック信号が入力されるまでの経路をツリーの形式で表したものである。図４に示したように、前処理部２４では、クロック生成部２２から出力されたクロック信号が、マスク部２４３２を介してそれぞれのフリップフロップ回路に動作クロック信号として供給（入力）される経路には、複数の分岐点がある。従って、前処理部２４のクロックツリーには、それぞれのフリップフロップ回路に動作クロック信号が供給（入力）される経路と分岐点とが表される。
【００７４】
クロックツリーは、例えば、画像処理装置２０や前処理部２４をシステムＬＳＩとして実現する際に、それぞれのフリップフロップ回路に供給（入力）する動作クロック信号のタイミングを調整する（合わせる）ための設計において用いられる。このとき、動作クロック信号のタイミングを調整する（合わせる）ための回路要素、つまり、それぞれのフリップフロップ回路に動作クロック信号を実際に伝達させるための回路要素としては、バッファ回路が一般的に用いられる。つまり、画像処理装置２０や前処理部２４をシステムＬＳＩとして実現する際には、前処理部２４のクロック入力端子からそれぞれのフリップフロップ回路群２４２に属するフリップフロップ回路に動作クロック信号を供給（入力）する経路、いわゆる、クロック信号線に、適宜、バッファ回路が挿入（配置）される。
【００７５】
なお、クロック信号線に挿入されるバッファ回路の数やクロック信号線にバッファ回路が配置される位置は、それぞれのフリップフロップ回路に供給（入力）される動作クロック信号の遅延時間や、バッファ回路における動作クロック信号の駆動能力、いわゆる、バッファ回路におけるファンアウトなどを考慮して決定される。例えば、図４に示した前処理部２４では、それぞれのマスク部２４３２が対応するそれぞれのフリップフロップ回路に動作クロック信号を供給（入力）する経路上の分岐点の直前に、バッファ回路が配置される。それぞれのバッファ回路は、対応するフリップフロップ回路において消費される電流分を補強する役目を担っている。このため、それぞれのバッファ回路においても、電力を消費する。
【００７６】
従って、前処理部２４では、イメージセンサ１０から出力された無効なビットの画素信号に対応するフリップフロップ回路の動作を停止させることによって、演算処理を行う際に無効なビットのデータに対応したフリップフロップ回路に動作クロック信号を供給（入力）するバッファ回路によって消費する電力も低減させることができる。つまり、前処理部２４では、パイプライン処理において演算処理に使用しないデータのビットに対応したフリップフロップ回路に動作クロック信号を供給（入力）するための全ての回路要素において消費する電力を、ビット制御単位ＢＵで低減させることができる。
【００７７】
なお、前処理部２４においてフリップフロップ回路群２４２の数が多くなると、動作クロック信号をそれぞれのフリップフロップ回路群２４２に属するフリップフロップ回路に供給（入力）するための経路が多くなる。つまり、クロックツリーにおける分岐点が多くなる。この場合、クロック信号線に挿入（配置）されるバッファ回路の数も多くなる。クロック信号線に挿入（配置）されるバッファ回路の数が多くなると、特に、動作クロック信号の周波数が高い場合には、それぞれのバッファ回路における動作クロック信号の遅延時間が前処理部２４の動作に影響を及ぼす割合も多くなる。このため、前処理部２４では、それぞれのフリップフロップ回路に供給（入力）する動作クロック信号のバランスを取るために、タイミングを調整するためのバッファ回路をさらに、動作クロック信号を供給（入力）する経路に挿入（配置）することも考えられる。従って、前処理部２４では、フリップフロップ回路群２４２の数が多くなるほど、フリップフロップ回路の動作を停止させることによって消費する電力が低減する効果をより顕著に得ることができる。
【００７８】
なお、図４に示した前処理部２４では、１段目のフリップフロップ回路群２４２−１とクロック生成部２２から出力されたクロック信号が前処理部２４に入力された位置（前処理部２４におけるクロック入力端子）との間の位置に、マスク処理部２４３を配置した場合を示した。しかし、マスク処理部２４３を配置する位置は、図４に示した位置に限定されるものではない。例えば、１段目のフリップフロップ回路群２４２−１とｎ段目のフリップフロップ回路群２４２−ｎとの間のいずれかのフリップフロップ回路群２４２に近い位置に、マスク処理部２４３を配置してもよい。ただし、それぞれのフリップフロップ回路群２４２に属するフリップフロップ回路に供給（入力）する動作クロック信号をマスクするか否かの制御は、クロックツリーの根元、つまり、図４に示したように、クロック生成部２２から出力されたクロック信号が前処理部２４に入力された位置（前処理部２４におけるクロック入力端子）により近い位置で行う方がより望ましい。これは、上述したように、クロック信号線に挿入（配置）されたバッファ回路までを含めて消費する電力が低減する効果をより顕著に得ることができるからである。
【００７９】
より具体的には、上述したように、例えば、撮像装置１が動画撮影モードで動作する場合には、マスク処理部２４３は、それぞれのフリップフロップ回路群２４２に備えた全て（１２個）のフリップフロップ回路の内、２ビット分のフリップフロップ回路に供給（入力）する動作クロック信号をマスクして、２ビット分のフリップフロップ回路の動作を停止させる。つまり、マスク処理部２４３は、マスク部２４３２−１１とマスク部２４３２−１２とによって、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２に属する２ビット分のフリップフロップ回路の動作を停止させる。このとき、マスク処理部２４３は、図４に示したように、クロックツリーの根元の位置に配置されているため、動作を停止させた２ビット分のフリップフロップ回路に加えて、この２ビット分のフリップフロップ回路に動作クロック信号を伝達するためにクロック信号線に挿入（配置）されたバッファ回路を含めて動作を停止させる。これにより、前処理部２４では、動作を停止させた２ビット分のフリップフロップ回路とバッファ回路とが消費する電力を低減させることができる。このように、マスク処理部２４３を前処理部２４におけるクロック入力端子により近い位置に配置して動作クロック信号のマスクを制御することによって、クロック信号線に接続された全ての構成要素が消費する電力を低減させることができる。
【００８０】
ここで、撮像装置１が動画撮影モードで動作する場合において、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２に動作クロック信号を供給（入力）する場合の一例について説明する。図５は、本発明の第１の実施形態における演算処理装置である前処理部２４のクロック信号（動作クロック信号）の供給状態の一例を模式的に示した図である。
【００８１】
図５には、イメージセンサ１０が、第０ビットから第９ビットまでの１０ビットが有効な画素信号であり、第１０ビットおよび第１１ビットが無効な画素信号である１２ビットの画素信号を出力する場合の一例を示している。また、図５には、第０ビットの画素信号を、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２を構成する１ビット目のフリップフロップ回路をまとめて設定したビット制御単位ＢＵ−１に割り当て、以降順次、第１ビット〜第１１ビットの画素信号を、ビット制御単位ＢＵ−２〜ビット制御単位ＢＵ−１２に割り当てた場合の動作クロック信号の供給状態の一例を示している。
【００８２】
上述したようにそれぞれのビット制御単位ＢＵに画素信号の各ビットが割り当てられた場合、マスク処理部２４３は、画像処理装置２０に備えた制御部２１からの制御（指示）に基づいて、ビット制御単位ＢＵ−１〜ビット制御単位ＢＵ−１０に属するそれぞれのフリップフロップ回路を動作させ、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２に属するそれぞれのフリップフロップ回路の動作を停止させるように制御する。
【００８３】
より具体的には、マスク制御部２４３１は、クロック信号をマスクしないことを表すマスク信号を、ビット制御単位ＢＵ−１〜ビット制御単位ＢＵ−１０のそれぞれに対応するマスク部２４３２−１〜マスク部２４３２−１０、セレクタ２４４−１−１〜セレクタ２４４−１−１０、およびセレクタ２４４−ｎ−１〜セレクタ２４４−ｎ−１０に出力する。また、マスク制御部２４３１は、クロック信号をマスクすることを表すマスク信号を、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２のそれぞれに対応するマスク部２４３２−１１、マスク部２４３２−１２、セレクタ２４４−１−１１、セレクタ２４４−１−１２、セレクタ２４４−ｎ−１１、およびセレクタ２４４−ｎ−１２に出力する。
【００８４】
これにより、マスク部２４３２−１〜マスク部２４３２−１０のそれぞれは、クロック生成部２２から出力されたクロック信号を動作クロック信号として、ビット制御単位ＢＵ−１〜ビット制御単位ＢＵ−１０に属するそれぞれのフリップフロップ回路に出力する。そして、ビット制御単位ＢＵ−１〜ビット制御単位ＢＵ−１０に属するそれぞれのフリップフロップ回路は、入力された動作クロック信号のタイミングに応じて、対応する組み合わせ回路２４１が出力した演算結果のデータを一時的に記憶（保持）して確定させる動作を行う。また、マスク部２４３２−１１およびマスク部２４３２−１２のそれぞれは、予め定めた“Ｌｏｗ”レベルに固定された信号レベルの動作クロック信号を、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２に属するそれぞれのフリップフロップ回路に出力する。そして、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２に属するそれぞれのフリップフロップ回路は、入力された動作クロック信号が“Ｌｏｗ”レベルに固定された動作クロック信号であるため、対応する組み合わせ回路２４１が出力した演算結果のデータを確定させる動作を行わない（演算結果のデータを一時的に記憶（保持）する動作を停止する）。これにより、前処理部２４では、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２に属するそれぞれのフリップフロップ回路によって消費する電力が低減される。
【００８５】
また、セレクタ２４４−１−１〜セレクタ２４４−１−１０、およびセレクタ２４４−ｎ−１〜セレクタ２４４−ｎ−１０のそれぞれは、対応するフリップフロップ回路群２４２に備えたフリップフロップ回路から出力されたデータを選択して出力する。これにより、セレクタ２４４−１−１〜セレクタ２４４−１−１０のそれぞれに対応するフリップフロップ回路が一時的に記憶（保持）したデータが、後段の組み合わせ回路２４１−２に出力され、セレクタ２４４−ｎ−１〜セレクタ２４４−ｎ−１０のそれぞれに対応するフリップフロップ回路が一時的に記憶（保持）したデータが、ＤＲＡＭ３０に出力される。また、セレクタ２４４−１−１１、セレクタ２４４−１−１２、セレクタ２４４−ｎ−１１、およびセレクタ２４４−ｎ−１２のそれぞれは、予め定めた値＝“０”のデータを出力する。これにより、セレクタ２４４−１−１１およびセレクタ２４４−１−１２のそれぞれが出力した値＝“０”のデータが後段の組み合わせ回路２４１−２に出力され、後段の組み合わせ回路２４１−２において１１ビット目および１２ビット目のデータに対して論理演算を行うロジック回路は、誤動作を起こさずに安定した状態となる。つまり、組み合わせ回路２４１−２は、１１ビット目および１２ビット目のデータに対して演算処理を行っていない状態となる。また、セレクタ２４４−ｎ−１〜セレクタ２４４−ｎ−１０のそれぞれが出力した値＝“０”のデータがＤＲＡＭ３０に出力される。
【００８６】
これにより、前処理部２４は、イメージセンサ１０が出力した第０ビットから第９ビットまでの有効な１０ビットの画素信号に対して演算処理を行った前処理画像データを、共通バス２３を介してＤＲＡＭ３０に記憶させる（書き込ませる）。
【００８７】
このような構成および動作によって、前処理部２４では、無効なビットのデータに対する演算処理を停止して、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号が供給された場合に消費される電力に相当する電力の消費を低減することができる。
【００８８】
なお、図５に示した一例では、第０ビットから第９ビットまでの１０ビットが有効な画素信号であり、第１０ビットおよび第１１ビットが無効な画素信号である１２ビットの画素信号に対して、ビット制御単位ＢＵ−１から順番にビット制御単位ＢＵを割り当てた場合について説明した。しかし、近年のイメージセンサには、画素信号を、例えば、ＬＶＤＳ（Ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）方式などの差動伝送方式のシリアル信号で出力するものも存在する。このため、イメージセンサが出力する画素信号における有効なビットは、図５に示した一例のように、第０ビットから第９ビットまでであるとは限らない。例えば、第１ビットから第１０ビットまでが有効な画素信号のビットであったり、第２ビットから第１１ビットまでが有効な画素信号のビットであったりする。従って、前処理部２４において画素信号のそれぞれのビットに割り当てるビット制御単位ＢＵも、図５に示した一例のような割り当て方に限定されるもではない。
【００８９】
本第１の実施形態によれば、組み合わせ回路（組み合わせ回路２４１）と、組み合わせ回路２４１の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群（フリップフロップ回路群２４２）との組み合わせが複数段接続されたパイプライン構成の演算処理装置（例えば、前処理部２４）であって、それぞれのフリップフロップ回路に供給する動作クロック信号のマスクを制御するマスク処理部（マスク処理部２４３）、を備え、マスク処理部２４３は、組み合わせ回路２４１に入力される入力データ（例えば、画素信号）において演算処理に使用するビットに基づいて、それぞれのフリップフロップ回路に供給する動作クロック信号のマスクを制御する、演算処理装置（例えば、前処理部２４）が構成される。
【００９０】
また、本第１の実施形態によれば、マスク処理部２４３は、組み合わせ回路２４１において演算処理に使用する入力データ（例えば、画素信号）のビットに対応するそれぞれのフリップフロップ回路に動作クロック信号を供給し、組み合わせ回路２４１において演算処理に使用しない入力データ（例えば、画素信号）のビットに対応するそれぞれのフリップフロップ回路に供給する動作クロック信号をマスクする、演算処理装置（例えば、前処理部２４）が構成される。
【００９１】
また、本第１の実施形態によれば、マスク処理部２４３は、それぞれのフリップフロップ回路に供給する動作クロック信号をマスクするか否かを表すマスク信号を生成するマスク制御部（マスク制御部２４３１）と、マスク信号に応じて、入力されたクロック信号または予め定めた固定のレベル（例えば、“Ｌｏｗ”レベル）の信号を動作クロック信号として出力するマスク部（マスク部２４３２）と、を備え、フリップフロップ回路群２４２は、それぞれのフリップフロップ回路に対応し、フリップフロップ回路に対応するマスク信号に基づいて、対応するフリップフロップ回路が保持したデータ、または０の値のデータを選択して出力するセレクタ（セレクタ２４４）、備え、セレクタ２４４は、マスク信号が動作クロック信号をマスクしないことを表している場合に、対応するフリップフロップ回路が保持したデータを選択し、マスク信号が動作クロック信号をマスクすることを表している場合に、０の値のデータを選択する、演算処理装置（例えば、前処理部２４）が構成される。
【００９２】
また、本第１の実施形態によれば、マスク制御部２４３１は、予め定めたフリップフロップ回路をまとめて設定した制御単位（例えば、ビット制御単位ＢＵ）ごとに、マスク信号を生成し、マスク部２４３２は、それぞれの制御単位（例えば、ビット制御単位ＢＵ）ごとに、対応するそれぞれのフリップフロップ回路に動作クロック信号を出力する、演算処理装置（例えば、前処理部２４）が構成される。
【００９３】
また、本第１の実施形態によれば、制御単位（例えば、ビット制御単位ＢＵ）は、同様に動作クロック信号の供給が制御されるそれぞれのフリップフロップ回路が属する、演算処理装置（例えば、前処理部２４）が構成される。
【００９４】
また、本第１の実施形態によれば、制御単位（例えば、ビット制御単位ＢＵ）は、それぞれの段のフリップフロップ回路群２４２において同じビットに対応するそれぞれのフリップフロップ回路が属する、演算処理装置（例えば、前処理部２４）が構成される。
【００９５】
また、本第１の実施形態によれば、マスク処理部２４３は、例えば、前処理部２４に入力されたクロック信号を動作クロック信号としてそれぞれのフリップフロップ回路に供給する経路（クロック信号線）において、クロック信号が入力される位置（クロック入力端子）と、経路（クロック信号線）が分岐する分岐点（経路上の分岐点）との間に配置される、演算処理装置（例えば、前処理部２４）が構成される。
【００９６】
また、本第１の実施形態によれば、マスク処理部２４３は、クロック信号が入力される位置（クロック入力端子）と、クロック信号が入力される位置（クロック入力端子）に最も近い分岐点との間に配置される、演算処理装置（例えば、前処理部２４）が構成される。
【００９７】
また、本第１の実施形態によれば、組み合わせ回路２４１と、組み合わせ回路２４１の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群２４２との組み合わせが複数段接続されたパイプラインが構成され、入力された指示に基づいて、それぞれのフリップフロップ回路に供給する動作クロック信号のマスクを制御する演算処理装置（例えば、前処理部２４）と、演算処理装置（例えば、前処理部２４）に入力する演算処理を行う対象の入力データ（例えば、画素信号）のビット数に基づいて、フリップフロップ回路に供給する動作クロック信号のマスクを指示する制御部（制御部２１）と、を備える、画像処理装置（画像処理装置２０）が構成される。
【００９８】
また、本第１の実施形態によれば、組み合わせ回路２４１と、組み合わせ回路２４１の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群２４２との組み合わせが複数段接続されたパイプラインが構成され、入力された指示に基づいて、それぞれのフリップフロップ回路に供給する動作クロック信号のマスクを制御する演算処理装置（例えば、前処理部２４）と、演算処理装置（例えば、前処理部２４）に入力する演算処理を行う対象の入力データ（例えば、画素信号）のビット数に基づいて、フリップフロップ回路に供給する動作クロック信号のマスクを指示する制御部（制御部２１）と、を備える画像処理装置（画像処理装置２０）、を備え、動作モード（例えば、静止画撮影モードや動画撮影モード）ごとに、入力データ（例えば、画素信号）のビット数が異なる、撮像装置（撮像装置１）が構成される。
【００９９】
上述したように、第１の実施形態の演算処理装置では、演算処理装置に備えたそれぞれのフリップフロップ回路群において同じビットに対応するそれぞれのフリップフロップ回路を制御単位とする。そして、第１の実施形態の演算処理装置では、制御単位ごとに、動作クロック信号の供給（入力）を制御する。これにより、第１の実施形態の演算処理装置では、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号の供給（入力）を行わないように制御することができる。このことにより、第１の実施形態の演算処理装置では、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号が供給（入力）された場合の消費電力に相当する電力の消費を低減することができる。
【０１００】
なお、図３〜図５に示したように、第１の実施形態の演算処理装置である前処理部２４では、それぞれのフリップフロップ回路群２４２において同じビットに対応したそれぞれのフリップフロップ回路をまとめて、動作クロック信号の供給（入力）を制御するそれぞれの制御単位として設定した。しかし、上述したように、撮像装置１が静止画撮影モードで動作する場合には、イメージセンサ１０が出力した１２ビットの画素信号の全てのビットが有効な画素信号であり、撮像装置１が動画撮影モードで動作する場合には、イメージセンサ１０が出力した１２ビットの画素信号の内、１０ビットの画素信号が有効な画素信号である。つまり、イメージセンサ１０が出力した１２ビットの画素信号の内、１０ビットの画素信号は、撮像装置１における動作モードにかかわらず、常に有効な画素信号である。これは、本発明の第１の実施形態の演算処理装置において演算処理を行う対象のデータの中には、撮像装置１における動作モードにかかわらず、状態が切り替わらない（ここでは、画素信号が有効または無効の状態に切り替わらない）ビットも含まれている可能性があるということを表しているとも考えられる。このことから、前処理部２４では、状態が切り替わらないビットに対応するフリップフロップ回路を１つの制御単位にまとめて設定し、動作クロック信号の供給（入力）を制御する構成にしてもよい。
【０１０１】
（第１の実施形態の変形例）
次に、演算処理を行う対象のデータの中に含まれる状態が切り替わらないビットに対応するフリップフロップ回路を１つの制御単位にまとめて設定して、動作クロック信号の供給（入力）を制御する構成の演算処理装置（変形例の前処理部２４）について説明する。図６は、本発明の第１の実施形態における演算処理装置である変形例の前処理部２４のクロック信号の別の供給方法（変形例の供給方法）を模式的に示した図である。図６には、状態が切り替わらない特定のビットに対応するフリップフロップ回路を１つの制御単位にまとめて制御する構成の変形例の前処理部２４において、それぞれのフリップフロップ回路群２４２を構成するそれぞれのフリップフロップ回路に供給（入力）する動作クロック信号の制御方法を示している。
【０１０２】
より具体的には、図６に示した変形例の前処理部２４では、前処理部２４に備えたそれぞれのフリップフロップ回路群２４２を構成する１ビット目〜１０ビット目のフリップフロップ回路をまとめて、ビット集合制御単位ＳＵ−１として設定している。また、変形例の前処理部２４では、１１ビット目および１２ビット目のそれぞれのフリップフロップ回路をまとめて、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２として設定している。
【０１０３】
図６に示した変形例の前処理部２４でも、図３に示した前処理部２４と同様に、対応する組み合わせ回路２４１が出力した演算結果の同期をとって確定させるための動作クロック信号の供給（入力）の制御を、マスク処理部２４３が、画像処理装置２０に備えた制御部２１からの制御（指示）に基づいて、それぞれの制御単位ごとに行う。ただし、変形例の前処理部２４においてマスク処理部２４３は、ビット集合制御単位ＳＵ−１に属するそれぞれのフリップフロップ回路は動作を停止させる制御を行わず、ビット制御単位ＢＵ−１１およびビット制御単位ＢＵ−１２に属するそれぞれのフリップフロップ回路のみ動作を停止させる、つまり、動作クロック信号を供給（入力）しないように制御する。
【０１０４】
なお、変形例の前処理部２４でも、マスク処理部２４３における動作クロック信号の供給（入力）を制御する構成や動作は、図３〜図５に示した前処理部２４における動作クロック信号の供給（入力）を制御する構成や動作と同様に考えることができる。従って、変形例の前処理部２４においてマスク処理部２４３が動作クロック信号の供給（入力）を制御する構成や動作に関する詳細な説明は省略する。
【０１０５】
なお、上述したように、変形例の前処理部２４では、ビット集合制御単位ＳＵ−１に属するそれぞれのフリップフロップ回路への動作クロック信号の供給（入力）を制御しない。つまり、変形例の前処理部２４では、常に有効な１０ビットの画素信号に対応するフリップフロップ回路に対しては、動作クロック信号の供給（入力）の制御を行わない。このため、変形例の前処理部２４を、ビット集合制御単位ＳＵ−１に対応するマスク信号を生成するマスク制御部２４３１の機能や、ビット集合制御単位ＳＵ−１に対応するマスク部２４３２を備えない構成にしてもよい。つまり、変形例の前処理部２４を、撮像装置１の動作モードに応じて演算処理を行う対象のデータが有効な画素信号または無効な画素信号に切り替わるビットに対応するフリップフロップ回路に対してのみ、動作クロック信号の供給（入力）を制御する構成にしてもよい。
【０１０６】
上述したように、第１の実施形態の変形例の演算処理装置でも、第１の実施形態の演算処理装置と同様に、演算処理装置に備えたそれぞれのフリップフロップ回路群を構成するそれぞれのフリップフロップ回路の制御単位ごとに、動作クロック信号の供給（入力）を制御する。これにより、第１の実施形態の変形例の演算処理装置でも、第１の実施形態の演算処理装置と同様に、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号の供給（入力）を行わないように制御し、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号が供給（入力）された場合の消費電力に相当する電力の消費を低減することができる。
【０１０７】
しかも、第１の実施形態の変形例の演算処理装置では、動作クロック信号の供給（入力）を制御しない制御単位（ビット集合制御単位ＳＵ−１）に対応するマスク信号を生成するマスク制御部２４３１の機能やマスク部２４３２を備えない構成にすることができる。このため、第１の実施形態の変形例の演算処理装置では、動作クロック信号の供給（入力）を制御する機能を実現するための構成要素による回路規模を、第１の実施形態の演算処理装置よりも削減することができる。
【０１０８】
なお、第１の実施形態および第１の実施形態の変形例の演算処理装置である前処理部２４では、それぞれのフリップフロップ回路群２４２において同じビットに対応するそれぞれのフリップフロップ回路をまとめて設定したビット制御単位ＢＵごとに、動作クロック信号の供給（入力）を制御する場合の一例を示した。しかし、前処理部２４においてパイプライン処理するそれぞれの組み合わせ回路２４１が演算処理して出力した演算結果のデータにおける有効なビット数は、前処理部２４に備えた全ての組み合わせ回路２４１で同じビット数であるとは限らない。例えば、前処理部２４に備えたそれぞれの組み合わせ回路２４１が異なる四則演算を行って前処理画像データを生成する場合には、四則演算の種類によってそれぞれの組み合わせ回路２４１が出力する演算結果のデータにおける有効なビット数が異なることも考えられる。つまり、前処理部２４に入力される画素信号のビット数と、前処理部２４が出力する前処理画像データのビット数とは同じビット数であるが、画素信号に対して演算処理を行って前処理画像データを生成する過程において組み合わせ回路２４１が出力する演算結果のデータのビット数は異なることも考えられる。すなわち、演算処理装置では、それぞれの組み合わせ回路が出力する演算結果のデータにおける有効なビット数が、組み合わせ回路ごとに異なることも考えられる。このため、本発明の演算処理装置では、動作クロック信号の供給（入力）を制御する制御単位の設定を、それぞれの組み合わせ回路が出力する演算結果のデータにおける有効なビット数に基づいて設定してもよい。
【０１０９】
（第２の実施形態）
次に、本発明の第２の実施形態の演算処理装置について説明する。本発明の第２の実施形態の演算処理装置は、それぞれの組み合わせ回路が出力する演算結果のデータにおける有効なビット数が組み合わせ回路ごとに異なる構成の演算処理装置である。
【０１１０】
なお、以下の説明においても、本発明の第２の実施形態の演算処理装置を備えた画像処理装置を、例えば、静止画用カメラなどの撮像装置に搭載している場合について説明する。本発明の第２の実施形態における演算処理装置を備えた画像処理装置を搭載した撮像装置の構成は、図１に示した本発明の第１の実施形態における演算処理装置を備えた画像処理装置２０を搭載した撮像装置１の概略構成と同様である。従って、本発明の第２の実施形態における演算処理装置を備えた画像処理装置を搭載した撮像装置の構成に関する詳細な説明は省略し、図１に示した本発明の第１の実施形態における演算処理装置を備えた画像処理装置２０を搭載した撮像装置１の構成要素と同様の構成要素を表すときには同一の符号を用いて説明する。
【０１１１】
そして、以下の説明においては、第１の実施形態における演算処理装置と同様に、本発明の第２の実施形態の演算処理装置を代表して、前処理部について説明する。なお、以下の説明においては、第１の実施形態における演算処理装置である前処理部２４と、本発明の第２の実施形態の演算処理装置である前処理部とを区別するため、本発明の第２の実施形態の演算処理装置である前処理部を、「前処理部５４」という。
【０１１２】
ここで、前処理部５４におけるそれぞれのフリップフロップ回路への動作クロック信号の供給方法について説明する。図７は、本発明の第２の実施形態における演算処理装置である前処理部５４の動作クロック信号の供給方法を模式的に示した図である。図７には、１段目の組み合わせ回路２４１−１およびｎ段目の組み合わせ回路２４１−ｎが、１２ビット分（１２個）のフリップフロップ回路で構成され、２段目の組み合わせ回路２４１−２が、１４ビット分、つまり、１４個のフリップフロップ回路で構成された前処理部５４の一例を示している。
【０１１３】
図７に示した前処理部５４は、前処理部５４に備えたそれぞれのフリップフロップ回路群２４２ごとに、それぞれのフリップフロップ回路に対して供給（入力）する動作クロック信号を制御する構成の演算処理装置である。より具体的には、前処理部５４では、１段目の組み合わせ回路２４１−１をクロック供給制御単位ＣＵ−１とし、２段目の組み合わせ回路２４１−２をクロック供給制御単位ＣＵ−２とし、ｎ段目の組み合わせ回路２４１−ｎをクロック供給制御単位ＣＵ−ｎとし、それぞれのクロック供給制御単位ＣＵに属するフリップフロップ回路ごとに、動作クロック信号の供給（入力）を制御する。つまり、前処理部５４では、それぞれの組み合わせ回路２４１が出力する演算結果のデータにおける有効なビット数に基づいて、それぞれのフリップフロップ回路ごとに動作クロック信号の供給（入力）を制御する。このため、前処理部５４は、図４に示した第１の実施形態における演算処理装置である前処理部２４に備えたマスク処理部２４３の機能を、クロック供給制御単位ＣＵごとに備える構成となる。
【０１１４】
図７には、クロック供給制御単位ＣＵ−１に対応するマスク処理部２４３−１、クロック供給制御単位ＣＵ−２に対応するマスク処理部２４３−２、およびクロック供給制御単位ＣＵ−ｎに対応するマスク処理部２４３−ｎのそれぞれを簡易的に示している。マスク処理部２４３−１は、クロック供給制御単位ＣＵ−１に属するそれぞれのフリップフロップ回路ごとに、動作クロック信号の供給（入力）を制御する。マスク処理部２４３−２は、クロック供給制御単位ＣＵ−２に属するそれぞれのフリップフロップ回路ごとに、動作クロック信号の供給（入力）を制御する。マスク処理部２４３−ｎは、クロック供給制御単位ＣＵ−ｎに属するそれぞれのフリップフロップ回路ごとに、動作クロック信号の供給（入力）を制御する。
【０１１５】
なお、前処理部５４でも、それぞれのマスク処理部２４３における動作クロック信号の供給（入力）を制御する構成や動作は、図４および図５に示した第１の実施形態における演算処理装置である前処理部２４における動作クロック信号の供給（入力）を制御する構成や動作と同様に考えることができる。従って、前処理部５４において動作クロック信号の供給（入力）を制御する構成や動作に関する詳細な説明は省略する。
【０１１６】
このような構成によって、前処理部５４では、イメージセンサ１０から出力された有効なビットの画素信号に対して演算処理を行う際に、それぞれの組み合わせ回路２４１が出力する演算結果のデータにおける有効なビットに対応するフリップフロップ回路のみを動作させる。これにより、前処理部５４でも、第１の実施形態における演算処理装置である前処理部２４と同様に、演算処理を行う際に無効なビットのデータに対応したフリップフロップ回路に供給（入力）される動作クロック信号によって消費する電力を低減させることができる。
【０１１７】
しかも、前処理部５４では、それぞれのクロック供給制御単位ＣＵごと、かつ、フリップフロップ回路群２４２を構成するフリップフロップ回路ごとに、動作クロック信号の供給（入力）を制御することができる。このため、前処理部５４では、それぞれのフリップフロップ回路への動作クロック信号の供給（入力）を、第１の実施形態における演算処理装置である前処理部２４よりも細かく制御することができる。つまり、前処理部５４では、フリップフロップ回路の単位で動作クロック信号の供給（入力）を制御することができる。これにより、前処理部５４では、無効なビットのデータに対応したフリップフロップ回路に供給（入力）される動作クロック信号によって消費する電力を、前処理部５４が行う演算処理に応じてより最適に低減させることができる。
【０１１８】
本第２の実施形態によれば、制御単位（例えば、クロック供給制御単位ＣＵ）は、それぞれの段のフリップフロップ回路群（フリップフロップ回路群２４２）ごとに異なるビットに対応するそれぞれのフリップフロップ回路が属する、演算処理装置（例えば、前処理部５４）が構成される。
【０１１９】
上述したように、第２の実施形態の演算処理装置でも、第１の実施形態の演算処理装置と同様に、演算処理に使用しない無効なビットに対応するフリップフロップ回路に動作クロック信号の供給（入力）を行わないように制御することができる。ただし、第２の実施形態の演算処理装置では、演算処理装置に備えたそれぞれのフリップフロップ回路群ごとに、それぞれのフリップフロップ回路に対して供給（入力）する動作クロック信号を制御する。これにより、第２の実施形態の演算処理装置では、演算処理の過程においてそれぞれの組み合わせ回路が出力する演算結果のデータのビット数が異なる場合でも、演算結果のデータにおける有効なビットに対応するフリップフロップ回路のみを動作させるように制御することができる。このことにより、第２の実施形態の演算処理装置でも、第１の実施形態の演算処理装置と同様に、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号が供給（入力）された場合の消費電力に相当する電力の消費を低減することができる。
【０１２０】
なお、第２の実施形態の演算処理装置でも、第１の実施形態における演算処理装置と同様に、演算処理を行う対象のデータの中に含まれる状態が切り替わらないビットに対応するフリップフロップ回路を１つの制御単位にまとめて設定し、動作クロック信号の供給（入力）を制御する構成にしてもよい。つまり、第２の実施形態の演算処理装置でも、動作または停止を同様に切り替えるフリップフロップ回路をまとめて、１つの制御単位として設定する構成にしてもよい。また、第２の実施形態の演算処理装置でも、第１の実施形態における演算処理装置と同様に、状態が切り替わらないビットに対応するフリップフロップ回路に対しては、動作クロック信号の供給（入力）を制御しない構成にしてもよい。
【０１２１】
（第２の実施形態の第１の変形例）
次に、演算処理を行う対象のデータの中に含まれる状態が切り替わらないビットに対応するフリップフロップ回路を１つの制御単位として動作クロック信号の供給（入力）を制御する構成の演算処理装置（第１の変形例の前処理部５４）について説明する。図８は、本発明の第２の実施形態における演算処理装置である第１の変形例の前処理部５４のクロック信号の別の供給方法（第１の変形例の供給方法）を模式的に示した図である。
【０１２２】
図８には、全ての組み合わせ回路が出力する演算結果のデータにおける有効なビットに対応するフリップフロップ回路をまとめて１つの制御単位として設定して制御する構成の第１の変形例の前処理部５４において、それぞれのフリップフロップ回路群２４２を構成するそれぞれのフリップフロップ回路に供給（入力）する動作クロック信号の制御方法を示している。
【０１２３】
より具体的には、図８に示した第１の変形例の前処理部５４では、前処理部５４に備えたそれぞれのフリップフロップ回路群２４２を構成する１ビット目〜１２ビット目のフリップフロップ回路をまとめて、ビット集合制御単位ＳＵ−１として設定している。また、第１の変形例の前処理部５４では、フリップフロップ回路群２４２−２を構成する１３ビット目のフリップフロップ回路をビット制御単位ＢＵ−１３として設定し、１４ビット目のフリップフロップ回路をビット制御単位ＢＵ−１４として設定している。
【０１２４】
そして、第１の変形例の前処理部５４では、マスク処理部２４３−１がビット集合制御単位ＳＵ−１に属するそれぞれのフリップフロップ回路への動作クロック信号の供給（入力）を制御する。また、第１の変形例の前処理部５４では、マスク処理部２４３−２がビット制御単位ＢＵ−１３に属するフリップフロップ回路への動作クロック信号の供給（入力）を制御し、マスク処理部２４３−３がビット制御単位ＢＵ−１４に属するフリップフロップ回路への動作クロック信号の供給（入力）を制御する。
【０１２５】
なお、第１の変形例の前処理部５４でも、それぞれのマスク処理部２４３における動作クロック信号の供給（入力）を制御する構成や動作は、第２の実施形態における演算処理装置である前処理部５４と同様に、図４および図５に示した第１の実施形態における演算処理装置である前処理部２４における動作クロック信号の供給（入力）を制御する構成や動作と同様に考えることができる。従って、第１の変形例の前処理部５４において動作クロック信号の供給（入力）を制御する構成や動作に関する詳細な説明は省略する。
【０１２６】
このような構成によって、第１の変形例の前処理部５４では、イメージセンサ１０から出力された画素信号に対して演算処理を行って前処理画像データを生成する過程において、組み合わせ回路２４１−２が出力する演算結果のデータにおける有効なビット数が変わる場合に、それぞれのマスク処理部２４３が、対応するフリップフロップ回路への動作クロック信号の供給（入力）を制御することができる。特に、第１の変形例の前処理部５４では、マスク処理部２４３−２とマスク処理部２４３−３とのそれぞれが、ビット制御単位ＢＵ−１３に属するフリップフロップ回路およびビット制御単位ＢＵ−１４に属するフリップフロップ回路への動作クロック信号の供給（入力）を制御することができる。これにより、第１の変形例の前処理部５４でも、第２の実施形態における演算処理装置である前処理部５４と同様に、演算処理を行う際に無効なビットのデータに対応したフリップフロップ回路に供給（入力）される動作クロック信号によって消費する電力を低減させることができる。なお、マスク処理部２４３−２とマスク処理部２４３−３とのそれぞれが対応するフリップフロップ回路への動作クロック信号の供給（入力）を制御する場合の一例としては、イメージセンサ１０から出力された画素信号に対して演算処理を行う際に、画素信号が表す画像や被写体の明るさを一定の明るさに調整するために画素信号に乗ずるゲイン値の設定を変更する場合などが考えられる。
【０１２７】
なお、第１の変形例の前処理部５４では、ビット集合制御単位ＳＵ−１に属するそれぞれのフリップフロップ回路への動作クロック信号の供給（入力）を制御しない場合、ビット集合制御単位ＳＵ−１に属するそれぞれのフリップフロップ回路への動作クロック信号の供給（入力）を制御するマスク処理部２４３−１を備えない構成にしてもよい。この場合、第１の変形例の前処理部５４では、マスク処理部２４３−１による回路規模を、第２の実施形態における演算処理装置である前処理部５４よりも削減することができる。
【０１２８】
（第２の実施形態の第２の変形例）
次に、状態が切り替わらないビットに対応するフリップフロップ回路に対する動作クロック信号の供給（入力）を制御せず、演算処理を行う対象のデータが有効または無効の状態が同様に切り替わるビットに対応するフリップフロップ回路をまとめて１つの制御単位として設定して動作クロック信号の供給（入力）を制御する構成の演算処理装置（第２の変形例の前処理部５４）について説明する。つまり、演算処理を行う対象のデータが有効または無効の状態に切り替わるビットに対応するフリップフロップ回路に対してのみ、動作クロック信号の供給（入力）を制御する構成の第２の変形例の前処理部５４について説明する。図９は、本発明の第２の実施形態における演算処理装置である第２の変形例の前処理部５４のクロック信号のさらに別の供給方法（第２の変形例の供給方法）を模式的に示した図である。
【０１２９】
図９には、常に動作するフリップフロップ回路に対して動作クロック信号の供給（入力）を制御しない構成の第２の変形例の前処理部５４における動作クロック信号の供給（入力）の制御方法を示している。なお、図９に示した第２の変形例の前処理部５４では、それぞれの組み合わせ回路２４１において同様に動作が切り替わるフリップフロップ回路をまとめて１つの制御単位として設定し、その他のフリップフロップ回路をまとめて別の１つの制御単位として設定して制御する構成にしている。
【０１３０】
より具体的には、図９に示した第２の変形例の前処理部５４では、前処理部５４に備えたフリップフロップ回路群２４２−３を構成する１１ビット目〜１２ビット目のフリップフロップ回路をまとめて、動作クロック信号の供給（入力）を制御しないフリップフロップ回路としている。また、第２の変形例の前処理部５４では、フリップフロップ回路群２４２−１を構成する１ビット目〜１２ビット目のフリップフロップ回路と、フリップフロップ回路群２４２−２を構成する１ビット目〜１２ビット目のフリップフロップ回路とをまとめて、ビット集合制御単位ＳＵ−１として設定している。また、第２の変形例の前処理部５４では、フリップフロップ回路群２４２−２を構成する１３ビット目および１４ビット目のフリップフロップ回路と、フリップフロップ回路群２４２−３を構成する１３ビット目〜１５ビット目のフリップフロップ回路とをまとめて、ビット集合制御単位ＳＵ−２として設定している。
【０１３１】
そして、第２の変形例の前処理部５４では、マスク処理部２４３−１がビット集合制御単位ＳＵ−１に属するそれぞれのフリップフロップ回路への動作クロック信号の供給（入力）を制御する。また、第２の変形例の前処理部５４では、マスク処理部２４３−２がビット集合制御単位ＳＵ−２に属するフリップフロップ回路への動作クロック信号の供給（入力）を制御する。なお、第２の変形例の前処理部５４では、フリップフロップ回路群２４２−３を構成する１１ビット目〜１２ビット目のフリップフロップ回路に対する動作クロック信号の供給（入力）を制御するためのマスク処理部２４３を備えていない。
【０１３２】
なお、第２の変形例の前処理部５４でも、それぞれのマスク処理部２４３における動作クロック信号の供給（入力）を制御する構成や動作は、第２の実施形態および第２の実施形態の第１の変形例における演算処理装置である前処理部５４と同様に、図４および図５に示した第１の実施形態における演算処理装置である前処理部２４における動作クロック信号の供給（入力）を制御する構成や動作と同様に考えることができる。従って、第２の変形例の前処理部５４において動作クロック信号の供給（入力）を制御する構成や動作に関する詳細な説明は省略する。
【０１３３】
このような構成によって、第２の変形例の前処理部５４では、マスク処理部２４３−３が、ビット集合制御単位ＳＵ−２に属するフリップフロップ回路への動作クロック信号の供給（入力）を制御する。つまり、第２の変形例の前処理部５４でも、イメージセンサ１０から出力された画素信号に対して演算処理を行って前処理画像データを生成する過程において、組み合わせ回路２４１−２および組み合わせ回路２４１−３が出力する演算結果のデータにおける有効なビット数が変わる場合に、マスク処理部２４３−３が、対応するフリップフロップ回路への動作クロック信号の供給（入力）を制御することができる。これにより、第２の変形例の前処理部５４でも、第２の実施形態における演算処理装置である前処理部５４や第１の変形例の前処理部５４と同様に、演算処理を行う際に無効なビットのデータに対応したフリップフロップ回路に供給（入力）される動作クロック信号によって消費する電力を低減させることができる。
【０１３４】
なお、第２の変形例の前処理部５４でも、ビット集合制御単位ＳＵ−１に属するそれぞれのフリップフロップ回路への動作クロック信号の供給（入力）を制御しない場合、第１の変形例の前処理部５４と同様に、ビット集合制御単位ＳＵ−１に属するそれぞれのフリップフロップ回路への動作クロック信号の供給（入力）を制御するマスク処理部２４３−１を備えない構成にしてもよい。この場合、第２の変形例の前処理部５４でも、図８に示した第１の変形例の前処理部５４と同様に、マスク処理部２４３−１による回路規模を、第２の実施形態における演算処理装置である前処理部５４よりも削減することができる。
【０１３５】
上述したように、第２の実施形態の第１の変形例および第２の変形例の演算処理装置でも、第１の実施形態の演算処理装置と同様に、演算処理装置に備えたそれぞれのフリップフロップ回路群を構成するそれぞれのフリップフロップ回路の制御単位ごとに、動作クロック信号の供給（入力）を制御する。これにより、第２の実施形態の第１の変形例および第２の変形例の演算処理装置でも、第１の実施形態の演算処理装置と同様に、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号の供給（入力）を行わないように制御し、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号が供給（入力）された場合の消費電力に相当する電力の消費を低減することができる。
【０１３６】
しかも、第２の実施形態の第１の変形例および第２の変形例の演算処理装置でも、第１の実施形態の第１の変形例の演算処理装置と同様に、動作クロック信号の供給（入力）を制御しない制御単位（ビット集合制御単位ＳＵ−１）に対応するマスク信号を生成するマスク制御部２４３１の機能やマスク部２４３２を備えない構成にすることができる。このため、第２の実施形態の第１の変形例および第２の変形例の演算処理装置でも、第１の実施形態の第１の変形例の演算処理装置と同様に、動作クロック信号の供給（入力）を制御する機能を実現するための構成要素による回路規模を、第２の実施形態の演算処理装置よりも削減することができる。
【０１３７】
なお、第２の実施形態の演算処理装置（第１の変形例および第２の変形例の演算処理装置も含む）では、それぞれの制御単位ごとに、対応するマスク処理部２４３（マスク処理部２４３−１やマスク処理部２４３−２など）を備える、つまり、複数のマスク処理部２４３を備える構成を示した。しかし、第２の実施形態の演算処理装置に備えるマスク処理部２４３は、それぞれの制御単位ごとに備える構成に限定されるものではない。例えば、複数のマスク処理部２４３の機能を実現する１つのマスク処理部２４３を第２の実施形態の演算処理装置に備える構成にしてもよい。
【０１３８】
なお、第１の実施形態および第２の実施形態では、それぞれの演算処理装置ごとに、動作クロック信号の供給（入力）を制御するためのマスク処理部を備えた構成を示した。しかし、動作クロック信号の供給（入力）の制御は、複数の演算処理装置で同様に制御されることも考えられる。従って、マスク処理部は、それぞれの演算処理装置ごとに備える構成に限定されるものではない。例えば、それぞれの演算処理装置を、複数の演算処理装置に対して同様の制御を行う共通のマスク処理部によって、動作クロック信号の供給（入力）が制御される構成にしてもよい。
【０１３９】
（第３の実施形態）
次に、本発明の第３の実施形態の演算処理装置について説明する。本発明の第３の実施形態の演算処理装置は、それぞれのフリップフロップ回路群を構成するフリップフロップ回路への動作クロック信号の供給（入力）を制御するマスク処理部を備えず、共通のマスク処理部によってそれぞれのフリップフロップ回路への動作クロック信号の供給（入力）が制御される構成の演算処理装置である。なお、以下の説明においても、本発明の第３の実施形態の演算処理装置を備えた画像処理装置を、例えば、静止画用カメラなどの撮像装置に搭載している場合について説明する。なお、本発明の第３の実施形態における演算処理装置を備えた画像処理装置を搭載した撮像装置は、図１に示した本発明の第１の実施形態における演算処理装置を備えた画像処理装置２０を搭載した撮像装置１と同様の構成要素を含んでいる。従って、以下の説明においては、本発明の第３の実施形態における演算処理装置を備えた画像処理装置を搭載した撮像装置の構成要素において、図１に示した本発明の第１の実施形態における演算処理装置を備えた画像処理装置２０を搭載した撮像装置１と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。そして、以下の説明においては、第１の実施形態における演算処理装置を備えた画像処理装置２０を搭載した撮像装置１と異なる構成要素についてのみを説明する。
【０１４０】
図１０は、本発明の第３の実施形態における演算処理装置を備えた画像処理装置を搭載した撮像装置の概略構成を示したブロック図である。図１０に示した撮像装置２は、イメージセンサ１０と、画像処理装置６０と、ＤＲＡＭ３０と、表示装置４０と、を備えている。また、画像処理装置６０は、制御部２１と、クロック生成部２２と、前処理部６４と、画像処理部６５と、表示処理部６６と、記録処理部６７と、マスク処理部６８と、を備えている。画像処理装置６０では、前処理部６４と、画像処理部６５と、表示処理部６６と、記録処理部６７とのそれぞれが、共通のデータバスである共通バス２３に接続されている。
【０１４１】
撮像装置２も、図１に示した第１の実施形態の撮像装置１と同様に、イメージセンサ１０によって被写体の画像を撮影し、画像処理装置６０によってイメージセンサ１０が出力した画素信号に対して様々な演算処理を行って、撮影画像に応じた記録画像や表示画像を生成する。そして、撮像装置２も、図１に示した第１の実施形態の撮像装置１と同様に、画像処理装置６０が生成した表示画像を表示装置４０に表示させ、画像処理装置６０が生成した記録画像を不図示の記録媒体に記録させる。
【０１４２】
画像処理装置６０は、図１に示した第１の実施形態の画像処理装置２０と同様に、イメージセンサ１０から出力された画素信号に対して予め定めた演算処理（画像処理）を行って、記録画像や表示画像を生成し、生成した表示画像を表示装置４０に表示させ、生成した記録画像を不図示の記録媒体に記録させる。画像処理装置６０は、図１に示した第１の実施形態の画像処理装置２０に備えた前処理部２４、画像処理部２５、表示処理部２６、および記録処理部２７のそれぞれが、前処理部６４、画像処理部６５、表示処理部６６、記録処理部６７のそれぞれに代わった構成である。また、画像処理装置６０は、マスク処理部６８を備えている。
【０１４３】
前処理部６４は、第１の実施形態の画像処理装置２０に備えた前処理部２４と同様の前処理（演算処理）を行う演算処理装置である。ただし、前処理部６４は、第１の実施形態の画像処理装置２０に備えた前処理部２４に備えていたマスク処理部２４３を備えていない構成である。より具体的には、図４に示した前処理部２４の概略構成の内、マスク処理部２４３が削除された構成である。前処理部６４におけるその他の構成は、図４に示した前処理部２４の概略構成と同様である。つまり、前処理部６４にも、図４に示した前処理部２４の概略構成における複数のセレクタ２４４を備えている。このため、前処理部６４は、マスク処理部６８からマスク信号と動作クロック信号とが入力される構成となっている。そして、前処理部６４は、マスク処理部６８から入力されたマスク信号と動作クロック信号とのそれぞれに従って、第１の実施形態の画像処理装置２０に備えた前処理部２４と同様の前処理を行って前処理画像データを生成し、生成した前処理画像データを、共通バス２３を介してＤＲＡＭ３０に記憶させる（書き込ませる）。
【０１４４】
このように、前処理部６４は、図４に示した前処理部２４の概略構成の内、マスク処理部２４３が削除されたのみであり、その他の構成や動作は、第１の実施形態の画像処理装置２０に備えた前処理部２４と同様である。従って、前処理部６４の構成や動作に関する詳細な説明は省略する。
【０１４５】
画像処理部６５、表示処理部６６、および記録処理部６７のそれぞれも、第１の実施形態の画像処理装置２０に備えた画像処理部２５、表示処理部２６、および記録処理部２７のそれぞれと同様の演算処理を行う演算処理装置である。そして、画像処理部６５、表示処理部６６、および記録処理部６７のそれぞれの構成も、前処理部６４と同様に、マスク処理部が削除され、マスク処理部６８からマスク信号と動作クロック信号とが入力されるのみが異なり、その他の構成や動作は、第１の実施形態の画像処理装置２０に備えた画像処理部２５、表示処理部２６、および記録処理部２７のそれぞれと同様である。従って、画像処理部６５、表示処理部６６、および記録処理部６７のそれぞれの構成や動作に関する詳細な説明も省略する。
【０１４６】
マスク処理部６８は、画像処理装置６０に備えた制御部２１からの制御（指示）に基づいて、画像処理装置６０内のそれぞれの演算処理装置に備えたそれぞれのフリップフロップ回路群２４２を構成する各ビットのフリップフロップ回路に対応するセレクタ２４４を制御するマスク信号を生成する。また、マスク処理部６８は、生成したマスク信号に基づいて、画像処理装置６０内のそれぞれの演算処理装置に備えたそれぞれのフリップフロップ回路群２４２を構成する各ビットのフリップフロップ回路に供給（入力）する動作クロック信号を生成する。マスク処理部６８は、生成したマスク信号と動作クロック信号とのそれぞれを、画像処理装置６０内の対応するそれぞれの演算処理装置に出力する。
【０１４７】
マスク処理部６８は、第１の実施形態の画像処理装置２０においてそれぞれの演算処理装置に備えていたマスク処理部２４３に代わって、画像処理装置６０に備えたそれぞれの演算処理装置に対して共通に備えられている。このため、マスク処理部６８は、画像処理装置６０に備えた複数の演算処理装置に対して、動作クロック信号の供給（入力）の制御を同様に行うことができる。
【０１４８】
なお、マスク処理部６８の構成や動作、生成するマスク信号と動作クロック信号とは、第１の実施形態の画像処理装置２０においてそれぞれの演算処理装置に備えていたマスク処理部２４３と同様である。従って、マスク処理部６８の構成や動作、生成するマスク信号や動作クロック信号に関する詳細な説明は省略する。
【０１４９】
上述したように、第３の実施形態の演算処理装置でも、第１の実施形態および第２の実施形態の演算処理装置と同様に、演算処理に使用しないビットに対応するフリップフロップ回路への動作クロック信号の供給（入力）を制御することができる。つまり、第３の実施形態の演算処理装置でも、第１の実施形態および第２の実施形態の演算処理装置と同様に、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号の供給（入力）を行わないように制御することができる。これにより、第３の実施形態の演算処理装置でも、第１の実施形態および第２の実施形態の演算処理装置と同様に、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号が供給（入力）された場合の消費電力に相当する電力の消費を低減することができる。
【０１５０】
しかも、第３の実施形態の演算処理装置では、動作クロック信号の供給（入力）を制御するマスク処理部を、複数の演算処理装置で共通にしている。このため、第３の実施形態の演算処理装置では、動作クロック信号の供給（入力）の同様な制御を、共通のマスク処理部で行うことができる。これにより、第３の実施形態の演算処理装置では、動作クロック信号の供給（入力）を制御する機能を実現するための構成要素による回路規模を、第１の実施形態および第２の実施形態の演算処理装置よりも削減することができる。
【０１５１】
なお、第３の実施形態の演算処理装置では、複数の演算処理装置で共通するマスク処理部が、マスク信号と動作クロック信号とのそれぞれを対応する演算処理装置に出力する構成、つまり、マスク制御部とマスク部とを備えたマスク処理部を演算処理装置の外部に備える構成について説明した。しかし、演算処理装置の外部に備えるマスク処理部の構成は、第３の実施形態の演算処理装置において示した構成に限定されるものではない。例えば、マスク処理部を構成するマスク制御部を演算処理装置の外部に備え、マスク処理部を構成するマスク部をそれぞれの演算処理装置の内部に備える構成にしてもよい。この場合、マスク処理部は、マスク信号のみを対応する演算処理装置に出力し、それぞれの演算処理装置に備えたマスク部が、マスク処理部から出力されたマスク信号に応じて、クロック生成部から出力されたクロック信号をマスクすることによって、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号の供給（入力）を行わないように制御する構成となる。この構成であっても、第３の実施形態の演算処理装置と同様に、演算処理に使用しないビットに対応するフリップフロップ回路に動作クロック信号が供給（入力）された場合の消費電力に相当する電力の消費を低減することができる。
【０１５２】
上記に述べたように、本発明の各実施形態によれば、本発明の演算処理装置を構成する組み合わせ回路が出力する演算結果のデータを一時的に記憶（保持）するフリップフロップ回路を、演算処理に使用するビットのデータに対応するフリップフロップ回路のみ動作させる。言い換えれば、本発明の各実施形態では、本発明の演算処理装置を構成する組み合わせ回路が出力する演算結果において、演算処理に使用しないビットのデータに対応するフリップフロップ回路の動作を停止させる。これにより、本発明の各実施形態では、演算処理に使用しないビットのデータに対応するフリップフロップ回路に動作クロック信号を供給（入力）することによって消費する電力を低減させることができる。このことにより、本発明の各実施形態では、本発明の演算処理装置を備えた画像処理装置の全体の消費電力を低減させることができる。そして、本発明の各実施形態では、本発明の演算処理装置を備えた画像処理装置を搭載した撮像装置の全体の消費電力も低減させることができる。
【０１５３】
なお、本発明の各実施形態では、動作クロック信号の供給（入力）の制御を、画像処理装置に備えた制御部が制御（指示）する構成について説明した。しかし、動作クロック信号の供給（入力）を制御（指示）する構成は、本発明の各実施形態において示した構成に限定されるものではない。例えば、撮像装置に備えられ、撮像装置の全体の制御を行う、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの制御部が、画像処理装置に備えた演算処理装置に対する動作クロック信号の供給（入力）を制御（指示）する構成にしてもよい。
【０１５４】
また、本発明の各実施形態では、動作クロック信号の供給（入力）を制御する様々な制御単位の設定の一例を示して説明した。しかし、動作クロック信号の供給（入力）を制御するために設定する制御単位は、本発明の各実施形態において示した制御単位に限定されるものではなく、他の制御単位であっても同様に、動作クロック信号の供給（入力）を制御することができる。例えば、同じ数のフリップフロップ回路で構成されるフリップフロップ回路群を、同じ制御単位として設定してもよい。より具体的には、図７に示した第２の実施形態の演算処理装置である前処理部５４において、１段目の組み合わせ回路２４１−１とｎ段目の組み合わせ回路２４１−ｎとを同じ１つの制御単位として設定し、２段目の組み合わせ回路２４１−２を別の１つの制御単位として設定してもよい。このような制御単位の設定であっても、演算処理装置において演算処理に使用しないビットに対応するフリップフロップ回路への動作クロック信号の供給（入力）を制御し、フリップフロップ回路によって消費する電力を低減させることができる。
【０１５５】
また、本発明の各実施形態では、演算処理装置が、撮像装置に搭載される画像処理装置に備えられる構成について説明した。しかし、使用するデータのビット数が実行する演算によって異なる演算処理は、画像データに対する演算処理、つまり、画像処理に限定されるものではなく、画像処理の他にも種々の演算処理が考えられる。例えば、音質の異なる音源（より具体的には、サンプリング周波数または量子化ビット数が高いハイレゾリューションオーディオ（ Ｈｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎ  Ａｕｄｉｏ） と、サンプリング周波数や量子化ビット数が低いローレゾリューションオーディオ（Ｌｏｗ−Ｒｅｓｏｌｕｔｉｏｎ  Ａｕｄｉｏ）など）や音声のデータに対する演算処理においても、実行する演算によって使用するデータのビット数が異なることも考えられる。従って、本発明の考え方に基づいた演算処理装置を適用することができる処理装置やシステムは、本発明の各実施形態で示した画像処理装置や撮像装置に限定されるものではない。すなわち、実行する演算によって使用するデータのビット数が異なる演算処理を行う処理装置やシステムであれば、本発明の考え方に基づいた演算処理装置を同様に適用することができ、本発明と同様の効果を得ることができる。
【０１５６】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更ができる。
また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【０１５７】
上記各実施形態によれば、演算処理装置において、演算処理に使用しないビットに対応するフリップフロップ回路に供給されたクロック信号によって消費される電力を低減することができる。
【符号の説明】
【０１５８】
１，２  撮像装置
１０  イメージセンサ（撮像装置）
２０，６０  画像処理装置（撮像装置，画像処理装置）
２１  制御部（画像処理装置）
２２  クロック生成部（画像処理装置）
２３  共通バス
２４，５４，６４  前処理部（演算処理装置）
２４１−１，２４１−２，２４１−３，２４１−ｎ  組み合わせ回路（演算処理装置，組み合わせ回路）
２４２−１，２４２−２，２４２−ｎ  フリップフロップ回路群（演算処理装置，フリップフロップ回路群）
２４３，２４３−１，２４３−２，２４３−３，２４３−ｎ  マスク処理部（演算処理装置，マスク処理部）
２４４，２４４−１−１，２４４−１−２，２４４−１−１０，２４４−１−１１，２４４−１−１２，２４４−ｎ−１，２４４−ｎ−２，２４４−ｎ−１０，２４４−ｎ−１１，２４４−ｎ−１２，  セレクタ（演算処理装置，フリップフロップ回路群，セレクタ）
２４３１  マスク制御部（演算処理装置，マスク処理部，マスク制御部）
２４３２，２４３２−１，２４３２−２，２４３２−１０，２４３２−１１，２４３２−１２  マスク部（演算処理装置，マスク処理部，マスク部）
２５，６５  画像処理部（演算処理装置）
２６，６６  表示処理部（演算処理装置）
２７，６７  記録処理部（演算処理装置）
３０  ＤＲＡＭ（撮像装置）
４０  表示装置（撮像装置）
６８  マスク処理部（画像処理装置，演算処理装置，マスク処理部）
ＢＵ−１，ＢＵ−２，ＢＵ−１０，ＢＵ−１１，ＢＵ−１２，ＢＵ−１３，ＢＵ−１４  ビット制御単位（制御単位）
ＳＵ−１，ＳＵ−２  ビット集合制御単位（制御単位）
ＣＵ−１，ＣＵ−２，ＣＵ−ｎ  クロック供給制御単位（制御単位）
【図１】
2018029782.tif 000003
【図２】
2018029782.tif 000004
【図３】
2018029782.tif 000005
【図４】
2018029782.tif 000006
【図５】
2018029782.tif 000007
【図６】
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【図７】
2018029782.tif 000009
【図８】
2018029782.tif 000010
【図９】
2018029782.tif 000011
【図１０】
2018029782.tif 000012
【手続補正書】
【提出日】平成29年9月7日(2017.9.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプライン構成の演算処理装置であって、
それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御するマスク処理部、
を備え、
前記マスク処理部は、
前記組み合わせ回路に入力される入力データにおいて演算処理に使用するビットに基づいて、それぞれの前記フリップフロップ回路に供給する前記動作クロック信号のマスクを制御し、
前記組み合わせ回路において演算処理に使用する前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に前記動作クロック信号を供給し、
前記組み合わせ回路において演算処理に使用しない前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に供給する前記動作クロック信号をマスクする、
演算処理装置。
【請求項２】
（削除）
【請求項３】
前記マスク処理部は、
それぞれの前記フリップフロップ回路に供給する前記動作クロック信号をマスクするか否かを表すマスク信号を生成するマスク制御部と、
前記マスク信号に応じて、入力されたクロック信号または予め定めた固定のレベルの信号を前記動作クロック信号として出力するマスク部と、
を備え、
前記フリップフロップ回路群は、
それぞれの前記フリップフロップ回路に対応し、前記フリップフロップ回路に対応する前記マスク信号に基づいて、対応する前記フリップフロップ回路が保持したデータ、または０の値のデータを選択して出力するセレクタ、
を備え、
前記セレクタは、
前記マスク信号が前記動作クロック信号をマスクしないことを表している場合に、対応する前記フリップフロップ回路が保持したデータを選択し、
前記マスク信号が前記動作クロック信号をマスクすることを表している場合に、前記０の値のデータを選択する、
請求項１に記載の演算処理装置。
【請求項４】
前記マスク制御部は、
予め定めた前記フリップフロップ回路をまとめて設定した制御単位ごとに、前記マスク信号を生成し、
前記マスク部は、
それぞれの前記制御単位ごとに、対応するそれぞれの前記フリップフロップ回路に前記動作クロック信号を出力する、
請求項３に記載の演算処理装置。
【請求項５】
前記制御単位は、
同様に前記動作クロック信号の供給が制御されるそれぞれの前記フリップフロップ回路が属する、
請求項４に記載の演算処理装置。
【請求項６】
前記制御単位は、
それぞれの段の前記フリップフロップ回路群において同じビットに対応するそれぞれの前記フリップフロップ回路が属する、
請求項４または請求項５に記載の演算処理装置。
【請求項７】
前記制御単位は、
それぞれの段の前記フリップフロップ回路群ごとに異なるビットに対応するそれぞれの前記フリップフロップ回路が属する、
請求項４から請求項６のいずれか１つの項に記載の演算処理装置。
【請求項８】
前記マスク処理部は、
前記演算処理装置に入力されたクロック信号を前記動作クロック信号としてそれぞれの前記フリップフロップ回路に供給する経路において、前記クロック信号が入力される位置と、前記経路が分岐する分岐点との間に配置される、
請求項１から請求項７のいずれか１つの項に記載の演算処理装置。
【請求項９】
前記マスク処理部は、
前記クロック信号が入力される位置と、前記クロック信号が入力される位置に最も近い前記分岐点との間に配置される、
請求項８に記載の演算処理装置。
【請求項１０】
組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプラインが構成され、入力された指示に基づいて、それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御する演算処理装置と、
前記演算処理装置に入力する演算処理を行う対象の入力データのビット数に基づいて、前記フリップフロップ回路に供給する前記動作クロック信号のマスクを指示する制御部と、
を備え、
前記演算処理装置は、
前記組み合わせ回路において演算処理に使用する前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に前記動作クロック信号を供給し、
前記組み合わせ回路において演算処理に使用しない前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に供給する前記動作クロック信号をマスクする、
画像処理装置。
【請求項１１】
組み合わせ回路と、前記組み合わせ回路の出力データのそれぞれのビットに対応する複数のフリップフロップ回路から構成されるフリップフロップ回路群との組み合わせが複数段接続されたパイプラインが構成され、入力された指示に基づいて、それぞれの前記フリップフロップ回路に供給する動作クロック信号のマスクを制御する演算処理装置と、
前記演算処理装置に入力する演算処理を行う対象の入力データのビット数に基づいて、前記フリップフロップ回路に供給する前記動作クロック信号のマスクを指示する制御部と、
を備え、
前記演算処理装置は、
前記組み合わせ回路において演算処理に使用する前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に前記動作クロック信号を供給し、
前記組み合わせ回路において演算処理に使用しない前記入力データのビットに対応するそれぞれの前記フリップフロップ回路に供給する前記動作クロック信号をマスクする、
画像処理装置、
を備え、
動作モードごとに、前記入力データのビット数が異なる、
撮像装置。
【国際調査報告】
2018029782.tif 000013
2018029782.tif 000014
2018029782.tif 000015