(57)【要約】  半導体装置は、主面を有する第１導電型の半導体層と、前記半導体層の前記主面の表層部に形成された第１導電型のダイオード領域と、結晶欠陥を含み、前記ダイオード領域の周縁に沿って前記半導体層の前記主面の表層部に形成されたキャリア捕獲領域と、前記半導体層の前記主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成するアノード電極とを含む。
2018139557.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する第１導電型の半導体層と、
前記半導体層の前記主面の表層部に形成された第１導電型のダイオード領域と、
結晶欠陥を含み、前記ダイオード領域の周縁に沿って前記半導体層の前記主面の表層部に形成されたキャリア捕獲領域と、
前記半導体層の前記主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成するアノード電極とを含む、半導体装置。
【請求項２】
前記キャリア捕獲領域は、前記半導体層において前記半導体層の厚さ方向中間部に位置する中間領域よりも上方に位置する第１領域、および、前記中間領域よりも下方に位置する第２領域を有している、請求項１に記載の半導体装置。
【請求項３】
前記キャリア捕獲領域は、前記半導体層の第１導電型不純物密度よりも高い結晶欠陥密度を有している、請求項１または２に記載の半導体装置。
【請求項４】
前記キャリア捕獲領域は、前記半導体層の比抵抗よりも高い比抵抗を有している、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記キャリア捕獲領域は、前記半導体層の厚さ方向に沿って延びるコラム状に形成されている、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記キャリア捕獲領域は、前記半導体層の内部で浮遊している、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記キャリア捕獲領域は、前記半導体層の厚さ方向に沿って間隔を空けて形成された複数の部分を含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体層の前記主面の表層部に埋め込まれた絶縁体をさらに含み、
前記キャリア捕獲領域は、前記半導体層において前記絶縁体に沿って形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ダイオード領域の周縁に沿って前記半導体層の前記主面の表層部に形成され、前記半導体層の前記主面の表層部において電界を緩和する電界緩和領域をさらに含み、
前記アノード電極は、前記電界緩和領域に電気的に接続されている、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記電界緩和領域は、第２導電型不純物領域を含み、前記ダイオード領域との間でｐｎ接合部を形成している、請求項９に記載の半導体装置。
【請求項１１】
前記電界緩和領域は、前記半導体層の前記主面の表層部に選択的に導入された結晶欠陥を含む、請求項９に記載の半導体装置。
【請求項１２】
前記キャリア捕獲領域は、平面視において第１方向に沿って延びており、
前記電界緩和領域は、平面視において前記第１方向に交差する第２方向に沿って延びている、請求項９〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記キャリア捕獲領域は、平面視において一方方向に沿って延びるストライプ状に形成されており、
前記電界緩和領域は、平面視において互いに隣り合う前記キャリア捕獲領域の間の領域に形成されている、請求項９〜１１のいずれか一項に記載の半導体装置。
【請求項１４】
前記キャリア捕獲領域は、平面視において一方方向に沿って延びており、
前記電界緩和領域は、平面視において前記一方方向に沿って延び、前記キャリア捕獲領域と重なっている、請求項９〜１１のいずれか一項に記載の半導体装置。
【請求項１５】
前記半導体層は、エピタキシャル層である、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
第１導電型の半導体基板をさらに含み、
前記半導体層は、前記半導体基板の上に形成されている、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体層は、ＳｉＣを含む、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記ショットキー接合に対して１ｍＡの逆方向電流を流したとき、前記半導体層内で生じる電圧降下が１００Ｖ以上３００００Ｖ以下である、請求項１〜１７のいずれか一項に記載の半導体装置。
【請求項１９】
主面を有する第１導電型の半導体層と、
前記半導体層の前記主面の表層部に形成された第２導電型不純物領域と、
前記第２導電型不純物領域の表層部に形成された第１導電型不純物領域と、
前記半導体層に導入された結晶欠陥を含み、前記半導体層において前記第２導電型不純物領域よりも下方の領域に形成されたキャリア捕獲領域と、
ゲート絶縁膜を挟んで前記第２導電型不純物領域および前記第１導電型不純物領域に対向するゲート電極と、を含む、半導体装置。
【請求項２０】
前記キャリア捕獲領域は、前記半導体層において前記半導体層の厚さ方向中間部に位置する中間領域よりも上方に位置する第１領域、および、前記中間領域よりも下方に位置する第２領域を有している、請求項１９に記載の半導体装置。
【請求項２１】
前記キャリア捕獲領域は、前記半導体層の第１導電型不純物密度よりも高い結晶欠陥密度を有している、請求項１９または２０に記載の半導体装置。
【請求項２２】
前記キャリア捕獲領域は、前記半導体層の比抵抗よりも高い比抵抗を有している、請求項１９〜２１のいずれか一項に記載の半導体装置。
【請求項２３】
前記キャリア捕獲領域は、前記半導体層の厚さ方向に沿って延びるコラム状に形成されている、請求項１９〜２２のいずれか一項に記載の半導体装置。
【請求項２４】
前記キャリア捕獲領域は、前記半導体層の内部で浮遊している、請求項１９〜２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記キャリア捕獲領域は、前記半導体層の厚さ方向に沿って間隔を空けて形成された複数の部分を含む、請求項１９〜２４のいずれか一項に記載の半導体装置。
【請求項２６】
前記第２導電型不純物領域は、平面視において第１方向に沿って延びており、
前記キャリア捕獲領域は、平面視において前記第１方向に交差する第２方向に沿って延びている、請求項１９〜２５のいずれか一項に記載の半導体装置。
【請求項２７】
前記第２導電型不純物領域は、平面視において一方方向に沿って延びており、
前記キャリア捕獲領域は、平面視において前記一方方向に沿って延び、前記第２導電型不純物領域と重なっている、請求項１９〜２５のいずれか一項に記載の半導体装置。
【請求項２８】
前記ゲート絶縁膜は、前記半導体層の前記主面の上に形成されており、
前記ゲート電極は、前記半導体層の前記主面の上において、前記ゲート絶縁膜を挟んで前記第２導電型不純物領域および前記第１導電型不純物領域と対向している、請求項１９〜２７のいずれか一項に記載の半導体装置。
【請求項２９】
前記半導体層の前記主面には、トレンチが形成されており、
前記ゲート絶縁膜は、前記トレンチの内壁面に沿って形成されており、
前記ゲート電極は、前記ゲート絶縁膜を挟んで前記トレンチに埋め込まれており、前記トレンチ内において前記ゲート絶縁膜を挟んで前記第２導電型不純物領域および前記第１導電型不純物領域と対向している、請求項１９〜２７のいずれか一項に記載の半導体装置。
【請求項３０】
前記半導体層は、エピタキシャル層である、請求項１９〜２９のいずれか一項に記載の半導体装置。
【請求項３１】
前記半導体層は、ＳｉＣを含む、請求項１９〜３０のいずれか一項に記載の半導体装置。
【請求項３２】
第１導電型の半導体基板をさらに含み、
前記半導体層は、前記半導体基板の上に形成されている、請求項１９〜３１のいずれか一項に記載の半導体装置。
【請求項３３】
第２導電型の半導体基板をさらに含み、
前記半導体層は、前記半導体基板の上に形成されている、請求項１９〜３１のいずれか一項に記載の半導体装置。
【請求項３４】
アイランドと、
前記アイランドの周囲に配置されたリード端子と、
前記アイランドに載置された請求項１〜３３のいずれか一項に記載の半導体装置と、
前記リード端子および前記半導体装置に電気的に接続された導線と、
前記リード端子の一部を露出させるように、前記アイランド、前記リード端子、前記半導体装置および前記導線を封止する封止樹脂と、を含む、半導体パッケージ。
【請求項３５】
電源の高電圧側に接続された第１配線と、
電源の低電圧側に接続された第２配線と、
直列接続された複数の請求項１〜３３のいずれか一項に記載の半導体装置を含み、前記第１配線および前記第２配線の間に接続されたアーム回路と、
前記アーム回路における複数の前記半導体装置の接続部に接続された出力配線と、を含む、インバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、スーパージャンクション構造を有する半導体装置が開示されている。この半導体装置は、エピタキシャル層を含む。エピタキシャル層の表層部には、ｐ型ボディ領域が形成されている。ｐ型ボディ領域の表層部には、ｎ型電位取り出し領域が形成されている。【０００３】
エピタキシャル層においてｐ型ボディ領域よりも下方の領域には、ｐ−型ピラー領域が形成されている。エピタキシャル層の上には、ゲート電極が形成されている。ゲート電極は、ゲート絶縁膜を挟んでｐ型ボディ領域およびｎ型電位取り出し領域と対向している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スーパージャンクション構造を有する半導体装置は、低オン抵抗化や高耐圧化を図る上で利点を有している。しかし、半導体層の深い位置にｐ−型ピラー領域を作り込まなければならないため、製造の難易度が高い。【０００６】
一つの例として、半導体層のエピタキシャル成長およびｐ型不純物の注入を交互に繰り返すことにより、半導体層の厚さ方向に沿うｐ−型ピラー領域を作り込む方法がある。他の例として、半導体層にトレンチを形成した後、トレンチにｐ−型ポリシリコンを埋設し、ｐ−型ピラー領域を形成する方法がある。【０００７】
これらの方法は、ｐ−型ピラー領域を作り込む上で手間と時間を要する。また、これらの方法は、半導体層が厚くなるほど製造の難易度が高まる。【０００８】
そこで、本発明の一実施形態は、製造容易であり、オン抵抗の低減および耐圧の向上を図ることができる半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態は、主面を有する第１導電型の半導体層と、前記半導体層の前記主面の表層部に形成された第１導電型のダイオード領域と、結晶欠陥を含み、前記ダイオード領域の周縁に沿って前記半導体層の前記主面の表層部に形成されたキャリア捕獲領域と、前記半導体層の前記主面の上に形成され、前記ダイオード領域との間でショットキー接合を形成するアノード電極とを含む、半導体装置を提供する。【００１０】
この半導体装置は、ショットキーバリアダイオードを有している。半導体層の主面の表層部には、キャリア捕獲領域がダイオード領域の周縁に沿って形成されている。【００１１】
半導体層内の多数キャリアは、キャリア捕獲領域に含まれる結晶欠陥によって捕獲される。つまり、キャリア捕獲領域に含まれる結晶欠陥は、ドナーまたはアクセプタと同様の機能を有している。【００１２】
キャリア捕獲領域は、多数キャリアの捕獲により、半導体層内でイオン化した第１導電型不純物とは反対の電荷を帯びる。これにより、半導体層に電圧を印加したとき、当該半導体層の厚さ方向に沿って電界強度が低下することを抑制できる。その結果、半導体層内の電界強度を均一に近づけることができるから、耐圧を向上できる。【００１３】
また、この半導体装置によれば、キャリア捕獲領域を形成する一方で、半導体層の第１不純物濃度を増加させることもできる。これにより、オン抵抗の低減を図ることができる。【００１４】
このようなキャリア捕獲領域は、たとえば、軽イオン、電子、中性子等を半導体層に照射することによって形成できる。したがって、キャリア捕獲領域を形成する上で複雑な製造工程を要しない。【００１５】
また、軽イオン、電子、中性子等の照射によれば、照射量や照射エネルギー等の条件を調整するだけで、半導体層の任意の領域に、任意の結晶欠陥密度を有するキャリア捕獲領域を形成できる。よって、製造容易であり、オン抵抗の低減および耐圧の向上を図ることができる半導体装置を提供できる。【００１６】
本発明の一実施形態は、主面を有する第１導電型の半導体層と、前記半導体層の前記主面の表層部に形成された第２導電型不純物領域と、前記第２導電型不純物領域の表層部に形成された第１導電型不純物領域と、前記半導体層に導入された結晶欠陥を含み、前記半導体層において前記第２導電型不純物領域よりも下方の領域に形成されたキャリア捕獲領域と、ゲート絶縁膜を挟んで前記第２導電型不純物領域および前記第１導電型不純物領域に対向するゲート電極と、を含む、半導体装置を提供する。【００１７】
この半導体装置は、絶縁ゲート型のトランジスタを有している。半導体層において第２導電型不純物領域よりも下方の領域には、キャリア捕獲領域が形成されている。【００１８】
半導体層内の多数キャリアは、キャリア捕獲領域に含まれる結晶欠陥によって捕獲される。したがって、キャリア捕獲領域に含まれる結晶欠陥は、ドナーまたはアクセプタと同様の機能を有している。【００１９】
キャリア捕獲領域は、多数キャリアの捕獲により、イオン化した第１導電型不純物とは反対の電荷を帯びる。これにより、半導体層に電圧を印加したとき、当該半導体層の厚さ方向に沿って電界強度が低下することを抑制できる。その結果、半導体層内の電界強度を均一に近づけることができるから、耐圧を向上できる。【００２０】
また、この半導体装置によれば、キャリア捕獲領域を形成する一方で、半導体層の第１不純物濃度を増加させることもできる。これにより、オン抵抗の低減を図ることができる。【００２１】
このようなキャリア捕獲領域は、たとえば、軽イオン、電子、中性子等を半導体層に照射することによって形成できる。したがって、キャリア捕獲領域を形成する上で複雑な製造工程を要しない。【００２２】
また、軽イオン、電子、中性子等の照射によれば、照射量や照射エネルギー等の条件を調整するだけで、半導体層の任意の領域に、任意の結晶欠陥密度を有するキャリア捕獲領域を形成できる。よって、製造容易であり、オン抵抗の低減および耐圧の向上を図ることができる半導体装置を提供できる。【００２３】
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の第１実施形態に係る半導体装置を示す平面図であって、キャリア捕獲領域の第１形態例および電界緩和領域の第１形態例を示す図である。
【図２】図２は、図１に示すII-II線に沿う断面図である。
【図３】図３は、図１に示すIII-III線に沿う断面図である。
【図４】図４は、図２に対応する部分の断面図であって、キャリア捕獲領域の第２形態例を示す図である。
【図５】図５は、図２に対応する部分の断面図であって、キャリア捕獲領域の第３形態例を示す図である。
【図６】図６は、図２に対応する部分の断面図であって、キャリア捕獲領域の第４形態例を示す図である。
【図７】図７は、図２に対応する部分の断面図であって、キャリア捕獲領域の第５形態例を示す図である。
【図８】図８は、図２に対応する部分の断面図であって、キャリア捕獲領域の第６形態例を示す図である。
【図９】図９は、図２に対応する部分の断面図であって、キャリア捕獲領域の第７形態例を示す図である。
【図１０】図１０は、図１に示す拡大図に対応する部分の拡大図であって、電界緩和領域の第２形態例を示す平面図である。
【図１１】図１１は、図１に示す拡大図に対応する部分の拡大図であって、電界緩和領域の第３形態例を示す平面図である。
【図１２】図１２は、参考例に係る半導体装置の半導体層の電界分布をシミュレーションにより調べた結果を示す図である。
【図１３】図１３は、図１に示す半導体装置の半導体層の電界分布をシミュレーションにより調べた結果を示す図である。
【図１４】図１４は、図１２の電界分布および図１３の電界分布をそれぞれ数値化したグラフである。
【図１５】図１５は、図１に示す半導体装置の製造方法の一例を示す工程図である。
【図１６】図１６は、本発明の第２実施形態に係る半導体装置の平面図であって、キャリア捕獲領域の第１形態例を示す図である。
【図１７】図１７は、図１６のXVII-XVII線に沿う断面図である。
【図１８】図１８は、図１６のXVIII-XVIII線に沿う断面図である。
【図１９】図１９は、図１８に対応する部分の断面図であって、キャリア捕獲領域の第２形態例を示す断面図である。
【図２０】図２０は、図１８に対応する部分の断面図であって、キャリア捕獲領域の第３形態例を示す断面図である。
【図２１】図２１は、図１８に対応する部分の断面図であって、キャリア捕獲領域の第４形態例を示す断面図である。
【図２２】図２２は、図１８に対応する部分の断面図であって、キャリア捕獲領域の第５形態例を示す断面図である。
【図２３】図２３は、図１８に対応する部分の断面図であって、キャリア捕獲領域の第６形態例を示す断面図である。
【図２４】図２４は、図１７に対応する部分の断面図であって、キャリア捕獲領域の第７形態例を示す断面図である。
【図２５】図２５は、図１６に示す半導体装置の製造方法の一例を示す工程図である。
【図２６】図２６は、本発明の第３実施形態に係る半導体装置の断面図であって、キャリア捕獲領域の第１形態例を示す図である。
【図２７】図２７は、図２６に示すキャリア捕獲領域の第２形態例を示す断面図である。
【図２８】図２８は、図２６に示すキャリア捕獲領域の第３形態例を示す断面図である。
【図２９】図２９は、図２６に示すキャリア捕獲領域の第４形態例を示す断面図である。
【図３０】図３０は、図２６に示すキャリア捕獲領域の第５形態例を示す断面図である。
【図３１】図３１は、図２６に示すキャリア捕獲領域の第６形態例を示す断面図である。
【図３２】図３２は、図２６に示すキャリア捕獲領域の第７形態例を示す断面図である。
【図３３】図３３は、図２６に示すキャリア捕獲領域の第８形態例を示す断面図である。
【図３４】図３４は、図２６に示す半導体装置の製造方法の一例を示す工程図である。
【図３５】図３５は、本発明の第４実施形態に係る半導体装置の断面図であって、キャリア捕獲領域の第１形態例を示す図である。
【図３６】図３６は、図３５に示すキャリア捕獲領域の第２形態例を示す断面図である。
【図３７】図３７は、第１実施形態〜第４実施形態に係る半導体装置が組み込まれ得る半導体パッケージの斜視図である。
【図３８】図３８は、第１実施形態〜第４実施形態に係る半導体装置が組み込まれ得るインバータ回路を示す回路図である。
【図３９】図３９は、第１実施形態に係る半導体装置のｐ型終端領域の他の形態例を示す断面図である。
【図４０】図４０は、第１実施形態に係る半導体装置のｐ型終端領域のさらに他の形態例を示す断面図である。
【図４１Ａ】図４１Ａは、図２に対応する部分の断面図であって、第１変形例に係るキャリア捕獲領域の第１形態例が適用された半導体装置を示す断面図である。
【図４１Ｂ】図４１Ｂは、図４１Ａに示す領域XLIBの拡大図である。
【図４２】図４２は、図４１Ａに示すキャリア捕獲領域の不純物密度および欠陥密度を示すグラフである。
【図４３】図４３は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域から拡がる空乏層を説明するための断面図である。
【図４４Ａ】図４４Ａは、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域の形成方法の一例を説明するための断面図である。
【図４４Ｂ】図４４Ｂは、図４４Ａの後の工程を示す断面図である。
【図４４Ｃ】図４４Ｃは、図４４Ｂの後の工程を示す断面図である。
【図４４Ｄ】図４４Ｄは、図４４Ｃの後の工程を示す断面図である。
【図４５】図４５は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域の第２形態例を示す図である。
【図４６】図４６は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域の第３形態例を示す図である。
【図４７】図４７は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域の第４形態例を示す図である。
【図４８】図４８は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域の第５形態例を示す図である。
【図４９Ａ】図４９Ａは、図２に対応する部分の断面図であって、第２変形例に係るキャリア捕獲領域の第１形態例が適用された半導体装置を示す断面図である。
【図４９Ｂ】図４９Ｂは、図４９Ａに示す領域XLIXBの拡大図である。
【図５０】図５０は、図４９Ａに示すキャリア捕獲領域の不純物密度および欠陥密度を示すグラフである。
【図５１】図５１は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域から拡がる空乏層を説明するための断面図である。
【図５２Ａ】図５２Ａは、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域の形成方法の一例を説明するための断面図である。
【図５２Ｂ】図５２Ｂは、図５２Ａの後の工程を示す断面図である。
【図５２Ｃ】図５２Ｃは、図５２Ｂの後の工程を示す断面図である。
【図５２Ｄ】図５２Ｄは、図５２Ｃの後の工程を示す断面図である。
【図５２Ｅ】図５２Ｅは、図５２Ｄの後の工程を示す断面図である。
【図５３】図５３は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域の第２形態例を示す断面図である。
【図５４】図５４は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域の第３形態例を示す断面図である。
【図５５】図５５は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域の第４形態例を示す断面図である。
【図５６】図５６は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域の第５形態例を示す断面図である。
【図５７】図５７は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域の第６形態例を示す断面図である。
【図５８Ａ】図５８Ａは、図２に対応する部分の断面図であって、第３変形例に係るキャリア捕獲領域の第１形態例が適用された半導体装置を示す断面図である。
【図５８Ｂ】図５８Ｂは、図５８Ａに示す領域LVIIIBの拡大図である。
【図５９】図５９は、図５８Ａに示すキャリア捕獲領域から拡がる空乏層を説明するための断面図である。
【図６０Ａ】図６０Ａは、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域の形成方法の一例を説明するための断面図である。
【図６０Ｂ】図６０Ｂは、図６０Ａの後の工程を示す断面図である。
【図６０Ｃ】図６０Ｃは、図６０Ｂの後の工程を示す断面図である。
【図６０Ｄ】図６０Ｄは、図６０Ｃの後の工程を示す断面図である。
【図６０Ｅ】図６０Ｅは、図６０Ｄの後の工程を示す断面図である。
【図６０Ｆ】図６０Ｆは、図６０Ｅの後の工程を示す断面図である。
【図６１】図６１は、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域の第２形態例を示す断面図である。
【図６２】図６２は、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域の第３形態例を示す断面図である。
【図６３】図６３は、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域の第４形態例を示す断面図である。
【図６４】図６４は、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域の第５形態例を示す断面図である。
【図６５Ａ】図６５Ａは、図２６に対応する部分の断面図であって、第４変形例に係るキャリア捕獲領域の第１形態例が適用された半導体装置を示す断面図である。
【図６５Ｂ】図６５Ｂは、図６５Ａに示す領域LXVBの拡大図である。
【図６６】図６６は、図６５Ｂに対応する部分の拡大図であって、図６５Ａに示すキャリア捕獲領域から拡がる空乏層を説明するための断面図である。
【図６７Ａ】図６７Ａは、図６５Ｂに対応する部分の拡大図であって、図６５Ａに示すキャリア捕獲領域の形成方法の一例を説明するための断面図である。
【図６７Ｂ】図６７Ｂは、図６７Ａの後の工程を示す断面図である。
【図６７Ｃ】図６７Ｃは、図６７Ｂの後の工程を示す断面図である。
【図６７Ｄ】図６７Ｄは、図６７Ｃの後の工程を示す断面図である。
【図６７Ｅ】図６７Ｅは、図６７Ｄの後の工程を示す断面図である。
【図６７Ｆ】図６７Ｆは、図６７Ｅの後の工程を示す断面図である。
【図６７Ｇ】図６７Ｇは、図６７Ｆの後の工程を示す断面図である。
【図６８】図６８は、図６５Ｂに対応する部分の拡大図であって、図６５Ａに示すキャリア捕獲領域の第２形態例を示す断面図である。
【図６９】図６９は、図６５Ｂに対応する部分の拡大図であって、図６５Ａに示すキャリア捕獲領域の第３形態例を示す断面図である。
【図７０Ａ】図７０Ａは、図２６に対応する部分の断面図であって、第５変形例に係るキャリア捕獲領域が適用された半導体装置を示す断面図である。
【図７０Ｂ】図７０Ｂは、図７０Ａに示す領域LXXBの拡大図である。
【図７１】図７１は、図７０Ｂに対応する部分の拡大図であって、図７０Ａに示すキャリア捕獲領域から拡がる空乏層を説明するための断面図である。
【図７２Ａ】図７２Ａは、図２に対応する部分の断面図であって、第６変形例に係るキャリア捕獲領域が適用された半導体装置を示す断面図である。
【図７２Ｂ】図７２Ｂは、図７２Ａに示す領域LXXIIBの拡大図である。
【図７３】図７３は、図７２Ａに示すキャリア捕獲領域の不純物密度および欠陥密度を示すグラフである。
【図７４】図７４は、図７２Ｂに対応する部分の拡大図であって、図７２Ａに示すキャリア捕獲領域から拡がる空乏層を説明するための断面図である。
【図７５Ａ】図７５Ａは、図７２Ｂに対応する部分の拡大図であって、図７２Ａに示すキャリア捕獲領域の形成方法の一例を説明するための断面図である。
【図７５Ｂ】図７５Ｂは、図７５Ａの後の工程を示す断面図である。
【図７５Ｃ】図７５Ｃは、図７５Ｂの後の工程を示す断面図である。
【発明を実施するための形態】
【００２５】
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図であって、キャリア捕獲領域１５の第１形態例および電界緩和領域１６の第１形態例を示す図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示すIII-III線に沿う断面図である。
【００２６】
図１を参照して、半導体装置１は、チップ本体２を含む。チップ本体２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５を含む。
【００２７】
第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。チップ本体２には、素子形成領域６および外側領域７が設定されている。
【００２８】
素子形成領域６は、ショットキーバリアダイオードが形成された領域である。素子形成領域６は、アクティブ領域とも称される。素子形成領域６は、平面視においてチップ本体２の側面５に平行な４辺を有する四角形状に設定されている。素子形成領域６は、チップ本体２の周縁からチップ本体２の内方領域に間隔を空けて設定されている。
【００２９】
外側領域７は、平面視においてチップ本体２の側面５および素子形成領域６の周縁の間の領域に設定されている。外側領域７は、平面視において素子形成領域６を取り囲む無端状（四角環状）に設定されている。
【００３０】
チップ本体２の第１主面３の上には、表面電極としてのアノードパッド電極８が形成されている。図１では、破線によってアノードパッド電極８が示されている。アノードパッド電極８は、素子形成領域６のほぼ全域を被覆している。アノードパッド電極８は、ニッケル、アルミニウム、導電性ポリシリコン、モリブデンまたはチタンのうちの少なくとも１つの種を含んでいてもよい。
【００３１】
図２を参照して、チップ本体２は、ｎ＋型半導体基板１１と、ｎ＋型半導体基板１１の上に形成されたｎ−型エピタキシャル層１２（半導体層）とを含む積層構造を有している。
【００３２】
チップ本体２において、ｎ＋型半導体基板１１は、高濃度領域として形成されている。チップ本体２において、ｎ−型エピタキシャル層１２は、低濃度領域（ドリフト領域）として形成されている。
【００３３】
ｎ−型エピタキシャル層１２は、チップ本体２の第１主面３を形成している。ｎ＋型半導体基板１１は、チップ本体２の第２主面４を形成している。以下では、チップ本体２の第１主面３を、ｎ−型エピタキシャル層１２の第１主面３ともいう。
【００３４】
ｎ＋型半導体基板１１およびｎ−型エピタキシャル層１２は、ワイドバンドギャップ半導体を含む。ｎ＋型半導体基板１１およびｎ−型エピタキシャル層１２は、３ｅＶ以上６ｅＶ以下のバンドギャップを有していてもよい。ｎ＋型半導体基板１１およびｎ−型エピタキシャル層１２は、１ＭＶ／ｃｍ以上９ＭＶ／ｃｍ以下の絶縁破壊電界強度を有していてもよい。
【００３５】
ｎ＋型半導体基板１１は、ＳｉＣ、ダイアモンドまたは窒化物半導体を含んでいてもよい。ｎ−型エピタキシャル層１２は、ＳｉＣ、ダイアモンドまたは窒化物半導体を含んでいてもよい。ＳｉＣは、４Ｈ−ＳｉＣであってもよい。窒化物半導体は、ＧａＮであってもよい。
【００３６】
４Ｈ−ＳｉＣは、約３．２６ｅＶのバンドギャップ、および、約２．８ＭＶ／ｃｍの絶縁破壊電界強度を有している。ダイアモンドは、約５．４７ｅＶのバンドギャップ、および、約８．０ＭＶ／ｃｍの絶縁破壊電界強度を有している。ＧａＮは、約３．４２ｅＶのバンドギャップ、および、約３．０ＭＶ／ｃｍの絶縁破壊電界強度を有している。
【００３７】
ｎ−型エピタキシャル層１２は、ｎ＋型半導体基板１１と同一の材料種によって形成されていてもよい。ｎ−型エピタキシャル層１２は、ｎ＋型半導体基板１１とは異なる材料種によって形成されていてもよい。
【００３８】
この形態では、ｎ＋型半導体基板１１およびｎ−型エピタキシャル層１２が、いずれもＳｉＣ（４Ｈ−ＳｉＣ）を含む例について説明する。ｎ＋型半導体基板１１のオフ角は、４°であってもよい。
【００３９】
チップ本体２の第２主面４には、裏面電極としてのカソードパッド電極１３が接続されている。カソードパッド電極１３は、ｎ＋型半導体基板１１との間でオーミック接合を形成している。
【００４０】
カソードパッド電極１３は、チップ本体２の第２主面４からこの順に積層されたチタン膜、ニッケル膜および銀膜を含む３層構造を有していてもよい。カソードパッド電極１３は、チップ本体２の第２主面４からこの順に積層されたチタン膜、ニッケル膜、金膜および銀膜を含む４層構造を有していてもよい。
【００４１】
ｎ−型エピタキシャル層１２の厚さは、１μｍ以上２００μｍ以下（たとえば４μｍ程度）であってもよい。ｎ−型エピタキシャル層１２の厚さを大きくすることによって、半導体装置１の耐圧を向上できる。
【００４２】
半導体装置１の耐圧とは、アノードパッド電極８およびカソードパッド電極１３間に逆方向電流を流したときの、アノードパッド電極８およびカソードパッド電極１３間の最大逆方向電圧によって定義される。
【００４３】
逆方向電流を１ｍＡに設定した時の最大逆方向電圧は、１００Ｖ以上３００００Ｖ以下であってもよい。たとえば、ｎ−型エピタキシャル層１２の厚さを５μｍ以上に設定することにより、１０００Ｖ以上の逆方向耐圧を得ることができる。
【００４４】
図１〜図３を参照して、ｎ−型エピタキシャル層１２には、ｎ−型ダイオード領域１４、キャリア捕獲領域１５、電界緩和領域１６およびｐ型終端領域１７が形成されている。
【００４５】
図１および図２では、クロスハッチングによってキャリア捕獲領域１５が示されている。また、図１では、ドット状ハッチングによって電界緩和領域１６が示されている。
【００４６】
この形態では、複数のｎ−型ダイオード領域１４が、ｎ−型エピタキシャル層１２の第１主面３の表層部に間隔を空けて形成されている。複数のｎ−型ダイオード領域１４は、平面視において任意の第１方向Ａおよび第１方向Ａに交差する第２方向Ｂに沿って間隔を空けて行列状に配列されている。
【００４７】
第１方向Ａは、この形態では、チップ本体２の側面５のうちの任意の１つの側面５に沿う方向である。第２方向Ｂは、前記任意の１つの側面５に直交する側面５に沿う方向である。
【００４８】
第１方向Ａおよび第２方向Ｂは、チップ本体２の側面５に沿う方向に限定されない。第１方向Ａおよび第２方向Ｂは、チップ本体２の対角方向に沿う方向であってもよい。
【００４９】
ｎ−型ダイオード領域１４は、この形態では、平面視において四角形状に形成されている。ｎ−型ダイオード領域１４は、この形態では、ｎ−型エピタキシャル層１２の一部の領域をそのまま利用して形成されている。ｎ−型ダイオード領域１４は、ｎ−型エピタキシャル層１２のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。
【００５０】
ｎ−型ダイオード領域１４は、ｎ−型エピタキシャル層１２の一部の領域にｎ型不純物を導入することによって形成されていてもよい。この場合、ｎ−型ダイオード領域１４は、ｎ−型エピタキシャル層１２のｎ型不純物濃度よりも高いｎ型不純物濃度を有していてもよい。
【００５１】
ｎ−型ダイオード領域１４は、前述のアノードパッド電極８との間でショットキー接合を形成している。これにより、アノードパッド電極８をアノード領域とし、ｎ−型ダイオード領域１４（カソードパッド電極１３）をカソード領域とするショットキーダイオードが形成されている。
【００５２】
図１および図２を参照して、キャリア捕獲領域１５は、ｎ−型エピタキシャル層１２に対して選択的に導入された結晶欠陥（Crystal defects）を含む。結晶欠陥は、格子間原子や原子空孔等に代表される格子欠陥（Lattice defects）を含んでいてもよい。
【００５３】
キャリア捕獲領域１５は、ｎ−型エピタキシャル層１２のｎ型不純物密度Ｎ１よりも高い結晶欠陥密度Ｎ２（Ｎ２＞Ｎ１）を有している。キャリア捕獲領域１５は、ｎ−型エピタキシャル層１２の比抵抗ρ１よりも高い比抵抗ρ２（ρ２＞ρ１）を有する高抵抗領域でもある。
【００５４】
ｎ型不純物密度Ｎ１は、容量−電圧測定法によって得られた容量値および電圧値をｎ型不純物密度に換算することにより得られる。また、ｎ型不純物密度Ｎ１は、ＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析）法からも得られる。一方、結晶欠陥密度Ｎ２は、ＤＬＴＳ（Deep Level Transient Spectroscopy：過渡容量分光）法によって得られたトラップ準位密度から算出できる。
【００５５】
キャリア捕獲領域１５は、ｎ−型ダイオード領域１４の周縁に沿って形成されている。キャリア捕獲領域１５は、平面視において第１方向Ａに沿って延びる帯状に形成されている。
【００５６】
この形態では、複数のキャリア捕獲領域１５が、第２方向Ｂに沿って間隔を空けて形成されている。これにより、複数のキャリア捕獲領域１５が、平面視においてストライプ状に形成されている。複数のキャリア捕獲領域１５は、第２方向Ｂに沿って隣り合うｎ−型ダイオード領域１４の間の領域を区画している。
【００５７】
キャリア捕獲領域１５は、ｎ−型エピタキシャル層１２の厚さ方向（深さ方向）に沿って延びるコラム状に形成されている。ｎ−型エピタキシャル層１２の厚さ方向とは、ｎ−型エピタキシャル層１２の第１主面３の法線方向でもある。
【００５８】
キャリア捕獲領域１５は、上方の第１領域１８および下方の第２領域１９を含む。第１領域１８は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも上方に位置している。第２領域１９は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも下方に位置している。
【００５９】
ｎ−型エピタキシャル層１２の中間領域Ｃとは、ｎ−型エピタキシャル層１２においてｎ−型エピタキシャル層１２の厚さ方向中間部に位置する領域である。図２では、二点鎖線によって中間領域Ｃが示されている。
【００６０】
キャリア捕獲領域１５の第１領域１８は、この形態では、ｎ−型エピタキシャル層１２の第１主面３から露出している。キャリア捕獲領域１５の第２領域１９は、この形態では、ｎ＋型半導体基板１１に接続されている。
【００６１】
ｎ−型エピタキシャル層１２において互いに隣り合うキャリア捕獲領域１５の間に位置する領域には、アノードパッド電極８およびカソードパッド電極１３の間を直線的に結ぶ電流経路が形成されている。
【００６２】
キャリア捕獲領域１５は、ｎ−型エピタキシャル層１２との間で、多数キャリア捕獲によるキャリアストレージ型のスーパージャンクション構造を形成している。このキャリア捕獲領域１５により、ｎ−型エピタキシャル層１２内の電界強度を高い状態に維持できる。
【００６３】
キャリア捕獲領域１５に含まれる結晶欠陥は、ｎ−型エピタキシャル層１２に含まれる多数キャリアである電子を捕獲する。つまり、キャリア捕獲領域１５に含まれる結晶欠陥は、アクセプタと同様の機能を有している。
【００６４】
より具体的には、ｎ−型エピタキシャル層１２に導入されたｎ型不純物は、電子を放出することにより、正にイオン化する。キャリア捕獲領域１５は、電子の捕獲によって、正にイオン化したｎ型不純物とは反対の負に帯電する。つまり、キャリア捕獲領域１５は、疑似的にアクセプタとして機能する。
【００６５】
このようなキャリア捕獲領域１５により、ｎ−型エピタキシャル層１２に電圧が印加されたとき、ｎ−型エピタキシャル層１２の厚さ方向に沿う電界強度の低下が抑制される。
【００６６】
これにより、ｎ−型エピタキシャル層１２内の電界強度が、ｎ−型エピタキシャル層１２の厚さ方向に沿って高い状態に維持される。つまり、ｎ−型エピタキシャル層１２内の電界強度が、均一に近い状態または均一な状態に保たれる。
【００６７】
キャリア捕獲領域１５の間の距離ＤＣは、０．５μｍ以上１０μｍ以下であってもよい。距離ＤＣは、より具体的には、一方のキャリア捕獲領域１５の中央部および他方のキャリア捕獲領域１５の中央部の間の第２方向Ｂに沿う距離である。キャリア捕獲領域１５の第２方向Ｂの幅ＷＣは、０．１μｍ以上１０μｍ以下であってもよい。
【００６８】
ｎ−型エピタキシャル層１２において互いに隣り合う２つのキャリア捕獲領域１５の間に位置する部分の第２方向Ｂに沿う距離Ｌは、一方のキャリア捕獲領域１５から拡がる第１空乏層の第１幅Ｗ１および他方のキャリア捕獲領域１５から拡がる第２空乏層の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ≦Ｗ１＋Ｗ２）であってもよい。
【００６９】
この場合、第１空乏層および第２空乏層は、ｎ−型エピタキシャル層１２において互いに隣り合う２つのキャリア捕獲領域１５の間に位置する部分で互いに重なり合う。これにより、ｎ−型エピタキシャル層１２において互いに隣り合う２つのキャリア捕獲領域１５の間に位置する部分は、空乏化する。
【００７０】
図１を参照して、電界緩和領域１６は、ｎ−型ダイオード領域１４の周縁に沿って形成されている。電界緩和領域１６は、平面視において第２方向Ｂに沿って延びる帯状に形成されている。
【００７１】
この形態では、複数の電界緩和領域１６が、第１方向Ａに沿って間隔を空けて形成されている。これにより、複数の電界緩和領域１６が、平面視においてストライプ状に形成されている。複数の電界緩和領域１６は、第１方向Ａに沿って隣り合うｎ−型ダイオード領域１４の間の領域を区画している。
【００７２】
電界緩和領域１６は、この形態では、平面視においてキャリア捕獲領域１５と交差する交差部を含む。ｎ−型ダイオード領域１４は、この形態では、キャリア捕獲領域１５および電界緩和領域１６によって区画されている。
【００７３】
電界緩和領域１６の間の距離ＤＥは、０．２μｍ以上１０μｍ以下であってもよい。距離ＤＥは、より具体的には、一方の電界緩和領域１６の中央部および他方の電界緩和領域１６の中央部の間の第１方向Ａに沿う距離である。電界緩和領域１６の第１方向Ａの幅ＷＥは、０．１μｍ以上１０μｍ以下であってもよい。
【００７４】
図３を参照して、電界緩和領域１６は、この形態では、ｎ−型エピタキシャル層１２の表層部に形成されたｐ＋型不純物領域を含む。電界緩和領域１６は、ｎ−型ダイオード領域１４との間でｐｎ接合部を形成している。
【００７５】
これにより、電界緩和領域１６をアノード領域とし、ｎ−型ダイオード領域１４（カソードパッド電極１３）をカソード領域とするｐｎ接合ダイオードが形成されている。
【００７６】
半導体装置１は、ショットキーダイオードおよびｐｎ接合ダイオードが、共通のｎ−型エピタキシャル層１２に作り込まれたＭＰＳ（Merged PiN Schottky）構造を有している。
【００７７】
電界緩和領域１６は、ｐ＋型不純物領域に代えてまたはこれに加えて、ｎ−型エピタキシャル層１２の表層部に選択的に導入された結晶欠陥を含んでいてもよい。
【００７８】
つまり、電界緩和領域１６は、第２のキャリア捕獲領域として形成されていてもよい。第２のキャリア捕獲領域は、ｎ−型エピタキシャル層１２の表層部に形成されている点を除いて、前述のキャリア捕獲領域１５と同様の構造を有していてもよい。
【００７９】
図１および図２を参照して、ｐ型終端領域１７は、ｎ−型エピタキシャル層１２の表層部に形成されている。ｐ型終端領域１７は、ｎ−型エピタキシャル層１２の表層部において、電界を緩和する。
【００８０】
ｐ型終端領域１７は、外側領域７において、素子形成領域６に沿って形成されている。ｐ型終端領域１７は、この形態では、平面視において素子形成領域６を取り囲む無端状（四角環状）に形成されている。
【００８１】
この形態では、複数（ここでは５個）のｐ型終端領域１７が、素子形成領域６から離れる方向に間隔を空けて形成されている。複数のｐ型終端領域１７は、素子形成領域６側から外側領域７側に向けて間隔を空けてこの順に形成されたｐ型終端領域１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，１７Ｅを含む。素子形成領域６は、最内側のｐ型終端領域１７Ａの内周縁により取り囲まれた領域によって画定されていてもよい。
【００８２】
電界緩和領域１６がｐ＋型不純物領域を含む場合、複数のｐ型終端領域１７は、電界緩和領域１６のｐ型不純物濃度よりも低いｐ型不純物濃度をそれぞれ有していてもよい。
【００８３】
複数のｐ型終端領域１７は、ほぼ等しいｐ型不純物濃度をそれぞれ有していてもよい。複数のｐ型終端領域１７は、異なるｐ型不純物濃度をそれぞれ有していてもよい。
【００８４】
ｐ型終端領域１７の個数やｐ型不純物濃度は、緩和すべき電界の強さに応じて適宜調整でき、前述の形態には限定されない。電界緩和領域１６の端部は、最内側のｐ型終端領域１７Ａに接続されていてもよい。電界緩和領域１６の端部は、最内側のｐ型終端領域１７Ａから間隔を空けて形成されていてもよい。
【００８５】
図２および図３を参照して、ｎ−型エピタキシャル層１２の第１主面３の上には、絶縁層２１が形成されている。絶縁層２１には、素子形成領域６を露出させるコンタクト孔２２が形成されている。コンタクト孔２２を区画する絶縁層２１の内縁（内壁）は、ｐ型終端領域１７（ここでは最内側のｐ型終端領域１７Ａ）の直上に位置している。
【００８６】
前述のアノードパッド電極８は、絶縁層２１の上からコンタクト孔２２に入り込んでいる。アノードパッド電極８は、コンタクト孔２２内において、ｎ−型ダイオード領域１４、キャリア捕獲領域１５、電界緩和領域１６およびｐ型終端領域１７と電気的に接続されている。
【００８７】
キャリア捕獲領域１５の構造および電界緩和領域１６の構造は、前述の形態に限定されるものではなく、種々の形態を取り得る。以下、キャリア捕獲領域１５の他の形態例および電界緩和領域１６の他の形態例について説明する。
【００８８】
図４は、図２に対応する部分の断面図であって、キャリア捕獲領域１５の第２形態例を示す図である。図４において、図２等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【００８９】
図４を参照して、キャリア捕獲領域１５の第２領域１９は、この形態では、ｎ＋型半導体基板１１に接続されている。キャリア捕獲領域１５の第２領域１９は、ｎ−型エピタキシャル層１２内に形成された第１部分１９ａ、および、ｎ＋型半導体基板１１内に形成された第２部分１９ｂを含む。
【００９０】
第２領域１９の第１部分１９ａの結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層１２のｎ型不純物密度Ｎ１よりも高い（Ｎ２＞Ｎ１）。第２領域１９の第２部分１９ｂの結晶欠陥密度Ｎ２は、ｎ＋型半導体基板１１のｎ型不純物密度Ｎ３よりも低い（Ｎ２＜Ｎ３）。第２領域１９の第２部分１９ｂでは、疑似的にアクセプタとして機能することが抑制されている。
【００９１】
図５は、図２に対応する部分の断面図であって、キャリア捕獲領域１５の第３形態例を示す図である。図５において、図２等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【００９２】
図５を参照して、キャリア捕獲領域１５の第２領域１９は、この形態例では、ｎ＋型半導体基板１１に対して第１主面３側に間隔を空けて形成されている。第２領域１９およびｎ＋型半導体基板１１の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【００９３】
図６は、図２に対応する部分の断面図であって、キャリア捕獲領域１５の第４形態例を示す図である。図６において、図２等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【００９４】
図６を参照して、キャリア捕獲領域１５の第１領域１８は、この形態例では、ｎ−型エピタキシャル層１２の第１主面３に対して第２主面４側に間隔を空けて形成されている。第１領域１８および第１主面３の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【００９５】
図７は、図２に対応する部分の断面図であって、キャリア捕獲領域１５の第５形態例を示す図である。図７において、図２等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【００９６】
図７を参照して、キャリア捕獲領域１５は、この形態例では、ｎ−型エピタキシャル層１２の内部で浮遊している。
【００９７】
すなわち、キャリア捕獲領域１５の第１領域１８は、ｎ−型エピタキシャル層１２の第１主面３に対して第２主面４側に間隔を空けて形成されている。第１領域１８および第１主面３の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【００９８】
また、キャリア捕獲領域１５の第２領域１９は、ｎ＋型半導体基板１１に対して第１主面３側に間隔を空けて形成されている。第２領域１９およびｎ＋型半導体基板１１の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【００９９】
図８は、図２に対応する部分の断面図であって、キャリア捕獲領域１５の第６形態例を示す図である。図８において、図２等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０１００】
図８を参照して、キャリア捕獲領域１５は、この形態例では、複数の分割部分２３を含む。複数の分割部分２３は、ｎ−型エピタキシャル層１２の厚さ方向に沿って間隔を空けて形成されている。
【０１０１】
複数の分割部分２３のうち、ｎ−型エピタキシャル層１２の中間領域Ｃよりも上方に位置する最上の分割部分２３は、第１領域１８を形成している。複数の分割部分２３のうち、中間領域Ｃよりも下方に位置する最下の分割部分２３は、第２領域１９を形成している。
【０１０２】
複数の分割部分２３は、異なる厚さをそれぞれ有していてもよい。複数の分割部分２３は、異なる結晶欠陥密度Ｎ２をそれぞれ有していてもよい。複数の分割部分２３は、ｎ−型エピタキシャル層１２の厚さ方向に沿って等間隔に形成されていてもよい。複数の分割部分２３は、ｎ−型エピタキシャル層１２の厚さ方向に沿って不等間隔に形成されていてもよい。
【０１０３】
図９は、図２に対応する部分の断面図であって、キャリア捕獲領域の第７形態例を示す図である。図９において、図２等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０１０４】
図９を参照して、キャリア捕獲領域１５は、この形態例では、ｎ−型エピタキシャル層１２の第１主面３の表層部に埋め込まれた埋め込み絶縁体２４の周縁に沿って形成されている。
【０１０５】
より具体的には、埋め込み絶縁体２４は、ｎ−型エピタキシャル層１２の第１主面３に形成されたトレンチ２５に埋め込まれている。トレンチ２５は、ｎ−型ダイオード領域１４の周縁に沿って形成されている。
【０１０６】
トレンチ２５は、平面視において第１方向Ａに沿って延びる帯状に形成されている。この形態例では、複数のトレンチ２５が、第２方向Ｂに沿って間隔を空けて形成されている。
【０１０７】
つまり、複数のトレンチ２５が、平面視においてストライプ状に形成されている。複数のトレンチ２５は、第２方向Ｂに沿って隣り合うｎ−型ダイオード領域１４の間の領域を区画している。埋め込み絶縁体２４は、このような構造のトレンチ２５に埋め込まれている。
【０１０８】
キャリア捕獲領域１５は、この形態例では、ｎ−型エピタキシャル層１２においてトレンチ２５の側壁および底壁に沿う領域に形成されている。
【０１０９】
第１形態例〜第７形態例に係るキャリア捕獲領域１５のうちの２つ以上の形態例が、それらの間で任意に組み合わされた形態例が適用されてもよい。
【０１１０】
たとえば、第１形態例に係るキャリア捕獲領域１５を有している一方で、第２形態例〜第７形態例に係るキャリア捕獲領域１５のいずれか一つまたは複数を有する形態例が適用されてもよい。
【０１１１】
たとえば、キャリア捕獲領域１５の第１領域１８が第１主面３から露出し、第２領域１９がｎ＋型半導体基板１１に接続された構造（図２参照）が、第６形態例に係る分割部分２３（図８参照）に適用されてもよい。
【０１１２】
この場合、最上の分割部分２３が、ｎ−型エピタキシャル層１２の第１主面３から露出する。また、最下の分割部分２３が、ｎ＋型半導体基板１１に接続される。
【０１１３】
たとえば、第３形態例に係るキャリア捕獲領域１５の構造（図５参照）が、第７形態例に係るキャリア捕獲領域１５（図９参照）に適用されてもよい。この場合、第７形態例に係るキャリア捕獲領域１５において、第２領域１９は、ｎ＋型半導体基板１１に対して第１主面３側に間隔を空けて形成される。
【０１１４】
また、前述の第６形態例に係るキャリア捕獲領域１５の構造（図８参照）が、第７形態例に係るキャリア捕獲領域１５（図９参照）に適用されてもよい。
【０１１５】
この場合、第７形態例に係るキャリア捕獲領域１５は、ｎ−型エピタキシャル層１２の厚さ方向に沿って間隔を空けて形成された複数の分割部分２３を含んでいてもよい。
【０１１６】
また、この場合、第７形態例に係るキャリア捕獲領域１５は、トレンチ２５の底壁よりも下方の領域において、ｎ−型エピタキシャル層１２の厚さ方向に沿って間隔を空けて形成された複数の分割部分２３を含んでいてもよい。
【０１１７】
この場合、最上の分割部分２３は、トレンチ２５の底壁から露出していてもよい。最上の分割部分２３は、埋め込み絶縁体２４と接していてもよい。複数の分割部分２３において、最下の分割部分２３は、ｎ＋型半導体基板１１と接していてもよい。
【０１１８】
図１０は、図１に示す拡大図に対応する部分の拡大図であって、電界緩和領域１６の第２形態例を示す平面図である。図１０において、図１等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０１１９】
図１０を参照して、この形態例では、互いに隣り合うキャリア捕獲領域１５の間の領域において、複数の電界緩和領域１６が、第１方向Ａに沿って間隔を空けて形成されている。
【０１２０】
複数の電界緩和領域１６は、平面視において行列状に形成されていてもよい。複数の電界緩和領域１６は、平面視において千鳥状に形成されていてもよい。複数の電界緩和領域１６は、ランダムな配列で形成されていてもよい。
【０１２１】
複数の電界緩和領域１６は、この形態例では、平面視においてキャリア捕獲領域１５と交差していない。複数の電界緩和領域１６は、キャリア捕獲領域１５を露出させている。複数の電界緩和領域１６は、平面視においてそれらの一部がキャリア捕獲領域１５と重なっていてもよい。
【０１２２】
図１１は、図１に示す拡大図に対応する部分の拡大図であって、電界緩和領域１６の第２形態例を示す平面図である。図１１において、図１等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０１２３】
図１１を参照して、電界緩和領域１６は、この形態例では、第１方向Ａに沿って延びている。この形態例では、複数の電界緩和領域１６が第２方向Ｂに沿って間隔を空けて形成されている。
【０１２４】
各電界緩和領域１６は、平面視においてキャリア捕獲領域１５と重なっている。キャリア捕獲領域４７の間の距離ＤＣは、電界緩和領域１６の間の距離ＤＥとほぼ等しい。
【０１２５】
電界緩和領域１６の第２方向Ｂの幅ＷＥは、キャリア捕獲領域１５の第２方向Ｂの幅ＷＣよりも大きい。キャリア捕獲領域１５の第２方向Ｂの両端部は、平面視において電界緩和領域１６の第２方向Ｂの両端部よりも内方領域に位置している。
【０１２６】
この形態例では、複数の電界緩和領域１６によって、平面視において第１方向Ａに沿って延びる帯状のｎ−型ダイオード領域１４が区画されている。このような構造の電界緩和領域１６によれば、電界緩和領域１６がｐ＋型不純物領域を含む場合、ｎ−型ダイオード領域１４との間でｐｎ接合部を良好に形成できる。
【０１２７】
図１２は、参考例に係る半導体装置２６において、ｎ−型エピタキシャル層１２内の電界分布をシミュレーションにより調べた結果を示す図である。図１２では、ｎ−型エピタキシャル層１２の要部のみが示されている。
【０１２８】
図１２を参照して、参考例に係る半導体装置２６は、キャリア捕獲領域１５を有していない点を除いて、半導体装置１とほぼ同様の構造を有している。図１２において、半導体装置１に対して述べた構造と対応する部分については同一の参照符号を付して説明を省略する。
【０１２９】
参考例に係る半導体装置２６では、アノードパッド電極８およびカソードパッド電極１３の間に、２００Ｖの逆方向電圧が印加されている。ｎ−型エピタキシャル層１２の厚さは、約４μｍに設定されている。
【０１３０】
図１３は、半導体装置１において、ｎ−型エピタキシャル層１２内の電界分布をシミュレーションにより調べた結果を示す図である。図１３では、ｎ−型エピタキシャル層１２の要部のみが示されている。
【０１３１】
半導体装置１では、アノードパッド電極８およびカソードパッド電極１３の間に、６００Ｖの逆方向電圧が印加されている。ｎ−型エピタキシャル層１２の厚さは、約４μｍに設定されている。
【０１３２】
図１４は、参考例に係る半導体装置２６の電界分布および半導体装置１の電界分布を数値化したグラフである。図１４において、縦軸は電界強度［Ｖ／ｃｍ］である。図１４において、横軸はｎ−型エピタキシャル層１２の深さ［μｍ］である。
【０１３３】
図１４には、第１特性ＳＰ１と、第２特性ＳＰ２とが示されている。第１特性ＳＰ１は、参考例に係る半導体装置２６の特性を示している。第２特性ＳＰ２は、半導体装置１の特性を示している。
【０１３４】
図１２の電界分布および図１４の第１特性ＳＰ１を参照して、参考例に係る半導体装置２６では、電界強度が、ｎ−型エピタキシャル層１２の厚さ方向に沿って漸減していることが分かった。
【０１３５】
参考例に係る半導体装置２６の逆方向耐圧は、縦軸、横軸および第１特性ＳＰ１によって取り囲まれた面積により定まる。ｎ−型エピタキシャル層１２の厚さ方向に沿って電界強度が漸減していることから、参考例に係る半導体装置２６の逆方向耐圧は、優れているとはいえない。
【０１３６】
これに対して、図１３の電界分布および図１４の第２特性ＳＰ２を参照して、半導体装置１では、ｎ−型エピタキシャル層１２内の電界強度の低下が抑制されていることが分かった。
【０１３７】
また、ｎ−型エピタキシャル層１２内の電界強度は、高い状態に維持されていることが分かった。つまり、半導体装置１では、ｎ−型エピタキシャル層１２内の電界強度は、ｎ−型エピタキシャル層１２の厚さ方向に沿ってほぼ一様な状態になっている。
【０１３８】
縦軸、横軸および第２特性ＳＰ２によって取り囲まれた面積は、縦軸、横軸および第１特性ＳＰ１によって取り囲まれた面積よりも大きい。したがって、半導体装置１は、参考例に係る半導体装置２６の逆方向耐圧よりも優れた逆方向耐圧を有していることが理解される。
【０１３９】
以上のように、半導体装置１によれば、ｎ−型エピタキシャル層１２に含まれる多数キャリアである電子が、キャリア捕獲領域１５に含まれる結晶欠陥によって捕獲される。したがって、キャリア捕獲領域１５に含まれる結晶欠陥は、アクセプタと同様の機能を有している。
【０１４０】
より具体的には、ｎ−型エピタキシャル層１２に導入されたｎ型不純物は、電子を放出することにより、正にイオン化する。キャリア捕獲領域１５は、電子の捕獲によって、正にイオン化したｎ型不純物とは反対の負に帯電する。つまり、キャリア捕獲領域１５は、疑似的にアクセプタとして機能する。
【０１４１】
このようなキャリア捕獲領域１５により、ｎ−型エピタキシャル層１２に電圧が印加されたとき、ｎ−型エピタキシャル層１２の厚さ方向に沿って電界強度が低下するのを抑制できる。
【０１４２】
とりわけ、半導体装置１によれば、キャリア捕獲領域１５が、ｎ−型エピタキシャル層１２の中間領域Ｃよりも上方に位置する第１領域１８、および、中間領域Ｃよりも下方に位置する第２領域１９を含む。
【０１４３】
したがって、図１３および図１４に示されるように、キャリア捕獲領域１５により、中間領域Ｃよりも上方の領域および中間領域Ｃよりも下方の領域において、電界強度の低下を抑制できる。
【０１４４】
これにより、ｎ−型エピタキシャル層１２内の電界強度を、ｎ−型エピタキシャル層１２の厚さ方向に沿って高い状態に維持できる。つまり、ｎ−型エピタキシャル層１２内の電界強度を、ほぼ一様な状態に保つことができる。その結果、耐圧を向上できる。
【０１４５】
また、キャリア捕獲領域１５を形成する一方で、ｎ−型エピタキシャル層１２の第１不純物濃度を増加させることもできる。これにより、オン抵抗の低減を図ることもできる。
【０１４６】
図１５は、図１に示す半導体装置１の製造方法の一例を示す工程図である。
【０１４７】
半導体装置１を製造するにあたり、まず、４Ｈ−ＳｉＣを含むｎ＋型半導体基板１１が用意される。次に、ｎ型不純物の導入と並行して、ｎ＋型半導体基板１１の主面からＳｉＣがエピタキシャル成長される（ステップＳ１）。
【０１４８】
これにより、ｎ＋型半導体基板１１の上にｎ−型エピタキシャル層１２が形成される。ｎ−型エピタキシャル層１２によって第１主面３が形成され、ｎ＋型半導体基板１１によって第２主面４が形成される。
【０１４９】
次に、ｎ−型エピタキシャル層１２の第１主面３の表層部に、ｐ型不純物が導入される（ステップＳ２）。この工程では、まず、ｎ−型エピタキシャル層１２の第１主面３にｎ−型ダイオード領域１４が設定される。次に、ｎ−型エピタキシャル層１２の第１主面３においてｎ−型ダイオード領域１４外の領域に、ｐ型不純物が選択的に導入される。
【０１５０】
ｐ型不純物は、電界緩和領域１６を形成すべき領域に選択的に導入される。また、ｐ型不純物は、ｐ型終端領域１７を形成すべき領域に選択的に導入される。ｐ型不純物の導入は、所定パターンを有するイオン注入マスクを介するイオン注入法によって行われてもよい。
【０１５１】
次に、アニール処理法によって、ｐ型不純物が活性化される（ステップＳ３）。アニール処理法は、１５００℃以上の雰囲気下で行われてもよい。これにより、電界緩和領域１６およびｐ型終端領域１７が形成される。
【０１５２】
次に、キャリア捕獲領域１５が、ｎ−型エピタキシャル層１２の第１主面３の表層部においてｎ−型ダイオード領域１４の周縁に沿う領域に形成される（ステップＳ４）。
【０１５３】
キャリア捕獲領域１５は、たとえば、軽イオン、電子、中性子等をｎ−型エピタキシャル層１２に選択的に照射することによって形成される。軽イオンは、水素イオン（Ｈ＋）、ヘリウムイオン（Ｈｅ＋）またはボロンイオン（Ｂ＋）のうちの少なくとも一種を含んでいてもよい。
【０１５４】
次に、アニール処理法によって、ｎ−型エピタキシャル層１２に形成された結晶欠陥が一部回復される（ステップＳ５）。アニール処理法は、１５００℃未満（たとえば１２００℃以下）の雰囲気下で行われてもよい。アニール処理工程（ステップＳ５）は、必ずしも実施される必要はなく、除かれてもよい。
【０１５５】
キャリア捕獲領域１５の深さや拡がりは、軽イオン、電子、中性子等の照射エネルギー（照射装置による加速電圧）を調整することによって制御できる。また、結晶欠陥の密度は、軽イオン、電子、中性子等の照射時間によって制御できる。これらの条件を適宜調整することにより、前述の第１形態例〜第７形態例に係るキャリア捕獲領域１５を形成できる。
【０１５６】
前述の電界緩和領域１６およびｐ型終端領域１７の形成工程（ステップＳ２およびステップＳ３）は、キャリア捕獲領域１５の形成工程（ステップＳ４およびステップＳ５）の後に実施されてもよい。
【０１５７】
次に、絶縁層２１が、ｎ−型エピタキシャル層１２の第１主面３の上に形成される（ステップＳ６）。絶縁層２１は、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって形成されてもよい。
【０１５８】
次に、絶縁層２１の不要な部分が選択的に除去される（ステップＳ７）。絶縁層２１の不要な部分は、所定パターンを有するマスクを介するエッチング法によって除去されてもよい。これにより、コンタクト孔２２が、絶縁層２１に形成される。
【０１５９】
次に、ｎ−型エピタキシャル層１２の第１主面３にアノードパッド電極８が形成される（ステップＳ８）。アノードパッド電極８は、スパッタ法やめっき法によって形成されてもよい。
【０１６０】
また、ｎ−型エピタキシャル層１２の第２主面４にカソードパッド電極１３が形成される（ステップＳ９）。カソードパッド電極１３は、スパッタ法やめっき法によって形成されてもよい。
【０１６１】
カソードパッド電極１３の形成工程（ステップＳ９）の後に、アノードパッド電極８の形成工程（ステップＳ８）が実施されてもよい。以上を含む工程を経て、半導体装置１が製造される。
【０１６２】
以上、半導体装置１の製造方法によれば、軽イオン、電子、中性子等をｎ−型エピタキシャル層１２に選択的に照射することによって、キャリア捕獲領域１５を形成できる（ステップＳ４およびステップＳ５）。
【０１６３】
したがって、キャリア捕獲領域１５を形成する上で複雑な製造工程を要しない。よって、製造容易であり、オン抵抗の低減および耐圧の向上を図ることができる半導体装置１を提供できる。
【０１６４】
ここで、キャリア捕獲領域１５に代えてｐ型不純物領域によってスーパージャンクション構造を形成する場合について考える。この構造において、比較的厚いｎ−型エピタキシャル層１２が採用された場合、ｎ−型エピタキシャル層１２の比較的深い位置に対するｐ型不純物の導入が困難となる。そのため、製造の困難さが増す。
【０１６５】
特に、ＳｉＣを含むｎ−型エピタキシャル層１２が採用された場合には、その性質上、シリコン（Ｓｉ）とは異なり、ｐ型不純物の拡散を見込めない。そのため、製造方法が煩雑になる傾向がある。
【０１６６】
一つの例として、ＳｉＣのエピタキシャル成長とｐ型不純物の注入とを交互に繰り返すことにより、ｎ−型エピタキシャル層１２の厚さ方向に沿うｐ型不純物領域を形成する方法がある。
【０１６７】
他の例として、ｎ−型エピタキシャル層１２にトレンチを形成した後、当該トレンチ内にｐ型のＳｉＣをエピタキシャル成長により埋設することにより、ｐ型不純物領域を形成する方法がある。これらの方法は、ｎ−型エピタキシャル層１２が厚くなるほど、製造の困難さが増す。
【０１６８】
これに対して、半導体装置１の製造方法によれば、軽イオン、電子、中性子等の照射量や照射エネルギー等の条件を調整するだけで、ｎ−型エピタキシャル層１２の任意の領域に、任意の結晶欠陥密度Ｎ２を有するキャリア捕獲領域１５を形成できる。
【０１６９】
したがって、ＳｉＣからなるｎ−型エピタキシャル層１２が採用される場合や、比較的厚いｎ−型エピタキシャル層１２が採用される場合には、製造の難易度やコストの観点から、キャリア捕獲領域１５を導入する効果が特に高いといえる。
【０１７０】
キャリア捕獲領域１５の形成工程は、たとえば１μｍ以上１０μｍ以下の比較的薄いｎ−型エピタキシャル層１２が採用される場合に有効である。
【０１７１】
キャリア捕獲領域１５の形成工程は、たとえば１０μｍ以上５０μｍ以下の比較的厚いｎ−型エピタキシャル層１２が採用される場合にも有効である。
【０１７２】
キャリア捕獲領域１５の形成工程は、たとえば５０μｍ以上１００μｍ以下の比較的厚いｎ−型エピタキシャル層１２が採用される場合にも有効である。
【０１７３】
キャリア捕獲領域１５の形成工程は、たとえば１００μｍ以上１５０μｍ以下の比較的厚いｎ−型エピタキシャル層１２が採用される場合にも有効である。
【０１７４】
キャリア捕獲領域１５の形成工程は、たとえば１５０μｍ以上２００μｍ以下の比較的厚いｎ−型エピタキシャル層１２が採用される場合にも有効である。
【０１７５】
また、半導体装置１の製造方法によれば、電界緩和領域１６およびｐ型終端領域１７の形成工程（ステップＳ２およびステップＳ３）の後に、キャリア捕獲領域１５の形成工程（ステップＳ４およびステップＳ５）が実施される。
【０１７６】
したがって、キャリア捕獲領域１５の形成工程の後に、電界緩和領域１６およびｐ型終端領域１７の形成工程を実行しなくて済む。これにより、キャリア捕獲領域１５の形成工程の後に、キャリア捕獲領域１５が極度に加熱されることを抑制できる。よって、結晶欠陥の不所望な回復を抑制できる。
【０１７７】
また、半導体装置１の製造方法によれば、ｐ型終端領域１７の形成工程を利用して、ｐ型不純物領域を含む電界緩和領域１６を形成できる。これにより、ｐ型終端領域１７を含む半導体装置１を製造している場合、電界緩和領域１６の追加に伴う工数の増加を防止できる。
【０１７８】
電界緩和領域１６が、ｐ型不純物領域に代えて第２のキャリア捕獲領域を含む場合、キャリア捕獲領域１５の形成工程を利用して、電界緩和領域１６を形成できる。したがって、この場合にも、電界緩和領域１６の追加に伴う工数の増加を防止できる。
【０１７９】
半導体装置１の製造方法において、第７形態例に係るキャリア捕獲領域１５（図９参照）を有する半導体装置１は、以下の製造方法によって形成され得る。
【０１８０】
まず、キャリア捕獲領域１５の形成工程（ステップＳ４およびステップＳ５）に先立って、ｎ−型エピタキシャル層１２の第１主面３に複数のトレンチ２５が形成される。
【０１８１】
この工程では、まず、ｎ−型エピタキシャル層１２の第１主面３の上に所定パターンを有するマスクが形成される。マスクは、複数のトレンチ２５を形成すべき領域を露出させる複数の開口を有している。
【０１８２】
次に、マスクを介するエッチング法によって、ｎ−型エピタキシャル層１２の第１主面３の不要な部分が選択的に除去される。これにより、複数のトレンチ２５が、ｎ−型エピタキシャル層１２の第１主面３に選択的に形成される。
【０１８３】
次に、ステップＳ４およびステップＳ５を経て、キャリア捕獲領域１５が形成される。ステップＳ４では、トレンチ２５の内壁面から露出するｎ−型エピタキシャル層１２に対して、軽イオン、電子、中性子等が照射される。
【０１８４】
次に、トレンチ２５に絶縁体が埋め込まれる。絶縁体は、ＣＶＤ法による絶縁材料の堆積およびエッチバック法による絶縁材料の除去を経て、トレンチ２５に埋め込まれる。これにより、トレンチ２５内に埋め込み絶縁体２４が形成される。
【０１８５】
その後、ステップＳ６〜ステップＳ９を経て、第７形態例に係るキャリア捕獲領域１５（図９参照）を有する半導体装置１が製造される。
【０１８６】
図１６は、本発明の第２実施形態に係る半導体装置３１の平面図であって、キャリア捕獲領域４７の第１形態例を示す図である。図１７は、図１６のXVII-XVII線に沿う断面図である。図１８は、図１６のXVIII-XVIII線に沿う断面図である。
【０１８７】
図１６を参照して、半導体装置３１は、チップ本体３２を含む。チップ本体３２は、一方側の第１主面３３、他方側の第２主面３４、ならびに、第１主面３３および第２主面３４を接続する側面３５を含む。
【０１８８】
第１主面３３および第２主面３４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状に形成されている。チップ本体３２には、素子形成領域３６および外側領域３７が設定されている。
【０１８９】
素子形成領域３６は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域である。素子形成領域３６は、アクティブ領域とも称される。
【０１９０】
素子形成領域３６は、平面視においてチップ本体３２の側面３５に平行な４辺を有する四角形状に設定されている。素子形成領域３６は、チップ本体３２の周縁からチップ本体３２の内方領域に間隔を空けて設定されている。
【０１９１】
外側領域３７は、平面視においてチップ本体３２の側面３５および素子形成領域３６の周縁の間の領域において、素子形成領域３６を取り囲む無端状（四角環状）に設定されている。
【０１９２】
チップ本体３２の第１主面３３の上には、ゲートパッド電極３８およびソースパッド電極３９が、表面電極として形成されている。図１６では、破線によってゲートパッド電極３８およびソースパッド電極３９が示されている。
【０１９３】
ゲートパッド電極３８は、この形態では、平面視において、一つの側面３５の中央領域に沿って形成されている。ゲートパッド電極３８は、この形態では、平面視において四角形状に形成されている。ゲートパッド電極３８は、平面視において互いに交差する方向に沿って延びる二つの側面３５を接続する一つの角部に沿って形成されていてもよい。
【０１９４】
ソースパッド電極３９は、ゲートパッド電極３８外の領域において、素子形成領域３６を被覆している。ゲートパッド電極３８およびソースパッド電極３９は、金、銅またはアルミニウムのうちの少なくとも１の種を含んでいてもよい。
【０１９５】
図１７を参照して、チップ本体３２は、ｎ＋型半導体基板４１と、ｎ＋型半導体基板４１の上に形成されたｎ−型エピタキシャル層４２（半導体層）とを含む積層構造を有している。
【０１９６】
ｎ＋型半導体基板４１は、高濃度領域（ドレイン領域）として形成されている。ｎ−型エピタキシャル層４２は、低濃度領域（ドレインドリフト領域）として形成されている。
【０１９７】
ｎ−型エピタキシャル層４２は、チップ本体３２の第１主面３３を形成している。ｎ＋型半導体基板４１は、チップ本体３２の第２主面３４を形成している。以下では、チップ本体３２の第１主面３３を、ｎ−型エピタキシャル層４２の第１主面３３ともいう。
【０１９８】
ｎ＋型半導体基板４１およびｎ−型エピタキシャル層４２の材料としては、前述のｎ＋型半導体基板１１およびｎ−型エピタキシャル層１２と同様のものを採用できる。ｎ＋型半導体基板４１およびｎ−型エピタキシャル層４２の具体的な説明は省略する。
【０１９９】
チップ本体３２の第２主面３４には、裏面電極としてのドレインパッド電極４３が接続されている。ドレインパッド電極４３は、ｎ＋型半導体基板４１との間でオーミック接合を形成している。
【０２００】
ドレインパッド電極４３は、チップ本体３２の第２主面３４からこの順に積層されたチタン膜、ニッケル膜および銀膜を含む３層構造を有していてもよい。ドレインパッド電極４３は、チップ本体３２の第２主面３４からこの順に積層されたチタン膜、ニッケル膜、金膜および銀膜を含む４層構造を有していてもよい。
【０２０１】
ｎ−型エピタキシャル層４２の厚さは、１μｍ以上２００μｍ以下（たとえば４μｍ程度）であってもよい。ｎ−型エピタキシャル層４２の厚さを大きくすることによって、半導体装置３１の耐圧を向上できる。
【０２０２】
半導体装置３１の耐圧とは、ソースパッド電極３９およびドレインパッド電極４３間に電流を流したときの、ソースパッド電極３９およびドレインパッド電極４３間の最大電圧によって定義される。
【０２０３】
ソースパッド電極３９およびドレインパッド電極４３の間の電流を１ｍＡに設定した時の、ソースパッド電極３９およびドレインパッド電極４３の間の最大電圧は、１００Ｖ以上３００００Ｖ以下であってもよい。たとえば、ｎ−型エピタキシャル層４２の厚さを５μｍ以上に設定することにより、１０００Ｖ以上の耐圧を得ることができる。
【０２０４】
図１６〜図１８を参照して、ｎ−型エピタキシャル層４２には、ｐ型ボディ領域４４（第２導電型不純物領域）、ｎ＋型ソース領域４５（第１導電型不純物領域）、ｐ＋型コンタクト領域４６、キャリア捕獲領域４７およびｐ型終端領域４８が形成されている。
【０２０５】
図１６および図１８では、クロスハッチングによってキャリア捕獲領域４７が示されている。図１６では、ドット状ハッチングによってｎ＋型ソース領域４５およびｐ＋型コンタクト領域４６が示されている。
【０２０６】
図１６および図１７を参照して、ｐ型ボディ領域４４は、ｎ−型エピタキシャル層４２の第１主面３３の表層部に形成されている。ｐ型ボディ領域４４は、平面視において第１方向Ａに沿って延びる帯状に形成されている。
【０２０７】
この形態では、複数のｐ型ボディ領域４４が、第１方向Ａに交差する第２方向Ｂに沿って間隔を空けて形成されている。ｐ型ボディ領域４４は、平面視においてストライプ状に形成されている。
【０２０８】
第１方向Ａは、この形態では、チップ本体３２の側面３５のうちの任意の１つの側面３５に沿って延びる方向である。第２方向Ｂは、前記任意の１つの側面３５に直交する側面３５に沿って延びる方向である。
【０２０９】
第１方向Ａおよび第２方向Ｂは、チップ本体３２の側面３５に沿って延びる方向に限定されない。第１方向Ａおよび第２方向Ｂは、チップ本体３２の対角方向に沿って延びる方向であってもよい。
【０２１０】
図１６および図１７を参照して、ｎ＋型ソース領域４５は、ｐ型ボディ領域４４の表層部に形成されている。ｎ＋型ソース領域４５は、ｐ型ボディ領域４４の周縁から内方領域に間隔を空けて形成されている。ｎ＋型ソース領域４５は、平面視において第１方向Ａに沿って延びる帯状に形成されている。
【０２１１】
図１６および図１７を参照して、ｐ＋型コンタクト領域４６は、ｐ型ボディ領域４４の表層部に形成されている。ｐ＋型コンタクト領域４６は、平面視においてｐ型ボディ領域４４の中央部に形成されている。
【０２１２】
ｐ＋型コンタクト領域４６は、この形態では、平面視において第１方向Ａに沿って延びる帯状に形成されている。ｐ＋型コンタクト領域４６は、ｎ−型エピタキシャル層４２の第１主面３３からｎ＋型ソース領域４５を貫通しており、ｐ型ボディ領域４４に電気的に接続されている。
【０２１３】
図１６および図１８を参照して、キャリア捕獲領域４７は、ｎ−型エピタキシャル層４２に対して選択的に導入された結晶欠陥（Crystal defects）を含む。結晶欠陥は、格子間原子や原子空孔に代表される格子欠陥（Lattice defects）を含んでいてもよい。
【０２１４】
キャリア捕獲領域４７は、ｎ−型エピタキシャル層４２のｎ型不純物密度Ｎ１よりも高い結晶欠陥密度Ｎ２（Ｎ１＜Ｎ２）を有している。キャリア捕獲領域４７は、ｎ−型エピタキシャル層４２の比抵抗ρ１よりも高い比抵抗ρ２（ρ１＜ρ２）を有する高抵抗領域でもある。
【０２１５】
ｎ型不純物密度Ｎ１は、容量−電圧測定法によって得られた容量値および電圧値をｎ型不純物密度に換算することにより得られる。また、ｎ型不純物密度Ｎ１は、ＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析）法からも得られる。一方、結晶欠陥密度Ｎ２は、ＤＬＴＳ（Deep Level Transient Spectroscopy：過渡容量分光）法によって得られたトラップ準位密度から算出できる。
【０２１６】
図１６を参照して、キャリア捕獲領域４７は、平面視においてｐ型ボディ領域４４に交差する交差方向（より具体的には第２方向Ｂ）に沿って延びる帯状に形成されている。
【０２１７】
この形態では、複数のキャリア捕獲領域４７が、第１方向Ａに沿って間隔を空けて形成されている。これにより、複数のキャリア捕獲領域４７が、平面視においてストライプ状に形成されている。キャリア捕獲領域４７は、平面視においてｐ型ボディ領域４４に交差する交差部を含む。
【０２１８】
図１６を参照して、キャリア捕獲領域４７は、ｎ−型エピタキシャル層４２の第１主面３３および／またはｐ型ボディ領域４４よりも下方の領域に選択的に形成されている。
【０２１９】
キャリア捕獲領域４７は、ｎ−型エピタキシャル層４２の厚さ方向（深さ方向）に沿って延びるコラム状に形成されている。ｎ−型エピタキシャル層４２の厚さ方向とは、ｎ−型エピタキシャル層４２の第１主面３３の法線方向でもある。
【０２２０】
キャリア捕獲領域４７は、上方の第１領域４９および下方の第２領域５０を含む。第１領域４９は、ｎ−型エピタキシャル層４２の中間領域Ｃよりも上方に位置している。第２領域５０は、ｎ−型エピタキシャル層４２の中間領域Ｃよりも下方に位置している。
【０２２１】
ｎ−型エピタキシャル層４２の中間領域Ｃとは、ｎ−型エピタキシャル層４２においてｎ−型エピタキシャル層４２の厚さ方向中間部に位置する領域である。図１５および図１６では、二点鎖線によって中間領域Ｃが示されている。
【０２２２】
キャリア捕獲領域４７の第１領域４９は、ｐ型ボディ領域４４との交差部外の領域において、ｎ−型エピタキシャル層４２の第１主面３３から露出していてもよい。
【０２２３】
キャリア捕獲領域４７の第１領域４９は、ｐ型ボディ領域４４との交差部において、ｐ型ボディ領域４４に接していてもよい。キャリア捕獲領域４７の第２領域５０は、この形態では、ｎ＋型半導体基板４１に接続されている。
【０２２４】
ｎ−型エピタキシャル層４２互いに隣り合うキャリア捕獲領域４７の間に位置する領域に、電流経路が形成される。この電流経路は、ソースパッド電極３９およびドレインパッド電極４３の間に、ｐ型ボディ領域４４の表層部に誘起された反転チャネルを介した電流経路を含む。
【０２２５】
キャリア捕獲領域４７は、ｎ−型エピタキシャル層４２との間で、多数キャリア捕獲によるキャリアストレージ型のスーパージャンクション構造を形成している。このキャリア捕獲領域４７により、ｎ−型エピタキシャル層４２内の電界強度を高い状態に維持できる。
【０２２６】
キャリア捕獲領域４７に含まれる結晶欠陥は、ｎ−型エピタキシャル層４２に含まれる多数キャリアである電子を捕獲する。したがって、キャリア捕獲領域４７に含まれる結晶欠陥は、アクセプタと同様の機能を有している。
【０２２７】
より具体的には、ｎ−型エピタキシャル層４２に導入されたｎ型不純物は、電子を放出することにより、正にイオン化する。キャリア捕獲領域４７は、電子の捕獲によって、正にイオン化したｎ型不純物とは反対の負に帯電する。つまり、キャリア捕獲領域４７は、疑似的にアクセプタとして機能する。
【０２２８】
このようなキャリア捕獲領域４７により、ｎ−型エピタキシャル層４２に電圧が印加されたとき、ｎ−型エピタキシャル層４２の厚さ方向に沿う電界強度の低下が抑制される。
【０２２９】
これにより、ｎ−型エピタキシャル層４２内の電界強度が、ｎ−型エピタキシャル層４２の厚さ方向に沿って高い状態に維持される。つまり、ｎ−型エピタキシャル層４２内の電界強度が、均一に近い状態または均一な状態に保たれる。
【０２３０】
図１６〜図１８を参照して、キャリア捕獲領域４７の間の距離ＤＣは、ｐ型ボディ領域４４の間の距離ＤＢ以下に設定されていることが好ましい。距離ＤＣは、より具体的には、一方のキャリア捕獲領域４７の中央部および他方のキャリア捕獲領域４７の中央部の間の第１方向Ａに沿う距離である。また、距離ＤＢは、より具体的には、一方のｐ型ボディ領域４４の中央部および他方のｐ型ボディ領域４４の中央部の間の第２方向Ｂに沿う距離である。
【０２３１】
キャリア捕獲領域４７がｐ型ボディ領域４４に沿って第１方向Ａに延びる構造において、キャリア捕獲領域４７の間の距離ＤＣがｐ型ボディ領域４４の間の距離ＤＢ以下に設定された場合について考える。
【０２３２】
この場合、ｎ−型エピタキシャル層４２において１つのｐ型ボディ領域４４よりも下方の領域に、２つ以上のキャリア捕獲領域４７が形成され得る。ｐ型ボディ領域４４よりも下方の領域において、ｐ型ボディ領域４４および２つ以上のキャリア捕獲領域４７に区画された領域には電流経路が殆ど形成されない。そのため、電流経路が縮小する結果、オン抵抗が増加する。
【０２３３】
そこで、半導体装置３１は、キャリア捕獲領域４７がｐ型ボディ領域４４に交差する構造を採用している。これにより、ｐ型ボディ領域４４よりも下方の領域において、ｐ型ボディ領域４４および２つ以上のキャリア捕獲領域４７に区画された領域が形成されるのを防止できる。
【０２３４】
よって、電流経路の縮小を抑制できるから、オン抵抗の増加を抑制できる。また、キャリア捕獲領域４７の間の距離ＤＣを、ｐ型ボディ領域４４の間の距離ＤＢ以下の任意の値に設定できる。これにより、オン抵抗の増加の抑制、および、耐圧の向上を図ることができる。
【０２３５】
距離ＤＣは、１μｍ以上２０μｍ以下であってもよい。距離ＤＢは、２μｍ以上２５μｍ以下であってもよい。キャリア捕獲領域４７の第２方向Ｂの幅ＷＣは、ｐ型ボディ領域４４の第２方向Ｂの幅ＷＢよりも小さい。幅ＷＣは、０．１μｍ以上１０μｍ以下であってもよい。幅ＷＢは、２μｍ以上２０μｍ以下であってもよい。
【０２３６】
ｎ−型エピタキシャル層４２において互いに隣り合う２つのキャリア捕獲領域４７の間に位置する部分の第２方向Ｂに沿う距離Ｌは、一方のキャリア捕獲領域４７から拡がる第１空乏層の第１幅Ｗ１および他方のキャリア捕獲領域４７から拡がる第２空乏層の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ≦Ｗ１＋Ｗ２）であってもよい。
【０２３７】
この場合、第１空乏層および第２空乏層は、ｎ−型エピタキシャル層４２において互いに隣り合う２つのキャリア捕獲領域４７の間に位置する部分で互いに重なり合う。これにより、ｎ−型エピタキシャル層４２において互いに隣り合う２つのキャリア捕獲領域４７の間に位置する部分は、空乏化する。
【０２３８】
図１６〜図１８を参照して、ｐ型終端領域４８は、ｎ−型エピタキシャル層４２の表層部に形成されている。ｐ型終端領域４８は、ｎ−型エピタキシャル層４２の表層部において、電界を緩和する。
【０２３９】
ｐ型終端領域４８は、外側領域３７において、素子形成領域３６に沿って形成されている。ｐ型終端領域４８は、この形態では、素子形成領域３６を取り囲む無端状（四角環状）に形成されている。
【０２４０】
この形態では、複数（ここでは５個）のｐ型終端領域４８が、素子形成領域３６から離れる方向に間隔を空けて形成されている。複数のｐ型終端領域４８は、素子形成領域３６側から外側領域３７側に向けて間隔を空けてこの順に形成されたｐ型終端領域４８Ａ，４８Ｂ，４８Ｃ，４８Ｄ，４８Ｅを含む。素子形成領域３６は、最内側のｐ型終端領域４８Ａの内周縁により取り囲まれた領域によって画定されていてもよい。
【０２４１】
複数のｐ型終端領域４８は、ｐ＋型コンタクト領域４６のｐ型不純物濃度よりも低いｐ型不純物濃度をそれぞれ有していてもよい。複数のｐ型終端領域４８は、ほぼ等しいｐ型不純物濃度をそれぞれ有していてもよい。複数のｐ型終端領域４８は、異なるｐ型不純物濃度をそれぞれ有していてもよい。
【０２４２】
ｐ型終端領域４８の個数やｐ型不純物濃度は、緩和すべき電界の強さに応じて適宜調整でき、前述の形態には限定されない。
【０２４３】
図１７および図１８を参照して、ｎ−型エピタキシャル層４２の第１主面３３の上には、プレーナゲート構造５４が形成されている。プレーナゲート構造５４は、ｎ−型エピタキシャル層４２の第１主面３３の上にこの順に形成されたゲート絶縁膜５５およびゲート電極５６を含む積層構造を有している。
【０２４４】
プレーナゲート構造５４は、平面視において互いに隣り合うｐ型ボディ領域４４の間において第１方向Ａに沿って延びる帯状に形成されている。この形態では、複数のプレーナゲート構造５４が、第２方向Ｂに沿って間隔を空けて形成されている。これにより、複数のプレーナゲート構造５４が、平面視においてストライプ状に形成されている。
【０２４５】
ゲート電極５６は、ゲート絶縁膜５５を挟んでｐ型ボディ領域４４、ｎ＋型ソース領域４５およびｎ−型エピタキシャル層４２に対向している。ゲート電極５６は、図示しない領域においてゲートパッド電極３８に電気的に接続されている。
【０２４６】
ｎ−型エピタキシャル層４２の第１主面３３の上には、絶縁層５７が形成されている。絶縁層５７は、ゲート電極５６を被覆している。絶縁層５７には、ｎ＋型ソース領域４５、ｐ＋型コンタクト領域４６およびｐ型終端領域４８を露出させるコンタクト孔５８が選択的に形成されている。
【０２４７】
最も外側に位置するコンタクト孔５８を区画する絶縁層５７の内縁（内壁）は、ｐ型終端領域４８（ここでは最内側のｐ型終端領域４８Ａ）の直上に位置している。
【０２４８】
前述のソースパッド電極３９は、絶縁層５７の上からコンタクト孔５８に入り込んでいる。ソースパッド電極３９は、コンタクト孔５８内において、ｎ＋型ソース領域４５、ｐ＋型コンタクト領域４６およびｐ型終端領域４８と電気的に接続されている。
【０２４９】
キャリア捕獲領域４７の構造は、前述の形態に限定されるものではなく、種々の形態を取り得る。以下、キャリア捕獲領域４７の他の形態例について説明する。
【０２５０】
図１９は、図１８に対応する部分の断面図であって、キャリア捕獲領域４７の第２形態例を示す断面図である。図１９において、図１８等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０２５１】
図１９を参照して、キャリア捕獲領域４７の第２領域５０は、この形態例では、ｎ＋型半導体基板４１に接続されている。キャリア捕獲領域４７の第２領域５０は、ｎ−型エピタキシャル層４２内に形成された第１部分５０ａ、および、ｎ＋型半導体基板４１内に形成された第２部分５０ｂを含む。
【０２５２】
第２領域５０の第１部分５０ａの結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層４２のｎ型不純物密度Ｎ１よりも高い（Ｎ２＞Ｎ１）。第２領域５０の第２部分５０ｂの結晶欠陥密度Ｎ２は、ｎ＋型半導体基板４１のｎ型不純物密度Ｎ３よりも低い（Ｎ２＜Ｎ３）。第２領域５０の第２部分５０ｂでは、疑似的にアクセプタとして機能することが抑制されている。
【０２５３】
図２０は、図１８に対応する部分の断面図であって、キャリア捕獲領域４７の第３形態例を示す断面図である。図２０において、図１８等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０２５４】
図２０を参照して、キャリア捕獲領域４７の第２領域５０は、この形態例では、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されている。第２領域５０およびｎ＋型半導体基板４１の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０２５５】
図２１は、図１８に対応する部分の断面図であって、キャリア捕獲領域４７の第４形態例を示す断面図である。図２１において、図１８等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０２５６】
図２１を参照して、キャリア捕獲領域４７の第１領域４９は、この形態例では、ｎ−型エピタキシャル層４２の第１主面３３に対して第２主面３４側に間隔を空けて形成されている。第１領域４９および第１主面３３の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０２５７】
図２２は、図１８に対応する部分の断面図であって、キャリア捕獲領域４７の第５形態例を示す断面図である。図２２において、図１８等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０２５８】
図２２を参照して、キャリア捕獲領域４７は、この形態例では、ｎ−型エピタキシャル層４２の内部で浮遊している。
【０２５９】
すなわち、キャリア捕獲領域４７の第１領域４９は、ｎ−型エピタキシャル層４２の第１主面３３に対して第２主面３４側に間隔を空けて形成されている。第１領域４９およびｎ−型エピタキシャル層４２の第１主面３３の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０２６０】
また、キャリア捕獲領域４７の第２領域５０は、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されている。第２領域５０およびｎ＋型半導体基板４１の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０２６１】
図２３は、図１８に対応する部分の断面図であって、キャリア捕獲領域４７の第６形態例を示す断面図である。図２３において、図１８等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０２６２】
図２３を参照して、キャリア捕獲領域４７は、この形態例では、複数の分割部分５９を含む。複数の分割部分５９は、ｎ−型エピタキシャル層４２の厚さ方向に沿って間隔を空けて形成されている。
【０２６３】
複数の分割部分５９のうち、ｎ−型エピタキシャル層４２の中間領域Ｃよりも上方に位置する最上の分割部分５９は、第１領域４９を形成している。複数の分割部分５９のうち、中間領域Ｃよりも下方に位置する最下の分割部分５９は、第２領域５０を形成している。
【０２６４】
複数の分割部分５９は、異なる厚さをそれぞれ有していてもよい。また、複数の分割部分５９は、異なる結晶欠陥密度Ｎ２をそれぞれ有していてもよい。また、複数の分割部分５９は、ｎ−型エピタキシャル層４２の厚さ方向に沿って等間隔に形成されていてもよい。また、複数の分割部分５９は、ｎ−型エピタキシャル層４２の厚さ方向に沿って不等間隔に形成されていてもよい。
【０２６５】
図２４は、図１７に対応する部分の断面図であって、キャリア捕獲領域の第７形態例を示す断面図である。図２４において、図１７等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０２６６】
キャリア捕獲領域４７は、この形態例では、第１方向Ａに沿って延びている。キャリア捕獲領域４７は、ｐ型ボディ領域４４に沿って延びており、平面視においてｐ型ボディ領域４４に重なっている。
【０２６７】
キャリア捕獲領域４７の間の距離ＤＣは、ｐ型ボディ領域４４の間の距離ＤＢとほぼ等しい。各キャリア捕獲領域４７は、ｎ−型エピタキシャル層４２におけるｐ型ボディ領域４４よりも下方の領域において、各ｐ型ボディ領域４４に対して一対一対応の関係で形成されている。
【０２６８】
キャリア捕獲領域４７の第１領域４９は、ｐ型ボディ領域４４に接していてもよい。キャリア捕獲領域４７の第２領域５０は、ｎ＋型半導体基板４１に接続されていてもよい。
【０２６９】
第１形態例〜第７形態例に係るキャリア捕獲領域４７のうちの２つ以上の形態例が、それらの間で任意に組み合わされた形態例が適用されてもよい。
【０２７０】
たとえば、第１形態例に係るキャリア捕獲領域４７を有している一方で、第２形態例〜第７形態例に係るキャリア捕獲領域４７のいずれか一つまたは複数を有する形態例が適用されてもよい。
【０２７１】
たとえば、キャリア捕獲領域４７の第１領域４９が第１主面３３から露出し、第２領域５０がｎ＋型半導体基板４１に接続された構造（図１８参照）が、第６形態例に係る分割部分５９（図２３参照）に適用されてもよい。
【０２７２】
この場合、最上の分割部分５９が、ｎ−型エピタキシャル層４２の第１主面３３から露出する。また、最下の分割部分５９が、ｎ＋型半導体基板４１に接続される。
【０２７３】
たとえば、キャリア捕獲領域４７の第１領域４９がｐ型ボディ領域４４に対して厚さ方向（第２主面３４側）に間隔を空けて形成され、第２領域５０がｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成された構造（図２２参照）が、第６形態例に係る分割部分５９（図２３参照）に適用されてもよい。
【０２７４】
この場合、最上の分割部分５９が、ｐ型ボディ領域４４に対して厚さ方向（第２主面３４側）に間隔を空けて形成される。また、最下の分割部分５９が、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成される。
【０２７５】
以上のように、半導体装置３１によれば、ｎ−型エピタキシャル層４２に含まれる多数キャリアである電子が、結晶欠陥によって捕獲される。したがって、キャリア捕獲領域４７に含まれる結晶欠陥は、アクセプタと同様の機能を有している。
【０２７６】
より具体的には、ｎ−型エピタキシャル層４２に導入されたｎ型不純物は、電子を放出することにより、正にイオン化する。キャリア捕獲領域４７は、電子の捕獲によって、正にイオン化したｎ型不純物とは反対の負に帯電する。つまり、キャリア捕獲領域４７は、疑似的にアクセプタとして機能する。
【０２７７】
このようなキャリア捕獲領域４７により、ｎ−型エピタキシャル層４２に電圧が印加されたとき、ｎ−型エピタキシャル層４２の厚さ方向に沿って電界強度が低下するのを抑制できる。
【０２７８】
とりわけ、半導体装置３１では、キャリア捕獲領域４７が、ｎ−型エピタキシャル層４２の中間領域Ｃよりも上方に位置する第１領域４９、および、中間領域Ｃよりも下方に位置する第２領域５０を含む。
【０２７９】
したがって、キャリア捕獲領域４７によって、前述の図１３の電界分布および図１４の第２特性ＳＰ２と同様の態様で、中間領域Ｃよりも上方の領域および中間領域Ｃよりも下方の領域において電界強度の低下を抑制できる。
【０２８０】
これにより、ｎ−型エピタキシャル層４２内の電界強度を、ｎ−型エピタキシャル層４２の厚さ方向に沿って高い状態に維持できる。つまり、ｎ−型エピタキシャル層４２内の電界強度を、ほぼ一様な状態に保つことができる。その結果、耐圧を向上できる。
【０２８１】
また、キャリア捕獲領域４７を形成する一方で、ｎ−型エピタキシャル層４２の第１不純物濃度を増加させることもできる。これにより、オン抵抗の低減を図ることもできる。
【０２８２】
図２５は、図１６に示す半導体装置３１の製造方法の一例を示す工程図である。
【０２８３】
半導体装置３１を製造するにあたり、まず、４Ｈ−ＳｉＣを含むｎ＋型半導体基板４１が準備される。次に、ｎ型不純物の導入と並行して、ｎ＋型半導体基板４１の主面からＳｉＣがエピタキシャル成長される（ステップＳ１１）。
【０２８４】
これにより、ｎ＋型半導体基板４１の上にｎ−型エピタキシャル層４２が形成される。ｎ−型エピタキシャル層４２によって第１主面３３が形成されており、ｎ＋型半導体基板４１によって第２主面３４が形成される。
【０２８５】
次に、ｎ−型エピタキシャル層４２の第１主面３３の表層部に、ｐ型不純物およびｎ型不純物が選択的に導入される（ステップＳ１２）。
【０２８６】
ｐ型不純物は、ｐ型ボディ領域４４を形成すべき領域、ｐ＋型コンタクト領域４６を形成すべき領域およびｐ型終端領域４８を形成すべき領域に選択的に導入される。
【０２８７】
ｎ型不純物は、ｎ＋型ソース領域４５を形成すべき領域に導入される。ｐ型不純物の導入およびｎ型不純物の導入は、所定パターンを有するイオン注入マスクを介するイオン注入によってそれぞれ行われてもよい。
【０２８８】
次に、アニール処理法によって、ｐ型不純物およびｎ型不純物が活性化される（ステップＳ１３）。アニール処理法は、１５００℃以上の雰囲気下で行われてもよい。これにより、ｐ型ボディ領域４４、ｐ＋型コンタクト領域４６、ｐ型終端領域４８およびｎ＋型ソース領域４５が形成される。
【０２８９】
次に、ｎ−型エピタキシャル層４２の第１主面３３に、ゲート絶縁膜５５が形成される（ステップＳ１４）。ゲート絶縁膜５５は、熱酸化処理法またはＣＶＤ法によって形成されてもよい。ゲート絶縁膜５５は、ＳｉＯ２膜を含んでいてもよい。
【０２９０】
ゲート絶縁膜５５は、ＳｉＯ２膜以外の絶縁膜を含んでいてもよい。ゲート絶縁膜５５は、ＳｉＮ膜を含んでいてもよい。この場合、ゲート絶縁膜５５は、ＣＶＤ法によって形成されてもよい。
【０２９１】
次に、ｎ−型エピタキシャル層４２にキャリア捕獲領域４７が形成される（ステップＳ１５）。キャリア捕獲領域４７は、たとえば、軽イオン、電子、中性子等をｎ−型エピタキシャル層４２に選択的に照射することによって形成される。軽イオンは、水素イオン（Ｈ＋）、ヘリウムイオン（Ｈｅ＋）、ボロンイオン（Ｂ＋）のうちの少なくとも一種を含んでいてもよい。
【０２９２】
次に、アニール処理法によって、ｎ−型エピタキシャル層４２に形成された結晶欠陥が一部回復される（ステップＳ１６）。アニール処理法は、１５００℃未満（たとえば１２００℃以下）の雰囲気下で行われてもよい。アニール処理工程（ステップＳ１６）は、必ずしも実施される必要はなく、除かれてもよい。
【０２９３】
キャリア捕獲領域４７の深さや拡がりは、軽イオン、電子、中性子等の照射エネルギー（照射装置による加速電圧）を調整することによって制御できる。また、結晶欠陥の密度は、軽イオン、電子、中性子等の照射時間によって制御できる。これらの条件を適宜調整することにより、前述の第１形態例〜第７形態例に係るキャリア捕獲領域４７を形成できる。
【０２９４】
キャリア捕獲領域４７の形成工程（ステップＳ１５およびステップＳ１６）は、ゲート絶縁膜の形成工程（ステップＳ１４）に先立って実施されてもよい。また、キャリア捕獲領域４７の形成工程（ステップＳ１５およびステップＳ１６）は、ｐ型ボディ領域４４やｎ＋型ソース領域４５等の形成工程（ステップＳ１２およびステップＳ１３）に先立って実施されてもよい。
【０２９５】
次に、ｎ−型エピタキシャル層４２の第１主面３３の上に、ゲート電極５６が形成される（ステップＳ１７）。この工程では、まず、ｎ−型エピタキシャル層４２の第１主面３３の上にゲート電極５６のベースとなる導電体層が形成される。
【０２９６】
導電体層は、ＣＶＤ法によって形成されてもよい。次に、導電体層の不要な部分が選択的に除去される。導電体層の不要な部分は、エッチング法によって除去されてもよい。これにより、ゲート電極５６が形成される。
【０２９７】
次に、ｎ−型エピタキシャル層４２の第１主面３３の上に、絶縁層５７が形成される（ステップＳ１８）。絶縁層５７は、ＣＶＤ法によって、形成されてもよい。
【０２９８】
次に、絶縁層５７に、コンタクト孔５８が形成される（ステップＳ１９）。この工程では、まず、所定パターンを有するマスクが絶縁層５７の上に形成される。マスクは、コンタクト孔５８を形成すべき領域を露出させる開口を有している。
【０２９９】
次に、マスクを介するエッチング法により、絶縁層５７の不要な部分が選択的に除去される。これにより、絶縁層５７に、コンタクト孔５８が形成される。
【０３００】
次に、ｎ−型エピタキシャル層４２の第１主面３３に、ゲートパッド電極３８およびソースパッド電極３９が形成される（ステップＳ２０）。ゲートパッド電極３８およびソースパッド電極３９は、スパッタ法やめっき法によって形成されてもよい。
【０３０１】
また、ｎ＋型半導体基板４１の第２主面３４に、ドレインパッド電極４３が形成される（ステップＳ２１）。ドレインパッド電極４３は、スパッタ法やめっき法によって形成されてもよい。
【０３０２】
ドレインパッド電極４３の形成工程（ステップＳ２１）の後に、ゲートパッド電極３８およびソースパッド電極３９の形成工程（ステップＳ２０）が実施されてもよい。以上を含む工程を経て、半導体装置３１が製造される。
【０３０３】
以上、半導体装置３１の製造方法では、軽イオン、電子、中性子等をｎ−型エピタキシャル層４２に選択的に照射することによってキャリア捕獲領域４７を形成できる（ステップＳ１５およびステップＳ１６）。
【０３０４】
したがって、キャリア捕獲領域４７を形成する上で複雑な製造工程を要しない。よって、製造容易であり、オン抵抗の低減および耐圧の向上を図ることができる半導体装置３１を提供できる。
【０３０５】
ここで、キャリア捕獲領域４７に代えてｐ型不純物領域によってスーパージャンクション構造を形成する場合について考える。この構造において、比較的厚いｎ−型エピタキシャル層４２が採用された場合、ｎ−型エピタキシャル層４２の比較的深い位置に対するｐ型不純物の導入が困難となる。そのため、製造の困難さが増す。
【０３０６】
特に、ＳｉＣを含むｎ−型エピタキシャル層４２が採用された場合には、その性質上、シリコン（Ｓｉ）が採用された場合と異なり、ｐ型不純物の拡散が見込めないという問題がある。そのため、製造方法が煩雑になる傾向がある。
【０３０７】
一つの例として、ＳｉＣのエピタキシャル成長とｐ型不純物の注入とを交互に繰り返すことにより、ｎ−型エピタキシャル層４２の厚さ方向に沿うｐ型不純物領域を形成する方法がある。
【０３０８】
他の例として、ｎ−型エピタキシャル層４２にトレンチを形成した後、当該トレンチ内にｐ型のＳｉＣをエピタキシャル成長により埋設することにより、ｐ型不純物領域を形成する方法がある。これらの方法は、ｎ−型エピタキシャル層４２が厚くなるほど、製造の困難さが増す。
【０３０９】
これに対して、半導体装置３１の製造方法では、軽イオン、電子、中性子等の照射量や照射エネルギー等の条件を調整するだけで、ｎ−型エピタキシャル層４２の任意の領域に、任意の結晶欠陥密度Ｎ２を有するキャリア捕獲領域４７を形成できる。
【０３１０】
したがって、ＳｉＣからなるｎ−型エピタキシャル層４２が採用される場合や、比較的厚いｎ−型エピタキシャル層４２が採用される場合には、製造の難易度やコストの観点から、キャリア捕獲領域４７を導入する効果が特に高いといえる。
【０３１１】
キャリア捕獲領域４７の形成工程は、たとえば１μｍ以上１０μｍ以下の比較的薄いｎ−型エピタキシャル層４２が採用される場合に有効である。
【０３１２】
キャリア捕獲領域４７の形成工程は、たとえば１０μｍ以上５０μｍ以下の比較的厚いｎ−型エピタキシャル層４２が採用される場合にも有効である。
【０３１３】
キャリア捕獲領域４７の形成工程は、たとえば５０μｍ以上１００μｍ以下の比較的厚いｎ−型エピタキシャル層４２が採用される場合にも有効である。
【０３１４】
キャリア捕獲領域４７の形成工程は、たとえば１００μｍ以上１５０μｍ以下の比較的厚いｎ−型エピタキシャル層４２が採用される場合にも有効である。
【０３１５】
キャリア捕獲領域４７の形成工程は、たとえば１５０μｍ以上２００μｍ以下の比較的厚いｎ−型エピタキシャル層４２が採用される場合にも有効である。
【０３１６】
また、半導体装置３１の製造方法では、ｐ型ボディ領域４４やｎ＋型ソース領域４５等の形成工程（ステップＳ１２およびステップＳ１３）の後に、キャリア捕獲領域４７の形成工程（ステップＳ１５およびステップＳ１６）が実施される。
【０３１７】
したがって、キャリア捕獲領域４７の形成工程の後に、ｐ型ボディ領域４４やｎ＋型ソース領域４５等の形成工程を実行しなくて済む。よって、キャリア捕獲領域４７の形成工程の後に、キャリア捕獲領域４７が極度に加熱されることを抑制できる。よって、結晶欠陥の不所望な回復を抑制できる。
【０３１８】
図２６は、本発明の第３実施形態に係る半導体装置６１の断面図であって、キャリア捕獲領域６４の第１形態例を示す図である。図２６は、前述の図１５に対応する部分の断面図でもある。図２６において、前述の図１５等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０３１９】
半導体装置６１は、トレンチゲート構造６２を含む点、および、キャリア捕獲領域６４を含む点を除いて、半導体装置３１とほぼ同様の構造を有している。
【０３２０】
トレンチゲート構造６２は、平面視において第１方向Ａ（図１４参照）に沿って延びる帯状に形成されている。この形態では、複数のトレンチゲート構造６２が、第２方向Ｂ（図１４参照）に沿って間隔を空けて形成されている。これにより、トレンチゲート構造６２は、平面視においてストライプ状に形成されている。
【０３２１】
トレンチゲート構造６２は、ｎ−型エピタキシャル層４２の第１主面３３に形成されたゲートトレンチ６３（第１トレンチ）に、ゲート絶縁膜５５を挟んで埋め込まれたゲート電極５６を含む。
【０３２２】
ゲートトレンチ６３は、側壁および底壁を含む。ゲートトレンチ６３の側壁は、この形態では、ｎ−型エピタキシャル層４２の第１主面３３に対して垂直に形成されている。ゲートトレンチ６３は、開口面積が底面積よりも大きいテーパ状に形成されていてもよい。
【０３２３】
ゲート絶縁膜５５は、ゲートトレンチ６３の側壁および底壁に沿って形成されている。ゲート絶縁膜５５は、ゲートトレンチ６３内において凹状の空間を区画している。ゲート電極５６は、ゲート絶縁膜５５によって区画された凹状の空間に埋め込まれている。
【０３２４】
ｎ−型エピタキシャル層４２の第１主面３３の表層部において、互いに隣り合うトレンチゲート構造６２の間の領域には、ｐ型ボディ領域４４、ｎ＋型ソース領域４５およびｐ＋型コンタクト領域４６がそれぞれ形成されている。
【０３２５】
ｐ型ボディ領域４４は、平面視において互いに隣り合うトレンチゲート構造６２の間の領域において、第１方向Ａに沿って延びる帯状に形成されている。ｐ型ボディ領域４４は、互いに隣り合うトレンチゲート構造６２によって共有されている。ｐ型ボディ領域４４は、ゲート絶縁膜５５を挟んでゲート電極５６に対向している。
【０３２６】
ｎ＋型ソース領域４５は、ｐ型ボディ領域４４の表層部に形成されている。ｎ＋型ソース領域４５は、平面視においてゲートトレンチ６３の側壁に沿うように、第１方向Ａに沿って延びる帯状に形成されている。ｎ＋型ソース領域４５は、ゲート絶縁膜５５を挟んでゲート電極５６に対向している。
【０３２７】
ｐ＋型コンタクト領域４６は、ｐ型ボディ領域４４の表層部に形成されている。ｐ＋型コンタクト領域４６は、平面視においてｐ型ボディ領域４４の中央部に形成されている。
【０３２８】
ｐ＋型コンタクト領域４６は、平面視において第１方向Ａに沿って延びる帯状に形成されている。ｐ＋型コンタクト領域４６は、ｎ−型エピタキシャル層４２の第１主面３３からｎ＋型ソース領域４５を貫通しており、ｐ型ボディ領域４４に電気的に接続されている。
【０３２９】
ゲート電極５６は、ゲート絶縁膜５５を挟んで、ｎ＋型ソース領域４５、ｐ型ボディ領域４４およびｎ−型エピタキシャル層４２の一部の領域に対向している。ｐ型ボディ領域４４において、ｎ＋型ソース領域４５およびｎ−型エピタキシャル層４２の間の領域がＭＩＳＦＥＴのチャネルである。
【０３３０】
キャリア捕獲領域６４は、ｎ−型エピタキシャル層４２に選択的に導入された結晶欠陥を含む。キャリア捕獲領域６４は、キャリア捕獲領域６４は、キャリア捕獲領域４７とは異なる領域に形成されている点を除いて、前述のキャリア捕獲領域４７と同様の性質を有している。
【０３３１】
以下では、キャリア捕獲領域６４において、キャリア捕獲領域４７とは異なる点についてのみ説明し、それ以外の説明については省略する。
【０３３２】
キャリア捕獲領域６４は、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁よりも下方の領域に形成されている。キャリア捕獲領域６４は、平面視においてゲートトレンチ６３に重なっている。キャリア捕獲領域６４は、この形態では、ゲートトレンチ６３に沿うように第１方向Ａ（図１４参照）に沿って延びている。
【０３３３】
キャリア捕獲領域６４の間の距離ＤＣは、トレンチゲート構造６２の間の距離ＤＴとほぼ等しい。距離ＤＣは、より具体的には、一方のキャリア捕獲領域６４の中央部および他方のキャリア捕獲領域６４の中央部の間の第２方向Ｂに沿う距離である。距離ＤＴは、より具体的には、一方のトレンチゲート構造６２の中央部および他方のトレンチゲート構造６２の中央部の間の第２方向Ｂに沿う距離である。
【０３３４】
各キャリア捕獲領域６４は、各トレンチゲート構造６２に対して一対一対応の関係で形成されている。キャリア捕獲領域６４は、この形態では、ｎ−型エピタキシャル層４２の厚さ方向に沿って延びるコラム状に形成されている。
【０３３５】
キャリア捕獲領域６４は、ゲートトレンチ６３の底壁よりも下方の領域において、上方に位置する第１領域６５および下方に位置する第２領域６６を含む。第１領域６５は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも上方に位置している。第２領域６６は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも下方に位置している。
【０３３６】
ｎ−型エピタキシャル層４２の下方中間領域Ｃｔとは、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁およびｎ＋型半導体基板４１の間の中間部に位置する領域である。図２６では、二点鎖線によって下方中間領域Ｃｔが示されている。
【０３３７】
キャリア捕獲領域６４の第１領域６５は、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁に沿う領域に形成されている。キャリア捕獲領域６４の第１領域６５は、ゲートトレンチ６３の側壁および底壁を接続するエッジ部を覆っていてもよい。
【０３３８】
キャリア捕獲領域６４の第１領域６５は、この形態では、ゲートトレンチ６３の底壁から露出している。キャリア捕獲領域６４の第１領域６５は、ゲート絶縁膜５５を挟んでゲート電極５６と対向している。キャリア捕獲領域６４の第２領域６６は、この形態では、ｎ＋型半導体基板４１に接続されている。
【０３３９】
ｎ−型エピタキシャル層４２において互いに隣り合う２つのキャリア捕獲領域６４の間に位置する部分の第２方向Ｂに沿う距離Ｌは、一方のキャリア捕獲領域６４から拡がる第１空乏層の第１幅Ｗ１および他方のキャリア捕獲領域６４から拡がる第２空乏層の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ≦Ｗ１＋Ｗ２）であってもよい。
【０３４０】
この場合、第１空乏層および第２空乏層は、ｎ−型エピタキシャル層４２において互いに隣り合う２つのキャリア捕獲領域６４の間に位置する部分で互いに重なり合う。これにより、ｎ−型エピタキシャル層４２において互いに隣り合う２つのキャリア捕獲領域６４の間に位置する部分は、空乏化する。
【０３４１】
キャリア捕獲領域６４は、前述のキャリア捕獲領域４７と同様に、ｐ型ボディ領域４４等と交差する交差方向（つまり、第２方向Ｂ）に沿って形成されていてもよい。
【０３４２】
この場合、キャリア捕獲領域６４は、平面視においてトレンチゲート構造６２に交差する第１交差部、および、ｐ型ボディ領域４４に交差する第２交差部を含む。
【０３４３】
キャリア捕獲領域６４は、第１交差部において、下方中間領域Ｃｔよりも上方に位置する第１領域６５、および、下方中間領域Ｃｔよりも下方に位置する第２領域６６を有していてもよい。
【０３４４】
キャリア捕獲領域６４は、第２交差部において、下方中間領域Ｃｔよりも上方に位置する第１領域６５、および、下方中間領域Ｃｔよりも下方に位置する第２領域６６を有していてもよい。
【０３４５】
キャリア捕獲領域６４は、第２交差部において、前述のキャリア捕獲領域４７と同様の構造を有していてもよい（図１８も併せて参照）。より具体的には、キャリア捕獲領域６４は、第２交差部において、ｎ−型エピタキシャル層４２の厚さ方向の中間領域Ｃよりも上方に位置する第１領域４９、および、中間領域Ｃよりも下方に位置する第２領域５０を有していてもよい。
【０３４６】
この場合、キャリア捕獲領域６４の第１領域４９は、ｐ型ボディ領域４４に接していてもよいし、ｐ型ボディ領域４４に対してｎ＋型半導体基板４１側に間隔を空けて形成されていてもよい。
【０３４７】
また、この場合、キャリア捕獲領域６４の第２領域５０は、ｎ＋型半導体基板４１に接続されていてもよいし、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されていてもよい。
【０３４８】
ｎ−型エピタキシャル層４２の第１主面３３の上には、前述の絶縁層５７が形成されている。絶縁層５７は、トレンチゲート構造６２を被覆している。絶縁層５７には、ｎ＋型ソース領域４５、ｐ＋型コンタクト領域４６およびｐ型終端領域４８を露出させるコンタクト孔５８が選択的に形成されている。
【０３４９】
ソースパッド電極３９は、絶縁層５７の上からコンタクト孔５８に入り込んでいる。ソースパッド電極３９は、コンタクト孔５８内において、ｎ＋型ソース領域４５、ｐ＋型コンタクト領域４６およびｐ型終端領域４８と電気的に接続されている。
【０３５０】
キャリア捕獲領域６４の構造は、前述の形態に限定されるものではなく、種々の形態を取り得る。以下、キャリア捕獲領域６４の他の形態例について説明する。
【０３５１】
図２７は、図２６に示すキャリア捕獲領域６４の第２形態例を示す断面図である。図２７において、前述の図２６等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０３５２】
図２７を参照して、キャリア捕獲領域６４の第２領域６６は、この形態例では、ｎ＋型半導体基板４１に接続されている。キャリア捕獲領域６４の第２領域６６は、ｎ−型エピタキシャル層４２内に形成された第１部分６６ａ、および、ｎ＋型半導体基板４１内に形成された第２部分６６ｂを含む。
【０３５３】
第２領域６６の第１部分６６ａの結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層４２のｎ型不純物密度Ｎ１よりも高い（Ｎ２＞Ｎ１）。第２領域６６の第２部分６６ｂの結晶欠陥密度Ｎ２は、ｎ＋型半導体基板４１のｎ型不純物密度Ｎ３よりも低い（Ｎ２＜Ｎ３）。第２領域６６の第２部分６６ｂでは、疑似的にアクセプタとして機能することが抑制されている。
【０３５４】
図２８は、図２６に示すキャリア捕獲領域６４の第３形態例を示す断面図である。図２８において、前述の図２６等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０３５５】
図２８を参照して、キャリア捕獲領域６４の第２領域６６は、この形態例では、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されている。第２領域６６およびｎ＋型半導体基板４１の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０３５６】
図２９は、図２６に示すキャリア捕獲領域６４の第４形態例を示す断面図である。図２９において、前述の図２６等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０３５７】
図２９を参照して、キャリア捕獲領域６４の第１領域６５は、この形態例では、ゲートトレンチ６３の底壁に対して第２主面３４側に間隔を空けて形成されている。第１領域４９およびゲートトレンチ６３の底壁の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０３５８】
図３０は、図２６に示すキャリア捕獲領域６４の第５形態例を示す断面図である。図３０において、前述の図２６等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０３５９】
図３０を参照して、キャリア捕獲領域６４の第１領域６５は、この形態例では、ｎ−型エピタキシャル層４２の内部で浮遊している。
【０３６０】
すなわち、キャリア捕獲領域６４の第１領域６５は、ｎ−型エピタキシャル層４２の第１主面３３に対して第２主面３４側に間隔を空けて形成されている。第１領域６５およびｎ−型エピタキシャル層４２の第１主面３３の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０３６１】
また、キャリア捕獲領域６４の第２領域６６は、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されている。第２領域６６およびｎ＋型半導体基板４１の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０３６２】
図３１は、図２６に示すキャリア捕獲領域６４の第６形態例を示す断面図である。図３１において、前述の図２６等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０３６３】
図３１を参照して、キャリア捕獲領域６４は、この形態例では、複数の分割部分６７を含む。複数の分割部分６７は、ゲートトレンチ６３の底壁およびｎ＋型半導体基板４１の間の領域において、ｎ−型エピタキシャル層４２の厚さ方向に沿って間隔を空けて形成されている。
【０３６４】
複数の分割部分６７のうち、下方中間領域Ｃｔよりも上方に位置する最上の分割部分６７は、第１領域６５を形成している。複数の分割部分６７のうち、下方中間領域Ｃｔよりも下方に位置する最下の分割部分６７は、第２領域６６を形成している。
【０３６５】
複数の分割部分６７は、異なる厚さをそれぞれ有していてもよい。複数の分割部分６７は、異なる結晶欠陥密度Ｎ２をそれぞれ有していてもよい。また、複数の分割部分６７は、ｎ−型エピタキシャル層４２の厚さ方向に沿って等間隔に形成されていてもよい。また、複数の分割部分６７は、ｎ−型エピタキシャル層４２の厚さ方向に沿って不等間隔に形成されていてもよい。
【０３６６】
図３２は、図２６に示すキャリア捕獲領域６４の第７形態例を示す断面図である。図３２において、前述の図２６等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０３６７】
キャリア捕獲領域６４は、この形態例では、第１方向Ａに沿って延びている。キャリア捕獲領域６４は、ｐ型ボディ領域４４に沿って形成されており、かつ、平面視においてｐ型ボディ領域４４に重なっている。
【０３６８】
キャリア捕獲領域６４の間の距離ＤＣは、ｐ型ボディ領域４４の間の距離ＤＢとほぼ等しい。各キャリア捕獲領域６４は、ｎ−型エピタキシャル層４２におけるｐ型ボディ領域４４の下方の領域において、各ｐ型ボディ領域４４に対して一対一対応の関係で形成されている。
【０３６９】
キャリア捕獲領域６４は、第１領域６５および第２領域６６に代えて、第１領域６８および第２領域６９を有している。第１領域６８は、ｎ−型エピタキシャル層４２の中間領域Ｃよりも上方に位置している。
【０３７０】
第２領域６９は、ｎ−型エピタキシャル層４２の中間領域Ｃよりも下方に位置している。第１領域６８は、ｐ型ボディ領域４４に接していてもよい。第２領域６９は、ｎ＋型半導体基板４１に接続されていてもよい。
【０３７１】
図３３は、図２６に示すキャリア捕獲領域６４の第８形態例を示す断面図である。図３３において、前述の図２６等において述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０３７２】
図３３を参照して、キャリア捕獲領域６４は、この形態例では、ｎ−型エピタキシャル層４２において、ゲートトレンチ６３の側壁および底壁に沿う領域に形成されている。
【０３７３】
キャリア捕獲領域６４は、この形態例では、第１領域６５および第２領域６９に加えて、ゲートトレンチ６３の側壁を被覆する第３領域７０を含む。
【０３７４】
第３領域７０は、ゲートトレンチ６３の側壁に沿って延び、ｎ−型エピタキシャル層４２におけるゲートトレンチ６３の底壁側の領域において、第１領域６５に接続されている。
【０３７５】
第３領域７０は、ｎ−型エピタキシャル層４２の中間領域Ｃを横切っている。第３領域７０は、この形態では、ｎ−型エピタキシャル層４２の第１主面３３から露出している。第３領域７０は、ｎ−型エピタキシャル層４２の第１主面３３に対して、第２主面３４側に間隔を空けて形成されていてもよい。
【０３７６】
第３領域７０の結晶欠陥密度Ｎ２は、ｎ＋型ソース領域４５のｎ型不純物密度Ｎ４よりも低い（Ｎ２＜Ｎ４）。したがって、第３領域７０においてｎ＋型ソース領域４５内に存在する部分では、疑似的にアクセプタとして機能することが抑制されている。
【０３７７】
第１形態例〜第８形態例に係るキャリア捕獲領域６４のうちの２つ以上の形態例が、それらの間で任意に組み合わされた形態例が適用されてもよい。
【０３７８】
たとえば、第１形態例に係るキャリア捕獲領域６４を有している一方で、第２形態例〜第８形態例に係るキャリア捕獲領域６４のいずれか一つまたは複数を有する形態例が適用されてもよい。
【０３７９】
たとえば、キャリア捕獲領域６４の第１領域６５がゲートトレンチ６３の底壁から露出し、第２領域６６がｎ＋型半導体基板４１に接続された構造（図２６参照）が、第６形態例に係るキャリア捕獲領域６４の構造（図３１参照）に適用されてもよい。この場合、最上の分割部分６７が、ゲートトレンチ６３の底壁から露出する。また、最下の分割部分６７が、ｎ＋型半導体基板４１に接続される。
【０３８０】
たとえば、第３形態例に係るキャリア捕獲領域６４の構造（図２８参照）が、第７形態例に係るキャリア捕獲領域６４の構造（図３２参照）に適用されてもよい。
【０３８１】
この場合、第７形態例に係るキャリア捕獲領域６４において、第２領域６９は、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けた構造を有していてもよい。
【０３８２】
たとえば、第５形態例に係るキャリア捕獲領域６４の構造（図３０参照）が、第７形態例に係るキャリア捕獲領域６４の構造（図３２参照）に適用されてもよい。
【０３８３】
この場合、第７形態例に係るキャリア捕獲領域６４は、ｎ−型エピタキシャル層４２の内部で浮遊するように形成される。すなわち、第７形態例に係るキャリア捕獲領域６４において、第１領域６８は、ｐ型ボディ領域４４に対して第２主面３４側に間隔を空けて形成される。また、第２領域６９は、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成される。
【０３８４】
たとえば、第６形態例に係るキャリア捕獲領域６４の構造（図３１参照）が、第７形態例に係るキャリア捕獲領域６４の構造（図３４参照）に適用されてもよい。
【０３８５】
この場合、第７形態例に係るキャリア捕獲領域６４は、ｐ型ボディ領域４４およびｎ＋型半導体基板４１の間の領域において、ｎ−型エピタキシャル層４２の厚さ方向に沿って間隔を空けて形成された複数の分割部分６７を含む。
【０３８６】
図３４は、図２６の半導体装置６１の製造方法の一例を示す工程図である。
【０３８７】
半導体装置６１の製造方法は、ゲートトレンチ６３の形成工程（ステップＳ１０１）を含む点で、半導体装置３１の製造方法とは異なっている。ゲートトレンチ６３の形成工程（ステップＳ１０１）は、ｎ−型エピタキシャル層４２の形成工程（ステップＳ１１）の後、不純物の導入工程（ステップＳ１２およびステップＳ１３）に先立って実行される。
【０３８８】
以下では、半導体装置３１の製造方法とは異なる点についてのみ説明し、それ以外についての説明は省略する。
【０３８９】
ゲートトレンチ６３の形成工程（ステップＳ１０１）では、まず、ｎ−型エピタキシャル層４２の第１主面３３の上に、所定パターンを有するマスクが形成される。マスクは、ゲートトレンチ６３を形成すべき領域を露出させる開口を有している。
【０３９０】
次に、マスクを介するエッチング法により、ｎ−型エピタキシャル層４２の不要な部分が選択的に除去される。これにより、ゲートトレンチ６３がｎ−型エピタキシャル層４２の第１主面３３に形成される。
【０３９１】
不純物の導入工程（ステップＳ１２およびステップＳ１３）は、ｎ−型エピタキシャル層４２の第１主面３３の表層部において、互いに隣り合うゲートトレンチ６３の間の領域にｐ型不純物およびｎ型不純物を選択的に導入する工程を含む。これにより、ｐ型ボディ領域４４、ｎ＋型ソース領域４５およびｐ＋型コンタクト領域４６がそれぞれ形成される。
【０３９２】
ゲート絶縁膜５５の形成工程（ステップＳ１４）は、この形態では、ゲートトレンチ６３の側壁および底壁に沿ってゲート絶縁膜５５を形成する工程を含む。ゲート絶縁膜５５、熱酸化処理またはＣＶＤ法によって形成されてもよい。
【０３９３】
ゲートトレンチ６３の形成工程（ステップＳ１０１）は、不純物の導入工程（ステップＳ１２およびステップＳ１３）の後、ゲート絶縁膜５５の形成工程（ステップＳ１４）に先立って実行されてもよい。
【０３９４】
キャリア捕獲領域６４の形成工程（ステップＳ１５およびステップＳ１６）は、この形態では、ゲートトレンチ６３の内壁面、より具体的には、ゲートトレンチ６３の底壁からｎ−型エピタキシャル層４２内に、軽イオン、電子、中性子等を選択的に照射する工程を含む。これにより、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁よりも下方の領域に、キャリア捕獲領域６４が形成される。
【０３９５】
軽イオン、電子、中性子等は、ゲートトレンチ６３の側壁および底壁からｎ−型エピタキシャル層４２内に照射されてもよい。この場合、ゲートトレンチ６３の側壁および底壁に沿うキャリア捕獲領域６４が形成される。
【０３９６】
キャリア捕獲領域６４の形成工程（ステップＳ１５およびステップＳ１６）は、不純物の導入工程（ステップＳ１２およびステップＳ１３）の後、ゲート絶縁膜５５の形成工程（ステップＳ１４）に先立って実行されてもよい。
【０３９７】
この場合、キャリア捕獲領域６４の形成工程（ステップＳ１５およびステップＳ１６）の後、ゲート電極５６の形成工程（ステップＳ１７）に先立って、ゲートトレンチ６３の形成工程（ステップＳ１０１）およびゲート絶縁膜５５の形成工程（ステップＳ１４）が、この順に実行されてもよい。
【０３９８】
ゲート電極５６の形成工程（ステップＳ１７）は、ゲートトレンチ６３を埋めて、ｎ−型エピタキシャル層４２の第１主面３３を被覆する導電体層を形成する工程を含む。導電体層、ＣＶＤ法によって形成されてもよい。
【０３９９】
また、ゲート電極５６の形成工程（ステップＳ１７）は、導電体層においてｎ−型エピタキシャル層４２の第１主面３３を被覆する部分を選択的に除去する工程を含む。導電体層の不要な部分は、エッチング法によって除去されてもよい。これにより、ゲートトレンチ６３内にゲート電極５６が形成される。
【０４００】
その後、ステップＳ１８〜ステップＳ２１を経て半導体装置６１が製造される。
【０４０１】
以上のように、半導体装置６１は、ｎ−型エピタキシャル層４２においてトレンチゲート構造６２よりも下方の領域に形成されたキャリア捕獲領域６４を含む。これにより、ｎ−型エピタキシャル層４２に電圧が印加されたとき、ｎ−型エピタキシャル層４２の厚さ方向に沿って電界強度が低下するのを抑制できる。
【０４０２】
とりわけ、半導体装置６１では、キャリア捕獲領域６４が、下方中間領域Ｃｔよりも上方に位置する第１領域６５、および、下方中間領域Ｃｔよりも下方に位置する第２領域６６を有している。
【０４０３】
したがって、キャリア捕獲領域６４により、下方中間領域Ｃｔよりも上方の領域および下方中間領域Ｃｔよりも下方の領域において、電界強度の低下を抑制できる。
【０４０４】
このように、半導体装置６１によっても、第２実施形態において述べた作用効果と同様の作用効果を奏することができる。
【０４０５】
図３５は、本発明の第４実施形態に係る半導体装置７１の断面図である。図３５は、図２６に対応する部分の断面図でもある。図３５において、図２６等において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【０４０６】
半導体装置７１は、トレンチソース構造７２が形成されている点、キャリア捕獲領域６４に代えてキャリア捕獲領域７３が形成されている点において、半導体装置６１とは異なる。図３５では、クロスハッチングによってキャリア捕獲領域７３が示されている。
【０４０７】
トレンチソース構造７２は、互いに隣り合うトレンチゲート構造６２の間の領域に形成されている。トレンチソース構造７２は、この形態では、平面視において互いに隣り合うトレンチゲート構造６２の間の領域に、第１方向Ａに沿って延びる帯状に形成されている。
【０４０８】
トレンチソース構造７２は、互いに隣り合うトレンチゲート構造６２の間の領域において、平面視において第１方向Ａに沿って間隔を空けて形成された複数の分割部分を含んでいてもよい。
【０４０９】
トレンチソース構造７２は、ｎ−型エピタキシャル層４２の第１主面３３に形成されたソーストレンチ７４（第２トレンチ）に埋め込まれた埋め込みソース電極７５を含む。
【０４１０】
ソーストレンチ７４は、側壁および底壁を含む。ソーストレンチ７４の側壁は、この形態では、ｎ−型エピタキシャル層４２の第１主面３３に対して垂直に形成されている。ソーストレンチ７４は、開口面積が底面積よりも大きいテーパ状に形成されていてもよい。
【０４１１】
ソーストレンチ７４は、この形態では、ゲートトレンチ６３の形成工程（図３４のステップＳ１０１）を利用して形成されている。すなわち、ゲートトレンチ６３の形成工程（図３４のステップＳ１０１）は、同一のマスクを介するエッチング法によって形成されている。
【０４１２】
この工程では、ゲートトレンチ６３およびソーストレンチ７４が、ｎ−型エピタキシャル層４２の第１主面３３に同時に形成される。したがって、ソーストレンチ７４は、ゲートトレンチ６３の形状および深さとほぼ等しい形状および深さを有している。
【０４１３】
ソーストレンチ７４は、ゲートトレンチ６３の形成工程（図３４のステップＳ１０１）とは異なる工程を経て形成されていてもよい。したがって、ソーストレンチ７４は、ゲートトレンチ６３の形状および深さとは異なる形状および深さを有していてもよい。
【０４１４】
ｐ型ボディ領域４４は、不純物の導入工程（図３４のステップＳ１２およびステップＳ１３）において、ｎ−型エピタキシャル層４２の第１主面３３の表層部に加えて、ソーストレンチ７４の側壁および底壁にｐ型不純物を導入することにより形成されている。
【０４１５】
ｐ型ボディ領域４４は、第１部分７６および第２部分７７を含む。ｐ型ボディ領域４４の第１部分７６は、ｎ−型エピタキシャル層４２の第１主面３３の表層部に形成されている。ｐ型ボディ領域４４の第２部分７７は、ｎ−型エピタキシャル層４２においてソーストレンチ７４の側壁および底壁に沿う領域に形成されている。
【０４１６】
ｎ＋型ソース領域４５は、ｐ型ボディ領域４４の第１部分７６の表層部に形成されている。ｎ＋型ソース領域４５は、ゲートトレンチ６３およびソーストレンチ７４の間の領域に形成されている。
【０４１７】
ｎ＋型ソース領域４５は、平面視においてゲートトレンチ６３の側壁およびソーストレンチ７４の側壁に沿うように形成されている。ｎ＋型ソース領域４５は、第１方向Ａに沿って延びる帯状に形成されている。
【０４１８】
ｎ＋型ソース領域４５は、ソーストレンチ７４の側壁から露出している。ｎ＋型ソース領域４５は、ｎ−型エピタキシャル層４２の第１主面３３の上において、ソースパッド電極３９と電気的に接続されている。また、ｎ＋型ソース領域４５は、埋め込みソース電極７５と電気的に接続されている。
【０４１９】
ｐ＋型コンタクト領域４６は、不純物の導入工程（図３４のステップＳ１２およびステップＳ１３）において、ソーストレンチ７４の底壁にｐ型不純物を導入することにより形成されている。
【０４２０】
ｐ＋型コンタクト領域４６は、ｐ型ボディ領域４４の第２部分７７において、ソーストレンチ７４の底壁に沿う領域に形成されている。ｐ＋型コンタクト領域４６は、埋め込みソース電極７５と電気的に接続されている。
【０４２１】
キャリア捕獲領域７３は、キャリア捕獲領域６４と同様の構造を有している。キャリア捕獲領域７３としては、第１形態例〜第８形態例に係るキャリア捕獲領域６４、ならびに、それらを任意に組み合わせた形態例を適用できる。キャリア捕獲領域７３において、キャリア捕獲領域６４と対応する部分には、同一の参照符号を付して説明を省略する。
【０４２２】
ソースパッド電極３９は、ｎ−型エピタキシャル層４２の第１主面３３の上からソーストレンチ７４内に入り込んでいる。ソースパッド電極３９のうちソーストレンチ７４内に形成された部分により、埋め込みソース電極７５が形成されている。
【０４２３】
埋め込みソース電極７５は、ソーストレンチ７４とは異なる導電材料により形成されていてもよい。埋め込みソース電極７５は、ゲート電極５６の形成工程（図３４のステップＳ１７）においてゲート電極５６と同時に形成されてもよい。埋め込みソース電極７５は、ゲート電極５６と同一の導電材料により形成されてもよい。
【０４２４】
以上、半導体装置７１のように、トレンチゲート構造６２に加えてトレンチソース構造７２を含む構造によっても、第３実施形態において述べた作用効果と同様の作用効果を奏することができる。
【０４２５】
図３６は、図３５に示すキャリア捕獲領域７３の第２形態例を示す断面図である。図３６において、図３５等において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【０４２６】
キャリア捕獲領域７３は、この形態例では、ｎ−型エピタキシャル層４２においてソーストレンチ７４の底壁およびｎ＋型半導体基板４１の間の領域に形成されている。
【０４２７】
キャリア捕獲領域７３の間の距離ＤＣは、ソーストレンチ７４の間の距離ＤＳＴとほぼ等しい。距離ＤＳＴは、より具体的には、一方のソーストレンチ７４の中央部および他方のソーストレンチ７４の中央部の間の第２方向Ｂに沿う距離である。
【０４２８】
各キャリア捕獲領域７３は、各トレンチソース構造７２に対して一対一対応の関係で形成されている。キャリア捕獲領域７３は、ソーストレンチ７４の底壁よりも下方の領域において、上方に位置する第１領域７８および下方に位置する第２領域７９を含む。
【０４２９】
第１領域７８は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｓｔよりも上方に位置している。第２領域７９は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｓｔよりも下方に位置している。
【０４３０】
ｎ−型エピタキシャル層４２の下方中間領域Ｃｓｔとは、ｎ−型エピタキシャル層４２においてソーストレンチ７４の底壁およびｎ＋型半導体基板４１の間の中間部に位置する領域である。図２６では、二点鎖線によって下方中間領域Ｃｓｔが示されている。
【０４３１】
ソーストレンチ７４は、この形態例では、ゲートトレンチ６３とほぼ等しい深さで形成されている。ｎ−型エピタキシャル層４２の下方中間領域Ｃｓｔは、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔとほぼ一致している。
【０４３２】
第１領域７８は、ｐ型ボディ領域４４の第２部分７７に接続されていてもよい。第１領域７８は、ソーストレンチ７４の底壁に接続されていてもよい。この場合、ｐ型ボディ領域４４およびｐ＋型コンタクト領域４６は、ｎ−型エピタキシャル層４２におけるソーストレンチ７４の底壁外の領域に形成されていてもよい。第２領域７９は、ｎ＋型半導体基板４１に接続されていてもよい。
【０４３３】
第１領域７８は、ｐ型ボディ領域４４の第２部分７７に対して第２主面３４側に間隔を空けて形成されていてもよい。また、第２領域７９は、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されていてもよい。
【０４３４】
第２領域７９は、ｎ−型エピタキシャル層４２内に形成された第１部分、および、ｎ＋型半導体基板４１内に形成された第２部分を含んでいてもよい。この場合、第２領域６６の第１部分の結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層４２のｎ型不純物密度Ｎ１よりも高い（Ｎ２＞Ｎ１）。
【０４３５】
また、第２領域６６の第２部分の結晶欠陥密度Ｎ２は、ｎ＋型半導体基板４１のｎ型不純物密度Ｎ３よりも低い（Ｎ２＜Ｎ３）。第２領域６６の第２部分では、疑似的にアクセプタとして機能することが抑制される。
【０４３６】
キャリア捕獲領域７３は、ソーストレンチ７４の底壁およびｎ＋型半導体基板４１の間の領域において、浮遊するように形成されていてもよい。
【０４３７】
すなわち、第１領域７８は、ｐ型ボディ領域４４の第２部分７７に対して、第２主面３４側に間隔を空けて形成されていてもよい。また、第２領域７９は、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されていてもよい。
【０４３８】
キャリア捕獲領域７３は、ソーストレンチ７４の底壁およびｎ＋型半導体基板４１の間の領域において、ｎ−型エピタキシャル層４２の厚さ方向に沿って間隔を空けて形成された複数の分割部分を含んでいてもよい。
【０４３９】
この場合、複数の分割部分において、最上の分割部分は、ソーストレンチ７４の底壁から露出していてもよいし、ソーストレンチ７４の底壁よりも下方の領域に形成されていてもよい。また、複数の分割部分において、最下の分割部分は、ｎ＋型半導体基板４１に接続されていてもよいし、ｎ＋型半導体基板４１から間隔を空けて形成されていてもよい。
【０４４０】
図３７は、第１実施形態〜第４実施形態に係る半導体装置１，３１，６１，７１が組み込まれ得る半導体パッケージ３０１の斜視図である。
【０４４１】
半導体パッケージ３０１は、アイランド部３０５、半導体チップ３０２と、複数（この形態では３本）の端子３０３と、封止樹脂３０４とを含む。図３７では、明瞭化のため、封止樹脂３０４の内部を透視して示している。また、図３７では、半導体装置３１が半導体チップ３０２として組み込まれた例が示されている。
【０４４２】
アイランド部３０５は、金属板を含む。アイランド部３０５は、Ｃｕ等の金属材料を含んでいてもよい。アイランド部３０５は、平面視において四角形状に形成されている。
【０４４３】
アイランド部３０５は、半導体チップ３０２よりも大きな面積を有している。半導体チップ３０２のドレインパッド電極４３は、ダイボンディングによってアイランド部３０５に電気的に接続されている。
【０４４４】
複数の端子３０３は、金属板を含む。端子３０３は、Ｃｕ等の金属材料を含んでいてもよい。複数の端子３０３は、第１端子３０３Ａ、第２端子３０３Ｂおよび第３端子３０３Ｃを含む。
【０４４５】
第１端子３０３Ａ、第２端子３０３Ｂおよび第３端子３０３Ｃは、アイランド部３０５の一辺に沿って間隔を空けて配列されている。第１端子３０３Ａは、アイランド部３０５の一辺から帯状に引き出されている。
【０４４６】
第２端子３０３Ｂおよび第３端子３０３Ｃは、アイランド部３０５から間隔を空けて形成されている。第２端子３０３Ｂおよび第３端子３０３Ｃは、第１端子３０３Ａを両側から挟み込んでいる。第２端子３０３Ｂおよび第３端子３０３Ｃは、第１端子３０３Ａに平行な帯状に形成されている。
【０４４７】
半導体チップ３０２のゲートパッド電極３８は、導線３０７を介して、第２端子３０３Ｂに電気的に接続される。導線３０７は、ボンディングワイヤ等であってもよい。
【０４４８】
半導体チップ３０２のソースパッド電極３９は、導線３０８を介して、第３端子３０３Ｃに電気的に接続される。導線３０８は、ボンディングワイヤ等であってもよい。
【０４４９】
半導体装置３１に代えて半導体装置１が、半導体チップ３０２として採用されてもよい。この場合、半導体装置１のカソードパッド電極１３は、ダイボンディングによってアイランド部３０５に電気的に接続されていてもよい。
【０４５０】
また、半導体装置１のアノードパッド電極８は、導線を介して、第２端子３０３Ｂおよび第３端子３０３Ｃのいずれか一方または双方に電気的に接続されていてもよい。導線は、ボンディングワイヤ等であってもよい。
【０４５１】
半導体装置１のアノードパッド電極８およびカソードパッド電極１３の接続形態を入れ替えてもよい。半導体装置１のアノードパッド電極８が、ダイボンディングによってアイランド部３０５に電気的に接続されていてもよい。
【０４５２】
半導体装置３１に代えて半導体装置６１または半導体装置７１が、半導体チップ３０２として採用されてもよい。これらの場合、半導体パッケージ３０１の内部構造は、図３７に示されるものと同様となる。
【０４５３】
図３８は、第１実施形態〜第４実施形態に係る半導体装置１，３１，６１，７１が組み込まれ得るインバータ回路４０１（インバータ）を示す回路図である。
【０４５４】
図３８を参照して、インバータ回路４０１は、三相モータＭが負荷として接続される三相インバータ回路である。インバータ回路４０１は、直流電源４０２およびスイッチ部４０３を含む。
【０４５５】
直流電源４０２の電圧は、たとえば１００Ｖ以上１００００Ｖ以下である。直流電源４０２の高電圧側には、高電圧配線４０４が接続されている。直流電源４０２の低電圧側には、低電圧配線４０５が接続されている。
【０４５６】
スイッチ部４０３は、Ｕ相アーム回路４０６、Ｖ相アーム回路４０７およびＷ相アーム回路４０８を含む。Ｕ相アーム回路４０６、Ｖ相アーム回路４０７およびＷ相アーム回路４０８は、三相モータＭのＵ相、Ｖ相およびＷ相にそれぞれ対応している。
【０４５７】
Ｕ相アーム回路４０６、Ｖ相アーム回路４０７およびＷ相アーム回路４０８は、高電圧配線４０４および低電圧配線４０５の間に並列に接続されている。Ｕ相アーム回路４０６、Ｖ相アーム回路４０７およびＷ相アーム回路４０８は、ハイサイドアームの第１スイッチング素子ＳＷ１およびローサイドアームの第２スイッチング素子ＳＷ２をそれぞれ含む。
【０４５８】
ここでは、半導体装置３１が、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２として採用されている。半導体装置３１を含む半導体パッケージ３０１が、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２として採用されてもよい。
【０４５９】
半導体装置３１（半導体パッケージ３０１に含まれる半導体装置３１）に代えて、半導体装置６１や半導体装置７１が第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２として採用されてもよい。
【０４６０】
第１スイッチング素子ＳＷ１のソースパッド電極３９およびドレインパッド電極４３の間には、第１回生ダイオードＤ１が接続されている。第２スイッチング素子ＳＷ２のソースパッド電極３９およびドレインパッド電極４３の間には、第２回生ダイオードＤ２が接続されている。
【０４６１】
ここでは、半導体装置１が、第１回生ダイオードＤ１および第２回生ダイオードＤ２として採用されている。半導体装置１を含む半導体パッケージ３０１が、第１回生ダイオードＤ１および第２回生ダイオードＤ２として採用されてもよい。
【０４６２】
第１スイッチング素子ＳＷ１の寄生ダイオードを使用する場合には、第１回生ダイオードＤ１は除かれてもよい。第２スイッチング素子ＳＷ２の寄生ダイオードを使用する場合には、第２回生ダイオードＤ２は除かれてもよい。
【０４６３】
第１回生ダイオードＤ１のアノードパッド電極８は、第１スイッチング素子ＳＷ１のソースパッド電極３９と電気的に接続されている。第１回生ダイオードＤ１のカソードパッド電極１３は、第１スイッチング素子ＳＷ１のドレインパッド電極４３と電気的に接続されている。
【０４６４】
第２回生ダイオードＤ２のアノードパッド電極８は、第２スイッチング素子ＳＷ２のソースパッド電極３９と電気的に接続されている。第２回生ダイオードＤ２のカソードパッド電極１３は、第２スイッチング素子ＳＷ２のドレインパッド電極４３と電気的に接続されている。
【０４６５】
第１スイッチング素子ＳＷ１のゲートパッド電極３８には、ハイサイド用の第１ゲートドライバ４０９が接続されている。第１スイッチング素子ＳＷ１は、第１ゲートドライバ４０９によって駆動制御される。
【０４６６】
第２スイッチング素子ＳＷ２のゲートパッド電極３８には、ローサイド用の第２ゲートドライバ４１０が接続されている。第２スイッチング素子ＳＷ２は、第２ゲートドライバ４１０によって駆動制御される。
【０４６７】
Ｕ相アーム回路４０６において第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２の接続部は、Ｕ相配線４１１を介して三相モータＭのＵ相に接続されている。
【０４６８】
Ｖ相アーム回路４０７において第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２の接続部は、Ｖ相配線４１２を介して三相モータＭのＶ相に接続されている。
【０４６９】
Ｗ相アーム回路４０８において第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２の接続部は、Ｗ相配線４１３を介して三相モータＭのＷ相に接続されている。
【０４７０】
インバータ回路４０１では、Ｕ相アーム回路４０６、Ｖ相アーム回路４０７およびＷ相アーム回路４０８の第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２が所定のスイッチングパターンでオンオフ制御される。これにより、三相モータＭが正弦波駆動される。
【０４７１】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
【０４７２】
前述の各実施形態において、ワイドバンドギャップ半導体に代えてシリコン（Ｓｉ）からなるｎ＋型半導体基板１１，４１が採用されてもよい。
【０４７３】
前述の各実施形態において、ワイドバンドギャップ半導体に代えてシリコン（Ｓｉ）からなるｎ−型エピタキシャル層１２，４２が採用されてもよい。
【０４７４】
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされていてもよい。この場合、前述の各実施形態では、ｎ−型エピタキシャル層１２，４２に代えてｐ−型エピタキシャル層１２，４２が形成される。
【０４７５】
この場合、ｐ−型エピタキシャル層１２，４２に含まれる多数キャリアである正孔が、キャリア捕獲領域１５，４７，６４に含まれる結晶欠陥によって捕獲される。したがって、キャリア捕獲領域１５，４７，６４に含まれる結晶欠陥は、ドナーと同様の機能を有している。
【０４７６】
より具体的には、ｐ−型エピタキシャル層１２，４２に導入されたｐ型不純物は、正孔を放出することにより、負にイオン化する。キャリア捕獲領域１５，４７，６４は、正孔の捕獲によって、負にイオン化したｐ型不純物とは反対の正に帯電する。つまり、キャリア捕獲領域１５，４７，６４は、疑似的にドナーとして機能する。
【０４７７】
このようなキャリア捕獲領域１５，４７，６４によってもｐ−型エピタキシャル層１２，４２に電圧が印加されたとき、ｐ−型エピタキシャル層１２，４２の厚さ方向に沿って電界強度が低下するのを抑制できる。その結果、耐圧を向上できる。
【０４７８】
前述の各実施形態において、ｐ型不純物を含むｐ型終端領域１７，４８に代えて、結晶欠陥を含む終端領域が形成されていてもよい。結晶欠陥を含む終端領域は、ｎ−型エピタキシャル層１２の第１主面３の表層部に形成されている点を除いて、前述のキャリア捕獲領域１５，４７，６４と同様の構造を有していてもよい。ｐ型不純物および結晶欠陥の両方を含む終端領域が形成されていてもよい。
【０４７９】
前述の第１実施形態において、図３９に示されるｐ型終端領域１７が採用されてもよい。図３９は、半導体装置１のｐ型終端領域１７の他の形態例を示す断面図である。図３９において、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
【０４８０】
ｐ型終端領域１７は、この形態例では、一つのｐ型不純物領域によって形成されている。ｐ型終端領域１７は、比較的幅広な帯状に形成されている。ｐ型終端領域１７の外周縁は、チップ本体２の側面５から内方領域に間隔を空けて形成されている。ｐ型終端領域１７は、平面視において外側領域７の５０％以上の領域を占めていてもよい。
【０４８１】
前述の第２実施形態〜第４実施形態において、図３９に示されるｐ型終端領域１７と同様の構造を有するｐ型終端領域４８が採用されてもよい。
【０４８２】
前述の第１実施形態において、図４０に示されるｐ型終端領域１７が採用されてもよい。図４０は、半導体装置１のｐ型終端領域１７のさらに他の形態例を示す断面図である。図４０において、半導体装置１に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
【０４８３】
ｐ型終端領域１７は、この形態例では、一つのｐ型不純物領域によって形成されている。ｐ型終端領域１７は、比較的幅広な帯状に形成されている。ｐ型終端領域１７の外周縁は、チップ本体２の側面５から露出している。ｐ型終端領域１７は、素子形成領域６を区画しており、かつ、外側領域７を形成している。
【０４８４】
前述の第２実施形態〜第４実施形態において、図４０に示されるｐ型終端領域１７と同様の構造を有するｐ型終端領域４８が採用されてもよい。
【０４８５】
チップ本体２，３２の側面５，３５からｐ型終端領域１７，４８が露出した構造は、前述の各実施形態において採用できる。この場合、最外側に位置するｐ型終端領域１７Ｅ，４８Ｅの外周縁がチップ本体２，３２の側面５，３５から露出した構造となる。
【０４８６】
前述の第１実施形態において、電界緩和領域１６を有さない構造の半導体装置１が採用されてもよい。
【０４８７】
前述の第１実施形態において、絶縁層２１の上には、アノードパッド電極８を被覆する表面保護膜が形成されていてもよい。表面保護膜は、アノードパッド電極８の縁部を被覆し、アノードパッド電極８の内方領域をパッド領域として露出させるアノードパッド開口を有していてもよい。表面保護膜は、ポリイミド等の樹脂材料を含んでいてもよい。表面保護膜は、窒化シリコンまたは酸化シリコンを含んでいてもよい。
【０４８８】
前述の第２実施形態〜第４実施形態において、絶縁層５７の上には、ゲートパッド電極３８およびソースパッド電極３９を被覆する表面保護膜が形成されていてもよい。表面保護膜は、ゲートパッド電極３８の縁部を被覆し、ゲートパッド電極３８の内方領域をパッド領域として露出させるゲートパッド開口を有していてもよい。
【０４８９】
また、表面保護膜は、ソースパッド電極３９の縁部を被覆し、ソースパッド電極３９の内方領域をパッド領域として露出させるソースパッド開口を有していてもよい。表面保護膜は、ポリイミド等の樹脂材料を含んでいてもよい。表面保護膜は、窒化シリコンまたは酸化シリコンを含んでいてもよい。
【０４９０】
前述の第２実施形態において、ｎ＋型半導体基板４１に代えてｐ＋型半導体基板４１が採用されてもよい。つまり、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されていてもよい。この場合、ＭＩＳＦＥＴの「ソース」が、ＩＧＢＴの「エミッタ」に読み替えられる。また、ＭＩＳＦＥＴの「ドレイン」が、ＩＧＢＴの「コレクタ」に読み替えられる。
【０４９１】
前述のキャリア捕獲領域１５，４７，６４，７３は、前述の第１実施形態〜第４実施形態において述べた構造の他にも種々の形態を採り得る。以下、キャリア捕獲領域１５，４７，６４，７３が採り得る他の形態例について説明する。
【０４９２】
図４１Ａは、図２に対応する部分の断面図であって、第１変形例に係るキャリア捕獲領域８１の第１形態例が適用された半導体装置１を示す断面図である。図４１Ｂは、図４１Ａに示す領域XLIBの拡大図である。
【０４９３】
以下では、説明の便宜上、第１実施形態に係るキャリア捕獲領域１５（図２等参照）に代えてキャリア捕獲領域８１が形成された例について説明する。以下、半導体装置１に対して述べた構造については同一の参照符号を付して説明を省略する。
【０４９４】
各キャリア捕獲領域８１は、ｎ−型エピタキシャル層１２に対して選択的に導入された結晶欠陥（Crystal defects）を含み、キャリア捕獲領域１５と同様の性質を有している。
【０４９５】
図４１Ａおよび図４１Ｂを参照して、各キャリア捕獲領域８１は、この形態例では、ｎ−型エピタキシャル層１２の厚さ方向に沿って延びており、下方部が上方部に対して第２方向Ｂに沿って膨出したコラム状に形成されている。
【０４９６】
キャリア捕獲領域８１の間の距離ＤＣは、０．５μｍ以上１０μｍ以下であってもよい。距離ＤＣは、より具体的には、一方のキャリア捕獲領域８１の中央部および他方のキャリア捕獲領域８１の中央部の間の第２方向Ｂに沿う距離である。
【０４９７】
各キャリア捕獲領域８１は、上方の第１領域８２および下方の第２領域８３を含む。第１領域８２は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも上方に位置している。第２領域８３は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも下方に位置している。図４１Ａおよび図４１Ｂでは、二点鎖線によって中間領域Ｃが示されている。
【０４９８】
第１領域８２は、この形態例では、ｎ−型エピタキシャル層１２の第１主面３から露出している。第２領域８３は、この形態例では、ｎ＋型半導体基板１１に接続されている。
【０４９９】
各キャリア捕獲領域８１は、第１領域８２から第２領域８３に向けて第２方向Ｂに沿う幅が漸増するように形成されている。第２領域８３は、第１領域８２に対して第２方向Ｂに膨出した形状を有している。
【０５００】
第１領域８２の第２方向Ｂに沿う幅ＷＷ１は、第２領域８３の第２方向Ｂに沿う幅ＷＷ２以下（ＷＷ１≦ＷＷ２）である。第１領域８２の幅ＷＷ１および第２領域８３の幅ＷＷ２は、０．１μｍ以上１０μｍ以下であってもよい。
【０５０１】
図４２は、図４１Ａに示すキャリア捕獲領域８１の不純物密度Ｎ５および結晶欠陥密度Ｎ２を示すグラフである。キャリア捕獲領域８１の不純物密度Ｎ５とは、ｎ−型エピタキシャル層１２に導入された軽イオン、電子、中性子等の密度を意味する。
【０５０２】
図４２において、縦軸は、密度［ｃｍ−３］を表し、横軸は、ｎ−型エピタキシャル層１２の第１主面３を零と定義した時の、ｎ−型エピタキシャル層１２の深さ［μｍ］を表している。
【０５０３】
キャリア捕獲領域８１の不純物密度Ｎ５は、ｎ−型エピタキシャル層１２の厚さ方向途中部において１つの極大値を有している。不純物密度Ｎ５の極大値は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも下方に位置している。
【０５０４】
不純物密度Ｎ５の極大値は、キャリア捕獲領域８１において最も膨出した箇所、つまり、第２領域８３に対応している。第２領域８３の不純物密度Ｎ５は、第１領域８２の不純物密度Ｎ５以上である。
【０５０５】
一方、キャリア捕獲領域８１は、不純物密度Ｎ５以上の結晶欠陥密度Ｎ２（Ｎ２≧Ｎ５）を有している。キャリア捕獲領域８１の結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層１２の厚さ方向途中部において１つの極大値を有している。結晶欠陥密度Ｎ２の極大値は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも下方に位置している。
【０５０６】
結晶欠陥密度Ｎ２の極大値は、キャリア捕獲領域８１において最も膨出した箇所、つまり、第２領域８３に対応している。第２領域８３の結晶欠陥密度Ｎ２は、第１領域８２の結晶欠陥密度Ｎ２以上である。
【０５０７】
図４１Ａおよび図４１Ｂを参照して、ｎ−型エピタキシャル層１２は、互いに隣り合う２つのキャリア捕獲領域８１の間の領域において、第２方向Ｂに関して、互いに異なる距離を有する第１部分８４および第２部分８５を含む。
【０５０８】
第１部分８４は、互いに隣り合う２つのキャリア捕獲領域８１の第１領域８２の間の領域に位置している。第２部分８５は、互いに隣り合う２つのキャリア捕獲領域８１の第２領域８３の間の領域に位置している。第１部分８４の第２方向Ｂに沿う第１幅Ｌ１は、第２部分８５の第２方向Ｂに沿う第２幅Ｌ２以上（Ｌ１≧Ｌ２）である。
【０５０９】
図４３は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域８１から拡がる空乏層を説明するための断面図である。
【０５１０】
第２部分８５の第２幅Ｌ２は、一方のキャリア捕獲領域８１から拡がる第１空乏層８６の第１幅Ｗ１および他方のキャリア捕獲領域８１から拡がる第２空乏層８７の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ２≦Ｗ１＋Ｗ２）であってもよい。
【０５１１】
Ｌ２≦Ｗ１＋Ｗ２が満たされる場合、第１空乏層８６および第２空乏層８７は、第２部分８５において互いに重なり合う。これにより、第２部分８５は、空乏化する。よって、第２部分８５における電界の集中を緩和できるから、短絡耐量を高めることができる。
【０５１２】
一方、第１部分８４の第１幅Ｌ１は、第１空乏層８６の第１幅Ｗ１および第２空乏層８７の第２幅Ｗ２の和Ｗ１＋Ｗ２以上（Ｌ１≧Ｗ１＋Ｗ２）であってもよい。むろん、Ｌ１≦Ｗ１＋Ｗ２であってもよい。
【０５１３】
以上、この形態例によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０５１４】
図４４Ａ〜図４４Ｄは、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域８１の形成方法の一例を説明するための断面図である。キャリア捕獲領域８１の形成方法は、前述の図１５に示したキャリア捕獲領域１５の形成工程（ステップＳ１５およびステップＳ１６）に組み込むことができる。
【０５１５】
図４４Ａを参照して、まず、ｎ＋型半導体基板１１が用意される。次に、ｎ型不純物の導入と並行して、ｎ＋型半導体基板１１の主面からＳｉＣがエピタキシャル成長される。
【０５１６】
これにより、ｎ＋型半導体基板１１の上にｎ−型エピタキシャル層１２が形成される。ｎ−型エピタキシャル層１２によって第１主面３が形成され、ｎ＋型半導体基板１１によって第２主面４が形成される。
【０５１７】
次に、図４４Ｂを参照して、ｎ−型エピタキシャル層１２の第１主面３の上に、所定パターンを有するマスク８８が形成される。マスク８８は、キャリア捕獲領域８１を形成すべき領域を露出させる開口８８ａを有している。
【０５１８】
次に、図４４Ｃを参照して、マスク８８を介して、軽イオン、電子、中性子等が、ｎ−型エピタキシャル層１２に照射される。軽イオンは、水素イオン（Ｈ＋）、ヘリウムイオン（Ｈｅ＋）またはボロンイオン（Ｂ＋）のうちの少なくとも一種を含んでいてもよい。
【０５１９】
この工程では、軽イオン、電子、中性子等の照射エネルギー（照射装置による加速電圧）を調整することによって、ｎ−型エピタキシャル層１２において結晶欠陥を導入すべき領域が設定される。
【０５２０】
この形態例では、軽イオン、電子、中性子等は、ｎ−型エピタキシャル層１２の第１主面３から厚さ方向に向かって結晶欠陥を形成しながら、ｎ＋型半導体基板１１およびｎ−型エピタキシャル層１２の境界領域近傍まで打ち込まれる。図４４Ｃでは、結晶欠陥を「Ｘ」によって示している。
【０５２１】
これにより、図４４Ｄを参照して、ｎ−型エピタキシャル層１２に、所定形状のキャリア捕獲領域８１が形成される。この後、アニール処理法によって、ｎ−型エピタキシャル層１２に形成された結晶欠陥の一部を回復させてもよい。アニール処理法は、１５００℃未満（たとえば１２００℃以下）の雰囲気下で行われてもよい。
【０５２２】
キャリア捕獲領域８１は、第１実施形態の他、第２実施形態〜第４実施形態にも適用可能である。キャリア捕獲領域８１は、図２、図４、図５、図６、図７、図９、図１８、図１９、図２０、図２１、図２２、図２４、図３２等に示された形態に組み込まれてもよい。以下、キャリア捕獲領域８１の他の形態例について説明する。
【０５２３】
図４５は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域８１の第２形態例を示す断面図である。図４５において、図４１Ａおよび図４１Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５２４】
図４５を参照して、キャリア捕獲領域８１の第２領域８３は、この形態例では、ｎ＋型半導体基板１１に接続されている。第２領域８３は、ｎ−型エピタキシャル層１２内に形成された第１部分８３ａ、および、ｎ＋型半導体基板１１内に形成された第２部分８３ｂを含む。
【０５２５】
第１部分８３ａの結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層１２のｎ型不純物密度Ｎ１よりも高い（Ｎ２＞Ｎ１）。第２部分８３ｂの結晶欠陥密度Ｎ２は、ｎ＋型半導体基板１１のｎ型不純物密度Ｎ３よりも低い（Ｎ２＜Ｎ３）。第２領域８３の第２部分８３ｂでは、疑似的にアクセプタとして機能することが抑制されている。
【０５２６】
第２領域８３において不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値は、ｎ−型エピタキシャル層１２内に位置していてもよい（図４２も併せて参照）。第２領域８３において不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値は、ｎ＋型半導体基板１１内に位置していてもよい（図４２も併せて参照）。
【０５２７】
図４６は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域８１の第３形態例を示す断面図である。図４６において、図４１Ａおよび図４１Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５２８】
図４６を参照して、キャリア捕獲領域８１の第２領域８３は、この形態例では、ｎ＋型半導体基板１１に対して第１主面３側に間隔を空けて形成されている。第２領域８３およびｎ＋型半導体基板１１の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【０５２９】
図４７は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域８１の第４形態例を示す断面図である。図４７において、図４１Ａおよび図４１Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５３０】
図４７を参照して、キャリア捕獲領域８１の第１領域８２は、この形態例では、ｎ−型エピタキシャル層１２の第１主面３に対して第２主面４側に間隔を空けて形成されている。
【０５３１】
第１領域８２の上部８２ａは、この形態例では、ｎ−型エピタキシャル層１２の第１主面３に向かって、第２方向Ｂに沿う幅ＷＷ１が漸減する先細り形状に形成されている。第１領域８２および第１主面３の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【０５３２】
図４８は、図４１Ｂに対応する部分の拡大図であって、図４１Ａに示すキャリア捕獲領域８１の第５形態例を示す断面図である。図４８において、図４１Ａおよび図４１Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５３３】
図４８を参照して、キャリア捕獲領域８１は、この形態例では、ｎ−型エピタキシャル層１２の内部で浮遊している。
【０５３４】
すなわち、キャリア捕獲領域８１の第１領域８２は、ｎ−型エピタキシャル層１２の第１主面３に対して第２主面４側に間隔を空けて形成されている。第１領域８２の上部８２ａは、この形態例では、ｎ−型エピタキシャル層１２の第１主面３に向かって、第２方向Ｂに沿う幅ＷＷ１が漸減する先細り形状に形成されている。第１領域８２および第１主面３の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【０５３５】
キャリア捕獲領域８１の第２領域８３は、ｎ＋型半導体基板１１に対して第１主面３側に間隔を空けて形成されている。第２領域８３およびｎ＋型半導体基板１１の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【０５３６】
前述の第１形態例〜第５形態例に係るキャリア捕獲領域８１がＭＩＳＦＥＴ（図１８、図１９、図２０、図２１、図２２、図２４、図３２等）のキャリア捕獲領域６４として適用された場合には、以下の作用効果を奏することができる。
【０５３７】
すなわち、ｎ−型エピタキシャル層４２に高電圧が印加された状態で短絡が発生した場合には、比較的幅狭の第２部分８５において、大電流を阻止できる。これにより、第２部分８５における発熱を抑制できるから、周辺回路による短絡時の許容時間をより長く設計できる。
【０５３８】
一方、ｎ−型エピタキシャル層４２に通電時の電圧が印加されている場合には、比較的幅広の第１部分８４において電流経路を確保できる。これにより、第１部分８４を利用して、オン抵抗の増加を抑制できる。
【０５３９】
図４９Ａは、図２に対応する部分の断面図であって、第２変形例に係るキャリア捕獲領域９１の第１形態例が適用された半導体装置１を示す断面図である。図４９Ｂは、図４９Ａに示す領域XLIXBの拡大図である。
【０５４０】
以下では、説明の便宜上、第１実施形態に係るキャリア捕獲領域１５（図２等参照）に代えてキャリア捕獲領域９１が形成された例について説明する。以下、半導体装置１に対して述べた構造については同一の参照符号を付して説明を省略する。
【０５４１】
各キャリア捕獲領域９１は、ｎ−型エピタキシャル層１２に対して選択的に導入された結晶欠陥（Crystal defects）を含み、キャリア捕獲領域１５と同様の性質を有している。
【０５４２】
各キャリア捕獲領域９１は、この形態例では、ｎ−型エピタキシャル層１２の厚さ方向に沿って延びており、凹凸状の側部を有するコラム状に形成されている。
【０５４３】
キャリア捕獲領域９１の間の距離ＤＣは、０．５μｍ以上１０μｍ以下であってもよい。距離ＤＣは、より具体的には、一方のキャリア捕獲領域９１の中央部および他方のキャリア捕獲領域９１の中央部の間の第２方向Ｂに沿う距離である。
【０５４４】
各キャリア捕獲領域９１は、幅広領域９２および幅狭領域９３を含む。幅狭領域９３は、第２方向Ｂに関して、幅広領域９２の幅ＷＷ３よりも小さい幅ＷＷ４（ＷＷ４＜ＷＷ３）を有している。幅広領域９２の幅ＷＷ３および幅狭領域９３の幅ＷＷ４は、０．１μｍ以上１０μｍ以下であってもよい。
【０５４５】
幅広領域９２および幅狭領域９３は、ｎ−型エピタキシャル層１２の厚さ方向に沿って複数回に亘って交互に形成されている。この形態例では、５つの幅広領域９２および４つの幅狭領域９３が形成されている。
【０５４６】
各キャリア捕獲領域９１は、ｎ−型エピタキシャル層１２の厚さ方向に沿って間隔を空けて形成された複数の分割部分（幅広領域９２）が、それらの間に形成された結晶欠陥（幅狭領域９３）によって互いに接続された形態であるともみなせる。
【０５４７】
各キャリア捕獲領域９１は、上方の第１領域９４および下方の第２領域９５を含む。第１領域９４は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも上方に位置している。第２領域９５は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも下方に位置している。図４９Ａおよび図４９Ｂでは、二点鎖線によって中間領域Ｃが示されている。
【０５４８】
第１領域９４は、この形態例では、ｎ−型エピタキシャル層１２の第１主面３から露出している。幅広領域９２が、ｎ−型エピタキシャル層１２の第１主面３から露出している。第２領域９５は、この形態例では、ｎ＋型半導体基板１１に接続されている。幅広領域９２が、ｎ＋型半導体基板１１に接続されている。
【０５４９】
図５０は、図４９Ａに示すキャリア捕獲領域９１の不純物密度Ｎ５および結晶欠陥密度Ｎ２を示すグラフである。キャリア捕獲領域９１の不純物密度Ｎ５とは、ｎ−型エピタキシャル層１２に導入された軽イオン、電子、中性子等の密度を意味する。
【０５５０】
図５０において、縦軸は、密度［ｃｍ−３］を表し、横軸は、ｎ−型エピタキシャル層１２の第１主面３を零と定義した時の、ｎ−型エピタキシャル層１２の深さ［μｍ］を表している。
【０５５１】
キャリア捕獲領域９１の不純物密度Ｎ５は、ｎ−型エピタキシャル層１２の厚さ方向に沿って５つの極大値および４つの極小値を有している。不純物密度Ｎ５の５つの極大値は、５つの幅広領域９２にそれぞれ対応している。
【０５５２】
不純物密度Ｎ５の４つの極小値は、４つの幅狭領域９３にそれぞれ対応している。幅広領域９２の不純物密度Ｎ５は、幅狭領域９３の不純物密度Ｎ５以上である。
【０５５３】
一方、キャリア捕獲領域９１は、不純物密度Ｎ５以上の結晶欠陥密度Ｎ２（Ｎ２≧Ｎ５）を有している。キャリア捕獲領域９１の結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層１２の厚さ方向に沿って５つの極大値および４つの極小値を有している。結晶欠陥密度Ｎ２の５つの極大値は、５つの幅広領域９２にそれぞれ対応している。
【０５５４】
結晶欠陥密度Ｎ２の４つの極小値は、４つの幅狭領域９３にそれぞれ対応している。幅広領域９２の結晶欠陥密度Ｎ２は、幅狭領域９３の結晶欠陥密度Ｎ２以上である。
【０５５５】
図４９Ａおよび図４９Ｂを参照して、ｎ−型エピタキシャル層１２は、互いに隣り合う２つのキャリア捕獲領域９１の間の領域において、第２方向Ｂに関して互いに異なる距離を有する第１部分９６および第２部分９７を含む。
【０５５６】
第１部分９６は、互いに隣り合う２つのキャリア捕獲領域９１の幅広領域９２の間の領域に位置している。第２部分９７は、互いに隣り合う２つのキャリア捕獲領域９１の幅狭領域９３の間の領域に位置している。第１部分９６の第２方向Ｂに沿う第１幅Ｌ１（Ｌ１≧Ｌ２）は、第２部分９７の第２方向Ｂに沿う第２幅Ｌ２以上である。
【０５５７】
図５１は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域９１から拡がる空乏層を説明するための断面図である。
【０５５８】
第２部分９７の第２幅Ｌ２は、一方のキャリア捕獲領域９１から拡がる第１空乏層９８の第１幅Ｗ１および他方のキャリア捕獲領域９１から拡がる第２空乏層９９の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ２≦Ｗ１＋Ｗ２）であってもよい。
【０５５９】
Ｌ２≦Ｗ１＋Ｗ２が満たされる場合、第１空乏層９８および第２空乏層９９は、第２部分９７で互いに重なり合う。これにより、第２部分９７は、空乏化する。よって、第２部分９７における電界の集中を緩和できるから、短絡耐量を高めることができる。
【０５６０】
一方、第１部分９６の第１幅Ｌ１は、第１空乏層９８の第１幅Ｗ１および第２空乏層９９の第２幅Ｗ２の和Ｗ１＋Ｗ２以上（Ｌ１≧Ｗ１＋Ｗ２）であってもよい。むろん、Ｌ１≦Ｗ１＋Ｗ２であってもよい。
【０５６１】
以上、この形態例によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【０５６２】
図５２Ａ〜図５２Ｅは、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域９１の形成方法の一例を説明するための断面図である。キャリア捕獲領域９１の形成方法は、前述の図１５に示したキャリア捕獲領域１５の形成工程（ステップＳ１５およびステップＳ１６）に組み込むことができる。
【０５６３】
図５２Ａを参照して、まず、ｎ＋型半導体基板１１が用意される。次に、ｎ型不純物の導入と並行して、ｎ＋型半導体基板１１の主面からＳｉＣがエピタキシャル成長される。
【０５６４】
これにより、ｎ＋型半導体基板１１の上にｎ−型エピタキシャル層１２が形成される。ｎ−型エピタキシャル層１２によって第１主面３が形成され、ｎ＋型半導体基板１１によって第２主面４が形成される。
【０５６５】
次に、図５２Ｂを参照して、ｎ−型エピタキシャル層１２の第１主面３の上に、所定パターンを有するマスク１００が形成される。マスク１００は、キャリア捕獲領域９１を形成すべき領域を露出させる開口１００ａを有している。
【０５６６】
次に、図５２Ｃを参照して、マスク１００を介して、軽イオン、電子、中性子等が、ｎ−型エピタキシャル層１２に照射される。軽イオンは、水素イオン（Ｈ＋）、ヘリウムイオン（Ｈｅ＋）またはボロンイオン（Ｂ＋）のうちの少なくとも一種を含んでいてもよい。
【０５６７】
この工程では、軽イオン、電子、中性子等の照射エネルギー（照射装置による加速電圧）を調整することによって、ｎ−型エピタキシャル層１２において結晶欠陥を導入すべき領域が設定される。
【０５６８】
この工程では、軽イオン、電子、中性子等は、ｎ−型エピタキシャル層１２においてｎ＋型半導体基板１１およびｎ−型エピタキシャル層１２の境界領域近傍まで打ち込まれる。
【０５６９】
これにより、キャリア捕獲領域９１の最下の幅広領域９２が形成される。最下の幅広領域９２の上部は、ｎ−型エピタキシャル層１２の第１主面３に向かって第２方向Ｂに沿う幅が漸減する先細り形状に形成される。
【０５７０】
次に、図５２Ｄを参照して、マスク１００を介して、軽イオン、電子、中性子等が、ｎ−型エピタキシャル層１２に照射される。軽イオンは、水素イオン（Ｈ＋）、ヘリウムイオン（Ｈｅ＋）またはボロンイオン（Ｂ＋）のうちの少なくとも一種を含んでいてもよい。
【０５７１】
この工程では、ｎ−型エピタキシャル層１２において最下の幅広領域９２よりも上方の領域に、軽イオン、電子、中性子等が照射される。これにより、ｎ−型エピタキシャル層１２において最下の幅広領域９２よりも上方の領域に、第２の幅広領域９２が形成される。
【０５７２】
第２の幅広領域９２の下部は、最下の幅広領域９２の上部に接続されるように形成される。最下の幅広領域９２および第２の幅広領域９２の間の接続部によって、キャリア捕獲領域９１の幅狭領域９３が形成される。第２の幅広領域９２の上部は、ｎ−型エピタキシャル層１２の第１主面３に向かって第２方向Ｂに沿う幅が漸減する先細り形状に形成される。
【０５７３】
次に、図５２Ｅを参照して、図５２Ｄと同様の方法が繰り返されて、軽イオン、電子、中性子等が、ｎ−型エピタキシャル層１２の第１主面３に向かって浅くなる方向に多段回照射される。これにより、ｎ−型エピタキシャル層１２の厚さ方向に沿って互いに交互に形成された複数の幅広領域９２および複数の幅狭領域９３を含むキャリア捕獲領域９１が形成される。
【０５７４】
この後、アニール処理法によって、ｎ−型エピタキシャル層１２に形成された結晶欠陥の一部を回復させてもよい。アニール処理法は、１５００℃未満（たとえば１２００℃以下）の雰囲気下で行われてもよい。
【０５７５】
キャリア捕獲領域９１は、第１実施形態の他、第２実施形態〜第４実施形態にも適用可能である。キャリア捕獲領域９１は、図２、図４、図５、図６、図７、図９、図１８、図１９、図２０、図２１、図２２、図２４、図３２等に示された形態に組み込まれてもよい。以下、キャリア捕獲領域９１の他の形態例について説明する。
【０５７６】
図５３は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域９１の第２形態例を示す断面図である。図５３において、図４９Ａおよび図４９Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５７７】
図５３を参照して、キャリア捕獲領域９１の第２領域９５は、この形態例では、ｎ＋型半導体基板１１に接続されている。第２領域９５は、ｎ−型エピタキシャル層１２内に形成された第１部分９５ａ、および、ｎ＋型半導体基板１１内に形成された第２部分９５ｂを含む。
【０５７８】
第１部分９５ａの結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層１２のｎ型不純物密度Ｎ１よりも高い（Ｎ２＞Ｎ１）。第２部分９５ｂの結晶欠陥密度Ｎ２は、ｎ＋型半導体基板１１のｎ型不純物密度Ｎ３よりも低い（Ｎ２＜Ｎ３）。第２領域９５の第２部分９５ｂでは、疑似的にアクセプタとして機能することが抑制されている。
【０５７９】
第２領域９５において不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値は、ｎ−型エピタキシャル層１２内に位置していてもよい（図５０も併せて参照）。第２領域９５において不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値は、ｎ＋型半導体基板１１内に位置していてもよい（図５０も併せて参照）。
【０５８０】
図５４は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域９１の第３形態例を示す断面図である。図５４において、図４９Ａおよび図４９Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５８１】
図５４を参照して、キャリア捕獲領域９１の第２領域９５は、この形態例では、ｎ＋型半導体基板１１に対して第１主面３側に間隔を空けて形成されている。第２領域９５およびｎ＋型半導体基板１１の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【０５８２】
図５５は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域９１の第４形態例を示す断面図である。図５５において、図４９Ａおよび図４９Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５８３】
図５５を参照して、キャリア捕獲領域９１の第１領域９４は、この形態例では、ｎ−型エピタキシャル層１２の第１主面３に対して第２主面４側に間隔を空けて形成されている。第１領域９４および第１主面３の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【０５８４】
キャリア捕獲領域９１において最上の幅広領域９２の上部９２ａは、この形態例では、ｎ−型エピタキシャル層１２の第１主面３に向かって、第２方向Ｂに沿う幅ＷＷ１が漸減する先細り形状に形成されている。
【０５８５】
図５６は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域９１の第５形態例を示す断面図である。図５６において、図４９Ａおよび図４９Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５８６】
図５６を参照して、キャリア捕獲領域９１は、この形態例では、ｎ−型エピタキシャル層１２の内部で浮遊している。
【０５８７】
すなわち、キャリア捕獲領域９１の第１領域９４は、ｎ−型エピタキシャル層１２の第１主面３に対して第２主面４側に間隔を空けて形成されている。第１領域９４および第１主面３の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【０５８８】
キャリア捕獲領域９１において最上の幅広領域９２の上部９２ａは、この形態例では、ｎ−型エピタキシャル層１２の第１主面３に向かって、第２方向Ｂに沿う幅ＷＷ１が漸減する先細り形状に形成されている。
【０５８９】
キャリア捕獲領域９１の第２領域９５は、ｎ＋型半導体基板１１に対して第１主面３側に間隔を空けて形成されている。第２領域９５およびｎ＋型半導体基板１１の間の領域には、ｎ−型エピタキシャル層１２の一部が介在している。
【０５９０】
図５７は、図４９Ｂに対応する部分の拡大図であって、図４９Ａに示すキャリア捕獲領域９１の第６形態例を示す断面図である。図５７において、図４９Ａおよび図４９Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０５９１】
図５７を参照して、キャリア捕獲領域９１は、この形態例では、幅狭領域９３を有していない。複数の幅広領域９２は、分割領域として、ｎ−型エピタキシャル層１２の厚さ方向に沿って互いに間隔を空けて形成されている。
【０５９２】
前述の第１形態例〜第６形態例に係るキャリア捕獲領域９１が、ＭＩＳＦＥＴ（図１８、図１９、図２０、図２１、図２２、図２４、図３２等）のキャリア捕獲領域６４として適用された場合には、下記の作用効果を奏することができる。
【０５９３】
すなわち、ｎ−型エピタキシャル層４２に高電圧が印加された状態で短絡が発生した場合には、比較的幅狭の第２部分８５において、大電流を阻止できる。これにより、第２部分８５における発熱を抑制できるから、周辺回路による短絡時の許容時間をより長く設計できる。
【０５９４】
一方、ｎ−型エピタキシャル層４２に通電時の電圧が印加されている場合には、比較的幅広の第１部分９６において電流経路を確保できる。これにより、第１部分９６を利用して、オン抵抗の増加を抑制できる。
【０５９５】
図５８Ａは、図２に対応する部分の断面図であって、第３変形例に係るキャリア捕獲領域１０１の第１形態例が適用された半導体装置６１を示す断面図である。図５８Ｂは、図５８Ａに示す領域LVIIIBの拡大図である。
【０５９６】
以下では、説明の便宜上、第３実施形態に係るキャリア捕獲領域６４（図２６等参照）に代えてキャリア捕獲領域１０１が形成された例について説明する。以下、半導体装置６１に対して述べた構造については同一の参照符号を付して説明を省略する。
【０５９７】
各キャリア捕獲領域１０１は、ｎ−型エピタキシャル層４２に対して選択的に導入された結晶欠陥（Crystal defects）を含み、キャリア捕獲領域６４と同様の性質を有している。
【０５９８】
各キャリア捕獲領域１０１は、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁よりも下方の領域に形成されている。キャリア捕獲領域１０１は、平面視においてゲートトレンチ６３に重なっている。キャリア捕獲領域１０１は、この形態例では、ゲートトレンチ６３に沿うように第１方向Ａに沿って延びている。
【０５９９】
キャリア捕獲領域１０１の間の距離ＤＣは、トレンチゲート構造６２の間の距離ＤＴとほぼ等しい。距離ＤＣは、０．５μｍ以上１０μｍ以下であってもよい。
【０６００】
距離ＤＣは、より具体的には、一方のキャリア捕獲領域１０１の中央部および他方のキャリア捕獲領域１０１の中央部の間の第２方向Ｂに沿う距離である。距離ＤＴは、より具体的には、一方のトレンチゲート構造６２の中央部および他方のトレンチゲート構造６２の中央部の間の第２方向Ｂに沿う距離である。
【０６０１】
各キャリア捕獲領域１０１は、各トレンチゲート構造６２に対して一対一対応の関係で形成されている。キャリア捕獲領域１０１は、ｎ−型エピタキシャル層４２の厚さ方向に沿って延びており、下方部が上方部に対して第２方向Ｂに沿って膨出したコラム状に形成されている。
【０６０２】
キャリア捕獲領域１０１は、ゲートトレンチ６３の底壁よりも下方の領域において、上方に位置する第１領域１０２および下方に位置する第２領域１０３を含む。
【０６０３】
第１領域１０２は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも上方に位置している。第２領域１０３は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも下方に位置している。図５８Ａおよび図５８Ｂでは、二点鎖線によって下方中間領域Ｃｔが示されている。
【０６０４】
第１領域１０２は、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁に沿う領域に形成されている。第１領域１０２は、ゲートトレンチ６３の側壁および底壁を接続するエッジ部を覆っていてもよい。
【０６０５】
第１領域１０２は、この形態例では、ゲートトレンチ６３の底壁から露出している。第１領域１０２は、ゲート絶縁膜５５を挟んでゲート電極５６と対向している。
【０６０６】
第２領域１０３は、この形態例では、ｎ＋型半導体基板４１に接続されている。キャリア捕獲領域１０１は、第１領域１０２から第２領域１０３に向けて第２方向Ｂに沿う幅が漸増するように形成されている。第２領域１０３は、第１領域１０２に対して第２方向Ｂに膨出した形状を有している。
【０６０７】
第１領域１０２の第２方向Ｂに沿う幅ＷＷ１は、第２領域１０３の第２方向Ｂに沿う幅ＷＷ２以下（ＷＷ１≦ＷＷ２）である。第１領域１０２の幅ＷＷ１および第２領域１０３の幅ＷＷ２は、０．１μｍ以上１０μｍ以下であってもよい。
【０６０８】
キャリア捕獲領域１０１の不純物密度Ｎ５は、前述のキャリア捕獲領域８１の不純物密度Ｎ５と同様に、ｎ−型エピタキシャル層４２の厚さ方向途中部において１つの極大値を有している。
【０６０９】
キャリア捕獲領域１０１の不純物密度Ｎ５の極大値は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも下方に位置している。不純物密度Ｎ５の極大値は、キャリア捕獲領域１０１において最も膨出した箇所、つまり、第２領域１０３に対応している。第２領域１０３の不純物密度Ｎ５は、第１領域１０２の不純物密度Ｎ５以上である。
【０６１０】
一方、キャリア捕獲領域１０１の結晶欠陥密度Ｎ２は、前述のキャリア捕獲領域８１の結晶欠陥密度Ｎ２と同様に、キャリア捕獲領域１０１の不純物密度Ｎ５以上（Ｎ２≧Ｎ５）である。つまり、キャリア捕獲領域１０１は、不純物密度Ｎ５以上の結晶欠陥密度Ｎ２を有している。
【０６１１】
キャリア捕獲領域１０１の結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層４２の厚さ方向途中部において１つの極大値を有している。結晶欠陥密度Ｎ２の極大値は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも下方に位置している。
【０６１２】
結晶欠陥密度Ｎ２の極大値は、キャリア捕獲領域１０１において最も膨出した箇所、つまり、第２領域１０３に対応している。第２領域１０３の結晶欠陥密度Ｎ２は、第１領域１０２の結晶欠陥密度Ｎ２以上である。
【０６１３】
ｎ−型エピタキシャル層４２は、互いに隣り合う２つのキャリア捕獲領域１０１の間の領域において、第２方向Ｂに関して互いに異なる距離を有する第１部分１０４および第２部分１０５を含む。第１部分１０４の第２方向Ｂに沿う第１幅Ｌ１は、第２部分１０５の第２方向Ｂに沿う第２幅Ｌ２以上（Ｌ１≧Ｌ２）である。
【０６１４】
ｎ−型エピタキシャル層４２の第１部分１０４は、互いに隣り合う２つのキャリア捕獲領域１０１の第１領域１０２の間の領域に位置している。ｎ−型エピタキシャル層４２の第２部分１０５は、互いに隣り合う２つのキャリア捕獲領域１０１の第２領域１０３の間の領域に位置している。
【０６１５】
図５９は、図５８Ａに示すキャリア捕獲領域１０１から拡がる空乏層を説明するための断面図である。
【０６１６】
第２部分１０５の第２幅Ｌ２は、一方のキャリア捕獲領域１０１から拡がる第１空乏層１０６の第１幅Ｗ１および他方のキャリア捕獲領域１０１から拡がる第２空乏層１０７の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ２≦Ｗ１＋Ｗ２）であってもよい。
【０６１７】
Ｌ２≦Ｗ１＋Ｗ２が満たされる場合、第１空乏層１０６および第２空乏層１０７は、第２部分１０５で互いに重なり合う。これにより、第２部分１０５は、空乏化する。よって、第２部分１０５における電界の集中を緩和できるから、短絡耐量を高めることができる。
【０６１８】
一方、第１部分１０４の第１幅Ｌ１は、第１空乏層１０６の第１幅Ｗ１および第２空乏層１０７の第２幅Ｗ２の和Ｗ１＋Ｗ２以上（Ｌ１≧Ｗ１＋Ｗ２）であってもよい。むろん、Ｌ１≦Ｗ１＋Ｗ２であってもよい。
【０６１９】
以上、この形態例によっても、半導体装置６１に対して述べた効果と同様の効果を奏することができる。また、この形態例によれば、ｎ−型エピタキシャル層４２に比較的幅広の第１部分１０４および比較的幅狭の第２部分１０５が形成されている。
【０６２０】
たとえば、ｎ−型エピタキシャル層４２に高電圧が印加された状態で短絡が発生した場合には、比較的幅狭の第２部分１０５において、大電流を阻止できる。これにより、第２部分１０５における発熱を抑制できるから、周辺回路による短絡時の許容時間をより長く設計できる。
【０６２１】
一方、ｎ−型エピタキシャル層４２に通電時の電圧が印加されている場合には、比較的幅広の第１部分１０４において電流経路を確保できる。これにより、第１部分１０４を利用して、オン抵抗の増加を抑制できる。
【０６２２】
この形態例では、第２領域１０３が、不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値を有している例について説明した。しかし、第２領域１０３に代えて、第１領域１０２が、不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値を有していてもよい。
【０６２３】
図６０Ａ〜図６０Ｆは、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域１０１の形成方法の一例を説明するための断面図である。キャリア捕獲領域１０１の形成方法は、前述の図２５に示したキャリア捕獲領域６４の形成工程（ステップＳ１５およびステップＳ１６）に組み込むことができる。
【０６２４】
図６０Ａを参照して、まず、ｎ＋型半導体基板４１が用意される。次に、ｎ型不純物の導入と並行して、ｎ＋型半導体基板４１の主面からＳｉＣがエピタキシャル成長される。
【０６２５】
これにより、ｎ＋型半導体基板４１の上にｎ−型エピタキシャル層４２が形成される。ｎ−型エピタキシャル層４２によって第１主面３３が形成され、ｎ＋型半導体基板４１によって第２主面３４が形成される。
【０６２６】
次に、図６０Ｂを参照して、ｎ−型エピタキシャル層４２の第１主面３３の上に、所定パターンを有するマスク１０８が形成される。マスク１０８は、ゲートトレンチ６３を形成すべき領域を露出させる開口１０８ａを有している。
【０６２７】
次に、図６０Ｃを参照して、マスク１０８を介するエッチング法により、ｎ−型エピタキシャル層４２の不要な部分が選択的に除去される。これにより、ｎ−型エピタキシャル層４２の第１主面３３に、ゲートトレンチ６３が形成される。
【０６２８】
次に、図６０Ｄを参照して、軽イオン、電子、中性子等が、マスク１０８から露出するゲートトレンチ６３の底壁に対して照射される。軽イオンは、水素イオン（Ｈ＋）、ヘリウムイオン（Ｈｅ＋）またはボロンイオン（Ｂ＋）のうちの少なくとも一種を含んでいてもよい。
【０６２９】
この工程では、軽イオン、電子、中性子等の照射エネルギー（照射装置による加速電圧）を調整することによって、ｎ−型エピタキシャル層４２において結晶欠陥を導入すべき領域が設定される。
【０６３０】
この形態例では、軽イオン、電子、中性子等は、ゲートトレンチ６３の底壁からｎ−型エピタキシャル層４２の厚さ方向に向かって結晶欠陥を形成しながら、ｎ＋型半導体基板４１およびｎ−型エピタキシャル層４２の境界領域近傍まで打ち込まれる。
【０６３１】
これにより、ｎ−型エピタキシャル層４２に、所定形状のキャリア捕獲領域１０１が形成される。この後、アニール処理法によって、結晶欠陥の一部を回復させてもよい。アニール処理法は、１５００℃未満（たとえば１２００℃以下）の雰囲気下で行われてもよい。
【０６３２】
次に、図６０Ｅを参照して、ゲートトレンチ６３の側壁および底壁に、ゲート絶縁膜５５が形成される。ゲート絶縁膜５５は、熱酸化処理またはＣＶＤ法によって形成されてもよい。
【０６３３】
次に、図６０Ｆを参照して、ゲートトレンチ６３にゲート電極５６が埋め込まれる。この工程では、まず、ゲート電極５６のベースとなる導電体層が、ゲートトレンチ６３を埋めて、ｎ−型エピタキシャル層４２の第１主面３３を被覆するように形成される。導電体層は、ＣＶＤ法によって形成されてもよい。
【０６３４】
次に、導電体層においてｎ−型エピタキシャル層４２の第１主面３３を被覆する部分が、選択的に除去される。導電体層の不要な部分は、エッチング法（エッチバック法）によって除去されてもよい。これにより、ゲートトレンチ６３にゲート電極５６が埋め込まれる。以上を含む工程を経て、トレンチゲート構造６２の下方の領域にキャリア捕獲領域１０１が形成される。
【０６３５】
キャリア捕獲領域１０１は、第３実施形態の他、第４実施形態にも適用可能である。キャリア捕獲領域１０１は、たとえば、図２６、図２７、図２８、図２９、図３０、図３５、図３６等に示された形態に組み込まれてもよい。以下、キャリア捕獲領域１０１の他の形態例について説明する。
【０６３６】
図６１は、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域１０１の第２形態例を示す断面図である。図６１において、図５８Ａおよび図５８Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０６３７】
図６１を参照して、キャリア捕獲領域１０１の第２領域１０３は、この形態例では、ｎ＋型半導体基板４１に接続されている。第２領域１０３は、ｎ−型エピタキシャル層４２内に形成された第１部分１０３ａ、および、ｎ＋型半導体基板４１内に形成された第２部分１０３ｂを含む。
【０６３８】
第１部分１０３ａの結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層４２のｎ型不純物密度Ｎ１よりも高い（Ｎ２＞Ｎ１）。第２部分１０３ｂの結晶欠陥密度Ｎ２は、ｎ＋型半導体基板４１のｎ型不純物密度Ｎ３よりも低い（Ｎ２＜Ｎ３）。第２領域１０３の第２部分１０３ｂでは、疑似的にアクセプタとして機能することが抑制されている。
【０６３９】
第２領域１０３において不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値は、ｎ−型エピタキシャル層４２内に位置していてもよい。第２領域１０３において不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値は、ｎ＋型半導体基板４１内に位置していてもよい。
【０６４０】
図６２は、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域１０１の第３形態例を示す断面図である。図６２において、図５８Ａおよび図５８Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０６４１】
図６２を参照して、キャリア捕獲領域１０１の第２領域１０３は、この形態例では、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されている。第２領域１０３およびｎ＋型半導体基板４１の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０６４２】
図６３は、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域１０１の第４形態例を示す断面図である。図６３において、図５８Ａおよび図５８Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０６４３】
図６３を参照して、キャリア捕獲領域１０１の第１領域１０２は、この形態例では、ｎ−型エピタキシャル層４２の第１主面３３に対して第２主面３４側に間隔を空けて形成されている。
【０６４４】
キャリア捕獲領域１０１の第１領域１０２は、この形態例では、ｎ−型エピタキシャル層４２の第１主面３３に向かって、第２方向Ｂに沿う幅ＷＷ１が漸減する先細り形状に形成されている。第１領域１０２および第１主面３３の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０６４５】
図６４は、図５８Ｂに対応する部分の拡大図であって、図５８Ａに示すキャリア捕獲領域１０１の第５形態例を示す断面図である。図６４において、図５８Ａおよび図５８Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０６４６】
図６４を参照して、キャリア捕獲領域１０１は、この形態例では、ｎ−型エピタキシャル層４２の内部で浮遊している。
【０６４７】
すなわち、キャリア捕獲領域１０１の第１領域１０２は、ｎ−型エピタキシャル層４２の第１主面３３に対して第２主面３４側に間隔を空けて形成されている。
【０６４８】
キャリア捕獲領域１０１の第１領域１０２は、この形態例では、ｎ−型エピタキシャル層４２の第１主面３３に向かって、第２方向Ｂに沿う幅ＷＷ１が漸減する先細り形状に形成されている。第１領域１０２および第１主面３３の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０６４９】
一方、キャリア捕獲領域１０１の第２領域１０３は、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されている。第２領域１０３およびｎ＋型半導体基板４１の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０６５０】
図６５Ａは、図２６に対応する部分の断面図であって、第４変形例に係るキャリア捕獲領域１１１の第１形態例が適用された半導体装置６１を示す断面図である。図６５Ｂは、図６５Ａに示す領域LXVBの拡大図である。
【０６５１】
以下では、説明の便宜上、第３実施形態に係るキャリア捕獲領域６４（図２６等参照）に代えてキャリア捕獲領域１１１が形成された例について説明する。以下、半導体装置６１に対して述べた構造については同一の参照符号を付して説明を省略する。
【０６５２】
各キャリア捕獲領域１１１は、ｎ−型エピタキシャル層４２に対して選択的に導入された結晶欠陥（Crystal defects）を含み、キャリア捕獲領域６４と同様の性質を有している。
【０６５３】
各キャリア捕獲領域１１１は、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁よりも下方の領域に形成されている。各キャリア捕獲領域１１１は、平面視においてゲートトレンチ６３に重なっている。キャリア捕獲領域１１１は、この形態例では、ゲートトレンチ６３に沿うように第１方向Ａに沿って延びている。
【０６５４】
キャリア捕獲領域１１１の間の距離ＤＣは、トレンチゲート構造６２の間の距離ＤＴとほぼ等しい。距離ＤＣは、０．５μｍ以上１０μｍ以下であってもよい。
【０６５５】
距離ＤＣは、より具体的には、一方のキャリア捕獲領域１１１の中央部および他方のキャリア捕獲領域１１１の中央部の間の第２方向Ｂに沿う距離である。距離ＤＴは、より具体的には、一方のトレンチゲート構造６２の中央部および他方のトレンチゲート構造６２の中央部の間の第２方向Ｂに沿う距離である。
【０６５６】
各キャリア捕獲領域１１１は、各トレンチゲート構造６２に対して一対一対応の関係で形成されている。各キャリア捕獲領域１１１は、この形態例では、ｎ−型エピタキシャル層４２の厚さ方向に沿って延びており、下方部が上方部に対して第２方向Ｂに沿って膨出したコラム状に形成されている。
【０６５７】
キャリア捕獲領域１１１は、ゲートトレンチ６３の底壁よりも下方の領域において、上方に位置する第１領域１１２および下方に位置する第２領域１１３を含む。
【０６５８】
第１領域１１２は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも上方に位置している。第２領域１１３は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも下方に位置している。図６５Ａおよび図６５Ｂでは、二点鎖線によって下方中間領域Ｃｔが示されている。
【０６５９】
第１領域１１２は、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁に沿う領域に形成されている。第１領域１１２は、ゲートトレンチ６３の底壁から露出している。
【０６６０】
第１領域１１２は、ゲートトレンチ６３の側壁および底壁を接続するエッジ部を覆っていてもよい。第１領域１１２は、ゲート絶縁膜５５を挟んでゲート電極５６と対向している。
【０６６１】
キャリア捕獲領域１１１は、第１領域１１２から第２領域１１３に向けて第２方向Ｂに沿う幅が漸増するように形成されている。第２領域１１３は、第１領域１１２に対して第２方向Ｂに膨出している。第２領域１１３は、この形態例では、ｎ＋型半導体基板４１に接続されている。
【０６６２】
第１領域１１２の第２方向Ｂに沿う幅ＷＷ１は、ゲートトレンチ６３の第２方向Ｂに沿う幅ＷＴ以上（ＷＷ１≧ＷＴ）である。第２領域１１３の第２方向Ｂに沿う幅ＷＷ２は、第１領域１１２の第２方向Ｂに沿う幅ＷＷ１以上（ＷＷ２≧ＷＷ１）である。第１領域１１２の幅ＷＷ１および第２領域１１３の幅ＷＷ２は、０．１μｍ以上１０μｍ以下であってもよい。
【０６６３】
キャリア捕獲領域１１１は、この形態例では、ゲートトレンチ６３の側壁に沿って延びる第３領域１１４をさらに含む。第３領域１１４は、ゲートトレンチ６３の底壁側において、第１領域１１２に接続されている。
【０６６４】
第３領域１１４は、ｎ−型エピタキシャル層４２の中間領域Ｃを横切っている。図６５Ａおよび図６５Ｂでは、二点鎖線によって中間領域Ｃが示されている。第３領域１１４は、この形態例では、ｎ−型エピタキシャル層４２の第１主面３３から露出している。第３領域１１４は、ｎ−型エピタキシャル層４２の第１主面３３に対して、第２主面３４側に間隔を空けて形成されていてもよい。
【０６６５】
第３領域１１４は、ｎ−型エピタキシャル層４２の厚さ方向に沿って、第２方向の幅が漸増するように形成されている。第３領域１１４においてゲートトレンチ６３の底壁側に位置する部分の第２方向Ｂに沿う幅ａは、第３領域１１４においてゲートトレンチ６３の開口側に位置する部分の第２方向Ｂに沿う幅ｂ以上（ａ≧ｂ）である。
【０６６６】
これにより、キャリア捕獲領域１１１は、全体として、ｎ−型エピタキシャル層４２の厚さ方向に向けて第２方向Ｂに沿う幅が漸増するコラム状に形成されている。
【０６６７】
ｎ−型エピタキシャル層４２の表層部には、ｎ＋型ソース領域４５が形成される（図２６等も併せて参照）。第３領域１１４の結晶欠陥密度Ｎ２は、ｎ＋型ソース領域４５のｎ型不純物密度Ｎ４よりも低い（Ｎ２＜Ｎ４）。したがって、第３領域１１４においてｎ＋型ソース領域４５内に存在する部分では、疑似的にアクセプタとして機能することが抑制されている。
【０６６８】
キャリア捕獲領域１１１の不純物密度Ｎ５は、前述のキャリア捕獲領域８１の不純物密度Ｎ５と同様に、ｎ−型エピタキシャル層４２の厚さ方向途中部において１つの極大値を有している。不純物密度Ｎ５の極大値は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも下方に位置している。
【０６６９】
不純物密度Ｎ５の極大値は、キャリア捕獲領域１１１において最も膨出した箇所、つまり、第２領域１１３に対応している。第２領域１１３の不純物密度Ｎ５は、第１領域１１２の不純物密度Ｎ５および第３領域１１４の不純物密度Ｎ５以上である。
【０６７０】
一方、キャリア捕獲領域１１１は、不純物密度Ｎ５以上の結晶欠陥密度Ｎ２（Ｎ２≧Ｎ５）を有している。キャリア捕獲領域１１１の結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層４２の厚さ方向途中部において１つの極大値を有している。
【０６７１】
結晶欠陥密度Ｎ２の極大値は、下方中間領域Ｃｔよりも下方に位置している。結晶欠陥密度Ｎ２の極大値は、キャリア捕獲領域１１１において最も膨出した箇所、つまり、第２領域１１３に対応している。第２領域１１３の結晶欠陥密度Ｎ２は、第１領域１１２の結晶欠陥密度Ｎ２以上である。
【０６７２】
ｎ−型エピタキシャル層４２は、互いに隣り合う２つのキャリア捕獲領域１１１の間の領域において、第２方向Ｂに関して、互いに異なる距離を有する第１部分１１５、第２部分１１６および第３部分１１７を含む。
【０６７３】
第１部分１１５は、互いに隣り合う２つのキャリア捕獲領域１１１の第１領域１１２の間の領域に位置している。第２部分１１６は、互いに隣り合う２つのキャリア捕獲領域１１１の第２領域１１３の間の領域に位置している。第３部分１１７は、互いに隣り合う２つのキャリア捕獲領域１１１の第３領域１１４の間の領域に位置している。
【０６７４】
第１部分１１５の第２方向Ｂに沿う第１幅Ｌ１は、第２部分１１６の第２方向Ｂに沿う第２幅Ｌ２以上（Ｌ１≧Ｌ２）である。第３部分１１７の第２方向Ｂに沿う第３幅Ｌ３は、第１部分１１５の第２方向Ｂに沿う第１幅Ｌ１以上（Ｌ３≧Ｌ１）である。
【０６７５】
図６６は、図６５Ｂに対応する部分の拡大図であって、図６５Ａに示すキャリア捕獲領域１１１から拡がる空乏層を説明するための断面図である。
【０６７６】
第２部分１１６の第２幅Ｌ２は、一方のキャリア捕獲領域１１１から拡がる第１空乏層１１８の第１幅Ｗ１および他方のキャリア捕獲領域１１１から拡がる第２空乏層１１９の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ２≦Ｗ１＋Ｗ２）であってもよい。
【０６７７】
Ｌ２≦Ｗ１＋Ｗ２が満たされる場合、第１空乏層１１８および第２空乏層１１９は、第２部分１１６で互いに重なり合う。これにより、第２部分１１６は、空乏化する。よって、第２部分１１６における電界の集中を緩和できるから、短絡耐量を高めることができる。
【０６７８】
第１部分１１５の第１幅Ｌ１は、第１空乏層１１８の第１幅Ｗ１および第２空乏層１１９の第２幅Ｗ２の和Ｗ１＋Ｗ２以上（Ｌ１≧Ｗ１＋Ｗ２）であってもよい。むろん、Ｌ１≦Ｗ１＋Ｗ２であってもよい。
【０６７９】
第３部分１１７の第３幅Ｌ３は、第１空乏層１１８の第１幅Ｗ１および第２空乏層１１９の第２幅Ｗ２の和Ｗ１＋Ｗ２以上（Ｌ３≧Ｗ１＋Ｗ２）であってもよい。むろん、Ｌ３≦Ｗ１＋Ｗ２であってもよい。
【０６８０】
以上、この形態例によっても、半導体装置６１に対して述べた効果と同様の効果を奏することができる。また、この形態例によれば、ｎ−型エピタキシャル層４２に比較的幅広の第１部分１１５および比較的幅狭の第２部分１１６が形成されている。
【０６８１】
たとえば、ｎ−型エピタキシャル層４２に高電圧が印加された状態で短絡が発生した場合には、比較的幅狭の第２部分１１６において、大電流を阻止できる。これにより、第２部分１１６における発熱を抑制できるから、周辺回路による短絡時の許容時間をより長く設計できる。
【０６８２】
一方、ｎ−型エピタキシャル層４２に通電時の電圧が印加されている場合には、比較的幅広の第１部分１１５において電流経路を確保できる。これにより、第１部分１１５を利用して、オン抵抗の増加を抑制できる。
【０６８３】
この形態例では、第２領域１１３が、不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値を有している例について説明した。しかし、第２領域１１３に代えて、第１領域１１２が、不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値を有していてもよい。
【０６８４】
図６７Ａ〜図６７Ｆは、図６５Ｂに対応する部分の拡大図であって、図６５Ａに示すキャリア捕獲領域１１１の形成方法の一例を説明するための断面図である。キャリア捕獲領域１１１の形成方法は、前述の図３４に示したキャリア捕獲領域６４の形成工程（ステップＳ１５およびステップＳ１６）に組み込むことができる。
【０６８５】
図６７Ａを参照して、まず、ｎ＋型半導体基板４１が用意される。次に、ｎ型不純物の導入と並行して、ｎ＋型半導体基板４１の主面からＳｉＣがエピタキシャル成長される。
【０６８６】
これにより、ｎ＋型半導体基板４１の上にｎ−型エピタキシャル層４２が形成される。ｎ−型エピタキシャル層４２によって第１主面３３が形成され、ｎ＋型半導体基板４１によって第２主面３４が形成される。
【０６８７】
次に、図６７Ｂを参照して、ｎ−型エピタキシャル層４２の第１主面３３の上に、所定パターンを有するマスク１２０が形成される。マスク１２０は、ゲートトレンチ６３を形成すべき領域を露出させる開口１２０ａを有している。
【０６８８】
次に、図６７Ｃを参照して、マスク１２０を介するエッチング法により、ｎ−型エピタキシャル層４２の不要な部分が選択的に除去される。これにより、ｎ−型エピタキシャル層４２の第１主面３３に、ゲートトレンチ６３が形成される。ゲートトレンチ６３が形成された後、マスク１２０は除去される。
【０６８９】
次に、図６７Ｄを参照して、ｎ−型エピタキシャル層４２の第１主面３３の上に、ゲートトレンチ６３を露出させるマスク１２２が形成される。マスク１２２は、ｎ−型エピタキシャル層４２の第１主面３３およびゲートトレンチ６３の開口エッジ部を露出させる開口１２２ａを有している。
【０６９０】
次に、図６７Ｅを参照して、軽イオン、電子、中性子等が、マスク１２２から露出するｎ−型エピタキシャル層４２の第１主面３３およびゲートトレンチ６３の内壁に対して照射される。軽イオンは、水素イオン（Ｈ＋）、ヘリウムイオン（Ｈｅ＋）またはボロンイオン（Ｂ＋）のうちの少なくとも一種を含んでいてもよい。
【０６９１】
この工程では、軽イオン、電子、中性子等の照射エネルギー（照射装置による加速電圧）を調整することによって、ｎ−型エピタキシャル層４２において結晶欠陥を導入すべき領域が設定される。
【０６９２】
この形態例では、軽イオン、電子、中性子等は、ｎ−型エピタキシャル層４２の厚さ方向に向かって結晶欠陥を形成しながら、ｎ＋型半導体基板４１およびｎ−型エピタキシャル層４２の境界領域近傍まで打ち込まれる。
【０６９３】
これにより、ｎ−型エピタキシャル層４２に、所定形状のキャリア捕獲領域１１１が形成される。この後、アニール処理法によって、結晶欠陥の一部を回復させてもよい。アニール処理法は、１５００℃未満（たとえば１２００℃以下）の雰囲気下で行われてもよい。
【０６９４】
次に、図６７Ｆを参照して、ゲートトレンチ６３の側壁および底壁に、ゲート絶縁膜５５が形成される。ゲート絶縁膜５５は、熱酸化処理またはＣＶＤ法によって形成されてもよい。
【０６９５】
次に、図６７Ｇを参照して、ゲートトレンチ６３にゲート電極５６が埋め込まれる。この工程では、まず、ゲート電極５６のベースとなる導電体層が、ゲートトレンチ６３を埋めて、ｎ−型エピタキシャル層４２の第１主面３３を被覆するように形成される。導電体層は、ＣＶＤ法によって形成されてもよい。
【０６９６】
次に、導電体層においてｎ−型エピタキシャル層４２の第１主面３３を被覆する部分が、選択的に除去される。導電体層の不要な部分は、エッチング法（エッチバック法）によって除去されてもよい。
【０６９７】
これにより、ゲートトレンチ６３にゲート電極５６が埋め込まれる。以上を含む工程を経て、トレンチゲート構造６２の下方の領域にキャリア捕獲領域１１１が形成される。
【０６９８】
キャリア捕獲領域１１１は、第３実施形態の他、第４実施形態にも適用可能である。キャリア捕獲領域１１１は、たとえば、図２６、図２７、図２８、図３０、図３３、図３５、図３６等に示された形態に組み込まれてもよい。以下、キャリア捕獲領域１１１の他の形態例について説明する。
【０６９９】
図６８は、図６５Ｂに対応する部分の拡大図であって、図６５Ａに示すキャリア捕獲領域１１１の第２形態例を示す断面図である。図６８において、図６５Ａおよび図６５Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０７００】
図６８を参照して、キャリア捕獲領域１１１の第２領域１１３は、この形態例では、ｎ＋型半導体基板４１に接続されている。第２領域１１３は、ｎ−型エピタキシャル層４２内に形成された第１部分１１３ａ、および、ｎ＋型半導体基板４１内に形成された第２部分１１３ｂを含む。
【０７０１】
第１部分１１３ａの結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層４２のｎ型不純物密度Ｎ１よりも高い（Ｎ２＞Ｎ１）。第２部分１１３ｂの結晶欠陥密度Ｎ２は、ｎ＋型半導体基板４１のｎ型不純物密度Ｎ３よりも低い（Ｎ２＜Ｎ３）。したがって、第２領域１１３の第２部分１１３ｂでは、疑似的にアクセプタとして機能することが抑制されている。
【０７０２】
第２領域１１３において不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値は、ｎ−型エピタキシャル層４２内に位置していてもよい。第２領域１１３において不純物密度Ｎ５の極大値および結晶欠陥密度Ｎ２の極大値は、ｎ＋型半導体基板４１内に位置していてもよい。
【０７０３】
図６９は、図６５Ｂに対応する部分の拡大図であって、図６５Ａに示すキャリア捕獲領域１１１の第３形態例を示す断面図である。図６９において、図６５Ａおよび図６５Ｂにおいて述べた構造と対応する構造については同一の参照符号を付して説明を省略する。
【０７０４】
図６９を参照して、キャリア捕獲領域１１１の第２領域１１３は、この形態例では、ｎ＋型半導体基板４１に対して第１主面３３側に間隔を空けて形成されている。第２領域１１３およびｎ＋型半導体基板４１の間の領域には、ｎ−型エピタキシャル層４２の一部が介在している。
【０７０５】
図７０Ａは、図２６に対応する部分の断面図であって、第５変形例に係るキャリア捕獲領域１３１が適用された半導体装置６１を示す断面図である。図７０Ｂは、図７０Ａに示す領域LXXBの拡大図である。
【０７０６】
以下では、説明の便宜上、第３実施形態に係るキャリア捕獲領域６４（図２６等参照）に代えてキャリア捕獲領域１３１が形成された例について説明する。以下、半導体装置６１に対して述べた構造については同一の参照符号を付して説明を省略する。
【０７０７】
各キャリア捕獲領域１３１は、ｎ−型エピタキシャル層４２に対して選択的に導入された結晶欠陥（Crystal defects）を含み、キャリア捕獲領域６４と同様の性質を有している。
【０７０８】
各キャリア捕獲領域１３１は、ｎ−型エピタキシャル層４２においてゲートトレンチ６３の底壁よりも下方の領域に形成されている。キャリア捕獲領域１３１は、平面視においてゲートトレンチ６３に重なっている。キャリア捕獲領域１３１は、この形態例では、ゲートトレンチ６３に沿うように第１方向Ａに沿って延びている。
【０７０９】
キャリア捕獲領域１３１の間の距離ＤＣは、トレンチゲート構造６２の間の距離ＤＴとほぼ等しい。距離ＤＣは、０．５μｍ以上１０μｍ以下であってもよい。
【０７１０】
距離ＤＣは、より具体的には、一方のキャリア捕獲領域１３１の中央部および他方のキャリア捕獲領域１３１の中央部の間の第２方向Ｂに沿う距離である。距離ＤＴは、より具体的には、一方のトレンチゲート構造６２の中央部および他方のトレンチゲート構造６２の中央部の間の第２方向Ｂに沿う距離である。
【０７１１】
各キャリア捕獲領域１３１は、各トレンチゲート構造６２に対して一対一対応の関係で形成されている。キャリア捕獲領域１３１は、この形態例では、ゲートトレンチ６３の底壁よりも下方の領域において、ｎ−型エピタキシャル層４２の厚さ方向に沿って延び、凹凸状の側部を有するコラム状に形成されている。
【０７１２】
各キャリア捕獲領域１３１は、幅広領域１３２および幅狭領域１３３を含む。幅狭領域１３３は、第２方向Ｂに関して、幅広領域１３２の幅ＷＷ５よりも小さい幅ＷＷ６（ＷＷ６＜ＷＷ５）を有している。幅広領域１３２の幅ＷＷ５および幅狭領域１３３の幅ＷＷ６は、０．１μｍ以上１０μｍ以下であってもよい。
【０７１３】
幅広領域１３２および幅狭領域１３３は、ｎ−型エピタキシャル層４２の厚さ方向に沿って複数回に亘って交互に形成されている。この形態例では、３つの幅広領域１３２および２つの幅狭領域１３３が形成されている。
【０７１４】
各キャリア捕獲領域１３１は、ｎ−型エピタキシャル層４２の厚さ方向に沿って間隔を空けて形成された複数の分割部分（幅広領域１３２）が、それらの間に形成された結晶欠陥（幅狭領域１３３）によって互いに接続された形態であるともみなせる。
【０７１５】
各キャリア捕獲領域１３１は、上方の第１領域１３４および下方の第２領域１３５を含む。第１領域１３４は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも上方に位置している。
【０７１６】
第２領域１３５は、ｎ−型エピタキシャル層４２の下方中間領域Ｃｔよりも下方に位置している。図７０Ａおよび図７０Ｂでは、二点鎖線によって下方中間領域Ｃｔが示されている。
【０７１７】
第１領域１３４は、ゲートトレンチ６３の底壁から露出している。幅狭領域１３３が、ゲートトレンチ６３の底壁から露出している。第２領域１３５は、ｎ＋型半導体基板４１に接続されている。幅広領域１３２が、ｎ＋型半導体基板４１に接続されている。
【０７１８】
キャリア捕獲領域１３１の不純物密度Ｎ５は、ｎ−型エピタキシャル層４２の厚さ方向に沿って３つの極大値および２つの極小値を有している。不純物密度Ｎ５の３つの極大値は、３つの幅広領域１３２にそれぞれ対応している。
【０７１９】
不純物密度Ｎ５の２つの極小値は、２つの幅狭領域１３３にそれぞれ対応している。幅広領域１３２の不純物密度Ｎ５は、幅狭領域１３３の不純物密度Ｎ５以上である。
【０７２０】
一方、キャリア捕獲領域１３１は、不純物密度Ｎ５以上の結晶欠陥密度Ｎ２（Ｎ２≧Ｎ５）を有している。キャリア捕獲領域１３１の結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層４２の厚さ方向に沿って３つの極大値および２つの極小値を有している。結晶欠陥密度Ｎ２の３つの極大値は、３つの幅広領域１３２にそれぞれ対応している。
【０７２１】
結晶欠陥密度Ｎ２の２つの極小値は、２つの幅狭領域１３３にそれぞれ対応している。幅広領域１３２の結晶欠陥密度Ｎ２は、幅狭領域１３３の結晶欠陥密度Ｎ２以上である。
【０７２２】
ｎ−型エピタキシャル層４２は、互いに隣り合う２つのキャリア捕獲領域１３１の間の領域において、第２方向Ｂに関して、互いに異なる距離を有する第１部分１３６および第２部分１３７を含む。
【０７２３】
第１部分１３６は、互いに隣り合う２つのキャリア捕獲領域１３１の幅広領域１３２の間の領域に位置している。第２部分１３７は、互いに隣り合う２つのキャリア捕獲領域１３１の幅狭領域１３３の間の領域に位置している。第１部分１３６の第２方向Ｂに沿う第１幅Ｌ１は、第２部分１３７の第２方向Ｂに沿う第２幅Ｌ２以上（Ｌ１≧Ｌ２）である。
【０７２４】
図７１は、図７０Ｂに対応する部分の拡大図であって、図７０Ａに示すキャリア捕獲領域１３１から拡がる空乏層を説明するための断面図である。
【０７２５】
第２部分１３７の第２幅Ｌ２は、一方のキャリア捕獲領域１３１から拡がる第１空乏層１３８の第１幅Ｗ１および他方のキャリア捕獲領域１３１から拡がる第２空乏層１３９の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ２≦Ｗ１＋Ｗ２）であってもよい。
【０７２６】
Ｌ２≦Ｗ１＋Ｗ２が満たされる場合、第１空乏層１３８および第２空乏層１３９は、第２部分１３７で互いに重なり合う。これにより、第２部分１３７は、空乏化する。よって、第２部分１３７における電界の集中を緩和できるから、短絡耐量を高めることができる。
【０７２７】
一方、第１部分１３６の第１幅Ｌ１は、第１空乏層１３８の第１幅Ｗ１および第２空乏層１３９の第２幅Ｗ２の和Ｗ１＋Ｗ２以上（Ｌ１≧Ｗ１＋Ｗ２）であってもよい。むろん、Ｌ１≦Ｗ１＋Ｗ２であってもよい。
【０７２８】
以上、この形態例によっても、半導体装置６１に対して述べた効果と同様の効果を奏することができる。また、この形態例によれば、ｎ−型エピタキシャル層４２に比較的幅広の第１部分１３６および比較的幅狭の第２部分１３７が形成されている。
【０７２９】
たとえば、ｎ−型エピタキシャル層４２にサージ電圧が印加された場合には、比較的幅狭の第２部分１３７において、大電流を阻止できる。これにより、第２部分１３７における発熱を抑制できるから、耐圧の低下を抑制できる。
【０７３０】
一方、ｎ−型エピタキシャル層４２に通電時の電圧が印加されている場合には、比較的幅広の第１部分１３６において電流経路を確保できる。これにより、第１部分１３６を利用して、オン抵抗の増加を抑制できる。
【０７３１】
このような構造のキャリア捕獲領域１３１は、ゲートトレンチ６３を形成した後に、第２変形例に係るキャリア捕獲領域１３１の形成方法を適用することによって、形成できる。
【０７３２】
つまり、キャリア捕獲領域１３１は、ゲートトレンチ６３の底壁からｎ−型エピタキシャル層４２内に向けて軽イオン、電子、中性子等を多段回照射することによって形成できる。
【０７３３】
幅狭領域１３３を有さないキャリア捕獲領域１３１が採用されてもよい。つまり、複数の幅広領域１３２は、分割領域として、ｎ−型エピタキシャル層４２の厚さ方向に沿って互いに間隔を空けて形成されていてもよい。
【０７３４】
図７２Ａは、図２に対応する部分の断面図であって、第６変形例に係るキャリア捕獲領域１４１が適用された半導体装置１を示す断面図である。図７２Ｂは、図７２Ａに示す領域LXXIIBの拡大図である。
【０７３５】
以下では、説明の便宜上、第１実施形態に係るキャリア捕獲領域１５（図２等参照）に代えてキャリア捕獲領域１４１が形成された例について説明する。以下、半導体装置１に対して述べた構造については同一の参照符号を付して説明を省略する。
【０７３６】
各キャリア捕獲領域１４１は、ｎ−型エピタキシャル層１２に対して選択的に導入された結晶欠陥（Crystal defects）を含み、キャリア捕獲領域１５と同様の性質を有している。
【０７３７】
各キャリア捕獲領域１４１は、この形態例では、ｎ−型エピタキシャル層１２の厚さ方向に沿って延びるコラム状に形成されている。キャリア捕獲領域１４１の第２方向Ｂの幅ＷＣは、０．１μｍ以上１０μｍ以下であってもよい。
【０７３８】
キャリア捕獲領域１４１の間の距離ＤＣは、０．５μｍ以上１０μｍ以下であってもよい。距離ＤＣは、より具体的には、一方のキャリア捕獲領域１４１の中央部および他方のキャリア捕獲領域１４１の中央部の間の第２方向Ｂに沿う距離である。
【０７３９】
各キャリア捕獲領域１４１は、この形態例では、中間領域Ｃに対してｎ−型エピタキシャル層１２の第１主面３側に間隔を空けて形成されている。
【０７４０】
図７３は、図７２Ａに示すキャリア捕獲領域１４１の不純物密度Ｎ５および結晶欠陥密度Ｎ２を示すグラフである。キャリア捕獲領域１４１の不純物密度Ｎ５とは、ｎ−型エピタキシャル層１２に導入された軽イオン、電子、中性子等の密度を意味する。
【０７４１】
図７３において、縦軸は、密度［ｃｍ−３］を表し、横軸は、ｎ−型エピタキシャル層１２の第１主面３を零と定義した時の、ｎ−型エピタキシャル層１２の深さ［μｍ］を表している。
【０７４２】
キャリア捕獲領域１４１の不純物密度Ｎ５は、ｎ−型エピタキシャル層１２の厚さ方向途中部において１つの極大値を有している。不純物密度Ｎ５の極大値は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも上方に位置している。
【０７４３】
キャリア捕獲領域１４１は、ｎ−型エピタキシャル層１２の第１主面３側の第１領域１４２、第１領域１４２に対して第２主面４側に位置する第２領域１４３を含む。
【０７４４】
第１領域１４２は、第１主面３から極大値に向かって不純物密度Ｎ５が漸増する領域である。第２領域１４３は、極大値から第２主面４に向かって不純物密度Ｎ５が漸減する領域である。
【０７４５】
ｎ−型エピタキシャル層１２の厚さ方向に関して、第１領域１４２の厚さＴＴ１は、第２領域１４３の厚さＴＴ２以下（ＴＴ１≦ＴＴ２）である。厚さＴＴ１は、より具体的には、ＴＴ２未満（ＴＴ１＜ＴＴ２）である。
【０７４６】
一方、キャリア捕獲領域１４１は、不純物密度Ｎ５以上の結晶欠陥密度Ｎ２（Ｎ２≧Ｎ５）を有している。キャリア捕獲領域１４１の結晶欠陥密度Ｎ２は、ｎ−型エピタキシャル層１２の厚さ方向途中部において１つの極大値を有している。結晶欠陥密度Ｎ２の極大値は、ｎ−型エピタキシャル層１２の中間領域Ｃよりも上方に位置している。
【０７４７】
第１領域１４２の結晶欠陥密度Ｎ２は、第１主面３から極大値に向かって漸増する。第２領域１４３の結晶欠陥密度Ｎ２は、極大値から第２主面４に向かって漸減する。
【０７４８】
図７４は、図７２Ｂに対応する部分の拡大図であって、図７２Ａに示すキャリア捕獲領域１４１から拡がる空乏層を説明するための断面図である。
【０７４９】
ｎ−型エピタキシャル層１２において互いに隣り合う２つのキャリア捕獲領域１４１の間に位置する中間部分１４４の第２方向Ｂに沿う距離Ｌは、一方のキャリア捕獲領域１４１から拡がる第１空乏層１４５の第１幅Ｗ１および他方のキャリア捕獲領域１４１から拡がる第２空乏層１４６の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ≦Ｗ１＋Ｗ２）であってもよい。
【０７５０】
Ｌ２≦Ｗ１＋Ｗ２が満たされる場合、第１空乏層１４５および第２空乏層１４６は、中間部分１４４において互いに重なり合う。これにより、中間部分１４４は、空乏化する。よって、中間部分１４４における電界の集中を緩和できるから、短絡耐量を高めることができる。
【０７５１】
以上、この形態例によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、この形態例では、中間部分１４４の距離Ｌが、第１空乏層１４５の第１幅Ｗ１および第２空乏層１４６の第２幅Ｗ２の和Ｗ１＋Ｗ２以下（Ｌ≦Ｗ１＋Ｗ２）である。よって、中間部分１４４を空乏化できるので、耐圧の向上を図ることができる。
【０７５２】
この形態例では、キャリア捕獲領域１４１が、不純物密度Ｎ５が漸増する第１領域１４２および不純物密度Ｎ５が漸減する第２領域１４３を含む例について説明した。
【０７５３】
しかし、第１領域１４２の厚さＴＴ１は、０であってもよい。つまり、第２領域１４３だけを含むキャリア捕獲領域１４１が採用されてもよい。また、キャリア捕獲領域１４１は、第１主面３から第２主面４に向かって不純物密度Ｎ５が漸減するように形成されていてもよい。
【０７５４】
また、この形態例では、キャリア捕獲領域１４１が、中間領域Ｃよりも上方に形成された例について説明した。しかし、キャリア捕獲領域１４１は、ｎ−型エピタキシャル層１２の厚さ方向に関して、中間領域Ｃを横切るように形成されていてもよい。
【０７５５】
キャリア捕獲領域１４１は、第１実施形態の他、第２実施形態〜第４実施形態にも適用可能である。キャリア捕獲領域１４１は、図２、図４、図５、図９、図１８、図１９、図２０、図２４、図２６、図２７、図２８、図３２、図３３、図３５、図３６等に示された形態に組み込まれてもよい。また、キャリア捕獲領域１４１の構造は、第１変形例〜第５変形例に組み込まれてもよい。
【０７５６】
図７５Ａ〜図７５Ｄは、図７２Ｂに対応する部分の拡大図であって、図７２Ａに示すキャリア捕獲領域１４１の形成方法の一例を説明するための断面図である。キャリア捕獲領域１４１の形成方法は、前述の図１５に示したキャリア捕獲領域１５の形成工程（ステップＳ１５およびステップＳ１６）に組み込むことができる。
【０７５７】
図７５Ａを参照して、まず、ｎ＋型半導体基板１１が用意される。次に、ｎ型不純物の導入と並行して、ｎ＋型半導体基板１１の主面からＳｉＣがエピタキシャル成長される。
【０７５８】
これにより、ｎ＋型半導体基板１１の上にｎ−型エピタキシャル層１２が形成される。ｎ−型エピタキシャル層１２によって第１主面３が形成され、ｎ＋型半導体基板１１によって第２主面４が形成される。
【０７５９】
次に、図７５Ｂを参照して、ｎ−型エピタキシャル層１２の第１主面３の上に、所定パターンを有するマスク１４７が形成される。マスク１４７は、キャリア捕獲領域１４１を形成すべき領域を露出させる開口１４７ａを有している。
【０７６０】
次に、図７５Ｃを参照して、マスク１４７を介して、軽イオン、電子、中性子等が、ｎ−型エピタキシャル層１２に照射される。また、軽イオン、電子、中性子等は、この形態では、遮蔽板１４８を介してｎ−型エピタキシャル層１２に照射される。軽イオンは、水素イオン（Ｈ＋）、ヘリウムイオン（Ｈｅ＋）またはボロンイオン（Ｂ＋）のうちの少なくとも一種を含んでいてもよい。
【０７６１】
この工程では、軽イオン、電子、中性子等の照射エネルギー（照射装置による加速電圧）の他、遮蔽板１４８の材料や厚さによって、ｎ−型エピタキシャル層１２に対して軽イオン、電子、中性子等が打ち込まれる深さ位置が調整される。
【０７６２】
遮蔽板１４８は、ｎ−型エピタキシャル層１２の第１主面３に対する軽イオン、電子、中性子等の導入を部分的に妨げる部材であれば、どのような部材が採用されてもよい。遮蔽板１４８は、たとえば金属板であってもよい。金属板は、アルミニウム板であってもよい。
【０７６３】
その後、マスク１４７および遮蔽板１４８が除去される。これにより、ｎ−型エピタキシャル層１２の第１主面３において比較的高い不純物密度Ｎ５を有するキャリア捕獲領域１４１が形成される。
【０７６４】
この後、アニール処理法によって、ｎ−型エピタキシャル層１２に形成された結晶欠陥の一部を回復させてもよい。アニール処理法は、１５００℃未満（たとえば１２００℃以下）の雰囲気下で行われてもよい。
【０７６５】
この明細書および図面から抽出される特徴の例を以下に示す。
【０７６６】
［項１］第１トレンチが形成された主面を有する第１導電型の半導体層と、ゲート絶縁膜を挟んで前記第１トレンチに埋め込まれたゲート電極と、前記半導体層の前記主面の表層部に形成され、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する第２導電型不純物領域と、前記第２導電型不純物領域の表層部に形成され、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する第１導電型不純物領域と、結晶欠陥を含み、前記半導体層において前記第１トレンチの底壁よりも下方の領域に形成されたキャリア捕獲領域と、を含む、半導体装置。
【０７６７】
項１に係る半導体装置は、トレンチゲート構造を利用した電界効果型のトランジスタを有している。半導体層において第１トレンチの底壁よりも下方の領域には、キャリア捕獲領域が形成されている。
【０７６８】
半導体層内の多数キャリアは、キャリア捕獲領域に含まれる結晶欠陥によって捕獲される。したがって、キャリア捕獲領域に含まれる結晶欠陥は、ドナーまたはアクセプタと同様の機能を有している。
【０７６９】
キャリア捕獲領域は、多数キャリアの捕獲により、イオン化した第１導電型不純物とは反対の電荷を帯びる。これにより、半導体層に電圧を印加したとき、当該半導体層の厚さ方向に沿って電界強度が低下することを抑制できる。その結果、半導体層内の電界強度を均一に近づけることができるから、耐圧を向上できる。
【０７７０】
また、項１の半導体装置によれば、キャリア捕獲領域を形成する一方で、半導体層の第１不純物濃度を増加させることもできる。これにより、オン抵抗の低減を図ることができる。
【０７７１】
このようなキャリア捕獲領域は、たとえば、軽イオン、電子、中性子等を半導体層に照射することによって形成できる。したがって、キャリア捕獲領域を形成する上で複雑な製造工程を要しない。
【０７７２】
また、軽イオン、電子、中性子等の照射によれば、照射量や照射エネルギー等の条件を調整するだけで、半導体層の任意の領域に、任意の結晶欠陥密度を有するキャリア捕獲領域を形成できる。よって、製造容易であり、オン抵抗の低減および耐圧の向上を図ることができる半導体装置を提供できる。
【０７７３】
［項２］半導体基板をさらに含み、前記半導体層は、前記半導体基板の上に形成されており、前記キャリア捕獲領域は、前記半導体層の厚さ方向に関して、前記第１トレンチの底壁および前記半導体基板の間の中間領域よりも上方に位置する第１領域、および、前記中間領域よりも下方に位置する第２領域を有している、項１に記載の半導体装置。
【０７７４】
［項３］前記半導体基板の導電型は、第１導電型である、項２に記載の半導体装置。
【０７７５】
［項４］前記半導体基板の導電型は、第２導電型である、項２に記載の半導体装置。
【０７７６】
［項５］前記キャリア捕獲領域は、前記半導体層の第１導電型不純物密度よりも高い結晶欠陥密度を有している、項１〜４のいずれか一項に記載の半導体装置。
【０７７７】
［項６］前記キャリア捕獲領域は、前記半導体層の比抵抗よりも高い比抵抗を有している、項１〜５のいずれか一項に記載の半導体装置。
【０７７８】
［項７］前記キャリア捕獲領域は、前記半導体層の厚さ方向に沿って延びるコラム状に形成されている、項１〜６のいずれか一項に記載の半導体装置。
【０７７９】
［項８］前記キャリア捕獲領域は、前記半導体層の内部で浮遊している、項１〜７のいずれか一項に記載の半導体装置。
【０７８０】
［項９］前記キャリア捕獲領域は、前記半導体層の厚さ方向に沿って間隔を空けて形成された複数の部分を含む、項１〜８のいずれか一項に記載の半導体装置。
【０７８１】
［項１０］前記第１トレンチは、平面視において一方方向に沿って延びており、前記キャリア捕獲領域は、平面視において前記一方方向に沿って延び、前記第１トレンチと重なっている、項１〜９のいずれか一項に記載の半導体装置。
【０７８２】
［項１１］前記第１トレンチは、平面視において第１方向に沿って延びており、前記キャリア捕獲領域は、平面視において前記第１方向に交差する第２方向に沿って延びている、項１〜９のいずれか一項に記載の半導体装置。
【０７８３】
［項１２］前記半導体層の前記主面の上に形成され、前記第２導電型不純物領域および前記第１導電型不純物領域に電気的に接続された主面電極をさらに含む、項１〜１１のいずれか一項に記載の半導体装置。
【０７８４】
［項１３］前記半導体層の前記主面には、前記第１トレンチから間隔を空けて第２トレンチが形成されており、前記第２導電型不純物領域は、前記第２トレンチの内壁から露出しており、前記第１導電型不純物領域は、前記第２トレンチの内壁から露出しており、前記主面電極は、前記第２トレンチ内において、前記第２導電型不純物領域および前記第１導電型不純物領域に電気的に接続されている、項１２に記載の半導体装置。
【０７８５】
［項１４］前記半導体層は、エピタキシャル層である、項１〜１３のいずれか一項に記載の半導体装置。
【０７８６】
［項１５］前記半導体層は、ワイドバンドギャップ半導体を含む、項１〜１４のいずれか一項に記載の半導体装置。
【０７８７】
［項１６］前記半導体層は、前記ワイドバンドギャップ半導体としてのＳｉＣを含む、項１５に記載の半導体装置。
【０７８８】
［項１７］前記半導体層は、前記ワイドバンドギャップ半導体としてのダイアモンドを含む、項１５に記載の半導体装置。
【０７８９】
［項１８］前記半導体層は、前記ワイドバンドギャップ半導体としての窒化物半導体を含む、項１５に記載の半導体装置。
【０７９０】
［項１９］前記半導体層は、Ｓｉを含む、項１〜１４のいずれか一項に記載の半導体装置。
【０７９１】
［項２０］アイランドと、前記アイランドの周囲に配置されたリード端子と、前記アイランドに載置された請求項１〜１９のいずれか一項に記載の半導体装置と、前記リード端子および前記半導体装置を電気的に接続する導線と、前記リード端子の一部を露出させるように、前記アイランド、前記リード端子、前記半導体装置および前記導線を封止する封止樹脂と、を含む、半導体パッケージ。
【０７９２】
［項２１］電源の高電圧側に接続された第１配線と、電源の低電圧側に接続された第２配線と、直列接続された複数の請求項１〜１９のいずれか一項に記載の半導体装置を含み、前記第１配線および前記第２配線の間に接続されたアーム回路と、前記アーム回路における複数の前記半導体装置の接続部に接続された出力配線と、を含む、インバータ。
【０７９３】
この出願は、２０１７年１月２５日に日本国特許庁に提出された特願２０１７−０１１６１０号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
【０７９４】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
【符号の説明】
【０７９５】
１        半導体装置
８        アノードパッド電極（アノード電極）
１２      ｎ−型エピタキシャル層（半導体層）
１４      ｎ−型ダイオード領域
１５      キャリア捕獲領域
１６      電界緩和領域
１８      キャリア捕獲領域の第１領域
１９      キャリア捕獲領域の第２領域
２３      キャリア捕獲領域の分割部分
２４      埋め込み絶縁体（絶縁体）
３１      半導体装置
４２      ｎ−型エピタキシャル層
４４      ｐ型ボディ領域（第２導電型不純物領域）
４５      ｎ＋型ソース領域（第１導電型不純物領域）
４７      キャリア捕獲領域
４９      キャリア捕獲領域の第１領域
５０      キャリア捕獲領域の第２領域
５５      ゲート絶縁膜
５６      ゲート電極
５９      キャリア捕獲領域の分割部分
６１      半導体装置
６２      トレンチゲート構造
６３      ゲートトレンチ
６４      キャリア捕獲領域
６５      キャリア捕獲領域の第１領域
６６      キャリア捕獲領域の第２領域
６７      キャリア捕獲領域の分割部分
７１      半導体装置
７２      トレンチソース構造
７３      ソーストレンチ
７４      埋め込みソース電極
３０１    半導体パッケージ
４０１    インバータ回路
Ａ        第１方向
Ｂ        第２方向
Ｃ        中間領域
Ｎ１      ｎ−型エピタキシャル層のｎ型不純物密度
Ｎ２      キャリア捕獲領域の結晶欠陥密度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１Ａ】
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【図４１Ｂ】
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【図４２】
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【図４３】
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【図４４Ａ】
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【図４４Ｂ】
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【図４４Ｃ】
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【図４４Ｄ】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９Ａ】
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【図４９Ｂ】
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【図５０】
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【図５１】
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【図５２Ａ】
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【図５２Ｂ】
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【図５２Ｃ】
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【図５２Ｄ】
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【図５２Ｅ】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８Ａ】
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【図５８Ｂ】
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【図５９】
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【図６０Ａ】
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【図６０Ｂ】
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【図６０Ｃ】
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【図６０Ｄ】
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【図６０Ｅ】
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【図６０Ｆ】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５Ａ】
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【図６５Ｂ】
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【図６６】
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【図６７Ａ】
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【図６７Ｂ】
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【図６７Ｃ】
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【図６７Ｄ】
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【図６７Ｅ】
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【図６７Ｆ】
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【図６７Ｇ】
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【図６８】
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【図６９】
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【図７０Ａ】
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【図７０Ｂ】
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【図７１】
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【図７２Ａ】
2018139557.tif 000097
【図７２Ｂ】
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【図７３】
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【図７４】
2018139557.tif 000100
【図７５Ａ】
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【図７５Ｂ】
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【図７５Ｃ】
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【国際調査報告】
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2018139557.tif 000105
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