(57)【要約】  簡単な構成で、製造工程における歩留まりを向上することができ、ショットキー接合によって逆方向耐圧を確保する逆阻止半導体装置およびその製造方法を提供する。  表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層と、前記半導体層の表面部に形成されたＭＩＳトランジスタ構造と、前記半導体層の前記裏面において前記半導体層の一部とショットキー接合を形成する第１電極と、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲領域において前記半導体層を前記表面から前記裏面に達するように形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む、半導体装置を提供する。
2018034250.tif 000002
【特許請求の範囲】
【請求項１】
表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層と、
前記半導体層の表面部に形成された回路素子と、
前記半導体層の前記裏面において前記半導体層と接合する第１電極と、
前記回路素子が形成された活性領域の周囲領域において前記半導体層を前記表面から前記裏面に達するように形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む、半導体装置。
【請求項２】
前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１４ｃｍ−３〜１×１０２２ｃｍ−３の結晶欠陥濃度を有する高抵抗領域である、請求項１に記載の半導体装置。
【請求項３】
前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３の不純物濃度を有する第２導電型の不純物領域である、請求項１に記載の半導体装置。
【請求項４】
前記電界緩和領域は、前記半導体層の前記端面から内側に間隔を空けて、前記活性領域を取り囲むように形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体層は、前記電界緩和領域と前記半導体層の前記端面との間に第１導電型の周囲不純物領域を含み、
前記第１電極は、前記半導体層の前記裏面において前記周囲不純物領域に接しており、
前記半導体装置は、前記半導体層の前記表面において前記周囲不純物領域に接しており、前記第１電極に電気的に接続された補助電極を含む、請求項４に記載の半導体装置。
【請求項６】
前記補助電極は、前記電界緩和領域と前記周囲不純物領域との境界部を跨るように形成され、前記電界緩和領域および前記周囲不純物領域の両方に接している、請求項５に記載の半導体装置。
【請求項７】
前記電界緩和領域は、前記半導体層の前記端面に至るように形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項８】
前記第１電極は、前記半導体層の前記裏面において前記電界緩和領域に接しており、
前記半導体装置は、前記半導体層の前記表面において前記電界緩和領域に接しており、
前記第１電極に電気的に接続された補助電極を含む、請求項７に記載の半導体装置。
【請求項９】
前記第１電極は、前記電界緩和領域に接しているとともに前記半導体層の一部とショットキー接合を形成し、
前記半導体層の表面部には、前記回路素子としてのＭＩＳトランジスタ構造が形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１０】
前記半導体層の前記周囲領域は、前記半導体層の前記表面が平坦な平坦部を含み、
前記電界緩和領域は、前記平坦部の前記半導体層の前記表面から前記裏面に至るように形成されている、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体層の前記周囲領域に前記表面から形成された凹部をさらに含み、
前記電界緩和領域は、前記凹部の内面に沿って形成されており、その底部が前記半導体層の前記裏面で露出している、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体層の裏面部に形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる第２電界緩和領域をさらに含む、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第２電界緩和領域は、前記半導体層の前記裏面に露出するように形成されており、
前記第１電極は、前記半導体層の前記裏面において前記第２電界緩和領域に接している、請求項１２に記載の半導体装置。
【請求項１４】
前記半導体層を前記裏面側から見たときに、前記第２電界緩和領域が離散的な行列状に複数配列されている、請求項１２または１３に記載の半導体装置。
【請求項１５】
前記半導体層を前記裏面側から見たときに、前記第２電界緩和領域が、ストライプ状に複数配列されているか、または格子パターン状に形成されている、請求項１２または１３に記載の半導体装置。
【請求項１６】
前記半導体層の前記周囲領域において前記電界緩和領域よりも内側に形成された表面終端構造をさらに含む、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体層上に形成され、前記ＭＩＳトランジスタ構造のソースまたはエミッタに電気的に接続された第２電極を含む、請求項９に記載の半導体装置。
【請求項１８】
請求項１〜１７のいずれか一項に記載の半導体装置と、
前記半導体装置を搭載するリードフレームと、
前記半導体装置と前記リードフレームの少なくとも一部とを封止する封止樹脂とを有する、半導体パッケージ。
【請求項１９】
請求項９に記載の半導体装置を双方向スイッチ素子として用いた、電源変換装置。
【請求項２０】
前記双方向スイッチ素子を多相入力から多相出力へのマトリクスコンバータ回路のスイッチ回路として用いた、請求項１９に記載の電源変換装置。
【請求項２１】
基板上に第１導電型の半導体層を形成する工程と、
前記半導体層の前記基板と反対側の表面部に回路素子を形成する工程と、
前記回路素子が形成される活性領域の周囲領域に、前記半導体層の前記表面から前記表面の反対側の裏面に達するように、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域を形成する工程と、
前記基板を除去することによって、前記半導体層の前記裏面を露出させる工程と、
前記半導体層の前記裏面に、前記半導体層と接合する第１電極を形成する工程とを含む、半導体装置の製造方法。
【請求項２２】
前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面側からプロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記高抵抗領域を形成する工程を含む、請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面側から第２導電型の不純物イオンを注入することによって、前記第２導電型の不純物領域を形成する工程を含む、請求項２１に記載の半導体装置の製造方法。
【請求項２４】
前記半導体層を形成する工程は、第１導電型層を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、前記半導体層を形成する工程を含み、
前記電界緩和領域を形成する工程は、各前記第１導電型層を成長させる際に当該第１導電型層の所定部分に第２導電型の不純物イオンを注入して第２導電型領域を形成し、前記第１導電型層の成長に伴って前記第２導電型領域を順に重ねていくことによって、前記第２導電型の不純物領域を形成する工程を含む、請求項２１に記載の半導体装置の製造方法。
【請求項２５】
前記半導体層を形成する工程は、第１導電型層を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、前記半導体層を形成する工程を含み、
前記電界緩和領域を形成する工程は、各前記第１導電型層を成長させる際に当該第１導電型層の所定部分に、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射して第１物質領域を形成し、前記第１導電型層の成長に伴って前記第１物質領域を順に重ねていくことによって、前記高抵抗領域を形成する工程を含む、請求項２１に記載の半導体装置の製造方法。
【請求項２６】
前記電界緩和領域を形成する工程は、
前記半導体層の形成後、前記半導体層の前記表面から前記基板に達する貫通孔を形成する工程と、
エピタキシャル成長で前記貫通孔を第２導電型の半導体層で埋め戻すことによって、前記第２導電型の不純物領域を形成する工程とを含む、請求項２１に記載の半導体装置の製造方法。
【請求項２７】
前記電界緩和領域を形成する工程は、
前記半導体層の形成後、前記半導体層の前記表面から凹部を形成する工程と、
前記凹部の内面に第２導電型の不純物イオンを注入することによって、前記凹部の内面に沿うと共に底部が前記基板に達する前記第２導電型の不純物領域を形成する工程とを含む、請求項２１に記載の半導体装置の製造方法。
【請求項２８】
前記電界緩和領域を形成する工程は、
前記半導体層の形成後、前記半導体層の前記表面から凹部を形成する工程と、
前記凹部の内面に、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記凹部の内面に沿うと共に底部が前記基板に達する前記高抵抗領域を形成する工程とを含む、請求項２１に記載の半導体装置の製造方法。
【請求項２９】
前記凹部に導電材料を埋め込む工程をさらに含む、請求項２７または２８に記載の半導体装置の製造方法。
【請求項３０】
前記半導体層を形成する工程は、前記基板上に第１半導体層を形成する工程と、前記第１半導体層上に、第２半導体層を形成する工程とを含み、
前記第２半導体層の形成前に、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる第２電界緩和領域を前記第１半導体層に形成する工程をさらに含む、請求項２１〜２９のいずれか一項に記載の半導体装置の製造方法。
【請求項３１】
前記基板を除去する工程は、前記第２電界緩和領域が前記半導体層の前記裏面から露出するまで、前記基板に加えて前記半導体層の一部を除去する工程を含む、請求項３０に記載の半導体装置の製造方法。
【請求項３２】
表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層であって、前記端面が前記半導体層の厚さ方向の前記裏面側に対向する部分を含むように形成された半導体層と、
前記半導体層の表面部に形成された回路素子と、
前記半導体層の前記裏面において前記半導体層と接合する第１電極と、
少なくとも前記端面に沿って形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む、半導体装置。
【請求項３３】
前記半導体層は、断面視において、前記端面における前記表面側の端縁である上面端と、前記端面における前記裏面側の端縁であり、前記上面端よりも内側に配置された底面端とを有し、
前記上面端と前記底面端との間を繋ぐ直線状の仮想線分が、前記半導体層の前記裏面に対して９０°を超える角度で傾斜している、請求項３２に記載の半導体装置。
【請求項３４】
前記電界緩和領域は、前記端面の少なくとも一部に沿って断面視で略一定の幅で形成されている、請求項３２または３３に記載の半導体装置。
【請求項３５】
基板上に第１導電型の半導体層を形成する工程と、
前記半導体層の前記基板と反対側の表面部に回路素子を形成する工程と、
前記基板を除去することによって、前記半導体層の裏面を露出させる工程と、
前記半導体層を前記裏面側から選択的にエッチングすることによって、前記半導体層の厚さ方向の前記裏面側に対向する端面で囲まれた溝を形成する工程と、
前記溝の前記端面に、第２導電型の不純物イオンを注入するか、もしくは、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記端面に沿って電界緩和領域を形成する工程と、
前記半導体層の前記裏面および前記電界緩和領域を少なくとも一部を覆うように第１電極を形成する工程とを含む、半導体装置の製造方法。
【請求項３６】
前記溝を形成する工程が、前記裏面から前記半導体層の厚さ方向途中までのエッチングによって前記溝を形成する工程を含み、
前記第１電極の形成後、前記溝に沿って設定されたダイシングラインに沿って前記半導体層を切断する工程を含む、請求項３５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、より詳しくは、半導体層の裏面にショットキー接合が形成された逆阻止半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴやＩＧＢＴを使用した双方向スイッチが知られている。双方向スイッチは、たとえば、マトリクスコンバータ回路や中性点クランプに使用される。【０００３】
双方向スイッチとして使用されるデバイスとして、たとえば特許文献１は、ｎ型半導体基板からなるドリフト層と、ドリフト層の一面側に形成されたｐ型ベース領域と、ｐ型ベース領域の表層のｎ型エミッタ領域と、ｎ型エミッタ領域とドリフト層の表面に挟まれたｐ型ベース領域の表面上のゲート酸化膜と、ゲート酸化膜上のゲート電極と、ドリフト層の活性領域の外周に形成されたＦＬＲを含む終端領域と、ドリフト層の他面側に形成されたｐ型コレクタ層と、ＦＬＲの外周にあってドリフト層の一面側からドリフト層を貫きｐ型コレクタ層に接する分離領域とを含む、逆阻止ＩＧＢＴを開示している。【０００４】
また、ＩＧＢＴ以外の逆阻止デバイスとして、たとえば特許文献２は、ＳｉＣからなるｎ−型ドリフト層と、ｎ−型ドリフト層の一方の主面側に形成されたｐ＋型基板と、ｐ＋型基板を貫通してｎ−型ドリフト層に達する複数の裏面トレンチと、複数の裏面トレンチの底部においてｎ−型ドリフト層とショットキー接合を形成するチタン電極とを備える、逆阻止ＭＯＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−４９３０号公報
【特許文献２】特開２０１２−１７４８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、逆阻止デバイスとして種々の発明が提案されている。係る背景のもと、本発明は、簡単な構成で、かつ製造工程における歩留まりを向上することができ、ショットキー接合によって逆方向耐圧を確保する逆阻止半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る半導体装置は、表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層と、前記半導体層の表面部に形成された回路素子と、前記半導体層の前記裏面において前記半導体層と接合する第１電極と、前記回路素子が形成された活性領域の周囲領域において前記半導体層を前記表面から前記裏面に達するように形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む。【０００８】
この構成によれば、回路素子（たとえば、ＭＩＳトランジスタ構造等）に逆方向電圧が印加されたときに、半導体層の内部を厚さ方向に流れる電流を、半導体層と第１電極との間のショットキー接合のショットキー障壁によって阻止することができる。さらに、回路素子の周囲に電界緩和領域が形成されている。これにより、逆方向電圧印加時に空乏層が半導体層の端面（チップ端面）へ向かって広がっても、当該空乏層を電界緩和領域で止めることができ、空乏層が端面にまで達することを防止することができる。その結果、半導体層の端面付近での電界強度を緩和することができる。したがって、ダイシングによって半導体層の端面に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。これらの結果、本発明の半導体装置は、良好な逆方向耐圧を確保できるので、双方向スイッチ用の逆阻止ＭＩＳＦＥＴとして良好に使用することができる。【０００９】
本発明の一実施形態に係る半導体装置は、たとえば、基板上に第１導電型の半導体層を形成する工程と、前記半導体層の前記基板と反対側の表面部に回路素子を形成する工程と、前記回路素子が形成される活性領域の周囲領域に、前記半導体層の前記表面から前記表面の反対側の裏面に達するように、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域を形成する工程と、前記基板を除去することによって、前記半導体層の前記裏面を露出させる工程と、前記半導体層の前記裏面に、前記半導体層と接合する第１電極を形成する工程とを含む、本発明の一実施形態に係る半導体装置の製造方法によって製造することができる。【００１０】
この方法によれば、半導体層が基板上に乗っている安定した状態で電界緩和領域が形成される。つまり、基板の除去後の薄いウエハ状態で電界緩和領域を形成する必要がなく、ウエハのハンドリングミスによる割れ等を防止することができる。さらに、基板を除去してウエハを薄化した後の工程として、第１電極の形成工程だけに留めることもできるので、薄化後のウエハのハンドリング回数を減らすことができ、ハンドリングミスの確率を減らすことができる。これらの結果、不良品の発生確率を低減できるので、製造工程における歩留まりを向上することができる。【００１１】
また、半導体層の表面部に回路素子を作製するときに、これと並行して半導体層の表面側からの処理によって電界緩和領域を形成できる。そのため、回路素子の作製後に電界緩和領域を形成する場合に比べて、回路素子の各要素に影響を与える因子（温度、使用薬液・装置等）に関する制限を緩和することができる。その結果、製造工程の効率化を図ることができる。【００１２】
本発明の一実施形態に係る半導体装置では、前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１４ｃｍ−３〜１×１０２２ｃｍ−３の結晶欠陥濃度を有する高抵抗領域であってもよい。【００１３】
本発明の一実施形態に係る半導体装置では、前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３の不純物濃度を有する第２導電型の不純物領域であってもよい。【００１４】
本発明の一実施形態に係る半導体装置では、前記電界緩和領域は、前記半導体層の前記端面から内側に間隔を空けて、前記活性領域を取り囲むように形成されていてもよい。【００１５】
本発明の一実施形態に係る半導体装置では、前記半導体層は、前記電界緩和領域と前記半導体層の前記端面との間に第１導電型の周囲不純物領域を含み、前記第１電極は、前記半導体層の前記裏面において前記周囲不純物領域に接しており、前記半導体装置は、前記半導体層の前記表面において前記周囲不純物領域に接しており、前記第１電極に電気的に接続された補助電極を含んでいてもよい。【００１６】
この構成によれば、周囲不純物領域の電位が、半導体層の表面から裏面に至るまで同電位に固定される。これにより、周囲不純物領域に電界がかかり難くすることができるので、半導体層の端面付近での電界強度を一層緩和することができる。【００１７】
本発明の一実施形態に係る半導体装置では、前記補助電極は、前記電界緩和領域と前記周囲不純物領域との境界部を跨るように形成され、前記電界緩和領域および前記周囲不純物領域の両方に接していてもよい。【００１８】
本発明の一実施形態に係る半導体装置では、前記電界緩和領域は、前記半導体層の前記端面に至るように形成されていてもよい。【００１９】
本発明の一実施形態に係る半導体装置では、前記第１電極は、前記半導体層の前記裏面において前記電界緩和領域に接しており、前記半導体装置は、前記半導体層の前記表面において前記電界緩和領域に接しており、前記第１電極に電気的に接続された補助電極を含んでいてもよい。【００２０】
この構成によれば、電界緩和領域の電位が、半導体層の表面から裏面に至るまで同電位に固定される。これにより、電界緩和領域に電界がかかり難くすることができるので、半導体層の端面付近での電界強度を一層緩和することができる。【００２１】
本発明の一実施形態に係る半導体装置では、前記半導体層の前記周囲領域は、前記半導体層の前記表面が平坦な平坦部を含み、前記電界緩和領域は、前記平坦部の前記半導体層の前記表面から前記裏面に至るように形成されていてもよい。【００２２】
本発明の一実施形態に係る半導体装置では、前記半導体層の前記周囲領域に前記表面から形成された凹部をさらに含み、前記電界緩和領域は、前記凹部の内面に沿って形成されており、その底部が前記半導体層の前記裏面で露出していてもよい。【００２３】
本発明の一実施形態に係る半導体装置では、前記半導体層の裏面部に形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる第２電界緩和領域をさらに含んでいてもよい。【００２４】
この構成によれば、半導体層と第１電極との間のショットキー界面の電界を緩和することができる。これにより、第１電極として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。【００２５】
本発明の一実施形態に係る半導体装置では、前記第２電界緩和領域は、前記半導体層の前記裏面に露出するように形成されており、前記第１電極は、前記半導体層の前記裏面において前記第２電界緩和領域に接していてもよい。【００２６】
本発明の一実施形態に係る半導体装置では、前記半導体層を前記裏面側から見たときに、前記第２電界緩和領域が離散的な行列状に複数配列されていてもよい。【００２７】
本発明の一実施形態に係る半導体装置では、前記半導体層を前記裏面側から見たときに、前記第２電界緩和領域が、ストライプ状に複数配列されていてもよいし、格子パターンで形成されていてもよい。【００２８】
本発明の一実施形態に係る半導体装置では、前記半導体層の前記周囲領域において前記電界緩和領域よりも内側に形成された表面終端構造をさらに含んでいてもよい。【００２９】
本発明の一実施形態に係る半導体装置は、前記半導体層上に形成され、前記ＭＩＳトランジスタ構造のソースまたはエミッタに電気的に接続された第２電極を含んでいてもよい。【００３０】
本発明の一実施形態に係る半導体パッケージは、本発明の一実施形態に係る半導体装置と、前記半導体装置を搭載するリードフレームと、前記半導体装置と前記リードフレームの少なくとも一部とを封止する封止樹脂とを有する。【００３１】
本発明の一実施形態に係る電源変換装置は、前記半導体装置を双方向スイッチ素子として用いており、たとえば、前記双方向スイッチ素子を多相入力から多相出力へのマトリクスコンバータ回路のスイッチ回路として用いている。【００３２】
本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面側からプロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記高抵抗領域を形成する工程を含んでいてもよい。【００３３】
本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面側から第２導電型の不純物イオンを注入することによって、前記第２導電型の不純物領域を形成する工程を含んでいてもよい。【００３４】
本発明の一実施形態に係る半導体装置の製造方法では、前記半導体層を形成する工程は、第１導電型層を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、前記半導体層を形成する工程を含み、前記電界緩和領域を形成する工程は、各前記第１導電型層を成長させる際に当該第１導電型層の所定部分に第２導電型の不純物イオンを注入して第２導電型領域を形成し、前記第１導電型層の成長に伴って前記第２導電型領域を順に重ねていくことによって、前記第２導電型の不純物領域を形成する工程を含んでいてもよい。【００３５】
本発明の一実施形態に係る半導体装置の製造方法では、前記半導体層を形成する工程は、第１導電型層を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、前記半導体層を形成する工程を含み、前記電界緩和領域を形成する工程は、各前記第１導電型層を成長させる際に当該第１導電型層の所定部分に、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射して第１物質領域を形成し、前記第１導電型層の成長に伴って前記第１物質領域を順に重ねていくことによって、前記高抵抗領域を形成する工程を含んでいてもよい。【００３６】
本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面から前記基板に達する貫通孔を形成する工程と、エピタキシャル成長で前記貫通孔を第２導電型の半導体層で埋め戻すことによって、前記第２導電型の不純物領域を形成する工程とを含んでいてもよい。【００３７】
本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面から凹部を形成する工程と、前記凹部の内面に第２導電型の不純物イオンを注入することによって、前記凹部の内面に沿うと共に底部が前記基板に達する前記第２導電型の不純物領域を形成する工程とを含んでいてもよい。【００３８】
本発明の一実施形態に係る半導体装置の製造方法では、前記電界緩和領域を形成する工程は、前記半導体層の形成後、前記半導体層の前記表面から凹部を形成する工程と、前記凹部の内面に、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記凹部の内面に沿うと共に底部が前記基板に達する前記高抵抗領域を形成する工程とを含んでいてもよい。【００３９】
本発明の一実施形態に係る半導体装置の製造方法では、前記凹部に導電材料を埋め込む工程をさらに含んでいてもよい。【００４０】
本発明の一実施形態に係る半導体装置の製造方法では、前記半導体層を形成する工程は、前記基板上に第１半導体層を形成する工程と、前記第１半導体層上に、第２半導体層を形成する工程とを含み、前記第２半導体層の形成前に、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる第２電界緩和領域を前記第１半導体層に形成する工程をさらに含んでいてもよい。【００４１】
本発明の一実施形態に係る半導体装置の製造方法では、前記基板を除去する工程は、前記第２電界緩和領域が前記半導体層の前記裏面から露出するまで、前記基板に加えて前記半導体層の一部を除去する工程を含んでいてもよい。【００４２】
本発明の一実施形態に係る半導体装置は、表面および前記表面の反対側の裏面と、端面とを有する第１導電型の半導体層であって、前記端面が前記半導体層の厚さ方向の前記裏面側に対向する部分を含むように形成された半導体層と、前記半導体層の表面部に形成された回路素子と、前記半導体層の前記裏面において前記半導体層と接合する第１電極と、少なくとも前記端面に沿って形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域とを含む。【００４３】
この半導体装置は、たとえば、基板上に第１導電型の半導体層を形成する工程と、前記半導体層の前記基板と反対側の表面部に回路素子を形成する工程と、前記基板を除去することによって、前記半導体層の裏面を露出させる工程と、前記半導体層を前記裏面側から選択的にエッチングすることによって、前記半導体層の厚さ方向の前記裏面側に対向する端面で囲まれた溝を形成する工程と、前記溝の前記端面に、第２導電型の不純物イオンを注入するか、もしくは、プロトン、ヘリウムイオンおよび電子線の少なくとも一つを含む第１物質を照射することによって、前記端面に沿って電界緩和領域を形成する工程と、前記半導体層の前記裏面および前記電界緩和領域を少なくとも一部を覆うように第１電極を形成する工程とを含む、半導体装置の製造方法によって製造することができる。【００４４】
この方法によれば、エッチングによって半導体層の裏面側に向くように端面が形成される。そして、このような端面へのイオン注入等によって電界緩和領域を形成できるので、半導体層の表面から裏面まで至る電界緩和領域をイオン注入等で形成する場合に比べて、低いエネルギで簡単に電界緩和領域を形成することができる。【００４５】
本発明の一実施形態に係る半導体装置では、前記半導体層は、断面視において、前記端面における前記表面側の端縁である上面端と、前記端面における前記裏面側の端縁であり、前記上面端よりも内側に配置された底面端とを有し、前記上面端と前記底面端との間を繋ぐ直線状の仮想線分が、前記半導体層の前記裏面に対して９０°を超える角度で傾斜していてもよい。【００４６】
本発明の一実施形態に係る半導体装置では、前記電界緩和領域は、前記端面の少なくとも一部に沿って断面視で略一定の幅で形成されていてもよい。【００４７】
本発明の一実施形態に係る半導体装置の製造方法では、前記溝を形成する工程が、前記裏面から前記半導体層の厚さ方向途中までのエッチングによって前記溝を形成する工程を含み、前記第１電極の形成後、前記溝に沿って設定されたダイシングラインに沿って前記半導体層を切断する工程を含んでいてもよい。
【図面の簡単な説明】
【００４８】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、本発明の一実施形態に係る半導体装置の模式的な底面図である。
【図３】図３は、図１のIII-III線に沿って前記半導体装置を切断したときに現れる断面図である。
【図４】図４は、図３の電界緩和領域の平面パターンを示す図である。
【図５Ａ】図５Ａは、図３の半導体装置の製造工程の一部を示す図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す図である。
【図６Ａ】図６Ａは、図３の半導体装置の他の製造工程の一部を示す図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の工程を示す図である。
【図７】図７は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図８】図８は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図９Ａ】図９Ａは、図８の半導体装置の他の製造工程の一部を示す図である。
【図９Ｂ】図９Ｂは、図９Ａの次の工程を示す図である。
【図１０】図１０は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図１１】図１１は、図１０の電界緩和領域の平面パターンを示す図である。
【図１２】図１２は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図１３】図１３は、図１２の電界緩和領域および第２ドレイン電極の平面パターンを示す図である。
【図１４】図１４は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図１５】図１５は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図１６Ａ】図１６Ａは、図１５の半導体装置の製造工程の一部を示す図である。
【図１６Ｂ】図１６Ｂは、図１６Ａの次の工程を示す図である。
【図１６Ｃ】図１６Ｃは、図１６Ｂの次の工程を示す図である。
【図１６Ｄ】図１６Ｄは、図１６Ｃの次の工程を示す図である。
【図１６Ｅ】図１６Ｅは、図１６Ｄの次の工程を示す図である。
【図１７】図１７は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図１８】図１８は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図１９】図１９は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図２０】図２０は、図１９の第２電界緩和領域の底面パターンを示す図である。
【図２１】図２１は、図１９の第２電界緩和領域の底面パターンを示す図である。
【図２２】図２２は、図１９の第２電界緩和領域の底面パターンを示す図である。
【図２３Ａ】図２３Ａは、図１９の半導体装置の製造工程の一部を示す図である。
【図２３Ｂ】図２３Ｂは、図２３Ａの次の工程を示す図である。
【図２３Ｃ】図２３Ｃは、図２３Ｂの次の工程を示す図である。
【図２３Ｄ】図２３Ｄは、図２３Ｃの次の工程を示す図である。
【図２３Ｅ】図２３Ｅは、図２３Ｄの次の工程を示す図である。
【図２３Ｆ】図２３Ｆは、図２３Ｅの次の工程を示す図である。
【図２３Ｇ】図２３Ｇは、図２３Ｆの次の工程を示す図である。
【図２３Ｈ】図２３Ｈは、図２３Ｇの次の工程を示す図である。
【図２４】図２４は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。
【図２５】図２５は、図２４の半導体装置の構造による効果を説明するための図である。
【図２６Ａ】図２６Ａは、半導体層の端面形状のバリエーションを説明するための図である。
【図２６Ｂ】図２６Ｂは、半導体層の端面形状のバリエーションを説明するための図である。
【図２６Ｃ】図２６Ｃは、半導体層の端面形状のバリエーションを説明するための図である。
【図２７Ａ】図２７Ａは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。
【図２７Ｂ】図２７Ｂは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。
【図２７Ｃ】図２７Ｃは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。
【図２７Ｄ】図２７Ｄは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。
【図２７Ｅ】図２７Ｅは、図２４の半導体装置における電界緩和領域とドレイン電極との位置関係を説明するための図である。
【図２８Ａ】図２８Ａは、図２４の半導体装置の製造工程の一部を示す図である。
【図２８Ｂ】図２８Ｂは、図２８Ａの次の工程を示す図である。
【図２８Ｃ】図２８Ｃは、図２８Ｂの次の工程を示す図である。
【図２８Ｄ】図２８Ｄは、図２８Ｃの次の工程を示す図である。
【図２８Ｅ】図２８Ｅは、図２８Ｄの次の工程を示す図である。
【図２８Ｆ】図２８Ｆは、図２８Ｅの次の工程を示す図である。
【図２８Ｇ】図２８Ｇは、図２８Ｆの次の工程を示す図である。
【図２８Ｈ】図２８Ｈは、図２８Ｇの次の工程を示す図である。
【図２８Ｉ】図２８Ｉは、図２８Ｈの次の工程を示す図である。
【図２８Ｊ】図２８Ｊは、図２８Ｉの次の工程を示す図である。
【図２８Ｋ】図２８Ｋは、図２８Ｊの次の工程を示す図である。
【図２８Ｌ】図２８Ｌは、図２８Ｋの次の工程を示す図である。
【図２９Ａ】図２９Ａは、図２４の半導体装置の他の製造工程の一部を示す図である。
【図２９Ｂ】図２９Ｂは、図２９Ａの次の工程を示す図である。
【図２９Ｃ】図２９Ｃは、図２９Ｂの次の工程を示す図である。
【図２９Ｄ】図２９Ｄは、図２９Ｃの次の工程を示す図である。
【図２９Ｅ】図２９Ｅは、図２９Ｄの次の工程を示す図である。
【図３０】図３０は、本発明の一実施形態に係る半導体パッケージの模式的な斜視図である。
【図３１】図３１は、電界緩和領域による電界の緩和効果を証明するための図である。
【図３２】図３２は、電界緩和領域による電界の緩和効果を証明するための図である。
【図３３】図３３は、本発明の一実施形態に係る半導体装置が双方向スイッチとして組み込まれたマトリクスコンバータ回路図である。
【図３４】図３４は、前記半導体装置の他の形態を示す断面図である。
【発明を実施するための形態】
【００４９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００５０】
図１および図２は、それぞれ、本発明の一実施形態に係る半導体装置１の平面図および底面図である。
【００５１】
半導体装置１は、その表面２側に本発明の第２電極の一例としてのソース電極４およびゲートパッド５を有し、裏面３側に本発明の第１電極の一例としてのドレイン電極６を有している。
【００５２】
ソース電極４は、表面２のほぼ全域において略四角形状に形成され、半導体装置１の端面７よりも内側に離れた位置に周縁９を有している。周縁９には後述の記載でも説明するが、ガードリング等の表面終端構造が設けられている。これにより、半導体装置１の表面２には、ソース電極４の周囲に半導体領域８が露出している。この実施形態では、ソース電極４を取り囲む半導体領域８が露出している。ゲートパッド５は、ソース電極４の一つの角部において、ソース電極４から間隔を空けて設けられ、後述する各ＭＩＳトランジスタ構造２２のゲート電極２６に接続されている。
【００５３】
ドレイン電極６は、裏面３の全域に四角形状に形成され、半導体装置１の端面７と一致する（端面７に連なる）周縁１０を有している。なお、半導体装置１には後述するように電界緩和領域１４が形成されているが、図１および図２では省略している。
【００５４】
図３は、図１のIII-III線に沿って半導体装置１を切断したときに現れる断面図である。図４は、図３の電界緩和領域１４の平面パターンを示す図である。
【００５５】
半導体装置１は、ｎ−型のＳｉＣからなる半導体層１１を含む。半導体層１１は、ＳｉＣのＳｉ面である表面２およびその反対側でＳｉＣのＣ面である裏面３と、表面２に交差する方向に延びる（図３では垂直方向に延びる）端面７とを有している。表面２がＳｉＣのＳｉ面以外であってもよく、裏面３がＳｉＣのＣ面以外であってもよい。
【００５６】
半導体層１１は、所望の耐圧に応じて５μｍ〜３００μｍの厚さを有している。また、半導体層１１は、全体的に略一様な不純物濃度を有しており、たとえば、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度を有している。ここで、略一様な不純物濃度を有しているとは、半導体層１１が、その裏面部（たとえば、裏面３から厚さ方向に一定の距離までの領域）に比較的高い不純物濃度のｎ型部分（たとえば、ｎ＋型部分）を有していないことをいう。
【００５７】
半導体層１１は、その周縁部（端面７付近の部分）に設定された本発明の周囲領域の一例としての外周領域１２と、当該外周領域１２に取り囲まれた活性領域１３とを含む。
【００５８】
活性領域１３において半導体層１１の表面部には、ＭＩＳトランジスタ構造２２が複数形成されている。ＭＩＳトランジスタ構造２２は、ｐ型ボディ領域２３と、ｎ＋型ソース領域２４と、ゲート絶縁膜２５と、ゲート電極２６と、ｐ＋型ボディコンタクト領域２７とを含む。
【００５９】
より具体的には、複数のｐ型ボディ領域２３が半導体層１１の表面部に形成されている。各ｐ型ボディ領域２３は、活性領域１３において電流が流れる最小単位（単位セル）を形成している。ｎ＋型ソース領域２４は、各ｐ型ボディ領域２３の内方領域に、半導体層１１の表面２に露出するように形成されている。ｐ型ボディ領域２３において、ｎ＋型ソース領域２４の外側の領域（ｎ＋型ソース領域２４を取り囲む領域）はチャネル領域２８を定義している。ゲート電極２６は、隣り合う単位セルに跨っており、ゲート絶縁膜２５を介してチャネル領域２８に対向している。ｐ＋型ボディコンタクト領域２７は、ｎ＋型ソース領域２４を貫通してｐ型ボディ領域２３と電気的に接続されている。
【００６０】
ＭＩＳトランジスタ構造２２の各部について説明を加える。ｐ型ボディ領域２３の不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３であり、ｎ＋型ソース領域２４の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３であり、ｐ＋型ボディコンタクト領域２７の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である。ゲート絶縁膜２５は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは２０ｎｍ〜１００ｎｍである。ゲート電極２６は、たとえば、ポリシリコンからなる。
【００６１】
半導体層１１においてＭＩＳトランジスタ構造２２に対して裏面３側のｎ−型の領域は、ｎ−型ドリフト領域２９となっており、半導体層１１の裏面３に露出している。
【００６２】
半導体層１１の表面２側には、活性領域１３および外周領域１２の両方に跨る層間絶縁膜３０が形成されている。層間絶縁膜３０は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは０．５μｍ〜３．０μｍである。層間絶縁膜３０には、各単位セルのｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７を露出させるコンタクトホール３１が形成されている。
【００６３】
層間絶縁膜３０上には、ソース電極４が形成されている。ソース電極４は、各コンタクトホール３１に入り込み、ｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７にオーミック接触している。ソース電極４は、活性領域１３から外周領域１２に延び、外周領域１２において層間絶縁膜３０に乗り上がったオーバーラップ部３２を有している。
【００６４】
外周領域１２において半導体層１１の表面部には、表面終端構造３３が形成されている。表面終端構造３３は、ソース電極４の周縁部（半導体層１１との接合部の周縁部）に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図３では、最も内側のリサーフ層３４（RESURF：Reduced Surface Field）と、リサーフ層３４を取り囲む複数のガードリング層３５とを含む。リサーフ層３４は、層間絶縁膜３０の開口３６の内外に跨って形成され、開口３６内部でソース電極４の周縁部に接触している。複数のガードリング層３５は、互いに間隔を空けて形成されている。リサーフ層３４およびガードリング層３５は、ｐ型の不純物領域によって形成されているが、高抵抗領域からなっていてもよい。高抵抗領域の場合、リサーフ層３４およびガードリング層３５は１×１０１４ｃｍ−３〜１×１０２２ｃｍ−３の結晶欠陥濃度を有していてもよい。
【００６５】
外周領域１２において、表面終端構造３３の外側には、電界緩和領域１４が形成されている。電界緩和領域１４は、半導体層１１（ｎ−型ドリフト領域２９）よりも高い抵抗を有する高抵抗領域またはｐ型の半導体領域からなる。たとえば、電界緩和領域１４が高抵抗領域である場合、当該高抵抗領域は、１×１０１４ｃｍ−３〜１×１０２２ｃｍ−３の結晶欠陥濃度を有している。一方、電界緩和領域１４がｐ型の半導体領域である場合、当該ｐ型半導体領域は、１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３の不純物濃度を有している。不純物濃度がこの範囲であれば、ｐ型半導体領域の全体を同電位に保ちやすくすることができる。
【００６６】
電界緩和領域１４は、半導体層１１の表面２から裏面３にまで達する一定の領域である。電界緩和領域１４は、この実施形態では、図３に示すような断面視において、活性領域１３に近い側の内側面１５およびその反対側の外側面１６が表面２および裏面３に対して垂直となるように形成されている。これにより、電界緩和領域１４の幅Ｗ１は、半導体層１１の表面２から裏面３に至るまで、ほぼ一定となっている。
【００６７】
また、電界緩和領域１４は、この実施形態では、半導体層１１の端面７から内側に間隔を空けて形成されており、これにより、電界緩和領域１４の外側（電界緩和領域１４と半導体層１１の端面７との間）には、半導体層１１の一部からなる本発明の周囲不純物領域の一例としてのｎ−型周囲領域１７が形成されている。この実施形態では、図４に示すように、ｎ−型ドリフト領域２９を取り囲んで閉空間とするように平面視環状の電界緩和領域１４が形成され、その外側の端面７までの環状領域がｎ−型周囲領域１７として形成されている。
【００６８】
半導体層１１の裏面３には、ドレイン電極６が形成されている。ドレイン電極６は、一体物として半導体層１１の裏面３全体に形成されている。これにより、ドレイン電極６は、半導体層１１の裏面３において、ｎ−型ドリフト領域２９、電界緩和領域１４およびｎ−型周囲領域１７に接している。ドレイン電極６は、ｎ−型ドリフト領域２９とショットキー接合を形成可能な金属（たとえば、Ｔｉ／Ａｌの積層構造等）からなる。具体的には、ドレイン電極６におけるｎ−型ドリフト領域２９と接触する層（たとえばＴｉ層）が、ｎ−型ドリフト領域２９とショットキー接合を形成できればよい。なお、この実施形態では、ドレイン電極６はｎ−型周囲領域１７にも接しており、ｎ−型周囲領域１７との間にショットキー接合を形成している。
【００６９】
次に、図５Ａ〜図５Ｆを参照して、半導体装置１の製造方法について説明する。
【００７０】
半導体装置１を製造するには、図５Ａに示すように、まず、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３）からなるベース基板１８（ウエハ）上に、エピタキシャル成長によって、ベース基板１８よりも低濃度の半導体層１１が形成される。ベース基板１８の厚さは、たとえば、２５０μｍ〜４５０μｍであってもよい。
【００７１】
次に、図５Ｂおよび図５Ｃに示すように、ＭＩＳトランジスタ構造２２の不純物領域、表面終端構造３３および電界緩和領域１４が形成される。
【００７２】
具体的には、電界緩和領域１４がｐ型の半導体領域および高抵抗領域のどちらで構成されているかによって分けて説明する。
【００７３】
電界緩和領域１４がｐ型の半導体領域の場合、まず、ＭＩＳトランジスタ構造２２の不純物領域（具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７）および表面終端構造３３（具体的には、リサーフ層３４およびガードリング層３５）を形成すべき領域に、半導体層１１の表面２側から選択的に不純物イオンが注入される。
【００７４】
次に、電界緩和領域１４を形成すべき領域に、半導体層１１の表面２側から選択的にｐ型不純物イオン（たとえば、Ｂイオン、Ａｌイオン等）が注入される。この際、半導体層１１の表面２から裏面３まで貫通し、ベース基板１８に達するまで電界緩和領域１４を形成する必要があるため、たとえば、１ＭｅＶ〜１０ＭｅＶの注入エネルギでｐ型不純物イオンが注入される。
【００７５】
注入後、アニール処理（たとえば、１５００℃〜１８００℃）することによって、ＭＩＳトランジスタ構造２２の不純物領域、表面終端構造３３および電界緩和領域１４を形成するための各不純物イオンが同時に活性化され、これらの領域が形成される。
【００７６】
一方、電界緩和領域１４が高抵抗領域の場合、まず、ＭＩＳトランジスタ構造２２の不純物領域（具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７）および表面終端構造３３（具体的には、リサーフ層３４およびガードリング層３５）を形成すべき領域に、半導体層１１の表面２側から選択的に不純物イオンが注入される。
【００７７】
注入後、アニール処理（たとえば、１５００℃〜１８００℃）することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３を形成するための各不純物イオンが活性化され、これらの領域が形成される。
【００７８】
次に、半導体層１１に選択的にマスク（図示せず）が形成され、当該マスクを介して、半導体層１１の表面２に、本発明の第１物質の一例としてのプロトン、ヘリウムイオンまたは電子線等の比較的質量の軽い物質が照射される。照射後、アニール処理（たとえば、３００℃〜１２００℃）することによって、照射粒子によって生じた結晶欠陥が電界緩和領域１４（高抵抗領域）として形成される。なお、この３００℃〜１２００℃のアニール処理は省略してもよい。
【００７９】
電界緩和領域１４がｐ型の半導体領域および高抵抗領域のいずれである場合でも、ｐ型不純物イオンの注入もしくはプロトン等の照射後にアニール処理することがあるが、このアニール処理をする時点では半導体層１１の表面２側および裏面３側のいずれにも高温に弱い要素（たとえば、ソース電極４等のメタル）が未だ形成されていないので、比較的高温でアニール処理をすることができる。その結果、電界緩和領域１４を効率よく形成することができる。
【００８０】
次に、図５Ｄに示すように、ＭＩＳトランジスタ構造２２の残りの要素であるゲート絶縁膜２５およびゲート電極２６が形成される。その後、層間絶縁膜３０およびソース電極４が形成される。
【００８１】
次に、図５Ｅに示すように、ベース基板１８が除去されることによって、半導体層１１の裏面３全体が露出する。この工程は、たとえば、裏面３側からの研削によってベース基板１８をほぼ完全に除去した後、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に露出している半導体層１１をさらに薄化させてもよい。具体的には、３５０μｍ厚さのベース基板１８を裏面研削によって除去し、その後、５０μｍ厚さの半導体層１１を４０μｍ厚さになるまで研磨してもよい。最終的に研磨工程を施すことによって、露出する半導体層１１の裏面３の表面状態を滑らかにすることができるので、ドレイン電極６を良好にショットキー接合させることができる。
【００８２】
次に、図５Ｆに示すように、たとえばスパッタ法によって、ドレイン電極６（たとえば、Ｔｉ／Ａｌ）が半導体層１１の裏面３全体に形成される。その後、予め所定の位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、個片化された半導体装置１が得られる。
【００８３】
以上の方法によれば、図５Ｃに示すように、半導体層１１がベース基板１８上に乗っている安定した状態で電界緩和領域１４が形成される。つまり、ベース基板１８の除去後の薄いウエハ状態（たとえば図５Ｅ）で電界緩和領域１４を形成する必要がなく、ウエハのハンドリングミスによる割れ等を防止することができる。さらに、ベース基板１８を除去してウエハを薄化した後の工程として、図５Ｆに示すドレイン電極６の形成工程だけに留めることもできるので、薄化後のウエハのハンドリング回数を減らすことができ、ハンドリングミスの確率を減らすことができる。これらの結果、不良品の発生確率を低減できるので、製造工程における歩留まりを向上することができる。
【００８４】
また、図５Ｃに示すように、半導体層１１の表面部にＭＩＳトランジスタ構造２２を作製するときに、これと並行して半導体層１１の表面２側からの処理（イオン注入やプロトン照射等）によって電界緩和領域１４を形成できる。そのため、ＭＩＳトランジスタ構造２２の作製後に電界緩和領域１４を形成する場合に比べて、ＭＩＳトランジスタ構造２２の各要素に影響を与える因子（温度、使用薬液・装置等）に関する制限を緩和することができる。その結果、製造工程の効率化を図ることができる。
【００８５】
そして、得られた半導体装置１によれば、ＭＩＳトランジスタ構造２２に逆方向電圧が印加されたときに、半導体層１１の内部を厚さ方向に流れる電流を、半導体層１１とドレイン電極６との間のショットキー接合のショットキー障壁によって阻止することができる。さらに、ＭＩＳトランジスタ構造２２の周囲に電界緩和領域１４が形成されている。これにより、逆方向電圧印加時に空乏層が半導体層１１の端面７（チップ端面）へ向かって広がっても、当該空乏層を電界緩和領域１４で止めることができ、空乏層が端面７にまで達することを防止することができる。その結果、半導体層１１の端面７付近での電界強度を緩和することができる。したがって、ダイシングによって半導体層１１の端面７に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。これらの結果、半導体装置１は、良好な逆方向耐圧を確保できるので、双方向スイッチ用の逆阻止ＭＩＳＦＥＴとして良好に使用することができる。
【００８６】
図６Ａ〜図６Ｄは、半導体装置１の他の製造工程の一部を工程順に示す図である。電界緩和領域１４がｐ型不純物領域である場合には、前述の図５Ａ〜図５Ｃの工程に代えて図６Ａ〜図６Ｄの工程を行うことによっても電界緩和領域１４を作製することができる。
【００８７】
たとえば、まず図６Ａに示すように、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３）からなるベース基板１８（ウエハ）上に、エピタキシャル成長によって、ベース基板１８よりも低濃度の半導体層１１が形成される。
【００８８】
次に、電界緩和領域１４を形成すべき領域に選択的に開口を有するマスク（図示せず）が半導体層１１上に形成され、当該マスクを介して、半導体層１１が表面２側から選択的にエッチングされる。このエッチングは、半導体層１１を貫通してベース基板１８に達するまで続けられる。これにより、図６Ｂに示すように、半導体層１１には、表面２からベース基板１８に達する貫通孔１９が形成される。
【００８９】
次に、図６Ｃに示すように、たとえば、ｐ型不純物イオンを導入しながら貫通孔１９内にｐ型ＳｉＣをエピタキシャル成長させる。これにより、貫通孔１９がｐ型ＳｉＣで埋め戻されることによって、当該ｐ型ＳｉＣからなる電界緩和領域１４が形成される。
【００９０】
次に、図６Ｄに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。
【００９１】
その後は、図５Ｄ〜図５Ｆの工程を行うことによって、前述の半導体装置１（電界緩和領域１４はｐ型不純物領域）が得られる。
【００９２】
次に、本実施形態に係る半導体装置１の他の実施形態を、図を参照しながら説明する。
【００９３】
図３では、電界緩和領域１４は、内側面１５および外側面１６が表面２および裏面３に対して垂直となるように形成され、その幅Ｗ１が半導体層１１の表面２から裏面３に至るまで、ほぼ一定となっていた。しかしながら、図７に示すように、電界緩和領域１４は、内側面１５および外側面１６が表面２および裏面３に対して傾斜するように形成され、これにより、断面視において、幅Ｗ１が裏面３から表面２へ向かって徐々に狭まるテーパ形状であってもよい。
【００９４】
また、図３の電界緩和領域１４は、イオン注入、プロトン等の照射または貫通孔１９の埋め戻しで形成されていたため、断面視において、内側面１５および外側面１６がほぼ平坦に形成されていた。しかしながら、図８に示すように、電界緩和領域１４の内側面１５および外側面１６は、半導体層１１に厚さ方向に規則的に起伏する凹凸面であってもよい。このような構成の形成方法は、図９Ａおよび図９Ｂを参照して説明できる。
【００９５】
たとえば、まず図９Ａに示すように、ベース基板１８上にｎ−型層２０を複数回繰り返してエピタキシャル成長させる多段エピタキシャル法によって、半導体層１１が形成される。この工程において、各ｎ−型層２０を成長させる際に当該ｎ−型層２０の所定部分にｐ型不純物イオンまたはプロトン等が注入される。そして、ｎ−型層２０が多段に積層されていくに伴ってｐ型不純物領域またはプロトン等からなる高抵抗領域も順に重ねられる。これにより、隣り合うｎ−型層２０のｐ型不純物領域または高抵抗領域同士が連なり、凹凸面からなる内側面１５および外側面１６を有する電界緩和領域１４が形成される。なお、このような多段エピタキシャル法を利用して電界緩和領域１４（高抵抗領域）を形成する場合、前述のように一度の照射で半導体層１１の表面２から裏面３に達する電界緩和領域１４を形成する必要がなく、個々の注入工程では、比較的薄い各ｎ−型層２０の厚さ方向全体にプロトン等が行き渡ればよい。したがって、プロトンのような軽い元素に限らず、ボロン（Ｂ）やアルゴン（Ａｒ）の注入によっても電界緩和領域１４を形成することができる。なお、ボロンを注入した場合、アニール温度によって、電界緩和領域１４が高抵抗になるかｐ型になるかが決まる。たとえば、Ａｓ−ｉｍｐｌａおよび１２００℃以下のアニール処理ではｐ型にはならず高抵抗領域として働く。一方、１２００℃以上でアニール処理すると、ボロン原子が活性化されてｐ型領域として働くようになる。ｐ型としての活性化率をさらに上げるためには、さらに高温(１５００℃以上)のアニール処理が必要である。
【００９６】
次に、図９Ｂに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。
【００９７】
その後は、図５Ｄ〜図５Ｆの工程を行うことによって、前述の半導体装置１（電界緩和領域１４はｐ型不純物領域）が得られる。
【００９８】
また、図３の電界緩和領域１４は、半導体層１１の端面７から内側に間隔を空けて形成されていたが、図１０および図１１に示すように、電界緩和領域１４は、半導体層１１の端面７に至るように形成されていてもよい。これにより、電界緩和領域１４の外側面１６が、半導体層１１の端面７と一致した面となっている。
【００９９】
また、半導体装置１は、図１２および図１３に示すように、半導体層１１の表面２側に形成され、ドレイン電極６と同電位とされる本発明の補助電極の一例としての第２ドレイン電極３７を備えていてもよい。
【０１００】
より具体的には、図１２および図１３の半導体装置１において、層間絶縁膜３０には、半導体層１１の端部においてｎ−型周囲領域１７および電界緩和領域１４を露出させるコンタクトホール３８が形成されている。コンタクトホール３８は、図１３に示すように、ｎ−型ドリフト領域２９を取り囲む環状の内周縁３９を有している。なお、コンタクトホール３８は、図１２および図１３では、半導体層１１の端面７付近に層間絶縁膜３０が残らないように、半導体層１１の端面７まで形成されているが、端面７付近に層間絶縁膜３０の一部が残るように端面７から内側に離れた位置に外周縁を有していてもよい。
【０１０１】
第２ドレイン電極３７は、コンタクトホール３８に入り込み、コンタクトホール３８内でｎ−型周囲領域１７および電界緩和領域１４の境界部に跨り、これらの領域１４，１７の両方に接している。また、第２ドレイン電極３７は、図１０で説明したように電界緩和領域１４が半導体層１１の端面７に至るまで形成されている場合は、図１４に示すように、コンタクトホール３８内で電界緩和領域１４のみに接していてもよい。
【０１０２】
第２ドレイン電極３７は、図１２〜図１４では図示しないが、ドレイン電極６と電気的に接続されている（ドレイン電極６と第２ドレイン電極３７との接続形態は図３８参照）。これにより、ｎ−型周囲領域１７（図１２）および電界緩和領域１４（図１４）の電位が、第２ドレイン電極３７が接する半導体層１１の表面２から、ドレイン電極６が接する裏面３に至るまで同電位に固定される。その結果、ｎ−型周囲領域１７（図１２）および電界緩和領域１４（図１４）に電界がかかり難くすることができるので、半導体層１１の端面７付近での電界強度を一層緩和することができる。
【０１０３】
また、前述の図１〜図１４では、いずれも電界緩和領域１４が、半導体層１１の表面２の平坦な部分（つまり、トレンチ等の意図的に凹部が形成されておらず、エピタキシャル成長後の表面２の状態が維持された部分）から裏面３に至るように形成されていた。しかしながら、電界緩和領域１４は、図１５に示す構造で形成されていてもよい。
【０１０４】
具体的には、半導体層１１の外周領域１２において表面終端構造３３の外側には、半導体層１１の表面２から半導体層１１の裏面部に底部を有する本発明の凹部の一例としてのトレンチ４０が形成されている。トレンチ４０は、図示しないが、図４の電界緩和領域１４と同様に、ｎ−型ドリフト領域２９を取り囲む環状に形成されている。
【０１０５】
そして、電界緩和領域１４は、トレンチ４０の内面に沿ってトレンチ４０の側部および底部の全体に形成されており、その底部が半導体層１１の裏面３で露出している。つまり、トレンチ４０の開口端においてトレンチ４０の側部に形成された電界緩和領域１４が表面２に露出し、トレンチ４０の底面から下方部に形成された電界緩和領域１４が裏面３に露出している。これにより、電界緩和領域１４は、全体として表面２から裏面３まで半導体層１１を貫通する態様で形成されている。
【０１０６】
層間絶縁膜３０は、トレンチ４０の内面に沿って形成されており、トレンチ４０の内部に一定の中空空間４１を形成している。
【０１０７】
このような構成の形成方法は、図１６Ａ〜図１６Ｅを参照して説明できる。
【０１０８】
たとえば、まず図１６Ａに示すように、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３）からなるベース基板１８（ウエハ）上に、エピタキシャル成長によって、ベース基板１８よりも低濃度の半導体層１１が形成される。
【０１０９】
次に、図１６Ｂに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。
【０１１０】
次に、電界緩和領域１４を形成すべき領域に選択的に開口を有するマスク（図示せず）が半導体層１１上に形成され、当該マスクを介して、半導体層１１が表面２側から選択的にエッチングされる。これにより、図１６Ｃに示すように、半導体層１１にトレンチ４０が形成される。
【０１１１】
次に、図１６Ｄに示すように、トレンチ４０の内面に選択的にｐ型不純物イオンが注入され、アニール処理されるか、または、プロトン等の高抵抗領域用の物質が注入される。これにより、トレンチ４０の内面に沿う電界緩和領域１４が形成される。なお、この工程においても前述の多段エピタキシャル法の場合と同様に、トレンチ４０の形成によって電界緩和領域１４を形成すべき領域の深さが緩和されているので、プロトンのような軽い元素に限らず、ボロン（Ｂ）やアルゴン（Ａｒ）の注入によっても電界緩和領域１４を形成することができる。
【０１１２】
次に、図１６Ｅに示すように、ＭＩＳトランジスタ構造２２の残りの要素であるゲート絶縁膜２５およびゲート電極２６が形成される。その後、層間絶縁膜３０およびソース電極４が形成される。
【０１１３】
その後は、図５Ｅおよび図５Ｆの工程を行うことによって、前述の半導体装置１（電界緩和領域１４はｐ型不純物領域）が得られる。
【０１１４】
また、図１５の半導体装置１では、図１６および図１７に示すように、中空空間４１に導電材料４５が埋め込まれていてもよい。導電材料４５が中空空間４１に埋め込まれる場合、トレンチ４０内の層間絶縁膜３０が除去されており、導電材料４５は、トレンチ４０の内面において電界緩和領域１４に接している。
【０１１５】
導電材料４５は、金属（たとえばＷ）やポリシリコン等からなっている。導電材料４５が金属からなる場合、図１７に示すように、当該導電材料４５は埋め込み電極として、前述の第２ドレイン電極３７（図１２および図１４参照）と同様に使用することができる。つまり、導電材料４５をドレイン電極６と電気的に接続することで、電界緩和領域１４の電位が、導電材料４５が接するトレンチ４０の内面から、ドレイン電極６が接する裏面３に至るまで同電位に固定される。その結果、電界緩和領域１４に電界がかかり難くすることができるので、半導体層１１の端面７付近での電界強度を一層緩和することができる。一方、導電材料４５がポリシリコンからなる場合、図１８に示すように、導電材料４５に接するように第２ドレイン電極３７を形成してもよい。
【０１１６】
また、半導体装置１は、図１９〜図２２に示すように、半導体層１１の裏面部に第２電界緩和領域４２を備えていてもよい。
【０１１７】
第２電界緩和領域４２は、半導体層１１において、ドレイン電極６のショットキー界面（裏面３）に露出するように形成されており、ドレイン電極６は、露出した第２電界緩和領域４２に接している。第２電界緩和領域４２は、電界緩和領域１４と同様に、半導体層１１（ｎ−型ドリフト領域２９）よりも高い抵抗を有する高抵抗領域またはｐ型の半導体領域からなる。たとえば、第２電界緩和領域４２が高抵抗領域である場合、当該高抵抗領域は、１×１０１４ｃｍ−３〜１×１０２２ｃｍ−３の結晶欠陥濃度を有している。一方、第２電界緩和領域４２がｐ型の半導体領域である場合、当該ｐ型半導体領域は、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の不純物濃度を有している。
【０１１８】
第２電界緩和領域４２を形成することによって、半導体層１１とドレイン電極６との間のショットキー界面の電界を緩和することができる。これにより、ドレイン電極６として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。
【０１１９】
半導体層１１を裏面３から見た底面視において、第２電界緩和領域４２のパターン（底面パターン）は、図２０に示すように行列状であってもよいし、図２１に示すように格子状であってもよいし、図２２に示すようにストライプ状であってもよい。なお、図２０〜図２２で示したパターンは、第２電界緩和領域４２のパターンの一例に過ぎず、たとえば複数の第２電界緩和領域４２が規則的に離散配列された他のパターン（千鳥配列等）や、一つの第２電界緩和領域４２がＭＩＳトランジスタ構造２２の下方に配置されたパターンが採用されてもよい。なお、第２電界緩和領域４２は、図２０〜図２２では電界緩和領域１４に跨って半導体層１１の裏面３の全体に形成されているが、電界緩和領域１４に取り囲まれた領域のみに形成されていてもよい。
【０１２０】
第２電界緩和領域４２の形成方法は、図２３Ａ〜図２３Ｈを参照して説明できる。
【０１２１】
たとえば、まず図２３Ａに示すように、ｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３）からなるベース基板１８（ウエハ）上に、エピタキシャル成長によって、ベース基板１８よりも低濃度のｎ−型の第１半導体層４３が形成される。第１半導体層４３の厚さは、たとえば０．５μｍ〜５μｍである。
【０１２２】
次に、図２３Ｂに示すように、第１半導体層４３に第２電界緩和領域４２が形成される。第２電界緩和領域４２の形成は、前述の電界緩和領域１４の形成方法と同じであってよい。
【０１２３】
つまり、第１半導体層４３の表面にｐ型不純物イオンが選択的に注入された後、第１半導体層４３がアニール処理（たとえば、１５００℃〜１８００℃）されるか、第１半導体層４３の表面にボロン等が選択的に照射された後、第１半導体層４３がアニール処理（たとえば、３００℃〜１２００℃）される。なお、どちらの場合においても、アニール処理は、後の工程（たとえば、ＭＩＳトランジスタ構造２２の不純物領域を活性化する工程と同時等）で行ってもよいし、第２電界緩和領域４２が高抵抗領域である場合には、アニール処理は必要に応じて行えばよく、省略することもできる。これにより、それぞれ、ｐ型不純物領域または高抵抗領域からなる第２電界緩和領域４２が形成される。この際、第２電界緩和領域４２は、図２３Ｂでは、第１半導体層４３を貫通しないように第１半導体層４３の表面部に形成されているが、たとえば、各第２電界緩和領域４２が第１半導体層４３を貫通してベース基板１８に達していてもよい。なお、第２電界緩和領域４２の形成に関しても、ｐ型不純物イオンの注入もしくはボロン等の照射後にアニール処理することあるが、このアニール処理をする時点ではベース基板１８および第１半導体層４３のいずれにも高温に弱い要素が未だ形成されていないので、比較的高温でアニール処理をすることができる。
【０１２４】
次に、図２３Ｃに示すように、第１半導体層４３上に、さらにエピタキシャル成長することによって、ｎ−型の第２半導体層４４が形成される。第２半導体層４４の厚さは、たとえば５μｍ〜３００μｍである。これにより、第１半導体層４３および第２半導体層４４からなる半導体層１１が形成される。第１半導体層４３の表面部に形成されていた第２電界緩和領域４２は、半導体層１１の底部に埋め込まれた状態となる。
【０１２５】
次に、図２３Ｄに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。
【０１２６】
次に、図２３Ｅに示すように、半導体層１１に電界緩和領域１４が形成される。電界緩和領域１４の形成は、図５Ｃで説明した方法と同じである。
【０１２７】
次に、図２３Ｆに示すように、ＭＩＳトランジスタ構造２２の残りの要素であるゲート絶縁膜２５およびゲート電極２６が形成される。その後、層間絶縁膜３０およびソース電極４が形成される。
【０１２８】
次に、図２３Ｇに示すように、ベース基板１８が除去されることによって、半導体層１１の裏面３全体が露出する。この工程は、裏面３から第２電界緩和領域４２が露出するまで続けられるが、第２電界緩和領域４２が除去面（研削面）に現れる前に止めてもよい。このようにすることによって、半導体層１１の裏面３から第２電界緩和領域４２が露出せずに埋め込まれた構成を得ることができる。
【０１２９】
次に、図２３Ｈに示すように、たとえばスパッタ法によって、ドレイン電極６（たとえば、Ｔｉ／Ａｌ）が半導体層１１の裏面３全体に形成される。その後、予め所定の位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、個片化された半導体装置１が得られる。
【０１３０】
図２４は、本発明の他の実施形態に係る半導体装置１の模式的な断面図である。
【０１３１】
図２４に示す半導体装置１では、半導体層１１の端面７が、半導体層１１の厚さ方向の裏面３側に対向する部分を含んでいる。図２４では、断面視で直線状に示される平坦な端面７が、半導体層１１の裏面３に対して９０°を超える角度（端面７と裏面３との挟角θ＞９０°）で傾斜していることによって、平坦な端面７の全体が、半導体層１１の厚さ方向の裏面３側に対向している。つまり、端面７のある部分（たとえば、端面７におけるＰ点）の法線方向ｎが、半導体層１１の裏面３と平行ではなく、裏面３に近づく方向に傾斜している。
【０１３２】
電界緩和領域１４は、少なくとも半導体層１１の端面７に形成されており、当該端面７において露出している。
【０１３３】
ドレイン電極６は、半導体層１１の裏面３の全域に形成されると共に、さらに、端面７に形成されている。ドレイン電極６は、半導体層１１の端面７において、電界緩和領域１４に接している。その他の構成は、他の実施形態と同様な構成となっている。
【０１３４】
この構成によれば、ドレイン電極６が裏面３の全域に形成できるので、図２５に示すように、フレーム４６（たとえば、リードフレームのアイランド部等）に接合材４７（たとえば、はんだ等）を介して接合する際、容易にダイボンディングをすることができる。また、半導体層１１の端面７が、裏面３から連続して延びるドレイン電極６に覆われているため、余剰な接合材４７が半導体層１１の端面７に沿って上がっても、ドレイン電極６への接触で済むので特に問題とならない。
【０１３５】
次に、この実施形態における半導体層１１の端面７の形状を、図２６Ａ〜図２６Ｃを参照して説明する。なお、図２６Ａ〜図２６Ｃでは、図２４で示した構成のうち、端面７の形状の説明に必要な構成のみを示し、その他の構成については省略している。
【０１３６】
まず、図２６Ａ〜図２６Ｃに共通して、半導体層１１は、断面視において、端面７における表面２側の端縁である上面端４８と、端面７における裏面３側の端縁である底面端４９とを有している。底面端４９は、上面端４８よりも内側に配置されている。
【０１３７】
このように、相対的に内側の底面端４９と相対的に外側の上面端４８との間を端面７が繋ぐことによって、当該端面７は、前述したように、半導体層１１の厚さ方向の裏面３側に対向する部分を含んでいる。
【０１３８】
すなわち、この実施形態では、図２６Ａ〜図２６Ｃに示すように、上面端４８と底面端４９との間を繋ぐ直線状の仮想線分５０が、半導体層１１の裏面３に対して９０°を超える角度で傾斜していればよい。この場合、図２６Ａに示すように、端面７は、断面視において、仮想線分５０に一致する平坦面（図２４と同じ構成）であってもよいし、図２６Ｂに示すように、仮想線分５０に対して外側に膨出する凸面であってもよいし、図２６Ｃに示すように、仮想線分５０に対して内側に凹む凹面であってもよい。
【０１３９】
また、後述(図２９Ａ〜図２９Ｅで説明)するように、半導体層１１の厚さ方向の裏面３側に対向する部分が、底面端４９から半導体層１１の厚さ方向の途中までで、そこから上面端４８までは裏面３側に対向しない(垂直)形状でも構わない。
【０１４０】
次に、この実施形態における電界緩和領域１４とドレイン電極６との位置関係を、図２７Ａ〜図２７Ｅを参照して説明する。なお、図２７Ａ〜図２７Ｅでは、図２４で示した構成のうち、電界緩和領域１４とドレイン電極６との位置関係の説明に必要な構成のみを示し、その他の構成については省略している。
【０１４１】
まず、図２７Ａに示すように、電界緩和領域１４は、半導体層１１の裏面３から表面２まで達するように形成されていてもよい。より具体的には、電界緩和領域１４は、端面７に沿って形成され、端面７から略一定幅の位置に内側面１５を有する本体部５１と、本体部５１の下端（半導体層１１の裏面３側の端部）から内側に引き出された底面側引き出し部５２とを一体的に有している。底面側引き出し部５２は、裏面３から略一定幅の位置に内側面１５を有している。すなわち、電界緩和領域１４は、裏面３と端面７との間に跨るように、裏面３および端面７に沿って略一定幅で形成されている。なお、この電界緩和領域１４の幅は、他の表現として、断面視における電界緩和領域１４の厚さと定義してもよいし、裏面３および端面７からの深さと定義してもよい。また、電界緩和領域１４は、裏面３および端面７において露出している。ドレイン電極６は、半導体層１１の裏面３から表面２に至るまで形成され、半導体層１１の表面２の位置に周縁１０を有している。この構成によれば、図２８Ａ〜図２８Ｌに示す製造工程において、ドレイン電極６のパターニング工程を省略できるので、製造工程を簡略化することができる。
【０１４２】
次に、図２７Ｂに示すように、電界緩和領域１４は、その本体部５１が、半導体層１１の裏面３から端面７の厚さ方向途中部まで形成されており、表面２と電界緩和領域１４の上側の端部５３との間に、ｎ−型ドリフト領域２９の一部からなるｎ−型領域５４が介在していてもよい。この場合、ドレイン電極６も電界緩和領域１４と同様に、半導体層１１の表面２から間隔を空けて形成されていることが好ましく、図２７Ｂでは、ドレイン電極６の周縁１０が、電界緩和領域１４の端部５３よりも厚さ方向裏面３側に配置されている。これにより、半導体層１１の端面７におけるドレイン電極６とｎ−型領域５４との接触の防止が図られている。
【０１４３】
次に、図２７Ｃに示すように、図２７Ａと同様に本体部５１が裏面３から表面２に至るまで形成されている構成において、電界緩和領域１４は、さらに、本体部５１の上端（半導体層１１の表面２側の端部）から内側に引き出された上面側引き出し部５５を一体的に有していてもよい。この構成によれば、ドレイン電極６の周縁１０から電界緩和領域１４の一部が延びる構成となるので、耐圧をさらに向上させることができる。
【０１４４】
次に、図２７Ｄに示すように、電界緩和領域１４が図２７Ａの構成である場合において、ドレイン電極６の周縁１０が、電界緩和領域１４の端部５３（半導体層１１の表面２）よりも厚さ方向裏面３側に配置されていてもよい。この構成によれば、ドレイン電極６の周縁１０から電界緩和領域１４の一部が延びる構成となるので、耐圧をさらに向上させることができる。
【０１４５】
次に、図２７Ｅに示すように、電界緩和領域１４は、半導体層１１の端面７のみに本体部５１として選択的に形成され、裏面３に形成されていなくてもよい。より具体的には、電界緩和領域１４は、半導体層１１の表面２から端面７の厚さ方向途中部まで形成されており、裏面３と電界緩和領域１４の下側の端部５６との間に、ｎ−型ドリフト領域２９の一部からなるｎ−型領域５７が介在していてもよい。この場合、ドレイン電極６は、端面７において電界緩和領域１４に接すると共に、ｎ−型領域５７に接してｎ−型領域５７との間にショットキー接合を形成していてもよい。端面７におけるショットキー接合の障壁高さが、裏面３におけるショットキー接合の障壁高さよりも高ければ、リーク電流をさらに低減することができる。
【０１４６】
次に、この実施形態における半導体装置１の製造方法を、図２８Ａ〜図２８Ｌを参照して説明する。なお、図２８Ａ〜図２８Ｌでは、図２４で示した構成のうち、この実施形態の製造工程の特徴部分の構成のみを示し、その他の構成については省略している。また、図２８Ａ〜図２８Ｌにおいて、図５Ａ〜図５Ｆと同じ構成について、同じ参照符号を付している。
【０１４７】
まず、図２８Ａに示すように、ベース基板１８（ウエハ）上に、エピタキシャル成長によって半導体層１１が形成される。その後、半導体層１１の表面部にＭＩＳトランジスタ構造２２（図示せず）が形成され、表面メタル５８が形成される。表面メタル５８は、図２４のソース電極４や、ゲート電極２６に接続されるゲートパッド等を含んでいてもよい。
【０１４８】
次に、図２８Ｂに示すように、半導体層１１の表面側に、接着部材５９（接着剤、テープ等）を介して、サポート基板６０が貼着される。
【０１４９】
次に、図２８Ｃに示すように、ベース基板１８が裏面側から研削されることによって、半導体層１１の裏面３が露出する。
【０１５０】
次に、図２８Ｄに示すように、半導体層１１の裏面３に、選択的に開口を有するマスク６１が形成される。マスク６１としては、たとえば、金属膜、絶縁膜、フォトレジスト等を使用できる。
【０１５１】
次に、図２８Ｅに示すように、当該マスク６１を介して、半導体層１１が裏面３側から選択的にエッチングされる。より具体的には、半導体層１１に対して、エッチング剤が供給され、これにより、半導体層１１が裏面３側からエッチングされる。エッチングとしては、たとえば、ＳＦ６等のフッ素系ガスによるドライエッチングであってもよい。また、当該エッチングは、半導体層１１の裏面３から表面２に至るまで行われてもよいし、裏面３から半導体層１１の厚さ方向途中まで行われてもよい。このエッチングによって、半導体層１１の厚さ方向の裏面３側に対向する端面７で囲まれた溝６２が形成される。その後、エッチングに使用したマスク６１が除去される。
【０１５２】
次に、図２８Ｆに示すように、半導体層１１の裏面３に、選択的に開口を有するマスク６３が形成される。マスク６３としては、たとえば、金属膜、絶縁膜、フォトレジスト等を使用できる。そして、当該マスク６３を介して、半導体層１１の裏面３側から、たとえばｐ型不純物イオンや、プロトン、ヘリウムイオンまたは電子線等の比較的質量の軽い物質が注入される。これにより、端面７に沿って略一定幅の電界緩和領域１４が形成される。この際、互いに隣り合う溝６２間の幅Ｗ１よりも狭い幅Ｗ２を有するマスク６３を使用することで、半導体層１１の裏面３の一部を露出させることができ、当該露出部分にイオン注入等をすることができる。これにより、電界緩和領域１４の底面側引き出し部５２（図２７Ａ等参照）を形成することができる。
【０１５３】
次に、図２８Ｇに示すように、必要により、エッチングやイオン注入によって半導体層１１が受けた結晶ダメージを回復させるため、レーザーアニール処理が行われる。
【０１５４】
次に、図２８Ｈに示すように、たとえばスパッタ法によって、ドレイン電極６が、半導体層１１の裏面３および端面７を一体的に覆うように形成される。
【０１５５】
次に、図２８Ｉに示すように、半導体層１１の裏面３側、つまりドレイン電極６にダイシングテープ６４が貼着される。
【０１５６】
次に、図２８Ｊに示すように、半導体層１１の表面２側のサポート基板６０が、接着部材５９と共に除去される。
【０１５７】
次に、図２８Ｋに示すように、たとえば、溝６２に沿って設定されたダイシングライン６５に沿って半導体層１１が切断される。なお、図２８Ｅのエッチング工程が、半導体層１１の裏面３から表面２に至るまで行われている場合、このダイシング工程は不要である。
【０１５８】
その後、図２８Ｌに示すように、ダイシングテープ６４が除去されることによって、個片化された半導体装置１が得られる。
【０１５９】
以上の方法によれば、エッチングによって半導体層１１の裏面３側に向くように端面７が形成される。そして、このような端面７へのイオン注入によって電界緩和領域１４を形成できるので、前述の実施形態のように、半導体層１１の表面２から裏面３まで至る電界緩和領域１４をイオン注入で形成する場合に比べて、低いエネルギで簡単に電界緩和領域１４を形成することができる。また、図６Ａ〜図６Ｄに示す貫通孔１９の埋め戻しによる電界緩和領域１４の形成に比べて、工程を簡素にすることができる。
【０１６０】
なお、図２８Ａ〜図２８Ｌでは、半導体層１１のエッチングが裏面３から表面２に至るまで行われる場合を示したが、当該工程を、図２９Ａ〜図２９Ｅの工程に変更してもよい。
【０１６１】
すなわち、図２９Ａの裏面研削工程によって半導体層１１の裏面３が露出した後、図２９Ｂに示すように、半導体層１１のエッチングが、裏面３から半導体層１１の厚さ方向途中で止められてもよい。その後、電界緩和領域１４の形成工程（図２９Ｃ）およびドレイン電極６の形成工程（図２９Ｄ）を経て、図２９Ｅに示すように、ダイシング工程が行われる。この場合、半導体層１１においてエッチング処理されていない部分が、図２９Ｅに示すように、表面２に対して垂直な端面６６として露出する。したがって、半導体層１１の端面７において表面２側の上部が、垂直端面６６として露出する。当該垂直端面６６は、ダイシング工程によって現れるものであり、電界緩和領域１４の形成のためのイオン注入時、ドレイン電極６の形成時には形成されていない。そのため、当該垂直端面６６には、電界緩和領域１４およびドレイン電極６が形成されず、ｎ−型ドリフト領域２９の一部からなるｎ−型領域６７が露出することとなる。
【０１６２】
図３０は、本発明の一実施形態に係る半導体パッケージ７１の模式的な斜視図である。図３０において、図１〜図２３の構成要素と同一の要素については共通の参照符号を付し、その説明を省略する。また、図３０では、明瞭化のため、樹脂パッケージ７４の内部を透視して示している。
【０１６３】
半導体パッケージ７１は、半導体チップ７２と、基板端子７３と、樹脂パッケージ７４とを含む。
【０１６４】
半導体チップ７２は、図１〜図２３に示した半導体装置１と同じ構成であってよい。
【０１６５】
基板端子７３は、たとえばＣｕ等の金属材料からなる板（金属基板）であり、ドレイン端子７７と、ソース端子７８と、ゲート端子７９とを含む。
【０１６６】
ドレイン端子７７は、平面視四角形状のアイランド部８０と、アイランド部８０の一辺から延びる直線状の端子部８１とを含む。ソース端子７８およびゲート端子７９は、ドレイン端子７７の端子部８１に平行な直線状に形成されており、中央のドレイン端子７７（端子部８１）を幅方向両側から挟むように、それぞれ、紙面右側および紙面左側に配置されている。
【０１６７】
アイランド部８０は、半導体チップ７２を支持するためのものであり、半導体チップ７２よりも大きな面積を有している。これにより、アイランド部８０は、半導体チップ７２の実装状態において、半導体チップ７２よりも外側の部分であって半導体チップ７２を取り囲む外周部８８を有している。
【０１６８】
半導体チップ７２のドレイン電極（図３のドレイン電極６）は、ダイボンディングによってアイランド部８０に電気的に接続される。一方、半導体チップ７２のソース電極４およびゲートパッド５は、それぞれ、ボンディングワイヤ８５，８６を介して、ソース端子７８およびゲート端子７９に電気的に接続される。また、半導体チップ７２が、図１２および図１４に示す第２ドレイン電極３７を備える場合、当該第２ドレイン電極３７は、ボンディングワイヤ８２およびドレイン端子７７（アイランド部８０）を介して、ドレイン電極６と接続される。これにより、ドレイン電極６および第２ドレイン電極３７を同電位にすることができる。
【０１６９】
次に、前述の電界緩和領域１４による電界の緩和効果を図３１および図３２を参照して説明する。
【０１７０】
図３１および図３２は、それぞれ、半導体層１１の表面および裏面に表面電極および裏面電極を配置し、これらの電極に逆方向電圧を印加したときの電界分布を示す図（シミュレーション）である。図３１は、外周領域に電界緩和領域１４を備えていない例であり、図３２は、外周領域に電界緩和領域１４（高抵抗領域）を備えている例である。
【０１７１】
図３１に示すように、電界緩和領域１４が備えられていないと、半導体層１１の端面７まで高強度の電界（等電位線の間隔が狭い領域）が分布している。そのため、ダイシングによって半導体層１１の端面７に欠陥領域が存在していると、逆方向電圧印加時に、当該欠陥領域において電子・正孔対の生成によるリーク電流の発生が懸念される。
【０１７２】
これに対し、図３２に示すように、電界緩和領域１４が備えられていると、高強度の電界が電界緩和領域１４（高抵抗領域）で遮断され、半導体層１１の端面７に高強度の電界がかかることが防止されている。したがって、ダイシングによって半導体層１１の端面７に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。
【０１７３】
以上、本発明の実施形態を説明したが、本発明は、前述した形態の他の形態で実施することもできる。
【０１７４】
たとえば、前述の半導体装置１は、図３３に示すマトリクスコンバータ回路１００に双方向スイッチとして組み込むことができる。具体的には、マトリクスコンバータ回路１００は、３相入力部１０３、３相出力部１０４、回路本体部１０５およびフィルタ回路１０６を備えている。半導体装置１は、回路本体部１０５の各スイッチ部１０７において双方向スイッチ１０１として導入されている。双方向スイッチ１０１は、２個のトランジスタ（半導体装置１）１０２Ａ，１０２Ｂと２個のダイオード１０８Ａ，１０８Ｂとの組み合わせによって構成することができる。
【０１７５】
また、たとえば、前述の半導体装置１は、図３４に示すように、少なくとも半導体層１１の外周領域１２に形成され、ソース電極４の周縁部から半導体層１１の端面７までを覆う保護膜６８を有していてもよい。保護膜６８の終端は、半導体層１１の端面７でなくてもよい。保護膜６８としては、たとえば、ポリイミドを使用できる。なお、保護膜６８に関して、図３の形態に採用した場合のみを図示したが、むろん、保護膜６８は、図７、図８、図１０、図１２、図１４、図１５、図１７、図１８、図１９、図２４の形態に採用することもできる。
【０１７６】
また、前述の実施形態では、半導体層の表面部にＭＩＳトランジスタ構造が形成されている場合のみを示したが、ＪＦＥＴ素子やダイオード素子のようにＭＩＳトランジスタ構造が形成されていないものに、本発明の実施形態の電界緩和領域を形成しても構わない。さらに、裏面の電極がショットキー接合の場合のみを示したが、オーミック接合のものでも構わない。
【０１７７】
また、前述の実施形態では、半導体層１１がＳｉＣからなる場合のみを示したが、半導体層１１の材料は、ＧａＮ等のワイドバンドギャップ型と称される他の材料であってもよいし、半導体層１１がＳｉであってもよい。また、本発明の実施形態の半導体装置を電源装置の双方向スイッチとして用いれば、耐圧の信頼性を向上させたオン損失の小さな電源装置を容易に得られるようになる。
【０１７８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【０１７９】
本出願は、２０１６年８月１９日に日本国特許庁に提出された特願２０１６−１６１４８７号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
【符号の説明】
【０１８０】
１  半導体装置
２  （半導体層の）表面
３  （半導体層の）裏面
４  ソース電極
６  ドレイン電極
７  （半導体層の）端面
１１  半導体層
１２  外周領域
１３  活性領域
１４  電界緩和領域
１７  ｎ−型周囲領域
１８  ベース基板
１９  貫通孔
２０  ｎ−型層
２１  ｐ型領域
２２  ＭＩＳトランジスタ構造
２３  ｐ型ボディ領域
２４  ｎ＋型ソース領域
２５  ゲート絶縁膜
２６  ゲート電極
２９  ｎ−型ドリフト領域
３３  表面終端構造
３７  第２ドレイン電極
４０  トレンチ
４２  第２電界緩和領域
４３  第１半導体層
４４  第２半導体層
４５  導電材料
７１  半導体パッケージ
７３  半導体チップ
７３  基板端子
７４  樹脂パッケージ
【図１】
2018034250.tif 000003
【図２】
2018034250.tif 000004
【図３】
2018034250.tif 000005
【図４】
2018034250.tif 000006
【図５Ａ】
2018034250.tif 000007
【図５Ｂ】
2018034250.tif 000008
【図５Ｃ】
2018034250.tif 000009
【図５Ｄ】
2018034250.tif 000010
【図５Ｅ】
2018034250.tif 000011
【図５Ｆ】
2018034250.tif 000012
【図６Ａ】
2018034250.tif 000013
【図６Ｂ】
2018034250.tif 000014
【図６Ｃ】
2018034250.tif 000015
【図６Ｄ】
2018034250.tif 000016
【図７】
2018034250.tif 000017
【図８】
2018034250.tif 000018
【図９Ａ】
2018034250.tif 000019
【図９Ｂ】
2018034250.tif 000020
【図１０】
2018034250.tif 000021
【図１１】
2018034250.tif 000022
【図１２】
2018034250.tif 000023
【図１３】
2018034250.tif 000024
【図１４】
2018034250.tif 000025
【図１５】
2018034250.tif 000026
【図１６Ａ】
2018034250.tif 000027
【図１６Ｂ】
2018034250.tif 000028
【図１６Ｃ】
2018034250.tif 000029
【図１６Ｄ】
2018034250.tif 000030
【図１６Ｅ】
2018034250.tif 000031
【図１７】
2018034250.tif 000032
【図１８】
2018034250.tif 000033
【図１９】
2018034250.tif 000034
【図２０】
2018034250.tif 000035
【図２１】
2018034250.tif 000036
【図２２】
2018034250.tif 000037
【図２３Ａ】
2018034250.tif 000038
【図２３Ｂ】
2018034250.tif 000039
【図２３Ｃ】
2018034250.tif 000040
【図２３Ｄ】
2018034250.tif 000041
【図２３Ｅ】
2018034250.tif 000042
【図２３Ｆ】
2018034250.tif 000043
【図２３Ｇ】
2018034250.tif 000044
【図２３Ｈ】
2018034250.tif 000045
【図２４】
2018034250.tif 000046
【図２５】
2018034250.tif 000047
【図２６Ａ】
2018034250.tif 000048
【図２６Ｂ】
2018034250.tif 000049
【図２６Ｃ】
2018034250.tif 000050
【図２７Ａ】
2018034250.tif 000051
【図２７Ｂ】
2018034250.tif 000052
【図２７Ｃ】
2018034250.tif 000053
【図２７Ｄ】
2018034250.tif 000054
【図２７Ｅ】
2018034250.tif 000055
【図２８Ａ】
2018034250.tif 000056
【図２８Ｂ】
2018034250.tif 000057
【図２８Ｃ】
2018034250.tif 000058
【図２８Ｄ】
2018034250.tif 000059
【図２８Ｅ】
2018034250.tif 000060
【図２８Ｆ】
2018034250.tif 000061
【図２８Ｇ】
2018034250.tif 000062
【図２８Ｈ】
2018034250.tif 000063
【図２８Ｉ】
2018034250.tif 000064
【図２８Ｊ】
2018034250.tif 000065
【図２８Ｋ】
2018034250.tif 000066
【図２８Ｌ】
2018034250.tif 000067
【図２９Ａ】
2018034250.tif 000068
【図２９Ｂ】
2018034250.tif 000069
【図２９Ｃ】
2018034250.tif 000070
【図２９Ｄ】
2018034250.tif 000071
【図２９Ｅ】
2018034250.tif 000072
【図３０】
2018034250.tif 000073
【図３１】
2018034250.tif 000074
【図３２】
2018034250.tif 000075
【図３３】
2018034250.tif 000076
【図３４】
2018034250.tif 000077
【国際調査報告】
2018034250.tif 000078
2018034250.tif 000079
2018034250.tif 000080
2018034250.tif 000081