(57)【要約】記憶部の読み出しにおいて、動的負荷のトランジスタの特性のばらつきによる読み出し誤動作を低減する。動的負荷部と記憶部との分圧電圧を記憶部の出力として読み出す読み出し装置であり、一方の端部が電源側に接続され、他方の端部は記憶部側に接続された動的負荷部と、動的負荷部と記憶部とで分圧される分圧電圧のフィードバックによって分圧電圧を保持するフィードバック部とを備える。動的負荷部は、複数の抵抗変化型記憶素子が直列、並列、又は直並列に接続されたアレイ部を備える。動的負荷部を複数の抵抗変化型記憶素子のアレイ構成とすることによって、動的負荷のばらつきによる読み出し誤動作を抑制する。
2018105719.tif 000002
【特許請求の範囲】
【請求項１】
記憶部の出力を読み出す読み出し装置において、
一方の端部が電源側に接続され、他方の端部は前記記憶部側に接続された動的負荷部と、
前記動的負荷部と前記記憶部とで分圧される分圧電圧のフィードバックによって、前記分圧電圧を保持するフィードバック部とを備え、
前記動的負荷部は、複数の抵抗変化型記憶素子が直列、並列、又は直並列に接続されたアレイ部を備えることを特徴とする読み出し装置。  
【請求項２】
前記動的負荷部はＰＭＯＳトランジスタを備え、
前記ＰＭＯＳトランジスタは、
前記電源と前記アレイ部との間の直列接続、
前記アレイ部と前記フィードバック部との間の直列接続、
前記電源と前記フィードバック部との間の並列接続、
の何れかであることを特徴とする請求項１に記載の読み出し装置。  
【請求項３】
前記フィードバック部は、フィードバックトランジスタとインバータとを備え、
前記フィードバックトランジスタは、
前記動的負荷部の電源側端部と反対方向の端部と前記記憶部の出力端との間に接続されたＰＭＯＳトランジスタ、
又は、
前記電源と前記動的負荷部の電源側端部との間に接続されたＰＭＯＳトランジスタであり、
前記インバータは、前記記憶部の出力端と前記フィードバックトランジスタのゲートとの間に接続されること特徴とする請求項１に記載の読み出し装置。  
【請求項４】
前記フィードバック部と前記記憶部との間に切り替え部を備え、
前記切り替え部は、
前記フィードバック部と前記記憶部との切断動作及び前記フィードバック部への電源電圧のチャージ動作の第１の動作と、
前記フィードバック部と前記記憶部との接続動作及び前記フィードバック部への電源電圧のチャージの停止動作の第２の動作とを切り替えることを特徴とする、請求項１に記載の読み出し装置。
【請求項５】
前記抵抗変化型記憶素子は、
抵抗変化を生じる記憶素子の一端に導電性電極、他端に読み出し電極を備え、前記導電性電極に書き込み電流を流すことにより抵抗変化を生じさせる記憶素子、
又は、
磁化固定層と磁化自由層との間にトンネルバリア層を備え、前記磁化固定層又は磁化自由層に書き込み電流を流すことにより抵抗変化を生じさせる記憶素子であることを特徴とする請求項１に記載の読み出し装置。
【請求項６】
前記記憶部は、
抵抗変化型記憶素子をアレイ状に配置してなるセル、
及び、
前記セル内の抵抗変化型記憶素子を選択する選択部を備えることを特徴とする請求項１に記載の読み出し装置。
【請求項７】
記憶部と、
前記記憶部の演算機能を書き込む書き込み部と、
前記記憶部の出力を読み出す読み出し部とを備えたロジックデバイスであり、
前記読み出し部は、請求項１から６の何れか一つに記載の読み出し装置であることを特徴とするロジックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出し装置、及び読み出し装置を備えたロジックデバイスに関する。
【背景技術】
【０００２】
プログラマブルロジックデバイスとして、例えばプログラム可能なゲートアレイを備え、演算機能をプログラム可能とするＦＰＧＡ（Field-Programmable Gate Array）が知られている。不揮発性のＦＰＧＡは、抵抗変化型記憶素子を用いたロジックデバイスの構成とすることによって電源がオフ状態においても記憶内容を保持し、待機電力を低減することができる。【０００３】
不揮発性のプログラマブルロジックデバイスは、プログラマブル機能を備えるために冗長な回路構成となる。そのため、揮発性の記憶素子を不揮発性の記憶素子に置き換えるだけでは回路規模が大きくなり、デバイス面積が増大する（非特許文献１参照）。このようなデバイス面積の増大を抑制するために、不揮発ロジックインメモリ（ＬＩＭ：Logic-in-Memory）回路技術と呼ばれる不揮発ロジック回路技術によって記憶機能とロジック機能とを一体化する技術が提案されている。【０００４】
図１２はロジックデバイスの概略図であり、ロジックデバイスに用いられる不揮発ロジックインメモリ（ＬＩＭ：Logic-in-Memory）回路技術を説明する。ロジックデバイス（不揮発ＬＩＭ回路）１００は、同一ブロック内で通信を介して記憶機能及び演算機能が行われる記憶部１０１と、記憶機能や演算機能の内容を書き込むための書き込み回路１０３と、演算結果を読み出すための読み出しアンプ１０２とを備え、読み出しアンプ１０２はバス１０４に接続されている。なお、記憶部は、入力信号に対応して出力信号を出力する入出力関係において、入出力関係をデータの記憶とする場合には記憶機能と見なされ、入出力関係を演算とする場合には演算機能と見なされ、これらの一方の機能、あるいは両機能を通信を介して行う機能を奏する。以下では、記憶部から読み出される出力を演算結果、あるいは記憶状態とする。【０００５】
図１３は従来提案されているロジックデバイス（不揮発ＬＩＭ回路）１００Ａ〜１００Ｃの構成例であり、記憶素子として抵抗変化型記憶素子を用いた構成例である。図１３では、読み出し回路のみを示し、書き込み回路については省略している。【０００６】
図１３（ａ）に示すロジックデバイス（不揮発ＬＩＭ回路）１００Ａは差動形の回路構成であり、抵抗変化型記憶素子１０１Ａ１と参照抵抗１０１Ａ２とを差動構成としている。この差動形の回路構成では、回路構成が複雑である、回路規模が増大する（非特許文献２参照）。【０００７】
図１３（ｂ）に示すロジックデバイス（不揮発ＬＩＭ回路）１００Ｂはシングルエンド形の回路構成であり、直列接続した抵抗変化型記憶素子１０１Ｂと出力負荷１０２Ｂ2との分圧電圧をインバータ１０２Ｂ1から出力する構成としている。このシングルエンド形の回路構成では、回路規模は低減するが、読み出し電流や定常電流は大きい。また、記憶素子の抵抗差が小さい場合には、十分な読み出しマージンの確保が困難である（非特許文献３参照）。【０００８】
図１３（ｃ）に示すロジックデバイス（不揮発ＬＩＭ回路）１００Ｃはシングルエンド形の回路構成であり、インバータ１０２Ｃ１とＰＭＯＳのフィードバックトランジスタ１０２Ｃ２で構成される読み出し回路１０２Ｃにおいて、分圧電圧をフィードバックトランジスタ１０２Ｃ２に帰還することにより出力を保持する構成としている。このフィードバック構成では、読み出し電流及び定常電流が低減される（非特許文献４参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第５４３３８４５号
【非特許文献】
【００１０】
【非特許文献１】Nonvolatile Power-Gating Field-Programmable Gate Array Using Nonvolatile Static Random Access Memory and Nonvolatile Flip-Flops Based on Pseudo-Spin-Transistor Architecture with Spin-Transfer-Torque Magnetic Tunnel Junctions. Japanese Journal of Applied Physics 51 (2012) 11PB0211PB02-1 # 2012 The Japan Society of Applied Physics.
【非特許文献２】Six-input lookup table circuit with 62% fewer transistors using nonvolatile  logic-in-memory architecture with series/parallel-connected magnetic  tunnel junctions. JOURNAL OF APPLIED PHYSICS 111, 07E318 (2012)JOURNAL OF APPLIED PHYSICS 111, 07E318 (2012).
【非特許文献３】A 71%-Area-Reduced Six-Input Nonvolatile Lookup-Table Circuit Using a Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure. JOURNAL OF APPLIED PHYSICS 111, 07E318 (2012)
【非特許文献４】Design of an MTJ-Based Nonvolatile Lookup Table Circuit Using an Energy-Efficient Single-Ended Logic-In-Memory Structure.  Proceedings of IEEE Midwest Symposium on Circuits and Systems, pp. 1-4, (2015).
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前記したフィードバック構成によるシングルエンド形の回路構成によれば、回路規模の省スペース化、読み出し電流及び定常電流の低減化については改善されるものの、動的負荷の特性のばらつきによる誤動作の点で課題がある。【００１２】
図１４はフィードバック構成によるシングルエンド形の回路構成の構成例を説明するための図である。【００１３】
ロジックデバイス（不揮発ＬＩＭ回路）１１０は、記憶部１１１、読み出し部１１２、及び切り替え部１１３を備え、読み出し部１１２の出力はラッチ１１４により保持される。記憶部１１１は、例えば抵抗変化型記憶素子をアレイ状に配置してなるセル１１１Ａ、及びセル１１１Ａ内の抵抗変化型記憶素子を選択する選択部１１１Ｂを備える。選択部１１１Ｂは、ＮＭＯＳトランジスタのツリー構造で構成することができる。【００１４】
読み出し部１１２は、動的負荷１１２ａを構成するＰＭＯＳトランジスタＭP0、及びインバータ１１２ｂ1とＰＭＯＳトランジスタＭP1のフィードバックトランジスタ１１２ｂ2から構成されるフィードバック回路１１２ｂとの直列接続回路を備え、インバータ１１２ｂ1は、その入力端がＰＭＯＳトランジスタＭP1のフィードバックトランジスタ１１２ｂ2のドレインに接続され、出力端はＰＭＯＳトランジスタＭP1のフィードバックトランジスタ１１２ｂ2のゲートにフィードバックされる。【００１５】
ＰＭＯＳトランジスタＭP1のフィードバックトランジスタ１１２ｂ2のドレインは切り替え部１１３を介して記憶部１１１の選択部１１１Ｂに接続される。【００１６】
読み出し動作は、切り替え部１１３の切り替え動作によって読み出し部１１２と記憶部１１１とを接続点Ｓで接続する。読み出し部１１２は、電源電圧ＶDDを読み出し部１１２の動的負荷の抵抗と選択部１１１Ｂで選択された記憶部１１１の抵抗とで分圧される分圧電圧Ｖｓを読み出し部１１２の出力端から出力する。分圧電圧Ｖsは、記憶部１１１の演算結果に対応した出力となる。【００１７】
フィードバック回路は、接続点Ｓの分圧電圧Ｖｓとインバータ１１２ｂ1のしきい値電圧ＶINVとの比較によりフィードバックトランジスタ１１２ｂ2（ＭP1）をオン／オフ動作させることによって、分圧電圧Ｖｓの高低（Ｈｉｇｈ／Ｌｏｗ）に応じた出力電圧に向けて高速に出力変化させると共に電圧保持を行う。【００１８】
図１５，図１６は、動的負荷の特性のばらつきによる誤動作を説明するための図である。図１５は、記憶部１１１の演算結果を読み出し部１１２で読み出す状態を示している。記憶部１１１の演算結果は低抵抗Ｒ0又は高抵抗Ｒ1で出力され、読み出し部１１２は記憶部１１１の抵抗と動的負荷の抵抗とで分圧される分圧電圧の高低に応じた演算結果を読み出す。図中の低抵抗Ｒ0及び高抵抗Ｒ1は記憶部１１１の記憶状態あるいは演算結果に相当している。【００１９】
本発明の発明者は、フィードバック構成の読み出し回路において、読み出し回路が備える動的負荷の変動が読み出し誤りの要因となることを見いだした。【００２０】
図１５（ａ），（ｂ）、及び（ｃ）、（ｄ）は、それぞれ低抵抗Ｒ0及び高抵抗Ｒ1を読み出す状態を示し、図１５（ａ）及び（ｃ）は読み出しが正常に行われる場合を示し、図１５（ｂ）及び（ｄ）は読み出しに誤りがある場合を示している。【００２１】
図１５において、初期状態では、ＰＭＯＳトランジスタＭP2をオン状態とすることによって、読み出し部１１２と記憶部１１１の接続点Ｓの電圧は電源電圧ＶDDの電圧状態にある。【００２２】
低抵抗Ｒ0を読み出す場合には、ＰＭＯＳトランジスタＭP1のフィードバックトランジスタ１１２ｂ2をオン状態として読み出し部１１２と記憶部１１１とを接続する。このとき、接続点Ｓの分圧電圧Ｖｓは、読み出し部１１２の動的負荷の抵抗であるトランジスタ１１２ａの抵抗と記憶部１１１の低抵抗Ｒ0とによって分圧された低電圧（Ｌｏｗ）となる。【００２３】
インバータ１１２ｂ1は低電圧（Ｌｏｗ）を反転させた電圧（Ｈｉｇｈ）をフィードバックトランジスタ１１２ｂ2（ＭP1）にフィードバックし、フィードバックトランジスタ１１２ｂ2（ＭP1）をオフ状態とする。接続点Ｓの分圧電圧Ｖｓは、フィードバックトランジスタ１１２ｂ2（ＭP1）がオフ状態となることで急速に低電圧となる。【００２４】
低抵抗Ｒ0の読み出しにおいて、動的負荷を構成するトランジスタ１１２ａ（ＰＭＯＳトランジスタＭP0）の特性にばらつきによって駆動電流が増加すると、接続点Ｓの分圧電圧Ｖｓは上昇して高電圧（Ｈｉｇｈ）となる。この高電圧（Ｈｉｇｈ）の分圧電圧Ｖｓがインバータ１１２ｂ1のしきい値電圧ＶINVを超える場合には、インバータ１１２ｂ1で反転された低電圧（Ｌｏｗ）がフィードバックトランジスタ１１２ｂ2（ＭP1）にフィードバックされ、フィードバックトランジスタ１１２ｂ2（ＭP1）をオン状態とする。フィードバックトランジスタ１１２ｂ2（ＭP1）がオン状態となることで、接続点Ｓの分圧電圧Ｖｓは高電圧（Ｈｉｇｈ）に保持され、低電圧（Ｌｏｗ）を読み出すべきところを高電圧（Ｈｉｇｈ）として誤って読み出され誤動作となる。【００２５】
一方、高抵抗Ｒ1を読み出す場合には、ＰＭＯＳトランジスタＭP1のフィードバックトランジスタ１１２ｂ2をオン状態として読み出し部１１２と記憶部１１１とを接続すると、接続点Ｓの分圧電圧Ｖｓは読み出し部１１２の動的負荷を構成するトランジスタ１１２ａ（ＰＭＯＳトランジスタＭP0）の抵抗と記憶部１１１の高抵抗Ｒ1とによって分圧された高電圧（Ｈｉｇｈ）となる。【００２６】
インバータ１１２ｂ1は高電圧（Ｈｉｇｈ）を反転させた低電圧（Ｌｏｗ）をフィードバックトランジスタ１１２ｂ2（ＭP1）にフィードバックし、フィードバックトランジスタ１１２ｂ2（ＭP1）をオン状態とする。接続点Ｓの分圧電圧Ｖｓは、フィードバックトランジスタ１１２ｂ2（ＭP1）がオン状態となることで高電圧に保持される。【００２７】
高抵抗Ｒ1の読み出しにおいて、動的負荷を構成するトランジスタ１１２ａ（ＰＭＯＳトランジスタＭP0）の特性にばらつきによって駆動電流が減少すると、接続点Ｓの分圧電圧Ｖｓは低下して低電圧（Ｌｏｗ）となる。この低電圧（Ｌｏｗ）の分圧電圧Ｖｓがインバータ１１２ｂ1のしきい値電圧ＶINVを超えない場合には、インバータ１１２ｂ1で反転された高電圧（Ｈｉｇｈ）がフィードバックトランジスタ１１２ｂ2（ＭP1）にフィードバックされ、フィードバックトランジスタ１１２ｂ2（ＭP1）をオン状態とする。フィードバックトランジスタ１１２ｂ2（ＭP1）がオフ状態となることで、接続点Ｓの分圧電圧Ｖｓは低電圧（Ｌｏｗ）となり、高電圧（Ｈｉｇｈ）を読み出すべきところを低電圧（Ｌｏｗ）として誤って読み出され誤動作となる。【００２８】
図１６は、分圧電圧Ｖｓとインバータのしきい値電圧ＶINVとの関係、及び動的負荷の変動による読み出し誤動作を説明するための図である。【００２９】
図１６（ａ）は分圧電圧Ｖｓとインバータのしきい値電圧ＶINVとの関係を概略的に示している。分圧電圧Ｖｓは、図中の破線で示した動的負荷の電圧電流特性と、図中の実線で示す記憶部１１１を構成する抵抗変化型記憶素子の電圧電流特性との交点を動作点として定まる。なお、実線で示す抵抗変化型記憶素子の電圧電流特性の内、上側に示し実線は低抵抗の場合を示し、下側に示す実線は高抵抗の場合を示している。【００３０】
インバータはしきい値電圧ＶINVをしきい値とし、分圧電圧Ｖｓがしきい値電圧ＶINVに対して高電圧（Ｖhigh）である場合には、フィードバックトランジスタをオフ状態として、分圧電圧Ｖｓを高電圧に保持する。この動作を図１６（ａ）では“Ｈ”の矢印で示している。一方、分圧電圧Ｖｓがしきい値電圧ＶINVに対して低電圧（Ｖlow）である場合には、フィードバックトランジスタをオン状態として、分圧電圧Ｖｓを低電圧に保持する。この動作を図１６（ａ）では“Ｌ”の矢印で示している。【００３１】
上記した正常な動作に対して、動的負荷の電圧電流特性が変動した場合には読み出しに誤動作が生じる。【００３２】
図１６（ｂ）は動的負荷の電圧電流特性が低抵抗側に変動した動作例を示している。図１６（ｂ）中の一点鎖線は動的負荷の電圧電流特性が低抵抗側に変動したときの電圧電流特性を示している。このとき、動的負荷の電圧電流特性と抵抗変化型記憶素子の電圧電流特性とが交差する動作点の電圧Ｖlow-ERがインバータのしきい値電圧ＶINVより大きい場合には、インバータはフィードバックトランジスタをオフ状態として、分圧電圧Ｖｓを高電圧とする誤動作を生じる。図１６（ｂ）中のＨERで示す一点鎖線の矢印はこの誤動作を示している。【００３３】
一方、図１６（ｃ）は動的負荷の電圧電流特性が高抵抗側に変動した動作例を示している。図１６（ｃ）中の二点鎖線は動的負荷の電圧電流特性が高抵抗側に変動したときの電圧電流特性を示している。このとき、動的負荷の電圧電流特性と抵抗変化型記憶素子の電圧電流特性とが交差する動作点の高電圧Ｖhighがインバータのしきい値電圧ＶINVよりも小さい場合には、インバータはフィードバックトランジスタをオン状態として、分圧電圧Ｖｓを低電圧とする誤動作が生じる。図中のＬERで示す二点鎖線の矢印はこの誤動作を示している。なお、図１６（ｂ）、（ｃ）において、地模様で示す領域はインバータが正常動作を行う分圧電圧の範囲を示し、動作点がこの領域内にあれば正常に動作し、動作点が領域外であれば誤動作となる。【００３４】
したがって、読み出し回路において、読み出しの誤動作の要因として動的負荷を構成するトランジスタの特性のばらつきがあり、より詳細には以下の変動に起因する。
（ａ）駆動電流の変動による分圧電圧の変動
（ｂ）分圧電圧の変動によるインバータの動作変動
分圧電圧の変動によるインバータの動作変動は、インバータ動作におけるしきい値電圧に対して分圧電圧Ｖｓが変動することによるものであり、読み出し装置における読み出しマージンが小さいとも云え、読み出し誤動作を抑制するには、大きな読み出しマージンが望ましい。【００３５】
読み出し回路の動的負荷の抵抗のばらつきを低減する構成として、複数の特性の異なるＰＭＯＳトランジスタの中からＰＭＯＳトランジスタを選択して使用する構成が対処案として検討され得る。図１７は検討される複数のＰＭＯＳトランジスタから使用するＰＯＭＳを選択自在としてばらつきを低減する読み出し回路の一構成例を示している。【００３６】
ロジックデバイス（不揮発ＬＩＭ回路）１２０の読み出し回路１２２は、複数のゲート長の異なるＰＭＯＳトランジスタ（Ｓ１〜Ｓｎ）を並列接続してアレイ構成とする。アレイ構成の複数のＰＭＯＳトランジスタ（Ｓ１〜Ｓｎ）の内から使用するＰＭＯＳトランジスタを選択することによって駆動電流を調整して分圧電圧の動作点を調整する。これによって動的負荷のばらつきによる誤動作を抑制する。【００３７】
しかしながら、この構成では、ＰＭＯＳトランジスタのアレイ構成によって面積が増大するという問題点に加え、選択したＰＭＯＳトランジスタは記憶機能を有していないため、調整時に何れのＰＭＯＳトランジスタを選択したかの調整結果を保持させておく記憶回路を別途に必要であり、読み出し毎に記憶回路から読み出したデータに基づいてＰＭＯＳトランジスタを選択し、抵抗を調整する必要があるという問題点がある。【００３８】
そこで、本発明は前記した従来の問題点を解決し、動的負荷のトランジスタの特性のばらつきによる読み出し誤動作を低減することを目的とする。
【課題を解決するための手段】
【００３９】
本発明の読み出し装置は、動的負荷部の抵抗と記憶部の抵抗で分圧されて得られる分圧電圧を記憶部の出力として読み出す読み出し装置であり、一方の端部が電源側に接続され、他方の端部は記憶部側に接続された動的負荷部と、動的負荷部と記憶部とで分圧される分圧電圧のフィードバックによって分圧電圧を保持するフィードバック部とを備える。動的負荷部は、複数の抵抗変化型記憶素子が直列、並列、又は直並列に接続されたアレイ構成を備える。また、本発明のロジックデバイスは、読み出し回路として本発明の読み出し装置を備える。【００４０】
本発明の読み出し装置、及びロジックデバイスは、動的負荷部を複数の抵抗変化型記憶素子を直列、並列、又は直並列に接続したアレイ構成とすることによって、
（ａ）駆動電流の変動による分圧電圧の変動
（ｂ）分圧電圧の変動によるインバータの動作変動
を抑制する。【００４１】
分圧電圧の変動及びインバータの動作変動を抑制することによって、インバータ動作においてしきい値電圧に対する分圧電圧Ｖｓの変動を抑制し、読み出し装置における読み出しマージンを大きくすることができ、動的負荷のばらつきによる読み出し誤動作を抑制する。【００４２】
（動的負荷の形態）
本発明において、動的負荷部は抵抗変化型記憶素子のアレイ構成に加えてＰＭＯＳトランジスタを備えた構成としてもよい。【００４３】
動的負荷部を構成するＰＭＯＳトランジスタは複数の接続形態とすることができ、例えば、以下の接続形態の何れかとすることができる。
（ａ）電源とアレイ構成との間に直列接続する接続形態
（ｂ）アレイ構成とフィードバック部との間に直列接続する接続形態
（ｃ）電源とフィードバック部との間に並列接続する接続形態【００４４】
本発明の動的負荷部は、抵抗変化型記憶素子をアレイ構成とすることによって、動的負荷部の抵抗変動は各抵抗変化型記憶素子の抵抗変動と比較して低減され、特性のばらつきについても動的負荷部をＣＭＯＳで構成した場合と比較して低減される。【００４５】
なお、複数の抵抗変化型記憶素子を用いてトランジスタのばらつきを補正する技術は特許文献１に知られている。しかしながら、読み出し装置においてインバータの動作の動作変動を抑制する構成において、動的負荷の特性のばらつき補正を適応することは特許文献１には何らの記載も示唆もない。【００４６】
本発明は、読み出し装置が備えるインバータの動作特性に鑑みたものであって、
（ａ）駆動電流の変動による分圧電圧の変動
（ｂ）分圧電圧の変動によるインバータの動作変動
を抑制するという格別な効果を奏するものである。【００４７】
（フィードバック部の形態）
本発明において、フィードバック部は、フィードバックトランジスタとインバータとを備える構成とする。【００４８】
フィードバックトランジスタは複数の接続形態とすることができ、例えば、以下の接続形態の何れかとすることができる。
（ａ）動的負荷部の電源側端部と反対方向の端部と記憶部の出力端との間にＰＭＯＳトランジスタを接続する接続形態
（ｂ）電源と動的負荷部の電源側端部との間にＰＭＯＳトランジスタを接続する接続形態【００４９】
インバータは、記憶部の出力端とフィードバックトランジスタのゲートとの間に接続する。動的負荷部と記憶部との分圧電圧はインバータに入力され、この分圧電圧とインバータのしきい値電圧との比較に基づいてフィードバックトランジスタをオン／オフ動作させ、分圧電圧の変化を高速化すると共に、変化後の分圧電圧を保持する。【００５０】
（切り替え部の形態）
本発明は、フィードバック部と記憶部との間に切り替え部を備える構成とし、電源電圧とフィードバック部との間の接続と、フィードバック部を介して動的負荷部と記憶部との間の接続とを切り替える。【００５１】
切り替え部は、読み出し動作において、読み出しの初期段階を成す第１の動作と、記憶部の演算結果を分圧電圧として読み出す第２の動作との切り替えを行う。【００５２】
第１の動作は電源とフィードバック部とを接続する。この接続状態において、記憶部からの読み出しを停止る動作、及びフィードバック部に電源電圧をチャージする動作を行う。第１の動作によって、フィードバック部には電源電圧がチャージされた状態となる。【００５３】
第２の動作はフィードバック部を介して動的負荷部と記憶部とを接続する。この接続状態において、フィードバック部と記憶部との接続動作、及びフィードバック部への電源電圧のチャージを停止する停止動作を行う。第２の動作によって、フィードバック部には、電源電圧を動的負荷部と記憶部とで分圧して得られる分圧電圧が印加され、この分圧電圧の高低によって記憶部の記憶状態あるいは演算結果を読み出す。【００５４】
（抵抗変化型記憶素子の形態）
動的負荷部が備える抵抗変化型記憶素子は抵抗変化型の磁気トンネル接合素子（ＭＴＪ素子：Magnetic Tunnel Junction）を用いることができ、ＭＴＪ素子の他、磁界誘起巨大抵抗変化を利用したＲｅＲＡＭ（Resistive Random Access Memory）、相変化を利用したＰＣＲＡＭ（Phase Change Random Access Memory）等の相変化メモリ等の種々の素子を用いることができる。【００５５】
動的負荷部が備える抵抗変化型記憶素子の構成において複数の形態について適用することができる。
（ａ）抵抗変化型記憶素子の一形態は３端子素子の構成であり、抵抗変化を生じる記憶素子の一端に導電性電極を備え、他端に読み出し電極を備えた構成とし、導電性電極に書き込み電流を流すことにより抵抗変化を生じさせる。
（ｂ）抵抗変化型記憶素子の他の形態は２端子素子の構成であり、磁化固定層と磁化自由層との間にトンネルバリア層を備えた構成とし、磁化固定層又は磁化自由層に書き込み電流を流すことにより抵抗変化を生じさせる。【００５６】
何れの抵抗変化型記憶素子においても、書き込み状態によって抵抗変化型記憶素子の抵抗状態が定まり、この抵抗状態を演算結果と対応付けることによって、記憶部の演算機能を設定する。【００５７】
（記憶部の形態）
記憶部は、例えば加算回路等の動作を論理値テーブルとして演算機能を構成する他、入出力関係を記憶する記憶機能を構成する。記憶部は、抵抗変化型記憶素子をアレイ状に配置してなるセル、及びセル内の抵抗変化型記憶素子を選択する選択部により構成することができる。記憶部は、入力信号に対応して出力信号を出力する入出力関係を記憶するものであり、記憶機能は入出力関係をデータの記憶として見た機能であり、演算機能は入出力関係を演算として見た機能である。これら機能は、何れか一方の機能、あるいは両機能を通信を介して行うことができる。ここでは、記憶部から読み出される出力を演算結果、あるいは記憶状態として説明する。【００５８】
（ロジックデバイス）
本発明のロジックデバイスは、記憶部と、記憶部の演算機能を書き込む書き込み部と、記憶部の出力を読み出す読み出し部とを備える。読み出し部は本発明の読み出し装置を用いて構成する。
【発明の効果】
【００５９】
以上説明したように、本発明の読み出し装置、及びロジックデバイスは、記憶部の読み出しにおける動的負荷のトランジスタの特性のばらつきによる読み出し誤動作を低減することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の読み出し装置、ロジックデバイスを説明するための概略構成図である。
【図２】本発明の読み出し装置、ロジックデバイスを説明するための詳細な構成図である。
【図３】読み出し装置において記憶部の低抵抗の状態であるときの読み出し装置の動作例の信号図である。
【図４】読み出し装置において記憶部の高抵抗の状態であるときの読み出し装置の動作例の信号図である。
【図５】分圧電圧の動作点、及びフィードバック動作を説明するための図である。
【図６】読み出し装置の動作例のシミュレーション図である。
【図７】抵抗変化型記憶素子を並列接続したアレイ構成の動的負荷部の一例を説明するための図である。
【図８】抵抗変化型記憶素子を直列接続、直並列接続したアレイ構成の動的負荷部の一例を説明するための図である。
【図９】本発明の読み出し装置の動的負荷部及びフィードバック部の構成例を説明するための図である。
【図１０】記憶部の構成例を説明するための図である。
【図１１】本発明の読み出し装置と従来装置との消費電力の比較結果を説明するための図である。
【図１２】ロジックデバイスの概略を示す図である。
【図１３】従来提案されている不揮発ＬＩＭ回路の構成例であり、抵抗変化型記憶素子を用いた構成例の図である。
【図１４】フィードバック構成によるシングルエンド形の回路構成の構成例を説明するための図である。
【図１５】記憶部の演算結果を読み出し部で読み出す状態を示す図である。
【図１６】分圧電圧Ｖｓとインバータのしきい値電圧ＶINVとの関係、及び動的負荷の変動による読み出し誤動作を説明するための図である。
【図１７】ＰＭＯＳトランジスタを選択自在とする読み出し回路の一構成例を示す図である。
【発明を実施するための形態】
【００６１】
以下、本発明の実施の形態について、図を参照しながら詳細に説明する。
以下、図１，２を用いて本発明の読み出し装置、及びロジックデバイスの概略構成を説明し、図３〜図６を用いて本発明の読み出し装置の動作例を説明し、図７，８を用いて本発明の読み出し装置が備えるアレイ構成の動的負荷部の構成例を説明し、図９を用いて本発明の読み出し装置の動的負荷部及びフィードバック部の構成例を説明し、図１０を用いて記憶部の構成例を説明し、図１１を用いて本発明の読み出し装置と従来装置との消費電力の比較結果を説明する。
【００６２】
（読み出し装置、ロジックデバイスの概略構成）
図１は本発明の読み出し装置、ロジックデバイスを説明するための概略構成図であり、図２はより詳細な構成図である。
本発明の読み出し回装置、及びロジックデバイスは複数の構成形態を備える。以下、図１（ａ）〜図１（ｄ）を用いて各構成形態について説明する。
【００６３】
［第１の構成形態］
図１（ａ）は、本発明の読み出し装置、及びロジックデバイスの第１の構成形態を示している。
【００６４】
読み出し装置２は、記憶部１と共にロジックデバイス１０を構成する。ロジックデバイス１０は、不揮発ＬＩＭ回路等の不揮発性のプログラマブルロジックデバイスを含み、記憶部１の演算内容を構成自在とするログラマブル演算機能を備える。
【００６５】
記憶部１は抵抗変化型記憶素子によって構成され、演算結果を抵抗変化型記憶素子の高抵抗／低抵抗の抵抗状態として有する。読み出し装置２は記憶部１の抵抗状態を電圧の高低として出力することによって、記憶部１の演算結果を読み出る。
【００６６】
読み出し装置２は、一方の端部が電源（ＶDD）側に接続され、他方の端部が記憶部１側に接続される動的負荷部２ａと、動的負荷部２ａと記憶部１とによって分圧される分圧電圧Ｖｓをフィードバックして出力し保持するフィードバック部２ｂとを備える。
【００６７】
動的負荷部２ａと記憶部１とは直列接続され、動的負荷部２ａと記憶部１との抵抗比に応じて電源電圧ＶDDを分圧する。読み出し装置２は、この動的負荷部２ａと記憶部１の接続点から分圧電圧Ｖｓをフィードバック部２ｂを介して出力する。分圧電圧Ｖｓは記憶部１の演算結果に応じた電圧であるため、読み出した分圧電圧Ｖｓによって記憶部１の演算結果を読み出することができる。
【００６８】
ここで、動的負荷部２ａは、複数の抵抗変化型記憶素子を直列、並列、又は直並列に接続して構成されるアレイ部２ａ1を備える。動的負荷部２ａは、アレイ部２ａ1にトランジスタ２ａ2を直列接続した構成としてもよい。なお、トランジスタ２ａ2はＰＭＯＳトランジスタＭP0とする他、ＮＭＯＳトランジスタを用いて良い。以下では、ＰＭＯＳトランジスタＭP0を用いた構成について説明する。
【００６９】
動的負荷部２ａと記憶部１とは直列接続されているため、両部には共通の電流が流れる。動的負荷部２ａを構成するアレイ部２ａ1及びトランジスタ２ａ2、及び記憶部１はそれぞれ非線形の電圧／電流特性を備え、両部に流れる電流は共通であることから、動的負荷部２ａと記憶部１との分圧で得られる分圧電圧Ｖｓは、両部の電圧／電流特性が交差する点を動作点として定まる。
【００７０】
また、記憶部１の電圧／電流特性は低抵抗時と高抵抗時で異なる特性であるため、記憶部１が低抵抗時にあるときの分圧電圧Ｖｓと高抵抗時にあるときの分圧電圧Ｖｓとは異なる電圧値となる。この電圧値の相違から記憶部１の演算結果を読み出すことができる。
【００７１】
動的負荷を構成するトランジスタや抵抗変化型記憶素子等の半導体素子は電圧／電流特性にばらつきがあるため、動的負荷部２ａと記憶部１との直列回路の動作点にばらつきが生じる。
【００７２】
本発明の動的負荷部２ａは、複数の抵抗変化型記憶素子を直列、並列、又は直並列に接続して構成されるアレイ部２ａ1を備える構成によって、各素子による電圧／電流特性の影響を低下させて特性のばらつきを低減する。
【００７３】
フィードバック部２ｂは、分圧電圧Ｖｓの変化を高速化するとともに、変化した電圧を保持する機能を奏する構成部である。フィードバック部２ｂは、動的負荷部２ａと記憶部１との接続点Ｓに接続されるインバータ２ｂ1と、動的負荷部２ａと記憶部１の直列接続回路上に設けられるフィードバックトランジスタ２ｂ2を備える。フィードバックトランジスタ２ｂ2は、例えば、ＰＭＯＳのフィードバックトランジスタＭP1で構成される。図１に示す構成例では、インバータ２ｂ1はフィードバックトランジスタ２ｂ2（ＭP1）のドレイン端とインバータの出力端との間に接続され、インバータの出力端はフィードバックトランジスタ２ｂ2（ＭP1）のゲートにフィードバックされる。
【００７４】
インバータ２ｂ1は、接続点Ｓの分圧電圧Ｖｓとインバータのしきい値電圧ＶINVとの比較に基づいて、フィードバックトランジスタ２ｂ2のオン／オフ動作を制御する。例えば、分圧電圧Ｖｓがしきい値電圧ＶINVを超えた高電圧Ｖhighである場合には、インバータ２ｂ1は反転した低電圧をフィードバックトランジスタ２ｂ2にフィードバックし、フィードバックトランジスタ２ｂ2をオン状態に保持する。この動作によって、分圧電圧Ｖｓは高電圧Ｖhighに保持される。
【００７５】
一方、分圧電圧Ｖｓがしきい値電圧ＶINVを超えない低電圧Ｖlowである場合には、インバータ２ｂ1は反転した高電圧をフィードバックトランジスタ２ｂ2にフィードバックし、フィードバックトランジスタ２ｂ2をオフ状態とする。この動作によって、分圧電圧Ｖｓは低電圧Ｖlowに変化し保持される。
【００７６】
［第２の構成形態］
図１（ｂ）は、本発明の読み出し回装置、及びロジックデバイスの第２の構成形態を示している。第２の構成形態は、動的負荷部２ａをアレイ部２ａ1のみによって構成する形態であり、その他の構成は第１の構成形態と同様である。
【００７７】
第２の構成形態によれば、動的負荷部２ａはトランジスタ２ａ2による電圧／電流特性のばらつきを排除することができる。なお、動的負荷部２ａの抵抗値はアレイ部２ａ1による抵抗値で定まるため、動的負荷部２ａと記憶部１の直列接続による分圧電圧Ｖｓの動作点の調整はアレイ部２ａ1の抵抗によって行う。
【００７８】
次に、図１（ｃ）、（ｄ）を用いて切り替え部を備える構成を説明する。
フィードバック部２ｂと記憶部１との間に切り替え部３（３Ａ，３Ｂ）を備え、電源電圧ＶDDとフィードバック部２ｂとの間の接続と、フィードバック部２ｂを介した動的負荷部２ａと記憶部１との間の接続とを切り替える。
【００７９】
切り替え部３は、読み出し動作において、読み出しの初期段階を成す第１の動作と、記憶部１の演算結果を分圧電圧として読み出す第２の動作との切り替えを行う。
【００８０】
第１の動作は電源電圧ＶDDとフィードバック部２ｂとを接続し、接続状態において、記憶部１の読み出しを停止する動作、及びフィードバック部２ｂに電源電圧ＶDDをチャージする動作を行う。第１の動作によって、フィードバック部２ｂには電源電圧ＶDDがチャージされた状態となる。
【００８１】
第２の動作はフィードバック部２ｂを介して動的負荷部２ａと記憶部１とを接続する。この接続状態において、フィードバック部２ｂと記憶部１との接続動作、及びフィードバック部２ｂへの電源電圧ＶDDのチャージを停止する動作を行う。第２の動作によって、フィードバック部２ｂには動的負荷部２ａと記憶部１との分圧電圧が印加され、この分圧電圧によって記憶部１の演算結果を読み出す。
【００８２】
［第３の構成形態］
図１（ｃ）は、本発明の読み出し回装置、及びロジックデバイスの第３の構成形態を示している。
【００８３】
第３の構成形態は、切り替え部３Ａをフィードバック部２ｂと記憶部１との間に接続し、フィードバック部２ｂを電源電圧ＶDDと記憶部１との間で切り替える。切り替え部３Ａを電源電圧ＶDD側に切り替えた場合には、フィードバック部２ｂの接続点Ｓに電源電圧ＶDDがチャージされる。一方、切り替え部３Ａを記憶部１に切り替えた場合には、チャージ電圧の放電によって接続点Ｓには分圧電圧Ｖｓが発生する。
【００８４】
［第４の構成形態］
図１（ｄ）は、本発明の読み出し回装置、及びロジックデバイスの第４の構成形態を示している。
【００８５】
第４の構成形態は、切り替え部３Ｂをフィードバック部２ｂと電源電圧ＶDDとの間、及び記憶部１と接地点との間に接続し、フィードバック部２ｂと電源電圧ＶDDとの間、及び記憶部１と接地点との間で接続状態を切り替える。切り替え部３Ｂを電源電圧ＶDD側に切り替えた場合には、フィードバック部２ｂの接続点Ｓに電源電圧ＶDDがチャージされる。一方、切り替え部３Ｂを接地点側に切り替えた場合には、チャージ電圧の放電によって接続点Ｓには分圧電圧Ｖｓが発生する。
【００８６】
［読み出し装置、ロジックデバイスの構成例］
図２を用いて、読み出し装置、ロジックデバイスの構成例について説明する。なお、ここでは、図１（ｃ）に示した第３の構成形態の構成例について説明する。
【００８７】
記憶部１は、例えば加算回路等の動作を論理値テーブルとして演算機能を構成する他、入出力関係を記憶する記憶機能を構成する。記憶部１は、抵抗変化型記憶素子をアレイ状に配置してなるセル１Ａ、及びセル１Ａ内の抵抗変化型記憶素子を選択する選択部１Ｂにより構成することができる。図２に示す構成例では、セル１Ａを６４個のＭＴＪ素子により構成し、Ｙ１〜Ｙ６４の６４状態を記憶する。選択部１Ｂは、６ビットの信号線により選択するＮＭＰＳトランジスタのツリーで構成し、セル１Ａが記憶する６４状態から一状態を選択する。セル１ＡのＭＴＪ素子の個数及び選択部１Ｂのビット数は任意可能であるが、セル１ＡのＭＴＪ素子の個数と選択部１Ｂのビット数とを対応づけることで、セル１Ａの演算及び記憶容量を有効に利用することができる。
【００８８】
読み出し装置２は、動的負荷部２ａとフィードバック部２ｂを備える。動的負荷部２ａは、トランジスタ２ａ2と複数の抵抗変化型記憶素子を直列、並列、又は直並列に接続して構成されるアレイ部２ａ1とを直列接続して構成される。
【００８９】
フィードバック部２ｂは、インバータ２ｂ1とフィードバックトランジスタ２ｂ2とから構成される。フィードバックトランジスタ２ｂ2（ＭP1）は、ＰＭＯＳトランジスタのソースを動的負荷部２ａ側に接続し、ドレインを記憶部１側に接続する。インバータの入力端には、動的負荷部２ａと記憶部１との接続点Ｓを接続し、インバータの出力端はフィードバックトランジスタ２ｂ2のゲートに接続する。
【００９０】
フィードバック部２ｂにおいて、インバータ２ｂ1は、分圧電圧Ｖｓとインバータのしきい値電圧ＶINVとの比較に基づいてフィードバックトランジスタ２ｂ2（Ｍp1）をオン／オフ動作させ、分圧電圧Ｖｓの変化を高速化すると共に、変化後の分圧電圧Ｖｓを保持する。
【００９１】
切り替え部３は、ＰＭＯＳトランジスタ３ａ（ＭP2）のドレインとＮＯＭＳトランジスタ３ｂ（ＭN1）のドレインとを接続して直列接続回路を構成し、ＰＭＯＳトランジスタ３ａ（ＭP2）のソースを電源電圧ＶDD側に接続し、ＮＭＯＳトランジスタ３ｂ（ＭN1）のソースを記憶部１に接続する。ＰＭＯＳトランジスタ３ａ（ＭP2）とＮＭＯＳトランジスタ３ｂ（ＭN1）のゲートには反転クロック信号が入力され、交互に行うオン／オフ動作によって、接続点Ｓへの電源電圧ＶDDのチャージとチャージ電圧の放電による分圧電圧Ｖｓの発生が交互に行われる。
【００９２】
（読み出し装置の動作例）
次に、読み出し装置の動作例について説明する。図３は読み出し装置において記憶部の低抵抗の状態であるときの読み出し装置の動作例の信号図であり、図４は読み出し装置において記憶部の高抵抗の状態であるときの読み出し装置の動作例の信号図である。
【００９３】
［低抵抗状態の読み出し］
図３（ａ）〜（ｄ）は、記憶部が低抵抗状態において、分圧電圧Ｖｓ、フィードバックトランジスタＭP1のオン／オフ状態、インバータの出力電圧ＶLUT、読み出し時の電流ＩRDをそれぞれ示している。
【００９４】
初期状態において、フィードバックトランジスタＭP1をオン状態としている（図３（ｂ））。この状態において、切り替え部３にクロック反転信号ＣＬＫ*（ここで、符号“＊”は反転信号を示している。）として“０”を入力することによって、トランジスタ３ａ（ＭP2）をオン状態とし、トランジスタ３ｂ（ＭN1）をオフ状態として、接続点Ｓの分圧電圧Ｖｓを電源電圧ＶDDにチャージする（図３（ａ））。インバータ２ｂ１の出力電圧ＶLUTは、接続点Ｓの分圧電圧Ｖｓの高電圧状態を反転した低電圧状態にあり（図３（ｃ））、読み出し電流ＩRDは流れない（図３（ｄ））。
【００９５】
次に、切り替え部３に入力するクロック反転信号ＣＬＫ*が“０”から“１”を切り替わると、トランジスタＭP2はオフ状態に、トランジスタＭN1はオン状態に切り替わり、接続点Ｓの分圧電圧Ｖｓのチャージ電圧が電源電圧ＶDDから放電を始め（図３（ａ））、読み出し電流ＩRDが流れ始める（図４（ｄ））。読み出し電流ＩRDの電流、及び分圧電圧Ｖｓは、動的負荷部２ａと記憶部１の抵抗に応じた値に向かって変化する。記憶部１が低抵抗状態にあるときには、分圧電圧Ｖｓは動的負荷部２ａと記憶部１の分圧状態に応じて定まる低電圧に向かう（図３（ａ））。
【００９６】
分圧電圧Ｖｓがインバータ２ｂ1のしきい値電圧ＶINVよりも降下すると、インバータ２ｂ1は高電圧側に反転し、高電圧をフィードバックすることによってフィードバックトランジスタ２ｂ2（ＭP1）をオフ状態に切り替える（図３（ｂ））。フィードバックトランジスタ２ｂ2（ＭP1）がオフ状態に切り替わることよって、分圧電圧Ｖｓは高速に低電圧に切り替わりと共に、インバータ２ｂ1の出力電圧は高電圧に保持される。
【００９７】
［高抵抗状態の読み出し］
図４（ａ）〜（ｄ）は、記憶部が高抵抗状態において、分圧電圧Ｖｓ、フィードバックトランジスタ２ｂ2（ＭP1）のオン／オフ状態、インバータの出力電圧ＶLUT、読み出し時の電流ＩRDをそれぞれ示している。
【００９８】
初期状態において、また、フィードバックトランジスタ２ｂ2（ＭP1）をオン状態としている（図４（ｂ））。この状態において、切り替え部３にクロック反転信号ＣＬＫ*（符号“＊”は反転信号を示している。）として“０”を入力することによって、トランジスタ３ａ（ＭP2）をオン状態とし、トランジスタ３ｂ（ＭN1）をオフ状態として、接続点Ｓの分圧電圧Ｖｓを電源電圧ＶDDにチャージする（図４（ａ））。インバータ２ｂ１の出力電圧ＶLUTは、接続点Ｓの分圧電圧Ｖｓの高電圧状態を反転した低電圧状態にあり（図４（ｃ））、読み出し電流ＩRDは流れない（図４（ｄ））。
【００９９】
次に、切り替え部３に入力するクロック反転信号ＣＬＫ*が“０”から“１”を切り替わると、トランジスタ３ａ（ＭP2）はオフ状態に、トランジスタ３ｂ（ＭN1）はオン状態に切り替わり、接続点Ｓの分圧電圧Ｖｓのチャージ電圧は電源電圧ＶDDから放電を始め（図４（ａ））、読み出し電流ＩRDが流れ始める（図４（ｄ））。読み出し電流ＩRDの電流、及び分圧電圧Ｖｓは、動的負荷部２ａの抵抗と記憶部１の抵抗の分圧比に応じた値に向かって変化する。記憶部１が高抵抗状態にあるときには、分圧電圧Ｖｓは動的負荷部２ａと記憶部１の分圧比に応じて定まる高電圧に向かう（図４（ａ））。
【０１００】
分圧電圧Ｖｓがインバータ２ｂ1のしきい値電圧ＶINVよりも高い電圧状態にあると、インバータ２ｂ1は低電圧側に反転し、低電圧をフィードバックしてフィードバックトランジスタ２ｂ2（ＭP1）をオン状態に維持する（図４（ｂ））。フィードバックトランジスタ２ｂ2（ＭP1）がオン状態に切り替わることよって、分圧電圧Ｖｓは高電圧に保持されると共に、インバータ２ｂ1の出力電圧は低電圧に保持される。
【０１０１】
（分圧電圧の動作点及びフィードバック動作）
次に、図５を用いて分圧電圧の動作点、及びフィードバック動作を説明する。
分圧電圧Ｖｓは動的負荷部２ａと記憶部１の抵抗比で定まり、その動作点は動的負荷部の電圧電流特性と、記憶部を構成する抵抗変化型記憶素子の電圧電流特性とが交差する点で定まる。
【０１０２】
図５（ａ）において、動的負荷部の電圧電流特性をＡactiveで示し、記憶部の電圧電流特性をＢlow及びＢhighで示している。Ｂlowは記憶部が低抵抗状態にある電圧電流特性を示し、Ｂhighは記憶部が高抵抗状態にある電圧電流特性を示している。
【０１０３】
記憶部１が低抵抗状態にある場合には、動作点はＡactiveで示される動的負荷部２ａの電圧電流特性とＢlowで示される記憶部１の電圧電流特性とが交差する点Ｐで定まる。このときの分圧電圧Ｖｓは低電圧Ｖlowとなる。一方、記憶部１が高抵抗状態にある場合には、動作点はＡactiveで示される動的負荷部２ａの電圧電流特性とＢhighで示される記憶部１の電圧電流特性とが交差する点Ｑで定まりる。このときの分圧電圧Ｖｓは高電圧Ｖhighとなる。
【０１０４】
分圧電圧Ｖｓの電圧値の高低によってフィードバック回路を駆動するには、インバータのしきい値電圧ＶINVに対して、低抵抗時の分圧電圧Ｖｓは低電圧Ｖlow側にあり、高抵抗時の分圧電圧Ｖｓは高電圧Ｖhigh側にある必要がある。図５（ａ）のこの分圧電圧Ｖｓとインバータのしきい値電圧ＶINVとの関係を示している。
【０１０５】
前記した図１６は動的負荷の特性のばらつきによる誤動作を示している。この動的負荷の特性のばらつきによる誤動作に対して、本発明の動的負荷部が備える複数の抵抗変化型記憶素子をアレイ構成とすることによる誤動作の抑制作用について、図５（ｂ）、（ｃ）を用いて説明する。図５（ｂ）は低抵抗時の動作状態を示し、図５（ｃ）は高抵抗時の動作状態を示している。
【０１０６】
［低抵抗時の動作］
図５（ｂ）において、低抵抗時に動的負荷が変動しない場合の電圧電流特性を破線のＡactiveで示し、動的負荷が変動した場合の電圧電流特性を一点鎖線のＡactive-low1、及びＡactive-low2で示している。
【０１０７】
Ａactive-low1は複数の抵抗変化型記憶素子のアレイ構成した本発明による動的負荷の変動状態を示し、Ａactive-low2は本発明によらず、動的負荷部を構成する半導体素子の特性ばらつきに起因して生じる動的負荷の変動状態を示している。
【０１０８】
本発明によらず、半導体素子の特性ばらつきに起因する動的負荷が変動した場合には、特性のばらつきが大きいため、Ａactive-low2と電圧電流特性Ｂlowとの交点Ｐ2はインバータのしきい値電圧ＶINVよりも高電圧側となる。そのため、インバータ動作によって分圧電圧Ｖｓは高電圧側に変化し（図５（ｂ）中の破線の矢印）、誤った読み出しが行われる。
【０１０９】
これに対して、本発明による複数の抵抗変化型記憶素子をアレイ構成した動的負荷の場合には、動的負荷が変動した場合であっても特性のばらつきが小さいためＡactive-low1と電圧電流特性Ｂlowとの交点Ｐ1は、インバータのしきい値電圧ＶINVよりも低電圧側となるため、インバータ動作によって低電圧側に変化するため（図５（ｂ）中の実線の矢印）、正しい読み出しが行われる。
【０１１０】
図５（ｂ）において、模様地で示した電圧範囲は、分圧電圧Ｖsがインバータしきい値電圧ＶINVよりも低電圧である領域である。低抵抗時の動作において動的負荷による分圧電圧の変動がこの電圧範囲内にある場合には、正しい読み出しが行われることになる。一方、動的負荷による分圧電圧の変動がこの電圧範囲外である場合には、読み出し誤りが生じる。本発明の複数の抵抗変化型記憶素子のアレイ構成による動的負荷は、特性のばらつきを抑制して分圧電圧をこの電圧範囲内に納めることで、読み出し誤りを抑制する。
【０１１１】
［高抵抗時の動作］
図５（ｃ）において、高抵抗時に動的負荷が変動しない場合の電圧電流特性を破線のＡactiveで示し、動的負荷が変動した場合の電圧電流特性を二点鎖線のＡactive-high1、及びＡactive-high2で示している。
【０１１２】
Ａactive-high1は複数の抵抗変化型記憶素子のアレイ構成した本発明による動的負荷の変動状態を示し、Ａactive-high2は本発明によらず、動的負荷部を構成する半導体素子の特性ばらつきに起因して生じる動的負荷の変動状態を示している。
【０１１３】
本発明によらず、半導体素子の特性ばらつきに起因する動的負荷が変動した場合には、特性のばらつきが大きいため、Ａactive-high2と電圧電流特性Ｂhighとの交点Ｑ2は、インバータのしきい値電圧ＶINVよりも低電圧側となる。そのため、インバータ動作によって高電圧側に変化し（図５（ｃ）中の破線の矢印）、誤った読み出しが行われる。
【０１１４】
これに対して、本発明による複数の抵抗変化型記憶素子をアレイ構成した動的負荷の場合には、動的負荷が変動した場合であっても特性のばらつきが小さいためＡactive-high1と電圧電流特性Ｂhighとの交点Ｑ1は、インバータのしきい値電圧ＶINVよりも高電圧側となるため、インバータ動作によって高電圧側に変化するため（図５（ｃ）中の実線の矢印）、正しい読み出しが行われる。
【０１１５】
図５（ｃ）において、模様地で示した電圧範囲は、分圧電圧Ｖsがインバータしきい値電圧ＶINVよりも高電圧である領域である。高抵抗時の動作において動的負荷による分圧電圧の変動がこの電圧範囲内にある場合には、正しい読み出しが行われることになる。一方、動的負荷による分圧電圧の変動がこの電圧範囲外である場合には、読み出し誤りが生じる。本発明の複数の抵抗変化型記憶素子のアレイ構成による動的負荷は、特性のばらつきを抑制して分圧電圧をこの電圧範囲内に納めることで、読み出し誤りを抑制する。
【０１１６】
（動作例のシミュレーション例）
図６は読み出し装置の動作例のシミュレーション図である。図６（ａ）は読み出しが誤りなく行われた状態を示し、図６（ｂ）は読み出し誤りが生じた状態を示している。
【０１１７】
図６の“Ｒ0”は記憶部が低抵抗状態にある場合の分圧電圧Ｖｓを示し、図６の“Ｒ1”は記憶部が高抵抗状態にある場合の分圧電圧Ｖｓを示している。図６（ｂ）中の読み出し誤り部分は、動的負荷の特性のばらつきにより分圧電圧Ｖｓの変動状態を示している。
【０１１８】
（動的負荷部のアレイ構成例）
図７，８を用いて本発明の読み出し装置が備えるアレイ構成の動的負荷部の構成例を説明する。
【０１１９】
［並列接続］
図７を用いて、抵抗変化型記憶素子を並列接続したアレイ構成の動的負荷部の一例を説明する。
【０１２０】
図７（ａ）は、３端子を備える抵抗変化型記憶素子Ｒ-1、Ｒ-2、及びＲ-3を並列接続する構成例である３端子を備える。抵抗変化型記憶素子は、例えば、抵抗変化を生じる記憶素子の一端に導電性電極を備え、他端に読み出し電極を備える。導電性電極に書き込み電流を流すことにより抵抗変化を生じさせる。
【０１２１】
図７（ｃ）は図７（ａ）に示す並列接続の構成例の動作例を示し信号図である。書き込み用トランジスタを、各抵抗変化型記憶素子Ｒ-1、Ｒ-2、及びＲ-3の導電性電極と書き込みラインＢＬとの間に設け、書き込み信号ＷＬ1〜ＷＬ3によって順次駆動する。図７（ｃ）の書き込み信号ＷＬ1、ＷＬ2は抵抗変化型記憶素子Ｒ-1、Ｒ-2を高抵抗あるいは低抵抗のいずれか一方の抵抗値側に書き込み、書き込み信号ＷＬ3は抵抗変化型記憶素子Ｒ-3を、抵抗変化型記憶素子Ｒ-1、Ｒ-2と異なる抵抗値側に書き込む。
【０１２２】
図７（ｂ）は、２端子を備える抵抗変化型記憶素子を並列接続する構成例である。抵抗変化型記憶素子は、例えば、磁化固定層と磁化自由層との間にトンネルバリア層を備えた構成である。磁化固定層又は磁化自由層に書き込み電流を流すことにより抵抗変化を生じさせる。並列接続する抵抗変化型記憶素子の個数は任意とすることができる。
【０１２３】
図７（ｂ）に示す構成例において、動的負荷として使用する場合には、ＷＬc、ＷＬ1、ＷＬ2、ＷＬ3を低電圧（Low）とし、ＲＤを高電圧（High）とする。これによって抵抗変化型記憶素子Ｒ-1〜Ｒ-3を並列接続することができる。
【０１２４】
各抵抗変化型記憶素子Ｒ-1〜Ｒ-3の書き込み時には、ＷＬcを高電圧（High）とすると共に、書き込み対象の抵抗変化型記憶素子のＷＬ（ＷＬ1、ＷＬ2、ＷＬ3）を高電圧（High）とし、ラインＢＬ又はラインＢＬbから書き込み電流を印加する。
【０１２５】
［直列接続］
図８（ａ）を用いて、抵抗変化型記憶素子を直列接続したアレイ構成の動的負荷部の一例を説明する。図８（ａ）は、３端子を備える抵抗変化型記憶素子Ｒ-1、Ｒ-2、及びＲ-3を直列接続する構成例である。抵抗変化型記憶素子は、例えば、抵抗変化を生じる記憶素子の一端に導電性電極を備え、他端に読み出し電極を備える。導電性電極に書き込み電流を流すことにより抵抗変化を生じさせる。図８（ａ）は、抵抗変化型記憶素子として３端子を備える抵抗変化型記憶素子を用いる例を示しているが、２端子を備える抵抗変化型記憶素子を用いた構成としてもよい。直列接続する抵抗変化型記憶素子の個数は任意とすることができる。
【０１２６】
［直並列接続］
図８（ｂ）を用いて、抵抗変化型記憶素子を直並列接続したアレイ構成の動的負荷部の一例を説明する。図８（ｂ）は、３端子を備える抵抗変化型記憶素子Ｒ-1、Ｒ-2、Ｒ-3、及びＲ-4を用い、Ｒ-1とＲ-2との並列接続とＲ-3とＲ-4との並列接続を直列接続する構成例である。抵抗変化型記憶素子は、例えば、抵抗変化を生じる記憶素子の一端に導電性電極を備え、他端に読み出し電極を備える。導電性電極に書き込み電流を流すことにより抵抗変化を生じさせる。図８（ｂ）は、抵抗変化型記憶素子として３端子を備える抵抗変化型記憶素子を用いる例を示しているが、２端子を備える抵抗変化型記憶素子を用いた構成としてもよい。直並列接続する抵抗変化型記憶素子の個数及び接続構成は任意とすることができる。
【０１２７】
（動的負荷部及びフィードバック部の構成例）
図９を用いて、動的負荷部及びフィードバック部の構成例において、各部の接続例を説明する。
【０１２８】
図９（ａ）は、動的負荷部２ａとしてトランジスタ２ａ2（ＰＭＯＳトランジスタＭP0）と複数の抵抗変化型記憶素子のアレイ構成からなるアレイ部２ａ1の直列接続回路により構成し、トランジスタ２ａ2（ＰＭＯＳトランジスタＭP0）とアレイ部２ａ1とフィードバック部２ｂと記憶部１とを電源電圧ＶDDに対して直列接続する構成である。
【０１２９】
図９（ｂ）は、動的負荷部２ａとして複数の抵抗変化型記憶素子のアレイ構成からなるアレイ部２ａ1を備え、動的負荷部２ａとフィードバック部２ｂと記憶部１とを電源電圧ＶDDに対して直列接続する構成である。
【０１３０】
図９（ｃ）は、動的負荷部２ａとして複数の抵抗変化型記憶素子のアレイ構成からなるアレイ部２ａ1とトランジスタ２ａ2（ＰＭＯＳトランジスタＭP0）との直列接続回路により構成し、アレイ部２ａ1とトランジスタ２ａ2（ＰＭＯＳトランジスタＭP0）とフィードバック部２ｂと記憶部１とを電源電圧ＶDDに対して直列接続する構成である。
【０１３１】
図９（ｄ）は、動的負荷部２ａとしてトランジスタ２ａ2（ＰＭＯＳトランジスタＭP0）と複数の抵抗変化型記憶素子のアレイ構成からなるアレイ部２ａ1の並列接続回路により構成し、トランジスタ２ａ2（ＰＭＯＳトランジスタＭP0）とアレイ部２ａ1の並列接続回路とフィードバック部２ｂと記憶部１とを電源電圧ＶDDに対して直列接続する構成である。
【０１３２】
図９（ｅ）は、動的負荷部２ａとして複数の抵抗変化型記憶素子のアレイ構成からなるアレイ部２ａ1を備え、フィードバック部２ｂを構成するフィードバックトランジスタ２ｂ2（ＭP1）を電源電圧ＶDD側の接続し、フィードバックトランジスタ２ｂ2（ＭP1）とアレイ部２ａ1とフィードバック部２ｂのインバータ２ｂ1と記憶部１とを電源電圧ＶDDに対して直列接続する構成である。
【０１３３】
（記憶部の構成例）
図１０を用いて記憶部の構成例を説明する。図１０に示す構成例は、記憶部１を例えば複数の抵抗変化型記憶素子の並列接続で構成する例を示している。図１０は６４個の抵抗変化型記憶素子を並列接続する構成を示している。各抵抗変化型記憶素子は、個々に設けた書き込みトランジスタを書き込み信号ＷＬ1〜ＷＬ64で駆動することによって書き込み動作を行う。
【０１３４】
図１０の構成例は一例であってこの構成例に限られるものではなく、抵抗変化型記憶素子の個数についても６４個に限られるものでもない。
【０１３５】
（本発明の読み出し装置と従来装置との消費電力の比較結果）
図１１を用いて本発明の読み出し装置と従来装置との消費電力の比較結果を説明する。図１１は、本発明による読み出し装置と従来装置との消費電力の比較結果であり、本発明の読み出し装置の消費電力を“Proposed”で示し、従来装置の消費電力を“SRAM based”で示している。
【０１３６】
なお、ここでは、駆動周波数を２５ＭＨｚ、サイクル周期を０．１ｍｓ、使用率（Activity ratio）は１５％としてVerilogによるシミュレーションにおいて、２０種のベンチマークで行った例を示している。これらのシミュレーションによる、本発明の構成により得られる消費電力の平均低減率は７３％である。
【０１３７】
表１は、６入力ＬＵＴ（ルックアップテーブル）回路について、ＣＭＯＳ及びＳＲＡＭ（９０ｎｍ技術）による回路構成、不揮発ロジックインメモリ（ＬＩＭ：Logic-in-Memory）回路技術を用いた３種の回路構成の４種類の比較を示している。ＬＩＭ構成の３種類の例として、差動型構成（differential）、従来のシングルエンド型構成（Single-ended（Conventional））、及び本発明によるシングルエンド型構成（Single-ended（Proposed））を示している。
比較表から、本発明のシングルエンド型構成（Single-ended（Proposed））構成によれば、遅延時間及び消費電力の低減効果が確認される。
【表１】
2018105719.tif 000003
【０１３８】
表２は、抵抗変化型記憶素子としてＭＴＪ素子を用いたロジックデバイスにおいて、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値の各組み合わせにおける誤動作のモンテカルロシミュレーション結果を示している。なお、ここでは、２７℃、低抵抗Ｒ0の偏差率を３％とし、ＴＭＲについては１．５とし偏差率を３％としている。ＴＭＲは、Ｒ0を低抵抗、Ｒ1を高抵抗としたっとき、（Ｒ1−Ｒ0）／Ｒ0で表される。
【表２】
2018105719.tif 000004
【０１３９】
表２において、“ＳＳ”はＰＭＯＳのしきい値が高く、ＮＭＯＳのしきい値が高い場合を示し、“ＳＦ”はＰＭＯＳのしきい値が高く、ＮＭＯＳのしきい値が低い場合を示し、“ＴＴ”はＰＭＯＳのしきい値及びＮＭＯＳのしきい値が中間である場合を示し、“ＦＳ”はＰＭＯＳのしきい値が低く、ＮＭＯＳのしきい値が高い場合を示し、“ＦＦ”はＰＭＯＳのしきい値が低く、ＮＭＯＳのしきい値が低い場合を示している。
【０１４０】
表２の上段の“冗長ＭＴＪ素子無し”で表記される結果は、従来構成による読み出し誤り率を示している。一方、表２の下段の“冗長ＭＴＪ素子無し（提案方式）”で表記される結果は、本発明によるＭＴＪ構成による読み出し誤り率を示している。
【０１４１】
表２で示される比較結果は、“ＳＦ”及び“ＦＳ”の構成においても読み出し誤り率が０％に抑制されることを示している。
【０１４２】
なお、本発明は前記各実施の形態に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【０１４３】
本発明の読み出し装置は、ロジックデバイスの他、抵抗変化を用いた装置に適用し、抵抗状態を電圧変換により読み出す装置構成に適応することができる。
【符号の説明】
【０１４４】
１        記憶部
１Ａ      セル
１Ｂ      選択部
２        読み出し装置
２ａ      動的負荷部
２ａ1      アレイ部
２ａ2      トランジスタ
２ｂ        フィードバック部
２ｂ1        インバータ
２ｂ2        フィードバックトランジスタ
３ａ        トランジスタ
３ｂ        トランジスタ
１０        ロジックデバイス
１００，１００Ａ，１００Ｂ，１００Ｃ    ロジックデバイス（不揮発ＬＩＭ回路）
１０１        ロジック部
１０１Ａ１    抵抗変化型記憶素子
１０１Ａ２    参照抵抗
１０１Ｂ      抵抗変化型記憶素子
１０２        アンプ
１０２Ｂ1    インバータ
１０２Ｂ2    出力負荷
１０２Ｃ      読み出し回路
１０２Ｃ１    インバータ
１０２Ｃ２    フィードバックトランジスタ
１０３      書き込み回路
１０４      バス
１１０      ロジックデバイス（不揮発ＬＩＭ回路）
１１１      記憶部
１１１Ａ    セル
１１１Ｂ    選択部
１１２      読み出し部
１１２ａ    動的負荷
１１２ｂ    フィードバック回路
１１２ｂ1  インバータ
１１２ｂ2  フィードバックトランジスタ
１１３      切り替え部
１１４      ラッチ
１２０      ロジックデバイス（不揮発ＬＩＭ回路）  
１２２      読み出し回路
ＭN1        ＮＭＯＳトランジスタ
ＭP0，ＭP1，ＭP2    ＰＭＯＳトランジスタ
Ｒ0        低抵抗
Ｒ1        高抵抗
Ｒ-1〜Ｒ-3  抵抗変化型記憶素子
Ｓ          接続点
ＶDD        電源電圧
Ｖhigh        高電圧
Ｖlow        低電圧
ＶINV        インバータのしきい値電圧
【図１】
2018105719.tif 000005
【図２】
2018105719.tif 000006
【図３】
2018105719.tif 000007
【図４】
2018105719.tif 000008
【図５】
2018105719.tif 000009
【図６】
2018105719.tif 000010
【図７】
2018105719.tif 000011
【図８】
2018105719.tif 000012
【図９】
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【図１０】
2018105719.tif 000014
【図１１】
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【図１２】
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【図１３】
2018105719.tif 000017
【図１４】
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【図１５】
2018105719.tif 000019
【図１６】
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【図１７】
2018105719.tif 000021
【国際調査報告】
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