(57)【要約】  ナノワイヤＦＥＴを用いた半導体チップについて、製造の容易化に有効なレイアウト構成を提供する。半導体チップ（１）は、ナノワイヤＦＥＴを有するスタンダードセル（１１０）を含む第１のブロック（１００）と、ナノワイヤＦＥＴを含む第２のブロック（４００）とを備える。第１および第２のブロック（１００，４００）において、Ｘ方向に延びるナノワイヤ（１１１，４１１）は、Ｙ方向における配置ピッチがピッチＰ１の整数倍であり、パッド（１１２，４１２）は、Ｘ方向における配置ピッチがピッチＰ２の整数倍である。
2018025597.tif 000002
【特許請求の範囲】
【請求項１】
ナノワイヤＦＥＴ（Field Effect Transistor）を有するスタンダードセルを含む第１のブロックと、
ナノワイヤＦＥＴを含む第２のブロックとを備え、
前記第１および第２のブロックに含まれるナノワイヤＦＥＴは、それぞれ、
第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、
前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置になり、前記ナノワイヤと接続された一対のパッドと、
前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、
前記第１および第２のブロックにおいて、
前記ナノワイヤは、前記第２方向における配置ピッチが、所定の第１ピッチの整数倍であり、
前記パッドは、前記第１方向における配置ピッチが、所定の第２ピッチの整数倍である
ことを特徴とする半導体チップ。
【請求項２】
請求項１記載の半導体チップにおいて、
前記第１および第２のブロックに含まれるナノワイヤＦＥＴのうち少なくとも１つは、前記ナノワイヤが、前記第１方向および前記第２方向と垂直をなす第３方向において、複数、配置されており、
前記第１および第２のブロックにおいて、
前記ナノワイヤは、前記第３方向における配置ピッチが、所定のナノワイヤスタックピッチの整数倍である
ことを特徴とする半導体チップ。
【請求項３】
請求項１記載の半導体チップにおいて、
前記第１および第２のブロックにおいて、
前記ゲート電極を構成するゲート配線、およびダミーゲート配線は、前記第１方向における配置ピッチが、前記第２ピッチの整数倍である
ことを特徴とする半導体チップ。
【請求項４】
請求項１記載の半導体チップにおいて
前記スタンダードセルは、前記第２方向におけるサイズが、前記第１ピッチの整数倍である
ことを特徴とする半導体チップ。
【請求項５】
ナノワイヤＦＥＴ（Field Effect Transistor）を有するスタンダードセルを含む第１のブロックと、
ナノワイヤＦＥＴを含む第２のブロックとを備え、
前記第１および第２のブロックに含まれるナノワイヤＦＥＴは、それぞれ、
第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、
前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置になり、前記ナノワイヤと接続された一対のパッドと、
前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、
前記第１および第２のブロックに含まれるナノワイヤＦＥＴのうち少なくとも１つは、前記ナノワイヤが、前記第１方向および前記第２方向と垂直をなす第３方向において、複数、配置されており、
前記第１および第２のブロックにおいて、
前記ナノワイヤは、前記第２方向における配置ピッチが、所定の第１ピッチの整数倍であり、かつ、前記第３方向における配置ピッチが、所定のナノワイヤスタックピッチの整数倍である
ことを特徴とする半導体チップ。
【請求項６】
請求項５記載の半導体チップにおいて、
前記第１および第２のブロックにおいて、
前記パッドは、前記第１方向における配置ピッチが、所定の第２ピッチの整数倍である
ことを特徴とする半導体チップ。
【請求項７】
請求項５記載の半導体チップにおいて、
前記第１および第２のブロックにおいて、
前記ゲート電極を構成するゲート配線、およびダミーゲート配線は、前記第１方向における配置ピッチが、所定の第２ピッチの整数倍である
ことを特徴とする半導体チップ。
【請求項８】
請求項５記載の半導体チップにおいて
前記スタンダードセルは、前記第２方向におけるサイズが、前記第１ピッチの整数倍である
ことを特徴とする半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセルを備えた半導体チップに関する。
【背景技術】
【０００２】
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。【０００３】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。【０００４】
非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. Bangsaruntip, et al. “High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling”, Electron Devices Meeting (IEDM), 2009 IEEE International
【非特許文献２】Isaac Laucer, et al. “Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance”, 2015 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。【０００７】
本開示は、ナノワイヤＦＥＴを用いた半導体チップについて、製造の容易化に有効なレイアウト構成を提供する。
【課題を解決するための手段】
【０００８】
本開示の第１態様では、半導体チップは、ナノワイヤＦＥＴ（Field Effect Transistor）を有するスタンダードセルを含む第１のブロックと、ナノワイヤＦＥＴを含む第２のブロックとを備え、前記第１および第２のブロックに含まれるナノワイヤＦＥＴは、それぞれ、第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置になり、前記ナノワイヤと接続された一対のパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、前記第１および第２のブロックにおいて、前記ナノワイヤは、前記第２方向における配置ピッチが、所定の第１ピッチの整数倍であり、前記パッドは、前記第１方向における配置ピッチが、所定の第２ピッチの整数倍である。【０００９】
この態様によると、半導体チップは、ナノワイヤＦＥＴを有するスタンダードセルを含む第１のブロックと、ナノワイヤＦＥＴを含む第２のブロックとを備えている。第１および第２のブロックにおいて、第１方向に延びるナノワイヤは、ゲート電極が延びる方向である第２方向における配置ピッチが所定の第１ピッチの整数倍であり、パッドは、第１方向における配置ピッチが所定の第２ピッチの整数倍である。このような構成により、半導体チップにおいて、ナノワイヤやパッドの配置の規則性が向上する。このため、半導体チップの製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。【００１０】
本開示の第２態様では、半導体チップは、ナノワイヤＦＥＴ（Field Effect Transistor）を有するスタンダードセルを含む第１のブロックと、ナノワイヤＦＥＴを含む第２のブロックとを備え、前記第１および第２のブロックに含まれるナノワイヤＦＥＴは、それぞれ、第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置になり、前記ナノワイヤと接続された一対のパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、前記第１および第２のブロックに含まれるナノワイヤＦＥＴのうち少なくとも１つは、前記ナノワイヤが、前記第１方向および前記第２方向と垂直をなす第３方向において、複数、配置されており、前記第１および第２のブロックにおいて、前記ナノワイヤは、前記第２方向における配置ピッチが、所定の第１ピッチの整数倍であり、かつ、前記第３方向における配置ピッチが、所定のナノワイヤスタックピッチの整数倍である。【００１１】
この態様によると、半導体チップは、ナノワイヤＦＥＴを有するスタンダードセルを含む第１のブロックと、ナノワイヤＦＥＴを含む第２のブロックとを備えている。第１および第２のブロックにおいて、第１方向に延びるナノワイヤは、ゲート電極が延びる方向である第２方向における配置ピッチが所定の第１ピッチの整数倍であり、第１および第２方向と垂直をなす第３方向における配置ピッチが所定のナノワイヤスタックピッチの整数倍である。このような構成により、半導体チップにおいて、ナノワイヤの配置の規則性が向上する。このため、半導体チップの製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【発明の効果】
【００１２】
本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置において、ナノワイヤやパッドの配置の規則性が向上するので、製造ばらつきが抑制され、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係る半導体チップのレイアウト構成例を示す模式平面図
【図２】ナノワイヤＦＥＴを有するスタンダードセルのレイアウト構成例を示す平面図
【図３】図１のレイアウト構成における模式断面図
【図４】図１のレイアウト構成における模式断面図
【図５】図１のレイアウト構成を実現するセル配置の過程を示す図
【図６】図２のスタンダードセルの構成の変形例
【図７】ナノワイヤＦＥＴの基本構造を示す模式図
【図８】ナノワイヤＦＥＴの基本構造を示す模式図
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体チップは、複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。
【００１５】
図７はナノワイヤＦＥＴの基本構造例を示す模式図である（ナノワイヤ全周ゲート（ＧＡＡ：Gate All Around）ＦＥＴともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図７に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図７では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図７では簡略化のため、図示を省略している。
【００１６】
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
【００１７】
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
【００１８】
また、図８に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
【００１９】
また、図７および図８の構造では、ナノワイヤは、基板面に垂直な方向において、２本、並列に設けられている。言い換えると、ナノワイヤが２段積みされている。なお、ナノワイヤは、基板面に垂直な方向において、３段またはそれ以上の段数、積んでもよいし、１段積みであってもよい。また、同じ半導体チップに、ナノワイヤの段数が異なるナノワイヤＦＥＴが混載されていてもかまわない。図７および図８において、ＳＰは、複数段積まれたナノワイヤの中心間距離、すなわち、基板面に垂直な方向におけるナノワイヤのピッチ（ナノワイヤスタックピッチ）である。また、図７および図８では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
【００２０】
図１は実施形態に係る半導体チップのレイアウト構成例を示す模式平面図である。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。また、図１では、Ｘ方向に延び、ピッチＰ１（第１ピッチに相当）で並列に配置されたグリッド線Ｌ１と、Ｙ方向に延び、ピッチＰ２（第２ピッチに相当）で並列に配置されたグリッド線Ｌ２とを示している。ただし、実際の半導体チップでは、グリッド線Ｌ１，Ｌ２は見えない。図１において、ナノワイヤＦＥＴ  Ｔ１，Ｔ２のナノワイヤ１１１，４１１は、Ｘ方向に延びており、グリッド線Ｌ１に合わせて配置されている。他のナノワイヤＦＥＴのナノワイヤも同様に、Ｘ方向に延びており、グリッド線Ｌ１に合わせて配置されている。ナノワイヤＦＥＴ  Ｔ１，Ｔ２のパッド１１２，４１２は、Ｙ方向に分離して形成されており、グリッド線Ｌ２に合わせて配置されている。他のナノワイヤＦＥＴのパッドも同様に、Ｙ方向に分離して形成されており、グリッド線Ｌ２に合わせて配置されている。なお、図１では、ローカル配線、ヴィアおよび金属配線等については、図示を省いている。
【００２１】
図１の半導体チップ１は、低背スタンダードセルブロック１００、高背スタンダードセルブロック２００、メモリブロック３００、アナログブロック４００およびＩＯブロック５００を備えている。低背スタンダードセルブロック１００は、相対的に低いセル高さ（Ｙ方向におけるサイズ）を持つ低背スタンダードセル１１０を備えている。高背スタンダードセルブロック２００は、相対的に高いセル高さを持つ高背スタンダードセル２１０を備えている。図１では、低背スタンダードセル１１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において３列に並んでおり、パッドはＹ方向において３個に分離され、ナノワイヤの各列にそれぞれ接続されている。高背スタンダードセル２１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において５列に並んでおり、パッドはＹ方向において５個に分離され、ナノワイヤの各列にそれぞれ接続されている。また、低背スタンダードセル１１０のセル高さはピッチＰ１の８倍すなわち（Ｐ１×８）であり、高背スタンダードセル２１０のセル高さはピッチＰ１の１２倍すなわち（Ｐ１×１２）である。
【００２２】
メモリブロック３００は、メモリセル３１０を備えており、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等のメモリ機能を実現する。メモリセル３１０はメモリセルアレイを構成する。また、メモリブロック３００は、メモリセル３１０の他に、センスアンプやデコーダ等の周辺回路を含む。アナログブロック４００は、アナログセル４１０を備えており、アナログブロック４００は、ＤＡＣ（Digital Analog Converter）、ＡＤＣ（Analog Digital Converter）、ＰＬＬ（Phase Locked Loop）等のアナログ機能を実現する。なお、アナログブロック４００では、アナログ回路とデジタル回路とが混載されている場合がある。ＩＯブロック５００は、ＩＯユニットセル５１０を備えており、半導体チップ１の外部との信号の入出力を行う。ＩＯブロック５００は、レベルシフタ、ＥＳＤ（Electro-Static Discharge）回路、入出力バッファ等の回路を含む。
【００２３】
図１では、メモリセル３１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において２列に並んでおり、パッドはＹ方向において２個に分離され、ナノワイヤの各列にそれぞれ接続されている。アナログセル４１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において４列に並んでおり、パッドはＹ方向において４個に分離され、ナノワイヤの各列にそれぞれ接続されている。ＩＯユニットセル５１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において１４列に並んでおり、パッドはＹ方向において１４個に分離され、ナノワイヤの各列にそれぞれ接続されている。また、メモリセル３１０のセル高さはピッチＰ１の６倍すなわち（Ｐ１×６）であり、アナログセル４１０のセル高さはピッチＰ１の１０倍すなわち（Ｐ１×１０）であり、ＩＯユニットセル５１０のセル高さはピッチＰ１の１５倍すなわち（Ｐ１×１５）である。
【００２４】
図２はナノワイヤＦＥＴを有するスタンダードセルのレイアウト構成例を示す平面図である。図２では、ローカル配線および金属配線についても図示している。図２に示すスタンダードセルは、ナノワイヤＦＥＴを用いて、入力Ａおよび出力Ｙを有するインバータを構成する。Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ  Ｐ１が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ  Ｎ１が設けられている。ナノワイヤＦＥＴ  Ｐ１，Ｎ１はそれぞれ、Ｘ方向に延びる並列に設けられた複数のナノワイヤ１１，１２を備えている。ここでは、ナノワイヤ１１，１２はそれぞれ、Ｙ方向において４列に並んでおり、縦方向すなわち基板と垂直をなす方向に２列に並んでいるものとすると、合計で８本ずつ、設けられている。ナノワイヤ１１，１２は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、ナノワイヤ１１と接続された一対のパッド２１，２２およびナノワイヤ１２と接続された一対のパッド２３，２４が設けられている。パッド２１，２２は、少なくともナノワイヤ１１と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ  Ｐ１のソース領域またはドレイン領域となる。パッド２３，２４は、少なくともナノワイヤ１２と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ  Ｎ１のソース領域またはドレイン領域となる。
【００２５】
また、ここでは、パッド２１，２２，２３，２４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１，２２は、分離した４個の部分が、Ｙ方向に４本ずつ設けられたナノワイヤ１１にそれぞれ接続されている。パッド２３，２４は、分離した４個の部分が、Ｙ方向に４本ずつ設けられたナノワイヤ１２にそれぞれ接続されている。
【００２６】
また、図２のスタンダードセルには、Ｙ方向に直線状に延びるゲート配線３１が配置されている。ゲート配線３１は、ナノワイヤＦＥＴ  Ｐ１のゲート電極３１ｐとナノワイヤＦＥＴ  Ｎ１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１２のＸ方向における所定範囲において、ナノワイヤ１１，１２の周囲を囲うように設けられている。また、図２のスタンダードセルのセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３３ａ，３３ｂがそれぞれ配置されている。
【００２７】
ナノワイヤＦＥＴ  Ｐ１，Ｎ１の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、配線４１ａ〜４１ｄが形成されている。配線４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４５ａを介してパッド２１に接続されている。配線４１ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｂを介してパッド２３に接続されている。配線４１ｃは、パッド２２，２４を接続するものであり、ローカル配線４５ｃを介してパッド２２に接続されており、ローカル配線４５ｄを介してパッド２４に接続されている。配線４１ｄは，ゲート配線３１にローカル配線４５ｅを介して接続される。配線４１ｃ，４１ｄは、このスタンダードセルが構成するインバータの出力Ｙ、入力Ａにそれぞれ対応する。
【００２８】
なお、ここでは、金属配線４１ａ〜４１ｄとパッド２１，２２，２３，２４およびゲート配線３１との接続形態は、ローカル配線４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
【００２９】
図３は図１の半導体チップの線Ａ−Ａにおける模式断面図であり、低背スタンダードセルブロック１００のＸ方向の断面構成を示す。図３において、１１１はナノワイヤ、１１２はパッド、１１３はゲート配線、１１４はダミーゲート配線である。図３の構成では、ナノワイヤ１１１は、Ｚ方向（基板面（ＸＹ平面）に垂直な方向）において、ナノワイヤスタックピッチＳＰで２段積みになっている。したがって、トランジスタＴ１では、Ｘ方向に延びるナノワイヤ１１１は、Ｙ方向に３列、Ｚ方向に２列、並べて配置されており、合わせて６（＝３×２）本のナノワイヤ１１１が設けられている。
【００３０】
図４は図１の半導体チップの線Ｂ−Ｂにおける模式断面図であり、アナログブロック４００のＸ方向の断面構成を示す。図４において、４１１はナノワイヤ、４１２はパッド、４１３はゲート配線、４１４はダミーゲート配線である。図４の構成では、ナノワイヤ４１１は、Ｚ方向において、ナノワイヤスタックピッチＳＰで３段積みになっている。したがって、トランジスタＴ２では、Ｘ方向に延びるナノワイヤ４１１は、Ｙ方向に４列、Ｚ方向に３列、並べて配置されており、合わせて１２（＝４×３）本のナノワイヤ４１１が設けられている。
【００３１】
また、図３および図４に示すように、金属配線層Ｍ１の配線１４１は、コンタクト１４３およびローカル配線１４５を介して、パッド１１２，４１２と接続されている。コンタクト１４３は、金属配線層Ｍ１の配線１４１と一緒にデュアルダマシンプロセスによって形成される。なお、コンタクト１４３は、金属配線層Ｍ１の配線１４１とは別個に形成してもよい。また、金属配線層Ｍ１の配線１４１は、例えばＣｕからなり、その表面に、例えばタンタルまたは窒化タンタルを含むバリアメタル４８が形成されている。ローカル配線１４５は、例えばタングステンからなり、その表面に、例えばチタンまたは窒化チタンを含むグルー膜１４７が形成されている。なお、ローカル配線１４５は、コバルトによって形成してもよい。この場合は、グルー膜１４７の形成を省いてよい。また、パッド１１２，４１２の表面には、例えばニッケルやコバルト等からなるシリサイド膜１４９が形成されている。
【００３２】
層間絶縁膜１４６ａ，１４６ｂは、例えばシリコン酸化膜である。層間絶縁膜１４６ｃは、例えばＳｉＯＣやポーラス膜のような低誘電率膜である。なお、層間絶縁膜１４６ｃは、２またはそれ以上の積層構造となっていてもよい。
【００３３】
ゲート配線１１３，４１３は、例えばポリシリコンによって形成される。なお、ゲート配線１１３，４１３は、窒化チタン等の金属を含む材料によって形成されていてもよい。また、ゲート絶縁膜は、例えばシリコン酸化膜であり、例えば熱酸化法によって形成される。なお、ゲート絶縁膜は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの酸化物によって形成されてもよい。
【００３４】
図３および図４の断面図から分かるように、パッド１１２，４１２の下面は、ナノワイヤ１１１，４１１の下面よりも低い位置にある。また、ナノワイヤ１１１，４１１の上面は、パッド１１２，４１２の上面と同じ高さにある。なお、ナノワイヤ１１１，４１１の上面は、パッド１１２，４１２の上面よりも低い位置にあってもよい。
【００３５】
なお、図示は省略するが、他のブロックすなわち、高背スタンダードセルブロック２００、メモリブロック３００およびＩＯブロック５００についても、図３や図４と同様の断面構成を有している。
【００３６】
図５は図１の半導体チップ１のレイアウト構成を実現するセル配置の過程を示す図である。図５では、高背スタンダードセルブロック２００の高背スタンダードセル２１０を配置している途中の状態を示している。図５では、Ｘ方向に延び、ピッチＰ１で配置されたグリッド線Ｌ１と、Ｙ方向に延び、ピッチＰ３で並列に配置されたグリッド線Ｌ３とを示している。ただし、Ｐ３＝Ｐ２である。グリッド線Ｌ１は図１に示したグリッド線Ｌ１と同一であるが、グリッド線Ｌ３は図１に示したグリッド線Ｌ２と半ピッチずれている。レイアウト設計では、グリッド線Ｌ１，Ｌ３は、例えばレイアウト設計装置の画面に表示される。
【００３７】
ここで、例えば低背スタンダードセル１１０は、セル幅（Ｘ方向におけるサイズ）はピッチＰ３の２倍、Ｙ方向におけるサイズすなわちセル高さはピッチＰ１の８倍である。高背スタンダードセル２１０、メモリセル３１０、アナログセル４１０およびＩＯセル５１０も、セル幅はピッチＰ３の整数倍であり、セル高さはピッチＰ１の整数倍である。そして、低背スタンダードセル１１０は、その外郭をグリッド線Ｌ１，Ｌ３に合わせると、Ｘ方向に延びるナノワイヤがグリッド線Ｌ１上に位置し、Ｙ方向に延びるゲートがグリッド線Ｌ３上に位置するように、予め設計されている。また、パッドは、Ｘ方向においてゲートから半ピッチ（＝Ｐ３／２）ずれた位置に配置される。高背スタンダードセル２１０、メモリセル３１０、アナログセル４１０およびＩＯセル５１０についても、同様に設計されている。このため、レイアウト設計を行う設計者は、各セルについて、その外郭をグリッド線Ｌ１，Ｌ３に合わせて配置することによって、図１のようなレイアウト構成を容易に設計することができる。
【００３８】
ここで、図１の半導体チップ１は、例えば、第１ブロックとしての、ナノワイヤＦＥＴを有する低背スタンダードセル１１０を含む低背スタンダードブロック１００と、第２のブロックとしての、ナノワイヤＦＥＴを含むアナログブロック４００とを備えている。低背スタンダードブロック１００およびメモリブロック４００において、ナノワイヤは、Ｙ方向における配置ピッチがピッチＰ１の整数倍であり、パッドは、Ｘ方向における配置ピッチがピッチＰ２の整数倍である。このような構成により、半導体チップ１において、ナノワイヤやパッドの配置の規則性が向上する。このため、半導体チップ１の製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００３９】
また、図３および図４に示すように、低背スタンダードブロック１００およびメモリブロック４００において、ナノワイヤは、Ｚ方向における配置ピッチがナノワイヤスタックピッチＳＰの整数倍である。このような構成により、半導体チップ１において、ナノワイヤの配置の規則性が向上する。このため、半導体チップ１の製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００４０】
また、低背スタンダードブロック１００およびメモリブロック４００において、ゲート電極を構成するゲート配線、およびダミーゲート配線は、Ｘ方向における配置ピッチがピッチＰ３の整数倍である。このような構成により、半導体チップ１において、ダミーゲート配線を含むゲート配線の規則性が向上する。このため、半導体チップ１の製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００４１】
なお、高背スタンダードブロック２００、メモリブロック３００およびＩＯブロック５００を含む半導体チップ１全体においても、ナノワイヤは、Ｙ方向における配置ピッチがピッチＰ１の整数倍であり、Ｚ方向における配置ピッチがナノワイヤスタックピッチＳＰの整数倍である。また、パッドは、Ｘ方向における配置ピッチがピッチＰ２の整数倍であり、ゲート配線およびダミーゲート配線は、Ｘ方向における配置ピッチがピッチＰ３（＝Ｐ２）の整数倍である。このため、半導体チップ１の製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００４２】
なお、図１等で示したナノワイヤＦＥＴの構成は、一例であり、例えば、ナノワイヤのＹ方向における本数やＺ方向における段数、パッドのサイズなどは、ここで示したものに限られるものではない。なお、ナノワイヤの本数は、各ブロックにおいて必要となるナノワイヤＦＥＴの駆動能力に基づいて、それぞれ決めればよい。
【００４３】
また、図１で示したスタンダードセル１１０，２１０のセル高さは、これに限定されるものではない。また図１では、スタンダードセルのセル高さは２通りとしているが、これに限られるものではない。例えば、同じセル高さのスタンダードセルからなる単一のスタンダードセルブロックを、半導体チップに配置してもよい。
【００４４】
なお、上の説明では、ナノワイヤは円柱状であるものとしたが、ナノワイヤの形状はこれに限られるものではない。例えば、ナノワイヤの断面形状が楕円形や長円形であってもよいし、ナノワイヤが四角柱などの角柱状であってもかまわない。
【００４５】
また、上の説明では、ナノワイヤＦＥＴにおいて、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、分離して、形成されるものとした。ただし、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、一体に形成される場合もある。図６は図２のレイアウト構成例の変形例である。図６では、パッド２１，２２，２３，２４は、それぞれ、Ｙ方向に４本ずつ設けられたナノワイヤ１１，１２に対して、一体に形成されている。
【００４６】
また、上の説明では、ゲート配線のピッチは、パッドのピッチと等しいものとしたが、これに限られるものではない。また、ゲート配線は、Ｐ型トランジスタ領域およびＮ型トランジスタ領域にわたって、Ｙ方向に直線状に延びているものとしたが、これに限られるものではない。
【産業上の利用可能性】
【００４７】
本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供するため、半導体集積回路装置の性能向上に有用である。
【符号の説明】
【００４８】
１  半導体チップ
１１，１２  ナノワイヤ
２１，２２，２３，２４  パッド
３１  ゲート配線
３１ｐ，３１ｎ  ゲート電極
３３ａ，３３ｂ  ダミーゲート配線
１００  低背スタンダードブロック（第１のブロック）
１１０  低背スタンダードセル
１１１  ナノワイヤ
１１２  パッド
１１３  ゲート配線
１１４  ダミーゲート配線
４００  アナログブロック（第２のブロック）
４１１ナノワイヤ
４１２  パッド
４１３  ゲート配線
４１４  ダミーゲート配線
Ｔ１，Ｔ２  ナノワイヤＦＥＴ
Ｐ１  第１ピッチ
Ｐ２  第２ピッチ
ＳＰ  ナノワイヤスタックピッチ
【図１】
2018025597.tif 000003
【図２】
2018025597.tif 000004
【図３】
2018025597.tif 000005
【図４】
2018025597.tif 000006
【図５】
2018025597.tif 000007
【図６】
2018025597.tif 000008
【図７】
2018025597.tif 000009
【図８】
2018025597.tif 000010
【手続補正書】
【提出日】平成31年1月15日(2019.1.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセルを備えた半導体チップに関する。
【背景技術】
【０００２】
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
【０００３】
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。
【０００４】
非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. Bangsaruntip, et al. “High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling”, Electron Devices Meeting (IEDM), 2009 IEEE International
【非特許文献２】Isaac Laucer, et al. “Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance”, 2015 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。
【０００７】
本開示は、ナノワイヤＦＥＴを用いた半導体チップについて、製造の容易化に有効なレイアウト構成を提供する。
【課題を解決するための手段】
【０００８】
本開示の第１態様では、半導体チップは、ナノワイヤＦＥＴ（Field Effect Transistor）を有するスタンダードセルを含む第１のブロックと、ナノワイヤＦＥＴを含む第２のブロックとを備え、前記第１および第２のブロックに含まれるナノワイヤＦＥＴは、それぞれ、第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置になり、前記ナノワイヤと接続された一対のパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、前記第１および第２のブロックにおいて、前記ナノワイヤは、前記第２方向における配置ピッチが、所定の第１ピッチの整数倍であり、前記パッドは、前記第１方向における配置ピッチが、所定の第２ピッチの整数倍である。
【０００９】
この態様によると、半導体チップは、ナノワイヤＦＥＴを有するスタンダードセルを含む第１のブロックと、ナノワイヤＦＥＴを含む第２のブロックとを備えている。第１および第２のブロックにおいて、第１方向に延びるナノワイヤは、ゲート電極が延びる方向である第２方向における配置ピッチが所定の第１ピッチの整数倍であり、パッドは、第１方向における配置ピッチが所定の第２ピッチの整数倍である。このような構成により、半導体チップにおいて、ナノワイヤやパッドの配置の規則性が向上する。このため、半導体チップの製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００１０】
本開示の第２態様では、半導体チップは、ナノワイヤＦＥＴ（Field Effect Transistor）を有するスタンダードセルを含む第１のブロックと、ナノワイヤＦＥＴを含む第２のブロックとを備え、前記第１および第２のブロックに含まれるナノワイヤＦＥＴは、それぞれ、第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置になり、前記ナノワイヤと接続された一対のパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において、前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、前記第１および第２のブロックに含まれるナノワイヤＦＥＴのうち少なくとも１つは、前記ナノワイヤが、前記第１方向および前記第２方向と垂直をなす第３方向において、複数、配置されており、前記第１および第２のブロックにおいて、前記ナノワイヤは、前記第２方向における配置ピッチが、所定の第１ピッチの整数倍であり、かつ、前記第３方向における配置ピッチが、所定のナノワイヤスタックピッチの整数倍である。
【００１１】
この態様によると、半導体チップは、ナノワイヤＦＥＴを有するスタンダードセルを含む第１のブロックと、ナノワイヤＦＥＴを含む第２のブロックとを備えている。第１および第２のブロックにおいて、第１方向に延びるナノワイヤは、ゲート電極が延びる方向である第２方向における配置ピッチが所定の第１ピッチの整数倍であり、第１および第２方向と垂直をなす第３方向における配置ピッチが所定のナノワイヤスタックピッチの整数倍である。このような構成により、半導体チップにおいて、ナノワイヤの配置の規則性が向上する。このため、半導体チップの製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【発明の効果】
【００１２】
本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置において、ナノワイヤやパッドの配置の規則性が向上するので、製造ばらつきが抑制され、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係る半導体チップのレイアウト構成例を示す模式平面図
【図２】ナノワイヤＦＥＴを有するスタンダードセルのレイアウト構成例を示す平面図
【図３】図１のレイアウト構成における模式断面図
【図４】図１のレイアウト構成における模式断面図
【図５】図１のレイアウト構成を実現するセル配置の過程を示す図
【図６】図２のスタンダードセルの構成の変形例
【図７】ナノワイヤＦＥＴの基本構造を示す模式図
【図８】ナノワイヤＦＥＴの基本構造を示す模式図
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体チップは、複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。
【００１５】
図７はナノワイヤＦＥＴの基本構造例を示す模式図である（ナノワイヤ全周ゲート（ＧＡＡ：Gate All Around）ＦＥＴともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図７に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図７では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図７では簡略化のため、図示を省略している。
【００１６】
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
【００１７】
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
【００１８】
また、図８に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
【００１９】
また、図７および図８の構造では、ナノワイヤは、基板面に垂直な方向において、２本、並列に設けられている。言い換えると、ナノワイヤが２段積みされている。なお、ナノワイヤは、基板面に垂直な方向において、３段またはそれ以上の段数、積んでもよいし、１段積みであってもよい。また、同じ半導体チップに、ナノワイヤの段数が異なるナノワイヤＦＥＴが混載されていてもかまわない。図７および図８において、ＳＰは、複数段積まれたナノワイヤの中心間距離、すなわち、基板面に垂直な方向におけるナノワイヤのピッチ（ナノワイヤスタックピッチ）である。また、図７および図８では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
【００２０】
図１は実施形態に係る半導体チップのレイアウト構成例を示す模式平面図である。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。また、図１では、Ｘ方向に延び、ピッチＰ１（第１ピッチに相当）で並列に配置されたグリッド線Ｌ１と、Ｙ方向に延び、ピッチＰ２（第２ピッチに相当）で並列に配置されたグリッド線Ｌ２とを示している。ただし、実際の半導体チップでは、グリッド線Ｌ１，Ｌ２は見えない。図１において、ナノワイヤＦＥＴ  Ｔ１，Ｔ２のナノワイヤ１１１，４１１は、Ｘ方向に延びており、グリッド線Ｌ１に合わせて配置されている。他のナノワイヤＦＥＴのナノワイヤも同様に、Ｘ方向に延びており、グリッド線Ｌ１に合わせて配置されている。ナノワイヤＦＥＴ  Ｔ１，Ｔ２のパッド１１２，４１２は、Ｙ方向に分離して形成されており、グリッド線Ｌ２に合わせて配置されている。他のナノワイヤＦＥＴのパッドも同様に、Ｙ方向に分離して形成されており、グリッド線Ｌ２に合わせて配置されている。なお、図１では、ローカル配線、ヴィアおよび金属配線等については、図示を省いている。
【００２１】
図１の半導体チップ１は、低背スタンダードセルブロック１００、高背スタンダードセルブロック２００、メモリブロック３００、アナログブロック４００およびＩＯブロック５００を備えている。低背スタンダードセルブロック１００は、相対的に低いセル高さ（Ｙ方向におけるサイズ）を持つ低背スタンダードセル１１０を備えている。高背スタンダードセルブロック２００は、相対的に高いセル高さを持つ高背スタンダードセル２１０を備えている。図１では、低背スタンダードセル１１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において３列に並んでおり、パッドはＹ方向において３個に分離され、ナノワイヤの各列にそれぞれ接続されている。高背スタンダードセル２１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において５列に並んでおり、パッドはＹ方向において５個に分離され、ナノワイヤの各列にそれぞれ接続されている。また、低背スタンダードセル１１０のセル高さはピッチＰ１の８倍すなわち（Ｐ１×８）であり、高背スタンダードセル２１０のセル高さはピッチＰ１の１２倍すなわち（Ｐ１×１２）である。
【００２２】
メモリブロック３００は、メモリセル３１０を備えており、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等のメモリ機能を実現する。メモリセル３１０はメモリセルアレイを構成する。また、メモリブロック３００は、メモリセル３１０の他に、センスアンプやデコーダ等の周辺回路を含む。アナログブロック４００は、アナログセル４１０を備えており、アナログブロック４００は、ＤＡＣ（Digital Analog Converter）、ＡＤＣ（Analog Digital Converter）、ＰＬＬ（Phase Locked Loop）等のアナログ機能を実現する。なお、アナログブロック４００では、アナログ回路とデジタル回路とが混載されている場合がある。ＩＯブロック５００は、ＩＯユニットセル５１０を備えており、半導体チップ１の外部との信号の入出力を行う。ＩＯブロック５００は、レベルシフタ、ＥＳＤ（Electro-Static Discharge）回路、入出力バッファ等の回路を含む。
【００２３】
図１では、メモリセル３１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において２列に並んでおり、パッドはＹ方向において２個に分離され、ナノワイヤの各列にそれぞれ接続されている。アナログセル４１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において４列に並んでおり、パッドはＹ方向において４個に分離され、ナノワイヤの各列にそれぞれ接続されている。ＩＯユニットセル５１０のナノワイヤＦＥＴはそれぞれ、ナノワイヤがＹ方向において１４列に並んでおり、パッドはＹ方向において１４個に分離され、ナノワイヤの各列にそれぞれ接続されている。また、メモリセル３１０のセル高さはピッチＰ１の６倍すなわち（Ｐ１×６）であり、アナログセル４１０のセル高さはピッチＰ１の１０倍すなわち（Ｐ１×１０）であり、ＩＯユニットセル５１０のセル高さはピッチＰ１の１５倍すなわち（Ｐ１×１５）である。
【００２４】
図２はナノワイヤＦＥＴを有するスタンダードセルのレイアウト構成例を示す平面図である。図２では、ローカル配線および金属配線についても図示している。図２に示すスタンダードセルは、ナノワイヤＦＥＴを用いて、入力Ａおよび出力Ｙを有するインバータを構成する。Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ  Ｐ１が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ  Ｎ１が設けられている。ナノワイヤＦＥＴ  Ｐ１，Ｎ１はそれぞれ、Ｘ方向に延びる並列に設けられた複数のナノワイヤ１１，１２を備えている。ここでは、ナノワイヤ１１，１２はそれぞれ、Ｙ方向において４列に並んでおり、縦方向すなわち基板と垂直をなす方向に２列に並んでいるものとすると、合計で８本ずつ、設けられている。ナノワイヤ１１，１２は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、ナノワイヤ１１と接続された一対のパッド２１，２２およびナノワイヤ１２と接続された一対のパッド２３，２４が設けられている。パッド２１，２２は、少なくともナノワイヤ１１と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ  Ｐ１のソース領域またはドレイン領域となる。パッド２３，２４は、少なくともナノワイヤ１２と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ  Ｎ１のソース領域またはドレイン領域となる。
【００２５】
また、ここでは、パッド２１，２２，２３，２４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１，２２は、分離した４個の部分が、Ｙ方向に４本ずつ設けられたナノワイヤ１１にそれぞれ接続されている。パッド２３，２４は、分離した４個の部分が、Ｙ方向に４本ずつ設けられたナノワイヤ１２にそれぞれ接続されている。
【００２６】
また、図２のスタンダードセルには、Ｙ方向に直線状に延びるゲート配線３１が配置されている。ゲート配線３１は、ナノワイヤＦＥＴ  Ｐ１のゲート電極３１ｐとナノワイヤＦＥＴ  Ｎ１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１２のＸ方向における所定範囲において、ナノワイヤ１１，１２の周囲を囲うように設けられている。また、図２のスタンダードセルのセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３３ａ，３３ｂがそれぞれ配置されている。
【００２７】
ナノワイヤＦＥＴ  Ｐ１，Ｎ１の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、配線４１ａ〜４１ｄが形成されている。配線４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４５ａを介してパッド２１に接続されている。配線４１ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｂを介してパッド２３に接続されている。配線４１ｃは、パッド２２，２４を接続するものであり、ローカル配線４５ｃを介してパッド２２に接続されており、ローカル配線４５ｄを介してパッド２４に接続されている。配線４１ｄは，ゲート配線３１にローカル配線４５ｅを介して接続される。配線４１ｃ，４１ｄは、このスタンダードセルが構成するインバータの出力Ｙ、入力Ａにそれぞれ対応する。
【００２８】
なお、ここでは、金属配線４１ａ〜４１ｄとパッド２１，２２，２３，２４およびゲート配線３１との接続形態は、ローカル配線４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
【００２９】
図３は図１の半導体チップの線Ａ−Ａにおける模式断面図であり、低背スタンダードセルブロック１００のＸ方向の断面構成を示す。図３において、１１１はナノワイヤ、１１２はパッド、１１３はゲート配線、１１４はダミーゲート配線である。図３の構成では、ナノワイヤ１１１は、Ｚ方向（基板面（ＸＹ平面）に垂直な方向）において、ナノワイヤスタックピッチＳＰで２段積みになっている。したがって、トランジスタＴ１では、Ｘ方向に延びるナノワイヤ１１１は、Ｙ方向に３列、Ｚ方向に２列、並べて配置されており、合わせて６（＝３×２）本のナノワイヤ１１１が設けられている。
【００３０】
図４は図１の半導体チップの線Ｂ−Ｂにおける模式断面図であり、アナログブロック４００のＸ方向の断面構成を示す。図４において、４１１はナノワイヤ、４１２はパッド、４１３はゲート配線、４１４はダミーゲート配線である。図４の構成では、ナノワイヤ４１１は、Ｚ方向において、ナノワイヤスタックピッチＳＰで３段積みになっている。したがって、トランジスタＴ２では、Ｘ方向に延びるナノワイヤ４１１は、Ｙ方向に４列、Ｚ方向に３列、並べて配置されており、合わせて１２（＝４×３）本のナノワイヤ４１１が設けられている。
【００３１】
また、図３および図４に示すように、金属配線層Ｍ１の配線１４１は、コンタクト１４３およびローカル配線１４５を介して、パッド１１２，４１２と接続されている。コンタクト１４３は、金属配線層Ｍ１の配線１４１と一緒にデュアルダマシンプロセスによって形成される。なお、コンタクト１４３は、金属配線層Ｍ１の配線１４１とは別個に形成してもよい。また、金属配線層Ｍ１の配線１４１は、例えばＣｕからなり、その表面に、例えばタンタルまたは窒化タンタルを含むバリアメタル１４８が形成されている。ローカル配線１４５は、例えばタングステンからなり、その表面に、例えばチタンまたは窒化チタンを含むグルー膜１４７が形成されている。なお、ローカル配線１４５は、コバルトによって形成してもよい。この場合は、グルー膜１４７の形成を省いてよい。また、パッド１１２，４１２の表面には、例えばニッケルやコバルト等からなるシリサイド膜１４９が形成されている。
【００３２】
層間絶縁膜１４６ａ，１４６ｂは、例えばシリコン酸化膜である。層間絶縁膜１４６ｃは、例えばＳｉＯＣやポーラス膜のような低誘電率膜である。なお、層間絶縁膜１４６ｃは、２またはそれ以上の積層構造となっていてもよい。
【００３３】
ゲート配線１１３，４１３は、例えばポリシリコンによって形成される。なお、ゲート配線１１３，４１３は、窒化チタン等の金属を含む材料によって形成されていてもよい。また、ゲート絶縁膜は、例えばシリコン酸化膜であり、例えば熱酸化法によって形成される。なお、ゲート絶縁膜は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの酸化物によって形成されてもよい。
【００３４】
図３および図４の断面図から分かるように、パッド１１２，４１２の下面は、ナノワイヤ１１１，４１１の下面よりも低い位置にある。また、ナノワイヤ１１１，４１１の上面は、パッド１１２，４１２の上面と同じ高さにある。なお、ナノワイヤ１１１，４１１の上面は、パッド１１２，４１２の上面よりも低い位置にあってもよい。
【００３５】
なお、図示は省略するが、他のブロックすなわち、高背スタンダードセルブロック２００、メモリブロック３００およびＩＯブロック５００についても、図３や図４と同様の断面構成を有している。
【００３６】
図５は図１の半導体チップ１のレイアウト構成を実現するセル配置の過程を示す図である。図５では、高背スタンダードセルブロック２００の高背スタンダードセル２１０を配置している途中の状態を示している。図５では、Ｘ方向に延び、ピッチＰ１で配置されたグリッド線Ｌ１と、Ｙ方向に延び、ピッチＰ３で並列に配置されたグリッド線Ｌ３とを示している。ただし、Ｐ３＝Ｐ２である。グリッド線Ｌ１は図１に示したグリッド線Ｌ１と同一であるが、グリッド線Ｌ３は図１に示したグリッド線Ｌ２と半ピッチずれている。レイアウト設計では、グリッド線Ｌ１，Ｌ３は、例えばレイアウト設計装置の画面に表示される。
【００３７】
ここで、例えば低背スタンダードセル１１０は、セル幅（Ｘ方向におけるサイズ）はピッチＰ３の２倍、Ｙ方向におけるサイズすなわちセル高さはピッチＰ１の８倍である。高背スタンダードセル２１０、メモリセル３１０、アナログセル４１０およびＩＯユニットセル５１０も、セル幅はピッチＰ３の整数倍であり、セル高さはピッチＰ１の整数倍である。そして、低背スタンダードセル１１０は、その外郭をグリッド線Ｌ１，Ｌ３に合わせると、Ｘ方向に延びるナノワイヤがグリッド線Ｌ１上に位置し、Ｙ方向に延びるゲートがグリッド線Ｌ３上に位置するように、予め設計されている。また、パッドは、Ｘ方向においてゲートから半ピッチ（＝Ｐ３／２）ずれた位置に配置される。高背スタンダードセル２１０、メモリセル３１０、アナログセル４１０およびＩＯユニットセル５１０についても、同様に設計されている。このため、レイアウト設計を行う設計者は、各セルについて、その外郭をグリッド線Ｌ１，Ｌ３に合わせて配置することによって、図１のようなレイアウト構成を容易に設計することができる。
【００３８】
ここで、図１の半導体チップ１は、例えば、第１ブロックとしての、ナノワイヤＦＥＴを有する低背スタンダードセル１１０を含む低背スタンダードセルブロック１００と、第２のブロックとしての、ナノワイヤＦＥＴを含むアナログブロック４００とを備えている。低背スタンダードセルブロック１００およびアナログブロック４００において、ナノワイヤは、Ｙ方向における配置ピッチがピッチＰ１の整数倍であり、パッドは、Ｘ方向における配置ピッチがピッチＰ２の整数倍である。このような構成により、半導体チップ１において、ナノワイヤやパッドの配置の規則性が向上する。このため、半導体チップ１の製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００３９】
また、図３および図４に示すように、低背スタンダードセルブロック１００およびアナログブロック４００において、ナノワイヤは、Ｚ方向における配置ピッチがナノワイヤスタックピッチＳＰの整数倍である。このような構成により、半導体チップ１において、ナノワイヤの配置の規則性が向上する。このため、半導体チップ１の製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００４０】
また、低背スタンダードセルブロック１００およびアナログブロック４００において、ゲート電極を構成するゲート配線、およびダミーゲート配線は、Ｘ方向における配置ピッチがピッチＰ３の整数倍である。このような構成により、半導体チップ１において、ダミーゲート配線を含むゲート配線の規則性が向上する。このため、半導体チップ１の製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００４１】
なお、高背スタンダードセルブロック２００、メモリブロック３００およびＩＯブロック５００を含む半導体チップ１全体においても、ナノワイヤは、Ｙ方向における配置ピッチがピッチＰ１の整数倍であり、Ｚ方向における配置ピッチがナノワイヤスタックピッチＳＰの整数倍である。また、パッドは、Ｘ方向における配置ピッチがピッチＰ２の整数倍であり、ゲート配線およびダミーゲート配線は、Ｘ方向における配置ピッチがピッチＰ３（＝Ｐ２）の整数倍である。このため、半導体チップ１の製造が容易になるとともに、製造ばらつきの抑制や歩留まりの向上を実現することができる。
【００４２】
なお、図１等で示したナノワイヤＦＥＴの構成は、一例であり、例えば、ナノワイヤのＹ方向における本数やＺ方向における段数、パッドのサイズなどは、ここで示したものに限られるものではない。なお、ナノワイヤの本数は、各ブロックにおいて必要となるナノワイヤＦＥＴの駆動能力に基づいて、それぞれ決めればよい。
【００４３】
また、図１で示したスタンダードセル１１０，２１０のセル高さは、これに限定されるものではない。また図１では、スタンダードセルのセル高さは２通りとしているが、これに限られるものではない。例えば、同じセル高さのスタンダードセルからなる単一のスタンダードセルブロックを、半導体チップに配置してもよい。
【００４４】
なお、上の説明では、ナノワイヤは円柱状であるものとしたが、ナノワイヤの形状はこれに限られるものではない。例えば、ナノワイヤの断面形状が楕円形や長円形であってもよいし、ナノワイヤが四角柱などの角柱状であってもかまわない。
【００４５】
また、上の説明では、ナノワイヤＦＥＴにおいて、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、分離して、形成されるものとした。ただし、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、一体に形成される場合もある。図６は図２のレイアウト構成例の変形例である。図６では、パッド２１，２２，２３，２４は、それぞれ、Ｙ方向に４本ずつ設けられたナノワイヤ１１，１２に対して、一体に形成されている。
【００４６】
また、上の説明では、ゲート配線のピッチは、パッドのピッチと等しいものとしたが、これに限られるものではない。また、ゲート配線は、Ｐ型トランジスタ領域およびＮ型トランジスタ領域にわたって、Ｙ方向に直線状に延びているものとしたが、これに限られるものではない。
【産業上の利用可能性】
【００４７】
本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供するため、半導体集積回路装置の性能向上に有用である。
【符号の説明】
【００４８】
１  半導体チップ
１１，１２  ナノワイヤ
２１，２２，２３，２４  パッド
３１  ゲート配線
３１ｐ，３１ｎ  ゲート電極
３３ａ，３３ｂ  ダミーゲート配線
１００  低背スタンダードセルブロック（第１のブロック）
１１０  低背スタンダードセル
１１１  ナノワイヤ
１１２  パッド
１１３  ゲート配線
１１４  ダミーゲート配線
４００  アナログブロック（第２のブロック）
４１１ナノワイヤ
４１２  パッド
４１３  ゲート配線
４１４  ダミーゲート配線
Ｔ１，Ｔ２  ナノワイヤＦＥＴ
Ｐ１  第１ピッチ
Ｐ２  第２ピッチ
ＳＰ  ナノワイヤスタックピッチ
【国際調査報告】
2018025597.tif 000011
2018025597.tif 000012
2018025597.tif 000013
2018025597.tif 000014