(57)【要約】  半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上の第２導電型の第２半導体層と、前記第２半導体層の表面部に形成されたＭＩＳトランジスタ構造と、前記第１半導体層に選択的に形成されたトレンチと、前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成しており、前記第２導電型領域のキャリアライフタイムが０．１μｓ以上である。
2018012510.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上の第２導電型の第２半導体層と、
前記第２半導体層の前記第１半導体層側と反対側の表面部に形成されたＭＩＳトランジスタ構造と、
前記第１半導体層に選択的に形成され、前記第２半導体層に達する底部を有するトレンチと、
前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、
前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、
前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成しており、
前記第２導電型領域のキャリアライフタイムが０．１μｓ以上である、半導体装置。
【請求項２】
前記トレンチは、前記第２半導体層に凹部が形成されるように、前記第１半導体層の厚さよりも大きい深さで形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第２半導体層は、前記第１部分と前記第２部分との間で連なる平坦な裏面を有している、請求項１に記載の半導体装置。
【請求項４】
前記トレンチの側部が前記第１半導体層のみで構成されている、請求項１または３に記載の半導体装置。
【請求項５】
前記ＭＩＳトランジスタ構造は、第１導電型のボディ領域と、前記ボディ領域の表面部に形成された第２導電型のソース領域と、前記ボディ領域に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ボディ領域に対向するゲート電極とを含み、
前記第２導電型領域は、前記ボディ領域に対して前記第１半導体層側に形成され、前記ボディ領域に接するドリフト領域を含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ＭＩＳトランジスタ構造が形成された活性領域の周囲の外周領域に形成された表面終端構造をさらに含む、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２導電型領域は、前記ドリフト領域と前記第１半導体層との間に形成され、前記ドリフト領域よりも高い濃度を有するフィールドストップ領域をさらに含む、請求項５に記載の半導体装置。
【請求項８】
前記トレンチは、前記第１半導体層を少なくとも最小幅Ｗｍｉｎを有する複数の第１導電型単位に区画しており、
前記第１導電型単位の幅Ｗｍｉｎは、前記ＭＩＳトランジスタ構造の１つのセル幅以上である、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記トレンチは、前記第１半導体層を少なくとも最小幅Ｗｍｉｎを有する複数の第１導電型単位に区画しており、
前記第１導電型単位の幅Ｗｍｉｎは、前記第２半導体層の厚さの２倍以上である、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１０】
前記トレンチは、前記第１半導体層を複数の第１導電型単位に区画しており、
前記複数の第１導電型単位は、平面視においてストライプ状に配列されている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１１】
前記トレンチは、前記第１半導体層を複数の第１導電型単位に区画しており、
前記複数の第１導電型単位は、平面視においてそれぞれが多角形状に形成され、離散的に配列されている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１２】
前記トレンチは、第１半導体層を複数の第１導電型単位に区画しており、
前記複数の第１導電型単位は、平面視においてそれぞれが円形状に形成され、離散的に配列されている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１電極は、前記第１半導体層の前記裏面および前記トレンチの内面に沿うように形成されている、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１電極は、前記トレンチに埋め込まれ、さらに前記第１半導体層の前記裏面上に形成されている、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１半導体層は、５μｍ〜３５０μｍの厚さを有している、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第２半導体層上に形成され、前記ＭＩＳトランジスタ構造に電気的に接続された第２電極を含む、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第１半導体層および前記第２半導体層は、ワイドバンドギャップ半導体からなる、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
第１導電型の第１半導体層の一方表面側に第２導電型の第２半導体層を形成する工程と、
前記第２半導体層の前記第１半導体層側と反対側の表面部に、ＭＩＳトランジスタ構造を形成する工程と、
前記第１半導体層の前記第２半導体層側と反対側の裏面から選択的にエッチングすることによって、前記第２半導体層に達する底部を有するトレンチを形成する工程と、
少なくとも前記トレンチの底部で前記第２半導体層の第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成する第１電極を、前記トレンチに入り込むように前記第１半導体層の前記裏面上に形成する工程とを含む、半導体装置の製造方法。
【請求項１９】
前記第２半導体層を形成する工程は、基板として準備された前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程を含む、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第２半導体層を形成する工程は、
第２導電型基板上に前記第１半導体層をエピタキシャル成長させる工程と、
前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程と、
前記第２導電型基板を除去する工程とを含む、請求項１８に記載の半導体装置の製造方法。
【請求項２１】
前記トレンチの形成前に、前記第１半導体層を前記裏面側から薄化させる工程を含む、請求項１８〜２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記第１半導体層を薄化させる工程は、研磨によって前記第１半導体層の前記裏面を仕上げる工程を含む、請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第１電極を形成する工程は、前記第１半導体層の前記裏面上に形成された前記第１電極を、レーザーアニールによってシンター処理する工程を含む、請求項１８〜２２のいずれか一項に記載の半導体装置の製造方法。
【請求項２４】
エピタキシャル成長により形成された第１導電型の第１半導体層と、
前記第１半導体層上にエピタキシャル成長により形成された第２導電型の第２半導体層と、
前記第２半導体層の前記第１半導体層側と反対側の表面部に形成されたＭＩＳトランジスタ構造と、
前記第１半導体層に選択的に形成され、前記第２半導体層に達する底部を有するトレンチと、
前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、
前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、
前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、小電流領域および大電流領域の両方において良好なスイッチング特性を達成するために、縦型ｎチャネルＭＯＳＦＥＴの裏面側に選択的にｐ型コレクタ領域を設けることによって、ＭＯＳＦＥＴ機能に加えてＩＧＢＴ機能も備える、いわゆるハイブリッドＭＯＳＦＥＴが提案されている。この種のハイブリッドＭＯＳＦＥＴは、たとえば、特許文献１および２に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１１０３７３号公報
【特許文献２】国際公開第２０１５／１５９９５３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１および２では、少なくともｐ型コレクタ領域がイオン注入によって形成されている。イオン注入によって半導体層に多数の結晶欠陥が形成され、当該結晶欠陥がデバイスのバイポーラ動作（ＩＧＢＴモード）に影響を与える場合がある。たとえば、ＳｉＣ半導体層において、イオン注入によってＳｉＣ半導体層中に炭素（Ｃ）空孔やシリコン（Ｓｉ）空孔が発生し、少数キャリアのライフタイムが短くなる場合がある。その結果、ＩＧＢＴモードにおける伝導度変調の効果が小さくなり、オン抵抗およびオン電圧が増加する。【０００５】
本発明の目的は、小電流領域および大電流領域の両方において良好なスイッチング特性を達成できるデバイスであって、従来に比べて欠陥準位を低減することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上の第２導電型の第２半導体層と、前記第２半導体層の前記第１半導体層側と反対側の表面部に形成されたＭＩＳトランジスタ構造と、前記第１半導体層に選択的に形成され、前記第２半導体層に達する底部を有するトレンチと、前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成しており、前記第１半導体層または前記第２導電型領域のキャリアライフタイムが０．１μｓ以上である。なお、前記第１電極は、前記第１半導体層との間に、少なくとも前記トレンチの側部または前記トレンチを形成されていない領域（たとえば、前記第１半導体層の前記裏面等）においてオーミック接触を形成していてもよい。【０００７】
この構成によれば、半導体装置は、第２半導体層のＭＩＳトランジスタ構造に対して、第２導電型領域および第１半導体層が、それぞれ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドレイン領域およびＩＧＢＴ（Insulated Gate Bipolar Semiconductor）のコレクタ領域を構成している。つまり、共通のＭＩＳトランジスタ構造に対して互いに異なる導電型のオーミック接触部を裏面側に設けることで、半導体装置は、ＭＩＳＦＥＴおよびＩＧＢＴが同一の半導体層に集積化されたＨｙｂｒｉｄ−ＭＩＳ（Hybrid - Metal Insulator Semiconductor）構造を有している。【０００８】
ＭＩＳＦＥＴは、主に低耐圧領域（たとえば、５ｋＶ以下）で使用する素子として有効である。ＭＩＳＦＥＴがオン状態にされると、ドレイン電流は、ドレイン電圧が０Ｖの時から立ち上がり、その後ドレイン電圧の増加に応じてリニアに増加する。したがって、ＭＩＳＦＥＴでは、良好な小電流領域の特性を示すことができる。一方、ドレイン電流は、ドレイン電圧の増加に対してリニア増加するので、大電流領域でＭＩＳＦＥＴを使用する場合には、印加されるドレイン電圧の増加に応じて、半導体層の面積を拡大しなければならない。【０００９】
一方、ＩＧＢＴは、主に高耐圧領域（たとえば、１０ｋＶ以上）で使用する素子として有効である。ＩＧＢＴの場合、バイポーラトランジスタの伝導度変調特性を有するため、高耐圧で大電流制御が可能である。したがって、ＩＧＢＴでは、半導体層の面積を拡大することなく、良好な大電流領域の特性を示すことができる。【００１０】
これらから、ＭＩＳＦＥＴとＩＧＢＴとを同一の半導体層に集積化することにより、低耐圧領域から高耐圧領域にかけて広い動作範囲を実現できる。つまり、高耐圧素子として使用できながらも、小電流領域において、ＭＩＳＦＥＴ（ユニポーラ）動作を実現し、大電流領域においてＩＧＢＴ（バイポーラ）動作を実現できる半導体装置を提供することができる。その結果、小電流領域および大電流領域の両方において良好なスイッチング特性を達成することができる。【００１１】
本発明の一実施形態に係る半導体装置は、たとえば、第１導電型の第１半導体層の一方表面側に第２導電型の第２半導体層を形成する工程と、前記第２半導体層の前記第１半導体層側と反対側の表面部に、ＭＩＳトランジスタ構造を形成する工程と、前記第１半導体層の前記第２半導体層側と反対側の裏面から選択的にエッチングすることによって、前記第２半導体層に達する底部を有するトレンチを形成する工程と、少なくとも前記トレンチの底部で前記第２半導体層の第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成する第１電極を、前記トレンチに入り込むように前記第１半導体層の前記裏面上に形成する工程とを含む、半導体装置の製造方法によって製造することができる。【００１２】
この方法によれば、第１半導体層の形成にあたって、イオン注入を行う必要がない。さらに、第１半導体層はエピタキシャル法により形成されているので活性化のためのレーザーアニールが不要である。これにより、第１半導体層と第２半導体層との界面付近に結晶欠陥が発生することを抑制できるため、ＩＧＢＴモードにおいて、第２導電型領域の少数キャリアのライフタイムを長くすることができる。たとえば、第２導電型領域がｎ型領域の場合には正孔のライフタイムを長くでき、第２導電型領域がｐ型領域の場合には電子のライフタイムを長くできる。この結果、本発明の一実施形態に係る半導体装置のように、第２導電型領域のキャリアライフタイムを０．１μｓ以上とすることができる。【００１３】
本発明の一実施形態に係る半導体装置では、前記トレンチは、前記第２半導体層に凹部が形成されるように、前記第１半導体層の厚さよりも大きい深さで形成されていてもよい。【００１４】
本発明の一実施形態に係る半導体装置では、前記第２半導体層は、前記第１部分と前記第２部分との間で連なる平坦な裏面を有していてもよい。【００１５】
本発明の一実施形態に係る半導体装置では、前記トレンチの側部が前記第１半導体層のみで構成されていてもよい。【００１６】
本発明の一実施形態に係る半導体装置では、前記ＭＩＳトランジスタ構造は、第１導電型のボディ領域と、前記ボディ領域の表面部に形成された第２導電型のソース領域と、前記ボディ領域に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ボディ領域に対向するゲート電極とを含み、前記第２導電型領域は、前記ボディ領域に対して前記第１半導体層側に形成され、前記ボディ領域に接するドリフト領域を含んでいてもよい。【００１７】
本発明の一実施形態に係る半導体装置は、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲の外周領域に形成された表面終端構造をさらに含んでいてもよい。【００１８】
本発明の一実施形態に係る半導体装置では、前記第２導電型領域は、前記ドリフト領域と前記第１半導体層との間に形成され、前記ドリフト領域よりも高い濃度を有するフィールドストップ領域をさらに含んでいてもよい。【００１９】
この構成によれば、半導体装置の耐圧時（半導体装置のドレイン−ソース間に高バイアスが印加されたとき）に、低電圧側のＭＩＳトランジスタ構造から延びる空乏層が高電圧側の前記第１半導体層にまで達することを防止することができる。これにより、パンチスルー現象によるリーク電流を防止することができる。また、ドリフト領域よりも高濃度であるため、第１電極に対するコンタクト抵抗を低減することもできる。【００２０】
本発明の一実施形態に係る半導体装置では、前記トレンチは、前記第１半導体層を少なくとも最小幅Ｗｍｉｎを有する複数の第１導電型単位に区画しており、前記第１導電型単位の幅Ｗｍｉｎは、前記ＭＩＳトランジスタ構造の１つのセル幅以上あるいは前記第２半導体層の厚さの２倍以上であってもよい。【００２１】
本発明の一実施形態に係る半導体装置では、前記トレンチは、前記第１半導体層を複数の第１導電型単位に区画しており、前記複数の第１導電型単位は、平面視においてストライプ状に配列されていてもよい。【００２２】
本発明の一実施形態に係る半導体装置では、前記トレンチは、前記第１半導体層を複数の第１導電型単位に区画しており、前記複数の第１導電型単位は、平面視においてそれぞれが多角形状に形成され、離散的に配列されていてもよい。【００２３】
本発明の一実施形態に係る半導体装置では、前記トレンチは、第１半導体層を複数の第１導電型単位に区画しており、前記複数の第１導電型単位は、平面視においてそれぞれが円形状に形成され、離散的に配列されていてもよい。【００２４】
本発明の一実施形態に係る半導体装置では、前記第１電極は、前記第１半導体層の前記裏面および前記トレンチの内面に沿うように形成されていてもよい。【００２５】
本発明の一実施形態に係る半導体装置では、前記第１電極は、前記トレンチに埋め込まれ、さらに前記第１半導体層の前記裏面上に形成されていてもよい。【００２６】
本発明の一実施形態に係る半導体装置では、前記第１半導体層は、５μｍ〜３５０μｍの厚さを有していてもよい。【００２７】
本発明の一実施形態に係る半導体装置では、前記第２半導体層上に形成され、前記ＭＩＳトランジスタ構造に電気的に接続された第２電極を含んでいてもよい。【００２８】
本発明の一実施形態に係る半導体装置では、前記第１半導体層および前記第２半導体層は、ワイドバンドギャップ半導体からなっていてもよい。【００２９】
本発明の一実施形態に係る半導体装置の製造方法では、前記第２半導体層を形成する工程は、基板として準備された前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程を含んでいてもよい。【００３０】
本発明の一実施形態に係る半導体装置の製造方法では、前記第２半導体層を形成する工程は、第２導電型基板上に前記第１半導体層をエピタキシャル成長させる工程と、前記第１半導体層上に前記第２半導体層をエピタキシャル成長させる工程と、前記第２導電型基板を除去する工程とを含んでいてもよい。【００３１】
本発明の一実施形態に係る半導体装置の製造方法では、前記トレンチの形成前に、前記第１半導体層を前記裏面側から薄化させる工程を含んでいてもよい。【００３２】
この方法によれば、トレンチのエッチング時間を短縮できるため、製造効率を向上させることができる。【００３３】
本発明の一実施形態に係る半導体装置の製造方法では、前記第１半導体層を薄化させる工程は、研磨によって前記第１半導体層の前記裏面を仕上げる工程を含んでいてもよい。【００３４】
この方法によれば、第１半導体層の裏面を滑らかにすることができるので、当該裏面に対して第１電極を良好にオーミック接触させることができる。【００３５】
本発明の一実施形態に係る半導体装置の製造方法では、前記第１電極を形成する工程は、前記第１半導体層の前記裏面上に形成された前記第１電極を、レーザーアニールによってシンター処理する工程を含んでいてもよい。【００３６】
また、本発明の他の実施形態に係る半導体装置は、エピタキシャル成長により形成された第１導電型の第１半導体層と、前記第１半導体層上にエピタキシャル成長により形成された第２導電型の第２半導体層と、前記第２半導体層の前記第１半導体層側と反対側の表面部に形成されたＭＩＳトランジスタ構造と、前記第１半導体層に選択的に形成され、前記第２半導体層に達する底部を有するトレンチと、前記トレンチに入り込むように前記第１半導体層の裏面上に形成された第１電極とを含み、前記第２半導体層は、前記トレンチの底部に露出する第１部分および前記第１導電型層に接する第２部分に跨るように第２導電型領域を有しており、前記第１電極は、少なくとも前記トレンチの底部で前記第２導電型領域とオーミック接触を形成し、前記第１半導体層とオーミック接触を形成している。
【図面の簡単な説明】
【００３７】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、本発明の一実施形態に係る半導体装置の模式的な底面図である。
【図３】図３は、図１のIII-III線に沿って前記半導体装置を切断したときに現れる断面図である。
【図４】図４は、図１のIV-IV線に沿って前記半導体装置を切断したときに現れる断面図である。
【図５】図５Ａ〜図５Ｃは、ｐ＋型半導体単位の配列パターンを示す図である。
【図６】図６は、前記半導体装置の他の形態を示す模式的な断面図である。
【図７Ａ】図７Ａは、図１〜図４の半導体装置の製造工程の一部を示す図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す図である。
【図８Ａ】図８Ａは、図１〜図４の半導体装置の製造工程の他の形態を示す図である。
【図８Ｂ】図８Ｂは、図８Ａの次の工程を示す図である。
【図８Ｃ】図８Ｃは、図８Ｂの次の工程を示す図である。
【図９】図９は、前記半導体装置の他の形態を示す模式的な断面図である。
【図１０Ａ】図１０Ａは、図９の半導体装置の製造工程の一部を示す図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの次の工程を示す図である。
【図１０Ｃ】図１０Ｃは、図１０Ｂの次の工程を示す図である。
【図１１】図１１は、前記半導体装置の他の形態を示す模式的な断面図である。
【図１２】図１２は、前記半導体装置の他の形態を示す模式的な断面図である。
【図１３】図１３は、前記半導体装置の他の形態を示す模式的な断面図である。
【図１４】図１４は、前記半導体装置が組み込まれたインバータ回路図である。
【発明を実施するための形態】
【００３８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００３９】
図１および図２は、それぞれ、本発明の一実施形態に係る半導体装置１の平面図および底面図である。
【００４０】
半導体装置１は、その表面２側に本発明の第２電極の一例としてのソース電極４およびゲートパッド５を有し、裏面３側に本発明の第１電極の一例としてのドレイン電極６を有している。
【００４１】
ソース電極４は、表面２のほぼ全域において略四角形状に形成され、半導体装置１の端面７よりも内側に離れた位置に周縁９を有している。周縁９には後述の記載でも説明するが、ガードリング等の表面終端構造が設けられている。これにより、半導体装置１の表面２には、ソース電極４の周囲に半導体領域８が露出している。この実施形態では、ソース電極４を取り囲む半導体領域８が露出している。ゲートパッド５は、ソース電極４の一つの角部において、ソース電極４から間隔を空けて設けられ、後述する各ＭＩＳトランジスタ構造２２のゲート電極２６に接続されている。
【００４２】
ドレイン電極６は、裏面３の全域に四角形状に形成され、半導体装置１の端面７と一致する（端面７に連なる）周縁１０を有している。なお、裏面３には後述するようにトレンチ１４が形成されているが、図２では省略している。
【００４３】
図３および図４は、それぞれ、図１のIII-III線およびIV−IV線に沿って半導体装置１を切断したときに現れる断面図である。図５Ａ〜図５Ｃは、ｐ＋型半導体単位１８の配列パターンを示す裏面側から見た図である。また、図６は、半導体装置１の他の形態を示す図であって、ｐ＋型半導体単位１８のサイズが異なる形態を示している。
【００４４】
半導体装置１は、ＳｉＣからなる半導体層１１を含む。半導体層１１は、ＳｉＣのＳｉ面である表面２およびその反対側でＳｉＣのＣ面である裏面３と、表面２に交差する方向に延びる（図４では垂直方向に延びる）端面７とを有している。表面２がＳｉＣのＳｉ面以外であってもよく、裏面３がＳｉＣのＣ面以外であってもよい。
【００４５】
半導体層１１は、本発明の第１半導体層の一例としてのｐ＋型基板１２と、ｐ＋型基板１２上の本発明の第２半導体層の一例としてのｎ型エピタキシャル層１３とを含む。
【００４６】
ｐ＋型基板１２は、たとえば、１００μｍ〜４００μｍの厚さを有している。また、ｐ＋型基板１２は、たとえば、１×１０１７ｃｍ−３〜５×１０１９ｃｍ−３の不純物濃度を有している。
【００４７】
ｐ＋型基板１２には、トレンチ１４が選択的に形成されている。トレンチ１４は、図３および図４に示すように、ｐ＋型基板１２のほぼ全体にわたって（つまり、後述する活性領域２１および外周領域２０の両方に）形成されている。
【００４８】
各トレンチ１４は、ｐ＋型基板１２の裏面（半導体層１１の裏面３）からｎ型エピタキシャル層１３に達している。この実施形態では、トレンチ１４の底部の深さ位置が、ｎ型エピタキシャル層１３の裏面１５（ｐ＋型基板１２とｎ型エピタキシャル層１３との界面）と同じレベルとなっている。この実施形態では、トレンチ１４の側部（側面１９）は、トレンチ１４の底部（ｎ型エピタキシャル層１３の裏面１５）に対して垂直に形成されている。
【００４９】
また、トレンチ１４は、ｐ＋型基板１２を複数のｐ＋型半導体単位１８に区画している。ｐ＋型半導体単位１８は、ｎ型エピタキシャル層１３に達するトレンチ１４によって分割され、水平方向において互いに物理的かつ電気的に分離されたｐ＋型の半導体部分である。ｐ＋型半導体単位１８は、トレンチ１４のパターンによって様々なパターンで形成できる。たとえば、複数のｐ＋型半導体単位１８は、図５Ａにおいてハッチングで示すように、平面視（底面視）においてストライプ状に配列されていてもよい。また、複数のｐ＋型半導体単位１８は、図５Ｂにおいてハッチングで示すように、平面視においてそれぞれが多角形状（図５Ｂでは、正六角形状）に形成され、離散的に配列されていてもよい。図５Ｂでは、複数のｐ＋型半導体単位１８が千鳥状に配列されているが、行列状であってもよい。また、複数のｐ＋型半導体単位１８は、図５Ｃにおいてハッチングで示すように、平面視においてそれぞれが円形状（図５Ｃでは、正円形状）に形成され、離散的に配列されていてもよい。むろん、図５Ｃの配列パターンも図５Ｂの場合と同様に行列状であってもよい。なお、図５Ａ〜図５Ｃでは、複数のｐ＋型半導体単位１８が互いに同じ形状で統一されているが、互いに形状が異なり、また、大きさが異なっていてもよい。
【００５０】
ｎ型エピタキシャル層１３は、所望の耐圧に応じて５μｍ〜２５０μｍの厚さを有している。また、ｎ型エピタキシャル層１３は、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度を有している。ｎ型エピタキシャル層１３は、その周縁部（端面７付近の部分）に設定された外周領域２０と、当該外周領域２０に取り囲まれた活性領域２１とを含む。
【００５１】
活性領域２１においてｎ型エピタキシャル層１３の表面部には、ＭＩＳトランジスタ構造２２が複数形成されている。ＭＩＳトランジスタ構造２２は、ｐ型ボディ領域２３と、ｎ＋型ソース領域２４と、ゲート絶縁膜２５と、ゲート電極２６と、ｐ＋型ボディコンタクト領域２７とを含む。
【００５２】
より具体的には、複数のｐ型ボディ領域２３がｎ型エピタキシャル層１３の表面部に形成されている。各ｐ型ボディ領域２３は、活性領域２１において電流が流れる最小単位（単位セル）を形成している。ｎ＋型ソース領域２４は、各ｐ型ボディ領域２３の内方領域に、ｎ型エピタキシャル層１３の表面２に露出するように形成されている。ｐ型ボディ領域２３において、ｎ＋型ソース領域２４の外側の領域（ｎ＋型ソース領域２４を取り囲む領域）はチャネル領域２８を定義している。ゲート電極２６は、隣り合う単位セルに跨っており、ゲート絶縁膜２５を介してチャネル領域２８に対向している。ｐ＋型ボディコンタクト領域２７は、ｎ＋型ソース領域２４を貫通してｐ型ボディ領域２３と電気的に接続されている。
【００５３】
ＭＩＳトランジスタ構造２２の各部について説明を加える。ｐ型ボディ領域２３の不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３であり、ｎ＋型ソース領域２４の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３であり、ｐ＋型ボディコンタクト領域２７の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である。ゲート絶縁膜２５は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは２０ｎｍ〜１００ｎｍである。ゲート電極２６は、たとえば、ポリシリコンからなる。
【００５４】
また、図３において、隣り合うＭＩＳトランジスタ構造２２のゲート電極２６間の距離を１つのＭＩＳトランジスタ構造２２のセル幅Ｗｃとしたときに、図５Ａ〜図５Ｃの各ｐ＋型半導体単位１８の幅Ｗｐは、当該セル幅Ｗｃ以上であることが好ましい。あるいは、図６に示すように、ｎ型エピタキシャル層１３の厚さをＴｄとしたときに、各ｐ＋型半導体単位１８の幅Ｗｐは、当該厚さＴｄの２倍以上であってもよい。これにより、各ｐ＋型半導体単位１８からの正孔注入が効率的に行われるため、低いドレイン電圧でＩＧＢＴモードへ移行させることができる。なお、幅Ｗｐは、図５Ａ〜図５Ｃに示すように、各ｐ＋型半導体単位１８において最も狭い部分で測定すればよい。
【００５５】
ｎ型エピタキシャル層１３においてＭＩＳトランジスタ構造２２に対して裏面１５側のｎ−型の領域は、本発明の第２導電型領域の一例としてのｎ−型ドリフト領域２９となっており、ｎ型エピタキシャル層１３の裏面１５に露出している。つまり、ｎ−型ドリフト領域２９は、ｎ型エピタキシャル層１３において第１部分１６および第２部分１７に跨っており、トレンチ１４の底部およびｐ＋型基板１２との接触部を構成している。
【００５６】
半導体層１１の表面側には、活性領域２１および外周領域２０の両方に跨る層間絶縁膜３０が形成されている。層間絶縁膜３０は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは０．５μｍ〜３．０μｍである。層間絶縁膜３０には、各単位セルのｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７を露出させるコンタクトホール３１が形成されている。
【００５７】
層間絶縁膜３０上には、ソース電極４が形成されている。ソース電極４は、各コンタクトホール３１に入り込み、ｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７にオーミック接触している。ソース電極４は、活性領域２１から外周領域２０に延び、外周領域２０において層間絶縁膜３０に乗り上がったオーバーラップ部３２を有している。
【００５８】
図４に示すように、外周領域２０においてｎ型エピタキシャル層１３の表面部には、表面終端構造３３が形成されている。表面終端構造３３は、ソース電極４の周縁部（ｎ型エピタキシャル層１３との接合部の周縁部）に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図４では、最も内側のリサーフ層３４（RESURF：Reduced Surface Field）と、リサーフ層３４を取り囲む複数のガードリング層３５とを含む。リサーフ層３４は、層間絶縁膜３０の開口３６の内外に跨って形成され、開口３６内部でソース電極４の周縁部に接触している。複数のガードリング層３５は、互いに間隔を空けて形成されている。図４に示すリサーフ層３４およびガードリング層３５は、ｐ型の不純物領域によって形成されているが、高抵抗領域からなっていてもよい。高抵抗領域の場合、リサーフ層３４およびガードリング層３５は１×１０１４ｃｍ−３〜１×１０２１ｃｍ−３の結晶欠陥濃度を有していてもよい。
【００５９】
ｐ＋型基板１２の裏面３には、ドレイン電極６が形成されている。ドレイン電極６は、ｐ＋型基板１２の裏面３およびトレンチ１４の内面に沿うように形成されている。これにより、ドレイン電極６のｐ＋型基板１２の裏面３およびトレンチ１４の内面に接する一方表面とその反対側の他方表面との距離（ドレイン電極６の厚さ）が一定となっている。ドレイン電極６は、トレンチ１４の底部（裏面１５）でｎ−型ドリフト領域２９とオーミック接触を形成し、トレンチ１４の側部（側面１９）およびｐ＋型基板１２の裏面３でｐ＋型基板１２とオーミック接触を形成している。ドレイン電極６は、複数の単位セルの共通の電極である。また、ドレイン電極６は、ｎ−型ドリフト領域２９およびｐ＋型基板１２とオーミック接触を形成可能な金属（たとえば、Ｔｉ、Ｎｉ等）からなる。
【００６０】
この半導体装置１では、半導体層１１の裏面３側にｎ型のｎ−型ドリフト領域２９およびｐ型のｐ＋型基板１２が露出し、この両方に共通の電極であるドレイン電極６がオーミック接触している。したがって、ＭＩＳトランジスタ構造２２に対して、ｎ−型ドリフト領域２９およびｐ＋型基板１２が、それぞれ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドレイン領域およびＩＧＢＴ（Insulated Gate Bipolar Semiconductor）のコレクタ領域を構成している。つまり、共通のＭＩＳトランジスタ構造２２に対して互いに異なる導電型のオーミック接触部を裏面側に設けることで、半導体装置１は、ＭＩＳＦＥＴおよびＩＧＢＴが同一の半導体層に集積化されたＨｙｂｒｉｄ−ＭＩＳ（Hybrid - Metal Insulator Semiconductor）構造を有している。
【００６１】
ＭＩＳＦＥＴは、主に低耐圧領域（たとえば、５ｋＶ以下）で使用する素子として有効である。したがって、半導体装置１では、ソース−ドレイン間に電圧が印加され、ゲート電極２６にしきい値電圧以上の電圧が印加されると、まず、ＭＩＳＦＥＴがオン状態にされる。ｎ型エピタキシャル層１３の第１部分１６を介してソース電極４とドレイン電極６との間が導通する（ＭＩＳＦＥＴモード）。たとえば、ドレイン電流は、ソース−ドレイン電圧が０Ｖの時から立ち上がり、その後ピンチオフが起こるまでドレイン電圧の増加に応じてリニアに増加する。したがって、ＭＩＳＦＥＴでは、良好な小電流領域の特性を示すことができる。一方、ドレイン電圧は、ドレイン電流の増加に対して増加するので、大電流領域でＭＩＳＦＥＴを使用すると、ドレイン電圧とドレイン電流の積で決まるＭＩＳＦＥＴの通電損失が増大する。なお、半導体層の面積を拡大することによって、大電流を流すために必要なドレイン電圧が低減でき、結果としてＭＩＳＦＥＴの通電損失を低減できるが、製造コストが大幅に増大してしまう。
【００６２】
一方、ＩＧＢＴは、主に高耐圧領域（たとえば、１０ｋＶ以上）で使用する素子として有効である。この半導体装置１では、ＭＩＳＦＥＴモードでソース−ドレイン間が導通した後、ソース−ドレイン間の電圧が、ｐ型ボディ領域２３とｎ−型ドリフト領域２９とのｐｎ接合によって構成される寄生ダイオード（ｐｎダイオード）の立ち上がり電圧以上となると、大電流領域に移行する。大電流領域では、ｎ−型ドリフト領域２９に電子が流れ込む。この電子が、ｐ型ボディ領域２３、ｎ−型ドリフト領域２９およびｐ＋型基板１２（コレクタ領域）からなるｐｎｐトランジスタのベース電流として作用し、ｐｎｐトランジスタが導通する。ｎ＋型ソース領域２４（エミッタ領域）から電子が供給され、ｐ＋型基板１２から正孔が注入されるので、ｎ−型ドリフト領域２９には過剰な電子と正孔が蓄積される。これにより、ｎ−型ドリフト領域２９で伝導度変調が発生し、ｎ−型ドリフト領域２９が高伝導度状態に移行して、ＩＧＢＴがオン状態となる。つまり、ｎ型エピタキシャル層１３の第２部分１７を介してソース電極４とドレイン電極６との間が導通する（ＩＧＢＴモード）。このように、ＩＧＢＴの場合、バイポーラトランジスタの伝導度変調特性を有するため、高耐圧で大電流制御が可能である。したがって、ＩＧＢＴでは、半導体層の面積をＭＩＳＦＥＴに比べて拡大することなく、良好な大電流領域の特性を示すことができる。
【００６３】
これらから、ＭＩＳＦＥＴとＩＧＢＴとを同一の半導体層に集積化することにより、低耐圧領域から高耐圧領域にかけて広い動作範囲を実現できる。つまり、高耐圧素子として使用できながらも、小電流領域において、ＭＩＳＦＥＴ（ユニポーラ）動作を実現し、大電流領域においてＩＧＢＴ（バイポーラ）動作を実現できる半導体装置を提供することができる。その結果、半導体装置１は、小電流領域および大電流領域の両方において良好なスイッチング特性を達成することができる。
【００６４】
次に、図７Ａ〜図７Ｄを参照して、半導体装置１の製造方法について説明する。
【００６５】
図７Ａ〜図７Ｄは、図１〜図４の半導体装置１の製造工程を工程順に示す図である。なお、図７Ａ〜図７Ｄでは、図３に対応する半導体装置１の断面部分のみを示している。
【００６６】
半導体装置１を製造するには、図７Ａに示すように、まず、ウエハ状態のｐ＋型基板１２上に、エピタキシャル成長によって、ｎ型エピタキシャル層１３が形成される。
【００６７】
次に、図７Ｂに示すように、ｎ型エピタキシャル層１３の表面部に前述のＭＩＳトランジスタ構造２２が形成される。この際、図示はしないが、表面終端構造３３は、ＭＩＳトランジスタ構造２２のｐ型ボディ領域２３を形成するときのイオン注入工程で形成すれば工程を削減できるが、別途の工程で形成してもよい。その後、層間絶縁膜３０（図示せず）およびソース電極４が形成される。
【００６８】
次に、図７Ｃに示すように、ｐ＋型基板１２が裏面３から選択的にエッチングされることによって、ｎ型エピタキシャル層１３（ｎ−型ドリフト領域２９）に達するトレンチ１４が形成される。
【００６９】
なお、トレンチ１４の形成に先立って、ｐ＋型基板１２を薄化する工程を行ってもよい。薄化しておくことでエッチング時間を短縮できるため、製造効率を向上させることができる。この薄化工程は、たとえば、裏面３側からの研削によってｐ＋型基板１２を薄化した後（たとえば、５０μｍ〜３００μｍ程度削った後）、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に残っているｐ＋型基板１２をさらに薄化させてもよい。最終的に研磨工程を施すことによって、露出するｐ＋型基板１２の裏面３の表面状態を滑らかにすることができるので、ドレイン電極６を良好にオーミック接触させることができる。
【００７０】
次に、図７Ｄに示すように、たとえばスパッタ法によって、金属膜（たとえば、Ｔｉ／Ａｌ）がｐ＋型基板１２の裏面３全体に形成される。当該金属膜は、ｐ＋型基板１２の裏面３の他、トレンチ１４の内面（ｎ型エピタキシャル層１３の裏面１５およびトレンチ１４の側面１９）にも堆積する。これにより、ドレイン電極６が形成される。ドレイン電極６の形成後、レーザーアニールによってドレイン電極６をシンター処理してもよい。
【００７１】
そして、予め定める位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、個片化された半導体装置１が得られる。
【００７２】
以上、上記の方法によれば、半導体装置１においてドレイン電極６とのオーミック接触にｐ＋型基板１２が使用されるので、ｎ型エピタキシャル層１３のｎ−型ドリフト領域２９にイオン注入を行ってｐ＋型の領域を形成する必要がない。これにより、ｐ＋型基板１２とｎ−型ドリフト領域２９との間のｐｎ接合付近に結晶欠陥が発生することを抑制できるため、半導体装置１のＩＧＢＴモードにおいて、ｎ−型ドリフト領域２９の少数キャリアである正孔のライフタイムを長くすることができる。この結果、ｎ−型ドリフト領域２９のキャリアライフタイムを０．１μｓ以上とすることができる。
【００７３】
なお、図７Ａの工程では、ｐ＋型基板１２を準備し、その上にｎ型エピタキシャル層１３を成長させたが、ｐ型基板はｎ型基板に比べて高価であるため、たとえば、図７Ａおよび図７Ｂの工程に代えて、図８Ａ〜図８Ｃの工程を行ってもよい。
【００７４】
具体的には、まず図８Ａに示すように、ウエハ状態のｎ＋型基板３７が準備され、このｎ＋型基板３７上に、エピタキシャル成長によって、ｐ＋型基板１２の代替部としてのｐ＋型エピタキシャル層３８およびｎ型エピタキシャル層１３が形成される。
【００７５】
次に、図８Ｂに示すように、ｎ＋型基板３７を残した状態で、ｎ型エピタキシャル層１３の表面部に前述のＭＩＳトランジスタ構造２２が形成される。
【００７６】
次に、図８Ｃに示すように、ｎ＋型基板３７が除去されることによって、ｐ＋型エピタキシャル層３８の裏面３全体が露出する。この工程は、たとえば、ｎ＋型基板３７の裏面側からの研削によってｎ＋型基板３７をほぼ完全に除去した後、研磨（たとえばＣＭＰ）によって仕上げてもよい。
【００７７】
この後は、ｐ＋型エピタキシャル層３８およびｎ型エピタキシャル層１３の積層構造に対して、図７Ｃ〜図７Ｄに示す工程を行っていけばよい。
【００７８】
図８Ａ〜図８Ｃの工程を採用することによって、高価なｐ型基板の使用をなくすことができるので、製造コストを低減することができる。
【００７９】
図９は、半導体装置１の他の形態を示す模式的な断面図である。
【００８０】
図３および図４では、ドレイン電極６は、ｐ＋型基板１２の裏面３およびトレンチ１４の内面に沿うように形成されていたが、ドレイン電極６は、図９に示すように、トレンチ１４に埋め込まれ、さらにｐ＋型基板１２の裏面３上に形成されていてもよい。すなわち、ドレイン電極６は、トレンチ１４に埋め込まれた相対的に厚い第１部分３９と、ｐ＋型基板１２の裏面３上に形成され、第１部分３９よりも相対的に薄い第２部分４０とを含んでいてもよい。これにより、ドレイン電極６は、ｐ＋型基板１２に対向する領域とトレンチ１４に対向する領域との間で連なる平坦な裏面４１を有していてもよい。
【００８１】
図９の構成は、たとえば、図７Ｄの工程に代えて、図１０Ａ〜図１０Ｃの工程を行うことによって得ることができる。
【００８２】
具体的には、まず図１０Ａに示すように、たとえばスパッタ法によって、金属膜４２（たとえば、Ｔｉ／Ａｌ）がｐ＋型基板１２の裏面３全体に形成される。当該金属膜４２の堆積は、トレンチ１４が金属膜４２で埋め尽くされ、ｐ＋型基板１２の裏面３全体が隠れるまで続けられる。
【００８３】
次に、図１０Ｂに示すように、金属膜４２を薄化する工程が行われる。この薄化工程は、たとえば、裏面４１側からの研削によって金属膜４２を薄化した後、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に残っている金属膜４２をさらに薄化させてもよい。
【００８４】
これにより、図１０Ｃに示すように、トレンチ１４に埋め込まれ、さらにｐ＋型基板１２の裏面３上に形成されたドレイン電極６が得られる。
【００８５】
図１１は、半導体装置１の他の形態を示す模式的な断面図である。
【００８６】
半導体装置１は、図１１に示すように、ｎ−型ドリフト領域２９とｐ＋型基板１２との間に、ｎ−型ドリフト領域２９よりも高い濃度を有するｎ型フィールドストップ領域４３をさらに含んでいてもよい。ｎ型フィールドストップ領域４３を形成することによって、ドレイン−ソース間に高電圧が印加されたときに、低電圧側（たとえば、ＭＩＳトランジスタ構造２２）から延びる空乏層が高電圧側のｐ＋型基板１２にまで達することを防止することができる。これにより、パンチスルー現象によるリーク電流を防止することができる。また、ｎ−型ドリフト領域２９よりも高濃度であるため、ドレイン電極６に対するコンタクト抵抗を低減することもできる。
【００８７】
ｎ型フィールドストップ領域４３は、たとえば、ｎ型エピタキシャル層１３の第１部分１６および第２部分１７に跨るように、ｎ型エピタキシャル層１３の裏面１５の全体に形成されていてもよい。
【００８８】
図１２は、半導体装置１の他の形態を示す模式的な断面図である。
【００８９】
図３および図４では、トレンチ１４の底部の深さ位置が、ｎ型エピタキシャル層１３の裏面１５と同じレベルとなっていたが、トレンチ１４は、図１２に示すように、ｎ型エピタキシャル層１３に凹部４４を形成するように、さらに深くまで形成されていてもよい。これにより、ｎ型エピタキシャル層１３の裏面１５には、トレンチ１４の形成位置（第１部分１６）とそれ以外の位置（第２部分１７）との間に段差が形成されている。また、トレンチ１４の底部がｎ型エピタキシャル層１３のみで構成される一方、トレンチ１４の側部は、ｎ型エピタキシャル層１３およびｐ＋型基板１２で構成されることになる。この構成によれば、ｎ型エピタキシャル層１３に対するドレイン電極６の接触面積が増加するので、半導体装置１のＭＩＳＦＥＴモードにおけるオン抵抗を低減することができる。
【００９０】
図１３は、半導体装置１の他の形態を示す模式的な断面図である。
【００９１】
図３および図４では、トレンチ１４の側部（側面１９）は、トレンチ１４の底部（ｎ型エピタキシャル層１３の裏面１５）に対して垂直に形成されていたが、図１３に示すように、トレンチ１４の底部に対して傾斜したテーパ面であってもよい。この構成によれば、トレンチ１４の側面１９が開口端に向かって若干対向することになるので、ドレイン電極６を形成する際に、電極材料を良好に堆積させることができる。
【００９２】
そして、半導体装置１は、たとえば、図１４に示すようなインバータ回路に組み込んで使用することができる。図１４は、複数の半導体装置１が組み込まれたインバータ回路図である。
【００９３】
インバータ回路１０１は、負荷の一例としての三相モータ１０２に接続される三相インバータ回路である。インバータ回路１０１は、直流電源１０３およびスイッチ部１０４を含む。
【００９４】
直流電源１０３は、この実施形態では、たとえば、７００Ｖである。直流電源１０３には、その高圧側に高圧側配線１０５が接続され、その低圧側に低圧側配線１０６が接続されている。
【００９５】
スイッチ部１０４は、三相モータ１０２のＵ相１０２Ｕ、Ｖ相１０２ＶおよびＷ相１０２Ｗのそれぞれの相に対応する３つのアーム１０７〜１０９を備えている。
【００９６】
アーム１０７〜１０９は、高圧側配線１０５と低圧側配線１０６との間に並列に接続されている。アーム１０７〜１０９は、それぞれｎチャネル型のＭＩＳＦＥＴからなる高圧側のハイサイドトランジスタ（半導体装置１）１１０Ｈ〜１１２Ｈと、低圧側のローサイドトランジスタ（半導体装置１）１１０Ｌ〜１１２Ｌとを備えている。各トランジスタ１１０Ｈ〜１１２Ｈおよび１１０Ｌ〜１１２Ｌには、それぞれ回生ダイオード１１３Ｈ〜１１５Ｈおよび１１３Ｌ〜１１５Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されているが、各トランジスタの寄生ダイオードを用いることによって省略してもよい。
【００９７】
各トランジスタ１１０Ｈ〜１１２Ｈおよび１１０Ｌ〜１１２Ｌのゲートには、それぞれハイサイドゲートドライバ１１６Ｈ〜１１８Ｈおよびローサイドゲートドライバ１１６Ｌ〜１１８Ｌが接続されている。
【００９８】
インバータ回路１０１では、各アーム１０７〜１０９のハイサイドトランジスタ１１０Ｈ〜１１２Ｈおよびローサイドトランジスタ１１０Ｌ〜１１２Ｌのオン／オフ制御を適宜切り替えることによって、つまり、一つのアームにおいて一方のトランジスタがスイッチオンで、他方のトランジスタがスイッチオフである状態と、他のアームにおいて一方のトランジスタがスイッチオフで、他方のトランジスタがスイッチオンである状態を適宜切り替えることによって、三相モータ１０２に交流電流を流すことができる。一方、複数のアームにおける両方のトランジスタをスイッチオフの状態にするか全てのアームの少なくとも一方のトランジスタをスイッチオフの状態にすることによって、三相モータ１０２への通電を停止することができる。このようにして、三相モータ１０２のスイッチング動作を行う。
【００９９】
以上、本発明の一実施形態について説明したが、本発明は他の形態で実施することもできる。
【０１００】
たとえば、半導体層１１は、ＳｉＣからなる半導体層に限らず、ＳｉＣ以外のワイドバンドギャップ半導体、たとえばバンドギャップが２ｅＶ以上の半導体であって、具体的には、ＧａＮ（バンドギャップが約３．４２ｅＶ）、ダイヤモンド（バンドギャップが約５．４７ｅＶ）等であってもよい。
【０１０１】
また、前述の実施形態では、半導体装置１の用途として、三相モータのインバータ回路についてのみ説明したが、本発明の半導体装置は、電源装置用のインバータ回路として使用してもよいし、各トランジスタのゲートドライバを一つにまとめた回路を用いるようにしても構わない。
【０１０２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【０１０３】
本出願は、２０１６年７月１５日に日本国特許庁に提出された特願２０１６−１４０８７８号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
【符号の説明】
【０１０４】
１  半導体装置
２  表面
３  裏面
４  ソース電極
６  ドレイン電極
１１  半導体層
１２  ｐ＋型基板
１３  ｎ型エピタキシャル層
１４  トレンチ
１５  裏面
１６  第１部分
１７  第２部分
１８  ｐ＋型半導体単位
１９  側面
２２  ＭＩＳトランジスタ構造
２３  ｐ型ボディ領域
２４  ｎ＋型ソース領域
２５  ゲート絶縁膜
２６  ゲート電極
２９  ｎ−型ドリフト領域
３７  ｎ＋型基板
３８  ｐ＋型エピタキシャル層
４３  ｎ型フィールドストップ領域
【図１】
2018012510.tif 000003
【図２】
2018012510.tif 000004
【図３】
2018012510.tif 000005
【図４】
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【図５】
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【図６】
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【図７Ａ】
2018012510.tif 000009
【図７Ｂ】
2018012510.tif 000010
【図７Ｃ】
2018012510.tif 000011
【図７Ｄ】
2018012510.tif 000012
【図８Ａ】
2018012510.tif 000013
【図８Ｂ】
2018012510.tif 000014
【図８Ｃ】
2018012510.tif 000015
【図９】
2018012510.tif 000016
【図１０Ａ】
2018012510.tif 000017
【図１０Ｂ】
2018012510.tif 000018
【図１０Ｃ】
2018012510.tif 000019
【図１１】
2018012510.tif 000020
【図１２】
2018012510.tif 000021
【図１３】
2018012510.tif 000022
【図１４】
2018012510.tif 000023
【国際調査報告】
2018012510.tif 000024
2018012510.tif 000025
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