【事件の表示】
　平成　４年特許願第１１９３９１号「情報処理装置」拒絶査定に対する審判事件〔平成　５年１１月２６日出願公開、特開平　５−３１３８９２、請求項の数（１）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯、本件発明
　本願は、平成４年５月１３日の出願であって、その特許請求の範囲の請求項１に係る発明は、手続補正書により補正された明細書及び図面の記載から見て、特許請求の範囲の請求項１に記載された以下のとおりのものである。
「【請求項１】実効アドレスの物理アドレスへの変換過程で変換方法の異なる複数のアドレスモードをサポートし、実効アドレスを生成する実効アドレス生成回路とアドレスモード生成回路とを有し、可変長のソースオペランド及びディスティネーションオペランドの２つのオペランドデータを有して、前記２つのオペランドが同一のアドレスモードをもつ場合のみ、オペランドの重複を許可する可変長命令の実行可能な情報処理装置において、メモリへのアクセス要求を制御する制御記憶と、可変長命令のソースオペランドの実効アドレスに対するアドレスモードをディスティネーションオペランドの実効アドレスに対するアドレスモードに比較して不一致（一致）を検出するアドレスモード一致検出手段と、
前記アドレスモード一致検出手段により検出されたアドレスモード一致信号を前記制御記憶に通知し、ソースオペランドおよびディスティネーションオペランドの各実効アドレスのアドレスモードが一致か不一致かにより、前記制御記憶のシーケンスを分けるように制御を行なうアドレスモード一致テスト手段と、可変長命令の実行時にソースオペランドおよびディスティネーションオペランドが重複しているか否かを検出する重複検出手段と、前記重複検出手段により検出された重複信号を前記制御記憶へ通知して重複しているか否かにより前記制御記憶のシーケンスを分けるように制御を行なう重複テスト手段とを有することを特徴とする情報処理装置。」
　
２．原査定の理由
　これに対して、原査定の拒絶の理由は、
「この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　記　　
引用文献１：特開平３−４８９３１号公報
　
［請求項１に係る発明］
　引用文献１には、次の発明が記載されているものと認める。
「ＭＶＣＬ命令の実行に際して、第１オペランド、第２オペランドに対応するアクセスレジスタの内容が一致したときのみ破壊的重なり合いの検査を行うことで、ＭＶＣＬ命令の処理の高速化を図ることのできる制御方式」
　してみれば、本願の請求項１に係る発明と引用文献１に記載された発明は、以下の点で相違し、その余の点では一致するものと認める。
相違点
（１）本願の請求項１に係る発明は、「可変長のソースオペランド及びディスティネーションオペランドの２つのオペランドデータを有して、オペランドの重複を許可する可変長命令」に関するものであるのに対し、引用文献１に記載の発明は、ＭＶＣＬ命令に関するものである点。
（２）本願の請求項１に係る発明はアドレスモードの一致を検出しているのに対し、引用文献１に記載の発明では、アクセスレジスタの内容の一致の検出をしている点。
　上記相違点について検討する。
　相違点（１）について、本願の請求項１に係る発明の「可変長のソースオペランド及びディスティネーションオペランドの２つのオペランドを有して、オペランドの重複を許可する可変長命令」も、引用文献１に記載の発明におけるＭＶＣＬ命令も、共にソースオペランドとディスティネーションオペランドの２つのオペランドを有して、オペランドの重複を許可する命令には変わらないから、引用文献１に記載のＭＶＣＬ命令に関する発明を、本願の請求項１に係る発明のような可変長命令に適用することは、当業者が容易に想到し得たものと認められる。
　また、相違点（２）について、比較一致の検出の対象として用いられる、本願の請求項１に係る発明のアドレスモードも、引用文献１に記載の発明のアクセスレジスタの内容も、実効アドレスを物理アドレスに変換するための情報として格別相違するものではなく、２つのオペランドの実効アドレスのアドレス空間の一致を検出するために、アドレスモードを比較するか、アクセスレジスタの内容を比較するかは、当業者が適宜選択し得た設計的事項にすぎない。」というものであり、
　
　拒絶査定では、備考として
「平成１２年３月７日付けの手続補正書により、出願人は、請求項１に「前記２つのオペランドが同一のアドレスモードを持つ場合のみ」との記載を追加し、オペランドの重複を許可する場合を限定しているが、引用文献１に記載の発明も、２つのオペランドが同一のアクセスレジスタの内容を持つ場合のみオペランドの重複が許されるものであって、先に通知した拒絶理由の理由２が覆るものではない。
　また、出願人は同日付けの意見書において、先の拒絶理由通知書で述べた、本願と引用文献との相違点について当業者が容易に想到し得たものである、とした点については何ら反論をしておらず、ただその効果の面で引用文献１に記載の発明は「本願発明のような高速処理が行えません。」と主張しているのみである。
しかしながら、引用文献１に記載の発明も、高速処理を目的としたものであることは明らかである。
　したがって、出願人の意見は採用できない。」と指摘している。
　
３．当審の判断　　　　　　　　　　　　　　　　　　　　　　　　　
（１）引用文献１には、以下の事項が記載されている。
ａ．「本発明は、複数のアドレス空間からなる仮想記憶装置を持った情報処理装置における実空間上のデータの移動に際する破壊的重なり合いの検査に関し、特に、ＭＶＣＬ命令の実行に際する第１オペランドと第２オペランドに指定されたアドレスに関する破壊的重なり合いの検査を行なうか否かの制御を高速に行なうための手段に係る。」（第２頁左上欄第１１行乃至第１８行から抽出）
ｂ．「アドレスレジスタを用いてアドレス変換を行なう情報処理装置の状態をアドレスレジスタモードと呼び、該アドレスレジスタモードはプログラム状態語（ＰＳＷ）の中の特定のビットによって定義される。」（第２頁右下欄第６行乃至第１０行から抽出）
ｃ．「情報処理装置で用いる命令の一つとしてＭＶＣＬ（ＭＯＶＥ　ＣＨＡＲＡＣＴＥＲ　ＬＯＮＧ）命令がある。これは、ＲＲ形式の命令であって、命令語の第２オペランドで与えられる情報に対応する実空間上のアドレスのデータを、第１オペランドで与えられる情報に対応する実空間上のアドレスへ移動（ＭＯＶＥ）するとき用いられる命令であって、実空間上で比較的大量のデータを移動する必要のあるとき用いられる。」（第２頁右下欄第１１行乃至第２０行から抽出）
ｄ．「本発明においては、アクセスレジスタ変換が行なわれるアクセスレジスタモードにおいて、ＭＶＣＬ命令の第１オペランド、第２オペランドはそれぞれのオペランドアドレスを指定するレジスタ番号に対応するアクセスレジスタの内容が指し示すアドレス空間内に存在する筈であるから、前記第１オペランド、第２オペランドに対応するアクセスレジスタの内容が一致したときのみ破壊的重なり合いの検査が行なわれる。」（第４頁左下欄第１３行乃至右下欄第２行から抽出）
ｅ．「オペランドアドレスを指定するレジスタ番号がゼロの場合には、その指定されたオペランドは一次仮想記憶空間に存在する筈であるから、比較されるアクセスレジスタの内容はオールゼロとして処理が行なわれる。」（第４頁右下欄第３行乃至第７行から抽出）
ｆ．「従来の処理方式では、ＭＶＣＬ命令を実行するマイクロプログラムの中でレジスタ番号の検査、…（一部省略）…などを行なっていたが、本発明においては、これらをハードウェアによって行なう如く構成しているので高速な処理が期待できる。」（第４頁右下欄第８行乃至第１５行から抽出）
ｇ．「第１図は本発明の一実施例を示すブロック図であって、１はＢサイクルのベースレジスタ番号を保持するラッチ、２はデコーダ、３−１〜３−ｎはそれぞれアンドゲート、４はアクセスレジスタ、５はラッチ、６は演算ユニット、７は演算ユニットによるアドレスの比較結果（排他的論理和（ＥＯＲ）の結果）を保持するラッチ、８−１〜８−ｎおよび９はそれぞれオアゲート、１０はアンドゲート、１１はラッチ、１２は破壊的オーバラップ条件検出回路を表わしている。）（第４頁右下欄第１７行乃至第５頁左上欄第７行から抽出）
ｈ．「オアゲート９の出力が“０”であり（これが“０”であることはオペランド１とオペランド２に対応するアクセスレジスタの内容同志の排他的論理和がオール“０”であったことを意味する）、これがラッチ１１に保持されている間は、第２図に示すようにＩＮＨ−ＤＩＳＡＢＬＥ−ＯＶＥＲＬＡＰ−ＣＨＫ信号が上っており、この状態ではＤＩＳＡＢＬＥ−ＯＶＥＲＬＡＰ−ＣＨＫ信号が検出されても、通常通りにデータの移動が行なわれる。」（第５頁右上欄第８行乃至第１７行から抽出）
　
　上記ａ．〜ｈ．の事項を参照すると、
　複数のアドレス空間からなる仮想記憶装置を持った情報処理装置における実空間上のデータの移動に際する破壊的重なり合いの検査に関し、特に、ＭＶＣＬ命令の実行に際する第１オペランドと第２オペランドに関する破壊的重なり合いの検査を行なうか否かの制御を高速に行なうための情報処理装置において、
　アドレスレジスタを用いてアドレス変換を行なう情報処理装置の状態をアドレスレジスタモードにおいて、ＭＶＣＬ命令の第１オペランド、第２オペランドは夫々のオペランドアドレスを指定するレジスタ番号に対応するアクセスレジスタの内容が指し示すアドレス空間内に存在し、
　オペランドアドレスを指定するレジスタ番号がゼロの場合には、その指定されたオペランドは一次仮想空間内に存在する筈であるから、比較されるアクセスレジスタの内容はオールゼロとして処理が行われ、
　前記第１オペランド、第２オペランドに対応するアクセスレジスタの内容が一致したときのみ破壊的重なり合いの検査を行う手段を有する情報処理装置の発明（以下、「引用文献記載の発明」という。）が記載されていると認められる。
　
（２）対比・判断
　請求項１に係る発明と引用文献記載の発明とを対比すると、
　引用文献記載の発明の「第１オペランドと第２オペランド」は、請求項１に係る発明の「ソースオペランド及びディスティネーションオペランド」に対応したものであり、また、
　引用文献記載の発明の「破壊的重なり合いの検査を行う手段」は、請求項１に係る発明の「ソースオペランドおよびディスティネーションオペランドが重複しているか否かを検出する重複検出手段」に対応するものであると認められる。
　一方、引用文献記載の発明の「ＭＶＣＬ命令の実行に際して、第１オペランド、第２オペランドに対応するアクセスレジスタの内容が一致する」点については、上記ｄ．及びｇ．の記載を参照すると、「４はアクセスレジスタ、５はラッチ、６は演算ユニット、７は演算ユニットによるアドレスの比較結果（排他的論理和（ＥＯＲ）の結果を保持するラッチ）」という記載から明らかなように、アクセスレジスタの内容は、アドレスデータであり、この一致は、第１オペランドのアドレスと第２オペランドのアドレスとの一致を検出するものであって、アドレスモードの一致検出とは相違する。アドレスモードの一致検出やアドレスモードの一致テストについては、引用文献記載の発明では、なにも、開示されていないものである。引用文献記載の発明では、ＭＶＣＬ命令の移動元のオペランドのアドレスと移動先のオペランドのアドレスの一致が検出され、一致の場合に重複が検出される構成を採用しているのに過ぎない。
　
　また、引用文献記載の発明では、アドレスモードとしては、アドレスレジスタを用いてアドレス変換を行なうアドレスレジスタモードの一種類のモードが開示されているに過ぎず、請求項１に係る発明の「異なる複数のモードをサポートする」構成、「２つのオペランドが同一のアドレスモードをもつ場合のみ、オペランドの重複を許可する可変長命令を実行可能とする」構成は開示されていない。
　
　また、レジスタ番号が“０”による場合分けは、指定されたオペランドは一次仮想空間内に存在する場合を区別しているに過ぎない。
　
　以上を勘案すると、引用文献記載の発明と請求項１に係る発明とは、
「実効アドレスの物理アドレスへの変換過程で、実効アドレスを生成する実効アドレス生成回路を有し、
　ソースオペランド及びディスティネーションオペランドの２つのオペランドデータを有して、オペランドの重複を許可する命令の実行可能な情報処理装置において、
　命令の実行時にソースオペランドおよびディスティネーションオペランドが重複しているか否かを検出する重複検出手段と有する情報処理装置」である点では一致していると認められる。
　しかしながら、請求項１に係る発明は、
（１） 異なる複数のアドレスモードをサポートする構成、
（２） アドレスモード生成回路を有する構成、
（３） 可変長のソースオペランド及びディスティネーションオペランドの２つのオペランドデータを有する構成、
（４） 前記２つのオペランドが同一のアドレスモードをもつ場合のみ、オペランドの重複を許可する可変長命令が実行可能な構成、
　を備えた情報処理装置である点では、引用文献記載の発明と相違しており、その前提となる情報処理装置の構成が相違したものである。
　
　また、請求項１に係る発明では、
（５） 可変長命令のソースオペランドの実効アドレスに対するアドレスモードをディスティネーションオペランドの実効アドレスに対するアドレスモードに比較して不一致（一致）を検出するアドレスモード一致検出手段、
（６） 前記アドレスモード一致検出手段により検出されたアドレスモード一致信号を前記制御記憶に通知し、ソースオペランドおよびディスティネーションオペランドの各実効アドレスのアドレスモードが一致か不一致かにより、前記制御記憶のシーケンスを分けるように制御を行なうアドレスモード一致テスト手段、
（７） 前記重複検出手段により検出された重複信号を前記制御記憶へ通知して重複しているか否かにより前記制御記憶のシーケンスを分けるように制御を行なう重複テスト手段、
　を有する点が、引用文献記載の発明と相違しており、
　上記の（１）〜（７）の相違点の構成を採用することについて、当業者が容易に想到することができたとは言えず、請求項１に係る発明は、引用文献記載の発明に基いて、当業者が容易に発明をすることができたものとは言えないと認められる。
　
４．まとめ                     
　したがって、この出願の発明は、特許法第２９条第２項の規定により特許を受けることができないという原査定の判断は妥当ではない。
　また、他に本願を拒絶すべき理由を発見しない。
  よって、結論のとおり審決する。