【事件の表示】
　平成　４年特許願第３２６９７６号「半導体記憶装置」拒絶査定に対する審判事件［平成　６年　６月２４日出願公開、特開平　６−１７６５６８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成４年１２月７日に出願されたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１３年６月１８日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「複数のワード線及びビット線、及びそれらの交差部に設けられた複数のＤＲＡＭセルからなるメモリセルアレイと、
　前記複数のビット線にそれぞれ接続された複数のセンスアンプと、
　前記複数のビット線に並行して設けられたダミービット線及びそれに接続されたＤＲＡＭダミーセルと、
　前記ダミービット線に接続されたダミーセンスアンプと、
　前記ダミービット線に接続され、該ダミービット線の電位を検出するデータ検出回路と、
　該データ検出回路の出力に応答して、前記複数のセンスアンプ及び前記ダミーセンスアンプの動作タイミングを制御するタイミング設定回路と
を有することを特徴とする半導体記憶装置。」
２．引用例記載の発明
　原査定の拒絶の理由に引用した特開平２−２０１７９７号公報（以下、「引用例」という。）には、図面第１図に関して、「第１図はこの発明の半導体メモリ装置の要部であり、１個のメモリセルのデータ読み出し系回路の構成を示す回路図である。メモリセル部１２，プリチャージ部１８，センスアンプ２２及び読み出し制御回路３０はそれぞれ従来と同様に構成されている。すなわち、２本のビット線１１，１１’にワード線１２及びプリチャージ線１３が交差して配線されており、メモリセル部１４はラッチ回路１５及びこのラッチ回路１５とビット線１１，１１’それぞれとの間に挿入されたトランスファーゲートとしてのＮチャネルＭＯＳトランジスタ１６，１７からなり、トランジスタ１６，１７それぞれのゲートはワード線１２に接続されている。」（公報第３頁右下欄第５行〜第１７行）と記載され、また、「さらに、この実施例ではダミービット線４１、ダミーメモリセル部４２，プリチャージ部４３，レベル検出回路４４及びラッチ回路４５が設けられている。上記ダミービット線４１は上記ビット線１１，１１’それぞれと同じ配線材料及び配線長を持ち、ビット線１１，１１’と等価な負荷容量を持つように構成されている。
　　　　　　　　…（中略）…
　レベル検出回路４４はＮＡＮＤゲート回路４９及びインバータ５０，５１，５２からなる。すなわち、上記読み出し制御回路３０からの出力信号ＲＤがＮＡＮＤゲート回路４９の一方の入力端に供給されるようになっており、ダミービット線４１とこのＮＡＮＤゲート回路４９の他方の入力端との間に２個のインバータ５０，５１が直列に挿入されている。」（公報第４頁右上欄第１０行〜左下欄第１３行）と記載されている。更に、図面第１図に示されている回路の動作を説明するための図面第２図に関して、「第２図は第１図回路における読出し動作の各部の波形を示すタイミングチャートである。このタイミングチャートを用いてデータの読出し動作を説明する。
          　　　　　  …（中略）…
それと共に、メモリセル部４２のトランジスタ４６もオンし、ダミービット線４１に“Ｌ”レベルが出力される。
　所定時間が経過した後、ビット線電位ＢＴとＢＴバー間の電位差がある値（ΔＶ）以上になると、センスアンプ２２のノードＳＢが論理“Ｈ”もしくは“Ｌ”レベルに設定され、ラッチ回路４５は信号ＳＮが“Ｈ”レベルになっている期間に上記ノードＳＢの出力データをラッチする。一方、ダミービット線電位ＤＢも“Ｌ”レベル側のデータが読み出されたビット線電位ＢＴバーと同様に下降する。そして所定時間の経過後、すなわち、電位ＤＢがプリチャージ電位からインバータ５０の回路閾値だけ低下した後にインバータ５０の出力が“Ｌ”レベルに反転し、レベル検出回路４４の出力信号ＳＮが“Ｌ”に反転する。この信号ＳＮが“Ｌ”レベルに変化すると、センスアンプ２２内のトランジスタ２７がオフし、センスアンプ２２は非活性状態になる。」（公報第４頁右下欄第４行〜第５頁右上欄第１６行）と記載されている。
　これらの記載と図面第１図の記載から、上記引用例には、
　複数のワード線（ＷＤ）及びビット線（１１，１１’）、及びそれらの交差部に設けられた複数のスタティックメモリセル（１４）からなるメモリセルアレイと、
　前記複数のビット線（１１，１１’）にそれぞれ接続された複数のセンスアンプと、
　前記複数のビット線（１１，１１’）に並行して設けられたダミービット線（４１）及びそれに接続されたインバータ４６からなる不揮発性のダミーメモリセル部（４２）と、
　前記ダミービット線（４１）に接続され、該ダミービット線（４１）の電位を検出するレベル検出回路（４４）と、
　該レベル検出回路（４４）の出力（ＳＮ）に応答して、前記複数のセンスアンプの動作タイミングを制御するトランジスタ（２７）からなる回路とを有する半導体メモリ装置、に関する発明が記載されている。
　
３.本願発明と引用例記載の発明との対比
　本願発明と上記引用例に記載されている発明とを対比すると、引用例に記載されている発明の「レベル検出回路（４４）」、「トランジスタ（２７）からなる回路」及び「半導体メモリ装置」は、本願発明の「データ検出回路」、「タイミング設定回路」及び「半導体記憶回路」にそれぞれ相当しているので、両者の発明は共に、
「複数のワード線及びビット線、及びそれらの交差部に設けられた複数のメモリセルからなるメモリセルアレイと、
　前記複数のビット線にそれぞれ接続された複数のセンスアンプと、
　前記複数のビット線に並行して設けられたダミービット線及びそれに接続されたダミーセルと、
　前記ダミービット線に接続され、該ダミービット線の電位を検出するデータ検出回路と、
　該データ検出回路の出力に応答して、前記複数のセンスアンプの動作タイミングを制御するタイミング設定回路と
を有することを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違しているものと認められる。
＜相違点＞
　本願発明では、メモリセル及びダミーセルをＤＲＡＭセルで構成し、このダミーセルを構成しているＤＲＡＭセルにデータを再書込するためにダミーセンスアンプを設け、該ダミーセンスアンプの動作タイミングをデータ検出回路の出力で制御するように構成しているのに対して、上記引用例に記載されている発明では、メモリセルをインバータをクロスカップル結合したＳＲＡＭセルで構成し、ダミーセルをインバータで構成してダミーセンスアンプを必要としない構成としている点。
　
４．相違点についての判断
　上記相違点について検討すると、半導体記憶装置において、ＳＲＡＭとＤＲＡＭとに共通する技術を両者の間で流用することは良く行われている事項であり、本願発明の上記引用例に記載されている発明も共にセンスアンプの動作タイミングを制御するという点で共通している技術であるから、上記引用例に記載されている、インバータをクロスカップル結合したＳＲＡＭセルに代えてＤＲＡＭセルを採用し、且つインバータで構成されているダミーセルに代えて、ＤＲＡＭダミーセルを採用することは当業者が容易に為し得ることと認められる。そして、ダミーセルとしてＤＲＡＭセルを採用した場合に再書込用のセンスアンプが必要になることは自明の事項であるから、上記引用例に記載されている発明のダミーセルとしてＤＲＡＭセルを採用し、データを再書込するためにダミーセンスアンプを設け、該ダミーセンスアンプの動作タイミングをデータ検出回路の出力で制御するように構成することは当業者が容易に想到し得る程度のものと認められる。
　そして、本願発明の奏し得る作用効果は上記引用例に記載されている発明から容易に予測し得る程度のものと認められる。
　
５.むすび
　以上のとおりであるから、本願発明は上記引用例に記載された発明に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。　
　よって、結論のとおり審決する。