【手続補正書】
【提出日】平成18年6月29日(2006.6.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】            【請求項１】  各々が読出しおよび書込みが可能なｎ（ｎは自然数）個のポートを有する半導体記憶装置であって、  複数のメモリセルが行列状に配列されるメモリセルアレイと、  各前記複数のメモリセルの行に対応してｎ本ずつ配置され、前記ｎポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるワード線と、  各前記複数のメモリセルの列に対応してｎ本ずつ配置され、各々に対応の列のメモリセルが接続する複数の第１のビット線と、  各前記複数のメモリセルの列に対応してｎ本ずつ配置され、前記複数の第１のビット線の各々とビット線対を構成する複数の第２のビット線とを備え、 前記ｎ本のワード線は、  ｉ（ｉはｎ未満の自然数）ポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるｉ本の第１のワード線と、  （ｎ−ｉ）ポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化される（ｎ−ｉ）本の第２のワード線とを含み、  各前記複数のメモリセルは、  第１および第２の記憶ノードを有し、第１の電位および第２の電位を相補的に保持するラッチ回路と、  前記第１の記憶ノードとｉ本の前記第１のビット線の各々との間に設けられ、前記ｉ本の第１のワード線のうち対応する第１のワード線の活性化に応じて選択的にオンされるｉ個の第１のアクセストランジスタと、  前記第２の記憶ノードと（ｎ−ｉ）本の前記第１のビット線の各々との間に設けられ、前記（ｎ−ｉ）本の第２のワード線のうち対応する第２のワード線の活性化に応じて選択的にオンされる（ｎ−ｉ）個の第２のアクセストランジスタと、 各々が前記第１の記憶ノードと前記第１の電位との間に直列に設けられ、前記対応する第２のワード線の活性化に応じて選択的にオンされる（ｎ−ｉ）個の第２の書込みアクセストランジスタおよび対応する前記第２のビット線の電位に応じてオンされる（ｎ−ｉ）個の第２の記憶レベル駆動トランジスタと、 各々が前記第２の記憶ノードと前記第１の電位との間に直列に設けられ、前記対応する第１のワード線の活性化に応じて選択的にオンされるｉ個の第１の書込みアクセストランジスタおよび対応する前記第２のビット線の電位に応じてオンされるｉ個の第１の記憶レベル駆動トランジスタとを含む、半導体記憶装置。    【請求項２】  前記複数のメモリセルのうち選択されたメモリセルへのｋ（ｋはｎ以下の自然数）番目のポートからの書込み動作において、ｋ番目の前記第１のビット線は、入力データに対応して前記第１および第２の電位のいずれか一方に駆動されるとともに、ｋ番目の前記第２のビット線は、前記ｋ番目の第１のビット線と同電位に駆動され、  前記選択されたメモリセルにおいて、ｋ番目の前記第１のアクセストランジスタは、ｋ番目の前記第１のワード線の活性化に応じてオンして、前記ｋ番目の第１のビット線の電位を前記第１の記憶ノードに伝達し、  ｋ番目の前記第１の記憶レベル駆動トランジスタは、前記ｋ番目の第２のビット線の電位に応じて、前記第１の電位とｋ番目の前記第１の書込みアクセストランジスタとを電気的に結合／分離し、前記ｋ番目の第１の書込みアクセストランジスタに前記ｋ番目の第１のビット線の電位とは���補の電位を駆動し、  前記ｋ番目の第１の書込みアクセストランジスタは、前記ｋ番目の第１のワード線の活性化に応じてオンし、前記ｋ番目の第１のビット線の電位とは相補の電位を前記第２の記憶ノードに伝達する、請求項１に記載の半導体記憶装置。    【請求項３】  クロック信号に同期して読出し動作または書込み動作を実行させる制御信号を生成する制御回路と、  前記制御信号に基づいて、前記選択されたメモリセルが接続されるｋ番目の前記第１のビット線との間で記憶データの授受を行なう読出し書込み回路とをさらに備え、  前記読出し書込み回路は、書込み動作を実行させる前記制御信号の活性化に応じて、前記入力データの電位を前記ｋ番目の第１のビット線に駆動するとともに、前記ｋ番目の第２のビット線に駆動する、請求項２に記載の半導体記憶装置。    【請求項４】  前記読出し書込み回路は、読出し動作を実行させる前記制御信号の活性化に応じて、前記第１の電位を前記ｋ番目の第２のビット線に駆動し、  前記選択されたメモリセルにおいて、前記ｋ番目の第１のアクセストランジスタは、対応する前記ｋ番目の第１のワード線の活性化に応じてオンして、前記第１の記憶ノードの電位を前記ｋ番目の第１のビット線に伝達し、  前記ｋ番目の第１の記憶レベル駆動トランジスタは、前記ｋ番目の第２のビット線の電位に応じて非活性状態となり、前記第２の記憶ノードの電位を前記第１の記憶ノードの電位とは相補の電位に保持する、請求項３に記載の半導体記憶装置。    【請求項５】  各前記複数のメモリセルは、前記読出し動作の期間において、前記ｋ番目の第１のビット線に所定の電流を供給するビット線負荷回路をさらに備える、請求項４に記載の半導体記憶装置。    【請求項６】  ｉと（ｎ−ｉ）との差は最大１とする、請求項１に記載の半導体記憶装置。    【請求項７】  各々が読出しおよび書込みが可能なｎ個のポートを有する半導体記憶装置であって、  複数のメモリセルが行列状に配置されるメモリセルアレイと、  各前記複数のメモリセルの行に対応してｎ本ずつ配置され、前記ｎポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるワード線と、  各前記複数のメモリセルの列に対応してｎ本ずつ配置され、各々に対応の列のメモリセルが接続する複数の第１のビット線と、  各前記複数のメモリセルの列に対応してｎ本ずつ配置され、前記複数の第１のビット線の各々とビット線対を構成する複数の第２のビット線と、  各前記複数のメモリセルの列に対応して計ｎ本ずつ配置され、前記複数の第２のビット線の各々に対応する第１および第２の共通信号線と、  ｉ本の前記第１の共通信号線の各々と前記第１の電位との間に１個ずつ設けられ、対応する前記第２のビット線の電位に応じてオンされるｉ個の第１の記憶レベル駆動トランジスタと、  （ｎ−ｉ）本の前記第２の共通信号線の各々と前記第１の電位との間に１個ずつ設けられ、対応する前記第２のビット線の電位に応じてオンされる（ｎ−ｉ）個の第２の記憶レベル駆動トランジスタとを備え、 前記ｎ本のワード線は、  ｉ（ｉはｎ未満の自然数）ポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるｉ本の第１のワード線と、  （ｎ−ｉ）��ートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化される（ｎ−ｉ）本の第２のワード線とを含み、  各前記複数のメモリセルは、  第１および第２の記憶ノードを有し、第１の電位および第２の電位を相補的に保持するラッチ回路と、  前記第１の記憶ノードとｉ本の前記第１のビット線の各々との間に設けられ、前記ｉ本の第１のワード線のうち対応する第１のワード線の活性化に応じてオンされるｉ個の第１のアクセストランジスタと、  前記第２の記憶ノードと（ｎ−ｉ）本の前記第１のビット線の各々との間に設けられ、前記（ｎ−ｉ）本の第２のワード線のうち対応する第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２のアクセストランジスタと、  前記第１の記憶ノードと（ｎ−ｉ）本の前記第２の共通信号線の各々との間に設けられ、前記対応する第２のワード線の活性化に応じてオンされる（ｎ−ｉ）個の第２の書込みアクセストランジスタと、  前記第２の記憶ノードとｉ本の前記第１の共通信号線の各々との間に設けられ、前記対応する第１のワード線の活性化に応じてオンされるｉ個の第１の書込みアクセストランジスタとを含む、半導体記憶装置。    【請求項８】  前記第１および第２の記憶レベル駆動トランジスタは、前記複数のメモリセルに共通に設けられたウェルコンタクト領域に形成される、請求項７に記載の半導体記憶装置。    【請求項９】  ｉと（ｎ−ｉ）との差は最大１とする、請求項７に記載の半導体記憶装置。【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】    【課題を解決するための手段】  この発明のある局面に従えば、各々が読出しおよび書込みが可能なｎ（ｎは自然数）個のポートを有する半導体記憶装置であって、複数のメモリセルが行列状に配列されるメモリセルアレイと、各前記複数のメモリセルの行に対応してｎ本ずつ配置され、前記ｎポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるワード線と、各前記複数のメモリセルの列に対応してｎ本ずつ配置され、各々に対応の列のメモリセルが接続する複数の第１のビット線と、各前記複数のメモリセルの列に対応してｎ本ずつ配置され、前記複数の第１のビット線の各々とビット線対を構成する複数の第２のビット線とを備える。ｎ本のワード線は、ｉ（ｉはｎ未満の自然数）ポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化されるｉ本の第１のワード線と、（ｎ−ｉ）ポートの各々の読出し書込み動作において、行選択結果に応じて選択的に活性化される（ｎ−ｉ）本の第２のワード線とを含む。各メモリセルは、第１および第２の記憶ノードを有し、第１の電位および第２の電位を相補的に保持するラッチ回路と、第１の記憶ノードとｉ本の第１のビット線の各々との間に設けられ、ｉ本の第１のワード線のうち対応する第１のワード線の活性化に応じて選択的にオンされるｉ個の第１のアクセストランジスタと、第２の記憶ノードと（ｎ−ｉ）本の第１のビット線との間に設けられ、（ｎ−ｉ）本の第２のワード線のうち対応する第２のワード線の活性化に応じて選択的にオンされる（ｎ−ｉ）個の第２のアクセストランジスタと、各々が第１の記憶ノードと第１の電位との間に直列に設けられ、対応する第２のワード線の活性化に応じて選択的にオンされる（ｎ−ｉ）個の第２の書込みアクセストランジスタおよび対応する第２のビット線の電位に応じてオンされる（ｎ−ｉ）個の第２の記憶レベル駆動トランジスタと、各々が第２の記憶ノードと第１の電位との間に直列に設けられ、対応する第１のワード線の活性化に応じて選択的にオンされるｉ個の第１の書込みアクセストランジスタおよび対応する第２のビット線の電位に応じてオンされるｉ個の第１の記憶レベル駆動トランジスタとを含む。【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１９０
【補正方法】変更
【補正の内容】
【０１９０】  なお、図示しないマルチポートＳＲＡＭの全体構成は、図１に示す２ポートＳＲＡＭの構成と基本的に同じであり、行列状に配置された図１３のマルチポートＳＲＡＭメモリセルを有するメモリアレイと、２ｎポートのそれぞれのポートについて配されたロウデコード回路ＸＤ０〜ＸＤ２ｎ−１、カラムデコード回路ＹＤ０〜ＹＤ２ｎ−１、カラム回路ＹＣ０〜ＹＣ２ｎ−１、制御回路ＷＤ０〜ＷＤ２ｎ−１および読出し書込み制御回路ＳＷ０〜ＳＷ２ｎ−１とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１９１
【補正方法】変更
【補正の内容】
【０１９１】  ロウデコード回路ＸＤ０〜ＸＤ２ｎ−１、カラムデコード回路ＹＤ０〜ＹＤ２ｎ−１、カラム回路ＹＣ０〜ＹＣ２ｎ−１、制御回路ＷＤ０〜ＷＤ２ｎ−１および読出し書込み制御回路ＳＷ０〜ＳＷ２ｎ−１の個々の回路構成は、入力信号および出力信号が異なるのみで、基本的には、実施の形態１の図３〜８と同じ構成である。