【事件の表示】
　平成　３年特許願第１８６４４２号「半導体記憶装置」拒絶査定に対する審判事件［平成　５年　２月　５日出願公開、特開平　５−　２８７６２］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成３年７月２５日に出願されたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１３年６月１５日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「アドレス信号入力Ａ１〜Ａｎの相異なる一部にそれぞれ対応して設けられた複数のローカルアドレス遷移検知回路およびこれらのローカルアドレス遷移検知回路の各出力の論理和をとる論理和回路を有するアドレス遷移検知回路を具備する半導体記憶装置において、
　前記複数のローカルアドレス遷移検知回路は、それぞれ対応するアドレス信号入力の遷移時にローカルアドレス遷移検知パルス信号を生成するパルス発生回路と、このパルス発生回路の出力ノードの信号が入力する波形整形回路とを具備し、
　さらに、上記複数のローカルアドレス遷移検知回路の次段側寄生容量のばらつきに対応して少なくとも一部のローカルアドレス遷移検知回路における前記波形整形回路の出力側に接続されたダミー容量とを具備することを特徴とする半導体記憶装置。」
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用した、特開昭５９−５４０９４号公報（以下、「引用例１」という。）には、第１図に関して「第１図はアドレストランジションデイテクタ回路を有するＣＭＯＳ構成のスタティックＲＡＭ（Random　Access　Memory）の読み出し系回路構成の従来例を示している。図中１はＮＯＲゲート２、インバータ３〜８よりなるアドレスバッファ回路、９はインバータ１０〜１２、ＭＯＳトランジスタ１３〜１７よりなるアドレストランジションデイテクタ回路、１８はインバータ１９，２０，トランジスタ２１ａ，２１ｉ〜２１ｎよりなる内部制御パルス発生回路」（公報第２頁左上欄第５行〜第１４行）と記載されている。そして、上記引用例１に記載されているアドレストランジションデイテクタ回路９は外部から入力されるアドレス信号Ａ１〜Ａｎの相異なる一部にそれぞれ対応して設けられているものと認められ、また、各アドレストランジションデイテクタ回路９内の各インバータ１２の出力Φｉはそれぞれレイアウトに応じて配線長を異にする線路によって内部制御パルス発生回路１８に供給されることは明らかであるから、上記引用例１には、
　アドレス信号入力Ａ１〜Ａｎの相異なる一部にそれぞれ対応して設けられた複数のアドレストランジションデイテクタ回路（９）およびこれらのアドレストランジションデイテクタ回路（９）の各出力の論理和をとる内部制御パルス発生回路（１８）を有するアドレス遷移検知回路を具備する半導体記憶装置において、
　前記複数のアドレストランジションデイテクタ回路（９）は、それぞれ対応するアドレス信号入力の遷移時にアドレス遷移検知パルス信号を生成するパルス発生回路（１０，１１，１３，１４，１５，１６）と、このパルス発生回路（１０，１１，１３，１４，１５，１６）の出力ノード（Ａ）の信号が入力するインバータ（１２）とを具備し、各アドレストランジションデイテクタ回路（９）内の各インバータ（１２）の出力（Φｉ）はそれぞれ配線長を異にする線路によって内部制御パルス発生回路（１８）に供給される半導体記憶装置、に関する発明が記載されている。
　また、原査定の拒絶の理由に引用した特開平２−４４５９７号公報（以下、「引用例２」という。）には、第１図に関して「Ｓ１〜Ｓｉは本発明によって追加した遅延回路であり、内部アドレス信号の遅延時間が最も長い内部アドレス配線に付加されている遅延回路の遅延時間を実質的に零としその他の内部アドレス配線に付加されている遅延回路の遅延時間は、遅延回路による遅延時間を含む内部アドレス信号の遅延時間が各アドレスにおいて合致するように設定させてある。ここで遅延回路はＲ・Ｃの時定数を利用したものとしてあるが他の形式のものでもいっこうにかまわない。」（公報第２頁左下欄第１４行〜右下欄第４行）と記載されており、上記引用例２には、
　アドレス信号を伝送する複数の線路の寄生抵抗と寄生容量がそれぞれ異なる場合に、寄生抵抗と寄生容量の少ない線路にはダミーの寄生抵抗と寄生容量を接続して、全ての線路の寄生抵抗と寄生容量とを最も寄生抵抗と寄生容量の大きい線路の寄生抵抗と寄生容量に揃えることで全ての線路でのアドレス信号の遅延時間を同じ値とする半導体記憶装置、に関する発明が記載されている。
　
３．本願発明と引用例に記載されている発明との対比
　本願発明と上記引用例１に記載されている発明とを対比すると、上記引用例１に記載されている「アドレストランジションデイテクタ回路（９）」はアドレス信号の内の一部のアドレス信号の遷移を検出するように構成されているから、本願発明の「ローカルアドレス遷移検知回路」に相当し、また、上記引用例１に記載されている「内部制御パルス発生回路（１８）」は各アドレストランジションデイテクタ回路（９）の出力の論理和をとっているので、本願発明の「論理和回路」に相当し、また、上記引用例１に記載されている「インバータ（１２）」は波形を整形する機能を有するので、本願発明の「波形整形回路」に相当しているので、両者の発明は共に
「アドレス信号入力Ａ１〜Ａｎの相異なる一部にそれぞれ対応して設けられた複数のローカルアドレス遷移検知回路およびこれらのローカルアドレス遷移検知回路の各出力の論理和をとる論理和回路を有するアドレス遷移検知回路を具備する半導体記憶装置において、
　前記複数のローカルアドレス遷移検知回路は、それぞれ対応するアドレス信号入力の遷移時にローカルアドレス遷移検知パルス信号を生成するパルス発生回路と、このパルス発生回路の出力ノードの信号が入力する波形整形回路とを具備した半導体記憶装置。」である点で一致し、以下の点で相違しているものと認められる。
＜相違点＞
　本願発明では、上記複数のローカルアドレス遷移検知回路の次段側寄生容量のばらつきに対応して少なくとも一部のローカルアドレス遷移検知回路における前記波形整形回路の出力側にダミー容量を接続するように構成しているのに対して、上記引用例１に記載されている発明では、インバータ（１２）の出力側に、寄生容量のばらつきに対応するためのダミー容量が接続されていない点。
　
４．相違点についての当審の判断
　アドレス信号を伝送する複数の線路の寄生抵抗と寄生容量がそれぞれ異なる場合に、寄生抵抗と寄生容量の少ない線路にはダミーの寄生抵抗と寄生容量を接続して、全ての線路の寄生抵抗と寄生容量とを最も寄生抵抗と寄生容量の大きい線路の寄生抵抗と寄生容量に揃えることで全ての線路でのアドレス信号の遅延時間を同じ値とすることは上記引用例２に記載されており、また、アドレス遷移検知回路において、当該アドレス遷移検知回路を構成する複数のローカルアドレス遷移検知回路のそれぞれに存在する寄生容量を同一の値としてどのアドレス信号が遷移しても同じ幅のアドレス遷移パルス信号を生成しようとすることは例えば特開平３−１０８１９７号公報に示されるように従来周知の事項であるから、上記引用例１に記載されている各インバータ（１２）の出力側に、寄生容量のばらつきに対応するダミー容量を接続して本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　
５.むすび
　以上のとおりであるから、本願発明は上記引用例１及び２に記載された発明及び従来周知の技術事項から当業者が容易に想到し得たものと認められるので、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。