【手続補正書】
【提出日】平成18年5月23日(2006.5.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、
前記ＳＯＩ層上に形成された半導体素子とを備え、
前記埋め込み酸化膜は、全域に渡ってフッ素を所定の濃度でほぼ均一に含有することを特徴とする半導体装置。
【請求項２】  前記半導体素子はＭＯＳＦＥＴである、請求項１記載の半導体装置。
【請求項３】  前記半導体素子はＭＯＳＦＥＴであって、
前記ＭＯＳＦＥＴは、チャネルが形成されるチャネル領域と、該チャネル領域を間に挟んで形成されたドレイン領域およびソース領域とを前記ＳＯＩ層中に有し、
前記埋め込み酸化膜は、
前記ドレイン領域およびソース領域の下部に対応した領域に形成され、全域に渡ってフッ素を所定の濃度でほぼ均一に含有した第１および第２のフッ素含有領域と、
前記チャネル領域の下部に対応した領域に形成され、フッ素を含有しない通常領域とを有する、請求項１記載の半導体装置。
【請求項４】  前記フッ素の所定の濃度の最大値は、１×１０19〜１×１０22ｃｍ-3の範囲の何れかの濃度である、請求項２または請求項３記載の半導体装置。
【請求項５】  前記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層中に形成され、前記ＳＯＩ層の主面表面から、前記埋め込み酸化膜の主面表面に達する素子分離絶縁膜をさらに備え、
前記素子分離絶縁膜はフッ素を含有する、請求項２または請求項３記載の半導体装置。
【請求項６】  シリコン基板と、
前記シリコン基板上に形成されたＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの周囲の前記シリコン基板の主面表面内に形成された素子分離絶縁膜とを備え、
前記素子分離絶縁膜は、フッ素を含有することを特徴とする半導体装置。
【請求項７】  シリコン基板と、前記シリコン基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、
前記ＳＯＩ層上に形成されたＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層中に形成され、前記ＳＯＩ層の主面表面から、前記埋め込み酸化膜の主面表面に達する素子分離絶縁膜とを備え、
前記素子分離絶縁は、フッ素を含有することを特徴とする半導体装置。
【請求項８】  シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備えた半導体装置の製造方法であって、
(ａ)前記シリコン基板に１×１０17〜２×１０18ｃｍ-2のドーズ量となるように酸素イオン注入を行う工程と、
(ｂ)前記シリコン基板に、前記酸素イオンの飛程と同じ飛程で、１×１０14〜１×１０19ｃｍ-2のドーズ量となるようにフッ素イオン注入を行う工程と、
(ｃ)１０００〜１３５０℃の温度条件で熱処理を行い、イオン注入された酸素およびフッ素を拡散させて、全域に渡ってフッ素を所定の濃度でほぼ均一に含有する前記埋め込み酸化膜を形成する工程とを備える、半導体装置の製造方法。
【請求項９】  シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備えた半導体装置の製造方法であって、
(ａ)前記シリコン基板に４×１０17ｃｍ-2程度のドーズ量となるように酸素イオン注入を行う工程と、
(ｂ)前記シリコン基板に、前記酸素イオンの飛程と同じ飛程で、１×１０14〜１×１０19ｃｍ-2のドーズ量となるようにフッ素イオン注入を行う工程と、
(ｃ)１０００〜１３５０℃の温度条件で酸化処理を行い、イオン注入された酸素およびフッ素を拡散させて、全域に渡ってフッ素を所定の濃度でほぼ均一に含有する前記埋め込み酸化膜を形成するとともに、前記シリコン基板の表面に酸化膜を形成する工程とを備える、半導体装置の製造方法。
【請求項１０】  前記工程(ｂ)は、
前記埋め込み酸化膜の上部よりの位置を想定して、当該位置にフッ素イオンを注入する工程と、
前記埋め込み酸化膜の下部よりの位置を想定して、当該位置にフッ素イオンを注入する工程とを含む、請求項８または請求項９記載の半導体装置の製造方法。
【請求項１１】  シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備えた半導体装置の製造方法であって、
(ａ)前記シリコン基板とは別個の貼り合わせ用シリコン基板を準備し、該貼り合わせ用シリコン基板の主面上に全域に渡ってフッ素を所定の濃度でほぼ均一に含有する埋め込み酸化膜を形成する工程と、
(ｂ)前記埋め込み酸化膜と前記貼り合わせ用シリコン基板との界面よりも深い位置に、１×１０16〜１×１０17ｃｍ-2のドーズ量となるように水素イオン注入を行って欠陥層を形成する工程と、
(ｃ)前記貼り合わせ用シリコン基板の前記埋め込み酸化膜が形成された主面と、前記シリコン基板の主面とが対面するように前記貼り合わせ用シリコン基板と前記シリコン基板とを貼り合わせる工程と、
(ｄ)４００〜７００℃の温度条件で熱処理を行い、前記欠陥層を境にして前記貼り合わせ用シリコン基板の前記埋め込み酸化膜とは反対側の部分を剥離して、前記ＳＯＩ基板を形成する工程とを備える、半導体装置の製造方法。
【請求項１２】  前記工程(ａ)は、
(ａ−１)前記貼り合わせ用シリコン基板の主面上に酸化膜を形成する工程と、
(ａ−２)前記酸化膜に１×１０14〜１×１０19ｃｍ-2のドーズ量となるようにフッ素イオン注入を行う工程と、
(ａ−３)１０００〜１３５０℃の温度条件で熱処理を行い、イオン注入されたフッ素を全域に渡って均一に拡散させる工程とを含む、請求項１１記載の半導体装置の製造方法。
【請求項１３】  前記工程(ａ−２)は、
前記酸化膜の中心部にフッ素イオンを注入する工程を含む、請求項１２記載の半導体装置の製造方法。
【請求項１４】  前記工程(ａ−２)は、
前記酸化膜の上部よりの位置にフッ素イオンを注入する工程と、
前記酸化膜の下部よりの位置にフッ素イオンを注入する工程とを含む、請求項１２記載の半導体装置の製造方法。
【請求項１５】  前記工程(ａ)は、フッ素を含んだ反応性ガスを使用するＣＶＤ法により前記埋め込み酸化膜を形成する工程を含む、請求項１１記載の半導体装置の製造方法。
【請求項１６】  シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備えた半導体装置の製造方法であって、
(ａ)前記シリコン基板とは別個の貼り合わせ用シリコン基板を準備し、該貼り合わせ用シリコン基板の主面上に陽極化成処理により多孔質シリコン層を形成する工程と、
(ｂ)前記多孔質シリコン層上にシリコン単結晶層をエピタキシャル成長させ、エピタキシャル層を形成する工程と、
(ｃ)前記エピタキシャル層上に全域に渡ってフッ素を所定の濃度でほぼ均一に含有する埋め込み酸化膜を形成する工程と、
(ｄ)前記貼り合わせ用シリコン基板の前記埋め込み酸化膜が形成された主面と、前記シリコン基板の主面とが対面するように前記貼り合わせ用シリコン基板と前記シリコン基板とを貼り合わせる工程と、
(ｅ)前記多孔質シリコン層を境にして前記貼り合わせ用シリコン基板の前記埋め込み酸化膜とは反対側の部分を除去した後、前記多孔質シリコン層を除去して前記ＳＯＩ基板を形成する工程とを備える、半導体装置の製造方法。
【請求項１７】  前記工程(ｃ)は、
(ｃ−１)前記貼り合わせ用シリコン基板の主面上に酸化膜を形成する工程と、
(ｃ−２)前記酸化膜に１×１０14〜１×１０19ｃｍ-2のドーズ量となるようにフッ素イオン注入を行う工程と、
(ｃ−３)１０００〜１３５０℃の温度条件で熱処理を行い、イオン注入されたフッ素を全域に渡って均一に拡散させる工程とを含む、請求項１６記載の半導体装置の製造方法。
【請求項１８】  前記工程(ｃ−２)は、
前記酸化膜の中心部にフッ素イオンを注入する工程を含む、請求項１７記載の半導体装置の製造方法。
【請求項１９】  前記工程(ｃ−２)は、
前記酸化膜の上部よりの位置にフッ素イオンを注入する工程と、
前記酸化膜の下部よりの位置にフッ素イオンを注入する工程とを含む、請求項１７記載の半導体装置の製造方法。
【請求項２０】  前記工程(ａ)は、フッ素を含んだ反応性ガスを使用するＣＶＤ法により前記埋め込み酸化膜を形成する工程を含む、請求項１６記載の半導体装置の製造方法。
【請求項２１】  シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴとを備えた半導体装置の製造方法であって、
(ａ)前記シリコン基板上に形成されたフッ素を含有しない埋め込み酸化膜と、前記フッ素を含有しない埋め込み酸化膜上に形成された前記ＳＯＩ層とを有する通常のＳＯＩ基板を準備する工程と、
(ｂ)前記フッ素を含有しない埋め込み酸化膜に１×１０14〜１×１０19ｃｍ-2のドーズ量となるようにフッ素イオン注入を行う工程と、
(ｃ)１０００〜１３５０℃の温度条件で熱処理を行い、イオン注入されたフッ素を全域に渡って均一に拡散させ、前記フッ素を含有しない埋め込み酸化膜をフッ素を含有した前記埋め込み酸化膜とする工程と、を備える半導体装置の製造方法。
【請求項２２】  前記工程(ｂ)は、
前記フッ素を含有しない埋め込み酸化膜の中心部にフッ素イオンを注入する工程を含む、請求項２１記載の半導体装置の製造方法。
【請求項２３】  前記工程(ｂ)は、
前記フッ素を含有しない埋め込み酸化膜の上部よりの位置にフッ素イオンを注入する工程と、
前記フッ素を含有しない埋め込み酸化膜の下部よりの位置にフッ素イオンを注入する工程とを含む、請求項２１記載の半導体装置の製造方法。
【請求項２４】  シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、
前記ＳＯＩ層上に形成された半導体素子とを備え、
前記埋め込み酸化膜は、内部の深さ方向においてフッ素を所定の濃度でほぼ均一に含有することを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明に係る請求項７記載の半導体装置の製造方法は、シリコン基板と、前記シリコン基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層上に形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴの周囲の前記ＳＯＩ層中に形成され、前記ＳＯＩ層の主面表面から、前記埋め込み酸化膜の主面表面に達する素子分離絶縁膜とを備え、前記素子分離絶縁はフッ素を含有している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本発明に係る請求項２３記載の半導体装置の製造方法は、前記工程(ｂ)が、前記フッ素を含有しない埋め込み酸化膜の上部よりの位置にフッ素イオンを注入する工程と、前記フッ素を含有しない埋め込み酸化膜の下部よりの位置にフッ素イオンを注入する工程とを含んでいる。
本発明に係る請求項２４記載の半導体装置の製造方法は、シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層上に形成された半導体素子とを備え、前記埋め込み酸化膜は、内部の深さ方向においてフッ素を所定の濃度でほぼ均一に含有している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１９６
【補正方法】変更
【補正の内容】
【０１９６】
本発明に係る請求項２２および２３記載の半導体装置の製造方法によれば、イオン注入により、全域に渡ってフッ素を所定の濃度でほぼ均一に含有した埋め込み酸化膜をより確実に提供できる。
本発明に係る請求項２４記載の半導体装置によれば、フッ素を含有することで埋め込み酸化膜の比誘電率が低下し、半導体素子とシリコン基板との間の寄生容量を低減できる。