【手続補正書】
【提出日】平成17年12月5日(2005.12.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  支持基板、酸化膜層およびＳＯＩ（Semiconductor On Insulator）層が順に積層され、前記支持基板と前記ＳＯＩ層とにおいては互いの結晶方位がずれているＳＯＩ基板と、
前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたＮ型ソース／ドレイン活性層、前記ＳＯＩ層内において少なくとも前記ゲート電極の下方の位置に形成されたＰ型ボディ層を含むＮチャネルＭＩＳ(Metal Insulator Semiconductor)トランジスタと、
前記ＳＯＩ層内に形成され、前記Ｐ型ボディ層に接するボディ電圧印加用Ｐ型活性層と
を備え、
前記Ｐ型ボディ層と前記ボディ電圧印加用Ｐ型活性層とを結ぶ経路は前記ＳＯＩ層の結晶方位＜１００＞に平行に配置された
半導体装置。
【請求項２】  請求項１に記載の半導体装置であって、
前記ＮチャネルＭＩＳトランジスタを分離する素子分離領域であって、前記ＳＯＩ層の膜厚方向において酸化膜層に到達しない部分分離素子分離領域
をさらに備える半導体装置。
【請求項３】  請求項１に記載の半導体装置であって、
前記ゲート電極には、コンタクトプラグ接続箇所が含まれ、
前記ゲート絶縁膜のうち、前記コンタクトプラグ接続箇所の下に位置する部分の膜厚は他の部分の膜厚に比べて大きい
半導体装置。
【請求項４】  請求項１に記載の半導体装置であって、
前記ボディ電圧印加用Ｐ型活性層が、前記Ｎ型ソース／ドレイン活性層内の一部に配設された
半導体装置。
【請求項５】  請求項１に記載の半導体装置であって、
前記ボディ電圧印加用Ｐ型活性層と前記ゲート電極とは短絡されている
半導体装置。
【請求項６】  支持基板、酸化膜層およびＳＯＩ（Semiconductor On Insulator）層が順に積層され、前記支持基板と前記ＳＯＩ層とにおいては互いの結晶方位がずれているＳＯＩ基板と、
前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において少なくとも前記ゲート電極の下方の位置に形成されたＰ型ボディ層を含むＭＩＳ(Metal Insulator Semiconductor)型キャパシタと、
前記ＳＯＩ層内に形成され、前記Ｐ型ボディ層に電気的に接続されたＰ型活性層と
を備え、
前記Ｐ型ボディ層と前記Ｐ型活性層とを結ぶ経路は前記ＳＯＩ層の結晶方位＜１００＞に平行に配置された
半導体装置。
【請求項７】  支持基板、酸化膜層およびＳＯＩ（Semiconductor On Insulator）層が順に積層され、前記支持基板と前記ＳＯＩ層とにおいては互いの結晶方位がずれているＳＯＩ基板と、
前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、および、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたソース／ドレイン活性層を含むＭＩＳ(Metal Insulator Semiconductor)トランジスタと、
前記ＳＯＩ基板上に形成された他の素子と
を備え、
前記ＭＩＳトランジスタのソースとゲートとが短絡され、
前記ＭＩＳトランジスタのドレインは前記他の素子の信号入力部または信号出力部に接続され、
前記ＭＩＳトランジスタのチャネルの方向が前記ＳＯＩ層の結晶方位＜１００＞に平行になるよう配置された
半導体装置。
【請求項８】  支持基板、酸化膜層およびＳＯＩ（Semiconductor On Insulator）層が順に積層され、前記支持基板と前記ＳＯＩ層とにおいては互いの結晶方位がずれているＳＯＩ基板と、
前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたソース／ドレイン活性層を含むＭＩＳ(Metal Insulator Semiconductor)トランジスタと
を備え、
前記ＳＯＩ層のうちチャネルが形成されるチャネル形成領域に第１の半導体層が設けられ、前記ＳＯＩ層のうちの前記チャネル形成領域の隣接領域に第２の半導体層が設けられることにより、前記第１の半導体層における格子定数の値が前記第２の半導体層における格子定数の値に略等しくされ、
前記ＭＩＳトランジスタのチャネルの方向は、前記ＳＯＩ層の結晶方位＜１００＞に平行に配置された
半導体装置。
【請求項９】  支持基板、酸化膜層およびＳＯＩ（Semiconductor On Insulator）層が順に積層され、前記支持基板と前記ＳＯＩ層とにおいては互いの結晶方位がずれているＳＯＩ基板と、
前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたＰ型ソース／ドレイン活性層を含む第１及び第２のＰチャネルＭＩＳ(Metal Insulator Semiconductor)トランジスタと、
前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたＮ型ソース／ドレイン活性層を含む第１及び第２のＮチャネルＭＩＳトランジスタと
を備え、
前記第１のＮチャネルＭＩＳトランジスタのドレインは前記第２のＮチャネルＭＩＳトランジスタのゲートに接続され、
前記第２のＮチャネルＭＩＳトランジスタのドレインは前記第１のＮチャネルＭＩＳトランジスタのゲートに接続され、
前記第１及び第２のＮチャネルＭＩＳトランジスタのソースには所定の電位が与えられ、
前記第１のＮチャネルＭＩＳトランジスタのドレインは、前記第１のＰチャネルＭＩＳトランジスタのドレインにも接続され、
前記第２のＮチャネルＭＩＳトランジスタのドレインは、前記第２のＰチャネルＭＩＳトランジスタのドレインにも接続され、
前記第１及び第２のＮチャネルＭＩＳトランジスタのいずれにおいても、チャネルの方向が前記ＳＯＩ層の結晶方位＜１００＞に平行になるよう配置され、
前記第１及び第２のＰチャネルＭＩＳトランジスタのいずれにおいても、チャネルの方向が前記ＳＯＩ層の結晶方位＜１１０＞に平行になるよう配置された
半導体装置。
【請求項１０】 支持基板、酸化膜層およびＳＯＩ（Semiconductor On Insulator）層が順に積層され、前記ＳＯＩ層は第１結晶面の半導体表面を有し、前記支持基板の結晶方位＜１１０＞には前記ＳＯＩ層の結晶方位＜１００＞が沿っているＳＯＩ基板と、
前記ＳＯＩ層の前記半導体表面上に形成されたゲート絶縁膜、第１方向に延在し、前記ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極の両側に形成され、前記第１方向に直交する第２方向に沿った第１および第２Ｎ型活性層、および、前記ゲート電極下であって前記第１および第２Ｎ型活性層間に形成されたＰ型ボディ層を含むＮチャネルＭＩＳトランジスタと、
前記ＳＯＩ層の前記第１結晶面に形成された、ボディ電圧印加用Ｐ型活性層と、
前記Ｐ型ボディ層と前記ボディ電圧印加用Ｐ型活性層とを結ぶＰ型経路部と
を備え、
前記第１方向は、前記ＳＯＩ層の前記結晶方位＜１００＞に沿っている
半導体装置。
【請求項１１】  請求項１０に記載の半導体装置であって、
前記支持基板は、前記ＳＯＩ層の第１結晶面に等しい第２結晶面たる半導体表面を有し、
前記酸化膜層は前記支持基板の前記半導体表面に形成された
半導体装置。
【請求項１２】  請求項１１に記載の半導体装置であって、
前記第１結晶面は（１００）面である
半導体装置。
【請求項１３】  請求項１１に記載の半導体装置であって、
前記Ｐ型経路部と前記ゲート電極との間に形成された第１絶縁膜
をさらに備え、
前記第１絶縁膜は前記ゲート絶縁膜よりも厚い
半導体装置。
【請求項１４】  請求項１３に記載の半導体装置であって、
前記ＮチャネルＭＩＳトランジスタ、前記ボディ電圧印加用Ｐ型活性層および前記Ｐ型経路部を取り囲む第２絶縁膜
をさらに備え、
前記第２絶縁膜は前記第１絶縁膜よりも厚い
半導体装置。
【請求項１５】  請求項１４に記載の半導体装置であって、
前記第２絶縁膜は前記酸化膜層に接する
半導体装置。
【請求項１６】  支持基板、ＳＯＩ（Semiconductor On Insulator）層、および、前記支持基板と前記ＳＯＩ層との間に形成された酸化膜層を有し、前記ＳＯＩ層は第１結晶面の半導体表面を有し、前記支持基板の結晶方位＜１１０＞には前記ＳＯＩ層の結晶方位＜１００＞が沿っているＳＯＩ基板と、
前記ＳＯＩ層の前記半導体表面上に形成されたゲート絶縁膜、第１方向に延在し、前記ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極の両側に形成され、前記第１方向に直交する第２方向に沿った第１および第２Ｐ型活性層、および、前記ゲート電極下であって前記第１および第２Ｐ型活性層間に形成されたＮ型ボディ層を含むＰチャネルＭＩＳトランジスタと
を備え、
前記第１方向は、前記ＳＯＩ層の前記結晶方位＜１００＞に沿っている
半導体装置。
【請求項１７】  請求項１６に記載の半導体装置であって、
前記支持基板は、前記ＳＯＩ層の第１結晶面に等しい第２結晶面たる半導体表面を有し、
前記酸化膜層は前記支持基板の前記半導体表面に形成された
半導体装置。
【請求項１８】  請求項１７に記載の半導体装置であって、
前記第１結晶面は（１００）面である
半導体装置。
【請求項１９】  支持基板、ＳＯＩ（Semiconductor On Insulator）層、および、前記支持基板と前記ＳＯＩ層との間に形成された酸化膜層を有し、前記ＳＯＩ層は第１結晶面の半導体表面を有し、前記支持基板の結晶方位＜１１０＞には前記ＳＯＩ層の結晶方位＜１００＞が沿っているＳＯＩ基板と、
前記ＳＯＩ層の前記半導体表面上に形成された第１ゲート絶縁膜、第１方向に延在し、前記第１ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極の両側に形成され、前記第１方向に直交する第２方向に沿った第１および第２Ｐ型活性層、および、前記ゲート電極下であって前記第１および第２Ｐ型活性層間に形成されたＮ型ボディ層を含むＰチャネルＭＩＳトランジスタと、
前記ＳＯＩ層の前記半導体表面上に形成された第２ゲート絶縁膜、第３方向に延在し、前記第２ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極の両側に形成され、前記第３方向に直交する第４方向に沿った第１および第２Ｎ型活性層、および、前記ゲート電極下であって前記第１および第２Ｎ型活性層間に形成されたＰ型ボディ層を含むＮチャネルＭＩＳトランジスタと
を備え、
前記第２および第４方向は、前記ＳＯＩ層の前記結晶方位＜１００＞に沿っている
半導体装置。
【請求項２０】  請求項１９に記載の半導体装置であって、
前記支持基板は、前記ＳＯＩ層の第１結晶面に等しい第２結晶面たる半導体表面を有し、
前記酸化膜層は前記支持基板の前記半導体表面に形成された
半導体装置。
【請求項２１】  請求項２０に記載の半導体装置であって、
前記第１結晶面は（１００）面である
半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
請求項９に記載の発明は、支持基板、酸化膜層およびＳＯＩ（Semiconductor On Insulator）層が順に積層され、前記支持基板と前記ＳＯＩ層とにおいては互いの結晶方位がずれているＳＯＩ基板と、前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたＰ型ソース／ドレイン活性層を含む第１及び第２のＰチャネルＭＩＳ(Metal Insulator Semiconductor)トランジスタと、前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたＮ型ソース／ドレイン活性層を含む第１及び第２のＮチャネルＭＩＳトランジスタとを備え、前記第１のＮチャネルＭＩＳトランジスタのドレインは前記第２のＮチャネルＭＩＳトランジスタのゲートに接続され、前記第２のＮチャネルＭＩＳトランジスタのドレインは前記第１のＮチャネルＭＩＳトランジスタのゲートに接続され、前記第１及び第２のＮチャネルＭＩＳトランジスタのソースには所定の電位が与えられ、前記第１のＮチャネルＭＩＳトランジスタのドレインは、前記第１のＰチャネルＭＩＳトランジスタのドレインにも接続され、前記第２のＮチャネルＭＩＳトランジスタのドレインは、前記第２のＰチャネルＭＩＳトランジスタのドレインにも接続され、前記第１及び第２のＮチャネルＭＩＳトランジスタのいずれにおいても、チャネルの方向が前記ＳＯＩ層の結晶方位＜１００＞に平行になるよう配置され、前記第１及び第２のＰチャネルＭＩＳトランジスタのいずれにおいても、チャネルの方向が前記ＳＯＩ層の結晶方位＜１１０＞に平行になるよう配置された半導体装置である。
請求項１０に記載の発明は、支持基板、酸化膜層およびＳＯＩ（Semiconductor On Insulator）層が順に積層され、前記ＳＯＩ層は第１結晶面の半導体表面を有し、前記支持基板の結晶方位＜１１０＞には前記ＳＯＩ層の結晶方位＜１００＞が沿っているＳＯＩ基板と、前記ＳＯＩ層の前記半導体表面上に形成されたゲート絶縁膜、第１方向に延在し、前記ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極の両側に形成され、前記第１方向に直交する第２方向に沿った第１および第２Ｎ型活性層、および、前記ゲート電極下であって前記第１および第２Ｎ型活性層間に形成されたＰ型ボディ層を含むＮチャネルＭＩＳトランジスタと、前記ＳＯＩ層の前記第１結晶面に形成された、ボディ電圧印加用Ｐ型活性層と、前記Ｐ型ボディ層と前記ボディ電圧印加用Ｐ型活性層とを結ぶＰ型経路部とを備え、前記第１方向は、前記ＳＯＩ層の前記結晶方位＜１００＞に沿っている半導体装置である。
請求項１６に記載の発明は、支持基板、ＳＯＩ（Semiconductor On Insulator）層、および、前記支持基板と前記ＳＯＩ層との間に形成された酸化膜層を有し、前記ＳＯＩ層は第１結晶面の半導体表面を有し、前記支持基板の結晶方位＜１１０＞には前記ＳＯＩ層の結晶方位＜１００＞が沿っているＳＯＩ基板と、前記ＳＯＩ層の前記半導体表面上に形成されたゲート絶縁膜、第１方向に延在し、前記ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極の両側に形成され、前記第１方向に直交する第２方向に沿った第１および第２Ｐ型活性層、および、前記ゲート電極下であって前記第１および第２Ｐ型活性層間に形成されたＮ型ボディ層を含むＰチャネルＭＩＳトランジスタとを備え、前記第１方向は、前記ＳＯＩ層の前記結晶方位＜１００＞に沿っている半導体装置である。
請求項１９に記載の発明は、支持基板、ＳＯＩ（Semiconductor On Insulator）層、および、前記支持基板と前記ＳＯＩ層との間に形成された酸化膜層を有し、前記ＳＯＩ層は第１結晶面の半導体表面を有し、前記支持基板の結晶方位＜１１０＞には前記ＳＯＩ層の結晶方位＜１００＞が沿っているＳＯＩ基板と、前記ＳＯＩ層の前記半導体表面上に形成された第１ゲート絶縁膜、第１方向に延在し、前記第１ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極の両側に形成され、前記第１方向に直交する第２方向に沿った第１および第２Ｐ型活性層、および、前記ゲート電極下であって前記第１および第２Ｐ型活性層間に形成されたＮ型ボディ層を含むＰチャネルＭＩＳトランジスタと、前記ＳＯＩ層の前記半導体表面上に形成された第２ゲート絶縁膜、第３方向に延在し、前記第２ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極の両側に形成され、前記第３方向に直交する第４方向に沿った第１および第２Ｎ型活性層、および、前記ゲート電極下であって前記第１および第２Ｎ型活性層間に形成されたＰ型ボディ層を含むＮチャネルＭＩＳトランジスタとを備え、前記第２および第４方向は、前記ＳＯＩ層の前記結晶方位＜１００＞に沿っている半導体装置である。