【手続補正書】
【提出日】平成18年2月14日(2006.2.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のデータ線と、
前記複数のワード線と前記複数のデータ線との所望の交点に配置された複数のメモリセルと、
前記複数のワード線のそれぞれに対応して設けられた複数のワードドライバとを有し、
前記複数のワードドライバの各々は、
ドレインまたはソースの何れか一方に第１電圧が供給される第１導電型第１MOSFETと、
ドレインまたはソースの何れか一方に第２電圧が印加される第２導電型第１MOSFETと、
ドレインまたはソースの何れか一方に前記第２電圧が印加される第２導電型第２MOSFETと、
ドレインまたはソースの何れか一方に第３電圧が印加される第２導電型第３MOSFETと、
前記第２導電型第３MOSFETのドレインまたはソースの残る一方に、そのドレインまたはソースの何れか一方が接続された第２導電型の第４MOSFETとを有し、
前記複数のワードドライバの各々は、対応するワード線を前記第１電圧、前記第２電圧、及び前記第３電圧の中から選択された一つに駆動する半導体装置。
【請求項２】
請求項１において、
前記複数のワードドライバの各々は、前記第１導電型第１MOSFETが導通する時、前記対応するワード線に前記第１電圧を出力し、前記第２導電型第３MOSFETが導通する時、前記対応するワード線に前記第３電圧を出力し、前記第２導電型第１MOSFETが導通する時、前記対応するワード線に前記第２電圧を出力する半導体装置。
【請求項３】
請求項１において、
前記複数のワードドライバの各々は、前記第１導電型第１MOSFETのドレインまたはソースの残る一つと前記対応するワード線との間に挿入された第１電界緩和用MOSFETと、前記第２導電型第１MOSFETのドレインまたはソースの残る一つと前記対応するワード線との間に挿入された第２電界緩和用MOSFETとを有する半導体装置。
【請求項４】
請求項１において、前記第２導電型第３MOSFETのソース又はドレインの一方には、前記複数のワードドライバが前記対応するワード線を選択する期間と非選択の期間の両方で、前記第３電圧が供給される半導体装置。
【請求項５】
請求項１において、
前記半導体装置は、前記複数のワードドライバの一つを選択するための選択回路を更に有し、前記第２導電型第３MOSFETのソース又はドレインの一方には、前記選択回路から、前記第３電圧が供給される半導体装置。
【請求項６】
複数のワード線と、
前記複数のワード線と交差する複数のデータ線と、
前記複数のワード線と前記複数のデータ線と所望の交点に配置された複数のメモリセルと、
前記複数のワード線を駆動する複数のワードドライバとを有し、
前記複数のワードドライバの各々は、
ドレインまたはソースの何れか一方に第１の期間に第１電圧が供給され、第２の期間に第３電圧が供給される第１導電型第１MOSFETと、
ドレインまたはソースの何れか一方に第２電圧が印加される第２導電型第１MOSFETと、
ドレインまたはソースの何れか一方に前記第２電圧が供給される期間を有する第２導電型第２MOSFETとを有し、
前記複数のワードドライバの各々は、対応するワード線を前記第１電圧、前記第２電圧、及び前記第３電圧の中から選択された一つに駆動する半導体装置。
【請求項７】
請求項６において、
前記複数のワードドライバの各々が、前記第１の期間に、前記第１導電型第１MOSFETが導通する時、対応するワード線に前記第１電圧を出力し、前記第２の期間に、前記第１導電型第１MOSFETが導通する時、対応するワード線に前記第３電圧を出力し、前記第２導電型第１MOSFETが導通する時、対応するワード線に前記第２電圧を出力する半導体装置。
【請求項８】
請求項６において、
前記複数のワードドライバの各々は、前記第１導電型第１MOSFETのドレインまたはソースの残る一方と前記対応するワード線との間に挿入された第１電界緩和用MOSFETと、前記第２導電型第１MOSFETのドレインまたはソースの残る一方と前記対応するワード線との間に挿入された第２電界緩和用MOSFETとを有する半導体装置。
【請求項９】
請求項１において、前記第１電圧が前記第３電圧よりも電圧が大きく、前記第３電圧は前記第２電圧よりも電圧が大きい半導体装置。
【請求項１０】
請求項３において、前記第１電圧が前記第３電圧よりも電圧が大きく、前記第３電圧は前記第２電圧よりも電圧が大きく、
前記第１電界緩和用MOSFETは第１導電型を持つと共にそのゲートには前記第２電圧と前記第３電圧との間の電圧が印加され、前記第２電界緩和用MOSFETは第２導電型を持つと共にそのゲートには前記第１電圧と前記第３電圧との間の電圧が印加される半導体装置。
【請求項１１】
請求項６において、前記第１電圧が前記第３電圧よりも電圧が大きく、前記第３電圧は前記第２電圧よりも電圧が大きい半導体装置。
【請求項１２】
請求項１において、前記対応するワード線が第１電圧であるとき対応するメモリセルに対する書き込み動作が行われ、前記対応するワード線が第２電圧であるとき対応するメモリセルのデータ保持状態となり、前記対応するワード線が第３電圧であるとき対応するメモリセルに対する読み出し動作が行われる半導体装置。
【請求項１３】
請求項１において、前記複数のメモリセルの各々は、ゲートが対応するワード線に接続されソースまたはドレインの何れか一方が対応するデータ線に接続された第１１MOSFETと、ゲートが前記第１１MOSFETのソースまたはドレインの残る一方に接続される第１２MOSFETと、ゲートが前記対応するワード線に接続されソースまたはドレインの何れか一方が前記第１２MOSFETのソースまたはドレインの何れか一方に接続された第１３MOSFETとを含むダイナミック型メモリセルである半導体装置。
【請求項１４】
請求項１において、前記複数のメモリセルの各々は、ゲートが対応するワード線に接続されソースまたはドレインの何れか一方が対応するデータ線に接続された第１１MOSFETと、一方の電極が前記対応するワード線に接続された結合容量と、ゲートが前記第１１MOSFETのドレインまたはソースの残る一方と前記結合容量の他方の電極に接続された第１２MOSFETとを含むダイナミック型メモリセルである半導体装置。
【請求項１５】
請求項１において、前記第１導電型はＰ型であり、前記第２導電型はＮ型である半導体装置。
【請求項１６】
請求項６において、前記第１導電型はＰ型であり、前記第２導電型はＮ型である半導体装置。
【請求項１７】
複数のワード線と複数のデータ線に接続された複数のメモリセルと、
前記複数のワード線に印加される電圧を制御する複数のワードドライバとを具備し、
読み出し動作のために前記複数のワード線のうちの一つに印加される電圧は、書き込み動作の為に前記複数のワード線のうちの一つに印加される電圧よりも低く、
前記読み出し動作のために前記複数のワード線のうちの一つに印加される電圧は、前記複数のワード線のうちの前記読み出し動作及び前記書き込み動作において選択されない一つに印加される電圧よりも高く、
前記複数のメモリセルの夫々は、少なくとも前記複数のワード線の一つに接続されたゲートと、前記複数のデータ線の一つと所定の電圧が供給されるノードとの間にソース−ドレイン経路を有するトランジスタからなることを特徴とする半導体装置。
【請求項１８】
複数のワード線と複数のデータ線に接続された複数のメモリセルと、
前記複数のワード線に印加される電圧を制御する複数のワードドライバとを具備し、
読み出し動作のために前記複数のワード線の一つに印加される第１電圧は、書き込み動作のために前記複数のワード線の一つに印加される第２電圧よりも低く、
前記第１電圧は前記複数のワード線のうち前記読み出し動作又は前記書き込み動作において選択されない一つに印加される第３電圧よりも高く、
前記複数のワードドライバの各々は、対応する前記複数のワード線の一つと前記第１電圧との間に接続されるソースとドレインを有する第１MOSトランジスタと、対応する前記複数のワード線の一つと前記第２電圧との間に接続されるソースとドレインを有する第２MOSトランジスタと、対応する前記複数のワード線の一つと前記第３電圧との間に接続されるソースとドレインを有する第３MOSトランジスタとを含むことを特徴とする半導体装置。
【請求項１９】
第１方向に延在するメインワード線と、
前記第１方向と交差する第２方向に延在する共通ワード線と、
前記メインワード線と前記共通ワード線に接続されたサブワードドライバと、
前記第１方向に延在し、前記サブワードドライバに接続されるサブワード線とからなり、
前記サブワードドライバは第１電圧、第２電圧、または第３電圧を、メインワード線上の第１信号と前記共通ワード線上の第２信号との組合わせに応じて選択的に出力し、
前記第１、前記第２、および前記第３電圧は異なることを特徴とする半導体装置。