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　平成　５年特許願第２７２３２０号「半導体メモリ装置のアドレス遷移検出回路」拒絶査定に対する審判事件［平成　６年　９月１６日出願公開、特開平　６−２５９９６７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成５年１０月２９日（パリ条約による優先権主張１９９２年１０月３０日、大韓民国）の出願であって、その請求項１に係る発明は、平成１３年９月２１日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された次のとおりのものである。
「【請求項１】半導体メモリ装置のアドレス遷移検出回路において、
　アドレス信号を入力するための第１入力手段と、
　電源電圧を入力するための第２入力手段と、
　前記第１入力手段からの前記アドレス信号を遅延させるための可変遅延ラインと、
　前記第１入力手段からのアドレス信号及び前記可変遅延ラインからの前記遅延されたアドレス信号の論理を比較し、前記電源電圧の変動する場合にも、前記アドレス信号の立上り縁部及び立下り縁部から一定幅を有するアドレス遷移検出パルス信号を発生する論理比較手段と、
　前記第２入力手段に入力された電源電圧の電圧レベルを検出して検出された電圧レベルにより、前記可変遅延ラインの長さを調節する電源電圧検出手段とを備えて構成され、かつ、
　前記可変遅延ラインが、前記第１入力手段からのアドレス信号を異なる時間の間遅延させるための少なくとも２個以上の遅延手段と、
　前記電源電圧検出手段の制御により前記少なくとも２個以上の遅延手段からの少なくとも２個以上の遅延されたアドレス信号を、前記論理比較手段側に供給する切換手段を備えたことを特徴とするアドレス遷移検出回路。」
２．引用例の記載
　これに対して、当審の拒絶理由通知に引用した特開昭６３−１３８５９６号公報（以下「引用例１」という。）、特開平４−１０３０９２号公報（以下「引用例２」という。）には、下記の事項が記載されている。
（引用例１）
「第５図に、アドレスの遷移を検出して単発パルスを出力する従来の半導体メモリ装置のアドレス遷移検出回路を示す。図中、１，２，３，４，５，６，７，８，９，１０，１１はインバータ回路、１２，１３，１４，１５はＮＯＲ回路、Ａｉはコラムアドレスを示す。インバータ１，２，３，４，及び６，７，８，９はそれぞれ偶数個づつあり、遅延段を構成している。
　次に第５図の動作原理を第６図の波形図を使って説明する。第６図には、第５図の各端子の波形が示されている。コラムアドレスＡｉが低レベルの時、端子１ａ，１ｂは低レベル故、端子１ｅは高レベル、端子１ｃ，１ｄは高レベル故、端子１ｆは低レベルであり、出力ＡＴｉは低レベルになっている。コラムアドレスＡｉが高レベルに変化すると、端子１ａが高レベルとなり、端子１ｅが低レベルになる。このため出力ＡＴｉは高レベルとなる。この後端子１ｃ，１ｄが低レベルとなり、端子１ｆが高レベルとなるため、出力ＡＴｉが低レベルとなり、出力ＡＴｉとしてパルス状のものが出力されることが分かる。コラムアドレスＡｉが逆に高レベルから低レベルに変わる場合もパルス状出力ＡＴｉが発生することも容易に想像できる。
　出力ＡＴｉの高レベルの巾は、遅延段の段数によって調節可能で、プリアンプに出力がラッチされるに要する以上の時間（約２０ｎｓ）に設定される。」（２頁右上欄３行〜左下欄１０行）
　上記記載によれば、引用例１には、半導体メモリ装置のアドレス遷移検出回路において、アドレス信号Ａｉを入力するための入力手段と、前記入力手段からの前記アドレス信号を遅延させるための複数のインバータ回路と、前記入力手段からのアドレス信号Ａｉ及び前記インバータ回路からの前記遅延されたアドレス信号の論理を比較し、アドレス遷移検出パルス信号を発生する論理比較手段と、前記インバータ回路が、前記入力手段からのアドレス信号を遅延させるための少なくとも２個以上の遅延段を備えたことを特徴とするアドレス遷移検出回路が記載されている。
（引用例２）
「上記電圧・温度依存型のアドレス遷移検出回路ＡＴＤは、例えば第２図に示すように構成されており、第９図を参照して前述した従来のアドレス遷移検出回路ＡＴＤと比べて、負荷用のＰチャンネルＭＯＳトランジスタＴＰ１のゲートに、接地電位に代えて、バイアス電圧生成回路１０からの電源電圧あるいは／および周囲温度に依存するバイアス電圧ＶＰＬが与えられている点が異なり、その他は同一であるので第９図中と同一符号を付している。
　上記バイアス電圧生成回路１０は、第３図（ａ）あるいは第３図（ｂ）に示すように構成されている。即ち、第３図（ａ）に示すバイアス電圧生成回路は、バイポーラトランジスタおよび抵抗からなる温度補償・電圧補償特性の優れたバンドギャップ型の定電圧発生回路ＢＧと、この定電圧発生回路ＢＧの出力電圧Ｖｃｓを定電流Ｉｃｓに変換する抵抗Ｒ１と、この定電流Ｉｃｓが入力するバイポーラカレントミラー回路ＢＣＭと、このバイポーラカレントミラー回路ＢＣＭの出力端とＶｃｃ電源との間に接続され、ゲート・ドレイン相互が接続されたＰチャンネルＭＯＳトランジスタＴＰ２とを具備し、このＰチャネルＭＯＳトランジスタＴＰ２のゲートを前記アドレス遷移検出回路ＡＴＤの負荷用のＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続するものである。
　従って、上記ＰチャネルＭＯＳトランジスタＴＰ２のゲート・ソース間電圧が電源電圧および周囲温度に依存しないで一定となり、このＰチャネルＭＯＳトランジスタＴＰ２に前記負荷用のＰチャネルＭＯＳトランジスタＴＰ１がカレントミラー接続されているので、負荷用のＰチャネルＭＯＳトランジスタＴＰ１に電源電圧および周囲温度に依存しない定電流が流れるようになる。
　また、第３図（ｂ）に示すバイアス電圧生成回路は、Ｖｃｃ電源と接地電位Ｖｓｓ電位との間に、それぞれのゲート・ドレイン相互が接続された複数個（本例では３個）のＰチャネルＭＯＳトランジスタＴＰ３〜ＴＰ５および抵抗値の大きな抵抗Ｒ２が直列に接続されてなり、この抵抗Ｒ２とＰチャネルＭＯＳトランジスタＴＰ５との接続点（バイアス電圧出力端）を前記アドレス遷移検出回路ＡＴＤの負荷用のＰチャネルＭＯＳトランジスタＴＰ１のゲートに接続するものである。
　従って、上記ＰチャネルＭＯＳトランジスタＴＰ３〜ＴＰ５の五極管動作により電源電圧に依存しない定電流が流れ、バイアス電圧ＶＰＬとしてＶｃｃ−３｜Ｖ　ＴＨＰ｜（Ｖ　ＴＨＰはＰチャネルＭＯＳトランジスタの閾値電圧）が得られ、負荷用のＰチャネルＭＯＳトランジスタＴＰ１に電源電圧に依存しない定電流が流れるようになる。
　これにより、上記第２図に示した電圧・温度依存型のアドレス遷移検出回路ＡＴＤは、アドレス入力信号の遷移を検出して電源電圧あるいは／および周囲温度に依存しないほぼ一定の長さの単安定パルスであるアドレス遷移検出信号φＡＴＤを出力するようになる。」（６頁右上欄１５行〜７頁左上欄１１行）
　上記記載によれば、引用例２には、アドレス入力信号の遷移を検出して電源電圧に依存しないほぼ一定の長さのアドレス遷移検出信号を出力することが記載されている。
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例記載のもの（以下「後者」という。）を比較する。両者は、いずれも半導体メモリ装置のアドレス遷移検出回路であって、後者の「複数のインバータ回路」、「遅延段」は、それぞれ前者の「遅延ライン」、「遅延手段」に対応しているので、
　両者は、半導体メモリ装置のアドレス遷移検出回路において、
　アドレス信号を入力するための第１入力手段と、
　前記第１入力手段からの前記アドレス信号を遅延させるための遅延ラインと、
　前記第１入力手段からのアドレス信号及び前記遅延ラインからの前記遅延されたアドレス信号の論理を比較し、アドレス遷移検出パルス信号を発生する論理比較手段と、
　前記遅延ラインが、前記第１入力手段からのアドレス信号を遅延させるための少なくとも２個以上の遅延手段を備えたことを特徴とするアドレス遷移検出回路
である点で一致し、
　前者は、電源電圧を入力するための第２の入力手段と、前記第２入力手段に入力された電源電圧の電圧レベルを検出して検出された電圧レベルにより、前記可変遅延ラインの長さを調節する電源電圧検出手段と、前記電源電圧検出手段の制御により異なる時間の間遅延させるための少なくとも２個以上の遅延手段からの少なくとも２個以上の遅延されたアドレス信号を、前記論理比較手段側に供給する切換手段を備え、アドレス遷移検出パルス信号が、前記電源電圧の変動する場合にも、前記アドレス信号の立上がり縁部及び立下がり縁部から一定幅を有するようにするのに対し、後者は、そのように構成されていない点で相違している。
　次に、上記相違点について検討する。
　特開平４−２０７２１５号公報には、「直列に接続された２個のインバータ回路で構成された遅延回路と、前記遅延回路をｎ段直列に接続し、それぞれの段数からの信号を入力信号とするｎ個のトライステート回路と、前記トライステート回路を制御するための選択信号を入力信号とする制御回路とで構成され、前記ｎ個のトライステート回路の出力部はバス接続し、選択信号によって、前記遅延回路に入力された入力信号の遅延時間を調整することができることを特徴とする半導体集積回路」が記載され、このように、複数のインバータ回路から成る遅延回路を切換接続することにより、遅延時間を調整することは周知である。
　また、インバータ回路の遅延時間はその電源電圧に依存することは、例えば、特開昭６３−６９３１４号公報、特開昭６３−１８９０１０号公報、特開平２−２２０２６５号公報に記載されるように周知である。
　引用例２には、アドレス入力信号の遷移を検出して電源電圧に依存しないほぼ一定の長さのアドレス遷移検出信号を出力することが記載されている。
　そうすると、後者において、引用例２に記載されるように電源電圧に依存しないほぼ一定の長さのアドレス遷移検出信号を得るために、上記周知の技術思想を適用して、電源電圧を入力するための第２の入力手段と、前記第２入力手段に入力された電源電圧の電圧レベルを検出して検出された電圧レベルにより、前記複数のインバータ回路の個数を調節する電源電圧検出手段と、前記電源電圧検出手段の制御により異なる時間の間遅延させるための少なくとも２個以上の遅延段からの少なくとも２個以上の遅延されたアドレス信号を、前記論理比較手段側に供給する切換手段を備えるようにすることにより、アドレス遷移検出パルス信号が、前記電源電圧の変動する場合にも、前記アドレス信号の立上がり縁部及び立下がり縁部から一定幅を有するようにすることは当業者が容易に推考し得ることである。
　また、本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
　なお、請求人は、意見書で、「これら第２及び５図に示された回路は、この引用例２の第１図の（グローバル）アドレス遷移検出回路ＡＴＤに該当するものであるのに対し、本願発明のアドレス遷移検出回路はこの引用例２の第１図のローカルアドレス遷移回路ＬＡＴＤに該当するものである。すなわち、引用例２の第２及び５図に示されている回路は本願発明との比較の対象となるものではない。」と主張している。
　しかしながら、本願請求項１に係る発明では、「アドレス信号」と記載されるのみであり、上記（グローバル）アドレス遷移検出回路ＡＴＤとローカルアドレス遷移回路ＬＡＴＤのいずれも特定しておらず、この主張は請求項１の記載に基づかないものである。また、仮にそうだとしても、アドレス遷移検出回路として、両者は共通しており、一方の技術思想を他方に適用してみようとすることは当業者が通常考えることである。
　したがって、この主張は採用できない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例１、２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。