【手続補正書】
【提出日】平成18年1月12日(2006.1.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  データ処理システムであって：
ページ・セレクタ；
第１共通アドレス空間マップを共有する第１メモリおよび第２メモリ；
メモリ制御レジスタの仮想集合として、プログラミング・モデル内に現れる第２共通アドレス空間マップを共有する第１メモリ制御レジスタ集合および第２メモリ制御レジスタ集合；
前記第１共通アドレス空間を共有する第３メモリおよび第４メモリ；
を具備し、
前記ページ・セレクタが第１の値を有する場合に前記第１メモリおよび前記第１メモリ制御レジスタ集合が選択され、
前記ページ・セレクタが第２の値を有する場合に前記第２メモリおよび前記第２メモリ制御レジスタ集合が選択され、
前記ページ・セレクタが第３の値を有する場合に前記第３メモリおよび前記第１メモリ制御レジスタ集合が選択され、かつ
前記ページ・セレクタが第４の値を有する場合に前記第４メモリおよび前記第２メモリ制御レジスタ集合が選択される、
ことを特徴とするデータ処理システム。
【請求項２】  データ処理システムであって：
ページ・セレクタ；
第１共通アドレス空間マップを共有する第１メモリおよび第２メモリ；
メモリ制御レジスタの仮想集合として、プログラミング・モデル内に現れる第２共通アドレス空間マップを共有する第１メモリ制御レジスタ集合および第２メモリ制御レジスタ集合；
を具備し、
前記ページ・セレクタが第１の値を有する場合に前記第１メモリおよび前記第１メモリ制御レジスタ集合が選択され、
前記ページ・セレクタが第２の値を有する場合に前記第２メモリおよび前記第２メモリ制御レジスタ集合が選択され、
前記ページ・セレクタは１バイトのページ選択レジスタである、
ことを特徴とするデータ処理システム。
【請求項３】  データ処理システムであって：
ページ・セレクタ；
第１共通アドレス空間マップを共有する第１メモリおよび第２メモリ；
メモリ制御レジスタの仮想集合として、プログラミング・モデル内に現れる第２共通アドレス空間マップを共有する第１メモリ制御レジスタ集合および第２メモリ制御レジスタ集合；
を具備し、
前記ページ・セレクタが第１の値を有する場合に前記第１メモリおよび前記第１メモリ制御レジスタ集合が選択され、
前記ページ・セレクタが第２の値を有する場合に前記第２メモリおよび前記第２メモリ制御レジスタ集合が選択され、
前記第１メモリ制御レジスタ集合および前記第２メモリ制御レジスタ集合は各々４バイトのサイズである、
ことを特徴とするデータ処理システム。
【請求項４】  データ処理システムであって：
ページ・セレクタ；
第１共通アドレス空間マップを共有する第１メモリおよび第２メモリ；
メモリ制御レジスタの仮想集合として、プログラミング・モデル内に現れる第２共通アドレス空間マップを共有する第１メモリ制御レジスタ集合および第２メモリ制御レジスタ集合；
を具備し、
前記ページ・セレクタが第１の値を有する場合に前記第１メモリおよび前記第１メモリ制御レジスタ集合が選択され、
前記ページ・セレクタが第２の値を有する場合に前記第２メモリおよび前記第２メモリ制御レジスタ集合が選択され、
前記第１メモリ制御レジスタ集合は第３アドレス空間マップへとメモリ・マッピングされる、
ことを特徴とするデータ処理システム。
【請求項５】  複数のメモリをプログラミング／消去する方法であって：
Ａ）ページ・セレクタを初期値に初期化する段階；
Ｂ）前記ページ・セレクタによって複数のメモリ制御レジスタ集合から選択された選択メモリ制御レジスタ集合をプログラミングする段階；
Ｃ）前記ページ・セレクタによって複数のメモリ・ページから選択された選択メモリ・ページをプログラミング／消去する段階；
Ｄ）前記ページ・セレクタを他の値に設定する段階；および
前記複数のメモリ・ページにおける更なるページがプログラミングされ／消去されるべき間に前記段階（Ｂ），（Ｃ）および（Ｄ）を反復する段階；
を具備し、
前記複数のメモリ・ページの各々は第１共通アドレス空間枠にマッピングされ、
前記複数のメモリ制御レジスタ集合の各々は仮想集合のメモリ制御レジスタとしてプログラミング・モデルに現れる第２共通アドレス空間枠にマッピングされ、
前記複数のメモリ・ページの各々は前記複数のメモリ制御レジスタ集合の１つに対応し、
前記複数のメモリ・ページの内の第１の複数のメモリ・ページは前記複数のメモリ制御レジスタ集合の内の第１の集合に対応し、かつ
前記複数のメモリ・ページの内の前記第１の複数のメモリ・ページから区別される前記複数のメモリ・ページの内の第２の複数のメモリ・ページは前記複数のメモリ制御レジスタ集合の内の第２の集合に対応する、
ことを特徴とする方法。
【請求項６】  複数のメモリをプログラミング／消去する方法であって：
Ａ）ページ・セレクタを初期値に初期化する段階；
Ｂ）前記ページ・セレクタによって複数のメモリ制御レジスタ集合から選択された選択メモリ制御レジスタ集合をプログラミングする段階；
Ｃ）前記ページ・セレクタによって複数のメモリ・ページから選択された選択メモリ・ページをプログラミング／消去する段階；
Ｄ）前記ページ・セレクタを他の値に設定する段階；および
前記複数のメモリ・ページにおける更なるページがプログラミングされ／消去されるべき間に前記段階（Ｂ），（Ｃ）および（Ｄ）を反復する段階；
を具備し、
前記複数のメモリ・ページの各々は第１共通アドレス空間枠にマッピングされ、
前記複数のメモリ制御レジスタ集合の各々は仮想集合のメモリ制御レジスタとしてプログラミング・モデルに現れる第２共通アドレス空間枠にマッピングされ、
前記複数のメモリ・ページの各々は前記複数のメモリ制御レジスタ集合の１つに対応し、
前記複数のメモリ制御レジスタ集合の各々は前記複数のメモリ・ページの内の別個のメモリ・ページに対応する、
ことを特徴とする方法。
【請求項７】  データ処理システムであって：
プロセッサ；
ページ選択レジスタ；
前記プロセッサに結合されかつ前記ページ選択レジスタによって制御されるメモリ管理インタフェース；
前記メモリ管理インタフェースに結合された第１メモリおよび第２メモリであって、前記第１メモリの第１ページおよび前記第２メモリの第１ページは前記プロセッサに対して仮想メモリ・ページとして現れる、前記第１メモリおよび前記第２メモリ；および
前記プロセッサに対して仮想集合のメモリ制御レジスタとして現れる第１メモリ制御レジスタ集合および第２メモリ制御レジスタ集合であって、
前記ページ選択レジスタが第１の値を有する場合、前記第１メモリの前記第１ページは前記プロセッサによって前記仮想メモリ・ページとして見られ、かつ前記第１メモリ制御レジスタ集合は前記プロセッサによって前記仮想集合のメモリ制御レジスタとして見られ、
前記ページ選択レジスタが第２の値を有する場合、前記第２メモリの前記第１ページは前記プロセッサによって前記仮想メモリ・ページとして見られ、かつ前記第２メモリ制御レジスタ集合は前記プロセッサによって前記仮想集合のメモリ制御レジスタとして見られ、
前記ページ選択レジスタは１バイトのレジスタであり、
前記第１メモリ制御レジスタ集合、前記第２メモリ制御レジスタ集合、および前記仮想集合のメモリ制御レジスタは各々サイズが４バイトであり、
前記第１メモリおよび前記第２メモリはフラッシュ・メモリであり、かつ
前記第１メモリの前記第１ページ、前記第２メモリの前記第１ページ、かつ前記仮想メモリ・ページは各々１６キロバイトのページである、
前記第１メモリ制御レジスタ集合および前記第２メモリ制御レジスタ集合、
を具備することを特徴とするデータ処理システム。
【請求項８】  データ処理システムであって：
プロセッサ；
ページ選択レジスタ；
前記プロセッサに結合されかつ前記ページ選択レジスタによって制御されるメモリ管理インタフェース；
前記メモリ管理インタフェースに結合された第１メモリおよび第２メモリであって、前記第１メモリの第１ページおよび前記第２メモリの第１ページは前記プロセッサに対して仮想メモリ・ページとして現れる、前記第１メモリおよび前記第２メモリ；および
前記プロセッサに対して仮想集合のメモリ制御レジスタとして現れる第１メモリ制御レジスタ集合および第２メモリ制御レジスタ集合であって、
前記ページ選択レジスタが第１の値を有する場合、前記第１メモリの前記第１ページは前記プロセッサによって前記仮想メモリ・ページとして見られ、かつ前記第１メモリ制御レジスタ集合は前記プロセッサによって前記仮想集合のメモリ制御レジスタとして見られ、
前記ページ選択レジスタが第２の値を有する場合、前記第２メモリの前記第１ページは前記プロセッサによって前記仮想メモリ・ページとして見られ、かつ前記第２メモリ制御レジスタ集合は前記プロセッサによって前記仮想集合のメモリ制御レジスタとして見られ、
前記第１メモリの第２ページおよび前記第２メモリの第２ページは前記プロセッサに対して前記仮想メモリ・ページとして現れ、
前記ページ選択レジスタが第３の値を有する場合、前記第１メモリの前記第２ページは前記プロセッサによって前記仮想メモリ・ページとして見られ、かつ前記第１メモリ制御レジスタ集合は前記プロセッサによって前記仮想集合のメモリ制御レジスタとして見られ、かつ
前記ページ選択レジスタが第４の値を有する場合、前記第２メモリの前記第２ページは前記プロセッサによって前記仮想メモリ・ページとして見られ、かつ前記第２メモリ制御レジスタ集合は前記プロセッサによって前記仮想集合のメモリ制御レジスタとして見られる、前記第１メモリ制御レジスタ集合および前記第２メモリ制御レジスタ集合；
を具備することを特徴とするデータ処理システム。
【請求項９】  データ処理システムであって：
プロセッサ；
ページ選択レジスタ；
前記プロセッサに結合されかつ前記ページ選択レジスタによって制御されるメモリ管理インタフェース；
前記メモリ管理インタフェースに結合された第１メモリおよび第２メモリであって、前記第１メモリの第１ページおよび前記第２メモリの第１ページは前記プロセッサに対して仮想メモリ・ページとして現れる、前記第１メモリおよび前記第２メモリ；および
前記プロセッサに対して仮想集合のメモリ制御レジスタとして現れる第１メモリ制御レジスタ集合および第２メモリ制御レジスタ集合であって、
前記ページ選択レジスタが第１の値を有する場合、前記第１メモリの前記第１ページは前記プロセッサによって前記仮想メモリ・ページとして見られ、かつ前記第１メモリ制御レジスタ集合は前記プロセッサによって前記仮想集合のメモリ制御レジスタとして見られ、
前記ページ選択レジスタが第２の値を有する場合、前記第２メモリの前記第１ページは前記プロセッサによって前記仮想メモリ・ページとして見られ、かつ前記第２メモリ制御レジスタ集合は前記プロセッサによって前記仮想集合のメモリ制御レジスタとして見られ、
前記第１メモリの前記第１ページもまた前記プロセッサによって前記仮想メモリ・ページから別個にマッピングされた第２仮想メモリ・ページとして見られる、
前記第１メモリ制御レジスタ集合および前記第２メモリ制御レジスタ集合；
を具備することを特徴とするデータ処理システム。