【手続補正書】
【提出日】平成18年1月25日(2006.1.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】電力用半導体素子及びその製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  電力用半導体素子であって、
第１導電型ベース層と、
前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、
前記第１導電型ベース層の一方及び他方の表面の１つに選択的に形成されたコレクタ層と、
前記コレクタ層上に形成された第１の主電極と、
前記第１導電型エミッタ層上及び前記第２導電型ベース層上に形成された第２の主電極と、
第１絶縁部と第２絶縁部とを含み、前記第１導電型エミッタ層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させて形成されたゲート絶縁膜と、
前記第１絶縁部と前記第２絶縁部の上方に形成されたゲート電極と、を具備し、
前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さいことを特徴とする電力用半導体素子。
【請求項２】  前記第１絶縁部は、前記第１導電型エミッタ層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項１記載の電力用半導体素子。
【請求項３】  前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きいことを特徴とする請求項２記載の電力用半導体素子。
【請求項４】  前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さいことを特徴とする請求項２記載の電力用半導体素子。
【請求項５】  前記第２絶縁部の厚さは勾配を持ち、前記第１導電型エミッタ側の厚さは、前記第１導電型ベース層側の厚さよりも小さいことを特徴とする請求項２記載の電力用半導体素子。
【請求項６】  前記ゲート電極は、前記第１導電型エミッタ層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有することを特徴とする請求項１乃至５のいずれか１つに記載の電力用半導体素子。
【請求項７】  電力用半導体素子の製造方法であって、
第１導電型ベース層を形成することと、
前記第１導電型ベース層の一方の表面に第２導電型ベース層を選択的に形成することと、
前記第２導電型ベース層の表面に第１導電型エミッタ層を選択的に形成することと、
前記第１導電型ベース層の一方及び他方の表面の１つにコレクタ層を選択的に形成することと、
前記コレクタ層上に第１の主電極を形成することと、
前記第１導電型エミッタ層上及び前記第２導電型ベース層上に第２の主電極を形成することと、
第１絶縁部と第２絶縁部とを含み、前記第１導電型エミッタ層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させてゲート絶縁膜を形成することと、
前記第１絶縁部と前記第２絶縁部の上方にゲート電極を形成することと、を具備し、
前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さいことを特徴とする電力用半導体素子の製造方法。
【請求項８】  前記第１絶縁部は、前記第１導電型エミッタ層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項７記載の電力用半導体素子の製造方法。
【請求項９】  前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きいことを特徴とする請求項８記載の電力用半導体素子の製造方法。
【請求項１０】  前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さいことを特徴とする請求項８記載の電力用半導体素子の製造方法。
【請求項１１】  前記第２絶縁部の厚さは勾配を持ち、前記第１導電型エミッタ側の厚さは、前記第１導電型ベース層側の厚さよりも小さいことを特徴とする請求項８記載の電力用半導体素子の製造方法。
【請求項１２】  前記ゲート電極は、前記第１導電型エミッタ層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有することを特徴とする請求項７乃至１１のいずれか１つに記載の電力用半導体素子の製造方法。
【請求項１３】  電力用半導体素子であって、
第１導電型ベース層と、
前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に形成された第１導電型ソース層と、
前記第１導電型ベース層の一方及び他方の表面の１つに選択的に形成されたドレイン層と、
前記ドレイン層上に形成された第１の主電極と、
前記第１導電型ソース層上及び前記第２導電型ベース層上に形成された第２の主電極と、
第１絶縁部と第２絶縁部とを含み、前記第１導電型ソース層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させて形成されたゲート絶縁膜と、
前記第１絶縁部と前記第２絶縁部の上方に形成されたゲート電極と、を具備し、
前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さいことを特徴とする電力用半導体素子。
【請求項１４】  前記第１絶縁部は、前記第１導電型ソース層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項１３記載の電力用半導体素子。
【請求項１５】  前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きいことを特徴とする請求項１４記載の電力用半導体素子。
【請求項１６】  前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さいことを特徴とする請求項１４記載の電力用半導体素子。
【請求項１７】  前記第２絶縁部の厚さは勾配を持ち、前記第１導電型ソース側の厚さは、前記第１導電型ベース層側の厚さよりも小さいことを特徴とする請求項１４記載の電力用半導体素子。
【請求項１８】  前記ゲート電極は、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有することを特徴とする請求項１３乃至１７のいずれか１つに記載の電力用半導体素子。
【請求項１９】  電力用半導体素子の製造方法であって、
第１導電型ベース層を形成することと、
前記第１導電型ベース層の一方の表面に第２導電型ベース層を選択的に形成することと、
前記第２導電型ベース層の表面に第１導電型ソース層を選択的に形成することと、
前記第１導電型ベース層の一方及び他方の表面の１つにドレイン層を選択的に形成することと、
前記ドレイン層上に第１の主電極を形成することと、
前記第１導電型ソース層上及び前記第２導電型ベース層上に第２の主電極を形成することと、
第１絶縁部と第２絶縁部とを含み、前記第１導電型ソース層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させてゲート絶縁膜を形成することと、
前記第１絶縁部と前記第２絶縁部の上方にゲート電極を形成することと、を具備し、
前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さいことを特徴とする電力用半導体素子の製造方法。
【請求項２０】  前記第１絶縁部は、前記第１導電型ソース層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項１９記載の電力用半導体素子の製造方法。
【請求項２１】  前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きいことを特徴とする請求項２０記載の電力用半導体素子の製造方法。
【請求項２２】  前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さいことを特徴とする請求項２０記載の電力用半導体素子の製造方法。
【請求項２３】  前記第２絶縁部の厚さは勾配を持ち、前記第１導電型ソース側の厚さは、前記第１導電型ベース層側の厚さよりも小さいことを特徴とする請求項２０記載の電力用半導体素子の製造方法。
【請求項２４】  前記ゲート電極は、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有することを特徴とする請求項１９乃至２３のいずれか１つに記載の電力用半導体素子の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明は上記事情を考慮してなされたもので、低いオン電圧を維持しつつ高い負荷短絡耐量を同時に実現し得る電力用半導体素子及びその製造方法を提供することにある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の態様は、電力用半導体素子であって、第１導電型ベース層と、前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、前記第１導電型ベース層の一方及び他方の表面の１つに選択的に形成されたコレクタ層と、前記コレクタ層上に形成された第１の主電極と、前記第１導電型エミッタ層上及び前記第２導電型ベース層上に形成された第２の主電極と、第１絶縁部と第２絶縁部とを含み、前記第１導電型エミッタ層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させて形成されたゲート絶縁膜と、前記第１絶縁部と前記第２絶縁部の上方に形成されたゲート電極と、を具備し、前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さい。
また、本発明の第２の態様は、第１の態様において、前記第１絶縁部は、前記第１導電型エミッタ層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されている。
また、本発明の第３の態様は、第２の態様において、前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明の第４の態様は、第２の態様において、前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さい。
また、本発明の第５の態様は、第２の態様において、前記第２絶縁部の厚さは勾配を持ち、前記第１導電型エミッタ側の厚さは、前記第１導電型ベース層側の厚さよりも小さい。
また、本発明の第６の態様は、第１乃至第５のいずれか１つの態様において、前記ゲート電極は、前記第１導電型エミッタ層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、本発明の第７の態様は、電力用半導体素子の製造方法であって、第１導電型ベース層を形成することと、前記第１導電型ベース層の一方の表面に第２導電型ベース層を選択的に形成することと、前記第２導電型ベース層の表面に第１導電型エミッタ層を選択的に形成することと、前記第１導電型ベース層の一方及び他方の表面の１つにコレクタ層を選択的に形成することと、前記コレクタ層上に第１の主電極を形成することと、前記第１導電型エミッタ層上及び前記第２導電型ベース層上に第２の主電極を形成することと、第１絶縁部と第２絶縁部とを含み、前記第１導電型エミッタ層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させてゲート絶縁膜を形成することと、前記第１絶縁部と前記第２絶縁部の上方にゲート電極を形成することと、を具備し、前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さい。
また、本発明の第８の態様は、第７の態様において、前記第１絶縁部は、前記第１導電型エミッタ層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されている。
また、本発明の第９の態様は、第８の態様において、前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きい。
また、本発明の第１０の態様は、第８の態様において、前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さい。
また、本発明の第１１の態様は、第８の態様において、前記第２絶縁部の厚さは勾配を持ち、前記第１導電型エミッタ側の厚さは、前記第１導電型ベース層側の厚さよりも小さい。
また、本発明の第１２の態様は、第７乃至第１１のいずれか１つの態様において、前記ゲート電極は、前記第１導電型エミッタ層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有する。
また、本発明の第１３の態様は、電力用半導体素子であって、第１導電型ベース層と、前記第１導電型ベース層の一方の表面に選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型ソース層と、前記第１導電型ベース層の一方及び他方の表面の１つに選択的に形成されたドレイン層と、前記ドレイン層上に形成された第１の主電極と、前記第１導電型ソース層上及び前記第２導電型ベース層上に形成された第２の主電極と、第１絶縁部と第２絶縁部とを含み、前記第１導電型ソース層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させて形成されたゲート絶縁膜と、前記第１絶縁部と前記第２絶縁部の上方に形成されたゲート電極と、を具備し、前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さい。
また、本発明の第１４の態様は、第１３の態様において、前記第１絶縁部は、前記第１導電型ソース層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、本発明の第１５の態様は、第１４の態様において、前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きい。
また、本発明の第１６の態様は、第１４の態様において、前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さい。
また、本発明の第１７の態様は、第１４の態様において、前記第２絶縁部の厚さは勾配を持ち、前記第１導電型ソース側の厚さは、前記第１導電型ベース層側の厚さよりも小さい。
また、本発明の第１８の態様は、第１３乃至第１７のいずれか１つの態様において、前記ゲート電極は、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、本発明の第１９の態様は、電力用半導体素子の製造方法であって、第１導電型ベース層を形成することと、前記第１導電型ベース層の一方の表面に第２導電型ベース層を選択的に形成することと、前記第２導電型ベース層の表面に第１導電型ソース層を選択的に形成することと、前記第１導電型ベース層の一方及び他方の表面の１つにドレイン層を選択的に形成することと、前記ドレイン層上に第１の主電極を形成することと、前記第１導電型ソース層上及び前記第２導電型ベース層上に第２の主電極を形成することと、第１絶縁部と第２絶縁部とを含み、前記第１導電型ソース層と前記第１導電型ベース層間の前記第２導電型ベース層の表面に直接接触させてゲート絶縁膜を形成することと、前記第１絶縁部と前記第２絶縁部の上方にゲート電極を形成することと、を具備し、前記第２絶縁部のキャパシタンスの容量は、前記第１絶縁部のキャパシタンスの容量よりも小さい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、本発明の第２０の態様は、第１９の態様において、前記第１絶縁部は、前記第１導電型ソース層に近い位置に形成され、前記第２絶縁部は、前記第１導電型ベース層に近い位置に形成されていることを特徴とする請求項１９記載の電力用半導体素子の製造方法。
また、本発明の第２１の態様は、第２０の態様において、前記第２絶縁部の厚さは、前記第１絶縁部の厚さよりも大きい。
また、本発明の第２２の態様は、第２０の態様において、前記第２絶縁部の比誘電率は、前記第１絶縁部の比誘電率よりも小さい。
また、本発明の第２３の態様は、第２０の態様において、前記第２絶縁部の厚さは勾配を持ち、前記第１導電型ソース側の厚さは、前記第１導電型ベース層側の厚さよりも小さい。
また、本発明の第２４の態様は、第１９乃至第２３のいずれか１つの態様において、前記ゲート電極は、前記第１導電型ソース層の表面から前記第２導電型ベース層を貫通して前記第１導電型ベース層の途中の深さまで達するように形成されたトレンチの内部に前記第１絶縁部と前記第２絶縁部とを介して埋め込まれているトレンチ構造を有する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
【発明の効果】
上述したように本発明によれば、低いオン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電流を抑えることによって高い負荷短絡耐量を実現し得る電力用半導体素子及びその製造方法を提供することができる。