【事件の表示】
　平成　２年特許願第５０６４７８号「多状態ＥＥＰＲＯＭの読み書き回路および技術」拒絶査定に対する審判事件［平成　２年１０月１８日国際公開、ＷＯ９０／１２４００、平成　４年１２月１７日国内公表、特表平　４−５０７３２０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成２年４月１２日（優先権主張１９８９年４月１３日，米国）の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１３年５月２５日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「メモリセルをもつＥＥＰＲＯＭシステムでデータをプログラムする方法で、前記セルは前記セルに印加された適当な電圧に対応して変更可能な電荷レベルを保持する電気的フローティングゲートを含み、それによって、前記セルを読み出すことにより検出可能な可変のしきい値レベルを確立する方法において：
　前記データにしたがって、前記適当な電圧を複数の前記メモリセルに並列に印加することにより前記複数のメモリセルのフローティングゲートの電荷レベルを変化させ、
　前記複数のメモリセルの前記しきい値レベルを別々に検出し、そして前記複数のメモリセルが望まれたしきい値レベルに達したことが検出されるとただちに前記複数のメモリセルの個々ヘの前記適当な電圧の印加を終了し、前記すべての複数のセルが望まれたしきい値レベルに達したことが検出されるまで、前記データにしたがって、前記適当な電圧を前記複数のセル以外に印加しつづけるメモリセルをもつＥＥＰＲＯＭシステムでデータをプログラムする方法。」
　
２．引用例記載の発明
　原査定の拒絶の理由に引用した特開昭６２−１８８１００号公報（以下、「引用例」という。）には、図面第２図及び第３図に関して、以下の記載がなされている。
（ａ）次に、第２図の回路による書込方法を第３図を参照しながら説明する。データピン１１１に０の書込データ信号Ｄ１が入力され、ＯＲ回路１０１から０のデータ信号１０１ａが出力されているとする。この０のデータ信号１０１ａはゲート４１に与えられ、ドライバー・イネーブル（バー）信号がローレベルとなり、書込（バー）信号がローレベルとなってＥＰＲＯＭ１の設定されたアドレスのビットに一定時間の１パルスを書込むことによって０のデータ信号１０１ａが書込まれる。この後、読出（バー）信号がローレベルとなってＥＰＲＯＭ１から読出データ信号１１ａが出力される。このとき、まだビットのしきい値電圧はパス状態になっていないので読出データ信号１１ａは１となる。ＥＯＲ回路５１は０のデータ信号１０１ａと一致を判定してハイレベルのビット判定信号５１ａを出力する。この後、ストローブ（バー）信号がローレベルとなってＯＲ回路６１はハイレベルのビット判定信号５１ａを取込み、ＯＲ回路６１からハイレベルのビット信号６１ａが出力される。このとき、クリア（バー）信号はハイレベルになっているので、フリップフロップ回路７１からローレベルのビットパス信号が出力される。次に、まだ書込データ０の読出が可能でないのでＯＲ回路１０１出力は変化せず０のデータ信号１０１ａが出力され、この０のデータ信号１０１ａが同一ビットに再書込される。０のデータ信号１０１ａと読出データ信号１１ａとの一致の判定などからなるサイクル動作は０の読出データ信号１１ａが出力されるまで、すなわちビットしきい値電圧がパス状態になるまで何回も繰返される。（公報第４頁左下欄第１３行〜第５頁左上欄第４行）
（ｂ）再書込によって、データ信号１０１ａと読出データ信号１１ａとが一致して０を書込むべきビットのしきい値電圧がパス状態となったとき（第３図において３パルス目でパス状態）ＥＯＲ回路５１はローレベルのビット判定信号５１ａを出力する。この後、ストローブ（バー）信号がローレベルになってＯＲ回路６１はローレベルのビット判定信号５１ａを取込み、ＯＲ回路６１からローレベルのビット信号６１ａが出力される。このとき、クリア（バー）信号はハイレベルになっているのでローレベルビット信号６１ａはフリップフロップ回路７１に記憶され、フリップフロップ回路７１からハイレベルのビットパス信号８１ａが出力される。（公報第５頁左上欄第７行〜同欄末行）
（ｃ）以上のような書込動作は残りのドライバ・コンパレータ回路３ｎ等についてもドライバ・コンパレータ回路３１の書込動作と並列に行なわれ、同一アドレス内の各ビットに０または１の書込データ信号が書込まれる。そして、同一アドレス内のすべてビットのしきい値電圧がパス状態となったときアドレスのすべてのビットの読出が可能となり、各ドライバ・コンパレータ回路からのビットパス信号８１ａ〜８ｎはすべてハイレベルとなって、ＮＡＮＤ回路１３からローレベルのアドレスパス信号（バー）がアドレスパス信号線１４に出力され次のアドレスが設定される。このとき、クリア（バー）信号がローレベルになってフリップフロップ回路７１に記憶されたパス状態のビット信号６１ａはクリアされ、フリップフロップ回路７１出力はローレベルとなって次のアドレスの書込へと続いていく。（公報第５頁左下欄第４行〜同欄末行）
　そして、上記引用例に記載されている発明においても、ＥＰＲＯＭ系のＥＰＲＯＭ（１）に書込んだデータを必要に応じて読出すことができるものであるから、メモリセルを読み出すことにより検出可能な可変のしきい値レベルを確立することは当然に行なっており、また、上記（ａ）に記載されている「書込データ信号Ｄ１」に応じた適当な電圧は、図面第２図のＥＰＲＯＭ（１）内の複数のメモリセルに同時に書込信号として供給され、これにより該メモリセルの電荷蓄積部の電荷レベルを変化させていることは明らかである。また、上記（ｂ）及び（ｃ）の記載から、複数のメモリセルのしきい値レベル別々に検出し、上記複数のメモリセルの全てが望まれたしきい値レベルに達したことが検出されるとただちに前記複数のメモリセルの個々への書込データ信号Ｄ１の印加を終了することは明らかである。また、上記（ｂ）及び（ｃ）の記載から、すべてのメモリセルが望まれたしきい値レベルに達したことが検出されるまで、前記書込データ信号にしたがって、適当な電圧を前記複数のメモリセルの中で望まれたしきい値レベルに達していないメモリセルに印加し続けていることは明らかである。
　以上のことから、上記引用例には、
　メモリセルをもつＥＰＲＯＭ系で書込データ信号Ｄ１をプログラムする方法で、前記メモリセルは前記メモリセルに印加された適当な電圧に対応して変更可能な電荷レベルを保持する電荷蓄積部を含み、それによって、前記メモリセルを読み出すことにより検出可能な可変のしきい値レベルを確立する方法において、
　前記書込データ信号Ｄ１にしたがって、前記適当な電圧を複数の前記メモリセルに並列に印加することにより前記複数のメモリセルの電荷蓄積部の電荷レベルを変化させ、
　前記複数のメモリセルの前記しきい値レベルを別々に検出し、そして前記複数のメモリセルが望まれたしきい値レベルに達したことが検出されるとただちに前記複数のメモリセルの個々ヘの前記適当な電圧の印加を終了し、
　前記複数のメモリセルが望まれたしきい値レベルに達したことが検出されるまで、前記書込データ信号Ｄ１にしたがって、前記適当な電圧を前記複数のメモリセルの中で望まれたしきい値レベルに達していないメモリセルに印加しつづけるメモリセルをもつＥＰＲＯＭ系でデータをプログラムする方法、が記載されている。
　
３.本願発明と引用例記載の発明との対比・判断
　本願発明と上記引用例に記載されている発明とを対比すると、上記引用例に記載されている発明の「系」及び「書込データ信号Ｄ１」は、本願発明の「システム」及び「データ」にそれぞれ相当し、本願発明の「ＥＥＰＲＯＭ」及び引用例に記載されている「ＥＰＲＯＭ」は共に、電気的にプログラム可能な不揮発性メモリという上位の概念で表現することができ、また、本願発明の「電気的フローティングゲート」は、電荷蓄積部という上位の概念で表現することができるので、両者の発明は共に、
「メモリセルをもつ電気的にプログラム可能な不揮発性メモリでデータをプログラムする方法で、前記セルは前記セルに印加された適当な電圧に対応して変更可能な電荷レベルを保持する電荷蓄積部を含み、それによって、前記セルを読み出すことにより検出可能な可変のしきい値レベルを確立する方法において：
　前記データにしたがって、前記適当な電圧を複数の前記メモリセルに並列に印加することにより前記複数のメモリセルの電荷蓄積部の電荷レベルを変化させ、
　前記複数のメモリセルの前記しきい値レベルを別々に検出し、そして前記複数のメモリセルが望まれたしきい値レベルに達したことが検出されるとただちに前記複数のメモリセルの個々ヘの前記適当な電圧の印加を終了し、
　前記複数のセルが望まれたしきい値レベルに達したことが検出されるまで、前記データにしたがって、前記適当な電圧を望まれたしきい値レベルに達していないセルに印加しつづけるメモリセルをもつ電気的にプログラム可能な不揮発性メモリシステムでデータをプログラムする方法。」である点で一致し、以下の点で相違しているものと認められる。
＜相違点＞
（１）本願発明では、電気的にプログラム可能な不揮発性メモリとして、フローティングゲートを有するＥＥＰＲＯＭを用いているのに対して、上記引用例に記載されている発明では、電荷蓄積部を有するＥＰＲＯＭを用いている点。
（２）本願発明では、メモリセルを複数のメモリセル群からなる複数のブロックに分け、このブロック毎にベリファイを行い、すべての複数のセルが望まれたしきい値レベルに達したことが検出されるまで、データにしたがって、適当な電圧を前記複数のセル以外に印加し続けるように構成しているのに対して、上記引用例に記載されている発明では、メモリセルを複数のブロックに分けるように構成していないので、複数のメモリセルが望まれたしきい値レベルに達したことが検出されるまで、書込データ信号にしたがって、適当な電圧を前記複数のメモリセルの中で望まれたしきい値レベルに達していないメモリセルに印加しつづけるように構成している点。
＜相違点の検討＞
　そこで、上記相違点（１）について検討すると、フローティングゲートを有するＥＥＰＲＯＭを電気的にプログラム可能な不揮発性メモリとして用いることは従来周知の技術事項であり（もし必要ならば、特開昭６２−２１９２９６号公報又は特開昭６３−２２９８６０号公報又は特開昭６３−２６６８８５号公報を参照されたい。）、且つ、ＥＰＲＯＭのデータの書込み方法に関する技術をＥＥＰＲＯＭのデータ書込み方法に関する技術に適用することは当業者が適宜なし得るものであるから、上記引用例に記載されているＥＰＲＯＭに代えてフローティングゲートを有するＥＥＰＲＯＭを用いて本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（２）について検討すると、ＥＥＰＲＯＭにおいて、メモリセルを複数のメモリブロックに分け、この分けたメモリブロック毎にデータを書込むことは従来周知の技術事項であるから（もし、必要ならば特開昭６３−２１１２００号公報又は特開昭６３−２２９６９８号公報を参照されたい。）、上記引用例に記載されいるメモリセルを複数のブロックに分け、この複数に分けたブロック毎にベリファイを行い、すべての複数のセルが望まれたしきい値レベルに達したことが検出されるまで、データにしたがって、適当な電圧を前記複数のセル以外に印加し続けるようにして本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　なお、審判請求人は審判請求書において、「４）本願発明は、メモリにおける新規で進歩性をもつメモリシステムとその方法を提供するものである。すなわち、メモリへユーザデータの正常なメモリのプログラムにおけるビット毎の禁止をし、それにより、１つのセル中に１ビットを越える異なるしきい値を実現することができる。このような、１つのセル中に１ビットを越える異なるしきい値を実現することができる構成は前記引用文献のいずれにも記載されていない。」と主張しているが、請求項１に係る本願発明には、しきい値が１ビットを越えることに関して全く記載されておらず、上記審判請求人の主張は特許請求の範囲の記載に基づかないものであって採用することができない。
　
４.むすび
　以上のとおりであるから、本願発明は上記引用例に記載された発明及び従来周知の技術事項に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。　
　よって、結論のとおり審決する。