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　平成５年特許願第２０号「集積回路」拒絶査定に対する審判事件［平成６年７月２２日出願公開、特開平６−２０２９６４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本件発明
　本願は、平成５年１月４日の出願であって、その請求項１に係る発明は、平成１４年６月２１日付けの手続補正書で補正された特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本件発明」という。）
「外部のメモリとデータ転送を行ないながら、指定されたデータ処理を行なう集積回路において、
　前記メモリに対してメモリアクセスを行なうとき、アクセス対象となる番地のアドレスデータを生成するアドレスデータ発生回路と、
　このアドレスデータ発生回路によって生成されたアドレスデータを取り込んでこれを前記メモリに出力するアドレスバッファと、
　前記メモリに対してメモリアクセスを行なうときのオペランドが格納されるオペランドバッファと、
　前記アドレスバッファに格納されているアドレスデータを取り込んで一時記憶するレジスタと、
　予め設定されている退避条件が満たされたとき、前記アドレスバッファのアドレスデータを前記レジスタに退避させた後、前記アドレス発生回路を制御してオペランドの退避アドレスを発生して前記オペランドバッファのオペランドをメモリに退避させるとともに、前記レジスタのアドレスデータを前記オペランドバッファに転送した後、前記アドレス発生回路を制御して前記アドレスデータの退避アドレスデータを発生させて退避対象となる前記アドレスデータを前記メモリに退避させる退避処理回路と、を有し、
　前記退避処理回路は、更に、前記退避条件が満たされたとき、再度、同一のメモリアクセスを繰り返す処理またはオペランドに関する情報の退避処理のいずれか一方を行うことを特徴とする集積回路。」
　
２．引用例
　これに対して、当審における、平成１４年４月１６日付けで通知した拒絶理由に引用した特開昭５９−２４３４７号公報（以下、「引用刊行物」という。）には、次の事項が記載されている。
（１）「本発明の目的は、対外部とのデータ転送と内部の処理を並列動作させているマイクロプログラム制御のデータ処理装置において、外部とのデータ転送中に各種の例外的条件に遭遇したときに例外的条件処理後、この条件発生時に実行しようとしていたマイクロ命令から再実行可能なマイクロ命令実行制御方法を提供することにある。
　上記の目的を達成するための方法の概要は次の通りである。まず、マイクロ命令でデータ転送を指定した際、転送条件がレジスタに記憶される。このデータ転送サイクル中に例外的条件が発生すると、データ転送サイクルと並列に動いていたマイクロ命令シーケンスの実行を中断し、マイクロ命令レベルの割込みを起こす。この時、中断されたマイクロ命令シーケンスを後で再開できる様に、例外的条件発生時に実行しようとしていたマイクロ命令のアドレスを退避する。マイクロ命令レベルの割込み処理ルーチンでは、レジスタに記憶されていた転送条件を退避しておく。例外的条件が例えば、データ転送中のエラーであつた場合に、このデータ転送を何回も再試行する必要がある。このため、割込み処理ルーチンでは、退避した転送条件をレジスタに回復し、この条件に従がつたデータ転送を指示するマイクロ命令を発行し、エラーの起きたデータ転送サイクルだけを再実行する。この時、再実行される動作は、データ転送サイクルだけであり、割込みルーチンに入る前に、データ転送サイクルと並列に動いていたマイクロ命令の動作は、再実行されない。このため、データ転送の再実行が成功すれば、割込み時に退避しておいたマイクロ命令アドレスで指されるマイクロ命令から実行を再開しても、全く矛盾なく処理を進めることが可能となる。
　以下、本発明の一実施例の説明を行なう。本実施例は、汎用計算機のアーキテクチヤを実現可能としたマイクロプロセツサであり、計算機の基本処理部（Basic Processing Unit，以下、ＢＰＵと略す）を１チツプのＬＳＩで構成し、外付けのコントロール・ストレジ（以下、ＣＳと略す）内に命令処理、割込み処理、エラー処理などのマイクロプログラムを格納する。これにより、ＢＰＵチツプと外付けＣＳで計算機の中央処理部が構成される。
　第１図にＢＰＵチツプ１１０の構成を示す。本図には、発明に関係のある要素だけを示している。チツプ外のコントロール・ストレジ２９０にマイクロプログラムが格納されており、そこから、チツプ内のマイクロ命令レジスタＭＩＲ１３０にマイクロ命令がラツチされる。マイクロ命令のシーケンス制御は、チツプ内のマイクロプログラム・シーケンサＳＥＱ１２０が行ない、マイクロ・アドレス４６０をＣＳ２９０に送出する。各種の演算は、ＡＬＵ１９０を使う。ＡＬＵ１９０に対する入力バスはＡＢＵＳ３００，ＢＢＵＳ３１０で、出力バスはＣＢＵＳ３３０である。ワーク・レジスタ２００は、ＷＲ０からＷＲ７までの８本のレジスタからなり、ＡＢＵＳ，ＢＢＵＳ，ＣＢＵＳにつながる。主にチツプ内の演算は、ワーク・レジスタ２００にオペランドを格納し、ＡＬＵ１９０を通して演算し、結果を再びワーク・レジスタ２００に格納する。データ・パス・レジスタＤＰＲ２１０は、チツプ外部とのデータ転送用のレジスタであり、外部からデータをリードする時、外部データ・バス５３０からのデータがＤＰＲ２１０にラツチされる。また、外部にデータをライトする時、ＤＰＲ２１０にライトデータを予めセツトしておく。また、ＤＰＲ２１０は、演算用のワーク・レジスタとしても、使用可能である。外部データ・バス５３０から、リード・データをＤＰＲ２１０にラツチする時、パリテイチエツク回路ＰＣ２５０によつて、パリテイのチエツクを行ない、その結果パリテイ・エラーが発生したか否かが、エラーフリツプ・フロツプ２４０にセツトされる。また、外部データ・バス５３０にライト・データを送出する時、パリテイ発生回路２６０によつて、パリテイを付加する。
　アドレス・パス・レジスタＡＰＲ２２０は、対外部とのデータ転送時のアドレスを保持しておくためのレジスタである。このアドレスは、メモリの論理アドレスであつたり、あるいは、Ｉ／Ｏレジスタのアドレスであつたりする。ＡＰＲ２２０の内容は、パリテイ発生回路２３０によつて、パリテイを付加されて、外部アドレス５４０として、チツプの外に出される。ＡＰＲ２２０へは、ＡＢＵＳ３００を通してワーク・レジスタ２００に格納されていたアドレスがラツチされる。この様に、ＡＬＵ１９０の入力バス３００にＡＰＲ２２０がつながつているために、ワーク・レジスタ２００内のアドレスをＡＰＲ２２０がラツチするマシンサイクルと同一のマシン・サイクル内で、ＡＬＵ１９０でのアドレス演算が可能となつている。これは、処理の高速化につながる。また、ＡＰＲ２２０の出力が、ＢＢＵＳ３１０につながつているため、この経路を通して、ＡＰＲ２２０の内容が、ワーク・レジスタ２００に読み込める。これより、後述するようにアドレス情報の退避が可能である。」（第２頁左上欄第２０行目乃至第３頁右上欄第１４行目）
（２）「以上の様に、メモリ・リードとチップ内部の演算動作が並列に進行することによつて、処理の高速性が達成される。また、データ転送中に、ＤＰＲ２１０をアクセスするとマイクロ命令の実行が停止するので、マイクロプログラムを書く場合に、詳細なタイミングを気にする必要がなく、また、チップ外部のタイミング設計も楽になる。
　次に、データ転送中に例外的条件が発生した場合について考える。本発明は、この様な状況にうまく対処するための有効な手段を与える。前述したメモリ・リード中に発生する例外的条件としては、チツプからパリテイを付加して送出するアドレスに対し、外部でパリテイ・エラーを検出した場合、メモリからリードしたデータに対し、チツプの外部でエラーを検出した場合、リード・データをチツプの内部に持つて来た時、チツプ内部のＰＣ２５０でパリテイ・エラーを検出した場合などのエラー条件と、チツプ外部でアドレス変換をする際に、ＴＬＢ（Translation Lookaside Buffer）（図示せず）に対応する論理アドレスと実アドレスのペアがエントリされていなかつた場合（not in TLB）、あるいは、アクセス例外にひつかかつた場合などがある。以上の例外的条件のうち、チツプ内部でパリテイ・エラーを検出した場合と、not in TLBの場合について、その際に取る処理方式を説明し、その中で、本発明の有効性を示す。
　第３図の様に、メモリ・リードのデータ転送サイクルで、リード・データをチツプ内部のパリテイ・チエツク回路ＰＣ２５０でチエツクした結果、データ・パリテイ・エラーＤＴＰＥＲＲ６００が報告された場合を考える。この場合、このエラーが間欠点なものであることも考えて、このデータ転送を何回か再試行してみる。エラーが検出されるのは、第４図における第４サイクルの始め４１であり、この間にマイクロ命令は、３１，３２が実行されワーク・レジスタＷＲ０，ＷＲ３の内容は既に変わつている。このため、通常は、エラーを起こしたデータ転送だけを後から再試行するのは難かしいために、あるまとまつた処理の先頭までもどつて、例えば、命令処理マイクロプログラムの先頭までもどつて、そこから、エラーを起こしたデータ転送サイクルを含めた形で再試行しているか、あるいは、再試行不可能として、緊急マシンチエツク要因が発生したとしていた。本方式では、前述したマイクロ命令機能、金物を利用して、第５図，第６図の様にエラー発生のデータ転送サイクルだけを再実行している。
　第４図の４１のタイミングでデータ・パリテイ・エラーＤＴＰＥＲＲ６００が立上がると、ＳＥＱ１２０に報告され、トラツプが生じる。ここでトラツプとは、マイクロ命令・レベルの割込みで、マイクロ命令３３のマイクロアドレスが第８図のＳＥＱ１２０内のスタツク７１０に積まれ、トラツプ先の割込み処理マイクロプログラムの先頭マイクロ命令アドレスがトラツプ先アドレス生成回路７２０で発生され、そのアドレスがマイクロアドレスレジスタＭＡＤＲ７００にラツチされ、マイクロアドレス線４６０に送出される。これにより、ＣＳ２９０に格納されている先頭マイクロ命令が読み出され、ＭＩＲ１３０にラツチされ、実行を開始する。データ転送サイクル中に発生する例外的条件によるトラツプ要求は、ＤＴＰＥＲＲ６００以外に、外部トラツプ要求信号３５０から、入つてくるものもある。これらの信号は、第８図のトラツプ制御７３０で、認識されると上記のようにトラツプ動作が起きる。トラツプが生じない場合には、ＭＡＤＲ７００の値を＋１した通常のマイクロ命令シーケンスのアドレスがセレクタ７４０で選ばれる。第５図のマイクロ命令５１は、トラツプ先の割込み処理マイクロプログラムの先頭マイクロ命令で、ここでは、ＤＰＲ２１０をアクセスして、トラツプに入る前に起動をかけたデータ転送が終るまで待つ。ここではデータ転送中にＤＰＲ２１０をアクセスすると、マイクロ命令の実行が待たされる性質を利用している。次にトラツプに入る直前に行なつていたデータ転送に関連する情報を退避する（マイクロ命令５２）。これは、トラツプの要因解析時に、チツプ外のレジスタを読むためにデータ転送サイクルを使うため、ここで、トラツプに入る前のデータ転送情報を退避しておく必要がある。これらの情報は、ＡＰＲ２２０，ＤＰＲ２１０，Ｒ／Ｗ／６０，ＮＭ１７０，ＣＹＣ１８０に保持されており、また、これらのレジスタは、マイクロ命令でリード可能となつているために退避が可能である。退避先はチツプ内のローカル・ストレジ（図示せず）であつたり、あるいは、チツプ外のメイン・ストレジ（図示せず）であつたりする。次に他のワーク・レジスタなどの情報も退避する（マイクロ命令５３）。次にトラツプを起こした要因を解析し、要因別の処理ルーチン５５，５６，……に分岐する（マイクロ命令５４）。要因は、チツプ内のエラーＦ／Ｆ２４０に保持されている場合と、チツプの外部の要因レジスタ（図示せず）に保持されている場合がある。今回の場合には、エラーＦ／Ｆ２４０に１が立つていることから、データ転送再試行ルーチン５５に分岐する。第６図は、データ転送再試行ルーチンの処理を書いたものである。最初にＷＲ７に１６をセツトする（マイクロ命令６１）。これは、再試行する最大回数である。次に第５図のマイクロ命令５２で退避したＤＰＲ２１０，Ｒ／Ｗ１６０，ＮＭ１７０，ＣＹＣ１８０の内容を回復する（マイクロ命令６２）。これはそれぞれのレジスタがマイクロ命令でライトできるため可能である。また、５２で退避したアクセス情報をＷＲ２に回復し（マイクロ命令６３）、ＩＮＤＩＲＥＣＴタイプのデータ転送起動マイクロ命令を発行する（マイクロ命令６４）。これにより、エラーを生じたデータ転送サイクルだけを、そのまま再実行できる。次に、ＤＰＲをアクセスして、データ転送が終了するまで待ち（マイクロ命令６５）、エラーＦ／Ｆ２４０をテストする（マイクロ命令６６）。ここで、エラーが有つても再びトラツプは発生しない。エラーが無かつた場合には、間欠エラーであつたとみなし、情報を回復した後リターンする（マイクロ命令６８）。リターンを指示するマイクロ命令６８がＭＩＲ１３０にセツトされたことがデコーダ２８０により解読されると、その解読信号４９０に応答して、ＳＥＱ１２０はスタツク７１０に退避されていたマイクロ命令３３のアドレスをＭＡＤＲ７００にラツチし、その結果、ＣＳ２９０からマイクロ命令３３が読出され、ＭＩＲにラツチされ、マイクロ命令３３から実行が再開される。この時には、ＤＰＲ２１０には正しいデータがセツトされている。もし、マイクロ命令６６の実行の結果、エラーが有つた場合には、今の処理を最大１６回繰返し（マイクロ命令６７，６９）、その途中でエラーがなくなれば、マイクロ命令６８に行き、エラーが依然として生じていれば、固定エラーとみなし、マシンチエツク割込み処理ルーチンに行く。」（第５頁右上欄第１８行目乃至第７頁左上欄第９行目）
　
　上記（１）の「本実施例は、汎用計算機のアーキテクチャを実現可能としたマイクロプロセツサであり、計算機の基本処理部（Basic Processing Unit，以下、ＢＰＵと略す）を１チツプのＬＳＩで構成し、外付けのコントロール・ストレジ（以下、ＣＳと略す）内に命令処理、割込み処理、エラー処理などのマイクロプログラムを格納する。これにより、ＢＰＵチツプと外付けＣＳで計算機の中央処理部が構成される。」という記載及び上記（２）の「以上の様に、メモリ・リードとチップ内部の演算動作が並列に進行することによつて、処理の高速性が達成される。」という記載から、引用刊行物１に記載されたものは、「チップ外のメモリとデータ転送を行ないながら、チップ内部でマイクロ命令により演算動作を行なう１チップＬＳＩ」であると認める。
　また、上記（１）の「各種の演算は、ＡＬＵ１９０を使う。ＡＬＵ１９０に対する入力バスはＡＢＵＳ３００，ＢＢＵＳ３１０で、出力バスはＣＢＵＳ３３０である。ワーク・レジスタ２００は、ＷＲ０からＷＲ７までの８本のレジスタからなり、ＡＢＵＳ，ＢＢＵＳ，ＣＢＵＳにつながる。主にチツプ内の演算は、ワーク・レジスタ２００にオペランドを格納し、ＡＬＵ１９０を通して演算し、結果を再びワーク・レジスタ２００に格納する。」「ＡＰＲ２２０へは、ＡＢＵＳ３００を通してワーク・レジスタ２００に格納されていたアドレスがラツチされる。この様に、ＡＬＵ１９０の入力バス３００にＡＰＲ２２０がつながつているために、ワーク・レジスタ２００内のアドレスをＡＰＲ２２０がラツチするマシンサイクルと同一のマシン・サイクル内で、ＡＬＵ１９０でのアドレス演算が可能となつている。」という記載から、引用刊行物１に記載されたものは、「チップ外のメモリに対してメモリ・リードを行なうとき、リード対象となる番地のアドレスを生成するＡＬＵ」と「アドレス・パス・レジスタＡＰＲに格納されるアドレスを一時記憶するワーク・レジスタＷＲ」を有すると認める。
　また、上記（１）の「アドレス・パス・レジスタＡＰＲ２２０は、対外部とのデータ転送時のアドレスを保持しておくためのレジスタである。このアドレスは、メモリの論理アドレスであつたり、あるいは、Ｉ／Ｏレジスタのアドレスであつたりする。」という記載から、引用刊行物１に記載されたものは、「ＡＬＵによって生成されたアドレスを取り込んでこれを前記チップ外のメモリに出力するアドレス・パス・レジスタＡＰＲ」を有すると認める。
　また、上記（１）の「データ・パス・レジスタＤＰＲ２１０は、チツプ外部とのデータ転送用のレジスタであり、外部からデータをリードする時、外部データ・バス５３０からのデータがＤＰＲ２１０にラツチされる。」という記載から、引用刊行物１に記載されたものは、「チップ外のメモリからメモリ・リードを行なうときのオペランドが格納されるデータ・パス・レジスタＤＰＲ」を有すると認める。
　また、上記（２）の「データ転送サイクル中に発生する例外的条件によるトラツプ要求は、ＤＴＰＥＲＲ６００以外に、外部トラツプ要求信号３５０から、入つてくるものもある。」「次にトラツプに入る直前に行なつていたデータ転送に関連する情報を退避する（マイクロ命令５２）。これは、トラツプの要因解析時に、チツプ外のレジスタを読むためにデータ転送サイクルを使うため、ここで、トラツプに入る前のデータ転送情報を退避しておく必要がある。これらの情報は、ＡＰＲ２２０，ＤＰＲ２１０，Ｒ／Ｗ／６０，ＮＭ１７０，ＣＹＣ１８０に保持されており、また、これらのレジスタは、マイクロ命令でリード可能となつているために退避が可能である。退避先はチツプ内のローカル・ストレジ（図示せず）であつたり、あるいは、チツプ外のメイン・ストレジ（図示せず）であつたりする。次に他のワーク・レジスタなどの情報も退避する（マイクロ命令５３）。」という記載から、引用刊行物１に記載されたものは、「例外的条件が発生したとき、アドレス・パス・レジスタＡＰＲに格納されているアドレスとデータ・パス・レジスタＤＰＲに格納されているオペランドを前記チップ外部のメイン・ストレジに退避させるマイクロプログラムシーケンサＳＥＱとコントロールストレジＣＳ」を有すると認める。
　また、上記（２）の「次にトラツプを起こした要因を解析し、要因別の処理ルーチン５５，５６，……に分岐する（マイクロ命令５４）。要因は、チツプ内のエラーＦ／Ｆ２４０に保持されている場合と、チツプの外部の要因レジスタ（図示せず）に保持されている場合がある。今回の場合には、エラーＦ／Ｆ２４０に１が立つていることから、データ転送再試行ルーチン５５に分岐する。」という記載から、引用刊行物１に記載されたものは、「例外的条件が発生したとき、データ転送関連情報の退避をしてからデータ転送再試行ルーチンを行う」と認める。
　よって、上記記載事項によると、引用刊行物には、
　チップ外のメモリとデータ転送を行ないながら、チップ内部でマイクロ命令により演算動作を行なう１チップＬＳＩにおいて、
　前記チップ外のメモリに対してメモリ・リードを行なうとき、リード対象となる番地のアドレスを生成するＡＬＵと、
　前記ＡＬＵによって生成されたアドレスを取り込んでこれを前記チップ外のメモリに出力するアドレス・パス・レジスタＡＰＲと、
　前記チップ外のメモリからメモリ・リードを行なうときのオペランドが格納されるデータ・パス・レジスタＤＰＲと、
　前記アドレス・パス・レジスタＡＰＲに格納されるアドレスを一時記憶するワーク・レジスタＷＲと、
　例外的条件が発生したとき、アドレス・パス・レジスタＡＰＲに格納されているアドレスとデータ・パス・レジスタＤＰＲに格納されているオペランドを前記チップ外部のメイン・ストレジに退避させるマイクロプログラムシーケンサＳＥＱとコントロールストレジＣＳと、を有し、
　前記マイクロプログラムシーケンサＳＥＱとコントロールストレジＣＳは、前記例外的条件が発生したとき、データ転送関連情報の退避をしてからデータ転送再試行ルーチンを行うマイクロ命令実行制御方法の発明（以下、「引用発明」という。）が記載されているものと認める。
　
３．対比
　本件発明と引用発明とを対比すると、引用発明の１チップＬＳＩは、マイクロ命令により演算動作を行なうのに対して、本件発明の集積回路は、論理回路により指定されたデータ処理を行なう点で一応相違するけれども、集積回路における制御を、マイクロ命令により行うことも、論理回路により行うことも、いずれも周知であって、どちらにより行うかは当業者が適宜選択すべき設計事項にすぎないので、引用発明の
（ア）チップ外のメモリとデータ転送を行ないながら、チップ内部でマイクロ命令により演算動作を行なう１チップＬＳＩ
（イ）前記チップ外のメモリに対してメモリ・リードを行なうとき、リード対象となる番地のアドレスを生成するＡＬＵ
（ウ）前記ＡＬＵによって生成されたアドレスを取り込んでこれを前記チップ外のメモリに出力するアドレス・パス・レジスタＡＰＲ
（エ）前記チップ外のメモリからメモリ・リードを行なうときのオペランドが格納されるデータ・パス・レジスタＤＰＲ
（オ）前記アドレス・パス・レジスタＡＰＲに格納されるアドレスを一時記憶するワーク・レジスタＷＲ
（カ）例外的条件が発生したとき、アドレス・パス・レジスタＡＰＲに格納されているアドレスとデータ・パス・レジスタＤＰＲに格納されているオペランドを前記チップ外部のメイン・ストレジに退避させるマイクロプログラムシーケンサＳＥＱとコントロールストレジＣＳ
は、それぞれ、本件発明の
（ア'）外部のメモリとデータ転送を行ないながら、指定されたデータ処理を行なう集積回路
（イ'）前記メモリに対してメモリアクセスを行なうとき、アクセス対象となる番地のアドレスデータを生成するアドレスデータ発生回路
（ウ'）このアドレスデータ発生回路によって生成されたアドレスデータを取り込んでこれを前記メモリに出力するアドレスバッファ
（エ'）前記メモリに対してメモリアクセスを行なうときのオペランドが格納されるオペランドバッファ
（オ'）前記アドレスバッファに格納されているアドレスデータを取り込んで一時記憶するレジスタ
（カ'）予め設定されている退避条件が満たされたとき、前記オペランドバッファのオペランドをメモリに退避させるとともに、退避対象となる前記アドレスデータを前記メモリに退避させる退避処理回路
に相当する。
　よって、本件発明と引用発明とは、どちらも、
　外部のメモリとデータ転送を行ないながら、指定されたデータ処理を行なう集積回路において、
　前記メモリに対してメモリアクセスを行なうとき、アクセス対象となる番地のアドレスデータを生成するアドレスデータ発生回路と、
　このアドレスデータ発生回路によって生成されたアドレスデータを取り込んでこれを前記メモリに出力するアドレスバッファと、
　前記メモリに対してメモリアクセスを行なうときのオペランドが格納されるオペランドバッファと、
　前記アドレスバッファに格納されているアドレスデータを取り込んで一時記憶するレジスタと、
　予め設定されている退避条件が満たされたとき、前記オペランドバッファのオペランドをメモリに退避させるとともに、退避対象となる前記アドレスデータを前記メモリに退避させる退避処理回路と、
を有する集積回路である点で一致し、次の点（Ａ）、（Ｂ）で相違する。
　相違点：
（Ａ）本件発明は、アドレスバッファのアドレスデータをレジスタに退避させた後、アドレス発生回路を制御してオペランドの退避アドレスを発生してオペランドバッファのオペランドをメモリに退避させ、レジスタのアドレスデータをオペランドバッファに転送した後、アドレス発生回路を制御してアドレスデータの退避アドレスデータを発生させて退避対象となるアドレスデータをメモリに退避させるのに対して、引用発明には、これらのことが明記されていない点。
（Ｂ）予め設定されている退避条件が満たされたとき、本件発明は、再度、同一のメモリアクセスを繰り返す処理またはオペランドに関する情報の退避処理のいずれか一方を行うのに対して、引用発明は、データ転送関連情報の退避をしてからデータ転送再試行ルーチンを行う点。
　
４．当審の判断
　相違点（Ａ）について：
　引用刊行物の第３頁右上欄第１０行目乃至第１４行目には、「また、ＡＰＲ２２０の出力が、ＢＢＵＳ３１０につながつているため、この経路を通して、ＡＰＲ２２０の内容が、ワーク・レジスタ２００に読み込める。これより、後述するようにアドレス情報の退避が可能である。」と記載され、該記載は、アドレス・パス・レジスタＡＰＲに格納されている退避対象となるアドレスをチップ外部のメイン・ストレジに退避させる前に、退避対象となるアドレスをワーク・レジスタＷＲに一時退避させることを示唆している。
　また、引用刊行物の第３頁左上欄第３行目乃至第５行目には、「また、外部にデータをライトする時、ＤＰＲ２１０にライトデータを予めセツトしておく。」と記載され、該記載は、ワーク・レジスタＷＲに一時退避した退避対象となるアドレスをデータ・パス・レジスタＤＰＲに転送した後に、チップ外部のメイン・ストレジに退避することを示唆している。
　そうすると、これらの示唆に基づいて、アドレス・パス・レジスタＡＰＲに格納されている退避対象となるアドレスをワーク・レジスタＷＲに一時退避させた後、ＡＬＵを制御してメイン・ストレジ内の退避アドレスを発生してデータ・パス・レジスタＤＰＲに格納されているオペランドをチップ外部のメイン・ストレジに退避させ、ワーク・レジスタＷＲに一時退避されている退避対象となるアドレスをデータ・パス・レジスタＤＰＲに転送した後、ＡＬＵを制御してメイン・ストレジ内の退避アドレスを発生させて退避対象となるアドレスをメイン・ストレジに退避させるようにすることは、当業者ならば容易に想到し得るものである。
　
　相違点（Ｂ）について：
　前記「予め設定されている退避条件が満たされたとき」とは、発明の詳細な説明の欄の記載を参酌することにより、「パリティエラーが発生したとき」と解する。
　そうすると、データ処理を行う集積回路において、パリティエラーが発生したとき、再度、同一のメモリアクセスを繰り返す処理を行うことも、不正データや不正データを検出したアドレス、すなわち、オペランドに関する情報を退避することも、いずれも周知（特開平２−１７８８６２号公報、特開平２−２８５４２７号公報、特開平４−７０９４２号公報、特開平４−１０２１４９号公報参照）であるから、これら周知技術を引用発明に適用することにより、予め設定されている退避条件が満たされたとき、再度、同一のメモリアクセスを繰り返す処理またはオペランドに関する情報の退避処理のいずれか一方を行うようにすることは、当業者ならば容易に想到し得るものである。
　
５．むすび
　したがって、本件発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。