【手続補正書】
【提出日】平成18年2月16日(2006.2.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】異種装置およびその製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  単独の基板に複数の異種回路装置を備えた異種装置の製造方法であって、
基板を設置するステップと、
該基板上に第一のイオン打ち込み保護層を形成するステップと、
該第一のイオン打ち込み保護層の一部を除去するステップと、
該部分的に除去された第一のイオン打ち込み保護層を使い、該基板上に第一の回路装置の高電圧ウェルをイオン打ち込みにより形成するステップと、
該基板上に第二のイオン打ち込み保護層を形成するステップと、
該第二のイオン打ち込み保護層の一部を除去するステップと、
該部分的に除去された第二のイオン打ち込み保護層を使い、該基板上に第二の回路装置の第一の低電圧ウェルをイオン打ち込みにより形成するステップと
を含むことを特徴とする異種装置の製造方法。
【請求項２】  請求項１に記載の製造方法であって、
さらに、該基板に少なくともひとつのマイクロマシンシステムに基づく素子を形成するステップを含むことを特徴とする異種装置の製造方法。
【請求項３】  異種装置であって、
基板と、
該基板内に形成される第一の回路装置の高電圧ウェルと、
該基板内に形成される第二の回路装置の第一の低電圧装置と
を備えることを特徴とする異種装置。
【請求項４】  異種装置の製造方法であって、
基板を設置するステップと、
マスキング、イオン打ち込み、酸化、薄膜蒸着、該基板のアニーリングを連続して行うことによって該基板上の複数の異種回路装置を形成するステップと、
を含むことを特徴とする異種装置の製造方法。
【請求項５】  請求項４に記載の製造方法であって、
さらに、該基板内に少なくともひとつのマイクロマシンシステムに基づく素子を形成するステップを含むことを特徴とする異種装置の製造方法。
【請求項６】  異種装置であって、
基板と、
該基板内に形成された複数の異種回路装置と、
を備えることを特徴とする異種装置。
【請求項７】  請求項６に記載の異種装置であって、
該基板内に形成された少なくともひとつのマイクロマシンシステムに基づく素子を備えることを特徴とする異種装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
【従来の技術】
複数の異なる、つまり異種の回路装置を利用したシステムが知られている。たとえば、マイクロマシンシステム（microelectromechanical system ：ＭＥＭＳ）に基づく光通信システムは、相補型金属酸化膜半導体（ＣＭＯＳ）回路、フォトダイオード、二重拡散型金属酸化膜半導体（ＤＭＯＳ）トランジスタ、バイポーラトランジスタ等に代表される各種の電子、光学装置を利用し、多様な機能を持たせている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
このようなシステムにおいては、異種回路装置の各々が異なるプロセスを使って別個のチップ上に製造される。その後、製造された回路装置を組み合わせて、システム全体のさまざまなコンポーネントが形成される。たとえば、光電子通信システムでは、フォトダイオード、相補型金属酸化膜半導体（ＣＭＯＳ）信号処理回路と高電圧ドライバ等の各種の異種集積回路チップが光システムにワイヤボンディングされ、信号変換または信号処理機能、機械的スイッチ等の機械的制御機能を果たす。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
【発明が解決しようとする課題】
異種回路装置を結合する従来の方法によれば、別々のチップを正確にボンディングするための時間と費用が余計にかかり、比較的大きなコンポーネントとなってしまう。これらのボンディング、アセンブリプロセスでは、システムにノイズも入り込む。実際の結合プロセスに加え、それぞれの種類の装置ごとに別のプロセスが必要であるため、コストが嵩み、作製時間が長くなるなどの問題があった。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の製造方法の各種の実施形態例によれば、異種装置は、基板を設置するステップと、マスキング、イオン打ち込みによる基板内への複数の異種回路装置の形成を連続して行うステップによって製造される。各種の実施形態において、少なくともひとつのマイクロマシンシステムに基づく素子が基板内に形成される。各種の実施形態において、少なくともひとつのフォトダイオードが基板内にイオン打ち込みによって形成される。各種の実施形態において、少なくともひとつの相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよび少なくともひとつの二重拡散金属酸化膜半導体（ＤＭＯＳ）トランジスタが基板内にイオン打ち込みによって形成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の製造方法の各種の実施形態例によれば、単独基板内に複数の異種回路装置を集積する製造方法は、基板を設置するステップと、基板上に第一のイオン打ち込み保護層を形成するステップと、第一のイオン打ち込み保護層の一部を除去するステップと、部分的に除去された第一のイオン打ち込み保護層を使って、基板内に第一の回路装置の高電圧ウェル（well）をイオン打ち込みにより形成するステップと、基板上に第二のイオン打ち込み保護層を形成するステップと、第二のイオン打ち込み保護層の一部を除去するステップと、部分的に除去された第二のイオン打ち込み保護層を使って、基板内に第二の回路装置の第一の低電圧ウェル（well）をイオン打ち込みによって形成するステップを含む。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
各種の実施形態において、第三のイオン打ち込み保護層が基板上に形成される。第三のイオン打ち込み保護層の一部が除去され、基板内に第二の回路装置の第二の低電圧ウェルがイオン打ち込みによって形成される。各種の実施形態において、高電圧ウェル、第一の低電圧ウェルおよび第二の低電圧ウェル各々の少なくとも一部の上に第一の酸化物層が形成される。各種の実施形態において、基板内へのイオン打ち込みにより、各トランジスタ装置のしきい値が調整される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
各種の実施形態において、第四のイオン打ち込み保護層が少なくとも酸化物層とポリシリコンゲートの上に形成される。第四のイオン打ち込み保護層の一部が除去され、部分的に除去された第四のイオン打ち込み保護層を使って、第一の回路装置の高電圧ウェルの中にＰボディ（P-body）がイオン打ち込みによって形成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
各種の実施形態において、第五のイオン打ち込み保護層が少なくとも酸化物層とポリシリコンゲートの上に形成される。第五のイオン打ち込み保護層の一部が除去され、部分的に除去された第五のイオン打ち込み保護層を使用して、Ｐボディ、高電圧ウェル、第二の回路装置の第一の低電圧ウェル内に少なくともひとつのＮ＋ソース／ドレインがイオン打ち込みによって形成される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
各種の実施形態において、第六のイオン打ち込み保護層が少なくとも酸化物層とポリシリコンゲートの上に形成される。第六のイオン打ち込み保護層の一部が除去され、部分的に除去された第六のイオン打ち込み保護層を使って、Ｐボディと第二の回路装置の第二の低電圧ウェル内に少なくともひとつのＰ＋ソース／ドレインがイオン打ち込みによって形成される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
各種の実施形態において、少なくとも酸化物層とポリシリコンゲートの上にパシベーション酸化物層が形成される。パシベーション酸化物層からＮ＋およびＰ＋ソース／ドレインの各々へと、複数のビアを形成してもよい。このような実施形態の場合、金属層はパシベーション酸化物層の上とビア（vias）の中に形成される。パシベーション酸化物層上の金属層の一部を除去し、複数の電気的相互接続を形成する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明による異種装置と製造方法によれば、多数の異種回路装置の組み合わせによって形成される異種装置を、より効率的に製造することができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明による異種装置と製造方法はそれぞれ、多数の異種回路装置の組み合わせによって形成される異種装置の製造コストを下げることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明による異種装置と製造方法はそれぞれ、多数の異種回路装置の組み合わせによって形成される異種装置を小型化することができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明による異種装置と製造方法はそれぞれ、多数の異種回路装置の組み合わせによって形成される異種装置を、より高い精度で製造することができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明による異種装置と製造方法はしたがって、信号対ノイズ比を改善し、信頼性、精度を向上させる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明による異種装置と製造方法はそれぞれ、単独基板内への複数の異種回路装置の集積を可能にする。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明による異種装置と製造方法はそれぞれ、高電圧ウェルを有する装置と低電圧ウェルを有する装置との単独基板内への集積を可能にする。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明による異種装置と製造方法はそれぞれ、単独基板内への複数の異種回路装置とマイクロマシンシステムベースの素子の集積を可能にする。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明の上記およびその他の特徴と利点は、本発明による異種装置と製造方法のさまざまな実施形態例に関する以下の詳細な説明において述べられ、またこの説明から明らかとなる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
【発明の実施の形態】
本発明の異種装置と製造方法の各種の実施形態例を、添付の図面を参照しながら以下、詳細に説明する。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図１から図３２は、本発明による製造方法の実施形態の一例の各ステップを示す。炉内に投入する前のクリーニング（プレファーネスクリーニング：prefurnace cleaning）等の従来の処理技術や、モニターウェハの使用等、当業者にとって明白な詳細については、簡潔さを期すために、実施形態の説明では割愛する。また、本発明にとって重要でないかぎり、高温炉での処理、エッチング時間といった具体的な詳細も、本発明から逸脱することなく各種のパラメータを利用できることから、説明しない。特にことわりがないかぎり、本明細書に記された詳細は大まかな範囲であり、合理的な変更が可能である。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図１では、実施形態の一例のプロセスをシリコンオンインシュレータ（ＳＯＩ）ウェハ１００から始めているが、同じ実施形態をバルクシリコン基板にも適用できる。シリコンオンインシュレータウェハ１００は、単結晶シリコン（ＳＣＳ）層１１０、シリコン基板１２０、その間にはさまれた絶縁層１３０を備える。単結晶シリコン（ＳＣＳ）層１１０の厚さは、たとえば、５μmである。また、単結晶シリコン（ＳＣＳ）層１１０とシリコン基板１２０には、所望の異種装置に応じて、ボロン等のドーピングによってｐ型シリコンが形成される。図３２に示すように、製造プロセスの一例により、単結晶シリコン（ＳＣＳ）層１１０内に、ＣＭＯＳトランジスタ１４０、ＤＭＯＳトランジスタ１５０、フォトダイオード１６０、マイクロマシンシステムベースの素子１７０が形成される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図５に示すように、第一の保護層２１２と高電圧ｎウェル１５２の上に第二のマスク２０２が形成される。第二のマスク２０２を使い、第一の保護層２１２の一部が、たとえばエッチング等で除去される。後述のように、第二のマスク２０２は、ＣＭＯＳトランジスタ１４０用のイオン打ち込み中、高電圧ｎウェル１５２のための保護層としての役割も果たす。このように、酸化物等の保護膜、フォトレジスト等のマスクが、イオン打ち込み保護層としての役割を果たす。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図１２に示すように、第四のマスク２０４が窒化物層２１８の上に形成される。第四のマスク２０４を使い、窒化物層２１８の一部が、たとえばエッチングによって除去される。トランジスタ装置について寸法の制御をより正確に行うためには、反応性イオンエッチング（ＲＩＥ）が使用される。第四のマスク２０４を設置した状態で、チャンネルストップ用のイオン打ち込みが行われる。次に、図１３に示すように、第四のマスク２０４が除去される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図１５に示すように、窒化物層２１８は、窒化物層２１８の上にあるすべての酸化物と一緒に、１回または複数回のウェットエッチングによって除去される。次に、図１６に示すように、パッド酸化物２１６がウェットエッチングによって除去される。ドライエッチングを使用すると、トランジスタの能動領域に損傷を与え（イオンによる衝撃のため）、トランジスタの性能が劣化する可能性がある。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
図２３に示すように、フィールド酸化物層１８０とポリシリコンゲート１８４の上に第七のマスク２０７が形成される。第七のマスク２０７を使用し、Ｎ＋ソース／ドレイン１５６がＰボディ１５４とＤＭＯＳトランジスタ１５０の高電圧ｎウェル１５２の各々にイオン打ち込みによって形成され、Ｎ＋ソース／ドレイン１４６がＣＭＯＳトランジスタ１４０の低電圧ｐウェルにイオン打ち込みによって形成される。次に、図２４に示すように、第七のマスク２０７が除去される。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図２５に示すように、第八のマスク２０８が、フィールド酸化物層１８０とポリシリコンゲート１８４の上に形成される。第八のマスク２０８を使用し、Ｐ＋ソース／ドレイン１５８がＤＭＯＳトランジスタ１５０のＰボディ１５４の中にイオン打ち込みによって形成され、Ｐ＋ソース／ドレイン１４８がＣＭＯＳトランジスタ１４０の低電圧ｎウェル１４４の中にイオン打ち込みによって形成される。次に、図２６に示すように、第八のマスク２０８は除去される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
Ｎ＋およびＰ＋ソース／ドレイン１４６，１５６および１４８，１５８のイオン打ち込みに関する上記の説明と同様に、所望のｐ−ｎ接合が単結晶シリコン層１１０の中にイオン打ち込みで形成され、図２７に示すようなフォトダイオード１６０が作られる。具体的には、フォトダイオード１６０の形成には、イオン打ち込み、アニーリング、誘電体の蒸着の各ステップが含まれる。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図２９に示すように、第九のマスク２０９がパシベーション酸化物層１８６の上に形成される。第九のマスク２０９を使って、複数のビア２２０がパシベーション酸化物層１８６からＮ＋およびＰ＋ソース／ドレイン１４６，１５６および１４８，１５８に形成される。反応性イオンエッチング（ＲＩＥ）および／またはフッ酸エッチング等、適当な技術を使ってビア２２０を形成できる。図３０に示すように、その後、第九のマスク２０９は除去される。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】  本発明の実施形態の一例によって複数の異種回路装置を備える異種装置を製造するために使用されるシリコンオンインシュレータウェハの断面図である。
【図２】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図３】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図４】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図５】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図６】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図７】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図８】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図９】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１０】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１１】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１２】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１３】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１４】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１５】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１６】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１７】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１８】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図１９】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２０】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２１】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２２】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２３】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２４】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２５】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２６】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２７】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２８】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図２９】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図３０】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図３１】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【図３２】  本発明によって複数の異種回路装置を備える異種装置を製造するための方法の一例の断面図である。
【符号の説明】
１００  シリコンオンインシュレータウェハ、１１０  単結晶シリコン層、１２０  シリコン基板、１４０  ＣＭＯＳトランジスタ、１４２  低電圧ｎウェル、１４４  低電圧ｐウェル、１４６，１５６  Ｎ＋ソース／ドレイン、１４８，１５８  Ｐ＋ソース／ドレイン、１５０  ＤＭＯＳトランジスタ、１５２  高電圧ｎウェル、１５４  Ｐボディ、１６０  フォトダイオード、１７０  マイクロマシンシステムに基づく素子、１８０  フィールド酸化物層、１８２  ゲート酸化物層、１８４  ポリシリコン層、１８６  パシベーション酸化物層、１８８  金属層、２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８，２０９  マスク、２１２，２１４  保護層、２１６  パッド酸化物、２１８  窒化物層、２２０  ビア。