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　平成１０年特許願第　４１９０７号「スイッチドライン型移相器」拒絶査定に対する審判事件［平成１１年　８月３１日出願公開、特開平１１−２３９００３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　　本願は平成１０年２月２４日の出願であって、その請求項１〜６に係る発明は、平成１２年７月３１日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１〜６の各請求項に記載されたとおりのものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりである。
　「基準伝送ライン及びディレイ伝送ラインの入力端子及び出力端子と、前記入力端子及び出力端子にシリーズにそれぞれ接続され、前記基準伝送ラインをドレイン電極として兼用して構成され入力側及び出力側に配置した第１のＦＥＴと、前記基準伝送ラインをソース電極として兼用して構成され前記入力側及び出力側のＦＥＴ間にパラレルに接続される複数の第２のＦＥＴと、前記入力端子及び出力端子にシリーズにそれぞれ接続され、前記ディレイ伝送ラインをドレイン電極として兼用して構成され入力側及び出力側に配置した第３のＦＥＴと、前記ディレイ伝送ラインをソース電極として兼用して構成され入力側及び出力側の両ＦＥＴ間にパラレルに接続される複数の第４のＦＥＴとを具有することを特徴とするスイッチドライン型移相器。」
２．引用文献
　　これに対して、原査定の拒絶の理由に引用された、本件出願前公知の特開平３−２１７１０１号公報（以下、「引用文献」という。）には、
「（従来の技術）・・・この線路切換形移相器の一実施例を第５図に示す・・・入出力端子１ａ，１ｂには、スイッチ用半導体素子で構成したスイッチが接続され・・・スイッチの動作により基準側伝送線路４と、通過位相量が所望な位相量だけ大きな遅延側伝送路５を切換る・・・ここでは一例として直列及び並列に接続したＦＥＴ２ａ〜２ｄ，３ａ〜３ｄによりスイッチを構成している・・・ＦＥＴ２ａ，２ｄ，３ａ，３ｄのゲート電極に０Ｖを印加し、ＦＥＴ２ｂ，２ｃ，３ｂ，３ｃのゲート電極に−５Ｖを印加すると、二つのスイッチは基準側伝送路４側に信号を伝送する状態になり、遅延側伝送路５に接続した経路を遮断する状態になる・・・・各ＦＥＴのゲート電極に上記と逆の関係になるようにバイアス電圧を印加すると、入力したマイクロ波信号は遅延側伝送回路５の移相量に相当する位相遅れで出力する・・・ＦＥＴ２ａ〜２ｄ，３ａ〜３ｄのゲートバイアス電圧を上記のように切換えることによって、基準側伝送線路４と遅延側伝送線路５の位相差に相当する移相量が得られる」（第１頁右欄第１１行〜第２頁右上欄第１行）、「従来の線路切替形マイクロ波位相器では、大きな位相量を得ようとすると、遅延側伝送線路の形状が大きくなることや、周波数特性に共振が発生するなどの欠点がある・・・そこで本発明は、上記の欠点を除去すべくなされたもの」（第２頁右上欄第１５〜２０行）、「この状態では上記のＦＥＴはストリップ導体と接地間の容量として等価的に表すことができ・・・ＦＥＴとＦＥＴの間の区間はＦＥＴの容量がないため、マイクロストリップ線路だけの高インピーダンス区間となる・・・従って、遅延側伝送線路は低インピーダンス高インピーダンスの周期構造を持つ伝送線路となり」（第２頁右下欄第６〜１５行）、「本発明のマイクロ波移相器の一実施例を第１図に示す・・・ここで第５図の従来例と同じ構成要素には番号をつけてある。本発明に係る遅延側伝送線路１０の詳細図を第２図に示す。・・・半絶縁性ＧａＡｓ基板１１、ストリップ導体１２，接地導体１３によりマイクロストリップ線路を構成・・・動作層２１はストリップ導体１２の両側に沿って形成しストリップ導体１２の下部には両側端からわずかに入り込んで・・・このストリップ導体１２の両側に沿って周期的にＦＥＴ２０を接続・・・ここでＦＥＴ２０は前記の半絶縁性ＧａＡｓ基板１１上の動作層２１に形成されるが、第２図（ａ）に示すように長さｌｂのゲート幅のゲート２２を持つものでもよい・・・また、このＦＥＴ２０の電極はストリップ導体１２がソース又はドレイン電極の一方となり、ソース又はドレイン電極の他方はゲート電極を挟んでストリップ導体と反対側にあり、スルーホール２４により接地導体１３に接続されている・・・以上の構造でゲートバイアス電極２３に−５Ｖ程度の負電圧を印可すると、ＦＥＴ２０はＯＦＦ（非導通）状態になり・・・高い特性インピーダンスＺａと低い特性インピーダンスＺｂの周期構造となる・・・遅波回路となり・・・遅波構造の特性インピーダンスの比Ｚａ／Ｚｂを１０倍とすると（Ｋ＝１０）、通常のマイクロストリップ線路に比べて、３倍以上大きな遅波率が得られ・・・第３図（ｂ）に示すように遅延側伝送線路は間隔ｌａ毎にＲｏｎで接地に接続されるため、共振することがない・・・ストリップ導体の中心直下には動作層を設けず、・・・しかし、動作層の範囲はこれに限られるものではなく、半絶縁性半導体基板の一方の全面域に設けてもよい・・・ストリップ導体の側面の両側に沿ってＦＥＴ２０を形成したが、・・・片側だけＦＥＴを形成してもよい。」（第３頁左上欄第４行〜第４頁左欄第５行）と記載されている。そして、この引用文献に示されるマイクロ波位相器がスイッチドライン形であることは明らかであるから、引用文献には、次の発明（以下、「引用発明」という。）が記載されているということができる。
「基準伝送線路及び遅延伝送線路の入力端子及び出力端子と、前記入力端子及び出力端子にシリーズにそれぞれ接続され、入力側及び出力側に配置した第１のＦＥＴ（２ａ）（３ａ）と、前記入力端子及び出力端子にシリーズにそれぞれ接続され、入力側及び出力側に配置した第３のＦＥＴ（２ｃ）（３ｃ）と、前記遅延伝送線路をソース電極として兼用して構成され入力側及び出力側の両ＦＥＴ間にパラレルに接続される複数の第４のＦＥＴ（２０）とを具有するスイッチドライン型移相器。」
　なお、上記引用発明中で、「第１のＦＥＴ」、「第３のＦＥＴ」、「第４のＦＥＴ」と記載されており、第２のＦＥＴがないが、「第１の」、「第２の」・・・という記載は、各各ＦＥＴを区別するだけのものであって、任意であるから、本願発明との対比がしやすいように、「第２の」という記載を用いていない。
３．対比
　　そこで、本願発明と引用発明を対比検討してみる。
　「基準伝送線路」は「基準伝送ライン」のことであり、「遅延伝送線路」は「ディレイ伝送ライン」のことであるから、
両者は、
　「基準伝送ライン及びディレイ伝送ラインの入力端子及び出力端子と、前記入力端子及び出力端子にシリーズにそれぞれ接続され、入力側及び出力側に配置した第１のＦＥＴと、前記入力端子及び出力端子にシリーズにそれぞれ接続され、入力側及び出力側に配置した第３のＦＥＴと、前記ディレイ伝送ラインをソース電極として兼用して構成され入力側及び出力側の両ＦＥＴ間にパラレルに接続される複数の第４のＦＥＴとを具有することを特徴とするスイッチドライン型移相器。」
である点で一致し、以下の３点で相違する。
（１）本願発明では、「第１のＦＥＴ」のドレイン電極を「基準伝送ライン」と兼用してしているのに対し、引用発明ではそのようになっていない。
（２）本願発明は、「基準伝送ラインをソース電極として兼用して構成され入力側及び出力側のＦＥＴ間にパラレルに接続される複数の第２のＦＥＴ」との構成を有しているが、引用発明にその構成はない。
（３）本願発明では、「第３のＦＥＴ」のドレイン電極を「ディレイ伝送ライン」と兼用してしているのに対し、引用発明ではそのようになっていない。
４．当審の判断
　　そこで、これらの相違点について検討する。
相違点（３）について
　ＦＥＴを用いた集積回路において、２つ以上のＦＥＴのドレイン領域やソース領域を電気的に直接接続させる場合に、これらの領域同士を共有させるのは、集積回路設計の常套手段（必要ならば、特開平９−１８６５０１号公報、特開平８−４６１７３号公報、柳井久義他著「集積回路工学（２）」Ｐ１４４図１１．５２、昭５６．１０．１０発行、初版第４刷、株式会社コロナ社、等を参照されたい。）であるから、引用発明中の「第１のＦＥＴ」のドレイン電極を「基準伝送ライン」と兼用させる程度のことに格別の創意工夫を見出すことはできない。したがって、本願発明中の「前記ディレイ伝送ラインをドレイン電極として兼用して構成され」は容易になしうる事項である。
相違点（２）（１）について
　引用発明は、「ディレイ伝送ラインをソース電極として兼用して構成され入力側及び出力側のＦＥＴ間にパラレルに接続される複数の第４のＦＥＴ」との構成を有しているから、「基準伝送ライン」についても、ディレイ伝送ラインの場合と同じように、移相器の形状を小さくするなどの同様の目的に沿って、同様の構成を付加し、「基準伝送ラインをソース電極として兼用して構成され入力側及び出力側のＦＥＴ間にパラレルに接続される複数の第２のＦＥＴ」としても、その程度のことに格別の創意工夫を見出すことはできない。
　そして、「基準伝送ラインをソース電極として兼用して構成され入力側及び出力側のＦＥＴ間にパラレルに接続される複数の第２のＦＥＴ」の構成を採用する以上、相違点（１）に係る構成も、上記「相違点（３）について」で検討した趣旨と同様の理由で、当然の設計的事項にすぎない。
５．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、引用文献記載の発明および周知技術から当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　そして、本願の特許請求の範囲の請求項１に係る発明について特許を受けることができないものである以上、他の請求項に係る発明について検討するまでもなく本願は拒絶されるべきものである。
　よって、結論のとおり審決する。