【手続補正書】
【提出日】平成18年7月14日(2006.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンピュータシステムにおいて、
中央処理装置とメモリバスコントローラとを含み、第１インタフェース方式で動作するシステムコントローラと、
システムバスを通じて前記システムコントローラと連結されたシステムメモリと、
前記コンピュータシステムのためのシステム駆動コード及びオペレーティングシステムプログラムと使用者データを貯蔵するＮＡＮＤフラッシュメモリと、
前記システムコントローラとは前記システムバスを通じて前記第１インタフェース方式で通信し、前記ＮＡＮＤフラッシュメモリとは第２インタフェース方式で通信し、所定の命令情報に応答して内部で発生したクロック信号に同期して動作するインタフェース装置とを具備することを特徴とするコンピュータシステム。
【請求項２】
前記インタフェース装置は、
前記システムバスを通じて前記システムコントローラと前記第１インタフェース方式で通信するホストインタフェースユニットと、
前記コンピュータシステム及び前記ＮＡＮＤフラッシュメモリに関する編成情報と前記ＮＡＮＤフラッシュメモリに関する前記命令情報を貯蔵するレジスタユニットと、
前記ＮＡＮＤフラッシュメモリのデータを貯蔵するバッファユニットと、
前記命令情報に応答して前記クロック信号を発生するオシレータと、
前記クロック信号に同期して、前記命令情報に応答して前記インタフェース装置の内部動作を制御する状態制御ユニットと、
前記クロック信号に同期して、前記状態制御ユニットにより前記ＮＡＮＤフラッシュメモリと前記第２インタフェース方式で通信するＮＡＮＤフラッシュインタフェースユニットとを具備することを特徴とする請求項１に記載のコンピュータシステム。
【請求項３】
前記インタフェース装置は、電源が印加された時に、電源感知信号を前記状態制御ユニットに印加するパワーアップ感知回路をさらに具備することを特徴とする請求項２に記載のコンピュータシステム。
【請求項４】
前記インタフェース装置は、前記クロック信号に同期して前記ＮＡＮＤフラッシュメモリのデータに対するエラー検査及び訂正を行うエラー訂正回路をさらに具備することを特徴とする請求項２または３に記載のコンピュータシステム。
【請求項５】
前記状態制御ユニットは、
前記バッファユニットに貯蔵されたデータと予め決められたエラー訂正パリティビットを前記ＮＡＮＤフラッシュメモリにプログラムする動作を制御する第１ブロックと、
前記ＮＡＮＤフラッシュメモリから読み出されたデータを前記バッファユニットに貯蔵する動作を制御する第２ブロックと、
前記ＮＡＮＤフラッシュメモリに貯蔵された前記システム駆動コードを利用して前記コンピュータシステムを駆動する動作を制御する第３ブロックと、
前記ＮＡＮＤフラッシュメモリの前記プログラム動作中に前記エラー訂正パリティビットを発生する動作を制御し、前記ＮＡＮＤフラッシュメモリの読み出し動作中に前記ＮＡＮＤフラッシュメモリに貯蔵された前記パリティビットと新しいパリティビットを比べてエラー訂正する動作を制御する第４ブロックとを具備することを特徴とする請求項４に記載のコンピュータシステム。
【請求項６】
前記状態制御ユニットは、
前記ＮＡＮＤフラッシュメモリに貯蔵されたデータを消去する動作を制御する第５ブロックと、
前記ＮＡＮＤフラッシュメモリに印加されるリセット命令と前記インタフェース装置内のレジスタのリセットを制御する第６ブロックとをさらに具備することを特徴とする請求項５に記載のコンピュータシステム。
【請求項７】
前記インタフェース装置は、
前記システムバスを通じて前記システムコントローラと前記第１インタフェース方式で通信する第１インタフェースユニットと、
前記クロック信号に同期して前記ＮＡＮＤフラッシュメモリと前記第２インタフェース方式で通信する第２インタフェースユニットと、
前記第１及び第２インタフェースユニット間に交換される情報及びデータを貯蔵する貯蔵ユニットと、
前記クロック信号に同期して前記第１及び第２インタフェースユニット間の前記情報及びデータの伝送を統制する制御ユニットとを具備することを特徴とする請求項１に記載のコンピュータシステム。
【請求項８】
前記貯蔵ユニットは、
前記コンピュータシステム及び前記ＮＡＮＤフラッシュメモリに関する編成情報と前記ＮＡＮＤフラッシュメモリに関する前記命令情報を貯蔵するレジスタユニットと、
前記ＮＡＮＤフラッシュメモリのデータを貯蔵するバッファユニットとを具備することを特徴とする請求項７に記載のコンピュータシステム。
【請求項９】
前記インタフェース装置は電源が印加された時に、電源感知信号を前記状態制御ユニットに印加するパワーアップ感知回路をさらに具備することを特徴とする請求項７に記載のコンピュータシステム。
【請求項１０】
前記インタフェース装置は前記クロック信号に同期して前記ＮＡＮＤフラッシュメモリのデータに対するエラー検査及び訂正を行うエラー訂正回路をさらに具備することを特徴とする請求項７または９に記載のコンピュータシステム。
【請求項１１】
前記制御ユニットは、
前記バッファユニットに貯蔵されたデータと予め決められたエラー訂正パリティビットを前記ＮＡＮＤフラッシュメモリにプログラムする動作を制御する第１ブロックと、
前記ＮＡＮＤフラッシュメモリから読み出されたデータを前記バッファユニットに貯蔵する動作を制御する第２ブロックと、
前記ＮＡＮＤフラッシュメモリに貯蔵された前記システム駆動コードを利用して前記コンピュータシステムを駆動する動作を制御する第３ブロックと、
前記ＮＡＮＤフラッシュメモリの前記プログラム動作中に前記エラー訂正パリティビットを発生する動作を制御し、前記ＮＡＮＤフラッシュメモリの読み出し動作中に前記ＮＡＮＤフラッシュメモリに貯蔵された前記パリティビットと新しいパリティビットを比べてエラー訂正する動作を制御する第４ブロックとを具備することを特徴とする請求項７に記載のコンピュータシステム。
【請求項１２】
前記制御ユニットは、
前記ＮＡＮＤフラッシュメモリに貯蔵されたデータを消去する動作を制御する第５ブロックと、
前記ＮＡＮＤフラッシュメモリに印加されるリセット命令と前記インタフェース装置内のレジスタのリセットを制御する第６ブロックとをさらに具備することを特徴とする請求項１１に記載のコンピュータシステム。
【請求項１３】
ＮＡＮＤフラッシュメモリを有するコンピュータシステムを駆動する方法において、
電源印加感知状態に応答して前記ＮＡＮＤフラッシュメモリからシステム駆動コードを所定のバッファにコピーする第１段階と、
前記バッファに貯蔵された前記システム駆動コードに従って、前記コンピュータシステムを初期化し、前記ＮＡＮＤフラッシュメモリからオペレーティングシステムコードを所定のプログラマブルメモリにコピーする第２段階と、
前記オペレーティングシステムコードを実行する第３段階とを具備することを特徴とする方法。
【請求項１４】
システムコントローラ及びバッファとＮＡＮＤフラッシュメモリを有するコンピュータシステムで前記ＮＡＮＤフラッシュメモリからデータを読み出す方法において、
前記ＮＡＮＤフラッシュメモリに対する命令及びアドレスと読み出されるページを設定する第１段階と、
前記ページのうち一番目のページのデータを前記バッファにコピーする第２段階と、
前記一番目のページのデータを前記バッファから前記システムコントローラに伝送する間に、前記ページのうち二番目のページのデータを前記ＮＡＮＤフラッシュメモリから前記バッファにコピーする第３段階とを具備することを特徴とする方法。
【請求項１５】
前記設定されたページに対するデータコピーが全部完了するまでｎ−１番目のページのデータを伝送する間、ｎ番目のページのデータを前記バッファから前記ＮＡＮＤフラッシュメモリにコピーする段階をさらに含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記システムコントローラに前記設定されたページのデータが連続して送信されることを特徴とする請求項１４に記載の方法。
【請求項１７】
システムコントローラ及びバッファとＮＡＮＤフラッシュメモリを有するコンピュータシステムで、前記ＮＡＮＤフラッシュメモリにデータをプログラムする方法において、
前記ＮＡＮＤフラッシュメモリに対する命令及びアドレスとプログラムされるページを設定する第１段階と、
前記システムコントローラから前記バッファに前記プログラムされるページに必要なデータを連続してローディングする第２段階と、
前記バッファにローディングされたデータを利用して前記ページに対するプログラムを順次に実行する第３段階とを具備することを特徴とする方法。
【請求項１８】
前記ページのうち一ページに対するデータが前記バッファにローディングされる間に、他の一つのページに対するプログラムが実行されることを特徴とする請求項１７に記載の方法。