【手続補正書】
【提出日】平成18年4月11日(2006.4.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  基板上に設けられた凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と、を具備し、
前記ソース領域と前記ドレイン領域との間の距離が、前記凸状半導体層の互いに相対する２つの側面において変化していることを特徴とする半導体装置。
【請求項２】  基板上に設けられた凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と、
前記ゲート電極の側面上、及び前記凸状半導体層の側面上に設けられた側壁絶縁膜と
を具備することを特徴とする半導体装置。
【請求項３】  基板上に設けられた凸状半導体層と、
前記凸状半導体層の下部領域の周囲に形成された素子分離絶縁膜と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間の前記チャネル領域に電界効果を与えるゲート電極と、を具備し、
前記素子分離絶縁膜の上面の位置は、前記凸状半導体層の上面よりも低く、
前記ソース領域およびドレイン領域の最深部の位置は、前記素子分離膜の上面の位置と同じかそれよりも低いことを特徴とする半導体装置。
【請求項４】  前記ソース領域およびドレイン領域は、前記側壁ゲート部に対してオーバーラップしていることを特徴とする請求項３に記載の半導体装置。
【請求項５】  基板上に設けられ、この基板と電気的に接続された第１凸状半導体層と、
前記基板上に設けられ、この基板と電気的に接続された前記第１凸状半導体層と同じ幅を持つ第２凸状半導体層と、
前記第１凸状半導体層内に設けられた第１ソース領域および第１ドレイン領域と、
前記第２凸状半導体層内に設けられた第２ソース領域および第２ドレイン領域と、
前記第１凸状半導体層の第１側面、及びこの第１側面に相対した前記第２凸状半導体層の第２側面それぞれの上に、これら第１、第２凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記第１側面および前記第２側面を介して前記第１ソース領域と前記第１ドレイン領域との間の第１チャネル領域および前記第２ソース領域と前記第２ドレイン領域との間の第２チャネル領域に電界効果を与えるゲート電極と
を具備することを特徴とする半導体装置。
【請求項６】  基板上に設けられ、この基板と電気的に接続された第１凸状半導体層と、
前記基板上に設けられ、この基板と電気的に接続された第２凸状半導体層と、
前記第１凸状半導体層内に設けられた第１ソース領域および第１ドレイン領域と、
前記第２凸状半導体層内に設けられた第２ソース領域および第２ドレイン領域と、
前記第１凸状半導体層の側面上に、この第１凸状半導体層と絶縁された状態で設けられた第１側壁ゲート部を有し、少なくとも前記第１凸状半導体層の側面を介して前記第１ソース領域および前記第１ドレイン領域間の第１チャネル領域に電界効果を与える第１ゲート電極と、
前記第２凸状半導体層の側面上に、この第２凸状半導体層と絶縁された状態で設けられた第２側壁ゲート部を有し、少なくとも前記第２凸状半導体層の側面を介して前記第２ソース領域および前記第２ドレイン領域間の第２チャネル領域に電界効果を与える第２ゲート電極と、
前記第１ソース領域と前記第２ソース領域とを互いに接続する第１配線と、
前記第１ドレイン領域と前記第２ドレイン領域とを互いに接続する第２配線と、
前記第１ゲート電極と前記第２ゲート電極とを互いに接続する第３配線と
を具備することを特徴とする半導体装置。
【請求項７】  基板上に設けられた第１凸状半導体層と、
前記基板上に設けられた第２凸状半導体層と、
前記第１凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記第１凸状半導体層の側面上に、この第１凸状半導体層と絶縁された状態で設けられた側壁ゲート部、および前記第２凸状半導体層の上面上に、この第２凸状半導体層と絶縁された状態で設けられたゲートコンタクト部をそれぞれ有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と
を具備することを特徴とする半導体装置。
【請求項８】  基板上に設けられた凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部、および前記凸状半導体層の上面上に、この凸状半導体層と絶縁された状態で設けられた上面ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と、を具備し、
前記側壁ゲート部を構成する導電物は、前記上面ゲート部を構成する導電物と異なることを特徴とする半導体装置。
【請求項９】  基板上に設けられた凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部、および前記凸状半導体層の上面上に、この凸状半導体層と絶縁された状態で設けられた上面ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と、
前記凸状半導体層の上面上方で、前記ゲート電極に電気的にコンタクトされる配線と
を具備することを特徴とする半導体装置。
【請求項１０】  基板上に設けられた第１凸状半導体層と、
前記基板上に設けられた第２凸状半導体層と、
前記第１凸状半導体層内に設けられた第１ソース領域および第１ドレイン領域と、
前記第２凸状半導体層内に設けられた第２ソース領域および第２ドレイン領域と、
前記第１凸状半導体層の第１側面、及びこの第１側面に相対した前記第２凸状半導体層の第２側面それぞれの上に、これら第１、第２凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記第１側面および前記第２側面を介して前記第１ソース領域と前記第１ドレイン領域との間の第１チャネル領域および前記第２ソース領域と前記第２ドレイン領域との間の第２チャネル領域に電界効果を与えるゲート電極と、
前記第１、第２ソース領域どうし、及び前記第１、第２ドレイン領域どうしの少なくともいずれかを互いに接続する、少なくとも１つの第３凸状半導体層と
を具備することを特徴とする半導体装置。
【請求項１１】  基板上に設けられた第１凸状半導体層と、
前記基板上に設けられた第２凸状半導体層と、
前記第１凸状半導体層内に設けられた第１導電型の第１ソース領域および第１ドレイン領域と、
前記第２凸状半導体層内に設けられた第２導電型の第２ソース領域および第２ドレイン領域と、
前記第１凸状半導体層の側面上に、この第１凸状半導体層と絶縁された状態で設けられた第１側壁ゲート部を有し、少なくとも前記第１凸状半導体層の側面を介して前記第１ソース領域および前記第１ドレイン領域間の第１チャネル領域に電界効果を与える第１ゲート電極と、
前記第２凸状半導体層の側面上に、この第２凸状半導体層と絶縁された状態で設けられた第２側壁ゲート部を有し、少なくとも前記第２凸状半導体層の側面を介して前記第２ソース領域および前記第２ドレイン領域間の第２チャネル領域に電界効果を与える第２ゲート電極と、を具備し、
前記第２ソース領域および第２ドレイン領域の深さは、前記第１ソース領域および第１ドレイン領域の深さよりも深いことを特徴とする半導体装置。
【請求項１２】  基板上に設けられた第１凸状半導体層と、
前記基板上に設けられた第２凸状半導体層と、
前記第１凸状半導体層内に設けられた第１ソース領域および第１ドレイン領域と、
前記第２凸状半導体層内に互いに離間して設けられ、前記第１ソース領域および前記第１ドレイン領域と同じ導電型を持つ第２ソース領域および第２ドレイン領域と、
前記第１凸状半導体層の側面上に、この第１凸状半導体層と絶縁された状態で設けられた第１側壁ゲート部を有し、少なくとも前記第１凸状半導体層の側面を介して前記第１ソース領域および前記第１ドレイン領域間の第１チャネル領域に電界効果を与える第１ゲート電極と、
前記第２凸状半導体層の側面上に、この第２凸状半導体層と絶縁された状態で設けられた第２側壁ゲート部を有し、少なくとも前記第２凸状半導体層の側面を介して前記第２ソース領域および前記第２ドレイン領域間の第２チャネル領域に電界効果を与える第２ゲート電極と、を具備し、
前記第２ソース領域および第２ドレイン領域の深さは、前記第１ソース領域および第１ドレイン領域の深さよりも深いことを特徴とする半導体装置。
【請求項１３】  基板上に設けられた凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と、を具備し、
前記ゲート電極は少なくとも第１層、第２層を含んで構成され、前記ゲート電極は半導体メモリ装置のワード線を構成することを特徴とする半導体装置。
【請求項１４】  基板上に設けられた凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と、を具備し、
前記ゲート電極は少なくとも第１層、第２層を含んで構成され、前記第１層の上面は平坦であり、前記第２層は、前記第１層の平坦な上面上に設けられることを特徴とする半導体装置。
【請求項１５】  基板上に設けられた凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と、を具備し、
前記ゲート電極は少なくとも第１層、第２層を含んで構成され、前記第１層の上面はステップを有し、前記第２層は、前記第１層のステップを有した上面上に設けられ、前記第２層の上面は平坦であることを特徴とする半導体装置。
【請求項１６】  基板上に設けられ、第１側面、この第１側面に対向した第２側面、第１、第２側面間に位置する第３側面、この第３側面に対向した第４側面、および上面を有する凸状半導体層と、
前記凸状半導体層内に設けられ、それぞれ電気的コンタクト部を含むソース領域およびドレイン領域と、
前記凸状半導体層の少なくとも第１側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部を有し、少なくとも前記凸状半導体層の第１側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極前記ソース領域および前記ドレイン領域間のチャネル領域に電界効果を与えるゲート電極と、を具備し、
前記電気的コンタクト部は各々、前記凸状半導体層の第１側面の一部、第２側面の一部、および上面と、第３、第４の側面の一部いずれか一方とに跨ることを特徴とする半導体装置。
【請求項１７】  基板上に形成された凸状半導体層と、
前記凸状半導体層内に設けられたソース領域およびドレイン領域と、
前記凸状半導体層の側面上に、この凸状半導体層と絶縁された状態で設けられた側壁ゲート部、および前記凸状半導体層の上面上に、この凸状半導体層と絶縁された状態で設けられた上面ゲート部を有し、少なくとも前記凸状半導体層の側面を介して前記ソース領域と前記ドレイン領域との間のチャネル領域に電界効果を与えるゲート電極と、を具備し、
前記側壁ゲート部のゲート長は、前記上面ゲート部のゲート長よりも短いことを特徴とする半導体装置。