【手続補正書】
【提出日】平成18年4月26日(2006.4.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数の制御信号をそれぞれ受ける複数のパッドと、
前記制御信号をそれぞれ遅延させる複数の遅延回路と、
前記遅延回路から出力される遅延された制御信号をクロック信号に同期してそれぞれ受信する複数の取込回路と、
前記遅延された制御信号の一つ以上を受け、内部回路の動作を制御するためにコマンド信号を出力するコマンドデコーダとを備えていることを特徴とする半導体集積回路。
【請求項２】  請求項１記載の半導体集積回路において、
前記コマンドデコーダは、前記各制御信号がそれぞれ所定の信号レベルであることを検出した時に、前記コマンド信号を出力し、
半導体集積回路は、前記コマンドデコーダから出力される前記コマンド信号をクロック信号に同期してそれぞれ取り込むコマンド信号取込回路をさらに備えたことを特徴とする半導体集積回路。
【請求項３】  請求項１記載の半導体集積回路において、
前記各遅延回路は、前記各制御信号の伝達経路を変更し遅延時間を調整するスイッチを備え、
前記各遅延回路の前記遅延時間は、前記制御信号の前記コマンドデコーダへの供給タイミングが等しくなるようにそれぞれ調整されていることを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【課題を解決するための手段】
図１は、本発明の基本原理を示す原理ブロック図である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の半導体集積回路は、遅延回路３９と複数の取込回路４１、４３とを備えて構成されている。外部から供給される入力信号（制御信号）IN1（またはIN2）は、遅延回路３９により所定時間遅延された後、分配され、複数の取込回路４１、４３に向けて出力される。遅延回路３９の遅延時間は、クロック信号CLKによる入力信号IN1（またはIN2）の取込タイミングが、各取込回路４１、４３で最適になるように設定されている。各取込回路４１、４３は、それぞれクロック信号CLKに同期して遅延した入力信号IN1（またはIN2）を確実に取り込む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、本発明の半導体集積回路は、複数の遅延回路３９と、複数の取込回路４１と、コマンドデコーダ４５とを備えて構成されている。遅延回路３９は、複数の入力信号IN1、IN2を受け、遅延した各入力信号IN1、IN2は、それぞれ複数の取込回路４１に出力する。取込回路４１は、クロック信号CLKに同期して、遅延した入力信号IN1、IN2を取り込む。また、遅延した入力信号IN1、IN2のうち複数は、コマンドデコーダ４５に供給され論理演算が行われる。各遅延回路３９の遅延時間は、例えば、コマンドデコーダ４５に供給される入力信号IN1、IN2の供給タイミングに合わせられている。このため、コマンドデコーダ４５の論理演算は、十分にタイミング余裕を有して行われる。この際、各遅延回路３９の遅延時間を相対的にずらしても、コマンドデコーダ４５における入力信号IN1、IN2のタイミング余裕は変化しない。各遅延回路３９の遅延時間を相対的にずらすことで、各取込回路４１、４３は、遅延した入力信号IN1、IN2をそれぞれクロック信号CLKに同期して確実に取り込むことが可能になる。この結果、各遅延回路３９は、コマンドデコーダ４５および取込回路４１の両方に、最適なタイミングで入力信号IN1、IN2を供給することが可能になる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明の半導体集積回路は、コマンドデコーダ４５から出力されるコマンド信号CMDをクロック信号CLKに同期して取り込むコマンド信号取込回路４６を備えている。
コマンドデコーダ４５は、遅延回路３９により遅延された入力信号IN1、IN2を直接受けて、内部回路２３、２５の動作を制御するコマンド信号CMDを出力する。コマンド信号取込回路４６は、コマンドデコーダ４５から出力される幅の広いコマンド信号CMDを、クロック信号CLKに同期して確実に取り込む。コマンドデコーダ４５でデコードしたコマンド信号CMDを、コマンド信号取り込み回路４６により取り込むことで、内部回路２３、２５の動作の開始を早くすることが可能になる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明の半導体集積回路では、各遅延回路３９に備えたスイッチSのオンオフを変えることで、入力信号IN1、IN2の伝達経路が変更され遅延時間が調整される。このため、各遅延回路３９毎に最適な遅延時間が設定可能になる。入力信号IN1、IN2の遅延時間を調整する必要が生じた場合にも、スイッチSを変更するだけでよい。各遅延回路３９のスイッチS以外の素子のレイアウトを共通にすることで、レイアウト設計工数が低減される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図２は、本発明の半導体集積回路の第１の実施形態を示している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAMとして形成されている。
SDRAMは、入力インタフェース部２１、制御部２３、および２つのメモリコア部２５を有している。入力インタフェース部２１は、２つに分けて配置された入力部２７と、チップのほぼ中央に配置された取込部２９とで構成されている。制御部２３、メモリコア部２５は内部回路に対応している。入力部２７は、複数のパッド３１（後述する３１ａ、３１ｂ、３１ｃ、３１ｄに対応する）と複数の入力回路３３（後述する３３ａ、３３ｂ、３３ｃ、３３ｄに対応する）とを有している。図中、矢印で示した線は、配線パターンを表しており、矢印の向きは、信号が伝達される方向を示している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図１０は、本発明の半導体集積回路の第２の実施形態を示している。
この実施形態では、遅延回路３９ａ、３９ｂ、３９ｃが、それぞれ取込部２９内に配置されている。他の構成は、上述した第１の実施形態と同一である。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、遅延回路３９ａ、３９ｂ、３９ｃを取込部２９に配置したので、遅延回路３９ａ、３９ｂ、３９ｃの近接した位置に配置することができる。この結果、例えば、配線マスク上でのスイッチS1-S10の接続確認を、容易に行うことができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
【発明の効果】
本発明の半導体集積回路では、回路規模を増大することなく、入力信号を複数の取込回路に確実に取り込ませることができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
また、本発明の半導体集積回路では、コマンドデコーダおよび取込回路に、入力信号を最適なタイミングで供給することができる。
本発明の半導体集積回路では、コマンドデコーダから出力されるパルス幅の広いコマンド信号を、コマンド信号取込回路により確実に取り込むことができ、内部回路の動作の開始を早くすることができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
本発明の半導体集積回路では、各遅延回路毎に最適な遅延時間を設定することができる。遅延時間を調整する必要が生じた場合にも、スイッチを変更するだけで遅延時間の変更を行うことができる。各遅延回路のスイッチ以外の素子のレイアウトを共通にすることで、レイアウト設計工数を低減することができる。
コマンド信号のパルス幅が狭くなることを防止することができ、コマンドデコーダの論理演算を確実に行い、内部回路を確実に動作させることができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
本発明の基本原理を示すブロック図である。