【手続補正書】
【提出日】平成18年3月30日(2006.3.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】基板を用意することと、
前記基板上に第１の材料層を堆積することと、
前記基板上に３次元（３Ｄ）レジスト構造を形成することとを含み、
前記３Ｄレジスト構造は、前記３Ｄレジスト構造において垂直方向の異なる複数の高さをもつ、半導体デバイスを形成する方法。
【請求項２】  前記垂直方向の異なる複数の高さのうち少なくとも１つは、他の高さとは大きく異なる請求項１に記載の方法。
【請求項３】  前記基板はフレキシブル基板材料であり、前記３Ｄレジスト構造を形成するステップは、
前記第１の材料層上にレジスト層を堆積することと、
前記３Ｄレジスト構造を形成するために、前記レジスト層に３Ｄパターンを転写することとをさらに含む請求項２に記載の方法。
【請求項４】前記レジスト層に３Ｄパターンを転写するステップは、
スタンピングツールを用いて、前記レジスト層内に前記３Ｄパターンを形成することと、
前記レジスト層を硬化させることにより、前記３Ｄレジスト構造を形成することとをさらに含む請求項３に記載の方法。
【請求項５】前記基板上に交点アレイを形成することをさらに含む請求項４に記載の方法。
【請求項６】前記交点アレイを形成するステップは、
前記３Ｄレジスト構造の第１の最も薄い層を異方性エッチングして貫通することにより、前記第１の材料層の第１の部分を露出させることをさらに含む、請求項５記載の方法。
【請求項７】前記交点アレイを形成するステップは、
前記第１の材料層の前記露出された第１の部分をエッチングすることにより、前記第１の材料層の厚みより大きな深さをそれぞれ含む複数のポケットを前記基板内に形成することと、
前記３Ｄレジスト構造の２番目に最も薄い層をエッチングして貫通することにより、前記第１の材料層の第２の部分を露出することと、
前記第１の材料層の前記露出された第２の部分をエッチングすることと、
前記３Ｄレジスト構造の３番目に最も薄い層をエッチングして貫通することにより前記第１の材料層の第３の部分を露出することと、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料および導電性材料を含む第２の材料層を堆積することと、
前記３Ｄレジスト構造の前記残りの部分を除去することと、をさらに含む、請求項６に記載の方法。
【請求項８】前記半導体デバイスは、トランジスタ、抵抗器、キャパシタ、ダイオード、ヒューズ、アンチヒューズのうちの少なくとも１つである、請求項７記載の方法。
【請求項９】前記交点アレイを形成するステップは、
前記第１の材料層の前記露出された第１の部分をエッチングすることにより前記基板の一部を露出することと、
前記３Ｄレジスト構造の２番目に最も薄い層をエッチングして貫通することにより前記第１の材料層の第２の部分を露出することと、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料および導電性材料を含む第２の材料層を堆積することと、
前記第２の材料層上に、前記３Ｄレジスト構造とは異なるエッチング速度で、第２のレジスト層をロールコーティングすることと、
前記第２のレジスト層をエッチングすることにより、前記第２の材料層の第１の部分を露出することと、
前記第２の材料層の前記第１の部分をエッチングすることと、
前記３Ｄレジスト構造の前記３番目に最も薄い層をエッチングすることにより前記第１の材料層の第３の部分を露出することと、
前記第１の材料層の前記第３の部分をエッチングすることと、
前記３Ｄレジスト構造の残りの部分と、前記第２のレジスト層の残りの部分とを除去することとをさらに含む請求項６に記載の方法。
【請求項１０】前記半導体デバイスは、トランジスタ、抵抗器、キャパシタ、ダイオード、ヒューズ、アンチヒューズのうちの少なくとも１つである、請求項９記載の方法。
【請求項１１】前記３Ｄレジストパターンは、別の形状よりも幅広である少なくとも一つの形状を含む、請求項６記載の方法。
【請求項１２】  前記３Ｄレジスト構造は、別の溝よりも狭い少なくとも１つの溝を含み、交点アレイを形成する前記ステップは、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料と導電性材料とを含む第２の材料層を堆積することと、
前記少なくとも１つの溝へと容易に入っていく第２のレジスト層を、前記第２の材料層上に堆積することと、
前記第２の材料層を異方性エッチングすることにより前記３Ｄレジスト構造の一部を露出することと、
前記３Ｄレジスト構造の前記残りの部分と前記第２のレジスト層の前記残りの部分とを除去することとをさらに含む請求項１１に記載の方法。
【請求項１３】前記半導体デバイスは、トランジスタ、抵抗器、キャパシタ、ダイオード、ヒューズ、アンチヒューズのうちの少なくとも１つである、請求項１２記載の方法。
【請求項１４】  半導体デバイスを形成する方法であって、
フレキシブル基板材料を用意することと、
前記フレキシブル基板上に第１の材料層を堆積することと、
前記第１の材料層上にレジスト層を堆積することと、
スタンピングツールを用いることにより、前記レジスト層内に３Ｄパターンを形成することと、
前記レジスト層を硬化させることにより、前記第１の材料層上に、垂直方向の異なる複数の高さを含み、少なくとも１つの高さは他の高さとは著しく異なる３Ｄレジスト構造を形成することと、
前記３Ｄレジスト構造を用いることにより前記フレキシブル基板上に交点アレイを形成することとを含む方法。
【請求項１５】前記３Ｄレジスト構造を用いることにより前記フレキシブル基板上に交点アレイを形成することは、前記３Ｄ構造の第１の最も薄い層を異方性エッチングして貫通することにより、前記第１の材料層の第１の部分を露出させることをさらに含む、請求項１４記載の方法。
【請求項１６】前記３Ｄレジスト構造を用いることにより前記フレキシブル基板上に交点アレイを形成することは、
前記第１の材料層の前記露出された第１の部分をエッチングすることにより、前記第１の材料層の厚みより大きな深さをそれぞれ含む複数のポケットを前記基板内に形成することと、
前記３Ｄレジスト構造の２番目に最も薄い層をエッチングして貫通することにより、前記第１の材料層の第２の部分を露出することと、
前記第１の材料層の前記露出された第２の部分をエッチングすることと、
前記３Ｄレジスト構造の３番目に最も薄い層をエッチングして貫通することにより前記第１の材料層の第３の部分を露出することと、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料および導電性材料を含む第２の材料層を堆積することと、
前記３Ｄレジスト構造の前記残りの部分を除去することと、をさらに含む、請求項１５に記載の方法。
【請求項１７】前記３Ｄレジスト構造を用いることにより前記フレキシブル基板上に交点アレイを形成することは、
前記第１の材料層の前記露出された第１の部分をエッチングすることにより前記基板の一部を露出することと、
前記３Ｄレジスト構造の２番目に最も薄い層をエッチングして貫通することにより前記第１の材料層の第２の部分を露出することと、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料および導電性材料を含む第２の材料層を堆積することと、
前記第２の材料層上に、前記３Ｄレジスト構造とは異なるエッチング速度で、第２のレジスト層をロールコーティングすることと、
前記第２のレジスト層をエッチングすることにより、前記第２の材料層の第１の部分を露出することと、
前記第２の材料層の前記第１の部分をエッチングすることと、
前記３Ｄレジスト構造の前記３番目に最も薄い層をエッチングすることにより前記第１の材料層の第３の部分を露出することと、
前記第１の材料層の前記第３の部分をエッチングすることと、
前記３Ｄレジスト構造の残りの部分と、前記第２のレジスト層の残りの部分とを除去することとをさらに含む、請求項１５記載の方法。
【請求項１８】前記３Ｄパターンは、別の形状よりも幅広である少なくとも一つの形状を含む、請求項１５記載の方法。
【請求項１９】前記３Ｄレジスト構造は、別の溝よりも狭い少なくとも一つの溝を含み、３Ｄレジスト構造を用いて交点アレイを形成することは、
前記第１の材料層の前記露出された部分と、前記３Ｄレジスト構造の残りの部分との上側に、半導体材料および導電性材料を含む第２の材料層を堆積することと、
前記少なくとも１つの溝へと容易に入っていく第２のレジスト層を前記第２の材料層の上側に堆積することと、
前記第２の材料層を異方性エッチングして貫通することにより、３Ｄレジスト構造の部分を露出させることと、
前記３Ｄレジスト構造の残り部分と前記第２のレジスト層の残りの部分とを取り除くことと、をさらに含む、請求項１８記載の方法。
【請求項２０】フレキシブル基板上に第１の材料層を堆積させる手段と、
前記フレキシブル基板上にレジスト層を堆積させる手段と、
垂直方向の異なる複数の高さを含み、少なくとも１つの高さは他の高さとは著しく異なる３Ｄパターンを、前記レジスト層に転写し、前記第１の材料層上に３Ｄレジスト層を形成する手段と、
前記３Ｄレジスト層を用いて前記フレキシブル基板上に交点アレイを形成する手段とを含む、半導体デバイスを形成するシステム。
【請求項２１】３Ｄパターンを前記レジスト層に転写する手段は、
３Ｄパターンをレジスト層に刻印することができるスタンピング手段と、レジスト層を硬化させる手段とを含む、請求項２０記載のシステム。
【請求項２２】３Ｄレジスト層を用いて交点アレイを形成する手段は、
前記３Ｄレジスト層の最も薄い層を異方性エッチングして貫通することにより、前記第１の材料層の部分を露出させる手段を含む、請求項２１記載のシステム。
【請求項２３】前記３Ｄレジスト層を用いて交点アレイを形成する手段は、
前記３Ｄレジスト層の残りの部分に、前記第２の層は半導体材料と導体材料を含む第２の材料層を堆積する手段と、
前記第２の材料層に第２のレジスト層を堆積する手段と、
前記第２の材料層をエッチングする手段と、
前記第２のレジスト層をエッチングする手段とを備える、請求項２２記載のシステム。
【請求項２４】回路基板を提供するステップと、
前記回路基板に第１の材料層を堆積するステップと、
前記回路基板に３次元（３Ｄ）レジスト構造を形成するステップであって、前記３Ｄレジスト構造は、前記構造にわたって垂直方向に複数の異なる高さを有する、ステップと、を含む、デバイスの形成方法。
【請求項２５】フレキシブル基板材料を提供するステップと、
前記フレキシブル基板に第１の材料層を堆積するステップと、
前記第１の材料層にレジスト層を堆積するステップと、
タイピング手段を用いて前記レジスト層の３Ｄパターンを形成するステップと、
レジスト層を硬化させることにより、前記第１の材料層に、垂直方向に異なる複数の高さをもち少なく１つの高さは別の高さと著しく異なる３Ｄレジスト構造を形成するステップであって、３Ｄレジスト構造は
３Ｄレジスト構造を用いて前記フレキシブル基板上に交点アレイを形成するステップとを含む。デバイスの形成方法。
前記３Ｄレジスト構造を用いて前記フレキシブル回路基板に交点アレイを作るステップと、を含む、デバイスの形成方法。
【請求項２６】フレキシブル回路基板に第１の材料層を堆積する手段と、
前記フレキシブル回路基板にレジスト層を堆積する手段と、
前記レジスト層に、垂直方向に複数の異なる高さを有し少なくとも１つの高さがもう一方の高さと著しく異なる３Ｄパターンを転写して、前記第１の材料層上に３Ｄレジスト層を形成する手段と、
前記３Ｄレジスト層を用いて前記フレキシブル回路基板に交点アレイを形成する手段と、を備えた、デバイスを形成するシステム。