【手続補正書】
【提出日】平成18年3月23日(2006.3.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のMOSトランジスタを含む複数のメモリセルを有する第１のメモリセルアレイと、上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、
前記第１のMOSトランジスタと異なる特性を有する第２のMOSトランジスタを含む複数のメモリセルを有する第２のメモリセルアレイと、上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路とを具備し、
それぞれのオン電流の値、または遮断電流の値を異ならせることで前記第１、第２のMOSトランジスタが異なる特性を有することを特徴とする半導体集積回路。
【請求項２】  それぞれのチャネル長、またはチャネル幅、あるいはゲート絶縁膜の膜厚を異ならせることで前記第１、第２のMOSトランジスタはオン電流または遮断電流の値が異なるように構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】  前記第１、第２のMOSトランジスタはそれぞれチャネル領域を有し、前記チャネル領域に含まれる不純物の濃度を異ならせることで、前記第１、第２のMOSトランジスタのしきい値電圧が異なるように構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】  第１のMOSトランジスタと第１の容量素子とからなる複数のメモリセルを有する第１のメモリセルアレイと、上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、
第２のMOSトランジスタと前記第１の容量素子とは容量が異なる第２の容量素子とからなる複数のメモリセルを有する第２のメモリセルアレイと、上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路とを具備し、
前記第１、第２の容量素子はそれぞれ一対の導電体層の間に絶縁膜を挟んだ構成を有し、前記第１、第２の容量素子の前記絶縁膜の実効的な膜厚、または前記第１、第２の容量素子の実効的な面積を異ならせる、あるいは前記第１、第２の容量素子はそれぞれ一対の導電体層の間に誘電体膜を挟んだ構成を有し、前記第１、第２の容量素子の前記誘電体膜の実効的な誘電率を異ならせることで前記第１、第２の容量素子の容量が異なるように構成されていることを特徴とする半導体集積回路。
【請求項５】  ゲート電極を有する第１のMOSトランジスタを含む複数のメモリセルを有する第１のメモリセルアレイと、上記メモリセルの選択時に選択されたメモリセルの上記第１のMOSトランジスタのゲート電極にこの第１のMOSトランジスタをオンさせるための、または上記メモリセルの非選択時に非選択とされるメモリセルの上記第１のMOSトランジスタのゲート電極にこの第１のMOSトランジスタをオフさせるための第１の電位を供給する第１の駆動回路と、上記第１の駆動回路に接続され、上記第１の電位を含み上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される複数の電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、
ゲート電極を有する第２のMOSトランジスタを含む複数のメモリセルを有する第２のメモリセルアレイと、上記メモリセルの選択時に選択されたメモリセルの上記第２MOSのトランジスタのゲート電極にこの第２のMOSトランジスタをオンさせるための、または上記メモリセルの非選択時に非選択とされるメモリセルの上記第２のMOSトランジスタのゲート電極にこの第２のMOSトランジスタをオフさせるための前記第１の電位とは異なる第２の電位を供給する第２の駆動回路と、上記第２の駆動回路に接続され、上記第２の電位を含み上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される複数の電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路と
を具備したことを特徴とする半導体集積回路。
【請求項６】  第１の電位が供給される第１のウェル領域内にMOSトランジスタを含む複数のメモリセルが形成された第１のメモリセルアレイと、上記第１の電位を含み上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される複数の電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、
前記第１の電位とは異なる第２の電位が供給される第２のウェル領域内にMOSトランジスタを含む複数のメモリセルが形成された第２のメモリセルアレイと、上記第２の電位を含み上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される複数の電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路と
を具備したことを特徴とする半導体集積回路。
【請求項７】  前記第１、第２の電位発生回路が第１、第２のウェル電位発生回路であり、前記第１、第２のウェル電位発生回路はそれぞれ負極性の電位を発生することを特徴とする請求項６記載の半導体集積回路。
【請求項８】  第１の数のメモリセルが第１のビット線または第１のワード線に接続された第１のメモリセルアレイと、上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、
前記第１の数とは異なる第２の数のメモリセルが第２のビット線または第２のワード線に接続された第２のメモリセルアレイと、上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路と
を具備したことを特徴とする半導体集積回路。
【請求項９】  複数のメモリセルを有し、リフレッシュ動作を第１の周期で行う、または第１のランダムアクセスタイムを有する第１のメモリセルアレイと、上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、
複数のメモリセルを有し、リフレッシュ動作を前記第１の周期とは異なる第２の周期で行う、または前記第１のランダムアクセスタイムとは異なる第２のランダムアクセスタイムを有する第２のメモリセルアレイと、上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路と
を具備したことを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【発明が解決しようとする課題】
このように従来では、同一チップ上に複数種類のメモリ回路が集積された半導体集積回路で使用される各メモリ回路内のメモリセルの性能が同じものであるために、多様化する製品の要求を満たすことが困難であるという問題がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
【課題を解決するための手段】
この発明の半導体集積回路は、第１のMOSトランジスタを含む複数のメモリセルを有する第１のメモリセルアレイと、上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、前記第１のMOSトランジスタと異なる特性を有する第２のMOSトランジスタを含む複数のメモリセルを有する第２のメモリセルアレイと、上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路とを具備し、それぞれのオン電流の値、または遮断電流の値を異ならせることで前記第１、第２のMOSトランジスタが異なる特性を有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
この発明の半導体集積回路は、第１のMOSトランジスタと第１の容量素子とからなる複数のメモリセルを有する第１のメモリセルアレイと、上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、第２のMOSトランジスタと前記第１の容量素子とは容量が異なる第２の容量素子とからなる複数のメモリセルを有する第２のメモリセルアレイと、上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路とを具備し、前記第１、第２の容量素子はそれぞれ一対の導電体層の間に絶縁膜を挟んだ構成を有し、前記第１、第２の容量素子の前記絶縁膜の実効的な膜厚、または前記第１、第２の容量素子の実効的な面積を異ならせる、あるいは前記第１、第２の容量素子はそれぞれ一対の導電体層の間に誘電体膜を挟んだ構成を有し、前記第１、第２の容量素子の前記誘電体膜の実効的な誘電率を異ならせることで前記第１、第２の容量素子の容量が異なるように構成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
この発明の半導体集積回路は、ゲート電極を有する第１のMOSトランジスタを含む複数のメモリセルを有する第１のメモリセルアレイと、上記メモリセルの選択時に選択されたメモリセルの上記第１のMOSトランジスタのゲート電極にこの第１のMOSトランジスタをオンさせるための、または上記メモリセルの非選択時に非選択とされるメモリセルの上記第１のMOSトランジスタのゲート電極にこの第１のMOSトランジスタをオフさせるための第１の電位を供給する第１の駆動回路と、上記第１の駆動回路に接続され、上記第１の電位を含み上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される複数の電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、ゲート電極を有する第２のMOSトランジスタを含む複数のメモリセルを有する第２のメモリセルアレイと、上記メモリセルの選択時に選択されたメモリセルの上記第２MOSのトランジスタのゲート電極にこの第２のMOSトランジスタをオンさせるための、または上記メモリセルの非選択時に非選択とされるメモリセルの上記第２のMOSトランジスタのゲート電極にこの第２のMOSトランジスタをオフさせるための前記第１の電位とは異なる第２の電位を供給する第２の駆動回路と、上記第２の駆動回路に接続され、上記第２の電位を含み上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される複数の電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路とを具備している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
この発明の半導体集積回路は、第１の電位が供給される第１のウェル領域内にMOSトランジスタを含む複数のメモリセルが形成された第１のメモリセルアレイと、上記第１の電位を含み上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される複数の電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、前記第１の電位とは異なる第２の電位が供給される第２のウェル領域内にMOSトランジスタを含む複数のメモリセルが形成された第２のメモリセルアレイと、上記第２の電位を含み上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される複数の電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路とを具備している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
この発明の半導体集積回路は、第１の数のメモリセルが第１のビット線または第１のワード線に接続された第１のメモリセルアレイと、上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、前記第１の数とは異なる第２の数のメモリセルが第２のビット線または第２のワード線に接続された第２のメモリセルアレイと、上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路とを具備している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
この発明の半導体集積回路は、複数のメモリセルを有し、リフレッシュ動作を第１の周期で行う、または第１のランダムアクセスタイムを有する第１のメモリセルアレイと、上記第１のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第１の電位発生回路とを有し、半導体チップ上に形成された第１のメモリ回路と、複数のメモリセルを有し、リフレッシュ動作を前記第１の周期とは異なる第２の周期で行う、または前記第１のランダムアクセスタイムとは異なる第２のランダムアクセスタイムを有する第２のメモリセルアレイと、上記第２のメモリセルアレイ内の上記複数のメモリセルを動作させる際に使用される少なくとも１つの電位を発生する第２の電位発生回路とを有し、前記半導体チップと同じ半導体チップ上に形成された少なくとも１つの第２のメモリ回路とを具備している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
しかし、メモリセルを構成する容量素子の容量値を変えることで、２種類または２種類以上のDRAM回路内のメモリセルアレイが互いに異なる性能を有するように構成することもできる。