【手続補正書】
【提出日】平成17年12月13日(2005.12.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
このように、従来のパワースイッチング素子を有する半導体装置は入力インピーダンスの精度向上を効果的に図ることができるという問題点があった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図２は温度補償用抵抗８となる拡散抵抗の構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０が形成され、Ｎ型半導体領域１０上にＮ型半導体領域９が形成され、Ｎ型半導体領域９の上層部にＰ型半導体領域１４が選択的に形成され、Ｐ型半導体領域１４の上層部にＮ型半導体領域１５が選択的に形成され、Ｎ型半導体領域１５の上層部に温度補償抵抗用のＰ型半導体領域１６が選択的に形成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図３はＩＧＢＴ６の構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０が形成され、Ｎ型半導体領域１０上にＮ型半導体領域９が形成される。そして、Ｎ型半導体領域９の上層部にＰ型半導体領域４８が形成され、Ｐ型半導体領域４８の表面にＮ型半導体領域４９が選択的に形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図４は温度補償用抵抗８となる拡散抵抗の他の構造（その１）を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０が形成され、Ｎ型半導体領域１０上にＮ型半導体領域９が形成され、Ｎ型半導体領域９の上層部にＰ型半導体領域１４が選択的に形成され、Ｐ型半導体領域１４の表面内にＮ型半導体領域３７が選択的に形成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
図５は温度補償用抵抗８となる拡散抵抗の他の構造（その２）を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０が形成され、Ｎ型半導体領域１０上にＮ型半導体領域９が形成され、Ｎ型半導体領域９の上層部にＰ型半導体領域１４が選択的に形成され、Ｐ型半導体領域１４の上層部にＮ型半導体領域１５が選択的に形成され、Ｎ型半導体領域１５の表面内にＮ型半導体領域１５Ａ及び１５Ｂが選択的に形成される。なお、Ｎ型半導体領域１５は他の領域で形成されるＰＭＯＳトランジスタのウェル領域と同時に形成される領域である。また、Ｎ型半導体領域１５Ａ及び１５ＢはＮ型半導体領域１５よりＮ型の不純物濃度が高く設定される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
図５において、拡散抵抗となる温度補償用抵抗８は、Ｐ型半導体領域１４、Ｎ型半導体領域１５、１５Ａ、及び１５Ｂ、並びに温度補償用抵抗電極１７及び１８により構成され、温度補償用抵抗電極１７，１８間のＮ型半導体領域１５が実質的拡散抵抗成分として機能する。Ｎ型半導体領域１５はＰＭＯＳトランジスタのウェル領域と同時に形成されるため不純物濃度は比較的低い。そこで、温度補償用抵抗電極１７，１８との電気的接続用にＮ型半導体領域１５の表面内に比較的不純物濃度が高いＮ型半導体領域１５Ａ，１５Ｂを設けている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図７はＮＭＯＳトランジスタ２３の構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１上にＮ型半導体領域１０が形成され、Ｎ型半導体領域１０上にＮ型半導体領域９が形成され、Ｎ型半導体領域９の上層部にＰ型半導体領域２９が選択的に形成され、Ｐ型半導体領域２９の表面にＮ型ドレイン領域２５Ｂ、Ｎ型ソース領域２５Ｓ及びＰ型半導体領域３０が選択的に形成される。Ｐ型半導体領域３０はＰ型半導体領域２９のコンタクト領域として用いるため、Ｐ型の不純物濃度がＰ型半導体領域２９より高濃度に設定される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
実施の形態２では、ショットキバリアダイオード２４を設けることにより、Ｐ型半導体領域２９，３０とＮ型ドレイン，ソース領域２５Ｄ，２５Ｓとの間に形成されるＰＮ接合が順方向バイアスされた場合に、ショットキバリアダイオード２４を流れる他の電流経路が設けられるため、当該ＰＮ接合に流れる電流をバイパスさせて寄生素子の誤動作を効果的に抑制することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
Ｐ型半導体基板１１上にＮ型半導体領域１０が形成され、Ｎ型半導体領域１０上にＮ型半導体領域９が形成される。そして、Ｎ型半導体領域９の上層部にＰ型半導体領域３３及びＮ型半導体領域３４が選択的に形成される。Ｎ型半導体領域３４は検出コレクタ電圧出力端子４７との接触抵抗を低減すべく、Ｎ型半導体領域９に比べＮ型の不純物濃度が高く設定されている。Ｐ型半導体領域３３は平面視してＮ型半導体領域３４を取り囲む形状で、Ｎ型半導体領域３４の近傍に形成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
抵抗５２の抵抗値が小さい程、出力端子３に接続される負荷の抵抗値の影響が大きくなり、ＮＭＯＳトランジスタ４１のゲートに十分な電圧を与えることができないため、抵抗５２の抵抗値を適切に調整する必要がある。具体的には、制御用入力端子１に付与される入力電圧がＩＧＢＴ６の停止状態を指示する電圧の際に出力端子３に接続される負荷に異常の有／無により、ＮＭＯＳトランジスタ４１がＯＦＦ／ＯＮするように、抵抗５２の抵抗値を調整する必要がある。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
＜実施の形態８＞
図１４はこの発明の実施の形態８であるＩＧＢＴ内蔵の半導体装置５Ｈの構成を示す回路図である。同図に示すように、ＮＭＯＳトランジスタ４１のゲートと、ダイオード４２のカソード及びダイオード４３のカソードとの間に電圧検出回路５３を設けている。電圧検出回路５３は基準電位設定用にＧＮＤ端子２にも接続される。他の構成は図１３で示した実施の形態７と同様である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
一方、ノードＮ１のキャパシタ電圧Ｖ７８は抵抗７５の抵抗値及びキャパシタ７６の容量値により決定するＲＣ時定数に従い時刻ｔ０から立ち上がる。そして、時刻ｔ４に基準電圧源８１による基準電圧Ｖ８１をキャパシタ電圧Ｖ７８が上回ると、コンパレータ７７の出力が“Ｌ”となり、ＡＮＤゲート８３の出力である比較電位ＣＰが“Ｌ”に立ち下がる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
その結果、時刻ｔ３にコンパレータ６３のコンパレータ出力電圧Ｖ６９（Ｄフリップフロップ出力電圧Ｖ７２）が“Ｌ”から“Ｈ”に変化する。この際、基準電圧Ｖ８１は、負荷が短絡した場合、時刻ｔ０〜ｔ４の期間（短絡検出時間）よりも時刻ｔ０〜ｔ３の期間（検出電流検出期間）の方が短くなるように設定されている。したがって、時刻ｔ３時には比較電位ＣＰは“Ｈ”を維持している。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
時刻ｔ０に、制御用入力端子１に付与する入力電圧Ｖ６１が“Ｈ”に立ち上がると、負荷が短絡しているためＩＧＢＴ電流Ｉ６が急激に流れはじめる。このＩＧＢＴ電流Ｉ６の上昇に伴い電流検出用電圧Ｖ５９も急激に上昇する。その結果、時刻ｔ３にコンパレータ６３のコンパレータ出力電圧Ｖ６９（Ｄフリップフロップ出力電圧Ｖ７２）が“Ｌ”から“Ｈ”に変化する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
この際、基準電圧Ｖ８１は、負荷が短絡した場合、時刻ｔ０〜ｔ４の期間（短絡検出時間）よりも時刻ｔ０〜ｔ３の期間（検出電流検出期間）の方が短くなるように設定されている。したがって、時刻ｔ３時には比較電位ＣＰは“Ｈ”を維持している。