【事件の表示】
　平成　５年特許願第　５６８９２号「半導体メモリ装置」拒絶査定に対する審判事件［平成　６年　９月２２日出願公開、特開平　６−２６７２８９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　
　本願は、平成５年３月１７日の出願であって、請求項１に係る発明（以下、「本願発明」という。）は、平成１２年９月２５日付手続補正書によって補正された明細書および図面の記載から見て、その特許請求の範囲請求項１に記載された
「メモリセルアレイを構成する複数の半導体メモリを備え、各半導体メモリのゲート電極がワード線に接続され、残りの電極のうち一方の電極がビット線に接続され、他方の電極が接地されている半導体メモリ装置において、
　電源電圧をこの電源電圧より低いクランプ電圧に変換して出力するクランプ電圧発生手段と、前記電源電圧で駆動されてアドレス信号に従って指定のワード線を選択するためのプリデコード信号を出力するワードアドレスデコーダと、前記プリデコード信号とアドレス信号に応答してワード線群の中の指定のワード線に前記クランプ電圧を印加するクランプ電圧印加手段と、電源電圧をこの電源電圧より低いプリチャージ電圧に変換して出力するプリチャージ電圧発生手段と、プリチャージ信号に応答して指定のビット線に前記プリチャージ電圧を印加するプリチャージ電圧印加手段とを備えていることを特徴とする半導体メモリ装置。」と認められる。
　
２．引用例
　
　これに対して、原査定の拒絶の理由に引用された、特開平２−１４４９３号公報（以下、「引用例１」という。）において、半導体記憶装置におけるワード線のドライブに関する記載事項は次の（１）〜（４）のとおりである。
（１）「２２は、行選択手段の一例であるＸデコーダであり、アドレス入力信号Ａφ、Ａ１に基づいて各ワード線ドライバ２０にそれぞれハイレベル信号またはローレベル信号を出力するものである。」（第２頁左上欄第５行〜同第９行）
（２）「電源２６からの電圧ＶＤＤは、ワード線ドライバ２０以外に、Ｘデコーダ２２の各インバータ３０およびＮＡＮＤ回路３４にも供給され」（第２頁右下欄第１５行〜同第１８行）
（３）「２０はワード線ドライバであり、ＰチャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ１２とで構成されている。３はワード線であり、前記ＰチャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ１２とのそれぞれのドレイン電極に接続されている。４はビット線であり、第６図に示したように、ＮチャネルＭＯＳトランジスタ３８を介してセンスアンプ２８に接続されている。また、７はＮチャネルＭＯＳトランジスタであり、このＮチャネルＭＯＳトランジスタ７のゲート電極とドレイン電極が互いに結ばれてその結線部に接続されている端子に、第６図に示した電源２６から電源電圧ＶＤＤが印加される。そしてこのＮチャネルＭＯＳトランジスタ７のソース電極８がＰチャネルＭＯＳトランジスタ１１のソース電極に接続される。また、前記ＰチャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ１２とのゲート電極は互いに結ばれて端子６に接続され、第６図に示すように、Ｘデコーダ２２からハイレベル信号またはローレベル信号が入力される。さらに、ＮチャネルＭＯＳトランジスタ１２のソースはＧＮＤに接続されている。図中、５はメモリセルであり、ＮチャネルＭＯＳトランジスタによって構成されており、そのＮチャネルＭＯＳトランジスタのソースはＧＮＤに接続され、ゲート電極はワード線３に接続され、さらにドレイン電極はビット線４に接続されている。」（第４頁左上欄第１９行〜同左下欄第６行）
（４）「ソース電極８の電位が、電源電圧ＶＤＤからＮチャネルＭＯＳトランジスタ７の閾値電圧Ｖｔｈ（以下、Ｖｔｈ７と記す）を減じた値よりも低ければ、ＮチャネルＭＯＳトランジスタ７はＯＮし、ソース電極８の電位は上昇する。その結果、ソース電極８の電位は、ＶＤＤ−Ｖｔｈ７にバイアスされる。したがって、ワード線３は選択時にはＶＤＤ−Ｖｔｈ７に充電される。」（第４頁右下欄第１行〜同第８行）
　これらの記載事項から引用例１には、
「複数のメモリセルを備え、各メモリセルのゲート電極がワード線に接続され、ドレイン電極がビット線に接続され、ソース電極が接地されている半導体メモリ装置において、
　電源電圧をこの電源電圧より低い電圧として出力するＮチャネルＭＯＳトランジスタと、前記電源電圧で駆動されてアドレス信号に従ってワード線を選択するＸデコーダに応答してワード線にＮチャネルＭＯＳトランジスタの出力を印加するワード線ドライバを備えた半導体記憶装置」（以下、「引用例１記載の発明」という。）が記載されていると認められる。
　また、原査定の拒絶の理由に引用された、特開平３−７１４９８号公報（以下、「引用例２」という。）には次の記載がある。
（１）「ビットラインプリチャージ回路１４は、ＰＭＯＳトランジスタ１６及び１７が常にオン状態であるので、電源１５よりＮＭＯＳトランジスタ１８を介してビットラインに電流が供給され、ビットライン１２は充電される。尚、ビットライン１２に印加される電圧は、後述するセンスアンプ回路２７との均衡により約１から２ボルトとなり、又そのような値にビットライン１２がなるようにビットラインプリチャージ回路１４は設定される。」（第３頁右下欄第１０行〜同第１８行）
（２）「このようにビットライン１２の電位が約１から２ボルトと低いのでメモリセル１０のドレイン部の耐圧は比較的低くても良く」（第４頁右上欄第１０行〜同第１２行）
　これらの記載を要約すると、引用例２には
「ビットラインに対するプリチャージを電源電圧より低い電圧で行うこと。」（以下、「引用例２の記載事項」という。）が記載されている。
　
３．対比
　
　引用例１記載の発明と本願発明を対比する。
　本願発明で、「メモリセルアレイを構成する複数の半導体メモリを備え」とあることから、ここでの半導体メモリはメモリセルの意味で用いられているので、引用例１記載の発明の「メモリセル」は、本願発明の「半導体メモリ」に相当し、引用例１記載の発明の「ドレイン電極」、「ソース電極」は、接続の関係から、それぞれ本願発明の「残りの電極のうち一方の電極」、「他方の電極」に相当する。また、引用例１記載の発明の「ＮチャネルＭＯＳトランジスタ」は、電源電圧の降圧を行っていることから、本願発明の「クランプ電圧発生手段」に相当し、引用例１記載の発明の「ワード線ドライバ」は、アドレス信号に従って選択されたワード線に対して「ＮチャネルＭＯＳトランジスタ」の出力を印加していることから、本願発明の「クランプ電圧印加手段」に相当する。
　したがって、本願発明と引用例記載の発明の一致点、相違点は次のとおりである。
　
（一致点）
　「メモリセルアレイを構成する複数の半導体メモリを備え、各半導体メモリのゲート電極がワード線に接続され、残りの電極のうち一方の電極がビット線に接続され、他方の電極が接地されている半導体メモリ装置において、
　電源電圧をこの電源電圧より低いクランプ電圧に変換して出力するクランプ電圧発生手段と、前記電源電圧で駆動されてアドレス信号に従ってワード線群の中の指定のワード線に前記クランプ電圧を印加するクランプ電圧印加手段を備えている半導体メモリ装置。」
　
（相違点１）
　本願発明は、電源電圧で駆動されてアドレス信号に従って指定のワード線を選択するためのプリデコード信号を出力するワードアドレスデコーダを有し、前記プリデコード信号とアドレス信号に応答して指定のワード線にクランプ電圧を印加しているのに対して、引用例１記載の発明は、プリデコード信号を使用することなく、アドレス信号をＸデコーダに入力して、Ｘデコーダの出力によって指定のワード線にＮチャネルＭＯＳトランジスタの出力を印加している点。
　
（相違点２）
　本願発明は、電源電圧をこの電源電圧より低いプリチャージ電圧に変換して出力するプリチャージ電圧発生手段と、プリチャージ信号に応答して指定のビット線に前記プリチャージ電圧を印加するプリチャージ電圧印加手段を有しているのに対して、引用例１記載の発明は、ビット線のプリチャージ手段を有していない点。
　
４．当審の判断
　
　上記相違点について検討する。
（相違点１）
　半導体メモリ装置において、アドレス信号をプリデコード信号にデコードし、プリデコード信号とアドレス信号に応じてワード線を選択することは周知事項であり（例えば、特開昭６２−１５４３９８号公報参照）、この周知事項を引用例１記載の発明のワード線選択に適用することは当業者が容易になし得たことと認める。
　
（相違点２）
　半導体メモリ装置において、プリチャージ回路を用いてビット線に対してプリチャージを行うことは、高速化のために一般的に行われていることであり、また、プリチャージ電圧を電源電圧より低い電圧とすることによって、消費電流を減らすことは、引用例２にもあるように本願出願前に公知の事項であって、引用例２の記載事項を引用例１記載の発明に適用することは当業者が容易になし得たことと認める。
　
　また、本願発明の作用効果は、引用例１、引用例２及び周知技術から予測可能な範囲のものである。
　
５．結論
　
　したがって、本願発明は、引用例記載の発明に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。