【事件の表示】
　平成　４年特許願第２８３６６８号「半導体記憶装置」拒絶査定に対する審判事件［平成　６年　４月２２日出願公開、特開平　６−１１０７６９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明の要旨
　本願は、平成４年９月２９日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１１年１月２２日付け手続補正書及び平成１１年６月１１日付け手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりの、
　「データバスを介してプロセッサと主記憶装置との間に設けられ、コントロール部からの制御信号を受け書込みの可否を制御する第１の制御回路を備えた半導体記憶装置であって、第１の制御回路の出力を受ける第２の制御回路をさらに有し、半導体記憶装置にプロセッサが必要とするデータがないミスヒット時には、第２の制御回路は半導体記憶装置を書込み可とし、コントロール部は主記憶装置から前記データをデータバスを介してプロセッサと半導体記憶装置とに同時に直接供給することを特徴とする半導体記憶装置。」
にあるものと認める。
　
２．引用文献
Ａ．引用文献１
　これに対して、原査定の拒絶の理由に引用された特開昭５８−１１８０８２号公報（以下、「引用文献１」という。）の第４図及びその説明の欄には、
　「第４図は、本発明によりキャッシュメモリ制御方式を実現するための構成の一例を示すもので、キャッシュメモリ２とプロセッサ３の部分の構成を示している。
　図において、プロセッサ３内のメモリアドレスレジスタ１０は、プロセッサ３からのメモリ起動要求に対するメモリアドレスＡＤを格納するためのレジスタであり、キャッシュメモリ２のキャッシュデータ部２１は第２図の主メモリ１から転送されて来たブロック単位のデータを格納する部分であり、また、キャッシュメモリ２のキャッシュディレクトリ部２０は、主メモリ１から送られたデータのアドレス情報の一部を格納する部分である。このキャッシュディレクトリ部２０の内容がメモリアドレスレジスタ１０の値と比較器２２において比較され、必要とするデータが、キャッシュデータ部２１にあるかどうかが判定される。
　また、プロセッサ３のメモリライトデータレジスタ１１およびメモリリードデータレジスタ１２は、主メモリ１へ書込まれるデータＷＤおよび主メモリ１またはキャッシュメモリ２から読出されたデータＲＤを格納する部分である。
　さらに、プロセッサ３の共通バス占有要求判定回路１６は、プロセッサ３のメモリ起動信号５３に対して、共通バス占有要求信号５４を出し、また、他からの共通バス占有要求信号５２を受取り、自分が共通バス６を占有できるかどうかを判定するもので、占有できる場合は、許可信号５１を出す。」（第３頁左上欄第４行〜同頁右上欄第１２行目）
　
　「プロセッサ３において、メモリ読出し起動が生ずると、メモリアドレスレジスタ１０とキャッシュディレクトリ部２０の内容をコンパレータ２２で比較し、比較の結果、対応するデータがキャッシュデータ部２１に存在することが解った時、コンパレータ２２はキャッシュヒット信号５０を出す。この信号５０はゲート素子４０，３１を介してセレクタ１５に入力され、このセレクタ１５は、キャッシュデータ部２１からのデータを選択し、メモリリードデータレジスタ１２にキャッシュメモリ２からのデータをセットする。」（同頁右上欄第１６行〜同頁左下欄第６行目）
　
　「次に、メモリ読出し起動でキャッシュミスの場合の動作について説明する。
　この場合には、コンパレータ２２からキャッシュヒット信号５０が出されないので、キャッシュミスとなり、ゲート素子３２から出力が生じ、共通バス占有要求判定回路１６から共通バス占有許可信号５１が出されると、ゲート素子３５を開いて、メモリアドレスを共通バス６を介して主メモリ１へ転送する。
　これに対して、主メモリ１からは共通バス６、レシーバ３８を経由（「軽由」は、「経由」の誤記と認める。）して読出しデータが送られて来るので、キャッシュミス側を選択したセレクタ１５を通してそのデータをメモリリードデータレジスタ１２へセットする。また、読出し／書込み制御信号５５により、メモリ読出し側を選択しているセレクタ１４を通して、レシーバ３８からの読出しデータをキャッシュメモリ２のキャッシュデータ部２１に送っており、コントローラ１３からゲート素子４３，４２を介して入力される書込みパルスによりこのデータをキャッシュデータ部２１に書込む。同時に、このデータのアドレス情報もメモリアドレスレジスタ１０からキャッシュディレクトリ部２０へ書込む。」（同頁左下欄第１６行〜同頁右下欄第１８行目）
と記載されている。
　
Ｂ．引用文献２
　次に、同じく原査定の拒絶の理由に引用された特開平１−１０６２４１号公報（以下、「引用文献２」という。）の第１図，第２図，第４図及び第５図には、プロセッサ１とキャッシュメモリ３と主メモリ２とがデータバス５及びアドレスバス４で接続されており、又、「キャッシュ３は主メモリ２の一部をコピーとして保持し、プロセッサ１が主メモリにアクセスする際、先づキャッシュ３にアクセスし、必要なデータが其処にあれば（ヒットと云う）、此れを使用し、若し無ければ（ミスヒットと云う）、主メモリ２にアクセスしてデータを読取り、同時に此のデータをキャッシュ３に格納する」（第２頁左上欄第１６行〜同頁右上欄第２行目）ことが記載されている。
　
３．対比
　そこで、本願発明と上記引用文献１に記載された発明とを対比すると、本願発明における「データバス」，「主記憶装置」，「半導体記憶装置」は、それぞれ、引用文献１に記載の発明における「共通バス」，「主メモリ」，「キャッシュメモリ」に相当し、又、本願発明における「コントロール部からの制御信号を受け書込みの可否を制御する第１の制御回路」及び「帯２の制御回路」というのは、その動作からみて、それぞれ、引用文献１に記載の発明における「コンパレータ２２」及び「コントローラ１３及びゲート素子４１及びゲート素子４１〜４３」に相当するものであり、更に、引用文献１に記載の発明においては、主メモリから読出されたデータはセレクタ１５を介してメモリリードデータレジスタ１２へセットされてプロセッサ３へ読出されると同時に、セレクタ１４を介してキャッシュメモリ２のデータ部２１へ書込まれるようにされているので、両者は共に、プロセッサと主記憶装置との間に設けられ、コントロール部からの制御信号を受け書込みの可否を制御する第１の制御回路を備えた半導体記憶装置であって、第１の制御回路の出力を受ける第２の制御回路をさらに有し、半導体記憶装置にプロセッサが必要とするデータがないミスヒット時には、第２の制御回路は半導体記憶装置を書込み可とし、コントロール部は主記憶装置から前記データをデータバスを介してプロセッサと半導体記憶装置とに同時に直接供給することを特徴とする半導体記憶装置である点では同じである。
　
　ただ、本願発明においては、半導体記憶装置は、データバスを介してプロセッサと主記憶装置との間に設けられているのに対して、上記引用文献１に記載の発明においては、主記憶装置とプロセッサとはデータバスを介して接続されているものの、半導体記憶装置は、プロセッサを介してデータバスと接続されている点で、両者は相違している。
　
４．当審の判断
　よって上記各相違点について検討すると、本願発明のように、データバスを介してプロセッサと主記憶装置との間に半導体記憶装置を設ける構成は、例えば、引用文献２の第１図，第２図，第４図及び第５図にプロセッサ１とキャッシュメモリ３と主メモリ２とがデータバス５及びアドレスバス４で接続されたものが記載されていることからも明らかなように、当業者にとって周知の事項にすぎないものと認められるので、該、周知の事項を引用文献１に記載の発明に適用して、本願発明のようにすることは、当業者が容易に発明をすることができたものと認められる。
　
５．むすび
　以上のとおりであるので、本願発明は、上記引用文献１に記載の発明に、例えば、引用文献２に記載の、周知の事項を適用することによって当業者が容易に発明をすることができたものと認められる。したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。