【事件の表示】
　平成　４年特許願第２９６７７４号「半導体集積回路装置のクロック配線方法」拒絶査定に対する審判事件［平成　５年　８月　６日出願公開、特開平　５−１９８６７４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．本願発明
　本願は、平成４年１１月６日の特許出願であって、その請求項１に係る発明（以下「本願発明」という）は、平成１１年１月８日付け手続補正書で補正された明細書並びに図面の記載からみて、その特許請求の範囲請求項１に記載された次のとおりのものである。なお、平成１１年１２月２０日付け手続補正は、平成１２年１１月２８日付けで補正の却下の決定がなされ、確定した。
「【請求項１】多層配線を有する半導体集積回路のレイアウト設計に際して、前記半導体集積回路の構成要素を複数のブロックに分割し、各ブロック内の配置配線処理を行なった後に各ブロック間の配線を行う階層設計手法を用いた半導体集積回路装置の配線方法であって、クロック信号を供給するクロック発生源から各ブロックへのクロック配線を、前記クロック発生源から各ブロックのクロック端子まで等長となるように特定の配線層に限定して敷設することを特徴とする半導体集積回路装置のクロック配線方法。」
 　
２．引用例に記載された発明
　これに対して、原査定の拒絶の理由に引用された、いずれも本願出願前日本国内において頒布された特開平３−１１４２５７号公報（以下、「引用例１」という。）、特開平１−２４１１４４号公報（以下、「引用例２」という。）、特開昭６３−６９２６２号公報（以下、「引用例３」という。）には、次の事項が記載されている。
（１）引用例１（特開平３−１１４２５７号公報）
　「ゲートアレイ方式の半導体集積回路」（発明の名称）について、「（１）チップ内に散在して形成される複数のラッチ回路と、
　前記チップ内中央またはその付近に配置されたクロックバッファと、
　前記クロックバッファを中心として前記クロックバッファから出力されるクロック信号が前記複数のラッチ回路各々にほぼ均一な伝達時間で供給されるように前記クロックバッファと前記複数のラッチ回路各々との間が他の信号線に対して優先的に配線接続される配線手段と
を具備したことを特徴とするゲートアレイ方式の半導体集積回路。
（２）前記配線手段は、
　前記クロックバッファを中心として前記チップ内を略方形のマス目状に等分する擬似的な配線ブロックを用い、
　前記配線ブロック各々のマス目に沿って前記クロックバッファの出力端を開始点として分岐が所定数繰り返され、前記クロックバッファと前記ラッチ回路各々とがほぼ等距離で結合されることを特徴とした請求項１記載のゲートアレイ方式の半導体集積回路。」（特許請求の範囲、１頁左下欄５行〜同頁右下欄６行）であり、「第１図はこの発明に係るゲートアレイ方式のＬＳＩチップにおけるクロック信号配線の構成を示すパターン平面図である。チップ１１周辺にＩ／Ｏ（入出力）バッファ１２が形成され、このＩ／Ｏバッファ１２に囲まれたチップ内に必要に応じて複数のラッチ回路１３が散在して形成されている。これらのラッチ回路１３をドライブするクロックバッファ１４はチップ内ほぼ中央に位置する点Ｐ１に形成されている。そして、このクロックバッファ１４から各ラッチ回路１３への配線は、例えば３層目の配線層上に他の信号線に対して優先的に形成される。すなわち、Ｉ／Ｏバッファ１２形成領域の所定の位置ＡのＩ／Ｏバッファ１２の出力端が、前記３層目の配線層とコンタクトを取り、配線１５ａによりクロックバッファ１４の入力端に接続され、このクロックバッファ１４の出力端から分岐する配線１５ｂにより前記複数のラッチ回路１３各々にほぼ均一な伝達時間で供給されるように構成されている。
　このようなクロック信号配線（太線で図示）は、このチップ１１の一辺の長さをｌとした場合、領域Ｂと領域Ｃに形成されたそれぞれのラッチ回路１３との間には最大距離でもｌの経路差に相当する位相差が生じるにすぎない。さらに、他の信号線に対して優先的に形成されていることもあって、配線パターンに自由度があり、不必要に長い経路の配線が形成されることがないのでクロック信号が伝達される遅延時間がさほど異ならないように配線でき、信号に位相差が生じないようにできる。」（３頁左下欄８行〜同頁右下欄１５行）こと、「第２図はこの発明の他の実施例によるクロック信号配線の構成を示す回路図である。図中点線で示すように、クロックバッファ１４つまり点Ｐ１を中心としてチップ１１内を略方形のマス目状に等分する擬似的な配線ブロック１６を構成する。前記と同様に、例えば３層目の配線層上でこの配線ブロック１６各々のマス目（点線で図示）に沿ってクロックバッファ１４の出力端を開始点Ｐ１として分岐がＰ２、Ｐ３と所定数繰り返され、各ラッチ回路１３が形成されている位置付近まで均等な距離で配線を施し、下層の各ラッチ回路１３に向かってコンタクトを取る。その際、その分岐点の各要所にはクロックバッファ１４の駆動力および分岐数に応じて補助バッファ１７を設けることにより、特にチップの面積が広い場合やラッチ回路１３の数が多い場合にクロック信号配線のより最適な設計が実現される。」（３頁右下欄１６行〜４頁左上欄１２行）こと、「［発明の効果］
　以上説明したようにこの発明によれば、各ラッチ回路に伝達されるクロック信号の位相差を小さくし、また、伝達される遅延時間を短くする高信頼性のゲートアレイ方式の半導体集積回路を提供することができる。」（４頁左下欄１８行〜同頁右下欄３行）ことが、第１図、第２図と共に記載されている。
（２）引用例２（特開平１−２４１１４４号公報）
　「（従来の技術）
　第８図に一般的なビルディングブロック方式による半導体集積回路のチップの概略構成を示す。チップ上には複数の回路ブロック６、各回路ブロック間の配線領域１０、周辺には入出力回路領域１１が設けられている。
　ブロック間の配線領域は複数のチャネルとよばれる部分１０ａに分けられ、チャネル配線手法を用いて配線されることが多い。・・・
　また第９図に示すようにブロックには、セル１を配置したセル行９を配線領域７と交互に並べて所定の機能を満たすように結線するものがある。・・・第１０図に示すように、配線が施されていないセル１の上はセル行９から他のセル行９へのセル間を結ぶ配線が自由に通ることができる。セル１上で既に配線が施されており、他の配線が自由に通れない部分を配線禁止領域２と呼ぶ。
　概略配線径路を決定するとは、結線要求を満たすために配線領域のどの部分を通るかを決定することである。第１１図は同じ結線要求を満たす異なる概略配線径路を示している。第１１図では、ブロック６とブロック間配線領域１０とを示し、ブロックへの配線は配線径路６０とまた別の配線径路６２とを実線および点線で示す。
　ビルディングブロック方式の半導体集積回路装置のレイアウト手法にはブロック内の詳細な配置・配線をしてから、各ブロックの相対配置を行いブロック間の概略配線・詳細配線を行うものと（第１２図（ａ）参照）、・・・がある（第１２図（ｂ）参照）」（１頁右下欄１５行〜２頁右上欄１７行）ことが、従来の技術として、第８図〜第１２図と共に記載されている。
　以上の記載から、引用例２には、「ビルディングブロック方式の半導体集積回路装置のレイアウト手法において、複数のブロックを有し、ブロック内の詳細な配置・配線をしてから、各ブロックの相対配置を行いブロック間の概略配線・詳細配線を行う配線方法」が示されている。
（３）引用例３（特開昭６３−６９２６２号公報）
　「本発明はフリツプフロツプ、ラツチを含む半導体集積回路に係り、特に、クロツクスキユーの小さいクロツク信号を供給するに好適な半導体集積回路に関する。」（２頁左上欄８〜１１行）こと、「本発明の他の実施例を第３図に示す。第３図において１はクロツク入力パツド、２はクロツク入力バツフア、５０はクロツク分配ブロツク、１５０，１５０はブロツクであり、クロツク入力バツフア２の入力はクロツク入力パツドに接続され、出力は、複数のクロツク分配セルにクロツク線１０１を介して入力される。クロツク分配セル３０は、組み合わせ論理回路１０と複数のクロツク分配バツフアで構成され、１０の入力はクロツク入力バツフア２の出力と接続される。クロツク分配セル３１は、同様に組み合わせ論理回路１５と複数のクロツク分配バツフアで構成され、１５の入力はクロツク入力バツフア２の出力に接続される。クロツク分配セル３０，３１を含むクロツク分配セルの全体はクロツク分配ブロツク５０を構成する。クロツク分配バツフアの各々には複数の負荷ブロツクが接続される。クロツク分配バツフア３，８はそれぞれクロツク分配セル３０，３１に含まれ、その負荷となるブロツクの数は回路性能で決まる上限以下の任意の値をとる。クロツク分配バツフア１３，１８はそれぞれ、クロツク分配セル３０，３１に含まれ、その負荷となるブロツクの数が一定の個数に限定される。全てのクロツク分配バツフアの出力は、負荷ブロツクの各々の中に設けられたクロツクバツフアセルに入力される。クロツクバツフアセルは組み合わせ論理回路とクロツクバツフアからなり、組み合わせ論理回路の入力はクロツク分配バツフアの出力に接続され、出力は、クロツクバツフアの入力となる。クロツクバツフアの出力は、同じブロツク内の複数個のラツチ等のクロツク入力端子に接続される。第３図において、１５０，１５１はそれぞれ１３，８なるクロツク分配バツフアに接続されるブロツク、４０，４１は、それぞれ１５０，１５１に含まれるクロツクバツフアセル、１１，２１はそれぞれ４０，４１に含まれる組み合わせ論理回路、４，２４はそれぞれ、１１，２１の出力に接続されるクロツク・バツフア、２００，２０１はクロツク線１０３を介して、４に接続されるラツチ等の一部、２０２，２０３はクロツク線１０５を介して２４に接続されるラツチ等の一部である。クロツクバツフアセルの組み合せ論理回路１１，２１の入力は、それぞれクロツク線１０２，１０４を介して、クロツク分配バツフア１３，１８に接続される。第３図の実施例では、クロツク分配バツフア１３，１８の負荷となるブロツクの数が一定の個数に限定され、かつ、クロツク入力パツド１から、これらのクロツク分配バツフアを経て、ブロツク１５０，１５１内のクロツクバツフアセル４０，４１に至るまでの配線の値が略等しく設定されることが特徴である。
　第３図の実施例では、上記複数のクロツク分配バツフアのうちの任意の個数が、１３，１８と同様に、フアンアウト数と上記のクロツク供給経路の配線長が一定の値となる様に設計されるため、負荷容量のばらつきが小さく１５０，１５１等のブロツク内のラツチ等は、互いにクロツク・スキユーを小さくすることができる。このことは、例えば、第３図に示す様に、１５０中のラツチ等２０１を出力、１５１中のラツチ等２０２を入力とする様な論理信号経路がある場合、異なるブロツク群に属する２０１，２０２間のクロツクスキユーを一定値以下に抑制する上で効果がある。」（４頁右上欄１４行〜５頁左上欄１６行）こと、「第４図は第３図の実施例の半導体チツプ上の配置例を示したものである。図の記号のうち、第３図につけ加えてあるものは、１６０〜１６３がブロツク、４２〜４５がそれぞれのブロツクのクロツクバツフアセルである。第４図において、クロツク分配ブロツクはチツプの略中央に配置される。この様にすることで、各ブロツクへの距離が平均化される。各クロツク分配バツフアから、ブロツク内のクロツクバツフアセルへの配線長は例えば図示している様に略等しくすることができる。この様なクロツク線の配線を実現するには、まず先にクロツク分配ブロツクの位置を固定したうえで、ブロツクの配置を決め、これに対してクロツク線の長さが略等しくなる様に自動、又は、人手配線すれば良い。」（５頁右上欄２〜１６行）ことが、第３図、第４図と共に記載されている。
 　
 ３．本願発明と引用例１〜３に記載された発明との対比・判断
　本願発明と引用例２に記載された発明とを対比すると、引用例２に記載された発明の「ビルディングブロック方式」、「半導体集積回路装置のレイアウト手法」、「複数のブロック」は、それぞれ本願発明の「階層設計手法」、「半導体集積回路のレイアウト設計」、「半導体集積回路の構成要素を複数のブロックに分割し」たものに相当するので、両者は、「半導体集積回路のレイアウト設計に際して、前記半導体集積回路の構成要素を複数のブロックに分割し、各ブロック内の配置配線処理を行なった後に各ブロック間の配線を行う階層設計手法を用いた半導体集積回路装置の配線方法であることを特徴とする半導体集積回路装置の配線方法。」である点で一致し、
　相違点１：本願発明では、「多層配線を有する」のに対して、引用例２記載の発明では、多層配線を有するとは記載されていない点、
　相違点２：本願発明は、クロック配線方法であって、「クロック信号を供給するクロック発生源から各ブロックへのクロック配線を、前記クロック発生源から各ブロックのクロック端子まで等長となるように特定の配線層に限定して敷設する」のに対して、引用例２記載の発明は、配線方法ではあるが、クロック配線方法ではない点、
において、両者は相違する。
　そこで、上記相違点について検討する。
　相違点１：上記引用例１には、ゲートアレイ方式の半導体集積回路において、「クロックバッファ１４から各ラッチ回路１３への配線は、例えば３層目の配線層上に他の信号線に対して優先的に形成される。」ことが記載されている。ここで、３層目の配線層を有するということは、もちろん１層目、２層目の配線層も有しており、多層配線を有することになる。そして、半導体集積回路のレイアウト設計であるゲートアレイ方式で用いられている、このような多層配線を、上記引用例１と同様に半導体集積回路のレイアウト設計を行う、階層設計手法において適用することは、当業者が半導体集積回路のレイアウト設計上適宜なし得た程度のことと認められる。
　相違点２：上記の、本願発明と引用例２に記載の発明との一致点は、引用例２に従来の技術として記載されているように周知事項である（この点、必要があれば、特開平３−１４２８５７号公報の記載も参照のこと）。また、上記一致点中の、「複数のブロック」の中には、クロック信号を必要とするブロックとクロック信号を必要としないブロックとがあることは、当然のことである。この内、クロック信号を必要とするブロックには、クロック信号を供給するためにクロック配線を設けることは、周知である。
　そして、上記引用例３には、例えば第４図を参照すると、クロック入力パッド１（本願発明の「クロック信号を供給するクロック発生源」に相当）から各ブロック１５０，１５１，１６０〜１６３へのクロック線（本願発明の「クロック配線」に相当）を、前記クロック入力パッド１から各ブロックのクロック・バッファセル４０〜４５（本願発明の「クロック端子」に相当）までのクロック線の長さが略等しくなるように配線することが記載されている。また、上記引用例１には、「Ｉ／Ｏバッファ１２形成領域の所定の位置ＡのＩ／Ｏバッファ１２（本願発明の「クロック信号を供給するクロック発生源」に相当）の出力端が、前記３層目の配線層（本願発明の「特定の配線層に限定して敷設すること」に相当）とコンタクトを取り、配線１５ａによりクロックバッファ１４の入力端に接続され、このクロックバッファ１４の出力端から分岐する配線１５ｂにより前記複数のラッチ回路１３各々にほぼ均一な伝達時間で供給されるように構成されている。」ことが記載されており、上記引用例３と同様に、クロック信号を供給するクロック発生源から各ブロックではないが各ラッチ回路までのクロック配線がほぼ等長であり、また、クロック配線を特定の配線層に限定して敷設するものである。
　してみると、上記周知のクロック信号を必要とするブロックに、クロック信号を供給するためにクロック配線を設けるにあたり、上記引用例３に記載のように、各ブロックへのクロック配線を、クロック発生源から各ブロックのクロック端子まで略等長となるように設け、このようなクロック配線を上記引用例１に記載のように、特定の配線層に限定して敷設することは、当業者が必要に応じて適宜設定できた程度のことと認められる。
　さらに、効果についても格別のものとは認められない。
 　
４．結び
　したがって、本願発明は、本願出願前に日本国内において頒布された刊行物である上記引用例１、２及び３に記載された発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができず、本願は拒絶されるべきである。
　よって、結論のとおり審決する。