【手続補正書】
【提出日】平成18年4月3日(2006.4.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、
この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、
前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されるとともに、拡散領域の表面に選択的に設けられた低抵抗領域を有してなる、少なくとも１つの第２の絶縁ゲート型トランジスタと
を具備したことを特徴とする半導体装置。
【請求項２】
前記低抵抗領域は、前記第２の絶縁ゲート型トランジスタにおけるゲート電極より、前記第２の側壁絶縁膜の側壁長の分だけ離れた位置に設けられてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁物および前記第２の絶縁物は、互いにエッチング選択比を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の絶縁物はシリコン窒化物であり、前記第２の絶縁物はシリコン酸化物であることを特徴とする請求項１または３のいずれかに記載の半導体装置。
【請求項５】
前記複数の第１の絶縁ゲート型トランジスタのうち、少なくとも１つは、該ゲート電極に対して、コンタクトホールが自己整合的に開孔されてなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数の第１の絶縁ゲート型トランジスタのうち、その最外周部におけるトランジスタのゲート電極は、電気的に独立しているダミーのゲート電極パターンであることを特徴とする請求項１または５のいずれかに記載の半導体装置。
【請求項７】
前記第１の絶縁ゲート型トランジスタにおける拡散領域の接合深さが、前記第２の絶縁ゲート型トランジスタにおける拡散領域の接合深さよりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記コンタクトホール内には、導電性材料が埋め込まれてなることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記導電性材料の表面には、低抵抗領域が設けられてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、
この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、
前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されてなる、少なくとも１つの第２の絶縁ゲート型トランジスタと、
前記第１の絶縁物および前記第２の絶縁物の間に、前記半導体基板の表面を覆うようにして設けられた第３の絶縁物と
を具備したことを特徴とする半導体装置。
【請求項１１】
前記第３の絶縁物は、少なくとも前記第２の絶縁物に対してエッチング選択比を有してなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第３の絶縁物は、前記第１の絶縁物よりも薄く形成されてなることを特徴とする請求項１０または１１のいずれかに記載の半導体装置。
【請求項１３】
前記第１の絶縁物および前記第２の絶縁物は、互いにエッチング選択比を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記第１の絶縁物および前記第３の絶縁物はシリコン窒化物であり、前記第２の絶縁物はシリコン酸化物であることを特徴とする請求項１０，１１または１３のいずれかに記載の半導体装置。
【請求項１５】
前記複数の第１の絶縁ゲート型トランジスタのうち、少なくとも１つは、該ゲート電極および前記フィールド領域に対して、コンタクトホールが自己整合的に開孔されてなることを特徴とする請求項１０に記載の半導体装置。
【請求項１６】
前記複数の第１の絶縁ゲート型トランジスタのうち、その最外周部におけるトランジスタのゲート電極は、電気的に独立しているダミーのゲート電極パターンであることを特徴とする請求項１０または１５のいずれかに記載の半導体装置。
【請求項１７】
前記第１の絶縁ゲート型トランジスタにおける拡散領域の接合深さが、前記第２の絶縁ゲート型トランジスタにおける拡散領域の接合深さよりも小さいことを特徴とする請求項１０に記載の半導体装置。
【請求項１８】
半導体基板上のメモリセル領域に、第１の絶縁物からなる長さｄの側壁絶縁膜が形成されてなるゲート電極をそれぞれに有し、各ゲート電極間の最大スペースが２（ｄ＋ｘ）よりも小さくなるように配設された、複数の第１の絶縁ゲート型トランジスタと、
前記半導体基板上の周辺回路領域に、第１の絶縁物からなる長さｄの側壁絶縁膜が形成されてなるゲート電極、および、拡散領域の表面に前記側壁絶縁膜からそれぞれ前記ｘだけ離れた位置に設けられた低抵抗領域をそれぞれに有し、各ゲート電極間の最大スペースが２（ｄ＋ｘ）よりも大きくなるように配設された、複数の第２の絶縁ゲート型トランジスタと
を具備してなることを特徴とする半導体装置。
【請求項１９】
前記第２の絶縁ゲート型トランジスタにおける各ゲート電極の側壁部分には、それぞれ、前記第１の絶縁物からなる側壁絶縁膜のさらに外側に第２の絶縁物からなる側壁絶縁膜が形成されてなることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記ｘが、前記第２の絶縁物からなる側壁絶縁膜の側壁長に対応されてなることを特徴とする請求項１８または１９のいずれかに記載の半導体装置。
【請求項２１】
前記第２の絶縁物からなる側壁絶縁膜の下には、第３の絶縁物が設けられてなることを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
前記第１の絶縁ゲート型トランジスタの、配線コンタクト部を除く、各ゲート電極間には、前記第２の絶縁物が埋め込まれてなることを特徴とする請求項１８に記載の半導体装置。
【請求項２３】
前記第１の絶縁ゲート型トランジスタの、配線コンタクト部を含む、各ゲート電極間には、導電性材料が埋め込まれてなることを特徴とする請求項１８に記載の半導体装置。
【請求項２４】
前記導電性材料の表面には、低抵抗領域が設けられてなることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
フィールド領域を形成し、半導体基板上の素子領域をメモリセル領域および周辺回路領域に分離する工程と、
前記メモリセル領域に、メモリセル部を構成するための複数の第１の絶縁ゲート型トランジスタの各ゲート電極、および、前記周辺回路領域に、周辺回路部を構成するための少なくとも１つの第２の絶縁ゲート型トランジスタのゲート電極をそれぞれ形成する工程と、
前記半導体基板の全面に第１の絶縁物を堆積する工程と、
前記第１の絶縁物を選択的に除去し、前記第１の絶縁ゲート型トランジスタにおける各ゲート電極の側壁部分、および、前記第２の絶縁ゲート型トランジスタにおけるゲート電極の側壁部分に、それぞれ、第１の側壁絶縁膜を形成する工程と、
前記半導体基板の全面に第２の絶縁物を堆積する工程と、
前記第２の絶縁物を選択的に除去し、前記第２の絶縁ゲート型トランジスタにおけるゲート電極の側壁部分に、さらに、第２の側壁絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２６】
前記第１の絶縁物および前記第２の絶縁物としては、互いにエッチング選択比を有する物質が用いられることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第１の絶縁物としてはシリコン窒化物が、前記第２の絶縁物としてはシリコン酸化物が、それぞれ用いられることを特徴とする請求項２５または２６のいずれかに記載の半導体装置の製造方法。
【請求項２８】
前記複数の第１の絶縁ゲート型トランジスタのうち、その最外周部には、電気的に独立しているダミーのゲート電極パターンを有して、前記トランジスタが形成されることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２９】
前記第２の絶縁物に、前記複数の第１の絶縁ゲート型トランジスタの少なくとも１つのゲート電極に対して、コンタクトホールを自己整合的に開孔する工程をさらに備えることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項３０】
前記第２の絶縁物に開孔されたコンタクトホール内に導電性材料を埋め込む工程をさらに備えることを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項３１】
前記第２の側壁絶縁膜を形成した後に、前記第２の側壁絶縁膜を介して、再度、前記第２の絶縁ゲート型トランジスタの拡散領域を形成する工程をさらに備えることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項３２】
前記第２の側壁絶縁膜を形成した後に、前記第２の絶縁ゲート型トランジスタの拡散領域の表面に、低抵抗領域を形成する工程をさらに備えることを特徴とする請求項２５または３１のいずれかに記載の半導体装置の製造方法。
【請求項３３】
前記第２の絶縁ゲート型トランジスタにおける拡散領域の表面に低抵抗領域を形成すると同時に、前記コンタクトホール内に埋め込まれた前記導電性材料の表面に低抵抗領域を形成する工程をさらに備えることを特徴とする請求項３０または３２のいずれかに記載の半導体装置の製造方法。
【請求項３４】
前記第２の側壁絶縁膜を形成した後に、前記半導体基板の全面に層間絶縁膜を堆積する工程と、
前記層間絶縁膜に選択的に複数のコンタクトホールを開孔する工程と
をさらに備えることを特徴とする請求項２５，３１または３２のいずれかに記載の半導体装置の製造方法。
【請求項３５】
前記層間絶縁膜としては、前記第１の絶縁物に対してエッチング選択比を有する物質が用いられることを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３６】
前記層間絶縁膜の表面を平坦化する工程をさらに備えることを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３７】
前記コンタクトホールのうち、少なくとも１つは、前記第１の絶縁ゲート型トランジスタにおけるゲート電極に対して自己整合的に開孔されることを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３８】
前記コンタクトホールを介して、再度、前記第１の絶縁ゲート型トランジスタの拡散領域を形成する工程をさらに備えることを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３９】
前記第１の絶縁ゲート型トランジスタの拡散領域は、その接合深さが、前記第２の絶縁ゲート型トランジスタの拡散領域の接合深さよりも小さいことを特徴とする請求項３８に記載の半導体装置の製造方法。
【請求項４０】
前記第１の側壁絶縁膜を形成した後に、前記半導体基板の全面に第３の絶縁物を形成する工程をさらに備えることを特徴とする請求項２５，３１または３２のいずれかに記載の半導体装置の製造方法。
【請求項４１】
前記第３の絶縁物としては、前記第２の絶縁物に対してエッチング選択比を有する物質が用いられることを特徴とする請求項４０に記載の半導体装置の製造方法。
【請求項４２】
前記第３の絶縁物は、前記第１の絶縁物よりも薄く形成されることを特徴とする請求項４０に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本願発明の一態様によれば、フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されるとともに、拡散領域の表面に選択的に設けられた低抵抗領域を有してなる、少なくとも１つの第２の絶縁ゲート型トランジスタとを具備したことを特徴とする半導体装置が提供される。