【手続補正書】
【提出日】平成18年1月27日(2006.1.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  与えられた信号を通過させるパストランジスタで構成され、入力信号に所定の論理処理を施してクロック信号と非同期で出力するパストランジスタロジック、および
高入力インピーダンスを有し、前記パストランジスタロジックの出力信号を受けて増幅する増幅段と、前記増幅段に結合され、前記増幅段の出力信号をラッチするためのラッチ段とを有する第１のラッチ回路を含む、半導体回路装置。
【請求項２】  前記パストランジスタロジックの出力信号は、互いに相補な信号の対を含み、
前記増幅段は、前記相補信号対を差動増幅する差動増幅段を備える、請求項１記載の半導体回路装置。
【請求項３】  前記パストランジスタロジック素子と前記第１のラッチ回路との間に設けられ、第１のクロック信号に応答して前記パストランジスタロジックの出力信号を前記増幅段へ伝達するための第１のトランスファゲートをさらに備える、請求項１または２に記載の半導体回路装置。
【請求項４】  前記第１のラッチ回路の出力信号をラッチするための第２のラッチ回路と、
前記第１および第２のラッチ回路の間に設けられ、前記第１のトランスファゲートと相補的に導通して前記第１のラッチ回路の出力信号を前記第２のラッチ回路へ伝達するための第２のトランスファゲートをさらに備える、請求項３記載の半導体回路装置。
【請求項５】  前記第２のラッチ回路は、
高入力インピーダンスを有し、前記第１のラッチ回路の出力信号を増幅するための増幅段と、
前記増幅段に結合され、前記増幅段の出力信号をラッチするためのラッチ段とを備える、請求項４記載の半導体回路装置。
【請求項６】  特定動作モード時、前記第１のラッチ回路への動作電源電圧の供給を停止させるための電源制御回路をさらに備える、請求項１記載の半導体回路装置。
【請求項７】  前記第１のラッチ回路は互いに相補な信号を出力し、
前記第２のラッチ回路は、
出力ノード対の各々と第１の電源ノードとの間にそれぞれ結合され、前記第１のラッチ回路からの相補信号をそれぞれのゲートに受ける１対の差動絶縁ゲート型電界効果トランジスタと、
第２および第３の電源ノード上の電圧を両動作電源電圧として受けて動作し、前記出力ノード対の電圧をラッチするためのインバータラッチを備え、前記インバータラッチは入力と出力とが交差結合されるインバータ対を含む、請求項４記載の半導体回路装置。
【請求項８】  特定動作モード時、前記第１のラッチ回路への動作電源電圧の供給を停止し、かつ前記第２のラッチ回路へ供給される前記第１ないし第３の電源ノード上の電圧を上昇させる電源制御回路をさらに備える、請求項７記載の半導体回路装置。
【請求項９】  前記電源制御回路は、前記特定動作モード時、前記第１の電源ノードの電圧を前記第２および第３の電源ノードの電圧の間の電圧レベルに設定する手段を含む、請求項８記載の半導体回路装置。
【請求項１０】  前記第２のラッチ回路の出力信号を次段回路へ伝達するためのドライブ回路をさらに備え、
前記電源制御回路は、前記特定動作モード時前記ドライブ回路への電源電圧の供給を停止する手段を含む、請求項８記載の半導体回路装置。
【請求項１１】  前記第１および第２のラッチ回路には別々に電源が設けられ、かつ前記別々の電源は、他回路の電源とは別に設けられる、請求項４記載の半導体回路装置。
【請求項１２】  前記第１のラッチ回路は、前記第１のクロック信号と相補な第２のクロック信号に応答して活性化されて、増幅およびラッチ動作を行なうダイナミック型ラッチ回路を備える、請求項３記載の半導体回路装置。
【請求項１３】  前記パストランジスタロジックは、互いに相補な信号を出力し、
前記第１のラッチ回路は、
出力ノード対と第１の電源ノードとの間に結合され、前記パストランジスタロジックから出力される相補信号対をそれぞれのゲートに受ける差動絶縁ゲート型電界効果トランジスタ対と、
前記第１のクロック信号に対応する制御クロック信号に応答して、前記出力ノード対を電気的に短絡するイコライズ絶縁ゲート型電界効果トランジスタ対と、
前記出力ノード対と内部電源ノードとの間に交差結合されるセンス絶縁ゲート型電界効果トランジスタ対とを含む、請求項３記載の半導体回路装置。
【請求項１４】  前記第１のラッチ回路は、さらに、前記制御クロック信号に応答して前記イコライズ絶縁ゲート型電界効果トランジスタ対の導通時、前記内部電源ノードへの電源電圧の供給を停止する電源絶縁ゲート型電界効果トランジスタをさらに備える、請求項１３記載の半導体回路装置。
【請求項１５】  前記第１のクロック信号と相補な第２のクロック信号に応答して導通し、前記第１のラッチ回路の出力信号を伝達する第２のトランスファゲートと、
前記第２のクロック信号に応答して前記第２のトランスファゲートの非導通時活性化され、前記第２のトランスファゲートを介して与えられる信号を増幅してラッチする第２のラッチ回路とをさらに備える、請求項１３記載の半導体回路。
【請求項１６】  前記第１のラッチ回路は、互いに相補な信号を出力し、
前記第２のラッチ回路は、
出力ノード対と第１の電源との間に接続され、前記第１のラッチ回路からの相補信号をそれぞれのゲートに受ける増幅絶縁ゲート型電界効果トランジスタ対と、
前記出力ノード対に結合され、前記出力ノード対の電圧をラッチするラッチ段と、
前記第２のクロック信号に応答して前記出力ノード対を電気的に短絡するイコライズトランジスタと、
前記第２のクロック信号に応答して、前記ラッチ段へ電源電圧を供給するための電源トランジスタとを備える、請求項１５記載の半導体回路装置。
【請求項１７】  前記パストランジスタロジックは、互いに相補な信号を出力し、
前記第１のラッチ回路は、
出力ノード対と第１の電源ノードの間に結合され、前記パストランジスタロジックの出力する相補信号をそれぞれのゲートに受ける増幅絶縁ゲート型電界効果トランジスタ対と、
前記第１のクロック信号に応答して導通し、前記出力ノード対と前記増幅絶縁ゲート型電界効果トランジスタ対のゲートとを交差的に結合するためのプルアップトランジスタと、
前記出力ノード対の電圧をラッチするためのラッチ段と、
前記第１のクロック信号に応答して前記プルアップトランジスタの非導通時前記ラッチ段への電源供給を遮断するための電源トランジスタとを含む、請求項３記載の半導体回路装置。
【請求項１８】  前記第１の電源ノードは接地電圧を受け、前記増幅絶縁ゲート型電界効果トランジスタ対は、ｐチャネル絶縁ゲート型電界効果トランジスタ対を備える、請求項１７記載の半導体回路装置。
【請求項１９】  特定動作モード時に前記第２のラッチ回路の増幅段の入力ノードの電圧を所定電圧レベルに固定するための初期化トランジスタをさらに備える、請求項５記載の半導体回路装置。
【請求項２０】  前記第２のラッチ回路のラッチ段は、ゲートの長さが前記第１のラッチ回路の絶縁ゲート型電界効果トランジスタのゲート長さよりも長くされた絶縁ゲート型電界効果トランジスタを含む、請求項５記載の半導体回路装置。
【請求項２１】  与えられた信号を通過させるパストランジスタで構成され、入力信号に論理処理を施し、該処理結果に従って相補信号をクロック信号と非同期で出力するパストランジスタロジックゲート、
内部ノードと基準電位ノードとの間に結合され、かつそれぞれのゲートに前記クロック信号と同期して相補信号を受ける絶縁ゲート型電界効果トランジスタ対、および
前記内部ノードの電圧をラッチするラッチとを備え、前記内部ノードは前記相補信号と分離される、半導体回路装置。
【請求項２２】  前記パストランジスタロジックは前記論理処理を前記クロック信号と非同期で実行する、請求項１または２１に記載の半導体回路装置。
【請求項２３】  第１および第２の電源ノードからそれぞれ第１および第２の電源電圧を受け、入力ノードに与えられた２値信号を格納する記憶回路を備え、前記第１および第２の電源ノードの電位差は、第１の動作モードの方が前記第１の動作モードと異なる第２の動作モード時よりも小さくされ、さらに
前記入力ノードに結合される第１の導通ノードと、他回路からの信号を受けるコントロールゲートと、第３の電源ノードからの第３の電源電圧を受ける第２の導通ノードとを有するトランジスタ素子を備える、半導体装置。
【請求項２４】  前記記憶回路は、ドレインとコントロールゲートとが交差結合される交差結合電界効果トランジスタを備える、請求項２３記載の半導体装置。
【請求項２５】  前記第３の電源電圧は前記第１の動作モード時に前記第１および第２の電源電圧の間の中間電圧レベルに設定される、請求項２３記載の半導体装置。
【請求項２６】  前記記憶回路は、さらに、高インピーダンスを介して前記他回路に結合される出力ノードを備える、請求項２３記載の半導体装置。
【請求項２７】  前記２値信号を高インピーダンス入力に受け、前記受けた２値信号に対応する出力信号を発生する出力ドライバをさらに備える、請求項２３記載の半導体装置。
【請求項２８】  第１および第２の電源ノードからそれぞれ第１および第２の電源電圧を受け、入力ノードに与えられた２値信号を格納する記憶回路、および
前記入力ノードに結合される第１の導通ノードと、他回路からの信号を受けるコントロールゲートと、第３の電源ノードからの第３の電源電圧を受ける第２の導通ノードとを有するトランジスタ素子を備え、前記第２および第３の電源電圧の差は、第１の動作モードの方が前記第１の動作モードと異なる第２の動作モードよりも大きくされる、半導体装置。
【請求項２９】  前記第３の電源電圧の前記第１および第２の動作モードの間の差が、前記第２の電源電圧の前記第１および第２の動作モードの間の差よりも大きくされる、請求項２８記載の半導体装置。
【請求項３０】  前記記憶回路は、さらに、高インピーダンスを介して前記他回路に結合される出力ノードをさらに備える、請求項２８記載の半導体装置。
【請求項３１】  高インピーダンス入力に前記２値信号を受け、前記受けた２値信号に対応する出力信号を発生する出力ドライバをさらに備える、請求項２８記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
【課題を解決するための手段】
この発明の第１の観点に係る半導体回路装置は、与えられた信号を通過させるパストランジスタで構成され、入力信号に所定の論理処理を施してクロック信号と非同期で出力するパストランジスタロジックと、このパストランジスタロジックの出力信号を高入力インピーダンスで受けて増幅する増幅段と、この増幅段に結合され、増幅段の出力信号をラッチするためのラッチ段とを有する第１のラッチ回路を含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
この発明の第２の観点に係る半導体回路装置は、与えられた信号を通過させるパストランジスタで構成され、入力信号に論理処理を施し、該処理結果に従って相補信号をクロック信号と非同期で出力するパストランジスタロジックゲートと、内部ノードと基準電位ノードとの間に結合され、かつそれぞれのゲートにクロック信号と同期して相補信号を受ける絶縁ゲート型電界効果トランジスタ対と、この内部ノードの電圧をラッチするラッチとを備える。内部ノードは相補信号とは分離される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
この発明の第３の観点に係る半導体装置は、第１および第２の電源ノードからそれぞれ第１および第２の電源電圧を受け、入力ノードに与えられた２値信号を格納する記憶回路と、この入力ノードに結合される第１の導通ノードと、他回路からの信号を受けるコントロールゲートと、第３の電源ノードからの第３の電源電圧を受ける第２の導通ノードとを有するトランジスタ素子を備える。第１および第２の電源ノードの電位差は、第１の動作モードの方が第１の動作モードと異なる第２の動作モード時よりも小さくされる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
この発明の第４の観点に係る半導体装置は、第１および第２の電源ノードからそれぞれ第１および第２の電源電圧を受け、入力ノードに与えられた２値信号を格納する記憶回路と、この入力ノードに結合される第１の導通ノードと、他回路からの信号を受けるコントロールゲートと、第３の電源ノードからの第３の電源電圧を受ける第２の導通ノードとを有するトランジスタ素子を備える。第２および第３の電源電圧の差は、第１の動作モードの方が前記第１の動作モードと異なる第２の動作モードよりも大きくされる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】削除
【補正の内容】
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】削除
【補正の内容】
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】削除
【補正の内容】
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】削除
【補正の内容】
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１９５
【補正方法】変更
【補正の内容】
【０１９５】
特に、この発明の第１および第２の観点に従えば、パストランジスタロジックの出力信号を高入力インピーダンスで受けて、増幅してラッチするように構成しているため、論理処理を行う回路部分を低しきい値電圧のＭＯＳトランジスタで構成することができ、低電源電圧下においても高速で論理処理を行うことができる。また、パストランジスタロジックの出力信号を高入力インピーダンスに与えているため、パストランジスタロジックにおいてリーク電流は流れず、低消費電流で論理処理を行うことができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１９６
【補正方法】削除
【補正の内容】
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１９７
【補正方法】削除
【補正の内容】
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１９８
【補正方法】削除
【補正の内容】
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１９９
【補正方法】削除
【補正の内容】
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０２００
【補正方法】削除
【補正の内容】
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０２０１
【補正方法】削除
【補正の内容】
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０２０２
【補正方法】削除
【補正の内容】
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】削除
【補正の内容】
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０２０４
【補正方法】削除
【補正の内容】
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０２０５
【補正方法】削除
【補正の内容】
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０２０６
【補正方法】削除
【補正の内容】
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０２０７
【補正方法】削除
【補正の内容】
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０２０８
【補正方法】削除
【補正の内容】
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０２０９
【補正方法】削除
【補正の内容】
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０２１０
【補正方法】削除
【補正の内容】
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】削除
【補正の内容】
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０２１２
【補正方法】削除
【補正の内容】
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０２１３
【補正方法】削除
【補正の内容】
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０２１４
【補正方法】削除
【補正の内容】
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０２１５
【補正方法】削除
【補正の内容】