【手続補正書】
【提出日】平成17年11月15日(2005.11.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
可変デジタル遅延セル（100）であって、
遅延させられることになる第１の入力信号（INPUT）を受信するための第１の入力部（IN_A）と、
前記可変デジタル遅延セル（100）の遅延時間（ｔdel）だけ前記第１の入力信号（INPUT）に対して遅延させられる第１の出力信号（OUTPUT）を提供するための第１の出力部（DEL_OUT）と、
前記可変デジタル遅延セル（100）の前記遅延時間（ｔdel）を制御するための制御信号部（CTRL）
とを備え、前記可変デジタル遅延セルは、
前記第１の入力信号（INPUT）に対して遅延させられる第２の入力信号を受信するための第２の入力部（IN_B）と、
固定遅延時間（ＴＤ）だけ前記第１の入力信号（INPUT）に対して遅延させられる第２の出力信号を提供するための第２の出力部（BUF_OUT）
とを更に備えることからなる、可変デジタル遅延セル。
【請求項２】
前記第１の入力信号（INPUT）を受信して処理するために、第１の信号処理装置（10）の入力部が前記第１の入力部（IN_A）に結合された、該第１の信号処理装置と、
前記固定遅延時間（ＴＤ）を提供するための遅延段（20）であって、
前記遅延段（20）の入力部は、前記第１の入力信号（INPUT）を受信して前記固定遅延時間（ＴＤ）だけ遅延させるために、前記第１の入力部（IN_A）に結合されており、
前記遅延段（20）の出力部は、前記固定遅延時間（ＴＤ）だけ遅延させられた前記第１の入力信号（INPUT）を前記第２の出力信号として提供するために、前記第２の出力部（BUF_OUT）に結合されていることからなる、遅延段と、
前記第２の入力信号を受信して処理するために、第２の信号処理装置（30）の入力部が前記第２の入力部（IN_B）に結合された、該第２の信号処理装置と、
前記第１の信号処理装置（10）と前記第２の信号処理装置（30）とからの出力信号を受信して、第３の信号処理装置（40）から前記第１の出力部（DEL_OUT）に対する前記第１の出力信号（OUTPUT）を生成するための、該第３の信号処理装置（40）と、
印加された制御信号（CTRL）に従って前記可変デジタル遅延セル（100）の前記遅延時間（ｔdel）を制御するために、前記第１の信号処理装置（10）及び前記第２の信号処理装置（30）及び／又は前記第３の信号処理装置（40）に結合された制御装置（50）
とを更に備える、請求項１に記載の可変デジタル遅延セル。
【請求項３】
前記第１の信号処理装置（10）は、電流スイッチを含み、
前記第２の信号処理装置（30）は、電流スイッチを含み、
前記第３の信号処理装置（40）は、合計段を含み、
前記制御装置（50）は、電流スイッチを含むことからなる、請求項２に記載の可変デジタル遅延セル。
【請求項４】
前記制御信号（CTRL）は、
前記可変デジタル遅延セル（100）を固定モードか又は可変モードへと設定するための第１の制御信号（VARFIX_i）と、
前記可変デジタル遅延セル（100）の前記遅延時間（ｔdel）を、最短遅延時間（ｔdelmin_i）か又は最長遅延時間（ｔdelmax_i）に設定するための第２の制御信号（MINMAX_i）と、
前記可変デジタル遅延セル（100）の前記遅延時間（ｔdel）を、前記最短遅延時間（ｔdelmin_i）と前記最長遅延時間（ｔdelmax_i）との間の値に設定するための第３の制御信号（COM）
とを含み、それにより、
前記固定モードにおいて、前記遅延時間（ｔdel）を、前記第２の制御信号（MINMAX_i）によって前記最短遅延時間（ｔdelmin_i）か又は前記最長遅延時間（ｔdelmax_i）に設定することができ、
前記可変モードにおいて、前記遅延時間（ｔdel）を、前記第３の制御信号（COM）によって前記可変デジタル遅延セル（100）の前記最短遅延時間（ｔdelmin_i）と前記最長遅延時間（ｔdelmax_i）との間の値に設定することができることからなる、請求項１又は２に記載の可変デジタル遅延セル。
【請求項５】
前記制御装置（200）は、
前記第１の制御信号（VARFIX）を受信するための第１の制御回路（210）と、
前記第２の制御信号（MINMAX）を受信するための第２の制御回路（220）と、
前記第３の制御信号（COM）を受信するための第３の制御回路（230）
とを備え、それにより、
前記第１の制御回路（210）が前記第１の制御信号（VARFIX）によって前記固定モードへと設定される時には、該第1の制御回路が、前記第２の制御回路（220）をアクティブにし、且つ、前記第３の制御回路（230）を非アクティブにし、
前記第２の制御回路（220）が前記第２の制御信号（MINMAX）によって最短遅延時間に設定される時には、該第２の制御回路が、前記第１の信号処理装置（10）をアクティブにし、且つ、前記第３の信号処理装置（30）を非アクティブにし、その結果、前記第１の入力部（IN_A）における前記第１の入力信号（INPUT）が、前記第１の出力部（DEL_OUT）に結合されることとなり、
前記第２の制御回路（220）が前記第２の制御信号（MINMAX）によって最長遅延時間に設定される時には、該第２の制御回路が、前記第１の信号処理装置（10）を非アクティブにし、且つ、前記第３の信号処理装置（30）をアクティブにし、その結果、前記第２の入力部（IN_B）における前記第２の入力信号が、前記第１の出力部（DEL_OUT）に結合されることとなり、
前記第１の制御回路（210）が前記第１の制御信号（VARFIX）によって前記可変モードへと設定される時には、該第１の制御回路が、前記第２の制御回路（220）を非アクティブにし、且つ、前記第１の信号処理装置（10）と前記第２の信号処理装置（30）とを制御するための前記第３の制御回路（230）をアクティブにすることからなる、請求項４に記載の可変デジタル遅延セル。
【請求項６】
前記第１の制御回路（210）は、電流スイッチを含み、
前記第２の制御回路（220）は、電流スイッチを含み、
前記第３の制御回路（230）は、電流スイッチを含むことからなる、請求項５に記載の可変デジタル遅延セル。
【請求項７】
請求項１又は２による複数の遅延セル（100.i）からなるカスケード（110、120）であって、
第１の遅延セル（100.1）が、該第１の遅延セルの第１の入力部（IN_A1）において第１の入力信号（INPUT）を受信し、該第１の遅延セルの第１の出力部（DEL_OUT_1）において第１の出力信号（OUTPUT）を提供し、
最後尾の遅延セル（100.n）の第２の出力部（BUF_OUT_n）が、該最後尾の遅延セルの第２の入力部（IN_Bn）に結合され、
前記第１の遅延セル（100.1）を除く各遅延セル（100.i）の第１の入力部（IN_Ai）が、先行する遅延セル（100.i-1）の第２の出力部（BUF_OUT_i-1）に結合され、
前記第１の遅延セル（100.1）を除く各遅延セル（100.i）の第１の出力部（DEL_OUT_i）が、前記先行する遅延セル（100.i-1）の第２の入力部（IN_Bi-1）に結合されることからなる、カスケード。
【請求項８】
請求項４による複数の遅延セル（100.i）からなるカスケード（120）であって、
第１の遅延セル（100.1）が、該第１の遅延セルの第１の入力部（IN_A1）において第１の入力信号（INPUT）を受信し、該第１の遅延セルの第１の出力部（DEL_OUT_1）において第１の出力信号（OUTPUT）を提供し、
最後尾の遅延セル（100.n）の第２の出力部（BUF_OUT_n）が、該最後尾の遅延セルの第２の入力部（IN_Bn）に結合され、
前記第１の遅延セル（100.1）を除く各遅延セル（100.i）の第１の入力部（IN_Ai）が、先行する遅延セル（100.i-1）の第２の出力部（BUF_OUT_i-1）に結合され、
前記第１の遅延セル（100.1）を除く各遅延セル（100.i）の第１の出力部（DEL_OUT_i）が、前記先行する遅延セル（100.i-1）の第２の入力部（IN_Bi-1）に結合され、
それにより、
１つの特定の遅延セル（100.L）のみの前記遅延時間が、それぞれの第１の制御信号（VARFIX_L）によって前記可変モードに設定され、且つ、前記第３の制御信号（COM）によって調整され、
他の遅延セル（100.i）の各々が、それぞれの第１の制御信号（VARFIX_i）によって前記固定モードに設定され、
前記特定の遅延セル（100.L）に後続する前記遅延セル（100.L+1）が、それぞれの第２の制御信号（MINMAX_L+1）によって最短遅延時間（ｔdelmin_L+1）に設定され、
前記特定の遅延セル（100.L）に先行する各遅延セル（ｋ＜Lの場合の100.k）が、それぞれの第２の制御信号（MINMAX_k）によって最長遅延時間（ｔdelmax_k）に設定されることからなる、カスケード。
【請求項９】
請求項１乃至８のいずれかによる可変デジタル遅延線（100）か又は可変デジタル遅延線のカスケード（110、120）であって、第１の入力信号（INPUT）及び第１の出力信号（OUTPUT）が差分信号である、可変デジタル遅延線か又は可変デジタル遅延線のカスケード。
【請求項１０】
オシレータ回路であって、
請求項１又は２による可変デジタル遅延線（100）か、又は請求項７又は８による可変デジタル遅延線のカスケードと、
インバータ回路
とを備え、それにより、
前記可変デジタル遅延線か又は前記カスケードの第１の出力信号（OUTPUT）が、インバータ回路を介して、該可変デジタル遅延線か又は該カスケードの第１の入力信号（INPUT）に戻すように結合されることからなる、オシレータ回路。