【手続補正書】
【提出日】平成18年1月6日(2006.1.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電源電位が供給される第１配線と、
第２電源電位が供給される第２配線と、
第１および第２配線との間に接続された入力回路とを有し、
上記入力回路は、
一対の入力端子と、
上記一対の入力端子に結合された一対の第１容量素子と、
上記一対の入力端子に上記一対の第１容量素子を介してそれぞれ接続された一対のゲート電極と、共通結合された一対のソース電極と、一対のドレイン電極とを有する一対の第１差動入力ＭＯＳトランジスタと、
上記第１差動入力ＭＯＳトランジスタの一対のドレイン電極と上記第１配線との間に接続された一対の負荷素子と、
上記共通結合された上記第１差動入力ＭＯＳトランジスタの一対のソース電極と上記第２配線との間に接続された電流源と、
上記一対の入力端子にそれぞれ接続された一対のゲート電極と、共通結合された一対のソース電極と、一対のドレイン電極とを有する一対の第２差動入力ＭＯＳトランジスタと、を含み、
上記一対の負荷素子は、上記第２差動入力ＭＯＳトランジスタの一対のドレイン電極のそれぞれと上記第１配線との間に接続され、
上記電流源は、上記第２差動入力ＭＯＳトランジスタの共通結合されたソース電極と上記第２配線との間に接続されている半導体集積回路装置。
【請求項２】
第３電源電位が供給される第３配線と、
上記一対の第１差動入力ＭＯＳトランジスタのゲート電極と、それぞれを介して上記第３配線との間に接続された一対の第１抵抗素子をさらに有する請求項１に記載の半導体集積回路装置。
【請求項３】
第４電源電位が供給される第４配線と、
上記一対の入力端子のそれぞれと上記第４配線との間に結合された一対の第２抵抗素子とをさらに有し、
上記一対の第１抵抗素子の抵抗値は、上記一対の第２抵抗素子のそれより大きくされる請求項２に記載の半導体集積回路装置。
【請求項４】
上記第１配線と上記第２配線との間に結合された第２容量素子とさらに有し、
上記一対の第１容量素子のおのおのは、金属-絶縁膜-金属から構成され、
上記第２容量素子のそれぞれは、ＭＯＳ構造で構成される請求項１に記載の半導体集積回路装置。
【請求項５】
上記一対の第１容量素子のそれぞれは、
半導体基板の主面上の絶縁膜上に形成された導電層からなる第５配線と、
上記第５配線上に形成された第１絶縁層と、
上記第１絶縁層上に設けられた第６配線とを有し、
上記第６配線は対応する差動入力ＭＯＳトランジスタのゲート電極に結合され、
上記第５配線は対応する上記一対の入力端子の一方に結合される請求項１に記載の半導体集積回路装置。
【請求項６】
上記第５配線は、上記第６配線の周囲を囲むように形成され、上記第１絶縁層は、上記第５配線と上記第６配線の間に形成される請求項４に記載の半導体集積回路装置。
【請求項７】
上記一対の第１容量素子のそれぞれは、上記第６配線上に形成された第２絶縁層と、該第２絶縁層上に形成された第７配線とをさらに含み、
上記第７配線は対応する上記一対の入力端子の一方に結合される請求項４に記載の半導体集積回路装置。
【請求項８】
上記一対の第１容量素子のそれぞれは、
上記第１絶縁層上に形成された第８配線と、  
上記第５配線と上記第８配線との間に接続された第１接続線と、
上記第７配線と上記第８配線との間に接続された第２接続線と、をさらに含む請求項６に記載の半導体集積回路装置。
【請求項９】
上記一対の第１容量素子のそれぞれは、
上記第１絶縁層上に設けられた第９配線をさらに含み、
上記第８配線と上記第９配線とは、上記第６配線の両サイドに配置され、
上記第５配線と上記第９配線との間に接続された第３接続線と、
上記第７配線と上記第９配線との間に接続された第４接続線と、をさらに含む請求項７に記載の半導体集積回路装置。
【請求項１０】
上記第５配線は、上記第６配線よりも幅広である請求項４に記載の半導体集積回路装置。
【請求項１１】
上記第７配線は、上記第６配線よりも幅広である請求項６に記載の半導体集積回路装置。
【請求項１２】
上記一対の入力端子のおのおのには、差動信号が入力される請求項１に記載の半導体集積回路装置。
【請求項１３】
上記第１電源電位は、上記第２電源電位より大きい請求項１に記載の半導体集積回路装置。
【請求項１４】
第１，第２入力端子と、第１入力回路を有し、
上記第１入力回路は、
第１入力端子に第１容量素子を介してゲート端子が接続された第１ＭＯＳトランジスタと、  
第２入力端子に第２容量素子を介してゲート端子が接続され上記第１ＭＯＳトランジスタとソース共通結合された第２ＭＯＳトランジスタと、
上記第１ＭＯＳトランジスタのドレイン端子と第１電源電圧端子との間に接続された第１負荷素子と、
上記第２ＭＯＳトランジスタのドレイン端子と第１電源電圧端子との間に接続された第２負荷素子と、
上記第１ＭＯＳトランジスタと上記第２ＭＯＳトランジスタの共通ソース端子と第２電源電圧端子との間に接続された第１電流源と、
第１入力端子にゲート端子が接続された第３ＭＯＳトランジスタと、
第２入力端子にゲート端子が接続され、上記第３ＭＯＳトランジスタとソース共通結合された第４ＭＯＳトランジスタと、を有し、
上記第１負荷素子は、第１電源電圧端子と上記第１ＭＯＳトランジスタ及び第３ＭＯＳトランジスタのそれぞれのドレイン端子との間に接続され、
上記第２負荷素子は、第１電源電圧端子と上記第２ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのそれぞれのドレイン端子との間に接続され、
上記第１電流源は、第２電源電圧端子と上記第１ＭＯＳトランジスタから上記第４ＭＯＳトランジスタのそれぞれの共通ソース端子との間に接続された半導体集積回路装置。
【請求項１５】
上記入力回路は、第３電源電圧端子と上記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのそれぞれのゲート端子との間にそれぞれ接続された第１と第２抵抗素子を含む請求項１４に記載の半導体集積回路装置。
【請求項１６】
第３と第４抵抗素子が、第４電源電圧端子と上記一対の入力端子との間にそれぞれ接続され、
上記一対の第１抵抗素子の抵抗値は、上記一対の第２抵抗素子の抵抗値より大きく設定された請求項１５に記載の半導体集積回路装置。
【請求項１７】
上記入力回路は、
第１電源電圧端子と上記第１と第２ＭＯＳトランジスタのそれぞれのゲート端子との間にそれぞれ接続された第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタと、
第２電源電圧端子と上記第１と第２ＭＯＳトランジスタのゲート端子との間にそれぞれ接続された第７ＭＯＳトランジスタと第８ＭＯＳトランジスタと、
を含む請求項１４に記載の半導体集積回路装置。
【請求項１８】
上記第１負荷素子と上記第２負荷素子は、ＭＯＳトランジスタにより構成されている請求項１４に記載の半導体集積回路装置。
【請求項１９】
上記第１電源電位は、上記第２電源電位より大きく、
上記第３電源電位は、上記第２電源電位に上記第１または第２ＭＯＳトランジスタのしきい値電圧を加えた電位よりも大きく上記第１電源電位よりも小さい電位である請求項１５に記載の半導体集積回路装置。
【請求項２０】
上記入力回路は、
第１入力端子に第１容量素子を介してゲート端子が接続された第９ＭＯＳトランジスタと、
第２入力端子に第２容量素子を介してゲート端子が接続され上記第９ＭＯＳトランジスタとソース共通結合された第１０ＭＯＳトランジスタと、
上記第１入力端子にゲート端子が接続された第１１ＭＯＳトランジスタと、
上記第２入力端子にゲート端子が接続され上記第１１ＭＯＳトランジスタとソース共通結合された第１２ＭＯＳトランジスタと、
上記第９ＭＯＳトランジスタと上記第１１ＭＯＳトランジスタのそれぞれのドレイン端子と第１電源電圧端子との間に接続された第３負荷素子と、
上記第１０ＭＯＳトランジスタと上記第１２ＭＯＳトランジスタのそれぞれのドレイン端子と第１電源電圧端子との間に接続された第４負荷素子と、
第２電源電圧端子と上記第９から第１２ＭＯＳトランジスタの共通ソース端子との間に接続された第２電流源と、
をさらに含む請求項１４に記載の半導体集積回路装置。
【請求項２１】
上記入力回路は、
上記第１ＭＯＳトランジスタのドレイン端子にゲート端子が接続された第１３ＭＯＳトランジスタと、
上記第１０ＭＯＳトランジスタのドレイン端子にゲート端子が接続され、上記第１３ＭＯＳトランジスタとソース共通結合された第１４ＭＯＳトランジスタと、
上記第１３ＭＯＳトランジスタのドレイン端子と第１電源電圧端子との間に接続された第５負荷素子と、
上記第１４ＭＯＳトランジスタのドレイン端子と第１電源電圧端子との間に接続された第６負荷素子と、
第２電源電圧端子と上記第１３ＭＯＳトランジスタ及び第１４ＭＯＳトランジスタの共通ソース端子との間に接続された第３電流源と、
をさらに含む請求項２０に記載の半導体集積回路装置。