【手続補正書】
【提出日】平成18年6月27日(2006.6.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の作製方法
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項２】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層上に前記ゲート絶縁膜を介して２つの第１ゲート電極を形成すると共に、前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の少なくとも１つの第１ゲート電極上に前記第１絶縁膜を介して第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記少なくとも１つの第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項３】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１導電型の第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれに第１導電型のソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層上に前記ゲート絶縁膜を介して２つの第１ゲート電極を形成すると共に、前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１導電型の第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１の半導体層に第２導電型の不純物を導入することにより、前記第１の半導体層に第２導電型のソース領域およびドレイン領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に第１絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の少なくとも１つの第１ゲート電極上に前記第１絶縁膜を介して第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記少なくとも１つの第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１において、前記第２ゲート電極を形成する工程の後に、前記第２ゲート電極上に第２絶縁膜を形成する工程と、該第２絶縁膜及び前記第１絶縁膜に、前記駆動回路部の前記第１ゲート電極および前記第２ゲート電極それぞれの上に位置する接続孔を形成する工程と、該接続孔内および前記第２絶縁膜上に導電膜を形成することにより、前記第１ゲート電極と前記第２ゲート電極を電気的に接続する工程と、をさらに具備することを特徴とする半導体装置の作製方法。
【請求項５】
請求項１において、前記第２ゲート電極を形成する工程の後に、前記第２ゲート電極上に第２絶縁膜を形成する工程と、該第２絶縁膜及び前記第１絶縁膜に、前記駆動回路部の前記第１ゲート電極上且つ前記第２ゲート電極上に位置する接続孔を形成する工程と、該接続孔内および前記第２絶縁膜上に導電膜を形成することにより、前記第１ゲート電極と前記第２ゲート電極を電気的に接続する工程と、をさらに具備することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記第１絶縁膜がＳｉＯＮ膜とＳｉＮ膜とを積層した多層膜であることを特徴とする半導体装置の作製方法。
【請求項７】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極を形成すると共に前記第２の半導体層上に前記ゲート絶縁膜を介して第１ゲート電極および第１容量電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項８】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項９】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層にソース領域およびドレイン領域を形成すると共に前記第２の半導体層にソース領域、ドレイン領域および第１容量電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記ゲート絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１０】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１１】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１２】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に第２ゲート電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１３】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層にソース領域およびドレイン領域を形成すると共に前記第２の半導体層にソース領域、ドレイン領域および第１容量電極を形成する工程と、
前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記ゲート絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極と電気的に接続され、前記駆動回路部における前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１４】
基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層上の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層上の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１５】
基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第２の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１の半導体層の上方の少なくとも１つの第１ゲート電極および前記第２の半導体層の上方の前記第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１６】
基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第１の半導体層および前記第３の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１の半導体層の上方の前記第１ゲート電極および前記第２の半導体層の上方の少なくとも１つの第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１７】
基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層および前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記駆動回路部の前記絶縁膜上に第２ゲート電極を形成すると共に前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層上の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層上の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１８】
基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成し、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成すると共に、前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１の半導体層の上方の少なくとも１つの第１ゲート電極および前記第２の半導体層の上方の前記第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成すると共に、前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項１９】
基板上の駆動回路部に第１の半導体層および第２の半導体層を形成すると共に前記基板上の画素部に第３の半導体層を形成する工程と、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれの上方に位置する導電膜を形成する工程と、
前記第２の半導体層の上方を覆う第１のレジストマスクを形成する工程と、
前記第１のレジストマスクおよび前記導電膜をマスクとして前記第１の半導体層および前記第３の半導体層それぞれにＮ型第１不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにソース領域およびドレイン領域を形成する工程と、
前記第１のレジストマスクを除去する工程と、
前記導電膜を加工することにより、前記第１の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極を形成し、前記第２の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる２つの第１ゲート電極を形成すると共に、前記第３の半導体層上に前記ゲート絶縁膜を介して該導電膜からなる第１ゲート電極および第１容量電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層、前記第２の半導体層および前記第３の半導体層それぞれにＮ型第２不純物を導入することにより、前記第１の半導体層および前記第３の半導体層それぞれにＬＤＤ領域を形成する工程と、
前記第１の半導体層および前記第３の半導体層の上方を覆う第２のレジストマスクを形成する工程と、
前記第２のレジストマスクおよび前記２つの第１ゲート電極をマスクとして前記第２の半導体層にＰ型不純物を導入することにより、前記第２の半導体層にソース領域およびドレイン領域を形成する工程と、
前記第２のレジストマスクを除去する工程と、
前記第１ゲート電極、前記第１容量電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１の半導体層の上方の前記第１ゲート電極および前記第２の半導体層の上方の少なくとも１つの第１ゲート電極それぞれの上に前記絶縁膜を介して第２ゲート電極を形成すると共に、前記画素部の前記第１容量電極上に前記絶縁膜を介して第２容量電極を形成する工程と、
を具備し、
前記第１の半導体層の上方の前記第２ゲート電極は、前記第１の半導体層の上方の前記第１ゲート電極と電気的に接続され、前記第１の半導体層の前記ＬＤＤ領域の少なくとも一部を覆うように形成され、
前記第２の半導体層の上方の前記第２ゲート電極は、前記第２の半導体層の上方の前記少なくとも１つの第１ゲート電極と電気的に接続され、前記第２の半導体層の前記ドレイン領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項２０】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工することにより、前記ゲート絶縁膜上に該第１導電膜および該第２導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成し、前記第１ゲート電極の第２導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に第３導電膜を形成する工程と、
前記第３導電膜上に、前記第１の半導体層のチャネル領域およびＬＤＤ領域の上方を覆うようにレジストマスクを形成する工程と、
前記レジストマスクおよび前記第１ゲート電極の第２導電膜をマスクとして前記第３導電膜および前記第１導電膜をエッチングすることにより、前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に該第３導電膜からなる第２ゲート電極を形成すると共に前記画素部の前記第２の半導体層のＬＤＤ領域の上方に存在する第１導電膜を除去する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項２１】
基板上の駆動回路部に第１の半導体層を形成すると共に前記基板上の画素部に第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の半導体層および前記第２の半導体層それぞれの上方に位置する第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工することにより、前記ゲート絶縁膜上に該第１導電膜および該第２導電膜からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第１不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれにソース領域およびドレイン領域を形成し、前記第１ゲート電極の第２導電膜をマスクとして前記第１の半導体層および前記第２の半導体層それぞれに第２不純物を導入することにより、前記第１の半導体層および前記第２の半導体層それぞれの少なくともドレイン領域側にＬＤＤ領域を形成する工程と、
前記第１ゲート電極および前記ゲート絶縁膜の上に絶縁膜を形成する工程と、
熱処理を行うことにより、前記ソース領域、前記ドレイン領域および前記ＬＤＤ領域の不純物を活性化させる工程と、
前記絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜上に、前記第１の半導体層のチャネル領域およびＬＤＤ領域の上方を覆うようにレジストマスクを形成する工程と、
前記レジストマスクおよび前記第１ゲート電極の第２導電膜をマスクとして前記第３導電膜、前記絶縁膜および前記第１導電膜をエッチングすることにより、前記駆動回路部の前記第１ゲート電極および前記ゲート絶縁膜の上に前記絶縁膜を介して該第３導電膜からなる第２ゲート電極を形成すると共に前記画素部の前記第２の半導体層のＬＤＤ領域の上方に存在する第１導電膜を除去する工程と、
を具備し、
前記第２ゲート電極は、前記駆動回路部における前記第１ゲート電極の少なくとも一部および前記ＬＤＤ領域の少なくとも一部を覆うように形成されることを特徴とする半導体装置の作製方法。
【請求項２２】
請求項７、請求項１０、請求項１１、請求項１４乃至請求項１６、請求項１７乃至請求項１９および請求項２１のいずれか一項において、前記絶縁膜がＳｉＯＮ膜とＳｉＮ膜とを積層した多層膜であることを特徴とする半導体装置の作製方法。
【請求項２３】
請求項１乃至請求項２２において、前記第２ゲート電極はＡｌまたはＡｌ合金からなる膜で形成されていることを特徴とする半導体装置の作製方法。
【請求項２４】
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工する工程と、
前記第１導電膜および前記第２導電膜をマスクとして前記半導体層に第１不純物を導入することにより、前記半導体層にソース領域およびドレイン領域を形成し、前記第２導電膜をマスクとして前記半導体層に第２不純物を導入することにより、前記半導体層にＬＤＤ領域を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域の上方に残すように加工することにより、前記第１導電膜および前記第２導電膜からなるゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の作製方法。
【請求項２５】
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜を前記半導体層のチャネル領域およびＬＤＤ領域の上方に残し且つ前記第２導電膜を前記半導体層のチャネル領域の上方に残すように加工する工程と、
前記第１導電膜および前記第２導電膜をマスクとして前記半導体層に第１不純物を導入することにより、前記半導体層にソース領域およびドレイン領域を形成し、前記第２導電膜をマスクとして前記半導体層に第２不純物を導入することにより、前記半導体層にＬＤＤ領域を形成する工程と、
前記第２導電膜をマスクとして前記第１導電膜を後退させながらテーパー状にエッチングすると共に前記ゲート絶縁膜をエッチングすることにより、前記第１導電膜および前記第２導電膜からなる第１ゲート電極を形成すると共に前記ＬＤＤ領域上に位置する該ゲート絶縁膜に段差部を形成する工程と、
を具備することを特徴とする半導体装置の作製方法。
【請求項２６】
請求項２５において、前記段差部を形成する工程の後に、前記第１ゲート電極の少なくとも一部および前記ドレイン領域側の前記ＬＤＤ領域の少なくとも一部を覆うように第２ゲート電極を形成する工程をさらに具備することを特徴とする半導体装置の作製方法。