【手続補正書】
【提出日】平成18年1月16日(2006.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワーオンリセット回路において、
電源供給電圧の増加に応答して第１信号電圧を発生する第１信号発生器と、
前記電源供給電圧の増加に応答して第２信号電圧を発生する第２信号発生器と、
前記第１信号電圧と第２信号電圧とを比較してパワーオンリセット信号を活性化させる比較器とを具備し、
前記第１信号電圧は前記電源供給電圧が第１しきい値電圧以上に増加した後に接地電圧から増加し、前記第２信号電圧は前記電源供給電圧が第２しきい値電圧以上に増加するまで前記電源供給電圧とともに増加した後に前記電源供給電圧が続けて増加することによって減少することを特徴とするパワーオンリセット回路。
【請求項２】
前記第１しきい値電圧が前記第２しきい値電圧より高いことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記比較器が、前記第１信号電圧を入力する第１入力ターミナルと、前記第２信号電圧を入力する第２入力ターミナルとを具備することを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項４】
前記第１入力ターミナルが非反転入力ターミナルであり、前記第２入力ターミナルが反転入力ターミナルであることを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項５】
前記第１信号発生器が、前記電源供給電圧と前記第１入力ターミナルとの間に直列連結された複数個のＰＭＯＳトランジスタを具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項６】
前記第１信号発生器が、前記第１入力ターミナルと接地との間に直列連結された複数個の抵抗を具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項７】
前記第１信号発生器は、
前記第１入力ターミナルに接続されたゲートと、前記電源供給電圧に連結された第１ソース／ドレインと、前記第１入力ターミナルと接地との間に直列連結された２個の前記抵抗の連結点に接続された第２ソース／ドレインとを有するＮＭＯＳトランジスタ、
を具備することを特徴をする請求項６に記載のパワーオンリセット回路。
【請求項８】
前記第２信号発生器は、前記第２入力ターミナルと接地との間に直列連結された複数個のＮＭＯＳトランジスタを具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項９】
前記第２信号発生器は、前記電源供給電圧と前記第２入力ターミナルとの間に直列連結された複数個の抵抗を具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項１０】
前記第２信号発生器は、
前記第２入力ターミナルに接続されたゲートと、前記電源供給電圧と前記第２入力ターミナルとの間に直列連結された２個の前記抵抗の連結点に接続された第１ソース／ドレインと、接地に連結された第１ソース／ドレインとを有するＰＭＯＳトランジスタ、
を具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項１１】
前記パワーオンリセット信号の活性化に応答して前記第１及び第２信号発生器を非活性化させる非活性化回路をさらに具備することを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項１２】
前記非活性化回路が前記パワーオンリセット回路の活性化に応答して前記活性化されたパワーオンリセット信号をラッチすることを特徴とする請求項１１に記載のパワーオンリセット回路。
【請求項１３】
制御回路において、
電源供給電圧の増加に応答してパワーオンリセット信号を活性化させるパワーオンリセット回路と、
前記パワーオンリセット信号の活性化に応答して前記活性化されたパワーオンリセット信号を保存するラッチと、
前記パワーオンリセット信号の活性化に応答して前記パワーオンリセット回路を非活性化させる非活性化回路とを具備することを特徴とする制御回路。
【請求項１４】
パワーオンリセット信号を発生するパワーオンリセット回路において、
第１信号電圧を発生する第１信号発生器と、
第２信号電圧を発生する第２信号発生器と、
前記第１信号電圧と第２信号電圧との比較結果に応答して前記パワーオンリセット信号を活性化させる比較器とを具備し、
前記第１信号電圧は電源供給電圧が第１しきい値電圧に到逹した時に接地電圧から増加し、前記第２信号電圧は前記電源供給電圧が第２しきい値電圧に到逹した時に前記電源供給電圧から減少することを特徴とするパワーオンリセット回路。
【請求項１５】
前記比較器は、前記第１信号電圧が前記第２信号電圧より高い時に前記パワーオンリセット信号を活性化させることを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１６】
前記第１信号電圧は、前記電源供給電圧が第１しきい値電圧に到逹した後に前記電源供給電圧より大きい傾きで変化することを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１７】
前記比較器は、前記第１信号電圧を入力する非反転入力ターミナルと、前記第２信号電圧を入力する反転入力ターミナルと、前記パワーオンリセット信号を発生する出力ターミナルとを具備することを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１８】
出力ノードを通じてパワーオンリセット信号を出力するパワーオンリセット回路において、
非反転入力ターミナルと、反転入力ターミナルと、前記出力ノードに連結された出力ターミナルを有する比較器と、
電源供給電圧と前記比較器の前記非反転入力ターミナルと間に連結され、前記電源供給電圧が第１しきい値電圧より高い時に前記非反転入力ターミナルに印加される電圧を増加させる第１しきい値装置と、
前記比較器の前記非反転入力ターミナルに連結され、前記非反転入力ターミナルの電圧が第２しきい値電圧に到逹した時に前記非反転入力ターミナルの電圧増加率を向上させる第２しきい値装置と、
前記電源供給電圧と前記比較器の前記反転入力ターミナルに連結されて、前記電源供給電圧の増加によって前記反転入力ターミナルの電圧を増加させる電圧増加装置と、
前記比較器の反転入力ターミナルに連結されて、前記反転入力ターミナルの電圧が第３しきい値電圧に到逹した時に前記反転入力ターミナルの電圧上昇率を反転させる第３しきい値装置とを具備することを特徴とするパワーオンリセット回路。
【請求項１９】
前記第１しきい値装置は、前記電源供給電圧と前記比較器の前記非反転入力ターミナルとの間に直列連結された複数のＰＭＯＳトランジスタを具備し、前記ＰＭＯＳトランジスタのゲートが前記非反転入力ターミナルに共通に接続されていることを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２０】
前記第１しきい値電圧が前記ＰＭＯＳトランジスタのしきい値電圧であることを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２１】
前記第２しきい値装置は、
前記比較器の前記反転入力ターミナルと接地電圧との間に直列連結された二つの抵抗と、
前記電源供給電圧に連結されたドレインと、前記抵抗の連結点に連結されたソースと、前記非反転入力ターミナルに連結されたゲートとを有するＮＭＯＳトランジスタと、
を具備することを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２２】
前記第２しきい値電圧は、前記第２しきい値装置にある前記ＮＭＯＳトランジスタのしきい値電圧であることを特徴とする請求項２１に記載のパワーオンリセット回路。
【請求項２３】
前記電圧増加装置は、前記電源供給電圧と前記比較器の反転入力ターミナルとの間に連結された二つの抵抗を具備することを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２４】
前記第３しきい値装置は、
前記比較器の反転入力ターミナルと接地電圧との間に直列連結され、ゲートが前記反転入力ターミナルに共通に接続された複数個のＮＭＯＳトランジスタと、
前記抵抗の連結点に接続されたソースと、接地されたドレインと、前記比較器の反転入力ターミナルに連結されたゲートとを有するＰＭＯＳトランジスタと、
を具備することを特徴とする請求項２３に記載のパワーオンリセット回路。
【請求項２５】
前記第３しきい値電圧が前記ＮＭＯＳトランジスタのしきい値電圧であることを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２６】
前記第１及び第２しきい値装置は第１信号電圧上の第１信号を共に出力し、前記電圧増加装置及び前記第３しきい値装置は第２信号電圧上の第２信号を共に出力し、前記比較器の非反転入力ターミナルは前記第１信号電圧を入力し、前記反転入力ターミナルは前記第２信号電圧を入力することを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２７】
出力ノードを通じてパワーオンリセット信号を出力するパワーオンリセット回路において、
電源供給電圧が第１しきい値電圧に到逹した時に接地電圧から増加する第１信号電圧を発生する第１信号発生器と、
前記電源供給電圧が第２しきい値電圧に到逹した時に前記電源供給電圧から減少する第２信号電圧を発生する第２信号発生器と、
前記第１信号電圧が前記第２信号電圧より高い時に比較信号を活性化させる比較器と、
前記比較信号の活性化に応答して前記パワーオンリセット信号を活性化させて前記第１及び第２信号発生器と前記比較器とを非活性化させる非活性化回路とを具備することを特徴とするパワーオンリセット回路。
【請求項２８】
前記第１信号電圧は前記電源供給電圧よりさらに大きい傾きで変化することを特徴とする請求項２７に記載のパワーオンリセット回路。
【請求項２９】
前記非活性化回路は、
前記比較器から前記比較信号をラッチし、非活性化信号を出力するラッチと、
前記比較器と前記ラッチとの間に連結され、前記非活性化信号に応答して前記比較信号を前記ラッチに伝送する第１スイッチと、
前記ラッチから前記非活性化信号を入力して前記パワーオンリセット信号を出力するインバータとを具備することを特徴とする請求項２７に記載のパワーオンリセット回路。
【請求項３０】
前記比較器は、前記第１信号電圧を入力する非反転入力ターミナルと、前記第２信号電圧を入力する反転ターミナルと、前記比較信号を出力する出力ターミナルとを有することを特徴とする請求項２９に記載のパワーオンリセット回路。
【請求項３１】
前記非活性化信号に応答して前記電源供給電圧を前記比較器に供給する第２スイッチと、前記非活性化信号に応答して前記接地電圧を前記比較器に供給する第３スイッチとをさらに具備することを特徴とする請求項３０に記載のパワーオンリセット回路。
【請求項３２】
前記第１信号発生器は、
前記電源供給電圧に連結されたソースと、ドレインと、前記パワーオンリセット信号に連結されたゲートとを有する第１非活性化トランジスタと、
前記第１非活性化トランジスタの前記ドレインと前記比較器の非反転入力ターミナルとの間に直列連結され、ゲートが前記比較器の非反転入力ターミナルに共通に接続された複数のＰＭＯＳトランジスタと、
前記非反転入力ターミナルと前記接地電圧との間に連結された複数の抵抗と、
前記抵抗の連結点と前記電源供給電圧との間に連結され、ゲートが前記比較器の非反転入力ターミナルに接続されたＮＭＯＳトランジスタとを具備することを特徴とする請求項２９に記載のパワーオンリセット回路。
【請求項３３】
前記第２信号発生器は、
前記電源供給電圧と前記比較器の前記反転入力ターミナルとの間に連結された複数の抵抗と、
前記接地電圧に連結されたソースと、前記パワーオンリセット信号に連結されたゲートと、ドレインとを有する第２非活性化トランジスタと、
前記比較器の反転入力ターミナルと前記非活性化トランジスタの前記ドレインとの間に直列連結され、ゲートが前記反転入力ターミナルに共通に接続された複数のＮＭＯＳトランジスタと、
前記抵抗の連結点と前記接地電圧との間に連結され、ゲートが前記反転入力ターミナルに接続されたＰＭＯＳトランジスタとを具備することを特徴とする請求項２９に記載のパワーオンリセット回路。
【請求項３４】
前記非活性化回路は前記比較器からの前記比較信号が活性化された時に活性化されることを特徴とする請求項３１に記載のパワーオンリセット回路。
【請求項３５】
前記非活性化信号を遅延させて前記第２及び第３スイッチに出力する第１遅延回路と、前記パワーオンリセット信号を遅延させて前記第１及び第２非活性化トランジスタに出力する第２遅延回路とをさらに具備することを特徴とする請求項３３に記載のパワーオンリセット回路。
【請求項３６】
パワーオンリセット信号を発生する方法において、
電源供給電圧の増加に応答して第１信号電圧を発生する段階と、
前記電源供給電圧の増加に応答して第２信号電圧を発生する段階と、
前記第１信号電圧と第２信号電圧との比較結果に応答して前記パワーオンリセット信号を活性化させる段階とを具備し、
前記第１信号電圧は前記電源供給電圧が第１しきい値電圧以上に増加した時に接地電圧から増加し、前記第２信号電圧は前記電源供給電圧が第２しきい値電圧以上に増加するまで前記電源供給電圧に従って増加した後に前記電源供給電圧が続けて増加することによって減少することを特徴とする方法。
【請求項３７】
パワーオンリセット信号を発生する方法において、
電源供給電圧の増加に応答してパワーオンリセット信号を活性化させる段階と、
前記パワーオンリセット信号の活性化に応答して前記活性化されたパワーオンリセット信号をラッチする段階と、
前記パワーオンリセット信号の活性化に応答して前記パワーオンリセット信号を非活性化させる段階とを具備することを特徴とする方法。