【事件の表示】
　平成　３年特許願第　４１１２７号「記憶装置の誤り検出装置及び記憶装置の誤り検出と訂正をおこなう方法」拒絶査定に対する審判事件［平成　７年　３月　３日出願公開、特開平　７−　５７４９６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は平成３年２月１３日（パリ条約による優先権主張１９９０年２月１３日、米国）の出願であって、その請求項１に係る発明は、平成１４年４月１２日付け手続補正書で補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「以下の(a)及び(b)を設け(c)の特徴を有することを特徴とする、誤り検出及び訂正を行う記憶装置。
(a) 前記記憶装置に設けられ、夫々がデータ・ビット及び誤り訂正ビットを有するビット行を格納するためのランダム・アクセス記憶装置。
(b) 前記ランダム・アクセス記憶装置の検出増幅器を経由して前記ビット行のひとつ全体を読み出し、前記読み出されたビット行全体の中の誤りを訂正して前記検出増幅器にラッチする誤り検出及び訂正装置。
(c) 前記ランダム・アクセス記憶装置が静的列モード記憶装置あるいは高速ページ・モード記憶装置である。」（以下、「本願発明」という）
　
２．引用刊行物記載の発明
　これに対し、当審の拒絶の理由に引用した、本願の優先権主張の日前である昭和６０年７月１９日に頒布された特開昭６０−１３６０９３号公報（以下、「引用刊行物」という）には、次の事項が記載されている。
　
（１）「 第１図には、この発明が適用されたＲＡＭの一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路装置の製造技術によって単結晶シリコンのような半導体基板上において形成される。」（第２頁左上欄末行〜同頁右上欄第４行）
　そして第１図には、ＸアドレスバッファＸＡＤＢ、ＸアドレスデコーダＸＤＣＲ、ＹアドレスバッファＹＡＤＢ、ＹアドレスデコーダＹＤＣＲ、読出・書込回路Ｒ／Ｗ、制御回路ＣＯＮ、データ出力バッファＤＯＢ、外部端子Ｄo、データ入力バッファＤＩＢ、外部端子Ｄi、メモリアレイＭＡＲＹ、メモリアレイＭＡＲＹ’、誤り訂正回路ＥＣＣ、アドレススキャン回路ＣＯＮＴ、マルチプレクサＭＰＸ、外部端子ＸＡ、外部端子ＹＡ、チップ選択信号／ＣＳを受ける端子、ライトイネーブル信号／ＷＥを受ける端子が示されている。
　
（２）「 メモリアレイＭＡＲＹは、特に制限されないが（中略）構成される。このメモリアレイＭＡＲＹは、データの記憶を行うために用いられる。メモリアレイＭＡＲＹ’は、上記同様なダイナミック型メモリセルにより構成され、特に制限されないが、１ビットの誤り検出訂正を実現する冗長ビットの記憶を行うために用いられる。すなわち、特に制限されないが、上記メモリアレイＭＡＲＹにおけるワード線に接続された複数ビット（中略）に対して１ビットの誤り訂正を実現する複数ビット分のメモリセルがそのワード線に設けられる。」（第２頁右上欄第５行〜同頁左下欄第２行）
　
（３）「　また、読出・書込回路Ｒ／Ｗは、各データの読み出し信号を増幅する増幅回路と、各データに書込み信号を供給する書込み回路とを含んでいる。
　すなわち、上記ワード線選択動作のみにより選択された全メモリセルに対して並列形態に読み出し又は書込みを行う回路が設けられている。」（第２頁右下欄第３行〜同欄第８行）
　
（４）「また、誤り検出訂正動作は、（中略）、各ワード線の選択動作毎にメモリアレイＭＡＲＹ、ＭＡＲＹ’の全メモリセルのデータとこれに対応して付加された冗長ビットとを並列形態に読み出して、これを上記誤り訂正回路ＥＣＣに供給し、ここで形成された誤り訂正信号を上記選択状態の全メモリセルに書き込むものである。この実施例のように１つのワード線に設けられる全メモリセルを誤り訂正のための１つのデータとして扱うことによって、それに付加する冗長ビットの比率を小さくするものである。これにより、上記メモリアレイＭＡＲＹ’の占有面積を小さくすることができる。」（第３頁右上欄第２行〜同欄第１６行)
　
（５）「第２図には、上記冗長ビットの付加を実現する具体的一実施例の回路図が示されている。（中略）第３図には、誤り検出訂正回路の具体的一実施例の回路図が示されている。同図の実施例では、上記第２図の実施例回路により形成された冗長ビットＰ０〜Ｐ２を用いて、上記１ビットの誤り検出とその訂正を行うものである。」（第３頁右上欄第１７行〜同頁左下欄第１３行）
　
　上記（１）に記載されるように引用刊行物に記載の半導体記憶装置はＲＡＭ即ちダイナミック・アクセス記憶装置である。
　上記（２）に記載されるようにＲＡＭは、データの記憶を行うために用いられるメモリアレイＭＡＲＹと、誤り検出訂正を実現する冗長ビットの記憶を行うために用いられるメモリセルアレイＭＡＲＹ’を備え、前記メモリセルアレイＭＡＲＹ’では、上記メモリアレイＭＡＲＹにおけるワード線に接続された複数ビットに対して誤り訂正を実現する複数ビット分のメモリセルがそのワード線に設けられているものである。
　したがって、各のビット行はデータを記憶するための複数ビットと前記複数ビットに対応して誤り検出訂正をするための複数の冗長ビットからなっている。
　そして、上記（３）、（４）に記載されるように、ワード線選択によって選択された１つのワード線に設けられた全メモリセル即ちビット行が並列形態で読み出されるものである。
　また、上記（４）に記載されるように、読出・書込回路Ｒ／Ｗは増幅器を備え、全メモリセルの情報は並列形態で読み出され、前記増幅器を経由して誤り訂正回路ＥＣＣに与えられ、また、誤り訂正回路ＥＣＣにて形成された誤り訂正信号を全メモリセルに並列形態で書き込むものである。
　そして、誤り訂正回路ＥＣＣは、上記（４）、（５）に記載されるように「誤り検出と訂正」を行うものである。
　
　したがって、上記（１）〜（４）の記載によると、引用刊行物には
　「以下の構成を有する誤り検出及び訂正を行う記憶装置。
（Ａ）前記記憶装置に設けられ、各ワード線に接続された全メモリセルはデータを記憶するためのメモリセルアレイＭＡＲＹの複数ビットのメモリセル及び前記上記メモリアレイＭＡＲＹにおける複数ビットに対して誤り検出訂正を実現する冗長ビットを記憶するためのメモリセルアレイＭＡＲＹ’の複数ビットのメモリセルとからなるランダム・アクセス記憶装置（ＸアドレスバッファＸＡＤＢ、ＸアドレスデコーダＸＤＣＲ、ＹアドレスバッファＹＡＤＢ、ＹアドレスデコーダＹＤＣＲ、読出・書込回路Ｒ／Ｗ、制御回路ＣＯＮ、データ出力バッファＤＯＢ、データ入力バッファＤＩＢ、メモリアレイＭＡＲＹ、メモリアレイＭＡＲＹ’、外部端子）。
（Ｂ）前記ランダム・アクセス装置の読出・書込回路Ｒ／Ｗの増幅器を経由して、選択された前記１つのワード線に接続された全メモリセルのデータとこれに対応して付加された冗長ビットとを並列形態で読み出し、誤り訂正信号を形成して前記読出・書込回路Ｒ／Ｗを経由して上記選択状態の全メモリセルに書き込む、誤り検出及び訂正を行うための誤り訂正回路（ＥＣＣ）」（以下、「引用刊行物記載の発明」という）が記載されているものと認められる。
　
３．対比
　引用刊行物記載の発明のＸアドレスデコーダにより選択されたワード線に接続されたメモリセルは複数のビットからなる行であるから、「１つのワード線に接続された全メモリセル」は「ビット行」である。
　そして引用刊行物記載の発明の前記全メモリセルは（１）メモリセルアレイＭＡＲＹ内のデータを記憶する複数ビットのメモリセルと（２）メモリセルアレイＭＡＲＹ’内の冗長ビットを記憶する複数ビットのメモリセルとからなっており、前記冗長ビットは誤り検出訂正を実現するためのものであるから、上記（１）、（２）の複数ビットのメモリセルは、各々、本願発明の「データ・ビット」、「誤り訂正ビット」に相当する。
　したがって、引用刊行物記載の発明の要素（Ａ）は本願発明の要素（ａ）に相当する。
　
　引用刊行物記載の発明の要素（Ｂ）の「読出・書込回路Ｒ／Ｗ」はメモリセルアレイから読み出したものを増幅する増幅器を有するので、該増幅器は本願発明の要素（ｂ）の「検知増幅器」に相当し、また前記要素（Ｂ）の「前記１つのワード線に接続された全メモリセルのデータとこれに対応して付加された冗長ビットとを並列形態で読み出し」は「ビット行のひとつ全体を読み出して」いるものであり、そして前記要素（Ｂ）の「冗長ビット」は「同一のワード線に接続された前記上記メモリアレイＭＡＲＹにおける複数ビットに対して誤り検出訂正を実現する」ものであるから前記要素（Ｂ）の「誤り訂正信号」は「前記読み出されたビット行全体の中の誤りを訂正した」信号である。
　しかしながら、引用刊行物記載の発明は誤りを訂正したものを上記選択状態の全メモリセルに書き込む際に「読出・書込回路Ｒ／Ｗにラッチする」点がない。
　引用刊行物記載の発明において、要素（Ａ）のランダム・アクセス記憶装置は「静的列モード記憶装置あるいは高速ページ・モード記憶装置」ではない。
　
　したがって、引用刊行物記載の発明と本願発明は下記の点で両者相違し、その余は一致する。
Ａ、引用刊行物記載の発明の要素（Ｂ）は誤り訂正信号を形成して前記読出・書込回路Ｒ／Ｗを経由して上記選択状態の全メモリセルに書き込む際に前記読出・書込回路Ｒ／Ｗ内の「増幅器にラッチする」点がないのに対し、本願発明は「増幅器にラッチする」点
Ｂ、引用刊行物記載の発明のランダム・アクセス記憶装置は「静的列モード記憶装置あるいは高速ページ・モード記憶装置」ではないのに対し、本願発明のランダム・アクセス記憶装置は「静的列モード記憶装置あるいは高速ページ・モード記憶装置」である点
　
４．当審の判断
Ａ、誤り検出・訂正のために、データビットとチェックビットの読み出しのためだけではなく，書き換えを行うためでもあるセンスアンプを備え、センスアンプを通してメモリセルアレイの内容を書き換えることは、例えば特開昭６２−３４９８号公報（請求項（１）「同一基板上に（中略）誤り検出・訂正のためにデータビットデータ，チェックビットデータの読み出し，書換を行うためのセンスアンプを備え、（中略）」、第４頁左欄第３行〜同欄第８行「（ｂ−４)：（中略）シンドロームデコーダ７，データ訂正回路８がセンスアンプ11a,11bを通してメモリセルアレイ３，４中のデータビット，チェックビットを書き換える。」）にも記載されているように周知である。
　そして、センスアンプ（検知増幅器）において、データ保持機能（すなわちラッチ機能）を有するものはよく知られた構成であり、また、メモリセルの一行全体に書き込むのにラッチ部を有することは一般的に用いられている構成であるから、引用刊行物記載の発明においても、誤り訂正信号を形成して前記読出・書込回路Ｒ／Ｗを経由して上記選択状態の全メモリセルに書き込む際に、前記読出・書込回路Ｒ／Ｗ内の「増幅器にラッチする」ようなすことは当業者が適宜なし得る程度の設計的事項にすぎないものと認められる。（ラッチ機能を有するセンスアンプにおいて、データをメモリから読み出す際には増幅し、データをメモリへ書き込む際には、書き込みデータ信号を保持しつつ、書き込むの例として、例えば、特開平１−９８１９３号公報において従来技術の説明である第１頁右欄４行〜同欄第１２行「選択された行、すなわちワード線に（中略）増幅されるとともにそのメモリセルに再書き込みされる。他方書込みの時は選択されたデジット線に書込みデータ信号を与えるとともにセンスアンプを活性化して書込みデータ信号を保持しつつ、選択されたメモリセルにこの書き込みデータ信号を書き込む。」が挙げられる。）
Ｂ、静的列モードあるいは高速ページ・モードで動作する記憶装置は例示するまでもなく本願出願前に周知であり、そして、これらのモードではメモリセルの行のひとつ全体を読み出し、またはメモリセルの行のひとつ全体に書き込むものであるので、「静的列モード記憶装置あるいは高速ページ・モード記憶装置」において、引用刊行物記載の発明を適用することは当業者が容易になし得たものと認められる。
５．むすび
　したがって、本願発明は、引用刊行物に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。