(57)【特許請求の範囲】
【請求項１】
ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続され、それぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが実質的に異なるように設定され（第３条件）、
Ｎを正の値とした場合、ホールド動作時において前記オペアンプの非反転出力端子と反転出力端子にそれぞれ接続される前記少なくとも一対の反転側キャパシタと非反転側キャパシタの容量値が、（サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値−サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値−ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値＋ホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値）×（Ｎ／２）に実質的に等しくなるように設定されている（第４条件）ことを特徴とするサンプルホールド回路。
【請求項２】
ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが実質的に等しく設定されていること（第２条件）を特徴とする請求項１記載のサンプルホールド回路。
【請求項３】
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが実質的に等しく設定されていること（第１条件）を特徴とする請求項２記載のサンプルホールド回路。
【請求項４】
帯域が制限された入力電圧のサンプルホールド回路であって、
ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続され、それぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが実質的に等しく設定され（第１条件）、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値との加算値とが実質的に異なるように設定され（第５条件）、
Ｎを正の値とした場合、ホールド動作時において前記オペアンプの非反転出力端子と反転出力端子にそれぞれ接続される前記少なくとも一対の反転側キャパシタと非反転側キャパシタの容量値が、（サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値−サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値−ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値＋ホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値）×（Ｎ／２）に実質的に等しくなるように設定されている（第４条件）ことを特徴とするサンプルホールド回路。
【請求項５】
帯域が制限された入力電圧のサンプルホールド回路であって、
ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続され、それぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが実質的に等しく設定され（第１条件）、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値とが実質的に異なるように設定され（第５Ａ条件）、
サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値とが実質的に異なるように設定され（第５Ｂ条件）、
Ｎを正の値とした場合、ホールド動作時において前記オペアンプの非反転出力端子と反転出力端子にそれぞれ接続される前記少なくとも一対の反転側キャパシタと非反転側キャパシタの容量値が、（サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値−サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値−ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値＋ホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値）×（Ｎ／２）に実質的に等しくなるように設定されている（第４条件）ことを特徴とするサンプルホールド回路。
【請求項６】
前記入力電圧が反転入力電圧と非反転入力電圧とからなる差動入力電圧の場合、
当該反転入力電圧と非反転入力電圧のそれぞれについて前記第３条件が満たされるとともに、
サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値から非反転入力電圧が印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧が印加される非反転側キャパシタの総容量値から反転入力電圧が印加される反転側キャパシタの総容量値を減算した値とが実質的に等しく設定され（第６条件）、
ホールド動作時において前記オペアンプの非反転出力端子と反転出力端子にそれぞれ接続される前記少なくとも一対の反転側キャパシタと非反転側キャパシタの容量値が、（サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値−サンプリング動作時に非反転入力電圧が印加される非反転側キャパシタの総容量値−ホールド動作時に非反転入力電圧が印加される反転側キャパシタの総容量値＋ホールド動作時に非反転入力電圧が印加される非反転側キャパシタの総容量値）×（Ｎ／２）に実質的に等しくなるように設定されている（第７条件）ことを特徴とする請求項１記載のサンプルホールド回路。
【請求項７】
前記入力電圧が反転入力電圧と非反転入力電圧とからなる差動入力電圧の場合、
当該反転入力電圧と非反転入力電圧のそれぞれについて前記第３条件が満たされるとともに、
サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値から非反転入力電圧が印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧が印加される非反転側キャパシタの総容量値から反転入力電圧が印加される反転側キャパシタの総容量値を減算した値とが実質的に等しく設定され（第６条件）、
ホールド動作時において前記オペアンプの非反転出力端子と反転出力端子にそれぞれ接続される前記少なくとも一対の反転側キャパシタと非反転側キャパシタの容量値が、−（サンプリング動作時に反転入力電圧が印加される反転側キャパシタの総容量値−サンプリング動作時に反転入力電圧が印加される非反転側キャパシタの総容量値−ホールド動作時に反転入力電圧が印加される反転側キャパシタの総容量値＋ホールド動作時に反転入力電圧が印加される非反転側キャパシタの総容量値）×（Ｎ／２）に実質的に等しくなるように設定されている（第７条件）ことを特徴とする請求項１記載のサンプルホールド回路。
【請求項８】
反転入力電圧と非反転入力電圧のそれぞれについて、ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが実質的に等しく設定されていること（第２条件）を特徴とする請求項６または７記載のサンプルホールド回路。
【請求項９】
反転入力電圧と非反転入力電圧のそれぞれについて、サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが実質的に等しく設定されていること（第１条件）を特徴とする請求項８記載のサンプルホールド回路。
【請求項１０】
入力電圧のサンプリング動作時において、前記オペアンプをボルテージフォロアとして動作させることにより、前記オペアンプの反転入力端子と非反転入力端子を所定電圧にバイアスすることを特徴とする請求項１ないし９の何れかに記載のサンプルホールド回路。
【請求項１１】
ホールド動作時において前記オペアンプの非反転出力端子と反転出力端子にそれぞれ接続される前記少なくとも一対の反転側キャパシタと非反転側キャパシタは、容量値を変更可能に構成されていることを特徴とする請求項１ないし１０の何れかに記載のサンプルホールド回路。
【請求項１２】
請求項１ないし１１の何れかに記載のサンプルホールド回路を備え、当該サンプルホールド回路が有する制御回路は、サンプリング動作時において、反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するとともに、他の少なくとも１つのキャパシタに入力デジタル値に応じて設定されるＤＡＣ電圧を印加するように制御することを特徴とするマルチプライングＤ／Ａコンバータ。
【請求項１３】
入力電圧をその大きさに応じた入力デジタル値にＡ／Ｄ変換するサブＡ／Ｄコンバータと、請求項１２記載のマルチプライングＤ／Ａコンバータとを有し、前記入力電圧を１／Ｎ倍した値と前記入力デジタル値のＤ／Ａ変換値との差電圧を２倍して残余電圧を出力する単位変換回路を備え、
前記単位変換回路から出力される残余電圧を前記単位変換回路に入力して新たな残余電圧を得る動作を必要回数だけ実行することによりＡ／Ｄ変換対象電圧のＡ／Ｄ変換コードを生成することを特徴とするＡ／Ｄコンバータ。
【請求項１４】
前記単位変換回路を複数備え、それらが直列に接続されていることを特徴とする請求項１３記載のＡ／Ｄコンバータ。
【請求項１５】
前記単位変換回路から出力される残余電圧を当該単位変換回路の入力電圧として順次巡回させる構成を備えていることを特徴とする請求項１３記載のＡ／Ｄコンバータ。
【請求項１６】
前記Ａ／Ｄ変換対象電圧を前記単位変換回路に入力して最初の残余電圧を得る際にのみ、前記単位変換回路は、前記入力電圧を１／Ｎ倍した値と前記入力デジタル値のＤ／Ａ変換値との差電圧を２倍して残余電圧を出力し、前記残余電圧を前記単位変換回路に入力して新たな残余電圧を得る際には、前記単位変換回路は、前記入力電圧と前記入力デジタル値のＤ／Ａ変換値との差電圧を２倍して残余電圧を出力することを特徴とする請求項１３ないし１５の何れかに記載のＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧をホールドして差動出力するものであって特にＡ／Ｄコンバータまたはその前置回路に好適なサンプルホールド回路およびそれを用いたマルチプライングＤ／ＡコンバータおよびＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
パイプライン型Ａ／Ｄコンバータの各ステージや巡回型Ａ／Ｄコンバータには、マルチプライングＤ／Ａコンバータが用いられている。このマルチプライングＤ／Ａコンバータは、入力電圧Ｖinから基準電圧Ｖrefを減算した電圧を２倍に増幅し、入力電圧ＶinのＡ／Ｄ変換値（デジタル値）に応じて定められる電圧を上記増幅電圧から減算した残余電圧をホールドするようになっている。特許文献１には、このマルチプライングＤ／Ａコンバータとそれに用いられる差動出力形式のサンプルホールド回路が開示されている。
【０００３】
特許文献１のサンプルホールド回路は、オペアンプの反転入力端子と非反転入力端子に対をなして反転側キャパシタと非反転側キャパシタが複数接続されている。サンプリング動作時において、各キャパシタに所定の電荷が設定され、少なくとも１つのキャパシタに入力電圧が印加される。また、ホールド動作時においては、少なくとも一対の反転側キャパシタと非反転側キャパシタがオペアンプの入出力端子間に接続されるとともに、少なくとも１つのキャパシタに入力電圧が印加される。
【０００４】
特許文献１に開示されたシングルエンド入力のサンプルホールド回路は、所定の第１条件ないし第３条件を満たすことにより、ホールド動作時におけるオペアンプの入力電圧（同相入力電圧）がサンプリング動作時の入力電圧に依存せず、且つ、ホールド動作時に入力電圧が変化してもサンプリングした電圧を正確に保持し続ける。オペアンプに最適な同相入力電圧を与えて動作させるので、ゲインやスルーレートを大きく設定でき、安定した動作状態を確保することができる。ただし、この特許文献１には、０Ｖから電源電圧までの入力電圧範囲（入力ダイナミックレンジ）を有するサンプルホールド回路およびそれを用いたマルチプライングＤ／Ａコンバータが明示されている。従って、例えばパイプライン型Ａ／Ｄコンバータの第１ステージに用いると、上記入力電圧範囲内の電圧しか入力することができない。
【０００５】
これに対し、特許文献２、３には、入力電圧範囲を超える電圧を変換可能なＡ／Ｄコンバータが開示されている。特許文献２に記載のものは、入力電圧を分圧する分圧手段を備えており、分圧信号をＡ／Ｄ変換器に入力する構成となっている。特許文献３に記載のものは、Ａ／Ｄ変換値がＡ／Ｄ変換ビット数で表現できる上限値または下限値と一致したことを検出すると、バイアス制御回路により増幅回路のバイアス電圧を切り替えて増幅回路の出力電圧をシフト制御する構成となっている。出力されたデジタル変換値は、バイアス電圧に応じて設定された補正データにより補正される。
【特許文献１】特開２００７−１５９０８７号公報
【特許文献２】特開２００６−０２４９７５号公報
【特許文献３】特開２００６−１１５０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
入力電圧範囲を拡大するために、抵抗ラダーによる分圧回路、バイアス制御回路などを設けると、分圧回路の誤差による変換精度の低下、レイアウト面積の増加、外付け部品の増加などの問題が生じる。
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、拡大した入力電圧範囲を持つサンプルホールド回路およびそれを用いたマルチプライングＤ／ＡコンバータおよびＡ／Ｄコンバータを提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、特許文献１に開示された発明（以下、特許発明という）を基にして、入力電圧範囲を拡大する観点から新たな解析を行って得られた改良発明である。上記特許発明が具備する作用、効果、そのために必要な条件はそのまま保持している。なお、上記特許発明における第１条件〜第３条件、第４条件、第５条件は、それぞれ本願発明における第１条件〜第３条件、第５条件（第５Ａ、５Ｂ条件）、第６条件に相当する。
【０００９】
請求項１に記載した手段によれば、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが実質的に異なるので（第３条件）、ホールド電圧にサンプリングした電圧が現れる。
【００１０】
Ｎを正の値とした場合、ホールド動作時においてオペアンプの非反転出力端子と反転出力端子にそれぞれ接続される少なくとも一対の反転側キャパシタと非反転側キャパシタの容量値が、（サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値−サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値−ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値＋ホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値）×（Ｎ／２）に実質的に等しくなるように設定されているので（第４条件）、入力電圧が１／Ｎ倍された上でサンプルホールドされる。
【００１１】
本手段によれば、入力電圧を１／Ｎ倍（Ｎ＞１）に分圧し或いは１／Ｎ倍（０＜Ｎ＜１）に増幅することができるので、入力電圧範囲（入力ダイナミックレンジ）を拡大或いは縮小でき、例えば電源電圧を超える入力電圧を直接サンプルホールドしてＡ／Ｄ変換等に適用することが可能となる。増幅、分圧のための回路が不要となるため、変換精度の低下、レイアウト面積の増加、外付け部品の増加などの問題が生じない。
【００１２】
請求項２に記載した手段によれば、ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが実質的に等しいので（第２条件）、ホールド動作時に入力電圧が変化しても、サンプリングした電圧を正確に保持し続ける。
【００１３】
請求項３に記載した手段によれば、サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが実質的に等しいので（第１条件）、ホールド動作時におけるオペアンプの入力電圧はサンプリング動作時の入力電圧に依存しない。従って、サンプリング動作時の入力電圧の大小によらず、ホールド動作時におけるオペアンプの入力電圧を所定の同相入力電圧に保つことができ、オペアンプを望ましいゲインおよびスルーレートで動作させることができる。
【００１４】
請求項４に記載した手段によれば、請求項１に記載した手段と同様の回路構成を備え、上記第１条件を満たすので、ホールド動作時におけるオペアンプの入力電圧はサンプリング動作時の入力電圧に依存しない。従って、ホールド動作時におけるオペアンプの入力電圧を所定の同相入力電圧に保つことができ、オペアンプを望ましいゲインおよびスルーレートで動作させることができる。
【００１５】
また、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値との加算値とが実質的に異なるので（第５条件）、ホールド電圧にサンプリングした電圧が現れる。本手段では、ホールド電圧はホールド期間における入力電圧の変化分ΔＶにより影響を受けるが、入力電圧の帯域が制限されており、さらに変化分ΔＶの係数は小さく設定することが可能であるため、実用上問題のないホールド特性を実現可能となる。
【００１６】
さらに、上記第４条件を満たすので、入力電圧が１／Ｎ倍された上でサンプルホールドされる。本手段によれば、入力電圧範囲（入力ダイナミックレンジ）を拡大或いは縮小でき、電源電圧を超える入力電圧を直接サンプルホールドしてＡ／Ｄ変換等に適用することが可能となる。
【００１７】
請求項５に記載した手段によれば、上記第１条件および第４条件が成立する。さらに、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値とが実質的に異なるように設定され（第５Ａ条件）、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値とが実質的に異なるように設定され（第５Ｂ条件）ている。これら第５Ａ条件と第５Ｂ条件を合わせると、上記第５条件と等価な条件となる。従って、請求項４に記載した手段と実質的に同様の作用および効果が得られる。
【００１８】
請求項６、７に記載した手段によれば、反転入力電圧と非反転入力電圧のそれぞれについて上記第３条件が成立する。また、サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値から非反転入力電圧が印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧が印加される非反転側キャパシタの総容量値から反転入力電圧が印加される反転側キャパシタの総容量値を減算した値とが実質的に等しいので（第６条件）、ホールド電圧にサンプリングした差動入力電圧が現れる。
【００１９】
さらに、第４条件を差動入力電圧にまで拡張した第７条件が成立するので、差動入力電圧が１／Ｎ倍された上でサンプルホールドされる。本手段によれば、入力電圧を１／Ｎ倍（Ｎ＞１）に分圧し或いは１／Ｎ倍（Ｎ＜１）に増幅することができるので、入力電圧範囲（入力ダイナミックレンジ）を拡大或いは縮小でき、電源電圧を超える差動入力電圧を直接サンプルホールドしてＡ／Ｄ変換等に適用することが可能となる。なお、第６条件が満たされている限り、請求項６、７にそれぞれ記載した第７条件は等価となる。
【００２０】
請求項８に記載した手段によれば、反転入力電圧と非反転入力電圧のそれぞれについて上記第２条件が成立するので、ホールド動作時に入力電圧が変化しても、サンプリングした電圧を正確に保持し続ける。
【００２１】
請求項９に記載した手段によれば、反転入力電圧と非反転入力電圧のそれぞれについて上記第１条件が成立するので、ホールド動作時におけるオペアンプの入力電圧は、サンプリング動作時の入力電圧に依存しない。
【００２２】
請求項１０に記載した手段によれば、入力電圧のサンプリング動作時において、オペアンプをボルテージフォロアとして動作させることによりオペアンプの反転入力端子と非反転入力端子を所定電圧にバイアスするので、これら反転入力端子と非反転入力端子へのバイアス電圧供給回路が不要となる。また、適当な条件を設定することにより、オペアンプのオフセット電圧の影響を排除することもできる。
【００２３】
請求項１１に記載した手段によれば、ホールド動作時においてオペアンプの非反転出力端子と反転出力端子にそれぞれ接続される前記少なくとも一対の反転側キャパシタと非反転側キャパシタは、容量値を互いに等しく保ちながら当該容量値を変更可能となっている。従って、例えばパイプライン型Ａ／Ｄコンバータに適用する場合、外部からの電圧が入力される第１ステージでは入力電圧を１／Ｎ倍し、電源電圧範囲内の電圧が入力される第２ステージ以降では入力電圧をそのままサンプルホールドするように構成できる。また、巡回型Ａ／Ｄコンバータに適用する場合、１巡目では入力電圧を１／Ｎ倍し、２巡目以降では入力電圧をそのままサンプルホールドするように構成できる。
【００２４】
請求項１２に記載した手段によれば、サンプリング動作時において、反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧が印加され、他の少なくとも１つのキャパシタに入力デジタル値に応じて設定されるＤＡＣ電圧が印加される。このように、従来構成ではホールド動作時にのみＤＡＣ電圧を印加していたのに対し、本手段ではサンプリング動作時にＤＡＣ電圧を印加する構成に特徴がある。また、電源電圧を超える入力電圧を直接入力することができるので、分割回路やバイアス制御回路などが不要となる。このため、変換精度の低下、レイアウト面積の増加、外付け部品の増加などの問題が生じない。
【００２５】
請求項１３に記載した手段によれば、Ａ／Ｄコンバータは、サブＡ／ＤコンバータとマルチプライングＤ／Ａコンバータとからなる単位変換回路から出力される残余電圧を再び単位変換回路に入力する動作を必要回数だけ実行することにより、当該Ａ／Ｄコンバータに入力されたＡ／Ｄ変換対象電圧のＡ／Ｄ変換コードを生成する。この場合、少なくともＡ／Ｄ変換対象電圧を単位変換回路に入力して最初の残余電圧を得る際に、入力電圧を１／Ｎ倍した上で残余電圧を出力するので、入力電圧範囲（入力ダイナミックレンジ）を拡大或いは縮小でき、例えば電源電圧やリファレンス電圧範囲を超える入力電圧を直接サンプルホールドしてＡ／Ｄ変換することができる。
【００２６】
請求項１４に記載した手段によれば、複数の単位変換回路を直列に接続してパイプライン型のＡ／Ｄコンバータを構成できる。
【００２７】
請求項１５に記載した手段によれば、１以上の単位変換回路を備え、残余電圧を当該単位変換回路に順次巡回させることにより巡回型のＡ／Ｄコンバータを構成できる。
【００２８】
請求項１６に記載した手段によれば、Ａ／Ｄ変換対象電圧を単位変換回路に入力して最初の残余電圧を得る際にのみ、入力電圧を１／Ｎ倍した上で残余電圧を出力する。パイプライン型Ａ／Ｄコンバータでは１段目であり、巡回型Ａ／Ｄコンバータでは１巡目（複数段からなる場合には１段目）である。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、シングルエンド入力のサンプルホールド回路をマルチプライングＤ／Ａコンバータ（以下、ＭＤＡＣと称す）に適用した第１の実施形態について、図１ないし図６を参照しながら説明する。
【００３０】
図１は、反転側と非反転側にそれぞれ３個のキャパシタを備え、そのうち１個のキャパシタをフィードバックキャパシタとして用いたサンプルホールド回路の構成図である。オペアンプＯＰは、ホールド電圧を差動出力する構成を備えている。このオペアンプＯＰの反転入力端子には３個のキャパシタＣs1、Ｃs2、Ｃf1（反転側キャパシタに相当）の各一端が接続されており、非反転入力端子にも同数（３個）のキャパシタＣs3、Ｃs4、Ｃf2（非反転側キャパシタに相当）の各一端が接続されている。キャパシタＣs1とＣs3、キャパシタＣs2とＣs4、キャパシタＣf1とＣf2はそれぞれ対をなしており、相等しい容量値すなわちｘＣ、ｙＣ、ｚＣ（ｘ、ｙ、ｚはそれぞれ正の値、Ｃは単位容量値）を有している。また、オペアンプＯＰは、十分に大きいオープンループゲインを有しているものとする。制御回路２は、サンプリング動作時およびホールド動作時におけるキャパシタＣs1、Ｃs2、Ｃf1、Ｃs3、Ｃs4、Ｃf2の接続状態および電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆ、Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊの印加状態を制御する。
【００３１】
図２は、パイプライン型Ａ／ＤコンバータのＡ／Ｄ変換ステージや巡回型Ａ／Ｄコンバータなどに用いられる基本回路である。この単位変換回路３は、サンプルホールド回路１（図中、ＭＤＡＣと記載）、サブＡ／Ｄコンバータ４（図中、サブＡＤＣと記載）およびマルチプレクサ５（図中、ＭＰＸと記載）から構成されている。このうちサブＡ／Ｄコンバータ４は、入力電圧Ｖinに対し所謂１．５ビットのＡ／Ｄ変換を行い、３値（＋１、０、−１）のＡ／Ｄ変換値（入力デジタル値に相当）を出力する。
【００３２】
マルチプレクサ５は、サブＡ／Ｄコンバータ４によるＡ／Ｄ変換値に応じて１または複数のアナログ電圧をサンプルホールド回路１に出力する。サンプルホールド回路１は、入力電圧Ｖinとマルチプレクサ５からのアナログ電圧とを入力し、それらの電圧を後述する（１）式〜（４）式および第１条件〜第４条件を満たすように電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆ、Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊの何れかとする。なお、マルチプレクサ５とサンプルホールド回路１との全体をマルチプライングＤ／Ａコンバータと称してもよい。
【００３３】
サンプルホールド回路１は、理想的には（１）式に示すように、入力電圧Ｖinを１／Ｎ倍（Ｎ＞０）した値から基準電圧Ｖrefを減算して２倍に増幅し（第１項）、Ａ／Ｄ変換値に応じた値を減算し（第２項）、差動出力電圧Ｖop1−Ｖom1を得てホールドする。具体的には、Ａ／Ｄ変換値＋１、０、−１に応じてそれぞれ（２）式、（３）式、（４）式のようになる。これらの式は、入力電圧Ｖinを１／Ｎ倍した値とＡ／Ｄ変換値に応じた値（Ｄ／Ａ変換値）との差電圧を２倍して残余電圧を出力することと等価である。
【００３４】
【数１】
0004442703.tif 000002
【００３５】
図３は、電源電圧＝５Ｖ、Ｎ＝４とした場合の単位変換回路３の入出力特性図である。（１）式によれば入力電圧Ｖinを１／Ｎ倍して入力することになるので、０Ｖから２０Ｖ（＝５×Ｎ［Ｖ］）までの入力電圧範囲（入力ダイナミックレンジ）内の電圧Ｖinを直接入力することが可能となる。この場合、０≦Ｖin＜７．５ＶのときにＡ／Ｄ変換値が＋１、７．５Ｖ≦Ｖin＜１２．５ＶのときにＡ／Ｄ変換値が０、１２．５Ｖ≦Ｖin＜２０ＶのときにＡ／Ｄ変換値が−１である。
【００３６】
サンプリング動作時の入力電圧をＶinとし、ホールド動作時の入力電圧をＶin＋ΔＶとすると、本実施形態のサンプルホールド回路１で実現したい特性は以下の通りである。電圧ΔＶは、サンプリング動作からホールド動作に移行した時の入力電圧Ｖinに対するその後の変化分を表している。ただし、特性（１Ｃ）の後段（第２文）および特性（１Ｄ）は、必要に応じて実現すればよい。
（１Ａ）シングルエンド入力、差動出力である。
（１Ｂ）サンプリング動作時に少なくとも１つのキャパシタに入力電圧Ｖinが印加され、ホールド動作時に少なくとも１つのキャパシタに入力電圧Ｖin＋ΔＶが印加されている。
（１Ｃ）１／Ｎ倍してサンプリングした入力電圧Ｖinを２倍に増幅してホールドする。ホールド電圧（差動出力電圧Ｖop1−Ｖom1）は、ホールド動作時における入力電圧Ｖin＋ΔＶに依存しない。
（１Ｄ）ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1（同相入力電圧）は、サンプリング動作時の入力電圧Ｖinに依存しない。
【００３７】
図１（ａ）は、サンプリング動作時の接続形態を示している。オペアンプＯＰはボルテージフォロアとしての接続形態とされ、オペアンプＯＰの非反転出力端子、反転出力端子から出力される電圧Ｖop、Ｖomはともにコモン電圧Ｖcm0となる。また、一般式を導くため、キャパシタＣs1、Ｃs2、Ｃf1、Ｃs3、Ｃs4、Ｃf2には、それぞれ電荷設定のための電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆが入力されるものとする。電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆのうち少なくとも１つは入力電圧Ｖinであり、それ以外は一定の電圧である。
【００３８】
図１（ｂ）はホールド動作時における接続形態を示している。この場合、少なくとも一対のキャパシタここではキャパシタＣf1とＣf2の他端がそれぞれオペアンプＯＰの非反転出力端子と反転出力端子に接続される。ただし、全てのキャパシタＣs1、Ｃs2、Ｃf1、Ｃs3、Ｃs4、Ｃf2をフィードバックキャパシタとすることはできない。一般式を導くため、オペアンプＯＰの非反転出力端子、反転出力端子から出力される電圧Ｖop、ＶomをそれぞれＶop1、Ｖom1とし、キャパシタＣs1、Ｃs2、Ｃs3、Ｃs4には、それぞれ電圧Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊが入力されるものとする。電圧Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊのうち少なくとも１つは入力電圧Ｖin＋ΔＶであり、それ以外は一定の電圧である。
【００３９】
上述した特性を持つ本実施形態のサンプルホールド回路１を得るための要件は、以下の４つである。ただし、特性（１Ｃ）の後段に対応する第２要件と特性（１Ｄ）に対応する第１要件は、必要に応じて満たせばよい。
［第１要件］
ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1の式に、入力電圧Ｖinの項が存在しないこと（ΔＶが残ることは構わない）。
［第２要件］
ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式にΔＶの項が存在しないこと。
［第３要件］
ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式にＶinの項が残ること。
［第４要件］
ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式において入力電圧Ｖinの項の係数が２／Ｎであること。
【００４０】
特許文献１に示されているように、ホールド動作時の差動出力電圧Ｖop1−Ｖom1は（５）式となり、オペアンプＯＰの入力電圧Ｖx1は（６）式となる。ここで、Ｖcm0は、サンプリング動作時の出力電圧Ｖop、Ｖomのコモン電圧であり、Ｖcm1は、ホールド動作時の出力電圧Ｖop1、Ｖom1のコモン電圧である。
【００４１】
【数２】
0004442703.tif 000003
【００４２】
サンプリング動作時に入力電圧Ｖinを印加する反転側キャパシタの総容量値＝αＣ
サンプリング動作時に入力電圧Ｖinを印加する非反転側キャパシタの総容量値＝βＣ
ホールド動作時に入力電圧Ｖin＋ΔＶを印加する反転側キャパシタの総容量値＝γＣ
ホールド動作時に入力電圧Ｖin＋ΔＶを印加する非反転側キャパシタの総容量値＝ηＣ
とすれば、上記第１要件ないし第３要件を満たすためには、それぞれ以下に示す第１条件ないし第３条件が必要となる。
【００４３】
［第１条件］
α＋β＝γ＋η      …（７）
［第２条件］
γ＝η              …（８）
［第３条件］
α≠β              …（９）
【００４４】
次に、第４要件を満たすための第４条件を導出する。（５）式において、サンプリング動作時に反転側に入力される電圧Ｖａ、Ｖｂ、Ｖｃとホールド動作時に非反転側に入力される電圧Ｖｉ、Ｖｊは加算されており、サンプリング動作時に非反転側に入力される電圧Ｖｄ、Ｖｅ、Ｖｆとホールド動作時に反転側に入力される電圧Ｖｇ、Ｖｈは減算されている。このことから、（５）式に示す差動出力電圧Ｖop1−Ｖom1におけるＶinの係数は、上記α、β、γ、ηを用いて（10）式のようになる。
Ｖinの係数＝（α−β−γ＋η）／ｚ    …（10）
【００４５】
一方、（１）〜（４）式に示す差動出力電圧Ｖop1−Ｖom1においてＶinの係数は２／Ｎである。従って、第４要件を満たすための第４条件は次の（11）式となる。
［第４条件］
（α−β−γ＋η）／ｚ＝２／Ｎ
ｚ＝（α−β−γ＋η）×（Ｎ／２）    …（11）
【００４６】
なお、フィードバックキャパシタが２対以上ある場合には、各対の容量値をｚ1Ｃ、ｚ2Ｃ、…（ｚ1、ｚ2、…はそれぞれ正の値、Ｃは単位容量値）とすると、（11）式の左辺のｚは、各対の加算であるｚ1＋ｚ2＋…となる。また、第１条件〜第４条件は解析的に導出した原理的な条件式であって、実際の製品で不可避的に生じる製造上のばらつきによるずれが当該条件から除外されるものではない。この製造上のばらつきによる誤差については、第６の実施形態で検討する。
【００４７】
図４、図５、図６は、特許文献１に示されているケース１からケース９について第１条件〜第４条件が満たされているか否かを検証した結果である。図４は、図１に示すサンプルホールド回路１について、サンプリング動作時およびホールド動作時における入力電圧Ｖinの印加箇所を黒丸印で示している。図５は、各ケースについてα、β、γ、η、α＋β、γ＋ηを示している。図６は、各ケースについて、第１条件ないし第３条件が満たされているか否か、および第４条件についてのα−β−γ＋η、（10）式に示すＶinの係数、入力電圧Ｖinを１／Ｎに分圧するために必要な容量比ｘ：ｙ：ｚを示している。ここで、「ＯＫ」とは条件を満たすことを意味しており、「ＮＧ」とは条件を満たさないことを意味している。
【００４８】
（ケース１）
電圧Ｖｃが入力電圧Ｖin、電圧Ｖｇ、Ｖｉが入力電圧Ｖin＋ΔＶ、ｚ＝２ｘ
（ケース２）
電圧Ｖｃが入力電圧Ｖin、電圧Ｖｇ、Ｖｉ、Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｚ＝２ｘ＋２ｙ
（ケース３）
電圧Ｖａが入力電圧Ｖin、電圧Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＝２ｙ
（ケース４）
電圧Ｖａ、Ｖｂが入力電圧Ｖin、電圧Ｖｇ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＝ｙ
（ケース５）
電圧Ｖａ、Ｖｄが入力電圧Ｖin、電圧Ｖｇ、Ｖｉが入力電圧Ｖin＋ΔＶ
（ケース６）
電圧Ｖａ、Ｖｃが入力電圧Ｖin、電圧Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＋ｚ＝２ｙ
（ケース７）
電圧Ｖｃ、Ｖｄが入力電圧Ｖin、電圧Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＋ｚ＝２ｙ
（ケース８）
電圧Ｖａ、Ｖｃ、Ｖｄが入力電圧Ｖin、電圧Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、２ｘ＋ｚ＝２ｙ
（ケース９）
電圧Ｖａ、Ｖｃ、Ｖｄが入力電圧Ｖin、電圧Ｖｇ、Ｖｉ、Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｚ＝２ｙ
【００４９】
差動出力電圧Ｖop1−Ｖom1におけるＶinの係数＝（α−β−γ＋η）／ｚが０になるケース５は、第４条件を満たしていない。また、（α−β−γ＋η）／ｚが１になるケース１、２、８、９は、入力電圧Ｖinを１／２に分圧して入力することはできるが（Ｎ＝２）、それ以外の分圧比を得ることはできない。任意の分圧比を得られるのは、ケース３、４、６、７であり、そのために必要な容量比は以下のようになる。
【００５０】
（ケース３）  ｘ：ｙ：ｚ＝２：１：Ｎ
（ケース４）  ｘ：ｙ：ｚ＝１：１：Ｎ
（ケース６）  ｘ：ｙ：ｚ＝２−Ｎ：１：Ｎ
（ケース７）  ｘ：ｙ：ｚ＝Ｎ−２：Ｎ−１：Ｎ
【００５１】
以上説明したように、本実施形態のサンプルホールド回路１は、オペアンプＯＰの反転入力端子と非反転入力端子に対をなして反転側キャパシタＣs1、Ｃs2、Ｃf1と非反転側キャパシタＣs3、Ｃs4、Ｃf2が接続されている。そして、サンプリング動作時において、電荷設定するためにオペアンプＯＰがボルテージフォロアとして動作し、少なくとも１つのキャパシタに入力電圧Ｖinが印加される。また、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタがフィードバックキャパシタとしてオペアンプＯＰの入出力間に接続され、少なくとも１つのキャパシタに入力電圧Ｖin＋ΔＶが印加される。
【００５２】
この構成において第４条件を満たすことにより、サンプルホールド回路１は、入力電圧Ｖinを１／Ｎに分圧してサンプルホールド動作を行うことができるので、入力電圧範囲（入力ダイナミックレンジ）を広げることができる。例えば、車載機器、モータ制御機器などで用いれば、電源電圧を超えるバッテリ電圧やモータ電圧を直接入力することができる。入力電圧Ｖinを分圧するための分圧回路を別に設ける必要がないので、ＩＣとして構成する場合のレイアウト面積を低減でき或いは外付け部品が不要となる。また、一般的に抵抗比よりキャパシタの容量比の方が精度が高いため、サンプルホールド回路１は高精度の分圧が可能となる。
【００５３】
また、第１条件を満たすことにより、オペアンプＯＰの入力電圧Ｖx1を所定の同相入力電圧（バイアス電圧）に保つことができ、オペアンプＯＰを望ましいゲインおよびスルーレートで動作させることができる。さらに、第２条件と第３条件を満たすことにより、ホールド動作時に入力電圧が変化しても（つまりΔＶが０でなくても）、サンプリングしたシングルエンド電圧Ｖinを差動出力電圧Ｖop1−Ｖom1に変換して正確に保持できる。これら第１条件と第２条件については、それぞれ必要に応じて満たせばよい。少なくとも第３条件と第４条件を満たせば、入力電圧Ｖinを１／Ｎに分圧してサンプルホールド動作を行うことができるからである。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態について図７ないし図９を参照しながら説明する。本実施形態のサンプルホールド回路は、第１の実施形態のサンプルホールド回路１と同様の回路形態を備えている。ただし、入力電圧Ｖin、Ｖin＋ΔＶの与え方およびキャパシタの容量値の設定が異なる。
【００５５】
本実施形態のサンプルホールド回路１で実現したい特性は以下の通りである。第１の実施形態のサンプルホールド回路１が備える特性（１Ｃ）に替わる特性が（２Ｃ）である。
（２Ａ）シングルエンド入力、差動出力である。
（２Ｂ）サンプリング動作時に少なくとも１つのキャパシタに入力電圧Ｖinが印加され、ホールド動作時に少なくとも１つのキャパシタに入力電圧Ｖin＋ΔＶが印加されている。
（２Ｃ）１／Ｎ倍してサンプリングした入力電圧Ｖinを２倍に増幅してホールドする。ただし、ホールド電圧（差動出力電圧Ｖop1−Ｖom1）は、ホールド動作時における入力電圧Ｖinの変化分ΔＶに依存する。
（２Ｄ）ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1は、サンプリング動作時の入力電圧Ｖinに依存しない。
【００５６】
特性（２Ｃ）は、ホールド動作時に差動出力電圧Ｖop1−Ｖom1に入力電圧Ｖinの変化分ΔＶの影響が現れる点において完全なホールド動作とはならない。しかし、入力電圧Ｖinの帯域が制限されている場合には、差動出力電圧Ｖop1−Ｖom1に残るΔＶの項の係数をなるべく小さく設定することにより、サンプルホールド回路として十分に用いることができる。
【００５７】
本実施形態のサンプルホールド回路１を得るための要件は、第１の実施形態で説明した第１要件、第４要件と新たな第５要件の３つである。
［第１要件］
ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1の式に、入力電圧Ｖinの項が存在しないこと（ΔＶが残ることは構わない）。
［第４要件］
ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式において入力電圧Ｖinの項の係数が２／Ｎであること。
［第５要件］
ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式にＶinの項とΔＶの項が残ること。
【００５８】
第１要件、第４要件を満たすためには、既に述べたように第１条件、第４条件を満たせばよい。一方、第５要件を満たすためには、以下に示す第５条件が必要となる。
［第５条件］
α＋η≠β＋γ      …（12）
【００５９】
ところで、この（12）式と（７）式の加算と減算を行うと、それぞれ次の（13）式と（14）式が得られる。
［第５Ａ条件、第５Ｂ条件］
α≠γ              …（13）
β≠η              …（14）
従って、第５条件は、上記（12）式に替えて第５Ａ条件である（13）式と第５Ｂ条件である（14）式によっても表せる。なお、これらの条件は解析的に導出したもので、製造上のばらつきによるずれが当該条件から除外されるものではない。
【００６０】
図７、図８、図９は、特許文献１に示されているケース１０からケース１７について第１条件、第４条件、第５条件が満たされているか否かを検証した結果である。図７は、図４相当図である。図８は、各ケースについてα、β、γ、η、α＋η、β＋γを示している。図９は、各ケースについて、第１条件、第５条件が満たされているか否か、および第４条件についてのα−β−γ＋η、（10）式に示すＶinの係数、入力電圧Ｖinを１／Ｎに分圧するために必要な容量比ｘ：ｙ：ｚを示している。
【００６１】
（ケース１０）
電圧Ｖｃが入力電圧Ｖin、電圧Ｖｉ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｚ＝ｘ＋ｙ
（ケース１１）
電圧Ｖｃが入力電圧Ｖin、電圧Ｖｉが入力電圧Ｖin＋ΔＶ、ｚ＝ｘ
（ケース１２）
電圧Ｖａが入力電圧Ｖin、電圧Ｖｉが入力電圧Ｖin＋ΔＶ
（ケース１３）
電圧Ｖａ、Ｖｂが入力電圧Ｖin、電圧Ｖｉ、Ｖｊが入力電圧Ｖin＋ΔＶ
（ケース１４）
電圧Ｖａ、Ｖｂが入力電圧Ｖin、電圧Ｖｉ、Ｖｈが入力電圧Ｖin＋ΔＶ
（ケース１５）
電圧Ｖａ、Ｖｄが入力電圧Ｖin、電圧Ｖｊが入力電圧Ｖin＋ΔＶ、２ｘ＝ｙ
（ケース１６）
電圧Ｖａ、Ｖｃが入力電圧Ｖin、電圧Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＋ｚ＝ｙ
（ケース１７）
電圧Ｖｃ、Ｖｄが入力電圧Ｖin、電圧Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＋ｚ＝ｙ
【００６２】
差動出力電圧Ｖop1−Ｖom1におけるＶinの係数＝（α−β−γ＋η）／ｚが２になるケース１０、１１、１７は、入力電圧Ｖinをそのまま入力するので（Ｎ＝１）、分圧することはできない。任意の分圧比を得られるのはケース１２〜１６であり、そのために必要な容量比は以下のようになる。
【００６３】
（ケース１２）  ｘ：ｙ：ｚ＝１：１：Ｎ
（ケース１３）  ｘ：ｙ：ｚ＝１：１：２Ｎ
（ケース１４）  ｘ：ｙ：ｚ＝１：１：Ｎ
（ケース１５）  ｘ：ｙ：ｚ＝１：２：Ｎ
（ケース１６）  ｘ：ｙ：ｚ＝１−Ｎ：１：Ｎ
【００６４】
以上説明したように、本実施形態のサンプルホールド回路１は、第１の実施形態と同様に入力電圧Ｖinを１／Ｎに分圧してサンプルホールド動作を行うことができる。また、第１条件を満たすことにより、第１の実施形態と同様にオペアンプＯＰを望ましいゲインおよびスルーレートで動作させることができる。さらに、第５条件を満たすことにより、入力電圧Ｖinの帯域が制限され且つ差動出力電圧Ｖop1−Ｖom1に対するΔＶの影響が小さく設定された条件の下で、サンプリングした電圧をほぼ正確に保持することができる。
【００６５】
（第３の実施形態）
次に、差動入力のサンプルホールド回路をマルチプライングＤ／Ａコンバータ（ＭＤＡＣ）に適用した第３の実施形態について、図１０ないし図１４を参照しながら説明する。
【００６６】
サンプルホールド回路１０の構成は図１と同じであり、差動入力電圧が印加される。以下の説明において、同相分電圧をＶref、サンプリング時の非反転入力電圧をＶinp、反転入力電圧をＶinmとし、ホールド動作時の非反転入力電圧をＶinp'、反転入力電圧をＶinm'、差動分電圧をＶin＋ΔＶ、同相分電圧をＶref＋ΔＶrefとする。
【００６７】
図１０は、パイプライン型Ａ／ＤコンバータのＡ／Ｄ変換ステージや巡回型Ａ／Ｄコンバータなどに用いられる基本回路である。この単位変換回路７は、サンプルホールド回路１０（ＭＤＡＣ）、サブＡ／Ｄコンバータ８（サブＡＤＣ）およびマルチプレクサ９（ＭＰＸ）から構成されている。このうちサブＡ／Ｄコンバータ８は、差動入力電圧Ｖinp、Ｖinmに対し所謂１．５ビットのＡ／Ｄ変換を行い、３値（＋１、０、−１）のＡ／Ｄ変換値を出力する。なお、マルチプレクサ９とサンプルホールド回路１０との全体をマルチプライングＤ／Ａコンバータと称してもよい。
【００６８】
マルチプレクサ９は、サブＡ／Ｄコンバータ８によるＡ／Ｄ変換値に応じて１または複数のアナログ電圧をサンプルホールド回路１０に出力する。サンプルホールド回路１０は、差動入力電圧Ｖinp、Ｖinmとマルチプレクサ９からのアナログ電圧とを入力し、それらの電圧を後述する各条件を満たすように電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆ、Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊの何れかとする。
【００６９】
サンプルホールド回路１０は、理想的には（15）式に示すように、差動入力電圧Ｖinp−Ｖinmを２／Ｎ倍（Ｎ＞０）に増幅し（第１項）、Ａ／Ｄ変換値に応じた値を減算し（第２項）、差動出力電圧Ｖop1−Ｖom1を得てホールドする。具体的には、Ａ／Ｄ変換値＋１、０、−１に応じてそれぞれ（16）式、（17）式、（18）式のようになる。これらの式は、差動入力電圧Ｖinp−Ｖinmを１／Ｎ倍した値とＡ／Ｄ変換値に応じた値（Ｄ／Ａ変換値）との差電圧を２倍して残余電圧を出力することと等価である。
【００７０】
【数３】
0004442703.tif 000004
【００７１】
本実施形態のサンプルホールド回路１０で実現したい特性は以下の通りとなる。ただし、特性（３Ｃ）の後段（第２文）および特性（３Ｄ）は、必要に応じて実現すればよい。
（３Ａ）差動入力、差動出力である。
（３Ｂ）サンプリング動作時にそれぞれ少なくとも１つのキャパシタに反転入力電圧Ｖinmと非反転入力電圧Ｖinpが印加され、ホールド動作時にそれぞれ少なくとも１つのキャパシタに反転入力電圧Ｖinm'と非反転入力電圧Ｖinp'が印加されている。
（３Ｃ）１／Ｎ倍してサンプリングした差動入力電圧Ｖinp−Ｖinmを２倍に増幅してホールドする。ホールド電圧（差動出力電圧Ｖop1−Ｖom1）は、ホールド動作時における反転入力電圧Ｖinm'と非反転入力電圧Ｖinp'（差動分電圧Ｖin＋ΔＶと同相分電圧Ｖref＋ΔＶref）に依存しない。
（３Ｄ）ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1は、サンプリング動作時の反転入力電圧Ｖinmと非反転入力電圧Ｖinp（差動分電圧Ｖinと同相分電圧Ｖref）に依存しない。
【００７２】
差動入力であっても、反転入力電圧Ｖinmと非反転入力電圧Ｖinpとを別々に考えれば、シングルエンド入力に関する第１の実施形態と同様の要件（条件）が必要となる。すなわち、第１の実施形態に基づく場合には、反転入力電圧Ｖinmと非反転入力電圧Ｖinpのそれぞれについて第１条件ないし第３条件が必要となり、第２の実施形態に基づく場合には、反転入力電圧Ｖinmと非反転入力電圧Ｖinpのそれぞれについて第１条件および第５条件（第５Ａ、５Ｂ条件）が必要となる。ただし、第１の実施形態に基づく場合には、第１条件と第２条件はそれぞれ必要に応じて満たせばよい。
【００７３】
さらに、差動入力の場合には、ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式に差動入力電圧Ｖinp−Ｖinmの項が残ることが必要である。このためには、（５）式において、反転入力電圧Ｖinmの係数と非反転入力電圧Ｖinpの係数の大きさが等しく且つ符号が逆になる必要がある。この要件を満たすためには次の第６条件が必要である。
［第６条件］
αｐ−βｐ＝βｍ−αｍ      …（19）
【００７４】
ここで、以下のように定義している。
サンプリング動作時に非反転入力電圧Ｖinpを印加する反転側キャパシタの総容量値＝αｐＣ
サンプリング動作時に非反転入力電圧Ｖinpを印加する非反転側キャパシタの総容量値＝βｐＣ
ホールド動作時に非反転入力電圧Ｖinp'を印加する反転側キャパシタの総容量値＝γｐＣ
ホールド動作時に非反転入力電圧Ｖinp'を印加する非反転側キャパシタの総容量値＝ηｐＣ
サンプリング動作時に反転入力電圧Ｖinmを印加する反転側キャパシタの総容量値＝αｍＣ
サンプリング動作時に反転入力電圧Ｖinmを印加する非反転側キャパシタの総容量値＝βｍＣ
ホールド動作時に反転入力電圧Ｖinm'を印加する反転側キャパシタの総容量値＝γｍＣ
ホールド動作時に反転入力電圧Ｖinm'を印加する非反転側キャパシタの総容量値＝ηｍＣ
【００７５】
さらに、本実施形態における第４要件は、ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式において差動入力電圧Ｖinp−Ｖinmの項の係数が２／Ｎとなることである。（５）式に示す差動出力電圧Ｖop1−Ｖom1において、Ｖinp、Ｖinmの係数はそれぞれ上記α、β、γ、ηを用いて（20）式、（21）式のようになる。
Ｖinpの係数＝（αｐ−βｐ−γｐ＋ηｐ）／ｚ    …（20）
Ｖinmの係数＝（αｍ−βｍ−γｍ＋ηｍ）／ｚ    …（21）
【００７６】
上記第６条件が満たされれば、差動出力電圧Ｖop1−Ｖom1において差動入力電圧Ｖinp−Ｖinmの項は（22）式のようになる。
Ｖinp−Ｖinmの項＝（αｐ−βｐ−γｐ＋ηｐ）／ｚ
＝−（αｍ−βｍ−γｍ＋ηｍ）／ｚ    …（22）
【００７７】
一方、（15）〜（18）式に示す差動出力電圧Ｖop1−Ｖom1において差動入力電圧Ｖinp−Ｖinmの係数は２／Ｎである。従って、第４要件を満たすための第７条件は次の（23）式となる。なお、これらの条件は解析的に導出したもので、製造上のばらつきによるずれが当該条件から除外されるものではない。
［第７条件］
【数４】
0004442703.tif 000005
【００７８】
図１１〜図１４は、特許文献１に示されているケース１８からケース２０について第１条件〜第３条件、第５条件〜第７条件が満たされているか否かを検証した結果である。図１１は、サンプルホールド回路１０について、サンプリング動作時およびホールド動作時における非反転入力電圧Ｖinpの印加箇所を黒丸印で示し、反転入力電圧Ｖinmの印加箇所を白丸印で示している。図１２は、非反転入力電圧Ｖinpについて第１条件〜第３条件、第５条件、第６条件を検証した結果である。図１３は、反転入力電圧Ｖinmについて第１条件〜第３条件、第５条件を検証した結果である。
【００７９】
図１４は、第７条件を検証した結果である。この図１４において、非反転入力電圧Ｖinpについては、αｐ−βｐ−γｐ＋ηｐ、（20）式に示すＶinpの係数、Ｖinp−Ｖinmの係数、Ｖinp−Ｖinmを１／Ｎに分圧するために必要な容量比ｘ：ｙ：ｚを示している。反転入力電圧Ｖinmについては、αｍ−βｍ−γｍ＋ηｍ、（21）式に示すＶinmの係数を示している。
【００８０】
（ケース１８）
電圧Ｖｆが反転入力電圧Ｖinm、電圧Ｖｃが非反転入力電圧Ｖinp、電圧Ｖｇが反転入力電圧Ｖinm'、電圧Ｖｉが非反転入力電圧Ｖinp'、ｘ＝ｚ
（ケース１９）
電圧Ｖｆが反転入力電圧Ｖinm、電圧Ｖｃが非反転入力電圧Ｖinp、電圧Ｖｇ、Ｖｉが反転入力電圧Ｖinm'、電圧Ｖｈ、Ｖｊが非反転入力電圧Ｖinp'、２ｘ＝２ｙ＝ｚ
（ケース２０）
電圧Ｖｄが反転入力電圧Ｖinm、電圧Ｖａが非反転入力電圧Ｖinp、電圧Ｖｈが反転入力電圧Ｖinm'、電圧Ｖｊが非反転入力電圧Ｖinp'、ｘ＝ｙ
【００８１】
ケース１８は、第１条件を満たすためのｘ＝ｚの条件下で差動入力電圧Ｖinp−Ｖinmの係数が２となるため、Ｎ＝１となり分圧することはできない。ケース１９は、第１条件を満たすための２ｙ＝ｚの条件下で差動入力電圧Ｖinp−Ｖinmの係数が１となるため、Ｎ＝２となり１／２に分圧して入力することはできるが、それ以外の分圧比を得ることはできない。ケース２０は、第１条件を満たすためのｘ＝ｙの条件下で差動入力電圧Ｖinp−Ｖinmの係数が２ｘ／ｚとなるため、差動入力電圧Ｖinp−Ｖinmを１／Ｎに分圧するために必要な容量比はｘ：ｙ：ｚ＝１：１：Ｎとなる。
【００８２】
以上説明したように、本実施形態によれば反転入力電圧Ｖinmと非反転入力電圧Ｖinpのそれぞれについて第１条件〜第３条件が満たされ、さらに第６条件と第７条件が満たされていることにより、差動入力電圧Ｖinp−Ｖinmを１／Ｎに分圧して入力するサンプルホールド回路が得られる。ただし、第１条件と第２条件については、それぞれ必要に応じて満たせばよい。また、第２、第３条件に替えて第５（５Ａ、５Ｂ）条件を満たす場合でも、差動入力電圧Ｖinp−Ｖinmの帯域が制限され且つ差動出力電圧Ｖop1−Ｖom1に対するΔＶの影響が小さく設定された条件の下で、サンプリングした電圧をほぼ正確に保持することができる。その結果、第１、第２の実施形態と同様の作用、効果が得られる。
【００８３】
（第４の実施形態）
次に、上述したシングルエンド入力のケース４について図１５を参照しながら具体的に説明する。
図１５（ａ）はサンプリング動作時の接続形態を示しており、図１５（ｂ）はホールド動作時における接続形態を示している。キャパシタＣs1、Ｃs2、Ｃs3、Ｃs4の容量値はＣである。キャパシタＣf1は、容量値２ＣのキャパシタＣf1aとＣf1bとの並列により構成されており、スイッチＳ1a、Ｓ1bによりキャパシタＣf1bを電気的に切り離すことが可能となっている。キャパシタＣf2も、キャパシタＣf1と同様にスイッチＳ2a、Ｓ2bを介してキャパシタＣf2aとＣf2bとが並列接続されている。スイッチＳ1a、Ｓ1b、Ｓ2a、Ｓ2bの切り替えおよび各入力端子に印加する電圧の切り替えは、制御回路２により行われる。
【００８４】
Ｖａ＝Ｖｂ＝Ｖｇ＝Ｖｊ＝Ｖin、ｘ：ｙ：ｚ＝１：１：Ｎとすると、ホールド動作時の差動出力電圧Ｖop1−Ｖom1は（24）式となり、オペアンプＯＰの入力電圧Ｖx1は（25）式となる。スイッチＳ1a、Ｓ1b、Ｓ2a、Ｓ2bをオンしたＮ＝４の場合、（24）式、（25）式はそれぞれ（26）式、（27）式となる。
【００８５】
【数５】
0004442703.tif 000006
【００８６】
このサンプルホールド回路１を図２に示す単位変換回路３に適用する場合、Ｎ＝４において（26）式を（２）式〜（４）式に適合させるために、電圧Ｖｃ〜Ｖｆ、Ｖｈ、Ｖｉを以下のように設定する。ここで、Ｖrefp＝５Ｖ（電源電圧）、Ｖref＝２．５Ｖ（電源電圧の中央値）、Ｖrefm＝０Ｖである。また、Ｖcm0＝Ｖcm1＝Ｖref＝２．５Ｖである。
【００８７】
＜Ａ／Ｄ変換値が＋１の場合＞
（２）式が成立するためには以下のように設定する。
Ｖｄ＝Ｖｅ＝Ｖrefp、Ｖｃ＝Ｖｆ＝Ｖｈ＝Ｖｉ＝Ｖrefm
このとき、オペアンプＯＰの入力電圧Ｖx1は（28）式となる。
【数６】
0004442703.tif 000007
【００８８】
＜Ａ／Ｄ変換値が０の場合＞
（３）式が成立するためには以下のように設定する。
Ｖｆ＝Ｖrefp、Ｖｃ＝Ｖｄ＝Ｖｅ＝Ｖｈ＝Ｖｉ＝Ｖrefm
このとき、オペアンプＯＰの入力電圧Ｖx1は（29）式となる。
【数７】
0004442703.tif 000008
【００８９】
＜Ａ／Ｄ変換値が−１の場合＞
（４）式が成立するためには以下のように設定する。
Ｖｄ＝Ｖｅ＝Ｖｆ＝Ｖrefp、Ｖｃ＝Ｖｈ＝Ｖｉ＝Ｖrefm
このとき、オペアンプＯＰの入力電圧Ｖx1は（30）式となる。
【数８】
0004442703.tif 000009
【００９０】
本実施形態は、ｘ：ｙ：ｚ＝１：１：４に設定したシングルエンド入力のケース４であり、図６に示すように第１条件から第４条件が全て満たされる。このため、入力電圧Ｖinを１／４に分圧してサンプルホールド動作（ＭＤＡＣ動作）を行うことができる。また、キャパシタＣf1、Ｃf2の容量値を変更可能に構成されているので、例えばパイプライン型Ａ／ＤコンバータのＡ／Ｄ変換ステージに用いる場合、第１ステージへの適用の際にはスイッチＳ1a〜Ｓ2bをオンにして分圧入力とし、第２ステージ以降への適用の際にはスイッチＳ1a〜Ｓ2bをオフにして等倍入力とすることができる。
【００９１】
（第５の実施形態）
次に、上述した差動入力のケース２０について図１６を参照しながら具体的に説明する。
図１６（ａ）はサンプリング動作時の接続形態を示しており、図１６（ｂ）はホールド動作時における接続形態を示している。このサンプルホールド回路１０のキャパシタＣs1、Ｃs2、Ｃf1、Ｃs3、Ｃs4、Ｃf2およびオペアンプＯＰに係る回路構成は図１５に示したサンプルホールド回路１と同じである。
【００９２】
Ｖａ＝Ｖinp、Ｖｄ＝Ｖinm、Ｖｊ＝Ｖinp＋ΔＶinp、Ｖｈ＝Ｖinm＋ΔＶinm、ｘ：ｙ：ｚ＝１：１：Ｎとすると、ホールド動作時の差動出力電圧Ｖop1−Ｖom1は（31）式となり、オペアンプＯＰの入力電圧Ｖx1は（32）式となる。スイッチＳ1a、Ｓ1b、Ｓ2a、Ｓ2bをオンしたＮ＝４の場合、（31）式、（32）式はそれぞれ（33）式、（34）式となる。
【００９３】
【数９】
0004442703.tif 000010
【００９４】
このサンプルホールド回路１０を図１０に示す単位変換回路７に適用する場合、Ｎ＝４において（33）式を（16）式〜（18）式に適合させるために、電圧Ｖｂ、Ｖｃ、Ｖｅ〜Ｖｇ、Ｖｉを以下のように設定する。ここで、Ｖrefp＝５Ｖ（電源電圧）、Ｖref＝２．５Ｖ（電源電圧の中央値）、Ｖrefm＝０Ｖである。また、Ｖcm0＝Ｖcm1＝Ｖref＝２．５Ｖである。
【００９５】
＜Ａ／Ｄ変換値が＋１の場合＞
（16）式が成立するためには以下のように設定する。
Ｖｇ＝Ｖｅ＝Ｖrefp、Ｖｂ＝Ｖｃ＝Ｖｆ＝Ｖｉ＝Ｖrefm
このとき、オペアンプＯＰの入力電圧Ｖx1は（35）式となる。
【数１０】
0004442703.tif 000011
【００９６】
＜Ａ／Ｄ変換値が０の場合＞
（17）式が成立するためには以下のように設定する。
Ｖｂ＝Ｖｃ＝Ｖｅ＝Ｖｆ＝Ｖｇ＝Ｖｉ＝Ｖrefm
このとき、オペアンプＯＰの入力電圧Ｖx1は（36）式となる。
【数１１】
0004442703.tif 000012
【００９７】
＜Ａ／Ｄ変換値が−１の場合＞
（18）式が成立するためには以下のように設定する。
Ｖｂ＝Ｖｉ＝Ｖrefp、Ｖｃ＝Ｖｅ＝Ｖｆ＝Ｖｇ＝Ｖrefm
このとき、オペアンプＯＰの入力電圧Ｖx1は（37）式となる。
【数１２】
0004442703.tif 000013
【００９８】
本実施形態は、ｘ：ｙ：ｚ＝１：１：４に設定した差動入力のケース２０であり、図１２〜図１４に示すように第１条件、第５条件、第６条件、第７条件が満たされる。このため、差動入力電圧Ｖinp−Ｖinmを１／４に分圧してサンプルホールド動作（ＭＤＡＣ動作）を行うことができる。また、キャパシタＣf1、Ｃf2の容量値を変更可能に構成されているので、第４の実施形態と同様の作用、効果が得られる。
【００９９】
（第６の実施形態）
次に、第１の実施形態に示した構成を対象として、製造ばらつきによるキャパシタの容量のばらつきなどが存在する場合における条件のミスマッチの影響について検討する。第１の実施形態では、サンプルホールド回路１が特性（１Ａ）から（１Ｄ）を実現するため、第１条件から第４条件が必要とされている。
【０１００】
（ａ）第１条件について
オペアンプＯＰの入力電圧Ｖx1を示す（６）式を上記α、β、γ、ηを用いて表すと（38）式となる。
【数１３】
0004442703.tif 000014
【０１０１】
この（38）式からＶinの項を消すためには、上述した（７）式で示す第１条件が必要となる。（７）式の条件が成立しないと、ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1は入力電圧Ｖinの影響を受けて変動する。入力電圧ＶinによるＶx1の許容変動範囲を±Ｖｋ［Ｖ］とすると、容量比のばらつきの許容範囲は（39）式、（40）式となる。
【０１０２】
【数１４】
0004442703.tif 000015
【０１０３】
（ｂ）第２条件、第３条件について
サンプリング動作時の入力電圧をＶin、ホールド動作時の入力電圧をＶin＋ΔＶとし、ホールド動作時の差動出力電圧Ｖop1−Ｖom1を示す（５）式を上記α、β、γ、ηを用いて表すと（41）式となる。
【数１５】
0004442703.tif 000016
【０１０４】
この（41）式からΔＶの項を消すためには、上述した（８）式で示す第２条件が必要となり、Ｖinの項を残すためには、上述した（９）式で示す第３条件が必要となる。（８）式の条件が成立しないと、ホールド動作時の差動出力電圧Ｖop1−Ｖom1は、ホールド動作に移行した後の入力電圧Ｖinの変動ΔＶの影響を受けて変動する。差動出力電圧Ｖop1−Ｖom1の許容変動範囲を±Ｖｋ［Ｖ］とすると、容量比のばらつきの許容範囲は（42）式、（43）式となる。
【０１０５】
【数１６】
0004442703.tif 000017
【０１０６】
また、（８）式で示す第２条件がほぼ満たされている場合、αとβとが僅かに異なるだけではホールドされて出力される差動出力電圧Ｖop1−Ｖom1が非常に小さくなり、ホールド回路として機能し得ない。
【０１０７】
（ｃ）第４条件について
（41）式の入力電圧Ｖinの項を２／Ｎ倍（１／Ｎに分圧し２倍）にするためには、上述した（11）式で示す第４条件が必要となる。分圧比の狙い値（設計中心値）を２／Ｎとし、分圧比の許容誤差を±ｋ［％］とすると、容量比のばらつきの許容範囲は（44）式となる。
【数１７】
0004442703.tif 000018
【０１０８】
以上の考察により、第１条件、第２条件、第４条件は、それぞれ上述した許容誤差を考慮しながら（40）式、（43）式、（44）式に示す許容範囲内で実質的に満たしていればよい。つまり、（７）式、（８）式、（11）式で示す等号関係は、完全に一致せずとも許容誤差以下となる範囲内で実質的に等しければよい。また、第３条件は、ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式にＶinの項が実質的に残ることが必要であり、（９）式で示す不等号関係は、実用的な大きさのホールド電圧が出力されるように実質的に異なることが必要である。
【０１０９】
続いて、条件のずれによる誤差の発生について、第１および第４の実施形態で述べたケース４を例に図１７を参照しながら説明する。図１７（ａ）はサンプリング動作時の接続形態を示しており、図１７（ｂ）はホールド動作時の接続形態を示している。
【０１１０】
（５）式にＶａ＝Ｖｂ＝Ｖｇ＝Ｖｊ＝Ｖin、Ｖｆ＝Ｖrefp、Ｖｃ＝Ｖｄ＝Ｖｅ＝Ｖｈ＝Ｖｉ＝Ｖrefm、ｘ＝１、ｙ＝１、ｚ＝４を代入すると、Ｎ＝４であってＡ／Ｄ変換値が０の場合の（３）式に対応した（45）式が得られる。ここで、製造上のばらつきにより容量比であるｘが＋１［％］ずれて、ｘ＝１．０１、ｙ＝１、ｚ＝４となった場合、（46）式となり、理想分圧比１／４に対し＋０．５［％］ずれることになる。
【０１１１】
【数１８】
0004442703.tif 000019
【０１１２】
（第７の実施形態）
次に、本発明の第７の実施形態について図１８を参照しながら説明する。
図１８は、上述した単位変換回路３、７を用いたパイプライン型Ａ／Ｄコンバータの構成を示している。このＡ／Ｄコンバータ１１は、Ｎ個（Ｎ≧２）の単位変換回路を直列に接続して構成されている。初段（第１ステージ）は図２に示す単位変換回路３により構成され、２段目からＮ段目（第２ステージから第Ｎステージ）までは図１０に示す単位変換回路７により構成されている。単位変換回路３は、入力電圧Ｖin（Ａ／Ｄ変換対象電圧Ｖｓ）を１／Ｎ倍（Ｎ＞０）した上で残余電圧である差動出力電圧Ｖop1−Ｖom1を出力する。単位変換回路７は、入力電圧Ｖin（前ステージの差動出力電圧Ｖop1−Ｖom1）から残余電圧である差動出力電圧Ｖop1−Ｖom1を出力する。
【０１１３】
本実施形態のＡ／Ｄコンバータ１１によれば、前処理回路（分圧回路、バイアス制御回路）を追加することなく、Ａ／Ｄ変換可能な入力ダイナミックレンジを拡大でき、従来のＡ／Ｄコンバータでは変換できなかったリファレンス電圧範囲（例えば０Ｖ〜５Ｖ）を超えるＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換可能となる。
【０１１４】
（第８の実施形態）
次に、本発明の第８の実施形態について図１９を参照しながら説明する。
図１９は、上述した単位変換回路７を用いた巡回型Ａ／Ｄコンバータの構成を示している。このＡ／Ｄコンバータ１２は、１個の単位変換回路７と、この単位変換回路７にＡ／Ｄ変換対象電圧Ｖｓまたは単位変換回路７の差動出力電圧Ｖop−Ｖomの何れかを選択して入力するための切り換え用のスイッチ１３とから構成されている。
【０１１５】
Ａ／Ｄコンバータ１２は、最初にスイッチ１３をＡ／Ｄ変換対象電圧Ｖｓ側に切り替え、外部からＡ／Ｄ変換対象電圧Ｖｓを入力して残余電圧を出力する。この１巡目において、単位変換回路７は、差動入力電圧Ｖinp−Ｖinm（Ａ／Ｄ変換対象電圧Ｖｓ）を１／Ｎ倍（Ｎ＞０）した上で残余電圧である差動出力電圧Ｖop1−Ｖom1を出力する。
【０１１６】
続いて、Ａ／Ｄコンバータ１２は、スイッチ１３を出力電圧側に切り替え、単位変換回路７の差動出力電圧Ｖop1−Ｖom1（１巡目の残余電圧）を入力して１／Ｎ倍することなく２巡目の残余電圧を出力する。３巡目以降も上述した２巡目と同じ動作となる。このように残余電圧を繰り返し単位変換回路７に巡回させて得られるコードをＭＳＢから所定ビットずつシフトさせながら加算することによりデジタル出力コードを生成する。
【０１１７】
本実施形態のＡ／Ｄコンバータ１２によれば、前処理回路（分圧回路、バイアス制御回路）を追加することなく、Ａ／Ｄ変換可能な入力ダイナミックレンジを拡大でき、従来のＡ／Ｄコンバータでは変換できなかったリファレンス電圧範囲（例えば０Ｖ〜５Ｖ）を超えるＡ／Ｄ変換対象電圧ＶｓをＡ／Ｄ変換可能となる。また、巡回型とすることにより、パイプライン型のＡ／Ｄコンバータに比べて回路規模およびＩＣ内でのレイアウト面積を縮小することができる。
【０１１８】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
入力電圧Ｖin、差動入力電圧Ｖinp−Ｖinmを１／Ｎに分圧する第４条件、第７条件について説明したが、Ｎ＞１であれば分圧作用が得られ、Ｎ＜１であれば増幅作用が得られる。例えば、外部からの入力される電圧が微小である場合には、Ｎ＜１に設定して高精度に増幅することができる。
【０１１９】
各実施形態および各ケースに示すように、第１条件ないし第７条件のうち必要な条件を満たす限りにおいて、入力電圧Ｖinの入力数と入力位置、全キャパシタの数、フィードバックキャパシタの数、キャパシタの静電容量値等を適宜設定可能である。また、ホールド動作時においてオペアンプＯＰの非反転出力端子と反転出力端子にそれぞれ接続される一対の反転側キャパシタと非反転側キャパシタ（フィードバックキャパシタ）は、容量値が一定となるように（つまり図１５、図１６とは異なりキャパシタＣf1、Ｃf2をそれぞれ１つのキャパシタのみから）構成してもよい。ホールド動作時のフィードバックキャパシタは一対に限られない。
上述したサンプルホールド回路は、Ａ／Ｄコンバータへの適用に限定されない。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１の実施形態に係るサンプルホールド回路の（ａ）サンプリング動作時と（ｂ）ホールド動作時の構成図
【図２】Ａ／Ｄコンバータで用いられる基本回路を示す図
【図３】基本回路の入出力特性図
【図４】ケース１〜９について入力電圧の印加箇所を示す図
【図５】ケース１〜９についてα、β、γ、η、α＋β、γ＋ηを示す図
【図６】ケース１〜９について第１条件ないし第４条件の検証結果を示す図
【図７】本発明の第２の実施形態に係るケース１０〜１７についての図４相当図
【図８】ケース１０〜１７についてα、β、γ、η、α＋η、β＋γを示す図
【図９】ケース１０〜１７について第１条件、第４条件、第５条件の検証結果を示す図
【図１０】本発明の第３の実施形態を示す図２相当図
【図１１】ケース１８〜２０についての図４相当図
【図１２】ケース１８〜２０のＶinpについて第１条件〜第３条件、第５条件、第６条件の検証結果を示す図
【図１３】ケース１８〜２０のＶinmについて第１条件〜第３条件、第５条件の検証結果を示す図
【図１４】ケース１８〜２０について第７条件の検証結果を示す図
【図１５】本発明の第４の実施形態を示す図１相当図
【図１６】本発明の第５の実施形態を示す図１相当図
【図１７】本発明の第６の実施形態を示す図１相当図
【図１８】本発明の第７の実施形態を示すパイプライン型Ａ／Ｄコンバータの構成図
【図１９】本発明の第８の実施形態を示す巡回型Ａ／Ｄコンバータの構成図
【符号の説明】
【０１２１】
図面中、１、１０はサンプルホールド回路（マルチプライングＤ／Ａコンバータ）、２は制御回路、３、７は単位変換回路、１１、１２はＡ／Ｄコンバータ、ＯＰはオペアンプである。
【図１】
0004442703.tif 000020
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004442703.tif 000027
【図９】
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【図１０】
0004442703.tif 000029
【図１１】
0004442703.tif 000030
【図１２】
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【図１３】
0004442703.tif 000032
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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