【手続補正書】
【提出日】平成18年5月9日(2006.5.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される電源線が共通に接続された第１および第２のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記電源線の電位レベルを電源電位または電源電位より低い所定の電位レベルに制御する電源線レベル制御回路をさらに備える、半導体記憶装置。
【請求項２】  前記電源線レベル制御回路は、非読出し動作時において前記電源線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記電源線の電位レベルを選択列は電源電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項１に記載の半導体記憶装置。
【請求項３】  行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、
前記複数のメモリセルのそれぞれの列に対応して配置される第１の電源線が接続された第１のインバータ回路と、
前記複数のメモリセルのそれぞれの列に対応して配置される第２の電源線が接続された第２のインバータ回路とを有し、
列ごとに設定されたレベル制御信号に応じて、前記第２の電源線の電位レベルを列ごとに、電源電位または電源電位より低い所定の電位レベルに制御する電源線レベル制御回路をさらに備える、半導体記憶装置。
【請求項４】  前記電源線レベル制御回路は、非読出し動作時において前記第２の電源線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記第２の電源線の電位レベルを選択列は電源電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項３に記載の半導体記憶装置。
【請求項５】  行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、
列ごとに設定されたレベル制御信号に応じて、電源電位または電源電位より低い所定の電位レベルで動作する第１のインバータ回路と、
前記所定の電位レベルで動作する第２のインバータ回路とを有する、半導体記憶装置。
【請求項６】  前記第１のインバータ回路は、
第１のノードと第１の記憶ノードとの間に接続された第１のトランジスタと、
第１の記憶ノードと接地ノードとの間に接続された第２のトランジスタと、
電源ノードと第１のノードとの間に接続され、前記レベル制御信号を制御端子に受ける第３のトランジスタとを含み、
前記第２のインバータ回路は、
第１のノードと第２の記憶ノードとの間に接続された第４のトランジスタと、
第２の記憶ノードと接地ノードとの間に接続された第５のトランジスタと、
電源ノードと第１のノードとの間にダイオード接続された第６のトランジスタとを含む、請求項５に記載の半導体記憶装置。
【請求項７】  行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、
列ごとに設定されたレベル制御信号と行ごとに設定された第２のレベル制御信号とに応じて、電源電位または電源電位より低い所定の電位レベルで動作する第１のインバータ回路と、
前記所定の電位レベルで動作する第２のインバータ回路とを有する、半導体記憶装置。
【請求項８】  前記第１のインバータ回路は、
第１のノードと第１の記憶ノードとの間に接続された第１のトランジスタと、
第１の記憶ノードと接地ノードとの間に接続された第２のトランジスタと、
第２のノードと第１のノードとの間に接続され、前記レベル制御信号を制御端子に受ける第３のトランジスタと、
電源ノードと第２のノードとの間に接続され、前記第２のレベル制御信号を制御端子に受ける第７のトランジスタとを含み、
前記第２のインバータ回路は、
第１のノードと第２の記憶ノードとの間に接続された第４のトランジスタと、
第２の記憶ノードと接地ノードとの間に接続された第５のトランジスタと、
電源ノードと第１のノードとの間にダイオード接続された第６のトランジスタとを含む、請求項７に記載の半導体記憶装置。
【請求項９】  行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される接地線が共通に接続された第１および第２のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記接地線の電位レベルを接地電位または接地電位より高い所定の電位レベルに制御する接地線レベル制御回路をさらに備える、半導体記憶装置。
【請求項１０】  前記接地線レベル制御回路は、非読出し動作時において前記接地線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記接地線の電位レベルを選択列は接地電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項９に記載の半導体記憶装置。
【請求項１１】  前記データ読出し部は、ゲートが前記データ記憶部の読出し端子に接続され、ソースが電位レベル制御可能な接地線に接続されたトランジスタを有し、
前記レベル制御信号に応じて、前記接地線の電位レベルを列ごとに、接地電位、電源電位またはフローティングとなるように制御する第２の接地線レベル制御回路をさらに備える、請求項１〜１０のいずれかに記載の半導体記憶装置。
【請求項１２】  前記第２の接地線レベル制御回路は、非読出し動作時において前記接地線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記接地線の電位レベルを選択列は接地電位に、非選択列は電源電位またはフローティングとなるようにそれぞれ制御する、請求項１１に記載の半導体記憶装置。
【請求項１３】  行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各行に対して配置される複数のワード線と、
前記複数のメモリセルの各列に対して配置される複数のビット線対とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータの書込み／読出しを行なうデータ書込／読出部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される電源線が共通に接続された第１および第２のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記電源線の電位レベルを列ごとに、電源電位または電源電位より低い所定の電位レベルに制御する電源線レベル制御回路をさらに備える、半導体記憶装置。
【請求項１４】  前記電源線レベル制御回路は、非読出し動作時において前記電源線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記電源線の電位レベルを選択列は電源電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項１３に記載の半導体記憶装置。
【請求項１５】  行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各行に対して配置される複数のワード線と、
前記複数のメモリセルの各列に対して配置される複数のビット線対とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータの書込み／読出しを行なうデータ書込／読出部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される接地線が共通に接続された第１および第２のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記接地線の電位レベルを列ごとに、接地電位または接地電位より高い所定の電位レベルに制御する接地線レベル制御回路をさらに備える、半導体記憶装置。
【請求項１６】  前記接地線レベル制御回路は、非読出し動作時において前記接地線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記接地線の電位レベルを選択列は接地電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項１５に記載の半導体記憶装置。
【請求項１７】  前記電源線レベル制御回路は、保持テスト制御信号、冗長置換制御信号、複数の保持電位設定信号および前記レベル制御信号の少なくとも１つに応じて、前記電源線の電位レベルを列ごとに、電源電位、電源電位より低い複数の所定の電位レベル、またはフローティングとなるように切り替える、列ごとに設けられた複数の電源線レベル切替回路を含む、請求項１〜４、１３、１４のいずれかに記載の半導体記憶装置。
【請求項１８】  前記電源線レベル切替回路は、アクセス時および保持テスト時において前記電源線の電位レベルを電源電位に切り替え、非アクセス時において前記電源線の電位レベルを電源電位または前記複数の所定の電位レベルに切り替え、冗長置換時において前記電源線の電位レベルをフローティングとなるように切り替える、請求項１７に記載の半導体記憶装置。
【請求項１９】  前記接地線レベル制御回路は、保持テスト制御信号、冗長置換制御信号、複数の保持電位設定信号および前記レベル制御信号の少なくとも１つに応じて、前記接地線の電位レベルを列ごとに、接地電位、接地電位より高い複数の所定の電位レベル、またはフローティングとなるように切り替える、列ごとに設けられた複数の接地線レベル切替回路を含む、請求項９、１０、１５、１６のいずれかに記載の半導体記憶装置。
【請求項２０】  前記第２の接地線レベル制御回路は、保持テスト制御信号、冗長置換制御信号、複数の保持電位設定信号および前記レベル制御信号の少なくとも１つに応じて、前記接地線の電位レベルを列ごとに、接地電位、接地電位より高い複数の所定の電位レベル、またはフローティングとなるように切り替える、列ごとに設けられた複数の接地線レベル切替回路を含む、請求項１１または１２に記載の半導体記憶装置。
【請求項２１】  前記接地線レベル切替回路は、アクセス時および保持テスト時において前記接地線の電位レベルを接地電位に切り替え、非アクセス時において前記接地線の電位レベルを接地電位または前記複数の所定の電位レベルに切り替え、冗長置換時において前記接地線の電位レベルをフローティングとなるように切り替える、請求項１９または２０に記載の半導体記憶装置。
【請求項２２】  電源電位の高低に応じて、前記複数の保持電位設定信号の論理レベルをクロック信号に同期して制御する設定信号制御回路をさらに備える、請求項１７〜２１のいずれかに記載の半導体記憶装置。
【請求項２３】  前記設定信号制御回路は、
前記クロック信号に同期して、電源電位より所定値だけ電位レベルの低い第１の電源電位シフト信号を出力する第１の電位レベル調整回路と、
前記クロック信号に同期して、前記第１の電位レベルより所定値だけ電位レベルの低い第２の電源電位シフト信号を出力する第２の電位レベル調整回路と、
前記第１の電源電位シフト信号を受けて、入力しきい値電圧との比較結果に応じた第１の選択制御信号を出力する第１のラッチ回路と、
前記第２の電源電位シフト信号を受けて、前記入力しきい値電圧との比較結果に応じた第２の選択制御信号を出力する第２のラッチ回路とを含み、
前記第１および第２の選択制御信号の組み合わせに応じて、前記複数の保持電位設定信号の論理レベルを制御する、請求項２２に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０２０９
【補正方法】変更
【補正の内容】
【０２０９】
図２５に示した実施の形態７のメモリセル１Ｇは、シングルポートのメモリセル構成を有する。メモリセル１Ｇは、データ記憶部１０００Ｇと、書込／読出ポート４０００Ｇとを備える。データ記憶部１０００Ｇは、インバータ２Ｇ，３Ｇを含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正の内容】
【０２１１】
書込／読出ポート４０００Ｇは、ＮチャネルＭＯＳトランジスタ７，８と、ワード線ＷＬと、ビット線対ＢＬ，／ＢＬとを含む。ＮチャネルＭＯＳトランジスタ７は、ソースが記憶ノードＮ１に接続され、ゲートがワード線ＷＬに接続され、ドレインがビット線／ＢＬに接続される。ＮチャネルＭＯＳトランジスタ８は、ソースが記憶ノードＮ２に接続され、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続される。