【手続補正書】
【提出日】平成18年8月29日(2006.8.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｍおよびｎを２以上の整数（ｍ＝ｎまたはｍ≠ｎ）としてｍ列×ｎ行の画素のブロック単位でｍ画素またはｎ画素毎に第１の方向の１次元離散コサイン変換を行う前段の離散コサイン変換部と、
クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｍ×ｎ個の１次元離散コサイン係数を一時的に格納する複数のメモリと、
前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記複数のメモリの書き込みと読み出しとを制御する転置制御部と、
前記複数のメモリから読み出された１次元離散コサイン係数を入力としてｍ係数またはｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部と、を備え、
前記転置制御部は、
前記複数のメモリの書き込み動作を、前記複数のメモリについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する書き込み制御部と、
前記複数のメモリの読み出し動作を、前記複数のメモリについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する読み出し制御部とを具備しており、
前記後段の離散コサイン変換部は、前記複数のメモリから同一のクロックサイクルで読み出された複数の１次元離散コサイン係数を、複数のクロックサイクルに１回の頻度でまとめて一度に受け取るものであることを特徴とする離散コサイン変換装置。
【請求項２】
書き込み制御部及び読み出し制御部は、複数のメモリの各々に対して、読み出しアドレスと書き込みアドレスを個別に設定可能であり、
前記読み出し制御部は、一のブロックに対する書き込み動作が終了する前に、前記一のブロックに対する読み出し動作を開始するものであることを特徴とする請求項１記載の離散コサイン変換装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上記課題を解決するために、この発明に係る２次元離散コサイン変換装置は、メモリ空間を複数のメモリで構成し、前段の１次元ＤＣＴ変換回路より供給される１次元ＤＣＴ係数の書き込み頻度および後段の１次元ＤＣＴ変換回路へ供給する１次元ＤＣＴ係数の読み出し頻度をそれぞれ少なくすることにより、メモリにおける消費電力を減少させ、低消費電力化を実現することが可能となり、かつメモリへの書き込みタイミングマージンを増加させ、かつ読み出しデータのアクセスタイムによる回路動作周波数の制限を緩和するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
詳しくは、ｍおよびｎを２以上の整数（ｍ＝ｎまたはｍ≠ｎ）としてｍ列×ｎ行の画素のブロック単位でｍ画素またはｎ画素毎に第１の方向の１次元離散コサイン変換を行う前段の離散コサイン変換部と、
クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｍ×ｎ個の１次元離散コサイン係数を一時的に格納する複数のメモリと、
前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記複数のメモリの書き込みと読み出しとを制御する転置制御部と、
前記複数のメモリから読み出された１次元離散コサイン係数を入力としてｍ係数またはｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部と、を備え、
前記転置制御部は、
前記複数のメモリの書き込み動作を、前記複数のメモリについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する書き込み制御部と、
前記複数のメモリの読み出し動作を、前記複数のメモリについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する読み出し制御部とを具備しており、
前記後段の離散コサイン変換部は、前記複数のメモリから同一のクロックサイクルで読み出された複数の１次元離散コサイン係数を、複数のクロックサイクルに１回の頻度でまとめて一度に受け取るようにしたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
換言すると、この発明によると、ｍ×ｎ個の１次元ＤＣＴ係数を一時的に格納するメモリ空間を、複数のメモリを用いて構成し、行方向の１次元離散コサイン変換により得られたすべての１次元ＤＣＴ係数の行位置と列位置の入れ替え（転置）をして、列方向の１次元ＤＣＴ変換回路へ供給するための転置制御部を、複数のメモリへ、個別に書き込み制御を行う書き込み制御部と、個別に読み出し制御を行う読み出し制御部とで構成し、各メモリの書き込み、読み出しアクセスの頻度（回数）を少なくすることにより、動作周波数の高速化および低消費電力化を図ることができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
上述したように、この発明の離散コサイン変換装置は、１次元ＤＣＴ係数の転置のために複数のメモリを用い、その書き込み、読み出しアクセスの頻度（回数）を少なくすることにより、高速のデュアルポートＲＡＭを使用しなくても高速動作を行うことが可能となる。さらに、メモリの書き込み、読み出し動作の回数（頻度）が少なくなることにより、メモリの消費電力が減少し、低消費電力化の実現が可能となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
請求項１に係る発明は、ｍおよびｎを２以上の整数（ｍ＝ｎまたはｍ≠ｎ）としてｍ列×ｎ行の画素のブロック単位でｍ画素またはｎ画素毎に第１の方向の１次元離散コサイン変換を行う前段の離散コサイン変換部と、
クロックに同期して動作を行い、前記前段の離散コサイン変換部から供給されるｍ×ｎ個の１次元離散コサイン係数を一時的に格納する複数のメモリと、
前記１次元離散コサイン係数が行方向に順次格納された場合は列方向に順次読み出し、列方向に順次格納された場合は行方向に順次読み出すように、前記複数のメモリの書き込みと読み出しとを制御する転置制御部と、
前記複数のメモリから読み出された１次元離散コサイン係数を入力としてｍ係数またはｎ係数毎に前記第１の方向と直行する第２の方向の１次元離散コサイン変換を行う後段の離散コサイン変換部と、を備え、
前記転置制御部は、
前記複数のメモリの書き込み動作を、前記複数のメモリについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する書き込み制御部と、
前記複数のメモリの読み出し動作を、前記複数のメモリについて同一のクロックサイクルで、かつ複数のクロックサイクルに１回の頻度で行うように制御する読み出し制御部とを具備しており、
前記後段の離散コサイン変換部は、前記複数のメモリから同一のクロックサイクルで読み出された複数の１次元離散コサイン係数を、複数のクロックサイクルに１回の頻度でまとめて一度に受け取るようにしたものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
請求項２に係る発明は、書き込み制御部及び読み出し制御部が、複数のメモリの各々に対して、読み出しアドレスと書き込みアドレスを個別に設定可能であり、前記読み出し制御部が、一のブロックに対する書き込み動作が終了する前に、前記一のブロックに対する読み出し動作を開始するようにしたものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
（第１の実施の形態）
以下、添付図面に基づいて、この発明の第１の実施の形態について述べる。図１は、この発明の実施の形態の２次元離散コサイン変換装置のブロック図である。２次元離散コサイン変換装置１は、前段の１次元ＤＣＴ変換回路２と、メモリ空間３と、転置制御部４と、後段の１次元ＤＣＴ変換回路５とによって構成される。