(57)【特許請求の範囲】
【請求項１】
連続するクロック信号サイクルを形成するクロック信号を受信する第１の入力部と、
前記クロック信号と非同期のタイミング信号を受信する第２の入力部と、
前記クロック信号および前記タイミング信号に応答して、前記クロック信号の遷移の近辺の予め設定された時間期間外において前記タイミング信号が生じたかどうかを示す調整信号を発生する調整回路と、
前記タイミング信号が前記調整回路によって検出された後、所定の数のクロック信号サイクル後に利用回路を動作させる制御回路と、を含み、
前記制御回路は、前記タイミング信号が予め設定された時間期間外に生じたことを示す前記調整信号に応答して、クロック信号サイクルの前記所定の数の増加および減少の少なくとも一方を実行し、前記タイミング信号が予め設定された時間期間外に生じたことを示す前記調整信号が存在しない場合には、クロック信号サイクルの前記所定の数を維持する、遅延補正回路。
【発明の詳細な説明】
産業上の利用分野
本発明は、タイミング信号が検出された後、予め設定された遅延期間付勢される処理回路に関するものであり、特に、タイミング信号が不正確に検出される可能性のある場合に遅延期間を補正する回路に関するものである。
発明の背景
一般に、ディジタルビデオ信号処理回路は、ビデオ信号の１つの同期成分に同期したクロック信号に応答してビデオ信号をサンプリングする。例えば、標準のＮＴＳＣビデオ信号では、カラーバースト信号に同期してカラーバースト信号の周波数の４倍の周波数をもったクロック信号（バーストロック・クロック（バーストにロックされたクロック）と称される）に応答してビデオ信号がサンプリングされる。標準のＮＴＳＣビデオ信号では、このようなサンプルクロック信号は１水平線（ライン）当たり９１０個のパルスをもっている。このようなサンプルクロック信号の位相はライン（例えば水平）同期成分の位相には無関係であるが、両者間の位相差は一定に維持されている。
しかしながら、ディジタルビデオ信号処理回路は、しばしば非標準ビデオ信号を処理しなければならない。このような信号では、バーストロック・クロックとライン（線）同期成分との間の位相差はライン毎に変化する。この状態は、再生中に記録媒体が機械的ジッタを受けるビデオカセットレコーダおよび／またはビデオディスクプレーヤーにおいて生ずる可能性がある。その影響は、ノイズ低減およびフレーム櫛形ルミナンス／クロミナンス成分の分離のような機能のために、およびフリーズフレーム（凍結フレーム）およびピクチャ−イン−ピクチャ（画像内画像）のような特徴のためにディジタルビデオデータのフレームを記憶（蓄積）する処理回路で悪化する。
このような機能を実行するために、またこのような特徴を与えるために、隣接するフレーム内で空間的に配列されたラスタ位置からのサンプルを処理することが要求される。すなわち、２個のサンプルは各フレーム内の同じラインからのもので、しかもそのライン中の水平同期信号から同じ時間遅延をもつものでなければならない。しかしながら、前述のようにバーストロック・サンプルクロックとライン毎のおよびフレーム毎の水平同期信号との間の位相変化のために、あるフレームのあるライン中のサンプルは先行フレーム中の同じライン中のサンプルと空間的に必ずしも整合していない。
バーストクロック信号と各ライン中の水平同期信号との間の位相差（スキューと称される）を計算することは知られており、１９９４年５月３日付けでマクニーリ（ＭａｃＮｅｅｌｙ）氏他に付与された米国特許第5,309,111号、発明の名称「スキュータイミングエラー測定装置（Apparatus for Measuring Skew Timing Errors）」の明細書中にはクロック期間の関数としてスキューを測定する装置が記載されており、これは装置のパラメータには比較的不感である。１個の全クロックサイクルを包含するのに十分な数の複数のアナログ遅延要素の縦続接続にサンプリングクロック信号が供給される。各アナログ遅延要素の出力接続部は各記憶要素（蓄積要素）のデータ入力端子に結合されている。水平同期信号を表わす信号は記憶要素に供給され、同時に信号を各記憶要素にラッチ入力させる。それによって記憶要素内でサンプリングクロック信号の対応するサイクルを捕捉する。デコーディング（復合化）回路が記憶要素に結合されていて、例えば水平パルス（水平同期パルス）の後縁遷移部の直前のサンプリングクロックパルスの前縁遷移部の相対位置を検出する。スキューエラーを表わす比が計算され、この比は遅延単位中のサンプリングクロック周期の期間で除した遅延単位中の第１の遷移部の位置に相当する。
補間パラメータとして２本のライン間のスキューの差を使用して、先行するフレームの同じライン中のサンプルと空間的に整合した（すなわち、水平同期信号から同じ遅延にある）補間サンプルを発生させるために、１つのフレームのあるライン中の２個のサンプル間を補間することが知られている。次に、この補間されたサンプルは先行するフレームからのサンプルと共に処理されて前述の機能および特徴が与えられる。上述の点は１９８７年５月１９日付けでウイリス（Ｗｉｌｌｉｓ）氏他に付与された米国特許第4,667,240号、発明の名称「ＴＶ信号再帰フィルタ用としてのタイミング補正回路（Timing Correction Circuitry as for  ＴＶ  Signal Recursive Filters）の明細書中に開示されており、これにはメモリをベース（ｂａｓｅ）にしたビデオ信号処理システムにおける非標準ビデオ信号の連続するフレームからの対応する信号サンプルの一時的整合を行う装置が開示されている。この装置は、入力信号と遅延信号とを処理するための遅延要素とビデオ信号処理回路とを含んでいる。この装置は、入力信号と遅延信号とがライン毎に実質的に等しいスキュー値をもつように入力信号のスキューを検出し、変更するように結合されている。別の構成として、スキュー検出及び補正装置が遅延要素の出力に結合されていて、遅延信号のスキューを入力信号のスキューに整合させるようにすることもできる。
フレームの記憶に必要とする容量を減少させるために、フレームの記憶に当たって可視サンプル（すなわち、非ブランクサンプル）のみを記憶することも知られている。従って、このようなシステムでは、ビデオサンプルの取出しおよび記憶は水平ブランキング周期に実質的に等しい期間だけ水平同期信号から遅延されている。
このようなシステムは水平同期信号を検出するために、水平同期信号に応答し、バーストロック・クロックによってクロック制御される論理ゲート、すなわちフリップフロップを使用している。図１、図２、図３は、このような装置において不確定な状態がどのようにして生じ得るかを示す波形図である。図１で、最上部の波形ＣＬＯＣＫ（クロック）は水平ラインの開始近くのバーストロック・クロックを示している。２番目の波形のＨ  ＳＹＮＣ（水平同期）は水平ライン用の水平同期信号を示している。これから判るように、水平同期信号の前縁（リーディングエッジ）（負方向）２０１はバーストロック・クロック信号ＣＬＯＣＫのサイクル０のほゞ中央部（すなわち、負方向遷移部の近く）で生じる。第３の波形のＳＹＮＣ  ＤＥＴＥＣＴＥＤ（検出された同期）は、例えばフリップフロップである水平同期信号検出器の出力を表している。ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号は、水平同期信号Ｈ  ＳＹＮＣの前縁２０１の後のバーストロック・クロックＣＬＯＣＫのサイクル１の前縁で高２０２に向かう。４番目の波形ＳＡＭＰＬＥはサンプルクロックを示している。サンプルクロックは水平同期信号Ｈ  ＳＹＮＣが検出された２０２の後のバーストロック・クロックＣＬＯＣＫの４番目のサイクルで開始し、図示の具体例では、これが可視（ｖｉｓｉｂｌｅ）サンプルの開始であると仮定する。実際の具体例では、水平同期信号の検出から第１の可視ビデオサンプルまでのバーストロック・クロックのサイクル数は異なる可能性がある。遅延をどのようにして適正に調整すべきかは当業者には理解できよう。
水平同期信号検出器を構成するフリップフロップのような論理回路は、サンプリングされる信号（この場合水平同期信号）が、セットアップ時間（準備時間）と称されるクロック信号（この場合、バーストロック・クロック信号）の遷移部の前の予め設定された時間から、ホールド時間（保持時間）と称されるクロック信号の遷移部の後の予め設定された時間まで安定している場合に限って適正に動作するように保証されている。そうでなければ、その論理装置の動作は不安定になる。しかしながら、前述のように水平同期信号の位相はバーストクロック信号の位相と無関係であり、このため水平同期信号がセットアップ時間およびホールド時間の期間の間安定状態にあることは保証されない。
水平同期信号が、セットアップ時間およびホールド時間の期間の間安定していない場合は、論理ゲートあるいはフリップフロップは水平同期信号を検出するために適正に動作するかも知れないし、動作しないかも知れない。このため、このような状態の下では、水平同期信号の検出に１クロック期間の不確定が存在する可能性がある。その結果、取り出されて記憶される最初の可視サンプルを決定するに当たって１クロック期間の不確定が存在する可能性がある。このことは、ラスタ中の空間的に変位した１ピクセルである連続するフレーム中のサンプルを処理することができることを意味し、このような処理の精度を著しく低下させる。
図２は、上述の不確定を生じさせる可能性のあるバーストロック・クロックと水平同期信号のタイミングの１つの組み合わせを示す。図２で、水平同期信号Ｈ  ＳＹＮＣの前縁３０１はバーストロック・クロックＣＬＯＣＫのサイクル０の前縁の直後に生じる。水平同期信号Ｈ  ＳＹＮＣは、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号の立上り端３０２によって示すように水平同期成分Ｈ  ＳＹＮＣの前縁３０１に続く次のクロックサイクルである、バーストロック・クロックの前縁のクロックサイクル１で検出されるべきである。同様に、サンプルクロックは、４番目の波形ＳＡＭＰＬＥ（ＲＩＧＨＴ）（サンプル（正確））に示すように、その後の４クロックサイクルまで、すなわちクロックパルス５まで開始すべきでない。
しかしながら、この場合は、水平同期信号Ｈ  ＳＹＮＣはクロックパルス０でフリップフロップの保持時間の期間の間不安定である。このため、フリップフロップは、バーストロック・クロック信号ＣＬＯＣＫのサイクル０に応答して、その出力端子ＳＹＮＣ  ＤＥＴＥＣＴＥＤに“高”あるいは“低”の何れかの信号を発生する可能性がある。このことがＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号の前縁における一連の斜線によって図２に示されている。もしフリップフロップが、前縁３０３を発生するクロックパルス０に応答して、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ出力端子に誤って“高”信号を発生すると、その場合、サンプルクロックＳＡＭＰＬＥは４サイクル後のバーストロック・クロックサイクル４で誤って開始する。このことが図２で４番目の波形ＳＡＭＰＬＥ（ＷＲＯＮＧ）（サンプル（誤リ））に示されている。
図３は前述の不確定を生じさせるバーストロック・クロックと水平同期信号のタイミングの他の組み合わせを示す。図３では、水平同期信号Ｈ  ＳＹＮＣの前縁４０１はバーストクロックＣＬＯＣＫのサイクル１の前縁の直前で生じる。この場合は、同様に水平同期信号Ｈ  ＳＹＮＣは、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号の立上り端４０２によって示されるように、クロックパルス１によって検出されるべきである。同様に、サンプルクロックは、５番目の波形ＳＡＭＰＬＥ（ＲＩＧＨＴ）によって示すように、その４クロックパルスサイクル後、すなわちクロックパルス５で開始すべきである。
しかしながら、この場合は、水平同期信号Ｈ  ＳＹＮＣはクロックパルス１でフリップフロップのセットアップ時間の期間の間安定していない。従って、フリップフロップは、バーストロック・クロック信号ＣＬＯＣＫのサイクル１に応答して、その出力端子ＳＹＮＣ  ＤＥＴＥＣＴＥＤに“高”または“低”の何れかの信号を発生する。このことが図３にＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号の前縁の一連の斜線で示されている。もしフリップフロップが、前縁４０２を発生させるバーストロック・クロック信号ＣＬＯＣＫのサイクル１に応答して、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ出力端子に“高”信号を発生しなければ、そのときはＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号の前縁４０３で示すように、バーストロック・クロック信号ＣＬＯＣＫのサイクル２まで水平同期信号Ｈ  ＳＹＮＣは検出されない。この場合、サンプルクロックＳＡＭＰＬＥは４サイクル後のバーストロック・クロック信号ＣＬＯＣＫのサイクル６で誤って開始する。このことが図３の４番目の波形ＳＡＭＰＬＥ（ＷＲＯＮＧ）に示されている。
水平同期信号に関連して取り出されるサンプルの空間位置が正確に位置付けされるように、水平同期信号の位置が正確に検出されることが望ましい。この方法では、フレームの処理は対応するサンプルを処理し、必要な処理精度を維持している。
本発明の概要
本発明の原理に従って、遅延補正回路はクロック信号の信号源と、クロック信号と非同期のタイミング信号の信号源とを含んでいる。タイミング信号検出器はクロック信号およびタイミング信号に応答して、タイミング信号がクロック信号の近辺の予め設定された時間期間の間安定しているときのみ適正に動作する。制御回路は、タイミング信号の検出後の遅延時間後に動作するように利用回路を条件付ける。調整回路は、タイミング信号が予め設定された時間期間内に安定しなかった場合に遅延時間を調整するように制御回路を条件付ける。
請求の範囲と実施例との対応関係を図面で使われている参照番号で示すと次の通りである。
１．連続するクロック信号サイクルを形成するクロック信号を受信する第１の入力（１５）と、
前記クロック信号と非同期のタイミング信号を受信する第２の入力（５）と、
前記クロック信号および前記タイミング信号に応答して、前記クロック信号の遷移の近辺の予め設定された時間期間内における前記タイミング信号の安定度を示す調整信号を発生する調整回路（１０、２０、３０、４０、５０、６０）と、
前記タイミング信号が前記調整回路（１０、２０、３０、４０、５０、６０）によって検出された後、所定の数のクロック信号サイクル後に利用回路（８０）を動作させる制御回路（７０）と、を含み、
前記制御回路（７０）は、前記調整信号に応答して、前記所定の数のクロック信号サイクルを調整する遅延補正回路。
【図面の簡単な説明】
図１、図２、および図３は、不確定状態がどのようにして生じ得るかを示す波形図である。
図４は、図１、図２、および図３で示した不確定状態を補正するための回路のブロック図である。
図５、図６、および図７は、図４に示す補正回路の動作を説明するための波形図である。
図８は、図４に示す補正回路の好ましい具体例のさらに詳細なブロック図である。
本発明の詳細な説明
図４は、図１、図２、および図３に示す不確定状態を補正するための回路のブロック図である。図４では、本発明の動作を理解するのに必要な要素のみが示されている。当業者は、この他にどのような要素が必要であるか、これらの要素をどのように設計し且つ構成すべきであるか、さらにこれらの要素を図４に示されている要素とどのように相互接続すべきであるかについて十分に理解できよう。
図４で、水平同期成分信号Ｈ  ＳＹＮＣの信号源（図示されていない）が第１の入力端子５に結合されており、バーストロック・クロック（ｂｕｒｓｔ  ｌｏｃｋｅｄ  ｃｌｏｃｋ）信号ＣＬＯＣＫの信号源（同様に図示されていない）が第２の入力端子１５に結合されている。入力端子５は第１のＤ型フリップフロップ１０および第２のＤ型フリップフロップ２０の各反転Ｄ入力端子に結合されており、またスキュー測定回路３０の第１の入力端子に結合されている。入力端子１５は第１のＤ型フリップフロップ１０のクロック入力端子Ｃ、第２のＤ型フリップフロップ２０の反転クロック入力端子Ｃ、スキュー測定回路３０の第２の入力端子、およびメモリ制御回路７０のクロック信号入力端子に結合されている。第１のＤ型フリップフロップ１０のＱ出力端子はＳＹＮＣ  ＤＥＴＥＣＴＥＤ（検出された同期）信号を発生して、これをアンドゲート４０の反転入力端子に供給し、またメモリ制御回路７０の対応する入力端子に供給する。第２のフリップフロップ２０のＱ出力端子はアンドゲート４０の非反転入力端子に結合されている。
アンドゲート４０の出力端子はＳ−Ｒ型フリップフロップ５０のセット入力端子Ｓに結合されている。Ｓ−Ｒ型フリップフロップ５０のＱ出力端子は、バーストロック・クロック信号ＣＬＯＣＫのどの端縁（立上りまたは立下り）が水平同期信号Ｈ  ＳＹＮＣを最初に検出したかを表わす信号を発生し、これを補正論理回路６０の第１の入力端子に供給する。スキュー測定回路３０の出力端子は補正論理回路６０の第２の入力端子に結合されている。補正論理回路６０の第１および第２の出力端子は、検出された水平同期信号から最初の可視サンプルまでのバーストクロックサイクルの計数が増加されるべきであるか、減少されるべきであるかを示す各信号を発生し、これらの各信号はメモリ制御回路７０の対応する入力端子に供給される。メモリ制御回路７０の双方向性端子はフレーム記憶メモリ８０に結合されている。メモリ制御回路７０の制御出力端子はＳ−Ｒ型フリップフロップ５０のリセット入力端子に結合されている。
図５は、以下の説明で参照する図４に示す補正回路の動作を理解するのに有効な波形図である。動作を説明すると、第１のフリップフロップ１０および第２のフリップフロップ２０の両方、およびＳ−Ｒ型フリップフロップ５０はリセット状態で開始し、そのときＱ出力端子は論理“０”を発生している。すべて周知の態様で第１のＤ型フリップフロップ１０はバーストロック・クロック信号ＣＬＯＣＫの前縁で水平同期信号Ｈ  ＳＹＮＣを検出して、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号を発生するように動作する。第１のＤ型フリップフロップ１０によって発生されたＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号は図１、図２および図３で示す不確定状態になり易い。第２のＤ型フリップフロップ１０はバーストロック・クロック信号ＣＬＯＣＫの後縁で水平同期信号Ｈ  ＳＹＮＣを検出するように動作する。
水平同期信号Ｈ  ＳＹＮＣの前縁が前縁検出フリップフロップ１０によって最初に検出されると、このフリップフロップ１０はそのＱ出力端子に論理“１”のＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号を発生し、この信号はアンドゲート４０を不能化（ディスエーブル）する。ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号は、第１の可視サンプルが得られるまでバーストロック・クロック信号ＣＬＯＣＫのサイクル数の計数を開始するようにメモリ制御回路７０を条件付ける。次にＳ−Ｒ型フリップフロップ５０のＱ出力端子は、水平同期信号Ｈ  ＳＹＮＣがバーストロック・クロック信号ＣＬＯＣＫの前縁で検出されたことを示す論理“０”信号を発生し続ける。水平同期信号Ｈ  ＳＹＮＣが後縁検出フリップフロップ２０によって最初に検出されると、このフリップフロップ２０はそのＱ出力端子に論理“１”の信号を発生する。アンドゲート４０はこの論理“１”の信号をＳ−Ｒ型フリップフロップ５０のセット入力端子Ｓに通過させる。これに応答してＳ−Ｒ型フリップフロップ５０はセット状態に入り、この状態でそのＱ出力端子に論理“１”信号を発生する。この論理“１”信号は、水平同期信号Ｈ  ＳＹＮＣがバーストロック・クロック信号ＣＬＯＣＫの後縁で検出されたことを示す。
スキュー測定回路３０は米国特許第5,309,111号明細書に記載されているような周知の態様で動作して、前述のように水平同期信号Ｈ  ＳＹＮＣとバーストロック・クロック信号ＣＬＯＣＫとの間のスキューの大きさを示す信号を発生する。このスキューの大きさはバーストロック・クロック信号ＣＬＯＣＫの１周期の分数として表わされる。上述のように、水平同期信号Ｈ  ＳＹＮＣの前縁がバーストロック・クロック信号ＣＬＯＣＫの前縁のセットアップ時間およびホールド時間（保持時間）内で生じる場合に不確定状態が生ずる。図２および図３に示すように、この状態に対するスキューｔSKEW（１周期の分数として表わされる）が０に近いか、１に近い。一方、水平同期信号Ｈ  ＳＹＮＣの前縁がバーストロック・クロック信号ＣＬＯＣＫの前縁に近くなければ、この場合は不確定状態は存在しない。図５に示すように、スキューｔSKEWに対する最小値ＭＩＮおよび最大値ＭＡＸが指定される。もし、スキューｔSKEWが指定された最小値ＭＩＮより大きく、指定された最大値ＭＡＸより小さければ、その時は水平同期信号Ｈ  ＳＹＮＣは、正規の態様でバーストクロック信号ＣＬＯＣＫの次の前縁で検出される。
図４を参照すると、スキュー測定回路３０は、１周期の分数として表わされる測定されたスキューを表わす信号を発生する。好ましい具体例では、スキューは１サイクルの１６分の幾らかで表わされる。最小スキュー値ＭＩＮはバーストロック・クロック信号ＣＬＯＣＫの１サイクルの２／１６であると指定され、最大スキュー値ＭＡＸはバーストロック・クロック信号ＣＬＯＣＫの１サイクルの１４／１６であると指定される。スキューが２／１６より大で、１４／１６より小であれば、補正論理回路６０は＋１出力端子、−１出力端子の両方に論理“Ｏ”信号を発生する。これに応答して、メモリ制御回路７０は正規の態様で動作して、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号の後で、フレーム記憶メモリ８０に第１の可視サンプルを記憶する前にバーストロック・クロック信号ＣＬＯＣＫの４サイクルを計数する。
図６は、ある不確定状態の下での図４に示す補正回路の動作を説明する波形図である。図６では、スキューｔSKEWが最小スキュー値ＭＩＮ以下である。このことは、前縁検出フリップフロップ１０のホールド時間を通して水平同期信号Ｈ  ＳＹＮＣは安定していない可能性のあることを意味する。このことは、また、水平同期信号Ｈ  ＳＹＮＣはバーストロック・クロック信号ＣＬＯＣＫの後縁で最初に検出されるべきであり、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号は、バーストロック・クロック信号ＣＬＯＣＫのサイクル１で適正に検出されるべきであることを意味する。
図６の上半分は、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号がバーストロック・クロック信号ＣＬＯＣＫのサイクル０で前縁検出フリップフロップ１０によって不適切に発生されたときの状態を示している。図４を参照すると、これはアンドゲート４０を不能化（ディスエーブル）し、Ｓ−Ｒ型フリップフロップ５０の出力におけるＥＤＧＥ（端縁）信号は、水平同期信号Ｈ  ＳＹＮＣが前縁検出フリップフロップ１０によって最初に検出されたことを表わす論理“０”に留まっている。補正論理回路６０はスキュー測定回路３０からスキュー信号を受信し、スキューｔSKEWが指定された最小スキュー値ＭＩＮ以下であると決定する。補正論理回路６０は、また、水平同期信号Ｈ  ＳＹＮＣが前縁検出フリップフロップ１０によって検出されたことを表わすＳ−Ｒ型フリップフロップ５０からの論理“０”のＥＤＧＥ信号を受信する。この組合わせは、バーストロック・クロック信号のサイクル数は、最初の可視サンプルまで増加されなければならないことを意味する。図示の具体例では、４個の代わりに５個のクロックサイクルが計数されなければならない。補正論理回路６０は、＋１出力端子に論理“１”信号を発生し、−１出力端子に論理“０”信号を発生する。この信号に応答して、メモリ制御回路７０は最初の可視サンプルを記憶する前にバーストロック・クロック信号ＣＬＯＣＫの５サイクルを計数する。
図６の下半分は、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号がバーストロック・クロック信号ＣＬＯＣＫのサイクル１で前縁検出フリップフロップ１０によって適正に発生されたときの状態を示している。図４を参照すると、この場合は、後縁検出フリップフロップ２０はバーストロック・クロック信号ＣＬＯＣＫのサイクル０の後縁で水平同期信号Ｈ  ＳＹＮＣを最初に検出する。これに応答して後縁検出フリップフロップ２０はそのＱ出力端子に論理“１”信号を発生する。この信号はアンドゲート４０を通過して、Ｓ−Ｒ型フリップフロップ５０をセット状態に入るように条件付け、この状態でＥＤＧＥ信号は論理“１”信号になる。補正論理回路６０はスキュー測定回路３０からスキュー信号を受信し、それが指定された最小スキュー値ＭＩＮ以下であると決定する。補正論理回路６０は、また、Ｓ−Ｒ型フリップフロップ５０から水平同期信号Ｈ  ＳＹＮＣが後縁検出フリップフロップ２０によって最初に検出されたことを示す論理“１”のＥＤＧＥ信号を受信する。この組合わせは、バーストロック・クロック信号のサイクルの計数は、最初の可視サンプルが生ずるまで調整する必要がなく、正規の４サイクルが正しいことを意味する。これによって、補正論理回路６０は、＋１出力信号端子、−１出力信号端子の両方に論理“０”信号を発生する。この信号に応答して、メモリ制御回路７０は最初の可視サンプルを記憶する前にバーストロック・クロック信号ＣＬＯＣＫの４サイクルを計数する。何れの場合も、メモリ制御回路７０が補正回路６０から＋１および−１出力信号を受信したとき、このメモリ制御回路７０は、Ｓ−Ｒ型フリップフロップ５０が再びリセット状態をとるように条件付ける制御信号を発生し、それによってＳ−Ｒ型フリップフロップ５０は次の水平同期信号Ｈ  ＳＹＮＣを適正に検出する態勢を整える。
図７は他の不確定状態の下での図４に示す補正回路の動作を説明する波形図である。図７では、スキューｔSKEWが最大スキュー値ＭＡＸよりも大ある。このことは、水平同期信号Ｈ  ＳＹＮＣは前縁検出フリップフロップ１０のセットアップ時間の期間の間は安定していない可能性のあることを意味する。このことは、また、水平同期信号Ｈ  ＳＹＮＣはバーストロック・クロック信号ＣＬＯＣＫの前縁で最初に検出されるべきであり、水平同期信号Ｈ  ＳＹＮＣはクロックのサイクル１で適正に検出されるべきであることを意味する。
図７の上半分は、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号がバーストロック・クロック信号ＣＬＯＣＫのサイクル１で前縁検出フリップフロップ１０によって適正に発生されたときの状態を示している。図４を参照すると、これはアンドゲート４０を不能化（ディスエーブル）し、Ｓ−Ｒ型フリップフロップ５０の出力におけるＥＤＧＥ（端縁）信号は、水平同期信号Ｈ  ＳＹＮＣが前縁検出フリップフロップ１０によって最初に検出されたことを表わす論理“０”に留まっている。補正論理回路６０はスキュー測定回路３０からスキュー信号を受信し、スキューｔSKEWが指定された最大スキュー値ＭＡＸ以上であると決定する。補正論理回路６０は、また、水平同期信号Ｈ  ＳＹＮＣが前縁検出フリップフロップ１０によって検出されたことを表わすＳ−Ｒ型フリップフロップ５０からの論理“０”のＥＤＧＥ信号を受信する。この組合わせは、バーストロック・クロック信号ＣＬＯＣＫのサイクルの計数は、最初の可視サンプルが生ずるまで調整される必要はなく、正規の４サイクルが正しいことを意味する。従って、補正論理回路６０は、＋１出力端子、−１出力端子の双方に論理“０”信号を発生する。この信号に応答して、メモリ制御回路７０は最初の可視サンプルを記憶する前にバーストロック・クロック信号ＣＬＯＣＫの４サイクルを計数する。
図７の下半分は、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号がバーストロック・クロック信号ＣＬＯＣＫのサイクル２で前縁検出フリップフロップ１０によって不適切に発生されたときの状態を示している。図４を参照すると、この場合は、後縁検出フリップフロップ２０はバーストロック・クロック信号ＣＬＯＣＫのサイクル１の後縁で水平同期信号Ｈ  ＳＹＮＣを最初に検出する。この信号はアンドゲート４０を通過して、Ｓ−Ｒ型フリップフロップ５０をセット状態に入るように条件付け、この状態でＥＤＧＥ信号は論理“１”信号になる。補正論理回路６０はスキュー測定回路３０からスキュー信号を受信し、それが指定された最大スキュー値ＭＡＸ以上であると決定する。補正論理回路６０は、また、Ｓ−Ｒ型フリップフロップ５０から水平同期信号Ｈ  ＳＹＮＣが後縁検出フリップフロップ２０によって最初に検出されたことを示す論理“１”のＥＤＧＥ信号を受信する。この組合わせは、バーストロック・クロック信号ＣＬＯＣＫのサイクルの計数は、最初の可視サンプルが生ずるまで減少させなければならないことを意味する。図示の具体例では、４サイクルの代わりに３クロックサイクルが計数されなければならない。補正論理回路６０は、−１出力端子に論理“１”信号を、＋１出力端子に論理“０”信号を発生する。この信号に応答して、メモリ制御回路７０は最初の可視サンプルを記憶する前にバーストロック・クロック信号ＣＬＯＣＫの３サイクルを計数する。
図８は図４に示す補正回路の好ましい具体例のより詳細なブロック図である。図８で、水平同期信号源（図示されていない）が入力端子５′に結合されている。バーストロック・クロック信号源（同様に図示されていない）は、バーストロック・クロック信号ＣＬＯＣＫと、ＣＬＯＣＫの表示の上にラインを付けて示した反転バーストロック・クロック信号の両方を発生する。バーストロック・クロック信号は入力端子１５′に供給され、反転クロック信号は入力端子２５′に供給される。入力端子５′は第１のＤ型フリップフロップ１１０のＤ入力端子に結合されている。第１のＤ型フリップフロップ１１０のＱ出力端子は第２のＤ型フリップフロップ１１２のＤ入力端子に結合されている。第２のＤ型フリップフロップ１１２のＱ出力端子は第３のＤ型フリップフロップ１１４のＤ入力端子と、第１のアンドゲート１１６の第１の入力端子と、第１のインバータ１１８の入力端子とに結合されている。第３のＤ型フリップフロップ１１４のＱ出力端子は第２のインバータ１２０の入力端子に結合されており、第２のインバータ１２０の出力端子は第１のアンドゲート１１６の第２の入力端子に結合されている。
入力端子５′は、また、第４のＤ型フリップフロップ１２２のＤ入力端子に結合されている。第４のＤ型フリップフロップ１２２のＱ出力端子は第５のＤ型フリップフロップ１２４のＤ入力端子に結合されており、第５のＤ型フリップフロップ１２４のＱ出力端子は第２のアンドゲート１２６の第１の入力端子に結合されている。第１のインバータ１１８の出力端子は第２のアンドゲート１２６の第２の入力端子に結合されている。第１のアンドゲート１１６の出力端子はＳＹＮＣ  ＤＥＴＥＣＴＥＤ′信号を発生し、このＳＹＮＣ  ＤＥＴＥＣＴＥＤ′信号はＳ−Ｒ型フリップフロップ１２８のリセット入力端子Ｒに供給される。第２のアンドゲート１２６の出力端子はＳ−Ｒ型フリップフロップ１２８のセット入力端子Ｓに結合されている。Ｓ−Ｒ型フリップフロップ１２８のＱ出力端子は第６のＤ型フリップフロップ１３０のＤ入力端子に結合されており、第６のＤ型フリップフロップ１３０のＱ出力端子は第７のＤ型フリップフロップ１３２のＤ入力端子に結合されている。第７のＤ型フリップフロップ１３２のＱ出力端子はＥＤＧＥ′信号を発生する。第１のアンドゲート１１６の出力端子は、また、第６および第７のＤ型フリップフロップ１３０、１３２のイネーブル（可能化）入力端子にそれぞれ結合されている。ＳＹＮＣ  ＤＥＴＥＣＴＥＤ′信号およびＥＤＧＥ′信号は、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号およびＥＤＧＥ信号がそれぞれ供給される図４に示す他の要素に供給される。
入力端子１５′は、第１のＤ型フリップフロップ１１０、第２のＤ型フリップフロップ１１２、第３のＤ型フリップフロップ１１４、Ｓ−Ｒ型フリップフロップ１２８、第６のＤ型フリップフロップ１３０、および第７のＤ型フリップフロップ１３２の各クロック入力端子に結合されている。入力端子２５′は、第４のＤ型フリップフロップ１２２および第５のＤ型フリップフロップ１２４の各クロック入力端子に結合されている。
動作を説明すると、第１のＤ型フリップフロップ１１０は上述の不確定状態になり易い状態にある。第１のＤ型フリップフロップ１１０と第２のＤ型フリップフロップ１１２の組合わせは、それぞれジッタ状態を除去し、図４の第１のＤ型フリップフロップ１０の機能を実行する。すなわち、第１のＤ型フリップフロップ１１０と第２のＤ型フリップフロップ１１２の組み合わせによって図１、図２、図３、図５、図６、および図７におけるＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号に相当する信号を発生する。図示の具体例では、ＳＹＮＣ  ＤＥＴＥＣＴＥＤ′信号は好ましくはバーストロック・クロック信号ＣＬＯＣＫの１サイクルの持続期間である。第３のＤ型フリップフロップ１１４、第２のインバータ１２０および第１のアンドゲート１１６の組合わせは、周知の態様でバーストロック・クロック信号ＣＬＯＣＫの１サイクルの持続期間であるＳＹＮＣ  ＤＥＴＥＣＴＥＤ′パルスを発生するように動作する。このＳＹＮＣ  ＤＥＴＥＣＴＥＤ′パルスは図８におけるＳ−Ｒ型フリップフロップ１２８のリセット入力端子Ｒに供給される。
同様な態様で、第４のＤ型フリップフロップ１２２と第５のＤ型フリップフロップ１２４の組合わせは、ジッタ状態を除去し、図４の第２のＤ型フリップフロップ１２の機能を実行する。すなわち、第４のＤ型フリップフロップ１２２と第５のＤ型フリップフロップ１２４の組合わせによって、これらのクロック入力信号に対する入力端子２５′からの反転クロック信号を使用して、バーストロック・クロック信号ＣＬＯＣＫの後縁で水平同期信号Ｈ  ＳＹＮＣを検出する。第１のインバータ１１８と第２のアンドゲート１２６の組合わせは図４中のアンドゲート４０の機能を実行し、Ｓ−Ｒ型フリップフロップ１２８は図４中のＳ−Ｒ型フリップフロップ５０と同じ機能を実行する。第６のＤ型フリップフロップ１３０と第７のＤ型フリップフロップ１３２はＥＤＧＥ′信号をバーストロック・クロック信号ＣＬＯＣＫに同期させ且つその信号を遅延させるように動作する。ＳＹＮＣ  ＤＥＴＥＣＴＥＤ信号およびＥＤＧＥ′信号は、前に述べたように図４の補正論理回路６０およびメモリ制御回路７０を制御する。
【図１】
0004541452.tif 000002
【図２】
0004541452.tif 000003
【図３】
0004541452.tif 000004
【図４】
0004541452.tif 000005
【図５】
0004541452.tif 000006
【図６】
0004541452.tif 000007
【図７】
0004541452.tif 000008
【図８】
0004541452.tif 000009