【手続補正書】
【提出日】平成17年12月15日(2005.12.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、
前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、
信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段と
を備えることを特徴とする設計支援装置。
【請求項２】
前記１つの信号層には、複数の部品の各端子間を接続する箔が信号線として配されており、
帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
接続識別子毎に、当該接続識別子により特定される端子間を接続する箔が占める箔領域の位置を示す箔情報と、当該箔が配されている層を識別する層識別子との組を記憶している箔記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記指定された接続識別子に対応する箔情報と層識別子との組を、前記箔記憶手段から検出する箔検出手段と、
前記多層配線基板を構成する電源層又はグランド層から、前記検出された層識別子により識別される信号層に最も近い位置に配されている電源層又はグランド層を抽出する電源グランド層検出手段と、
前記抽出された電源層又はグランド層においてビアの配置を禁止する配置禁止領域を前記経路領域として生成し、前記配置禁止領域は、箔周囲領域を多層配線基板の積層方向に前記抽出された電源層又はグランド層に投影して形成される領域であり、前記箔周囲領域は、前記検出された箔情報により示される箔領域を所定の幅で囲む境界内の領域である禁止領域生成手段とを含み、
ビアを配置する位置を算出する前記位置算出手段は、前記生成された配置禁止領域を避けて、ビアを配置する位置を算出する
ことを特徴とする請求項１記載の設計支援装置。
【請求項３】
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、前記複数の層間が所定のクリアランス半径を有するビアで接続され、
帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、
信号層に配される少なくとも１つの部品を識別する部品識別子と、信号層に配される少なくとも１つのキャパシタ素子を識別するキャパシタ素子識別子とを記憶している部品記憶手段と、
１つの信号層に配される一つの部品を識別する部品識別子を選択する部品選択手段と、
前記部品識別子により識別される部品が接続されている電源層及びグランド層にそれぞれ接続され、所定の容量を有し、前記信号層において前記部品の最も近くに配置されているキャパシタ素子を識別するキャパシタ素子識別子を選択するキャパシタ素子選択手段と、
前記部品が接続されている電源層又はグランド層であって、前記信号層に最も近い位置に配されている電源層又はグランド層において、前記信号層上で前記キャパシタ素子と前記部品とを対角上に置いて形成される矩形領域に、前記多層配線基板の積層方向に投影して形成される領域を前記経路領域として設定する矩形領域設定手段とを含み、
ビアの配置を避ける位置を算出する前記位置算出手段は、
前記設定された経路領域を貫通するビアの前記所定のクリアランス半径を、別の値に変更し、前記クリアランス半径は、前記ビアを中心とする円形領域の半径であり、前記円形領域において、他のビアの配置が禁止されるクリアランス半径変更手段を含む
ことを特徴とする請求項１記載の設計支援装置。
【請求項４】
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つのグランド層又は電源層とが所定の順序で重ねられて構成され、
帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層を前記経路領域として設定し、前記電源層又は前記グランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段とを含み、
箔を配置する位置を算出する前記位置算出手段は、
前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する信号層識別子を検出する信号層検出手段と、
前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記経路領域として設定された電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子と、前記検出された信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、
前記信号層毎に決定された優先順位を用いて、前記接続の両端に接続される各部品を結ぶ箔を配する信号層を決定する配線層決定手段と、
前記決定された信号層において、前記接続により特定される端子間を結ぶ箔を配する領域を算出する配線手段とを含む
ことを特徴とする請求項１記載の設計支援装置。
【請求項５】
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つのグランド層又は電源層とが所定の順序で重ねられて構成され、
帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
接続識別子毎に、当該接続により特定される端子間を結ぶ箔が配されている箔領域と、前記箔が配されている信号層を識別する箔信号層識別子とを記憶している箔記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記指定された接続識別子に対応する箔信号層識別子を前記箔記憶手段より検出する箔検出手段と、
前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、
前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層を前記経路領域として設定し、前記電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段とを含み、
箔を配置する位置を算出する前記位置算出手段は、
前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する部品信号層識別子を検出する信号層検出手段と、
前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記検出された電源層識別子又はグランド層識別子と、前記検出された部品信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、
前記信号層毎に決定された優先順位を用いて、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があるか否かを判定する優先度判定手段と、
前記優先度判定手段により、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があると判定された場合、前記箔記憶手段から前記箔信号層識別子と、前記箔信号層識別子に対応する箔領域とを削除し、前記より高い優先順位を有する信号層において、当該接続により特定される端子間を結ぶ箔を配する箔領域を新たに算出し、算出した箔領域を識別する箔信号層識別子と、算出した箔領域とを新たに前記箔記憶手段に書き込む箔移動手段とを含む
ことを特徴とする請求項１記載の設計支援装置。
【請求項６】
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、
信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
前記複数の部品を識別する部品識別子毎に、当該部品が配されている信号層を識別する部品信号層識別子と、当該部品が前記信号層に配置されている位置を示す部品位置情報と、当該部品の部品種類とを記憶している部品記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記指定された接続識別子により識別される接続の両端に接続される第１の部品の部品識別子と第２の部品の部品識別子とを検出する部品検出手段と、
前記検出された第１の部品の部品識別子及び第２の部品の部品識別子にそれぞれ対応する部品信号層識別子を第１の部品信号層識別子及び第２の部品信号層識別子として前記部品記憶手段より取り出し、取り出した前記第１の部品信号層識別子と前記第２の部品信号層識別子とが同一であるか否かを判定する部品面判定手段と、
前記部品面判定手段により同一でないと判定された場合に、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子が配置されている位置と前記接続に接続される第２の部品の端子を前記信号層に投影して生成される位置とを対角として形成される矩形領域の位置を示す矩形位置情報を前記経路領域を示す情報として生成する矩形領域生成手段とを含み、
箔とビアとを配置する位置を算出する前記位置算出手段は、
前記部品記憶手段から、前記検出された各部品の接続されている電源層及びグランド層に接続され、キャパシタ素子を示す部品種類を有し、かつ前記経路領域を示す矩形位置情報内に存在する部品位置情報を有する部品識別子を検索し、該当する部品識別子が存在するか否かを判定するキャパシタ素子判定手段と、
前記キャパシタ素子判定手段により前記部品識別子が存在すると判定された場合に、前記部品識別子に対応する部品位置情報から所定の距離内に存在する位置をビア配置位置として算出するビア配置手段と、
前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第１の箔位置を算出し、前記第２の部品信号層識別子により識別される信号層において、前記接続に接続される第２の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第２の箔位置を算出する配線手段とを含む
ことを特徴とする請求項１記載の設計支援装置。
【請求項７】
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが所定の順序で重ねられて構成され、
信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
前記少なくとも１つの信号層に配されるキャパシタ素子毎に、前記少なくとも１つの電源層及び少なくとも１つのグランド層に接続されている当該キャパシタ素子の配置位置を記憶しているキャパシタ素子記憶手段と、
前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類と、前記所定の順序とを記憶している層種類記憶手段と、
接続識別子毎に、当該各端子間を接続する少なくとも１つの箔が占める箔領域の位置を示す少なくとも１つの箔情報と、前記少なくとも１つの箔が配置されている信号層を識別する少なくとも１つの信号層識別子とを記憶している箔記憶手段と、
複数の層を接続するビア毎に、ビア配置位置を記憶しているビア記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記箔記憶手段から、前記指定された接続識別子に対応する少なくとも１つの箔情報と、少なくとも１つの信号層識別子とを検出する箔検出手段と、
前記ビア記憶手段からビア配置位置を読み出し、読み出したビア配置位置を用いて、前記検出された少なくとも１つの箔情報で示される箔領域内に配置されるビアが存在するか否かを判定するビア判定手段と、
前記ビア判定手段により、該当するビアが存在すると判定され、前記箔検出手段により第１の箔の信号識別子と第２の箔の信号識別子との２つが検出された場合に、前記層種類記憶手段に記憶されている層識別子毎の層の種類と順序とを用いて、前記箔検出手段により検出された第１の箔が配されている第１の信号層識別子により識別される第１の信号層に最も近い位置にある第１の電源層又は第１のグランド層と、前記第２の箔が配されている第２の信号層識別子により識別される第２の信号層に最も近い位置にある第２の電源層又は第２のグランド層とが異なるか否かを判定する隣接プレーン判定手段と、
前記隣接プレーン判定手段により、異なると判定された場合に、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層又は前記第１のグランド層及び前記第２の電源層又は前記第２のグランド層に接続されるキャパシタ素子であって、前記配置位置と前記ビア配置位置との距離が所定の値よりも小さいか又は等しいキャパシタ素子が存在するか否かを判定するキャパシタ配置判定手段と、
前記キャパシタ配置判定手段により、該当するキャパシタ素子が存在しないと判定された場合に、前記第１の信号層識別子により識別される第１の信号層において、前記指定された接続識別子により特定される各端子を対角として形成される矩形領域を経路領域として生成する矩形領域生成手段とを含み、
部品、箔、又はビアを配置する位置を算出する前記位置算出手段は、
前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層とに接続されるキャパシタ素子であって、前記生成された矩形領域内に配置されるキャパシタ素子が存在するか否かを判定する矩形領域キャパシタ配置判定手段と、
前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在すると判定された場合に、前記キャパシタ素子の配置位置から所定の距離内に存在する位置を新たにビア配置位置として算出し、前記第１の信号層識別子により識別される第１の信号層において、前記接続識別子により識別される第１の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第１の箔位置を算出し、前記第２の信号層識別子により識別される第２の信号層において、前記第２の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第２の箔位置を算出する配線手段と、
前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在しないと判定された場合に、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層に接続され、前記ビア配置位置から所定距離だけ離れた位置を新たにキャパシタ素子の配置位置として算出するキャパシタ素子配置手段とを含む
ことを特徴とする請求項１記載の設計支援装置。
【請求項８】
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、
信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、
信号線の箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、
検出された部品を接続する全ての電源層又はグランド層の位置及びその導体部分の形状を検出するプレーン検出手段と、
検出された全ての電源層又はグランド層の位置及びその導体部分の形状で示される範囲内を信号層に投影して形成される領域を前記所定の信号線を配する前記経路領域として設定する配線領域設定手段とを含み、
箔を配置する位置を算出する前記位置算出手段は、前記設定された配線領域内で前記所定の信号線の箔を配線する位置を算出する
ことを特徴とする請求項１記載の設計支援装置。
【請求項９】
少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成されている多層配線基板へのビアの配置設計を支援する設計支援装置であって、
信号層に配される少なくとも１つの部品を識別する部品識別子と、信号層に配される少なくとも１つのキャパシタ素子を識別するキャパシタ素子識別子とを記憶している部品記憶手段と、
１つの信号層に配される一つの部品を識別する部品識別子を選択する部品選択手段と、
前記部品識別子により識別される部品が接続されている電源層及びグランド層にそれぞれ接続され、所定の容量を有し、前記信号層において前記部品の最も近くに配置されているキャパシタ素子を識別するキャパシタ素子識別子を選択するキャパシタ素子選択手段と
を備えることを特徴とする設計支援装置。
【請求項１０】
前記設計支援装置は、さらに
複数の部品の各端子間の接続を識別する接続識別子を記憶している接続記憶手段を含み、
前記部品選択手段は、
１つの接続識別子を指定する接続識別子指定手段と、
前記複数の部品の各端子間の接続毎に、当該接続の両端に接続されている部品を識別する部品識別子を記憶している部品接続記憶手段と、
前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類とを記憶している層種類記憶手段と、
前記部品接続記憶手段から、前記指定された接続識別子により識別される接続の両端に接続されている各部品を識別する各部品識別子を検出する部品検出手段と、
前記多層配線基板を構成する電源層又はグランド層から、前記検出された部品識別子により識別される各部品が接続されている電源層又はグランド層をそれぞれ識別する第１の電源層識別子又は第１のグランド層識別子を抽出する電源グランド層検出手段と、
部品を識別する部品識別子毎に、当該部品の配される位置を示す部品位置情報を記憶している部品位置記憶手段と、
前記部品位置記憶手段から、前記検出された各部品識別子により識別される各部品の部品位置情報を読み出す部品位置検出手段とを含み、
前記キャパシタ素子選択手段は、
キャパシタ素子を識別するキャパシタ素子識別子毎に、当該キャパシタ素子が配されている位置を示すキャパシタ素子位置情報と、当該キャパシタ素子の電源端子を識別する第１の電源端子識別子と、当該キャパシタ素子のグランド端子を識別する第１のグランド端子識別子と、当該キャパシタ素子の容量とを記憶しているキャパシタ素子記憶手段と、
前記キャパシタ素子記憶手段から、キャパシタ素子位置情報と第１の電源端子識別子と第１のグランド端子識別子と容量とを読み出すキャパシタ素子読出手段と、
キャパシタ素子毎に、当該キャパシタ素子の電源端子を識別する第２の電源端子識別子と前記電源端子に接続される電源層を識別する第２の電源層識別子との組と、当該キャパシタ素子のグランド端子を識別する第２のグランド端子識別子と前記グランド端子に接続されるグランド層を識別する第２のグランド層識別子との組とを記憶している端子接続記憶手段と、
前記端子接続記憶手段から、前記読み出された第１の電源端子識別子に一致する第２の電源端子識別子と組をなす第２の電源層識別子と、前記読み出された第１のグランド端子識別子に一致する第２のグランド端子識別子と組をなす第２のグランド層識別子とを検出し、前記第１の電源層識別子と前記第２の電源層識別子とが一致し、前記第１のグランド層識別子と前記第２のグランド層識別子とが一致しているかを判断する電源グランド接続判断手段と、
前記読み出されたキャパシタ素子の容量が所定値であるか否かを判断する容量判断手段と、
前記読み出された部品位置情報と前記読み出されたキャパシタ素子位置情報とを用いて、前記部品と前記キャパシタ素子との距離を算出する位置算出手段と、
電源グランド接続判断手段と、前記容量判断手段と、位置算出手段とに対して、前記キャパシタ素子が前記部品の接続されている電源層及びグランド層に接続されているか否かの判断と、前記キャパシタ素子の容量の判断と、前記部品と前記キャパシタ素子との距離の算出とをさせ、前記キャパシタ素子記憶手段から、前記電源層及び前記グランド層に接続され、所定の容量を有し、前記部品の最も近くに配置されたキャパシタ素子を識別するキャパシタ素子識別子を検出するキャパシタ素子検出手段とを含む
ことを特徴とする請求項９に記載の設計支援装置。
【請求項１１】
電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、
回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、
回路ブロック識別子毎に、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、信号値の所定時間内の変化量が所定値以上である信号である回路ブロック判断手段と、
同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、
前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と
を備えることを特徴とする設計支援装置。
【請求項１２】
前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号であり、
前記設計支援装置は、さらに、
信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段を含み、
前記回路ブロック判断手段は、前記記憶手段から信号の遷移時間又は周波数を読み出し、前記遷移時間が所定時間以下である信号又は周波数が所定の周波数以上である信号が流れる信号線を有する第１の種類の回路ブロックであるか、又は前記信号線を有しない第２の種類であるかを判断する
ことを特徴とする請求項１１記載の設計支援装置。
【請求項１３】
各回路ブロックには、少なくとも１つの信号線箔が配され、
前記設計支援装置は、さらに、
所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、
交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、
同じプレーンに含まれていたと判定された場合、前記投影領域で示される位置に箔を配し、前記箔を配する位置を算出する箔追加手段と
を含むことを特徴とする請求項１１及び請求項１２の何れかに記載の設計支援装置。
【請求項１４】
各回路ブロックには、少なくとも１つの信号線箔が配され、
前記設計支援装置は、さらに、
所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、
交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、
同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、
同じ電位であると判定された場合に、前記投影領域で示される位置にジャンパ部品を配し、前記ジャンパ部品を配する位置を算出するジャンパ部品追加手段と、
を含むことを特徴とする請求項１１及び請求項１２の何れかに記載の設計支援装置。
【請求項１５】
各回路ブロックには、少なくとも１つの信号線箔が配され、
前記設計支援装置は、さらに、
所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、
交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、
同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、
異なる電位であると判定された場合に、前記投影領域で示される位置にキャパシタ部品を配し、前記キャパシタ部品を配する位置を算出するキャパシタ部品追加手段と、
を含むことを特徴とする請求項１１及び請求項１５の何れかに記載の設計支援装置。
【請求項１６】
前記設計支援装置は、さらに、
小プレーン生成手段により生成された小プレーン間をインダクタ素子で接続する接続手段を含み、
前記記憶手段は、回路ブロック識別子毎に、その構成部品を示す部品情報と部品端子間の接続経路を示す接続情報とを記憶しており、
前記接続手段は、
前記インダクタ素子を配置する配置位置及び前記インダクタ素子を接続する配線位置を算出するインダクタ接続手段と、
前記記憶手段に記憶されている部品情報に、前記インダクタ素子を追加して書き込む部品情報更新手段と、
前記記憶手段に記憶されている接続情報のうち、分割前のプレーンに接続される全ての部品端子の接続経路を、各部品端子が接続される小プレーンへの接続経路に変更する接続情報更新手段と
を含むことを特徴とする請求項１２記載の設計支援装置。
【請求項１７】
前記設計支援装置は、さらに、
信号線箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、
検出された部品が接続される全ての小プレーンの位置及びその形状を検出する小プレーン検出手段と、
前記検出された全ての小プレーンの位置及び形状で示される範囲内を信号層に投影して形成される領域を前記所定の信号線用の配線領域として設定する配線領域設定手段と、
設定された配線領域内で前記所定の信号線の信号線箔を配線する配線手段と
を含むことを特徴とする請求項１１記載の設計支援装置。
【請求項１８】
電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、
前記各回路ブロックには、少なくとも１つの信号線箔が配され、
回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、
信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、
回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、
同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、
前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、
所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、
交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、
同じプレーンに含まれていたと判定された場合、前記投影領域で示される位置に箔を配し、前記箔を配する位置を算出する箔追加手段と
を備えることを特徴とする設計支援装置。
【請求項１９】
電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、
前記各回路ブロックには、少なくとも１つの信号線箔が配され、
回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、
信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、
回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、
同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、
前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、
所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、
交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、
同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、
同じ電位であると判定された場合に、前記投影領域で示される位置にジャンパ部品を配し、前記ジャンパ部品を配する位置を算出するジャンパ部品追加手段と
を備えることを特徴とする設計支援装置。
【請求項２０】
電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、
前記各回路ブロックには、少なくとも１つの信号線箔が配され、
回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、
信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、
回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、
同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、
前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、
所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、
交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、
同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、
異なる電位であると判定された場合に、前記投影領域で示される位置にキャパシタ部品を配し、前記キャパシタ部品を配する位置を算出するキャパシタ部品追加手段と
を備えることを特徴とする設計支援装置。