【手続補正書】
【提出日】平成18年1月31日(2006.1.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】    
【請求項１】  被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第1の露光工程により第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、
前記第１のレジストパターンを剥離する工程と、
前記マスクパターンを含む前記被加工膜上に、第２の露光工程により前記マスクパターンの選択領域を露出するための開口を有し、かつ非選択領域を被覆するような第２のレジストパターンを形成する工程と、
前記第２のレジストパターンの開口内に露出された前記マスクパターン部分を細らせる工程と、
前記第２のレジストパターンを剥離する工程と、
前記マスクパターンをマスクに前記被加工膜をエッチング加工して、広い寸法幅のパターン部と細い寸法幅のパターン部とを有する被加工膜パターンを形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】  前記マスク材料膜は、ハードマスク材料膜、反射防止材料膜、平坦化膜のいずれかからなる単層、若しくは多層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】  前記マスク材料膜が多層膜よりなる場合は、前記第１のレジストパターンをマスクに加工されるマスク材料膜の最下層を、前記第２のレジストパターンの開口内に露出させて細らせることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】  前記第２の露光工程で形成されるレジストパターンは、平坦化材料を含むレジストパターン形成プロセスによって形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】  前記被加工膜が、ゲート電極材料膜であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】  前記第２の露光工程によって露出された選択領域は、素子領域上のトランジスタのゲート電極パターン部とし、前記第２の露光工程によって被覆された非選択領域は、素子分離上の配線パターン部とすることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】  前記第２のレジストパターンは、素子領域パターンと同一の反転パターンで、かつ素子領域パターンよりも合せずれ裕度分大きくなるように形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】  前記第２のレジストパターン及び前記第２のレジストパターンによって被覆される領域を形成するための露光工程において用いられるレジストは、一方がポジ型レジストであれば、他方はネガ型レジストであり、かつ露光マスクは、同一マスクであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】  前記第２の露光工程によって露出された選択領域は、ロジック部とメモリ部を混載したシステムＬＳＩのロジック部におけるトランジスタのゲートパターン部であり、前記第２の露光工程によって被覆された非選択領域は、メモリ部の回路パターン部であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】  前記マスク材料膜は、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ、Ａｌ2Ｏ3、ＳｉＣ、カーボン膜、有機膜のうち選択された１つ、又はその組合わせからなることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】  被加工膜上にハードマスク材料膜を堆積させ、該ハードマスク材料膜上に第１の露光工程により第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクに前記ハードマスク材料膜をエッチング加工してハードマスクパターンを形成する工程と、
前記第１のレジストパターンを剥離する工程と、
前記ハードマスクパターンを含む前記被加工膜上に、第２の露光工程により前記ハードマスクパターンの選択領域を露出するための開口を有し、かつ非選択領域を被覆するような第２のレジストパターンを形成する工程と、
前記第２のレジストパターンの開口内に露出された前記ハードマスクパターン部をエッチング加工によって細らせる工程と、
前記第２のレジストパターンを剥離する工程と、
前記ハードマスクパターンをマスクに前記被加工膜をエッチングして広い寸法幅のパターン部と細い寸法幅のパターン部とを有する被加工膜パターンを形成する工程と、
前記ハードマスクパターンを剥離せずに残存させた状態で、トランジスタのソース、ドレイン部コンタクトを、該ハードマスクパターンを用いた自己整合により形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１２】
前記ハードマスクパターンを剥離せずに残存させた状態で、前記ハードマスクパターン部の側面に側壁絶縁膜を形成する工程とを更に具備し、前記側壁絶縁膜がトランジスタのゲート部を保護するようにトランジスタのソース、ドレイン部コンタクトを、該ハードマスクパターンを用いた自己整合により形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】  前記ハードマスク材料膜は、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ、Ａｌ2Ｏ3、ＳｉＣ、カーボン膜、有機膜のうちから選択された１つ、又はその組合わせからなることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】  素子領域および素子分離領域上に、同時に形成された回路パターンを有する半導体装置において、前記回路パターンは、前記素子領域において細い寸法幅に形成されてなり、かつ前記素子分離領域において太い寸法幅に形成されてなることを特徴とする半導体装置。
【請求項１５】  前記回路パターン寸法と前記回路パターンから最近接の回路パターンまでの距離の比が、１．５から２．０以下の比較的密集度の高いパターンと、その比が１．５から２．０以上の孤立パターンが同時に形成された回路パターンを有する半導体装置において、前記密集度の高いパターンは、太い寸法幅に形成されてなり、前記孤立パターンは、細い寸法幅に形成されてなることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】  処理基板上に第1の材料を形成する工程と、
レベンソン型位相シフトマスクを使用して第１の露光を行い前記第１の材料上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、
前記第1のレジストパターンを細らせて第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記第１の材料を加工する工程と、
前記第２のレジストパターンを除去して前記第１の材料からなる第１のパターンを形成する工程と、
前記第１の領域にレジストを覆い、かつ第２の露光を行って前記第２の領域に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクとして前記第１の材料を加工する工程と、
前記第３のレジストパターンを除去して前記第1の材料からなる第２のパターンを形成する工程と、
前記第１の材料からなる第２のパターンをマスクとして前記処理基板を加工する工程と、
前記第1の材料を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１７】  処理基板上に第1の材料を形成する工程と、
レベンソン型位相シフトマスクを使用して第１の露光を行い前記第１の材料上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、
前記第１のレジストパターンをマスクとして前記第１の材料を加工する工程と、
前記第１のレジストパターンを除去し前記第１の材料からなる第１のパターンを形成する工程と、
前記第１の材料からなる第１のパターンを細らせて前記第1の材料からなる第2のパターンを形成する工程と、
前記第１の領域をレジストで覆い、かつ第２の露光を行って前記第２の領域に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記第１の材料を加工する工程と、
前記第２のレジストパターンを除去して前記第１の材料からなる第３のパターンを形成する工程と、
前記第１の材料からなる第３のパターンをマスクとして前記処理基板を加工する工程と、
前記第１の材料を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１８】  処理基板上に第１の材料を形成する工程と、
レベンソン型位相シフトマスクを使用して第１の露光を行い、前記第１の材料上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、
前記第1のレジストパターンをマスクとして前記第1の材料を加工する工程と、  前記第1のレジストパターンを除去し、前記第1の材料からなる第１のパターンを形成する工程と、
前記第1の領域をレジストで覆い、かつ第２の露光を行って前記第２の領域に第2のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記第１の材料を加工する工程と、
前記第２のレジストパターンを除去して前記第１の材料からなる第２のパターンを形成する工程と、
前記第１の材料からなる第２のパターンをマスクとして処理基板を加工する工程と、
前記第１の材料を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１９】  処理基板上に第1の材料を形成する工程と、
レベンソン型位相シフトマスクを使用して第１の露光を行い、前記第１の材料上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、
前記第１のレジストパターンを細らせて第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記第１の材料を加工する工程と、
前記第２のレジストパターンを除去して前記第１の材料からなる第１のパターンを形成する工程と、
前記第１の材料からなる第１のパターンを細らせて前記第１の材料からなる第２のパターンを形成する工程と、
前記第１の領域にレジストを覆い、かつ第２の露光を行って前記第２の領域に第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクとして前記第１の材料を加工する工程と、
前記第３のレジストパターンを除去して前記第１の材料からなる第３のパターンを形成する工程と、
前記第１の材料からなる第３のパターンをマスクとして処理基板を加工する工程と、
前記第１の材料を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２０】  前記第１の材料はハードマスク材料膜、反射防止材料膜、平坦化膜のいずれかからなる単層もしくは多層膜であることを特徴とする請求項１６乃至１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】  前記第１の材料はSiO2、Si3N4、SiON、Al2O3、SiC、カーボン膜のうち選択された１つ、またはその組み合わせからなることを特徴とする請求項１６乃至１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】  前記第１の領域は高速動作が要求されるトランジスタのゲート領域であることを特徴とする請求項１６乃至２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】  前記第２の領域は高速動作が要求されるトランジスタのゲート領域以外の領域であることを特徴とする請求項１６乃至２０又は２２のいずれか１項に記載のいずれか１項記載の半導体装置の製造方法。
【請求項２４】  前記第２の領域はメモリセル部を含むことを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】  前記第１のレジストパターンは前記第１の材料上に直接形成されるもの、あるいは反射防止膜上に形成されるもの、あるいは多層レジストマスクプロセスによって形成されるものであることを特徴とする請求項１６乃至２０又は２２、２３のいずれか１項に項記載の半導体装置の製造方法。
【請求項２６】  前記第１のレジストパターンはダミーパターンを含み、前記第１の領域を覆い、かつ前記第２の領域に第３のレジストパターンを形成する工程において前記第１の材料からなるダミーパターンをレジストで覆わないことを特徴とする請求項１６乃至２０、又は２２、２３、２５のいずれか１項に記載の半導体装置の製造方法。
【請求項２７】  前記第１の領域にレジストを覆い、かつ第２の露光を行って前記第２の領域に第３のレジストパターンを形成する工程において、前記第２の露光で使用するマスクはクロムマスク、あるいはハーフトーンマスクであることを特徴とする請求項１６乃至２０、又は２２、２３、２５、２６のいずれか１項に記載の半導体装置の製造方法。
【請求項２８】  前記の各工程はトランジスタのゲート層形成に用いられることを特徴とする請求項１６乃至２０、又は２２、２３、２５、２６、２７のいずれか１項に記載の半導体装置の製造方法。