【事件の表示】
　平成　３年特許願第１８６５６３号「不揮発性半導体記憶装置」拒絶査定に対する審判事件［平成　５年　２月　５日出願公開、特開平　５−　２８７７８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成３年７月２５日の出願であって、その請求項１に係る発明（以下、本願発明という。）は、平成１３年５月２１日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「それぞれ積層ゲート構造を有するメモリセルトランジスタ群が行列状に配列されたメモリセルアレイと、
　このメモリセルアレイの行方向の各メモリセルトランジスタのゲートに接続されたワード線群と、
　このワード線群に交差する方向に形成され、上記メモリセルアレイの列方向の各メモリセルトランジスタのドレインに接続されたビット線群と、
　上記ワード線群に平行な方向に形成され、上記メモリセルアレイの行方向の各メモリセルトランジスタのソースに共通接続された共通ソース配線群と、
　上記ワード線群に平行な方向に形成され、ワード線の１本あるいは複数本に対して１本の割合で設けられた金属配線からなり、上記共通ソース配線群に対して複数の箇所で電気的に接続されたソース線群と、
　データ書込みモード時に、上記メモリセルアレイの選択されたメモリセルトランジスタを含む行の上記共通ソース配線群に接続されているソース線に接地電位を与えるソースデコーダ回路とを具備し、
　上記メモリセルアレイ内のメモリセルトランジスタ群は上記ソース線単位で複数のブロックに分割されていることを特徴とする不揮発性半導体記憶装置。」
　
２．引用例記載の発明
　
（引用例の記載事項）
　これに対して、原査定の拒絶の理由に引用された特開平２−２３５９７号公報（以下、引用例という。）には、図面と共に次の事項が記載されている。
　
「この発明は、不揮発性半導体記憶装置に関し、例えば１素子/1ビット構成の電気的に書き換え可能なフローティングゲート型不揮発性記憶装置に利用して有効な技術に関するものである。」（公報第２頁左上欄第８〜１１行）
　
「上記メモリアレイＭ−ARYは、コントロールゲートとフローティングゲートを有するスタックドゲート構造の記憶素子（不揮発性メモリ素子・・MOSFETQ1〜Q6）と、ワード線W1,W2・・・、及びデータ線D1〜Dnとにより構成されている。上記記憶素子は、特に制限されないが、EPROMの記憶素子と類似の構造とされる。（略）メモリアレイＭ−ARYにおいて、同じ行に配置された記憶素子Q1〜Q3（Q4〜Q6）のコントロールゲートは、それぞれ対応するワード線W1（W2）に接続され、同じ列に配置された記憶素子Q1,Q4〜Q3,Q6のドレインは、それぞれ対応するデータ線D1〜Dnに接続されている。上記記憶素子のソースは、ソース線CS1ないしCSnに結合される。すなわち、この実施例では、１つのメモリアレイＭ−ARYにおいて、部分的な消去を可能にするために、マトリックス配置される記憶素子が縦方向にｎブロックに分割されて各ブロック毎に上記代表として例示的に示されているソース線CS1、CSnが設けられる。（略）消去制御回路ERC1〜ERCnは、上記ソース線CS1〜CSnに対して選択的に消去動作のための高電圧Vppと書き込み／読み出し等のための接地電位を与える。」（同第３頁右上欄第１４行〜右下欄第１７行）
　
　上記記載からみて、消去制御回路は書き込み動作のためにソース線に対して接地電位を与えることは明らかであるから、引用例１には、
「スタックゲート構造の不揮発性の記憶素子群が行列状に配列されたメモリアレイと、メモリアレイの行方向の記憶素子のコントロールゲートに接続されたワード線群と、ワード線群に交差する方向に形成され、上記メモリアレイの列方向の各記憶素子のドレインに接続されたデータ線群と、上記ワード線群に平行な方向に形成され、上記メモリアレイの行方向の各記憶素子のソースに共通接続されたソース線群であって、上記ワード線の複数本に対して１本の割合で設けられたソース線群と、書き込み動作時に、メモリアレイの選択された記憶素子のソース線に接地電位を与える消去制御回路とを具備し、メモリアレイ内の記憶素子群はソース線単位で複数のブロックに分割されている不揮発性半導体記憶装置。」（以下、「引用例に記載された発明」という）が記載されていると認められる。
　
３．本願発明と引用例に記載された発明との対比
　
　本願発明と引用例に記載された発明を対比すると、引用例に記載された発明の「スタックゲート構造」、「記憶素子」、「メモリアレイ」、「コントロールゲート」、「データ線」、「書き込み動作時」は、本願発明の「積層ゲート構造」、「メモリセルトランジスタ」、「メモリセルアレイ」、「ゲート」、「ビット線」、「データ書込みモード時」にそれぞれ相当し、引用例に記載されている「消去制御回路」も書き込み動作時に、選択された記憶素子に接地電位を与えているので、本願発明の「ソースデコーダ」に相当しているから、両者は
　
「それぞれ積層ゲート構造を有するメモリセルトランジスタ群が行列状に配列されたメモリセルアレイと、
　このメモリセルアレイの行方向の各メモリセルトランジスタのゲートに接続されたワード線群と、
　このワード線群に交差する方向に形成され、上記メモリセルアレイの列方向の各メモリセルトランジスタのドレインに接続されたビット線群と、
　上記ワード線群に平行な方向に形成され、ワード線の１本あるいは複数本に対して１本の割合で設けられて、上記メモリセルアレイの行方向の各メモリセルトランジスタのソースに共通接続されたソース線群と、
　データ書込みモード時に、上記メモリセルアレイの選択されたメモリセルトランジスタに接続されているソース線に接地電位を与えるソースデコーダ回路とを具備し、
　上記メモリセルアレイ内のメモリセルトランジスタ群は上記ソース線単位で複数のブロックに分割されていることを特徴とする不揮発性半導体記憶装置」で一致し、次の点で相違していると認められる。
　
（相違点）　
　本願発明は、「ワード線群に平行な方向に形成され、メモリセルアレイの行方向の各メモリセルトランジスタのソースに共通接続された共通ソース配線群と、金属配線からなり、共通ソース配線群に対して複数の箇所で電気的に接続されたソース線群」を有する不揮発性半導体記憶装置であるのに対し、引用例に記載された発明はそのようなソース配線構造の構成を有していない点。
　
４．当審の判断
　
　不揮発性半導体記憶装置において、配線の抵抗を軽減することを目的として、メモリセルアレイの各メモリセルトランジスタのソースに共通接続した共通ソース配線群と、共通ソース配線群に対して複数の箇所で電気的に接続した金属配線からなるソース線群を具備することは、本願出願前に周知の技術であり（特開平２−２４１０６０号公報、特開平３−５７２８１号公報、特開昭６１−３００６３号公報等）、引用例に記載された発明のソース配線に当該周知の技術を採用して、本願発明のようにすることは当業者が容易に推考できたものと認められるから、上記相違点は格別のものと認めることはできない。
　
５．むすび
　
　したがって、本願発明は、引用例及び周知の技術思想に基いて、当業者が容易に推考できたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。