【手続補正書】
【提出日】平成17年12月14日(2005.12.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  半導体集積回路および半導体装置
【特許請求の範囲】
【請求項１】  絶縁膜上に形成されたＭＯＳ半導体集積回路のゲートに形成された第１の電極と、
上記ゲートの直下のチャネルドープする領域の隣にそれぞれＮ+ 領域およびＰ+ 領域とを形成し、このＮ+ 領域およびＰ+ 領域を短絡する第２の電極とを備え、この第２の電極を固定電位点に接続しないことを特徴とする半導体集積回路。
【請求項２】  絶縁膜上に形成されたＭＯＳ半導体集積回路のゲートに形成された第１の電極と、
上記ゲートの直下のチャネルドープする領域の隣にそれぞれＮ+ 領域およびＰ+ 領域とを形成し、このＮ+ 領域およびＰ+ 領域を短絡する第２の電極と、
他の素子の分離を行うフィールドシールドとを備え、
この第２の電極を固定電位点に接続しないことを特徴とする半導体集積回路。
【請求項３】  フィールドシールドの直下の領域にチャネルドープを行わないことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】  ゲートは、２本以上の櫛形の形状をしたことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項５】  フィールドシールド分離の外側において、ＬＯＣＯＳ分離を行うことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項６】  １素子のゲート容量の中に、上記容量ゲート直下で、かつ、Ｐ+ 領域またはＮ+ 領域が注入されたソースドレイン領域とＬＯＣＯＳ領域との境界線を含む領域に、複数のフィールドシードを形成することを特徴とする請求項５記載の半導体集積回路。
【請求項７】 半導体支持基板と、前記半導体支持基板上に形成される第１の絶縁膜層と、前記第１の絶縁膜層上に形成される半導体層を備える半導体装置であって、
前記半導体層上に形成される第２の絶縁膜層と、
前記第２の絶縁膜層上に形成される第１の電極と、
前記第１の電極を挟んで前記半導体層に形成される第１の不純物領域と、第２の不純物領域と、
前記第１の不純物領域と第２の不純物領域とに接続する第２の電極とを備えたことを特徴とする半導体装置。
【請求項８】 請求項７記載の半導体装置であって、
前記第１の不純物領域はＮ+領域であり、前記第２の不純物領域はＰ+領域であることを特徴とする半導体装置。
【請求項９】 請求項７ないし請求項８記載の半導体装置であって、
前記第２の電極を固定電位に接続しないことを特徴とする半導体装置。
【請求項１０】 請求項９記載の半導体装置であって、
分離構造で第１の不純物領域と、第２の不純物領域の周囲を取り囲むことを特徴とする半導体装置。
【請求項１１】 請求項１０記載の半導体装置であって、
前記分離構造はＬＯＣＯＳで形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、基板とウェルとの間に生じる寄生抵抗を大きくし、寄生容量を非常に小さくすることにより、電気信号の損失を低減させることができる半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等のめざましい普及によって、半導体装置の需要が急速に拡大している。これに伴なって、半導体装置の容量素子における信号損失低減化の技術開発が行われている。一般にこの容量素子には２つのポリシリコンがチッ化膜等の絶縁膜を挟んだ構成のポリポリ容量を用いている。この場合、このポリポリ容量を設けるためには、製造工程中において追加プロセスが必要なため、追加プロセスなしに低コストで構成することのできるゲート容量も用いられている。
【０００３】
図１９は従来の半導体集積回路を示す構成図であり、図において、１はＰ- 基板、２はこのＰ- 基板１に形成されたＮウェル、３，４はこのＮウェル２上に形成されたゲート酸化膜とゲートポリシリコン、５はゲート酸化膜３とゲートポリシリコン４とから形成されたＰｏｒｔ１端子（ゲート端子）、６はゲート直下のチャネル領域の左右の隣にＰ+ 領域とＮ+ 領域を注入し、これらをアルミ配線によって短絡したＰｏｒｔ２端子、７はＰｏｒｔ１端子５およびＰｏｒｔ２端子６の両端にそれぞれ形成されたゲート容量素子である。
【０００４】
次に動作について説明する。
図２０は従来の半導体集積回路におけるゲート容量の等価回路を示す回路図である。理想的にはＲｓとＣｃが０、Ｒｃ（寄生抵抗）が∞となり、容量Ｃｉｎｔのみになることが望ましい。しかし、この形状の場合、Ｎウェル２のＰ- 基板１との間の寄生抵抗が大きくなく、無視することができない。つまり、Ｐｏｒｔ２端子６に生じる信号がＰ- 基板１へ抜け、信号が損失する。
【０００５】
図２１は従来の半導体集積回路におけるゲート容量の周波数特性を示すスミスチャート図である。本容量のＳパラメータのＳ１１とＳ２２の実測値（１００ＭＨｚ〜１０．１ＧＨｚ）をスミスチャート図にプロットしたものであるが、Ｐｏｒｔ１端子５からはほぼ容量性分しか見えないのに対し、Ｐｏｒｔ２端子６からみたときは低周波数で大きく原点からはずれ、抵抗成分寄生抵抗（Ｒｃ）が見えている。さらに、Ｐ- 基板１とＮウェル２との間に大きな寄生容量（Ｃｃ）が生ずる。
【０００６】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、基板とウェルとの間の寄生抵抗（Ｒｃ）が小さくなり、寄生容量（Ｃｃ）が大きくなるため、電気信号の損失が大きくなるなどの課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、電気信号の損失を低減させることができる半導体集積回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体集積回路は、絶縁膜上に形成されたＭＯＳ半導体集積回路のゲートに第１の電極を形成し、ゲートの直下のチャネルドープする領域の隣にそれぞれＮ+ 領域およびＰ+ 領域とを形成し、このＮ+ 領域およびＰ+ 領域を第２の電極により短絡し、フィールドシールドにより他の素子の分離を行い、この第２の電極を固定電位点に接続しないようにしたものである。
【０００９】
この発明に係る半導体集積回路は、フィールドシールドの直下の領域にチャネルドープを行わないようにしたものである。
【００１０】
この発明に係る半導体集積回路は、ゲートを２本以上の櫛形の形状にしたものである。
【００１１】
この発明に係る半導体集積回路は、フィールドシールド分離の外側において、ＬＯＣＯＳ分離を行うようにしたものである。
【００１２】
この発明に係る半導体集積回路は、１素子のゲート容量の中に、上記容量ゲート直下で、かつ、Ｐ+ 領域またはＮ+ 領域が注入されたソースドレイン領域とＬＯＣＯＳ領域との境界線を含む領域に、複数のフィールドシードを形成するようにしたものである。
【００１３】    
この発明に係る半導体装置は、半導体支持基板と、前記半導体支持基板上に第１の絶縁膜層を形成し、前記第１の絶縁膜層上に半導体層を形成した半導体装置であって、前記半導体層上に第２の絶縁膜層を形成し、前記第２の絶縁膜層上に第１の電極を形成し、前記第１の電極を挟んで前記半導体層に第１の不純物領域を形成し、第２の不純物領域と、前記第１の不純物領域と第２の不純物領域とに接続する第２の電極とを備えたものである。
【００１４】    
この発明に係る半導体装置は、前記第１の不純物領域をＮ+領域とし、前記第２の不純物領域を、Ｐ+領域としたものである。
【００１５】    
この発明に係る半導体装置は、前記第２の電極を固定電位に接続しないようにしたものである。
【００１６】    
この発明に係る半導体装置は、分離構造で第１の不純物領域と、第２の不純物領域の周囲を取り囲むようにしたものである。
【００１７】    
この発明に係る半導体装置は、前記分離構造をＬＯＣＯＳで形成したものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路を示す断面図であり、図において、１１はＳｉＯ2 （ＳＯＩウェハ）上に形成されたゲート容量、１２，１３はゲート直下のチャネルドープする領域の隣に形成されたＮ+ 領域及び、Ｐ+ 領域、１４はポリシリコンによって形成され、他の素子（ＭＯＳＦＥＴやゲート容量等）と分離するＦＳ  Ｐｌａｔｅ（フィールドシールド）である。これを形成するためのプロセスフローは従来技術と同様のものを用いるが、マスクパターンを変更するだけで、本願発明のゲート容量１１を形成できる。
【００１９】
図２〜図１３はフィールド分離構造を示す断面図及び斜視図であり、この形成工程を順に説明する。まず、図２に示すように、ＳＯＩ基板のＳＯＩ層２３の表面上に、酸化膜ＯＦ１、不純物（例えばリン）がドープされたポリシリコン層ＰＳ１、酸化膜ＯＦ２を順に形成する。次に、図３に示す工程において、酸化膜ＯＦ２の上に、パターニングされたレジストマスクＲ１を形成し、図４に示す工程において、レジストマスクＲ１をマスクとして異方性エッチング（ドライエッチング）により酸化膜ＯＦ２およびポリシリコン層ＰＳ１を選択的に除去して、ＦＳ上部酸化膜（第１の酸化膜）４１，ＦＳ電極２５を形成する。次に、図５に示す工程において、酸化膜ＯＦ１，ＦＳ上部酸化膜４１，ＦＳ電極２５を覆うように酸化膜ＯＦ３を形成する。
【００２０】
次に、図６に示す工程において、異方性エッチング（ドライエッチング）により酸化膜ＯＦ３を除去することで、ＦＳ上部酸化膜４１およびＦＳ電極２５の側面にサイドウォール酸化膜（第２の酸化膜）４２を形成し、その後、図７に示す工程において、ソース・ドレイン領域をドライエッチングのプラズマに曝さないための保護膜としての酸化膜ＯＦ１を除去する。この工程により、酸化膜ＯＦ１はＦＳ電極２５およびサイドウォール酸化膜４２の下部だけに残り、ＦＳゲート酸化膜４３となる。次に、図８に示す工程において、ＳＯＩ層２３の表面にゲート酸化膜３０となる酸化膜ＯＦ４を熱酸化法により形成する。次に、図９に示す工程において、酸化膜ＯＦ４およびＦＳ絶縁層（ＦＳ上部酸化膜４１，サイドウォール酸化膜４２，ＦＳゲート酸化膜４３）２４の上部にＣＶＤ法により、ゲート電極２６となるポリシリコン層ＰＳ２を形成する。
【００２１】
次に、図１０に示す工程において、異方性エッチング（ドライエッチング）によりポリシリコン層ＰＳ２を選択的に除去し、ゲート電極２６を形成する。そして、ゲート電極２６をマスクとして酸化膜ＯＦ４を選択的に除去することで、ゲート酸化膜３０を形成する。このとき、オーバーエッチングにより、ＦＳ上部酸化膜４１も部分的に除去され、ＦＳ上部酸化膜４１の厚みが部分的に薄くなる。この状態で、ゲート電極２６の側面に、ソース・ドレイン層内に低ドープドレイン層（以後、ＬＤＤ層と呼称）を形成するためのサイドウォール酸化膜６１を形成する。サイドウォール酸化膜６１の形成は、ゲート電極２６を覆うように酸化膜を形成した後、異方性エッチング（ドライエッチング）により除去することで、ゲート電極２６の側面に自己整合的に形成する。このとき、オーバーエッチングによりＦＳ上部酸化膜４１が、さらに除去される。
【００２２】
次に、シリサイド層を形成したくない部分に設けるシリサイドプロテクション膜３１を全面に渡って形成する。シリサイドプロテクション膜３１はソース・ドレイン層の表面にシリサイド層が形成されることで、装置動作上の不具合が発生するような半導体素子のソース・ドレイン層の表面に設けるものである。その形成方法は、基板の全面に渡って酸化膜を形成した後、異方性エッチング（ドライエッチング）により選択的に除去することで、所定のソース・ドレイン層の表面を覆うようにするが、その際、図１１に示すように、ＦＳ絶縁層２４の側面（サイドウォール酸化膜４２およびＦＳゲート酸化膜４３の側面）にも自己整合的に形成されることになる。
【００２３】
図１２に示すように、このシリサイド膜３２は、ポリシリコン層やシリコン層の表面に形成される。また、図１３はＦＳ絶縁層２４、ＦＳ電極２５、ゲート電極２６の配置状態を示す斜視図であり、構成を解りやすくするために透視図となっている。
【００２４】
次に動作について説明する。
本願発明の場合、Ｎ+ 領域１２とＰ+ 領域１３とはＳｉＯ2 によって電気的に絶縁されているため、容量素子とグランド間の寄生抵抗が非常に大きくなり、寄生容量を非常に小さくすることができる。図１４はこの発明の実施の形態１による半導体集積回路におけるゲート容量の実測値を示すスミスチャート図であり、本願発明のゲート容量のＳパラメータのＳ１１とＳ２２の実測値（１００ＭＨｚ〜１０．１ＧＨｚ）をプロットしたものであるが、Ｓ１１とＳ２２がほぼ重なり、Ｐｏｒｔ１端子（第１の電極）、Ｐｏｒｔ２端子（第２の電極）のどちらからみても寄生素子の小さい容量となっている。この図１４からのパラメータ抽出の結果、Ｃｉｎｔ＝２．９ｐＦ、Ｒｓ＝１３．５Ωが得られ、Ｒｃはほぼ無限大、Ｃｃもほぼ０の結果が得られる。
【００２５】
図１５はこの発明の実施の形態１による半導体集積回路のゲート容量を示す回路図であり、図に示すような増幅器において、固定バイアス点に接続されるＣ1 ，Ｃ3 では寄生素子Ｒｃ，Ｃｃは全く影響を与えない。しかし、直流成分を遮断し、交流成分のみ伝達するための被増幅信号が印加されるようなＣ2 においては、Ｒｃ，Ｃｃは信号を損失させる。Ｃ2 のような用途の容量素子として本発明のゲート容量を用いることによって信号の損失を大幅に減少させる。
【００２６】
また、このゲート容量のＮ+ １２，Ｐ+ １３の領域がＦＳ  Ｐｌａｔｅ１４の直下に領域（通常、Ｐ）を通じて他の素子と接続し、さらに上記接続によってグランドや電源に電気的に接続され寄生素子が生じる可能性がある。寄生素子をＦＳ  Ｐｌａｔｅ１４の直下の領域にチャネルドープしないことによって、素子分離をより完全なものとすることができ、ＬＯＣＯＳ分離等の追加プロセスなしにこの分離を行うことが可能となる。
【００２７】
以上のように、この実施の形態１によれば、Ｎ+ 領域１２とＰ+ 領域１３とをＳｉＯ2 によって電気的に絶縁することにより、容量素子とグランド間の寄生抵抗を大きくし、寄生容量を非常に小さくすることができるため、電気信号の損失を低減させることができるなどの効果が得られる。
【００２８】
また、ＦＳ  Ｐｌａｔｅ１４の直下のＰ領域にチャネルドープを行わないことによって、素子分離をより完全にすることができるため、電気信号の損失をさらに低減させることができるなどの効果が得られる。
【００２９】
実施の形態２．
図１６はこの発明の実施の形態２による半導体集積回路を示す構成図である。図において、実施の形態１と同一の符号については同一または相当部分を示すので説明を省略する。実施の形態１では、Ｐｏｒｔ２端子におけるＮ+ 領域１２，Ｐ+ 領域１３とチャネルの領域とが接する部分が少ないために容量に直列の抵抗成分（Ｒｓ）が増加するものであった。
【００３０】
そこで、本願発明ではゲートを図１６のように櫛形に形成し、Ｎ+ 領域１２，Ｐ+ 領域１３とチャネルの領域とが接する部分を多くして直列の抵抗成分Ｒｓを低減する。なお、これを形成するためのプロセスフローは従来技術と同様で、マスタパターンを変更するだけで本発明のゲート容量を形成できる。
【００３１】
以上のように、この実施の形態２によれば、ゲートを櫛形に形成し、Ｎ+ 領域１２，Ｐ+ 領域１３とチャネルの領域とが接する部分を多くして直列の抵抗成分Ｒｓを低減させるため、実施の形態１に比べて電気信号の損失をより低減させることができるなどの効果が得られる。
【００３２】
実施の形態３．
図１７はこの発明の実施の形態３による半導体集積回路を示す構成図である。図において、実施の形態１と同一の符号については同一または相当部分を示すので説明を省略する。この実施の形態３では、ＬＯＣＯＳ分離をＦＳ  Ｐｌａｔｅ１４による分離の外側で分離している。このため、Ｎ+ 領域１２、Ｐ+ 領域１３が、ＦＳ  Ｐｌａｔｅ１４の直下の領域（通常、Ｐ）を通じて他の素子と接続し、さらにそれによってグランドや電源に電気的に接続され寄生素子が生じることを防ぐことができる。また、ＦＳ  Ｐｌａｔｅ１４がゲート直下のＮ+ 領域１２、Ｐ+ 領域１３の境界の部分（エリア２）に生じる電気的特性の異なる寄生容量が生じることを防ぐ。
【００３３】
以上のように、この実施の形態３によれば、ＬＯＣＯＳ分離をＦＳ  Ｐｌａｔｅ１４による分離の外側で分離しているため、グランドや電源に電気的に接続され寄生素子が生じることを防ぐことができ、電気信号の損失を低減させることができるなどの効果が得られる。
【００３４】
実施の形態４．
図１８はこの発明の実施の形態４による半導体集積回路を示す構成図である。図において、実施の形態１と同一の符号については同一または相当部分を示すので説明を省略する。実施の形態３では、ＬＯＣＯＳ分離をＦＳ  Ｐｌａｔｅ１４による分離の外側で分離している。実施の形態４ではＦＳ  Ｐｌａｔｅ１４をゲート直下のＮ+ 領域１２，Ｐ+ 領域１３の境界の部分にのみ配置する。
【００３５】
以上のように、この実施の形態４によれば、実施の形態３の効果の他に、素子面積を小さく形成することができるとともに、実施の形態３と同じプロセスを用いてマスタパターンの変更のみで実施することができるなどの効果が得られる。
【００３６】
【発明の効果】
以上のように、この発明によれば、絶縁膜上に形成されたＭＯＳ半導体集積回路のゲートに第１の電極を形成し、ゲートの直下のチャネルドープする領域の隣にそれぞれＮ+ 領域およびＰ+ 領域とを形成し、このＮ+ 領域およびＰ+ 領域を第２の電極により短絡し、フィールドシールドにより他の素子の分離を行い、この第２の電極を固定電位点に接続しないように構成したので、電気信号の損失を低減させることができる効果がある。
【００３７】
この発明によれば、フィールドシールドの直下の領域にチャネルドープを行わないように構成したので、電気信号の損失をより低減させることができる効果がある。
【００３８】
この発明によれば、ゲートを２本以上の櫛形の形状に構成したので、電気信号の損失をより低減させることができる効果がある。
【００３９】
この発明によれば、フィールドシールド分離の外側において、ＬＯＣＯＳ分離を行うように構成したので、電気信号の損失を低減させることができる効果がある。
【００４０】
この発明によれば、１素子のゲート容量の中に、上記容量ゲート直下で、かつ、Ｐ+ 領域またはＮ+ 領域が注入されたソースドレイン領域とＬＯＣＯＳ領域との境界線を含む領域に、複数のフィールドシードを形成するように構成したので、電気信号の損失を低減させることができるとともに、素子面積を小さく形成することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体集積回路を示す断面図である。
【図２】  フィールド分離構造の製造フローを示す断面図である。
【図３】  フィールド分離構造の製造フローを示す断面図である。
【図４】  フィールド分離構造の製造フローを示す断面図である。
【図５】  フィールド分離構造の製造フローを示す断面図である。
【図６】  フィールド分離構造の製造フローを示す断面図である。
【図７】  フィールド分離構造の製造フローを示す断面図である。
【図８】  フィールド分離構造の製造フローを示す断面図である。
【図９】  フィールド分離構造の製造フローを示す断面図である。
【図１０】  フィールド分離構造の製造フローを示す断面図である。
【図１１】  フィールド分離構造の製造フローを示す断面図である。
【図１２】  フィールド分離構造の製造フローを示す断面図である。
【図１３】  フィールド分離構造の製造フローを示す斜視図である。
【図１４】  この発明の実施の形態１による半導体集積回路におけるゲート容量の実測値を示すスミスチャート図である。
【図１５】  この発明の実施の形態１による半導体集積回路のゲート容量を示す回路図である。
【図１６】  この発明の実施の形態２による半導体集積回路を示す構成図である。
【図１７】  この発明の実施の形態３による半導体集積回路を示す構成図である。
【図１８】  この発明の実施の形態４による半導体集積回路を示す構成図である。
【図１９】  従来の半導体集積回路を示す構成図である。
【図２０】  従来の半導体集積回路におけるゲート容量の等価回路を示す回路図である。
【図２１】  従来の半導体集積回路におけるゲート容量の周波数特性を示すスミスチャート図である。
【符号の説明】  
１２  Ｎ+領域、１３  Ｐ+領域、１４  ＦＳ  Ｐｌａｔｅ（フィールドシールド）、Ｐｏｒｔ１  Ｐｏｒｔ１端子（第１の電極）、Ｐｏｒｔ２  Ｐｏｒｔ２端子（第２の電極）。