【手続補正書】
【提出日】平成18年6月22日(2006.6.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造の半導体装置であって、
前記ＳＯＩ層に設けられ、各々に所定の素子が形成される複数の素子形成領域と、
前記ＳＯＩ層に設けられ、前記複数の素子形成領域間を絶縁素子分離する素子分離領域と、
前記ＳＯＩ層に設けられ、外部から電位固定可能なボディー領域とを備え、
前記素子分離領域のうち少なくとも一部の領域は、上層部に設けられた部分絶縁領域と下層部に存在する前記ＳＯＩ層の一部である半導体領域とから構成される部分分離領域を含み、前記半導体領域は、前記複数の前記素子形成領域のうちの少なくとも１つの素子形成領域及び前記ボディー領域と接して形成されることを特徴とする、
半導体装置。
【請求項２】  前記複数の素子形成領域は、第１の素子用の複数の第１の素子形成領域と第２の素子用の複数の第２の素子形成領域とを含み、前記素子分離領域は前記ＳＯＩ層を貫通した完全絶縁領域を含む完全分離領域をさら含み、前記部分分離領域は第１及び第２の部分分離領域を含み、
前記複数の第１の素子形成領域はそれぞれ前記第１の部分分離領域によって素子分離され、前記複数の第２の素子形成領域はそれぞれ前記第２の部分分離領域によって素子分離され、前記複数の第１の素子形成領域と前記複数の第２の素子形成領域とは前記完全分離領域によって素子分離される、
請求項１記載の半導体装置。
【請求項３】  前記複数の素子形成領域は、第１の回路用の複数の素子形成領域と第２の回路用の複数の素子形成領域とを含み、
前記第１の回路用の複数の素子形成領域は前記ＳＯＩ層を貫通した完全分離領域によって素子分離され、前記第２の回路用の複数の素子形成領域は前記部分分離領域によって素子分離される、
請求項１記載の半導体装置。
【請求項４】  前記ＳＯＩ層は第１及び第２の部分ＳＯＩ層を含み、前記第１の部分ＳＯＩ層の膜厚は前記第２の部分ＳＯＩ層の膜厚よりも薄く形成され、
前記複数の第１の素子形成領域は前記第１の部分ＳＯＩ層に形成され、前記複数の第２の素子形成領域は前記第２の部分ＳＯＩ層に形成される、
請求項３記載の半導体装置。
【請求項５】  前記複数の素子形成領域は、所定の回路用素子形成領域と該所定の回路以外の他の回路用素子形成領域とを含み、
前記所定の回路用素子形成領域と前記他の回路用素子形成領域とは前記ＳＯＩ層を貫通した完全分離領域によって素子分離される、
請求項１記載の半導体装置。
【請求項６】  前記素子分離領域は前記ＳＯＩ層を貫通した完全絶縁領域を有する完全分離領域を含み、
前記複数の素子形成領域は互いに隣接して形成される入出力ＮＭＯＳトランジスタ形成領域及び入出力ＰＭＯＳトランジスタ形成領域を含み、
前記完全分離領域は少なくとも前記入出力ＮＭＯＳトランジスタ形成領域と前記入出力ＰＭＯＳトランジスタ形成領域との境界近傍領域に形成される、
請求項１記載の半導体装置。
【請求項７】  前記素子形成領域は入出力ＮＭＯＳトランジスタ形成領域あるいは入出力ＰＭＯＳトランジスタ形成領域と隣接して形成される内部回路形成領域をさらに含み、
前記完全分離領域は、前記入出力ＮＭＯＳトランジスタ形成領域及び前記入出力ＰＭＯＳトランジスタ形成領域のうち前記内部回路形成領域と隣接配置された領域と前記内部回路形成領域との境界近傍領域にさらに形成される、
請求項６記載の半導体装置。
【請求項８】  (a)半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するステップと、
(b)前記ＳＯＩ層を選択的に表面から貫通させることなく除去して、複数のトレンチを形成するステップとを備え、前記複数のトレンチ間の前記ＳＯＩ層の領域が複数の素子形成領域となり、
(c)前記複数のトレンチそれぞれに絶縁膜を埋めるステップとをさらに備え、前記複数のトレンチのうち少なくとも１つのトレンチ内の絶縁膜と前記少なくとも１つのトレンチ下の前記ＳＯＩ層とにより部分分離領域が構成され、
(d)前記複数の素子形成領域それぞれに所定の素子を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項９】  前記複数のトレンチは第１及び第２のトレンチを含み、前記少なくとも１つのトレンチは前記第１のトレンチを含み、
前記ステップ(b)の後、ステップ(c)の前に、
(e)前記第１及び第２のトレンチのうち、前記第２のトレンチの底部から前記ＳＯＩ層をさらに除去して、前記ＳＯＩ層を貫通させるステップをさらに備え、
前記ステップ(c)によって、前記第１のトレンチ内の絶縁膜と前記第１のトレンチ下の前記ＳＯＩ層とにより前記部分分離領域が構成され、前記ＳＯＩ層を貫通した前記第２のトレンチ内の絶縁膜により完全分離領域が構成される、
請求項８記載の半導体装置の製造方法。
【請求項１０】  前記第２のトレンチの形成幅は前記第１のトレンチの形成幅より広く、
前記ステップ(b)は、
(b-1)前記第１のトレンチの底面は塞がり、第２のトレンチの底面の中心部は露出する程度に、前記第１及び第２のトレンチそれぞれの側面に側壁体を形成するステップと、
(b-2)前記側壁体をマスクとして前記第２のトレンチの中心部下の前記ＳＯＩ層を貫通させるステップと、
を備える、
請求項９記載の半導体装置の製造方法。
【請求項１１】  前記ステップ(b)の後、
(f)前記複数のトレンチの下方の前記ＳＯＩ層に不純物を導入して高濃度領域を形成するステップをさらに備える、
請求項９あるいは請求項１０記載の半導体装置の製造方法。
【請求項１２】  (a)半導体基板、埋め込み絶縁層及びシリコン層からなるＳＯＩ構造のＳＯＩ基板を準備するステップと、
(b)前記シリコン層を選択的に除去し貫通させ貫通部を設けるステップと、
(c)前記シリコン層の前記貫通部に前記シリコン層の表面から突出するように第１の絶縁膜を埋め込むとともに、前記シリコン層上に第２の絶縁膜を選択的に形成するステップと、
(d)前記第２の絶縁膜が形成されていない前記シリコン層の表面から上方にかけてエピタキシャル成長させてエピタキシャル成長層を形成するステップとを備え、前記シリコン層と前記エピタキシャル成長層とによりＳＯＩ層が構成され、前記第２絶縁膜とその下方の前記シリコン層とにより部分分離領域が構成され、前記第１の絶縁膜により完全分離領域が構成され、
(e)前記部分分離領域あるいは前記完全分離領域によって素子分離される複数の素子形成領域それぞれに所定の素子を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項１３】  前記ステップ(d)は、
(d-1)前記ＳＯＩ層の上層部に不純物濃度分布のピークが存在し、かつチャネリング現象が生じるように所定の導電型の不純物を導入して前記所定の素子の活性領域を形成するステップを含む、
請求項８記載の半導体装置の製造方法。
【請求項１４】  (a)半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するステップと、
(b)前記ＳＯＩ層を選択的に表面から貫通させて少なくとも１つの第１のトレンチを形成するステップと、
(c)前記ＳＯＩ層を選択的に表面から貫通させることなく複数の第２のトレンチを形成するステップとを備え、前記複数の第２のトレンチ間の前記ＳＯＩ層の領域が複数の素子形成領域となり、前記複数の第２のトレンチは複合トレンチと非貫通トレンチとを含み、前記複合トレンチは前記少なくとも１つの第１のトレンチを含んで前記少なくとも１つの第１のトレンチの形成幅より広く形成されることにより、前記第１のトレンチ形成部である貫通部と前記第１のトレンチ形成部以外の非貫通部とからなり、前記非貫通トレンチは前記少なくとも１つの第１のトレンチを含まずに非貫通部のみで形成され、
(d)前記複合トレンチ及び非貫通トレンチそれぞれに絶縁膜を埋めるステップとをさらに備え、前記複合トレンチの前記非貫通部の絶縁膜及び前記非貫通部下の前記ＳＯＩ層よりなる部分分離部と前記貫通部の絶縁膜よりなる完全分離部とから複合分離領域が構成され、前記非貫通トレンチ内の絶縁膜とその下方の前記ＳＯＩ層とにより部分分離領域が構成され、
(e)前記複数の素子形成領域それぞれに所定の素子を形成するステップをさらに備える、
半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造を呈しており、前記ＳＯＩ層に設けられ、各々に所定の素子が形成される複数の素子形成領域と、前記ＳＯＩ層に設けられ、前記複数の素子形成領域間を絶縁素子分離する素子分離領域と、前記ＳＯＩ層に設けられ、外部から電位固定可能なボディー領域とを備え、前記素子分離領域のうち少なくとも一部の領域は、上層部に設けられた部分絶縁領域と下層部に存在する前記ＳＯＩ層の一部である半導体領域とから構成される部分分離領域を含み、前記半導体領域は、前記複数の前記素子形成領域のうちの少なくとも１つの素子形成領域及び前記ボディー領域と接して形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
請求項６記載の半導体装置において、前記素子分離領域は前記ＳＯＩ層を貫通した完全絶縁領域を有する完全分離領域を含み、前記複数の素子形成領域は互いに隣接して形成される入出力ＮＭＯＳトランジスタ形成領域及び入出力ＰＭＯＳトランジスタ形成領域を含み、前記完全分離領域は少なくとも前記入出力ＮＭＯＳトランジスタ形成領域と前記入出力ＰＭＯＳトランジスタ形成領域との境界近傍領域に形成される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
請求項７記載の半導体装置において、前記素子形成領域は入出力ＮＭＯＳトランジスタ形成領域あるいは入出力ＰＭＯＳトランジスタ形成領域と隣接して形成される内部回路形成領域をさらに含み、前記完全分離領域は、前記入出力ＮＭＯＳトランジスタ形成領域及び前記入出力ＰＭＯＳトランジスタ形成領域のうち前記内部回路形成領域と隣接配置された領域と前記内部回路形成領域との境界近傍領域にさらに形成される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】削除
【補正の内容】
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【補正の内容】
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】削除
【補正の内容】
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】削除
【補正の内容】
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】削除
【補正の内容】
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】削除
【補正の内容】
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】削除
【補正の内容】
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】削除
【補正の内容】
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
この発明に係る請求項８記載の半導体装置の製造方法は、(a)半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するステップと、(b)前記ＳＯＩ層を選択的に表面から貫通させることなく除去して、複数のトレンチを形成するステップとを備え、前記複数のトレンチ間の前記ＳＯＩ層の領域が複数の素子形成領域となり、(c)前記複数のトレンチそれぞれに絶縁膜を埋めるステップとをさらに備え、前記複数のトレンチのうち少なくとも１つのトレンチ内の絶縁膜と前記少なくとも１つのトレンチ下の前記ＳＯＩ層とにより部分分離領域が構成され、(d)前記複数の素子形成領域それぞれに所定の素子を形成するステップをさらに備えている。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
請求項９記載の半導体装置の製造方法において、前記複数のトレンチは第１及び第２のトレンチを含み、前記少なくとも１つのトレンチは前記第１のトレンチを含み、前記ステップ(b)の後、ステップ(c)の前に、(e)前記第１及び第２のトレンチのうち、前記第２のトレンチの底部から前記ＳＯＩ層をさらに除去して、前記ＳＯＩ層を貫通させるステップをさらに備え、前記ステップ(c)によって、前記第１のトレンチ内の絶縁膜と前記第１のトレンチ下の前記ＳＯＩ層とにより前記部分分離領域が構成され、前記ＳＯＩ層を貫通した前記第２のトレンチ内の絶縁膜により完全分離領域が構成される。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
請求項１０記載の半導体装置の製造方法において、前記第２のトレンチの形成幅は前記第１のトレンチの形成幅より広く、前記ステップ(b)は、(b-1)前記第１のトレンチの底面は塞がり、第２のトレンチの底面の中心部は露出する程度に、前記第１及び第２のトレンチそれぞれの側面に側壁体を形成するステップと、(b-2)前記側壁体をマスクとして前記第２のトレンチの中心部下の前記ＳＯＩ層を貫通させるステップとを備える。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
請求項１１記載の半導体装置の製造方法において、前記ステップ(b)の後、(f)前記複数のトレンチの下方の前記ＳＯＩ層に不純物を導入して高濃度領域を形成するステップをさらに備える。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
請求項１２記載の半導体装置の製造方法は、(a)半導体基板、埋め込み絶縁層及びシリコン層からなるＳＯＩ構造のＳＯＩ基板を準備するステップと、(b)前記シリコン層を選択的に除去し貫通させ貫通部を設けるステップと、(c)前記シリコン層の前記貫通部に前記シリコン層の表面から突出するように第１の絶縁膜を埋め込むとともに、前記シリコン層上に第２の絶縁膜を選択的に形成するステップと、(d)前記第２の絶縁膜が形成されていない前記シリコン層の表面から上方にかけてエピタキシャル成長させてエピタキシャル成長層を形成するステップとを備え、前記シリコン層と前記エピタキシャル成長層とによりＳＯＩ層が構成され、前記第２絶縁膜とその下方の前記シリコン層とにより部分分離領域が構成され、前記第１の絶縁膜により完全分離領域が構成され、(e)前記部分分離領域あるいは前記完全分離領域によって素子分離される複数の素子形成領域それぞれに所定の素子を形成するステップをさらに備えている。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】削除
【補正の内容】
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】削除
【補正の内容】
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】削除
【補正の内容】
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
請求項１３記載の半導体装置の製造方法において、前記ステップ(d)は、(d-1)前記ＳＯＩ層の上層部に不純物濃度分布のピークが存在し、かつチャネリング現象が生じるように所定の導電型の不純物を導入して前記所定の素子の活性領域を形成するステップを含む。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
この発明に係る請求項１４記載の半導体装置の製造方法は、(a)半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造のＳＯＩ基板を準備するステップと、(b)前記ＳＯＩ層を選択的に表面から貫通させて少なくとも１つの第１のトレンチを形成するステップと、(c)前記ＳＯＩ層を選択的に表面から貫通させることなく複数の第２のトレンチを形成するステップとを備え、前記複数の第２のトレンチ間の前記ＳＯＩ層の領域が複数の素子形成領域となり、前記複数の第２のトレンチは複合トレンチと非貫通トレンチとを含み、前記複合トレンチは前記少なくとも１つの第１のトレンチを含んで前記少なくとも１つの第１のトレンチの形成幅より広く形成されることにより、前記第１のトレンチ形成部である貫通部と前記第１のトレンチ形成部以外の非貫通部とからなり、前記非貫通トレンチは前記少なくとも１つの第１のトレンチを含まずに非貫通部のみで形成され、(d)前記複合トレンチ及び非貫通トレンチそれぞれに絶縁膜を埋めるステップとをさらに備え、前記複合トレンチの前記非貫通部の絶縁膜及び前記非貫通部下の前記ＳＯＩ層よりなる部分分離部と前記貫通部の絶縁膜よりなる完全分離部とから複合分離領域が構成され、前記非貫通トレンチ内の絶縁膜とその下方の前記ＳＯＩ層とにより部分分離領域が構成され、(e)前記複数の素子形成領域それぞれに所定の素子を形成するステップをさらに備えている。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】削除
【補正の内容】
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
そして、素子分離用の部分酸化膜３１の下部にはチャネル形成領域と同じ導電型のウェル領域１１，１２（たとえば１０17〜５・１０18／ｃｍ3の不純物濃度、不純物濃度はチャネル形成領域と同じかそれ以上、濃度が高いほどパンチスルーが防止でき分離性能は良くなる）が設けられている。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
＜第２の態様＞
これを避けるためには、図６に示す第２の態様に示すように、形成深さがＳＯＩ層３の膜厚より十分に浅いドレイン領域５ｓ及びソース領域６ｓを形成する方が好ましい。すなわち、部分酸化膜３１の下面よりもドレイン領域５ｓ及びソース領域６ｓを浅く形成すると良い。図６のように、形成深さの浅いドレイン領域５ｓ及びソース領域６ｓを形成するためには、低エネルギーイオン注入によってソース、ドレイン領域６ｓ，５ｓを形成すればよい。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
なぜならば、ビルトイン状態で、ソース／ドレイン空乏層が埋め込み酸化膜２まで到達するため、ソース／ドレイン領域６ｓ／５ｓとウェル領域１１（１２）との接合容量の低減化を図りながら、部分酸化膜３１及びウェル領域１１（１２）による部分分離領域による分離特性の向上が図れるからである。
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
次に、図１１に示すように、５００ｎｍ程度の酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜４１の除去を行うことにより、部分酸化膜３１及びその下のＳＯＩ層３（ウェル領域）と完全酸化膜３２とが選択的に形成された構造を得ることができる。このように、ＣＭＰ処理による酸化膜を研磨することにより、部分酸化膜３１及び完全酸化膜３２の上面を凹凸なく均一に形成することができる。なお、図９の構造を得た後、図１２で示すイオン注入を行った場合は、図１３に示すように、部分酸化膜３１下に高濃度ウェル領域５２が形成されることになる。高濃度ウェル領域５２により安定性良く基板電位固定することができる。
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
以下、既存の方法で、ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタを形成することにより、図５で示した第１の態様のＳＯＩ構造、あるいは図６で示した第２の態様のＳＯＩ構造を得ることができる。
【手続補正５１】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
以下、既存の方法で、ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタを形成することにより、図５で示した第１の態様のＳＯＩ構造、あるいは図６で示した第２の態様のＳＯＩ構造を得ることができる。
【手続補正５２】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
＜製造方法（その６）（第３の態様）＞
製造方法の極端な例として、部分分離により素子分離されたトランジスタのゲート電極形成後、あるいはコンタクトや配線工程などの後工程の実施段階で、部分分離領域をＳＯＩ層３を貫通するようにエッチング除去し、その後酸化膜を埋め込んで完全分離領域に変更することも可能である。
【手続補正５３】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
以下、既存の方法で、ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタを形成することにより、図３２で示したＳＯＩ構造を得ることができる。
【手続補正５４】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正の内容】
【０１４７】
このように、低誘電率膜７６の底面及び側面にシリコン酸化膜７８を形成するのは、シリコン（ドレイン領域５、ソース領域６、ウェル領域１１，１２等）との界面に生じる欠陥や界面電荷の発生を確実に抑制するためである。なお、シリコン酸化膜７８は熱酸化法やＣＶＤ法を用いて形成される。
【手続補正５５】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
このように、低誘電率膜７７の側面にシリコン酸化膜７９を形成するのは、チャネル形成領域７が存在する側面方向のシリコン（ドレイン領域５、ソース領域６）との界面に生じる欠陥や界面電荷の発生を確実に抑制することを主眼としたためである。
【手続補正５６】
【補正対象書類名】明細書
【補正対象項目名】０１８６
【補正方法】変更
【補正の内容】
【０１８６】
さらに、部分分離領域１１３をＰＭＯＳ活性領域１０１、ＰＭＯＳボディーコンタクト領域１０２、ｎウェル領域１０４、ＮＭＯＳ活性領域１１１及びＮＭＯＳボディーコンタクト領域１１２以外の領域にｎウェル領域１０４に連続して形成されるように設定することにより、完全分離領域１０５及び部分分離領域１１３からなる複合分離領域を設計することができる。
【手続補正５７】
【補正対象書類名】明細書
【補正対象項目名】０１９８
【補正方法】変更
【補正の内容】
【０１９８】
この回路例では、ＰＭＯＳトランジスタＱ３及びＱ１３が出力ＰＭＯＳ領域１１９に形成され、ＮＭＯＳトランジスタＱ４及びＱ１４が出力ＮＭＯＳ領域１０９に形成される。
【手続補正５８】
【補正対象書類名】明細書
【補正対象項目名】０２００
【補正方法】変更
【補正の内容】
【０２００】
また、実施の形態８の第１の態様はＮＭＯＳ領域，ＰＭＯＳ領域間の全領域に完全分離領域を設けるのではなく、入出力ＮＭＯＳ領域，入出力ＰＭＯＳ領域の境界近傍領域のみに完全分離領域１１４を設けることにより、ラッチアップ現象を効果的に抑制しながら、回路形成面積の増大を最小限に抑えることができる。
【手続補正５９】
【補正対象書類名】明細書
【補正対象項目名】０２０１
【補正方法】変更
【補正の内容】
【０２０１】
＜第２の態様＞
なお、入出力ＮＭＯＳ領域１０６，入出力ＰＭＯＳ領域１１６間の完全分離は、図６５のように、入出力ＮＭＯＳ領域１０６，入出力ＰＭＯＳ領域１１６間の境界近傍領域のみに設けてる以外に、図６８に示す第２の態様のように、入出力ＮＭＯＳ領域１０６及び入出力ＰＭＯＳ領域１１６を完全に囲うように完全分離領域１１５を形成してもよい。
【手続補正６０】
【補正対象書類名】明細書
【補正対象項目名】０２０７
【補正方法】変更
【補正の内容】
【０２０７】
したがって、ＮＭＯＳ領域１２６とＰＭＯＳ領域１３６との境界近傍領域は、図７１に示すように、ＮＭＯＳ領域１２６は酸化膜５４とウェル領域１６９とによる部分分離領域１２７で周囲と分離されるのに対し、ＰＭＯＳ領域１３６は酸化膜５４のみによる完全分離領域１２０で周囲と分離される。
【手続補正６１】
【補正対象書類名】明細書
【補正対象項目名】０２０９
【補正方法】変更
【補正の内容】
【０２０９】
また、基板浮遊効果がＮＭＯＳトランジスタに比べて穏やかなＰＭＯＳトランジスタは、周辺の一部に完全分離領域を形成しても大きな悪影響はなく、ＮＭＯＳ領域１２６，ＰＭＯＳ領域１３６間を完全分離領域１２０によって絶縁分離しながら面積効率を高めた配置となり、レイアウトに余裕がない場合等に有効となる。
【手続補正６２】
【補正対象書類名】明細書
【補正対象項目名】０２２４
【補正方法】変更
【補正の内容】
【０２２４】
実施の形態１０の第２の態様では、入出力ＮＭＯＳ領域１５１及び入出力ＰＭＯＳ領域１５２それぞれの部分分離領域１２７Ａ及び１３７Ａをｐ+ボディ領域１４６及びｎ+ボディ領域１４７で囲うことにより、サージの影響でウェル領域の電位が上昇して生じるラッチアップ現象を抑制することができる。
【手続補正６３】
【補正対象書類名】明細書
【補正対象項目名】０２４７
【補正方法】変更
【補正の内容】
【０２４７】
そして、第２の態様は、図８０及び図８１のように、ソース領域１５４及びボディー領域１６４を隣接して形成できる分、集積度の向上を図ることができる。
【手続補正６４】
【補正対象書類名】明細書
【補正対象項目名】０２４８
【補正方法】変更
【補正の内容】
【０２４８】
＜第３の態様＞
図８２に示すように、部分分離領域１６１と隣接し、通常ソース領域１５４となる部分の一部にボディー領域１６４を設け、ソース領域１５４上にコンタクト１６５を設けても、第２の態様と同等の効果を奏する。
【手続補正６５】
【補正対象書類名】明細書
【補正対象項目名】０２４９
【補正方法】変更
【補正の内容】
【０２４９】
さらに、第３の態様は、図８２のように、ソース領域１５４となる領域内にボディー領域１６４を完全重複して形成できる分、第１及び第２の態様以上に集積度の向上を図ることができる。
【手続補正６６】
【補正対象書類名】明細書
【補正対象項目名】０２５２
【補正方法】変更
【補正の内容】
【０２５２】
なお、製造方法としては、酸化膜１７３下にｐ-のウェル領域形成後、斜め回転注入でボロンやＢＦ2をウェル領域に達すように注入すれば、図８３で示すように、ｐ領域１７４，１７５を形成することができる。
【手続補正６７】
【補正対象書類名】明細書
【補正対象項目名】０２５５
【補正方法】変更
【補正の内容】
【０２５５】
このとき、図８４の右側に示すように、ドレイン領域１８３及びソース領域１８４の不純物濃度プロファイルと、ウェル領域１８２の不純物濃度プロファイルとの比較した場合、ウェル領域１８２の不純物濃度ピークがドレイン領域１８３及びソース領域１８４の不純物濃度ピークよりＳＯＩ層３の表面からの深さが深くなるように設定する。
【手続補正６８】
【補正対象書類名】明細書
【補正対象項目名】０２８８
【補正方法】変更
【補正の内容】
【０２８８】
ＤＴ−ＭＯＳ領域２２５，２２６はそれぞれｐ型のウェル領域２３１（部分分離領域２３０）内にｎ+のＮＭＯＳ活性領域２３２とｐ+のボディー領域２３４とを設け、ＮＭＯＳ活性領域２３２はコンタクト２３８を介して配線層２３９に接続するとともに、ＮＭＯＳ活性領域２３２の中心部に設けられるゲート電極２３３はコンタクト２３５（ゲートコンタクト）を介して配線層２３７に電気的に接続され、ボディー領域２３４はコンタクト２３６（ボディーコンタクト）を介して配線層２３７に電気的に接続される。
【手続補正６９】
【補正対象書類名】明細書
【補正対象項目名】０３０４
【補正方法】変更
【補正の内容】
【０３０４】
このように、フィールドトランジスタＱ３１によって外部入力端子Ｐ１，接地レベル間に保護回路を設け、フィールドトランジスタＱ３３によって電源，接地レベル間の寄生ダイオードパスを設けている。
【手続補正７０】
【補正対象書類名】明細書
【補正対象項目名】０３１２
【補正方法】変更
【補正の内容】
【０３１２】
＜その他＞
なお、フィールドトランジスタのソース／ドレイン領域（ｎ+領域２６１，２６２）を埋め込み酸化膜２に到達させることなく、空乏層が埋め込み酸化膜２に到達するレベルの深さに形成しても良い。
【手続補正７１】
【補正対象書類名】明細書
【補正対象項目名】０３２４
【補正方法】削除
【補正の内容】
【手続補正７２】
【補正対象書類名】明細書
【補正対象項目名】０３２５
【補正方法】削除
【補正の内容】
【手続補正７３】
【補正対象書類名】明細書
【補正対象項目名】０３２６
【補正方法】削除
【補正の内容】
【手続補正７４】
【補正対象書類名】明細書
【補正対象項目名】０３２７
【補正方法】削除
【補正の内容】
【手続補正７５】
【補正対象書類名】明細書
【補正対象項目名】０３２８
【補正方法】削除
【補正の内容】
【手続補正７６】
【補正対象書類名】明細書
【補正対象項目名】０３２９
【補正方法】削除
【補正の内容】
【手続補正７７】
【補正対象書類名】明細書
【補正対象項目名】０３３０
【補正方法】削除
【補正の内容】
【手続補正７８】
【補正対象書類名】明細書
【補正対象項目名】０３３１
【補正方法】削除
【補正の内容】
【手続補正７９】
【補正対象書類名】明細書
【補正対象項目名】０３３２
【補正方法】削除
【補正の内容】
【手続補正８０】
【補正対象書類名】明細書
【補正対象項目名】０３３３
【補正方法】削除
【補正の内容】
【手続補正８１】
【補正対象書類名】明細書
【補正対象項目名】０３３４
【補正方法】削除
【補正の内容】
【手続補正８２】
【補正対象書類名】明細書
【補正対象項目名】０３３５
【補正方法】削除
【補正の内容】
【手続補正８３】
【補正対象書類名】明細書
【補正対象項目名】０３３６
【補正方法】削除
【補正の内容】
【手続補正８４】
【補正対象書類名】明細書
【補正対象項目名】０３３７
【補正方法】変更
【補正の内容】
【０３３７】
請求項６記載の半導体装置の完全分離領域は少なくとも入出力ＮＭＯＳトランジスタ形成領域と入出力ＰＭＯＳトランジスタ形成領域との境界近傍領域に形成されるため、ラッチアップ現象を効果的に抑制することができる。
【手続補正８５】
【補正対象書類名】明細書
【補正対象項目名】０３３８
【補正方法】変更
【補正の内容】
【０３３８】
請求項７記載の半導体装置の完全分離領域は、入出力用トランジスタ形成領域と内部回路形成領域との間の境界近傍領域にさらに形成されるため、ノイズ影響を受けやすい入出力用トランジスタ形成領域の影響を内部回路形成領域から完全に遮断することができる。
【手続補正８６】
【補正対象書類名】明細書
【補正対象項目名】０３３９
【補正方法】削除
【補正の内容】
【手続補正８７】
【補正対象書類名】明細書
【補正対象項目名】０３４０
【補正方法】削除
【補正の内容】
【手続補正８８】
【補正対象書類名】明細書
【補正対象項目名】０３４１
【補正方法】削除
【補正の内容】
【手続補正８９】
【補正対象書類名】明細書
【補正対象項目名】０３４２
【補正方法】削除
【補正の内容】
【手続補正９０】
【補正対象書類名】明細書
【補正対象項目名】０３４３
【補正方法】削除
【補正の内容】
【手続補正９１】
【補正対象書類名】明細書
【補正対象項目名】０３４４
【補正方法】削除
【補正の内容】
【手続補正９２】
【補正対象書類名】明細書
【補正対象項目名】０３４５
【補正方法】削除
【補正の内容】
【手続補正９３】
【補正対象書類名】明細書
【補正対象項目名】０３４６
【補正方法】削除
【補正の内容】
【手続補正９４】
【補正対象書類名】明細書
【補正対象項目名】０３４７
【補正方法】削除
【補正の内容】
【手続補正９５】
【補正対象書類名】明細書
【補正対象項目名】０３４８
【補正方法】削除
【補正の内容】
【手続補正９６】
【補正対象書類名】明細書
【補正対象項目名】０３４９
【補正方法】削除
【補正の内容】
【手続補正９７】
【補正対象書類名】明細書
【補正対象項目名】０３５０
【補正方法】削除
【補正の内容】
【手続補正９８】
【補正対象書類名】明細書
【補正対象項目名】０３５１
【補正方法】削除
【補正の内容】
【手続補正９９】
【補正対象書類名】明細書
【補正対象項目名】０３５２
【補正方法】削除
【補正の内容】
【手続補正１００】
【補正対象書類名】明細書
【補正対象項目名】０３５３
【補正方法】削除
【補正の内容】
【手続補正１０１】
【補正対象書類名】明細書
【補正対象項目名】０３５４
【補正方法】削除
【補正の内容】
【手続補正１０２】
【補正対象書類名】明細書
【補正対象項目名】０３５５
【補正方法】削除
【補正の内容】
【手続補正１０３】
【補正対象書類名】明細書
【補正対象項目名】０３５６
【補正方法】削除
【補正の内容】
【手続補正１０４】
【補正対象書類名】明細書
【補正対象項目名】０３５７
【補正方法】変更
【補正の内容】
【０３５７】
この発明に係る請求項８記載の半導体装置の製造方法によって形成される半導体装置において、複数の素子形成領域のうち、少なくとも１つのトレンチ内の絶縁膜とその下方のＳＯＩ層とによって素子分される素子形成領域に対し、基板浮遊効果を抑えた素子分離がなされる。
【手続補正１０５】
【補正対象書類名】明細書
【補正対象項目名】０３５８
【補正方法】変更
【補正の内容】
【０３５８】
請求項９記載の半導体装置の製造方法によって形成される複数の素子形成領域は、第１のトレンチ内の絶縁膜とその下方のＳＯＩ層とによって基板浮遊効果を抑えた素子分離がなされるとともに、ＳＯＩ層を貫通した第２のトレンチ内の絶縁膜によって完全な素子分離がなされる。
【手続補正１０６】
【補正対象書類名】明細書
【補正対象項目名】０３５９
【補正方法】変更
【補正の内容】
【０３５９】
請求項１０記載の半導体装置の製造方法は、第１及び第２のトレンチ間の形成幅の違いを利用して、側壁体をマスクとして第２のトレンチの中心部下のＳＯＩ層を貫通させることにより、レジストを用いることなく部分分離領域と完全分離領域とを選択的に形成することができる。
【手続補正１０７】
【補正対象書類名】明細書
【補正対象項目名】０３６０
【補正方法】変更
【補正の内容】
【０３６０】
請求項１１記載の半導体装置の製造方法は、複数のトレンチの下方のＳＯＩ層に不純物を導入して高濃度領域を形成することにより、高濃度領域を介して高濃度領域に接する素子形成領域を安定性良く電位固定することができる。
【手続補正１０８】
【補正対象書類名】明細書
【補正対象項目名】０３６１
【補正方法】変更
【補正の内容】
【０３６１】
この発明に係る請求項１２記載の半導体装置の製造方法は、シリコン層とエピタキシャル成長層とによりＳＯＩ層を構成するため、結晶性の良いＳＯＩ層を形成することができる。
【手続補正１０９】
【補正対象書類名】明細書
【補正対象項目名】０３６２
【補正方法】削除
【補正の内容】
【手続補正１１０】
【補正対象書類名】明細書
【補正対象項目名】０３６３
【補正方法】削除
【補正の内容】
【手続補正１１１】
【補正対象書類名】明細書
【補正対象項目名】０３６４
【補正方法】削除
【補正の内容】
【手続補正１１２】
【補正対象書類名】明細書
【補正対象項目名】０３６５
【補正方法】削除
【補正の内容】
【手続補正１１３】
【補正対象書類名】明細書
【補正対象項目名】０３６６
【補正方法】削除
【補正の内容】
【手続補正１１４】
【補正対象書類名】明細書
【補正対象項目名】０３６７
【補正方法】変更
【補正の内容】
【０３６７】
請求項１３記載の半導体装置の製造方法のステップ(d)は、ＳＯＩ層の上層部に濃度分布のピークが存在し、かつチャネリング現象が生じるように所定の導電型の不純物を導入して所定の素子の活性領域を形成するステップを含むため、ＳＯＩ層の上層部に不純物濃度のピークを存在させながら、チャネリング現象により埋め込み絶縁膜の表面にかけて不純物が分布する所定の素子の活性領域を得ることができる。
【手続補正１１５】
【補正対象書類名】明細書
【補正対象項目名】０３６８
【補正方法】変更
【補正の内容】
【０３６８】
この発明における請求項１４記載の半導体装置の製造方法は、ステップ(b)，(c)を行うことにより、複合分離領域用の複合トレンチと部分分離領域用の非貫通トレンチとを同時に形成することができる。
【手続補正１１６】
【補正対象書類名】明細書
【補正対象項目名】０３６９
【補正方法】削除
【補正の内容】
【手続補正１１７】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】  この発明の実施の形態１であるＳＯＩ構造の半導体装置の第１の態様を示す断面図である。
【図２】  実施の形態１の第１の態様を示す断面図である。
【図３】  実施の形態１の第１の態様の平面図である。
【図４】  実施の形態１の第２の態様の構造を示す断面図である。
【図５】  実施の形態２の第１の態様を示す断面図である。
【図６】  実施の形態２の第２の態様を示す断面図である。
【図７】  実施の形態２の第３の態様を示す断面図である。
【図８】  実施の形態２における素子分離工程（その１）を示す断面図である。
【図９】  実施の形態２における素子分離工程（その１）を示す断面図である。
【図１０】  実施の形態２における素子分離工程（その１）を示す断面図である。
【図１１】  実施の形態２における素子分離工程（その１）を示す断面図である。
【図１２】  高濃度ウェル領域形成工程を示す断面図である。
【図１３】  高濃度ウェル領域形成工程を示す断面図である。
【図１４】  実施の形態２における素子分離工程（その２）を示す断面図である。
【図１５】  実施の形態２における素子分離工程（その２）を示す断面図である。
【図１６】  実施の形態２における素子分離工程（その２）を示す断面図である。
【図１７】  実施の形態２における素子分離工程（その２）を示す断面図である。
【図１８】  実施の形態２における素子分離工程（その２）を示す断面図である。
【図１９】  実施の形態２における素子分離工程（その３）を示す断面図である。
【図２０】  実施の形態２における素子分離工程（その３）を示す断面図である。
【図２１】  実施の形態２における素子分離工程（その３）を示す断面図である。
【図２２】  実施の形態２における素子分離工程（その３）を示す断面図である。
【図２３】  実施の形態２における素子分離工程（その４）を示す断面図である。
【図２４】  実施の形態２における素子分離工程（その４）を示す断面図である。
【図２５】  実施の形態２における素子分離工程（その４）を示す断面図である。
【図２６】  実施の形態２における素子分離工程（その４）を示す断面図である。
【図２７】  実施の形態２における素子分離工程（その４）を示す断面図である。
【図２８】  実施の形態３の第１の態様を示す断面図である。
【図２９】  実施の形態３の第２の態様を示す断面図である。
【図３０】  実施の形態４のＳＯＩ構造を示す断面図である。
【図３１】  実施の形態４のＳＯＩ構造を示す断面図である。
【図３２】  実施の形態４の他のＳＯＩ構造を示す断面図である。
【図３３】  実施の形態４における素子分離工程を示す断面図である。
【図３４】  実施の形態４における素子分離工程を示す断面図である。
【図３５】  実施の形態４における素子分離工程を示す断面図である。
【図３６】  実施の形態４における素子分離工程を示す断面図である。
【図３７】  実施の形態４における素子分離工程を示す断面図である。
【図３８】  実施の形態５の第１の態様を示す断面図である。
【図３９】  実施の形態５の第２の態様を示す断面図である。
【図４０】  実施の形態５の第３の態様を示す断面図である。
【図４１】  実施の形態６の第１の態様を示す断面図である。
【図４２】  実施の形態６の第２の態様を示す断面図である。
【図４３】  実施の形態６における接続領域形成工程（その１）を示す断面図である。
【図４４】  実施の形態６における接続領域形成工程（その１）を示す断面図である。
【図４５】  実施の形態６における接続領域形成工程（その１）を示す断面図である。
【図４６】  実施の形態６における接続領域形成工程（その２）を示す断面図である。
【図４７】  実施の形態６における接続領域形成工程（その２）を示す断面図である。
【図４８】  実施の形態６における接続領域形成工程（その２）を示す断面図である。
【図４９】  実施の形態６における接続領域形成工程（その３）を示す断面図である。
【図５０】  実施の形態６における接続領域形成工程（その３）を示す断面図である。
【図５１】  実施の形態６における接続領域形成工程（その３）を示す断面図である。
【図５２】  実施の形態６の第３の態様を示す断面図である。
【図５３】  実施の形態６の第４の態様を示す断面図である。
【図５４】  実施の形態６の第５の態様を示す断面図である。
【図５５】  実施の形態２の第４の態様を示す断面図である。
【図５６】  実施の形態２の第５の態様を示す断面図である。
【図５７】  実施の形態２の第６の態様を示す断面図である。
【図５８】  実施の形態２における素子分離工程（その５）を示す断面図である。
【図５９】  実施の形態２における素子分離工程（その５）を示す断面図である。
【図６０】  実施の形態２における素子分離工程（その５）を示す断面図である。
【図６１】  実施の形態２における素子分離工程（その５）を示す断面図である。
【図６２】  実施の形態２における素子分離工程（その５）を示す断面図である。
【図６３】  実施の形態７による完全分離領域の設定方法を示す説明図である。
【図６４】  ラッチアップ現象説明用の説明図である。
【図６５】  実施の形態８の第１の態様を示す断面図である。
【図６６】  入力回路の一例を示す回路図である。
【図６７】  出力回路の一例を示す回路図である。
【図６８】  実施の形態８の第２の態様を示す断面図である。
【図６９】  実施の形態８の第３の態様を示す平面図である。
【図７０】  実施の形態９の第１の態様を示す平面図である。
【図７１】  図７０のＡ−Ａ断面を示す断面図である。
【図７２】  実施の形態９の第２の態様を示す平面図である。
【図７３】  図７２のＢ−Ｂ断面を示す断面図である。
【図７４】  実施の形態１０の第１の態様を示す平面図である。
【図７５】  実施の形態１０の第２の態様を示す平面図である。
【図７６】  実施の形態１１の第１の態様を示す平面図である。
【図７７】  実施の形態１１の第２の態様を示す平面図である。
【図７８】  実施の形態１２の第１の態様を示す平面図である。
【図７９】  図７８のＣ−Ｃ断面を示す断面図である。
【図８０】  実施の形態１２の第２の態様を示す平面図である。
【図８１】  図８０のＤ−Ｄ断面を示す断面図である。
【図８２】  実施の形態１２の第３の態様を示す平面図である。
【図８３】  実施の形態１３を示す断面図である。
【図８４】  実施の形態１４の第１の態様の特徴を示す説明図である。
【図８５】  実施の形態１４の第２の態様の特徴を示す説明図である。
【図８６】  実施の形態１５の第１の態様を示す断面図である。
【図８７】  実施の形態１５の第２の態様を示す平面図である。
【図８８】  実施の形態１６の第１の態様を示す断面図である。
【図８９】  実施の形態１６の第２の態様を示す断面図である。
【図９０】  実施の形態１７の第１の態様を示す断面図である。
【図９１】  実施の形態１７の回路構成を示す回路図である。
【図９２】  実施の形態１７の第２の態様を示す断面図である。
【図９３】  実施の形態１８のＤＴ−ＭＯＳを示す平面図である。
【図９４】  実施の形態１９を示す断面図である。
【図９５】  実施の形態２０の第１の態様を示す断面図である。
【図９６】  実施の形態２０のフィールドトランジスタの入力回路への利用例を示す回路図である。
【図９７】  実施の形態２０のフィールドトランジスタの出力回路への利用例を示す回路図である。
【図９８】  実施の形態２０の第２の態様を示す断面図である。
【図９９】  実施の形態２０の第３の態様を示す平面図である。
【図１００】  ドレイン／ソース領域の不純物分布を示す説明図である。
【図１０１】  図７４のＥ−Ｅ断面を示す断面図である。
【図１０２】  従来のＳＯＩ構造の半導体装置を示す断面図である。