(57)【特許請求の範囲】
【請求項１】
マイクロ電子機械装置を形成するためのプロセスであって、
基板上に、メタル内部配線を有する一つ以上のトランジスタを形成するステップと、
前記基板上へシリコンゲルマニウムの犠牲層を堆積するステップと、
前記犠牲層の上へシリコンゲルマニウムの構造層を堆積し、前記犠牲層の前記ゲルマニウム含有量は前記構造層の前記ゲルマニウム含有量より多くするステップと、
少なくとも一部の前記犠牲層を除去するステップと、
を含み、
前記犠牲層と前記構造層とを４５０℃以下の温度で堆積する
方法。
【請求項２】
前記犠牲層がＳｉ１−ｘＧｅｘから成り、ここで０．４≦ｘ≦１である、
請求項１に記載の方法。
【請求項３】
前記犠牲層は、過酸化水素と、水酸化アンモニウムと、水とを含む溶液か、或いは、過酸化水素を含む溶液へ曝すことにより除去される、
請求項１に記載の方法。
【請求項４】
前記犠牲層を除去するための溶液は、フッ酸が除去されている、
請求項３に記載の方法。
【請求項５】
前記犠牲層及び前記構造層は、前記一つ以上のトランジスタの上へ堆積する、請求項１に記載の方法。
【請求項６】
Ｓｉ１−ｘＧｅｘからなる前記構造層を堆積する、請求項１に記載の方法。
【請求項７】
前記犠牲層が完全に除去される、請求項１又は６に記載の方法。
【請求項８】
前記一つ以上のトランジスタは、Ｃｕメタライゼーションを用いて形成される、請求項１又は６に記載の方法。
【請求項９】
前記一つ以上のトランジスタは、Ａｌメタライゼーションを用いて形成される、請求項１又は６に記載の方法。
【請求項１０】
前記一つ以上のトランジスタはＭＯＳトランジスタである、請求項１又は６に記載の方法。
【請求項１１】
前記一つ以上のトランジスタはバイポーラトランジスタである、請求項１又は６に記載の方法。
【請求項１２】
前記犠牲層は、ＨＦを含む溶液へ曝すことにより除去される、請求項６に記載の方法。
【請求項１３】
前記犠牲層がＨＦへ曝される前に、アモルファスシリコンを前記基板上へ堆積するステップを更に含む、請求項１２に記載の方法。
【請求項１４】
前記犠牲層がＨＦへ曝される前に、アモルファスシリコンの２つ以上の分離層が前記基板上へ堆積される、請求項１３に記載の方法。
【請求項１５】
前記構造層の前記ゲルマニウムの濃度がその深さに応じて変化する、請求項１に記載の方法。
【請求項１６】
前記構造層を部分的に除去して所望の３次元形状を得るステップを更に含む、請求項１５に記載の方法。
【請求項１７】
前記装置を光デバイスへ組み込むステップを更に含む、請求項１又は６に記載の方法。
【請求項１８】
多結晶シリコンゲルマニウムの前記犠牲層を形成し、前記構造層を低圧化学的気相堆積法により堆積する、請求項６に記載の方法。
【請求項１９】
前記犠牲層と前記構造層は、低温の低圧化学的気相堆積法により堆積される、請求項１、６及び１８のいずれか一項に記載の方法。
【請求項２０】
前記前記一つ以上のトランジスタは、少なくとも二つのトランジスタである、請求項１、６及び１８のいずれか一項に記載の方法。
【請求項２１】
前記構造層は接地面を形成する、請求項１８に記載の方法。
【請求項２２】
前記犠牲層を堆積する前に、前記基板上に０．８＞ｘ＞０．６であるＳｉ１−ｘＧｅｘの接地面層を堆積する、請求項６に記載の方法。
【請求項２３】
基板と、
前記基板上に形成された、メタル内部配線を有する一つ以上のトランジスタと、
前記トランジスタと前記メタル内部配線を含む層上に形成されたシリコンゲルマニウムの犠牲層と、
前記犠牲層の前記ゲルマニウム含有量よりも前記ゲルマニウム含有量が多く、前記犠牲層の上に形成されたシリコンゲルマニウムの構造層と、
を備え、
前記犠牲層と前記構造層とは４５０℃以下の温度で堆積されると共に、少なくとも一部の前記犠牲層が除去されている、
マイクロ電子機械装置。
【請求項２４】
前記犠牲層は一つ以上の犠牲層を備え、
前記構造層は、０＜ｘ≦１であるＳｉ１−ｘＧｅｘの一つ以上の構造層を備える、請求項２３に記載のマイクロ電子機機装置。
【請求項２５】
前記基板がシリコン基板である、請求項２４に記載のマイクロ電子機械装置。
【請求項２６】
前記基板がガラス基板である、請求項２４に記載のマイクロ電子機械装置。
【請求項２７】
前記一つ以上の犠牲層の前記ゲルマニウムの含有量は前記それぞれの構造層の前記ゲルマニウムの含有量よりも多い、請求項２４に記載のマイクロ電子機械装置。
【請求項２８】
前記一つ以上のトランジスタはＭＯＳトランジスタである、請求項２４に記載のマイクロ電子機械装置。
【請求項２９】
前記一つ以上のトランジスタはバイポーラトランジスタである、請求項２４に記載のマイクロ電子機械装置。
【請求項３０】
少なくとも一つの構造層の前記ゲルマニウムの濃度がその深さに応じて変化する、請求項２４に記載のマイクロ電子機械装置。
【請求項３１】
前記少なくとも一つの構造層が所望の３次元形状を有する、請求項２９に記載のマイクロ電子機械装置。
【請求項３２】
光デバイスへ組み込まれる、請求項２３に記載のマイクロ電子機械装置。
【請求項３３】
前記一つ以上の構造層が共振器を形成する、請求項２３に記載のマイクロ電子機械装置。
【請求項３４】
前記一つ以上のトランジスタは、少なくとも二つのトランジスタである、請求項３３に記載のマイクロ電子機械装置。
【請求項３５】
前記一つ以上の構造層は、前記電極配線の前記上側レベルへ電気的に接続される接地面を形成する、請求項３３のマイクロ電子機械装置。
【請求項３６】
前記犠牲層と前記構造層は、前記一つ以上のトランジスタの上へ堆積する、請求項２３のマイクロ電子機械装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
関連出願の相互参照
本出願は、１９９９年１月１５日出願の米国特許仮出願第６０／１１６，０２４号の先願日の特典を請求し、参照して本明細書に組み込む。
【０００２】
発明の分野
本発明はマイクロ電子機械システム（ＭＥＭＳ）に関し、特に、構造膜および犠牲膜を用いるマイクロ構造の製造に関する。
【０００３】
【発明の背景】
表面マイクロ機械加工は、犠牲膜の選択的除去による薄膜マイクロ構造の製作である。１９８０年代以降、低圧化学的気相堆積法（ＬＰＣＶＤ）によって堆積された多結晶シリコン（ポリＳｉ）は、各種用途のための重要なマイクロ構造材料として確立されてきている。普通は、二酸化シリコン（ＳｉＯ2）が犠牲層として用いられ、フッ酸（ＨＦ）がポリＳｉマイクロ機械加工における選択的「リリース」エッチング液として用いられている。例えば内部センサへのポリＳｉの適用が成功したのは、ポリＳｉ膜の優れた機械的性質のためであり、またポリＳｉとＳｉＯ2膜用の堆積装置が広く行き渡って利用できるためであって、その両者は集積回路工場では標準的な材料である。
【０００４】
表面マイクロ構造とマイクロ電子回路をモジュール方式で一体に製作することは、多くの場合、装置性能とコストの観点から有利である。マイクロ電子産業の成熟および集積回路プロセスの複雑さと精緻さを考えると、ＭＥＭＳが、アルミニウム（Ａｌ）メタライゼーション等の従来のメタライゼーションで電子回路が完成した後で製作できることを要望されることが多い。この「最後にＭＥＭＳ」の戦略は、ポリＳｉマイクロ構造では実現できず、なぜなら、ポリＳｉ膜に対する堆積と応力アニール温度が、アルミニウムまたは銅の内部配線にとって余りにも高すぎるからであるが、それでもなお、最後にＭＥＭＳの戦略が要望されることが多い。
【０００５】
従来技術のポリＳｉ集積戦略は、電子回路プロセスを開始する前に、構造膜と犠牲膜の薄膜スタックを製作することである。この「最初にＭＥＭＳ」のアプローチにはいくつかの実用的に不利な点がある。第一に、高度に調整され、複雑な電子的プロセスが、その前のＭＥＭＳ堆積、パターン化およびアニールのステップによって逆に悪影響を及ぼされることがある。この理由のため、商業的電子機器会社が、前処理されたウェーハを開始材料として容認する可能性は低い。第２に、ウェーハ表面の平坦度は、マイクロ機械加工された窪みにＭＥＭＳを製作することによって、または選択的エピタキシを介して追加のシリコンを成長させることによって達成できるＭＥＭＳ薄膜スタックの完成後に修復しなければならない。第３に、構造のリリースは電子回路プロセスの最後に発生し、電子回路がフッ酸エッチング液に対して保護されなければならない。最後に、最初にＭＥＭＳのアプローチは、ＭＥＭＳと電子回路が著しい寄生の抵抗や静電容量の原因となり、それによって装置の性能を低下させる電気的内部配線を用いて互いに隣接して配置されることを必要とする。
【０００６】
【課題を解決するための手段】
一態様では、本発明は、基板上にマイクロ電子機械システムを形成するための方法を特徴とする。この方法は、基板上へシリコンゲルマニウムの犠牲層を堆積するステップ；犠牲層の上へシリコンゲルマニウムの構造層を堆積し、ここで犠牲層のゲルマニウム含有量は、構造層のゲルマニウム含有量より多くするステップ；および少なくとも一部の犠牲層を除去するステップを含む。
【０００７】
別の態様では、本発明は、マイクロ電子機械システム形成のための方法に向けられる。この方法は、基板上へ酸化シリコンの犠牲層を堆積するステップ；犠牲層の上へ、０＜ｘ≦１であるＳｉ1-xＧｅxの構造層を約６５０℃以下の温度で堆積するステップ；および、少なくとも一部の犠牲層を除去するステップを含む。
【０００８】
さらに別の態様では、本発明は、マイクロ電子機械システムを形成するための方法に向けられ、基板上へ多結晶ゲルマニウムの犠牲層を堆積するステップ；犠牲層上へ０＜ｘ≦１であるＳｉ1-xＧｅxの構造層を約６５０℃以下の温度で堆積するステップ；および、少なくとも一部の犠牲層を除去するステップを有している。
【０００９】
別の態様では、本発明は、０．６＜ｘ＜０．８であるＳｉ1-xＧｅxの接地面層を堆積するステップ；接地面層上へ犠牲層を堆積するステップ；犠牲層上へ０＜ｘ≦１であるＳｉ1-xＧｅxの構造層を約６５０℃かそれ以下の温度で堆積するステップ；および、少なくとも一部の犠牲層を除去するステップを有する方法に向けられる。
【００１０】
本発明の種々の実施形態は、一つかそれ以上の下記の特徴を含んでいてもよい。本発明方法は、基板上に一つ以上のトランジスタを形成してもよく、犠牲層と構造層が基板上に堆積される前に、その基板上にトランジスタが形成される。トランジスタは銅メタライゼーションまたはＡｌメタライゼーションを用いて形成してもよい。トランジスタは犠牲層と構造層が基板上に堆積される前に、メタライゼーションせずに形成してもよく、犠牲層と構造層を堆積した後にメタライゼーションする。トランジスタはＭＯＳトランジスタまたはバイポーラトランジスタであってもよい。
【００１１】
犠牲層はＳｉ1-xＧｅxから構成されてもよく、ここで０．４≦ｘ≦１である。犠牲層と構造層は約５５０℃以下の温度で堆積されてもよい。構造層のゲルマニウム濃度はその深さに応じて変化してもよい。プロセスは所望の３次元形状を達成するために構造層の部分を除去してもよい。犠牲層は完全に除去してもよい。犠牲層は、それを過酸化水素、水酸化アンモニウムおよび水、またはＨＦを含む溶液へ曝すことにより除去してもよい。犠牲層をＨＦへ曝す前にアモルファスシリコンを基板上に堆積してもよい。
【００１２】
別の態様では、本発明はマイクロ電子機械システムに向けられる。このシステムは、基板；基板上に形成される、０＜ｘ≦１であるＳｉ1-xＧｅxの一つ以上の構造層；および、基板上に形成される一つ以上のトランジスタを含む。
【００１３】
マイクロ電子機械システムの種々の実施形態は、一つ以上の下記の特徴を含んでもよい。マイクロ電子機械システムはガラスかシリコンの基板を特徴としてもよい。それは、構造層の下に形成される一つ以上のシリコンゲルマニウムの犠牲層の少なくとも各部を含んでいてもよく、その場合、一つ以上の犠牲層のゲルマニウム含有量は、それぞれの構造層のゲルマニウム含有量よりも大きい。装置はまた、構造層の下に形成される酸化シリコンの一つ以上の犠牲層の少なくとも各部を含んでいてもよい。マイクロ電子機械システムにおける一つ以上のトランジスタは、ＭＯＳトランジスタまたはバイポーラトランジスタであってもよい。
【００１４】
マイクロ電子機械システムにおける一つ以上の構造層は、一つ以上のトランジスタの上に堆積される。一つ以上の構造層は、一つ以上のトランジスタのメタル内部配線の上側レベルの上に堆積されてもよい。一つ以上の構造層は、電極配線の上側レベルへ電気的に接続される接地面を含む。一つ以上の構造層は、共振器を形成してもよく、あるいは光デバイスへ組み込んでもよい。
【００１５】
本発明の一つ以上の実施の詳細を添付図面と下記の説明で述べる。本発明の他の特徴、目的および利点は、説明と図面から、および特許請求の範囲から明らかとなろう。
【００１６】
ポリシリコンゲルマニウムを用いる原理的な利点は、ＬＰＣＶＤポリＳｉよりも著しく低い堆積温度にあり；さらには、ドーパント活性化と残留応力アニールステップがたとえ必要であったとしても、ＬＰＣＶＤポリＳｉに対するよりも著しく低い温度で処理できる。実際、インシトゥドープされたｐ型ポリシリコンゲルマニウム（ポリＳｉ(1-x)Ｇｅx）は、アニールステップを必要とせず、なぜなら、それが堆積されたままでの抵抗率、残留応力および応力傾斜は、多くのＭＥＭＳ用途にとって充分に低いからである。インシトゥドープされたｐ型ポリＳｉ(1-x)Ｇｅx膜は、堆積速度を最大にし、かつ膜の抵抗率を最小にするという両方から構造層として用いてもよい。結果として、ポリシリコンゲルマニウム（ポリＳｉ(1-x)Ｇｅx）マイクロ構造は、「最後にＭＥＭＳ」パラダイムを用いて従来技術のマイクロ電子回路の最上部に直接製作できる。ポリＳｉＧｅの最初の層は、電子回路プロセスにおける電極配線のより上側のレベルに直接堆積できる。低い温度にしても性能低下とはならない；すなわち、ポリＳｉ(1-x)Ｇｅxの固有ダンピングパラメータや破壊ひずみ等の機械的特性は、ポリＳｉのそれと同一範囲にある。
【００１７】
ＬＰＣＶＤのポリＳｉ(1-x)Ｇｅx膜の別の利点は、マイクロ構造層と同様にそれらを犠牲層に対して用いてもよいということにある。ゲルマニウムやゲルマニウムに富むポリＳｉＧｅ膜は、少なくとも３０％Ｓｉを含むポリＳｉＧｅ膜に関して、リリースエッチング液として過酸化水素（Ｈ2Ｏ2）を用いることによって選択的にエッチングされる。リリースエッチングとしてのＨＦの除去は、最終ステップを著しく簡略化し、かつプロセスの安全性を高める。過酸化水素は、アルミニウム、酸化物または酸窒化物等のマイクロ電子回路構造の上層を侵さず；結果として、リリースエッチング中に電子回路を保護するための特別なマスキング膜を必要としない。ゲルマニウムに富む膜への過酸化水素の著しい選択性はまた、マイクロ構造層における近接して離間されたエッチングアクセス孔の必要性をなくす。その結果、ＭＥＭＳ設計者は、エッチングアクセス孔が好ましくないマイクロミラーのような用途に対する孔の明いていない平面を作成することができる。
【００１８】
さらに別の利点は、最後にＭＥＭＳの戦略を可能とするポリＳｉ(1-x)Ｇｅx膜を用いることによって、設計者は、装置の集積回路部分に対して任意の集積回路（ＩＣ）工場を利用でき、なぜなら、如何なる修正もマイクロ電子回路プロセスに必要としないからである。
【００１９】
ＳｉＧｅは、ＣＭＯＳデバイスを有するモジュール集積を容易化して例えば、標準的なプロセス手法を用いて、プロセススループットと歩留りを増大し、モールドされたマイクロ構造（ＨＥＸＳＩＬ）製作を改良し、そして新規デバイス設計を可能にすることによって、ＭＥＭＳ技術に革命を引き起こすことを約束する。これらの改良は、経済的に実行可能であり、なぜなら、ＬＰＣＶＤ Ｓｉ加熱炉は別の入力ガスを加えるだけで簡単にＳｉＧｅ加熱炉へ転換できるからである。
【００２０】
本発明の一つ以上の実施の形態の詳細を添付図面と以下の説明で述べる。本発明の他の特徴、目的および利点は、説明と図面から、および特許請求の範囲から明らかとなろう。
【００２１】
種々の図面における同様の参照記号と参照番号は、同様の要素を示す。
【００２２】
【発明の実施の形態】
本発明は、ＭＥＭＳデバイスを製造するために０＜ｘ≦１であるＳｉ1-xＧｅx材料の使用に向けられる。本発明は、現状のマイクロ電子回路と併せてＭＥＭＳ共振器の製造におけるいくつかの代表的な実施の形態、およびプロセスステップの点において説明される。
【００２３】
ポリＳｉＧｅは、ポリＳｉと類似の特性を有する半導体合金材料であるが、実質的により低い温度で処理できる。表１に、ポリＳｉとポリＧｅの種々の特性の比較を示す。
【００２４】
【表１】
0004511739.tif 000002
【００２５】
図１Ａは、並列編成でのＣＭＯＳトランス抵抗増幅器１００およびマイクロ共振器１０５を含むデバイス１２０の平面図を示す。共振器１０５は、構造材料として０＜ｘ≦１であるｐ型Ｓｉ1-xＧｅxを用い、犠牲材料としてＧｅを用いるマイクロ製造装置で製造されたくし型駆動デバイスである。この特別なデバイスでは、ｘ＝０．６４である。共振器のマイクロ構造は、米国特許第５，０２５，３４６号、米国特許第５，４９１，６０４号、米国特許第５，５３７，０８３号、および米国特許第５，８３９，０６２号に記載されている。これらの特許はすべて、本発明出願の譲受人へ譲渡されており、引用して本明細書に組み込まれている。
【００２６】
増幅器１００は一つ以上のトランジスタを含んでもよい。トランジスタは、ＭＯＳまたはバイポーラトランジスタであってもよい。トランジスタは、シリコン基板上に形成されてもよい。
【００２７】
図１Ｂは、デバイス１２０の上に縦列編成された増幅器１００とマイクロ共振器１０５を示す。ＳｉＧｅ膜の低い堆積温度は、マイクロ電子回路完成後のＭＥＭＳ構造の堆積を可能にする。従って、共振器１０５は増幅器１００の上に直接製造できる。この縦列編成は、図１Ａの縦列編成によって固有な内部配線の抵抗と静電容量を減少させながらデバイス性能を強化する。
【００２８】
従来の低圧化学的気相堆積法（ＬＰＣＶＤ）装置を用いて、ゲルマン（ＧｅＨ4）およびシラン（ＳｉＨ4）またはジシラン（Ｓｉ2Ｈ6）の温度分解によりポリＳｉＧｅ膜を等角に堆積することができる。ジシランをシリコン源として用いる膜の堆積は、シランを用いる膜の堆積と比較した場合堆積温度を下げることができる。膜は、約６５０℃以下、約５５０℃以下、または４５０℃以下の温度で堆積してもよい。Ｓｉの堆積はＧｅの存在により触媒作用が行われ、それにより、プロセスが表面反応により制限される場合、膜の堆積速度は、Ｇｅ含有量増加とともに増大する。従って、Ｇｅ含有量を増加することにより堆積温度を下げることができる。５０Å／分を超える堆積速度が、Ｇｅ含有量５０％を超える膜に対しては４７５℃未満の温度で、純Ｇｅに対しては３２５℃を下回る温度で達成できる。
【００２９】
構造層と犠牲層のＧｅ含有量は約３０から１００％までの範囲を取ることができる。しかし以下に説明するように、犠牲Ｓｉ(1-x)Ｇｅ(x)層のＧｅ含有量は、構造層におけるそれよりも大きくする必要がある。
【００３０】
ポリＳｉ1-xＧｅx膜は、堆積中のドーパントのインシトゥまたはイオン注入によるエクストゥ、または拡散とそれに続く熱アニールの結合によって深くドープできる。ｐ型ポリＳｉ1-xＧｅx膜の抵抗率は、キャリア移動とドーパント活性率が増大するため概してＧｅ含有量とともに減少する。しかし、ｎ型膜の抵抗率は、ドーパント活性率における低下のために約４０％を超えるＧｅ含有量とともに増大する。
【００３１】
ポリＳｉ1-xＧｅx膜は、充分に確立されたウェットエッチまたはドライエッチ手法によりパターン化できる。酸化ゲルマニウムは水溶性であり、従ってＧｅに富むポリＳｉ1-xＧｅxは、Ｈ2Ｏ2等の酸化性溶液内でエッチングされる。Ｇｅは、ＨＦ等の非酸化性の酸、および塩基に侵されない。約６０％を超えるＧｅ含有量のＳｉ1-xＧｅx膜は、標準ＲＣＡのＳＣ１クリーンバス（１：１：５ ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ）中で急速にエッチングされる。この溶液を用いて、Ｇｅ含有量とともに指数的に増加する（ＳｉとＳｉＯ2に対する）選択性を有するドープまたは非ドープされたＳｉ1-xＧｅx膜の両方をエッチングできる。ポリＳｉ1-xＧｅx膜は、普通、ウェット洗浄プロセスにおいて用いられる穏やかな酸化性または非酸化性の溶液によって著しく影響されることはない。ポリＳｉ1-xＧｅxは、フッ素ベースのプラズマ中でエッチングされる。ポリＳｉ1-xＧｅx膜のプラズマエッチング速度は、Ｇｅ原子のガス化速度が大きくなるためにＧｅ含有量増加とともに増加する。高いＳｉ1-xＧｅx対Ｓｉエッチング速度比は、反応性イオンエッチングを用いて容易に達成できる。
【００３２】
ＭＥＭＳ製造プロセスのための低い温度計画を維持するために、高出力タングステンハロゲンランプ照射による急速温度アニール（ＲＴＡ）を採用して、ポリＳｉ1-xＧｅx膜の抵抗率を下げることができる。ＧｅはＳｉよりも低いエネルギーバンドギャップを有しているので、Ｓｉよりもさらに高い効率でランプ照射を吸収する。そのより高い吸収係数は、アニール中のＧｅの選択的加熱をもたらす。この特徴を利用して、ポリＳｉ1-xＧｅxまたはポリＧｅのマイクロ構造膜に対して、別の方法の加熱炉アニールで可能な温度より高いアニール温度を実現できる。この選択的なアニール現象は、ＭＥＭＳ製造に必要な温度計画を下げることにおけるポリＳｉ1-xＧｅxまたはポリＧｅマイクロ構造膜の独特な利点である。
【００３３】
図２〜図７を参照すると、例えば増幅器１００等の従来のＣＭＯＳ回路を持つ、例えばマイクロ共振器１０５等の主流のマイクロ構造のモジュール集積化のためのプロセスステップが説明される。開始基板１１０（図２）は、従来のＣＭＯＳまたはＢｉＣＭＯＳトランジスタプロセスを用いて製造されるＮＭＯＳ２１０等のマイクロ電子回路を含んでいる。メタル内部配線２１５は、ＡｌまたはＡｌ合金で形成してもよい。代替として、ＣｕまたはＣｕ合金、または他の標準的な金属により形成されてもよい。内部配線２１５と基板１１０の間にＴｉ／ＴｉＮ（図示しない）等のバリアメタルがあってもよい。内部配線２１５は、深くドープされたｐ+型（Ｐ+）多結晶シリコン（ポリＳｉ）ストラップ２０５へ接続される。
【００３４】
これらの図は、すべての層が明瞭に見えるよう正しい倍率にしていない。いくつかのメタル内部配線層が可能であるが、簡略化のために一つだけが示されている。電子回路は、低い温度で堆積される二酸化シリコン（ＬＴＯ）２２５で不動態化される。ＬＴＯ２２５は化学機械的に研磨されて、平面を達成する。
【００３５】
図３を参照すると、バイア３０５は、ＬＴＯ２２５を貫いてｐ+ポリＳｉ接続ストラップ２０５へ、従来のリソグラフィとエッチングステップを用いて切り込まれている。別の実施の形態では、バイア３０５は、内部配線２１５まで下がって、ｐ+ポリＳｉ接続ストラップ２０５の必要性をなくし、内部配線の抵抗を減らす。
【００３６】
次いで、接地面として作用するｐ+ポリＳｉ1-xＧｅxの層３１０が、堆積され、パターン化される。一実施の形態では、インシトゥドープ膜が用いられる。代替として、接地面３１０は、非ドープ膜を堆積し、次いでそれを当該技術で周知のイオン注入または拡散プロセスによりドープして形成してもよい。０．８＞ｘ＞０．６であるｐ+ポリＳｉ1-xＧｅx材料を接地面３１０として用いることができ、それは、（メタライゼーション電子回路との互換性のため）低いプロセス温度を可能にするようＧｅ含有量が充分高くなければならないからであるが、しかし、接地面が最終的なマイクロ構造リリースエッチングステップに耐えることができるよう高すぎてもいけない。
【００３７】
堆積と予備堆積の種々の条件が、このステップ、およびこの詳細な説明内の別の箇所で説明する他のステップに対して可能である。様々な堆積条件が、説明を目的とするだけのために述べられていることは明白である。他の可能な堆積条件がある一方で、ｐ+ポリＳｉ1-xＧｅx接地面３１０のために下記の堆積条件が提供される：毎分２００標準立方センチメートル（ｓｃｃｍ）Ｓｉ2Ｈ6を、圧力３００ｍＴ、温度４２５℃で２分間流すことによって５ナノメーター未満のアモルファスＳｉ層（図示しない）を予備堆積することである。これは、ｐ+ポリＳｉ1-xＧｅx接地面がＬＴＯ２２５の上に核を作ることを可能にするのに必要である。最終的な接地面の厚さはほぼ５００ナノメータであり、それは、８５ｓｃｃｍＳｉＨ4、９０ｓｃｃｍＧｅＨ4、および５０ｓｃｃｍＢドーパントソースガス（１０％Ｂ2Ｈ6と９０％ＳｉＨ4）を６００ｍＴ、４５０℃で３０分間流すことによって堆積される。
【００３８】
図４は、次いでポリＧｅの犠牲層４０５が堆積され、マイクロ構造の構造層が固定されるべき領域４１０において、ｐ+ポリＳｉ1-xＧｅx接地面３１０まで下に選択的にエッチングされることを示す。内部配線２１５に関する領域４１０の配置は、図示を目的とするのみであって、内部配線のもっと右または左であることができる。犠牲層４０５の堆積条件は次の通りである：予備堆積：５分間、３００ｍＴ、３７５℃、２００ｓｃｃｍＳｉ2Ｈ6であり；堆積：１６５分間、３００ｍＴ、３７５℃、２２０ｓｃｃｍのＧｅＨ4である。
【００３９】
これらの堆積条件は２．７ミクロン厚の犠牲層４０５をもたらす。予備堆積が再び、ＬＴＯ２２５上に堆積できるようポリＧｅに対して必要である。ポリＧｅの代わりにポリＳｉ1-xＧｅxを層４０５の犠牲材料として有することが可能である。しかし、犠牲のポリＳｉ1-xＧｅxは、構造のポリＳｉ1-xＧｅxに対するｘよりも大きなｘを持たなければならない；すなわち、犠牲材料は構造層よりもより高いＧｅ含有量を持たなければならない。これは、より高いＧｅ含有量を有する材料の方が、より低いＧｅ含有量の材料よりも酸化性溶液中でより早くエッチングされる（犠牲となる）からである。
【００４０】
次に、図５において、ｐ+ポリＳｉ1-xＧｅxの構造層５０５が堆積されパターン化される。ｐ+ポリＳｉ1-xＧｅxの層５０５の堆積条件は、次の通りである：予備堆積：２分間、３００ｍＴ、４２５℃、２００ｓｃｃｍＳｉ2Ｈ6であり；堆積：１８０分間、６００ｍＴ、４５０℃、８５ｓｃｃｍＳｉＨ4、９０ｓｃｃｍＧｅＨ4、および５０ｓｃｃｍＢドーパントソースガス（１０％Ｂ2Ｈ6と９０％ＳｉＨ4）である。
【００４１】
堆積された構造層５０５は３ミクロン厚の膜である。再び予備堆積が、構造層５０５をＳｉＯ2上に形成することを可能にする。如何なるＳｉＯ2表面もそうではないが、ポリＳｉ1-xＧｅxは、薄い自然な酸化層（図示しない）を形成できる。
【００４２】
図６を参照すると、次に開口部６１０がパターン化されて、犠牲ポリＳｉ1-xＧｅx層４０５、接地面３１０、および層２２５を貫いてエッチングされる。このステップはメタルボンドパッド６０５を曝露する。従来の表面マイクロ機械加工技術で使用される標準的なリリースエッチング液は、フッ酸（ＨＦ）溶液であり、これはメタルを侵し、故に、マイクロ構造のリリースの前にボンドパッド領域を明瞭にするのが困難である。犠牲材料としてのゲルマニウムの使用は、如何なる損傷を与える危険もなくメタルボンドパッドを曝露することが可能となり、なぜならＧｅは、メタルに対して良性の酸化性の溶液中で容易に除去できるからである。これはパッケージプロセスの信頼性を単純化し改善する。
【００４３】
図７において、犠牲ポリＧｅ層４０５は次いで、Ｈ2Ｏ2等の酸化性溶液を用いてエッチング除去される。最後に基板１１０はリンスされ乾燥される。構造層５０５と接地面３１０の間のスティクションを防ぐための予防が必要となるかもしれない。このプロセスが、図１Ｂと図７に示すように、ＭＥＭＳ構造が電子回路の上面に直接製造されるのを可能にするということに留意されたい。これは長い内部配線に基づく寄生の抵抗と静電容量を減少させ、また面積を節約することでコストを低下させる。
【００４４】
このプロセスの流れは、標準的な電子回路の上にＭＥＭＳ構造を製造する場合に直接適用でき、その場合、ｐ型ポリＳｉ層がデバイス間の内部配線を形成するのに利用できる。サブ０．２５ミクロンＣＭＯＳ技術は普通、選択的にドープされるポリＳｉ層（ｎチャネルデバイス領域ではｎ+、ｐチャネルデバイス領域ではｐ+）を使用し、それにより、ｐ+ポリＳｉは、ＭＥＭＳとＣＭＯＳデバイス間の内部配線のストラップを形成するために容易に利用できるであろうということに注目すべきである。代替として、ｐ+ポリＳｉ1-xＧｅx接地面は、中継のポリＳｉストラップを必要とせずにメタル線に直接接続できる。
【００４５】
犠牲層としてのＧｅに富むポリＳｉＧｅの使用はいくつかの利点を有するが、ＭＥＭＳを最後に集積する戦略はまた、酸化犠牲層を用いて実現できる。この場合、構造層としてｎ型またはｐ型ポリＳｉＧｅを用いることが可能である。ＨＦは酸化犠牲層のリリースエッチング液であるので、リリース中のＨＦによる侵食から電子回路構造を保護することが必要である。ピンホールのない層は、低い温度（＜４５０℃）で堆積でき、性能劣化せずにＨＦへ長時間曝露するのに耐えることができることが必要である。更に、膜は高い導電性を持つことはできず、あるいはそれはポリＳｉ1-xＧｅxマイクロ構造を短絡するであろう。アモルファスＳｉはこの用途に有用な膜であると考えられる。
【００４６】
図８〜図１３は、マイクロ共振器１０５等のＭＥＭＳデバイスを、増幅器１００等のマイクロ電子回路の上面に、犠牲材料として酸化物を用いて直接製造する代替のプロセスを説明する。図８において、開始基板１１２は、従来のＣＭＯＳまたはＢｉＣＭＯＳトランジスタプロセスを用いて製造されるＮＭＯＳ２１２等のマイクロ電子回路を含む。メタル内部配線２１７は、Ａｌ，Ｃｕ、Ａｌ合金、Ｃｕ合金または他の標準的な金属で形成してもよい。ここでは内部配線２１７はＡｌで作られている。内部配線２１７と基板１１２の間にはＴｉ／ＴｉＮ（図示しない）等のバリアメタルがあってもよい。この実施の形態においては、内部配線２１７に接続されるストラップ８０５は、深くドープされたｎ型（ｎ+）多結晶シリコン（ポリＳｉ）材料である。
【００４７】
これらの図は、すべての層が明瞭に見えるよう正しい倍率にしていない。いくつかのメタル内部配線層が可能であるが、簡略化のために一つだけが示されている。電子回路は、低い温度で堆積される二酸化シリコン（ＬＴＯ）２２７で不動態化される。
【００４８】
図９に示すように、アモルファスＳｉ（α−Ｓｉ）層９０５が次いで堆積される。このα−Ｓｉは、フッ酸（ＨＦ）に抵抗力があり、ＨＦからＮＭＯＳ２１２等の電子回路を保護することを実証した。次いで別のＬＴＯ層９１０が、後のエッチングステップでエッチング停止層として働くよう堆積される。このＬＴＯ層９１０は、他の実施の形態においては除外できる。
【００４９】
５９０Å厚の層９０５の堆積条件は、５００ｍＴでＳｉ2Ｈ6を流す２つのステップのＬＰＣＶＤプロセスを含む。ステップ１は４５０℃で６分間処理され、ステップ２は４１０℃で４０分間処理される。
【００５０】
図１０において、次にバイア１０００が、従来のリソグラフィとエッチングステップを用いて、多層スタック層２２７、９０５および９１０を貫いて形成される。バイア１０００は、ｎ+ポリＳｉ接続ストラップ８０５へ降下する。別の実施の形態では、バイアは代わりに内部配線２１７へ降下し、ｎ+ポリＳｉ接続ストラップ８０５は除去されて内部配線の抵抗を減少させる。
【００５１】
次にｎ+ポリＧｅ層１０１０が堆積される。このｎ+ポリＧｅ層は接地面層である。インシトゥドープド膜が用いられたが、接地面層１０１０は、非ドープ膜を堆積し、次いで当該技術で周知のイオン注入または拡散プロセスによりドープして形成してもよい。ｎ+またはｐ+ポリＧｅの代わりに、ｘ＜１のｎ+またはｐ+ポリＳｉ1-xＧｅxを接地面層に対して用いることができるということに注目すべきである。接地面層は、従来のリソグラフィとエッチングプロセスを用いてパターン化される。
【００５２】
３１００Å厚のｎ+ポリＧｅ接地面層１０１０の堆積条件は、４００℃、３００ｍＴで処理されるＬＰＣＶＤプロセスを含み、予備堆積：２００ｓｃｃｍＳｉ2Ｈ6を１分間；堆積：１００ｓｃｃｍＧｅＨ4および１０ｓｃｃｍ５０％ＰＨ3／５０％ＳｉＨ4を５０分間である。
【００５３】
次に、図１１に示すように、ＬＴＯの犠牲層１１００が堆積される。ＬＴＯ層１１００は化学機械的に研磨されて、平坦な表面を与える。ＬＴＯ層１１００は次いで、構造層が接地面１０１０に（例えば、図の右側に）固定され接続されるべき領域１１１０で、ｎ+ポリＧｅ接地面まで下にエッチングされる。
【００５４】
図１２に図示するように、ｎ+ポリＧｅ１２００の構造層が次いで堆積される。インシトゥドープ膜が用いられ得るが、構造層１２００は、非ドープ膜を堆積し、次いで当該技術で周知のイオン注入または拡散によりドープして形成してもよい。再度、ｎ+またはｐ+ポリＧｅの代わりに、ｘ＜１のｎ+またはｐ+ポリＳｉ1-xＧｅxを構造層１２００に用いることができるということに注目すべきである。構造層１２００は、従来のリソグラフィとエッチングプロセスを用いてパターン化される。
【００５５】
２．２ミクロン厚のｎ+ポリＧｅ構造層１２００を形成する堆積条件は、４００℃、３００ｍＴで処理するＬＰＣＶＤプロセスを含み、予備堆積：２００ｓｃｃｍＳｉ2Ｈ6を１分間；堆積：１００ｓｃｃｍＧｅＨ4および１０ｓｃｃｍ５０％ＰＨ3／５０％ＳｉＨ4を４時間と４５分間である。
【００５６】
図１３を参照すると、デバイスは次に、ｎ+ポリＧｅ層１２００の抵抗を下げるために窒素（Ｎ2）環境のおいて５５０℃のＲＴＡで３０秒間アニールされる。犠牲ＬＴＯ１１００は次いで、ＨＦを含む溶液を用いてエッチング除去される。最後に基板１１２は、水、次いでメタノールでリンスされ、空気乾燥される。普通は、構造層１２００および接地面層１０１０の間の貼り付きが乾燥プロセス中に発生し、特別なステップがこの問題を回避するために必要となる。ポリＧｅ構造層１２００はポリＧｅ接地面層１０１０へ貼り付かないことが見出されている。ポリＧｅのこの有利な低粘着特性はまた、ｘ＜１のポリＳｉ1-xＧｅxについても存在する。このプロセスが、図１３に図示したように電子回路の上面に直接ＭＥＭＳ構造を製造することを可能にすることに留意されたい。これは長い内部配線に基づく寄生の抵抗と静電容量を減少させ、また面積を節約することでコストを低下させる。
【００５７】
このプロセスの流れは、標準的な電子回路の上にＭＥＭＳ構造を製造することに直接適用でき、この場合、ｎ+ポリＳｉ層は、デバイス間の内部配線を形成するために利用できる。また、構造層に深くドープされたｐ型（ｐ+）ポリＳｉ1-xＧｅxを用いることも可能である。その場合、中継のポリＳｉストラップを必要とせず、ｐ+ポリＳｉ内部配線ストラップを用いることができるか、ｐ+ポリＳｉ1-xＧｅx接地面を直接メタル線に接続できるかのどちらかである。
【００５８】
上記プロセスの変形として、基板上のトランジスタは、マイクロ構造用の犠牲層と構造層を形成する前に、メタライゼーションせずに形成してもよい。トランジスタは次いで、犠牲層と構造層を形成した後でメタライゼーションしてもよい。しかし、この交互に置き換えた製造戦略は、図２〜図１３に説明した電子回路の後でモジュール化するアプローチの製造利点を有さない。
【００５９】
集積化されたポリＧｅ共振器と標準的なＣＭＯＳ増幅器の周波数応答を図１４に示す。接地面とシャトルは５０Ｖでバイアスした。駆動信号は７Ｖp-pのＡＣ信号であった。デバイスは空気中で試験され、共振器は、Ｑ４５と、共振周波数１４．０５ｋＨｚを有していた。周波数応答はデバイスが完全に機能していることを示している。
【００６０】
単一層の内部配線層は図２〜図７、および図８〜図１５のプロセスに示されているが、図１５は、ＭＥＭＳ構造と電子回路の間の短く、良くシールドされた縦の内部配線の設計が可能な最新のＣＭＯＳデバイスで利用できるいくつかのメタル内部配線層を図示している。マイクロ共振器等のＭＥＭＳ構造１５００は、５つのレベルのメタル内部配線１５５０の上に直接製造される。図示のように、マイクロ共振器は駆動電極１５０５、音叉共振器１５１０、および検出電極１５１５を含む。５レベルのメタル内部配線１５５０は、共振器１５１０へのＤＣバイアス１５２０、および、駆動電極１５０５への内部配線１５５５を保護するシールド１５２５と１５３０を含む。内部配線１５５０はまた、検出電極１５１５への内部配線１５４５を保護するシールド１５４０と１５３５を含む。集積化されたＭＥＭＳ１５００は製造に対して安価であり、なぜなら特殊で高価な電子回路プロセスを必要とせず、ＭＥＭＳ構造の追加が型のサイズを増大させないからである。最後に、複数の構造層への拡張が、最初にＭＥＭＳを集積する戦略の場合よりも非常に容易であり、なぜなら、ＭＥＭＳ膜スタックの厚さの増加が電子回路プロセスに影響を及ぼさないからである。
【００６１】
いくつかの犠牲材料（ＳｉＯ2，Ｇｅに富むＳｉＧｅ，およびＳｉに富むＳｉＧｅ）の効能は、従属出願として譲受人へ譲渡され、引用によって本明細書に組み込む米国特許第５，６６０，６８０号に開示された種類のＨＥＸＳＩＬ構造等の他のデバイスに対する異なる設計オプションを提供する。図１６に示すように、ＳｉＧｅのＨＥＸＳＩＬ構造１６１５は、ＳｉＯ2層１６１０およびＧｅ層１６０５の２つの犠牲層を用いてＳｉ型１６２０中で形成される。プロセス中の異なる時間での異なる犠牲層のエッチング能力は、種々の設計オプションを提供する。例えば、ＳｉＯ2層１６１０の温度膨張係数は、Ｓｉ型１６２０のそれと大きく異なり、それにより堆積後に型を冷却するとクラックが発生することがある。ＨＦエッチング溶液はまた、繰り返しの使用で型に損傷を与える。Ｇｅに富むＳｉＧｅおよびＳｉＯ2の層は、犠牲材料の温度膨張係数をＳｉ型のそれと一致させるのに用いられる。また、Ｈ2Ｏ2：ＮＨ4ＯＨ：Ｈ2Ｏ2 １：１：５溶液は、約７０℃で泡立つので、型１６２０からモールドされた構造を取り出すのを容易にさせる。この溶液もまた型に損傷を与えない。
【００６２】
加えて、ＳｉＧｅは、新規のデバイス設計を可能にする独特な特性を有する。Ｓｉとは違って、Ｇｅは、通信用途に関係する赤外線の波長で反射性である。Ｇｅの反射性は、赤外光と可視光の状況における波長でより高い。光スイッチと投影型テレビジョンの用途では、反射率を改善するコーティングなしでＧｅの反射体を用いることができよう。かかるデバイスはガラス基板上に製造されてもよい。ＳｉＧｅの低いプロセス温度は、低い温度の材料を用いることを可能にする。比較的厚い層は、プロセス中のウェーハの反りに対して関心を払わずに製造できる。Ｇｅ濃度に傾斜をつけることにより、層構造の３次元彫刻が可能となるだろう。応力、ヤング率、密度および導電率は、Ｇｅ濃度を変化させることによって誂えることができる。
【００６３】
本発明のいくつかの実施の形態を説明してきた。それにもかかわらず、種々の修正は、本発明の精神と通用範囲から逸脱することなく行われてもよい。従って、他の実施の形態は前記特許の請求の範囲の通用範囲内にある。
【図面の簡単な説明】
【図１Ａ】  ＭＥＭＳ共振器と、並列に作製されたマイクロ電子増幅器の平面図である。
【図１Ｂ】  マイクロ電子増幅器の上に作製されたＭＥＭＳ共振器の平面図である。
【図２】  図１Ｂの共振器と増幅器の製造におけるステップを示す断面図である。
【図３】  図１Ｂの共振器と増幅器の製造におけるステップを示す断面図である。
【図４】  図１Ｂの共振器と増幅器の製造におけるステップを示す断面図である。
【図５】  図１Ｂの共振器と増幅器の製造におけるステップを示す断面図である。
【図６】  図１Ｂの共振器と増幅器の製造におけるステップを示す断面図である。
【図７】  図１Ｂの共振器と増幅器の製造におけるステップを示す断面図である。
【図８】  図１Ｂの共振器と増幅器の製造における代替のステップを示す断面図である。
【図９】  図１Ｂの共振器と増幅器の製造における代替のステップを示す断面図である。
【図１０】  図１Ｂの共振器と増幅器の製造における代替のステップを示す断面図である。
【図１１】  図１Ｂの共振器と増幅器の製造における代替のステップを示す断面図である。
【図１２】  図１Ｂの共振器と増幅器の製造における代替のステップを示す断面図である。
【図１３】  図１Ｂの共振器と増幅器の製造における代替のステップを示す断面図である。
【図１４】  図１Ａのようなマイクロ共振器とＣＭＯＳ増幅器の周波数応答を説明する線図である。
【図１５】  ５レベルのＣＭＯＳデバイスの上に製造された共振器の断面図である。
【図１６】  犠牲層として酸化シリコンとゲルマニウムを有するＨＥＸＳＩＬ構造の断面図である。
【符号の説明】
１００        トランス抵抗増幅器
１０５        マイクロ共振器
１１０        基板
１１２        基板
１２０        デバイス
２０５        接続ストラップ
２１５        メタル内部配線
２１７        メタル内部配線
２２５        ＬＴＯ層
２２７        多層スタック層
３０５        バイア
３１０        接地面
４０５        犠牲層
４１０        領域
５０５        ポリＳｉ1-x Ｇｅx構造層
６０５        メタルボンドパッド
６１０        開口部
８０５        接続ストラップ
１０００    バイア
１０１０    接地面層
１１００    犠牲層
１１１０    領域
１２００    ポリＧｅ構造層
１５００    ＭＥＭＳ構造
１５０５    駆動電極
１５１０    音叉共振器
１５１５    検出電極
１５２０    ＤＣバイアス
１５２５    シールド
１５３０    シールド
１５３５    シールド
１５４０    シールド
１５４５    内部配線
１５５０    ５レベルメタル内部配線
１５５５    内部配線
１６０５    Ｇｅ層
１６１０    ＳｉＯ2層
１６１５    ＨＥＸＳＩＬ構造
１６２０    モールド
【図１Ａ】
0004511739.tif 000003
【図１Ｂ】
0004511739.tif 000004
【図２】
0004511739.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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