【事件の表示】
　平成　９年特許願第３６０７３７号「不揮発性記憶装置」拒絶査定に対する審判事件［平成１０年　９月　２日出願公開、特開平１０−２３２８１７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、昭和６０年８月９日に出願した特願平６０−１７４１２４号の一部を平成９年１２月２６日に新たな特許出願としたものであって、その請求項１に係る発明は、その特許請求の範囲の請求項１に記載された次のとおりのものである。
「【請求項１】電気的に書込み消去可能な不揮発性メモリと該不揮発性メモリへの書込みアドレスと書込みデータとをラッチするアドレス・データ・ラッチとを有する複数の記憶ブロックと、
　システムバスに接続されてなり上記複数の記憶ブロックにアドレスを転送するための内部アドレスバスと、
　上記システムバスに接続されてなり上記複数の記憶ブロックにデータを転送するための内部データバスと、
　上記システムバスからの制御信号とアドレスとに応答して上記複数の記憶ブロックを上記内部アドレスバスと上記内部データバスとを介してアクセスする制御回路とを具備し、
　上記制御回路が上記複数の記憶ブロックの一つの記憶ブロックを選択することによって該選択された一つの記憶ブロックの上記アドレス・データ・ラッチに上記内部アドレスバスと上記内部データバスとを介して書込みアドレスと書込みデータとを転送せしめることにより、該選択された一つの記憶ブロックへの書込みを開始して、
　上記選択された一つの記憶ブロックの内部における上記アドレス・データ・ラッチから上記不揮発性メモリへの書込みアドレスと書込みデータとの転送による上記不揮発性メモリへの内部書込み動作の間に、上記制御回路が上記複数の記憶ブロックの他の一つの記憶ブロックを選択することによって該選択された他の一つの記憶ブロックの上記アドレス・データ・ラッチに上記内部アドレスバスと上記内部データバスとを介して書込みアドレスと書込みデータとを転送せしめることにより、該選択された他の一つの記憶ブロックへの書込みを開始することを特徴とするバッテリによるバックアップを必要としないで記憶したデータを電源遮断後も保持できる不揮発性記憶装置。」
２．引用例の記載
　これに対して、原審で引用した特開昭５５−８７３５６号公報（以下「引用例」という。）には、下記の事項が記載されている。
「この発明は・・・安価に製造ができると共に実質的なサイクルタイムの短かい記憶回路装置を提供することにある。」（２頁左上欄４行〜７行）
「第１図において入力データバス１には２つの系統のデータＤＡＴ１，ＤＡＴ２が交互に転送されるようになっていて、これらのデータＤＡＴ１，ＤＡＴ２はデータバッファレジスタ２１，２２それぞれに並列的に入力されるようになっている。そして上記一方のデータバッファレジスタ２１は上記データＤＡＴ１の伝送タイミングに同期したデータセットパルスＤＳ１が入力すると、上記一方のデータＤＡＴ１をいったん記憶すると共にいったん記憶したデータを出力するようになっている。さらに上記他方のデータバッファレジスタ２２は上記データＤＡＴ２の伝送タイミングに同期したデータセットパルスＤＳ２が入力すると、上記他方のデータＤＡＴ２をいったん記憶すると共にいったん記憶したデータを出力するようになっている。上記データバッファレジスタ２１，２２から出力されるデータＤＡＴ１，ＤＡＴ２は、ＲＡＭ３１，ＲＡＭ３２それぞれに入力される。また第１図においてアドレスデコーダ４はアドレス信号が入力すると、これをデコードしてアドレスデータを出力するようになっていて、このアドレスデータはアドレスバス５を介してアドレスレジスタ６１，６２に並列的に入力される。そして上記アドレスレジスタ６１，６２はアドレスセットパルスＡＳ１，ＡＳ２それぞれが入力したときに、上記入力されるアドレスデータを記憶すると共に記憶したアドレスデータをそれぞれ出力するようになっている。そして上記アドレスレジスタ６１，６２から出力されるアドレスデータは、上記ＲＡＭ３１，３２それぞれに入力される。さらに上記アドレスデコーダ４はデコードしたアドレスデータの最下位ビット信号ＬＳＢを出力し、この信号ＬＳＢは書き込み／読み出し制御回路（以下単に制御回路と略称する）７に入力される。制御回路７に上記入力される信号ＬＳＢが低レベルのとき、すなわちアドレスデコーダ４から出力されるアドレスデータが偶アドレスデータであれば、上記アドレスレジスタ６１にアドレスセットパルスＡＳ１を出力すると共に、信号ＬＳＢが高レベルのとき、すなわちアドレスデータが奇アドレスデータであれば、上記アドレスレジスタ６２にアドレスセットパルスＡＳ２を出力するようになっている。すなわち上記アドレスレジスタ６１，６２はアドレスデコーダ４から出力されるアドレスデータのうち偶アドレスデータあるいは奇アドレスデータそれぞれを記憶するようになっている。そして上記アドレスレジスタ６１，６２から出力されるアドレスデータは、前記ＲＡＭ３１，３２それぞれに並列的に入力され、ＲＡＭ３１，３２はそれぞれのアドレスデータによりアドレス指定がなされるようになっている。そしてＲＡＭ３１，３２には予め偶アドレスあるいは奇アドレスそれぞれが割り付けられている。・・・また制御回路７には書き込み制御信号ＷＥが入力され、この信号ＷＥが入力している期間、制御回路７は書き込みパルスＷＥ１，ＷＥ２それぞれを出力するようになっている。そして上記一方の書き込みパルスＷＥ１はＲＡＭ３１に入力されると共に、他方の書き込みパルスＷＥ２はＲＡＭ３２に入力される。アドレス指定された後書き込みパルスＷＥ１，ＷＥ２それぞれが入力すると、ＲＡＭ３１，３２は前記データバッファレジスタ２１，２２それぞれから出力されるデータを、上記アドレス指定されたアドレス位置にそれぞれ書き込み、記憶するようになっている。」（２頁左上欄９行〜右下欄１７行）
「次に上記のように構成された装置において、ＲＡＭ３１，３２に連続してデータを書き込み、記憶させる場合の動作を説明する。先ずアドレスデコーダ４にアドレス信号を順次入力する。このときアドレス信号はＲＡＭ３１，３２それぞれのライトサイクルタイムｔｗｃ間に２回入力する。そして最初のアドレス信号が入力すると、アドレスデコーダ４はこのアドレス信号をデコードして０番地を指定するためのアドレスデータＡ０を出力する。このアドレスデータＡ０は偶アドレスデータであるので、アドレスデコーダ４から出力されるアドレスデータＡ０の最下位ビット信号ＬＳＢは低レベルとなる。したがってこの後制御回路７は第２図に示すように、高レベルのアドレスセットパルスＡＳ１を出力する。アドレスセットパルスＡＳ１が入力した後、アドレスレジスタ６１は上記偶アドレスデータであるアドレスデータＡ０記憶後、アドレスレジスタ６１はＲＡＭ３１の０番地をアドレス指定する。次に上記サイクルタイムｔｗｃの中間で次のアドレス信号が入力すると、アドレスデコーダ４はこのアドレス信号をデコードして１番地を指定するためのアドレスデータＡ１を出力する。このアドレスデータＡ１は奇アドレスデータであるので、アドレスデコーダ４から出力される信号ＬＳＢは第２図に示すように高レベルに反転する。したがってこの後制御回路７は第２図に示すように、高レベルのアドレスセットパルスＡＳ２を出力する。アドレスセットパルスＡＳ２が入力した後、アドレスレジスタ６２は上記奇アドレスデータであるアドレスデータＡ１を記憶する。したがって上記アドレスデータ記憶後、アドレスレジスタ６２はＲＡＭ３２の１番地をアドレス指定する。以下アドレスデコーダ４は入力するアドレス信号をデコードし、２番地、３番地・・・を指定するためのアドレスデータＡ２，Ａ３・・・を出力すると共に、アドレスレジスタ６１はアドレスデコーダ４から出力される偶アドレスを順次記憶し、ＲＡＭ３１のアドレス指定を行い、さらにアドレスレジスタ６２はアドレスデコーダ４から出力される奇アドレスを順次記憶し、ＲＡＭ３２のアドレス指定を行うことになる。このときアドレスデコーダ４は偶アドレスデータおよび奇アドレスデータを交互に出力するので、制御回路７は第２図に示すように、ＲＡＭ３１，３２それぞれのサイクルタイムｔｗｃ間にアドレスセットパルスＡＳ１，ＡＳ２をそれぞれ１回出力することになる。この結果上記サイクルタイムｔｗｃ間にアドレスデコーダ４が２回アドレスデータを出力しても、ＲＡＭ３１，３２はアドレスレジスタ６１，６２それぞれの出力によってサイクルタイムｔｗｃの間連続してアドレス指定されることになる。一方アドレス信号を入力すると共に、第２図に示すように入力データバス１に２つの系統のデータＤＡＴ１，ＤＡＴ２を直列的にしかも交互に伝送する。そして入力データバス１に一方のデータＤＡＴ１が伝送されている期間に、データバッファレジスタ２１に高レベルのデータセットパルスＤＳ１が入力する。パルスＤＳ１が入力した後、データバッファレジスタ２１はデータＤＡＴ１を記憶すると共に出力する。さらに次に入力データバス１に他方のデータＤＡＴ２が伝送されている期間に、データバッファレジスタ２１に高レベルのデータセットパルスＤＳ２が入力する。パルスＤＳ２が入力した後、データバッファレジスタ２２はデータＤＡＴ２を記憶すると共に出力する。以下順次データバッファレジスタ２１，２２それぞれにデータセットパルスＤＳ１，ＤＳ２それぞれが入力することにより、データバッファレジスタ２１，２２は入力データバス１を伝送される２系統のデータＤＡＴ１，ＤＡＴ２それぞれを順次記憶し、記憶後それぞれのｔｗｃの期間出力することになる。またこのとき制御回路７に書き込み制御信号ＷＥが入力していれば、この制御回路７は第２図に示すようにアドレスデコーダ４が奇アドレスデータ（Ａ１，Ａ３・・・）を出力している期間に、低レベルの書き込み制御パルスＷＥ１を出力し、さらにアドレスデコーダ４が偶アドレスデータ（Ａ０，Ａ２・・・）を出力している期間に、低レベルの書き込み制御パルスＷＥ２を出力する。ここで０番地がアドレス指定されている期間ｔｗｃ０にＲＡＭ３１に書き込み制御パルスＷＥ１が入力すると、ＲＡＭ３１はデータバッファレジスタ２１から出力されるデータＤＡＴ１を０番地に書き込み、記憶する。さらにＲＡＭ３１の０番地がアドレス指定されている期間ｔｗｃ０の中間から他方のＲＡＭ３２の１番地がアドレス指定される。そしてこの１番地がアドレス指定されている期間ｔｗｃ１にＲＡＭ３２に書き込み制御パルスＷＥ２が入力すると、ＲＡＭ３２はデータバッファレジスタ２２から出力されるデータＤＡＴ２を１番地に書き込み、記憶する。以下同様にして一方のＲＡＭ３１が偶アドレスデータＡ２，Ａ４・・・によりアドレス指定されている期間の中間から、他方のＲＡＭ３２が奇アドレスデータＡ３，Ａ５・・・により順次アドレス指定される。そしてＲＡＭ３１，３２がアドレス指定されている期間に、書き込み制御パルスＷＥ１，ＷＥ２それぞれが入力することにより、ＲＡＭ３１，３２は順次データＤＡＴ１，ＤＡＴ２それぞれを記憶する。このようにして連続してデータを記憶させるとき、ＲＡＭ３１，３２それぞれはサイクルタイムｔｗｃの間アドレス指定が行われ、しかもＲＡＭ３１，３２それぞれがアドレス指定される期間は互いに半分ずつオーバーラップしているので、サイクルタイムｔｗｃの間に２つのＲＡＭ３１，３２にデータを記憶させることができる。また一つのＲＡＭにデータを一回記憶させるときに比較して二倍の量のデータを記憶させるので、実質的なライトサイクルタイムはＲＡＭ３１，３２として従来と同じライトサイクルタイムのものを用いた場合に従来の半分の時間とすることができる。」（３頁左上欄１４行〜４頁左下欄８行）
　これらの記載によれば、引用例には、ＲＡＭ３１，３２と、該ＲＡＭ３１，３２への書き込みアドレスデータを記憶するアドレスレジスタ６１，６２と、該ＲＡＭ３１，３２への書き込みデータＤＡＴ１，ＤＡＴ２を記憶するデータバッファレジスタ２１，２２と、該ＲＡＭ３１，３２にアドレスを転送するためのアドレスバス５と、該ＲＡＭ３１，３２にデータＤＡＴ１，ＤＡＴ２を転送するための入力データバス１と、アドレスデータの最下位ビット信号ＬＳＢ、書き込み制御信号ＷＥが入力され、アドレスセットパルスＡＳ１，ＡＳ２、書き込みパルスＷＥ１，ＷＥ２が出力される制御回路７と、ライトサイクルタイムｔｗｃ間にアドレスセットパルスＡＳ１によりアドレスデータＡ０をアドレスレジスタ６１に記憶し、データセットパルスＤＳ１によりデータＤＡＴ１をデータバッファレジスタ２１に記憶し、書き込み制御パルスＷＥ１に基づいてデータＤＡＴ１をＲＡＭ３１に書き込みを開始し、上記ライトサイクルタイムｔｗｃの中間でアドレスセットパルスＡＳ２によりアドレスデータＡ１をアドレスレジスタ６２に記憶し、データセットパルスＤＳ２によりデータＤＡＴ２をデータバッファレジスタ２２に記憶し、書き込み制御パルスＷＥ２に基づいてデータＤＡＴ２をＲＡＭ３２に書き込みを開始することを特徴とするＲＡＭが記載されている。
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例記載の発明（以下「後者」という。）とを比較すると、両者は、いずれも記憶装置であって、後者の「アドレスレジスタ６１，６２，データバッファレジスタ２１，２２」、「アドレスバス５」、「入力データバス１」は、それぞれ前者の「アドレス・データ・ラッチ」、「内部アドレスバス」、「内部データバス」に対応し、後者の「ＲＡＭ３１，３２、アドレスレジスタ６１，６２、データバッファレジスタ２１，２２」は、前者の「複数の記憶ブロック」に対応し、後者の「ＲＡＭ３１、アドレスレジスタ６１、データバッファレジスタ２１」、「ＲＡＭ３２、アドレスレジスタ６２、データバッファレジスタ２２」は、それぞれ前者の「選択された一つの記憶ブロック」、「選択された他の一つの記憶ブロック」に対応し、後者の「ライトサイクルタイムｔｗｃ間」は、前者の「メモリへの内部書込み動作の間」に対応し、また後者の「制御回路７の出力及びデータセットパルスＤＳ１、ＤＳ２」は、その機能からみて、前者の「制御回路の出力」に対応しているので、
　両者は、メモリと該メモリへの書込みアドレスと書込みデータとをラッチするアドレス・データ・ラッチとを有する複数の記憶ブロックと、
　上記複数の記憶ブロックにアドレスを転送するための内部アドレスバスと、
　上記複数の記憶ブロックにデータを転送するための内部データバスと、
　制御信号とアドレスとに応答して上記複数の記憶ブロックを上記内部アドレスバスと上記内部データバスとを介してアクセスする制御回路とを具備し、
　上記制御回路が上記複数の記憶ブロックの一つの記憶ブロックを選択することによって該選択された一つの記憶ブロックの上記アドレス・データ・ラッチに上記内部アドレスバスと上記内部データバスとを介して書込みアドレスと書込みデータとを転送せしめることにより、該選択された一つの記憶ブロックへの書込みを開始して、
　上記選択された一つの記憶ブロックの内部における上記アドレス・データ・ラッチから上記メモリへの書込みアドレスと書込みデータとの転送による上記メモリへの内部書込み動作の間に、上記制御回路が上記複数の記憶ブロックの他の一つの記憶ブロックを選択することによって該選択された他の一つの記憶ブロックの上記アドレス・データ・ラッチに上記内部アドレスバスと上記内部データバスとを介して書込みアドレスと書込みデータとを転送せしめることにより、該選択された他の一つの記憶ブロックへの書込みを開始することを特徴とする記憶装置である点で一致し、
（１）記憶装置が、前者では、電気的に書き込み消去可能な不揮発性メモリであり、バッテリによるバックアップを必要としないで記憶したデータを電源遮断後も保持できるものであるのに対し、後者は、ＲＡＭである点、
（２）前者は、内部アドレスバス、内部データバスがシステムバスに接続され、システムバスから制御信号とアドレスを得るのに対し、後者は、そのことが明らかでない点で相違している。
　次に、上記相違点について検討する。
　相違点（１）について
　電気的に書き込み消去可能な不揮発性メモリは書き込み時間に長くかかることは、例えば特開昭５８−５０６９９号公報、特開昭５９−１１００９６号公報に記載されているように周知であるから、不揮発性メモリの書き込み時間を短縮するために、後者の記憶装置として、電気的に書き込み消去可能な不揮発性メモリを採用することは当業者が容易に推考し得ることである。その際、記憶装置は、バッテリによるバックアップを必要としないで記憶したデータを電源遮断後も保持できるようになることは明らかである。
　相違点（２）について
　コンピュータシステムでは、信号をバスを介して伝送することは通常行われていることであり、バスをどのように構成するかはシステムの構成等を考慮して決定すべき事項であるから、後者において、システムバスにアドレスバスとデータバスを接続するようにすることは設計的事項にすぎず、システムバスから制御信号とアドレスを得ることは格別のものとすることはできない。
　また、本願発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。