【手続補正書】
【提出日】平成18年2月17日(2006.2.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のクロックで動作するメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項２】
第１のクロックで動作するメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３】
第１のクロックで動作するメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成するテストパターン生成部と、
前記テストパターン生成部で生成される前記第１のテストデータに最下位ビットとして数値０を付加して第２のテストデータを生成するＬＳＢ０処理部と、
前記テストパターン生成部で生成される前記第１のテストデータに最下位ビットとして数値１を付加して第３のテストデータを生成するＬＳＢ１処理部と、
前記ＬＳＢ０処理部および前記ＬＳＢ１処理部からそれぞれ出力される前記第２および第３のテストデータのいずれか一方を前記第２のクロックの信号値に応じて選択的に出力し、前記メモリへ第４のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項４】
前記第２のクロックを遅延し、遅延クロックとして前記テストデータ選択部に与える遅延回路を設けたことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
第１のクロックで動作するメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成するテストパターン生成部と、
前記テストパターン生成部で生成される前記第１のテストデータに最下位ビットとして数値０を付加して第２のテストデータを生成するＬＳＢ０処理部と、
前記テストパターン生成部で生成される前記第１のテストデータに最下位ビットとして数値１を付加して第３のテストデータを生成するＬＳＢ１処理部と、
前記第２のクロックと前記第２のクロックの反転クロックとのいずれか一方を選択できるクロック選択部と、
前記ＬＳＢ０処理部および前記ＬＳＢ１処理部からそれぞれ出力される前記第２および第３のテストデータのいずれか一方を前記クロック選択部の出力に応じて選択的に出力し、前記メモリへ第４のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項６】
第１のクロックで動作するメモリと、
前記第１のクロックに同期して前記メモリから出力される第１の出力データを、前記第１のクロックの１／２の周波数の第２のクロックによって取り込む記憶素子と、
前記第２のクロックによって動作し、前記記憶素子から出力される第２の出力データと、前記第１の出力データの直後に前記メモリから出力される第３の出力データとを、それぞれ所定の期待値と比較する期待値比較部とを備えた半導体集積回路。
【請求項７】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックと同じ周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項８】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックと同じ周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項９】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックと同じ周波数の第２のクロックで動作し、第１のテストデータを生成するテストパターン生成部と、
前記テストパターン生成部で生成される前記第１のテストデータに最下位ビットとして数値０を付加して第２のテストデータを生成するＬＳＢ０処理部と、
前記テストパターン生成部で生成される前記第１のテストデータに最下位ビットとして数値１を付加して第３のテストデータを生成するＬＳＢ１処理部と、
前記ＬＳＢ０処理部および前記ＬＳＢ１処理部からそれぞれ出力される前記第２および第３のテストデータのいずれか一方を前記第２のクロックの信号値に応じて選択的に出力し、前記ダブルデータレートメモリへ第４のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項１０】
前記第２のクロックを遅延し、遅延クロックとして前記テストデータ選択部に与える遅延回路を設けたことを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックと同じ周波数の第２のクロックで動作し、第１のテストデータを生成するテストパターン生成部と、
前記テストパターン生成部で生成される前記第１のテストデータに最下位ビットとして数値０を付加して第２のテストデータを生成するＬＳＢ０処理部と、
前記テストパターン生成部で生成される前記第１のテストデータに最下位ビットとして数値１を付加して第３のテストデータを生成するＬＳＢ１処理部と、
前記第２のクロックと前記第２のクロックの反転クロックとのいずれか一方を選択できるクロック選択部と、
前記ＬＳＢ０処理部および前記ＬＳＢ１処理部からそれぞれ出力される前記第２および第３のテストデータのいずれか一方を前記クロック選択部の出力に応じて選択的に出力し、前記ダブルデータレートメモリへ第４のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項１２】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックに同期して前記ダブルデータレートメモリから出力される第１の出力データを、前記第１のクロックと同じ周波数の第２のクロックによって取り込む記憶素子と、
前記第２のクロックによって動作し、前記記憶素子から出力される第２の出力データと、前記第１の出力データの直後に前記ダブルデータレートメモリから出力される第３の出力データとを、それぞれ所定の期待値と比較する期待値比較部とを備えた半導体集積回路。
【請求項１３】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項１４】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成し、前記第１のテストデータに最下位ビットとして数値０を付加して第２のテストデータを生成するとともに、前記第１のテストデータに最下位ビットとして数値１を付加して第３のテストデータを生成し、前記第２および第３のテストデータのいずれか一方を前記第２のクロックの信号値に応じて選択して、前記メモリに入力することを特徴とするメモリのテスト方法。
【請求項１５】
第１のクロックで動作するメモリのテスト方法であって、
第１のクロックに同期してメモリから出力される第１のデータを、前記第１のクロックの１／２の周波数の第２のクロックによって第２のデータとして保持し、前記第２のデータと、前記第１のデータの直後に前記第１のクロックに同期して前記メモリから出力される第３のデータとを、前記第２のクロックによってそれぞれ所定の期待値と比較することを特徴とするメモリのテスト方法。
【請求項１６】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックと同じ周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項１７】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックと同じ周波数の第２のクロックで第１のテストデータを生成し、前記第１のテストデータに最下位ビットとして数値０を付加して第２のテストデータを生成するとともに、前記第１のテストデータに最下位ビットとして数値１を付加して第３のテストデータを生成し、前記第２および第３のテストデータのいずれか一方を前記第２のクロックの信号値に応じて選択して、前記ダブルデータレートメモリに入力することを特徴とするメモリのテスト方法。
【請求項１８】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
第１のクロックに同期してダブルデータレートメモリから出力される第１のデータを、前記第１のクロックと同じ周波数の第２のクロックによって第２のデータとして保持し、前記第２のデータと、前記第１のデータの直後に前記第１のクロックに同期して前記ダブルデータレートメモリから出力される第３のデータとを、前記第２のクロックによってそれぞれ所定の期待値と比較することを特徴とするメモリのテスト方法。
【請求項１９】
前記第２のクロックを遅延し、遅延クロックとして前記テストデータ選択部に与える遅延回路を設けたことを特徴とする請求項１に記載の半導体集積回路。
【請求項２０】
前記第２のクロックを遅延し、遅延クロックとして前記テストデータ選択部に与える遅延回路を設けたことを特徴とする請求項２に記載の半導体集積回路。
【請求項２１】
前記第２のクロックを遅延し、遅延クロックとして前記テストデータ選択部に与える遅延回路を設けたことを特徴とする請求項７に記載の半導体集積回路。
【請求項２２】
前記第２のクロックを遅延し、遅延クロックとして前記テストデータ選択部に与える遅延回路を設けたことを特徴とする請求項８に記載の半導体集積回路。
【請求項２３】
第１のクロックで動作するメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第２のクロックと前記第２のクロックの反転クロックとのいずれか一方を選択できるクロック選択部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記クロック選択部の出力に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項２４】
第１のクロックで動作するメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第２のクロックと前記第２のクロックの反転クロックとのいずれか一方を選択できるクロック選択部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記クロック選択部の出力に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項２５】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックと同じ周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第２のクロックと前記第２のクロックの反転クロックとのいずれか一方を選択できるクロック選択部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記クロック選択部の出力に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項２６】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックと同じ周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第２のクロックと前記第２のクロックの反転クロックとのいずれか一方を選択できるクロック選択部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記クロック選択部の出力に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項２７】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項２８】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックと同じ周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項２９】
第１のクロックで動作するメモリと、
前記第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３０】
第１のクロックで動作するメモリと、
前記第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、制御信号に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３１】
第１のクロックで動作するメモリと、
前記第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３２】
第１のクロックで動作するメモリと、
前記第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、制御信号に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３３】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３４】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、制御信号に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３５】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３６】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、制御信号に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項３７】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項３８】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、制御信号に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項３９】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項４０】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、制御信号に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項４１】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項４２】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、制御信号に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項４３】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項４４】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、制御信号に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項４５】
第１のクロックで動作するメモリと、
前記第１のクロックの周波数より低い周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項４６】
第１のクロックで動作するメモリと、
前記第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２または第３のクロックから作られる制御信号に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項４７】
第１のクロックで動作するメモリと、
前記第１のクロックの周波数より低い周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項４８】
第１のクロックで動作するメモリと、
前記第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックから作られる制御信号に応じて選択的に出力し、前記メモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項４９】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックの周波数より低い周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項５０】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２または第３のクロックから作られる制御信号に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項５１】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックの周波数より低い周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項５２】
第１のクロックで動作するダブルデータレートメモリと、
前記第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、
前記第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、
前記第１のテストパターン生成部および前記第２のテストパターン生成部からそれぞれ出力される前記第１および第２のテストデータのいずれか一方を、前記第２のクロックから作られる制御信号に応じて選択的に出力し、前記ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えた半導体集積回路。
【請求項５３】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの周波数より低い周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項５４】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２または第３のクロックから作られる制御信号に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項５５】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックの周波数より低い周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値および前記第３のクロックの信号値のいずれか一方に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項５６】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２または第３のクロックから作られる制御信号に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項５７】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの周波数より低い周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項５８】
第１のクロックで動作するメモリのテスト方法であって、
前記第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックから作られる制御信号に応じて選択して前記メモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項５９】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックの周波数より低い周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックの信号値に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【請求項６０】
第１のクロックで動作するダブルデータレートメモリのテスト方法であって、
前記第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、前記第２のクロックで第２のテストデータを生成し、前記第１および第２のテストデータのいずれか一方を、前記第２のクロックから作られる制御信号に応じて選択して前記ダブルデータレートメモリへ第３のテストデータとして入力することを特徴とするメモリのテスト方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
これらの構成によれば、第２のクロックと第２のクロックの反転クロックとのいずれか一方をクロック選択部で選択し、選択されたクロックに応じてテストデータ選択部で第１および第２のテストデータのいずれか一方を選択するようにしたので、クロック選択部の選択の状態を逆にすることで、第１および第２のテストデータを各々選択するタイミングを逆にすることができる。その結果、テストパターンの質が高くなるとともに、テストパターンとしてアドレス信号を与えるときにアドレス信号のインクリメントおよびデクリメントを選択的に行うことができる。その他は第１、第２、第６または第７の発明と同様である。
第２１の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第２２の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックと同じ周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。
第２３の発明の半導体集積回路は、第１のクロックで動作するメモリと、第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックの信号値および第３のクロックの信号値のいずれか一方に応じて選択的に出力し、メモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第１の発明と同様の作用効果を奏する。
第２４の発明の半導体集積回路は、第１のクロックで動作するメモリと、第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、制御信号に応じて選択的に出力し、メモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第１の発明と同様の作用効果を奏する。
第２５の発明の半導体集積回路は、第１のクロックで動作するメモリと、第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択的に出力し、メモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第１の発明と同様の作用効果を奏する。
第２６の発明の半導体集積回路は、第１のクロックで動作するメモリと、第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、制御信号に応じて選択的に出力し、メモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第１の発明と同様の作用効果を奏する。
第２７の発明の半導体集積回路は、第１のクロックで動作するダブルデータレートメモリと、第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックの信号値および第３のクロックの信号値のいずれか一方に応じて選択的に出力し、ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第６の発明と同様の作用効果を奏する。
第２８の発明の半導体集積回路は、第１のクロックで動作するダブルデータレートメモリと、第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、制御信号に応じて選択的に出力し、ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第６の発明と同様の作用効果を奏する。
第２９の発明の半導体集積回路は、第１のクロックで動作するダブルデータレートメモリと、第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択的に出力し、ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第７の発明と同様の作用効果を奏する。
第３０の発明の半導体集積回路は、第１のクロックで動作するダブルデータレートメモリと、第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、制御信号に応じて選択的に出力し、ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第７の発明と同様の作用効果を奏する。
第３１の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値および第３のクロックの信号値のいずれか一方に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第３２の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、 第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、制御信号に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第３３の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値および第３のクロックの信号値のいずれか一方に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。
第３４の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、制御信号に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。
第３５の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第３６の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、制御信号に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第３７の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。
第３８の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、制御信号に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。
第３９の発明の半導体集積回路は、第１のクロックで動作するメモリと、第１のクロックの周波数より低い周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックの信号値および第３のクロックの信号値のいずれか一方に応じて選択的に出力し、メモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第１の発明と同様の作用効果を奏する。
第４０の発明の半導体集積回路は、第１のクロックで動作するメモリと、第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２または第３のクロックから作られる制御信号に応じて選択的に出力し、メモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第１の発明と同様の作用効果を奏する。
第４１の発明の半導体集積回路は、第１のクロックで動作するメモリと、第１のクロックの周波数より低い周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択的に出力し、メモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第１の発明と同様の作用効果を奏する。
第４２の発明の半導体集積回路は、第１のクロックで動作するメモリと、第１のクロックの１／４の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックから作られる制御信号に応じて選択的に出力し、メモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第１の発明と同様の作用効果を奏する。
第４３の発明の半導体集積回路は、第１のクロックで動作するダブルデータレートメモリと、第１のクロックの周波数より低い周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックの信号値および第３のクロックの信号値のいずれか一方に応じて選択的に出力し、ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第６の発明と同様の作用効果を奏する。
第４４の発明の半導体集積回路は、第１のクロックで動作するダブルデータレートメモリと、第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックの反転クロックである第３のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２または第３のクロックから作られる制御信号に応じて選択的に出力し、ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第６の発明と同様の作用効果を奏する。
第４５の発明の半導体集積回路は、第１のクロックで動作するダブルデータレートメモリと、第１のクロックの周波数より低い周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択的に出力し、ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第７の発明と同様の作用効果を奏する。
第４６の発明の半導体集積回路は、第１のクロックで動作するダブルデータレートメモリと、第１のクロックの１／２の周波数の第２のクロックで動作し、第１のテストデータを生成する第１のテストパターン生成部と、第２のクロックで動作し、第２のテストデータを生成する第２のテストパターン生成部と、第１のテストパターン生成部および第２のテストパターン生成部からそれぞれ出力される第１および第２のテストデータのいずれか一方を、第２のクロックから作られる制御信号に応じて選択的に出力し、ダブルデータレートメモリへ第３のテストデータとして入力するテストデータ選択部とを備えている。
この構成によれば、第７の発明と同様の作用効果を奏する。
第４７の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、第１のクロックの周波数より低い周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値および第３のクロックの信号値のいずれか一方に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第４８の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２または第３のクロックから作られる制御信号に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第４９の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックの周波数より低い周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値および第３のクロックの信号値のいずれか一方に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。
第５０の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックの反転クロックである第３のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２または第３のクロックから作られる制御信号に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。
第５１の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、第１のクロックの周波数より低い周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第５２の発明のメモリのテスト方法は、第１のクロックで動作するメモリのテスト方法であって、第１のクロックの１／４の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックから作られる制御信号に応じて選択してメモリへ第３のテストデータとして入力する。
この方法によれば、第１１の発明と同様の作用効果を奏する。
第５３の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックの周波数より低い周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックの信号値に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。
第５４の発明のメモリのテスト方法は、第１のクロックで動作するダブルデータレートメモリのテスト方法であって、第１のクロックの１／２の周波数の第２のクロックで第１のテストデータを生成するとともに、第２のクロックで第２のテストデータを生成し、第１および第２のテストデータのいずれか一方を、第２のクロックから作られる制御信号に応じて選択してダブルデータレートメモリへ第３のテストデータとして入力する。
この方法によれば、第１４の発明と同様の作用効果を奏する。