(57)【特許請求の範囲】
【請求項１】
プリント配線基板の表面に半導体チップがフリップチップ接続された半導体装置であって、
上記基板表面において、アンダーフィル流出範囲制限用の枠状ダムが該半導体チップの全周を取り囲み、該枠状ダムの外側に該半導体チップ用の外部接続端子が配設されており、上記フリップチップ接続箇所および上記外部接続端子配設箇所を除く上記基板表面がソルダーレジスト層で覆われており、
上記半導体チップのコーナー部と、これに対面する上記枠状ダムのコーナー部との間の領域内において、上記ソルダーレジスト層に掘り込みを設けたことを特徴とする半導体装置。
【請求項２】
請求項１において、上記外部接続端子がはんだボールであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板表面に半導体チップがフリップチップ接続された半導体装置に関する。
【背景技術】
【０００２】
配線基板上に半導体チップをフリップチップ接続した構造では、チップと基板との接続信頼性を確保するために、チップ・基板間の空隙をアンダーフィル（封止樹脂）で充填して補強する。補強効果を確保するには、アンダーフィルをチップ・基板間から若干周囲へ溢れさせチップを頂上として広がる山裾を形成するように充填を行なう。ただし、高密度実装ではチップ直近に他のデバイスや配線系統が配置されており、溢れ出たアンダーフィルが広範囲に広がって周辺部位に達し電気的な作動に悪影響を及ぼすことがあってはならない。そこで、チップ・基板間から溢れ出たアンダーフィルの流出範囲を制限するために種々の提案がなされている。
【０００３】
特許文献１、２には、フリップチップ接続ではなく、ワイヤボンディングを用いた構造ではあるが、封止樹脂（アンダーフィルとは呼ばないが）の流出範囲を制限するために半導体チップを枠状に取り囲むダムが開示されている。ワイヤボンディングを用いた構造であるためフリップチップ接続を用いた構造に比べて一般に配線基板やダムのサイズは大きいが、ダムで樹脂の流出範囲を制限するという基本的な考え方は、両方のチップ接続構造に共通している。
【０００４】
流出範囲制限効果を高めるために、特許文献１では立体的に多層に積み重ねたダム、特許文献２では平面的に二重枠としたダムがそれぞれ提案されている。
【０００５】
特許文献３には、フリップチップ接続を用いた構造において、アンダーフィルの流出範囲を制限するために、（１）チップ接続領域の周縁から周辺の領域でチップ全周にわたってソルダーレジスト層を本来のソルダーレジスト層より薄くして一段下げた段差構造、（２）チップ接続領域の周辺のソルダーレジスト層にチップ全周を取り囲む溝を形成した構造、（３）チップ接続領域の周辺のソルダーレジスト層上にチップ全周を取り囲む枠状のダムを形成した構造が提案されている。
【０００６】
しかし、半導体装置の外形の小型化、薄型化とそれに伴う内部構造の高密度化・微細化が進行しており、上記従来の方法ではアンダーフィルの流出範囲を確実に制限することが困難になってきた。
【０００７】
図１に、プリント配線基板１２に半導体チップ１４をフリップチップ接続した半導体装置１０の一部分を模式的に示す。基板１２の表面において、アンダーフィル流出範囲制限用の枠状ダム１６が半導体チップ１４の全周を取り囲み、枠状ダム１６の外側に半導体チップ１４と外部回路とを配線パターンを介して接続する外部接続端子としてのはんだボール１８が配設されている。
【０００８】
このように、はんだボール１８がチップ１４搭載側の基板表面に配置されている場合には、チップ１４周辺の直近まではんだボール１８が配設されており、ダム１６をオーバフローしたアンダーフィル流がはんだボール１８に容易に到達する。
【０００９】
特に、基本設計に対するカスタマイズとして半導体チップのコーナー部直近にはんだボールを増設することがあり、コーナー部では半導体チップ外縁とダム内縁との間隔が狭まるため、チップ・基板間から溢れたアンダーフィル流がダムを越えて外部へオーバフローする危険性が高まる。
【００１０】
図２（１）に、図１の破線円Ｃで囲んだコーナー部を拡大して示す。半導体チップ１４と基板１２との間の間隙に充填されたアンダーフィルは同図に２０として示すように、半導体チップ１４の搭載領域から外に流出するが、アンダーフィルの到達前縁２０Ｆで示した流出範囲は半導体チップ１４を取り囲む枠状ダム１６の内部に制限されている。
【００１１】
図２（２）は、カスタマイズとして同じコーナー部にはんだボール１８Ａを増設した状態を示す。コーナー部では、増設はんだボール１８Ａ自体と周囲のクリアランスに要する面積を確保するために、ダム１６を半導体チップ１４寄りに後退させて設けるため、半導体チップ１４の外縁とダム１６の内縁との間隔が狭まる。その結果、アンダーフィル２０の前縁２０Ｆは破線で示した本来の到達位置２０Ｆ’より手前のダム１６の位置で強制的に堰き止められるため、アンダーフィル２０は局所集中して盛り上がり、ダム１６を越えてオーバフローする危険性が著しく高まる。
【００１２】
【特許文献１】特開平５−１８３０７０号公報（図４）
【特許文献２】特開平９−１６２２０８号公報（請求項１）
【特許文献３】特開２００１−２４４３８４号公報（請求項１、２、３。図１、２、３）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、プリント配線基板の同一面に、フリップチップ接続された半導体チップと、この半導体チップ用の外部接続端子としてのはんだボールとが共に配設されている半導体装置において、半導体チップのコーナー部に対面するダムコーナー部でアンダーフィル流のオーバフロー発生を確実に防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明の半導体装置は、プリント配線基板の表面に半導体チップがフリップチップ接続された半導体装置であって、
上記基板表面において、アンダーフィル流出範囲制限用の枠状ダムが該半導体チップの全周を取り囲み、該枠状ダムの外側に該半導体チップ用の外部接続端子が配設されており、上記フリップチップ接続箇所および上記外部接続端子配設箇所を除く上記基板表面がソルダーレジスト層で覆われており、
上記半導体チップのコーナー部と、これに対面する上記枠状ダムのコーナー部との間の領域内において、上記ソルダーレジスト層に掘り込みを設けたことを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置においては、半導体チップのコーナー部と、これに対面する枠状ダムのコーナー部との間の領域内において、ソルダーレジスト層に設けた掘り込みがアンダーフィル流を吸収するので、ダムを越えてオーバフローすることがない。
【発明を実施するための最良の形態】
【００１６】
図３に、本発明による半導体装置の一部分を示す。図３（１）はフリップチップ接続領域のコーナー部の平面図、図３（２）は図３（１）の線Ａ―Ａ’に沿った断面図である。
【００１７】
図示した半導体装置５０は、プリント配線基板１２の表面に半導体チップ１４がフリップチップ接続されている。
【００１８】
基板１２の表面において、アンダーフィル流出範囲制限用の枠状ダム１６が半導体チップ１４の全周を取り囲み、枠状ダム１６の外側に半導体チップ１４用の外部接続端子としてのはんだボール１８Ａが配設されており、フリップチップ接続箇所およびはんだボール配設箇所を除く上記基板表面がソルダーレジスト層２２で覆われている。はんだボール１８Ａはパッド部２３に接合されている。
【００１９】
本発明の特徴として、半導体チップ１４のコーナー部と、これに対面する枠状ダム１６のコーナー部との間の領域内において、ソルダーレジスト層２２に掘り込み２４を設けた。このコーナー部掘り込み２４は、フリップチップ接続するための配線パターンを露出させたソルダーレジスト層の掘り込み（以下、フリップチップ接続部掘り込み）２６からダム１６の内縁に達するまで直線的な溝状に延在している。すなわち、コーナー部掘り込み２４は一端がフリップチップ接続部掘り込み２６に接続し、他端がダム１６の内縁に接している。
【００２０】
アンダーフィル樹脂２０は、半導体チップ１４と基板１２との間隙２８を充填した後、半導体チップ１４の周囲に溢れ出て、前縁２０Ｆで示されるように半導体チップ１４の外縁とダム１６との間の領域を外向きに進行する。コーナー部ではアンダーフィル２０のかなりの体積が掘り込み２４内に収容されるため、アンダーフィル２０の上面レベルＳが低く抑制され、ダム１６で十分に堰き止められて、ダム１６を越えてオーバフローすることがない。
【００２１】
ここで本発明を適用する半導体装置の各部のサイズの一例を参考までに下記に示す。
【００２２】
半導体チップ１４のサイズ：９．０〜２２５mm2
ソルダーレジスト層２２の厚さ：１０〜２０μｍ
半導体チップ１４と基板１２との間隙２８：１５〜３５μｍ
（厳密には半導体チップ１４とソルダーレジスト層２２との間隙）
ダム１６：厚さ１０〜２０μｍ、幅５０〜１００μｍ
フリップチップ接続部掘り込み２６の幅Ｗ：３００〜５００μｍ
一般にダム１６は、ソルダーレジスト層２２と同様の材質の樹脂で同様の方法により形成するので、厚さもソルダーレジスト層２２と同等の１０〜２０μｍとする。ただし、ダム１６の材質、形成方法、厚さを上記のように限定する必要はない。
【００２３】
本発明において、アンダーフィル吸収用の掘り込みを設ける領域を上記コーナー領域に限定した理由を説明する。
【００２４】
前出の特許文献３に記載の従来技術では、半導体チップの周囲全周にソルダーレジスト層に段差や溝を設けている。しかし、ソルダーレジスト層の直下にはフリップチップ接続パッドからの引き出し線（配線パターン）および回路形成のための引き回し線が存在する。そのため、半導体チップの周囲全周にわたってソルダーレジスト層を除去して段差や溝を設けると、この除去部分にフリップチップ接続のリフロー時にはんだが流入し、露出した引き出し線や引き回し線が、はんだ接合されることによる短絡不良が発生する危険性が高まるばかりでなく、はんだ接合時の高温に起因して配線Ｃｕのイオンマイグレーションによる短絡不良の発生の危険性も極端に高まる。特にイオンマイグレーションによる短絡が発生し易くなる。
【００２５】
本発明においては、上記のような短絡発生の危険を回避するために、ソルダーレジスト層に掘り込みを形成する領域は、はんだボール増設によるアンダーフィル２０のオーバフローが特に発生し易い前記コーナー部のみに限定し、コーナー部以外の領域はソルダーレジスト層を本来の厚さのまま残しておく。
【００２６】
コーナー部掘り込み２４の平面形状は、図３に示した溝状に限定する必要はない。
【００２７】
図４に、コーナー部掘り込み２４の平面形状の例を示す。なお、図示の便宜上、はんだボール１８、１８Ａは省略してある。
【００２８】
図４（１）の例は、図３で説明した溝状の平面形状のコーナー部掘り込み２４であり、フリップチップ接続部掘り込み２６からダム１６まで連続的に延在している。
【００２９】
図４（２）の例は、半導体チップ１４のコーナー付近を「要」とする扇形の平面形状の掘り込み２４を示す。この場合も、掘り込み２４はフリップチップ接続部掘り込み２６からダム１６まで連続的に延在している。
【００３０】
図４（３）の例は、ダム１６のコーナーの４分の１円弧と弦とで囲まれた平面形状のコーナー部掘り込み２４である。この場合は、掘り込み２４はフリップチップ接続部掘り込み２６から独立しており、ダム１６に内接している。
【００３１】
上記３例はダム１６のコーナー部に配線が無い場合を想定してるが、コーナー部にも配線が有る場合の掘り込み２４の形態の例を下記に示す。
【００３２】
図４（４）の例は、コーナー部に有る直下の配線を避けるように、コーナー部掘り込み２４は２つの分割領域から成る。この掘り込み２４は、フリップチップ接続部掘り込み２６からもダム１６からも独立している。現状では、はんだボールを接合するパッド部２３（図３）の最小パッドピッチは４０μｍ程度なので、最小Ｌ／Ｓは２０／２０μｍ程度である。Ｌ／Ｓは、配線幅Ｌと配線間隔Ｓとの比（ライン／スペース比）である。したがって、基板表面上の最小スペースは２０μｍ以上となり、配線引き回し長を考慮すると、マイグレーション回避の観点から最小スペース３０μｍ程度は必要である。これから、図４（４）のようにして直下の配線を避けてコーナー部掘り込み２４を設けることは、設計上の自由度の観点から十分に可能である。
【００３３】
コーナー部掘り込み２４の形態は上記４例に限定する必要はなく、より不規則な形態を含め種々の形態とすることができる。また、４コーナー全てについて共通の形態とすることもできるし、一部あるいは全部のコーナーについて異なる形態とすることもできる。
【産業上の利用可能性】
【００３４】
本発明によれば、プリント配線基板の同一面に、フリップチップ接続された半導体チップと、この半導体チップ用の外部接続端子としてのはんだボールとが共に配設されている半導体装置において、枠状ダムとコーナー部掘り込みとを組み合わせたことにより、半導体チップのコーナー部に対面するダムコーナー部でアンダーフィルのオーバフロー発生を確実に防止した半導体装置が提供される。
【図面の簡単な説明】
【００３５】
【図１】図１は、プリント配線基板上に半導体チップをフリップチップ接続した従来の半導体装置を示す平面図である。
【図２】図２は、（１）図１の従来の半導体装置において半導体チップのコーナー部付近を拡大して示す平面図、（２）その場所ではんだボールを増設した状態を示す平面図である。
【図３】図３は、本発明の半導体装置の半導体チップコーナー部付近を示す（１）平面図および（２）線Ａ―Ａ’に沿った断面図である。
【図４】図４は、本発明の半導体装置におけるコーナー部掘り込みの種々の形態を示す平面図である。
【符号の説明】
【００３６】
１２    プリント配線基板
１４    半導体チップ
１６    枠状ダム
１８    はんだボール
１８Ａ    増設はんだボール
２０    アンダーフィル
２２    ソルダーレジスト層
２４    コーナー部掘り込み
２６    フリップチップ接続部掘り込み
２８    チップ／基板間の間隙
５０    半導体装置
【図１】
0004535969.tif 000002
【図２】
0004535969.tif 000003
【図３】
0004535969.tif 000004
【図４】
0004535969.tif 000005