【事件の表示】
　平成　３年特許願第２４１７７２号「半導体記憶装置」拒絶査定に対する審判事件［平成　５年　４月　２日出願公開、特開平　５−　８１８５５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成３年９月２０日に出願されたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１３年６月２５日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「通常動作モードと高速動作モードとを有する書き替え可能な半導体記憶装置であって、
　外部より最小サイクルタイムの基本動作クロック又はこの基本動作クロックを発生せしめるクロックを受取り、内部を高速動作モードで動作させる手段と、
　外部から入力された簡略化された高速テストモード用の動作コマンドに応答して、内部にてこのコマンドに対応する高速テストモード用のマイクロコマンドとアドレスを発生させる手段と、
　外部から入力された簡略化された高速テストモード用の動作コマンドに応答して、複数ビットに亘る入力データ又は同一の複数ビットデータを時分割に対応して圧縮した入力データを発生してこれをレジスタに一時記憶させる手段と、
　前記マイクロコマンド及びアドレスに応答して、前記入力データを該当するメモリセルに順次に書き込む手段と、
　前記マイクロコマンド及びアドレスに応答して、前記メモリセル内の該当するアドレスからその記憶データを読み出すとともに、これを前記一時記憶された入力データと照合し、その照合結果を外部に出力する手段と、
　を具備することを特徴とする半導体記憶装置。」
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用した、特開平１−２８２７９８号公報（以下、「第１の引用例」という。）には、内部にテスト機能を持ったスタティック型ＲＡＭのブロック図及びその動作を説明する図の第１図及び第２図に関して、以下の記載がなされている。
（ａ）第２図において、スタティック型ＲＡＭが試験モードとされるとき、スタティック型ＲＡＭには、外部に接続される試験装置からロウレベルの試験モード信号ＴＭバーが供給され、また所定の周期で一時的にハイレベルとされる試験クロック信号ＴＣが供給される。（公報第７頁右下欄第１４行〜第１９行）
（ｂ）スタティック型ＲＡＭでは、上記試験モード信号ＴＭバーがロウレベルとされることで、内部制御信号ｔｍがハイレベルとされる。（公報第８頁左上欄第２行〜第４行）
（ｃ）スタティック型ＲＡＭでは、内部試験クロック信号ｔｃの最初の立ち上がりエッジに同期して、試験パターン発生回路ＴＰＧがトリガされ、まず試験データｔｄ１がまず形成される。この試験データｔｄ１は、前述のように、試験データ比較回路ＴＤＣの他方の入力端子に供給されるとともに、入力データ選択回路ＩＤＳＬを介して、ライトアンプＷＡの各単位回路に共通に供給される。スタティック型ＲＡＭでは、同様に上記試験クロック信号ＴＣの最初の立ち上がりエッジに同期して、試験アドレス発生回路ＴＡＧがトリガされ、試験アドレス信号ｔｘ0〜ｔｘｉ及びｔｙ０〜ｔｙｊがまず試験アドレスＴＸ１及びＴＹ１を指定する組み合わせで形成される。（公報第８頁左上欄第１０行〜右上欄第３行）
（ｄ）スタティック型ＲＡＭでは、さらに、試験クロック信号ＴＣの最初の立ち下がりエッジに同期して、タイミング信号φｃｅがハイレベルとされ、やや遅れてタイミング信号φｗが一時的にハイレベルとされる。これにより、スタティック型ＲＡＭは、試験書き込みサイクルとされる。（公報第８頁右上欄第９行〜第１４行）
（ｅ）タイミング信号φｗが一時的にハイレベルとされると、ライトアンプＷＡの各単位回路が一斉に動作状態とされ、上記試験データｔｄ１が、相補共通データ線ＣＤ０〜ＣＤｎを介して、メモリアレイＭＡＲＹの選択されたｎ+１個のメモリセルに書き込まれる。（公報第８頁左下欄第６行〜第１１行）
（ｆ）試験クロック信号ＴＣの２回目の立ち下がりエッジに同期して、スタティック型ＲＡＭでは、再びタイミング信号φｃｅがハイレベルとされ、これにやや遅れて、タイミング信号φｒがハイレベルとされる。これにより、スタティック型ＲＡＭは、試験読み出しサイクルとされる。（公報第８頁左下欄第１８行〜右上欄第３行）
（ｇ）タイミング信号φｒがハイレベルとされると、リードアンプＲＡの各単位回路が一斉に動作状態とされる。これにより、上記読み出し信号ｒｄ０〜ｒｄｎが、リードアンプＲＡの対応する単位回路によって増幅され、内部読み出しデータｒｄ０〜ｒｄｎとして、試験データ比較回路ＴＤＣの一方の入力端子に供給される。
　試験データ比較回路ＴＤＣの他方の入力端子には、前述のように、試験パターン発生回路ＴＰＧから試験データｔｄ１が供給される。試験データ比較回路ＴＤＣは、特に制限されないが、リードアンプＲＡの各単位回路の出力が確立されるタイミングで、上記試験データｔｄ１と内部読み出しデータｒｄ０〜ｒｄｎとを比較照合する。その結果、試験データｔｄ１とすべての内部読み出しデータｒｄ０〜ｒｄｎが一致すると、その出力信号すなわち内部制御信号ｔｅをロウレベルとままとし、１ビットでも一致ないと、内部制御信号ｔｅをハイレベルとする。（公報第８頁右下欄第１４行〜第９頁左上欄第１２行）
　以上の記載から上記第１の引用例には、
　書き替え可能な半導体記憶装置であって、
　外部から入力されたテストモード用の試験モード信号（ＴＭバー）に応答して、内部にてテストモード用の内部制御信号（ｔｍ、φｃｅ、φｗ、φｒ）とアドレス信号（ｔｘ０〜ｔｘｉ及びｔｙ０〜ｔｙｊ）を発生させる手段（タイミング発生回路ＴＧ，試験アドレス発生回路ＴＡＧ）と、
　外部から入力されたテストモード用の試験モード信号（ＴＭバー）に応答して、複数ビットに亘る試験データ（ｔｄ１）を発生してこれを一時記憶する手段（試験パターン発生回路ＴＰＧ）と、
　前記内部制御信号（ｔｍ、φｃｅ、φｗ、φｒ）及びアドレス信号（ｔｘ０〜ｔｘｉ及びｔｙ０〜ｔｙｊ）に応答して、前記試験データ（ｔｄ１）を該当するメモリセルに書き込む手段（ライトアンプＷＡ）と、
　前記内部制御信号（ｔｍ、φｃｅ、φｗ、φｒ）及びアドレス信号（ｔｘ０〜ｔｘｉ及びｔｙ０〜ｔｙｊ）に応答して、前記メモリセル内の該当するアドレスからその記憶データを読み出すとともに、これを前記一時記憶された試験データ（ｔｄ１）と照合し、その照合結果（ＴＥ）を外部に出力する手段（リードアンプＲＡ、試験データ比較回路ＴＤＣ、タイミング発生回路ＴＧ）と、
　を具備する半導体記憶装置、に関する発明が記載されている。
　また、原査定の拒絶の理由に引用した、特開平３−１０５７９１号公報（以下、「第２の引用例」という。）には、同期型のメモリと非同期型のメモリの動作速度の違いに関して、「高速度同期メモリアクセスは望ましいが、特にたとえばバッテリ電力を供給されるラップトップビデオグラフィックスシステム、カラーパレットなどにおいて利用可能な電力を浪費しないことが重要であるとき、クロックのない、より低い速度の非同期メモリアクセスがしばしば受入れられる。」（公報第３頁左下欄第１５行〜第２０行）と記載されており、メモリアドレスバッファの概略を示す第２図及び該メモリアドレスバッファの動作を制御する制御回路を示す第３図に関して、「動作において、バッファ２０は、可能化信号ＥＮを制御することにより、動作の同期モードと非同期モードとの間で切換えられ得る。」（公報第５頁左下欄第１５行〜第１７行）と記載され、また「したがって、ＥＮがハイであるとき、…バッファ２０の同期制御、すなわちゲート２１および２２の同期制御を与えるということが理解されるであろう。バッファ２０を非同期動作に切換えるために、可能化信号ＥＮはローに駆動される。」（公報第５頁右下欄第８行〜第１６行）と記載されている。これらの記載から、上記第２の引用例には、
　半導体記憶装置において、通常動作モード（非同期モード）と高速動作モード（同期モード）とを備え、外部から基本動作クロック（ＣＫＬ）が供給された場合には、内部を高速動作モード（同期モード）で動作させるように制御すること、が記載されている。
　
３．本願発明と引用例に記載されている発明との対比
　本願発明と上記第１の引用例に記載されている発明とを対比すると、上記第１の引用例に記載されている発明においても、試験データ（ｔｄ１）を該当するメモリセルに順次に書き込んでいるものと認められ、また、上記第１の引用例に記載されている発明の「内部制御信号（ｔｍ、φｃｅ、φｗ、φｒ）」は、テストモード時に半導体記憶装置内部にテストの為に必要な各種のコマンドを送出するものであるから、本願発明の「マイクロコマンド」に相当する。そして、上記第１の引用例に記載されている発明の、「アドレス信号（ｔｘ０〜ｔｘｉ及びｔｙ０〜ｔｙｊ）」及び「試験データ（ｔｄ１）」は、本願発明の、「アドレス」及び「入力データ」にそれぞれ相当するから、両者の発明は共に
「書き替え可能な半導体記憶装置であって、
　外部から入力されたテストモードに移行するための指令信号に応答して、内部にてテストモード用のマイクロコマンドとアドレスを発生させる手段と、
　外部から入力されたテストモードに移行するための指令信号に応答して、複数ビットに亘る入力データを発生してこれを一時記憶する手段と、
　前記マイクロコマンド及びアドレスに応答して、前記入力データを該当するメモリセルに順次に書き込む手段と、
　前記マイクロコマンド及びアドレスに応答して、前記メモリセル内の該当するアドレスからその記憶データを読み出すとともに、これを前記一時記憶された入力データと照合し、その照合結果を外部に出力する手段と、
　を具備する半導体記憶装置。」である点で一致し、以下の点で相違しているものと認められる。
＜相違点＞
（１）本願発明では、半導体記憶装置を通常動作モードと高速動作モードの２つの動作モードで動作可能に構成し、外部より最小サイクルタイムの基本動作クロックを受け取ると内部を高速動作モードで動作させるようにしているのに対して、上記第１の引用例に記載されている発明では半導体記憶装置をこのように構成していない点。
（２）本願発明では、テストモードに移行するための指令信号として簡略化された高速テストモード用の動作コマンドを採用し、この動作コマンドに対応するマイクロコマンドとアドレスを発生させているのに対して、上記第１の引用例に記載された発明では、テストモードに移行するための指令信号としてテストモード用の試験モード信号としている点。
（３）本願発明では、入力データをレジスタに一時記憶させているのに対して、上記引用例に記載されている発明では、上記入力データに対応する試験データを試験パターン発生回路内に一時記憶させている点。
　
４．相違点についての当審の判断
　まず、上記相違点（１）について検討すると、半導体記憶装置において、通常動作モード（非同期モード）と高速動作モード（同期モード）とを備え、外部から基本動作クロック（ＣＫＬ）が供給された場合には、内部を高速動作モード（同期モード）で動作させるように制御することは上記第２の引用例に記載されており、上記第１の引用例に記載されている発明に上記第２の引用例に記載されている技術事項を適用して上記第１の引用例に記載されている発明の半導体記憶装置を通常動作モード（非同期モード）と高速動作モード（同期モード）とを備えるように構成し、外部から最小サイクルタイムの基本動作クロック（ＣＫＬ）が供給された場合には、内部を高速動作モード（同期モード）で動作させるように制御することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（２）について検討すると、本願発明において、テストモード用の動作コマンドを簡略化すること及び動作コマンドに対応したマイクロコマンド及びアドレスを発生することに格別の技術的意義があるとは認められないから、半導体記憶装置をテストモードに移行させる際に、本願発明のようにテストモード用の動作コマンドを採用するか、又は上記第１の引用例に記載されている発明のようにテストモード用の試験モード信号を採用するかは当業者がその必要に応じて適宜為し得る程度の事項に過ぎず、また、高速クロックを用いて半導体記憶装置のテストを高速で行なうことも従来良く行われていることから（もし、必要ならば、特開平３−９１１９５号公報あるいは特開平３−９１１９９号公報を参照されたい。）、上記相違点２を格別なものとすることはできない。
　次に、上記相違点（３）について検討すると、半導体記憶装置において、テスト時の比較のためにテストデータをレジスタに一時記憶しておくことは従来周知の事項であるから（もし、必要ならば、特開平１−２０５７９９号公報あるいは実願昭６２−６４２２６号（実開昭６３−１７５２５０号公報）のマイクロフィルムを参照されたい。）、上記引用例１に記載されている発明の試験データをレジスタに一時記憶するようにして本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　
５.むすび
　以上のとおりであるから、本願発明は上記第１及び第２の引用例に記載された発明及び従来周知の技術事項から当業者が容易に想到し得たものと認められるので、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。