【事件の表示】
　平成　７年特許願第３２９２８１号「不揮発性半導体メモリ」拒絶査定に対する審判事件［平成　８年１０月　１日出願公開、特開平　８−２５５４９６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成７年１２月１８日（パリ条約による優先権主張１９９４年１２月１９日、大韓民国）の出願であって、その請求項１に係る発明は、平成１０年１２月１日付け手続補正書で補正された特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「【請求項１】選択ワード線に接続した複数のメモリセルに記憶されたデータを、該複数のメモリセルに接続する複数のビット線を通じて一度に読出せるようにした不揮発性半導体メモリにおいて、
　複数のビット線を第１グループと第２グループに分けたその第１グループに接続して読出データを貯蔵する第１ページバッファ及び第２グループに接続して読出データを貯蔵する第２ページバッファと、この第１ページバッファに貯蔵したデータと第２ページバッファに貯蔵したデータを読出エネーブル信号の周期ごとに交互にデータ入出力端子へ提供する読出手段と、を備え、前記第１グループのビット線と第２グループのビット線を１本ずつ交互に配列し、前記第１ページバッファと第２ページバッファをビット線を挟んで両側に設けたことを特徴とする不揮発性半導体メモリ。」
　なお、平成１２年１１月１３日付け手続補正書は同日付けで却下された。
２．引用例の記載
　これに対して、原査定の拒絶の理由に引用した特開平２−２６６８号公報（以下「引用例１」という。）には、下記の事項が記載されている。
「第２図において、メモリアレイ１１および１２は、・・・複数のワード線ＷＬおよびそれらに交差する複数のビット線ＢＬを含む。ワード線ＷＬとビット線ＢＬとの各交点には、メモリトランジスタＭＴからなるメモリセルが接続されている。・・・
メモリアレイ１１および１２内の複数のビット線ＢＬは、それぞれビット線選択デコーダ３１および３２に接続されている。ビット線選択デコーダ３１，３２はセンスアンプ等を含む周辺回路５０に接続されている。」（第４頁右上欄第９行〜左下欄２０行）
「第６図は、この発明の他の実施例によるＲＯＭチップの平面ブロック図であり、第７図は、第６図のＲＯＭ装置の主要部の回路図である。
　メモリアレイ１１の対向する側部にそれぞれワード線選択デコーダ２１ａおよび２１ｂが配置されているとともに、残りの対向する側部にそれぞれビット線選択デコーダ３１ａおよび３１ｂが配置されている。・・・第７図に示すように、メモリアレイ１１内の複数のビット線ＢＬは、交互にビット線選択デコーダ３１ａおよび３１ｂに接続されている。・・・
　これにより、１本のビット線ＢＬあたりのビット線選択デコーダのパタ−ン占有領域の幅が２倍になる。したがって、各ビット線選択デコーダを駆動能力の大きい回路構成にすることが容易となる。」（第６頁左下欄第１行〜右下欄第３行）
　したがって、引用例１には、選択ワード線に接続した複数のメモリセルに記憶されたデータを、該複数のメモリセルに接続する複数のビット線を通じて読み出し動作を行なうようにした半導体記憶装置において、メモリアレイの対向する側部にそれぞれ配置されたビット線選択デコーダ３１ａおよび３１ｂはセンスアンプ等を含む周辺回路５０に接続され、該ビット線選択デコーダ３１ａおよび３１ｂに複数のビット線ＢＬを交互に接続した半導体記憶装置が記載されている。
　同じく引用した特開平６−３３３３９３号公報（以下「引用例２」という。）には、下記の事項が記載されている。
「【００１０】
【発明が解決しようとする課題】したがって本発明の目的は、第一に、より高信頼性の有効データの出力を行い得る半導体集積回路を提供することにある。」
「【００１４】第五に、ファストページモードにおいても、列アドレスストローブ信号のレベル変換に関係なくデータ出力バッファを駆動させることで有効データの出力を拡張させ得る半導体集積回路を提供することにある。」
「【００２５】図１は、この実施例の半導体集積回路におけるセルデータの読出に関連した部分の要部構成を示すブロック図である。符号１００で示す部分は、マトリックス形態で多数のメモリセル２を配列したセルアレイである。このセルアレイ１００の各ビット線ＢＬｍ、バーＢＬｍ（ｍ＝０、１、２、…）には、データの１次感知のためのビット線センスアンプ４が接続される。各ビット線ＢＬｍ、バーＢＬｍは、信号ＣＳＬにより制御される列ゲート６を通じてデータ入出力線ＩＯ、バーＩＯに接続される。データ線であるデータ入出力線ＩＯ、バーＩＯは、マルチプレクサ１０を通じて感知手段であるデータ入出力線センスアンプ２００に接続される。そして、このデータ入出力線センスアンプ２００の出力線にはラッチ回路３００が接続されている。ラッチ回路３００は、直列接続された二つのインバータ３０２、３０４で構成されている。」
「【００３２】図４は、図１に示す回路におけるデータ読出動作時の特性を示す動作タイミング図である。ここで、図１〜図４を参照して本発明に従う半導体集積回路のデータ読出動作を説明する。
【００３３】行アドレスストローブ信号バーＲＡＳの下降エッジで入力された行アドレスによりワード線ＷＬ０、…、ＷＬｎ（ｎ＝１、２、３、…）うちのいずれか１本のワード線が選択される。選択されたワード線に接続されたセルのデータは、ビット線センスアンプ４によりすべて感知される。その後、有効列アドレスＣＯＬ１が列アドレスストローブ信号バーＣＡＳの下降エッジでラッチされ、ｍ／２個の信号ＣＳＬの中のいずれか一つが選択される。信号ＣＳＬの選択により、ビット線センスアンプ４により感知されたデータが選択されてデータ入出力線ＩＯ、バーＩＯに伝送される。そしてマルチプレクサ１０により、データ入出力線ＩＯ、バーＩＯのうち一対のデータ入出力線ＩＯ、バーＩＯに伝送されたデータのみが選択される。選択されたデータは、データ入出力線センスアンプ２００により電圧増幅される。このとき、電圧増幅されたデータがラッチ回路３００によりラッチされ、このラッチ回路３００にラッチされたデータは、信号φＣＩＯＳＡが論理“ハイ”で供給される間に伝送ゲート４０４を通じてデータ出力バッファ５００に入力される。」
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例１に記載の発明（以下「後者」という。）を比較する。
　両者は半導体メモリであって、後者の「ビット線選択デコーダ３１ａに接続された複数のビット線」、「ビット線選択デコーダ３１ｂに接続された複数のビット線」は、それぞれ前者の「第１グループ」、「第２グループ」に対応している。
　後者の「ビット線選択デコーダ３１ａおよび３１ｂ・センスアンプ等を含む周辺回路５０」は、前者の「読出手段」に対応している。
　両者は、「選択ワード線に接続した複数のメモリセルに記憶されたデータを、該複数のメモリセルに接続する複数のビット線を通じて読出動作を行うようにした半導体メモリにおいて、
　複数のビット線を第１グループと第２グループに分け、その読出しデータを読出す読出手段を備え、前記第１グループのビット線と第２グループのビット線を１本ずつ交互に配列したことを特徴とする半導体メモリ。」
である点で一致し、
（１）前者は、「一度に読出せるようにした」のに対し、後者は、通常の読出し動作である点、
（２）前者は、不揮発性半導体メモリであるのに対し、後者はそうではない点、
（３）前者では、第１グループに接続して読出データを貯蔵する第１ページバッファ及び第２グループに接続して読出データを貯蔵する第２ページバッファを備え、前記第１ページバッファと第２ページバッファをビット線を挟んで両側に設けたのに対し、後者ではそのようになっていない点、
（４）読出し手段が、前者は、第１ページバッファに貯蔵したデータと第２ページバッファに貯蔵したデータを読出エネーブル信号の周期ごとに交互にデータ入出力端子へ提供するのに対し、後者ではそのようになっていない点
で相違している。
　次に、上記相違点について検討する。
　相違点（１）について
　前者の「一度に読出せるようにした」ことは、その「発明の詳細な説明」の「読出動作」によればページ読出しモードと認められる。
　半導体記憶装置において、ページ読出しモードは、引用例２・特開平４−２７６３９３号公報に記載される如く周知のことであるから、後者のものをページ読出しモードとすることに格別困難性は認められない。
　相違点（２）について
　不揮発性半導体メモリは、特開平４−２７６３９３号公報に記載される如く周知のメモリであるから、後者のメモリを不揮発性半導体メモリとすることに格別困難性は認められない。
　相違点（３）について
　前者の「ページバッファ」について、その段落２９に「複数のデータラッチおよび感知回路３４が第１ページバッファ１８を構成する。」と記載されている。
　センスアンプとともにラッチ回路を備えることによりページ読出しモード（カラム連続読出し）を構成することは特開平４−２７６３９３号公報に記載される如く周知であるから、後者において、ページ読出しモードとしたとき、このようなページバッファを備えることに格別困難性は認められない。
　後者において、１本のビット線ＢＬあたりのビット線選択デコーダのパタ−ン占有領域の幅を２倍にするために、ビット線選択デコーダ３１ａおよび３２ｂをメモリアレイの対向する側部にそれぞれ配置することが記載されている。
　半導体メモリを高密度集積化するという課題は周知であるから、後者において、ビット線選択デコーダと同様に、メモリアレイの対向する側部にページバッファをそれぞれ配置するようにすることは当業者が容易になし得ることである。
　相違点（４）について
　引用例２には、図１を参照すると、選択されたワード線のセルデータはビット線センスアンプ４によりすべて感知され、信号ＣＳＬの選択によりビット線センスアンプ４により感知されたデータが２組のデータ入出力線ＩＯ、バーＩＯにそれぞれ伝送され、マルチプレクサ１０によりデータ入出力線ＩＯ、バーＩＯのうち一対のデータ入出力線ＩＯ、バーＩＯに伝送されたデータのみが選択され、信号ΦＣＩＯＳＡが論理”ハイ”で供給される間伝送ゲート４０４を通じてデータ出力バッファ５００に入力されることが開示されている。上記マルチプレクサ１０の駆動信号は記載されていないが、一般に電子回路を駆動させるのにエネーブル信号を用いることは周知である。
　したがって、引用例２には、複数のビット線を２グループ化し、そのビット線データを交互にエネーブル信号に基づいて読出すという技術思想が開示されている。
　そうすると、このような技術思想を後者のメモリに適用して、メモリアレイの対向する側部にそれぞれ設けられたページバッファのデータを読出エネーブル信号の周期ごとに交互にデータ入出力端子に読出すようにすることは当業者が容易に推考し得ることである。
  また、本願請求項１に係る発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例１、２に記載された発明および周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。