【手続補正書】
【提出日】平成18年1月4日(2006.1.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  各メモリ・セルが制御ゲート端子とソース端子とドレイン端子とを含む複数の浮動ゲートメモリ・セルを含み、メモリ・セルの制御ゲート端子が高いプログラミング電圧をメモリ・セルのプログラミング中に受け取る、浮動ゲートＥＥＰＲＯＭの閾値電圧分布を圧縮する方法は、
複数のメモリ・セルを有するセル列を選択するステップと、
前記選択されたセル列の各メモリ・セル制御ゲート端子に正のゲート電圧を加えるステップと、
前記選択されたセル列の前記複数のメモリ・セルによって導通させられたトータル電流を検出するステップと、
前記トータル電流と基準電流とを比較するステップと、
前記比較するステップに応答して前記選択されたセル列のメモリ・セルの個々の閾値電圧を増加させるステップであり、該個々の閾値電圧を増加させるステップは、前記選択されたセル列の各メモリ・セルの制御ゲート端子にゼロより大きく、プログラミングの間メモリ・セルの制御ゲートに加えられる高いプログラミング電圧より実質的に小さい正の制御ゲート電圧を加えるステップとを含む、方法。
【請求項２】  請求項１に記載の方法であって、前記選択するステップは、共通ビット線路に接続された複数のメモリ・セルを有するセル列を選択するステップを含む。
【請求項３】  請求項１に記載の方法は更に、前記セル列を選択するステップの前に前記浮動ゲートＥＥＰＲＯＭをフラッシュ消去するステップを含み、前記圧縮する方法が前記フラッシュ消去処理の最後に存在する、方法。
【請求項４】  請求項１に記載の方法は更に、前記選択されたセル列のメモリのセルの各１つの制御ゲート端子にゼロボルトより大きい制御ゲート電圧を加えている間、前記複数のメモリ・セルのドレイン端子に正のドレイン電圧を加えるステップを含み、前記正の制御ゲート電圧は前記正のドレイン電圧以上である、方法。
【請求項５】  請求項１に記載の方法であって、前記増加させるステップは更に、
前記選択されたセル列の前記複数のメモリ・セルの個々のソース端子に正の電圧を加えるステップと、
前記選択されたセル列の前記複数のメモリ・セルの個々のドレイン端子に正のドレイン電圧を加えるステップとを含む。
【請求項６】  請求項１に記載の方法であって、前記増加させるステップは更に、
前記選択された列の前記複数のメモリ・セルのソース端子の電圧を前記メモリ・セルの基板上の電圧に対して正になるように増加させるステップを含む。
【請求項７】  請求項６に記載の方法であって、前記増加させるステップは更に、
前記選択されたセル列の前記複数のメモリ・セルの個々のドレイン端子に正のドレイン電圧を加えるステップを含む。
【請求項８】  請求項１に記載の方法であって、前記増加させるステップの間、前記選択されたセル列の各メモリ・セルの制御ゲート端子に正の制御ゲート電圧を加えるステップは、前記制御ゲート端子に、ゼロより大きく、前記浮動ゲートＥＥＰＲＯＭに供給されている供給電圧以下の電圧を加えるステップを含み、前記高いプログラミング電圧は前記供給電圧より大きい、方法。
【請求項９】  請求項１に記載の方法であって、前記増加させるステップの前の前記圧縮する方法の間、前記選択されたセル列の各メモリ・セルの制御ゲート端子に正の制御ゲート電圧を加えるステップは、ゼロより大きく、前記浮動ゲートＥＥＰＲＯＭに供給される供給電圧より小さい電圧を前記制御ゲート端子に加えるステップを含む。
【請求項１０】  請求項８に記載の方法であって、前記増加させるステップの間、前記選択されたセル列の各メモリ・セルの制御ゲート端子に正の制御ゲート電圧を加えるステップは、前記制御ゲート端子に１Ｖ−５Ｖの範囲の電圧を加えるステップを含む。
【請求項１１】  請求項９に記載の方法であって、前記増加させるステップの前で、前記圧縮する方法の間、前記選択されたセル列の各メモリ・セルの制御ゲート端子に正の制御ゲート電圧を加えるステップは、前記制御ゲート端子に１Ｖ−３．２Ｖの範囲の電圧を加えるステップを含む。
【請求項１２】  各メモリ・セルが制御ゲート端子とソース端子とドレイン端子とを含む複数の浮動ゲートメモリ・セルを含み、メモリ・セルの制御ゲート端子が前記メモリ・セルのプログラミング中に高いプログラミング電圧を受け取る、浮動ゲートＥＥＰＲＯＭの閾値電圧分布を圧縮する方法は、
複数のメモリ・セルを有するセル列を選択するステップと、
前記選択されたセル列の複数のメモリ・セルの各々の制御ゲート端子に正のゲート電圧を加えるステップと、
前記選択されたセル列の前記複数のメモリ・セルによって導通させられたトータル電流を検出するステップと、
前記トータル電流と基準電流とを比較するステップと、
前記比較するステップに応答して前記選択されたセル列のメモリ・セルの個々の閾値電圧を増加させるステップであり、該個々の閾値電圧を増加させるステップは、前記選択されたセル列の前記複数のメモリ・セルの各々の制御ゲート端子に、ゼロより大きく、プログラミングの間メモリ・セルの制御ゲートに加えられる高いプログラミング電圧より実質的に小さい正の制御ゲート電圧を加えるステップを含む、方法。
【請求項１３】  請求項１２に記載の方法であって、前記選択するステップは、共通ビット線路に接続された複数のメモリ・セルを有するセル列を選択するステップを含む。
【請求項１４】  請求項１２に記載の方法は更に、前記セル列を選択するステップの前に前記浮動ゲートＥＥＰＲＯＭをフラッシュ消去するステップを含み、前記圧縮する方法が前記フラッシュ消去処理の最後に存在する、方法。
【請求項１５】  請求項１２に記載の方法であって、前記増加させるステップは更に、
前記選択されたセル列の前記複数のメモリ・セルの個々のソース端子に正の電圧を加えるステップと、
前記選択されたセル列の前記複数のメモリ・セルの個々のドレイン端子に正のドレイン電圧を加えるステップとを含む。
【請求項１６】  請求項１２に記載の方法であって、前記増加させるステップは更に、
前記選択された列の前記複数のメモリ・セルのソース端子の電圧を前記メモリ・セルの基板上の電圧に対して正になるように増加させるステップを含む。
【請求項１７】  請求項１６に記載の方法であって、前記増加させるステップは更に、
前記選択されたセル列の前記複数のメモリ・セルの個々のドレイン端子に正のドレイン電圧を加えるステップを含む。
【請求項１８】  請求項１２に記載の方法であって、前記増加させるステップの間、前記選択されたセル列の前記複数のメモリ・セルの各々の制御ゲート端子に正の制御ゲート電圧を加えるステップは、前記制御ゲート端子に、ゼロより大きく、前記浮動ゲートＥＥＰＲＯＭに供給されている供給電圧以下の電圧を加えるステップを含み、前記高いプログラミング電圧は前記供給電圧より大きい、方法。
【請求項１９】  請求項１２に記載の方法であって、前記増加させるステップの前の前記圧縮する方法の間、前記選択されたセル列の前記複数のメモリ・セルの各々の制御ゲート端子に正の制御ゲート電圧を加えるステップは、ゼロより大きく、前記浮動ゲートＥＥＰＲＯＭに供給される供給電圧より小さい電圧を前記制御ゲート端子に加えるステップを含む。
【請求項２０】  請求項１８に記載の方法であって、前記増加させるステップの間、前記選択されたセル列の前記複数のメモリ・セルの各々の制御ゲート端子に正の制御ゲート電圧を加えるステップは、前記制御ゲート端子に１Ｖ−５Ｖの範囲の電圧を加えるステップを含む。
【請求項２１】  請求項１９に記載の方法であって、前記増加させるステップの前で、前記圧縮する方法の間、前記選択されたセル列の前記複数のメモリ・セルの各々の制御ゲート端子に正の制御ゲート電圧を加えるステップは、前記制御ゲート端子に１Ｖ−３．２Ｖの範囲の電圧を加えるステップを含む。