【手続補正書】
【提出日】平成18年3月23日(2006.3.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】半導体基板の第１の領域に形成された複数の第１のトランジスタ、及び、半導体基板の第２の領域に形成された複数の第２のトランジスタから構成された半導体装置であって、
第１及び第２のトランジスタのそれぞれは、ゲート電極、チャネル形成領域、及び、ソース／ドレイン領域から成り、
第１及び第２のトランジスタを構成するゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成り、
第１のトランジスタを構成するソース／ドレイン領域には、シリサイド層が形成されており、
第２のトランジスタを構成するソース／ドレイン領域には、シリサイド層が形成されていないことを特徴とする半導体装置。
【請求項２】第１のトランジスタから論理回路が構成され、第２のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】第１及び第２のトランジスタは、
第１の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、
第２の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層、
を更に備えていることを特徴とする請求項１に記載の半導体装置。
【請求項４】第１の絶縁材料の比誘電率は、第２の絶縁材料の比誘電率よりも低いことを特徴とする請求項３に記載の半導体装置。
【請求項５】（イ）導電材料から成るゲート電極、
（ロ）第１の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、
（ハ）第２の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層、
を有することを特徴とする半導体装置。
【請求項６】第１の絶縁材料の比誘電率は、第２の絶縁材料の比誘電率よりも低いことを特徴とする請求項５に記載の半導体装置。
【請求項７】ゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成ることを特徴とする請求項５に記載の半導体装置。
【請求項８】半導体基板の第１の領域に形成された複数の第１のトランジスタ、及び、半導体基板の第２の領域に形成された複数の第２のトランジスタから構成された半導体装置の製造方法であって、
（Ａ）第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程と、
（Ｂ）隣接する第２のトランジスタを構成するゲート電極間を絶縁材料層で埋め込み、且つ、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域、第１のトランジスタを構成するゲート電極の頂面、及び、第２のトランジスタを構成するゲート電極の頂面を露出させる工程と、
（Ｃ）第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成する工程と、
（Ｄ）第１のトランジスタを構成するソース／ドレイン領域にシリサイド層を形成し、且つ、第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項９】第１のトランジスタから論理回路が構成され、第２のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】絶縁材料層は、第１の絶縁材料層及び第２の絶縁材料層から成り、
前記工程（Ｂ）は、全面に第１の絶縁材料層を形成した後、隣接する第２のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込むように該第１の絶縁材料層上に第２の絶縁材料層を形成し、次いで、第１のトランジスタを形成すべき領域上の第１の絶縁材料層、及び第２のトランジスタを構成するゲート電極の頂面上の第１の絶縁材料層を除去する工程から成ることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】前記工程（Ｃ）において、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成するとき、該ソース／ドレイン領域に導入する不純物と同じ不純物を第１のトランジスタを構成するゲート電極に導入し、第２のトランジスタを構成するソース／ドレイン領域に導入された不純物と同じ導電型の不純物を第２のトランジスタを構成するゲート電極に導入することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】前記工程（Ｄ）の後、
（Ｅ）全面に、エッチングストップ層、層間絶縁層を順次形成し、該層間絶縁層、エッチングストップ層及び絶縁材料層を貫通し、第２のトランジスタを構成するソース／ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】半導体基板の第１の領域に形成された複数の第１のトランジスタ、及び、半導体基板の第２の領域に形成された複数の第２のトランジスタから構成された半導体装置の製造方法であって、
（Ａ）第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程と、
（Ｂ）第２のトランジスタを構成するソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程と、
（Ｃ）第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成した後、該ソース／ドレイン領域にシリサイド層を形成する工程と、
（Ｄ）隣接する第１のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込み、隣接する第２のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込み、且つ、第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面を露出させる工程と、
（Ｅ）第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項１４】第１のトランジスタから論理回路が構成され、第２のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】第１及び第２の絶縁材料層は酸化シリコンから成ることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】前記工程（Ａ）は、第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の２層構成のゲート電極を形成し、その後、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程から成り、
前記（Ｂ）は、第２のトランジスタを構成するゲート電極及びソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するゲート電極の側壁を第１の絶縁材料層で被覆し、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜、並びに、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去する工程を含み、
前記工程（Ｅ）に引き続き、第１のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第１のキャップ層を形成し、第２のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第２のキャップ層を形成する工程を含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１７】前記工程（Ａ）は、第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の２層構成のゲート電極を形成し、その後、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程から成り、
前記（Ｂ）は、第２のトランジスタを構成するゲート電極及びソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するゲート電極の側壁を第１の絶縁材料層で被覆し、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去する工程を含み、
前記工程（Ｅ）に引き続き、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去し、次いで、第１のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第１のキャップ層を形成し、第２のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第２のキャップ層を形成する工程を含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１８】前記工程（Ｅ）の後、
（Ｆ）全面に層間絶縁層を形成し、該層間絶縁層並びに第２及び第１の絶縁材料層を貫通し、第２のトランジスタを構成するソース／ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１９】（Ａ）半導体基板表面にゲート絶縁膜を形成し、次いで、全面にポリシリコン層、オフセット膜を順次形成した後、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の２層構成のゲート電極を形成する工程と、
（Ｂ）ゲート電極の側壁を、第１の絶縁材料から成る第１の絶縁材料層で被覆し、且つ、半導体基板にソース／ドレイン領域を形成する工程と、
（Ｃ）隣接するゲート電極間を第２の絶縁材料層で埋め込み、且つ、オフセット膜の頂面を露出させる工程と、
（Ｄ）オフセット膜を除去し、併せて、ゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去する工程と、
（Ｅ）ゲート電極の頂面上、及び、ゲート電極の側壁を被覆した第１の絶縁材料層の頂部上にキャップ層を形成する工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２０】前記工程（Ｄ）において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成し、次いで、ゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去することを特徴とする請求項１９に半導体装置の製造方法。
【請求項２１】前記工程（Ｄ）において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、該ポリシリコン層の頂面にシリサイド層を形成し、その後、ゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去することを特徴とする請求項２０に半導体装置の製造方法。
【請求項２２】前記工程（Ｄ）において、オフセット膜及びゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成することを特徴とする請求項１９に半導体装置の製造方法。
【請求項２３】前記工程（Ｅ）の後、
（Ｆ）全面に層間絶縁層を形成し、該層間絶縁層及び第２の絶縁材料層を貫通し、ソース／ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２４】第１の絶縁材料の比誘電率は、第２の絶縁材料の比誘電率よりも低いことを特徴とする請求項１９に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
［▲２▼  ＤＲＡＭのメモリ素子を構成するトランジスタのＳＡＣ技術］
ＤＲＡＭを構成するトランジスタにＳＡＣ技術を適用する場合、ＤＲＡＭを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまうと、加工マージンを確実に確保しつつ、かかる窒化シリコン膜に開口部を形成するために、オフセット膜の膜厚を厚くせざるを得ない。然るに、オフセット膜の膜厚を厚くすると、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じ易い。具体的には、例えば、リソグラフィ工程におけるマージンの低下、層間絶縁層の埋め込み不良が発生し易い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
この場合、キャップ層のエッチングレートは第１の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第１の絶縁材料層を構成する材料の比誘電率はキャップ層を構成する材料の比誘電率よりも低いことが望ましい。第１及び第２の絶縁材料層を構成する材料として酸化シリコン（ＳｉＯ2）を例示することができ、第１及び第２のキャップ層を構成する材料として窒化シリコン（ＳｉＮ）を例示することができる。また、本発明の第２の態様に係る半導体装置の製造方法においては、更に、上記の第４の目的を達成するために、前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース／ドレイン領域に導入された不純物と同じ導電型の不純物を導入し、次いで、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去することが好ましい。あるいは又、前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜、並びに、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース／ドレイン領域に導入された不純物と同じ導電型の不純物を導入する工程を含むことが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この場合、キャップ層のエッチングレートは第１の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第１の絶縁材料層を構成する材料の比誘電率は第１及び第２のキャップ層を構成する材料の比誘電率よりも低いことが望ましい。第１及び第２の絶縁材料層を構成する材料として酸化シリコン（ＳｉＯ2）を例示することができ、第１及び第２のキャップ層を構成する材料として窒化シリコン（ＳｉＮ）を例示することができる。更に、上記の第４の目的を達成するために、前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース／ドレイン領域に導入された不純物と同じ導電型の不純物を導入する工程を含むことが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
更には、半導体基板として、ＳＯＩ（Semiconductor On Insulator）基板を用いることもできる。ＳＯＩ基板の製造方法として、
（１）半導体基板と支持基板とを絶縁層を介して張り合わせた後、半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、基板張り合わせ法
（２）半導体基板上に絶縁層を形成した後、半導体基板に水素イオンをイオン注入し、剥離層を半導体基板内部に形成した後、半導体基板と支持基板とを絶縁層を介して張り合わせ、次いで、熱処理を行うことによって剥離層から半導体基板を剥離（劈開）し、残された半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、スマート・カット法
（３）半導体基板の内部に酸素イオンをイオン注入した後、熱処理を行うことによって、半導体基板の内部に絶縁層を形成し、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得るＳＩＭＯＸ（Separation by IMplanted OXygen）法
（４）支持体に相当する半導体基板上に形成された絶縁層上に気相又は固相で単結晶半導体層を形成することによって、半導体基板から成る支持体と、絶縁層と、単結晶半導体層から成る半導体層を得る方法
（５）陽極酸化によって半導体基板の表面を部分的に多孔質化して絶縁層を形成することによって、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得る方法
を挙げることができる。ここで、半導体層に半導体装置を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
［工程−１３０］
次いで、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を絶縁材料層で埋め込み、且つ、第１のトランジスタを構成するソース／ドレイン領域１６Ｂを形成すべき半導体基板１０の領域、第１のトランジスタを構成するゲート電極１４Ｂの頂面、及び、第２のトランジスタを構成するゲート電極１４Ａの頂面を露出させる。尚、実施の形態１においては、絶縁材料層は、窒化シリコン（ＳｉＮ）から成る第１の絶縁材料層１８と、酸化シリコン（ＳｉＯ2）から成る第２の絶縁材料層１９から構成されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
具体的には、先ず、厚さ約３０ｎｍの窒化シリコン（ＳｉＮ）から成る第１の絶縁材料層１８をＣＶＤ法にて全面に形成する（図３参照）。次いで、第１の絶縁材料層１８上に、酸化シリコン（ＳｉＯ2）から成る第２の絶縁材料層１９をＣＶＤ法にて形成する。第２の絶縁材料層１９の膜厚は、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を確実に埋め込む膜厚、例えば、約０．３μｍとすればよい。実施の形態１においては、第１のトランジスタを構成するゲート電極１４Ｂ間の距離に依存して、隣接する第１のトランジスタを構成するゲート電極１４Ｂ間が第２の絶縁材料層１９で埋め込まれる場合もあるし、埋め込まれない場合もある。次に、第１のトランジスタを形成すべき領域上の第２の絶縁材料層１９を、例えば、高密度プラズマエッチング装置を用い、Ｃ4Ｆ8／ＣＯ／Ａｒガスによってエッチバックする。第１の絶縁材料層１８とのエッチング選択比を確保しながら、同時に、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を第２の絶縁材料層１９で埋め込んだ状態とすることができる。エッチバック完了時の状態を図４に示す。その後、第２のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層（図示せず）で覆い、第１のトランジスタを形成すべき半導体基板１０の領域に残存した第２の絶縁材料層１９をフッ酸を用いて完全に除去し、次いで、マスク層を除去する（図５参照）。こうして、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を第２の絶縁材料層１９で埋め込むように、第１の絶縁材料層１８上に第２の絶縁材料層１９を形成することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
［工程−１８０］
その後、全面に第２の層間絶縁層５０を形成し、ノード用のコンタクトプラグ４５の上方の第２の層間絶縁層５０に開口部を形成し、かかる開口部内をタングステンで埋め込み、ノードコンタクトプラグ５１を形成する。具体的には、超解像技術や、先に説明したハードマスク層と開口部径縮小用マスクとの組合せによって、第２の層間絶縁層５０に直径１００ｎｍ程度の開口部を形成し、開口部内を含む第２の層間絶縁層５０上にチタン層、ＴｉＮ層をスパッタ法にて形成した後、開口部内を含む全面にＣＶＤ法にてタングステン層を形成する。そして、第２の層間絶縁層５０上のタングステン層、ＴｉＮ層、チタン層をエッチバック法やＣＭＰ法に基づき選択的に除去することによって、ノードコンタクトプラグ５１を得ることができる。尚、図においては、ノードコンタクトプラグ５１を１層で表した。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
次いで、第３の層間絶縁層５６に記憶ノード形状を有する凹部を、その底部にノードコンタクトプラグ５１が露出するように形成する。その後、ＷＮやＴｉＮ等の耐酸化性に優れた金属化合物、あるいは、ＲｕやＩｒ等の酸化物が導電性を有する金属あるいは金属酸化物から成る薄膜を、凹部内を含む第３の層間絶縁層５６上に５０ｎｍ程度、堆積させる。次いで、レジスト材料やＢＰＳＧ、ＳＯＧといった第３の層間絶縁層５６に対して選択的に除去できる材料で凹部内を埋め込み、エッチバック法やＣＭＰ法に基づき、第３の層間絶縁層５６上の薄膜を除去した後、凹部内を埋め込んだ材料を除去することによって、凹部内に記憶ノード電極５７を形成することができる。その後、凹部内の記憶ノード電極５７上を含む第３の層間絶縁層５６上に、厚さ１０ｎｍ程度のＴａ2Ｏ5から成る誘電体薄膜５８を形成し、４００〜４５０゜Ｃに加熱した状態で紫外線を誘電体薄膜５８に照射し、次いで、オゾンガス雰囲気中で１０分程度のアニール処理を施す。これによって、誘電体薄膜５８は非晶質状態のままであるが、膜中の酸素欠陥が十分に消失し、残留カーボンも除去されて、良好なる膜質のキャパシタ誘電体薄膜となる。その後、全面に厚さ約１００ｎｍのＴｉＮ層あるいはタングステン層をスパッタ法にて形成し、リソグラフィ技術及びエッチング技術に基づき、ＴｉＮ層あるいはタングステン層及び誘電体薄膜５８をパターニングする。こうして、ＴｉＮ層あるいはタングステン層から成るセルプレート５９を得ることができる（図１６参照）。以上のキャパシタ形成工程において大きな段差が生じることはない。尚、記憶ノード電極５７は各第２のトランジスタ毎に設けられており、誘電体薄膜５８及びセルプレート５９は複数（若しくは全て）の第２のトランジスタに共通である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
［工程−３００］
先ず、実施の形態１の［工程−１００］と同様にして、ｐ型シリコン半導体基板から成る半導体基板１０の所定の領域に素子分離領域１１、各種のウエルを形成した後、半導体基板１０の表面に、熱酸化法にてゲート絶縁膜１２Ａ，１２Ｂを形成する。論理回路を形成すべき半導体基板１０の領域におけるゲート絶縁膜１２Ｂの膜厚と、ＤＲＡＭを形成すべき半導体基板１０の領域におけるゲート絶縁膜１２Ａの膜厚は、同じであってもよいし、前者の膜厚を後者の膜厚よりも薄くしてもよい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
［工程−３２０］
その後、実施の形態１の［工程−１２０］と同様にして、第２のトランジスタを構成するソース／ドレイン領域１６Ａを半導体基板１０に形成する。第２のトランジスタを構成する一対のソース／ドレイン領域１６Ａの間にはチャネル形成領域１７Ａが形成される。併せて、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域に、ＬＤＤ構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域１５Ｂを形成する。こうして得られた構造を図１９に示す。その後、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域に、ＬＤＤ構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域１５Ｂを形成する。尚、イオン注入の完了後、増速拡散を抑制するために、熱処理を施すことが好ましい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
［工程−３６０］
次いで、隣接する第１のトランジスタを構成するゲート電極１１４Ｂ間を第２の絶縁材料層１１９で埋め込み、隣接する第２のトランジスタを構成するゲート電極１１４Ａ間を第２の絶縁材料層１１９で埋め込み、且つ、第１のトランジスタを構成するゲート電極１１４Ｂの頂面及び第２のトランジスタを構成するゲート電極１１４Ａの頂面を露出させる（図２４及び図３２の（Ｂ）参照）。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
また、実施の形態３においては、キャップ層３１Ａ，３１Ｂがゲート電極１１４Ａ，１１４Ｂから張り出し、キャップ層３１Ａ，３１Ｂの端部がゲート電極１１４Ａ，１１４Ｂを構成するシリサイド層３０Ａ，３０Ｂ2の側壁の全てを覆い、しかも、ポリシリコン層１１３Ａ’の側壁の上部を覆い、第１の絶縁材料層１１８Ａ，１１８Ｂがゲート電極１１４Ａ，１１４Ｂの側壁の下方部分を覆っている構造としたが（図３７の（Ａ）の拡大図を参照）、キャップ層３１Ａ，３１Ｂの端部下面がポリシリコン層１１３Ａ’の頂面と略一致するような構造としてもよいし（図３７の（Ｂ）の拡大図を参照）、キャップ層３１Ａ，３１Ｂの端部下面がシリサイド層３０Ａ，３０Ｂ2の頂面と略一致するような構造としてもよい（図３８の拡大図を参照）。このような構造は、第１のトランジスタを構成するゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの上部、及び、第２のトランジスタを構成するゲート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの上部を除去する量を制御することによって、得ることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
ＤＲＡＭを構成するキャパシタとしては、その他、ＭＩＭ構造を適用することもできる。本発明の半導体装置の製造方法においては、ＭＩＭ構造を有するキャパシタの形成前に、論理回路を構成する第１のトランジスタのソース／ドレイン領域にコンタクトプラグを形成したり、シンタリング処理を行うので、ＭＩＭ構造を有するキャパシタの特性が劣化する虞がない。
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2001102545.tif 000001