【手続補正書】
【提出日】平成17年10月31日(2005.10.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
選択線と、
第１のビット線と、
第２のビット線と、
該選択線に結合された第１のゲート端と、該第１のビット線に第１のノードを介して結合された第１のドレイン端と、所定の電位に結合された第１のソース端を有する第１のＭＩＳトランジスタと、
該選択線に結合された第２のゲート端と、該第２のビット線に第２のノードを介して結合された第２のドレイン端と、該所定の電位に結合された第２のソース端を有する第２のＭＩＳトランジスタと、
該第１のノードと該第２のノードとに結合され該第１のノードと該第２のノードとの間の信号差に応じたデータを格納するラッチ回路
を含み、該選択線は該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の閾値電圧に消えずに残る変化を引き起こす書込み電圧を供給するよう機能することを特徴とする不揮発性半導体記憶回路。
【請求項２】
該閾値電圧の該消えずに残る変化が該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れに発生するかは、該ラッチ回路に格納される該データに応じて決まることを特徴とする請求項１記載の不揮発性半導体記憶回路。
【請求項３】
該選択線は該閾値電圧の該消えずに残る変化に応じた信号差を該第１のノード及び該第２のノード間に発生させる読み出し電位を供給するよう機能することを特徴とする請求項１記載の不揮発性半導体記憶回路。
【請求項４】
該ラッチ回路は、該ラッチ回路のラッチ動作により相補信号レベルに強制的に設定される２つのノードを含み、該２つのノードは該第１のノード及び該第２のノードにそれぞれ結合されることを特徴とする請求項１記載の不揮発性半導体記憶回路。
【請求項５】
該第１のビット線と該第１のノード間を接続する第３のトランジスタと、
該第２のビット線と該第２のノード間を接続する第４のトランジスタと、
該第３のトランジスタのゲートと該第４のトランジスタのゲートとに結合されるワード線
を更に含むことを特徴とする請求項４記載の不揮発性半導体記憶回路。
【請求項６】
該ラッチ回路は、
該２つのノードの一方に結合される入力ノードと該２つのノードの他方に結合される出力ノードとを有する第１のインバータと、
該第１のインバータの該出力ノードに結合される入力ノードと該第１のインバータの該入力ノードに結合される出力ノードとを有する第２のインバータ
を含むことを特徴とする請求項５記載の不揮発性半導体記憶回路。
【請求項７】
該消えずに残る変化は、該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の抵抗変化を引き起こすことを特徴とする請求項１記載の不揮発性半導体記憶回路。
【請求項８】
複数のビット線対と、
縦横に配置された複数のメモリユニット
を含み、該複数のメモリユニットの１つは該複数のビット線対の対応する１つに結合され、該複数のビット線対の該対応する１つは第１のビット線と第２のビット線とを含み、該複数のメモリユニットの該１つは、
選択線と、
該選択線に結合された第１のゲート端と、該第１のビット線に第１のノードを介して結合された第１のドレイン端と、所定の電位に結合された第１のソース端を有する第１のＭＩＳトランジスタと、
該選択線に結合された第２のゲート端と、該第２のビット線に第２のノードを介して結合された第２のドレイン端と、該所定の電位に結合された第２のソース端を有する第２のＭＩＳトランジスタと、
該第１のノードと該第２のノードとに結合され該第１のノードと該第２のノードとの間の信号差に応じたデータを格納するラッチ回路
を含み、該選択線は該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の閾値電圧に消えずに残る変化を引き起こす書込み電圧を供給するよう機能することを特徴とする不揮発性半導体記憶装置。
【請求項９】
該閾値電圧の該消えずに残る変化が該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れに発生するかは、該ラッチ回路に格納される該データに応じて決まることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
該選択線は該閾値電圧の該消えずに残る変化に応じた信号差を該第１のノード及び該第２のノード間に発生させる読み出し電位を供給するよう機能することを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１１】
該ラッチ回路は、該ラッチ回路のラッチ動作により相補信号レベルに強制的に設定される２つのノードを含み、該２つのノードは該第１のノード及び該第２のノードにそれぞれ結合されることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１２】
該第１のビット線と該第１のノード間を接続する第３のトランジスタと、
該第２のビット線と該第２のノード間を接続する第４のトランジスタと、
該第３のトランジスタのゲートと該第４のトランジスタのゲートとに結合されるワード線
を更に含むことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
該ラッチ回路は、
該２つのノードの一方に結合される入力ノードと該２つのノードの他方に結合される出力ノードとを有する第１のインバータと、
該第１のインバータの該出力ノードに結合される入力ノードと該第１のインバータの該入力ノードに結合される出力ノードとを有する第２のインバータ
を含むことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
該消えずに残る変化は、該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の抵抗変化を引き起こすことを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１５】
選択線と、
第１のビット線と、
第２のビット線と、
該選択線に結合された第１のゲート端と、該第１のビット線に第１のノードを介して結合された第１のドレイン端と、所定の電位に結合された第１のソース端を有する第１のＭＩＳトランジスタと、
該選択線に結合された第２のゲート端と、該第２のビット線に第２のノードを介して結合された第２のドレイン端と、該所定の電位に結合された第２のソース端を有する第２のＭＩＳトランジスタと、
該第１のノードと該第２のノードとに結合され該第１のノードと該第２のノードとの間の信号差に応じたデータを格納するラッチ回路
を含み、該選択線は該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の抵抗に消えずに残る変化を引き起こす書込み電圧を供給するよう機能することを特徴とする不揮発性半導体記憶回路。
【請求項１６】
該抵抗の該消えずに残る変化が該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れに発生するかは、該ラッチ回路に格納される該データに応じて決まることを特徴とする請求項１５記載の不揮発性半導体記憶回路。
【請求項１７】
該選択線は該抵抗の該消えずに残る変化に応じた信号差を該第１のノード及び該第２のノード間に発生させる読み出し電位を供給するよう機能することを特徴とする請求項１５記載の不揮発性半導体記憶回路。
【請求項１８】
該ラッチ回路は、該ラッチ回路のラッチ動作により相補信号レベルに強制的に設定される２つのノードを含み、該２つのノードは該第１のノード及び該第２のノードにそれぞれ結合されることを特徴とする請求項１５記載の不揮発性半導体記憶回路。
【請求項１９】
該第１のビット線と該第１のノード間を接続する第３のトランジスタと、
該第２のビット線と該第２のノード間を接続する第４のトランジスタと、
該第３のトランジスタのゲートと該第４のトランジスタのゲートとに結合されるワード線
を更に含むことを特徴とする請求項１８記載の不揮発性半導体記憶回路。
【請求項２０】
該ラッチ回路は、
該２つのノードの一方に結合される入力ノードと該２つのノードの他方に結合される出力ノードとを有する第１のインバータと、
該第１のインバータの該出力ノードに結合される入力ノードと該第１のインバータの該入力ノードに結合される出力ノードとを有する第２のインバータ
を含むことを特徴とする請求項１９記載の不揮発性半導体記憶回路。
【請求項２１】
該消えずに残る変化は、該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の閾値電圧の変化を引き起こすことを特徴とする請求項１５記載の不揮発性半導体記憶回路。
【請求項２２】
複数のビット線対と、
縦横に配置された複数のメモリユニット
を含み、該複数のメモリユニットの１つは該複数のビット線対の対応する１つに結合され、該複数のビット線対の該対応する１つは第１のビット線と第２のビット線とを含み、該複数のメモリユニットの該１つは、
選択線と、
該選択線に結合された第１のゲート端と、該第１のビット線に第１のノードを介して結合された第１のドレイン端と、所定の電位に結合された第１のソース端を有する第１のＭＩＳトランジスタと、
該選択線に結合された第２のゲート端と、該第２のビット線に第２のノードを介して結合された第２のドレイン端と、該所定の電位に結合された第２のソース端を有する第２のＭＩＳトランジスタと、
該第１のノードと該第２のノードとに結合され該第１のノードと該第２のノードとの間の信号差に応じたデータを格納するラッチ回路
を含み、該選択線は該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の抵抗に消えずに残る変化を引き起こす書込み電圧を供給するよう機能することを特徴とする不揮発性半導体記憶装置。
【請求項２３】
該抵抗の該消えずに残る変化が該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れに発生するかは、該ラッチ回路に格納される該データに応じて決まることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２４】
該選択線は該抵抗の該消えずに残る変化に応じた信号差を該第１のノード及び該第２のノード間に発生させる読み出し電位を供給するよう機能することを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２５】
該ラッチ回路は、該ラッチ回路のラッチ動作により相補信号レベルに強制的に設定される２つのノードを含み、該２つのノードは該第１のノード及び該第２のノードにそれぞれ結合されることを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２６】
該第１のビット線と該第１のノード間を接続する第３のトランジスタと、
該第２のビット線と該第２のノード間を接続する第４のトランジスタと、
該第３のトランジスタのゲートと該第４のトランジスタのゲートとに結合されるワード線
を更に含むことを特徴とする請求項２６記載の不揮発性半導体記憶装置。
【請求項２７】
該ラッチ回路は、
該２つのノードの一方に結合される入力ノードと該２つのノードの他方に結合される出力ノードとを有する第１のインバータと、
該第１のインバータの該出力ノードに結合される入力ノードと該第１のインバータの該入力ノードに結合される出力ノードとを有する第２のインバータ
を含むことを特徴とする請求項２６記載の不揮発性半導体記憶装置。
【請求項２８】
該消えずに残る変化は、該第１のＭＩＳトランジスタ及び該第２のＭＩＳトランジスタの何れか一方の閾値電圧の変化を引き起こすことを特徴とする請求項２２記載の不揮発性半導体記憶装置。
【請求項２９】
第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを含むメモリ回路にデータを書き込む方法であって、
データをラッチ回路に格納し、
該第１のＭＩＳトランジスタのゲートと該第２のＭＩＳトランジスタのゲートとに共通の電位を印加して該第１のＭＩＳトランジスタ又は該第２のＭＩＳトランジスタのうち該データに応じて選択された一方において消えずに残る変化を閾値電圧に引き起こす
各段階を含むことを特徴とするデータ書き込み方法。
【請求項３０】
同様な特性をもつ２つのＭＩＳＦＥＴ型トランジスタを有し、ある特定の期間、第１のトランジスタのゲート電極の電圧を、電源電位あるいは接地電位以外の電圧値に制御することにより、第１のトランジスタの導通状態を制御して、その導通抵抗値の経時劣化を誘起し、これにより生じた、第１と第２のトランジスタの性能差を、２つのトランジスタを同時に導通させて、その電流差で読み出すことにより、「０」の記憶とその読み出しを、またそれとは逆に、第２のトランジスタ側の性能を、第１のトランジスタよりも劣化させることにより「１」記憶を行うことを特徴とする半導体不揮発記憶回路。
【請求項３１】
上記請求項１記載の半導体不揮発記憶回路において、第２のトランジスタを、複数の記憶単位の間で共用化したことを特徴とする半導体不揮発記憶回路。
【請求項３２】
上記請求項１記載の１ビットの情報を記憶する半導体不揮発記憶回路において、１ビットの情報を記憶する揮発型記憶回路と組み合わせて、１ビット分の情報記憶単位とし、不揮発記憶回路の情報は、その揮発記憶部を介して、読み出しと書き込みが行われることを特徴とした半導体不揮発記憶回路。
【請求項３３】
６つのＭＩＳトランジスタから構成されるスタティック型半導体メモリセルの２つの記憶ノードに、それぞれ、請求項１記載の半導体不揮発記憶回路の２つのトランジスタの電流出力端子を接続し、そのスタティック型半導体メモリセルの電源端子と、実際の電源線の間に接続する第３のトランジスタをもち、その第３のトランジスタの導通状態を制御することで、前記スタティック型半導体メモリセルの動作活性化／非活性化の制御を行い、請求項１記載の半導体不揮発記憶回路部分の情報をスタティック型メモリセルへ転送することを特徴とした半導体不揮発記憶回路