【手続補正書】
【提出日】平成17年11月28日(2005.11.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
請求項５記載の半導体装置であって、
前記第１及び第２の補助拡散領域は、前記ベース層の上層部において、平面視して前記第１，第２の電極用拡散領域間の領域から前記第４の電極用拡散領域に隣接する領域に延びて一体的に形成された共有補助拡散領域を含む、
半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
しかしながら、制御用にＰＭＯＳトランジスタを付加した構成においても、低い実効オン抵抗と低いスイッチングロスを保つようにＩＧＢＴを駆動することが困難であるという問題点があった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
このような構成の半導体装置において、オフ状態時には、第１ゲート電圧Ｖｇ１を０Ｖにし、ＮＭＯＳトランジスタＱ１１をオフすることにより耐圧を保持している。この時、空乏層はＰ-基板１からＮ-エピタキシャル層２にかけて伸び、Ｎ-エピタキシャル層２の表面まで空乏層が到達することにより高耐圧を実現している。これは一般にＲＥＳＵＲＦ（ＲＥduced ＳＵＲＦace）効果といわれるものである。また、高耐圧を実現すべく、Ｐ拡散領域５、６へのパンチスルーを防止するようにＰ拡散領域５、６を取り囲んでＮウェルを形成したり、図１２においてＰ拡散領域５の左側のＮ-エピタキシャル層２の表面にＮ+拡散領域を別途形成すること等が考えられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図１４に示すように、ターンオフ期間において、ＰＭＯＳトランジスタＱ１２がオフ状態であると、Ｐ拡散領域５とＮ-エピタキシャル層２との間のＰＮ接合はＰＮＰバイポーラトランジスタＴ１０に流れる電流に応じて常に順バイアスされるため、コレクタ電流Ｉｃが“０”になるのに時間を要するというスイッチングロスが生じる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
仮に、ターンオフ期間において、ＰＭＯＳトランジスタＱ１２がオン状態であると、ＰＭＯＳトランジスタＱ１２を介して残存キャリアが流れることにより、上述したＰＮ接合が順バイアスされる現象が回避される。したがって、図１５に示すように、残存キャリアが排出すると同時にコレクタ電圧Ｖｃが立ち上がり、スイッチングロスを低く抑えることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
そして、ゲート酸化膜２１は通常のフィールド酸化膜等のように、ＩＧＢＴの素子耐圧以上のゲート耐圧を有する膜厚で形成される。すなわち、ゲート酸化膜２１の膜厚を、ＩＧＢＴの素子耐圧以上の所定耐圧を満足する膜厚に設定する。したがって、ＩＧＢＴの動作時においてエミッタ電極１１，コレクタ電極１２間に生じる電位差と同レベルの電位差でＰＭＯＳトランジスタＱ２のゲート電極を駆動しても支障無く動作可能である。なお、他の構成は図１２で示した前提技術と同様である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
ＮＭＯＳトランジスタＱ１は、前提技術（図１２，図１３）で説明したＮＭＯＳトランジスタＱ１１と同様、基本的にＮ+拡散領域７，Ｎ-エピタキシャル層２（ソース・ドレイン領域）、第１ゲート電極１４、ゲート酸化膜１６及びＰ拡散領域４により構成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
一方、ＩＧＢＴのターンオフ時（第１ゲート電圧Ｖｇ１の正の所定電圧から０Ｖへの変化時）には、Ｎ-エピタキシャル層２の大部分における残存キャリアが排出されるまでオン状態を保持し、残存キャリアが減少しコレクタ電圧Ｖｃが再び上昇し始め、閾値電圧Ｖth以上になるとると、ＰＭＯＳトランジスタＱ２がオン状態となりホールの供給を遮断する。その後、残存キャリアがほぼ無くなりコレクタ電圧Ｖｃが急速に立ち上がる時にはホール供給が既にないことから、極めて急速にオフ状態に移行する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
例えば、第２ゲート電圧Ｖｇ２の制御としてはターンオン時に正の所定電圧、ターンオフ時に負の所定電圧と正負バイアス駆動することにより、上述したトレードオフをさらに改善することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
＜実施の形態６＞
図７はこの発明の実施の形態６であるＩＧＢＴを有する半導体装置の構成を示す断面図である。同図に示すように、Ｐ-基板１と独立して別途Ｐ-基板５１を設け、Ｐ-基板５１上にＰＭＯＳトランジスタＱ２に相当するＰＭＯＳトランジスタ構造を設け、Ｐ-基板１上から上記ＰＭＯＳトランジスタ構造を除去している。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
Ｐ-基板５１側において、Ｐ-基板５１上にＮ-エピタキシャル層５２（第２ベース層）が形成され、Ｎ-エピタキシャル層５２の上層部に選択的に、電極用拡散領域であるＰ拡散領域５ａ，６ａ，６ｂ，５ｂがそれぞれ選択的に形成される。そして、Ｐ拡散領域５ａ，６ａ間のＮ-エピタキシャル層５２上にゲート酸化膜２１ａを介して導電膜１０ａが形成され、導電膜１０ａ上に第２ゲート電極１５ａが設けられる。また、Ｐ拡散領域５ｂ，６ｂ間のＮ-エピタキシャル層５２上にゲート酸化膜２１ｂを介して導電膜１０ｂが形成され、導電膜１０ｂ上に第２ゲート電極１５ｂが設けられる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
Ｎ-エピタキシャル層５２の上層部のＰ拡散領域６ａ，６ｂ間に、Ｐ拡散領域６ａ及び６ｂ双方に隣接してＮ+拡散領域８０が形成され、Ｐ拡散領域６ａの一部上からＮ+拡散領域８０上及びＰ拡散領域６ｂの一部上にかけて導電膜３３が形成される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
Ｐ拡散領域５ａ上に導電膜３２ａが形成され、Ｐ拡散領域５ｂ上に導電膜３２ｂが形成される。そして、第２ゲート電極１５ａ，１５ｂに共通に第２ゲート端子Ｐ２が電気的に接続され、Ｐ-基板１側のコレクタ電極１２並びにＰ-基板５１側の導電膜３２ａ及び３２ｂ共通にコレクタ端子Ｐ４が電気的に接続される。さらに、Ｐ-基板１側の導電膜２７とＰ-基板５１側の導電膜３３とが短絡される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
すなわち、Ｐ-基板５１側は複数のＰＭＯＳトランジスタ構造（Ｐ拡散領域５ａ，６ａ及び第２ゲート電極１５ａからなるＰＭＯＳトランジスタとＰ拡散領域５ｂ，６ｂ及び第２ゲート電極１５ｂからなるＰＭＯＳトランジスタ）を並列接続することにより、一単位のＰＭＯＳトランジスタを実現している。