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　平成　５年特許願第２１４１４０号「シリアル書込入力付リードオンリメモリ」拒絶査定に対する審判事件［平成　７年　３月１０日出願公開、特開平　７−　６５５９０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
　
　本願は、平成５年８月３０日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものと認める。
「行アドレスをパラレルに入力するための第１のアドレス端子群と、
　列アドレスをパラレルに入力するための第２のアドレス端子群と、
　入力データをパラレルに入力するためのデータ端子群と、
　前記第１のアドレス端子群および第２のアドレス端子群で指定されたアドレスからデータを前記データ端子群によってパラレルに読み出しを許可するパラレル情報読出制御信号を入力するための回路と、
　前記第１のアドレス端子群および第２のアドレス端子群で指定されたアドレスに前記データ端子群からのデータをパラレルに書き込みを許可するパラレル情報書込制御信号を入力するための回路と、
　アドレスおよびデータに関するシリアル情報を入力する回路と、
　前記シリアル情報を入力するためのクロック信号を入力する回路と、
　前記シリアル情報の書き込みを許可するシリアル情報書込制御信号を入力するための回路と、
　前記入力されたシリアル情報およびクロック信号に基づいて、行アドレスを生成するための第１のシフトレジスタと、
　前記入力されたシリアル情報およびクロック信号に基づいて、列アドレスを生成するための第２のシフトレジスタと、
　前記入力されたシリアル情報およびクロック信号に基づいて、入力データを生成するための第３のシフトレジスタと、
　前記パラレル情報読出制御信号、パラレル情報書込制御信号、シリアル情報書込制御信号の各信号の状態に応じて前記アドレスおよびデータの入出力を制御するための制御回路と、
　前記第１のアドレス端子群または前記第１のシフトレジスタのいずれか一方から行アドレスを行デコーダに伝達するための第１のマルチプレクサと、
　前記第２のアドレス端子群または前記第２のシフトレジスタのいずれか一方から列アドレスを列デコーダに伝達するための第２のマルチプレクサと、
　前記データ端子群または前記第３のシフトレジスタのいずれか一方から入力データをデータ制御回路に伝達するための第３のマルチプレクサと、
　を備え、
　前記制御回路によって前記シリアル情報書込制御信号が非アクティブと判断された場合は、
　前記第１のマルチプレクサは、前記第１のアドレス端子群から行アドレスを行デコーダに伝達し、
　前記第２のマルチプレクサは、前記第２のアドレス端子群から列アドレスを列デコーダに伝達し、
　前記第３のマルチプレクサは、パラレル情報読出制御信号及びパラレル情報書込制御信号の状態に応じて前記制御回路からの指示にしたがって、入力データを前記データ端子群からデータ制御回路にあるいは出力データをデータ制御回路から前記データ端子群に伝達し、
　前記制御回路によって前記シリアル情報書込制御信号がアクティブと判断された場合は、
　前記第１のマルチプレクサは、前記第１のシフトレジスタから行アドレスを行デコーダに伝達し、
　前記第２のマルチプレクサは、前記第２のシフトレジスタから列アドレスを列デコーダに伝達し、
　前記第３のマルチプレクサは、前記第３のシフトレジスタから入力データをデータ制御回路に伝達する、
　ことを特徴とするシリアル書込入力付リードオンリメモリ。」
         　
　なお、請求項１（平成１３年７月５日付け手続補正書による補正後）には、数ヶ所、「マルチプレスサ」なる記載があるが、いずれも「マルチプレクサ」の誤記と認め、本願発明を上記のように認定した。
　
　
２．引用例に記載された発明
　
　これに対して、原査定の拒絶の理由に引用された特開平２−２２３０９９号公報（以下、「引用例」という。）には、以下の記載がある。
（１）「プログラマブル・リード・オンリ・メモリを備える半導体装置において、第１の入力端子からの一連のシフト・パスを形成する複数個のフリップ・フロップと、前記フリップ・フロップの各々に蓄えられた情報と内部回路からの情報とのうち、どちらかを前記メモリのアドレス端子に与える切換スイッチと、第２の入力端子からの信号により、前記メモリ内の選択されたアドレスにデータの書込を行う回路とを備えた…半導体装置」（特許請求の範囲）
（２）「ｎ個のフリップ・フロップ（ＦＦ）（Ｒ１，乃至Ｒｎ）２は、各々入出力を順次接続され、シリアル入力端子ＳＩＮからのシフト・パスを受け、クロック端子ＣＬＫからの単一のクロックにより動作するシフトレジスタとして働く。」（第２頁右上欄第５〜９行）
（３）「初めに、ＰＲＯＭ１への書込を説明する。まず、コントロール端子ＣＮＴにより、切換スイッチ３をＦＦ２側に切換える。次に、データの書込を必要とするアドレス情報は、クロックに同期して、順次シリアル入力端子ＳＩＮよりｎ回のシフト動作により、ｎ個のＦＦ２に蓄えられる。この状態で、データの書込端子ＷＲＴを動作させ、前記アドレスへのデータ書込が行える。この動作を必要なビット数分だけ繰り返す。書込が完了した後は、コントロール端子ＣＮＴにより、切換スイッチ３を内部回路４からの信号に切換えることにより、本半導体装置はＲＯＭ内蔵の装置として動作する。」（第２頁右上欄第１７行〜同頁左下欄第８行）
（４）「第２図において、本実施例では、（ｎ＋ｍ）個のＦＦ（Ｒ１１〜Ｒｎ１，Ｒ１２〜Ｒｍ１）２がシフトレジスタを形成しており、この内ｍ個のＦＦ（Ｒ１２〜Ｒｍ２）２は、２ｎワード×ｍビット構成のＰＲＯＭ１のライト・データ入力端子（ＷＤ１〜ＷＤｍ）に接続されている。ここで、書込制御端子ＷＣは、アドレス入力端子（Ａ１〜Ａｎ）で選択されるワード内で、ライトデータ入力端子（ＷＤ１〜ＷＤｍ）の信号に応じて、対応するビットへの書込を行うための端子である。ＰＲＯＭ１への書込は、前記第１の実施例と同様に、ライト・データ及びアドレスを順次シリアル入力端子ＳＩＮより入力することによって行う。」（第２頁左下欄第１３行〜同頁右下欄第５行）
　
　そして、これらの記載と引用例の第２図によれば、該第２図に示される実施例のものは、内部回路４から切換スイッチ３に対してアドレス情報がパラレルに出力されるように構成されており、ＰＲＯＭ１のリードデータ端子群（ＲＤ１〜ＲＤｍ）から内部回路４に対してリードデータがパラレルに出力されるように構成されていると認められる。
　また、該第２図に示される切換スイッチ３は、シフトレジスタを形成する各フリップ・フロップからの信号と内部回路からの信号を択一的に選択して、ＰＲＯＭ１の各入力端子へ供給するものであり、内部回路と一体に構成されたものではないと考えられるから、該内部回路と該切換スイッチの間にも当然にアドレス端子群と呼ぶべき端子群が存在していると考えることができる。
　さらに、技術常識からみて、該第２図に示されるＰＲＯＭ１のアドレス入力端子（Ａ１〜Ａｎ）の先には、当然に、アドレスデコーダが存在しているはずである。　
　
　したがって、引用例には、
 「内部回路（４）からパラレルに出力されるアドレス情報を受ける、内部回路（４）と切換スイッチ（３）間に設けられたアドレス端子群と、
　データの書込を必要とするアドレスのアドレス情報およびライトデータに関するシリアル情報を入力するシリアル入力端子（ＳＩＮ）と、
　前記シリアル情報を入力するためのクロック信号を入力するクロック端子（ＣＬＫ）と、
　切換スイッチ（３）を切換える信号を入力する切換コントロール端子（ＣＮＴ）と、
　前記入力されたシリアル情報およびクロック信号に基づいて、データの書込を必要とするアドレスのアドレス情報を生成するためのシフトレジスタ（Ｒ１１〜Ｒｎ１）と、
　前記入力されたシリアル情報およびクロック信号に基づいて、ライトデータを生成するためのシフトレジスタ（Ｒ１２〜Ｒｍ２）と、
　前記アドレス端子群または前記アドレス情報を生成するためのシフトレジスタ（Ｒ１１〜Ｒｎ１）のいずれか一方からアドレスをアドレスデコーダに伝達するための切換スイッチ（３）と、
　を備え、
　前記切換スイッチ（３）が前記アドレス端子群側に切換えられている場合は、
　前記切換スイッチ（３）は、前記アドレス端子群からアドレスをアドレスデコーダに伝達し、
　リードデータをリードデータ端子群（ＲＤ１〜ＲＤｍ）に伝達し、
　前記切換スイッチ（３）が前記アドレス情報を生成するためのシフトレジスタ（Ｒ１１〜Ｒｎ１）側に切換えられている場合は、
　前記切換スイッチ（３）は、前記アドレス情報を生成するためのシフトレジスタ（Ｒ１１〜Ｒｎ１）からアドレスをアドレスデコーダに伝達し、
　書込制御端子（ＷＣ）からの信号により、前記ライトデータを生成するためのシフトレジスタ（Ｒ１２〜Ｒｍ２）からのライトデータをＰＲＯＭ（１）に書き込む、
半導体装置。」（以下、「引用例に記載された発明」という。）が記載されているといえる。
　
　
３．対比
　
　本願発明と引用例に記載された発明とを対比すると、
（ａ）引用例に記載された発明の「アドレス端子群」は、「アドレスをパラレルに入力するための端子群」であるという意味において、本願発明の「第１のアドレス端子群」及び「第２のアドレス端子群」と共通し、
（ｂ）引用例に記載された発明の「シリアル入力端子（ＳＩＮ）」は、本願発明の「シリアル情報を入力する回路」に相当し、
（ｃ）引用例に記載された発明の「クロック端子（ＣＬＫ）」は、本願発明の「クロック信号を入力する回路」に相当し、
（ｄ）引用例に記載された発明の「切換コントロール端子（ＣＮＴ）」は、シリアル入力端子（ＳＩＮ）から入力されたシリアル情報に基づいて生成されたライトデータをＰＲＯＭ（１）に書き込む際に、切換スイッチ（３）をアドレス情報を生成するためのシフトレジスタ（Ｒ１１〜Ｒｎ１）側に切換える信号を入力する端子であり、この端子に信号が入力されることによって初めてシリアル情報に基づいて生成されたライトデータのＰＲＯＭ（１）への書き込みが可能となるものと考えられるから、「シリアル情報の書き込みを許可する信号を入力するための回路」であるということができ、その意味において、本願発明でいう「シリアル情報書込制御信号を入力するための回路」と共通し、
（ｅ）引用例に記載された発明の「データの書込を必要とするアドレスのアドレス情報を生成するためのシフトレジスタ（Ｒ１１〜Ｒｎ１）」は、「入力されたシリアル情報およびクロック信号に基づいて、アドレスを生成するためのシフトレジスタ」であるという意味において、本願発明の「第１のシフトレジスタ」及び「第２のシフトレジスタ」と共通し、
（ｆ）引用例に記載された発明の「ライトデータを生成するためのシフトレジスタ（Ｒ１２〜Ｒｍ２）」は、本願発明の「第３のシフトレジスタ」に相当し、
（ｇ）引用例に記載された発明の「切換スイッチ（３）」は、「アドレスをパラレルに入力するための端子群またはアドレスを生成するためのシフトレジスタのいずれか一方からアドレスをアドレスデコーダに伝達するためのマルチプレクサ」（以下、「アドレス用マルチプレクサ」と呼ぶ。）であるという意味において、本願発明の「第１のマルチプレクサ」及び「第２のマルチプレクサ」と共通し、
（ｈ）引用例に記載された発明の「切換スイッチ（３）がアドレス端子群側に切換えられている場合」は、「シリアル情報の書き込みが許可されていない場合」であるという意味において、本願発明の「シリアル情報書込制御信号が非アクティブと判断された場合」と共通し、
（ｉ）引用例に記載された発明の「リードデータをリードデータ端子群（ＲＤ１〜ＲＤｍ）に伝達」は、「メモリに格納されているデータを端子群に伝達」するものであるという意味において、本願発明の「出力データをデータ制御回路から前記データ端子群に伝達」と共通し、
（ｊ）引用例に記載された発明の「切換スイッチ（３）がアドレス情報を生成するためのシフトレジスタ（Ｒ１１〜Ｒｎ１）側に切換えられている場合」は、「シリアル情報の書き込みが許可されている場合」であるという意味において、本願発明の「シリアル情報書込制御信号がアクティブと判断された場合」と共通し、
（ｋ）引用例に記載された発明の「書込制御端子（ＷＣ）からの信号により、前記ライトデータを生成するためのシフトレジスタ（Ｒ１２〜Ｒｍ２）からのライトデータをＰＲＯＭ（１）に書き込む」は、「シリアル情報を入力する回路に供給されたメモリに書き込むべきデータをメモリに入力する」ものであるという意味において、本願発明の「前記第３のシフトレジスタから入力データをデータ制御回路に伝達する」と共通する。
（ｌ）そして、引用例に記載された発明の半導体装置は、「シリアル書込入力付リードオンリメモリ」であるといえる。
　
　したがって、本願発明と引用例に記載された発明とは、
「アドレスをパラレルに入力するためのアドレス端子群と、
　アドレスおよびデータに関するシリアル情報を入力する回路と、
　前記シリアル情報を入力するためのクロック信号を入力する回路と、
　前記シリアル情報の書き込みを許可する信号を入力するための回路と、
　前記入力されたシリアル情報およびクロック信号に基づいて、アドレスを生成するためのシフトレジスタと、
　前記入力されたシリアル情報およびクロック信号に基づいて、入力データを生成するためのシフトレジスタと、
　前記アドレス端子群または前記アドレスを生成するためのシフトレジスタのいずれか一方からアドレスをアドレスデコーダに伝達するためのマルチプレクサと、
　を備え、
　前記シリアル情報の書き込みが許可されていない場合は、
　前記マルチプレクサは、前記アドレス端子群からアドレスをアドレスデコーダに伝達し、
　メモリに格納されているデータを端子群に伝達し、
　前記シリアル情報の書き込みが許可されている場合は、
　前記マルチプレクサは、前記アドレスを生成するためのシフトレジスタからアドレスをアドレスデコーダに伝達し、
  前記シリアル情報を入力する回路に供給されたメモリに書き込むべきデータをメモリに入力する、
　ことを特徴とするシリアル書込入力付リードオンリメモリ。」
である点で一致し、以下の点で相違する。
　
［相違点］
　
（１）本願発明においては、アドレスが「行アドレス」と「列アドレス」とに分かれており、それに付随して、「アドレス端子群」、「シフトレジスタ」、「マルチプレクサ」、「アドレスデコーダ」も、「行アドレス」用と「列アドレス」用とに分かれているのに対し、引用例に記載された発明においては、アドレスが「行アドレス」と「列アドレス」に分かれているか否かが明確でなく、「アドレス端子群」、「シフトレジスタ」、「マルチプレクサ」、「アドレスデコーダ」も、「行アドレス」用と「列アドレス」用とに分かれているか否かが明確でない点。
　
（２）本願発明においては、「入力データをパラレルに入力するためのデータ端子群」、「パラレル情報書込制御信号を入力するための回路」、「データ端子群又は入力データを生成するためのシフトレジスタ（第３のシフトレジスタ）のいずれか一方から入力データをデータ制御回路に伝達するためのマルチプレクサ（第３のマルチプレクサ）」（以下、「データ用マルチプレクサ」と呼ぶ。）が設けられており、入力データをパラレルに入力することも可能とされているのに対し、引用例に記載された発明においては、それらに相当するものが設けられておらず、入力データをパラレルに入力することは可能とされていない点。
　
（３）本願発明においては、「パラレル情報読出制御信号を入力するための回路」、「データ制御回路」が設けられているのに対し、引用例１に記載された発明においては、これらに対応する回路が設けられているか否かが明らかでない点。
　
（４）本願発明においては、「シリアル情報の書き込みを許可する信号（シリアル情報書込制御信号）」が、アクティブ状態と非アクティブ状態とを有する信号とされているのに対し、引用例に記載された発明においては、「シリアル情報の書き込みを許可する信号（切換コントロール端子（ＣＮＴ）に入力される信号）」がどのような信号なのかが明らかでない点。
　
（５）本願発明においては、「パラレル情報読出制御信号」、「パラレル情報書込制御信号」、「シリアル情報書込制御信号」の各信号の状態を判断し、アドレス及びデータの入出力を制御する「制御回路」が設けられているのに対し、引用例に記載された発明においては、それに相当する回路は設けられていない点。
　
（６）本願発明においては、「データ用マルチプレクサ」が、「シリアル情報の書き込みが許可されていない場合（シリアル情報書込制御信号が非アクティブと判断された場合）」には、パラレル情報読出制御信号及びパラレル情報書込制御信号の状態に応じて、入力データをデータ端子群からデータ制御回路に伝達するという動作と、出力データをデータ制御回路から前記データ端子群に伝達するという動作を選択的に行い、「シリアル情報の書き込みが許可されている場合（シリアル情報書込制御信号が非アクティブと判断された場合）」には、入力データを生成するためのシフトレジスタ（第３のシフトレジスタ）から入力データをデータ制御回路に伝達するという動作を行うように構成されているのに対し、引用例に記載された発明においては、上記（２）で指摘したように、そもそも「入力データをパラレルに入力するためのデータ端子群」や「データ用マルチプレクサ」に相当する回路が設けられておらず、単に、「シリアル情報の書き込みが許可されていない場合（切換スイッチ（３）がアドレス端子群側に切換えられている場合）」にはメモリに格納されているデータを端子群に伝達（リードデータをリードデータ端子群（ＲＤ１〜ＲＤｍ）に伝達）し、「シリアル情報の書き込みが許可されている場合（切換スイッチ（３）がアドレス情報を生成するためのシフトレジスタ（Ｒ１１〜Ｒｎ１）側に切換えられている場合）」にはシリアル情報を入力する回路に供給されたメモリに書き込むべきデータをメモリに入力する（書込制御端子（ＷＣ）からの信号により、前記ライトデータを生成するためのシフトレジスタ（Ｒ１２〜Ｒｍ２）からのライトデータをＰＲＯＭ（１）に書き込む）ように構成されているに過ぎない点。
　
　
４．当審の判断
　
（１）上記相違点（１）について
　メモリのアドレスを「行アドレス」と「列アドレス」に分けることはメモリの技術分野における常套手段である（必要なら、特開平４−９８６８４号公報の従来技術に関する記載を参照されたい。）から、引用例に記載された発明においても、アドレスを「行アドレス」と「列アドレス」に分けることは当業者が容易になし得たことである。
　また、引用例に記載された発明においてアドレスを「行アドレス」と「列アドレス」に分けた場合に、「アドレス端子群」、「シフトレジスタ」、「マルチプレクサ」、「アドレスデコーダ」についても、「行アドレス」用と「列アドレス」用に分ける必要があることは自明のことであるから、該「アドレス端子群」、「シフトレジスタ」、「マルチプレクサ」、「アドレスデコーダ」を「行アドレス」用と「列アドレス」用に分けることも、当業者が容易になし得たことである。
　
（２）上記相違点（２）について
　本願出願時においては、本願明細書の［従来技術］の項にも記載されているように、ＰＲＯＭへの入力データはパラレルに入力されるのが通常であったと考えられることや、引用例の［発明が解決しようとする課題］の項や［発明の効果］の項の記載等を勘案すると、引用例で想定されていた従来技術は、「入力データをパラレルに入力するためのデータ端子群」と「パラレル情報書込制御信号と呼ぶべき信号を入力するための回路」とを備え、入力データはパラレルに入力されるように構成された半導体装置であると考えられる。そして、引用例に記載された発明は、この従来技術が有していた問題を解決すべく、シリアル入力端子やシフトレジスタ等を設け、入力データをシリアルに入力するという新たな機能を実現したものと考えられる。
　一方、一般に、新たな機能を実現する際、従来の機能をも残しておき、新たな機能と従来の機能とを共に利用可能とすることは、極普通に行われていることである（原査定時に例示された特開平４−２７６３８３号公報にも、パラレルデータの入出力という従来の機能が残されたままで、シリアルデータの直接入出力という新たな機能が実現されたものが示されている。）。
　さらに、１つの装置で実現すべき複数の機能が択一的に実現されるべき機能である場合に、該複数の機能を切換スイッチ（マルチプレクサ）により選択的に利用可能とすることは、単なる設計事項に過ぎない。
　してみれば、引用例に記載された発明による新たな機能である「入力データをシリアルに入力」を実現するにあたり、従来の機能であり、該新たな機能とは択一的に実現されるべき機能と考えられる「入力データをパラレルに入力」をも利用可能とすべく、該従来の機能のために必要であったと考えられる「入力データをパラレルに入力するためのデータ端子群」と「パラレル情報書込制御信号と呼ぶべき信号を入力するための回路」とをそのまま残しておき、「データ用マルチプレクサ」に相当する回路を新たに設ける程度のことは、当業者が容易になし得たことである（「データ用マルチプレクサ」がデータの伝達先としている「データ制御回路」に相当する回路を設けることが容易であることについては、下記（３）参照。）。
　
（３）上記相違点（３）について
　上記２．でも指摘したように、引用例の第２図によれば、引用例に記載された発明においても、ＰＲＯＭ（１）からの情報読み出しはパラレルに行われるものと考えることができるが、一般に、メモリからパラレルに情報を読み出す際、「パラレル情報読出制御信号」と呼ぶべき信号を入力するようにすることは極普通に行われていることである。
　また、引用例に記載された発明のようなＰＲＯＭを備える半導体装置において、「データ制御回路」と呼ぶべき回路を設けておき、データの入出力を該「データ制御回路」と呼ぶべき回路を介して行うことも、極普通に行われていることである。
　したがって、引用例に記載された発明に、「パラレル情報読出制御信号と呼ぶべき信号を入力するための回路」や「データ制御回路」に相当する回路を設けることは、当業者が容易になし得たことである。
　
（４）上記相違点（４）について
　一般に、制御対象を信号により制御する際、信号の「状態」を利用する方法と信号の「変化」を利用する方法とがあることは周知の事項であるから、引用例に記載された発明においてその前者の方法を採用すべく、「シリアル情報の書き込みを許可する信号」をアクティブ状態と非アクティブ状態を有する信号とすることは当業者が容易になし得たことである。
　
（５）上記相違点（５）について
　上記（２）〜（４）で検討したところによれば、引用例に記載された発明に、「パラレル情報書込制御信号と呼ぶべき信号を入力するための回路」や「パラレル情報読出制御信号と呼ぶべき信号を入力するための回路」を設けることや、引用例に記載された発明の「シリアル情報の書き込みを許可する信号を入力するための回路（切換コントロール端子（ＣＮＴ））」から入力される信号を、本願発明でいう「シリアル情報書込制御信号」に相当する信号とすることは、当業者が容易になし得たことである。
　また、上記（４）と同じ理由で、「パラレル情報読出制御信号と呼ぶべき信号」や「パラレル情報書込制御信号と呼ぶべき信号」について、信号の「状態」に意味を持たせるようにすることも、当業者が容易になし得たことといえる。
　そして、「パラレル情報読出制御信号と呼ぶべき信号」、「パラレル情報書込制御信号と呼ぶべき信号」、「シリアル情報書込制御信号に相当する信号」は、当然に、アドレス及びデータの入出力を制御するために使用されるべき信号である。
　一方、一般に、入力信号を基に制御対象を制御しようとする際に、「制御回路」と呼ぶべき回路を設けることは、極普通に行われていることである。
　してみれば、引用例に記載された発明に、「パラレル情報読出制御信号と呼ぶべき信号」、「パラレル情報書込制御信号と呼ぶべき信号」、「シリアル情報の書き込みを許可する信号」の各信号の状態を判断し、アドレス及びデータの入出力を制御する「制御回路」に相当する回路を設けることは、当業者が容易になし得たことである。
　
（６）上記相違点（６）について
　上記（２）（３）で検討したように、引用例に記載された発明に、「入力データをパラレルに入力するためのデータ端子群」や、「データ用マルチプレクサ」に相当する回路を設け、入力データをパラレルに入力することも可能とすることや、「データ制御回路」に相当する回路を設けることは、当業者が容易になし得たことである。
　また、入力データを入力するための端子群と出力データを出力するための端子群を共通の端子群とすることは周知であり（上記原査定時に例示された特開平４−２７６３８３号公報のものもそうなっている。）、引用例に記載された発明に上記の各回路を設ける際にこの周知技術を適用することも、当業者が容易になし得たことである。
　そして、引用例に記載された発明に上記の各回路を設けるとともに上記周知技術を適用した場合に、「入力データをデータ端子群からデータ制御回路に伝達する」という動作状態と、「出力データをデータ制御回路から前記データ端子群に伝達する」という動作状態と、「入力データを生成するためのシフトレジスタ（第３のシフトレジスタ）から入力データをデータ制御回路に伝達する」という動作状態の、３つの動作状態の間で、装置の動作状態が切り換えられる必要があることや、該３つの動作状態は、上記（５）で検討した「制御回路」に相当する回路で「データ用マルチプレクサ」に相当する回路等が制御されることにより実現され得ること、等はいずれも自明のことであり、その際、「制御回路」に相当する回路に入力される「パラレル情報読出制御信号と呼ぶべき信号」、「パラレル情報書込制御信号と呼ぶべき信号」、「シリアル情報の書き込みを許可する信号」の各信号の状態と「データ用マルチプレクサ」に相当する回路等の被制御状態をどのように関係付けるか（どの信号を優先させるか）は、当業者が適宜決定し得る設計事項に過ぎない。
　以上によれば、上記相違点（６）に係る本願発明の構成を採用することも、当業者が容易になし得たことである。
　
（７）本願発明の効果について
　本願発明の効果は、引用例に記載された発明から予測できる範囲内のものである。
　
（８）審判請求人の主張について
　審判請求人は、本願発明は、「特に、通常のパラレルアクセスモードからシリアル書き込みアクセスモードを行う際は、パラレルアクセス側のアドレスやデータか、あるいはシリアスアクセス側のアドレスやデータかを、何ら予め切り替える必要はなく、ＳＷＥ端子（シリアル書込み制御信号）のみを制御することで、シリアル書き込みを実行することができる点に特徴がある」旨主張している。
　上記審判請求人の主張は、本願の請求項１の記載から把握される本願発明の構成との関連が不明瞭であり、その趣旨が必ずしも明瞭ではないが、ここでは、以下のような趣旨の主張であると解釈してその妥当性について検討する。
　
＜当審で解釈した審判請求人の主張の趣旨＞
　「本願発明においては、シリアル情報書込制御信号がアクティブと判断された場合には、無条件に第３のシフトレジスタから入力データがデータ制御回路に伝達されるようになっているので、シリアル情報書込制御信号という１つの信号だけでシリアル書き込みを実現できるが、引用例に記載された発明においては、シリアル書き込みを実現するためには、切換コントロール端子ＣＮＴからの信号と、書込制御端子ＷＣからの信号の２つの信号が必要である。したがって、本願発明は、引用例に記載された発明に比べて、シリアル書き込みのための信号作成負担が少なくて済むという利点を有している。」
　
＜当審で解釈した審判請求人の主張の趣旨に対する当審の判断＞
　本願発明においては、「データ制御回路」に関して何の限定もなされていないので、本願発明の「データ制御回路」は、データの書き込みのために、データが伝達されることの他に書込制御信号が別途入力される必要があるものも含んでいると解される。そうだとすると、本願発明によっては、審判請求人が主張するような利点は得られないことになる。したがって、審判請求人の主張は、本願発明の構成に基づかないものというべきである。
　なお、仮に、「データ制御回路」を、データが伝達されるだけでデータの書き込みが実現されるものと解することができ、本願発明が、審判請求人が主張するような利点を有しているということができたとしても、その点に進歩性を認めることはできない。
　すなわち、一般に、ある事象に引き続いて他の事象が実現されるべきであるということが予め判明している場合に、該ある事象を実現させるだけで、それに連動して実現されるべき他の事象を自動的に実現させるように装置を構成することは、周知である（必要なら、特開平５−６９６３４号公報、特開平５−６４１３７号公報参照。）ところ、引用例に記載された発明においても、切換スイッチ（３）をＦＦ２側へ切換えるという事象が実現された場合には、それに引き続いて書込制御端子ＷＣへ信号が入力されるという事象が実現されるべきであることは、予め分かっていることであるということができるから、ここに、該周知の考え方を適用し、切換スイッチ（３）をＦＦ２側へ切換えるための１つの信号を入力するだけで、データの書き込みまでもが実現されるようにすることは、当業者が容易になし得たことといえる。
　
　
５．むすび
　以上のとおりであるので、本願発明は、引用例に記載された発明に基いて、当業者が容易に発明をすることができたものというべきであり、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。