【手続補正書】
【提出日】平成18年1月31日(2006.1.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも島状半導体層上にゲート絶縁膜を介して形成されたゲート電極を有する複数の薄膜トランジスタのうち、幾つかを前記複数の薄膜トランジスタが形成されている層とは異なる層上に形成された配線で電気的に接続することで、論理素子を形成する半導体装置の作製方法であって、
基板上に複数の矩形又はストライプ形状の凸部を有する下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射して、結晶性半導体膜を形成し、
前記結晶性半導体膜をエッチングすることにより、
前記下地絶縁膜の凸部の間にチャネル形成領域を有する前記島状半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項２】
少なくとも島状半導体層上にゲート絶縁膜を介して形成されたゲート電極を有する複数の薄膜トランジスタのうち、幾つかを前記複数の薄膜トランジスタが形成されている層とは異なる層上に形成された配線で電気的に接続することで、論理素子を形成する半導体装置の作製方法であって、
基板上に複数の矩形又はストライプ形状の凸部を有する下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射して、結晶性半導体膜を形成し、
前記結晶性半導体膜を前記複数の凸部の一部が露出するまでその表面をエッチングし、結晶性半導体層を形成し、
前記結晶性半導体層をエッチングすることにより、前記島状半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項３】
基板上に複数の矩形又はストライプ形状の凸部を有する下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射して、結晶性半導体膜を形成し、
前記結晶性半導体膜を前記複数の凸部の一部が露出するまでその表面をエッチングし、結晶性半導体層を形成し、
前記結晶性半導体層をエッチングすることにより、複数の島状半導体層を形成し、
前記複数の島状半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記複数の島状半導体層のそれぞれに対応した複数のゲート電極を形成し、
前記複数の島状半導体層に不純物を添加しソース領域及びドレイン領域を形成して複数の薄膜トランジスタを形成し、
前記薄膜トランジスタを覆って層間絶縁膜を形成し、
前記層間絶縁膜にコンタクトホールを形成し、
前記複数の薄膜トランジスタの幾つかを互いに電気的に接続する配線を形成することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記複数の凸部の高さが０．０１μｍ〜３μｍであることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記複数の凸部の間の幅が０．０１μｍ〜２μｍであることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記レーザー光は、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザーまたはＮｄ：ＹＶＯ４レーザーから選ばれた一種または複数種を用いて出力されていることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記レーザー光は、スラブレーザーを用いて出力されていることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記レーザー光は連続発振であることを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記レーザー光は第２高調波であることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記前記複数の島状半導体層は前記凸部と接していることを特徴とする半導体装置の作製方法。
【請求項１１】
基板上に複数の矩形又はストライプ形状の凸部を有する下地絶縁膜上に形成された複数の薄膜トランジスタを有する半導体装置であって、
前記薄膜トランジスタは、島状半導体層と、ゲート絶縁膜と、少なくとも一つのゲート電極と、を有し、
前記島状半導体層は、少なくとも一つのチャネル形成領域と、少なくとも２つの不純物領域と、を有し、
前記チャネル形成領域は、前記凸部の間に配置されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記チャネル形成領域の上方に形成されており、
複数の薄膜トランジスタのうち、幾つかを前記複数の薄膜トランジスタが形成されている層とは異なる層上に形成された配線で電気的に接続することで論理素子が形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記前記複数の島状半導体層は前記凸部と接していることを特徴とする半導体装置。
【請求項１３】
請求項１１又は請求項１２において、
前記複数の凸部の高さが０．０１μｍ〜３μｍであることを特徴とする半導体装置。
【請求項１４】
請求項１１乃至請求項１３のいずれか１項において、
前記複数の凸部間の幅が０．０１μｍ〜２μｍであることを特徴とする半導体装置。
【請求項１５】
矩形またはストライプ形状の複数の凸部を有する下地膜上に並列している複数の薄膜トランジスタを有する半導体装置であって、
第１のｎ型薄膜トランジスタと、第２のｎ型薄膜トランジスタと、第３のｎ型薄膜トランジスタと、第１のｐ型薄膜トランジスタと、第２のｐ型薄膜トランジスタと、第３のｐ型薄膜トランジスタと、第１の凸部と、第２の凸部と、第３の凸部と、を有し、
隣り合って配置された前記第１の凸部と前記第２の凸部の間には、前記第１のｎ型薄膜トランジスタと、前記第２のｎ型薄膜トランジスタと、前記第３のｎ型薄膜トランジスタと、が配置されており、
隣り合って配置された前記第２の凸部と前記第３の凸部の間には、前記第１のｐ型薄膜トランジスタと、前記第２のｐ型薄膜トランジスタと、前記第３のｐ型薄膜トランジスタと、が配置されており、
前記第２のｎ型薄膜トランジスタの有する一対の不純物領域の一方は、前記第１のｎ型薄膜トランジスタの有する一対の不純物領域の一方と接続されており、
前記第２のｎ型薄膜トランジスタの有する一対の不純物領域の他方は、前記第３のｎ型薄膜トランジスタの有する一対の不純物領域の一方と接続されており、
前記第２のｐ型薄膜トランジスタの有する一対の不純物領域の一方は、前記第１のｐ型薄膜トランジスタの有する一対の不純物領域の一方と接続されており、
前記第２のｐ型薄膜トランジスタの有する一対の不純物領域の他方は、前記第３のｐ型薄膜トランジスタの有する一対の不純物領域の一方と接続されており、
前記第２のｎ型薄膜トランジスタの有するゲート電極と、前記第２のｐ型薄膜トランジスタの有するゲート電極と、は接続されており、
前記第３のｎ型薄膜トランジスタの有するゲート電極と、前記第３のｐ型薄膜トランジスタの有するゲート電極と、は接続されていることを特徴とする半導体装置。
【請求項１６】
矩形またはストライプ形状の複数の凸部を有する下地膜上に並列している複数の薄膜トランジスタを有する半導体装置であって、
第１のｎ型薄膜トランジスタと、第２のｎ型薄膜トランジスタと、第３のｎ型薄膜トランジスタと、第１のｐ型薄膜トランジスタと、第２のｐ型薄膜トランジスタと、第３のｐ型薄膜トランジスタと、第１の凸部と、第２の凸部と、第３の凸部と、第４の凸部を有し、
隣り合って配置された前記第１の凸部と前記第２の凸部の間には、前記第１のｎ型薄膜トランジスタと、前記第２のｎ型薄膜トランジスタと、前記第３のｎ型薄膜トランジスタと、が配置されており、
隣り合って配置された前記第３の凸部と前記第４の凸部の間には、前記第１のｐ型薄膜トランジスタと、前記第２のｐ型薄膜トランジスタと、前記第３のｐ型薄膜トランジスタと、が配置されており、
前記第２のｎ型薄膜トランジスタの有する一対の不純物領域の一方は、前記第１のｎ型薄膜トランジスタの有する一対の不純物領域の一方と接続されており、
前記第２のｎ型薄膜トランジスタの有する一対の不純物領域の他方は、前記第３のｎ型薄膜トランジスタの有する一対の不純物領域の一方と接続されており、
前記第２のｐ型薄膜トランジスタの有する一対の不純物領域の一方は、前記第１のｐ型薄膜トランジスタの有する一対の不純物領域の一方と接続されており、
前記第２のｐ型薄膜トランジスタの有する一対の不純物領域の他方は、前記第３のｐ型薄膜トランジスタの有する一対の不純物領域の一方と接続されており、
前記第２のｎ型薄膜トランジスタの有するゲート電極と、前記第２のｐ型薄膜トランジスタの有するゲート電極と、は接続されており、
前記第３のｎ型薄膜トランジスタの有するゲート電極と、前記第３のｐ型薄膜トランジスタの有するゲート電極と、は接続されていることを特徴とする半導体装置。
【請求項１７】
矩形またはストライプ形状の複数の凸部を有する下地膜上に並列している複数の島状半導体層を用いて形成された半導体装置であって、
第１の島状半導体層と、第２の島状半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第３のゲート電極と、第４のゲート電極と、第１の凸部と、第２の凸部と、第３の凸部と、を有し、
前記第１の凸部と第２の凸部は隣り合って配置されており、
前記第１の凸部と前記第２の凸部の間に配置された前記第１の島状半導体層は、
第１のｎ型不純物領域と第２のｎ型不純物領域の間に配置された第１のチャネル形成領域と、
前記第２のｎ型不純物領域と第３のｎ型不純物領域の間に配置された第２のチャネル形成領域と、
前記第３のｎ型不純物領域と第４のｎ型不純物領域の間に配置された第３のチャネル形成領域と、を有し、
前記第２の凸部と第３の凸部は隣り合って配置されており、
前記第２の凸部と前記第３の凸部の間に配置された前記第２の島状半導体層は、
第１のｐ型不純物領域と第２のｐ型不純物領域の間に配置された第４のチャネル形成領域と、
前記第２のｐ型不純物領域と第３のｐ型不純物領域の間に配置された第５のチャネル形成領域と、
前記第３のｐ型不純物領域と第４のｐ型不純物領域の間に配置された第６のチャネル形成領域と、を有し、
前記第１のチャネル形成領域の上には、前記ゲート絶縁膜を介して前記第１のゲート電極が設けられており、
前記第４のチャネル形成領域の上には、前記ゲート絶縁膜を介して前記第２のゲート電極が設けられており、
前記第２のチャネル形成領域及び前記第５のチャネル形成領域の上には、前記ゲート絶縁膜を介して前記第３のゲート電極が設けられており、
前記第３のチャネル形成領域及び前記第６のチャネル形成領域の上には、前記ゲート絶縁膜を介して前記第３のゲート電極が設けられていることを特徴とする半導体装置。
【請求項１８】
矩形またはストライプ形状の複数の凸部を有する下地膜上に並列している複数の島状半導体層を用いて形成された半導体装置であって、
第１の島状半導体層と、第２の島状半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第３のゲート電極と、第４のゲート電極と、第１の凸部と、第２の凸部と、第３の凸部と、第４の凸部と、を有し、
前記第１の凸部と第２の凸部は隣り合って配置されており、
前記第１の凸部と前記第２の凸部の間に配置された前記第１の島状半導体層は、
第１のｎ型不純物領域と第２のｎ型不純物領域の間に配置された第１のチャネル形成領域と、
前記第２のｎ型不純物領域と第３のｎ型不純物領域の間に配置された第２のチャネル形成領域と、
前記第３のｎ型不純物領域と第４のｎ型不純物領域の間に配置された第３のチャネル形成領域と、を有し、
前記第１の凸部と第４の凸部は隣り合って配置されており、
前記第３の凸部と前記第４の凸部の間に配置された前記第２の島状半導体層は、
第１のｐ型不純物領域と第２のｐ型不純物領域の間に配置された第４のチャネル形成領域と、
前記第２のｐ型不純物領域と第３のｐ型不純物領域の間に配置された第５のチャネル形成領域と、
前記第３のｐ型不純物領域と第４のｐ型不純物領域の間に配置された第６のチャネル形成領域と、を有し、
前記第１のチャネル形成領域の上には、前記ゲート絶縁膜を介して前記第１のゲート電極が設けられており、
前記第４のチャネル形成領域の上には、前記ゲート絶縁膜を介して前記第２のゲート電極が設けられており、
前記第２のチャネル形成領域及び前記第５のチャネル形成領域の上には、前記ゲート絶縁膜を介して前記第３のゲート電極が設けられており、
前記第３のチャネル形成領域及び前記第６のチャネル形成領域の上には、前記ゲート絶縁膜を介して前記第３のゲート電極が設けられていることを特徴とする半導体装置。
【請求項１９】
請求項１７又は請求項１８に記載の半導体装置において、
前記第１のゲート電極には、第１の配線が接続され、
前記第２のゲート電極には、第２の配線が接続され、
前記第３のｎ型不純物領域には、第３の配線が接続され、
前記第３のｐ型不純物領域には、第４の配線が接続され、
前記第１のｎ型不純物領域と、前記第１のｐ型不純物領域と、には、第５の配線が接続され、
前記第２のｎ型不純物領域と、前記第２のｐ型不純物領域と、前記第４のゲート電極と、には、第６の配線で接続され、
前記第４のｎ型不純物領域と、前記第４のｐ型不純物領域と、前記第３のゲート電極と、には、第７の配線が接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１７又は請求項１８に記載の半導体装置において、
前記第３のゲート電極には、第１の配線が接続され、
前記第４のゲート電極には、第２の配線が接続され、
前記第２のｐ型不純物領域には、第３の配線が接続され、
前記第２のｎ型不純物領域と、前記第３のｐ型不純物領域と、には、第４の配線が接続され、
前記第４のｎ型不純物領域には、第５の配線が接続され、
前記第４のｐ型不純物領域には、第６の配線が接続されていることを特徴とする半導体装置。
【請求項２１】
請求項１７又は請求項１８に記載の半導体装置において、
前記第３のゲート電極には、第１の配線が接続され、
前記第４のゲート電極には、第２の配線が接続され、
前記第２のｎ型不純物領域には、第３の配線が接続され、
前記第２のｐ型不純物領域には、第４の配線が接続され、
前記第３のｎ型不純物領域と、前記第４のｐ型不純物領域と、には、第５の配線が接続され、
前記第４のｎ型不純物領域には、第６の配線が接続されていることを特徴とする半導体装置。