【手続補正書】
【提出日】平成18年5月9日(2006.5.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ロジックブロック内に配置された複数のマルチプライヤ回路を備えたプログラマブルロジックデバイスであって、
前記複数のマルチプライヤ回路のそれぞれは、第１の被乗数と第２の被乗数とを有しており、
前記ロジックブロックは、前記複数のマルチプライヤ回路の出力を累積する複数の加算器をさらに含み、
前記ロジックブロック内の前記複数のマルチプライヤ回路および前記複数の加算器は、有限インパルス応答フィルタを形成するように構成されるように適合されている、プログラマブルロジックデバイス。
【請求項２】  前記ロジックブロックは、４つのマルチプライヤ回路と３つの加算器とを含み、
前記複数の加算器のうちの第１の加算器は、前記複数のマルチプライヤ回路のうちの第１のマルチプライヤ回路の出力と第２のマルチプライヤ回路の出力とを加算し、
前記複数の加算器のうちの第２の加算器は、前記複数のマルチプライヤ回路のうちの第３のマルチプライヤ回路の出力と第４のマルチプライヤ回路の出力とを加算し、
前記複数の加算器のうちの第３の加算器は、前記第１の加算器の出力と前記第２の加算器の出力とを加算する、請求項１に記載のプログラマブルロジックデバイス。
【請求項３】  前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項２に記載のプログラマブルロジックデバイス。
【請求項４】  前記複数のレジスタは、前記ロジックブロックへの入力に連鎖しており、前記複数のレジスタのそれぞれは、前記複数のマルチプライヤ回路のうちの１つに入力するための出力を提供する、請求項３に記載のプログラマブルロジックデバイス。
【請求項５】  前記ロジックブロックは、ある数のマルチプライヤ回路と、前記マルチプライヤ回路の数に等しい数の加算器とを含み、前記複数の加算器のそれぞれは、前記複数のマルチプライヤ回路のうちの１つの出力を先行した和に加算する、請求項１に記載のプログラマブルロジックデバイス。
【請求項６】  前記先行した和の第１番目のものは、前記ロジックブロックへの入力である、請求項５に記載のプログラマブルロジックデバイス。
【請求項７】  前記ロジックブロックへの入力は、別のロジックブロックの出力である、請求項６に記載のプログラマブルロジックデバイス。
【請求項８】  前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項６に記載のプログラマブルロジックデバイス。
【請求項９】  前記複数のレジスタのそれぞれは、前記複数の加算器のうちの１つの出力を登録し、前記登録された出力のそれぞれが前記先行した和のうちの１つを形成する、請求項８に記載のプログラマブルロジックデバイス。
【請求項１０】  前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項１に記載のプログラマブルロジックデバイス。
【請求項１１】  前記第１の被乗数のそれぞれは、前記有限インパルス応答フィルタの係数を表す、請求項１に記載のプログラマブルロジックデバイス。
【請求項１２】  処理回路と、
前記処理回路に結合されたメモリと、
前記処理回路と前記メモリとに結合されたプログラマブルロジックデバイスであって、請求項１に記載のプログラマブルロジックデバイスと
を備えた、デジタル処理システム。
【請求項１３】  請求項１に記載のプログラマブルロジックデバイスが実装されたプリント回路基板。
【請求項１４】  前記プリント回路基板上に実装されたメモリであって、前記プログラマブルロジックデバイスに結合されたメモリをさらに備えている、請求項１３に記載のプリント回路基板。
【請求項１５】  前記プリント回路基板上に実装されたメモリ回路であって、前記メモリに結合されたメモリ回路をさらに備えている、請求項１４に記載のプリント回路基板。
【請求項１６】  前記プリント回路基板上に実装された処理回路であって、前記メモリ回路に結合された処理回路をさらに備えている、請求項１５に記載のプリント回路基板。
【請求項１７】  ロジックブロック手段内に配置された複数のマルチプライヤ手段を備えたプログラマブルロジックデバイスであって、
前記複数のマルチプライヤ手段のそれぞれは、第１の被乗数と第２の被乗数とを有しており、
前記ロジックブロック手段は、前記複数のマルチプライヤ手段の出力を累積する複数の加算手段をさらに含み、
前記ロジックブロック手段内の前記マルチプライヤ手段および前記加算手段は、有限インパルス応答フィルタ手段を形成するように構成されるように適合されている、プログラマブルロジックデバイス。
【請求項１８】  前記ロジックブロック手段は、４つのマルチプライヤ手段と３つの加算手段とを含み、
前記複数の加算手段のうちの第１の加算手段は、前記複数のマルチプライヤ手段のうちの第１のマルチプライヤ手段の出力と第２のマルチプライヤ手段の出力とを加算し、
前記複数の加算手段のうちの第２の加算手段は、前記複数のマルチプライヤ手段のうちの第３のマルチプライヤ手段の出力と第４のマルチプライヤ手段の出力とを加算し、
前記複数の加算手段のうちの第３の加算手段は、前記第１の加算手段の出力と前記第２の加算手段の出力とを加算する、請求項１７に記載のプログラマブルロジックデバイス。
【請求項１９】  前記有限インパルス応答フィルタ手段内のデータを登録する複数のレジスタ手段をさらに備えている、請求項１８に記載のプログラマブルロジックデバイス。
【請求項２０】  前記複数のレジスタ手段は、前記ロジックブロック手段への入力に連鎖しており、前記複数のレジスタ手段のそれぞれは、前記複数のマルチプライヤ手段のうちの１つに入力するための出力を提供する、請求項１９に記載のプログラマブルロジックデバイス。
【請求項２１】  前記ロジックブロック手段は、ある数のマルチプライヤ手段と、前記マルチプライヤ手段の数に等しい数の加算手段とを含み、前記複数の加算手段のそれぞれは、前記複数のマルチプライヤ手段のうちの１つの出力を先行した和に加算する、請求項１７に記載のプログラマブルロジックデバイス。
【請求項２２】  前記先行した和の第１番目のものは、前記ロジックブロック手段への入力である、請求項２１に記載のプログラマブルロジックデバイス。
【請求項２３】  前記ロジックブロック手段への入力は、別のロジックブロック手段の出力である、請求項２２に記載のプログラマブルロジックデバイス。
【請求項２４】  前記有限インパルス応答フィルタ手段内のデータを登録する複数のレジスタ手段をさらに備えている、請求項２２に記載のプログラマブルロジックデバイス。
【請求項２５】  前記複数のレジスタ手段のそれぞれは、前記複数の加算手段のうちの１つの出力を登録し、前記登録された出力のそれぞれが前記先行した和のうちの１つを形成する、請求項２４に記載のプログラマブルロジックデバイス。
【請求項２６】  前記有限インパルス応答フィルタ手段内のデータを登録する複数のレジスタ手段をさらに備えている、請求項１７に記載のプログラマブルロジックデバイス。
【請求項２７】  前記第１の被乗数のそれぞれは、前記有限インパルス応答フィルタ手段の係数を表す、請求項１７に記載のプログラマブルロジックデバイス。
【請求項２８】  複数のロジックブロックを備えたプログラマブルロジックデバイスであって、
前記複数のロジックブロックのそれぞれは、
複数のマルチプライヤ回路であって、前記複数のマルチプライヤ回路のそれぞれは、第１の被乗数と第２の被乗数とを有している、複数のマルチプライヤ回路と、
前記複数のロジックブロックのそれぞれにおける少なくとも１つの加算器であって、前記複数のマルチプライヤ回路の出力を累積する少なくとも１つの加算器と
を含み、
前記複数のロジックブロックの１以上は、有限インパルス応答フィルタを形成するように構成可能であるように適合されている、プログラマブルロジックデバイス。
【請求項２９】  前記ロジックブロックは、複数の加算器を含む、請求項２８に記載のプログラマブルロジックデバイス。
【請求項３０】  前記ロジックブロックは、４つのマルチプライヤ回路と３つの加算器とを含み、
前記複数の加算器のうちの第１の加算器は、前記複数のマルチプライヤ回路のうちの第１のマルチプライヤ回路の出力と第２のマルチプライヤ回路の出力とを加算し、
前記複数の加算器のうちの第２の加算器は、前記複数のマルチプライヤ回路のうちの第３のマルチプライヤ回路の出力と第４のマルチプライヤ回路の出力とを加算し、
前記複数の加算器のうちの第３の加算器は、前記第１の加算器の出力と前記第２の加算器の出力とを加算する、請求項２９に記載のプログラマブルロジックデバイス。
【請求項３１】  前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項２８に記載のプログラマブルロジックデバイス。
【請求項３２】  前記複数のレジスタは、前記ロジックブロックへの入力に連鎖しており、前記複数のレジスタのそれぞれは、前記複数のマルチプライヤ回路のうちの１つに入力するための出力を提供する、請求項３１に記載のプログラマブルロジックデバイス。
【請求項３３】  前記ロジックブロックは、ある数のマルチプライヤ回路と、前記マルチプライヤ回路の数に等しい数の加算器とを含み、前記複数の加算器のそれぞれは、前記複数のマルチプライヤ回路のうちの１つの出力を先行した和に加算する、請求項２８に記載のプログラマブルロジックデバイス。
【請求項３４】  前記先行した和の第１番目のものは、前記ロジックブロックへの入力である、請求項３３に記載のプログラマブルロジックデバイス。
【請求項３５】  前記ロジックブロックへの入力は、別のロジックブロックの出力である、請求項３４に記載のプログラマブルロジックデバイス。
【請求項３６】  前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項３４に記載のプログラマブルロジックデバイス。
【請求項３７】  前記複数のレジスタのそれぞれは、前記複数の加算器のうちの１つの出力を登録し、前記登録された出力のそれぞれが前記先行した和のうちの１つを形成する、請求項３６に記載のプログラマブルロジックデバイス。
【請求項３８】  前記有限インパルス応答フィルタ内のデータを登録する複数のレジスタをさらに備えている、請求項２８に記載のプログラマブルロジックデバイス。
【請求項３９】  前記第１の被乗数のそれぞれは、前記有限インパルス応答フィルタの係数を表す、請求項２８に記載のプログラマブルロジックデバイス。
【請求項４０】  処理回路と、
前記処理回路に結合されたメモリと、
前記処理回路と前記メモリとに結合されたプログラマブルロジックデバイスであって、請求項１７に記載のプログラマブルロジックデバイスと
を備えた、デジタル処理システム。
【請求項４１】  請求項１７に記載のプログラマブルロジックデバイスが実装されたプリント回路基板。
【請求項４２】  前記プリント回路基板上に実装されたメモリであって、前記プログラマブルロジックデバイスに結合されたメモリをさらに備えている、請求項４１に記載のプリント回路基板。
【請求項４３】  前記プリント回路基板上に実装されたメモリ回路であって、前記メモリに結合されたメモリ回路をさらに備えている、請求項４２に記載のプリント回路基板。
【請求項４４】  前記プリント回路基板上に実装された処理回路であって、前記メモリ回路に結合された処理回路をさらに備えている、請求項４３に記載のプリント回路基板。
【請求項４５】  処理回路と、
前記処理回路に結合されたメモリと、
前記処理回路と前記メモリとに結合されたプログラマブルロジックデバイスであって、請求項２８に記載のプログラマブルロジックデバイスと
を備えた、デジタル処理システム。
【請求項４６】  請求項２８に記載のプログラマブルロジックデバイスが実装されたプリント回路基板。
【請求項４７】  前記プリント回路基板上に実装されたメモリであって、前記プログラマブルロジックデバイスに結合されたメモリをさらに備えている、請求項４６に記載のプリント回路基板。
【請求項４８】  前記プリント回路基板上に実装されたメモリ回路であって、前記メモリに結合されたメモリ回路をさらに備えている、請求項４７に記載のプリント回路基板。
【請求項４９】  前記プリント回路基板上に実装された処理回路であって、前記メモリ回路に結合された処理回路をさらに備えている、請求項４８に記載のプリント回路基板。