(57)【要約】【課題】半導体基板の端壁部側を起点として半導体基板の内側へ進行するクラックの進行方向を端壁部側に誘導して逃がすことによって、半導体デバイス形成領域内におけるクラックを良好に抑制する。【解決手段】基板と、基板の上面に下面へ向かう溝と、基板の上面に形成された半導体層とを有し、平面的に見て、基板の壁端部上の第1の点と基板の壁端部上であって第1の点と異なる位置の第2の点と基板の中心とで囲まれる領域内に第3の点を設け、溝は第1の点から第３の点を通り、第3の点から第2の点へと形成されている。【選択図】図１
0003128210.tif 000002
【実用新案登録請求の範囲】
【請求項１】
下面へ向かう溝を上面に設けられた基板と、
前記基板の上面に形成された半導体層と、
を有し、        
平面的に見て、前記基板の壁端部上の第1の点と前記基板の壁端部上であって前記第1の点と異なる位置の第2の点と前記基板の中心とで囲まれる領域内に第3の点を設け、前記溝は前記第1の点から前記第３の点を経由して前記第2の点へと形成されていることを特徴とする半導体基板。
【請求項２】
平面的に見て、前記基板の端壁部の全周にわたって前記基板の上面に前記溝が繰り返し形成されており、繰り返し形成された前記溝よりも内側に半導体デバイス形成領域が設けられることを特徴とする請求項１の半導体基板。
【請求項３】
前記基板はシリコン系半導体からなり、前記半導体層は前記基板と熱膨張係数の異なる化合物半導体層からなることを特徴とする請求項１又は２の半導体基板。
【請求項４】
前記溝の上方の前記半導体層の部分は前記溝の両側面側から跨るように形成され、前記溝よりも内側に前記半導体デバイス形成領域を囲むように多数の結晶欠陥若しくは多結晶化した導体層の領域を含むことを特徴とする請求項２又は３の半導体基板。
【請求項５】
前記溝の第1の部分及び第2の部分は壁界面方向に形成された部分を含むことを特徴とする請求項１〜４の何れか1項を満足する半導体基板。
【請求項６】
前記溝を第1の溝としたとき、
平面的に見て、前記第1の溝の内側であって、半導体デバイスのダイシングラインに合わせて前記基板の上面に下方へ向かう第2の溝と、
平面的に見て、前記半導体デバイス形成領域と前記第２の溝との間であって、前記基板の上面に下方に向かう第3の溝と、
を有し、
前記第２の溝の幅が前記第1及び第３の溝の幅よりも広く、
前記第２の溝は両側面側から前記半導体層が跨らず、前記第2の溝の上方は開口していることを特徴とする請求項1〜５の何れか1項を満足する半導体基板。
【請求項７】
下面へ向かう溝を上面に設けられた基板と、
前記基板の上面に形成された半導体層と、
を有し、        
平面的に見て、前記溝は半導体デバイス形成領域を取り囲むように形成されていることを特徴とする半導体基板。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、半導体層を基板の上面に設けられた半導体基板の端壁部側において、基板上面から基板下面側へ彫られた溝が設けられた半導体基板に関する。
【背景技術】
【０００２】
近年、窒化物系化合物半導体層（ＧａＮ，ＡｌＧａＮ，ＡｌＮなど）を用いた半導体デバイスは高耐圧・高周波用デバイスとして注目されている。しかし、現状において、窒化物系化合物半導体層を単体で厚く積層することができない。そこで、セラミック基板、シリコン基板、シリコンカーバイト基板などの基板上に窒化物系化合物半導体層をエピタキシャル成長させた半導体基板が多く用いられている。
【０００３】
しかしながら、基板の上に窒化物系化合物半導体層などの化合物半導体層をエピタキシャル成長させる場合、基板を構成する原子の格子定数と化合物半導体層を構成する原子の格子定数との差が大きいと、基板の格子上へ均等に化合物半導体層をエピタキシャル成長することが困難である。
【０００４】
さらに、化合物半導体層を良好にエピタキシャル成長させるには、基板を所定の温度に加熱する必要がある。基板を加熱した状態で化合物半導体層を基板にエピタキシャル成長している間、基板の上に化合物半導体層を構成する格子が整列良く積層されるが、化合物半導体層のエピタキシャル成長を終了して基板の加熱を止めると、化合物半導体層と基板はほぼ等しく自然冷却される。すると、基板と化合物半導体層との熱膨張係数差に伴い、エピタキシャル成長時に保たれていた両者の結晶格子の均等が保つことができなくなる。その結果、化合物半導体層内に応力が発生し、半導体基板に反りが生じたり、場合によっては、その反りの応力に対して復元しようとする力によって半導体基板にクラックが生じたりする。
【０００５】
そこで、特許文献１では、基板のエピタキシャル成長させる面に、予め半導体デバイスのチップサイズ（半導体デバイスの外郭）に合わせてＶ字溝（ノッチ）を形成する。このように基板に設けられたＶ字溝の上面に化合物半導体層をエピタキシャル成長すると、Ｖ字溝上方に形成される化合物半導体層の結晶同士は隙間を有する多結晶領域となる。この多結晶領域は、熱膨張係数差によって生じる半導体基板の内部応力を吸収し、クラックの発生を抑制する効果を有する。
【０００６】
また、特許文献２では、半導体基板で発生するクラックは主に端面を出発点（起点）として半導体基板の中央に進む傾向があり、基板の化合物半導体層を形成する面の周辺部に幅1〜５ｍｍで深さ１５０ｎｍ〜１μｍの溝を形成し、溝上には化合物半導体層の結晶同士に隙間を有する多結晶が形成されている。特許文献２の考案は、特許文献１と同様に、熱膨張係数差によって生じる内部応力を多結晶部分で吸収し、クラックの発生を抑制する効果を有する。
【０００７】
また、特許文献３では、化合物半導体層が形成される基板の上面に溝を形成するが、特許文献１及び２で示すように化合物半導体層を横方向成長させて溝に橋を架けるように溝の両側面側から繋がっている多結晶領域を形成すると、半導体基板に対する応力分断機能を十分発揮する事ができず、溝の幅は１０μｍ以上、溝の深さは化合物半導体層の厚みよりも厚くすることが望ましいことが開示されている。さらに、基板の中心を通り、且つ基板が割れ易い方向に溝を設けることで、半導体基板の製造過程で加わる力によって溝からクラックが発生しても、クラックの方向を溝の範囲内とすることができ、クラックによって分割された半導体基板を再利用することができる点が開示されている。
なお、化合物半導体層に発生するクラックは、基板上に化合物半導体層を形成する工程だけではなく、半導体基板を搬送している間による衝撃や、半導体基板に電極等を形成した半導体デバイスの動作中においても発生する。
【特許文献１】特開昭５７−５６９２号公報
【特許文献２】特開平４−７３９３０号公報
【特許文献３】特許３３３８３６０号公報
【考案の開示】
【考案が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、基板の上面に設けられる溝は半導体デバイスのチップサイズ（半導体デバイスの外郭）に合わせて形成されるため、溝の上に形成された化合物半導体層の多結晶領域にクラックが達しても、クラックの進行方向を基板の端壁部側へ誘導して逃がすことができない。また、特許文献２で開示された構造は、半導体基板における応力を緩和し、クラックの発生を抑制する事はできる。しかし、特許文献２で開示された構造を平面的に見ると、基板上に設けられた溝は半導体基板の端壁部から半導体デバイス形成領域となる半導体基板の中央へ向かって形成されており、特許文献１と同様に半導体層の多結晶領域にクラックが達しても、クラックの進行方向を基板の端壁部側へ誘導して逃がすことができない。
【０００９】
また、特許文献３の図４（ａ）〜（ｃ）で開示された構造は、半導体基板の一方の端壁部から半導体基板の中央を通って半導体基板の他方の端壁部へと設けられた溝である。従って、半導体デバイス形成領域は溝と半導体基板の端壁部との間に形成される。従って、半導体基板の端壁部を起点としたクラックが溝に達する前に半導体デバイス形成領域に達することもあり、半導体デバイス形成領域内に生じるクラックを良好に抑制できない。さらに、化合物半導体層を基板の上面にエピタキシャル成長させる際、反応ガスは基板に対して横方向に流す。基板の上面に設けられた溝が２０μｍと広く、しかもその深さが１０μｍもあると、溝の開口部付近で反応ガスの乱流が発生し、基板の上面に設けられた溝の開口部付近と反応ガスとの衝突回数が増えてしまい、反応ガスの反応確率が増加する。その結果、溝の開口部付近で形成される化合物半導体層は異常成長する。すると、異常成長した化合物半導体層の部分が起点となり、半導体デバイス（半導体デバイス形成領域）の内側へとクラックが進行する問題が生じる。なお、同様の問題は半導体基板の端壁部付近でも生じる。
また、半導体基板において、端壁部付近は最も歪に対する変位量が大きく、不連続性となっている。従って、半導体基板の端壁部側を起点として半導体基板の内側へ進行するクラックが最も多い。
【００１０】
そこで、本考案は半導体基板の端壁部側を起点として半導体基板の内側へ進行するクラックの方向を端壁部側に誘導して逃がすことによって、半導体デバイス形成領域内におけるクラックを良好に抑制する半導体基板を提供する事にある。
【課題を解決するための手段】
【００１１】
本考案の半導体基板は、下面へ向かう溝を上面に設けられた基板と、基板の上面に形成された半導体層とを有し、平面的に見て、基板の壁端部上の第1の点と基板の壁端部上であって第1の点と異なる位置の第2の点と基板の中心とで囲まれる領域内に第3の点を設け、溝は第1の点から第３の点を経由して第2の点へと形成されていることを特徴とする。
【００１２】
さらに、平面的に見て、基板の端壁部の全周にわたって基板の上面に溝が繰り返し形成されており、繰り返し形成された溝よりも内側に半導体デバイス形成領域が設けられることが望ましい。
【００１３】
さらに、基板はシリコン系半導体からなり、基板の上に形成される半導体層は基板と熱膨張係数の異なる化合物半導体層からなることが望ましい。
【００１４】
さらに、溝の上方の半導体層の部分は溝の両側面側から跨るように形成され、溝よりも内側に半導体デバイス形成領域を囲むように多数の結晶欠陥若しくは多結晶化した導体層の領域を含むことが望ましい。
【００１５】
さらに、溝の第1の部分及び第2の部分は壁界面方向に形成された部分を含むことが望ましい。
【００１６】
さらに、前記溝を第1の溝としたとき、平面的に見て第1の溝の内側であって、半導体デバイスのダイシングラインに合わせて基板の上面に下方へ向かう第2の溝と、平面的に見て半導体デバイス形成領域と第２の溝との間であって、基板の上面に下方に向かう第3の溝とを有し、第２の溝の幅が第1及び第３の溝の幅よりも広く、第２の溝は両側面側から半導体層が跨らず、第2の溝の上方は開口していることが望ましい。
【００１７】
また、下面へ向かう溝を上面に設けられた基板と、基板の上面に形成された半導体層と、を有し、平面的に見て、溝は半導体デバイス形成領域を取り囲むように形成されていることを特徴とする。
【考案の効果】
【００１８】
半導体基板の端壁部側を起点として半導体デバイス形成領域へと進行するクラックが基板の上面に設けられた溝に達すると、溝の方向に進行するか、若しくは溝で進行が止まりそれ以上クラックは進行しない。そこで、平面的に見て、基板の壁端部上の第1の点及び第2の点と基板の中心とで囲まれる領域内に第3の点を設け、溝は第1の点と第３の点とを結ぶ第1の部分と、第2の点と第3の点と結ぶ第2の部分で形成されているため、半導体デバイス形成領域は溝の内側に形成する。その結果、半導体基板の端壁部側を起点として発生したクラックが溝に達すると、そこでストップするか、クラックは第1の溝に沿って進み端壁部である第1の点若しくは第2の点へと誘導され、クラックを半導体基板の外へ逃がすことができる。以上から、本考案の半導体基板は、半導体基板の端壁部側を起点として発生したクラックが溝の内側に形成される半導体デバイス形成領域へと進行することを良好に抑制する事ができる。
【考案を実施するための最良の形態】
【００１９】
本考案は、基板（１）と、基板（１）の上面（１０）に基板（１）と異なる材料であって、エピタキシャル成長にて形成された半導体層（２）とを有する半導体基板（３）の構造であって、半導体基板（３）を上方から見た構造を図１、図１における半導体基板（３）の部分断面構造を図２、基板（１）の上面（１０）における端壁部（１１）側の拡大図を図３、基板（１）の上面（１０）における端壁部（１１）側の拡大図であって、第１の溝（５）のパターンの変形例を図４に示す。
【００２０】
基板（１）は、上面（１０）に半導体層（２）をエピタキシャル成長にて形成するための土台としての機能し、半導体基板（３）を半導体デバイス形成領域（８）の外郭（ダイシングライン）（４）でダイシングして個々の半導体デバイスに分割した時、半導体デバイスの土台として機能する。基板（１）は例えば３５０〜１０００μｍの厚みを有する。基板（１）は、半導体層（２）との熱膨張係数の差が大きい材料からなり、例えばシリコン（Ｓｉ）基板としても良い。シリコン基板の代わりに、シリコン系半導体の１つであるシリコンカーバイト（ＳｉＣ）基板や、セラミック基板などを用いても良い。また、必要に応じて導電型決定不純物を基板（１）に添付しても良い。
【００２１】
基板（１）の上面（１０）には、半導体層（２）が形成されている。半導体層（２）は基板（１）と異なる材料からなり、例えば、窒化物系化合物半導体層（ＧａＮ，ＡｌＧａＮ，ＡｌＮ）やＧａＡｓ系半導体などの化合物半導体層としても良い。例えば、シリコン基板の上にＧａＮ層をエピタキシャル成長して形成した場合、ＧａＮ層の熱膨張係数はシリコン基板の１．６倍、両者の格子定数差は２０％もある。なお、半導体基板（３）をダイシングして最終的に得られる半導体デバイスがＨＥＭＴの場合、半導体層（２）は、ＡｌＮ層とＧａＮ層を交互に形成した多層緩衝層などの周知な緩衝（バッファ）層と、バッファ層の上にＧａＮ層等からなる電子走行層と、電子走行層の上にＡｌＧａＮ層等から形成された電子供給層が積層された構造となる。また、半導体基板（３）をダイシングして最終的に得られる半導体デバイスが発光素子の場合、半導体層（２）は、ＡｌＮ層とＧａＮ層を交互に形成した多層緩衝層などの周知な緩衝（バッファ）層と、バッファ層の上に第1クラッド層と活性層と第2クラッド層を順次積層した構造となる。
【００２２】
半導体デバイス形成領域（８）は半導体基板（３）をダイシングライン（４）でダイシングして個々の半導体デバイスに分割したとき、半導体デバイスとして主に機能する領域であって、半導体デバイス形成領域（８）内の半導体層（２）は比較的良好な結晶性を有し、主に単結晶となっている。図１及び図２で図示していないが、半導体デバイス形成領域（８）内の半導体層（２）上面（１２）には、さらに電極等が形成される。
【００２３】
図３に示すように、基板（１）の上面（１０）側から見て（平面的に見て）、第１の溝（５）は基板（１）の端壁部（１１）と、端壁部（１１）へ最も近くに形成された半導体デバイス形成領域（８）との間の領域に設けられている。基板（１）の端壁部（１１）の所定の位置を第1の点（Ａ１）として、端壁部（１１）の第1の点（Ａ１）と、端壁部の第1の点（Ａ１）と異なる端壁部の第２の点（Ａ２）と、基板の中央（Ｐ）を結ぶ領域内の点（Ｄ１）それぞれを通る第1の溝（５）を形成する。例えば、図３において、点（Ａ１）→点（Ｂ１）→点（Ｄ１）→点（Ｂ２）→点（Ａ２）を通る第1の溝（５）を形成されている。また、図３において、さらに、基板（１）の端壁部（１１）の点（Ａ２）と、基板（１）の端壁部（１１）であって点（Ａ２）から反時計回りの位置（Ａ３）と、基板の中央（Ｐ）を結ぶ領域内の点（Ｄ２）それぞれを通る第1の溝（５）を形成する。第1の溝（５）はこの繰り返しを基板（１）の壁界面の全周にわたって行われていることが望ましい。半導体基板（３）の端壁部（１１）側を起点として半導体デバイス形成領域（８）へと進行するクラックは、第1の溝（５）に達すると第1の溝（５）の方向に進行する、若しくは第1の溝（５）の上に形成された半導体層（２）の領域（１３）で吸収されて止められる。従って、半導体基板の端壁部側を起点として半導体デバイス形成領域へと進行するクラックの進行方向を変えて、基板の端壁部側へと逃がす事によって、半導体基板の端壁部側を起点として半導体デバイス形成領域へと進行するクラックを抑制する事ができる。
【００２４】
なお、基板（１）が（１１１）面のシリコン基板である場合、その結晶方位を示す切りかけ（オリエンテーションフラット面）（９）が基板（１）の（１−１０）面に形成されている。また、シリコン基板の＜１−１０＞方向は壁界面方向である。そこで、図３に示すように、点（Ａ１）と点（Ｂ１）を結ぶ第1の溝（５）を壁界面方向である−１２０度方向となるように形成された第１の溝（５）の第1の部分と、点（Ｂ１）から点（Ｄ１）を通って点（Ｂ２）を結ぶ第1の溝（５）を壁界面方向である９０度方向となるように形成された第１の溝（５）の第２の部分と、点（Ｂ２）と点（Ａ２）を結ぶ第１の溝（５）を壁界面方向である１２０度方向となるように第１の溝（５）の第３の部分とが繰り返し連続して形成することが望ましい。第１の溝（５）の向きが壁界面方向を含むように形成することによって、半導体基板（３）の端壁部（１１）側を起点として半導体デバイス形成領域（８）へと進行するクラックは、壁界面方向に誘導されやすい。従って、半導体基板（３）の端壁部（１１）側を起点として半導体デバイス形成領域（８）へと進行するクラックの進行方向を更に第1の溝（５）へ誘導しやすくし、クラックの方向に変えながら半導体基板（３）の端壁部（１１）側へと逃がす事によって、半導体基板（３）の端壁部（１１）側を起点として半導体デバイス形成領域（８）へと進行するクラックを抑制する事ができる。
図２に示すように、半導体層（２）を形成する際に反応ガスの乱流で生じる半導体層（２）の異常成長が起点となりクラックが発生しないように、第1の溝（５）はレーザー等によって基板（１）の深さ方向（上面（１０）から下面（１６）の方向）に幅が狭くなるＶ字孔とすることが望ましい。また、第1の溝（５）が形成された領域の上方に形成される半導体層（２）の領域（１３）は第1の溝（５）の両側面側から跨ぐ（橋を架ける）ように、言い換えれば、第1の溝（５）の開口部を閉じるように形成されている。よって、第1の溝（５）の上に形成された半導体層（２）の領域（１３）は、多数の結晶欠陥（１４）を含む若しくは多結晶化した領域となっている。
【００２５】
第1の溝（５）の上方を第1の溝（５）の両側面側から跨ぐように形成される半導体層（２）の領域（１３）が存在せず、第１の溝（５）が半導体層（２）側にも連続して形成され、第1の溝（５）上において半導体層（２）を貫通してもよい。この場合、基板（１）側に形成された第1の溝（５）と、半導体層（２）の横方向成長によって第１の溝（５）よりも幅が狭く半導体層（２）を貫通する溝の両方を第1の溝（５）とみることができる。言い換えると、半導体層（２）の上面（１２）から基板（１）の上面（１０）よりも深い第1の溝（５）が形成しても良い。この場合、半導体基板（３）の端壁部（１１）から中央に向かって半導体層（２）は第1の溝（５）によって分断される。その結果、第1の溝（５）が半導体基板（３）の内部応力を良好に緩和し、半導体基板（３）に反りが発生してもクラックの発生を抑制する事ができる。さらに、半導体層（２）の端壁部（１１）を起点として発生するクラックのうち、第1の溝（５）の底面よりも底の位置が高いクラックが半導体基板（３）の中央に向かって進行しても、第1の溝（５）によって半導体層（２）は分断されているため、第1の溝（５）より内側へは進行しない。よって、半導体層（２）の端壁部（１１）を起点として半導体デバイス形成領域（８）へと進行するクラックを良好に抑制する事ができる。
【００２６】
また、基板（１）の上面（１０）には、半導体デバイスのダイシングラインに合わせて半導体デバイス形成領域（８）を囲むように第２の溝（６）が形成されていることが望ましい。ここで、第２の溝（６）の開口部は第1の溝（５）の開口部よりも広く、さらに第２の溝（６）は第１の溝（５）よりも深く形成することが望ましい。また、図２に示すように、基板（１）に形成された第２の溝（６）が、その上に続く半導体層（２）側にも連続して存在し、半導体層（２）を貫通していることが望ましい。ここで、基板（１）側に形成された第２の溝（６）と、第２の溝（６）の両側面側から半導体層（２）が跨らずに形成された溝の両方を第２の溝（６）とみることができる。言い換えると、半導体層（２）の上面（１２）に基板（１）の上面（１０）よりも深い第２の溝（６）が形成されている。ちなみに、第２の溝（６）は基板（１）の上面（１０）から基板（１）の深さ方向に異方性エッチングすることで形成される。
よって、半導体層（２）は第２の溝（６）によって分断され、隙間が形成されている。その結果、半導体基板（３）の内部応力を良好に緩和し、半導体基板（３）に反りが発生してもクラックの発生を抑制する事ができる。さらに、第1の溝（５）と第２の溝（６）との間で発生したクラックのうち、第２の溝（６）の底面よりも底の位置が高いクラックが半導体基板（３）の中央に向かって進行しても、第２の溝（６）によって半導体層（２）は分断されているため、第２の溝（６）から先へは進行しない。よって、半導体層（２）の端壁部（１１）を起点として半導体デバイス形成領域（８）へと進行するクラックを良好に抑制する事ができる。
更に、第2の溝（６）は後述する第３の溝（７）及び半導体デバイス形成領域（８）を取り囲むように形成することが望ましい。特に、半導体デバイス形成領域（８）内を起点に発生したクラックのうち、第２の溝（６）の底面よりも底の位置が高いクラックが、第３の溝（７）を通過しても第２の溝（６）でクラックの進行を止めることができる。従って、ある半導体デバイス形成領域内で発生したクラックが、隣接する他の半導体デバイス形成領域（８）へとクラックが進行することを抑制する事もできる。
更に、半導体基板（３）から個々の半導体デバイスに分割する際、第２の溝（６）をダイシングラインとすることで、少ない力で半導体デバイスに分割する事ができる。従って、ダイシングによって半導体基板（３）にかかる応力が小さいので、半導体基板（３）に生じるクラックを抑制する事ができる。
【００２７】
また、図３に示すように、平面的に見て、第２の溝（６）の内側に半導体デバイス形成領域（８）の外郭（４）に沿って、基板（１）の上面（１０）に下面（１６）に向かって、第３の溝（７）が形成されていることが望ましい。第３の溝（７）はレーザー等によって形成され、基板（１）の深さ方向に幅が狭くなるＶ字孔に形成されることが望ましい。図２に示すように、第３の溝（７）が形成された領域の上に形成される半導体層（２）の領域（１５）は第３の溝（７）の両側面側から跨ぐように、言い換えれば、第３の溝（７）の開口部を閉じるように形成されている。半導体層（２）の領域（１５）が個々の半導体デバイス形成領域（８）の外郭（４）を取り囲むように形成されていることが望ましい。半導体層（２）の領域（１５）の結晶同士は結晶欠陥（１４）等の隙間を有する多結晶領域であり、半導体基板（３）に対する応力を半導体層（２）の領域（１５）で良好に緩和し、半導体基板（３）に反りが発生しても半導体デバイス形成領域（８）の内側にクラックが発生することを抑制できる。また、第3の溝（７）の外側でダイシングすることによって半導体デバイス形成領域（８）にかかる応力が小さくすることができる。
【００２８】
また、第1の溝（５）及び第２の溝（６）を幅広く、しかも深く形成する場合、半導体層（２）形成時に、第1の溝（５）及び第２の溝（６）の開口部付近で対流が発生し、第1の溝（５）及び第２の溝（６）の開口部付近で半導体層（２）の異常成長が発生し、ここを起点としてクラックが進行する問題がある。本発明では、半導体層（２）の領域（１５）によってその異常成長を吸収し、若しくはクラックの進行を抑制し、特に第1の溝（５）及び第２の溝（６）の開口部付近で半導体層（２）の異常成長することによる半導体デバイス形成領域（８）へのクラックの進行を抑制する事ができる。また、半導体層（２）は第３の溝（７）の上方の半導体層（２）の領域（１５）が第３の溝（７）の両側面側から跨がっていることから、半導体層（２）の上面（１２）にレジストマスク設けられる際、レジストマスクが第３の溝（７）に落ち込み、レジストマスクと半導体層（２）の上面（１２）とのカバーレッジが悪化し、パターン不良が発生することを防止する事ができる。
以上から、大口径の基板（１）を用いてもクラックや反りを抑制する事ができ、生産性を向上することもできる。また、半導体層（２）を厚く形成することができるので、半導体基板（３）をダイシングして得られる半導体デバイスは縦方向（厚み方向）の耐圧を向上することができる。
【００２９】
なお、化合物半導体層（２）の厚みによって第1〜３の溝（５、６、７）の寸法は決定される。例えば、化合物半導体層（２）の厚みが３μｍの場合、第３の溝（７）は０．５〜１μｍ程度の幅を有し、その深さは１〜２μｍ程度とする。また、第２の溝（６）は、第3の溝（７）の2倍程度の幅であり、３〜５μｍ程度の幅とし、その溝の深さは、６〜１０μｍ程度とする。また、第１の溝（５）は、０．５〜５μｍ程度の幅を有し、その溝の深さは、０．５〜１０μｍ程度とする。ここで、溝の幅は、基板（１）の上面（１０）（若しくはその延伸面）における幅とする。
【００３０】
本考案において、適宜その趣旨を変更しない範囲で変更しても良い。第２の溝（６）、第3の溝（７）及び半導体層（２）の領域（１３）のいずれか若しくは両方を形成しなくても本考案の効果を得る事ができるので、第２の溝（６）、孔（７）及び半導体層（２）の領域（１３）の少なくとも１つを設けなくても良い。また、第１の溝（５）を設けなくても良い。
また、図３のように第1の溝（５）は平面的に見て、六角形の一部（かけら）の形状でなくてもよく、図４に示す八角形など多角形の一部（かけら）の形状や円弧としても良い。また、図1に示すように、基板（１）の内側であって半導体デバイス形成領域（８）を取り囲むように第1の溝（５）を形成しても良い。この場合も溝に達したクラックが第1の溝（５）でストップするか、第1の溝（５）の方向へと誘導されて割れ易い箇所でクラックを半導体基板の外へ逃がす。よって、半導体基板（３）の端壁部（１１）側を起点として発生したクラックが第1の溝（５）の内側に形成される半導体デバイス形成領域（８）へと進行することを良好に抑制する事ができる。
また、図４で示すように、第1の溝（５）に沿って、第１の溝（５）の内側（第１の溝（５）と基板（１）の端壁部とで挟まれた領域）にも第１〜第3の溝（５、６、７）のいずれかの溝を設けても良い。また、図３で示すように隣り合う第１の溝（５）同士が接していなくても良く、図４で示すように隣り合う第１の溝（５）同士が離れていても良い。ただし、隣り合う第１の溝（５）同士の間隔はできるだけ狭いことが望ましい。
【図面の簡単な説明】
【００３１】
【図１】本考案の半導体基板の基板の上面における構造
【図２】本考案の半導体基板において図１のC−Cで切断した断面構造
【図３】本考案の基板上面における端壁部側の拡大図
【図４】本考案の基板上面における端壁部側の拡大図であって、第１の溝（５）のパターンの変形例
【符号の説明】
【００３２】
１    基板
２    半導体層
３    半導体基板
４    ダイシングライン
５    第1の溝
６    第2の溝
７    第3の溝
８    半導体デバイス形成領域
９    オリエンテーションフラット面
１０  （基板の）上面
１１  端壁面
１２  （半導体層の）上面
【図１】
0003128210.tif 000003
【図２】
0003128210.tif 000004
【図３】
0003128210.tif 000005
【図４】
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