【手続補正書】
【提出日】平成18年8月10日(2006.8.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】メモリ、電子機器
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルと、カラムデコーダと、セレクタとを有し、
前記セレクタは、クロックドインバータを有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続されていることを特徴とするメモリ。
【請求項２】
メモリセルと、カラムデコーダと、セレクタとを有し、
前記セレクタは、クロックドインバータを有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記クロックドインバータの入力ノードに入力される信号は、前記メモリセルから入力されるデータ信号であり、
前記クロックドインバータの出力ノードから出力される信号は、前記データ信号を増幅した信号であることを特徴とするメモリ。
【請求項３】
メモリセルと、カラムデコーダと、セレクタとを有し、
前記セレクタは、クロックドインバータとインバータを有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、一方は前記カラムデコーダに接続され、他方は前記インバータを介して前記カラムデコーダに接続されていることを特徴とするメモリ。
【請求項４】
メモリセルと、カラムデコーダと、セレクタとを有し、
前記セレクタは、クロックドインバータとインバータを有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、一方は前記カラムデコーダに接続され、他方は前記インバータを介して前記カラムデコーダに接続され、
前記クロックドインバータの入力ノードに入力される信号は、前記メモリセルから入力されるデータ信号であり、
前記クロックドインバータの出力ノードから出力される信号は、前記データ信号を増幅した信号であることを特徴とするメモリ。
【請求項５】
メモリセルと、カラムデコーダと、セレクタと、リードライト回路とを有し、
前記セレクタは、クロックドインバータと第１のスイッチを有し、
前記リードライト回路は、第２のスイッチと第３のスイッチを有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、前記第２のスイッチの一方の端子に接続され、
前記第２のスイッチの他方の端子は、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記第１のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記カラムデコーダに接続され、
前記第２のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、リードイネーブル信号線に接続され、
前記第３のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、ライトイネーブル信号線に接続されていることを特徴とするメモリ。
【請求項６】
メモリセルと、カラムデコーダと、セレクタと、リードライト回路とを有し、
前記セレクタは、クロックドインバータと第１のスイッチを有し、
前記リードライト回路は、第２のスイッチと第３のスイッチを有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、前記第２のスイッチの一方の端子に接続され、
前記第２のスイッチの他方の端子は、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記第１のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記カラムデコーダに接続され、
前記第２のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、リードイネーブル信号線に接続され、
前記第３のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、ライトイネーブル信号線に接続され、
前記クロックドインバータの入力ノードに入力される信号は、前記メモリセルから入力されるデータ信号であり、
前記クロックドインバータの出力ノードから出力される信号は、前記データ信号を増幅した信号であることを特徴とするメモリ。
【請求項７】
メモリセルと、カラムデコーダと、セレクタと、リードライト回路とを有し、
前記セレクタは、クロックドインバータと第１のスイッチを有し、
前記リードライト回路は、第２のスイッチ、第３のスイッチ、第１の論理回路及び第２の論理回路を有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、前記第２のスイッチの一方の端子に接続され、
前記第２のスイッチの他方の端子は、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記第１のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記カラムデコーダに接続され、
前記第２のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記第１の論理回路の出力ノードに接続され、
前記第３のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記第２の論理回路の出力ノードに接続され、
前記第１の論理回路が含む２つの入力ノードは、一方はリードイネーブル信号線に接続され、他方はチップイネーブル信号線に接続され、
前記第２の論理回路が含む２つの入力ノードは、一方はライトイネーブル信号線に接続され、他方は前記チップイネーブル信号線に接続されていることを特徴とするメモリ。
【請求項８】
メモリセルと、カラムデコーダと、セレクタと、リードライト回路とを有し、
前記セレクタは、クロックドインバータと第１のスイッチを有し、
前記リードライト回路は、第２のスイッチ、第３のスイッチ、第１の論理回路及び第２の論理回路を有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、前記第２のスイッチの一方の端子に接続され、
前記第２のスイッチの他方の端子は、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記第１のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記カラムデコーダに接続され、
前記第２のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記第１の論理回路の出力ノードに接続され、
前記第３のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記第２の論理回路の出力ノードに接続され、
前記第１の論理回路が含む２つの入力ノードは、一方はリードイネーブル信号線に接続され、他方はチップイネーブル信号線に接続され、
前記第２の論理回路が含む２つの入力ノードは、一方はライトイネーブル信号線に接続され、他方は前記チップイネーブル信号線に接続され、
前記クロックドインバータの入力ノードに入力される信号は、前記メモリセルから入力されるデータ信号であり、
前記クロックドインバータの出力ノードから出力される信号は、前記データ信号を増幅した信号であることを特徴とするメモリ。
【請求項９】
メモリセルと、カラムデコーダと、セレクタと、リードライト回路とを有し、
前記セレクタは、クロックドインバータと第１のスイッチを有し、
前記リードライト回路は、第２のスイッチと第３のスイッチを有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、前記第１のスイッチの一方の端子に接続され、
前記第１のスイッチの他方の端子は、前記第３のスイッチの一方の端子に接続され、
前記第３のスイッチの他方の端子は、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記第１のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記カラムデコーダに接続され、
前記第２のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、リードイネーブル信号線に接続され、
前記第３のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、ライトイネーブル信号線に接続されていることを特徴とするメモリ。
【請求項１０】
メモリセルと、カラムデコーダと、セレクタと、リードライト回路とを有し、
前記セレクタは、クロックドインバータと第１のスイッチを有し、
前記リードライト回路は、第２のスイッチと第３のスイッチを有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、前記第１のスイッチの一方の端子に接続され、
前記第１のスイッチの他方の端子は、前記第３のスイッチの一方の端子に接続され、
前記第３のスイッチの他方の端子は、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記第１のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記カラムデコーダに接続され、
前記第２のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、リードイネーブル信号線に接続され、
前記第３のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、ライトイネーブル信号線に接続され、
前記クロックドインバータの入力ノードに入力される信号は、前記メモリセルから入力されるデータ信号であり、
前記クロックドインバータの出力ノードから出力される信号は、前記データ信号を増幅した信号であることを特徴とするメモリ。
【請求項１１】
メモリセルと、カラムデコーダと、セレクタと、リードライト回路とを有し、
前記セレクタは、クロックドインバータと第１のスイッチを有し、
前記リードライト回路は、第２のスイッチ、第３のスイッチ、第１の論理回路及び第２の論理回路を有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、前記第１のスイッチの一方の端子に接続され、
前記第１のスイッチの他方の端子は、前記第３のスイッチの一方の端子に接続され、
前記第３のスイッチの他方の端子は、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記第１のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記カラムデコーダに接続され、
前記第２のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記第１の論理回路の出力ノードに接続され、
前記第３のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記第２の論理回路の出力ノードに接続され、
前記第１の論理回路が含む２つの入力ノードは、一方はリードイネーブル信号線に接続され、他方はチップイネーブル信号線に接続され、
前記第２の論理回路が含む２つの入力ノードは、一方はライトイネーブル信号線に接続され、他方は前記チップイネーブル信号線に接続されていることを特徴とするメモリ。
【請求項１２】
メモリセルと、カラムデコーダと、セレクタと、リードライト回路とを有し、
前記セレクタは、クロックドインバータと第１のスイッチを有し、
前記リードライト回路は、第２のスイッチ、第３のスイッチ、第１の論理回路及び第２の論理回路を有し、
前記クロックドインバータの入力ノードは、ビット線に接続され、
前記クロックドインバータの出力ノードは、前記第１のスイッチの一方の端子に接続され、
前記第１のスイッチの他方の端子は、前記第３のスイッチの一方の端子に接続され、
前記第３のスイッチの他方の端子は、データ線に接続され、
前記クロックドインバータは、直列に接続された複数のトランジスタを有し、
前記複数のトランジスタは、少なくともソース又はドレインが高電位電源に接続されたＰ型トランジスタと、ソース又はドレインが低電位電源に接続されたＮ型トランジスタとを含み、
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタのゲートは、前記カラムデコーダに接続され、
前記第１のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記カラムデコーダに接続され、
前記第２のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記第１の論理回路の出力ノードに接続され、
前記第３のスイッチが含む１つ又は複数のトランジスタのそれぞれのゲートは、前記第２の論理回路の出力ノードに接続され、
前記第１の論理回路が含む２つの入力ノードは、一方はリードイネーブル信号線に接続され、他方はチップイネーブル信号線に接続され、
前記第２の論理回路が含む２つの入力ノードは、一方はライトイネーブル信号線に接続され、他方は前記チップイネーブル信号線に接続され、
前記クロックドインバータの入力ノードに入力される信号は、前記メモリセルから入力されるデータ信号であり、
前記クロックドインバータの出力ノードから出力される信号は、前記データ信号を増幅した信号であることを特徴とするメモリ。
【請求項１３】
請求項１乃至請求項４のいずれか一項に記載の前記メモリは、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）であることを特徴とするメモリ。
【請求項１４】
請求項５乃至請求項１２のいずれか一項に記載の前記メモリは、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であることを特徴とするメモリ。
【請求項１５】
請求項５乃至請求項１２のいずれか一項において、
前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチは、それぞれ、アナログスイッチであることを特徴とするメモリ。
【請求項１６】
請求項７、請求項８、請求項１１または請求項１２のいずれか一項において、
前記第１の論理回路と前記第２の論理回路は、それぞれ、ＮＯＲであることを特徴とするメモリ。
【請求項１７】
請求項１乃至請求項１６のいずれか一項に記載の前記メモリを用いた電子機器。