【手続補正書】
【提出日】平成18年8月10日(2006.8.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された第１のソース領域及び第１のドレイン領域と、
前記第１のＬＤＤ領域の外側に位置する前記第２の半導体層に形成された第２のソース領域及び第２のドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする半導体装置。
【請求項２】
第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第２のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成された第２のゲート電極と、
前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層、及び、前記第２のゲート電極下の外側に位置する前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層に形成された第１のソース領域及び第１のドレイン領域と、
前記第１のＬＤＤ領域の外側に位置する前記第２の半導体層に形成された第２のソース領域及び第２のドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする半導体装置。
【請求項３】
第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする半導体装置。
【請求項４】
第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第２のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成された第２のゲート電極と、
前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層、及び、前記第２のゲート電極下の外側に位置する前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする半導体装置。
【請求項５】
第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成されたゲート電極と、
前記ゲート電極下の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された第１のＬＤＤ領域と、
前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成された前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域と、
前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上、少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする半導体装置。
【請求項６】
第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有し且つ該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成され、前記第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域と、
前記ＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記ゲート電極上及び少なくともドレイン領域側の前記ＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする半導体装置。
【請求項７】
第１の半導体層及び第２の半導体層それぞれの上に形成されたゲート絶縁膜と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなるゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有し且つ該露出した第１の導電膜の厚さが第２の導電膜から離れるにつれて薄くなるゲート電極と、
前記ゲート電極における前記第２の導電膜から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成され、前記第２の導電膜下から離れるにつれて不純物濃度が高くなるＬＤＤ領域と、
前記ＬＤＤ領域の外側に位置する前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成され、前記ゲート電極上及び少なくともドレイン領域側の前記ＬＤＤ領域上を覆うように配置された前記第１の半導体層の上方に位置する補助ゲートと、
を具備することを特徴とする半導体装置。
【請求項８】
第１の半導体層及び第２の半導体層それぞれの上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜をエッチング加工することにより、前記第２の導電膜及び前記第１の導電膜からなるゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極を前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成し、
前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を導入することにより、前記ゲート電極における前記第２の半導体層から露出した前記第１の導電膜下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域の外側に位置する前記第１の半導体層に前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜上に第３の導電膜を形成し、
前記第３の導電膜をエッチング加工することにより、前記第１の半導体層の上方に位置する前記ゲート電極、前記第１の半導体層における少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域を覆うように前記第３の導電膜からなる補助ゲートを形成し、
前記補助ゲート及び前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記第２のＬＤＤ領域の外側に位置する前記第１の半導体層、及び、前記第１のＬＤＤ領域の外側に位置する第２の半導体層それぞれにソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項８において、前記ソース領域及びドレイン領域を形成した後に、前記補助ゲートをマスクとして前記層間絶縁膜をエッチング除去し、前記第２の半導体層の上方に位置する前記ゲート電極の前記第２の導電膜をマスクとして前記第１の導電膜をエッチング除去することを特徴とする半導体装置の作製方法。
【請求項１０】
第１の半導体層及び第２の半導体層それぞれの上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を側面がテーパーを有するようにエッチング加工し、
前記第２の導電膜及び前記第１の導電膜をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記第１の半導体層及び前記第２の半導体層それぞれにソース領域及びドレイン領域を形成し、
前記第２の導電膜及び前記第１の導電膜をエッチング加工することにより、前記側面のテーパーの角度を大きくし、
前記第２の導電膜を選択的にエッチング加工することにより、前記第２の導電膜及び前記第１の導電膜からなるゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有するゲート電極を、前記第１の半導体層及び前記第２の半導体層それぞれの上に前記ゲート絶縁膜を介して形成し、
前記ゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層それぞれに不純物を導入することにより、前記ゲート電極における前記第２の導電膜から前記第１の導電膜が露出した部分の下に位置する前記第１の半導体層及び前記第２の半導体層それぞれに第１のＬＤＤ領域を形成すると共に、前記第１のＬＤＤ領域と前記ソース領域及び前記ドレイン領域それぞれとの間に位置する前記第１の半導体層及び前記第２の半導体層それぞれに前記第１のＬＤＤ領域より不純物濃度の高い第２のＬＤＤ領域を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第３の導電膜を形成し、
前記第３の導電膜をエッチング加工することにより、前記第１の半導体層の上方に位置する前記ゲート電極、前記第１の半導体層における少なくともドレイン領域側の前記第１及び第２のＬＤＤ領域を覆うように前記第３の導電膜からなる補助ゲートを形成することを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１０において、前記補助ゲートを形成した後に、前記第２の半導体層の上方に位置する前記ゲート電極の前記第２の導電膜をマスクとして前記第１の導電膜をエッチング除去することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項８乃至請求項１１のいずれか一項において、前記第３の導電膜はＡｌ又はＡｌ合金からなる膜であることを特徴とする半導体装置の作製方法。