(57)【特許請求の範囲】
【請求項１】
入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、
上記アドレスデコーダの出力の有無に関わらず、上記第１の記憶回路に上記電荷排出動作の情報を記憶させる論理回路と、
上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と
を有し、
上記第１および上記第２の記憶回路は、
上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する
画素駆動回路。
【請求項２】
上記論理回路は、
上記電荷排出動作が完了するまで、上記同一ライン上に配列された画素回路の上記電荷排出動作を制御する
請求項１記載の画素駆動回路。
【請求項３】
入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、
上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と、
上記第１の記憶回路の記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路と
を有し、
上記第１および上記第２の記憶回路は、
上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する
画素駆動回路。
【請求項４】
上記論理回路は、
上記電荷排出動作が完了するまで、上記同一ライン上に配列された画素回路の上記電荷排出動作を制御する
請求項３記載の画素駆動回路。
【請求項５】
入射光を電荷に変換して蓄積する光電変換部と、上記光電変換部が蓄積した電荷が供給されるノードと、上記ノードの電荷を排出する電荷排出部と、上記電荷量に応じた上記ノードの電位を増幅して出力する出力部とをそれぞれ含み、マトリクス状に配列された複数の画素回路と、
制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を上記電荷排出部を制御して排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、
上記アドレスデコーダの出力の有無に関わらず、上記第１の記憶回路に上記電荷排出動作の情報を記憶させる論理回路と、
上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と
を有し、
上記第１および上記第２の記憶回路は、
上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する
画素駆動回路。
【請求項６】
上記論理回路は、
上記電荷排出動作が完了するまで、上記同一ライン上に配列された画素回路の上記電荷排出動作を制御する
請求項５記載の画素駆動回路。
【請求項７】
入射光を電荷に変換して蓄積する光電変換部と、上記光電変換部が蓄積した電荷が供給されるノードと、上記ノードの電荷を排出する電荷排出部と、上記電荷量に応じた上記ノードの電位を増幅して出力する出力部とをそれぞれ含み、マトリクス状に配列された複数の画素回路と、
制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を上記電荷排出部を制御して排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、
上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と、
上記第１の記憶回路の記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路と
を有し、
上記第１および上記第２の記憶回路は、
上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する
画素駆動回路。
【請求項８】
上記論理回路は、
上記電荷排出動作が完了するまで、上記同一ライン上に配列された画素回路の上記電荷排出動作を制御する
請求項７記載の画素駆動回路。
【請求項９】
入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
画素回路を順次選択して、当該選択した画素回路を制御する画素駆動回路と、
上記画素駆動回路が制御した画素回路から信号を読み出す読み出し部と
を有し、
上記画素駆動回路は、
制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、
上記アドレスデコーダの出力の有無に関わらず、上記第１の記憶回路に上記電荷排出動作の情報を記憶させる論理回路と、
上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と
を有し、
上記第１および上記第２の記憶回路は、
上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する
撮像装置。
【請求項１０】
入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
画素回路を順次選択して、当該選択した画素回路を制御する画素駆動回路と、
上記画素駆動回路が制御した画素回路から信号を読み出す読み出し部と
を有し、
上記画素駆動回路は、
制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、
上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と、
上記第１の記憶回路の記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路と
を有し、
上記第１および上記第２の記憶回路は、
上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する
撮像装置。
【請求項１１】
撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、
上記撮像装置が出力した信号を処理する信号処理回路と
を有し、
上記撮像装置は、
入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
画素回路を順次選択して、当該選択した画素回路を制御する画素駆動回路と、
上記画素駆動回路が制御した画素回路から信号を読み出す読み出し部と
を有し、
上記画素駆動回路は、
制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、
上記アドレスデコーダの出力の有無に関わらず、上記第１の記憶回路に上記電荷排出動作の情報を記憶させる論理回路と、
上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と
を有し、
上記第１および上記第２の記憶回路は、
上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する
カメラシステム。
【請求項１２】
撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、
上記撮像装置が出力した信号を処理する信号処理回路と
を有し、
上記撮像装置は、
入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
画素回路を順次選択して、当該選択した画素回路を制御する画素駆動回路と、
上記画素駆動回路が制御した画素回路から信号を読み出す読み出し部と
を有し、
上記画素駆動回路は、
制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、
上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と、
上記第１の記憶回路の記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路と
を有し、
上記第１および上記第２の記憶回路は、
上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の画素駆動回路および撮像装置ならびにカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳ型イメージセンサ（撮像装置）は、ＣＣＤ（Charge Coupled Device）では困難な一部読み出しが可能、単一電源で駆動可能、ＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップと混在可能といった複数のメリットを有するため、カメラ等に広く使用されている。
【０００３】
このようなＣＭＯＳ型イメージセンサは、図１２に図示するように、入射光を電荷に変換する光電変換素子としてフォトダイオード１１が広く用いられている。画素回路１は、フォトダイオード１１に蓄積された電荷を転送トランジスタ１２を介してフローティングディフュージョンＦＤに転送する。そして、画素回路１は、電荷量に応じたフローティングディフュージョンＦＤの電位を増幅トランジスタ１３にて増幅し、選択トランジスタ１４を介して信号線ＬＳＧＮに電圧信号（画像データ）として出力する、いわゆる電荷の読み出し動作を行う。
多くのＣＭＯＳ型イメージセンサは、上述の読み出し動作の後、撮像時の露光時間を制御するために電子シャッタ処理を行う。この電子シャッタ処理は、転送トランジスタ１２およびリセットトランジスタ１５を同時にオンに切り替え、フォトダイオード１１に残存している電荷を画素回路１外部に排出し、入射光を調整する。
【０００４】
また、ＣＭＯＳ型イメージセンサは、複数の画素回路１すべてに対して電子シャッタ処理を行うグローバルシャッタと呼ばれる処理機能を有する。グローバルシャッタを行うためには、イメージセンサの画素数に応じた制御信号を生成し、画素回路すべてを一度に制御せねばならない。このような電子シャッタ処理やグローバルシャッタ処理は、画素駆動回路がマトリクス状に配列された複数の画素回路１を行方向に順次制御することによって行われる。
画素駆動回路は、電子シャッタ処理の自由度を持たせ、回路の縮小化を図るために、各行ごとにメモリ回路を有する構成をとることがあり、電子シャッタ処理の実行前にこの処理対象となる行をこの記憶回路に記憶させる。
【特許文献１】特開２００５−３１１７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年の多画素化および低消費電力化によって、グローバルシャッタ時に画素駆動回路、あるいは他の回路の一時的な電圧降下を引き起こす問題が発生する。これは、多画素化が進めば画素駆動回路が駆動する画素回路が増加し、一度に大量の画素回路を制御する必要があるからである。
【０００６】
一方、今年の撮像装置の製作プロセスでは、ＣＭＯＳ型イメージセンサ全体の回路が低電圧で動作するように設計されている。したがって、図１３に示すように、本来の電源電圧ＶＤＤより電圧が低下し、同図（ｂ）の拡大部に図示するように、接地電位ＶＳＳとの電位差が一時的に小さくなれば、回路の動作電圧が低下した分、回路が電圧変動により受ける影響は顕著である。
また、電圧降下の振れ幅しだいでは、画素回路等の電圧が動作閾値電圧を超え、これらの回路の誤動作を引き起こすことがある。
【０００７】
特に、電子シャッタ処理の対象行を記憶してから行う構成のカメラでは、メモリ回路の記憶状態（画素配列の対象行）のタイミング（図１４（５））と電子シャッタ処理のタイミング（図１４（１０））とが時分割されていると（図１４（１１）、（１２）の部分）、上述の電圧降下によりメモリ回路を構成しているトランジスタ等の素子が誤動作し、先に記憶した記憶内容が消え、撮像画像の画質低下を招くことがある。
【０００８】
本発明は、撮像時の露光時間を制御する電子シャッタ処理を実行しても、撮像画像の画質が低下しない画素駆動回路および撮像装置ならびにカメラシステムを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の観点の画素駆動回路は、入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、上記アドレスデコーダの出力の有無に関わらず、上記第１の記憶回路に上記電荷排出動作の情報を記憶させる論理回路と、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路とを有し、上記第１および上記第２の記憶回路は、上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する。
【００１０】
本発明の第２の観点の画素駆動回路は、入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と、上記第１の記憶回路の記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路とを有し、上記第１および上記第２の記憶回路は、上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する。
【００１１】
本発明の第３の観点の画素駆動回路は、入射光を電荷に変換して蓄積する光電変換部と、上記光電変換部が蓄積した電荷が供給されるノードと、上記ノードの電荷を排出する電荷排出部と、上記電荷量に応じた上記ノードの電位を増幅して出力する出力部とをそれぞれ含み、マトリクス状に配列された複数の画素回路と、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を上記電荷排出部を制御して排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、上記アドレスデコーダの出力の有無に関わらず、上記第１の記憶回路に上記電荷排出動作の情報を記憶させる論理回路と、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路とを有し、上記第１および上記第２の記憶回路は、上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する。
【００１２】
本発明の第４の観点の画素駆動回路は、入射光を電荷に変換して蓄積する光電変換部と、上記光電変換部が蓄積した電荷が供給されるノードと、上記ノードの電荷を排出する電荷排出部と、上記電荷量に応じた上記ノードの電位を増幅して出力する出力部とをそれぞれ含み、マトリクス状に配列された複数の画素回路と、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を上記電荷排出部を制御して排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と、上記第１の記憶回路の記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路とを有し、上記第１および上記第２の記憶回路は、上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する。
【００１３】
好適には、上記論理回路は、上記電荷排出動作が完了するまで、上記同一ライン上に配列された画素回路の上記電荷排出動作を制御する。
【００１４】
本発明の第５の観点の撮像装置は、入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、画素回路を順次選択して、当該選択した画素回路を制御する画素駆動回路と、上記画素駆動回路が制御した画素回路から信号を読み出す読み出し部とを有し、上記画素駆動回路は、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、上記アドレスデコーダの出力の有無に関わらず、上記第１の記憶回路に上記電荷排出動作の情報を記憶させる論理回路と、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路とを有し、上記第１および上記第２の記憶回路は、上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する。
【００１５】
本発明の第６の観点の撮像装置は、入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、画素回路を順次選択して、当該選択した画素回路を制御する画素駆動回路と、上記画素駆動回路が制御した画素回路から信号を読み出す読み出し部とを有し、上記画素駆動回路は、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と、上記第１の記憶回路の記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路とを有し、上記第１および上記第２の記憶回路は、上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する。
【００１６】
本発明の第７の観点のカメラシステムは、撮像装置と、上記撮像装置の撮像エリアに対して入射光を導く光学系と、上記撮像装置が出力した信号を処理する信号処理回路とを有し、上記撮像装置は、入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、画素回路を順次選択して、当該選択した画素回路を制御する画素駆動回路と、上記画素駆動回路が制御した画素回路から信号を読み出す読み出し部とを有し、上記画素駆動回路は、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、上記アドレスデコーダの出力の有無に関わらず、上記第１の記憶回路に上記電荷排出動作の情報を記憶させる論理回路と、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路とを有し、上記第１および上記第２の記憶回路は、上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する。
【００１７】
本発明の第８の観点のカメラシステムは、撮像装置と、上記撮像装置の撮像エリアに対して入射光を導く光学系と、上記撮像装置が出力した信号を処理する信号処理回路とを有し、上記撮像装置は、入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、画素回路を順次選択して、当該選択した画素回路を制御する画素駆動回路と、上記画素駆動回路が制御した画素回路から信号を読み出す読み出し部とを有し、上記画素駆動回路は、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダと、上記アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する記憶回路であって、上記同一ライン上に配列された画素回路の上記光電変換部に残留している電荷を排出させる、電荷排出動作の情報を記憶する第１の記憶回路と、上記電荷排出動作以外の動作情報を記憶する第２の記憶回路とを含む記憶回路と、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御し、当該画素回路の上記光電変換部に残留している電荷を排出させる制御回路と、上記第１の記憶回路の記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路とを有し、上記第１および上記第２の記憶回路は、上記電荷排出動作が完了するまで、それぞれの記憶状態を保持する。
【００２３】
本発明の画素駆動回路によれば、複数の画素回路が、マトリクス状に配列されており、アドレスデコーダが、制御対象となる同一ライン上に配列された画素回路を選択すると、記憶回路が、電荷排出動作が完了するまで、アドレスデコーダが選択した画素回路に実行させる動作情報を記憶する。
この際に、論理回路は、上記アドレスデコーダの出力の有無に関わらず、電荷排出動作の情報を記憶する第１の記憶回路に上記電荷排出動作の情報を記憶させる。
そして、制御回路が、上記第１の記憶回路の記憶状態に応じて、上記アドレスデコーダが選択した画素回路の上記電荷排出動作を制御する。
【発明の効果】
【００２４】
本発明によれば、撮像時の露光時間を制御する電子シャッタ処理を実行しても、撮像画像の画質が低下しない画素駆動回路および撮像装置ならびにカメラシステムを提供できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２６】
図１は、本発明に係るＣＭＯＳイメージセンサの構成例を示す図である。
【００２７】
図１に図示するＣＭＯＳイメージセンサ（撮像装置）１００は、画素アレイ部１０１、アドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素駆動部１０４、画素出力データ並直列処理部１０５、出力回路部１０６、センサ制御部１０７、外部電源（電池）１０８，１０９、およびスイッチ１１０，１１１を有する。
なお、アドレスデコーダ１０２、画素駆動パルス発生回路１０３、および画素駆動部１０４が本発明の画素駆動回路に、画素出力データ並直列処理部１０５が本発明の読み出し部にそれぞれ対応している。
【００２８】
これらの構成要素のうち、画素アレイ部１０１、アドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素駆動部１０４、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７がＩＣチップ１１２に集積化されている。
【００２９】
ＩＣチップ１１２には、電源１０８による電源電圧ＶＤＤ１が供給される電源端子ＴＶ１〜ＴＶ５、電源１０９による電源電圧ＶＤＤ２が供給される電源端子ＴＶ６，ＴＶ７、接地電位ＧＮＤに接続される電源端子ＴＧ１〜ＴＧ６、たとえば制御信号ＳＣＴＬが供給される入力端子ＴＩ１、および出力端子ＴＯ１が形成されている。
【００３０】
ＩＣチップ１１２において、電源端子ＴＶ１はアドレスデコーダ１０２および画素駆動パルス発生回路１０３の電源端子Ｐｏｗに接続され、電源端子ＴＶ２は画素駆動部１０４の電源端子Ｐｏｗに接続され、電源端子ＴＶ３は出力回路部１０６の電源端子Ｐｏｗに接続され、電源端子ＴＶ４は画素出力データ並直列処理部１０５の電源端子Ｐｏｗに接続され、電源端子ＴＶ５はセンサ制御部１０７の電源端子Ｐｏｗに接続されている。
また、電源端子ＴＶ６は画素駆動部１０４内に設けられるレベルシフタ群１０４１の電源端子Ｐｏｗ２に接続され、電源端子ＴＶ７は画素アレイ部１０１の各電源ラインＬＶＤＤに接続されている。
【００３１】
画素アレイ部１０１は複数の画素回路１０１Ａがマトリクス状に配列されている。なお、図１においては、図面に簡単化のため３行３列の画素配列として示している。
【００３２】
図１においては、４つのトランジスタで構成されるＣＭＯＳイメージセンサ１００の画素の一例を示している。
【００３３】
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１２１を有し、この１個のフォトダイオード１２１に対して、転送トランジスタ１２２、増幅トランジスタ１２３、選択トランジスタ１２４、リセットトランジスタ１２５の４つのトランジスタを能動素子として有する。
なお、転送トランジスタ１２２およびリセットトランジスタ１２５が本発明の電荷排出部に、増幅トランジスタ１２３が本発明の出力部にそれぞれ対応している。
【００３４】
フォトダイオード１２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２２は、フォトダイオード１２１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００３５】
フローティングディフュージョンＦＤには、増幅トランジスタ１２３のゲートが接続されている。増幅トランジスタ１２３は、選択トランジスタ１２４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１２４のゲートに与えられ、選択トランジスタ１２４がオンすると、増幅トランジスタ１２３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出カする。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、画素出力データ並直列処理部１０５に出カされる。
これらの動作は、たとえば転送トランジスタ１２２、選択トランジスタ１２４およびリセットトランジスタ１２５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００３６】
画素アレイ部１０１に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部１０４により駆動される。
【００３７】
アドレスデコーダ１０２は、センサ制御部１０７のアドレス制御信号Ｓ１０２に応じて制御対象となる画素配列の行を選択する対象行選択回路を有し（不図示）、制御対象となる行方向の画素回路１０１Ａを選択する。
【００３８】
画素駆動パルス発生回路１０３は、図示しないメモリ（記憶）回路、およびタイミング制御回路を有する。
この画素駆動パルス発生回路１０３は、センサ制御部１０７の制御信号Ｓ１０３に応じて画素配列の各行ごとに駆動パルスを生成し、画素駆動部１０４に生成した駆動パルスを出力する。
この画素駆動パルス発生回路１０３の詳細については後述する。
【００３９】
画素駆動部１０４は、各リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが接続される制御線のドライバであるレベルシフタを複数含むレベルシフタ群（ドライバ群）１０４１と、レベルシフタ群１０４１の各レベルシフタＬＳの駆動を制御するための制御論理回路群１０４２により構成されている。
【００４０】
レベルシフタ群１０４１は、画素配列の各行ごとにリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬの各々が接続される３つのレベルシフタＬＳ１、ＬＳ２、ＬＳ３が配置されている。
このレベルシフタ群（ドライバ群）１０４１は、電源端子ＴＶ６を介して電源１０９による電源電圧ＶＤＤ２がパワーオン時は、アドレスデコーダ等の他の素子が電源電圧ＶＤＤ１の供給が停止されている場合であってもパワーオンでかつ動作状態に保持される。
【００４１】
制御論理回路群１０４２は、レベルシフタ群１０４１の各レベルシフタＬＳの入力を制御するＮＯＲゲートＮＲが各レベルシフタＬＳの配列に対応させて複数配列されている。
各ＮＯＲゲートＮＲの出力は対応するドライバであるレベルシフタＬＳの入力に接続され、第１入力端子が画素駆動パルス発生回路１０３による駆動パルスの供給ラインにそれぞれ接続され、第２入力端子がＩＣチップ１１２の入力端子ＴＩ１に共通に接続されている。
この入力端子ＴＩ１には、たとえば図示しないコントローラによる制御信号ＳＣＴＬが供給される。
制御信号ＳＣＴＬがハイレベルで供給されると、画素駆動パルス発生回路１０３からのパルス信号にかかわらず、少なくとも転送制御線ＬＴｘをローレベルとすることができ、画素回路１０１Ａを電荷（信号）蓄積状態に保持することが可能となっている。
【００４２】
スイッチ１１０は、固定接点ａがＩＣチップ１１２の電源端子ＴＶ１，ＴＶ３，ＴＶ４，ＴＶ５に接続され、作動接点ｂが電源１０８の正極および電源端子ＴＶ２に接続され、作動接点ｃが電源１０８の負極および電源端子ＴＧ１〜ＴＧ６に接続されている。
スイッチ１１０は、たとえば図示しないコントローラ（あるいはセンサ制御部１０７）による切り替え信号ＳＷに応じて固定接点ａを作動接点ｂまたはｃに接続する。
【００４３】
具体的には、スイッチ１１０は、通常の全体的な動作時には固定接点ａと作動接点ｂとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ１〜ＴＶ５を介してＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素駆動部１０４、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７に電源１０８による電源電圧ＶＤＤ１が供給される。
スイッチ１１０は、画素アレイ部１０１における電荷蓄積期間には固定接点ａと作動接点ｃとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ１，ＴＶ３，ＴＶ４，ＴＶ５が接地電位に接続され、ＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７への電源１０８による電源電圧ＶＤＤ１が停止される。
【００４４】
スイッチ１１１は、固定接点ａがＩＣチップ１１２の電源端子ＴＶ７に接続され、作動接点ｂが電源１０９の正極および電源端子ＴＶ６に接続され、作動接点ｃが電源１０８の負極に接続されている。
スイッチ１１１は、たとえば図示しないコントローラ（あるいはセンサ制御部１０７）による切り替え信号ＳＷに応じて固定接点ａを作動接点ｂまたはｃに接続する。
【００４５】
具体的には、スイッチ１１１は、通常の全体的な動作時には固定接点ａと作動接点ｂとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ６,ＴＶ７を介してＩＣチップ１１２の画素駆動部１０４内のレベルシフタ群１０４１および画素アレイ部１０１の各電源ラインＬＶＤＤに電源１０９による電源電圧ＶＤＤ２が供給される。
スイッチ１１１は、画素アレイ部１０１における電荷蓄積期間には固定接点ａと作動接点ｃとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ７が接地電位に接続され、ＩＣチップ１１２の画素アレイ部１０１の各電源ラインへの電源１０９による電源電圧ＶＤＤ２の供給が停止され、画素アレイ部１０１の各電源ラインＬＶＤＤは接地電位に保持される。
【００４６】
画素出力データ並直列処理部１０５は、信号線ＬＳＧＮを介して同一列の画素回路１０１Ａから画像データ（電圧信号）を１画素ずつ読み出し、出力回路部１０６に出力する。
【００４７】
出力回路部１０６は、画素出力データ並直列処理部１０５から入力された画像データにたとえば増幅等の処理を行って、ＩＣチップ１１２外部に画像データを出力する。
【００４８】
（画素駆動パルス発生回路の第１構成例）
次に、画素駆動パルス発生回路１０３の第１構成例について詳細に説明する。
【００４９】
図２は、本実施形態に係る画素駆動パルス発生回路の第１構成例を示すブロック図である。また、図３は、本実施形態に係る画素駆動パルス発生回路の詳細な回路図である。
なお、図２、３では、説明の簡単化のため、たとえば図１の一行目の画素配列に対応する部分のみを図示し、その部分についてのみ説明する。
【００５０】
図２に示すように、画素駆動パルス発生回路１０３は、メモリ（記憶）回路１０３１、およびタイミング制御回路１０３２を有する。なお、このタイミング制御回路１０３２は本発明の制御回路に対応している。
図２に図示するように、アドレスデコーダ１０２は、アドレス制御信号Ｓ１０２に応じて制御対象となる画素配列の行を選択する対象行選択回路を有し（不図示）、制御対象となる画素配列の行ごとにアドレス選択信号ＡＤをメモリ回路１０３１に出力する。
【００５１】
メモリ回路１０３１は、アドレスデコーダ１０２から入力されたアドレス選択信号ＡＤ、およびセンサ制御部１０７から入力されたメモリ制御信号Ｓ１０３１に応じてアドレスデコーダ１０２が選択した画素配列の各画素回路１０１Ａに実行させる動作情報を記憶し、記憶状態を示す信号Ｓ１０３１１、またはＳ１０３１２をタイミング制御回路１０３２に出力する。
【００５２】
タイミング制御回路１０３２は、メモリ回路１０３１からその記憶状態を示す信号Ｓ１０３１１、またはＳ１０３１２が入力され、さらにセンサ制御部１０７からのタイミング制御信号Ｓ１０３２に応じてアドレスデコーダ１０２が選択した行の画素回路１０１Ａを制御するリセット制御信号ＲＳＴ、転送制御信号Ｔｘ、選択制御信号ＳＥＬを生成して画素駆動部１０４に出力する。
また、タイミング制御回路１０３２は、メモリ回路１０３１が出力した信号Ｓ１０３１１に基づいてハイレベルのリセット制御信号ＲＳＴ、転送制御信号Ｔｘを同時に生成し、画素回路１０１Ａの転送トランジスタ１２２およびリセットトランジスタ１２５をオンに切り替えることにより、フォトダイオード１２１に残存している電荷を選択トランジスタ１２４を介して画素回路１０１Ａ外部に排出する電子シャッタ処理（電荷排出動作）を行う。
【００５３】
なお、説明の便宜上、タイミング制御回路１０３２が出力する各信号の名称を画素駆動部１０４が出力する各信号の名称（リセット制御信号ＲＳＴ、転送制御信号Ｔｘ、選択制御信号ＳＥＬ）と同一にしている。
【００５４】
以下に、メモリ回路１０３１の接続形態ついて図３を参照しながら説明する。
メモリ回路１０３１は、第１のメモリ（記憶）回路１０３１１、第２のメモリ（記憶）回路１０３１２、ＡＮＤゲート１０３１３、およびＡＮＤゲート１０３１４を有する。
【００５５】
メモリ回路１０３１１は、セット端子Ｓ１、リセット端子Ｒ１、および出力端子Ｑ１を有し、セット端子Ｓ１がＡＮＤゲート１０３１３の出力端子に、リセット端子Ｒ１がノードＮＤ１を介して信号線ＬＳＬＲに、出力端子Ｑ１がノードＮＤ２にそれぞれ接続されている。
このメモリ回路１０３１１は、セット端子Ｓ１にハイレベルの信号が入力された場合、リセット端子Ｒ１にハイレベルの信号が入力されるまでその状態を保持し、出力端子Ｑ１にハイレベルの信号を出力する。
このメモリ回路１０３１１がハイレベル（論理値が１）の状態を保持（記憶）している場合は、図１に図示する画素回路１０１Ａの転送トランジスタ１２２およびリセットトランジスタ１２５が同時にオンに切り替わる電子シャッタ処理を表している。
【００５６】
メモリ回路１０３１２は、セット端子Ｓ２、リセット端子Ｒ２、および出力端子Ｑ２を有し、セット端子Ｓ２がＡＮＤゲート１０３１４の出力端子に、リセット端子Ｒ２がノードＮＤ３を介して信号線ＬＲＬＲに、出力端子Ｑ２がノードＮＤ４にそれぞれ接続されている。
このメモリ回路１０３１２は、セット端子Ｓ２にハイレベルの信号が入力された場合、リセット端子Ｒ２にハイレベルの信号が入力されるまでその状態を保持し、出力端子Ｑ２にハイレベルの信号を出力する。
このメモリ回路１０３１２がハイレベル（論理値が１）の状態を保持している場合は、転送トランジスタ１２２、選択トランジスタ１２４、およびリセットトランジスタ１２５が制御され、画素回路１０１Ａから画素データが読み出されることを表している。
【００５７】
なお、上述の各メモリ回路１０３１１，１０３１２は、たとえばフリップフロップであって、記憶機能を有するものであればラッチ回路等、本実施形態に限定されない。
【００５８】
ＡＮＤゲート１０３１３は、第１の入力端子がノードＮＤ５を介してアドレスデコーダ１０２に、第２の入力端子がノードＮＤ６を介して信号線ＬＳＬＳに、出力端子がメモリ回路１０３１１のセット端子Ｓ１にそれぞれ接続されている。
ＡＮＤゲート１０３１４は、第１の入力端子がノードＮＤ５を介してアドレスデコーダ１０２に、第２の入力端子がノードＮＤ７を介して信号線ＬＲＬＳに、出力端子がメモリ回路１０３１２のセット端子Ｓ２にそれぞれ接続されている。
【００５９】
つづいて、タイミング制御回路１０３２の接続形態ついて説明する。
タイミング制御回路１０３２は、ＡＮＤゲート１０３２１〜１０３２５、およびＯＲゲート１０３２６〜１０３２７を有する。
【００６０】
ＡＮＤゲート１０３２１は、第１入力端子がノードＮＤ８を介して信号線ＬＲＴに、第２入力端子がノードＮＤ４に、出力端子がＯＲゲート１０３２６の第２入力端子にそれぞれ接続されている。
ＡＮＤゲート１０３２２は、第１入力端子がノードＮＤ９を介して信号線ＬＲＲに、第２入力端子がノードＮＤ１０に、出力端子がＯＲゲート１０３２７の第２入力端子にそれぞれ接続されている。
ＡＮＤゲート１０３２３は、第１入力端子がノードＮＤ１１を介して信号線ＬＲＳに、第２入力端子がノードＮＤ１０に、出力端子が選択制御線ＬＳＥＬにそれぞれ接続されている。
ＡＮＤゲート１０３２４は、第１入力端子がノードＮＤ１２を介して信号線ＬＳＴに、第２入力端子がノードＮＤ２に、出力端子がＯＲゲート１０３２６の第１入力端子にそれぞれ接続されている。
ＡＮＤゲート１０３２５は、第１入力端子がノードＮＤ１３を介して信号線ＬＳＲに、第２入力端子がノードＮＤ２に、出力端子がＯＲゲート１０３２７の第１入力端子にそれぞれ接続されている。
【００６１】
なお、説明の便宜上、タイミング制御回路１０３２の出力信号が供給される各信号線の名称を画素駆動部１０４の出力信号が供給される各信号線の名称（リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、選択制御線ＬＳＥＬ）と同一にしている。
【００６２】
ＯＲゲート１０３２６は、第１入力端子がＡＮＤゲート１０３２４の出力端子に、第２入力端子がＡＮＤゲート１０３２１の出力端子に、出力端子が転送制御線ＬＴｘにそれぞれ接続されている。
ＯＲゲート１０３２７は、第１入力端子がＡＮＤゲート１０３２５の出力端子に、第２入力端子がＡＮＤゲート１０３２２の出力端子に、出力端子がリセット制御線ＬＲＳＴにそれぞれ接続されている。
【００６３】
図３に示すように、メモリ回路１０３１とタイミング制御回路１０３２とは、ノードＮＤ２とノードＮＤ４とを介して互いに接続されている。
【００６４】
次に、ＣＭＯＳイメージセンサ１００の動作について、メモリ回路１０３１、およびタイミング制御回路１０３２を中心に図１、図３、および図４を適宜参照しながら説明する。
【００６５】
図４は、本構成例に係る画素駆動パルス発生回路を採用したＣＭＯＳイメージセンサのタイミングチャートである。
なお、図４（１）のＨｓｙｎｃは１水平期間を、図４（２）〜（５）は図３のメモリ回路１０３１を構成している信号線ＬＲＬＲ、ＬＲＬＳ，ＬＳＬＲ，ＬＳＬＳにそれぞれ供給されるメモリ制御信号ＲＬＲ、ＲＬＳ、ＳＬＲ、ＳＬＳ（図２のメモリ制御信号Ｓ１０３１）を、図４（６）〜（１０）は図３のタイミング制御回路１０３２を構成している信号線ＬＲＳ，ＬＲＲ，ＬＲＴ，ＬＳＲ，ＬＳＴにそれぞれ供給されるタイミング制御信号ＲＳ、ＲＲ、ＲＴ，ＳＲ、ＳＴ（図２のタイミング制御信号Ｓ１０３２）を示している。
【００６６】
図４（１）に図示する１水平期間において、図示しない切り替え信号ＳＷにより通常動作時には、スイッチ１１０は、固定接点ａと作動接点ｂとを接続する（図１参照）。これにより、電源端子ＴＶ１〜ＴＶ５を介してＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素駆動部１０４、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７に電源１０８に電源電圧ＶＤＤ１が供給される。
同様に、スイッチ１１１も、図示しない切り替え信号ＳＷにより固定接点ａと作動接点ｂとを接続する（図１参照）。これにより、電源端子ＴＶ６,ＴＶ７を介してＩＣチップ１１２の画素駆動部１０４内のレベルシフタ群１０４１および画素アレイ部１０１の各電源ラインＬＶＤＤに電源１０９に電源電圧ＶＤＤ２が供給される。
【００６７】
このような状態において、センサ制御部１０７が、アクセスする画素配列行を指定するアドレスを生成し、そのアドレスがアドレスデコーダ１０２にアドレス制御信号Ｓ１０２として送られる。そして、アドレスデコーダ１０２は、指定された画素行に対応する出力をアクティブにするアドレス選択信号ＡＤをメモリ回路１０３１に出力する（図１，３参照）。
【００６８】
ハイレベルのメモリ制御信号ＲＬＲにより（図４（２））、メモリ回路１０３１２は、リセット端子Ｒ２に入力された記憶内容をリセット（たとえば論理値が０となるローレベル）する。
その後、ＡＮＤゲート１０３１４の第２入力端子にハイレベルのメモリ制御信号ＲＬＳ（図４（３））が、第１入力端子にハイレベルのアドレス選択信号ＡＤが入力されて当該ＡＮＤゲート１０３１４の出力がハイレベルとなり、メモリ回路１０３１２は、セット端子Ｓ２に入力されたハイレベルの信号によりアクティブ状態（たとえば論理値が１となるハイレベル）を記憶し、この記憶状態を出力端子Ｑ２に出力する。
なお、この期間では、指定された画素行における画素回路１０１Ａの転送トランジスタ１２２、リセットトランジスタ１２５、選択トランジスタ１２４がオフの状態であるため、フォトダイオード１２１は入射光を電荷に変換し、電荷を期間ｔ１の間蓄積する。
【００６９】
電荷蓄積（期間ｔ１）の終了後、ＡＮＤゲート１０３２２、１０３２３の第２入力端子にアクティブ状態のメモリ回路１０３１２の出力が、ＡＮＤゲート１０３２３の第１入力端子に期間ｔ２の間ハイレベルのタイミング制御信号ＲＳが（図４（６））、ＡＮＤゲート１０３２２の第１入力端子に期間ｔ３の間ハイレベルのタイミング制御信号ＲＲが（図４（７））入力され、ＡＮＤゲート１０３２２、１０３２３の出力が共にハイレベルとなる。
そして、ＯＲゲート１０３２７の第２入力端子にＡＮＤゲート１０３２２が出力したハイレベルの信号が入力され、当該ＯＲゲート１０３２７の出力がハイレベルになる。
そして、タイミング制御回路１０３２は、ハイレベルの選択制御信号ＳＥＬを電子シャッタ処理が終了するまでの間（期間ｔ２）出力し、ハイレベルのリセット制御信号ＲＳＴを期間ｔ３の間出力する。
この動作により、フローティングディフュージョンＦＤの電位がリセット制御線ＬＲＳＴの電位にリセットされる（図１）。
【００７０】
フローティングディフュージョンＦＤの電位リセットの後、ハイレベルのメモリ制御信号ＳＬＲがリセット端子Ｒ１に入力され（図４（４））、メモリ回路１０３１１は、記憶内容をリセットする。
そして、ＡＮＤゲート１０３１３の第１入力端子にハイレベルのアドレス選択信号ＡＤが、第２入力端子に期間ｔ４の間ハイレベルのメモリ制御信号ＳＬＳ（図４（５））が入力され、当該ＡＮＤゲート１０３１３の出力がハイレベルとなる。
メモリ回路１０３１１は、セット端子Ｓ１に入力されたハイレベルの信号により、電子シャッタ処理が終了するまでの間（期間ｔ４）アクティブ状態を記憶し、この記憶状態を出力端子Ｑ１に出力する。
【００７１】
次に、ＡＮＤゲート１０３２１の第１入力端子に期間ｔ５の間ハイレベルのタイミング制御信号ＲＴが（図４（８））、第２入力端子にアクティブ状態のメモリ回路１０３１２の出力が入力され、当該ＡＮＤゲート１０３２１の出力がハイレベルとなる。
そして、ＯＲゲート１０３２６の第２入力端子にＡＮＤゲート１０３２１が出力したハイレベルの信号が入力され、タイミング制御回路１０３２は、ハイレベルの転送制御信号Ｔｘを期間ｔ５の間出力する。
これにより、アドレスデコーダ１０２が指定した画素行に対応する画素回路１０１Ａのフォトダイオード１２１に蓄積された電荷がフローティングディフュージョンＦＤに転送される。
そして増幅トランジスタ１２３が電荷量に応じたフローティングディフュージョンＦＤの電位を増幅する。
この時、選択トランジスタ１２４がオンであるため、画素回路１０１Ａからの画像データ（電圧信号）の出力が行毎に信号線ＬＳＧＮを介して画素出力データ並直列処理部１０５に転送される。
【００７２】
次に、電子シャッタ処理が行われる。ＡＮＤゲート１０３２５の第１入力端子に期間ｔ６の間ハイレベルのタイミング制御信号ＳＲが（図４（９））、また、ＡＮＤゲート１０３２４の第１入力端子に期間ｔ６の間ハイレベルのタイミング制御信号ＳＴが入力される（図４（１０））。
さらに、両ＡＮＤゲートの第２入力端子にアクティブ状態のメモリ回路１０３１１の出力が共通に入力されるため、両ＡＮＤゲートともに出力がハイレベルとなる。
そして、ＯＲゲート１０３２６の第１入力端子にＡＮＤゲート１０３２４が出力したハイレベルの信号が、また、ＯＲゲート１０３２７の第１入力端子にＡＮＤゲート１０３２５が出力したハイレベルの信号がそれぞれ入力され、タイミング制御回路１０３２は、ハイレベルの転送制御信号Ｔｘおよびリセット制御信号ＲＳＴを共に期間ｔ６の間出力する（図４（１２）の部分）。
これにより、フォトダイオード１２１に残存している電荷はすべて信号線ＬＳＧＮを介して画素回路１０１Ａから排出され、電子シャッタ処理が終了する。
【００７３】
電子シャッタ処理の終了後、画素出力データ並直列処理部１０から、１画素ずつ画像データが出力され、出力回路部１０６を通ってチップ外部に画像データが出力されることで、１水平期間の動作が終了する。
【００７４】
上述したように、本実施形態では、メモリ回路１０３１が第１のメモリ回路１０３１１、および第２のメモリ回路１０３１２を有し、図４（１１）、（１２）に図示するように、第１のメモリ回路１０３１１が電子シャッタ処理の終了まで記憶状態を保持することにより、
画素駆動パルス回路等の回路で電圧変動が生じたとしても、メモリ回路１０３１（メモリ回路１０３１１）の書き換えによる誤動作等のリスクを回避できる利点がある。
また、本実施形態では、画素駆動パルス発生回路１０３内部のタイミング制御回路１０３２が画素配列を制御するため、回路面積を増加させることなく、簡単な回路変更で電子シャッタ処理を実現できる利点がある。
【００７５】
なお、本実施形態では、チップ全体で発生するリーク電流を減少させるため、以下のような機能を有する。
図１に図示するように、制御信号ＳＣＴＬがハイレベルで入力端子ＴＩ１に供給されると、画素駆動部１０４において、画素駆動パルス発生回路１０３からのパルス信号にかかわらず、少なくとも転送制御線ＬＴｘをローレベルとすることができ、画素回路１０１Ａが電荷（信号）蓄積状態に固定させることができる。
このとき、上述したように、画素アレイ部１０１における電荷蓄積期間ｔ１において（図４参照）、スイッチ１１０に、画素アレイ部１０１における電荷蓄積期間には固定接点ａと作動接点ｃとを接続するように切り替え信号ＳＷが供給される。これにより、電源端子ＴＶ１，ＴＶ３，ＴＶ４，ＴＶ５が接地電位に接続され、ＩＣチップ１１２のアドレスデコーダ１０２、画素駆動パルス発生回路１０３、画素出力データ並直列処理部１０５、出力回路部１０６、およびセンサ制御部１０７への電源１０８による電源電圧ＶＤＤ１が停止される。
同様に、スイッチ１１１には、固定接点ａと作動接点ｃとを接続するように切り替え信号ＳＷが供給され、これにより、電源端子ＴＶ７が接地電位に接続され、ＩＣチップ１１２の画素アレイ部１０１の各電源ラインへの電源１０９による電源電圧ＶＤＤ２の供給が停止され、画素アレイ部１０１の各電源ラインＬＶＤＤは接地電位に保持される。
このようにして、画素駆動部１０４以外の回路への電源供給を停止しても、画素は蓄積状態を維持できる。
電荷蓄積後は、スイッチ１１０、および１１１の固定接点ａを共に作動接点ｂに切りかえ、上述のＣＭＯＳイメージセンサ１００の動作を行えばよい。
このようにしても、本実施形態では、上述の電子シャッタ処理を実行でき、チップ全体で発生するリーク電流を画素駆動部１０４部分のみに減少させることができる。
【００７６】
（画素駆動パルス発生回路の第２構成例）
次に、画素駆動パルス発生回路１０３の第２構成例について詳細に説明する。
【００７７】
図５は、本実施形態に係る画素駆動パルス発生回路の第２構成例を示すブロック図である。また、図６は、図５の画素駆動パルス発生回路の詳細な回路図である。また、図７は、本構成例に係る画素駆動パルス発生回路を採用したＣＭＯＳイメージセンサのタイミングチャートである。
なお、図５、６では、説明の簡単化のため、たとえば図１の一行目の画素配列に対応する部分のみを図示し、図示している部分についてのみ説明する。
【００７８】
第１構成例では、アドレスデコーダ１０２が対象行選択回路（不図示）を有する構成であったが、本構成例は対象行選択回路の有無に関わらず電子シャッタ処理を実行できる構成をとっている。
本構成例と第１構成例との具体的な差異は、アドレスデコーダ１０２が対象行選択回路を含まず、図５に図示するように、画素駆動パルス発生回路１０３ａのメモリ回路１０３１ａに行選択制御信号ＡＳＥが入力され、図６に図示するように、ＯＲゲート１０３１５および行選択制御信号ＡＳＥが供給される信号線ＬＡＳＥを有することである。
【００７９】
画素駆動パルス発生回路１０３の構成については、図６に図示するように、ＯＲゲート１０３１５は、第１入力端子がノードＮＤ１４を介して信号線ＬＡＳＥに、第２入力端子がアドレスデコーダ１０２に、出力端子がノードＮＤ５ａにそれぞれ接続されている。なお、このＯＲゲート１０３１５が、本発明の論理回路に対応している。
【００８０】
本構成例では、図７（１０）、（１１）に図示するように、選択したい画素配列行に対して電子シャッタ処理が終了するまでの間、すなわちメモリ制御信号ＳＬＳと同じ期間ｔ４の間、センサ制御部１０７は信号線ＬＡＳＥにハイレベルの行選択制御信号ＡＳＥを供給する。この間、ＯＲゲート１０３１５は、第１入力端子にハイレベルの行選択制御信号ＡＳＥが入力されるため、第２入力端子にアドレス選択信号ＡＤが入力されなくてもハイレベルの信号を出力し、メモリ回路１０３１１に電子シャッタ処理を行う情報を記憶させる。
したがって、画素駆動パルス発生回路１０３は、電子シャッタ処理を実行させる画素配列を選択しつつ、選択した画素配列の画素回路１０１Ａに対して電子シャッタ処理を実行できる。
【００８１】
上述したように、本構成例においても、図７（１２）、（１３）の部分に図示するように、第１のメモリ回路１０３１１が電子シャッタ処理の終了まで記憶状態を保持することにより、メモリ回路１０３１ａの書き換えによる誤動作等のリスクを回避できる利点がある。
また、本構成例においても、回路面積を増加させることなく、簡単な回路変更で電子シャッタ処理を実現できる利点がある。
さらに、本構成例では、電子シャッタ処理時だけでなく、グローバルシャッタ時においてもメモリ回路１０３１ａの記憶状態を確実に保持しておく必要がある場合に好適である。
【００８２】
（画素駆動パルス発生回路の第３構成例）
次に、画素駆動パルス発生回路１０３の第３構成例について詳細に説明する。
【００８３】
図８は、本実施形態に係る画素駆動パルス発生回路の第３構成例を示すブロック図である。また、図９は、図８の画素駆動パルス発生回路の詳細な回路図である。また、図１０は、本構成例に係る画素駆動パルス発生回路を採用したＣＭＯＳイメージセンサのタイミングチャートである。
なお、図８、９では、説明の簡単化のため、たとえば図１の一行目の画素配列に対応する部分のみを図示し、図示している部分についてのみ説明する。
【００８４】
本構成例も第２構成例と同様に対象行選択回路の有無に関わらず電子シャッタ処理を実行できるが、ＯＲゲート１０３１５および行選択制御信号ＡＳＥが供給される信号線ＬＡＳＥの配置が異なる。
以下、第１，２構成例との差異についてのみ説明する。
【００８５】
図８に示すように、本構成例では、画素駆動パルス発生回路１０３ｂのタイミング制御回路１０３２ａに行選択制御信号ＡＳＥが入力され、図９に示すように、ＯＲゲート１０３１５ａおよび信号線ＬＡＳＥがタイミング制御回路１０３２ａに配置されている。
ＯＲゲート１０３１５ａは、第１入力端子がノードＮＤ１４を介して信号線ＬＡＳＥに、第２入力端子がメモリ回路１０３１１ａの出力端子Ｑ１に、出力端子がノードＮＤ２ａにそれぞれ接続されている。
【００８６】
本構成例では、図１０（５）に図示する、メモリ回路１０３１１ａに供給されるメモリ制御信号ＳＬＳをパルス信号として与える。
また、図１０（６）に図示するように、選択したい画素配列行に対して電子シャッタ処理が終了するまでの間、センサ制御部１０７は信号線ＬＡＳＥにハイレベルの行選択制御信号ＡＳＥを期間ｔ４の間供給する。
本構成例の場合、電子シャッタ処理が終了するまでメモリ回路１０３１１ａが電子シャッタ処理の動作情報を記憶しなくても、信号線ＬＡＳＥにハイレベルの行選択制御信号ＡＳＥが期間ｔ４の間供給され、ＯＲゲート１０３１５ａの出力がハイレベルとなって（オンを保持する）、選択した画素配列行に対して電子シャッタ処理が実行される。
【００８７】
上述したように、本構成例では、図１０（１２）、（１３）の部分に図示するように、電子シャッタ処理が終了するまで信号線ＬＡＳＥにハイレベルの行選択制御信号ＡＳＥを供給することにより、メモリ回路１０３１の書き換えによる誤動作等のリスクを回避できる利点がある。
また、本構成例においても、回路面積を増加させることなく、簡単な回路変更で電子シャッタ処理を実現できる利点がある。
【００８８】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００８９】
このような効果を有するイメージセンサは、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９０】
図１１は、本発明の実施形態に係る画素駆動回路を採用したイメージセンサ（撮像装置）が適用されるカメラシステムの構成の一例を示す図である。
【００９１】
カメラシステム２００は、図１１に示すように、本実施形態に係る画素駆動パルス発生回路１０３を採用したＣＭＯＳイメージセンサ（撮像装置）１００が適用可能な撮像デバイス２１０と、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０と、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【００９２】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【００９３】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９４】
以上説明したように、本実施形態によれば、入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダ１０２と、アドレスデコーダ１０２が選択した画素回路に実行させる動作情報を記憶するメモリ回路１０３１と、メモリ回路１０３１の記憶状態に応じてアドレスデコーダ１０２が選択した画素回路の動作を制御するタイミング制御回路１０３２とを有する。
タイミング制御回路１０３２は、各画素回路の上記光電変換部に残留している電荷を排出する電荷排出動作を制御し、メモリ回路１０３１は、電荷排出動作が完了するまで、記憶状態を保持する。
【００９５】
したがって、画素駆動回路（アドレスデコーダ、画素駆動パルス発生回路、画素駆動部）等の回路で電圧変動が生じたとしても、電子シャッタ処理時だけでなくグローバルシャッタ時のメモリ回路の書き換えによる誤動作等のリスクを回避できる利点がある。
また、本実施形態では、画素駆動パルス発生回路内部のタイミング制御回路が画素配列を制御して電子シャッタ処理を実行するため、回路面積の増加を低減できるだけでなく、簡単な回路変更で実現できる利点がある。
さらに、本実施形態では、電子シャッタ処理の自由度や小面積化等の利点を損なうことなく、回路の電圧降下に対する耐性を強化でき、本撮像装置を採用したカメラシステムの性能が向上する。
【００９６】
また、本実施形態によれば、長時間蓄積時に、ＣＭＯＳイメージセンサ上に集積された回路のオフリークに起因する発熱を抑制し、この発熱による暗電流発生、すなわち画質の劣化を抑制できる。
また、一般的な基板バイアス効果を利用したオフリークの抑制技術に比べて、電源のオン、オフのみで適用でき、チップの回路構成，システム構成ともにより容易に設計が可能である。
【図面の簡単な説明】
【００９７】
【図１】本発明に係るＣＭＯＳイメージセンサの構成例を示す図である。
【図２】本実施形態に係る画素駆動パルス発生回路の第１構成例を示すブロック図である。
【図３】本実施形態に係る画素駆動パルス発生回路の詳細な回路図である。
【図４】第１構成例に係る画素駆動パルス発生回路を採用したＣＭＯＳイメージセンサのタイミングチャートである。
【図５】本実施形態に係る画素駆動パルス発生回路の第２構成例を示すブロック図である。
【図６】図５の画素駆動パルス発生回路の詳細な回路図である。
【図７】本構成例に係る画素駆動パルス発生回路を採用したＣＭＯＳイメージセンサのタイミングチャートである。
【図８】本実施形態に係る画素駆動パルス発生回路の第３構成例を示すブロック図である。
【図９】図８の画素駆動パルス発生回路の詳細な回路図である。
【図１０】本構成例に係る画素駆動パルス発生回路を採用したＣＭＯＳイメージセンサのタイミングチャートである。
【図１１】本発明の実施形態に係る撮像装置が適用されるカメラシステムの構成の一例を示す図である。
【図１２】画素回路の一例を示す回路図である。
【図１３】画素駆動回路が生成するパルス信号の一例を示す図である。
【図１４】従来のＣＭＯＳイメージセンサのタイミングチャートの一例である。
【符号の説明】
【００９８】
１００…ＣＭＯＳイメージセンサ、１０１…画素アレイ部、１０１Ａ…画素回路、１０２…アドレスデコーダ、１０３…画素駆動パルス発生回路、１０４…画素駆動部、１０５…画素出力データ並直列処理部、１０６…出力回路部、１０７…センサ制御部、１０８、１０９…電源、１１０、１１１…スイッチ、１１２…ＩＣチップ、１２１…フォトダイオード、１２２…転送トランジスタ、１２３…増幅トランジスタ、１２４…選択トランジスタ、１２５…リセットトランジスタ、２００…カメラシステム、２１０…撮像デバイス、２２０…レンズ、２３０…駆動回路、２４０…信号処理回路、Ｓ１０２…アドレス制御信号、Ｓ１０３…制御信号、１０３１…メモリ回路、１０３２…タイミング制御回路、１０４１…レベルシフタ群、１０４２…制御論理回路群、Ｓ１０３１…メモリ制御信号、Ｓ１０３２…タイミング制御信号、１０３１１…第１のメモリ回路、１０３１２…第２のメモリ回路、１０３１３、１０３１４、１０３２１〜１０３２５…ＡＮＤゲート、１０３１５、１０３２６、１０３２７…ＯＲゲート、ＬＳ１…レベルシフタ、ＮＤ１〜１４…ノード、Ｐｏｗ２…電源端子、Ｑ１、Ｑ２…出力端子、Ｒ１、Ｒ２…リセット端子、Ｓ１、Ｓ２…セット端子、ＴＩ１…入力端子、ＴＯ１…出力端子、ＴＧ１、ＴＶ１〜７…電源端子、ＶＤＤ１、ＶＤＤ２…電源電圧、Ｓ１０３１１…信号、ＡＤ…アドレス選択信号、ＡＳＥ…行選択制御信号、ＦＤ…フローティングディフュージョン、ＧＮＤ…接地電位、ＬＡＳＥ、ＬＲＬＲ、ＬＲＬＳ、ＬＲＲ、ＬＲＳ、ＬＲＴ、ＬＳＧＮ、ＬＳＬＲ、ＬＳＬＳ、ＬＳＲ、ＬＳＴ…信号線、ＬＲＳＴ…リセット制御線、ＬＳ…レベルシフタ、ＬＳＥＬ…選択制御線、ＬＴｘ…転送制御線、ＬＶＤＤ…電源ライン、ＮＲ…ＮＯＲゲート、Ｐｏｗ…電源端子、ＲＬＲ、ＲＬＳ…メモリ制御信号、ＲＲ、ＲＳ、ＲＴ…タイミング制御信号、ＲＳＴ…リセット制御信号、ＳＣＴＬ…制御信号、ＳＥＬ…選択制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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