【事件の表示】
　平成８年特許願第２３３５９７号「ダイナミック型ＲＡＭ」拒絶査定に対する審判事件［平成９年４月２２日出願公開、特開平９−１０６６９９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
　本願は、昭和６０年１１月２２日に出願された特願昭６０年２６１１５４号の一部を特許法第４４条第１項の規定により、平成８年８月１５日に特許出願されたものであって、その請求項１に係る発明は、平成１３年２月２２日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める（以下、「本願発明」という。）。
　「一対の電極を有する情報保持キャパシタと、前記キャパシタの一方の電極に結合されたソースードレイン経路を有するアドレス選択用ＭＯＳＦＥＴとを含むメモリセルと、
　電源電位及び基準電位を受けてその出力端子からバイアス電圧を出力する電圧発生回路と、
　前記キャパシタの他方の電極であるプレート電極への前記バイアス電圧の供給／非供給を制御するための手段と、
　前記供給／非供給を制御するための手段が前記プレート電極へ前記バイアス電圧を非供給状態とされたときに前記プレート電極に任意の電圧を半導体チップ外から供給するための電極とを備えるダイナミック型ＲＡＭであって、
　前記プレート電極は、前記ダイナミック型ＲＡＭが形成される半導体基板の主面の上に形成され、
　前記電圧発生回路は、
　　　その一端に前記電源電位が供給される第１の抵抗手段と、
　　　前記第ｌ抵抗手段の他端にそのゲート及びドレインが共通接続された第１導電型の第１ＭＯＳＦＥＴと、
　　　前記第１ＭＯＳＦＥＴのソースにそのソースが接続された第２導電型の第２ＭＯＳＦＥＴと、
　　　前記第２ＭＯＳＦＥＴのゲート及びドレインにその一端が接続され、その他端には基準電位が供給される第２抵抗手段と、
　　　そのゲートが前記第１ＭＯＳＦＥＴの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記電源電位を受け、そのソースが前記出力端子に接続される第１導電型の第１出力ＭＯＳＦＥＴと、
　　　そのゲートが前記第２ＭＯＳＦＥＴの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記基準電位を受け、そのソースが前記出力端子に接続される第２導電型の第２出力ＭＯＳＦＥＴとを有し、
　　　前記電源電位と前記基準電位との実質的に中間電位とされる前記バイアス電圧を前記出力端子から出力することを特徴とするダイナミック型ＲＡＭ。」
　
２．引用例記載事項
　これに対して、原査定の拒絶の理由に引用された特開昭６０−１０３５８７号公報（以下、「引用例１」という。）には、発明の技術的背景として、「現在、上記欠陥品を仕分けするために、種々のストレス印加試験を行なっており、…出荷前にスクリーニングを行なうことができる。」（第２頁右上欄第１０行〜同頁左下欄第２行）と記載され、発明の目的として、「本発明は上記の事情に鑑みてなされたもので、メモリセルの動作が動作電源の瞬時変動の影響を受け難いとかメモリセルのＭＯＳキャパシタの薄い酸化膜の劣化や破壊が防止されるなどの利点を残しながら、スクリーニングを効果的、高能率的に行うことが可能な半導体記憶装置のメモリセルキャパシタ電圧印加回路を提供するものである。」（第２頁左下欄第１７行〜同頁右下欄第４行）と記載され、実施例のダイナミック型ＬＳＩメモリの説明として、「第１図はダイナミック型ＬＳＩのメモリの一部を示しており、１… はそれぞれメモリセルアレイにおけるダイナミック型メモリセルであって、それぞれたとえば１個のＭＯＳトランジスタ２と１個のＭＯＳキャパシタ３とが直列接続されている。上記ＭＯＳトランジスタ２の一端（ドレイン）はビット線４に接続され、そのゲートは行選択線５に接続されており、ＭＯＳキャパシタ３の一端（酸化膜上の電極）は共通接続されている。一方、Ｖｃｒは前記ＭＯＳキャパシタ３の一端に通常動作時に印加すべき１／２Ｖｃｃとか接地電圧Ｖｓｓなどの低い電圧、Ｖｃｃは通常の電源電圧、φはメモリの通常動作時にはハイレベルとなりスクリーニング中はロウレベルになる制御信号、φバーは上記φとは逆相の制御信号であり、これらは切換回路６に供給される。この切換回路６において、７および８はそれぞれＮチャンネルエンハンスメント型のＭＯＳトランジスタであり、それぞれの一端は共通に前記メモリセル１…の各ＭＯＳキャパシタ３の共通接続点に接続されており、それぞれの他端は対応して前記Ｖｃｐ電圧、Ｖｃｃ電圧が印加され、それぞれのゲートは対応して前記制御信号φ、φバーが印加される。」（第２頁右下欄第１６行〜第３頁左上欄第１８行）と記載され、メモリセル１の構造を示す第１図に関連して、「前記メモリセル１…の各ＭＯＳキャパシタ３は、その酸化膜上の電極２６に前記低い電圧Ｖｃｐとして１／２Ｖｃｃが印加される場合にはこの１／２Ｖｃｃ電圧によってＭＯＳキャパシタ下面の半導体層表面が強い反転状態となり得るので…よい。」（第３頁右上欄第４〜１０行）と記載されている。
　上記「ダイナミック型ＬＳＩのメモリ」が、電源電圧ＶｃｃをＬＳＩ外から供給することは明らかであり、また、１／２Ｖｃｃ電圧を得るのに電源電圧Ｖｃｃから１／２Ｖｃｃ電圧を発生する電圧発生回路を備えることも自明である。
　したがって、これらの記載及び第１、２図の記載から、引用例１には、
　ゲートが行選択線５に接続されたソース−ドレイン経路を有するＭＯＳトランジスタ２と一対の電極を有するＭＯＳキャパシタ３の一方の電極とが接続されたダイナミック型メモリセル１と、電源電圧Ｖｃｃから１／２Ｖｃｃ電圧を発生する電圧発生回路と、ＭＯＳキャパシタ３の他方の電極２６への１／２Ｖｃｃ電圧の供給／非供給を制御するＭＯＳトランジスタ７とを備え、上記ＭＯＳトランジスタ７がオフし他方の電極２６に１／２Ｖｃｃ電圧が非供給状態とされたときに、他方の電極２６にストレス印加のための試験電圧（電源電圧Ｖｃｃ）をＭＯＳトランジスタ８を介してＬＳＩ外から供給するダイナミック型ＬＳＩメモリであって、上記他方の電極２６は、ダイナミック型ＬＳＩメモリが形成される半導体の表面の酸化膜上に形成されたダイナミック型ＬＳＩメモリ
が記載されていると認められる。
　同じく引用された特開昭５７−２０９９１号公報（以下、「引用例２」という。）には、ダイナミックランダムアクセスメモリに関して、「センスアンプ間のマージンのバラツキが大ければ意味がない。バラツキの原因としてはセル容量のバラツキ…等がある。」（第１頁右下欄第１０〜１８行）と記載され、従来のマージン測定に関して、「セルレベルのみを直接変化させてセンスアンプマージンのチェックを行なうことは不可能なため、従来電源レベルを…変化させて間接的にセルレベルを変化させて評価を行なっていた。第１図、第２図にこの原理を示す。」（第２頁左上欄第５〜１０行）と記載されている。
　これらの記載及び第１、２図から、引用例２には、
　ダイナミック型ＲＡＭにおいて、メモリセルのプレート電極に値を変えた試験電圧を印加してメモリセルを評価すること
が記載されており、さらに、「ＶＤＤを変化させることはセルレベルを変えると同時に他の回路…の電源電圧も変わっているため大きな変化を与えた場合これらのマージンの動作が不安定となり、…セルレベルを大巾に変えることはできない。」（第２頁左下欄第１４〜１９行）なる記載から、
　試験電圧として他の回路に共通の電源電圧ＶＤＤを使用すると、他の回路の電源電圧ＶＤＤも変化することになり、動作が不安定になること
も記載されている。
　同じく引用された特開昭５７−１５７３１５号公報（以下、「引用例３」という。）には、第３図の中間電圧発生回路の説明として、「ＭＯＳＴＱ１は、ドレインが電源線ＶＤＤに、ソースが出力端子Ｎ１に、ゲートが端子Ｎ２にそれぞれ接続される。ＭＯＳＴＱ２は、ドレインが接地線ＧＮＤに、ソースが出力端子Ｎ１に、ゲートが端子Ｎ３にそれぞれ接続されている。また出力端子Ｎ１が中間電圧出力端子である。…第１の定電圧発生回路１は、ドレイン及びゲートを端子Ｎ２に、またソースを端子Ｎ４にそれぞれ接続したｎ型のＭＯＳＴＱ３…から構成される。第２の定電圧発生回路２は、ドレイン及びゲートを端子Ｎ３に、またソースを端子Ｎ４にそれぞれ接続したｐ型のＭＯＳＴＱ４…から構成される。」（第３頁右上欄第１５行〜同頁左下欄第１５行）と記載され、第４図の中間電圧発生回路の説明として、「第４図…の回路は第３図の回路に新たにバッファの容量Ｃ１及びＣ２が加わった回路である。」（第４頁左下欄第１５〜１７行）と記載され、第５図の中間電圧発生回路の説明として、「第５図…の回路は、第４図の回路のうち…負荷用ＭＯＳＴＱ５及びＱ６のかわりに高抵抗値をもつ負荷の抵抗Ｒ１及びＲ２を接続し…ており、それ以外はすべて第４図の回路と同じ構成をもつ。」（第４頁右下欄第８〜１５行）と記載されている。
　これらの記載及び第５図から、引用例３には、
　その一端に電源電位（ＶＤＤ）が供給される第１の抵抗手段（Ｒ１）と、前記第ｌ抵抗手段（Ｒ１）の他端にそのゲート及びドレインが共通接続された第１導電型（ｎ型）の第１ＭＯＳＦＥＴ（Ｑ３）と、前記第１ＭＯＳＦＥＴ（Ｑ３）のソースにそのソースが接続された第２導電型（ｐ型）の第２ＭＯＳＦＥＴ（Ｑ４）と、前記第２ＭＯＳＦＥＴ（Ｑ４）のゲート及びドレインにその一端が接続され、その他端には基準電位（ＧＮＤ）が供給される第２抵抗手段（Ｒ２）と、そのゲートが前記第１ＭＯＳＦＥＴ（Ｑ３）の共通接続されたゲート及びドレインの出力により制御され、そのドレインに電源電位（ＶＤＤ）を受け、そのソースが出力端子（Ｎ１）に接続される第１導電型（ｎ型）の第１出力ＭＯＳＦＥＴ（Ｑ１）と、そのゲートが前記第２ＭＯＳＦＥＴ（Ｑ４）の共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記基準電位（ＧＮＤ）を受け、そのソースが前記出力端子（Ｎ１）に接続される第２導電型（ｐ型）の第２出力ＭＯＳＦＥＴ（Ｑ２）とを有し、前記電源電位（ＶＤＤ）と前記基準電位（ＧＮＤ）との実質的に中間電位とされる電圧を前記出力端子（Ｎ１）から出力する電圧発生回路
が記載されていると認められる。
　
３．本願発明と引用例１に記載された発明との対比
　本願発明（以下、「前者」という。）と引用例１に記載された発明（以下、「後者」という。）とを対比すると、後者の「ゲートが行選択線５に接続されたＭＯＳトランジスタ２」、「ＭＯＳキャパシタ３」、「ダイナミック型メモリセル１」、「電源電圧Ｖｃｃから１／２Ｖｃｃ電圧を発生する電圧発生回路」、「他方の電極２６」、「ダイナミック型ＬＳＩメモリ」、「半導体の表面」は、前者の「アドレス選択用ＭＯＳＦＥＴ」、「情報保持キャパシタ」、「メモリセル」、「電源電位及び基準電位を受けてその出力端子からバイアス電圧を出力する電圧発生回路」、「プレート電極」、「ダイナミック型ＲＡＭ」、「半導体基板の主面」にそれぞれ相当し、後者の「ＭＯＳトランジスタ７」は、その機能からみて、前者の「前記キャパシタの他方の電極であるプレート電極への前記バイアス電圧の供給／非供給を制御するための手段」に相当している。
　よって、両者の一致点、相違点は次のとおりである。
［一致点］
　「一対の電極を有する情報保持キャパシタと、前記キャパシタの一方の電極に結合されたソースードレイン経路を有するアドレス選択用ＭＯＳＦＥＴとを含むメモリセルと、電源電位及び基準電位を受けてその出力端子からバイアス電圧を出力する電圧発生回路と、前記キャパシタの他方の電極であるプレート電極への前記バイアス電圧の供給／非供給を制御するための手段とを備え、前記供給／非供給を制御するための手段が前記プレート電極へ前記バイアス電圧を非供給状態とされたときに前記プレート電極に電圧を半導体チップ外から供給するダイナミック型ＲＡＭであって、前記プレート電極は、前記ダイナミック型ＲＡＭが形成される半導体基板の主面の上に形成されたダイナミック型ＲＡＭ」である点。
［相違点］
（１）前者は、試験電圧として任意の電圧を半導体チップ外から供給する電極を備えるのに対して、後者は、試験電圧として電源電圧Ｖｃｃを用いており、任意の電圧を半導体チップ外から供給する電極を備えていない点。
（２）前者は、電圧発生回路が、その一端に前記電源電位が供給される第１の抵抗手段と、前記第ｌ抵抗手段の他端にそのゲート及びドレインが共通接続された第１導電型の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのソースにそのソースが接続された第２導電型の第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのゲート及びドレインにその一端が接続され、その他端には基準電位が供給される第２抵抗手段と、そのゲートが前記第１ＭＯＳＦＥＴの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記電源電位を受け、そのソースが前記出力端子に接続される第１導電型の第１出力ＭＯＳＦＥＴと、そのゲートが前記第２ＭＯＳＦＥＴの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記基準電位を受け、そのソースが前記出力端子に接続される第２導電型の第２出力ＭＯＳＦＥＴとを有し、前記電源電位と前記基準電位との実質的に中間電位とされる前記バイアス電圧を前記出力端子から出力するものであるのに対して、後者に、そのような電圧発生回路は記載されていない点。
　
４．当審の判断
　相違点（１）について。
　引用例２に、ダイナミック型ＲＡＭにおいて、メモリセルのプレート電極に値を変えた試験電圧を印加してメモリセルを評価すること、試験電圧として他の回路に共通の電源電圧ＶＤＤを使用すると、他の回路の電源電圧ＶＤＤも変化することになり、動作が不安定になることが記載されており、また、半導体チップ外から任意の試験電圧を印加する電極を設けることも周知であるから（例えば特公昭６０−１７２０号公報参照。）、後者において、試験電圧として任意の電圧を供給するべく、任意の電圧を半導体チップ外から供給する電極を設けるようにすることは、当業者が容易になし得たことである。
　相違点（２）について。
　引用例３に、その一端に電源電位が供給される第１の抵抗手段と、前記第ｌ抵抗手段の他端にそのゲート及びドレインが共通接続された第１導電型の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのソースにそのソースが接続された第２導電型の第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのゲート及びドレインにその一端が接続され、その他端には基準電位が供給される第２抵抗手段と、そのゲートが前記第１ＭＯＳＦＥＴの共通接続されたゲート及びドレインの出力により制御され、そのドレインに電源電位を受け、そのソースが出力端子に接続される第１導電型の第１出力ＭＯＳＦＥＴと、そのゲートが前記第２ＭＯＳＦＥＴの共通接続されたゲート及びドレインの出力により制御され、そのドレインに前記基準電位を受け、そのソースが前記出力端子に接続される第２導電型の第２出力ＭＯＳＦＥＴとを有し、前記電源電位と前記基準電位との実質的に中間電位とされる電圧を前記出力端子から出力する電圧発生回路が記載されており、上記引用例３に記載された事項を後者の電源電圧Ｖｃｃから１／２Ｖｃｃ電圧を発生する電圧発生回路に適用して、前者の構成とすることは、当業者が容易になし得たことである。
　
５．まとめ
　以上のとおりであるので、本願発明は、引用例１〜３に記載された発明及び周知の技術事項に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。