【手続補正書】
【提出日】平成18年9月15日(2006.9.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板と、
前記メモリ形成領域における前記半導体基板の上面内に形成された第１の不純物領域と、
前記ロジック形成領域における前記半導体基板の上面内に形成された第２の不純物領域と、
前記第１の不純物領域の上面内に形成され、かつ前記第１の不純物領域の導電型とは異なる第３の不純物領域と、
前記第２の不純物領域の上面内に形成され、かつ前記第２の不純物領域の導電型とは異なる第４の不純物領域と、
前記第３の不純物領域の上面内に形成された第１のシリサイド膜と、
前記第１のシリサイド膜に電気的に接続された記憶保持部と、
前記第４の不純物領域の上面内に形成され、かつ前記第１のシリサイド膜よりも厚い第２のシリサイド膜と
を備える、半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
各前記第１乃至第６のゲート構造を覆って前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内にそれを貫通して設けられ、前記第３のシリサイド膜と接続された第１のコンタクトプラグと、
前記層間絶縁膜上に設けられた絶縁層と、
前記絶縁層内にそれを貫通して設けられ、前記第１のコンタクトプラグと接続された第２のコンタクトプラグと
を更に備え、
前記記憶保持部は前記絶縁層内に設けられている、請求項６及び請求項７のいずれか一つに記載の半導体装置。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
（ａ）メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板を準備する工程と、
（ｂ）前記メモリ形成領域及び前記ロジック形成領域における前記半導体基板の上面内に、第１，２の不純物領域をそれぞれ形成する工程と、
（ｃ）前記メモリ形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第１，２のゲート構造を形成するとともに、前記第１，２のゲート構造で挟まれた前記第１の不純物領域の上面内に、前記第１の不純物領域の導電型とは異なる第３の不純物領域を形成する工程と、
（ｄ）前記ロジック形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第３，４のゲート構造を形成するとともに、前記第３，４のゲート構造で挟まれた前記第２の不純物領域の上面内に、前記第２の不純物領域の導電型とは異なる第４の不純物領域を形成する工程と、
（ｅ）前記工程（ｃ），（ｄ）を実行することによって得られた構造の上方から、前記第１，２のゲート構造の間の前記第３の不純物領域上と、前記第３，４のゲート構造の間の前記第４の不純物領域上とに、無指向性スパッタ法を用いて金属材料を堆積する工程と、
（ｆ）前記金属材料と前記半導体基板とを互いに反応させて、各前記第３，４の不純物領域の上面内にシリサイド膜を形成する工程と、
（ｇ）前記第３の不純物領域の上面内に形成された前記シリサイド膜に電気的に接続される記憶保持部を形成する工程と
を備え、
前記第１，２のゲート構造間の距離と、前記第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、前記第３，４のゲート構造間の距離と、前記第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きい、半導体装置の製造方法。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
（ｉ）前記工程（ｆ）と前記工程（ｇ）との間に、各前記第１乃至第６のゲート構造を覆って前記半導体基板上に層間絶縁膜を形成する工程と、
（ｊ）前記工程（ｇ）の前に、前記第６の不純物領域の上面内に形成された前記シリサイド膜に接続された第１のコンタクトプラグを、前記層間絶縁膜内にそれを貫通して形成する工程とを、
更に備え、
前記工程（ｇ）において、前記層間絶縁膜上に絶縁層を形成するとともに、前記絶縁層内に前記記憶保持部を形成し、
（ｋ）前記第１のコンタクトプラグと接続された第２のコンタクトプラグを、前記絶縁層内にそれを貫通して形成する工程を更に備える、請求項１１乃至請求項１３のいずれか一つに記載の半導体装置の製造方法。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
この発明の半導体装置は、メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板と、前記メモリ形成領域における前記半導体基板の上面内に形成された第１の不純物領域と、前記ロジック形成領域における前記半導体基板の上面内に形成された第２の不純物領域と、前記第１の不純物領域の上面内に形成され、かつ前記第１の不純物領域の導電型とは異なる第３の不純物領域と、前記第２の不純物領域の上面内に形成され、かつ前記第２の不純物領域の導電型とは異なる第４の不純物領域と、前記第３の不純物領域の上面内に形成された第１のシリサイド膜と、前記第１のシリサイド膜に電気的に接続された記憶保持部と、前記第４の不純物領域の上面内に形成され、かつ前記第１のシリサイド膜よりも厚い第２のシリサイド膜とを備える。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
また、この発明の半導体装置の製造方法は、（ａ）メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板を準備する工程と、（ｂ）前記メモリ形成領域及び前記ロジック形成領域における前記半導体基板の上面内に、第１，２の不純物領域をそれぞれ形成する工程と、（ｃ）前記メモリ形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第１，２のゲート構造を形成するとともに、前記第１，２のゲート構造で挟まれた前記第１の不純物領域の上面内に、前記第１の不純物領域の導電型とは異なる第３の不純物領域を形成する工程と、（ｄ）前記ロジック形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第３，４のゲート構造を形成するとともに、前記第３，４のゲート構造で挟まれた前記第２の不純物領域の上面内に、前記第２の不純物領域の導電型とは異なる第４の不純物領域を形成する工程と、（ｅ）前記工程（ｃ），（ｄ）を実行することによって得られた構造の上方から、前記第１，２のゲート構造の間の前記第３の不純物領域上と、前記第３，４のゲート構造の間の前記第４の不純物領域上とに、無指向性スパッタ法を用いて金属材料を堆積する工程と、（ｆ）前記金属材料と前記半導体基板とを互いに反応させて、各前記第３，４の不純物領域の上面内にシリサイド膜を形成する工程と、（ｇ）前記第３の不純物領域の上面内に形成された前記シリサイド膜に電気的に接続される記憶保持部を形成する工程とを備え、前記第１，２のゲート構造間の距離と、前記第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、前記第３，４のゲート構造間の距離と、前記第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
この発明に係る半導体装置によれば、メモリ形成領域における第１のシリサイド膜は、ロジック形成領域における第２のシリサイド膜よりも薄いため、第１，３の不純物領域間のリーク電流を、第２，４の不純物領域間のリーク電流よりも低減することができる。一方、第２のシリサイド膜は第１のシリサイド膜よりも厚いため、第４の不純物領域を第３の不純物領域よりも低抵抗化できる。従って、ロジック形成領域の第４の不純物領域の低抵抗化と、第１のシリサイド膜に電気的に接続された記憶保持部の低リーク電流化とを両立させることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また、この発明に係る半導体装置の製造方法によれば、第１のゲートアスペクト比が第２のゲートアスペクト比よりも大きいため、無指向性スパッタ法を用いることによって、工程（ｅ）において、第３の不純物領域上の金属材料が、第４の不純物領域上の金属材料よりも薄くなる。そのため、工程（ｆ）において形成される、第３の不純物領域の上面内のシリサイド膜が、第４の不純物領域の上面内のシリサイド膜よりも薄くなる。その結果、第１，３の不純物領域間のリーク電流を、第２，４の不純物領域間のリーク電流よりも低減することができる。一方、第４の不純物領域の上面内のシリサイド膜は、第３の不純物領域の上面内のシリサイド膜よりも厚くなるため、第４の不純物領域を第３の不純物領域よりも低抵抗化できる。従って、ロジック形成領域の第４の不純物領域の低抵抗化と、第１のシリサイド膜に電気的に接続された記憶保持部の低リーク電流化とを両立させることができる。