【手続補正書】
【提出日】平成18年2月15日(2006.2.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  同一半導体基板に、
第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴは、第１電圧で動作し、
前記第１ＭＩＳＦＥＴは、前記第１電圧よりも低い第２電圧で動作し、
前記容量素子は、前記第１電圧よりも低い第３電圧で動作する半導体集積回路装置。
【請求項２】  同一半導体基板に、
第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴは、第１電圧で動作し、
前記第１ＭＩＳＦＥＴは、前記第１電圧よりも低い第２電圧で動作し、
前記容量素子は、前記第１電圧よりも低い電源電圧を有する半導体集積回路装置。
【請求項３】  同一半導体基板に、
第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴは、第１電圧で動作し、
前記第１ＭＩＳＦＥＴは、前記第１電圧よりも低い第２電圧で動作し、
前記第１電極と前記第１半導体領域との電位差が前記第１電圧よりも低い半導体集積回路装置。
【請求項４】  請求項１〜３のいずれか一項に記載の半導体集積回路装置において、
前記絶縁膜の膜厚と前記第２ゲート絶縁膜の膜厚がほぼ同一である半導体集積回路装置。
【請求項５】  請求項１〜４のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴの導電型は、前記第１ゲート絶縁膜上に形成された第１ゲート電極の導電型と同一であり、
前記第２ＭＩＳＦＥＴの導電型は、前記第２ゲート絶縁膜上に形成された第２ゲート電極の導電型と同一である半導体集積回路装置。
【請求項６】  請求項１〜５のいずれか一項に記載の半導体集積回路装置において、
前記第１電極の導電型は、ｎ型であり、
前記第１半導体領域の導電型は、ｎ型である半導体集積回路装置。
【請求項７】  請求項１〜５のいずれか一項に記載の半導体集積回路装置において、
前記第１電極の導電型は、ｎ型であり、
前記第１半導体領域の導電型は、ｐ型であり、
前記第１半導体領域内に一対のｎ型半導体領域が形成されている半導体集積回路装置。
【請求項８】  同一半導体基板に、
第１ゲート絶縁膜および前記第１ゲート絶縁膜上に形成された第１ゲート電極を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜および前記第２ゲート絶縁膜上に形成された第２ゲート電極を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴの導電型は、前記第２ゲート電極の導電型と同一であり、
前記第１半導体領域の導電型は、ｎ型であり、
前記第１電極の導電型は、ｎ型である半導体集積回路装置。
【請求項９】  請求項８記載の半導体集積回路装置において、
前記絶縁膜の膜厚と前記第２ゲート絶縁膜の膜厚がほぼ同一である半導体集積回路装置。
【請求項１０】  同一半導体基板に、
第１ゲート絶縁膜および前記第１ゲート絶縁膜上に形成された第１ゲート電極を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜および前記第２ゲート絶縁膜上に形成された第２ゲート電極を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴおよび前記第２ゲート電極のそれぞれの導電型は、ｎ型であり、
前記第１半導体領域の導電型は、ｐ型であり、
前記第１半導体領域内に一対のｎ型半導体領域が形成され、
前記容量素子のしきい値電圧は、前記第２ＭＩＳＦＥＴのしきい値電圧よりも低い半導体集積回路装置。
【請求項１１】  請求項１０記載の半導体集積回路装置において、
前記絶縁膜の膜厚と前記第２ゲート絶縁膜の膜厚がほぼ同一である半導体集積回路装置。
【請求項１２】  請求項８または９記載の半導体集積回路装置において、
前記第１半導体領域内に、一対のｎ型第２半導体領域が存在する半導体集積回路装置。
【請求項１３】  請求項８〜１２のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴの導電型は、前記第１ゲート電極の導電型と同一である半導体集積回路装置。
【請求項１４】  請求項６、８、９または１２記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴの導電型は、ｐ型であり、
前記容量素子のしきい値電圧は、前記第２ＭＩＳＦＥＴのしきい値電圧よりも高い半導体集積回路装置。
【請求項１５】  請求項７、１０または１１記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴの導電型は、ｎ型であり、
前記容量素子のしきい値電圧は、前記第２ＭＩＳＦＥＴのしきい値電圧よりも低い半導体集積回路装置。
【請求項１６】  請求項６、８、９、１２または１４記載の半導体集積回路装置において、
前記容量素子は、蓄積領域を使用する半導体集積回路装置。
【請求項１７】  請求項７、１０、１１または１５記載の半導体集積回路装置において、
前記容量素子は、反転領域を使用する半導体集積回路装置。
【請求項１８】  請求項１〜１７のいずれか一項に記載の半導体集積回路装置において、
前記容量素子は、アナログＰＬＬ回路内の容量素子である半導体集積回路装置。
【請求項１９】  請求項１〜１７のいずれか一項に記載の半導体集積回路装置において、
前記容量素子は、フィルタ容量素子である半導体集積回路装置。
【請求項２０】  請求項１８または１９記載の半導体集積回路装置において、
さらに、電源電圧安定化容量素子を備え、
前記電源電圧安定化容量素子の絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚とほぼ同じである半導体集積回路装置。
【請求項２１】  請求項１〜２０のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは、論理回路を構成する半導体集積回路装置。
【請求項２２】  請求項１〜２０のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは、マイクロプロセッサユニットを構成する半導体集積回路装置。
【請求項２３】  請求項１〜２２のいずれか一項に記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴは、ＤＲＡＭのメモリセルを構成する半導体集積回路装置。
【請求項２４】  請求項１〜２２のいずれか一項に記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する半導体集積回路装置。
【請求項２５】  請求項１〜２２のいずれか一項に記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴは、入力回路または出力回路を構成する半導体集積回路装置。
【請求項２６】  請求項１〜２５のいずれか一項に記載の半導体集積回路装置において、
前記容量素子は、前記第２ＭＩＳＦＥＴによって構成された複数の回路に囲まれた領域内に存在する半導体集積回路装置。
【請求項２７】  請求項１〜２６のいずれか一項に記載の半導体集積回路装置において、
前記第１ゲート絶縁膜の膜厚は、３ｎｍ以下である半導体集積回路装置。