【手続補正書】
【提出日】平成18年10月25日(2006.10.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】 シリコン基板の上層に該シリコン基板とは異なる導電型の第１のウェル層が形成され、
該第１のウェル層の上層に前記シリコン基板と同種の導電型の第２のウェル層が形成され、
該第２のウェル層の上層にゲート酸化膜層が形成され、該ゲート酸化膜層の上層にゲート電極層が形成され、
電源端子が、第１の抵抗を介して前記可変容量素子の第１のウェル層の第１のウェル端子に接続され、
前記ゲート電極層と前記第２のウェル層との間の電圧を変化させることによって前記ゲート電極層と前記第２のウェル層と間の容量値を変化させることを特徴とする可変容量素子。
【請求項２】 請求項１記載の可変容量素子と、第１，第２の直流阻止コンデンサと、バイアス回路とを備え、
前記可変容量素子の前記シリコン基板がＧＮＤに接続され、
第１の端子が、前記第１の直流阻止コンデンサを介して前記可変容量素子のゲート電極層のゲート端子に接続され、
第２の端子が、前記第２の直流阻止コンデンサを介して前記可変容量素子の第２のウェル層の第２のウェル端子に接続され、
電圧制御端子が、前記バイアス回路を介して前記ゲート端子に接続され、
電源端子が、第１の接続部を介して前記第２のウェル端子に接続され、
前記電圧制御端子の電位を変化させることによって前記第１の端子と前記第２の端子との間の容量値を変化させることを特徴とする可変容量素子内蔵集積回路。
【請求項３】 請求項１記載の可変容量素子の２つと、第１，第２の直流阻止コンデンサと、第１，第２のバイアス回路とを備え、第１，第２の前記可変容量素子の前記シリコン基板がＧＮＤに接続され、第１の端子が、前記第１の直流阻止コンデンサを介して前記第１の可変容量素子のゲート電極層のゲート端子に接続され、第２の端子が、前記第２の直流阻止コンデンサを介して前記第２の可変容量素子のゲート電極層のゲート端子に接続され、前記第１の可変容量素子の第２のウェル層の第２のウェル端子と前記第２の可変容量素子の第２のウェル層の第２のウェル端子とが接続され、電圧制御端子が、前記第１のバイアス回路を介して前記第１の可変容量素子のゲート端子に接続されるとともに、前記第２のバイアス回路を介して前記第２の可変容量素子のゲート端子に接続され、電源端子が、第１の接続部を介して前記可変容量素子の第２のウェル端子に接続され、前記電圧制御端子の電位を変化させることによって前記第１の端子と前記第２の端子との間の容量値を変化させることを特徴とする可変容量素子内蔵集積回路。
【請求項４】 前記バイアス回路が、抵抗またはコイルである請求項２ないし３のいずれかに記載の可変容量素子内蔵集積回路。
【請求項５】 請求項１記載の可変容量素子と、第１，第２の直流阻止コンデンサと、第２，第３の抵抗とを備え、
前記可変容量素子の前記シリコン基板がＧＮＤに接続され、
第１の端子が、前記第１の直流阻止コンデンサを介して前記可変容量素子のゲート電極層のゲート端子に接続され、
第２の端子が、前記第２の直流阻止コンデンサを介して前記可変容量素子の第２のウェル層の第２のウェル端子に接続され、
電圧制御端子が、前記第２の抵抗を介して前記ゲート端子および前記第３の抵抗に接続され、
前記第３の抵抗がＧＮＤに接続され、
電源端子が、第１の接続部を介して前記第２のウェル端子に接続され、
前記電圧制御端子の電位を変化させることによって前記第１の端子と前記第２の端子との間の容量値を変化させることを特徴とする可変容量素子内蔵集積回路。
【請求項６】 シリコン基板の上層に該シリコン基板とは異なる導電型の第１のウェル層が形成され、
該第１のウェル層の上層に前記シリコン基板と同種の導電型の第２のウェル層が形成され、
該第２のウェル層の上層に前記ゲート酸化膜層が形成され、
該ゲート酸化膜層の上層にゲート電極層が形成され、
該ゲート電極層の上層に第１の配線層が形成され、
該第１の配線層の上層に誘電体層が形成され、
該誘電体層の上層に第２の配線層が形成され、
前記シリコン基板がＧＮＤに接続され、
電源端子が、第１の抵抗を介して前記可変容量素子の第１のウェル層の第１のウェル端子に接続され、
前記第１の配線層と前記第２のウェル層との間の電圧を変化させることによって前記第２の配線層と前記第２のウェル層と間の容量値を変化させることを特徴とする可変容量素子内蔵集積回路。
【請求項７】 請求項２ないし６のいずれかに記載の可変容量素子内蔵集積回路の前記第１の端子は、
直流阻止コンデンサおよびトランジスタを介して第１の出力端子に接続され、
前記第２の端子は、直流阻止コンデンサおよびトランジスタを介して第２の出力端子に接続され、
共振用コイルは、前記可変容量素子内蔵集積回路と並列に挿入され、
前記可変容量素子内蔵集積回路の端子間の容量値を変化させることによって出力信号の周波数が変化する発振回路として動作することを特徴とする可変容量素子内蔵集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
すなわち、本発明の可変容量素子は、シリコン基板の上層に該シリコン基板とは異なる導電型の第１のウェル層が形成され、該第１のウェル層の上層に前記シリコン基板と同種の導電型の第２のウェル層が形成され、該第２のウェル層の上層にゲート酸化膜層が形成され、該ゲート酸化膜層の上層にゲート電極層が形成され、電源端子が、第１の抵抗を介して前記可変容量素子の第１のウェル層の第１のウェル端子に接続され、前記ゲート電極層と前記第２のウェル層との間の電圧を変化させることによって前記ゲート電極層と前記第２のウェル層と間の容量値を変化させるものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【発明の実施の形態】
本発明の請求項１記載の発明は、シリコン基板の上層に該シリコン基板とは異なる導電型の第１のウェル層が形成され、該第１のウェル層の上層に前記シリコン基板と同種の導電型の第２のウェル層が形成され、該第２のウェル層の上層にゲート酸化膜層が形成され、該ゲート酸化膜層の上層にゲート電極層が形成され、
電源端子が、第１の抵抗を介して前記可変容量素子の第１のウェル層の第１のウェル端子に接続され、前記ゲート電極層と前記第２のウェル層との間の電圧を変化させることによって前記ゲート電極層と前記第２のウェル層と間の容量値を変化させるものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
請求項２に記載の発明は、請求項１記載の可変容量素子と、第１，第２の直流阻止コンデンサと、バイアス回路とを備え、前記可変容量素子の前記シリコン基板がＧＮＤに接続され、第１の端子が、前記第１の直流阻止コンデンサを介して前記可変容量素子のゲート電極層のゲート端子に接続され、第２の端子が、前記第２の直流阻止コンデンサを介して前記可変容量素子の第２のウェル層の第２のウェル端子に接続され、電圧制御端子が、前記バイアス回路を介して前記ゲート端子に接続され、電源端子が、第１の接続部を介して前記第２のウェル端子に接続され、前記電圧制御端子の電位を変化させることによって前記第１の端子と前記第２の端子との間の容量値を変化させるものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
請求項３記載の発明は、請求項１記載の可変容量素子の２つと、第１，第２の直流阻止コンデンサと、第１，第２のバイアス回路とを備え、第１，第２の前記可変容量素子の前記シリコン基板がＧＮＤに接続され、第１の端子が、前記第１の直流阻止コンデンサを介して前記第１の可変容量素子のゲート電極層のゲート端子に接続され、第２の端子が、前記第２の直流阻止コンデンサを介して前記第２の可変容量素子のゲート電極層のゲート端子に接続され、前記第１の可変容量素子の第２のウェル層の第２のウェル端子と前記第２の可変容量素子の第２のウェル層の第２のウェル端子とが接続され、電圧制御端子が、前記第１のバイアス回路を介して前記第１の可変容量素子のゲート端子に接続されるとともに、前記第２のバイアス回路を介して前記第２の可変容量素子のゲート端子に接続され、電源端子が、第１の接続部を介して前記可変容量素子の第２のウェル端子に接続され、前記電圧制御端子の電位を変化させることによって前記第１の端子と前記第２の端子との間の容量値を変化させるものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項４記載の発明は、前記バイアス回路が、抵抗またはコイルである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
請求項５記載の発明は、請求項１記載の可変容量素子と、第１，第２の直流阻止コンデンサと、第２，第３の抵抗とを備え、前記可変容量素子の前記シリコン基板がＧＮＤに接続され、第１の端子が、前記第１の直流阻止コンデンサを介して前記可変容量素子のゲート電極層のゲート端子に接続され、第２の端子が、前記第２の直流阻止コンデンサを介して前記可変容量素子の第２のウェル層の第２のウェル端子に接続され、電圧制御端子が、前記第２の抵抗を介して前記ゲート端子および前記第３の抵抗に接続され、前記第３の抵抗がＧＮＤに接続され、
電源端子が、第１の接続部を介して前記第２のウェル端子に接続され、前記電圧制御端子の電位を変化させることによって前記第１の端子と前記第２の端子との間の容量値を変化させるものである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
請求項６記載の発明は、シリコン基板の上層に該シリコン基板とは異なる導電型の第１のウェル層が形成され、該第１のウェル層の上層に前記シリコン基板と同種の導電型の第２のウェル層が形成され、該第２のウェル層の上層に前記ゲート酸化膜層が形成され、該ゲート酸化膜層の上層にゲート電極層が形成され、該ゲート電極層の上層に第１の配線層が形成され、該第１の配線層の上層に誘電体層が形成され、該誘電体層の上層に第２の配線層が形成され、前記シリコン基板がＧＮＤに接続され、電源端子が、第１の抵抗を介して前記可変容量素子の第１のウェル層の第１のウェル端子に接続され、前記第１の配線層と前記第２のウェル層との間の電圧を変化させることによって前記第２の配線層と前記第２のウェル層と間の容量値を変化させるものである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
請求項７記載の発明は、請求項２ないし６のいずれかに記載の可変容量素子内蔵集積回路の前記第１の端子は、直流阻止コンデンサおよびトランジスタを介して第１の出力端子に接続され、前記第２の端子は、直流阻止コンデンサおよびトランジスタを介して第２の出力端子に接続され、共振用コイルは、前記可変容量素子内蔵集積回路と並列に挿入され、前記可変容量素子内蔵集積回路の端子間の容量値を変化させることによって出力信号の周波数が変化する発振回路として動作するものである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】