【事件の表示】
　平成　３年特許願第２７９８２９号「半導体記憶装置およびその記憶情報読出方法」拒絶査定に対する審判事件〔平成　６年　３月２９日出願公開、特開平　６−　９０００４、請求項の数（３）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯・本願発明
本願は、平成３年１０月２５日の特許出願であって、その請求項１ないし３に係る発明は、平成１１年１０月１８日付け手続補正書及び平成１２年９月１１日付け手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１ないし３に記載された次のとおりのものと認める。
「【請求項１】
　半導体基板にチャネル領域を挟んで形成したソース領域およびドレイン領域と、上記チャネル領域の表面に形成された絶縁膜と、この絶縁膜上に設けられたゲートとをそれぞれ有する複数のトランジスタをメモリセルに用いた半導体記憶装置であって、
　一定方向に整列したトランジスタがゲートを共有することによりワード線が形成され、
　上記ワード線に交差する方向に整列したトランジスタの各ドレイン領域は共通のビット線に接続され、
　複数本のワード線および複数本のビット線に跨った所定領域内にマトリクス状に整列した所定数のトランジスタの各ソース領域は共通のラインに接続されており、
　トランジスタに対する情報の書込時に、当該トランジスタに接続されたワード線、ビット線および上記共通のラインにそれぞれ所定の電圧を印加して、当該トランジスタのドレイン領域とチャネル領域との境界で生じたホットエレクトロンまたはホットホールを絶縁膜中のドレイン領域の近傍の領域に局所的に注入させて捕獲させる手段と、
　トランジスタに対する情報の読出時に、当該トランジスタのソース領域とドレイン領域との間に印加される電圧の極性が書込時とは反転するように、当該トランジスタに接続されたワード線、ビット線および上記共通のラインにそれぞれ電圧を印加するとともに、当該トランジスタに接続されたワード線に所定のセンス電圧を印加する手段と、
　上記読出時に、当該トランジスタが導通するか否かを監視する手段とを含み、
　各トランジスタのソース領域と半導体基板との境界部は、不純物濃度の変化が緩慢であるようにして高耐圧構造とされていることを特徴とする半導体記憶装置。
【請求項２】
　各トランジスタのドレイン領域と半導体基板との境界部は、ホットエレクトロンまたはホットホールが発生し易い構造とされていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
　半導体基板にチャネル領域を挟んで形成したソース領域およびドレイン領域と、上記チャネル領域の表面に形成された絶縁膜と、この絶縁膜上に設けられたゲートとをそれぞれ有する複数のトランジスタをメモリセルに用いた半導体記憶装置であって、一定方向に整列したトランジスタがゲートを共有することによりワード線が形成され、上記ワード線に交差する方向に整列したトランジスタの各ドレイン領域は共通のビット線に接続され、複数本のワード線および複数本のビット線に跨った所定領域内にマトリクス状に整列した所定数のトランジスタの各ソース領域は共通のラインに接続されており、トランジスタに対する情報の書込時に、当該トランジスタに接続されたワード線、ビット線および上記共通のラインにそれぞれ所定の電圧を印加して、当該トランジスタのドレイン領域とチャネル領域との境界で生じたホットエレクトロンまたはホットホールを絶縁膜中のドレイン領域の近傍の領域に局所的に注入させて捕獲させる手段とを含む半導体記憶装置の記憶情報を読み出す方法であって、
　各トランジスタのソース領域と半導体基板との境界部は、不純物濃度の変化が緩慢であるようにして高耐圧構造とされており、
　トランジスタに対する情報の読出時には、上記高耐圧構造により当該トランジスタのソース領域付近におけるホットエレクトロンまたはホットホールの生成を防止しつつ、当該トランジスタに接続されたラインおよびビット線を介してソース領域とドレイン領域との間に書込時とは反転された極性の電圧を印加するとともに、当該トランジスタに接続されたワード線に所定のセンス電圧を印加し、さらに、当該トランジスタが導通するか否かを監視することを特徴とする半導体記憶装置の記憶情報読出方法。」
　
　
２．引用例等に記載された発明
　これに対して、原審における拒絶の理由に引用された刊行物、特開昭５４−５３９２９号公報（以下、「引用例１」という）には、ランダム−アクセス半導体メモリ配列に関して、「本発明の一実施例に従って動作しかつプログラムされたＩＧＦＥＴの横断面図は第５図に示される。
　第５図はゲート電極（１４），ソース領域（１５），ドレイン領域（１６）およびゲート絶縁領域（１８）および（２０）を含むＩＧＦＥＴを示している。ソースおよびドレインは一導電型からなり、基板は反対導電型からなつている。第５図に示されたような構造は、ＲＯＭ，ＰＲＯＭ，あるいはＥＰＲＯＭの単一セルを形成する。
　第５図に示されたメモリセルをプログラムするため、選択された電圧がソースおよびゲート電極に加えられ、一方、より低い電圧がドレインに加えられる。ゲートに加えられる電圧はいくつかの実施例においてはパルス状である。加えられた電圧は、ドレイン（１６）からチャンネル（１７）を通して基板（１２）内にかつソース（１５）方向に流れる電子を発生させる。既に述べられた方法によつて、いくつかの電子はゲート絶縁領域（１８）および（２０）内に注入される。もし領域（１８）が二酸化シリコン、領域（２０）が窒化シリコンなら、この時はこれら二つの材料のトラツピング特性のために、注入されたほとんどの電荷は窒化シリコン領域（２０）内にトラツプされる。さらに、電子はソース（１５）方向に流れるために、ほとんどは窒化シリコン層（２０）の端部近くでトラツプされる。セル内に蓄積された情報は、ソースおよびドレインの極性を変えることによつて、すなわち、ソース（１５）よりもドレイン（１６）をより高電圧にバイアスすることによつて、そしてそれから電流−電圧特性の移動を検知することによつてセンスすることができる。ソース（１５）よりもドレイン（１６）により高電圧加えることによつて、そしてそれから読み出しのために逆方向にすることによつてセルはプログラムされることができることは、半導体技術に熟知している人にとつて明白であろう。ソースがどの領域か、ドレインがどの領域かの決定は習慣の問題である。
　動作する方向から反対方向にセルをプログラムすることにより、少なくとも二つの利点が生ずる。
　もし、セルが通常の読み込み動作に反対の極性でもつてプログラムされなかつたなら、しきい電圧の移動はわずかになり、またセンスするのが困難になる。これは、”最初にプログラムされない”表示と”プログラミング後の通常モード”表示との間の比較的な接近により第４図に示される。第二に、バイアス電圧の反転を防止することによつて、本発明を利用するメモリ用周辺制御回路内の素子はそれらの動作特性上不所望な変化は受けなくなる。」（第６頁左下欄最終行〜第７頁右上欄第８行）こと、「第５図および第６ｅ図に示された型のＩＧＦＥＴメモリセルの配列（７０）の概略的ダイアグラムは第７図に示される。」（第８頁左下欄第１９行〜同頁右下欄第１行）こと、「本発明に従つて動作しかつプログラムすることができるＩＧＦＥＴ配列の他の実施例は第８図に示される。」（第９頁左下欄第１４〜１６行）ことが、第４〜８図と共に記載されている。
　
　同じく、引用された特開昭５３−８０８４号公報（以下、「引用例２」という。）には、「誘電率の異なる２種の層をゲート層とし、不揮発性メモリ機能を有するＭＩＳ型半導体装置において、半導体基板面に形成されたドレイン層と前記半導体基板との界面において、半導体基板と同導電型の高濃度層が介在されていることを特徴とするＭＩＳ型半導体装置。」（第１頁、特許請求の範囲）であり、「このようにドレイン層３とＮ−型シリコン基板１との界面部にＮ−型シリコン基板１よりも不純物の大なるＮ＋型シリコン層４を形成すれば、ドレイン層３とＮ−型シリコン基板１間に逆バイアスを加えてこのＭＮＯＳ型トランジスタを動作するとき、空乏層はあまり拡がらない状態になる。するとドレイン層３とゲート層間に生ずる電界は集中され、チャンネル領域を流れる電子は高速度でシリコン熱酸化膜５とシリコン窒化膜６との界面にトラップされることになる。」（第３頁左上欄第４〜１３行）ことが、第１図及び第２図と共に記載されている。
　
　また、本願の拒絶査定の備考において、周知技術として示された特開平３−６６１７１号公報、特開平２−２９５１７０号公報、特開平２−２１６２号公報（以下、「周知例１〜３」という。）には、いずれも、浮遊（フローティング）ゲートを有する不揮発性メモリにおいて、ソース領域の形状として、周囲にソース領域よりも低濃度である領域を設ける技術が記載されている。
　
　
３．当審の判断
（１）本願請求項１に係る発明について
　本願請求項１に係る発明と上記引用例１又は引用例２に記載された発明とを対比すると、上記引用例１、２に記載の発明は、本願請求項１に係る発明の構成要件である「当該トランジスタのドレイン領域とチャネル領域との境界で生じたホットエレクトロンまたはホットホールを絶縁膜中のドレイン領域の近傍の領域に局所的に注入させて捕獲させる手段」を有する半導体記憶装置において、「複数本のワード線および複数本のビット線に跨った所定領域内にマトリクス状に整列した所定数のトランジスタの各ソース領域は共通のラインに接続されており、」「各トランジスタのソース領域と半導体基板との境界部は、不純物濃度の変化が緩慢であるようにして高耐圧構造とされている」点を備えていない。
　この点について、上記周知例１〜３に記載された発明を検討すると、上記周知例１〜３には、上記本願請求項１に係る発明の構成要件中の「各トランジスタのソース領域と半導体基板との境界部は、不純物濃度の変化が緩慢であるようにして高耐圧構造とされている」点に相当する記載はあるものの、上記周知例１〜３は、いずれも、浮遊（フローティング）ゲートを有するものであり、本願請求項１に係る発明の、ホットエレクトロンまたはホットホールを絶縁膜中のドレイン領域の近傍の領域に局所的に注入させて捕獲させる手段を有するものとは相違しており、また、本願請求項１に係る発明の「複数本のワード線および複数本のビット線に跨った所定領域内にマトリクス状に整列した所定数のトランジスタの各ソース領域は共通のラインに接続されて」いる点も備えていない。
　なお、前置報告書において、新たに特開昭６２−４５１８２号公報が示されており、「メモリセルをマトリクス状に配列すること」が記載されていると述べられているが、この新たな文献は、ＥＥＰＲＯＭに関するものであり、第４図に記載のようなメモリセルをマトリクス状に配列した構成は、本願請求項１に係る発明の構成要件である上記「複数本のワード線および複数本のビット線に跨った所定領域内にマトリクス状に整列した所定数のトランジスタの各ソース領域は共通のラインに接続されて」いる構成とは相違している。
　本願請求項１に係る発明は、上記構成要件により、メモリウインドゥを大きくとることができるので、読出時にゲートに印加されるセンス電圧に多少のずれが生じた場合でも、セルの記憶情報を正確に読み出すことができる、このようにして、動作の安定化を図ることができる、逆に、絶縁膜中に注入する電荷量が比較的少なくても所望のメモリウインドゥを得ることができるので、書込時にドレイン領域などに印加される電圧を低くすることができる、この結果、ドレイン領域へのストレスを低減できるから、書込可能回数を増大することができるという顕著な効果を奏するものである。
　したがって、本願請求項１に係る発明は、上記引用例１及び引用例２に記載された発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものではない。
　
（２）本願請求項２に係る発明について
　本願請求項２に係る発明は、本願請求項１に係る発明を引用しさらに限定した発明であるから、上記本願請求項１に記載の発明と同様の理由により上記引用例１及び引用例２に記載された発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものではない。
　
（３）本願請求項３に係る発明について
　本願請求項３に係る発明と引用例１又は引用例２に記載された発明とを対比すると、引用例１、２に記載の発明は、本願請求項３に係る発明の構成要件である「当該トランジスタのドレイン領域とチャネル領域との境界で生じたホットエレクトロンまたはホットホールを絶縁膜中のドレイン領域の近傍の領域に局所的に注入させて捕獲させる手段とを含む半導体記憶装置の記憶情報を読み出す方法であって、」「複数本のワード線および複数本のビット線に跨った所定領域内にマトリクス状に整列した所定数のトランジスタの各ソース領域は共通のラインに接続されており、」「各トランジスタのソース領域と半導体基板との境界部は、不純物濃度の変化が緩慢であるようにして高耐圧構造とされて」いる点を備えていない。
　この点について、上記周知例１〜３に記載された発明を検討すると、上記周知例１〜３には、上記本願請求項３に係る発明の構成要件中の「各トランジスタのソース領域と半導体基板との境界部は、不純物濃度の変化が緩慢であるようにして高耐圧構造とされて」いる点に相当する記載はあるものの、上記周知例１〜３は、いずれも、浮遊（フローティング）ゲートを有するものであり、本願請求項３に係る発明の、ホットエレクトロンまたはホットホールを絶縁膜中のドレイン領域の近傍の領域に局所的に注入させて捕獲させる手段を含むものとは相違しており、また、本願請求項３に係る発明の「複数本のワード線および複数本のビット線に跨った所定領域内にマトリクス状に整列した所定数のトランジスタの各ソース領域は共通のラインに接続されて」いる点も備えていない。
　なお、前置報告書において、新たに特開昭６２−４５１８２号公報が示されており、「メモリセルをマトリクス状に配列すること」が記載されていると述べられているが、この新たな文献は、ＥＥＰＲＯＭに関するものであり、第４図に記載のようなメモリセルをマトリクス状に配列した構成は、本願請求項３に係る発明の構成要件である上記「複数本のワード線および複数本のビット線に跨った所定領域内にマトリクス状に整列した所定数のトランジスタの各ソース領域は共通のラインに接続されて」いる構成とは相違している。
　本願請求項３に係る発明は、上記構成要件により、メモリウインドゥを大きくとることができるので、読出時にゲートに印加されるセンス電圧に多少のずれが生じた場合でも、セルの記憶情報を正確に読み出すことができる、このようにして、動作の安定化を図ることができる、逆に、絶縁膜中に注入する電荷量が比較的少なくても所望のメモリウインドゥを得ることができるので、書込時にドレイン領域などに印加される電圧を低くすることができる、この結果、ドレイン領域へのストレスを低減できるから、書込可能回数を増大することができるという顕著な効果を奏するものである。
　したがって、本願請求項３に係る発明は、上記引用例１及び引用例２に記載された発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものではない。
　
　
４．むすび
　したがって、本願請求項１ないし３に係る発明は、その出願前に国内において頒布された上記引用例１及び引用例２に記載された発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものではない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。