【事件の表示】
　平成　５年特許願第１６８８１９号「メモリコントローラ」拒絶査定に対する審判事件［平成　７年　１月３１日出願公開、特開平　７−　２８６９５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ａ．手続の経緯・本願発明の要旨
　本願は、平成５年７月８日の出願であって、その請求項１〜４に係る発明は、平成７年８月２５日付け手続補正書によって明細書全文が補正された結果、以下の通りのものと認められる。
　「【請求項１】所定の高速メモリアクセスモードに従ってメモリ装置に対する高速メモリアクセスを行うメモリコントローラにおいて、
　前記メモリ装置に送出する今回のロウアドレスと１サイクル前のロウアドレスとの一致を検出する一致検出手段（２，３）と、
　前記メモリ装置に送出するアドレスを保持するアドレス保持手段（５）と、
　前記一致検出手段の結果に基づいて、前記メモリ装置へのタイミング信号をコントロールするタイミングコントローラ（４）と、
　該タイミングコントローラの制御下で前記アドレス保持手段に保持されたアドレスを選択して前記メモリ装置へ送出する選択手段（６）とを備え、
　前記タイミングコントローラは、リフレッシュ時を除くメモリアクセス時以外もロウアドレス選択ストローブ信号、カラムアドレス選択ストローブ信号を活性状態にすることを特徴とするメモリコントローラ。
　【請求項２】前記高速メモリアクセスモードが高速ページモードである請求項１記載のメモリコントローラ。
　【請求項３】前記高速メモリアクセスモードがスタティック・カラムモードである請求項１記載のメモリコントローラ。
　【請求項４】前記メモリ装置がダイナミックＲＡＭである請求項１記載のメモリコントローラ。」
　
Ｂ．当審の拒絶理由
　これに対して、当審では、平成１４年２月５日付けで拒絶理由を通知し、期間を指定して意見書を提出する機会を与えた。
　その内容は以下の通りである。
　
　「この審判事件に関する出願は、合議の結果、以下の理由によって拒絶すべきものと認められます。これについて意見がありましたら、この通知の発送の日から６０日以内に意見書を提出して下さい。
　　　　　　　　　　　　　　　　理　由
　本件出願の請求項１〜４に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　　記
引用刊行物：特開平４−９８４３６号公報
　
　上記引用刊行物には、
（１）「〔産業上の利用分野〕
　本発明は、マイクロプロセッサ・システム等に使用され、ダイナミック・ランダム・アクセス・メモリ（以下ＤＲＡＭという）を使用したメモリ・システムの制御を行うＤＲＡＭコントローラに関する。」（第１頁右下欄第１３〜１８行目）
（２）第６図〜第１０図及びその説明の欄には、従来のＤＲＡＭコントローラ及びその動作タイミングが記載されている（第２頁左上欄第１行〜第４頁右上欄第５行目）。
（３）「〔発明が解決しようとする課題〕
　上述した従来のＤＲＡＭコントローラでは、標準アクセスを使用するため、ＭＰＵのバス・サイクルはいつでも遅いものになるという欠点があった。・・・・又、ＤＲＡＭのページ・アクセスやスタティックカラム・アクセスは、同一ロー・アドレスへのアクセスであることが条件となるために、・・・・同一ロー・アドレス領域へのアクセスが連続することが外部から通知される場合にのみ利用されていた。
　本発明の目的は、このような欠点を除き、ＭＰＵからのアクセスされるアドレスのロー・アドレスについて直前のロー・アドレスとの比較を行い、同一ロー・アドレスへのアクセスである場合は、ＤＲＡＭの高速アクセス・モード（ページ・アクセスあるいはスタティックカラム・アクセス）を用いて、標準アクセスよりも高速にアクセスを完了できるようにしたＤＲＡＭコントローラを提供することにある。
〔課題を解決するための手段〕
　本発明のＤＲＡＭコントローラの構成は、マイクロプロセッサからＤＲＡＭへアクセスされるアドレスのうちのロー・アドレスを保持するロー・アドレス用ラッチ回路と、前記アドレスのうちのカラムアドレスを保持するカラム・アドレス用ラッチ回路と、前記ＤＲＡＭへのメモリ・アクセス要求を検出してそのＤＲＡＭへロー・アドレスとカラム・アドレスをマルチプレックスし供給するタイミング制御と前記ＤＲＡＭのロー・アドレス・ストローブ信号およびカラム・アドレス・ストローブ信号を生成しそのＤＲＡＭへのアクセス制御とを行う制御回路とを有するＤＲＡＭコントローラにおいて、前サイクルのロー・アドレスを保持するラッチ回路と、このラッチ回路の出力と現サイクルのロー・アドレスの値とを比較する比較回路とを備え、前記制御回路は、前記比較回路からの一致信号から連続アクセスが同一ロー・アドレスへのアクセスである場合、そのＤＲＡＭの高速アクセス・サイクルを制御するようにしたことを特徴とする。」（第４頁右上欄第６行〜同頁右下欄第７行目）
（４）「〔実施例〕
　次に、本発明を図面を参照して説明する。
　第１図は本発明の一実施例によるＤＲＡＭコントローラのブロック図であり、従来例と同じ番号は同じ構成要素を表している。・・・・本実施例は、従来例に対してラッチ回路２４と、比較回路２５とが付加され、ラッチ回路２４は前サイクルのロー・アドレスを保持し、比較回路２５は前サイクルのロー・アドレスと現サイクルのロー・アドレスを比較する。また、比較回路２５の出力２６は、一致した場合にアクティブとなる信号（以下／ＭＡＴ（原文では、「ＭＡＴ」の上にアッパーバーを付加しているが、アッパーバーを表示できないので、アッパーバーを「／」で表す。（以下同じ。））という）を表し、ラッチ回路２４のラッチ・タイミングを与えるラッチ制御信号（以下ＰＬという）２７が用いられる。さらにＤＲＡＭＣ（ＤＲＡＭコントローラ）の制御回路２３は、従来のＤＲＡＭＣの制御回路２３ａとは、／ＭＡＴ２６とＰＬ２７を授受する制御信号が付加され、ラッチ回路２４の出力２９は比較回路２５の一方の入力に接続されている。
　第２図はこのＤＲＡＭＣの動作タイミング図を示す。図の第１および第３のサイクルはロー・アドレスが前サイクルのロー・アドレスと一致しない時で標準アクセスを行う場合、第２サイクルは第１サイクルとロー・アドレスが一致しページ・アクセスを行う場合になっている。」（第４頁右下欄第１２行〜第５頁左上欄第１８行目）
（５）「第２サイクルは第１サイクルと同一ロー・アドレスへのアクセスであるため、Ｔ１の立上りでＲＡ７−２は変化せず、ＣＡ７−３のみ変化している。このロー・アドレス７−２が変化しないため、比較回路２５の２つの入力は同じであり、／ＭＡＴ２６はアクティブのままとなっている。第２サイクルのＴ１クロックの立下りで第１サイクル用にアクティブとなっていた／ＣＡＳ１６がインアクティブへ変化する。従来のＤＲＡＭＣでは、同時に／ＲＡＳ１５もインアクティブに変化したが、このＤＲＡＭＣ４では／ＭＡＴ信号２６がアクティブであることから、／ＲＡＳ１５はアクティブのまま保持され、ページ・アクセスが行われる（図面矢印参照）。
　Ｔ２クロックの立上りでＲＬ１７，ＣＬ１９，ＰＬ２７が立上り、第２サイクルのロー・アドレス、カラム・アドレスがラッチ回路２１，２２，２４へ保持される。Ｔ２クロックの立下りで／ＣＯ２０がアクティブとなり、ＭＡ１４へカラム・アドレスが出力される。Ｔ３の立上りで／ＣＡＳ１６がアクティブとなり、ＤＲＡＭへカラム・アドレスが供給され、ページ・モードでのアクセスが行われる。第３クロックでは、同時に／ＲＥＡＤＹ（／ＲＤＹ）１１がアクティブとなり、第２サイクルを終了させる。
　第２サイクル（ページ・アクセス）のＴ２，Ｔ３クロックは、第１サイクル（標準アクセス）のＴ，ＴＷクロックと同じ動作になっている。」（第５頁左下欄第９行〜同頁右下欄第１６行目）
（６）「第５図は本発明によるＤＲＡＭＣの他の動作タイミングを説明するタイミング図を示している。図ではスタティックカラム・モードのＤＲＡＭを使用するものとし、・・・・（略）
　第１サイクルと第３サイクルは標準アクセスで動作し、第２サイクルがスタティックカラム・アクセスを行う場合を示している。・・・・第２サイクルのＴ１の立下りで、／ＭＡＴ２６がアクティブであることからスタティックカラム・アクセスを行うことになる。これによって／ＲＡＳ１５，／ＣＡＳ１６がアクティブのまま保持される。Ｔ２の立上りでＣＬ１９が立上るので、ラッチ２２に第２サイクルのカラム・アドレスがラッチされ、／ＣＯ２０がアクティブであるためにＭＡ１４へカラム・アドレスが出力される。この動作によってＤＲＡＭはスタティックカラム・アクセスで動作を行い、２クロックで動作を完了できる。」（第７頁左上欄第２行〜同頁右上欄第１１行目）
（７）「〔発明の効果〕
　以上説明したように本発明は、前サイクルのロー・アドレスを保持するラッチ回路と、前サイクルと現サイクルのロー・アドレスを比較する比較回路と、ラッチ回路のラッチ・タイミングを生成し、比較回路からの比較結果から、ＤＲＡＭの標準アクセスとページ・アクセスまたはスタティックカラム・アクセス等の高速アクセス・サイクルを動作させるタイミング信号を生成する制御回路を備えることにより、同一ロー・アドレスへのアクセスが連続した場合、高速にアクセスを完了させることができ、ＭＰＵシステム等では、ハイ・パフォーマンスな性能を実現できるという効果がある。」（同頁左下欄第５〜１８行目）
と記載されている。
　
　そこで、上記引用刊行物に記載の発明と、本願請求項１に係る発明（以下「本願発明１」という。）とを対比すると、（１）引用刊行物に記載の発明における「ダイナミック・ランダム・アクセス・メモリ」は、「メモリ装置」であるので、両者は共に、メモリ装置を高速にアクセスするメモリコントローラである点、（２）引用刊行物に記載の発明における「ラッチ回路２４と比較回路２５」の動作は、本願発明１における「オールドロウアドレスラッチ２とコンパレータ３」で構成される「一致検出手段」の動作と同様に、メモリ装置に送出する今回のロウアドレスと１サイクル前のロウアドレスとの一致を検出している点、（３）引用刊行物に記載の発明における「ＤＲＡＭＣ制御回路２３」は、本願発明１の「タイミングコントローラ４」と同様に、一致検出回路である比較回路２２の一致信号「／ＭＡＴ」に基づいてメモり装置へのタイミング信号である「／ＲＡＳ１５」，「／ＣＡＳ１６」を制御している点、（４）引用刊行物に記載の発明も、その第５図及びその説明の欄の記載から明らかなように、本願発明１と同様に、「一致信号／ＭＡＴ」がアクティブの時、「ロー・アドレス・ストローブ信号／ＲＡＳ１５」及び「カラム・アドレス・ストローブ信号／ＣＡＳ１６」をアクティブに保つ高速アクセスモードに従ってメモり装置に対する高速メモリアクセスを行っている点、で両者は同じであるといえる。
　
　したがって、両者は共に、所定の高速メモリアクセスモードに従ってメモリ装置に対する高速メモリアクセスを行うメモリコントローラにおいて、前記メモリ装置に送出する今回のロウアドレスと１サイクル前のロウアドレスとの一致を検出する一致検出手段と、前記メモリ装置に送出するアドレスを保持するアドレス保持手段と、前記一致検出手段の結果に基づいて、前記メモリ装置へのタイミング信号をコントロールするタイミングコントローラと、該タイミングコントローラの制御下で前記アドレス保持手段に保持されたアドレスを前記メモリ装置へ送出する手段とを備え、前記タイミングコントローラは、メモリアクセス時以外もロウアドレス選択ストローブ信号、カラムアドレス選択ストローブ信号を活性状態にすることを特徴とするメモリコントローラである点で一致している。
　
　ただ、（ｉ）本願発明１においては、ロウアドレスとカラムアドレスは、同じアドレス保持手段に保持され、タイミングコントローラの制御によって、選択手段が、アドレス保持手段に保持されたロウアドレスとカラムアドレスのうちどちらをメモり装置へ送出するかを選択して送出しているのに対して、上記引用刊行物に記載の発明においては、ロウアドレスとカラムアドレスとは別のアドレス保持手段に保持され、メモリ装置へ送出されている点、及び、（ｉｉ）本願発明１においては、ロウアドレス選択ストローブ信号とカラムアドレス選択ストローブ信号が活性状態にされているのは、リフレッシュ時を除く時であるのに対して、引用刊行物に記載の発明には、そのようなことは記載されていない点、で両者は相違している。
　
　よって、上記相違点について検討すると、（ｉ）の点については、ロウアドレスを保持するアドレス保持手段とカラムアドレスを保持するアドレス保持手段とを別に設けて引用刊行物に記載の発明のようにするのと比較して、本願発明１のように、同じアドレス保持手段に保持し、それを選択手段に与えられた選択信号で選択して出力するようにしたところに格別の効果は求められないので上記引用刊行物に記載の発明のようにするか、それとも、本願発明１のようにするかは、当業者が必要に応じて適宜選択実施できた程度のことにすぎないものと認められる。次に、（ｉｉ）の点については、本願発明１は、メモリ装置として何を用いるのか特定していないが、例えばダイナミックＲＡＭのようにリフレッシュが必要なメモリ装置においては、リフレッシュ時には他の動作に優先してリフレッシュ動作を行わなければならないものであり、その時はメモリアクセスができないことは当業者にとって周知の事項であり、（ｉｉ）は、当然のことを述べたものにすぎない。
　
　したがって、本願発明１は、上記引用刊行物に記載の発明から、当業者が容易に発明をすることができたものである。
　
　次に、上記引用刊行物には、高速メモリアクセスとして、「ページアクセスモード」あるいは「スタティックカラムアクセスモード」があることが記載されているので、本願請求項２，３に係る発明も、上記引用刊行物に記載の発明から当業者が容易に発明をすることができたものである。また、上記引用刊行物には、メモリ装置として「ＤＲＡＭ」を用いることが記載されているので、本願請求項４に係る発明も、上記引用刊行物に記載の発明から当業者が容易に発明をすることができたものである。
　
　なお、本願請求項２に係る発明においては、「高速メモリアクセスモードが高速ページモードである」ある旨記載されているが、その前提となっている請求項１に係る発明は、明記はされていないが、「スタティック・カラムモード」を前提としているものと認められるので、請求項２に係る発明は、請求項１に係る発明と矛盾している。」
というものである。
　
Ｃ．審判請求人の応答
　上記拒絶理由に対して、審判請求人からは、その指定期間内に何らの応答もない。
　
Ｄ．当審の判断
　上記の拒絶理由は妥当なものと認められるので、本願は、この拒絶理由によって拒絶すべきものである。
　
Ｅ．むすび
　以上のとおりであるので、本願請求項１〜４に係る発明は、上記引用刊行物に記載の発明から当業者が容易に発明をすることができたものと認められる。したがって、本願請求項１〜４に係る発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。