【手続補正書】
【提出日】平成18年2月28日(2006.2.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有し、
前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイに共通の第２ビット線、第１ビット線をメモリアレイ毎に選択して第２ビット線に接続可能な第１選択回路及び前記第１選択回路の出力と第２ビット線の間に配置したセンスアンプによる階層化ビット線構造を有することを特徴とする半導体集積回路。
【請求項２】  前記センスアンプは隣合う一対のメモリアレイの間に配置された差動センスアンプであり、一対の差動入力は相互に一方の入力が当該一方のメモリアレイで選ばれた第１ビット線からの読み出し信号とされ、相互に他方の入力がリファレンス入力とされることを特徴とする請求項１記載の半導体集積回路。
【請求項３】  前記第２ビット線に入力端子が接続されるメインアンプを有することを特徴とする請求項１記載の半導体集積回路。
【請求項４】  前記メインアンプは隣合う一対の第２ビット線に差動入力が接続される差動アンプであり、一対の差動入力は相互に一方の入力が当該一方の第２ビット線に出力された読み出し信号とされ、他方の入力がリファレンス入力とされることを特徴とする請求項３記載の半導体集積回路。
【請求項５】  前記複数のメモリアレイに共通とされる書き込み用の第３ビット線を有し、前記第３ビット線はメモリアレイに対する並列書き込みビット数に応ずる本数が設けられていることを特徴とする請求項１記載の半導体集積回路。
【請求項６】  メモリアレイ毎に相互に対応する第１ビット線を第３ビット線と接続及び分離可能にする分離回路を有し、読み出し動作において読み出し対象とされるメモリアレイの分離回路は第３ビット線を第１ビット線から分離することを特徴とする請求項５記載の半導体集積回路。
【請求項７】  第３ビット線をデータの外部並列入出力ビット数単位で選択する第２選択回路と、前記第２選択回路で選択された第３ビット線からのベリファイリードデータをセンスするベリファイ用アンプとを有することを特徴とする請求項６記載の半導体集積回路。
【請求項８】  並列された複数のセンスアンプ毎にその並列方向に沿って第１電源配線が設けられ、第１電源配線と離間した位置に当該第１電源配線よりも幅広の第２電源配線が設けられ、夫々の第１電源配線と第２電源配線は第１ビット線方向に敷設された第３電源配線にて複数個所で接続されることを特徴とする請求項１記載の半導体集積回路。
【請求項９】  ２本の第１ビット線毎に１本設けられ前記複数のメモリアレイに共通化された複数の書き込み用の第３ビット線と、
各メモリアレイにおいて１本の第３ビット線を対応する２本の第１ビット線の何れか一方との接続又は双方との分離を選択可能な分離回路と、を有することを特徴とする請求項８記載の半導体集積回路。
【請求項１０】  前記第３電源配線は第１ビット線２本毎にその間に配置される事を特徴とする請求項９記載の半導体集積回路。
【請求項１１】  読み出し動作においてワード線、第１ビット線、分離回路及びセンスアンプの動作を選択する第１アドレスデコーダと、書き込み動作においてワード線及び分離回路の動作を選択する第２アドレスデコーダとを別々に有することを特徴とする請求項６記載の半導体集積回路。
【請求項１２】  前記第１アドレスデコーダ及び第２アドレスデコーダは、連続アドレスに対してセンスアンプを共有するメモリアレイが相違するようにアドレスマッピングを行うアドレスコード論理を有することを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】  読み出し動作において、第１アドレスデコーダはアドレス信号の変化に応答して対応するメモリアレイ毎にアドレスデコード信号と第１ビット線の選択信号を読み出し動作に必要なサイクル数ぶん保持し、アドレス信号の変化に応答して前記センスアンプを遅延動作させることを特徴とする請求項１２記載の半導体集積回路。
【請求項１４】  読み出し動作において、第１アドレスデコーダはアドレス信号で指定されるアドレスと次のアドレスのワード線及び第１ビット線を並列選択すると共に、前記指定されるアドレスと次のアドレスに応ずる夫々のセンスアンプによる第２ビット線の駆動を順次駆動制御とすることを特徴とする請求項１２記載の半導体集積回路。
【請求項１５】  前記半導体基板に前記不揮発性メモリをアクセス可能な中央処理装置を備える事を特徴とする請求項１２記載の半導体集積回路。
【請求項１６】  前記複数のメモリアレイの一部のメモリアレイをデータ領域、残りのメモリアレイを管理領域とし、前記管理領域はデータ領域を書き換えるための書き換えシーケンス制御プログラムの記憶領域とされ、
前記中央処理装置は、前記管理領域から書き換えシーケンス制御プログラムを読み込んで実行し、データ領域の書き換え制御が可能であることを特徴とする請求項１５記載の半導体集積回路。
【請求項１７】  半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリと、前記不揮発性メモリをアクセス可能な中央処理装置とを有し、
前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイの第１ビット線に共通の第２ビット線、及び前記第１ビット線と第２ビット線の間に配置されたセンスアンプによる階層化ビット線構造を有し、前記第２ビット線の本数はメモリアレイに対する並列書き込みビット数よりも少ないことを特徴とする半導体集積回路。
【請求項１８】  前記複数のメモリアレイに共通とされる書き込み用の第３ビット線を有することを特徴とする請求項１７記載の半導体集積回路。
【請求項１９】  メモリアレイ毎に相互に対応する第１ビット線を第３ビット線と接続及び分離可能にする分離回路を有し、読み出し動作において読み出し対象とされるメモリアレイの分離回路は第３ビット線を第１ビット線から分離することを特徴とする請求項１８記載の半導体集積回路。
【請求項２０】  半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有し、
前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイの第１ビット線に共通の第２ビット線、及び前記第１ビット線から読み出されたデータを選択的に増幅して第２ビット線に出力するセンスアンプによる階層化ビット線構造を有することを特徴とする半導体集積回路。
【請求項２１】  コントローラと一つ又は複数の不揮発性メモリとを有し、
前記不揮発性メモリは複数のメモリアレイに分割され、第１グループに属するメモリアレイと、前記第１グループに属するメモリアレイのそれぞれに対応するメモリアレイからなる第２グループのメモリアレイとを有し、
前記コントローラは所定の第１グループの第１メモリアレイに対する第１アクセス動作と、当該第１メモリアレイ及び第１メモリアレイに対応する第２グループの第２メモリアレイとを除く第３メモリアレイに対する第２アクセス動作とを並行して制御可能であることを特徴とする不揮発性メモリ装置。
【請求項２２】  前記第１グループに属するメモリアレイと第２グループの対応するメモリアレイとの間には、複数のセンスアンプを有し、
それぞれのメモリアレイは複数の第１ビット線を有し、第１グループのメモリアレイの第１ビット線と第２グループの対応するメモリアレイの第１ビット線とが前記センスアンプの入力端子に接続され、
前記センスアンプの出力が第２ビット線に接続され、
前記第１ビット線と第２ビット線は読み出し動作に用いられ、書込動作に用いられる第３ビット線を更に有することを特徴とする請求項２１記載の不揮発性メモリ装置。
【請求項２３】  半導体基板に電気的な消去及び書き込みが可能な不揮発性メモリを有し、
前記不揮発性メモリは、複数のメモリアレイの夫々に固有の第１ビット線、複数のメモリアレイの第１ビット線に共通の第２ビット線、複数のメモリアレイに共通の第３ビット線、及び前記第１ビット線から読み出されたデータを選択的に増幅して第１読み出し動作において第２ビット線に出力し、第２読み出し動作において第３ビット線に出力するセンスアンプによる階層化ビット線構造を有することを特徴とする半導体集積回路。
【請求項２４】  前記第１読み出し動作は読み出されたデータを半導体集積回路の外部へ出力するための読み出し動作であり、
前記第２読み出し動作はメモリアレイへのデータの書込において、読み出されたデータに基づいてデータの書込動作又は消去動作を継続するか否かを決定するためのベリファイ読み出し動作であることを特徴とする請求項２３記載の半導体集積回路。
【請求項２５】  前記センスアンプは前記第１ビット線から読み出したデータを増幅し、前記第２ビット線に出力するか前記第３ビット線に出力するかを選択するための選択回路を有し、
前記選択回路は所定の選択信号に基づいて出力先を選択することを特徴とする請求項２３記載の半導体集積回路。
【請求項２６】  センスアンプによる階層化ビット線構造を有する不揮発性メモリを備えた半導体集積回路装置。