【事件の表示】
　平成　２年特許願第　６７０６４号「マイクロプロセッサ、情報処理装置及びそれを用いた図形表示装置」拒絶査定に対する審判事件［平成　３年１１月２８日出願公開、特開平　３−２６８０２４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成２年３月１９日の出願であって、その請求項１に係る発明は、平成１１年７月１４日付け手続補正書、平成１２年６月２３日付け手続補正書、平成１２年１０月４日付け手続補正書、及び平成１３年９月３日付け手続補正書によって補正された明細書の特許請求の範囲の請求項１に記載された次のとおりのもの（以下、「本願発明」という）である。
「複数のレジスタからなるレジスタ群と、該レジスタ群から１つのレジスタを選択するレジスタ選択装置と、選択された前記レジスタ内に格納されたデータの演算を行う複数の演算装置とを有し、各々の前記演算装置の乗算結果の少なくとも一部が前記レジスタ選択装置により選択されたレジスタに格納され、前記レジスタ内の前記データをｍビット毎に分割し、該分割された各ｍビット毎に乗算を実施するための命令を少なくとも１つ有し、選択された前記レジスタ内の分割されたｍビットのデータに対して、演算結果の上位ｍビットをレジスタ内に格納する命令に基づいて乗算結果の上位ｍビットをレジスタ内にｍビット長で格納することを特徴とする情報処理装置。」
　
２．引用文献の記載事項
　これに対して、当審の平成１３年６月２９日付け拒絶理由通知書において引用された本願の出願日前に頒布された刊行物である特開昭６４−７６２２３号公報（以下、「引用文献１」という）には、次の技術事項が記載されている。
（ａ１）「［産業上の利用分野］
　本発明は、ディジタル的に並列乗算を行う乗算回路に関するものである。
　乗算回路を含むマイクロプロセッサあるいは信号処理プロセッサは、音声信号の処理や画像信号の処理に用いられる。」（第１頁右下欄第１９行目−第２頁左上欄第４行目）
（ａ２）「［実施例］
　第２図は本発明の一実施例の構成を示したものであって、第２図は本発明の一実施例の構成を示したものであって、１は部分積生成部、２１〜２２はゲート、３，４は加算器である。またＡは被乗数、Ｂは乗数、Ｃは積を示し、Ｐ１〜Ｐ４は部分積である。
　いま被乗数Ａ、乗数Ｂを上位桁と下位桁に分けたとき、それぞれ（ＡＨ　ＡＬ）、（ＢＨ　ＢＬ）からなるものとする。
　乗算を行う場合には被乗数Ａ、乗数Ｂを部分積生成部１に加え、それぞれの上位桁、下位桁相互間で次のように部分積を生成する。
Ｐ１＝ＡＬ×ＢＬ
Ｐ２＝ＡＨ×ＢＬ
Ｐ３＝ＡＬ×ＢＨ
Ｐ４＝ＡＨ×ＢＨ
　倍精度乗算を行う場合には制御信号として“１”を与えると、ゲート２１、２２が開いて部分積Ｐ１と部分積Ｐ２Ｐ３の下位桁が加算器３に加えられ、部分積Ｐ２、Ｐ３の上位桁と部分積Ｐ４とが、加算器４に入力されてそれぞれ加算される。この際ゲート２２が開くことによって加算器３，４は２段直列に動作し、加算器３で発生したキャリーは加算器４で加算される。このようにして加算器３、４に得られた下位桁ＣＬ、上位桁ＣＨからなる積
Ｃ−ＣＨ ＣＬ
はＡ×Ｂの倍精度乗算結果であることは明らかである。
  次に単精度乗算を行う場合には、制御信号を“０”にするとゲート２１〜２２は全て開き、加算器３，４は独立に動作してそれぞれ部分積Ｐ１、Ｐ４が入力される。このようにして加算器３と４に得られた積の出力ＣＬとＣＨは、それぞれ（ＡＬ×ＢＬ）、（ＡＨ×ＢＨ）の２つの単精度乗算結果であることは明らかである。」（第２頁右下欄第１１行目−第３頁右上欄第６行目）
（ａ３）第２図には「本発明の一実施例の構成を示す図」が記載されている。
　
　以上の記載から、引用文献１には、次の発明が記載されている。
「被乗数Ａ、乗数Ｂを上位桁ＡＨ、ＢＨと下位桁ＡＬ、ＢＬに分け、それぞれの上位桁、下位桁相互間で乗算を行う部分積生成部１を有し、前記部分積生成部１の乗算結果のうちＡＨ×ＢＨとＡＬ×ＢＬをそれぞれ２つの単精度乗算結果Ｃ（上位桁ＣＨ、下位桁ＣＬ）として出力する乗算回路を含むマイクロプロセッサ。」
　
　また、上記拒絶理由通知書において引用された本願の出願日前に頒布された刊行物である特開昭６０−１７５１４２号公報（以下、「引用文献２」という）には、次の技術事項が記載されている。
（ｂ１）「発明の技術分野
　本発明は固定小数点ディジタル演算回路に係り、特に演算結果のビット長を制限する様な場合に所要マシンサイクル数を増加させることなくビット長の制限を実現出来るディジタル演算回路に関するものである。」（第１頁左下欄第１２行目−第１７行目）
（ｂ２）「発明の構成
　上記の目的は本発明によれば、乗数を格納するレジスタ、被乗数を格納するレジスタ、及び前記両レジスタ内容の乗算結果を格納するレジスタ夫々の最上位有効ビット位置を検出し、外部からの桁指定に基づき計算された積のビット長を制限して出力することを特徴とする固定小数点演算に於けるディジタル演算回路を提供することにより達成される。」（第２頁左上欄第１６行目−第２頁右上欄第４行目）
（ｂ３）「第１図においては、乗数、被乗数共に８ビット中に３ビットの有効ビットがあり、解として１６ビットの中から上位有効３ビットの値を得る場合を示している。」（第２頁右上欄第１９行目−第２頁左下欄第２行目）
（ｂ４）第１図には「ビット長に制限のある演算方式の一例」、第３図には「本発明に依る演算結果のビット長を制限する演算方式の一実施例のブロック図」が記載されている。
　以上の記載から、引用文献２には、次の発明が記載されている。
「乗算結果の上位所定ビット長をレジスタに格納する乗算回路。」
　
３．対比
　本願発明と、引用文献１に記載された発明とを対比する。
　引用文献１に記載された発明における「部分積生成部」は複数の部分積を生成する演算を行うものであるから、本願発明の「複数の演算装置」に相当する。引用文献１に記載された発明における「乗算回路を含むマイクロプロセッサ」は、本願発明の「情報処理装置」に相当する。
　引用文献１に記載された発明における「被乗数Ａ、乗数Ｂ」は、マイクロプロセッサが乗算を行う前にレジスタ内に格納されており、「乗算結果Ｃ」は、マイクロプロセッサが乗算を行った後、レジスタに格納されることは明らかである。
　また、引用文献１に記載された発明における「部分積生成部」は、被乗数Ａ、乗数Ｂを上位桁ＡＨ、ＢＨと下位桁ＡＬ、ＢＬに分け、それぞれの上位桁、下位桁相互間で乗算を行うものであり、また、この乗算はマイクロプロセッサの命令により行われることは明らかであるから、本願発明の「レジスタ内の前記データをｍビット毎に分割し、該分割された各ｍビット毎に乗算を実施するための命令を少なくとも１つ有」するものである。
　したがって、本願発明と引用文献１に記載された発明とは次の一致点及び相違点を有する。
（一致点）
　「レジスタ内に格納されたデータの演算を行う複数の演算装置を有し、各々の前記演算装置の乗算結果の少なくとも一部がレジスタに格納され、前記レジスタ内の前記データをｍビット毎に分割し、該分割された各ｍビット毎に乗算を実施するための命令を少なくとも１つ有し、前記レジスタ内の分割されたｍビットのデータに対する乗算結果をレジスタ内に格納することを特徴とする情報処理装置。」
　
（相違点１）
　本願発明は、「複数のレジスタからなるレジスタ群と、該レジスタ群から１つのレジスタを選択するレジスタ選択装置」を有し、このレジスタ選択装置がレジスタを選択するのに対し、引用文献１に記載された発明には、そのような構成がない点。
（相違点２）
　本願発明は、「演算結果の上位ｍビットをレジスタ内に格納する命令に基づいて乗算結果の上位ｍビットをレジスタ内にｍビット長で格納する」ものであるのに対し、引用文献１に記載された発明は、単に乗算結果をレジスタ内に格納するものである点。
　
４．当審の判断
　そこで、各相違点について検討する。
（相違点１）について
　複数のレジスタからなるレジスタ群と、該レジスタ群から１つのレジスタを選択するレジスタ選択装置を有し、このレジスタ選択装置により選択されたレジスタのデータの演算を行う情報処理装置は、本願出願前に周知の技術（例えば、特開平１−２７７９５０号公報、特開昭６１−２９２７４１号公報等、参照）であるから、引用文献１に記載された発明においても、上記周知のレジスタ選択装置を備え、レジスタ群から選択したレジスタのデータの演算を行うようにすることは、当業者が設計上適宜なし得た事項である。
（相違点２）について
　引用文献２には、乗算結果の上位所定ビット長をレジスタに格納する乗算回路が記載されているから、引用文献１に記載された発明においても、乗算回路を、引用文献２に記載された発明のように、乗算結果の上位所定ビットをレジスタ内に所定ビット長で格納するものとすることは当業者が容易に想到できたものである。その場合、所定の処理を演算回路により行うこと、及び、命令を用いて処理を行うこと自体はいずれも本願出願前に周知の技術であるから、乗算結果の格納を単に命令に基づいて行うことは当業者が適宜なし得た事項である。
　
５．むすび
　したがって、請求項１に係る発明は、引用文献１、引用文献２に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。