【事件の表示】
　平成　５年特許願第２８５１４６号「計算機システム」拒絶査定に対する審判事件［平成　７年　６月　２日出願公開、特開平　７−１４１２２８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成５年１１月１５日の出願であって、その請求項１に係る発明は、平成１０年８月２１日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された次のとおりのものである。
「【請求項１】制御対象に対するデータ入出力を行うとともにデータ入出力中に生ずるエラーの検出を行う入出力インタフェースと、それぞれが前記制御対象を制御する制御プログラムを有し前記入出力インタフェースを介して前記制御対象のアクセスを行う各プロセッサとを備えた計算機システムにおいて、前記入出力インタフェースは、前記各プロセッサのそれぞれに対応した各エラーレジスタと、制御対象のアクセス時に発生したエラーに関する情報をアクセス要求元のプロセッサに対応した前記エラーレジスタに設定するエラーレジスタ登録部とを備えたことを特徴とする計算機システム。」
２．引用例の記載
　これに対して、当審で通知した拒絶の理由に引用した特開平１−３０９１６３号公報（以下「引用例１」という。）、特開昭５７−１２７９９９号公報（以下「引用例２」という。）には、下記の事項が記載されている。
　上記引用例１には、「本発明は・・・マルチＣＰＵシステムにおける入出力装置障害情報更新方式に関する。」（第１頁左下欄第１２行〜第１４行）こと、「第１図は本発明によるマルチＣＰＵシステムにおける入出力装置障害情報更新方式の一実施例を示すブロック図である。同図において入出力装置障害情報更新方式は、第１及び第２のＣＰＵ３１および３２，ラインプリンタ制御部３３，ラインプリンタ３４，システムバス３５，障害情報テーブル１１および２１，障害情報更新プログラム１２および２２，システム初期化プログラム１３および２３，利用者プログラム１５および２５，入出力サービス１６および２６，データ管理１７および２７を有している。本発明によるマルチＣＰＵシステムにおける入出力装置障害情報更新方式に基づく処理は、「初期化」及び「入出力装置解放」の２つの処理に大別される。」（第２頁左下欄第９行〜右下欄第３行）こと、「次に「入出力解放」について第３図を用いて説明する。同図において利用者プログラム１５はラインプリンタ３４にデータを出力する為に、データ管理１７に対して出力要求３１３を発行する。データ管理１７は物理出力を行う為に入出力サービス１６に対して出力要求３１９を発行する。入出力サービス１６は出力要求３１９から指定されたラインプリンタ制御部３３を選択し、利用プログラム１５で指定された出力データの内容をラインプリンタ制御部３３を通してラインプリンタ３４に出力する（３３１，３３２）。この時、ラインプリンタ３４でアラームになる障害が発生した場合、入出力サービス１６はラインプリンタ３４とラインプリンタ制御部３３を通して障害情報を知る（３３３，３３４）。その後、入出力サービス１６はデータ管理１７に対してエラー通知３２０を行うと同時に、障害情報更新プログラム１２に対してラインプリンタ３４の障害情報の通知要求３１８を行う。障害更新プログラム１２は通知されたラインプリンタの障害情報を障害テーブル１１に設定する（３１２）。データ管理１７は入出力サービス１６からのエラー通知３２０を利用者プログラム１５に対して返す（３１４）。利用者プログラム１５はエラー通知３１４からデータ管理１７に対してラインプリンタ３４の解放要求３１５を行う。」（第３頁右上欄第４行〜左下欄第１０行）ことが記載されている。
　以上のように、上記引用例１には、第１及び第２のＣＰＵ３１，３２がシステムバス３５を介してラインプリンタ制御部３３、ラインプリンタ３４に接続されたマルチＣＰＵシステムにおける入出力装置障害情報方式において、第１のＣＰＵ３１の利用者プログラム１５がラインプリンタ３４にデータを出力しているとき、ラインプリンタ３４で障害が発生すると、入出力サービス１６はラインプリンタ３４とラインプリンタ制御部３３を通して障害情報を知り、障害情報更新プログラム１２によりこの障害情報を障害情報テーブル１１に設定することが記載されている。
　上記引用例２には、「本発明は、記憶装置、特に多重プロセッサにより共有され、かつ適切にエラー・ステータスを転送できる記憶装置に関するものである。」（第１頁右下欄第６行〜第８行）こと、「通常、記憶装置内では、書き込み、読み出し動作に際してはチェックを行い、エラーが発生した場合にはエラー・レジスタにその内容を書き込むとともに、プロセッサに対してエラー報告を行い、その後ログ・アウト情報を送出する。・・・従来、記憶装置におけるエラー・ステータスの転送方法としては、第１図（ａ）に示すように、エラーを検出したメモリ・サイクル（ｔ）内でエラー報告とともにエラー・ステータスも転送する第１の方法と、第１図（ｂ）に示すように、エラー・ステータスを記憶装置内に一時記録しておき、エラー報告後、エラー・ステータスの転送指令がプロセッサから送られてきたときエラー・ステータスを転送する第２の方法が用いられている。これは、第２図に示すように、多重プロセッサにより共有される記憶装置２においても、全く同じ方法で実施される。」（第１頁右下欄第９行〜第２頁左上欄第１４行）こと、「第２の方法では、エラー・ステータス転送指令のトリガとなるエラー報告は複数回行われたにもかかわらず、記憶装置内には一種類のエラー・ステータスしか記録されていないため、複数回のエラー報告がそれぞれ異なったプロセッサに発行された場合には、記録されたエラー・ステータスをどのプロセッサに転送するか制御できなくなり、プロセッサは有効なエラー情報を全く入手できなくなる。」（第２頁左下欄第１８行〜右下欄第６行）こと、「本発明の目的は、・・・多重プロセッサにより共有される記憶装置において、１つのプロセッサに集中して、あるいは異なるプロセッサに分散して、複数回のエラーが検出された場合およびエラー検出時のトレース情報が多量である場合でも、それぞれエラー報告に対応付けて、正確にエラー・ステータス情報を所定のプロセッサに転送できる記憶装置を提供することにある。」（第３頁左上欄第５行〜１３行）こと、「第３図に示す記憶装置２０は、２台のプロセッサ１０，１１にそれぞれエラー報告信号１１０，１１１とエラー・ステータス・レジスタ（以下ＥＳＲ）識別ビット１２０，１２１を送出するためのエラー報告回路１３，複数個のレジスタからなるＥＳＲ群１８，ＥＳＲ書き込み選択信号１５を送ってＥＳＲ群１８の中の１つを選択し書き込みを制御するＥＳＲ制御回路１４，およびＥＳＲ群１８の各レジスタ（ＥＳＲ０〜３）に対する書き込みを実行するＥＳＲ書き込み回路１６を具備している。・・・いま、プロセッサ１０からの要求により起動されたメモリ・サイクルで最初にエラーが検出された場合、記憶装置２０は次のような順序で動作する。記憶装置２０ではまずエラー信号によってＥＳＲ制御回路１４が起動される。最初のエラー発生であるため、ＥＳＲ群１８内の全レジスタは空き状態であり、ＥＳＲ制御回路１４は０番目のレジスタ（ＥＳＲ０）を選択するようにＥＳＲ書き込み選択信号１５を発生する。一方、エラー報告回路１３は、エラー信号とＥＳＲ書き込み選択信号１５が入力すると、エラー信号からプロセッサ１０に対するエラー報告信号１１０を発生するとともに、ＥＳＲ書き込み選択信号１５からプロセッサ１０に対するＥＳＲ識別ビット１２０を発生し、ＥＳＲ群１８のレジスタ（ＥＳＲ０）にエラー・ステータスが記録されたことをプロセッサ１０に報告する。一方、ＥＳＲ書き込み回路１６は、ＥＳＲ書き込み選択信号１５の入力により、書き込み信号１７０を発生してエラー・ステータス情報を０番目のレジスタ（ＥＳＲ０）に書き込む。・・・自分自身あるいは他方のプロセッサ１１から記憶装置２０に要求が送出され、その要求で起動されたメモリ・サイクルでエラーが検出された場合には、前述と同じように、ＥＳＲ制御回路１４，ＥＳＲ書き込み回路１６の制御によりＥＳＲ群１８内の空きレジスタに順次エラー・ステータスを記録するとともに、エラー報告回路１３からエラー報告信号１１０または１１１とＥＳＲ識別ビット１２０または１２１をプロセッサ１０または１１に送出する。・・・このようにして、１つのエラー・ステータスの転送中に別のエラーが発生したとき、あるいは連続してエラーが発生したときでも、複数個のレジスタ（ＥＳＲ０〜３）の空いているうちの若番から順にエラー・ステータスを記録していくので、有効な全てのエラー情報を確実にプロセッサに転送することができる。第３図では、プロセッサが２台の場合を示しているが、エラー報告信号１１０，１１１・・・、ＥＳＲ識別ビット１２０，１２１，・・・等を各プロセッサ単位に増設することにより、３台以上の場合にも簡単に拡張することができる。また、ＥＳＲ識別ビット１２０，１２１を転送する時刻は、エラー報告１１０，１１１と同時に送る必要はなく、エラー報告との対応付けが可能な範囲内で任意の時刻に送ることができる。また、ＥＳＲ群１８のレジスタ数についても、２個以上であれば任意の数に設定できる。」（第３頁右上欄第１８行〜第４頁右上欄第１２行）ことが記載されている。
　以上のように、上記引用例２には、１つのプロセッサに集中して、あるいは異なるプロセッサに分散して、複数回のエラーが検出された場合およびエラー検出時のトレース情報が多量である場合でも、それぞれエラー報告に対応付けて、正確にエラー・ステータス情報を所定のプロセッサに転送できるようにするため、多重プロセッサにより共有される記憶装置において、記憶装置内に複数のエラー記録用のレジスタを設けて複数のプロセッサからのエラー・ステータスを該複数のレジスタのうち空いているレジスタに記録すること、該複数のレジスタは任意の数に設定できることが記載されている。
３．対比・判断
　本願の請求項１に係る発明（以下「前者」という。）と上記引用例１に記載の発明（以下「後者」という。）とを比較する。
　後者の「マルチＣＰＵシステムにおける入出力装置障害情報方式」も計算機システムということができるので、両者は計算機システムであって、後者のラインプリンタ制御部３３は、「入出力サービス１６はラインプリンタ３４とラインプリンタ制御部３３を通して障害情報を知る」という記載からみて、前者の「入出力インタフェース」に対応し、後者の「ラインプリンタ３４」「利用者プログラム１５」は、それぞれ前者の「制御対象」「制御プログラム」に対応するので、
　両者は、制御対象に対するデータ入出力を行うとともにデータ入出力中に生ずるエラーの検出を行う入出力インタフェースと、それぞれが前記制御対象を制御する制御プログラムを有し前記入出力インタフェースを介して前記制御対象のアクセスを行う各プロセッサとを備えた計算機システムである点で一致し、
　前者が、「前記入出力インタフェースは、前記各プロセッサのそれぞれに対応した各エラーレジスタと、制御対象のアクセス時に発生したエラーに関する情報をアクセス要求元のプロセッサに対応した前記エラーレジスタに設定するエラーレジスタ登録部」を備えているのに対し、後者はそれらを備えていない点で相違している。
　次に、上記相違点について検討する。
　上記引用例２には、複数回のエラーが検出された場合、それぞれエラー報告に対応付けて、正確にエラー・ステータス情報を所定のプロセッサに転送できるようにするため、多重プロセッサにより共有される記憶装置において、記憶装置内に複数のエラー記録用のレジスタを設けて複数のプロセッサからのエラー・ステータスを該複数のレジスタのうち空いているレジスタに記録すること、及び該複数のレジスタは任意の数に設定できることが記載されている。
　また、複数個のレジスタを複数のプロセッサにそれぞれ対応づけて利用することは例えば特開昭６３−１３３２５７号公報、特開平４−２９９４４０号公報（段落０００３を参照。）にみられるように周知である。
　そうすると、上記引用例２の技術思想を後者のラインプリンタ制御部３３に適用しようとする際に、上記周知技術を考慮して、上記引用例２のエラー記録用の複数のレジスタを複数のプロセッサにそれぞれ対応づけて用いるようにすることは当業者が当然考える程度の設計変更と認められるから、後者のラインプリンタ制御部３３に、複数回のエラーが検出された場合、それぞれエラー報告に対応付けて、正確にエラーに関する情報を所定のプロセッサに転送できるようにするため、前記各プロセッサのそれぞれに対応した各エラーレジスタと、制御対象のアクセス時に発生したエラーに関する情報をアクセス要求元のプロセッサに対応した前記エラーレジスタに設定するエラーレジスタ登録部を備えるようにすることは当業者が容易に推考し得ることである。
　なお、請求人は、意見書で、（１）本願発明は、ＩＯインタフェースでのエラー発生をエラーレジスタを利用してプロセッサ側に伝えるもので、発生タイミング・利用データ等が異なると共に、引用文献１にはＩＯインタフェースに相当すると記載されているラインプリンタ制御部の動作が何ら記載されていない、（２）本願発明は、システムバスに流れるデータフォーマットにプロセッサ等のスロット番号までを含めることで、プロセッサからのアクセスに同期して、ＩＯインタフェースにあるエラーレジスタをプロセッサ単位に一義的に決めることが可能な構成としている、（３）引用文献２では複数のプロセッサでエラー発生し、その抑止処理が間に合わなかった場合には、それぞれのプロセッサが複数のエラーレジスタを確保することとなり、エラー発生した複数のプロセッサの中にはエラーレジスタの空きが無い場合が発生し、上書きするか、処理を待たすということになると主張している。
　しかしながら、（１）上記３．で検討したように引用例１のラインプリンタ制御部に本願発明のような構成を備えることは容易である。（２）この主張は、本願の特許請求の範囲の請求項１の記載に基づかないものである。（３）引用例２には、該複数のレジスタは任意の数に設定できることが記載されており、エラー処理に十分な数のレジスタを備えることは当然のことである。したがって、これらの主張は採用できない。
　また、本願請求項１に係る発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
４．むすび
　以上のとおりであるから、本願の請求項１に係る発明は、上記引用例１、２に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。