【事件の表示】
　上記当事者間の特許第２７１７１１１号発明「送信ゲート直列マルチプレクサ」の特許無効審判事件について、次のとおり審決する。
【結　論】
　特許第２７１７１１１号の請求項１〜１５に係る発明についての特許を無効とする。
　審判費用は、被請求人の負担とする。
【理　由】
　１．手続の経緯
　本件特許第２７１７１１１号の請求項１〜１５に係る発明は、平成４年３月６日に特許出願（優先権主張１９９１年３月１５日、米国）したものであって、平成９年１１月１４日に特許の設定登録がなされ、その後、特許異議申立がなされ、その審理において、平成１１年５月６日付け訂正請求書による明細書の訂正が認められたものである。
　これに対して、請求人より平成１１年８月１３日に本件無効審判が請求され、平成１２年３月２８日付けの訂正請求書により明細書の訂正請求がなされた後、訂正拒絶理由が通知され、該訂正拒絶理由に対して意見書が提出された。
　　
　２．当事者適格
　被請求人からの、本件審判請求は、本件審判請求をすることについて請求の利益があるのか否か不明であり、不適法なものとして却下されるべきである、との主張に対し、 請求人は、（ア）本件特許発明の属する技術分野で事業をしており、本件特許により事業活動に支障が生じるおそれがあること、（イ）本件特許は、請求人が米国で特許侵害訴訟を提起（甲第９号証）された米国特許（甲第１０号証）に対応するものであり、この訴訟で特許侵害であると主張されている対象物は、日本国内で製造販売しているＲＩＳＣマイクロプロセッサＳＨ−３、ＳＨ−４（甲第１１号証参照）であり、請求人は、被請求人から、本件特許権侵害を主張される可能性があるので、本件審判請求をすることについての請求の利益がある、と主張している。そして、当該請求人の主張からみて、請求人が、本件審判請求をすることについて請求の利益があることは明らかであり、被請求人の、本件審判請求は、不適法なものとして却下されるべきであるとする主張は採用できない。
　
　３．訂正の内容
　被請求人は平成１２年３月２８日に訂正請求書を提出して訂正を求めた。
　当該訂正の内容は、本件特許発明の明細書及び図面を訂正請求書に添付した訂正明細書及び図面のとおりに訂正しようとするものである。すなわち、特許請求の範囲の請求項１、２、１２を、下記の如く下線が付加された部分の構成を付加して、請求項の記載を訂正するものである。
［請求項１］
　複数の入力信号のうちの１つを選択する直列マルチプレクサ回路であって、
３またはそれ以上の直列接続された２入力１出力マルチプレクサ回路からなり、各マルチプレクサ回路はそれぞれ第１および第２の入力端子と出力端子と
ユニークな制御信号が入力されるように制御された
　上記第１のマルチプレクサ回路の出力端子が、次に隣接する第２のマルチプレクサ回路の入力端子の１つ接続され、上記第１のマルチプレクサ回路を介して該第１のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された１つの信号が上記第２のマルチプレクサ回路の入力端子に（入力信号として）供給されるようになっているとともに、該第２のマルチプレクサ回路の他方の入力端子は、他の入力信号が入力されるようになっており、
　上記第２のマルチプレクサ回路の出力端子が、次に隣接する第３のマルチプレクサ回路の入力端子の１つ接続され、上記第２のマルチプレクサ回路を介して該第２のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された１つの信号が上記第３のマルチプレクサ回路の入力端子に入力信号として供給されるようになっているとともに、該第２のマルチプレクサ回路の他方の入力端子は、他の入力号が入力されるようになっており、
　それにより、直列に連続して接続されたマルチプレクサ回路のそれぞれが、前段のマルチプレクサ回路の出力か入力信号の１つかを選択することを特徴とする直列マルチブレクサ回路。
［請求項２］
　Ｎ−１の２進制御信号の状態に応じて、Ｎ（ここで、Ｎは４以上の整数）の入力変数信号の１つを最終出力信号として選択する直列マルチプレクサ回路であって、この直列マルチプレクサ回路は、
　Ｎ−１の２入力１出力のマルチプレクサ回路であって、各マルチプレクサ回路は、１対の入力端子と制御端子と出力端子とを有しており、
　上記各制御端子は
ユニークな
　第１のマルチプレクサ回路の第１の入力端子を除く各第１の入力端子は、前段のマルチプレクサ回路の出力端子に接続され、
　各第２の入力端子は、それぞれ入力変数の１つを入力する様に接続され、
　上記第１のマルチプレクサ回路の第１の入力端子は、入力変数の最初の１つを入力する様に接続され、それにより最終のマルチプレクサの出力端子が、入力変数信号の内の１つを選択された最終出力信号として出力することを特徴とする直列マルチプレクサ回路。
［請求項１２］
　Ｎ（ここで、Ｎは４以上の整数）の入力変数信号の内から１つを最終出力信号として選択する方法であって、
　直列に接続されたＮ−１の２入力１出力マルチプレクサ回路を設ける工程と、
　Ｎ−１のユニークな制御信号であって、各制御信号が１つの２入力１出力マルチプレクサ回路に限定されたものを提供する工程と、
　上記複数のマルチプレクサ回路の第１段において、第１および第２の入力変数の内の１つを第１段のマルチプレクサ回路の出力信号として選択する工程と、
　上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の１つのいずれか１つをマルチプレクサ出力信号として選択する工程と、
　上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の１つのいずれか１つを最終出力信号として選択する工程と、を有し、
　前記複数のマルチプレクサ回路のそれぞれを前記制御信号のそれぞれ１つで制御し、それによって制御されるマルチプレクサに対する制御信号のそれぞれにおけるロードを制限する
　
　４．訂正の適否についての判断
　（１）訂正の目的
　　ア．前記請求項１の訂正は、制御端子へ入力される制御信号の性質を限定するものであり、係る訂正は、特許請求の範囲の減縮を目的としてなされたものである。
　　イ．前記請求項２の訂正は、２進制御信号の性質を限定するものであり、係る訂正は、特許請求の範囲の減縮を目的としてなされたものである。
　　ウ．前記請求項１２の訂正は、Ｎ−１の出力マルチプレクサ回路が必要とする制御信号について限定するものであり、係る訂正は、特許請求の範囲の減縮を目的としてなされたものである。
　よって、前記訂正は、平成６年改正法附則第６条第１項の規定によりなお従前の例とされる平成６年改正法による改正前の特許法第１３４条第２項ただし書第１号を目的としてなされたものである。
　（２）独立特許要件
　前記訂正が、平成６年改正法附則第６条第１項の規定によりなお従前の例とされる平成６年改正法による改正前の特許法第１３４条第２項ただし書第１号を目的としてなされたものであるので、次に、本件訂正明細書請求項１〜１５に係る発明が、出願の際独立して特許を受けることができるか否かについて検討する。
　　　ア．訂正発明
　訂正明細書及び図面の記載からみて、本件訂正明細書請求項１〜１５に係る発明（以下、各々「訂正第１発明」〜「訂正第１５発明」という。）は、訂正明細書請求項１〜１５に記載された下記のとおりのものである。
　なお、各請求項の記載における（Ａ）等の記号は、下記４．、（２）、ウ．比較・判断、において（構成）要件を示すためのものであり、また、下線の記号は、訂正部分を示すものであり、いずれも発明の構成ではない。更に、引用請求項の記載（構成）は、下記４．、（２）、ウ．比較・判断のために行を改めて記載してあるが、改行により、発明の構成が変わるものではない。
［請求項１］
（Ａ）複数の入力信号のうちの１つを選択する直列マルチプレクサ回路であって、
（Ｂ１）３またはそれ以上の直列接続された２入力１出力マルチプレクサ回路からなり、
（Ｃ）各マルチプレクサ回路はそれぞれ第１および第２の入力端子と出力端子と
ユニークな制御信号が入力されるように制御された
（Ｄ）上記第１のマルチプレクサ回路の出力端子が、次に隣接する第２のマルチプレクサ回路の入力端子の１つ接続され、上記第１のマルチプレクサ回路を介して該第１のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された１つの信号が上記第２のマルチプレクサ回路の入力端子に（入力信号として）供給されるようになっているとともに、該第２のマルチプレクサ回路の他方の入力端子は、他の入力信号が入力されるようになっており、
（Ｅ）上記第２のマルチプレクサ回路の出力端子が、次に隣接する第３のマルチプレクサ回路の入力端子の１つ接続され、上記第２のマルチプレクサ回路を介して該第２のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された１つの信号が上記第３のマルチプレクサ回路の入力端子に入力信号として供給されるようになっているとともに、該第２のマルチプレクサ回路の他方の入力端子は、他の入力号が入力されるようになっており、
（Ｆ）それにより、直列に連続して接続されたマルチプレクサ回路のそれぞれが、前段のマルチプレクサ回路の出力か入力信号の１つかを選択することを特徴とする直列マルチブレクサ回路。
［請求項２］
（Ｇ）Ｎ−１の２進制御信号の状態に応じて、Ｎ（ここで、Ｎは４以上の整数）の入力変数信号の１つを最終出力信号として選択する直列マルチプレクサ回路であって、各マルチプレクサ回路は、
　Ｎ−１の２入力１出力のマルチプレクサ回路であって、各マルチプレクサ回路は、１対の入力端子と制御端子と出力端子とを有しており、
　上記各制御端子は
ユニークな
（Ｈ）第１のマルチプレクサ回路の第１の入力端子を除く各第１の入力端子は、前段のマルチプレクサ回路の出力端子に接続され、
　各第２の入力端子は、それぞれ入力変数の１つを入力する様に接続され、
　上記第１のマルチプレクサ回路の第１の入力端子は、入力変数の最初の１つを入力する様に接続され、それにより最終のマルチプレクサの出力端子が、入力変数信号の内の１つを選択された最終出力信号として出力することを特徴とする直列マルチプレクサ回路。
［請求項３］
（Ｉ）マルチプレクサ回路であって、
　第１および第２の信号入力端子と制御入力端子と出力端子とを有する第１段マルチプレクサ回路と、
　第１および第２の信号入力端子と制御入力端子と出力端子とを有する第２段マルチプレクサ回路と、第１および第２の信号入力端子と制御入力端子と出力端子とを有する第３段マルチプレクサ回路と、を備え、
　上記第１段マルチプレクサ回路の第１および第２の信号入力端子が、それぞれ第１および第２の入力変数を入力する様に接続され、
　上記第１段マルチプレクサ回路の制御入力端子が、第１の制御信号を入力する様に接続され、
　上記第２段マルチプレクサ回路の入力端子の１つが、上記第１段マルチプレクサ回路の出力端子に接続され、
　上記第２段マルチプレクサ回路の他の入力端子が第３の入力変数を入力する様に接続され、
　上記第２段マルチプレクサ回路の制御入力端子が、第２の制御信号を入力する様に接続され、
　上記第３段マルチプレクサ回路の信号入力端子の１つが、上記第２段マルチプレクサ回路の出力端子に接続され、
　上記第３段マルチプレクサ回路の信号入力端子の他の１つが、第４の入力変数を入力する様に接続され、
　上記第３段マルチプレクサ回路の制御入力端子が、第３の制御信号を入力するように接続され、
　これにより、４入力１出力直列マルチプレクサ回路が形成されることを特徴とするマルチプレクサ回路。
［請求項４］
（Ｊ）さらに、第１および第２の信号入力端子と制御入力端子と出力端子とを有する第４段マルチプレクサ回路を備え、
　上記第４段マルチプレクサ回路の信号入力端子の１つが、第３段マルチプレクサ回路の出力端子に接続され、
　上記第４段マルチプレクサ回路の入力端子の他の１つが、第５の入力変数を入力する様に接続され、
上記第４段マルチプレクサ回路の制御入力端子が、第４の制御信号を入力する様に接続され、
　これにより、５入力１出力の直列マルチプレクサ回路が形成される
ことを特徴とする請求項３に記載のマルチプレクサ回路。
［請求項５］
（Ｋ１）上記各段のマルチプレクサ回路が、送信ゲートマルチプレクサＴＧＭ 回路を有している
ことを特徴とする請求項１、２、３または４に記載のマルチプレクサ回路。
［請求項６］
（Ｌ）各ＴＧＭ 回路が、１対の送信ゲートからなる
ことを特徴とする請求項５に記載のマルチプレクサ回路。
［請求項７］
（Ｍ）各送信ゲートが、バストランジスタからなる
ことを特徴とする請求項６に記載のマルチプレクサ回路。
［請求項８］
（Ｎ）各送信ゲートが、１対のコンプメンタリートランジスタからなる
ことを特徴とする請求項６に記載のマルチプレクサ回路。
［請求項９］
（Ｏ１）さらに、上記信号入力端子　の少なくとも１つに接続されたバッファ回路を有する
ことを特徴とする請求項５に記載のマルチプレクサ回路。
［請求項１０］
（Ｐ）上記マルチプレクサ回路の少なくとも１つが、１対の送信ゲートを有しており、上記１つのマルチプレクサ回路の制御端子が、上記１対の送信ゲートの最初の１つに直接に接続されると共に、他の送信ゲートにインバータを介して接続され、上記１対の送信ゲートがコンプリメンタリー形式で制御される
ことを特徴とする請求項１、２、３または４に記載のマルチプレクサ回路。
［請求項１１］
（Ｂ２）上記各マルチプレクサ回路が、２入力１出力マルチプレクサである
ことを特徴とする請求項３ないし１０のいずれかに記載のマルチプレクサ回路。
［請求項１２］
（Ｑ）Ｎ（ここで、Ｎは４以上の整数）の入力変数信号の内から１つを最終出力信号として選択する方法であって、
　直列に接続されたＮ−１の２入力１出力マルチプレクサ回路を設ける工程と、　
Ｎ−１のユニークな制御信号であって、各制御信号が１つの２入力１出力マルチプレクサ回路に限定されたものを提供する工程と、
　上記複数のマルチプレクサ回路の第１段において、第１および第２の入力変数の内の１つを第１段のマルチプレクサ回路の出力信号として選択する工程と、　
　上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の１つのいずれか１つをマルチプレクサ出力信号として選択する工程と、
　上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の１つのいずれか１つを最終出力信号として選択する工程と、を有し、
　前記複数のマルチプレクサ回路のそれぞれを前記制御信号のそれぞれ１つで制御し、それによって制御されるマルチプレクサに対する制御信号のそれぞれにおけるロードを制限する
［請求項１３］
（Ｋ２）上記各マルチプレクサ回路がＴＧＭ 回路を有する
　ことを特徴とする請求項１２に記載の方法。
［請求項１４］
（Ｒ）さらに、Ｎ−１の制御信号を備え、その制御信号の対応する１つによって各ＴＧＭ回路を制御し、それにより、１つの ＴＧＭ 回路に対する各制御信号のロードを制限する
ことを特徴とする請求項１３に記載の方法。
［請求項１５］
（Ｏ２）さらに、上記信号入力端子を緩衝する
ことを特徴とする請求項１３に記載の方法。　　　　　
　　イ．訂正拒絶理由で引用された甲各号証記載の発明
　　（ア）甲第２号証（特開平１−２４４５３１号公報）記載の発明
　甲第２号証（公報）２０頁の第１１図（ａ）には、下位桁からの桁上げが”１”のときのブロック先見桁上げ発生回路、甲第２号証９頁右上欄第１８行目〜左下欄第２０行目には、第１１図（ａ）の説明が記載されている。これら記載からみて、甲第２号証には、下記記ａ．〜ｆ．において示す事項が記載されている。
　ａ．甲第２号証第１１図（ａ）及び甲第２号証９頁右上欄第１８行目〜左下欄第２０行目には、ＣＭＯＳ（相補形ＭＯＳ）構成のトランスファーゲート（以下、ＴＧ１〜４と区別するため「ＣＭＯＳ回路」という。）を各１対用いたトランスファゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４を有する回路（以下、「トランスファゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４」という。）を直列に接続した回路が示されている。
　第１１図（ａ）の回路では、各トランスファーゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４が、２つの入力端子と出力端子を有することは自明のことであり、
　第１１図（ａ）の回路には、
　トランスファゲートＴＧ１の一方の入力端子にはインバータを介して信号ＢＰ３が、他方の入力端子にはインバータを介して信号ＢＧ３が供給されており、また、１対のＣＭ○Ｓ回路の導通を制御するための信号として信号ＢＰ３およびその反転信号が供給され、
　トランスファゲートＴＧ２の一方の入力端子にはインバータを介してトランスファゲートＴＧ１の出力が、他方の入力端子には信号ＢＧ７が供給され、また、１対のＣＭＯＳ回路の導通を制御するための信号として信号ＢＰ７およびその反転信号が供給され、
　トランスファゲートＴＧ３の一方の入力端子にはインバータを介してトランスファゲートＴＧ２の出力が、他方の入力端子にはインバータを介して信号ＢＧ１１が供給され、また、１対のＣＭＯＳ回路の導通を制御するための信号として信号ＢＰ１１およびその反転信号が供給され、
　トランスファゲートＴＧ４の一方の入力端子にはトランスファゲートＴＧ３の出力が、他方の入力端子にはインバータを介して信号ＢＧ１５が供給され、また、１対のＣＭＯＳ回路の導通を制御するための信号として信号ＢＰ１５およびその反転信号が供給されおり、トランスファゲートＴＧ４の出力はインバータを介して取り出される、ことが記載されている。
　ｂ．ここで、第９頁右上欄第１８行目〜同頁右下欄第１１行目には「−−−ＢＰ３，ＢＰ７，ＢＰｌｌ，ＢＰ１５は−−−ブロック先見桁上げ制御信号であり、−−−また、ＢＧ３，ＢＧ７，ＢＧ１１，ＢＧ１５は−−−ブロック先見桁上げ発生信号であり、」と記載されていることから、ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５は、ブロック先見桁上げ制御信号というトランスファーゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４を制御する制御信号であり、各々が２進の論理信号であることは言うまでもない。
　ｃ．ここで、第１１図（ａ）の回路において、トランスファゲートＴＧ１において、ＢＰ３が正論理で “１”である場合、上側のＣＭＯＳ回路が導通となり、下側のＣＭＯＳ回路が非導通し、トランスファゲートＴＧ１の出力にはＢＰ３の反転信号のみが取り出され、逆に、ＢＰ３が正論理で “０”である場合、上側のＣＭＯＳ回路が非導通し、下側のＣＭＯＳ回路が導通となり、トランスファゲートＴＧ１の出力にはＢＧ３の反転信号のみが取り出される。このことから、トランスファゲートＴＧ１はＢＰ３の反転信号かＢＧ３の反転信号いずれか１つのみがその出力に取り出されているので、トランスファゲートＴＧ１は２入力１出力のマルチプレクサを構成し、以下、説明が重複するので詳細な言及を行わないが、各トランスファゲートＴＧ２、３および４はトランスファゲートＴＧ１と同様にそれぞれ２入力１出力のマルチプレクサを構成していることは、第１１図（ａ）の回路において自明のことである。
　ｄ．ここで、トランスファゲートＴＧ１の出力がインバータを介してトランスファゲートＴＧ２の一方の入力端子に結合され、トランスファゲートＴＧ２の出力がインバー夕を介してトランスファゲートＴＧ３の一方の入力端子に結合され、トランスファゲートＴＧ３の出力がトランスファゲートＴＧ４の一方の入力端子に結合され、トランスファゲートＴＧ４の出力が最終的な出力となっているので、第１１図（ａ）に示された回路全体は、各トランスファーゲートＴＧ１、２入力１出力のマルチプレクサを４段直列接続した５入力１出力のマルチプレクサ回路を構成していることになる。
　すなわち、第１１図（ａ）において、ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５が正論理にて“０”の場合、各トランスファゲートＴＧ１〜ＴＧ４内の下側のＣＭＯＳ回路のみがすべてオンすることから、結果として、トランスファゲートＴＧ４の出力にはトランスファゲートＴＧ４の他方の入力端子に供給されたＢＧ１５の反転信号のみが取り出される。
　同様に、ＢＰ３、ＢＰ７、ＢＰ１１が“０”で、ＢＰ１５が“１”の場合、トランスファゲートＴＧ１〜ＴＧ３では下側のＣＭＯＳ回路がオンし、トランスファゲートＴＧ４では上側のＣＭＯＳ回路がオンすることから、結果として、トランスファゲートＴＧ４の出力にはトランスファゲートＴＧ３の他方の入力端子に供給されたＢＧ１１の反転信号のみが取り出される。
　以上要するに、ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５の４つの２進状態に応じて、ＢＰ３、ＢＧ３、ＢＧ７、ＢＧ１１、ＢＧ１５（又はその反転信号）の５つの入力のうち１つがトランスファゲートＴＧ４の出力となっている。
　ｅ．なお、第１１図（ａ）の回路において、ＢＰ３、ＢＰ７、ＢＰ１１及びＢＰ１５の各々は各段トランスファゲートＴＧ１〜４に独立、個別に供給されていることから、５入力１出力の直列マルチプレクサ回路において、各段に別個独立に制御信号を供給することは甲第２号証に開示されている。
　ｆ．また、トランスファゲートＴＧ１の一方の入力端子にはインバータを介して信号ＢＧ３が供給されていることから、バッファ回路を設けて入力信号端子が緩衡されることも甲第２号証に示されている。なお、トランスファゲートＴＧ２の一方、ＴＧ３の双方、ＴＧ４の一方の各入力にもインバータを介して信号が供給されており、同様にバッファ回路を設けて入力信号が緩衝される構成が開示されている。
　　（イ）　甲第３号証（特開平１−１８１１２７号公報）記載の発明
　甲第３号証（公報）第８頁の第６図にはキャリー伝搬回路、同第２頁右上欄第８行目〜左下欄第６行目には第６図の回路についての説明が記載されており、第６図およびその説明からみて、下記ａ．〜ｆ．において示す事項が記載されており、また、甲第３号証には、下記ｇ．において示す事項も記載されている。
　ａ．ＣＭＯＳで構成された（以下、省略する）トランスファゲートＴ１１とトランスファゲートＴ１２の出力とを接続した回路（以下、「第１段目」という。）が示されており、トランスファゲートＴ１１の入力端子（以下、「第１段目の一方の入力端子」という。）にはＣ０が、トランスファゲートＴ１２の入力端子（以下、「第１段目の他方の入力端子」という。）にはＢ１が入力されている。そして、トランスファゲートＴ１１とトランスファゲートＴ１２にはＥ１（以下、Ｅ１が入力される端子を「第１段目の制御入力端子」という。）とその反転信号であるＸＥ１が供給されており、Ｃ１が第１段目の出力とされている。
　次ぎに、トランスファゲートＴ２１とトランスファゲートＴ２２の出力とを接続した回路（以下、「第２段目」という。）が示されており、トランスファゲートＴ２１の入力端子（以下、「第２段目の一方の入力端子」という。）には第１段目の出力であるＣ１が、トランスファゲートＴ２２の入力端子（以下、「第２段目の他方の入力端子」という。）にはＢ２が入力されている。そして、トランスファゲートＴ２１とトランスファゲートＴ２２にはＥ２（以下、Ｅ２が入力される端子を「第２段目の制御入力端子」という。）とその反転信号であるＸＥ２が供給されており、Ｃ２が第２段目の出力として出力されている。
　次ぎに、トランスファゲートＴ３１とトランスファゲートＴ３２の出力とを接続した回路（以下、「第３段目」という。）が示されており、トランスファゲートＴ３１の入力端子（以下、「第３段目の一方の入力端子」という。）には第２段目の出力であるＣ２が、トランスファゲートＴ３２の入力端子（以下、「第３段目の他方の入力端子」という。）にはＢ３が入力されている。そして、トランスファゲートＴ３１とトランスファゲートＴ３２にはＥ３（以下、Ｅ３が入力される端子を「第３段目の制御入力端子」という。）とその反転信号であるＸＥ３が供給されており、Ｃ３が第３段目の出力とされている。
　また、最後にトランスファゲートＴ４１とトランスファゲートＴ４２の出力とを接続した回路（以下、第４段目と称する。）が示されており、トランスファゲートＴ４１の入力端子（以下、「第４段目の一方の入力端子」という。）には第３段目の出力であるＣ３が、トランスファゲートＴ４２の入力端子（以下、「第４段目の他方の入力端子」という。）にはＢ４が入力されている。そして、トランスファゲートＴ４１とトランスファゲートＴ４ ２にはＥ４（以下、Ｅ４が入力される端子を「第４段目の制御入力端子」という。）とその反転信号であるＸＥ４が供給されており、Ｃ４が第４段目の出力（第６図の回路全体としては最終出力）とされている。
　ｂ．ここで、第２頁右上欄第８行目〜左下欄第６行目の記載「第６図−−−その最下位ビットＣ０を上位桁に伝達するかどうかはトランスファーゲートＴ１１の制御入力である信号Ｅ１及びインバー夕Ｔ１３で反転された信号ＸＥ１（Ｘは反転を表わす）によって決定される。−−−各ビット夫々での加数、被加数をＸｉ，Ｙｉ （ｉは正整数）としたとき信号Ｂ ｉはＢｉ＝Ｘｉ−−−表わされる。」によれば、Ｂ１〜Ｂ４、Ｅ１〜Ｅ４の各々は２進の信号であり、Ｅ１〜Ｅ４は各段の１対のトランスファーゲート（例えば、Ｔ１１とＴ１２）を択一的に選択するための制御信号として用いていることは自明の事項である。
　ｃ．前記ｂ．からみて、上記第１段目〜第４段目のそれぞれは２入力１出力のマルチプレクサであり、
　ｄ．前記ｂ．からみて、第６図の回路全体としては２入力１出力のマルチプレクサを直列に接続した５入力１出力のマルチプレクサを構成していることも自明の事項である。
　ｅ．図６の回路では、上記Ｅ１〜Ｅ４は対応する各段に別個独立に供給され、
　ｆ．また、上記１段目の一方の入力Ｃ０はインバータＴ０１，Ｔ０２の２段を介して信号Ｃｉが供給されていることから、バッファ回路が設けられ入力信号が緩衡されることも甲第３号証に示されている。
　ｇ．また、甲第３号証第８頁第７図及び同第２頁右下欄第８行目〜第１４行目には、前記第６図と同様の回路が記載されており、第１段目の一方の入力端子には３個のインバータＴ０１、Ｔ０２、Ｔ１６、すなわちバッファ回路を介して信号Ｃｉが供給されており、第２段目の一方の入力端子には２個のインバータＴ１７、Ｔ２６を介して第１段目の出力信号が供給されており、第３段目の一方の入力端子には２個のインバータＴ２７、Ｔ３６を介して第２段目の出力信号が供給されており、第４段目の一方の入力端子には２個のインバータＴ３７、Ｔ４６を介して第３段目の出力信号が供給されており、これらの信号が緩衝されている構成も開示されている
　
　　ウ．比較・判断　　
　ただし、前記（Ａ）〜（Ｒ）の要件中に引用請求項の記載がある場合には、下記各要件との比較においては、引用請求項の記載（構成）を除いて（構成）要件としている。
　
　　（ア）訂正発明における「ユニークな制御信号」の解釈
  甲各号証と本件訂正第１〜１５発明との比較にあたって、請求項１の「
ユニークな制御信号が入力されるように制御された
ユニークな
Ｎ−１のユニークな制御信号であって、各制御信号が１つの２入力１出力マルチプレクサ回路に限定されたものを提供する工程と
　　　　　　　　　　　　　　　　　記
　訂正明細書４頁２７行〜５頁３行には、「従来では、各ステージにおけるすべてのマルチプレクサが1つの対応する２進制御信号によって制御される様になっていた。従って、従来のマルチプレクサ回路は、多数の入力変数信号から１つを選択するため、ｌｏｇ2段およびlｏｇ2制御(選択)入力を持っている。マルチプレクサ回路の従来例としては、ＴＣ１９Ｇ０００マクロセルデータシート（１９８６年）の１〜１０９ページ（ｍｕｘ　４　ｃｅｌｌ）および１〜１１０ページ（ｍｕｘ　８　ｃｅｌｌ　）に記載されている。
　上述した従来のマルチプレクサ回路の欠点の1つは、制御入力のかけ方（ロード）にある。すなわち、制御入力は、１つの段のすべてのマルチプレクサ、例えば、第１段では８から最大１６のマルチプレクサを駆動しなければならない構成となっていた。これは、回路の制御において多大な遅延をもたらす原因となっていた。」（背景技術）なる記載、同明細書５頁２０〜２２行には、「このような新規の直列マルチプレクサ回路は、各制御信号入力のロードを制限し、単一のロードとする。このような新規の直列マルチプレクサ回路は、各制御信号入力のロードを制限し、単一のロードとする。上記新規のマルチプレクサは非常に多数の制御入力を備える。すなわち、従来技術ではｌｏｇ2制御入力であったのに対し、ここではＮ−１制御入力が得られる。」（発明の要旨）なる記載、また、同明細書８頁１〜５行には、「上記ＴＧＭ回路にコニークな制御信号を備えたことにより、各制御信号のロードが1つのＴＧＭ回路に限定される。上記構成では、段数の増加により伝送遅延が発生することとなるが、この遅延は従来装置の場合に比べて微少である。これは、必要とされる段数が従来装置に比べて微少な増加で良いためであり、ロードも最小となり伝達遅延も最小となるためである。」（実施例の詳細な説明）なる記載、があり、これら訂正明細書の記載によれば、本件特許発明の特徴は、複数（Ｎとする）の入力信号のうちの一つを選択して出力するマルチプレクサにおいて、従来の回路では制御信号の数がｌｏｇ２Ｎであったためロードが大きかったのに対し、制御信号をN−１に増やすことができるようにすることによってロードの増大を防止するようにしたものである。すなわち、ここでロードを小さくするということは、Nの入力信号から一つを選択するために制御信号を供給する際に、入力信号を選択する複数のＴＧＭ回路に同一の制御信号を接続しないということを意味しているのであって、そうすることによって従来の回路比べてロードを小さくできるということが記載されているのであり、前記「ユニークな制御信号」の意味は、複数段のマルチプレクサからなる直列マルチプレクサにおいて、複数段のマルチプレクサ（ＴＧＭ回路）に同一の制御信号を接続せず、各段のマルチプレクサに特有な制御信号を接続すること、と解される。そして、制御信号と、当該直列マルチプレクサの制御信号以外の信号との関係や、当該直列マルチプレクサ以外の回路（それがマルチプレクサ／ＴＧＭであろうとなかろうと）との接続関係は、本件特許の明細書には全く開示されていないことであって、前記「ユニークな制御信号」の意味に、このような制御信号との関係が含まれないことは、明らかである。
　
　　（イ）甲第２号証と本件訂正第１〜１５発明との比較・判断
　第１１図（ａ）には、ＣＭＯＳ（相補形ＭＯＳ）構成のトランスファゲートを各１対用いたトランスファゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４が直列に接続された回路が開示されているが、各トランスファゲートが２入力１出力のマルチプレクサ回路を構成し、かつ第１１図（ａ）に示された回路全体では、５入力１出力のマルチプレクサ回路をなしていることは前記４．、（２）、イ、（ア）甲第２号証（特開平１−２４４５３１号公報）記載の発明、のｃ．、ｄ．で示したとおりである。
　要件（Ａ）との比較：
　第１１図（ａ）には、マルチプレクサ回路に相当するトランスファゲートＴＧ１〜ＴＧ４を直列に接続し、インバータを介して供給された信号ＢＰ３、インバータを介して供給された信号ＢＧ３、信号ＢＧ７、インバータを介して供給された信号ＢＧ１１、及びインバ一タを介して供給された信号ＢＧ１５の複数の入力信号く又はその反転信号）のうちの１つを選択してトランスファゲートＴＧ４の出力に出力する直列マルチプレクサ回路が開示されており、このことは要件（Ａ）に該当する。
　要件（Ｂ１）、（Ｂ２）との比較：
　第１１図（ａ）の回路は２入力１出力のマルチプレクサ回路に相当するトランスファゲ一トＴＧ１〜ＴＧ４の４つが直列に接続されているので、要件（Ｂ１）、（Ｂ２）に該当する。
　要件（Ｃ）との比較：
　第１１図（ａ）の回路は、２入力１出力のマルチプレクサ回路に相当するトランスファゲートＴＧ１〜ＴＧ４はそれぞれ一方の入力端子、他方の入力端子、トランスファゲートを制御するための制御端子及び出力端子を有し、該回路は、下位桁からの桁上げが”１”のときのブロック先見桁上げ発生という機能をもった回路、であり、係る回路の中で、各トランスファーゲートＴＧ１〜ＴＧ４の制御端子に入力される制御信号は、各々トランスファーゲートＴＧ１〜ＴＧ４に対応するものとなっており、各制御端子には、各トランスファーゲートＴＧ１〜ＴＧ４に対応するユニークすなわち特有な制御信号ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５が入力する構成となっているので、要件（Ｃ）に該当する。
　要件（Ｄ）との比較：
　第１１図（ａ）の回路において、２入力１出力の第１のマルチプレクサ回路に相当するトランスファゲートＴＧ１の出力端子はインバータを介して次に隣接する２入力１出力の第２のマルチプレクサ回路に相当するトランスファゲートＴＧ２の一方の入力端子に接続され、トランスファゲートＴＧ１を介してトランスファゲートＴＧ１の一方の入力端子にインバータを介して入力された信号ＢＰ３か、他方の入力端子にインバータを介して入力された信号ＢＧ３のうちの選択された１つの信号がトランスファゲートＴＧ２の一方の入力端子に入力信号として供給され、トランスファゲートＴＧ２の他方の入力端子には他の入力信号ＢＧ７が供給されるようになっているので、第１１図（ａ）の回路は、要件（Ｄ）に該当する。
　要件（Ｅ）との比較：
　第１１図（ａ）の回路において、２入力１出力の第２マルチプレクサ回路に相当するトランスファゲートＴＧ２の出力端子が、インバータを介して次に隣接する２入力１出力の第３マルチプレクサ回路を構成するトランスファゲートＴＧ３の一方の入力端子に接続され、上記トランスファゲートＴＧ２を介して上記トランスファゲートＴＧ２の一方の入力端子にインバータを介して入力されたトランスファゲートＴＧ１の出力信号か、あるいは上記トランスファゲートＴＧ２の他方の入力端子に入力された信号ＢＧ７のうち選択された１つの信号の反転信号が上記トランスファゲートＴＧ３の一方の入力端子に入力信号として供給されるようになっているとともに、上記トランスファゲートＴＧ２の他方の入力端子には入力信号ＢＧ７が入力されており、これらのことは、要件（Ｅ）に該当する。
　要件（Ｆ）との比較：
　第１１図（ａ）の回路において、トランスファゲートＴＧ２乃至ＴＧ４のそれぞれは前段の出力（又はその反転信号）か入力信号の１つかを選択しており、また、回路全体は直列マルチプレクサ回路であるので、要件（Ｆ）に該当する。
　要件（Ｇ）との比較：
前記４．、（２）、イ、（ア）甲第２号証（特開平１−２４４５３１号公報）記載の発明、のｂ．で記載したように、第１１図（ａ）の回路における各信号ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５は各トランスファーゲートＴＧ１〜ＴＧ４を制御するための制御信号であり、各々が２進の論理信号である。このことから、第１１図（ａ）の回路は、ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５の４つの２進の制御信号の供給を受け、各々の信号の状態に応じて、ＢＰ３、ＢＧ３、ＢＧ７、ＢＧ１１、ＢＧ１５の５つの２進の論理信号（またはその反転信号）、即ち、入力変数信号のうち１つをトランスファゲートＴＧ４の出力信号として選択する直列マルチプレクサ回路を構成している。なお、各トランスファゲーＴＧ１〜ＴＧ４の各々が２入力１出力マルチプレクサ回路であって、１対の入力端子、制御端子と出力端子とを有し、ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５の各２進の制御信号は、各々トランスファーゲートＴＧ１〜ＴＧ４に対応するものとなっており、各制御端子には、各トランスファーゲートＴＧ１〜ＴＧ４に対応してユニークすなわち特有な制御信号ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５が入力する接続となっており、１１図（ａ）の回路は、要件（Ｇ）に該当する。
　要件（Ｈ）との比較：
　第１１図（ａ）の回路において、トランスファゲートＴＧ１〜ＴＧ４のうち、トンスファゲートＴＧ１を除く各トランスファゲートＴＧ２〜ＴＧ４の各々の一方の入力端子は（ＴＧ２及びＴＧ３についてはインバータを介して）、前段のトランスファゲートの出力端子に接続され、各他方の入力端子は入力変数であるＢＧ３の反転信号、ＢＧ７、ＢＧ１１の反転信号、ＢＧ１５の反転信号を入力するように接続されており、トランスファゲートＴＧ１の一方の入力端子には入力変数に相当するＢＰ３の反転信号を入力するように接続されており、それにより、最終のトランスファゲートＴＧ４の出力端子が入力変数信号であるＢＧ３の反転信号、ＢＧ７の反転信号、ＢＧ１１の反転信号、ＢＧ１５の反転信号及びＢＰ３の反転信号のうちの選択された１つを最終出力信号として出力しており、また回路全体は直列マルチプレクサ回路である。
　よって、第１１図（ａ）の回路は要件（Ｈ）に該当する。
　要件（Ｉ）との比較
　第１１図（ａ）の第１段〜第３段の回路は、マルチプレクサ回路であり、各段のそれぞれが第１及び第２の信号入力端子と制御端子と出力端子とを有している。
　トランスファゲートＴＧ１の一方の信号入力端子はＢＰ３を反転した入力変数信号を入力するように接続され、他方の信号入力端子Ｇ３を反転した入力変数信号を入力するように接続されている。
　トランスファゲートＴＧ１の制御入力端子は制御信号であるＢＰ３を入力するように接続されている。
　トランスファゲートＴＧ２の一方の信号入力端子はインバー夕を介してトランスファゲートＴＧ１の出力端子に接続されている。トランスファゲートＴＧ２の他方の入力端子は入力変数であるＢＧ７を入力するように接続されている。　トランスファゲートＴＧ２の制御入力端子には制御信号であるＢＰ７を入力するように接続されている。
　トランスファゲートＴＧ３の一方の信号入力端子はインバータを介してトランスファゲートＴＧ２の出力端子に接続されている。
　トランスファゲートＴＧ３の他方の信号入力端子は入力変数であるＢＧ１１の反転信号を入力するように接続されている。
　トランスファゲートＴＧ３の制御入力端子は制御信号であるＢＰ１１を入力するように接続されている。
これによって、トランスファゲートＴＧ１〜ＴＧ３は４入力１出力の直列マルチプレクサ回路をなしているので、第１１図（ａ）のトランスファゲートＴＧ１〜ＴＧ３からなる回路は、要件（Ｉ）に該当する。
　要件（Ｊ）との比較：
　第１１図（ａ）の回路において、要件（Ｉ）を満たす上記トランスファゲートＴＧ１〜ＴＧ３の段からなる回路に加え、さらに、一方の信号入力端子、他方の信号入力端子、制御入力端子、出力端子を有し、かつマルチプレクサ回路であるトランスファゲートＴＧ４の段からなる回路が存在している。
　トランスファゲートＴＧ４の一方の信号入力端子はトランスファゲートＴＧ３の出力端子に接続されている。トランスファゲートＴＧ４の他方の信号入力端子は入力変数であるＢＧ１５の反転信号を入力するように接続されている。
　トランスファゲートＴＧ４の段の回路の制御入力端子は制御信号であるＢＰ１５を入力するように接続されている。
　これによって、トランスファゲートＴＧ１〜ＴＧ４の段からなる回路は５入力１出力の直列マルチプレクサ回路をなしているので、第１１図（ａ）のトランスファゲートＴＧ１〜ＴＧ４の段からなる回路は、要件（Ｊ）に該当する。
　要件（Ｋ１）、（Ｋ２）との比較：
　第１１図（ａ）の回路において、トランスファゲートＴＧ１〜ＴＧ４の段の回路の各々の上側のＣＭＯＳトランジスタからなる回路は、それぞれの一方の入力端子に供給された入力信号（ＢＰ３の反転信号、ＴＧ１の出力の反転信号、ＴＧ２の出力の反転信号、ＴＧ３の出力）を出力するか否かを制御する送信ゲートであり、ＴＧ１〜ＴＧ４の下側のＣＭＯＳトランジスタからなる回路は、他方の入力端子に供給された入力信号（ＢＧ３の反転信号、ＢＧ７、ＢＧ１１の反転信号、ＢＧ１５の反転信号）を出力するか否かを制御する送信ゲートであり、ＴＧ１〜ＴＧ４の各段の回路の各々はマルチプレクサであることから、ＴＧ１〜ＴＧ４の各段の回路の各々は送信ゲートマルチプレクサＴＧＭ回路を有しており、要件（Ｋ１）、（Ｋ２）に該当している。
　要件（Ｌ）との比較：
　トランスファゲートＴＧ１〜ＴＧ４の各段の回路において、それぞれの上側のＣＭＯＳトランジスタからなる回路と、下側のＣＭＯＳトランジスタからなる回路が１対の送信ゲートに対応しているので、これらは要件（Ｌ）に該当している。
　要件（Ｍ）との比較：
　トランスファゲートＴＧ１〜ＴＧ４の各段の回路において、それぞれの上側のＣＭＯＳトランジスタからなる回路と、下側のＣＭＯＳトランジスタからなる回路は、ＭＯＳＦＥＴによるパストランジス夕で構成されているので、要件（Ｍ）に該当している。
　要件（Ｎ）との比較：
　トランスファゲートＴＧ１〜ＴＧ４の段の回路のそれぞれは、１対のＣＭＯＳトランジスタからなる回路で構成されている、すなわち、１対のコンプリメンタリートランジス夕で構成されているので、要件（Ｎ）に該当している。
　要件（Ｏ１）、（Ｏ２）との比較：
　第１１図（ａ）の回路において、トランスファゲートＴＧ１、ＴＧ２及びＴＧ３の各段の各回路の一方の入力端子にはインバ一タ、すなわちバッファ回路を介してそれぞれ信号ＢＰ３、ＴＧ１の出力信号、ＴＧ２の出力信号が供給されており、トランスファーゲートＴＧ１、ＴＧ３及びＴＧ４の各段の各回路の他方の入力端子にはインバータ、すなわちバッファ回路を介してそれぞれ信号ＢＧ３、ＢＧ１１及びＢＧ１５が供給されており、信号ＢＰ３、ＴＧ１の出力信号、ＴＧ２の出力信号、信号ＢＧ３、ＢＧ１１、ＢＧ１５は緩衝されているので、第１１図（ａ）の回路は、要件（Ｏ１）、（Ｏ２）に該当する。
　要件（Ｐ）との比較：
　第１１図（ａ）の回路において、トランスファゲートＴＧ１〜ＴＧ４の各段の回路の各々は一方のＣＭＯＳで構成されたトランスファーゲートと他方のＣＭＯＳで構成された１対のトランスファーゲートとを具備している。
　ここで、各一方のＣＭＯＳで構成されたトランスファーゲート中のＮチャンネルＭＯＳトランジスタのゲートにはＢＰ３等の制御信号を供給する制御端子が直接接続され、各他方のＣＭＯＳで構成されたトランスファーゲート中のＮチャンネルＭＯＳトランジスタのゲートにはＢＰ３等の制御信号を供給する制御端子がインバータを介して接続されているので、各一方のＮチャンネルＭＯＳトランジスタと各他方のＮチャンネルＭＯＳトランジスタはコンプリメンタリー形式でそれぞれオン、オフが制御されている。なお、各一方のＮチャンネルＭＯＳトランジスタと各他方のＮチャンネルＭＯＳトランジスタはそれぞれ送信ゲートをなしていることは言うまでない。
　以上のことより、第１１図（ａ）の回路は、要件（Ｐ）に該当する。
　要件（Ｑ）との比較：
　既述のように第１１図（ａ）の回路は、直列に接続された４段の２入力１出力マルチプレクサ回路からなるものであり、該回路を動作させるためには、
　まず［ア］直列に接続された４段の２入力１出力マルチプレクサ回路を設ける工程があるのは当然である。
　そして、第１１図（ａ）の回路においては、各段マルチプレクサ回路に対応して、ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５の各制御信号が入力され、各制御信号ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５が対応した１つの段のマルチプレクサ回路に入力されるものであるので、［イ］Ｎ−１のユニークな制御信号であって、各制御信号が１つの２入力１出力マルチプレクサ回路に限定されたものを提供する工程をもつことも当然のことであり、
　これら直列接続されたマルチプレクサ回路は、その第１段から信号が入力され順次処理されて最終段に至るものであるから、［ウ］複数のマルチプレクサ回路の第１段において、第１および第２の入力変数の内の１つを第１段のマルチプレクサ回路の出力信号として選択する工程があり、次に［エ］上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の１つのいずれか１つをマルチプレクサ出力信号として選択する工程があり、［オ］上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の１つのいずれか１つを最終出力信号として選択する工程があること、及び、第１１図（ａ）の回路においては、各制御信号ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５のそれぞれ１つが、対応した１つの段のマルチプレクサ回路に別個独立に供給されるものであるので、［カ］前記複数のマルチプレクサ回路のそれぞれを前記制御信号のそれぞれ１つで制御し、それによって制御されるマルチプレクサに対する制御信号のそれぞれにおけるロードを制限すること、は自明のことである。
　以上によれば、甲第２号証は要件（Ｑ）を開示している。
　要件（Ｒ）との比較：
　要件（Ｊ）との比較において述べたように、第１１図（ａ）の回路は５入力１出力のマルチプレクサ回路をなすものであり、制御信号はＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１ ５の４つが用いられている。また、５入力１出力のマルチプレクサ回路をなす上で、各制御信号は１つのトランスファゲートＴＧ１〜ＴＧ４に別個独立に供給されている。すなわち４の制御信号を備え、その制御信号の対応する１つによって各ＴＧＭ回路を制御することは開示されており、その結果当然１つのＴＧＭ回路に対する各制御信号のロードが制限されることになる。以上により、甲第２号証は要件（Ｒ）を開示している。
　以上、本件訂正第１〜１５発明の構成要件（Ａ）〜（Ｒ）は、全て甲第２号証に開示されていることから、本件訂正第１〜１５発明は、いずれも甲第２号証に記載されたものと同一であり、本件訂正第１〜１５発明は、特許法第２９条第１項第３号に該当し、出願の際、独立して特許を受けることができないものである。
　
（ウ）甲第３号証と本件訂正第１〜１５発明との比較・判断
　甲第３号証の第６図において、ＣＭＯＳで構成された（以下、省略する。）トランスファゲートＴ１１とトランスファゲートＴ１２の出力とを接続した回路（以下、「第１段目」という。）、トランスファゲートＴ２１とトランスファゲートＴ２２の出力とを接続した回路（以下、「第２段目」という。）、トランスファゲートＴ３１とトランスファゲートＴ３２の出力とを接続した回路（以下、「第３段目」という。）及びトランスファゲートＴ４１とトランスファゲートＴ４２の出力とを接続した回路（以下、「第４段目」という。）の各々が２入力１出力のマルチプレサ回路から成ること、第６図全体の回路が５入力１出力のマルチプレクサ回路をなす点、入力信号Ｃ０、Ｂ１〜Ｂ４が２進の論理信号であり、入力変数信号であること及び制御信号Ｅ１乃至Ｅ４が２進の制御信号であることは前記４．、（２）、イ、（イ）甲第３号証（特開平１−１８１１２７号公報）記載の発明、で示した通りであるので、以下の比較においては、これらの事項は省略する。
　要件（Ａ）との比較：
　第６図にはマルチプレクサ回路を成す第１段目〜第４段目を直列に接続し、Ｃ０，Ｂ１乃至Ｂ４の複数の入力信号のうちの１つを選択して第４段目の出力端子に出力する直列マルチプレクサ回路が開示されており、このことは要件（Ａ）に該当する。
　要件（Ｂ１）、（Ｂ２）との比較：
　第６図の回路は２入力１出力のマルチプレクサ回路を成す第１段目〜第４段目の４つが直列に接続されているので、要件（Ｂ１、Ｂ２）に該当する。
　要件（Ｃ）との比較：
　第６図の回路において、２入力１出力のマルチプレクサ回路を成す各第１段目〜第４段目はそれぞれ一方の入力端子、他方の入力端子、トランスファゲートを制御するための制御端子及び出力端子を有しているので、要件（Ｃ）に該当する。
　第６図の回路は、２入力１出力のマルチプレクサ回路に相当する各第１段目〜第４段目は、それぞれ一方の入力端子、他方の入力端子、各第１段目〜４段目を制御するための制御端子及び出力端子を有し、該回路は、キャリー伝搬回路、であり、係る回路の中で、各第１段目〜第３段目の制御端子に入力される制御信号は、各々各第１段目〜第３段目に対応するものとなっており、各制御端子には、各々各第１段目〜第４段目に対応するユニークすなわち特有な制御信号Ｅ１、Ｅ２、Ｅ３、Ｅ４が入力する構成となっているので、要件（Ｃ）に該当する。
　要件（Ｄ）との比較：
　第６図の回路において、２入力１出力のマルチプレクサ回路を成す第１段目の出力端子は次に隣接する２入力１出力のマルチプレクサ回路を成す第２段目の一方の入力端子に接続され、第１段目を介して第１段目の一方の入力端子に入力された信号Ｃ0か他方の入力端子に入力された信号Ｂ１のうちの選択された１つの信号が第２段目の一方の入力端子に入力信号として供給され、第２段目の他方の入力端子にはＢ２が供給されるようになっているので、第６図の回路は要件（Ｄ）に該当する。
　
　要件（Ｅ）との比較：
　第６図の回路において、２入力１出力のマルチプレクサ回路を成す第２段目の出力端子が、次に隣接する２入力１出力のマルチプレクサ回路を成す第３段目の一方の入力端子に接続され、上記第２段目を介して上記第２段目の一方の入力端子に入力された第１段目の出力信号Ｃ１か、あるいは上記第２段目の他方の入力端子に入力された信号Ｂ２のうち選択された１つの信号が上記第３段目の一方の入力端子に入力信号として供給されるようになっているとともに、上記第２段目の他方の入力端子は、入力信号Ｂ２が供給されており、これらのことは、要件（Ｅ）に該当する。
　要件（Ｆ）との比較：
　第６図の回路において、直列に連続して接続された第２段目〜第４段目のそれぞれは前段の出力か入力信号の１つかを選択しており、また回路全体は直列マルチプレクサ回路であるので、要件（Ｆ）に該当する。
　要件（Ｇ）との比較：
　第６図の回路はＥ１〜Ｅ４の４つの２進の制御信号の供給を受け、各々の信号の状態に応じて、 Ｃ０、Ｂ１〜Ｂ４の５つの２進の論理信号、即ち、入力変数信号のうち１つを第４段目の出力信号Ｃ４として選択する直列マルチプレクサ回路を構成している。第１段目〜第４段目のそれぞれが２入力１出力マルチプレクサ回路であって、１対の入力端子と制御端子と出力端子とを有しており、各制御端子には第１段目〜第４段目に対応してユニークすなわち特有な制御信号Ｅ１〜Ｅ４が入力するように接続されている。
　よって、第６図の回路は要件（Ｇ）に該当する。
　要件（Ｈ）との比較：
　第６図の回路において、第１段目〜第４段目のうち、第１段目の一方の入力端子には入力変数であるＣ０が入力されるように接続されており、第１段目を除く第２段目〜第４段目の各々は一方の入力端子が前段の出力端子に接続され、各他方の入力端子は入力変数であるＢ２乃至Ｂ４を入力するように接続されており、それにより、第４段目の出力に入力変数Ｃ０、Ｂ１〜Ｂ４のうちの１つを選択された最終出力信号として出力しており、また回路全体は直列マルチプレクサ回路である。
　よって、第６図の回路は要件（Ｈ）に該当する。
　要件（Ｉ）との比較：
　第６図の第１段目〜第３段目の回路は、マルチプレクサ回路を成す回路であり、各段のそれぞれが１対の入力端子と制御端子と出力端子とを有している。
　第１段目の一方の入力端子は入力変数であるＣ０が入力するように接続され、他方の入力端子は入力変数であるＢ１が入力するように接続されている。
第１段目の制御入力端子は制御信号であるＥ１を入力するように接続されている。第２段目の一方の入力端子は第１段目の出力端子に接続されている。第２段目の他方の入力端子は入力変数であるＢ２が入力するように接続されている。第２段目の制御入力端子は制御信号であるＥ２が入力するように接続されている。
　第３段目の一方の入力端子は第２段目の出力端子に接続されている。第３段目の他方の入力端子は入力変数であるＢ３が入力するように接続されている。第３段目の制御入力端子には制御信号であるＥ３が入力するように接続されている。
　これによって、第１段目〜第３段目は４入力１出力の直列マルチプレクサをなしているので、第６図の第１段目〜第３段目からなる回路は、要件（Ｉ）に該当する。
　要件（Ｊ）との比較：
　第６図の回路において、要件（Ｉ）を満たす上記第１段目〜第３段目からなる回路に加え、さらに、一方の入力端子、他方の入力端子、制御入力端子、出力端子を有し、かつマルチプレクサ回路を成す第４段目が存在している。
　第４段目の一方の入力端子は第３段目の出力端子に接続されている。第４段目の他方の入力端子は入力変数であるＢ４が入力するように接続されている。第４段目の制御入力端子は制御信号であるＥ４が入力するように接続されている。
　これによって、第１段目〜第４段目の回路は５入力１出力の直列マルチプレクサをなしているので、第６図の第１段目〜第４段目からなる回路は、要件（Ｊ）に該当する。
　要件（Ｋ１）、（Ｋ２）との比較：
　第６図の回路において、第１段目〜第４段目の各々の上側のトランスファーゲートは、それぞれの一方の入力端子に供給された入力信号を出力するか否かを制御する送信ゲートであり、第１段目〜第４段目の下側のトランスファーゲートは、他方の入力端子に供給された入力信号を出力するか否かを制御する送信ゲートであり、各段はマルチプレクサであることから、各段は送信ゲートマルチプレクサＴＧＭ回路を有しており、要件（Ｋ１）、（Ｋ２）に該当している。
　要件（Ｌ）との比較：
　第６図の回路の第１段目〜第４段目のそれぞれの上側のトランスファーゲートと、下側のトランスファーゲートが１対の送信ゲートに対応しているので、これらは要件（Ｌ）に該当している。
　要件（Ｍ）との比較：
　第６図の回路の第１段目〜第４段目において、それぞれの上側のトランスファーゲートと、下側のトランスファーゲートは、ＭＯＳＦＥＴによるバストランジスタで構成されているので、要件（Ｍ）に該当している。
　要件（Ｎ）との比較：
　第６図の回路の第１段目〜第４段目のそれぞれは、１対のＣＭＯＳトランジスタからなる回路で構成されている、すなわち、１対のコンプリメンタリートランジスタで構成されているので、要件（Ｎ）に該当している。
　要件（Ｏ１）、（Ｏ２）との比較：
　第６図の回路において、第１段目の一方の入力端子には２個のインバータＴ ０１、Ｔ０２、すなわちバッファ回路を介して信号Ｃｉが供給されており、入力信号Ｃｉは緩衝されているので、第６図の回路は、要件（Ｏ１）、（Ｏ２）に該当する。また、第７図の回路も、明らかに要件（Ｏ１）、（Ｏ２）に該当する。
　要件（Ｐ）との比較：
　第６図の回路において、第１段目〜第４段目の各々は一方のＣＭＯＳで構成されたトランスファゲートと他方のＣＭＯＳで構成されたトランスファゲートとを具備している。ここで、各一方のＣＭＯＳで構成されたトランスファゲート中のＮチャンネルＭＯＳトランジスタのゲートにはＥ１〜Ｅ４の制御信号が入力される制御端子が直接接続され、各他方のＣＭＯＳで構成されたトランスファゲート中のＮチャンネルＭＯＳトランジスタのゲートにはＥ１〜Ｅ４の制御信号が入力される制御端子がインバータを介して接続されているので、各一方のＮチャンネルＭＯＳトランジスタと各他方のＮチャンネルＭＯＳトランジスタはコンブリメンタリー形式でそれぞれオン、オフが制御されている。なお、各一方のＮチャンネルＭＯＳトランジスタと各他方のＮチャンネルＭＯＳトランジスタはそれぞれ送信ゲートをなしていることは言うまでもない。
　以上のことより、第６図の回路は、要件（Ｐ）に該当する。
　要件（Ｑ）との比較：
　既述のように甲第３号証に記載の回路は、直列に接続された４段の２入力１出力マルチプレクサ回路からなるものであり、甲第３号証記載の回路を動作させるためには、まず［ア］直列に接続された４段の２入力１出力マルチプレクサ回路を設ける工程があるのは当然である。
　そして、第６図の回路においては、各段マルチプレクサ回路に対応して、Ｅ１、Ｅ２、Ｅ３、Ｅ４の各制御信号が入力され、各制御信号Ｅ１、Ｅ２、Ｅ３、Ｅ４が対応した１つの段のマルチプレクサ回路に入力されるものであるので、［イ］Ｎ−１のユニークな制御信号であって、各制御信号が１つの２入力１出力マルチプレクサ回路に限定されたものを提供する工程をもつことも当然のことであり、
　これら直列接続されたマルチプレクサ回路は、その第１段から信号が入力され順次処理されて最終段に至るものであるから、［ウ］複数のマルチプレクサ回路の第１段において、第１および第２の入力変数の内の１つを第１段のマルチプレクサ回路の出力信号として選択する工程があり、次に［エ］上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の１つのいずれか１つをマルチプレクサ出力信号として選択する工程があり、［オ］上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の１つのいずれか１つを最終出力信号として選択する工程があること、及び、第６図の回路においては、各制御信号Ｅ１、Ｅ２、Ｅ３、Ｅ４のそれぞれ１つが、対応した１つの段のマルチプレクサ回路に別個独立に供給されるものであるので、［カ］前記複数のマルチプレクサ回路のそれぞれを前記制御信号のそれぞれ１つで制御し、それによって制御されるマルチプレクサに対する制御信号のそれぞれにおけるロードを制限すること、は自明のことである。
　以上により、甲第３号証は要件（Ｑ）を開示している。
　要件（Ｒ）との比較：
　要件（Ｊ）との比較において述べたように、第６図の回路は５入力１出力のマルチプレクサ回路をなすものであり、制御信号はＥ１〜Ｅ４の４つが用いられている。また、５入力１出力のマルチプレクサ回路をなす上で、各制御信号は各段に別個独立に供給されている。すなわち４の制御信号を備え、その制御信号の対応する１つによって各ＴＧＭ回路を制御することが開示されており、その結果当然１つのＴＧＭ回路に対する各制御信号のロードが制限されることになる。
　以上により、甲第３号証は要件（Ｒ）を開示している。
　以上、本件訂正第１〜１５発明の構成要件（Ａ）〜（Ｒ）は、全て甲第３号証に開示されていることから、本件訂正第１〜１５発明は、いずれも甲第３号証に記載されたものと同一であり、本件訂正第１〜１５発明は、特許法第２９条第１項第３号に該当し、出願の際、独立して特許を受けることができないものである。
　（３）よって 、本件訂正請求における前記訂正は、平成６年改正法附則第６条第１項の規定によりなお従前の例とされる平成６年改正法による改正前の特許法第１３４条第５項で準用する同法第１２６条第３項の規定に適合しないので、当該訂正は認めない。
　
　５．特許無効についての判断
　（１）本件特許発明
　上述のように訂正は認められないから、本件特許請求項１〜１５に係る発明（以下、各々「本件第１発明」〜「本件第１５発明」という。）は、特許明細書（平成１１年５月６日付け全文訂正明細書）及び図面の記載からみて、その特許請求の範囲第１〜１５項に記載された次のとおりのものである。  
　なお、請求項の記載における（Ａ）等は、下記５、（５）比較・判断、において（構成）要件を示すためのものであり、発明の構成ではない。
［請求項１］
（Ａ）複数の入力信号のうちの１つを選択する直列マルチプレクサ回路であって、
（Ｂ１）３またはそれ以上の直列接続された２入力１出力マルチプレクサ回路からなり、
（Ｃ’）各マルチプレクサ回路はそれぞれ第１および第２の入力端子と出力端子と制御端子とを有しており、
（Ｄ）上記第１のマルチプレクサ回路の出力端子が、次に隣接する第２のマルチプレクサ回路の入力端子の１つ接続され、上記第１のマルチプレクサ回路を介して該第１のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された１つの信号が上記第２のマルチプレクサ回路の入力端子に（入力信号として）供給されるようになっているとともに、該第２のマルチプレクサ回路の他方の入力端子は、他の入力信号が入力されるようになっており、
（Ｅ）上記第２のマルチプレクサ回路の出力端子が、次に隣接する第３のマルチプレクサ回路の入力端子の１つ接続され、上記第２のマルチプレクサ回路を介して該第２のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された１つの信号が上記第３のマルチプレクサ回路の入力端子に入力信号として供給されるようになっているとともに、該第２のマルチプレクサ回路の他方の入力端子は、他の入力号が入力されるようになっており、
（Ｆ）それにより、直列に連続して接続されたマルチプレクサ回路のそれぞれが、前段のマルチプレクサ回路の出力か入力信号の１つかを選択することを特徴とする直列マルチブレクサ回路。
［請求項２］
（Ｇ’）Ｎ−１の２進制御信号の状態に応じて、Ｎ（ここで、Ｎは４以上の整数）の入力変数信号の１つを最終出力信号として選択する直列マルチプレクサ回路であって、各マルチプレクサ回路は、
Ｎ−１の２入力１出力のマルチプレクサ回路であって、各マルチプレクサ回路は、１対の入力端子と制御端子と出力端子とを有しており、
　上記各制御端子は２進制御信号のそれぞれを入力する様に接続され、
（Ｈ）第１のマルチプレクサ回路の第１の入力端子を除く各第１の入力端子は、前段のマルチプレクサ回路の出力端子に接続され、
　各第２の入力端子は、それぞれ入力変数の１つを入力する様に接続され、
　上記第１のマルチプレクサ回路の第１の入力端子は、入力変数の最初の１つを入力する様に接続され、それにより最終のマルチプレクサの出力端子が、入力変数信号の内の１つを選択された最終出力信号として出力することを特徴とする直列マルチプレクサ回路。
［請求項１２］
（Ｑ’）Ｎ（ここで、Ｎは４以上の整数）の入力変数信号の内から１つを最終出力信号として選択する方法であって、
　直列に接続されたＮ−１の２入力１出力マルチプレクサ回路を設ける工程と、
　上記複数のマルチプレクサ回路の第１段において、第１および第２の入力変数の内の１つを第１段のマルチプレクサ回路の出力信号として選択する工程と、　上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の１つのいずれか１つをマルチプレクサ出力信号として選択する工程と、
　上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の１つのいずれか１つを最終出力信号として選択する工程とを有することを特徴とする方法。
　
　請求項３〜請求項１１及び請求項１３〜請求項１５の記載は、前記４．（２）ア．の［請求項３］〜［請求項１１］及び［請求項１３］〜［請求項１５］の記載と同じである。
　
　（２）請求人の主張
　請求人は、概略、以下の特許無効の理由により、本件特許発明は特許法第１２３条の規定により無効とされるべきと主張している。
　
　　ア．本件特許請求項１〜１５に係る発明は、甲第１〜４号証に記載された発明と同一であるか、または、甲第１号証に記載された発明に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第１項第３号または第２項の規定により特許を受けることができないものであり、本件特許発明は、無効とされるべきである。
　
　甲第１号証   特開平１−２５６２１９号公報
　甲第２号証   特開平１−２４４５３１号公報
　甲第３号証   特開平１−１８１１２７号公報
　甲第４号証   超高速ＭＯＳデバイス、香山晋編、昭和６１年２月１０日発行、株式会社培風館発行  ２９４〜２９５頁
　
　　イ．本件特許請求項１〜７、９〜１５に係る発明は、甲第５号証に記載された発明と同一であるから、特許法第２９条第１項第３号の規定により特許を受けることができないものであり、本件特許発明は、無効とされるべきである。
　
　甲第５号証　特開平２−２２０１３０号公報
　
　　ウ．本件明細書には記載不備があり、特許法第３６条第５項第１号又は第２号に規定する要件を満たしいていないので、本件特許は、無効とされるべきである。
　
　（３）被請求人の主張
　被請求人の主張は概略次のとおりである。
　　ア．甲第１号証〜甲第５号証には、従来の加算回路が開示されているだけであり、本発明のようなユニークな（特有の）制御信号を使用してマルチプレクサ回路を制御し、それによって回路におけるロードを減らし、さらに該回路の性能を向上させることは、教示も示唆もされていない。また、本発明のようなユニークな（特有な）制御信号は、甲第１号証〜甲第５号証の加算回路に用いることはできない。
　　イ．甲第２号証及び甲第３号証は、実質的に、それぞれ１つの入力と１つの制御ラインだけを有しているにすぎない。従って、甲第２号証及び第３号証の回路は、本発明のように第１の入力と分離した第２の入力というものを有しておらず、また、入力とは別のユニークな制御信号に相当するものも有していない。
　
　（４）甲各号証記載の発明
　　ア．甲第２号証記載の発明
  甲第２号証  には、前記４．、（２）、イ．、（ア）甲第２号証（特開平１−２４４５３１号公報）記載の発明、の項記載の発明が記載されている。
　　イ．甲第３号証記載の発明
  甲第３号証  には、前記４．、（２）、イ．、（イ）甲第３号証（特開平１−１８１１２７号公報）記載の発明、の項記載の発明が記載されている。
　
　（５）比較・判断
　ただし、前記（Ａ）〜（Ｒ）の要件中に引用請求項の記載がある場合には、下記各要件との比較においては、引用請求項の記載（構成）を除いて（構成）要件としている。
　　ア．甲第２号証と本件第１〜１５発明との比較・判断
　第１１図（ａ）には、ＣＭＯＳ（相補形ＭＯＳ）構成のトランスファゲートを各１対用いたトランスファゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４が直列に接続された回路が開示されているが、各トランスファゲートが２入力１出力のマルチプレクサ回路を構成し、かつ第１１図（ａ）に示された回路全体では、５入力１出力のマルチプレクサ回路をなしていることは前記４．、（２）、イ．、（ア）甲第２号証（特開平１−２４４５３１号公報）記載の発明、のｃ．、ｄ．で示したとおりである。
　要件（Ｃ’）との比較：
　第１１図（ａ）の回路は、２入力１出力のマルチプレクサ回路に相当するトランスファゲートＴＧ１〜ＴＧ４はそれぞれ一方の入力端子、他方の入力端子、トランスファゲートを制御するための制御端子及び出力端子を有する構成となっているので、要件（Ｃ’）に該当する。
　要件（Ｇ’）との比較：
　前記４．、（２）、イ．、（ア）甲第２号証（特開平１−２４４５３１号公報）記載の発明、ｂ．で記載したように、第１１図（ａ）の回路における各信号ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５は各トランスファーゲートＴＧ１〜ＴＧ４を制御するための制御信号であり、各々が２進の論理信号である。このことから、第１１図（ａ）の回路は、ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５の４つの２進の制御信号の供給を受け、各々の信号の状態に応じて、ＢＰ３、ＢＧ３、ＢＧ７、ＢＧ１１、ＢＧ１５の５つの２進の論理信号（またはその反転信号）、即ち、入力変数信号のうち１つをトランスファゲートＴＧ４の出力信号として選択する直列マルチプレクサ回路を構成している。　なお、各トランスファゲーＴＧ１〜ＴＧ４の各々が２入力１出力マルチプレクサ回路であって、１対の入力端子、制御端子と出力端子とを有し、ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５の各２進の制御信号は、各々トランスファーゲートＴＧ１〜ＴＧ４に対応するものとなっており、各制御端子には、各トランスファーゲートＴＧ１〜ＴＧ４に対応して制御信号ＢＰ３、ＢＰ７、ＢＰ１１、ＢＰ１５が入力する接続となっており、１１図（ａ）の回路は、要件（Ｇ’）に該当する。
　要件（Ｑ’）との比較：
　既述のように第１１図（ａ）の回路は、直列に接続された４段の２入力１出力マルチプレクサ回路からなるものであり、該回路を動作させるためには、
　まず［ア］直列に接続された４段の２入力１出力マルチプレクサ回路を設ける工程があるのは当然である。
　そして、これら直列接続されたマルチプレクサ回路は、その第１段から信号が入力され順次処理されて最終段に至るものであるから、［イ］複数のマルチプレクサ回路の第１段において、第１および第２の入力変数の内の１つを第１段のマルチプレクサ回路の出力信号として選択する工程があり、次に［ウ］上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の１つのいずれか１つをマルチプレクサ出力信号として選択する工程があり、［エ］上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の１つのいずれか１つを最終出力信号として選択する工程があること、は自明のことである。
　以上によれば、甲第２号証は要件（Ｑ’）を開示している。
　また、前記本件発明の構成要件（Ｃ’）、（Ｇ’）、（Ｑ’）以外の本件発明の構成要件は、前記４．、（２）、ウ．、（イ）甲第２号証と本件訂正第１〜１５発明との比較・判断、で記載したのと同様の理由により、甲第２号証に開示されているものである。
　
　以上、本件第１〜１５発明の構成要件（Ａ）〜（Ｃ’）〜（Ｇ’）〜（Ｑ’）、（Ｒ）は、全て甲第２号証に開示されていることから、本件第１〜１５発明は、いずれも甲第２号証に記載されたものと同一であり、本件第１〜１５発明は、特許法第２９条第１項第３号に該当し、特許をうけることができないものである。
　
　　ウ．甲第３号証と本件第１〜１５発明との比較
　甲第３号証の第６図において、ＣＭＯＳで構成された（以下、省略する。）トランスファゲートＴ１１とトランスファゲートＴ１２の出力とを接続した回路（以下、「第１段目」という。）、トランスファゲートＴ２１とトランスファゲートＴ２２の出力とを接続した回路（以下、「第２段目」という。）、トランスファゲートＴ３１とトランスファゲートＴ３２の出力とを接続した回路（以下、「第３段目」という。）及びトランスファゲートＴ４１とトランスファゲートＴ４２の出力とを接続した回路（以下、「第４段目」という。）の各々が２入力１出力のマルチプレサ回路から成ること、第６図全体の回路が５入力１出力のマルチプレクサ回路をなす点、入力信号Ｃ０、Ｂ１〜Ｂ４が２進の論理信号であり、入力変数信号であること及び制御信号Ｅ１乃至Ｅ４が２進の制御信号であることは前記４．、（２）、イ．、（イ）甲第３号証（特開平１−１８１１２７号公報）記載の発明、の欄で示した通りであるので、以下の比較においては、これらの事項は省略する。
　要件（Ｃ’）との比較：
　第６図の回路において、２入力１出力のマルチプレクサ回路を成す各第１段目〜第４段目はそれぞれ一方の入力端子、他方の入力端子、トランスファゲートを制御するための制御端子及び出力端子を有しているので、第６図の回路は、要件（Ｃ’）に該当する。
　要件（Ｇ’）との比較：
　第６図の回路はＥ１〜Ｅ４の４つの２進の制御信号の供給を受け、各々の信号の状態に応じて、 Ｃ０、Ｂ１〜Ｂ４の５つの２進の論理信号、即ち、入力変数信号のうち１つを第４段目の出力信号Ｃ４として選択する直列マルチプレクサ回路を構成している。第１段目〜第４段目のそれぞれが２入力１出力マルチプレクサ回路であって、１対の入力端子と制御端子と出力端子とを有しており、各制御端子には第１段目〜第４段目に対応して制御信号Ｅ１〜Ｅ４が入力するように接続されている。
　よって、第６図の回路は、要件（Ｇ’）に該当する。
　要件（Ｑ’）との比較：
　既述のように甲第３号証に記載の回路は、直列に接続された４段の２入力１出力マルチプレクサ回路からなるものであり、甲第３号証記載の回路を動作させるためには、まず［ア］直列に接続された４段の２入力１出力マルチプレクサ回路を設ける工程があるのは当然である。
　そして、第６図の回路においては、これら直列接続されたマルチプレクサ回路は、その第１段から信号が入力され順次処理されて最終段に至るものであるから、［イ］複数のマルチプレクサ回路の第１段において、第１および第２の入力変数の内の１つを第１段のマルチプレクサ回路の出力信号として選択する工程があり、次に［ウ］上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の１つのいずれか１つをマルチプレクサ出力信号として選択する工程があり、［エ］上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の１つのいずれか１つを最終出力信号として選択する工程があること、は自明のことである。
　以上により、甲第３号証は要件（Ｑ’）を開示している。
　また、前記本件発明の構成要件（Ｃ’）、（Ｇ’）、（Ｑ’）以外の本件発明の構成要件は、前記４．、（２）、ウ．、（ウ）甲第３号証と本件訂正第１〜１５発明との比較・判断、で記載したのと同様の理由により、甲第３号証に開示されているものである。
　以上、本件第１〜１５発明の構成要件（Ａ）〜（Ｃ’）〜（Ｇ’）〜（Ｑ’）、（Ｒ）は、全て甲第３号証に開示されていることから、本件第１〜１５発明は、いずれも甲第３号証に記載されたものと同一であり、本件第１〜１５発明は、特許法第２９条第１項第３号に該当し、特許をうけることができないものである。
　
　（６）被請求人の主張に対する検討
　　ア．本件訂正発明の「ユニークな制御信号」の意味は、前記４．、（２）、ウ．（ア）訂正発明における「ユニークな制御信号」の解釈、で述べたとおりであり、甲第２号証、甲第３号証の制御信号も、「ユニークな制御信号」といえるものであり、また、本件のような「ユニークな制御信号」は、甲第２、３号証の桁上げ信号発生回路に使用できるものである。よって、前記５．、（３）被請求人の主張、のア．は採用しない。
  　イ．甲第２、３号証の各トランスファゲートが２入力、１出力のマルチプレクサを構成することは、前記４．、（２）、イ、（ア）甲第２号証（特開平１−２４４５３１号公報）記載の発明、のｃ．、ｄ．及び、前記４．、（２）、イ、（イ）甲第３号証（特開平１−１８１１２７号公報）記載の発明、で記載したとおりであり、甲第２号証、甲第３号証の回路が、第１入力と分離した第２の入力をもつことは、甲第２号証、甲第３号証において自明のことである。また、本件訂正発明の「ユニークな制御信号」の意味は、前記４、（２）、ウ．（ア）訂正発明における「ユニークな制御信号」の解釈、で述べたとおりであり、本件訂正発明においては、制御信号と入力信号の関係は限定されていないのであるから、「甲第２号証、甲第３号証の回路は、本件のように、入力とは別のユニークな制御信号を有していないという」主張は、請求項に記載された事項に基づくものではなく、当を得たものではない。よって、前記５．、（３）被請求人の主張、のイ．は採用しない。
　
　　オ．結び
　以上のとおりであるから、本件第１〜１５発明は、特許法第２９条第１項第３号の発明に該当し、本件第１〜１５発明の特許は、同法第２９条第１項の規定に違反してなされたものであり、同法第１２３条第１項第１号に該当し、無効とすべきものである。
  よって、結論のとおり審決する。