【手続補正書】
【提出日】平成18年11月3日(2006.11.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｎ個のフリップフロップ回路と、
ｎ個の可変遅延回路と、を有し、
（ｎ−１）番目のフリップフロップ回路には、入力信号が（ｎ−１）番目の可変遅延回路を介して入力され、（ｎ−１）番目の制御信号が入力され、
ｎ番目のフリップフロップ回路には、前記入力信号がｎ番目の可変遅延回路を介して入力され、ｎ番目の制御信号が入力されることを特徴とする半導体装置。
【請求項２】
ｎ個のフリップフロップ回路と、
ｎ個の可変遅延回路と、を有し、
（ｎ−１）番目のフリップフロップ回路には、入力信号が入力され、（ｎ−１）番目の制御信号が（ｎ−１）番目の可変遅延回路を介して入力され、
ｎ番目のフリップフロップ回路には、前記入力信号が入力され、ｎ番目の制御信号がｎ番目の可変遅延回路を介して入力されることを特徴とする半導体装置。
【請求項３】
ｎ個のフリップフロップ回路と、
ｎ個の第１の可変遅延回路と、
ｎ個の第２の可変遅延回路と、を有し、
（ｎ−１）番目のフリップフロップ回路には、入力信号が（ｎ−１）番目の第１の可変遅延回路を介して入力され、（ｎ−１）番目の制御信号が（ｎ−１）番目の第２の可変遅延回路を介して入力され、
ｎ番目のフリップフロップ回路には、前記入力信号がｎ番目の第１の可変遅延回路を介して入力され、ｎ番目の制御信号がｎ番目の第２の可変遅延回路を介して入力されることを特徴とする半導体装置。
【請求項４】
ｎ個のフリップフロップ回路と、
ｎ個の可変遅延回路と、
ｎ個の可変遅延回路制御メモリと、
前記ｎ個の可変遅延回路制御メモリの記憶内容を変更する手段と、を有し、
（ｎ−１）番目のフリップフロップ回路には、入力信号が（ｎ−１）番目の可変遅延回路を介して入力され、（ｎ−１）番目の制御信号が入力され、
ｎ番目のフリップフロップ回路には、前記入力信号がｎ番目の可変遅延回路を介して入力され、ｎ番目の制御信号が入力され、
（ｎ−１）番目の前記可変遅延回路制御メモリは、（ｎ−１）番目の前記可変遅延回路を制御し、
ｎ番目の前記可変遅延回路制御メモリは、ｎ番目の前記可変遅延回路を制御することを特徴とする半導体装置。
【請求項５】
ｎ個のフリップフロップ回路と、
ｎ個の可変遅延回路と、
ｎ個の可変遅延回路制御メモリと、
前記ｎ個の可変遅延回路制御メモリの記憶内容を変更する手段と、を有し、
（ｎ−１）番目のフリップフロップ回路には、入力信号が入力され、（ｎ−１）番目の制御信号が（ｎ−１）番目の可変遅延回路を介して入力され、
ｎ番目のフリップフロップ回路には、前記入力信号が入力され、ｎ番目の制御信号がｎ番目の可変遅延回路を介して入力され、
（ｎ−１）番目の前記可変遅延回路制御メモリは、（ｎ−１）番目の前記可変遅延回路を制御し、
ｎ番目の前記可変遅延回路制御メモリは、ｎ番目の前記可変遅延回路を制御することを特徴とする半導体装置。
【請求項６】
ｎ個のフリップフロップ回路と、
ｎ個の第１の可変遅延回路と、
ｎ個の第２の可変遅延回路と、
ｎ個の第１の可変遅延回路制御メモリと、
ｎ個の第２の可変遅延回路制御メモリと、
前記ｎ個の第１の可変遅延回路制御メモリ及び前記ｎ個の第２の可変遅延回路制御メモリの記憶内容を変更する手段と、を有し、
（ｎ−１）番目のフリップフロップ回路には、入力信号が（ｎ−１）番目の第１の可変遅延回路を介して入力され、（ｎ−１）番目の制御信号が（ｎ−１）番目の第２の可変遅延回路を介して入力され、
ｎ番目のフリップフロップ回路には、前記入力信号がｎ番目の第１の可変遅延回路を介して入力され、ｎ番目の制御信号がｎ番目の第２の可変遅延回路を介して入力され、
（ｎ−１）番目の前記第１の可変遅延回路制御メモリは、（ｎ−１）番目の前記第１の可変遅延回路を制御し、
（ｎ−１）番目の前記第２の可変遅延回路制御メモリは、（ｎ−１）番目の前記第２の可変遅延回路を制御し、
ｎ番目の前記第１の可変遅延回路制御メモリは、ｎ番目の前記第１の可変遅延回路を制御し、
ｎ番目の前記第２の可変遅延回路制御メモリは、ｎ番目の前記第２の可変遅延回路を制御することを特徴とする半導体装置。
【請求項７】
ｎ個のフリップフロップ回路と、
ｎ個の可変遅延回路と、
ｎ個の可変遅延回路制御メモリと、
電源投入時に前記ｎ個の可変遅延回路に基準データを入力する手段と、
前記ｎ個のフリップフロップ回路の出力と前記基準データを比較する手段と、
前記ｎ個の可変遅延回路制御メモリの記憶内容を変更する手段と、を有し、
（ｎ−１）番目のフリップフロップ回路には、入力信号が（ｎ−１）番目の可変遅延回路を介して入力され、（ｎ−１）番目の制御信号が入力され、
ｎ番目のフリップフロップ回路には、前記入力信号がｎ番目の可変遅延回路を介して入力され、ｎ番目の制御信号が入力され、
（ｎ−１）番目の前記可変遅延回路制御メモリは、（ｎ−１）番目の前記可変遅延回路を制御し、
ｎ番目の前記可変遅延回路制御メモリは、ｎ番目の前記可変遅延回路を制御し、
前記記憶内容を変更する手段は、前記ｎ個のフリップフロップ回路の出力と前記基準データとが異なる場合に、前記ｎ個の可変遅延回路制御メモリの記憶内容を変更することを特徴とする半導体装置。
【請求項８】
ｎ個のフリップフロップ回路と、
ｎ個の第１の可変遅延回路と、
ｎ個の第２の可変遅延回路と、
ｎ個の第１の可変遅延回路制御メモリと、
ｎ個の第２の可変遅延回路制御メモリと、
電源投入時に前記ｎ個の第１の可変遅延回路に基準データを入力する手段と、
前記ｎ個のフリップフロップ回路の出力と前記基準データを比較する手段と、
前記ｎ個の第１の可変遅延回路制御メモリ及び前記ｎ個の第２の可変遅延回路制御メモリの記憶内容を変更する手段と、を有し、
（ｎ−１）番目のフリップフロップ回路には、入力信号が（ｎ−１）番目の第１の可変遅延回路を介して入力され、（ｎ−１）番目の制御信号が（ｎ−１）番目の第２の可変遅延回路を介して入力され、
ｎ番目のフリップフロップ回路には、前記入力信号がｎ番目の第１の可変遅延回路を介して入力され、ｎ番目の制御信号がｎ番目の第２の可変遅延回路を介して入力され、
（ｎ−１）番目の前記第１の可変遅延回路制御メモリは、（ｎ−１）番目の前記第１の可変遅延回路を制御し、
（ｎ−１）番目の前記第２の可変遅延回路制御メモリは、（ｎ−１）番目の前記第２の可変遅延回路を制御し、
ｎ番目の前記第１の可変遅延回路制御メモリは、ｎ番目の前記第１の可変遅延回路を制御し、
ｎ番目の前記第２の可変遅延回路制御メモリは、ｎ番目の前記第２の可変遅延回路を制御し、
前記記憶内容を変更する手段は、前記ｎ個のフリップフロップ回路の出力と前記基準データとが異なる場合に、前記ｎ個の第１の可変遅延回路制御メモリ及び前記ｎ個の第２の可変遅延回路制御メモリの記憶内容を変更することを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記可変遅延回路はインバータ回路による遅延回路より構成されていることを特徴とした半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、
前記可変遅延回路はＣＲ遅延回路による遅延回路より構成されていることを特徴とした半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図６に示すタイミングチャートを用いて、動作を説明する。可変遅延回路Ｄ１１〜Ｄ１ｎにおいて、それぞれの遅延量はＤ１１からＤ１ｎに向かって順に遅延量が小さくなるように設定する。可変遅延回路Ｄ２１〜Ｄ２ｎにおいて、それぞれの遅延量はＤ２１〜Ｄ２ｎに向かって順に遅延量が大きくなるように設定する。