【手続補正書】
【提出日】平成18年2月16日(2006.2.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルから複数のデータ線に読み出される信号を対応する前記データ線上で第１電圧に増幅するための複数のセンスアンプと、
前記複数のセンスアンプの電源供給ノードを共通に接続する第１配線と、
前記第１配線の一端から前記第１電圧を供給するための第１スイッチと、
前記複数のセンスアンプに沿って設けられ、前記第１電圧よりも大きな第２電圧が供給される第２配線と、
前記第１配線と前記第２配線の間に前記複数のセンスアンプに沿って分布して設けられた第２スイッチとを有することを特徴とする半導体装置。
【請求項２】
請求項１において、前記第２配線はメッシュ状電源配線であることを特徴とする半導体装置。
【請求項３】
請求項１において、前記複数のセンスアンプを活性化する場合に、前記第２スイッチを所定期間導通させた後、前記第１スイッチを導通させることを特徴とする半導体装置。
【請求項４】
複数のサブメモリアレイを含むメモリアレイを有する半導体装置であって、
前記複数のサブメモリアレイのそれぞれは、
第１方向に延在する複数のワード線と第２方向に延在する複数のデータ線の交点に設けられた複数のメモリセルと、
前記複数のデータ線のそれぞれに対応して設けられ、交差結合された第１導電形の第１ＭＩＳＦＥＴ対及び第２導電の第２ＭＩＳＦＥＴ対をそれぞれに含む複数のセンスアンプと、
前記第１方向に延在して設けられ、前記複数のセンスアンプの第１ＭＩＳＦＥＴ対のソースに結合される第１共通ソース線と、
前記第１方向に延在して設けられ、前記複数のセンスアンプの第２ＭＩＳＦＥＴ対のソースに結合される第２共通ソース線と、
前記第１方向に延在して設けられ、第１電位が供給される第１電源配線と、
前記第１方向に延在して設けられ、第２電位が供給される第２電源配線と、
第３電位が供給される第３電源配線と、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、前記第１共通ソース線と前記第１電源配線との間に前記複数のセンスアンプに沿って設けられた複数の第１スイッチと、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、前記第２共通ソース線と前記第２電源配線との間に設けられた前記複数のセンスアンプに沿って複数の第２スイッチと、
前記第１共通ソース線と前記第３電源配線の間に設けられた第３スイッチとを備え、
前記第３電位は前記第１電位と前記第２電位の間にあり、
前記メモリセルから読み出された信号は対応する前記データ線上で、前記第２電位または前記第３電位に増幅されることを特徴とする半導体装置。
【請求項５】
請求項４において、前記メモリセルに記憶された情報を対応する前記データ線に読み出す場合において、前記複数のワード線の一つが選択された後、前記複数の第１及び第２スイッチが導通状態とされ、所定の期間の経過後に前記複数の第１スイッチが非導通とされるとともに前記第３スイッチが導通状態とされることを特徴とする半導体装置。
【請求項６】
請求項５において、前記複数の第１スイッチのそれぞれは第１導電形の第３ＭＩＳＦＥＴであり、前記複数の第２スイッチのそれぞれは第２導電形の第４ＭＩＳＦＥＴであり、前記第１導電形はＰ形であり、前記第２導電形はＮ形であり、
前記第１電位は前記第３電位よりも高く、前記第３電位は前記第２電位よりも高いことを特徴とする半導体装置。
【請求項７】
請求項４において、
前記複数のサブメモリアレイは、
前記複数のワード線、前記複数のデータ線、及び前記複数のメモリセルが配置され、一つの角を共有する第１の辺と第２の辺を持つ４角形の第１領域と、
前記第１の辺に沿って設けられ、前記複数のセンスアンプ、前記第１及び第２共通ソース線、前記第１及び第２電源配線、及び前記複数の第１及び第２スイッチが配置される第２領域と、
前記第２の辺に沿って設けられ前記複数のワード線のそれぞれに対応して設けられる複数のワード線駆動回路又は前記複数のワード線のそれぞれを上層の複数のワード線配線と接続するための複数の接続部が配置される第３領域と、
前記第１領域の前記一つの角と前記第２及び第３領域によって囲まれる領域に設けられ、前記第３スイッチが配置される第４領域とを有することを特徴とする半導体装置。
【請求項８】
請求項４において、前記複数のサブメモリアレイのそれぞれは、
前記第２の方向に延在して設けられ、その交点で前記第１電源配線と接続され、前記第１電位が供給される複数の第４電源配線と、
前記第２の方向に延在して設けられ、その交点で前記第２電源配線と接続され、前記第２電位が供給される複数の第５電源配線とを備えることを特徴とする半導体装置。
【請求項９】
請求項８において、前記複数複数の第４及び第５電源配線は、前記複数のセンスアンプに対して所定の数の前記センスアンプに１本の割合で設けられることを特徴とする半導体装置。
【請求項１０】
請求項４において、前記複数のメモリセルのそれぞれは、１個のＭＩＳＦＥＴと１個のキャパシタを含むダイナミック型メモリセルであることを特徴とする半導体装置。
【請求項１１】
複数のサブメモリアレイを含むメモリアレイを有する半導体装置であって、
前記複数のサブメモリアレイのそれぞれは、
第１方向に延在する複数のワード線と第２方向に延在する複数のデータ線の交点に設けられた複数のメモリセルと、
前記複数のデータ線のそれぞれに対応して設けられ、交差結合された第１導電形の第１ＭＩＳＦＥＴ対及び第２導電の第２ＭＩＳＦＥＴ対をそれぞれに含む複数のセンスアンプと、
前記第１方向に延在して設けられ、前記複数のセンスアンプの第１ＭＩＳＦＥＴ対のソースに結合される第１共通ソース線と、
前記第１方向に延在して設けられ、前記複数のセンスアンプの第２ＭＩＳＦＥＴ対のソースに結合される第２共通ソース線と、
前記第１方向に延在して設けられ、第１電位が供給される第１電源配線と、
前記第１方向に延在して設けられ、第２電位が供給される第２電源配線と、
第３電位が供給される第３電源配線と、
第４電位が供給される第４電源配線と、
前記複数のセンスアンプに対して所定の数毎に設けられ、前記第１共通ソース線と前記第１電源配線との間に設けられた複数の第１スイッチと、
前記複数のセンスアンプに対して所定の数毎に設けられ、前記第２共通ソース線と前記第２電源配線との間に設けられた複数の第２スイッチと、
前記第１共通ソース線と前記第３電源配線の間に設けられた第３スイッチと、
前記第２共通ソース線と前記第４電源配線の間に設けられた第４スイッチとを備え、
前記第３及び第４電位は前記第１電位と前記第２電位の間にあり、
前記メモリセルから読み出される信号は対応する前記データ線上で、前記第３電位または前記第４電位に増幅されることを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記複数のサブメモリアレイは、
前記複数のワード線、前記複数のデータ線、及び前記複数のメモリセルが配置され、一つの角を共有する第１の辺と第２の辺を持つ４角形の第１領域と、
前記第１の辺に沿って設けられ、前記複数のセンスアンプ、前記第１及び第２共通ソース線、前記第１及び第２電源配線、及び前記複数の第１及び第２スイッチが配置される第２領域と、
前記第２の辺に沿って設けられ前記複数のワード線のそれぞれに対応して設けられる複数の駆動回路又は前記複数のワード線のそれぞれを上層の複数のワード線と接続するための複数の接続部が配置される第３領域と、
前記第１領域の前記一つの角と前記第２及び第３領域によって囲まれる領域にに設けられ、前記第３及び第４スイッチが配置される第４領域とを有することを特徴とする半導体装置。
【請求項１３】
請求項１２において、前記メモリセルに記憶された情報を前記データ線に読み出す場合において、前記複数のワード線の一つが選択された後、前記複数の第１及び第２スイッチが導通状態とされ、所定の期間の経過後に前記複数の第１及び第２スイッチは非導通とされるとともに前記第３及び第４スイッチが導通状態とされることを特徴とする半導体装置。
【請求項１４】
請求項１１において、前記複数の第１スイッチのそれぞれは第１導電形の第３ＭＩＳＦＥＴであり、前記複数の第２スイッチのそれぞれは第２導電形の第４ＭＩＳＦＥＴであり、前記第３スイッチは前記第１導電形の第５ＭＩＳＦＥＴであり、前記第４スイッチは前記第２導電形の第６ＭＩＳＦＥＴであり、前記第１導電形はＰ形であり、前記第２導電形はＮ形であり、
前記第１電位は前記第３電位よりも高く、前記第３電位は前記第４電位よりも高く、前記第４電位は前記第２電位よりも高いことを特徴とする半導体装置。
【請求項１５】
請求項１１において、
前記第３及び第４電源配線は、前記第１及び第２電源配線に並列に前記第１方向に延在して設けられ、
前記第３スイッチは、前記複数のセンスアンプに対して所定の数の前記センスアンプ毎に設けられるように複数の単位第３スイッチに分割され、
前記第４スイッチは、前記複数のセンスアンプに対して所定の数の前記センスアンプ毎に設けられるように複数の単位第４スイッチに分割されることを特徴とする半導体装置。
【請求項１６】
請求項１５において、
前記複数のサブメモリアレイは、
前記複数のワード線、前記複数のデータ線、及び前記複数のメモリセルが配置され、一つの角を共有する第１の辺と第２の辺を持つ４角形の第１領域と、
前記第１の辺に沿って設けられ、前記複数のセンスアンプ、前記第１及び第２共通ソース線、前記第１、第２、第３、及び第４電源配線、前記複数の第１及び第２スイッチ、及び前記第３及び第４スイッチが配置される第２領域と、
前記第２の辺に沿って設けられ前記複数のワード線のそれぞれに対応して設けられる複数の駆動回路又は前記複数のワード線のそれぞれを上層の複数のワード線と接続するための複数の接続部が配置される第３領域とを有することを特徴とする半導体装置。
【請求項１７】
請求項１６において、前記メモリセルに記憶された情報を前記データ線に読み出す場合において、前記複数のワード線の一つが選択された後、前記複数の第１及び第２スイッチが導通状態とされ、所定の期間の経過後に前記複数の第１及び第２スイッチは非導通とされるとともに前記第３及び第４スイッチが導通状態とされることを特徴とする半導体装置。
【請求項１８】
請求項１５において、前記複数の第１スイッチのそれぞれは第１導電形の第３ＭＩＳＦＥＴであり、前記複数の第２スイッチのそれぞれは第２導電形の第４ＭＩＳＦＥＴであり、前記複数の単位第３スイッチのそれぞれは前記第１導電形の第５ＭＩＳＦＥＴであり、前記複数の単位第４スイッチのそれぞれは前記第２導電形の第６ＭＩＳＦＥＴであり、前記第１導電形はＰ形であり、前記第２導電形はＮ形であり、
前記第１電位は前記第３電位よりも高く、前記第３電位は前記第４電位よりも高く、前記第４電位は前記第２電位よりも高いことを特徴とする半導体装置。
【請求項１９】
複数のメモリセルから対応する複数のデータ線読み出される信号を増幅するための複数のセンスアンプと、
前記複数のセンスアンプの増幅信号のハイレベルに関連する第１電位を第１のメッシュ状電源配線から供給するために設けられ、前記複数のセンスアンプのうち所定の数の前記センスアンプ毎に設けられた複数の第１ＭＩＳＦＥＴと、
前記複数のセンスアンプの増幅信号のロウレベルに関連する第２電位を第２のメッシュ状電源配線から供給するために設けられ、前記複数のセンスアンプのうち所定の数の前記センスアンプ毎に設けられた複数の第２ＭＩＳＦＥＴと、
前記複数の第１及び第２ＭＩＳＦＥＴは同じ導電形とされるとともに、前記複数の第１及び第２ＭＩＳＦＥＴのゲートは共通の駆動制御信号線に接続され、
前記駆動制御信号線は、前記複数の第１及び第２ＭＩＳＦＥＴの導通状態を制御するための制御信号を伝達し、
前記制御信号の有効レベルと無効レベルとの電位差の絶対値は、前記第１電位と前記第２電位との電位差の絶対値より大きいことを特徴とする半導体装置。
【請求項２０】
請求項１９において、前記複数の第１及び第２ＭＩＳＦＥＴは、前記複数のセンスアンプに沿って一方向に延在する仮想線上で第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとが交互に配置され、
前記仮想線上に設けられた前記駆動信号線は前記複数の第１及び第２ＭＩＳＦＥＴのゲート電極となることを特徴とする半導体装置。
【請求項２１】
複数のサブメモリアレイを含むメモリアレイを有する半導体装置であって、
前記複数のサブメモリアレイのそれぞれは、
第１方向に延在する複数のワード線と第２方向に延在する複数のデータ線の交点に設けられた複数のメモリセルと、
前記複数のデータ線のそれぞれに対応して設けられ、交差結合された第１導電形の第１ＭＩＳＦＥＴ対及び第２導電の第２ＭＩＳＦＥＴ対をそれぞれに含む複数のセンスアンプと、
前記第１方向に延在して設けられ、前記複数のセンスアンプの第１ＭＩＳＦＥＴ対のソースに結合される第１共通ソース線と、
前記第１方向に延在して設けられ、前記複数のセンスアンプの第２ＭＩＳＦＥＴ対のソースに結合される第２共通ソース線と、
前記第１方向に延在して設けられ、第１電位が供給される第１電源配線と、
前記第１方向に延在して設けられ、第２電位が供給される第２電源配線と、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、前記第１共通ソース線と前記第１電源配線との間にソース・ドレイン経路が接続された前記第２導電形の複数の第３ＭＩＳＦＥＴと、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、前記第２共通ソース線と前記第２電源配線との間にソース・ドレイン経路が接続された前記第２導電形の複数の第４ＭＩＳＦＥＴと、
前記第１方向に延在して設けられ前記複数の第３及び第４ＭＩＳＦＥＴのゲートに共通に接続された第１駆動制御線を備え、
前記複数のセンスアンプの前記第１ＭＩＳＦＥＴ対は、前記第１方向に延在する第１仮想線に沿って配置され、
前記複数のセンスアンプの前記第２ＭＩＳＦＥＴ対は、前記第１方向に延在する第２仮想線に沿って配置され、
前記複数の第３及び第４ＭＩＳＦＥＴは、前記第１及び第２仮想線の間に設けられるとともに前記第１方向に延在する第３仮想線に沿って配置されることを特徴とする半導体装置。
【請求項２２】
請求項２１において、前記複数の第３及び第４ＭＩＳＦＥＴは、前記第３仮想線上で１個ずつ交互に配置されることを特徴とする半導体装置。
【請求項２３】
請求項２１において、前記複数のサブメモリアレイのそれぞれは、
前記複数のワード線、前記複数のデータ線、及び前記複数のメモリセルが配置され、一つの角を共有する第１の辺と第２の辺を持つ４角形の第１領域と、
前記第１の辺に沿って設けられ、前記複数のセンスアンプ、前記第１及び第２共通ソース線、前記第１及び第２電源配線、及び前記複数の第３及び第４ＭＩＳＦＥＴが配置される第２領域と、
前記第２の辺に沿って設けられ前記複数のワード線のそれぞれに対応して設けられる複数の駆動回路又は前記複数のワード線のそれぞれを上層の複数のワード線と接続するための複数の接続部が配置される第３領域と、
前記第１領域の前記一つの角と前記第２及び第３領域によって囲まれる領域に設けられ、前記第１及び第２共通ソース線の一端に接続されるプリチャージ回路が配置される第４領域とを有することを特徴とする半導体装置。
【請求項２４】
請求項２１において、前記複数のデータ線上で対応するメモリセルから読み出された信号は、前記第１電位又は第２電位に増幅され、
前記複数のセンスアンプを活性化する場合に、前記第１駆動制御線には前記第１電位と前記第２電位との間の電圧よりも大きな電圧が印加される期間があることを特徴とする半導体装置。
【請求項２５】
請求項２１において、前記複数のサブメモリアレイのそれぞれは、
第３電位が供給される第３電源配線と、
第４電位が供給される第４電源配線と、
前記第１共通ソース線の一端と前記第３電源線との間にソース・ドレイン経路が接続された第５ＭＩＳＦＥＴと、
前記第４共通ソース線の一端と前記第４電源線との間にソース・ドレイン経路が接続された第６ＭＩＳＦＥＴとを更に備え、
前記第３電位及び第４電位は、前記第１電位と前記第２電位との間にあり、前記第１電位と前記第２電位の間の電圧は前記第３電位と前記第４電位の間の電圧よりも大きく、
前記メモリセルから読み出された信号は対応する前記データ線上で、前記第３電位または前記第４電位に増幅されることを特徴とする半導体装置。
【請求項２６】
請求項２５において、前記メモリセルから対応する前記データ線に読み出された信号を増幅する場合において、前記複数のワード線の一つが選択された後、前記複数の第３及び第４ＭＩＳＦＥＴが導通状態とされ、所定の期間の経過後に前記複数の第３及び第４ＭＩＳＦＥＴは非導通とされるとともに前記第５及び第６ＭＩＳＦＥＴを導通状態とすることを特徴とする半導体装置。
【請求項２７】
請求項２５において、前記複数の第３及び第４ＭＩＳＦＥＴを導通状態とする場合に、前記第１駆動制御線には前記第１電位と第２電位の間の電圧よりも大きな電圧が印加されることを特徴とする半導体装置。
【請求項２８】
請求項２５において、前記半導体装置は、前記複数のワード線のうち選択されたワード線に印加するための昇圧電圧を形成するための昇圧回路を更に有し、
前記複数の第３及び第４ＭＩＳＦＥＴを導通状態とする場合に、前記第１駆動制御線には前記昇圧電圧が印加されることを特徴とする半導体装置。
【請求項２９】
請求項２１において、前記複数のサブメモリアレイのそれぞれは、
前記第１方向に延在して設けられ、第３電位が供給される第３電源配線と、
前記第１方向に延在して設けられ、第４電位が供給される第４電源配線と、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、前記第１共通ソース線と前記第３電源配線との間にソース・ドレイン経路が接続された前記第２導電形の複数の第５ＭＩＳＦＥＴと、
前記複数のセンスアンプに対して所定の数の前記センスアンプごとに設けられ、前記第２共通ソース線と前記第４電源配線との間にソース・ドレイン経路が接続された前記第２導電形の複数の第６ＭＩＳＦＥＴとを更に備え、
前記第３電位及び第４電位は、前記第１電位と前記第２電位との間にあり、前記第１電位と前記第２電位の間の電圧は前記第３電位と前記第４電位の間の電圧よりも大きく、
前記複数のデータ線上で対応するメモリセルから読み出された信号は、前記第３電位または前記第４電位に増幅されることを特徴とする半導体装置。
【請求項３０】
請求項２９において、前記メモリセルから対応する前記データ線に読み出された信号を増幅する場合において、前記複数のワード線の一つが選択された後、前記複数の第３及び第４ＭＩＳＦＥＴが導通状態とされ、所定の期間の経過後に前記複数の第３及び第４ＭＩＳＦＥＴは非導通とされるとともに前記複数の第５及び第６ＭＩＳＦＥＴを導通状態とすることを特徴とする半導体装置。
【請求項３１】
請求項２９において、前記複数の第３及び第４ＭＩＳＦＥＴを導通状態とする場合に、前記第１駆動制御線には前記第１電位と第２電位の間の電圧よりも大きな電圧が印加されることを特徴とする半導体装置。
【請求項３２】
請求項２９において、前記半導体装置は、前記複数のワード線のうち選択されたワード線に印加するための昇圧電圧を形成するための昇圧回路を更に有し、
前記複数の第３及び第４ＭＩＳＦＥＴを導通状態とする場合に、前記第１駆動制御線には前記昇圧電圧が印加されることを特徴とする半導体装置。
【請求項３３】
請求項２１において、前記第１導電形はＰ形であり、前記第２導電形はＮ形であることを特徴とする半導体装置。
【請求項３４】
請求項２１において、前記複数のメモリセルのそれぞれは、１個のＭＩＳＦＥＴと１個のキャパシタを含むダイナミック型メモリセルであることを特徴とする半導体装置。