【手続補正書】
【提出日】平成18年7月28日(2006.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  記憶回路と、前記記憶回路に保持された制御情報に基いて内部クロック信号を生成する発振回路と、外部で生成される外部クロック信号の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路とを有し、前記内部クロック信号を内部回路の同期動作に用いることを特徴とする半導体集積回路。
【請求項２】  前記論理回路は所定の動作モードの指示に応答して制御情報を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項３】  前記論理回路は前記記憶回路に初期的に与えられる制御情報に基づいて生成されるクロック信号に同期して制御情報を生成する動作を行うことを特徴とする請求項２記載の半導体集積回路。
【請求項４】  前記論理回路は外部クロック信号に同期して制御情報を生成する動作を行うことを特徴とする請求項２記載の半導体集積回路。
【請求項５】前記論理回路は所定動作モードの指示に応答して発振動作される別の発振回路で生成されるクロック信号に同期して制御情報を生成する動作を行うことを特徴とする請求項２記載の半導体集積回路。
【請求項６】  前記論理回路で生成された制御情報を格納する不揮発性記憶装置を有し、前記不揮発性記憶装置に格納された制御情報はパワーオンリセットに応答して前記記憶回路にロードされることを特徴とする請求項１記載の半導体集積回路。
【請求項７】  内部クロック信号及び外部クロック信号の夫々の周波数に応答する情報をサンプリングするサンプリング回路を有し、前記論理回路は前記サンプリング回路でサンプリングされた情報を用いて内部クロック信号と外部クロック信号の周波数比較を行って内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項８】  内部クロック信号と外部クロック信号の周波数の相異を比較する比較回路を有し、前記論理回路は前記比較回路による比較結果を用いて内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項９】  前記論理回路はＣＰＵであり、前記記憶回路はＣＰＵによってアクセス可能なレジスタであることを特徴とする請求項７又は８記載の半導体集積回路。
【請求項１０】  前記記憶回路はカウンタであり、
前記論理回路は内部クロック信号と外部クロック信号の周波数の相異を比較し、比較結果を用いて前記カウンタをアップカウント又ダウンカウントすることを特徴とする請求項１記載の半導体集積回路。
【請求項１１】  前記論理回路は、内部クロック信号と外部クロック信号の周波数比較結果を外部から入力し、入力した比較結果を参照して内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項１２】  前記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の出力電圧に基づいて決定される動作電源電圧に応ずるバイアス電圧を形成するバイアス回路とを更に有し、
前記発振回路は、前記Ｄ／Ａ変換回路の出力電圧に基づいて決定される電圧を動作電源電圧とし、前記バイアス電圧によって発振周波数が制御される電圧制御発振回路であり、
前記バイアス回路は温度変化に対してドレイン・ソース間電流の変化が小さくされるゲート・ソース間電圧条件を満足するＭＯＳトランジスタを備えた定電流回路を有し、前記ＭＯＳトランジスタのドレイン電圧を制御電圧として出力することを特徴とする請求項１記載の半導体集積回路。
【請求項１３】  前記定電流回路は、電源電圧をソースに受けゲート・ドレイン間が短絡されたｐチャンネル型の第１ＭＯＳトランジスタと、回路の接地電圧をソースに受けゲート・ドレイン間が短絡されたｎチャンネル型の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインに一端が結合され前記第２ＭＯＳトランジスタのドレインに他端が結合された抵抗素子とを有し、前記第１ＭＯＳトランジスタのドレイン電圧と前記第２ＭＯＳトランジスタのドレイン電圧を制御電圧として出力することを特徴とする請求項１２記載の半導体集積回路。
【請求項１４】  前記Ｄ／Ａ変換回路の出力電圧はボルテージフォロアアンプを介して電圧制御発振回路及びバイアス回路の動作電源電圧として供給されることを特徴とする請求項１３記載の半導体集積回路。
【請求項１５】  電源電圧と温度の変動に対する電圧変動が補償された基準電圧を発生する基準電圧発生回路を更に有し、前記Ｄ／Ａ変換回路は前記基準電圧を変換基準電圧として入力することを特徴とする請求項１２記載の半導体集積回路。
【請求項１６】  前記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力電圧に基づいてバイアス電圧を形成するバイアス回路とを更に有し、
前記発振回路は、ＣＭＯＳ回路形式のリングオシレータ部を有し当該リングオシレータ部に対する電流制御用の前記バイアス電圧によって発振周波数が制御される電圧制御発振回路であり、
前記バイアス回路は、発振回路にＣＭＯＳ回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加して温度変化によるリングオシレータ部の発振周波数変動を補償することを特徴とする請求項１記載の半導体集積回路。
【請求項１７】  前記電圧制御発振回路はリングオシレータ部を構成する奇数段のＣＭＯＳインバータ遅延段を有し、
前記バイアス回路は、前記ＣＭＯＳインバータ遅延段の論理閾値電圧を模擬する論理閾値電圧模擬回路部を有し、前記論理閾値電圧模擬回路の出力を用いて発振回路の動作電源電圧を変化させることを特徴とする請求項１６記載の半導体集積回路。
【請求項１８】  電源電圧と温度の変動に対する電圧変動が補償された基準電圧を発生する基準電圧発生回路を更に有し、前記Ｄ／Ａ変換回路は前記基準電圧を変換基準電圧として入力することを特徴とする請求項１６記載の半導体集積回路。
【請求項１９】  記憶回路と、前記記憶回路に保持された制御情報に基いて内部クロック信号を生成する発振回路と、外部で内部クロック信号の周波数を一致させる制御回路を有し、前記内部クロック信号を内部回路の同期動作に用いることを特徴とする半導体集積回路。
【請求項２０】  記憶回路と、記憶回路に保持された制御情報に基いて内部クロック信号を生成する発振回路と、周期的に発生するパルスの一定区間毎に前記内部クロック信号を計数し計数値を期待値に一致させる方向に制御情報を更新する論理回路とを有し、前記内部クロック信号を内部回路の同期動作に用いることを特徴とする半導体集積回路。
【請求項２１】  周期的にパルスの一定区間を発生する区間発生回路を有し、この区間発生回路は、パルス発生回路と、前記パルス発生回路から発生されるパルスの所定位相点から充電動作又は放電動作の何れかを行なうＣＲ時定数回路と、前記ＣＲ時定数回路で得られる電圧が規定電圧に到達するのを検出する検出回路を有し、所定位相点から前記検出回路による検出タイミングまでを前記一定区間とすることを特徴とする請求項２０記載の半導体集積回路。
【請求項２２】  前記規定電圧は基準電圧発生回路で発生される基準電圧に基づいて形成され、前記基準電圧は電源電圧と温度の変動に対する電圧変動が補償された電圧であることを特徴とする請求項２１記載の半導体集積回路。
【請求項２３】  前記記憶回路はアップダウンカウンタであることを特徴とする請求項２１記載の半導体集積回路。
【請求項２４】  前記アップダウンカウンタは前記パルス発生回路から発生されるパルスに同期してアップカウント又はダウンカウントを行なうことを特徴とする請求項２３記載の半導体集積回路。
【請求項２５】  前記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の出力電圧に応じて変化されるバイアス電圧を形成するバイアス回路とを更に有し、
前記発振回路は、前記バイアス電圧によって発振周波数が制御される電圧制御発振回路であることを特徴とする請求項２０記載の半導体集積回路。
【請求項２６】  電源電圧と温度の変動に対する電圧変動を補償した基準電圧を発生する基準電圧発生回路を更に有し、前記Ｄ／Ａ変換回路は前記基準電圧を変換基準電圧として入力することを特徴とする請求項２５記載の半導体集積回路。
【請求項２７】  不揮発性記憶装置を有し、前記不揮発性記憶装置は、パワーオンリセットに応答して前記記憶回路に初期的にロードされる制御情報と、前記論理回路にロードされる前記期待値を保有することを特徴とする請求項２０記載の半導体集積回路。
【請求項２８】  前記不揮発性記憶装置は記憶情報を電気的書換え可能であることを特徴とする請求項２７記載の半導体集積回路。
【請求項２９】  前記発振回路から出力されるクロック信号を分周する可変分周回路を有することを特徴とする請求項１又は２７記載の半導体集積回路。
【請求項３０】  中央処理装置と、
制御レジスタと、
前記制御レジスタに設定された情報に基づいて内部クロックを生成するクロック生成回路とを有し、
前記クロック生成回路が生成した内部発振クロックは、前記中央処理装置に供給されることを特徴とするマイクロコンピュータ。