(57)【特許請求の範囲】
【請求項１】
それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのためのフレーム同期化デバイスであって、このフレーム同期化デバイスは、
シリアル入力部分とパラレル出力部分とを含み、少なくともあるフレームのビットの数と同数の段を有し、前記シリアルビットストリームを受信し、前記フレームをある連続する順番にて出力するシリアル入力パラレル出力シフトレジスタ手段と、
前記パラレル出力部分の出力にフレームヘッダが存在するか否かを検出し、存在しない場合は、同期が達成されるまで、前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも１時間周期だけ前記パラレル出力部分からのフレームの出力が遅延されるように前記シフトレジスタ手段を制御するための制御手段とを備え、
前記フレーム同期化デバイスは、
前記シフトレジスタ手段の前記パラレル出力部分をクロッキングする第一のクロックパルスを生成するための第一のクロック手段を備え、前記制御手段は少なくとも１時間周期だけ前記第一のクロックパルスが遅延されるように前記第一のクロック手段を制御し、前記第一のクロック手段は、前記シリアルビットストリームから抽出され整列されるシリアルクロックより実質的に低い周波数を有することを特徴とするフレーム同期化デバイス。
【請求項２】
前記制御デバイスは、同期化に達するまで、あるフレームの出力の前記遅延が数回反復されるように適応される請求項１記載のデバイス。
【請求項３】
前記フレームは、固定長である請求項１または２記載のデバイス。
【請求項４】
前記フレームは、バイトである請求項３記載のデバイス。
【請求項５】
各フレームはＮビットを含み、前記シフトレジスタ手段の前記シリアル入力部分をクロッキングするための第二のクロックパルスを生成する第二のクロック手段が設けられ、前記第一のクロック手段は、前記第二のクロックパルスを、前記第二のクロックパルスの時間周期よりＮ倍長い時間周期を有する前記第一のクロックパルスに変換し、前記制御手段は、前記第一のクロックパルスが前記第二のクロックパルスの少なくとも１時間周期だけ遅延されるように前記第一のクロック手段を制御するように適応されることを特徴とする請求項１乃至４のいずれか一に記載のデバイス。
【請求項６】
前記制御手段は、制御信号を前記第一のクロック手段に供給するように適応され、前記第一のクロック手段は、前記シフトレジスタ手段の前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも１時間周期だけ前記制御信号によって阻止されるように適応されることを特徴とする請求項５記載のデバイス。
【請求項７】
それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのためのフレーム同期化方法であって、このフレーム同期化方法は、
あるフレームのビットの数と少なくとも同数の段を有するシリアル入力パラレル出力シフトレジスタ手段のシリアル入力部分に前記シリアルビットストリームを入力するステップと、前記シフトレジスタ手段のパラレル出力部分からある連続する順番にて前記フレームを出力するステップとを備え、
更に、
前記パラレル出力部分の出力内にフレームヘッダが存在するか否かを検出するステップと、
存在しない場合は、前記パラレル出力部分からのフレームの出力を、前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも１時間周期だけ、同期化が達成されるまで遅延し、
前記方法は更に、
前記シフトレジスタ手段の前記パラレル出力部分からの前記フレームの前記出力をクロッキングする第一のクロックパルスを生成するステップであって、前記第一のクロックパルスは少なくとも１時間周期だけ遅延され、前記第一のクロック手段は、前記シリアルビットストリームから抽出され整列されるシリアルクロックより実質的に低い周波数を有する、このステップを備えることを特徴とするフレーム同期化方法。
【請求項８】
前記あるフレームの前記出力を遅延するステップは、同期化が達成されるまで数回反復される請求項７記載の方法。
【請求項９】
前記フレームは、固定長である請求項７または８記載の方法。
【請求項１０】
前記フレームは、バイトである請求項１乃至９のいずれか一に記載の方法。
【請求項１１】
更に、前記シフトレジスタ手段の前記シリアル入力部分内への前記シリアルビットストリームの入力をクロッキングするための第二のクロックパルスを生成するステップと、
前記第二のクロックパルスを前記第二のクロックパルスの時間周期よりＮ倍長い時間周期を有する前記第一のクロックパルスに変換するステップと、を含み、
各フレームはＮビットを含み、前記第一のクロックパルスは、前記第二のクロックパルスの少なくとも１時間周期だけ遅延されることを特徴とする請求項７記載の方法。
【請求項１２】
更に、前記シフトレジスタ手段の前記パラレル出力部分の前記出力内にフレームヘッダが検出されない場合は制御信号を生成するステップと、
前記シフトレジスタ手段の前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも１時間周期だけ前記制御信号によって前記第一のクロックパルスの生成を阻止するステップと、を含むことを特徴とする請求項７乃至１１のいずれか一に記載の方法。
【請求項１３】
請求項１記載のデバイスを備え或いは請求項７記載の方法を用いて動作し、シリアルデータが単一のチャネルを通じて輸送され、受信側において、更なる処理のためにパラレルデータに変換される、ＳＯＮＥＴ／ＳＤＨ或いはギガビットイーサネット等のデジタルデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのために、シリアル入力部分とパラレル出力部分とを含み、少なくともあるフレームのビットの数と同数の段を有し、前記シリアルビットストリームを受信し、前記フレームをある連続する順番にて出力するシリアル入力パラレル出力シフトレジスタ手段を備えているフレーム同期化デバイスに関する。
【０００２】
更に、本発明は、それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのために、あるフレームのビットの数と少なくとも同数の段を有するシリアル入力パラレル出力シフトレジスタ手段のシリアル入力部分に前記シリアルビットストリームを入力するステップと、前記シフトレジスタ手段のパラレル出力部分からある連続する順番にて前記フレームを出力するステップとを備えたフレーム同期化方法に関する。
【背景技術】
【０００３】
このようなデバイス及び方法は、ＳＤＨ（Synchronous Digital Hierarchy）／ＳＯＮＥＴ（Synchronous Optical Network）或いはギガビットイーサネット(Gigabit Ethernet)等のデジタルデータ伝送システム、とりわけ、シリアルデータが単一のチャネルを通じて搬送され、受信側において、更なる処理のためにパラレルデータに変換されるようなシステムのネットワーキング部分内において用いられる。
【０００４】
ＳＤＨ／ＳＯＮＥＴ或いはギガビットイーサネット等のデジタルデータ伝送システムにおいては、データは、送信側においては、バイト毎に次々と送られ、バイトのシリアル順のエンドレスなストリームが形成され、あるバイトは、固定されているが、しかし、重要でない長さを有する１と０のワードから成る。バイトのこのシーケンスを受信側においてバイトデマルチプレキシングするためには、バイトのこのストリームの中の元のバイトの位置を知ることが重要となる。伝送オーバヘッド（transmission overhead）は、送信側において、フレームヘッダバイト（ＳＤＨ／ＳＯＮＥＴ）或いはコンマバイト（Gigabit Ethernet）としても知られる、一つ或いは複数の特殊なバイトを挿入することによって、そうする可能性を与える。しかし、特殊なバイトの発生の時間瞬間は、受信側においては、未知であり、このため、受信側において特殊なバイトを認識するために、特別な手段が要求される。受信側においてこの特殊なバイトがビットのストリーム内に認識されると、デマルチプレキシングの瞬間が知られ、デマルチプレキシングされたパラレル出力データをそれらバイトの境界（byte boundaries）に対して整列されることが可能となる。
【０００５】
受信側においてこの特殊なバイトを認識できるようにするためには、フレームヘッダの検出或いはコンマバイトの検出が必要となり、リセット可能なＮ分周されたクロックカウンタ（resetable clock-divided-by-N counter）をフレームヘッダバイト位置に対して同期することが必要となる。このＮ分周されたクロックカウンタの出力信号はデマルチプレキシングが発生する瞬間を決定する。この同期式のリセット可能なＮ分周されたクロックカウンタの同期は、上記特殊なバイトが検出されたとき、全速力にて、正確に知られた時間間隔内に行なわなければならない。
【０００６】
米国特許第４，６７５，８８６号明細書は、受信されたデータビットストリームを入力端で受信するシフトレジスタの出力に接続されたフレーム整列ワード復号器（frame alignment word decoder）を利用するフレーム同期化デバイスを開示する。このデバイスは、周期的パターンを再生するデータビットストリームタイミング信号の周期の選択から生成されたクロック信号によってクロックされる。このパターンは、あるフレームの持続期間内の相対ビット位置によって決定されるが、少なくともある一定量はあるフレーム内のある整列ワードのビットの分布に従って分布しており、これらはあるフレームの持続期間を通じて規則的に分布する同一サイズのグループを形成する。このクロック信号は、このデバイス内で２０或いは２１によって分周する分周器によって生成され、この分周器はこのデバイスに整列ワードが復号器によって認識されない限り、データビットストリームタイミングの１期間に相当する値だけの周期的位相スキップをもたらす。２つのパラレルな部分の間にある相対位相シフトを有するロック信号のバージョンによってクロックされる上記２つのパラレルな部分内にシフトレジスタが実装され、これら部分の一方は他方をパラレルにそのクロック信号に位相スキップが発生する度に更新する。
【０００７】
米国特許第５，４４２，６３６号明細書は、ある最大開始時間変動間隔（maximum starting time variation interval）内に受信される複数の情報パケット信号を整列させるためのフレーム整列回路（frame aligner circuit）を開示し、この回路は、複数のフレーム検出器、複数のストレッチ回路及び複数の可変遅延回路から成り、これらは同期信号発生器と遅延制御回路によって制御される。本発明の一つの実施例内の遅延制御回路は、各情報パケット信号を、その情報パケット信号の開始と最後に受信された情報パケット信号の開始に続くある時間周期によって定義される時間周期だけ遅延させる。こうして、各情報パケット信号は、これら複数の情報パケット信号を互いに整列するために、ある対応する時間周期だけ遅延される。
【０００８】
国際公開００／７７９６０号パンフレットは、事実上、連結されたデータストリームを、切れ目なく連結されたデータストリームに変換するための方法及びデバイスを開示する。データは、コンテナに入れて伝送され、Ｎ個のコンテナが１つのマルチフレームとして結合される。事実上、連結されたデータストリームは、Ｘ個の部分ストリーム／チャネルから成る。マルチフレーム内の同一位置に割当てられた各コンテナは、そのコンテナのマルチフレームインジケータ（multiframe indicator）を評価することで識別される。これら部分データフレームの前記識別されたコンテナ間の互いの時間シフトが測定される。もしこのような時間シフトが検出された場合は、進んでいるコンテナのみが、全てのコンテナの時間的整列が達成されるように遅延される。各チャネルは、ポインタインタプリッタと、これに続く、フレキシブルメモリ及びポインタ発生器と相関される。これらポインタ発生器は相互に同期され、各ポインタ発生器は、そのチャネルと関係するフレキシブルメモリの読出しを制御するように備えられる。マスタチャネルとして選択されたチャネルには、オーバヘッド挿入子（overhead inserter）が設けられる。
【発明の開示】
【０００９】
本発明の一つの目的は、フレーム同期化の効率を向上させること、とりわけ、低い電力損失を達成することにある。
【００１０】
上述の及び更なる目的を達成するために、本発明の第一の態様によれば、
それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのために、
シリアル入力部分とパラレル出力部分とを含み、少なくともあるフレームのビットの数と同数の段を有し、前記シリアルビットストリームを受信し、前記フレームをある連続する順番にて出力するシリアル入力パラレル出力シフトレジスタ手段を備えているフレーム同期化デバイスであって、
前記パラレル出力部分の出力にフレームヘッダが存在するか否かを検出し、存在しない場合は、同期が達成されるまで、前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも１時間周期だけ前記パラレル出力部分からのフレームの出力が遅延されるように前記シフトレジスタ手段を制御するための制御手段を備えることを特徴とするデバイスが提供される。
【００１１】
本発明の第二の態様によれば、
それぞれがある予め定義されたフレームヘッダを含む複数のフレームに編成されたシリアルビットストリームとしてデジタルデータが伝送されるバイナリデータ伝送システムのために、
あるフレームのビットの数と少なくとも同数の段を有するシリアル入力パラレル出力シフトレジスタ手段のシリアル入力部分に前記シリアルビットストリームを入力するステップと、前記シフトレジスタ手段のパラレル出力部分からある連続する順番にて前記フレームを出力するステップとを備えたフレーム同期化方法であって、
更に、
前記パラレル出力部分の出力内にフレームヘッダが存在するか否かを検出するステップと、
存在しない場合は、前記パラレル出力部分からのフレームの出力を、前記シリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも１時間周期だけ、同期化が達成されるまで遅延するステップと、
を含むことを特徴とする方法が提供される。
【００１２】
本発明によれば、シフトレジスタのパラレル出力部分からのフレームの出力は少なくとも１高周波サイクルだけ保持され、このビットストリームのデマルチプレキシングの瞬間は少なくとも１ビットだけスキップ或いは”キック（kicked）”される。つまり、シフトレジスタ手段のパラレル出力部分から出力されるデマルチプレキシングされたパラレルデータは、フレームヘッダを探索する制御手段に供給される。フレームヘッダがある時間内に見つからない場合は、デマルチプレキシングは少なくとも１クロックサイクルだけスキップされ、その結果として、少なくとも１ビット後に継続される。この手続はフレームヘッダがそのパラレルデータ内に検出されるまで反復される。レームヘッダが検出されると、システムは同期化される。システムが同期化に達すると、これはそのデマルチプレキシングされたパラレル出力データはバイト境界に整列されていることを意味し、それ以上はなにも起こらない。そして（例えば、外部状況に起因して）再び同期が失われた場合にのみ、再同期化手続が再び開始される。
【００１３】
本発明の主な長所は、同期化が、より低く周波数と、より少ない損失とを有するパラレルクロック領域内で行われ、場合によっては、総合伝送システムコントローラ等の外部ソースによって行うこともできることである。このため、本発明による同期化は、ＣＭＯＳ等の低周波駆動信号を用いる回路にて実現することができる。
【００１４】
ここで用いられる”フレーム”なる語句は、フレーム、ワード、バイト等のあらゆる種類を意味し、ここで用いられる”フレームヘッダ（frameheader）”なる語句は、例えば、フレームヘッダバイト（SDH/SONET）或いはバイト（Bigabit Ethernet）などの特殊なバイトの種類を意味することに注意する。
【００１５】
本発明の更なる好ましい実施例が従属クレーム内に規定されている。
【００１６】
特に、フレームの出力の遅延は、同期化に達するまで数回反復してもよい。
【００１７】
通常は、フレームはある固定された長さを有し、好ましくは、バイトから成る。
【００１８】
もう一つの実施例においては、シフトレジスタ手段のパラレル出力部分からのフレームの出力をクロックする第一のクロックパルスが生成され、これら第一のクロックパルスは、少なくともシリアル入力部分内のビットをある段から次の段にシフトするために必要とされる１時間周期だけ遅延される。こうして、出力クロックパルスとも呼ばれるこれら第一のクロックパルスは、同期化に達するまで、少なくとも１クロックパルスだけスキップされる。
【００１９】
通常、各フレームはＮビットを含み、シリアルビットストリームのシフトレジスタ手段のシリアル入力部分内への入力をクロッキングするための第二のクロックパルスが生成され、これら第二のクロックパルスの時間周期よりＮ倍長い時間周期を有する前記第一のクロックパルスに変換されて、これら第一のクロックパルスは、少なくとも前記第二のクロックパルスの１時間周期だけ遅延される。
【００２０】
本発明の更にもう一つの実施例においては、シフトレジスタ手段のパラレル出力部分の出力内にフレームヘッダが検出されない場合は、（”キック・ピン「kick-pin」”）制御信号が生成され、第一のクロックパルスの生成は、この制御信号によって、シフトレジスタ手段のシリアル入力部分内のビットをある段から次の段にシフトするために必要とされる少なくとも１時間周期だけ阻止される。こうして、この”キック・ピン”信号は、同期化に達するまで、第一のクロックパルスのスキッピングを決定する。
【００２１】
本発明の上述の目的及び他の態様が以下の説明及び付属の図面からより良く理解されるであろう。
【発明を実施するための最良の形態】
【００２２】
ＳＤＨ／ＳＯＮＥＴ或いはギガビットイーサネット等のデジタルデータ伝送システムにおいては、送信側（Ｔｘ）でのデータは、図１に示されるように、バイト毎に次々と送られ、シリアル順のバイトのエンドレスなストリームが形成される。バイトは、固定されているが、ただし、長さは重要でない１と０のワードから成る。バイトのこのシーケンスを受信側（Ｒｘ）においてデマルチプレキシングするためには、このバイトのストリーム内における元のバイトの位置を知ることが必須となる。受信側においては未知の時間瞬間（unknown time moments）であるが、送信側においてフレームヘッダバイト（SDH/SONET）或いはコンマバイト（Gigabit Ethernet）としても知られる、一つ或いは複数の特殊なバイトが挿入されることによって、伝送オーバヘッドはそうする可能性を与える。図２に示すように、受信側においてこのビットのストリーム内にこの特殊なバイトが認識されると、デマルチプレキシングの瞬間が既知となり、デマルチプレキシングされたパラレルな出力データはそれらのバイトの境界に対して整列されることが可能となる。
【００２３】
この特殊なバイトを認識できるようにするためには、フレームヘッダの検出或いはコンマバイトの検出が必要となり、リセット可能なＮ分周されたクロックカウンタが、フレームヘッダバイト位置に対して同期することが必要となる。図３には、このようなリセット可能なＮ分周されたクロックカウンタを含む従来のフレーム同期デバイスが示されている。このＮ分周されたクロック出力信号は、デマルチプレキシングが発生すべき瞬間を決定する。この同期式のリセット可能なＮ分周されたクロックカウンタの同期化は、この特殊なバイトが検出されたとき、ある正確に知られた時間周期内に全速力にて行うことを要求される。
【００２４】
本発明は、カウンタを、シリアルビットストリームに対して、ＣＭＯＳ等の低周波駆動信号を用いて同期化する可能を与える、いわゆる”キック・ピン”原理を用いることを提案する。このとき、フレームヘッダの検出は、パラレルデータビット速度にて遂行することが可能となる。カウンタは、ある正確に知られた時間瞬間にリセットされないが、出力クロックが、１高周波クロックサイクルだけ保持される。この動作の結果として、ビットのストリームのデマルチプレキシングの瞬間が１ビットだけシフトされる。これは、同期化／整列が達成されるまで、低い周波数にて反復される。駆動は、非常に低い周波数にて動作することができるが、同期化はより長い時間を必要することに気づかなければならない。
【００２５】
デマルチプレクキシングされたデータ出力は、入力されたパラレルデータにフレームヘッダ或いはコンマバイトが存在しないか探索するデータハンドリングデバイス（いわゆるフレーマ回路）に供給される。ある時間フレーム内にこの特殊なバイトが見つからない場合は、このデバイスは、Ｎ分周されたクロックカウンタのキック・ピンに信号を送り、１クロックサイクルだけスキップさせ、結果として、１ビット後にデマルチプレキシングさせる。この手続が、出力パラレルデータ内にフレームヘッダ或いはコンマバイトが検出されるまで反復される。これが検出されると、システムは同期された状態となる。システムが同期された状態に達すると、これはデマルチプレキシングされた出力データがバイトの境界に整列されていることを意味し、それ以降はないも起こらず、それ以上、”キック・ピン”信号は生成されない。そして、（例えば、外部の状況に起因して）同期が失われた場合に限り、再同期化手続が再び開始される。
【００２６】
図４のデバイス内の”キック・ピン”信号は、図３のデバイス内の”リセット（Reset）”信号と同一の役割、すなわちデマルチプレキシングの時間瞬間を調節する、役割を有する。しかし、図３のデバイス内の”リセット”信号は、高周波シリアル時間領域内で起こるのに対して、図４のデバイス内の”キック・ピン”信号は、より低い周波数のパラレル時間領域内で生成される。更に、図３のデバイス内の”リセット”信号は、デマルチプレキシングの時間瞬間を瞬間的にセットするのに対して、”キック・ピン”信号は、デマルチプレキシングの瞬間を、シリアル高周波クロックと関連する１クロックサイクルだけシフトする。
【００２７】
こうして、主な長所として、この”キック・ピン”信号は、回路によってより低い周波数にて、より損失の少ないパラレルクロック領域にて生成することができ、更には、総合伝送システムコントローラ等の外部ソースによって生成することもできる。
【００２８】
所で、このシリアルクロックは、既に抽出されており、シリアルデータに対して正確に整列されていることを期待されていることに注意すべきである。
【００２９】
１クロックサイクルだけスキップするための回路は、いわゆるデジタルワンショット（digital one shot）として提供されることができる。図５には、このような回路の第一の好ましい実施例が示されている。この回路は低周波数信号にて駆動することができ、そして、出力は単に１高周波クロックサイクルだけスキップする。
【００３０】
”キック・ピン”信号が高値となると、第一のフリップフロップＦＦ１のＱ出力は、クロック・イン（信号）（clock-in）の次のエッジにおいて高値となる。これは、公知のセット・リセット回路（ここではＯＲゲートとして描かれている）をセットし、キック・アウトは高値となる。このセット信号は第二のフリップフロップＦＦ２にも供給される。すると、このＦＦ２のＱ−出力が、クロック・イン（信号）の１クロックサイクル後に高値となり、結果として、セット・リセット回路をリセットする。キック・アウトは、再び低値となる。ＳとＲが同時に変化することは決してないため、禁止状態は起り得ない。キック・アウト信号とクロック・インの”ＡＮＤ”演算は、１パルス省くクロック・アウト（Clock-out）信号を与える。この”クロックパルスを省く信号（missing-pulse-clock-signal）”をＮ分周カウンタに加えられると、結果として、時間が１クロックサイクルだけ”待たされる”こととなる。しかし、セット・リセット回路は未知の開始挙動を有するために、この回路を既知の状態にするためには、第一のキックピンパルスが必要となることに注意する。図６には、図５の回路内の信号の波形が示されている。
【００３１】
ＦＦ２に対してＮ個のメモリ要素を用いることで、デジタルワンショットはいわゆるＮ−ショットに拡張することができる。Ｎ＝１とした場合は、セット・リセット回路は必要なく、単一のゲートにて置き換えることができる。これは、２つのフリップフロップを直列に構成することでの正確なタイミングが確保されることによる。
【００３２】
クロック異常（clock glitches）を回避するために特別な注意が払わなければならない。すなわち、セット信号がクロック・イン信号に対して遅れて発生した場合、クロック・アウト信号が、パルスを有さないことを意図されるまさにその場所にパルスを生成することとなるためである。このような状況が図７に示される。
【００３３】
図８には、パスファインダチップ（Pathfinder chips）に適用されるところのある連続するクロックシーケンスから１クロックパルスを除去するための実際のパルスが与えられているが、これは、デジタルワンショット回路の第二の好ましい実施例を示す。この回路の最大動作周波数は、インバータ及びＡＮＤゲートの遅延と、フリップフロップのセットアップ／保持時間とによって決定される。第三のフリップフロップＦＦ３が最初に、次に、第二のフリップフロップＦＦ２が、次に第一のフリップフロップＦＦ１が変化すべきである。図８の回路内で用いられる或いは発生する信号の波形が図９に示されている。
【００３４】
上では本発明が添付の図面内に示される実施例との関連で説明されたが、明白に明なように、本発明はこれに制限されるものではなく、添付のクレーム内に開示される範囲内で多くのやり方にて変更できる。
【図面の簡単な説明】
【００３５】
【図１】送信側と受信側の所のデータビット信号の波形を簡略的に示す図である。
【図２】送信側と受信側の所のダッシュを付された部分にて示されるフレームヘッダバイトを含むデータビット信号の波形を簡略的に示す図である。
【図３】シリアル入力パラレル出力シフトレジスタを備える従来のフレーム同期化デバイスの概略のブロック図である。
【図４】本発明の一つの好適な実施例によるシリアル入力パラレル出力シフトレジスタを備えるフレーム同期化デバイスの概略のブロック図である。
【図５】図４のデバイス内に設けられるべきデジタルワンショット回路の第一の好適な実施例を示す図である。
【図６】図５の回路内で用いられる或いは生成されるべき幾つかの信号の波形を示す図である。
【図７】図５の回路内で用いられる或いは生成される幾つかの信号の、セット信号がクロック・イン・信号との関係で遅れて発生するときの波形を示す図である。
【図８】図４のデバイス内に設けられるべきデジタルワンショット回路の第二の好適な実施例を示す図である。
【図９】図８の回路内で用いられる或いは生成されるべき幾つかの信号の波形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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