【手続補正書】
【提出日】平成18年3月1日(2006.3.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置およびその製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ＭＩＳＦＥＴと縦型ＭＩＳＦＥＴとを有する半導体装置であって、
前記ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記ＭＩＳＦＥＴの上部に絶縁膜を介して金属膜が形成され、
前記金属膜の上部に形成されたバリア膜の上部に前記縦型ＭＩＳＦＥＴが形成され、
前記第１積層体は、前記バリア膜を介して前記金属膜に接続されることを特徴とする半導体装置。
【請求項２】  前記バリア膜は、ＷＮ膜、Ｔｉ膜、ＴｉＮ膜、ＷＮ膜とＷ膜との積層膜、ＴｉＮ膜とＷ膜との積層膜、Ｔｉ膜とＴｉＮ膜との積層膜、Ｃｏシリサイド膜およびＷシリサイド膜からなる群より選ばれた少なくとも一種の膜を有し、
前記第１積層体は、シリコン膜を有することを特徴とする請求項１記載の半導体装置。
【請求項３】  前記第１積層体は、前記バリア膜の内部で前記金属膜に接続されることを特徴とする請求項２記載の半導体装置。
【請求項４】  前記金属膜は、Ｗ膜を有することを特徴とする請求項２記載の半導体装置。
【請求項５】  ＭＩＳＦＥＴと縦型ＭＩＳＦＥＴとを有する半導体装置であって、
前記ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記ＭＩＳＦＥＴの上部に絶縁膜を介して前記縦型ＭＩＳＦＥＴが形成され、
前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記縦型ＭＩＳＦＥＴのゲート電極は、その下部で下層の導電膜に電気的に接続されることにより、前記ＭＩＳＦＥＴのゲート電極またはドレインに電気的に接続されることを特徴とする半導体装置。
【請求項６】  ＭＩＳＦＥＴと縦型ＭＩＳＦＥＴとを有する半導体装置であって、
前記ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記ＭＩＳＦＥＴの上部に絶縁膜を介して前記縦型ＭＩＳＦＥＴが形成され、
前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記ＭＩＳＦＥＴのゲート電極またはドレインと、前記縦型ＭＩＳＦＥＴのゲート電極との間の電流パスは、導電膜を介して前記縦型ＭＩＳＦＥＴのゲート電極の下部を経由して形成されることを特徴とする半導体装置。
【請求項７】  ＭＩＳＦＥＴと縦型ＭＩＳＦＥＴとを有する半導体装置であって、
前記ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記ＭＩＳＦＥＴの上部に絶縁膜を介して、前記ＭＩＳＦＥＴのゲート電極またはドレインに電気的に接続される導電膜が形成され、
前記導電膜の上部に前記縦型ＭＩＳＦＥＴが形成され、
前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記縦型ＭＩＳＦＥＴのゲート電極は、サイドウォールスペーサ状に形成され、かつ前記導電膜に電気的に接続されることを特徴とする半導体装置。
【請求項８】  前記縦型ＭＩＳＦＥＴのゲート電極は、自己整合的に前記導電膜に電気的に接続されることを特徴とする請求項７記載の半導体装置。
【請求項９】  第１ＭＩＳＦＥＴと縦型ＭＩＳＦＥＴとを有する第１回路、および第２ＭＩＳＦＥＴを有する第２回路を備えた半導体装置であって、
前記第１ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記第１ＭＩＳＦＥＴのゲート電極およびドレイン間を電気的に接続する導電膜が、前記第１ＭＩＳＦＥＴの上部に絶縁膜を介して形成され、
前記導電膜の上部に前記縦型ＭＩＳＦＥＴが形成され、
前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記導電膜と同層の導電膜により、前記第２ＭＩＳＦＥＴのゲート電極およびドレイン間を電気的に接続する導電膜が形成されることを特徴とする半導体装置。
【請求項１０】  ＭＩＳＦＥＴと縦型ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
前記ＭＩＳＦＥＴの上部に絶縁膜を介して、ドレイン、チャネル領域およびソースとなる半導体膜、およびキャップ絶縁膜を形成する工程と、
前記半導体膜、および前記キャップ絶縁膜を柱状形状にパターニングする工程と、
柱状の前記キャップ絶縁膜の側壁にエッチングストッパ膜をサイドウォールスペーサ状に形成する工程と、
前記キャップ絶縁膜および前記エッチングストッパ膜上に層間絶縁膜を形成する工程と、
前記エッチングストッパ膜をストッパに用いて、前記層間絶縁膜および前記キャップ絶縁膜をエッチングした後、前記エッチングストッパ膜をエッチングして、前記半導体膜を開口する接続孔を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の半導体装置は、ＭＩＳＦＥＴと縦型ＭＩＳＦＥＴとを有し、前記ＭＩＳＦＥＴは、半導体基板の主面に形成され、前記縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記ＭＩＳＦＥＴの上部に絶縁膜を介して金属膜が形成され、前記金属膜の上部に形成されたバリア膜の上部に前記縦型ＭＩＳＦＥＴが形成され、前記第１積層体は、前記バリア膜を介して前記金属膜に接続されるものである。
本願の前記した発明以外の発明の概要について説明すれば、次のとおりである。
本発明の半導体記憶装置は、一対の相補性データ線とワード線との交差部に配置された第１および第２転送ＭＩＳＦＥＴと、第１および第２駆動ＭＩＳＦＥＴと、第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第１縦型ＭＩＳＦＥＴと、前記第２駆動ＭＩＳＦＥＴおよび前記第２縦型ＭＩＳＦＥＴとが交差結合したメモリセルを有し、
前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴは、半導体基板の主面に形成され、
前記第１および第２縦型ＭＩＳＦＥＴは、前記第１および第２転送ＭＩＳＦＥＴと、前記第１および第２駆動ＭＩＳＦＥＴのそれぞれよりも上部に形成され、
前記第１縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第１積層体に形成されたソース、チャネル領域およびドレインと、前記第１積層体の側壁部にゲート絶縁膜を介して形成された第１ゲート電極とを有し、
前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に垂直な方向に延在する第２積層体に形成されたソース、チャネル領域およびドレインと、前記第２積層体の側壁部にゲート絶縁膜を介して形成された第２ゲート電極とを有し、
前記第１縦型ＭＩＳＦＥＴのソースと、前記第２駆動ＭＩＳＦＥＴのゲート電極と、前記第１駆動ＭＩＳＦＥＴのドレインとは、第１中間導電層を介して互いに電気的に接続され、
前記第２縦型ＭＩＳＦＥＴのソースと、前記第１駆動ＭＩＳＦＥＴのゲート電極と、前記第２駆動ＭＩＳＦＥＴのドレインとは、第２中間導電層を介して互いに電気的に接続され、
前記第１縦型ＭＩＳＦＥＴの第１ゲート電極は、前記第１ゲート電極と接するように形成された第１ゲート引き出し電極と、前記第１ゲート引き出し電極および前記第２中間導電層とに接するように形成された第１接続孔内の第１導電層とを介して前記第２中間導電層と電気的に接続され、
前記第２縦型ＭＩＳＦＥＴの第２ゲート電極は、前記第２ゲート電極と接するように形成された第２ゲート引き出し電極と、前記第２ゲート引き出し電極および前記第１中間導電層とに接するように形成された第２接続孔内の第２導電層とを介して前記第１中間導電層と電気的に接続されているものである。