【手続補正書】
【提出日】平成18年7月24日(2006.7.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１８
【補正方法】変更
【補正の内容】
【請求項１８】  画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、
表示信号を供給する信号線駆動回路と、
走査信号を供給する走査線駆動回路と、
前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、
ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第１の画素電極、第２の画素電極および第３の画素電極と、
前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋３番目の走査線からの走査信号により駆動される第１のスイッチング素子と、
前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、
前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動する第３のスイッチング素子と、
前記所定の信号線からの表示信号の前記第３の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動される第４のスイッチング素子と、
前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第４のスイッチング素子のオン・オフを制御する第５のスイッチング素子と、
を備えたことを特徴とする画像表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【課題を解決するための手段】
本発明者は図２８に示す回路について検討したところ、以下のことを知見した。図２８に示す回路は、ＴＦＴ Ｐ１とＴＦＴ Ｐ２とを直列に接続しているために、所望する電流を得るためにＴＦＴ Ｐ１およびＴＦＴ Ｐ２を２倍の大きさにしなければならない。ＴＦＴの大きさが大きくなれば、その分だけ画素の面積が減少するから、画素開口率が小さくなってしまう。また、図２８に示す回路において、画素電極に必要な蓄積容量を、画素電極と２本の走査線のいずれとの間に設ける場合も、画素電極に信号線から電位が供給された直後に走査線電位が選択電位から非選択電位に大きく変動するため、画素電位が大きく変動してしまい、画素電位を精度良く制御できない。これは、画質上大きな問題となる。以上の問題点から、特開平５−２６５０４５号公報等に開示された提案がこれまで実用化されなかったものと推察される。
本発明は以上の知見に基づきなされたものであって、表示信号を供給するための複数の信号線と、走査信号を供給するための複数の走査線と、所定の信号線から表示信号が供給される第１の画素電極および第２の画素電極と、前記所定の信号線と前記第１の画素電極との間に配設され、かつ前記表示信号の供給を制御するゲート電極を備えた第１のスイッチング素子と、前記第１のスイッチング素子の前記ゲート電極と所定の走査線との間に配設される第２のスイッチング素子と、前記所定の信号線に接続され、かつ前記第２の画素電極への前記表示信号の供給を制御する第３のスイッチング素子と、を備えることを特徴とする画像表示素子である。
本発明の画像表示素子は、第１の画素電極および第２の画素電極に対して、共通する所定の信号線から表示信号を供給することができる。したがって、Ｍ列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をＭ／２にすることができる。
また本発明の画像表示素子は、第１の画素電極と所定の信号線との間に配設された第１のスイッチング素子のゲート電極と所定の走査線との間に第２のスイッチング素子を配設する構成を採用した。つまり、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置することがない。したがって、ＴＦＴに代表されるスイッチング素子を大型化する必要がない。一方、第２の画素電極には第３のスイッチング素子が接続されており、この第３のスイッチング素子がオンになったときに信号線からの表示信号を第２の画素電極に供給することができる。
なお、ここでは第１の画素電極および第２の画素電極と２つの画素電極について述べた。しかし、以上の本発明の趣旨は、３つ以上の画素電極が１本の信号線を共有する形態にも適用することができる。本発明はもちろんこの形態をも包含している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
これまで１本の信号線を２つの画素電極が共有することを前提に本発明を説明してきた。しかし、本発明が２つの画素電極を１本の信号線を共有する場合に限定されるものではない。少なくとも２つの画素電極が１本の信号線を共有すると解釈すべきであり、本発明は３つ以上の画素電極を１本の画素電極で共有することもできる。すなわち本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第１の画素電極、第２の画素電極および第３の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋３番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動する第３のスイッチング素子と、前記所定の信号線からの表示信号の前記第３の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動される第４のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第４のスイッチング素子のオン・オフを制御する第５のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／３本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間、第３の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。加えて、第１の画素電極〜第３の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線〜ｎ＋３番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、信号線駆動回路は、所定の信号線に対して、第１の画素電極に与えられる電位を持った表示信号、第２の画素電極に与えられる電位を持った表示信号および第３の画素電極に与えられる電位を持った表示信号を順次供給することができる。つまり、３つの画素電極に対して所定の信号線から時分割で所定の電位が与えられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
以上では第１のＴＦＴ Ｍ１〜第３のＴＦＴ Ｍ３からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ１および画素電極Ｂ１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ１および画素電極Ｂ１は単一の信号線Ｄｍから表示信号が供給される。つまり、信号線Ｄｍは、画素電極Ａ１および画素電極Ｂ１に対して共通の信号線Ｄｍということができる。したがって、画素がＭ×Ｎのマトリックス状に配列されているのに対して、信号線ＤｍはＭ／２本となる。
画素電極Ａ１には第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２が接続されており、第１のＴＦＴ Ｍ１は信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ２に接続される。第２のＴＦＴ Ｍ２のゲート電極は画素電極Ａ１の後段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ２のドレイン電極は走査線Ｇｎ＋１の後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴ Ｍ１がオンされる必要がある。そして、第１のＴＦＴ Ｍ１のゲート電極は第２のＴＦＴ Ｍ２のソース／ドレイン電極に接続され、かつ第２のＴＦＴ Ｍ２のゲート電極は自己の走査線Ｇｎ＋１に、またソース／ドレイン電極は後段の走査線Ｇｎ＋２に接続されているから、第１のＴＦＴ Ｍ１をオンするためには、第２のＴＦＴ Ｍ２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴ Ｍ２がオンされるためには、走査線Ｇｎ＋１が選択されている必要がある。したがって、第１のＴＦＴ Ｍ１および第２のＴＦＴ Ｍ２は、走査線Ｇｎ＋１および走査線Ｇｎ＋２がともに選択されている際に走査信号の通過を許容するスイッチング機構を構成する。かくして、画素電極Ａ１は、走査線Ｇｎ＋１からの走査信号および走査線Ｇｎ＋２からの走査信号に基づき駆動され、信号線Ｄｍからの電位を受ける。
画素電極Ｂ１には第３のＴＦＴ Ｍ３が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続されている。したがって、画素電極Ａ２は自己の走査線Ｇｎ＋１が選択されると信号線Ｄｍから電位を供給される。
以上では画素電極Ａ１および画素電極Ｂ１について説明したが、画素電極Ａ２および画素電極Ｂ２、画素電極Ｃ１および画素電極Ｄ１、画素電極Ｃ２および画素電極Ｄ２、さらに他の画素についても同様の構成をなしている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
第１の実施形態による液晶表示装置は、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ１および画素電極Ｂ１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。しかも第１の実施形態による液晶表示装置は、画素電極Ａ１に接続される第１のＴＦＴ Ｍ１および画素電極Ｂ１に接続される第３のＴＦＴ Ｍ３は、共通の信号線Ｄｍに直接接続されている。したがって、例えば図２８に示す特開平５−２６５０４５号公報の回路構成のように信号線と画素電極との間に２つのＴＦＴを直列に接続したもののように、所望の電流を確保するためにＴＦＴを大きく設計する必要がない。つまり、第１の実施形態によれば、特開平５−２６５０４５号公報に開示された液晶表示装置に比べてスイッチング素子としての第１のＴＦＴ Ｍ１および第３のＴＦＴ Ｍ３を小寸法にすることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
以上では第１のＴＦＴ Ｍ３１〜第５のＴＦＴ Ｍ３５からみたアレイ基板Ａの回路構成であるが、画素電極Ａ３１〜画素電極Ｃ３１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ３１〜画素電極Ｃ３１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ３１〜画素電極Ｃ３１に対して共通の信号線Ｄｍということができる。
画素電極Ａ３１には第１のＴＦＴ Ｍ３１および第２のＴＦＴ Ｍ３２が接続されており、第１のＴＦＴ Ｍ３１は信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ３２に接続される。第２のＴＦＴ Ｍ３２のゲート電極は自己の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ３２のソース／ドレイン電極は後段の走査線Ｇｎ＋３に接続されている。ここで、画素電極Ａ３１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴ Ｍ３１がオンされる必要がある。そして、第１のＴＦＴ Ｍ３１のゲート電極は第２のＴＦＴ Ｍ３２のソース／ドレイン電極に接続され、かつ第２のＴＦＴ Ｍ３２のゲート電極は画素電極Ａ３１および画素電極Ｂ３１よりも後段に位置する走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋３に接続されているから、第１のＴＦＴ Ｍ３１をオンするためには、第２のＴＦＴ Ｍ３２がオンされ、かつ走査線Ｇｎ＋３が選択される必要がある。第２のＴＦＴ Ｍ３２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ３１は、走査線Ｇｎ＋１からの走査信号および走査線Ｇｎ＋３からの走査信号に基づき駆動され、信号線Ｄｍからの電位を受ける。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
画素電極Ｂ３１には第４のＴＦＴ Ｍ３４および第５のＴＦＴ Ｍ３５が接続されており、第４のＴＦＴ Ｍ３４は信号線Ｄｍに接続されるとともに、第５のＴＦＴ Ｍ３５に接続される。第５のＴＦＴ Ｍ３５のゲート電極は走査線Ｇｎ＋１に接続され、また第５のＴＦＴ Ｍ３５のソース／ドレイン電極は走査線Ｇｎ＋２に接続されている。ここで、画素電極Ｂ３１に信号線Ｄｍの電位を供給するためには、第４のＴＦＴ Ｍ３４がオンされる必要がある。そして、第４のＴＦＴ Ｍ３４のゲート電極は第５のＴＦＴ Ｍ３５のソース／ドレイン電極に接続され、かつ第５のＴＦＴ Ｍ３５のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第４のＴＦＴ Ｍ３４をオンするためには、第５のＴＦＴ Ｍ３５がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第５のＴＦＴ Ｍ３５がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ｂ３１は、自身より後段に位置する走査線Ｇｎ＋１および後段の走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。
画素電極Ｃ３１には第３のＴＦＴ Ｍ３３が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続されている。したがって、画素電極Ｃ３１は走査線Ｇｎ＋１が選択されると信号線Ｄｍから電位が供給される。
以上では画素電極Ａ３１〜画素電極Ｃ３１について説明したが、画素電極Ｄ３１〜画素電極Ｆ３１および画素電極Ｇ３１〜画素電極Ｉ３１、さらに他の画素についても同様の構成をなしている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
次に、走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｃ３１に与えるべき電位Ｖｃ１に変わる。
図１３および図１４に示すように、走査線Ｇｎ＋２が非選択電位となり、走査線Ｇｎ＋１のみが選択電位となり、さらに走査線Ｇｎ＋１が非選択電位となるまでの期間（ｔ３）に、第３のＴＦＴ Ｍ３３を通じて画素電極Ｃ３１に信号線Ｄｍの電位が与えられ、その電位が決まる。
次に、走査線Ｇｎ＋１が非選択電位となった後にも信号線Ｄｍからは画素電極Ｄ３１に与えるべき電位Ｖｄ１に変わり、以上と同様にして、画素電極Ｄ３１〜画素電極Ｆ３１の電位が時分割で決まる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
以上では第１のＴＦＴ Ｍ４１〜第３のＴＦＴ Ｍ４３からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ４１および画素電極Ｂ４１からみたアレイ基板Ａの回路構成を説明する。なお、蓄積容量の記載は省略している。
画素電極Ａ４１および画素電極Ｂ４１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ４１および画素電極Ｂ４１に対して共通の信号線Ｄｍということができる。
画素電極Ａ４１には第１のＴＦＴ Ｍ４１および第２のＴＦＴ Ｍ４２が接続されており、第１のＴＦＴ Ｍ４１は信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ４２に接続される。第２のＴＦＴ Ｍ４２のゲート電極は画素電極Ａ４１および画素電極Ｂ４１よりも前段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ４２のソース／ドレイン電極は画素電極Ａ４１および画素電極Ｂ４１よりも後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ４１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴ Ｍ４１がオンされる必要がある。そして、第１のＴＦＴ Ｍ４１のゲート電極は第２のＴＦＴ Ｍ４２のソース／ドレイン電極に接続され、かつ第２のＴＦＴ Ｍ４２のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第１のＴＦＴ Ｍ４１をオンするためには、第２のＴＦＴ Ｍ４２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴ Ｍ４２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ４１は、自身より前段の走査線Ｇｎ＋１および自身より後段の走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
以上では第１のＴＦＴ Ｍ５１〜第４のＴＦＴ Ｍ５４からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ５１および画素電極Ｂ５１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ５１および画素電極Ｂ５１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ５１および画素電極Ｂ５１に対して共通の信号線Ｄｍということができる。
画素電極Ａ５１には第１のＴＦＴ Ｍ５１および第２のＴＦＴ Ｍ５２が接続されており、第１のＴＦＴ Ｍ５１は信号線Ｄｍに接続されるとともに、第２のＴＦＴ Ｍ５２に接続される。第２のＴＦＴ Ｍ５２のゲート電極は画素電極Ａ５１よりも後段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴ Ｍ５２のソース／ドレイン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ５１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴ Ｍ５１がオンされる必要がある。そして、第１のＴＦＴ Ｍ５１のゲート電極は第２のＴＦＴ Ｍ５２のソース／ドレイン電極に接続され、かつ第２のＴＦＴ Ｍ５２のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第１のＴＦＴ Ｍ５１をオンするためには、第２のＴＦＴ Ｍ５２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴ Ｍ５２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ５１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。
画素電極Ｂ５１には第３のＴＦＴ Ｍ５３および第４のＴＦＴ Ｍ５４が接続されており、第３のＴＦＴ Ｍ５３は信号線Ｄｍに接続されるとともに、第４のＴＦＴ Ｍ５４に接続される。そして、第４のＴＦＴ Ｍ５４のソース／ドレイン電極は第３のＴＦＴ Ｍ５３のゲート電極に、またそのソース／ドレイン電極は走査線Ｇｎ＋１に接続される。また、第４のＴＦＴ Ｍ５４のゲート電極は走査線Ｇｎ＋２に接続されている。さらに画素電極Ａ５１が選択されているときに第３のＴＦＴ Ｍ５３のゲートに与えられた電荷を、走査線Ｇｎ＋２が非選択電位になってからも保持するための十分な電荷容量Ｃが第３のＴＦＴ Ｍ５３のゲート電極に接続されている。そのため、後述するように、走査線Ｇｎ＋２が再び選択電位になり、第３のＴＦＴ Ｍ５３のゲートの電荷が移動して第３のＴＦＴ Ｍ５３がオフとなるまでの期間に、信号線Ｄｍの電位が画素電極Ｂ５１に供給される。
以上では画素電極Ａ５１および画素電極Ｂ５１について説明したが、画素電極Ａ５２および画素電極Ｂ５２、画素電極Ｃ５１および画素電極Ｄ５１、画素電極Ｃ５２および画素電極Ｄ５２、さらに他の画素についても同様の構成をなしている。