【手続補正書】
【提出日】平成18年7月8日(2006.7.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
半径ｒの前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出し、
前記半径ｒの逆数と、前記電流密度Ｊｇを含む式Ｊｇ＝２Ａ／ｒ＋Ｂの係数２Ａと切片Ｂを用いて、前記半導体の空乏層のエッジ部分からリークした第１の電流と、前記半導体と前記導電体が重なった領域からリークした第２の電流を算出することを特徴とする半導体素子の評価方法。
【請求項２】
半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積で割って、電流密度Ｊｇを算出し、
前記半導体のチャネル幅Ｗ及びチャネル長Ｌの逆数と、前記電流密度Ｊｇを含む式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃの係数Ａ、係数Ｂ及び切片Ｃを用いて、前記半導体のチャネル幅方向のエッジ部分からリークした第１の電流、前記半導体と前記導電体が重なった領域からリークした第２の電流及び前記半導体のチャネル長方向のエッジ部分からリークした第３の電流を算出することを特徴とする半導体素子の評価方法。
【請求項３】
半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記半導体の電位を低電位電源の電位と同電位にし、半径ｒの前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記導電体の面積πｒ２で割って、電流密度Ｊｇを算出し、
前記半径ｒの逆数と、前記電流密度Ｊｇを含む式Ｊｇ＝２Ａ／ｒ＋Ｂの係数２Ａと切片Ｂを用いて、前記半導体の空乏層のエッジ部分からリークした第１の電流と、前記半導体と前記導電体が重なった領域からリークした第２の電流を算出することを特徴とする半導体素子の評価方法。
【請求項４】
半導体、絶縁体及び導電体が積層された半導体素子の評価方法において、
前記半導体が含む不純物領域の電位を低電位電源の電位と同電位にし、前記導電体に電圧を印加して、ゲートリーク電流を測定し、
前記ゲートリーク電流を、前記半導体と前記導電体が重なった領域の面積であるチャネル幅Ｗとチャネル長Ｌの積で割って、電流密度Ｊｇを算出し、
前記チャネル幅Ｗの逆数及び前記チャネル長Ｌの逆数と、前記電流密度Ｊｇを有する式Ｊｇ＝Ａ／Ｗ＋Ｂ／Ｌ＋Ｃの係数Ａ、係数Ｂ及び切片Ｃを用いて、前記半導体のチャネル幅方向のエッジ部分からリークした第１の電流、前記半導体と前記導電体が重なった領域からリークした第２の電流及び前記半導体のチャネル長方向のエッジ部分からリークした第３の電流を算出することを特徴とする半導体素子の評価方法。
【請求項５】
請求項１または請求項３において、
前記第１の電流は前記係数２Ａに比例した値であり、前記第２の電流は前記切片Ｂに比例した値であることを特徴とする半導体素子の評価方法。
【請求項６】
請求項２または請求項４において、
前記第１の電流は前記係数Ａに比例した値であり、前記第２の電流は前記係数Ｂに比例した値であり、前記第３の電流は前記切片Ｃに比例した値であることを特徴とする半導体素子の評価方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上記構成を有する本発明は、単結晶のシリコンウエハ基板やガラス基板上に成膜又は結晶化させた、非晶質半導体又は多結晶半導体で作製したＮチャネル型、Ｐチャネル型のいずれのＦＥＴにも適用することができる。さらにシングルドレイン、ＬＤＤ、ＧＯＬＤ構造のいずれのＦＥＴに適用することができる。上記ＦＥＴに用いる半導体としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体の他、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ等の化合物半導体、ＳｉＧｅ、ＡｌｘＧａＡｓ１−ｘ等の混晶半導体を適用することができる。絶縁体としては、熱酸化処理により作製された薄膜、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）ガスを作製工程に用いた薄膜、窒化酸化珪素膜、窒化珪素膜等の単層膜及びそれらの組み合わせによる多層膜を適用することができる。導電体（ゲート電極）としては、多結晶半導体（ｐ−Ｓｉ）のほかタングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の単層膜及びそれらの組み合わせによる多層膜を適用することができる。なお、Ｎチャネル型ＦＥＴとは、ソース、ドレイン領域及びＬＤＤ領域にはリン（Ｐ）、砒化物（Ａｒｓｅｎｉｄｅ）、アンチモン（Ｓｂ）などのドナーとして働く不純物を注入し、チャネル領域にはホウ素（Ｂ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）などのアクセプターとして働く不純物を注入したものに相当する。Ｐチャネル型ＦＥＴとは、ソース、ドレイン領域およびＬＤＤ領域にホウ素、スズ、アルミニウムなどのアクセプターとして働く不純物を注入する。そしてチャネル領域にはリン、砒化物、アンチモンなどのドナーとして働く不純物を注入したものに相当する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
まず、以下の評価に用いるＭＯＳキャパシタの作製方法について図２（Ａ）の断面図、図２（Ｂ）の上面図を用いて簡単に説明する。最初に、Ｐ型のシリコンウエハ基板１０（抵抗率２〜７Ω）上に、絶縁膜１１として、酸化窒化シリコン膜をＣＶＤ法により形成した。この絶縁膜１１は、２０、３０、４０、５０、８０ｎｍの厚さで条件振りをして形成した。次に、ゲート電極１２として、窒化タンタル（ＴａＮ）を３０ｎｍの厚さ、タングステン（Ｗ）を３７０ｎｍの厚さでスパッタリング法により形成した。続いて、半径ｒが０．１２５、０．２５、０．５ｍｍとなるように、レジストマスクを用いてパターニングし、ドライエッチングを行うことで、窒化タンタル、タングステンの２層からなるゲート電極１２を形成した。シリコンウエハ基板１０の裏面はアルミニウムシリコン（ＡｌＳｉ）を４００ｎｍの厚さでスパッタリング法により形成し、その後水素アニールのため、３５０度の熱処理を行った。上記の工程を経て作製されたＭＯＳキャパシタにおいて、シリコンウエハ基板１０の下部をグランドに接続し、ゲート電極１２に０〜５０Ｖを印加して、ゲートリーク電流を測定した。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
まず、以下の評価に用いるＴＦＴの作製方法について図５（Ａ）の断面図、図５（Ｂ）の上面図を用いて簡単に説明する。最初に、ガラス基板２０上に絶縁膜２１として、酸化シリコン膜を１５０ｎｍの厚さで形成し、該絶縁膜２１上に非晶質半導体膜（ａ−Ｓｉ、アモルファスシリコン）を５０ｎｍの厚さで形成した。次に、前記非晶質半導体膜上に触媒（好適にはニッケル）を添加し、熱処理又はレーザ照射を行って結晶質半導体膜を形成した。続いて、前記結晶質半導体膜上にチャネルドープとして、Ｎ型は４×１０１３ａｔｏｍｓ／ｃｍ２の濃度でボロンが添加されるようにドーピング処理を行い、Ｐ型は２×１０１３ａｔｏｍｓ／ｃｍ２の濃度でボロンが添加されるようにドーピング処理を行った。続いて、結晶質半導体膜のパターン加工を行った後、ゲート絶縁膜２５を形成した。この絶縁膜２５は、２０、３０、４０、５０、８０ｎｍの厚さで条件振りをして形成した。次に、窒化タンタルを３０ｎｍの厚さ、タングステンを３７０ｎｍの厚さでスパッタリング法により形成し、その後、レジストマスクを用いてパターニングし、ドライエッチングを行うことで、窒化タンタル、タングステンの２層からなるゲート電極２６を形成した。続いて、ソース領域及びドレイン領域２２、２３の形成のため、絶縁膜２５の膜厚に応じて、導電型がＮチャネル型の場合は、加速電圧を適宜変えてリンが３×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ２添加されるようにドーピング処理を行い、Ｐチャネル型の場合は、加速電圧を適宜変えて、ボロンが１×１０１６ａｔｏｍｓ／ｃｍ２添加されるようにドーピング処理を行った。その後、ドーパントの活性化のため、５５０度、４時間の熱処理を行った。上記の工程を経て作製されたトランジスタにおいて、ソースとドレインはグランドに接続し、Ｎチャネル型トランジスタのゲート電極に０〜５０Ｖ印加、Ｐチャネル型トランジスタのゲート電極に０Ｖ〜−５０Ｖ印加して、ゲートリーク電流を測定した。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
次に図８（Ａ）（Ｂ）のフィッティングした直線から傾きと切片を求め、式（６）を用いて、チャネル長が８μｎ、チャネル幅が８μｍの場合の電流密度とゲート絶縁膜の厚さとの相関を求めた。図９はその結果を表す。図９から、ゲートリーク電流は、主に面内リーク電流とシリコンエッジリーク電流であり、それらはゲート絶縁膜の厚さが小さくなると大きくなる傾向がみられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
次に図１０（Ａ）（Ｂ）のフィッティングした直線から傾きと切片を求め、式（６）を用いて、チャネル長が８μｍ、チャネル幅が８μｍの場合の電流密度とゲート絶縁膜の厚さとの相関を求めた。図１１はその結果を表す。図１１から、ゲートリーク電流は、面内リーク電流、シリコンエッジリーク電流、空乏層エッジリーク電流が含まれることがわかる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
【図１】本発明の半導体素子の評価方法を説明するためのフローチャート。
【図２】ＭＯＳキャパシタの断面図と上面図。
【図３】ＭＯＳキャパシタのゲートリーク電流の電流密度の電極半径依存性を示すグラフと、電極半径の逆数に対する依存性を示すグラフ。
【図４】ＭＯＳキャパシタのゲートリーク電流の絶縁膜の膜厚依存性を示すグラフ。
【図５】トランジスタの断面図と上面図。
【図６】Ｎチャネル型トランジスタのゲートリーク電流の電流密度のチャネル長依存性を示すグラフと、チャネル幅依存性を示すグラフ。
【図７】Ｐチャネル型トランジスタのゲートリーク電流の電流密度のチャネル長依存性を示すグラフと、チャネル幅依存性を示すグラフ。
【図８】Ｎチャネル型トランジスタのゲートリーク電流の電流密度のチャネル長の逆数に対する依存性を示すグラフと、チャネル幅の逆数に対する依存性を示すグラフ。
【図９】Ｎチャネル型トランジスタのゲートリーク電流の絶縁膜の膜厚依存性を示すグラフ。
【図１０】Ｐチャネル型トランジスタのゲートリーク電流の電流密度のチャネル長の逆数に対する依存性を示すグラフと、チャネル幅の逆数に対する依存性を示すグラフ。
【図１１】Ｐチャネル型トランジスタのゲートリーク電流の絶縁膜の膜厚依存性を示すグラフ。
【図１２】シリコンエッジリーク電流と空乏層エッジリーク電流を説明する図。