【手続補正書】
【提出日】平成18年1月27日(2006.1.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１ウェル領域と、該第１ウェル領域中に形成されたソース及びドレインとなる第１拡散層と、前記第１ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上部に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第１ＭＯＳ型電界効果トランジスタを１つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第２ウェル領域と、該第２ウェル領域中に形成されたソース及びドレインとなる第２拡散層と、前記第２ウェル上にゲート絶縁膜を介して形成されたゲート電極とを有する第２ＭＯＳ型電界効果トランジスタを１つの単位として、該第２ＭＯＳ型電界効果トランジスタが複数個配置された周辺回路領域とからなり、
前記複数個の第２ＭＯＳ型電界効果トランジスタ間の素子分離が浅溝素子分離法によりなされ、前記複数個の第２ＭＯＳ型電界効果トランジスタの少なくとも１つの前記ゲート絶縁膜が半導体基板上に堆積された第１絶縁膜からなり、
前記多結晶シリコン層間絶縁膜が、前記浮遊ゲート上に配置され、前記第１絶縁膜と同じ厚さを有する堆積された第２絶縁膜からなり、前記第２絶縁膜は、前記周辺回路領域にも堆積され、前記第２ＭＯＳ型電界効果トランジスタの前記ゲート絶縁膜の少なくとも一部分を構成し、
前記第１絶縁膜及び前記第２絶縁膜がシリコン酸化膜であり、
前記シリコン酸化膜に窒素が添加され、
前記第２絶縁膜への窒素添加量が前記第１絶縁膜への窒素添加量より多い、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２ＭＯＳ型電界効果トランジスタの前記ゲート絶縁膜は、前記第２絶縁膜を前記第１絶縁膜上に堆積することにより形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板内に形成された第１ウェル領域と、該第１ウェル領域中に形成されたソース及びドレインとなる第１拡散層と、前記第１ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記第１ウェル領域上に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第１ＭＯＳ型電界効果トランジスタを１つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第２ウェル領域と、該第２ウェル領域中に形成されたソース及びドレインとなる第２拡散層と、前記第２ウェル上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する第２ＭＯＳ型電界効果トランジスタと、半導体基板内に形成された第３ウェル領域と、該第３ウェル領域中に形成されたソース及びドレインとなる第３拡散層と、前記第３ウェル上に前記第１ゲート絶縁膜より膜厚の大きい第２ゲート絶縁膜を介して形成された第２ゲート電極とを有する第３ＭＯＳ型電界効果トランジスタとを備えた周辺回路領域とからなり、
前記周辺回路領域における素子分離が浅溝素子分離法によりなされ、前記第２ゲート絶縁膜が半導体基板上に堆積された第１絶縁膜からなり、
前記多結晶シリコン層間絶縁膜及び第１ゲート絶縁膜が、堆積された第２絶縁膜からなり、前記第２絶縁膜は、前記多結晶シリコン層間絶縁膜を形成する前記第２絶縁膜の一部分は前記浮遊ゲート上に堆積され、前記第２絶縁膜は、前記第３ＭＯＳ型電界効果トランジスタが形成される前記周辺回路領域の位置にも堆積され、前記第３ＭＯＳ型電界効果トランジスタの前記第１ゲート絶縁膜の少なくとも一部分を構成し、
前記第１絶縁膜及び前記第２絶縁膜の両方がシリコン酸化膜であり、
前記シリコン酸化膜に窒素が添加され、
膜中の窒素濃度が前記多結晶シリコン層間絶縁膜，前記第１ゲート絶縁膜，前記第２ゲート絶縁膜の順に大きい、
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第３ＭＯＳ型電界効果トランジスタの前記第１ゲート絶縁膜は、前記第２絶縁膜を前記第１絶縁膜上に堆積することにより形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第３ＭＯＳ型電界効果トランジスタは、前記第２ＭＯＳ型電界効果トランジスタよりも高い絶縁耐圧を有することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板内に形成された第１ウェル領域と、該第１ウェル領域中に形成されたソース及びドレインとなる第１拡散層と、前記第１ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上部に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第１ＭＯＳ型電界効果トランジスタを１つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第２ウェル領域と、該第２ウェル領域中に形成されたソース及びドレインとなる第２拡散層と、前記第２ウェル上にゲート絶縁膜を介して形成されたゲート電極とを有する第２ＭＯＳ型電界効果トランジスタを１つの単位として、該第２ＭＯＳ型電界効果トランジスタが複数個配置された周辺回路領域とからなり、
前記複数個の第２ＭＯＳ型電界効果トランジスタ間の素子分離が浅溝素子分離法によりなされ、
前記周辺回路領域の前記第２ＭＯＳ型電界効果トランジスタの電流―電圧特性におけるキンクを防止する手段を有し、このキンク防止手段は、前記第２ＭＯＳ型電界効果トランジスタの前記ゲート絶縁膜の第１層を、窒素が添加された第１シリコン酸化膜として形成し、前記多結晶シリコン層間絶縁膜を、窒素が添加された第２シリコン酸化膜として前記メモリセル領域の前記浮遊ゲート上に形成し、さらに前記第２ＭＯＳ型電界効果トランジスタの前記ゲート絶縁膜の第２層を、前記第１シリコン酸化膜上に堆積された前記第２シリコン酸化膜の一部分として形成することからなる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第２シリコン酸化膜の窒素濃度が前記第１シリコン酸化膜の窒素濃度よりも大きいことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板内に形成された第１ウェル領域と、該第１ウェル領域中に形成されたソース及びドレインとなる第１拡散層と、前記第１ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記第１ウェル領域上に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第１ＭＯＳ型電界効果トランジスタを１つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第２ウェル領域と、該第２ウェル領域中に形成されたソース及びドレインとなる第２拡散層と、前記第２ウェル上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する第２ＭＯＳ型電界効果トランジスタと、半導体基板内に形成された第３ウェル領域と、該第３ウェル領域中に形成されたソース及びドレインとなる第３拡散層と、前記第３ウェル領域上に前記第１ゲート絶縁膜より膜厚の大きい第２ゲート絶縁膜を介して形成された第２ゲート電極とを有する第３ＭＯＳ型電界効果トランジスタとを備えた周辺回路領域とからなり、
前記周辺回路領域における素子分離が浅溝素子分離法によりなされ、前記第２ゲート絶縁膜が半導体基板を熱酸化した第１絶縁膜と該第１絶縁膜上に堆積された第２絶縁膜からなり、
前記周辺回路領域の前記第３ＭＯＳ型電界効果トランジスタの電流―電圧特性におけるキンクを防止する手段を有し、このキンク防止手段は、前記第３ＭＯＳ型電界効果トランジスタの前記第１ゲート絶縁膜の１つの層を、半導体基板上に堆積されて窒素を添加された第１シリコン酸化膜として形成し、前記多結晶シリコン層間絶縁膜を、前記メモリセル領域の前記浮遊ゲート上に第２シリコン酸化膜として形成し、さらに前記第２ＭＯＳ型電界効果トランジスタの前記第１ゲート絶縁膜の第２層を、前記第１シリコン酸化膜上に堆積された前記第２シリコン酸化膜の一部分として形成することからなる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
シリコン酸化膜中の窒素濃度が前記多結晶シリコン層間絶縁膜，前記第１ゲート絶縁膜，前記第２ゲート絶縁膜の順に大きいことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第３ＭＯＳ型電界効果トランジスタは、前記第２ＭＯＳ型電界効果トランジスタよりも高い絶縁耐圧を有することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１１】
半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝素子分離領域を形成する第１工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を形成する第２工程と、
上記浮遊ゲートとなる第１の多結晶シリコン膜を堆積した後、上記電界効果トランジスタの形成領域の上記第１の多結晶シリコン膜を除去する第３工程と、
上記ゲート絶縁膜の第１部分となる第１のシリコン酸化膜を堆積した後、上記メモリセルの形成領域の上記第１のシリコン酸化膜を除去する第４工程と、
上記層間絶縁膜及び上記ゲート絶縁膜の第２部分となる第２のシリコン酸化膜を堆積する第５工程と、
上記制御ゲート及び上記ゲート電極となる第２の多結晶シリコン膜を堆積する第６工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第４及び第５工程において、前記第１及び第２のシリコン酸化膜を堆積した直後に、ＮＨ３雰囲気中でアニールし、さらにウェット酸化することを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第３及び第６工程において、前記第１及び第２の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝分離領域を形成する第１工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を形成する第２工程と、
上記浮遊ゲートとなる第１の多結晶シリコン膜を堆積した後、上記電界効果トランジスタの形成領域の上記第１の多結晶シリコン膜を除去する第３工程と、
熱酸化法により、上記電界効果トランジスタの形成領域の半導体基板表面に上記ゲート絶縁膜の第１部分となる第１のシリコン酸化膜を形成する第４工程と、
上記層間絶縁膜及び上記ゲート絶縁膜の第２部分となる第２のシリコン酸化膜を堆積する第５工程と、
上記制御ゲート及び上記ゲート電極となる第２の多結晶シリコン膜を堆積する第６工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第５工程において、前記第２のシリコン酸化膜を堆積した直後に、ＮＨ３雰囲気中でアニールし、さらにウェット酸化することを特徴とする請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記第３及び第６工程において、前記第１及び第２の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝分離領域を形成する第１工程と、
上記ゲート絶縁膜の第１部分となる第１のシリコン酸化膜を堆積した後、上記メモリセルの形成領域の上記第１のシリコン酸化膜を除去する第２工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を、上記電界効果トランジスタの形成領域の半導体基板と上記第１のシリコン酸化膜の間に上記ゲート絶縁膜の第２部分となる第２のシリコン酸化膜を、それぞれ形成する第３工程と、
上記浮遊ゲート及び上記ゲート電極となる第１の多結晶シリコン膜を堆積する第４工程と、
上記層間絶縁膜となる第３のシリコン酸化膜を堆積する第５工程と、
上記制御ゲートとなる第２の多結晶シリコン膜を堆積する第６工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記第２及び第５工程において、前記第１及び第３のシリコン酸化膜を堆積した直後に、ＮＨ３雰囲気中でアニールし、さらにウェット酸化することを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記第４及び第６工程において、前記第１及び第２の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、周辺回路を構成するＭＯＳ型電界効果型トランジスタのゲート絶縁膜を、半導体基板表面を熱酸化した絶縁膜と該絶縁膜の上に堆積して形成した絶縁膜の積層膜（例えば、ＣＶＤＳｉＯ２膜）とすることにより、浅溝分離領域に接する部分のゲート酸化膜厚を堆積絶縁膜にて補償することができるので、上記堆積絶縁膜単層とした場合と同様に、ＭＯＳ型電界効果型トランジスタ特性におけるキンクを防止することができ、また、ゲート酸化膜の絶縁耐圧の低下を回避することができる。なお、この場合には熱酸化絶縁膜の膜厚よりも堆積絶縁膜の膜厚のほうを厚くすることが効果達成上より好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
次に、イオン打込み法により、メモリセル及び周辺回路ＭＯＳトランジスタのソース／ドレイン領域１１１ｂ，１１１ｃ，１１２ａ，１１２ｂ（メモリセルのソース／ドレイン領域は図示せず）を形成した後、図には示していないが、層間絶縁膜を堆積し、この層間絶縁膜に多結晶Ｓｉ膜１１０ａより成るワード線、周辺回路領域ＭＯＳトランジスタの多結晶Ｓｉ膜１１０ｂより成るゲート電極及びソース／ドレイン領域１１２，１１１に至るコンタクト孔を形成した。次に、金属膜を堆積し、これを加工して電極とした。この際、周辺回路領域低電圧部においては、多結晶Ｓｉ膜１１０ｂ及び１０７ｄが電気的に接続されるよう、コンタクト孔と金属電極を配置した。これにより周辺回路領域低電圧部のＭＯＳトランジスタにおいては、多結晶Ｓｉ膜１１０ｂに印加された電圧は多結晶Ｓｉ膜１０７ｄにも印加される。以上の工程により不揮発性半導体記憶装置を完成した（図１５(ｅ)）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
（実施例６）
本実施例６では、周辺回路領域高電圧部ＭＯＳトランジスタのゲート酸化膜に薄膜化した熱酸化膜と窒素を添加したＣＶＤＳｉＯ２の積層膜を使用し、不揮発性半導体記憶装置の性能向上を図った別の例について述べる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
次に、イオン打込み法により、メモリセル及び周辺回路領域ＭＯＳトランジスタのソース／ドレイン領域１１１ｂ，１１１ｃ，１１２ａ，１１２ｂ（メモリセルのソース／ドレイン領域は図示せず）を形成した後、図には示していないが、層間絶縁膜を堆積し、この層間絶縁膜に多結晶Ｓｉ膜１１０ａより成るワード線、周辺回路領域ＭＯＳトランジスタの多結晶Ｓｉ膜１１０ｂより成るゲート電極及びソース／ドレイン領域１１２，１１１に至るコンタクト孔を形成した。次に、金属膜を堆積し、これを加工して電極とした。この際、周辺回路領域においては、多結晶Ｓｉ膜１１０ｂ及び１０７ｄが電気的に接続されるよう、コンタクト孔と金属電極を配置した。これにより周辺回路領域のＭＯＳトランジスタにおいては、多結晶Ｓｉ膜１１０ｂに印加された電圧は多結晶Ｓｉ膜１０７ｄにも印加される。以上の工程により不揮発性半導体記憶装置を完成した。（図１７(ｄ)）
本実施例により形成した不揮発性半導体記憶装置は、実施例１と同様、不揮発性半導体記憶装置の周辺回路領域ＭＯＳトランジスタの特性及び信頼性が向上した。また、メモリセルの微細化及び動作電圧の低減が可能であった。さらに、工程数を増大することなく周辺回路ＭＯＳトランジスタのゲート酸化膜を２種類とすることができた。更に、実施例１に比べ、周辺回路低電圧部の高速動作が可能となり、書換え及び読出し速度の向上が図れた。以上に詳述した各実施例においては、不揮発性半導体装置のメモリセルとしてＮＯＲ型，補助ゲートを有するセル，ＡＮＤ型を例に用いて説明したが、その他のメモリセル、例えばＮＡＮＤ型やスプリットゲート型のセル、あるいは消去ゲートを有するメモリセルを用いても同様の効果が得られる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
【発明の効果】
本発明によれば、不揮発性半導体記憶装置の周辺回路領域ＭＯＳトランジスタのゲート酸化膜の信頼性が向上し、トランジスタ特性を向上できる。
また、不揮発性半導体記憶装置の微細化、低電圧化が図られる。
更に、不揮発性半導体記憶装置の製造工程の簡略化を図ることができる。