【手続補正書】
【提出日】平成18年9月11日(2006.9.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部バスを介してホストコンピュータとのインターフェースを実行するシステムインターフェース部と、前記システムインターフェース部によって前記ホストコンピュータから受信されたコマンドを解析し、当該記憶装置内で行われる動作を制御する制御手段と、データを電気的に消去・書き換え可能な不揮発性半導体メモリとを備えた記憶装置において、
前記不揮発性半導体メモリは、前記システムインターフェース部を介して前記ホストコンピュータから受信されたデータを格納し、
前記制御手段は、前記システムインターフェース部を介して前記ホストコンピュータから受信されたリードコマンドに応答して、データ処理後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送と、前記データ処理のための次のデータの前記不揮発性半導体メモリからの転送とを並列に実行すること
を特徴とする記憶装置。
【請求項２】
前記データ処理後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送と、前記データ処理のための次のデータの前記不揮発性半導体メモリからの転送との並列動作は、２つの前記不揮発性半導体メモリを用いて実行されること
を特徴とする請求項１に記載された記憶装置。
【請求項３】
前記システムインターフェース部を介して前記ホストコンピュータから受信されたリードコマンドに応答して、前記２つの不揮発性半導体メモリの一方は、前記データ処理後のデータを発生し、前記２つの不揮発性半導体メモリの他方は、前記データ処理のための次のデータを発生すること
を特徴とする請求項２に記載された記憶装置。
【請求項４】
前記不揮発性半導体メモリは、フラッシュメモリであること
を特徴とする請求項２又は３に記載された記憶装置。
【請求項５】
前記２つの不揮発性半導体メモリの一方は、第１のメモリバスを介して前記制御手段に接続され、
前記２つの不揮発性半導体メモリの他方は、第２のメモリバスを介して前記制御手段に接続され、
前記データ処理後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送の間に、前記データ処理後のデータが前記システムインターフェース部を介して前記ホストコンピュータへ転送されると共に前記データ処理のための次のデータが前記第２のメモリバスを介して前記２つの不揮発性半導体メモリの他方から転送され、
前記データ処理のための次のデータの前記不揮発性半導体メモリからの転送の間に、前記データ処理後の次のデータが前記システムインターフェース部を介して前記ホストコンピュータへ転送されると共に前記データ処理のためのさらに次のデータが前記第１のメモリバスを介して前記２つの不揮発性半導体メモリの一方から転送されること
を特徴とする請求項２〜４の何れかに記載された記憶装置。
【請求項６】
外部バスを介してホストコンピュータとのインターフェースを実行するシステムインターフェース部と、前記システムインターフェース部によって前記ホストコンピュータから受信されたコマンドを解析し、当該記憶装置内で行われる動作を制御する制御手段と、データを電気的に消去・書き換え可能な不揮発性半導体メモリとを備えた記憶装置において、
前記不揮発性半導体メモリは、前記システムインターフェース部を介して前記ホストコンピュータから受信されたデータを格納し、
前記制御手段は、前記システムインターフェース部を介して前記ホストコンピュータから受信されたリードコマンドに応答して、エラー検出・訂正後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送と、前記エラー検出・訂正のための次のデータの前記不揮発性半導体メモリからの転送とを並列に実行すること
を特徴とする記憶装置。
【請求項７】
前記エラー検出・訂正後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送と、前記エラー検出・訂正のための次のデータの前記不揮発性半導体メモリからの転送との並列動作は、２つの前記不揮発性半導体メモリを用いて実行されること
を特徴とする請求項６に記載された記憶装置。
【請求項８】
前記システムインターフェース部を介して前記ホストコンピュータから受信されたリードコマンドに応答して、前記２つの不揮発性半導体メモリの一方は、前記エラー検出・訂正後のデータを発生し、前記２つの不揮発性半導体メモリの他方は、前記エラー検出・訂正のための次のデータを発生すること
を特徴とする請求項７に記載された記憶装置。
【請求項９】
前記不揮発性半導体メモリは、フラッシュメモリであること
を特徴とする請求項７又は８に記載された記憶装置。
【請求項１０】
前記２つの不揮発性半導体メモリの一方は、第１のメモリバスを介して前記制御手段に接続され、
前記２つの不揮発性半導体メモリの他方は、第２のメモリバスを介して前記制御手段に接続され、
前記エラー検出・訂正後のデータの前記システムインターフェース部を介した前記ホストコンピュータへの転送の問に、前記エラー検出・訂正後のデータが前記システムインターフェース部を介して前記ホストコンピュータへ転送されると共に前記エラー検出・訂正のための次のデータが前記第２のメモリバスを介して前記２つの不揮発性半導体メモリの他方から転送され、
前記エラー検出・訂正のための次のデータの前記不揮発性半導体メモリからの転送の間に、前記エラー検出・訂正後の次のデータが前記システムインターフェース部を介して前記ホストコンピュータへ転送されると共に前記エラー検出・訂正のためのさらに次のデータが前記第１のメモリバスを介して前記２つの不揮発性半導体メモリの一方から転送されること
を特徴とする請求項７〜９の何れかに記載された記憶装置。
【請求項１１】
外部バスを介してホストコンピュータとのインターフェースを実行するシステムインターフェース部と、前記ホストコンピュータからのデータのリード動作及びライト動作を制御する制御手段と、データのエラー検出・訂正を行うエラー訂正手段と、データを電気的に消去・書き換え可能な不揮発性半導体メモリとを備えた記憶装置において、
前記不揮発性半導体メモリは、前記システムインターフェース部を介して前記ホストコンピュータから受信されたセクタデータを格納し、
前記制御手段は、前記ホストコンピュータから、連続した複数のセクタデータにリードアクセスする際、第Ｎ番目のセクタデータを前記不揮発性半導体メモリから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、前記エラー検出・訂正後の第N番目のセクタデータを前記ホストコンピュータへ転送している間に、第(Ｎ+１)番目のセクタデータを前記不揮発性半導体メモリから読み出して前記エラー訂正手段に転送する制御を行うこと
を特徴とする記憶装置。
【請求項１２】
前記エラー訂正手段は、前記エラー検出・訂正後の第N番目のセクタデータを前記ホストコンピュータへ転送している間に、前記不揮発性半導体メモリから読み出された前記第(Ｎ+１)番目のセクタデータのエラー検出・訂正を行うこと
を特徴とする請求項１１に記載された記憶装置。
【請求項１３】
前記セクタデータのサイズは、５１２バイトであること
を特徴とする請求項１１又は１２に記載された記憶装置。
【請求項１４】
前記制御手段は、前記ホストコンピュータから、連続した複数のセクタデータにリードアクセスする際、該リードアクセスで要求された複数のセクタデータのうち、第１番目のセクタデータを前記不揮発性半導体メモリから読み出して前記エラー訂正手段に供給し、その後、第Ｎ番目のセクタデータを前記不揮発性半導体のメモリのうちの１つから読み出して前記エラー訂正手段によりエラー検出・訂正を行い、前記エラー検出・訂正後の第Ｎ番目のセクタデータを前記ホストコンピュータへ転送している間に、第（Ｎ＋１）番目のセクタデータを前記不揮発性半導体メモリのうちの他の１つのメモリから読み出して前記エラー訂正手段に転送する制御を行うこと
を特徴とする請求項１１〜１３の何れかに記載された記憶装置。