【手続補正書】
【提出日】平成18年3月3日(2006.3.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】    パワーＭＯＳＦＥＴであって、
第１の導電型の半導体基板と、
前記基板の上層をなし、前記第１の導電型と反対の第２の導電型からなり、内部にトレンチが形成されるエピタキシャル層と、
前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートとを有し、前記エピタキシャル層が、
前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
前記第２の導電型のボディ部と、
前記基板と前記トレンチの前記底面との間に延在する前記第１の導電型のドレイン領域とを有し、前記ドレイン領域と前記基板と前記トレンチの前記側壁との間に延在する前記ボディとの間に接合部が存在することを特徴とするパワーＭＯＳＦＥＴ。
【請求項２】    前記ドレイン領域の少なくとも７５%は前記トレンチの真下に配置されることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項３】    前記ドレイン領域の少なくとも９０%が前記トレンチの真下に配置されることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項４】    前記ドレイン領域と前記ボディとの間の前記接合部の形状が、前記ドレイン領域に向かう方向において窪んでいる弧状をなすことを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項５】    前記ドレイン領域のドーピング濃度が５×１０１５ｃｍ−３〜５×１０１７ｃｍ−３の間にあることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項６】    閾値電圧調整用埋設物をさらに有することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項７】    ボディ埋設物をさらに有することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項８】    前記エピタキシャル層が少なくとも２つのサブレイヤを備え、前記第１のサブレイヤが前記エピタキシャル層の前記表面に隣接し、前記第２のサブレイヤが前記第１のサブレイヤと前記基板との間をなし、また前記第１のサブレイヤは前記第２のサブレイヤのドーピング濃度と異なるドーピング濃度を有することを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【請求項９】    前記第１のサブレイヤの前記ドーピング濃度が、前記第２のサブレイヤの前記ドーピング濃度より高いことを特徴とする請求項８に記載のＭＯＳＦＥＴ。
【請求項１０】    前記第１のサブレイヤの前記ドーピング濃度が、前記第２のサブレイヤの前記ドーピング濃度より低いことを特徴とする請求項８に記載のＭＯＳＦＥＴ。
【請求項１１】    前記第１のサブレイヤと前記第２のサブレイヤとの間の境界面が前記トレンチの前記側壁を横切ることを特徴とする請求項８に記載のＭＯＳＦＥＴ。
【請求項１２】    パワーＭＯＳＦＥＴであって、
第１の導電型の半導体基板と、
前記基板の上層をなし、その中にトレンチが形成されるエピタキシャル層と、
前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートとを有し、前記エピタキシャル層が、
前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
第２の導電型からなり、前記エピタキシャル層と前記基板との間の境界面と概ね一致する基板との接合部を形成するボディと、
前記基板と前記トレンチの前記底面との間に延在する前記第１の導電型のドレイン領域とを有することを特徴とするパワーＭＯＳＦＥＴ。
【請求項１３】    前記ドレイン領域と前記ボディとの間の接合部が前記基板と前記トレンチの前記側壁との間に延在することを特徴とする請求項１２に記載のＭＯＳＦＥＴ。
【請求項１４】    パワーＭＯＳＦＥＴであって、
第１の導電型の半導体基板と、
前記基板の上層をなし、前記第１の導電型と反対の第２の導電型からなるエピタキシャル層と、
前記エピタキシャル層の表面から前記エピタキシャル層を通り前記基板内まで延在するトレンチと、
前記トレンチ内に配置され、前記トレンチの表面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートと、
前記エピタキシャル層における前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域とを有することを特徴とするパワーＭＯＳＦＥＴ。
【請求項１５】    パワーＭＯＳＦＥＴを製造するための方法であって、
第１の導電型の基板を設ける過程と、
前記基板上に前記第１の導電型と反対の第２の導電型からなるエピタキシャル層を成長させる過程と、
前記エピタキシャル層内にトレンチを形成する過程と、
前記トレンチの底面を介して前記第１の導電型のドーパントを導入し、前記基板と前記トレンチの前記底面との間に延在するドレイン領域を形成する過程と、
前記トレンチの前記底面と側壁とに沿って絶縁層を形成する過程と、
前記トレンチ内に導電性ゲート材料を導入する過程と、
前記エピタキシャル層内に前記第１の導電型のドーパントを導入し、ソース領域を形成する過程とを有し、前記ドレイン領域及び前記ソース領域は、前記ソース領域及びドレイン領域が前記トレンチの前記側壁に隣接する前記エピタキシャル層のチャネル領域により分離されるような条件下で形成されることを特徴とするパワーＭＯＳＦＥＴの製造方法。
【請求項１６】    前記トレンチの底面を介して前記第１の導電型のドーパントを導入する過程が、３００ｋｅＶ〜３．０ＭｅＶのエネルギーでドーパントを注入することにより実行されることを特徴とする請求項１５に記載の方法。
【請求項１７】    前記ドレイン領域の形成過程に後続する熱収支が、６０分間、約９５０℃と同等に制限されることを特徴とする請求項１６に記載の方法。
【請求項１８】    前記ドレイン領域の前記形成過程に後続する過程より大きな熱環境を加えることを特徴とする請求項１５に記載の方法。
【請求項１９】    前記エピタキシャル層内に閾値電圧調整用埋設物を導入する過程をさらに有することを特徴とする請求項１５に記載の方法。
【請求項２０】    パワーＭＯＳＦＥＴであって、
第１の導電型の半導体基板と、
前記基板の上層をなし、前記第１の導電型と反対の第２の導電型からなり、内部にトレンチが形成されるエピタキシャル層と、
前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートとを有し、
前記エピタキシャル層が、
前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
前記トレンチの前記側壁の一部に隣接する、前記第２の導電型のボディ部と、
前記トレンチの前記底面から下向きに延在して前記基板の前記第１の導電型のドーパントと結合する、前記第１の導電型のドレイン領域とを有し、
前記ボディ部は、下向きに延在して前記基板の前記第１の導電型のドーパントと第１のＰＮ接合部を、前記ドレイン領域と第２のＰＮ接合部を形成し、
前記第２のＰＮ接合部は前記第１の接合部と前記トレンチの前記側壁との間に延在することを特徴とするパワーＭＯＳＦＥＴ。
【請求項２１】    前記第１の接合部と前記トレンチの前記側壁との間の前記第２のＰＮ接合部の形状が、前記ドレイン領域の方に向かって窪んだ弧形であることを特徴とする請求項２０に記載のＭＯＳＦＥＴ。
【請求項２２】    パワーＭＯＳＦＥＴであって、
第１の導電型の半導体基板と、
前記基板の上層をなし、内部にトレンチが形成されるエピタキシャル層と、
前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記エピタキシャル層から電気的に隔離されるゲートとを有し、
前記エピタキシャル層が、
前記第１の導電型からなり、前記エピタキシャル層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
前記第１の導電型と反対の第２の導電型からなるボディ部であって、前記ボディ部の第２の導電型のドーパントが前記基板の第２の導電型のドーパントとＰＮ接合部を形成し、前記ＰＮ接合部は前記エピタキシャル層と前記基板との間の境界面に一致する、該ボディ部と、
前記基板と前記トレンチの前記底面との間に延在する前記第１の導電型のドレイン領域とを有することを特徴とするパワーＭＯＳＦＥＴ。
【請求項２３】    前記ドレイン領域と前記ボディ部との間の第２のＰＮ接合部が、前記ＰＮ接合部と前記トレンチの前記側壁との間に延在することを特徴とする請求項２２に記載のＭＯＳＦＥＴ。
【請求項２４】    パワーＭＯＳＦＥＴであって、
一様にドープされた第１の導電型の半導体基板と、
前記基板に直接接触する形で前記基板の上層をなし、前記第１の導電型と反対の第２の導電型からなり、内部にトレンチが形成される半導体層と、
前記トレンチ内に配置され、前記トレンチの底面及び側壁に沿って延在する絶縁層により前記半導体層から電気的に隔離されるゲートとを有し、
前記半導体層が、
前記第１の導電型からなり、前記半導体層の上側表面及び前記トレンチの前記側壁に隣接して配置されるソース領域と、
前記トレンチの前記側壁の一部に隣接する、前記第２の導電型のボディ部と、
前記トレンチの前記底面から下向きに延在する、前記第１の導電型のドレイン領域とを有し、
前記ボディ部は、下向きに延在して前記基板の前記第１の導電型のドーパントと第１のＰＮ接合部を、前記ドレイン領域と第２のＰＮ接合部を形成し、
前記第２のＰＮ接合部は前記第１の接合部と前記トレンチの前記側壁との間に延在し、
前記半導体層はエピタキシャル層であり、前記エピタキシャル層のドーパントのプロファイルは実質的に平坦であることを特徴とするパワーＭＯＳＦＥＴ。
【請求項２５】    パワーＭＯＳＦＥＴを製造するための方法であって、
一様にドープされた第１の導電型の基板を設ける過程と、
前記基板上に前記基板に直接接触する形で前記第１の導電型と反対の第２の導電型からなる半導体層を成長させる過程であって、前記半導体層はエピタキシャル層であり、前記エピタキシャル層のドーパントのプロファイルは実質的に平坦である、該過程と、
前記半導体層内にトレンチを形成する過程と、
前記トレンチの底面を介して前記第１の導電型のドーパントを導入し、前記基板と前記トレンチの前記底面との間に延在するドレイン領域を形成する過程と、
前記トレンチの前記底面と側壁とに沿って絶縁層を形成する過程と、
前記トレンチ内に導電性ゲート材料を導入する過程と、
前記半導体層内に前記第１の導電型のドーパントを導入し、ソース領域を形成する過程とを有し、
前記ドレイン領域及び前記ソース領域は、前記ソース領域及びドレイン領域が前記トレンチの前記側壁に隣接する前記半導体層のチャネル領域により分離されるような条件下で形成されることを特徴とするパワーＭＯＳＦＥＴの製造方法。