【手続補正書】
【提出日】平成17年11月30日(2005.11.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  柱状の部材と該柱状の部材を取り囲む領域を含む構造体を用意する工程、該構造体から該柱状の部材を除去して多孔体を形成する工程、及び該多孔体の孔に、半導体材料を導入しｐ−ｎあるいはｐ−ｉ―ｎ接合を形成する工程を有することを特徴とする半導体デバイスアレイの製造方法。
【請求項２】  前記構造体は、第１の材料を含み構成される前記柱状の部材が、第２の材料を含み構成される前記領域に取り囲まれており、且つ該構造体には該第２の材料が、該第１の材料と第２の材料の全量に対して２０atomic％以上７０atomic％以下の割合で含まれている請求項１記載の半導体デバイスアレイの製造方法。
【請求項３】  柱状の部材とそれを取り囲む領域を含み構成される構造体から、該柱状の部材を除去して得られる多孔体の孔に形成された、ｐ−ｎあるいはｐ−ｉ―ｎ接合を備えた半導体領域を有することを特徴とする半導体デバイスアレイ。
【請求項４】  前記構造体は、第1の材料を含み構成される前記柱状の部材が、第２の材料を含み構成される前記領域に取り囲まれており、且つ該構造体には該第２の材料が、該第１の材料と第２の材料の全量に対して２０atomic％以上７０atomic％以下の割合で含まれている請求項３記載の半導体デバイスアレイ。
【請求項５】  第一の成分と共晶を形成し得る第二の成分を含み構成されるマトリクス部材中に該第一の成分を含み構成される柱状物質が分散している構造体から前記柱状物質を除去して形成された柱状の孔を有する多孔体と、該孔内に形成された、少なくとも１つのｐ−ｎ結合もしくはｐ−ｉ−ｎ結合を有する半導体領域と、該半導体領域の上下に設置された一対の電極とを備えた半導体デバイスを複数個基板上に有する半導体デバイスアレイ。
【請求項６】  第一の成分と共晶を形成し得る第二の成分を含み構成されるマトリクス部材中に該第一の成分を含み構成される柱状物質が分散している構造体から前記柱状物質を除去して形成された柱状の孔を有する多孔体の前記孔に半導体材料を充填し、且つ該マトリクス部材を除去することで形成された、少なくとも１つのｐ−ｎ結合もしくはｐ−ｉ−ｎ結合を有する半導体領域と、該半導体領域の上下に設置された一対の電極とを備えた半導体デバイスを複数個基板上に有する半導体デバイスアレイ。
【請求項７】  前記半導体デバイスがダイオードである、請求項５または６に記載の半導体デバイスアレイ。
【請求項８】  前記ダイオードが発光ダイオードである、請求項７に記載の半導体デバイスアレイ。
【請求項９】  前記ダイオードがフォトダイオードである、請求項７に記載の半導体デバイスアレイ。
【請求項１０】  前記半導体デバイスがトランジスタである、請求項５または６に記載の半導体デバイスアレイ。
【請求項１１】  前記トランジスタがフォトトランジスタである、請求項１０に記載の半導体デバイスアレイ。
【請求項１２】  前記多孔体が、薄膜状である請求項５〜１１のいずれか１項に記載の半導体デバイスアレイ。
【請求項１３】  前記多孔体に化学的処理を施した後、前記孔内に前記半導体領域を作製して得られる請求項５〜１２のいずれか１項に記載の半導体デバイスアレイ。
【請求項１４】  前記化学的処理が酸化処理である請求項１３に記載の半導体デバイスアレイ。
【請求項１５】  前記構造体に対する、前記多孔体のマトリクス部材の第二の成分の割合が、２０ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下の範囲にある請求項５〜１４のいずれか１項に記載の半導体デバイスアレイ。
【請求項１６】  前記柱状物質がアルミニウムであり、前記マトリクス部材の第二成分がシリコンである請求項１５に記載の半導体デバイスアレイ。
【請求項１７】  前記柱状物質がアルミニウムであり、前記マトリクス部材の第二成分がゲルマニウムである請求項１５に記載の半導体デバイスアレイ
【請求項１８】  前記多孔体の主成分がシリコンである請求項５〜１４のいずれか１項に記載の半導体デバイスアレイ。
【請求項１９】  前記多孔体の主成分がゲルマニウムである請求項５〜１４のいずれか１項に記載の半導体デバイスアレイ。
【請求項２０】  前記半導体デバイスの直径が０．５ｎｍ以上１５ｎｍ以下である、請求項５〜１９のいずれか１項に記載の半導体デバイスアレイ。
【請求項２１】  前記半導体デバイスの直径が１ｎｍ以上１０ｎｍ以下である、請求項５〜２０のいずれか１項に記載の半導体デバイスアレイ。
【請求項２２】  前記半導体デバイス同士の間隔が１５ｎｍ以下である、請求項５〜２１のいずれか１項に記載の半導体デバイスアレイ。
【請求項２３】  前記半導体デバイス同士の間隔が３ｎｍ以上１０ｎｍ以下である、請求項５〜２２のいずれか１項に記載の半導体デバイスアレイ。
【請求項２４】  前記柱状物質は結晶性物質であり、前記マトリクス部材は非晶質物質である、請求項５〜２３のいずれか１項に記載の半導体デバイスアレイ。
【請求項２５】  次の工程（ａ）から（ｅ）を有することを特徴とする半導体デバイスアレイの製造方法。
（ａ）  基板上に電極を設置する工程
（ｂ）  第一の成分を含み構成される柱状物質が、該第一の成分と共晶を形成し得る第二の成分を含み構成されるマトリクス部材中に分散している構造体を前記基板上に形成する工程
（ｃ）  前記柱状物質を除去する工程
（ｄ）  前記除去工程により得られる柱状の空孔内に少なくとも１つのｐ−ｎ接合またはｐ−ｉ−ｎ接合を持つ半導体領域を作製する工程
（ｅ）  前記半導体領域を作製した前記構造体上部に電極を作製する工程
【請求項２６】  前記除去工程が、エッチングである請求項２５に記載の半導体デバイスアレイの製造方法。
【請求項２７】  前記柱状物質を除去する工程の後に、前記第二の成分を含み構成されるマトリクス部材を化学処理する工程を有することを特徴とする請求項２５または２６に記載の半導体デバイスアレイの製造方法。
【請求項２８】  前記化学処理が酸化である請求項２７に記載の半導体デバイスアレイの製造方法。
【請求項２９】  前記柱状物質を除去する工程の後に、前記柱状の空孔の孔径を広げる工程を有することを特徴とする請求項２５〜２８のいずれか１項に記載の半導体デバイスアレイの製造方法。
【請求項３０】  前記上部に電極を作製する工程の後に、前記柱状物質を取り囲む前記マトリクス部材を除去する工程を有することを特徴とする請求項２５〜２９のいずれか１項に記載の半導体デバイスアレイの製造方法。
【請求項３１】  前記半導体領域の作製工程が、化学気相蒸着（ＣＶＤ）法である請求項２５〜３０のいずれか１項に記載の半導体デバイスアレイの製造方法。
【請求項３２】  前記半導体領域の作製工程が、前記空孔の底部に触媒を形成した後に触媒反応によって行う工程である請求項２５〜３０のいずれか１項に記載の半導体デバイスアレイの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
また本発明においては、前記半導体領域の作製工程として、前記空孔の底部に触媒を形成した後に触媒反応によって行う工程が好ましく用いられる。
また、本発明に係る半導体デバイスアレイの製造方法は、柱状の部材と該柱状の部材を取り囲む領域を含む構造体を用意する工程、該構造体から該柱状の部材を除去して多孔体を形成する工程、及び該多孔体の孔に、半導体材料を導入しｐ−ｎあるいはｐ−ｉ―ｎ接合を形成する工程を有することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
また、本発明に係る半導体デバイスアレイは、柱状の部材とそれを取り囲む領域を含み構成される構造体から、該柱状の部材を除去して得られる多孔体の孔に形成された、ｐ−ｎあるいはｐ−ｉ―ｎ接合を備えた半導体領域を有することを特徴とする。