【手続補正書】
【提出日】平成17年11月25日(2005.11.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路とを含む半導体記憶装置であって、
上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるリードクロック信号を生成するためのリード系クロック生成回路と、
上記メモリセルアレイへのデータライトにおいて上記ライト系回路に供給されるライトクロック信号を生成するためのライト系クロック生成回路と、を含み、
上記リード系クロック生成回路は生成するリードクロック信号のパルス幅を調整可能なリードパルス幅調整手段を含み、
上記ライト系クロック生成回路は生成するライトクロック信号のパルス幅を調整可能なライトパルス幅調整手段を含み、
上記リードパルス幅調整手段とライトパルス幅調整手段は個別にパルス幅調整が可能にされたことを特徴とする半導体記憶装置。
【請求項２】  上記リード系回路又は上記ライト系回路は、互いに独立してデータリード又はデータのライトを可能とする複数のポートを含み、上記リードパルス幅調整手段及びライトパルス幅調整手段は、上記ポート毎に配列される請求項１記載の半導体記憶装置。
【請求項３】  上記リードパルス幅調整手段及びライトパルス幅調整手段の各々は、遅延回路と、上記遅延回路での信号遅延量を調整可能な調整手段を含み、
上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのヒューズ回路を含む請求項１記載の半導体記憶装置。
【請求項４】  上記リードパルス幅調整手段及びライトパルス幅調整手段の各々は、各々遅延回路と、上記遅延回路での信号遅延量を調整可能な調整手段を含み、
上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのフリップフロップ回路を含む請求項１記載の半導体記憶装置。
【請求項５】  データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路と、を含む半導体記憶装置であって、
上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるリードクロック信号を生成するためのリード系クロック生成回路と、
上記メモリセルアレイへのデータライトにおいて上記ライト系回路に供給されるライトクロック信号を生成するためのライト系クロック生成回路と、
上記リード系クロック生成回路は生成するリードクロック信号のパルス幅を調整可能なリードパルス幅調整手段を含み、
上記ライト系クロック生成回路は生成するライトクロック信号のパルス幅を調整可能なライトパルス幅調整手段を含み、
上記リードパルス幅調整手段とライトパルス幅調整手段は個別にパルス幅調整が可能にされ、
上記リード系クロック生成回路に含まれる上記リードパルス幅調整手段は、入力信号を遅延させるための遅延回路と、
上記遅延回路からの出力信号に基づいて波形整形を行う論理ゲートとを含み、
上記論理ゲートは、上記リード系回路において分散配置されて成ることを特徴とする半導体記憶装置。
【請求項６】  上記リード系回路は、アドレス信号を取り込むためのアドレスバッファと、
上記アドレスバッファを介して取り込まれたアドレス信号に基づいてロウ系の選択信号を生成するロウ系デコード回路と、
上記アドレスバッファを介して取り込まれたアドレス信号に基づいてカラム系の選択信号を生成するカラム系デコード回路と、を含み、
上記論理ゲートの一つは上記リード系回路に含まれるロウ系デコード回路に対応して配置され、
上記論理ゲートの別の一つは上記リード系回路に含まれるカラム系デコード回路に対応して配置されて成る請求項５記載の半導体記憶装置。
【請求項７】  上記ロウ系デコード回路に対応して配置された上記論理ゲートは、上記ロウ系のデコード回路の出力信号と上記遅延回路からの出力信号との論理演算を行い、
上記カラム系デコード回路に対応して配置された上記論理ゲートは、上記カラム系のデコード回路の出力信号と上記遅延回路からの出力信号との論理演算を行う請求項６記載の半導体記憶装置。
【請求項８】  上記リードパルス幅調整手段及びライトパルス幅調整手段は、上記遅延回路での信号遅延量を調整可能な調整手段を含み、
上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのヒューズ回路を含む請求項５記載の半導体記憶装置。
【請求項９】  上記リードパルス幅調整手段及びライトパルス幅調整手段は、上記遅延回路での信号遅延量を調整可能な調整手段を含み、
上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのフリップフロップ回路を含む請求項５記載の半導体記憶装置。
【請求項１０】  データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路と、を含む半導体記憶装置であって、
上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるリードクロック信号を生成するためのリード系クロック生成手段と、
上記メモリセルアレイへのデータライトにおいて上記ライト系回路に供給されるライトクロック信号を生成するためのライト系クロック生成手段と、を含み、
上記リード系クロック生成回路は生成するリードクロック信号のパルス幅を調整可能なリードパルス幅調整手段を含み、
上記ライト系クロック生成回路は生成するライトクロック信号のパルス幅を調整可能なライトパルス幅調整手段を含み、
上記リードパルス幅調整手段とライトパルス幅調整手段は個別にパルス幅調整が可能にされ、
上記リード系クロック生成回路に含まれる上記パルス幅調整手段は、入力信号を遅延させるための遅延回路と、上記遅延回路からの出力信号に基づいて波形整形を行う論理ゲートとを含み、
上記論理ゲートは、上記ライト系回路において分散配置されて成ることを特徴とする半導体記憶装置。
【請求項１１】  上記ライト系回路は、アドレス信号を取り込むためのアドレスバッファと、
上記アドレスバッファを介して取り込まれたアドレス信号に基づいてロウ系の選択信号を生成するロウ系デコード回路と、
上記アドレスバッファを介して取り込まれたアドレス信号に基づいてカラム系の選択信号を生成するカラム系デコード回路と、を含み、
上記論理ゲートの一つは上記ライト系回路に含まれるロウ系デコード回路に対応して配置され、
上記論理ゲートの別の一つは上記ライト系回路に含まれるカラム系デコード回路に対応して配置されて成る請求項１０記載の半導体記憶装置。
【請求項１２】  上記ロウ系デコード回路に対応して配置された上記論理ゲートは、上記ロウ系のデコード回路の出力信号と上記遅延回路からの出力信号との論理演算を行い、
上記カラム系デコード回路に対応して配置された上記論理ゲートは、上記カラム系のデコード回路の出力信号と上記遅延回路からの出力信号との論理演算を行う請求項１１記載の半導体記憶装置。
【請求項１３】  上記リードパルス幅調整手段及びライトパルス幅調整手段の各々は、遅延回路と、上記遅延回路での信号遅延量を調整可能な調整手段を含み、
上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのヒューズ回路を含む請求項１０記載の半導体記憶装置。
【請求項１４】  上記リードパルス幅調整手段及びライトパルス幅調整手段の各々は、各々遅延回路と、上記遅延回路での信号遅延量を調整可能な調整手段を含み、
上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのフリップフロップ回路を含む請求項１０記載の半導体記憶装置。