【手続補正書】
【提出日】平成18年10月17日(2006.10.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板の主表面に形成された第１導電型の領域と、
前記半導体基板の主表面に素子分離膜によって区切られ、前記第１導電型の領域の表面に形成された素子形成領域と、
前記素子形成領域に形成された所定の半導体素子と、
前記半導体素子を覆うように前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成され、前記素子形成領域の表面を露出する第１コンタクトホールと、
前記素子形成領域を横切るように形成された電極部と、
前記電極部を挟んで前記素子形成領域の一方側および他方側に形成され、第１の不純物濃度を有する第２導電型の１対の第１不純物領域と、
前記第１コンタクトホールのコンタクト部分を含むように前記第１不純物領域のうちの少なくとも一方の領域に形成され、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第２導電型の第２不純物領域と、
前記絶縁膜に形成され、前記素子形成領域の表面を露出する第２コンタクトホールと、
前記第２コンタクトホールのコンタクト部分を含み、前記第１不純物領域のうちの他方の領域に形成され、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第２導電型の第３不純物領域と、
前記絶縁膜に形成され、前記素子形成領域の表面を露出する第３コンタクトホールと、
前記第３コンタクトホールのコンタクト部分を含み、前記第１不純物領域のうちの他方の領域に形成され、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第２導電型の第４不純物領域と、
前記絶縁膜と前記半導体素子との間に前記電極の両側面に直接接して前記電極を覆うように形成された、前記絶縁膜とはエッチング特性の異なるエッチング阻止膜と
を備え、
前記半導体素子は、
前記電極部、１対の前記第１不純物領域、前記第２不純物領域および前記第３不純物領域を有する第１のトランジスタと、
前記電極部、１対の前記第１不純物領域、前記第２不純物領域および前記第４不純物領域を有する第２のトランジスタと
を含み、
前記第３不純物領域と前記第３不純物領域が位置する側の前記電極部の側面直下との前記半導体基板の主表面における距離は、前記第２不純物領域と前記第２不純物領域が位置する側の前記電極部の側面直下との前記半導体基板の主表面における距離よりも長く、
前記第４不純物領域と前記第４不純物領域が位置する側の前記電極部の側面直下との前記半導体基板の主表面における距離と、前記第２不純物領域と前記第２不純物領域が位置する側の前記電極部の側面直下との前記半導体基板の主表面における距離とは実質的に同じであり、
前記第１コンタクトホール、前記第２コンタクトホールおよび前記第３コンタクトホールは、それぞれの開口端の位置が前記電極部とオーバーラップするように配置されている、半導体装置。
【請求項２】  前記絶縁膜はシリコン酸化膜を含み、
前記エッチング阻止膜は少なくともシリコン窒化膜を含む、請求項１記載の半導体装置。
【請求項３】  前記エッチング阻止膜は前記シリコン窒化膜の下側に形成されたシリコン酸化膜をさらに含む、請求項２記載の半導体装置。
【請求項４】  前記絶縁膜は前記エッチング阻止膜とのエッチング選択比を向上するための不純物を含有している、請求項２記載の半導体装置。
【請求項５】  前記不純物はリンまたはボロンを含む、請求項４記載の半導体装置。
【請求項６】  前記電極部と間隔を隔てて、前記素子形成領域を横切るように形成された他の電極部をさらに含み、
前記他の電極部は、少なくとも側面に直接接する前記エッチング阻止膜によって覆われ、
前記第１コンタクトホールは、その開口端の位置が前記他の電極とオーバーラップするように配置されている、請求項１記載の半導体装置。
【請求項７】  前記電極部と前記他の電極部との間隔は、前記エッチング阻止膜の膜厚の２倍よりも長く、
前記エッチング阻止膜の膜厚は、前記電極部および前記他の電極部の高さよりも薄い、請求項６記載の半導体装置。
【請求項８】  前記第２不純物領域は、前記第１コンタクトホールの前記コンタクト部分を介して不純物を導入することによって形成された、請求項１記載の半導体装置。
【請求項９】  前記第３不純物領域は前記第２コンタクトホールの前記コンタクト部分を介して不純物を導入することによって形成された、請求項１記載の半導体装置。
【請求項１０】  前記素子分離絶縁膜は、前記エッチング阻止膜によって覆われ、
前記第１または第２コンタクトホールは、それぞれの開口端の位置が前記素子分離絶縁膜とオーバーラップするように配置されている、請求項１記載の半導体装置。
【請求項１１】  前記第１コンタクトホールと前記第３コンタクトホールが前記電極部とオーバーラップする部分では、前記電極部の電極長が他の部分よりも長くなっている、請求項１記載の半導体装置。
【請求項１２】  前記第１または第３コンタクトホールは、それぞれの開口端の位置が前記素子分離絶縁膜とオーバーラップするように配置されている、請求項１１記載の半導体装置。
【請求項１３】  前記第４不純物領域は前記第３コンタクトホールの前記コンタクト部分を介して不純物を導入することによって形成された、請求項１記載の半導体装置。
【請求項１４】  ゲートとドレインが交差接続された１対のドライバトランジスタと、
前記ドライバトランジスタのそれぞれのドレインにソースが接続された１対のアクセストランジスタと、
前記ドライバトランジスタのそれぞれのドレインにドレインが接続され、前記ドライバトランジスタのそれぞれのゲートにゲートが接続された１対の負荷トランジスタと、
を含むスタティックメモリセルを有し、
前記アクセストランジスタは前記第１のトランジスタであり、
前記ドライバトランジスタおよび前記負荷トランジスタは前記第２のトランジスタである、請求項１記載の半導体装置。
【請求項１５】  前記絶縁膜および前記素子分離絶縁膜に形成され、前記第１導電型の領域の表面を露出する第４コンタクトホールをさらに備えた、請求項１記載の半導体装置。
【請求項１６】  半導体基板の主表面に形成された第１導電型の領域と、
前記半導体基板の主表面に素子分離膜によって区切られ、前記第１導電型の領域の表面に形成された素子形成領域と、
前記素子形成領域に形成された所定の半導体素子と、
前記半導体素子を覆うように前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成され、前記素子形成領域の表面を露出する第１コンタクトホールと、
前記第１コンタクトホールを埋めるように形成された導電体部と、
前記絶縁膜に形成され、前記導電体部と電気的に接続された配線層と
を備え、
前記半導体素子は、
前記素子形成領域を横切るように形成された電極部と、
前記電極部を挟んで前記素子形成領域の一方側および他方側に形成され、第１の不純物濃度を有する第２導電型の１対の第１不純物領域と、
前記第１コンタクトホールのコンタクト部分を含むように前記第１不純物領域のうちの少なくとも一方の領域に形成され、前記第１の不純物濃度よりも高い第２の不純物濃度を有する第２導電型の第２不純物領域と、
を有し、
前記絶縁膜と前記半導体素子との間には、前記電極の両側面に直接接して前記電極を覆うように、前記絶縁膜とはエッチング特性の異なるエッチング阻止膜が形成され、
前記第１コンタクトホールは、その開口端の位置が前記電極部とオーバーラップするように配置され、
前記配線層は前記導電体部の上面を部分的に覆い、
前記配線層に覆われていない前記導電体部の上面は、前記絶縁膜の上面よりも低い位置にある、半導体装置。
【請求項１７】  半導体基板の主表面上に形成された絶縁膜と、
前記絶縁膜に形成され、前記半導体基板の主表面を露出するコンタクトホールと、
前記コンタクトホールに埋込まれた導電体部と、
前記絶縁膜上に形成され、前記導電体部に電気的に接続された配線層と
を備え、
前記配線層は前記導電体の上面の一部を覆い、
前記配線層によって覆われていない前記導電体部の上面は、前記絶縁膜の上面よりも低い位置にある、半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
そこで、従来のＣＭＯＳ型メモリセルについて図を用いて説明する。図１９を参照して、シリコン基板の表面には、フィールド分離膜１０３によって区切られた素子形成領域１２０ａ、１２０ｂ、１２０ｃ、１２０ｄが形成されている。素子形成領域１２０ａには、アクセストランジスタＴ１、ドライバトランジスタＴ３が形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
次に、図２１を参照して、ゲート電極１０４ａ、１０４ｄおよびゲート上層絶縁膜１０６ａ、１０６ｂを覆うように、たとえばＣＶＤ法等によりシリコン酸化膜（図示せず）を形成する。そのシリコン酸化膜に異方性エッチングを施すことにより、ゲート電極１０４ａの両側面上にサイドウォール絶縁膜１０７ａを形成する。また、ゲート電極１０４ｄの両側面上にサイドウォール絶縁膜１０７ｂをそれぞれ形成する。