【手続補正書】
【提出日】平成18年11月6日(2006.11.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  データ処理装置において、
ランダム・アクセス・メモリと、
前記ランダム・アクセス・メモリに接続された命令セット・アーキテクチャ（ＩＳＡ）・ハードウェア・アクセラレータと、
前記ランダム・アクセス・メモリに前記ハードウェア・アクセラレータを接続するプロセッサと
を備えたデータ処理装置。
【請求項２】  前記データ処理装置は、単一サイクルにおいて多重オペレーションを実行する請求項１記載のデータ処理装置。
【請求項３】  前記多重オペレーションは、メモリ・アクセス、オペレーション及びレジスタ転送を含む請求項２記載のデータ処理装置。
【請求項４】  前記のうちの少なくとも１つのバスは、前記ランダム・アクセス・メモリを前記ハードウェア・アクセラレータに接続する請求項１、２、または３に記載のデータ処理装置。
【請求項５】  前記のうちの少なくとも１つのバスは、１６ビット・バスである請求項４記載のデータ処理装置。
【請求項６】  多重バスが前記プロセッサを前記ハードウェア・アクセラレータに接続する請求項１記載のデータ処理装置。
【請求項７】  前記多重バスの各々の一つは双方向および、単方向である請求項６記載のデータ処理装置。
【請求項８】  前記プロセッサは、ディジタル信号プロセッサである請求項１、２、３、５、６、または７記載のデータ処理装置。
【請求項９】  前記ディジタル信号プロセッサは、前記ランダム・アクセス・メモリに接続されたアドレス発生ユニット、前記ハードウェア・アクセラレータに接続されたデータ・アキュムレータ、前記ハードウェア・アクセラレータに接続されたステータス・フラグ、及び前記ハードウェア・アクセラレータに接続されたコプロセッサ命令インターフェースを含む請求項８記載のデータ処理装置。
【請求項１０】  前記ハードウェア・アクセラレータは、
デコーダと、
前記デコーダをオペレータ・カーネルに接続され第１のレジスタと、
前記オペレータ・カーネルに接続されたクロック・コントローラと
を備えている請求項１、２、３、５、６または７記載のデータ処理装置。
【請求項１１】  前記デコーダは、命令信号及びストローブ信号を受け取るように、かつ誤り信号を出力するように接続されている請求項１０記載のデータ処理装置。
【請求項１２】  前記第１のレジスタ及び前記クロック・コントローラは、クロック信号を受け取るように接続されている請求項１０記載のデータ処理装置。
【請求項１３】  更に、前記オペレータ・カーネルに接続され、かつ前記クロック・コントローラに接続された第２のレジスタを備えている請求項１０記載のデータ処理装置。
【請求項１４】  更に、第３のレジスタを含み、前記第３のレジスタは前記オペレータ・カーネルに接続され、かつ前記第２のレジスタに接続されている請求項１３記載のデータ処理装置。
【請求項１５】  更に、第３のレジスタ、及び第４のレジスタを含み、前記第３のレジスタは前記オペレータ・カーネルに接続され、前記第４のレジスタは前記オペレータ・カーネルに接続され、かつ前記第３のレジスタに接続された請求項１０記載のデータ処理装置。
【請求項１６】  前記第２、第３及び第４のレジスタは、データＲＡＭを更に接続されている請求項１５記載のデータ処理装置。
【請求項１７】  更に、前記オペレータ・カーネル上の第１のポートに接続されたバスを含む請求項１０記載のデータ処理装置。
【請求項１８】  更に、前記オペレータ・カーネル上の第２のポートに接続されたバスを含む請求項１０記載のデータ処理装置。
【請求項１９】  更に、前記オペレータ・カーネル上の第３のポートに接続されたバスを含む請求項１０記載のデータ処理装置。
【請求項２０】  更に、前記オペレータ・カーネル上のフラグ・ポートに接続されたバスを含む請求項１０記載のデータ処理装置。
【請求項２１】  データ処理装置は、
ランダム・アクセス・メモリと、
前記ランダム・アクセス・メモリに接続された第１のプロセッサと、
前記ランダム・アクセス・メモリに接続された第２のプロセッサと、
前記ランダム・アクセス・メモリを前記第１及び第２のプロセッサに接続されたハードウェア・アクセラレータと
を備えたデータ処理装置。
【請求項２２】  前記データ処理装置は、単一サイクル内で多重オペレーションを実行する請求項２１記載のデータ処理装置。
【請求項２３】  前記多重オペレーションは、メモリ・アクセス、オペレーション及びレジスタ転送を備えている請求項２１のデータ処理装置。
【請求項２４】  少なくとも１つのバスは、前記ランダム・アクセス・メモリを前記ハードウェア・アクセラレータに接続している請求項２１、２２または２３記載のデータ処理装置。
【請求項２５】  少なくとも１つのバスは、１６ビット・バスである請求項２４記載のデータ処理装置。
【請求項２６】  多重バスは、前記プロセッサを前記ハードウェア・アクセラレータに接続されている請求項２１記載のデータ処理装置。
【請求項２７】  前記多重バスの各々の一つは双方向、および単方向である請求項２６記載のデータ処理装置。
【請求項２８】  前記第１のプロセッサは、ディジタル信号プロセッサである請求項２１、２２、２３、２５または２６記載のデータ処理装置。
【請求項２９】  前記ディジタル信号プロセッサは、前記ランダム・アクセス・メモリに接続されたアドレス発生ユニット、前記ハードウェア・アクセラレータに接続されたデータ・アキュムレータ、前記ハードウェア・アクセラレータに接続されたステータス・フラグ、及び前記ハードウェア・アクセラレータに接続されたコプロセッサ命令インターフェースを備えている請求項２８記載のデータ処理装置。
【請求項３０】  前記ハードウェア・アクセラレータは、
デコーダと、
前記デコーダをオペレータ・カーネルに接続した第１のレジスタと、
前記オペレータ・カーネルに接続されたクロック・コントローラと
を備えている請求項２１、２２、２３、２５または２６記載のデータ処理装置。
【請求項３１】  前記デコーダは、命令信号、及びストローブ信号を受け取るように、かつ誤り信号を出力するように接続されている請求項３０記載のデータ処理装置。
【請求項３２】  前記第４のレジスタ及び前記クロック・コントローラは、クロック信号を受け取るように接続されている請求項３０記載のデータ処理装置。
【請求項３３】  更に、前記オペレータ・カーネルに接続され、かつ前記クロック・コントローラに接続された第２のレジスタを備えている請求項３０記載のデータ処理装置。
【請求項３４】  更に、第３のレジスタを含み、前記第３のレジスタは、前記オペレータ・カーネルに接続され、かつ前記レジスタに接続されている請求項３３記載のデータ処理装置。
【請求項３５】  更に、第３のレジスタ及び第４のレジスタを含み、前記第３のレジスタは前記オペレータ・カーネルに接続されると共に、前記第２のレジスタに接続され、かつ前記第４のレジスタは前記オペレータ・カーネルに接続されると共に、前記第３のレジスタに接続されている請求項３０記載のデータ処理装置。
【請求項３６】  前記第２、第３及び第４のレジスタは、更にデータＲＡＭに接続されている請求項３５記載のデータ処理装置。
【請求項３７】  更に、前記オペレータ・カーネル上のＸＲポートに接続されたバスを含む請求項３０記載のデータ処理装置。
【請求項３８】  更に、前記オペレータ・カーネル上のＹＷポートに接続されたバスを含む請求項３０記載のデータ処理装置。
【請求項３９】  更に、前記オペレータ・カーネル上のＸＷポートに接続されたバスを含む請求項３０記載のデータ処理装置。
【請求項４０】  更に、前記オペレータ・カーネル上のフラグに接続されたバスを含む請求項３０記載のデータ処理装置。
【請求項４１】  電気通信装置において、
アナログ回路及びディジタル回路をアンテナに接続し、前記ディジタル回路はプロセッサに接続したインストラクション・セット・アーキテクチャ（ＩＳＡ）エクステンション・ハードウェア・アクセラレータを含むＲＦ回路と、
前記ＲＦ回路、前記アナログ回路及び前記ディジタル回路に接続された電源とを備えた電気通信装置。
【請求項４２】  前記ＲＦ回路はＲＦフロント・エンドを備え、前記アナログ回路はアナログ・フロント・エンドを備え、前記ディジタル回路はディジタル・ベース・バンド・エレクトロニックスを備えている請求項４１記載の電気通信装置。
【請求項４３】  更に、ディスプレイ、前記ディジタル回路に接続されたキーボード、及び前記アナログ回路に接続されたスピーカ及びマイクロホンを含む請求項４１または４２記載の電気通信装置。
【請求項４４】  単一サイクル内の多重オペレーションを容易にするように、データ処理システムのインストラクション・セット・アーキテクチャ（ＩＳＡ）エクステンションにハードウェア・アクセラレータを使用する方法。
【請求項４５】  前記ＩＳＡエクステンションは、カスタマイズ可能なインストラクションで多重動作を可能とする請求項４４記載の方法。
【請求項４６】  前記ＩＳＡエクステンションは処理装置のスレーブ・コンポネントである請求項４４または４５記載の方法。
【請求項４７】  前記ＩＳＡエクステンション・ハードウエア・アクセラレータは、カスタマイズ可能なインストラクションで多重動作を可能とする請求項４１記載の電気通信装置。
【請求項４８】  前記ＩＳＡエクステンション・ハードウエア・アクセラレータは、処理装置のスレーブ・コンポネントである、請求項４１記載の電気通信装置。
【請求項４９】  前記ＩＳＡエクステンション・ハードウエア・アクセラレータは、処理装置のスレーブ・コンポネントである、請求項１−３、５、６、７、９、１１−２０記載のデータ処理装置。
【請求項５０】  前記ＩＳＡエクステンション・ハードウエア・アクセラレータは、カスタマイズ可能なインストラクションで多重動作を可能とする請求項２記載のデータ処理装置。