【事件の表示】
　平成　９年特許願第１４３７４９号「マルチメモリのための番号変更されたアレイアーキテクチャ」拒絶査定に対する審判事件［平成１０年　２月２４日出願公開、特開平１０−　５５３１８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本件発明
　本願は、平成９年６月２日（パリ条約による優先権主張１９９６年５月３１日、米国）の出願であって、その請求項１に係る発明は、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本件発明」という。）
「ターゲットメモリ容量を有し、多数（Ｎ個）のメモリアレイを有するメモリシステムにおいてメモリアレイの番号を変更する方法において、
　前記（Ｎ個）のメモリアレイのうち不良品である一部分（Ｍ個）を識別し、
　前記メモリアレイの番号を０〜（Ｎ−Ｍ）へ変更し、前記ターゲットメモリ容量よりも小さな訂正されたメモリ容量を有する論理的に連続するメモリシステムを与える、
という段階を備えたことを特徴とする方法。」
　
２．引用例
　これに対して、原査定の拒絶理由に引用された、本件の優先権主張の日前である平成３年１２月９日に頒布された特開平３−２７８２５７号公報（以下、「引用刊行物」という。）には、次の事項が記載されている。
（１）「次に、本発明の実施例について図面を参照して説明する。
　第１図は本発明の情報処理システムの一実施例のブロック図、第２図は第１図の記憶装置１の内部構成を示すブロック図、第３図は第２図のメモリブロック９１，９２…，９５の縮退状態の例を示す図である。
　この情報処理システムは主記憶装置１とＣＰＵ２とダイレクトメモリアクセス制御装置３とから構成されている。
　主記憶装置１はシステムバス４を解してＣＰＵ２とメモリアクセス制御装置３からアクセスされ，メモリコントローラ５とメモリブロック９１，９２，…，９ｎは、物理的な単位でブロック化されたものでそれぞれブロックレジスタ６１，６２，…，６ｎとデコーダ７１，７２，…，７ｎとメモリモジュール８１，８２，…，８ｎとから構成される。ブロックレジスタ６１，６２，…，６ｎには、情報処理システムが起動された直後に、メモリコントローラ５によってそれぞれメモリブロック９１，９２，…，９ｎの有効性を示すバリッドフラグがセットされる。デコーダ７１，７２，…，７ｎは、それぞれメモリコントローラ５より出力されたアドレス１５とブロックレジスタ６１，６２，…，６ｎに書き込まれているブロックアドレスとを比較して一致したとき、対応したメモリモジュール８１，８２，…，８ｎを選択する。メモリモジュール８１，８２，…，８ｎにはそれぞれメモリコントローラ５が出力するメモリモジュール制御信号１７に示されたアドレスに、ＣＰＵ２あるいはダイレクトメモリアクセス制御装置３からシステム４を介してシステムバスデータ１２としてデータチェック回路１０に入力され、データチェック回路１０から出力されたメモリバスデータ１３が書き込まれる。データチェック回路１０はメモリモジュール８１，８２，…，８ｎから読み出されたデータのチェックを行ない、誤りを検出したならばメモリコントローラ５へエラー検出信号１６を出力する。メモリコントローラ５はシステムバス４からアクセスコマンドおよびアクセスアドレス１１を受けブロックレジスタ制御信号１４によりブロックレジスタ６１，６２，…，６ｎのブロックアドレスの書き込み／読出しを行ない、メモリモジュール制御信号１７によりそれぞれデコーダ７１，７２，…，７ｎが選択したメモリモジュール８１，８２，…，８ｎへのメモリバスデータ１３の書き込み／読み出しを行ない、データチェック回路１０よりエラー検出信号１６を受けると、検出されたメモリエラーに対応するメモリブロック９１，９２，…，９ｎのブロックレジスタ６１，６２，…，６ｎのバリッドフラグをリセットして当該するメモリブロック９１，９２，…，９ｎへのアクセスを禁止して、ＣＰＵ２にメモリエラーの検出を通知する。ＣＰＵ２は、各メモリブロック９１，９２，…，９ｎのバリッドフラグをサーチして、バリッドフラグがセットされているブロックレジスタ６１，６２，…，６ｎに全主記憶領域が連続したアドレスとなるように各ブロックレジスタ６１，６２，…，６ｎ内のブロックアドレスをメモリコントローラ５によって書込ませた後、全メモリブロック９１，９２，…，９ｎの書き込み／読み出しによるメモリ診断を行ない、メモリコントローラ５からメモリエラーの検出を通知されると、メモリエラーが発生したアドレスに対応するメモリブロック９１，９２，…，９ｎの診断をただちに中断して、次のブロックアドレスが書き込まれているメモリブロック９１，９２，…，９ｎの先頭から診断を再開する。ＣＰＵ２は全記憶領域のメモリ診断が終了した後、主記憶装置１の各ブロックレジスタ６１，６２，…，６ｎのバリッドフラグを順にサーチして、バリッドフラグがセットされた状態のブロックレジスタであれば次のブロックレジスタのバリッドフラグのサーチに進み、バリッドフラグがリセット（無効化）された状態のブロックレジスタであれば次のブロックレジスタ以降バリッドフラグのセットされているすべてのブロックレジスタ内ブロックアドレスを順次繰り下げるよう書き替える操作を行ない、メモリエラーの発生したメモリブロックを削除して、連続したアドレスを形成したのち通常の運転を開始する。
　次に、本実施例の実施例の動作について説明する。
　主記憶装置２が５つのメモリブロック９１，９２，…，９５で構成された場合を例にとり説明する。
　電源立ち上げ後、主記憶装置１の初期状態は第３図に示すように、すべてのメモリブロック９１，９２，…，９５のバリッドフラグ１８はセットされブロックアドレス１９はシーケンシャルに設定されており、メモリモジュール８１，８２，…，８５はすべて使用状態にある。この装置の主記憶診断時にメモリブロック９２および９４にメモリエラーが発生すると、前述したブロックレジスタ６１，６２，…，６５に対する制御が行なわれて第４図に示すように、メモリブロック９２とメモリブロック９４のバリッドフラグがリセットされ、メモリブロック９３とメモリブロック９５のブロックアドレス１９が再書き込みされ、メモリモジュール８２と８４が削除されて３つのメモリブロック９１，９３，９５に主記憶領域を縮退して正常動作が再開される。
［発明の効果］
　以上説明したように本発明は、主記憶領域を物理的単位による複数のメモリブロックとし、メモリ診断中にメモリエラーが発生したとき、該メモリエラーが発生したアドレスに対応するメモリブロックの診断を中止して次のメモリブロックから診断を再開し、以降のメモリ診断が終了したのち、メモリエラーが発生したメモリブロックを除く各メモリブロックのブロックアドレスが連続したアドレスとなるように書き替えを行ない、メモリエラーの発生したメモリブロックを削除して運転を再開することにより、メモリアドレスを排除するためアドレス決定のステップ数が増加して処理速度が著しく低下するとか、メモリエラーの存在するアドレス以降のメモリをすべて切り捨てることによって正常な主記憶容量が著しく減少することがないので、正常なすべての主記憶容量を有効に利用した縮退運転が速やかにできるという効果がある。」（第３頁左下欄第１行目乃至第５頁左上欄第６行目）
　
　上記記載事項によると、引用刊行物には、
「５個のメモリブロックで構成される主記憶装置を有する情報処理システムにおいて、前記メモリブロックのブロックアドレスを書き替える縮退運転方法であって、
　前記５個のメモリブロックのうちメモリエラーが発生したメモリブロック９２，９４のバリッドフラグをリセットし、
　バリッドフラグのセットされているメモリブロック９１，９３，９５のブロックアドレスを順次繰り下げるように「０００００」〜「０００１０」に書き替える操作を行ない、論理的に連続する主記憶装置を形成する、
という段階を備えた縮退運転方法」の発明（以下、「引用発明」という。）が記載されていると認める。
　
３．対比
　本件発明と引用発明とを対比すると、引用発明の
（ア）５個のメモリブロックで構成される主記憶装置
（イ）メモリブロックのブロックアドレスを書き替える
（ウ）前記５個のメモリブロックのうちメモリエラーが発生したメモリブロック９２，９４のバリッドフラグをリセットし
（エ）バリッドフラグのセットされているメモリブロックのブロックアドレスを順次繰り下げるように「０００００」〜「０００１０」に書き替える操作を行ない
は、それぞれ、本件発明の
（ア'）多数（Ｎ個）のメモリアレイを有するメモリシステム
（イ'）メモリアレイの番号を変更する
（ウ'）前記（Ｎ個）のメモリアレイのうち不良品である一部分（Ｍ個）を識別し
（エ'）前記メモリアレイの番号を０〜（Ｎ−Ｍ）へ変更し
に相当する。
　よって、本件発明と引用発明は、どちらも、
　ターゲットメモリ容量を有し、多数（Ｎ個）のメモリアレイを有するメモリシステムにおいてメモリアレイの番号を変更する方法において、
　前記（Ｎ個）のメモリアレイのうち不良品である一部分（Ｍ個）を識別し、
　前記メモリアレイの番号を０〜（Ｎ−Ｍ）へ変更し、論理的に連続するメモリシステムを与える、
という段階を備えたことを特徴とする方法である点で一致し、次の点で相違する。
　相違点：
　本件発明は、ターゲットメモリ容量を有するメモリシステムを、前記ターゲットメモリ容量よりも小さな訂正されたメモリ容量にするのに対して、引用発明は、正常な主記憶容量を小さくすることが記載されているだけである点。
　
４．当審の判断
　本件発明の「ターゲットメモリ容量」は、技術的に何を意味するのか明確でないので、その発明の詳細な説明の欄を参酌することにより、多数のメモリアレイがすべて良品である場合のメモリシステムの容量であると解する。
　引用発明において、メモリ診断の結果、メモリエラーが発生したメモリブロックが１つでもあると、５個のメモリブロックにエラーが１つもなかった場合の正常な主記憶容量よりも、正常な主記憶容量が小さくなるのは当然であるから、ターゲットメモリ容量を有するメモリシステムを、前記ターゲットメモリ容量よりも小さな訂正されたメモリ容量にすることは、当業者ならば容易に想到し得るものである。
　
　また、請求人は、審判請求書において、
（Ａ）引用刊行物は、各不良品アレイとそれぞれ関連する多数のシフトレジスタを使用することを開示していない。
（Ｂ）引用発明は、メモリエラーの発生したメモリブロックを除くメモリブロックのブロックアドレスを連続したアドレスになるように書き替えるものであり、メモリエラーの発生したメモリブロック９４にはアドレス「０００１１」がラッチされ、本件発明のように、アドレス「０００１０」はラッチされない。
点で、本件発明と引用発明とは相違する旨主張しているので、以下で検討する。
　主張点（Ａ）について：
　本件発明は、「各不良品アレイとそれぞれ関連する多数のシフトレジスタを使用すること」を発明の構成要件として備えておらず、前記主張点（Ａ）は、特許請求の範囲の記載に基づかないものである。なお、メモリにおいて、各不良品アレイとそれぞれ関連する多数のシフトレジスタを使用する技術は周知である。（特開平４−２１２７９６号公報、特開昭５１−２５９４１号公報参照）
　主張点（Ｂ）について：
　メモリエラーの発生したメモリブロック９４にはアドレス「０００１１」がラッチされ、本件発明のように、アドレス「０００１０」はラッチされないという事項は、特許請求の範囲の記載に基づかないものである。なぜならば、不良品であると識別されたメモリアレイが論理的にディスエーブル（削除）されることが技術常識であることを考慮すると、本件発明の「前記メモリアレイの番号を０〜（Ｎ−Ｍ）へ変更し、前記ターゲットメモリ容量よりも小さな訂正されたメモリ容量を有する論理的に連続するメモリシステムを与える」の「前記メモリアレイ」とは、「良品であるメモリアレイ」を指しているのが明らかであり、「前記メモリアレイ」に「不良品であると識別されたメモリアレイ」が含まれていると解することはできないからである。
　また、「前記メモリアレイ」に「不良品であると識別されたメモリアレイ」が含まれていると解したとしても、「不良品であると識別されたメモリアレイ」は論理的にディスエーブル（削除）され、アクセスされないのであるから、アクセスされないメモリアレイの番号をどのように変更しようと格別の作用効果は得られず、アクセスされないメモリアレイの番号をどのように変更するかは単なる設計事項に過ぎない。
　以上より、請求人のこれらの主張は採用できない。
　
５．むすび
　したがって、本件発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。