【事件の表示】
　平成　２年特許願第２４８９８３号「信号プロセツサ」拒絶査定に対する審判事件［平成　３年　６月１３日出願公開、特開平　３−１３８７５９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は平成２年９月２０日（パリ条約による優先権主張１９８９年１０月２３日、米国）の出願であって、その請求項１に係る発明は、特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という）
　
「システム・クロック、ランダム・アクセス・レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段、２つの独立して動作可能なランダム・アクセス・データ記憶機構、演算論理機構（ＡＬＵ）、累積乗算機構（ＭＡＣＵ）、及び前記レジスタ・ファイル・アクセス制御手段と前記の２つのランダム・アクセス・データ記憶機構とに接続された２本の独立して動作可能なデータ・バスを含む信号プロセッサであって、前記ＭＡＣＵは乗算及び累算のみを実行し、前記ＡＬＵ及び前記ＭＡＣＵを独立かつ同時に動作させるために、
　前記データ記憶機構、前記ＭＡＣＵ及び前記ＡＬＵが、前記レジスタ・ファイル内の１つ又は複数のレジスタに同時にアクセスできるように、前記レジスタ・ファイルが、前記レジスタ・ファイル・アクセス制御手段を介して前記データ・バス、前記ＭＡＣＵ及び前記ＡＬＵに接続されており、かつ
　前記データ記憶機構と前記ＡＬＵ及び前記ＭＡＣＵとの間のすべてのデータ転送が、前記レジスタ・ファイル内に前記データを置くことによって行われ、前記ＭＡＣＵ及び前記ＡＬＵが前記レジスタ・ファイルを介してオペランドに同時にアクセスできるようにした
　ことを特徴とする信号プロセッサ。」
　
２．引用刊行物記載の発明
　これに対し、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成１年５月１１日に頒布された「特開平１−１１９８６１号公報」（以下、「引用刊行物１」という）には、次の事項が記載されている。
　
（１−１）（特許請求の範囲（１）の記載）
「積和演算処理とその他の処理を行うディジタル信号処理用ＬＳＩにおいて、
　マルチプレクサを介してメモリにアクセスする演算論理装置と、上記演算論理装置と独立にマルチプレクサを介してメモリにアクセスさせられる乗算器と、上記乗算器から入力される積を加算する加算器と、上記加算器から入力される積和を蓄えるアキュムレータと、上記加算器が加算した回数をカウントするカウンタとを備え、
　積和演算処理とその他の演算処理を独立して行うようにしたことを特徴とするディジタル信号処理用ＬＳＩ。」
　
（１−２）（第２頁右上欄第１４行から同欄１９行）
「一方、上記乗算器と独立にＡＬＵがＭＵＸを介してメモリにアクセスし、上記積和演算と独立してその他の演算処理を行う。従って、積和演算処理とその他の演算処理を並行して行うことができ、演算処理時間が短くなる。」
（１−３）（第２頁左下欄第３行から同欄第９行）
「第１図において、１〜４はそれぞれアドレスレジスタであるＡＲ（Ａ），ＡＲ（Ｂ），ＡＲ（Ｃ），ＡＲ（Ｄ）、５〜８はそれぞれ上記ＡＲ（Ａ）１，ＡＲ（Ｂ）２，ＡＲ（Ｃ）３，ＡＲ（Ｄ）４によって指定されたアドレスにデータバスから入力されたデータを蓄えるメモリ（Ａ）、メモリ（Ｂ）、メモリ（Ｃ）、メモリ（Ｄ）である。」
　
　上記（１−１）（１−２）の記載から、積和演算処理を行う機構とその他の演算処理を行う演算論理装置（ＡＬＵ）は独立かつ同時に実行するものである。
　そして、積和演算処理を行う機構は加算器１１の出力を入力に帰還しているので累算を行っている。また、乗算器１０にて乗算を行っている。
　また、上記（１−３）の記載から上記（１−１）のメモリは４つの分離独立したランダム・アクセス・データ記憶機構である。
 また、上記４つのメモリは、第１図の記載から、それぞれ分離独立した４つのデータバスに接続されている。
　
　したがって、引用刊行物１には
「複数のマルチプレクサ（２１−２６）、４つの独立して動作可能なランダム・アクセス・データ記憶機構（メモリ５−８）、演算論理装置（ＡＬＵ）（１５）、積和演算処理を行う機構（乗算器１０，加算器１１、アキュムレータ１２）及び前記複数のマルチプレクサ（２１−２６）と前記の４つのランダム・アクセス・データ記憶機構（メモリ５−８）とに接続された４つの独立したデータ・バスを含む信号プロセッサであって、
前記積和演算処理を行う機構は乗算及び累算のみを実行し、前記積和演算処理を行う機構及び前記演算論理装置（ＡＬＵ）を独立かつ同時に実行させるために、
前記積和演算処理を行う機構（１０−１２）及び前記演算論理装置（ＡＬＵ）（１５）が前記ランダム・アクセス・データ記憶機構（５−８）の１つの又は複数のアドレスのメモリ素子に同時にアクセスできるように、前記データバスが前記マルチプレクサ（２１−２６）を介して前記積和演算処理を行う機構（１０−１２）及び前記演算論理装置（ＡＬＵ）（１５）に接続されている信号プロセッサ」（以下、「引用発明１」という）
　
　また、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成１年７月４日に頒布された「特開平１−１６９６６９号公報」（以下、「引用刊行物２」という）には、次の事項が記載されている。
　
（２−１）（第２頁左下欄第３行から同頁右下欄第１０行）
「第１図は本発明の一実施例のブロック図である。図において、１１は演算すべきデータを格納している主メモリ、１２は三角関数や指数関数その他の関数のテーブルを格納していて、入力データをそれぞれの関数に変換するための副メモリ、１３は主メモリ１１及び副メモリ１２からのデータを一旦格納し、乗算器１４と、加算器１５へ演算のためにデータを送り、演算後の中間データを格納して更に演算を継続するために乗算器１４と加算器１５に中間データを送り、又、最終演算結果のデータを受けて主メモリ１１に転送する５ポートのレジスタファイルである。１６は水平マイクロ命令等を格納しているマイクロプログラムメモリと、システムクロックによりシーケンス信号を発生し、主メモリ１１、副メモリ１２，レジスタ１３，乗算器１４及び加算器１５のデータの授受等のタイミングを制御するシーケンサを内蔵しており、前記の各回路は制御回路１６のマイクロプログラムによりシステムクロックの１クロック毎に制御されている。１７は・・・・である。１９は・・・・インターフェース回路である。」
　
（２−２）（第２頁右下欄第１１行から第３頁左上欄第４行）
「次に、上記のように構成された実施例の動作を第２図を参照して説明する。制御回路１６に内蔵されているマイクロプログラムメモリには水平マイクロ命令が格納されている。水平マイクロ命令は例えば第３図のような構成になっている。図において、２１は主メモリに与えるデータ及び命令等が格納されており、２２は副メモリ１２，２３はレジスタファイル１３，２４は乗算器１４，２５は加算器１５にそれぞれ与えるデータや命令などが格納されている場所である。水平方向に各部に与える命令が並んでいて、１クロック毎に同時に読み出し、書き込み等が出来る構造となっている。この水平マイクロ命令とシーケンサによってすべての回路が１クロック毎に制御されている。」
　
（２−３）（第３頁左上欄第５行から同頁右下欄第８行）
「第２図は全回路の動作のタイムチャートである。・・・・・前後半に分けて与えることができる。従って、主メモリ１１とレジスタファイル１３とは１本の線（実際はビット数ｘ１）で繋がれて、２本の線で接続されているのと同量のデータ又は命令を送り込むことができる。・・・・を行っていることを示している。結局、第１図の回路では主メモリ１１，副メモリ１２，レジスタファイル１３，乗算器１４及び加算器１５を結ぶ線が通常の場合１０本必要であるが、本実施例では５本で間に合っている。」
　
（２−３’）（第４頁左上欄第２行から同欄第８行）
「尚、本発明は・・・次のような変形が考えられる。
・・・・・
チェイニングバッファを備えていないもの。」
　
（２−４）（第１頁右欄第１行から第２頁左上欄第１９行）
「（従来の技術）
従来、・・・・第４図に示すような構成で、演算器、メモリ等の間に多くのバスを接続して、各バスに落とすデータを制御していた。・・・・
（発明が解決しようとする問題点）
・・・乗算器と加算器とを別個に用いて乗算及び加算演算を同時に行わせることが出来ず、不便であった。
　本発明は上記の問題点に鑑みてなされたもので、その目的は、各メモリのデータの出し入れをするためのバスの所要数を節減し、又、乗算と加算の独立性を保証することのできる演算器を有する高速数値演算装置を実現することにある。」
　
（２−５）（第３頁右下欄第９行から第４頁左上欄第１行）
「以上説明したように本実施例によれば、
・・・・・・・・・・・・・・・・・・
　又、加算器と乗算器は積和演算器としての動作の他のそれぞれ単独の加算器と乗算器として同時に使用することが可能になった。
　また、レジスタファイルを用いることにより全中間データをレジスタファイル内に記憶でき、同時に同じデータを複数ポートに読み出せるのでソフトウエア設計の自由度が増した。」
　
３．対比
 本願発明は
「（Ａ）システム・クロック、
（Ｂ）ランダム・アクセス・レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段、
（Ｃ）２つの独立して動作可能なランダム・アクセス・データ記憶機構、
（Ｄ）演算論理機構（ＡＬＵ）、累積乗算機構（ＭＡＣＵ）、
及び
（Ｅ）前記レジスタ・ファイル・アクセス制御手段と前記の２つのランダム・アクセス・データ記憶機構とに接続された２本の独立して動作可能なデータ・バス
を含む信号プロセッサであって、
（Ｆ）前記ＭＡＣＵは乗算及び累算のみを実行し、
（Ｇ）前記ＡＬＵ及び前記ＭＡＣＵを独立かつ同時に動作させるために、
　前記データ記憶機構、前記ＭＡＣＵ及び前記ＡＬＵが、前記レジスタ・ファイル内の１つ又は複数のレジスタに同時にアクセスできるように、前記レジスタ・ファイルが、前記レジスタ・ファイル・アクセス手段を介して前記データ・バス、前記ＭＡＣＵ及び前記ＡＬＵに接続されており、かつ
　前記データ記憶機構と前記ＡＬＵ及び前記ＭＡＣＵとの間のすべてのデータ転送が、前記レジスタ・ファイル内に前記データを置くことによって行われ、前記ＭＡＣＵ及び前記ＡＬＵが前記レジスタファイルを介してオペランドに同時にアクセスできるようにした
　ことを特徴とする信号プロセッサ。」
であるに対し
　引用発明１は
「（Ｂ’）複数のマルチプレクサ（２１−２６）、
（Ｃ’）４つの独立して動作可能なランダム・アクセス・データ記憶機構（メモリ５−８）、
（Ｄ’）演算論理装置（ＡＬＵ）（１５）、積和演算処理を行う機構（乗算器１０，加算器１１、アキュムレータ１２）
及び
（Ｅ’）前記複数のマルチプレクサ（２１−２６）と前記の４つのランダム・アクセス・データ記憶機構（メモリ５−８）とに接続された４つの独立したデータ・バス
を含む信号プロセッサであって、
（Ｆ’）前記積和演算処理を行う機構は乗算及び累算のみを実行し、
（Ｇ’）前記積和演算処理を行う機構及び前記演算論理装置（ＡＬＵ）を独立かつ同時に実行させるために、
前記積和演算処理を行う機構（１０−１２）及び前記演算論理装置（ＡＬＵ）（１５）が前記ランダム・アクセス・データ記憶機構（５−８）の１つの又は複数のアドレスのメモリ素子に同時にアクセスできるように前記データバスが前記マルチプレクサ（２１−２６）を介して前記積和演算処理を行う機構（１０−１２）及び前記演算論理装置（ＡＬＵ）（１５）に接続されている
信号プロセッサ」であり、
　
　両者を比較すると、
　引用発明１において、積和演算処理を行う機構（１０−１２）は乗算結果を加算器で累積しているので、累積乗算機構である。また、デジタル信号処理用ＬＳＩは信号プロセッサである。
　
　したがって、本願発明の「演算論理機構（ＡＬＵ）」、「累積乗算機構（ＭＡＣＵ）」は引用発明１の「演算論理装置（ＡＬＵ）（１５）」、「累積乗算機構（１０−１２）」にそれぞれ対応するので、
ａ、（Ａ）システムクロックについて、引用発明１には記載がない。
ｂ、データ記憶機構の数が本願発明では２であるのに対して引用発明では４である点で相違する。
ｃ、本願発明は（Ｂ）「ランダム・アクセス・レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段」および（Ｅ）「前記レジスタ・ファイル・アクセス制御手段と前記の２つのランダム・アクセス・データ記憶機構とに接続された２本の独立して動作可能なデータ・バス」を有し、（Ｇ）「レジスタ・ファイルがランダム・アクセス・レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段を介してデータ・バス、ＭＡＣＵ、ＡＬＵに接続されている」ものであり、そして、「前記データ記憶機構と前記ＡＬＵ及び前記ＭＡＣＵとの間のすべてのデータ転送が、前記レジスタ・ファイル内に前記データを置くことによって行われ、前記ＭＡＣＵ及び前記ＡＬＵが前記レジスタ・ファイルを介してオペランドに同時にアクセスできるようにした」のに対して、
　引用発明１では、「レジスタ・ファイル、レジスタ・ファイル・アクセス制御手段」がなく、データ記憶機構と演算論理装置（ＡＬＵ）及び積和演算処理を行う機構（累積乗算機構）間で複数のバスと複数のマルチプレクサのみで直接データ転送している点で相違し、
その他は一致する。
　
４．当審の判断
　上記相違点について検討する。
　
ａについて。
　システムクロックを有することはこの種の信号プロセッサにおいて通常のことにすぎない。それは上記引用刊行物２にも示されている。
　
ｂについて。
上記引用刊行物２においてデータメモリ機構は２つであり、データメモリ機構の数を２とすることは適宜なされることにすぎない。
　
ｃについて。
　上記引用刊行物２には、上記（２−４）（２−５）から、複数のバスとそれに伴うスイッチの代わりに、「複数のポートを持つレジスタファイル」を用い、そして「水平マイクロ命令」により、乗算と加算の独立性を保証し、全中間データをレジスタファイル内に記憶させ、同時に同じデータを複数ポートに読み出せるようにする演算装置の発明が記載されている。
　
　そして、レジスタファイル１３が、ランダム・アクセス型であること、また、マルチポート型はポート毎に制御可能なものであるのが通常の構成であり、上記（２−２）、（２−３）の記載から、レジスタファイルはその各ポートを介してそれぞれ対応する演算器に接続されており、レジスタファイルのアクセス制御はレジスタファイル中の指定されたデータを指定したポートを介して出力もしくは指定したポートから指定した場所へデータを入力するように制御されているものと認められるので、各ポートはアクセス制御手段のデータ入出力回路に該当し、引用刊行物２記載のレジスタファイルはレジスタ・ファイル・アクセス制御手段を有するものと認められる。
　（マルチポート・レジスタ・ファイルがランダム・アクセス型であること及び各ポート毎に独立にレジスタファイル中の特定アドレスへの入出力が制御可能である点について、もし必要があれば、例えば、特開平１−１２３３３０号公報（平成１年５月１６日）の第２、３図を見られたい。
　なお、上記特開平１−１２３３３０号公報には、マルチポートレジスタファイルのアクセスとして、同一のアドレスのデータを複数のポートに出すことや、演算出力結果を入力データのアドレスとは別のアドレスに書込むことも記載されている。）
　
　上記引用刊行物２の主メモリ１１と副メモリ１２は分離されており、そして、それらメモリとレジスタファイルとを接続するデータの授受のための線も主メモリ１１、副メモリ１２に対応して分離されており、上記（２−２）に記載されているように水平マイクロ命令に主メモリ１１用、副メモリ１２用に独立した「データ及び命令等が格納される」場所（２１，２２）を設け、またレジスタファイルに独立したポートを各メモリ用に設けたものであるので、主メモリ１１と副メモリ１２は「２つの独立して動作可能なデータ記憶機構」に相違ない。
　主メモリ１１、副メモリ１２がランダム・アクセス型とは明示されていないが、これらのメモリはランダムアクセス型であるのが通常の構成である。
　
　また、主メモリ１１，副メモリ１２とレジスタファイルの対応するポートを結ぶ、データを授受するための、線は独立しており本願発明の（Ｅ）「レジスタ・ファイル・アクセス制御手段（レジスタファイルのポート）と２つのデータ記憶機構とに接続された２本の独立して動作可能なデータ・バス」に対応する。
　
　そして、第１図に示されるように、レジスタファイルが、各ポート（レジスタ・ファイル・アクセス手段）を介して前記データ・バス、乗算器及び加算器に接続され、第２図に示されるように「乗算器及び加算器を独立かつ同時に動作でき、そして、主メモリ、副メモリ、前記乗算器及び前記加算器が、水平マイクロ命令により、レジスタファイル内の１つ又は複数のレジスタに同時にアクセスできる」ものである。
　
　また、上記（２−１）の「１３は主メモリ１１及び副メモリ１２からのデータを一旦格納し、乗算器１４と、加算器１５への演算のためにデータを送り、演算後の中間データを格納して更に演算を継続するために乗算器１４と加算器１５に中間データを送り、又、最終演算結果のデータを受けて主メモリ１１に転送する５ポートのレジスタファイルである。」の記載、上記（２−５）の「レジスタファイルを用いることにより全中間データをレジスタファイル内に記憶でき、同時に同じデータを複数ポートに読み出せる」の記載、そして、上記（２−３’）の記載から「チェイニングバッファを備えていないもの」でもよいものであるから、「データ記憶機構と乗算器及び加算器との間のすべてのデータ転送が、レジスタファイル内にデータを置くことによって行われ、前記乗算器及び前記加算器が前記レジスタファイルを介してオペランドに同時にアクセスできるようにした」ことが示されている。
　
　上記引用刊行物２に記載のものでは、レジスタファイルに接続されるのは２つのメモリ、乗算器及び加算器であり、独立かつ同時に動作させる対象演算器が、乗算器及び加算器であるが、上記対象演算器として乗算器や加算器以外の他の演算器を用いても独立かつ同時に動作できることは当業者において明らかである。
　
　したがって、上記引用発明１のディジタル信号処理用ＬＳＩ（信号プロセッサ）においても、その論理演算装置（論理演算機構）及び積和演算処理を行う機構（累算乗算機構）を独立かつ同時に動作させるために、「４つのデータバス、複数のマルチプレクサ」の代わりに、上記引用刊行物２記載の複数のポートを持つレジスタファイルを用いる構成を採用し、上記引用刊行物２における乗算器、加算器の代わりに論理演算装置（論理演算機構）、積和演算処理を行う機構（累算乗算機構）とし、本願発明のように、データ記憶機構、累算乗算機構（ＭＡＣＵ）、論理演算機構（ＡＬＵ）が、レジスタファイル内の１つ又は複数のレジスタに同時にアクセスできるように、レジスタファイルをレジスタ・ファイル・アクセス手段を介して、２つの独立して動作可能なランダム・アクセス・データ記憶機構に接続された２本の独立して動作可能なデータ・バス、前記ＭＡＣＵ及び前記ＡＬＵに接続し、かつ前記データ記憶機構と前記ＡＬＵ及び前記ＭＡＣＵとの間のすべてのデータ転送が、前記レジスタファイル内に前記データを置くことによって行われ、前記ＭＡＣＵ及び前記ＡＬＵが前記レジスタファイルを介してオペランドに同時にアクセスできるようになすことは当業者が容易になし得たものと認める。
　
５．むすび
　したがって、本願発明は、引用刊行物１，２に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。