【事件の表示】
　平成　６年特許願第　４３５４５号「エラー訂正用メモリ装置」拒絶査定に対する審判事件［平成　７年　１月２４日出願公開、特開平　７−　２１７００］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．出願の経緯
　本願は、平成６年３月１５日（パリ条約による優先権主張１９９３年６月２８日、大韓民国）の出願であって、その請求項１に係る発明は、平成１０年９月１日付けで手続補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された以下のとおりのものと認める。なお、平成１３年４月２日付けの手続補正は却下された。
「ｍビットデータとエラー表示用ｎビットポインタとを所定の規則により書き込み／読み出すエラー訂正用メモリ装置であって、
　前記ｍビットデータを書き込むための第１メモリと、
　前記ｎビットポインタを書き込むための第２メモリと、
　前記第１及び第２メモリのアドレス信号を前記所定の規則により発生するアドレス発生手段と、
　データ／ポインタ識別信号に応じて、前記第１メモリの書き込みと前記第２メモリの書き込みとを選択的に行なう制御手段と、
　を有することを特徴とするエラー訂正用メモリ装置。」
　
２．引用例
　これに対して、平成１１年１０月１３日付けの拒絶の理由に引用された、特開昭５８−５６２０９号公報（昭和５８年４月２日出願公開、以下「引用例１」という）には、以下の記載がある。
「しかし信号の量子化が８ビット或いは１６ビットで行われているシステムにおいては、信号のストア用に８ビット、４ビット構成のＲＡＭを用いても、空きビットが無い為、エラーフラグ専用のＲＡＭを必要とする。従ってこのエラーフラグ専用のＲＡＭの記憶容量をなるだけ節約出来る新しいエラーフラグ処理装置が要求される。」（第２頁左上欄第１５行〜右上欄第１行）
「フレーム単位の入力信号である３２シンボルデータ（第５図参照）に対して誤り検出回路Ｃ1１２でエラー検出を行い、Ｐパリティを除いた２８ビットシンボルをマスターＲＡＭ１４へ書き込むと同時に、検出結果のエラーフラグを書き込み用アドレスカウンタ８でアドレスされるエラーフラグＲＡＭ９へフレーム単位で１個づつ書き込む。次にマスターＲＡＭ１４よりインターリーブを解き読み出された２８シンボルに対して訂正演算回路Ｃ２１３により、訂正演算を行う際に読み出し用フレームカウンタＢ１１の値を初期値とする読み出しアドレスカウンタＣ１０の値によりシンボル毎にアドレスされるエラーフラグＲＡＭ９の値を参照する。」（第２頁右下欄第５〜１８行）
　これらの記載及び図面を参照すると、引用例１には以下の発明が記載されていると認められる。
「２８シンボルのデータをマスターＲＡＭ１４へ書き込むと同時に、フレーム単位で１個のエラーフラグを書き込み用アドレスカウンタ８でアドレスされるエラーフラグＲＡＭ９へ書き込み、
　前記２８シンボルのデータをマスターＲＡＭ１４よりインターリーブを解き読み出す際に、読み出し用フレームカウンタＢ１１の値を初期値とする読み出しアドレスカウンタＣ１０の値によりシンボル毎にアドレスされるエラーフラグＲＡＭ９の値を読み出す、エラーフラグ処理装置。」
　
３．対比
　本願の請求項１に係る発明（以下、「本願発明１」という）と引用例１記載の発明とを対比する。
・引用例１記載の発明の「２８シンボルのデータ」「フレーム単位で１個のエラーフラグ」「マスターＲＡＭ１４」「エラーフラグＲＡＭ９」「エラーフラグ処理装置」が、本願発明１の「ｍビットデータ」「エラー表示用ｎビットポインタ」「第１メモリ」「第２メモリ」「エラー訂正用メモリ装置」に相当する。
・引用例１記載の発明の、「エラーフラグＲＡＭ９」のアドレスを指定する「書き込み用アドレスカウンタ８」「読み出し用フレームカウンタＢ１１」「読み出しアドレスカウンタＣ１０」、及び、「マスターＲＡＭ１４」に対してデータを書き込むためのアドレスを発生するための手段、「マスターＲＡＭ１４」から「インターリーブを解き読み出す」ためのアドレスを発生するための手段、が、本願発明１の「第１及び第２メモリのアドレス信号を前記所定の規則により発生するアドレス発生手段」に相当する。
　したがって、本願発明１と引用例１記載の発明は、
「ｍビットデータとエラー表示用ｎビットポインタとを所定の規則により書き込み／読み出すエラー訂正用メモリ装置であって、
　前記ｍビットデータを書き込むための第１メモリと、
　前記ｎビットポインタを書き込むための第２メモリと、
　前記第１及び第２メモリのアドレス信号を前記所定の規則により発生するアドレス発生手段と、
　を有することを特徴とするエラー訂正用メモリ装置。」
である点で一致し、以下の点で相違する。
・相違点
　本願発明１は、「データ／ポインタ識別信号に応じて、前記第１メモリの書き込みと前記第２メモリの書き込みを選択的に行う制御手段」を有しているのに対し、引用例１記載の発明は、前記第１メモリへ前記データを書込むと同時に、前記第２メモリへ前記ポインタを書込んでいる点。
　
　上記相違点について検討する。
　上記平成１１年１０月１３日付けの拒絶の理由に引用された、特開昭５２−２１７３６号公報（昭和５２年２月１８日出願公開、以下「引用例２」という）には、以下の記載がある。
「計算機ポラ２６が２進０から１５に増分されるにつれて各々の計算機モジュール１０について後述するような方法でそれがメモリー・セクションへのアクセスを要求しているかどうかが調べられる。（中略）
　同様にしてＭＬクロック２８はリードＭＬ１を通して４ビット２進メモリーポラ３２に対して２進タイミングパルスを与える。メモリーポラ３２はメモリー・セクション２０の各々の状態を調べ、いずれかのセクションが要求している計算機モジュールへのアクセスを要求しているかを判定する。もしメモリー・セクションがこのようなアクセスを要求していれば、バス１６を通して要求している計算機にアクセスが行われる。」（第６頁左上欄第８行〜右上欄第７行）
「第１図のメモリーポラ３２はメモリー・セクションＭｊがバス１６を通して要求した計算機モジュールとの間で排他的な通信を実行するのに必要なタイミング信号を比較器２０２を通して供給することが理解できるであろう。この時間間隔の間では他のメモリー・セクション２０はバス１６を通して他の計算機にアクセスすることはないことも理解されたい。」（第１３頁左下欄第１７行〜右下欄第５行）
「従ってＲＷビットが低レベルであるとき（すなわち書込動作を示すとき）には（中略）、比較器２０２によるメモリー・セクションＭｊ番号コードの受信によって（中略）要求した計算機モジュールの番号コードＣＲを（中略）バス１６のＣＲリードを通して伝達する。ＭＬクロック２８からのＭＬ２タイミングパルスが現われると、（中略）高レベル信号を（中略）ＬＤＲＣリードを通してバス１６に伝送する。
　第２図の説明に関して前述したように、計算機モジュールＣｉ（中略）ＬＤＲＣリードに高レベル信号が受信されて計算機９０が計算機モジュールの番号コードＣＲを検出すると、（中略）、リードＲＤに準備完信号を、リードＤＡＴＡにメモリー・セクションに書込むべきデータを伝達する。
　第３図を参照すれば、準備完リードＲＤに高レベル信号を受信すると、（中略）メモリー２００のスタート入力に伝達される。これと同時に記入されるべきデータは計算機モジュールから動作してゲート２１２を通してレジスタＲ４に与えられる。レジスタＲ４はデータをメモリー２００のＤＡＴＡ　ＩＮ入力に直接与える。従ってレジスタＲ４に現われるデータはリード２１１に現われるスタートコマンドが起動されると、リード１９２のアドレスＡＤで指定される記憶位置に記入される。」（第１３頁右下欄第１４行〜第１４頁左下欄第４行）
　これらの記載及び図面を参照すれば、引用例２には
「複数のメモリー・セクションＭｊと、各メモリー・セクションＭｊに排他的な通信を行わせるためのタイミング信号を発生するメモリーポラ３２とを有する装置。」
の発明が記載されていると認められる。
　
　引用例２記載の発明の「複数のメモリー・セクションＭｊ」、「タイミング信号」が、本願発明１の「第１メモリ」及び「第２メモリ」、「識別信号」に相当し、引用例２記載の発明の、各メモリー・セクションＭｊが排他的な通信をすることは、各々のメモリの書き込みとを選択的に行うよう制御することに相当するから、引用例２記載の発明は、本願発明１の用語を借りれば
「第１、第２メモリと、選択信号に応じて、前記第１メモリの書き込みと前記第２メモリの書き込みとを選択的に行うよう制御する、装置」
であると認められる。
　そして、引用例１記載の発明の第１メモリ、第２メモリに書き込むべきデータ及びポインタの書き込み方を、引用例２記載の発明のごとく、選択信号に応じて、前記第１メモリの書き込みと前記第２メモリの書き込みとを選択的に行うよう変更することは、当業者にとって格別困難とは言えず、その効果も格別のものではない。
　
４．むすび
　以上の理由により、本願発明１は、引用例１，２記載の発明から当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。