【手続補正書】
【提出日】平成18年9月20日(2006.9.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】    半導体装置の製造方法
【特許請求の範囲】
【請求項１】
基板上に積層体を形成する工程と、
位置合わせマスクの形成、このマスクの開口部による基準パターンの形成、及びこの基準パターンに位置合わせされた回路素子を規定するマスクの形成を含むフォトリソグラフィにより回路素子を形成する工程と
を具える基板上に集積化された半導体装置の製造方法において、
この製造方法が、横方向領域に電気的絶縁性手段が設けられた少なくとも１個の回路素子を形成する工程を有し、
集積化された回路素子を規定するマスクのうちの前記位置合わせマスクの形成を、この回路素子の前記横方向領域の電気的絶縁性領域を規定する第１のマスクにより達成し、
前記基準パターンを、前記横方向電気的絶縁性領域の積層体の上側層をその厚さを超えない厚さまで前記第１のマスクを介してエッチングすることにより形成したパターンにより形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の製造方法において、
前記回路素子を、前記積層体の前記第１のマスクにより規定される領域にイオン注入することにより横方向において絶縁することを特徴とする製造方法。
【請求項３】
請求項１又は２に記載の製造方法において、
前記積層体を形成する工程が、少なくともヘテロ構造を形成する工程を含み、それにより前記電気的絶縁性手段を設けた回路素子が高電子移動度を有する疑似ヘテロ接合トランジスタを構成するようにすることを特徴とする製造方法。
【請求項４】
請求項１から３までのいずれか１項に記載の製造方法において、
前記半導体装置を、III −Ｖ族の半導体材料を用いてモノリシックに集積されるように形成することを特徴とする製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に積層体を形成する工程と、位置合わせマスクの形成、このマスクの開口部による基準パターンの形成、及びこの基準パターンに位置合わせされた回路素子を規定するマスクの形成を含むフォトリソグラフィにより回路素子を形成する工程とを具える基板上に集積化された半導体装置の製造方法に関するものである。
【０００２】
本発明は、上記製造方法により製造された半導体装置にも関するものである。
【０００３】
本発明は、基板上モノリシックハイパー（マイクロ）波集積回路（ＭＭＩＣ）と一般的に称せられているミリメートルの波長範囲で動作する回路の製造に用いられる。この回路は、特に遠隔通信システムで用いられるものであり、高性能且つ低コストであることを特徴とすべきものである。
【０００４】
【従来の技術】
基板上モノリシックハイパー波集積回路（ＭＭＩＣ）の製造方法及び構成は米国特許第５４０５７９７号明細書に開示されている。ショットキーダイオード及びＨＦＥＴは半導電性材料で構成される積層体に基き半平坦なレイアウトにより製造される。上記米国特許明細書に記載された目的は、上記レイアウトを得る簡単な方法を提供することにある。このため、上記特許明細書で用いられている方法によれば、ショットキーダイオード及びＨＦＥＴのコンタクト領域を同時に形成することができる。
【０００５】
ＨＦＥＴはヘテロ構造を有する電界効果トランジスタを意味するものと理解される。上記レイアウトを形成する方法は、半絶縁性のＧａＡｓ基板上に複数のエピタキシャル層の第１のグループＳを成長させる第１の工程を具える。これらの層Ｓを適切に用いてショットキーダイオードを製造することができる。この方法は、さらにアルミニウム（Ａｌ）を含むエッチング停止層Ａを形成する工程を含んでいる。この方法は、さらにショットキーダイオードの領域を覆うマスクをフォトリソグラフィにより形成する工程を含む。このマスクはＨＦＥＴトランジスタの領域の境界を規定する開口部を有している。この開口部を介してイオン注入Ｏを行ない以前に形成したエピタキシャル層のダイオード領域の周囲に絶縁性のウェルを形成する。この方法は、さらにエッチング停止層の表面の全面にわたって、すなわちダイオード領域及びこれを包囲する絶縁性ウェルにわたってエピタキシャル層の第２のグループＨを成長させる第２の工程を含む。この第２の成長工程において形成したエピタキシャル層Ｈを適切に用いてＨＦＥＴトランジスタを形成することができる。さらに、この方法は、トランジスタ領域を覆うと共にダイオード領域の境界を規定する開口部を含むマスクを形成する第２のフォトリソグラフィ工程を含む。この開口部を介して、ダイオード領域のダイオード層の上方に位置するトランジスタに固有の層Ｈを停止層Ａまでエッチングして除去する。この結果、絶縁性ウェルにより包囲されたダイオード層Ｓを有すると共に、これら絶縁性ウェル上に横方向に配置されたＨＦＥＴトランジスタに固有の層Ｈであって前記ダイオード層Ｓに対してレリーフ状に形成された当該層Ｈを有するレイアウトが得られる。結果として、このＨＦＥＴトランジスタは、縦方向において下側の絶縁性ウェルにより横方向においてメサによりダイオードから絶縁される。次に、フォトリソグラフィマスクを除去して、ダイオード及びトランジスタの電極のコンタクトを同時に形成する。
【０００６】
この製造方法において、第１のフォトリソグラフィ工程に先立って、基板に対して特に確保された領域にマスク位置合わせ（芯出し）パターンを形成する必要がある。この位置合わせパターンの形成の予備的な工程は、当業者に広く知られており、ここでは説明しないことにする。この理由は、フォトリソグラフィ処理により半導体装置を製造する全ての技術においては必ず用いる必要があるためである。この位置合わせパターンを形成する工程は省略することができないが、位置合わせパターンは集積回路素子ではないため特に素子と関連するものではない。
【０００７】
従って、この位置合わせパターンを形成する工程は、それにかかる手段及び時間が多大なものとなる。この理由は、この工程では、位置合わせパターンを形成するために特にフォトリソグラフィマスクを使用することになり、そのための工程を集積回路素子の製造におけるその他の工程に追加する必要があるためである。
【０００８】
【発明が解決しようとする課題】
この既知の方法において、位置合わせパターンを形成する工程は第１のフォトリソグラフィ工程において実施する必要があり、その後に順次、第２のフォトリソグラフィ工程、すなわちダイオード領域を被覆するトランジスタの形成に必要な積層エピタキシャル層のエッチングを行い、これらフォトリソグラフィ工程によりトランジスタ領域の層を除いた全ての層を除去し、それによりメサを形成する。この製造方法は種々の欠点を有している。第１に、２個の順次のフォトリソグラフィ工程が必要なことである。第２に、複数の積層された層をエッチングすることにより高いメサが形成されてしまい、これにより、メサにより絶縁された素子の電極をそれより下側に位置する他の集積回路素子のコンタクトパッドに接続するために通常形成される導体細条の形成に悪影響を与えてしまうことである。かなり高いメサの場合、導体細条を均一な厚さに形成することが困難であり、スロープが変化すると導体細条が壊れやすくなる。
【０００９】
さらに、複数の積層された層をエッチングすることによりアンダカッティングと称されている不規則なスロープが生じてしまう。このアンダカッティングは、順次の層が異なるエッチング速度を有する異なる材料で構成されているため、上側層が次にエッチングされる下側の層よりそれぞれ突出してしまうために生じるものである。この場合、メサのスロープ上に形成された導体細条が壊れやすくなる。上述した米国特許明細書に示唆されているように、接続部の１つを埋め込み層で形成しても、他の接続部はメサのスロープ上の導体細条により形成する必要があり、その結果接続部が壊れ易くなる。
【００１０】
この既知の方法は位置合わせのために特別に用いられるマスクを必要とするだけでなく、レイアウトの形成に特有の機能をそれぞれ有するマスクを以降に用いる必要がある。
【００１１】
本発明の目的は、フォトリソグラフィ工程を含む半導体装置の製造プロセスにおいてマスキング工程の数を減少させることにある。
【００１２】
【課題を解決する手段】
この目的は、基板上に積層体を形成する工程と、位置合わせマスクの形成、このマスクの開口部による基準パターンの形成、及びこの基準パターンに位置合わせされた回路素子を規定するマスクの形成を含むフォトリソグラフィにより回路素子を形成する工程とを具える基板上に集積化された半導体装置の製造方法において、この製造方法が、横方向領域に電気的絶縁性手段が設けられた少なくとも１個の回路素子を形成する工程を有し、集積化された回路素子を規定するマスクのうちの前記位置合わせマスクを、この回路素子の前記横方向領域の電気的絶縁性領域を規定する第１のマスクにより形成し、前記基準パターンを、前記横方向電気的絶縁性領域の積層体の上側層をその厚さを超えない厚さまで前記第１のマスクを介してエッチングすることにより形成したパターンにより形成することを特徴とする、本発明による半導体装置の製造方法により達成される。
【００１３】
この方法の利点は、フォトリソグラフィ工程で用いる第１のマスクが少なくとも２個の機能、すなわち位置合わせパターンを形成する機能及び回路素子の横方向絶縁領域を規定する機能を有することである。このように、本発明の方法では、処理工程が１つ省略されるが、それだけでなく製造方法の精度も向上する。これは、第１のマスクを以前に形成されたパターンに対して整列させることなくなり、この第１のマスクを、パターンの形成及び絶縁性領域の規定のために同時に使用するためである。
【００１４】
極めて重要な別の利点は、１層についてだけエッチングが行われるので、上側層をエッチングすることにより形成される小さいなメサにはアンダカッティングにより生ずる不規則なスロープが発生しないこと、及び、メサの高さが低いのでスロープ上に形成される導電性細条が弱くなることがないことである。
【００１５】
本発明の更に別の利点は、基板上の位置合わせパターンを確保するための領域が不要になるので、位置合わせのための基板表面の領域を省略することができる。
【００１６】
一例として、回路素子の横方向の絶縁領域は、積層体の第１のマスクにより規定される領域にイオン注入を行うことにより形成することができる。
【００１７】
本発明による方法により製造される半導体装置は、製造コストが安価であり、基板表面に関する無駄も少なくなる。
【００１８】
【発明の実施の形態】
以下、通常ＭＭＩＣ（マイクロ波モノリシック集積回路）と称せられるハイパー周波数（hyper frequency ）の用途のモノリシック集積回路の半導体装置を基板上に形成するために用いられる本発明について説明する。尚、本例は一例であり、この実施例に限定されるものではない。本例において、この回路は、横方向の電気的絶縁手段が設けられている少なくとも１個のアクティブ回路素子を具える。このアクティブ回路素子を形成するため、エピタキシャル層の積層体を半絶縁性基板上に形成する。この積層体は、基板側から見て、基板材料との整合性を得るための１層以上のバッファ層と、アクティブトランジスタ領域を構成する１層以上の層と、ソース及びドレインのオーミックコンタクトパッドの材料との整合性を得るためのカバー層とも称せられる１層以上のキャップ層とを具える。このトランジスタは、一般的にサブミクロンの範囲の極めて短い長さのショットキー型のゲートコンタクトも具える。
【００１９】
このアクティブ素子の製造において、ソース及びドレインコンタクトを互いに厳格に整列させることが重要である。この理由は、ゲートコンタクトがソース及びドレインコンタクトに対して整列させることにより形成されるためである。
【００２０】
このトランジスタの性能を改良するため、積層体は、一般的にエピタキシャル成長により形成し、ヘテロ構造を構成する２個の層を具える。このようにして、これらの層の界面に数ナノメータの薄い厚さにわたって電子ガス構造が形成される。この場合、ゲートコンタクトは開口内に形成され、この開口の底部は上記界面から予め定めた距離に位置させる。この形式のトランジスタは、ＰＨＥＭＴ（疑似へテロ接合高移動度トランジスタ）又は疑似へテロ接合ＨＥＭＴと称せられている。
【００２１】
このアクティブ素子を実際に形成する処理は、凹部をエッチング形成する工程及び電極コンタクトパッドを堆積する工程を有し、これらはマスク層及び適切な樹脂層を形成し、極めて高精度なパターンに基づき樹脂層を露光して当該マスクにより保護された領域を不溶性としエッチング又は他の処理を受ける必要のある領域に窓を開口させうるようにするフォトリソグラフィ技術により形成される。
【００２２】
樹脂を露光するためのパターンの位置決めには長時間かかってしまう。この理由は、このパターンの位置決めが、半導体装置の確保された領域に予備的なフォトリソグラフィ工程で形成された位置合わせパターンを用いる当業者にとって既知の方法で行われるからである。
【００２３】
このトランジスタの実際の製造は、トランジスタの周囲に形成される電気的絶縁性領域の形成も含む。この絶縁性領域を形成するため製造工程中にフォトリソグラフィ工程を使用して、キャップ層上に堆積された樹脂層を用いて形成予定のトランジスタ表面を保護するマスクを形成し、このマスクによりトランジスタの全周を開口し、この窓を介してイオンを注入して電気的絶縁性領域を形成する。
【００２４】
本発明においては、フォトリソグラフィ工程に先行する予備工程が省略されることになる。すなわち、エピタキシャル層の積層体を形成したら、実行予定のフォトリソグラフィ工程に用いる特有の位置合わせパターン（芯出しパターン）は形成しない。本発明では、絶縁性領域を規定するパターンの境界と、位置合わせパターンの境界とを一致させる単一マスクを、アクティブ素子すなわちＭＭＩＣトランジスタの絶縁性領域を規定するマスク及び位置合わせパターン用のマスクとして用いる。上述した例では、トランジスタの絶縁性領域を規定するパターンの境界は、このトランジスタのアクティブ領域の境界を構成することになる。この場合アクティブ領域はマスクにより保護されているので、初めにキャップ層がこのマスクの周囲においてその厚さの一部又はその全厚さにわたってエッチング処理を受けるが、当該マスクの周囲におけるエッチング量は積層体の上側の層厚を超えないようにする。これにより、以降のフォトリソグラフィ処理に用いる位置合わせパターンとなる極めて小さなレリーフのパターンが形成される。その後、トランジスタのアクティブ領域を電気的絶縁性とするのに好適なイオンを当該アクティブ領域の周囲に注入するが、このアクティブ領域は同一のマスクにより依然として保護されたままである。
【００２５】
従って、本発明においては、ＭＭＩＣの製造中に形成する最初のマスクをトランジスタのアクティブ領域と絶縁性領域との間の境界を規定するマスクとする。このマスクは、キャップ層の厚さを超えない深さまでエッチングすることにより位置合わせパターンを形成するのに利用すると共に、所望の領域のアクティブ層を電気的絶縁性とするためのイオン注入マスクとしても利用する。
【００２６】
図１はＰＨＥＭＴを製造するためのＧａＡｓの半絶縁性基板１上に形成したエピタキシャル層の積層体を示す。尚、本発明はこの実施例に限定されるものではない。この積層体は、基板側から、０．５〜１μｍ程度の厚さを有するアンドープのＧａＡｓのバッファ層２と、ヘテロ構造を形成する互いに異なるバンドギャップを有する２個の隣接する層（すなわち小さいバンドギャップを有すると共に１０〜１５ｎｍ程度の厚さを有するアンドープのＩｎＧａＡｓ層３及びｎ+ の不純物が添加され約２０〜５０ｎｍの厚さを有するＡｌＧａＡｓ層４）と、ｎ+ の不純物が添加され約２０〜５０ｎｍの厚さを有するＧａＡｓのキャップ層５と具える。層４は層５に対するエッチング停止層を形成する。
【００２７】
図２は、フォトリソグラフィにより形成した適切なる樹脂のマスク６を示す平面図であり、このマスク６は下側のトランジスタＨＥＭＴの符号１２で示すアクティブ領域を被覆しているが、このトランジスタのキャップ層５上の絶縁性領域１２は被覆しないままである。マスク６により覆われたアクティブ領域１２とトランジスタの絶縁領域１１との間の境界は符号１０で示す。
【００２８】
図３Ａは、キャップ層５の表面上に形成されたマスク６の断面図であり、このマスク６は、トランジスタのアクティブ領域１２及び絶縁性領域１１間の符号１０で示される境界を画定している。
【００２９】
図３Ｂは、キャップ層５の一部の厚さ又はその全厚さにわたって実行された第１のエッチング工程であって、このキャップ層５の下側の層４はそのままにした当該エッチング工程の作用を示す図３Ａの拡大断面図である。この第１のエッチング工程において、境界１０に一致する小さなメサ２０を形成する。この小さなメサの傾斜部の横方向寸法ｌは層５の縦方向寸法すなわちその厚さを超えてはならない。アルミニウムを含む層４の材料により、層５がエッチングされるとエッチング処理が停止するので都合がよい。層５は２０〜５０ｎｍ程度の厚さを有するので、この２０〜５０ｎｍのサイズが小さなメサ２０のエッチングされたパターンにより形成される基準パターンの位置決め精度ともなる。以降の工程では、この小さなメサ２０が、その後の全てのフォトリソグラフィマスクを位置決めする基準パターンとなる。
【００３０】
図３Ｂは、適当なイオンを注入することによりトランジスタのアクティブ領域の周囲に絶縁性のウエルを形成するための境界１０を有するイオン注入マスクとしてもマスク６が作用することを示す。このイオン注入は、当業者にとって既知の方法で行われ、一般的に格別なアニーリング処理を必要としない。このマスク６を除去してＨＥＭＴトランジスタの製造を継続する。
【００３１】
図４はＰＨＥＭＴトランジスタの電極コンタクトを堆積する一例を示す平面図である。このトランジスタはソース電極Ｓ及びドレイン電極Ｄを有し、これらは小さなメサ２０により形成された基準パターンによりキャップ層５の中央に位置決めされた新たなフォトリソグラフィマスクの開口内においてキャップ層５の表面上に堆積した抵抗性の層とする。
【００３２】
図５は本発明により製造したトランジスタの断面図である。キャップ層５上にオーミックコンタクトＳ及びＤを形成し、その後エッチングにより層５及び４に凹部３０を形成し、その後この凹部内にショットキー型のゲートコンタクトＧを形成する。上記凹部３０及びショットキーコンタクトＧは、基準パターン２０ではなく、オーミックコンタクトのエッジ２５及び２６に対して位置合わせする。実際、このトランジスタの性能を最大にするためには、ゲートＧの位置はエッジ２５及び２６の位置だけに依存させる必要がある。図４において、ヘテロ構造３，４のうちの層４は２個の重畳するサブ層４ａ，４ｂを有し、サブ層４ａは数ｎｍの厚さとし且つアンドープとする。
【００３３】
この方法を実施する際、基準パターンの形成における１個のマスキング工程が省略される。この結果、処理時間が短縮されるだけでなく精度も改善される。この理由は、別の工程と関連する各工程が処理時間と関連するだけでなく処理精度にも影響を与えているためであり、当業者に知られているように再度の位置合わせには僅かな不正確さが常時存在するためである。
【００３４】
極めて重要な利点は、メサがキャップ層の厚さにほぼ等しい５０ｎｍ程度又はそれ以下の極めて薄い厚さであること、並びに、この小さなメサは１個の層だけをエッチングすることにより形成されるので、この小さなメサにはスロープ部の割れ／変化の原因となるアンダカットがほとんど無いことである。結果として、図４に示すように、ゲートＧをゲートコンタクト３２に接続する導体細条３１がスロープ部の変化により弱められることはない。
【図面の簡単な説明】
【図１】  ヘテロ構造を有するトランジスタを形成するために基板上に形成したエピタキシャル層の積層体の簡単化した断面図である。
【図２】  積層体の表面上に形成された位置合わせパターン及びトランジスタの横方向絶縁性領域を規定するマスクの平面図である。
【図３】  図３Ａは積層体の表面上に形成したマスクの簡単化した断面図であり、図３Ｂは位置合わせパターンの形成するための積層体の上側層に行うエッチング工程及びマスクの開口を介してトランジスタの横方向絶縁性領域を形成するためのイオン注入工程を説明するための断面図である。
【図４】  トランジスタに用いられる電極の一例を示す平面図である。
【図５】  トランジスタの一例の構成を示す断面図である。
【符号の説明】
１    基板
２    バッファ層
３    アンドープＩｎＧａＡｓ層
４    ＡｌＧａＡｓ層
５    キャップ層
６    マスク
１１    絶縁性領域
１２    アクティブ領域
２０    メサ
Ｇ    ゲート