【手続補正書】
【提出日】平成18年8月22日(2006.8.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】                明細書
【発明の名称】            能動負荷回路
【特許請求の範囲】
【請求項１】  電流入力側トランジスタにおける第１入力端子に差動入力電流の一方の入力電流を入力し、電流出力側トランジスタにおける第１出力端子から差動出力電流の一方の出力電流を出力する第１カレントミラー回路と、
電流入力側トランジスタにおける第２入力端子に差動入力電流の他方の入力電流を入力し、電流出力側トランジスタにおける第２出力端子から差動出力電流の他方の出力電流を出力する第２カレントミラー回路と、
前記第１カレントミラー回路の電流入力側トランジスタにおける基準電位接続端子と前記第２カレントミラー回路の電流出力側トランジスタにおける基準電位接続端子とに一端を接続し、他端を基準電位に接続する第１インピーダンス回路と、
前記第２カレントミラー回路の電流入力側トランジスタにおける基準電位接続端子と前記第１カレントミラー回路の電流出力側トランジスタにおける基準電位接続端子とに一端を接続し、他端を基準電位に接続する第２インピーダンス回路とを備え、
前記第１インピーダンス回路は第１ＭＯＳトランジスタを有し、前記第２インピーダンス回路は第２ＭＯＳトランジスタを有し、
前記第１ＭＯＳトランジスタのゲート端子が前記第２カレントミラー回路の第２入力端子に、前記第２ＭＯＳトランジスタのゲート端子が前記第１カレントミラー回路の第１入力端子に接続されている
ことを特徴とする能動負荷回路。
【請求項２】  電流入力側トランジスタにおける第１入力端子に差動入力電流の一方の入力電流を入力し、電流出力側トランジスタにおける第１出力端子から差動出力電流の一方の出力電流を出力する第１カレントミラー回路と、
電流入力側トランジスタにおける第２入力端子に差動入力電流の他方の入力電流を入力し、電流出力側トランジスタにおける第２出力端子から差動出力電流の他方の出力電流を出力する第２カレントミラー回路と、
前記第１カレントミラー回路の電流入力側トランジスタにおける基準電位接続端子と前記第２カレントミラー回路の電流出力側トランジスタにおける基準電位接続端子とに一端を接続し、他端を基準電位に接続する第１インピーダンス回路と、
前記第２カレントミラー回路の電流入力側トランジスタにおける基準電位接続端子と前記第１カレントミラー回路の電流出力側トランジスタにおける基準電位接続端子とに一端を接続し、他端を基準電位に接続する第２インピーダンス回路とを備え、
前記第１インピーダンス回路は第１ジャンクションＦＥＴを有し、前記第２インピーダンス回路は第２ジャンクションＦＥＴを有し、
前記第１ジャンクションＦＥＴのゲート端子が前記第２カレントミラー回路の第２入力端子に、前記第２ジャンクションＦＥＴのゲート端子が前記第１カレントミラー回路の第１入力端子に接続されていることを特徴とする能動負荷回路。
【請求項３】  前記第１インピーダンス回路は第１抵抗素子を有し、前記第２インピーダンス回路は第２抵抗素子を有することを特徴とする請求項１または２に記載の能動負荷回路。
【請求項４】  前記第１ＭＯＳトランジスタまたは前記第１ジャンクションＦＥＴは前記第２カレントミラー回路に入力される入力電流の増減に従いインピーダンスが増減し、前記第２ＭＯＳトランジスタまたは前記第２ジャンクションＦＥＴは前記第１カレントミラー回路に入力される入力電流の増減に従いインピーダンスが増減するようにインピーダンス制御されることを特徴とする請求項１または２に記載の能動負荷回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅器等に使用する能動負荷回路に関するものであり、特に、演算増幅器等の入力段における差動増幅器の能動負荷回路に関するものである。
【０００２】
【従来の技術】
従来より演算増幅器において、出力振幅を電源電圧ＶＤＤ範囲にまで広げて出力電流能力を確保しながら回路の電流消費を抑える方策として、出力段のソース・シンク側を共にＭＯＳトランジスタで構成した演算増幅器が提案されている。これにより、出力段トランジスタをバイポーラトランジスタで構成した場合の出力振幅の制限を排除しながら、ソース・シンク側の何れか一方を定電流源回路で構成したりバイポーラトランジスタで構成した場合に必要とする多大なバイアス電流を不要として、出力電流能力と低消費電流との両立を図っている。
【０００３】
図１が、従来技術による演算増幅器１００である。本回路例はＭＯＳトランジスタで構成されており、入力差動増幅段の能動負荷トランジスタＴｒ１０１、Ｔｒ１０３に流れる差動電流は、カレントミラー回路にて、正入力の差動電流についてはトランジスタＴｒ１０１からトランジスタＴｒ１０５へ、更にトランジスタＴｒ１０６を介してトランジスタＴｒ１０８とトランジスタＴｒ１１２に渡され、負入力の差動電流についてはトランジスタＴｒ１０３からトランジスタＴｒ１１１へ渡される。そして、トランジスタＴｒ１１２とトランジスタＴｒ１１１との電流差で作られる電圧が出力シンクトランジスタＴｒ１１４のゲートに印加されると共に、トランジスタＴｒ１０７乃至Ｔｒ１１０で構成される出力アイドリング電流設定回路のトランジスタＴｒ１１０のゲートにも印加される。出力アイドリング電流設定回路では、トランジスタＴｒ１０７とトランジスタＴｒ１０９、トランジスタＴｒ１０８とトランジスタＴｒ１１０とがそれぞれ同一のトランジスタで構成されており一種の差動回路としての動作をするので、演算増幅器１００を含む系の帰還動作により定常状態では、トランジスタＴｒ１１０とトランジスタＴｒ１０８のゲート電圧同士、及びドレイン電圧同士は同電位となるように制御され、トランジスタＴｒ１０８のドレイン、即ちトランジスタＴｒ１０７のドレインと、トランジスタＴｒ１０９のドレインは同電位となり、この電位が出力ソーストランジスタＴｒ１１３のゲートに印加される。
【０００４】
これにより、出力ソーストランジスタＴｒ１１３とトランジスタＴｒ１０９とのゲート・ソース間電圧は等しくなり、トランジスタＴｒ１０９に対する出力ソーストランジスタＴｒ１１３の面積（ゲートサイズ）比に応じた電流が出力段のクロスオーバー歪み防止用の出力段バイアス電流として流れることとなる。出力アイドリング電流設定回路におけるトランジスタＴｒ１０９の電流値は、トランジスタＴｒ１０６に対するトランジスタＴｒ１０８及びトランジスタＴｒ１１０の電流比で設定されるが、この電流値を適当な値とすることにより出力段のバイアス電流を低く抑えて低消費電流を実現している。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術の演算増幅器１００の構成においては、入力差動増幅段の能動負荷トランジスタＴｒ１０１、Ｔｒ１０３に流れる差動電流をカレントミラー回路で切り替えることにより、ＭＯＳトランジスタで構成される出力段のソース・シンクトランジスタＴｒ１１３、Ｔｒ１１４をバイアスしており、カレントミラー回路を多数必要とする。具体的には、正入力側差動入力電流についてのトランジスタＴｒ１０１とトランジスタＴｒ１０５、負入力側差動入力電流についてのトランジスタＴｒ１０３とトランジスタＴｒ１１１、出力シンクトランジスタＴｒ１１４のバイアス設定のための、トランジスタＴｒ１０６とトランジスタＴｒ１１２等のカレントミラー回路を必要とする。これらの回路は、入力差動増幅段の差動対Ｔｒ１０２、Ｔｒ１０４及び能動負荷対Ｔｒ１０１、Ｔｒ１０３と共に、対となるトランジスタ間の同一性が演算増幅器１００の精度を決定し、トランジスタ相互間の特性バラツキが演算増幅器１００のオフセットバラツキを拡大する要因となる。即ち、バラツキ要因が３組のカレントミラー回路に入力差動増幅段における２組の要因を合わせ総計で５組ものバラツキ要因を含む構成となっており、演算増幅器１００構成上、オフセットバラツキが大きくなり問題である。
【０００６】
また、カレントミラー回路による多段接続構成としているため、入出力応答に時間を要することとなり、応答の高速化が図れないという問題がある。
【０００７】
本発明は前記従来技術の問題点を解消するためになされたものであり、出力電流能力と低消費電流とを両立しながら、オフセットが少なく、過渡応答時において高速動作が可能な演算増幅器等を実現するために好適な能動負荷回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る能動負荷回路は、電流入力側トランジスタにおける第１入力端子に差動入力電流の一方の入力電流を入力し、電流出力側トランジスタにおける第１出力端子から差動出力電流の一方の出力電流を出力する第１カレントミラー回路と、電流入力側トランジスタにおける第２入力端子に差動入力電流の他方の入力電流を入力し、電流出力側トランジスタにおける第２出力端子から差動出力電流の他方の出力電流を出力する第２カレントミラー回路と、第１カレントミラー回路の電流入力側トランジスタにおける基準電位接続端子と第２カレントミラー回路の電流出力側トランジスタにおける基準電位接続端子とに一端を接続し、他端を基準電位に接続する第１インピーダンス回路と、第２カレントミラー回路の電流入力側トランジスタにおける基準電位接続端子と第１カレントミラー回路の電流出力側トランジスタにおける基準電位接続端子とに一端を接続し、他端を基準電位に接続する第２インピーダンス回路とを備え、第１インピーダンス回路は第１ＭＯＳトランジスタを有し、第２インピーダンス回路は第２ＭＯＳトランジスタを有し、第１ＭＯＳトランジスタのゲート端子が第２カレントミラー回路の第２入力端子に、第２ＭＯＳトランジスタのゲート端子が第１カレントミラー回路の第１入力端子に接続されていることを特徴とする。
また、請求項２に係る能動負荷回路は、第１インピーダンス回路は第１ジャンクションＦＥＴを有し、第２インピーダンス回路は第２ジャンクションＦＥＴを有し、第１ジャンクションＦＥＴのゲート端子が第２カレントミラー回路の第２入力端子に、第２ジャンクションＦＥＴのゲート端子が第１カレントミラー回路の第１入力端子に接続されていることを特徴とする。
【０００９】
前記請求項１、または請求項２の能動負荷回路では、第１及び第２カレントミラー回路の電流入力側トランジスタにおける第１及び第２入力端子に入力した差動入力電流に対して第１及び第２カレントミラー回路の電流出力側トランジスタにおける第１及び第２出力端子から差動出力電流を出力する際、差動入力電流が第１及び第２インピーダンス回路を流れるので、差動入力電流の差動成分に応じた電位降下の差が第１及び第２インピーダンス回路に現れ、この降下電圧が他方のカレントミラー回路の出力側トランジスタにおける基準電位接続端子に印加される。
【００１０】
これにより、差動入力電流が差動成分を有する場合にのみ、差動成分の大きい側に接続されているインピーダンス回路での電圧降下が他方のインピーダンス回路での電圧降下より大きくなり、このインピーダンス回路に接続されている他方の出力電流側トランジスタの基準電位接続端子の端子電圧は自身の出力電流側トランジスタの基準電位接続端子の端子電圧より低い電圧が印加されるため、自身の出力電流側トランジスタの電流駆動能力を増大させると共に他方の出力電流側トランジスタの電流駆動能力を低減させるので、カレントミラー回路のミラー比で規定される電流比以上に増幅された差動出力電流を、差動入力電流における差動成分の大きさに応じて得ることができ、この能動負荷回路を演算増幅器の能動負荷回路として使用した場合、演算増幅器が過渡状態となり差動入力電流が差動成分を有する場合にのみ差動出力電流を増幅することができ、過渡応答特性の高速性を実現することができる。
また、能動負荷回路の構成素子間に特性上のバラツキがある場合には、差動出力電流がバランスするために差動入力電流にオフセットが発生するが、インピーダンス回路を追加したことにより、差動入力電流の差動成分に応じた差動出力電流の増幅作用が働くので、インピーダンス回路がない場合のバランス点では差動出力電流はバランスするには至らず、更に差動入力電流のオフセットを狭めることができるので、本発明に係る能動負荷回路を演算増幅器に使用した場合に、オフセットバラツキを小さく抑えることができる。
【００１１】
また、差動入力電流を入力するカレントミラー回路の入力端子電圧は、差動入力電流の差動成分に応じて差動出力電流を増幅するように、ＭＯＳトランジスタまたはジャンクションＦＥＴのインピーダンスを増減制御する電圧となる。これにより、差動出力電流に増幅効果をもたらす能動素子を、従来から能動負荷回路において常用されているＭＯＳトランジスタまたはジャンクションＦＥＴにより構成することができ、更にゲート端子を各カレントミラー回路の入力端子電圧で制御することができるので、レイアウト設計において特別な領域を確保する必要がなく従来のレイアウト資産等を有効に利用することができると共に、ゲート端子制御信号も既存の信号を利用でき新たに生成する必要がなく簡易且つ確実に制御することができる。
【００１２】
また、請求項３に係る能動負荷回路は、請求項１または２に記載の能動負荷回路において、インピーダンス回路は、抵抗素子を有して構成されていることを特徴とする。
【００１３】
前記請求項３の能動負荷回路では、インピーダンス回路の抵抗素子には、差動入力電流の差動成分に比例した電圧降下が現れ、この降下した電圧が他方のカレントミラー回路における出力側トランジスタの基準電位接続端子に印加される。
【００１４】
これにより、差動出力電流に増幅効果をもたらすインピーダンス回路を、従来から能動負荷回路において常用されている抵抗素子を有して構成することができるので、レイアウト設計においても特別な領域を確保する必要がなく、従来のレイアウト資産等を有効に利用することができる。
【００１５】
また、請求項４に係る能動負荷回路は、請求項１または２に記載の能動負荷回路において、インピーダンス回路は、能動素子を有して構成されており、カレントミラー回路に入力される入力電流の増減に従いインピーダンスが増減制御されることを特徴とする。
【００１６】
前記請求項４の能動負荷回路では、差動入力電流における差動成分に応じて、差動電流が大きい側の能動素子のインピーダンスが大きく、差動電流が小さい側の能動素子のインピーダンスが小さくなるように能動素子のインピーダンスが増減制御される。
【００１７】
これにより、増減制御されたインピーダンスと差動成分を有する差動入力電流の積により出力側トランジスタの基準電位接続端子に印加される電圧が決定され、両出力側トランジスタの基準電位接続端子間における電圧差により差動出力電流を増幅するので、より大きな増幅効果を得ることができる。
【００１８】
【発明の実施の形態】
以下、本発明の能動負荷回路について具体化した第１及び第２実施形態を図２乃至図６に基づき図面を参照しつつ詳細に説明する。図２は、本発明における能動負荷回路の原理図である。図３は、第１実施形態の能動負荷回路を使用した演算増幅器の回路図である。図４は、第２実施形態の能動負荷回路を使用した演算増幅器の回路図である。図５は、第１実施形態の能動負荷回路についての動作説明図である。図６は、第２実施形態の能動負荷回路についての動作説明図である。
【００１９】
図２の原理図は、Ｐ型ＭＯＳトランジスタを構成素子とした構成例である。Ｐ型ＭＯＳトランジスタＱ１、Ｑ２で構成された第１カレントミラー回路と、Ｐ型ＭＯＳトランジスタＱ４、Ｑ３で構成された第２カレントミラー回路とから構成されており、第１カレントミラー回路の入力側トランジスタであるＱ１のソース端子と第２カレントミラー回路の出力側トランジスタであるＱ３のソース端子とをインピーダンス回路Ｚ１を介して電源電圧ＶＤＤに接続している。同様に、第２カレントミラー回路の入力側トランジスタＱ４と第１カレントミラー回路の出力側トランジスタＱ２とのソース端子をインピーダンス回路Ｚ２から電源電圧ＶＤＤに接続して本発明に係る能動負荷回路０を構成している。そして、第１及び第２カレントミラー回路の入力側トランジスタＱ１、Ｑ４のドレイン端子間を差動入力端子ＩＮ１、ＩＮ２として差動入力電流を入力し、両カレントミラー回路の出力側トランジスタＱ２、Ｑ３のドレイン端子間を差動出力端子ＯＵＴ１、ＯＵＴ２として差動出力電流を出力するものである。
【００２０】
差動入力端子ＩＮ１、ＩＮ２に入力される差動入力電流の差動成分がない場合には、出力される差動出力電流の差動成分もなくなり両出力端子ＯＵＴ１、ＯＵＴ２からは同一電流値の同相成分が出力され、同時に各Ｐ型ＭＯＳトランジスタ（Ｑ１及びＱ３、Ｑ４及びＱ２）のソース端子と両インピーダンス回路Ｚ１、Ｚ２との接続点Ｎ１、Ｎ２も同電位となる。
【００２１】
差動入力電流の差動成分が有限の場合には、差動入力電流がインピーダンス回路Ｚ１、Ｚ２に流れることによる電圧降下で接続点Ｎ１、Ｎ２に差動入力電流の差動成分に応じた電位差を生ずる。この電位差は差動出力電流の差動成分を増幅する方向に出力側トランジスタＱ２、Ｑ３のゲート・ソース間電圧を変調するので、差動出力端子ＯＵＴ１、ＯＵＴ２には差動入力電流の差動成分に応じて増幅された差動成分を有する差動出力電流が出力される。
【００２２】
図３に示す演算増幅器１０は、第１実施形態の能動負荷回路１を含んだものである。能動負荷回路１は、図２におけるＰ型ＭＯＳトランジスタＱ１乃至Ｑ４をＰ型ＭＯＳトランジスタＴｒ１、Ｔｒ５、Ｔｒ１１、Ｔｒ３で、インピーダンス回路Ｚ１、Ｚ２を抵抗素子Ｒ１、Ｒ２で置き換えた構成であり、それぞれのトランジスタは、図１に示す従来技術における能動負荷回路１０１を構成するＰ型ＭＯＳトランジスタＴｒ１０１、Ｔｒ１０５、Ｔｒ１１１、Ｔｒ１０３に対応しており従来技術と同様の機能を行うものである。第１実施形態においては、上記４つのトランジスタに加えて抵抗素子Ｒ１、Ｒ２が追加されており、各カレントミラー回路の出力側トランジスタＴｒ５、Ｔｒ１１のソース端子が他方のカレントミラー回路における入力側トランジスタＴｒ３、Ｔｒ１のソース端子に接続されており、演算増幅器１０の過渡応答時に差動入力段の差動電流成分が大きくなった際に、演算増幅器１０の次段以降のバイアス電流を増幅することができるので、演算増幅器１０の過渡応答における高速応答特性を改善することができる。
【００２３】
更に、第１実施形態における能動負荷回路１０は、構成素子間の特性バラツキに伴うオフセットの悪化を改善する効果を有している。この様子を図５を基に説明する。
【００２４】
図５の回路図は、第１実施形態における能動負荷回路１の場合を示しており、差動入力電流の総和電流Ｉ２のうちトランジスタＴｒ１に入力される電流をＩ１として設定している。そして、図５（Ａ）に各構成素子の特性バラツキがない場合の入出力特性図を示し、図５（Ｂ）にトランジスタＴｒ５のチャネル幅Ｗが他方の出力トランジスタＴｒ１１に対して１．５倍にばらついた場合の入出力特性図を示す。入出力特性図中、トランジスタＴｒ５の差動出力電流をＩＤ（Ｔｒ５）で、トランジスタＴｒ１１の差動出力電流をＩＤ（Ｔｒ１１）で表し、差動出力電流の総和電流をＩＤ（Ｔｒ５）＋ＩＤ（Ｔｒ１１）で表している。また、図において抵抗素子Ｒ１、Ｒ２のない従来技術における能動負荷回路１０１の入出力特性を点線で表している。各カレントミラー回路における電流比は２対１に設定してあり、０μＡ乃至２０μＡの電流入力に対して０μＡ乃至１０μＡの電流出力が得られる構成である。
【００２５】
図５（Ａ）に示す構成素子間に特性バラツキがない場合においては、差動出力電流がバランスして差動成分がなくなるポイントは、回路の対称性により従来技術による場合と同様に差動入力電流がバランスして差動成分がなくなるＩ１＝１０μＡであり差動出力電流も同一となる。即ち、演算増幅器１０の能動負荷回路１として第１実施形態における能動負荷回路１を使用する場合、演算増幅器１０の定常状態では従来技術による能動負荷回路１０１を使用する場合と同じ低消費電流性を維持することができる。
【００２６】
また、差動入力電流がバランス点（Ｉ１＝１０μＡ）からずれて差動成分を有する場合においては、差動出力電流も差動成分を有することとなるが、各出力トランジスタＴｒ５、Ｔｒ１１のソース端子が他方の入力トランジスタＴｒ３、Ｔｒ１のソース端子と接続された上で抵抗素子Ｒ１、Ｒ２を介して電源電圧ＶＤＤに繋がれているので、差動入力電流が抵抗素子Ｒ１、Ｒ２を流れることによる電位降下で差動出力電流が増幅される方向に出力トランジスタＴｒ５、Ｔｒ１１のゲート・ソース間電圧が変調される。
【００２７】
図５（Ａ）においてＩ１＝Ｉ０＜１０μＡの場合を例に具体的に示す。この場合トランジスタＴｒ３を介して抵抗素子Ｒ２に流れる差動入力電流（Ｉ２−Ｉ１）が他方のトランジスタＴｒ１に入力される差動入力電流Ｉ１に対してより大きな電流であり抵抗素子Ｒ２の電位降下が抵抗素子Ｒ１の電位降下より大きいので、トランジスタＴｒ１１より小さな差動出力電流が流れているトランジスタＴｒ５のゲート・ソース間電圧はトランジスタＴｒ１１に比して小さくなり、出力電流ＩＤ（Ｔｒ５）は抵抗素子Ｒ１、Ｒ２のない従来技術より更に小さくなる（図５（Ａ）中、ポイントＡ１０に対するＡ１）。一方、出力トランジスタＴｒ１１の出力電流ＩＤ（Ｔｒ１１）は逆に作用し、抵抗素子Ｒ１の電位降下が抵抗素子Ｒ２の電位降下より小さく、トランジスタＴｒ１１のゲート・ソース間電圧はトランジスタＴｒ５に対して大きくなり、出力電流ＩＤ（Ｔｒ１１）は抵抗素子Ｒ１、Ｒ２のない従来技術より更に大きくなる（図５（Ａ）中、ポイントＢ１０に対するＢ１）。以上の動作により、差動出力電流の増幅作用が行われ、演算増幅器１０の能動負荷回路として第１実施形態における能動負荷回路１を使用する場合、演算増幅器１０の過渡応答時には従来技術による能動負荷回路１０１を使用する場合より高速な応答特性を得ることができる。
【００２８】
図５（Ｂ）に示す構成トランジスタ間に特性バラツキがある場合においては、差動出力電流がバランスして差動成分がなくなるポイントＸ１は、回路の対称性がずれているためオフセットを有することとなる。具体的には図５（Ｂ）に示すように、従来技術の場合では図５（Ｂ）中のＩ１＝ＩＸ０１＜１０μＡでバランスするところ、第１実施形態によれば差動出力電流の増幅効果によりオフセット値を改善することができる。即ち、Ｉ１＝ＩＸ０１＜１０μＡが流れる抵抗素子Ｒ１の電位降下が抵抗素子Ｒ２の電位降下より小さいので、トランジスタＴｒ１１のゲート・ソース間電圧がトランジスタＴｒ５のゲート・ソース間電圧より大きくなり、トランジスタＴｒ１１により大きな電流ＩＤ（Ｔｒ１１）を流し（図５（Ｂ）中、ポイントＢＸ１）、トランジスタＴｒ５により小さな電流ＩＤ（Ｔｒ５）を流す（図５（Ｂ）中、ポイントＡＸ１）。この結果、差動出力電流のバランスするポイントＸ１は、トランジスタＴｒ５にはより大きな電流を流し、トランジスタＴｒ１１にはより小さな電流を流す必要から、差動入力電流Ｉ１がより大きな電流Ｉ１＝ＩＸ１へとシフトし、オフセットを改善することができる。
【００２９】
尚、過渡応答時における動作に関しては特性バラツキがない場合と同様の動作をし、演算増幅器１０の能動負荷回路として第１実施形態における能動負荷回路１を使用する場合、演算増幅器１０の過渡応答時において、従来技術による能動負荷回路１０１を使用する場合より高速な応答特性を得ることができる。
【００３０】
また、図５における具体的説明においては、図５（Ａ）ではＩ１＜１０μＡの領域を例にして説明し、また図５（Ｂ）ではトランジスタＴｒ５のチャネル幅Ｗを大きくした上でＩ１＜１０μＡの領域を例にして説明したが、Ｉ１＞１０μＡの領域においても、また例示とは異なる特性バラツキについても第１実施形態に係る回路１の対称性から同様な動作を有することはいうまでもない。
【００３１】
従って、第１実施形態における能動負荷回路１では、出力振幅を電源電圧ＶＤＤ範囲にまで広げて出力電流能力を確保しながら回路の電流消費を抑える構成の演算増幅器１０において、従来の性能に加えて、過渡応答時に限りバイアス電流増幅作用を実現することができるので、過渡時の高速応答特性を実現することができると共に、構成素子間の特性バラツキに伴う演算増幅器１０のオフセット性能の悪化を防止することができる。
【００３２】
次に、図４に示す演算増幅器２０は、第２実施形態の能動負荷回路２を含んだものである。能動負荷回路２の基本的構成は第１実施形態における構成と同様であるが、第１実施形態の抵抗素子Ｒ１、Ｒ２とＰ型ＭＯＳトランジスタＴｒ１、Ｔｒ１１、Ｔｒ３、Ｔｒ５との間に、能動抵抗素子としてＰ型ＭＯＳトランジスタＴｒ２１、Ｔｒ２３を挿入したことを特徴としている。即ち、ＭＯＳトランジスタＴｒ２１のソース端子を抵抗素子Ｒ１に接続し、ドレイン端子をＭＯＳトランジスタＴｒ１、Ｔｒ１１のソース端子に接続すると共に、ゲート端子をＭＯＳトランジスタＴｒ３のゲート端子とドレイン端子に接続し、同様にＭＯＳトランジスタＴｒ２３のソース端子を抵抗素子Ｒ２に、ドレイン端子をＭＯＳトランジスタＴｒ３、Ｔｒ５のソース端子に、ゲート端子をＭＯＳトランジスタＴｒ１のゲート端子とドレイン端子に接続して演算増幅器２０の能動負荷回路２を構成している。
【００３３】
第２実施形態における能動負荷回路２を演算増幅器２０に使用すれば、第１実施形態における能動負荷回路１０を使用する場合と同様に、演算増幅器２０の過渡応答時に差動入力段の差動電流成分が大きくなった際、バイアス電流を増幅して過渡応答における高速応答特性を改善することができると共に、構成素子間の特性バラツキに伴うオフセットバラツキの悪化を改善することができる。
【００３４】
図６に具体例を示している。第２実施形態に係る回路２の素子定数、入力電流の与え方、入出力特性図は図５における第１実施形態と同様である。
【００３５】
図６（Ａ）に示す構成素子間に特性バラツキがない場合においては、回路の対称性により差動出力電流がバランスして差動成分がなくなるポイントは、Ｉ１＝１０μＡとなり差動出力電流も同一となって、従来技術及び第１実施形態の場合と同様である。従って、演算増幅器２０に第２実施形態における能動負荷回路２を使用すれば、定常状態では従来技術及び第１実施形態による能動負荷回路１０１、１を使用する場合と同じ低消費電流性を維持することができる。
【００３６】
また、差動入力電流がバランス点からずれて差動成分を有する場合においても第１実施形態で説明したのと同様の機構により、図５（Ａ）におけるＩ１＝Ｉ０＜１０μに具体的に示すように、トランジスタＴｒ５の電流値ＩＤ（Ｔｒ５）は、Ａ２０から減少したＡ２へ、トランジスタＴｒ１１の電流値ＩＤ（Ｔｒ１１）は、Ｂ２０から増加したＢ２へ、それぞれシフトし差動出力電流は増幅されて出力される。
【００３７】
更に、図６（Ｂ）に示すトランジスタ間に特性バラツキがある場合においても、同様にオフセット値を改善することができ、図６（Ｂ）におけるＩ１＝ＩＸ０２＜１０μＡのオフセットに対して、Ｉ１＝ＩＸ２まで、改善することができる。
【００３８】
第２実施形態では、増幅効果をもたらすトランジスタＴｒ５、Ｔｒ１１のゲート・ソース間電圧の変調は、第１実施形態における抵抗素子Ｒ２、Ｒ１に能動抵抗素子であるＰ型ＭＯＳトランジスタＴｒ２３、Ｔｒ２１が直列接続されて強化されている。即ち、抵抗成分の追加に伴い電圧降下量が増加することに加え、追加した抵抗成分がＭＯＳトランジスタＴｒ２３、Ｔｒ２１のチャネル抵抗を利用しておりゲート端子が他方のカレントミラー回路の入力端子電圧で制御されているため、差動入力電流の差動成分に従いチャネル抵抗値の差が拡大する作用を有し、差動成分が大きくなるほど大きな抵抗差が生じ差動出力電流の増幅度を大きなものとすることができる。
【００３９】
能動負荷回路２を演算増幅器２０の能動負荷回路として使用した場合、過渡応答時において、高速な応答特性を実現することができると共に、構成素子の特性バラツキに対してもオフセットのズレが少ない演算増幅器２０を実現することができる。
【００４０】
尚、図６におけるＩ１＞１０μＡの領域や、他の構成素子における特性バラツキについても第２実施形態に係る回路の対称性から上記の具体的説明と同様な動作を有することは、第１実施形態における場合と同様である。
【００４１】
従って、出力振幅を電源電圧ＶＤＤ範囲にまで広げて出力電流能力を確保しながら回路の電流消費を抑える構成の演算増幅器２０において、従来の性能に加えて、過渡応答時に限りバイアス電流増幅作用を実現することができるので、高速応答特性を実現することができると共に、構成素子間の特性バラツキに伴う演算増幅器２０のオフセット性能の悪化を防止することができる。
【００４２】
加えて、第１実施形態における能動負荷回路１では、従来から能動負荷回路において常用されている抵抗素子Ｒ１、Ｒ２を付加するのみで構成することができ、第２実施形態における能動負荷回路２では、従来から能動負荷回路において常用されているＭＯＳトランジスタＴｒ２１、Ｔｒ２３を能動抵抗素子として付加するのみで構成することができ、共にレイアウト設計において特別な領域を確保する必要がなく、しかも従来のレイアウト資産等を有効に利用することができる。また、ＭＯＳトランジスタＴｒ２１、Ｔｒ２３のゲート端子制御信号も既存の信号であり新たに生成する必要がなく簡易且つ確実に制御することができる。
【００４３】
以上詳細に説明したとおり、第１実施形態に係る能動負荷回路１では、Ｐ型ＭＯＳトランジスタＴｒ１、Ｔｒ５で構成された第１カレントミラー回路と、Ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ１１で構成された第２カレントミラー回路とからなり、トランジスタＴｒ１とトランジスタＴｒ１１とのソース端子を抵抗素子Ｒ１に、トランジスタＴｒ３とトランジスタＴｒ５とのソース端子を抵抗素子Ｒ２に接続して能動負荷回路１を構成している。そして、トランジスタＴｒ１、Ｔｒ３のドレイン端子間を差動入力端子とし、トランジスタＴｒ５、Ｔｒ１１のドレイン端子間を差動出力端子として、演算増幅器１０の能動負荷回路１として接続した場合、図１に示す従来技術における能動負荷回路１０１と同様の機能に加え、過渡応答時に、抵抗素子Ｒ１、Ｒ２により次段以降のバイアス電流を増幅することができるので、演算増幅器１０の過渡応答における高速応答特性を改善することができる。
【００４４】
即ち、構成素子の特性バラツキがない図５（Ａ）に示すように、トランジスタＴｒ１１より小さな差動出力電流が流れているトランジスタＴｒ５のゲート・ソース間電圧がトランジスタＴｒ１１に比して小さくなるため、出力電流ＩＤ（Ｔｒ５）は抵抗素子Ｒ１、Ｒ２のない従来技術より更に小さくなり（図５（Ａ）中、ポイントＡ１０に対するＡ１）、出力トランジスタＴｒ１１の出力電流ＩＤ（Ｔｒ１１）は、トランジスタＴｒ１１のゲート・ソース間電圧がトランジスタＴｒ５に対して大きくなるため、抵抗素子Ｒ１、Ｒ２のない従来技術より更に大きくなる（図５（Ａ）中、ポイントＢ１０に対するＢ１）ことにより、差動出力電流が増幅されて演算増幅器１０の過渡応答特性を高速化することができる。尚、図５（Ｂ）における構成素子に特性ばらつきがある場合も、同様に過渡応答特性の高速化を図ることができる。
【００４５】
また、図５（Ａ）に示すように、差動出力電流がバランスして差動成分がなくなるポイント（Ｉ１＝１０μＡ）では、回路の対称性から差動入力電流がバランスして差動成分がなくなるＩ１＝１０μＡであり差動出力電流も同一となる。即ち、演算増幅器１０の能動負荷回路として能動負荷回路１を使用すれば、定常状態において従来と同様に演算増幅器１０の低消費電流性を維持することができる。
【００４６】
更に、トランジスタＴｒ５のチャネル幅が他のトランジスタに比して１．５倍であり特性バラツキを有する場合には図５（Ｂ）に示すように、従来技術におけるバランス点Ｘ０１であるＩ１＝ＩＸ０１＜１０μＡに対して、差動出力電流の増幅効果により、トランジスタＴｒ５に流れる電流ＩＤ（Ｔｒ５）に対してトランジスタＴｒ１１により大きな電流ＩＤ（Ｔｒ１１）が流れるので（図５（Ｂ）中、ポイントＡＸ１、ＢＸ１）、差動出力電流のバランスするポイントＸ１は、差動入力電流Ｉ１がより大きくなる方向にシフトし、オフセットを改善することができる。
【００４７】
上記の特性は、第１実施形態に係る回路１の対称性から、図５（Ａ）（Ｂ）におけるＩ１＜１０μＡの領域のみならずＩ１＞１０μＡの領域においても同様に成立し、また例示とは異なる構成素子の特性バラツキについても同様な動作をするので、第１実施形態における能動負荷回路１では、出力振幅を電源電圧ＶＤＤ範囲にまで広げて出力電流能力を確保しながら回路の電流消費を抑える構成の演算増幅器１０において、過渡応答時に限りバイアス電流増幅作用を実現することができ、高速応答特性を実現することができると共に、構成素子間の特性バラツキに伴う演算増幅器１０のオフセット性能の悪化を防止することができる。
【００４８】
また、第２実施形態に係る能動負荷回路２では、第１実施形態に係る能動負荷回路１の構成に加えて、２つのカレントミラー回路と抵抗素子Ｒ１、Ｒ２との間に能動抵抗素子としてＰ型ＭＯＳトランジスタＴｒ２１、Ｔｒ２３を、ソース端子を抵抗素子Ｒ１、Ｒ２に接続すると共に、ゲート端子をトランジスタＴｒ３のゲート及びドレイン端子、及びトランジスタＴｒ１のゲート及びドレイン端子に接続して構成されている。
【００４９】
構成素子間に特性バラツキがない場合は図６（Ａ）に示すように、回路の対称性によりＩ１＝１０μＡで差動出力電流がバランスして差動成分がなくなり差動出力電流も同一なので、能動負荷回路２を演算増幅器２０に使用すれば、定常状態では従来技術及び第１実施形態による能動負荷回路１０１、１を使用する場合と同じ低消費電流性を維持することができる。
【００５０】
また、差動入力電流がバランス点からずれている場合も、第１実施形態で説明したのと同様の機構により、差動出力電流を増幅することができる。
【００５１】
更に、特性バラツキがある場合においても図６（Ｂ）に示すように、第１実施形態と同様にオフセット値を改善することができ、Ｉ１＝ＩＸ０２＜１０μＡのオフセットに対して、Ｉ１＝ＩＸ２まで改善することができる。
【００５２】
ここで、増幅効果は、抵抗素子Ｒ１、Ｒ２に能動抵抗素子であるＰ型ＭＯＳトランジスタＴｒ２１、Ｔｒ２３が直列接続されて強化されており、抵抗成分の追加に伴い電圧降下量が増加することに加え、ＭＯＳトランジスタＴｒ２１、Ｔｒ２３のチャネル抵抗が他方のカレントミラー回路の入力端子電圧で制御されているため、差動入力電流の差動成分に従いチャネル抵抗値の差が拡大する作用を有し、差動成分が大きくなるほど大きな抵抗差が生じて差動出力電流の増幅度を大きなものとすることができる。
【００５３】
能動負荷回路２を演算増幅器２０の能動負荷回路として使用した場合、過渡応答時において、高速な応答特性を実現することができると共に、構成素子の特性バラツキに対してもオフセットのズレが少ない演算増幅器２０を実現することができる。
【００５４】
尚、第１実施形態の場合と同様、図６におけるＩ１＞１０μＡの領域や、他の特性バラツキについても能動負荷回路２の対称性から上記の具体的説明と同様な動作を有することはいうまでもない。
【００５５】
従って、出力振幅を電源電圧ＶＤＤ範囲にまで広げて出力電流能力を確保しながら回路の電流消費を抑える構成の演算増幅器２０において、過渡応答時に限りバイアス電流増幅作用を実現することができ、高速応答特性を実現することができると共に、構成素子間の特性バラツキに伴う演算増幅器２０のオフセット性能の悪化を防止することができる。
【００５６】
加えて、第１及び第２実施形態における能動負荷回路１、２では、従来から能動負荷回路において常用されている抵抗素子Ｒ１、Ｒ２や、ＭＯＳトランジスタＴｒ２１、Ｔｒ２３を付加するのみで構成することができ、レイアウト設計において特別な領域を確保する必要がなく、しかも従来のレイアウト資産等を有効に利用することができる。またＭＯＳトランジスタＴｒ２１、Ｔｒ２３のゲート端子制御信号も既存の信号であり新たに生成する必要がなく簡易且つ確実に制御することができる。
【００５７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、カレントミラー回路をＰ型ＭＯＳトランジスタで構成して説明したが、本発明に係る能動負荷回路はこれに限定されるものではなく、Ｎ型ＭＯＳトランジスタの他、ＮＰＮバイポーラトランジスタやＰＮＰバイポーラトランジスタで構成することもできる。
インピーダンス回路についても、本実施形態の回路に限定されることはなく、ＭＯＳトランジスタ単独での構成とすることの他、ＭＯＳトランジスタに代えてジャンクションＦＥＴにて構成しても良く、また抵抗素子も含めたこれらの素子の任意の組み合わせで構成することもできる。
更に、本実施形態においては、演算増幅器に利用した場合について説明したが、これに限定されることはなく、コンパレータ等にも利用することができ、この場合にも差動入力に対して高速応答特性を実現することができる。
【００５８】
【発明の効果】
本発明によれば、差動入力電流が差動成分を有する場合に、差動成分に応じて差動出力電流が増幅されるように出力側トランジスタの電流駆動能力が制御されるので、出力電流能力と低消費電流とを両立しながら、オフセットが少なく、過渡応答時において高速動作が可能な演算増幅器等を実現するために好適な能動負荷回路を提供することが可能となる。
【図面の簡単な説明】
【図１】
従来技術における能動負荷回路を使用した演算増幅器の回路図である。
【図２】
本発明における能動負荷回路の原理図である。
【図３】
第１実施形態の能動負荷回路を使用した演算増幅器の回路図である。
【図４】
第２実施形態の能動負荷回路を使用した演算増幅器の回路図である。
【図５】
第１実施形態の能動負荷回路についての動作説明図である。
【図６】
第２実施形態の能動負荷回路についての動作説明図である。
【符号の説明】
０、１、２        能動負荷回路
１０１            従来の能動負荷回路
１０、２０        演算増幅器
１００            従来の演算増幅器
Ｚ１、Ｚ２        インピーダンス回路
Ｒ１、Ｒ２        抵抗素子
Ｔｒ２１、Ｔｒ２３      能動抵抗素子用ＭＯＳトランジスタ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2002094341.tif 000001