【手続補正書】
【提出日】平成17年12月27日(2005.12.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】          明細書
【発明の名称】      不揮発性メモリ装置および画像形成装置
【特許請求の範囲】
【請求項１】
第１記憶手段，第２記憶手段，コンデンサ接続端子、および、コンデンサ接続端子の電位が、所定電位超に上昇したときに第２記憶手段のデ−タを第１記憶手段に書込みすなわちリコールし、所定電位以下に低下したときに第１記憶手段のデ−タを第２記憶手段に書込むすなわちストアするコントロ−ラ、を含む不揮発性メモリ；および、
前記コンデンサ接続端子へのコンデンサの実装状態を検知する手段；
を備える不揮発性メモリ装置。
【請求項２】
実装状態を検知する手段は、コンデンサ接続端子からコンデンサへの充電経路をＯＮ，ＯＦＦするスイッチング手段，これを一時的にＯＦＦにする手段、および、該スイッチング手段がＯＦＦになった後、ＯＮに復帰するときのコンデンサの電位が高いと正常、低いと異常を示す情報を保持する手段；を含む、請求項１記載の不揮発性メモリ装置。
【請求項３】
更に、実装状態を検知する手段の、実装状態が異常との検知に対応して、前記コントロ−ラに定期的にストアを行なわせるタイマ手段；を備える請求項１又は請求項２記載の不揮発性メモリ装置。
【請求項４】
更に、不揮発性メモリに対して、デ−タの書込み，読出しを行なうＣＰＵであって、実装状態を検知する手段が、実装状態が異常と検知した場合は、不揮発性メモリに対してストアコマンドを定期的に発行して前記コントロ−ラに定期的にストアを行なわせるＣＰＵ；を備える請求項１又は請求項２記載の不揮発性メモリ装置。
【請求項５】
更に、実装状態を検知する手段の、実装状態が異常との検知に対応して、不揮発性メモリに対するアクセスを禁止する手段；を備える請求項１又は請求項２記載の不揮発性メモリ装置。
【請求項６】
更に、不揮発性メモリに対してデ−タの書込み，読出しを行なうＣＰＵであって、実装状態を検知する手段が、実装状態が異常と検知した場合は、自己の、不揮発性メモリに対するアクセスを禁止するＣＰＵ；を備える請求項１又は請求項２記載の不揮発性メモリ装置。
【請求項７】
更に、実装状態を検知する手段の、実装状態が異常との検知を表わす情報を報知する手段；を備える請求項１又は請求項２記載の不揮発性メモリ装置。
【請求項８】
更に、不揮発性メモリに、画像プロセス条件，使用履歴デ−タおよびユ−ザ設定デ−タを書込むＣＰＵ；を備え、該ＣＰＵは、電源オン直後に、実装状態を検知する手段に、実装状態の検知を行なう信号を与える、請求項１又は請求項２記載の不揮発性メモリ装置を用いる画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関し、例えばＳＲＡＭ，ＥＥＰＲＯＭ，コンデンサ接続端子、および、コンデンサ接続端子の電位が、所定電位超に上昇したときにＥＥＰＲＯＭのデ−タをＳＲＡＭに書込みすなわちリコールし、所定電位以下に低下したときにＳＲＡＭのデ−タをＥＥＰＲＯＭに書込むすなわちストアするコントロ−ラ、を含む不揮発性メモリ、を主体とするメモリ装置に関する。特に、電源オフになったときに、前記ストアを確保するために一時的に電源電圧を保持する、前記コンデンサ接続端子に接続される外付コンデンサが、適正に接続されているか，容量が適正か、劣化がないか等の、異常有無を自動的に行なう不揮発性メモリ装置に関する。この装置は、例えばプリンタ，複写機等の画像形成装置において、画像プロセス条件，使用履歴デ−タ，ユ−ザ設定デ−タ，異常履歴デ−タ等の、画像形成情報の不揮発記憶に用いられる。
【０００２】
【従来技術】
近年、たとえば、次の１）〜３）に示すような高付加価値機能を備えた画像形成装置が出現している：
１）使用枚数等の使用履歴データを不揮発性メモリに記憶し、そのデータに応じて画像形成プロセス制御のパラメータを変えて、長期的に安定した画像を得られるようにした複写機，
２）紙詰まりや自己診断エラー結果等の障害に関わる履歴データを不揮発性メモリに記憶しその記憶結果に応じて適切なアフターケアを受けられるようにした複写機、および、
３）ユーザーや目的業務別に異なる操作手順データを不揮発性メモリに記憶し操作手順のカスタマイズが可能な複写機。
【０００３】
ところで、このような画像形成装置においては、不揮発性メモリに記憶されるデータは画像形成情報として重要なものであり、データ破壊などの不具合があってはならない。また、近年ではこのような用途の不揮発性メモリにＮＶＲＡＭが使用される場合が多い。このＮＶＲＡＭはハードディスク等の磁気メモリと比較し、小型／安価でありＤＲＡＭ，ＳＲＡＭと比較しては、バックアップ用の電源が不要であるというメリットを有する。
【０００４】
ＮＶＲＡＭは、ＳＲＡＭのセルとＥＥＰＲＯＭのセルが１対１に対応した記憶セルであり、ＳＲＡＭのデータをＥＥＰＲＯＭにストアする機能と、ＥＥＰＲＯＭのデータをＳＲＡＭにリコールする機能を有する。図１に、ＮＶＲＡＭとその周辺機器の組合せの一例を示す。ＮＶＲＡＭ９は、図２に示すように、ＳＲＡＭ９２とＥＥＰＲＯＭ９１よりなり、ＳＲＡＭ９２の内容をＥＥＰＲＯＭ９１にストアし、ＥＥＰＲＯＭ９１の内容をＳＲＡＭ９２にリコールする。
【０００５】
図１の電源回路１は、電源ＳＷ２によりメイン制御板３へ電源の供給（ＯＮ）／切断（ＯＦＦ）を行う。ＣＰＵ４は、電源ＯＮ後、ＲＯＭ７に格納されたプログラムにより動作を開始し一連の制御を行う。図５にＮＶＲＡＭ９の動作の一例を示す。電源ＯＮ後、Ｖccがトリガ電圧Ｖswを超えた時点でリコール動作を開始する。リコール動作は通常数１０μsで終了する。その後は、通常のＳＲＡＭと同様に扱われ、ＣＰＵ４によって、データのリード／ライトが行われる。電源ＯＦＦ時は、Ｖccがトリガ電圧Ｖswよりも下がった時点でストア動作を開始する。ストア動作は通常数１０ms前後で終了する。このストア動作をＶccの下降時間によらず安定して行えるように、ＮＶＲＡＭ９のコンデンサ接続端子（Vcap)には、従来は、外付けのコンデンサ１０が直接に接続されている。図１および図２に示す容量検出回路１１は、本願発明により付加されたものである。コンデンサの容量は通常１００μＦ程である。
【０００６】
通常、ＥＥＰＲＯＭのようなデバイスは書き換え回数に寿命（数ｋ回〜数百ｋ回）がありＣＰＵアクセスの度に書き換えを行っていては、製品寿命を満足せず、装置の動作を保証できなくなる恐れがある。これに対してＮＶＲＡＭの場合は、ＥＥＰＲＯＭへの書き換えは電源ＯＦＦ時のみ行われるので製品寿命を満足することができるようになる。
【０００７】
また、最近ではＳＲＡＭ９２へのデータ更新があった場合にのみ、ＥＥＰＲＯＭ９１への書き換え（ストア）を行うようなＮＶＲＡＭも製品化されており、より長寿命化が図られている。その一例が、特開平５−８１１４８号公報に開示されている。これにおいては、ＳＲＡＭの記憶内容を変更したときにはストア要求フラグを立て、電源オフ時にこのフラグがあることを条件にストアを行なう。これにより、電源オフ時には常にストア動作を行なう場合にくらべて、ストア実行回数が少くなることがある。
【０００８】
【発明が解決しようとする課題】
このようにメリットの多いＮＶＲＡＭであるが、下記のような欠点を持つ。ストア動作を電源ＯＦＦ時のオートストア動作のみにたよった場合この動作は外付けのコンデンサ１０の電荷による電圧補償によって行われるので、何らかの不具合によりコンデンサ１０が外れてしまったり、狙いの容量よりも小さかったり、経時劣化により容量が抜けてしまったりした場合は、電圧補償が得られずストア動作を行なうための電圧が無いとか、ストア動作が完了しない間に、コンデンサ１０の電圧がストア動作を行ない得ない低電位に降下してしまう可能性がある。
【０００９】
このような場合は、前述のような様々な重要情報をＳＲＡＭ９２上で更新したにも関わらず、ＥＥＰＲＯＭ９１へストアされないため、電源ＯＦＦでＳＲＡＭ９２上にあったデータが消去されてしまうことになる。このような不具合を回避するため、ＳＲＡＭ９２のデータ更新の度にＥＥＰＲＯＭ９１へのストア動作を行っていては、ＮＶＲＡＭの特徴による長寿命化が損なわれる。
【００１０】
本発明はこのような点に鑑みてなされたもので、コンデンサの実装状態を自動検知する不揮発メモリ装置を提供することを第１の目的とし、ストア動作の不完全実施を未然に防止することを第２の目的とし、第１記憶手段(92)のデータの第２記憶手段(91)へのストアを可及的に確保することを第３の目的とし、第２記憶手段(91)のデ−タの破壊を防止し寿命延長することを第４の目的とする。これらを比較的に安価なハ−ドウェアの付加によって実現することを第５の目的とする。
【００１１】
【課題を解決するための手段】
（１）第１記憶手段(92)，第２記憶手段(91)，コンデンサ接続端子(Vcap)、および、コンデンサ接続端子(Vcap)の電位が、所定電位(Vsw)超に上昇したときに第２記憶手段(91)のデ−タを第１記憶手段(92)に書込みすなわちリコールし、所定電位(Vsw)以下に低下したときに第１記憶手段(92)のデ−タを第２記憶手段(91)に書込むすなわちストアするコントロ−ラ(93)、を含む不揮発性メモリ(9)；および、
前記コンデンサ接続端子(Vcap)へのコンデンサ(10)の実装状態を検知する手段(11)；
を備える不揮発性メモリ装置(図1/図8/図11)。なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素の符号又は対応事項を、参考までに付記した。
【００１２】
本発明の不揮発性メモリ装置によれば、検知手段(11)がコンデンサ(10)の実装状態を検出するので、コンデンサ(10)の実装状態を表わす情報が自動的に得られる。この情報に基づいて、実装異常の場合のストア動作の不完全実施を未然に防止することができる。
【００１３】
【発明の実施の形態】
（２）実装状態を検知する手段(11)は、コンデンサ接続端子(Vcap)からコンデンサ(10)への充電経路をＯＮ，ＯＦＦするスイッチング手段(12)，これを一時的にＯＦＦにする手段(4/20)、および、該スイッチング手段(12)がＯＦＦになった後、ＯＮに復帰するときのコンデンサ(10)の電位が高いと正常、低いと異常を示す情報を保持する手段(4/21)；を含む(図1/図8/図11)。
【００１４】
スイッチング手段(12)がＯＦＦになると、コンデンサ(10)の接続不良のときにはコンデンサ(10)が充電されていないのでその電位は低電位であり、容量が小さいと充電がなく放電により電位が急速に低下する。接続が完全で容量が十分に高いと、放電による電位低下は極くゆるやかである。したがって、接続不良や容量不足のときには、スイッチング手段(12)がＯＮに戻るときのコンデンサ(10)の電位は低く、異常情報を保持手段(4/21)が保持する。適正なコンデンサ(10)が適正に接続してあると、コンデンサ(10)の電位は高く、正常情報を保持手段(4/21)が保持する。この構成は、比較的に低コストなハ−ドウェアで実現しうる。電源オン直後に一度、スイッチング手段(12)をＯＦＦにして異常／正常情報を保持手段(4/21)に保持した後は、電源オフになるまで、保持手段(4/21)の情報に基づいて、異常／正常対応の処置を、自動的に行なうことができる。
（３）更に、実装状態を検知する手段(11)の、実装状態が異常との検知に対応して、前記コントロ−ラ(93)に定期的にストアを行なわせるタイマ手段(4/19)；を備える(図1,図3/図7)。このストア周期を、不揮発性メモリ(9)の書き換え回数寿命および電源ＯＦＦ／ＯＮの想定頻度によって、あらかじめ適切な値に設定することにより、第１記憶手段(92)のデ−タの消失が少くしかも不揮発性メモリ(9)の寿命低下が少い、電源ＯＮ中の自動的ストアが実現する。
（４）更に、不揮発性メモリ(9)に対して、デ−タの書込み，読出しを行なうＣＰＵであって、実装状態を検知する手段(11)が、実装状態が異常と検知した場合は、不揮発性メモリ(9)に対してストアコマンドを定期的に発行して前記コントロ−ラ(93)に定期的にストアを行なわせるＣＰＵ(4)；を備える。不揮発性メモリ(9)に対して、デ−タ読み，書きのアクセスをするＣＰＵは、不揮発性メモリ(9)に通してアクセスの１つとしてストアコマンドを与えることができ、不揮発性メモリ(9)はストアコマンドに応答してストアを実行する。本実施態様では、これを利用して、実装状態が異常のとき該ＣＰＵ(4)によって、不揮発性メモリ(9)に定期的にストアを行なわせる。不揮発性メモリ(9)の書き換え回数寿命および電源ＯＦＦ／ＯＮの想定頻度によって、あらかじめ適切な周期を、ＣＰＵ(4)に、プログラム上設定しておくことにより、第１記憶手段(92)のデ−タの消失が少くしかも不揮発性メモリ(9)の寿命低下が少い、電源ＯＮ中の自動的ストアが、ソフトウェアにて実現する。
（５）更に、実装状態を検知する手段(11)の、実装状態が異常との検知に対応して、不揮発性メモリ(9)に対するアクセスを禁止する手段(22)；を備える(図10)。実装状態が異常のときには自動的に、不揮発性メモリ(9)に対するアクセスが不可となり、第１記憶手段(92)のデ−タの書替えがなく、ストアもないので、第２記憶手段９１のデ−タが破壊しない。
（６）更に、不揮発性メモリ(9)に対して、デ−タの書込み，読出しを行なうＣＰＵであって、実装状態を検知する手段(11)が、実装状態が異常と検知した場合は、自己の、不揮発性メモリ(9)に対するアクセスを禁止するＣＰＵ(4)；を備える(図12,図13)。不揮発性メモリ(9)に対して、デ−タ読み，書きのアクセスをするＣＰＵは、それ自身に、特定の処理を禁止する情報を設定することができる。本実施態様では、これを利用して、実装状態が異常のときＣＰＵ(4)が、それ自身の不揮発性メモリ(9)に対するアクセスを禁止する。実装状態が異常のときには自動的に、不揮発性メモリ(9)に対するアクセスが不可となり、第１記憶手段(92)のデ−タの書替えがなく、ストアもないので、第２記憶手段(91)のデ−タが破壊しない。
（７）更に、実装状態を検知する手段(11)の、実装状態が異常との検知を表わす情報を報知する手段；を備える(図3の8/図12の24)。オペレ−タあるいはサ−ビスマンはこの報知に従って、外付コンデンサ(10)のチェックを行ない、異常を修復できる。
（８）更に、不揮発性メモリ(9)に、画像プロセス条件，使用履歴デ−タおよびユ−ザ設定デ−タを書込むＣＰＵ(4)；を備え、該ＣＰＵ(4)は、電源オン直後に、実装状態を検知する手段(11)に、実装状態の検知を行なう信号(容量検出CAD)を与える、上記不揮発性メモリ装置(9)を用いる画像形成装置。
（９）不揮発性メモリ(9)に、画像プロセス条件，使用履歴デ−タおよびユ−ザ設定デ−タを書込むＣＰＵ(4)を有する画像形成装置であって、
ＣＰＵ(4)またはＣＰＵ(4)によって制御可能なデバイス(19)の出力ポート(ST/TST)を有し、該出力ポート(ST/TST)を不揮発性メモリ(9)の、ストア動作を開始させる外部入力(HTT)へ接続し、
検知手段(11)が、外付けコンデンサ(10)が正常に不揮発性メモリ(9)に実装されていないことを検知した場合は、出力ポート(ST/TST)を定期的にストア指示レベル(L)に変化させ、定期的にストア動作を行うことを特徴とする画像形成装置。
（１０）ＣＰＵ(4)が不揮発性メモリ(9)に、画像プロセス条件，使用履歴デ−タおよびユ−ザ設定デ−タを書込み、不揮発性メモリ(9)がＣＰＵ(4)のコマンド入力によってもストア動作を行う画像形成装置において、
検知手段(11)が、外付けコンデンサ(10)が正常に実装されていないことを検知した場合は、ＣＰＵ(4)が不揮発性メモリ(9)へのストアコマンドを定期的に発行し、定期的にストア動作を行うことを特徴とする画像形成装置。
（１１）ＣＰＵ(4)が不揮発性メモリ(9)に、画像プロセス条件，使用履歴デ−タおよびユ−ザ設定デ−タを書込み、不揮発性メモリ(9)がＣＰＵ(4)のコマンド入力によってもストア動作を行う画像形成装置において、
検知手段(11)が、外付けコンデンサ(10)が正常に実装されていないことを検知した場合は、ＣＰＵ(4)が不揮発性メモリ(9)へのアクセス禁止を設定することを特徴とする画像形成装置。
【００１５】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００１６】
【実施例】
−第１実施例−
図１に本発明の第１実施例を示す。この実施例は、デジタル複写機であり、原稿スキャナコントロ−ラ１６の制御に従って、図示を省略した原稿スキャナが読み取った画像信号が、メイン制御板３を経由して、書き込みコントロ−ラ１８に送られる。書き込みコントロ−ラ１８に送られた画像信号に従って、図示しない感光体上に静電潜像が形成され、作像プロセスコントロ−ラ１７による一連の電子写真プロセスによって、静電潜像の現像，用紙への転写，定着および排出が実行される。メイン制御板３上のＣＰＵ４は、ＲＯＭ７に格納された制御プログラムによって一連の動作を行う。その際、ＲＡＭ８はワークエリアとして、不揮発性メモリであるＮＶＲＡＭ９は前述のように各種重要情報の格納用として使用される。
【００１７】
図２に、ＮＶＲＡＭ９の給電系統と、外付コンデンサ１０の実装状態を検知するための容量検出回路１１の構成を示す。通常時ＯＮ状態となるような電子ＳＷ１２（常閉スイッチング素子）を、外付コンデンサ１０と、ＮＶＲＡＭ９のコンデンサ接続端子（Ｖcap）との間に設けている。
【００１８】
電源ＯＮになり、画像形成装置各部に所定電圧が立上った時点にリセット回路６の出力が立上り、この立上りに応答してＣＰＵ４がＲＯＭ７から初期化プログラムを読出して、初期化処理を実行する。この初期化が終了すると、ＣＰＵ４は電子ＳＷ１２を一時的にＯＦＦ（実装状態を検知）とする。画像形成装置各部に所定電圧が立上った時点に、電子ＳＷ１２はＯＮでコンデンサ１０の充電が始まる。初期化処理においてＣＰＵ４は電子ＳＷ１２をＯＮにする出力を出力ポ−トＴＴにセットするので、電子ＳＷ１２はＯＮを継続する。コンデンサ１０には電子ＳＷ１２経由で定電圧Ｖccが印加され、これによって電荷が充電され、コンデンサ１０は略Ｖccに充電される。この充電過程で、充電電圧がＶswを越えたときに、ＮＶＲＡＭ９がリコール動作を行う（図５参照）。
【００１９】
その後ＣＰＵ４が、出力ポートＴＴにより電源ＳＷ１２をＯＦＦし、コンデンサ１０の実装状態の検知を行う。
【００２０】
ところで、電源（Ｖcc＝＋５Ｖ）ＯＦＦ時のストア動作中の電圧は、このコンデンサ１０の電荷により保証される。また、ＮＶＲＡＭ９の内部についての詳細な説明は割愛するが、コンデンサ１０の電荷はストア動作のみに使用されるよう、ダイオード９４（図２）により、電源ライン（Ｖcc）への逆流は阻止される。
【００２１】
コンデンサ１０が正常に実装されていれば、すなわち、ＮＶＲＡＭ９のコンデンサ接続端子（Ｖcap)と機器ア−スＧＮＤの間の容量（キャパシタ１０）が、所定値以上であると、ＣＰＵ４が、出力ポートＴＴにより電源ＳＷ１２をＯＦＦにしている間の、コンデンサ１０の電位低下速度は遅く、ＦＥＴ１４はＯＮを継続し、抵抗１５の電位はＨ（略＋５Ｖ）を維持する。しかし、何らかの不具合によりコンデンサ１０が外れてしまったり、狙いの容量よりも小さかったり、系時劣化により容量が抜けてしまったりした場合は、電源ＳＷ１２をＯＦＦにしたときのＦＥＴ１４のベ−スの電位低下が速く、ＦＥＴ１４がＯＮからＯＦＦに転じ、抵抗１５の電位がＬ（機器ア−ス）に低下する。この抵抗１５の電位（Ｈ：正常／Ｌ：異常）を読取ることにより、コンデンサの実装状態の検知が完了する。
【００２２】
電源ＳＷ１２をＯＦＦにしてから所定時間ｔｐ（正常／異常判定のためのしきい値）が経過したときに抵抗１５の電位を読取り、電源ＳＷ１２をＯＮし、通常状態とする。なお、電源ＯＦＦ時は、電子ＳＷ１２のＯＮ／ＯＦＦ状態によらず、ダイオード１３経由でＶcapにコンデンサ１０の電荷が供給されるので、コンデンサ１０の接続が適正であるときには、リコ−ルおよびストアが可能である。すなわち、電圧Ｖccの印加によってコンデンサ１０が充電されて、コンデンサ１０の電位（充電電圧）がＶswを越えたときに、ＮＶＲＡＭ９のコントロ−ラ９３が、第２記憶手段であるＥＥＰＲＯＭ９１の記憶デ−タを第１記憶手段であるＳＲＡＭ９２に書込む（リコール）。その後、電圧Ｖccの印加が継続し、オペレ−タの入力および画像形成を繰返している間に、ＮＶＲＡＭ９宛てデ−タの入力又は変更があると、ＳＲＭ９２のデ−タが書替えられる。その後電源ＯＦＦになってＶccが消えるとき、コンデンサ１０への給電が停止するのでその電位が低下を始め、Ｖsw以下に下ったときに、ＮＶＲＡＭ９のコントロ−ラ９３が、ＳＲＡＭ９２の記憶デ−タをＥＥＰＲＯＭ９１に書込む（ストア）。図５に、以上に説明した、コンデンサ１０の電位の変化と、ＮＶＲＡＭ９のコントロ−ラ９３の動作を示す。
【００２３】
図３に、図１に示すＣＰＵ４の、電源オン直後の初期化の直後に実行する「容量検出」ＣＡＤ、すなわちコンデンサの実装状態の検知、の内容を示す。初期化を終えるとＣＰＵ４は、時間ｔｄの経過を待つ（ステップ１）。時間ｔｄが経過するとＣＰＵ４は、電子ＳＷ１２をオフにして経過時間Ｔｍの計測を開始して（ステップ２，３）、時間ｔｐが経過するのを待つ（ステップ４）。この時間ｔｐは、コンデンサ１０の容量（キャパシタ）が異常に低い場合には、電子ＳＷ１２がＯＦＦになってからその電位が低電位に低下する時間であり、ｔｐ値は設定値である。コンデンサ１０が接続不良又は過少容量の場合には、ｔｐが経過したとき、あるいはその直前から、コンデンサ１０（が接続される＋端子）の電位は低電位であり、これによりＦＥＴ１４がオフ（高インピ−ダンス）であり、抵抗１５の電位はＬ（機器ア−ス）である。このＬは、コンデンサ１０の接続状態が悪いことを意味する。容量が十分にあるコンデンサ１０が適正に接続されているときには、ｔｐの間のその電位低下は少く、ｔｐが経過したときもＦＥＴ１４はオン（低インピ−ダンス）を継続し、これにより抵抗１５の電位はＨ（略＋５Ｖ）である。このＨは、コンデンサ１０の接続状態が良好であることを意味する。
【００２４】
ＣＰＵ４は、時間ｔｐが経過したときに、抵抗１５の電位（Ｈ：正常／Ｌ：異常）を読込む（ステップ５）。そして、それがＨであると、電子ＳＷ１２をオンに戻し（ステップ１１）、「容量検出」ＣＡＤを終了する。読込んだ電位がＬであったときには、ＣＰＵ４は、レジスタＦＡcaに、コンデンサ接続異常を示す「１」を書込み（ステップ７）、操作表示ボ−ドの液晶ディスプレイに「ＮＶＲＡＭハ−ドウェア異常」を表示し（ステップ８）、割込タイマＴca(Ｔca時限のソフトウェアタイマ）をスタートして（ステップ９）、タイマＴca割込みを許可し(ステップ１０）、電子ＳＷ１２をオンに戻し（ステップ１１）、「容量検出」ＣＡＤを終了する。
【００２５】
ＣＰＵ４は、タイマＴca割込みを許可した状態では、タイマＴcaがタイムオーバする毎に、図４に示す「タイマＴca割込み」ＩＴcaを実行する。すなわち、タイマＴcaがタイムオーバすると、「タイマＴca割込み」ＩＴcaに進みそこでまず、タイマＴcaを再スタートし（ステップ２１）、出力ポ−トＳＴにＬをセットする（ステップ２２）。すなわちＮＶＲＡＭ９のハ−ドストア端子ＨＴＴに、ストアを行なわせるＬを出力する。そして時間ｔｔが経過するのを待ち（ステップ２３，２４）、ｔｔが経過すると出力ポ−トＳＴをＨに戻す（２５）。そして、この割込み処理に入る直前に実行していた処理に戻る。時間ｔｔは、ＮＶＲＡＭ９のハ−ドストア端子ＨＴＴにＬを与えてストアを起動し完了させるに要する時間より少し長い設定値である。
【００２６】
図６に、コンデンサ１０の接続状態が悪く、上述のように、タイマＴca割込みを許可したときの、ポ−トＳＴの出力（ＮＶＲＡＭ９のハ−ドストア端子ＨＴＴの入力）と、ＮＶＲＡＭ９の動作との関係を示す。ＣＰＵ４が、タイマＴca割込みを許可した後、電源オフになるまで、ＣＰＵ４が、ハ−ドストア端子ＨＴＴを利用して、ＮＶＲＡＭ９に、Ｔca周期でストアを行なわせる。Ｔcaは、ＮＶＲＡＭ９の書き換え回数寿命および電源ＯＦＦ／ＯＮの想定頻度によって、ＮＶＲＡＭ９のＳＲＡＭ９２のデ−タの消失を可及的に避けしかもストア回数は可及的に下げるとの視点で、あらかじめ適切な値に設定されたものである。
【００２７】
−第１実施例のー変形例−
図１に示すように、ＣＰＵ４は、ＮＶＲＡＭ９にアクセスするシステム構成であり、ＮＶＲＡＭ９の初期化（デ−タクリア），ＮＶＲＡＭ９へのデ−タの書込み，ＮＶＲＡＭ９からのデ−タの読出し、ならびに、ＮＶＲＡＭ９のストア（ＳＲＡＭ９２のデ−タをＥＥＰＲＯＭ９１に書込む）等を、アクセスコマンドを用いて行なうことができる。上述の第１実施例では、コンデンサ１０の接続異常を検知したときには、ＮＶＲＡＭ９のハ−ドストア端子ＨＴＴを利用して定周期ＴcaでＮＶＲＡＭ９にストア動作を行なわせるが、本変形例では、ハ−ドストア端子ＨＴＴを用いずに、アクセスコマンドを用いて、すなわちストアコマンドを与えることにより、ＣＰＵ４はＮＶＲＡＭ９に定周期Ｔcaでストア動作を行なわせる。
【００２８】
−第２実施例−
図７の（ａ）に、第２実施例の概要を示す。外付コンデンサ１０の接続異常のときには第１実施例のＣＰＵ４は、直接にＮＶＲＡＭ９にストア動作を行なわせるが、第２実施例は、タイマ１９を備えて、このタイマ１９でＮＶＲＡＭ９にストア動作を行なわせる。図７に、タイマ１９の入，出力信号を示す。第２実施例のＣＰＵ４は、第１実施例と同様に、「容量検出」ＣＡＤを行なうが、接続異常を検知すると、タイマ１９を動作させる。すなわち、タイマ１９に与えているイネ−ブル信号レベルを、ディスエ−ブル（非動作）指示のＨからイネ−ブル（動作）指示のＬに切換える。タイマ１９は、動作指示（Ｌ）がある間、定周期Ｔcaで、ストア指示パルス（Ｌ）を、ＮＶＲＡＭ９のハ−ドストア端子ＨＴＴに与える。これにより、ＮＶＲＡＭ９が周期Ｔcaでストア動作を行なう。
【００２９】
−第３実施例−
図８に、容量検出回路の他の１実施例を示し、その入，出力信号を図９に示す。この実施例の容量検出回路１１Ａは、図２に示した第１実施例の容量検出回路１１に、ワンショットパルス発生器２０およびＤフリップフロップ（以下ＤＦＦと称す）を付加したものである。ワンショットパルス発生器２０は、リセット回路６（図１）からのリセット信号ＲＥＳＥＴの立上りでトリガ−されて時限値Ｔｄの時限動作を開始し、Ｔｄが経過すると設定幅のＬパルス（ONE SHOT PULSE）を、電子ＳＷ１２およびＤＦＦ２１に出力する。電子ＳＷ１２は、該Ｌパルス幅の間ＯＦＦとなり、ＤＦＦ２１は、該Ｌパルスの終点すなわちパルス発生器２０の出力信号のＬからＨへの立上り点で、抵抗１５の電位（Ｈ：正常／Ｌ：異常）を取込む。すなわちラッチし、Ｑ出力端に、該電位を継続して出力する。したがって、ワンショットパルス発生器２０が、リセット信号に応答して１パルス（Ｌ）の ONE SHOT PULSE を出力した後は、適正なコンデンサ１０がＮＶＲＡＭ９に適正に接続されているとＤＦＦ２１のＱ出力は、正常を表わすＨとなるが、ＮＶＲＡＭ９に適正なコンデンサが接続されていなかったときには、異常を表わすＬに留まる。この検知信号（Ｑ出力）が、図１０に示すＮＶＲＡＭアクセス制御部２２に与えられる。
【００３０】
図１０は、図８に示す容量検出回路１１Ａを装備したメイン制御板３Ａを示す。このメイン制御板３Ａは、図１に示すメイン制御板３に代えて、画像形成装置１００に組込まれているものである。なお、図１０においては、外付コンデンサ１０の図示は省略しているが、メイン制御板３Ａ上においても、外付コンデンサ１０が、図８に示す態様で、ＮＶＲＡＭ９と容量検出回路１１Ａに接続されている。
【００３１】
メイン制御板３Ａ上のＣＰＵ４は、ＮＶＲＡＭチップセレクト信号（ＮＶＲＡＭをアクセス先に指定する信号）ＣＳＮＶＲＡＭ（Ｌアクティブ：ＬレベルがＮＶＲＡＭ指定を意味する）をＮＶＲＡＭ９に与えるが、この信号ラインにＮＶＲＡＭアクセス制御部２２が介挿されている。ＮＶＲＡＭアクセス制御部２２にはナンドゲ−ト２３があり、チップセレクト信号ＣＳＮＶＲＡＭの反転信号と、容量検出回路１１ＡのＤＦＦ２１のＱ出力との論理積、の反転信号が、ＮＶＲＡＭ９のチップセレクト入力端に加わる。
【００３２】
これにより、ＮＶＲＡＭ９に対するコンデンサ１０の接続が適正（接続良＆容量高）であるときには、容量検出回路１１Ａが正常を表わすＨをナンドゲ−ト２３に与えるので、ナンドゲ−ト２３の出力すなわちＮＶＲＡＭ９に対するチップセレクト信号は、ＣＰＵ４が与えるチップセレクト信号と同一レベルとなり、ＣＰＵ４はアクセスコマンドによって、ＮＶＲＡＭ９の初期化（デ−タ消去），リコール，書込み，読出しおよびストアを行なうことができる。
【００３３】
しかし、ＮＶＲＡＭ９に対するコンデンサ１０の接続が不良（接続不良又は容量低）のときは、容量検出回路１１Ａが異常を表わすＬをナンドゲ−ト２３に与えるので、ナンドゲ−ト２３の出力すなわちＮＶＲＡＭ９に対するチップセレクト信号は、ＣＰＵ４が与えるチップセレクト信号がＮＶＲＡＭ９を指定（アクセス）するＬであるか、ディスエ−ブル指示（非指定＝非アクセス指定）のＨであるかに無関係に、ディスエ−ブル指示のＨに拘束される。これにより、ＣＰＵ４はＮＶＲＡＭ９に対して、アクセス（初期化，リコ−ル，書込み，読出しおよびストア）をすることができない。したがって、ＮＶＲＡＭ９のＥＥＰＲＯＭ９１のデ−タに変更を生じない。ストア動作の不完全実施が未然に防止される。
【００３４】
−第４実施例−
図１１に、容量検出回路のもう１つの実施例を示す。この実施例の容量検出回路１１Ｂは、図８に示した容量検出回路１１Ａから、ワンショットパルス発生器２０を省略し、ＣＰＵ４から、電子ＳＷ１２をＯＦＦにするパルスを与え、検知信号をＣＰＵ４に与えるようにしたものである。
【００３５】
図１２は、図１１に示す容量検出回路１１Ｂを装備したメイン制御板３Ｂを示す。このメイン制御板３Ｂも、図１に示すメイン制御板３に代えて、画像形成装置１００に組込まれているものである。なお、図１２においても、外付コンデンサ１０の図示は省略しているが、メイン制御板３Ｂ上においても、外付コンデンサ１０が、図１１に示す態様で、ＮＶＲＡＭ９と容量検出回路１１Ｂに接続されている。
【００３６】
図１３に、図１２に示すＣＰＵ４の、電源オン直後の初期化の直後に実行する「容量検出」ＣＡＤ、すなわちコンデンサの実装状態の検知、の内容を示す。初期化を終えるとＣＰＵ４は、時間ｔｄの経過を待つ（ステップ１）。時間ｔｄが経過するとＣＰＵ４は、その出力ポ−トＴＴを高レベルＨから低レベルＬに切換えて電子ＳＷ１２をオフにして経過時間Ｔｍの計測を開始して（ステップ２，３）、時間ｔｐが経過するのを待つ（ステップ４）。時間ｔｐが経過すると、出力ポ−トＴＴをＨに戻して電子ＳＷ１２をオンに戻す（ステップ５Ａ）。以上により、ＣＰＵ４の出力ポ−トＴＴから、ｔｐの間Ｌのパルス（Ｌパルス）が、電子ＳＷ１２およびＤＦＦ２１に与えられる。ＤＦＦ２１は、該Ｌパルスの終点すなわちＬからＨへの立上り点で、抵抗１５の電位（Ｈ：正常／Ｌ：異常）を取込む。すなわちラッチし、Ｑ出力端に、該電位を継続して出力する。
【００３７】
該Ｑ出力は、異常表示器２４およびＣＰＵ４に与えられる。異常表示器２４は、Ｑ出力がＬ（異常）であると、インバ−タ２５でＨを出力して、異常表示用の発光素子２６を点灯させる。
【００３８】
ＣＰＵ４は、該Ｑ出力を参照して（ステップ６Ａ）、それがＬ（異常）であると、自身のレジスタにＮＶＲＡＭアクセス禁止フラグを立てる。すなわち禁止情報を書込む（ステップ８Ａ）。Ｑ出力がＨ（正常）であったときには、該禁止フラグを降ろす。すなわち禁止情報の書込みに宛てたレジスタをクリアする（７Ａ）。その後、電源オフになるまでＣＰＵ４は、ＮＶＲＡＭ９にアクセスするステージ（タイミング）では、該禁止フラグの有無を参照し、禁止フラグがあるとＮＶＲＡＭ９に対する実際のアクセスを保留し、禁止フラグが無いときのみ、実際にアクセスする。したがって、ＤＦＦ２１が異常を示すＬ（Ｑ出力）を保持（ラッチ）している間、ＣＰＵ４は自己の、ＮＶＲＡＭ９へのアクセスを禁止し、ＮＶＲＡＭ９のデ−タ書換えやストアを行なわない。ストア動作の不完全実施が未然に防止される。
【００３９】
なお、この第４実施例では、ＣＰＵ４が、禁止フラグの有無を参照してとＮＶＲＡＭ９に実際にアクセスするか否かを、プログラムに従って定めるので、例えば、ＥＥＰＲＯＭ９１へのデ−タ書込み（ストア）のみを実行せず、リコ−ルならびにＳＲＡＭ９２に対するデ−タの読み書きは実行するように定めておくことにより、ＳＲＡＭ９２の機能を利用できる態様も実現でき、プログラムによる柔軟な対応が可能となる。
【図面の簡単な説明】
【図１】  本発明の第１実施例の電気系統の概要を示すブロック図である。
【図２】  図１に示す容量検出回路１１とＮＶＲＡＭ９の給電線との接続を示す電気回路図である。
【図３】  図１に示すＣＰＵ４の機能「容量検出」ＣＡＤの内容を示すフローチャートである。
【図４】  図１に示すＣＰＵ４の機能「タイマＴca割込」ＩＴcaの内容を示すフローチャートである。
【図５】  図１に示すＮＶＲＡＭ９の、コンデンサ１０の電圧変化に応じた動作を示すタイムチャートである。
【図６】  図１に示すＣＰＵ４の、コンデンサ１０の接続状態が異常のときの、ＮＶＲＡＭ９をストア動作させるタイミングを示すタイムチャ−トである。
【図７】  （ａ）は、本発明の第２実施例の構成の主要部の概要を示すブロック図、（ｂ）はコンデンサ１０の接続状態が異常のときの、タイマ１９がＮＶＲＡＭ９をストア動作させるタイミングを示すタイムチャートである。
【図８】  本発明の第３実施例が用いる容量検出回路１１Ａの構成を示すブロック図である。
【図９】  図８に示す容量検出回路１１Ａの入，出力信号を示すタイムチャートである。
【図１０】  図８に示す容量検出回路１１Ａを用いる、本発明の第３実施例の構成の主要部を示すブロック図である。
【図１１】  本発明の第４実施例が用いる容量検出回路１１Ｂの構成を示すブロック図である。
【図１２】  図１１に示す容量検出回路１１Ｂを用いる、本発明の第４実施例の構成の主要部を示すブロック図である。
【図１３】  図１２に示すＣＰＵ４の機能「容量検出」ＣＡＤの内容を示すフローチャートである。
【符号の説明】
５：クロック発振器  ６：リセット回路
１４：ＦＥＴ        ２１：Ｄフリップフロップ
２３：ナンドゲ−ト  ２４：異常表示器
２５：インバ−タ    ２６：発光素子