(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１導電型のウェル内にエンハンスメント型ラテラルＭＯＳＦＥＴとデプレッション型ラテラルＭＯＳＦＥＴを有する半導体装置において、前記エンハンスメント型ラテラルＭＯＳＦＥＴのチャネル部における前記ウェルの主面は前記半導体基板の表面に等しく、前記デプレッション型ラテラルＭＯＳＦＥＴのチャネル部における前記ウェルの主面は前記半導体基板の表面よりも凹んだ面に形成されていることを特徴とする半導体装置。
【請求項２】
前記凹んだ面の領域の前記ウェル内に前記デプレッション型ラテラルＭＯＳＦＥＴのしきい値調整用の第２導電型の不純物拡散層が形成されるとともに、前記凹んだ面上にゲート絶縁膜及びゲート電極が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に第１導電型のウェルを形成する工程と、前記ウェル内にエンハンスメント型ラテラルＭＯＳＦＥＴとデプレッション型ラテラルＭＯＳＦＥＴを形成する工程を含む半導体装置の製造方法であって、前記ウェルの前記デプレッション型ラテラルＭＯＳＦＥＴの形成領域にしきい値電圧調整用の第２導電型の不純物拡散層を形成する工程と、前記第２導電型の不純物拡散層の表面を酸化して酸化膜を形成し、前記ウェルと前記不純物拡散層とで形成されるｐｎ接合深さを浅くさせる工程と、前記酸化膜を除去して前記第２導電型の不純物拡散層の表面を前記ウェルの表面よりも凹んだ面にする工程とを含み、前記エンハンスメント型ラテラルＭＯＳＦＥＴは前記ウェルの凹んでいない領域に形成し、前記デプレッション型ラテラルＭＯＳＦＥＴは前記凹んだ面に形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記ウェル形成用の不純物と、前記しきい値電圧調整用の不純物をそれぞれ半導体基板にイオン注入し、その後、熱処理により、前記各不純物を活性化して前記ウェル及び前記不純物拡散層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記不純物拡散層の表面の酸化膜は、厚さ５０００Ａ（オングストローム）以上の膜厚に形成するウエット酸化法により形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記不純物拡散層の表面の酸化膜は、前記半導体基板上に形成するフィールド酸化膜の形成工程と同時に行うことを特徴とする請求項３ないし５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記ウェルの形成用の不純物が硼素、前記しきい値電圧調整用の不純物が砒素であることを特徴とする請求項３ないし６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に形成された同一ウェル内にエンハンスメント型ラテラルＭＯＳＦＥＴとデプレッション型ラテラルＭＯＳＦＥＴを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置として、半導体基板上に形成された縦型ＭＯＳＦＥＴと、当該半導体基板に形成されたウェル内に形成されたデプレッション型ラテラルＭＯＳＦＥＴとを備える半導体装置がある。例えば、特許第２０７７１５５号公報や特開平１０−２３３５０６号公報に記載されている。この種の半導体装置について、図面を参照して説明する。図６〜図８は、この種の半導体装置の従来の製造方法を工程純に示すチップ断面図である。先ず、図６（ａ）に示すように、高不純物濃度のＮ＋ 型半導体基板２２上に、低不純物濃度のＮ− 型エピタキシャル層２３を形成し、前記Ｎ− 型エピタキシャル層２３上に酸化膜２４を形成する。次いで、周知のリソグラフィ技術を用い、Ｐウェルの形成したい部分の酸化膜３を除去する。
【０００３】
次いで、図６（ｂ）に示すように、前記酸化膜２４をマスクにして、前記Ｎ−型エピタキシャル層２３にＰ型不純物として硼素をイオン注入する。そして、熱処理を行うと、Ｐウェル２５が形成される。その後、前記酸化膜２４を除去し、図示は省略するが選択的なマスクを用いた選択的なウェット酸化技術により、図６（ｃ）に示すように、前記Ｎ− 型エピタキシャル層２３の表面に選択的に酸化膜２６を形成する。この酸化膜２６は、寄生ＭＯＳＦＥＴの動作抑制をさせる為に、通常形成されているものであり、フィールド酸化膜と呼ばれているものである。続いて、図６（ｄ）に示すように、デプレッション型ラテラルＭＯＳＦＥＴを形成する前記Ｐウェル２５の一部領域を開口したフォトレジスト２７を形成し、前記フォトレジスト２７をマスクにして、Ｎ型不純物として砒素又は燐をイオン注入する。この硼素又は燐はデプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧調整用の不純物である。これにより、前記Ｐウェル２５内にデプレッション型ラテラルＭＯＳＦＥＴのチャネル領域となるＮ型領域２８が形成される。
【０００４】
その後、図７（ａ）に示すように、前記フォトレジスト２７を除去し、表面を酸化処理してゲート酸化膜２９ａ，２９ｂ，２９ｃを形成する。さらに、前記ゲート酸化膜２９ａ，２９ｂ，２９ｃ上に、Ｎ型不純物が拡散されたポリシリコンからなるゲート電極３０ａ，３０ｂ，３０ｃを形成する。ここで、ゲート電極３０ａがデプレッション型ラテラルＭＯＳＦＥＴのゲートであり、ゲート電極３０ｂがエンハンスメント型ラテラルＭＯＳＦＥＴのゲートであり、ゲート電極３０ｃが縦型ＭＯＳＦＥＴのゲートである。続いて、図７（ｂ）に示すように、前記Ｐウェル２５を覆うフォトレジスト３１を形成し、当該フォトレジスト３１とゲート電極３０ｃをマスクにして、Ｐ型不純物として硼素をイオン注入する。そして、前記フォトレジスト３１を除去した後、熱処理を行い、図７（ｃ）に示すように、前記ゲート電極３０ｃ間にＰ型領域３２を形成する。このＰ型領域３２は、縦型ＭＯＳＦＥＴのボディ領域になる。
【０００５】
続いて、図７（ｄ）に示すように、前記Ｐウェル２５及びゲート電極３０ｃを覆い、前記Ｐ型領域３２の中央領域のみを開口したフォトレジスト３３を形成し、当該フォトレジスト３３をマスクにして、Ｐ型不純物として硼素を高濃度にイオン注入する。そして、前記フォトレジスト３３を除去した後、熱処理を行い、前記Ｐ型領域３２内に高濃度のＰ＋ 型領域３４を形成する。このＰ＋ 型領域３４は、縦型ＭＯＳＦＥＴの寄生バイポーラトランジスタの動作を抑制させるものである。さらに、前記Ｐ＋ 型領域３４上に選択的にフォトレジスト３５を形成し、前記フォトレジスト３５及びゲート電極３０ａ，３０ｂ，３０ｃ及び前記酸化膜２６をマスクにして、Ｎ型不純物として砒素をイオン注入する。そして、前記フォトレジスト３５を除去後、熱処理を行い、図８（ａ）に示すように、Ｎ＋型領域３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅを形成する。ここで、Ｎ＋ 型領域３６ａとＮ＋ 型領域３６ｂは、デプレッション型ラテラルＭＯＳＦＥＴのドレインとソースになる。Ｎ＋ 型領域３６ｃとＮ＋ 型領域３６ｄは、エンハンスメント型ラテラルＭＯＳＦＥＴのドレインとソースになる。Ｎ＋ 型領域３６ｅは、縦型ＭＯＳＦＥＴのソースになる。次いで、全面に層間絶縁膜３７を形成し、その上にコンタクト領域を開口したフォトレジスト３８を形成し、当該フォトレジスト３８をマスクにし、ドレイン及びソース領域上の層間絶縁膜３７をエッチングする。
【０００６】
しかる上で、図８（ｂ）に示すように、前記フォトレジスト３８を除去後、全面にアルミ電極３９を形成する。そして、前記アルミ電極３９上に選択的にフォトレジスト４０を形成し、このフォトレジスト４０をマスクにして、前記アルミ電極３９をエッチングし、図８（ｃ）に示すように、個々のアルミ電極３９ａ，３９ｂ，３９ｃ，３９ｄ，３９ｅを形成する。その後、前記フォトレジスト４０を除去し、また前記半導体基板２２の裏面に裏面電極４１を形成する。ここで、アルミ電極３９ａとアルミ電極３９ｂは、デプレッション型ラテラルＭＯＳＦＥＴのドレイン電極とソース電極になる。また、アルミ電極３９ｃとアルミ電極３９ｄは、エンハンスメント型ラテラルＭＯＳＦＥＴのドレイン電極とソース電極になる。アルミ電極３９ｅは、縦型ＭＯＳＦＥＴのソース電極になる。裏面電極４１は、縦型ＭＯＳＦＥＴのドレイン電極になる。
【０００７】
【発明が解決しようとする課題】
以上説明した製造方法によって形成される従来の半導体装置は、ＮチャネルＭＯＳＦＥＴ又はＰチャネルＭＯＳＦＥＴだけで回路を構成しなければならないという制約があるものの、縦型ＭＯＳＦＥＴの製造工程に対して、若干の工程を追加するだけで製造すること出来るので、製造コストを低く出来るというメリットを有している。しかしながら、このような従来の半導体装置では、デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧のばらつきが大きく、回路設計がし難いという問題点がある。このしきい値電圧のばらつきが回路動作上許容できない場合には、しきい値電圧が大きく外れたものは特性不良になり、選別歩留まりが悪化するという問題点がある。
【０００８】
ここで、従来のデプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧のばらつきが大きくなる理由を説明する。例えば、エンハンスメント型ラテラルＭＯＳＦＥＴのしきい値電圧を１Ｖ、デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧を−１Ｖとした場合、Ｐウェル２５の表面濃度は、約１Ｅ１６〜１Ｅ１７ｃｍ-3であり、Ｎ型領域２８の表面濃度は、Ｎ型領域２８とＰウェル２５で形成されるｐｎ接合の深さ等によって変わるが、約１Ｅ１３〜１Ｅ１５ｃｍ-3になる。仮に、Ｐウェル２５の表面濃度を１Ｅ１６ｃｍ-3、Ｎ型領域２８の表面濃度１Ｅ１３ｃｍ-3とすると、Ｐウェル２５の表面の硼素不純物濃度を１Ｅ１６ｃｍ-3とし、Ｎ型領域表面の砒素又は燐の不純物濃度を１．００１Ｅ１６ｃｍ-3としなければならなくなる。すなわち、Ｎ型領域２８の濃度（１Ｅ１３ｃｍ-3）は、砒素濃度（１．００１Ｅ１６ｃｍ-3）−Ｐウェルの硼素濃度（１Ｅ１６ｃｍ-3）となる。この場合、硼素濃度が１％ばらついて、例えば１．００２Ｅ１６ｃｍ-3になると、Ｎ型領域２８の濃度は２Ｅ１３ｃｍ-3（すなわち１．００２Ｅ１６−１Ｅ１６ｃｍ-3＝０．００２Ｅ１６ｃｍ-3＝２Ｅ１３ｃｍ-3）となり、もとの１Ｅ１３ｃｍ-3に比較して１００％ばらつくことになる。
【０００９】
しきい値電圧は、ほぼ濃度の対数と比例している為、デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧は、エンハンスメント型ラテラルＭＯＳＦＥＴのしきい値電圧に比べて、大幅にばらつくことになる。ｐｎ接合部から発生する空乏層がゲート酸化膜２９まで到達し、これ以上延びることが出来なくなってしまう程度までｐｎ接合を浅くすれば、ｐｎ接合部分の電荷中和が空乏層だけでは成立しなくなり、ゲート電極３０ａに正電荷が印加された状態で電荷中和が成立するようになる。この正電荷を蓄える電圧分だけ、デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧が正側にシフトする。したがって、同一しきい値電圧に設定しようとした場合、ｐｎ接合が浅い程Ｎ型領域の濃度が高くなり、しきい値電圧がばらつきにくくなる。しかしながら、前記した従来の製造方法においては、Ｎ型領域２８の形成後に、縦型ＭＯＳＦＥＴのＰ型領域３２とＰ＋ 型領域３４を形成する為の熱処理があり、この熱処理量は、１１４０℃，数十分程度の比較的大きなものであるため、Ｎ型領域２８が深く拡散されてしまい、ｐｎ接合を浅くするのが困難であり、前記したようなしきい値電圧のばらつきを抑制することが難しいという問題が生じている。
【００１０】
本発明の主な目的は、同一ウェル内に形成されたエンハンスメント型ラテラルＭＯＳＦＥＴとデプレッション型ラテラルＭＯＳＦＥＴを有する半導体装置において、当該デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧ばらつきの小さい半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、半導体基板に設けられた第１導電型のウェル内にエンハンスメント型ラテラルＭＯＳＦＥＴとデプレッション型ラテラルＭＯＳＦＥＴを有する半導体装置において、エンハンスメント型ラテラルＭＯＳＦＥＴのチャネル部におけるウェルの主面は半導体基板の表面に等しく、デプレッション型ラテラルＭＯＳＦＥＴのチャネル部におけるウェルの主面は半導体基板の表面よりも凹んだ面に形成されていることを特徴とする。ここで、前記凹んだ面の領域の前記ウェル内に前記デプレッション型ラテラルＭＯＳＦＥＴのしきい値調整用の第２導電型の不純物拡散層が形成されるとともに、前記凹んだ面上にゲート絶縁膜及びゲート電極が形成されていることを特徴とする。
【００１２】
また、本発明は、半導体基板に第１導電型のウェルを形成する工程と、前記ウェル内にデプレッション型ラテラルＭＯＳＦＥＴを形成する工程を含む半導体装置の製造方法であって、前記ウェルの前記デプレッション型ラテラルＭＯＳＦＥＴの形成領域にしきい値電圧調整用の第２導電型の不純物拡散層を形成する工程と、前記第２導電型の不純物拡散層の表面を酸化して酸化膜を形成し、前記ウェルと前記不純物拡散層とで形成されるｐｎ接合深さを浅くさせる工程と、前記酸化膜を除去して第２導電型の不純物拡散層の表面をウェルの表面よりも凹んだ面にする工程とを含み、エンハンスメント型ラテラルＭＯＳＦＥＴはウェルの凹んでいない領域に形成し、デプレッション型ラテラルＭＯＳＦＥＴは凹んだ面に形成することを特徴とする。
【００１３】
本発明によれば、ウェル及びしきい値電圧調整の不純物拡散層を形成した後に、当該不純物拡散層のウェル表面に酸化膜を形成することにより、酸化膜に接するウェル表面の不純物濃度が低下し、かつ当該ウェルと不純物拡散層とで形成されるｐｎ接合の深さが浅くなる。これにより、デプレッション型ラテラルＭＯＳＦＥＴは、ゲート絶縁膜が形成される領域の表面が半導体基板の他の領域の表面よりも凹んだ状態のＭＯＳＦＥＴとして形成されることになり、また同時に、デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧のばらつきが低減されることになる。
【００１４】
【発明の実施の形態】
次に、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。図１は、本発明の一実施形態としての半導体装置を製造工程純に示すチップ断面図である。先ず、図１（ａ）に示すように、シリコン等の高不純物濃度のＮ＋ 型半導体基板１上に、低不純物濃度のＮ− 型エピタキシャル層２を形成する。また、前記Ｎ− 型エピタキシャル層２上に酸化膜３を形成し、周知のリソグラフィ技術を用い、後述するＰウェル５の形成したい部分の酸化膜３を除去する。そして、前記酸化膜３をマスクにして、前記Ｎ− 型エピタキシャル層２に対し注入量１．５Ｅ１３ｃｍ-2でＰ型不純物として硼素をイオン注入する。続いて、図１（ｂ）に示すように、リソグラフィ技術を用いて、前記酸化膜３を覆い、デプレッション型ラテラルＭＯＳＦＥＴを形成する領域を開口したフォトレジスト４を形成する。そして、前記フォトレジスト４をマスクにして、前記Ｎ− 型エピタキシャル層２に対し注入量６．０Ｅ１２ｃｍ-2でＮ型不純物として砒素をイオン注入する。この砒素はデプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧調整用不純物である。しかる後、前記フォトレジスト４を除去し、１１４０℃，２４０分の熱処理を行うと、図１（ｃ）に示すように、Ｐウェル５とデプレッション型ラテラルＭＯＳＦＥＴのチャネル部になるＮ型領域６が形成される。
【００１５】
その後、前記酸化膜３を除去し、図１（ｄ）に示すように、１０００℃の選択ウェット酸化技術により基板の表面に酸化膜７ａと酸化膜７ｂを同時形成する。前記酸化膜７ａ，７ｂの膜厚は、１μｍである。前記酸化膜７ａは、寄生ＭＯＳＦＥＴの動作抑制をさせる為に、通常形成されているものであり、フィールド酸化膜と呼ばれているものである。また、酸化膜７ｂは本発明において特徴とされるものであり、前記Ｎ型領域６の表面を覆うように形成される。この結果、前記酸化膜７ｂは前記Ｎ型領域６の厚さ方向の表面側を酸化し、酸化時の偏析や酸化自体による酸化膜と半導体界面位置が移動するとによって、Ｎ型領域６の実質的な深さを浅くし、Ｎ型領域６とＰウェル５とで構成されるｐｎ接合が浅くなる。また、酸化膜７ｂに接する部分の硼素の不純物濃度は、酸化時の偏析によって薄くなっているので、後工程の熱処理後においても前記ｐｎ接合深さは、あまり深くならない。
【００１６】
続いて、図１（ｅ）に示すように、前記酸化膜７ｂを開口したフォトレジスト８を形成する。そして、前記フォトレジスト８をマスクにして、前記酸化膜７ｂのみを除去する。その後、図２（ａ）に示すように、前記フォトレジスト７を除去し、厚さ３００Ａ（オングストローム）のゲート酸化膜９ａ，９ｂ，９ｃを形成し、さらに前記ゲート酸化膜９ａ，９ｂ，９ｃ上に、Ｎ型不純物に拡散されたポリシリコンからなるゲート電極１０ａ，１０ｂ，１０ｃを形成する。ここで、ゲート電極１０ａはデプレッション型ラテラルＭＯＳＦＥＴのゲートであり、ゲート電極１０ｂはエンハンスメント型ラテラルＭＯＳＦＥＴのゲートであり、ゲート電極１０ｃは縦型ＭＯＳＦＥＴのゲートである。次いで、図２（ｂ）に示すように、前記Ｐウェル５の領域を覆うフォトレジスト１１を形成し、前記フォトレジスト１１とゲート電極１０ｃをマスクにして、Ｐ型不純物としての硼素をイオン注入する。そして、図２（ｃ）に示すように、前記フォトレジスト１１を除去した後、１１４０℃，数十分の熱処理を行い、Ｐ型領域１２を形成する。このＰ型領域１２は、縦型ＭＯＳＦＥＴのボディ領域になる。次いで、前記Ｐ型領域１２の中央領域を開口したフォトレジスト１３を形成し、前記フォトレジスト１３をマスクにして、Ｐ型不純物としての硼素をイオン注入する。
【００１７】
そして、図２（ｄ）に示すように、前記フォトレジスト１３を除去した後、１０００℃，数十分の熱処理を行い、Ｐ＋ 型領域１４を形成する。このＰ＋ 型領域１４は、縦型ＭＯＳＦＥＴの寄生バイポーラトランジスタの動作を抑制させるものである。次いで、前記Ｐ＋ 領域１４上にフォトレジスト１５を形成し、前記フォトレジスト１５及びゲート電極１０ａ，１０ｂ，１０ｃ及び酸化膜７ａをマスクにして、Ｎ型不純物としての砒素をイオン注入する。次いで、図３（ａ）に示すように、前記フォトレジスト１５を除去した後、１０００℃，数十分の熱処理を行い、Ｎ＋ 型領域１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅを形成する。ここで、Ｎ＋ 型領域１６ａとＮ＋ 型領域１６ｂは、デプレッション型ラテラルＭＯＳＦＥＴのドレインとソースになる。Ｎ＋ 型領域１６ｃとＮ＋ 型領域１６ｄは、エンハンスメント型ラテラルＭＯＳＦＥＴのドレインとソースになる。Ｎ＋ 型領域１６ｅは、縦型ＭＯＳＦＥＴのソースになる。しかる上で、全面に層間絶縁膜１７を形成し、その上にコンタクト領域を開口したフォトレジスト１８を形成する。
【００１８】
そして、図３（ｂ）に示すように、前記フォトレジスト１８をマスクにし、ドレイン及びソース領域上の前記層間絶縁膜１７をエッチングする。次いで、フォトレジスト１８を除去した後、全面にアルミ電極１９を形成する。次いで、前記アルミ電極１９上にフォトレジスト２０を形成し、このフォトレジスト２０をマスクにして、前記アルミ電極１９をエッチングし、図３（ｃ）に示すように、個々のアルミ電極１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅを形成する。また、前記フォトレジスト２０を除去した後、前記Ｎ＋ 型シリコン基板１の裏面に裏面電極２１を形成する。ここで、アルミ電極１９ａとアルミ電極１９ｂは、デプレッション型ラテラルＭＯＳＦＥＴのドレイン電極とソース電極になる。アルミ電極１９ｃとアルミ電極１９ｄは、エンハンスメント型ラテラルＭＯＳＦＥＴのドレイン電極とソース電極になる。アルミ電極１９ｅは、縦型ＭＯＳＦＥＴのソース電極になる。裏面電極２１は、縦型ＭＯＳＦＥＴのドレイン電極になる。
【００１９】
以上の工程を経て形成した半導体装置では、エンハンスメント型ラテラルＭＯＳＦＥＴのしきい値電圧は約１Ｖ、デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧は約−１Ｖになる。ここで、図１（ｅ）の工程において説明したように、デプレッション型ラテラルＭＯＳＦＥＴの形成領域において、Ｎ型領域６の表面を酸化して酸化膜７ｂを形成しているので、Ｐウェル５とＮ型領域６で形成されるｐｎ接合を浅くすることが出来る。また、その後に、図２（ａ）の工程において、前記酸化膜７ｂを除去し、露呈されたＮ型領域６の表面にゲート酸化膜９ａを形成し、さらにその上にゲート電極１０ａを形成している。そのため、デプレッション型ラテラルＭＯＳＦＥＴのチャネル部の表面は、Ｐウェル５の他の領域の表面、すなわち前記半導体基板１の表面よりも凹んだ状態に形成されることになる。そして、前記したようにｐｎ接合が浅くなると、ｐｎ接合部から発生する空乏層は、ゲート酸化膜９ａまで到達し、これ以上延びることが出来なくなってしまう。この状態では、ｐｎ接合部分の電荷中和が空乏層だけでは成立しなくなり、ゲート電極１０ａに正電荷が印加された状態で電荷中和が成立するようになる。
【００２０】
そのため、その正電荷を蓄える電圧分だけ、デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧が正側にシフトする。このシフトによって、同一しきい値電圧では、ｐｎ接合を浅くするほど、Ｎ型領域６の不純物濃度を高く出来る。このＮ型領域６の不純物濃度が高いほど、不純物濃度に対するしきい値電圧の変化が少なくなり、ウェハ面内のしきい値電圧ばらつきが小さくなるという効果が得られる。また、同じ理由により、Ｎ型領域６を形成する為のイオン注入量に対するしきい値電圧変化も小さくなり、イオン注入装置の注入量ばらつきによって発生する製造ロット間のしきい値電圧ばらつきが小さくなる（しきい値電圧のコントロール性が良くなる）という効果が得られる。
【００２１】
図４に前記実施形態で説明した本発明の製造方法と、図６〜図８を参照して説明した従来の製造方法によってそれぞれ試作した半導体装置における、イオン注入量としきい値電圧の関係を示す。従来の製造方法に比べて、本発明の製造方法方が、イオン注入に対するしきい値電圧の傾きが約１／２に低減しており、製造ロット間のしきい値電圧ばらつきを１／２程度にする事が出来ることが確認された。
【００２２】
図５に、本発明の製造方法と、従来の製造方法によってそれぞれ試作した半導体装置における、ウェハ面内のしきい値電圧ばらつきを示す。従来の製造方法に比べて、本発明の製造方法の方が、ウェハ面内のしきい値電圧ばらつきが約１／２に低減していることが確認された。
【００２３】
なお、本発明の製造方法で製造された半導体装置における、前記Ｎ型領域  の不純物濃度及びｐｎ接合深さがどの程度であるかは、分析サイズが小さいために解析は困難であったが、図４及び図５に示した特性において、しきい値電圧の傾き、及びしきい値電圧のばらつきがそれぞれ１／２になっていることから、砒素濃度に対するＮ型領域６の不純物濃度のばらつきは、従来の製造方法のものに比較して１／２程度になっているものと推測される。
【００２４】
また、前記実施形態での製造工程において、Ｎ型領域６を形成する為の砒素不純物のイオン注入工程がＰウェル５を形成するための熱処理（１１４０℃，２４０分）工程の前に行われているのは、Ｐウェル５を形成するための熱処理量がばらついたとき、Ｎ型領域６の実効不純物濃度（砒素の不純物濃度から硼素の不純物濃度を引いた不純物濃度）のばらつきが少なくなるようにして、少しでも、デプレッション形ラテラルＭＯＳＦＥＴのしきい値電圧ばらつきが小さくなるようにした為である。しかし、この熱処理量ばらつきに対するしきい値電圧ばらつきは、しきい値電圧ばらつき全体の１０％程度以下しかないため、ゲート電極１０ａを形成する工程の前に、Ｎ型領域６を形成する為の砒素不純物のイオン注入を行えば、ほぼ同等の効果が得られる。
【００２５】
さらに本発明は、縦型ＭＯＳＦＥＴの構造がトレンチ構造の場合でも、適用が可能である。また、前記実施形態において、Ｎ＋ 型半導体基板１を逆導電型のＰ＋ 型半導体基板に変更すれば、縦型ＭＯＳＦＥＴをＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）にすることも可能であり、縦型ＭＯＳＦＥＴに限定される発明ではない。なお、その他の構成において、本発明は前記実施形態に限定されず、本発明の技術思想の範囲内において、各構成は適宜変更され得ることは明らかである。
【００２６】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、半導体基板に設けた同一ウェルにエンハンスメント型ラテラルＭＯＳＦＥＴとデプレッション型ラテラルＭＯＳＦＥＴを構成する場合に、デプレッション型ラテラルＭＯＳＦＥＴのしきい値電圧調整用の不純物拡散層とウェルとで形成されるｐｎ接合の深さを浅くする為の酸化膜を形成し、かつ当該酸化膜を除去する工程を含んでおり、本発明の半導体装置では、かかる酸化膜が除去されたことによるウェル表面の凹部が存在しているので、製造されるデプレッション型ラテラルＭＯＳＦＥＴにおいては、ｐｎ接合部分の電荷中和が空乏層だけでは成立しなくなり、しきい値電圧がシフトする。そのため、そのシフト分だけ、しきい値電圧調整用の不純物拡散層の不純物濃度を高めることが出来、不純物濃度ばらつきに対するデプレッション形ラテラルＭＯＳＦＥＴのしきい値電圧ばらつきが小さくなるという効果を有する
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施形態を工程順に示すチップ断面図のその１である。
【図２】本発明の製造方法を工程順に示すチップ断面図のその２である。
【図３】本発明の製造方法を工程順に示すチップ断面図のその３である。
【図４】本発明と従来の試作結果を比較したイオン注入量としきい値電圧の関係を示す特性図である。
【図５】本発明と従来の試作結果を比較したウェハ面内のしきい値電圧ばらつきを示す特性図である。
【図６】従来の半導体装置の製造工程の一例を工程順に示すチップ断面図のその１である。
【図７】従来の半導体装置の製造工程の一例を工程順に示すチップ断面図のその２である。
【図８】従来の半導体装置の製造工程の一例を工程順に示すチップ断面図のその３である。
【符号の説明】
１  Ｎ＋ 型半導体基板
２  エピタキシャル層
３  酸化膜
４  フォトレジスト
５  Ｐウェル
６  Ｎ型領域
７ａ，７ｂ  酸化膜
８  フォトレジスト
９ａ，９ｂ，９ｃ  ゲート酸化膜
１０ａ，１０ｂ，１０ｃゲート電極
１１  フォトレジスト
１２  Ｐ型領域
１３  フォトレジスト
１４  Ｐ+型領域
１５  フォトレジスト
１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ  Ｎ＋ 型領域
１７  層間絶縁膜
１８  フォトレジスト
１９，１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ  アルミ電極
２０  フォトレジスト
２１  裏面電極
２２  Ｎ＋ 型半導体基板
２３  Ｎ＋ 型エピタキシャル層
２４  酸化膜
２５  Ｐウェル
２６  酸化膜
２７  フォトレジスト
２８  Ｎ型領域
２９ａ，２９ｂ，２９ｃ  ゲート酸化膜
３０ａ，３０ｂ，３０ｃ  ゲート電極
３２  Ｐ型領域
３３  フォトレジスト
３４  Ｐ＋ 型領域
３５  フォトレジスト
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ  Ｎ＋ 型領域
３７  層間絶縁膜
３８  フォトレジスト
３９，３９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ  アルミ電極
４０  フォトレジスト
４１  裏面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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