【手続補正書】
【提出日】平成18年2月24日(2006.2.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のゲート電極を有するメモリセル領域と、第２のゲート電極を有する周辺回路領域とを備えた半導体記憶装置であって、
半導体基板上に第１の間隔を有して配置された前記第１のゲート電極と、
前記半導体基板上に前記第１の間隔より広い第２の間隔を有して配置された前記第２のゲート電極と、
前記第１のゲート電極を挟んで前記半導体基板内に形成された第１の拡散層と、
前記第２のゲート電極を挟んで前記半導体基板内に形成された第２の拡散層と、
前記第１の拡散層上に形成された第１の絶縁膜と、
前記第２のゲート電極の側面に形成された第２の絶縁膜と、
前記第１のゲート電極、前記第２のゲート電極及び前記第２の拡散層上にそれぞれ形成されたシリサイド膜と
を具備することを特徴とする半導体記憶装置。
【請求項２】  前記第１の間隔をＸ、前記第２の間隔をＹ、前記第１及び第２の絶縁膜の形成時の膜厚をＡとした場合、Ｘ／２≦Ａ＜Ｙ／２の関係を満たすことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】  前記第２の間隔は、前記第１の間隔の１．３倍乃至５．０倍であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】  前記第１のゲート電極と前記第２のゲート電極は、前記第２の間隔を有して配置されることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】  前記第１の絶縁膜は、前記第１のゲート電極間を埋め込んでいることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】  前記第１及び第２の絶縁膜は、同一の材料からなることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】  前記第１及び第２の絶縁膜は、酸化膜であることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】  前記第１及び第２の絶縁膜は、シリコン酸化膜、ＴＥＯＳ膜、オゾンＴＥＯＳ膜、ＨＴＯ膜、ＳＯＧ膜、塗布型の有機系酸化膜、ＳＡ−ＣＶＤ膜、プラズマＣＶＤ膜、ＰＳＧ膜のいずれかからなることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】  前記シリサイド膜は、コバルトシリサイド膜又はチタンシリサイド膜であることを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】  前記シリサイド膜は、サリサイド膜であることを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】  前記第１のゲート電極は、
前記半導体基板上に第３の絶縁膜を介して形成された第１の導電層と、
前記第１の導電層上に形成された第４の絶縁膜と、
前記第４の絶縁膜上に形成された第２の導電層とからなり、
前記第２のゲート電極は、
前記半導体基板上に第５の絶縁膜を介して形成された第３の導電層と、
前記第３の導電層上に形成された第４の導電層とからなる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１２】  前記第１導電層と前記第３の導電層、前記第２の導電層と前記第４の導電層は、各々同一の層であることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】  前記第２のゲート電極において、前記第３及び第４の導電層間に第６の絶縁膜が形成され、この第６の絶縁膜は前記第３及び第４の導電層の一部が導通する開口部を有することを特徴とする請求項１１記載の半導体記憶装置。
【請求項１４】  前記第６の絶縁膜の前記開口部は、前記第３及び第４の導電層間の中央に位置することを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】  前記第６の絶縁膜の前記開口部は、前記第３及び第４の導電層間に複数個設けていることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１６】  前記第１のゲート電極において、前記第１の導電層は浮遊ゲートとして機能し、前記第２の導電層は制御ゲートとして機能することを特徴とする請求項１１記載の半導体記憶装置。
【請求項１７】  前記第２のゲート電極の近隣に配置され、表面に前記シリサイド膜が形成され、側面に前記第２の絶縁膜が形成され、前記第２のゲート電極と異なる導電型の第３のゲート電極と、
前記第３のゲート電極を挟んで前記半導体基板内に形成され、表面に前記シリサイド膜が形成された第３の拡散層と
をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項１８】  前記第２のゲート電極と前記第３のゲート電極は、前記第２の間隔を有して配置されることを特徴とする請求項１７記載の半導体記憶装置。
【請求項１９】  前記第１のゲート電極の近隣に配置され、表面に前記シリサイド膜が形成された第４のゲート電極と、
前記第４のゲート電極を挟んで前記半導体基板内に形成され、表面に前記第１の絶縁膜が形成された第４の拡散層と
をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項２０】  前記第１のゲート電極と前記第４のゲート電極は、前記第１の間隔を有して配置されることを特徴とする請求項１９記載の半導体記憶装置。
【請求項２１】  前記第１のゲート電極は、ＮＡＮＤ型フラッシュメモリのメモリセル領域の浮遊ゲート電極であることを特徴とする請求項１記載の半導体記憶装置。
【請求項２２】  前記第４のゲート電極は、選択トランジスタのゲート電極であることを特徴とする請求項１９記載の半導体記憶装置。
【請求項２３】  第１のゲート電極を有するメモリセル領域と、第２のゲート電極を有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、
第１の間隔を有する前記第１のゲート電極と、前記第１の間隔より広い第２の間隔を有する前記第２のゲート電極とを半導体基板上に形成する工程と、
前記第１のゲート電極を挟んだ前記半導体基板内に第１の拡散層を形成する工程と、
前記第１の拡散層上及び前記第２のゲート電極の側面に第１の絶縁膜を形成する工程と、
前記第２のゲート電極を挟んだ前記半導体基板内に第２の拡散層を形成する工程と、
前記第１のゲート電極上、前記第２のゲート電極上、前記第２の拡散層上にそれぞれシリサイド膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２４】  第１及び第２の導電層からなる第１のゲート電極を有するメモリセル領域と、第３及び第４の導電層からなる第２のゲート電極を有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、
前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、
前記メモリセル領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１の導電層を形成する工程と、
前記第１の導電層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記第１の導電材上に不純物が導入されていない第２の電極材を形成する工程と、
前記第１及び第２の電極材、前記第１の導電層、前記第２の絶縁膜を除去し、第１の間隔を有する前記第１のゲート電極のパターンと、前記第１の間隔より広い第２の間隔を有する前記第２のゲート電極のパターンとを形成する工程と、
前記第１のゲート電極を挟んで前記半導体基板内に第１の拡散層を形成する工程と、
前記第１の拡散層上及び前記第２のゲート電極の側面に第３の絶縁膜を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第１の導電層上に前記第２の導電層を形成し、前記第３及び第４の導電層を形成し、前記半導体基板内に第２の拡散層を形成する工程と、
前記第２の導電層、前記第４の導電層及び前記第２の拡散層上にシリサイド膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２５】  第１及び第２の導電層からなる第１のゲート電極を有するメモリセル領域と、第３及び第４の導電層からなる第２のゲート電極と第５及び第６の導電層からなる第３のゲート電極と有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、
前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、
前記メモリセル領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１の導電層を形成する工程と、
前記第１の導電層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記第１の導電材上に不純物が導入されていない第２の電極材を形成する工程と、
前記第１及び第２の電極材、前記第１の導電層、前記第２の絶縁膜を除去し、第１の間隔を有する前記第１のゲート電極パターンと、前記第１の間隔より広い第２の間隔を有する前記第２及び第３のゲート電極パターンとを形成する工程と、
前記第１のゲート電極を挟んで前記半導体基板内に第１の拡散層を形成する工程と、
前記第１の拡散層上及び前記第２及び第３のゲート電極の側面に第３の絶縁膜を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第１の導電層上に前記第２の導電層を形成し、前記第３及び第４の導電層を形成し、前記半導体基板内に第２の拡散層を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第５及び第６の導電層を形成するとともに、前記半導体基板内に第３の拡散層を形成する工程と、
前記第２の導電層、前記第４の導電層、前記第６の導電層、前記第２の拡散層及び第３の拡散層上にシリサイド膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。