【手続補正書】
【提出日】平成17年11月24日(2005.11.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  半導体基板と、
前記半導体基板に形成され、能動素子の一部として機能する活性領域と、
前記半導体基板に形成された、スクライブ領域と、
前記スクライブ領域に形成され、能動素子の一部として機能しないダミー領域と、
前記活性領域およびダミー領域を規定する溝と、
前記溝に埋め込まれた絶縁膜と、
前記ダミー領域上又はダミー領域を規定する溝上に素子として機能しないダミー配線とを有していることを特徴とする半導体集積回路装置。
【請求項２】  半導体基板と、
前記半導体基板に形成され、ＭＩＳＦＥＴの一部として機能する活性領域と、
前記半導体基板に形成され、ＭＩＳＦＥＴの一部として機能しないダミー領域と、
前記活性領域を挟むように、その両側に形成された第一の溝と、
前記ダミー領域を挟むように、その両側に形成された第二の溝と、
前記溝に埋め込まれた第一の絶縁膜と、
前記活性領域に形成されたソース領域、ドレイン領域、および前記活性領域上に形成されたゲート電極、からなる第一のＭＩＳＦＥＴと、
前記第一のＭＩＳＦＥＴ上に位置する第二の絶縁膜と、
前記ダミー領域上に形成されたダミー配線とを有し、
前記ダミー領域およびダミー配線は、スクライブ領域にそれぞれ周期的に形成されることを特徴とする半導体集積回路装置。
【請求項３】  請求項２において、
前記ダミー配線は、第一のＭＩＳＦＥＴを構成するゲート電極と同一層で形成されていることを特徴とする半導体集積回路装置。
【請求項４】  請求項１において、
前記ダミー領域またはダミー配線は、前記スクライブ領域に周期的に形成されることを特徴とする半導体集積回路装置。
【請求項５】  半導体基板と、
前記半導体基板に形成され、ＭＩＳＦＥＴの一部として機能する活性領域と、
前記半導体基板に形成され、ＭＩＳＦＥＴの一部として機能しないダミー領域と、
前記活性領域を挟むように、その両側に形成された溝と、
前記ダミー領域を挟むように、その両側に形成された溝と、
前記溝に埋め込まれた第一の絶縁膜と、
前記活性領域に形成されたソース領域、ドレイン領域、および前記活性領域上に形成されたゲート電極、からなる第一のＭＩＳＦＥＴと、
前記第一のＭＩＳＦＥＴ上に位置する第二の絶縁膜と、
前記第一のＭＩＳＦＥＴのソース領域又はドレイン領域の一方に接続され、前記第二の絶縁膜上に延在する第一の導電性層と、
前記第一の導電性層と同一層で形成されたダミー配線とを有し、
前記ダミー領域はスクライブ領域上に周期的に形成され、
前記ダミー配線は前記スクライブ領域に周期的に形成されることを特徴とする半導体集積回路装置。
【請求項６】  請求項５において、
前記第一のＭＩＳＦＥＴはダイナミック型のメモリセルを構成し、前記第一の導電性層はビット線として機能することを特徴とする半導体集積回路装置。
【請求項７】  請求項１乃至６において、
前記ダミー領域は、前記スクライブ領域および回路形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項８】  請求項７において、
前記ダミー領域は、前記スクライブ領域およびパッド形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項９】  請求項１乃至６において、
前記ダミー配線は、前記スクライブ領域および回路形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項１０】  請求項９において、
前記ダミー配線は、前記スクライブ領域およびパッド形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項１１】  請求項１乃至６において、
前記ダミー配線および前記ダミー領域は、前記スクライブ領域および回路形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項１２】  請求項１１において、
前記ダミー配線および前記ダミー領域は、前記スクライブ領域およびパッド形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項１３】  半導体基板と、
前記半導体基板に形成された第一の領域と、
前記第一の領域に形成された第一のＭＩＳＦＥＴと、
前記第一の領域に接続された第一の導電性層と、
前記第一の領域を挟むようにその両側に形成された溝と、
前記溝に埋め込まれた絶縁膜と、
前記半導体基板に形成され、ソース領域およびドレイン領域が形成されない第二の領域と、
前記第二の領域を挟むようにその両側に形成された溝と、
前記溝に埋め込まれた絶縁膜と
前記第二の領域上に形成された第二の導電性層とを有し、
前記第二の領域はスクライブ領域に形成され、
前記第二の領域及び第二の導電性層はそれぞれ周期的に形成されることを特徴とする半導体集積回路装置。
【請求項１４】  請求項１３において、
第一のＭＩＳＦＥＴはダイナミック型のメモリセルを構成することを特徴とする半導体集積回路装置。
【請求項１５】  請求項１３乃至１４において、
前記第二の領域は、前記スクライブ領域および回路形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項１６】  請求項１５において、
前記第二の領域は、前記スクライブ領域およびパッド形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項１７】  請求項１３乃至１４において、
前記第二の導電性層は、前記スクライブ領域および回路形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項１８】  請求項１７において、
前記第二の導電性層は、前記スクライブ領域およびパッド形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項１９】  請求項１３乃至１４において、
前記第二の導電性層および前記第二の領域は、前記スクライブ領域および回路形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項２０】  請求項１９において、
前記第二の導電性層および前記第二の領域は、前記スクライブ領域およびパッド形成領域に形成されることを特徴とする半導体集積回路装置。
【請求項２１】  半導体基板と、
前記半導体基板に形成され、能動素子の一部として機能する活性領域と、
前記半導体基板に形成された、スクライブ領域と、
前記スクライブ領域に形成され、能動素子の一部として機能しないダミー領域と、
前記活性領域およびダミー領域を規定する溝と、
前記溝に埋め込まれた絶縁膜と、
前記スクライブ領域に形成され、素子として機能しないダミー配線を有していることを特徴とする半導体集積回路装置。
【請求項２２】  請求項２１において、
前記ダミー配線は、前記活性領域に形成されるトランジスタのゲート電極と同一層で形成されていることを特徴とする半導体集積回路装置。
【請求項２３】  請求項２１において、
前記ダミー配線は、メモリ素子の配線と同層の配線で構成されることを特徴とする半導体集積回路装置。
【請求項２４】  請求項２１において、
前記ダミー配線は、ダイナミック型のメモリセルのビット線と同層の配線で構成されることを特徴とする半導体集積回路装置。
【請求項２５】  半導体基板と、
前記半導体基板に形成された第一の領域と、
前記第一の領域に形成された第一のＭＩＳＦＥＴと、
前記第一の領域に接続された第一の導電性層と
前記第一の領域を挟むようにその両側に形成された溝と、
前記溝に埋め込まれた絶縁膜と、
前記半導体基板に形成され、ソース領域およびドレイン領域が形成されない第二の領域と、
前記第二の領域を挟むようにその両側に形成された溝と、
前記溝に埋め込まれた絶縁膜と、
前記第二の領域上に形成され、かつ素子として機能しない第二の導電性層とを有し、
前記第二の領域及び第二の導電性層はスクライブ領域に形成されることを特徴とする半導体集積回路装置。
【請求項２６】  請求項２５において、
第一のＭＩＳＦＥＴはダイナミック型のメモリセルを構成することを特徴とする半導体集積回路装置。
【請求項２７】  請求項２において、
前記第一の溝は、前記第二の溝と一体に形成されることを特徴とする半導体集積回路装置。
【請求項２８】  半導体基板と、
前記半導体基板に形成され、ＭＩＳＦＥＴとして機能する活性領域と、
前記半導体基板に形成され、ＭＩＳＦＥＴの一部として機能しないダミー領域と、
前記活性領域を挟むように、その両側に形成された溝と、
前記ダミー領域を挟むように、その両側に形成された溝と、
前記溝に埋め込まれた第一の絶縁膜と、
前記活性領域に形成されたソース領域、ドレイン領域、および前記活性領域上に形成されたゲート電極、からなるダイナミック型のメモリセルの第一のＭＩＳＦＥＴと、
前記第一のＭＩＳＦＥＴ上に位置する第二の絶縁膜と、
前記第一のＭＩＳＦＥＴのソース領域又はドレイン領域の一方に接続され、前記第二の絶縁膜上に延在するビット線と、
前記ビット線と同一層で形成されたダミー配線と、
前記ダミー配線およびビット線上に形成された第三の絶縁膜と、
前記第三の絶縁膜上に形成され、かつ前記第一のＭＩＳＦＥＴのソース領域又はドレイン領域の一方に接続された前記ダイナミック型のメモリセルの容量素子と、
を有し、
前記ダミー領域およびダミー配線はスクライブ領域上に形成されることを特徴とする半導体集積回路装置。
【請求項２９】  半導体基板と、
前記半導体基板に形成され、ＭＩＳＦＥＴとして機能する活性領域と、
前記半導体基板に形成され、ＭＩＳＦＥＴの一部として機能しないダミー領域と、
前記活性領域を挟むように、その両側に形成された溝と、
前記ダミー領域を挟むように、その両側に形成された溝と、
前記溝に埋め込まれた第一の絶縁膜と、
前記活性領域に形成されたソース領域、ドレイン領域、および前記活性領域上に形成されたゲート電極、からなるダイナミック型のメモリセルの第一のＭＩＳＦＥＴと、
前記第一のＭＩＳＦＥＴのゲート電極と同一層で形成されたダミー配線と、
前記第一のＭＩＳＦＥＴおよびダミー配線上に位置する第二の絶縁膜と、
前記第一のＭＩＳＦＥＴのソース領域又はドレイン領域の一方に接続され、前記第二の絶縁膜上に延在するビット線と、
前記ビット線上に形成された第三の絶縁膜と、
前記第三の絶縁膜上に形成され、かつ前記第一のＭＩＳＦＥＴのソース領域又はドレイン領域の一方に接続された前記ダイナミック型のメモリセルの容量素子と、
を有し、
前記ダミー領域およびダミー配線はスクライブ領域上に形成されることを特徴とする半導体集積回路装置。
【請求項３０】  半導体基板と、
前記半導体基板に形成され、ＭＩＳＦＥＴとして機能する活性領域と、
前記半導体基板に形成され、ＭＩＳＦＥＴの一部として機能しないダミー領域と、
前記活性領域を挟むように、その両側に形成された溝と、
前記ダミー領域を挟むように、その両側に形成された溝と、
前記溝に埋め込まれた第一の絶縁膜と、
前記活性領域に形成されたソース領域、ドレイン領域、および前記活性領域上に形成されたゲート電極、からなるダイナミック型のメモリセルの第一のＭＩＳＦＥＴと、
前記第一のＭＩＳＦＥＴのゲート電極と同一層で形成された第一のダミー配線と、
前記第一のＭＩＳＦＥＴおよび第一のダミー配線上に位置する第二の絶縁膜と、
前記第一のＭＩＳＦＥＴのソース領域又はドレイン領域の一方に接続され、前記第二の絶縁膜上に延在するビット線と、
前記ビット線と同一層で形成された第二のダミー配線と、
前記第二のダミー配線およびビット線上に形成された第三の絶縁膜と、
前記第三の絶縁膜上に形成され、かつ前記第一のＭＩＳＦＥＴのソース領域又はドレイン領域の一方に接続された前記ダイナミック型のメモリセルの容量素子と、
を有し、
前記ダミー領域、第一のダミー配線および第二のダミー配線はスクライブ領域上に形成されることを特徴とする半導体集積回路装置。