【手続補正書】
【提出日】平成17年11月21日(2005.11.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のメモリセルアレイを含む第１のバンクと、
第２のメモリセルアレイを含む第２のバンクと、
外部から入力される信号に応じて、前記第１のバンクを選択する第１バンク活性化信号および前記第２のバンクを選択する第２バンク活性化信号を出力し、前記第１のバンクへのアクセスがされる場合、前記第１のバンク活性化信号を活性化させ、前記第２のバンクへのアクセスがされる場合、前記第２のバンク活性化信号を活性化させ、前記第１のバンクおよび前記第２のバンクへのアクセス期間が重なる場合、前記第１のバンク活性化信号および前記第２のバンク活性化信号のいずれも活性化させるバンク選択回路と、
前記第１バンク活性化信号の活性化に応じて活性化され、外部から供給される外部電源電圧を降圧した第１の内部電源電圧を前記第１のバンクに出力するものであり、前記外部電源電圧を一方の電極から入力され、他方の電極へ前記第１の内部電源電圧を出力する第１のＰＭＯＳトランジスタと、前記第１の内部電源電圧と内部降圧レベルの電圧とが入力され前記第１の内部電源電圧と前記内部降圧レベルの電圧とが等しくなるように前記第１のＰＭＯＳトランジスタのゲート電極に電圧を出力する第１のカレントミラー型増幅回路とを含む、第１の内部降圧回路と、
前記第２バンク活性化信号の活性化に応じて活性化され、外部から供給される外部電源電圧を降圧した第２の内部電源電圧を前記第２のバンクに出力するものであり、前記外部電源電圧を一方の電極から入力され、他方の電極へ前記第２の内部電源電圧を出力する第２のＰＭＯＳトランジスタと、前記第２の内部電源電圧と内部降圧レベルの電圧とが入力され、前記第２の内部電源電圧と前記内部降圧レベルの電圧が等しくなるように前記第２のＰＭＯＳトランジスタのゲート電極に電圧を出力する第２のカレントミラー型増幅回路とを含む、第２の内部降圧回路とを備える、半導体記憶装置。
【請求項２】  前記第１バンク活性化信号は、前記第１のバンクの選択を示す外部からの第１バンクアドレス信号と、外部からのロウアドレスストローブ信号の活性化に応じて活性化され、
前記第２バンク活性化信号は、前記第２のバンクの選択を示す外部からの第２バンクアドレス信号と、外部からの前記ロウアドレスストローブ信号の活性化に応じて活性化され、
前記第１バンクアドレス信号および前記ロウアドレスストローブ信号の活性化を受けて、前記第１のバンクへのアクセスがされ、前記第２バンクアドレス信号および前記ロウアドレスストローブ信号の活性化を受けて、前記第２バンクへのアクセスがされる、請求項１に記載の半導体記憶装置。
【請求項３】  第１のメモリアレイを含む第１のバンクと、
第２のメモリアレイを含む第２のバンクと、
外部から与えられる前記第１のバンクの選択を示す第1の外部バンクアドレス信号の活性化に応じて、外部から供給される外部電源電圧を降圧した内部電源電圧を出力する第１の内部降圧回路と、
外部から与えられる前記第２のバンクの選択を示す第２の外部バンクアドレス信号の活性化に応じて、前記内部電源電圧を出力する第２の内部降圧回路と、
前記第１の内部降圧回路の出力と前記第２の内部降圧回路の出力と前記第１のバンクおよび第２のバンクを接続する配線とを備える、半導体記憶装置。
【請求項４】  前記第１の内部降圧回路は、前記外部電源電圧が入力される一方の電極と前記内部電源電圧を出力する他方の電極とを有する第１のＰＭＯＳトランジスタと、前記内部電源電圧と内部降圧レベルの電圧とが入力され、前記内部電源電圧と前記内部降圧レベルの電圧とが等しくなるように前記第１のＰＭＯＳトランジスタのゲート電極に電圧を出力する第１のカレントミラー型増幅回路とを含み、前記第１のＰＭＯＳトランジスタの他方の電極が前記配線に接続され、
前記第２の内部降圧回路は、前記外部電源電圧が入力される一方の電極と前記内部電源電圧を出力する他方の電極とを有する第２のＰＭＯＳトランジスタと、前記内部電電電圧と前記内部降圧レベルの電圧とが入力され、前記第２の内部電源電圧と前記内部降圧レベルの電圧が等しくなるように前記第２のＰＭＯＳトランジスタのゲート電極に電圧を出力する第２のカレントミラー型増幅回路とを含み、前記第２のＰＭＯＳトランジスタの他方の電極が前記配線に接続される、請求項３に記載の半導体記憶装置。
【請求項５】  第１のメモリセルアレイを含む第１のバンクと、
第２のメモリセルアレイを含む第２のバンクと、
外部から与えられる前記第１のバンクの選択を示す第１の外部バンクアドレス信号の活性化に応じて、外部から供給される外部電源電圧を降圧した第１の内部電源電圧を出力する第１の内部降圧回路と、
外部から与えられる前記第２のバンクの選択を示す第２の外部バンクアドレス信号の活性化に応じて、第２の内部電源電圧を出力する第２の内部降圧回路と、
前記第１の内部降圧回路の出力と前記第２の内部降圧回路の出力と前記第１のバンクおよび第２のバンクとを接続する配線とを備える、半導体記憶装置。
【請求項６】  前記第１の内部降圧回路は、前記外部電源電圧が入力される一方の電極と前記第１の内部電源電圧を出力する他方電極とを有する第１のＰＭＯＳトランジスタと、前記第１の内部電源電圧と内部降圧レベルの電圧とが入力され、前記第１の内部電源電圧と前記内部降圧レベルの電圧が等しくなるように前記第１のＰＭＯＳトランジスタのゲート電極に電圧を出力する第１のカレントミラー型増幅回路とを含み、
前記第１のＰＭＯＳトランジスタの他方電極が前記配線に接続され、
前記第２の内部降圧回路は、前記外部電源電圧が入力される一方の電極と前記第２の内部電源電圧を出力する他方電極とを有する第２のＰＭＯＳトランジスタと、前記第２の内部電源電圧と前記内部降圧レベルの電圧とが入力され、前記第２の内部電源電圧と前記内部降圧レベルの電圧とが等しくなるように前記第２のＰＭＯＳトランジスタのゲート電極に電圧を出力する第２のカレントミラー型増幅回路とを含み、
前記第２のＰＭＯＳトランジスタの他方電極が前記配線に接続される、請求項５に記載の半導体記憶装置。
【請求項７】  第１のメモリセルアレイを含む第１のバンクと、
第２のメモリセルアレイを含む第２のバンクと、
外部から供給される外部電源電圧が入力される一方の電極と前記外部電源電圧を降圧した内部電源電圧を出力する他方の電極とを有する第１のＰＭＯＳトランジスタと、前記内部電源電圧と内部降圧レベルの電圧とが入力され、前記内部電源電圧と前記内部降圧レベルの電圧が等しくなるように前記第１のＰＭＯＳトランジスタのゲート電極に電圧を出力する第１のカレントミラー型増幅回路とを含み、外部から与えられる前記第１のバンクを選択する第１の外部バンクアドレス信号の活性化に応じて活性化され、前記第１のバンクと前記第２のバンクに前記内部電源電圧を供給する第１の内部降圧回路と、
外部から供給される外部電源電圧が入力される一方の電極と前記外部電源電圧を降圧した内部電源電圧を出力する他方の電極とを有する第２のＰＭＯＳトランジスタと、前記内部電源電圧と前記内部降圧レベルの電圧とが入力され、前記内部電源電圧と前記内部降圧レベルの電圧が等しくなるように前記第２のＰＭＯＳトランジスタのゲート電極に電圧を出力する第２のカレントミラー型増幅回路とを含み、外部から与えられる前記第２のバンクを選択する第２の外部バンクアドレス信号の活性化に応じて活性化され、前記第１のバンクと前記第２のバンクに前記内部電源電圧を供給する第２の内部降圧回路とを備える、半導体記憶装置。
【請求項８】  第１のメモリセルアレイを含む第１のバンクと、
第２のメモリセルアレイを含む第２のバンクと、
外部から供給される外部電源電圧が入力される一方の電極と前記外部電源電圧を降圧した内部電源電圧を出力する他方電極とを有する第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタから出力される内部電源電圧と比較に用いられる内部降圧レベルの電圧とが入力され、これらの２つの電圧の比較結果に応じて前記第１のＰＭＯＳトランジスタのゲート電極を制御する第１のカレントミラー型増幅回路とを含み、外部から与えられる前記第１のバンクを選択する第１の外部バンクアドレス信号の活性化に応じて活性化され、前記第１のバンクと前記第２のバンクに前記第１のＰＭＯＳトランジスタから出力される内部電源電圧を供給する第１の内部降圧回路と、
外部から供給される外部電源電圧が入力される一方の電極と前記外部電源電圧を降圧した内部電源電圧を出力する他方電極とを有する第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタから出力される内部電源電圧と比較に用いられる前記内部降圧レベルの電圧とが入力され、これらの２つの電圧の比較結果に応じて前記第２のＰＭＯＳトランジスタのゲート電極を制御する第２のカレントミラー型増幅回路とを含み、外部から与えられる前記第２のバンクを選択する第２の外部バンクアドレス信号の活性化に応じて活性化され、前記第１のバンクと前記第２のバンクに前記第２のＰＭＯＳトランジスタから出力される内部電源電圧を供給する第２の内部降圧回路とを備える、半導体記憶装置。
【請求項９】  前記第１の外部バンクアドレス信号と外部からのロウアドレスストローブ信号とに応じて、前記第１の内部降圧回路を活性化させる第１バンク活性化信号を出力し、前記第２の外部バンクアドレス信号と外部からの前記ロウアドレスストローブ信号とに応じて、前記第２の内部降圧回路を活性化させる第２バンク活性化信号を出力する活性化信号発生回路を備える、請求項３から８のいずれかに記載の半導体記憶装置。
【請求項１０】  前記第１の外部バンクアドレス信号と外部からのロウアドレスストローブ信号とに応じて、前記第１の内部降圧回路を活性化させる第１バンク活性化信号を出力し、前記第２の外部バンクアドレス信号と外部からのロウアドレスストローブ信号とに応じて、前記第２の内部降圧回路を活性化させる第２バンク活性化信号を出力する活性化信号発生回路を備える、請求項３から８のいずれかに記載の半導体記憶装置。
【請求項１１】  前記活性化信号発生手段と前記第１の内部降圧回路とを接続し、前記第１バンク活性化信号を伝達する第１の信号線と、
前記第１の信号線とは別途設けられ、前記活性化信号発生手段と前記第２の内部降圧回路とを接続し、前記第２のバンク活性化信号を伝達する第２の信号線とをさらに備える、請求項９に記載の半導体記憶装置。
【請求項１２】  前記第１の外部バンクアドレス信号と、前記第２の外部バンクアドレス信号と、外部からの前記ロウアドレスストローブ信号の活性化のタイミングに応じて、前記第１バンク活性化信号の活性化期間と前記第２バンク活性化信号の活性化期間とが重なることが可能である、請求項１０に記載の半導体記憶装置。
【請求項１３】  前記第１の外部バンクアドレス信号と外部からのコラムアドレスストローブ信号とに応じて、前記第１の内部降圧回路を活性化させる第１バンク活性化信号を出力し、前記第２の外部バンクアドレス信号と外部からの前記コラムアドレス信号とに応じて、前記第２の内部降圧回路を活性化させる第２バンク活性化信号を出力する活性化信号発生回路を備える、請求項３から８のいずれかに記載の半導体記憶装置。
【請求項１４】  前記第１の外部バンクアドレス信号と外部からのコラムアドレスストローブ信号との活性化を受けて、前記第１の内部降圧回路を活性化させる第１バンク活性化信号を活性化させ、
前記第２の外部バンクアドレス信号と外部からの前記コラムアドレスストローブ信号との活性化を受けて、前記第２の内部降圧回路を活性化させる第２バンク活性化信号を活性化させる、請求項３から８のいずれかに記載の半導体記憶装置。
【請求項１５】  前記第１の内部降圧回路は、
前記第１の外部バンクアドレス信号の活性化に応じて前記第１のカレントミラー型増幅器に電流が流れるように動作し、前記第１の外部バンクアドレス信号の非活性化に応じて前記第１のカレントミラー型増幅器に流れる電流を停止するように動作するトランジスタと、
前記第１の外部バンクアドレス信号の非活性化に応じて前記第１のＰＭＯＳトランジスタのゲート電極に前記外部電圧を与えるトランジスタとを含み、
前記第２の内部降圧回路は、
前記第２の外部バンクアドレス信号の活性化に応じて前記第２のカレントミラー型増幅器に電流が流れるように動作し、前記第２の外部バンクアドレス信号の非活性化に応じて前記第２のカレントミラー型増幅器に流れる電流を停止するように動作するトランジスタと、
前記第２の外部バンクアドレス信号の非活性化に応じて前記第２のＰＭＯＳトランジスタのゲート電極に前記外部電源電圧を与えるトランジスタとを備える、請求項４から１４のいずれかに記載の半導体記憶装置。
【請求項１６】  前記第１の内部降圧回路は、
前記第１の外部バンクアドレス信号の活性化に応じて前記第１のカレントミラー型増幅器を活性化し、前記第１の外部バンクアドレス信号の非活性化に応じて前記第１のカレントミラー型増幅器を非活性化するトランジスタと、
前記第１の外部バンクアドレス信号の非活性化に応じて前記第１の内部電源電圧の出力を停止するように前記第１のＰＭＯＳトランジスタのゲート電極を制御し、前記第１の外部バンクアドレス信号の活性化に応じて前記第１のカレントミラー型増幅器の出力により前記第１のＰＭＯＳトランジスタのゲート電極が制御されるよう動作するトランジスタとを含み、
前記第２の内部降圧回路は、
前記第２の外部バンクアドレス信号の活性化に応じて前記第２のカレントミラー型増幅器を活性化し、前記第２の外部バンクアドレス信号の非活性化に応じて前記第２のカレントミラー型増幅器を非活性化するトランジスタと、
前記第１の外部バンクアドレス信号の非活性化に応じて対応する前記内部電源電圧の出力を停止するように前記第２のＰＭＯＳトランジスタのゲート電極を制御し、前記第２の外部バンクアドレス信号の活性化に応じて前記第２のカレントミラー型増幅器の出力により前記第２のＰＭＯＳトランジスタのゲート電極が制御されるように動作するトランジスタとを含む、請求項４から１４のいずれかに記載の半導体記憶装置。
【請求項１７】  複数のバンクを有する半導体記憶装置であって、
前記複数のバンクに対応して設けられ、外部から供給される電源電圧を降圧した内部電源電圧を生成し、それぞれが対応するバンクへ前記内部降圧電圧を供給し、各出力が相互に接続された複数の内部降圧回路と、
アクセスされるバンクを示す外部信号に応答して、前記複数の内部降圧回路のうちアクセスされるバンクに対応する内部降圧回路を選択する選択手段とを備える、半導体記憶装置。
【請求項１８】  前記選択手段は、前記外部信号に加えてロウアドレスストローブ信号に応答して、前記複数の内部降圧回路のうちアクセスされる前記バンクに対応する内部降圧回路を選択する、請求項１７に記載の半導体記憶装置。
【請求項１９】
第１のメモリセルアレイを含む第１のバンクと、
第２のメモリセルアレイを含む第２のバンクと、
第３のメモリセルアレイを含む第３のバンクと、
第４のメモリセルアレイを含む第４のバンクと、
外部から与えられる前記第１のバンクの選択を示す第１の外部バンクアドレス信号の活性化、または外部から与えられる前記第２のバンクの選択を示す第２の外部バンクアドレス信号の活性化に応じて、外部から供給される外部電源電圧を降圧した第１の内部電源電圧を出力する第１の内部降圧回路と、
外部から与えられる前記第３のバンクの選択を示す第３の外部バンクアドレス信号の活性化、または外部から与えられる前記第４のバンクの選択を示す第４の外部バンクアドレス信号の活性化に応じて、外部から供給される前記外部電源電圧を降圧した第２の内部電源電圧を出力する第２の内部降圧回路と、
前記第１の内部降圧回路の出力と前記第１のバンクおよび第２のバンクとを接続する第１の配線と、
前記第２の内部降圧回路の出力と前記第３のバンクおよび第４のバンクとを接続し、前記第１の配線と接続されない前記第２の配線とを備える、半導体記憶装置。
【請求項２０】
前記第１の内部降圧回路は、
前記第１の外部バンクアドレス信号の活性化に応じて前記第１の内部降圧回路の出力に前記外部電源電圧を受けて前記第１の内部電源電圧を供給する第１の電圧発生回路と、
前記第２の外部バンクアドレス信号の活性化に応じて前記第１の内部降圧回路の出力に前記第１の内部電源電圧を供給する第２の電圧発生回路とを含み、
前記第２の内部降圧回路は、
前記第３の外部バンクアドレス信号の活性化に応じて前記第２の内部降圧回路の出力に前記外部電源電圧を受けて前記第２の内部電源電圧を供給する第３の電圧発生回路と、
前記第４の外部バンクアドレス信号の活性化に応じて前記第２の内部降圧回路の出力に前記外部電源電圧を受けて前記第２の内部電源電圧を供給する第４の電圧発生回路とを含む、請求項１９に記載の半導体記憶装置。
【請求項２１】
前記メモリセルアレイは、第１のバンクから第４のバンクの順に配列され、
前記第１のバンクのメモリセルアレイと前記第２のバンクのメモリセルアレイは隣接して設けられ、
前記第２のバンクのメモリセルアレイと前記第３のバンクのメモリセルアレイは隣接して設けられ、
前記第３のバンクのメモリセルアレイと前記第４のバンクのメモリセルアレイは隣接して設けられる、請求項１９または２０に記載の半導体記憶装置。
【請求項２２】
前記第１の配線は、前記メモリセルアレイの領域外で、前記第１の内部降圧回路の出力と前記第１のバンクと第２のバンクとを接続し、
前記第２の配線は、前記メモリセルアレイの領域外で、前記第２の内部降圧回路の出力と前記第３のバンクと第４のバンクとを接続する、請求項１９から２１のいずれかに記載の半導体記憶装置。
【請求項２３】  前記メモリセルアレイの領域外から、前記第１のバンクのメモリセルアレイの領域内へ延びる第１の配線部と、前記メモリセルアレイの領域外から、前記第２のバンクのメモリセルアレイの領域内へ延びる第２の配線部とを有し、前記メモリセルアレイの領域外で、前記第１の配線部と前記第２の配線部とがお互いに接続され、接地電圧が供給される第３の配線と、
前記メモリセルアレイの領域外から、前記第３のバンクのメモリセルアレイの領域内へ延びる第３の配線部と、前記メモリセルアレイの領域外から、前記第４のバンクのメモリセルアレイの領域内へ伸びる第４の配線部とを有し、前記メモリセルアレイの領域外で、前記第３の配線部と前記第４の配線部とがお互いに接続され、接地電圧が供給される第４の配線とを備える、請求項２２に記載の半導体記憶装置。
【請求項２４】  メモリセルアレイを含むバンクをそれぞれ複数有する第１のバンクグループと第２のバンクグループと、
外部から与えられる前記第１のバンクグループのいずれかを選択する第１の外部バンクアドレス信号の活性化に応じて、外部から供給される外部電源電圧を降圧した第１の内部電源電圧を出力する第１の内部降圧回路と、
外部から与えられる前記第２のバンクグループのいずれかを選択する第２の外部バンクアドレス信号の活性化に応じて、外部から供給される前記外部電源電圧を降圧した第２の内部電源電圧を出力する第２の内部降圧回路と、
前記第１の内部降圧回路の出力と前記第１のバンクグループの各バンクに接続される第１の配線と、
前記第２の内部降圧回路の出力と前記第２のバンクグループの各バンクに接続され、前記第１の配線とは非接続にされた前記第２の配線とを備える、半導体記憶装置。
【請求項２５】  前記第１のバンクグループは、第１のバンクと第２のバンクを有し、
前記第２のバンクグループは、第３のバンクと第４のバンクを有し、
前記第１の内部降圧回路は、
前記第１の外部バンクアドレス信号が前記第１のバンクの選択信号である場合、前記第１の内部降圧回路の出力に前記外部電源電圧を受けて前記第１の内部電源電圧を供給する第１の電圧発生回路と、
前記第１の外部バンクアドレス信号が前記第２のバンクの選択信号である場合、前記第１の内部降圧回路の出力に前記外部電源電圧を受けて前記第１の内部電源電圧を供給する第２の電圧発生回路とを有し、
前記第２の内部降圧回路は、
前記第２の外部バンクアドレス信号が前記第３のバンクの選択信号である場合、前記第２の内部降圧回路の出力に前記外部電源電圧を受けて前記第２の内部電源電圧を供給する第３の電圧発生回路と、
前記第２の外部バンクアドレス信号が前記第４のバンクの選択信号である場合、前記第２の内部降圧回路の出力に前記外部電源電圧を受けて前記第２の内部電源電圧を供給する第４の電圧発生回路とを有する、請求項２４に記載の半導体記憶装置。
【請求項２６】  前記第１のバンクグループのメモリセルアレイはバンクごとにアレイ状に並べて設けられ、
前記第２のバンクグループのメモリセルアレイはバンクごとにアレイ状に並べて設けられ、
前記第１のバンクグループのメモリセルアレイは、前記第２のバンクグループのメモリセルアレイ間には配置されず、
前記第２のバンクグループのメモリセルアレイは、前記第１のバンクグループのメモリセルアレイ間には配置されない、請求項２４または２５に記載の半導体記憶装置。
【請求項２７】  前記第１の配線は、
前記メモリセルアレイの領域外から、前記第１のバンクのメモリセルアレイの領域内へ延びる第１の配線部と、
前記メモリセルアレイの領域外から、前記第２のバンクのメモリセルアレイの領域内へ延びる第２の配線部とを有し、
前記メモリセルアレイの領域外で、前記第１の内部降圧回路の出力と前記第１の配線部と前記第２の配線部とが接続され、
前記第２の配線は、
前記メモリセルアレイの領域外から、前記第３のバンクのメモリセルアレイの領域内へ延びる第３の配線部と、
前記メモリセルアレイの領域外から、前記第４のバンクのメモリセルアレイの領域内へ延びる第４の配線部とを有し、
前記メモリセルアレイの領域外で、前記第２の内部降圧回路の出力と前記第３の配線部と前記第４の配線部とが接続される、請求項２４から２６のいずれかに記載の半導体記憶装置。
【請求項２８】  前記メモリセルアレイの領域外から、前記第１のバンクのメモリセルアレイの領域内へ延びる第５の配線部と、前記メモリセルアレイの領域外から、前記第２のバンクのメモリセルアレイの領域内へ延びる第６の配線部とを有し、前記メモリセルアレイの領域外で、前記第５の配線部と前記第６の配線部とがお互いに接続され、接地電圧が供給される第３の配線と、
前記メモリセルアレイの領域外から、前記第３のバンクのメモリセルアレイの領域内へ延びる第７の配線部と、前記メモリセルアレイの領域外から、前記第４のバンクのメモリセルアレイの領域内へ伸びる第８の配線部とを有し、前記メモリセルアレイの領域外で、前記第７の配線部と前記第８の配線部とがお互いに接続され、接地電圧が供給される第４の配線とを備える、請求項２７に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
この発明の第３の観点に係る半導体記憶装置は、第１のメモリセルアレイを含む第１のバンクと、第２のメモリセルアレイを含む第２のバンクと、外部から与えられる第１のバンクの選択を示す第１の外部バンクアドレス信号の活性化に応じて、外部から供給される外部電源電圧を降圧した第１の内部電源電圧を出力する第１の内部降圧回路と、外部から与えられる第２のバンクの選択を示す第２の外部バンクアドレス信号の活性化に応じて、第２の内部電源電圧を出力する第２の内部降圧回路と、第１の内部降圧回路の出力と第２の内部降圧回路の出力と第１のバンクおよび第２のバンクとを接続する配線とを備える。
この発明の第４の観点に係る半導体記憶装置は、第１のメモリアレイを含む第１のバンクと、第２のメモリアレイを含む第２のバンクと、外部から与えられる第１のバンクを選択する第１の外部バンクアドレス信号の活性化に応じて活性化され、第１のバンクと第２のバンクに第１の内部電源電圧を供給する第１の内部降圧回路と、外部から与えられる第２のバンクを選択する第２の外部バンクアドレス信号の活性化に応じて活性化され、第１のバンクと第２のバンクに第２の内部電源電圧を供給する第２の内部降圧回路とを備える。
第１の内部降圧回路は、外部から供給される外部電源電圧が入力される一方電極と外部電源電圧を降圧した第１の内部電源電圧を出力する他方電極とを有する第１のＰＭＯＳトランジスタと、第１の内部電源電圧と内部降圧レベルの電圧とが入力され、第１の内部電源電圧と内部降圧レベルの電圧とが等しくなるように第１のＰＭＯＳトランジスタのゲート電極に電圧を出力する第１のカレントミラー型増幅回路とを含む。
第２の内部降圧回路は、外部から供給される外部電源電圧が入力される一方電極と外部電源電圧を降圧した第２の内部電源電圧を出力する他方電極とを有する第２のＰＭＯＳトランジスタと、第２の内部電源電圧と内部降圧レベルの電圧とが入力され、第２の内部電源電圧と内部降圧レベルの電圧が等しくなるように第２のＰＭＯＳトランジスタのゲート電極に電圧を出力する第２のカレントミラー型増幅回路とを含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
この発明の第５の観点に係る半導体記憶装置は、第１のメモリセルアレイを含む第１のバンクと、第２のメモリセルアレイを含む第２のバンクと、外部から供給される外部電源電圧が入力される一方の電極と外部電源電圧を降圧した内部電源電圧を出力する他方電極とを有する第１のＰＭＯＳトランジスタと、この第１のＰＭＯＳトランジスタから出力される内部電源電圧と比較に用いられる内部降圧レベルの電圧とが入力され、これらの２つの電圧の比較結果に応じて前記第１のＰＭＯＳトランジスタのゲート電極を制御する第１のカレントミラー型増幅回路とを含み、外部から与えられる第１のバンクを選択する第１の外部バンクアドレス信号の活性化に応じて活性化され、第１のバンクと第２のバンクに前記第１のＰＭＯＳトランジスタから出力される内部電源電圧を供給する第１の内部降圧回路と、外部から供給される外部電源電圧が入力される一方の電極と外部電源電圧を降圧した内部電源電圧を出力する他方電極とを有する第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタから出力される内部電源電圧と比較に用いられる内部降圧レベルの電圧とが入力され、これらの２つの電圧の比較結果に応じて前記第２のＰＭＯＳトランジスタのゲート電極を制御する第２のカレントミラー型増幅回路とを含み、外部から与えられる第２のバンクを選択する第２の外部バンクアドレス信号の活性化に応じて活性化され、第１のバンクと第２のバンクに第２のＰＭＯＳトランジスタから出力される内部電源電圧を供給する第２の内部降圧回路とを備える。
この発明の第６の観点に係る半導体記憶装置は、複数のバンクを有する半導体記憶装置であって、複数のバンクに対応して設けられ、外部から供給される電源電圧を降圧した内部電源電圧を生成し、それぞれが対応するバンクへ内部降圧電圧を供給し、各出力が相互に接続された複数の内部降圧回路と、アクセスされるバンクを示す外部信号に応答して、複数の内部降圧回路のうちアクセスされるバンクに対応する内部降圧回路を選択する選択手段とを備える。
この発明の第７の観点に係る半導体記憶装置は、第１のメモリセルアレイを含む第１のバンクと、第２のメモリセルアレイを含む第２のバンクと、第３のメモリセルアレイを含む第３のバンクと、第４のメモリセルアレイを含む第４のバンクと、外部から与えられる第１のバンクの選択を示す第１の外部バンクアドレス信号の活性化、または外部から与えられる前記第２のバンクの選択を示す第２の外部バンクアドレス信号の活性化に応じて、外部から供給される外部電源電圧を降圧した第１の内部電源電圧を出力する第１の内部降圧回路と、外部から与えられる第３のバンクの選択を示す第３の外部バンクアドレス信号の活性化、または外部から与えられる前記第４のバンクの選択を示す第４の外部バンクアドレス信号の活性化に応じて、外部から供給される外部電源電圧を降圧した第２の内部電源電圧を出力する第２の内部降圧回路と、第１の内部降圧回路の出力と第１のバンクおよび第２のバンクとを接続する第１の配線と、第２の内部降圧回路の出力と第３のバンクおよび第４のバンクとを接続し、第１の配線と接続されない第２の配線とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０２４４
【補正方法】変更
【補正の内容】
【０２４４】
【発明の効果】
本発明に従う半導体記憶装置は、動作するバンク数によらず、安定した内部電源電圧を供給することが可能な半導体記憶装置を提供することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０２４５
【補正方法】変更
【補正の内容】
【０２４５】
本発明の請求項２、９、１０、１８の半導体記憶装置は、それぞれ請求項１、３、７、１７の半導体記憶装置の効果に加えて、ロウアドレス信号の入力に基づいて、バンク活性化時に内部電圧を供給することが可能である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０２４７
【補正方法】変更
【補正の内容】
【０２４７】
本発明の請求項１、３、７、１７の半導体記憶装置は、バンクごとに内部電源電圧出力回路を有するので、あるバンクから他のバンクへの切換わりが内部電源電圧出力回路の応答時間より短くなっても、安定して内部電源電圧をバンクに供給することが可能である。
また、本発明の請求項１、１１、１２の半導体装置は、複数のバンクが同時に活性化される場合には、各バンクに対応する内部電源電圧出力回路が各々動作するので、内部電源電圧供給能力が向上し、安定した内部電源電圧を供給することが可能である。