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　平成１０年特許願第１１０２３６号「ダイナミック型ＲＡＭとダイナミック型ＲＡＭのテスト方法」拒絶査定に対する審判事件［平成１０年１２月４日出願公開、特開平１０−３２１０００］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
　本願は、昭和６０年１１月２２日に出願された特願昭６０−２６１１５４号の一部を特許法第４４条第１項の規定により、平成１０年４月６日に特許出願されたものであって、その請求項１に係る発明は、平成１１年９月２４日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める（以下、「本願発明」という。）。
　「複数のデータ線対と複数のワード線の所定の交点に設けられ、半導体基板の主面の上に形成されたプレート電極を有するキャパシタと前記キャパシタの前記プレート電極の他方の電極にソースドレイン経路が接続されるＭＯＳＦＥＴとをそれぞれに含む複数のメモリセルと、
　前記複数のデータ線対のそれぞれに対して設けられ、対応するデータ線対をプリチャージするための複数のプリチャージ回路と、
　前記複数のデータ線対のそれぞれに対して設けられ、対応するデータ線対の一方を第１電位に増幅し他方を第２電位に増幅するための複数のセンスアンプと、
　それぞれ前記第１電位と前記第２電位の中間の電位を持つプリチャージ電圧とプレート電圧とを形成する電圧発生手段と、
　所定の制御信号に従って前記複数のメモリセルの前記プレート電極への前記プレート電圧の供給／非供給を制御する手段と、
　動作電源を受けるための第１電極と、
　前記複数のメモリセルの前記プレート電極に接続されたプローブ用の第２電極とを備え、
　前記制御信号によって前記供給／非供給を制御する手段が前記プレート電極への前記プレート電圧の供給を停止するときに、前記複数のメモリセルの前記プレート電極には任意電圧を半導体チップ外から前記第２電極を介して供給可能とされ、前記複数のプリチャージ回路には前記プリチャージ電圧が供給されることを特徴とするダイナミック型ＲＡＭ。」
　
２．引用例に記載された発明
　これに対して、当審における拒絶の理由に引用された特開昭６０−２１２８９４号公報（以下、「引用例１」という。）には、
　請求項１として、「情報記憶キャパシタとアドレス選択用ＭＯＳＦＥＴとで構成されたダイナミック型メモリセルがマトリックス状に配置されて構成されたメモリアレイと、プリチャージ信号を受けて上記メモリアレイにおける一対の相補データ線を短絡するプリチャージＭＯＳＦＥＴと上記プリチャージ信号を受けて電圧をほぼ１／２に分圧することによって形成された電圧を上記相補データ線にそれぞれ供給する一対のＭＯＳＦＥＴとからなるプリチャージ回路を具備することを特徴とするダイナミック型ＲＡＭ。」（第１頁左下欄第４〜１４行）と記載され、
　発明の背景技術について、第１、２図に関連して、「これにより、第２図に示したメモリセルのように、上記プリチャージ電圧Ｖｃｃ／２がソースに供給され、上記低下した電源電圧Ｖｃｃ’に基づいて形成されたワード線Ｗの選択信号φｘがゲートに供給されるアドレス信号選択用のＭＯＳＦＥＴＱｍの動作電圧（ゲート、ソース間電圧）が小さくなるため、情報記憶キャパシタＣｓからデータ線Ｄへの記憶電荷の読み出しが不足ないし不能になって誤動作が生じてしまう。」（第２頁右上欄第１〜９行）と記載され、
　発明の目的について、「この発明の目的は、電源バンプに対する動作マージンの向上を図ったダイナミック型ＲＡＭを提供することにある。」（第２頁右上欄第１１〜１３行）と記載され、
　発明の実施例について、第３図に関連して、「第２図には、この発明に係る半導体記憶装置の一実施例の回路図が示されている。同図の各回路素子は、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術によって、特に制限されないが、単結晶シリコンのような半導体基板上において形成される。」（第２頁左下欄第６〜１１行）、「メモリアレイＭ−ＡＲＹは、その一対の行が代表として示されており、一対の平行に配置された相補データ線Ｄ、Ｄバーに、アドレス選択用ＭＯＳＦＥＴＱ１５ないしＱ１８と情報記憶用ＭＯＳ容量とで構成された複数のメモリセルのそれぞれの入出力ノードが同図に示すように所定の規則性をもって配分されて結合されている。」（第２頁左下欄第１４〜２０行）、「プリチャージ回路ＰＣ１は、代表として示されている相補データ線Ｄ、Ｄバーに設けられた回路のように、相補データ線Ｄ、Ｄバー間を短絡するスイッチＭＯＳＦＥＴＱ１４と、直列形態とされた抵抗Ｒ１、Ｒ２によって形成された約Ｖｃｃ／２の電圧を上記一対の相補データ線Ｄ、Ｄバーに供給する一対の伝送ゲートＭＯＳＦＥＴＱ４５、Ｑ４６とにより構成される。」（第２頁右下欄第１〜８行）、「センスアンプＳＡは、代表として示されたｐチャンネルＭＯＳＦＥＴＱ７、Ｑ９と、ｎチャンネルＭＯＳＦＥＴＱ６、Ｑ８とからなるＣＭＯＳラッチ回路で構成され、その一対の入出力ノードが上記相補データ線Ｄ、Ｄバーに結合されている。また、上記ラッチ回路には、特に制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴＱ１２、Ｑ１３を通して電源電圧Ｖｃｃが供給され、並列形態のＮチャンネルＭＯＳＦＥＴＱ１０、Ｑ１１を通して回路の接地電圧Ｖｓｓが供給される。」（第２頁右下欄第１８行〜第３頁左上欄第７行）と記載され、
　発明の効果として、「プリチャージ動作において、電源電圧を分圧して形成されたほぼ１／２の電圧を相補データ線に供給することによって、その動作サイクルでの電源電圧に応じた１／２の電源電圧に設定されたプリチャージレベルとすることができる。」（第５頁左下欄第１７行〜同頁右下欄第１行）と記載されている。
　なお、上記の発明の実施例についての記載「第２図には、」が「第３図には、」の誤記であることは、各図に示された回路からみて、明らかである。そして、第３図に示されたメモリセルにおいて、情報記憶用ＭＯＳ容量の一方の電極に電源電圧Ｖｃｃが印加され、他方の電極にアドレス選択用ＭＯＳＦＥＴのソースドレイン経路の一端が接続されており、アドレス選択用ＭＯＳＦＥＴのゲートはワード線Ｗに接続されソースドレイン経路の他端は相補データ線Ｄ、Ｄバーに接続されている。
　したがって、これらの記載及び第１〜３図の記載から、引用例１には、
　複数の相補データ線対と複数のワード線の所定の交点に設けられ、半導体基板上に形成され電圧が印加される電極を有する情報記憶用ＭＯＳ容量と該情報記憶用ＭＯＳ容量の他方の電極にソースドレイン経路が接続されるアドレス選択用ＭＯＳＦＥＴとをそれぞれに含む複数のメモリセルと、
　前記複数の相補データ線対のそれぞれに対して設けられ、相補データ線対間を短絡するスイッチＭＯＳＦＥＴと電源電圧の１／２の電圧（Ｖｃｃ／２）を相補データ線対に供給する一対の伝送ゲートＭＯＳＦＥＴとにより構成される複数のプリチャージ回路と、
　前記複数の相補データ線対のそれぞれに対して設けられ、電源電圧Ｖｃｃと接地電圧Ｖｓｓが供給されるＣＭＯＳラッチ回路で構成され、その一対の入出力ノードが相補データ線対に結合されている複数のセンスアンプと、
　電源電圧を分圧して１／２の電圧を形成しプリチャージ電圧として前記複数のプリチャージ回路に供給する分圧回路とを具備し、
　前記情報記憶用ＭＯＳ容量の前記電圧が印加される電極に電源電圧Ｖｃｃが印加されるダイナミック型ＲＡＭ
が記載されていると認められる。
　同じく引用された特開昭５７−７１５８０号公報（以下、「引用例２」という。）の、ＭＯＳキャパシタを記憶素子とするダイナミック型半導体メモリ装置に関する「第１図のメモリ回路では上述のように“０”リードが電源電圧変動の影響を受け、これはＭＯＳ容量Ｃｓ及びＣＤの対向容量がＶｃｃを印加されていることに起因する。」（第２頁左下欄第１０〜１３行）、「本発明はこの点を改善して、いかなる周波数成分の電源変動に対してもセルの情報量（ビット線からの電荷抽出量）が変化せず、しかもダミーセルが不要となる利点を持つ回路構成を提供しようとするものである。」（第３頁右下欄第２〜６行）、「第８図は本発明の一実施例を示す回路図で、第９図はその“０”リード時の動作波形図、第１０図は“１”リード時の動作波形図である。第８図が第５図と異なる点は２つあり、第１は電源Ｖｃｃの１／２正しくは（Ｖｃｃ−Ｖｓｓ）／２に相当する電圧を発生する分圧回路ＰＳ２の出力ＶｃをＭＯＳ容量Ｃｓの対向電極のみならず、プリチャージ回路ＰＲＥにも印加するようにした点である。」（第３頁右下欄第１４行〜第４頁左上欄第１行）なる記載並びに第１、２図及び第８〜１０図の記載から、引用例２には、
　ＭＯＳキャパシタを記憶素子とするダイナミック型ＲＡＭにおいて、電源電圧変動に対するセルの情報量の安定化を図るべく、電源電圧Ｖｃｃの１／２に相当する電圧を発生する分圧回路の出力をＭＯＳキャパシタの対向電極とプリチャージ回路に印加すること
が記載されていると認められる。
　同じく引用された特開昭５７−２０９９１号公報（以下、「引用例３」という。）の、ＭＯＳダイナミックランダムアクセスメモリのマージン測定法に関する「センスアンプ間のマージンにバラツキが大ければ意味がない。バラツキの原因としてはセル容量のバラツキ、ダミーセル容量のバラツキ…等がある。」（第１頁右下欄第１０〜１８行）、「セルレベルのみを直接変化させてセンスアンプマージンのチェックを行なうことは不可能なため、従来電源レベル（以下ＶＤＤと称す）をリードサイクルの直前に変化させて間接的にセルレベルを変化させて評価を行なっていた。第１図、第２図にこの原理を示す。メモリセルは１個のトランジスタＭ１と対極をＶＤＤに持つコンデンサＣＤ１より成りトランジスタＭ１のゲートはワード線、ドレインはビット線ＢＬ１に接続している。コンデンサＣＢ１はセル容量の一部であるが対極を基板（サブストレート）に持っている。例えばセルレベルの“０”をテストするときＶＤＤレベルをＶＤＬの低いレベルで書込みを行ない、読出しの時ＶＤＤの高いレベルＶＤＨに変化させる。…“１”レベルに対しても同様にして書込み時ＶＤＨ、読出し時ＶＤＬとする…従ってこの差信号の大きさを書込み時と読出し時のＶＤＤレベルを変えることによって制御でき、センスアンプにとって増巾できる限界の差信号より小さくなるまでＶＤＤの変化量を大きくとるとセンスアンプの誤動作が起きる。センスアンプにとって増巾できる限界の差信号量が小さいほどマージンが広いことになり上記測定法によりセンスアンプのマージンを調べることが可能であった。」（第２頁左上欄第５行〜同頁左下欄第１３行）なる記載及び第１、２図の記載から、引用例３には、
　ＭＯＳダイナミックランダムアクセスメモリにおいて、メモリセルのコンデンサの対極に通常の書込み読出しのときと異なる試験電圧を印加して書込み読出し試験を行い、メモリセルのコンデンサを評価すること
が記載されており、さらに、「ＶＤＤを変化させることはセルレベルを変えると同時に他の回路例えば入力回路、出力回路デコーダ回路等の電源電圧も変わっているため大きな変化を与えた場合これらのマージンの動作が不安定となり、電源電圧の大きな変化つまりセルレベルを大巾に変えることはできない」（第２頁左下欄第１４〜１９行）なる記載から、
　試験電圧として他の回路に共通の電源電圧ＶＤＤを使用して変化させると、他の回路の電源電圧ＶＤＤも変化することになり、動作が不安定になること
も記載されている。
　
３．本願発明と引用例１に記載された発明との対比
　本願発明（以下、「前者」という。）と引用例１に記載された発明（以下、「後者」という。）とを対比すると、後者の「電圧が印加される電極」、「情報記憶用ＭＯＳ容量」、「相補データ線対間を短絡するスイッチＭＯＳＦＥＴと電源電圧の１／２の電圧（Ｖｃｃ／２）を相補データ線対に供給する一対の伝送ゲートＭＯＳＦＥＴとにより構成される複数のプリチャージ回路」、「電源電圧Ｖｃｃと接地電圧Ｖｓｓ」、「電源電圧Ｖｃｃと接地電圧Ｖｓｓが供給されるＣＭＯＳラッチ回路で構成され、その一対の入出力ノードが相補データ線対に結合されている複数のセンスアンプ」、「分圧回路」は、前者の「プレート電極」、「キャパシタ」、「対応するデータ線対をプリチャージするための複数のプリチャージ回路」、「第１電位と第２電位」、「対応するデータ線対の一方を第１電位に増幅し他方を第２電位に増幅するための複数のセンスアンプ」、「電圧発生手段」にそれぞれ相当しており、また、後者のダイナミック型ＲＡＭも、前者のダイナミック型ＲＡＭと同様に、動作電源を受けるための電極を備えることは明らかである。
　よって、両者の一致点、相違点は次のとおりである。
［一致点］
　「複数のデータ線対と複数のワード線の所定の交点に設けられ、半導体基板の主面の上に形成されたプレート電極を有するキャパシタと前記キャパシタの前記プレート電極の他方の電極にソースドレイン経路が接続されるＭＯＳＦＥＴとをそれぞれに含む複数のメモリセルと、前記複数のデータ線対のそれぞれに対して設けられ、対応するデータ線対をプリチャージするための複数のプリチャージ回路と、前記複数のデータ線対のそれぞれに対して設けられ、対応するデータ線対の一方を第１電位に増幅し他方を第２電位に増幅するための複数のセンスアンプと、前記第１電位と前記第２電位の中間の電位を持つプリチャージ電圧を形成する電圧発生手段と、動作電源を受けるための第１電極とを備えたダイナミック型ＲＡＭ」である点。
［相違点］
（１）前者は、電圧発生回路がプリチャージ電圧と同じく第１電位と第２電位の中間の電位を持つプレート電圧を発生し、該プレート電圧をプレート電極へ供給するのに対して、後者は、電源電圧Ｖｃｃをプレート電極に供給している点。
（２）前者は、所定の制御信号に従って前記複数のメモリセルの前記プレート電極への前記プレート電圧の供給／非供給を制御する手段と、前記複数のメモリセルの前記プレート電極に接続されたプローブ用の第２電極とを備え、前記制御信号によって前記供給／非供給を制御する手段が前記プレート電極への前記プレート電圧の供給を停止するときに、前記複数のメモリセルの前記プレート電極には任意電圧を半導体チップ外から前記第２電極を介して供給可能とされ、前記複数のプリチャージ回路には前記プリチャージ電圧が供給されるものであるのに対して、後者は、そのようなものではない点。
　
４．当審の判断
　相違点（１）について。
　引用例２に、「ＭＯＳキャパシタを記憶素子とするダイナミック型ＲＡＭにおいて、電源電圧変動に対するセルの情報量の安定化を図るべく、電源電圧Ｖｃｃの１／２に相当する電圧を発生する電圧発生回路（分圧回路）の出力をＭＯＳキャパシタのプレート電極（対向電極）とプリチャージ回路に印加すること」が記載されており、上記引用例２に記載された技術事項を後者に適用して、ＭＯＳキャパシタをプレート電極に第１電位と第２電位の中間の電位を持つプレート電圧が印加されるものとし、電圧発生回路をプリチャージ電圧と同じく第１電位と第２電位の中間電位を持つプレート電圧を発生するものとすることは、当業者が容易になし得たことである。
　相違点（２）について。
　引用例３に、「ダイナミック型ＲＡＭ（ＭＯＳダイナミックランダムアクセスメモリ）において、メモリセルのキャパシタ（コンデンサ）のプレート電極（対極）に通常の書込み読出しのときと異なる試験電圧を印加して書込み読出し試験を行いメモリセルのキャパシタ（コンデンサ）を評価すること」が記載され、さらに、「試験電圧として他の回路に共通の電源電圧ＶＤＤを使用して変化させると、他の回路の電源電圧ＶＤＤも変化することになり、動作が不安定になること」も記載されており、試験電圧として他の回路の電源電圧とは独立した電圧を使用すれば、試験電圧を変化させても他の回路の電源電圧が変化しないことは自明のことであるから、上記引用例３に記載された技術事項を後者に適用して、メモリセルのキャパシタのプレート電極に電源電圧とは独立した試験電圧を供給して書込み読出し試験を行い、メモリセルのキャパシタの評価をすることは、当業者が容易に推考し得たことであって、後者において、メモリセルのキャパシタのプレート電極に電源電圧とは独立した試験電圧を供給して書込み読出し試験を行うのに、所定の制御信号に従って通常動作のときのプレート電圧の供給／非供給を制御する手段を用い、プレート電極への通常動作のときのプレート電圧の供給を停止して、試験電圧を供給し、プリチャージ回路には通常の動作のときと同様にプリチャージ電圧を供給することは当業者が当然に行うことであり、また、半導体装置の試験において、半導体チップにプローブ用の電極（パッド）を設け、半導体チップ外から電圧を印加することが周知であることを勘案すれば（例えば特開昭５０−１２８９３８号公報第２頁左下欄第２〜８行の記載「以上は電源電圧を外部端子より加える場合について述べてきたが、第１図および第２図の参照電位発生回路および内部電源電位発生回路内のアルミ配線上に設けたパッドに採針等で電位を加える事により当該回路の出力を変化させ各回路の動作余裕度を確認する事も可能である。」を参照されたい。）、プローブ用の電極を設け、半導体チップ外から試験電圧として任意電圧をプローブ用の電極を介して供給可能とすることも、当業者が適宜になし得た設計的事項にすぎない。
　
５．まとめ
　以上のとおりであるので、本願発明は、引用例１〜３に記載された発明及び周知の技術事項に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。