【手続補正書】
【提出日】平成18年8月18日(2006.8.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ｐ型Ｓｉ基板と 
前記Ｓｉ基板中に形成されたｎ型ウェルと、
前記ｎ型ウェル中に形成されたｐ型埋込拡散領域よりなるコントロールゲートと、
前記Ｓｉ基板中、前記ｎ型ウェルの近傍に形成され、トンネル絶縁膜で覆われた活性領域と、
前記Ｓｉ基板表面上に、前記ｐ型埋込拡散領域と前記Ｓｉ基板表面上に形成された絶縁膜を介して容量性結合するように設けられたフローティングゲート電極とよりなり、
前記フローティングゲート電極は前記活性領域上を、前記フローティングゲート電極と前記Ｓｉ基板表面との間に前記トンネル絶縁膜が介在する状態で延在し、
さらに前記活性領域中には前記フローティングゲート電極の両側に、一対のｎ型拡散領域が、それぞれソース領域およびドレイン領域として形成され、
前記ソース領域を構成する前記ｎ型拡散領域のうち、前記ドレイン領域を構成する前記ｎ型拡散領域に面する側に、ｎ-型の拡散領域が形成されていることを特徴とする不揮発性半導体記憶装置。 
【請求項２】  前記Ｓｉ基板中には、前記フローティングゲート電極の両側に、一対のｎ型拡散領域が、それぞれソース領域およびドレイン領域として形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】  ｐ型Ｓｉ基板と、
前記Ｓｉ基板上に繰り返し形成され、各々前記Ｓｉ基板中を第１の方向に延在する複数のｎ型ウェルと、
前記各々のｎ型ウェル中を前記第１の方向に延在するｐ型埋込拡散領域よりなるコントロールゲートと、
各々前記Ｓｉ基板表面上の隣接する一対のｎ型ウェルの間に画成され、各々前記第１の方向に延在し、トンネル絶縁膜で覆われた複数の活性領域と、
前記各々のｎ型ウェル上に、各々、前記Ｓｉ基板表面を覆う絶縁膜を介して前記ｎ型ウェル中のｐ型埋込拡散領域と容量性結合するように設けられ、前記ｎ型ウェルに隣接する活性領域上を延在するフローティングゲート電極と、
前記各々の活性領域中において、前記フローティングゲート電極の両側に形成されたｎ型拡散領域と、
前記Ｓｉ基板上を、各々前記第１の方向に交差する第２の方向に、前記複数のｎ型ウェルおよび複数の活性領域を横切って延在し、各々前記活性領域中に対応するｎ型拡散領域にコンタクトする一対のビットラインと、
前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応して前記第１の方向に延在し、各々対応するｎ型ウェル中のコントロールゲートとコンタクトする複数のワードラインと、よりなり、
前記フローティングゲート電極は、
前記基板に垂直方向から見た場合、第１の活性領域と、前記第１の活性領域の第１の側において前記第１の活性領域に隣接するｎ型ウェルを跨ぐ第１のフローティングゲート電極と、
前記第１のフローティングゲート電極に隣接し、前記基板に垂直方向から見た場合、第１の活性領域と、前記第１の活性領域の第２の、反対の側において前記第１の活性領域に隣接するｎ型ウェルを跨ぐ第２のフローティングゲート電極とを含むことを特徴とする、不揮発性メモリセルアレイを含む半導体集積回路装置。
【請求項４】  ｐ型Ｓｉ基板と、
前記Ｓｉ基板上に繰り返し形成され、各々前記Ｓｉ基板中を第１の方向に延在する複数のｎ型ウェルと、
前記各々のｎ型ウェル中を各々前記第１の方向に延在し、各々コントロールゲートを形成する一対のｐ型埋込拡散領域と、
前記Ｓｉ基板表面上の隣接する一対のｎ型ウェルの間に画成され、前記第１の方向に延在する一対の、各々トンネル絶縁膜で覆われた活性領域と、
前記各々のｎ型ウェル上に、各々前記Ｓｉ基板表面を覆う絶縁膜を介して前記ｎ型ウェル中の一方のｐ型埋込拡散領域と容量性結合するように設けられ、前記ｎ型ウェルに隣接する活性領域上を延在するフローティングゲート電極と、
前記各々の活性領域中において、前記フローティングゲート電極の両側に形成された一対のｎ型拡散領域と、
前記Ｓｉ基板上を、各々前記第１の方向に交差する第２の方向に、前記複数のｎ型ウェルおよび複数の活性領域を横切って延在し、各々前記活性領域中に対応するｎ型拡散領域にコンタクトする一対のビットラインと、
前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応して前記第１の方向に延在し、各々対応するｎ型ウェル中のコントロールゲートとコンタクトする複数のワードラインとよりなることを特徴とする、不揮発性メモリセルアレイを含む半導体集積回路装置。
【請求項５】  ｐ型Ｓｉ基板と、
前記Ｓｉ基板中に形成されたｎ型埋込拡散領域よりなるコントロールゲートと、
前記Ｓｉ基板中の前記ｎ型埋込拡散領域近傍に形成され、トンネル絶縁膜により覆われた活性領域と、
前記Ｓｉ基板表面上に、前記ｎ型埋込拡散領域と絶縁膜を介して容量性結合するように設けられたフローティングゲート電極とよりなり、
前記活性領域中には前記ｐ型Ｓｉ基板と、前記Ｓｉ基板中に形成されたｎ型ウェルと、前記ｎ型ウェル中に形成されたｐ型ウェルとよりなる三重ウェル構造が形成されており、
前記フローティングゲート電極は前記活性領域上を、前記フローティングゲート電極と前記Ｓｉ基板表面との間に前記トンネル絶縁膜が介在する状態で延在し、
さらに前記Ｓｉ基板中には、前記ｐ型ウェル中に前記フローティングゲート電極の両側に一対のｎ型拡散領域が、それぞれソース領域およびドレイン領域として形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】  ｐ型Ｓｉ基板と、
前記Ｓｉ基板上に繰り返し形成され、各々前記Ｓｉ基板中を第１の方向に延在し、コントロールゲートを形成する複数のｎ型埋込拡散領域と、
前記Ｓｉ基板表面上の隣接する一対のｎ型埋込拡散領域の間に画成され、ｐ型Ｓｉ基板と、前記ｐ型Ｓｉ基板中に形成されたｎ型ウェルと、前記ｎ型ウェル中に形成されたｐ型ウェルとよりなる三重ウェル構造と、
前記ｐ型ウェル中において前記第１の方向に延在し、トンネル絶縁膜で覆われた活性領域と、
前記Ｓｉ基板上に、前記Ｓｉ基板表面を覆う絶縁膜を介して前記ｎ型埋込拡散領域と容量性結合するように設けられ、前記ｎ型埋込拡散領域に隣接する活性領域上を延在するフローティングゲート電極と、
前記各々の活性領域中において、前記フローティングゲート電極の両側に形成された一対のｎ型拡散領域と、
前記Ｓｉ基板上を、各々前記第１の方向に交差する第２の方向に、前記複数のｎ型ウェルおよび複数の活性領域を横切って延在し、各々前記活性領域中に対応するｎ型拡散領域にコンタクトする一対のビットラインと、
前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応して前記第１の方向に延在し、各々対応するｎ型ウェル中のコントロールゲートとコンタクトする複数のワードラインとよりなることを特徴とする、不揮発性メモリセルアレイを含む半導体集積回路装置。
【請求項７】  ｐ型Ｓｉ基板と、
前記Ｓｉ上に繰り返し形成され、各々前記Ｓｉ基板中を第１の方向に延在し、コントロールゲートを形成する複数のｎ型埋込拡散領域と、
前記Ｓｉ基板表面上の隣接する一対のｎ型埋込拡散領域と別の一対のｎ型埋込拡散領域との間に画成され、ｐ型Ｓｉ基板と、前記ｐ型Ｓｉ基板中に形成されたｎ型ウェルと、前記ｎ型ウェル中に形成されたｐ型ウェルとよりなる三重ウェル構造と、
前記ｐ型ウェル中において前記第１の方向に延在する一対の、各々トンネル絶縁膜で覆われた活性領域と、
前記Ｓｉ基板上に、前記Ｓｉ基板表面を覆う絶縁膜を介して前記ｎ型埋込拡散領域と容量性結合するように設けられ、前記ｎ型埋込拡散領域に隣接する活性領域上を延在するフローティングゲート電極と、
前記各々の活性領域中において、前記フローティングゲート電極の両側に形成された一対のｎ型拡散領域と、
前記Ｓｉ基板上を、各々前記第１の方向に交差する第２の方向に、前記複数のｎ型ウェルおよび複数の活性領域を横切って延在し、各々前記活性領域中に対応するｎ型拡散領域にコンタクトする一対のビットラインと、
前記Ｓｉ基板上を前記複数のｎ型ウェルにそれぞれ対応して前記第１の方向に延在し、各々対応するｎ型ウェル中のコントロールゲートとコンタクトする複数のワードラインとよりなることを特徴とする、不揮発性メモリセルアレイを含む半導体集積回路装置。
【請求項８】  ｐ型Ｓｉ基板と、
前記ｐ型Ｓｉ基板中に繰り返し形成され、各々が前記ｐ型Ｓｉ基板と前記Ｓｉ基板中に形成され第１の方向に延在するｎ型ウェルと前記ｎ型ウェル中に形成され前記第１の方向に延在するｐ型ウェルとよりなる複数の三重ウェル構造と、
前記複数の三重ウェル構造の各々において前記ｐ型ウェル中に形成され、トンネル絶縁膜により覆われた活性領域と、
前記Ｓｉ基板上において前記三重ウェル構造の各々の近傍に形成され、各々前記第１の方向に延在し、互いに前記第１の方向に整列し、さらに前記第１の方向とは異なる第２の方向に、前記多重ウェル構造と交互に繰り返される複数の埋込拡散領域と、
前記Ｓｉ基板上において、各々の前記埋込拡散領域とこれに対応する近傍の活性領域との間に延在し、前記埋込拡散領域と、前記Ｓｉ基板表面に形成された絶縁膜を介して容量性結合を生じ、前記活性領域上において前記トンネル絶縁膜上を延在する複数のフローティングゲート電極と、
前記Ｓｉ基板上を前記第２の方向に、前記第２の方向に繰り返し形成される複数の三重ウェル構造および埋込拡散領域を横切って延在し、前記横切った埋込拡散領域にコンタクトする複数のワードラインとよりなり、
前記フローティングゲート電極は、前記第１の方向に、前記第１の方向に整列した複数の埋込拡散領域に対応して繰り返し形成され、さらに前記第２の方向に繰り返され、
前記複数のワードラインは、前記第１の方向に繰り返されることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
【請求項９】  ｐ型Ｓｉ基板と、
前記ｐ型Ｓｉ基板中に繰り返し形成され、各々が前記ｐ型Ｓｉ基板の一部と前記Ｓｉ基板中に形成され第１の方向に延在するｎ型ウェルと前記ｎ型ウェル中に形成され前記第１の方向に延在するｐ型ウェルとよりなる複数の三重ウェル構造と、
前記複数の三重ウェル構造の各々において前記ｐ型ウェル中に形成され、各々前記第１の方向に延在しトンネル酸化膜により覆われた一対の活性領域と、
前記Ｓｉ基板上において前記三重ウェル構造の近傍に形成され、各々前記第１の方向に延在し、前記第１の方向に２列に整列した複数の埋込拡散領域と、
前記Ｓｉ基板上において、各々の前記埋込拡散領域とこれに対応する近傍の活性領域との間に延在し、前記埋込拡散領域と、前記Ｓｉ基板表面に形成された絶縁膜を介して容量性結合を生じ、前記活性領域上において前記トンネル酸化膜上を延在する複数のフローティングゲート電極とよりなり、
前記複数の三重ウェル構造と前記２列の埋込拡散構造とは、それぞれ第１および第２の構造単位を形成し、前記第１および第２の構造単位は、前記Ｓｉ基板表面において前記第１の方向とは異なる第２の方向に交互に繰り返し形成され、
さらに前記Ｓｉ基板上を前記第２の方向に、前記第２の方向に繰り返し形成される複数の三重ウェル構造および埋込拡散領域を横切って延在し、前記横切った埋込拡散領域にコンタクトする複数のワードラインを含み、
前記フローティングゲート電極は、前記第１の方向に、前記第１の方向に整列した複数の埋込拡散領域に対応して繰り返し形成され、さらに前記第２の方向に繰り返され、
前記複数のワードラインは、前記第１の方向に繰り返されることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。