【手続補正書】
【提出日】平成18年9月5日(2006.9.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  （ａ）平面視第１方向に沿ってこの順に繋がる第１〜第３部分を有し、前記第１方向に垂直な平面視第２方向に関する前記第２部分の寸法が、前記第２方向に関する前記第１及び第３部分の各寸法よりも小さい、略Ｈ字状の第１のマスク材と、前記第１方向に沿ってこの順に繋がる第４〜第６部分を有し、前記第２方向に関する前記第５部分の寸法が、前記第２方向に関する前記第４及び第６部分の各寸法よりも小さい、略Ｈ字状の第２のマスク材とを、前記第１及び第４部分、前記第２及び第５部分、並びに前記第３及び第６部分のそれぞれが、互いに離間しつつ前記第２方向に沿って並ぶように、半導体基板の主面上に形成する工程と、
（ｂ）前記第１及び第２のマスク材をエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記第１〜第３部分の下方の前記半導体基板によってそれぞれ規定される第１〜第３側面と、前記第４〜第６部分の下方の前記半導体基板によってそれぞれ規定される第４〜第６側面とを有する凹部を、前記主面内に形成する工程と、
（ｃ）前記第１及び第２のマスク材が前記主面上に形成されている状態で、前記第２方向の斜め上方から不純物をイオン注入することにより、前記第１〜第６側面のうちの前記第２及び第５側面内のみに、第１導電型の第１のチャネルドープ領域をそれぞれ形成する工程と、
（ｄ）前記工程（ｃ）よりも後に実行され、前記凹部内を充填して素子分離絶縁膜を形成することにより、前記工程（ａ）で前記第１及び第２のマスク材が形成された部分の前記半導体基板を、それぞれ第１及び第２の素子形成領域として規定する工程と、
（ｅ）前記第１及び第２の素子形成領域内における前記主面内に、前記第１導電型の第２のチャネルドープ領域をそれぞれ形成する工程と、
（ｆ）前記工程（ｃ）よりも後に実行され、前記第１及び第２のマスク材を除去する工程と、
（ｇ）前記工程（ｆ）よりも後に実行され、前記第１及び第２の素子形成領域内における前記主面上に、絶縁膜をそれぞれ形成する工程と、
（ｈ）前記工程（ｇ）によって得られる構造上に、導電膜を形成する工程と、
（ｉ）前記導電膜をパターニングすることにより、前記第２方向に沿って延在するゲート電極を、前記工程（ａ）で前記第２及び第５部分が形成された各部分の前記主面の上方にそれぞれ形成する工程と、
（ｊ）前記工程（ａ）で前記第１及び第４部分が形成された各部分の前記主面内に、前記第１導電型とは異なる第２導電型の第１のソース及びドレイン領域をそれぞれ形成する工程と、
（ｋ）前記工程（ａ）で前記第３及び第６部分が形成された各部分の前記主面内に、前記第２導電型の第２のソース及びドレイン領域をそれぞれ形成する工程と
を備える、半導体装置の製造方法。
【請求項２】  前記第１部分と前記第４部分との間隔及び前記第３部分と前記第６部分との間隔をＷ２、前記第２部分と前記第５部分との間隔をＷ１、前記工程（ｃ）における前記不純物の注入方向と前記主面の法線方向とが成す角度をα、前記第１及び第２のマスク材の膜厚をＴと定義したときに、
ｔａｎ-1（Ｗ２／Ｔ）＜α≦ｔａｎ-1（Ｗ１／Ｔ）
の関係が成り立つ、請求項１に記載の半導体装置の製造方法。
【請求項３】  （ａ）平面視第１方向に沿ってこの順に繋がる第１〜第３部分を有する第１のマスク材と、前記第１方向に沿ってこの順に繋がる第４〜第６部分を有する第２のマスク材と、前記第１方向に沿ってこの順に繋がる第７〜第９部分を有する第３のマスク材とを、前記第３、第４、及び第９部分が、互いに離間しつつ前記第１方向に垂直な平面視第２方向に沿ってこの順に並び、前記第２及び第８部分が互いに離間しつつ前記第２方向に沿って並び、かつ、前記第２及び第５部分が前記第２方向に沿って並ばないように、半導体基板の主面上に形成する工程と、
（ｂ）前記第１〜第３のマスク材をエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記第１〜第３部分の下方の前記半導体基板によってそれぞれ規定される第１〜第３側面と、前記第４〜第６部分の下方の前記半導体基板によってそれぞれ規定される第４〜第６側面と、前記第７〜第９部分の下方の前記半導体基板によってそれぞれ規定される第７〜第９側面とを有する凹部を、前記主面内に形成する工程と、
（ｃ）前記第１〜第３のマスク材が前記主面上に形成されている状態で、前記第２方向の斜め上方から不純物をイオン注入することにより、前記第２及び第３側面のうちの前記第２側面内のみ、前記第４及び第５側面のうちの前記第５側面内のみ、並びに前記第８及び第９側面のうちの前記第８側面内のみに、第１導電型の第１のチャネルドープ領域をそれぞれ形成する工程と、
（ｄ）前記工程（ｃ）よりも後に実行され、前記凹部内を充填して素子分離絶縁膜を形成することにより、前記工程（ａ）で前記第１〜第３のマスク材が形成された部分の前記半導体基板を、それぞれ第１〜第３の素子形成領域として規定する工程と、
（ｅ）前記第１〜第３の素子形成領域内における前記主面内に、前記第１導電型の第２のチャネルドープ領域をそれぞれ形成する工程と、
（ｆ）前記工程（ｃ）よりも後に実行され、前記第１〜第３のマスク材を除去する工程と、
（ｇ）前記工程（ｆ）よりも後に実行され、前記第１〜第３の素子形成領域内における前記主面上に、絶縁膜をそれぞれ形成する工程と、
（ｈ）前記工程（ｇ）によって得られる構造上に、導電膜を形成する工程と、
（ｉ）前記導電膜をパターニングすることにより、前記第２方向に沿って延在するゲート電極を、前記工程（ａ）で前記第２、第５、及び第８部分が形成された各部分の前記主面の上方にそれぞれ形成する工程と、
（ｊ）前記工程（ａ）で前記第１、第６、及び第７部分が形成された各部分の前記主面内に、前記第１導電型とは異なる第２導電型の第１のソース及びドレイン領域をそれぞれ形成する工程と、
（ｋ）前記工程（ａ）で前記第３、第４、及び第９部分が形成された各部分の前記主面内に、前記第２導電型の第２のソース及びドレイン領域をそれぞれ形成する工程と
を備える、半導体装置の製造方法。
【請求項４】  前記第３部分と前記第４部分との間隔及び前記第４部分と前記第９部分との間隔をＷ２、前記第２部分と前記第８部分との間隔をＷ１、前記工程（ｃ）における前記不純物の注入方向と前記主面の法線方向とが成す角度をα、前記第１〜第３のマスク材の膜厚をＴと定義したときに、
ｔａｎ-1（Ｗ２／Ｔ）＜α≦ｔａｎ-1（Ｗ１／Ｔ）
の関係が成り立つ、請求項３に記載の半導体装置の製造方法。
【請求項５】  （ｌ）前記工程（ｉ）〜（ｋ）よりも後に実行され、層間絶縁膜を形成する工程と、
（ｍ）前記層間絶縁膜内に、前記第２のソース及びドレイン領域に繋がるコンタクトホールを形成する工程と、
（ｎ）前記コンタクトホール内に導電性プラグを形成する工程と、
（ｏ）前記導電性プラグに繋がるキャパシタ下部電極を形成する工程と、
（ｐ）前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、
（ｑ）前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程と
をさらに備える、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】  前記導電性プラグの材質は、前記第２導電型の不純物が添加された半導体であり、
（ｒ）前記工程（ｍ）と（ｎ）との間に実行され、前記コンタクトホール内を通して前記主面内に不純物を導入することにより、前記第２導電型の不純物導入領域を形成する工程をさらに備える、請求項５に記載の半導体装置の製造方法。
【請求項７】  前記工程（ａ）においては、前記第３部分と離間して対向しつつ前記第１方向に沿って前記第１のマスク材に並ぶ第４のマスク材が、前記主面上にさらに形成され、
前記工程（ｂ）においては、前記第１〜第４のマスク材をエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記凹部が形成され、
（ｓ）前記工程（ｄ）よりも前に実行され、前記第１及び第４のマスク材が前記主面上に形成されている状態で、前記第１方向の斜め上方から不純物をイオン注入することにより、前記第２導電型の不純物注入領域を前記第３側面内に形成する工程をさらに備える、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】  前記第１のマスク材と前記第４のマスク材との間隔をＶ、前記工程（ｓ）における前記不純物の注入方向と前記主面の法線方向とが成す角度をβ、前記第４のマスク材の膜厚をＴ、前記第４のマスク材の上面から前記凹部の底面までの深さをＵと定義したときに、
ｔａｎ-1（Ｖ／Ｕ）≦β≦ｔａｎ-1（Ｖ／Ｔ）
の関係が成り立つ、請求項７に記載の半導体装置の製造方法。
【請求項９】  （ｔ）前記工程（ｂ）よりも後、前記工程（ｄ）よりも前に実行され、前記凹部内を通して前記凹部の底面内に不純物を導入することにより、前記第１導電型の第１のチャネルカット領域を形成する工程をさらに備える、請求項５〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】  前記半導体基板はメモリセルアレイ部と周辺回路部とを有しており、
前記第１のチャネルカット領域は、前記メモリセルアレイ部内に形成され、
（ｕ）前記工程（ｔ）よりも前に実行され、前記周辺回路部を覆ってマスク材を形成する工程をさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１１】  前記半導体基板はメモリセルアレイ部と周辺回路部とを有しており、
前記第１のチャネルカット領域は、前記メモリセルアレイ部内に形成され、
前記工程（ｔ）において前記不純物が前記周辺回路部内にも導入されることにより、第２のチャネルカット領域が前記周辺回路部内に形成され、
（ｖ）前記工程（ｔ）よりも後に実行され、前記第２導電型の不純物を前記周辺回路部内に導入することにより、前記第２のチャネルカット領域を打ち消す工程をさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１２】  前記半導体装置は、メモセルアレイ内に配設されており、
前記メモリセルアレイの最外周に配設されている複数のメモリセルは、ダミーセルである、請求項５〜１１のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】  前記工程（ｅ）は、前記工程（ｇ）よりも後に実行される、請求項１〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】  半導体基板の主面内に形成された素子分離領域によって規定された素子形成領域において、ソース及びドレイン領域と、チャネルドープ領域とゲート構造を有するトランジスタが形成された半導体装置の製造方法であって、
（ａ）半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜及び前記第１絶縁膜を通して前記主面内に不純物をイオン注入することにより、チャネルドープ領域を形成する工程と、
（ｄ）前記導電膜をパターニングすることにより、ゲート電極を形成する工程と、
（ｅ）前記ゲート電極から露出している部分の前記主面内に第１導電型の不純物を導入することにより、ソース及びドレイン領域を形成する工程と
を備える、
半導体装置の製造方法。
【請求項１５】  請求項１４記載の半導体装置の製造方法であって、
（ｆ）前記工程（ｂ）と前記工程（ｃ）との間に実行され、前記導電膜上に第２絶縁膜を形成する工程と、
（ｇ）前記工程（ｃ）と前記工程（ｄ）との間に実行され、前記第２絶縁膜をパターニングする工程とを更に備え、
前記工程（ｃ）においては、前記第２絶縁膜、前記導電膜、及び前記第１絶縁膜を通して前記主面内に前記不純物がイオン注入され、
前記工程（ｄ）においては、前記工程（ｇ）でパターニングされた前記第２絶縁膜をエッチングマスクとして用いたエッチングによって、前記導電膜がパターニングされることを特徴とする、
半導体装置の製造方法。
【請求項１６】  請求項１４又は１５に記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記第１絶縁膜は、９００℃〜１１００℃程度のランプ酸化装置を用いて形成されることを特徴とする、
半導体装置の製造方法。
【請求項１７】  請求項１４又は１５に記載の半導体装置の製造方法であって、
（ｈ）前記工程（ａ）の前に実行され、前記主面内に凹部を形成する工程と、
（ｉ）前記工程（ｈ）と前記工程（ａ）の間に実行され、枚様式のランプ酸化装置を用いて、９００℃〜１１５０℃程度の熱酸化法によって、凹部の側面及び底面上に熱酸化膜を形成する工程とを更に備えることを特徴とする、
半導体装置の製造方法。
【請求項１８】  請求項１４乃至１７の何れか一つに記載の半導体装置の製造方法であって、
前記工程（ｃ）は、
（ｃ−１）  前記導電膜及び前記第１絶縁膜を通して前記主面内の素子分離底面より深い領域に前記第１導電型の第１不純物をイオン注入することにより、ウェル領域を形成する工程と、
（ｃ−２）  前記導電膜及び前記第１絶縁膜を通して前記主面内の素子分離底面に接する深さの領域に前記第１導電型の第２不純物をイオン注入することにより、チャネルカット領域を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項１９】  請求項１８に記載の半導体装置の製造方法であって、
前記工程（ｃ）において、チャネルドープ領域を形成する工程と、ウェル領域を形成する工程と、チャネルカット領域を形成する工程とは、平面視で同じ領域にイオンが注入されることを特徴とする、
半導体装置の製造方法。
【請求項２０】  請求項１４乃至１９の何れか一つに記載の半導体装置の製造方法であって、
（ｊ）前記工程（ｅ）よりも後に実行され、層間絶縁膜を形成する工程と、
（ｋ）前記層間絶縁膜内に、前記ソース及びドレイン領域に繋がるコンタクトホールを形成する工程と、
（ｌ）前記コンタクトホール内に導電性プラグを形成する工程と、
（ｍ）前記導電性プラグに繋がるキャパシタ下部電極を形成する工程と、
（ｎ）前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、
（ｏ）前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程とを更に備えることを特徴とする、
半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段】
第１の発明によれば、半導体装置の製造方法は、（ａ）平面視第１方向に沿ってこの順に繋がる第１〜第３部分を有し、第１方向に垂直な平面視第２方向に関する第２部分の寸法が、第２方向に関する第１及び第３部分の各寸法よりも小さい、略Ｈ字状の第１のマスク材と、第１方向に沿ってこの順に繋がる第４〜第６部分を有し、第２方向に関する第５部分の寸法が、第２方向に関する第４及び第６部分の各寸法よりも小さい、略Ｈ字状の第２のマスク材とを、第１及び第４部分、第２及び第５部分、並びに第３及び第６部分のそれぞれが、互いに離間しつつ第２方向に沿って並ぶように、半導体基板の主面上に形成する工程と、（ｂ）第１及び第２のマスク材をエッチングマスクとして用いて半導体基板をエッチングすることにより、第１〜第３部分の下方の半導体基板によってそれぞれ規定される第１〜第３側面と、第４〜第６部分の下方の半導体基板によってそれぞれ規定される第４〜第６側面とを有する凹部を、主面内に形成する工程と、（ｃ）第１及び第２のマスク材が主面上に形成されている状態で、第２方向の斜め上方から不純物をイオン注入することにより、第１〜第６側面のうちの第２及び第５側面内のみに、第１導電型の第１のチャネルドープ領域をそれぞれ形成する工程と、（ｄ）工程（ｃ）よりも後に実行され、凹部内を充填して素子分離絶縁膜を形成することにより、工程（ａ）で第１及び第２のマスク材が形成された部分の半導体基板を、それぞれ第１及び第２の素子形成領域として規定する工程と、（ｅ）第１及び第２の素子形成領域内における主面内に、第１導電型の第２のチャネルドープ領域をそれぞれ形成する工程と、（ｆ）工程（ｃ）よりも後に実行され、第１及び第２のマスク材を除去する工程と、（ｇ）工程（ｆ）よりも後に実行され、第１及び第２の素子形成領域内における主面上に、絶縁膜をそれぞれ形成する工程と、（ｈ）工程（ｇ）によって得られる構造上に、導電膜を形成する工程と、（ｉ）導電膜をパターニングすることにより、第２方向に沿って延在するゲート電極を、工程（ａ）で第２及び第５部分が形成された各部分の主面の上方にそれぞれ形成する工程と、（ｊ）工程（ａ）で第１及び第４部分が形成された各部分の主面内に、第１導電型とは異なる第２導電型の第１のソース及びドレイン領域をそれぞれ形成する工程と、（ｋ）工程（ａ）で第３及び第６部分が形成された各部分の主面内に、第２導電型の第２のソース及びドレイン領域をそれぞれ形成する工程とを備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
第２の発明によれば、半導体装置の製造方法は、（ａ）平面視第１方向に沿ってこの順に繋がる第１〜第３部分を有する第１のマスク材と、第１方向に沿ってこの順に繋がる第４〜第６部分を有する第２のマスク材と、第１方向に沿ってこの順に繋がる第７〜第９部分を有する第３のマスク材とを、第３、第４、及び第９部分が、互いに離間しつつ第１方向に垂直な平面視第２方向に沿ってこの順に並び、第２及び第８部分が互いに離間しつつ第２方向に沿って並び、かつ、第２及び第５部分が第２方向に沿って並ばないように、半導体基板の主面上に形成する工程と、（ｂ）第１〜第３のマスク材をエッチングマスクとして用いて半導体基板をエッチングすることにより、第１〜第３部分の下方の半導体基板によってそれぞれ規定される第１〜第３側面と、第４〜第６部分の下方の半導体基板によってそれぞれ規定される第４〜第６側面と、第７〜第９部分の下方の半導体基板によってそれぞれ規定される第７〜第９側面とを有する凹部を、主面内に形成する工程と、（ｃ）第１〜第３のマスク材が主面上に形成されている状態で、第２方向の斜め上方から不純物をイオン注入することにより、第２及び第３側面のうちの第２側面内のみ、第４及び第５側面のうちの第５側面内のみ、並びに第８及び第９側面のうちの第８側面内のみに、第１導電型の第１のチャネルドープ領域をそれぞれ形成する工程と、（ｄ）工程（ｃ）よりも後に実行され、凹部内を充填して素子分離絶縁膜を形成することにより、工程（ａ）で第１〜第３のマスク材が形成された部分の半導体基板を、それぞれ第１〜第３の素子形成領域として規定する工程と、（ｅ）第１〜第３の素子形成領域内における主面内に、第１導電型の第２のチャネルドープ領域をそれぞれ形成する工程と、（ｆ）工程（ｃ）よりも後に実行され、第１〜第３のマスク材を除去する工程と、（ｇ）工程（ｆ）よりも後に実行され、第１〜第３の素子形成領域内における主面上に、絶縁膜をそれぞれ形成する工程と、（ｈ）工程（ｇ）によって得られる構造上に、導電膜を形成する工程と、（ｉ）導電膜をパターニングすることにより、第２方向に沿って延在するゲート電極を、工程（ａ）で第２、第５、及び第８部分が形成された各部分の主面の上方にそれぞれ形成する工程と、（ｊ）工程（ａ）で第１、第６、及び第７部分が形成された各部分の主面内に、第１導電型とは異なる第２導電型の第１のソース及びドレイン領域をそれぞれ形成する工程と、（ｋ）工程（ａ）で第３、第４、及び第９部分が形成された各部分の主面内に、第２導電型の第２のソース及びドレイン領域をそれぞれ形成する工程とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
第３の発明によれば、半導体装置の製造方法は、半導体基板の主面内に形成された素子分離領域によって規定された素子形成領域において、ソース及びドレイン領域と、チャネルドープ領域とゲート構造を有するトランジスタが形成された半導体装置の製造方法であって、（ａ）半導体基板の主面上に第１絶縁膜を形成する工程と、（ｂ）第１絶縁膜上に導電膜を形成する工程と、（ｃ）導電膜及び第１絶縁膜を通して主面内に不純物をイオン注入することにより、チャネルドープ領域を形成する工程と、（ｄ）導電膜をパターニングすることにより、ゲート電極を形成する工程と、（ｅ）ゲート電極から露出している部分の主面内に第１導電型の不純物を導入することにより、ソース及びドレイン領域を形成する工程とを備える。