【事件の表示】
　平成　４年特許願第１５８７１８号「クロツク抽出回路」拒絶査定に対する審判事件〔平成　５年１２月１０日出願公開、特開平　５−３２７４３４、請求項の数（２）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯、本願発明
　本願は、平成４年５月２５日の出願であって、請求項１ないし２に係る発明は、平成４年１０月１４日付け、及び平成１２年９月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２に記載された次の事項により特定されるものと認める。
「【請求項１】　入力データを遅延し、遅延データとして出力する遅延手段と、上記入力データ及び上記遅延データに基づいて、上記入力データのデータレートに対して所定倍のデータレートを有するクロック信号を抽出するクロック抽出手段と、上記クロック信号をＮ（Ｎ＝３、４、５……）分周して分周クロック信号を生成する分周手段と、上記分周クロック信号に基づいて、上記遅延手段の遅延時間を制御する遅延時間制御手段とを具えることを特徴とするクロック抽出回路。
【請求項２】
　上記クロック抽出回路は、上記クロック信号を第２の遅延手段を介してラツチ手段に供給し、当該遅延クロック信号に基づいて当該ラツチ手段に入力される上記入力データの時間軸を補正することにより上記入力データから再生データを生成することを特徴とする請求項１に記載のクロック抽出回路。」
　
２．引用例に記載された発明
　（１）これに対して、原査定の拒絶理由に引用された特開昭６３−１９８４３３号公報（以下、「引用例１」という。）には、第２図とともに「第２図に従来のクロック再生回路の構成を示す。通信装置内部で帯域制限されたディジタルベースバンド信号１はコンパレータ５で正負が判別されて矩形状のディジタルデータ信号２となる。ディジタルデータ信号２は微分回路７によってクロック成分が抽出され、さらにＰＬＬ回路８によって再生クロック信号４が作成される。フリップフロップ回路６は再生クロック信号４をクロックとしてディジタルデータ信号２を整形し安定なディジタルデータ信号３を出力する。」（１頁右下欄１２行ないし２頁左上欄２行）の記載があり、これらの記載によれば、引用例１には、「微分回路及びＰＬＬ回路によつてデイジタルデータ信号からクロック成分を抽出して再生クロック信号を生成し、当該再生クロック信号に基づいてフリツプフロツプ回路でデイジタルデータ信号を整形して安定なデイジタルデータ信号を得るようにしたクロック再生回路」の発明（以下「引用例１に記載された発明」という。）が記載されているものと認められる。
　（２）同じく、原査定の拒絶理由に引用された特開昭６３−２４５０１０号公報（以下、「引用例２」という。）には、第１図の記載とともに「遅延用ゲート回路を用いた遅延回路と排他的オア回路とを用いて２倍の周波数のクロックを発生させる集積回路の逓倍回路において、遅延が入力クロックの１／４周期分位相のずれた位置及び該位置から±ｎ個離れた位置から遅延クロックをそれぞれ出力する遅延回路部と、位相検出用クロックをそれぞれ出力する位相検出用遅延回路部と、入力クロックの１／２周期分以上の位相のずれが生じている位相検出用クロックを検出する位相検出部と、上記遅延回路部の遅延クロックを選択するセレクタと、該セレクタで選択された遅延クロックと元の入力クロックとから２逓倍クロックを生成する排他的オア回路とを設け、生成された２逓倍クロックのパルス幅が、上記位相検出部を利用して所定の範囲内に納まるようにしたものである。」（１頁右下欄下から２行ないし２頁左上欄１３行）、「遅延回路１には、入力端子３に入力される入力クロックＣＫの周期Ｔ０に対し理論上１／４　の位相分遅延するインバータの偶数個の位置ｂから抽出された遅延クロックＣＫＤｂ、該遅延クロックＣＫＤｂより２個前のインバータの位置ａから抽出された遅延クロックＣＫＤａ、及び遅延クロックＣＫＤｂより２個後のインバータの位置ｃから抽出された遅延クロックＣＫＤｃが出力され、セレクタに各遅延クロックＣＫＤａ、遅延クロックＣＫＤｂ、遅延クロックＣＫＤｃが出力されるようになっている。・・・デコーダ回路１３は上記フリップ・フロップ回路８ないし１２から出力される信号の組み合わせに応じて、セレクタ７に入力されている遅延回路部１からの遅延クロックＣＫＤａ、遅延クロックＣＫＤｂ、遅延クロックＣＫＤｃのどの遅延クロックを選択するかのセレクタ制御信号ｉを出力する。・・・セレクタ７で選択された遅延クロックＣＫＤｂは、排他的オア回路２で入力クロックＣＫと排他的オアが取られ、第３図図示の如くデューティのよい２逓倍クロックＣＫ２Ｆが出力端子４へ出力される。」（３頁右下欄１９行ないし４頁右下欄１１行）の記載があり、これらの記載によれば、引用例２には、「入力クロックを遅延回路部１で遅延して遅延量の異なる複数の遅延クロックを生成し、位相検出用遅延クロックに基づいて複数の遅延クロックのいずれかを選択して排他的オア回路２に供給することにより任意の遅延量の遅延クロックを得、入力クロックと選択された遅延クロックとに基づいて、入力クロックの２倍の周波数の２逓倍クロックを得る」技術が開示されているものと認められる。
　
３．対比
（１）本願の請求項１に係る発明について
　本願の請求項１に係る発明（以下、「本願発明」という。）と引用例１に記載された発明とを比較すると、両者は、クロックデータからクロックを抽出する回路である点では一致するものの、以下の点で相違する。
　ａ）本願発明は、入力データを遅延し遅延データとして出力する遅延手段と、入力データ及び遅延データに基づいて、入力データのデータレートに対して所定倍のデータレートを有するクロック信号を抽出するするのに対して、引用例１に記載された発明は、微分回路及びＰＬＬ回路によつてデイジタルデータ信号からクロック成分を抽出して再生クロック信号を生成する点。
　ｂ）本願発明は、入力データのデータレートに対して所定倍のデータレートを有するクロック信号をＮ（Ｎ＝３、４、５……）分周して分周クロック信号を生成する分周手段と、上記分周クロック信号に基づいて、上記遅延手段の遅延時間を制御する遅延時間制御手段とを具えるのに対して、引用例１に記載された発明は、これらの手段がない点。
　
（２）本願の請求項２に係る発明について
　上記相違点ａ）、ｂ）に加えて、次の点でも相違する。
　ｃ）本願発明のクロック抽出回路は、クロック信号を第２の遅延手段を介してラツチ手段に供給し、当該遅延クロック信号に基づいて当該ラツチ手段に入力される上記入力データの時間軸を補正することにより上記入力データから再生データを生成するのに対して、引用例１に記載された発明のクロック再生回路には、入力データの時間軸を補正することにより入力データから再生データを生成するという技術思想がない点。
　
４．当審の判断
（１）本願の請求項１に係る発明について
　引用例２には、入力データのデータレートに対して所定倍のデータレートを有するクロック信号をＮ（Ｎ＝３、４、５・・・）分周して分周クロック信号を生成する分周手段と、上記分周クロック信号に基づいて、上記遅延手段の遅延時間を制御する遅延時間制御手段とを具える点について記載も示唆もなく、この点が周知・慣用であるともいえないことから、引用例１に記載された発明に引用例２に記載された技術を適用したとしても本願の請求項１に係る発明を構成することはできない。
　
（２）本願の請求項２に係る発明について
　引用例２には、入力データのデータレートに対して所定倍のデータレートを有するクロック信号をＮ（Ｎ＝３、４、５・・・）分周して分周クロック信号を生成する分周手段と、上記分周クロック信号に基づいて、上記遅延手段の遅延時間を制御する遅延時間制御手段とを具える点に加えて、クロック抽出回路が、クロック信号を第２の遅延手段を介してラツチ手段に供給し、当該遅延クロック信号に基づいて当該ラツチ手段に入力される上記入力データの時間軸を補正することにより上記入力データから再生データを生成する点について記載も示唆もなく、これらの点が周知・慣用であるともいえないことから、引用例１に記載された発明に引用例２に記載された技術を適用したとしても本願の請求項２に係る発明を構成することはできない。
　
５．むすび
　したがって、本願の請求項１ないし２に係る発明は、引用例１、２に記載された発明に基いて当業者が容易に発明をすることができたものとすることはできない。
  他に拒絶すべき理由を発見することはできない。
　よって、結論のとおり審決する。