(57)【特許請求の範囲】
【請求項１】
所定の電圧振幅の入力信号が入力され、この入力信号の電圧を負荷が接続されている信号線に供給する負荷駆動回路であって、
前記信号線に第１電圧を供給するための第１電圧供給回路と、
前記第１電圧供給回路から前記信号線への電圧の供給をオン／オフする第１スイッチと、
入力電圧が所定のしきい値電圧になると出力論理が反転して、前記第１スイッチのオン／オフを制御する論理回路と、
前記論理回路の前記しきい値電圧と前記入力信号の電圧との差分電圧を保持する差分電圧保持回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の一端を前記論理回路のしきい値電圧に設定するしきい値電圧設定回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の他端を前記入力信号の電圧に維持する入力電圧維持回路と、
を備え、
前記入力電圧維持回路は、一端が前記差分電圧保持回路に接続され、他端が第２電圧の端子に接続された、第１キャパシタを、備え、
前記差分電圧保持回路は、一端が前記入力電圧維持回路に接続され、他端が前記論理回路に接続された、第２キャパシタを、備え、
前記しきい値電圧設定回路は、
一端が前記第２キャパシタの前記一端に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には他端が第３電圧の端子に接続される、第３キャパシタと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第３電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に前記第３電圧から第４電圧に直線的に変化する反転キャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第３スイッチと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第４電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には前記第４電圧から前記第３電圧に直線的に変化するキャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第４スイッチと、
を備え、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には、前記論理回路の入力端子である前記第２キャパシタの前記他端が前記論理回路の前記しきい値電圧と略等しくなるように、前記第２キャパシタと前記第３キャパシタとを相反的に充放電させる、
ことを特徴とする負荷駆動回路。
【請求項２】
一端に前記入力信号が入力され、他端が前記入力電圧維持回路に接続された、第６スイッチをさらに備えるとともに、
前記第６スイッチは、前記入力電圧維持回路が保持すべき前記入力信号の電圧を前記入力電圧維持回路に設定する際にのみオン状態となる、
ことを特徴とする請求項１に記載の負荷駆動回路。
【請求項３】
一端が前記信号線に接続され、他端が前記第１スイッチに接続される、第７スイッチをさらに備えるとともに、
前記第７スイッチは、前記信号線に前記入力信号の電圧を供給する際にのみオン状態となる、
ことを特徴とする請求項１または２に記載の負荷駆動回路。
【請求項４】
一端が前記信号線に接続され、他端が第５電圧の端子に接続された、第８スイッチをさらに、備えるとともに、
前記第８スイッチは、前記信号線に前記入力信号の電圧を供給する前に一旦オン状態になり、前記信号線を前記第５電圧に設定する、
ことを特徴とする請求項３に記載の負荷駆動回路。
【請求項５】
前記論理回路は、前記しきい値電圧で出力論理が反転する反転増幅回路を２段以上継続接続して構成されている、ことを特徴とする請求項１乃至請求項４のいずれかに記載の負荷駆動回路。
【請求項６】
前記信号線に接続されている前記負荷は画素電極である、ことを特徴とする請求項５に記載の負荷駆動回路。
【請求項７】
信号線および走査線が縦横に形成され、これら各線の交点付近に列設された画素電極を有する画素アレイ部と、
走査線の駆動を行う走査線駆動回路と、
信号線の駆動を行う信号線駆動回路と、を同一基板上に形成した液晶表示装置において、
前記信号線駆動回路は、
信号線に供給する信号電圧の極性を切り換える極性切換回路と、
請求項１乃至請求項６のいずれかに記載した第１の負荷駆動回路と、
請求項１乃至請求項６のいずれかに記載した第２の負荷駆動回路と、を備え、
前記第１および第２の負荷駆動回路は、前記入力信号に基づいて、互いに異なる電圧レベルの信号電圧を出力し、
前記極性切換回路は、前記第１および第２の負荷駆動回路の出力のうちいずれか一方を所定のタイミングで交互に選択して信号線に供給する、
ことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
外部からの入力信号を駆動負荷に供給する回路に関し、例えば、駆動回路一体型の液晶表示装置の信号線駆動回路に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線および走査線がマトリクス状に配設された画素アレイ部と、信号線および走査線を駆動する駆動回路とを有する。従来は、画素アレイ部と駆動回路とを別個の基板に形成していたため、液晶表示装置のコストダウンを図ることが困難で、また、液晶表示装置の外形寸法に対する実画面サイズの比率を高めることも難しかった。
【０００３】
【発明が解決しようとする課題】
近年、ガラス基板上にポリシリコンを材料としてＴＦＴ（Thin Film Transistor）を形成する製造技術が進歩してきたため、この技術を利用することにより、画素アレイ部と駆動回路とを同一基板上に形成することも可能になった。
【０００４】
しかしながら、ガラス基板上に均一な特性のポリシリコンＴＦＴを形成することは現状では困難であり、しきい値電圧や移動度などがばらついてしまう。したがって、仮に画素アレイ部と駆動回路を同一基板上に形成したとしても、ＴＦＴの特性のばらつきにより輝度むら等の表示品質の低下が起きるおそれがあり、また、消費電力も増えてしまう。
【０００５】
本発明は、このような点に鑑みてなされたものであり、その目的は、駆動負荷に供給される電圧が、トランジスタの特性のばらつきの影響により変動しないようにした負荷駆動回路を提供することにある。
【０００６】
本発明の一態様では、所定の電圧振幅の入力信号が入力され、この入力信号の電圧を負荷が接続されている信号線に供給する負荷駆動回路であって、
前記信号線に第１電圧を供給するための第１電圧供給回路と、
前記第１電圧供給回路から前記信号線への電圧の供給をオン／オフする第１スイッチと、
入力電圧が所定のしきい値電圧になると出力論理が反転して、前記第１スイッチのオン／オフを制御する論理回路と、
前記論理回路の前記しきい値電圧と前記入力信号の電圧との差分電圧を保持する差分電圧保持回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の一端を前記論理回路のしきい値電圧に設定するしきい値電圧設定回路と、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に、前記差分電圧保持回路の他端を前記入力信号の電圧に維持する入力電圧維持回路と、
を備え、
前記入力電圧維持回路は、一端が前記差分電圧保持回路に接続され、他端が第２電圧の端子に接続された、第１キャパシタを、備え、
前記差分電圧保持回路は、一端が前記入力電圧維持回路に接続され、他端が前記論理回路に接続された、第２キャパシタを、備え、
前記しきい値電圧設定回路は、
一端が前記第２キャパシタの前記一端に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には他端が第３電圧の端子に接続される、第３キャパシタと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第３電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際に前記第３電圧から第４電圧に直線的に変化する反転キャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第３スイッチと、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には一端が前記第４電圧の端子に接続され、他端が前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には前記第４電圧から前記第３電圧に直線的に変化するキャンセル端子に接続され、前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際にはオン状態になる、第４スイッチと、
を備え、
前記差分電圧保持回路が保持すべき前記差分電圧を前記差分電圧保持回路に設定する際には、前記論理回路の入力端子である前記第２キャパシタの前記他端が前記論理回路の前記しきい値電圧と略等しくなるように、前記第２キャパシタと前記第３キャパシタとを相反的に重放電させる、
ことを特徴とする負荷駆動回路が提供される。
【０００８】
【発明の実施の形態】
以下、本発明に係る負荷駆動回路について、図面を参照しながら具体的に説明する。以下では、本発明に係る負荷駆動回路を、液晶表示装置の信号線駆動回路に適用した例を説明する。
【０００９】
〔第１実施形態〕
本発明の第１実施形態に係る負荷駆動回路は、入力映像信号の電圧と論理回路のしきい値電圧との差分電圧をキャパシタに保持し、入力映像信号を供給する信号線の電圧を制御するトランジスタのオン／オフを論理回路で行うことにより、論理回路の論理出力が反転するしきい値電圧のばらつきをキャパシタで吸収しようとしたものである。より詳しくを以下に説明する。
【００１０】
図１は本発明の第１実施形態に係る負荷駆動回路の主要部の構成を示す回路図であり、図２は負荷駆動回路全体の構成を示す概略ブロック図であり、図３は図２に示す負荷駆動回路を信号線駆動回路として用いた液晶表示装置の概略ブロック図であり、図４は正極性用の負荷駆動回路と正極性用の負荷駆動回路の動作区分を説明する図である。
【００１１】
図３に示す液晶表示装置は、信号線Ｓ１〜Ｓｎおよび走査線Ｇ１〜Ｇｎが縦横に形成されこれらの交点付近に画素表示用のＴＦＴ１が列設された画素アレイ部２と、各信号線Ｓ１〜Ｓｎを駆動する信号線駆動回路３と、各走査線Ｇ１〜Ｇｎを駆動する走査線駆動回路４とを備える。
【００１２】
図３の液晶表示装置を構成する各部は、同一基板上に形成され、信号線駆動回路３や走査線駆動回路４を構成するトランジスタは、画素表示用のＴＦＴ１と同じ製造プロセスで形成される。
【００１３】
信号線駆動回路３は、図２に示す負荷駆動回路を用いて構成される。図２の負荷駆動回路は、信号線のそれぞれに対応して設けられる正極性の負荷駆動回路１１ａと、負極性用の負荷駆動回路１１ｂと、これら負荷駆動回路１１ａ、１１ｂ内の各種スイッチを切換制御するスイッチ切換制御回路１２とを有する。
【００１４】
図４は、正極性用の負荷駆動回路１１ａと負極性用の負荷駆動回路１１ｂの機能区分を説明する図である。この図４に示すように、本実施形態においては、入力映像信号Ｖｉｎは０Ｖ〜１０Ｖ間の信号であり、これを入力映像信号Ｖｉｎが０Ｖ〜５Ｖと５Ｖ〜１０の２つの場合に分けて、正極性用の負荷駆動回路１１ａと負極性用の負荷駆動回路１１ｂとを駆動させる。
【００１５】
すなわち、負極性用の負荷駆動回路１１ｂは、信号線Ｓを予め５Ｖに設定しておき、入力映像信号Ｖｉｎが０Ｖ〜５Ｖの場合に信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧まで下げるように動作するバッファ回路である。正極性の負荷駆動回路１１ａは、信号線Ｓを予め５Ｖに設定しておき、入力映像信号Ｖｉｎが５Ｖ〜１０Ｖの場合に信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧まで上げるように動作するバッファ回路である。これら負荷駆動回路１１ａ、１１ｂのどちらを駆動させるかは、スイッチ切換制御回路１２により制御される。
【００１６】
なお、本実施形態では、信号線Ｓに予め設定する電圧を、０〜１０Ｖの電圧振幅を有する入力映像信号Ｖｉｎの中間電圧である５Ｖに設定したが、この中間電圧以外の電圧に設定するようにしてもよい。
【００１７】
図１は正極性用の負荷駆動回路１１ａの回路図である。負荷駆動回路１１ａのそれぞれは、図１に示すように、スイッチＳＷ１〜ＳＷ４と、ＰＭＯＳトランジスタからなるトランジスタＱ１と、インバータを２段縦続接続した論理回路１３と、キャパシタＣ１とを有する。負荷駆動回路１１ａ、１１ｂにより駆動される信号線Ｓには、図３に示すように、画素表示用のＴＦＴ、液晶容量および補助容量等が接続されており、図１では簡略化のため、信号線Ｓの負荷を等価的に抵抗ＲとキャパシタＣ２とで表している。
【００１８】
スイッチＳＷ１、ＳＷ２の一端は信号線Ｓに接続され、スイッチＳＷ１の他端はスイッチＳＷ３の一端とキャパシタＣ１の一端に接続され、スイッチＳＷ３の他端には入力映像信号Ｖｉｎが供給される。キャパシタＣ１の他端は論理回路１３の入力端子に接続され、論理回路１３の出力端子はトランジスタＱ１のゲート端子に接続される。トランジスタＱ１のソース端子には第１の電圧ＶＤＤ（例えば、１０Ｖ）が印加され、そのドレイン端子にはスイッチＳＷ２の他端が接続される。スイッチＳＷ４の一端には信号線Ｓが接続され、スイッチＳＷ４の他端には第２の電圧ＶＤ（例えば、５Ｖ）が印加される。スイッチＳＷ１〜ＳＷ４は、図２に示したスイッチ切換制御回路１２により切換制御される。
【００１９】
図１では、スイッチＳＷ１とキャパシタＣ１との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄとしている。
【００２０】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成する。
【００２１】
図５は図１の負荷駆動回路１１ａ内の各部のタイミング図であり、以下、このタイミング図を用いて図１の回路の動作を説明する。まず、時刻Ｔ１〜Ｔ２の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ１〜ＳＷ３をオフにしてスイッチＳＷ４をオンする。これにより、信号線Ｓの電圧（図１のｄ点）は、第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００２２】
次に、時刻Ｔ２〜Ｔ３の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ３のみをオンする。これにより、図１のａ点の電圧は入力映像信号Ｖｉｎの電圧に等しくなる。図５では、入力映像信号Ｖｉｎの電圧が７．５Ｖである例を示している。但し、スイッチＳＷ１がオフであるので、信号線Ｓ（図１のｄ点）の電圧は５Ｖを維持する。
【００２３】
ここで、論理回路１３の出力論理が反転するしきい値電圧を５．５Ｖであると仮定すると、何らかの手段により、論理回路１３の入力端子（図１のｂ点）の電圧を、この論理回路１３のしきい値電圧に設定する。この図１のｂ点を論理回路１３のしきい値電圧に設定する手法は、後述する他の実施形態で説明する。この論理回路１３の入力端子をしきい値電圧に設定すると、論理回路１３の出力端子（図１のｃ点）の電圧は、理論上は０Ｖと１０Ｖの中間電圧である５Ｖ前後になる。しかし、現実的には図１のｂ点の電圧は、しきい値電圧である５．５Ｖよりも僅かに高かったり低かったりするので、その場合は論理回路１３の出力端子（図１のｃ点）の電圧は、それぞれ、１０Ｖになったり、０Ｖになったりする。図５では、１０Ｖになる例を示している。
【００２４】
但し、時刻Ｔ１〜時刻Ｔ２の期間は、スイッチＳＷ１とスイッチＳＷ２がオフになっているので、論理回路１３の出力電圧が何Ｖであっても、後述する時刻Ｔ３以降の信号線Ｓへの入力映像信号Ｖｉｎの出力に対して、影響を与えることはない。
【００２５】
この際、スイッチＳＷ３がオンであるので、図１のａ点の電圧は入力映像信号Ｖｉｎの電圧である７．５Ｖになっている。このため、キャパシタＣ１には、入力映像信号Ｖｉｎの電圧（７．５Ｖ）と論理回路１３のしきい値電圧（５．５Ｖ）の差分電圧（２Ｖ）が保持される。
【００２６】
次に、時刻Ｔ３以降は、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２をオンして、スイッチＳＷ３、ＳＷ４をオフする。時刻Ｔ３の時点では、図１のａ点は７．５Ｖであるのに対し、ｄ点は５Ｖであるため、スイッチＳＷ１がオンすると、ａ点の電圧がｄ点に引きづられて低下する。キャパシタＣ１は上述した差分電圧（２Ｖ）を維持しているので、このキャパシタＣ１の他端側である図１のｂ点の電圧もａ点の電圧に追随して低下し、論理回路１３の出力が反転してローレベル（例えば、０Ｖ）になる。これにより、トランジスタＱ１がオンし、第１の電圧ＶＤＤがトランジスタＱ１とスイッチＳＷ２を介して信号線Ｓに供給され、信号線Ｓ（図１のｄ点）の電圧が徐々に上昇する。
【００２７】
信号線Ｓの電圧が上昇すると、それに応じて図１のａ点、ｂ点の電圧も上昇する。やがて、時刻Ｔ４になると、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧である７．５Ｖに等しくなり、図１のａ点の電圧も７．５Ｖに等しくなる。キャパシタＣ１は上述した差分電圧（２Ｖ）を保持しているので、図１のｂ点の電圧はしきい値電圧である５．５Ｖになる。このため、論理回路１３の出力が再び反転してハイレベル（例えば、１０Ｖ）になる。これにより、トランジスタＱ１がオフする。
【００２８】
トランジスタＱ１がオフすると、信号線Ｓ上の容量Ｃ２は徐々に放電したり、信号線Ｓ内にて電荷が再配分したりすることにより、図１のｄ点の電圧は下がるが、論理回路１３の入力端子（図１のｂ点）の電圧が論理回路１３のしきい値電圧を下回った時点で再びトランジスタＱ１がオンして、図１のｄ点の電圧は再び上昇する。このような動作をキャパシタＣ１に上述した差分電圧（２Ｖ）を保持した状態で繰り返すことにより、信号線Ｓ（図１のｄ点）の電圧は入力映像信号Ｖｉｎの電圧である７．５Ｖに保持される。
【００２９】
図６は負極性用の負荷駆動回路１１ｂの詳細構成を示す回路図である。図６に示すように、負荷駆動回路１１ｂは、トランジスタＱ１がｎ型である点と、トランジスタＱ１のソース電極が接地されている点とが図１の負荷駆動回路１１ａと異なり、その他の構成は同じである。
【００３０】
以上のように、第１実施形態は、図１に示すキャパシタＣ１に差分電圧を保持した状態で、スイッチＳＷ１、ＳＷ２と、論理回路１３と、トランジスタＱ１とで帰還ループを構成するようにしたので、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも低くなれば、トランジスタＱ１をオンして信号線Ｓの電圧を引き上げる制御を行い、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧と略等しくなった時点で、トランジスタＱ１をオフする。これにより、信号線Ｓの電圧は入力映像信号Ｖｉｎの電圧と略等しい電圧に設定される。
【００３１】
すなわち、第１実施形態では、論理回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧の差分電圧をキャパシタＣ１に保持させた後に、信号線Ｓに入力映像信号Ｖｉｎを供給するため、論理回路１３を構成するトランジスタのしきい値電圧にばらつきがあっても、信号線Ｓの電圧はその影響を受けなくなる。
【００３２】
〔第２実施形態〕
図１に示す論理回路１３は、トランジスタを組み合わせて構成されるため、トランジスタのしきい値や移動度のばらつきにより、論理回路１３の出力レベルが変化して回路が正常動作しなくなるおそれがある。そこで、以下に示す第２実施形態は、キャパシタＣ１に論理回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧との差分電圧を設定する際に、点ｂを論理回路１３のしきい値電圧に設定するしきい値電圧設定回路を具体的に明らかにして、論理回路１３の特性のばらつきを相殺することを特徴とする。
【００３３】
図７は負荷駆動回路の第２実施形態の回路図であり、第１実施形態と同様に、液晶表示装置の信号線駆動回路３として用いられるものである。図７の負荷駆動回路は、図１と同様に、スイッチＳＷ１〜ＳＷ４と、ＰＭＯＳトランジスタからなるトランジスタＱ１と、インバータを２段縦続接続した論理回路１３と、キャパシタＣ１とを有する。この他、図７の負荷駆動回路は、キャパシタＣ３とスイッチＳＷ５〜ＳＷ７とＰＭＯＳトランジスタＱ２、Ｑ３とを有する。
【００３４】
キャパシタＣ１、Ｃ３の各一端とスイッチＳＷ１、ＳＷ３の各一端は互いに接続される。キャパシタＣ１の他端には、論理回路１３の入力端子とスイッチＳＷ５の一端が接続され、スイッチＳＷ５の他端は第３の電圧（例えば、０Ｖ）に設定される。キャパシタＣ３の他端にはスイッチＳＷ６の一端が接続され、スイッチＳＷ６の他端には第４の電圧（例えば、１０Ｖ）が印加される。
【００３５】
論理回路１３の出力端子にはスイッチＳＷ７の一端とトランジスタＱ１のゲート端子が接続され、スイッチＳＷ７の他端にはトランジスタＱ２、Ｑ３の各ゲート端子が接続される。トランジスタＱ２のソース／ドレイン電極のうち一方はキャパシタＣ１とスイッチＳＷ５との間に接続され、他方はキャンセル端子ＣＮに接続される。トランジスタＱ３のソース／ドレイン電極のうち一方はキャパシタＣ３とスイッチＳＷ６との間に接続され、他方は反転キャンセル端子ＣＮＲに接続される。キャンセル端子ＣＮには、あるサイクルで０Ｖから１０Ｖに直線的に変化するキャンセル電圧が印加される。反転キャンセル端子ＣＮＲには、あるサイクルで１０Ｖから０Ｖに直線的に変化する反転キャンセル電圧が印加される。
【００３６】
図７では、スイッチＳＷ１、ＳＷ３とキャパシタＣ１、Ｃ３との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点をｅとしている。
【００３７】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成し、スイッチＳＷ５〜ＳＷ７とトランジスタＱ２、Ｑ３とキャパシタＣ３とが本実施形態におけるしきい値電圧設定回路を構成する。
【００３８】
図８は図７の負荷駆動回路内の各部のタイミング図であり、以下、このタイミング図を用いて図７の回路の動作を説明する。
【００３９】
まず、時刻Ｔ１１〜Ｔ１２の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ４のみをオンする。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００４０】
次に、時刻Ｔ１２〜Ｔ１３の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、ＳＷ６をオンする。これにより、図７のａ点の電圧は入力映像信号Ｖｉｎの電圧になる。図８では、入力映像信号Ｖｉｎの電圧が７．５Ｖである例を示している。スイッチＳＷ１がオフであるため、信号線（図７のｄ点）の電圧は５Ｖに維持される。また、スイッチＳＷ５、ＳＷ６がオンであるため、キャパシタＣ１とスイッチＳＷ５との接続点（図７のｂ点）は０Ｖに、キャパシタＣ３とスイッチＳＷ６との接続点（図７のｅ点）は１０Ｖになる。スイッチＳＷ７がオフであるので、トランジスタＱ２、Ｑ３がいずれもオフである。
【００４１】
次に、時刻Ｔ１３〜Ｔ１５の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ７のみをオンする。また、時刻Ｔ１３〜時刻Ｔ１５の期間では、キャンセル端子ＣＮは０Ｖから１０Ｖに直線的に変化し、反転キャンセル端子ＣＮＲは１０Ｖから０Ｖに直線的に変化する。なお、ＣＮ端子とＣＮＲ端子の電圧設定は、スイッチ切換制御回路１２か、あるいは他の回路ブロックで行われる。
【００４２】
時刻Ｔ１３の時点では論理回路１３の出力はローレベルであるため、トランジスタＱ２、Ｑ３はともにオンし、キャパシタＣ１とスイッチＳＷ５の接続点（図７のｂ点）の電圧は徐々に上昇し、キャパシタＣ３とスイッチＳＷ６の接続点（図７のｅ点）の電圧は徐々に低下する。
【００４３】
時刻Ｔ１４になると、図７のｂ点の電圧が論理回路１３のしきい値電圧（例えば、５．５Ｖ）を越え、論理回路１３の出力はハイレベル（約１０Ｖ）になり、トランジスタＱ１とトランジスタＱ２、Ｑ３はともにオフする。このため、時刻Ｔ１４〜Ｔ１５の期間内は、図７のｂ点の電圧は論理回路１３のしきい値電圧（例えば、５．５Ｖ）になり、図７のｅ点の電圧は所定電圧（例えば、４．５Ｖ）になる。
【００４４】
すなわち、論理回路１３の入力電圧が論理回路１３のしきい値電圧よりも高くなった時点で、トランジスタＱ２、Ｑ３がオフするので、論理回路１３の入力端子（図７のｂ点）の電圧が、論理回路１３のしきい値電圧に等しくなるように設定される。この際、図７の点ａは、入力映像信号Ｖｉｎの電圧である７．５Ｖに設定されているので、キャパシタＣ１には、入力信号Ｖｉｎの電圧（７．５Ｖ）と論理回路１３のしきい値電圧（５．５Ｖ）との差分電圧（２Ｖ）が保持される。
【００４５】
次に、時刻Ｔ１５になると、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ３〜ＳＷ７をオフする。時刻Ｔ１５の時点では、信号線Ｓの電圧は５Ｖで、図７のａ点の電圧は７．５Ｖであるため、信号線Ｓの電圧の影響を受けて図７のａ点の電圧が低下する。キャパシタＣ１は上述した差分電圧（２Ｖ）を保持しているので、図７のａ点の電圧低下に追随して、論理回路１３の入力端子（図７のｂ点）の電圧も低下する。この図７の点ｂの電圧が、やがて、論理回路１３のしきい値電圧以下になり、論理回路１３の出力はローレベル（約０Ｖ）になる。よって、トランジスタＱ１がオンし、信号線Ｓ（図７のｄ点）の電圧が上昇し、それに応じて、図７のａ点、ｂ点およびｅ点の電圧も上昇する。これら一連の動作の間も、キャパシタＣ１は差分電圧（２Ｖ）を保持している。
【００４６】
次に、時刻Ｔ１６になると、信号線Ｓ及びａ点の電圧が入力映像信号Ｖｉｎの電圧と等しい７．５Ｖになる。この時、キャパシタＣ１は差分電圧（２Ｖ）を保持しているので、論理回路１３の入力端子（図７のｂ点）の電圧はしきい値電圧である５．５Ｖになる。このため、論理回路１３の出力端子はハイレベル（約１０Ｖ）になる。これにより、トランジスタＱ１がオフして信号線Ｓ（図７のｄ点）の電圧は容量Ｃ２の放電により徐々に低下するが、ある程度まで低下すると、再びトランジスタＱ１がオンして信号線Ｓの電圧は再び上昇する。
【００４７】
このように、キャパシタＣ１が差分電圧（２Ｖ）を保持した状態で、上述したような動作を繰り返すことにより、信号線Ｓ（図７のｄ点）は入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持される。
【００４８】
なお、図９に、負極性用の負荷駆動回路１１ｂの回路図を示す。この負極性用の負荷駆動回路１１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッファ回路であり、このため、トランジスタＱ１はＮ型ＭＯＳトランジスタで、そのソース端子はグランドに接続されており、トランジスタＱ２、Ｑ３もＮ型ＭＯＳトランジスタに置き換えられている。また、スイッチＳＷ５は１０Ｖの電圧端子に接続されており、スイッチＳＷ６は０Ｖの電圧端子に接続されている。トランジスタＱ２のソース端子は反転キャンセル端子ＣＮＲに接続されており、トランジスタＱ３のドレイン端子はキャンセル端子ＣＮに接続されている。これ以外の点については、上述した正極性用の負荷駆動回路１１ａと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【００４９】
以上のように、図７の回路は、互いに逆方向に充放電を行う２個のキャパシタＣ１、Ｃ３を設け、論理回路１３の入力端子（図７の点ｂ）がしきい値電になった時点でトランジスタＱ２、Ｑ３をオフするようにしたので、図７の点ｂを論理回路１３のしきい値電圧に設定することができる。このため、論理回路１３のしきい値電圧がばらついても、これらキャパシタＣ１に論理回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧との差分電圧を保持させることができる。
【００５０】
このため、図８における時刻Ｔ１５以降では、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トランジスタＱ１をオンして信号線Ｓの電圧を引き上げるような制御を行うようにすることができ、信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧に略等しく設定することができる。
【００５１】
なお、本実施形態におけるトランジスタＱ２、Ｑ３をトランスファーゲートＴＧで構成することも可能である。図１０は、トランジスタＱ２、Ｑ３をトランスファーゲートＴＧに置き換えた正極性用の負荷駆動回路１１ａの回路図であり、図１１は、トランジスタＱ２、Ｑ３をトランスファーゲートＴＧに置き換えた負極性用の負荷駆動回路１１ｂの回路図である。これら図１０及び図１１に示すように、トランスファーゲートＴＧをＰ型のＭＯＳトランジスタＱ３１とＮ型のＭＯＳトランジスタＱ３２とで構成し、Ｐ型のＭＯＳトランジスタＱ３１のゲート端子をインバータＩＶを介してスイッチＳＷ７に接続するようにしてもよい。
【００５２】
〔第３実施形態〕
第３実施形態は、第２実施形態（図７）の回路を簡略化したものである。
【００５３】
図１２は負荷駆動回路の第３実施形態の回路図であり、第１および第２実施形態と同様に、例えば図３に示す液晶表示装置の信号線駆動回路３として用いられるものである。
【００５４】
図１２の回路は、図７の回路のトランジスタＱ２、Ｑ３の代わりに、トランジスタＱ４を設けたことを特徴とする。トランジスタＱ４のソース／ドレイン電極のうち一方はキャパシタＣ１とスイッチＳＷ５との間に接続され、他方はキャパシタＣ３とスイッチＳＷ６との間に接続される。また、トランジスタＱ４のゲート端子はスイッチＳＷ７の一端に接続される。
【００５５】
図１２では、スイッチＳＷ１、ＳＷ３とキャパシタＣ１、Ｃ３との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点をｅとしている。
【００５６】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成し、スイッチＳＷ５〜ＳＷ７とトランジスタＱ４とキャパシタＣ３とが本実施形態におけるしきい値電圧設定回路を構成する。
【００５７】
図１３は図１２の負荷駆動回路内の各部のタイミング図であり、以下、このタイミング図を用いて図１２の回路の動作を説明する。
【００５８】
まず、時刻Ｔ２１〜Ｔ２２の期間内に、スイッチ切換制御回路１２はスイッチＳＷ４のみをオンする。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００５９】
次に、時刻Ｔ２２〜２３の期間内に、スイッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、ＳＷ６をオンする。これにより、図１２のａ点の電圧は入力映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）になる。この期間内は、スイッチＳＷ１がオフであるため、信号線Ｓ（図１２のｄ点）の電圧は５Ｖを維持する。また、スイッチＳＷ５、ＳＷ６がオンであるため、図１２のｂ点は０Ｖに、ｅ点は１０Ｖになる。スイッチ７がオフであるので、トランジスタＱ４はオフ状態になる。
【００６０】
次に、時刻Ｔ２３〜Ｔ２５の期間内に、スイッチ切換制御回路１３はスイッチＳＷ７のみをオンする。このとき、トランジスタＱ４はオン状態であるため、図１２のｂ点とｅ点が短絡し、両電圧は一致する方向に変化する。具体的には、ｂ点の電圧は０Ｖから徐々に上昇し、ｅ点の電圧は１０Ｖから徐々に低下する。
【００６１】
時刻Ｔ２４になると、論理回路１３の入力端子（図１２のｂ点）の電圧が論理回路１３のしきい値電圧を越え、論理回路１３の出力電圧がハイレベル（例えば、１０Ｖ）に変化する。これにより、トランジスタＱ４がオフし、ｂ点の電圧はそれ以上には上昇しなくなる。これにより、論理回路１３の入力端子（図１２のｂ点）の電圧は論理回路１３のしきい値電圧に略等しくなる。この際、図１２のａ点は入力映像信号Ｖｉｎの電圧である７．５Ｖに維持されているので、キャパシタＣ１には、入力電圧（７．５Ｖ）と論理回路１３のしきい値電圧（５．５Ｖ）その差分電圧（２Ｖ）が保持される。
【００６２】
次に、時刻Ｔ２５になると、スイッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ３〜ＳＷ７をオフする。これにより、図１２の点ｄ、点ａの電圧が下降し、キャパシタＣ１は差分電圧（２Ｖ）を保持しているので、ｂ点の電圧も追随して降下する。このため、論理回路１３の出力がローレベル（例えば、０Ｖ）になってトランジスタＱ１がオンし、信号線Ｓの電圧は徐々に上昇する。その後、信号線Ｓの電圧の上昇に追随してｂ点の電圧も上昇するので、時刻Ｔ２６になると、ｂ点の電圧が論理回路１３のしきい値電圧を越えて論理回路１３の出力が反転してハイレベル（例えば、１０Ｖ）になる。これにより、トランジスタＱ１がオフして信号線Ｓの電圧はそれ以上には上昇しなくなる。
【００６３】
以上のように、第３実施形態は、キャパシタＣ１、Ｃ３の各一端をトランジスタＱ４のソース／ドレイン電極にそれぞれ接続し、トランジスタＱ４のゲート電極を論理回路１３の出力電圧に応じて制御するようにしたため、図１２のｂ点の電圧とｅ点の電圧を相反的に制御でき、第２実施形態と同様に、論理回路１３の入力端子（図１２のｂ点）の電圧を論理回路１３のしきい値電圧に略等しく設定することができる。このため、上述した第２実施形態よりも簡単な回路構成で、キャパシタＣ１に論理回路１３のしきい値電圧と入力映像信号Ｖｉｎの電圧との差分電圧を保持させることができる。
【００６４】
図１４は負極性用の負荷駆動回路１１ｂの詳細構成を示す回路図である。図１４に示すように、負荷駆動回路１１ｂは、トランジスタＱ１、Ｑ４がｎ型ＭＯＳトランジスタである点と、トランジスタＱ１のソース電極が接地されている点とが図１２の負荷駆動回路１１ａと異なり、その他の構成は同じである。
【００６５】
なお、本実施形態におけるトランジスタＱ４をトランスファーゲートＴＧで構成することも可能である。図１５は、トランジスタＱ４をトランスファーゲートＴＧに置き換えた正極性用の負荷駆動回路１１ａの回路図であり、図１６は、トランジスタＱ４をトランスファーゲートＴＧに置き換えた負極性用の負荷駆動回路１１ｂの回路図である。これら図１５及び図１６に示すように、トランスファーゲートＴＧをＰ型のＭＯＳトランジスタＱ４１とＮ型のＭＯＳトランジスタＱ４２とで構成し、一方をインバータＩＶを介してスイッチＳＷ７に接続するようにしてもよい。
【００６６】
〔第４実施形態〕
第４実施形態に係る負荷駆動回路は、キャパシタに入力映像信号の電圧と論理回路のしきい値電圧の差分電圧を保持させる際に、キャパシタにおける入力映像信号側の端子に別のキャパシタを接続し、この端子を入力映像信号の電圧に安定的に保持することができるようにしたものである。より詳しくを以下に説明する。
【００６７】
図１７は正極性用の負荷駆動回路１１ａの回路図である。負荷駆動回路１１ａのそれぞれは、図１７に示すように、スイッチＳＷ１〜ＳＷ７と、アナログスイッチとしてのＰ型ＭＯＳトランジスタＱ１〜Ｑ３と、インバータを２段縦続接続した論理回路１３と、キャパシタＣ１〜Ｃ４とを有する。スイッチＳＷ１〜ＳＷ７は、図２に示したスイッチ切換制御回路１２により切換制御される。
【００６８】
スイッチＳＷ１、ＳＷ２の一端は信号線Ｓに接続され、スイッチＳＷ１の他端はスイッチＳＷ３の一端とキャパシタＣ１、Ｃ３、Ｃ４の一端に接続される。スイッチＳＷ３の他端には入力映像信号Ｖｉｎが供給される。
【００６９】
キャパシタＣ１の他端は、論理回路１３の入力端子とスイッチＳＷ５の一端とトランジスタＱ２のドレイン端子に接続される。論理回路１３の出力端子はトランジスタＱ１のゲート端子とスイッチＳＷ７の一端に接続される。トランジスタＱ１のソース端子には第１の電圧ＶＤＤ（例えば、１０Ｖ）が印加され、そのドレイン端子にはスイッチＳＷ２の他端が接続される。スイッチＳＷ４の一端には信号線Ｓが接続され、スイッチＳＷ４の他端には第２の電圧ＶＤ（例えば、５Ｖ）が印加される。
【００７０】
トランジスタＱ２のソース端子は、キャンセル端子ＣＮに接続される。このキャンセル端子ＣＮには、あるサイクルで０Ｖから１０Ｖに直線的に変化するキャンセル電圧が印加される。スイッチＳＷ５の他端は第３の電圧（例えば、０Ｖ）に設定される。
【００７１】
キャパシタＣ３の他端は、スイッチＳＷ６の一端とトランジスタＱ３のソース端子が接続される。トランジスタＱ３のドレイン端子は、反転キャンセル端子ＣＮＲに接続される。この反転キャンセル端子ＣＮＲには、あるサイクルで１０Ｖから０Ｖに直線的に変化する反転キャンセル電圧が印加される。スイッチＳＷ６の他端は第４の電圧（例えば、１０Ｖ）に設定される。キャパシタＣ４の一端は、第５の電圧（例えば、０Ｖ）に設定される。
【００７２】
図１７では、スイッチＳＷ１、ＳＷ３とキャパシタＣ１、Ｃ３、Ｃ４との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点をｅとしている。
【００７３】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成し、スイッチＳＷ５〜ＳＷ７とトランジスタＱ２、Ｑ３とキャパシタＣ３とが本実施形態におけるしきい値電圧設定回路を構成し、キャパシタＣ４が本実施形態における入力電圧維持回路を構成する。
【００７４】
図１８は図１７に示す正極性用の負荷駆動回路１１ａ内の各部のタイミング図であり、以下、このタイミング図を用いて図１７の負荷駆動回路１１ａの動作を説明する。
【００７５】
まず、時刻Ｔ３１〜Ｔ３２の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ４のみをオンする。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００７６】
次に、時刻Ｔ３２〜Ｔ３３の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７をオフしてスイッチＳＷ３、ＳＷ５、ＳＷ６をオンする。これにより、図１７のａ点の電圧は入力映像信号Ｖｉｎの電圧になる。図１７では、入力映像信号Ｖｉｎの電圧が７．５Ｖである例を示している。上述したように、電圧が５Ｖ以上である７．５Ｖであるので、正極性用の負荷駆動回路１１ａが信号線Ｓを駆動させる。また、スイッチＳＷ１がオフであるため、信号線（図１７のｄ点）の電圧は５Ｖを維持する。さらに、スイッチＳＷ５、ＳＷ６がオンであるため、キャパシタＣ１とスイッチＳＷ５との接続点（図１７のｂ点）は０Ｖに、キャパシタＣ２とスイッチＳＷ６との接続点（図１７のｅ点）は１０Ｖになる。スイッチＳＷ７がオフであるので、トトランジスタＱ２、Ｑ３がいずれもオフである。また、キャパシタＣ４は入力信号Ｖｉｎの電圧である７．５Ｖを保持する。
【００７７】
次に、時刻Ｔ３３〜Ｔ３５の期間内に、スイッチ切換制御回路１２は、スイッチＳＷ７のみをオンする。この時刻Ｔ３３〜Ｔ３５の期間では、キャンセル端子ＣＮの電圧は０Ｖから１０Ｖに直線的に変化し、反転キャンセル端子ＣＮＲは１０Ｖから０Ｖに直線的に変化する。なお、ＣＮ端子とＣＮＲ端子の電圧設定は、スイッチ切換制御回路１２か、あるいは他の回路ブロックで行われる。
【００７８】
時刻Ｔ３３の時点では論理回路１３の出力はローレベルであるため、トランジスタＱ２、Ｑ３はともにオンし、キャパシタＣ１とスイッチＳＷ５の接続点（図１７のｂ点）の電圧は徐々に上昇し、キャパシタＣ３とスイッチＳＷ６の接続点（図１７のｅ点）の電圧は徐々に低下する。
【００７９】
時刻Ｔ３４になると、図１７のｂ点の電圧が論理回路１３のしきい値電圧（例えば、５．５Ｖ）を越え、論理回路１３の出力はハイレベル（約１０Ｖ）になり、トランジスタＱ１とトランジスタＱ２、Ｑ３はともにオフする。このため、時刻Ｔ３４〜Ｔ３５の期間内は、図１７のｂ点の電圧は論理回路１３のしきい値電圧（例えば、５．５Ｖ）になり、図１７のｅ点の電圧は所定電圧（例えば、１０Ｖ−５．５Ｖ＝４．５Ｖ）になる。
【００８０】
すなわち、論理回路１３の入力電圧が論理回路１３のしきい値電圧よりも高くなればトランジスタＱ２がオフして、図１７のｂ点の電圧が論理回路１３のしきい値電圧に等しく設定される。この際、図１７のａ点の電圧はキャパシタＣ４により入力映像信号Ｖｉｎの電圧である７．５Ｖに安定的に維持される。このため、論理回路１３のしきい値電圧（５．５Ｖ）と入力映像信号Ｖｉｎの電圧（７．５Ｖ）との差分電圧が、キャパシタＣ１に保持される。
【００８１】
次に、時刻Ｔ３５になると、スイッチ切換制御回路１２は、スイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ３〜ＳＷ７をオフする。時刻Ｔ３５の時点では、信号線Ｓの電圧は５Ｖで、図１７のａ点の電圧は７．５Ｖであるため、信号線Ｓの電圧の影響を受けて図１７のａ点の電圧が低下する。キャパシタＣ１は上述した差分電圧（２Ｖ）を保持しているので、ａ点の電圧の低下に追随して、論理回路１３の入力端子（図１７のｂ点）の電圧も低下する。やがて、論理回路１３の入力端子の電圧が、論理回路１３のしきい値電圧以下になり、論理回路１３の出力はローレベル（約０Ｖ）になる。よって、トランジスタＱ１がオンし、信号線Ｓ（図１７のｄ点）の電圧が上昇し、それに応じて、図１７のａ点、ｂ点およびｅ点の電圧も上昇する。
【００８２】
次に、時刻Ｔ３６になると、論理回路１３の入力端子（図１７のｂ点）の電圧が論理回路１３のしきい値電圧を越え、論理回路１３の出力端子はハイレベル（約１０Ｖ）になる。これにより、トランジスタＱ１がオフして信号線Ｓ（図１７のｄ点）の電圧は容量Ｃ２の放電により徐々に低下する。しかし、ある程度まで低下すると、図１７のｄ点の電圧が論理回路１３のしきい値電圧よりも低くなり、論理回路１３の出力端子は再びローレベル（約０Ｖ）になる。このため、再びトランジスタＱ１がオンして、信号線Ｓの電圧は再び上昇する。これら一連の動作において、キャパシタＣ１は上述した差分電圧（２Ｖ）を保持している。
【００８３】
時刻Ｔ３６以降においては、このような動作を繰り返すことにより、信号線Ｓ（図１７のｄ点）は入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持される。
【００８４】
なお、図１９に、負極性用の負荷駆動回路１１ｂの回路図を示す。この負極性用の負荷駆動回路１１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッファ回路であり、このため、トランジスタＱ１はＮ型ＭＯＳトランジスタで、そのソース端子はグランドに接続されており、トランジスタＱ２、Ｑ３もＮ型ＭＯＳトランジスタに置き換えられている。また、スイッチＳＷ５は１０Ｖの電圧端子に接続されており、スイッチＳＷ６は０Ｖの電圧端子に接続されている。トランジスタＱ２のソース端子は反転キャンセル端子ＣＮＲに接続されており、トランジスタＱ３のドレイン端子はキャンセル端子ＣＮに接続されている。これ以外の点については、上述した正極性用の負荷駆動回路１１ａと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【００８５】
以上のように、本実施形態に係る負荷駆動回路１１ａ、１１ｂによれば、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トランジスタＱ１をオンして信号線Ｓの電圧を引き上げるような制御を行うようにしたので、信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧に略等しくする設定し且つ維持することができる。
【００８６】
また、図１７及び図１８に示すように、特性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）で、入力映像信号Ｖｉｎの電圧と論理回路１３のしきい値電圧との差分電圧をキャパシタＣ１に保持し、この差分電圧をキャパシタＣ１に保持した状態でトランジスタＱ１をオン／オフ制御するようにしたので、論理回路１３のしきい値電圧がばらついても、安定期間（時刻Ｔ３６以降）に信号線Ｓに供給する電圧を入力映像信号Ｖｉｎの電圧と略等しい電圧に維持することができる。
【００８７】
しかも、図１７及び図１８に示すように、図１７のａ点にキャパシタＣ４を接続したので、特性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）におけるａ点の電圧を、キャパシタへの書き込み期間（時刻Ｔ３２〜時刻Ｔ３３）で設定した入力映像信号Ｖｉｎの電圧に、安定的に保持することができる。すなわち、キャパシタＣ４がなき場合は、特性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）における図１７のａ点の電圧はトランジスタＱ２、Ｑ３の容量等により多少なりとも浮動的になる。このため、本実施形態においては、図１７のａ点にキャパシタＣ４を接続することにより、キャパシタへの書き込み期間（時刻Ｔ３２〜時刻Ｔ３３）で、入力映像信号Ｖｉｎの電圧と０Ｖの差分電圧をキャパシタＣ４に保持し、これを特性バラツキキャンセル期間（時刻Ｔ３３〜時刻Ｔ３５）でも保持することにより、ａ点を安定的に入力映像信号Ｖｉｎに維持できるようにしたのである。
【００８８】
なお、本実施形態におけるトランジスタＱ２、Ｑ３をトランスファーゲートＴＧで構成することも可能である。図２０は、トランジスタＱ２、Ｑ３をトランスファーゲートＴＧに置き換えた正極性用の負荷駆動回路１１ａの回路図であり、図２１は、トランジスタＱ２、Ｑ３をトランスファーゲートＴＧに置き換えた負極性用の負荷駆動回路１１ｂの回路図である。これら図２０及び図２１に示すように、トランスファーゲートＴＧをＰ型のＭＯＳトランジスタＱ３１とＮ型のＭＯＳトランジスタＱ３２とで構成し、Ｐ型のＭＯＳトランジスタＱ３１のゲート端子をインバータＩＶを介してスイッチＳＷ７に接続するようにしてもよい。
【００８９】
〔第５実施形態〕
本発明の第５実施形態に係る負荷駆動回路は、上述した第４実施形態の負荷駆動回路を簡略化したものである。
【００９０】
図２２は負荷駆動回路の第５実施形態の回路図であり、上述した第４実施形態と同様に、例えば図３に示す液晶表示装置の信号線駆動回路３として用いられるものである。
【００９１】
図２２の回路は、図１７の回路のトランジスタＱ２、Ｑ３の代わりに、トランジスタＱ４を設けたことを特徴とする。トランジスタＱ４のソース／ドレイン電極のうち一方はキャパシタＣ１とスイッチＳＷ５との間に接続され、他方はキャパシタＣ３とスイッチＳＷ６との間に接続される。また、トランジスタＱ４のゲート端子はスイッチＳＷ７の一端に接続される。
【００９２】
図２２では、スイッチＳＷ１、ＳＷ３とキャパシタＣ１、Ｃ３、Ｃ４との接続点をａ、キャパシタＣ１と論理回路１３との接続点をｂ、論理回路１３とトランジスタＱ１との接続点をｃ、スイッチＳＷ１、ＳＷ２の接続点をｄ、キャパシタＣ３とスイッチＳＷ６との接続点をｅとしている。
【００９３】
なお、キャパシタＣ１が本実施形態における差分電圧保持回路を構成し、第１の電圧ＶＤＤが本実施形態における第１電圧供給回路を構成し、スイッチＳＷ５〜ＳＷ７とトランジスタＱ４とキャパシタＣ３とが本実施形態におけるしきい値電圧設定回路を構成し、キャパシタＣ４が本実施形態における入力電圧維持回路を構成する。
【００９４】
図２３は図２２の負荷駆動回路１１ａ内の各部のタイミング図であり、以下、このタイミング図を用いて図２２の負荷駆動回路１１ａの動作を説明する。
【００９５】
まず、時刻Ｔ４１〜Ｔ４２の期間内に、スイッチ切換制御回路１２はスイッチＳＷ４のみをオンする。これにより、信号線Ｓの電圧は第２の電圧ＶＤと同じ電圧（例えば５Ｖ）になる。
【００９６】
次に、時刻Ｔ４２〜Ｔ４３の期間内に、スイッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７をオフして、スイッチＳＷ３、ＳＷ５、ＳＷ６をオンする。これにより、図２２のａ点の電圧は入力映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）になる。この期間内は、スイッチＳＷ１がオフであるため、信号線Ｓ（図２２のｄ点）の電圧は５Ｖを維持する。また、スイッチＳＷ５、ＳＷ６がオンであるため、図２２のｂ点は０Ｖに、ｅ点は１０Ｖになる。スイッチＳＷ７がオフ状態であるので、トランジスタＱ４もオフ状態になる。また、キャパシタＣ４は入力信号Ｖｉｎの電圧である７．５Ｖを保持する。
【００９７】
次に、時刻Ｔ４３〜Ｔ４５の期間内に、スイッチ切換制御回路１２はスイッチＳＷ７のみをオンする。このとき、トランジスタＱ４はオン状態であるため、図２２のｂ点とｅ点が短絡し、両電圧は一致する方向に変化する。具体的には、ｂ点の電圧は０Ｖから徐々に上昇し、ｅ点の電圧は１０Ｖから徐々に低下する。
【００９８】
時刻Ｔ４４になると、論理回路１３の入力端子（図２２のｂ点）の電圧が論理回路１３のしきい値電圧を越え、論理回路１３の出力電圧がハイレベル（例えば、１０Ｖ）に変化する。これにより、トランジスタＱ４がオフし、ｂ点の電圧はそれ以上には上昇しなくなる。これにより、論理回路１３の入力端子（図２２のｂ点）の電圧は、論理回路１３のしきい値電圧に略等しく設定される。この際、図２２のａ点の電圧はキャパシタＣ４により入力映像信号の電圧である７．５Ｖに安定的に維持される。このため、論理回路１３のしきい値電圧（例えば、５．５Ｖ）と入力映像信号Ｖｉｎの電圧（例えば、７．５Ｖ）との差分電圧（例えば、２Ｖ）が、キャパシタＣ４に保持される。
【００９９】
次に、時刻Ｔ４５になると、スイッチ切換制御回路１２はスイッチＳＷ１、ＳＷ２をオンし、スイッチＳＷ３〜ＳＷ７をオフする。これにより、キャパシタＣ１が上述した差分電圧（２Ｖ）を保持した状態で、図２２のａ点、ｂ点の電圧がいったん下がってトランジスタＱ１がオンし、信号線Ｓの電圧は徐々に上昇する。
【０１００】
次に、時刻Ｔ４６になると、論理回路１３の入力端子（図２２のｂ点）の電圧が論理回路１３のしきい値電圧を越え、論理回路１３の出力端子はハイレベル（約１０Ｖ）になる。これにより、トランジスタＱ１がオフして信号線Ｓ（図２２のｄ点）の電圧は容量Ｃ２の放電により徐々に低下する。しかし、ある程度まで低下すると、図２２のｄ点の電圧が論理回路１３のしきい値電圧よりも低くなり、論理回路１３の出力端子は再びローレベル（約０Ｖ）になる。このため、再びトランジスタＱ１がオンして、信号線Ｓの電圧は再び上昇する。
【０１０１】
時刻Ｔ４６以降においては、このような動作を繰り返すことにより、信号線Ｓ（図２２のｄ点）は入力映像信号Ｖｉｎの電圧（約７．５Ｖ）に保持される。
【０１０２】
なお、図２４に、負極性用の負荷駆動回路１１ｂの回路図を示す。この負極性用の負荷駆動回路１１ｂは、信号線Ｓを０Ｖ〜５Ｖの範囲で駆動するバッファ回路であり、このため、トランジスタＱ１はＮ型ＭＯＳトランジスタで、そのソース端子はグランドに接続されており、トランジスタＱ４もＮ型ＭＯＳトランジスタに置き換えられている。また、スイッチＳＷ５は１０Ｖの電圧端子に接続されており、スイッチＳＷ６は０Ｖの電圧端子に接続されている。これ以外の点については、上述した正極性用の負荷駆動回路１１ａと同様の構成、動作であるので、ここではその詳しい説明は省略する。
【０１０３】
以上のように、本実施形態に係る負荷駆動回路１１ａ、１１ｂによれば、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも高くなると、トランジスタＱ１をオフして信号線Ｓの電圧を引き下げ、信号線Ｓの電圧が入力映像信号Ｖｉｎの電圧よりも低くなると、トランジスタＱ１をオンして信号線Ｓの電圧を引き上げるような制御を行うようにしたので、信号線Ｓの電圧を入力映像信号Ｖｉｎの電圧に略等しくする設定し且つ維持することができる。
【０１０４】
また、図２２及び図２３に示すように、特性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）で、入力映像信号Ｖｉｎの電圧と論理回路１３のしきい値電圧との差分電圧をキャパシタＣ１に保持し、この差分電圧をキャパシタＣ１に保持した状態でトランジスタＱ１をオン／オフ制御するようにしたので、論理回路１３のしきい値電圧がばらついても、安定期間（時刻Ｔ４６以降）に信号線Ｓに供給する電圧を入力映像信号Ｖｉｎの電圧と略等しい電圧に維持することができる。
【０１０５】
しかも、図２２及び図２３に示すように、図２２のａ点にキャパシタＣ４を接続したので、特性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）におけるａ点の電圧を、キャパシタへの書き込み期間（時刻Ｔ４２〜時刻Ｔ４３）で設定した入力映像信号Ｖｉｎの電圧に、安定的に保持することができる。すなわち、キャパシタＣ４がなき場合は、特性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）における図２２のａ点の電圧はトランジスタＱ２、Ｑ３の容量等により多少なりとも浮動的になる。このため、本実施形態においては、図２２のａ点にキャパシタＣ４を接続することにより、キャパシタへの書き込み期間（時刻Ｔ４２〜時刻Ｔ４３）で、入力映像信号Ｖｉｎの電圧と０Ｖの差分電圧をキャパシタＣ４に保持し、これを特性バラツキキャンセル期間（時刻Ｔ４３〜時刻Ｔ４５）でも保持することにより、ａ点を安定的に入力映像信号Ｖｉｎの電圧に維持できるようにしたのである。
【０１０６】
なお、本実施形態におけるトランジスタＱ４をトランスファーゲートＴＧで構成することも可能である。図２５は、トランジスタＱ４をトランスファーゲートＴＧに置き換えた正極性用の負荷駆動回路１１ａの回路図であり、図２６は、トランジスタＱ４をトランスファーゲートＴＧに置き換えた負極性用の負荷駆動回路１１ｂの回路図である。これら図２５及び図２６に示すように、トランスファーゲートＴＧをＰ型のＭＯＳトランジスタＱ４１とＮ型のＭＯＳトランジスタＱ４２とで構成し、一方をインバータＩＶを介してスイッチＳＷ７に接続するようにしてもよい。
【０１０７】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上記実施形態では、本発明に係る負荷駆動回路を液晶表示装置内の信号線駆動回路３に適用した例を説明したが、本発明は信号線駆動回路３以外にも幅広く適用することができる。
【０１０８】
また、図１等に示す各種スイッチは、トランスファーゲートやアナログスイッチを用いて構成することができる。
【０１０９】
また、図１等では、入力された信号を反転増幅するインバータを２段縦続接続して論理回路１３を構成する例を説明したが、トランジスタを組み合わせて構成されるものであれば、論理回路１３の内部構成に特に制限はない。
【０１１０】
さらに、上述した実施形態においては、信号線Ｓを予め５Ｖに設定し、入力映像信号Ｖｉｎが５Ｖよりも高い場合は正極性の負荷駆動回路１１ａを駆動させて信号線Ｓを５Ｖから入力映像信号Ｖｉｎまで上昇させ、入力信号線Ｖｉｎが５Ｖよりも低い場合は負極性の負荷駆動回路１１ｂを駆動させて信号線Ｓを５Ｖから入力映像信号Ｖｉｎまで降下させることとし、信号線Ｓに設定する電圧の正確性を向上させた。しかし、正極性の負荷駆動回路１１ａと負極性の負荷駆動回路１１ｂの双方を設ける必要は必ずしもない。例えば、信号線Ｓを予め０Ｖに設定し、正極性の負荷駆動回路のみで信号線Ｓを０Ｖ〜１０Ｖまでの入力映像信号Ｖｉｎの電圧に上昇させるようにしてもよい。
【０１１１】
また、上述した実施形態においては、図２の正極性用の負荷駆動回路１１ａと負極性用の負荷駆動回路１１ｂのいずれか一方を入力映像信号Ｖｉｎの電圧に応じて駆動させることとしたが、入力映像信号Ｖｉｎの電圧にかかわらず双方の負荷駆動回路１１ａ、１１ｂを同時期に駆動させるようにしてもよい。
【０１１２】
【発明の効果】
以上詳細に説明したように、本発明によれば、論理回路の入力端子の電圧を論理回路のしきい値電圧に略等しく設定した後に、外部からの入力信号を駆動負荷に供給するため、論理回路のしきい値がばらついても、駆動負荷に供給される電圧がその影響を受けなくなる。したがって、本発明を例えば液晶表示装置の信号線駆動回路に適用した場合には、輝度むらのない表示品質に優れた駆動回路一体型の液晶表示装置が得られる。
【図面の簡単な説明】
【図１】負荷駆動回路の主要部の構成を示す第１実施形態の回路図。
【図２】負荷駆動回路全体の構成を示す概略ブロック図。
【図３】図２の負荷駆動回路を信号線駆動回路として用いた液晶表示装置の概略ブロック図。
【図４】正極性用の負荷駆動回路と負極性用の負荷駆動回路の動作区分を説明するための図。
【図５】第１実施形態の負荷駆動回路内の各部のタイミング図。
【図６】第１実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図７】負荷駆動回路の第２実施形態の回路図。
【図８】第２実施形態の負荷駆動回路の各部のタイミング図。
【図９】第２実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図１０】第２実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図１１】第２実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図１２】負荷駆動回路の第３実施形態の回路図。
【図１３】第３実施形態の負荷駆動回路内の各部のタイミング図。
【図１４】第３実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図１５】第３実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図１６】第３実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図１７】負荷駆動回路の第４実施形態の回路図。
【図１８】第４実施形態の負荷駆動回路の各部のタイミング図。
【図１９】第４実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図２０】第４実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図２１】第４実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【図２２】負荷駆動回路の第５実施形態の回路図。
【図２３】第５実施形態の負荷駆動回路の各部のタイミング図。
【図２４】第５実施形態の負極性用の負荷駆動回路の詳細構成を示す回路図。
【図２５】第５実施形態における正極性用の負荷駆動回路の変形例を示す回路図。
【図２６】第５実施形態における負極性用の負荷駆動回路の変形例を示す回路図。
【符号の説明】
１  ＴＦＴ
２  画素アレイ部
３  信号線駆動回路
４  走査線駆動回路
１１ａ、１１ｂ  負荷駆動回路
１２  スイッチ切換制御回路
１３  論理回路
Ｑ１  トランジスタ
Ｑ２、Ｑ３  トランジスタ
ＳＷ１〜ＳＷ４  スイッチ
【図１】
0004535537.tif 000002
【図２】
0004535537.tif 000003
【図３】
0004535537.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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