【事件の表示】
　平成３年特許願第１２８７５９号「ノイズシェーバ回路」拒絶査定に対する審判事件［平成４年１１月１８日出願公開、特開平４−３２９７１４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成３年４月３０日の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１４年５月１０日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　「入力データをワード長変換操作の過程で切り捨てられるビットを境として上位ビットと下位ビットに分割された前記上位ビットと、出力データからフィードバックされたフィードバックデータとの差異を計算し出力する第１の減算回路と、　前記第１の減算回路の出力と前記入力データの前記下位ビットとを合成した合成データとその出力のラッチデータとを加算する第１の加算回路と、　前記第１の加算回路の出力データをワード長変換操作の過程で切り捨てられるビットを境として上位ビットと下位ビットに分割された前記上位ビットと、前記出力データからフィードバックされたフィードバックデータとの差異を計算し出力する第２の減算回路と、
　前記第２の減算回路の出力と前記第１の加算回路の前記出力データの前記下位ビットとを合成した合成データとその出力のラッチデータとを加算する第２の加算回路と、
　前記第２の加算回路から得られる出力データをより小さい数のビットを持つデータに切り捨てる比較器とを備え、
　前記比較器のラッチ出力を前記フィードバックデータとして前記第１および第２の減算回路に入力することを特徴とするノイズシェーバ回路。」
　
２．引用例
　これに対して、当審の拒絶理由に引用された特開平３−４６４１５号公報（以下、「引用例１」という。）には、次の事項が記載されている。
（１）入力される多ビットディジタルデータに帰還データを加算してその加算結果を出力する加算器と、
　前記加算結果を積分する積分器と、
　この積分器の出力を量子化して１ビットディジタルデータとして出力する量子化器とを有し、
　この量子化器の出力に基づき前記入力ディジタルデータに対応する出力アナログデータを得るようにしたディジタル・アナログ変換回路において、
　前記帰還データは下位ビットを０とすると共に、０以外の上位ビットのみ前記加算器で加算するようにしたことを特徴とするディジタル・アナログ変換回路。（特許請求の範囲）
（２）可聴帯域のＳ／Ｎを改善する方式としてΔΣ変調形（別名ノイズ・シェービング形）が開発されている。（２頁左上欄１４行目〜１７行目）
（３）この発明の一実施例を第１図に示す。ここでは、２次ΔΣ変調形１ビットＤＡＣとして構成して、入力データとして１６ビット２’ｓコンプリメント符号を用いた場合について説明する。
　また、この実施例では、帰還信号を
正の帰還信号：
０１　００００　００００　００００　００００
（１６進表記で１００００Ｈ）
負の帰還信号：
１１　００００　００００　００００　００００
（同３００００Ｈ）
とした場合について示している。この場合、上位２ビットを除き全て”０”であるので、これら下位ビットは帰還演算には不要である。したがって、上位２ビットのみ帰還するようにして、帰還演算を簡略化して、演算時間の短縮化を図っている。
　第１図の回路は、入力データＸを２回積分する積分回路３０，４４（前記第２図の回路の積分回路２０，２８に対応）と帰還用の加算器５６，６０（同減算器１１，１３に対応）を具えている。（３頁左上欄７行目〜右上欄１６行目）
（４）この加算器６２の２ビット出力の上位ビットが量子化出力Ｙとして出力される。また、この量子化出力の１ビットデータは、帰還回路６３において１サンプル遅延回路６４で１出力サンプル遅延された後に、インバータで反転されて２ビット帰還信号の上位ビットデータとして加算器５６，５８にそれぞれ入力される。（４頁右上欄１９行目〜左下欄６行目）
（５）前記実施例では、帰還データを１００００Ｈ，３００００Ｈとしたが、これよりも小さく
正の帰還信号：
０　１０００　００００　００００　００００
（１６進表記で８０００Ｈ）
負の帰還信号：
１　１０００　００００　００００　００００
（同１８０００Ｈ）
としたり、その他の値にすることもでき、出力ＹにおけるＳＮやΔΣ動作等との関係で種々選び得る。（４頁右下欄２０行目〜５頁左上欄１０行目）
　
　以上（１）〜（５）の記載及び添付図面ならびにこの分野における技術常識を考慮すると、「第１の積分回路３０」は「入力データ」と「第１の加算器５６」の出力を「合成」するとともに、第１の積分回路を構成する「加算器３４、４０、５８」の出力を１サンプル遅延して加算するものである。また同様に、「第２の積分回路４４」は「第１の積分回路３０」の出力と「第２の加算器６０」の出力を「合成」するとともに、第２の積分回路を構成する「加算器４５、５０、６２」の出力を１サンプル遅延して加算するものである。また、「第１の加算器５６」は入力データを分割し、その最上位ビットのデータとインバータで反転された帰還データを加算するものであり、「第２の加算器６０」は「第１の積分回路」の出力を分割しその上位２ビットのデータとインバータで反転された帰還データを加算するものである。
　また、上記「ΔΣ変調形」は、別名「ノイズ・シェービング形」と呼ばれるものであるから、上記引用例１には以下の発明（以下、「引用発明」という。）が記載されている。
　「入力データを分割し、その最上位ビットと出力データから帰還されインバータで反転された帰還データを加算する第１の加算器と、前記第１の加算器の出力と前記入力データを合成した合成データとその合成データの１サンプル遅延データとを加算する第１の積分回路と、前記第１の積分回路の出力データの上位ビットと、前記出力データから帰還されインバータで反転された帰還データを加算する第２の加算器と、
　前記第２の加算器の出力と前記第１の積分回路の出力データを合成した合成データとその合成データの１サンプル遅延データとを加算する第２の積分回路と、
　前記第２の積分回路から得られる出力データを量子化して１ビットディジタルデータとして出力する量子化器とを備え、
　前記量子化出力の遅延出力を、インバータで反転された帰還データとして第１および第２の加算器に入力することを特徴とするノイズシェービング形ディジタル・アナログ変換回路。」
　
　また、当審の拒絶理由に引用された特開平１−３０５７２５号公報（以下、「引用例２」という。）には、「シグマ・デルタ変調器を使用したディジタル・アナログ変換装置」に関し、次の事項が記載されている。
（６）量子化器の出力は量子化器の入力値と反対の極性になっている。ハードウェアを簡単にするために、減算器２４の機能が加算回路により実現されるように出力値が逆の極性で発生される。（３頁右下欄２〜６行目）
（７）第３図を参照すると、多重化ビット直列の入力信号が回路要素３６の入力端子３２に供給される。セルＡおよびセルＣから成る回路要素３６は、第２図に示す要素２２〜２８の機能を実行する。（４頁左上欄９〜１２行目）
　
　以上（６）〜（７）の記載及び添付図面ならびにこの分野における技術常識を考慮すると、「シグマ・デルタ変調器を使用したディジタル・アナログ変換装置において、減算機能、加算機能を有するセルＡおよびセルＣから成る回路要素３６を用いる」ことは、周知技術である。
　また、「シグマ・デルタ変調器を使用したディジタル・アナログ変換装置において、ハードウェアを簡単にするために、減算器２４の機能を加算回路により実現する」ことも慣用手段である。
　
３．対比
　そこで、本願発明と引用発明とを対比するに、
　本願発明の「フィードバック」、「第１および第２の加算器」、「ラッチデータ」、「ラッチ出力」と引用発明の「帰還」、「第１および第２の積分回路」、「１サンプル遅延データ」、「遅延出力」はそれぞれ同義である。また、引用発明の出力である「１ビットディジタルデータ」は本願発明でいう「より小さい数のビットを持つデータ」であり、それぞれのデータを出力する「量子化器」と「比較器」は同じ機能回路である。
　また、本願発明の「第１および第２の減算回路」と引用発明の「第１および第２の加算器」はそれらいずれの回路もフィードバックデータを演算する回路であるから、「演算回路」という点で一致している。
　また、本願発明の「ノイズシェーバ回路」と引用発明の「ノイズシェービング形ディジタル・アナログ変換回路」はいずれもディジタル・アナログ変換回路における多ビットディジタルデータを丸める回路であるから、「丸め回路」という点で一致している。
　
　したがって、本願発明と引用発明は、
　「入力データの上位ビットと、フィードバックデータを演算する第１の演算回路と、前記第１の演算回路の出力と前記入力データとを合成した合成データとその出力のラッチデータとを加算する第１の加算回路と、前記第１の加算回路の出力データの上位ビットと、フィードバックデータを演算する第２の演算回路と、
　前記第２の演算回路の出力と前記第１の加算回路の前記出力データとを合成した合成データとその出力のラッチデータとを加算する第２の加算回路と、
　前記第２の加算回路から得られる出力データをより小さい数のビットを持つデータとして出力する比較器とを備え、
　前記比較器のラッチ出力を、フィードバックデータとして第１および第２の演算回路に入力することを特徴とする丸め回路。」
の点で一致し、以下の点で相違する。
　
＜相違点＞
（１）「上位ビット」に関し、本願発明の「上位ビット」は「入力データをワード長変換操作の過程で切り捨てられるビットを境として上位ビットと下位ビットに分割された前記上位ビット」または「第１の加算回路の出力データをワード長変換操作の過程で切り捨てられるビットを境として上位ビットと下位ビットに分割された前記上位ビット」であるのに対し、引用発明の「上位ビット」は「最上位ビット」または「第１の積分回路の出力データの上位ビット」である点。
（２）「フィードバックデータ」および「フィードバックデータを演算する演算回路」に関し、本願発明の「フィードバックデータ」は「比較器のラッチ出力」そのものであり、「演算回路」は「出力データからフィードバックされたフィードバックデータとの差異を計算し出力する減算回路」であるのに対し、引用発明の「フィードバックデータ」は「量子化出力の遅延出力を、インバータで反転した」ものであり、「演算回路」は「出力データから帰還されインバータで反転された帰還データを加算する加算器」である点。
（３）「合成データ」に関し、本願発明は「減算回路の出力と入力データもしくは第１の加算回路の出力データの下位ビットとを合成した」ものであるのに対し、引用発明は「加算器の出力と入力データもしくは第１の積分回路の出力データとを合成した」ものである点。
（４）「丸め回路」に関し、本願発明は「ノイズシェーバ回路」であるのに対し、引用発明は「ノイズシェービング形ディジタル・アナログ変換回路」である点。
　
４．当審の判断
　そこで、相違点（１）の「上位ビット」について検討するに、本願発明の「入力データをワード長変換操作の過程で切り捨てられるビットを境として上位ビットと下位ビットに分割された前記上位ビット」とは、出力が１ビットデータの場合、「最上位ビット」のことであるから、当該構成は引用発明の構成と同じである。また、本願発明の「第１の加算回路の出力データをワード長変換操作の過程で切り捨てられるビットを境として上位ビットと下位ビットに分割された前記上位ビット」とは、前記入力データに対する下位ビット数と同じ数の下位ビットを除いた残りの上位ビットのことであるから、同様の分割を行っている引用発明の構成と変わるところはない。
　
　ついで、相違点（２）の「フィードバックデータ」および「フィードバックデータを演算する演算回路」について検討するに、引用例１には「インバータ」と「帰還用の加算器５６，６０」の組合せは第２図の「減算器１１，１３」に対応するものであることが記載されており、また、引用例２には、「シグマ・デルタ変調器を使用したディジタル・アナログ変換装置において、ハードウェアを簡単にするために、減算器２４の機能を加算回路により実現する」ことが記載されているのであるから、引用発明の「インバータ」と「帰還用の加算器５６，６０」の組合せを「減算回路」で構成して、本願発明のように構成することは単なる慣用手段の置換に過ぎないものである。また、減算を「減算回路」で行う場合、フィードバックループに「インバータ」を介挿する必要がないことは当業者であれば自明のことである。
　
　また、上記相違点（３）の「合成データ」について検討するに、引用発明の最上位ビットデータは分割されて積分回路と加算器の両方に入力され、その後合成されているが、本願発明のように、最上位ビットのデータを減算回路のみを介して入力し、その後合成するように構成しても「合成データ」は結果として同じものとなるから、この程度の構成上の差異は単なる設計的事項である。また、「合成データ」を演算する積分回路の構成についても、必要に応じて大型の加算器を用いる程度のことは設計的事項である。
　
　また、相違点（４）の「丸め回路」について検討するに、本願発明の「ノイズシェーバ回路」は「オーバサンプリング方式のディジタルアナログ変換器に利用され、特にΔ変調方式やΔΣ変調方式を用いた、任意のビット数のデータをより少ないビット数のデータに丸める」（本願明細書段落［０００１］参照）ものであるから、引用発明の「ノイズシェービング形ディジタル・アナログ変換回路」と内容的に変わるところがない。
　したがって、発明の対象を引用発明の「ノイズシェービング形ディジタル・アナログ変換回路」から「ノイズシェーバ回路」に変更して本願発明のように構成する程度のことは当業者であれば容易なことである。
　
５．むすび
　以上のとおりであるから、本願発明は、上記引用例１及び２に記載された発明ならびに上記慣用手段に基づいて、当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。