【手続補正書】
【提出日】平成18年8月3日(2006.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
平面形状がコの字型に配置されるメモリアレイと、
前記メモリアレイの配置によって形成される凹部に配置されるアナログ回路およびロジック回路と、
前記アナログ回路および前記ロジック回路の近傍に配置される電源パッドとを備える、半導体記憶装置。
【請求項２】
前記メモリアレイは、各々がノーマルブロックとスペアブロックとを含む複数のバンクを含み、
前記バンクの各々は、複数のビット線を有し、
前記複数のバンクの少なくとも２つは、前記複数のビット線を選択するコラムデコーダと、前記複数のビット線の電位を検知増幅するセンスアンプ回路とを共有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリアレイは、前記凹部の両側に対応する第１および第２の側部と、前記第１および第２の側部にはさまれた底部とからなり、
前記第１および第２の側部は、それぞれ２つのバンクを含み、
前記バンクの各々は、複数のビット線を有し、
前記２つのバンクは、前記複数のビット線の電位を検知増幅するセンスアンプ回路を共有する、請求項１に記載の半導体記憶装置。
【請求項４】
複数のバンクを含む不揮発性のメモリアレイを備え、
前記複数のバンクの少なくとも一部は、
一括消去単位であるノーマルブロック領域と、
前記ノーマルブロック領域より一括消去単位の小さいブートブロック領域とを有し、
前記ブートブロック領域を前記ノーマルブロック領域と別領域に設けることによってできる空き領域を、前記ノーマルブロック領域の欠陥時に前記ノーマルブロック領域を置換するスペアブロック領域として用いる、半導体記憶装置。
【請求項５】
ノーマルブロックとスペアブロックとを含む複数のメモリブロックと、
前記複数のメモリブロックごとのスペアブロック置換情報および不良スペアブロック情報を含むブロック情報を格納するメモリアレイと、
前記ブロック情報を受けて、前記複数のメモリブロックが良か不良かを判定するスペアブロック判定信号を出力するスペアブロック判定回路と、
前記スペアブロック判定信号を受けて、前記複数のメモリブロックごとにデコードを行なうデコード回路とを備える、半導体記憶装置。
【請求項６】
前記デコード回路は、テストモードコマンドを受けて前記スペアブロック判定信号を転送させるブロックアドレスレジスタを含む、請求項５に記載の半導体記憶装置。
【請求項７】
前記不良スペアブロック情報は、不良の場合をデータ“０”とする、請求項５に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
この発明は、半導体記憶装置に関し、より特定的には、消去単位がブロック毎である不揮発性半導体記憶装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
この発明の目的は、チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な半導体記憶装置を提供することである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
この発明のある局面による半導体記憶装置は、平面形状がコの字型に配置されるメモリアレイと、メモリアレイの配置によって形成される凹部に配置されるアナログ回路およびロジック回路と、メモリアレイに接せず、かつアナログ回路およびロジック回路の近傍に配置される電源パッドとを備える。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
この発明の他の局面による半導体記憶装置は、ノーマルブロックとスペアブロックとを含む複数のメモリブロックと、複数のメモリブロックごとのスペアブロック置換情報および不良スペアブロック情報を含むブロック情報を格納するメモリアレイと、ブロック情報を受けて、複数のメモリブロックが良か不良かを判定するスペアブロック判定信号を出力するスペアブロック判定回路と、スペアブロック判定信号を受けて、複数のメモリブロックごとにデコードを行なうデコード回路とを備える。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
この発明のさらに他の局面による半導体記憶装置は、複数のワード線、複数のメインビット線、複数のサブビット線、および複数のメインビット線と複数のサブビット線とを制御信号に応じてそれぞれ電気的に接続／分離する複数の選択ゲートを有する不揮発性メモリアレイと、不揮発性メモリアレイにおけるリーク電流をモニタするアナログ回路とを備える。アナログ回路は、一定の内部高電圧を発生する内部高電圧発生回路と、ワード線のリーク電流に伴うワード線電圧を増幅するワード線アンプと、選択ゲートのリーク電流に伴う選択ゲート電圧を増幅する選択ゲートアンプと、内部高電圧およびワード線電圧を受けて、ワード線のリーク電流をモニタする第１のリークモニタ回路と、内部高電圧および選択ゲート電圧を受けて、選択ゲートのリーク電流をモニタする第２のリークモニタ回路とを含む。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
メモリマット２０（バンク２とも称する）は、スペアブロック２１，２２を含む。ロウデコーダ２４は、メモリマット２０の図示しないワード線等を活性化する。コラムデコーダ２５は、メモリマット２０の図示しないビット線等を活性化する。センスアンプ７１は、メモリマット１０，２０に対して共通に設置され、メモリマット１０，２０における図示しないビット線対の電位差を検知増幅する。ここで、メモリマット１０，２０に対して共通に設置されるセンスアンプ７１、およびコラムデコーダ１５，２５のより詳細な構成および動作について、図面を参照しながら説明する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図２は、メモリマット１０，２０に対して共通に設置されるセンスアンプ７１、およびコラムデコーダ１５，２５の構成を示した回路図である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
図２を参照して、センスアンプ７１は、リードセンスアンプ７１Ｒと、ベリファイセンスアンプ７１Ｖとを含む。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
メモリセルＭＣ２０は、サブビット線ＳＢＬ２０とソース線ＳＬ２との間に接続され、ゲートがワード線ＷＬ２０に接続される。メモリセルＭＣ２１は、ソース線ＳＬ２とサブビット線ＳＢＬ２０との間に接続され、ゲートがワード線ＷＬ２１に接続される。メモリセルＭＣ３０は、サブビット線ＳＢＬ２１とソース線ＳＬ２との間に接続され、ゲートがワード線ＷＬ２０に接続される。メモリセルＭＣ３１は、ソース線ＳＬ２とサブビット線ＳＢＬ２１との間に接続され、ゲートがワード線ＷＬ２１に接続される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
ロジック回路９２は、ＣＵＩ９８と、ＣＰＵ９９とを含む。ＣＵＩ９８は、ライトイネーブル信号／ＷＥ、データ信号ＤＱおよびアドレス信号ＡＤＤなどを外部から受けて、これらのコマンドをデコードする。ＣＰＵ９９は、ＣＵＩ９８でのデコード結果を受けて、フラッシュメモリアレイ２００を含む不揮発性半導体記憶装置１Ｂ全体を制御する。ＣＰＵ９９は、ライトステートマシン情報信号ＣＸＨＲＤＹがＨレベルからＬレベルに遷移したとき、動作を開始する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
時刻ｔ５において、ライトステートマシン情報信号ＣＸＨＲＤＹがＨレベルからＬレベルに立ち下がる。これを受けて、図５のＣＰＵ９９は動作を開始する。時刻ｔ６において、情報切替信号ＩＰＲＯＭＳＥＬがＨレベルからＬレベルに立ち下がる。これにより、図６を参照して、ヒューズＦ２１とノードＮＤ２１とが電気的に遮断される。その結果、図５を参照して、ヒューズレジスタ２１１の情報を使用する状態からフラッシュメモリ２００に格納されたデータを使用する状態へと遷移する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
図７（ｂ）を参照して、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２は、互いに相補に変化する。図５のＣＰＵ９９は、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、内部アドレス信号ＡＯ［３：０］をインクリメントする。センスコントロール信号ＴＸＬＡＴＤＯは、時刻ｔ１０においてＨレベルからＬレベルに立ち下がり、時刻ｔ１１においてＬレベルからＨレベルに立ち上がる。時刻ｔ１２において、読出データ信号ＲＤＯ［８：０］が無効状態（invalid）から有効状態（valid）に切り替わる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
図７（ａ）に戻って、時刻ｔ１６において、ライトステートマシン情報信号ＣＸＨＲＤＹがＬレベルからＨレベルに立ち上がる。これを受けて、図５のＣＰＵ９９は動作を終了する。ただし、情報切替信号ＩＰＲＯＭＳＥＬは、ヒューズＦ２１とノードＮＤ２１とを引き続き電気的に遮断しておく必要があるため、Ｌレベルに固定しておく。次に、スペアブロック判定信号転送プロセスにおいて重要となるブロックアドレスレジスタ２２１の具体的な回路構成について説明する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
図９は、スペアブロック判定信号転送プロセスにおける主要な信号の動作波形を示したタイミング図である。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
時刻ｔ５において、ライトステートマシン情報信号ＣＸＨＲＤＹがＨレベルからＬレベルに立ち下がる。これを受けて、図５のＣＰＵ９９は動作を開始する。時刻ｔ６において、内部アドレス信号ＡＯ［２２：１５］がインクリメントされる。内部アドレス信号ＡＯ［２２：１５］が時刻ｔ６にインクリメントされてから時刻ｔ９に再びインクリメントされるまでの各種信号の動作について、図９（ｂ）を参照して説明する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
図９（ｂ）を参照して、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２は、互いに相補に変化する。図５のＣＰＵ９９は、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、内部アドレス信号ＡＯ［２２：１５］をインクリメントする。時刻ｔ６において、ブロック選択制御信号ＢＬＫＳＥＬ０およびスペアブロック判定信号ＳＰＢＬＫＳＥＬが、有効状態（valid）に切り替わる。時刻ｔ７において、データ取込ストローブ信号ＩＳＴＲＢは、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、ＨレベルからＬレベルに立ち下がる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
ブロック判定信号ＢＬＫＳＥＬは、図８を参照して、ブロック選択制御信号ＢＬＫＳＥＬ０がＨレベルで、かつブロックアドレスレジスタ２２１にＬレベルの信号が取り込まれているとき、Ｌレベル（データ“０”）の信号を出力する。このデータ“０”を不良スペアブロック情報とすることにより、テスト途中でスペアブロックが良品から不良品に変化した時の上書きが可能となる。時刻ｔ８において、データ取込ストローブ信号ＩＳＴＲＢは、内部ＣＰＵクロック信号ＰＫ１，ＰＫ２に同期して、ＬレベルからＨレベルに立ち上がる。図９（ａ）に戻って、時刻ｔ１０において、ライトステートマシン情報信号ＣＸＨＲＤＹがＬレベルからＨレベルに立ち上がる。これを受けて、図５のＣＰＵ９９は動作を終了する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
ロジック回路９２は、ＣＵＩ９８と、ＣＰＵ９９とを含む。ＣＵＩ９９は、ＷＥバッファ１２０、ＣＥバッファ１３０およびアドレスバッファ１４０からそれぞれ出力される信号を受けて、これらのコマンドをデコードする。ＣＰＵ９９は、ＣＵＩ９８でのデコード結果を受けて、フラッシュメモリアレイ３００を含む不揮発性半導体記憶装置１Ｃ全体を制御する。ＣＰＵ９８は、ライトステートマシン情報信号ＣＸＨＲＤＹがＨレベルからＬレベルに遷移したとき、動作を開始する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
フラッシュメモリセルＭＣ２０は、サブビット線ＳＢＬ０１とソース線ＳＬとの間に接続され、ゲートがワード線ＷＬ０に接続される。フラッシュメモリセルＭＣ２１は、ソース線ＳＬとサブビット線ＳＢＬ１１との間に接続され、ゲートがワード線ＷＬ１に接続される。フラッシュメモリセルＭＣ３０は、サブビット線ＳＢＬ１１とソース線ＳＬとの間に接続され、ゲートがワード線ＷＬ０に接続される。フラッシュメモリセルＭＣ３１は、ソース線ＳＬとサブビット線ＳＢＬ１１との間に接続され、ゲートがワード線ＷＬ１に接続される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
基板（ＢＮ）３０１の上部には、ウェル層（ＰＷ）３０２が形成される。ウェル層３０２の上方には、フローティングゲート層３０３が形成される。フローティングゲート層３０３の上方には、ワード線層３０４が形成される。フローティングゲート層３０３の両側には、基板３０１の主表面から所定の深さにかけて、相対的に不純物濃度の高いＮ型高濃度不純物領域３０５，３０６が形成される。Ｎ型高濃度不純物領域３０５の上部には、ドレイン線層３０７が形成される。ドレインコンタクト層３０７の上部には、サブビット線層３０８が形成される。また、Ｎ型高濃度不純物領域３０６の上部には、ソース線層３０９が形成される。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
リークモニタ９３４ＷＬは、内部高電圧信号ＶＰＳ、モニタ入力信号ＶＩＮ＿ＷＬ、およびリークモニタ活性化信号ＬＥＡＫＭＯＮ＿ＷＬ，ＩＬＥＡＫＭＯＮ＿ＷＬを受けて、ワード線リーク信号ＶＶＷＬ２およびリークモニタ判定出力信号ＳＡＯＵＴ＿ＷＬを出力する。なお、リークモニタ活性化信号ＩＬＥＡＫＭＯＮ＿ＷＬは、リークモニタ活性化信号ＬＥＡＫＭＯＮ＿ＷＬの相補信号である。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
リークモニタ９３４ＳＧは、内部高電圧信号ＶＰＳ、モニタ入力信号ＶＩＮ＿ＳＧ、およびリークモニタ活性化信号ＬＥＡＫＭＯＮ＿ＳＧ，ＩＬＥＡＫＭＯＮ＿ＳＧを受けて、選択ゲートリーク信号ＶＶＳＧおよびリークモニタ判定出力信号ＳＡＯＵＴ＿ＳＧを出力する。なお、リークモニタ活性化信号ＩＬＥＡＫＭＯＮ＿ＳＧは、リークモニタ活性化信号ＬＥＡＫＭＯＮ＿ＳＧの相補信号である。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
ＰチャネルＭＯＳトランジスタＰ５１は、ノードＮＤ５１とノードＮＤ５２との間に接続され、ゲートにリークモニタ活性化信号ＬＥＡＫＭＯＮを受ける。ＮチャネルＭＯＳトランジスタＮ５１は、ノードＮＤ５１とノードＮＤ５２との間に接続され、ゲートにリークモニタ活性化信号ＩＬＥＡＫＭＯＮを受ける。リークモニタ活性化信号ＩＬＥＡＫＭＯＮは、リークモニタ活性化信号ＬＥＡＫＭＯＮの相補信号である。ノードＮＤ５１からモニタ入力信号ＶＩＮが入力され、ノードＮＤ５２からモニタ出力信号ＶＯＵＴが出力される。ノードＮＤ５２を介してモニタ出力信号ＶＯＵＴが出力される経路を経路１と称する。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
以上のように、実施の形態３によれば、リークモニタ９３４ＷＬ，９３４ＳＧを用いて、負荷電流Ｉｌｏａｄの電流量を調整しつつリーク電流をモニタすることにより、不良ブロックのリーク電流を直接モニタすることが可能となる。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
【図１】この発明の実施の形態１による不揮発性半導体記憶装置１Ａの構成を示したブロック図である。
【図２】メモリマット１０，２０に対して共通に設置されるセンスアンプ７１、およびコラムデコーダ１５，２５の構成を示した回路図である。
【図３】バンク１，２のリード動作およびベリファイ動作におけるコラム制御信号の信号レベルについて示した図である。
【図４】実施の形態１の不揮発性半導体記憶装置１Ａにおけるメモリマット１０のより詳細なブロック構成を示したブロック図である。
【図５】この発明の実施の形態２による不揮発性半導体記憶装置１Ｂの構成を示したブロック図である。
【図６】この発明の実施の形態２によるヒューズレジスタ２１１の回路構成を示した回路図である。
【図７】読出データ信号転送プロセスにおける主要な信号の動作波形を示したタイミング図である。
【図８】この発明の実施の形態２によるブロックアドレスレジスタ２２１の回路構成を示した回路図である。
【図９】スペアブロック判定信号転送プロセスにおける主要な信号の動作波形を示したタイミング図である。
【図１０】この発明の実施の形態３による不揮発性半導体記憶装置１Ｃの構成を示したブロック図である。
【図１１】この発明の実施の形態３によるフラッシュメモリ３００の回路構成の一部を示した回路図である
【図１２】フラッシュメモリセルＭＣ００にショートが存在すると仮定した場合の断面構造を示した断面図である。
【図１３】ワード線リーク電流モニタ時および選択ゲートリーク電流モニタ時におけるフラッシュメモリセルＭＣ００の各部位の電圧状態を示した図である。
【図１４】この発明の実施の形態３によるアナログ回路９３およびその周辺回路についてより詳細に示したブロック図である。
【図１５】この発明の実施の形態３によるリークモニタ９３４の回路構成について示した回路図である。
【図１６】この発明の実施の形態３によるリークモニタ９３４の回路動作を説明するためのタイミング図である。