【手続補正書】
【提出日】平成17年12月16日(2005.12.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、
前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、
前記ＦＥＴのゲート端子とソース端子との間に介挿される第１のキャパシタ素子とを備え、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路。
【請求項２】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、
前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、
前記ＦＥＴのドレイン端子とソース端子との間に介挿される第１のキャパシタ素子とを備え、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路。
【請求項３】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、
前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、
前記ＦＥＴのゲート端子とソース端子との間に介挿される第１のキャパシタ素子と、
前記ＦＥＴのドレイン端子とソース端子との間に介挿される第２のキャパシタ素子と、を備え、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１および第２のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路。
【請求項４】
前記ＦＥＴのソース端子と接地端子との間に介挿される第２のキャパシタ素子をさらに備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項５】
前記ＦＥＴのドレイン端子に接続され、前記ＦＥＴのドレイン電圧とソース電圧との大小関係を切り替え制御する制御信号入力回路を備えることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項６】
前記制御信号入力回路は、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴのゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、ドレイン・ソース間抵抗Ｒｄｓ、および負荷抵抗ＲＬの関数であるＣｇｄ／（Ｃｇｄ＋Ｃｇｓ）・Ｒｄｓ／（Ｒｄｓ＋ＲＬ）が最小となるように、ドレイン・ソース間電圧が設定されていることを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路。
【請求項７】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、
前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子および第１のキャパシタと、
前記ＦＥＴのドレイン端子に接続され、前記ＦＥＴのドレイン電圧とソース電圧との大小関係を切り替え制御する制御信号入力回路と、
を備え、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、
前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定され、
前記制御信号入力回路は、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴのゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、ドレイン・ソース間抵抗Ｒｄｓ、および負荷抵抗ＲＬの関数であるＣｇｄ／（Ｃｇｄ＋Ｃｇｓ）・Ｒｄｓ／（Ｒｄｓ＋ＲＬ）が最小となるように、ドレイン・ソース間電圧が設定されていることを特徴とする半導体集積回路。
【請求項８】
前記ＦＥＴのゲート端子、ドレイン端子およびソース端子の少なくともいずれか一つに直流バイアス電圧を供給するバイアス供給回路を備えることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様によれば、ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、前記ＦＥＴのゲート端子とソース端子との間に介挿される第１のキャパシタ素子とを備え、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路を提供するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本発明の一態様によれば、ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、前記ＦＥＴのドレイン端子とソース端子との間に介挿される第１のキャパシタ素子とを備え、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路を提供するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
また、本発明の一態様によれば、ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子と、前記ＦＥＴのゲート端子とソース端子との間に介挿される第１のキャパシタ素子と、前記ＦＥＴのドレイン端子とソース端子との間に介挿される第２のキャパシタ素子と、を備え、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１および第２のキャパシタ素子のキャパシタ値が設定されていることを特徴とする半導体集積回路を提供するものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
ＦＥＴのゲート端子に被制御信号を入力し、前記ＦＥＴのドレイン端子から前記被制御信号に対応する信号を出力する半導体集積回路において、前記ＦＥＴのソース端子と接地端子との間に介挿されるインダクタ素子および第１のキャパシタと、前記ＦＥＴのドレイン端子に接続され、前記ＦＥＴのドレイン電圧とソース電圧との大小関係を切り替え制御する制御信号入力回路と、を備え、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート‐ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号により直列共振するように、前記インダクタ素子のインダクタンス値が設定され、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴの寄生レジスタンス成分がみかけ上小さくなるように前記第１のキャパシタ素子のキャパシタ値が設定され、前記制御信号入力回路は、前記ＦＥＴのドレイン電圧がソース電圧よりも低い場合に、前記ＦＥＴのゲート・ドレイン間容量Ｃｇｄ、ゲート・ソース間容量Ｃｇｓ、ドレイン・ソース間抵抗Ｒｄｓ、および負荷抵抗ＲＬの関数であるＣｇｄ／（Ｃｇｄ＋Ｃｇｓ）・Ｒｄｓ／（Ｒｄｓ＋ＲＬ）が最小となるように、ドレイン・ソース間電圧が設定されていることを特徴とする半導体集積回路を提供するものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】