【手続補正書】
【提出日】平成18年2月16日(2006.2.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のＭＩＳＦＥＴと、第１金属からなる第１電極と、誘電体膜と、第２金属からなる第２電極とによって構成される容量素子が半導体基板の主面上に形成され、前記ＭＩＳＦＥＴのソース領域またはドレイン領域のいずれかと前記容量素子の第１電極とが、前記ＭＩＳＦＥＴの上部の第１絶縁膜に形成された第１接続孔の内部のシリコンプラグを介して電気的に接続された半導体集積回路装置であって、
前記シリコンプラグの表面に第１金属シリサイド層が形成され、前記第１金属シリサイド層の表面に金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されており、前記第１電極は、第１金属膜と第２金属シリサイド膜と第２金属膜とから形成されていることを特徴とする半導体集積回路装置。
【請求項２】  ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のＭＩＳＦＥＴと、第１金属からなる第１電極と、誘電体膜と、第２金属からなる第２電極とによって構成される容量素子が半導体基板の主面上に形成され、前記ＭＩＳＦＥＴのソース領域またはドレイン領域のいずれかと前記容量素子の第１電極とが、前記ＭＩＳＦＥＴの上部の第２絶縁膜に形成された第２接続孔の内部のシリコンプラグと、前記第２絶縁膜の上部の第１絶縁膜に形成された第１接続孔の内部の金属プラグとを介して電気的に接続された半導体集積回路装置であって、
前記シリコンプラグの表面に金属シリサイド層が形成され、前記金属シリサイド層の表面に金属シリコンナイトライド層または金属シリコンオキシナイトライド層の少なくとも一方が形成されており、前記第１電極は、第１金属膜と酸化物吸収層と第２金属膜とから形成されていることを特徴とする半導体集積回路装置。
【請求項３】  請求項１または２記載の半導体集積回路装置において、前記容量素子の第１電極は、前記第１絶縁膜の上部の第３絶縁膜に形成された溝の内部に形成されていることを特徴とする半導体集積回路装置。
【請求項４】  請求項１または２記載の半導体集積回路装置において、前記容量素子の第１電極は、前記第１接続孔の上部に形成された柱状体からなることを特徴とする半導体集積回路装置。
【請求項５】  請求項２記載の半導体集積回路装置において、前記第１接続孔の内部の前記金属プラグは、Ｒｕ、ＰｔまたはＩｒを主成分として含むことを特徴とする半導体集積回路装置。
【請求項６】  請求項１〜５のいずれか１項に記載の半導体集積回路装置において、前記第１電極を構成する前記第１金属は、Ｒｕを主成分として含むことを特徴とする半導体集積回路装置。
【請求項７】  請求項１〜５のいずれか１項に記載の半導体集積回路装置において、前記第１電極を構成する前記第１金属は、ＰｔまたはＩｒを主成分として含むことを特徴とする半導体集積回路装置。
【請求項８】  請求項１〜７のいずれか１項に記載の半導体集積回路装置において、前記シリコンプラグの表面に形成された前記金属シリサイド層は、Ｒｕシリサイド、Ｐｔシリサイド、ＴｉシリサイドまたはＣｏシリサイドからなることを特徴とする半導体集積回路装置。
【請求項９】  請求項１〜８のいずれか１項に記載の半導体集積回路装置において、前記金属シリサイド層の表面に形成された前記金属シリコンナイトライド層は、Ｒｕシリコンナイトライド、Ｐｔシリコンナイトライド、ＴｉシリコンナイトライドまたはＣｏシリコンナイトライドからなり、前記金属シリコンオキシナイトライド層は、それらの酸化物からなることを特徴とする半導体集積回路装置。
【請求項１０】  請求項１〜９のいずれか１項に記載の半導体集積回路装置において、前記第２電極を構成する前記第２金属は、Ｗ、Ｒｕ、Ｐｔ、Ｉｒ、ＴｉＮまたはそれらの積層体であることを特徴とする半導体集積回路装置。
【請求項１１】  請求項２〜９のいずれか１項に記載の半導体集積回路装置において、前記酸化物吸収層は、Ｗシリサイド、Ｔｉシリサイド、Ｒｕシリサイド、Ｃｏシリサイド、ＡｌまたはＴａＮからなることを特徴とする半導体集積回路装置。
【請求項１２】  請求項１〜１１のいずれか１項に記載の半導体集積回路装置において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項１３】  請求項１〜１１のいずれか１項に記載の半導体集積回路装置において、前記誘電体膜は、酸化チタン、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムまたはチタン酸鉛のいずれかを主成分として含むことを特徴とする半導体集積回路装置。
【請求項１４】  ソース領域、ドレイン領域、ゲート電極を含むメモリセル選択用のＭＩＳＦＥＴが半導体基板の主面上に形成され、前記ＭＩＳＦＥＴのソース領域またはドレイン領域のいずれかが、前記ＭＩＳＦＥＴの上部の第１絶縁膜に形成された接続孔の内部のシリコンプラグに電気的に接続され、前記シリコンプラグ上の層間絶縁膜内に形成された溝内に前記シリコンプラグに電気的に接続された容量の下部電極が形成され前記下部電極上に容量絶縁膜が形成され前記容量絶縁膜上に上部電極が形成された半導体集積回路装置であって、
前記下部電極は、前記溝内の底面および側面に形成されており、前記下部電極と前記溝の底面および側面との間にシリサイド層が形成されていることを特徴とする半導体集積回路装置。
【請求項１５】  半導体基板の主面上に形成された絶縁膜に溝が形成され、前記溝の内部に第１金属からなる第１電極と、誘電体膜と、第２金属からなる第２電極とを積層して構成される容量素子が形成された半導体集積回路装置であって、
前記絶縁膜からなる溝の内壁と前記第１電極との界面の少なくとも一部には、前記絶縁膜に対する接着性が前記第１金属よりも高い材料からなる接着層が形成されていることを特徴とする半導体集積回路装置。
【請求項１６】  請求項１５記載の半導体集積回路装置において、前記第１電極を構成する前記第１金属は、Ｒｕを主成分として含むことを特徴とする半導体集積回路装置。
【請求項１７】  請求項１６記載の半導体集積回路装置において、前記接着層は、酸化タンタルまたは窒化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項１８】  請求項１６または１７記載の半導体集積回路装置において、前記誘電体膜は、酸化タンタルを主成分として含むことを特徴とする半導体集積回路装置。
【請求項１９】  以下の工程を有する半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に絶縁膜を形成した後、前記絶縁膜をエッチングすることによって溝を形成する工程、
（ｂ）前記溝の内部を含む前記絶縁膜上にＣＶＤ法で酸化タンタル膜を堆積する工程、
（ｃ）前記溝の外部および前記溝の底部の前記酸化タンタル膜を除去することによって、前記溝の側壁に前記酸化タンタル膜を残す工程、
（ｄ）前記（ｃ）工程の後、前記溝の内部に第１金属からなる容量素子の第１電極を形成し、前記第１電極の上部に前記容量素子の誘電体膜を形成し、前記誘電体膜の上部に第２金属からなる前記容量素子の第２電極を形成する工程。
【請求項２０】  請求項１９記載の半導体集積回路装置の製造方法において、前記第１電極を構成する前記第１金属は、Ｒｕを主成分として含むことを特徴とする半導体集積回路装置の製造方法。