【事件の表示】
　平成　６年特許願第　８１４６０号「ピアス発振器およびピアス発振器の電力消費を低減するための方法」拒絶査定に対する審判事件［平成　７年　１月１７日出願公開、特開平　７−　１５２３９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明の要旨
  本願は、平成６年４月２０日（パリ条約による優先権主張１９９３年４月２２日、米国）の出願であって、その請求項１に係る発明は、平成１２年１月２６日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲第１項に記載された次のとおりのものと認める。
「（ａ）並列のインバータおよび水晶と、
　（ｂ）電圧源と、
　（ｃ）前記電圧源と前記インバータとの間で並列になった負荷および第１のスイッチとを含み、前記負荷は、そのゲートがそのソースに配線されたＮＦＥＴを含み、前記第１のスイッチは、ＰＦＥＴを含み、前記負荷は、前記電圧源と前記インバータとの間に電圧降下を生じさせ、前記電圧降下は、前記インバータによって前記電圧源から流される電流とは実質的に独立であり、さらに、
　（ｄ）パワーアップの間に前記第１のスイッチを能動化し、パワーアップの後に前記第１のスイッチを不能化する遅延装置を含む、ピアス発振器。」
　
２．引用刊行物記載の発明
　一方、原査定の拒絶の理由に引用された、特開平２−１２２７０５号公報には、次の事項が記載されている。
・「ＣＭＯＳ型のインバータと、このインバータの入力端及び出力端間に並列接続された第１の抵抗及び水晶振動子と、前記インバータの第１の電源供給端と第１の電源端子との間に並列接続された第２の抵抗及び一導電型の第１のＭＯＳトランジスタと、前記インバータの第２の電源供給端と第２の電源端子との間に並列接続された第３の抵抗及び逆導電型の第２のＭＯＳトランジスタと、前記第１及び第２の電源端子との間に接続され、第１及び第２の出力端を前記第１及び第２のＭＯＳトランジスタのゲートにそれぞれ対応して接続し発振開始時の所定の期間前記第１及び第２のＭＯＳトランジスタをオン状態とするゲート電圧制御回路とを有することを特徴とする低消費電流型ＣＭＯＳ水晶発振回路。」（特許請求の範囲）
・「発振開始時には、抵抗Ｒ２、Ｒ３がＭＯＳトランジスタＱ１、Ｑ２により短絡され、第１及び第２の電源端子（Ｔ１、Ｔ２）間の電圧がそのままインバータ１の第１及び第２の電源供給端に印加されるので、発振開始する第１及び第２の電源端子（Ｔ１、Ｔ２）間の電圧、すなわち発振開始電圧Ｖｓｔａが従来例と比較し低くなり、定電圧電源でも安定して発振開始する。発振開始後、所定の時間経過するとＭＯＳトランジスタＱ１、Ｑ２はオフ状態となって従来例と同様にインバータ１の第１及び第２の電源供給端に抵抗Ｒ２、Ｒ３が接続された形となり、インバータ１に供給される電源電圧は低下するが発振は維持され、しかも抵抗Ｒ２、Ｒ３が電源供給回路に挿入されているので消費電流は低減される。」（第２頁右下欄第１２行〜第３頁左上欄第７行）
・「本発明は、インバータの電源供給端と電源端子との間に挿入された消費電流低減用の抵抗を発振開始時の所定の期間短絡する構成とすることにより、発振開始電圧を低くすることができ、定電圧電源でも安定して発振開始するという効果がある。」（第３頁右上欄第３〜８行）
・図面第１図には、第２の電源端子（Ｔ２）とインバータ１との間に並列接続された抵抗Ｒ３とＭＯＳトランジスタＱ２が接続され、当該ＭＯＳトランジスタＱ２はＰ型であることが示されている。
　以上の記載事項からすると、上記引用刊行物には、以下の発明が記載されている。
「ＣＭＯＳ型のインバータと、このインバータの入力端及び出力端間に接続された水晶振動子と、前記インバータの電源供給端と電源端子との間に並列接続された抵抗及びＰ型のＭＯＳトランジスタと、発振開始時の所定の期間前記ＭＯＳトランジスタをオン状態とし、発振開始後、所定の時間経過すると前記ＭＯＳトランジスタをオフ状態とする制御回路とを有する水晶発振回路。」
　
３．対比
  本願請求項１に係る発明（以下、本願発明という）と引用刊行物に記載された発明（以下、引用発明という）とを対比する。
　引用発明における「水晶振動子」は、本願発明の「水晶」に相当し、引用発明において「インバータの入力端及び出力端間に接続された水晶振動子」とは、すなわちインバータと水晶が並列に接続されていることに他ならない。また、引用発明の「電源端子」は、本願発明における「電圧源」の端子であることは明らかである。そして、引用発明の「Ｐ型のＭＯＳトランジスタ」は、オン状態とオフ状態とをとるから、本願発明の「第１のスイッチ」に相当し、かつ「ＭＯＳトランジスタ」は電解効果型トランジスタであるから、「ＰＦＥＴ」に相当する。また、引用発明において、「ＭＯＳトランジスタ」と並列接続される「抵抗」は、本願発明において「第１のスイッチ」と並列となった「負荷」に相当し、引用発明における「抵抗」も電圧源とインバータとの間に電圧降下を生じさせるものである。さらに、本願明細書の発明の詳細な説明を参酌すると、本願発明における「パワーアップの間」とは、「発振開始時の所定の期間」のことであり、「パワーアップの後に」とは、「発振開始後所定の時間経過したとき」のことであって、引用発明において、「発振開始時の所定の期間前記ＭＯＳトランジスタをオン状態とし、発振開始後、所定の時間経過すると前記ＭＯＳトランジスタをオフ状態とする制御回路」は、本願発明における「パワーアップの間に前記第１のスイッチを能動化し、パワーアップの後に前記第１のスイッチを不能化する遅延装置」に相当する。また、引用発明における「水晶発振回路」は、本願発明における「ピアス発振器」に相当する。
　そうすると、本願発明と引用発明とは、
「（ａ）並列のインバータおよび水晶と、
　（ｂ）電圧源と、
　（ｃ）前記電圧源と前記インバータとの間で並列になった負荷および第１のスイッチとを含み、前記第１のスイッチは、ＰＦＥＴを含み、前記負荷は、前記電圧源と前記インバータとの間に電圧降下を生じさせ、さらに、
　（ｄ）パワーアップの間に前記第１のスイッチを能動化し、パワーアップの後に前記第１のスイッチを不能化する遅延装置を含む、ピアス発振器。」で一致し、以下の点で相違する。
　相違点ａ：負荷が、本願発明では、そのゲートがそのソースに配線されたＮＦＥＴを含んでいるのに対し、引用発明では、抵抗として示されている点。
　相違点ｂ：負荷による電圧降下が、本願発明では、インバータによって電圧源から流される電流とは実質的に独立であるのに対し、引用発明ではこの点について特に言及されていない点。
　
４．当審の判断
　相違点ａについて
　電子回路において、抵抗として、ゲートをソースに接続したＮＦＥＴを使用することは周知（例えば、特開昭４７−４１５６８号公報、特開昭５８−９０１７７号公報参照）であるから、引用発明の回路においても抵抗に代えて、上記周知技術のようにそのゲートがそのソースに配線されたＮＦＥＴを採用することは当業者において格別の発明力を要したとは認められない。
　相違点ｂについて
　本願発明における、負荷による電圧降下がインバータによって電圧源から流される電流とは実質的に独立であるというのは、抵抗に代えてそのゲートがそのソースに配線されたＮＦＥＴを採用したことによる作用効果に相当するものであり、このような作用効果は、その周知の電圧−電流特性（例えば特開昭４７−４１５６８号公報の第３図、実願昭６２−１２６６１０号（実開昭６３−１６７７５２号）のマイクロフィルムの第１図及びその説明参照）からみて当業者において自明の作用効果にすぎないと認められる。なお、本願出願当初の明細書及び図面には、「前記電圧降下は、前記インバータによって前記電圧源から流される電流とは実質的に独立であり」という直接的な記載はみられない。
　
５．むすび
　以上のとおりであるから、本願発明は引用例１に記載された発明及び当業者において周知の事項に基いて当業者の容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって結論のとおり審決する。