【手続補正書】
【提出日】平成18年1月12日(2006.1.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  行列状に配置される複数のメモリセルを備え、
前記複数のメモリセルは、相補データを書込まれる２つずつの前記メモリセルから構成される複数の記憶単位に分割され、
前記複数のメモリセルの列に対応して配置され、２本ずつが対をなす複数のビット線と、
前記複数のメモリセルの行に対応して、前記複数のビット線と交差する方向に配置される複数のワード線と、
各々が各前記記憶単位に対応して設けられ、少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、
前記複数のメモリセルの各々は、
対応する前記ビット線とストレージノードとの間に接続され、対応する前記ワード線の電圧に応じてオンまたはオフする選択トランジスタと、
前記ストレージノードと対応する前記セルプレートとの間に接続されるキャパシタとを含む、半導体記憶装置。
【請求項２】  行列状に配置される複数のメモリセルを備え、
前記複数のメモリセルは、相補データを書込まれる２つずつの前記メモリセルから構成される複数の記憶単位に分割され、
前記複数のメモリセルの列に対応して配置され、２本ずつが対をなす複数のビット線と、
前記複数のメモリセルの行に対応して、前記複数のビット線と交差する方向に配置される複数のワード線と、
前記複数の記憶単位の所定区分にそれぞれ対応して設けられ、少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、
前記複数のメモリセルの各々は、
対応する前記ビット線とストレージノードとの間に接続され、対応する前記ワード線の電圧に応じてオンまたはオフする選択トランジスタと、
前記ストレージノードと対応する前記セルプレートとの間に接続されるキャパシタとを含む、半導体記憶装置。
【請求項３】  行列状に配置される複数のメモリセルを備え、
前記複数のメモリセルは、各々が、相補データを書込まれる２つの前記メモリセルから構成される複数の記憶単位に分割され、
前記複数のメモリセルの列に対応して配置され、２本ずつが対をなす複数のビット線と、
前記複数のメモリセルの行に対応して、前記複数のビット線と交差する方向に配置される複数のワード線と、
各々が各前記記憶単位に対応して設けられ、少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、
前記記憶単位を構成する２つの前記メモリセルの一方の各々は、
前記対をなす２本のビット線の一方とストレージノードとの間に接続され、対応する前記ワード線の電圧に応じてオンまたはオフする選択トランジスタと、
前記ストレージノードと対応する前記セルプレートとの間に接続されるキャパシタとを含み、
前記記憶単位を構成する２つの前記メモリセルの他方の各々は、
キャパシタを介することなく、前記対をなす２本のビット線の他方と対応する前記セルプレートとの間に接続され、対応する前記ワード線の電圧に応じてオンまたはオフする選択トランジスタを含む、半導体記憶装置。
【請求項４】  同一の前記記憶単位を形成する２つの前記メモリセルにおいて、前記選択トランジスタのそれぞれのゲートは、異なる前記ワード線と接続される、請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】  前記複数のメモリセルの各々は、対応する前記ビット線の延在方向に沿って延在して配置されて前記選択トランジスタの形成領域を規定する活性領域をさらに含み、
前記対応するビット線の延在方向に沿って隣接する２つずつの前記メモリセルの間において、前記活性領域は連続的に延在して形成され、
前記半導体記憶装置は、
前記隣接する２つずつのメモリセルの組ごとに設けられ、対応する前記活性領域と対応する前記ビット線との間を電気的に接続するビット線コンタクトをさらに備える、請求項４記載の半導体記憶装置。
【請求項６】  同一の前記記憶単位を形成する２つの前記メモリセルにおいて、前記選択トランジスタのそれぞれのゲートは、同一の前記ワード線と接続される、請求項１〜３のいずれか１項に記載の記載の半導体記憶装置。
【請求項７】  同一の前記記憶単位を形成する２つの前記メモリセルにおいて、前記選択トランジスタのそれぞれのゲートは、同一の前記ワード線と接続され、
前記複数のメモリセルの各々は、対応する前記ワード線の延在方向および対応する前記ビット線の延在方向の間の方向に沿って延在して配置されて前記選択トランジスタの形成領域を規定する活性領域をさらに含み、
前記半導体記憶装置は、
前記複数のメモリセルの各々の前記活性領域を対応する前記ビット線と電気的に接続する複数のビット線コンタクトをさらに備え、
前記複数のビット線コンタクトは、前記複数のワード線の延在方向において整列して、各前記ビット線に対応して設けられ、
前記複数のビット線の延在方向において隣接する前記ビット線コンタクトの間には２本のワード線が配置され、
前記活性領域の延在方向に沿って隣接する２つずつの前記メモリセルの間において、前記活性領域は連続的に延在して形成され、
各前記ビット線コンタクトは、前記隣接する２つずつのメモリセルにより共有される、請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項８】  前記複数のビット線の延在方向に沿って隣接し、かつそれぞれが異なる前記ビット線コンタクトと対応付けられる前記メモリセルのそれぞれの前記ストレージノードの間の領域に、前記複数のワード線と同一方向に延在して設けられた複数のダミーワード線をさらに備える、請求項７記載の半導体記憶装置。
【請求項９】  前記複数のダミーワード線の各々は、所定レベルの電圧に設定され、
前記活性領域は、各前記ダミーワード線の下の領域において連続的に延在して形成される、請求項８記載の半導体記憶装置。
【請求項１０】  前記複数のダミーワード線の各々は、所定レベルの電圧に設定され、
隣接する前記行の隣接する前記列に配置される前記メモリセルの前記活性領域が連続するように、前記活性領域が実質的に同一方向に沿って連続的に延在して形成される、請求項９記載の半導体記憶装置。
【請求項１１】  前記複数のダミーワード線の各々は、所定レベルの電圧に設定され、
前記活性領域は、各前記ダミーワード線に関して対称的に配置されるように連続的に形成される、請求項９記載の半導体記憶装置。
【請求項１２】  前記複数のダミーワード線の各々は、所定レベルの電圧に設定される、請求項８記載の半導体記憶装置。
【請求項１３】  前記ワード線と前記ダミーワード線との間の間隔は、前記ワード線間の間隔と実質的に同じである、請求項８記載の半導体記憶装置。
【請求項１４】  トランジスタと、このトランジスタに接続されたストレージノードとこのストレージノードに対向して設けられたセルプレートとで形成されるキャパシタと、によりメモリセルが構成され、行列状に配置された第１から第６の前記メモリセルを有するメモリセルアレイと、
互いに行方向に隣接する前記第１と前記第２のメモリセルのトランジスタに接続され、第１の導電層で形成された前記行方向に伸びる第１のワード線と、
互いに前記行方向で隣接する前記第３と前記第４のメモリセルのトランジスタに接続され、前記第１の導電層で形成された前記行方向に伸びる第２のワード線と、
互いに前記行方向で隣接する前記第５と前記第６のメモリセルのトランジスタに接続され、前記第１の導電層で形成された前記行方向に伸びる第３のワード線と、
前記第１、前記第３、前記第５のメモリセルの順に列方向に順次隣接して配列されたメモリセルのトランジスタに接続され、第２の導電層で形成された前記列方向に伸びる第１のビット線と、
前記第２、前記第４、前記第６のメモリセルの順に前記列方向に順次隣接して配列されたメモリセルのトランジスタに接続され、前記第２の導電層で形成された前記列方向に伸びる第２のビット線と、
前記第１から前記第６のメモリセルのトランジスタに接続されず、前記第１のワード線と前記第２のワード線との間に配置され、前記第１の導電層で形成された前記行方向に伸びるダミーワード線とを備え、
前記第２のワード線と前記第３のワード線との間隔に比べ、前記第１のワード線と前記第２のワード線との間隔の方が広い、半導体記憶装置。
【請求項１５】  前記第１と前記第３のメモリセルの間および前記第２と前記第４のメモリセルの間には、分離絶縁膜が形成され、
前記ダミーワード線は、前記分離絶縁膜上に形成され、
前記第３と前記第５のメモリセルには一体化した第１の活性領域が形成され、
前記第４と前記第６のメモリセルには一体化した第２の活性領域が形成され、
前記第２と前記第３のワード線との間には、前記第１のビット線と前記第１の活性領域とを接続する第１の接続部分と、前記第２のビット線と前記第２の活性領域とを接続する第２の接続部分とが形成された、請求項１４に記載の半導体記憶装置。
【請求項１６】  前記ダミーワード線は特定の電圧に固定された、請求項１５に記載の半導体記憶装置。
【請求項１７】  前記第１と前記第２のメモリセル、前記第３と前記第４のメモリセル、前記第５と前記第６のメモリセルは、それぞれツインセルを構成する、請求項１６記載の半導体記憶装置。
【請求項１８】  前記第１と前記第３と前記第５のメモリセルには、一体化した第１の活性領域が形成され、
前記第２と前記第４と前記第６のメモリセルには、一体化した第２の活性領域が形成され、
前記第２と前記第３のワード線との間には、前記第１のビット線と前記第１の活性領域とを接続する第１の接続部分と、前記第２のビット線と前記第２の活性領域とを接続する第２の接続部分とが形成され、
前記ダミーワード線は、前記第１の活性領域および前記第２の活性領域上を通るように形成され、
前記ダミーワード線と前記第２のワード線との間には、前記第３のメモリセルのストレージノードと前記第１の活性領域とを接続する第３の接続部分と、前記第４のメモリセルのストレージノードと前記第２の活性領域とを接続する第４の接続部分とが形成された、請求項１４に記載の半導体記憶装置。
【請求項１９】  前記ダミーワード線には一定の電圧が与えられる、請求項１８に記載の半導体記憶装置。
【請求項２０】  前記一定の電圧は接地電圧もしくは負電圧である、請求項１９に記載の半導体記憶装置。
【請求項２１】  前記第１のメモリセルは、前記第１のワード線が選択されると、前記第１のビット線に前記第１のメモリセルのデータを伝達し、
前記第２のメモリセルは、前記第１のワード線が選択されると、前記第２のビット線に前記第２のメモリセルのデータを伝達し、
前記第３のメモリセルは、前記第２のワード線が選択されると、前記第１のビット線に前記第３のメモリセルのデータを伝達し、
前記第４のメモリセルは、前記第２のワード線が選択されると、前記第２のビット線に前記第４のメモリセルのデータを伝達し、
前記第５のメモリセルは、前記第３のワード線が選択されると、前記第１のビット線に前記第５のメモリセルのデータを伝達し、
前記第６のメモリセルは、前記第３のワード線が選択されると、前記第２のビット線に前記第６のメモリセルのデータを伝達する、請求項２０に記載の半導体記憶装置。
【請求項２２】  前記第１と前記第２のメモリセル、前記第３と前記第４のメモリセル、前記第５と前記第６のメモリセルは、それぞれツインセルを構成する、請求項２１に記載の半導体記憶装置。