【手続補正書】
【提出日】平成18年1月20日(2006.1.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】ダイナミック型半導体記憶装置及びダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＬＬ回路を含みクロック信号を生成するクロック発生回路と、上記クロック信号によって動作を制御される内部回路とを有する半導体チップを含むダイナミック型半導体記憶装置であって、
上記半導体チップは、
上記クロック発生回路と結合され、第１の電源電位を上記クロック発生回路へ供給する為の第１電源パッドと、
上記クロック発生回路と結合され、上記第１電源電位より低い電位を有する第２電源電位を上記クロック発生回路へ供給する為の第２電源パッドと、
上記内部回路と結合され、上記第３の電源電位を上記内部回路へ供給する為の第３電源パッドと、
上記内部回路と結合され、上記第３電源電位より低い電位を有する第４電源電位を上記内部回路へ供給する為の第４電源パッドとを有し、
上記ダイナミック型半導体記憶装置は、
上記第１電源パッドへ結合される第１端子と、
上記第２電源パッドへ結合される第２端子と、
上記第３電源パッドへ結合され第１端子とは異なる第３端子と、
上記第４電源パッドへ結合され第２端子とは異なる第４端子とを有することを特徴とするダイナミック型半導体記憶装置。
【請求項２】
請求項１において、
上記内部回路は、
複数のワード線と
複数のデータ線と
上記複数のワード線及び上記複数のデータ線に結合された複数のダイナミック型メモリセルと、
上記複数のデータ線に夫々結合された複数のセンスアンプと、
上記複数のセンスアンプの出力に結合されたデータ出力回路とを有し、
上記データ出力回路は、上記クロック発生回路から発生された上記クロック信号の立ち上がりおよび立ち下がりの両方に同期して、上記ダイナミック型メモリセルから読み出された信号を上記ダイナミック型半導体記憶装置の外部へ出力することを特徴とするダイナミック型半導体記憶装置。
【請求項３】
請求項２において、
上記内部回路は、さらに、
上記データ出力回路からのデータ出力に同期して、データストローブ信号を発生するためのストローブ信号出力回路を有し、
上記ストローブ信号出力回路は、上記クロック発生回路から発生された上記クロック信号に応答して動作することを特徴とするダイナミック型半導体記憶装置。
【請求項４】
請求項１において、
上記クロック発生回路は、
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、
上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、
上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを有し、
上記内部回路は、上記第２クロック信号によってその動作を制御され、
上記遅延回路は、上記第１電源パッドおよび上記第２電源パッドに結合されることを特徴とするダイナミック型半導体記憶装置。
【請求項５】
請求項４において、
上記第１および第３電源電位はほぼ等しい電位とされ、上記第２よび第４電源電位はほぼ等しい電位とされることを特徴とするダイナミック型半導体記憶装置。
【請求項６】
遅延回路を含むＤＬＬを用いたクロック発生回路と、上記クロック発生回路から発生されたクロック信号によって動作を制御される内部回路とを有する半導体チップを備えるダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリであって、
上記内部回路は、
複数のワード線と
複数のデータ線と
上記複数のワード線及び上記複数のデータ線に結合された複数のダイナミック型メモリセルと、
上記複数のデータ線に夫々結合された複数のセンスアンプと、
上記複数のセンスアンプの出力に結合された、上記クロック発生回路から発生された上記クロック信号の立ち上がりおよび立ち下がりの両方に同期して、上記ダイナミック型メモリセルから読み出された信号を上記シンクロナス・ダイナミック型ランダム・アクセス・メモリの外部へ出力するデータ出力回路と、
上記クロック発生回路から発生された上記クロック信号に応答して動作し、上記データ出力回路からのデータ出力に同期して、データストローブ信号を発生するためのＤＱＳ出力回路とを具備し、
上記半導体チップは、
上記遅延回路へ電源電圧を供給する為の第１パッドと、
上記遅延回路へ接地電圧を供給する為の第２パッドと、
上記データ出力回路へ電源電圧を供給する為の上記第１パッドとは異なる第３パッドと、
上記データ出力回路へ接地電圧を供給する為の前記第２パッドとは異なる第４パッドとを有し、
上記ダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリは、
上記第１パッドへ結合される第１端子と、
上記第２パッドへ結合される第２端子と、
上記第３パッドへ結合され、上記第１端子と異なる第３端子と、
上記第４パッドへ結合され、上記第２端子と異なる第４端子とを有することを特徴とするダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。
【請求項７】
請求項６において、
上記クロック発生回路は、
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する上記遅延回路と、
上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、
上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを有し、
上記内部回路は、上記クロック信号として上記第２クロック信号によってその動作を制御され、
上記遅延回路は、上記第１パッドおよび上記第２パッドに結合されることを特徴とするダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。        
【請求項８】
クロック発生回路と上記クロック発生回路から発生されたクロック信号によって動作を制御される内部回路とを具備する半導体チップを備えるダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリであって、
上記内部回路は、
複数のワード線と
複数のデータ線と
上記複数のワード線及び上記複数のデータ線に結合された複数のダイナミック型メモリセルと、
上記複数のデータ線に夫々結合された複数のセンスアンプと、
上記複数のセンスアンプの出力に結合され、上記クロック発生回路から発生された上記クロック信号の立ち上がりおよび立ち下がりの両方に同期して、上記ダイナミック型メモリセルから読み出された信号を上記シンクロナス・ダイナミック型ランダム・アクセス・メモリの外部へ出力するデータ出力回路と、
上記クロック発生回路から発生された上記クロック信号に応答して動作し、上記データ出力回路からのデータ出力に同期して、データストローブ信号を発生するためのＤＱＳ出力回路とを具備し、
上記クロック発生回路は、
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた上記クロック信号とされる第２クロック信号を出力する遅延回路と、
上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、
上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含み、
上記半導体チップは、
上記遅延回路へ第１電源電位を供給する為の第１電源パッドと、
上記遅延回路へ上記第１電源電位と異なる第２電源電位を供給する為の第２電源パッドと、
上記データ出力回路へ第３電源電位と供給する為の第３電源パッドと、
上記データ出力回路へ上記第３電源電位と異なる第４電源電位を供給するための第４電源パッドとを有し、
上記ダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリは、
上記第１電源パッドへ結合される第１端子と、
上記第２電源パッドへ結合される第２端子と、
上記第３電源パッドへ結合され、上記第１端子と異なる第３端子と、
上記第４電源パッドへ結合され、上記第２端子と異なる第４端子とを有し、
上記遅延回路への第１電源供給経路は、上記第１端子、上記第１電源パッド、上記第２電源パッドおよび上記第２端子とされ、
上記内部回路への第２電源供給経路は、上記第１電源供給経路と異なる上記第３端子、上記第３電源パッド、上記第４電源パッドおよび上記第４端子とされることを特徴とする記載のダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。
【請求項９】
請求項８において、
上記第１端子と上記第１電源パッドとの接続は、第１ワイヤを介して接続され、
上記第２端子と上記第２電源パッドとの接続は、第２ワイヤを介して接続され、
上記第３端子と上記第３電源パッドとの接続は、第３ワイヤを介して接続され、
上記第４端子と上記第４電源パッドとの接続は、第４ワイヤを介して接続されることを特徴とするダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。
【請求項１０】
クロック発生回路から発生されたクロック信号によって動作を制御される内部回路とを具備する半導体チップを備えるダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリであって、
上記内部回路は、
複数のワード線と、
複数のデータ線と、
上記複数のワード線及び上記複数のデータ線に結合された複数のダイナミック型メモリセルと、
上記複数のデータ線に夫々結合された複数のセンスアンプと、
上記複数のセンスアンプの出力に結合され、上記クロック発生回路から発生された上記クロック信号の立ち上がりおよび立ち下がりの両方に同期して、上記ダイナミック型メモリセルから読み出された信号を増幅して上記上記シンクロナス・ダイナミック型ランダム・アクセス・メモリの外部へ出力するデータ出力回路と、
上記ダイナミック型メモリセルに書き込むべきデータを上記シンクロナス・ダイナミック型ランダム・アクセス・メモリの外部から受けるデータ入力回路と、
上記クロック発生回路から発生された上記クロック信号に応答して動作し、上記データ出力回路からのデータ出力に同期して、データストローブ信号を発生するためのＤＱＳ出力回路とを具備し、
上記クロック回路は、
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた上記クロック信号とされる第２クロック信号を出力する上記遅延回路と、
上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、
上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含み、
上記半導体チップは、
上記遅延回路へ第１電源電位を供給する為の第１電源パッドと、
上記遅延回路へ上記第１電源電位と異なる第２電源電位を供給する為の第２電源パッドと、
上記データ出力回路へ第３電源電位を供給する為の第３電源パッドと、
上記データ出力回路へ上記第３電源電位と異なる第４電源電位を供給するための第４電源パッドとを有し、
上記ダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリは、
上記第１電源パッドへ結合される第１端子と、
上記第２電源パッドへ結合される第２端子と、
上記第３電源パッドへ結合され、上記第１端子と異なる第３端子と、
上記第４電源パッドへ結合され、上記第２端子と異なる第４端子とを有することを特徴とするダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。
【請求項１１】
請求項１０において、
上記第１端子と上記第１電源パッドとの接続は、第１ワイヤを介して接続され、
上記第２端子と上記第２電源パッドとの接続は、第２ワイヤを介して接続され、
上記第３端子と上記第３電源パッドとの接続は、第３ワイヤを介して接続され、
上記第４端子と上記第４電源パッドとの接続は、第４ワイヤを介して接続されることを特徴とするダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。
【請求項１２】
請求項１１において、
上記遅延回路への第１電源供給経路は、上記第１端子、上記第１ワイヤ、上記第１電源パッド、上記第２電源パッド、上記第２ワイヤおよび上記第２端子とされ、
上記内部回路への第２電源供給経路は、上記第１電源供給経路と異なる上記第３端子、上記第３ワイヤ、上記第３電源パッド、上記第４電源パッド、上記第４ワイヤおよび上記第４端子とされることを特徴とするダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。
【請求項１３】
半導体チップを備えるダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリであって、
上記半導体チップは、
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含むクロック発生回路と、
ダイナミック型メモリセルと、上記ダイナミック型メモリセルに結合されたワード線と、上記ダイナミック型メモリセルに結合されたデータ線とを含むメモリアレイと、
上記データ線に結合されたセンスアンプと、
上記センスアンプの出力に結合され、上記クロック発生回路から発生された上記第２クロック信号の立ち上がりおよび立ち下がりの両方に同期して、上記ダイナミック型メモリセルから読み出された信号を増幅して上記上記ダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリの外部へ出力するデータ出力回路と、
上記ダイナミック型メモリセルに書き込むべきデータを上記ダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリの外部から受けるデータ入力回路と、
上記クロック発生回路から発生された上記第２クロック信号に応答して動作し、上記データ出力回路からのデータ出力に同期して、データストローブ信号を発生するためのＤＱＳ出力回路と、
上記遅延回路へ第１電源電位を供給する為の第１パッドと、
上記遅延回路へ上記第１電源電位と異なる第２電源電位を供給する為の第２パッドと、
上記データ出力回路へ第３電源電位を供給する為の第３パッドと、
上記データ出力回路へ上記第３電源電位と異なる第４電源電位を供給するための第４パッドとを有し、
上記ダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリは、
上記第１パッドへ結合される第１端子と、
上記第２パッドへ結合される第２端子と、
上記第３パッドへ結合され、上記第１端子と異なる第３端子と、
上記第４パッドへ結合され、上記第２端子と異なる第４端子とを有することを特徴とする記載のダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。
【請求項１４】
請求項１３において、
上記第１パッド、第２パッド、第３パッドおよび第４パッドのパッド列は、上記半導体チップの一方向に沿った中央部分に配置され、
上記メモリアレイは、上記パッド列と上記半導体チップの１方向に対応する１辺との間、および、上記パッド列と上記半導体チップの１方向に対応する他の１辺との間に配置され、
上記データ入力回路、上記データ出力回路、上記ＤＱＳ出力回路は、上記パッド列と上記半導体チップの上記１辺との間に配置されることを特徴とするダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。
【請求項１５】
請求項１４において、
上記第１端子と上記第１パッドとの接続は、第１ワイヤを介して接続され、
上記第２端子と上記第２パッドとの接続は、第２ワイヤを介して接続され、
上記第３端子と上記第３パッドとの接続は、第３ワイヤを介して接続され、
上記第４端子と上記第４パッドとの接続は、第４ワイヤを介して接続されることを特徴とするダブル・データ・レート・シンクロナス・ダイナミック型ランダム・アクセス・メモリ。