【手続補正書】
【提出日】平成18年2月8日(2006.2.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置及びそのデータ判別方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ｎ値（ｎは４以上の整数）のデータを記憶する、少なくとも２つの第１、第２のメモリセルを含むメモリセルアレイを具備する半導体集積回路装置であって、
前記ｎ値のデータを判別する時、前記ｎ値のデータ読み出しを、ｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満のデータ読み出しに分割し、
前記分割したデータ読み出しのうち、第１のデータ読み出しを、前記第１、第２のメモリセルのソース電位をそれぞれ共通として行い、
前記第１のデータ読み出しに続く第２のデータ読み出しを、第１のデータ群の読み出し結果に応じて、前記第１、第２のメモリセルのソース電位をそれぞれ個別として行うことを特徴とする半導体集積回路装置。
【請求項２】  第１のソース線駆動回路と、
第１のデータ判別回路と、
前記第１のソース線駆動回路と前記第１のデータ判別回路との間に直列接続された、ｎ値（ｎは４以上の整数）のデータを記憶する第１のメモリセルと、
第２のソース線駆動回路と、
第２のデータ判別回路と、
前記第２のソース線駆動回路と前記第１のデータ判別回路との間に直列接続された、ｎ値（ｎは４以上の整数）のデータを記憶する第２のメモリセルとを具備し、
前記ｎ値のデータを判別する時、前記ｎ値のデータ読み出しを、ｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満のデータ読み出しに分割し、
前記分割したデータ読み出しのうち、第１のデータ読み出し時、
前記第１、第２のソース線駆動回路は、前記第１、第２のメモリセルのソースに、共通の電位を供給し、
前記第１のデータ読み出しに続く第２のデータ読み出し時、
前記第１、第２のソース線駆動回路は、前記第１、第２のデータ判別回路による前記第１のデータ読み出し判別結果に応じて、前記第１、第２のメモリセルのソースに、個別の電位を供給することを特徴とする半導体集積回路装置。
【請求項３】  ｎ値（ｎは４以上の整数）のデータを記憶する少なくとも２つの第１、第２のメモリセルを含むメモリセルアレイと、
前記第１のメモリセルに第１の信号線を介して接続され、前記第１のメモリセルに記憶されたｎ値のデータを判別する第１のデータ判別回路と、
前記第２のメモリセルに第２の信号線を介して接続され、前記第２のメモリセルに記憶されたｎ値のデータを判別する第２のデータ判別回路と、
前記第１の信号線を充放電する第１の充放電回路と、
前記第２の信号線を充放電する第２の充放電回路とを具備し、
前記ｎ値のデータを判別する時、前記ｎ値のデータ読み出しを、ｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満のデータ読み出しに分割し、
前記分割したデータ読み出しのうち、第１のデータ読み出し時、
前記第１、第２の充放電回路は、前記第１、第２の信号線を共通の電位に設定し、
前記第１のデータ読み出し時に続く第２のデータ読み出し時、
前記第１、第２の充放電回路は、前記第１、第２のデータ判別回路による前記第１のデータ読み出し判別結果に応じて、前記第１、第２の信号線を個別の電位に設定することを特徴とする半導体集積回路装置。
【請求項４】  ｎ値（ｎは４以上の整数）のデータを記憶する、少なくとも２つの第１、第２のメモリセルを含むメモリセルアレイと、
前記第１のメモリセルに記憶されたｎ値のデータを判別する第１のデータ判別回路と、
前記第２のメモリセルに記憶されたｎ値のデータを判別する第２のデータ判別回路とを具備する半導体集積回路装置であって、
前記ｎ値のデータを判別する時、前記ｎ値のデータ読み出しを、ｍ（ｍは、ｌｏｇ2ｎ≦ｍを満たす最も小さい整数）以上、ｎ−１未満のデータ読み出しに分割し、
前記分割したデータ読み出しのうち、第１のデータ読み出し時、前記第１、第２のデータ判別回路の基準電位をそれぞれ共通の第１の電位とし、
前記第１のデータ読み出しに続く第２のデータ読み出し時、前記第１のデータ読み出し判別結果に応じて、前記第１、第２のデータ判別回路の基準電位をそれぞれ前記第１の電位または第２の電位とすることを特徴とする半導体集積回路装置。
【請求項５】  前記第１、第２のデータ読み出しはそれぞれ、前記第１、第２のメモリセルのゲート電位を共通として行うことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。
【請求項６】
メモリセルのソース電位を第１のソース電位に設定し、前記メモリセルのゲート電位を第１の読み出し電位に設定し、多値データの第１のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“０”であるとき、前記メモリセルのソース電位を前記第１のソース電位に設定し、前記メモリセルのゲート電位を前記第１の読み出し電位とは異なる第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“１”であるとき、前記メモリセルのソース電位を前記第１のソース電位とは異なる第２のソース電位に設定し、前記メモリセルのゲート電位を前記第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別することを特徴とする半導体集積回路装置のデータ判別方法。
【請求項７】
メモリセルのソース電位を第１のソース電位に設定し、前記メモリセルのゲート電位を第１の読み出し電位に設定し、多値データの第１のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“０”であるとき、前記メモリセルのソース電位を前記第１のソース電位に設定し、前記メモリセルのゲート電位を前記第１の読み出し電位とは異なる第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“１”であるとき、前記メモリセルのソース電位を前記第１のソース電位とは異なる第２のソース電位に設定し、前記メモリセルのゲート電位を前記第２の読み出し電位に設定し、前記多値データの第２のビットデータが“０”であるか“１”であるかを判別し、
前記第１、第２のビットデータの双方が“０”であるとき、前記メモリセルのソース電位を前記第１のソース電位に設定し、前記メモリセルのゲート電位を前記第１、第２の読み出し電位とは異なる第３の読み出し電位に設定し、前記多値データの第３のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“０”、前記第２のビットデータが“１”であるとき、前記メモリセルのソース電位を前記第１のソース電位と前記第２のソース電位との間にある第３のソース電位に設定し、前記メモリセルのゲート電位を前記第３の読み出し電位に設定し、前記多値データの第３のビットデータが“０”であるか“１”であるかを判別し、
前記第１のビットデータが“１”、前記第２のビットデータが“０”であるとき、前記メモリセルのソース電位を前記第２のソース電位に設定し、前記メモリセルのゲート電位を前記第３の読み出し電位に設定し、前記多値データの第３のビットデータが“０”であるか“１”であるかを判別し、
前記第１、第２のビットデータの双方が“１”であるとき、前記メモリセルのソース電位を前記第２のソース電位に前記第３のソース電位を加算した第４のソース電位に設定し、前記メモリセルのゲート電位を前記第３の読み出し電位に設定し、前記多値データの第３のビットデータが“０”であるか“１”であるかを判別することを特徴とする半導体集積回路装置のデータ判別方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
この発明は上記のような事情に鑑みて為されたもので、その目的は、ｎ値（ｎは４以上の整数）のデータを記憶するメモリセルを具備する半導体集積回路装置において、上記メモリセルからのデータ読み出しに要する時間を短くできる半導体集積回路装置及びそのデータ判別方法を提供することにある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１８７
【補正方法】変更
【補正の内容】
【０１８７】
【発明の効果】
以上説明したように、この発明によれば、ｎ値（ｎは４以上の整数）のデータを記憶するメモリセルを具備する半導体集積回路装置において、上記メモリセルからのデータ読み出しに要する時間を短くできる半導体集積回路装置及びそのデータ判別方法を提供できる。