【手続補正書】
【提出日】平成18年9月29日(2006.9.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、埋込酸化膜と、半導体層からなるＳＯＩ基板を備え、
前記半導体層の主表面に配設された第１および第２の活性領域を取り囲み、前記埋込酸化膜と所定の距離を隔てて形成された第一の分離絶縁膜と、
前記第１の活性領域に形成された第１の能動素子と、
前記第２の活性領域に形成された第２の能動素子と、
前記埋込酸化膜との界面近傍の前記半導体基板の一主面に形成された不純物層と、
前記不純物層に接続する配線とを備えたことを特徴とする半導体装置。
【請求項２】
前記半導体層の主表面に配設された第３の活性領域を取り囲み、前記第３の活性領域を前記第１および第２の活性領域から分離する前記埋込酸化膜に到達する第２の埋込酸化膜を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
不純物層および半導体層は第１の導電型であり、第１の能動素子は、第１の活性領域の主表面から埋込酸化膜に到達する第２導電型の第１のソース領域およびドレイン領域を有するＭＯＳ型トランジスタであり、第２の能動素子は、第２の活性領域の主表面から前記埋込酸化膜に到達する第２導電型の第２のソース領域およびドレイン領域を有するＭＯＳ型トランジスタであり、前記不純物層および分離絶縁膜下の前記半導体層の電位が固定されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
不純物層および半導体層は第１の導電型であり、第１の能動素子は、第１の活性領域の主表面から埋込酸化膜に到達する第２導電型の第１のソース領域およびドレイン領域を有するＭＯＳ型トランジスタであり、第２の能動素子は、第２の活性領域の主表面から前記埋込酸化膜に到達する第２導電型の第２のソース領域およびドレイン領域を有するＭＯＳ型トランジスタであり、前記不純物層の電位が固定され、分離絶縁膜下の前記半導体層の電位が固定されていないことを特徴とする請求項２記載の半導体装置。
【請求項５】 
半導体層は第１の導電型で、不純物層は第２の導電型であり、第１の能動素子は、第１の活性領域の主表面から埋込酸化膜と所定の距離を隔てて形成された第２導電型の第１のソース領域およびドレイン領域を有するＭＯＳ型トランジスタであり、第２の能動素子は、第２の活性領域の主表面から前記埋込酸化膜と所定の距離を隔てて形成された第２導電型の第２のソース領域およびドレイン領域を有するＭＯＳ型トランジスタであり、前記不純物層に印加される電圧は、半導体基板に対して逆バイアスであることを特徴とする請求項２記載の半導体装置。
【請求項６】 
分離絶縁膜下の半導体層表面から埋込酸化膜に到達し、互いに隣接して逆バイアスとなる電圧がそれぞれ印加される第１導電型の第１の不純物領域および第２の導電型の第２の不純物領域をさらに備え、第１の能動素子は、第１の活性領域の主表面から埋込酸化膜に到達し、いずれか一方が前記第１の不純物領域と隣接する第２導電型の第１のソース領域およびドレイン領域を有するＭＯＳ型トランジスタであり、第２の能動素子は、第２の活性領域の主表面から前記埋込酸化膜に到達し、いずれか一方が前記第２の不純物領域と隣接する第１導電型の第２のソース領域およびドレイン領域を有するＭＯＳ型トランジスタであり、不純物層に印加される電圧は、半導体基板に対して逆バイアスであることを特徴とする請求項２記載の半導体装置。
【請求項７】 
分離絶縁膜下の半導体層表面から埋込酸化膜に到達し、互いに隣接して逆バイアスとなる電圧がそれぞれ印加される第１導電型の第１の不純物領域および第２の導電型の第２の不純物領域をさらに備え、第１の能動素子は、前記第１の不純物領域と隣接する第２導電型の第３の不純物領域と、この第３の不純物領域に隣接する第１導電型の第４の不純物領域を備えたダイオードであり、第２の能動素子は、前記第２の不純物領域と隣接する第１導電型の第５の不純物領域と、この第５の不純物領域に隣接する第２導電型の第６の不純物領域を備えたダイオードであり、不純物層に印加される電圧は、半導体基板に対して逆バイアスであることを特徴とする請求項２記載の半導体装置。
【請求項８】 
不純物層が活性領域の下まで延在することを特徴とする請求項１ないし請求項７のいずれか一項に記載の半導体装置。
【請求項９】 
第１の能動素子および第２の能動素子が形成された機能ブロックと異なる機能ブロックをさらに備えたことを特徴とする請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項１０】 
半導体基板表面上に埋込酸化膜を介して形成された半導体層を有するＳＯＩ基板の前記半導体基板表面に不純物層を形成する工程と、前記半導体層の主表面に配設された第１および第２の活性領域を取り囲み、その下に前記半導体層の一部が残る分離絶縁膜を形成する工程と、前記第１の活性領域に、第１の能動素子を形成する工程と、前記第２の活性領域に、第２の能動素子を形成する工程と、前記不純物層に接続する配線を形成する工程とを備えた半導体装置の製造方法。
【請求項１１】 
第１の能動素子と第２の能動素子は、同一導電型を有するＭＯＳ型トランジスタであり、分離絶縁膜を形成する工程は、半導体層の活性領域表面上を覆うマスクを形成して前記半導体層主表面から底部を残してエッチングし、活性領域を取り囲む溝を形成する工程と、全面に絶縁膜を形成する工程と、前記マスク表面上の前記絶縁膜を除去する工程と、前記マスクを除去する工程とを備え、前記溝を形成する工程の後、前記絶縁膜を形成する工程の前に、前記溝下の前記半導体層中に前記半導体層と同一導電型で高濃度の不純物をイオン注入する工程をさらに備えたことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】 
第１の能動素子は第１の導電型を有するＭＯＳ型トランジスタで、第２の能動素子は第２の導電型を有するＭＯＳ型トランジスタであり、分離絶縁膜を形成する工程の後、第１の能動素子を形成する工程の前に、前記第１の能動素子の前記分離絶縁膜上に開口を有する第１のマスクを形成する工程と、全面に第２の導電型を有する不純物を全面にイオン注入して、前記第１の能動素子の前記分離絶縁膜下の半導体層に第１の不純物領域を形成する工程と、前記第１のマスクを除去する工程と、前記第１の能動素子の前記分離絶縁膜上に開口を有する第１のマスクを形成する工程と、全面に第２の導電型を有する不純物を全面にイオン注入して、前記第１の能動素子の前記分離絶縁膜下の半導体層に第１の不純物領域を形成し、前記第１のマスクを除去する工程と、前記第２の能動素子の前記分離絶縁膜上に開口を有する第２のマスクを形成する工程と、全面に第１の導電型を有する不純物を全面にイオン注入して、前記第２の能動素子の前記分離絶縁膜下の半導体層に第２の不純物領域を形成し、前記第２のマスクを除去する工程とを備えたことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】 
半導体基板表面上に埋込酸化膜を介して形成された半導体層の主表面に配設された第１および第２の活性領域表面上を覆うマスクを形成して前記半導体層主表面から底部を残してエッチングし、前記第１および第２の活性領域を取り囲む溝を形成する工程と、前記溝下の前記半導体基板中に不純物をイオン注入して、前記半導体基板の表面に不純物層を形成する工程と全面に絶縁膜を形成する工程と、前記マスク表面上の前記絶縁膜を除去する工程と、前記マスクを除去する工程と、前記第１の活性領域に、第１の能動素子を形成する工程と、前記第２の活性領域に、第２の能動素子を形成する工程と、前記不純物層に接続する配線を形成する工程とを備えた半導体装置の製造方法。
【請求項１４】 
第１の能動素子と第２の能動素子は、同一導電型を有するＭＯＳ型トランジスタであり、溝を形成する工程の後、絶縁膜を形成する工程の前に、溝下の半導体層中に前記半導体層と同一導電型で高濃度の不純物をイオン注入する工程をさらに備えたことを特徴とする請求項１３記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、埋込酸化膜と、半導体層からなるＳＯＩ基板を備え、半導体層の主表面に配設された第１および第２の活性領域を取り囲み、埋込酸化膜と所定の距離を隔てて形成された第一の分離絶縁膜と、第１の活性領域に形成された第１の能動素子と、第２の活性領域に形成された第２の能動素子と、埋込酸化膜との界面近傍の半導体基板の一主面に形成された不純物層と、不純物層に接続する配線とを備えたことを特徴とするものであり、不純物層が形成されているため、分離絶縁膜を介して隣接するトランジスタ間に電位差が発生しても、この部分でのリーク電流の発生を抑制することができるとともに、耐圧を高くすることができる。