【手続補正書】
【提出日】平成18年3月23日(2006.3.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ交換装置であって、
複数のスキャンチェーンであって、その各スキャンチェーンが、データビットを格納することが可能な複数のレジスタを含み、該複数のレジスタが、複数のマスタレジスタ及び複数のスレーブレジスタを含む、複数のスキャンチェーンと、
前記複数のスキャンチェーンを相互接続する複数のSRAMメモリセルのアレイであって、前記複数のマスタレジスタのうちの選択されたマスタレジスタからデータビットを受け取り、該データビットを前記複数のスレーブレジスタのうちの選択されたスレーブレジスタに書き込む、複数のSRAMメモリセルのアレイと
を含む、データ交換装置。
【請求項２】
前記複数のスキャンチェーンと前記SRAMメモリセルのアレイとの間のパラレルデータ相互接続を含む、請求項１に記載のデータ交換装置。
【請求項３】
前記SRAMメモリセルのアレイの各SRAMメモリセルが一対のインバータを含み、該一対のインバータが互いに交差結合される、請求項１に記載のデータ交換装置。
【請求項４】
前記SRAMメモリセルのアレイの各SRAMメモリセルが一対の選択スイッチを含み、該一対の選択スイッチのうちの一方が、前記交差結合された一対のインバータの一方の側に接続し、該一対の選択スイッチのうちの他方が、該交差結合された一対のインバータの反対側に接続する、請求項３に記載のデータ交換装置。
【請求項５】
前記一対の選択スイッチの各々がトランジスタを含む、請求項４に記載のデータ交換装置。
【請求項６】
前記一対の交差結合されたインバータの両端と前記SRAMメモリセルの前記一対の選択スイッチの両端とに接続する等化スイッチを更に含む、請求項４に記載のデータ交換装置。
【請求項７】
前記等化スイッチがトランジスタを含む、請求項７に記載のデータ交換装置。
【請求項８】
共通のスイッチ閉路制御接続を有する一対の書込スイッチを更に含み、該一対の書込スイッチの各々は、前記一対の交差結合されたインバータのそれぞれの一方の側を前記一対のスキャンチェーンの一方のレジスタのそれぞれの側に接続する、請求項３に記載のデータ交換装置。
【請求項９】
前記一対の書込スイッチが、前記一方のスキャンチェーンのマスタレジスタに接続する、請求項８に記載のデータ交換装置。
【請求項１０】
前記一対の書込スイッチの各々がトランジスタを含み、前記スイッチ閉路制御接続が該トランジスタのベースへの接続を含む、請求項８に記載のデータ交換装置。
【請求項１１】
共通のスイッチ閉路制御接続を有する一対の読出スイッチを更に含み、該一対の読出スイッチの各々が、前記一対の交差結合されたインバータのそれぞれの一方の側を前記一対のスキャンチェーンの一方のレジスタのそれぞれの側に接続する、請求項３に記載のデータ交換装置。
【請求項１２】
前記一対の読出スイッチが、前記一方のスキャンチェーンのスレーブレジスタに接続する、請求項１１に記載のデータ交換装置。
【請求項１３】
前記一対の読出スイッチの各々がトランジスタを含み、前記スイッチ閉路制御接続が該トランジスタのベースへの接続を含む、請求項１２に記載のデータ交換装置。
【請求項１４】
一対の互いにオーバラップしない逐次の律動的なデータ転送制御クロックを更に含み、該一対のデータ転送制御クロックが、逐次の互いにオーバラップしないクロックパルスを前記複数のスキャンチェーンのうちの１つ又は２つ以上に提供し、前記一対の互いにオーバラップしないクロックにより提供される逐次のクロックパルスが交互に生じる際に、前記複数のスキャンチェーンのうちの１つ又は２つ以上における前記複数のレジスタのうちの選択されたレジスタが、選択されたデータビットを交換する、請求項１に記載のデータ交換装置。
【請求項１５】
前記逐次のオーバラップしないクロックパルスのうちの確定された第１のパルスに関し、１つのスキャンチェーンの選択されたマスタレジスタからデータビットが交換され、次いで前記逐次のオーバラップしないクロックパルスのうちの次の後続するパルスに関し、１つのスキャンチェーンの選択されたスレーブレジスタからデータビットが交換される、請求項１４に記載のデータ交換装置。
【請求項１６】
前記複数のSRAMメモリセルのアレイが、少なくとも１データワード長に等しい深さを有する、請求項１に記載のデータ交換装置。
【請求項１７】
複数のスキャンチェーン間でのデータ交換方法であって、
複数のスキャンチェーンを設け、その各々が、データビットを格納することが可能な複数のレジスタを含み、該複数のレジスタが、各スキャンチェーンに沿って交互に配置された複数のマスタレジスタ及び複数のスレーブレジスタを含み、
前記複数のレジスタを相互接続する複数のSRAMメモリセルのアレイを設け、該複数のSRAMメモリセルのアレイが、前記複数のマスタレジスタのうちの選択されたマスタレジスタからデータビットを受け取り、及び該データビットを前記複数のスレーブレジスタのうちの選択されたスレーブレジスタに書き込む、
という各ステップを含む、データ交換方法。
【請求項１８】
前記SRAMメモリセルのアレイを、複数行に配置された複数のスキャンチェーン間で複数列に相互接続された複数のメモリセルの深さを有するよう配設し、該複数のメモリセルの深さを、前記スキャンチェーン間で交換されるディジタルデータワードのデータビットのサイズと等しいか又はそれよりも大きくなるようにする、という各ステップを更に含む、請求項１７に記載の方法。
【請求項１９】
複数のスキャンチェーン間でデータを交換する装置であって、
前記複数のスキャンチェーンの各々の一部と、
該複数のスキャンチェーンの該一部を相互接続するSRAMメモリセルのアレイを含むSRAMレジスタと、
マルチポートスキャンレジスタ制御と
を含むマルチポートスキャンレジスタを組み合せて有する装置。
【請求項２０】
前記SRAMレジスタが、複数のSRAMメモリセルのアレイを含み、該SRAMメモリセルのアレイが、複数行に配置された前記スキャンチェーンの前記一部のそれぞれの間に延びる列をなす複数のSRAMメモリセルの深さを有し、該複数のSRAMメモリセルの深さが、前記スキャンチェーン間で交換される１ディジタルワードのビット数に対するSRAMメモリセルの数に少なくとも等しい、請求項１９に記載の装置。
【請求項２１】
前記複数のスキャンチェーンの前記一部が、複数のレジスタを含み、該複数のレジスタが、複数のマスタレジスタ及び複数のスレーブレジスタとして配置され、該マスタレジスタ及び該スレーブレジスタのそれぞれが、前記複数のスキャンチェーンの前記一部の各々に沿って互いに交互に配置される、請求項２０に記載の装置。
【請求項２２】
前記マルチポートスキャンレジスタ制御が、前記複数のスキャンチェーン部分のうちの１つにおけるマスタレジスタから前記複数のSRAMメモリセルのうちの選択された１つへデータビットを交互に転送し、次いで該複数のSRAMメモリセルのうちの該選択された１つから、前記複数のスキャンチェーン部分のうちの１つにおける選択されたスレーブレジスタへ、又は前記複数のSRAMメモリセルのうちの他の選択された１つへデータビットを転送する、請求項１９に記載の装置。
【請求項２３】
メモリ装置であって、
コアメモリと、
該コアメモリに対するデータ及びアドレスの入力、及び該コアメモリからのデータの出力のための、入出力シリアルポートと、
データビットをシフトさせるための複数のレジスタを各々有する複数のスキャンチェーンであって、その各スキャンチェーンが、交互のマスタレジスタ及びスレーブレジスタを含む、複数のスキャンチェーンと、
前記複数のスキャンチェーン間及びその複数のレジスタ間で通信を行ってそれらの間でデータビットを伝達する少なくとも１つのスタティックランダムアクセスメモリ（SRAM）ユニットであって、複数のメモリユニットを含み、該複数のメモリユニットの各々が、接続されたスキャンチェーンの選択されたマスタレジスタからデータビットを受け取り、接続されたスキャンチェーンの選択されたスレーブレジスタへ該データビットを書き込むことが可能なものである、少なくとも１つのSRAMユニットと
を含む、メモリ装置。
【請求項２４】
前記複数のSRAMメモリセルの各々が、スタティックランダムアクセス（SRAM）タイプのメモリセルを含む、請求項２３に記載のメモリ装置。
【請求項２５】
前記スキャンチェーンレジスタの各々が２つのレジスタを含み、該２つのレジスタがマスタレジスタ及びスレーブレジスタを含み、前記スキャンチェーンレジスタの各々が、オーバラップしないマスタクロック及びスレーブクロックからクロック信号を受け取る、請求項２３に記載のメモリ装置。
【請求項２６】
前記複数のSRAMメモリセルの各々が、複数の交差結合されたインバータを含み、該複数の交差結合されたインバータの各々が、複数の選択トランジスタの各々の１つにより選択されて、前記複数のスキャンチェーンレジスタのうちの選択された１つから又は前記複数のSRAMメモリセルのうちの別の１つからデータビットを受け取る、請求項２３に記載のメモリ装置。