【事件の表示】
　平成　５年特許願第２２００７６号「割り込み処理装置」拒絶査定に対する審判事件［平成　７年　３月１７日出願公開、特開平　７−　７３０４８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成５年９月３日の出願であって、その請求項１に係る発明は、特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「複数の割り込みレベルをそれぞれ記憶する複数の割り込みレベル設定レジスタと、
　前記複数のレジスタにそれぞれ接続され、複数の割り込み数に対応するビット数の出力線を持ち、前記レジスタに記憶された前記割り込みレベルに対応するデコード信号を前記出力線から出力する複数のデコーダと、
　各一つの割り込み信号線と各前記複数のデコーダの出力線からの各デコード信号とを入力として接続した前記出力線に応じた数を有する論理回路と、
　前記論理回路からの出力信号を受けてオンオフする複数のトランジスタと、
　前記複数のトランジスタが接続されることによりワイヤードＯＲをとるプリチャージされた複数の割り込みバスと、
　前記割り込みバスの優先順位を設定しているＣＰＵと
　を備えることを特徴とする割り込み処理装置。」
　
２．引用例
　これに対して、当審において合議の結果通知した拒絶理由に引用した「特開昭６２−２９８８６２号公報」（以下、「引用刊行物１」という。）には、以下の事項が記載されている。
（１）「次に、本発明をＣＰＵに対する割込み制御に適用した例を示す。
　第５図は従来の一般的な割込み制御における、信号接続状況を示すものである。図において、ＤＥＶ(1)〜ＤＥＶ(4)は、前述の如く、フロッピディスク制御回路、固定ディスク制御回路の如き、ＣＰＵの介在なしでメモリと直接データ転送を行うことのできる回路群を示している。
　各ＤＥＶは、割込み要求信号線ＩＮＴ１〜ＩＮＴ４のうちの１本を有しており、この信号線がＣＰＵに対して状態の変化を通知する信号となる。ＣＰＵは各ＤＥＶからの割込み要求が同時に発生する場合を想定して、例えば、ＩＮＴ１＞ＩＮＴ２＞ＩＮＴ３＞ＩＮＴ４という如く、優先順位を決めている。
　このようなシステムにおいては、上記各信号を必要とするＤＥＶが多くなればなるほど信号線が増し、ＣＰＵ内部の回路も増加するという問題があった。
　第６図は上記問題を解消するための、本発明の第２の実施例を示すシステム接続構成図である。図において、１はＣＰＵ、２〜５はデバイスＤＥＶ(1)〜ＤＥＶ(4)を、それぞれ示している。
　本実施例に示したシステムと第５図に示した従来例との違いは、ＣＰＵ１と各デバイスとを接続する信号線の構成にある。すなわち、第５図に示した従来例においては、ＣＰＵ１と各デバイスＤＥＶ(1)〜ＤＥＶ(4)の各々とが、それぞれ独立に、割込み信号線（ＩＮＴ１〜ＩＮＴ４）によって、それぞれ独立に接続されていたのに対して、本実施例においては、ＣＰＵ１と４つのデバイスＤＥＶ(1)〜ＤＥＶ(4)とが、４本の割込み信号線により、組合された形で接続されている。
　この場合、各デバイスＤＥＶ(1)〜ＤＥＶ(4)は、それぞれ、４本の割込み信号線を持っていることになり、これらの割込み信号線のうち、どれを有効にするかは、ＣＰＵ１が仕事の種類等により自由に設定もしくは変更することができる。
　例えば、ＤＥＶ(1)に最初にＩＮＴ１を割当てて最優先としていたが、必要がなくなり、ＩＮＴ２に割当て変更して優先順位を下げる場合には、ＣＰＵ１は以下に述べる如き処理を行う。
　上述の如き設定変更を行うには、第７図に示す如き回路を用いることができる。本回路は、レジスタまたはデコーダ６と、ゲート７〜１０から構成されている。
　ＣＰＵ１が、デバイスＤＥＶ(1)の本回路において、レジスタへの書込み値をＣ信号のみ有効となるように設定すれば、デバイスＤＥＶ(1)からの割込み信号はＩＮＴ３となって出力される。これにより、最優先の割込みをデバイスＤＥＶ(2)またはデバイスＤＥＶ(3)に割当てできることになり、処理の自由度が増すことになる。なお、本回路では、デバイスＤＥＶ(1)〜ＤＥＶ(4)のすべてが、それぞれに持つことになる。」（第２頁右下欄第４行目乃至第３頁右上欄第１８行目）
　
　上記記載から、引用刊行物１には、
　複数の割込み数に対応するビット数の出力線を持ち、デコード信号を前記出力線から出力する複数のデコーダと、
　各一つの割込み信号線と各前記複数のデコーダの出力線からの各デコード信号とを入力として接続した前記出力線に応じた数を有する複数のＮＡＮＤゲートと、
　前記複数のＮＡＮＤゲートの出力にそれぞれ接続される複数の割込み信号線と、
　前記複数の割込み信号線の優先順位を設定しているＣＰＵ
を備えることを特徴とする割込み制御システムの発明（以下、「引用発明」という。）が記載されているものと認める。
　
　また、同じく拒絶理由に引用した「特開昭６２−４０５６７号公報」（以下、「引用刊行物２」という。）には、以下の事項が記載されている。
（２）「第１図において、１は割込み管理装置、２はプライオリティ・エンコーダ、３は割込みレベル出力部、４はレジスタ、５は割込みレベル設定レジスタ、６はコード変換部、Ｌは割込み要求ラインをそれぞれ示している。割込み要求ラインＬの先には周辺装置が接続される。割込み要求ラインＬに１対１に対応して割込みレベル設定レジスタ５が設けられている。割込みレベル設定レジスタ５の内容はソフトウェアによって自由に変更することが出来る。割込み要求ラインＬ上の信号がオン（論理１）になると、対応する割込みレベル設定レジスタ５の内容が出力され、対応するコード変換部６に入力される。コード変換部６は、例えば３ビット符号を８ビット符号に変換するものである。」（第２頁右上欄第１０行目乃至左下欄第４行目）
　
　また、同じく拒絶理由に引用した「特開昭６０−２３８９２３号公報」（以下、「引用刊行物３」という。）には、以下の事項が記載されている。
（３）「本発明によれば、バス・ラインと電源の間にプリ・チャージ用のＰチャネル型ＭＯＳトランジスタを設ける替わりに、回路ブロックからバス・ラインへの出力はＮチャネル型ＭＯＳトランジスタのみのクロックド・ゲートでよく、Ｐチャネル型ＭＯＳトランジスタは不用になる。いま、バス・ラインに接続されている多くの回路ブロックのうち、信号をバス・ラインに出力する回路ブロック（第１図の回路ブロック５に相当する）の数をｎとし、バス・ラインを駆動するＰチャネル型ＭＯＳトランジスタのパターン占有面積を１つの回路ブロックあたりＳＰとすると、ｎ．ＳＰの面積をなくすことができる。新たに設けたプリ・チャージ用のＰチャネル型ＭＯＳトランジスタのパターン占有面積はほぼＳＰでよいから、ｎ．ＳＰ−ＳＰ＝（ｎ−１）．ＳＰがチップ面積の減少に貢献することになる。従って、チップサイズが小さくなり、より安価にＩＣが製造可能になる。」（第３頁左上欄第１９行目乃至右上欄第１６行目）
（４）「本実施例では、バス・ラインを１つのＮチャネル型ＭＯＳトランジスタＴＮ５で駆動し、回路ブロック５からの出力とタイミング信号／Ｔ３（Ｔ３の反転信号）でＮＯＲゲート回路を構成し、その出力でＮチャネル型ＭＯＳトランジスタＴＮ５を駆動している。バス・ラインを駆動するトランジスタが多段に直列接続されれば、個々のトランジスタのサイズを直列接続される数に比例して大きくしていく必要がある。第４図にように回路ブロックからの信号やタイミング信号でゲート回路を構成し、バス・ラインを駆動するトランジスタを１つにすれば、ゲート回路を構成するのに必要な面積よりバス・ラインを駆動するトランジスタの面積の方が大きいから、ＩＣ全体としては面積の減少につながる。」（第３頁左下欄第５行目乃至第１９行目）
（５）「以上述べたように本発明は、バス・ラインにプリ・チャージ用のＰチャネル型ＭＯＳトランジスタを設け、回路ブロックからバス・ラインへの出力はＮチャネル型ＭＯＳトランジスタのみによるクロックド・ゲートで行うことにより、バス・ラインの駆動回路を小さいチップ面積で実現できるため、より安価にＩＣが製造可能となる。」（第３頁右下欄第４行目乃至第１０行目）
　
　上記記載から、引用刊行物３には、バス・ライン駆動回路において、論理回路からの出力信号を受けてオンオフする複数のトランジスタを備え、前記複数のトランジスタをプリチャージされたバスに接続してワイヤードＯＲをとる技術が記載されているものと認める。
　
３．対比
　引用発明の１本の割込み信号線には、４つのデバイスのＮＡＮＤゲート出力が共通に接続され、このような接続は「ワイヤドＯＲ」と呼ばれている（ディジタル回路、昭和５７年８月１０日、コロナ社発行、Ｐ．５０−５１参照）ことは技術常識にすぎない。
　このような技術常識を踏まえた上で、本願発明と引用発明とを対比すると、引用発明の「割込み信号ＩＮＴ」「ＮＡＮＤゲート」「複数の割込み信号線ＩＮＴ１〜ＩＮＴ４」は、それぞれ、請求項１に係る発明の「割り込み信号線」「論理回路」「ワイヤードＯＲをとる複数の割り込みバス」に相当するから、請求項１に係る発明と引用発明とは、どちらも、
　複数の割り込み数に対応するビット数の出力線を持ち、前記レジスタに記憶された前記割り込みレベルに対応するデコード信号を前記出力線から出力する複数のデコーダと、
　各一つの割り込み信号線と各前記複数のデコーダの出力線からの各デコード信号とを入力として接続した前記出力線に応じた数を有する論理回路と、
　ワイヤードＯＲをとる複数の割り込みバスと、
　前記割り込みバスの優先順位を設定しているＣＰＵと
を備えることを特徴とする割り込み処理装置である点で一致し、次の点（Ａ）、（Ｂ）で相違する。
　相違点：
（Ａ）請求項１に係る発明は、複数の割り込みレベルをそれぞれ記憶する複数の割り込みレベル設定レジスタを備え、前記複数のレジスタにそれぞれ複数のデコーダを接続しているのに対して、引用発明は、複数の割り込みレベルをそれぞれ記憶する複数の割り込みレベル設定レジスタを備えていない点。
（Ｂ）請求項１に係る発明は、論理回路からの出力信号を受けてオンオフする複数のトランジスタを備え、前記複数のトランジスタをプリチャージされた割込みバスに接続してワイヤードＯＲをとるのに対して、引用発明は、複数のＮＡＮＤゲートの出力をプリチャージされた割込み信号線に接続してワイヤードＯＲをとる点。
　
４．当審の判断
　相違点（Ａ）について：
　引用刊行物２には、割込み処理装置において、複数の割り込みレベルをそれぞれ記憶する複数の割り込みレベル設定レジスタを備え、前記複数のレジスタにそれぞれ複数のデコーダを接続することが示されている。
　そうすると、引用発明において、複数の割り込みレベルをそれぞれ記憶する複数の割り込みレベル設定レジスタを備え、前記複数のレジスタにそれぞれデコーダを接続するように変更する点に格別な困難性はない。
　相違点（Ｂ）について：
　引用刊行物３には、バス・ライン駆動回路を小さい面積で実現するために、論理回路からの出力信号を受けてオンオフする複数のトランジスタを備え、前記複数のトランジスタをプリチャージされたバスに接続してワイヤードＯＲを構成することが示されている。
　そうすると、引用発明のワイヤードＯＲに該公知技術を適用して、論理回路からの出力信号を受けてオンオフする複数のトランジスタを備え、前記複数のトランジスタをプリチャージされた複数の割込みバスに接続してワイヤードＯＲを構成するように変更することは、当業者ならば容易に想到し得るものである。
　
５．むすび
　したがって、本願発明は、引用刊行物１〜３に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。