【手続補正書】
【提出日】平成18年5月18日(2006.5.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となるシリコン層と、上記シリコン層表面に形成された絶縁膜と、上記チャネル領域を上記絶縁膜を介して３方向から覆うゲート電極と、
上記ゲート電極の突出方向の面が露出するように上記シリコン層を埋設する層間絶縁膜と、
上記露出したゲート電極の突出方向の面に電気的に接続された配線と、
を備えたことを特徴とする半導体装置。
【請求項２】  上記ゲート電極が、シリコンまたはシリコンとゲルマニウムとの合金からなることを特徴とする請求項１記載の半導体装置。
【請求項３】  上記ゲート電極が、金属シリサイドからなることを特徴とする請求項１記載の半導体装置。
【請求項４】  上記ゲート電極が、金属からなることを特徴とする請求項１記載の半導体装置。
【請求項５】  基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第１のシリコン層と、上記第１のシリコン層の表面に形成された第１の絶縁膜と、上記第１のシリコン層のチャネル領域を上記第１の絶縁膜を介して３方向から覆う第１のゲート電極とを有するＮＭＩＳ領域のＦＥＴと、
上記基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第２のシリコン層と、上記第２のシリコン層の表面に形成された第２の絶縁膜と、上記第２のシリコン層のチャネル領域を上記第２の絶縁膜を介して３方向から覆う第２のゲート電極とを有するＰＭＩＳ領域のＦＥＴと、
上記第１及び第２のゲート電極の突出方向面が露出するように上記ＮＭＩＳ領域のＦＥＴ及びＰＭＩＳ領域のＦＥＴを埋設する層間絶縁膜と、
上記露出した第１のゲート電極の突出方向の面に接続された配線及び第２のゲート電極の突出方向の面に接続された配線と、
を備えたことを特徴とする半導体装置。
【請求項６】  上記第１のゲート電極と上記第２のゲート電極とが、互いに仕事関数が異なる金属シリサイドからなることを特徴とする請求項５記載の半導体装置。
【請求項７】  上記第１のゲート電極と上記第２のゲート電極とが、互いに仕事関数が異なる金属からなることを特徴とする請求項５記載の半導体装置。
【請求項８】  上記絶縁膜が高誘電率膜であることを特徴とする請求項１または５記載の半導体装置。
【請求項９】  基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するシリコン層を形成する第１の工程と、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
上記チャネル領域の３方向を上記絶縁膜を介して覆うゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
上記層間絶縁膜を平坦化し、上記ゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程と、
導電性膜を成膜し、パターニングして上記露出したゲート電極の突出方向の面と接続された配線を形成する第６の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】  第３の工程で形成するゲート電極をポリシリコンまたはアモルファスシリコンとし、上記第５の工程の後、上記第６の工程の前に、金属膜を成膜し、熱処理を施すことによって上記ポリシリコンまたはアモルファスシリコンと上記金属膜とを反応させて上記ゲート電極を金属シリサイドにすることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】  上記第２の工程の後、上記第３の工程の前に、上記シリコン層を埋め込むポリシリコンまたはアモルファスシリコンを成膜し、成膜した上記ポリシリコンまたはアモルファスシリコンを平坦化し、上記第３の工程において上記平坦化したポリシリコンまたはアモルファスシリコンをパターニングすることにより、上記ゲート電極を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】  上記第５の工程の後、上記第６の工程の前に、上記ポリシリコンまたはアモルファスシリコンを除去し、除去した部分及び上記層間絶縁膜上に導電性膜を成膜することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】  第３の工程で形成するゲート電極をポリシリコンまたはアモルファスシリコンとし、上記第５の工程の後、上記第６の工程の前に、上記ポリシリコンまたはアモルファスシリコンを除去し、除去した部分及び上記層間絶縁膜上に導電性膜を成膜することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】  上記ポリシリコンまたはアモルファスシリコンを除去する際に上記絶縁膜を除去し、上記除去した部分に導電性膜を成膜する前に、上記パターニングしたシリコン層表面に新たな絶縁膜を形成することを特徴とする請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】  上記第１の工程の前に上記シリコン層上に第１の膜を成膜し、上記第１の工程において上記第１の膜とともにシリコン層をパターニングし、上記第５の工程の後、上記第６の工程の前に、上記ゲート電極、上記パターニングした第１の膜及び上記絶縁膜を除去し、上記パターニングしたシリコン層表面に新たな絶縁膜を形成し、上記除去した部分及び上記層間絶縁膜上に導電性膜を成膜することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１６】  上記導電性膜が金属膜であることを特徴とする請求項１２ないし１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】  上記層間絶縁膜が、シリコン窒化膜であることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１８】  上記第１の工程の前に上記シリコン層上に第１の膜を成膜し、上記第１の工程において上記第１の膜とともにシリコン層をパターニングした後、上記第２の工程の前に、上記第１の膜を除去することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１９】  基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程と、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
上記チャネル領域の３方向を上記絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
上記層間絶縁膜を平坦化し、上記ゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程と、
上記ＮＭＩＳ領域またはＰＭＩＳ領域の一方のゲート電極を第１の膜で被覆し、さらに、第１の金属膜で他方のゲート電極を被覆し、熱処理によって上記第１の金属膜と上記他方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて上記他方のゲート電極を金属シリサイドにする第６の工程と、
上記第１の膜を除去して、上記ＮＭＩＳ領域またはＰＭＩＳ領域の上記他方のゲート電極を第２の膜で被覆し、さらに、上記第１の金属膜とは異なる種類の第２の金属膜で上記一方のゲート電極を被覆し、熱処理によって上記第２の金属膜と上記一方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて上記一方のゲート電極を金属シリサイドにする第７の工程と、
導電性膜を成膜し、パターニングして上記露出した各ゲート電極の突出方向の面と接続された配線を形成する第８の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】  上記シリサイド防止膜は、シリコン酸化膜、シリコン窒化膜またはＴｉＮ膜であることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】  基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程と、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
上記チャネル領域の３方向を上記絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなる第１のゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
上記層間絶縁膜を平坦化し、上記第１のゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程と、
上記ＮＭＩＳ領域のＦＥＴまたはＰＭＩＳ領域の一方の第１のゲート電極を第１の膜で被覆し、他方の第１のゲート電極を除去し、上記第１の膜を除去し、上記他方の第１のゲート電極を除去した部分に第１の金属膜を埋め込み、第２のゲート電極を形成する第６の工程と、
上記ＮＭＩＳ領域またはＰＭＩＳ領域の上記他方の第１のゲート電極を第２の膜で被覆し、上記一方の第１のゲート電極を除去し、上記第２の膜を除去し、上記一方の第１のゲート電極を除去した部分に上記第１の金属膜とは異なる種類の第２の金属膜を埋め込み、第２のゲート電極を形成する第７の工程と、
導電性膜を成膜し、パターニングして上記露出した各第２のゲート電極の突出方向の面と接続された配線を形成する第８の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２２】  上記第６の工程及び上記第７の工程において、上記第１のゲート電極を除去し、上記絶縁膜を除去した後、上記第１及び第２の金属膜を埋め込む前に、新たな絶縁膜を上記パターニングしたシリコン層表面に形成することを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】  上記新たな絶縁膜が、高誘電率膜であることを特徴とする請求項１３ないし１５または２２のいずれかに記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置は、基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となるシリコン層と、シリコン層表面に形成された絶縁膜と、チャネル領域を絶縁膜を介して３方向から覆うゲート電極と、
ゲート電極の突出方向の面が露出するようにシリコン層を埋設する層間絶縁膜と、
露出したゲート電極の突出方向の面に電気的に接続された配線と、
を備えたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本発明に係る半導体装置は、基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第１のシリコン層と、第１のシリコン層の表面に形成された第１の絶縁膜と、第１のシリコン層のチャネル領域を第１の絶縁膜を介して３方向から覆う第１のゲート電極とを有するＮＭＩＳ領域のＦＥＴと、
基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第２のシリコン層と、第２のシリコン層の表面に形成された第２の絶縁膜と、第２のシリコン層のチャネル領域を第２の絶縁膜を介して３方向から覆う第２のゲート電極とを有するＰＭＩＳ領域のＦＥＴと、
第１及び第２のゲート電極の突出方向面が露出するようにＮＭＩＳ領域のＦＥＴ及びＰＭＩＳ領域のＦＥＴを埋設する層間絶縁膜と、
露出した第１のゲート電極の突出方向の面に接続された配線及び第２のゲート電極の突出方向の面に接続された配線と、
を備えたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明に係る半導体装置の製造方法は、基板上のシリコン層をパターニングして基板上に突出するソース領域、チャネル領域及びドレイン領域を有するシリコン層を形成する第１の工程と、
パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
チャネル領域の３方向を絶縁膜を介して覆うゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
層間絶縁膜を平坦化し、ゲート電極の突出方向の面を層間絶縁膜から露出させる第５の工程と、
導電性膜を成膜し、パターニングして露出したゲート電極の突出方向の面と接続された配線を形成する第６の工程と、
を含むものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また、本発明に係る半導体装置の製造方法は、基板上のシリコン層をパターニングして基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程と、
パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
チャネル領域の３方向を絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
層間絶縁膜を平坦化し、ゲート電極の突出方向の面を層間絶縁膜から露出させる第５の工程と、
ＮＭＩＳ領域またはＰＭＩＳ領域の一方のゲート電極を第１の膜で被覆し、さらに、第１の金属膜で他方のゲート電極を被覆し、熱処理によって第１の金属膜と他方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて他方のゲート電極を金属シリサイドにする第６の工程と、
第１の膜を除去して、ＮＭＩＳ領域またはＰＭＩＳ領域の他方のゲート電極を第２の膜で被覆し、さらに、第１の金属膜とは異なる種類の第２の金属膜で一方のゲート電極を被覆し、熱処理によって第２の金属膜と一方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて一方のゲート電極を金属シリサイドにする第７の工程と、
導電性膜を成膜し、パターニングして露出した各ゲート電極の突出方向の面と接続された配線を形成する第８の工程と、
を含むものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明に係る半導体装置の製造方法は、基板上のシリコン層をパターニングして基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程と、
パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
チャネル領域の３方向を絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなる第１のゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
層間絶縁膜を平坦化し、第１のゲート電極の突出方向の面を層間絶縁膜から露出させる第５の工程と、
ＮＭＩＳ領域のＦＥＴまたはＰＭＩＳ領域の一方の第１のゲート電極を第１の膜で被覆し、他方の第１のゲート電極を除去し、第１の膜を除去し、他方の第１のゲート電極を除去した部分に第１の金属膜を埋め込み、第２のゲート電極を形成する第６の工程と、
ＮＭＩＳ領域またはＰＭＩＳ領域の他方の第１のゲート電極を第２の膜で被覆し、一方の第１のゲート電極を除去し、第２の膜を除去し、一方の第１のゲート電極を除去した部分に第１の金属膜とは異なる種類の第２の金属膜を埋め込み、第２のゲート電極を形成する第７の工程と、
導電性膜を成膜し、パターニングして露出した各第２のゲート電極の突出方向の面と接続された配線を形成する第８の工程と、
を含むものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
【発明の効果】
本発明に係る半導体装置によれば、基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となるシリコン層と、シリコン層表面に形成された絶縁膜と、チャネル領域を絶縁膜を介して３方向から覆うゲート電極と、
ゲート電極の突出方向の面が露出するようにシリコン層を埋設する層間絶縁膜と、
露出したゲート電極の突出方向の面に電気的に接続された配線と、
を備えたものであるので、ゲート配線の抵抗を任意に低抵抗化することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
また、本発明に係る半導体装置によれば、基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第１のシリコン層と、第１のシリコン層の表面に形成された第１の絶縁膜と、第１のシリコン層のチャネル領域を第１の絶縁膜を介して３方向から覆う第１のゲート電極とを有するＮＭＩＳ領域のＦＥＴと、
基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第２のシリコン層と、第２のシリコン層の表面に形成された第２の絶縁膜と、第２のシリコン層のチャネル領域を第２の絶縁膜を介して３方向から覆う第２のゲート電極とを有するＰＭＩＳ領域のＦＥＴと、
第１及び第２のゲート電極の突出方向面が露出するようにＮＭＩＳ領域のＦＥＴ及びＰＭＩＳ領域のＦＥＴを埋設する層間絶縁膜と、
露出した第１のゲート電極の突出方向の面に接続された配線及び第２のゲート電極の突出方向の面に接続された配線と、
を備えたものであるので、ゲート配線の抵抗を任意に低抵抗化することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１０６
【補正方法】変更
【補正の内容】
【０１０６】
本発明に係る半導体装置の製造方法によれば、基板上のシリコン層をパターニングして基板上に突出するソース領域、チャネル領域及びドレイン領域を有するシリコン層を形成する第１の工程と、
パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
チャネル領域の３方向を絶縁膜を介して覆うゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
層間絶縁膜を平坦化し、ゲート電極の突出方向の面を層間絶縁膜から露出させる第５の工程と、
導電性膜を成膜し、パターニングして露出したゲート電極の突出方向の面と接続された配線を形成する第６の工程と、
を含むものであるので、ゲート配線の抵抗を任意に低抵抗化することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
また、本発明に係る半導体装置の製造方法によれば、基板上のシリコン層をパターニングして基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程と、
パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
チャネル領域の３方向を絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
層間絶縁膜を平坦化し、ゲート電極の突出方向の面を層間絶縁膜から露出させる第５の工程と、
ＮＭＩＳ領域またはＰＭＩＳ領域の一方のゲート電極を第１の膜で被覆し、さらに、第１の金属膜で他方のゲート電極を被覆し、熱処理によって第１の金属膜と他方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて他方のゲート電極を金属シリサイドにする第６の工程と、
第１の膜を除去して、ＮＭＩＳ領域またはＰＭＩＳ領域の他方のゲート電極を第２の膜で被覆し、さらに、第１の金属膜とは異なる種類の第２の金属膜で一方のゲート電極を被覆し、熱処理によって第２の金属膜と一方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて一方のゲート電極を金属シリサイドにする第７の工程と、
導電性膜を成膜し、パターニングして露出した各ゲート電極の突出方向の面と接続された配線を形成する第８の工程と、
を含むものであるので、ゲート配線及びゲート電極の抵抗を任意に低抵抗化することができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
また、本発明に係る半導体装置の製造方法によれば、基板上のシリコン層をパターニングして基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程と、
パターニングしたシリコン層表面に絶縁膜を形成する第２の工程と、
チャネル領域の３方向を絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなる第１のゲート電極を形成する第３の工程と、
層間絶縁膜を成膜する第４の工程と、
層間絶縁膜を平坦化し、第１のゲート電極の突出方向の面を層間絶縁膜から露出させる第５の工程と、
ＮＭＩＳ領域のＦＥＴまたはＰＭＩＳ領域の一方の第１のゲート電極を第１の膜で被覆し、他方の第１のゲート電極を除去し、第１の膜を除去し、他方の第１のゲート電極を除去した部分に第１の金属膜を埋め込み、第２のゲート電極を形成する第６の工程と、
ＮＭＩＳ領域またはＰＭＩＳ領域の他方の第１のゲート電極を第２の膜で被覆し、一方の第１のゲート電極を除去し、第２の膜を除去し、一方の第１のゲート電極を除去した部分に第１の金属膜とは異なる種類の第２の金属膜を埋め込み、第２のゲート電極を形成する第７の工程と、
導電性膜を成膜し、パターニングして露出した各第２のゲート電極の突出方向の面と接続された配線を形成する第８の工程と、
を含むものであるので、ゲート配線及びゲート電極の抵抗を任意に低抵抗化することができる。