【事件の表示】
　平成　９年特許願第２２３８５０号「ＰＬＬ周波数シンセサイザおよびチャージポンプ回路」拒絶査定に対する審判事件［平成１１年　３月　９日出願公開、特開平１１−　６８５６０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　
１．手続の経緯・本願発明
　本願は、平成９年８月20日の特許出願であって、その請求項１に係る発明は、平成11年６月25日付けの手続補正書により補正された明細書の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである（以下、「本願発明」という）。なお、平成11年９月27日付けの手続補正は却下された。
 「【請求項１】　
　一定の電流値の電流を生成し出力する第１の定電流源と、
　位相誤差信号がアクティブとなるとオンし前記第１の定電流源によって定められる電流を出力する第１のスイッチ回路と、
　前記第１のスイッチ回路から出力された電流が流れる第１のMOSトランジスタと、
　前記第１のMOSトランジスタと共にカレントミラー回路を構成し、前記第１のMOSトランジスタに流れる電流に基づいた電流値の電流をチャージ電流またはディスチャージ電流として発生させる第２のMOSトランジスタと、
　前記位相誤差信号がインアクティブとなると、前記第２のMOSトランジスタを、ゲートに対して電荷のチャージまたはディスチャージを行うことによりオフとするスイッチングオフ回路とから構成されるチャージポンプ回路。」
　
２．引用例に記載された事項
  これに対し、原査定の拒絶の理由で引用された特開平8-204549号公報（以下、「引用例１」という。）は、位相同期ループ（PLL）に用いられるチャージポンプ回路に関するもので、次の技術事項が記載されている。
(i)  「【産業上の利用分野】
　本発明は、位相同期ループ（PLL）に用いられるチャージポンプ回路に関し、特にゲインのばらつきの少ないチャージポンプ回路に関する。」（段落【0001】を参照。）
(ii) 「本発明はこのような問題点を解決するためになされたものであり、トランジスタのスレッショルドレベルのばらつきによるチャージポンプ回路のゲインのばらつきを抑制し、デッドバンドを少なくできるチャージポンプ回路を得ることを目的とする。」（段落【0020】を参照。）
(iii)「【課題を解決するための手段】
　本発明の請求項１に係る課題解決手段は、VCO制御信号を受けて、前記VCO制御信号に基づいて位相及び周波数が制御されたクロック信号を生成し、出力する電圧制御発振器と、基準クロックと前記電圧制御発振器が生成し出力するクロック信号とを受けて、前記基準クロックと前記クロック信号との位相の比較を行い、前記比較に基づいて位相比較信号を生成し出力する位相比較器と、前記位相比較信号を受けて、前記位相比較信号に基づいて前記電圧制御発振器を制御するための前記VCO制御信号を生成し出力するチャージポンプ回路とを備えた位相同期ループに於いて、前記チャージポンプ回路は、所望の電流値を有するチャージ電流を生成し出力するチャージ電流源と、前記チャージ電流と前記位相比較信号を受けて、前記位相比較信号に基づいて、前記チャージ電流を出力するか否かを選択するスイッチ回路と、前記スイッチ回路が出力する前記チャージ電流に基づく電流が第１電流電極と第２電流電極との間を流れる第１のMOSトランジスタと、前記第１のMOSトランジスタとでカレントミラー回路をなす第２のMOSトランジスタを有し、前記第２のMOSトランジスタの第１電流電極と第２電流電極との間に流れる電流に基づいて、前記VCO制御信号を生成し出力するVCO制御信号出力回路とを備える。」（段落【0022】を参照。）
(iv)「【作用】
　本発明請求項１に係るチャージポンプ回路では、位相比較信号に基づいて、スイッチ回路がスイッチ動作をすることにより、電流源が生成したチャージ電流は、出力されたり、されなかったりする。その出力されたチャージ電流をカレントミラー回路に入力し、そのカレントミラー回路はそのチャージ電流と例えば同じ電流を生成しVCO制御信号出力回路に出力する。」（段落【0030】を参照。）
(v) 「【実施例】
｛第１の実施例｝　本発明の第１の実施例について説明する。図１は本発明の第１の実施例に於けるチャージポンプ回路の回路構成を示す図である。図１中の1a及び1bはｐチャンネルのFET、101a及び101bはスイッチ回路であり、その他の各符号は図10の各符号に対応している。図１に示すチャージポンプ回路の主たる構成は図10に示すチャージポンプ回路の構成と同様であり、図10に示す接続を抵抗67aの両端、抵抗67bの両端、抵抗68aの両端及び抵抗68bの両端をオープンにして、npnトランジスタ64aとFET72のゲートとの接続点をオープンにして、電源70をFET1aのソースに接続し、npnトランジスタ64aのコレクタをFET1aのドレインとFET1aのゲートとFET72のゲートに接続し、npnトランジスタ65aのコレクタと電源とを接続し、電源70をFET1bのソースに接続し、npnトランジスタ64bのコレクタをFET1bのドレインとFET1bのゲートとFET73のゲートに接続し、npnトランジスタ65bのコレクタと電源70とを接続すれば図１に示す接続となる。
　入力端子62a、npnトランジスタ64a、npnトランジスタ65a及びFET1aりスイッチ回路101aを構成する。入力端子62b、npnトランジスタ64b、npnトランジスタ65b及びFET1aよりスイッチ回路101bを構成する。」（段落【0039】〜【0040】を参照。）
(vi)「図２に図１に示すチャージポンプ回路の動作波形を示す。まずVCO8dのクロック信号が基準クロックより遅れている場合を説明する。この場合は、VCO8dのクロック信号を進めるために、入力端子61aにUPパルス（図２中のａ）が出力され、このパルスの後ろのエッジ付近で入力端子61bにDOWNパルス（図２中のｂ）がごく僅か（閾値電圧ＶＢＢ２に達しないことが多い）出力される。このUPパルスはスイッチ回路200aのnpnトランジスタ64aのベースに入力され、電流源201aが生成する電流Ｉ６ａ基づいく電流Ｉ５ａ（図２中のｃ）がFET1aのソース・ドレイン間に流れる。FET1a及びFET72からなるカレントミラー回路により、チャージアップ電流Ｉ１ が流れ、出力端子71に出力されるVCO制御信号を高電位にする作用をし、図２に示すａのように長期間UPパルスが続くとVCO制御信号は最高電位までチャージアップされる。
　次に、VCO8dのクロック信号が基準クロックより進んでいる場合を説明する。この場合は、VCO8dのクロック信号を遅らすために、入力端子61bにDOWNパルス（図２中のｄ）が出力され、このパルスの後ろのエッジ付近で入力端子61bにDOWNパルス（図２中のｅ）がごく僅か出力される。このUPパルスはスイッチ回路200bのnpnトランジスタ64bのベースに入力され、電流源201aが生成する電流Ｉ６ｂ基づく電流Ｉ５ｂ（図２中のｆ）がFET1bのソース・ドレイン間に流れる。FET1b及びFET73からなるカレントミラー回路により、電流Ｉ２ が流れ、FET74のソース・ドレイン間に電流Ｉ３が流れる。FET74及びFET75によるカレントミラー回路により、FET75にディスチャージ電流Ｉ４ が流れ、出力端子71に出力されるVCO制御信号を高電位にする作用をし、図２に示すａのように長期間UPパルスが続くとVCO制御信号は最高電位までチャージアップされる。
　次にVCO8dのクロックが基準クロックと同期している場合を説明する。この場合は、位相比較器8aはUPパルスもDOWNパルスも出力しないか、閾値電圧ＶＢＢ１又はＶＢＢ２に達しないごく僅かの小さいいわいるひげパルス（図２のｇあるいはｈ）が出力されるだけである。従って、FET72及びFET73はオンすることがないので、チャージアップ電流Ｉ１ 及びディスチャージ電流Ｉ４ は流れず、出力端子71の出力電圧はその状態を保持する。
　従って、FET72をFET1aのオン電圧によって、FET73をFET1bのオン電圧によって動作させ、チャージ電流Ｉ１ 、ディスチャージ電流Ｉ４ を流しているため、従来のようにFET72及びFET73のスレッショルドレベルのばらつきの影響はなくなり、チャージポンプ回路のゲインのばらつきを抑制できる。
　またUPパルスが入力されている場合、電流Ｉ５ａはnpnトランジスタ64a及びnpnトランジスタ66aのベース電流分を除けば、電流Ｉ６ａと同じ電流であり、チャージアップ電流Ｉ１ は電流Ｉ５ａと同じ電流となるため、チャージポンプ回路のゲインのばらつきを電流源201aのばらつきまで抑えることができ、しかも定電流制御電圧をかえるだけで、チャージポンプ回路のゲインの設定が容易になる。同様にUPパルスが入力されている場合、電流Ｉ５ｂはnpnトランジスタ64b及びnpnトランジスタ66bのベース電流分除けば電流Ｉ６ｂと同じ電流であり、電流Ｉ２は電流Ｉ５ｂと同じ電流となるため、チャージポンプ回路のゲインのばらつきを電流源201bのばらつきまで抑えることができ、しかも定電流制御電圧をかえるだけで、チャージポンプ回路のゲインの設定が容易になる。」（段落【0041】〜【00045】を参照。）　
　
　また、同じく引用された特開昭62-234415号公報（以下、「引用例２」という。）は、高速スイッチングチャージポンプに関するもので、以下の技術事項が記載されている。
「第２図の回路は、２つの問題すなわち定電流の保持および切換遅延の回避を解決するように構成されている。　　　・・・（中略）・・・
　この発明は出力電流路からいかなるスイッチング手段も取り除く。その代わり、伝送ゲート52および54が採用され、チャージポンプを切り換えることにより電流源または電流吸込み動作が達成される。MOSキャパシタ76および78の結合によって、非常に速いスイッチングが達成される。トランジスタ32および34は比較的大きいので、これらは大きな入力容量を有する。キャパシタ76および78がないと、伝送ゲートが閉じたとき、トランジスタ48からトランジスタ32またはトランジスタ50からトランジスタ34への電荷再分配はトランジスタ32および34の入力において比較的ゆっくりした電圧上昇をもたらし、これによってトランジスタ32および34は比較的ゆっくりスイッチングする。キャパシタ76および78の追加によって電荷が蓄えられ、伝送ゲートが閉じられたとき、トランジスタ32および34のゲートの電圧を急激に上昇させる。このように、大きな入力容量にかかわらず、トランジスタ32および34の入力における速い電圧変化が達成される。
　キャパシタ76は接地され、キャパシタ78電源VＣＣに接続されるように示されているが、どちらかのキャパシタがどちらかの電位に接続されればよい。MOSキャパシタの適当な動作によりゲートに供給される充分な電圧が達成されればよい。
　伝送ゲート52および54の追加によって、追加の伝送ゲート80および82がトランジスタ32および34の急速なターンオフを確実にするために設けられる。これらの伝送ゲートはゲート52および54とともに交互に動作する。例えばゲート52が閉じたときゲート80は開き、そして逆も同様である。またゲート54が閉じたときゲート82は開き、そして逆も同様である。
　第３図において、伝送ゲート52はライン16のアップ信号UPによって閉じ、ここで伝送ゲート80はコンバータ（図示せず）によって得られるアップ信号UPの反転信号によって閉じる。アップ信号UPがハイになると、ゲート52は閉じ、これによってトランジスタ32は急速にターンオンし、端子30の出力電流ＩＯＵＴは第3b図に示すように急速に上昇する。このようにパルスアップ信号UPは出力端子30における電流のステップ変化に変換される。キャパシタ76がないと、出力電流は第3b図に点線84で示されているようにゆっくり上昇する。出力電流のステップ変化によって、ローパスフィルタ24のキャパシタ26は適正な速度で変換される。
　アップ信号UPがなくなると、伝送ゲート52は開き、伝送ゲート80は閉じ、トランジスタ32を急速にターンオフし、端子30の出力電流は零に戻る。このように高速スイッチングが、トランジスタ32のターンオンおよびターンオフの両方について達成される。
　電流吸い込み度動作が必要なときは、ライン18のダウン信号がハイとなり、伝送ゲート54が閉じ、トランジスタ36をターンオンにする。一定の電流が端子30においてトランジスタ34を通って流れ、キャパシタ26は正確な速度で放電される。」（第６頁左上欄第17行〜第７頁右上欄第７行目を参照。）　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　
３．対　比
  本願発明と引用例１に記載されたものとを対比する。引用例１に記載されたものにおける「電流源201a、201b」は、チャージ電流源であり、本願発明における「第１の定電流源」に相当する。引用例１に記載されたものにおける位相比較器8aが出力する「UPパルス」、及び「DOWNパルス」は、本願発明における「位相誤差信号がアクティブとなる」ことに相当し、位相比較器8aが「UPパルス、DOWNパルスを出力しない」ことは、本願発明における「位相誤差信号がインアクティブとなる」ことに相当する。引用例１に記載されたものにおけるスイッチ回路101a、101b中の「npnトランジスタ64a、64b」は、位相比較器8aが出力するUPパルス、DOWNパルスを受ける（位相誤差信号がアクティブとなる）とオンし、電流源201a、201b（第１の定電流源）によって定められた電流を出力するものであるから、本願発明の「第１のスイッチ回路」に相当する。引用例１に記載されたものにおけるスイッチ回路101a、101b中の「ｐチャンネルFET 1a、1b」は、それぞれ、UPパルス、DOWNパルスが入力された（位相誤差信号がアクティブとなる）とき上記電流源201a、201b（第１の定電流源）で定められた電流を流すものであるから、本願発明における「第１のMOSトランジスタ」に相当する。さらに、引用例１に記載されたものにおける「FET 72、75」は、FET 1a、1b（第１のMOSトランジスタ）と共にカレントミラー回路を構成し、FET 1a、1b（第１のMOSトランジスタ）に流れる電流に基づいた電流値の電流をチャージアップ電流、ディスチャージ電流として発生させるものであるから、本願発明における「第２のMOSトランジスタ」に相当する。そうすると、本願発明と引用例１に記載されたものとは、次の点で一致する。
　一定の電流値の電流を生成し出力する第１の定電流源と、
　位相誤差信号がアクティブとなるとオンし前記第１の定電流源によって定められる電流を出力する第１のスイッチ回路と、
　前記第１のスイッチ回路から出力された電流が流れる第１のMOSトランジスタと、
　前記第１のMOSトランジスタと共にカレントミラー回路を構成し、前記第１のMOSトランジスタに流れる電流に基づいた電流値の電流をチャージ電流またはディスチャージ電流として発生させる第２のMOSトランジスタと、
　前記位相誤差信号がインアクティブとなると、前記第２のMOSトランジスタをオフとするチャージポンプ回路。
そして、次の点で相違する。
  本願発明においては、位相誤差信号がインアクティブとなると、第２のMOSトランジスタを、ゲートに対して電荷のチャージまたはディスチャージを行うことによりオフとするスイッチングオフ回路を備えるものであるのに対し、引用例１に記載されたものは、このようなスイッチングオフ回路を備えるものではない点。
　
４．当審の判断
  そこで、上記相違点について検討する。引用例１に記載されたものにおいても、位相比較器8aからのUPパルス、DOWNパルスが発生されない（本願発明の「位相誤差信号がインアクティブとなる」に相当）とき、FET72、75（本願発明の「第２のMOSトランジスタ」に相当）はオフとなるものである。引用例２には、チャージポンプ回路において、出力側のP-MOSトランジスタ32、及びNMOSトランジスタ34（本願発明の「第２のMOSトランジスタ」に相当）の急速なターンオフを確実にすることを目的として、そのゲートにそれぞれ伝送ゲート80、82を設け、アップ信号UP、ダウン信号がなくなる（本願発明の「位相誤差信号がインアクティブとなる」に相当）と、伝送ゲート80、82を閉じ、P-MOSトランジスタ32、N-MOSトランジスタ34（本願発明の「第２のMOSトランジスタ」に相当）をターンオフすることが記載されているから、引用例１に記載されたチャージポンプ回路においても、FET72、75（本願発明の「第２のMOSトランジスタ」に相当）のオフを急速に行うことを目的として、FET72、75（本願発明の「第２のMOSトランジスタ」に相当）のゲートにそれぞれ引用例２に記載されたもののようなターンオフ用の伝送ゲートを設けることは当業者が容易に想到できたものである。その場合、位相比較器8aからのUPパルスが発生されない（本願発明の「位相誤差信号がインアクティブとなる」に相当）とき伝送ゲートを閉じることによりFET72のゲートに電荷をチャージしてFET72をオフとし、位相比較器8aからのDOWNパルスが発生されない（本願発明の「位相誤差信号がインアクティブとなる」に相当）とき伝送ゲートを閉じることによりFET75のゲートに対し電荷をディスチャージしてFET75をオフとすることになることは明らかである。
  そして、本願発明の奏する効果は、上記引用例１、２に記載されたものから当業者が十分に予測できる範囲のものであって格別のものとは認められない。
　なお、審判請求人は、審判請求書における請求の理由中で引用例２は、出力MOSトランジスタ32、34のターンオン高速化のためのキャパシタ76、78及び伝送ゲート52、54を備えた条件の下で、伝送ゲート80、82によって出力MOSトランジスタ32、34のターンオフを急速に行うものである旨主張するが、引用例２にトランジスタのターンオン高速化、及びターンオフ高速化のための２つの手段が独立して示されている以上、単にトランジスタのターンオフ高速化のための手段を取り出して適用することに何ら技術上の困難性は認められないので、請求人の上記主張は採用できない。
　
５．むすび
　以上のとおりであるから、本願の特許請求の範囲の請求項１に係る発明は、上記引用例１、２に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第29条第２項の規定により特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。