【手続補正書】
【提出日】平成18年5月29日(2006.5.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  通信網、特にＳＤＨプロトコルに従って構成されたデータフローに対して動作する通信網の端局間のスイッチシステムであって、複数のスイッチマトリックス（ＫＳ３）と前記スイッチマトリックス（ＫＳ３）の上流の多重化ブロック（ＦＴ１）を有し、前記スイッチマトリックス（ＫＳ３）により交換されるデータのセット（ＤＳＣ）が前記多重化ブロック（ＦＴ１）に与えられ、前記多重化ブロック（ＦＴ１）は、修正フレームのセット（ＳＳＥＴ）に入力データフロー（ＤＩＮ）の多重化を実行するように構成されたことを特徴とするスイッチシステム。
【請求項２】  前記多重化ブロック（ＦＴ１）は、入力データフロー（ＤＩＮ）の「ビット毎」の置換を実行するように構成された置換手段である、請求項１に記載のスイッチシステム。
【請求項３】  前記複数のスイッチマトリックス（ＫＳ３）は、８つのスイッチマトリックスで構成される、請求項２に記載のスイッチシステム。
【請求項４】  前記複数のスイッチマトリックス（ＫＳ３）の出力に接続され、出力データフロー（ＤＯＵＴ）を構成するようになされるブロック（ＦＴ）を更に有することを特徴とする、請求項１から３のいずれ一項に記載のスイッチシステム。
【請求項５】  前記スイッチマトリクスの各々は、
少なくとも、交換されるデータのサブセットを入力データフローから選択しパックすることができる第１の空間ステージ、および交換されるデータのサブセットを格納することができる第２の時間ステージをそれぞれが含む並列ブランチのセットと、
マイクロプロセッサと主カウンタによって駆動される書込み制御メモリと読取り制御メモリとに関連するランダムアクセスメモリ装置とを含み、
各ランダムアクセスメモリ装置（ＤＲＭ、ＤＴＲＡＭ）に関係する前記読取り制御メモリ（ＲＣＭ）および前記書込み制御メモリ（ＷＣＭ）が、それぞれ、並列な全てのブランチ（ＢＲ）の読取り制御メモリ（ＲＣＭ）に共通である予備読取り制御メモリ（ＳＰＭＲ）および並列な全てのブランチ（ＢＲ）の書込み制御メモリ（ＷＣＭ）に共通な予備書込み制御メモリ（ＳＰＭＷ）とともに更新される、請求項１から４のいずれか一項に記載のスイッチシステム。
【請求項６】  各書込み制御メモリ（ＷＣＭ）が、マイクロプロセッサ（ＭＰ）の制御下で、出力の選択肢として予備書込み制御メモリ（ＳＰＭＷ）の出力を選択し、その出力をランダムアクセスメモリ（ＤＲＭ、ＤＴＲＡＭ）に結合する書込みマルチプレクサ（ＷＭＵＸ）に関連することを特徴とする請求項５に記載のスイッチシステム。
【請求項７】  各読取り制御メモリ（ＲＣＭ）が、マイクロプロセッサ（ＭＰ）の制御下で、出力の選択肢として前記予備読取り制御メモリ（ＳＰＭＲ）の出力を選択し、その出力をランダムアクセスメモリ（ＤＲＭ、ＤＴＲＡＭ）に結合する読取りマルチプレクサ（ＲＭＵＸ）に関連することを特徴とする請求項６に記載のスイッチシステム。
【請求項８】  ランダムアクセスメモリ（ＤＲＭ）が、第１のメモリブロック（ＤＭＥＭ１）と第２のメモリブロック（ＤＭＥＭ２）とを含み、第２のメモリブロック（ＤＭＥＭ２）が第１のメモリブロック（ＤＭＥＭ１）と対をなすことを特徴とする請求項７に記載のスイッチシステム。
【請求項９】  各読取り制御メモリ（ＲＣＭ）が、出力の選択肢として予備読取り制御メモリ（ＳＰＭＲ）の出力を選択する制御された読取りマルチプレクサ（１ＲＭＵＸ）に関連し、前記制御された読取りマルチプレクサ（１ＲＭＵＸ）が、前記読取り制御メモリ（ＲＣＭ）の出力で有効なアドレスによって駆動され、その出力をランダムアクセスメモリ（ＤＲＭ）に結合することを特徴とする請求項６に記載のスイッチシステム。
【請求項１０】  ランダムアクセスメモリ（ＤＲＭ）が、交換されるデータのサブセット（ＤＳＣ）のための単一メモリブロックを含むことを特徴とする請求項９に記載のスイッチシステム。
【請求項１１】  第１の空間ステージが、交換されるデータのサブセット（ＤＳＣ）を選択しパックする手段（ＸＣＲ）を含むこと、および前記選択しパックする手段（ＸＣＲ）がシフタ回路（ＵＳＨ、ＤＳＨ）の再帰的構造を使用することを特徴とする請求項５に記載のスイッチシステム。
【請求項１２】  シフタ回路（ＵＳＨ、ＤＳＨ）の前記再帰的構造が、書込み制御メモリ（ＷＣＭ）によって与えられる交換されるデータのサブセット（ＤＳＣ）に関する書込みシーケンス（ＷＷ）を組み立てる組合わせ論理手段（ＣＭＢ）によって駆動され、前記論理手段が加算器（ＣＳＵＭ）の再帰的構造を含むことを特徴とする請求項１１に記載のスイッチシステム。
【請求項１３】  シフタ回路（ＵＳＨ、ＤＳＨ）の前記再帰的構造が、直列に構成されたステージ（ＳＤ１、ＳＤ２、ＳＤ３）のセットから構成され、各ステージ（ＳＤ１、ＳＤ２、ＳＤ３）が並列に構成されたダウンシフタ回路（ＤＳＨ）またはアップシフタ回路（ＵＳＨ）を含み、アップシフタ回路（ＵＳＨ）またはそれぞれのダウンシフタ回路（ＤＳＨ）と交互になることを特徴とする請求項１２に記載のスイッチシステム。
【請求項１４】  加算器（ＣＳＵＭ）の再帰的構造が、シフタ回路（ＵＳＨ、ＤＳＨ）に駆動信号（ａ０、ａ１、ａ２、ａ３、ｂ０、ｂ１、ｃ０、ｃ１、ｄ０、ｄ１、ｄ２）を供給するために書込みシーケンス（ＷＷ）を組み立てることを特徴とする請求項１３に記載のスイッチシステム。
【請求項１５】  第１の空間ステージが交換されるデータの前記サブセット（ＤＳＣ）を選択しパックする手段（ＸＣＲ）を含むこと、および前記選択しパックする手段（ＸＣＲ）がシフタ回路（ＵＳＨ、ＤＳＨ）の再帰的構造を使用する請求項５に記載のスイッチシステム。
【請求項１６】  シフタ回路（ＵＳＨ、ＤＳＨ）の前記再帰的構造が、書込み制御メモリ（ＷＣＭ）によって与えられる交換されるデータのサブセット（ＤＳＣ）に関する書込みシーケンス（ＷＷ）を組み立てる組合わせ論理手段（ＣＭＢ）によって駆動され、前記論理手段が加算器（ＣＳＵＭ）の再帰的構造を含むことを特徴とする請求項１５に記載のスイッチシステム。
【請求項１７】  スイッチマトリックス（ＫＳ３）を通して、通信網、特にＳＤＨプロトコルに従って構成された入力データフローに対して動作する通信網の端局間のスイッチ方法であって、入力データフロー（ＤＩＮ）が、並列にスイッチマトリックス（ＫＳ３）に到達する修正フレーム（ＭＳＴ）を構成するように多重されることを特徴とする、スイッチ方法。
【請求項１８】  スイッチマトリックス（ＫＳ３）の出力は、出力データフロー（ＤＯＵＴ）を構成するようになされた、請求項１７に記載の方法。
【請求項１９】  スイッチマトリックス（ＫＳ３）を通して、通信網、特にＳＤＨプロトコルに従って構成された入力データフローに対して動作する通信網の端局間のスイッチ方法であって、入力データフロー（ＤＩＮ）が、スイッチマトリックス（ＫＳ３）に入る前に、修正フレーム（ＭＳＴ）のセット（ＳＳＥＴ）に「ビット毎」の置換により再配置されることを特徴とする、スイッチ方法。
【請求項２０】  前記「ビット毎」の置換が、入力データフロー（ＤＩＮ）を形成する全てのフレーム（ＳＴ）のうちのあるフレーム（ＳＴ）内の各ｉ番目のビットまたは位置ｉのビットを捕捉して修正フレーム（ＭＳＴ）のセット（ＳＳＥＴ）を得るように行われ、各ｉ番目のセット（ＳＳＥＴ）がフレーム（ＳＴ）内のｉ番目のビットだけで形成されることを特徴とする請求項１９に記載の方法。
【請求項２１】  前記入力データフローの各々が並列ブランチのセットに分割され、前記ブランチの各々が、
入力データフローに対して、交換されるデータのサブセットの選択およびパックを実行する少なくとも第１の空間ステージと、
交換されるデータのサブセットを格納する第２の時間ステージとを含み、前記第２の時間ステージのランダムアクセスメモリ装置内での書込み動作および読取り動作が書込みワードおよび読取りワードを介して書込み制御メモリおよび読取り制御メモリによって制御され、前記第２の時間ステージ中で、ランダムアクセスメモリ更新ステップ中に、前記読取り制御及び書込み制御メモリがマイクロプロセッサと主カウンタによって駆動され、前記読取り動作と書込み動作が予備読取り制御メモリと予備書込み制御メモリを使用して同時に行われ、
ａ）各並列ブランチ（ＢＲ）上で単一予備読取り制御メモリ（ＳＰＭＲ）を読取り制御メモリ（ＲＣＭ）に関連付け、各並列ブランチ（ＢＲ）上で単一予備書込み制御メモリ（ＳＰＭＷ）を書込み制御メモリ（ＷＣＭ）に関連付けるステップと、
ｂ）適当な選択手段（ＲＭＵＸ１、ＷＭＵＸ１、ＲＭＵＸｉ、ＷＭＵＸｉ）によって、予備読取り制御メモリ（ＳＰＭＲ）の出力か読取り制御メモリ（ＲＣＭ）の出力のいずれか、ならびに予備書込み制御メモリ（ＳＰＭＷ）の出力と書込み制御メモリ（ＷＣＭ）の出力のいずれかを選択するステップと、
ｃ）更新ステップ中に予備書込み制御メモリ（ＳＰＭＷ）に書込みシーケンス（ＷＷ）を書込むステップと、
ｄ）書込みシーケンス（ＷＷ）を選択／パック手段（ＣＲ）と書込み制御メモリ（ＷＣＭ）とに供給する予備書込み制御メモリ（ＳＰＭＷ）の出力を選択するステップと、
ｅ）前記書込み制御メモリ（ＷＣＭ）に、前記書込みシーケンス（ＷＷ）が書き込まれた後で、書込み制御メモリ（ＷＣＭ）の出力を選択し、別のブランチ（ＢＲ）に属する書込み制御メモリ（ＷＣＭｉ）に関連して予備書込み制御メモリ（ＳＰＭＷ）を使用させるステップとを与えることを特徴とする請求項１７から２０のいずれか一項に記載の方法。
【請求項２２】  ステップｃ）からステップｅ）が読取り制御メモリ（ＲＣＭ）と予備読取り制御メモリ（ＳＰＭＲ）に関しても実行されることを特徴とする請求項２１に記載の方法。
【請求項２３】  読取り制御メモリ（ＲＣＭ）と予備読取り制御メモリ（ＳＰＭＲ）に関して、ステップｄ）からステップｅ）が、
ｄ’）読取りワード（ＲＲ）が読取り制御メモリ（ＲＣＭ）に書込まれている間に、ランダムアクセスメモリ（ＤＲＭ１）中で読み取られるアドレスを表す読取り制御メモリ（ＲＣＭ）中に書き込まれた読取りワード（ＲＲ）が、前記読取りワード（ＲＲ）が読取り制御メモリ（ＲＣＭ）中に書き込まれているアドレス自身よりも大きいか小さいかを検査するステップと、
ｅ’）アドレスがより大きい場合には予備読取り制御メモリ（ＳＰＭＲ）を選択し、アドレスがより小さい場合には読取り制御メモリ（ＲＣＭ）を選択するように選択手段（ＲＭＵＸ１）を駆動するためにステップｄ’）の結果を用いるステップと、
ｆ’）読取りワード（ＲＲ）を前記読取り制御メモリ（ＲＣＭ）に書込む動作の終わりに最終的に読取り制御メモリ（ＲＣＭ）を選択し、別のブランチ（ＢＲ）に属する書込み制御メモリ（ＷＣＭ）に関連して予備書込み制御メモリ（ＳＰＭＷ）を使用させるステップとで置き換えられることを特徴とする請求項２１に記載の方法。
【請求項２４】  ａ）第１の空間ステージに書込みシーケンス（ＷＷ）を与えるステップと、
ｂ）シフタ回路（ＵＳＨ、ＤＳＨ）の再帰的構造を駆動するための制御信号（ａ０、．．．ｄ３）を得るために前記書込みシーケンス（ＷＷ）を使用するステップと、
ｃ）交換されるデータのセット（ＤＳＣ）をパックするためにシフタ回路（ＵＳＨ、ＤＳＨ）の前記再帰的構造を使用するステップとを特徴とする請求項２１に記載の方法。
【請求項２５】  シフタ回路（ＵＳＨ、ＤＳＨ）の帰納的構造が、複数のステージ（ＳＤ１、ＳＤ２、ＳＤ３）を介して得られること、および各シフタ回路（ＵＳＨ、ＤＳＨ）が、ｑ個の入力を備えており、０からｑ−１までの位置の数だけそのｑ個の入力で使用可能なｑ個のビットに対してアップシフトまたはダウンシフトを実行することを特徴にする請求項２４に記載の方法。
【請求項２６】  ステップｂ）が、書込みシーケンス（ＷＷ）を形成するビットに対して次の加算を実行する加算器（ＣＳＵＭ）の再帰的構造によって実行され、中間結果または最終結果として制御信号（ａ０、．．．、ｄ３）を供給することを特徴とする請求項２４に記載の方法。