(57)【特許請求の範囲】
【請求項１】
複数の動作モードで動作可能な不揮発性半導体記憶装置であって、
多ビットアドレス信号の所定のビットに従って、前記複数の動作モードのうちの特定の動作モードを特定する動作モード指示信号を発生するための動作モード指示信号発生回路、および
前記動作モード指示信号に従って、指定された動作モードを行なうための制御信号を発生するための動作制御回路を備え、
前記不揮発性半導体記憶装置は、各々が固有のデータを格納する複数のレジスタ回路と、複数の互いに独立にアドレス指定可能な複数のバンクとを有し、
前記動作モード指示信号発生回路は、
外部からのコマンドに従って外部アドレス信号を取込み、該取込んだアドレス信号に対応する内部制御アドレス信号を発生するための内部制御アドレス発生手段と、
任意の外部アドレス信号の所定のビットと前記内部制御アドレス信号の所定のビットとの一致／不一致を検出するための検出手段と、
前記複数のレジスタ回路のいずれを選択するかを特定する情報を格納するための手段と、
前記一致／不一致検出手段の一致検出時、前記情報格納手段の格納情報に従って前記複数のレジスタ回路の１つを選択する第１の動作モード指示信号を発生し、かつ前記一致／不一致検出手段の不一致検出時、前記外部アドレス信号が指定するバンクのメモリセルデータを選択するための第２の動作モード指示信号を発するための手段とを備える、不揮発性半導体記憶装置。
【請求項２】
前記動作モード指示信号発生回路は、
前記複数のバンク各々に対応して設けられ、各々が対応のバンクが指定されたときに前記動作モード指示信号を生成するための複数のモード設定信号発生回路を備え、前記複数のモード設定信号発生回路は互いに独立に、指定する動作モードが設定可能である、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、前記複数のバンクに共通に設けられ、選択バンクのメモリセルの読出データをデータ出力バッファを介して外部へ読出すためのリードセンスアンプをさらに備える、請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、複数のバンクを有するマルチバンク不揮発性半導体記憶装置に関する。より特定的には、この発明は、消去／書込動作などの内部動作が１つのバンクに対して行なわれているときに、別のバンクのデータを読出すバックグラウンド・オペレーション機能を有するフラッシュメモリ（ＢＧＯ（バックグラウンド・オペレーション）フラッシュメモリ）に関する。
【０００２】
【従来の技術】
図２５は、従来のＢＧＯフラッシュメモリの全体の構成を概略的に示す図である。図２５において、従来のＢＧＯフラッシュメモリは、複数のバンクＢ♯１−Ｂ♯４を含む。これらのバンクＢ♯１−Ｂ♯４は、互いに独立にアドレス指定が可能であり、実質的に同一の構成を有する。図２５においては、代表的に、バンクＢ♯１の内部構成要素に対して参照番号を付す。
【０００３】
バンクＢ♯１−Ｂ♯４の各々は、行列状に配列される複数の不揮発性メモリセルを有するメモリアレイＭＡと、アドレスバッファ９０１からの内部アドレス信号をプリデコードするプリデコーダＰＤと、プリデコーダＰＤからの内部ロウアドレス（プリデコード）信号をデコードし、メモリアレイＭＡのアドレス指定された行を選択するためのロウデコーダＲＤと、プリデコーダＰＤからの内部カラムアドレス信号（プリデコード信号）をデコードし、メモリアレイＭＡのアドレス指定された列を選択するための列選択信号を生成するカラムデコーダＣＤと、カラムデコーダＣＤからの列選択信号に従ってメモリアレイＭＡの列を選択するためのＹゲートＹＧと、ＹゲートＹＧにより選択された列のデータを検出し増幅するセンスアンプＳＡとを含む。
【０００４】
これらのバンクＢ♯１−Ｂ♯４においては、さらに、書込モード時、選択メモリセル（ビット線）へ書込データに応じた電圧を伝達するための書込回路が設けられているが、図２５においては図面を簡略化するために示していない。
【０００５】
不揮発性半導体記憶装置は、さらに、アドレスバッファ９０１からの内部アドレス信号に含まれるバンクアドレス信号をデコードし、バンクＢ♯１−Ｂ♯４を選択的に活性化するためのバンク指定信号を生成するバンクポインタ９０３と、制御信号ＣＴＬに従って外部からのコマンドＣＭＤを取込み、このコマンドＣＭＤが指定する動作モードを行なうための各種内部制御信号を生成する内部制御回路９００と、制御信号ＣＴＬに従って外部からのデータを取込み内部書込データを生成しかつ読出モード時外部へデータを出力するデータバッファ９１３と、バンクＢ♯１およびＢ♯３に対応して設けられ、書込モード時データバッファ９１３から与えられたデータをラッチする書込データバッファ９０４と、バンクＢ♯１およびＢ♯３に対応して設けられ、消去／書込動作時、消去および書込動作が正確に行なわれたか否かを検出するための消去／書込ベリファイ回路９０５と、バンクＢ♯２およびＢ♯４に対応して設けられ、データバッファ９１３からの内部書込データをラッチする書込データバッファ９０６と、バンクＢ♯２またはＢ♯４の消去／書込動作時、これらの選択バンクにおいて消去または書込が正確に行なわれたか否かを検出するための消去／書込ベリファイ回路９０７とを含む。
【０００６】
書込データバッファ９０４の書込データは、バンクＢ♯１およびＢ♯３の図示しない書込回路へ与えられて、この書込データに応じた内部電圧が内部データ線（ビット線）に伝達される。書込データバッファ９０６も同様、バンクＢ♯２およびＢ♯４の図示しない書込回路に書込データへ与え、バンクＢ♯２またはＢ♯４の選択列に、書込データに応じた電圧が伝達される。
【０００７】
消去／書込動作時において、消去および書込動作は、このフラッシュメモリの種類に応じて異なる。ＮＯＲ型フラッシュメモリにおいては、消去動作は、メモリセルのトランジスタのしきい値電圧を低くする動作であり、メモリセルトランジスタのフローティングゲートから電子を引抜く動作が行なわれる。一方、ＤＩＮＯＲ型フラッシュメモリにおいては、消去動作は、メモリセルトランジスタのしきい値電圧を高くする動作であり、メモリセルトランジスタのフローティングゲートへ電子が注入される。書込動作についても同様であり、書込動作では、ＮＯＲ型フラッシュメモリにおいては、しきい値電圧が高くされ、またＤＩＮＯＲ型フラッシュメモリにおいては、しきい値電圧が低くされる。
【０００８】
内部制御回路９００は、この消去／書込動作時、消去／書込ベリファイ回路９０５または９０７からのベリファイ結果指示信号に従って、消去または書込が正確に行なわれるまで、繰返し消去／書込動作を実行する。この内部制御回路９００は、また、コマンドＣＭＤに従って、アドレスバッファ９０１に、外部からのアドレス信号ＡＤを取込ませるとともに、内部動作時、この取込んだアドレスに従って内部制御アドレス信号を生成する。
【０００９】
アドレスバッファ９０１は、したがって外部からのアドレス信号ＡＤに対応する内部アドレス信号と、内部制御回路９００の制御の下に生成される内部制御アドレス信号両者を生成する。また、バンクポインタ９０３は、このアドレスバッファ９０１からの内部アドレス信号および内部制御アドレス信号に従って、内部動作用のバンク指定信号および外部アドレス信号に対応するバンク指定信号両者を生成することができる。外部アドレス信号ＡＤに対応する内部アドレス信号および内部制御回路９００の下に生成される内部制御アドレス信号両者を生成することにより、１つのバンクにおいて消去／書込などの内部動作が行なわれているときに他バンクへアクセスしてメモリセルデータを読出すことができる。
【００１０】
この不揮発性半導体記憶装置は、さらに、装置固有のデバイス製造コード（ＩＤコード）を格納するレジスタ回路９０８と、消去サイクル時間および記憶容量などの共通フラッシュインターフェイス（ＣＦＩ）コード（通常３２種類のデータ）を格納するレジスタ回路９０９と、バンクの動作状態を示すステータスデータを格納するレジスタ回路９１０と、バンクＢ♯１−Ｂ♯４におけるブロック単位でのロックの有無を示すロックビットを格納するレジスタ回路９１１と、内部制御回路９００からのリードモード切替信号ＲＳＷに従って、これらのレジスタ回路９０８−９１１とバンクＢ♯１−Ｂ♯４からの読出されたデータＤｉの１つを選択してデータバッファ９１３へ与える出力切替回路９１２を含む。
【００１１】
この不揮発性半導体記憶装置においては、１つのバンクでの消去／書込動作中に、他バンクまたはステータスレジスタ回路９１０へアクセスして、必要なデータを読出すことができる。このように、内部動作があるバンクに対して行なわれているときに、この内部動作実行バンク以外の回路（ステータスレジスタ回路またはバンク）のデータを読出を行なうことができる機能を、バックグラウンド・オペレーション（ＢＧＯ）機能と称す。通常、不揮発性半導体記憶装置においては、データの読出は、５０ｎｓ（ナノ秒）から１００ｎｓ程度と高速であるものの、消去／書込動作においては、２μｓないし５ｓ程度の相対的に長い時間が必要である。この消去／書込動作時において、他バンクまたはステータスレジスタ回路へのアクセスを可能とすることにより、システムのウエイト時間を低減し、システムの処理効率を改善する。
【００１２】
この各バンク単位で、内部動作およびデータの読出を行なうために、各バンクに、センスアンプＳＡが配置される。
【００１３】
図２６は、図２５に示すアドレスバッファ９０１の構成を概略的に示す図である。図２６において、アドレスバッファ９０１は、外部からのアドレス信号ＡＤとアドレスバッファ活性化信号ＡＢＥとを受けるＮＡＮＤ回路９０１ａと、ＮＡＮＤ回路９０１ａの出力信号を反転して中間アドレス信号ＡＤｉを生成するインバータ９０１ｂと、インバータ９０１ｂの出力する中間アドレス信号ＡＤｉを受けて外部読出用アドレス信号ＡＥを生成する２段の縦続接続されるインバータ９０１ｃおよび９０１ｄと、内部制御回路９００からの内部制御アドレス信号ＩＣＡＤと中間アドレス信号ＡＤｉとを受け、外部アドレス取込指示信号ＥＡＬＥおよび内部制御アドレス取込指示信号ＩＡＬＥに従って与えられたアドレス信号を取込み内部制御アドレス信号ＡＩを生成するアドレスラッチ９０１ｅを含む。
【００１４】
このアドレスバッファ活性化信号ＡＢＥは、制御信号ＣＴＬ（チップイネーブル信号／ＣＥ，ライトイネーブル信号／ＷＥ，アウトプットイネーブル信号／ＯＥ）に従って、活性化される。外部アドレス取込指示信号ＥＡＬＥは、外部からコマンドＣＭＤが与えられたときに活性化され、内部制御アドレス取込指示信号ＩＡＬＥは、内部動作実行時に活性化される。内部制御アドレス信号ＩＣＡＤについては、たとえばページモードでのデータ読出時において外部アドレス信号ＡＤを先頭アドレスとして内部で順次アドレス信号を更新して内部制御アドレス信号を生成する。また消去／書込動作時においては、消去をブロック単位で実行するため、外部アドレス信号ＡＤからブロックアドレス信号を生成する（消去がブロック単位で行なわれる場合）。
【００１５】
図２７は、図２６に示すアドレスラッチ９０１ｅの構成を示す図である。図２７において、アドレスラッチ９０１ｅは、外部アドレス取込指示信号ＥＡＬＥの活性化（Ｈレベル）に応答して導通し、中間アドレス信号ＡＤｉを通過させるトランスファーゲート９２０ａと、内部制御アドレス取込指示信号ＩＡＬＥの活性化（Ｈレベル）時導通し、内部制御アドレス信号ＩＣＡＤを通過させるトランスファーゲート９２０ｂと、トランスファーゲート９２０ａおよび９２０ｂの一方から与えられるアドレス信号を第１の入力に受けかつ第２の入力にリセット信号ＺＲＳＴを受けるＮＡＮＤ回路９２０ｃと、ＮＡＮＤ回路９２０ｃの出力信号を反転して内部制御（内部制御用）アドレス信号ＡＩを生成するインバータ９２０ｅと、ＮＡＮＤ回路９２０ｃの出力信号を反転してＮＡＮＤ回路９２０ｃの第１の入力へフィードバックするインバータ９２０ｄを含む。リセット信号ＺＲＳＴは、内部動作完了後または新たにコマンドが与えられたときに活性化される（Ｌレベルに駆動される）。このリセット信号ＺＲＳＴがＬレベルに活性化されると、内部制御アドレス信号ＡＩは、全ビットがＬレベルに設定される。
【００１６】
したがって、アドレスラッチ９０１ｅからは、外部アドレス信号ＡＤに対応する内部制御アドレス信号または、内部制御回路９００により加工された内部制御アドレス信号ＩＣＡＤの一方が選択されて内部動作用のアドレス信号ＡＩとして出力される。
【００１７】
すなわち、図２８に示すように、コマンドＣＭＤが与えられるとき、外部アドレス信号ＡＤも同時に与えられる。外部アドレス信号ＡＤおよびコマンドＣＭＤは、制御信号ＣＴＬの立上がりで内部制御回路９００によりラッチされる。このコマンド印加時の制御信号ＣＴＬ（／ＣＥ，／ＷＥ，／ＯＥ）に従ってアドレスバッファ活性化信号ＡＢＥが活性化され、外部アドレス信号ＡＤに従って中間アドレス信号ＡＤｉが生成される。次いで、コマンドＣＭＤのデコード結果に従って外部アドレス取込指示信号ＥＡＬＥが活性化され、トランスファーゲート９２０ａが導通し、内部制御アドレス信号ＡＩ（ＡＤ０）が、外部アドレス信号ＡＤ（中間アドレス信号ＡＤｉ）に従って生成される。
【００１８】
コマンドＣＭＤに従って、ページモード動作、または消去／書込動作が指定されたときには、内部制御回路の制御の下に、内部制御アドレス信号ＩＣＡＤが更新される。この内部動作時、内部制御回路９００の制御の下に、内部制御アドレス取込指示信号ＩＡＬＥが活性化され、トランスファーゲート９２０ｂが導通し、内部制御アドレス信号ＡＩが、内部制御回路９００からの内部制御アドレス信号ＩＣＡＤ（０）に変更される。
【００１９】
図２６に示すアドレスバッファ９０１からのアドレス信号ＡＥおびＡＩは、ともに、図２５に示すバンクポインタ９０３へ与えられる。バンクポインタ９０３は、これらのアドレス信号ＡＥおよびＡＩに従って、バンクを特定するバンク指定信号をそれぞれ内部動作用および外部データ読出用に生成する。
【００２０】
図２９は、図２５に示すバンクポインタ９０３の構成を示す図である。このバンクポインタ９０３は、外部読出用アドレス信号ビットＡＥ＜ｍ：０＞の最上位２ビットＡＥ＜ｍ：ｍ−１＞をデコードして、バンク指定信号ＡＥＢ１−ＡＥＢ４を生成するゲート回路９０３ａ−９０３ｄと、内部制御アドレス信号ビットＡＩ＜ｍ：０＞の最上位２ビットＡＩ＜ｍ：ｍ−１＞に従って、内部動作制御用のバンク指定信号ＡＩＢ１−ＡＩＢ４を生成するゲート回路９０３ｅ−９０３ｈを含む。アドレス信号ＡＥおよびＡＩは、ともに（ｍ＋１）ビットの信号である。バンクの数が４であり、２ビットのアドレスがバンク特定のために用いられる。
【００２１】
ゲート回路９０３ａは、アドレスビットＡＥ＜ｍ＞およびＡＥ＜ｍ−１＞がともにＬレベルのときに、バンク指定信号ＡＥＢ１をＨレベルの活性状態へ駆動する。ゲート回路９０３ｂは、アドレスビットＡＥ＜ｍ＞がＬレベルでありかつアドレスビットＡＥ＜ｍ−１＞がＨレベルのときに、バンク指定信号ＡＥＢ２をＨレベルの活性状態へ駆動する。ゲート回路９０３ｃは、アドレスビットＡＥ＜ｍ＞がＨレベルでありかつアドレスビットＡＥ＜ｍ−１＞がＬレベルのときに、バンク指定信号ＡＥＢ３をＨレベルの活性状態へ駆動する。ゲート回路９０３ｄは、アドレスビットＡＥ＜ｍ＞およびＡＥ＜ｍ−１＞がともにＨレベルのときに、バンク指定信号ＡＥＢ４をＨレベルの活性状態へ駆動する。これらのバンク指定信号ＡＥＢ１−ＡＥＢ４により、それぞれバンクＢ♯１−Ｂ♯４が指定される。
【００２２】
ゲート回路９０３ｅは、アドレスビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞がともにＬレベルのとき、バンク指定信号ＡＩＢ１をＨレベルの活性状態へ駆動する。ゲート回路９０３ｆはアドレスビットＡＩ＜ｍ＞がＬレベルであり、かつアドレスビットＡＩ＜ｍ−１＞がＨレベルのときに、バンク指定信号ＡＩＢ２をＨレベルの活性状態へ駆動する。ゲート回路９０３ｇはアドレスビットＡＩ＜ｍ＞がＨレベルであり、かつアドレスビットＡＩ＜ｍ−１＞がＬレベルのときに、バンク指定信号ＡＩＢ３をＨレベルの活性状態へ駆動する。ゲート回路９０３ｈは，アドレスビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞がともにＬレベルのときに、バンク指定信号ＡＩＢ４をＨレベルの活性状態へ駆動する。バンク指定信号ＡＩＢ１−ＡＩＢ４は、それぞれ、バンクＢ♯１−Ｂ♯４を指定する。
【００２３】
この図２９に示すように、バンクポインタ９０３において、外部読出用のバンク指定信号ＡＥＢＥ１−ＡＥＢＥ４を外部動作用のアドレス信号ＡＥに基づいて生成し、また内部動作用のバンク指定信号ＡＩＢＥ１−ＡＩＢＥ４を、内部制御アドレス信号ＡＩに従って生成することにより、内部動作と外部データ読出動作を並行して行なうことができる。
【００２４】
図３０は、バンク活性化部の構成を概略的に示す図である。図３０において、バンクＢ♯ｉ（ｉ＝１−４）は、バンク指定信号ＡＥＢｉおよびＡＩＢｉを受けるＯＲ回路９２５からのバンク特定信号ＢＰｉの活性化時活性化される。このバンク特定信号ＢＰｉが活性化されると、バンクＢ♯ｉにおいて、アドレスデコード回路（プリデコーダＰＤ、カラムデコーダＣＤおよびロウデコーダＲＤ）が活性化され、与えられるアドレス信号に従ってメモリセル選択動作を実行する。
【００２５】
図３１は、１つのバンクにおけるセンスアンプＳＡの構成を概略的に示す図である。図３１において、センスアンプＳＡは、センスアンプ活性化信号ＺＳＥの活性化に応答して活性化され、Ｙゲートから与えられたデータを検知し増幅するセンス回路９２６と、外部リード活性化信号ＲＤＥの活性化時活性化され、センス回路９２６により検出されたデータをデータバッファへ伝達する内部リード回路９２７と、ベリファイリード活性化信号ＶＲＤＥの活性化に応答して活性化され、センス回路９２６により検知増幅されたデータを消去／書込ベリファイ回路へ与えるベリファイリード回路９２８を含む。
【００２６】
外部リード活性化信号ＲＤＥは、バンク指定信号ＡＥＢに基づいて生成され、一方、ベリファイリード活性化信号ＶＲＤＥは、内部動作用バンク指定信号ＡＩＢに基づいて生成される。すなわち、バンク指定信号ＡＥＢｉが活性化された場合、このバンクＢ♯ｉの内部リード回路９２７が活性化され、選択メモリセルデータがデータバッファへ与えられてデータの外部読出が行なわれる。一方、内部動作用バンク指定信号ＡＩＢｉが活性化された場合、バンクＢ♯ｉの動作は、内部制御回路９００により制御される。消去および書込が行なわれ、消去／書込ベリファイ動作を行なう場合には、ベリファイリード活性化信号ＶＲＤＥが活性化されて、消去／書込のベリファイが行なわれる。センス活性化信号ＺＳＥは、バンク指定信号ＡＥＢｉおよびＡＩＢｉの一方の活性化時、内部制御回路９００の制御の下に活性化される。
【００２７】
図３２は、図２５に示す内部制御回路９００の構成および出力切替回路９１２の構成を概略的に示す図である。図３２において、内部制御回路９００は、制御信号ＣＴＬに従って外部からのコマンドＣＭＤを取込み、このコマンドＣＭＤが指定する内部動作を指示する信号を生成するコマンドデコーダ９００ａと、コマンドデコーダ９００ａからの内部動作指示信号に従って各種内部制御信号を生成する内部制御信号発生回路９００ｂと、内部動作時バンク指定信号ＡＥＢ（ＡＥＢ１−ＡＥＢ４）およびＡＩＢ（ＡＩＢ１−ＡＩＢ４）の一致／不一致を検出する一致検出回路９００ｃと、一致検出回路９００ｃにおける一致検出時、内部制御信号発生回路９００ｂの制御の下に、この指定されたバンクのステータスデータを生成してステータスレジスタ９１０に書込むステータスデータ制御回路９００ｄを含む。
【００２８】
内部制御信号発生回路９００ｂは、コマンドデコーダ９００ａからの動作モード指示信号および一致検出回路９００ｃからの一致／不一致検出信号に従って、メインセンスアンプ活性化信号ＺＳＥＭ、内部リード活性化信号ＲＤＥＭおよびベリファイリード活性化信号ＶＲＤＥＭ、出力モード切替信号ＲＳＷを生成する。これらの活性化信号ＺＳＥＭ、ＲＤＥＭ、およびＶＲＤＥＭは、メイン制御信号であり、それぞれバンク指示信号との論理積を取って指定されたバンクに対するセンスアンプ活性化信号、外部リード活性化信号ＲＤＥ、およびベリファイリード活性化信号ＶＲＤＥが生成される。
【００２９】
内部制御信号発生回路９００ｂは、内部動作を行なっているバンクが外部からのアドレスにより指定された場合には、ステータスデータ制御回路９００ｄを活性化し、このバンクのステータスを示すデータ（消去／書込状態の進行状況）を示すデータを生成し、ステータスデータ制御回路９００ｄを介してステータスデータレジスタ９１０に書込む。この一致検出時においては、内部制御信号発生回路９００ｂは、リードモード切替信号ＲＳＷをステータスデータレジスタ９１０を選択する状態に設定する。コマンド印加時には、コマンドに従った動作が行なわれる。
【００３０】
出力切替回路９１２は、レジスタ回路９０８、９０９、９１０および９１１それぞれに対応して設けられるトランスファーゲートＴＸ１−ＴＸ４と、選択バンクからの読出データＤｉを受けるトランスファーゲートＴＸ５を含む。これらのトランスファーゲートＴＸ１−ＴＸ５の１つが、リードモード切替信号ＲＳＷに従って１つが活性化される。これらのトランスファーゲートＴＸ１−ＴＸ５は、トライステートバッファ回路であってもよい。次に、この図３２に示す回路の動作を、図３３に示すフロー図を参照して説明する。
【００３１】
ここで、図３３においては、この不揮発性半導体記憶装置からメモリセルデータまたはレジスタ回路の格納データを読出す動作が示される。
【００３２】
外部からコマンドが印加されたか否かの判別が行なわれる（ステップＳ１）。外部からデータを読出すリードコマンドが与えられた場合、まず、内部動作中のバンクが存在するか否かの判定が行なわれる（ステップＳ２）。内部動作中のバンクが存在しない場合には、与えられたコマンドをデコードし、このコマンドが指定する動作が行なわれる（ステップＳ８）。このとき、リードモード切替信号ＲＳＷも、この与えられたコマンドに従って設定される（ステップＳ９）。続いて、この与えられたコマンドに従ってデータ（メモリセルデータまたはレジスタ回路のデータ）が出力切替回路９１２により選択されてデータバッファ９１３を介して外部へ出力される。
【００３３】
一方、ステップＳ２において内部動作中のバンクが存在すると判定された場合（活性状態の内部動作用バンク指定信号ＡＩＢが存在するか否かの判定により行なう）、一致検出回路９００ｃによりこのコマンドと同時に与えられたアドレス信号が、内部動作中のバンクを指定しているか否かの判定が行なわれる（ステップＳ３）。内部動作中のバンクと異なるバンクが指定された場合には、コマンドＣＭＤは、メモリセル読出指示であり、応じて、アレイリードモードが設定され（ステップＳ６）、外部からのアドレス信号に従ってメモリセルの選択およびデータ読出が行なわれ（ステップＳ７）、データバッファ９１３を介して外部へメモリセルデータが出力される（ステップＳ１０）。
【００３４】
一方、ステップＳ３において、内部動作中のバンクが外部からのアドレス信号により指定された場合には、一致検出回路９００ｃが一致を検出し、ステータスデータ制御回路９００ｄによりステータスデータが生成されてステータスレジスタ回路９１０に、この内部動作中のバンクのステータスを示すデータが書込まれて格納される。次いで、リードモード切替信号ＲＳＷが、強制的にステータスレジスタ回路９１０を選択する状態に設定され、トランスファーゲートＴＸ３が導通する（ステップＳ５）。次いで、このステータスデータレジスタ回路９１０の格納するステータスデータがデータバッファ９１３を介して外部へ出力される（ステップＳ１０）。
【００３５】
なお、ステップＳ６においてアレイリードモードが設定されているが、この場合は、外部からデータ読出を示す信号（／ＯＥ，／ＣＥが活性状態）がアドレス信号とともに与えられる動作が行なわれることもある（既に予めアレイリードモードに設定されている）。すなわち、単に出力イネーブル信号／ＯＥを活性化してデータの読出を行なう場合も存在する。
【００３６】
したがって、この図３２に示すように、外部リード用バンク指定信号ＡＥＢおよび内部動作用バンク指定信号ＡＩＢを生成して、これらのバンク指定信号により指定されたバンクの活性化を行なうことにより、１つのバンクの内部動作中に、別バンクのデータの読出を行なうことができる。
【００３７】
【発明が解決しようとする課題】
ＢＧＯフラッシュメモリにおいては、内部動作中に別バンクへアクセスしてデータを読出すバックグラウンド・オペレーションが可能である。しかしながら、この場合、別バンクからのデータを読出すかまたは、内部動作中のバンクのステータスデータを読出す動作モードしか行なうことができない。これは、バックグラウンド・オペレーション機能は、元々、消去／書込の期間内に、別バンクの記憶データを読出してアクセス効率を改善することを目的としているためである。したがって、この場合、バックグラウンド・オペレーション中には、レジスタ回路９０８、９０９および９１１からのデータを読出すことができず、たとえばブロックロックビットの読出を行なって各バンクの書換え可能領域をチェックするなどの動作を行なうことができず、バックグラウンド・オペレーション機能の用途が限定されるという問題があった。
【００３８】
また、リードの内容を設定するためには、外部からコマンドを印加して、リードモード切替信号ＲＳＷの状態を設定し直す必要がある。この場合、リードコマンドを印加した後、データ出力を指示するための出力イネーブル信号／ＯＥをアクティブにする必要があり、２サイクルが必要となり、内部データ読出に時間を要するという問題があった。
【００３９】
すなわち、一旦リードモード切替信号ＲＳＷの状態がリードコマンドにより設定された場合には、以降持続的にそのリードモード切替信号ＲＳＷの状態が定められており、ＣＦＩコード、ブロックロックビット、およびステータスデータを順次読出す場合、各動作時にそれぞれのデータ読出を指示するコマンドを印加して、その後データ出力を示す出力イネーブル信号／ＯＥを活性化する必要があり、高速で必要な内部データを読出すことができないという問題があった。これは、メモリセルデータ読出についても同様である。
【００４０】
また、ＢＧＯ機能を持たない一般のフラッシュメモリにおいても、各種固有データを格納するレジスタ回路が設けられている。この場合、内部で消去または書込を行なう内部動作中においては外部に出力されるレディ／ビジー信号が、ビジー状態に設定されており、このレディ／ビジー信号がレディ状態となったときに、ステータスデータなどのデータを読出すことができる。また、この場合においても、内部のレジスタ回路の固有データを読出す場合には、レジスタ回路を特定するコマンドを印加して、コマンドのラッチ／デコード動作後、出力イネーブル信号（コントロール信号ＣＴＬに含まれる）を活性状態に設定する必要があり、高速で、固有データを読出すことができないという問題がある。
【００４１】
それゆえ、この発明の目的は、必要なデータの読出時間を短縮することのできる不揮発性半導体記憶装置を提供することである。
【００４２】
この発明の他の目的は、任意の所望のデータを高速で外部へ読出すことのできる不揮発性半導体記憶装置を提供することである。
【００４３】
この発明のさらの他の目的は、利便性に優れた不揮発性半導体記憶装置を提供することである。
【００４４】
【課題を解決するための手段】
この発明の第１の観点に係る不揮発性半導体記憶装置は、外部からのアドレス信号の所定のビットに従って、複数の動作モードのうちの１つの動作モードを指定する動作モード指示信号を発生する回路と、この動作モード指示信号に従って、指定された動作モードを行なうための制御信号を発生するための動作制御回路を備える。
【００４５】
好ましくは、互いに独立にアドレス指定が可能な複数のバンクが設けられる。所定のビットはこれら複数のバンクの１つを特定するバンクアドレスを構成する。
【００４６】
また、これに代えて、好ましくは、それぞれが特定のデータを格納する複数のレジスタ回路と、各々が不揮発的に情報を記憶する複数のメモリセルを有するメモリアレイとが設けられる。複数の動作モードは、メモリアレイの選択メモリセルからデータを外部へ読出すメモリセルデータ外部リードモードと、複数のレジスタ回路から個別にかつ互いに独立にデータを読出すための複数のレジスタリードモードとを有する。動作モード指示信号発生回路は、これらのうちの１つのデータを外部へ読出して出力する１つの動作モードを特定する信号を動作モード指示信号として生成する。
【００４７】
また、これに代えて、好ましくは、各々が固有のデータを格納する複数のレジスタ回路と、複数の互いに独立にアドレス指定が可能な複数のバンクが設けられる。動作モード指示信号発生回路は、外部からのコマンドに従って外部アドレス信号を取込み、該取込んだアドレス信号に対応する内部制御アドレス信号を生成するための内部制御アドレス発生手段と、任意の外部アドレス信号の所定のビットと内部制御アドレス信号の所定のビットとの一致／不一致を検出するための手段と、複数のレジスタ回路のいずれを選択するかを特定する情報を格納するための手段と、一致／不一致検出手段の一致検出時、情報格納手段の格納情報に従って複数のレジスタ回路の１つを選択する第１の動作指示信号を発生し、かつ不一致検出時外部アドレス信号が指定するバンクのメモリセルデータを選択するための第２の動作モード指示信号を発生するための手段とを備える。
【００４８】
また、これに代えて、好ましくは互いに独立にアドレス指定が可能な複数のバンクが設けられる。動作モード指示信号発生回路は、複数のバンク各々に対応して設けられ、各々が対応のバンクが指定されたときに動作モード指示信号を生成するための複数のモード設定信号発生回路を備える。複数のモード設定信号発生回路は、互いに独立に、指定する動作モードを設定することができる。
【００４９】
また、好ましくは、互いに独立にアドレス指定が可能な複数のバンクと、これら複数のバンクに共通に設けられ、選択バンクのメモリセルの読出データを外部へ読出すためのリードセンスアンプがさらに設けられる。
【００５０】
また、好ましくは、動作モード指示信号発生回路は、動作モードを特定する特定情報を格納するための手段と、外部からのコマンド印加時、外部アドレス信号を取込み、該取込んだ外部アドレス信号に対応する内部制御アドレス信号を生成するために手段と、任意の外部アドレス信号と内部制御アドレス信号との所定のビットの一致／不一致を検出するための手段と、コマンド印加時、一致／不一致検出手段の一致検出結果に従って、コマンドが指定する動作モードを指定する信号を動作モード指示信号として出力しかつ特定情報をコマンドが指定する状態に設定するための手段を含む。
【００５１】
またこれに代えて、動作モード指示信号発生回路は、好ましくは、動作モードを特定する特定情報を格納するための手段と、外部からのコマンド印加時、外部アドレス信号を取込み、該取込んだ外部アドレス信号に対応する内部制御アドレス信号を生成するための手段と、任意の外部アドレス信号と内部制御アドレス信号との所定のビットの一致／不一致を検出するための手段と、コマンド印加後、一致／不一致検出手段の一致検出時、特定情報に従って動作モード指示信号を発生するための手段を含む。
【００５２】
また、これに代えて、好ましくは、互いに独立にアドレス指定が可能な複数のバンクが設けられる。動作モード指示信号発生回路は、複数のバンク各々に対応して設けられ、各々が互いに独立に動作モードを特定する情報を格納するための手段と、複数のバンク各々に対応して設けられ、外部からのアドレス信号が対応のバンクを指定するとき、対応の情報格納手段に格納された特定情報に従って動作モード指示信号を発生するための手段とを含む。
【００５３】
この動作モード指示信号発生回路は、好ましくは、さらに、外部からのコマンド印加時、外部からのアドレス信号を取込み、該取込んだ外部アドレス信号に対応する内部制御アドレス信号を発生するための手段と、内部制御アドレス信号と外部アドレス信号の所定のビットの一致／不一致を検出し、該検出結果に従って特定情報に従って動作モード指示信号を発生する動作を活性化するための手段を含む。
【００５４】
この発明の他の観点に係る不揮発性半導体記憶装置は、連続する多ビットアドレス信号の所定のビット値の変化を検出するための手段と、このアドレス信号の所定のビットの変化検出時、動作モードを、連続する多ビットアドレス信号の後のアドレス信号の所定のビットに従って設定するための手段を備える。
【００５５】
この不揮発性半導体記憶装置は、好ましくは、バックグラウンド・オペレーション機能を有し、バックグラウンドオペレーション動作時に行なわれる動作を、アドレス信号の所定のビット値に従って設定する。
【００５６】
アドレス信号の所定のビットに従ってリードモードの内容を決定しており、コマンドを印加する必要はなく、高速で必要なデータを外部へ読出すことができる。
【００５７】
また、内部動作前にリードモードの内容をコマンドで設定しておくことにより、内部動作実行時および実行後アドレス信号の所定のビットの変更のみで必要なデータを外部へ読出すことができ、バックグラウンド・オペレーション時以外でも、必要なデータをも高速で読出すことが可能となり、外部へ読出すことのできるデータの種類が増加し、利便性が改善される。
【００５８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図１に示す不揮発性半導体記憶装置は、ＢＧＯフラッシュメモリである。図１に示すＢＧＯフラッシュメモリにおいては、バンクポインタ１は、アドレスバッファ９０１からのアドレス信号ＡＥおよびＡＩに含まれるバンクアドレスを受け、外部動作用のバンクアドレス信号および内部動作用のバンクアドレス信号が同じバンクを指定しているか否かを検出するバンク一致検出機能を有する。このバンクポインタ１からのバンク指定信号ＡＥＢ１−４およびＡＩＢ１−４は、バンクＢ♯１−Ｂ♯４へ従来と同様に与えられる。このバンクポインタ１からの一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨが、内部制御回路２へ与えられる。
【００５９】
内部制御回路２は、一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨに従って、以下の動作を実行する。すなわち、一致検出信号ＭＴＨが活性化されたときには、内部制御回路２は、外部からのコマンドＣＭＤにより指定された動作モードを実行する。一方、不一致検出信号ＺＭＴＨが活性化されたときには、内部制御回路２は、外部からのアドレス信号ＡＤが指定するバンクのメモリセルのデータを読出すアレイリードモードを設定する。
【００６０】
出力切替回路３は、内部制御回路２からのリードモード切替信号ＲＳＷに従って、レジスタ回路９０８−９１１からのデータと選択メモリセルからの読出データＤｉの１つを選択してデータバッファ９１３へ与える。他の構成は、図２５に示す従来のＢＧＯフラッシュメモリと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６１】
次に、この図１に示すＢＧＯフラッシュメモリの動作を図２に示すタイミングチャートを参照して説明する。図２においては、制御信号ＣＴＬとして、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥを示す。コマンドＣＭＤは、データバスを介して与えられる。
【００６２】
まず、チップイネーブル信号／ＣＥをＬレベルの活性状態に設定し、このＢＧＯフラッシュメモリを選択する。次いで、ライトイネーブル信号／ＷＥをＬレベル、出力イネーブル信号／ＯＥをＨレベルに設定する。チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥの活性化に従って、外部からのアドレス信号ＡＤおよびデータバスを介して与えられるコマンドＣＭＤが内部へ取込まれ、ライトイネーブル信号／ＷＥの立上がりに応答してラッチされる。このコマンド取込サイクルにおいては、アドレスバッファ９０１からの外部動作用アドレス信号ＡＥと内部制御アドレス信号ＡＩは、同じバンクを指定している（図２７参照）。したがって、バンクポインタ１は、バンク指定信号ＡＥＢおよびＡＩＢの一致を示すために、一致検出信号ＭＴＨを活性状態へ駆動する。内部制御回路２は、この一致検出信号ＭＴＨの活性化に応答して、このコマンドＣＭＤが指定する動作を行なう。また、コマンドＣＭＤにより、リードモード切替信号ＲＷＳが設定される。図２においては、リードモード指定コマンドＲ１が与えられた状態を示す。
【００６３】
次いで、同じバンクを指定する状態において、出力イネーブル信号／ＯＥをＬレベルの活性状態に駆動すると、データバッファ９１３が活性化され、出力切替回路３により選択されたデータＱが外部へ出力される。このデータＱは、リードモード指定コマンドＲ１により指定されたデータであり、レジスタ回路９０８−９１１からのデータまたは選択メモリセルからの読出データＤｉのいずれかである。
【００６４】
次いで、出力イネーブル信号／ＯＥをＬレベルの活性状態に設定し、またバンクアドレスを別のバンクを指定する状態に設定する。図２においてはバンクアドレスＡ１が与えられる。リードモード指定コマンドＲ１が与えられたときのバンクアドレスはアドレスＡ０であり、このバンクアドレスＡ１は、先のバンクアドレスと異なっている。したがって、この場合には、内部制御回路２は、アレイリードモードを指定し、外部からのアドレス信号ＡＤに従ってメモリセルの選択動作を行ない、出力切替回路３に、選択メモリセルから読出されたデータＤｉを選択させる。したがって、この場合、データバッファ９１３からはメモリセルデータＭＤが外部へ出力される。
【００６５】
再び、出力イネーブル信号／ＯＥをＬレベルの活性状態にし、バンクアドレスＡ０を与える。このバンクアドレスＡ０は、リードモード指定コマンドＲ１が与えられたときのバンクアドレスと同じである。この場合には、再びリードモード指定コマンドＲ１が指定する動作モードに従って、データの読出が行なわれる。デバイス製造コード（ＩＤコード）、共通フラッシュインターフェイスコード（ＣＦＩコード）、およびステータスデータおよびブロックロックビットおよび選択メモリセルデータのいずれかを、単にバンクアドレス信号を切替えるだけで読出すことができる。すなわち、一旦、リードモードを指定した場合、以降のサイクルにおいては、バンクアドレス信号の変更だけで、所望のデータを読出すことができる。したがって、各リードモード動作時においてコマンドを印加する必要がなく、高速で必要なデータの読出を行なうことができる。
【００６６】
また、従来のＢＧＯフラッシュメモリにおいては、バックグラウンド・オペレーション時においては、ステータスデータを読出す動作モードと、別バンクのメモリセルのデータを読出す動作モードのみが実現可能であった。しかしながら、この実施の形態１に従えば、バックグラウンド・オペレーション動作時において、リードモード指定コマンドＲ１により、予めレジスタ回路９０８−９１１のいずれを読出すかを設定しておけば、以降、バックグラウンド・オペレーション時において、レジスタ回路９０８−９１１から、ＩＤコード、ＣＦＩコード、ステータスデータおよびブロックロックビットのいずれかを読出すことができる。従来のＢＧＯフラッシュメモリに比べてリードモードの内容が拡張され、必要に応じたデータを読出すことができ、利便性が改善される。
【００６７】
図３は、図１に示すバンクポインタ１の構成を概略的に示す図である。図３において、バンクポインタ１は、外部動作用アドレス信号ビットＡＥ＜ｍ＞およびＡＥ＜ｍ−１＞をデコードして外部動作用バンク指定信号ＡＥＢ１−ＡＥＢ４を生成する外部動作用バンクデコーダ１ａと、内部制御アドレス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞をデコードして内部動作用バンク指定信号ＡＩＢ１−ＡＩＢ４を生成する内部動作用バンクデコーダ１ｂと、バンクデコーダ１ａおよび１ｂからのバンク指定信号ＡＥＢ１−ＡＥＢ４およびＡＩＢ１−ＡＩＢ４の一致／不一致を検出する一致／不一致検出回路１ｃを含む。
【００６８】
外部動作用バンクデコーダ１ａおよび内部動作用バンクデコーダ１ｂは、図３０に示す従来のバンクポインタ９０３に含まれるデコーダと同一の構成を有する。すなわち、外部動作用バンクデコーダ１ａは、図２９に示すデコード回路９０３ａ−９０３ｄに対応し、内部動作用バンクデコーダ１ｂは、図２９に示すデコード回路９０３ｅ−９０３ｈに対応する。
【００６９】
一致／不一致検出回路１ｃは、バンク指定信号ＡＥＢ１およびＡＩＢ１を受けるＥＸＯＲ回路１１ａと、バンク指定信号ＡＥＢ２およびＡＩＢ２を受けるＥＸＯＲ回路１１ｂと、バンク指定信号ＡＥＢ３およびＡＩＢ３を受けるＥＸＯＲ回路１１ｃと、バンク指定信号ＡＥＢ４およびＡＩＢ４を受けるＥＸＯＲ回路１１ｄと、これらのＥＸＯＲ回路１１ａ−１１ｄの出力信号を受けて一致検出信号ＭＴＨを生成するＮＯＲ回路１１ｅと、ＮＯＲ回路１１ｅの出力信号を反転して不一致検出信号ＺＭＴＨを生成するインバータ回路１１ｆを含む。
【００７０】
コマンド印加時においては、図２６−図２８に示すように、アドレスバッファ９０１は、外部アドレス信号ＡＤを取込み、外部動作用アドレス信号ＡＥおよび内部動作用アドレス信号ＡＩを生成する。したがって、コマンド印加時においては、外部動作用アドレス信号ＡＥおよび内部動作用アドレス信号ＡＩが同じであり、バンク指定信号ＡＥＢｉ（ｉは１−４のいずれか）およびＡＩＢｉがともにＨレベルとなる。この場合、残りのバンク指定信号は、すべてＬレベルであるため、ＥＸＯＲ回路１１ａ−１１ｄが、すべて一致検出状態となり、これらのＥＸＯＲ回路１１ａ−１１ｄの出力信号はすべてＬレベルである。応じて、ＮＯＲ回路１１ｅの出力する一致検出信号ＭＴＨがＨレベルとなり、また、インバータ回路９１ｆからの不一致検出信号ＺＭＴＨがＬレベルとなる。内部制御回路２は、この一致検出信号ＭＴＨに応答して外部から与えられたコマンドに従った動作を行なう。
【００７１】
コマンド印加により、書込／消去が行なわれる場合には、この内部動作用アドレス信号ＡＩが更新されるものの、内部動作用バンクアドレスは更新されないため、内部動作用バンク指定信号ＡＩＢｉは選択状態を維持する（図２７参照）。次に、別のバンクが指定するバンクアドレス信号が与えられたときには、ＥＸＯＲ回路１１ａ−１１ｄにおいて、２つのＥＸＯＲ回路の出力信号がＨレベルとなり、残りの２つのＥＸＯＲ回路の出力信号がＬレベルとなる。応じて、ＮＯＲ回路１１ｅからの一致検出信号ＭＴＨがＬレベルとなり、インバータ回路１１ｆからの不一致検出信号ＺＭＴＨがＨレベルとなる。
【００７２】
したがって、アドレスバッファ９００において、図２６および図２７に示すように、内部制御アドレス信号をラッチすることにより、単に制御信号ＣＴＬ（出力イネーブル信号／ＯＥｉチップイネーブル信号／ＣＥはＬレベル）とアドレス信号を与えるだけで、必要なデータの読出を行なうことができる。
【００７３】
したがって、内部動作（消去または書込動作）実行前に、リードモード指定コマンドを、内部動作を行なうバンクを指定するバンクアドレスとともに与えることにより、内部動作実行時、バックグラウンド・オペレーションの内容を設定することができる。
【００７４】
すなわち、図４に示すように、消去／書込コマンドＥ／Ｐを与える前に、この消去／書込を行なうバンクを特定するバンクアドレス信号（バンクアドレス信号Ａ０）をリードモード指定コマンドとともに与える。このリードモード指定コマンドは、アレイリードモード以外の動作モードを指定するコマンドであり、レジスタ回路９０８−９１１のいずれかからのデータを読出すモードを指定する。リードモード内容を設定した後に、消去／書込コマンドＥ／Ｐを与えて、バンクアドレス信号Ａ０が指定するバンクにおいて、消去／書込を実行する。
【００７５】
続いて、バンクアドレス信号Ａ１を与え、データ出力モードに設定する（出力イネーブル信号／ＯＥをＬレベルに設定する）。この場合、バンクアドレス信号Ａ０と異なるバンクアドレス信号Ａ１が与えられており、不一致検出信号ＺＭＴＨが活性化されるため、このバンクアドレス信号Ａ１が指定するメモリバンクのデータが読出される。次いで、バンクアドレス信号Ａ０を与えて、データ読出を指定すると（出力イネーブル信号／ＯＥをＬレベルに設定する）、このリードモード指定コマンドＲ１により指定されたモードに従ってレジスタ回路９０８−９１１のいずれかのデータが読出される。再び、バンクアドレス信号Ａ２を与えると、このバンクアドレス信号Ａ２が指定するバンクのメモリセルのデータが読出される。
【００７６】
したがって、消去／書込の内部動作を実行する前に、リードモード指定コマンドを与えて、読出すレジスタの内容を設定しておくことにより、バックグラウンド・オペレーション時において、ステータスデータ以外のデータを読出すことができる。また、このとき、単に、出力イネーブル信号／ＯＥを活性化するだけであり、新たにリードモード指定用のコマンドを印加する必要がなく、高速で必要なデータを、バックグラウンド・オペレーション時に得ることができる。
【００７７】
図５は、図１に示す内部制御回路２のデータ読出に関連する部分の構成の一例を概略的に示す図である。図５において、内部制御回路２は、制御信号ＣＴＬ（／ＣＥ，／ＷＥ，／ＯＥ）に従って外部からのコマンドＣＭＤを取込みかつデコードするコマンドデコーダ２ａと、コマンドデコーダ２ａからのリードモード指定信号に従ってリードモード特定信号を活性化するリード設定回路２ｂと、リード設定回路２ｂの出力信号に応答してセットされかつリード設定回路２ｂからのリードコマンド検出信号φＲＥＡＤに応答してリセットされるセット／リセットフリップフロップ２ｃ−２ｇと、セット／リセットフリップフロップ２ｃ−２ｆに対応して設けられるＡＮＤ回路２ｈ−２ｋと、セット／リセットフリップフロップ２ｇに対応して設けられる複合ゲート２ｌを含む。
【００７８】
セット／リセットフリップフロップ２ｃは、リード設定回路２ｂからのＩＤコード読出指示信号の活性化に応答してセットされる。セット／リセットフリップフロップ２ｄは、リード設定回路２ｂからのＣＦＩコードリード指示信号の活性化に応答してセットされる。セット／リセットフリップフロップ２ｅは、リード設定回路２ｂからのステータスデータリード指示信号の活性化に応答してセットされる。セット／リセットフリップフロップ２ｆは、リード設定回路２ｂからのブロックロックビットリード指示信号の活性化に応答してセットされる。セット／リセットフリップフロップ２ｇは、リード設定回路２ｂからのアレイリード指示信号の活性化に応答してセットされる。リードモード検出信号φＲＥＡＤは、これらのレジスタ読出コマンドおよびメモリセルデータ読出を指示するアレイリードコマンドのいずれかが与えられると活性化されて、セット／リセットフリップフロップ２ｃ−２ｇをリセットする。
【００７９】
ＡＮＤ回路２ｈはセット／リセットフリップフロップ２ｃの出力信号と一致検出信号ＭＴＨとを受けて、ＩＤコード読出信号ＩＤＲを生成する。ＡＮＤ回路２ｉは、セット／リセットフリップフロップ２ｄの出力信号と一致検出信号ＭＴＨとを受けてＣＦＩコード読出信号ＣＦＲを生成する。ＡＮＤ回路２ｊは、セット／リセットフリップフロップ２ｅの出力信号と一致検出信号ＭＴＨとを受けてステータスデータ読出信号ＳＴＲを生成する。ＡＮＤ回路２ｋはセット／リセットフリップフロップ２ｆの出力信号と一致検出信号ＭＴＨとを受けてロックビット読出信号ＬＢＲを生成する。
【００８０】
複合ゲート２ｌは、セット／リセットフリップフロップ２ｇの出力信号と一致検出信号ＭＴＨと不一致検出信号ＺＭＴＨとを受けて、メモリセルデータ読出信号ＡＲＲを生成する。この複合ゲート２ｌは、一致検出信号ＭＴＨの活性化時セット／リセットフリップフロップ２ｇの出力信号に従ってメモリセルデータ読出信号ＡＲＲを活性化する。不一致検出信号ＺＭＴＨの活性化時、複合ゲート２ｌは、メモリセルデータ読出信号ＡＲＲをセット／リセットフリップフロップ２ｇの状態にかかわらず活性状態へ駆動する。
【００８１】
この内部制御回路２は、さらに、コマンドデコーダ２ａからのコマンド（消去／書込コマンド）とＡＮＤ回路２ｈ−２ｋおよび複合ゲート２ｌの出力信号とを受けて各種内部制御信号を生成する内部制御信号発生回路２ｍを含む。この内部制御信号発生回路２ｍから外部アドレス取込指示信号ＥＡＬＥおよび内部制御アドレス取込指示信号ＩＡＬＥ、センスアンプ活性化信号などの信号が出力される。リードモード使用時においては、この内部制御信号発生回路２ｍは、指定されたリードモードを実現するのに必要な動作をも実行する。たとえばステータスデータ読出信号ＳＤＲが活性化された場合には、ステータスデータレジスタに、指定されたバンクの消去／書込状態を示すステータスデータを書込むなどの動作を行なう。メモリセルデータ読出信号ＡＲＲが活性化された場合には、内部制御信号発生回路２ｍは、選択バンクにおけるメモリセルの選択動作に必要な制御信号および電圧を生成する（ワード線選択、ビット線選択、センスアンプ活性化、プログラム電圧生成などの動作）。
【００８２】
なお、図５においては、ＡＮＤ回路２ｈ−２ｋおよび複合ゲート回路２ｌからの読出信号ＩＤＲ、ＣＦＲ、ＳＤＲ、ＬＢＲおよびＡＲＲが、リードモード切替信号ＲＳＷとして、出力切替回路３へ与えられるように示している。しかしながら、リードモード切替信号ＲＳＷは、内部制御信号発生回路２ｍから生成されて出力モード切替回路３へ与えられてもよい。出力モード切替回路３の構成は、図３２に示す構成と等価である。
【００８３】
図６は、図１に示すアドレスバッファ９０１に対する制御信号を発生する部分の構成を示す図である。図６において、アドレス制御信号発生部は、出力イネーブル信号／ＯＥとライトイネーブル信号／ＷＥを受けるＮＡＮＤ回路１０ａと、ＮＡＮＤ回路１０ａの出力信号とチップイネーブル信号／ＣＥの反転信号とを受けてアドレスバッファ活性化信号ＡＢＥを生成するＡＮＤ回路１０ｂと、ライトイネーブル信号／ＷＥの立上がりに応答してワンショットのパルスを発生するワンショットパルス発生回路１０ｃを含む。このワンショットパルス発生回路１０ｃから、外部アドレス取込指示信号ＥＡＬＥが生成される。
【００８４】
チップイネーブル信号／ＣＥが非活性状態のＨレベルのときには、アドレスバッファ活性化信号ＡＢＥは非活性状態のＬレベルである。チップイネーブル信号／ＣＥがＬレベルとなると、出力イネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥの一方の立下がりに応答して、アドレスバッファ活性化信号ＡＢＥが活性化される。これにより、外部からのアドレス信号ＡＤの取込が行なわれる。
【００８５】
ワンショットパルス発生回路１０ｃは、ライトイネーブル信号／ＷＥの立上がりに応答して外部アドレス取込指示信号ＥＡＬＥを生成している。したがって、コマンド印加時に、外部アドレス取込指示信号ＥＡＬＥが活性化され、外部アドレス信号ＡＤに従って内部制御アドレス信号ＡＩが生成される。すなわち、コマンド印加時には、常に、外部アドレス信号ＡＤに従って内部制御アドレス信号ＡＩが生成される。内部制御アドレス取込指示信号ＩＡＬＥは、内部制御回路２の制御の下に、内部動作の状態に応じて活性化される。したがって、内部制御アドレス信号のうちバンクアドレス信号は、新たにコマンドを印加されない限り、常にラッチ状態を維持する（内部制御アドレス信号は同一バンク内においてのみ変化する）。
【００８６】
［変更例１］
図７は、この発明の実施の形態１の変更例１のバンクポインタの構成を概略的に示す図である。図７においては、バンクポインタ１の一致検出回路１５を示す。この一致検出回路１５は、外部アドレス信号ビットＡＥ＜ｉ：ｊ＞と内部制御アドレス信号ビットＡＩ＜ｉ：ｊ＞を受けて、一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨを生成する。これらのアドレス信号ビットＡＥ＜ｉ：ｊ＞およびＡＩ＜ｉ：ｊ＞に対し各ビットごとの比較を一致検出回路１５が実行する。ここで、ｉ，ｊは、ｍ≧ｉ≧ｊ≧０の関係を満たす。
【００８７】
この図７に示す構成の場合、バンク単位で、リードモードの内容を変更するのではなく、アドレス信号ビットＡＥ＜ｉ：ｊ＞が規定する範囲でリードモードの内容を切替えることができる。したがって同一バンクが指定される場合においても、アドレス信号ビットにより、リードモードを切替えることができる。したがって、たとえば、ページモードであるページのデータを読出しているとき別ページを示すアドレス信号を与えた場合、予め設定されたリードモードに従って必要なデータの読出を行なうことができる。
【００８８】
［変更例２］
図８は、この発明の実施の形態１の変更例２の構成を示す図である。この図８に示す構成においては、バンクポインタ１において、内部制御アドレス信号ビットＡＩ＜ｉ：ｊ＞をリードコマンド検出信号φＲＥＡＤの活性化に応答してラッチするラッチ回路１６と、ラッチ回路１６のラッチビットと外部アドレス信号ビットＡＩ＜ｉ：ｊ＞の一致／不一致を検出する一致検出回路１５が設けられる。この図８に示す構成の場合、ラッチ回路１６へは、新たにリードコマンドが与えられるまで、アドレス信号ビットＡＩ＜ｉ：ｊ＞がラッチされる。したがって、バックグラウンド・オペレーション時において、アレイリードモード以外のリードモード設定のために、内部動作を行なうバンクと別のバンクを指定して、リードモード内容を設定した場合、バックグラウンド・オペレーションモード時別バンク指定時においても、メモリセルデータ以外のデータを読出す動作モードが可能となる（内部動作（消去／書込）を行なうバンクとその前に与えるリードモード設定時のリードコマンドと同時に与えられるバンクアドレスが特定するバンクとを同じとする必要がないため）。
【００８９】
すなわち、図９に示すように、バンクアドレス信号Ａ１とリードモード指定コマンドＲ１を与え、次いでバンクアドレス信号Ａ０と、消去／書込コマンドＥ／Ｐを与えた場合を考える。この場合、バックグラウンド・オペレーション時においてバンクアドレス信号Ａ２を与えた場合、バンクアドレス信号Ａ１およびＡ２は互いに異なるバンクを指定しており、このバンクアドレス信号Ａ２が指定するバンクのメモリセルデータが読出される。一方、バンクアドレス信号Ａ１を与えた場合には、リードモード指定コマンド印加時のバンクアドレス信号と同じであるため、このリードモード指定コマンドが指定するモードに従ったデータが読出される。またバンクアドレス信号Ａ３を与えた場合には再び、バンクアドレス信号Ａ３が指定するバンクのメモリセルデータが読出される。
【００９０】
この図８および図９に示す構成の場合、バックグラウンド・オペレーション時には、バンクアドレス信号Ａ０の印加を禁止するかまたは、バンクアドレス信号Ａ０印加時には、一致検出信号ＭＴＨが強制的に活性状態へ駆動される。この一致検出信号ＭＴＨの強制活性化のための構成は、外部アドレス信号ＡＥが指定するバンク指定信号ＡＥＢと内部制御アドレス信号ＡＩのバンクアドレス信号が指定するバンク指定信号ＡＩＢの一致／不一致に従って判断する。ＡＩＢ＝ＡＥＢのときに、一致検出信号ＭＴＨを強制的に活性化する。この場合、不一致検出信号ＺＭＴＨは強制的に非活性化される。
【００９１】
また、これに代えて、コマンドＲ１がアレイリードモードを指定する場合、ＡＩＢ＝ＡＥＢとなるとステータスデータリードなどのアレイリード以外のモードをデフォルトとして強制設定してもよい。
【００９２】
したがってこの変更例２の構成の場合、リードモード設定コマンド印加時のバンクアドレスと、内部動作を行なうためのバンク特定用のバンクアドレスとを一致させる必要がなく、制約が緩和される。
【００９３】
なお、メモリバンクの数が４よりも多くなった場合、バンクポインタに与えられるバンクアドレス信号ビット数が増加し、バンク指定信号の数が増大するだけであり、応じて図３に示す一致検出回路に含まれるＥＸＯＲ回路の数が増加するだけである。
【００９４】
以上のように、この発明の実施の形態１に従えば、バンクポインタ内に、内部制御アドレス信号の所定数のビットと外部からのアドレス信号の所定数のビットの一致／不一致に従って内部動作モードを切替えるように構成しており、新たに動作モード指定用のコマンドを印加することなくアドレス信号の切替のみで動作モードの切替を行なうことができ、高速でデータの読出を行なうことができる。また、バックグラウンド・オペレーション時においては、内部動作中のバンクと同一バンクが指定された場合においても、指定されたリードモードに従ってステータスデータ以外のデータをも読出すことができる。
【００９５】
なお、一致検出信号ＭＴＨの強制活性化のための構成は、図８に示す一致検出回路１５からの一致検出信号と、図３に示す一致検出回路１ｃからの一致検出信号の論理積を取った信号を一致検出信号として内部制御回路へ与える。このときには、一致検出回路１５からの不一致検出信号ＺＭＴＨは非活性化される。
【００９６】
［実施の形態２］
図１０は、この発明の実施の形態２に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図１０に示す不揮発性半導体記憶装置（ＢＧＯフラッシュメモリ）においては、選択メモリセルデータを外部へ読出すための外部読出用センスアンプ２０と、消去／書込のベリファイ時において選択メモリセルデータを読出すためのベリファイセンスアンプとが別々に設けられる。すなわち、バンクＢ♯１−Ｂ♯４に共通に、外部読出用センスアンプ２０が設けられ、また、これらのバンクＢ♯１−Ｂ♯４に共通に、書込回路およびベリファイセンスアンプブロック２２が設けられる。また、データバッファ９１３からの内部書込データを格納する書込データバッファ２１と、内部制御回路２の制御の下に消去／書込ベリファイを行なうための消去／書込ベリファイ回路２３が、バンクＢ♯１−Ｂ♯４に共通に設けられる。
【００９７】
書込回路およびベリファイセンスアンプブロック２２は、書込データバッファ２１に格納された書込データに応じて内部書込データ（電圧）を生成して選択バンクの内部データ線（ビット線）へ伝達する書込回路と、消去／書込ベリファイ動作時、選択メモリセルデータを読出すベリファイセンスアンプを含む。外部読出用センスアンプ２０および書込回路およびベリファイセンスアンプブロック２２は、それぞれ別々の経路を介してバンクＢ♯１−Ｂ♯４に結合される。したがってＹゲートＹＧＡは、外部読出用センスアンプ２０へ内部データ線（ビット線）を結合するための経路と、書込回路およびベリファイセンスアンプブロック２２へ結合するための経路とを別々に有する。他の構成は、図１に示す発明の実施の形態１に従うＢＧＯフラッシュメモリの構成と同じであり、対応する部分には同一参照番号を付し、それらの詳細な説明は省略する。
【００９８】
図１１は、図１０に示すＹゲートＹＧＡの構成を概略的に示す図である。図１１において、ＹゲートＹＧＡは、カラムデコーダＣＤからの列選択信号ＣＡＬに従って、メモリアレイＭＡの内部データ線群ＤＬＧからアドレス指定された列（複数本）を選択する列選択回路３５と、カラムデコーダＣＤからの列選択信号ＣＡＵＥに従って列選択回路３５の選択列を、外部読出用センスアンプ２０に結合する内部データ伝達線４０に結合する外部読出用選択回路３６と、内部動作用経路選択信号ＣＡＵＩに従って、列選択回路３５が選択した列を、ベリファイ用センスアンプブロック２２へ内部データ伝達線４２を介して結合する内部動作用選択回路３７を含む。外部読出用選択回路３６および内部動作用選択回路３７は、互いに独立に動作する。これらの選択回路３６および３７は、列選択回路３５が選択する複数の列（複数ブロックから１台ずつ）をさらに、１つのブロックの列を選択するように構成されてもよい。
【００９９】
カラムデコーダＣＤは、バンク指定信号ＡＩＢｉおよびＡＥＢｉに従って内部動作用列アドレス信号（プリデコード信号）ＡＩＣおよび外部読出用列アドレス信号（プリデコード信号）ＡＥＣをデコードする。バンク指定信号ＡＥＢｉが活性状態のときには、外部読出用列アドレス信号（プリデコード信号）ＡＥＣに従って列選択動作が行なわれる。バンク指定信号ＡＩＢｉが活性状態のときには内部動作用列アドレス信号（プリデコード信号）ＡＩＣに従って列選択動作が実行される。これらのバンク指定信号ＡＥＢｉおよびＡＩＢｉは、バンクポインタ１から与えられる。
【０１００】
図１２は、この発明の実施の形態２における内部制御回路２の構成を一例を示す図である。図１２において内部制御回路２は、コマンドＣＭＤをデコードし、内部動作（消去／書込）が指定されたとき、内部動作指示信号φＥ／Ｐを活性化するコマンドデコーダ５０と、コマンドデコーダ５０からの内部動作指示信号φＥ／Ｐと内部バンク指定信号ＡＩＢｉ（またはＡＥＢｉ）とを受けるＡＮＤ回路５１と、ＡＮＤ回路５１の出力する内部動作活性化信号φＥＰｉを反転するインバータ回路５２を含む。
【０１０１】
消去／書込モードが指定されたときには、内部動作指示信号φＥ／Ｐが活性化される。このコマンド印加時における内部のバンクアドレス信号ＡＩＢｉ（＝ＡＥＢｉ）に従って内部動作指示信号φＥＰｉが活性化される。バンクＢ♯ｉへは、バンクポインタ１からのバンク指定信号ＡＥＢｉとインバータ５２の出力信号を受けるＡＮＤ回路５３の出力信号が与えられる。したがって、バンクＢ♯ｉが内部動作を行なっているときに、外部からのアドレス信号ＡＤに従ってバンクＢ♯ｉが指定された場合には、このバンクＢ♯ｉに対する外部からのアクセス動作は行なわれない。このバンクＢ♯ｉは内部制御回路２の制御の下に消去／書込の必要な動作を実行する。したがって、バンクＢ♯ｉの内部動作中（消去／書込動作中）は、このバンクＢ♯ｉへの外部からのアクセスは禁止される。
【０１０２】
この図１０に示すように、外部読出用センスアンプ２０およびベリファイ用センスアンプブロック２２を別々に設けることにより、センスアンプの数を低減でき応じてチップ面積を低減することができる。また、バンクポインタ１に、バンクアドレスの一致／不一致を検出する機能を持たせることにより、選択バンクにおいて消去／書込またはベリファイの内部動作中において、レジスタ回路９０８−９１１の消耗のデータを外部へ読出すことができる。
【０１０３】
内部制御回路２の他の出力切替に関連する部分の構成は実施の形態１と同じである。これにより、チップ面積が低減されかつ高速で必要なデータを読出すことができるとともに、バックグランド・オペレーション時の読出データの選択肢を広くすることのできるＢＧＯフラッシュメモリを実現することができる。
【０１０４】
なお、外部読出用センスアンプ２０は、アレイリードモードが指定されたときに、活性化され、一方、書込回路およびベリファイセンスアンプブロック２２は、消去／書込動作が指定されたときに、内部制御回路２の制御の下に活性化される。
【０１０５】
［実施の形態３］
図１３は、この発明の実施の形態３に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図１３に示す不揮発性半導体記憶装置はＢＧＯ機能は有していない。したがって、１つのバンクへのアクセス時、外部アクセスを禁止するビジー信号（図示せず）が活性状態に設定される。図１３に示す不揮発性半導体記憶装置は、バンクＢ♯１−Ｂ♯４を有する。これらのバンクＢ♯１−Ｂ♯４の各々は、ＢＧＯ機能を有する不揮発性半導体記憶装置と同様、メモリアレイＭＡ、プリデコーダＰＤ、ロウデコーダＲＤ、カラムデコーダＣＤ、ＹゲートＹＧおよびセンスアンプＳＡを有する。
【０１０６】
また、書込を行なうために、バンクＢ♯１およびＢ♯３に対し消去／書込ベリファイ回路９０５および書込データバッファ９０４が設けられ、またバンクＢ♯２およびＢ♯４に対し消去／書込ベリファイ回路９０７および書込データバッファ９０６が設けられる。また、ＩＤコード（デバイス製造コード）を格納するレジスタ回路９０８、ＣＦＩコードを格納するレジスタ回路９０９、ステータスデータを格納するステータスデータレジスタ回路９１０、およびブロックロックビットを格納するレジスタ回路９１１が、ＢＧＯフラッシュメモリと同様に設けられる。
【０１０７】
アドレスバッファ６０は、制御信号ＣＴＬの活性化に応答して外部アドレス信号ＡＤを取込み内部アドレス信号ＡＤＩを生成する。このアドレスバッファ６０は、内部制御回路５５からの内部制御アドレス信号を受け、１つの選択バンクにおける内部動作時には、この内部制御アドレス信号を内部アドレス信号ＡＤＩとして生成する。したがって、内部動作のみまたは外部読出動作のみを行なうために、内部アドレス信号ＡＤＩのみが生成されてバンクＢ♯１−Ｂ♯４へ与えられる。
【０１０８】
これらのバンクＢ♯１−Ｂ♯４の活性／非活性化は、内部制御回路５５の制御の下に実行される。この内部制御回路５５に対し、またバンクポインタ６５からの一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨが与えられる。このバンクポインタ６５は、リードコマンド印加時の内部アドレス信号ＡＤＩの所定のビットをラッチし、外部から与えられるアドレス信号ＡＤに従って生成される内部アドレスＡＤＩの所定のビットとの一致／不一致を検出する。内部制御回路５５は、このバンクポインタ６５からの一致検出信号ＭＴＨの活性化時には、先のリードコマンドにより内容が設定された動作モードに従った動作を実行する。不一致検出時においては、デフォルトとして、指定されたバンクの選択メモリセルのデータを読出す（内部動作は行なわれていない）。
【０１０９】
図１４は、図１３に示すアドレスバッファ６０の構成を概略的に示す図である。図１４において、アドレスバッファ６０は、外部アドレス信号ＡＤとアドレスバッファ活性化信号ＡＢＥを受けるＡＮＤ型バッファ回路６０ａと、ＡＮＤ型バッファ回路６０ａの出力信号と内部制御回路５５からの内部制御アドレス信号ＩＣＡＤの一方を選択信号φＳＥＬに従って選択して内部アドレス信号ＡＤＩを生成するマルチプレクサ（ＭＵＸ）６０ｂを含む。
【０１１０】
マルチプレクサＭＵＸは、内部動作実行時には、この選択信号φＳＥＬに従って内部制御アドレス信号ＩＣＡＤを選択する。外部からのコマンド印加時および内部動作非実行時においては、マルチプレクサ（ＭＵＸ）６０ｂは、ＡＮＤ型バッファ回路６０ａの出力信号を選択する。したがって、アドレスバッファ６０は、常に、１つの動作モードを実現する。すなわち１つのサイクルにおいて、消去／書込の内部動作を行なうか、またはアレイリードまたはレジスタリードの動作が行なわれる。アドレスバッファ活性化信号ＡＢＥは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、および出力イネーブル信号／ＯＥに従って活性化される。
【０１１１】
図１５は、図１３に示すバンクポインタ６５の構成を概略的に示す図である。図１５においてバンクポインタ６５は、アドレスバッファ６０からの内部アドレス信号ＡＤＩの所定のビットＡＤＩ＜ｉ：ｊ＞をリードコマンド印加検出信号φＲＥＡＤに従ってラッチするラッチ回路６５ａと、ラッチ回路６５ａのラッチビットとアドレス信号ビットＡＤＩ＜ｉ：ｊ＞の一致／不一致を検出して、一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨの一方を活性化する一致検出回路６５ｂを含む。アドレス信号ビットＡＤＩ＜ｉ：ｊ＞は、バンクアドレスであってもよい。リードコマンド印加検出信号φＲＥＡＤは、外部から、コマンドとして、レジスタリードコマンドまたはアレイリードコマンドが与えられたときに活性化される。したがってこれらのコマンドの印加時、ラッチ回路６５ａのラッチビットが更新される。
【０１１２】
一致検出回路６５ｂは、ラッチ回路６５ａのラッチビットとアドレス信号ビットＡＤＩ＜ｉ：ｊ＞の一致／不一致を検出し、該検出結果に従って一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨの一方を活性化する。この一致検出回路６５ｂは、各ビットごとに比較動作を行なう。これに代えて、アドレス信号ビットＡＤＩ＜ｉ：ｊ＞がバンクアドレスの場合、この内部アドレス信号ビットＡＤＩ＜ｉ：ｊ＞をデコードしてバンク指定信号を生成するデコーダが設けられ、そのバンク指定信号がラッチ回路６５ａにラッチされ、また一致検出回路６５ｂに与えられて、活性状態のバンク指定信号の一致／不一致が検出されてもよい。なお、ビット値の一致／不一致の検出には、減算回路が用いられてもよく、また各ビットごとに一致検出回路（ＥＸＮＯＲ回路）が設けられ、これらの一致検出回路の出力信号の論理積により、一致検出信号ＭＴＨが生成されてもよい。
【０１１３】
図１６は、図１３に示す内部制御回路５５の構成を概略的に示す図である。図１６において、内部制御回路５５は、コマンドＣＭＤをデコードして、リードコマンド印加検出信号φＲＥＡＤとリードモード特定信号を生成するとともに、消去／書込指示信号φＥ／Ｐを生成するコマンドデコーダ５５ａと、コマンドデコーダ５５ａからの、リードモード特定信号に従ってリードモードを設定するリードモード設定回路５５ｂと、リードモード設定回路５５ｂにより設定されたリードモードと一致検出信号ＭＴＨおよび不一致検出信号ＺＭＴＨとに従ってリードモード切替信号ＲＷＳを生成するリードモード切替信号発生回路５５ｃと、リードモード切替信号発生回路５５ｃからのリードモード切替信号ＲＷＳとコマンドデコーダ５５ａからの消去／書込指示信号φＥ／Ｐに従って、必要な内部制御信号を生成する内部制御信号発生回路５５ｄを含む。この内部制御信号発生回路５５ｄへは、また内部アドレス信号ＡＤＩが与えられる。
【０１１４】
リードコマンドが与えられたときには、リードコマンド印加検出信号φＲＥＡＤが活性化される。リードモード設定回路５５ｂはこのコマンドデコーダ５５ａからのリードモード特定信号を取込みリードモード設定信号を生成する。リードモード切替信号発生回路５５ｃは、一致検出信号ＭＴＨの活性化時リードモード設定回路５５ｂに設定されたリードモードに従ってリードモード切替信号ＲＷＳを生成し、一方、不一致検出信号ＺＭＴＨの活性化時、アレイリードモード（メモリセルデータ読出信号ＡＲＲ）を活性化する。
【０１１５】
内部制御信号発生回路５５ｄは、消去／書込指示信号φＥ／Ｐが与えられたとき、アドレス信号ＡＤＩに従って指定されたバンクに対する消去／書込動作を実行する。一方、リードコマンド印加時においては、この内部制御信号発生回路５５ｄは、リードモード切替信号ＲＷＳに従って必要なリードモードを実現するための内部制御信号を生成する。たとえば、ステータスデータレジスタからのデータを読出すレジスタリードモードが指定されたときには、この内部制御信号発生回路５５ｄは、特定されたバンクに対するステータスデータを生成して、ステータスデータレジスタ回路に格納する。アレイリードモードが指定されたときには、内部制御信号発生回路５５ｄは、アドレス信号ＡＤＩに従って選択バンクのメモリセルデータの読出を行なうための制御信号を生成する。この内部制御信号発生回路５５ｄからは、また、消去／書込指示信号φＥ／Ｐが与えられると、ビジー信号／ＢＵＳＹを生成して外部へ出力し、外部からのアクセスを禁止する。
【０１１６】
リードモード設定回路５５ｂは、リードコマンド印加検出信号φＲＥＡＤの活性化時、コマンドデコーダからの動作モード特定信号を取込みラッチするラッチ回路で構成される。リードモード切替信号発生回路５５ｃは、図５に示すリードモード切替信号発生回路におけるＡＮＤ回路２ｈ−２ｋおよび複合ゲート回路２ｌで構成される。これらのリードモード設定回路５５ｂおよびリードモード切替信号発生回路５５ｃは、実施の形態１と同様の構成であってもよい。
【０１１７】
この実施の形態３においても、動作モードは、バンクアドレス信号ではなく、任意のビット数のアドレス信号であっても良い。
【０１１８】
以上のように、この発明の実施の形態３に従えば、ＢＧＯ機能を持たないフラッシュメモリに、特定のアドレス信号ビットの一致／不一致検出機能を備えるバンクポインタを設け、このバンクポインタからの一致／不一致検出信号に従って、リードモード時に行なわれる動作モードを特定しており、コマンドを印加してリードモードの内容を特定する必要がなく、アドレス切替だけで、必要とされるデータの読出を行なうことができる。
【０１１９】
［実施の形態４］
図１７は、この発明の実施の形態４に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図１７に示す不揮発性半導体記憶装置はＢＧＯフラッシュメモリである。したがってアドレスバッファ９０１からは、外部読出用のアドレス信号ＡＥと、内部動作用のアドレス信号ＡＩが生成される。アドレスバッファ９０１からのアドレス信号ＡＥおよびＡＩの特定のビット（バンクアドレス）が、バンクＢ♯１−Ｂ♯４それぞれに対応して設けられるバンクポインタ７０ａ−７０ｄへ与えられる。バンクポインタ７０ａ−７０ｄは、それぞれ互いに独立に、リードモード特定データを格納し、このバンク指定時、リードモード切替信号ＲＳＷ１−ＲＳＷ４を内部制御回路７２へ与える。内部制御回路７２は、これらのバンクポインタ７０ａ−７０ｄからのリードモード切替信号ＲＳＷ１−ＲＳＷ４に従ってリードモード切替信号ＲＳＷを生成して出力切替回路３へ与える。
【０１２０】
したがって、この図１７に示すＢＧＯフラッシュメモリにおいては、バンク単位で、リードモードの内容を特定でき、バンクアドレス信号の変更のみで、さまざまなリードモードを特定することができる。したがって、内部動作中においても、バンクアドレスの切替により、アレイリードおよびステータスレジスタリード以外のリードモードを実現することができる。
【０１２１】
図１８は、バンクＢ♯１に対して設けられるバンクポインタ７０ａの構成を概略的に示す図である。バンクポインタ７０ａ−７０ｄは同一構成を有する。単にバンク指定信号生成時のアドレス信号ビットの組合せが互いに異なるだけである。
【０１２２】
図１８において、バンクポインタ７０ａは、内部制御アドレス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞を受けて内部動作用バンク指定信号ＡＩＢ１を生成するＡＮＤ型デコード回路７５ａと、外部動作用アドレス信号ビットＡＥ＜ｍ＞おびＡＥ＜ｍ−１＞を受けて外部動作用バンク指定信号をＡＥＢ１を生成するＡＮＤ型デコード回路７５ｂを含む。ＡＮＤ型デコード回路７５ａは、アドレス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞がともにＬレベルのときに、バンク指定信号ＡＩＢ１をＨレベルの選択状態へ駆動する。ＡＮＤ型デコード回路７５ｂは、アドレス信号ビットＡＥ＜ｍ＞およびＡＥ＜ｍ−１＞がともにＬレベルのときにバンク指定信号ＡＥＢ１を選択状態へ駆動する。これらのアドレス信号ビットＡＩ＜ｍ＞およびＡＩ＜ｍ−１＞は内部動作時のバンクアドレスを構成し、またアドレス信号ビットＡＥ＜ｍ＞およびＡＥ＜ｍ−１＞が、外部動作用のバンクアドレスを構成する。
【０１２３】
バンクポインタ７０ａは、さらに、バンク指定信号ＡＥＢ１を反転するインバータ７６と、デバイス製造コード（ＩＤコード）を読出すためのデバイス製造コードリード信号をラッチするラッチ回路７７ａと、ＣＦＩコードリード信号をラッチするＣＦＩコードリード信号ラッチ回路７７ｂと、ステータスデータリード信号をラッチするラッチ回路７７ｃと、ロックビットリード信号をラッチするラッチ回路７７ｄと、アレイリード信号をラッチするラッチ回路７７ｅと、ラッチ回路７７ａのラッチ信号とインバータ７６の出力信号とを受けてＩＤコード読出指示信号ＩＤＲＤ１を生成するＮＯＲ回路７８ａと、インバータ７６の出力信号とラッチ回路７７ｂの出力信号とを受けてＣＦＩコード読出指示信号ＣＦＲ１を生成するＮＯＲ回路７８ｂと、インバータ７６の出力信号とラッチ回路７７ｃの出力信号とを受けてステータスデータ読出指示信号ＳＤＲＤ１を生成するＮＯＲ回路７８ｃと、ラッチ回路７７ｄの出力ラッチ信号とインバータ７６の出力信号とを受けてロックビット読出指示信号ＬＢＲＤ１を生成するＮＯＲ回路７８ｄと、インバータ７６の出力信号とラッチ回路７７ｅのラッチ信号とを受けてアレイデータ読出指示信号ＡＲＲＤ１を生成するＮＯＲ回路７８ｅを含む。
【０１２４】
これらのＮＯＲ回路７８ａ−７８ｅは、インバータ７６の出力信号がＨレベルのときには、データ読出指示信号ＩＤＲＤ１、ＣＦＲＤ１、ＳＤＲＤ１、ＬＢＲＤ１およびＡＲＲＤ１をＬレベルに設定する。すなわち、このバンクＢ♯１が外部アドレス信号により指定されない場合には、これらの読出指示信号は非活性状態に維持される。一方、バンク指定信号ＡＥＢ１がＨレベルとなると、インバータ７６の出力信号がＬレベルとなり、ＮＯＲ回路７８ａ−７８ｅがインバータとして動作し、ラッチ回路７７ａ−７７ｅによりラッチされた信号に従って、バンクＢ♯１に対して行なわれる外部リードモードの内容を特定するリードモード切替信号ＲＳＷ１を生成する。このリードモード切替信号ＲＳＷ１が、図１７に示す内部制御回路７２へ与えられる。内部制御回路７２は、このリードモード切替信号ＲＳＷ１に従って、内部動作制御を行なうとともに、出力切替回路３へ、リードモード切替信号ＲＳＷを与え、指定された動作モードに応じた状態に出力切替回路３を設定する。
【０１２５】
図１９は、図１８に示すラッチ回路７７ａ−７７ｅの構成を示す図である。図１９においては、これらのラッチ回路７７ａ−７７ｅの構成は同一構成を有するため、１つのラッチ回路７７を代表的に示す。図１８において、ラッチ回路７７は、内部動作用バンク指定信号ＡＩＢ１と外部アドレス取込指示信号ＥＡＬＥを受けるＡＮＤ回路７９ａと、コマンドデコーダからのリードモード特定信号ＭＲＤと外部アドレス取込指示信号ＥＡＬＥを受けるＡＮＤ回路７９ｂと、ＡＮＤ回路７９ａの出力信号を反転するインバータ７９ｃと、インバータ７９ｃおよびＡＮＤ回路７９ａの出力信号に従ってＡＮＤ回路７９ｂの出力信号を通過させるトランスミッションゲート７９ｄと、トランスミッションゲート７９ｄを介して与えられる信号をラッチするためのゲート回路７９ｅおよびインバータ７９ｆを含む。
【０１２６】
ゲート回路７９ｅは、その第１の入力に、トランスミッションゲート７９ｇを介して与えられる信号を受け、第２の入力に、リセット信号ＲＳＴを受けて、リードモード特定信号ＸＲＤ１（ＩＤＲＤ１等）を出力する。インバータ７９ｆは、このゲート回路７９ｅの出力信号を反転してゲート回路７９ｅの第１の入力へ与える。ゲート回路７９ｅは、リセット信号ＲＳＴがＬレベルのときには、インバータ回路として動作し、ゲート回路７９ｅおよび７９ｆにより、インバータラッチが形成される。一方、リセット信号ＲＳＴがＨレベルとなると、ゲート回路７９ｅはリードモード特定信号ＸＲＤ１をＨレベルの非活性状態にリセットする。ＮＯＲ回路７８ａ−７８ｅは、動作時インバータとして動作するため、このラッチ回路７７には、リードモード切替信号ＲＳＷ１の各読出指示信号と論理レベルが反転した信号がラッチされる。
【０１２７】
外部からコマンドが与えられたときには、外部アドレス取込指示信号ＥＡＬＥが活性化され、ＡＮＤ回路７９ａおよび７９ｂがイネーブルされる。外部からのコマンド印加時に、バンクＢ♯１が特定された場合には、バンク指定信号ＡＩＢ１が、外部アドレス信号ＡＤに従って活性状態へ駆動される（図２７参照）。したがって、トランスミッションゲート７９ｄが導通し、ＡＮＤ回路７９ｂを介して与えられるリードモード特定信号ＭＲＤを通過させて、ゲート回路７９ｅおよび７９ｆによりラッチさせる。すなわち、コマンドデコーダまたはリードモード設定回路から与えられるリードモード特定信号ＭＲＤに従ってラッチ回路７７のラッチ信号が設定される。
【０１２８】
コマンド印加時に、バンクＢ♯１と異なるバンクが指定された場合には、バンク指定信号ＡＩＢ１は、Ｌレベルの非活性状態を維持する。したがってトランスミッションゲート７９ｄは非導通状態を維持するため、ラッチされたリードモード特定信号ＸＲＤ１の状態は変化しない。
【０１２９】
単に外部のバンクアドレスが変更されたときには、このラッチ回路７７のラッチ内容は変化せず、単にＮＯＲ回路７８ａ−７８ｅに従ってリードモード切替信号ＲＳＷ１がラッチしたリードモード特定信号に従って生成される。これにより、バンク単位で、実行すべき動作モードを特定することができる。
【０１３０】
図２０は、この発明の実施の形態４の動作シーケンスの一例を示す図である。図２０において、まずバンクアドレスＡ１を設定し、その次にコマンドとしてリードモード特定コマンドＲ１を与える。したがって、バンクアドレスＡ１が指定するバンクにおいては、このリードモード特定コマンドＲ１が指定する読出モードが設定される。
【０１３１】
続いて、バンクアドレスＡ２とともに、コマンドＲ２を与え、バンクアドレスＡ２が指定するバンクのリードモードの内容を設定する。
【０１３２】
次いで、バンクアドレスＡ２が指定するバンクに対し、データ読出を要求する（信号／ＣＥ，／ＯＥを活性化する）。この場合、コマンドＲ２により指定されたデータがバンクアドレスＡ２が特定するバンクから読出される。
【０１３３】
続いて、バンクアドレスＡ１に対しデータ読出を要求すると、リードコマンドＲ１により指定されたデータが、バンクアドレスＡ１が指定するバンクから読出される。
【０１３４】
バンクアドレスＡ３を指定してデータの読出を行なうと、このバンクＡ３においては、先のサイクルにおいて指定された読出モードの内容に応じてデータが読出される。このバンクＡ３において、デフォルト値として、アレイリードモードが設定されるように構成されてもよい。この場合、特に、コマンドを用いてリードモードを特定せずともアレイリード（選択メモリセルデータの読出）を行なうことができる。
【０１３５】
バンクアドレスＡ１を再び与えて、データ読出を行なうと、バンクアドレスＡ１が特定するバンクから、リードコマンドＲ１が指定する内容のデータが読出される。
【０１３６】
したがって、各バンクごとに、その読出内容を変更することができる。たとえばバンクＢ♯１において消去／書込の内部動作が行なわれている場合、バンクＢ♯２−Ｂ♯４を特定するバンクアドレスを与えることにより、バンクＢ♯２−Ｂ♯４のメモリセルデータの読出またはレジスタ回路９０８−９１１のデータの読出を行なうことができる。特に、各バンクごとにリードモードの内容を変更することにより、複数のレジスタ回路の内容を、順次バンクアドレスの変更のみで読出すことができる。
【０１３７】
図２１は、図１７に示す内部制御回路７２の構成を概略的に示す図である。図２１において、内部制御回路７２は、外部からのコマンドＣＭＤを制御信号ＣＴＬに従って取込みデコードするコマンドデコーダ７２ａと、各バンクのバンクポインタ７０ａ−７０ｄからのリードモード切替信号ＲＳＷ１−ＲＳＷ４を受け、リードモード切替信号ＲＳＷを生成するリードモード設定回路７２ｂと、リードモード設定回路７２ｂからのリードモード切替信号ＲＷＳとコマンドデコーダ７２ａからの動作モード指示信号φＥ／ＰおよびＭＲＤと内部制御アドレス信号ＡＩとを受けて、各種必要な内部制御信号を生成する内部制御信号発生回路７２ｃを含む。
【０１３８】
リードモード設定回路７２ｂは、各バンクポインタ７０ａ−７０ｄからのリードモード切替信号ＲＳＷ１−ＲＳＷ４の各読出モード指示信号ごとの論理和に従って、出力切替回路３へ与えられるリードモード切替信号ＲＳＷを生成する。
【０１３９】
内部制御信号発生回路７２ｃは、指定された動作モードに必要な内部制御信号を生成し、また内部制御アドレス信号ＡＩの更新などを行なう。図２１においては、外部アドレス取込指定信号ＥＡＬＥ、内部制御アドレス取込指定信号ＩＡＬＥ、およびメインセンスアンプ活性化信号ＳＥＭを、内部制御信号として代表的に示す。この内部制御信号発生回路７２ｃからのメインセンスアンプ活性化信号ＳＥＭは、バンクＢ♯１−Ｂ♯４に共通に与えられ、各バンクにおいてバンクポインタからのバンク特定信号に従って対応のセンスアンプに対するセンスアンプ活性化信号が生成される。他のベリファイ動作等の内部動作時においても同様である。
【０１４０】
なお、消去／書込などの内部動作を行なうバンクに対しては、その前のサイクルで、バンクのリードモードを、たとえばステータスデータリードモードに設定する。これにより、消去／書込などの内部動作を行なうバンクに対しアレイリードが行なわれるのを防止することができる。
【０１４１】
［変更例］
図２２は、図２１に示す内部制御信号発生回路７２ｃの変更例を示す図である。図２２において、内部制御信号発生回路７２ｃは、消去／書込指示信号φＥ／Ｐの活性化時、内部制御アドレス信号ＡＩをラッチするラッチ回路８０ａと、ラッチ回路８０ａのラッチアドレス信号のうちバンクアドレス信号（バンク指定信号）ＡＩＢと外部からのアドレス信号のバンクアドレス信号（バンク指定信号）ＡＥＢの一致／不一致を検出する一致検出回路８０ｃと、ラッチ回路８０ａのラッチするアドレス信号を所定のシーケンスに従って変更して内部制御アドレス信号ＩＣＡＤを生成するアドレス制御回路８０ｂと、一致検出回路８０ｃの出力信号とアレイリードモード指示信号ＡＲＲを受けるＡＮＤ回路８０ｄと、ＡＲＲ回路８０ｄの出力信号と消去／書込動作指示信号φＥ／Ｐとに従って内部動作に必要な内部動作制御信号ＩＯＰＣを生成する内部動作制御回路８０ｅを含む。
【０１４２】
この図２２に示す内部制御信号発生回路７２ｃにおいては、消去／書込などの内部動作を行なうバンクに対し、外部アドレスに従ってアレイリードモードが指定されたときに、ＡＮＤ回路８０ｄの出力信号が活性状態のＨレベルとなる。この場合、消去／書込動作を制御する内部動作制御回路８０ｅは、予め定められた動作を実行する。すなわち、消去／書込動作を一旦中断し、外部からのアレイリードモードに従って選択メモリセルのデータを該対応のバンクから読出す（サスペンド：ＳＵＳＰＥＮＤ）。または、このアレイリードモード指示信号ＡＲＲの活性化を無視して、内部で消去／書込動作を継続する（アボート：ＡＢＯＲＴ）。または対応のバンクを動作停止状態に設定する（スリープモード：ＳＬＥＥＰ）。
【０１４３】
したがってこの場合、内部動作実行前に、内部動作を行なうバンクに対し、アレイリードモード以外の動作モードを設定する必要がなく、予め内部動作制御回路８０ｅにより設定された動作シーケンスに従って、内部動作が実行される。
【０１４４】
なお、この内部動作制御回路８０ｅの行なう動作内容が、また、別のコマンドにより、設定されるように構成されてもよい。
【０１４５】
以上のように、この発明の実施の形態４に従えば、バンクそれぞれにバンクポインタを設け、各バンクポインタ単位で、リードモードの内容を設定するように構成しており、バンクアドレスの切替のみで、リードモードの切替が可能となる。さらに、内部動作中であっても、このバンクアドレスを切替えることにより、所望のデータを読出すことができる。
【０１４６】
［実施の形態５］
図２３は、この発明の実施の形態５に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図２３に示す不揮発性半導体記憶装置は、ＢＧＯフラッシュメモリであり、バンクＢ♯１−Ｂ♯４に共通に外部読出用センスアンプ２０が設けられる。また、書込データバッファ２１、書込回路およびベリファイセンスアンプブロック２２、および消去／書込ベリファイ回路２３が、これらのバンクＢ♯１−Ｂ♯４に共通に設けられる。
【０１４７】
この図２３に示すＢＧＯフラッシュメモリは、図１０に示すＢＧＯフラッシュメモリと同様、センスアンプの占有面積を低減する。バンクＢ♯１−Ｂ♯４それぞれに対応して、バンクポインタ８５ａ−８５ｄが設けられる。これらのバンクポインタ８５ａ−８５ｄの各々は、図１８に示す実施の形態４に従うバンクポインタと同様の構成を有し、それぞれ、リードモード特定信号をラッチし、対応のバンク指定時に、その格納した読出動作特定信号を生成して内部制御回路８２へ与える。内部制御回路８２は、これらのバンクポインタ８５ａ−８５ｄからのリードモード切替信号ＲＳＷ１−ＲＳＷ４に従って内部読出動作を制御するとともに、リードモード切替信号ＲＳＷを生成して出力切替回路３へ与える。
【０１４８】
このバンクポインタ８５ａ−８５ｄおよび内部制御回路８２の動作は、先の実施の形態４におけるバンクポインタ７０ａ−７０ｄおよび内部制御回路８２の動作と同じである。
【０１４９】
したがって、バンクＢ♯１−Ｂ♯４に共通に外部読出用センスアンプ２０が設けられる構成においても、バンク単位でリードモード内容を設定することができ、バンクアドレス信号の切替だけでリードモードを切替えることができる。
【０１５０】
なお、実施の形態４および５においても、バンクの数は４に限定されない。また、バンクアドレス信号に代えて、所定数のアドレス信号ＡＥおよびＡＩの所定のビットが用いられてもよい。予め定められたアドレス領域で、リードモードの特定および切替を行なうことができる。
【０１５１】
以上のように、この発明の実施の形態５に従えば、複数のバンクそれぞれに外部読出用のセンスアンプを設け、またこの外部読出用センスアンプと別に内部動作用（ベリファイ動作用）のセンスアンプを設けることにより、ＢＧＯ機能を損なうことなく占有面積を低減できる。また、バンクごとにバンクポインタを配置し、各バンクポインタに、リードモード特定信号を格納しており、各バンク単位でリードモードの内容を設定することができ、ＢＧＯ動作時の、読出されるデータの種類を増加させることができ、利便性が改善される。また、単にアドレス信号ビットの切替だけでリードモードの切替を行なうことができ、高速で必要なデータの読出を行なうことができる。
【０１５２】
［実施の形態６］
図２４は、この発明の実施の形態６に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図２４に示す不揮発性半導体記憶装置は、ＢＧＯ機能を有していない。したがって、アドレスバッファ６０からは内部アドレス信号ＡＤＩのみが生成される。バンクＢ♯１−Ｂ♯４にそれぞれ対応してバンクポインタ９２ａ−９２ｄが設けられる。これらのバンクポインタ９２ａ−９２ｄは、先の実施の形態４のバンクポインタ７０ａ−７０ｄと同様、それぞれリードモードを特定する情報を格納しており、アドレスバッファ６０からの内部アドレス信号ＡＤＩが対応のバンクを指定するときには、その格納したリードモード特定信号ＲＳＷ１−ＲＳＷ４を内部制御回路９０へ与える。内部制御回路９０は、これらのバンクポインタ９２ａ−９２ｄからのリードモード特定信号ＲＳＷ１−ＲＳＷ４に従って、出力切替回路５３へ与えるリードモード切替信号ＲＳＷを生成するとともに、指定された動作モードを実行する。他の構成は、図１３に示す不揮発性半導体記憶装置と同様であり、対応する部分には同一参照番号を付し、詳細説明は省略する。
【０１５３】
バンクポインタ９２ａ−９２ｄは、図１８に示すバンクポインタと同様の構成を有し、外部からリードモードを指定するコマンドが与えられたときに、指定バンクにおいて指定されたモードが設定される。したがってＢＧＯ動作はできないものの、単にバンクアドレスを変更するだけで、必要なデータを読出すことができ、コマンドを印加し、次いで読出指示を行なう必要がなく、高速で必要とされるデータを読出すことができる。
【０１５４】
なお、図２４に示す構成においては、バンクポインタ９２ａ−９２ｄからは、リードモード特定信号ＲＳＷ１−ＲＳＷ４が生成されて内部制御回路９０へ与えられている。内部制御回路９０が、バンクアドレスに従って指定バンクに対する動作制御を実行する。しかしながら、この場合、内部制御回路９０は、指定された動作モードに従ってメインの制御信号を生成し、バンクＢ♯１−Ｂ♯４それぞれにおいて、対応のバンク９２ａ−９２ｄからのバンク指定信号に従って選択バンクに対してローカル制御信号が生成されて指定された動作が行なわれてもよい。
【０１５５】
以上のように、この発明の実施の形態６に従えば、ＢＧＯ機能を持たない不揮発性半導体記憶装置においても複数のバンクそれぞれに対応して動作モードを特定する情報を格納するバンクポインタを設け、バンクアドレス信号の切替で対応のバンクポインタからの動作モード指定信号に従って内部動作を行なっている。したがって、バンクアドレスの切替だけで、リードモード内容を切替えることができ、高速で必要データの読出を行なうことができる。
【０１５６】
なお、この実施の形態６においても、バンクポインタ９２ａ−９２ｄにおいてはバンクアドレスに従って動作モードを特定する情報を格納するのではなく、これらのポインタ９２ａ−９２ｄにおいてそれぞれ特定のアドレス信号ビットに従って動作モード情報が設定されてもよい。バンクの数は４以上であってもよく、また２個であってもよい。
【０１５７】
【発明の効果】
以上のように、この発明に従えば、バンクなどのアドレス信号の所定のビットの変更のみでリードモード内容を変更することができ、リードモード変更のためにコマンドを印加する必要がなく、高速で必要とされるデータの読出を行なうことができる。また、バックグラウンド・オペレーション時に実行するリードモードの種類を増加させることが可能となり、利便性が改善される。
【０１５８】
すなわち、多ビットアドレス信号の所定のビットに従って特定の動作モードを特定する動作モード指示信号を生成し、この動作モード指示信号に従って必要とされる制御信号を生成しており、単にアドレス信号ビットの変更のみで動作モードを変更することができ、高速動作性および利便性が改善される。
【０１５９】
また、バンクアドレス更新により動作モードを特定することにより、バンク単位で動作モードの切替を行なうことができ、たとえばバックグラウンド・オペレーション時においてバンクアドレスの変更により、動作モードの指定を容易に行なうことができる。
【０１６０】
また、この動作モード指示信号として、複数の固有データを格納する複数のレジスタそれぞれからデータを個別に読出す動作モードと、選択メモリセルのデータを読出すモードの１つを特定するように構成しており、容易にアドレス信号の変更のみで必要とされるデータの読出を行なうことができる。また、バックグラウンド・オペレーション時において、実行されるリードモードの内容を種類を増加させることができ、必要なデータを容易に読出すことができる。
【０１６１】
また、内部制御アドレス信号および外部アドレス信号の所定のビットの一致／不一致に従って、実行されるリードモードの内容を特定しており、特に、一致検出時レジスタ回路のいずれかを選択してデータを読出し、また不一致検出時には、メモリセルデータの読出を行なうように構成しており、従来のバックグラウンド・オペレーション時の機能を損なうことなく、バックグラウンド・オペレーション時に、ステータスデータレジスタ以外のデータをも読出すことが可能となる。
【０１６２】
また、この動作モード指示信号を発生する回路を複数のバンクそれぞれに対応して設けて各回路をそれぞれ互いに独立に、動作モードを設定するように構成しており、各バンク単位で動作モードの設定が可能となり、単にバンクアドレスの変更のみで必要とされるデータを高速で読出すことができる。
【０１６３】
また、複数のバンクに共通に外部データ読出用のセンスアンプを設けることにより、各バンクに対応してセンスアンプ回路を設ける必要がなく、センスアンプ部の占有面積を低減することができる。
【０１６４】
また、動作モード指示信号の設定は、外部からコマンドが与えられたときに、設定しており、容易に必要とされる動作モードを設定し、また動作状況に応じて必要とされる動作モードの変更をも容易に行なうことができる。
【０１６５】
また、コマンド印加後は、外部アドレス信号と内部制御アドレス信号の所定のビットの一致検出時に、格納された動作モード特定情報に従って動作モード指示信号を生成しており、バックグラウンド・オペレーション時における所望のデータを容易に読出すことができる。また、単に、アドレス信号の変更のみで、実行するべき動作モードを変更することができ、高速で必要とされるデータの読出を行なうことができる。
【０１６６】
また、複数のバンクそれぞれに動作モード特定情報格納手段を設け、対応のバンクの選択時に、この格納された動作モード特定情報に従って動作モード指示信号を生成しており、バンク単位で動作モードの切替を行なうことができ、多数種類の動作モードを単にバンクアドレス信号の切替のみで実行することができる。
【０１６７】
また、各バンク対応に設けられた特定情報格納手段から与えられる特定情報に従って動作モード指示信号を生成しており、容易に、動作モード特定情報により特定された動作を実行することができる。
【０１６８】
また、連続する多ビットアドレス信号の所定のビット値の変化を検出し、該変化検出時に変化したアドレス信号の所定のビット値に従って動作モードを設定しており、容易に、アドレス信号の所定のビットの変更のみで、動作モードの切替を行なうことができる。
【０１６９】
また、この動作モード変更を、バックグラウンド・オペレーション動作時に行なっており、ＢＧＯフラッシュメモリにおけるバックグラウンド・オペレーション時に実行される動作モードの内容を容易に変更することができ、ステータスデータ以外のデータをも容易に読出すことができ、利便性が改善される。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２】  図１に示す不揮発性半導体記憶装置の動作を示すタイミングチャート図である。
【図３】  図１に示すバンクポインタの構成を示す図である。
【図４】  図１に示す不揮発性半導体記憶装置のバックグラウンド・オペレーションを示すタイミングチャート図である。
【図５】  図１に示す内部制御回路の構成を概略的に示す図である。
【図６】  図１に示す内部制御回路のアドレス制御部の構成を概略的に示す図である。
【図７】  この発明の実施の形態１の変更例１の構成を概略的に示す図である。
【図８】  この発明の実施の形態１の変更例２の構成を概略的に示す図である。
【図９】  この発明の実施の形態１の変更例２の動作を示すタイミングチャート図である。
【図１０】  この発明の実施の形態２に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図１１】  図１０に示すバンクのＹゲートの構成を概略的に示す図である。
【図１２】  図１０に示す内部制御回路のバンク制御部の構成を概略的に示す図である。
【図１３】  この発明の実施の形態３に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図１４】  図１３に示すアドレスバッファの構成を概略的に示す図である。
【図１５】  図１３に示すバンクポインタの構成を概略的に示す図である。
【図１６】  図１３に示す内部制御回路の構成を概略的に示す図である。
【図１７】  この発明の実施の形態４に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図１８】  図１７に示すバンクポインタの構成を概略的に示す図である。
【図１９】  図１８に示すラッチ回路の構成の一例を示す図である。
【図２０】  図１７に示す不揮発性半導体記憶装置の動作を示すタイミングチャート図である。
【図２１】  図１７に示す内部制御回路の構成を概略的に示す図である。
【図２２】  図１７に示す内部制御回路の変更例の構成を概略的に示す図である。
【図２３】  この発明の実施の形態５に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２４】  この発明の実施の形態６に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２５】  従来の不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２６】  図２５に示すアドレスバッファの構成を概略的に示す図である。
【図２７】  図２６に示すアドレスラッチの構成を示す図である。
【図２８】  図２６および図２７に示すアドレスバッファの動作を示すタイミングチャート図である。
【図２９】  図２５に示すバンクポインタの構成を示す図である。
【図３０】  従来のアドレスデコード回路の活性部の構成を概略的に示す図である。
【図３１】  図２５に示すセンスアンプの構成を概略的に示す図である。
【図３２】  図２５に示す出力切替回路および内部制御回路の構成を概略的に示す図である。
【図３３】  従来の不揮発性半導体記憶装置の動作を示すフロー図である。
【符号の説明】
１  バンクポインタ、２  内部制御回路、３  出力切替回路、Ｂ♯１−Ｂ♯４バンク、９０８−９１１  レジスタ回路、１ｃ  一致検出回路、２ｂ  リード設定回路、２ｃ−２ｇ  セット／リセットフリップフロップ、２ｈ−２ｋ  ＡＮＤ回路、２ｌ  複合ゲート回路、２ｍ  内部制御信号発生回路、１５  一致検出回路、１６  ラッチ回路、２０  外部読出用センスアンプ、５３  出力切替回路、５５  内部制御回路、６０  アドレスバッファ、６５  バンクポインタ、７０ａ−７０ｄ  バンクポインタ、７２  内部制御回路、７７ａ−７７ｅ  ラッチ回路、７８ａ−７８ｅ  ＮＯＲ回路、７７  ラッチ回路、  ７２ｂ  リードモード設定回路、７２ｃ  内部制御信号発生回路、８２  内部制御回路、８５ａ−８５ｄ  バンクポインタ、９０  内部制御回路、９２ａ−９２ｄ  バンクポインタ、９００  アドレスバッファ、９０８−９１１  レジスタ回路、９１３  データバッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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