【手続補正書】
【提出日】平成18年2月8日(2006.2.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のデータ線と、
前記複数のワード線と前記複数のデータ線の交点にある複数のメモリセルとを具備し、
前記複数のメモリセルの夫々は、第１スイッチ素子と、第１コンデンサ素子とを含み、
前記第１コンデンサ素子の第１端子は、前記第１スイッチ素子の第１端子へ電気的に接続され、
前記第1コンデンサ素子の第1端子は、前記データ線の電圧値に基づいて前記第1スイッチ素子を介して電荷が供給されることにより前記電荷を蓄積し、
前記メモリセルへの書き込み動作において、前記複数のデータ線の電圧関係がＶａ＞Ｖｂを満たす場合に、前記ストレージノードの書き込み終了時の蓄積電荷量は、Ｑａ＜Ｑｂになり、前記データ線の電圧関係が逆の場合は前記ストレージノードの電荷関係も逆になることを特徴とする半導体メモリ。
【請求項２】
前記第１スイッチ素子の前記ストレージノードに接続されていない第２端子は、一定の電圧が供給される共通線に接続されることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記複数のワード線は、複数の書き込みワード線を含み、
前記スイッチ素子は、書き込みトランジスタから構成され、
前記書き込みトランジスタのソースまたはドレインは、前記ストレージノードへ電気的に接続され、
前記書き込みトランジスタのゲート電極は、書き込みワード線へ電気的に接続され、
前記第１コンデンサ素子は、ストレージトランジスタであり、
前記第１コンデンサ素子の第１端子は、前記ストレージトランジスタのゲート電極であることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
前記メモリセルに保存される情報は、前記ストレージトランジスタのソース・ドレイン間のコンダクタンス変化によって識別されることを特徴とする請求項３に記載の半導体メモリ。
【請求項５】
前記複数のワード線は、複数の読み出しワード線を含み、
前記複数のメモリセル夫々は、さらに読み出しトランジスタを含み、
前記ストレージトランジスタのソースまたはドレインは、前記読み出しトランジスタのソースまたはドレインへ電気的に接続され、
前記ストレージトランジスタのソースまたはドレインへ接続されていない前記読み出しトランジスタのソースまたはドレインは、読み出しデータ線へ接続され、
前記読み出しトランジスタのゲート電極は、読み出しワード線へ電気的に接続されることを特徴とする請求項３又は４に記載の半導体メモリ。
【請求項６】
前記ストレージトランジスタのソースまたはドレインへ接続されていない前記読み出しトランジスタのソースまたはドレインは、共通の基準電圧へ接続され、
前記読み出しトランジスタのソースまたはドレインへ接続されていない前記ストレージトランジスタのソースまたはドレインは、前記データ線へ電気的に接続されることを特徴とする請求項３又は４に記載の半導体メモリ。
【請求項７】
前記複数のメモリセルの夫々は、さらにアクセスコンデンサ素子を含み、
前記アクセスコンデンサ素子の一方の端子は、前記ストレージノードへ電気的に接続され、
前記アクセスコンデンサ素子の第２端子が読み出しワード線へ接続されることを特徴とする請求項１乃至６の何れか１項に記載の半導体メモリ。
【請求項８】
前記スイッチ素子は、前記ストレージトランジスタのチャンネルと異なる極性の不純物をドーピングしたチャンネルを備えるトランジスタを含むことを特徴とする請求項１乃至７の何れか１項に記載の半導体メモリ。
【請求項９】
前記複数のワード線は、書き込み電圧、読み出し電圧、前記書き込み電圧と読み出し電圧の中間のスタンバイ電圧が印加されることを特徴とする請求項１に記載の半導体メモリ。
【請求項１０】
複数のダミーセルをさらに具備し、
前記複数のデータ線の夫々は、他の一本とデータ線対として構成され、
前記ダミーセルは、前記データ線対のうち読み出し動作によりアクセスされる前記メモリセルに接続されていないデータ線へ接続され、前記データ線対の電圧の間のほぼ中間の電圧を出力することを特徴とする請求項１乃至９のいずれか１項に記載の半導体メモリ。
【請求項１１】
信号増幅を行なうためのセンスアンプをさらに具備し、
前記センスアンプは、前記増幅器の２個の入力端子が２本のシングルエンデッドデータ線へ電気的に接続されるように構成されることを特徴とする請求項１乃至１０の何れか１項に記載の半導体メモリ。
【請求項１２】
前記ストレージノードに保存された前記メモリセルの情報を復元するようにリフレッシュ動作を行なうことを特徴とする請求項１乃至１１の何れか１項に記載の半導体メモリ。
【請求項１３】
前記スイッチ素子は、絶縁薄膜上に５ナノメートル以下の厚みの半導体材料で形成されたチャンネル領域と、前記チャネル領域に接続され、金属又は半導体材料で形成されるソース領域及びドレイン領域を有し、
前記チャンネル領域の電圧レベルは、前記スイッチ素子のゲート電極の電圧の影響を受けることを特徴とする請求項１乃至１２の何れか１項に記載の半導体メモリ。
【請求項１４】
前記第１コンデンサ素子は、ストレージトランジスタで構成され、
前記ストレージトランジスタのゲート電極は、電気的に前記スイッチ素子の１つの端子に接続され、ストレージノードとして働くことを特徴とする請求項１に記載の半導体メモリ。
【請求項１５】
複数の読み出しワード線と複数の書き込みワード線を含む複数のワード線と、
複数のデータ線と、
前記複数のワード線と前記複数のデータ線の交点にある複数のメモリセルとを具備し、
前記複数のメモリセルの夫々は、そのゲート電極がストレージノードへ電気的に接続され、そのソース又はドレイン領域の一方が前記データ線に接続されるストレージトランジスタと、
そのゲート電極が前記読み出しワード線へ電気的に接続され、そのソースまたはドレイン領域が前記ストレージトランジスタのソースまたはドレイン領域の他方へ接続される読み出しトランジスタと、
そのゲート電極が前記書き込みワード線へ電気的に接続される半導体書き込みデバイスとを含み、
前記半導体書き込みデバイスは、絶縁層の上部に５ナノメートルを越えない厚みの半導体材料で形成されたチャンネル領域と、前記チャネル領域に接続され、金属または半導体材料から形成されるソース及びドレイン領域とを有することを特徴とする半導体メモリ。
【請求項１６】
複数のワード線と、
第１データ線対及び第２データ線対を含む複数のデータ線対と、
前記複数のワード線と前記複数のデータ線対の交点にあるメモリセルとを含み、
前記複数のメモリセルの各々は、第１及び第２転送トランジスタを含み、
前記第１転送トランジスタは、第１ストレージノードから第１データ線対へデータを転送し、
前記第２転送トランジスタは、第２ストレージノードから第２データ線対へデータを転送し、
前記第１及び第２転送トランジスタは、同一のワード線によって活性化され、
前記複数のメモリセルの各々は、絶縁薄膜上で５ナノメートルを越えない厚みを有する半導体材料で形成されるチャンネル領域と、前記チャネル領域によって接続され、金属又は半導体材料で形成されるソース領域とドレイン領域を夫々が有する第１及び第２ストレージ半導体デバイスをさらに含み、
前記チャンネル領域の電圧レベルは、前記半導体デバイスのゲート電極の電圧により影響を受け、
前記半導体デバイスは、前記第１及び第２ストレージノードへ交差接続により反転して構成されることを特徴とする半導体メモリ。
【請求項１７】
前記データ線対に接続され、前記データ線対の差分信号を増幅するセンスアンプをさらに含むことを特徴とする請求項１６に記載の半導体メモリ。
【請求項１８】
前記複数のメモリセルの各々は、さらにアクセストランジスタと、そのゲート電極が前記ストレージノードの一方に接続され、ソースまたはドレイン領域が接地ノードに接続され、前記ソースまたはドレイン領域の他方がアクセストランジスタのソースまたはドレイン領域に接続される読み出しトランジスタとを含み、
前記アクセストランジスタは、ゲート電極を含み、
前記ゲート電極は、前記ワード線に電気的に接続され、
前記読み出しトランジスタに接続されていない前記アクセストランジスタの前記ソースまたはドレイン領域の他方は、読み出しデータ線へ電気的に接続されることを特徴とする請求項１６又は１７に記載の半導体メモリ。
【請求項１９】
前記ストレージトランジスタのソースまたはドレイン領域は、読み出しデータ線へ電気的に接続され、他のメモリセルの前記ストレージトランジスタのソースまたはドレイン領域は、サブデータ線へ電気的に接続されることを特徴とする請求項１６に記載の半導体メモリ。
【請求項２０】
前記ストレージトランジスタのゲート電極は、第１導電型の不純物が打ち込まれた多結晶シリコンで形成され、前記書き込みトランジスタのソース及びドレイン領域は、第２導電型の不純物が打ち込まれた多結晶シリコンで形成されることを特徴とする請求項１６に記載の半導体メモリ。
【請求項２１】
前記書き込みトランジスタの前記ドレイン及びソース領域の上部は、前記ドレイン及びソース領域の下部より高い不純物濃度を有することを特徴とする請求項２０に記載の半導体メモリ。
【請求項２２】
前記書込みトランジスタは、前記第１導電型の多結晶シリコンの層と、金属またはシリサイドの層と、前記第２導電型の多結晶シリコン層が積層される縦型スタック構造を用い、
前記縦型スタック構造の下部は、前記ストレージトランジスタのゲート電極に、また前記縦型スタック構造の上部は、前記書き込みトランジスタのソースまたはドレイン領域になるように構成することを特徴とする請求項１６に記載の半導体メモリ。
【請求項２３】
複数のワード線と、
複数のデータ線と、
前記複数のワード線と複数のデータ線の交点にある複数のメモリセルを具備し、
前記複数のメモリセルの各々は、そのゲート電極がストレージノードへ電気的に接続されるストレージトランジスタと、そのゲート電極へ電気的に接続された書き込みワード線により活性化される半導体書き込みデバイスとを含み、
前記半導体書込みデバイスのソースまたはドレイン領域は、前記ストレージノードへ電気的に接続され、
前記メモリセルは、２つで一つの対を成し、前記メモリセル対の各々が別のデータ線へ接続され、
前記メモリセル対の各々の前記ストレージノードへ接続されていない前記半導体書き込みデバイスのソースまたはドレイン領域が電気的に接続されることを特徴とする半導体メモリ。
【請求項２４】
第１スイッチ素子と、第１キャパシタ素子とを有するメモリセルを具備し、
前記第１キャパシタ素子の第１端子は、ストレージノードで前記第１スイッチ素子の第１端子へ電気的に接続され、
前記第１スイッチ素子は、外部データ線の電圧に基づいて充電ノードへ電荷を転送し、
前記外部データ線は、少なくとも２つの電圧値をとり、
前記メモリセルへの書き込み動作中にデータ線電圧値の高い方に関係するストレージノードでの電荷量は、前記データ線電圧値の低い方のストレージノードでの電荷量より少ないことを特徴とする半導体メモリ。