【事件の表示】
　平成６年特許願第１１１６７５号「マイクロプロセッサのメモリ情報読込装置及び読込方法」拒絶査定に対する審判事件［平成　７年１１月１０日出願公開、特開平７−２９５８９３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成６年４月２８日の出願であって、その請求項１に係る発明は、平成１３年１１月１２日付の手続補正書で補正された特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「マイクロプロセッサと、このマイクロプロセッサを動作させるための情報データを複数のブロックに分割して記憶するメモリ手段と、このメモリ手段に記憶されている前記情報データを読み出して前記マイクロプロセッサに読み込ませる読込手段とを備え、前記読込手段にはメモリ手段から読み出した情報データを前記ブロックごとに異なる所定の規則で変換するデータ変換回路を備え、前記データ変換回路は、前記情報データのアドレスに対応した複数のデータが記憶される内部メモリと、データ変換用として設定されたデータが記憶されるレジスタと、前記情報データのアドレスに対応して前記内部メモリから読み出したデータと前記レジスタの前記情報データの読み込み中に前記メモリ手段の各ブロック毎に変更されるデータとを論理演算してデータ変換用のデータを作成する論理回路と、この論理回路から出力されるデータに基づいてメモリ手段から読み出した情報データをデータ変換する論理回路と、前記メモリ手段から読み出した情報データとデータ変換した情報データとを前記アドレスに対応して選択するデータ切替回路とを備えることを特徴とするマイクロプロセッサのメモリ情報読込装置。」
　
２．引用例
　これに対して、当審における、平成１３年９月１４日付けで通知した拒絶理由に引用した特開昭６３−１４５５３２号公報（以下、「引用刊行物１」という。）には、次の事項が記載されている。
（１）「（産業上の利用分野）
　本発明はプログラム、データ等のデジタル情報を容易に模倣することができない模倣防止機能付プロセッサに関する。
　（従来の技術）
　プロセッサに所望の処理をおこなわせるためには当然のことながらプログラムのようなソフトウェアが必要である。近年このソフトウェアの開発には莫大な費用、労力、時間が必要であり、コスト的に製品全体に対してかなりの比重をしめるようになっている。しかるにソフトウェアのコピーは極めて容易であり、不正にソフトウェアをコピーする者があとをたたない。苦労してソフトウェアを開発して新製品を売り出すと、１〜２ヶ月後にはそっくり同じ機能の模倣品が出現するというのが現状である。したがって開発メーカは模倣を防止するために様々な工夫をしている。」（第３頁右下欄第６行目乃至第４頁左上欄第３行目）
（２）「（実施例）
　本発明の第１の実施例による模倣防止機能付プロセッサを第１図に示す。ＣＰＵ１０を動かすプログラムデータ等のデジタル情報は外部ＲＯＭ１１に格納されている。外部ＲＯＭ１１のデジタル情報は変換回路１２により変換される。この変換回路１２は多数種類の変換式により外部ＲＯＭ１１からのデジタル情報を変換することができるように構成されている。どの変換式により変換するかは内部のＲＡＭ１３からの鍵情報に基づいて選択される。このＲＡＭ１３には、ＣＰＵ１０から外部ＲＯＭ１１へのアクセスアドレスＡＤの一部のアドレスＡＤが入力される。ＲＡＭ１３は電池１４によりバックアップされている。なおＣＰＵ１０から変換回路１２には読出制御信号ＲＤが出力されている。これによってＣＰＵ１０は変換回路１２からデータＤＴの読出タイミングを制御している。また変換回路１２は制御信号ＣＴによりＲＡＭ１３を制御している。
　変換回路１２は、例えばゲートアレイ又はＰＬＡにより構成され、多数の変換式により入力したディジタルコードを変換することができる。ゲートアレイを用いれば高速変換可能であり望ましい。変換回路１２の変換式を決定した後、これら変換式を考慮して、ＲＡＭ１３および外部ＲＯＭ１１の内容を決定し格納する。すなわちあるアドレスについて外部ＲＯＭ１１のそのアドレスの内容を、ＲＡＭ１３のそのアドレスの鍵情報により選択された変換式により変換すれば、ＣＰＵ１０に入力されるべき正しいデジタル情報になるようにＲＡＭ１３および外部ＲＯＭ１１の内容を決定する。これを各アドレスについて定め格納する。」（第５頁左上欄第７行目乃至右上欄第１９行目）
（３）「本発明の第１０の実施例による模倣防止機能付プロセッサを第１１図に示す。本実施例は第１図に示す第１の実施例に、鍵情報をラッチするためのラッチ２０を加えたものである。このラッチ２０のデータ入力端はＣＰＵ１０と変換回路１２の間のデータラインから分岐したデータラインが接続されており、データ出力端は変換回路１２のデータ入力端に接続されている。ラッチ２０はデータ入力端から入力するデジタル情報をＣＰＵ１０からの制御信号φに応じて鍵情報としてラッチする。ＣＰＵ１０からの制御信号φの出力タイミングにより、ラッチ２０は、変換回路１２からのデジタル情報またはＣＰＵ１０からのデジタル情報をラッチする。すなわち、制御信号φを所定のタイミングにより出力することにより、外部ＲＯＭ１１から出力されるデータＤＴを変換回路１２で変換した後のデジタル情報を鍵情報としてラッチ２０にラッチする。または制御信号φを別のタイミングで出力することにより、ＣＰＵ１０から出力されるデジタル情報を鍵情報としてラッチ２０にラッチする。変換回路１２ではラッチ２０から出力される鍵情報に応じて定められる変換ルールに従って外部ＲＯＭ１１からのデータＤＴを変換する。
　本実施例による模倣防止機能付プロセッサの動作例を第１２図に示す。全ての動作を複数の処理Ａ〜Ｎに分け、各処理Ａ〜Ｎの間にラッチ処理が挿入されるようにプログラムが作られている。先ずラッチ２０に鍵情報Ａをラッチしてラッチ２０を初期化する（ステップ５１）。次に処理Ａを行なう（ステップ５２）が、この処理Ａでは外部ＲＯＭ１１からのデータＤＴはラッチ２０にラッチされた鍵情報Ａにより定まる変換ルールＡにより変換回路１２で変換される。処理Ａで実行するプログラムが書かれた外部ＲＯＭ１１の領域には、変換ルールＡで変換されるとＣＰＵ１０に対する正しいデータＤＴとなるようなデジタル情報が格納されている。外部ＲＯＭ１１には、処理Ａの終了直後にラッチ２０に処理Ｂ用の鍵情報Ｂがラッチされるようにプログラムが書かれており、処理Ａの後にラッチ２０に鍵情報Ｂがラッチされる（ステップ５３）。次にラッチ２０にラッチされた鍵情報Ｂに基づいて外部ＲＯＭ１１からのデータＤＴを変換ルールＢで変換し、処理Ｂを実行する（ステップ５４）。処理Ｂで実行するプログラムが書かれた外部ＲＯＭ１１の領域には、変換ルールＢで変換されるとＣＰＵ１０に対する正しいデータＤＴとなるようなデジタル情報が格納されている。以下同様に、ラッチ２０への鍵情報Ｃのラッチ（ステップ５５）、処理Ｃ、…、ラッチ２０への鍵情報Ｎのラッチ（ステップ５６）、処理Ｎを実行し（ステップ５７）、すべての処理を終了する。
　なお処理の途中で随時なされる割込み処理に対しては、割込み用ラッチをラッチ２０とは別に設け、この割込み用ラッチにより定まる変換ルールでデータＤＴを変換する。これによりどの処理から割込み処理に動作が移っても正しい処理が可能である。
　このように、本実施例によれば、ラッチ回路にラッチされた鍵情報により変換回路の変換ルールが変更され、この鍵情報はプログラムにより書換えることが可能である。したがってプログラムにより変換回路の変換ルールを変えることができるだけでなく、プログラム中にラッチの書換え命令を含ませておくことにより、プログラムの実行中に変換回路の変換ルールを随時変えることができる。ラッチの書換え命令は通常の命令と区別がつきにくいように含ませることは極めて簡単であるから、模倣者はいつから変換ルールが変わったかを知ることは極めて困難であり、したがって解読は事実上不可能となる。」（第６頁左下欄第１９行目乃至第７頁左下欄第１０行目）
（４）「本発明の第１３の実施例による模倣防止機能付プロセッサを第１５図に示す。本実施例では、第１０乃至第１２の実施例と異なり、変換回路１２としてラッチを内蔵したものを用いている点に特徴がある。したがって第１５図のブロック図には独立のラッチは存在しないが、実際には変換回路１２’に内蔵されたラッチが第１０乃至第１２の実施例におけるラッチ２０、２１の機能を果たしている。変換回路１２’には制御信号φが入力されている。近年ラッチ内蔵のＰＬＡが供給されるようになっており、かかるＰＬＡを本実施例の変換回路１２’として用いればよい。」（第８頁左上欄第５行目乃至第１６行目）
　
　上記記載事項によると、引用刊行物１には、
「ＣＰＵと、このＣＰＵを動作させるためのデジタル情報を複数の領域に分割して格納する外部ＲＯＭと、このＲＯＭに格納されている前記デジタル情報を読み出して前記ＣＰＵに読み込ませる読込手段とを備え、前記読込手段は、前記デジタル情報のアドレスに対応した複数の鍵情報を記憶するＲＡＭと、鍵情報をラッチするラッチと、前記デジタル情報のアドレスに対応して前記ＲＡＭから選択的に読み出した鍵情報と前記ラッチの前記デジタル情報の読込中に前記外部ＲＯＭの領域毎に変更される鍵情報に基づいて前記外部ＲＯＭから読み出したデジタル情報を前記領域ごとに異なる所定の変換ルールで変換する変換回路とを備える模倣防止機能付プロセッサ」の発明（以下、「引用発明」という。）が記載されていると認める。
　
　また、同じく拒絶理由に引用した特開平５−２０４７６５号公報（以下、「引用刊行物２」という。）には、次の事項が記載されている。
（５）「【０００５】
【発明が解決しようとする課題】
　従来のマイクロコンピュータにおいては、図３に示すように、外部記憶装置４とマイクロコンピュータ本体３とがデータ・バス１３で直接接続されているため、第三者に外部記憶装置４に格納されているデータを読まれる危険性があった。
【０００６】
　そこで、本発明の目的は、以上の欠点を解消して、第三者に外部記憶装置に格納されている内容を読めないようにしたマイクロコンピュータを提供する事にある。」
（６）「【００１０】
　図１における暗号解読回路１は、本来第三者によって自由に設計可能な回路であるが、本実施例では、アドレス・バス５の下位８ビットのデータとキー・ワード回路の出力データから構成する。
【００１１】
　キー・ワード回路２は、８ビットの不揮発性メモリで構成され、その内容は随時マイクロコンピュータ本体３の外部より書き替え可能とする。また、本実施例では、キー・ワード回路２の内容に１６進数の３Ｆが格納されている物とする。
【００１２】
　次に図１中の暗号解読回路１について、図２を用いてその詳細を説明する。
【００１３】
　図２においてアドレス・バス５，外部データ・バス６，内部データ・バス７，データ読み出し信号８は、図１と同じなので説明は省略する。
【００１４】
　図２において、暗号解読回路１と、キー・ワード回路２とが示されており、暗号解読回路１は、データ・バス８と外部データ・バス６との排他的論理和を取りその値をデータ・バス１２に出力する排他的論理和回路１０と、データ・バス１２とアドレス・バス５との排他的論理和を取りデータ・バス７にその値を出力する排他的論理和回路１１とを有する。」
　また、同じく拒絶理由に引用した特開平６−４４１４１号公報（以下、「引用刊行物３」という。）には、次の事項が記載されている。
（７）「【０００４】
【発明が解決しようとする課題】
　この従来のメモリ情報読出方式では、ＣＰＵの動作仕様が広く公開されているので、ＣＰＵの外部の汎用ＲＯＭに動作情報を格納する構成であるところのある装置を入手した第三者が、その汎用ＲＯＭのメモリ内容を読み出して装置の動作を解析することが比較的容易であるという問題点がある。
【０００５】
　又、昨今装置の不正な使用や盗難を防ぐなどの目的で、限定された操作によってしか動作しないなどの安全策をメモリ内に保有されるソフトウェアで構築する事が多く、その場合上述のように汎用ＲＯＭ内の情報（ソフトウェア）を第三者が容易に解読できることは装置の不正使用を可能にするという問題がある。更に、上述のような安全策を保有してない場合でも、ソフトウェアを第三者が自由に読みだし、解読する事ができることは著作権その他製造者の権利侵害を招き易いという問題点がある。」
（８）「【００１０】
　図１に示す本適用例の制御回路１３において、ＣＰＵ１は８ビットＣＰＵでありアドレスバス７でＲＡＭ３およびＲＯＭ４と接続されており、更にアドレスデコーダ２がＣＰＵ１からのアドレス情報をデコードする事によってＲＡＭセレクト信号１１およびＲＯＭセレクト信号１２を制御することによってＲＡＭ３／ＲＯＭ４へのアクセスの切替を行っている。またＣＰＵ１のデータライン８はデータライン切替回路５と接続されており、さらにデータライン切替回路５はデータ変換回路６とデータライン９によって接続されている。さらにデータライン切替回路５、データ変換回路６およびＲＡＭ３、ＲＯＭ４は全てデータバス１０によって接続されている。
【００１１】
　ここでデータライン切替回路５はアドレスデコーダ２から与えられるＲＡＭセレクト信号１１およびＲＯＭセレクト信号１２によって、ＲＡＭ３が選択されたときはデータライン８がデータバス１０へ接続され、ＲＯＭ４が選択されたときはデータライン８がデータライン９へ接続される様構成されている。」
　
３．対比
　本願発明と引用発明とを対比すると、引用発明の
（ア）ＣＰＵ
（イ）ＣＰＵを動作させるためのデジタル情報を複数の領域に分割して格納する外部ＲＯＭ
（ウ）デジタル情報のアドレスに対応した複数の鍵情報を記憶するＲＡＭ
（エ）鍵情報をラッチするラッチ
（オ）デジタル情報のアドレスに対応してＲＡＭから選択的に読み出した鍵情報
（カ）前記ラッチのデジタル情報の読込中に前記外部ＲＯＭの領域毎に変更される鍵情報
（キ）前記外部ＲＯＭから読み出したデジタル情報を前記領域ごとに異なる所定の変換ルールで変換する変換回路
は、それぞれ、本願発明の
（ア'）マイクロプロセッサ
（イ'）マイクロプロセッサを動作させるための情報データを複数のブロックに分割して記憶するメモリ手段
（ウ'）情報データのアドレスに対応した複数のデータが記憶される内部メモリ
（エ'）データ変換用として設定されたデータが記憶されるレジスタ
（オ'）情報データのアドレスに対応して内部メモリから選択的に読み出したデータ
（カ'）前記レジスタの情報データの読み込み中に前記メモリ手段の各ブロック毎に変更されるデータ
（キ'）前記メモリ手段から読み出した情報データを前記ブロックごとに異なる所定の規則で変換するデータ変換回路
に相当し、引用発明の（ウ）のＲＡＭと（エ）のラッチは変換回路外にあるが、必要に応じてこれらを変換回路内に設けてもよいから、本願発明と引用発明とは、どちらも、
　マイクロプロセッサと、このマイクロプロセッサを動作させるための情報データを複数のブロックに分割して記憶するメモリ手段と、このメモリ手段に記憶されている前記情報データを読み出して前記マイクロプロセッサに読み込ませる読込手段とを備え、前記読込手段にはメモリ手段から読み出した情報データを前記ブロックごとに異なる所定の規則で変換するデータ変換回路を備え、前記データ変換回路は、前記情報データのアドレスに対応した複数のデータが記憶される内部メモリと、データ変換用として設定されたデータが記憶されるレジスタとを備え、前記情報データのアドレスに対応して前記内部メモリから選択的に読み出したデータと前記レジスタの前記情報データの読み込み中に前記メモリ手段の各ブロック毎に変更されるデータとをデータ変換に用いることを特徴とするマイクロプロセッサのメモリ情報読込装置である点で一致し、次の点で相違する。
　相違点：
　情報データのアドレスに対応して内部メモリから選択的に読み出したデータと、レジスタの情報データの読み込み中にメモリ手段の各ブロック毎に変更されるデータとをデータ変換に用いるデータ変換回路を、本願発明は、
（Ａ）両データを論理演算してデータ変換用のデータを作成する論理回路と、
（Ｂ）この論理回路から出力されるデータに基づいてメモリ手段から読み出した情報データをデータ変換する論理回路と、
（Ｃ）メモリ手段から読み出した情報データとデータ変換した情報データとをアドレスに対応して選択するデータ切替回路と
で構成しているのに対して、引用発明は、これらの回路で構成していない点。
　
４．当審の判断
　引用刊行物２には、第三者が外部記憶装置に格納されている内容を読めないようにしたマイクロコンピュータにおいて、暗号解読回路を、キー・ワードと外部データを入力する排他的論理和回路１と、この排他的論理回路１から出力されるデータとアドレスを入力する排他的論理和回路２とで構成することが示されている。
　そして、排他的論理和回路１及び排他的論理和回路２の入力に、それぞれ、どのような順番で何を入力するかは、当業者が適宜決定すべき選択事項にすぎないことを考慮すると、引用刊行物２には、暗号解読回路を、キー・ワードとアドレスを入力する排他的論理和回路１と、この排他的論理回路１から出力されるデータと外部データを入力する排他的論理和回路２とで構成することも示唆されている。
　また、引用刊行物３には、ＲＯＭ内の情報を第三者が容易に解読できないようにするメモリ情報読出方式において、アドレスデコーダから与えられるセレクト信号によって、ＲＡＭから読み出した情報とＲＯＭから読み出してデータ変換した情報とを選択するデータライン切替回路を備えることが示されている。
　さらに、引用刊行物２、３に示されている公知技術は、どちらも、外部記憶装置に格納されている情報を第三者が容易に解読できないようにするという引用発明と同様の課題を解決するものであるから、これらの公知技術を同時に引用発明に適用して、情報データのアドレスに対応して内部メモリから選択的に読み出したデータと、レジスタの情報データの読み込み中にメモリ手段の各ブロック毎に変更されるデータとをデータ変換に用いるデータ変換回路を、
（Ａ）両データを論理演算してデータ変換用のデータを作成する論理回路と、
（Ｂ）この論理回路から出力されるデータに基づいてメモリ手段から読み出した情報データをデータ変換する論理回路と、
（Ｃ）メモリ手段から読み出した情報データとデータ変換した情報データとをアドレスに対応して選択するデータ切替回路と
で構成することは、当業者ならば容易に想到し得るものである。
　
５．むすび
　したがって、本願発明は、引用刊行物１〜３に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。