【手続補正書】
【提出日】平成18年4月13日(2006.4.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  複数の記憶素子を有し、アドレス信号により選択される第１の記憶領域と、複数の記憶素子を有し、制御信号により選択される第２の記憶領域とを有するメモリセルアレイと、
第１の記憶回路を有し、この第１の記憶回路が第１の論理レベルを記憶した場合、前記第２の記憶領域に対する書き込み、消去の少なくとも１つを禁止する制御回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】  前記第１の記憶領域内の不良記憶素子を置き換える第３の記憶領域をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】  前記第３の記憶領域を前記第２の記憶領域として使用することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】  前記第２の記憶領域は、セキュリティ情報を記憶する記憶領域として用いることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】  前記第２の記憶領域を選択する第２の記憶回路を有する選択回路をさらに具備し、前記第２の記憶回路に前記第１の論理レベルが記憶されている場合、前記選択回路は、一括プログラム、及び一括消去時に前記第２の記憶領域を非選択とすることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】  複数の記憶素子を有し、アドレス信号により選択される第１の記憶領域と、複数の記憶素子を有し、制御信号により選択される第２の記憶領域とを有するメモリセルアレイと、
前記第１、第２の記憶領域に対応して設けられ、アドレス信号に応じて前記第１又は第２の記憶領域を選択するとともに、記憶回路を有する選択回路と、
前記記憶回路に並列接続され、前記記憶回路に第１の論理レベルが記憶されている状態において、制御信号に応じて導通され、前記選択回路を選択可能に設定するスイッチ素子と
を具備することを特徴とする半導体記憶装置。
【請求項７】  複数の記憶素子を有する複数のブロックと、
前記各ブロックに対応して設けられ第１の論理レベル又は第２の論理レベルのデータを記憶する記憶回路と、
前記記憶回路の記憶状態を検出し、前記記憶回路が前記第１の論理レベルを記憶している場合、前記ブロック内の記憶素子のデータを出力し、前記記憶回路が前記第２の論理レベルを記憶している場合、前記ブロック内の記憶素子のデータによらず一定の値を出力する検出回路と
を具備することを特徴とする半導体記憶装置。
【請求項８】  複数の記憶素子を有し、外部より入力されるデータを記憶する第１の記憶領域と、
エラー訂正コードを発生するエラー訂正コード発生回路と、
前記外部より入力されるデータに対して、前記エラー訂正コード発生回路により発生されたエラー訂正コードを記憶する第２の記憶領域とを具備し、
前記エラー訂正コード発生回路を使用しない場合、前記第２の記憶領域を前記第１の記憶領域内の不良記憶素子を置き替えるために使用することを特徴とする半導体記憶装置。
【請求項９】  メモリセルと、
前記メモリセルの動作を制御するための電圧を発生する電圧発生回路と、
前記電圧発生回路により発生される電圧の初期値を記憶する記憶回路と、
前記記憶回路及び前記電圧発生回路に接続され、前記記憶回路から供給される初期値に応じて前記電圧発生回路により発生される電圧を段階状に制御するカウンタと、
テストモード時に、前記カウンタの値を数ステップずつ変化させる手段と
を具備することを特徴とする半導体記憶装置。
【請求項１０】  複数の記憶素子を有し、
第１の書き込みシーケンスで、書き込み動作により、前記複数の記憶素子のうちｎ（ｎは自然数）個の記憶素子に、同時にデータを記憶し、この後、書き込みが正しく書き込まれたかのベリファイ動作で、前記ｎ個の記憶素子のうち、書き込み不十分の記憶素子が存在する場合、再び書き込み動作及び書き込みベリファイ動作を繰り返し、
第２の書き込みシーケンスで、書き込み動作により、前記複数の記憶素子のうちｎ（ｎは自然数）個の記憶素子に、同時にデータを記憶し、この後、書き込みが正しく書き込まれたかのベリファイ動作で、前記ｎ個の記憶素子のうち、書き込み不十分の記憶素子がｋ（ｋ≦ｎ、ｋは自然数）個以上存在する場合、再び書き込み動作及び書き込みベリファイ動作を繰り返すことを特徴とする半導体記憶装置。
【請求項１１】  通常の書き込みシーケンスは、前記第１の書き込みシーケンスを使用し、テストモードは、前記第２の書き込みシーケンスを使用することを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】  前記同時に書き込まれるｎ個の記憶素子と同時に選択され、前記記憶素子が不良の場合置き換えられて使用されるｈ個（ｈは自然数）の記憶素子をさらに有し、前記第２の書き込みシーケンスは、ｈ≧ｋ−１とすることを特徴とする請求項１０記載の半導体記憶装置。
【請求項１３】  ｎビット（ｎは２以上の自然数）を記憶する記憶素子を有し、
第１の書き込みシーケンスにおいて、前記記憶素子にｋ（ｋ＜ｎ）ビットずつ書込み、
第２の書き込みシーケンスにおいて、前記記憶素子にｈ（ｋ＜ｈ＝ｎ）ビットを連続して書き込むことを特徴とする半導体記憶装置。
【請求項１４】  書き込みデータをラッチするｈ個のラッチ回路をさらに有することを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】  前記第１の書き込みシーケンスと前記第２の書き込みシーケンスは、コマンド又はアドレスにより切り替わることを特徴とする請求項１３記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数の記憶素子を有し、アドレス信号により選択される第１の記憶領域と、複数の記憶素子を有し、制御信号により選択される第２の記憶領域とを有するメモリセルアレイと、第１の記憶回路を有し、この第１の記憶回路が第１の論理レベルを記憶した場合、前記第２の記憶領域に対する書き込み、消去の少なくとも１つを禁止する制御回路とを具備している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
前記第２の記憶領域を選択する第２の記憶回路を有する選択回路をさらに具備し、前記第２の記憶回路に前記第１の論理レベルが記憶されている場合、前記選択回路は、一括プログラム、及び一括消去時に前記第２の記憶領域を非選択とすることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また、本発明の半導体記憶装置は、複数の記憶素子を有し、アドレス信号により選択される第１の記憶領域と、複数の記憶素子を有し、制御信号により選択される第２の記憶領域とを有するメモリセルアレイと、前記第１、第２の記憶領域に対応して設けられ、アドレス信号に応じて前記第１又は第２の記憶領域を選択するとともに、記憶回路を有する選択回路と、前記記憶回路に並列接続され、前記記憶回路に第１の論理レベルが記憶されている状態において、制御信号に応じて導通され、前記選択回路を選択可能に設定するスイッチ素子とを具備することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
さらに、本発明は、メモリセルと、前記メモリセルの動作を制御するための電圧を発生する電圧発生回路と、前記電圧発生回路により発生される電圧の初期値を記憶する記憶回路と、前記記憶回路及び前記電圧発生回路に接続され、前記記憶回路から供給される初期値に応じて前記電圧発生回路により発生される電圧を段階状に制御するカウンタと、テストモード時に、前記カウンタの値を数ステップずつ変化させる手段とを具備する。
また、複数の記憶素子を有し、第１の書き込みシーケンスで、書き込み動作により、前記複数の記憶素子のうちｎ（ｎは自然数）個の記憶素子に、同時にデータを記憶し、この後、書き込みが正しく書き込まれたかのベリファイ動作で、前記ｎ個の記憶のうち、書き込み不十分の記憶素子が存在する場合、再び書き込み動作及び書き込みベリファイ動作を繰り返し、第２の書き込みシーケンスで、書き込み動作により、前記複数の記憶素子のうちｎ（ｎは自然数）個の記憶素子に、同時にデータを記憶し、この後、書き込みが正しく書き込まれたかのベリファイ動作で、前記ｎ個の記憶のうち、書き込み不十分の記憶素子がｋ（ｋ≦ｎ、ｋは自然数）個以上存在する場合、再び書き込み動作及び書き込みベリファイ動作を繰り返すことを特徴とする。
さらに、ｎビット（ｎは２以上の自然数）を記憶する記憶素子を有し、第１の書き込みシーケンスにおいて、前記記憶素子にｋ（ｋ＜ｎ）ビットずつ書込み、第２の書き込みシーケンスにおいて、前記記憶素子にｈ（ｋ＜ｈ＝ｎ）ビットを連続して書き込むことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
図２１に示す第１ページのプログラムにおいて、各データ記憶回路３１０〜３１ｎ／２にセットされたデータがメモリセルにプログラムされ（ＳＴ１）、この後、書き込みが十分かどうかベリファイリードされる（ＳＴ２）。すなわち、メモリセルのデータが読み出され、データ記憶回路の第１のラッチ回路ＬＡＴ（Ａ）にラッチされる。この後、不良ブロックをブロックリダンダンシに置き換える前のテスト工程においては、第１のラッチ回路ＬＡＴ（Ａ）にラッチされたローレベルデータの数、すなわち、ベリファイフェイルの数を計数し、この計数値が規定値（本例では、カラムリダンダンシが４個のときは４、カラムリダンダンシが８個の時は８）以上の場合、再度プログラムベリファイを繰り返し、規定値以下の場合、プログラム動作を終了する（ＳＴ４）。また、テスト以外の場合、各第１のラッチ回路ＬＡＴ（Ａ）にラッチされたデータが“１”であるかどうか判別され、オール“１”でなければ、上記動作が繰り返され、オール“１”である場合、第１ページのプログラムが終了される（ＳＴ５）。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０２０２
【補正方法】変更
【補正の内容】
【０２０２】
不良ブロックをブロックリダンダンシに置き換える前のテスト工程においては、各イレーズベリファイ動作ＳＴ３３、ＳＴ３６の後、第１のラッチ回路ＬＡＴ（Ａ）にラッチされたローレベルデータの数、すなわち、ベリファイフェイルの数が計数され、この計数値が規定値（本例では、カラムリダンダンシが４個のときは４、カラムリダンダンシが８個の時は８）以上の場合、再度イレーズを繰り返される（ＳＴ３４、ＳＴ３８）。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０２３９
【補正方法】変更
【補正の内容】
【０２３９】
尚、不良ブロックをブロックリダンダンシに置き換える前のテスト工程においては、第１のラッチ回路ＬＡＴ（Ａ）にラッチされたローレベルデータの数、すなわち、ベリファイフェイルの数を計数し、この計数値が規定値（本例では、カラムリダンダンシが４個のときは４、カラムリダンダンシが８個の時は８）以上の場合、再度プログラムベリファイを繰り返し、規定値以下の場合プログラム動作を終了する（ＳＴ４６、ＳＴ４７）。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０２４３
【補正方法】変更
【補正の内容】
【０２４３】
なお、第１、第２の実施形態において、ブロック選択回路６ａはヒューズ１０９を有し、書き込み禁止回路１５ａ、及び消去禁止回路１５ｂはヒューズ１５１ｄ、１５２ｄを有しているが、ヒューズに限定されるものではなく、例えばＥＥＰＯＭセル等の不揮発性メモリを使用することも可能である。その他のヒューズに関しても同様である。