【手続補正書】
【提出日】平成18年5月31日(2006.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路であって、
第１と第２のレベルを有し、前記レベル間で遷移する電圧源に接続するための第１の端子と、
第１及び第２の互いに逆の導電タイプのトランジスタを含むドライバであって、前記トランジスタの各々が、制御電極と、前記制御電極に印加される電圧があるしきい値レベルを境にしてそのそれぞれの側に存在するのに応答してオン及びオフに切り換えられる経路を含み、前記第１及び第２のトランジスタの経路が電源端子間に直列に接続されることからなる、ドライバと、
前記経路間にある出力端子と、
前記第１の端子と前記制御電極との間に接続されて、前記第１及び第２のトランジスタ経路が、それぞれ、（ａ）前記電圧源が第１のレベルの間オンとオフになり、（ｂ）前記電圧源が第２のレベルの間オフとオンになるようにする回路構成部
を備え、
前記回路構成部は、前記第１と第２のレベル間における遷移中に、前記第１及び第２のトランジスタの経路が同時にオンになるのを阻止するために前記第１の端子と前記ドライバの間に接続された少なくとも１つの電圧応答性スイッチ・キャパシタを備え、
前記少なくとも１つのキャパシタが、前記第１及び第２のトランジスタの制御電極への前記遷移の結合を遅延させるようにそれぞれ接続された第１及び第２の電圧制御式スイッチ・キャパシタを含み、
前記第１及び第２のキャパシタが、それぞれ、前記第１のトランジスタの制御電極と前記回路の第１の電源端子との間、前記第２のトランジスタの制御電極と前記回路の第２の電源端子との間に接続され、（ａ）前記第１のキャパシタが、第１の電圧しきい値の第１の側において有限のキャパシタンス値を有し、かつ、前記第１のしきい値の第２の側において実質的に開路になるよう構成され、（ｂ）前記第２のキャパシタが、第２の電圧しきい値の第２の側において有限のキャパシタンス値を有し、かつ、前記第２のしきい値の第１の側において実質的に開路になるよう構成され、
前記第１及び第２のしきい値が、互いに異なり、かつ、前記第１のレベルと前記第２のレベルの間にあり、
前記第１のトランジスタと前記第２のトランジスタは、それぞれ、ＰＦＥＴとＮＦＥＴであり、前記第１のキャパシタと前記第２のキャパシタは、それぞれ、ＮＦＥＴとＰＦＥＴであることからなる、回路。
【請求項２】
回路であって、
第１と第２のレベルを有し、前記レベル間で遷移する電圧源に接続するための第１の端子と、
第１及び第２の互いに逆の導電タイプのトランジスタを含むドライバであって、前記トランジスタの各々が、制御電極と、前記制御電極に印加される電圧があるしきい値レベルを境にしてそのそれぞれの側に存在するのに応答してオン及びオフに切り換えられる経路を含み、前記第１及び第２のトランジスタの経路が電源端子間に直列に接続されることからなる、ドライバと、
前記経路間にある出力端子と、
前記第１の端子と前記制御電極との間に接続されて、前記第１のトランジスタ経路と前記第２のトランジスタ経路が、それぞれ、（ａ）前記電圧源が第１のレベルの間オンとオフになり、（ｂ）前記電圧源が第２のレベルの間オフとオンになるようにする回路構成部
を備え、
前記回路構成部は、前記第１のレベル及び第２のレベルの経路を阻止するために前記第１の端子と前記ドライバの間に接続された少なくとも１つの電圧応答性スイッチ・キャパシタを備え、
前記少なくとも１つのキャパシタが、前記第１及び第２のトランジスタの制御電極への前記遷移の結合を遅延させるようにそれぞれ接続された第１及び第２の電圧制御式スイッチ・キャパシタを含み、
前記第１及び第２のキャパシタが、それぞれ、前記第１のトランジスタの制御電極と前記回路の第１の電源端子との間、前記第２のトランジスタの制御電極と前記回路の第２の電源端子との間に接続され、（ａ）前記第１のキャパシタが、第１の電圧しきい値の第１の側において有限のキャパシタンス値を有し、かつ、前記第１のしきい値の第２の側において実質的に開路になるよう構成され、（ｂ）前記第２のキャパシタが、第２の電圧しきい値の第２の側において有限のキャパシタンス値を有し、かつ、前記第２のしきい値の第１の側において実質的に開路になるよう構成され、
前記第１及び第２のしきい値が、互いに異なり、かつ、前記第１のレベルと前記第２のレベルの間にあり、
前記回路構成部が、前記第１の端子における電圧に応答して、前記第１及び第２のキャパシタに電流を供給するようにそれぞれ接続された第１及び第２の抵抗性要素を含み、
前記第１のトランジスタと第２のトランジスタは、それぞれ、ＰＦＥＴとＮＦＥＴであり、前記第１のキャパシタと前記第２のキャパシタは、それぞれ、ＮＦＥＴとＰＦＥＴであることからなる、回路。
【請求項３】
回路であって、
第１と第２のレベルを有し、前記レベル間で遷移する電圧源に接続するための第１の端子と、
第１及び第２の互いに逆の導電タイプのトランジスタを含むドライバであって、前記トランジスタの各々が、制御電極と、前記制御電極に印加される電圧があるしきい値レベルを境にしてそのそれぞれの側に存在するのに応答してオン及びオフに切り換えられる経路を含み、前記第１及び第２のトランジスタの経路が電源端子間に直列に接続されることからなる、ドライバと、
前記経路間にある入力端子と、
前記第１の端子と前記制御電極との間に接続されて、前記第１及び第２のトランジスタ経路が、それぞれ、（ａ）前記電圧源が第１のレベルの間オンとオフになり、（ｂ）前記電圧源が第２のレベルの間オフとオンになるようにする回路構成部
を備え、
前記回路構成部は、前記第１と第２のレベル間における遷移中に、前記第１及び第２のトランジスタの経路が同時にオンになるのを阻止するために前記第１の端子と前記ドライバの間に接続された少なくとも１つの電圧応答性スイッチ・キャパシタを備え、
前記少なくとも１つのキャパシタが、前記第１及び第２のトランジスタの制御電極への前記遷移の結合を遅延させるようにそれぞれ接続された第１及び第２の電圧制御式スイッチ・キャパシタを含み、
前記回路構成部が、第１及び第２のインバータを備え、該インバータのそれぞれが、（ａ）前記第１及び第２のインバータが前記第１の端子における電圧に同時に応答できるようにするための入力端子と（ｂ）出力端子を備えており、前記第１のインバータの前記出力端子が、第１のＤＣ経路を介して、前記第１のキャパシタ及び前記第１のトランジスタの制御電極に電流を供給するように接続され、前記第２のインバータの前記出力端子が、第２のＤＣ経路を介して、前記第２のキャパシタ及び前記第２のトランジスタの制御電極に電流を供給するように接続され、
前記第１及び第２のトランジスタが電界効果トランジスタであり、前記第１及び第２のインバータが電界効果トランジスタから構成され、前記第１及び第２のキャパシタが電界効果デバイスから構成され、全ての前記電界効果トランジスタが集積回路チップに含まれ、前記集積回路チップは、前記第１の電界効果トランジスタ及び前記第１のインバータと、前記第２の電界効果トランジスタ及び前記第２のインバータとにそれぞれ接続された第１及び第２の抵抗器を含み、前記第１及び第２の抵抗器が、それぞれ、前記第１及び第２のインバータに含まれ、
前記第１及び第２のトランジスタが、それぞれ、ＰＦＥＴ及びＮＦＥＴであり、前記インバータのそれぞれがＰＦＥＴ及びＮＦＥＴを含み、各インバータのＰＦＥＴ及びＮＦＥＴが、ソース−ドレイン経路と、前記第１の端子への接続を有するゲート電極とを有し、前記インバータのＰＦＥＴ及びＮＦＥＴのゲート電極が、前記入力端子における電圧によって並列的に駆動されるようになっており、
前記各インバータの出力端子は、該各インバータのＰＦＥＴとＮＦＥＴのソース−ドレイン経路の間にあり、
前記第１の抵抗器は、前記第１のインバータのＮＦＥＴのソース−ドレイン経路と前記第１のインバータの出力端子との間に接続され、前記第２の抵抗器は、前記第２のインバータのＰＦＥＴのソース−ドレイン経路と前記第２のインバータの出力端子との間に接続され、
前記第１及び第２のキャパシタはそれぞれ、ＮＦＥＴ及びＰＦＥＴを含むことからなる、回路。