(57)【特許請求の範囲】
【請求項１】
入力電流に応じた電圧が電源電圧から降圧されて出力される電流電圧変換回路であって、
電源電圧で初期化され、前記入力電流に応じて降圧される変換ノードと、
前記変換ノードと電源電圧ノードとの間に接続され、前記変換ノードの初期化動作において導通する前記変換ノードに接続されたＮ型トランジスタと、
前記変換ノードと前記電源電圧ノードとの間に接続され、前記変換ノードの初期化動作において導通する前記変換ノードに接続されたＰ型トランジスタと、
前記入力電流を受けると共に、前記変換ノードの初期化動作と同時に前記入力電流の径路上の負荷を初期化するに当たり、前記変換ノードの電圧レベルから低電圧にレベル変換する入力部とを備え、
前記Ｐ型トランジスタは、前記Ｎ型トランジスタの非導通後において導通状態を維持することを特徴とする電流電圧変換回路。
【請求項２】
前記入力部は、
前記変換ノードと前記入力部の入力端子との間に備えられ前記レベル変換を行う第１のトランジスタと、
前記第１のトランジスタのゲートに接続され、前記入力端子の電圧上昇を抑止するように前記第１のトランジスタのコンダクタンスを調整する第２のトランジスタ備えることを特徴とする請求項１に記載の電流電圧変換回路。
【請求項３】
前記Ｎ型トランジスタは、前記初期化動作における初期段階において、前記変換ノードの電圧レベルを電源電圧に近づけ、
前記Ｐ型トランジスタは、前記初期化動作における終期段階において、前記変換ノードの電圧レベルを電源電圧に調整することを特徴とする請求項１または２に記載の電流電圧変換回路。
【請求項４】
前記Ｎ型トランジスタの電流駆動能力は、前記Ｐ型トランジスタの電流駆動能力に比して大きいことを特徴とする請求項３に記載の電流電圧変換回路。
【請求項５】
請求項１に記載の電流電圧変換回路は、不揮発性記憶装置に備えられることを特徴とする。
【請求項６】
前記Ｎ型トランジスタは、前記初期化動作における初期段階において、前記変換ノードの電圧レベルを電源電圧に近づけ、
前記Ｐ型トランジスタは、前記初期化動作における終期段階において、前記変換ノードの電圧レベルを電源電圧に調整することを特徴とする請求項５に記載の電流電圧変換回路。
【請求項７】
前記Ｎ型トランジスタの電流駆動能力は、前記Ｐ型トランジスタの電流駆動能力に比して大きいことを特徴とする請求項５に記載の電流電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電流の有無を電圧レベルの違いに変換する電流電圧変換に関するものである。さらに詳細には、電流の有無として得られる記憶情報を電圧値に変換して検出する際の電流電圧変換に関するものである。
【背景技術】
【０００２】
特開平１１−１４９７９０号公報に開示されている電流センスアンプ回路では、第４図に示すように、半導体記憶部１００のビット線ＢＬ（０）〜ＢＬ（ｎ）からカラム選択トランジスタＴ８、Ｔ９、および共通データ線Ｎ３を介して電流センスアンプ回路２００に記憶情報が電流値として読み出される。
【０００３】
電流センスアンプ回路２００では、共通データ線Ｎ３に読み出された電流はｎチェネルトランジスタＴ３００のソースに供給され、トランジスタＴ３００と電源に接続されたｐチャネルトランジスタＴ４００とにより増幅され、ノード４００を介してｎチャネルトランジスタＴ６００に出力される。トランジスタＴ６００はｐチャネルトランジスタＴ７００と共に増幅回路を構成しており電流センスアンプ回路２００からの出力として電流値で入力された記憶情報を電圧値に変換して出力する。
【０００４】
電流電圧変換動作に先立ち、ノード４００および共通データ線Ｎ３、更には共通データ線Ｎ３を介してカラム選択トランジスタにより接続されているビット線がプリチャージされる。プリチャージ動作は、ｐチャネルトランジスタＴ４００に加えてｐチャネルトランジスタＴ５００が導通することにより行われる。トランジスタＴ４００はプリチャージ動作を含む電流電圧変換動作の全期間を通じて導通しているトランジスタであり、電流電圧変換動作に先立つ短時間にプリチャージ動作を行う主なトランジスタはトランジスタＴ５００である。
【０００５】
また、特開２００２−２３７１９３号公報に開示されている不揮発性半導体記憶装置にも同様なセンスアンプが開示されている。プリチャージ動作を行うトランジスタとしてＰＭＯＳトランジスタが使用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の背景技術では、ｐチャネルトランジスタあるいはＰＭＯＳトランジスタをプリチャージ用トランジスタとして使用して、電流センスアンプ回路内のノードと同時に共通データ線およびビット線をプリチャージする。不揮発性半導体記憶装置における大容量化の進展に伴い、共通データ線が長大配線となると共にビット線には多数のメモリセルが接続されることとなる。共に多大な配線容量を有することとなり、高速な電流電圧変換動作を行うに当たり先行するプリチャージ動作にも高速動作が要求されることとなる。十分な電流供給能力を有するｐチャネルトランジスタあるいはＰＭＯＳトランジスタをプリチャージ用のトランジスタとして備えることが必要となりトランジスタサイズを大きくせざるを得ない。大容量化と相俟って要求される不揮発性半導体記憶装置の高集積化の要求に反してしまい問題である。
【０００７】
また、大サイズのトランジスタは、ゲート・ドレイン間のゲート酸化膜に起因して存在する寄生容量や、ドレイン・基板間のＰＮ接合に起因して存在する寄生容量も大きな値を有することとなるが、これらの寄生容量は電流センスアンプ回路内のノードに付加されてしまう。プリチャージ動作完了後の電流電圧変換動作において、これらの寄生容量は、記憶情報として電流センスアンプ回路に入力される入力電流による内部ノードの電位変化の応答を遅らせてしまい、センススピードあるいはセンス感度の悪化を招来してしまうおそれがあり問題である。また、これらの寄生容量を介して、トランジスタのゲート端子へのバイアス電圧のレベル遷移に伴う容量結合が発生して、内部ノードの電圧レベルが変動してしまうおそれがある。変換される電圧レベルが変動してしまい誤変換を招来するおそれがあり問題である。
【０００８】
ここで、上記の問題点を回避するために、プリチャージ用のトランジスタとしてＰＭＯＳトランジスタに代えて、同サイズで電流駆動能力の高いＮＭＯＳトランジスタを備える構成とすることも考えられる。
【０００９】
しかしながら、ゲート端子に電源電圧が供給されるＮＭＯＳトランジスタでドレイン端子に接続されているノードを高電位レベルにプリチャージする場合には、プリチャージされる電圧レベルは電源電圧から閾値電圧を減じたレベルとなる。低電源電圧化が進展する将来予測に対して、プリチャージ動作により得られる電圧レベルを高電圧レベルとする場合、回路動作させるための電圧範囲が狭まり動作余裕の確保が困難になるおそれがあり問題である。
【００１０】
また、メモリセルに記憶されている記憶情報は電流の有無により読み出される。メモリセルから読み出された記憶情報が電流の流れない情報である場合には電流電圧変換回路の内部ノードはプリチャージ電圧レベルに維持され、電流が流れる情報である場合にはプリチャージ電圧レベルが降圧されることとなる。このため、プリチャージ動作の終了に際し、ＮＭＯＳトランジスタを非導通とするためにゲート電圧を低電圧レベルに遷移することに応じて寄生容量を介して容量結合によりプリチャージ電圧レベルを降圧してしまう場合が考えられる。ＮＭＯＳトランジスタでプリチャージする場合の電圧レベルが電源電圧から閾値電圧を減じた電圧であることとから、容量結合を受けると更に低い電圧レベルに降圧してしまうこととなる。この電圧を基準電圧と比較し差動増幅して記憶情報を読み出す回路構成である場合に、記憶情報の読出し不良となるおそれがあり問題である。
【００１１】
本発明は前記従来技術の少なくとも１つの問題点を解消するためになされたものであり、コンパクトな回路構成により、電流電圧変換時の誤変換を防止しながらセンススピードあるいはセンス感度の向上とプリチャージ動作の高速化を同時に図ることができると共に、低電源電圧化にも対応可能な電流電圧変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するためになされた本発明の電流電圧変換回路は、電源電圧で初期化され、入力電流に応じて降圧される変換ノードと、変換ノードと電源電圧ノードとの間に接続され、変換ノードの初期化動作において導通する変換ノードに接続されたＮ型トランジスタと、変換ノードと電源電圧ノードとの間に接続され、変換ノードの初期化動作において導通する変換ノードに接続されたＰ型トランジスタと、入力電流を受けると共に、変換ノードの初期化動作と同時に入力電流の径路上の負荷を初期化するに当たり、変換ノードの電圧レベルから低電圧にレベル変換する入力部とを備え、Ｐ型トランジスタは、Ｎ型トランジスタの非導通後において導通状態を維持することを特徴とする。
【００１３】
上記の電流電圧変換回路では、電源電圧から入力電流に応じた電圧を降圧して電流電圧変換を行うに先立ち、変換ノードを電源電圧に初期化する。初期化動作は、変換ノードと電源電圧ノードとの間に接続されているＮ型トランジスタおよびＰ型トランジスタを導通して行う。
【００１４】
また、入力部は電流電圧変換回路の入力インターフェースであり、入力電流が入力されると共に、変換ノードの初期化動作の際に、導通するＮ型トランジスタおよびＰ型トランジスタにより入力電流の径路上の負荷を初期化する。このとき、該負荷の初期化電圧レベルを、変換ノードの電圧レベル（望ましくは電源電圧レベル）に比して低電圧の電圧レベルにレベル変換する。
【００１５】
これにより、キャリア移動度の違いに基づく電流駆動能力の違いにより、同一駆動能力であれば、Ｎ型トランジスタはＰ型トランジスタに比して短いチャネル幅のコンパクトなトランジスタサイズとなり、同一サイズであれば、Ｎ型トランジスタはＰ型トランジスタに比して大きな駆動能力を得ることができる。
【００１６】
したがって、初期化動作用のトランジスタとしてＮ型トランジスタを備えることにより、変換ノードを速やかに電源電圧に近づけることができると共に、トランジスタ構造に寄生して変換ノードに付加される寄生容量を低減することができる。初期化動作用のトランジスタサイズをコンパクトにすることができ、入力電流のセンススピードあるいはセンス感度を向上させることができる。
【００１７】
また、Ｎ型トランジスタに加えてＰ型トランジスタが並列接続されて構成されているので、Ｎ型トランジスタでは電源電圧から閾値電圧を減じた電圧レベルまでで制限されてしまう変換ノードの初期化電圧を、電源電圧にまで初期化することができる。更に、初期化動作の終了に際しトランジスタを非導通とするには、Ｎ型トランジスタのゲート電圧を高い電圧レベルから低い電圧レベルに遷移させ、Ｐ型トランジスタのゲート電圧は低い電圧レベルから高い電圧レベルに遷移させる。各トランジスタのゲート電圧の遷移方向が反対であるため、寄生容量により容量結合して変換ノードの電圧レベルを変動させる作用は互いに相殺される。更に、Ｎ型トランジスタの非導通遷移に伴う容量結合の影響を、Ｐ型トランジスタを導通させて吸収することもできる。初期化電圧を、電源電圧から閾値電圧を減じた電圧ではなく電源電圧にすることができるので、低電源電圧化の進展に対しても広い動作電圧範囲として動作余裕を確保することができ、初期化動作用トランジスタの非導通遷移に対しても誤変換を防止することができる。
【００１８】
電流電圧変換回路において変換ノードを電源電圧に初期化するトランジスタとして、Ｎ型トランジスタとＰ型トランジスタとの並列構成とすることにより、いずれか一方の導電型トランジスタを使用する場合の不都合を互いに相殺して、高速な初期化動作をコンパクトな回路構成で実現しながらセンススピードやセンス感度を向上させると共に、低電源電圧化に対しても十分な動作余裕を確保できる好適な電流電圧変換回路を実現することができる。
【００１９】
また、入力電流の径路上の負荷を変換ノードの初期化と同時に初期化する際に、初期化電圧レベルが電源電圧に比して低電圧である入力電流の径路上の負荷は、Ｎ型トランジスタおよびＰ型トランジスタの導通により行うことができる。入力電流の径路上の負荷が多大である場合にも、高電流駆動能力であるＮ型トランジスタにて初期化することができ、負荷の高速な初期化動作を実現することができる。
【００２０】
特に、負荷の初期化電圧レベルが電源電圧から閾値電圧を減じた電圧レベル以下である場合には、Ｎ型トランジスタにより目的の電圧レベルにまで初期化することができ、高電流駆動能力のＮ型トランジスタにより初期化動作を迅速に完了させることができる。
【００２１】
さらに、上記の電流電圧変換回路において、Ｎ型トランジスタは、初期化動作における初期段階において、変換ノードの電圧レベルを電源電圧に近づけ、Ｐ型トランジスタは、初期化動作における終期段階において、変換ノードの電圧レベルを電源電圧に調整することを特徴とする。ここで、Ｎ型トランジスタの電流駆動能力は、Ｐ型トランジスタの電流駆動能力に比して大きいことが好ましい。
【００２２】
これにより、Ｎ型トランジスタが有する高い電流駆動能力と、Ｐ型トランジスタの使用により可能な電源電圧までの初期化電圧レベルとを、共に活かすことで好適な初期化動作を行うことができる。また、キャリア移動度の違いによりＰ型トランジスタで実現する場合に比してコンパクトなサイズのＮ型トランジスタで、Ｐ型トランジスタの電流駆動能力に比して大きな駆動能力を得ることができる。変換ノードに付加される寄生容量を小さな容量値に制限しながら高速初期化動作を行う構成とすることができる。
【００２３】
更に、上記の電流電圧変換回路は、Ｐ型トランジスタは、Ｎ型トランジスタの非導通後において導通状態を維持することを特徴とする。これにより、Ｎ型トランジスタの非導通の際、低い電圧レベルに遷移したゲート電圧の電圧遷移が寄生容量を介して変換ノードの電圧レベルを降圧させてしまっても、Ｐ型トランジスタを介して変換ノードを電源電圧レベルに復帰させることができる。
【００２４】
また、本発明の不揮発性半導体記憶装置は、選択されたメモリセルに格納されている記憶情報が情報電流の有無として読み出される不揮発性半導体記憶装置について、電源電圧で初期化され、情報電流を電源電圧から情報電流に応じて降圧された電圧に変換する変換ノードと、変換ノードと電源電圧ノードとの間に接続され、変換ノードの初期化動作において導通するＮ型トランジスタおよびＰ型トランジスタと、電源電圧に比して低電圧で初期化され、情報電流が流れるデータ線と、変換ノードとデータ線とを接続し、情報電流を変換ノードに伝播すると共に、変換ノードの初期化動作と同時にデータ線を初期化するに当たり、変換ノードの電圧レベルを電源電圧に比して低電圧にレベル変換する入力部とを備えることを特徴とする。
【００２５】
上記の不揮発性半導体記憶装置では、選択されたメモリセルから読み出される記憶情報は、情報電流としてデータ線を経由して入力部から変換ノードに伝播する。変換ノードでは電源電圧から情報電流に応じた電圧を降圧して電流電圧変換が行われるが、これに先立ち変換ノードが電源電圧に初期化される。初期化動作は、変換ノードと電源電圧ノードとの間に接続されているＮ型トランジスタおよびＰ型トランジスタを導通して行われる。このとき、入力部は、変換ノードを初期化するＮ型トランジスタおよびＰ型トランジスタの導通の作用・効果をデータ線にも及ぼしてデータ線を初期化するが、初期化の電圧レベルを、変換ノードの電圧レベルに比して低電圧の電圧レベルにレベル変換する。
【００２６】
これにより、メモリセルからデータ線を介して読み出された情報電流が変換ノードにおいて電圧値に変換されることに先立つ変換ノードの初期化動作で、Ｐ型トランジスタに比して電流駆動能力の高いＮ型トランジスタを使用して変換ノードを速やかに電源電圧に近づけることができる。また、Ｎ型トランジスタが高駆動能力であるため、十分な電流駆動能力を確保しながらトランジスタサイズをコンパクトにすることができ、変換ノードに付加される寄生容量を低減することができる。不揮発性半導体記憶装置の高集積化、高速化の要請に対して、初期化動作用トランジスタの占有面積の増大を抑制しながら、高速な初期化動作と情報電流のセンススピードあるいはセンス感度の向上を図ることができる。
【００２７】
また、初期化用のトランジスタとして、Ｎ型トランジスタに加えてＰ型トランジスタが並列接続されているので、Ｎ型トランジスタでは初期化できない電源電圧から閾値電圧を減じた電圧以上の電圧レベルについては、Ｐ型トランジスタにより初期化して変換ノードを電源電圧まで初期化することができる。更に、初期化動作の終了に際しトランジスタを非導通とするには、Ｎ型トランジスタのゲート電圧を高い電圧レベルから低い電圧レベルに遷移させ、Ｐ型トランジスタのゲート電圧は低い電圧レベルから高い電圧レベルに遷移させる。各トランジスタのゲート電圧の遷移方向が反対であるため、寄生容量により容量結合して変換ノードの電圧レベルを変動させる作用は互いに相殺される。更に、Ｎ型トランジスタの非導通遷移に伴う容量結合の影響を、Ｐ型トランジスタを導通させて吸収することもできる。不揮発性半導体記憶装置の低電源電圧化の要請に対して、変換される電圧値の電圧幅を広くすることができ広い動作余裕を確保することができると共に、不揮発性半導体記憶装置における記憶情報の誤読出しを防止することができる。
【００２８】
不揮発性半導体記憶装置において、メモリセルに格納されている記憶情報を情報電流として読み出す際、変換ノードを電源電圧に初期化するためのトランジスタを、Ｎ型トランジスタとＰ型トランジスタとの並列構成とすることにより、いずれか一方の導電型トランジスタを使用する場合の不都合を互いに相殺して、高速な初期化動作をコンパクトな回路構成で実現しながらセンススピードやセンス感度を向上させると共に、低電源電圧化に対しても十分な動作余裕を確保でき、不揮発性半導体記憶装置の高集積化、高速化、低電源電圧化等の要請に寄与するところ大である。
【００２９】
データ線の初期化が、入力部を介して変換ノードの初期化と同時に行われる際に、初期化電圧レベルが電源電圧に比して低電圧であるデータ線は、Ｎ型トランジスタの導通により初期化を行うことができる。データ線が長大で多数のメモリセル等が接続されており、データ線に付加される配線容量や寄生容量等の負荷が多大である場合にも、高電流駆動能力であるＮ型トランジスタにて初期化することができ、データ線の高速な初期化動作を実現することができる。
【００３０】
特に、フラッシュメモリなどのメモリセルのディスターブ現象を配慮したデータ線の初期化電圧レベルが電源電圧に比して低電圧である場合には、主にＮ型トランジスタでデータ線を目的の電圧レベルにまで初期化することができ、高電流駆動能力のＮ型トランジスタにより初期化動作を迅速に完了させることができる。
【００３１】
さらに、上記の不揮発性半導体記憶装置において、Ｎ型トランジスタは、初期化動作における初期段階において、変換ノードの電圧レベルを電源電圧に近づけ、Ｐ型トランジスタは、初期化動作における終期段階において、変換ノードの電圧レベルを電源電圧に調整することを特徴とする。ここで、Ｎ型トランジスタの電流駆動能力は、Ｐ型トランジスタの電流駆動能力に比して大きいことが好ましい。
【００３２】
これにより、Ｎ型トランジスタが有する高い電流駆動能力とＰ型トランジスタの使用により可能な電源電圧までの初期化電圧レベルとを共に活かすことで好適な初期化動作を行うことができる。また、キャリア移動度の違いによりＰ型トランジスタで実現する場合に比してコンパクトなサイズのＮ型トランジスタで、Ｐ型トランジスタの電流駆動能力に比して大きな駆動能力を得ることができる。変換ノードに付加される寄生容量を制限しながら高速初期化動作を行う構成とすることができる。
【００３３】
さらに、上記の不揮発性半導体記憶装置は、Ｐ型トランジスタは、Ｎ型トランジスタの非導通後において導通状態を維持することを特徴とする。これにより、Ｎ型トランジスタの非導通により低い電圧レベルに遷移したゲート電圧の電圧遷移が寄生容量を介して変換ノードの電圧レベルを降圧させてしまっても、Ｐ型トランジスタを介して変換ノードを電源電圧レベルに復帰させることができる。
【発明の効果】
【００３４】
以上の説明から明らかなように本発明によれば、コンパクトな回路構成で、電流電圧変換時の誤変換を防止しながらセンススピードあるいはセンス感度の向上とプリチャージ動作の高速化とをほぼ同時に図ることができると共に、低電源電圧化にも対応可能な電流電圧変換回路を提供することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の電流電圧変換回路、および不揮発性半導体記憶装置について具体化した実施形態を第１図乃至第３図に基づき図面を参照しつつ詳細に説明する。
【００３６】
第１図の実施形態では、半導体記憶部１００のビット線ＢＬ（０）〜ＢＬ（ｎ）からカラム選択トランジスタＴ８、Ｔ９、および共通データ線Ｎ３を介して電流値として読み出される記憶情報は、電流電圧変換回路１に取り込まれて電圧値に変換された後、差動増幅回路５により基準電圧Ｖｒｅｆとの間で差動増幅されて記憶データＯＵＴが出力される。
【００３７】
共通データ線Ｎ３は、ＮＭＯＳトランジスタＴ３のソース端子およびＮＭＯＳトランジスタＴ４のゲート端子に接続されている。トランジスタＴ４は、ソース端子が接地電位に接続され、ドレイン端子が抵抗素子Ｒ１を介して電源電圧ＶＣＣに接続されると共にトランジスタＴ３のゲート端子に接続されている。トランジスタＴ３のドレイン端子は、電流電圧変換回路１の出力端子ＳＡＩＮとして次段の差動増幅回路５に入力され、基準電圧Ｖｒｅｆとの間で差動増幅される。電流電圧変換回路１の出力端子ＳＡＩＮには、電源電圧ＶＣＣとの間に、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２が接続されており、各々のゲート端子には、互いに逆相の信号であるプリチャージ信号ＥＱＸおよびＥＱＺが入力されている。プリチャージ信号ＥＱＸはローレベル信号で、プリチャージ信号ＥＱＺはハイレベル信号で、各々トランジスタＴ１、Ｔ２を導通して初期化動作であるプリチャージ動作を行わせる。
【００３８】
半導体記憶部１００からの記憶情報の読出しは、いずれか一本のワード線ＷＬ（０）乃至ＷＬ（ｍ）で選択されたメモリセルに対して、いずれか一つのカラム選択トランジスタＴ８乃至Ｔ９を選択して、いずれか一本のビット線ＢＬ（０）乃至ＢＬ（ｎ）を共通データ線Ｎ３に接続し電流径路を形成することにより行う。ワード線により選択されたメモリセルではデータの記憶状態に応じてメモリセルトランジスタの導通・非導通が決定され、トランジスタＴ３からメモリセルに至る経路が接地電位に接続されるか否かで径路上に流れる情報電流Ｉｄａｔａの有無が決定されることにより記憶情報が読み出される。情報電流Ｉｄａｔａの方向は、トランジスタＴ３からメモリセルに向かう方向に流れる。
【００３９】
半導体記憶部１００の代表例としては、例えばフラッシュメモリ等が考えられる。記憶情報としてメモリセルに格納される１ビットデータは、メモリセルを構成するセルトランジスタの閾値電圧の違いとして記憶され、ワード線による選択に応じて導通・非導通の２値状態が読み出される。閾値電圧が深く（高く）、情報電流Ｉｄａｔａが流れない状態をプログラム状態（ＰＧＭ）と称し、データ“０”を示す。閾値電圧が浅く情報電流Ｉｄａｔａが流れる状態をイレーズ状態（ＥＲＳＥ）と称し、データ“１”を示す。
【００４０】
半導体記憶部１００から読み出された情報電流Ｉｄａｔａは、トランジスタＴ３を介して出力端子ＳＡＩＮに伝えられる。出力端子ＳＡＩＮは、情報電流Ｉｄａｔａが電圧値に変換される電流電圧変換動作に先立ち電源電圧ＶＣＣにプリチャージされる必要がある。出力端子ＳＡＩＮの電圧レベルを電源電圧ＶＣＣにプリチャージした上で情報電流Ｉｄａｔａの有無により電圧降下の有無を発生させることにより電圧値に変換するからである。
【００４１】
出力端子ＳＡＩＮのプリチャージ動作を行う回路が、電源電圧ノードと出力端子ＳＡＩＮとの間に並列接続されたトランジスタＴ１、Ｔ２である。プリチャージ動作時に導通させることにより出力端子ＳＡＩＮの電圧レベルを電源電圧ＶＣＣにプリチャージする。
【００４２】
トランジスタＴ１、Ｔ２の導通によるプリチャージ動作は、出力端子ＳＡＩＮを電源電圧ＶＣＣまで充電すると共に、トランジスタＴ３を介して共通データ線Ｎ３、更にカラム選択トランジスタを介してビット線にも電荷を供給してプリチャージする。
【００４３】
トランジスタＴ４は抵抗素子Ｒ１と相俟って、トランジスタＴ３のゲート電圧を決定する。ここで、トランジスタＴ４のゲート端子は共通データ線Ｎ３に接続されているので、トランジスタＴ４のコンダクタンスは共通データ線Ｎ３の電圧上昇に応じて大きくなり、共通データ線Ｎ３の更なる電圧上昇を抑制する方向でトランジスタＴ３のゲート電圧を降圧する動作を行う。これにより、共通データ線Ｎ３およびビット線のプリチャージ電圧レベルを、所定の低電圧レベルに維持する働きをする。
【００４４】
不揮発性半導体記憶装置においては、フラッシュメモリ等に代表されるように、ビット線やセルトランジスタのドレイン端子、ウェル端子に印加される電圧バイアスに応じてセルトランジスタ内のフローティングゲートに電荷を注入・放出させてデータを記憶させるタイプのものがある。こうしたタイプのセルトランジスタがビット線に接続されている場合には、ビット線のプリチャージ電圧レベルが高すぎると、フローティングゲートにプログラムされている電子が放出されてしまう、いわゆるディスターブ現象を招来するおそれがある。このため、共通データ線Ｎ３およびビット線のプリチャージ電圧レベルは、所定の低電圧レベルに維持される必要がある。
【００４５】
半導体記憶部１００から読み出された情報電流Ｉｄａｔａを電圧値に変換して差動増幅回路５で増幅する第１の制御方法を示す動作波形を第２図に示す。第２図には、プリチャージトランジスタとして、ＰＭＯＳトランジスタのみで構成される背景技術による動作波形（第２図中、（背景技術Ａ））、およびＮＭＯＳトランジスタのみで構成される背景技術による動作波形（第２図中、（背景技術Ｂ））を合わせて示し、本発明との対比を容易としている。各構成はプリチャージする際の電流駆動能力を同等として示している。尚、図示はされていないが、プリチャージ期間Ｐｒｅにおいては、出力端子ＳＡＩＮと共に共通データ線およびビット線も所定電圧レベルにプリチャージされる。
【００４６】
記憶情報の読出しは、電圧変換された記憶情報の増幅期間Ｓｅｎｓと、増幅期間Ｓｅｎｓに先立つプリチャージ期間Ｐｒｅとで構成される。第１の制御方法では、プリチャージ期間Ｐｒｅにおいて、ＰＭＯＳトランジスタＴ１のプリチャージ信号ＥＱＸをローレベルに遷移すると共にＮＭＯＳトランジスタＴ２のプリチャージ信号ＥＱＺをハイレベルに遷移する。これにより、トランジスタＴ１、Ｔ２はほぼ同時に導通制御される。ここで、ほぼ同時とは、互いに反対の論理信号で導通制御するプリチャージ信号ＥＱＸおよびＥＱＺの論理レベルの反転について、何れか一方の信号からの論理反転回路等により他方の信号を生成する場合、論理反転回路等の遅延時間による時間差を含んで同時であることを意味する。
【００４７】
プリチャージ動作の開始に伴い、トランジスタＴ１、Ｔ２は共に導通を開始し、出力端子ＳＡＩＮの電圧レベルは時間経過と共に上昇する。出力端子ＳＡＩＮの電圧レベルの上昇に伴い、ＮＭＯＳトランジスタＴ２は三極管動作から五極管動作に移行し、電流駆動能力が次第に減少する。トランジスタＴ２が充電可能な出力端子ＳＡＩＮの電圧レベルは、電源電圧ＶＣＣからＮＭＯＳトランジスタの閾値電圧ＶＴＮを減じた電圧レベルまでである。プリチャージ開始から電圧レベルがＶＣＣ−ＶＴＮに至るまでの期間（Ｉ）では、並列接続されたトランジスタＴ１、Ｔ２が共に導通してプリチャージ動作が行われる。
【００４８】
出力端子ＳＡＩＮの電圧レベルがＶＣＣ−ＶＴＮを越えて電源電圧ＶＣＣに至る期間（ＩＩ）ではトランジスタＴ１のみが導通する。通常、共通データ線Ｎ３およびビット線のプリチャージ電圧レベルは、電圧レベルＶＣＣ−ＶＴＮに比して十分に低電圧であるので、期間（ＩＩ）において充電すべきノードは出力端子ＳＡＩＮに限定される。
【００４９】
不揮発性半導体記憶装置における大容量化の進展に伴い、共通データ線やビット線の長大配線化、または／および多数のメモリセルのビット線への接続等により、多大な配線容量が共通データ線やビット線に付加される場合があり、期間（Ｉ）での電流駆動能力を十分に確保する必要がある。
【００５０】
期間（Ｉ）においては、出力端子ＳＡＩＮから共通データ線を介してビット線に至る多大な配線容量を有する電流径路を、同時に充電するための電流駆動能力の確保が求められ、期間（ＩＩ）においては、出力端子ＳＡＩＮを電源電圧ＶＣＣの電圧レベルまで充電する機能が求められる。
【００５１】
ここで、共通データ線およびビット線のプリチャージ電圧レベルは、電圧レベルＶＣＣ−ＶＴＮに比して十分に低電圧であるので、高い電流駆動能力を有するＮＭＯＳトランジスタＴ２を利用して充電を行うことができる。また、電圧レベルＶＣＣ−ＶＴＮを越えて電源電圧ＶＣＣまで充電すべきは配線容量が僅少な出力端子ＳＡＩＮのみであり、小さなトランジスタサイズのＰＭＯＳトランジスタＴ１で対応することができる。
【００５２】
ＮＭＯＳトランジスタＴ２により電流駆動能力を確保しながら、ＰＭＯＳトランジスタＴ１により電源電圧ＶＣＣへの電圧レベルの調整機能を備える構成とすることにより、コンパクトなサイズの素子構成とすることができる。
【００５３】
本実施形態と同等のプリチャージ期間Ｐｒｅを確保するために、プリチャージトランジスタをＰＭＯＳトランジスタのみで構成する場合（第２図中、（背景技術Ａ））には、ＰＭＯＳトランジスタの電流駆動能力の制約から多大なＰＭＯＳトランジスタが必要とされてしまうのに比して、本実施形態ではコンパクトなトランジスタサイズで構成することができる。
【００５４】
また、本実施形態と同等のプリチャージ期間Ｐｒｅを確保するために、プリチャージトランジスタをＮＭＯＳトランジスタのみで構成する場合（第２図中、（背景技術Ｂ））には、充電可能電圧が電圧レベルＶＣＣ−ＶＴＮに制限されてしまうが、本実施形態に示すようにＰＭＯＳトランジスタを並列接続して初期化制御することにより、電源電圧ＶＣＣまで充電することが可能となる。
【００５５】
次に、プリチャージ期間Ｐｒｅから増幅期間Ｓｅｎｓへの移行は、ＰＭＯＳトランジスタＴ１のプリチャージ信号ＥＱＸをハイレベルに遷移すると共にＮＭＯＳトランジスタＴ２のプリチャージ信号ＥＱＺをローレベルに遷移することにより、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２をほぼ同時に非導通して行われる。ここで、ほぼ同時とは、前記したように、何れか一方の信号からの論理反転回路等により他方の信号を生成する場合、論理反転回路等の遅延時間による時間差を含んで同時であることを意味する。
【００５６】
一般的に、ＭＯＳトランジスタのスイッチング制御はゲート端子に印加される電圧レベルを遷移して行われるが、この電圧遷移は、トランジスタ自身が有するゲート・ソース間、ゲート・ドレイン間の寄生容量を介して容量結合し、ソース端子または／およびドレイン端子の電圧レベルに影響を与える。そして、ソース端子、ドレイン端子における電圧遷移の影響は、ソース端子、ドレイン端子の端子容量が小容量であるほど大きなものとなる。
【００５７】
特にプリチャージ動作完了後の電流電圧変換動作において、出力端子ＳＡＩＮにつながるこれらの寄生容量は、記憶情報として差動増幅回路５に入力される入力電流による内部ノードの電位変化の応答を遅らせてしまい（出力端子ＳＡＩＮは共通データ線やビット線などの総容量に対して非常に小さな容量比としてメモリセルの微少電流の変化を電流電圧変換する高感度でなければならない）、センススピードあるいはセンス感度の悪化を招来してしまうおそれがあり問題である。
【００５８】
ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２がほぼ同時に非導通となる場合、プリチャージ信号ＥＱＸおよびＥＱＺの信号遷移が各々のトランジスタの寄生容量を介して、僅少容量の出力端子ＳＡＩＮに容量結合することとなる。（背景技術Ａ）では、ＰＭＯＳトランジスタのみで構成されておりプリチャージ信号ＥＱＸで導通制御されるところ、非導通の際、ハイレベル遷移に伴う容量結合により出力端子ＳＡＩＮに正の電圧変動が発生してしまうおそれがある（第２図中、（１）、Ａ１）。また、（背景技術Ｂ）では、ＮＭＯＳトランジスタのみで構成されておりプリチャージ信号ＥＱＺで導通制御されるところ、非導通の際、ローレベル遷移に伴う容量結合により出力端子ＳＡＩＮに負の電圧変動が発生してしまうおそれがある（第２図中、（２）、Ａ２）。電流駆動能力の確保等の要請によりトランジスタサイズが大きい場合には、これらの容量結合に伴う電圧変動は更に大きなものとなる。
【００５９】
これに対して、第２図に示す本実施形態の制御では、並列接続されたＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とがほぼ同時に導通制御される。各々のプリチャージ信号ＥＱＸ、ＥＱＺは逆相の信号であるので、信号遷移時の容量結合は相互に相殺され、出力端子ＳＡＩＮにおける電圧変動は僅少となる。
【００６０】
増幅期間Ｓｅｎｓの開始時に出力端子ＳＡＩＮのプリチャージ電圧レベルが変動してしまうことはなく、その後の情報電流Ｉｄａｔａの有無による出力端子ＳＡＩＮの電圧レベル変化の有無に応じた差動増幅回路５での増幅動作は、増幅期間Ｓｅｎｓの開始時から最短の読出し可能タイミングＴ０とすることができる。
【００６１】
ここで、読出し可能タイミングＴ０とは、情報電流Ｉｄａｔａが流れる場合に、増幅期間Ｓｅｎｓの開始と共にプリチャージ電圧レベルから降圧する出力端子Ｓｅｎｓの電圧レベルが差動増幅回路５の基準電圧Ｖｒｅｆを下回るタイミングである。タイミングＴ０以降に差動増幅回路５での増幅動作を行うことにより、記憶情報を記憶データＯＵＴとして出力することができる。
【００６２】
（背景技術Ａ）において示すように、出力端子ＳＡＩＮのプリチャージ電圧レベルに正の電圧変動が発生してしまうと読出し可能タイミングＴ１が長くなってしまうおそれや、（背景技術Ｂ）において示すように、出力端子ＳＡＩＮのプリチャージ電圧レベルに負の電圧変動が発生して基準電圧Ｖｒｅｆを下回ってしまうと誤った読出しをおそれは回避することができる。
【００６３】
第３図は、半導体記憶部１００から読み出された情報電流Ｉｄａｔａを電圧値に変換して差動増幅回路５で増幅する第２の制御方法である。
【００６４】
記憶情報の読出しは、電圧変換された記憶情報の増幅期間Ｓｅｎｓと、増幅期間Ｓｅｎｓに先立つプリチャージ期間Ｐｒｅとで構成される。第２の制御方法では、プリチャージ期間Ｐｒｅにおいて、ＰＭＯＳトランジスタＴ１の非導通に先立ちＮＭＯＳトランジスタＴ２を非導通とする。第３図では、ＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とが共に導通している期間をＰ／Ｎ−ＯＮ期間として示し、ＮＭＯＳトランジスタＴ２の非導通後にＰＭＯＳトランジスタＴ１が導通している期間をＰ−ＯＮ期間として示している。
【００６５】
第２図において説明したように、ＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とをほぼ同時に非導通とすることにより、プリチャージ信号ＥＱＸおよびＥＱＺの電圧遷移に伴う出力端子ＳＡＩＮへの容量結合は、互いに相殺され電圧変動は抑制されるものではある。しかしながら、ＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とのトランジスタサイズの違いやトランジスタ構造の違い等により、各トランジスタと出力端子ＳＡＩＮとの間の寄生容量が異なることも考えられ、この場合には容量結合のうち互いに相殺した分を除く残留分が出力端子ＳＡＩＮのプリチャージ電圧レベルの電圧変動として残る場合も考えられる。
【００６６】
第３図に示す第２の制御方法では、寄生容量の違いによる出力端子ＳＡＩＮでの電圧変動の残留分をも解消することを目的としている。
【００６７】
前述したように、多大な配線容量となる共通データ線Ｎ３およびビット線のプリチャージ電圧レベルは電圧レベルＶＣＣ−ＶＴＮに比して十分に低電圧であり、ＮＭＯＳトランジスタＴ３を介して充電される。ここで一般的に、電圧レベルＶＣＣ−ＶＴＮと共通データ線Ｎ３等のプリチャージ電圧レベルとの電圧差は、ＮＭＯＳトランジスタＴ２の非導通時にプリチャージ信号ＥＱＺがローレベル遷移する際の出力端子ＳＡＩＮでの負の電圧変動幅以上である。これにより、プリチャージ信号ＥＱＺのローレベル遷移に伴う容量結合は、出力端子ＳＡＩＮの電圧レベルを変動させるのみであり、共通データ線Ｎ３の電圧レベルが影響を受けることはない（第３図中、（２））。
【００６８】
出力端子ＳＡＩＮでの電圧変動は、出力端子ＳＡＩＮが僅少容量であることも相俟って大きな電圧変動となることも考えられる。しかしながら、この場合の電圧変動は、その後のＰ−ＯＮ期間においてＰＭＯＳトランジスタＴ１により充電することが可能である。出力端子ＳＡＩＮが僅少容量であるため、ＰＭＯＳトランジスタＴ１のトランジスタサイズが小さくとも、所定のＰ−ＯＮ期間で出力端子ＳＡＩＮをプリチャージ電圧レベルである電源電圧ＶＣＣに充電することができる。更に、ＰＭＯＳトランジスタＴ１の電流駆動能力によっては、Ｐ−ＯＮ期間を僅少な時間幅とすることができる。
【００６９】
Ｐ−ＯＮ期間の終了時に、ＰＭＯＳトランジスタＴ１を非導通とするためプリチャージ信号ＥＱＸをハイレベル遷移するが、ＰＭＯＳトランジスタＴ１のトランジスタサイズを小さく構成することができるため、容量結合による正の電圧変動は僅少な電圧幅とすることができる。
【００７０】
ここで、本実施形態の回路構成では（第１図）、情報電流Ｉｄａｔａの有無によりメモリセルの記憶情報を読み出すところ、情報電流Ｉｄａｔａは、出力端子ＳＡＩＮの配線容量に蓄積されている電荷を引き抜く方向に流れる。記憶情報の読出しシーケンスは、電源電圧ＶＣＣへのプリチャージ期間Ｐｒｅに引き続く増幅期間Ｓｅｎｓにおいて、情報電流Ｉｄａｔａが流れない場合に出力端子ＳＡＩＮがプリチャージ電圧レベルを維持し、情報電流Ｉｄａｔａが流れる場合に出力端子ＳＡＩＮがプリチャージ電圧レベルから順次降圧することを差動増幅回路５により差動増幅することにより行われる。
【００７１】
すなわち、正の電圧変動があると、情報電流Ｉｄａｔａが流れる際の電圧レベルの降下開始電圧が電源電圧ＶＣＣに比して高電圧となり、読出し可能タイミングＴ１（第２図）は最短の読出し可能タイミングＴ０（第２図）に比して長い時間を要するものの、データの読出しを正常に行うことは可能である。これに対して、負の電圧変動により出力端子ＳＡＩＮの電圧レベルが基準電圧Ｖｒｅｆを下回ってしまうと、情報電流Ｉｄａｔａが流れない場合のデータの読出し動作ができなくなってしまう、つまり誤った読出し情報の読出し動作となる。
【００７２】
したがって、第３図に示す第２の制御方法によれば、出力端子ＳＡＩＮにおける負の電圧変動を回復させることができ、記憶情報を確実に読み出すことができる。
【００７３】
以上、詳細に説明したように本実施形態によれば、情報電流Ｉｄａｔａを電圧値に変換する変換ノードである出力端子ＳＡＩＮのプリチャージ動作用トランジスタとして、電流駆動能力の高いＮＭＯＳトランジスタＴ２を備えることにより、出力端子ＳＡＩＮを速やかに電源電圧ＶＣＣに近づけることができると共に、出力端子ＳＡＩＮに付加されるゲート・ソース間の寄生容量を低減することができる。プリチャージ動作用のトランジスタサイズをコンパクトにすることができ、電流電圧変換回路１への入力電流としての情報電流Ｉｄａｔａのセンススピードあるいはセンス感度を向上させることができる。
【００７４】
また、ＮＭＯＳトランジスタＴ２に加えてＰＭＯＳトランジスタＴ１が並列接続されて構成されているので、ＮＭＯＳトランジスタＴ２では電源電圧ＶＣＣから閾値電圧ＶＴＮを減じた電圧レベルまでで制限されてしまうプリチャージ電圧を、電源電圧ＶＣＣにまでプリチャージすることができる。更に、プリチャージ動作の終了に際しトランジスタを非導通とするには、ＰＭＯＳトランジスタＴ１のプリチャージ信号ＥＱＸは低い電圧レベルから高い電圧レベルに遷移させ、ＮＭＯＳトランジスタＴ２のプリチャージ信号ＥＱＺを高い電圧レベルから低い電圧レベルに遷移させる。各々のトランジスタのプリチャージ信号ＥＱＸ、ＥＱＺの遷移方向が反対であるため、寄生容量により容量結合して出力端子ＳＡＩＮの電圧レベルを電圧変動させる作用は互いに相殺される。また、ＮＭＯＳトランジスタＴ２の非導通遷移に伴う容量結合の影響をＰＭＯＳトランジスタＴ１の導通により吸収することもできる。プリチャージ電圧を、電源電圧ＶＣＣから閾値電圧ＶＴＮを減じた電圧ではなく電源電圧ＶＣＣにすることができるので、低電源電圧化の進展に対しても広い電圧範囲の動作余裕を確保することができ、プリチャージ動作用トランジスタの非導通遷移に対しても誤変換を防止することができる。
【００７５】
電流電圧変換回路１において出力端子ＳＡＩＮを電源電圧ＶＣＣにプリチャージするトランジスタとして、ＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２との並列接続構成とすることにより、いずれか一方の導電型トランジスタを使用する場合の不都合を互いに相殺して、高速なプリチャージ動作をコンパクトな回路構成で実現しながらセンススピードやセンス感度を向上させると共に、低電源電圧化に対しても十分な動作余裕を確保できる好適な電流電圧変換回路１を実現することができる。
【００７６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００７７】
例えば、本実施形態では、電流電圧変換回路１の後段に差動増幅回路５を備える構成を例にとり説明したが、本発明はこれに限定されるものではなく、背景技術により開示されている電流センスアンプ回路２００の回路構成に対しても同様に適用することができる。一般的に、電流電圧の変換ノードを高い電圧レベルにプリチャージした上で、入力電流の有無に応じてプリチャージ電圧レベルに充電された変換ノードから電荷を引き抜くことにより電流値を電圧値に変換する回路構成に対して適用することができる。
【００７８】
更に、第1図で示した電流電圧変換回路１と差動増幅回路５は、ビット線ＢＬ（０）〜ＢＬ（ｎ）に配置する事も可能である。
【００７９】
更に、電源電圧ＶＣＣは外部電源電圧それ自身でなくとも、周知の電源降圧技術を用いた内部電源電圧であってもよい。
【００８０】
更に、本実施形態では、ＰＭＯＳトランジスタもしくはＮＭＯＳトランジスタを例示して説明したが、本発明はＭＯＳトランジスタに限定されるものではなく、例えば半導体基板上に形成されたMIM(Metal/Insulator/Metal)型や、MIS(Metal/Insulator/Semiconductor)型のトランジスタで構成する場合にも同様に適用可能である。またトランジスタ構造については、縦型、溝型、および積層型の何れの構造であっても良い。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態を示す回路図である。
【図２】実施形態における第１の制御方法を示す動作波形図である。
【図３】実施形態における第２の制御方法を示す動作波形図である。
【図４】背景技術を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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