【手続補正書】
【提出日】平成18年3月24日(2006.3.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】  明細書
【発明の名称】  多連チップ抵抗器の製造方法
【特許請求の範囲】
【請求項１】  分割溝を有するシート状基板の前記分割溝を跨いで前記シート状基板の上面および前記分割溝内にスパッタリング法により複数対の上面電極層を形成する工程と、前記複数対の上面電極層間を電気的に接続するように複数の抵抗層を形成する工程と、少なくとも前記複数の抵抗層を覆うように保護層を形成する工程と、前工程で得られた前記シート状基板の分割溝で前記シート状基板を短冊状基板に分割する工程と、前記短冊状基板を個片に分割する工程とを備えた多連チップ抵抗器の製造方法。
【請求項２】  分割溝を有するシート状基板の前記分割溝を跨いで前記シート状基板の上面および前記分割溝内にスパッタリング法により複数対の第１の上面電極層を形成する工程と、前記複数対の第１の上面電極層と電気的に接続するように複数対の第２の上面電極層を形成する工程と、前記複数対の第２の上面電極層間を電気的に接続するように複数の抵抗層を形成する工程と、少なくとも前記複数の抵抗層を覆うように保護層を形成する工程と、前工程で得られた前記シート状基板の分割溝で前記シート状基板を短冊状基板に分割する工程と、前記短冊状基板を個片に分割する工程とを備えた多連チップ抵抗器の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種電子機器に使用される多連チップ抵抗器の製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化に伴い、回路基板に使用される電子部品に対しても実装密度を上げるため、ますます小形化への要求が高まっている。抵抗器に対しても、実装基板上の実装面積を縮小化するため、小形な抵抗器だけでなく、独立抵抗素子が一つのユニットとなっている多連チップ抵抗器への要求が高まってきている。
【０００３】
従来のこの種の抵抗器としては、実願平２−７９４３０号（実開平４−３８０１号）のマイクロフィルムに開示されたものが知られている。
【０００４】
以下、従来の多連チップ抵抗器およびその製造方法について、図面を参照しながら説明する。
【０００５】
図９（ａ）は従来の多連チップ抵抗器の斜視図、図９（ｂ）は同断面図である。
【０００６】
図９（ａ），（ｂ）において、１は両側面の中央に切欠き２を有するセラミックからなる基板である。３は基板１の上面の側部に設けられた二対の上面電極層である。４は二対の上面電極層３に一部が重なるように設けられた２つの抵抗層である。５は２つの抵抗層４を覆うように設けられた保護層である。６ａは二対の上面電極層３に一部が重なるように基板１の側面から下面の側部にかけて設けられ、導電ペーストを印刷・焼成してなる二対の側面電極層である。６ｂは二対の上面電極層２および二対の側面電極層６ａを覆うように設けられたはんだめっきまたはニッケルとはんだめっきからなるめっき層である。
【０００７】
以上のように構成された従来の多連チップ抵抗器について、以下にその製造方法を説明する。
【０００８】
図１０（ａ），（ｂ）および図１１（ａ），（ｂ）は従来の多連チップ抵抗器の製造方法を示す工程図である。
【０００９】
まず、図１０（ａ）に示すように、セラミックからなるシート状の基板８ａにスルーホール９と、この基板８ａを後工程で分割するための縦方向の分割溝１０ａおよび横方向の分割溝１０ｂを形成する。
【００１０】
次に、図１０（ｂ）に示すように、シート状の基板８ａの上面に、複数対の上面電極層３を印刷形成し、さらに対となる上面電極層３の一部に重なるように複数の抵抗層４を印刷形成する。
【００１１】
次に、図１１（ａ）に示すように、複数の抵抗層３の全体を覆うように複数の保護層５を印刷形成した後、横方向の分割溝１０ｂ（図１０（ａ），（ｂ）に図示）に沿って分割し、短冊状の基板８ｂを得る。
【００１２】
次に、図１１（ｂ）に示すように、短冊状の基板８ｂの上面電極層３に一部が重なるようにして短冊状の基板８ｂの側面から下面の側部にかけて側面電極層６ａを塗着形成した後、短冊状の基板８ｂを縦方向の分割溝１０ａに沿って分割し、個片状の基板（図示せず）を得る。
【００１３】
最後に、上面電極層３の一部および側面電極層６ａの表面にはんだめっきまたはニッケルとはんだめっきを施すことにより、図９（ａ），（ｂ）に示すようなめっき層６ｂを形成し、従来の多連チップ抵抗器を製造していた。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、この多連チップ抵抗器をプリント基板等の実装基板にはんだ付けで実装した場合、図１２（ａ）の実装状態を示す断面図に示すように、多連チップ抵抗器は側面電極層（図示せず）が設けられた側面と下面の側部との双方で実装基板のはんだランドパターン１２にはんだ付けされ、このはんだによるフィレット１３が形成された状態となる。この場合、図１２（ｂ）の実装状態の上面図に示すように、多連チップ抵抗器１１の部品面積１４に加えて側面をはんだ付けする面積１５が必要であり、これらを合わせた実装面積１６が必要となるものである。しかも、実装密度を向上させるため、部品外形寸法を小さくすればするほど、実装面積に対するはんだ付け面積の占める割合が大きくなり、その結果、電子機器を小型化するための実装密度を向上させることには限界が生ずるという課題を有していた。
【００１５】
本発明は上記従来の課題を解決するもので、実装基板に実装した際の実装面積に占めるはんだ付け面積を低減できる多連チップ抵抗器の製造方法を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
上記目的を達成するために本発明の多連チップ抵抗器の製造方法は、分割溝を有するシート状基板の前記分割溝を跨いで前記シート状基板の上面および前記分割溝内にスパッタリング法により複数対の上面電極層を形成する工程と、前記複数対の上面電極層間を電気的に接続するように複数の抵抗層を形成する工程と、少なくとも前記複数の抵抗層を覆うように保護層を形成する工程と、前工程で得られた前記シート状基板の分割溝で前記シート状基板を短冊状基板に分割する工程と、前記短冊状基板を個片に分割する工程とを備えたもので、この製造方法によれば、この製造方法により得られた多連チップ抵抗器をプリント基板等の実装基板に実装した際の実装面積に占めるはんだ付け面積を低減することができるものである。また、多連チップ抵抗器であるため、チップ抵抗器単品のものに比べて、はんだ付けによる実装時に必要なはんだランドパターンの面積をより小さくすることができるものである。
【００１７】
【発明の実施の形態】
本発明の請求項１に記載の発明は、分割溝を有するシート状基板の前記分割溝を跨いで前記シート状基板の上面および前記分割溝内にスパッタリング法により複数対の上面電極層を形成する工程と、前記複数対の上面電極層間を電気的に接続するように複数の抵抗層を形成する工程と、少なくとも前記複数の抵抗層を覆うように保護層を形成する工程と、前工程で得られた前記シート状基板の分割溝で前記シート状基板を短冊状基板に分割する工程と、前記短冊状基板を個片に分割する工程とを備えたもので、この製造方法によれば、基板の側面全体ではなく、側面の一部のみに電極を形成するため、この多連チップ抵抗器を実装基板にはんだ付けで実装した際、はんだフィレットが形成される部分を小さくすることができ、これにより、実装面積に占めるはんだ付け面積を低減させることができるという作用を有するものである。
【００１８】
本発明の請求項２に記載の発明は、分割溝を有するシート状基板の前記分割溝を跨いで前記シート状基板の上面および前記分割溝内にスパッタリング法により複数対の第１の上面電極層を形成する工程と、前記複数対の第１の上面電極層と電気的に接続されるように複数対の第２の上面電極層を形成する工程と、前記複数対の第２の上面電極層間を電気的に接続するように複数の抵抗層を形成する工程と、少なくとも前記複数の抵抗層を覆うように保護層を形成する工程と、前工程で得られた前記シート状基板の分割溝で前記シート状基板を短冊状基板に分割する工程と、前記短冊状基板を個片に分割する工程とを備えたもので、この製造方法によれば、基板の側面全体ではなく、側面の一部のみに電極を形成するため、この多連チップ抵抗器を実装基板にはんだ付けで実装した際、はんだフィレットが形成される部分を小さくすることができ、これにより、実装面積に占めるはんだ付け面積を低減させることができるという作用を有するものである。
【００１９】
（実施の形態１）
以下、本発明の実施の形態１における多連チップ抵抗器およびその製造方法について、図面を参照しながら説明する。
【００２０】
図１は本発明の実施の形態１における多連チップ抵抗器の断面図である。
【００２１】
図１において、２１は９６％のアルミナを含有してなる絶縁性の基板である。２２は基板２１の上面の側部から側面の一部にかけて金系のスパッタリング法により設けられた金属材料からなる複数対の上面電極層であり、この上面電極層２２の稜線には丸みをもたせている。また基板２１の側面上に設けられた上面電極層２２の面積は、基板２１の側面の面積の半分以下である。２３は前記複数対の上面電極層２２に電気的に接続するように基板２１の上面に設けられた酸化ルテニウムを主成分とする複数の抵抗層である。２４は少なくとも前記複数の抵抗層２３の上面を覆うように設けられたガラスまたは樹脂等からなる保護層である。２５、２６は必要に応じて上面電極層２２を覆うように設けられ、かつはんだ付け時の信頼性等を確保できるようにしたニッケルめっき層およびはんだめっき層である。
【００２２】
以上のように構成された本発明の実施の形態１における多連チップ抵抗器の製造方法について、以下に図面を参照しながら説明する。
【００２３】
図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）は本発明の実施の形態１における多連チップ抵抗器の製造方法を示す工程図である。
【００２４】
まず、図２（ａ）に示すように、表面に後工程で短冊状および個片状に分割するために設けた複数の縦方向および横方向の分割溝２７、２８を有する耐熱性および絶縁性に優れた９６％のアルミナを含有してなるシート状基板２１の上面全体および縦方向、横方向の分割溝２７、２８内にスパッタリング工法により金を着膜する。この後、フォトリソ法により、着膜された金を所望の電極パターンとして約３００〜４００℃の温度で熱処理を行い、複数対の上面電極層２２を形成する。このとき横方向の分割溝２８内まで金を着膜するため、横方向の分割溝２８の奥まで上面電極層２２を形成することができる。また、この縦方向および横方向の分割溝２７、２８のシート状基板２１の厚みに対する深さは、製造工程での取り扱い時に割れないように、シート状基板２１の厚みの半分以下になるように形成されている。
【００２５】
次に、図２（ｂ）に示すように、複数対の上面電極層２２間を電気的に接続するようにシート状基板２１の上面に酸化ルテニウムを主成分とする抵抗ペーストを印刷後、約８５０℃で焼成して複数の抵抗層２３を形成する。
【００２６】
次に、図２（ｃ）に示すように、抵抗層２３の抵抗値を所定の値に修正するために、ＹＡＧレーザーでトリミング溝２９を施してトリミングを行う。このとき、抵抗値測定用のトリミングプローブは、上面電極層２２上にセットしてトリミングを行う。
【００２７】
次に、図３（ａ）に示すように、抵抗値修正済みの抵抗層２３を保護するため、少なくとも抵抗層２３を覆うようにガラスを主成分とするペーストを印刷し、約６００℃で焼成して保護層２４を形成する。この場合、横方向に並ぶ複数の抵抗層２３を縦方向の分割溝２７を跨いで連続して覆うように保護層２４の印刷パターンを形成してもよい。
【００２８】
次に、図３（ｂ）に示すように、上面電極層２２、抵抗層２３、トリミング溝２９、保護層２４を形成したシート状基板２１を横方向の分割溝２８に沿って分割し、短冊状基板３０を形成する。このとき、短冊状基板３０の長手方向の側面には、先に形成した上面電極層２２が横方向の分割溝２８の深さまで形成された状態になっている。
【００２９】
最後に、図３（ｃ）に示すように、露出している上面電極層２２にめっきを施すための準備工程として、短冊状基板３０を縦方向の分割溝２７に沿って分割し、個片状の基板３１を形成する。そして露出している上面電極層２２を覆うように電気めっきによって、ニッケルめっき層（図示せず）と、はんだめっき層（図示せず）とを形成して、多連チップ抵抗器を製造するものである。
【００３０】
以上のように構成、かつ製造された本発明の実施の形態１における多連チップ抵抗器をプリント基板等の実装基板にはんだ付けで実装した状態について説明する。
【００３１】
図４（ａ）は本発明の実施の形態１における多連チップ抵抗器の実装状態を示す断面図、図４（ｂ）は同上面図である。本発明の実施の形態１における多連チップ抵抗器を保護層２４を下にしてプリント基板等の実装基板のはんだランドパターン３２にはんだ付けで実装した場合、図４（ａ）に示すように、基板２１の側面に設けられた側面電極層（図示せず）の面積が小さいため、基板２１の側面にはほとんどはんだが付かず、このはんだによるフィレット３３がわずかに形成されるのみとなる。すなわち、基板２１の側部に設けられた上面電極層（図示せず）で実装基板のはんだランドパターン３２にはんだ付けされ、このはんだによるフィレット３３がわずかに形成された状態となる。このとき、図４（ｂ）の実装状態の上面図に示すように、多連チップ抵抗器の部品面積３４に対して側面をはんだ付けする面積３５は小さくなり、その結果、これらを合わせた実装面積３６を低減させることができるものである。
【００３２】
また、図４（ｂ）のように、部品面積３４と側面をはんだ付けするために必要な面積３５とを合わせた面積が実装面積３６となる場合、例えば１．０×１．０ｍｍサイズの多連チップ抵抗器を実装して従来構造の製品と実装面積を比較すると、約２０％の縮小化を図ることができるものである。よって、本発明の構成によれば、基板２１の側面に設けられた電極の面積が小さいため、この多連チップ抵抗器をプリント基板等の実装基板に実装した際、実装面積に占めるはんだ付け面積を低減させることができるとともに、フィレット３３を小さく形成するため、使用するはんだの量を低減させることができるものである。
【００３３】
なお、本発明の実施の形態１において、はんだめっき層２６と保護層２４とを面一またははんだめっき層２６の高さを保護層２４より高くすることにより、はんだめっき層２６と実装時のランドパターン３２との隙間が生じにくく実装品質をさらに向上させることができるものである。
【００３４】
また、本発明の実施の形態１において、複数対の上面電極層２２、複数の抵抗層２３および保護層２４を（表１）に示す組み合わせとしたときには、（表１）に示すように、他の特性を向上させることができるものである。
【００３５】
【表１】
2000340413.tif 000001
【００３６】
（実施の形態２）
以下、本発明の実施の形態２における多連チップ抵抗器およびその製造方法について、図面を参照しながら説明する。
【００３７】
図５は本発明の実施の形態２における多連チップ抵抗器の断面図である。
【００３８】
図５において、４１は９６％のアルミナを含有してなる絶縁性の基板である。４２は基板４１の上面の側部から側面の一部にかけて金系のスパッタリング法により設けられた金属材料からなる複数対の第１の上面電極層であり、この第１の上面電極層４２の稜線には丸みをもたせている。また基板４１の側面上に設けられた第１の上面電極層４２の面積は、基板４１の側面の面積の半分以下である。４３は前記複数対の第１の上面電極層４２に電気的に接続するように基板４１の上面に設けられた銀系の導電粉体にガラスを含有してなる複数対の第２の上面電極層である。４４は前記複数対の第２の上面電極層４３に電気的に接続するように基板４１の上面に設けられた酸化ルテニウムを主成分とする複数の抵抗層である。４５は少なくとも複数の抵抗層４４の上面を覆うように設けられたガラスまたは樹脂等からなる保護層である。４６、４７は必要に応じて第１、第２の上面電極層４２、４３を覆うように設けられ、かつはんだ付け時の信頼性等を確保できるようにしたニッケルめっき層およびはんだめっき層である。
【００３９】
以上のように構成された本発明の実施の形態２における多連チップ抵抗器の製造方法について、以下に図面を参照しながら説明する。
【００４０】
図６（ａ）〜（ｃ）および図７（ａ）〜（ｄ）は本発明の実施の形態２における多連チップ抵抗器の製造方法を示す工程図である。
【００４１】
まず、図６（ａ）に示すように、表面に後工程で短冊状および個片状に分割するために設けた複数の縦方向および横方向の分割溝４８、４９を有する耐熱性および絶縁性に優れた９６％のアルミナを含有してなるシート状基板４１の上面全体および縦方向、横方向の分割溝４８、４９内にスパッタリング工法により金を着膜する。この後、フォトリソ法により、着膜された金を所望の電極パターンとして約３００〜４００℃の温度で熱処理を行い、複数対の第１の上面電極層４２を形成する。このとき横方向の分割溝４９内まで金を着膜するため、横方向の分割溝４９の奥まで第１の上面電極層４２を形成することができる。また、この縦方向および横方向の分割溝４８、４９のシート状基板４１の厚みに対する深さは、製造工程での取り扱い時に割れないように、基板４１の厚みの半分以下になるように形成されている。
【００４２】
次に、図６（ｂ）に示すように、複数対の第１の上面電極層４２の一部に重なるようにシート状基板４１の上面に銀系の導電粉体とガラスとを含有してなる電極ペーストを印刷後、約８５０℃で焼成して複数対の第２の上面電極層４３を形成する。
【００４３】
次に、図６（ｃ）に示すように、複数対の第２の上面電極層４３間を電気的に接続するようにシート状基板４１の上面に酸化ルテニウムを主成分とする抵抗ペーストを印刷後、約８５０℃で焼成して複数の抵抗層４４を形成する。
【００４４】
次に、図７（ａ）に示すように、抵抗層４４の抵抗値を所定の値に修正するために、ＹＡＧレーザーでトリミング溝５０を施してトリミングを行う。このとき、抵抗値測定用のトリミングプローブは、第２の上面電極層４３上にセットしてトリミングを行う。
【００４５】
次に、図７（ｂ）に示すように、抵抗値修正済みの抵抗層４４を保護するため、少なくとも抵抗層４４を覆うようにガラスを主成分とするペーストを印刷し、約６００℃で焼成して保護層４５を形成する。この場合、横方向に並ぶ複数の抵抗層４４を縦方向の分割溝４８を跨いで連続して覆うように保護層４５の印刷パターンを形成してもよい。
【００４６】
次に、図７（ｃ）に示すように、第１の上面電極層４２、抵抗層４４、トリミング溝５０、保護層４５を形成したシート状基板４１を横方向の分割溝４９に沿って分割し、短冊状基板５１を形成する。このとき、短冊状基板５１の長手方向の側面には、先に形成した第１の上面電極層４２が横方向の分割溝４９の深さまで形成された状態になっている。
【００４７】
最後に、図７（ｄ）に示すように、露出している第１、第２の上面電極層４２、４３にめっきを施すための準備工程として、短冊状基板５１を縦方向の分割溝４８に沿って分割し、個片状の基板５２を形成する。そして露出している第１、第２の上面電極層４２、４３を覆うように電気めっきによって、ニッケルめっき層（図示せず）と、はんだめっき層（図示せず）とを形成して、多連チップ抵抗器を製造するものである。
【００４８】
以上のように構成、かつ製造された本発明の実施の形態２における多連チップ抵抗器をプリント基板等の実装基板にはんだ付けで実装した状態について説明する。
【００４９】
図８（ａ）は本発明の実施の形態２における多連チップ抵抗器の実装状態を示す断面図、図８（ｂ）は同上面図である。本発明の実施の形態２における多連チップ抵抗器を保護層４５を下にしてプリント基板等の実装基板のはんだランドパターン５３にはんだ付けで実装した場合、図８（ａ）に示すように、基板４１の側面に設けられた側面電極層（図示せず）の面積が小さいため、基板４１の側面にはほとんどはんだが付かず、このはんだによるフィレット５４がわずかに形成されるのみとなる。すなわち、基板４１の側部に設けられた第１、第２の上面電極層（図示せず）で実装基板のはんだランドパターン５３にはんだ付けされるため、このはんだによるフィレット５４がわずかに形成された状態となる。このとき、図８（ｂ）の実装状態の上面図に示すように、多連チップ抵抗器の部品面積５５に対して側面をはんだ付けする面積５６は小さくなり、その結果、これらを合わせた実装面積５７を低減させることができるものである。
【００５０】
また、図８（ｂ）のように、部品面積５５と側面をはんだ付けするために必要な面積５６とを合わせた面積が実装面積５７となる場合、例えば１．０×１．０ｍｍサイズの多連チップ抵抗器を実装して従来構造の製品と実装面積を比較すると、約２０％の縮小化を図ることができるものである。よって、本発明の構成によれば、基板４１の側面に設けられた電極の面積が小さいため、この多連チップ抵抗器をプリント基板等の実装基板に実装した際、実装面積に占めるはんだ付け面積を低減させることができるとともに、フィレット５４を小さく形成できるため、使用するはんだの量を低減させることができるものである。
【００５１】
なお、本発明の実施の形態２において、はんだめっき層４７と保護層４５とを面一またははんだめっき層４７の高さを保護層４５より高くすることにより、はんだめっき層４７と実装時のランドパターン５３との隙間が生じにくくなって、実装品質をさらに向上させることができるものである。
【００５２】
また、本発明の実施の形態２において、複数対の上面電極層４２、複数の第２の上面電極層４３、複数の抵抗層４４および保護層４５を（表２）に示す組み合わせとしたときには、（表２）に示すように、他の特性を向上させることができるものである。
【００５３】
【表２】
2000340413.tif 000002
【００５４】
【発明の効果】
以上のように本発明の多連チップ抵抗器の製造方法によれば、複数対の上面電極層が、基板の上面の側部から側面の一部にかけて設けられており、そして基板の側面に設けられている上面電極層は基板の厚みの半分以外であり、さらにこの上面電極層は、基板の側面全体ではなく、側面の一部のみに設けられているため、この多連チップ抵抗器を実装基板にはんだ付けで実装した際、はんだフィレットが形成される部分を小さくすることができ、これにより、実装面積に占めるはんだ付け面積を低減させることができるものである。また、多連チップ抵抗器であるため、チップ抵抗器単品のものに比べて、はんだフィレットを複数対形成する必要がなく、これにより、はんだ付けによる実装時に必要なはんだランドパターンの面積をより小さくすることができるため、さらに実装面積を低減させることができるという効果を奏するものである。
【図面の簡単な説明】
【図１】
本発明の実施の形態１における多連チップ抵抗器の断面図
【図２】
（ａ）〜（ｃ）同多連チップ抵抗器の製造方法を示す工程図
【図３】
（ａ）〜（ｃ）同多連チップ抵抗器の製造方法を示す工程図
【図４】
（ａ）同多連チップ抵抗器の実装状態を示す断面図
（ｂ）同多連チップ抵抗器の実装状態を示す上面図
【図５】
本発明の実施の形態２における多連チップ抵抗器の断面図
【図６】
（ａ）〜（ｃ）同多連チップ抵抗器の製造方法を示す工程図
【図７】
（ａ）〜（ｄ）同多連チップ抵抗器の製造方法を示す工程図
【図８】
（ａ）同多連チップ抵抗器の実装状態を示す断面図
（ｂ）同多連チップ抵抗器の実装状態を示す上面図
【図９】
（ａ）従来の多連チップ抵抗器の斜視図
（ｂ）従来の多連チップ抵抗器の断面図
【図１０】
（ａ）（ｂ）同多連チップ抵抗器の製造方法を示す工程図
【図１１】
（ａ）（ｂ）同多連チップ抵抗器の製造方法を示す工程図
【図１２】
（ａ）同多連チップ抵抗器の実装状態を示す断面図
（ｂ）同多連チップ抵抗器の実装状態を示す上面図
【符号の説明】
２１，４１  基板
２２  上面電極層
２３，４４  抵抗層
２４，４５  保護層
２７，４８  縦方向の分割溝
２８，４９  横方向の分割溝
３０，５１  短冊状基板
３１，５２ 個片状の基板
４２  第１の上面電極層
４３  第２の上面電極層
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2000340413.tif 000003
【図２】
2000340413.tif 000004
【図３】
2000340413.tif 000005
【図４】
2000340413.tif 000006
【図５】
2000340413.tif 000007
【図６】
2000340413.tif 000008
【図７】
2000340413.tif 000009
【図８】
2000340413.tif 000010
【図９】
2000340413.tif 000011
【図１０】
2000340413.tif 000012
【図１１】
2000340413.tif 000013
【図１２】
2000340413.tif 000014