【事件の表示】
　平成　８年特許願第２８３３８７号「集積回路」拒絶査定に対する審判事件［平成１０年　４月２８日出願公開、特開平１０−１１１７４３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
【１】手続きの経緯・本願発明
　本願は、平成８年１０月４日の出願であって、その請求項１及び２に係る発明は、平成１１年７月６日付けで補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載によれば次のとおりのものと認める。
「【請求項１】複数のデータ信号をそれぞれ出力端子に駆動出力する出力回路が、前記複数のデータ信号をそれぞれ同一のタイミングで遷移することがないように遅延させる遅延手段をデータ信号毎に備え、
　複数のデータをそれぞれ入力端子から入力する入力回路が、前記出力回路の前記遅延手段による遅延時間を補償する補償手段を対応するデータ信号毎に備え、
　同一のデータ信号に接続された前記出力回路における前記遅延手段の遅延時間と前記入力回路の補償手段の遅延時間との和が、各データ信号毎に互いに等しくなるように設定されている、
ことを特徴とする半導体集積回路。
　【請求項２】多ビットの信号を同時に変化させるバス信号を送信、受信する、出力信号回路及び／又は入力信号回路を有する半導体集積回路において、
　前記バス信号の出力信号回路に、各バス信号が同時に変化しないために、それぞれ異なる遅延時間に設定された複数の遅延回路を有し、
　同一のバス信号に接続された前記出力信号回路と前記入力信号回路の遅延時間の和が、他のバス信号の前記出力信号回路と前記入力信号回路の遅延時間の和と同じになるように前記入力信号回路における遅延時間が設定される、
ことを特徴とする半導体集積回路。」
　なお、請求項２には「……遅延時間の和とと……」と記載されているが、「とと」は前後の文脈からみて「と」の誤記と認め、上記のように認定した。
【２】引用刊行物記載の発明
　これに対して、原査定の拒絶の理由に引用された、本願の出願の日前である平成６年１１月８日に頒布された特開平６ー３１４９６７号公報（以下、「引用刊行物」という。）には、次の事項が記載されている。
(i)「半導体集積回路の内部回路を外部回路と接続するために半導体集積回路の内部バスの各線と出力端子間に接続された複数の出力バッファ手段を備えた出力バッファ回路に於て、前記複数の出力バッファ手段のうち少なくとも２以上の出力バッファ手段はそれぞれ少なくとも２段以上の直列に接続された複数のゲートを備え、少なくとも２以上の出力バッファ手段のゲートの段数が互いに異なることを特徴とする出力バッファ回路、及び前記複数の出力バッファ手段のうち少なくとも２以上の出力バッファ手段は異なる遅延時間を有することを特徴とする出力バッファ回路」（２頁右欄３行〜１３行）
(ii)「全ての出力セルがハイからローまたはローからハイに同時に変化すると瞬時的に過電流が流れ、チップ内部のVDDまたはGNDレベルが変化し誤動作の原因になるという問題があった。」（２頁左欄４３行〜４６行）
(iii)「Ｉ／Ｏセル内に設けられた複数個のゲートを任意に従属接続することにより、論理的に等価で遅延時間の異なる出力セルを複数種設定でき、多数の出力セルが同時にハイからローまたはローからハイに変化するときに発生する瞬時電流を抑制することができる。」（２頁右欄１８行〜２３行）
　上記摘記事項(i)乃至(iii)及び図面の記載を参酌すると、前記引用刊行物には、以下のような発明が開示されている。
「複数のデータ信号をそれぞれ出力端子に駆動出力する出力バッファ回路が、前記複数のデータ信号をそれぞれ同一のタイミングで遷移することがないように遅延させる複数のゲートをデータ信号毎に備えた半導体集積回路。」（以下、「引用発明１」という。）、及び、
「多ビットの信号を同時に変化させるバス信号を送信する、出力バッファ回路を有する半導体集積回路において、前記バス信号の出力バッファ回路に、各バス信号が同時に変化しないために、それぞれ異なる遅延時間に設定された複数のゲートを有する半導体集積回路。」（以下、「引用発明２」という。）
【３】対比・判断
（１）請求項１に係る発明について
（対比）
　本願の請求項１に係る発明（以下、「本願発明１」という。）と引用発明１とを対比すると、引用刊行物の「ゲート」は、これが複数接続されて、それぞれの信号線における信号遷移タイミングが異なるものとなるように設定されるものであることが上記摘記事項(i)乃至(iii)の記載から明らかであるから、引用発明１における「出力バッファ回路」及び「複数のゲート」は本願発明１における「出力回路」及び「遅延手段」にそれぞれ相当するものと認められる。
　したがって、両者は、以下のとおりの一致点及び相違点を有するものと認められる。
（一致点）
「複数のデータ信号をそれぞれ出力端子に駆動出力する出力回路が、前記複数のデータ信号をそれぞれ同一のタイミングで遷移することがないように遅延させる遅延手段をデータ信号毎に備えた半導体集積回路。」
（相違点）
(i)本願発明１にあっては、複数のデータをそれぞれ入力端子から入力する入力回路が、前記出力回路の前記遅延手段による遅延時間を補償する補償手段を対応するデータ信号毎に備えているのに対して、引用発明１にあっては、その構成が明らかでない点、
(ii)本願発明１にあっては、同一のデータ信号に接続された前記出力回路における前記遅延手段の遅延時間と前記入力回路の補償手段の遅延時間との和が、各データ信号毎に互いに等しくなるように設定されているのに対して、引用発明１にあっては、その構成が明らかでない点、
（検討）
　前記相違点について検討する。
　相違点(i)について、アドレス信号やデータ信号といった多ビットの情報（以下、「信号情報」という。）をバスを通じてやりとりをする場合、一旦当該信号情報を取り込んでから、ある制御信号による同一のタイミングにて送り出し、又は取り込むことは、従来からラッチ回路に見られるように周知（必要であれば、特開平６ー４４１４９号公報［第２頁右欄第１３行目乃至１５行目「ラッチ回路」に関する記載］参照）であり、当該ラッチ回路は、各々のビットに対応する信号線におけるラッチ回路への到着タイミングがある程度異なることを前提として設けられるものであることから、当該ラッチ回路に係る周知の技術的事項を斟酌することによって、異なるタイミングで入力される信号情報のタイミングを同一のタイミングとする手段、すなわち、複数のデータをそれぞれ入力端子から入力する入力回路に、出力回路の遅延手段による遅延時間を補償する補償手段を対応するデータ信号毎に備えるように構成することは、当業者が適宜になし得ることと認められる。
　相違点(ii)について、上記相違点(i)についての検討にも示したように、周知の技術的事項に係わるラッチ回路の機能は、ある制御タイミングをもって信号情報を同時に出力するものであることから、タイミングが異なって入力された出力信号をラッチ回路を通して取り出すことによって、同一のバス信号に接続された出力信号回路と入力信号回路の遅延時間の和が、他のバス信号の前記出力信号回路と前記入力信号回路の遅延時間の和と同じになるように前記入力信号回路における遅延時間が設定されることは、当業者に自明の技術的事項であるから、複数のデータをそれぞれ入力端子から入力する入力回路に、出力回路の遅延手段による遅延時間を補償する補償手段を対応するデータ信号毎に備えるとともに、同一のデータ信号に接続された前記出力回路における前記遅延手段の遅延時間と前記入力回路の補償手段の遅延時間との和を、各データ信号毎に互いに等しくなるように設定することによって本願発明１のように構成することは、当業者が容易になし得ることと認められる。
　また、本願発明１のように構成することにより格別な作用効果を奏するものとも認められない。
（２）請求項２に係る発明について
（対比）
　本願の請求項２に係る発明（以下、「本願発明２」という。）と引用発明２とを対比すると、引用発明２における「出力バッファ回路」及び「ゲート」は本願発明２における「出力信号回路」及び「遅延回路」にそれぞれ相当するので、両者は以下のとおりの一致点及び相違点を有するものと認められる。
（一致点）
「多ビットの信号を同時に変化させるバス信号を送信する、出力信号回路を有する半導体集積回路において、前記バス信号の出力信号回路に、各バス信号が同時に変化しないために、それぞれ異なる遅延時間に設定された複数の遅延回路を有する半導体集積回路。」
（相違点）
(iii)本願発明２にあっては、多ビットの信号を同時に変化させるバス信号を送信、受信する、出力信号回路及び／又は入力信号回路を有する半導体集積回路であるのに対して、引用発明２にあっては、多ビットの信号を同時に変化させるバス信号を送信する、出力信号回路を有する半導体集積回路である点、
(iv)本願発明２にあっては、同一のバス信号に接続された前記出力信号回路と前記入力信号回路の遅延時間の和が、他のバス信号の前記出力信号回路と前記入力信号回路の遅延時間の和と同じになるように前記入力信号回路における遅延時間が設定されるのに対して、引用発明２にあっては、その構成が明らかでない点、
（判断）
　前記相違点について検討する。
　相違点(iii)について、本願発明２においては「送信、受信する、出力信号回路及び／又は入力信号回路」と規定するものであり、これによれば、出力信号回路のみの構成（すなわち、必ずしも入力信号回路を要しない構成）を包含するものであるから、「送信する、出力信号回路」を有する引用発明２の構成と差異を有するものとは認められず、当該相違点(iii)は実質的なものではない。なお、仮に出力信号回路と入力信号回路とを併せて用いることが必須の構成であるとしても、この構成は例えばインタフェースにおける送信、受信する入出力回路に見られるように、従来より周知の技術的事項である。
　相違点(iv)について、前記した本願発明１に係る相違点(i)においても検討したように、周知の技術的事項に係るラッチ回路を信号情報のタイミングを合わせるために用いることは当業者が適宜になし得るものであり、また、当該ラッチ回路を設けることにより、同一のバス信号に接続された出力信号回路と入力信号回路の遅延時間の和が、他のバス信号の前記出力信号回路と前記入力信号回路の遅延時間の和と同じになるように前記入力信号回路における遅延時間が設定されることも、前記した本願発明１に係る相違点(ii)おいて検討したとおり、当業者が適宜になし得るものであるから、本願発明２のように構成することは当業者が容易になし得ることと認められる。
　また、本願発明２のように構成することにより格別な作用効果を奏するものとも認められない。
【４】むすび
　以上のとおりであるから、本願の特許請求の範囲の請求項１及び２に係る発明は、引用刊行物に記載された発明及び周知の技術的事項に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。