【手続補正書】
【提出日】平成18年9月7日(2006.9.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】強誘電体メモリ装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  （ａ）半導体基板上に、メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を形成する工程、および
（ｂ）少なくとも、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を形成して、メモリセルがマトリクス状に配列されたメモリセルアレイを形成する工程を含み、
前記周辺回路部は、前記メモリセルアレイの外側の領域において形成される、強誘電体メモリ装置の製造方法。
【請求項２】  請求項１において、
前記工程（ｂ）は、前記第１信号電極を形成する工程（ｂ−１）、
前記強誘電体層を形成する工程（ｂ−２）、および
前記第２信号電極を形成する工程（ｂ−３）、を含む、強誘電体メモリ装置の製造方法。
【請求項３】  請求項２において、
前記工程（ｂ−２）は、非晶質状態または微結晶状態の強誘電体層を形成する工程、および、該非晶質状態または微結晶状態の強誘電体層を熱処理して、前記強誘電体層を形成する工程を含む、強誘電体メモリ装置の製造方法。
【請求項４】  請求項２または３において、
前記工程（ｂ−２）は、前記第１信号電極に沿ってライン状の強誘電体層を形成する工程である、強誘電体メモリ装置の製造方法。
【請求項５】  請求項４において、
基体上に、前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程、および
前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程、を含む、強誘電体メモリ装置の製造方法。
【請求項６】  請求項５において、
前記基体の表面に、前記第１および第２の領域を形成する、強誘電体メモリ装置の製造方法。
【請求項７】  請求項６において、
前記第１の領域では、前記基体の表面を露出させ、
前記第２の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第１の領域での露出面より低い表面特性を有する表面修飾層を形成する、強誘電体メモリ装置の製造方法。
【請求項８】  請求項６において、
前記第２の領域では、前記基体の表面を露出させ、
前記第１の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第２の領域での露出面より高い表面特性を有する表面修飾層を形成する、強誘電体メモリ装置の製造方法。
【請求項９】  請求項４〜８のいずれかにおいて、
前記基体の露出面が覆われるように、前記第１信号電極および前記強誘電体層からなる積層体の相互間に、誘電体層が設けられる、強誘電体メモリ装置の製造方法。
【請求１０】  請求項９において、
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなる、強誘電体メモリ装置の製造方法。
【請求項１１】  請求項２または３において、
前記第１信号電極と交差する方向に、前記強誘電体層および前記第２信号電極が形成され、
前記強誘電体層は、前記第２信号電極に沿ってライン状に形成される、強誘電体メモリ装置の製造方法。
【請求項１２】  請求項１１において、
前記強誘電体層および前記第２信号電極は、同一マスクを用いたエッチングによってパターニングされる、メモリセルアレイの製造方法。
【請求項１３】  請求項１１または１２において、
前記基体および前記第１信号電極の露出面が覆われるように、前記強誘電体層および前記第２信号電極からなる積層体の相互間に、誘電体層が設けられる、メモリセルアレイの製造方法。
【請求項１４】  請求項１３において、
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなる、メモリセルアレイの製造方法。
【請求項１５】  請求項２または３において、
前記工程（ｂ−３）の後、前記強誘電体層をパターニングして、前記第１信号電極と前記第２信号電極との交差領域のみにブロック状に前記強誘電体層を残す工程（ｂ−４）を含む、強誘電体メモリ装置の製造方法。
【請求項１６】  請求項１５において、
前記基体上に、前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程、および
前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程、を含む、強誘電体メモリ装置の製造方法。
【請求項１７】  請求項１６において、
前記基体の表面に、前記第１および第２の領域を形成する、強誘電体メモリ装置の製造方法。
【請求項１８】  請求項１７において、
前記第１の領域では、前記基体の表面を露出させ、
前記第２の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第１の領域での露出面より低い表面特性を有する表面修飾層を形成する、強誘電体メモリ装置の製造方法。
【請求項１９】  請求項１７において、
前記第２の領域では、前記基体の表面を露出させ、
前記第１の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第２の領域での露出面より高い表面特性を有する表面修飾層を形成する、強誘電体メモリ装置の製造方法。
【請求項２０】  請求項１５〜１９のいずれかにおいて、
前記強誘電体層および前記第２信号電極は、同一マスクを用いたエッチングによってパターニングされる、メモリセルアレイの製造方法。
【請求項２１】  請求項１５〜２０のいずれかにおいて、
前記基体の露出面が覆われるように、前記第１信号電極および前記強誘電体層からなる積層体の相互間に、誘電体層が設けられる、強誘電体メモリ装置の製造方法。
【請求項２２】  請求項２１において、
前記基体および前記第１信号電極の露出面が覆われるように、さらに、前記強誘電体層および前記第２信号電極からなる積層体の相互間に、誘電体層が設けられる、強誘電体メモリ装置の製造方法。
【請求項２３】  請求項２１または２２において、
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなる、強誘電体メモリ装置の製造方法。
【請求項２４】  請求項１〜２３のいずれかにおいて、
前記工程（ｂ−１）の後に、前記第１信号電極間に絶縁層を工程（ｂ−５）を含み、
前記絶縁層の上面と前記第１信号電極の上面とは、面一である、強誘電体メモリ装置の製造方法。
【請求項２５】  請求項２４において、
前記工程（ｂ−５）は、溶液塗布法を用いて、絶縁層を形成し、該絶縁層を平坦化する工程である、強誘電体メモリ装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置の製造方法に関し、特に、セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリクス型の強誘電体メモリ装置の製造方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
【発明が解決しようとする課題】
本発明の目的は、所望のメモリセルアレイを有する強誘電体メモリ装置の製造方法を提供することにある。