【手続補正書】
【提出日】平成18年5月24日(2006.5.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のパッドと、
第２のパッドと、
該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
該第１のパッドに結合された入力を有するシングル・エンド入力バッファと、
該差動入力バッファの出力に結合された入力を有する第１のレジスタと
を備え、
該第１のレジスタは、ダブル・データ・レート・レジスタである、集積回路。
【請求項２】  前記シングル・エンド入力バッファの出力に結合された入力を有する第２のレジスタをさらに備え、
該第２のレジスタは、ダブル・データ・レート・レジスタである、請求項１に記載の集積回路。
【請求項３】  前記第１のレジスタは、
前記差動入力バッファの出力に結合された入力を有する第１のフリップ・フロップと、
該差動入力バッファの出力に結合された入力を有する第２のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された入力を有する第３のフリップ・フロップと
を備えた、請求項１に記載の集積回路。
【請求項４】  前記第１のレジスタは、
前記差動入力バッファの出力に結合された入力を有する第１のフリップ・フロップと、
該差動入力バッファの出力に結合された入力を有する第２のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された入力を有する第１のラッチと
を備えた、請求項１に記載の集積回路。
【請求項５】  前記差動入力バッファの出力に結合された入力を有するシリアル・ツー・パラレル・コンバータをさらに備えた、請求項３に記載の集積回路。
【請求項６】  前記第２のパッドに結合された第２のシングル・エンド入力バッファをさらに備えた、請求項５に記載の集積回路。
【請求項７】  前記差動入力バッファは、ＬＶＤＳ信号を受け取る、請求項５に記載の集積回路。
【請求項８】  前記第１のパッドに結合された第１の出力と前記第２のパッドに結合された第２の出力とを有する差動出力バッファをさらに備えた、請求項５に記載の集積回路。
【請求項９】  前記差動入力バッファは、ＬＶＤＳ信号を受け取り、前記差動出力バッファは、ＬＶＤＳ信号を提供する、請求項８に記載の集積回路。
【請求項１０】  第１のパッドと、
第２のパッドと、
該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
該第１のパッドに結合された出力を有する第１の出力バッファと、
該第２のパッドに結合された出力を有する第２の出力バッファと、
該第１の出力バッファの入力に結合された出力を有する第１のレジスタと、
該第２の出力バッファの入力に結合された出力を有する第２のレジスタと
を備え、
該第１のレジスタと該第２のレジスタとは、ダブル・データ・レート・レジスタである、集積回路。
【請求項１１】  前記第１のレジスタは、
第１のフリップ・フロップと、
第２のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された第１の入力と、該第２のフリップ・フロップの出力に結合された第２の入力と、前記第１の出力バッファの入力に結合された出力とを有する第１のマルチプレクサと
を備え、
前記第２のレジスタは、
第３のフリップ・フロップと、
第４のフリップ・フロップと、
該第３のフリップ・フロップの出力に結合された第１の入力と、該第４のフリップ・フロップの出力に結合された第２の入力と、前記第２の出力バッファの入力に結合された出力とを有する第２のマルチプレクサと
を備えた、請求項１０に記載の集積回路。
【請求項１２】  前記第１のパッドに結合されたシングル・エンド入力バッファをさらに備えた、請求項１１に記載の集積回路。
【請求項１３】  前記差動入力バッファは、ＬＶＤＳ信号を受け取る、請求項１２に記載の集積回路。
【請求項１４】  第１のパッドと、
第２のパッドと、
該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
該第１のパッドに結合された入力を有するシングル・エンド入力バッファと、
該第１のパッドに結合された出力を有する第１の出力バッファと、
該第２のパッドに結合された出力を有する第２の出力バッファと、
該第１の出力バッファの入力に結合された出力を有する第１のレジスタと、
該第２の出力バッファの入力に結合された出力を有する第２のレジスタと
を備え、
該第１のレジスタと該第２のレジスタとは、ダブル・データ・レート・レジスタである、集積回路。
【請求項１５】  前記第１のレジスタは、
第１のフリップ・フロップと、
第２のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された第１の入力と、該第２のフリップ・フロップの出力に結合された第２の入力と、前記第１の出力バッファの入力に結合された出力とを有する第１のマルチプレクサと
を備え、
前記第２のレジスタは、
第３のフリップ・フロップと、
第４のフリップ・フロップと、
該第３のフリップ・フロップの出力に結合された第１の入力と、該第４のフリップ・フロップの出力に結合された第２の入力と、前記第２の出力バッファの入力に結合された出力とを有する第２のマルチプレクサと
を備えた、請求項１４に記載の集積回路。
【請求項１６】  前記差動入力バッファは、ＬＶＤＳ信号を受け取る、請求項１５に記載の集積回路。
【請求項１７】  第１のパッドと、
第２のパッドと、
該第１のパッドに結合された第１の入力と該第２のパッドに結合された第２の入力とを有する差動入力バッファと、
該第１のパッドに結合された入力を有するシングル・エンド入力バッファと、
該第１のパッドに結合された出力を有する第１の出力バッファと、
該第２のパッドに結合された出力を有する第２の出力バッファと、
該差動入力バッファの出力に結合された入力を有する第１のレジスタと、
該第１の出力バッファの入力に結合された出力を有する第２のレジスタと、
該第２の出力バッファの入力に結合された出力を有する第３のレジスタと
を備え、
該第１のレジスタと該第２のレジスタと該第３のレジスタとは、ダブル・データ・レート・レジスタである、集積回路。
【請求項１８】  前記第２のレジスタは、
第１のフリップ・フロップと、
第２のフリップ・フロプと、
該第１のフリップ・フロップの出力に結合された第１の入力と、該第２のフリップ・フロップの出力に結合された第２の入力と、前記第１の出力バッファの入力に結合された出力とを有する第１のマルチプレクサと
を備え
前記第３のレジスタは、
第３のフリップ・フロップと、
第４のフリップ・フロップと、
該第３のフリップ・フロップに出力に結合された第１の入力と、該第４のフリップ・フロップの出力に結合された第２の入力と、前記第２の出力バッファの入力に結合された出力とを有する第２のマルチプレクサと
を備えた、請求項１７に記載の集積回路。
【請求項１９】  前記第１のレジスタは、
前記差動入力バッファの出力に結合された入力を有する第５のフリップ・フロップと、
該差動入力バッファの出力に結合された入力を有する第６のフリップ・フロップと
備えた、請求項１７に記載の集積回路。
【請求項２０】  前記差動入力バッファは、ＬＶＤＳ信号を受け取る、請求項１９に記載の集積回路。
【請求項２１】  前記第２のパッドに結合された出力を有するシングル・エンド出力バッファと、
該第１のシングル・エンド出力バッファの入力に結合された出力を有するパラレル・ツー・シリアル・コンバータと
をさらに備えた、請求項１に記載の集積回路。
【請求項２２】  前記差動入力バッファが活性状態である場合には、前記シングル・エンド入力バッファと前記シングル・エンド出力バッファとは、非活性状態である、請求項１に記載の集積回路。
【請求項２３】  前記第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第１のトライステートレジスタと、
前記第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第２のトライステートレジスタと
をさらに備え、
該第１のトライステートレジスタは、
第１のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された入力と該第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第２のフリップ・フロップと
を備え、
該第２のトライステートレジスタは、
第３のフリップ・フロップと、
該第３のフリップ・フロップの出力に結合された入力と該第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第４のフリップ・フロップと
を備えた、請求項１０に記載の集積回路。
【請求項２４】  前記差動入力バッファの出力に結合された入力を有するシリアル・ツー・パラレル・コンバータをさらに備えた、請求項１４に記載の集積回路。
【請求項２５】  前記第１のレジスタは、
前記差動入力バッファの出力に結合された入力を有する第１のフリップ・フロップと、
該差動入力バッファの出力に結合された入力を有する第２のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された入力を有する第３のフリップ・フロップと
を備えた、請求項１７に記載の集積回路。
【請求項２６】  前記シングル・エンド出力バッファをイネーブルし、ディスエーブルするように結合された出力を有するトライステートレジスタと、
をさらに備え、
該トライステートレジスタは、
第１のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された入力と該シングル・エンド出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第２のフリップ・フロップと
を備えた、請求項１に記載の集積回路。
【請求項２７】  前記第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第１のトライステートレジスタと、
前記第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第２のトライステートレジスタと
をさらに備え、
該第１のトライステートレジスタは、
第１のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された入力と該第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第２のフリップ・フロップと
を備え、
該第２のトライステートレジスタは、
第３のフリップ・フロップと、
該第３のフリップ・フロップの出力に結合された入力と該第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第４のフリップ・フロップと
を備えた、請求項１４に記載の集積回路。
【請求項２８】  前記第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第１のトライステートレジスタと、
前記第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力を有する第２のトライステートレジスタと
をさらに備え、
該第１のトライステートレジスタは、
第１のフリップ・フロップと、
該第１のフリップ・フロップの出力に結合された入力と該第１の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第２のフリップ・フロップと
を備え、
該第２のトライステートレジスタは、
第３のフリップ・フロップと、
該第３のフリップ・フロップの出力に結合された入力と該第２の出力バッファをイネーブルし、ディスエーブルするように結合された出力とを有する第４のフリップ・フロップと
を備えた、請求項１７に記載の集積回路。