【事件の表示】
　平成　５年特許願第１０７３１１号「並列処理計算機」拒絶査定に対する審判事件［平成　６年１０月２８日出願公開、特開平　６−３０１６５１］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　
　本願は、平成５年４月９日の出願であって、請求項１に係る発明（以下、「本願発明」という。）は、平成１２年１１月１６日付手続補正書によって補正された明細書および図面の記載から見て、その特許請求の範囲請求項１に記載された
「ＣＰＵまたはＤＳＰと付属メモリとを有しＩ／Ｏデータを管理する管理部と、
　ＣＰＵまたはＤＳＰと付属メモリとを有する複数の演算部と、
　管理部および複数の演算部を接続する外部共通バスと、
　同一周期であって互いに位相が異なる管理部割り込み信号と演算部割り込み信号を出力する割り込み信号発生回路部と、
　演算部割り込み信号が出力されてから次に管理部割り込み信号が出力されるまでの一定期間、管理部のＣＰＵは内部バスを介する付属メモリへのアクセスを休止し、かつ、アクセス権を持つ演算部のＣＰＵは外部共通バスを介して個々に他の演算部の付属メモリへアクセスしてデータの書き込みを行うようにする手段と、
　管理部割り込み信号が出力されてから次に演算部割り込み信号が出力されるまでの一定期間、複数の演算部のＣＰＵは内部バスを介する付属メモリへのアクセスを休止し、かつ、アクセス権を持つ管理部のＣＰＵは外部共通バスを介して複数の演算部の付属メモリへアクセスしてデータの書き込みを行うようにする手段と、
　を備え、
　前記２つの手段を交互に行って並列処理を行うことを特徴とする並列処理計算機。」と認められる。
　
２．引用例
　
　これに対して、原査定の拒絶の理由に引用された、特開平６２−４３７６７号公報（以下、「引用例1」という。）には次の（１）〜（３）の事項が記載されている。
（１）「本発明に係るマルチプロセッサシステムは、中央処理装置を夫々に備えた複数の単位情報処理モジュールに接続されているホストコンピュータから前記単位情報処理モジュールの夫々にその情報処理機能を設定するプログラム、データをロードし、各単位情報処理モジュールの処理結果をホストコンピュータに回収すべくなしたマルチプロセッサシステムにおいて、ホストコンピュータから発せられた１のアドレス信号にて共通のデータを書込む制御ポートを各単位情報処理モジュールに備え、該制御ホスト（「制御ポート」の誤記である。）にイテレーション開始コードが書込まれた場合に全単位情報処理モジュールにて同期的にイテレーションを開始すべく構成したことを特徴とする。」（第３頁左上欄第１３行〜同右上欄第７行）
（２）「ホストコンピュータ１０は各単位情報処理モジュール１１、１２・・・１Ｎに対して処理に必要なプログラム及びデータを共通バス経由で転送し、また処理の結果を回収し、この結果等をＣＲＴディスプレイ１４に表示する。
　ホストコンピュータ１０はＣＰＵ１０ａ、主メモリ１０ｂ及び外部インターフェース１０ｃを含みいずれも共通バス１６と接続されている。
　単位情報処理モジュール１１等はＣＰＵ２１、ローカルＲＯＭ２２、ＲＡＭ２３、制御ポート２４、ステイタスポート２５及びバスインターフェース２６を備え、これらは単位情報処理モジュールの内部バス２７に接続されている。また、制御ポート２４、ステイタスポート２５及びバスインターフェース２６は共通バス１６と接続されている。」（第３頁左下欄第５行〜第１９行）
（３）「制御ポート２４は共通バス１６のデータバスからデータ（イテレーション開始コード等）を与えられ、共通バスの制御ラインからその書込イネーブルライン端子／WRへ与えられる信号にてこのデータが書き込まれる。」（第４頁左上欄第８行〜第１２行）
　これらの記載事項から引用例１には、
「ＣＰＵと付属メモリとを有するホストコンピュータと、
　ＣＰＵと付属メモリとを有する複数の単位情報処理モジュールと、
　ホストコンピュータおよび複数の単位情報処理モジュールを接続する共通バスと、
　ホストコンピュータのＣＰＵは、該共通バスを介して複数の単位情報処理モジュールの制御ポートへアクセスしてデータを転送し、複数の単位情報処理モジュールでの処理結果を回収する手段と、
　を備えたマルチプロセッサ」（以下、「引用例１記載の発明」という。）が記載されていると認められる。
　また、原査定の拒絶の理由に引用された特開昭６３−２９１１５６号公報（以下、「引用例２」という。）には、「複数の計算機でデータを受け渡しながら処理を分担させる際に、処理の開始となる同期信号発生を計算機ごとに時間をずらして発生させ、各々の処理を順々に行わせ、全体の処理を最短で行うこと」（以下、「引用例２の記載事項」という。）が記載されている。（第２頁右上欄第１２行〜同第１６行）
　
３．対比
　
　引用例１記載の発明と本願発明を比較すると、引用例１記載の発明の「ホストコンピュータ」は、ＣＰＵとメモリを有し、マルチプロセッサシステム全体を管理しており、Ｉ／Ｏデータの管理も可能であることは明らかであるから、本願発明の「管理部」に相当し、引用例１記載の発明の「単位情報処理モジュール」、「共通バス」は、その機能からみて、本願発明の「演算部」、「外部共通バス」に相当する。引用例１記載の発明の「制御ポート」は、共通バスを介してデータの書き込みが行われることから、本願発明の「演算部の付属メモリ」に相当する。また、引用例１記載の発明の「マルチプロセッサ」は、複数の単位情報処理モジュールが同時にイテレーション処理を行っていることから、「並列処理計算機」に相当する。
　したがって、本願発明と引用例記載の発明の一致点、相違点は次のとおりである。
　
（一致点）
　ＣＰＵまたはＤＳＰと付属メモリとを有しＩ／Ｏデータを管理する管理部と、
　ＣＰＵまたはＤＳＰと付属メモリとを有する複数の演算部と、
　管理部および複数の演算部を接続する外部共通バスと、
　管理部のＣＰＵは外部共通バスを介して複数の演算部の付属メモリへアクセスしてデータの書き込みを行うようにする手段と、
　を備えたことを特徴とする並列処理計算機。
　
（相違点１）
　本願発明は、同一周期であって互いに位相が異なる管理部割り込み信号と演算部割り込み信号を出力する割り込み信号発生回路部によって、演算部割り込み信号が出力されてから次に管理部割り込み信号が出力されるまでの一定期間、管理部のＣＰＵは内部バスを介する付属メモリへのアクセスを休止し、管理部割り込み信号が出力されてから次に演算部割り込み信号が出力されるまでの一定期間、複数の演算部のＣＰＵは内部バスを介する付属メモリへのアクセスを休止し、アクセス権を持つ管理部または演算部のＣＰＵが処理を交互に行っているのに対して、引用例１記載の発明は、そのような構成を有していない点。
　
（相違点２）
　本願発明は、アクセス権を持つ演算部のＣＰＵは外部共通バスを介して個々に他の演算部の付属メモリへアクセスしてデータの書き込みを行うのに対して、引用例１記載の発明は、そのような構成を有していない点。
　
４．当審の判断
　
　上記相違点について検討する。
　
（相違点１）
　マルチプロセッサにおいて、割り込み信号を用いて、交互にＣＰＵを稼働し、交互に処理を行うことは引用例２に記載されており、この引用例２記載事項を引用例１に適用し、管理部と演算部のＣＰＵが交互に付属メモリにアクセスするのを休止し、処理を交互に行うようにすることは当業者が容易になし得たことと認める。
　
（相違点２）
　複数の演算部のＣＰＵがアクセス権を有する場合、複数の演算部だけで処理が行われるのであるから、複数の演算部は、単に外部共通バスによって接続されたマルチプロセッサシステムを構成することとなる。このような、外部共通バスによって接続されたマルチプロセッサシステムにおいて、アクセス権を持つ演算部のＣＰＵは外部共通バスを介して個々に他の演算部の付属メモリへアクセスしてデータの書き込みを行うこと、すなわち、外部共通バスを介してプロセッサ間で情報のやりとりを行うことは周知事項であり、この周知事項を引用例１記載の発明の演算部に適用することは当業者が容易になし得たことと認める。
　
５．結論
　
　したがって、本願発明は、引用例１、２記載の発明に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。