【手続補正書】
【提出日】平成18年3月2日(2006.3.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１ベース層と、
前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記コレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて前記第１ベース層内に配設された複数のトレンチと、
前記メインセル内で前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記ダミーセル内で前記第１ベース層上に配設された第２導電型のバッファ層と、
前記複数のトレンチ内、前記メインセルに隣接するトレンチ内に配設され、前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記バッファ層と前記エミッタ電極との間に挿入された無限大の抵抗値を有するバッファ抵抗と、
を具備し、
前記メインセルは、前記装置のオン状態において前記第１ベース層から前記第２ベース層を介して前記エミッタ電極へ向かう第２導電型のキャリアの流れに対して抵抗を増加させるのに十分に狭い電流通路を形成し、これにより、前記エミッタ層から前記第１ベース層への第１導電型のキャリアの注入効率を向上させるように設定され、
前記ダミーセルには、前記バッファ層が前記第２ベース層と同じ不純物濃度及び深さで形成される場合と比較して、前記装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間において、前記コレクタ層から前記バッファ層に流入して蓄積される前記第１導電型のキャリアの量を減少させる抑制構造が付加されることを特徴とする電力用半導体装置。
【請求項２】
前記抑制構造として、前記第１ベース層と前記バッファ層との間のｐｎ接合が前記トレンチよりも深くなるように、前記バッファ層の深さが設定されることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記バッファ層の不純物濃度は前記トレンチの下端部近傍で１×１０１４ｃｍ−３以上で、前記トレンチの底部と前記ｐｎ接合の最も深い箇所との間の深さの差は０．５μｍ以上であることを特徴とする請求項２に記載の電力用半導体装置。
【請求項４】
前記抑制構造として、前記メインセルに隣接する前記ダミーセルを挟む一対のトレンチ間の第２間隔は、前記メインセルを挟む一対のトレンチ間の第１間隔よりも狭くなるように設定されることを特徴とする請求項１に記載の電力用半導体装置。
【請求項５】
前記抑制構造として、前記ダミーセルに隣接し且つ前記メインセルに隣接しないダミー用のトレンチの底部に接して、前記第１ベース層内に第２導電型の張出し層が配設されることを特徴とする請求項１に記載の電力用半導体装置。
【請求項６】
前記ダミーセルに隣接し且つ前記メインセルに隣接しないトレンチ内に、絶縁膜に被覆されたダミー電極が配設され、前記ダミー電極は前記エミッタ電極に電気的に接続されることを特徴とする請求項１乃至５のいずれかに記載の電力用半導体装置。
【請求項７】
第１導電型の第１ベース層と、
前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記コレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて前記第１ベース層内に配設された複数のトレンチと、
前記メインセル内で前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記ダミーセル内で前記第１ベース層上に配設された第２導電型のバッファ層と、
前記複数のトレンチ内、前記メインセルに隣接するトレンチ内に配設され、前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記バッファ層と前記エミッタ電極との間に挿入されたバッファ抵抗と、
を具備し、
前記メインセルは、前記装置のオン状態において前記第１ベース層から前記第２ベース層を介して前記エミッタ電極へ向かう第２導電型のキャリアの流れに対して抵抗を増加させるのに十分に狭い電流通路を形成し、これにより、前記エミッタ層から前記第１ベース層への第１導電型のキャリアの注入効率を向上させるように設定され、
前記バッファ抵抗の抵抗値は、前記装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定されることを特徴とする電力用半導体装置。
【請求項８】
前記バッファ抵抗は、前記バッファ層の横方向抵抗を使用することを特徴とする請求項７に記載の電力用半導体装置。
【請求項９】
チャネル幅方向における前記エミッタ層の終端を越えた位置に対応して、前記バッファ層上に前記エミッタ電極に電気的に接続されたバッファ電極が配設されることを特徴とする請求項８に記載の電力用半導体装置。
【請求項１０】
チャネル幅方向における前記ゲート電極の終端を越えた位置において、前記第２ベース層と前記バッファ層とが第２導電型の半導体層からなる接続層を介して電気的に接続されることを特徴とする請求項８に記載の電力用半導体装置。
【請求項１１】
前記接続層は、不純物濃度が前記バッファ層よりも低い層からなり、前記バッファ抵抗は、前記接続層の横方向抵抗を主要素として含むことを特徴とする請求項１０に記載の電力用半導体装置。
【請求項１２】
チャネル幅方向における前記ゲート電極の終端を越えた位置に、前記エミッタ電極に電気的に接続された追加電極が配設され、前記バッファ層は第２導電型の半導体層からなる延長層を介して前記追加電極に電気的に接続され、前記バッファ抵抗は、前記バッファ層及び前記延長層の横方向抵抗を主要素として含むことを特徴とする請求項８に記載の電力用半導体装置。
【請求項１３】
第１導電型の第１ベース層と、
前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記コレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて前記第１ベース層内に配設された複数のトレンチと、
前記メインセル内で前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記ダミーセル内で前記第１ベース層上に配設された第２導電型のバッファ層と、
前記複数のトレンチ内、前記メインセルに隣接するトレンチ内に配設され、前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記バッファ層と前記エミッタ電極との間に挿入された無限大の抵抗値を有するバッファ抵抗と、
を具備し、
前記メインセルは、前記装置のオン状態において前記第１ベース層から前記第２ベース層を介して前記エミッタ電極へ向かう第２導電型のキャリアの流れに対して抵抗を増加させるのに十分に狭い電流通路を形成し、これにより、前記エミッタ層から前記第１ベース層への第１導電型のキャリアの注入効率を向上させるように設定され、
チャネル幅方向における前記ゲート電極の終端を越えた位置に、前記第２ベース層と前記バッファ層とを選択的に接続するスイッチ素子が形成され、前記装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・エミッタ間を充電する期間において、前記スイッチ素子を介して前記バッファ層から前記第２ベース層に前記第１導電型のキャリアが排出されることを特徴とする電力用半導体装置。
【請求項１４】
チャネル幅方向における前記ゲート電極の終端を越えた位置で、前記第２ベース層と前記バッファ層との間に、第１導電型の半導体層からなる介在層が配設され、前記スイッチ素子は前記介在層をチャネル領域として使用する第２導電型のＭＯＳＦＥＴであることを特徴とする請求項１３に記載の電力用半導体装置。
【請求項１５】
第１導電型の第１ベース層と、
前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記コレクタ層から離間した位置で前記第１ベース層内に形成されたトレンチと、
前記トレンチに接して前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するように前記トレンチ内に配設されたゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記第１ベース層と前記第２ベース層との間に配設された、前記第１ベース層よりも不純物濃度が高い第１導電型のバリア層と、前記バリア層は、前記装置のオン状態において前記第１ベース層から前記第２ベース層を介して前記エミッタ電極へ向かう第２導電型のキャリアの流れに対して抵抗を増加させ、これにより、前記エミッタ層から前記第１ベース層への第１導電型のキャリアの注入効率を向上させることと、
第２導電型のキャリアを前記第１ベース層から排出することができるように、前記第１ベース層上に配設された第２導電型のダイバータ層と、
前記エミッタ電極に電気的に接続された第１導電型部分と、前記ダイバータ層に電気的に接続された第２導電型部分とを有する整流素子と、前記整流素子は、ダイオードを具備し、前記装置のターンオフの際に、前記ダイバータ層の電位の変化によって導通状態とされ、前記ダイバータ層から前記エミッタ電極に第２導電型のキャリアを排出することと、
を具備する。
【請求項１６】
第１導電型の第１ベース層と、
前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記コレクタ層から離間した位置で前記第１ベース層内に形成されたトレンチと、
前記トレンチに接して前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するように前記トレンチ内に配設されたゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記第１ベース層と前記第２ベース層との間に配設された、前記第１ベース層よりも不純物濃度が高い第１導電型のバリア層と、前記バリア層は、前記装置のオン状態において前記第１ベース層から前記第２ベース層を介して前記エミッタ電極へ向かう第２導電型のキャリアの流れに対して抵抗を増加させ、これにより、前記エミッタ層から前記第１ベース層への第１導電型のキャリアの注入効率を向上させることと、
第２導電型のキャリアを前記第１ベース層から排出することができるように、前記第１ベース層上に配設された第２導電型のダイバータ層と、
前記ゲート電極に電気的に接続された駆動電極により駆動され、前記ダイバータ層と前記エミッタ電極とを選択的に接続する第２導電型チャネルＭＯＳＦＥＴと、前記第２導電型チャネルＭＯＳＦＥＴは、前記装置のターンオフの際に、前記駆動電極の電位の変化によって導通状態とされ、前記ダイバータ層から前記エミッタ電極に第２導電型のキャリアを排出することと、
を具備する。
【請求項１７】
前記第２導電型チャネルＭＯＳＦＥＴは、前記トレンチに接して前記ダイバータ層上に配設された第１導電型の介在層と、前記介在層上に配設された第２導電型の対向層とを具備することと、前記第２導電型チャネルＭＯＳＦＥＴは、前記介在層をチャネル領域として使用し、前記対向層及び前記ダイバータ層の一部を一対のソース／ドレインとして使用し、前記ゲート絶縁膜を介して前記介在層に対向する前記ゲート電極の部分を前記駆動電極として使用することと、を特徴とする請求項１６に記載の電力用半導体装置。
【請求項１８】
前記駆動電極は、前記ダイバータ層、前記トレンチ、前記エミッタ層、或いは前記第２ベース層上に絶縁膜を介して配設され、前記第２導電型チャネルＭＯＳＦＥＴの一対のソース／ドレイン及びチャネル領域は、前記駆動電極上に絶縁膜を介して配設された半導体層内に形成されることを特徴とする請求項１６に記載の電力用半導体装置。
【請求項１９】
前記第２ベース層と前記ダイバータ層とは、チャネル幅方向で前記トレンチに沿って同じ側に並べて配置されることを特徴とする請求項１５乃至１８のいずれかに記載の電力用半導体装置。