(57)【特許請求の範囲】
【請求項１】
複数のメモリセルからなるメモリアレイと、プログラミング電圧を印加するための装置とを含むプログラマブル・リードオンリーメモリであって、
各メモリセルは、
主導電路および制御電極を有するトランジスタと、
プログラム中に電源電圧を受け取る入力と、上記トランジスタの制御電極との間に接続された第１の電子スイッチとを備え、
上記装置は、プログラミングステップの間、複数のメモリセルの主導電路を挟んで上記プログラミング電圧を同時に印加するためのものであり、
上記プログラミング電圧は、制御電極が実質的に絶縁分離されている場合には主導電路を溶断するのに十分であるが、制御電極が実質的に絶縁分離されていない場合には主導電路を溶断するのに不十分な電圧であり、
各トランジスタが、ｐ型の薄膜トランジスタであり、
上記装置によって同時にプログラミング電圧が印加される複数のメモリセルのうち、トランジスタを永久に開回路とすることが必要なメモリセルでは、上記プログラミングステップの間、第１の電子スイッチが開かれてトランジスタの制御電極が実質的に絶縁分離され、
上記装置によって同時にプログラミング電圧が印加される他のメモリセルであって、トランジスタが損なわれていないままであることが必要なメモリセルでは、上記プログラミングステップの間、第１の電子スイッチが閉じられてトランジスタの制御電極に上記電源電圧が供給されるメモリ。
【請求項２】
上記各トランジスタが、金属酸化膜シリコントランジスタを含む請求項１に記載のメモリ。
【請求項３】
上記各トランジスタが、電界効果トランジスタを含み、
上記電界効果トランジスタのゲートが、上記制御電極を含み、
上記電界効果トランジスタのソース−ドレイン・チャネルが、上記主導電路を含む請求項１または２に記載のメモリ。
【請求項４】
上記セルが、少なくとも１つのセットとして構成され、
上記セット（セットが１つの場合）または各セット（セットが複数の場合）が、上記第１の電子スイッチの１つずつにそれぞれ関連付けられている請求項１〜３の何れか１項に記載のメモリ。
【請求項５】
上記複数のセルが、複数のグループとして構成され、
これらグループの各々が、読み出し回路をそれぞれ有している請求項１〜４の何れか１項に記載のメモリ。
【請求項６】
各グループの主導電路が、上記読み出し回路のそれぞれと並列に接続されている請求項５に記載のメモリ。
【請求項７】
上記装置が、各グループの主導電路の全てに同時に電圧を印加するように構成されている請求項６に記載のメモリ。
【請求項８】
上記複数のセルが、共通の読み出し回路に接続されている請求項１〜４の何れか１項に記載のメモリ。
【請求項９】
上記主導電路が、上記共通の読み出し回路に並列に接続されている請求項８に記載のメモリ。
【請求項１０】
上記装置が、上記複数の主導電路の全てに同時に電圧を同時に印加するように構成されている請求項９に記載のメモリ。
【請求項１１】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、プリチャージ・トランジスタを含む請求項５〜１０の何れか１項に記載のメモリ。
【請求項１２】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、回路入力と上記プリチャージ・トランジスタとの間に接続されたバイアストランジスタを含む請求項１１に記載のメモリ。
【請求項１３】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、回路入力と回路出力との間に第２の電子スイッチを含む請求項５〜１２の何れか１項に記載のメモリ。
【請求項１４】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記プログラミングステップの間、回路出力を共通ラインに接続するように構成された第３の電子スイッチを含む請求項５〜１３の何れか１項に記載のメモリ。
【請求項１５】
上記各第１の電子スイッチが、トランジスタを含む請求項１〜１４の何れか１項に記載のメモリ。
【請求項１６】
上記各第１の電子スイッチが、トランスミッションゲートを含む請求項１〜１４の何れか１項に記載のメモリ。
【請求項１７】
各第１の電子スイッチが、
セル選択信号によって制御されるように構成され第１のスイッチングデバイスと、
上記第１のスイッチングデバイスに並列に接続され、上記プログラミングステップの間、セル・プログラミング信号によって制御されるように構成された第２のスイッチングデバイスとを含む請求項１および５〜１４の何れか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブル・リードオンリーメモリに関するものである。そのようなメモリは、集積回路のための、あるいは、集積回路内の、不揮発性メモリとして、例えば不揮発性の「一度書き込み(write-once)」データの記憶を必要とする用途において、使用できる。そのような用途の例は、システム同一性データおよび製造後の校正データを含んでいる。
【背景技術】
【０００２】
「一度書き込み」あるいは「一度きりの(one-time)」プログラマブルメモリセルが、長年にわたってプログラマブル・リードオンリーメモリ（ＰＲＯＭ）アレイに使用されている。「ヒューズ」タイプおよび「アンチヒューズ」タイプとして知られている、２つのタイプのメモリセルが使用されている。
【０００３】
添付図面の図１は、１などの複数の列電極と２などの複数の行電極とによってアドレスされるアレイの一部を形成する、公知のタイプのメモリセルを示す。各セルは、Ｎ−ＭＯＳトランジスタなどのトランジスタ４のソース−ドレイン・チャネルに直列に接続されたヒュージブル導電リンク３を含んでいる。上記リンク３は、トランジスタ４のドレインと、上記セルが属する行の行電極２との間に接続されている。上記トランジスタ４のゲートは、上記セルが属する列の列電極１に接続されている。上記トランジスタ４のソースはグラウンドなどの共通ラインに接続されている。
【０００４】
上記リンク３は、典型的には、ドープされたポリシリコン層の中に実装される。セルをプログラムするために、トランジスタ４がオンにされ、高電圧がリンク３の両端に印加される。これによって、セルに大電流が流される。十分に高い電流で、リンク３が飛ばされ、開回路になる。逆に、高いプログラミング電圧の印加中に、トランジスタ４がオフにされている場合、上記リンク３は、損なわれていない(intact)ままとなる。メモリの読み出し中に、上記セルが選択されている場合、読み出し回路は、上記リンクが飛ばされていれば開回路を、上記リンクが損なわれていなければ閉回路を、検知する。
【０００５】
添付図面の図２は、複数のメモリセルからなるアレイまたはマトリクスの典型的な構成を示す。上記アレイ５は、列デコーダ６および行デコーダ７によってアドレスされ、センスアンプ装置８を含む（包含する）読み出しセンス回路に設けられている。プログラム制御装置９は、プログラミングステップ中に、アレイ５のメモリセルのプログラミングを制御するために設けられている。
【０００６】
そのようなメモリは、いくつかの欠点を有している。例えば、プログラミングのためにセルを選択するために、「選択」トランジスタ４のゲートに高電圧を印加しなければならない。これは、メモリのプログラミング後のメモリ読み出し動作中に必要とされる公称電源電圧よりも実質的に大きい電源電圧で動作することを、デコーダに要求する。さらに、４などの選択トランジスタは、プログラミング中に比較的大きい電流を通せる必要がある。これは、典型的には、トランジスタ４を、破損することなくそのような大電流を扱うのに十分な程度にまで、大きくすることによって達成される。これは、言い換えると、メモリを形成する集積回路の比較的広い面積を必要とし、メモリデバイスの決まった面積に集積できるメモリセルの数を制限することを意味する。
【０００７】
アンチヒューズ・タイプのメモリのメモリセルを、添付図面の図３に示す。メモリセルは、選択トランジスタ４を含み、選択トランジスタ４のゲートは共通の行電極２に接続され、選択トランジスタ４のドレインは容量性素子１０を介して共通の列電極１に接続されている。
【０００８】
そのようなメモリセルをプログラムするために、選択トランジスタ４がオンにされ、高電圧が容量性素子１０の両端に印加される。高電圧は、キャパシタの誘電体（それは通常ゲート酸化膜の形をしている）の絶縁破壊を引き起こし、容量性素子１０の端子間に永久短絡回路を形成する。逆に、高いプログラミング電圧の印加中に、選択トランジスタ４がオフにされている場合、素子１０は、損なわれず、開回路のままである。読み出しモード中にメモリセルが選択されている場合、読み出し回路は、素子１０が損なわれていなければ開回路を、素子１０がプログラムされている場合に閉回路を、検知する。
【０００９】
この場合もまた、そのようなメモリは、選択トランジスタをオンまたはオフにするために、デコーディング・ロジックが、比較的高いプログラミング電圧で動作することを必要とする。さらに、プログラミング電圧を最小限にするために、比較的薄い酸化物が素子１０中に必要である。しかしながら、そのような薄い酸化物は、必ずしも、そのようなメモリを作製するための製造工程の標準的なプロセスの特徴であるとは限らない。したがって、追加の加工ステップが必要になるかもしれない。これは、そのようなメモリの製造コストを増大させ、場合によっては製造歩留まりを低下させる。
【００１０】
非特許文献１は、ＰＲＯＭアレイにおけるポリシリコン・ヒュージブルリンクの使用を開示している。アレイのメモリセルは、バイポーラの選択トランジスタに直列に接続されたポリシリコン・ヒューズを含んでいる。
【００１１】
特許文献１は、添付図面の図４に示すようなＰＲＯＭを開示している。このタイプのメモリにおいては、各メモリセルが、ヒュージブル・ポリシリコンリンクに直列に接続された選択ダイオードを含んでいる。そのような構成もまた、比較的高い溶断電流を投入する(sink)と同様に比較的高いプログラミング電圧を供給することが可能なアドレスおよびデータ論理を必要とする。
【００１２】
添付図面の図５は、特許文献２に開示されたタイプのＰＲＯＭを示す。メモリは、ポリシリコン薄膜トランジスタ（ＴＦＴ）技術で形成される。「ヒューズ」および「アンチヒューズ」素子の両方が開示されている。この場合もまた、デコーディング回路は、比較的高いプログラミング電圧に耐えることができなければならず、薄膜トランジスタは、ヒュージブル素子を飛ばすのに必要な比較的高い電流を通すことができるのに十分な程度に大きくなければならない。
【００１３】
添付図面の図６Ａおよび６Ｂは、例えば特許文献３に開示されているような、ＣＭＯＳ技術を用いて形成された、シリサイド化されたポリシリコン・ヒューズ構造を示す。上記構造は、基板１２上に形成された酸化物サイド層１１の上に形成され、ポリシリコン層１３およびシリサイド層１４を含んでいる。コンタクト１５および１６は、シリサイド層１４上に形成されている。
【００１４】
ヒュージブル素子の導電率は、比較的低いインピーダンスのシリサイド合金である層１４の材料の低インピーダンスに左右される。図６Ａは、損なわれていない素子を示す。図６Ｂは、プログラムされた素子を示す。この素子においては、素子のインピーダンスが比較的大きく増大するように、１７および１８で示されるようにシリサイド合金が集塊化している。
【００１５】
シリサイド合金層およびポリシリコン層は、多くのＣＭＯＳプロセスで利用可能である。しかしながら、典型的な低温ポリシリコンＴＦＴプロセスにおいて、そのような構造を用意するには、追加の工程ステップを必要とするであろう。
【００１６】
特許文献４は、例えば添付図面の図７に示すように、ＣＭＯＳ技術で形成された単一トランジスタのアンチヒューズ素子を開示している。各ヒューズ素子は、ドレイン端の誘電体２１と比較して厚い誘電体２０をトランジスタ・チャネルのソース端に有している。これによって、高いゲート−ドレイン電圧が印加される場合、チャネル内の予測可能な箇所に高濃度にドープされた領域を形成させることができる。これはまた、ゲートと新しく形成されたドープされた領域との間に短絡を形成することを容易にする。
【特許文献１】米国特許第５，５３６，９６８号
【特許文献２】米国特許出願公開第２００５／０１７４８４５Ａ１号
【特許文献３】米国特許第５，７０８，２９１号
【特許文献４】米国特許出願公開第２００４／０１５６２３４Ａ１号
【非特許文献１】Metzger L. R., "A 16 K CMOS PROM with Poly-silicon Fusible Links", IEEE Journal of Solid State Circuits, vol. SC-18, no 5, １９８３年１０月
【発明の開示】
【課題を解決するための手段】
【００１７】
本発明の第１の態様によれば、主導電路および制御電極を有するトランジスタを、その１つ（メモリセルが１つの場合）あるいはその各々（メモリセルが複数の場合）が含む少なくとも１つのメモリセルと、プログラミングステップの間、少なくとも１つのセルの制御電極を実質的に絶縁分離する(isolate)ための少なくとも第１の電子スイッチと、上記プログラミングステップの間、少なくとも１個のセルの主導電路を挟んで、制御電極が実質的に絶縁分離されている場合には主導電路を溶断するのに十分な電圧を、制御電極が実質的に絶縁分離されていない場合には主導電路を溶断するのに不十分な電圧を、印加するための装置とを含むプログラマブル・リードオンリーメモリが提供される。
【００１８】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、金属酸化膜シリコントランジスタを含んでいてもよい。
【００１９】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、電界効果トランジスタを含み、上記電界効果トランジスタのゲートが、上記制御電極を含み、上記電界効果トランジスタのソース−ドレイン・チャネルが、上記主導電路を含んでいてもよい。
【００２０】
上記トランジスタ（トランジスタが１つの場合）または各トランジスタ（トランジスタが複数の場合）が、薄膜トランジスタを含んでいてもよい。
【００２１】
上記少なくとも１つのセルが、複数のセルからなるアレイを含んでいてもよい。上記少なくとも第１の電子スイッチが、複数の第１の電子スイッチを含み、それら複数の第１の電子スイッチの各々がそれぞれ、上記複数のセルの１つずつに関連付けられていてもよい。代替の構成として、上記セルが、少なくとも１つのセットとして構成され、上記セット（セットが１つの場合）または各セット（セットが複数の場合）が、上記第１の電子スイッチ（第１の電子スイッチが１つの場合）に、または上記第１の電子スイッチの１つずつにそれぞれ（第１の電子スイッチが複数の場合）、関連付けられていてもよい。
【００２２】
上記複数のセルが、複数のグループとして構成され、これらグループの各々が、読み出し回路をそれぞれ有していてもよい。各グループの主導電路が、上記読み出し回路のそれぞれと並列に接続されていてもよい。上記装置が、各グループの主導電路の全てに同時に電圧を印加するように構成されていてもよい。
【００２３】
上記複数のセルが、共通の読み出し回路に接続されていてもよい。上記主導電路が、上記共通の読み出し回路に並列に接続されていてもよい。上記装置が、上記複数の主導電路の全てに同時に電圧を同時に印加するように構成されていてもよい。
【００２４】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、プリチャージ・トランジスタを含んでいてもよい。上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記回路入力と上記プリチャージ・トランジスタとの間に接続されたバイアストランジスタを含んでいてもよい。
【００２５】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記回路入力と上記回路出力との間に第２の電子スイッチを含んでいてもよい。
【００２６】
上記読み出し回路（読み出し回路が１つの場合）または各読み出し回路（読み出し回路が複数の場合）が、上記プログラミングステップの間、上記回路出力を共通ラインに接続するように構成された第３の電子スイッチを含んでいてもよい。
【００２７】
上記第１の電子スイッチ（第１の電子スイッチが１つの場合）または各第１の電子スイッチ（第１の電子スイッチが複数の場合）が、トランジスタを含んでいてもよい。
【００２８】
上記第１の電子スイッチ（第１の電子スイッチが１つの場合）または各第１の電子スイッチ（第１の電子スイッチが複数の場合）が、トランスミッションゲートを含んでいてもよい。
【００２９】
各第１の電子スイッチが、セル選択信号によって制御されるように構成され第１のスイッチングデバイスと、上記第１のスイッチングデバイスに並列に接続され、上記プログラミングステップの間、セル・プログラミング信号によって制御されるように構成された第２のスイッチングデバイスとを含んでいてもよい。
【００３０】
それゆえ、ヒュージブル素子を形成するトランジスタを上記メモリセル（メモリセルが１つの場合）または各メモリセル（メモリセルが複数の場合）が含むメモリを提供できる。したがって、そのようなセルによって占有される面積を、公知のタイプのセルによって占有される面積よりも実質的に小さくすることができる。行論理回路および列論理回路は、上記プログラミングステップの間、公称電源電圧で動作することができ、いくつかの実施形態においては、グルーバルなプログラミング電圧を全てのセルに同時に印加することができる。したがって、プログラミング中に比較的大きい電流を通すための比較的大きいデバイスを、除去する、あるいは数を実質的に削減することができ、その結果、メモリによって占有される面積を実質的に公知のタイプのメモリより小さくすることができる。そのようなメモリの製造時には、追加の加工ステップが不要である。したがって、製造コストまたは製造歩留まりに殆どあるいは全く不利益がない、縮小された面積および／またはより大きい容量のメモリを提供することができる。
【発明を実施するための最良の形態】
【００３１】
図面全体にわたって、同様の参照番号は同様の部分を指す。図８に示すメモリセルは、シングルビットＰＲＯＭとしてシングルビットの情報を不揮発性記憶するのに使用してもよい。より典型的には、メモリセルは、複数のメモリセルからなるアレイの１つの素子として使用され、行デコード回路、列デコード回路、読み出し回路、およびプログラミング回路と共に、マルチビットまたはマルチワードの情報を格納するためのメモリを形成する。そのようなメモリは、他のデバイスまたは回路と共に使用するために集積回路として形成してもよいし、他の機能を実行するための回路を組み込んだ集積回路の一部を形成してもよい。
【００３２】
上記メモリセルは、トランジスタ４および電子スイッチ（第１の電子スイッチ）２４を含んでいる。図８に示す例において、トランジスタ４は、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）であり、例えば、金属酸化膜シリコン（ＭＯＳ）トランジスタとして形成される。例えば、上記トランジスタは、薄膜トランジスタ（ＴＦＴ）であってもよく、制御電極をゲートＧの形で有し、主導電路をソースＳとドレインＤとの間のチャネルの形で有する。上記トランジスタをｐ型ＭＯＳトランジスタとして示しているが、ｎ型も同等によく使用できる。
【００３３】
上記電子スイッチ２４は、実質的な閉回路または低インピーダンス状態と、高インピーダンス状態の実質的な開回路との間で選択的に動作可能である、上記メモリセルのプログラミングに続いて、永久に、あるいはメモリセルの読み取りを行うべきときに、スイッチ２４が閉じられる。不揮発性の方式でデータのビットを格納するメモリセルのプログラミング中に、スイッチ２４を、格納されたビットの必要な状態に依存して開いたり閉じたりすることができる。スイッチ２４が閉じられている場合、規定バイアス電圧、例えば電源電圧と等しい電圧が、トランジスタ４のゲートＧに印加され、その結果、トランジスタ４が「損なわれていない」ままとなる。プログラミング中にスイッチ２４が開いている場合、トランジスタ４のゲートＧは、実質的に電気的に「浮遊する(floating)」ように電気的に絶縁分離される。これは、以下に述べるようにトランジスタ４をソース電極Ｓとドレイン電極Ｄとの間に永久の開回路を形成するようにプログラムすることを可能にする。
【００３４】
図９Ｂは、ゲートとソースとの間の電圧が０ボルトに保たれたトランジスタ４のソースおよびドレインの両端に印加された電圧に対する、図９Ａのトランジスタ４の特性を（対数目盛に対する）アンプ内のチャネル電流のグラフの形で示す。ソース−ドレイン電圧の大きさが０から−３０ボルトまで増大するにしたがって、トランジスタ４が損傷を受けることなくドレイン電流は実質的に連続的かつ単調に増加する。この例において、トランジスタ４の公称動作電源電圧は、８ボルトである。
【００３５】
図１０Ｂは、図９Ｂと同様の図であるが、図１０Ａに示すようにスイッチ２４が開いており、その結果としてトランジスタ４のゲートが浮遊し、ソース−ドレイン電圧が０から−３０ボルトまで増加したときに起こることを示している。このモードにおいて、ドレイン電流またはチャネル電流は、−２７ボルトのソース−ドレイン電圧で約０．５ｍＡに達するまでは、より急速に増加する。上記電流は、この点で約０．１ピコアンペアへと急に減少し、より高いソース−ドレイン電圧についてもこのレベルのままである。電流の急な低下は、ソース−ドレイン・チャネルが、永久の開回路になる、あるいは「飛ばされ」、その結果としてトランジスタ４それ自体が飛んだヒューズあるいはヒュージブル素子の役割を果たす特性中の点を示している。この電流の急な低下が生じるブレークダウン電圧またはプログラミング電圧Ｖｐは、トランジスタのタイプ、トランジスタの形状、およびトランジスタの製造に用いられるプロセス技術に依存する。しかし、図８〜１０に示す代表例については、プログラミング電圧は、その公称動作電源電圧が８ボルトであるトランジスタについて−２７ボルトである。
【００３６】
実際、メモリセルのプログラミング中に、プログラミング電圧Ｖｐ以上の大きさのソース−ドレイン電圧が、トランジスタ４のソース−ドレイン・チャネルを挟んで印加される。その後、スイッチ２４の状態が、トランジスタ４が「飛ばされるか」か損なわれないままとなるかを決める。プログラミングに続いて、トランジスタ４は、少なくとも読み出しサイクル中にその公称８ボルトの電源電圧で動作され、上記トランジスタは、読み出しのために選択されたときに、プログラミングデータに依存して導通するか、あるいは開回路のままとなる。したがって、データ記憶は不揮発性であり、上記メモリセルは、ＰＲＯＭまたはその一部として使用できる。
【００３７】
このようにして、トランジスタ４は、選択トランジスタとヒュージブルリンクとの２つの役割を果たし、その結果、比較的小さな面積のメモリセルを形成できる。したがって、決まった記憶容量のマルチビットメモリをより小さくすることができるか、あるいはメモリの決まったサイズがより大きな容量を持つことができる。さらに、メモリセルに関連付けられた、いかなる行論理回路および／または列論理回路も、プログラミング中に公称「読み出し」電源電圧で動作できる。メモリの構造に依存して、メモリセルの複数のグループに対して、あるいは複数のメモリセルの全てに対して、グローバルな(global)プログラミング電圧を同時に印加することができる。比較的大きなプログラムする電流を扱うための比較的大きいトランジスタが、不必要となるか、あるいは公知のメモリと比較して実質的に少ない数で済み、このことによってもまた面積を縮小することができる。
【００３８】
図１１に示すメモリセルは、図８に示すセルの例であり、これもまた、ｐ型のＭＯＳトランジスタ４を含むが、他のタイプのトランジスタおよび他の導電型を同等によく使用できる。この例において、電子スイッチ２４も、ｐ型のＭＯＳトランジスタとして実施され、これもまた、他のトランジスタ・タイプおよび導電型を使用してもよい。スイッチ２４を形成するトランジスタのゲートは、制御入力として機能し、プログラミング中にメモリセルの所望の記憶状態を選択するためのプログラム選択信号を受け取るように構成されている。この例において、上記スイッチは、比較的高いレベルの電圧をプログラム選択信号として印加することにより開かれ、相補的な信号を印加することにより閉じられる。
【００３９】
図１２に示すメモリセルは、電子スイッチが、ｐ型ＭＯＳトランジスタ２４ａおよびｎ型ＭＯＳトランジスタ２４ｂを含むトランスミッションゲートによって実現され、それらＭＯＳトランジスタ２４ａおよび２４ｂのソース−ドレイン・チャネルがそれぞれ並列に接続されている点で、図１１に示すメモリセルと異なる。トランジスタ２４ａおよび２４ｂは、相補的なプログラム選択信号を受け取るように接続されたゲートを有している。そのようなメモリセルは、図１１に示すメモリセルと比較して追加のデバイスおよびプログラム信号ラインを必要とするが、この構成は、トランジスタ２４ａおよび２４ｂによって形成されたスイッチが閉じているときに、トランジスタ４のゲートＧを常にメモリセルの端子２５での電圧に設定可能とすることを保証する。
【００４０】
図１３は、共通の読み出し回路２６に接続された１次元アレイとして構成された、４つのメモリセル２７１〜２７４からなるアレイ５を示す。図１３に示すメモリセル２７１〜２７４は、図１１に示すタイプのものであるが、図１２に示すものなどのような、いかなる適切なタイプであってもよい。メモリセル２７１〜２７４のヒュージブル素子を形成する４などのトランジスタのチャネルは、電源ラインＶｄｄと回路ノード２８との間に並列に接続されており、回路ノード２８は、読み出し回路２６の入力と、メモリのプログラミング中にプログラミング電圧Ｖｐｐを供給するための装置３４とに接続されている。メモリセル２７１〜２７４は、「行」選択入力Ｒ１〜Ｒ４をそれぞれ有し、また、プログラムデータラインＰＣ１〜ＰＣ４をそれぞれ有している。
【００４１】
回路２６の入力は、出力データＶｏｕｔを供給するために、ｐ型トランジスタ（第２の電子スイッチ）２９を介して回路出力３０に接続されている。上記入力も、直列接続されたｐ型トランジスタ３１およびｎ型トランジスタ３２を介してグランドに接続されている。回路２６の出力３０は、ｎ型のトランジスタ３１を介してグランドに接続可能である。トランジスタ２９のゲートは、常に０ボルトを受け取るように接続されている。トランジスタ３１および３２のゲートは、常に０ボルトである列バイアス電圧Ｖｂ１およびプリチャージ信号ＰＲＥをそれぞれ受け取るように接続されている。トランジスタ（第３の電子スイッチ）３３のゲートは、プログラミング保護信号Ｖｐｓを受け取るように接続されている。
【００４２】
メモリは、ダイナミック動作モードまたはスタティック動作モードを用いて、読み出し動作を行うことができる。メモリセル２７１〜２７４中の２４などの電子スイッチの各々は、対応するプログラムデータ線ＰＣ１〜ＰＣ４に０の電圧を印加することにより閉じられ、比較的高い電圧、例えば電源ラインＶｄｄ上の電圧を印加することにより開かれる。
【００４３】
ダイナミック読み出しモードにおいては、各読み出し動作に先立って、トランジスタ（プリチャージ・トランジスタ）３２のゲートに信号ＰＲＥとして高い論理レベルのパルスを印加することにより、ノード２８が比較的低いレベルの電圧にプリチャージされる。バイアス電圧Ｖｂ１は０ボルトであり、その結果、トランジスタ（バイアストランジスタ）３１が導通する。保護信号Ｖｐｓは０ボルトであり、その結果、トランジスタ３３は非導通となる。２４などのスイッチは全て、行ＰＣ１〜ＰＣ４に０ボルトを印加することにより閉じられる。
【００４４】
メモリセル２７１〜２７４は、一度に１つずつ読み出される。プリチャージ・フェーズの後に、低い論理レベルの電圧が信号ＰＲＥとしてトランジスタ３２のゲートに印加され、その結果、トランジスタ３２が非導通となり、それゆえトランジスタ３２が電源ラインＶｓｓからノード２８を絶縁分離する。バイアス電圧Ｖｂ１は、０ボルトに保たれる。第１のセル２７１は、行選択ラインＲ１に０の電圧を印加することにより選択されている一方、他の行選択ラインＲ２−Ｒ４は、電源ラインＶｄｄ上の電圧を受け取る。トランジスタ４が損なわれていない場合、トランジスタ４が、導通させられ、ノード２８の電圧を実質的に電源ラインＶｄｄ上の電圧まで引き上げ、その結果、回路２６の出力３０の電圧を実質的に電源ラインＶｄｄ上の電圧まで引き上げる。逆に、トランジスタ４が、開回路となるようにプログラミング中に飛ばされた場合、ノード２８が低い電圧のままとなり、その結果、出力３０が低い電圧のままとなる。そのような読み出し動作中に、ノード２８は、プログラミング電圧Ｖｐｐの電源から有効に絶縁分離される。
【００４５】
その後、メモリセル２７２を含む次の「行」を、同じ方法、すなわち、まず最初にノード２８を０ボルトにプリチャージし、続いて行選択ラインＲ２に０の電圧を印加し、かつ非選択のメモリセルの行選択ラインＲ１、Ｒ３、およびＲ４に電源電圧を印加する方法によって、読み出すことができる。このようにして、メモリからのデータは、各セルがその行選択ライン上の０の電圧によって選択されているときに出力データのみが有効となるように、メモリセル２７１〜２７４から連続して読み出される。図１４は、そのようなメモリのダイナミック読み出しモード中に生じる波形のタイミングを示し、図１５は、メモリセル２７１〜２７４のトランジスタが全て損なわれていないままである場合のためのそのような動作のシミュレーション結果を示す。
【００４６】
ダイナミックモード中におけるプリチャージおよび読み出しのサイクルは、ＶｄｄおよびＶｓｓからの直接の導電路がないことを保証する。電力は、ＰＲＥ信号の遷移中にのみ消費される。
【００４７】
図１３に示すメモリを読み出すためのスタティック動作モードにおいて、典型的には電源ラインＶｄｄ上の電圧と接地電位との中間の電圧である一定のバイアス電圧が、プリチャージラインＰＲＥに絶えず印加され、各メモリセルが、上述したように順番に選択される。選択されたメモリセルのトランジスタがプログラミング中に飛ばされて開回路となっている場合、出力Ｖｏｕｔが低い電圧まで引き上げられる一方、トランジスタが損なわれていない場合、出力電圧Ｖｏｕｔが高い電圧レベルまで引き上げられる。そのような動作を図１６Ａおよび図１６Ｂに示す。図１６Ａの波形図は、損なわれていない全てのトランジスタによる動作を示し、図１６Ｂの波形図は、交互に選択された損なわれていないメモリセルのトランジスタおよび他の開回路による動作を示す。
【００４８】
スタティック動作モードは、ダイナミックモードと比較して、いつでも有効な出力３０を生じさせる。これは、読み出し動作の速度を増加させることができることを意味する。
【００４９】
プログラミングモードまたはプログラミングステップの間、グローバルなプログラミング電圧Ｖｐｐがノード２８に供給され、プログラムデータラインＰＣ１〜ＰＣ４に供給された電圧が、関連付けられたトランジスタが損なわれていないままとなるのか永久に開回路になるのかを決定する。トランジスタが損なわれていないままであることが必要なセルについては、０の電圧レベルが対応するプログラム制御ラインに供給され、その結果、関連するスイッチ２４が、閉じられ、電源ラインＶｄｄ上の電圧などの規定電圧をトランジスタ４のゲートに供給する。永久に開回路となるように「飛ばされる」ことが必要なトランジスタ４については、電源ラインＶｄｄ上の信号などの高いレベルの信号が、スイッチを開くように、対応するトランジスタスイッチ２４のゲートに供給される。このようにして、上記トランジスタのゲートが、実質的に電気的に絶縁分離される、あるいは「浮遊する」。
【００５０】
プログラミング電圧Ｖｐｐは、そのゲートが浮遊しているトランジスタのチャネルを飛ばすのには十分であるが、そのゲートが規定電圧に接続されたトランジスタのチャネルを飛ばすのには不十分である大きさを有しているべきである。例えば、図９および図１０に示した特性を有するトランジスタの場合には、電圧Ｖｐｐが、絶縁破壊電圧Ｖｐと電源ラインＶｄｄの電源電圧との和に少なくとも等しい大きさを有していなければならない。このようにして、メモリセル２７１〜２７４の全てを同時にプログラムすることができる。
【００５１】
プログラミングステップの間、トランジスタ３１および３２のゲートの電圧は、比較的高いプログラミング電圧からトランジスタ３２を保護するために、実質的に０ボルトに等しくなる。トランジスタ２９のゲートの電圧は、０ボルトであり、出力３０は、電源ラインＶｄｄ上の電圧を保護信号としてトランジスタ３３のゲートに印加することにより、実質的に０ボルトまで引き上げられる。これにより、トランジスタ２９が、非導通となり、それゆえに出力３０に接続された如何なる回路も比較的高いプログラミング電圧から保護されることが保証される。
【００５２】
図１３に示すメモリは、メモリのプログラミング中に単一のグローバルな高電圧のプログラミング信号のみを必要とする。公知のタイプのメモリに付随する、比較的大きなプログラミング電流の供給(sourcing)および／または投入(sinking)のための大きなトランジスタあるいは他のデバイスが不要である。さらに、選択論理回路は全て、プログラミング中および読み出し中の両方において電源ラインＶｄｄ上の公称電源電圧で動作する。したがって、そのような論理回路中において、比較的高いプログラミング電圧に耐えられる能動素子を設けることが不要であり、より低い電圧のデバイスを保護するためには特別な手段が必要でない。
【００５３】
図１７に示すメモリセルは、トランジスタ２４ａおよび２４ｂが、同じ導電型（この場合にはｐ型）であり、それらのゲートが独立した制御信号を受け取るように接続されている点で、図１２に示すメモリセルと異なる。トランジスタ（第２のスイッチングデバイス）２４ａのゲートはプログラムデータラインＰＣ１に接続されている一方、トランジスタ（第１のスイッチングデバイス）２４ｂのゲートはプログラムモード行選択ラインＰＲ１に接続されている。入力２５は、プログラミング中に一定の規定電圧を受け取る行選択ラインＲ１に接続されており、トランジスタ４のプログラムされた状態は、ラインＰＣ１上およびラインＰＲ１上の両方の電圧レベルによって決定される。トランジスタ４がプログラミングモード中に飛ばされるかあるいは永久に開回路となるためには、トランジスタ２４ａおよび２４ｂの両方が開回路となって、トランジスタ４のゲートＧが絶縁分離されて浮遊することが可能となるように、電源ラインＶｄｄ上の電圧などの高電圧がラインＰＣ１上およびＰＲ１上の両方に存在しなければならない。
【００５４】
図１８は、図１７に示すタイプのメモリセルの「２次元の」アレイを示す。２行およびｎ列を含むアレイを示しているが、どんな所望の数の行を設けてもよい。読み出し回路２６は、アレイまたはマトリックスの各列ごとに、図１３に示すタイプの回路を含んでいる。メモリセルの各列のトランジスタ２４ａのゲートは、共通のプログラムデータ線ＰＣｉに接続されている一方、各行のトランジスタ２４ｂのゲートは、共通の行選択ラインＰＲｉに接続されている。
【００５５】
図１８に示すメモリの読み出し時には、行選択ラインＰＲ１、ＰＲ２の全ておよびプログラムデータラインＰＣ１〜ＰＣｎの全てが、０ボルトに接続され、その結果、トランジスタ２４ａ、２４ｂの全てが導通し、それゆえメモリセルのスイッチが全て閉じられる。読み出しモード行選択ラインＲ１、Ｒ２を用いて、各行を一度に１行ずつ読み出しのために選択する。これは、前述したように、ダイナミックモードでもスタティックモードでも行うことができる。メモリセルの各列および読み出し回路２６中の関連する回路は、図１３に示すメモリについて前述したように、動作する。したがって、読み出しのステップの間に、現在選択された行から同時にあるいは「並列に」ｎビットのデータが読み出される。
【００５６】
プログラム中に、行選択ラインＲ１、Ｒ２が電源ラインＶｄｄの電圧にセットされ、ラインＰＲ１、ＰＲ２、およびＰＣ１〜ＰＣｎを用いてメモリセルのプログラムされた状態が選択される。そのようなプログラミングモードのタイミングを図１９の波形図に示す。
【００５７】
上記複数の行は、対応する行選択ラインの電圧を０ボルトから電源ラインＶｄｄ上の電圧に変化させることによってプログラムするために、順次選択される。プログラムデータラインＰＣ１〜ＰＣｎに供給される電圧レベルは、格納されるデータビットの値に従って選択される。メモリセルのトランジスタが永久に開回路であることを必要である場合、電源ラインＶｄｄ上の電圧などの高電圧が、対応するプログラムデータ線に供給される一方、プログラムデータライン上の低電圧が、メモリセルトランジスタが損なわれていないままとなることを可能にする。ラインＰＲ１、ＰＲ２およびＰＣ１〜ＰＣｎに適切な電圧を供給しながら、選択された行のメモリセルが同時にプログラムされるようにプログラミング電圧ＶｐｐがトランジスタＭ１〜Ｍｎを介して回路ノード２８１〜２８ｎに供給される。この場合、プログラミング電圧Ｖｐｐの大きさは、電源ラインＶｄｄ上の電源電圧と絶縁破壊電圧Ｖｐとの和から各トランジスタ２８１〜２８ｎでの電圧降下を引いた値以上でなければならない。
【００５８】
プログラミング動作時に、読み出し回路２６のトランジスタは、図１３のメモリについて前述したように、動作される。トランジスタＭ１〜Ｍｎは、それらのゲートが０ボルトを受け取るように接続されたｎ型トランジスタとして示している。これらのトランジスタは、メモリの読み出し動作中に、回路ノード２８１〜２８ｎを互いから有効に絶縁分離するような絶縁分離を提供する。これらのトランジスタは、単一のメモリセルのプログラミング電流を投入するのに十分なほど大きいことが必要である。しかしながら、記憶アレイまたはメモリマトリックスの１列あたりにそのような１つのトランジスタのみが必要であり、その結果、従前知られているメモリ構成と比較して、実質的な面積の縮小を実現できる。
【００５９】
図２０は、２行およびｎ列のメモリセルからなるアレイを含むメモリを示しているが、どんな所望の数の行を設けてもよい。メモリセルのこれら列は、共通のノード２８１〜２８ｎに接続されており、ノード２８１〜２８ｎは、図１８に示すのと同じタイプの読み出し回路２６に接続されている。さらに、絶縁分離トランジスタＭ１〜Ｍｎはそれぞれ、ノード２８１〜２８ｎを、プログラミング電圧Ｖｐｐを供給するための装置に接続する。
【００６０】
図２０のメモリは、各メモリセルがそれぞれ１つのトランジスタ４のみを含むように、トランジスタ２４ａおよび２４ｂが省略されている点で、図１８のメモリと異なる。プログラミング中における列、行、およびデータの選択および制御は、メモリセルの各行のトランジスタのゲートが共通の電子スイッチ２４１〜２４２に接続され、各列のトランジスタのドレインが共通の（ｐ型）トランジスタ３５１〜３５ｎに接続されるように、メモリセルの外部で行われる。
【００６１】
図２０のメモリは、前述したようにダイナミックにもスタティックにも読み出すことができ、図１８に示すメモリの読み出し動作と同様の方式で１行ずつ読み出される。いずれの場合にも、プログラムデータおよび列選択ラインＰＣ１〜ＰＣｎ、およびプログラムモード行選択ラインＰＲ１とＰＲ２は、ゼロレベルの電圧を受け取るように接続され、その結果、トランジスタ３５１〜３５ｎがオンにされ、スイッチ２４１〜２４２が閉じられる。読み出しモード行選択ラインＲ１およびＲ２は順次選択され、メモリの内容が一度に１列ずつ並列に読み出される。
【００６２】
メモリのプログラミング中に、行選択ラインＲ１およびＲ２は、電源ラインＶｄｄ上の電圧などの規定電圧を受け取るように接続される。上記複数の行は、選択された行のスイッチ２４１あるいは２４２が開かれ、１つの非選択行または複数の非選択行の各々のスイッチが閉じられるようにして、順次プログラムされる。格納されるデータが制御ラインＰＣ１〜ＰＣｎに印加され、その結果、永久に開回路となるべきメモリセルのためのトランジスタ３５１〜３５ｎの各々がオンにされる一方、残りのトランジスタがオフにされる。プログラミング電圧Ｖｐｐは、電源ラインＶｄｄ上の電圧とトランジスタ絶縁破壊電圧Ｖｐとの和からトランジスタＭ１〜Ｍｎの各々での電圧降下を引いた値以上にされる。選択された行がプログラムされると、トランジスタ３５１〜３５ｎはオフにされ、プログラムされるべき次の行のためのプログラミング手順が実行される。
【００６３】
図１８に示すメモリの場合と同様に、トランジスタＭ１〜Ｍｎは、各列のためのプログラミング電流を投入するのに十分なほど大きくなければならないが、上記メモリは一度に１行ずつプログラムされるので、そのプログラミング電流は、単一のメモリセルのプログラミング電流と等しい。同様に、トランジスタ３５１〜３５ｎは、プログラミング電流を供給できるのに十分なほど大きくなければならない。しかしながら、電子スイッチングが、メモリセルから取り除かれ、各行に共通に提供されるので、メモリセルの各々が占有する面積はより小さくなる。したがって、メモリセルの十分に大きなアレイまたはマトリックスについては、メモリは実質的により小さな面積を占有する。
【００６４】
電子スイッチ２４１〜２４２は、任意の適切な方法で実現できる。例えば、スイッチの各々は、図１１に示すようなトランジスタとして実現してもよく、図１２に示すようなトランスミッションゲートとして実現してもよい。
【００６５】
図２１は、プログラミング動作モード中における、ラインＰＣ１〜ＰＣｎ、ＰＲ１、およびＰＲ２上の波形のタイミングを示す。
【００６６】
図２２に示すメモリは、上記メモリセルの複数の列が、単一のノード２８で、図１３に示すような読み出し回路２６の単一の回路部の入力に、一緒に接続されている点で、図２０に示すメモリと異なる。したがって、上記メモリセルは、順次のデータ出力を提供するために一度に１つずつ読み出されなければならない。しかしながら、比較的大きな絶縁分離トランジスタＭ１〜Ｍｎはもはや必要とされず、その結果、図２０のメモリと比較してメモリの面積が縮小される。
【００６７】
前述したように、メモリセルの読み出しは、ダイナミックに行ってもよくスタティックに行ってもよい。さらに、読み出しは、図２３および図２４の波形図に示すような２つの異なる順序で行うことができる。図２３に示すモードにおいて、上記メモリセルは、１行ずつ読み出される。スイッチ２４１〜２４２は、全ての読み出し動作中に閉じられており、ラインＲ１およびＲ２に供給された信号が、メモリセルを一度に１行ずつ選択する。各行が選択されている間に、トランジスタ３５１〜３５ｎを一度に１つずつオンにし、選択されたメモリセルの状態をスタティックまたはダイナミックに読み出すことにより、列が一度に１つずつ選択される。
【００６８】
図２４は、列が一度に１つずつ選択され、各列のメモリセルが一度に１つずつ順次読み出される代替のモードを示す。この場合、トランジスタ３５１〜３５ｎの選択された列がオンにされる一方、他のトランジスタがオフにされ、選択されたメモリセルの状態を読み出す間に行が一度に１つずつ選択される。これは、メモリ全体を読み出すために各列について順次繰り返される。
【００６９】
図２２に示すメモリのプログラミングは、図２０のメモリについて述べたのと全く同様にして行うことができる。このようにして、上記メモリは、一度に１行ずつプログラムされる。
【図面の簡単な説明】
【００７０】
【図１】メモリアレイに使用される公知のタイプのヒュージブルメモリセルの回路図である。
【図２】図１に示すタイプの複数のセルからなるアレイを含む公知のタイプのメモリの概略ブロック図である。
【図３】公知のタイプのアンチヒューズ・メモリセルの回路図である。
【図４】複数のヒュージブルリンクおよび複数のダイオードからなるアレイを用いた公知のメモリの回路図である。
【図５】薄膜トランジスタ集積回路内にヒュージブルリンクを組み入れた公知のタイプのメモリの概略図である。
【図６Ａ】プログラムする前の、公知のタイプのシリサイド化されたポリシリコン・ヒューズ素子を示す図である。
【図６Ｂ】プログラムした後の、図６Ａのシリサイド化されたポリシリコン・ヒューズ素子を示す図である。
【図７】二重厚さゲート酸化膜構成に基づく公知のタイプのアンチヒューズ・メモリセルを示す横断面の図である。
【図８】本発明の実施形態として、あるいは本発明の実施形態中で、使用できるメモリセルを示す図である。
【図９Ａ】メモリセルのスイッチが閉じた状態の、図８のメモリセルを示す図である。
【図９Ｂ】メモリセルのプログラムを可能とする図９Ａのメモリセルの特性を示すグラフである。
【図１０Ａ】メモリセルのスイッチが開いている状態の、図８のメモリセルを示す図である。
【図１０Ｂ】メモリセルのプログラミングを可能とする図１０Ａのメモリセルの特性を示すグラフである。
【図１１】図８に示すメモリセルの第１の例を示す図である。
【図１２】図８に示すメモリセルの第２の例を示す図である。
【図１３】図１１に示すタイプの複数のメモリ素子からなるアレイを含むＰＲＯＭの一部を示す回路図である。
【図１４】図１３のメモリの動作中に生じる波形を示すタイミング図である。
【図１５】図１３のメモリの動作のシミュレーション結果を示す。
【図１６Ａ】図１３のメモリの動作のシミュレーション結果を示す。
【図１６Ｂ】図１３のメモリの動作のシミュレーション結果を示す。
【図１７】図８のメモリセルのさらに他の例を示す図である。
【図１８】図１７に示すタイプの複数のメモリ素子からなるアレイを含むＰＲＯＭの一部の回路図である。
【図１９】図１８に示すメモリの動作を示すタイミング図である。
【図２０】本発明の他の実施例を構成するＰＲＯＭの一部の回路図である。
【図２１】図２０に示すメモリの動作中に生じる波形を示すタイミング図である。
【図２２】本発明のさらに他の実施形態を構成するＰＲＯＭの一部の回路図である。
【図２３】代替の動作モード中に図２２のメモリに生じる波形を示すタイミング図である。
【図２４】代替の動作モード中に図２２のメモリに生じる波形を示すタイミング図である。
【符号の説明】
【００７１】
４…トランジスタ
５…アレイ
２４…電子スイッチ（第１の電子スイッチ）
２４ａ…トランジスタ（第２の開閉機器）
２４ｂ…トランジスタ（第１の開閉機器）
２６…読み出し回路
２７１〜２７４…メモリセル、
２９…ｐ型トランジスタ（第２の電子スイッチ）
３１…トランジスタ（バイアストランジスタ）
３２…トランジスタ（プリチャージ・トランジスタ）
３３…トランジスタ（第３の電子スイッチ）
３４…装置
Ｇ…ゲート（制御電極）
Ｓ−Ｄ…ソース−ドレイン・チャネル（主導電路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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