【事件の表示】
　平成４年特許願第１５９５８７号「半導体集積回路」拒絶査定に対する審判事件［平成６年１月２１日出願公開、特開平６−１２８７７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
　本願は、平成４年６月１８日の出願であって、その請求項１に係る発明は、平成１４年５月１３日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　「【請求項１】所定の電源電圧で駆動され、入力信号が供給される第１の回路系と、この第１の回路系の出力を遅延させる遅延回路と、前記所定の電源電圧で駆動され、前記遅延回路の出力を受けて出力を発生させる第２の回路系と、前記所定の電源電圧を受け、所定の定電圧を前記遅延回路に供給する定電圧電源回路と、前記遅延回路の遅延時間を最適化調整すべく、前記定電圧電源回路の出力電圧を選択するプログラマブル手段と、を同一基板上に備えた半導体集積回路であって、前記プログラマブル手段は、前記半導体集積回路の製造後に、前記定電圧電源回路の出力電圧の充電側の複数の抵抗及び放電側の複数の抵抗のうち１つ以上を調整する事によって、最適化すべき遅延時間を増加方向及び減少方向の両方向へ調整可能としたことを特徴とする半導体集積回路。」
　
２．引用例に記載された発明
　これに対して、当審において平成１４年３月１１日付けで通知した拒絶の理由に引用した特開平２−１８９７９２号公報（以下、「引用例１」という。）には、半導体集積回路の遅延回路に関し、以下（ａ）〜（ｄ）の事項が記載されている。
（ａ）特許請求の範囲として、「電源電圧が供給された第１の回路で発生した第１の信号を入力とし、上記電源電圧が供給された第２の回路に上記第１の信号を所定時間遅延させた第２の信号を出力する遅延回路であって、電源電圧から安定化した一定電位を発生する定電圧発生回路の出力で給電されたインバータと、該インバータの出力を上記第２の回路の入力レベルに変換する回路とを備えたことを特徴とする半導体集積回路の遅延回路。」（第１頁左下欄第５〜１３行）
（ｂ）発明の解決しようとする課題として、「この発明は上記のような問題点を解決するためになされたもので、チップ外部から供給される電源電圧が変動しても半導体集積回路の制御信号のタイミングが変化しないよう、遅延時間が電源電圧に依存しない半導体集積回路の遅延回路を得ることを目的とする。」（第２頁左下欄第１〜６行）
（ｃ）作用として、「この発明における半導体集積回路の遅延回路では、インバータに上述のように定電圧発生回路の出力を給電するようにしたので、電源電圧の変動によらず遅延時間が一定となる。」（第２頁左下欄第１５〜１８行）と記載され、
（ｄ）一実施例の説明として、「第１図は本発明の一実施例による半導体集積回路の遅延回路の回路図を示し、図において、１、３は外部電源Ｖｃｃが給電されたＣＭＯＳ論理回路、２は遅延回路、４は内部電源（Ｉｎｔ．Ｖｃｃ）を発生する定電圧発生回路、５〜１４と５０はｐ型ＭＯＳトランジスタ、１５〜３１はｎ型ＭＯＳトランジスタ、３２は抵抗素子、４８、４９はキャパシタである。」（第２頁右下欄第２〜９行）
　上記のＣＭＯＳ論理回路１、３が入力信号を入力して出力信号を出力することは自明のことである。また、半導体集積回路を単一基板上に形成することが慣用手段であるから、上記のＣＭＯＳ論理回路１、３と、遅延回路２と、内部電圧を発生する定電圧発生回路４とを、上記の半導体集積回路が同一基板上に備えることは明らかである。
　したがって、以上（ａ）〜（ｄ）及び第１図の記載から、引用例１には、
　電源電圧が供給され、入力信号が入力される第１のＣＭＯＳ論理回路１と、該第１のＣＭＯＳ論理回路１の出力信号を所定時間遅延させる遅延回路２と、前記電源電圧が供給され、前記遅延回路２の出力信号が入力されて出力信号を出力する第２のＣＭＯＳ論理回路３と、電源電圧から一定電位の内部電圧を発生して前記遅延回路２のインバータに給電する定電圧発生回路４と、を同一基板上に備えた半導体集積回路
が記載されていると認められる。
　同じく引用した特開昭６３−２４７９７１号公報（以下、「引用例２」という。）には、「本発明においては、Ｃ−ＭＯＳ等のゲート遅延素子の遅延時間の電圧依存性を利用し、データ遅延回路の電圧可変電源により、ゲート遅延素子の遅延時間の製造バラツキを吸収して、精密にゲート遅れを生じさせる。」（第２頁左上欄第１８行〜同頁右上欄第２行）、「（ｂ）のように、電圧可変電源（ＲＥＧ）１、およびｎ段接続されたゲート遅延素子２を備え、電源電圧Ｖｃｃにより、入力データＤｉを入力すると、時間ｔだけ遅延した出力データＤｏを得るデータ遅延回路において、（ｃ）のように、電圧可変電源１により電源電圧Ｖｃｃを、Ｖｃｃ＋ΔＶ、あるいはＶｃｃ−ΔＶに変更すると、ゲート遅延素子２の遅延時間Ｔは、ｔからｔ’、あるいはｔ”に微調整され、それらの時間だけ遅延した出力データＤｏを得る。」（第２頁右上欄第２０行〜同頁左下欄第９行）と記載されており、これらの記載及び第１図の記載から、引用例２には、
　データ遅延回路において、ＣＭＯＳ等のゲート遅延素子の遅延時間の電圧依存性を利用し、データ遅延回路の電源の供給電圧を増減する変更により、ゲート遅延素子の遅延時間の製造バラツキを吸収するように、製造後にデータ遅延時間を調整すること
が記載されていると認められる。
　
３．本願発明と引用例１に記載された発明との対比
　本願の請求項１に係る発明（以下、「前者」という。）と引用例１に記載された発明（以下、「後者」という。）とを対比すると、後者の「第１のＣＭＯＳ論理回路１」、「遅延回路２」、「第２のＣＭＯＳ論理回路３」、「定電圧発生回路４」は、前者の「第１の回路系」、「遅延回路」、「第２の回路系」、「定電圧電源回路」にそれぞれ相当しており、両者の一致点、相違点は次のとおりである。
［一致点］
　「所定の電源電圧で駆動され、入力信号が供給される第１の回路系と、この第１の回路系の出力を遅延させる遅延回路と、前記所定の電源電圧で駆動され、前記遅延回路の出力を受けて出力を発生させる第２の回路系と、前記所定の電源電圧を受け、所定の定電圧を前記遅延回路に供給する定電圧電源回路と、を同一基板上に備えた半導体集積回路。」である点。
［相違点］
　前者は、遅延回路の遅延時間を最適化調整すべく、定電圧電源回路の出力電圧を選択するプログラマブル手段を同一基板上に備え、前記プログラマブル手段は、半導体集積回路の製造後に、前記定電圧電源回路の出力電圧の充電側の複数の抵抗及び放電側の複数の抵抗のうち１つ以上を調整する事によって、最適化すべき遅延時間を増加方向及び減少方向の両方向へ調整可能としたものであるのに対して、後者は、定電圧電源回路が固定された定電圧を遅延回路に供給するものであり、前者のプログラマブル手段を備えていない点。
　
４．当審の判断
　上記相違点について検討する。
　引用例２に、遅延回路において、遅延素子の遅延時間の電圧依存性を利用し、遅延回路の電源の供給電圧を増減する変更により、遅延素子の遅延時間の製造バラツキを吸収するように、製造後に遅延時間を調整することが記載されており、基準電圧出力回路において、出力電圧を変更するのに、電圧を分圧する高電位側の複数の抵抗と低電位側の複数の抵抗のうち一つ以上を調整する事によって、出力電圧を調整することが周知であるから（例えば特開平３−１７２９０６号公報の従来技術のトリミング回路に関する説明及び第７図を参照されたい。）、後者において、遅延回路の遅延時間を最適化調整すべく、定電圧電源回路の出力電圧を選択するプログラマブル手段を同一基板上に備え、プログラマブル手段は、半導体集積回路の製造後に、定電圧電源回路の出力電圧の充電側の複数の抵抗及び放電側の複数の抵抗のうち一つ以上を調整する事によって、最適化すべき遅延時間を増加方向及び減少方向の両方向へ調整可能としたものにすることは、当業者が容易になし得たことである。
　
５．まとめ
　以上のとおりであるので、本願の請求項１に係る発明は、引用例１、２に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。