(57)【特許請求の範囲】
【請求項１】
シリコン基板からなる半導体基板に素子分離溝を形成する工程と、該素子分離溝にシリコン酸化膜からなる絶縁物を埋め込む工程と、前記半導体基板上に駆動素子を形成する工程とを備えて半導体装置を製造する方法において、
前記素子分離溝を形成する際に用いたマスクの除去に用いるエッチング及び前記駆動素子を形成する工程において用いるエッチングによって、前記絶縁物の上面が前記半導体基板の開口上端部よりも低下することのないよう同絶縁物に対して前記エッチングの速度を低下させる熱処理を、低温側から高温側への段階的な熱処理を通じて施し、
前記熱処理は、１０００℃未満の温度で一定時間行う熱処理と１０００℃以上の温度で一定時間行う熱処理を連続的に行い、
前記１０００℃未満の温度で一定時間行う熱処理は、窒素またはアルゴンを含む雰囲気中で行い、
前記１０００℃以上の温度で一定時間行う熱処理は、酸素ガスを含む雰囲気中で行うことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板からなる半導体基板に素子分離溝を形成する工程から、該素子分離溝にシリコン酸化膜からなる絶縁物を埋め込んだ後、半導体基板上に駆動素子を形成する工程までの間に、フッ酸を用いてエッチングを行う工程を有する半導体装置の製造方法において、
前記フッ酸を用いてエッチングを行う工程によって、前記絶縁物の上面が前記半導体基板の開口上端部よりも低下することのないよう同絶縁物に対して前記エッチングの速度を低下させる熱処理を、低温側から高温側への段階的な熱処理を通じて施し、
前記熱処理は、１０００℃未満の温度で一定時間行う熱処理と１０００℃以上の温度で一定時間行う熱処理を連続的に行い、
前記１０００℃未満の温度で一定時間行う熱処理は、窒素またはアルゴンを含む雰囲気中で行い、
前記１０００℃以上の温度で一定時間行う熱処理は、酸素ガスを含む雰囲気中で行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、素子分離溝（トレンチ）を備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化に伴い、その微細加工技術はますます重要になってきている。それら微細加工技術の１つとして、半導体装置内の各半導体素子を分離する素子分離技術がある。そして、この素子分離技術としては、高集積化に伴い、選択酸化法（ＬＯＣＯＳ）に代えて、トレンチ分離といわれる手法が用いられることが多くなってきている。
【０００３】
このトレンチ分離は、シリコン基板に素子分離溝（トレンチ）を形成するとともに、この形成したトレンチの内部に絶縁物等を埋め込むものであり、このトレンチ内に埋め込まれた絶縁物等により、その両側の素子領域が分離される。
【０００４】
この素子分離溝の形成工程は、一般に次のような工程からなる。すなわち、（イ）シリコン基板の表面に薄いシリコン酸化膜を形成し、更にその上にシリコン窒化膜を形成する。（ロ）シリコン窒化膜をパターニングして、素子分離溝とする部分をエッチング除去する。（ハ）パターニングされたシリコン窒化膜をマスクとして半導体基板をエッチングし、素子分離溝を形成する。（ニ）素子分離溝の表面を酸化して薄い酸化膜(シリコン酸化膜)を形成する。（ホ）素子分離溝に絶縁物を埋め込むべく、素子分離溝の深さにシリコン窒化膜の膜厚を加えたものより厚いシリコン酸化膜を堆積形成する。（ヘ）シリコン窒化膜をストッパとして化学機械研磨法（ＣＭＰ）にてシリコン酸化膜上面を研磨、除去し平坦化する。（ト）シリコン基板上のシリコン窒化膜やシリコン酸化膜をエッチング除去する。
【０００５】
以上の工程を経ることにより、素子分離領域を形成することができる。
【０００６】
【発明が解決しようとする課題】
ところで、素子分離溝の形成に際しては、一般に、上記（ニ）の工程に先立ち、シリコン基板表面、換言すれば素子分離溝表面に対し希釈されたフッ酸などを用いた洗浄が行われる。これは、上記（ロ）や（ハ）の工程において用いる装置の内壁が飛散することなどによりシリコン基板に付着した金属汚染物が上記（ニ）の工程におけるシリコン基板の酸化膜形成装置内へ持ち込まれることを回避するためである。しかし、この洗浄によって上記シリコン基板とシリコン窒化膜との間に形成されているシリコン酸化膜がエッチングされることに起因して最終的に製造された半導体装置の信頼性の低下を招くおそれがある。以下、このことについて、図５及び図６を参照して更に説明する。
【０００７】
上述した一連の工程においては、まず図５（ａ）に示すように、シリコン基板２０１上に、シリコン酸化膜２１０、シリコン窒化膜２１１を順次積層形成した後、シリコン窒化膜２１１がパターニングされる。そして、図５（ｂ）に示すように、このパターニングされたシリコン窒化膜２１１をマスクとして、シリコン基板２０１に素子分離溝２０２を形成する。更に、図５（ｃ）に示すように、上述したようにシリコン基板２０１に付着した金属付着物を除去すべく、希釈されたフッ酸による洗浄を行う。このとき、同図５（ｃ）に示すように、シリコン酸化膜２１０も水平方向にエッチングされるため、半導体基板２０１の開口上端部(素子分離溝２０２の上端部)に対し水平方向に大きく後退することになる。
【０００８】
このようにシリコン酸化膜２１０が水平方向に大きく後退した状態で、図５（ｄ）に示すように、上記（ニ）の工程として酸化膜２０３を形成すると、シリコン酸化膜２１０の後退した端部下方でストレスが生じ、シリコン基板２０１が酸化されない部分（凸部２０５）が生じる。しかも、この凸部２０５は、図６に示すように、その後の工程でも除去されることはない。このため、素子分離領域２０４によって区画されたシリコン基板２０１上にゲート酸化膜を形成する工程においてもその形状が保持される。そして、この凸部２０５は、ゲート酸化膜を形成したときにゲート酸化膜の膜厚にばらつきが生じるいわゆるシニングの原因となるため、この凸部２０５が形成されること自体が、出来上がった半導体装置の信頼性を低下させる大きな要因となる。
【０００９】
これに対し、上記（ニ）の工程に先立ち、図７（ａ）に示すように、シリコン酸化膜２１０を半導体基板２０１の開口上端部に対して水平方向に突出させることも考えられる。しかし、この場合、上記（ニ）の工程を経ることで図７（ｂ）に示すように、半導体基板２０１の開口上端部がつまみ上げられたような形状となる。そして、このように半導体基板２０１の開口上端部がつまみ上げられたような形状となることによってもその後、ゲート酸化膜が形成されるときには上記シニングの原因となり、出来上がった半導体装置の信頼性を低下させることとなる。
【００１０】
なお、上記フッ酸による洗浄が行われる場合に限らず、一般に素子分離溝を備える半導体装置においては、その製造に際し、エッチングに伴う信頼性の低下が懸念されるこうした実情も概ね共通したものとなっている。
【００１１】
本発明は上記実情に鑑みてなされたものであり、その目的は、素子分離溝の形成をより望ましいかたちで行うことができ、ひいてはより信頼性の高い半導体装置を製造することのできる半導体装置の製造方法を提供することにある。
【００１２】
請求項１記載の発明は、シリコン基板からなる半導体基板に素子分離溝を形成する工程と、該素子分離溝にシリコン酸化膜からなる絶縁物を埋め込む工程と、半導体基板上に駆動素子を形成する工程とを備えて半導体装置を製造する方法において、素子分離溝を形成する際に用いたマスクの除去に用いるエッチング及び駆動素子を形成する工程において用いるエッチングによって、絶縁物の上面が半導体基板の開口上端部よりも低下することのないよう同絶縁物に対してエッチングの速度を低下させる熱処理を、低温側から高温側への段階的な熱処理を通じて施し、熱処理は、１０００℃未満の温度で一定時間行う熱処理と１０００℃以上の温度で一定時間行う熱処理を連続的に行い、１０００℃未満の温度で一定時間行う熱処理は、窒素またはアルゴンを含む雰囲気中で行い、１０００℃以上の温度で一定時間行う熱処理は、酸素ガスを含む雰囲気中で行うことをその要旨とする。
【００２２】
請求項２記載の発明は、シリコン基板からなる半導体基板に素子分離溝を形成する工程から、該素子分離溝にシリコン酸化膜からなる絶縁物を埋め込んだ後、半導体基板上に駆動素子を形成する工程までの間に、フッ酸を用いてエッチングを行う工程を有する半導体装置の製造方法において、フッ酸を用いてエッチングを行う工程によって、絶縁物の上面が半導体基板の開口上端部よりも低下することのないよう同絶縁物に対して前記エッチングの速度を低下させる熱処理を、低温側から高温側への段階的な熱処理を通じて施し、熱処理は、１０００℃未満の温度で一定時間行う熱処理と１０００℃以上の温度で一定時間行う熱処理を連続的に行い、１０００℃未満の温度で一定時間行う熱処理は、窒素またはアルゴンを含む雰囲気中で行い、１０００℃以上の温度で一定時間行う熱処理は、酸素ガスを含む雰囲気中で行うことをその旨とする。
【００３５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明にかかる半導体装置の製造方法の第１の実施形態について、図面を参照しつつ説明する。
【００３６】
図１に本実施形態にかかる半導体装置の製造手順を示す。同図１（ａ）に示すように、この一連の手順においては、半導体基板(シリコン基板)１上に例えば「１０ｎｍ」のシリコン酸化膜１０を形成した後、シリコン窒化膜１１を例えば「１５０ｎｍ」堆積する。更に、シリコン窒化膜１１をエッチングして素子分離溝とする部分を除去することで、溝形成パターンを形成する。そして、この溝形成パターンにパターニングされたシリコン窒化膜１１をマスクとして、半導体基板１を例えば「３００ｎｍ」エッチングすることで、素子分離溝(トレンチ)２を形成する。なお、同図１（ａ）に示すように、このときの素子分離溝２の表面と半導体基板１の表面とのなす角θを、例えば「８７°」とする。
【００３７】
次に、上記素子分離溝２を形成する際に半導体基板１を収納した装置の内壁が飛散するなどして半導体基板１に付着した金属汚染物を除去する目的で、半導体基板１の表面を洗浄する工程を設ける。詳しくは、例えば「０．１２５％」のフッ酸水溶液を用いて３０秒間洗浄、水洗した後、ＡＰＭ水溶液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．５：１：５０である混合液）による洗浄、水洗を行い、更に半導体基板１上を乾燥させる。
【００３８】
この一連の洗浄工程で、図１（ｂ）に示すように、シリコン酸化膜１０がエッチングされ、半導体基板１の開口上端部に対するシリコン酸化膜１０の後退量ｘが例えば「５Å」となる。
【００３９】
次に、図１（ｃ）に示すように、例えば、「１１００℃」の酸化雰囲気（Ｎ2：Ｏ2＝６：１）中で３０分間熱処理することで膜厚ｄ（「２０ｎｍ」）の酸化膜３を形成する。
【００４０】
これら図１（ｂ）及び図１（ｃ）に示した一連の工程において、フッ酸による洗浄条件や、酸化膜３の膜厚の設定を調整することで、本実施形態では、次の設定をする。すなわち、素子分離溝２の表面の酸化の開始時における半導体基板１の開口上端部に対するシリコン酸化膜１０の端部の後退量ｘを、その後の素子分離溝２の表面を酸化する工程によって同素子分離溝２の表面に形成される酸化膜３の水平方向成分の長さの半分(図中、ｙ)以下に設定する。なお、ここで水平方向成分とは、半導体基板１表面の面方向のことである。
【００４１】
これにより、図１（ｃ）に示すように、素子分離溝２の表面を酸化することで酸化膜３を形成した時点において、シリコン酸化膜１０の後退した端部の下方でのストレスを緩和することができ、この部分が酸化されずに凸部が形成される問題を回避することができる。
【００４２】
ここで、図１（ｃ）に示すように、素子分離溝２の表面を酸化する工程によって同素子分離溝２の表面に形成される酸化膜３の水平方向成分の長さの半分の長さｙと膜厚ｄとの間には、次の関係が存在する。
【００４３】
ｄ／２＝ｙ×ｃｏｓα＝ｙ×ｃｏｓ（９０−θ）＝ｙ×ｓｉｎθ
したがって、上記設定は、素子分離溝２の表面の酸化の開始時における半導体基板１の開口上端部に対するシリコン酸化膜１０の端部の後退量ｘは、「０≦ｘ≦（ｄ／２ｓｉｎθ）」の範囲で設定されることとなる。
【００４４】
このような設定をしつつ酸化膜３を形成した後、図１（ｄ）に示すように、素子分離溝２内に充填される絶縁物とするシリコン酸化膜を例えば「６００ｎｍ」堆積した後、上記シリコン窒化膜１１をストッパとして化学機械研磨（ＣＭＰ）にてシリコン酸化膜の上面を研磨、除去して平坦化する。更に、上記シリコン窒化膜１１を燐酸により剥離し、また、シリコン酸化膜１０をフッ酸により剥離する。
【００４５】
なお、この後、周知の手法により素子分離領域４によって区画される半導体基板１にトランジスタ等を形成する。すなわち、例えば、犠牲酸化膜を形成してイオン注入を行いソースやドレインを形成し、犠牲酸化膜をフッ酸により除去した後、ゲート絶縁膜を形成する。更に、ゲート絶縁膜上に例えばポリシリコンからなるゲート電極を形成する。そして、半導体基板１の上面全面をシリコン酸化膜やシリコン窒化膜からなる層間絶縁膜で覆い、ゲート電極と上層の配線層とをコンタクトホールを介して例えばアルミ合金電極にて電気的に接続する。
【００４６】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（１）素子分離溝２の表面の酸化の開始時における半導体基板１の開口上端部に対するシリコン酸化膜１０の端部の後退量ｘを、その後の素子分離溝２の表面を酸化する工程によって同素子分離溝２の表面に形成される酸化膜３の水平方向成分の長さの半分(図中、ｙ)以下に設定した。換言すれば、素子分離溝２の表面の酸化の開始時における半導体基板１の開口上端部に対するシリコン酸化膜１０の端部の後退量ｘを「０≦ｘ≦（ｄ／２ｓｉｎθ）」の範囲で設定した。これにより、素子分離溝２の表面を酸化することで酸化膜３を形成した時点において、シリコン酸化膜１０の後退した端部の下方でのストレスを緩和することができ、この部分が酸化されずに凸部が形成される問題を回避することができる。
【００４７】
（第２の実施形態）
以下、本発明にかかる半導体装置の製造方法の第２の実施形態について、図面を参照しつつ説明する。
【００４８】
上述のように、半導体基板に素子分離溝を形成する工程と、半導体基板上にトランジスタ等、駆動素子を形成する工程とを備えて半導体装置を製造する一連の工程においては、フッ酸を用いて洗浄を行う工程を複数有する。しかし、このような工程を有する場合、このフッ酸によって洗浄を行う工程（エッチングを行う工程）によって、素子分離溝に埋め込まれた絶縁物(シリコン酸化膜)がエッチングされ、半導体基板の開口上端部よりも低下するおそれがある。このように、素子分離溝に埋め込まれた絶縁物(シリコン酸化膜)が半導体基板の開口上端部よりも低下すると、同開口上端部において電界が集中し、リーク電流を生じることがある。したがって、この場合、半導体装置としての信頼性の低下を招くおそれがある。
【００４９】
そこで本実施形態では、素子分離溝内の絶縁物に対して熱処理を施してフッ酸によるエッチングの速度を低下させることで、エッチングによって絶縁物の上面が半導体基板の開口上端部よりも低下することを回避する。以下、この理由について詳述する。
【００５０】
図２は、高密度プラズマによる化学気相成長（ＣＶＤ）法により形成したＨＤＰ（High Density Plasma）シリコン酸化膜のフッ酸に対するエッチングの速度の熱処理による影響を示す図である。同図２に示すように、熱処理（アニール）を高温の雰囲気温度にて行うほど、エッチングの速度を低下させることができる。また、雰囲気温度が同一の場合、酸素を含んだ雰囲気中において熱処理を行った方がエッチングの速度の低下度合いが大きいことが示されている。これは、実際のＨＤＰシリコン酸化膜の組成が組成式ＳｉＯ2で表せるものとならず、ＳｉＯ2-xで表されるものとなることによるものと考えられえる。すなわち、実際のＨＤＰシリコン酸化膜には、酸素の欠陥が生じているために、酸素を含んだ高温の雰囲気中で熱処理を行うことで、ＨＤＰシリコン酸化膜の酸素欠陥が補償され、その組成がＳｉＯ2に近づくためと考えられる。換言すれば、酸素を含んだ高温の雰囲気中で熱処理を行うことで、ＨＤＰシリコン酸化膜の高密度化が促進される。
【００５１】
このように、熱処理を施すことで、ＨＤＰシリコン酸化膜を高密度化させ、フッ酸に対するエッチングの速度を低下させることができる。特に、酸素を含んだ高温の雰囲気中で熱処理を施すことで、ＨＤＰシリコン酸化膜をいっそう高密度化させ、フッ酸に対するエッチングの速度をいっそう低下させることができる。ただし、酸素を含んだ高温の雰囲気中での熱処理は、ＨＤＰシリコン酸化膜の体積を急変させる原因となる。このＨＤＰシリコン酸化膜の急激な体積変化は、半導体基板に対して大きな応力を及ぼす原因となる。このように、半導体基板に大きな応力が及ぼされると半導体基板中に欠陥が生じるため、リーク電流の原因となり、ひいては、半導体装置の信頼性を低下させる原因となる。
【００５２】
そこで、本実施形態では、ＨＤＰシリコン酸化膜に対し低温側から高温側への段階的な熱処理を施すことで熱処理による絶縁物の体積変化によって半導体基板に及ぼされる応力を緩和する。
【００５３】
以下、本実施形態にかかる半導体装置の製造工程について、図３及び図４を用いて説明する。
この一連の工程においては、まず、図４（ａ）に示すように、半導体基板(シリコン基板)１０１上に、薄いシリコン酸化膜１１０を形成した後、シリコン窒化膜１１１を堆積する。更に、シリコン窒化膜１１１をエッチングして素子分離溝とする部分を除去することで、溝形成パターンを形成する。そして、この溝形成パターンにパターニングされたシリコン窒化膜１１１をマスクとして、半導体基板１０１をエッチングすることで、素子分離溝(トレンチ)１０２を形成する。
【００５４】
次に、素子分離溝１０２の表面を酸化雰囲気中で熱処理することで、同素子分離溝１０２の表面にシリコン酸化膜を形成する。次に、高密度プラズマによる化学気相成長（ＣＶＤ）法により形成したＨＤＰシリコン酸化膜１０４を堆積することで、素子分離溝１０２内に同シリコン酸化膜１０４を埋め込む。
【００５５】
次に、このＨＤＰシリコン酸化膜１０４を高密度化する目的で、同ＨＤＰシリコン酸化膜１０４に熱処理を施す。この熱処理は、図３に示すように２段階のステップを経るようにする。すなわち、まず、第１ステップとして、所定温度（ここでは、９００°Ｃ）の窒素雰囲気中で所定時間（ここでは、３０分間）の熱処理を行う。次に、第２ステップとして、第１ステップよりも高温の所定温度（ここでは、１１００℃）の酸素を含む雰囲気（Ｎ2：Ｏ2＝４：１）にて所定時間（ここでは、２０分間）の熱処理を行う。このように、第１ステップでの１０００℃未満の熱処理を経て第２ステップでの１０００℃以上の高温で熱処理を行うことで、半導体基板１０１での欠陥の生成を抑制しつつも、フッ酸に対するエッチングの速度の低下を図る。
【００５６】
そして、図４（ｂ）に示すように、シリコン窒化膜１１１をストッパとして、化学機械研磨（ＣＭＰ）法により素子分離溝１０２に埋め込まれたＨＤＰシリコン酸化膜１０４の上面を研磨、除去し平坦化する。次に、図４(ｃ)に示すように、上記シリコン窒化膜１１１を燐酸により剥離し、更にシリコン酸化膜１１０を希フッ酸により剥離する。
【００５７】
次に、図４（ｄ）に示すように、素子分離溝１０２内のＨＤＰシリコン酸化膜１０４によって区画された半導体基板１０１上に犠牲酸化膜１０５を形成する。そして、半導体基板１０１上にイオン注入をすることにより、ソース及びドレインを形成する。次に、図４（ｅ）に示すように、犠牲酸化膜１０５をフッ酸により剥離する。そして、この後、半導体基板１０１にゲート絶縁膜を形成するなどする。
【００５８】
このように、素子分離溝１０２にＨＤＰシリコン酸化膜１０４を埋め込んだ後、同ＨＤＰシリコン酸化膜１０４に熱処理を施すことで、フッ酸に対するエッチングの速度を低下させることができる。このため、その後、シリコン酸化膜１１０を剥離(エッチング)したり、犠牲酸化膜１０５を剥離(エッチング)したりする際にエッチングされることで、ＨＤＰシリコン酸化膜１０４が半導体基板１０１の開口上端部(素子分離溝１０２の上端部)よりも低下することを回避することができる。なお、本明細書においては、マスクを用いたパターニングに限らず、剥離又は洗浄によって所定の部材を除去することも「エッチング」という。
【００５９】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（２）ＨＤＰシリコン酸化膜１０４に対して熱処理を施してフッ酸によるエッチングの速度を低下させることで、エッチングによってＨＤＰシリコン酸化膜１０４の上面が半導体基板１０１の開口上端部よりも低下することを回避することができる。
【００６０】
（３）ＨＤＰシリコン酸化膜に対し低温側から高温側への段階的な熱処理を施すことで熱処理によるＨＤＰシリコン酸化膜１０４の体積変化によって半導体基板１０１に及ぼされる応力を緩和することができる。
【００６１】
なお、上記各実施形態は、以下のように変更して実施してもよい。
・上記各実施形態では、素子分離溝を形成するための溝開口パターンをシリコン窒化膜にて形成したがこれに限らない。
【００６２】
・上記各実施形態では、素子分離溝を形成する溝開口パターンの部材と半導体基板との間に生じる応力を緩和する緩衝膜としてシリコン酸化膜を用いたが、これに限らない。
【００６３】
・上記第１の実施形態において、素子分離溝の表面を酸化する工程に先立つ工程としての半導体基板表面を洗浄する工程は、必ずしもフッ酸による洗浄を行う工程に限らない。この場合であれ、この洗浄工程によって緩衝膜が半導体基板の開口上端部に対して後退する場合には、この後退量を上記第１の実施形態のように設定する。
【００６４】
・上記第２の実施形態において、酸素を含まない雰囲気中での熱処理としては、必ずしも窒素雰囲気を用いたものに限らず、例えばアルゴンガスの雰囲気などを用いたものでもよい。
【００６５】
・上記第２の実施形態において、ＨＤＰシリコン酸化膜に対して施される低温側の熱処理を、酸素を含む熱処理としてもよい。
・上記第２の実施形態において、ＨＤＰシリコン酸化膜に対して施される高温側の熱処理として酸素を含まない熱処理を行うことによってもＨＤＰシリコン酸化膜を高密度化することはできる。
【００６６】
・上記第２の実施形態において、ＨＤＰシリコン酸化膜に対して施される低温側から高温側への段階的な熱処理としては、先の図３に示したような２段階のものに限らない。なお、この際、略一定の温度にて所定時間の熱処理を行うとともに、この温度よりも高い略一定の温度にて更に熱処理を行うものであることが望ましい。
【００６７】
・素子分離溝に埋め込まれる絶縁物としては、上記各実施形態で例示したものに限らない。
・素子分離溝を形成する際に用いたマスクの除去に用いるエッチングや駆動素子を形成する工程において用いるエッチングとしては、フッ酸に限らない。この場合であれ、絶縁物に対して熱処理を施すことで、同絶縁物を高密度化し、エッチングの速度を低下させることができる。また、この際、低温側から高温側への段階的な熱処理を施すことで、熱処理による絶縁物の体積変化によって半導体基板に及ぼされる応力を緩和することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の製造方法の第１の実施形態について、その製造手順を示す断面図。
【図２】様々な熱処理の施されたＨＤＰシリコン酸化膜のフッ酸に対するエッチングの速度を示す図。
【図３】同実施形態における段階的な熱処理を示すタイムチャート。
【図４】本発明にかかる半導体装置の製造方法の第２の実施形態について、その製造手順を示す断面図。
【図５】従来の半導体装置の製造工程の一例を示す断面図。
【図６】上記従来の半導体装置の製造工程によって製造される半導体装置の断面図。
【図７】従来の半導体装置の製造工程の一例を示す断面図。
【符号の説明】
１…半導体基板、２…素子分離溝、３…酸化膜、４…素子分離領域、１０…シリコン酸化膜、１１…シリコン窒化膜、１０１…半導体基板、１０２…素子分離溝、１０４…ＨＤＰシリコン酸化膜、１０５…犠牲酸化膜、１１０…シリコン酸化膜、１１１…シリコン窒化膜、２０１…シリコン基板、２０２…素子分離溝、２０３…酸化膜、２０４…素子分離領域、２０５…凸部、２１０…シリコン酸化膜、２１１…シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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