【手続補正書】
【提出日】平成17年12月8日(2005.12.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置とＳＲＡＭ
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
それぞれが第１、第２、第３、第４、第５、及び第６のトランジスタを有する複数の静電記憶セルと
を具備して成る半導体記憶装置であって、
上記第１、第２、第３、及び第４のトランジスタのチャネルのそれぞれが、上記半導体記憶装置の基板の表面の上方に形成され、
上記第１、第２、第３、及び第４のトランジスタの上記チャネルを通過する電流が上記半導体記憶装置の上記基板に対し垂直方向に流れ、
上記第１、第２、第３、及び第４のトランジスタは、上記垂直方向に沿って上記第５及び第６のトランジスタの上方に形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記の第５及び第６トランジスタのソースもしくはドレインを形成する半導体領域のそれぞれが、上記の基板に対してＰＮ接合を形成することを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
上記の第５及び第６トランジスタのゲート電極が上記のワード線に連結されており、かつ該第５及び第６トランジスタそれぞれのソース・ドレイン経路が上記のビット線に連結されていることを特徴とする半導体記憶装置。
【請求項４】
請求項２において、
上記第５のトランジスタのゲート電極が上記第６のトランジスタのドレインに連結されており、かつ該第６のトランジスタのゲート電極が該第５のトランジスタのドレインに連結されており、更に該第５ならびに第６のトランジスタのそれぞれが、上記第１ならびに第２のトランジスタと同一の伝導形式を有することを特徴とする半導体記憶装置。
【請求項５】
請求項２において、
上記第５のトランジスタのゲート電極が上記第６のトランジスタのドレインに連結されており、かつ該第６のトランジスタのゲート電極が該第５のトランジスタのドレインに連結されており、更に該第５ならびに第６のトランジスタのそれぞれが、上記第１ならびに第２のトランジスタとは異なる伝導形式を有することを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
上記第１及び第２のトランジスタのゲート電極が第１の層上に形成されており、かつ上記第３及び第４のトランジスタのゲート電極が第２の層上に形成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
上記第１のトランジスタのゲート電極が第１の層上に形成され、かつ上記第２のトランジスタのゲート電極が第２の層上に形成され、更に上記第３のトランジスタのゲート電極が第３の層上に形成され、かつ上記第４のトランジスタのゲート電極が第４の層上に形成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
上記第１のトランジスタのチャネルを形成するコラムが、該コラムの円柱形の表面を、間に１個の絶縁層を挟んで取り巻くゲート電極によって覆われていることを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
上記第５及び第６のトランジスタのチャネルが基板に対して垂直に形成されており、かつ該基板がシリコン単結晶から作られていることを特徴とする半導体記憶装置。
【請求項１０】
複数のＳＲＡＭセルを有し、該ＳＲＡＭセルの少なくとも１個が基板表面上方の少なくとも１個のトランジスタと上記基板の内側にソースおよびドレインの両方を有する他の２個のトランジスタとを具備して成るＳＲＡＭセルであるＳＲＡＭであって、
それぞれの上記トランジスタが、第１の方向に延伸する１本の整列線をなして並ぶ１個のソース、１個のドレイン、及びそれらの間に位置する１個のチャネルを含み、
上記他の２個のトランジスタのチャネルを通過して流れる電流は、０度よりも大きくかつ９０度より小さい角度で上記第１の方向と交わる第２の方向に流れることを特徴とするＳＲＡＭ。
【請求項１１】
請求項１０において、
上記第２の方向が上記基板表面に平行であることを特徴とするＳＲＡＭ。
【請求項１２】
請求項１０において、
上記基板表面上方の上記トランジスタの上記チャネルは、全ての側をゲート絶縁層に包囲されており、
上記ＳＲＡＭセルが上記基板表面上方の上記トランジスタのうちの４個を含み、
上記他の２個のトランジスタの各々が上記基板表面とは反対側に１対のＰＮ接合を含むことを特徴とするＳＲＡＭ。
【請求項１３】
請求項１２において、
対をなしている横型トランジスタ、又は追加の１対の縦型トランジスタが１対の伝達、駆動又は負荷ＭＯＳトランジスタとして作動し、かつ該負荷トランジスタがＰＭＯＳトランジスタであり、伝達トランジスタ及び駆動トランジスタがＮＭＯＳトランジスタであることを特徴とするＳＲＡＭ。
【請求項１４】
請求項１２において、
上記基板表面上方の上記４個のトランジスタが２個の異なった平面に位置する２群に分かれていることを特徴とするＳＲＡＭ。
【請求項１５】
請求項１４において、
別々の平面内に位置する複数のトランジスタが、少なくとも１個の、前記整列線に平行な縦型の配線要素を経由して選択的に相互接続されていることを特徴とするＳＲＡＭ。
【請求項１６】
請求項１５において、
上記の少なくとも１個の縦型配線要素が、それぞれが基板表面に平行な１個の横型配線要素、１個の横型Ｖｃｃビーム、及び１個のＶｓｓビームの少なくとも１個と交差結合していることを特徴とするＳＲＡＭ。
【請求項１７】
請求項１５において、
上記の少なくとも１個の縦型配線要素が、基板表面に平行な第１の次元ならびに第２の次元、及び前記の整列線に平行な第３の次元を持つ縦型トランジスタの少なくとも１個のゲート電極を貫通していることを特徴とするＳＲＡＭ。
【請求項１８】
請求項１７において、
上記の少なくとも１個の縦型配線要素が、２個以上の上記ゲート電極を貫通していることを特徴とするＳＲＡＭ。
【請求項１９】
請求項１５において、
上記の１個以上の縦型配線要素が２個の縦型配線要素とそれぞれに接続する２個の縦型トランジスタを含み、その接続によってそれらの間に１個の、基板表面に平行な断面上の形がひし形もしくは平行四辺形である単位ＳＲＡＭセルを形成していることを特徴とするＳＲＡＭ。
【請求項２０】
請求項１２において、
縦型ＳＲＡＭセルが更に少なくとも１対のビット線を含み、それぞれのビット線が前記の整列線に平行な２個の縦型配線要素を経由してトランジスタもしくは抵抗体の少なくとも１個と接続されており、該ビット線のそれぞれが複数のビット線接点に接続され、かつ該ビット線接点のそれぞれが、複数のＳＲＡＭセルの内の、隣接する２個のＳＲＡＭセルによって共有されていることを特徴とするＳＲＡＭ。
【請求項２１】
請求項１２において、
上記の縦型トランジスタのそれぞれが、更に基板表面に平行な第１の次元と第２の次元、及び前記整列線に平行な第３の次元を持つ１個のゲート電極を含むことを特徴とするＳＲＡＭ。
【請求項２２】
請求項１０において、
上記縦型ＳＲＡＭセルの上に、１個の誘電体層を間に挟んで形成された少なくとも１個の縦型ＳＲＡＭセルを更に含むことを特徴とするＳＲＡＭ。
【請求項２３】
請求項１０において、
３つの異なる多結晶シリコン層が、上記基板表面上方の少なくとも１個のトランジスタのソース層、チャネル層、及びドレイン層として設けられていることを特徴とするＳＲＡＭ。