【手続補正書】
【提出日】平成18年5月25日(2006.5.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置され、夫々が相変化抵抗を有する複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイに書込みデータに対応した書込み信号を供給するライトバッファと、
前記ライトバッファへ前記書込みデータを供給する入力バッファと、
前記入力バッファに接続され、前記書込みデータを保持する書込みデータレジスタとを具備することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
外部から入力されるアドレスを保持するアドレスレジスタと、
前記アドレスレジスタに保持されたアドレスと、入力されたアドレスとを比較する比較器とを更に具備し、
前記半導体装置は、前記比較器において、前記アドレスレジスタに保持されたアドレスと前記入力されたアドレスとが一致した場合、前記書込みデータレジスタに保持された前記書込みデータを出力することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記比較器は、前記不揮発性メモリセルへ書込みを行った次の読出しアクセスにおいて、比較を行うことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記半導体装置は、前記比較器において、前記アドレスレジスタに保持されたアドレスと前記入力されたアドレスとが一致した場合に、前記不揮発性メモリアレイへの読み出し動作を行わないことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記半導体装置は、読み出し動作において、前記複数のビット線のうち選択されたビット線に読み出し電圧を供給するセンスアンプブロックを更に具備し、
前記センスアンプブロックは、前記比較器において、前記アドレスレジスタに保持されたアドレスと前記入力されたアドレスとが一致した場合に、前記読み出し電圧の供給をしないことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記半導体装置は、アドレスの遷移を検出するアドレス遷移検出回路を更に具備することを特徴とする半導体装置。
【請求項７】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置され、夫々が相変化抵抗を有する複数のメモリセルとを含むメモリセルアレイと、
前記メモリセルアレイに書込みデータに対応した書込み信号を供給するライトバッファと、
前記ライトバッファへ前記書込みデータを供給する入力バッファと、
前記入力バッファに接続され、前記書込みデータを保持する書込みデータレジスタと、
フラグを保持するフラグレジスタとを有し、
前記フラグは、前記書込みデータレジスタが保持している前記書込みデータが有効であるかを示すことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記フラグレジスタは、ライト動作によりセットされることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記フラグレジスタは、電源投入時にリセットされることを特徴とする半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記フラグレジスタは、ライト動作後に所望の時間が経過すると、リセットされることを特徴とする半導体装置。
【請求項１１】
請求項７において、
外部から入力されるアドレスを保持するアドレスレジスタと、
前記アドレスレジスタに保持されたアドレスと、次に入力されたアドレスとを比較する比較器とを更に具備し、
前記比較器は、前記フラグが前記書込みデータが有効であることを示す場合は、比較動作を行い、前記フラグが前記書込みデータが無効であることを示す場合は比較動作を行わないことを特徴とする半導体装置。
【請求項１２】
請求項７において、
前記半導体装置は、アドレスの遷移を検出するアドレス遷移検出回路を更に具備することを特徴とする半導体装置。
【請求項１３】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置され、夫々が相変化抵抗を有する複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイとを具備する半導体装置であって、
前記半導体装置は、書込みアクセスの後に読出しアクセスがあった場合、前記書込みアクセス時の第１アドレスと前記読出しアクセス時の第２アドレスとを比較し、一致した場合は、前記書込みデータレジスタに保持された書込みデータを読み出すことを特徴とする半導体装置。
【請求項１４】
請求項１３において、
前記半導体装置は、前記書込みデータが有効である場合は、比較動作を行い、前記書込みデータが無効である場合は、比較動作を行わないことを特徴とする半導体装置。
【請求項１５】
請求項１４において、
前記半導体装置は、前記書込みデータが有効か無効かを指示するフラグを有し、
前記フラグは、前記書込みアクセス時に有効とされ、所定時間経過後、無効とされることを特徴とする半導体装置。
【請求項１６】
請求項１３において、
前記半導体装置は、前記不揮発性メモリセルアレイからデータを読み出す場合は、前記複数のビット線のうち選択されたビット線に読み出し電圧を供給し、前記書込みデータレジスタに保持された書込みデータを読み出す場合は、前記読出し電圧を供給しないことを特徴とする半導体装置。
【請求項１７】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置され、夫々が相変化抵抗を有する複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、前記複数の不揮発性メモリセルに書込むための書込みデータを保持する書込みデータレジスタとを具備する半導体装置であって、
書込みデータを保持するための書込みデータレジスタと、
前記不揮発性メモリセルアレイに接続され、前記書込みデータに対応する書込み信号を前記不揮発性メモリセルアレイに供給するためのライトバッファとを具備し、
第１書込みサイクルにおいて、前記書込みデータレジスタは、前記半導体装置の外部から入力された書込みデータを保持し、
前記第１書込みサイクルに続く第２書込みサイクルにおいて、前記書込みデータレジスタは、前記書込みデータを前記ライトバッファに出力し、前記ライトバッファは、前記書込み信号を前記不揮発性メモリセルアレイに共有し、
前記半導体装置は、前記書込みデータレジスタへの電源の供給が停止される前に、前記書込みデータレジスタに保持されている書込みデータを前記不揮発性メモリセルに書き込むためにダミーの書込みサイクルを実行することを特徴とする半導体装置。
【請求項１８】請求項１７において、
前記書込みデータレジスタに保持された書込みデータに対応するアクセスアドレスを保持するためのアドレスレジスタと、
前記アドレスレジスタに保持されたアクセスアドレスと、前記半導体装置の外部から入力されたアクセスアドレスとを比較する比較器とを更に具備し、
読み出しサイクルにおいて、前記アドレスレジスタに保持されたアクセスアドレスと前記半導体装置の外部から入力されたアクセスアドレスとを比較し、一致した場合、前記半導体装置は、前記書込みデータレジスタから読み出しデータを出力することを特徴とする半導体装置。
【請求項１９】請求項１７において、
前記書込みデータレジスタに保持されたデータが有効か否かを示すフラグレジスタを更に具備することを特徴とする半導体装置。
【請求項２０】請求項１７において、
プロセッサモジュールと、
前記不揮発性メモリセルアレイ、前記書込みデータレジスタ、前記ライトバッファ及び前記プロセッサモジュールへの電源供給を制御するための電源制御モジュールとを更に具備し、
前記不揮発性メモリセルアレイ、前記書込みデータレジスタ、前記ライトバッファ及び前記プロセッサモジュールは、一つの半導体チップに形成されることを特徴とする半導体装置。