(57)【特許請求の範囲】
【請求項１】
マトリックス状に配置される複数の不揮発性メモリセルと、前記不揮発性メモリセルのゲートに接続される複数のワード線と、前記不揮発性メモリセルのドレインに接続される複数のビット線と、前記不揮発性メモリセルのソースに接続される複数のソース線とで構成されるセルアレイと、
アドレス信号に応じて、前記セルアレイ中の前記ワード線を活性化するとともに、前記セルアレイ中の異なるワード線が順次アクセスされるときに、アクセス動作を並列に実行するためにワード線の活性化期間の一部を互いに重複させる同一のワードデコーダとを備え、
前記セルアレイは、前記不揮発性メモリセルを直列に接続して構成され、前記ワード線の配線方向に配列される複数のセルグループを備え、
互いに隣接する一対の前記セルグループであるセルグループ対毎に、一対のビット線が互いに交差しながらジグザグ状に配線され、
前記セルアレイは、重複して活性化されたワード線に接続された前記不揮発性メモリセルのドレインおよびソースに接続されるビット線およびソース線の選択の組み合わせが全て異なることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求項１記載の不揮発性半導体メモリにおいて、
前記各セルグループは、ソースが互いに接続された複数の不揮発性メモリセル対で構成され、
前記各セルグループ対において、互いに対向する前記不揮発性メモリセル対は、異なるソース線に接続されていることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項２記載の不揮発性半導体メモリにおいて、
前記ワード線の間に、前記ソースが形成されるソース領域と前記ドレインが形成されるドレイン領域とが交互に形成され、
前記各セルグループ対において、互いに対向する前記不揮発性メモリセル対のソースに接続される一対の前記ソース線は、前記ソース領域上および前記ドレイン領域上にそれぞれ配線されていることを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項３記載の不揮発性半導体メモリにおいて、
前記ドレイン領域上のソース線は、前記ソース領域に向けて突出する突出部を備え、
前記ドレイン領域上のソース線は、前記ソース領域上のソース線より下層の配線層を使用して配線されていることを特徴とする不揮発性半導体メモリ。
【請求項５】
請求項１記載の不揮発性半導体メモリにおいて、
前記各セルグループは、ソースが互いに接続された複数の不揮発性メモリセル対で構成され、
互いに隣接する前記セルグループ対において、互いに対向する前記各不揮発性メモリセル対のソースは、共通の拡散層により形成されていることを特徴とする不揮発性半導体メモリ。
【請求項６】
請求項５記載の不揮発性半導体メモリにおいて、
前記セルグループ対の間に形成され、配線層を用いて形成される前記ソース線を前記拡散層に接続するためのコンタクト部を備え、
前記各ソース線は、前記コンタクト部を介して前記拡散層に接続されていることを特徴とする不揮発性半導体メモリ。
【請求項７】
請求項６記載の不揮発性半導体メモリにおいて、
前記各セルグループ対において、互いに対向する前記不揮発性メモリセル対は、異なるソース線に接続され、
ワード線の配線方向に沿って形成される前記コンタクト部は、１つおきに一方および他方のソース線に接続されることを特徴とする不揮発性半導体メモリ。
【請求項８】
請求項１記載の不揮発性半導体メモリにおいて、
前記メモリセルのアクセス時に、アクセスする不揮発性メモリセルに接続されたソース線を接地電圧に設定し、他のソース線をフローティング状態に設定するソースデコーダを備えていることを特徴とする不揮発性半導体メモリ。
【請求項９】
請求項１記載の不揮発性半導体メモリにおいて、
前記メモリセルのアクセス時に、アクセスする不揮発性メモリセルに接続されたビット線をドレイン電圧に設定し、他のビット線をフローティング状態に設定するコラムデコーダを備えていることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルを有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルトランジスタ（以下、メモリセルとも称する）のフローティングゲートあるいはトラップゲートに電子を保持するか否かでデータを記憶する。例えば、特開平７−１１４７９６号公報に記載されている不揮発性半導体メモリでは、互いに直交するワード線とビット線との交点にメモリセルが形成されている。メモリセルのソースに接続されるソース線は、ワード線に沿って配線されている。一対のワード線に沿って配置されたメモリセルのソースは、共通のソース線に接続されている。ビット線に沿って配置されたメモリセルのドレインは、共通のビット線に接続されている。【０００３】
また、特開平８−６９６９６号公報では、２つのメモリセルアレイ（サブアレイ）を交互にアクセスすることで、ワード線の切り換え時にも、メモリセルから連続してデータを読み出すことを可能にしている。
【特許文献１】特開平７−１１４７９６号公報
【特許文献２】特開平８−６９６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以下の問題点を解決するためになされた。
特開平７−１１４７９６号公報の不揮発性半導体メモリでは、互いに隣接するワード線に接続され、ビット線に沿って配置されたメモリセルは、共通のビット線および共通のソース線に接続されている。これ等メモリセルを順次読み出す場合、互いに隣接するワード線の選択期間を重複させることができない。したがって、読み出し動作においてアドレスがランダムに供給される場合（ランダムアクセス）、メモリセルからのデータを連続して出力できない。特開平８−６９６９６号公報では、ランダムアクセスは、サブアレイを交互にアクセスするときのみ可能になる。すなわち、１つのサブアレイでランダムアクセスを行う場合、データを連続して出力できない。特に、読み出し動作において、ワード線の活性化期間の一部を重複させて並列処理（パイプライン処理）を実施する不揮発性半導体メモリにおいて、ランダムアクセスを実行できない。【０００５】
本発明の目的は、連続する読み出し動作を並列して実行するパイプライン機能を有する不揮発性半導体メモリにおいて、ランダムアクセスを行うことにある。特に、チップサイズを増加させることなく、ランダムアクセスができる不揮発性半導体メモリを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一形態では、マトリックス状に配置される複数の不揮発性メモリセルのゲート、ドレインおよびソースにワード線、ビット線およびソース線がそれぞれ接続されている。ワードデコーダは、アドレス信号に応じてワード線を活性化する。また、ワードデコーダは、異なるワード線が順次アクセスされるときに、アクセス動作を並列に実行するためにワード線の活性化期間の一部を互いに重複させる。すなわち、不揮発性半導体メモリは、アクセス動作を並列に実行するパイプライン処理が可能である。不揮発性メモリセルのドレインおよびソースに接続されるビット線およびソース線の組み合わせは、全て異なっている。このため、複数の読み出し動作を並列に実行するために複数のワード線が活性化される場合にも、着目する不揮発性メモリセルのドレイン・ソース間のみにメモリセル電流を流すことができる。したがって、複数の読み出し動作を並列に実行するパイプライン機能を有する不揮発性半導体メモリにおいて、任意の不揮発性メモリセルを順次アクセスするランダムアクセスを実行できる。【０００７】
本発明の一形態における好ましい例では、複数のセルグループは、ワード線の配線方向に配列され、不揮発性メモリセルを直列に接続して構成されている。互いに隣接する一対のセルグループであるセルグループ対毎に、一対のビット線が互いに交差しながらジグザグ状に配線されている。ビット線の配線手法を変更することで、チップサイズを増加させることなくランダムアクセスを実行できる不揮発性半導体メモリを構成できる。
【０００８】
本発明の一形態における好ましい例では、各セルグループは、ソースが互いに接続された複数の不揮発性メモリセル対で構成されている。各セルグループ対において、互いに対向する不揮発性メモリセル対は、異なるソース線に接続されている。したがって、互いに対向する２つの不揮発性メモリセル対（４つの不揮発性メモリセルを含む）毎に、不揮発性半導体メモリのドレインおよびソースに接続されるビット線およびソース線の組み合わせを全て相違させることができる。【０００９】
本発明の一形態における好ましい例では、ワード線の間に、ソースが形成されるソース領域とドレインが形成されるドレイン領域とが交互に形成されている。各セルグループ対において、互いに対向する不揮発性メモリセル対のソースに接続される一対のソース線は、ソース領域上およびドレイン領域上にそれぞれ配線されている。このため、従来より本数の多いソース線を、メモリセルアレイのサイズを大きくすることなく配線できる。すなわち、不揮発性半導体メモリのチップサイズが増加することを防止できる。【００１０】
本発明の一形態における好ましい例では、ドレイン領域上のソース線は、ソース領域に向けて突出する突出部を有している。ドレイン領域上のソース線は、ソース領域上のソース線より下層の配線層を使用して配線されている。このため、本数が従来より多いソース線を配線する場合にも、チップサイズを大きくすることなく、各ソース線の配線幅を広くでき、ソース抵抗を削減できる。【００１１】
本発明の一形態における好ましい例では、各セルグループは、ソースが互いに接続された複数の不揮発性メモリセル対で構成されている。互いに隣接するセルグループ対において、互いに対向する各不揮発性メモリセル対のソースは、共通の拡散層により形成されている。このため、ソース拡散層の総面積を削減でき、不揮発性半導体メモリのチップサイズを小さくできる。【００１２】
本発明の一形態における好ましい例では、コンタクト部は、セルグループ対の間に形成され、配線層を用いて形成されるソース線を拡散層に接続する。各ソース線は、コンタクト部を介して拡散層に接続されている。コンタクト部の形成数を最小限にできるため、チップサイズが増加することを防止できる。
本発明の一形態における好ましい例では、各セルグループ対において、互いに対向する不揮発性メモリセル対は、異なるソース線に接続されている。ワード線の配線方向に沿って形成されるコンタクト部は、１つおきに一方および他方のソース線に接続されている。この例においても、コンタクト部の形成数を最小限にでき、チップサイズが増加することを防止できる。【００１３】
本発明の一形態における好ましい例では、ソースデコーダは、メモリセルのアクセス時に、アクセスする不揮発性メモリセルに接続されたソース線を接地電圧に設定し、他のソース線をフローティング状態に設定する。このため、パイプライン処理により複数のワード線が活性化される場合にも、着目する不揮発性メモリセルのドレイン・ソース間のみにメモリセル電流を流すことができる。したがって、複数の読み出し動作を並列に実行する不揮発性半導体メモリにおいて、任意の不揮発性メモリセルを順次アクセスするランダムアクセスを実行できる。【００１４】
本発明の一形態における好ましい例では、コラムデコーダは、メモリセルのアクセス時に、アクセスする不揮発性メモリセルに接続されたビット線をドレイン電圧に設定し、他のビット線をフローティング状態に設定する。この例においても、パイプライン処理により複数のワード線が活性化される場合にも、着目する不揮発性メモリセルのドレイン・ソース間のみにメモリセル電流を流すことができる。したがって、複数の読み出し動作を並列に実行する不揮発性半導体メモリにおいて、任意の不揮発性メモリセルを順次アクセスするランダムアクセスを実行できる。
【発明の効果】
【００１５】
本発明では、パイプライン機能を有する不揮発性半導体メモリにおいて、チップサイズを増加させることなく、ランダムアクセスを実行できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の不揮発性半導体メモリの一実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイの詳細を示す回路図である。
【図３】図１に示したメモリセルアレイの詳細を示すレイアウト図である。
【図４】本発明のフラッシュメモリの読み出し動作の例を示すタイミング図である。
【図５】読み出し動作が連続して実行されるときのメモリセルの状態を示す説明図である。
【図６】読み出し動作が連続して実行される場合のメモリセルＭＣの状態を示す回路図である。
【図７】発明者が本発明前に検討したメモリセルアレイの例を示すレイアウト図である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。【００１８】
図１は、本発明の不揮発性半導体メモリの一実施形態を示している。この不揮発性半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＮＯＲ型のフラッシュメモリとして形成されている。フラッシュメモリは、コマンド入力回路１０、ステートマシーン１２、アドレス入力回路１４、データ入出力回路１６、ワードデコーダ１８、ソースデコーダ２０、コラムデコーダ２２、データ制御回路２４およびメモリセルアレイ２６を有している。ワードデコーダ１８、ソースデコーダ２０、コラムデコーダ２２、データ制御回路２４およびメモリセルアレイ２６により、メモリコア２８が構成されている。【００１９】
コマンド入力回路１０は、コマンド端子ＣＭＤを介して受信するコマンド信号ＣＭＤを解読し、解読したコマンドをステートマシーン１２に通知する。コマンド信号ＣＭＤとして、例えば、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号等がある。ステートマシーン１２は、コマンド入力回路１０により解読されるコマンドに応じて、フラッシュメモリを動作させるための複数のタイミング信号を生成し、生成したタイミング信号を内部回路（アドレス入力回路１４、データ入出力回路１６、ワードデコーダ１８、ソースデコーダ２０、コラムデコーダ２２、データ制御回路２４等）に出力する。ステートマシーン１２は、複数の読み出し動作（アクセス動作）を並列に実行するパイプライン処理を実行するために、内部回路の動作を互いに独立する複数のステップに分ける。各ステップは、タイミング信号により順次実行される。パイプライン処理については、後述する図４で説明する。【００２０】
アドレス入力回路１４は、アドレス端子ＡＤを介して受信するアドレス信号ＡＤをワードデコーダ１８、ソースデコーダ２０およびコラムデコーダ２２に出力する。なお、アドレス信号ＡＤをプリデコードするプリデコーダをアドレス入力回路１４とワードデコーダ１８、ソースデコーダ２０およびコラムデコーダ２２との間に配置してもよい。データ入出力回路１６は、メモリセルアレイ２６から読み出されるデータをデータ端子ＤＱに出力する。データ入出力回路１６は、データ端子ＤＱを介してメモリセルアレイ２６に書き込むデータを受信する。なお、コマンド信号の一部をデータ端子ＤＱで受信し、ステートマシーン１２は、コマンド端子ＣＭＤで受信するコマンド信号ＣＭＤと組み合わせて動作コマンドを決定してもよい。【００２１】
ワードデコーダ１８は、メモリセルＭＣのアクセス時に、アドレス信号ＡＤに応じて、ワード線ＷＬのいずれかを選択する。ワードデコーダ１８は、読み出し動作が連続して実行され、異なるワード線ＷＬが順次選択されるときに、ステートマシーン１２の制御を受けてワード線ＷＬの活性化期間の一部を互いに重複させる機能を有する。ソースデコーダ２０は、読み出し動作時に、アドレス信号ＡＤにより選択されるソース線ＳＬを接地電圧に設定し、他のソース線ＳＬをフローティング状態に設定する。すなわち、アクセスする不揮発性メモリセルＭＣに接続されたソース線ＳＬは、接地電圧に設定され、他のソース線ＳＬは、フローティング状態に設定される。コラムデコーダ２２は、読み出し動作時に、アドレス信号ＡＤにより選択されるビット線ＢＬをドレイン電圧（例えば、１Ｖ）に設定し、他のビット線ＢＬをフローティング状態に設定する。すなわち、アクセスする不揮発性メモリセルに接続されたビット線ＢＬは、ドレイン電圧に設定され、他のビット線ＢＬは、フローティング状態に設定される。【００２２】
データ制御回路２４は、図示しないセンスアンプ、データの書き込み回路等を有している。センスアンプは、読み出し動作中にメモリセルＭＣのドレイン・ソース間に流れるメモリセル電流を検出し、メモリセルＭＣに保持されているデータの論理値を判定する。書き込み回路は、データの書き込み動作（プログラム）および消去動作を制御する。
メモリセルアレイ２６は、マトリックス状に配置される複数の不揮発性メモリセルＭＣを有している。各メモリセルＭＣは、フローティングゲートを有するメモリセルトランジスタで構成されている。メモリセルＭＣのコントロールゲートは、ワード線ＷＬ（ＷＬ０、１、．．．）のいずれかに接続されている。メモリセルＭＣのドレインは、ビット線ＢＬ（ＢＬ０、１、．．．）のいずれかに接続されている。メモリセルＭＣのソースは、ソース線ＳＬ（ＳＬ０、１、．．．）のいずれかに接続されている。メモリセルアレイ２６の詳細は、図２および図３で説明する。【００２３】
図２は、図１に示したメモリセルアレイ２６の回路の詳細を示している。メモリセルアレイ２６は、メモリセルＭＣを直列に接続して構成された複数のセルグループＣＧを有している。各セルグループＣＧは、ソースが互いに接続された一対のメモリセルＭＣからなる不揮発性メモリセル対ＭＣＰ（図中の長円枠）で構成されている。セルグループＣＧは、ワード線ＷＬの配線方向（図の左右方向）に配列されている。互いに隣接する一対のセルグループによりセルグループ対ＣＧＰが構成されている。一対のビット線ＢＬ（例えば、ＢＬ０とＢＬ１）が、ワード線ＷＬの直交方向に沿ってセルグループ対ＣＧＰ毎に配線されている。ビット線対ＢＬは、互いに交差しながらジグザグ状に配線されている。
【００２４】
互いに隣接するセルグループ対ＣＧＰにおいて、互いに対向する各メモリセル対ＭＣＰのソースは、共通の拡散層（破線の四角枠）により形成されている。また、各セルグループ対ＣＧＰにおいて、互いに対向する２つの不揮発性メモリセル対ＭＣＰは、異なるソース線ＳＬに接続されている。例えば、ワード線ＷＬ１、２に接続された２つのメモリセル対ＭＣＰは、異なるソース線ＳＬ１、ＳＬ０にそれぞれ接続されている。以下、各セルグループ対ＣＧＰにおいて互いに対向する２つのメモリセル対ＭＣＰ（４つのメモリセルＭＣを含む）を、メモリセルグループとも称する。各メモリセルグループでは、メモリセルＭＣのドレインおよびソースに接続されるビット線ＢＬおよびソース線ＳＬの組み合わせは、全て相違している。【００２５】
複数のメモリセルグループは、ワード線対ＷＬまたはビット線対ＢＬの少なくともいずれかが、互いに相違する。したがって、ビット線対ＢＬをジグザグ状に配線し、各セルグループ対ＣＧＰにおいて互いに対向する２つのメモリセル対ＭＣＰのソース線ＳＬを相違させることで、メモリセルアレイ２６のレイアウトサイズを大きくすることなく、メモリセルＭＣのドレインおよびソースに接続されるビット線ＢＬおよびソース線ＳＬの組み合わせを全て相違させることができる。【００２６】
図３は、図１に示したメモリセルアレイ２６のレイアウトの詳細を示している。図中、太い破線枠は、半導体基板に形成される拡散層を示している。網掛けで示したワード線ＷＬは、ポリシリコン（Ｐｏｌｙ−Ｓｉ）を用いて形成されている。太い実線で示したビット線ＢＬは、第１金属配線層Ｍ１および第２金属配線層Ｍ２を用いて形成されている。細い実線で示したソース線ＳＬは、第３金属配線層Ｍ３および第４金属配線層Ｍ４で形成されている。金属配線層は、Ｍ１、Ｍ２、Ｍ３、Ｍ４の順に、半導体基板上に形成される。Ｘを付けた四角枠は、拡散層を金属配線層に接続するためのコンタクト部ＣＮＴ（プラグ）を示している。ビット線ＢＬのコンタクト部ＣＮＴは、太い四角枠で示し、ソース線ＳＬのコンタクト部ＣＮＴは、細い四角枠で示している。図中に斜線で示した領域は、１つのメモリセルＭＣを示す。なお、図３では、配線の区別を明確にするために、配線の一部の幅を実際より細く記載している。実際には、各配線は、レイアウト設計基準を満たす幅を有している。【００２７】
ビット線対ＢＬは、ソース領域上で交差している。ｓメモリセルＭＣのソースが形成されるソース領域およびメモリセルＭＣのドレインが形成されるドレイン領域は、ワード線ＷＬの間に交互に形成されている。ソース領域内の太い破線枠は、ソース拡散層を示し、ドレイン領域内の太い破線は、ドレイン拡散層を示している。偶数の数字を付したソース線ＳＬ０、ＳＬ２、．．．は、ドレイン領域上に形成されている。奇数の数字を付したソース線ＳＬ１、３、．．．は、ソース領域上に形成されている。各セルグループ対ＣＧＰにおいて、互いに対向するメモリセル対ＭＣＰのソースにそれぞれ接続される一対のソース線ＳＬは、ソース領域上およびドレイン領域上にそれぞれ配線されている。すなわち、各セルグループ対ＣＧＰにおいて、互いに対向するメモリセル対ＭＣＰは、異なるソース線ＳＬに接続されている。ソース線ＳＬをソース領域上およびドレイン領域上に形成することで、従来より本数の多いソース線を、メモリセルアレイのサイズを大きくすることなく配線できる。また、ソース線ＳＬを２つの金属配線層Ｍ３、Ｍ４を用いて形成することで、チップサイズを大きくすることなく、各ソース線ＳＬの配線幅を広くでき、ソース抵抗を削減できる。【００２８】
ソース領域上のソース線ＳＬは、コンタクト部ＣＮＴを介して、拡散層に直接接続されている。ドレイン領域上のソース線ＳＬは、ソース領域に向けてソース拡散層上まで突出する突出部ＰＰを有している。ドレイン領域上のソース線ＳＬは、突出部ＰＰおよびコンタクト部ＣＮＴを介して拡散層に接続されている。各コンタクト部ＣＮＴは、セルグループ対ＣＧＰの間に形成されている。ワード線ＷＬの配線方向（図の横方向）に沿って形成されるコンタクト部ＣＮＴは、１つおきにソース領域上のソース線ＳＬおよびドレイン領域上のソース線ＳＬに接続されている。上述したように、互いに隣接するセルグループ対ＣＧＰにおいて、互いに対向する各メモリセル対ＭＣＰのソースは、共通の拡散層により形成されている。このため、コンタクト部ＣＮＴの形成数を最小限にでき、ソース拡散層の総面積を削減できる。したがって、フラッシュメモリのチップサイズを小さくできる。また、コンタクト部ＣＮＴをセルグループ対ＣＧＰの間に形成することで、ソース線のコンタクト部ＣＮＴがビット線ＢＬとショートすることを防止できる。【００２９】
図４は、本発明のフラッシュメモリの読み出し動作の例を示している。この例では、フラッシュメモリは、読み出しコマンドと共にアドレス信号ＡＤ（ＡＤ０、ＡＤ１、．．．）を連続して受け、読み出し動作を連続して実行する。読み出し動作の実行により、読み出しデータＤＱ（ＤＱ０、ＤＱ１、．．．）が連続して出力される。アドレス信号ＡＤが供給されてからデータ信号ＤＱが出力されるまでのレイテンシは、”４”である。なお、本発明は、”４”以外のレイテンシの読み出し動作にも適用できる。【００３０】
１回の読み出し動作は、４つのステップにより構成される。４つのステップは、アドレス信号ＡＤの検出ステップ（ＡＴＤ）、ワード線ＷＬの活性化ステップ（ＷＬ）、データの読み出しステップ（ＢＬ、ＳＬ、ＳＡ）およびデータの出力ステップ（ＤＯＵＴ）である。ＡＴＤは、アドレス信号ＡＤの選択および確定期間（アドレス信号ＡＤの遷移の検出）を示している。ＷＬは、ワード線ＷＬの選択期間（昇圧期間）を示している。ＢＬは、ビット線ＢＬの選択期間を示している。ＳＬは、ソース線ＳＬの選択期間を示している。ＳＡは、センスアンプによるデータの判定期間を示している。ＤＯＵＴは、データの出力期間を示している。【００３１】
これ等ステップは、ステートマシーン１２の制御により、互いに独立して処理される。１つの読み出し動作を、互いに独立する複数のステップにより構成することで、複数の読み出し動作を並列して実行するパイプライン処理が可能になる。パイプライン処理により、データ信号ＤＱの出力サイクルである外部読み出しサイクルを短くでき、データの転送レートを向上できる。【００３２】
ワード線ＷＬは、データが読み出されるまで活性化を続ける必要がある。このため、ワード線ＷＬの活性化ステップの期間は、データの読み出しステップの期間（ＢＬ、ＳＬ、ＳＡ）を含んでいる。換言すれば、現在の読み出し動作において、ワード線ＷＬが活性化され、データの読み出しステップが実行されているときに、次の読み出し動作のために別のワード線ＷＬが活性化される。このため、ワード線ＷＬの活性化ステップの一部は、読み出し動作が連続する場合、互いに重複する。従来のパイプライン機能を有する不揮発性半導体メモリは、連続する任意のアドレス信号ＡＤに応じて読み出し動作を実行するランダムアクセスでは、図４に示すパイプライン動作を実行できなかった。しかし、本発明では、メモリセルＭＣのドレインおよびソースに接続されるビット線ＢＬおよびソース線ＳＬの組み合わせを全て相違させているため、ランダムアクセスにおいてもパイプライン動作を実行できる。 
【００３３】
図５は、読み出し動作が連続して実行されるときのメモリセルＭＣの状態を示している。データを読み出すメモリセルＭＣは、ゲートＧで昇圧電圧（例えば、５Ｖ）を受け、ドレインＤでドレイン電圧（例えば、１Ｖ）を受け、ソースＳで接地電圧（０Ｖ）を受ける。そして、ドレイン・ソース間を流れるメモリセル電流に応じて、メモリセルＭＣに保持されている論理が判定される。ここで、ゲート電圧は、ステートマシン１２の制御を受けてワードデコーダ１８により設定される。ドレイン電圧は、ステートマシン１２の制御を受けてコラムデコーダ２２により設定される。ソース電圧は、ステートマシン１２の制御を受けてソースデコーダ２０により設定される。【００３４】
フラッシュメモリは、パイプライン読み出しを実行するために、あるメモリセルＭＣが読み出し中のとき、すなわち、あるワード線ＷＬが昇圧電圧に設定されている期間に、次に読み出すメモリセルＭＣに接続されたワード線ＷＬを昇圧電圧に設定する。この際、次に読み出すメモリセルＭＣのメモリセル電流が、読み出し中のメモリセルＭＣに接続されたビット線ＢＬまたはソース線ＳＬに流れると、読み出し中のメモリセルＭＣのデータを正しく判定できない。データの誤読み出しを防止するため、次に読み出すメモリセルＭＣ（ワード線ＷＬが昇圧電圧に設定されるメモリセルＭＣ）は、メモリセル電流が流れないように状態Ａ、Ｂ、Ｃのいずれかに設定しておく必要がある。すなわち、次に読み出すメモリセルＭＣは、ドレインＤおよびソースＳの少なくともいずれかをフローティング状態（オープン）に設定するか、あるいは、ドレインＤ／ソースＳ間電圧を０Ｖに設定する必要がある。具体的には、状態Ａでは、ドレインＤは、オープンまたは０Ｖ（ソース電圧）に設定される。状態Ｂでは、ソースＳは、オープンまたは１Ｖ（ドレイン電圧）に設定される。【００３５】
図６は、読み出し動作が連続して実行される場合のメモリセルＭＣの状態を示している。この例では、丸印で示したメモリセルＭＣに対する読み出し動作が実行されている。このため、太線で示したワード線ＷＬ３、ビット線ＢＬ３、ソース線ＳＬ２は、昇圧電圧、ドレイン電圧、接地電圧にそれぞれ設定されている。各メモリセルＭＣの脇に示した記号Ａ、Ｂ、Ｃは、ワード線ＷＬに昇圧電圧が供給されたときの状態Ａ、Ｂ、Ｃ（図５）をそれぞれ示している。【００３６】
次に読み出されるメモリセルＭＣに対応するワード線ＷＬが活性化されるとき、全てのメモリセルＭＣは、状態Ａ、Ｂ、Ｃのいずれかになる。具体的には、次に読み出されるメモリセルＭＣが、ソース線ＳＬ２に接続されている他のメモリセルＭＣの場合、これ等メモリセルＭＣは、状態Ａになる。次に読み出されるメモリセルＭＣが、ビット線ＢＬ３に接続されている他の場合、これ等メモリセルＭＣは、状態Ｂになる。次に読み出されるメモリセルＭＣが、上記以外のメモリセルＭＣの場合、これ等メモリセルＭＣは、状態Ｃになる。したがって、パイプライン機能を有するフラッシュメモリにおいて、ランダムアクセス（読み出し動作）を実行できる。【００３７】
図７は、発明者が本発明前に検討したメモリセルアレイのレイアウト例を示している。この例は、従来のメモリセルアレイに対して、ビット線ＢＬは、金属配線層Ｍ１、Ｍ２を使用してジグザグ状に配線され、ソース線ＳＬは、金属配線層Ｍ３、Ｍ４を使用して配線されている。ソース線ＳＬをメモリセルＭＣのソース拡散層に接続するコンタクト部ＣＮＴは、メモリセルＭＣ毎に形成されている。ビット線ＢＬをジグザグ状に配線する場合、ビット線ＢＬをソース領域上で交差させる必要がある。このため、ビット線ＢＬとソース領域のコンタクト部ＣＮＴとがショートする。ショートを避けるために、ビット線ＢＬとコンタクト部ＣＮＴとの距離を離す場合、メモリセルアレイのサイズが増加してしまう。図３に示したように、ソース領域のコンタクト部ＣＮＴを、隣接するセルグループ対ＣＧＰの間に共通に配置することで、メモリセルアレイのサイズを増加させることなく、ビット線ＢＬとソース領域のコンタクト部ＣＮＴとがショートすることを防止できる。
【００３８】
以上、本実施形態では、メモリセルアレイ２６の配線レイアウトに新手法を適用することで、メモリセルＭＣのドレインおよびソースに接続されるビット線ＢＬおよびソース線ＳＬの組み合わせを全て相違させることができる。ソースデコーダ２０は、ステートマシン１２の制御により、アクセスするメモリセルＭＣに接続されたソース線ＳＬを接地電圧に設定し、他のソース線ＳＬをフローティング状態に設定する。コラムデコーダ２２は、ステートマシン１２の制御により、アクセスするメモリセルＭＣに接続されたビット線ＢＬをドレイン電圧に設定し、他のビット線ＢＬをフローティング状態に設定する。このため、複数の読み出し動作を並列に実行するパイプライン機能を有するフラッシュメモリにおいて、ランダムアクセス（ランダム読み出し）を実行できる。【００３９】
各セルグループ対ＣＧＰ毎に、一対のビット線ＢＬは、互いに交差しながらジグザグ状に配線される。ソース線ＳＬのコンタクト部ＣＮＴは、複数のメモリセルＭＣで共有するために隣接するセルグループ対ＣＧＰの間に形成される。コンタクト部ＣＮＴを共有することで、メモリセルアレイ２６のサイズを増加することなく、パイプライン機能を有し、ランダムアクセスを実行できるフラッシュメモリを構成できる。ソース線ＳＬを金属配線層Ｍ３、Ｍ４を用いてドレイン領域上およびソース領域上に配線することで、従来より本数の多いソース線を、メモリセルアレイのサイズを大きくすることなく配線できる。【００４０】
なお、上述した実施形態では、一対のビット線ＢＬを互いに交差させ、ジグザグ状に配線する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ビット線ＢＬは、互いに交差させることなく配線し、２本のソース線からなるソース線対毎に、ソース線を互いに交差させ、ジグザグ状に配線しても同様の効果を得ることができる。
【００４１】
上述した実施形態では、各メモリセルＭＣをフローティングゲートを有するメモリセルトランジスタで構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、各メモリセルＭＣをトラップゲートを有するメモリセルトランジスタで構成しても同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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