【事件の表示】
　平成　９年特許願第３３５６２３号「遅延回路」拒絶査定に対する審判事件〔平成１１年　６月２２日出願公開、特開平１１−１６８３６３、請求項の数（４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯、本願発明
　本願は、平成９年１２月５日の出願であって、請求項１ないし４に係る発明は、平成１２年４月１４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし４に記載された次の事項により特定されるものと認める。
「【請求項１】　所要の論理入力信号を入力してその信号を遅延させた目的の遅延信号を得るための遅延回路において、入力信号を反転させた反転信号を出力する反転回路と、ｎ個（ｎは１以上の整数）の小型遅延回路とで構成され、前記小型遅延回路は、３つの入力端子と１つの出力端子を有しており、第１の入力端子には前記入力信号が入力され、第２の入力端子には前記入力信号または前段の小型遅延回路の出力が入力され、第３の入力端子には前記反転回路の出力が入力され、出力端子から前記目的とする遅延信号を得る構成とし、前記小型遅延回路は、ソースを電源に、ゲートが前記第１の入力端子に接続された第１のＰＭＯＳトランジスタと、ソースが接地され、ゲートが前記第２の入力端子に接続され、ドレインが前記第１のＰＭＯＳトランジスタのドレインと接続された第１のＮＭＯＳトランジスタと、ソースが電源に、ゲートが前記第１のＰＭＯＳトランジスタのドレインに接続された第２のＰＭＯＳトランジスタと、ソースが接地され、ゲートが前記第３の入力端子に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインと接続されている第２のＮＭＯＳトランジスタで構成され、前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタの各ドレインの接続点を前記出力端子に接続していることを特徴とする遅延回路。
　【請求項２】　前記小型遅延回路は複数個が縦続接続されており、第１段の小型遅延回路の第２の入力端子には前記入力信号が入力され、第２段以降の小型遅延回路の第２の入力端子にはそれぞれの前段の小型遅延回路の出力端子が接続され、最終段の小型遅延回路の出力端子から目的とする遅延信号を出力させることを特徴とする請求項１に記載の遅延回路。
　【請求項３】　目的の論理入力信号を入力してその信号を遅延させる遅延回路において、入力信号を非反転させた非反転信号を出力する非反転回路と、ｎ個（ｎは１以上の整数）の小型遅延回路とで構成され、前記小型遅延回路は、２つの入力端子と１つの出力端子を有しており、第１の入力端子には前記入力信号が入力され、第２の入力端子には前記非反転回路の出力が入力され、出力端子から前記目的とする遅延信号を得る構成とし、前記小型遅延回路は、ソースが電源に、ゲートが前記第１の入力端子に接続されたＰＭＯＳトランジスタと、ソースが接地され、ゲートが前記第２の入力端子に接続され、ドレインが前記ＰＭＯＳトランジスタのドレインと接続されたＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ドレインの接続点に入力端が接続された反転回路とで構成され、前記反転回路の出力端を前記出力端子に接続していることを特徴とする遅延回路。
　【請求項４】　前記小型遅延回路は複数個が縦続接続されており、第１段の小型遅延回路の第２の入力端子には前記入力信号が入力され、第２段以降の小型遅延回路の第２の入力端子にはそれぞれの前段の小型遅延回路の出力端子が接続され、最終段の小型遅延回路の出力端子から目的とする遅延信号を出力させることを特徴とする請求項３に記載の遅延回路。」
　
２．引用例記載の発明
　これに対して、原査定の拒絶理由に引用された特開平９−２１４３０５号公報（以下、「引用例」という。）には、「本発明はこのような従来の問題を解決するものであり、誤動作することなく立ち上がり入力遅延動作あるいは立ち下がり入力遅延動作を行い、かつ設計自由度を向上させることができる遅延回路、および立ち上がり入力または立ち下がり入力あるいは入力変化に同期したパルスを確実に発生することができるパルス発生回路を提供することを目的とするものである。」（段落番号【００２１】）、「上記目的を達成するために本発明の請求項１記載の遅延回路は、縦続接続されたＮ段のＣＭＯＳインバータと、第ｉないしＮ段目のＣＭＯＳインバータのうち（ｉ≦Ｎ）、奇数段目のＣＭＯＳインバータの入力端子を入力信号の立ち下がりに同期してプルアップし、偶数段目のＣＭＯＳインバータの入力端子を入力信号の立ち下がりに同期してプルダウンするリセット手段とを有することを特徴とするものである。」（段落番号【００２２】）、「以上説明したように本発明の請求項１ないし４に記載の遅延回路によれば、立ち上がり入力あるいは立ち下がり入力に対してのみ動作するリセット手段によって、出力信号を立ち上がり入力あるいは立ち下がり入力に同期して変化させることにより、ゲート素子を用いずに立ち上がり入力遅延動作あるいは立ち下がり入力遅延動作を実現することができ、従って誤動作を回避することができるという効果を有する。またＣＭＯＳインバータの縦続接続段数は偶数に制限されることがないので、設計自由度を向上させることができるという効果を有する。さらに出力部がＣＭＯＳインバータなので、駆動能力向上のために別にドライバーを設ける必要がないという効果を有する。」（段落番号【０１９１】〜【０１９４】）の記載がある。
　これらの記載によれば、引用例には「縦続接続されたＮ段のＣＭＯＳインバータと、第ｉないしＮ段目のＣＭＯＳインバータのうち（ｉ≦Ｎ）、奇数段目のＣＭＯＳインバータの入力端子を入力信号の立ち下がりに同期してプルアップし、偶数段目のＣＭＯＳインバータの入力端子を入力信号の立ち下がりに同期してプルダウンするリセット手段とを有する遅延回路。」の発明（以下、「引用例に記載された発明」という。）が記載されているものと認められる。
　
３．対比
（１）本願の請求項１に係る発明について
　本願の請求項１に係る発明と引用例に記載された発明とを比較すると、引用例に記載された記載の発明には、本願の請求項１に係る発明の「３つの入力端子と１つの出力端子を有し、第１の入力端子には入力信号が入力され、第２の入力端子には入力信号または前段の小型遅延回路の出力が入力され、第３の入力端子には反転回路の出力が入力され、出力端子から目的とする遅延信号を得る構成」の小型遅延回路、及び小型遅延回路を「ソースを電源に、ゲートが第１の入力端子に接続された第１のＰＭＯＳトランジスタと、ソースが接地され、ゲートが第２の入力端子に接続され、ドレインが第１のＰＭＯＳトランジスタのドレインと接続された第１のＮＭＯＳトランジスタと、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタのドレインに接続された第２のＰＭＯＳトランジスタと、ソースが接地され、ゲートが第３の入力端子に接続され、ドレインが第２のＰＭＯＳトランジスタのドレインと接続されている第２のＮＭＯＳトランジスタで構成され、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタの各ドレインの接続点を出力端子に接続」する構成がない点で相違する。（以下、「相違点ａ」という。）
　
（２）本願の請求項３に係る発明について
　本願の請求項３に係る発明と引用例に記載された発明とを比較すると、引用例に記載された記載の発明には、本願の請求項３に係る発明の「２つの入力端子と１つの出力端子を有しており、第１の入力端子には入力信号が入力され、第２の入力端子には非反転回路の出力が入力され、出力端子から目的とする遅延信号を得る構成とし、小型遅延回路は、ソースが電源に、ゲートが第１の入力端子に接続されたＰＭＯＳトランジスタと、ソースが接地され、ゲートが第２の入力端子に接続され、ドレインがＰＭＯＳトランジスタのドレインと接続されたＮＭＯＳトランジスタと、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ドレインの接続点に入力端が接続された反転回路とで構成され、反転回路の出力端を前記出力端子に接続」する構成がない点で相違する。（以下、「相違点ｂ」という。）
　
４．当審の判断
（１）本願の請求項１，３に係る発明について
　引用例には相違点ａ，ｂについての開示はなく、また、相違点ａ、ｂが周知・慣用技術であるともいえないことから、本願の請求項１，３に係る発明は、引用例に記載された発明から当業者が容易に発明をすることができたものとすることはできない。
（２）本願の請求項２、４に係る発明について
　本願の請求項２、４に係る発明は、請求項１又は３に係る発明を引用する形式で記載された発明であって、請求項１又は３に係る発明を更に限定したものであるから、請求項１、３に係る発明と同様の理由により、引用例に記載された発明から当業者が容易に発明をすることができたものとすることはできない。
　
５．むすび
　したがって、本願の請求項１ないし４に係る発明は、引用例に記載された発明に基いて当業者が容易に発明をすることができたものとすることはできない。
  他に拒絶すべき理由を発見することはできない。
　よって、結論のとおり審決する。