【手続補正書】
【提出日】平成18年4月28日(2006.4.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファと、前記バッファの出力が入力されるシフトレジスタとを有し、
前記レベルシフタ回路を構成するトランジスタ、前記バッファを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であることを特徴とする半導体装置。
【請求項２】
スタートパルス用レベルシフタと、クロックパルス用レベルシフタと、前記スタートパルス用レベルシフタの出力及び前記クロックパルス用レベルシフタの出力が入力されるシフトレジスタとを有し、
前記スタートパルス用レベルシフタ及び前記クロックパルス用レベルシフタ各々は、レベルシフタ回路と、前記レベルシフタ回路の出力が入力されるバッファとを有し、
前記スタートパルス用レベルシフタを構成するトランジスタ、前記クロックパルス用レベルシフタを構成するトランジスタ、及び前記シフトレジスタを構成するトランジスタは、同一導電型であることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記バッファは、第１のインバータ回路と第２のインバータ回路とを有し、
前記第１のインバータ回路には、前記レベルシフタ回路の出力が入力され、
前記第２のインバータ回路には、前記レベルシフタ回路の出力及び前記第１のインバータ回路の出力が入力されることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
前記バッファは、第１のインバータ回路と、第２のインバータ回路とを有し、
前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力されることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
前記バッファは、第１のインバータ回路乃至第４のインバータ回路を有し、
前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力されることを特徴とする半導体装置。
【請求項６】
請求項１において、
前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
前記バッファは、第１のインバータ回路乃至第６のインバータ回路を有し、
前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
前記第５のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
前記第６のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力されることを特徴とする半導体装置。
【請求項７】
請求項２において、
前記スタートパルス用レベルシフタが有する前記バッファは、第１のインバータ回路と第２のインバータ回路とを有し、
前記第１のインバータ回路には、前記レベルシフタ回路の出力が入力され、
前記第２のインバータ回路には、前記レベルシフタ回路の出力及び前記第１のインバータ回路の出力が入力されることを特徴とする半導体装置。
【請求項８】
請求項２において、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路と、第２のインバータ回路とを有し、
前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力されることを特徴とする半導体装置。
【請求項９】
請求項２において、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路乃至第４のインバータ回路を有し、
前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力されることを特徴とする半導体装置。
【請求項１０】
請求項２において、
前記クロックパルス用レベルシフタが有する前記レベルシフタ回路は、第１のレベルシフタ回路と、第２のレベルシフタ回路とを有し、
前記クロックパルス用レベルシフタが有する前記バッファは、第１のインバータ回路乃至第６のインバータ回路を有し、
前記第１のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第２のインバータ回路には、前記第１のレベルシフタ回路の出力及び前記第２のレベルシフタ回路の出力が入力され、
前記第３のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
前記第４のインバータ回路には、前記第１のインバータ回路の出力及び前記第２のインバータ回路の出力が入力され、
前記第５のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力され、
前記第６のインバータ回路には、前記第３のインバータ回路の出力及び前記第４のインバータ回路の出力が入力されることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項３、請求項７のいずれか一項において、
前記レベルシフタ回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続されることを特徴とする半導体装置。
【請求項１２】
請求項４乃至請求項６、請求項８乃至請求項１０のいずれか一項において、
前記第１のレベルシフタ回路及び第２のレベルシフタ回路各々は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、且つ第１の配線と電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、前記第３のトランジスタのソース及びドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続されることを特徴とする半導体装置。
【請求項１３】
請求項１１または請求項１２において、
前記第１のトランジスタ及び第３のトランジスタは、ダブルゲート型またはマルチゲート型であることを特徴とする半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項において、
前記シフトレジスタを有する駆動回路と、前記駆動回路から信号が入力される複数の画素とを有し、
前記複数の画素を構成するトランジスタと前記駆動回路を構成するトランジスタとは、同一導電型であることを特徴とする半導体装置。
【請求項１５】
請求項１乃至請求項１３のいずれか一項において、
前記シフトレジスタを有する駆動回路と、前記駆動回路から信号が入力される複数の画素とを有し、
前記複数の画素を構成するトランジスタと前記駆動回路を構成するトランジスタとは、同一導電型の薄膜トランジスタであり、同一の絶縁体上に形成されることを特徴とする半導体装置。
【請求項１６】
請求項１４または請求項１５において、
前記駆動回路は、ゲート信号線駆動回路であることを特徴とする半導体装置。
【請求項１７】
請求項１４または請求項１５において、
前記駆動回路は、ソース信号線駆動回路であることを特徴とする半導体装置。