【手続補正書】
【提出日】平成18年5月29日(2006.5.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】行方向に配列される複数のワード線と、
該ワード線と直交する列方向に配列されるビット線と、
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
該メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、
該第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第２の選択トランジスタと、
該第２の選択トランジスタのそれぞれのゲートに接続された第２の選択ゲート配線
とを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】前記複数の第１の選択トランジスタのいずれかが、前記ビット線に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】前記複数のワード線と、前記第１の選択ゲート配線とが同一の線幅で配線されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】前記複数のワード線と、前記第１の選択ゲート配線とが同一の最小加工寸法で定義される線幅で配線されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】前記複数の第１の選択トランジスタは互いに同一の電圧で駆動されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】前記複数の第１の選択トランジスタは周期的に短絡されたことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】前記メモリセルトランジスタは前記列方向に複数個互いに直列接続されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】前記メモリセルトランジスタは前記列方向に複数個互いに並列接続されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】前記メモリセルトランジスタは前記列方向に互いに複数個並列接続され、かつ前記複数のメモリセルトランジスタのソース領域は共通のソース線に接続されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１１】前記メモリセルトランジスタは前記列方向に複数個接続されたメモリセルストリングを構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１２】前記メモリセルストリングはＮＡＮＤストリングを構成することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】前記メモリセルストリングはＡＮＤストリングを構成することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１４】前記メモリセルストリングは分割ビットラインＮＯＲストリングを構成することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１５】前記ワード線に接続された列方向のメモリセルトランジスタの情報をページ単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１６】前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報をバイト単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１７】前記ワード線に接続された列方向のメモリセルトランジスタの情報を、ページ単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１８】前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報を、バイト単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１９】前記複数の第１の選択トランジスタは、
第１導電層と、
前記第１導電層上のゲート間絶縁膜と、
前記ゲート間絶縁膜上の第２導電層とを有し、前記ゲート間絶縁膜に開口された開口部を介して、前記第１導電層と前記第２導電層とが短絡していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項２０】前記複数の第１の選択トランジスタのうち少なくとも一個は、
前記第１導電層と、
前記第１導電層上のゲート間絶縁膜と、
前記ゲート間絶縁膜上の第２導電層とを有し、前記ゲート間絶縁膜に開口された開口部を介して、前記第１導電層と前記第２導電層とが短絡していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項２１】前記複数の第１の選択トランジスタのチャネル領域の不純物濃度と前記メモリセルトランジスタのチャネル領域の不純物濃度とがそれぞれ異なることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項２２】前記メモリセルトランジスタ及び前記複数の第１の選択トランジスタは、それぞれ第１導電層と、
前記第１導電層上のゲート間絶縁膜と、
前記ゲート間絶縁膜上の第２導電層とを有し、
前記第１導電層は前記メモリセルトランジスタと前記複数の第１の選択トランジスタにおいて同一の厚さを有し、
前記ゲート間絶縁膜は前記メモリセルトランジスタと前記複数の第１の選択トランジスタとにおいて同一の厚さを有し、
前記第２導電層は前記メモリセルトランジスタと前記複数の第１の選択トランジスタとにおいて同一の厚さを有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項２３】前記列方向に複数配列されたメモリセルトランジスタと、前記列方向に配列された前記複数の第１の選択トランジスタとは、更に前記列方向及び前記列方向に直交する行方向に繰り返し配列されて、メモリセルアレイのマトリックスを構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項２４】前記列方向に複数配列されたメモリセルトランジスタは、更に、前記列方向に配列された前記複数の第１の選択トランジスタを介してビット線に接続され、
前記メモリセルアレイのワード線を選択する手段と、
前記メモリセルアレイのビット線を選択する手段
とを備えることを特徴とする請求項２３記載の不揮発性半導体記憶装置。
【請求項２５】前記列方向に複数配列されたメモリセルトランジスタの前記ゲート長と、前記列方向に配列された前記複数の第１の選択トランジスタのゲート長とは、異なる配線幅であることを特徴とする請求項２３記載の不揮発性半導体記憶装置。
【請求項２６】半導体チップと、
前記半導体チップに搭載され、行方向に配列される複数のワード線と、該ワード線と直交する列方向に配列されるビット線と、前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、該メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、該第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線とを備える半導体メモリと、
前記半導体チップに搭載され、前記半導体メモリを制御する論理回路とを備えることを特徴とする半導体集積回路。
【請求項２７】前記論理回路はＣＰＵを備えることを特徴とする請求項２６記載の半導体集積回路。
【請求項２８】行方向に配列される複数のワード線と、
該ワード線と直交する列方向に配列されるビット線と、
前記列方向に配列され、かつ前記複数のワード線のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと、
該メモリセルトランジスタの配列の一端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第１の選択トランジスタと、
該第１の選択トランジスタのそれぞれのゲートに接続された第１の選択ゲート配線
とを備える半導体メモリを含むカードを備え、情報を記憶するとともに、情報媒体にアクセスするための不揮発性半導体記憶装置システム。
【請求項２９】前記メモリセルトランジスタの配列の他端側に、前記列方向に隣接して配置され、前記配列されたメモリセルトランジスタを選択する、複数の第２の選択トランジスタと、
該第２の選択トランジスタのそれぞれのゲートに接続された第２の選択ゲート配線
とを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項３０】前記複数の第１の選択トランジスタのいずれかが、前記ビット線に接続されていることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項３１】前記複数のワード線と、前記第１の選択ゲート配線とが同一の線幅で配線されていることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項３２】前記複数のワード線と、前記第１の選択ゲート配線とが同一の最小加工寸法で定義される線幅で配線されていることを特徴とする請求項３１記載の不揮発性半導体記憶装置システム。
【請求項３３】前記複数の第１の選択トランジスタは互いに同一の電圧で駆動されることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項３４】前記複数の第１の選択トランジスタは周期的に短絡されたことを特徴とする請求項３３記載の不揮発性半導体記憶装置システム。
【請求項３５】前記複数のメモリセルトランジスタは前記列方向に互いに直列接続されたことを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項３６】前記複数のメモリセルトランジスタは前記列方向に互いに並列接続されたことを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項３７】前記複数のメモリセルトランジスタは前記列方向に互いに並列接続され、かつ前記複数のメモリセルトランジスタのソース領域は共通のソース線に接続されたことを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項３８】前記メモリセルトランジスタは前記列方向に複数個接続されたメモリセルストリングを構成することを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項３９】前記メモリセルストリングはＮＡＮＤストリングを構成することを特徴とする請求項３８記載の不揮発性半導体記憶装置システム。
【請求項４０】前記メモリセルストリングはＡＮＤストリングを構成することを特徴とする請求項３８記載の不揮発性半導体記憶装置システム。
【請求項４１】前記メモリセルストリングは分割ビットラインＮＯＲストリングを構成することを特徴とする請求項３８記載の不揮発性半導体記憶装置システム。
【請求項４２】前記ワード線に接続された列方向のメモリセルトランジスタの情報をページ単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項４３】前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報をバイト単位として読み出し或いは書き込むセンスアンプを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項４４】前記ワード線に接続された列方向のメモリセルトランジスタの情報を、ページ単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項４５】前記ワード線と前記ビット線の交点に配列されたメモリセルトランジスタの情報を、バイト単位として読み出し或いは書き込む、ＲＯＭ領域を有するＥＥＰＲＯＭを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項４６】前記メモリカードが装着されるメモリカードホルダを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項４７】前記メモリカードが装着される接続装置を更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項４８】前記接続装置はコンピュータに接続されることを特徴とする請求項４７記載の不揮発性半導体記憶装置システム。
【請求項４９】前記半導体メモリを制御するコントローラを更に備えることを特徴とする請求項２８記載の不揮発性半導体記憶装置システム。
【請求項５０】半導体基板の表面近傍にチャネルイオン注入層を形成後、ゲート酸化膜及び浮遊ゲートとなる第１導電層を順次形成する工程と、
更にゲート間酸化膜をONO膜にて堆積する工程と、
次に複数本の選択トランジスタのチャネル予定領域をリソグラフィでパターニングして開口部を設け、イオン注入によって、チャネル拡散層を形成する工程と、
次に前記開口部下のゲート間酸化膜をエッチング開口後、制御ゲート電極材を堆積する工程と、
次にリソグラフィでパターニングして、積層ゲート構造をエッチング加工し、メモリセルトランジスタのゲート電極、複数本の選択トランジスタのゲート電極を形成後、前記半導体基板中に不純物をイオン注入して、ソース・ドレイン拡散層を形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５１】前記開口部は、複数本の選択トランジスタのチャネル幅よりも広く形成されることを特徴とする請求項５０記載の不揮発性半導体記憶装置の製造方法。