【事件の表示】
　平成　５年特許願第３１９６１９号「データ転送方法及びそのシステム」拒絶査定に対する審判事件［平成　６年１０月　７日出願公開、特開平　６−２８２５２８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　　本願は、平成５年１２月２０日の出願（パリ条約による優先権主張１９９３年１月２９日、アメリカ合衆国）であって、その請求項１に係る発明は、明細書と図面の記載からみて、本願の特許請求の範囲の請求項１に記載された次のとおりのものであると認める。
「共通バスを介して互いに接続されたメモリ及び多数のプロセッサを有し、該多数のプロセッサのそれぞれがデータを記憶するための付属のバッファを備え、該多数のプロセッサのそれぞれが該共通バスを継続的にモニタし、該多数のプロセッサの中の別のプロセッサが試行した作業がデータ処理システム内のデータ・コヒーレンスに違背する可能性がある場合には、該試行された作業後の特定の期間中に選択された制御信号を出すことができる、該メモリから該多数のプロセッサの１つへのデータ転送効率を向上させるためのデータ処理システムにおける方法であって、
　前記多数のプロセッサの１つからの要求に応じて、前記特定の期間中に前記メモリから該多数のプロセッサの１つに付属するバッファへデータを転送するステップと、
　前記データを前記バッファに記憶するステップと、
　前記特定の期間中に前記共通バスをモニタするステップと、
　前記共通バス上に前記選択された制御信号が存在する場合には、前記バッファから前記多数のプロセッサの前記１つへのデータ転送を禁止するステップと、
　前記特定の期間中に前記共通バス上に前記選択された制御信号が存在しない場合には、前記バッファから前記多数のプロセッサの前記１つへのデータ転送を許可するステップとを含む、
　データ処理システムにおけるデータ転送効率を向上させる方法。」
　
２．引用例
　これに対して、当審の拒絶の理由に引用された欧州特許出願公開第４４８７４３号（１９９１）（以下、引用例という。）には、当該特許出願に対応する米国特許出願に係る米国特許第５２８９５８５号明細書（以下、対応特許明細書という。）の記載を参照すると、それぞれキャッシュメモリを有するいくつかのプロセッシングユニットと共通主記憶メモリが、アービタによりアクセスが調停されるシステムバスに接続されたマルチプロセッサシステムについて、次の事項が記載されていると認められる。
（１）本発明は、それぞれキャッシュメモリを有するいくつかのプロセッシングユニットと共有メモリが、その利用者（サブスクライバ）としてシステムバスに接続された、マルチプロセッサシステムに関する。（対応特許明細書第２欄４１行乃至４４行参照。）
（２）本発明のマルチプロセッサシステムは、実行されるトランザクションのアドレスオペレーションに対してサブスクライバにシステムバスを割り当てるときにトランザクション識別番号を生成する調停ユニットを備え、トランザクション識別番号は、バス要求を出したサブスクライバから送り出されたアドレスとともに、システムバスを介してすべてのサブスクライバに伝送される。（対応特許明細書第２欄４４行乃至５０行参照。）
（３）そのトランザクションが、データオペレーションを含むものであれば、そのデータと当該トランザクションの識別番号が利用可能となり次第、要求をしたそれぞれのサブスクライバに伝送される。しかし、伝送されたデータは、すべてのサブスクライバの前記トランザクションに対する同期信号によって、それに関連するアドレスオペレーションの有効性の確認が行われた時だけに、格納されうる。そして、結果として、データの一貫性が保証される。（対応特許明細書第３欄３５行乃至４４行参照。）
（４）第１図は、いくつかのサブスクライバＴＮ1-ＴＮｘがシステムバスＳＰＢＵＳを介して相互に通信可能なマルチプロセッサシステムを示している。（対応特許明細書第４欄１４行乃至１６行参照。）
（５）システムバスＳＰＢＵＳは、互いに独立に動作するいくつかのサブバスであるアドレスバスＡＤ−ＢＵＳ、データバスＤＡＴ−ＢＵＳ、コントロールバスＣＴＲ−ＢＵＳ、及び同期バスＳＹＮＣ−ＢＵＳから構成される。（対応特許明細書第４欄３０行乃至３７行参照。）
（５）第２図は、プロセッシングユニットＣＰＵ１と、コピーバックキャッシュメモリであることが好ましいキャッシュメモリＣＡＣＨＥ１を例示して、サブスクライバＴＮ1の構成を示している。（対応特許明細書第４欄４４行乃至４７行参照。）
（６）プロセッシングユニットＣＰＵ１のリードトランザクションが生じたときに、そのリ−ドアドレスのデータが付属のキャッシュメモリＣＡＣＨＥ１で利用可能でないと、サブスクライバＴＮ1は、サブバスＡＤ−ＢＵＳへのアクセスを開始するためのトランザクションを起動しようとする。（対応特許明細書第４欄５５行乃至６０行参照。）
（７）信号ＡＤ−ＧＲＡの割り当てとともに、トランザクション識別番号ＴＩＤが調停ユニットＡＲＢＩＴにより発生され、アドレスＡＤＲとともにすべてのサブスクライバに送信される。（対応特許明細書第５欄４行乃至９行参照。）
（８）送信されたアドレスオペレーションのトランザクション識別番号ＴＩＤは、インターフェースコントロールユニットＩＮＴ−ＣＴＲに至り、そこにおいては、その識別番号から、バッファメモリＢＵＦＭの個々のエントリをアドレッシングするためのアドレス指示ＡＴＩＤ０−ＡＴＩＤ７が導き出される。バッファメモリＢＵＦＭのエントリは、それぞれアドレス部分ＡＤ、データ部分ＤＡＴ及び制御部分ＦＬから構成される。（対応特許明細書第５欄１７行乃至２４行参照。）
（９）バッファメモリＢＵＦＭへの書き込みと同時に、アドレスＡＤＲとそれに付随した識別番号ＴＩＤの別のメモリユニットＳＹＮＣ−ＱＵへの書き込みが行われる。（対応特許明細書第５欄３６行乃至３９行参照。）
（１０）すべてのサブスクライバは、データの一貫性が保てなくなる可能性について、付属するキャッシュメモリをチェックするが、それはメモリＳＹＮＣ−ＱＵに最後に格納されたアドレスＡＤＲが対応するテスト手段ＣＣＡＥ−ＣＴＲに転送されることにより行われる。（対応特許明細書第５欄５２行乃至５８行参照。）
（１１）そのテストを実行すると、各サブスクライバは信号ＳＹＮＣをシステムバスＳＰＢＵＳ上に送出し、すべてのサブスクライバがシステムバスＳＰＢＵＳ上にこの信号を送出するまで、その信号を維持する。これらの同期信号ＳＹＮＣはオープンコレクタ信号であり、対応するバスライン上で論理積がとられる。（対応特許明細書第５欄５９行乃至６４行参照。）
（１２）同期信号ＳＹＮＣと同時に、データの一貫性が保てなくなる可能性の有無を示す、それ故トランザクションを進行させるかそれを終了させるかの原因となるそのほかの信号をそれぞれのテスト手段ＣＣＡＥ−ＣＴＲによって生成することができる。（対応特許明細書第５欄６５行乃至第６欄１行参照。）
　上記記載事項（３）及び（１０）乃至（１２）、さらにコピーバックキャッシュを用いたマルチプロセッサシステムの技術常識を勘案すると、引用例１に記載されたマルチプロセッサシステムは、リードトランザクションによりシステムバス上にアドレスＡＤＲが送出され、そのアドレスに対応するデータが共有メモリにおいて利用可能であれば、そのデータは直ちに共有メモリからリ−ドトランザクションを生成したサブスクライバのバッファメモリＢＵＦＭに送信されるものであり、そして、当該アドレスのデータについての有効性の確認が得られたときにキャッシュメモリに格納され、プロセッシングユニットへ転送されると認められ、また、プロセッシングユニットのそれぞれは共通バスを継続的にモニタすると認められる。そして、利用可能なデータを直ちに送信することは、データ転送効率を向上させるものであるから、引用例には、
「システムバスを介して互いに接続された共有メモリ及びいくつかのプロセッシングユニットを有し、該いくつかのプロセッシングユニットのそれぞれがデータを記憶するための付属のバッファメモリを備え、該いくつかのプロセッシングユニットのそれぞれが該共通バスを継続的にモニタし、該いくつかのプロセッシングユニットの中の別のプロセッシングユニットがリードトランザクションを生成し、当該プロセッシングユニットに付属するバッファメモリにデータを送信したことによりマルチプロセッサシステム内のデータの一貫性が保てなくなる可能性がある場合には、同期信号とともに当該プロセッシングユニットに付属するバッファメモリにデータを送信した後にデータの一貫性が保てなくなる可能性を示す選択された制御信号を出すことができる、該共有メモリから該いくつかのプロセッシングユニットの１つへのデータ転送効率を向上させるためのマルチプロセッサシステムにおける方法であって、
　前記いくつかのプロセッシングユニットの１つからの要求に応じて、前記共有メモリから該いくつかのプロセッシングユニットの１つに付属するバッファメモリへデータを転送するステップと、
　前記データを前記バッファメモリに記憶するステップと、
　前記システムバスをモニタするステップと、
　前記共通バス上に同期信号が存在し、かつ前記データの一貫性が保てなくなる可能性を示す選択された制御信号が存在する場合には、前記バッファメモリから前記いくつかのプロセッシングユニットの前記１つへのデータ転送を禁止するステップと、
　前記共通バス上に同期信号が存在し、かつ前記データの一貫性が保てなくなる可能性を示す選択された制御信号が存在しない場合には、前記バッファメモリから前記いくつかのプロセッシングユニットの前記１つへのデータ転送を許可するステップとを含む、
　マルチプロセッサシステムにおけるデータ転送効率を向上させる方法。」（以下、引用例に記載された発明という。）が記載されていると認められる。
　　
３．対比
　本願発明と引用例に記載された発明を対比すると、引用例に記載された発明の「システムバス」、「共有メモリ」、「プロセッシングユニット」、「バッファメモリ」、「データの一貫性が保てなくなる可能性」及び「マルチプロセッサシステム」は、本願発明の「共通バス」、「メモリ」、「プロセッサ」、「バッファ」、「データ・コヒーレンスに違背する可能性」及び「データ処理システム」にそれぞれ相当し、引用例に記載された発明において「リードトランザクションを生成し、当該プロセッシングユニットに付属するバッファメモリにデータを送信する」は、本願発明において「試行した作業」に相当する。また、引用例でいう「いくつかの」と本願発明でいう「多数の」も実質的に一致するものと認められるから、 両者は、
「共通バスを介して互いに接続されたメモリ及び多数のプロセッサを有し、該多数のプロセッサのそれぞれがデータを記憶するための付属のバッファを備え、該多数のプロセッサのそれぞれが該共通バスを継続的にモニタし、該多数のプロセッサの中の別のプロセッサが試行した作業がデータ処理システム内のデータ・コヒーレンスに違背する可能性がある場合には、該試行された作業後に選択された制御信号を出すことができる、該メモリから該多数のプロセッサの１つへのデータ転送効率を向上させるためのデータ処理システムにおける方法であって、
　前記多数のプロセッサの１つからの要求に応じて、前記メモリから該多数のプロセッサの１つに付属するバッファへデータを転送するステップと、
　前記データを前記バッファに記憶するステップと、
　前記共通バスをモニタするステップと、
　前記共通バス上に前記選択された制御信号が存在する場合には、前記バッファから前記多数のプロセッサの前記１つへのデータ転送を禁止するステップと、
　前記特定の期間中に前記共通バス上に前記選択された制御信号が存在しない場合には、前記バッファから前記多数のプロセッサの前記１つへのデータ転送を許可するステップとを含む、
　データ処理システムにおけるデータ転送効率を向上させる方法。」であることで一致し、本願発明の選択された制御信号は、試行された作業後の特定の期間中に出されうるものであって、この期間中に当該信号が存在しない場合には、バッファからプロセッサへのデータ転送が許可されるものであるのに対して、引用例に記載された発明においては、当該信号が出されうるのは同期信号の出されている時点であって、この時点で当該信号が存在しなければ、バッファからプロセッサへのデータ転送が許可されるものである点で相違する。
　
４．当審の判断
　上記相違点について検討すると、ある状態が発生したか否かを判定する場合、一定時間内に当該状態の発生を通知する信号が送信されたか否かによって判定することは、例えば、特開昭６３−２１６１７４号公報におけるエラー信号の監視に関する記載、及び特開昭６２−１７１０４９号公報における誤消去ファイルの回復指示に関する記載に見られるように、情報処理の技術分野においては周知の事項であるから、上記相違点を格別のものと認めることはできない。
　
５．むすび
　したがって、本願発明は、引用例に記載された発明および周知技術思想に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。