【手続補正書】
【提出日】平成18年10月12日(2006.10.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のパネルが有する第１の薄膜トランジスタの特性から、第２のパネルに形成される半導体装置が有する第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記半導体膜の一部を露出させる工程と、
前記半導体膜の露出している部分から不純物を前記半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
前記第１のパネルがそれぞれ有する第１の薄膜トランジスタの特性のばらつきから、前記第２のパネルがそれぞれ有する第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項２】
第１のパネルが有する第１の薄膜トランジスタの特性から、第２のパネルに形成される半導体装置が有する第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜を結晶化する工程と、
前記結晶化された半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記結晶化された半導体膜の一部を露出させる工程と、
前記結晶化された半導体膜の露出している部分から不純物を前記結晶化された半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前結晶化された記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
前記第１のパネルがそれぞれ有する第１の薄膜トランジスタの特性のばらつきから、前記第２のパネルがそれぞれ有する第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項３】
第１のパネルが有する第１の薄膜トランジスタの特性から、第２のパネルに形成される半導体装置が有する第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜をエッチングして島状の半導体膜を形成する工程と、
前記島状の半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記島状の半導体膜の一部を露出させる工程と、
前記島状の半導体膜の露出している部分から不純物を前記島状の半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記島状の半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
前記第１のパネルがそれぞれ有する第１の薄膜トランジスタの特性のばらつきから、前記第２のパネルがそれぞれ有する第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項４】
第１のパネルが有する第１の薄膜トランジスタの特性から、第２のパネルに形成される半導体装置が有する第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜を結晶化する工程と、
前記結晶化された半導体膜をエッチングして島状の半導体膜を形成する工程と、
前記島状の半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記島状の半導体膜の一部を露出させる工程と、
前記島状の半導体膜の露出している部分から不純物を前記島状の半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記島状の半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
が形成されており、
前記第１のパネルがそれぞれ有する第１の薄膜トランジスタの特性のばらつきから、前記第２のパネルがそれぞれ有する第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記共に有する工程において、前記第１のパネルは前記第２パネルと同じロットに属することを特徴とする半導体装置の評価方法。
【請求項６】
半導体装置に含まれる第１の薄膜トランジスタの特性から、前記半導体装置に含まれる第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは同一基板上に形成されており、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記半導体膜の一部を露出させる工程と、
前記半導体膜の露出している部分から不純物を前記半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
第１の薄膜トランジスタの特性のばらつきから、前記第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項７】
半導体装置に含まれる第１の薄膜トランジスタの特性から、前記半導体装置に含まれる第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは同一基板上に形成されており、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜を結晶化する工程と、
前記結晶化された半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記結晶化された半導体膜の一部を露出させる工程と、
前記結晶化された半導体膜の露出している部分から不純物を前記結晶化された半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前結晶化された記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
第１の薄膜トランジスタの特性のばらつきから、前記第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項８】
半導体装置に含まれる第１の薄膜トランジスタの特性から、前記半導体装置に含まれる第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは同一基板上に形成されており、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜をエッチングして島状の半導体膜を形成する工程と、
前記島状の半導体膜に接する絶縁膜を形成する工程と、前記絶縁膜をエッチングして前記島状の半導体膜の一部を露出させる工程と、
前記島状の半導体膜の露出している部分から不純物を前記島状の半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記島状の半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
第１の薄膜トランジスタの特性のばらつきから、前記第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項９】
半導体装置に含まれる第１の薄膜トランジスタの特性から、前記半導体装置に含まれる第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは同一基板上に形成されており、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜を結晶化する工程と、
前記結晶化された半導体膜をエッチングして島状の半導体膜を形成する工程と、
前記島状の半導体膜に接する絶縁膜を形成する工程と、前記絶縁膜をエッチングして前記島状の半導体膜の一部を露出させる工程と、
前記島状の半導体膜の露出している部分から不純物を前記島状の半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記島状の半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
第１の薄膜トランジスタの特性のばらつきから、前記第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項１０】
半導体膜及び前記半導体膜に接する絶縁膜を共有している複数の評価用素子を備えた評価用素子群であって、
前記複数の評価用素子は、前記半導体膜内に、チャネル形成領域及び前記チャネル形成領域の外側に設けられたソース領域及びドレイン領域をそれぞれ有し、
前記複数の評価用素子は、前記絶縁膜を間に挟んで前記チャネル形成領域と重なったゲート電極をそれぞれ有しており、
前記複数の評価用素子は、前記絶縁膜に形成されたコンタクトホールにおいて、前記ソース領域に接続されソース電極と、前記ドレイン領域に接続されたドレイン電極とを有しており、
前記ゲート電極、前記ソース電極及び前記ドレイン電極は、同じ導電膜から形成されていることを特徴とする評価用素子群。
【請求項１１】
島状の半導体膜と前記島状の半導体膜に接する絶縁膜をそれぞれ有している複数の評価用素子を備えた評価用素子群であって、
前記複数の評価用素子は、前記島状の半導体膜内に、チャネル形成領域及び前記チャネル形成領域の外側に設けられたソース領域及びドレイン領域をそれぞれ有し、
前記複数の評価用素子は、前記絶縁膜を間に挟んで前記チャネル形成領域と重なったゲート電極をそれぞれ有しており、
前記複数の評価用素子は、前記絶縁膜に形成されたコンタクトホールにおいて、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極とを有しており、
前記ゲート電極、前記ソース電極及び前記ドレイン電極は、同じ導電膜から形成されていることを特徴とする評価用素子群。
【請求項１２】
請求項１０又は請求項１１において、
前記ゲート電極は積層された導電膜からなることを特徴とする評価用素子群。
【請求項１３】
請求項１０又は請求項１１において、
前記ゲート電極は窒化タンタル膜とタングステン膜との積層からなることを特徴とする評価用素子群。
【請求項１４】
請求項１０乃至請求項１３のいずれか一において、
前記チャネル形成領域と、前記ソース領域及び前記ドレイン領域との間にオフセット領域を有することを特徴とする評価用素子群。
【請求項１５】
請求項１０乃至請求項１３のいずれか一において、
前記チャネル形成領域と、前記ソース領域及び前記ドレイン領域との間にＬＤＤ領域を有することを特徴とする評価用素子群。
【請求項１６】
半導体膜及び前記半導体膜に接する絶縁膜を共有している複数の評価用素子と、島状の半導体膜及び前記島状の半導体膜に接する前記絶縁膜を有する薄膜トランジスタとを備えた半導体装置であって、
前記複数の評価用素子は、前記半導体膜内に、第１のチャネル形成領域及び前記第１のチャネル形成領域の外側に設けられた第１のソース領域及び第１のドレイン領域をそれぞれ有し、
前記複数の評価用素子は、前記絶縁膜を間に挟んで前記第１のチャネル形成領域と重なった第１のゲート電極をそれぞれ有しており、
前記複数の評価用素子は、前記絶縁膜に形成されたコンタクトホールにおいて、前記第１のソース領域に接続された第１のソース電極と、前記第１のドレイン領域に接続された第１のドレイン電極とを有しており、
前記薄膜トランジスタは、前記島状の半導体膜内に、第２のチャネル形成領域及び前記第２のチャネル形成領域の外側に設けられた第２のソース領域及び第２のドレイン領域をそれぞれ有し、
前記複数の評価用素子は、前記絶縁膜を間に挟んで前記第２のチャネル形成領域と重なった第２のゲート電極をそれぞれ有しており、
前記複数の評価用素子は、前記絶縁膜に形成されたコンタクトホールにおいて、前記第２のソース領域に接続された第２のソース電極と、前記第２のドレイン領域に接続された第２のドレイン電極とを有しており、
前記第１のゲート電極、前記第１のソース電極、前記第１のドレイン電極、前記第２のゲート電極、前記第２のソース電極及び前記第２のドレイン電極は、同じ導電膜から形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記第１のゲート電極及び前記第２のゲート電極は積層された導電膜からなることを特徴とする半導体装置。
【請求項１８】
請求項１６において、
前記第１のゲート電極及び前記第２のゲート電極は窒化タンタル膜とタングステン膜との積層からなることを特徴とする半導体装置。
【請求項１９】
請求項１６乃至請求項１８のいずれか一において、
前記第１のチャネル形成領域と、前記第１のソース領域及び前記第１のドレイン領域との間に第１のオフセット領域を有し、前記第２のチャネル形成領域と、前記第２のソース領域及び前記第１のドレイン領域との間に第２のオフセット領域を有することを特徴とする半導体装置。
【請求項２０】
請求項１６乃至請求項１８のいずれか一において、
前記第１のチャネル形成領域と、前記第１のソース領域及び前記第１のドレイン領域との間に第１のＬＤＤ領域を有し、前記第２のチャネル形成領域と、前記第２のソース領域及び前記第１のドレイン領域との間に第２のＬＤＤ領域を有することを特徴とする半導体装置。
【請求項２１】
半導体膜を成膜し、
前記半導体膜に接するように絶縁膜を成膜し、
前記絶縁膜上にマスクを形成し、
前記マスクを用いて前記絶縁膜をエッチングすることで、前記半導体膜が露出している部分を複数形成し、
前記マスクを用いて前記半導体膜が露出している部分に導電型を付与する不純物を添加することで、複数のチャネル形成領域と前記複数の各チャネル形成領域の外側にそれぞれソース領域及びドレイン領域とを形成し、
前記半導体膜及び前記絶縁膜を覆って導電膜を形成し、
前記導電膜をエッチングすることで、前記絶縁膜を間に挟んで前記チャネル形成領域と重なった複数のゲート電極と、前記ソース領域及びドレイン領域のそれぞれ接する複数のソース電極及びドレイン電極とを形成することを特徴とする評価用素子群の作製方法。
【請求項２２】
半導体膜を成膜し、
前記半導体膜に結晶性を高める処理を施し、
前記結晶性が高められた半導体膜に接するように絶縁膜を成膜し、
前記絶縁膜上にマスクを形成し、
前記マスクを用いて前記絶縁膜をエッチングすることで、前記半導体膜が露出している部分を複数形成し、
前記マスクを用いて前記半導体膜が露出している部分に導電型を付与する不純物を添加することで、複数のチャネル形成領域と前記複数の各チャネル形成領域の外側にそれぞれソース領域及びドレイン領域とを形成し、
前記半導体膜及び前記絶縁膜を覆って導電膜を形成し、
前記導電膜をエッチングすることで、前記絶縁膜を間に挟んで前記チャネル形成領域と重なった複数のゲート電極と、前記ソース領域及びドレイン領域のそれぞれ接する複数のソース電極及びドレイン電極とを形成することを特徴とする評価用素子群の作製方法。