【手続補正書】
【提出日】平成18年10月2日(2006.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各々ホストコンピュータ又はディスクドライブ装置と接続される接続インターフェースを有する、複数のインタフェースアダプタと、前記ホストコンピュータと前記ディスクドライブ装置の間で転送されるデータを一時的に格納するメモリアダプタと、前記インタフェースアダプタと前記メモリアダプタの動作を制御するプロセッサアダプタと、前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタの間を互いに接続して内部ネットワークを構成するスイッチアダプタと、を備え、
前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタ、及び前記スイッチアダプタは、前記内部ネットワークの通信プロトコル制御を行うＤＭＡコントローラを有し、
各アダプタに設けられた前記ＤＭＡコントローラの間でパケット多重通信を行う
ことを特徴とするディスク制御装置。
【請求項２】
請求項１において、
前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタ及び前記スイッチアダプタは、それぞれ複数のＤＭＡコントローラと１つ以上のデータリンクエンジンを有し、
複数の前記ＤＭＡコントローラは前記データリンクエンジンを共有しており、複数の前記ＤＭＡコントローラは前記データリンクエンジンを介してＤＭＡ転送を並列に実行する
ことを特徴とするディスク制御装置。
【請求項３】
請求項１又は２において、
前記ＤＭＡコントローラは、複数の受信ＦＩＦＯバッファと複数の送信ＦＩＦＯバッファを持ち、
複数の前記受信ＦＩＦＯバッファの間で受信データ間の競合が調停され、複数の前記送信ＦＩＦＯバッファの間で送信データ間の競合が調停される
ことを特徴とするディスク制御装置。
【請求項４】
請求項１又は２において、
前記ＤＭＡコントローラは、受信ＦＩＦＯバッファと送信ＦＩＦＯバッファを持ち、
複数の前記ＤＭＡコントローラに属するそれぞれの前記受信ＦＩＦＯバッファの間で受信データ間の競合が調停され、複数の前記ＤＭＡコントローラに属するそれぞれの前記送信ＦＩＦＯバッファの間で送信データ間の競合が調停される
ことを特徴とするディスク制御装置。
【請求項５】
各々ホストコンピュータ又はディスクドライブ装置と接続される接続インターフェースを有する、複数のインタフェースアダプタと、前記ホストコンピュータと前記ディスクドライブ装置の間で転送されるデータを一時的に格納するメモリアダプタと、前記インタフェースアダプタと前記メモリアダプタの動作を制御するプロセッサアダプタと、前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタの間を互いに接続して内部ネットワークを構成するスイッチアダプタと、を備え、
前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタ及び前記スイッチアダプタは、それぞれ、前記内部ネットワークの通信プロトコル制御を行う複数のＤＭＡコントローラと、前記ＤＭＡコントローラによって共有される１つ以上のデータリンクエンジンと、を有し、
前記ＤＭＡコントローラが複数の受信ＦＩＦＯバッファと送信ＦＩＦＯバッファを有することで、１つのデータリンクエンジンに対して複数のバッファを対応させ、
複数の前記ＤＭＡコントローラに属するそれぞれの前記受信ＦＩＦＯバッファの間で受信データ間の競合が調停され、複数の前記ＤＭＡコントローラに属するそれぞれの前記送信ＦＩＦＯバッファの間で送信データ間の競合が調停されることで、複数のバッファ間に優先度を設け、
１つのデータリンクエンジンに制御系の内部ネットワークとデータ系の内部ネットワークを混在させて、各アダプタに設けられた前記ＤＭＡコントローラの間でパケット多重通信を行う
ことを特徴とするディスク制御装置。
【請求項６】
各々ホストコンピュータ又はディスクドライブ装置と接続される接続インターフェースを有する、複数のインタフェースアダプタと、前記ホストコンピュータと前記ディスクドライブ装置の間で転送されるデータを一時的に格納するメモリアダプタと、前記インタフェースアダプタと前記メモリアダプタの動作を制御するプロセッサアダプタと、前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタの間を互いに接続して内部ネットワークを構成するスイッチアダプタと、を備え、
前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタ、及び前記スイッチアダプタは、前記内部ネットワークの通信プロトコル制御を行うＤＭＡコントローラを有するディスク制御装置であって、
各アダプタの前記ＤＭＡコントローラ間で転送されるパケットは、転送先のＤＭＡコントローラを指定するアドレスフィールドと、転送元のＤＭＡコントローラを指定するアドレスフィールドと、１つのＤＭＡ転送を複数のパケットに分割して転送する際の転送順序を管理するＤＭＡシーケンスフィールドと、を有し、
前記ＤＭＡシーケンスフィールドは、１つのＤＭＡ転送内においてユニークなタスクＩＤを持つ
ことを特徴とするディスク制御装置。
【請求項７】
請求項６において、
各アダプタのＤＭＡコントローラ間で転送されるパケットは、前記パケットの中継ＤＭＡコントローラを指定する第１のアドレスと、宛先ＤＭＡコントローラを指定する第２及び第３のアドレスと、前記宛先ＤＭＡコントローラに転送すべき転送データと、を持つ
ことを特徴とするディスク制御装置。
【請求項８】
請求項６又は７において、
前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタ及び前記スイッチアダプタは、それぞれ複数のＤＭＡコントローラと１つ以上のデータリンクエンジンを有し、
各アダプタのＤＭＡコントローラ間で転送されるパケットは、前記データリンクエンジンに対する制御情報を含んだルーティング部と、前記ＤＭＡコントローラに対する制御情報を含んだコマンド部と、それ以外のデータを含んだデータ部と、から構成され、
前記ルーティング部は当該ルーティング部内の転送エラーを保証するためのルーティング部エラーチェックコードを含み、前記コマンド部は当該コマンド部内の転送エラーを保証するためのコマンド部エラーチェックコードを含み、前記データ部は当該データ部内の転送エラーを保証するためのデータ部エラーチェックコードを含む
ことを特徴とするディスク制御装置。
【請求項９】
請求項６、７又は８において、
前記転送元のアドレスフィールドで指定されたＤＭＡコントローラから、前記転送先のアドレスフィールドで指定されたＤＭＡコントローラに対して、分割ＤＭＡ転送を行い、
前記転送先アドレスフィールドで指定されたＤＭＡコントローラは、前記転送元アドレスフィールドで指定されたＤＭＡコントローラに対して、前記分割したＤＭＡ転送に対応した分割終了ステータスを返送し、
前記分割終了ステータスは、前記分割したＤＭＡ転送に含まれていたＤＭＡシーケンスフィールドの情報を有し、
前記転送元アドレスフィールドで指定されたＤＭＡコントローラは、前記分割終了ステータスに含まれている前記ＤＭＡシーケンスフィールドの情報を確認することによって前記分割したＤＭＡ転送の転送順序の確認を行う
ことを特徴とするディスク制御装置。
【請求項１０】
請求項６ないし９のいずれか１つの請求項において、
前記ＤＭＡコントローラ間で転送されるパケットが、前記スイッチアダプタ内のＤＭＡコントローラを指定する第１のアドレスと、宛先ＤＭＡコントローラを指定する第２及び第３のアドレスと、前記宛先ＤＭＡコントローラに転送すべき転送データと、を有する場合、
前記スイッチアダプタ内のＤＭＡコントローラにおいて、前記第２のアドレスを前記転送先のアドレスフィールドに持ち且つ前記転送データを含んだパケットと、前記第３のアドレスを前記転送先のアドレスフィールドに持ち且つ前記転送データを含んだパケットと、を生成する
ことを特徴とするディスク制御装置。
【請求項１１】
請求項６又は７において、
各アダプタのＤＭＡコントローラ間で転送されるパケットは、パケット制御情報を含んだヘッダ部と、それ以外のデータを含んだデータ部と、から構成され、
前記ヘッダ部は当該ヘッダ部内の転送エラーを保証するためのヘッダ部エラーチェックコードを含み、前記データ部は当該データ部内の転送エラーを保証するためのデータ部エラーチェックコードを含み、
前記スイッチアダプタ内のＤＭＡコントローラは、ヘッダ部エラーチェックコードが正常なパケットのみを通過させる
ことを特徴とするディスク制御装置。
【請求項１２】
請求項１において、
前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタ及び前記スイッチアダプタは、複数のＤＭＡコントローラと複数のデータリンクエンジンを有し、
前記ＤＭＡコントローラが前記データリンクエンジンを介してＤＭＡ転送を実行する際、１つのＤＭＡ転送内では同一のデータリンクエンジンを介して転送が行われる
ことを特徴とするディスク制御装置。
【請求項１３】
各々ホストコンピュータ又はディスクドライブ装置と接続される接続インターフェースを有する、複数のインタフェースアダプタと、前記ホストコンピュータと前記ディスクドライブ装置の間で転送されるデータを一時的に格納する一のメモリアダプタと、前記複数のインタフェースアダプタと前記一のメモリアダプタの動作を制御する一のプロセッサアダプタと、前記複数のインタフェースアダプタ、前記一のメモリアダプタ、前記一のプロセッサアダプタの間を互いに接続して内部ネットワークを構成する一のスイッチアダプタと、を備え、前記複数のインタフェースアダプタ、前記一のメモリアダプタ、前記一のプロセッサアダプタ、及び前記一のスイッチアダプタは、前記内部ネットワークの通信プロトコル制御を行うＤＭＡコントローラを有し、各アダプタに設けられた前記ＤＭＡコントローラの間でパケット多重通信を行う一のディスク制御装置と、
前記一のディスク制御装置に備えられた前記複数のインタフェースアダプタ、前記一のメモリアダプタ、前記一のプロセッサアダプタ、及び前記一のスイッチアダプタと同様の構成である他のディスク制御装置と、を設け、
前記一のスイッチアダプタは、前記一の各アダプタに接続されるとともに前記他の各アダプタにも接続され、
前記他のスイッチアダプタは、前記他の各アダプタに接続されるとともに前記一の各アダプタにも接続される
ことを特徴とするディスク制御装置。
【請求項１４】
請求項１３において、
前記一のスイッチアダプタ及び／又は前記他のスイッチアダプタの拡張ポートに対して、更に他のスイッチアダプタの拡張ポートを接続する
ことを特徴とするディスク制御装置。
【請求項１５】
各々ホストコンピュータ又はディスクドライブ装置と接続される接続インターフェースを有する、複数のインタフェースアダプタと、前記ホストコンピュータと前記ディスクドライブ装置の間で転送されるデータを一時的に格納するメモリアダプタと、前記インタフェースアダプタと前記メモリアダプタの動作を制御するプロセッサアダプタと、前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタの間を互いに接続して内部ネットワークを構成するスイッチアダプタと、を備え、
前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタ、及び前記スイッチアダプタは、前記内部ネットワークの通信プロトコル制御を行うＤＭＡコントローラと、前記内部ネットワークとの間でＤＭＡ転送を実行するデータリンクエンジンと、を有し、
各アダプタに設けられた前記ＤＭＡコントローラの間で転送されるパケットは、転送先のＤＭＡコントローラを指定するアドレスフィールドと、転送元のＤＭＡコントローラを指定するアドレスフィールドと、１つのＤＭＡ転送を複数パケットに分割して転送する際の転送順序を管理するＤＭＡシーケンスフィールドと、を備える
ことを特徴とするディスク制御装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
前記課題を解決するために、本発明は主として次のような構成を採用する。  
各々ホストコンピュータ又はディスクドライブ装置と接続される接続インターフェースを有する、複数のインタフェースアダプタと、前記ホストコンピュータと前記ディスクドライブ装置の間で転送されるデータを一時的に格納するメモリアダプタと、前記インタフェースアダプタと前記メモリアダプタの動作を制御するプロセッサアダプタと、前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタの間を互いに接続して内部ネットワークを構成するスイッチアダプタと、を備え、
前記インタフェースアダプタ、前記メモリアダプタ、前記プロセッサアダプタ、及び前記スイッチアダプタは、前記内部ネットワークの通信プロトコル制御を行うＤＭＡコントローラを有し、
各アダプタに設けられた前記ＤＭＡコントローラの間でパケット多重通信を行う構成とする。