(57)【特許請求の範囲】
【請求項１】
電源電圧と基準電圧の一方が印加される第１電源線と、内部電圧線と、前記第１電源線と前記内部電圧線間に接続されている回路セルとを有し半導体基板に形成された回路ブロックと、
前記内部電圧線とそれぞれが電気的に接続されるスイッチセル内配線としての２本の電圧セル線と、前記電源電圧と前記基準電圧の他方が印加される第２電源線に対しそれぞれが電気的に接続されるスイッチセル内配線としての２本の電源セル線と、制御信号が印加されるスイッチ制御線に対し電気的に接続されるスイッチセル内配線としての制御セル線と、前記内部電圧線および前記第２電源線間に電気的に接続されるトランジスタと、をそれぞれ有し前記半導体基板に形成された複数のスイッチセルと、
を備え、
前記スイッチセルが、前記半導体基板の平面視において回路ブロックの周囲の四方全てに配置され、
前記複数のスイッチセルの各々において、前記制御セル線が、前記平面視で、スイッチセルの平行な２つの輪郭辺の各中点を通るＹ軸と他の平行な２つの輪郭辺の各中点を通るＸ軸との交点であるセル中心を通りＸ軸方向に配置され、
前記２本の電圧セル線が、前記制御セル線と並行に、かつ、前記制御セル線を挟んで前記制御セル線から等距離の位置に互いに並行に配置され、
前記２本の電源セル線が、前記制御セル線と並行に、かつ、前記制御セル線を挟んで前記制御セル線から等距離の位置に互いに並行に配置されている
半導体集積回路。
【請求項２】
複数の単位トランジスタを備え、
前記複数の単位トランジスタは、前記電圧セル線と前記電源セル線間に並列接続され、Ｘ軸方向に配線された前記制御セル線を介して各制御ノードが相互に接続され、かつ、前記Ｘ軸と前記Ｙ軸それぞれを軸に対称となるパターンにて、形成されている
請求項１に記載の半導体集積回路。
【請求項３】
前記複数の単位トランジスタとして、前記制御セル線に対して対称な配置の第１および第２トランジスタが設けられ、
前記第１および第２トランジスタの各ゲート電極が、半導体基板の前記第１トランジスタの活性領域と、前記半導体基板の前記第２トランジスタの活性領域との分離領域上に延び、
前記制御セル線が、前記分離領域において、前記第１トランジスタおよび前記第２トランジスタの各ゲート電極に接続する第１配線層を含んで形成され、
前記第１トランジスタのソースまたはドレインの一方と前記２本の電源セル線の一方を接続する配線、および、前記第２トランジスタのソースまたはドレインの一方と前記２本の電源セル線の他方を接続する配線が、前記第１配線層から形成され、
前記ソースまたはドレインの他方に電気的に接続する前記２本の電圧セル線と、前記２本の電源セル線が、前記第１配線層より階層が１つ上の第２配線層と同じか、または、前記第２配線層より上層の配線層から形成されている
請求項２に記載の半導体集積回路。
【請求項４】
前記回路ブロックの周囲の四方全てに配置されている前記複数のスイッチセルは、前記トランジスタのゲートの長手方向が同じとなる向きに配置されている
請求項１〜３に記載の半導体集積回路。
【請求項５】
トランジスタを含む半導体集積回路であって、
制御信号が印加される上層のスイッチ制御線に接続され前記トランジスタのゲートに接続された第１配線と、
前記第１配線と並行に、かつ、前記第１配線を挟んで前記第１配線から等距離の位置に互いに並行に配置され前記トランジスタのソースとドレインの一方に接続された２本の第２配線と、
前記第１配線と並行に、かつ、前記第１配線を挟んで前記第１配線から等距離の位置に互いに並行に配置され前記トランジスタのソースとドレインの他方に接続された２本の第３配線と、
前記第１配線の配線方向と直交する方向の一方側と他方側に同じ数だけ形成され、それぞれが、前記第２配線と前記第３配線間に並列接続され、かつ、各ゲートが前記第１配線を介して相互に接続されている複数の単位トランジスタと、
を備え、
前記第１配線、前記第２配線、前記第３配線、および、前記複数の単位トランジスタの全てが、前記第１配線のパターン中心を通る前記配線方向の第１軸と、前記第１配線のパターン中心を通り前記第１軸と直交する第２軸それぞれに対して軸対称となるパターンにて形成されている
半導体集積回路。
【請求項６】
電源電圧と基準電圧の一方が印加される第１電源線と、内部電圧線とが配線され、前記第１電源線と前記内部電圧線間に回路セルが接続されている回路ブロックに対し、外側に配置される複数のスイッチセルの配置配線方法であって、
トランジスタを配置し、前記内部電圧線とそれぞれが電気的に接続されるスイッチセル内配線としての２本の電圧セル線と、前記電源電圧と前記基準電圧の他方が印加される第２電源線に対しそれぞれが電気的に接続されるスイッチセル内配線としての２本の電源セル線と、制御信号が印加されるスイッチ制御線に対し電気的に接続されるスイッチセル内配線としての制御セル線との各々を、平面視で、スイッチセルの平行な２つの輪郭辺の各中点を通るＹ軸と他の平行な２つの輪郭辺の各中点を通るＸ軸とのそれぞれに対して軸対称に配置し、かつ、前記トランジスタに対し接続することにより、スイッチセルを形成するステップと、
形成された前記スイッチセルを行列状に配置し、複数の前記スイッチ制御線の各々に対し、所定の前記スイッチセルを接続してスイッチブロックを形成するステップと、
前記スイッチブロックの作成済みデータを、前記Ｘ軸または前記Ｙ軸と平行なラインを軸としてミラー反転し、または、前記Ｘ軸と前記Ｙ軸の交点を中心軸として１８０度回転（１８０度反転）することにより、反転スイッチブロックを形成するステップと、
形成された前記スイッチブロックと前記反転スイッチブロックを、前記回路ブロックの周囲に所定数、配置するステップと、
配置された前記スイッチブロックおよび前記反転スイッチブロック間で前記複数のスイッチ制御線および前記第２電源線を接続し、前記電圧セル線を前記回路ブロックの前記内部電圧線と接続するステップと、
を含むスイッチの配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路ブロック内の回路セルに電源を供給する電源経路の導通と遮断を制御するスイッチセルを有する半導体集積回路と、スイッチの配置配線方法とに関する。
【背景技術】
【０００２】
回路に対しスイッチにより電源供給の遮断とその解除を制御するものとして、ＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)技術が知られている。
一般的に、電源電圧低下や素子微細化に付随して、信号遅延が発生しないように、論理回路等のトランジスタの閾値電圧を設計値として下げる必要がある。論理回路等のトランジスタの閾値電圧が小さいとリーク電流が大きい。ＭＴＣＭＯＳ技術は、停止状態の回路に対し、論理回路等のトランジスタに比べ、より大きな閾値電圧となるように設計されたトランジスタ（電源スイッチ）によって、論理回路等のリーク電流経路を遮断して、その消費電力の浪費を防ぐものである。
【０００３】
ＭＴＣＭＯＳ技術の回路ブロックへの適用では、いわゆる仮想ＶＤＤ線、仮想ＧＮＤ線と称される、回路ブロック内に設けられた内部電圧線を設ける。内部電圧線は、回路ブロックの外部でブロック間接続を行うグローバルな実電源線（実ＶＤＤ線）や実基準電圧線（実ＶＳＳ線）に対して、電源遮断とその解除のための電源スイッチを介して接続される。
電源スイッチを設ける箇所は、起動と停止が繰り返される機能回路と実ＶＤＤ線との間、機能回路と実ＶＳＳ線との間、その両方の３通りがあり、スイッチとしては通常、ＶＤＤ側ではＰＭＯＳトランジスタ、ＶＳＳ線側ではＮＭＯＳトランジスタを用いる。
【０００４】
ＭＴＣＭＯＳ適用ブロックの機能回路の起動と停止は、半導体集積回路が起動された後は常時、実ＶＤＤ線と実ＶＳＳ線からの電源供給を受けて動作状態におかれるＭＴＣＭＯＳ非適用ブロック内の回路によって制御される。あるいは、ＭＴＣＭＯＳ適用ブロックの機能回路の起動と停止を制御する制御信号を、半導体集積回路の外部端子から入力可能な構成が採用されることもある。
【０００５】
ところで、電源スイッチは、ＭＴＣＭＯＳ適用ブロック内セルにより実現されることがある。より詳細にはＭＴＣＭＯＳ適用ブロック内において、インバータ、ＮＡＮＤ回路、ＮＯＲ回路等の各論理回路セルごとに、あるいは、幾つかの論理回路で実現される機能回路セル内に１つ以上の電源スイッチを設ける場合と、論理回路や機能回路を有しない専用の電源スイッチセルを設ける場合がある。以下、このＭＴＣＭＯＳ適用ブロック内のスイッチ配置を「内部スイッチ（ＳＷ）配置」、当該配置が採られた半導体集積回路を「内部ＳＷ配置型ＩＣ」と称する。
【０００６】
内部ＳＷ配置型ＩＣに対して、電源供給制御対象の回路ブロックの周囲に電源スイッチを配置した半導体集積回路が知られている（例えば、特許文献１、特許文献２参照）。このタイプのスイッチ配置を「外部ＳＷ配置」、当該配置が採られた半導体集積回路を「外部ＳＷ配置型ＩＣ」と称する。
外部ＳＷ配置では、ＭＴＣＭＯＳ適用領域（ロジックセル領域）のレイアウト方針とは独立に、「ＭＴＣＭＯＳスイッチブロック」のレイアウト方針を自由に決めることができ、ＭＴＣＭＯＳスイッチブロック全体をカスタム設計すれば面積的に有利なレイアウトが実現できる。このため、「ＭＴＣＭＯＳスイッチブロック」は、いわゆる「マクロ」と称される汎用的な回路（例えばメモリやＣＰＵ等）を一部または全部とする回路ブロックの外付けのスイッチとして好適に用いられる。
【特許文献１】特開２００３−２８９２４５号公報
【特許文献２】特開２００３−１５８１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
その反面、外部ＳＷ配置は、ＭＴＣＭＯＳスイッチブロックがどの位置に置かれるかによって、スイッチセルを個別に設計しなくてはならない。また、スイッチセルのサイズ変更、あるいは、スイッチ系統数やスイッチのマルチ制御の変更に対応するのが容易でないという不利益を有する。
【０００８】
例えば上記特許文献２には、回路ブロックの三方または四方に配置される電源スイッチのパターンが開示されている。しかしながら、このパターンの設計においては、必要なゲート幅（トランジスタのチャネル電流の方向と直交する方向のゲートサイズ、ゲートラインの長さ）を有するスイッチを、三方または四方の各々に配置し、周囲の配線に個別に接続する。このとき、それぞれの電源スイッチを別々に配置配線することから、特許文献２に示すようなスイッチセルのレイアウトでは、電源スイッチの設計に非常な手間とコストを要し、設計変更も容易でない。
【０００９】
以上は、ＭＴＣＭＯＳスイッチに特有の問題であるが、一般的なトランジスタにおいても、配置される場所が異なれば、その場所で接続すべき配線や他の素子が異なり、その度に、トランジスタと接続する配線の階層を変更しなくてはならないという不利益がある。また、トランジスタ設計自体からやり直す場合、パターンが設計しやすいものになっていないと設計に手間とコストがかかる。
【００１０】
本発明の第１の課題は、回路ブロックの周囲の四方に対する（電源）スイッチの配置配線を短時間で容易に行うことが可能な構成のスイッチセルを有する半導体集積回路と、そのスイッチの配置配線方法とを提供するものである。
本発明の第２の課題は、配置される場所に応じて配線利用の自由度が高いパターンのトランジスタを含む半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の一形態に関わる半導体集積回路は、上記第１の課題を解決するためのものであり、回路ブロックと複数のスイッチセルとを備える。
前記回路ブロックは、その内部に、電源電圧と基準電圧の一方が印加される第１電源線と、内部電圧線と、前記第１電源線と前記内部電圧線間に接続されている回路セルとを有し半導体基板に形成されている。
前記複数のスイッチセルは、前記内部電圧線とそれぞれが電気的に接続されるスイッチセル内配線としての２本の電圧セル線と、前記電源電圧と前記基準電圧の他方が印加される第２電源線に対しそれぞれが電気的に接続されるスイッチセル内配線としての２本の電源セル線と、制御信号が印加されるスイッチ制御線に対し電気的に接続されるスイッチセル内配線としての制御セル線と、前記内部電圧線および前記第２電源線間に電気的に接続されるトランジスタと、をそれぞれ有すし前記半導体基板に形成されている。
そして、本半導体集積回路では、前記スイッチセルが、前記半導体基板の平面視において回路ブロックの周囲の四方全てに配置されている。また、前記複数のスイッチセルの各々において、前記制御セル線が、前記平面視で、スイッチセルの平行な２つの輪郭辺の各中点を通るＹ軸と他の平行な２つの輪郭辺の各中点を通るＸ軸との交点であるセル中心を通りＸ軸方向に配置され、前記２本の電圧セル線が、前記制御セル線と並行に、かつ、前記制御セル線を挟んで前記制御セル線から等距離の位置に互いに並行に配置され、前記２本の電源セル線が、前記制御セル線と並行に、かつ、前記制御セル線を挟んで前記制御セル線から等距離の位置に互いに並行に配置されている。
【００１２】
本発明では好適に、複数の単位トランジスタを備え、前記複数の単位トランジスタは、前記電圧セル線と前記電源セル線間に並列接続され、Ｘ軸方向に配線された前記制御セル線を介して各制御ノードが相互に接続され、かつ、前記Ｘ軸と前記Ｙ軸それぞれを軸に対称となるパターンにて、形成されている。
【００１３】
本発明の一形態に関わるスイッチの配置配線方法は、前述した第１の課題を解決するためのものであり、電源電圧と基準電圧の一方が印加される第１電源線と、内部電圧線とが配線され、前記第１電源線と前記内部電圧線間に回路セルが接続されている回路ブロックに対し、外側に配置される複数のスイッチセルの配置配線方法である。そして、本配置方法は、以下の諸ステップを含む。
（１）トランジスタを配置し、前記内部電圧線とそれぞれが電気的に接続されるスイッチセル内配線としての２本の電圧セル線と、前記電源電圧と前記基準電圧の他方が印加される第２電源線に対しそれぞれが電気的に接続されるスイッチセル内配線としての２本の電源セル線と、制御信号が印加されるスイッチ制御線に対し電気的に接続されるスイッチセル内配線としての制御セル線との各々を、平面視で、スイッチセルの平行な２つの輪郭辺の各中点を通るＹ軸と他の平行な２つの輪郭辺の各中点を通るＸ軸とのそれぞれに対して軸対称に配置し、かつ、前記トランジスタに対し接続することにより、スイッチセルを形成するステップ。
（２）形成された前記スイッチセルを行列状に配置し、複数の前記スイッチ制御線の各々に対し、所定の前記スイッチセルを接続してスイッチブロックを形成するステップ。
（３）前記スイッチブロックの作成済みデータを、前記Ｘ軸または前記Ｙ軸と平行なラインを軸としてミラー反転し、または、前記Ｘ軸と前記Ｙ軸の交点を中心軸として１８０度回転（１８０度反転）することにより、反転スイッチブロックを形成するステップ。
（４）配置された前記スイッチブロックおよび前記反転スイッチブロック間で前記複数のスイッチ制御線および前記第２電源線を接続し、前記電圧セル線を前記回路ブロックの前記内部電圧線と接続するステップ。
【００１４】
以上の構成は、以下の作用を奏する。
複数のスイッチセルの各々において、２本の電圧セル線、２本の電源セル線、制御セル線は、セル中心を通る制御セル線の両側に、対称に配置される。そのため、このスイッチセルのパターンをミラー反転すると、ミラー反転後のパターンは、セル線に関し元のパターンと同じになる。スイッチセルの上下、左右を逆さまに（１８０度回転）しても、セル線に関し元のパターンは同じである。
一般に、コンピュータベースのＣＡＤ支援装置で行う半導体集積回路のパターン設計においては、パターンデータのミラー反転、１８０度回転は、パターンを選択して指示を行うといった、簡単な操作で実行される。
【００１５】
よって、例えば、スイッチセルを行列状に配置したスイッチブロックの設計において、所定数のスイッチセルに接続した複数のスイッチ制御線まで形成した場合、スイッチブロックをミラー反転し、または、前記セル中心を軸として１８０度回転（１８０度反転）するだけで、回路ブロックの反対側に配置すべき他のスイッチブロック（反転スイッチブロック）について、データが作成される。これにより、スペースの関係でスイッチ制御線をスイッチブロックの中心に対称に配置できない場合でも、回路ブロックからスイッチ制御線の距離が同じものが、容易に作成される。
以上のスイッチブロックの設計では、同じ辺側に基本設計済みのスイッチブロックのデータがある場合、同じ辺側に配置すべき他のスイッチブロックのデータ作成は、そのコピーでよい。
【００１６】
以上の手順に従って、回路ブロックの周囲四方のそれぞれに必要な数のスイッチブロックを設計し、配置し終えたら、その後、これらのスイッチブロック間でスイッチセルを、第２電源線、スイッチ制御線により相互に接続する。ここで第２電源線は、上記２つの電源セル線に電気的に接続すべきスイッチセル間の配線であり、スイッチ制御線は、上記制御セル線に電気的に接続すべきスイッチセル間の配線であり、いずれも、例えば、より上層の配線層を用いて形成される。また、電圧セル線を、回路ブロックの内部電圧線に接続する。
【００１７】
なお、本発明ではスイッチセルのトランジスタのチャネル導電型（Ｐ型かＮ型か）を問わない。
一般に、第２電源線に電源電圧（プラスの一定電圧）が印加される場合、電源電圧のスイッチングにＰ型の、例えばＰＭＯＳトランジスタが用いられる。逆に第２電源線に基準電圧（電源電圧や信号電位の基準となる電圧、例えばＧＮＤ電圧）が印加される場合、基準電圧のスイッチングにＮ型の、例えばＮＭＯＳトランジスタが用いられる。
Ｐ型とＮ型のトランジスタを両方用いる場合は、それぞれ別のセルとして設計してペアで同期制御して用いるか、同じセル内にＰＭＯＳとＮＭＯＳを混載したＣＭＯＳ構成等のスイッチセルを設計する。Ｐ型とＮ型のスイッチセルを別にする場合、ＣＭＯＳ構成等のスイッチセルの何れにおいても、セル中心を通るＸ軸およびＹ軸それぞれに対して軸対称にトランジスタパターンおよび上記各種セル線が形成される。
【００１８】
本発明の他の形態に関わる半導体集積回路は、前述した第２の課題を解決するためのものであり、トランジスタを含む半導体集積回路であって、制御信号が印加される上層のスイッチ制御線に接続され前記トランジスタのゲートに接続された第１配線と、２本の第２配線と、２本の第３配線と、複数の単位トランジスタとを備える。
前記２本の第２配線は、前記第１配線と並行に、かつ、前記第１配線を挟んで前記第１配線から等距離の位置に互いに並行に配置され前記トランジスタのソースとドレインの一方に接続されている。
前記２本の第３配線は、前記第１配線と並行に、かつ、前記第１配線を挟んで前記第１配線から等距離の位置に互いに並行に配置され前記トランジスタのソースとドレインの他方に接続されている。
前記複数の単位トランジスタは、前記第１配線の配線方向と直交する方向の一方側と他方側に同じ数だけ形成され、それぞれが、前記第２配線と前記第３配線間に並列接続され、かつ、各ゲートが前記第１配線を介して相互に接続されている。
そして、前記第１配線、前記第２配線、前記第３配線、および、前記複数の単位トランジスタの全てが、前記第１配線のパターン中心を通る前記配線方向の第１軸と、前記第１配線のパターン中心を通り前記第１軸と直交する第２軸それぞれに対して軸対称となるパターンにて形成されている。
【００１９】
この構成は、以下の作用を奏する。
上述したスイッチブロックを設計する場合と同様に、トランジスタの周辺のパターンを含めてミラー反転や１８０度回転をするだけで、周囲との接続性がよいパターン設計ができる。
また、トランジスタのパターン全体が第１軸と第２軸それぞれに対して軸対称な２軸対称性を有するため、例えば、その電源遮断対象の回路ブロック１／４の領域だけ設計し、設計後のパターンデータを、ミラー反転や１８０度回転するだけで、他の３つの１／４の領域についてデータ作成が終了する。
【発明の効果】
【００２０】
本発明によれば、スイッチセルの配線の対称性を利用してミラー反転や１８０度回転をしても同じ配線パターンが得られるため、回路ブロックの周囲の四方に配置すべきスイッチの配置配線を短時間で容易に行うことができる。
これにより、配置配線が容易なスイッチセルを有する半導体装置と、そのスイッチの配置配線方法とを供給することが可能となる。
また、トランジスタを２軸対称パターンとした場合、トランジスタの設計自体を短時間で効率よく行うことができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を、図面を参照して説明する。
【００２２】
《第１実施形態》
図１に、本発明の実施形態に関わる半導体集積回路の全体構成を示す。
図１において、半導体集積回路が形成される矩形半導体チップの４つの辺に沿って、それぞれ複数の入出力セル４０が列をなして配列されている。
【００２３】
図１に示す入出力セル４０に四方を囲まれた回路配置のためのチップエリアに、いくつかの回路ブロックが配置されている。図１に示す例では、「通電領域」と称される、半導体集積回路のベーシックな構成、例えば、ＣＰＵ、レジスタ、メモリ、電源回路などを含む通電回路ブロック３２がチップエリアに配置されている。通電回路ブロック３２は、ＭＴＣＭＯＳ技術の非適用回路ブロックに対応し、当該半導体集積回路が起動後は常時、電源電圧ＶＤＤと基準電圧ＶＳＳの供給を受けて動作する。
回路配置のためのチップエリアには、さらに、「マクロ」と称され、他の半導体集積回路で流用可能に個別設計される汎用的な回路を一部または全部に含む回路ブロックが多数配置されている。「マクロ」は、外部委託による設計が可能であり、またＩＰ（Intellectual Property）として他社から購入することも可能である。
【００２４】
「マクロ」としての回路ブロックは、通電回路ブロック３２と同様に、当該半導体集積回路が起動後は常時、電源電圧ＶＤＤと基準電圧ＶＳＳの供給を受けて動作する「通電マクロ」と称されるＭＴＣＭＯＳ技術が非適用の非適用回路ブロック３３と、「電源遮断マクロ」と称され、ＭＴＣＭＯＳ技術が適用されて、必要に応じて適宜電源遮断が行われる電源遮断対象の回路ブロック１と、に大別できる。
なお、入出力セル４０に囲まれたチップエリアに配置された通電回路ブロック３２、非適用回路ブロック３３および電源遮断対象の回路ブロック１は、図１では図示を省略しているが、実ＶＤＤ線と実ＶＳＳ線が対をなして配置され、これにより電源供給を受ける。より詳細には、入出力セル４０の幾つかが電源供給のために割り当てられており、当該電源供給のための入出力セル４０から、チップエリア内のロウ（行）方向とカラム（列）方向にそれぞれ実電源線対が配線され、これにより、通電回路ブロック３２、非適用回路ブロック３３および電源遮断対象の回路ブロック１の電源供給配線がなされている。
【００２５】
電源遮断対象の回路ブロック１は、電源遮断と接続を制御するスイッチが電源遮断対象の回路ブロック１の周囲に配置されている、いわゆる「外部ＳＷ配置型」である。図１に示すように、スイッチを含むスイッチブロック２が、電源遮断対象の回路ブロック１の周囲に所定数配置されている。
【００２６】
前述したようにＭＴＣＭＯＳ技術において、スイッチトランジスタを設ける箇所は、起動と停止が繰り返される機能回路と実ＶＤＤ線との間、機能回路と実ＶＳＳ線との間、その両方の３通りがあり、スイッチとしては通常、ＶＤＤ側ではＰＭＯＳトランジスタ、ＶＳＳ線側ではＮＭＯＳトランジスタを用いる。
本実施形態でスイッチトランジスタを設ける箇所は、上記３通りのいずれでもよい。ただし、ＶＤＤ側とＶＳＳ側の両方にスイッチトランジスタを設けると効果の割に占有面積増大の不利益が大きいため、好ましくは、ＶＤＤ側とＶＳＳ側の片側にスイッチトランジスタを設ける。また、ＮＭＯＳトランジスタはＰＭＯＳトランジスタより単位ゲート幅あたりの駆動能力が高いため、ＶＳＳ側にスイッチトランジスタを設けることが、さらに望ましい。
よって、以下の説明ではＶＳＳ側にスイッチ（トランジスタ）を設けることを前提とする。
【００２７】
図２に、電源遮断対象の回路ブロック１の内部構成例を示す。
図解した構成例では、スタンダードセルにより機能回路が実現される標準セル配置領域１Ａと、例えばＲＡＭ等のマクロセル領域１Ｂとに区分されている。なお、本発明の適用に関して、電源遮断制御対象の「回路ブロック」は「マクロ」を有している必要はなく、標準セル配置領域１Ａのみの構成でもよい。
【００２８】
図２において、標準セル配置領域１Ａとマクロセル領域１Ｂ上に、いわゆる「仮想ＶＳＳ線」と称され基準電圧ＶＳＳが印加される内部電圧線１１が、行（ロウ）方向と列（カラム）方向それぞれで並行配置されている。ロウ方向の内部電圧線１１とカラム方向の内部電圧線１１は、セルより上層階層の配線層により形成され、その交差箇所で相互接続されている。
一方、煩雑化を避けるため図示を省略しているが、いわゆる「実ＶＤＤ線」と称され電源電圧ＶＤＤが印加される電源線、さらには、基準電圧ＶＳＳが印加される電源線も、同様にして格子状に配置されている。
電源電圧ＶＤＤが印加される電源線が「第１電源線」、基準電圧ＶＳＳが印加される電源線が「第２電源線」の一形態に相当する。なお、ＰＭＯＳトランジスタにより電源電圧ＶＤＤ側経路をスイッチ制御する場合、「第１電源線」および「第２電源線」と、「電源電圧ＶＤＤ」および「基準電圧ＶＳＳ」との関係が、ＮＭＯＳトランジスタにより基準電圧ＶＳＳ側経路をスイッチ制御する本例の場合と逆になる。
【００２９】
標準セル配置領域１Ａにおいて、「仮想ＶＳＳ線」としての内部電圧線１１のカラム方向幹配線から、所定間隔で複数の分岐線１１Ａがロウ方向に延びている。また、標準セル配置領域１Ａにおいて、不図示の「実ＶＤＤ線」としての電圧供給線のカラム方向幹配線から、所定間隔で複数の分岐線１２Ａがロウ方向に延びている。
図２では、スタンダードセルを代表して１つのインバータセル１３を拡大して示している。インバータセル１３は、分岐線１１Ａの一部となるＶＳＳ線セグメントと、分岐線１２Ａの一部となるＶＤＤ線セグメントとを有し、その２つのセグメント間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列接続させている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートは共に入力信号線に接続されている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタ間のノードは出力信号線に接続されている。入力信号線と出力信号線は、インバータセル１３および隣接セル内部の信号線セグメントにより形成される。ただし、標準セル配置領域１Ａ全体の入出力線は、上層の配線層（不図示）により形成される。
【００３０】
図３は、インバータセルの一例を示すレイアウト図である。
なお、このレイアウト図は、図２のインバータセル１３と異なり、ＰＭＯＳスイッチとＮＭＯＳスイッチで電源遮断制御を行うタイプに対応し、「仮想ＶＳＳ線」と「実ＶＤＤ線」間に接続されたインバータを示す。図３は、パターンの寸法等が実際のものと等しい訳ではなく、パターンの大まかな配置と接続関係を模式的に示すに過ぎない。
図３に図解するインバータセルの半分（図３の下半分）に、Ｐ型不純物が半導体基板に選択的に導入されてできたＰ型ウェル（Ｐウェル）１３０Ｐが形成され、他の半分（図３の上半分）に、Ｎ型不純物が半導体基板に選択的に導入されてできたＮ型ウェル（Ｎウェル）１３０Ｎが形成されている。Ｎウェル１３０Ｎに、ＰＭＯＳトランジスタが形成され、Ｐウェル１３０ＰにＮＭＯＳトランジスタが形成されている。
【００３１】
Ｐウェル１３０ＰとＮウェル１３０Ｎの境界を中心に、各ウェル領域に延びる４本のゲート電極１３１Ａ,１３１Ｂ,１３１Ｃ,１３１Ｄが形成されている。
Ｎウェル１３０Ｎにおいて、４本のゲート電極１３１Ａ〜１３１ＤをマスクとしてＰ型不純物を選択的に導入することにより、ＰＭＯＳトランジスタのソース（Ｓ）またはドレイン（Ｄ）となるＰ＋型活性領域１３２Ｐが形成されている。
同様に、Ｐウェル１３０Ｐにおいて、４本のゲート電極１３１Ａ〜１３１Ｄをマスクとして比較的高濃度のＮ型不純物を選択的に導入することにより、ＮＭＯＳトランジスタのソース（Ｓ）またはドレイン（Ｄ）となるＮ＋型活性領域１３２Ｎが形成されている。
Ｐ＋型活性領域１３２ＰとＮ＋型活性領域１３２Ｎは、それぞれ、ゲート電極部分で分断され、交互にソース（Ｓ）とドレイン（Ｄ）として機能する５つの領域から構成されている。
【００３２】
ＰＭＯＳ配置領域において、ゲート電極１３１Ａ〜１３１Ｄの先端側に、「仮想ＶＤＤ線」の分岐線（以下、単に、ＶＤＤＶ線という）１３３Ｐと、「実ＶＤＤ線」の分岐線（以下、単に、ＶＤＤ線という）１３４Ｐとが、互いに平行に配置されている。
ＶＤＤＶ線１３３Ｐは、第２配線層（２層目の配線層、以下、（２Ｍ）と表記）により形成されている。ＰＭＯＳトランジスタのソース（Ｓ）に１ｓｔコンタクト１Ｃを介して接続するソース線１３５Ｐが、第１配線層（第１層目の配線層、以下、（１Ｍ）と表記）により形成されている。ＶＤＤＶ線１３３Ｐは、ソース線１３５Ｐの端部と、２ｎｄコンタクト２Ｃを介して接続されている。
ＶＤＤ線１３４Ｐは、Ｎ＋型活性領域１３２Ｎと同時形成される配線領域１３４Ｐｄと、第１配線層（１Ｍ）から形成されている裏打配線１３４Ｐｍとを含んで構成されている。配線領域１３４Ｐｄと裏打配線１３４Ｐｍは、１ｓｔコンタクト１Ｃにより等間隔で短絡されている。
【００３３】
ＮＭＯＳ配置領域において、ゲート電極１３１Ａ〜１３１Ｄのもう片方の先端側に、「仮想ＶＳＳ線」の分岐線（以下、単に、ＶＳＳＶ線という）１３３Ｎと、「実ＶＳＳ線」の分岐線（以下、単に、ＶＳＳ線という）１３４Ｎとが、互いに平行に配置されている。
ＶＳＳＶ線１３３Ｎは、第２配線層（２Ｍ）により形成されている。ＮＭＯＳトランジスタのソース（Ｓ）に１ｓｔコンタクト１Ｃを介して接続するソース線１３５Ｎが、第１配線層（１Ｍ）により形成されている。ＶＳＳＶ線１３３Ｎは、ソース線１３５Ｎの端部と、２ｎｄコンタクト２Ｃを介して接続されている。
ＶＳＳ線１３４Ｎは、Ｐ＋型活性領域１３２Ｐと同時形成される配線領域１３４Ｎｄと、第１配線層（１Ｍ）から形成されている裏打配線１３４Ｎｍとを含んで構成されている。配線領域１３４Ｎｄと裏打配線１３４Ｐｍは、１ｓｔコンタクト１Ｃにより等間隔で短絡されている。
【００３４】
ゲート電極１３１Ａ〜１３１Ｄは、第２配線層（２Ｍ）から形成されているゲート共通線１３６に対し、それぞれ２ｎｄコンタクト２Ｃ（不図示）を介して接続さている。また、ゲート共通線１３６は、３ｒｄコンタクト３Ｃを介して、第３配線層（第３層目の配線層、以下、（３Ｍ）と表記）から形成されている入力線１３７と接続されている。
ＰＭＯＳトランジスタのドレイン（Ｄ）と、ＮＭＯＳトランジスタのドレイン（Ｄ）が、第１配線層（１Ｍ）からなるドレイン線１３８に対し、それぞれ１ｓｔコンタクト１Ｃを介して接続されている。２本のドレイン線１３８は、第２配線層（２Ｍ）から形成されているドレイン共通線１３９に対し、それぞれ２ｎｄコンタクト２Ｃ（不図示）を介して接続さている。また、ドレイン共通線１３９は、３ｒｄコンタクト３Ｃを介して、第３配線層（３Ｍ）から形成されている出力線１４０と接続されている。
【００３５】
図４に、図２のスイッチブロック２の構成例を示す。また、図５に、１つのスイッチセルの概略的なレイアウト図を示す。最初に、図５を用いて、本実施形態の特徴である、スイッチセルのレイアウトについて説明する。
図５に示すスイッチセル２０Ｎは、１つのＮＭＯＳトランジスタをスタンダードセル化したものであり、セル中心を通るＸ軸とＹ軸それぞれに対し、軸対称な配置となっている。以下、この対称性を「２軸対称」という。
【００３６】
図５に図解するスイッチセル２０Ｎの全領域がＰウェルの一部となっている。
Ｘ軸に沿ってセル中心を通るゲート電極の連結部２１Ｃが形成されている。連結部２１Ｃのセル中心からの長さは、Ｙ軸を境に同じ（対称）である。つまり、連結部２１Ｃは２軸対称のパターンを有する。
連結部２１Ｃから、その幅方向の一方側に同じ長さの４本のゲート電極２１Ａが延び、他方側に同じ長さの４本のゲート電極２１Ｂが延びている。４本のゲート電極２１Ａは、Ｘ軸方向において等間隔に配置され、４本のゲート電極２１Ｂは、同様にＸ軸方向において等間隔に配置され、全て同じ長さと太さを有するためＹ軸対称となっている。ゲート電極２１Ａと２１Ｂは、連結部２１Ｃからの分岐箇所が同じであるため、Ｘ軸対称となっている。連結部２１Ｃ、ゲート電極２１Ａと２１Ｂは、同じ導電材料を加工して一体として形成されている。
【００３７】
Ｘ軸から等距離で、同じサイズの２つのＮ＋型活性領域２２Ａと２２Ｂが、Ｐウェルに形成されている。Ｎ＋型活性領域２２Ａは４本の４ゲート電極２１Ａに交差する位置に形成され、Ｎ＋型活性領域２２Ｂは４本のゲート電極２１Ｂに交差する位置に形成されている。Ｎ＋型活性領域２２Ａと２２Ｂは、ゲート電極２１Ａと２１Ｂを形成後に、これらのゲート電極をマスクとして比較的高濃度のＮ型不純物を選択的にＰウェルに導入することにより形成される。
Ｎ＋型活性領域２２Ａと２２Ｂは、それぞれ、ゲート電極部分で分断され、交互にソース（Ｓ）とドレイン（Ｄ）として機能する５つの領域から構成されている。
これにより、Ｎ＋型活性領域２２Ａの分離部分をチャネルとする第１単位トランジスタ（ＴＲ１）と、Ｎ＋型活性領域２２Ｂの分離部分をチャネルとする第２単位トランジスタ（ＴＲ２）の、２軸対称性を有する基本構造が形成されている。
【００３８】
第１単位トランジスタ（ＴＲ１）の配置領域において、第２配線層（２Ｍ）から形成されている電圧セル線２３Ａが、４本のゲート電極２１Ａと直交して配置されている。同様に、第２単位トランジスタ（ＴＲ２）の配置領域において、第２配線層（２Ｍ）から形成されている電圧セル線２３Ｂが、４本のゲート電極２１Ｂと直交して配置されている。
２本の電圧セル線２３Ａと２３Ｂは、それぞれ、回路ブロック１内の内部電圧線１１（図２参照、その分岐線が図３のＶＳＳＶ線１３３Ｎに相当）と、より上層の配線層によって電気的に接続されるセル内部線である。
【００３９】
Ｎ＋型活性領域２２Ａと２２Ｂの夫々において、２つのドレイン（Ｄ）の各々に対し１ｓｔコンタクト１Ｃを介して接続する、２つのドレイン線２８が設けられている。Ｎ＋型活性領域２２Ａと２２Ｂで２つずつ、合計４つのドレイン線２８は、第１配線層（１Ｍ）により形成されている。
Ｎ＋型活性領域２２Ａ上の２つのドレイン線２８に、２ｎｄコンタクト２Ｃを介して電圧セル線２３Ａが接続されている。同様に、Ｎ＋型活性領域２２Ｂ上の２つのドレイン線２８に、２ｎｄコンタクト２Ｃを介して電圧セル線２３Ｂが接続されている。
２本の電圧セル線２３Ａと２３Ｂは、互いに平行で、かつ、Ｘ軸から等距離に配置されている。
【００４０】
４本のゲート電極２１Ａの先端側に、電圧セル線２３Ａと平行な電源セル線２４Ａが配置されている。同様に、４本のゲート電極２１Ｂの先端側に、電圧セル線２３Ｂと平行な電源セル線２４Ｂが配置されている。
２本の電源セル線２４Ａと２４Ｂは、それぞれ、「第２電源線」としての実ＶＳＳ線と、より上層の配線層によって電気的に接続されるセル内部線である。このため、２本の電源セル線２４Ａと２４Ｂは、図３のＶＳＳ線１３４Ｎと電気的に接続されることになる。
【００４１】
２本の電源セル線２４Ａと２４Ｂは、それぞれ、図３のロジックセルのＰ＋型活性領域１３２Ｐ等と同時形成される配線領域２４ｄと、第１配線層（１Ｍ）から形成されている第１裏打配線２４ｍ１と、第２配線層（２Ｍ）から形成されている第２裏打配線２４ｍ２とを含んで構成されている。
２本の電源セル線２４Ａと２４Ｂの夫々において、配線領域２４ｄと第１裏打配線２４ｍ１は１ｓｔコンタクト１Ｃにより等間隔で短絡され、第１裏打配線２４ｍ１と第２裏打配線２４ｍ２は２ｎｄコンタクト２Ｃにより等間隔で短絡されている。
電源セル線２４Ａを構成する第１裏打配線２４ｍ１は、Ｎ＋型活性領域２２Ａの２つのソース（Ｓ）側に延びる、２本のソース線２４Ｓと一体に形成されている。同様に、電源セル線２４Ｂを構成する第１裏打配線２４ｍ１は、Ｎ＋型活性領域２２Ｂの２つのソース（Ｓ）側に延びる、２本のソース線２４Ｓと一体に形成されている。
そして、各ソース（Ｓ）が、ソース線２４Ｓと１ｓｔコンタクト１Ｃを介して接続されている。
【００４２】
ここで、最初に説明したゲート電極の連結部２１Ｃは省略可能で、４つのコンタクトパッド部で代替可能である。
何れの場合でも、全体として、Ｙ軸と平行なゲート電極２１Ａと２１Ｂからなる４本のゲート電極が、それより上層の配線層で短絡されている。このゲート電極を短絡するセル内部配線を「制御セル線」と称する。
本例の制御セル線２５は、第１配線層（１Ｍ）からなる第１制御セル線２６と、第２配線層（２Ｍ）からなる第２制御セル線２７を重ねて形成されている。連結部２１Ｃ（または４つのコンタクトパッド部）と第１制御セル線２６が１ｓｔコンタクト１Ｃにより接続され、第１制御セル線２６と第２制御セル線２７が２ｎｄコンタクト２Ｃにより接続されている。
制御セル線２５が、その幅方向と長さ方向の中心をセル中心に一致させて、Ｘ軸に沿って配置されている。
よって、「第１配線」としての制御セル線２５は、「第２配線（または第３配線）」としての２本の電圧セル線２３Ａと２３Ｂ、「第３配線（または第２配線）」としての２本の電源セル線２４Ａと２４Ｂの夫々に対し並行配置されている。
【００４３】
図６に、ＰＭＯＳトランジスタのスイッチセル２０Ｐを示す。
図６に図解するスイッチセル２０Ｐが、図５のスイッチセル２０Ｎと異なる点は、全体がＮウェルに形成され、Ｎウェルに形成されている第１単位トランジスタ（ＴＲ１）と第２単位トランジスタ（ＴＲ２）の活性領域がＰ＋型活性領域２２ＡＰと２２ＢＰであることである。また、図５の配線領域２４ｄがＰ＋型不純物領域から形成されるのに対し、図６の配線領域２４ｄはＮ＋型不純物領域から形成される。このＮ＋型不純物領域（図６の配線領域２４ｄ）は、図３のＮ＋型活性領域１３２Ｎおよび配線領域１３４Ｐｄ、さらには、図５のＮ＋型活性領域２２Ａ,２２Ｂと同時形成される。その他の構成は、図５と同じであるため、同一符号を付して、説明を省略する。
【００４４】
図４のスイッチブロック２において、図５に示すスイッチセル２０Ｎが、Ｘ軸方向（行方向）とＹ軸方向（列方向）に、それぞれ所定数ずつ配置され、タイル状に敷き詰められている。ここで用いられるスイッチセル２０Ｎは、図５の電源セル線２４Ａと２４Ｂが隣り合う２セルで共有されている。この共有された電源セル線を、図４では符号“２４ＡＢ”により示す。この他、図４では、図５に示すスイッチセル２０Ｎの電圧セル線２３Ａと２３Ｂ、ならびに、制御セル線２５のみを示す。
【００４５】
図４には、この対称かつ平行に配置されたセル線配置の中心をなす制御セル線２５に対し、３本のスイッチ制御線２９Ａ,２９Ｂ,２９Ｃを接続するための一構成例が示されている。
具体的には、スイッチ制御線２９Ａ,２９Ｂ,２９ＣがＹ軸方向に、互いに平行に配置されている。スイッチ制御線２９Ａ,２９Ｂ,２９Ｃは、第３配線層（３Ｍ）以上の配線層から形成される。
本例では、第４配線層（４Ｍ）以上の、スイッチ制御線２９Ａ,２９Ｂ,２９Ｃより上層の配線によって、例えば、スイッチ制御線２９Ａと２９Ｃの夫々に１本のＸ方向接続線２９Ｘが設けられている。また、Ｘ方向接続線２９Ｘより下層（上層でも可）の配線層により、Ｙ方向接続線２９ＹがＸ方向接続線２９Ｘの線端部に接続されている。Ｘ方向接続線２９ＸおよびＹ方向接続線２９Ｙは、スイッチ制御線２９Ａ〜２９Ｃと、所定のスイッチセル２０Ｎの制御セル線２５とをＸ方向とＹ方向のそれぞれで接続するための配線である。
なお、Ｙ方向の複数のスイッチセル２０Ｎ間で、複数の制御セル線２５をＸ方向接続線２９Ｘにより接続しない場合は、図示のように、Ｙ方向接続線２９Ｙと同じ配線層からコンタクトパッド層２９Ｐが形成される。
以上の配線層の用い方や接続方法は一例であり、これに限定されない。
【００４６】
図４では省略しているが、スイッチブロック２の電源セル線２４ＡＢに「第２電源線（実ＶＳＳ線）」を接続する必要があり、また、電圧セル線２３Ａと２３Ｂを、電源遮断対象の回路ブロック１内の内部電圧線１１（図２）に電気的に接続する必要がある。よって、スイッチ制御線２９Ａ〜２９Ｃは、スイッチブロック２の中心に対し対称配置ができないことが多い。また、場合によっては、図４のブロック中心よりさらに離れた、セル配置領域の外側にスイッチ制御線２９Ａ〜２９Ｃを配線する場合もある。
配線層を多層化すれば、スイッチ制御線のブロック中心に対する対称配置も可能であるが、このためだけに配線構造を複雑化して製造コストを上げるのは望ましくない。
【００４７】
つぎに、このようにスイッチ制御線をブロック中心に対称配置できない場合における、スイッチセルの配線対称構造の利点を述べる。
【００４８】
第１の利点として、スイッチブロックの設計が容易であることを説明する。
本実施形態で好ましいスイッチの配置配線方法（スイッチブロック設計手法）は、スイッチセル２０Ｎのレイアウト対称性を利用し、以下の手順をとる。
第１ステップ：トランジスタを配置し、内部電圧線１１とそれぞれが電気的に接続される２本の電圧セル線２３Ａ,２３Ｂと、電源電圧ＶＤＤ（スイッチセル２０Ｐの場合）または基準電圧ＶＳＳ（スイッチセル２０Ｎの場合）が印加される第２電源線に対しそれぞれが電気的に接続される２本の電源セル線２４Ａ,２４Ｂ（または、２本の共有された電源セル線２４ＡＢ）と、スイッチ制御線２９Ａ〜２９Ｃに対し電気的に接続される制御セル線２５との各々を、セル中心を通るＸ軸およびＹ軸それぞれに対して軸対称に配置し、かつ、トランジスタに対し接続することにより、スイッチセル２０Ｎあるいは２０Ｐ（またはその両方）を形成する。
第２ステップ：形成されたスイッチセル２０Ｎあるいは２０Ｐ（またはその両方）を行列状に配置し、複数のスイッチ制御線２９Ａ〜２９Ｃの各々に対し、所定のスイッチセル２０Ｎあるいは２０Ｐ（またはその両方）を接続してスイッチブロック２０を形成する。
第３ステップ：スイッチブロック２の作成済みデータを、Ｘ軸またはＹ軸と平行なラインを軸としてミラー反転し、または、セル中心を軸として１８０度回転（１８０度反転）することにより、反転スイッチブロックを形成する。
第４ステップ：配置されたスイッチブロックおよび反転スイッチブロック間で複数のスイッチ制御線２９Ａ〜２９Ｃおよび第２電源線を接続し、電圧セル線２３Ａ,２３Ｂを回路ブロック１の内部電圧線１１と接続する。
【００４９】
一部重複するが、より具体的に説明すると、制御セル線２５、電圧セル線２３Ａと２３Ｂ、および、電源セル線２４Ａと２４Ｂ（または、２つの電源セル線２４ＡＢ）が、Ｘ軸とＹ軸のそれぞれに対して対称である。このため、スイッチセル２０ＮをＸ軸またはＹ軸に沿ったラインを反転軸としてミラー反転し、あるいは、セル中心を軸として１８０度回転しても、上記５本のセル線の位置関係は元のままである。
とくにトランジスタまで２軸対称配置されている図５の場合は、あるスイッチブロック２を、例えば図４のようにスイッチ制御線まで設計した段階で、ブロックごとミラー反転または１８０度回転しても、行列状のスイッチセル群において、図５に示す、各スイッチセル２０Ｎの基本パターンに何ら変化はない。変化があるのは、ブロック内で対称配置されていない、図４に示す第３配線層（３Ｍ）以上の配線層により形成された、スイッチ制御線２９Ａ〜２９Ｃとその接続線（Ｘ方向接続線２９ＸやＹ方向接続線２９Ｙ等）である。
【００５０】
回路ブロック１からスイッチ制御線２９Ａ〜２９Ｃの各々の距離が同じであると、ブロック間配線が容易である。また、トランジスタのゲートの向き（長手方向）は、特性を揃えるため集積回路内で同じとする制約があることが多い。このような場合、回路ブロック１の４辺に配置するスイッチブロックは、辺ごとに異なるパターンとなる。
本実施形態では、前述した第１〜第５ステップの手順を有する方法によって、簡単にスイッチブロックの設計が可能になる。
【００５１】
この５本のセル線の関係が、ミラー反転または１８０度回転の前後で変化せず、それより上層の配線が変化することを利用すると、第１および第２ステップで、回路ブロック１の対向する２辺のうち、一方の辺側に配置すべき１つのスイッチブロック２を設計後に、設計後のスイッチブロック２のデータを、上記２辺と平行なラインを軸としてミラー反転する、あるいは、１８０度回転することにより、他の辺側に配置すべきもう片方のスイッチブロック２のデータを、容易に作成できる（第３ステップ）。
同様にして、他の２辺においても、その１つの辺側に配置すべきスイッチブロック２を第１および第２ステップで設計後に、設計後のデータをミラー反転または１８０度回転することにより（第３ステップ）、他の１つの辺側に配置すべきスイッチブロック２のデータを容易に作成できる。
このようにして作成された４種類のスイッチブロック２は、それらのスイッチ制御線２９Ａ〜２９Ｃそれぞれの、回路ブロック１までの距離が、４種類のスイッチブロック２で同じであるため、第４ステップにおけるスイッチ制御線のブロック間接続が容易である。また、このことは、スイッチブロック間接続すべき他の配線についても言える。
【００５２】
次に、第２の利点として、スイッチセルの設計自体が容易であることを説明する。
５本のセル線の対称性に加え、図５や図６のように、トランジスタのパターンまで２軸対称であると、Ｘ軸とＹ軸で区画される第１〜第４象限のパターン（以下、４分割パターンという）は、その１つの４分割パターンを設計し、後は、設計後のパターンデータをコピーし、ミラー反転、あるいは、ミラー反転と１８０度回転を組み合わせながらペーストするだけで、残りの３つの４分割パターンが形成され、スイッチセルの設計が完結する。
よって、スイッチセルの設計が非常に容易である。また、４分割パターンを最初に設計する段階で、最大限のゲート幅が確保できるように高密度設計すると、無駄がないスイッチセルの設計ができる。
【００５３】
第３の利点として、同時制御するスイッチセルの接続変更の容易性を挙げることができる。
図４の３本のスイッチ制御線２９Ａ〜２９Ｃによりスイッチ制御するのは、以下の理由に因る。
回路ブロック１を停止状態から起動する際に、動作停止中にロジック回路等のリーク電流により内部電圧線１１に溜まった電荷量が大きい場合がある。その場合に、スイッチブロック２内のスイッチを一斉にオンすると、実ＶＳＳ線に大きなノイズが生じる。このノイズのピーク抑圧のためには、内部電圧線１１に溜まる電荷量の最大値を考慮して、複数のスイッチ制御線２９Ａ〜２９Ｃを順次スイッチオン可能な電位に制御する必要がある。
【００５４】
しかしながら、スイッチ制御線で同時にオンさせるスイッチセル数と、そのセル位置、複数のスイッチ制御線の制御タイミング等は、回路ブロックの停止時間、リークの程度など、多くのパラメータに依存し見積もりが難しい。よって、設計後の動作確認の結果に応じて、各スイッチ制御線に接続するスイッチセル数等について、変更を余儀なくされることがある。その場合、４種類のスイッチブロック２夫々に対し修正を加える際に、手間とコストがかかる。
本実施形態では、同じスイッチセルを行列配置していることにより、各スイッチ制御線で制御する３系統で必要なスイッチの大きさ（総ゲート幅：ゲート電極が活性領域と交差する長さの総和）を、スイッチセルの配置を変えずに、各スイッチ制御線に接続するスイッチセルの「個数」を変えるだけで変更できる。これにより、本レイアウト方法では、設計変更が容易であるという利点がある。
【００５５】
以上のように、本実施形態では、本発明が適用されたパターンのスイッチセルをタイル状に並べる構成を取っているため、カスタム設計によってＭＴＣＭＯＳスイッチブロック全体のレイアウトを作成するのに比べて、スイッチブロックの設計が容易である。とくに、ＭＴＣＭＯＳスイッチブロック全体としてのサイズの変更や、スイッチ系統数、マルチ制御の変更を行ないたい場合には、ＭＴＣＭＯＳスイッチセルの個数を変更したり、制御信号のための上位階層配線を変更したりすることに対し、フレキシブルに対応できる。また、スイッチセルの設計自体もしやすい。
よって、「ＭＴＣＭＯＳスイッチブロック」のＡＳＩＣ設計に適したスイッチセルを有する半導体集積回路の実現が可能となる。
【００５６】
《第２実施形態》
本実施形態では電源線、例えば電源電圧線、基準電圧線、内部電圧線１１等に接続される配線等のうち、何れか１本または任意の組み合わせの複数本を、電源遮断対象の回路ブロック１の周囲に環状に配置する。その環状配置した配線（環状レール線）を構成する電圧線セグメントを、スイッチブロック２内に、その構成要素の１つとして有する。これにより、環状レール線に沿って、設計後のスイッチブロック２を、簡単な接続変更のみで、容易に位置移動や数の増減ができるようにしたものである。
以下の説明において、第１実施形態と同一な構成は同一符号を付して引用する。
【００５７】
図７に、第２電源線（実ＶＳＳ線）と、内部電圧線１１に接続される仮想ＶＳＳ線とに対応する２本の環状レール線を有する場合の配置例を示す。
図７に図解するように、電源遮断対象の回路ブロック１の４辺に近接して、当該回路ブロック１を囲むように複数のスイッチブロック２が配置されている。ここで便宜上、スイッチブロック２を、電源遮断対象の回路ブロック１の辺ごとに、上部スイッチブロック２Ｕ、下部スイッチブロック２Ｄ、右側スイッチブロック２Ｒ、左側スイッチブロック２Ｌに分類する。上部スイッチブロック２Ｕ同士、下部スイッチブロック２Ｄ同士、右側スイッチブロック２Ｒ同士、左側スイッチブロック２Ｌ同士は、それぞれ同じ構成を有する。
【００５８】
４種類のスイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌは、それぞれ、電圧線セグメント２１と、電圧線セグメント２１Ｖと、不図示のスイッチとを備える。
電圧線セグメント２１は、図７に破線で示し、電源遮断対象の回路ブロック１の周囲に閉じた環状線を形成する環状レール線３の一部となる配線部分である。同様に、破線で示す仮想電圧線セグメント２１Ｖは、回路ブロック１の周囲に閉じた環状線を形成する仮想環状レール線３Ｖの一部となる配線部分である。
【００５９】
配置配線の設計段階では、スイッチ（複数のスイッチセル２０Ｎ）を配置した後の配線段階で環状レール線３と仮想環状レール線３Ｖがスイッチ等に対して配置接続される。一旦、配置接続された後は、スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌ単位で、電圧線セグメント２１以外の構成要素（スイッチを含む）を移動させて、その移動後の位置で、環状レール線３および仮想環状レール線３Ｖへスイッチ等を接続させる。なお、この図７では、電源遮断対象の回路ブロック１内の内部電圧線１１（図２参照）とスイッチの接続配線は、スイッチブロック移動のたびに変更する必要がある。ただし、環状レール線３や仮想環状レール線３Ｖに関しては、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
【００６０】
スイッチブロックを挿入する場合は、同様にして、スイッチブロック内の電圧線セグメント２１と仮想電圧線セグメント２１Ｖ以外の構成要素を単位として、これを必要数、必要な場所に挿入し、その場所における環状レール線３と仮想環状レール線３Ｖにスイッチ等を接続する。
スイッチを削除する場合も同様であり、スイッチブロック内の電圧線セグメント２１と仮想電圧線セグメント２１Ｖ以外の構成要素を単位として削除する。
スイッチの挿入、削除においても、環状レール線３と仮想環状レール線３Ｖに関しては、スイッチとの接続配線を変更する手間がなく、その分、スイッチの移動が容易である。
【００６１】
この自由な設計変更を可能とするためには、スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌのサイズが同じであり、そのブロック枠の、環状レール線３および仮想環状レール線３Ｖが横切る各対向２辺において、電圧線セグメント２１および仮想電圧線セグメント２１Ｖの端辺位置が規格化されている（一定となっている）ことが必要である。
なお、端辺位置が規格化されていない場合、スイッチブロックの電圧線セグメント２１および仮想電圧線セグメント２１Ｖを除く構成要素を環状レール線３および仮想環状レール線３Ｖに沿って移動、挿入、削除した後に、隣り合うスイッチブロック間で端辺同士を結ぶように電圧線セグメント２１および仮想環状レール線３Ｖのパターンを修正する必要がある。ただし、この作業は端辺を結ぶ簡単な作業であるため自動化が可能である。よって、スイッチ配置後に、スイッチより外側に配置されている環状線と手作業で他の階層の配線層を用いて接続配線をやり直す場合に比べると、各段にスイッチ配置変更が容易である。
【００６２】
図７では図示を省略しているが、スイッチ制御線は、第１実施形態と同様に、同時制御するスイッチ群の個数により、複数配線されることがある。
図８は、制御線が２本の場合における、制御線の配線例を示す図である。
図８に示す制御回路３４は、例えば、図１における通電回路ブロック３２や非適用回路ブロック３３などの、ＭＴＣＭＯＳ非適用回路ブロックに設けられることにより、当該半導体集積回路の起動後は常時、電源供給を受けて動作可能な回路である。制御回路３４からの制御線２９は、上部スイッチブロック２Ｕ、左側スイッチブロック２Ｌ、下部スイッチブロック２Ｄ、右側スイッチブロック２Ｒの順に配線され、制御信号が、この順で印加される。制御信号により、各スイッチブロック内のスイッチの導通と非導通が制御される。
【００６３】
なお、図８に示す構成は、図９に示す環状レール線を有しない構成（第１実施形態の構成）と置き換えて使用可能とするために、環状レール線３の所定箇所に実ＶＳＳ配線の分岐が設けられている。
図９に示す、第１実施形態の外部ＳＷ配置構成は、グローバルな各実ＶＳＳ配線５を、スイッチブロック２を介して電源遮断対象の回路ブロック１に接続させている。
図８に示す環状レール線３は、実ＶＳＳ配線５と、ロウ方向２箇所、カラム方向４箇所で接続されている。
一方、仮想環状レール線３Ｖは、電源遮断対象の回路ブロック１と、ロウ方向６箇所、カラム方向８箇所で接続されている。
これらの接続箇所は、スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌを移動、挿入、削除する際に全く変更する必要がない。
【００６４】
つぎに、２本の制御線２９によりスイッチ制御される場合を例として、より詳細はスイッチブロックの構成例を、図面を参照して説明する。
ここで図４との対応関係で言うと、図１０（Ａ）は上部スイッチブロック２Ｕ、図１０（Ｂ）は下部スイッチブロック２Ｄ、図１１（Ａ）は左側スイッチブロック２Ｌ、図１１（Ｂ）は右側スイッチブロック２Ｒを、それぞれ示す。
４種類のスイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌは同じサイズを有する。ここで、基準電圧ＶＳＳ、仮想基準電圧ＶＳＳＶおよび制御信号が入出力するブロック枠の辺（以下、接続辺という）、すなわち、図１０（Ａ）の辺ＬＵ１とＬＵ２、図１０（Ｂ）の辺ＬＤ１とＬＤ２、図１１（Ａ）の辺ＬＬ１とＬＬ２、ならびに、図１１（Ｂ）の辺ＬＲ１とＬＲ２は、同じ長さに設定されている。また、これらの接続辺における、電圧線セグメント２１、仮想電圧線セグメント２１Ｖ、スイッチ制御線２９Ａ、スイッチ制御線２９Ｂの各端辺は、どの接続辺でも同じ位置に規格化されている。
【００６５】
ここでスイッチ制御線２９Ａは、先に制御される数個のスイッチセル２０Ｎ（図４参照）を制御し、スイッチ制御線２９Ｂは、他の数個のスイッチセル２０Ｎを制御するものである。
【００６６】
図１０および図１１に示すスイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌは、破線で囲むスイッチ配置領域の上方に重ねて電圧線セグメント２１および仮想電圧線セグメント２１Ｖを並行配置している。これによりブロックの占有面積を小さくできる利点がある。
したがって、限られた多層配線構造の階層数では、図４のようにスイッチ配置領域にスイッチ制御線２９,２９Ｂを配置することができない。よって、本例では、電源遮断対象の回路ブロック１に対する外寄りのスイッチ配置領域の外部に、スイッチ制御線２９Ａ,２９Ｂを配置している。
【００６７】
図１１に示す左側スイッチブロック２Ｌと右側スイッチブロック２Ｒにおいては、図５のスイッチセル２０Ｎを、Ｘ方向（図の左右の方向）に６個、Ｙ方向（図の上下の方向）に６個の合計３６個、配置している。
これに対し、図１０に示す上部スイッチブロック２Ｕと下部スイッチブロック２Ｄでは、スイッチセル２０Ｎの合計数は３６個と図１１の場合と同じであるが、Ｘ方向の配置数が１２個、Ｙ方向の配置数が３個となっている。
その理由は、スイッチセル２０ＮはＹ方向のサイズがＸ方向に比べて大きいこと、ゲート電極の長手方向を図１０と図１１でＹ方向に揃える必要があることに対応して、同じサイズを有するスイッチブロック内に収容するスイッチ配置領域の縦横比を、図１０と図１１で入れ替わっているスイッチブロックの縦と横のサイズに適合させるためである。
【００６８】
図１１の場合、電圧セル線２３Ａと２３Ｂ、および、電源セル線２４ＡＢの全てに対し、電圧線セグメント２１と仮想電圧線セグメント２１Ｖの各々が交差している。このため、電圧線セグメント２１は、下層の全ての電源セル線２４ＡＢにコンタクトを介して接続することができ、また、仮想電圧線セグメント２１Ｖは、下層の全ての電圧セル線２３Ａと２３Ｂに、コンタクトを介して接続することができる。
これに対し、図１０の場合、電圧線セグメント２１と仮想電圧線セグメント２１Ｖは、コンタクトをとるべき下層配線全てに交差していはいない。よって、図１０に示すように、上部スイッチブロック２Ｕおよび下部スイッチブロック２Ｄにおいては、電圧線セグメント２１からの分岐線２１Ｂと仮想電圧線セグメント２１Ｖからの分岐線２１ＶＢを設け、ターゲットの下層配線との接続を行う必要がある。
【００６９】
スイッチ制御線２９Ａが制御する数個のスイッチセル２０Ｎの総ゲート幅（図５のゲート電極２１Ａと２１Ｂの実効的な長さのセル数分の総計）が、図１０と図１１では同じに設定されている。同様に、スイッチ制御線２９Ｂが制御する残りのスイッチセル２０Ｎについても、その総ゲート幅が図１０と図１１では同じに設定されている。
【００７０】
スイッチブロック２Ｕ,２Ｄ,２Ｒ,２Ｌの各々は、スイッチ配置領域の回路ブロック１と反対の側（外側）に、スイッチ制御線２９Ａの途中に設けられているバッファ回路ＢＵＦ１と、スイッチ制御線２９Ｂの途中に設けられているバッファ回路ＢＵＦ２とを備える。
バッファ回路ＢＵＦ１,ＢＵＦ２は、不図示の実ＶＤＤ線と電圧線セグメント２１に接続されることにより、伝送途中で減衰した制御信号を電源電圧ＶＤＤ振幅のパルス信号に波形整形する役目がある。このため、破線により示すバッファ回路の配置領域はスイッチ配置領域より外側に設けられている。
【００７１】
バッファ回路ＢＵＦ１,ＢＵＦ２の各出力からは、スイッチ制御のための配線がそれぞれスイッチ配置領域に延び、対応するスイッチセル群の制御セル線２５に接続されている。
なお、この配線、ならびに、スイッチ制御線２９Ａおよびスイッチ制御線２９Ｂは、図１０および図１１ではラインで示しているが、実際には、電圧線セグメント２１等と同様な幅を有する配線層で形成されている。
スイッチ制御線２９Ａおよびスイッチ制御線２９Ｂは、それぞれ、スイッチブロック内において、対応するバッファ回路ＢＵＦ１,ＢＵＦ２の入力側に設けられ、制御信号が入力される「第１制御線セグメント」と、出力側に設けられ、波形整形された制御信号が出力される「第２制御線セグメント」を有して構成されている。
【００７２】
図１２に、多層配線構造における各階層の配線層の使用例を示す。ここでは、多層配線構造において、下層から順に積層された第１階層の配線層（第１配線層（１Ｍ））〜第７階層の配線層（第７配線層（７Ｍ））を利用して、各配線を形成している。
【００７３】
具体的には、電源遮断対象の回路ブロック１内のインバータセル１３（図２）等の標準セル１５間を第１配線層（１Ｍ）〜第４配線層（４Ｍ）から形成している。また、ある標準セル１５から外部へ引き出す信号線も、第１配線層（１Ｍ）〜第４配線層（４Ｍ）で形成している。
【００７４】
環状レール線３のＹ方向の配線３Ｃを、第５配線層（５Ｍ）から形成している。環状レール線３のＸ方向の配線３Ｒを、Ｙ方向の配線３Ｃの両端に接続された１階層上の第６配線層（６Ｍ）により形成している。
同様に、仮想環状レール線３ＶのＹ方向の配線３ＶＣを、第５配線層（５Ｍ）から形成している。仮想環状レール線３ＶのＸ方向の配線３ＶＲを、Ｙ方向の配線３ＶＣの両端に接続された１階層上の第６配線層（６Ｍ）により形成している。
【００７５】
一方、内部電圧線１１のＸ方向の配線１１Ｒは、第５配線層（５Ｍ）により形成された仮想環状レール線３ＶのＹ方向の配線３ＶＣに接続するために、それより１階層上の第６配線層（６Ｍ）により形成している。さらに、第６配線層（６Ｍ）により形成された当該内部電圧線１１のＸ方向の配線１１Ｒは、それよりさらに１階層上の第７配線層（７Ｍ）により形成された、内部電圧線１１のＹ方向の配線１１Ｃと、交差箇所で接続されている。
なお、実ＶＳＳ配線５も第７配線層（７Ｍ）により形成されている。
【００７６】
このように、Ｙ方向の配線を、Ｘ方向の１階層下の配線から形成し、そのルールを適用しながら配線間接続を上手に達成している。
【００７７】
本実施形態の半導体集積回路は、第１実施形態と同様な、第１の利点（スイッチブロックの設計が容易）、第２の利点（スイッチセルの設計自体が容易）、および、第３の利点（同時制御するスイッチセルの接続変更の容易性）を有する。
【００７８】
また、本実施形態の半導体集積回路は、環状レール線構造に関し、以下の利点がある。
電源遮断対象の回路ブロック１の周囲に複数配置されるスイッチブロックが、電源電圧または基準電圧が印加される環状レール線の一部となる電圧線セグメントとスイッチを備える。このため、当該電圧線セグメントとスイッチ間の位置関係が固定された状態でスイッチブロックを移動、挿入、削除するだけで、あたかも、環状線レールに沿ってスイッチセグメントを自由に移動し、新たに挿入し、あるいは削除することが容易に行える。
【００７９】
特に、図１３に示すように、電源遮断対象の回路ブロック１の４辺の各辺からみた、当該回路ブロック１への電源電圧または基準電圧を供給する配線（本実施形態の説明においては、具体的には実ＶＳＳ配線５および環状レール線３）の配線のインピーダンスが小さいほどスイッチブロック数を増やすように、複数のスイッチブロックが配置されている。
図１３では、太い矢印で示す側のインピーダンスが、細い矢印で示す側より低い。つまり、太い矢印の側には図１に示す入出力セル４０が配置されているため、外部からの基準電圧が０[Ｖ]にほぼ近い値をとる。これに対し、細い矢印で示す側には常時動作する他の回路ブロック（例えば通電回路ブロック３２）が配置されているため、実ＶＤＤ線の電位が、時間平均をとると０[Ｖ]より高い状態となる。
【００８０】
このような場合、スイッチブロックを基準電圧が０[Ｖ]に固定されている側で多く配置すると、同じスイッチオンの時間内に、より効率的に内部電圧線１１の放電が進む。これとは逆に、基準電圧が０[Ｖ]より高い側にスイッチを多く配置すると、同じ放電効果を得るにはスイッチブロック数を多くしなければならないため、無駄が多い。
【００８１】
本実施形態では、このような効果的なスイッチブロックの配置が容易に行えるという効果がある。
具体的には、設計の後半での消費電力確定時での対応ができ、従来よりも使用するスイッチブロック数を削減できる。スイッチブロック数を減らして、スイッチトランジスタの総ゲート幅を削減すると、リーク電流が、その分減り、電力削減効果がある。また、入出力セル４０側は動作している回路ブロックが存在しないため、放電による電源ノイズの影響が小さく、他の回路ブロックへの動作スピードへの悪影響を抑えることができる。
また、電源電圧や基準電圧が印加される環状線を、スイッチと重ねて配置できるため、面積削減効果も大きい。
【００８２】
《第３実施形態》
本実施形態は、図５または図６のように対称配置したスイッチセルを、論理回路等を形成する標準セルの配置領域内に埋め込んだ半導体集積回路に関する。
言い換えると、本実施形態の半導体集積回路の全体構成は、上記第１〜第２実施形態のように、スイッチブロック２が電源遮断対象の回路ブロック１の周囲に配置された構成ではなく、スイッチブロック２の機能を、電源遮断対象の回路ブロック内で実現するための構成となる。
ただし、以下の説明で、配線やセル等の一部について、前述した実施形態と同様なものは、それが記載された図面を参照しつつ、同じ符号を付して引用する。
【００８３】
図１４に、図５または図６のスイッチセルが埋め込まれた、回路ブロックの標準セル配置領域の概略的な基本配置図を示す。
図１４に図解している標準セル配置領域１Ｂは、標準セルのカラム方向、即ち図１４の縦方向のサイズが一定に決められている。したがって、ロウ方向、即ち図１４の横方向に長いセルラインが、同じ幅で７段形成されている。
各セルラインには、所定のロウ方向のサイズが様々な標準セル１５が配置されている。
【００８４】
図１４の例では、各標準セル１５は、基準電圧ＶＳＳ側の電源経路がＮＭＯＳトランジスタにより遮断制御されることを前提とする。
そのため、各標準セル１５は、カラム方向の一方端にＶＤＤ線、他方端にＶＳＳ線を備え、当該ＶＳＳ線に近接してＶＳＳＶ線を備える。よって、セルラインにおけるセル配置後は、ＶＤＤ線、ＶＳＳ線、ＶＳＳＶ線が、当該セルライン内でつながり、図示のように、それぞれ一本のロウ方向に長い配線（ロウ方向配線）として形成されている。
３種類のロウ方向配線のうち、ＶＤＤ線とＶＳＳ線は、カラム方向で隣接するセル間で共有されている。よって、図１４の全体で見ると、ＶＤＤ線の単線と、１本のＶＳＳ線を挟んで２本のＶＳＳＶ線が近接する３線とが、カラム方向で交互に繰り返される配置となる。
【００８５】
なお、前述した第１実施形態では、図３を参照して標準セル１５の例としてインバータセル１３を説明したが、図３に示すパターンは、ＶＳＳ側のみならずＶＤＤ側でも電源遮断が制御されることを前提とする。
このパターンを図１４に配置可能に変更するには、図３に示すＶＤＤＶ線１３３Ｐを省略し、第１配線層（１Ｍ）により形成された３本のソース線１３５Ｐを、ＶＤＤ線１３４Ｐを構成する裏打配線１３４Ｐｍにつなげる（一体形成する）とよい。
【００８６】
図１４に示す４本のＶＤＤ線、４本のＶＳＳ線は、電位差をなくすため低抵抗な幹配線で接続することが望ましい。さらに、図１４に示す標準セル配置領域１Ｂ全体をＭＴＣＭＯＳ適用領域とする場合、７本のＶＳＳＶ線も相互接続することが望ましい。
このように、各配線を相互接続するための構成としては、例えばＶＳＳＶ線に関しては、図２の内部電圧線１１と同様な「仮想ＶＳＳ線」を格子状に設け、図１４のＶＳＳＶ線は、その「仮想ＶＳＳ線」の分岐線として配置してよい。同様に、格子状配置された「実ＶＤＤ線」の分岐線として図１４のＶＤＤ線を設け、格子状配置された「実ＶＳＳ線」の分岐線として図１４のＶＳＳ線を設けてよい。なお、「仮想ＶＳＳ線」は電源遮断対象の回路ブロック内のみの配線となるが、「実ＶＤＤ線」と「実ＶＳＳ線」は、ブロック間配線によって他の回路ブロックと電気的につながる。
【００８７】
本実施形態において、各セルラインは、一定の長さの周期でスイッチセルの配置領域を含む。このため、全体で見ると、各セルラインのスイッチセル配置領域がカラム方向でつながり、図１４に斜線で示すように、カラム方向に長いスイッチセル領域１６が、ロウ方向に一定間隔で形成されている。
各スイッチセル領域１６の幅（ロウ方向の長さ）は、図では最小限の場合を示しているが、図５や図６に示すスイッチセルなど、用いるスイッチセルの幅の倍数（一倍以上）で任意に決めることができる。
【００８８】
前述したように、それぞれ所定数のスイッチセルを同時制御する複数のスイッチ制御線２９Ａ,２９Ｂ,…を設ける場合、スイッチセル領域１６を大きくして、必要数のスイッチセルの配置領域を確保する。この場合、スイッチセル領域１６のイメージは、例えば図４と同様になり、複数のスイッチ制御線（図４ではスイッチ制御線２９Ａ〜２９Ｃ）が、スイッチセル２０Ｎより上層の配線層を用いて、スイッチセル領域１６内をカラム方向（図４の場合、Ｙ方向）に配線される。そして、図４と同様にして、さらに上層の配線層等（下層の配線層でも可）を用いて、各スイッチ制御線に対する、必要数のスイッチセル接続が達成されている。
なお、「仮想ＶＳＳ線」「実ＶＤＤ線」「実ＶＳＳ線」のカラム方向の配線領域と、スイッチセル領域１６とを共用してもよい。その場合、例えば図４の更に上層の配線層を用いて、上記「仮想ＶＳＳ線」「実ＶＤＤ線」「実ＶＳＳ線」を配線するとよい。
【００８９】
本実施形態によれば、第１および第２実施形態のように、スイッチセル領域１６は全て同じ構成であるため、ミラー反転等によってパターンデータを反転する必要はなく、第１実施形態の第１の利点として述べた「スイッチブロックの設計の容易性」はない。しかし、第２の利点および第３の利点として述べた「スイッチセルの設計容易性」と「同時制御するスイッチセルの接続変更の容易性」は、本実施形態でも、第１実施形態と同様に得られる。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施形態に関わる半導体集積回路の全体構成を示すブロック図である。
【図２】実施形態に関わる、電源遮断対象の回路ブロックの内部構成図である。
【図３】実施形態に関わる回路ブロックにおいて、標準セルの例であるインバータセルの概略的なレイアウト図である。
【図４】実施形態に関わるスイッチブロックの概略的な構成図である。
【図５】実施形態に関わるスイッチセルの概略的なレイアウト図である。
【図６】実施形態に関わる他のスイッチセルの概略的なレイアウト図である。
【図７】第２実施形態のレール配置を示す図である。
【図８】第２実施形態において、回路ブロックとその周囲のスイッチブロックに対する、スイッチ制御線の配線を示す図である。
【図９】第２実施形態の説明で用いた、第１実施形態に関わる環状レール線を有しない構成を示すブロック図である。
【図１０】第２実施形態に関わり、（Ａ）は上部スイッチブロックの構成図、（Ｂ）は下部スイッチブロックの構成図である。
【図１１】第２実施形態に関わり、（Ａ）は左側スイッチブロックの構成図、（Ｂ）は右側スイッチブロックの構成図である。
【図１２】実施形態に関わる多層配線構造における各階層の配線層の使用状況を１Ｍ〜７Ｍの符号により示す図である。
【図１３】第２実施形態において、スイッチブロック数の適正配置を示す図である。
【図１４】第３実施形態に関わる回路ブロックの標準セル配置領域の概略的な基本配置図である。
【符号の説明】
【００９１】
１…電源遮断対象の回路ブロック、２…スイッチブロック、２Ｕ…上部スイッチブロック、２Ｄ…下部スイッチブロック、２Ｌ…左側スイッチブロック、２Ｒ…右側スイッチブロック、３…環状レール線、３Ｖ…仮想環状レール線、５…実ＶＳＳ配線、１１…内部電圧線、２１…電圧線セグメント、２１Ａ,２１Ｂ…ゲート電極、２１Ｃ…連結部、２１Ｖ…仮想電圧線セグメント、２２Ａ,２２Ｂ…Ｎ＋型活性領域、２２ＡＰ,２２ＢＰ…、Ｐ＋型活性領域、２３Ａ,２３Ｂ…電圧セル線、２４Ａ,２４Ｂ…電源セル線、２４Ｓ…ソース線、２５…制御セル線、２８…ドレイン線、２９,２９Ａ〜２９Ｃ…スイッチ制御線、３４…制御回路、ＢＵＦ１,ＢＵＦ２…バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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