(57)【要約】      （修正有）【課題】負電圧が入力されるときに人体又は機械が瞬間接触して発生した大電圧又は大電流を放出することにより内部回路を効果的に守り、同時に限流効果によって内部回路の破壊を更に減少させる負電圧ポート静電気保護回路を提供する。【解決手段】ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１及び抵抗Ｒ１を含み、ＰＭＯＳトランジスタのソース、ゲート及び基板は電源電圧に接続され、ＰＭＯＳトランジスタのドレインはＮＭＯＳトランジスタのソースに接続され、かつチップの負電圧入力端子ＰＡＤに接続され、ＮＭＯＳトランジスタのソース、ゲート及びＰウェル電極は互いに接続され、ＮＭＯＳトランジスタのドレイン及びディープウェル領域電極は基準グラウンドにつなげられ、抵抗の一端はＰＭＯＳトランジスタのドレイン及びＮＭＯＳトランジスタのソースに接続され、他端は内部回路２に接続される。【選択図】図１
0003229733.tif 000002
【実用新案登録請求の範囲】
【請求項１】
負電圧ポート静電気保護回路であって、
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び抵抗を少なくとも含み、
前記ＰＭＯＳトランジスタのソース、ゲート及び基板は電源電圧に接続され、前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのソースに接続され、かつチップの負電圧入力端子に接続され、前記ＮＭＯＳトランジスタのソース、ゲート及びＰウェル電極は互いに接続され、前記ＮＭＯＳトランジスタのドレイン及びディープウェル領域電極は基準グラウンドにつなげられ、
前記抵抗の一端は前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのソースに接続され、他端は内部回路に接続されることを特徴とする負電圧ポート静電気保護回路。
【請求項２】
前記ＮＭＯＳトランジスタは、基板と、前記基板上に位置するＮ型ディープウェル領域と、前記Ｎ型ディープウェル領域内に位置するＰ型ウェル領域と、前記Ｐ型ウェル領域中に位置する二つのＮ型注入領域と、前記Ｐ型ウェル領域上に位置し、かつ二つのＮ型注入領域を覆うゲート構造とを含み、前記基板は接地され、前記Ｎ型ディープウェル領域にはディープウェル領域電極が引き出され、前記Ｐ型ウェル領域にはＰウェル電極が引き出され、二つのＮ型注入領域にはソースとドレインとがそれぞれ引き出され、前記ゲート構造にはゲートが引き出されることを特徴とする請求項１に記載の負電圧ポート静電気保護回路。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は集積回路設計分野に関し、特に、負電圧ポート静電気保護回路に関する。
【背景技術】
【０００２】
日常生活において静電気の蓄積量が増加すると、人体感電、火災や爆発、電子素子の故障や破壊、及び製造に対する好ましくない影響を引き起こす。防止の原則は主に、静電気の発生を抑制し、静電気の漏洩を加速し、静電気の中和を行うことなどである。
【０００３】
一般的には、集積回路中に静電気保護回路を設置してＥＳＤ静電気から守る効果を達成する。システムが干渉せずに正常動作しているとき、静電気保護素子は無視することができ、効果を発揮することはほとんどない。外部インターフェースの電圧が静電気保護素子の破壊電圧（ＶＢＲ、Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ）を超えるとき、静電気保護素子は効果を発揮し始め、電流をグラウンドにリークさせ、これをもって静電気から守る目的を達成する。
【０００４】
日常的な応用においては、正電圧が入力されるときの静電気保護について注目されることが多く、負電圧を入力する必要があるときに良い解決策がないため、負電圧が入力されるときの静電気保護をどのように解決するかは、本領域の当業者が早急に解決を要する問題の一つになっている。
【考案の概要】
【考案が解決しようとする課題】
【０００５】
以上に述べた従来技術の欠点に鑑み、本考案の目的は負電圧ポート静電気保護回路を提供することであり、従来技術では解決が難しい負電圧入力時の静電気保護という問題を解決することに用いられる。
【課題を解決するための手段】
【０００６】
上記の目的及び他の関連する目的を実現するために、本考案は負電圧ポート静電気保護回路を提供し、前記負電圧ポート静電気保護回路は、
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び抵抗を少なくとも含み、
前記ＰＭＯＳトランジスタのソース、ゲート及び基板は電源電圧に接続され、前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのソースに接続され、かつチップの負電圧入力端子に接続され、前記ＮＭＯＳトランジスタのソース、ゲート及びＰウェル電極は互いに接続され、前記ＮＭＯＳトランジスタのドレイン及びディープウェル領域電極は基準グラウンドにつなげられ、
前記抵抗の一端は前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのソースに接続され、他端は内部回路に接続される。
【０００７】
選択可能に、前記ＮＭＯＳトランジスタは、基板と、前記基板上に位置するＮ型ディープウェル領域と、前記Ｎ型ディープウェル領域内に位置するＰ型ウェル領域と、前記Ｐ型ウェル領域中に位置する二つのＮ型注入領域と、前記Ｐ型ウェル領域上に位置し、かつ二つのＮ型注入領域を覆うゲート構造とを含み、前記基板は接地され、前記Ｎ型ディープウェル領域にはディープウェル領域電極が引き出され、前記Ｐ型ウェル領域にはＰウェル電極が引き出され、二つのＮ型注入領域にはソースとドレインとがそれぞれ引き出され、前記ゲート構造にはゲートが引き出される。
【考案の効果】
【０００８】
上記のように、本考案の負電圧ポート静電気保護回路は、以下の有益な効果を有する。
【０００９】
本考案の負電圧ポート静電気保護回路は、負電圧が入力されるときに人体又は機械が瞬間接触して発生した大電圧又は大電流を放出することにより内部回路を効果的に守り、同時に限流効果によって内部回路の破壊を更に減少させる。
【図面の簡単な説明】
【００１０】
【図１】図１は本考案の負電圧ポート静電気保護回路の構造模式図である。
【図２】図２は本考案のＮＭＯＳトランジスタのポート模式図である。
【図３】図３は本考案のＮＭＯＳトランジスタの素子構造模式図である。
【図４】図４は本考案の負電圧ポート静電気保護回路の動作原理模式図である。
【考案を実施するための形態】
【００１１】
以下、特定の具体的な実施形態を通じて本考案の実施手段を説明するが、当業者であれば本明細書で開示された内容によって本考案の他の利点と効果を容易に理解することができる。本考案は、更に異なる具体的な実施手段によって実施又は応用することもでき、本明細書における各詳細についても、異なる観点と応用に基づき、本考案の精神を逸脱せずに各種の修正又は変更を行うことができる。
【００１２】
図１〜４を参照されたい。説明すべきは、本実施形態において提供する図は、手段を示して本考案の基本構想を説明するに過ぎず、図式には本考案に関係のある部品のみを示しており、実際に実施するときの部品数、形状及びサイズに基づいて描いておらず、実際に実施するときの各部品のタイプ、数量及び割合は任意に変更することができ、かつ部品の配置タイプも更に複雑であり得る。
【００１３】
図１に示すように、本考案は負電圧ポート静電気保護回路１を提供し、前記負電圧ポート静電気保護回路１は、
ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１及び抵抗Ｒ１を含む。
【００１４】
具体的には、前記ＰＭＯＳトランジスタＰ１のソース、ゲート及び基板は互いに接続され、また電源電圧ＶＤＤに接続され、前記ＰＭＯＳトランジスタＰ１のドレインは前記ＮＭＯＳトランジスタＮ１のソースに接続される。前記ＮＭＯＳトランジスタＮ１のソース、ゲート及び基板は互いに接続され、また前記ＰＭＯＳトランジスタＰ１のドレインに接続され、前記ＮＭＯＳトランジスタＮ１のドレインは基準グラウンドＧＮＤにつなげられている。前記ＰＭＯＳトランジスタＰ１のドレインと、前記ＮＭＯＳトランジスタＮ１のソース、ゲート及び基板は、チップの負電圧入力端子ＰＡＤに接続される。
【００１５】
具体的には、前記抵抗Ｒ１の一端は前記負電圧入力端子ＰＡＤに接続され、他端は内部回路２に接続される。
【００１６】
図２に示すように、前記ＮＭＯＳトランジスタＮ１は五つの電極を含み、それぞれソースＳ、ゲートＧ、ドレインＤ、Ｐウェル電極Ｂ及びディープウェル領域電極ＤＮであり、前記ＮＭＯＳトランジスタＮ１のソースＳ、ゲートＧ及びＰウェル電極Ｂは前記負電圧入力端子ＰＡＤに接続され、ドレインＤ及びディープウェル領域電極ＤＮは基準グラウンドにつなげられている。図３に示すように、本実施形態では、前記ＮＭＯＳトランジスタＮ１の素子構造は、基板１１、Ｎ型ディープウェル領域１２、Ｐ型ウェル領域１３、第一Ｎ型注入領域１４、第二Ｎ型注入領域１５及びゲート構造１６を含む。前記基板１１はＰ型基板（基準グラウンドにつなげられており、図面には示されていない）であり、シリコン基板、サファイア基板を含むがこれらに限定されず、ここでは詳細に述べない。前記Ｎ型ディープウェル領域１２は前記基板１１上に位置し、前記Ｎ型ディープウェル領域１２はＮ型低濃度ドープ領域であり、前記Ｎ型ディープウェル領域１２には前記ディープウェル領域電極ＤＮが引き出されている。前記Ｐ型ウェル領域１３は前記Ｎ型ディープウェル領域１２内に位置し、前記Ｐ型ウェル領域１３のドーピング濃度は前記Ｎ型ディープウェル領域１２のドーピング濃度よりも大きく、前記Ｐ型ウェル領域１３には前記Ｐウェル電極Ｂが引き出されている。前記第一Ｎ型注入領域１４及び前記第二Ｎ型注入領域１５は前記Ｐ型ウェル領域１３中（前記Ｐ型ウェル領域１３の引き出し電位は前記第一Ｎ型注入領域１４につなげられており、すなわち負電位である）に位置し、前記第一Ｎ型注入領域１４及び前記第二Ｎ型注入領域１５のドーピング濃度は前記Ｐ型ウェル領域１３のドーピング濃度よりも大きく、前記第一Ｎ型注入領域１４及び前記第二Ｎ型注入領域１５には前記ソースＳ及び前記ドレインＤがそれぞれ引き出されている。前記ゲート構造１６は前記Ｐ型ウェル領域１３上に位置し、かつ前記第一Ｎ型注入領域１４及び前記第二Ｎ型注入領域１５を被覆しており、前記ゲート構造１６には前記ゲートＧが引き出されており、前記ゲート構造１６は積層構造を含むが、ここでは詳細に述べない。
【００１７】
本考案における負電圧ポート静電気保護回路１の動作原理は次の通りである。
【００１８】
図４に示すように、前記負電圧入力端子ＰＡＤに負電圧が印加された後、その電圧は前記電源電圧ＶＤＤよりも低いため、前記電源電圧ＶＤＤの接続端子と前記負電圧入力端子ＰＡＤとの間のＰＭＯＳトランジスタＰ１に逆接続ダイオードが形成され、同じ理由により、前記負電圧入力端子ＰＡＤに印加された負電圧は基準グラウンドＧＮＤよりも低く、前記基準グラウンドＧＮＤの接続端子と前記負電圧入力端子ＰＡＤとの間のＮＭＯＳトランジスタＮ１に逆接続ダイオードが形成され、この二つの逆接続ダイオード構造によって人体又は機械が瞬間接触して大電圧又は大電流が発生しているときに放出することができ、これにより内部回路を守る。前記ＮＭＯＳトランジスタＮ１のＮ型ディープウェル領域１２は基準グラウンドにつなげられており、前記ＮＭＯＳトランジスタＮ１と基準グラウンドＧＮＤとの間に抵抗を加えることに相当するため、限流効果を発揮して、前記ＮＭＯＳトランジスタＮ１の破壊を大幅に低減することができ、これにより静電気保護機能をより良好に有する。
【００１９】
同時に、前記抵抗Ｒ１は限流効果を発揮して、前記負電圧入力端子ＰＡＤの大電圧又は大電流による内部回路の破壊を大幅に減少させることができ、これにより瞬間電流は二つの逆接続ダイオード構造によって放電される。
【００２０】
本考案の負電圧ポート静電気保護回路１を用いることで、市販されている回路を応用するとき入力端子への負電圧の印加がチップ破壊を引き起こす問題を効果的に解決することができ、製造時及び応用時の安全性を極めて大きく向上させる。
【００２１】
以上に述べたことをまとめれば、本考案は負電圧ポート静電気保護回路を提供し、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び抵抗を含み、前記ＰＭＯＳトランジスタのソース、ゲート及び基板は電源電圧に接続され、前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのソースに接続され、かつチップの負電圧入力端子に接続され、前記ＮＭＯＳトランジスタのソース、ゲート及びＰウェル電極は互いに接続され、前記ＮＭＯＳトランジスタのドレイン及びディープウェル領域電極は基準グラウンドにつなげられており、前記抵抗の一端は前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのソースに接続され、他端は内部回路に接続される。本考案の負電圧ポート静電気保護回路は、負電圧が入力されるときに人体又は機械が瞬間接触して発生した大電圧又は大電流を放出することにより内部回路を効果的に守り、同時に限流効果によって内部回路の破壊を更に減少させる。したがって、本考案は従来技術における種々の欠点を効果的に克服し、高度な産業利用価値を有する。
【００２２】
上記の実施形態は本考案の原理及びその効果を例示的に説明するに過ぎず、本考案を限定するためのものではない。この技術を熟知している者はいずれも、本考案の精神及び範囲を逸脱せずに上記実施形態に対する修正又は変更を行うことができる。このため、前記技術分野において一般的な知識を有する者が本考案に示される精神と技術思想を逸脱せずに行う全ての等価の修正又は変更は、いずれも本考案の請求の範囲に含まれるべきである。
【符号の説明】
【００２３】
１    負電圧ポート静電気保護回路
１１    基板
１２    Ｎ型ディープウェル領域
１３    Ｐ型ウェル領域
１４    第一Ｎ型注入領域
１５    第二Ｎ型注入領域
１６    ゲート構造
２    内部回路
【図１】
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【図２】
0003229733.tif 000004
【図３】
0003229733.tif 000005
【図４】
0003229733.tif 000006