【手続補正書】
【提出日】平成18年5月22日(2006.5.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体論理回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電源端子と第１の結節点との間に設けられ制御信号で制御される第１の負荷と、該第１の電源端子と第２の結節点との間に設けられ該制御信号で制御される第２の負荷と、
該第１の結節点と第３の結節点との間に設けられ入力信号に応じて該第１の結節点と該第３の結節点とを電気的に接続する入力用論理回路と、
ソース・ドレイン経路が該第２の結節点と該第３の結節点との間に設けられゲートが該第１の結節点に接続される参照用電界効果トランジスタと、
該第３の結節点と第２の電源端子との間に設けられ該制御信号で制御される活性化回路から成る半導体論理回路において、
該半導体論理回路の出力信号のパルス幅を短縮するリセット回路を有することを特徴とする半導体論理回路。
【請求項２】
ソース・ドレイン経路が上記第１の結節点と上記入力用論理回路との間に設けられゲートが上記第２の結節点に接続される第１の帰還用電界効果トランジスタと、
ソース・ドレイン経路が上記第２の結節点と上記参照用電界効果トランジスタとの間に設けられゲートが上記第１の結節点に接続される第２の帰還用電界効果トランジスタとを有する請求項１記載の半導体論理回路。
【請求項３】
上記リセット回路は、一方の端子が上記第１の結節点に接続され、他方の端子が第４の結節点に接続され、第１のリセット信号により該第４の結節点のパルス幅を短縮する第１のリセット回路と、
一方の端子が上記第２の結節点に接続され、他方の端子が第５の結節点に接続され、第２のリセット信号により該第５の結節点のパルス幅を短縮する第２のリセット回路のうちの少なくともいずれかのリセット回路から成る請求項１記載の半導体論理回路。
【請求項４】
上記リセット回路は、上記第１の結節点と上記入力用論理回路との間に設けられ、一方の端子が該第１の結節点に接続され、他方の端子が該入力用論理回路に接続され、第１のリセット信号により該第１の結節点のパルス幅を短縮する第１のリセット回路と、
上記第２の結節点と上記参照用電界効果トランジスタとの間に設けられ、一方の端子が該第２の結節点に接続され、他方の端子が該参照用電界効果トランジスタに接続され、第２のリセット信号により該第２の結節点のパルス幅を短縮する第２のリセット回路のうちの少なくともいずれかのリセット回路から成り、
該参照用電界効果トランジスタのゲートが、該第1のリセット回路の他方の端子か、或は該第１の結節点に接続される請求項１記載の半導体論理回路。
【請求項５】
上記リセット回路は、
ソース・ドレイン経路が上記第１の電源端子と上記第１の結節点との間に設けられゲートがリセット信号に制御される第１のリセット用電界効果トランジスタと、ソース・ドレイン経路が該第１の電源端子と上記第２の結節点との間に設けられゲートが該リセット信号に制御される第２のリセット用電界効果トランジスタのうちの少なくともいずれかを有し、
ソース・ドレイン経路が上記活性化回路と上記第２の電源端子との間に設けられゲートが該リセット信号に制御される貫通防止用電界効果トランジスタから成る請求項１記載の半導体論理回路。
【請求項６】
上記各リセット回路は、
ソース・ドレイン経路が上記一方の端子と上記他方の端子との間に設けられゲートが上記リセット信号に制御される貫通防止用電界効果トランジスタと、
ソース・ドレイン経路が上記第１の電源端子と該他方の端子との間に設けられゲートが該リセット信号に制御されるリセット用電界効果トランジスタと、
ソース・ドレイン経路が該第１の電源端子と該他方の端子との間に設けられゲートが上記制御信号に制御されるプリチャージ用電界効果トランジスタと、から成る請求項３記載の半導体論理回路。
【請求項７】
上記各リセット回路は、
ソース・ドレイン経路が上記一方の端子と上記他方の端子との間に設けられゲートが上記リセット信号に制御される貫通防止用電界効果トランジスタと、
ソース・ドレイン経路が上記第１の電源端子と該一方の端子との間に設けられゲートが該リセット信号に制御されるリセット用電界効果トランジスタと、
ソース・ドレイン経路が該第１の電源端子と該他方の端子との間に設けられゲートが上記制御信号に制御されるプリチャージ用電界効果トランジスタと、から成る請求項４記載の半導体論理回路。
【請求項８】
上記各リセット回路は、
ソース・ドレイン経路が上記一方の端子と上記他方の端子との間に設けられゲートが上記第１の電源端子に接続される電界効果トランジスタと、
ソース・ドレイン経路が該第１の電源端子と該他方の端子との間に設けられゲートが上記制御信号に制御されるプリチャージ用電界効果トランジスタと、から成る請求項３記載の半導体論理回路。
【請求項９】
上記各リセット回路は、
ソース・ドレイン経路が上記一方の端子と上記他方の端子との間に設けられゲートが上記第１の電源端子に接続される電界効果トランジスタと、
ソース・ドレイン経路が該第１の電源端子と該他方の端子との間に設けられゲートが上記制御信号に制御されるプリチャージ用電界効果トランジスタと、から成る請求項４記載の半導体論理回路。
【請求項１０】
上記入力用論理回路は、ゲートが上記入力信号に制御される１個の電界効果トランジスタから成る請求項１記載の半導体論理回路。
【請求項１１】
上記入力用論理回路は、第１の入力信号と第２の入力信号とを有し、そのゲートに上記第１の入力信号が入力される第１の電界効果トランジスタと、そのゲートに上記第２の入力信号が入力され、そのドレインが上記第１の電界効果トランジスタのドレインに接続され、そのソースが上記第１の電界効果トランジスタのソースに接続される第２の電界効果トランジスタから成り、
そのソースが上記参照用電界効果トランジスタのソースと接続されて成る請求項１記載の半導体論理回路。
【請求項１２】
上記入力用論理回路は、各ゲートが各入力信号で制御されて縦積み接続される2個の電界効果トランジスタの組と、各ゲートが上記各入力信号の相補入力信号で制御されて縦積み接続される2個の電界効果トランジスタの組とが並列接続されて成る請求項１記載の半導体論理回路。
【請求項１３】
上記参照用電界効果トランジスタの縦積み段数が、上記入力用論理回路の電界効果トランジスタの縦積み段数と、同じｎ段（ｎは２以上の整数）から成る請求項１記載の半導体論理回路。
【請求項１４】
上記入力用論理回路の入力端子に入力信号を供給する選択回路を有し、
該選択回路は、セレクタ信号で選択状態と非選択状態に制御され、選択状態の時、該選択回路の入力信号に基づく信号を出力し、非選択状態の時、その出力を上記第２の電源端子の電位に保持するか、或は非選択状態になる直前の電位に保持する請求項１記載の半導体論理回路。
【請求項１５】
上記活性化回路は、ソース・ドレイン経路が上記第３の結節点と上記第２の電源端子との間に設けられ、ゲートが上記制御信号に制御される1個の判定用電界効果トランジスタから成る請求項１記載の半導体論理回路。
【請求項１６】
上記活性化回路がインバータから成り、その入力端子が上記制御信号に制御され、その出力端子が上記第３の結節点に接続されて成る請求項１記載の半導体論理回路。
【請求項１７】
上記活性化回路が、複数入力の論理回路から成り、その複数入力のいずれかが上記制御信号であり、その出力が上記第３の結節点に接続されて成る請求項１記載の半導体論理回路。
【請求項１８】
上記第１の負荷は、ソース・ドレイン経路が上記第１の電源端子と上記第１の結節点との間に設けられ、そのゲートが上記制御信号に制御される第1のプリチャージ用電界効果トランジスタと、
ソース・ドレイン経路が該第１の電源端子と該第１の結節点との間に設けられ、そのゲートが上記第２の結節点に接続される第1のレベル補償用電界効果トランジスタから成り、
上記第２の負荷は、ソース・ドレイン経路が該第１の電源端子と該第２の結節点との間に設けられ、そのゲートが該制御信号に制御される第２のプリチャージ用電界効果トランジスタと、及び、
ソース・ドレイン経路が該第１の電源端子と該第２の結節点との間に設けられ、そのゲートが該第１の結節点に接続される第２のレベル補償用電界効果トランジスタから成る請求項１記載の半導体論理回路。