【手続補正書】
【提出日】平成18年5月2日(2006.5.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ノイズが低減された差分イメージ信号（１１８）を生成するためのピクセル列増幅器のアーキテクチャであって、
第１の二重サンプリング（ＤＳ）回路（２３０）と、この第１のＤＳ回路（２３０）と基本的に同一の構成を有する第２のＤＳ回路（２４０）とを備え、
各ＤＳ回路が入力、出力、および基準入力を有し、
前記第１のＤＳ回路（２３０）の前記入力がイメージ信号（３８）に結合され、前記イメージ信号（３８）が１組のノイズ成分（７４）の影響を受け、前記第１のＤＳ回路（２３０）の前記出力が、前記ノイズが低減された差分イメージ信号（１１８）の第１の側面（１２０）を出力し、
前記第２のＤＳ回路（２４０）の前記入力が、リセット状態に保持された基準イメージ信号（１０２）に結合され、前記基準イメージ信号（１０２）が、前記イメージ信号（３８）と同様に前記１組のノイズ成分（１０４）の影響を受け、前記第２のＤＳ回路（２４０）の前記出力が、前記ノイズが低減された差分イメージ信号（１１８）の第２の側面（１２２）を出力し、
さらに、前記第１のＤＳ回路（２３０）の前記基準入力、および前記第２のＤＳ回路（２４０）の前記基準入力に結合された基準電圧源（８８）
を備える、ピクセル列増幅器のアーキテクチャ。
【請求項２】
前記第１のＤＳ回路（２３０）および前記第２のＤＳ回路（２４０）が、第１のサンプル時間期間および第２のサンプル時間期間を有し、前記基準電圧が、前記第１のサンプル時間期間中に、前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の両方でサンプリングされる、請求項１のピクセル列増幅器のアーキテクチャ。
【請求項３】
前記イメージ信号（３８）、及び前記基準イメージ信号（１０２）が単一の基板上で生成される、請求項１のピクセル列増幅器のアーキテクチャ。
【請求項４】
前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の一つがさらに、
入力、出力、制御入力を有し、該入力が前記１つのＤＳ回路の入力に結合された、第１のサンプル・ホールド回路（１４０）と、
プラス入力、マイナス入力および出力を有し、該マイナス入力が前記１つのＤＳ回路の入力および前記第１のサンプル・ホールド回路（１４０）の入力に結合され、前記プラス入力が前記第１のサンプル・ホールド回路（１４０）の出力に結合された、第１の減算回路（１３０）と、
オフセット相殺を備え、入力、出力、および利得設定を有し、該利得設定がコンデンサの面積比によって制御され、該入力が前記第１の減算回路（１３０）の出力に結合された、増幅器（１５２）と、
入力、出力、および制御信号を有し、該入力が前記１つのＤＳ回路の基準入力に結合され、該制御信号が第１のサンプル・ホールド回路（１４０）の制御信号に結合された、第２のサンプル・ホールド回路（１４２）と、
プラス入力、マイナス入力および出力を有し、該プラス入力が前記第２のサンプル・ホールド回路の出力に結合され、該マイナス入力が前記増幅器（１５２）の出力に結合された、第２の減算回路（１３２）と、
入力、出力、および制御信号を有し、該入力が前記第２の減算回路（１３２）の出力に結合され、該出力が前記１つのＤＳ回路の出力に結合された、第３のサンプル・ホールド回路（１４８）と、
各１つのＤＳ回路の前記第１のサンプル・ホールド回路（１４０）および前記第２のサンプル・ホールド回路（１４２）の前記制御入力に結合された第１の制御信号と、
各１つのＤＳ回路の前記第３のサンプル・ホールド回路（１４８）の前記制御入力に結合された第２の制御信号
とを備えることからなる、請求項１のピクセル列増幅器のアーキテクチャ。
【請求項５】
前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の一つがさらに、
入力、制御入力、および出力を有する、第１のスイッチ（７６）と、
第１のノードおよび第２のノードを有し、該第１のノードが前記第１のスイッチ（７６）の出力に結合された、第１の記憶素子（７８）と、
入力、出力、および利得設定を有し、前記入力が前記第１の記憶素子（７８）の前記第２のノードに結合され、前記出力が前記１つのＤＳ回路の出力に結合された、増幅器（８０）と、
第１のノードおよび第２のノードを有し、該第１のノードが前記第１の記憶素子（７８）の第２のノードおよび前記増幅器（８０）の入力に結合された、第２の記憶素子（８２）と、
入力、制御入力、および出力を有し、該入力が前記増幅器（８０）の入力に結合され、該出力が前記増幅器（８０）の出力に結合された、第２のスイッチ（９２）と、
入力、制御入力、および出力を有し、該入力が前記増幅器（８０）の出力に結合され、該出力が前記第２の記憶素子（８２）の第２のノードに結合された、第３のスイッチ（９４）と、
入力、制御入力、および出力を有し、該入力が前記第２の記憶素子（８２）の第２のノードに結合され、該出力が前記１つのＤＳ回路の基準入力に結合された、第４のスイッチ（８４）と、
前記１つのＤＳ回路の前記第１のスイッチ（７６）の制御入力に結合された、第１の制御信号と、
前記１つのＤＳ回路の前記第２のスイッチ（９２）および前記第４のスイッチ（８４）の制御入力に結合された、第２の制御信号と、
前記１つのＤＳ回路の前記第３のスイッチ（９４）の制御入力に結合された、第３の制御信号
とを備えることからなる、請求項１のピクセル列増幅器のアーキテクチャ。
【請求項６】
撮像システム上に合焦されたイメージに基づいて、本質的に寄生ノイズのない差分イメージ信号（１１８）を生成するための撮像システムであって、
複数の行と複数の列からなる配列に並べられて、センサ配列（２８０）を形成する複数のアクティブピクセルセンサ（１０）であって、各アクティブピクセルセンサ（１０）が、拡散ノードにおいて前記アクティブピクセルセンサ（１０）によって検出された光度に対応する電圧、またはリセット信号を生成することができ、各アクティブピクセルセンサ（１０）が、該アクティブピクセルセンサ（１０）の外部で生成された他の信号から、前記拡散ノード上に存在する前記電圧をバッファリングする、複数のアクティブピクセルセンサ（１０）と、
複数行と少なくとも１つの列からなる配列に並べられ、それによって少なくとも１つの基準列信号（１０２）を形成する、複数の基準ピクセルセンサであって、該基準ピクセルセンサが、拡散ノードで電圧を生成するために基準リセット信号を有することを除いて、前記アクティブピクセルセンサ（１０）と基本的に同一の構成を有し、各基準ピクセルセンサが、前記基準ピクセルセンサの外部で生成された他の信号から、前記拡散ノード上の前記リセット電位をバッファリングする、複数の基準ピクセルセンサと、
基準電圧源（８８）と、
複数のアクティブピクセル列増幅器回路であって、各増幅器回路が、各列信号（３８）を形成する列内の前記アクティブピクセルセンサ（１０）のそれぞれに接続され、前記列信号（３８）のそれぞれがノイズ発生源（７４）の組合せの影響を受け、各アクティブピクセル列増幅器回路がさらに、
入力、出力、および基準入力を有し、該入力が前記それぞれの列信号（３８）に結合された、第１の二重サンプリング（ＤＳ）回路（２３０）を備え、
前記基準電圧源（８８）が、前記各第１のＤＳ回路（２３０）の前記基準入力に結合されることからなる、複数のアクティブピクセル列増幅器回路と、
リセット状態に保持された前記基準列信号（１０２）のそれぞれに結合された少なくとも１つの基準列増幅器回路であって、前記基準列信号（１０２）のそれぞれが、前記それぞれのアクティブピクセル列と同様にノイズ発生源（１０４）の組合せの影響を受け、それぞれの基準列増幅器回路がさらに、
前記第１のＤＳ回路（２３０）と基本的に同一の構成を有し、入力、出力、および基準入力を有する、第２のＤＳ回路（２４０）を備え、
第２のＤＳ回路（２４０）の前記入力が、リセット状態に保持された前記それぞれの基準列信号（１０２）に結合され、
前記各第２のＤＳ回路（２４０）の基準入力が、前記基準電圧源（８８）に結合されることからなる、前記少なくとも１つの基準列増幅器回路と、
前記各アクティブピクセル列増幅器および各基準列増幅器回路に結合されたタイミングコントローラ（２００）であって、該タイミングコントローラが、前記複数のアクティブピクセルセンサ（１０）を活性化して、現在のフレームに対応する電圧信号を前記アクティブピクセル列増幅器に提供し、及び活性化された基準ピクセルセンサに非リセット信号を提供して、リセット・レベルに対応する電圧信号を前記それぞれの基準列増幅器回路に提供し、その後、リセット信号に対応する電圧信号を前記アクティブピクセル列増幅器回路に、及び前記非リセット信号を前記基準列増幅器回路に提供することからなり、さらに、前記アクティブピクセル列増幅器回路が、前記各列増幅器回路の出力信号を第１の共通出力ライン（１２０）に逐次的に提供することと、及び第２の共通出力ライン（１２２）への前記基準列増幅器の出力信号が、前記撮像システムの寄生ノイズのない差分信号（１１８）を生成することとを可能とする前記タイミングコントローラ（２００）
とを備える、撮像システム。
【請求項７】
前記第１のＤＳ回路（２３０）および前記第２のＤＳ回路（２４０）が、第１のサンプル時間期間および第２のサンプル時間期間を有し、前記基準電圧（８８）が、前記第１のサンプル時間期間中に、前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の両方でサンプリングされる、請求項６の撮像システム。
【請求項８】
前記イメージ信号（３８）及び前記基準列信号（１０２）が単一の基板上で生成される、請求項６の撮像システム。
【請求項９】
前記センサ配列（２８０）に接続された複数の制御ラインを有する行復号器（２１０）をさらに備え、各制御ラインが、それぞれの列信号内の前記アクティブピクセルセンサ（１０）に接続され、前記行復号器（２１０）が、１行内の前記アクティブピクセルセンサ（１０）を活性化することができ、前記タイミングコントローラ（２００）が、前記行復号器（２１０）に結合され、前記タイミングコントローラ（２００）が、各センサの行が逐次的に活性化されるように各センサの行を活性化する、請求項６の撮像システム。
【請求項１０】
ノイズが低減された差分イメージ信号（１１８）を生成するために、ピクセルセンサ配列（２８０）の１組の列出力をサンプリングする方法であって、
前記１組の列出力の第１の列出力（３８）をサンプリングして記憶し、それによって第１のサンプル値を生成するステップと、
前記１組の列出力の前記第１の列出力（３８）をサンプリングし、それによって第２のサンプル値を生成するステップと、
前記第２のサンプル値から前記第１のサンプル値を減算し、それによって第１のイメージ値を生成するステップと、
基準電圧源（８８）をサンプリングして記憶し、それによって第１のサンプル基準値を生成するステップと、
前記第１のサンプル基準値から前記第１のイメージ値を減算し、それによって第１の差分イメージ信号（１２０）を生成するステップと、
前記１組の列出力の第２の列（１０２）をリセット状態に保持するステップと、
前記１組の列出力の前記第２の列（１０２）をサンプリングして記憶し、それによって第３のサンプル値を生成するステップと、
前記１組の列出力の前記第２の列（１０２）をサンプリングし、それによって第４のサンプル値を生成するステップと、
前記第４のサンプル値から前記第３のサンプル値を減算し、それによって第２のイメージ値を生成するステップと、
前記基準電圧源（８８）をサンプリングして記憶し、それによって第２のサンプル基準値を生成するステップと、
前記第２のサンプル基準値から前記第２のイメージ値を減算し、それによって第２の差分イメージ信号（１２２）を生成するステップと
を含む方法。