【手続補正書】
【提出日】平成18年2月7日(2006.2.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【発明の実施の形態】
本発明の実施形態を以下詳細に説明する。なお本発明は、ＴＦＴアクティブマトリクス回路と周辺駆動回路を同一基板上に形成した。
（実施例１）
本発明の第１の実施形態における画像表示装置の構成図は図３と同様である。図５は、画素４０の平面レイアウト図である。図１は図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。
これらＴＦＴ及び保持容量素子の製造方法を図６に従って述べる。
歪点６７０℃以下のガラス基板１上に酸化シリコン膜からなるバッファ層２をプラズマCVD法により３００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次にＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のホトエッチング工程により、島状のポリシリコン層４を形成する。その後、プラズマCVD法によりゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化シリコン膜）を１００ｎｍ堆積する（図６（ａ））。さらにスパッタリング法によりゲート線、ゲート電極、保持電極となるＡｌを２５０ｎｍ堆積し、公知のホトエッチング工程によりＡｌをパターンニングしゲート電極７を形成すると同時に保持電極８を形成する。ゲート電極７及び保持電極８形成の後、ｎチャネルＴＦＴに対してはゲート電極７をマスクとして、イオン打ち込みによって高抵抗ｎ型ポリシリコン層５を形成の後、レジストをマスクとして低抵抗ｎ型ポリシリコン層６を形成する。この時、高抵抗ポリシリコン層５の長さは１μｍとした。その後、図示はしていないが、ＴＦＴＣＭＯＳを構成するため、ｐチャネルＴＦＴに対してはゲート電極７をマスクとして、イオン打ち込みによって低抵抗ｐ型ポリシリコン層を形成する（図６（ｂ））。プラズマCVD法により第２の絶縁膜９（本実施例では窒化シリコン膜）を５０ｎｍ堆積し、公知のホトエッチング工程によりパターンニングする（図６（ｃ））。全体を覆うように酸化シリコンからなる膜厚５００ｎｍの層間絶縁膜１０を形成し、公知のホトエッチング工程により酸化シリコンを除去しコンタクトスルーホールを開口する。この時、第２の絶縁膜上に形成された層間絶縁膜も同時にエッチングする。本実施例では、層間絶縁膜と第１の絶縁膜は同じ材料（酸化シリコン
）であるため、一度のエッチング工程によりコンタクトスルーホールが形成できる。また、第２の絶縁膜である窒化シリコン膜は、第１の絶縁膜である酸化シリコン膜よりもエッチングレートが低いため、コンタクトスルーホール開口時にはほとんどエッチングされず、第２の絶縁膜上の層間絶縁膜のみを選択的にエッチングできる。（図６（ｄ））。その後、Ｔｉ−ＴｉＷ−Ａｌ−ＴｉＷ−Ｔｉの５層金属膜を形成し、公知のホトエッチング工程により、信号線を形成するのと同時にソース／ドレイン電極１１を形成する（図６（ｅ））。ここで最下層のＴｉは、低抵抗ポリシリコン層６と第２の絶縁膜上に形成されており、低抵抗ポリシリコン層６とＡｌとのコンタクト抵抗の低減、Ａｌのポリシリコン中への拡散防止、低誘電体層形成による保持容量の低下防止等の役割を果たす。また最上層のＴｉは、画素電極１３とのコンタクト抵抗を低減する役割を果たす。その後、全体を覆うように窒化シリコンよりなる膜厚５００ｎｍの保護絶縁膜１２を形成し
、さらに保護絶縁膜１２に設けたコンタクトスルーホールを介して画素電極１３とソース／ドレイン電極１１とがコンタクトされる（図１）。
本実施例に依れば、第１の絶縁膜と第２の絶縁膜を別々に形成できるため、第２の絶縁膜の比誘電率を第１の絶縁膜よりも高くでき、ポリシリコン膜−第１の絶縁膜−保持電極で形成される保持容量よりも、保持容量を増大できる。さらに、第２の絶縁膜の膜厚を第１の絶縁膜よりも薄くできるため、より容量を増大できる。従って、保持容量素子の面積を縮小でき、開口率の向上によりコントラストを向上できる。また、画素電極の乗り越え段差も従来程度であるため、画素電極の断線も効果的に防止できる。
また、本実施例に依れば、周辺駆動回路と画像表示部を同時に形成しているので
、画像表示部と同様に、周辺駆動回路を構成する容量素子を小型化できる。従って、周辺駆動回路の面積を小さくでき、液晶表示装置の狭縁化が可能である。
（実施例２）
図７は本発明第２の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。図７は、実施例１において第２の絶縁膜９をパターンニングする際、ゲート電極の上面及び側面に形成された部分を残した構造である。信号線とゲート線のコンタクト部分における第２の絶縁膜は除去する。本実施例に依れば、高抵抗ポリシリコン層５とゲート電極との間のフリンジ容量が増加し、高抵抗ポリシリコン層５の抵抗が低下するため、ＴＦＴの性能が向上する。
（実施例３）
本発明の第３の実施例は、第１の実施例の製造工程を簡略化したもので断面図は図７と同様である。その製造方法を図８に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４、第１の絶縁膜３（本実施例では酸化シリコン膜）を形成する（図８（ａ））。スパッタリング法によりゲート線、ゲート電極、保持電極となるＡｌを２５０ｎｍ堆積し、公知のホトエッチング工程によりＡｌをパターンニングしゲート電極７を形成すると同時に保持電極８を形成する。さらに、プラズマCVD法により第２の絶縁膜９（本実施例では窒化シリコン膜）を５０ｎｍ堆積し、公知のホトエッチング工程によりパターンニングする（図８（ｂ））。その後、ｐチャネルＴＦＴ及び容量素子の領域をレジストで覆い、燐イオンを打ち込む。この時、第２の絶縁膜下部は燐イオンのドーズ量が少なくなるので、高抵抗ｎ型ポリシリコン層５と低抵抗ｎ型ポリシリコン層６が同時に形成される。その後、図示はしていないが、ＴＦＴＣＭＯＳを構成するため、ｐチャネルＴＦＴに対してはゲート電極７をマスクとして、イオン打ち込みによって低抵抗ｐ型ポリシリコン層を形成する（図８（ｃ））。その後、層間絶縁膜１０を形成し、実施例１と同様の工程を経てコンタクトスルーホールを開口し（図８（ｄ））、ソース／ドレイン電極１１を形成する（図８（ｅ））。その後、保護絶縁膜１２、画素電極１３を形成し図７の構造を得る。
本実施例に依れば、低抵抗ｎ型ポリシリコン層と高抵抗ｎ型ポリシリコン層を同時に形成できるので製造工程が簡略化できる。
（実施例４）
図９は本発明第２の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極
１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。これらＴＦＴ及び保持容量素子の製造方法を図１０に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン
層４、第１の絶縁膜３（本実施例では酸化シリコン膜）を形成する（図１０（ａ
））。スパッタリング法によりゲート線、ゲート電極、保持電極となるＡｌを３
００ｎｍ堆積し、公知のホトエッチング工程によりＡｌをパターンニングしゲート電極７を形成すると同時に保持電極８を形成する。さらに実施例１と同様に、高抵抗ｎ型ポリシリコン層５、低抵抗ｎ型ポリシリコン層６、そして低抵抗ｐ型ポリシリコン層を形成する（図１０（ｂ））。次に、陽極酸化法によりゲート電
極７及び保持電極８を酸化し、第２の絶縁膜９（酸化アルミニウム膜）を形成した後、公知のホトエッチング工程によってゲート電極７及びゲート線３７、保持線３９上に形成された第２の絶縁膜を除去する（図１０（ｃ））。その後、層間絶縁膜１０を形成し、実施例１と同様の工程を経てコンタクトスルーホールを開口し（図１０（ｄ））、ソース／ドレイン電極１１を形成する（図１０（ｅ））。その後、保護絶縁膜１２、画素電極１３を形成し図９の構造を得る。
本実施例に依れば、保持電極を酸化して第２の絶縁膜を形成できるため、基板内の膜厚分布を高精度に制御できる。
（実施例５）
図１１は本発明第５の実施形態における図５中のＢ−Ｂ'での断面図で、画素電
極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。これらＴＦＴ及び保持容量素子の製造方法を図１２に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４を形成し、その後ゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜）を１００ｎｍ形成する（図１２（ａ））。この場合、第１の絶縁膜の容量は酸化シリコン膜と酸化アルミニウム膜との直列接続容量となるため、その等価的な比誘電率は、酸化アルミニウム膜の単層膜よりも低い。さらに実施例１と同様に、ゲート電極７、保持電極８を形成し、高抵抗ｎ型ポリシリコン層５、低抵抗ｎ型ポリシリコン層６、そして低抵抗ｐ型ポリシリコン層を形成する（図１２（ｂ））。次に、スパッタリング法により第２の絶縁膜９（本実施例では酸化アルミニウム膜）を５０ｎｍ堆積し、公知のホトエッチング工程によりパターンニングする。本実施例では、第１の絶縁膜の上層膜と第２の絶縁膜は同じ材料（酸化アルミニウム）であるので低抵抗ｎ型ポリシリコン層６上の酸化アルミニウム膜は除去される（図１２（ｃ））。その後、層間絶縁膜１０を形成し、実施例１と同様の工程を経てコンタクトスルーホールを開口し（図１２（ｄ））、ソース／ドレイン電極１１を形成する（図１２（ｅ））。その後、保護絶縁膜１２、画素電極１３を形成し図１１の構造を得る。
本実施例に依れば、ゲート絶縁膜の上層に比誘電率が高い酸化アルミニウム膜を用いることによりゲート容量が増大し、ＴＦＴの性能が向上する。また、ゲート絶縁膜の下層に酸化シリコン膜を用いることによりポリシリコンとゲート絶縁膜との界面準位を低減でき、ＴＦＴの信頼性が向上する。従って、ゲート絶縁膜の上層を高誘電率膜、下層を酸化シリコン膜とすることにより、ＴＦＴの高性能化と高信頼化が実現できる。
（実施例６）
図１３は本発明第６の実施形態における図５中のＢ−Ｂ'での断面図で、画素電
極１３形成後の構成を示す。図１３は、実施例５において第２の絶縁膜９をパターンニングする際、ゲート電極の上面及び側面に形成された部分を残した構造である。信号線とゲート線のコンタクト部分における第２の絶縁膜は除去する。本実施例に依れば、高抵抗ポリシリコン層５とゲート電極との間のフリンジ容量が増加し、高抵抗ポリシリコン層５の抵抗が低下するため、ＴＦＴの性能がさらに向上する。
（実施例７）
本発明の第７の実施例は、第１の実施例の製造工程を簡略化したもので断面図は図１３と同様である。その製造方法を図１４に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４を形成し、その後ゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜）を１００ｎｍ形成する（図１４（ａ）
）。スパッタリング法によりゲート線、ゲート電極、保持電極となるＡｌを２５
０ｎｍ堆積し、公知のホトエッチング工程によりＡｌをパターンニングしゲート電極７を形成すると同時に保持電極８を形成する。さらに、スパッタリング法により第２の絶縁膜９（本実施例では酸化アルミニウム膜）を５０ｎｍ堆積し（図１４（ｂ））、公知のホトエッチング工程によりパターンニングする（図１４（ｃ））。その後、ｐチャネルＴＦＴ及び容量素子の領域をレジストで覆い、燐イオンを打ち込む。この時、第２の絶縁膜下部は燐イオンのドーズ量が少なくなるので、高抵抗ｎ型ポリシリコン層５と低抵抗ｎ型ポリシリコン層６が同時に形成される。その後、図示はしていないが、ＴＦＴＣＭＯＳを構成するため、ｐチャネルＴＦＴに対してはゲート電極７をマスクとして、イオン打ち込みによって低抵抗ｐ型ポリシリコン層を形成する（図１４（ｄ））。その後、層間絶縁膜１０
を形成し、実施例１と同様の工程を経てコンタクトスルーホールを開口し（図１４（e））、ソース／ドレイン電極１１を形成する（図１４（ｆ））。その後、保護絶縁膜１２、画素電極１３を形成し図１３の構造を得る。
本実施例に依れば、低抵抗ｎ型ポリシリコン層と高抵抗ｎ型ポリシリコン層を同時に形成できるので製造工程が簡略化できる。さらに、イオン打ち込み時のポリシリコン上の絶縁膜厚が薄いため、打ち込みエネルギーを低くすることにより、打ち込みダメージを低減できる。
（実施例８）
図１５は本発明第８の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。これらＴＦＴ及び保持容量素子の製造方法を図１６に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４を形成し、その後ゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化アルミニウム膜）を１００ｎｍ形成する（図１６（ａ））。さらに実施例１と同様に、ゲート電極７、保持電極８を形成し、高抵抗ｎ型ポリシリコン層５、低抵抗ｎ型ポリシリコン層６、そして低抵抗ｐ型ポリシリコン層を形成する（図１６（ｂ））。スパッタリング法により第２の絶縁膜９（本実施例では酸化アルミニウム膜）を５０ｎｍ堆積し、次に層間絶縁膜１０を形成する。その後、コンタクト開口部と保持電極上の層間絶縁膜をドライエッチングにより除去する（図１６（ｃ））。さらに、保持電極上の第２の絶縁膜をレジストで覆い、コンタクト開口部の第１及び第２の絶縁膜を除去し、コンタクトホールを開口する（図１６（ｄ））。その後、実施例１と同様の工程を経てソース／ドレイン電極１１を形成する（図１６（ｅ））。その後、保護絶縁膜１２、画素電極１３を形成し図１５の構造を得る。
本実施例に依れば、第２の絶縁膜が層間絶縁膜に対して十分なエッチング選択比を有しており、層間絶縁膜除去時に過エッチングによりポリシリコン膜が削れることがないため、ドライエッチングによりコンタクトホール開口部の層間絶縁膜を除去できる。従って、コンタクト径を微細化できるため回路の集積度が向上し、周辺駆動回路を小型化できる。
（実施例９）
図１７は本発明第９の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そして保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される保持容量素子をそれぞれ示す。これらＴＦＴ及び保持容量素子の製造方法を図１８に従って述べる。
まず実施例１と同様に、ガラス基板１上にバッファ層２、島状のポリシリコン層４を形成し、その後ゲート絶縁膜となる第１の絶縁膜３（本実施例では酸化シリコン膜と酸化アルミニウム膜との積層膜）を１００ｎｍ形成する（図１８（ａ））。さらに実施例１と同様に、ゲート電極７、保持電極８を形成し、高抵抗ｎ型ポリシリコン層５、低抵抗ｎ型ポリシリコン層６、そして低抵抗ｐ型ポリシリコン層を形成する（図１８（ｂ））。次に、全体を覆うように酸化シリコンからなる膜厚５００ｎｍの層間絶縁膜１０を形成する。その後、コンタクト開口部と保持電極上の層間絶縁膜をドライエッチングにより除去する（図１８（ｃ））。さらに、コンタクト開口部の第１の絶縁膜を除去し、コンタクトホールを開口する（図１８（ｄ））。スパッタリング法により第２の絶縁膜９（本実施例では酸化
アルミニウム膜）を５０ｎｍ堆積し、公知のホトエッチング工程によりパターンニングする（図１８（e））。その後、実施例１と同様の工程を経てソース／ドレイン電極１１を形成する（図１８（ｆ））。さらに、保護絶縁膜１２、画素電極１３を形成し図１７の構造を得る。
本実施例に依れば、第１の絶縁膜が層間絶縁膜に対して十分なエッチング選択比を有しており、層間絶縁膜除去時に過エッチングによりポリシリコン膜が削れることがないため、ドライエッチングによりコンタクトホール開口部の層間絶縁膜を除去できる。従って、コンタクト径を微細化できるため回路の集積度が向上し、周辺駆動回路を小型化できる。
本実施例に依れば、層間絶縁膜を除去した後、第２の絶縁膜を形成するため、層間絶縁膜をエッチングする際に第２の絶縁膜が受けるダメージを回避できる。従って、比誘電率、耐圧低下の抑制に効果的である。
また、本実施例に依れば、不純物活性化の後、保持電極上の層間絶縁膜を除去し
、第２の絶縁膜を形成するため、第２の絶縁膜に加えられる最高処理温度を１００℃程度にすることが可能である。従って、有機材料からなる絶縁膜を第２の絶縁膜に用いた場合にも、熱処理によって膜が熱分解されることはなく、容量素子に適用できる。有機材料を用いれば、ベンゼン環のπ電子を利用して大容量化が可能である。また、水素終端アニール処理によりＴＦＴ特性を向上させるために、有機材料の耐熱温度は２００℃以上が望ましい。
（実施例１０）
図１９は本発明第１０の実施形態における図５中のＢ−Ｂ'での断面図で、画素電極１３形成後の構成を示す。画素ＴＦＴ、そしてポリシリコン層１４−第１の絶縁膜３−保持電極８で構成される第１の容量素子と、保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される第２の容量素子との並列容量素子をそれぞれ示す。
本実施例は、保持容量素子下部にポリシリコン層がパターンニングされており、ポリシリコン層１４−第１の絶縁膜３−保持電極８からなる保持容量素子が形成されていることを除けば、実施例１と同様である。本実施例に依る保持容量素子は、ポリシリコン層１４−第１の絶縁膜３−保持電極８で構成される第１の容量素子と、保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される第２の容量素子との並列容量素子となり、実施例１よりも容量を増大でき、コントラストが向上する。
もちろん本実施例を、上記実施例２から実施例９と組み合わせることにより、それぞれ容量が増大し、コントラストが向上する。
（実施例１１）
本発明の第１１の実施形態における画像表示装置の構成図は図２と同様である。図２０は、画素４０の平面レイアウト図である。図２１は図２０中のＣ−Ｃ'での断面図で、画素電極１３形成後の構成を示す。図２１は、ＴＦＴと容量素子とが画素電極を介して接続されていることを除けば、実施例１の構造と同様である。
本実施例に依れば、ＴＦＴと容量素子とが画素電極を介して接続されている。従って、ＴＦＴと容量素子との間の領域も光が透過し開口率が向上する。なお、本実施例の構造は、実施例２から実施例１０に対しても同様の効果がある。
（実施例１２）
本発明の第１２の実施形態における画像表示装置の構成図は図２と同様である。図２２は、画素４０の平面レイアウト図である。図２３は図２２中のＤ−Ｄ'での断面図で、画素電極１３形成後の構成を示す。図２３は、保持電極の全領域を用いて第２の絶縁膜を介した容量が形成されていることを除けば、実施例１の構造と同様である。
本実施例に依れば、保持電極の全領域を用いて第２の絶縁膜を介した容量が形成でき、容量素子の面積をより縮小できる。従って、開口率が向上する。なお、本実施例の構造は、実施例２から実施例１０に対しても同様の効果がある。
（実施例１３）
図２４は実施例１から１２に記載のＴＦＴ駆動画像表示装置の回路構成を示すブロック図である。実施例１から１２に記載のＴＦＴ及び容量素子等を用いて、図２４に示すようなＴＦＴ駆動回路を構成できる。すなわち、画像表示部３２の各画素ＴＦＴ３４の制御は、コントロール回路７４によって制御されるドレインドライバ回路３１及びゲートドライバ回路３０によって行われる。コントロール回路７４はＬＳＩにより実装されているメイン回路７３によって制御される。メイン回路７３、コントロール回路７４は電源回路７２から電源を供給される。この電源回路７２は、ゲート線と信号線との交差部に実施例１から９に記載の容量素子を有しており、容量は約５００ｎＦと大きく、電圧を安定化させる役割を果たしている。このように大きな容量を形成する場合、本発明は、容量素子の電極間隔を狭く、絶縁膜の比誘電率を高くできるため素子面積を小さくでき、周辺回路が小型化できる。さらに、容量素子を構成する電極は低抵抗であり、優れた周波数特性を有している。また，この容量を，コントロール回路７４、ドレインドライバ回路３１、ゲートドライバ回路３０等に備えることによっても同様の効果が得られる。
本実施例に依れば、画像表示部３２とコントロール回路７４、ドレインドライバ回路３１、ゲートドライバ回路３０、電源回路７２を同一ガラス基板上に形成し、画像表示パネルに諸回路を内蔵することにより、周辺部の実装基板化が可能となり、画像表示装置の低コスト化と高信頼性を実現できる。
（実施例１４）
図２５は本発明第１４の実施形態における画像表示装置の構成図である。液晶容量素子35と保持容量素子３６と画素ＴＦＴ３４を有する画素がマトリクス状に配置され、画素ＴＦＴ３４のゲートはゲート線３７を介してゲート線シフトレジスタ１０５に接続されている。また画素ＴＦＴ３４のドレインは信号線３８を介してＤＡ変換器１０６に接続されている。一方マトリクス状に配置されたフレームメモリのメモリセルはメモリ容量１１１とメモリスイッチ１１２とから構成されており、メモリスイッチ１１２のゲートはワード線１１３とその一端に設けられたワード線選択スイッチ１１５を介してワード線シフトレジスタ１１４に接続されている。一方各メモリスイッチの一端はデータ線１１６に接続されており、データ線１１６の一端にはデータ入力回路１１７が、他端にはセンスアンプ１０８とラッチ回路１０７が設けられている。ラッチ回路１０７の出力は前記ＤＡ変換器１０６に接続されている。以上の各構成要素は、同一基板上にｐｏｌｙ−ＳｉＴＦＴを用いて構成されている。
図２６は図２５中のメモリセル１１０の平面レイアウト図を示す。図２７は図２６中のＥ−Ｅ'での断面図を示す。メモリ容量１１１の構造は実施例１と同様であり、保持電極８−第２の絶縁膜９−ソース／ドレイン電極１１で構成される容量素子である。
以下、本実施例の動作を説明する。書込み時には一般のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同様に、ワード線シフトレジスタ１１４、ワード線選択スイッチ１１５によって選択された行のメモリセルには、データ入力回路１１７から画像データが書込まれる。また同様にワード線シフトレジスタ１１４、ワード線選択スイッチ１１５によって選択された行のメモリセルの画像データはデータ線１１６を介してセンスアンプ１０８に入力され、ラッチ回路１０７でラッチされる。ラッチされた画像データはDA変換器１０６でアナログ信号に変換され、このアナログ信号は信号線３８に出力される。このときワード線シフトレジスタ１１４に同期してゲート線シフトレジスタ１０５が走査され、ゲート線シフトレジスタ１０５はゲート線３７を介して、所定の行の画素ＴＦＴ３４をオンに設定する。これによって上記アナログ信号は所定の画素の液晶容量３５に書き込まれ、読み出された画像データに基づく液晶を用いた画像表示が可能となる。
なお本実施例に関しては、例えば特開平１１−８５０６５号公報に詳しく記載されている。
本実施例に依れば、周辺回路にＤＲＡＭを内蔵することにより、画像表示装置の低消費電力化が可能である。このように周辺回路にＤＲＡＭを内蔵した場合、本発明は単位面積あたりの容量を大きくできるためメモリ素子の面積を小さくできる。従って、周辺回路を小型化できる。
（実施例１５）
図２８は本発明第１５の実施形態における画像表示装置の構成図である。画素電極２２４と対向電極２２５の間に液晶容量を有する画素２３０が、表示部にマトリクス状に配置され、画素２３０はゲート線２３１を介してゲート線駆動回路２３５に、及び信号線２３２を介して信号線駆動回路２３４に接続されている。画素２３０にはデータ入力スイッチ２２１及び保持容量２２２で構成されたＤＲＡＭが設けられており、データ入力スイッチ２２１の他端は信号線２３２に接続されている。またこのＤＲＡＭのデータノードは画素駆動スイッチ２２３のゲートに接続され、前述の液晶容量は画素駆動スイッチ２２３を介して、共通電極線２３３に接続される。なお共通電極線２３３は共通電極駆動回路２３７に、対向電極２２５は対向電極駆動回路２３６に接続されている。