【事件の表示】
　平成　４年特許願第１９６３２１号「マイクロコンピュータ」拒絶査定に対する審判事件［平成　６年　１月２８日出願公開、特開平　６−　２００６９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成４年６月３０日に出願されたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１３年１月１０日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「インストラクションコードを記憶したメモリから読み出されたインストラクションコードのモニタが外部端子を介することで可能なテストモードを有する１チップＩＣのマイクロコンピュータにおいて、
　前記メモリにアクセスせず且つプログラムカウンタにアクセスしないインストラクションのインストラクションコードからなるインストラクションコード又はインストラクションコード列であって前記メモリの１ワードのビット数に等しいビット数からなるインストラクションコード又はインストラクションコード列がＩＣ内部で発生されてインストラクションデコーダに前記メモリに接続されたデータバスを介すことなく入力される前記テストモードを備え、このテストモードにおいて前記インストラクションが順次実行されることにより前記メモリに記憶された次の前記インストラクションコードが前記メモリに接続されたデータバスを介して順次前記外部端子へ出力されることを特徴とするマイクロコンピュータ。」
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用した、特開昭５７−１７６６００号公報（以下、「引用例」という。）には、ワンチップマイコンの構成の概略を示す第２図に関して、「第２図の実施例では以上のように構成されているので、リセット信号発生装置（１７）からのリセット信号でＮＯＰ命令発生回路（１２ｂ）はＮＯＰ命令の連続実行を開始し、内部アドレス発生回路（３）の出力はプログラム開始番地に設定される。この状態でコントロール信号発生装置（１６）からＲＯＭ内容表示の制御信号が出力されると、インストラクション入力制御ゲート（２０）は内部データバス（８）からインストラクションラッチ回路（９）へのデータ入力を阻止するようになる。出力制御ゲート（１３）は勿論内部データバス（８）の内容を表示装置（１４）へ出力可能である。次に、リセット信号発生装置（１７）からのリセット信号を解除すると、内部アドレス発生回路（２）から指定されるプログラム開始番地の内蔵ＲＯＭ（２）の内容がセンスアンプ（６）へ向つて出力される。この状態で、タイミング信号発生装置（１６）からの信号が入力されると内部読み出し信号発生回路（７）から読み出し信号が出て、センスアンプ（６）は内蔵ＲＯＭ（２）からのデータを内部データバス（８）へ送出する。このデータは出力制御ゲート（１３）を通して表示装置（１４）へタイミング信号発生装置（１６）の出力信号に同期して出力され表示される。上記動作によって１を加算されるプログラムカウントの作用でインクレメントされた内部アドレス発生回路（３）の内容について上述の操作を繰返す。以下同様にして内蔵ＲＯＭ（２）の全アドレス内容を読み出し表示することができる。」（第３頁右上欄第１４行〜左下欄第１９行）と記載されている。
　そして、上記引用例に記載されている１チップマイコン（１ａ）は当然ＩＣ（集積回路）で構成され、またコントロール信号発生装置（１６）からＲＯＭ内容表示の制御信号が出力されるのはテストモード時であることは明らかであり、また上記引用例に示されている内蔵ＲＯＭ（２）にはインストラクションコードが記憶されており、また出力制御ゲート（１３）の出力は外部端子を介して表示装置（１４）へ送出されることは明らかであるので、上記引用例には、
　インストラクションコードを記憶した内蔵ＲＯＭ（２）から読み出されたインストラクションコードのモニタが外部端子を介することで可能なテストモードを有する１チップＩＣのマイクロコンピュータ（１ｂ）において、
　ＮＯＰ命令が前記１チップＩＣ内部で発生されて指令デコーダ（１０）に入力される前記テストモードを備え、このテストモードにおいて前記ＮＯＰ命令が順次実行されることにより前記内蔵ＲＯＭ（２）に記憶された次の前記インストラクションコードが前記内蔵ＲＯＭ（２）に接続された内部データバス（８）を介して順次前記外部端子へ出力されるマイクロコンピュータ、に関する発明が記載されている。
　
３．本願発明と引用例に記載されている発明との対比
　本願発明と上記引用例に記載されている発明とを対比すると、上記引用例に記載されている発明の「内蔵ＲＯＭ（２）」、「指令デコーダ（１０）」及び「内部データバス（８）」は、本願発明の「メモリ」、「インストラクションデコーダ」及び「データバス」にそれぞれ相当しているものと認められる。また、本件明細書の段落００２０には、「このダミーコードはメモリにアクセスせず且つプログラムカウンタに直接アクセスしないインストラクションのインストラクションコードであればよい。例えば、いわゆる“ＮＯＰ”命令（ノーオペレーションインストラクション）、すなわち、プログラムカウンタの値が順に進むことを除いてはそのインストラクションの実行処理によってはＣＰＵ内外の状態に変化や影響を何ら与えることのないインストラクションのインストラクションコードがある。」と記載されているから、上記引用例に記載されている発明の「ＮＯＰ命令」は、本願発明の「メモリにアクセスせず且つプログラムカウンタにアクセスしないインストラクション」に相当しているものと認められるので、両者の発明は共に
「インストラクションコードを記憶したメモリから読み出されたインストラクションコードのモニタが外部端子を介することで可能なテストモードを有する１チップＩＣのマイクロコンピュータにおいて、
　前記メモリにアクセスせず且つプログラムカウンタにアクセスしないインストラクションのトラクションコードであって、該インストラクションコードがＩＣ内部で発生されてインストラクションデコーダに入力される前記テストモードを備え、このテストモードにおいて前記インストラクションが順次実行されることにより前記メモリに記憶された次の前記インストラクションコードが前記メモリに接続されたデータバスを介して順次前記外部端子へ出力されるマイクロコンピュータ。」である点で一致し、以下の点で相違しているものと認められる。
＜相違点＞
（１）本願発明では、インストラクションコードのビット数をメモリの１ワードのビット数に等しく設定しているのに対して、上記引用例に記載されている発明では、インストラクションコードのビット数とメモリの１ワードのビット数との関係について明記されていない点。
（２）本願発明では、メモリに接続されたデータバスを介することなくインストラクションコードをインストラクションデコーダに入力するように構成しているのに対して、上記引用例に記載されている発明では、メモリに接続されたデータバスを介してインストラクションコードをインストラクションデコーダに入力するように構成している点。
　
４．相違点についての当審の判断
　まず、上記相違点（１）について検討すると、ＣＰＵに対する命令が格納されているメモリとは別にＮＯＰ命令を発生させる手段を設けて該ＮＯＰ命令を上記ＣＰＵで実行させる場合に、該ＮＯＰ命令のビット数と上記メモリの１ワードのビット数とを等しくすることは当然のことであって、上記引用例に記載されている発明のＮＯＰ命令のビット数をメモリの１ワードのビット数とを等しくして本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（２）について検討すると、プログラムカウンタのカウントアップを目的としてＮＯＰ命令をＣＰＵで実行させる際に該ＮＯＰ命令をメモリに接続されたデータバスを介することなく直接インストラクションデコーダに入力することは従来周知の技術事項であるから（もし、必要ならば特開昭６３−４５６４４号公報を参照されたい。）、上記引用例に記載されている発明のＮＯＰ命令をメモリに接続されたデータバスを介することなく直接インストラクションデコーダに入力して本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　
５.むすび
　以上のとおりであるから、本願発明は上記引用例に記載された発明及び従来周知の技術事項から当業者が容易に想到し得たものと認められるので、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。