【事件の表示】
　平成３年特許願第３５０６５８号「障害検出機能を有する速度変換装置」拒絶査定に対する審判事件［平成５年７月２日出願公開、特開平５−１６７６４７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成３年１２月１２日の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１２年１月１１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「複数列の入力データ信号を速度変換する速度変換回路と、前記入力データ信号の入力垂直パリティ信号を出力する入力垂直パリティ演算回路と、前記速度変換回路から出力される速度変換された出力データ信号の出力垂直パリティ信号を出力する出力垂直パリティ演算回路と、前記入力垂直パリティ信号を前記出力データ信号に同期して速度変換した出力信号と前記出力垂直パリティ信号とを比較して障害を検出する障害検出回路と、前記速度変換回路における速度変換に必要とされるタイミング信号を発生し、同時に入力データ信号列と出力データ信号列との周波数差のビット挿入位置に所定のデータを挿入するタイミング信号発生回路を備えることを特徴とする障害検出機能を有する速度変換装置。」
　
２．引用例
　これに対して、原査定の拒絶理由に引用された特開平１−１９９２２８号公報（以下、「引用例１」という。）には、次の事項が記載されている。
（１）先入先出し方式の速度変換回路（以下ＦＩＦＯと称す）の各出力ポート間での遅延のばらつきが生じた場合、内部に蓄積しているデータを全部クリアするＦＩＦＯ制御方式・・・（１頁右下欄２〜５）
　
（２）第５図は、従来例のＦＩＦＯ制御方式のブロック図である。
　第５図の場合は、３個の入力ポートＤＩ１〜ＤＩ３には夫々データが、入力クロックに同期して入力し、３個の出力ポートＤＯ１〜ＤＯ３よりは、出力クロックに同期して、ブロック単位でデータが出力される。
　この時、出力ポートＤＯ１〜ＤＯ３より出力するデータ間で遅延のばらつき（データの順が出力ポートで狂った場合）が生じた時、これを見つける為に、排他的論理和回路２０、２１及びノット回路２２を用いて、各入力データに対して奇数パリティチェックを行うビットを生じさせ、これを、第４の入力ポートＤＩ４より、入力クロックに同期して入力し、第４の出力ポートＤＯ４より出力クロックに同期して出力させる。
　この場合出力ポートＤＯ１〜ＤＯ４間で遅延のばらつきがなければ、これ等の出力ポートより出力されるデータは奇数パリティとなっている筈である。
　そこで、出力側には、排他的論理和回路２３〜２５を用い、出力ポートＤＯ１〜ＤＯ４のデータが奇数パリティとなっていれば、１レベルを出力させ、奇数パリティとなっていなければ０レベルを出力させ、フリップフロップ２６を介して、１レベル、又は０レベルをＦＩＦＯ１のマスタリセット端子に入力し、０レベルの時、メモリ部に蓄積しているデータを全部クリアする。（２頁左下欄８行目〜右下欄１５行目）
　
　以上の記載および第５図ならびにこの分野における技術常識を勘案すると、上記「ＦＩＦＯ」は「３列（すなわち複数列）の入力データ信号を速度変換する速度変換回路」であり、出力ポートＤＯ１〜ＤＯ３より出力するデータ間で遅延のばらつきが生じたとき、この障害を検出する機能を有しているから、上記引用例１には以下の発明（以下、「引用発明」という。）が記載されている。
　「複数列の入力データ信号を速度変換する速度変換回路と、奇数パリティチェックを行うビットを生じさせる排他的論理和回路２０、２１及びノット回路２２と、前記ビットを第４の入力ポートＤＩ４より入力クロックに同期して入力し、第４の出力ポートＤＯ４より出力クロックに同期して出力させ、出力ポートＤＯ１〜ＤＯ４のデータが奇数パリティとなっていれば、１レベルを出力させ、奇数パリティとなっていなければ０レベルを出力させる排他的論理和回路２３〜２５とを備えることを特徴とする障害検出機能を有する速度変換装置。」
　
　また、同じく原査定の拒絶理由に引用された特開平３−２６０３３号公報（以下、「引用例２」という。）には、次の事項が記載されている。
（３）この装置では、低次群ディジタル信号の周波数を高次群の周波数に直接合わせるということをしないで、まず低次群のビット信号をメモリに蓄える。ついで、多重化の対象となっている低次群の信号周波数よりもやや速い共通の周波数をもつクロックのタイミングで読み出す。こうすることで全低次群のパルス列の信号を共通の周波数上にのせることができ同期がとれるが、クロックの方が若干速度が速いため、差が少しずつ大きくなって低次群からメモリへのパルス送出ができなくなることが起こり得る。そのため、両者の差分に相当する冗長なスタッフパルスを挿入し、差が拡大するのを防ぐようにしている。（１頁右下欄１６行目〜次頁左上欄８行目）
　
（４）第１図は本発明の一実施例におけるスタッフ多重変換回路の送信部を表したものである。
　・・・
　送信側バッファメモリ１２にはクロック抽出回路１３、多重化回路１５からそれぞれ書込クロック４２、読出クロック４３が入力され、後者のタイミングで読み出された低次群信号４４は多重化回路１５に入力される。・・・
　書込クロック４２および読出クロック４３は位相比較回路１６にも供給され、所定の位相差になったときスタッフ要求信号４６がスタッフ指定パルス発生回路１７に送出される。（２頁右下欄１５行目〜次頁左上欄１１行目）
　
　以上の記載及び第１図ならびにこの分野における技術常識を勘案すると、第１図符号１２の「送信側バッファメモリ」は「速度変換回路」であるから、上記引用例２には以下の技術手段（以下、「慣用手段１」という。）が記載されている。
　「速度変換装置において、書込クロックおよび読出クロックの同期をとること及び書込クロックおよび読出クロックが所定の位相差になったときスタッフ要求信号を出力する回路を備えること」
　
　また、例えば特開昭６１−２７８２２９号公報の特許請求の範囲（１）又は特開昭６１−２５３４０号公報の２頁左下欄に記載されているように、
　「速度変換装置において、第１クロック及び第２クロックをそれぞれ分周し、書込クロック及び読出クロックとするとともに、当該書込クロック及び読出クロックの位相を比較し、必要なクロック間の同期をとること」
は単なる慣用手段（以下、「慣用手段２」という。）である。
　
３．対比
　そこで、本願発明と引用発明とを対比するに、引用発明の「奇数パリティチェックを行うビットを生じさせる排他的論理和回路２０、２１及びノット回路２２」は本願発明の「入力データ信号の入力垂直パリティ信号を出力する入力垂直パリティ演算回路」と機能的に同一であり、引用発明の「排他的論理和回路２３〜２５」は本願発明の「速度変換回路から出力される速度変換された出力データ信号の出力垂直パリティ信号を出力する出力垂直パリティ演算回路」と同一の機能を有するとともに、「入力垂直パリティ信号を前記出力データ信号に同期して速度変換した出力信号と前記出力垂直パリティ信号とを比較して障害を検出する障害検出回路」の機能も有している。
　したがって、本願発明と引用発明は、
　「複数列の入力データ信号を速度変換する速度変換回路と、前記入力データ信号の入力垂直パリティ信号を出力する入力垂直パリティ演算回路と、前記速度変換回路から出力される速度変換された出力データ信号の出力垂直パリティ信号を出力する出力垂直パリティ演算回路と、前記入力垂直パリティ信号を前記出力データ信号に同期して速度変換した出力信号と前記出力垂直パリティ信号とを比較して障害を検出する障害検出回路を備えることを特徴とする障害検出機能を有する速度変換装置。」
の点で一致し、以下の点で相違する。
　
＜相違点＞
　「タイミング信号発生回路」に関し、本願発明の「速度変換装置」は「速度変換回路における速度変換に必要とされるタイミング信号を発生し、同時に入力データ信号列と出力データ信号列との周波数差のビット挿入位置に所定のデータを挿入するタイミング信号発生回路」を備えるのに対し、引用発明は「タイミング信号発生回路」について不明である点。
　
４．当審の判断
　そこで、上記相違点の「タイミング信号発生回路」について検討するに、本願発明の「速度変換回路における速度変換に必要とされるタイミング信号」は、本願明細書段落［０００６］に記載された「クロック信号４は、クロック信号１０と一定周期で位相同期が取られた速度の異なるクロック信号１１をＭ分周して得られる。」という構成及び図１に記載された「タイミング信号９がＭ分周器１０７に入力されている」という構成を参考にすると、「クロック３とクロック４の位相同期のためのタイミング信号」であると考えられる。
　してみると、本願発明の「速度変換回路における速度変換に必要とされるタイミング信号を発生し、同時に入力データ信号列と出力データ信号列との周波数差のビット挿入位置に所定のデータを挿入するタイミング信号発生回路」は、「クロック信号の位相同期用タイミング信号を発生し、同時に入力データ信号列と出力データ信号列との周波数差のビット挿入位置に所定のデータを挿入するタイミング信号発生回路」を指していると考えられる。
　一方、「速度変換回路」において「書込クロックおよび読出クロックが所定の位相差になったときスタッフ要求信号を出力する回路を備えること」や「第１クロック及び第２クロックをそれぞれ分周し、書込クロック及び読出クロックとするとともに、当該書込クロック及び読出クロックの位相を比較し、必要なクロック間の同期をとること」自体は、上記したように、単なる慣用手段であり、かつ、上記「書込クロックおよび読出クロックが所定の位相差になったときスタッフ要求信号を出力する回路」が本願発明の「入力データ信号列と出力データ信号列との周波数差のビット挿入位置に所定のデータを挿入するタイミング信号発生回路」と同じ機能であること、また、上記「ビット挿入」が同期タイミングと密接な関連のあるタイミングであること等を考慮すると、引用発明の速度変換装置に、クロック間の同期を取る手段（慣用手段２）を備えるとともに、同期のためのタイミングを利用して付加ビットを挿入する手段（慣用手段１）を備えた「タイミング信号発生回路」を付加して本願発明のように構成する程度のことは容易なことである。
　
５．むすび
　以上のとおりであるから、本願発明は、上記引用例１、２に記載された発明ないし慣用手段１、２に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。