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　平成　２年特許願第１５８５４４号「パイプラインシリアルメモリ及びそのパイプラインの方法」拒絶査定に対する審判事件［平成　３年　６月　４日出願公開、特開平　３−１３０９８３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　
　本願発明は平成２年６月１６日（パリ条約による優先権主張１９８９年６月１６日、米国）の出願であって、平成７年８月８日及び平成１０年７月１３日に手続補正がされた後、平成１０年９月７日に拒絶査定がされ、これに対し、平成１１年１月５日に審判請求がされた後、平成１３年１０月９日に手続補正がされたものである。
　
　前記平成１３年１０月９日の手続補正により補正された本願各発明は、その特許請求の範囲の請求項１〜１６に記載されたとおりのものであるところ、その請求項１２に係る発明は特許請求の範囲の請求項１２に記載された次のとおりのものである（以下、「本願発明」という）。
　
「１２．　第１及び第２のメモリアレイからなるメモリデバイスに連続するデータエレメントを書き込みクロック信号と読出クロック信号に応答して格納し、かつ前記連続するデータを読み出す方法であって、前記連続するデータエレメントは初期データエレメントと、第１のデータエレメント及び少なくとも一つの引き続くデータエレメントを有し、前記方法は、
　第１の書き込みクロック信号に応答して初期データレジスタ書き込み信号を生成し、
　前記初期データレジスタ書き込み信号に応答して、前記一連のデータエレメントのうち一番目に受信される初期データエレメントを初期データレジスタ格納手段に格納し、
　前記初期データエレメント以外の連続されるデータエレメントを第２データバスに沿って前記第１及び第２のメモリアレイに伝送し、
　第２の書き込みクロック信号に応答して第１の書き込み選択信号を生成し、
　前記第１の書き込み選択信号に従って前記第１のデータエレメントを前記第１及び第２のメモリアレイの所定の第１のセルに書き込み、
　第３の書き込みクロック信号に応答して第２の書き込み選択信号を生成し、
　前記第２の書き込み選択信号に従って、前記少なくとも一つの引き続きデータエレメントの第１の引き続くデータを前記第１及び第２のメモリアレイの他の所定の第１セルに書き込み、
　第１の読出クロック信号に応答して前記初期データレジスタ格納手段に格納された前記初期データエレメントを出力し、
　前記第１の読出クロック信号に応答して第１の読出選択信号を生成し、
　前記第１の読出選択信号に応答して、前記第１のデータエレメントを格納する前記第１及び第２メモリアレイの一つの中の前記所定の第１セルを検知し、
　前記第１及び第２のメモリアレイの一つに関連して接続された第１及び第２のセンスアンプ手段の一つから、第２の読出クロック信号に応答して前記第１のデータエレメントを格納する前記第１及び第２のアレイの一つの中の前記所定の第１のセルに格納された前記第１のデータエレメントを出力手段に選択的にゲーティングし、
　前記第２の読出クロック信号に応答して第２の読出選択信号を生成し、
　前記第２の読出選択信号に応答して前記第１の引き続くデータエレメントを格納する前記第１及び第２のメモリアレイの他方の前記所定の第１のセルを検知し、
　前記第１及び第２のメモリアレイの他方に関連して接続された前記第１及び第２のセンスアンプ手段の他方から、第３の読出クロック信号に応答して、前記第１の引き続くデータエレメントを格納する前記第１及び第２の他方の前記所定の第１のセルに格納される前記第１の引き続くデータエレメントを前記出力手段に選択的にゲーティングすることを特徴とする方法。」
　
　
２．引用刊行物
　
　これに対して、当審の拒絶の理由に引用された特開昭６３−１８３６７９号公報（昭和６３年７月２９日出願公開。以下、「刊行物１」という。）には、「高速ポインタをベースとした先入先出メモリ」に関する発明において、図面と共に、以下の記載がある。
　
（ア）「本願発明は、先入れ先出し（ＦＩＦＯ）メモリ方式に関するものであって、更に詳細には、複数個のポインタをべースとしたランダムアクセスメモリ（ＲＡＭ）を有する高速ＦＩＦＯメモリに関するものである。」（第２頁下右欄５行〜９行）
　
（イ）「入力アドレスカウンタ３２−１は、次のデータ入力ワードを格納すべき格納位置のアドレスを発生し、且つ出力アドレスカウンタ３２−２は次のデータ出力ワードを取り出すべき格納位置のアドレスを発生する。」（第５頁上左欄１６行〜２０行）
　
（ウ）「本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、高速のＦＩＦＯメモリであって、複数個のポインタをベースとしたランダムアクセスメモリを有する高速ＦＩＦＯメモリを提供することを目的とする。」（第７頁上左欄６行〜１０行）
　
（エ）「ポインタを具備する入力制御論理は、入力するデータワードをＭ個のポインタをベースとしたＲＡＭ内に周期的に書き込む。ポインタを具備する出力制御論理は、Ｍ個のポインタをベースとしたＲＡＭから周期的に以前に格納したデータワードを読み取る。」（第７頁上左欄１６行〜上右欄１行）
　
（オ）「入力制御論理４２は、入力ポート４１に対して制御信号を与え、且つデータ入力バッファ４５を夫々左及び右のＲＡＭ５０Ｌ及び５０Ｒとインターフェースする為の制御信号を与える。データ入力バッファ４５は、入力ポート４１に現れる入力信号を電気的にバッファし、且つＲＡＭ５０Ｌ及び５０Ｒによって必要とされるデータ入力信号の電圧レベルを発生する。入力サイドポインタ４４は、入力シフト制御論理４３を指示して、２つのＲＡＭ５０Ｌ及び５０Ｒに関する連続する入力サイクルで交互に動作させる。同様に、出力制御論理５３は、出力サイドポインタ５２を有しており、それは出力シフト制御論理５１を指示して、２つのＲＡＭ５０Ｌ及び５０Ｒに関して連続する出力サイクルで交互に動作させる。デ−タ出力バッファ５４は、ＲＡＭ５０Ｌ又は５０Ｒ内の選択した格納位置から読み出されたデータワードを表す信号を電気的にバッファする。」（第７頁下左欄１０行〜下右欄８行）
　
（カ）「データが存在すると、出力シフト制御論理５１は、出力サイドポインタ５２の指示の下で、出力アドレスカウンタ４７ＬがポイントするアドレスＬ０に対応する格納位置と、出力アドレスカウンタ４７Ｒがポイントするアドレスに対応する格納位置とから交互にデータをシフトする。」（第８頁上右欄２０行〜下左欄５行）
　
　また、Ｆｉｇ．１０には、メモリセグメントの概略図として、次の構成が記載されている。
　
（キ）「ランダムアクセスメモリ８３の出力を、センスアンプ８５を介してＲＡＭセグメントデータ出力ラインバスＤＲへ供給する構成」
　
　（ア）〜（キ）の記載事項によると、刊行物１には、
「２個のポインタをべースとしたランダムアクセスメモリ（ＲＡＭ）を有する高速先入れ先出し（ＦＩＦＯ）メモリに関し、
　高速のＦＩＦＯメモリでもって、２個のポインタをベースとしたランダムアクセスメモリを高速ＦＩＦＯメモリを提供することを目的として、
　入力するデータワードを２個のポインタをベースとしたＲＡＭ内に周期的に書き込み、該ＲＡＭから周期的に以前に格納したデータワードを読み取るものであって、
　入力アドレスカウンタが、格納すべき格納位置のアドレスを発生し、入力サイドポインタが、入力シフト制御論理を指示して、２個のＲＡＭに関する連続する入力サイクルで交互に動作させることで、データ入力ワードをＲＡＭのポイントに書き込み、
　出力制御論理は、出力サイドポインタを有しており、それは出力シフト制御論理を指示して、２個のＲＡＭに関して連続する出力サイクルで交互に動作させ、センスアンプを介して、ＲＡＭ内の選択した格納位置から読み出されたデータワードを表す信号を出力する高速ポインタをベースとした先入先出メモリ」
の発明（以下、「刊行物１記載の発明」という）が記載されていると認められる。
　
　当審で引用した引用した特開昭６３−７４２００号公報（昭和６３年４月４日出願公開。以下、「刊行物２」という）には、「半導体記憶装置」に係る発明において、図面と共に、以下の記載がある。
　
（ク）「本発明の目的は、上述の如きダイナミック型メモリー素子を用いて、高集積化による大容量化を可能とし、かつ高速動作が可能で低コストのＦＩＦＯメモリーからなる半導体記憶装置を提供することにある。」（第３頁下右欄２行〜６行）
　
（ケ）「
データー書き込み動作
１．（中略）
これによりデーター入力バッファのデーターはＩＮからＩ／Ｎ（Ａ）を経て、Ａラインバッファの０番地に書き込まれる。
２．ＳＷＣＫに同期して、順次Ａラインバッファの各番地にデーターが書き込まれてゆく。
３．Ａラインバッファのすべての番地にデーターが書き込まれたら、Ａポインターから、データー伝達経路切換え要求が入力ラインセレクタに伝えられ、入力ラインセレクタは、Ｉ／Ｏ（Ａ）をＩＮから切り離し、ＩＮＤをＩＮに接続する。
（中略）
データー読み出し動作
　データー読み出しの手順は次のようになる。
１．（中略）
ＲＲＳＴのエッジを検出し、リセットが発生したことを出力ラインセレククとアービタ回路に知らせる。出力ラインセレククはその信号を受けて、Ｉ／Ｏ（Ａ）又はＩ／Ｏ（Ｂ）をＯＵＴと接続する。（中略）
　さて、アービタ回路に伝えられたＲＲＳＴ信号は、ダイナミックメモリーアレイに書き込まれたデーターを読み出し用ラインバッファに読み出すための読み出し要求信号ＲＲＱ（第４図参照）を発生させ、必要期間内に必要情報の読み出しを行わせる。これは、現在読み出しているＡラインバッファ又はＢラインバッファのデーターがすべて読み出された後に、続くデーターを準備するものである。
２．ＳＲＣＫに同期して、順次Ａ又はＢラインバッファのデーターが読み出され、Ａ又はＢラインバッファの最後のアドレスまでデーターを読み終えたら、
３．Ａ又はＢポインターからデーター伝達経路切換え要求が出力ラインセレクタに伝えられ、ＯＵＴはＯＵＴＤに接続される。
４．１で既に読み出し用ラインバッファの前半部分には、次に読み出すべきデーターがローディングされているから、ＯＵＴには、連続して間断なくデーターが読み出されてゆく。（中略）
　まず、Ａラインバッファに新フレームのデーターの先頭１００ビットが書き込まれ、１０１ビット目から２００ビットまでが書き込み用ラインバッファの１番地から１００番地に書き込まれたとする。」（第４頁上右欄１９行〜第６頁下右欄６行）
　
　（ク）、（ケ）の記載事項によると、刊行物２には、
「高速動作が可能なＦＩＦＯメモリを提供することを目的に、
　データは先頭１００ビットの部分と、１０１ビット目以降の部分とを有し、
　データの先頭１００ビットの部分をＡ又はＢラインバッファに書き込み、
　Ａ又はＢラインバッファに書き込まれたデータの先頭１００ビットの部分を出力するＦＩＦＯメモリからなる半導体記憶装置」
の発明（以下、「刊行物２記載の発明」という）が記載されていると認められる。
　
　
３．対比
　
　刊行物１記載の発明は「先入先出メモリ」なる物として発明が表現されているが、これを方法として発明を表現し得ることは自明であって、単なる表現上の問題にすぎない。
　また、書き込みクロック信号に応答し、それぞれのメモリに対する書き込みクロックから書き込み制御信号を生成し、該書き込み制御信号に従って書き込み動作をすること、及び、読み込みクロック信号に応答し、それぞれのメモリに対する読み込みクロックから読み込み制御信号を生成し、該読み込み制御信号に従って読み込み動作をすることは、メモリに対する書き込み及び読み込みの動作として通常行っていることである。
　以上の事項に鑑みて、本願発明と刊行物１記載の発明とを対比すると、両者の一致点及び相違点は、次のとおりである。
　
（ａ）刊行物１記載の発明は、入力するデータワードを２個のポインタをベースとしたＲＡＭ内に周期的に書き込み、該ＲＡＭから周期的に以前に格納したデータワードを読み取るものであるから、「第１及び第２のメモリアレイからなるメモリデバイスに連続するデータエレメントを書き込みクロック信号と読出クロック信号に応答して格納し、かつ前記連続するデータを読み出す方法」における発明であって、「初期データエレメント」を有する点を除き、「前記連続するデータエレメントは、第１のデータエレメント及び少なくとも一つの引き続くデータエレメントを有」することは明らかである。
　
（ｂ）刊行物１記載の発明は、入力するデータワードを２個のポインタをベースとしたＲＡＭ内に周期的に書き込むものであり、本願発明の「前記初期データエレメント以外の連続されるデータエレメント」とは、第１及び第２のメモリアレイに書き込まれるデータエレメントであるから、「第２データバスに沿」う点を除き、「前記初期データエレメント以外の連続されるデータエレメントを前記第１及び第２のメモリアレイに伝送し」ていることは明らかである。
　
（ｃ）刊行物１記載の発明は、入力アドレスカウンタが、格納すべき格納位置のアドレスを発生し、入力サイドポインタが、入力シフト制御論理を指示して、２個のＲＡＭに関する連続する入力サイクルで交互に動作させることで、データ入力ワードをＲＡＭのポイントに書き込んでいるから、「第２の書き込みクロック信号に応答して第１の書き込み選択信号を生成し、前記第１の書き込み選択信号に従って前記第１のデータエレメントを前記第１及び第２のメモリアレイの所定の第１のセルに書き込み、第３の書き込みクロック信号に応答して第２の書き込み選択信号を生成し、前記第２の書き込み選択信号に従って、前記少なくとも一つの引き続きデータエレメントの第１の引き続くデータを前記第１及び第２のメモリアレイの他の所定の第１セルに書き込」んでいる点で、本願発明と一致している。
　
（ｃ）刊行物１記載の発明は、出力制御論理が、出力サイドポインタを有しており、それは出力シフト制御論理を指示して、２個のＲＡＭに関して連続する出力サイクルで交互に動作させ、センスアンプを介して、ＲＡＭ内の選択した格納位置から読み出されたデータワードを表す信号を出力するから、「出力手段に選択的にゲーティング」する点を除いて、「前記第１の読出クロック信号に応答して第１の読出選択信号を生成し、前記第１の読出選択信号に応答して、前記第１のデータエレメントを格納する前記第１及び第２メモリアレイの一つの中の前記所定の第１セルを検知し、前記第１及び第２のメモリアレイの一つに関連して接続された第１及び第２のセンスアンプ手段の一つから、第２の読出クロック信号に応答して前記第１のデータエレメントを格納する前記第１及び第２のアレイの一つの中の前記所定の第１のセルに格納された前記第１のデータエレメントを出力手段に」出力し、「前記第２の読出クロック信号に応答して第２の読出選択信号を生成し、前記第２の読出選択信号に応答して前記第１の引き続くデータエレメントを格納する前記第１及び第２のメモリアレイの他方の前記所定の第１のセルを検知し、前記第１及び第２のメモリアレイの他方に関連して接続された前記第１及び第２のセンスアンプ手段の他方から、第３の読出クロック信号に応答して、前記第１の引き続くデータエレメントを格納する前記第１及び第２の他方の前記所定の第１のセルに格納される前記第１の引き続くデータエレメントを前記出力手段に」出力している点で、本願発明と一致している。
　
　以上のことから、本願発明と刊行物１記載の発明とは、
「第１及び第２のメモリアレイからなるメモリデバイスに連続するデータエレメントを書き込みクロック信号と読出クロック信号に応答して格納し、かつ前記連続するデータを読み出す方法であって、前記連続するデータエレメントは、第１のデータエレメント及び少なくとも一つの引き続くデータエレメントを有し、前記方法は、
　初期データエレメント以外の連続されるデータエレメントを前記第１及び第２のメモリアレイに伝送し、
　第２の書き込みクロック信号に応答して第１の書き込み選択信号を生成し、
　前記第１の書き込み選択信号に従って前記第１のデータエレメントを前記第１及び第２のメモリアレイの所定の第１のセルに書き込み、
　第３の書き込みクロック信号に応答して第２の書き込み選択信号を生成し、
　前記第２の書き込み選択信号に従って、前記少なくとも一つの引き続きデータエレメントの第１の引き続くデータを前記第１及び第２のメモリアレイの他の所定の第１セルに書き込み、
　前記第１の読出クロック信号に応答して第１の読出選択信号を生成し、
　前記第１の読出選択信号に応答して、前記第１のデータエレメントを格納する前記第１及び第２メモリアレイの一つの中の前記所定の第１セルを検知し、
　前記第１及び第２のメモリアレイの一つに関連して接続された第１及び第２のセンスアンプ手段の一つから、第２の読出クロック信号に応答して前記第１のデータエレメントを格納する前記第１及び第２のアレイの一つの中の前記所定の第１のセルに格納された前記第１のデータエレメントを出力手段に出力し、
　前記第２の読出クロック信号に応答して第２の読出選択信号を生成し、
　前記第２の読出選択信号に応答して前記第１の引き続くデータエレメントを格納する前記第１及び第２のメモリアレイの他方の前記所定の第１のセルを検知し、
　前記第１及び第２のメモリアレイの他方に関連して接続された前記第１及び第２のセンスアンプ手段の他方から、第３の読出クロック信号に応答して、前記第１の引き続くデータエレメントを格納する前記第１及び第２の他方の前記所定の第１のセルに格納される前記第１の引き続くデータエレメントを前記出力手段に出力することを特徴とする方法」
の点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、連続するデータエレメントは初期データエレメントを有し、第１の書き込みクロック信号に応答して初期データレジスタ書き込み信号を生成し、前記初期データレジスタ書き込み信号に応答して、前記一連のデータエレメントのうち一番目に受信される初期データエレメントを初期データレジスタ格納手段に格納し、第１の読出クロック信号に応答して前記初期データレジスタ格納手段に格納された前記初期データエレメントを出力しているのに対して、刊行物１記載の発明は、連続するデータエレメントが初期データエレメントを有しておらず、該初期データエレメントを初期データレジスタへ格納及び初期データレジスタから出力していない点。
　
（相違点２）
　本願発明は、初期データエレメント以外の連続されるデータエレメントの第１及び第２のメモリアレイへの伝送を、第２データバスに沿って行っているのに対して、刊行物１記載の発明では、メモリアレイへの伝送路が明記されていない点。
　
（相違点３）
　本願発明は、第１のエレメント及び第１の引き続くデータエレメントを出力手段に選択的にゲーティングするのに対して、刊行物１記載の発明では、これについて、明記されていない点。
　
　
４．当審の判断
　
　（相違点１）について
　高速動作が可能なＦＩＦＯメモリを提供することを目的とし、データは先頭１００ビットの部分と、１０１ビット目以降の部分とを有し、データの先頭１００ビットの部分をＡ又はＢラインバッファに書き込み、Ａ又はＢラインバッファに書き込まれたデータの先頭１００ビットの部分を出力することが、刊行物２に記載されている。
　また、書き込みクロック信号に応答し、それぞれのメモリに対する書き込みクロックから書き込み制御信号を生成し、該書き込み制御信号に従って書き込み動作をすること、及び、読み込みクロック信号に応答し、それぞれのメモリに対する読み込みクロックから読み込み制御信号を生成し、該読み込み制御信号に従って読み込み動作をすることは、メモリに対する書き込み及び読み込みの動作として常識的な行っている事項である。
　刊行物１記載の発明においても、発明の目的を高速ＦＩＦＯメモリを提供することであり、高速動作が可能なＦＩＦＯメモリ提供するという共通な課題を達成するために、刊行物１記載の発明に、連続するデータエレメントに初期データエレメントを設け、第１の書き込みクロック信号に応答して初期データレジスタ書き込み信号を生成し、前記初期データレジスタ書き込み信号に応答して、前記一連のデータエレメントのうち一番目に受信される初期データエレメントを初期データレジスタ格納手段に格納し、第１の読出クロック信号に応答して前記初期データレジスタ格納手段に格納された前記初期データエレメントを出力する構成を付加することは、当業者であれば容易になし得る事項であり、それによる作用も当業者が容易に予測し得る程度のものにすぎない。
　
　（相違点２）について
　一般に、データをメモリアレイへ伝送する伝送路としてデータバスを用いることは周知な事項にすぎないから、刊行物１記載の発明において、初期データエレメント以外の連続されるデータエレメントの第１及び第２のメモリアレイへの伝送を第２データバスに沿って行うことは、当業者が格別の創意を有することなくなし得る事項であり、それによる作用も当業者が予想し得る程度のものにすぎない。
　
　（相違点３）について
　複数の入力経路からデータを択一的に入力して出力する出力する手段において、単純に加算して出力する構成と同等に、選択的にゲーティングして出力する構成は周知な構成にすぎないから、刊行物１記載の発明において、第１のエレメント及び第１の引き続くデータエレメントを出力手段に選択的にゲーティングすることは、当業者が適宜採用し得ることであり、それによる作用も当業者が予想し得る程度のものにすぎない。
　
　
５．むすび
　
　以上のとおり、本願発明（特許請求の範囲の請求項１２に係る発明）は、刊行物１及び２記載の発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり結審する。