【手続補正書】
【提出日】平成18年11月10日(2006.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｍビット幅の信号を信号処理する回路を設計する回路設計装置において、
前記Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の前記信号組毎に信号処理するように信号条件を設定する条件設定手段と、
前記条件設定手段により設定された前記信号条件に基づいて、前記信号組毎に信号処理するＮ個のブロックに、前記回路を分割する分割手段と、
前記分割手段により分割されたブロック毎に、複数の素子を配置する配置手段と、
前記配置手段により配置された前記素子同士の間を配線する素子配線手段と、
前記素子配線手段により前記素子同士が配線された前記ブロック同士の間を配線するブロック配線手段と
を備えることを特徴とする回路設計装置。
【請求項２】
Ｍビット幅の信号を信号処理する回路を設計する回路設計装置の回路設計方法において、
前記Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の前記信号組毎に信号処理するように信号条件を設定する条件設定ステップと、
前記条件設定ステップの処理により設定された前記信号条件に基づいて、前記信号組毎に信号処理するＮ個のブロックに、前記回路を分割する分割ステップと、
前記分割ステップの処理により分割されたブロック毎に、複数の素子を配置する配置ステップと、
前記配置ステップの処理により配置された前記素子同士の間を配線する素子配線ステップと、
前記素子配線ステップの処理により前記素子同士が配線された前記ブロック同士の間を配線するブロック配線ステップと
を含むことを特徴とする回路設計方法。
【請求項３】
Ｍビット幅の信号を処理する回路を設計する回路設計処理をコンピュータに実行させるプログラムであって、
前記Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の前記信号組毎に信号処理するように信号条件を設定する条件設定ステップと、
前記条件設定ステップの処理により設定された前記信号条件に基づいて、前記信号組毎に信号処理するＮ個のブロックに、前記回路を分割する分割ステップと、
前記分割ステップの処理により分割されたブロック毎に、複数の素子を配置する配置ステップと、
前記配置ステップの処理により配置された前記素子同士の間を配線する素子配線ステップと、
前記素子配線ステップの処理により前記素子同士が配線された前記ブロック同士の間を配線するブロック配線ステップと
を含むことを特徴とするプログラムが記録される記録媒体。
【請求項４】
Ｍビット幅の信号を処理する回路を設計する回路設計処理をコンピュータに実行させるプログラムであって、
前記Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の前記信号組毎に信号処理するように信号条件を設定する条件設定ステップと、
前記条件設定ステップの処理により設定された前記信号条件に基づいて、前記信号組毎に信号処理するＮ個のブロックに、前記回路を分割する分割ステップと、
前記分割ステップの処理により分割されたブロック毎に、複数の素子を配置する配置ステップと、
前記配置ステップの処理により配置された前記素子同士の間を配線する素子配線ステップと、
前記素子配線ステップの処理により前記素子同士が配線された前記ブロック同士の間を配線するブロック配線ステップと
を含むことを特徴とするプログラム。
【請求項５】
Ｍビット幅の信号を処理する回路を有する半導体集積回路であって、
前記回路は、Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の前記信号組毎にそれぞれ信号処理するＮ個のブロックに分割されて構成される
ことを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の回路設計装置は、Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の信号組毎に信号処理するように信号条件を設定する条件設定手段と、条件設定手段により設定された信号条件に基づいて、信号組毎に信号処理するＮ個のブロックに、回路を分割する分割手段と、分割手段により分割されたブロック毎に、複数の素子を配置する配置手段と、配置手段により配置された素子同士の間を配線する素子配線手段と、素子配線手段により素子同士が配線されたブロック同士の間を配線するブロック配線手段とを備えることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の回路設計方法は、Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の信号組毎に信号処理するように信号条件を設定する条件設定ステップと、条件設定ステップの処理により設定された信号条件に基づいて、信号組毎に信号処理するＮ個のブロックに、回路を分割する分割ステップと、分割ステップの処理により分割されたブロック毎に、複数の素子を配置する配置ステップと、配置ステップの処理により配置された素子同士の間を配線する素子配線ステップと、素子配線ステップの処理により素子同士が配線されたブロック同士の間を配線するブロック配線ステップとを含むことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の記録媒体に記録されるプログラムは、Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の信号組毎に信号処理するように信号条件を設定する条件設定ステップと、条件設定ステップの処理により設定された信号条件に基づいて、信号組毎に信号処理するＮ個のブロックに、回路を分割する分割ステップと、分割ステップの処理により分割されたブロック毎に、複数の素子を配置する配置ステップと、配置ステップの処理により配置された素子同士の間を配線する素子配線ステップと、素子配線ステップの処理により素子同士が配線されたブロック同士の間を配線するブロック配線ステップとを含むことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明のプログラムは、Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の信号組毎に信号処理するように信号条件を設定する条件設定ステップと、条件設定ステップの処理により設定された信号条件に基づいて、信号組毎に信号処理するＮ個のブロックに、回路を分割する分割ステップと、分割ステップの処理により分割されたブロック毎に、複数の素子を配置する配置ステップと、配置ステップの処理により配置された素子同士の間を配線する素子配線ステップと、素子配線ステップの処理により素子同士が配線されたブロック同士の間を配線するブロック配線ステップとを含むことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の半導体集積回路は、回路は、Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の信号組毎にそれぞれ信号処理するＮ個のブロックに分割されて構成されることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明においては、回路が、Ｍビット幅の信号について、Ｎ（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組にまとめて、まとめられたＮ個の信号組毎にそれぞれ信号処理するＮ個のブロックに分割される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明の回路設計装置は、Ｍビット幅の信号（例えば、図４の入力信号７１）を処理する回路（例えば、図５のＬＳＩ１０１）を設計する回路設計装置（例えば、図２の回路設計装置２１）において、Ｍビット幅（例えば、６１４４ビット幅）の信号について、Ｎ（例えば、８）（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組（例えば、図４の信号組９１−１）にまとめて、まとめられたＮ個の信号組毎に信号処理するように信号条件を設定する条件設定手段（例えば、図２の条件設定部３２）と、条件設定手段により設定された信号条件に基づいて、信号組毎に信号処理するＮ個のブロック（例えば、図５のブロック１１１−１乃至１１１−８）に、回路を分割する分割手段（例えば、図３のブロック分割部３３）と、分割手段により分割されたブロック毎に、複数の素子を配置する配置手段（例えば、図２のレイアウト部３５）と、配置手段により配置された素子同士の間を配線する素子配線手段（例えば、図２のセル配線部３６）と、素子配線手段により素子同士が配線されたブロック同士の間を配線するブロック配線手段（例えば、図２のブロック配線部３７）とを備えることを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明の回路設計方法は、Ｍビット幅の信号（例えば、図４の入力信号７１）を処理する回路（例えば、図５のＬＳＩ１０１）を設計する回路設計方法において、Ｍビット幅（例えば、６１４４ビット幅）の信号について、Ｎ（例えば、８）（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組（例えば、図４の信号組９１−１）にまとめて、まとめられたＮ個の信号組毎に信号処理するように信号条件を設定する条件設定ステップ（例えば、図３のステップＳ１）と、条件設定ステップの処理により設定された信号条件に基づいて、信号組毎に信号処理するＮ個のブロック（例えば、図５のブロック１１１−１乃至１１１−８）に、回路を分割する分割ステップ（例えば、図３のステップＳ２）と、分割ステップの処理により分割されたブロック毎に、複数の素子を配置する配置ステップ（例えば、図３のステップＳ４）と、配置ステップの処理により配置された素子同士の間を配線する素子配線ステップ（例えば、図３のステップＳ５）と、素子配線ステップの処理により素子同士が配線されたブロック同士の間を配線するブロック配線ステップ（例えば、図３のステップＳ６）とを含むことを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の半導体集積回路は、Ｍビット幅の信号（例えば、図４の入力信号７１）を処理する回路（例えば、図５のＬＳＩ１０１）を有する半導体集積回路であって、回路は、Ｍビット幅（例えば、６１４４ビット幅）の信号について、Ｎ（例えば、８）（Ｎ＜Ｍ）ビット毎の１ビット目のみを１組目としてまとめ、Ｎビット目のみをＮ組目としてまとめ、他も同様にすることで、１組目乃至Ｎ組目からなるＮ個の信号組（例えば、図４の信号組９１−１）にまとめて、まとめられたＮ個の信号組毎にそれぞれ信号処理するＮ個のブロック（例えば、図５のブロック１１１−１乃至１１１−８）に分割されて構成されることを特徴とする。