【事件の表示】
　昭和６１年特許願第１４４６９０号「低電力動作アドレスバッファ」拒絶査定に対する審判事件（昭和６２年３月７日出願公開、特開昭６２−５２７９３）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
１．本願発明の要旨の認定
　本願は、昭和６１年６月２０日（優先権主張１９８５年６月２０日、米国）の出願であって、その発明の要旨は補正された明細書および図面の記載からみて、特許請求の範囲に記載された次のとりのものと認める。
「データ信号を受ける第１の入力（１６）と、イネーブル信号またはディスエーブル信号を受ける第２の入力（４６）と、分離出力（３２）とを備え、さらに上記イネーブル信号またはディスエーブル信号に応じて電力消費状態と通常のインアクティブ状態を有する、制御分離手段（２０）と、
　ラッチイネーブルノード（５４）上のラッチイネーブル信号に応答して上記分離出力上の電圧値を記憶するように上記分離出力に接続したラッチ手段（６２、　６４）と、
　上記第２の入力（４６）に接続した制御出力と、上記イネーブル信号を受けるイネーブル入力（４０）と、上記ディスエーブル信号を受けるディスエーブル入力（４２）とを備える、上記第２の入力（４６）にイネーブル信号または上記ディスエーブル信号を選択的に供給する制御手段（４５）と、
　入力バッファ回路に有効データが入力されていることを示す上記イネーブル信号が受けられた後所定時間に上記ラッチイネーブル信号を発生する遅延手段（５０）と、
　を具備し、上記遅延手段（５０）は、上記制御手段（４５）を介する上記イネーブル信号の通過時間と、上記制御分離手段（２０）と上記ラッチ手段（６２、６４）とを介するデータの通過時間とを整合させるように選択した遅延時間の後、上記ラッチイネーブル信号を発生するように構成されており、上記遅延手段（５０）は、上記制御分離手段（２０）と上記ラッチ手段（６２、６４）と上記制御手段（４５）とを整合させる回路素子を有しており、上記ラッチイネーブル信号は、上記ラッチ手段（６２、６４）への入力されるデータをラッチするように該ラッチ手段を動作させるためと、上記ディスエープル信号を上記制御手段（４５）に供給するためとの両方のために使用され、上記ラッチイネーブル信号が発生されたとき上記ディスエーブル信号を発生して上記制御分離手段（２０）をディスエーブルすることを特徴とする低電力動作入力バッファ回路。」
２．　引用例の認定
　これに対して、原審の拒絶の理由として引用された特開昭５８ー４８２９２号公報（以下引用例という）には、アドレスバッファ回路に関して次のような技術的事項が記載されている。
（１）この発明の従来技術に関連して、「本出願人は、・・・入力アドレス信号のラッチを行う期間のみ初段インバータを動作させるためのラッチ信号を発生させるクロック回路を付加したアドレスバッファ回路を提案した。このラッチ信号を用いることにより、ラッチ期間以外では初段インバータが動作しないので、入力アドレス信号のレベルの如何に関わらず初段インバータを流れる直流的な電流は零となり消費電力は大幅に低減された。」と記載されている（２頁左上欄１１行目ー右上欄２行目）。
（２）第１図は従来例のアドレスバッファ回路を示す回路図であり、入力アドレス信号ＡＩＮが入力される初段インバータ１、初段インバータ１の出力端Ｎ１に接続された次段インバータ２、次段インバータ２の出力端Ｎ２に接続されたフリップフロップ３とを備えている。フリップフロップ３の２つの出力はインバータＩＮＶ１、ＩＮＶ２を介して出力アドレス信号Ａ、Ａとして図示しないデコーダに出力される。
（３）第２図は、上記次段インバータ２およびフリップフロップ３を駆動させるための内部クロック信号φおよびその反転信号φを発生する内部クロック信号発生回路の回路図である。内部クロック信号φは、入力クロック信号ＣＥをインバータＩＮＶ３ーＩＮＶ５を介することにより得られ、内部反転クロック信号φはさらに一段のインバータＩＮＶ６を介することにより得られている。
（４）第３図は、初段インバータ１を駆動するためのラッチ信号φ＊を発生するラッチ信号発生回路である。図において、内部反転クロック信号φはインバータＩＮＶ７ーＩＮＶ９により増幅および波形整形される。最終段のインバータＩＮＶ９の出力端Ｎ５と電源Ｖｃｃの間にはｐチャネルトランジスタＱ１９を挿入し、インバータＩＮＶ９を構成するトランジスタＱ２０と接地電源Ｖｓｓとの間には、ｎチャネルトランジスタＱ２１が接続されている。上記ｐチャネルトランジスタＱ１９とｎチャネルトランジスタＱ２１のゲートは第２図のクロック信号発生回路の初段インバータＩＮＶ４の出力端Ｎ４に接続されている。
（５）第４図は、第１図ー第３図の回路の動作説明用の波形図である。
　図において、ラッチ信号φ＊は入力クロック信号ＣＥの立ち下がり後第２図に示されたインバータＩＮＶ３のみによる遅延を受けた後、第３図に示されたトランジスタＱ１９をオフにし、トランジスタＱ２１をオンにすることにより立ち下がり、次いで、内部クロック反転信号φの立ち下がり後、インバータＩＮＶ７ーＩＮＶ９による遅延後立ち上がる。従って、ラッチ信号φ＊は入力アドレス信号のラッチを行う期間のみ低レベルにあり、この期間のみアドレスバッファ回路の初段インバータが活性化されるから、初段インバータを流れる直流電流はラッチ期間以外では実質的には零となる。
３．本願発明（前者）と引用例１（後者）との一致点と相違点
（１）前者においては、「ＣＭＯＳ集積回路における消費電力を低減するために所定の短時間だけ入出力ピンからラッチまで電流経路を形成し、ラッチがデータを固定するようになると電流経路を遮断すること。」を発明の課題とするところ（明細書３ー５頁）、後者においても上記２．（１）に指摘したところから発明の課題は両者で共通している。
（２）後者においては、初段イバータ１には入力アドレス信号ＡＩＮとラッチ信号φ＊が入力され、ラッチ信号φ＊のＬレベルによりアドレス信号が初段インバータから出力され、ラッチ信号φ＊のＨレベルによりアドレス信号は初段インバータからは出力されない構成であって、初段インバータが動作しているときには電力が消費され、初段インバータが動作していないときには電力消費はされないものであるから、該「初段インバータ１」は、前者の「データ信号を受ける第１の入力と、イネーブル信号またはディスエーブル信号を受ける第２の入力と、分離出力とを備え、さらにイネーブル信号またはディスエーブル信号に応じて電力消費状態と通常のインアクティブ状態を有する、制御分離手段」に相当する。
（３）後者において、第２図の内部クロック信号発生回路のインバータＩＮＶ６の出力端から取り出される内部クロック信号ψは、フリップフロップ３に接続されたトランジスタＱ１１に供給されるものであり、このフリップフロップ３は、初段インバータ１から出力されるアドレス信号を記憶するものであるから、当該「フリップフロップ３」は、前者の「ラッチイネーブルノード上のラッチイネーブル信号に応答して上記分離出力上の電圧値を記憶するように上記分離出力に接続したラッチ手段」に相当する。
（４）前者において、「制御手段（４５）」の構成は第１図の実施例を参照すると、この制御手段であるＮＡＮＤゲートの一方入力端子にはノード４０からの「有効なデータが入出力ピン１０上にあって、入力データを受ける用意ができていることを示す」Ｈレベルの信号が入力され、他方の入力端子にはトラッキング遅延回路５０からのラッチイネーブル信号５４のＨレベルまたはＬレベルの信号が入力され、該ＮＡＮＤゲートの出力端子からはラッチイネーブル信号のＨまたはＬレベルに応じてＬまたはＨレベルの出力信号が、制御分離手段のイネーブル信号またはディスエーブル信号として制御分離手段に選択的に入力されるものである。
　これに対して後者の第３図に記載されている「ラッチ信号発生回路」は、第２図に記載されているように入力クロック信号ＣＥをインバータＩＮＶ３に入力し、その出力端であるＮ４からの反転信号を第３図のトランジスタＱ１９とＱ２１に印加して「第１のラッチ信号φ＊」を形成し、第２図の回路で形成される内部クロック信号φを第３図に記載のインバータをさらに通して入力クロック信号ＣＥが入力されてから所定時間後に「第２のラッチ信号φ＊」を形成して、第１図に記載の初段インバータに供給しており、「第１のラッチ信号φ＊」で初段インバータから入力アドレスを有効とする信号を出力し、「第２のラッチ信号φ＊」で初段インバータからアドレス信号が出力されないように初段インバータを選択的に制御するものである。
　ここで、前者のノード４０から制御手段４５の一方端子に入力される信号と、後者のノードＮ４から入力される信号は、ともに「所定のレベル」に形成されているから、後者の「ラッチ信号発生回路」は、前者と同様の「第２の入力に接続した制御出力と、所定レベルの信号を受ける所定入力と、ディスエープル信号を受けるディスエーブル入力とを備える、第２の入力に所定レベルの信号または上記ディスエーブル信号を選択的に供給する制御手段」に相当する。
（５）後者の第２図に記載された「内部信号発生回路」は、入力クロック信号ＣＥをインバータで所定時間遅延して形成した内部クロック信号φを、上記のようにフリップフロップ３（前者のラッチ手段に相当）に接続されたトランジスタＱ１１に供給するものであえるから、当該「内部信号発生回路」は、前者の「入力バッファ回路に有効データが入力されていることを示すイネーブル信号が受けられた後所定時間にラッチイネーブル信号を発生する遅延手段」に相当する。
（６）後者において第４図の波形図を参照すると、
イ．入力クロック信号ＣＥがＬレベルに変化する。
ロ．入力クロック信号ＣＥが第２図のインバータＩＮＶ３に入力され、該インバータの遅延時間後にラッチ信号φ＊がＬレベルとなり、第１図の初段インバータからアドレス信号が有効データとして該インバータの出力側から取り出される。
ハ．入力クロック信号ＣＥが第２図の内部クロック信号発生回路に入力されてから、内部クロック信号発生回路（前者の遅延手段）で設定される所定時間経過後に内部クロック信号φ、φのレベルが反転し、フリップフロップ３（前者のラッチ手段）が動作して、初段インバータから出力されたアドレス信号を記憶する。
ニ．フリップフロップによる上記信号の記憶開始から更に第３図のラッチ信号発生回路で設定される所定時間経過後に、ラッチ信号φ＊がＨレベルに変化し、初段インバータからはアドレス信号は出力されない。
　ことが記載されている。
　すなわち、後者においても内部クロック信号発生回路（遅延手段）は、データが初段インバータの出力側からフリップフロップを通る通過時間と、ラッチ信号発生回路から出力されるラッチ信号φ＊のＬレベルの時間（前者の制御手段を介するイネーブル信号の通過時間に相当する）との関係を考慮するものであるから、後者の「内部クロック信号発生回路」は、前者と同様の「遅延手段は、制御手段を介するイネーブル信号の通過時間と、制御分離手段とラッチ手段とを介するデータ信号の通過時間とを考慮して遅延時間を選択して、ラッチイネーブル信号を発生する」構成を具備している。
（７）後者の「内部クロック信号発生回路」は、第２図に示されているように「初段インバータ」、「フリップフロップ」、「ラッチ信号発生回路」を整合させるように回路素子を配列したものであるから、前者の「遅延手段は、制御分離手段とラッチ手段と制御手段とを整合させる回路素子を有（する）」点で共通している。
（８）後者の「内部クロック信号φ」は、フリップフロップに接続されたトランジスタＱ１１に供給されてデータをフリップフロップにラッチするとともに、ラッチ信号発生回路に供給されてラッチ信号φ＊をＨレベルにして、初段インバータからアドレス信号が出力されないように、すなわち初段インバータをディスエーブルするものであるから、前者の「ラッチイネーブル信号は、ラッチ手段への入力されるデータをラッチするように該ラッチ手段を動作させるためと、ディスエーブル信号を制御手段に供給するためとの両方のために使用され、ラッチイネーブル信号が発生されたときディスエーブル信号を発生して制御分離手段をディスエーブルする」構成に相当する。
（９）したがって、両者は
「データ信号を受ける第１の入力と、イネーブル信号またはディスエーブル信号を受ける第２の入力と、分離出力とを備え、さらにイネーブル信号またはディスエーブル信号に応じて電力消費状態と通常のインアクティブ状態を有する、制御分離手段と、
　ラッチイネーブルノード上のラッチイネーブル信号に応答して分離出力上の電圧値を記憶するように分離出力に接続したラッチ手段と、
　第２の入力に接続した制御出力と、所定レベルの信号を受ける所定入力と、ディスエーブル信号を受けるディスエーブル入力とを備える、第２の入力にイネーブル信号またはディスエーブル信号を選択的に供給する制御手段と、
　入力バッファ回路に有効データが入力されていることを示すイネーブル信号が受けられた後所定時間にラッチイネーブル信号を発生する遅延手段と、を具備し、遅延手段は、制御手段を介するイネーブル信号の通過時間と、制御分離手段とラッチ手段とを介するデータの通過時間とを考慮して遅延時間を選択して、ラッチイネーブル信号を発生するように構成されており、遅延手段は、制御分離手段とラッチ手段と制御手段とを整合させる回路素子を有しており、ラッチイネーブル信号は、ラッチ手段への入力されるデータをラッチするように該ラッチ手段を動作させるためと、ディスエーブル信号を制御手段に供給するためとの両方のために使用され、ラッチイネーブル信号が発生されたときディスエーブル信号を発生して制御分離手段をディスエーブルすることを特徴とする低電力動作入力バッファ回路。」
において一致し、次の点で相違している。
ａ．「制御手段」への一方入力の「所定レベル」は、前者が「イネーブル信号」であるのに対して、後者は「イネーブル信号の反転信号」である点。
ｂ．「遅延手段」で発生されるイネーブル信号は、前者においては「制御手段を介するイネーブル信号の通過時間（第１の通過時間）と、制御分離手段とラッチ手段とを介するデータ信号の通過時間（第２の通過時間）とを整合させるように選択した遅延時間後」に発生されるものであるのに対して、後者においては上記「第１の通過時間」と「第２の通過時間」とを整合させる点については記載されていない点。
４．相違点に対する判断
（１）一般に、回路動作に必要な制御信号として信号発生回路から供給される信号をそのまま使用するか、または一旦反転させて使用するか、即ち、正論理とするか負論理とするかは、論理回路を構築するに際して当業者が適宜に定める設計的事項に過ぎず、相違点ａ．は格別なものではない。
（２）前者において上記「第１の通過時間と第２の通過時間」とを「整合させる」の意義については明細書の発明の詳細な説明の欄には記載されていないが、「整合」の意味を一般的に理解して、「整え合わせる」こと、すなわち前者の上記構成要件を「第１の通過時間と第２の通過時間とを等しく設定すること」であるものとして考察すると、後者においてもデータがラッチされた後には入力回路を遮断して電力消費の低減を図ることを発明の目的とする点で前者とは共通するものであるから、かかる目的達成手段として前者の上記構成である「第１の通過時間と第２の通過時間とを等しく設定する」ように回路素子の特性を選定するようなことは、当業者が任意に実施しうる事項であって、相違点ｂ．も格別なものとはいえない。
　そして、本願発明により得られる効果も当業者の予測の範囲を越えるものではない。
５．結論
　以上の通りであるから、本願発明は上記引用例に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定によって特許を受けることができない。
　よって、結論のとおり審決する。