【手続補正書】
【提出日】平成17年12月15日(2005.12.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置及び半導体記憶装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置であって、
前記メモリセルアレイ形成領域に設けられた複数のキャパシタと、
前記周辺回路形成領域に設けられた絶縁層と、
前記メモリセルアレイ領域と前記周辺回路形成領域との境界に前記キャパシタと略同一高さで設けられ、平面視上で蛇行する前記絶縁層とは異なる膜と
を備える、半導体記憶装置。
【請求項２】  前記メモリセル形成領域において前記キャパシタの下方に設けられたビット線をさらに備え、
前記キャパシタは、前記ビット線が延在する第１の方向及び前記第１の方向に垂直な第２の方向にそれぞれ第１のピッチ及び第２のピッチで配列されており、
前記膜は前記第１及び第２の方向に延在して蛇行し、
前記膜における前記第１の方向での蛇行周期は前記第１のピッチの整数倍に一致し、
前記膜における前記第２の方向での蛇行周期は前記第２のピッチの整数倍に一致する、請求項１に記載の半導体記憶装置。
【請求項３】  前記膜は、溝形状を成す一対の膜を含み、
前記一対の膜における前記周辺回路形成領域側の膜は前記絶縁層の側面を覆っている、請求項２に記載の半導体記憶装置。
【請求項４】  前記溝形状の延在方向に沿った中心軸は、前記第１及び第２の方向において、前記キャパシタとそれぞれ前記第１及び第２のピッチの整数倍のピッチを成す、請求項３に記載の半導体記憶装置。
【請求項５】  前記膜は、溝形状を成す一対の膜を含み、
前記一対の膜における前記周辺回路形成領域側の膜は前記絶縁層の側面を覆っている、請求項１に記載の半導体記憶装置。
【請求項６】  前記キャパシタは所定ピッチで配列されており、
前記溝形状は前記キャパシタの配列方向に蛇行し、その蛇行周期は前記所定ピッチに一致し、
更に前記溝形状では、前記配列方向の垂直方向において、
前記キャパシタに対して距離が近い方の各頂部が、前記キャパシタと直線的に並び、
前記キャパシタに対して距離が遠い方の各頂部が、互いに隣り合う前記キャパシタの間に位置する、請求項５に記載の半導体記憶装置。
【請求項７】  前記キャパシタは所定ピッチで配列されており、
前記溝形状は、前記キャパシタの配列方向の垂直方向に蛇行し、
前記溝形状における前記配列方向の垂直方向に沿った中心軸は、前記キャパシタと前記所定ピッチを成す、請求項５に記載の半導体記憶装置。
【請求項８】  前記キャパシタは行列状に配列されており、行方向では第１のピッチを、列方向で第２のピッチを成し、
前記溝形状は、前記列方向に蛇行する第１部分と、当該第１部分と接続され、前記行方向に蛇行する第２部分とを含み、
前記第１部分の蛇行周期は前記第２のピッチに一致し、
更に前記第１部分では、前記行方向において、
前記キャパシタに対して距離が近い方の各頂部が、前記キャパシタと直線的に並び、
前記キャパシタに対して距離が遠い方の各頂部が、互いに隣り合う前記キャパシタの間に位置し、
前記第２部分の蛇行周期は前記第１のピッチに一致し、
更に前記第２部分では、前記列方向において、
前記キャパシタに対して距離が近い方の各頂部が、前記キャパシタと直線的に並び、
前記キャパシタに対して距離が遠い方の各頂部が、互いに隣り合う前記キャパシタの間に位置する、請求項６に記載の半導体記憶装置。
【請求項９】  前記キャパシタは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、
前記溝形状は、前記列方向に蛇行する第１部分と、前記行方向に蛇行する第２部分とを含み、
前記第１部分における前記列方向に沿った中心軸は、前記列方向の前記キャパシタと前記第１のピッチを成し、
前記第２部分における前記行方向に沿った中心軸は、前記行方向の前記キャパシタと前記第２のピッチを成す、請求項７に記載の半導体記憶装置。
【請求項１０】  前記キャパシタは所定ピッチで配列されており、
前記溝形状は、前記キャパシタの配列方向に蛇行する第１部分と、当該第１部分と接続され、前記キャパシタの配列方向の垂直方向に蛇行する第２部分とを含み、
前記第１部分の蛇行周期は、前記所定にピッチに一致し、
更に前記第１部分では、前記配列方向の垂直方向において、
前記キャパシタに対して距離が近い方の各頂部が、前記キャパシタと直線的に並び、
前記キャパシタに対して距離が遠い方の各頂部が、互いに隣り合う前記キャパシタの間に位置し、
前記第２部分における前記配列方向の垂直方向に沿った中心軸は、前記キャパシタと前記所定ピッチを成す、請求項５に記載の半導体記憶装置。
【請求項１１】  前記キャパシタは所定ピッチで配列されており、
前記溝形状は、前記キャパシタの配列方向の垂直方向に蛇行し、
前記溝形状における前記配列方向の垂直方向に沿った中心軸と前記キャパシタとのピッチは、前記所定ピッチの倍を成す、請求項５に記載の半導体記憶装置。
【請求項１２】  前記キャパシタは行列状に配列されており、行方向では第１のピッチを、列方向で第２のピッチを成し、
前記溝形状は、前記列方向に蛇行し、
前記溝形状における前記列方向に沿った中心軸と前記キャパシタとのピッチは、前記第１のピッチの倍を成し、
前記溝形状における蛇行周期は、前記第２のピッチの２以上の整数倍である、請求項１１に記載の半導体記憶装置。
【請求項１３】  前記膜は、前記キャパシタの下部電極と同一材料の膜である、請求項１乃至請求項１２のいずれか一つに記載の半導体記憶装置。
【請求項１４】  メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、
（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、
（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に複数の開口部を形成するとともに、メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に溝を形成する工程と、
（ｃ）前記開口部の表面にキャパシタの下部電極を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記溝内を充填するとともに、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、
（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）前記開口部に対応する、所定ピッチで配列された複数の第１パターンと、前記第１パターンと前記所定ピッチを成して、前記第１パターンと直線的に並ぶ第１のダミーパターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、前記開口部及び前記溝を形成する工程と
を含み、
前記工程（ｂ−３）において、前記第１のダミーパターンは、前記フォトレジストに転写されない、半導体記憶装置の製造方法。
【請求項１５】  メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、
（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、
（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に複数の開口部を形成するとともに、前記メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に溝を形成する工程と、
（ｃ）前記開口部の表面に導電膜からなるキャパシタの下部電極を形成するとともに、前記溝の表面に導電膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、
（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）前記開口部に対応する、所定ピッチで配列された複数の第１パターンと、前記第１パターンと前記所定ピッチを成して、前記第１パターンと直線的に並ぶ第１のダミーパターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、前記開口部及び前記溝を形成する工程と
を含み、
前記工程（ｂ−３）において、前記第１のダミーパターンは、前記フォトレジストに転写されない、半導体記憶装置の製造方法。
【請求項１６】  前記第２パターンは蛇行している、請求項１４及び請求項１５のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項１７】  前記第２パターンは、前記第１パターンの配列方向の垂直方向に延在し、
前記第１のダミーパターンは、前記第１パターンと前記第２パターンとの間に位置し、前記第２パターンの、前記配列方向の垂直方向に沿った中心軸と前記所定ピッチを成す、請求項１４乃至請求項１６のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項１８】  前記マスクパターンは、前記第２パターンに対して前記第１のダミーパターンとは反対側に位置し、前記第２パターンの、前記配列方向の垂直方向に沿った中心軸と前記所定ピッチを成す第２のダミーパターンを更に含み、
前記工程（ｂ−３）において、前記第２のダミーパターンは、前記フォトレジストに転写されない、請求項１７に記載の半導体記憶装置の製造方法。
【請求項１９】  前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、
前記第１のダミーパターンは、
前記第１パターンの行ごとに設けられ、それぞれが前記第１パターンと前記第１のピッチを成して、前記行方向の前記第１パターンと直線的に並ぶ複数の第２のダミーパターンと、
前記第１パターンの列ごとに設けられ、それぞれが前記第１パターンと前記第２のピッチを成して、前記列方向の前記第１パターンと直線的に並ぶ複数の第３のダミーパターンと
を含む、請求項１４乃至請求項１６のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項２０】  前記第２パターンは、前記列方向に延在する第３パターンと、前記第３パターンと接続され、前記行方向に延在する第４パターンとを含み、
前記第２のダミーパターンは、前記第１パターンと前記第３パターンとの間に位置し、前記第３パターンの前記列方向に沿った中心軸と前記第１のピッチを成し、
前記第３のダミーパターンは、前記第１パターンと前記第４パターンとの間に位置し、前記第４パターンの前記行方向に沿った中心軸と前記第２のピッチを成す、請求項１９に記載の半導体記憶装置の製造方法。
【請求項２１】  前記マスクパターンは、
前記第３パターンに対して前記第２のダミーパターンとは反対側に位置し、前記第３パターンの前記列方向に沿った中心軸と前記第１のピッチを成す第４のダミーパターンと、
前記第４パターンに対して前記第３のダミーパターンとは反対側に位置し、前記第４パターンの前記行方向に沿った中心軸と前記第２のピッチを成す第５のダミーパターンと
を更に含み、
前記工程（ｂ−３）において、前記第４，５のダミーパターンは、前記フォトレジストに転写されない、請求項２０に記載の半導体記憶装置の製造方法。
【請求項２２】  メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、
（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、
（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に開口部を形成するとともに、前記メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に、蛇行する溝を形成する工程と、
（ｃ）前記開口部の表面に導電膜からなるキャパシタの下部電極を形成するとともに、前記溝の表面に導電膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、
（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程と
を備える、半導体記憶装置の製造方法。
【請求項２３】  前記工程（ｂ）は、
（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応し、前記第１パターンの配列方向に蛇行する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程と
を含み、
前記第２パターンは、蛇行周期が前記所定ピッチに一致し、
更に前記第２パターンは、前記配列方向の垂直方向において、
前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、
前記第１パターンに対して距離が遠い方の各頂部が、互いに隣り合う第１パターンの間に位置する、請求項２２に記載の半導体記憶装置の製造方法。
【請求項２４】  前記工程（ｂ）は、
（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応し、前記第１パターンの配列方向の垂直方向に蛇行する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程と
を含み、
前記第２パターンは、前記配列方向の垂直方向に沿った中心軸が前記第１パターンと前記所定ピッチを成す、請求項２２に記載の半導体記憶装置の製造方法。
【請求項２５】  前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、
前記第２パターンは、前記列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記行方向に蛇行する第４パターンとを含み、
前記第３パターンは、蛇行周期が前記第２のピッチに一致し、
更に前記第３パターンは、前記行方向において、
前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、
前記第１パターンに対して距離が遠い方の各頂部が、前記列方向の互いに隣り合う第１パターンの間に位置し、
前記第４パターンは、蛇行周期が前記第１のピッチに一致し、
更に前記第４パターンは、前記列方向において、
前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、
前記第１パターンに対して距離が遠い方の各頂部が、前記行方向の互いに隣り合う第１パターンの間に位置する、請求項２３に記載の半導体記憶装置の製造方法。
【請求項２６】  前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、
前記第２パターンは、前記列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記行方向に蛇行する第４パターンとを含み、
前記第３パターンは、前記列方向に沿った中心軸が前記列方向の前記第１パターンと前記第１のピッチを成し、
前記第４パターンは、前記行方向に沿った中心軸が前記行方向の前記第１パターンと前記第２のピッチを成す、請求項２４記載の半導体記憶装置の製造方法。
【請求項２７】  前記工程（ｂ）は、
（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程と
を含み、
前記第２パターンは、前記第１パターンの配列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記第１パターンの配列方向の垂直方向に蛇行する第４パターンとを含み、
前記第３パターンは、蛇行周期が前記所定ピッチに一致し、
更に前記第３パターンは、前記配列方向の垂直方向において、
前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、
前記第１パターンに対して距離が遠い方の各頂部が、互いに隣り合う第１パターンの間に位置し、
前記第４パターンは、前記配列方向の垂直方向に沿った中心軸が前記第１パターンと前記所定ピッチを成す、請求項２２に記載の半導体記憶装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルアレイとその周辺回路とを備える半導体記憶装置及びその製造方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
例えば、図２８に示すピッチＰ１１１がピッチＰ１１０よりも小さい場合には、一番端に位置する行方向のパターン２００は、所望の寸法よりも大きくなってフォトレジストに転写される。そのため、一番端に位置する行方向の開口部１１０は、所望の寸法よりも大きく形成される。また、図２８に示すピッチＰ２１１がピッチＰ２１０よりも小さい場合には、一番端に位置する列方向のパターン２００は、所望の寸法よりも大きくなってフォトレジストに転写される。そのため、一番端に位置する列方向の開口部１１０は、所望の寸法よりも大きく形成される。このように、開口部１１０が所望の寸法よりも大きく形成される場合には、隣り合う開口部１１０が連通し、隣り合うキャパシタ１１５において、下部電極１１１がショートすることがあった。そのため、半導体記憶装置の信頼性が低下することがあった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体記憶装置は、メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置であって、前記メモリセルアレイ形成領域に設けられた複数のキャパシタと、前記周辺回路形成領域に設けられた絶縁層と、前記メモリセルアレイ領域と前記周辺回路形成領域との境界に前記キャパシタと略同一高さで設けられ、平面視上で蛇行する前記絶縁層とは異なる膜とを備える。
また、この発明のうち請求項１４に記載の半導体記憶装置の製造方法は、メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に複数の開口部を形成するとともに、メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に溝を形成する工程と、（ｃ）前記開口部の表面にキャパシタの下部電極を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記溝内を充填するとともに、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程とを備え、前記工程（ｂ）は、（ｂ−１）前記開口部に対応する、所定ピッチで配列された複数の第１パターンと、前記第１パターンと前記所定ピッチを成して、前記第１パターンと直線的に並ぶ第１のダミーパターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、前記開口部及び前記溝を形成する工程とを含み、前記工程（ｂ−３）において、前記第１のダミーパターンは、前記フォトレジストに転写されない。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また、この発明のうち請求項１５に記載の半導体記憶装置の製造方法は、メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に複数の開口部を形成するとともに、前記メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に溝を形成する工程と、（ｃ）前記開口部の表面に導電膜からなるキャパシタの下部電極を形成するとともに、前記溝の表面に導電膜を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程とを備え、前記工程（ｂ）は、（ｂ−１）前記開口部に対応する、所定ピッチで配列された複数の第１パターンと、前記第１パターンと前記所定ピッチを成して、前記第１パターンと直線的に並ぶ第１のダミーパターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、前記開口部及び前記溝を形成する工程とを含み、前記工程（ｂ−３）において、前記第１のダミーパターンは、前記フォトレジストに転写されない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
また、この発明のうち請求項１６に記載の半導体記憶装置の製造方法は、請求項１４及び請求項１５のいずれか一つに記載の半導体記憶装置の製造方法であって、前記第２パターンは蛇行している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
また、この発明のうち請求項１７に記載の半導体記憶装置の製造方法は、請求項１４乃至請求項１６のいずれか一つに記載の半導体記憶装置の製造方法であって、前記第２パターンは、前記第１パターンの配列方向の垂直方向に延在し、前記第１のダミーパターンは、前記第１パターンと前記第２パターンとの間に位置し、前記第２パターンの、前記配行方向の垂直方向に沿った中心軸と前記所定ピッチを成す。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
また、この発明のうち請求項１８に記載の半導体記憶装置の製造方法は、請求項１７に記載の半導体記憶装置の製造方法であって、前記マスクパターンは、前記第２パターンに対して前記第１のダミーパターンとは反対側に位置し、前記第２パターンの、前記配行方向の垂直方向に沿った中心軸と前記所定ピッチを成す第２のダミーパターンを更に含み、前記工程（ｂ−３）において、前記第２のダミーパターンは、前記フォトレジストに転写されない。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
また、この発明のうち請求項１９に記載の半導体記憶装置の製造方法は、請求項１４乃至請求項１６のいずれか一つに記載の半導体記憶装置の製造方法であって、前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、前記第１のダミーパターンは、前記第１パターンの行ごとに設けられ、それぞれが前記第１パターンと前記第１のピッチを成して、前記行方向の前記第１パターンと直線的に並ぶ複数の第２のダミーパターンと、前記第１パターンの列ごとに設けられ、それぞれが前記第１パターンと前記第２のピッチを成して、前記列方向の前記第１パターンと直線的に並ぶ複数の第３のダミーパターンとを含む。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
また、この発明のうち請求項２０に記載の半導体記憶装置の製造方法は、請求項１９に記載の半導体記憶装置の製造方法であって、前記第２パターンは、前記列方向に延在する第３パターンと、前記第３パターンと接続され、前記行方向に延在する第４パターンとを含み、前記第２のダミーパターンは、前記第１パターンと前記第３パターンとの間に位置し、前記第３パターンの前記列方向に沿った中心軸と前記第１のピッチを成し、前記第３のダミーパターンは、前記第１パターンと前記第４パターンとの間に位置し、前記第４パターンの前記行方向に沿った中心軸と前記第２のピッチを成す。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
また、この発明のうち請求項２１に記載の半導体記憶装置の製造方法は、請求項２０に記載の半導体記憶装置の製造方法であって、前記マスクパターンは、前記第３パターンに対して前記第２のダミーパターンとは反対側に位置し、前記第３パターンの前記列方向に沿った中心軸と前記第１のピッチを成す第４のダミーパターンと、前記第４パターンに対して前記第３のダミーパターンとは反対側に位置し、前記第４パターンの前記行方向に沿った中心軸と前記第２のピッチを成す第５のダミーパターンとを更に含み、前記工程（ｂ−３）において、前記第４，５のダミーパターンは、前記フォトレジストに転写されない。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
また、この発明のうち請求項２２に記載の半導体記憶装置の製造方法は、メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に開口部を形成するとともに、前記メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に、蛇行する溝を形成する工程と、（ｃ）前記開口部の表面に導電膜からなるキャパシタの下部電極を形成するとともに、前記溝の表面に導電膜を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程とを備える。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
また、この発明のうち請求項２３に記載の半導体記憶装置の製造方法は、請求項２２に記載の半導体記憶装置の製造方法であって、前記工程（ｂ）は、（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応し、前記第１パターンの配列方向に蛇行する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程とを含み、前記第２パターンは、蛇行周期が前記所定ピッチに一致し、更に前記第２パターンは、前記配列方向の垂直方向において、前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、前記第１パターンに対して距離が遠い方の各頂部が、互いに隣り合う第１パターンの間に位置する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
また、この発明のうち請求項２４に記載の半導体記憶装置の製造方法は、請求項２２に記載の半導体記憶装置の製造方法であって、前記工程（ｂ）は、（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応し、前記第１パターンの配列方向の垂直方向に蛇行する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程とを含み、前記第２パターンは、前記配列方向の垂直方向に沿った中心軸が前記第１パターンと前記所定ピッチを成す。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
また、この発明のうち請求項２５に記載の半導体記憶装置の製造方法は、請求項２３に記載の半導体記憶装置の製造方法であって、前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、前記第２パターンは、前記列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記行方向に蛇行する第４パターンとを含み、前記第３パターンは、蛇行周期が前記第２のピッチに一致し、更に前記第３パターンは、前記行方向において、前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、前記第１パターンに対して距離が遠い方の各頂部が、前記列方向の互いに隣り合う第１パターンの間に位置し、前記第４パターンは、蛇行周期が前記第１のピッチに一致し、更に前記第４パターンは、前記列方向において、前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、前記第１パターンに対して距離が遠い方の各頂部が、前記行方向の互いに隣り合う第１パターンの間に位置する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
また、この発明のうち請求項２６に記載の半導体記憶装置の製造方法は、請求項２４に記載の半導体記憶装置の製造方法であって、前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、前記第２パターンは、前記列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記行方向に蛇行する第４パターンとを含み、前記第３パターンは、前記列方向に沿った中心軸が前記列方向の前記第１パターンと前記第１のピッチを成し、前記第４パターンは、前記行方向に沿った中心軸が前記行方向の前記第１パターンと前記第２のピッチを成す。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また、この発明のうち請求項２７に記載の半導体記憶装置の製造方法は、請求項２２に記載の半導体記憶装置の製造方法であって、前記工程（ｂ）は、（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程とを含み、前記第２パターンは、前記第１パターンの配列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記第１パターンの配列方向の垂直方向に蛇行する第４パターンとを含み、前記第３パターンは、蛇行周期が前記所定ピッチに一致し、更に前記第３パターンは、前記配列方向の垂直方向において、前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、前記第１パターンに対して距離が遠い方の各頂部が、互いに隣り合う第１パターンの間に位置し、前記第４パターンは、前記配行方向の垂直方向に沿った中心軸が前記第１パターンと前記所定ピッチを成す。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
次に、絶縁層１８の上面及びＳＣプラグ７の上面に、シリコン窒化膜８と、例えばシリコン酸化膜から成る絶縁層９とを、この順で積層する。これにより、メモリセルアレイ形成領域及び周辺回路形成領域に、シリコン窒化膜８及び絶縁層９が設けられる。そして図２に示すように、絶縁層９上にフォトレジスト３０を形成する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
各ダミーパターン５０は、行方向のパターン４０と直線的に並んでおり、パターン４０とピッチＰ２を成している。具体的には、ダミーパターン５０の列方向に沿った中心軸と、列方向に並ぶパターン４０の列方向に沿った中心軸との距離がピッチＰ２である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
各ダミーパターン５２は、行方向のパターン４０と直線的に並んでおり、パターン４１ｂの列方向に沿った中心軸とピッチＰ２を成している。具体的には、ダミーパターン５２の列方向に沿った中心軸と、パターン４１ｂの列方向に沿った中心軸とがピッチＰ２を成している。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
従来技術において、図２８に示すように、パターン２０１の列方向に延在する部分は連続して存在しているため、パターン２０１は、一番端に位置しつつ列方向で隣り合うパターン２００の間の、パターンが存在していない部分２０５と、行方向で隣り合っている。そのため、フォトマスク３００を用いてフォトレジストを露光した際に、パターン２０１を通過した照射光が、フォトレジストに転写された、列方向で隣り合うパターン２００の間の領域に漏れることがあった。その結果、ピッチＰ２１１をピッチＰ２１０に一致させた場合であっても、一番端に位置する列方向のパターン２００の転写後の形状を十分に所望の形状に近づけることができなかった。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
また、本実施の形態２で使用されるフォトマスク６０に設けられたパターン６１ａは、列方向において、その頂部６５がパターン４０と直線的に並び、更に、その頂部６６が、列方向において、互いに行方向で隣り合うパターン４０の間に位置している。パターン６１ｂのように、パターン４０に近い方の頂部６７が、行方向において、互いに列方向で隣り合うパターン４０の間に位置している場合、マスクパターン６８を用いてフォトレジストを露光する際、パターン６１ｂの頂部６７を通過した照射光が、フォトレジストに転写された、列方向で互いに隣り合うパターン４０の間の領域に漏れやすかった。そのため、一番端に位置する列方向のパターン４０の転写後の形状を、十分に所望の形状に近づけることができなかった。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
従って、一番端に位置する行方向のパターン４０の転写後の形状を、十分に所望の形状に近づけることができ、一番端に位置する行方向の開口部１０の形状を所望の形状に近づけることができる。その結果、パターン６１ａをパターン６１ｂのように形成した場合よりも、つまり、パターン６１ａのパターン４０に近い方の頂部６５を、列方向において、互いに行方向で隣り合うパターン４０の間に位置するように形成した場合よりも、半導体記憶装置の信頼性が向上する。なお、この効果を以後「効果１」と呼ぶ。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
【発明の効果】
この発明のうち請求項１４に係る半導体記憶装置の製造方法によれば、開口部に対応した第１パターンに対して、第１パターンのピッチと同じピッチを成す第１のダミーパターンを設けているため、第１パターンの配列方向において周期性が維持される。そのため、第１のダミーパターンと所定ピッチを成す、一番端の第１パターンを、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、複数の開口部のうち、一番端に位置する開口部の形状を、所望の形状に近づけることができる。その結果、パターン飛び等の発生を低減することができ、半導体記憶装置の信頼性が向上する。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
また、この発明のうち請求項１５に係る半導体記憶装置の製造方法によれば、第１パターンに対して、第１パターンのピッチと同じピッチを成す第１のダミーパターンを設けているため、第１パターンの配列方向において周期性が維持されている。そのため、請求項１に係る発明と同様に、複数の開口部１０のうち、一番端に位置する開口部の形状を、所望の形状に近づけることができる。その結果、パターン飛び等の発生を低減することができ、半導体記憶装置の信頼性が向上する。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
更に、メモリセルアレイ形成領域と周辺回路形成領域との境界に導電膜が形成されるため、工程（ｅ）を実行する際に、マスクしている周辺回路形成領域の絶縁層がエッチングされることがない。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１５０
【補正方法】変更
【補正の内容】
【０１５０】
また、この発明のうち請求項１６に係る半導体記憶装置の製造方法によれば、第２パターンが蛇行しているため、工程（ｂ−４）において、蛇行する溝が形成される。そして、工程（ｃ）において、蛇行する溝に導電膜が形成されるため、導電膜も蛇行形状となる。従って、直線状に延在する溝に導電膜を形成する場合よりも、工程（ｅ）の実行後に、導電膜が転倒しにくくなる。その結果、半導体記憶装置の信頼性が更に向上する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１５１
【補正方法】変更
【補正の内容】
【０１５１】
また、この発明のうち請求項１７に係る半導体記憶装置の製造方法によれば、溝に対応する第２パターンと、第１のダミーパターンとのピッチも、第１パターンのピッチに一致させているため、第１パターンを含めて配列方向の周期性が維持されている。そのため、第２パターンを、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、第２パターンと第１のダミーパターンとのピッチを、第１パターンのピッチと一致させていない場合よりも、溝の形状を、所望の形状に近づけることができる。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
また、この発明のうち請求項１８に係る半導体記憶装置の製造方法によれば、第１のダミーパターンと反対側にも、溝に対応する第２パターンに対して、第１パターンのピッチと同じピッチを成す第２のダミーパターンを設けているため、第１パターンの形状が、更に所望の形状に近づく。その結果、溝の形状が更に所望の形状に近づく。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
また、この発明のうち請求項１９に係る半導体記憶装置の製造方法によれば、第１のダミーパターンは、行方向の第１パターンと直線的に並びつつ、第１パターンに対して、行方向の第１パターンのピッチと同じピッチを成す第２のダミーパターンを含んでいる。更に、第１のダミーパターンは、列方向の第１パターンと直線的に並びつつ、第１パターンに対して、列方向の第１パターンのピッチと同じピッチを成す第３のダミーパターンを含んでいる。そのため、第１パターンの行方向及び列方向において周期性が維持されている。従って、開口部が行列状に形成される場合であっても、複数の開口部のうちの一番端の開口部の形状が所望の形状に近づく。その結果、半導体記憶装置の信頼性が更に向上する。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
また、この発明のうち請求項２０に係る半導体記憶装置の製造方法によれば、溝に対応する第３パターンと第２のダミーパターンとのピッチも、溝に対応する第４パターンと第３のダミーパターンとのピッチも、開口部に対応する第１パターンのピッチと同じであるため、溝の形状も所望の形状に近づく。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
また、この発明のうち請求項２１に係る半導体記憶装置の製造方法によれば、第２のダミーパターンと反対側にも、第３パターンと、第１パターンのピッチと同じピッチを成す第４のダミーパターンが設けられ、第３のダミーパターンと反対側にも、第４パターンと、第１パターンのピッチと同じピッチを成す第５のダミーパターンが設けられているため、溝の形状が更に所望の形状に近づく。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
また、この発明のうち請求項２２に係る半導体記憶装置の製造方法によれば、メモリセルアレイ形成領域と周辺回路形成領域との境界に導電膜が形成されているため、工程（ｅ）を実行する際に、マスクしている周辺回路形成領域の絶縁層がエッチングされることがない。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
また、溝が蛇行しているため、その溝に形成される導電膜も蛇行形状となる。従って、直線状に延在する溝に導電膜を形成する場合よりも、工程（ｅ）の実行後に、導電膜が転倒しにくくなる。その結果、半導体記憶装置の信頼性が向上する。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
また、この発明のうち請求項２３に係る半導体記憶装置の製造方法によれば、第１パターンの配列方向の垂直方向において、第２パターンにおける、第１パターンに対して距離が近い方の頂部が第１パターンと直線的に並び、更に、遠い方の頂部が互いに隣り合う第１パターンの間に位置している。そのため、マスクパターンを用いて露光する際、第２パターンを通過した照射光が、フォトレジストに転写された、互いに隣り合う第１パターンの間の領域に、漏れにくくなる。そのため、開口部が所望の形状に近づく。その結果、パターン飛び等の発生を低減でき、半導体記憶装置の信頼性が更に向上する。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
また、この発明のうち請求項２４に係る半導体記憶装置の製造方法によれば、開口部に対応する第１パターンに対して、第１パターンのピッチと同じピッチを成して第２パターンを設けているため、第１パターンの配列方向の周期性が維持される。そのため、複数の開口部のうち、一番端に位置する開口部の形状を、所望の形状に近づけることができる。その結果、パターン飛び等の発生を低減することができ、半導体記憶装置の信頼性が更に向上する。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正の内容】
【０１６０】
また、この発明のうち請求項２５に係る半導体記憶装置の製造方法によれば、第１パターンの行方向において、溝に対応した第３パターンにおける、第１パターンに対して距離が近い方の頂部が第１パターンと直線的に並び、更に、遠い方の頂部が列方向で互いに隣り合う第１パターンの間に位置している。そのため、マスクパターンを用いて露光する際、第３パターンを通過した照射光が、フォトレジストに転写された、列方向で互いに隣り合う第１パターンの間の領域に、漏れにくくなる。そして、第１パターンの列方向において、溝に対応した第４パターンにおける、第１パターンに対して距離が近い方の頂部が第１パターンと直線的に並び、更に、遠い方の頂部が行方向で互いに隣り合う第１パターンの間に位置している。そのため、マスクパターンを用いて露光する際、第４パターンを通過した照射光が、フォトレジストに転写された、行方向で互いに隣り合う第１パターンの間の領域に、漏れにくくなる。そのため、開口部が行列状に形成される場合であっても、複数の開口部のうちの一番端に位置する開口部の形状が所望の形状に近づく。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
また、この発明のうち請求項２６に係る半導体記憶装置の製造方法によれば、列方向の第１パターンに対して、行方向の第１パターンのピッチと同じピッチを成して第３パターンを設けている。更に、行方向の第１パターンに対して、列方向の第１パターンのピッチと同じピッチを成して第４パターンを設けている。そのため、行方向及び列方向において周期性が維持される。そのため、開口部が行列状に形成される場合であっても、複数の開口部のうちの一番端に位置する開口部の形状が所望の形状に近づく。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正の内容】
【０１６２】
また、この発明のうち請求項２７に係る半導体記憶装置の製造方法によれば、第１パターンの配列方向の垂直方向において、第３パターンにおける、第１パターンに対して距離が近い方の頂部が第１パターンと直線的に並び、更に、遠い方の頂部が互いに隣り合う第１パターンの間に位置している。そのため、マスクパターンを用いて露光する際、第２パターンを通過した照射光が、フォトレジストに転写された、互いに隣り合う第１パターンの間の領域に、漏れにくくなる。そのため、開口部が所望の形状に近づく。更に、第１パターンに対して、第１パターンのピッチと同じピッチを成して第４パターンを設けているため、配列方向の周期性が維持される。そのため、複数の開口部のうち、一番端に位置する開口部の形状を、所望の形状に近づけることができる。その結果、パターン飛び等の発生を低減することができ、半導体記憶装置の信頼性が更に向上する。
【手続補正４１】
【補正対象書類名】図面
【補正対象項目名】図２７
【補正方法】変更
【補正の内容】
【図２７】
2004022850.tif 000001
【手続補正４２】
【補正対象書類名】図面
【補正対象項目名】図２８
【補正方法】変更
【補正の内容】
【図２８】
2004022850.tif 000002