【手続補正書】
【提出日】平成18年11月6日(2006.11.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  第１のインバータと第２のインバータとから構成されるフリップフロップと、第１のアクセストランジスタと、第２のアクセストランジスタとを有し、
上記第１のインバータが、第１のドライバトランジスタと第１のロードトランジスタとから構成され、
上記第２のインバータが、第２のドライバトランジスタと第２のロードトランジスタとから構成され、
上記第１のインバータを構成する上記第１のドライバトランジスタおよび上記第１のロードトランジスタの配置方向と、上記第２のインバータを構成する上記第２のドライバトランジスタおよび上記第２のロードトランジスタの配置方向とが互いにほぼ平行に設けられ、
上記第１のアクセストランジスタおよび上記第２のアクセストランジスタが、上記第１のインバータの配置方向および上記第２のインバータの配置方向に対してほぼ垂直な方向に配置された構造を有する半導体メモリにおいて、
上記第１のドライバトランジスタの一方の拡散層と上記第１のアクセストランジスタの一方の拡散層とが共通に設けられ、
上記第２のドライバトランジスタの一方の拡散層と上記第１のアクセストランジスタの一方の拡散層とが共通に設けられ、
上記第１のドライバトランジスタ、上記第２のドライバトランジスタ、上記第１のロードトランジスタ、上記第２のロードトランジスタ、上記第１のアクセストランジスタおよび上記第２のアクセストランジスタを覆うようにして第１の層間絶縁膜が設けられ、
上記半導体メモリの第１の記憶ノードの部分を構成する、上記第１のドライバトランジスタおよび第１のアクセストランジスタに共通の拡散層と上記第１のロードトランジスタの拡散層とが、上記第１の層間絶縁膜の部分に埋め込まれた溝配線を用いて接続されている
ことを特徴とする半導体メモリ。
【請求項２】  上記第１の層間絶縁膜上に少なくとも上記溝配線を覆うようにして形成された第２の層間絶縁膜が設けられ、上記半導体メモリの第２の記憶ノードの部分を構成する、上記第２のドライバトランジスタおよび第２のアクセストランジスタに共通の拡散層と上記第２のロードトランジスタの拡散層とが、上記第２の層間絶縁膜上に設けられた第１の局所配線を用いて接続されていることを特徴とする請求項１記載の半導体メモリ。
【請求項３】  上記第２のドライバトランジスタおよび第２のアクセストランジスタに共通の拡散層と、上記第２のロードトランジスタの拡散層と、上記第１のロードトランジスタおよび上記第１のドライバトランジスタに共通に用いられる第１のゲート電極とが、上記第１の局所配線を用いて接続されていることを特徴とする請求項２記載の半導体メモリ。
【請求項４】  上記第１の局所配線のパターン形状が、平面的に、少なくとも３端を有するパターン形状を有し、上記第２のドライバトランジスタおよび第２のアクセストランジスタに共通の拡散層と、上記第２のロードトランジスタの拡散層と、上記第１のロードトランジスタおよび上記第１のドライバトランジスタに共通に用いられる第１のゲート電極とが、それぞれ上記第１の局所配線の一端の部分において接続されていることを特徴とする請求項２記載の半導体メモリ。
【請求項５】  上記第１のドライバトランジスタおよび第１のアクセストランジスタに共通の拡散層と、上記第１のロードトランジスタの拡散層と、上記第２のロードトランジスタおよび上記第２のドライバトランジスタに共通に用いられる第２のゲート電極とが、上記溝配線を用いて接続されていることを特徴とする請求項１記載の半導体メモリ。
【請求項６】  上記溝配線が、平面的に、少なくとも３端を有するパターン形状を有し、上記第１のドライバトランジスタの拡散層と、上記第１のロードトランジスタの拡散層と、上記第２のゲート電極とが、それぞれ上記溝配線の一端において接続されていることを特徴とする請求項１記載の半導体メモリ。
【請求項７】  上記第１のアクセストランジスタおよび上記第２のアクセストランジスタが、上記第１のドライバトランジスタおよび上記第２のドライバトランジスタが配置された側に配置されていることを特徴とする請求項１記載の半導体メモリ。
【請求項８】  上記第１のドライバトランジスタおよび上記第１のロードトランジスタが、互いに共通に用いられる第１のゲート電極を有し、上記第１のゲート電極の平面的なパターン形状が矩形状であることを特徴とする請求項１記載の半導体メモリ。
【請求項９】  上記第２のドライバトランジスタおよび上記第２のロードトランジスタが、互いに共通に用いられる第２のゲート電極を有し、上記第２のゲート電極の平面的なパターン形状が矩形状であることを特徴とする請求項１項記載の半導体メモリ。
【請求項１０】  第１のインバータと第２のインバータとから構成されるフリップフロップと、第１のアクセストランジスタと、第２のアクセストランジスタとを有し、
上記第１のインバータが、第１のドライバトランジスタと第１のロードトランジスタとから構成され、
上記第２のインバータが、第２のドライバトランジスタと第２のロードトランジスタとから構成され、
上記第１のインバータを構成する、上記第１のドライバトランジスタおよび上記第１のロードトランジスタの配置方向と、上記第２のインバータを構成する上記第２のドライバトランジスタおよび上記第２のロードトランジスタの配置方向とが互いにほぼ平行に設けられ、
上記第１のアクセストランジスタおよび上記第２のアクセストランジスタが、上記第１のインバータの配置方向および上記第２のインバータの配置方向に対してほぼ垂直な方向に配置された構造を有する半導体メモリにおいて、
上記第１のドライバトランジスタの一方の拡散層と上記第１のアクセストランジスタの一方の拡散層とが共通に設けられ、
上記第２のドライバトランジスタの一方の拡散層と上記第２のアクセストランジスタの一方の拡散層とが共通に設けられ、
上記第１のドライバトランジスタ、上記第２のドライバトランジスタ、上記第１のロードトランジスタ、上記第２のロードトランジスタ、上記第１のアクセストランジスタおよび上記第２のアクセストランジスタを覆うようにして第１の層間絶縁膜が設けられ、
上記半導体メモリの第１の記憶ノードの部分を構成する、上記第１のドライバトランジスタおよび第１のアクセストランジスタに共通の拡散層と、上記第１のロードトランジスタの拡散層とが、上記第１の層間絶縁膜の部分に設けられた第１の溝配線を用いて接続されているとともに、
上記半導体メモリの第２の記憶ノードの部分を構成する、上記第２のドライバトランジスタおよび上記第２のアクセストランジスタに共通の拡散層と、上記第２のロードトランジスタの拡散層とが、上記第１の層間絶縁膜の部分に設けられた第２の溝配線を用いて接続されている
ことを特徴とする半導体メモリ。
【請求項１１】  上記第１の溝配線および上記第２の溝配線が、平面的に、２端を有するパターン形状を有し、上記第１のドライバトランジスタおよび第１のアクセストランジスタに共通の拡散層と、上記第１のロードトランジスタの拡散層とが、上記第１の溝配線の上記２端のそれぞれの一端の部分において接続されているとともに、上記第２のドライバトランジスタおよび第２のアクセストランジスタに共通の拡散層と、上記第２のロードトランジスタの拡散層とが、それぞれ上記第２の溝配線の一端において接続されていることを特徴とする請求項１０記載の半導体メモリ。
【請求項１２】  上記第１の層間絶縁膜上に、少なくとも上記第１の溝配線および上記第２の溝配線を覆うようにして形成された第２の層間絶縁膜が設けられ、上記第２の溝配線と、上記第１のロードトランジスタおよび上記第１のドライバトランジスタに共通に用いられる第１のゲート電極とが、上記第２の層間絶縁膜上に設けられる第１の局所配線を用いて接続されていることを特徴とする請求項１０記載の半導体メモリ。
【請求項１３】  上記第１の局所配線が平面的に２端を有するパターン形状を有し、上記第２の溝配線と上記第１のゲート電極とが、それぞれ上記第１の局所配線の一端において接続されていることを特徴とする請求項１２記載の半導体メモリ。
【請求項１４】  上記第１の層間絶縁膜上に、少なくとも上記第１の溝配線および上記第２の溝配線を覆うようにして形成された第２の層間絶縁膜が設けられ、上記第１の溝配線と、上記第２のロードトランジスタおよび上記第２のドライバトランジスタに共通に用いられる第２のゲート電極とが、上記第２の層間絶縁膜上に設けられる第２の局所配線を用いて接続されていることを特徴とする請求項１０記載の半導体メモリ。
【請求項１５】  上記第２の局所配線が平面的に２端を有するパターン形状を有し、上記第１の溝配線と上記第２のゲート電極とが、それぞれ上記第２の局所配線の一端において接続されていることを特徴とする請求項１４記載の半導体メモリ。
【請求項１６】  上記第１のアクセストランジスタおよび上記第２のアクセストランジスタが、上記第１のドライバトランジスタおよび上記第２のドライバトランジスタが配置された側に配置されていることを特徴とする請求項１０記載の半導体メモリ。
【請求項１７】  上記第１のドライバトランジスタおよび上記第１のロードトランジスタが、互いに共通に用いられる第１のゲート電極を有し、上記第１のゲート電極の平面的なパターン形状が、凸部を有する矩形状であることを特徴とする請求項１０記載の半導体メモリ。
【請求項１８】  上記第２のドライバトランジスタおよび上記第２のロードトランジスタが、互いに共通に用いられる第２のゲート電極を有し、上記第２のゲート電極の平面的なパターン形状が、凸部を有する矩形状であることを特徴とする請求項１０記載の半導体メモリ。
【請求項１９】  第１のインバータと第２のインバータとから構成されるフリップフロップと、第１のアクセストランジスタと、第２のアクセストランジスタとを有し、
上記第１のインバータが、第１のドライバトランジスタと第１のロードトランジスタとから構成され、
上記第２のインバータが、第２のドライバトランジスタと第２のロードトランジスタとから構成され、
上記第１のインバータを構成する上記第１のドライバトランジスタおよび上記第１のロードトランジスタの配置方向と、上記第２のインバータを構成する上記第２のドライバトランジスタおよび上記第２のロードトランジスタの配置方向とが互いにほぼ平行に設けられ、
上記第１のインバータにおける上記配置方向および上記第２のインバータにおける上記配置方向に対してほぼ垂直な方向に、上記第１のアクセストランジスタおよび上記第２のアクセストランジスタが配置された構造を有する半導体メモリにおいて、
上記第１のドライバトランジスタ、上記第２のドライバトランジスタ、上記第１のロードトランジスタ、上記第２のロードトランジスタ、上記第１のアクセストランジスタおよび上記第２のアクセストランジスタを覆うようにして第１の層間絶縁膜が設けられ、
上記半導体メモリの第１の記憶ノードの部分を構成する、上記第１のドライバトランジスタの拡散層と、上記第１のロードトランジスタの拡散層と、上記第１のアクセストランジスタの拡散層とが、上記第１の層間絶縁膜の部分に設けられた第１の溝配線を用いて接続されているとともに、
上記半導体メモリの第２の記憶ノードの部分を構成する、上記第２のドライバトランジスタの拡散層と、上記第２のロードトランジスタの拡散層と、上記第２のアクセストランジスタの拡散層とが、上記第１の層間絶縁膜の部分に設けられた第２の溝配線を用いて接続されている
ことを特徴とする半導体メモリ。
【請求項２０】  上記第１の層間絶縁膜上に、少なくとも上記第１の溝配線および上記第２の溝配線を覆うようにして形成された第２の層間絶縁膜が設けられ、上記第２の溝配線と、上記第１のロードトランジスタおよび上記第１のドライバトランジスタに共通に用いられる第１のゲート電極とが、上記第２の層間絶縁膜上に設けられる第１の局所配線を用いて接続されていることを特徴とする請求項１９記載の半導体メモリ。
【請求項２１】  上記第１の局所配線が平面的に２端を有するパターン形状を有し、上記第２の溝配線と上記第１のゲート電極とが、それぞれ上記第１の局所配線の一端において接続されていることを特徴とする請求項２０記載の半導体メモリ。
【請求項２２】  上記第１の層間絶縁膜上に、少なくとも上記第１の溝配線および上記第２の溝配線を覆うようにして形成された第２の層間絶縁膜が設けられ、上記第１の溝配線と、上記第２のロードトランジスタおよび上記第２のドライバトランジスタに共通に用いられる第２のゲート電極とが、上記第２の層間絶縁膜上に設けられる第２の局所配線を用いて接続されていることを特徴とする請求項１９記載の半導体メモリ。
【請求項２３】  上記第２の局所配線が平面的に２端を有するパターン形状を有し、上記第１の溝配線と上記第２のゲート電極とが、それぞれ上記第２の局所配線の一端において接続されていることを特徴とする請求項２２記載の半導体メモリ。
【請求項２４】  上記第１のアクセストランジスタおよび上記第２のアクセストランジスタが、上記第１のドライバトランジスタおよび上記第２のドライバトランジスタが配置された側に配置されていることを特徴とする請求項１９記載の半導体メモリ。
【請求項２５】  上記第１のドライバトランジスタ、上記第２のドライバトランジスタ、上記第１のロードトランジスタ、上記第２のロードトランジスタ、上記第１のアクセストランジスタおよび上記第２のアクセストランジスタのそれぞれの素子活性領域が、互いに平面的に隔離して設けられていることを特徴とする請求項１９記載の半導体メモリ。