【手続補正書】
【提出日】平成17年12月21日(2005.12.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】    静電放電（ＥＳＤ）保護回路であって、
前記ＥＳＤ保護回路により保護される第２の回路に入力信号を供給するための信号入力端子と、
電源端子と、
前記信号入力端子と前記電源端子との間に直列に接続される第１及び第２のダイオードであって、前記第１及び第２のダイオードがそれぞれ逆向きに順方向電流を流すように接続される、該第１及び第２のダイオードと、
前記信号入力端子とグランドとの間に接続される第３のダイオードと、
前記電源端子とグランドとの間に接続される第４のダイオードとを有することを特徴とする静電放電（ＥＳＤ）保護回路。
【請求項２】    前記第２の回路がＣＭＯＳインバータからなることを特徴する請求項１に記載のＥＳＤ保護回路。
【請求項３】    静電放電（ＥＳＤ）保護回路であって、
前記ＥＳＤ保護回路により保護される第２の回路に入力信号を供給するための信号入力端子と、
電源端子と、
前記信号入力端子と前記電源端子との間に直列に接続される第１及び第２のダイオードであって、前記第１及び第２のダイオードがそれぞれ逆向きに順方向電流を流すように接続される、該第１及び第２のダイオードとを有し、
前記第１及び第２のダイオードが半導体基板内に形成され、前記第１及び第２のダイオードが第１の導電型の第１の領域と第２の導電型の第２及び第３の領域とからなり、前記各第２の領域が前記第１の領域とＰＮ接合部を形成するように形成されることを特徴するＥＳＤ保護回路。
【請求項４】    前記入力端子が前記第２の領域と接触し、前記電源端子が前記第２の領域と接触することを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項５】    静電放電（ＥＳＤ）保護回路であって、
前記ＥＳＤ保護回路により保護される第２の回路に入力信号を供給するための信号入力端子と、
電源端子と、
前記信号入力端子と前記電源端子との間に直列に接続される第１及び第２のダイオードであって、前記第１及び第２のダイオードがそれぞれ逆向きに順方向電流を流すように接続される、該第１及び第２のダイオードとを有し、
前記第１及び第２のダイオードが半導体基板内に形成され、前記第１のダイオードが、第２の導電型の第２の領域と第１のＰＮ接合部を形成する第１の導電型の第１の領域からなり、また前記第２のダイオードが、前記第１の導電型の第４の領域と第２のＰＮ接合部を形成する前記第２の導電型の第３の領域からなることを特徴とするＥＳＤ保護回路。
【請求項６】    前記第１の領域が前記入力端子に接続され、前記第４の領域が前記電源端子に接続され、さらに前記第２及び第３の領域が互いに接続されることを特徴とする請求項５に記載のＥＳＤ保護回路。
【請求項７】    静電放電（ＥＳＤ）保護回路であって、
前記ＥＳＤ保護回路により保護される第２の回路に入力信号を供給するための信号入力端子と、
電源端子と、
前記信号入力端子と前記電源端子との間に直列に接続される第１及び第２のダイオードであって、前記第１及び第２のダイオードがそれぞれ逆向きに順方向電流を流すように接続される、該第１及び第２のダイオードとを有し、
前記第１及び第２のダイオードが第１の導電型のエピタキシャル層内に形成され、前記第１のダイオードが、前記エピタキシャル層と第１のＰＮ接合部を形成する第２の導電型の第１の領域からなり、また前記第２のダイオードが、前記エピタキシャル層と第２のＰＮ接合部を形成する前記第２の導電型の第２の領域からなることを特徴とするＥＳＤ保護回路。
【請求項８】    前記第１の領域と前記第２の領域との間に配置される前記第１の導電型の第３の領域をさらに有し、前記第３の領域が前記エピタキシャル層より高濃度でドープされることを特徴とする請求項７に記載のＥＳＤ保護回路。
【請求項９】    前記第１及び第２の領域の下側に配置される前記第１の導電型の埋込層を更に有し、前記埋込層が前記エピタキシャル層より高濃度でドープされることを特徴とする請求項８に記載のＥＳＤ保護回路。
【請求項１０】    前記第１及び第２のダイオードがポリシリコンの層からなり、前記ポリシリコンの層が第１の導電型の第１の領域、第２の導電型の第２の領域並びに前記第１の導電型の第３の領域からなり、前記第２の領域が前記第１及び第３の領域とＰＮ接合部を形成することを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項１１】    前記信号入力端子が前記第１の領域に接続され、前記電源端子が前記第３の領域に接続されることを特徴とする請求項１０に記載のＥＳＤ保護回路。
【請求項１２】    前記ポリシリコン層がフィールド酸化物領域上に形成されることを特徴とする請求項１１に記載のＥＳＤ保護回路。
【請求項１３】    前記信号入力端子とグランドとの間に直列に接続される第５及び第６のダイオードをさらに有し、前記第５及び第６のダイオードがそれぞれ逆向きに順方向電流を流すように接続されることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項１４】    集積回路チップとして形成された静電放電（ＥＳＤ）保護回路であって、
前記集積回路チップが、
第１の導電型の第１の領域と、
前記集積回路チップの第１の表面に隣接する、第２の導電型の第２の領域であって、前記第２の領域が前記第１の領域と第１のＰＮ接合ダイオードを形成している、該第２の領域と、
前記集積回路チップの前記第１の表面に隣接し、かつ前記第２の領域から離隔された、前記第２の導電型の第３の領域であって、前記第３の領域は、前記第１の導電型の第４の領域と前記第１の導電型の第５の領域とを外囲し、前記第４及び第５の領域は前記第１の表面に隣接し、前記第４の領域は前記第３の領域と第２のＰＮ接合ダイオードを形成し、前記第５の領域は前記第３の領域と第３のＰＮ接合ダイオードを形成する、該第３の領域と、
前記第１の導電型の第６の領域及び前記第２の導電型の第７の領域であって、前記第６及び第７の領域は前記第２及び第３の領域から離隔され、前記第１の表面に隣接し、前記第６の領域は前記７の領域と第４のＰＮ接合ダイオードを形成する、該第６及び第７の領域と、
前記第２及び第４の領域に接続する第１の金属層と、
前記第５及び第７の領域に接続する第２の金属層と、
前記第１及び第６の領域に接続する第３の金属層と、
前記ＥＳＤ保護回路によって保護される回路に前記第１金属層を接続し、入力信号を伝達するための第４の金属層とを有することを特徴とするＥＳＤ保護回路。
【請求項１５】    前記集積回路チップが、基板と、前記基板の上層をなすエピタキシャル層とを有し、
前記第１の領域が、前記基板の少なくとも一部分及び前記エピタキシャル層の第１の部分を含み、
前記エピタキシャル層の前記第１の部分は、前記基板における前記第１の導電型のドーパント濃度より低い濃度まで前記第１の導電型のドーパントをドープされていることを特徴とする請求項１４に記載のＥＳＤ保護回路。
【請求項１６】    前記第３の領域が、前記エピタキシャル層における前記第２の導電型の第１のウェルを含むことを特徴とする請求項１５に記載のＥＳＤ保護回路。
【請求項１７】    前記第７の領域が、前記エピタキシャル層における前記第２の導電型の第２のウェルを含むことを特徴とする請求項１６に記載のＥＳＤ保護回路。
【請求項１８】    前記第１のウェルの下側に前記第２の導電型の第１の埋込層を有し、前記第１の埋込層は、前記第１のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項１７に記載のＥＳＤ保護回路。
【請求項１９】    前記第２のウェルの下側に前記第２の導電型の第２の埋込層を有し、前記第２の埋込層は、前記第２のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項１８に記載のＥＳＤ保護回路。
【請求項２０】    前記第１及び第２の埋込層のそれぞれが、前記基板の内部に延在していることを特徴とする請求項１９に記載のＥＳＤ保護回路。
【請求項２１】    前記第１の領域が、前記エピタキシャル層における前記第１の導電型の第１のウェルを含み、前記第１のＰＮ接合ダイオードが前記第１のウェルと前記第２の領域との間の接合部に位置していることを特徴とする請求項１５に記載のＥＳＤ保護回路。
【請求項２２】    前記第１の領域が、前記第１の導電型の第１の埋込層を含み、前記第１の埋込層が前記基板と前記第１のウェルとの間に延在していることを特徴とする請求項２１に記載のＥＳＤ保護回路。
【請求項２３】    前記第３の領域が前記エピタキシャル層に位置しており、前記第３の領域が前記第２の導電型の第１のシンカー領域によって横方向から外囲され、前記第１のシンカー領域は、前記第３の領域における前記第２の導電型のドーパント濃度より高い濃度まで前記第２導電型のドーパントをドープされていることを特徴とする請求項２２に記載のＥＳＤ保護回路。
【請求項２４】    前記第３の領域の下側に位置する前記第２の導電型の第１の埋込層を有し、前記第１の埋込層は前記第２の領域における前記第２の導電型のドーパント濃度よりも高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項２３に記載のＥＳＤ保護回路。
【請求項２５】    前記第１のシンカー領域が前記第１の埋込層に隣接していることを特徴とする請求項２４に記載のＥＳＤ保護回路。
【請求項２６】    集積回路チップとして形成された静電放電（ＥＳＤ）保護回路であって、
前記集積回路チップが、
第１の導電型の第１の領域と、
前記集積回路チップの第１の表面に隣接する、第２の導電型の第２の領域であって、前記第２の領域が前記第１の領域と第１のＰＮ接合ダイオードを形成している、該第２の領域と、
前記第２の領域から離隔され、前記集積回路チップの前記第１の表面に隣接する、前記第２の導電型の第３の領域及び前記第１の導電型の第４の領域であって、前記第４の領域は前記第３の領域と第２のＰＮ接合ダイオードを形成している、該第３及び第４の領域と、
前記集積回路チップの前記第１の表面に隣接し、かつ前記第２、第３、及び第４の領域から離隔された、前記第１の導電型の第５の領域及び前記第２の導電型の第６の領域であって、前記第５の領域は前記第６の領域と第３のＰＮ接合ダイオードを形成している、該第５及び第６の領域と、
前記集積回路チップの前記第１の表面に隣接し、かつ前記第２、第３、第４、及び第５の領域から離隔された、前記第２の導電型の第７の領域及び前記第１の導電型の第８の領域であって、前記第７の領域は前記第８の領域と第４のＰＮ接合ダイオードを形成している、該第７及び第８の領域と、
前記第２及び第３の領域に接続する第１の金属層と、
前記第４及び第５の領域に接続する第２の金属層と、
前記第６及び第７の領域に接続する第３の金属層と、
前記ＥＳＤ保護回路によって保護される回路に前記第１金属層を接続し、入力信号を伝達するための第４の金属層とを有することを特徴とするＥＳＤ保護回路。
【請求項２７】    前記集積回路チップが、基板と、前記基板の上層をなすエピタキシャル層とを有し、
前記第３の領域が、前記エピタキシャル層に形成された前記第２の導電型の第１のウェルを含むことを特徴とする請求項２６に記載のＥＳＤ保護回路。
【請求項２８】    前記第６の領域が、前記エピタキシャル層に形成された前記第２の導電型の第２のウェルを含むことを特徴とする請求項２７に記載のＥＳＤ保護回路。
【請求項２９】    前記第７の領域が、前記エピタキシャル層に形成された前記第２の導電型の第３のウェルを含むことを特徴とする請求項２８に記載のＥＳＤ保護回路。
【請求項３０】    前記第１のウェルの下側に前記第２の導電型の第１の埋込層を有し、前記第１の埋込層は、前記第１のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項２９に記載のＥＳＤ保護回路。
【請求項３１】    前記第２のウェルの下側に前記第２の導電型の第２の埋込層を有し、前記第２の埋込層は、前記第２のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項３０に記載のＥＳＤ保護回路。
【請求項３２】    前記第３のウェルの下側に前記第２の導電型の第３の埋込層を有し、前記第３の埋込層は、前記第３のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項３１に記載のＥＳＤ保護回路。
【請求項３３】    集積回路チップとして形成された静電放電（ＥＳＤ）保護回路であって、
前記集積回路チップが、
前記集積回路チップの第１の表面に隣接する、第１の導電型の第１の領域と、
第２の導電型の第２の領域であって、前記第２の領域が前記第１の領域と第１のＰＮ接合ダイオードを形成している、該第２の領域と、
前記集積回路チップの前記第１の表面に隣接し、かつ前記第２の領域から離隔された、前記第２の導電型の第３の領域であって、前記第３の領域は、前記第１の導電型の第４の領域と前記第１の導電型の第５の領域とを外囲し、前記第４及び第５の領域は前記第１の表面に隣接し、前記第４の領域は前記第３の領域と第２のＰＮ接合ダイオードを形成し、前記第５の領域は前記第３の領域と第３のＰＮ接合ダイオードを形成する、該第３の領域と、
前記第１の表面に隣接する、前記第１の導電型の第６の領域と、
前記第２の導電型の第７の領域であって、前記第７の領域は前記第２及び第３の領域から離隔され、前記第６の領域は前記７の領域と第４のＰＮ接合ダイオードを形成する、該第７の領域と、
前記第１及び第４の領域に接続する第１の金属層と、
前記第５及び第６の領域に接続する第２の金属層と、
前記ＥＳＤ保護回路によって保護される回路に前記第１金属層を接続し、入力信号を伝達するための第３の金属層とを有することを特徴とするＥＳＤ保護回路。
【請求項３４】    前記集積回路チップが、基板と、前記基板の上層をなすエピタキシャル層とを有し、
前記第２の領域が、前記エピタキシャル層に形成された前記第２の導電型の第１のウェルを含むことを特徴とする請求項３３に記載のＥＳＤ保護回路。
【請求項３５】    前記第３の領域が、前記エピタキシャル層に形成された前記第２の導電型の第２のウェルを含むことを特徴とする請求項３４に記載のＥＳＤ保護回路。
【請求項３６】    前記第７の領域が、前記エピタキシャル層に形成された前記第２の導電型の第３のウェルを含むことを特徴とする請求項３５に記載のＥＳＤ保護回路。
【請求項３７】    前記第１のウェルの下側に前記第２の導電型の第１の埋込層を有し、前記第１の埋込層は、前記第１のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項３６に記載のＥＳＤ保護回路。
【請求項３８】    前記第２のウェルの下側に前記第２の導電型の第２の埋込層を有し、前記第２の埋込層は、前記第２のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項３７に記載のＥＳＤ保護回路。
【請求項３９】    前記第３のウェルの下側に前記第２の導電型の第３の埋込層を有し、前記第３の埋込層は、前記第３のウェルにおける前記第２の導電型のドーパント濃度より高い濃度まで前記第２の導電型のドーパントをドープされていることを特徴とする請求項３８に記載のＥＳＤ保護回路。
【請求項４０】    前記第２の導電型の前記第２の埋込層の下側に前記第１の導電型の埋込層と、
前記第１の導電型の前記埋込層を前記第２の金属層に接続する、前記第１の導電型のシンカー領域とを更に有することを特徴とする請求項３８に記載のＥＳＤ保護回路。