【手続補正書】
【提出日】平成18年3月29日(2006.3.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】電気回路、ラッチ回路及び電子機器
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列に接続されたＮ型トランジスタ及び第１Ｐ型トランジスタと、第２Ｐ型トランジスタを有する電気回路であって、
前記Ｎ型トランジスタのゲート電極及び前記第１Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記Ｎ型トランジスタのソース電極及びドレイン電極の一方にはデータ信号が入力され、
前記Ｎ型トランジスタのソース電極及びドレイン電極の他方、並びに前記第１Ｐ型トランジスタのドレイン電極は前記第２Ｐ型トランジスタのゲート電極に接続され、
前記第２Ｐ型トランジスタのドレイン電極に出力端子が接続されていることを特徴とする電気回路。
【請求項２】
直列に接続された第１Ｎ型トランジスタ及びＰ型トランジスタと、第２Ｎ型トランジスタを有する電気回路であって、
前記第１Ｎ型トランジスタのゲート電極及び前記Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｎ型トランジスタ及び前記第２Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記Ｐ型トランジスタのソース電極及びドレイン電極の一方にはデータ信号が入力され、
前記第１Ｎ型トランジスタのドレイン電極、並びに前記Ｐ型トランジスタのソース領域及びドレイン電極の他方は前記第２Ｎ型トランジスタのゲート電極に接続され、
前記第２Ｎ型トランジスタのドレイン電極に出力端子が接続されていることを特徴とする電気回路。
【請求項３】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
入力されたラッチ信号によりデータ信号の入力か、高電位電源の入力かを選択し、前記選択された入力を前記第１Ｐ型トランジスタのゲート電極に出力する第１補償回路と、
入力された反転ラッチ信号によりデータ信号の入力か低電位電源の入力かを選択し、前記第１Ｎ型トランジスタのゲート電極に前記選択された入力を出力する第２補償回路とを有し、
前記Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記データ信号は同一の信号線から入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続されていることを特徴とする電気回路。
【請求項４】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
直列に接続された第２Ｎ型トランジスタ及び第２Ｐ型トランジスタと、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタとを有し、
前記第２Ｎ型トランジスタのゲート電極及び前記第２Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の一方並びに前記第２Ｐ型トランジスタのドレイン電極は前記第１Ｐ型トランジスタのゲート電極に接続され、
前記第３Ｎ型トランジスタのゲート電極及び前記第３Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第３Ｎ型トランジスタのドレイン電極並びに前記第３Ｐ型トランジスタのソース電極及びドレイン電極の一方は前記第１Ｎ型トランジスタのゲート電極に接続され、
前記第２Ｎ型トランジスタ及び前記第３Ｐ型トランジスタのソース電極及びドレイン電極の他方には、データ信号が入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続されていることを特徴とする電気回路。
【請求項５】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
直列に接続された第２Ｎ型トランジスタ及び第２Ｐ型トランジスタを有する第１補償回路と、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタを有する第２補償回路とを有し、
前記第２Ｎ型トランジスタのゲート電極及び前記第２Ｐ型トランジスタのゲート電極にはラッチ信号が入力され、
前記第３Ｎ型トランジスタのゲート電極及び前記第３Ｐ型トランジスタのゲート電極には反転ラッチ信号が入力され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第２Ｎ型トランジスタ及び前記第３Ｐ型トランジスタのソース電極及びドレイン電極の一方にはデータ信号が入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続され、
前記第１補償回路は、前記ラッチ信号の入力によって、前記高電位電源または前記データ信号を選択し、選択した前記高電位電源の電位または前記データ信号を前記第１Ｐ型トランジスタのゲート電極に入力し、
前記第２補償回路は、前記反転ラッチ信号の入力によって、前記低電位電源または前記データ信号を選択し、選択した前記第低電位電源の電位または前記データ信号を前記第１Ｎ型トランジスタのゲート電極に入力し、
前記出力端子には、前記第１Ｐ型トランジスタを介して前記高電位電源の電位が出力されるか、または前記第１Ｎ型トランジスタを介して前記低電位電源の電位が出力されることを特徴とする電気回路。
【請求項６】
直列に接続された第１及び第２Ｎ型トランジスタと、
直列に接続された第１及び第２Ｐ型トランジスタと、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタと、
直列に接続された第４Ｎ型トランジスタ及び第４Ｐ型トランジスタとを有し、
前記第３Ｎ型トランジスタのゲート電極及び前記第３Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｐ型トランジスタ及び前記第３Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第３Ｎ型トランジスタのソース電極及びドレイン電極の一方並びに前記第３Ｐ型トランジスタのドレイン電極は前記第１Ｐ型トランジスタのゲート電極に接続され、
前記第４Ｎ型トランジスタのゲート電極及び前記第４Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｎ型トランジスタ及び前記第４Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第４Ｎ型トランジスタのドレイン電極並びに前記第４Ｐ型トランジスタのソース電極及びドレイン電極の一方は前記第１Ｎ型トランジスタのゲート電極に接続され、
前記第２Ｎ型トランジスタのゲート電極と前記第２Ｐ型トランジスタのゲート電極は互いに接続され、
前記第２Ｎ型トランジスタ及び前記第２Ｐ型トランジスタのゲート電極、前記第３Ｎ型トランジスタ、並びに前記第４Ｐ型トランジスタのソース電極及びドレイン電極の他方にはデータ信号が入力され、
前記第２Ｎ型トランジスタ及び前記第２Ｐ型トランジスタのドレイン電極に出力端子が接続されていることを特徴とする電気回路。
【請求項７】
直列に接続された第１及び第２Ｎ型トランジスタと、
直列に接続された第１及び第２Ｐ型トランジスタと、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタを有する第１補償回路と、
直列に接続された第４Ｎ型トランジスタ及び第４Ｐ型トランジスタを有する第２補償回路とを有し、
前記第３Ｎ型トランジスタのゲート電極及び前記第３Ｐ型トランジスタのゲート電極にはラッチ信号が入力され、
前記第４Ｎ型トランジスタのゲート電極及び前記第４Ｐ型トランジスタのゲート電極には反転ラッチ信号が入力され、
前記第１Ｐ型トランジスタ及び前記第３Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第１Ｎ型トランジスタ及び前記第４Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第２Ｎ型トランジスタ及び前記第２Ｐ型トランジスタのゲート電極、前記第３Ｎ型トランジスタ並びに前記第４Ｐ型トランジスタのソース電極及びドレイン電極の一方にはデータ信号が入力され、
前記第２Ｎ型トランジスタ及び前記第２Ｐ型トランジスタのドレイン電極に出力端子が接続され、
前記第１補償回路は、前記ラッチ信号の入力によって、前記高電位電源または前記データ信号を選択し、選択した前記高電位電源の電位または前記データ信号を前記第１Ｐ型トランジスタのゲート電極に入力し、
前記第２補償回路は、前記反転ラッチ信号の入力によって、前記低電位電源または前記データ信号を選択し、選択した前記低電位電源の電位または前記データ信号を前記第１Ｎ型トランジスタのゲート電極に入力し、
前記出力端子には、前記第１及び第２Ｐ型トランジスタを介して前記高電位電源の電位が出力されるか、または前記第１及び第２Ｎ型トランジスタを介して前記低電位電源の電位が出力されることを特徴とする電気回路。
【請求項８】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
直列に接続された第２Ｎ型トランジスタ及び第２Ｐ型トランジスタ、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタと、
直列に接続された第４Ｎ型トランジスタ及び第４Ｐ型トランジスタとを有し、
前記第２Ｎ型トランジスタのゲート電極及び前記第２Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の一方並びに前記第２Ｐ型トランジスタのドレイン電極は前記第１Ｐ型トランジスタのゲート電極に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の他方は前記第４Ｎ型トランジスタのソース電極及びドレイン電極の一方に接続され、
前記第３Ｎ型トランジスタのゲート電極及び前記第３Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第３Ｎ型トランジスタのドレイン電極並びに前記第３Ｐ型トランジスタのソース電極及びドレイン電極の一方は前記第１Ｎ型トランジスタのゲート電極に接続され、
前記第３Ｐ型トランジスタのソース電極及びドレイン電極の他方は前記第４Ｐ型トランジスタのソース電極及びドレイン電極の一方に接続され、
前記第４Ｎ型トランジスタ並びに前記第４Ｐ型トランジスタのソース電極及びドレイン電極の他方にはデータ信号が入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続されていることを特徴とする電気回路。
【請求項９】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
直列に接続された第２Ｎ型トランジスタ及び第２Ｐ型トランジスタと、前記第２Ｎ型トランジスタのソース電極及びドレイン電極の一方とソース電極及びドレイン電極の一方が接続する第４Ｎ型トランジスタとを有する第１補償回路と、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタと、前記第３Ｐ型トランジスタのソース電極及びドレイン電極の一方とソース電極及びドレイン電極の一方が接続する第４Ｐ型トランジスタとを有する第２補償回路とを有し、
前記第２Ｎ型トランジスタのゲート電極及び前記第２Ｐ型トランジスタのゲート電極には第１ラッチ信号が入力され、
前記第４Ｎ型トランジスタのゲート電極には第２ラッチ信号が入力され、
前記第３Ｎ型トランジスタのゲート電極及び前記第３Ｐ型トランジスタのゲート電極には第１反転ラッチ信号が入力され、
前記第４Ｐ型トランジスタのゲート電極には第２反転ラッチ信号が入力され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第４Ｎ型トランジスタ及び前記第４Ｐ型トランジスタのソース電極及びドレイン電極の他方にはデータ信号が入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続され、
前記第１補償回路は、前記第１及び第２ラッチ信号の入力によって、前記高電位電源または前記データ信号を選択し、選択した前記高電位電源の電位または前記データ信号を前記第１Ｐ型トランジスタのゲート電極に入力し、
前記第２補償回路は、前記第１及び第２反転ラッチ信号の入力によって、前記低電位電源または前記データ信号を選択し、選択した前記低電位電源の電位または前記データ信号を前記第１Ｎ型トランジスタのゲート電極に入力し、
前記出力端子には、前記第１Ｐ型トランジスタを介して前記高電位電源の電位が出力されるか、または前記第１Ｎ型トランジスタを介して前記低電位電源の電位が出力されることを特徴とする電気回路。
【請求項１０】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
直列に接続された第２Ｎ型トランジスタ及び第２Ｐ型トランジスタと、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタと、
アナログスイッチと、
容量とを有し、
前記第２Ｎ型トランジスタのゲート電極、前記第２Ｐ型トランジスタのゲート電極、及び前記アナログスイッチのＮ型トランジスタのゲート電極は互いに接続され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の一方並びに前記第２Ｐ型トランジスタのドレイン電極は前記第１Ｐ型トランジスタのゲート電極に接続され、
前記第３Ｎ型トランジスタのゲート電極、前記第３Ｐ型トランジスタのゲート電極、及び前記アナログスイッチのＰ型トランジスタのゲート電極は互いに接続され、
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第３Ｎ型トランジスタのドレイン電極並びに前記第３Ｐ型トランジスタのソース電極及びドレイン電極の一方は前記第１Ｎ型トランジスタのゲート電極に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の他方、前記第３Ｐ型トランジスタのソース電極及びドレイン電極の他方、並びに前記容量には、前記アナログスイッチを介して信号が入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続されていることを特徴とする電気回路。
【請求項１１】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
直列に接続された第２Ｎ型トランジスタ及び第２Ｐ型トランジスタを有する第１補償回路と、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタを有する第２補償回路と、
アナログスイッチと、
容量とを有し、
前記第２Ｎ型トランジスタのゲート電極、前記第２Ｐ型トランジスタのゲート電極、及び前記アナログスイッチのＮ型トランジスタのゲート電極にはラッチ信号が入力され、
前記第３Ｎ型トランジスタのゲート電極、前記第３Ｐ型トランジスタのゲート電極及び前記アナログスイッチのＰ型トランジスタのゲート電極には反転ラッチ信号が入力され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の他方、前記第３Ｐ型トランジスタのソース電極及びドレイン電極の他方、並びに前記容量には、前記アナログスイッチを介してデータ信号が入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続され、
前記第１補償回路は、前記ラッチ信号の入力によって、前記高電位電源または前記データ信号を選択し、選択した前記高電位電源の電位または前記データ信号を前記第１Ｐ型トランジスタのゲート電極に入力し、
前記第２補償回路は、前記反転ラッチ信号の入力によって、前記低電位電源または前記データ信号を選択し、選択した前記低電位電源の電位または前記データ信号を前記第１Ｎ型トランジスタのゲート電極に入力し、
前記出力端子には、前記第１Ｐ型トランジスタを介して前記高電位電源の電位が出力されるか、または前記第１Ｎ型トランジスタを介して前記低電位電源の電位が出力されることを特徴とする電気回路。
【請求項１２】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
直列に接続された第２Ｎ型トランジスタ及び第２Ｐ型トランジスタと、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタと、
アナログスイッチと、
容量とを有し、
前記第２Ｎ型トランジスタのゲート電極及び前記第２Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の一方並びに前記第２Ｐ型トランジスタのドレイン電極は前記第１Ｐ型トランジスタのゲート電極に接続され、
前記第３Ｎ型トランジスタのゲート電極及び前記第３Ｐ型トランジスタのゲート電極は互いに接続され、
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第３Ｎ型トランジスタのドレイン電極並びに前記第３Ｐ型トランジスタのソース電極及びドレイン電極の一方は前記第１Ｎ型トランジスタのゲート電極に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の他方、前記第３Ｐ型トランジスタのソース電極及びドレイン電極の他方、並びに前記容量には、前記アナログスイッチを介してデータ信号が入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続されていることを特徴とする電気回路。
【請求項１３】
直列に接続された第１Ｎ型トランジスタ及び第１Ｐ型トランジスタと、
直列に接続された第２Ｎ型トランジスタ及び第２Ｐ型トランジスタを有する第１補償回路と、
直列に接続された第３Ｎ型トランジスタ及び第３Ｐ型トランジスタを有する第２補償回路と、
アナログスイッチと、
容量とを有し、
前記第２Ｎ型トランジスタのゲート電極及び前記第２Ｐ型トランジスタのゲート電極には第１ラッチ信号が入力され、
前記第３Ｎ型トランジスタのゲート電極及び前記第３Ｐ型トランジスタのゲート電極には第１反転ラッチ信号が入力され、
前記アナログスイッチのＰ型トランジスタのゲート電極には第２ラッチ信号が入力され、
前記アナログスイッチのＮ型トランジスタのゲート電極には第２反転ラッチ信号が入力され、
前記第１Ｐ型トランジスタ及び前記第２Ｐ型トランジスタのソース電極は高電位電源に電気的に接続され、
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタのソース電極は低電位電源に電気的に接続され、
前記第２Ｎ型トランジスタのソース電極及びドレイン電極の一方、前記第３Ｐ型トランジスタのソース電極及びドレイン電極の一方、並びに前記容量には、前記アナログスイッチを介してデータ信号が入力され、
前記第１Ｎ型トランジスタ及び前記第１Ｐ型トランジスタのドレイン電極に出力端子が接続され、
前記第１補償回路は、前記第１及び第２ラッチ信号の入力によって、前記高電位電源または前記データ信号を選択し、選択した前記高電位電源の電位または前記データ信号を前記第１Ｐ型トランジスタのゲート電極に入力し、
前記第２補償回路は、前記第１及び第２反転ラッチ信号の入力によって、前記低電位電源または前記データ信号を選択し、選択した前記低電位電源の電位または前記データ信号を前記第１Ｎ型トランジスタのゲート電極に入力し、
前記出力端子には、前記第１Ｐ型トランジスタを介して前記高電位電源の電位が出力されるか、または前記第１Ｎ型トランジスタを介して前記低電位電源の電位が出力されることを特徴とする電気回路。
【請求項１４】
請求項１乃至請求項１３のいずれか一項において、
前記データ信号の振幅は前記電源の電圧よりも小さいことを特徴とする電気回路。
【請求項１５】
請求項１乃至請求項１３のいずれか一項において、
前記出力端子にはインバータの入力電極が接続され、前記インバータの出力端子にはクロックドインバータの入力端子が接続され、前記クロックドインバータの出力端子には前記出力端子が接続されていることを特徴とする電気回路。
【請求項１６】
請求項１乃至請求項１５のいずれか一項において、
前記トランジスタは、ダブルゲート構造を取ることを特徴とする電気回路。
【請求項１７】
請求項１乃至請求項１５のいずれか一項において、
前記トランジスタは、マルチゲート構造を取ることを特徴とする電気回路。
【請求項１８】
請求項１乃至請求項１７のいずれか一項に記載の電気回路を用いることを特徴とするラッチ回路。
【請求項１９】
請求項１乃至請求項１７のいずれか一項に記載の電気回路を用いることを特徴とする電子機器。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
ＬＯＷ電位であるデータ信号（ＤＡＴＡ）はまず第３のＮ型ＴＦＴ１０５の入力電極と第３のＰ型ＴＦＴ１０６の入力電極に入力され、ＨＩＧＨ電位のラッチ信号（ＬＡＴ）によって第３のＮ型ＴＦＴ１０５が、ＬＯＷ電位の反転ラッチ信号（ＬＡＴＢ）によって第３のＰ型ＴＦＴ１０６がオンする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
動作について説明する。シフトレジスタ１２００から送られたラッチ信号（ＬＡＴ）及び反転ラッチ信号（ＬＡＴＢ）はラッチ回路１２０１に入力される。ラッチ回路１２０１にはデータ信号（ＤＡＴＡ）、ラッチ信号（ＬＡＴ）、反転ラッチ信号（ＬＡＴＢ）及びラッチ回路内のクロックドインバータを制御するサンプリング信号（ＳＡＭＰ）、反転サンプリング信号（ＳＡＭＰＢ）に応じて入力されたデータ信号（ＤＡＴＡ）を保持及び出力を行いＤＡＣに送る。ＤＡＣでは複数のラッチ回路からの出力に応じて複数の電源階調線（ＶＯＬ）から１本を選択する、あるいは２本の電源階調線を選択しその電圧範囲内での電圧を選択してソース線（Ｓｏｕｒｃｅ）に出力する。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2003347904.tif 000001