(57)【特許請求の範囲】
【請求項１】
第１メモリセルアレイと、
第２メモリセルアレイと、
前記第１メモリセルアレイに接続される複数の第１ワード線群と、
前記第２メモリセルアレイに接続される複数の第２ワード線群と、
前記第１ワード線群と前記第２ワード線群とが接続されるローデコーダと、
前記ローデコーダに接続され、第１信号および第２信号を生成するプリチャージコントローラとを備えた半導体装置において、
第１のモードにおいて、前記ローデコーダが前記第１信号を受け、前記第１ワード線群を選択してプリチャージを行い、
前記第１のモードの後に行われる第２のモードにおいて、前記ローデコーダが前記第１信号および前記第２信号を受け、前記第１ワード線群および前記第２ワード線群をプリチャージすることを特徴とする半導体装置。
【請求項２】
前記第１のモードにおいて、前記第１ワード線群を同時にプリチャージすることを特徴とする請求項１記載の半導体装置。
【請求項３】
外部からの制御信号に基づいて前記プリチャージコントローラへテスト制御信号を出力するテストモード回路をさらに有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１及び第２のモードは試験モードであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１ワード線群に含まれる第１ワード線および前記第２ワード線群に含まれる第２ワード線のプリチャージを行う第３のモードをさらに有することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置のワード線プリチャージに関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体記憶装置は、様々な試験が行われた後に出荷される。半導体記憶装置の初期不良を検出する試験として、ストレス試験がある。ストレス試験は加速試験とも呼ばれ、電界や温度を実際の環境よりも高い値に設定して半導体記憶装置を試験するものである。
【０００３】
半導体記憶装置のストレス試験は、各メモリセルに通常よりも高い電圧を与え、初期不良の有無を検査する。この時、通常動作と同様に、ワード線を選択／プリチャージ（リセット）を１本１本行っていたのでは、ストレス試験に膨大な時間を要する。よって、ワード線多重選択試験が提案されている。
【０００４】
ワード線多重選択試験のモードでは、複数のワード線を一度に順番に選択し、その後外部から１つのプリチャージコマンドを半導体記憶装置に与えることで、選択した複数のワード線の全てを一度にプリチャージする。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしならが、上記ワード線多重選択試験では、プリチャージコマンドを１回与えただけで多くのワード線を一度にプリチャージするため、プリチャージ時のピーク電流が多くなり、グランド電位ＶＳＳがプラス側の電源電圧ＶＤＤ方向に浮いてしまう。グランド電位ＶＳＳが浮くと、デバイス試験結果は不良となる。この場合、装置の本来の不良、つまり初期不良なのか、ワード線を一度にプリチャージしたことによるものなのかが判別できない。
【０００６】
従って、本発明は上記従来技術の問題点を解決し、複数のワード線を一度に駆動した場合でもグランド電位を安定に保持することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、第１メモリセルアレイと、  第２メモリセルアレイと、前記第１メモリセルアレイに接続される複数の第１ワード線と、前記第２メモリセルアレイに接続される複数の第２ワード線群と、前記第１ワード線群と前記第２ワード線群とが接続されるローデコーダと、前記ローデコーダに接続され、第１信号および第２信号を生成するプリチャージコントローラとを備えた半導体装置において、第１のモードにおいて、前記ローデコーダが前記第１信号を受け、前記第１ワード線群を選択してプリチャージを行い、前記第１のモードの後に行われる第２のモードにおいて、前記ローデコーダが前記第１信号および前記第２信号を受け、前記第１ワード線群および前記第２ワード線群をプリチャージすることを特徴とする半導体装置である。例えば、Ｎ本のワード線をＮ／ｎ本ずつ時分割でプリチャージする（Ｎ、ｎは整数でＮ＞ｎ）。これにより、一度に消費されるプリチャージ電流が減り、グランド電位が浮くことを防止することができる。
【発明の効果】
【０００８】
本発明によれば、複数のワード線を一度に駆動した場合でもグランド電位を安定に保持することができる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の一実施例による半導体記憶装置のブロック図である。図示する半導体記憶装置は、２つのメモリセルアレイ１０ａ、１０ｂとプリチャージコントローラ１２とを具備する。
【００１０】
２つのメモリセルアレイ１０ａ、１０ｂは図２に示すように、ローデコーダ１４に接続されている。各メモリセルアレイ１０ａ、１０ｂは、マトリクス状に配列された複数のメモリセルＭＣを具備する。各メモリセルＭＣは例えば、１つのトランジスタと１つのキャパシタからなる。メモリセルＭＣは、ローデコーダ１４から延びているワード線ＷＬに接続されている。また、メモリセルＭＣは、ビット線ＢＬに接続されている。各ビット線ＢＬは一対のビットからなり、読出し又は書込みデータＤ、／Ｄが入出力される。メモリセルアレイをメモリセルアレイ１０ａ、１０ｂの２分割にしたため、一度にプリチャージするワード線ＷＬを２つのグループにグループ分したことになる。
【００１１】
図１に戻り、プリチャージコントローラ１２は、信号ｐｒｅｚ、ｐｓｐｒｚ、ｄｐｒｅｘ、ｔｅｓ１４ｚ及びｓｔｔｚを入力し、メモリセルアレイ１０ａ、１０ｂのワード線ＷＬをそれぞれプリチャージするための信号ｗｌｒｐｘａ、ｗｌｒｐｘｂを生成する。信号ｐｒｅｚは外部からのコントロール信号をデコードして得られるプリチャージコマンド（以下、外部プリチャージコマンドと言う）である。信号ｐｓｐｒｚは、本実施例ではプリチャージコマンドｐｒｅｚなしでリード、ライド動作後、半導体記憶装置の内部で自動的に生成されるプリチャージコマンド（以下、内部プリチャージコマンドと言う）である。信号ｄｐｒｅｘとｔｅｓ１４ｚは外部からのコントロール信号をデコードして得られる信号で、試験モードに関係する。信号ｓｔｔｚは、電源投入後、後述する図３のラッチ回路（４７、２９）、（４８、３０）、（３１、３２）を初期状態にするスタータ信号で、電源投入時にＨとなるパルス信号である。信号ｗｌｒｐｘａ及びｗｌｒｐｘｂはそれぞれ、メモリセルアレイ１０ａ、１０ｂにワード線ＷＬのプリチャージを指示する信号で、プリチャージコントローラ１２が生成し出力する。
【００１２】
プリチャージコントローラ１２は、ワード線ＷＬのプリチャージに関し、３つの制御を行うことができる。第１の制御は、通常動作時の制御（通常モード）である。内部プリチャージコマンドｐｓｐｒｚによりワード線ＷＬの選択とプリチャージ（リセット）を１本ずつ行う。第２の制御は、外部プリチャージコマンドｐｒｅｚによりメモリセルアレイ１０ａ、１０ｂのワード線ＷＬをそれぞれ１本ずつプリチャージする試験モードである。第３の制御は、本発明のワード線多重選択試験モードで、メモリセルアレイ１０ａと１０ｂのワード線ＷＬを、外部プリチャージコマンドｐｒｅｚと後述する信号ｐｒｅ２ｚで時分割でプリチャージする。例えば、メモリセルアレイ１０ａのワード線ＷＬを一度に全てプリチャージし、次にメモリセルアレイ１０ｂのワード線ＷＬを一度に全てプリチャージする。従来技術では、メモリセルアレイ１０ａ、１０ｂの全てのワード線ＷＬを一度に全てプリチャージしていたので大きなピーク電流が流れてしまい、グランド電位が浮くという問題点があったのに対し、本発明では、時分割で分けてワード線ＷＬを駆動するため、プリチャージ時のピーク電流を分散させることができ、グランド電位が浮くという問題点を解決することができる。
【００１３】
試験モード信号ｄｐｒｅｘとｔｅｓ１４ｚがそれぞれＨ（ハイレベル）とＬ（ローレベル）の時は通常モードを示し、ＬとＬの時は外部プリチャージコマンドｐｒｅｚを使用する試験モードを示し、ＬとＨの時はワード線多重選択試験モードを示す。
【００１４】
図３は、プリチャージコントローラ１２の回路図である。プリチャージコントローラ１２は、インバータ２１〜３１、ＮＡＮＤゲート４１〜４７、ＯＲゲート４８、トランスファゲート５１〜５３、及びトランジスタ５５から構成されている。ＮＡＮＤゲート４７とインバータ２９、ＮＯＲゲート４８とインバータ３０、及びインバータ３１と３２はそれぞれラッチ回路を構成する。
【００１５】
図４、図５及び図６はそれぞれ図３に示すプリチャージコントローラ１２の動作を示すタイミング図である。図４のタイミングは通常モード時、図５のタイミングは外部プリチャージコマンドｐｒｅｚを使用する試験モード時、図６のタイミングはワード線多重選択試験モード時である。なお、図４〜図６において、信号ｐｒｅ２ｚはインバータ３３の出力信号である。
【００１６】
まず、図４に示す通常動作時、外部プリチャージ信号ｐｒｅｚはＬ（グランド電位ＶＳＳ）、試験信号ｄｐｒｅｘはＨ、試験信号ｔｅｓ１４ｚはＬに設定する。なお、図４には図示を省略しているスタータ信号ｓｔｔｚはＬにある。パルス状の内部プリチャージ信号ｐｓｐｒｚがプリチャージコントローラ１２のＮＡＮＤゲート４２に与えられる（ＬからＨに変化する）と、ＮＡＮＤゲート４２の出力はＨからＬに変化する。この変化の直前では、ＮＡＮＤゲート４３と４４の出力はＨである。よって、内部プリチャージコマンドｐｓｐｒｚがＬからＨになるとＮＡＮＤゲート４５の出力はＬからＨになり、プリチャージ信号ｗｌｒｐｘｂはＨからＬに変化する。また、ＮＡＮＤゲート４１の出力はＬからＨに変化するので、プリチャージ信号ｗｌｒｐｘａはＨからＬに変化する。そして内部プリチャージ信号ｐｓｐｒｚがＬに戻ると、プリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂはＬからＨに戻る。このようにして生成された、パルス状のプリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂに応答して、メモリセルアレイ１０ａ、１０ｂそれぞれの１本のワード線が図２に示すローデコーダ１４によりプリチャージされる。
【００１７】
次に、図５に示す外部プリチャージコマンドｐｒｅｚをしようする試験モード時、外部プリチャージコマンドｐｒｅｚが図示の通りプリチャージコントローラ１２に与えられる。この時、試験信号ｄｐｒｅｘはＨ、ｔｅｓ１４ｚはＬに設定する。試験信号ｄｐｒｅｘがＨなので、内部プリチャージコマンドｐｓｐｒｚがＨになっても、ＮＡＮＤゲート４２の出力はＬのままであり、内部プリチャージコマンドｐｓｐｒｚはマスクされる。外部プリチャージコマンドｐｒｅｚがＨになるとＮＡＮＤゲート４３はＨからＬに変化し、ＮＡＮＤゲート４５の出力はＬからＨに変化する。よって、外部プリチャージコマンドｐｒｅｚに応答して、プリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂが生成される。
【００１８】
更に、図６に示すワード線多重選択モード時、外部プリチャージコマンドｐｒｅｚ及び内部プリチャージコマンドｐｓｐｒｚが図示の通りプリチャージコントローラ１２に与えられる。ワード線多重選択モード時、試験信号ｄｐｒｅｘはＬ、ｔｅｓ１４ｚはＨに設定する。また、トランスファゲート５３はＯＦＦになっているので、インバータ３３の出力はＬのまま変化しない。よって、試験信号ｔｅｓ１４ｚがＨに変化しても、ＮＡＮＤゲート４４の出力はＨのままである。この結果、プリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂはＨのまま変化しない。
【００１９】
次に、内部プリチャージコマンドｐｓｐｒｚがＬからＨに変化する。試験信号ｄｐｒｅｘはＬなので、ＮＡＮＤゲート４２の出力はＨのままである。従って、プリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂはＨのまま変化しない。
【００２０】
更に、外部プリチャージコマンドｐｒｅｚが与えられる。外部プリチャージコマンドｐｒｅｚがＬからＨに変化すると、ＮＡＮＤゲート４６の出力はＨからＬに変化し、トランスファゲート５１はＯＮして、信号ｔｅｓ１４ｚがＨなのでＮＡＮＤゲート４７の出力はＬとなる。また、トランスファゲート５２はＯＮからＯＦＦし、トランスファゲート５３はＯＦＦからＯＮする。初期状態のまま変わらずＮＯＲゲート４８の出力はＬであり、これがトランスファゲート５３を通り、インバータ３１と３２で構成されるラッチ回路にラッチされる。インバータ３３の出力ｐｒｅ２ｚはＬのまま変わらない。よって、ＮＡＮＤゲート４４の出力はＨのまま変わらず、ＮＡＮＤゲート４５の出力もＬのままである。従って、プリチャージ信号ｗｌｒｐｘｂはＨのまま変化しない。よって、メモリセルアレイ１０ｂのワード線ＷＬはプリチャージされない。そして、外部プリチャージコマンドｐｒｅｚがＨからＬの戻ると、トランスファゲート５１、５３はＯＦＦし、トランスファゲート５２はＯＮする。そうすると、ＮＡＮＤゲート４７の出力ＬがＮＯＲゲートに入力されて、出力がＨにラッチされる。
【００２１】
他方、外部プリチャージコマンドｐｒｅｚがＬからＨに変化すると、ＮＡＮＤゲート４１の出力はＬからＨに変化する。この結果、プリチャージ信号ｗｌｒｐｘａはＨからＬに変化する。このプリチャージ信号ｗｌｒｐｘａの変化を受けて、図２に示すローデコーダ１４はメモリセルアレイ１０ａの選択された全てのワード線ＷＬを一度にプリチャージする。
【００２２】
次に、内部プリチャージコマンドｐｓｐｒｚが再びプリチャージコントローラ１２に供給されるが、プリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂは変化しない。
【００２３】
そして、次の外部プリチャージコマンドｐｒｅｚが与えられると、トランスファゲート５３はＯＦＦからＯＮするのでＮＯＲゲート４８の出力Ｈがインバータ３１に入力され、出力はＬにラッチされる。この結果、インバータ３３の出力ｐｒｅ２ｚはＬからＨに変化する。この変化を受けて、ＮＡＮＤゲート４４の出力はＨからＬに変化し、ＮＡＮＤゲート４５の出力はＬからＨに変化する。この結果、プリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂは何れもＨからＬに変化する。このプリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂの変化を受けて、図２に示すローデコーダ１４はメモリセルアレイ１０ａ、１０ｂの選択された全てのワード線ＷＬを一度にプリチャージする。この場合、メモリセルアレイ１０ａのワード線ＷＬは既にプリチャージされているので、メモリセルアレイ１０ｂのワード線ＷＬのみがプリチャージされる。外部プリチャージコマンドｐｒｅｚがＨからＬに戻ると、各ラッチ回路（４７、２９）、（４８、３０）、（３１、３２）は初期状態に戻り、外部プリチャージコマンドが１回も入力されていない状態に戻る（次の外部プリチャージコマンドｐｒｅｚ（３回目）を１回目とみなす）。
【００２４】
このように、１回目の外部プリチャージコマンドｐｒｅｚでメモリセルアレイ１０ａの選択された全てのワード線ＷＬをプリチャージし、２回目の外部プリチャージコマンドｐｒｅｚでメモリセルアレイ１０ｂの選択された全てのワード線ＷＬをプリチャージするので、プリチャージ時のピーク電流を分散させ、グランド電位が浮いてしまうことを防止することができる。
【００２５】
図７は、本発明の一実施例による半導体記憶装置６０の全体構成を示すブロック図である。図示する半導体記憶装置は、アドレスラッチ／デコーダ６１、ローデコーダ６２、メモリセルアレイ６３、入出力バッファ６４、入力データラッチ／コントローラ６５、センス／スイッチ６６、コラムデコーダ６７、出力データコントローラ６８、アドレスラッチ／デコーダ６９、ゲート７０〜７５、パワーコントローラ７６、電源回路７７、テストモード回路７８、及びタイミングコントローラ７９を含む。
【００２６】
図１に示すプリチャージコントローラ１２は、タイミングコントローラ７９内に設けられている。ゲート回路７０〜７５は、外部からのコントロール信号を受取り各部へ論理出力を供給する。外部からのコントロール信号は、チップイネーブル信号／ＣＥ１、ＣＥ２、ライトイネーブル信号／ＷＥ、下位及び上位データのマスク信号／ＬＢ、／ＵＢ、及び出力イネーブル信号／ＯＥである。ゲート回路７１〜７５の論理出力はテストモード回路７８に供給される。テストモード回路７８はこれらの論理出力の組み合わせで定義される各種コマンドをデコードして、タイミングコントローラ７９及びアドレスラッチ／デコーダ６１に対応する信号を出力する。タイミングコントローラ７９に出力される信号は、前述した外部プリチャージコマンドｐｒｅｚ及び試験信号ｄｐｒｅｘ、ｔｅｓ１４ｚである。
【００２７】
タイミングコントローラ７９は、内部で内部プリチャージコマンドｐｓｐｒｚを生成してプリチャージコントローラ１２に出力する。プリチャージコントローラ１２は前述したようにしてプリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂを生成して、ローデコーダ６２に出力する。図２に示すローデコーダ１４は図７に示すローデコーダ６２に相当する。また、メモリセルアレイ６３は図１及び図２に示すメモリセルアレイ１０ａ、１０ｂに相当する。
【００２８】
ワード線多重選択試験モードにおいて、アドレス信号Ａ０〜Ａ１９は連続して供給され、アドレスラッチ／デコーダ６１及びローデコーダ６２を介してメモリセルアレイ１０ａ、１０ｂのワード線が多重に選択される。そして、プリチャージ信号ｗｌｒｐｘａ、ｗｌｒｐｘｂに応答して、選択された全てのワード線ＷＬが一度にプリチャージ（リセットされる）。
【００２９】
図８は、図７の構成において、電源回路７７に負電圧発生回路８０を設けたものである。図７の構成はワード線ＷＬをグランド電位ＶＳＳにプリチャージする構成であるのに対し、図８の構成はワード線ＷＬをグランド電位ＶＳＳよりも低い負電位にプリチャージする構成である。このための電圧源として、負電圧発生回路８０は、ワード線ＷＬを負電位にプリチャージするための負電圧を発生する。負電圧発生回路８０は例えば、ネガティブチャージポンプを具備する。
【００３０】
ワード線ＷＬを負電位にプリチャージする理由は、近年の電源の低電圧化に対応するためである。低電圧化により、セルトランジスタのしきい値電圧は小さくなってきている。ワード線ＷＬを負電位にリセットすれば、動作のダイナミックレンジを大きくとることができる。
【００３１】
従来のワード線多重選択試験モードでワード線を負電位に設定する構成では、一度にすべてのワード線を駆動するために大きな電流容量の負電圧発生回路を用いなければならない。これに対し、本発明によれば、メモリセルアレイ６３のワード線ＷＬは、メモリセルアレイ１０ａ、１０ｂ単位で時分割でプリチャージする。よって、原理的には、図８の構成の負電圧発生回路８０は従来の半分の容量で良い。これにより、消費電力の削減及び回路面積の削減が可能になる。
【００３２】
以上、本発明の実施例を説明した。上記実施例はメモリセルアレイ６３を２分割したものであったが、３分割以上の場合にも同様に構成できる。また、上記実施例は半導体記憶装置であったが、ＤＲＡＭを含む種々の半導体装置を含むものである。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施例の半導体記憶装置の構成を示すブロック図である。
【図２】図１に示す２つのメモリセルアレイ及びローデコーダとの接続関係を示す図である。
【図３】図１に示すプリチャージコントローラの構成例の回路図である。
【図４】図３に示すプリチャージコントローラの通常動作時の動作タイミング図である。
【図５】図３に示すプリチャージコントローラの外部プリチャージコマンドを使用する試験モード時の動作タイミング図である。
【図６】図３に示すプリチャージコントローラのワード線多重選択試験モード時の動作タイミング図である。
【図７】本発明の一実施例の半導体記憶装置全体の構成例を示すブロック図である。
【図８】本発明の一実施例の半導体記憶装置全体の別の構成例を示すブロック図である。
【符号の説明】
【００３４】
１０ａ、１０ｂ  メモリセルアレイ
１２  プリチャージコントローラ
１４  ローデコーダ
【図１】
0004541385.tif 000002
【図２】
0004541385.tif 000003
【図３】
0004541385.tif 000004
【図４】
0004541385.tif 000005
【図５】
0004541385.tif 000006
【図６】
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【図７】
0004541385.tif 000008
【図８】
0004541385.tif 000009