【手続補正書】
【提出日】平成17年11月17日(2005.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタと、
前記トランジスタを含む前記半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された容量下部電極と、
前記容量下部電極の上に形成された強誘電体膜よりなる容量絶縁膜と、
前記容量絶縁膜の上に形成された容量上部電極と、
前記容量上部電極の上に、前記容量上部電極と電気的に接続し且つ前記容量絶縁膜及び前記容量上部電極のそれぞれの側面を覆うように形成された導電性水素バリア膜と、
前記導電性水素バリア膜を含む前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成された配線と、
前記第１の層間絶縁膜に形成され、前記トランジスタと前記容量下部電極とを接続する第１のプラグと、
前記第２の層間絶縁膜に形成され、前記導電性水素バリア膜と前記配線とを接続する第２のプラグとを備えていることを特徴とする強誘電体メモリ。
【請求項２】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記導電性水素バリア膜は、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜よりなることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項４】
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを含む前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記トランジスタと接続する第１のプラグを形成する工程と、
前記第１の層間絶縁膜の上に前記第１のプラグと接続するように容量下部電極を形成する工程と、
前記容量下部電極の上に、強誘電体膜よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に容量上部電極を形成する工程と、
前記容量上部電極の上に、前記容量上部電極と電気的に接続し且つ前記容量絶縁膜及び前記容量上部電極のそれぞれの側面を覆う導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜を含む前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記導電性水素バリア膜と接続する第２のプラグを形成する工程と、
前記第２の層間絶縁膜の上に前記第２のプラグと接続するように配線を形成する工程とを備えていることを特徴とする強誘電体メモリの製造方法。
【請求項５】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項４に記載の強誘電体メモリの製造方法。
【請求項６】
前記導電性水素バリア膜は、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜よりなることを特徴とする請求項４に記載の強誘電体メモリの製造方法。
【請求項７】
半導体基板上における一の領域に形成されたトランジスタと、
前記半導体基板上における他の領域に形成された導電層と、
前記トランジスタ及び導電層を含む前記半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された容量下部電極と、
前記容量下部電極の上に形成された強誘電体膜よりなる容量絶縁膜と、
前記容量絶縁膜の上に形成された容量上部電極と、
前記容量上部電極の上に、前記容量上部電極と電気的に接続し且つ前記容量絶縁膜及び前記容量上部電極のそれぞれの側面を覆うと共に前記容量上部電極の外側まで延びるように形成された導電性水素バリア膜と、
前記導電性水素バリア膜を含む前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成された配線と、
前記第１の層間絶縁膜に形成され、前記トランジスタと前記容量下部電極とを接続する第１のプラグと、
前記第１の層間絶縁膜に形成され、前記導電層と前記導電性水素バリア膜とを電気的に接続する第２のプラグと、
前記第１の層間絶縁膜及び第２の層間絶縁膜に形成され、前記導電層と前記配線とを接続する第３のプラグとを備えていることを特徴とする強誘電体メモリ。
【請求項８】
前記導電層は、前記半導体基板の表面部に形成された不純物拡散層、又は前記不純物拡散層の表面部がシリサイド化された層であることを特徴とする請求項７に記載の強誘電体メモリ。
【請求項９】
前記第１の層間絶縁膜は下層膜とその上に形成された上層膜とを有しており、
前記導電層は前記下層膜と前記上層膜との間に形成されていることを特徴とする請求項７に記載の強誘電体メモリ。
【請求項１０】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項７に記載の強誘電体メモリ。
【請求項１１】
前記導電性水素バリア膜は、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜よりなることを特徴とする請求項７に記載の強誘電体メモリ。
【請求項１２】
前記第１の層間絶縁膜の上に形成された接続パッドをさらに備え、
前記第２のプラグは、前記接続パッドを介して前記導電性水素バリア膜と接続することを特徴とする請求項７に記載の強誘電体メモリ。
【請求項１３】
半導体基板上における一の領域にトランジスタを形成する工程と、
前記半導体基板上における他の領域に導電層を形成する工程と、
前記トランジスタ及び導電層を含む前記半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記トランジスタと接続する第１のプラグと、前記導電層と接続する第２のプラグとを形成する工程と、
前記第１の層間絶縁膜の上に前記第１のプラグと接続するように容量下部電極を形成する工程と、
前記容量下部電極の上に、強誘電体膜よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に容量上部電極を形成する工程と、
前記容量上部電極の上に、前記容量絶縁膜及び前記容量上部電極のそれぞれの側面を覆うと共に前記容量上部電極の外側まで延び且つ前記第２のプラグ及び前記容量上部電極のそれぞれと電気的に接続するように導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜を含む前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜及び第２の層間絶縁膜に、前記導電層と接続する第３のプラグを形成する工程と、
前記第２の層間絶縁膜の上に前記第３のプラグと接続するように配線を形成する工程とを備えていることを特徴とする強誘電体メモリの製造方法。
【請求項１４】
前記容量下部電極を形成する工程は、前記第１の層間絶縁膜の上に前記第２のプラグと接続するように接続パッドを形成する工程を含み、
前記導電性水素バリア膜を形成する工程は、前記導電性水素バリア膜を前記接続パッドと接続するように形成する工程を含むことを特徴とする請求項１３に記載の強誘電体メモリの製造方法。
【請求項１５】
前記容量絶縁膜を形成する工程は、前記容量絶縁膜を、その端部が前記接続パッドの上に位置するように形成する工程を含むことを特徴とする請求項１４に記載の強誘電体メモリの製造方法。
【請求項１６】
前記導電性水素バリア膜を形成する工程は、前記容量絶縁膜となる絶縁性膜及び前記容量上部電極となる第１の導電性膜をパターン化するために用いられたマスクパターンを用いて、前記導電性水素バリア膜となる第２の導電性膜をパターン化した後、前記導電性水素バリア膜の側面に前記第２のプラグと電気的に接続するように導電性のサイドウォールを形成する工程を含むことを特徴とする請求項１３に記載の強誘電体メモリの製造方法。
【請求項１７】
前記サイドウォールは水素バリア性を有することを特徴とする請求項１６に記載の強誘電体メモリの製造方法。
【請求項１８】
前記容量下部電極を形成する工程は、前記第１の層間絶縁膜の上に前記第２のプラグと接続するように接続パッドを形成する工程を含み、
前記導電性水素バリア膜を形成する工程は、前記サイドウォールを前記接続パッドと接続するように形成する工程を含むことを特徴とする請求項１６に記載の強誘電体メモリの製造方法。
【請求項１９】
前記容量絶縁膜を形成する工程は、前記容量絶縁膜を、その端部が前記接続パッドの上に位置するように形成する工程を含むことを特徴とする請求項１８に記載の強誘電体メモリの製造方法。
【請求項２０】
前記導電層は、前記半導体基板の表面部に形成された不純物拡散層、又は前記不純物拡散層の表面部がシリサイド化された層であることを特徴とする請求項１３に記載の強誘電体メモリの製造方法。
【請求項２１】
前記第１の層間絶縁膜は下層膜とその上に形成された上層膜とを有しており、
前記導電層は前記下層膜と前記上層膜との間に形成されていることを特徴とする請求項１３に記載の強誘電体メモリの製造方法。
【請求項２２】
前記容量上部電極の少なくとも一部は、Ｐｔ膜又はＰｔを含む合金膜よりなることを特徴とする請求項１３に記載の強誘電体メモリの製造方法。
【請求項２３】
前記導電性水素バリア膜は、Ｔｉ膜、Ｔａ膜、ＴｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、又は、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ若しくはＴｉＡｌＯＮを含む合金膜よりなることを特徴とする請求項１３に記載の強誘電体メモリの製造方法。