【手続補正書】
【提出日】平成18年8月16日(2006.8.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
光検出器と前記光検出器から出力される信号を二値化して出力する二値化回路と前記二値化回路から出力された信号を処理する信号処理回路とを有する画像検出処理要素を平面状に複数配列して構成される画像検出処理装置において、
前記複数の画像検出処理要素それぞれに含まれる前記信号処理回路それぞれは、
複数の論理回路素子と前記複数の論理回路素子に接続された入力信号線及び出力信号線上に設けられた複数のスイッチとを有して構成され、前記複数のスイッチそれぞれのＯＮ／ＯＦＦを制御することにより、自信号処理回路の出力信号と周囲の画像検出処理要素に含まれる信号処理回路の出力信号と間の論理演算処理を行う論理演算回路、隣接する一方の画像検出処理要素に含まれる信号処理回路の出力信号と自信号処理回路の出力信号との加算処理を行って隣接する他方の画像検出処理要素に含まれる信号処理回路に出力する加算回路、及び前記論理演算処理または前記加算処理に必要となる情報の一時記憶処理を行う一時記憶回路として機能することを特徴とする画像検出処理装置。
【請求項２】
前記複数の画像検出処理要素は、行と列との２次元アレイ状に配列されていると共に、特定の行を構成する前記画像検出処理要素を選択するための行デコーダ及び特定の列を構成する前記画像検出処理装置を選択するための列デコーダを備え、
前記信号処理回路は、
一方の入力端に前記列デコーダからの出力信号が入力されると共に、他方の入力端に前記二値化回路からの出力信号、前記行デコーダからの出力信号、及び上下左右に隣接するいずれかの前記画像検出処理要素に含まれる前記信号処理回路からの出力信号が入力される第１のＮＡＮＤ回路素子と、
二つの入力端に前記第１のＮＡＮＤ回路素子と共通の信号が入力されるＮＯＲ回路素子と、
一方の入力端に前記第１のＮＡＮＤ回路素子からの出力信号が入力されると共に、他方の出力端に前記ＮＯＲ回路素子からの出力信号の反転信号が入力される第２のＮＡＮＤ回路素子と、
前記第１のＮＡＮＤ回路素子からの出力信号が入力されると共に、当該出力信号を前記第１のＮＡＮＤ回路素子及び前記ＮＯＲ回路素子の一方の入力端に出力する第１のＮＯＴ回路素子と、
前記第２のＮＡＮＤ回路素子からの出力信号が入力されると共に、当該出力信号を前記信号処理回路の出力として上下左右それぞれの前記画像検出処理要素に含まれる前記第１のＮＡＮＤ回路素子の他方の入力端に出力する第２のＮＯＴ回路素子と、
前記ＮＯＲ回路素子からの出力信号が入力されると共に、当該出力信号を前記第１のＮＡＮＤ回路素子及び前記ＮＯＲ回路素子の一方の入力端に出力する第３のＮＯＴ回路素子と、
前記第１のＮＡＮＤ回路素子、前記第２のＮＡＮＤ回路素子、前記ＮＯＲ回路素子、前記第１のＮＯＴ回路素子、前記第２のＮＯＴ回路素子、及び前記第３のＮＯＴ回路素子の入力端にそれぞれ接続されて電荷をチャージすることで、前記第１のＮＡＮＤ回路素子、前記第２のＮＡＮＤ回路素子、前記ＮＯＲ回路素子、前記第１のＮＯＴ回路素子、前記第２のＮＯＴ回路素子、及び前記第３のＮＯＴ回路素子に入力される入力信号を形成するキャパシタとを有することを特徴とする請求項１に記載の画像検出処理装置。
【請求項３】
前記信号処理回路は、
前記第１のＮＯＴ回路素子の入力端に接続されるスイッチをＯＮ／ＯＦＦ制御することで前記第１のＮＡＮＤ回路素子からの出力信号を一時記憶して前記第１のＮＡＮＤ回路素子の一方の入力端及び前記ＮＯＲ回路素子の一方の入力端に対して出力信号を出力する第１の一時記憶回路として機能し、
前記第２のＮＯＴ回路素子の入力端及び上下左右に隣接する画像検出処理要素に含まれる前記第１のＮＡＮＤ回路素子の他方の入力端に接続されるスイッチをＯＮ／ＯＦＦ制御することで前記第２のＮＡＮＤ回路素子からの出力信号を一時記憶して上下左右に隣接するいずれかの前記画像検出処理要素に含まれる前記第１のＮＡＮＤ回路素子の他方の入力端に対して出力信号を出力する第２の一時記憶回路として機能し、
前記第３のＮＯＴ回路素子の入力端に接続されるスイッチをＯＮ／ＯＦＦ制御することで前記ＮＯＲ回路素子からの出力信号を一時記憶して前記第１のＮＡＮＤ回路素子の一方の入力端及び前記ＮＯＲ回路素子の一方の入力端に対して出力信号を出力する第３の一時記憶回路として機能し、
前記第１の一時記憶回路、前記第３の一時記憶回路、前記列デコーダのうちのいずれか一つからの出力信号と、前記二値化回路の出力信号又は上下左右に隣接するいずれかの前記画像検出処理要素に含まれる前記第１のＮＯＴ回路からの出力信号とを演算処理し、演算結果の信号を上下左右に隣接する前記画像検出処理回路に含まれる前記第１のＮＡＮＤ回路素子の他方の入力端に出力する論理演算回路として機能し、
前記第１の一時記憶回路、前記第３の一時記憶回路、前記列デコーダのうちのいずれか一つからの出力信号と、前記二値化回路の出力信号又は上下左右に隣接するいずれかの前記画像検出処理要素に含まれる前記第１のＮＯＴ回路からの出力信号とを加算処理し、加算結果の信号を入力側の前記画像検出処理要素と反対側に接続される前記画像検出処理要素に含まれる前記第１のＮＡＮＤ回路素子の他方の入力端に出力する半加算回路として機能することを特徴とする請求項２に記載の画像検出処理装置。
【請求項４】
前記複数の画像検出処理要素、前記行デコーダ、及び前記列デコーダを１チップ上に形成したことを特徴とする請求項２又は３に記載の画像検出処理装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
画像検出処理要素それぞれに含まれる信号処理回路を、複数のスイッチそれぞれのＯＮ／ＯＦＦを制御することによって論理演算回路と加算回路とのそれぞれとして機能させることで、論理演算回路と加算回路との双方を個別に形成する場合と比較して、信号処理回路の面積を小さくすることができる。ここで、上記論理演算処理と加算処理とを共通の信号処理回路に行わせることにより、上記論理演算処理と加算処理に必要となる情報の一時記憶処理を行う一時記憶回路が必要となる。しかし、複数のスイッチそれぞれのＯＮ／ＯＦＦを制御することによって上記信号処理回路を一時記憶回路として機能させることで、別途一時記憶回路を用意する必要は無くなる。従って、汎用メモリを別途形成するために信号処理回路の面積が大きくなってしまうということもない。
また、本発明の画像検出処理装置においては、複数の画像検出処理要素は、行と列との２次元アレイ状に配列されていると共に、特定の行を構成する画像検出処理要素を選択するための行デコーダ及び特定の列を構成する画像検出処理装置を選択するための列デコーダを備え、信号処理回路は、一方の入力端に列デコーダからの出力信号が入力されると共に、他方の入力端に二値化回路からの出力信号、行デコーダからの出力信号、及び上下左右に隣接するいずれかの画像検出処理要素に含まれる信号処理回路からの出力信号が入力される第１のＮＡＮＤ回路素子と、二つの入力端に第１のＮＡＮＤ回路素子と共通の信号が入力されるＮＯＲ回路素子と、一方の入力端に第１のＮＡＮＤ回路素子からの出力信号が入力されると共に、他方の出力端にＮＯＲ回路素子からの出力信号の反転信号が入力される第２のＮＡＮＤ回路素子と、第１のＮＡＮＤ回路素子からの出力信号が入力されると共に、当該出力信号を第１のＮＡＮＤ回路素子及びＮＯＲ回路素子の一方の入力端に出力する第１のＮＯＴ回路素子と、第２のＮＡＮＤ回路素子からの出力信号が入力されると共に、当該出力信号を信号処理回路の出力として上下左右それぞれの画像検出処理要素に含まれる第１のＮＡＮＤ回路素子の他方の入力端に出力する第２のＮＯＴ回路素子と、ＮＯＲ回路素子からの出力信号が入力されると共に、当該出力信号を第１のＮＡＮＤ回路素子及びＮＯＲ回路素子の一方の入力端に出力する第３のＮＯＴ回路素子と、第１のＮＡＮＤ回路素子、第２のＮＡＮＤ回路素子、ＮＯＲ回路素子、第１のＮＯＴ回路素子、第２のＮＯＴ回路素子、及び第３のＮＯＴ回路素子の入力端にそれぞれ接続されて電荷をチャージすることで、第１のＮＡＮＤ回路素子、第２のＮＡＮＤ回路素子、ＮＯＲ回路素子、第１のＮＯＴ回路素子、第２のＮＯＴ回路素子、及び第３のＮＯＴ回路素子に入力される入力信号を形成するキャパシタとを有することが好適である。
また、信号処理回路は、第１のＮＯＴ回路素子の入力端に接続されるスイッチをＯＮ／ＯＦＦ制御することで第１のＮＡＮＤ回路素子からの出力信号を一時記憶して第１のＮＡＮＤ回路素子の一方の入力端及びＮＯＲ回路素子の一方の入力端に対して出力信号を出力する第１の一時記憶回路として機能し、第２のＮＯＴ回路素子の入力端及び上下左右に隣接する画像検出処理要素に含まれる第１のＮＡＮＤ回路素子の他方の入力端に接続されるスイッチをＯＮ／ＯＦＦ制御することで第２のＮＡＮＤ回路素子からの出力信号を一時記憶して上下左右に隣接するいずれかの画像検出処理要素に含まれる第１のＮＡＮＤ回路素子の他方の入力端に対して出力信号を出力する第２の一時記憶回路として機能し、第３のＮＯＴ回路素子の入力端に接続されるスイッチをＯＮ／ＯＦＦ制御することでＮＯＲ回路素子からの出力信号を一時記憶して第１のＮＡＮＤ回路素子の一方の入力端及びＮＯＲ回路素子の一方の入力端に対して出力信号を出力する第３の一時記憶回路として機能し、第１の一時記憶回路、第３の一時記憶回路、列デコーダのうちのいずれか一つからの出力信号と、二値化回路の出力信号又は上下左右に隣接するいずれかの画像検出処理要素に含まれる第１のＮＯＴ回路からの出力信号とを演算処理し、演算結果の信号を上下左右に隣接する画像検出処理回路に含まれる第１のＮＡＮＤ回路素子の他方の入力端に出力する論理演算回路として機能し、第１の一時記憶回路、第３の一時記憶回路、列デコーダのうちのいずれか一つからの出力信号と、二値化回路の出力信号又は上下左右に隣接するいずれかの画像検出処理要素に含まれる第１のＮＯＴ回路からの出力信号とを加算処理し、加算結果の信号を入力側の画像検出処理要素と反対側に接続される画像検出処理要素に含まれる第１のＮＡＮＤ回路素子の他方の入力端に出力する半加算回路として機能することが好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
また、本発明の画像検出処理装置においては、複数の画像検出処理要素、行デコーダ、及び列デコーダを１チップ上に形成したことが好適である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
複数の画像検出処理要素、行デコーダ、及び列デコーダを１チップ上に形成することで、画像検出処理装置を極めてコンパクトに構成できる。