【手続補正書】
【提出日】平成18年9月12日(2006.9.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のデータ線と、
前記データ線と交差する複数のワード線と、
前記データ線と交差するダミーワード線と、
前記複数のワード線とデータ線との交点に配置された複数のメモリセルを含むメモリセルアレイと、
前記ダミーワード線と前記データ線との交点に配置されたダミーセルと、
前記データ線に接続されるセンスアンプとを有し、
前記メモリセルはリフレッシュ動作が必要であり、
前記メモリセルアレイが、前記ダミーセルと前記センスアンプとの間に配置されることを特徴とする半導体装置。
【請求項２】
前記データ線は読み出しデータ線と書き込みデータ線を含み、前記ダミーセルは前記読み出しデータ線ごとに設ける請求項１記載の半導体装置。
【請求項３】
前記メモリセルは読み出しMOSトランジスタと書き込みMOSトランジスタとを含み、
前記ダミーセルはダミーの読み出しMOSトランジスタとダミーの書き込みMOSトランジスタとを含み、
前記ダミーセルの読み出しMOSトランジスタのソース・ドレイン経路の抵抗値が、前記メモリセルの読み出しMOSトランジスタのソース・ドレイン経路の抵抗値の実質的に２倍である請求項１に記載の半導体装置。
【請求項４】
前記メモリセルの書き込みMOSトランジスタは、チャネル領域にトンネル電流を流し得る少なくとも一層の絶縁膜を有する請求項３記載の半導体装置。
【請求項５】
前記ダミーセルのソース・ドレイン経路の電圧を、前記メモリセルに記憶された信号を読み出すための参照電圧とする請求項３に記載の半導体装置。
【請求項６】
第１及び第２のデータ線が交互に配置される複数のデータ線と、
前記第１及び第２のデータ線との間をに互いに隣接して接続するための読み出しデータ線接続スイッチと、
前記スイッチに接続される前記読み出しデータ線を制御するための前記第１のデータ線と交差するスイッチ制御線と、
前記複数のデータ線と交差する複数のワード線と、
前記第１のデータ線と交差するダミーワード線と、
前記複数のワード線と前記複数のデータ線との交点に配置された複数のメモリセルを含むメモリセルアレイと、
前記ダミーワード線と前記第１のデータ線との交点に配置されたダミーセルと、
前記第１のデータ線に接続される第１のセンスアンプと、前記第２のデータ線に接続される第２のセンスアンプとを有し、
前記メモリセルはリフレッシュ動作が必要であり、
前記メモリセルアレイが、前記ダミーセルと前記第１のセンスアンプとの間に配置され、かつ、前記メモリセルアレイの一方の端に前記ダミーワード線と前記第２のセンスアンプが配置され、
前記メモリセルアレイの他方の端に前記読み出しデータ線接続スイッチが配置されることを特徴とする半導体装置。
【請求項７】
前記メモリセルは読み出しMOSトランジスタと書き込みMOSトランジスタとを含み、
前記第１及び第２のデータ線は、それぞれ読み出しデータ線と書き込みデータ線であり、
前記ダミーセルは前記第１読み出しデータ線ごとに配置され、前記メモリセルと実質的に同サイズ、同構成のダミーセルを含む請求項６記載の半導体装置。
【請求項８】
前記メモリセルの書き込みMOSトランジスタは、チャネル領域にトンネル電流を流し得る少なくとも一層の絶縁膜を有する請求項７記載の半導体装置。
【請求項９】
複数のデータ線と、
前記データ線と交差する複数のワード線と、
前記データ線と交差するダミーワード線と、
前記複数のワード線と前記データ線との交点に配置される複数のメモリセルを含むメモリセルアレイと、
前記ダミーワード線と前記データ線との交点に配置されるダミーセルと、
前記データ線に結合されたセンスアンプとからなり、
前記メモリセルはリフレッシュ動作を必要とし、
前記メモリセルアレイは、前記ダミーセルと前記センスアンプとの間に配置され、
前記メモリセルは読み出しMOSトランジスタと書き込みMOSトランジスタを含み、
前記ダミーセルは第１のダミー読み出しMOSトランジスタとダミー書き込みMOSトランジスタとを含み、
前記書き込みMOSトランジスタチャネル領域は、多結晶シリコンで形成されることを特徴とする半導体装置。
【請求項１０】
前記データ線は読み出しデータ線と書き込みデータ線を含み、
前記ダミーセルは前記読み出しデータ線毎に配置されることを特徴とする請求項９記載の半導体装置。
【請求項１１】
第１のダミー読み出しMOSトランジスタのソース−ドレイン経路の抵抗値は、読み出しMOSトランジスタのソース−ドレイン経路の抵抗値の実質的に２倍であることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記書き込みMOSトランジスタは、前記読み出しMOSトランジスタ上に形成され、  前記ダミー書き込みMOSトランジスタは、前記第１のダミー読み出しMOSトランジスタ上に形成されることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記ダミーセルは前記第１の読み出しMOSトランジスタに直列に結合された第２のダミー読み出しMOSトランジスタを、さらに含むことを特徴とする請求項９記載の半導体装置。
【請求項１４】
複数のデータ線と、
前記データ線に交差する複数のワード線と、
前記データ線と交差するダミーワード線と、
前記複数のワード線とデータ線の交点に配置される複数のメモりセルを含むメモリセルアレイと、前記ダミーワード線と前記前記データ線との交点に配置されたダミーセルと、  前記データ線に結合されたセンスアンプとからなり、
前記メモリセルアレイは前記ダミーセルと前記センスアンプとの間に配置され、
複数のメモリセルの各々は読み出しMOSトランジスタと書き込みMOSトランジスタとを含み、
前記ダミーセルの各々は第１のダミー読み出しMOSトランジスタと第１のダミー書き込みMOSトランジスタを含み、
電流は書き込みMOSトランジスタのチャネル領域を通って半導体基板の表面と交差する方向に流れることを特徴とする半導体装置。
【請求項１５】
前記データ線は読み出しデータ線と書き込みデータ線を含み、
前記ダミーセルは前記読み出しデータ線毎に配置されることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第１のダミー読み出しMOSトランジスタのソース−ドレイン経路の抵抗値は、前記読み出しMOSトランジスタのソース−ドレイン経路の抵抗値の実質的に２倍であることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記書き込みMOSトランジスタは前記読み出しMOSトランジスタ上に形成され、
前記第１のダミー書き込みMOSトランジスタは前記第１の読み出しMOSトランジスタ上に形成されることを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記ダミーセルの各々は前記第１のダミー読み出しMOSトランジスタに直列に結合された第２のダミー読み出しMOSトランジスタを更に含むことを特徴とする請求項１４記載の半導体装置。
【請求項１９】
前記ダミーセルの各々は第２のダミー書き込みMOSトランジスタを更に含み、
前記第１のダミー書き込みMOSトランジスタは前記第１のダミー読み出しMOSトランジスタ上に形成され、
前記第２の書き込みMOSトランジスタは前記第２のダミー読み出しMOSトランジスタ上に形成されることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記書き込みMOSトランジスタのチャネル領域と、前記ダミー書き込みMOSトランジスタのチャネル領域は、多結晶シリコンで形成されることを特徴とする請求項１４記載の半導体装置。