【手続補正書】
【提出日】平成18年2月2日(2006.2.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルを有する半導体集積回路装置であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続する一対の導電層と、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続する導電層とを有する一対の導電層と、
前記一対の導電層上に形成され、前記一対の導電層のうちいずれか一方の導電層上に開口部を有する容量絶縁膜と、
前記容量絶縁膜および開口部上に形成された上部電極と、
を具備してなり、
前記層間絶縁膜は、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含んで成り、
前記第1の絶縁膜においてコンタクトホールが形成され、
前記第２の絶縁膜において配線溝が形成され、
前記導電層は、前記コンタクトホールに埋め込まれた接続部と、前記配線溝に埋め込まれた局所配線とをそれぞれ含んでなることを特徴とする半導体集積回路装置。
【請求項２】  それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルを有する半導体集積回路装置であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続する一対の導電層と、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続する一対の導電層であって、前記それぞれの導電層が前記層間絶縁膜中に形成された孔内に形成されている一対の導電層と、
前記一対の導電層上に形成され、前記一対の導電層のうちいずれか一方の導電層上に開口部を有する容量絶縁膜と、
前記容量絶縁膜および開口部上に形成された上部電極と、
を具備して成り、
前記層間絶縁膜は、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含んで成り、
前記第１の絶縁膜においてコンタクトホールが形成され、
前記第２の絶縁層において配線溝が形成され、
前記導電層は、前記コンタクトホールに埋め込まれた接続部と、前記配線溝に埋め込まれた局所配線とをそれぞれ含んで成ることを特徴とする半導体集積回路装置。
【請求項３】  請求項１または２のいずれかにおいて、
前記導電層の表面と前記層間絶縁膜の表面とは、その高さが同程度であることを特徴とする半導体集積回路装置。
【請求項４】  それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルを有する半導体集積回路装置であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続する一対の導電層と、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続する導電層とを有し、前記それぞれの導電層は、前記層間絶縁膜中に形成された孔内に形成されている一対の導電層であって、その上部が、前記層間絶縁膜表面より突出した突出部を有する一対の導電層と、
前記一対の導電層のそれぞれの突出部表面を含む前記層間絶縁膜上に形成され、前記一対の導電層のうちいずれか一方の導電層上に開口部を有する容量絶縁膜と、
前記容量絶縁膜および開口部上に形成された上部電極とを具備して成り、
前記層間絶縁膜は、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜とを含んで成り、
前記第1の絶縁膜においてコンタクトホールが形成され、
前記第２の絶縁膜において配線溝が形成され、
前記導電層は、前記コンタクトホールに埋め込まれた接続部と、前記配線溝に埋め込まれた局所配線とをそれぞれ含んでなることを特徴とする半導体集積回路装置。
【請求項５】  請求項１乃至４のいずれかにおいて、
前記導電層の端部は、前記接続部の上部に形成されることを特徴とする半導体集積回路装置。
【請求項６】  請求項１乃至５のいずれかにおいて、
前記上部電極の裏面と前記導電層表面との距離は、前記上部電極の裏面と前記接続部表面との距離より小さいことを特徴とする半導体集積回路装置。
【請求項７】  請求項１乃至６のいずれかにおいて、
前記上部電極の形成領域は、前記導電層の形成領域より広く、前記導電層の形成領域を包含していることを特徴とする半導体集積回路装置。
【請求項８】  請求項１乃至７のいずれかにおいて、
前記上部電極および前記導電層は、金属膜もしくは導電性を有する金属の化合物膜であることを特徴とする半導体集積回路装置。
【請求項９】  請求項１乃至８のいずれかにおいて、
前記導電層は、窒化チタンもしくはタングステンであり、前記容量絶縁膜は、窒化シリコン膜であることを特徴とする半導体集積回路装置。
【請求項１０】  請求項１乃至９のいずれかにおいて、
前記容量絶縁膜の膜厚は、２．６ｎｍ以上であることを特徴とする半導体集積回路装置。
【請求項１１】  第１領域と、第２領域とを有する半導体集積回路装置であって、
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルと、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
一対の第１導電層であって、前記一対の第１導電層の一方は、前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続し、前記一対の第１導電層の他方は、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続する、一対の第１導電層と、
前記一対の第１導電層上に形成され、前記一対の第１導電層のうちいずれか一方の第１導電層上に開口部を有する第１容量絶縁膜と、
前記第１容量絶縁膜および開口部上に形成された第１上部電極と、
前記第２領域まで延在するよう形成された前記層間絶縁膜と、
前記層間絶縁膜上に形成された第２導電層と、
前記第２導電層上に形成された第２容量絶縁膜と、
前記第２容量絶縁膜上に形成された第２上部電極と、
が形成され、
前記第１および第２導電層、前記第１および第２容量絶縁膜並びに前記第１および第２上部電極は、それぞれ同一の層に形成されていることを特徴とする半導体集積回路装置。
【請求項１２】  第１領域と、第２領域とを有する半導体集積回路装置であって、
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルと、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
一対の第１導電層であって、前記一対の第１導電層の一方は、前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続し、前記一対の第１導電層の他方は、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続し、それぞれの第１導電層が前記層間絶縁膜中に形成された孔内に形成されている一対の第１導電層と、
前記一対の第１導電層上に形成され、前記一対の第１導電層のうちいずれか一方の第１導電層上に開口部を有する第１容量絶縁膜と、
前記第１容量絶縁膜および開口部上に形成された第１上部電極と、
前記第２領域まで延在するよう形成された前記層間絶縁膜と、
前記層間絶縁膜中に形成された孔内に形成された第２導電層と、
前記第２導電層上に形成された第２容量絶縁膜と、
前記第２容量絶縁膜上に形成された第２上部電極と、
が形成され、
前記第１および第２導電層、前記第１および第２容量絶縁膜並びに前記第１および第２上部電極は、それぞれ同一の層に形成されていることを特徴とする半導体集積回路装置。
【請求項１３】  請求項１１または１２のいずれかにおいて、
前記第１および第２導電層の表面と前記層間絶縁膜の表面とは、その高さが同程度であることを特徴とする半導体集積回路装置。
【請求項１４】  第１領域と、第２領域とを有する半導体集積回路装置であって、
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルと、
一対の第１導電層であって、前記一対の第１導電層の一方は、前記一対のｎチャネル型ＭＩＳＦＥＴの一方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの他方のドレインとを電気的に接続し、前記一対の第１導電層の他方は、前記一対のｎチャネル型ＭＩＳＦＥＴの前記他方のゲート電極と前記一対のｎチャネル型ＭＩＳＦＥＴの前記一方のドレインとを電気的に接続し、それぞれの第１導電層が前記層間絶縁膜中に形成された孔内に形成され、前記層間絶縁膜表面より突出した突出部を有する上部を含んで成る一対の第１導電層と、
前記一対の第１導電層のそれぞれの突出部表面を含む前記層間絶縁膜上に形成され、前記一対の第１導電層のうちいずれか一方の第１導電層上に開口部を有する第１容量絶縁膜と、
前記第１容量絶縁膜および開口部上に形成された第１上部電極と、
前記第２領域まで延在するよう形成された前記層間絶縁膜と、
前記層間絶縁膜中に形成された孔内に形成され、その上部が、前記層間絶縁膜表面より突出した突出部を有する第２導電層と、
前記第２導電層の突出部表面を含む前記層間絶縁膜上に形成された第２容量絶縁膜と、
前記第２容量絶縁膜上に形成された第２上部電極と、
が形成され、
前記第１および第２導電層、前記第１および第２容量絶縁膜並びに前記第１および第２上部電極は、それぞれ同一の層に形成されていることを特徴とする半導体集積回路装置。
【請求項１５】  請求項１１乃至１４のいずれかにおいて、
前記第２上部電極への電圧の印加は、前記層間絶縁膜中に形成された孔内に形成された第３導電層を介してその裏面より行われることを特徴とする半導体集積回路装置。
【請求項１６】  請求項１１乃至１５のいずれかにおいて、
前記第１導電層は、前記一対のｎチャネル型ＭＩＳＦＥＴ上に形成された第１の絶縁膜中に形成された第１接続部を介して接続され、前記第１の絶縁膜上に形成された第２の絶縁膜中に形成され、
前記第２導電層は、前記第２領域まで延在するよう形成された前記第１の絶縁膜中に形成された第２接続部を介して接続され、前記第１の絶縁膜上に形成された第２の絶縁膜中に形成されることを特徴とする半導体集積回路装置。
【請求項１７】  請求項１６において、
前記第１導電層の端部は、前記第１接続部の上部に形成されることを特徴とする半導体集積回路装置。
【請求項１８】  請求項１１乃至１７のいずれかにおいて、
前記第１もしくは第２上部電極の裏面と前記第１もしくは第２導電層表面との距離は、前記第１もしくは第２上部電極の裏面と前記第１もしくは第２接続部表面との距離より小さいことを特徴とする半導体集積回路装置。
【請求項１９】  請求項１１乃至１８のいずれかにおいて、
前記第１上部電極の形成領域は、前記第１導電層の形成領域より広く、前記第１導電層の形成領域を包含し、前記第２上部電極の形成領域は、前記第２導電層の形成領域より広く、前記第２導電層の形成領域を包含していることを特徴とする半導体集積回路装置。
【請求項２０】  請求項１１乃至１９のいずれかにおいて、
前記第１および第２上部電極および前記第１および第２導電層は、金属膜もしくは導電性を有する金属の化合物膜であることを特徴とする半導体集積回路装置。
【請求項２１】  請求項１１乃至２０のいずれかにおいて、
前記第１および第２導電層は、窒化チタンもしくはタングステンであり、前記第１および第２容量絶縁膜は、窒化シリコン膜であることを特徴とする半導体集積回路装置。
【請求項２２】  請求項１１乃至２１のいずれかにおいて、
前記第１および第２容量絶縁膜の膜厚は、２．６ｎｍ以上であることを特徴とする半導体集積回路装置。
【請求項２３】  請求項１１乃至２２のいずれかにおいて、
前記第２導電層は、素子分離絶縁膜上に形成されていることを特徴とする半導体集積回路装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。