【事件の表示】
　平成　７年特許願第２２０７８６号「スキャン試験方法及びその装置」拒絶査定に対する審判事件［平成　８年　７月１２日出願公開、特開平　８−１７９０１４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．出願の経緯
　特許出願　　　　平成　７年　８月２９日
　　　　　　(パリ条約による優先権主張１９９４年９月１日、イギリス国)
　審査請求　　　　平成　７年　８月２９日
　拒絶理由通知　　平成　９年１２月１８日(起案日)
　意見書　　　　　平成１０年　７月１３日
　手続補正書　　　平成１０年　７月１３日
　拒絶査定　　　　平成１１年１０月１２日(起案日)
　審判請求　　　　平成１２年　１月１７日
　手続補正書(方式)平成１２年　２月１０日
　拒絶理由通知　　平成１２年　９月１８日(起案日，前置審査)
　意見書　　　　　平成１３年　２月２２日
　
　なお、平成１２年２月１０日付、および、平成１３年２月２２日付手続補正は却下された。
　
２．本願発明
　この出願の請求項に係る発明は、平成１０年７月１３日の手続補正で補正された明細書及び図面の記載からみて、特許請求の範囲に記載されたとおりのものと認められるところ、請求項９に係る発明は下記のとおりのものである。(以下「本願発明９」という。)
　
「【請求項９】　チェーン状に接続された各スキャンラッチからデータ出力ビットを受信するよう接続された複数の入力端と、１つのスキャンラッチへデータ出力ビットを供給するよう接続された１つの出力端を有する組合せ論理回路の性能を試験する装置であって、
　周期的な信号を発生するクロック源と、
　スキャンテストビット又はデータビットを各スキャンラッチの入力として選択する選択信号を生成するための手段と、
　スキャンラッチ内のビットをスキャンラッチのデータ出力端又はスキャン出力端へ制御するシフト制御信号を生成するための手段と
　選択信号とシフト制御信号のタイミングを制御するコントローラであって、シフト制御信号のタイミングをクロック信号と無関係に制御し得るコントローラと、
を具えたことを特徴とするスキャン試験装置。」
　
３．引用刊行物記載の発明
　原査定の拒絶の理由として引用された特開昭６０−８９１２０号公報(以下、「刊行物」という。)には、下記の記載がある。
　
「[発明の技術的背景とその問題点]
　回路ボード、ＬＳＩなどの回路診断においては、該回路ボード、ＬＳＩを入出力エッジピンあるいは内部フリップフロップ回路を端点とする複数の領域にわけ、該領域を順次診断していく。」(公報第１頁右下欄第１０〜１４行)」
「また２相のシステムクロックを用いれば論理回路の遅延テストを容易に行うことができる。」(公報第３頁左上欄第２〜４行)
「第４図および第５図は上記クロックドインバータを用いて第２図に示したフリップフロップ回路を具体構成したものであり、第４図にシステムクロックが１相の場合、第５図にシステムクロックが２相の場合を示す。
　システム動作時にはスキャン用クロックＡおよびＢを”０”に固定する。これによりφ２*およびφ３*が付されているクロックドインバータは単なるインバータ回路として動作し、φ２およびφ３が付されているクロックドインバータは動作しない。したがって、第４図においては、ラッチＬ１は入力データＤをクロックＣの立下がりで取込み、ラッチＬ２はラッチＬ１の出力２１をクロックＣの立上がりで取込むよう動作する。一方第５図の場合、ラッチＬ１は入力データＤをクロックＣの立下がりで取込み、ラッチＬ２はラッチＬ１の出力２１をクロックＣ’の立上がりで取込むよう動作する。
　スキャン動作時にはシステムクロックＣは通常”１”に固定される。これによりφ１*が付されているクロックドインバータは非動作であり、φ１が付されているクロックドインバータは単なるインバータとして動作する。したがって第４図の場合、スキャンイン入力端子ＳＩから入力されたスキャンインデータはクロックＡの立上がりでラッチＬ１にラッチされ、該ラッチＬ１の出力２２は、クロックＢの立上がりがラッチＬ３にラッチされ、ラッチＬ２の出力端子Ｑにはスキャンインデータの論理反転信号が伝播され、出力端子Ｑ*にはスキャンインデータの非反転信号が伝播される。一方、第５図の場合ラッチＬ１およびラッチＬ３についてのスキャンインおよびスキャンアウトのタイミングは第４図の場合と同じであるが、ラッチＬ１にスキャンインされたデータはシステムクロックＣ’が”１”になったときにしかラッチＬ２の出力ＱおよびＱ*に伝播しない。
　次に第５図に示したフリップフロップ回路を用いてスキャンデザイン化した論理回路を第６図に示す。第６図の破線内の組合せ回路における端子ｉ２から出力端子ｉ６まで伝播する信号の遅延をテストするとする。第７図に主な信号のタイムチャートを示す。
　最初はシステムクロックＣを”１”、システムクロックＣ’を”０”に固定し、ｔ１からｔ２までの期間第７図に示すようなクロックＡ，Ｂを入力することで、ＳＩ０端子から第１のテストパターン”１”，”１”，”１”をスキャンインする。これにより、第１のテストパターンがフリップフロップ回路Ｆ０のラッチＬ１，Ｌ３、フリップフロップ回路Ｆ１のラッチＬ１，Ｌ３、フリップフロップ回路Ｆ２のラッチＬ１，Ｌ３を順次伝播し、これらのラッチはすべて”１”に設定される。次に時刻ｔ２においてクロックＣ’を”１”にすることにより各フリップフロップ回路Ｆ０，Ｆ１，Ｆ２のラッチＬ１の記憶内容をラッチＬ２にそれぞれ取り込ませる。この結果、端子ｉ０，ｉ１，ｉ２，ｉ３，ｉ４，ｉ５はそれぞれ”０”，”１”，”０”，”１”，”０”，”１”に設定され、破線内の組合せ回路が動作し、出力端子ｉ６は所定の遅延時間をもって”１”となる。次にクロックＣ’を”０”にし、再びクロックＡ，Ｂを入力することで、ＳＩ０端子から第２のテストパターン”１”，”０”，”１”をスキャンインする。これにより第２のテストパターンが前記同様フリップフロップ回路Ｆ０，Ｆ１，Ｆ２のラッチＬ１，Ｌ３を順次伝播し、フリップフロップ回路Ｆ０およびＦ２のラッチＬ１およびＬ３は”１”に、フリップフロップ回路Ｆ１のラッチＬ１およびＬ３は”０”に設定される。時刻ｔ３においてクロックＣ’を再び”１”にする。これにより各フリップフロップ回路のラッチＬ１の記憶内容はラッチＬ２にそれぞれ取り込まれ、端子ｉ０，ｉ１，ｉ２，ｉ３，ｉ４，ｉ５はそれぞれ”０”，”１”，”１”，”０”，”０”，”１”に設定される。この入力をもって組合せ回路が動作し、出力端子ｉ６は所定の遅延時間をもって時刻ｔ４に”０”となる。この出力端子ｉ６の信号変化は入力端子ｉ２およびｉ３の変化によるものであり、時刻ｔ３から時刻ｔ４までの遅延時間は入力端子ｉ２から出力端子ｉ６までの経路あるいは入力端子ｉ３から出力端子ｉ６までの経路によって発生するものと考えられる。
　出力端子ｉ６の信号はクロックＣの立下がりでフリップフロップ回路Ｆ３のラッチＬ１に取込まれ、スキャンアウトで読出すことができる。したがって、クロックＣの立下がりパルスを適当なタイミングで入力したときのみに出力端子ｉ６の信号はフリップフロップＦ３のラッチＬ１に取込まれ、該立下がりパルスを何回か変化させて入力することによって時刻ｔ４における出力端子ｉ６の変化を検出し、これによって入力端子ｉ２から出力端子ｉ６まであるいは入力端子ｉ３から出力端子ｉ６までの経路の遅延がテストされる。このような遅延テストを適宜スキャン入力のテストパターンを変化させて行なうことで、各線路の遅延がテストされ前記組合せ回路上のクリティカルパスを容易にチェックすることができる。
　なお、本発明のフリップフロップ回路ではクロックと入力信号との関係は勿論任意であり、入力信号はクロックの立上がりあるいは立下がりのいずれによってラッチするようにしてもよい。
　また、上記実施例ではクロックドインバータを用いて本フリップフロップ回路を構成したが、本フリップフロップ回路はこれに限らない任意の回路素子を用いて構成してもよいことは勿論である。」(公報第４頁左上欄第９行〜第５頁右上欄第１２行、なおアッパーライン付文字はアスタリスク付文字で代用した。)
　第６図には、クロックＡ，Ｂ，Ｃ，Ｃ’で制御されるチェーン状に接続された４つのフリップフロップ回路Ｆ０，Ｆ１，Ｆ２，Ｆ３と、６つの入力ｉ０，ｉ１，ｉ２，ｉ３，ｉ４，ｉ５と１つの出力ｉ６を持つ組合せ論理回路を有し、フリップフロップ回路Ｆ０，Ｆ１，Ｆ２のラッチＬ２の出力が入力ｉ０，ｉ１，ｉ２，ｉ３，ｉ４，ｉ５に接続され、組合せ論理回路の出力ｉ６がフリップフロップ回路Ｆ３のラッチＬ１の入力に接続された回路が記載されている。
　また、第７図には、上記第６図に示された論理回路の遅延テストの動作例を示すタイムチャートとして、クロックＡ，Ｂ，Ｃ，Ｃ’および論理回路の出力ｉ６の波形が記載されている。
　
４．対比
　本願発明９と、上記刊行物記載の発明を比較する。
　第一に、上記刊行物記載の発明の「フリップフロップ回路」は、本願発明９の「スキャンラッチ」に相当する。
　第二に、上記刊行物には、チェーン状に接続された「フリップフロップ回路」の出力と接続された複数の入力と、「フリップフロップ回路」の入力に接続された１つの出力を有する組合せ論理回路が記載されており、上記刊行物の「第５図に示したフリップフロップ回路を用いてスキャンデザイン化した論理回路を第６図に示す。第６図の破線内の組合せ回路における端子ｉ２から出力端子ｉ６まで伝播する信号の遅延をテストするとする。」との記載からみて、この回路は「組合せ論理回路の性能を試験する」ものであるから、上記刊行物記載の発明も本願発明９も「チェーン状に接続された各スキャンラッチのデータ出力端からデータ出力ビットを受信するよう接続された複数の入力端と、１つのスキャンラッチにデータ出力ビットを供給するように接続された１つの出力端を有する組合せ論理回路の性能を試験する装置」である。
　第三に、上記刊行物記載の発明の「スキャンインデータ」「入力データＤ」が、本願発明９の「スキャンテストビット」「データビット」に相当し、上記刊行物記載の発明ではクロックφ２およびφ１*にもとづいて「スキャンテストビット」「データビット」を選択して入力しているので、上記刊行物記載の発明も本願発明９も「各スキャンラッチに対する入力としてスキャンテストビット又はデータビットを選択する」機能を有している。
　第四に、上記刊行物記載の発明の「出力Ｑ，Ｑ*」「スキャンアウトＳＯ」が、本願発明９の「スキャンラッチのデータ出力端」「スキャンラッチのスキャン出力端」に相当し、上記刊行物記載の発明ではクロックφ３およびφ1’にもとづいて「出力Ｑ，Ｑ*」「スキャンアウトＳＯ」に選択して出力しているので、上記刊行物記載の発明も本願発明９も「スキャンラッチ内のビットをスキャンラッチのデータ出力端に転送するのか、スキャンラッチのスキャン出力端に転送するのかを制御する」機能を有している。
　したがって、本願発明９と上記刊行物記載の発明は、「チェーン状に接続された各スキャンラッチのデータ出力端からデータ出力ビットを受信するよう接続された複数の入力端と、１つのスキャンラッチにデータ出力ビットを供給するように接続された１つの出力端を有する組合せ論理回路の性能を試験する装置において、当該装置は、各スキャンラッチに対する入力としてスキャンテストビット又はデータビットを選択し、スキャンラッチ内のビットをスキャンラッチのデータ出力端に転送するのか、スキャンラッチのスキャン出力端に転送するのかを制御することを特徴とする試験装置。」で一致し、下記の点で相違する。
　
(あ)　本願発明９は「周期的クロック信号を発生するクロック源」を有するのに対し、上記刊行物にはその点につきなんら記載のない点。
(い)　本願発明９は「スキャンテストビット又はデータビット」を「選択信号」で選択しているのに対し、上記刊行物記載の発明ではクロックφ２およびφ１*という２つの信号にもとづいて選択している点。
(う)　本願発明９は「スキャンラッチ内のビットをスキャンラッチのデータ出力端又はスキャン出力端へ」「シフト制御信号」で制御しているのに対し、上記刊行物記載の発明ではクロックφ３およびφ1’という２つの信号にもとづいて制御している点。
(え)　本願発明９は「選択信号とシフト制御信号のタイミングを制御するコントローラ」を有するのに対し、上記刊行物にはその点につきなんら記載のない点。
(お)　本願発明９は「シフト制御信号のタイミングをクロック信号と無関係に制御し得る」のに対し、上記刊行物にはその点につきなんら記載のない点。
　
５．当審の判断
　上記相違点について検討する。
　
５−１．相違点(あ)
　上記刊行物記載の発明のフリップフロップ回路Ｆ０，Ｆ１，Ｆ２，Ｆ３間でデータをシフトさせるためのクロックＡ，Ｂは、上記刊行物の第７図に示されるように、複数のパルスで構成され互いの位相関係が反転したものであって、そのような信号を生成するために「１つの周期的クロック信号を発生するクロック源」を用いることは、当業者が適宜採用する設計的事項に過ぎない。
　
５−２．相違点(い)
　上記刊行物の第７図のクロックＡ(クロックφ２に対応する。)と、クロックＣ(クロックφ１*の論理反転に対応する。)とのタイミング関係からみて、上記刊行物記載の発明ではクロックＡとクロックＣによって、「スキャンインデータ」と「入力データＤ」のいずれを取り込むか選択している。
　そして、そのようなクロックφ２およびφ１*という２つの信号に基づく選択を１つの「選択信号」による選択にすることに格別の技術的困難性は認められない。
　
５−３．相違点(う)
　上記刊行物の第７図のクロックＢ(クロックφ３に対応する。)と、クロックＣ’(クロックφ１’に対応する。)とのタイミング関係からみて、上記刊行物記載の発明ではクロックＢとクロックＣ’によって、「出力Ｑ，Ｑ*」と「スキャンアウトＳＯ」のいずれに出力するか選択している。
　そして、そのようなクロックφ３およびφ１’という２つの信号にもとづいての制御を、１つの「シフト制御信号」による制御にすることに格別の技術的困難性は認められない。
　
５−４．相違点(え)
　上記刊行物記載の発明のクロックＡ，Ｂ，Ｃ，Ｃ’のタイミングを制御する回路として、なんらかの「コントローラ」が必要であることは当業者に自明であるから、上記相違点(え)は、当然備えた事項を記載したにすぎないものであって、実質的な相違点ではない。
　
５−５．相違点(お)
　上記刊行物の「クロックＣの立下がりパルスを適当なタイミングで入力したときのみに出力端子ｉ６の信号はフリップフロップＦ３のラッチＬ１に取込まれ、該立下がりパルスを何回か変化させて入力させることによって時刻ｔ４における出力端子ｉ６の変化を検出し、これによって入力端子ｉ２から出力端子ｉ６まであるいは入力端子ｉ３から出力端子ｉ６までの経路の遅延がテストされる。」という記載、および、上記刊行物第７図の記載からみて、上記刊行物記載の発明は「クロックＡ，Ｂ」は関連して制御される必要があるものの、それらクロックと「クロックＣ」「クロックＣ’」が互いに無関係に制御可能であり、しかも「クロックＣ」「クロックＣ’」間の制御タイミングを可変することにより「経路の遅延」をテストできるものである。
　そして、上記相違点(あ)で示したように、上記刊行物記載の発明の「クロックＡ，Ｂ」が、本願発明９の「クロック源」に対応するもので生成され、上記相違点(う)で示したように上記刊行物記載の発明では、補正された請求項１に係る発明の「シフト制御信号」による制御に対応した制御をクロックφ３(クロックＢに相当する。)とφ1’(クロックＣ’に相当する。)の組合せで行っていることを考慮すると、上記刊行物記載の発明をもとに「シフト制御信号のタイミングをクロック信号と無関係に制御し得る」ように構成することは、当業者が容易になし得たことである。
　
６．むすび
　以上のとおり、本願発明９は、引用例に記載された発明に基づいて当業者が容易に発明できたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。