【手続補正書】
【提出日】平成18年5月16日(2006.5.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ゲート、ソース、およびドレインを有し、前記ドレインが負荷に結合され、前記ソースが電力レールに結合され、前記ゲートが制御電圧に結合され、それによって出力電流を通す出力トランジスタと、
ゲート、ソース、およびドレインを有し、前記ソースが前記電力レールに結合され、前記ゲートが前記制御電圧に結合され、感知ファクタが前記出力トランジスタのサイズを前記感知トランジスタのサイズで割った商である感知トランジスタと、
前記感知トランジスタのドレイン電流が、前記出力電流を前記感知ファクタで割った商となるように、前記感知トランジスタのドレイン−ソース電圧と、前記出力トランジスタのドレイン−ソース電圧を等化する手段と、
入力および出力を有し、前記入力が前記感知トランジスタのドレイン電流であり、前記出力が前記出力電流に比例した周波数を有する循環信号である電流制御発振器と、
を備える電流感知回路。
【請求項２】  前記出力トランジスタおよび前記感知トランジスタはＮ型ＭＯＳトランジスタである、請求項１に記載の回路。
【請求項３】  前記感知ファクタの値は約１〜１０，０００の範囲にある、請求項１に記載の回路。
【請求項４】  前記感知ファクタの値は調整可能である、請求項１に記載の回路。
【請求項５】  前記等化する手段は、
ゲート、ドレイン、およびソースを有し、前記ソースが前記感知トランジスタのドレインに結合され、前記ドレインが前記出力トランジスタのドレインに結合された第１トランジスタと、
ゲート、ドレイン、およびソースを有し、前記ソースが前記感知トランジスタのドレインに結合され、前記ドレインが前記電流制御発振器入力に結合された第２トランジスタと、
２つの入力と１つの出力を有し、前記入力の一方が前記感知トランジスタのドレインに結合され、前記入力の他方が前記出力トランジスタのドレインに結合され、前記出力が前記第１および第２トランジスタのゲートに結合された増幅器と、
を備える、請求項１に記載の回路。
【請求項６】  前記第１および第２トランジスタがＰ型ＭＯＳトランジスタである、請求項５に記載の回路。
【請求項７】  前記電流制御発振器は、
セット入力およびリセット入力ならびに出力を有し、前記出力が前記電流制御発振器出力であるＳ−Ｒフリップフロップと、
２つの入力と１つの出力を有し、前記入力の一方が電圧基準に結合され、前記出力が前記Ｓ−Ｒフリップフロップのセット入力に結合されたセットコンパレータと、
２つの入力と１つの出力を有し、前記入力の一方が前記電圧基準に結合され、前記出力が前記Ｓ−Ｒフリップフロップのリセット入力に結合されたリセットコンパレータと、
入力および出力を有し、前記入力が前記電流制御発振器入力に切替可能に結合され、前記出力が前記セットコンパレータに結合されたセット用電流−電圧コンバータと、
入力および出力を有し、前記入力が前記電流制御発振器入力に切替可能に結合され、前記出力が前記リセットコンパレータに結合されたリセット用電流−電圧コンバータとを備える、請求項１に記載の回路。
【請求項８】  前記セット用電流−電圧コンバータおよびリセット用電流−電圧コンバータは、
２つの端子を有するコンデンサと、
前記電流制御発振器入力と前記コンデンサの第１端子との間に結合された第１スイッチと、
前記コンデンサの第２端子と接地との間に結合された第２スイッチと、を備える、請求項７に記載の回路。
【請求項９】  ゲート、ソース、およびドレインを有し、前記ドレインが負荷に結合され、前記ソースが電力レールに結合され、前記ゲートが制御電圧に結合され、それによって出力電流を通す出力トランジスタと、
ゲート、ソース、およびドレインを有し、前記ソースが前記電力レールに結合され、前記ゲートが前記制御電圧に結合され、感知ファクタが前記出力トランジスタのサイズを前記感知トランジスタのサイズで割った商である、感知トランジスタと、
前記感知トランジスタのドレイン電流が、前記出力電流を前記感知ファクタで割った商となるように、前記感知トランジスタのドレイン−ソース電圧と、前記出力トランジスタのドレイン−ソース電圧を等化する手段であって、該等化手段は、
ゲート、ドレイン、およびソースを有し、前記ソースが前記感知トランジスタのドレインに結合され、前記ドレインが前記出力トランジスタのドレインに結合された第１のトランジスタと、
ゲート、ドレイン、およびソースを有し、前記ソースが前記感知トランジスタのドレインに結合され、前記ドレインが前記電流制御発振器入力に結合された第２のトランジスタと、
２つの入力と１つの出力を有し、前記入力の一方が前記感知トランジスタのドレインに結合され、前記入力の他方が前記出力トランジスタのドレインに結合され、前記出力が前記第１および第２トランジスタのゲートに結合された増幅器と、
入力および出力を有し、前記入力が前記感知トランジスタのドレイン電流であり、前記出力が前記出力電流に比例した周波数を有する循環信号である電流制御発振器と、を備える、
電流感知回路。
【請求項１０】  前記出力トランジスタおよび前記感知トランジスタはＮ型ＭＯＳトランジスタである、請求項９に記載の回路。
【請求項１１】  前記感知ファクタの値は約１〜１０，０００の範囲にある、請求項９に記載の回路。
【請求項１２】  前記感知ファクタの値は調整可能である、請求項９に記載の回路。
【請求項１３】  前記第１および第２トランジスタはＰ型ＭＯＳトランジスタである、請求項９に記載の回路。
【請求項１４】  前記電流制御発振器は、
セット入力およびリセット入力ならびに出力を有し、前記出力が前記電流制御発振器出力であるＳ−Ｒフリップフロップと、
２つの入力と１つの出力を有し、前記入力の一方が電圧基準に結合され、前記出力が前記Ｓ−Ｒフリップフロップのセット入力に結合されたセットコンパレータと、
２つの入力と１つの出力を有し、前記入力の一方が前記電圧基準に結合され、前記出力が前記Ｓ−Ｒフリップフロップのリセット入力に結合されたリセットコンパレータと、
入力および出力を有し、前記入力が前記電流制御発振器入力に切替可能に結合され、前記出力が前記セットコンパレータに結合されたセット用電流−電圧コンバータと、
入力および出力を有し、前記入力が前記電流制御発振器入力に切替可能に結合され、前記出力が前記リセットコンパレータに結合されたリセット用電流−電圧コンバータと、
を備える、請求項９に記載の回路。
【請求項１５】  前記セット用電流−電圧コンバータおよびリセット用電流−電圧コンバータは、
２つの端子を有するコンデンサと、
前記電流制御発振器入力と前記コンデンサの第１端子との間に結合された第１のスイッチと、
前記コンデンサの第２端子と接地との間に結合された第２スイッチと、
を備える、請求項１４に記載の回路。
【請求項１６】  ゲート、ソース、およびドレインを有し、前記ドレインが負荷に結合され、前記ソースが電力レールに結合され、前記ゲートが制御電圧に結合され、それによって出力電流を通す出力トランジスタと、
ゲート、ソース、およびドレインを有し、前記ソースが前記電力レールに結合され、前記ゲートが前記制御電圧に結合され、感知ファクタが前記出力トランジスタのサイズを前記感知トランジスタのサイズで割った商である、感知トランジスタと、
前記感知トランジスタのドレイン電流が、前記出力電流を前記感知ファクタで割った商となるように、前記感知トランジスタのドレイン−ソース電圧と、前記出力トランジスタのドレイン−ソース電圧を等化する手段であって、該等化手段は、
ゲート、ドレイン、およびソースを有し、前記ソースが前記感知トランジスタのドレインに結合され、前記ドレインが前記出力トランジスタのドレインに結合された第１のトランジスタと、
ゲート、ドレイン、およびソースを有し、前記ソースが前記感知トランジスタのドレインに結合され、前記ドレインが前記電流制御発振器入力に結合された第２のトランジスタと、
２つの入力と１つの出力を有し、前記入力の一方が前記感知トランジスタのドレインに結合され、前記入力の他方が前記出力トランジスタのドレインに結合され、前記出力が前記第１および第２トランジスタのゲートに結合された増幅器と、を備え、
入力および出力を有し、前記入力が前記感知トランジスタのドレイン電流であり、前記出力が前記出力電流に比例した周波数を有する循環信号である電流制御発振器であって、該電流制御発振器は、
セット入力およびリセット入力ならびに出力を有し、前記出力が前記電流制御発振器出力であるＳ−Ｒフリップフロップと、
２つの入力と１つの出力を有し、前記入力の一方が電圧基準に結合され、前記出力が前記Ｓ−Ｒフリップフロップのセット入力に結合されたセットコンパレータと、
２つの入力と１つの出力を有し、前記入力の一方が前記電圧基準に結合され、前記出力が前記Ｓ−Ｒフリップフロップのリセット入力に結合されたリセットコンパレータと、
入力および出力を有し、前記入力が前記電流制御発振器入力に切替可能に結合され、前記出力が前記セットコンパレータに結合されたセット用電流−電圧コンバータと、
入力および出力を有し、前記入力が前記電流制御発振器入力に切替可能に結合され、前記出力が前記リセットコンパレータに結合されたリセット用電流−電圧コンバータと、を備える、
電流感知回路。
【請求項１７】  前記出力トランジスタおよび前記感知トランジスタはＮ型ＭＯＳトランジスタである、請求項１６に記載の回路。
【請求項１８】  前記感知ファクタの値は調整可能である、請求項１６に記載の回路。
【請求項１９】  前記第１および第２トランジスタはＰ型ＭＯＳトランジスタである、請求項１６に記載の回路。
【請求項２０】  前記セット用電流−電圧コンバータおよびリセット用電流−電圧コンバータは、
２つの端子を有するコンデンサと、
前記電流制御発振器入力と前記コンデンサの第１端子との間に結合された第１のスイッチと、
前記コンデンサの第２端子と接地との間に結合された第２のスイッチとを備える、請求項１６に記載の回路。
【請求項２１】  出力トランジスタと、調整可能な感知ファクタを備えた感知回路と、電流制御発振器とを提供するステップと、
前記出力トランジスタおよび前記感知回路に対する電圧を等化するステップと、
前記感知ファクタに従って、前記出力トランジスタを通る電流に比例する前記感知回路を通る電流を生成するステップと、
前記感知回路を通る前記電流を前記出力トランジスタを通る前記電流に変換するステップと、
を含む、効果的で非常に製造しやすい電流感知回路を製造する方法。
【請求項２２】  前記出力トランジスタはＦＥＴデバイスである、請求項２１に記載の方法。
【請求項２３】  前記出力トランジスタはＮＭＯＳ  ＦＥＴである、請求項２２に記載の方法。
【請求項２４】  前記感知回路は、前記出力トランジスタと同じ型の感知トランジスタを含み、前記出力トランジスタのソースと同じ電圧に接続されたソースと、前記出力トランジスタのゲートと同じ制御電圧に接続されたゲートを有する、請求項２１に記載の方法。
【請求項２５】  前記感知ファクタは、前記出力トランジスタのサイズに対する前記感知トランジスタの相対サイズの比に関係している、請求項２４に記載の方法。
【請求項２６】  前記出力トランジスタおよび前記感知回路に対する電圧は、前記出力トランジスタおよび前記感知トランジスタ用のほぼ同一の動作条件を確定するために前記出力トランジスタおよび前記感知トランジスタのドレインを結合することにより等化されている、請求項２４に記載の方法。
【請求項２７】  前記出力トランジスタおよび前記感知トランジスタのドレインの結合は、前記感知トランジスタのドレインに結合された第１の入力と、前記出力トランジスタのドレインに結合された第２の入力と、電流ミラーのゲートに結合された出力を有する差動増幅器を含む回路により実施され、前記電流ミラーの第１のトランジスタのドレインは前記出力トランジスタのドレインに接続され、前記電流ミラーの第２のトランジスタのドレインは前記電流制御発振器の入力に接続され、前記電流ミラーの前記第１と第２のトランジスタのソースは前記感知トランジスタのドレインに接続されている、請求項２６に記載の方法。
【請求項２８】  前記電流制御発振器は較正用の唯一の電圧を要求する、請求項２１に記載の方法。
【請求項２９】  前記感知ファクタは可変である、請求項２１に記載の方法。
【請求項３０】  前記感知ファクタは、前記感知トランジスタを、スイッチ構造が前記感知トランジスタのいずれかまたは前記感知トランジスタの組み合わせのいずれかを選択する複数の並列の感知トランジスタへ分割することによって可変である、請求項２９に記載の方法。
【請求項３１】  前記電流感知回路は電力スイッチ回路用に使用される、請求項２１に記載の方法。