【手続補正書】
【提出日】平成18年6月13日(2006.6.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリ内に配置された複数の領域にアクセスするプロセッサ装置であって、
アクセス用メモリアドレスに基づいてどの領域がアクセスされるかを判断する判断手段と、
前記アクセス用メモリアドレスに基づいてどの領域がアクセスされるかを推定し、前記判断手段が判断結果を生成するより速く当該推定結果を生成する推定手段と、
前記推定結果に基づいてアクセスを開始するアクセス手段と、
前記判断結果と前記推定結果との不一致を検知する検知手段と、
前記検知手段が前記不一致を検知したときに、開始されている前記アクセスを停止し、前記判断結果に基づいて別のアクセスを実行するよう前記アクセス手段を制御する制御手段とを含むプロセッサ装置。
【請求項２】
前記アクセス用メモリアドレスは、第１領域と第２領域とを含むアドレス空間におけるアドレスであり、
前記第１領域は、第１メモリに割り当てられた第１部分領域と、第２メモリに割り当てられた第２部分領域とを含み、
前記判断手段は、前記アクセス用メモリアドレスのＭビットを解読することにより、少なくとも第１部分領域と第２部分領域と第２領域とのうち、どの領域がアクセスされるかを判断し、
前記推定手段は、前記アクセス用メモリアドレスのＮビット（ここでＮはＭより小さい数）を解読することにより、少なくとも第１領域と第２領域とのうち、どの領域がアクセスされるかを判定して、当該第１領域がアクセスされると判定した場合には第１メモリに対応する一領域がアクセスされると推定する
ことを特徴とする請求項１記載のプロセッサ装置。
【請求項３】
前記検知手段による前記不一致の検知は、前記推定手段が第１領域がアクセスされると判定し、かつ、前記判断手段が第１部分領域以外の領域がアクセスされると判断したことである
ことを特徴とする請求項２記載のプロセッサ装置。
【請求項４】
前記プロセッサ装置は更に、メモリアクセス命令のオペランドに従って前記アクセス用メモリアドレスの計算を行うアドレス計算手段を含み、
前記判断手段は、前記計算がなされたアクセス用メモリアドレスのＭビットを解読し、
前記推定手段は、前記計算がなされたアクセス用メモリアドレスのうち、Ｎビット（ここでＮはＭより小さい数）を解読する
ことを特徴とする請求項１記載のプロセッサ装置。
【請求項５】
前記アクセス用メモリアドレスは、第１領域と第２領域とを含むアドレス空間におけるアドレスであり、
前記第１領域は、第１メモリに割り当てられた第１部分領域と、第２メモリに割り当てられた第２部分領域とを含み、
前記判断手段は、前記Ｍビットを解読することにより、少なくとも第１部分領域と第２部分領域と第２領域とのうち、どの領域がアクセスされるかを判断し、
前記推定手段は、前記Ｎビットを解読することにより、少なくとも第１領域と第２領域とのうち、どの領域がアクセスされるかを判定して、当該第１領域がアクセスされると判定した場合には第１メモリに対応する一領域がアクセスされると推定する
ことを特徴とする請求項４記載のプロセッサ装置。
【請求項６】
前記検知手段による前記不一致の検知は、前記推定手段が第１領域がアクセスされると判定し、かつ、前記判断手段が第１部分領域以外の領域がアクセスされると判断したことである
ことを特徴とする請求項５記載のプロセッサ装置。
【請求項７】
前記プロセッサ装置は更に、メモリアクセス命令のオペランドに従って前記アクセス用メモリアドレスの計算を行うアドレス計算手段を含み、
前記判断手段は、前記計算がなされたアクセス用メモリアドレスを解読することにより前記判断を行い、
前記推定手段は、前記メモリアクセス命令の一オペランドとして表されたデータを解読することにより前記推定を行う
ことを特徴とする請求項１記載のプロセッサ装置。
【請求項８】
前記判断手段は、前記計算がなされたアクセス用メモリアドレスのＭビットを解読し、
前記推定手段は、前記メモリアクセス命令の前記オペランドとして表された前記データのＮビット（ここでＮはＭより小さい数）を解読する
ことを特徴とする請求項７記載のプロセッサ装置。
【請求項９】
前記アクセス用メモリアドレスは、第１領域と第２領域とを含むアドレス空間におけるアドレスであり、
前記第１領域は、第１メモリに割り当てられた第１部分領域と、第２メモリに割り当てられた第２部分領域とを含み、
前記判断手段は、前記Ｍビットを解読することにより、少なくとも第１部分領域と第２部分領域と第２領域とのうち、どの領域がアクセスされるかを判断し、
前記推定手段は、前記Ｎビットを解読することにより、少なくとも第１領域と第２領域とのうち、どの領域がアクセスされるかを判定して、当該第１領域がアクセスされると判定した場合には第１メモリに対応する一領域がアクセスされると推定する
ことを特徴とする請求項８記載のプロセッサ装置。
【請求項１０】
前記検知手段による前記不一致の検知は、前記推定手段が第１領域がアクセスされると判定し、かつ、前記判断手段が第１部分領域以外の領域がアクセスされると判断したことである
ことを特徴とする請求項９記載のプロセッサ装置。
【請求項１１】
少なくとも、メモリアクセス命令により指定されたアクセス用メモリアドレスを計算するための実行ステージと、当該実行ステージの直後に続き、前記計算がなされたアクセス用メモリアドレスにアクセスするメモリアクセスステージとからなるパイプラインで、処理を行うプロセッサ装置であって、
前記実行ステージにおいて、前記アクセス用メモリアドレスのＭビットを解読することによりどの領域がアクセスされるかを判断する判断手段と、
前記実行ステージにおいて、前記アクセス用メモリアドレスのＮビット（ここでＮはＭより小さい数）を解読することによりどの領域がアクセスされるかを推定し、前記判断手段が判断結果を生成するより速く当該推定結果を生成する推定手段と、
前記実行ステージにおいて、前記判断結果と前記推定結果との不一致を検知する検知手段と、
前記メモリアクセスステージにおいて、前記検知手段が前記不一致でないことを検知したときには前記推定結果に基づいてアクセスを開始するアクセス手段と、
前記検知手段が前記不一致を検知したときに前記メモリアクセスステージを伸長するパイプライン制御手段とを備え、
前記アクセス手段は、前記伸長されたメモリアクセスステージにおいて前記判断結果に基づくアクセスを実行する
ことを特徴とするプロセッサ装置。
【請求項１２】
前記アクセス用メモリアドレスは、第１領域と第２領域とを含むアドレス空間におけるアドレスであり、
前記第１領域は、第１メモリに割り当てられた第１部分領域と、第２メモリに割り当てられた第２部分領域とを含み、
前記判断手段は、前記Ｍビットを解読することにより、少なくとも第１部分領域と第２部分領域と第２領域とのうち、どの領域がアクセスされるかを判断し、
前記推定手段は、前記Ｎビットを解読することにより、少なくとも第１領域と第２領域とのうち、どの領域がアクセスされるかを判定して、当該第１領域がアクセスされると判定した場合には第１メモリに対応する一領域がアクセスされると推定する
ことを特徴とする請求項１１記載のプロセッサ装置。
【請求項１３】
前記検知手段による前記不一致の検知は、前記推定手段が第１領域がアクセスされると判定し、かつ、前記判断手段が第１部分領域以外の領域がアクセスされると判断したことである
ことを特徴とする請求項１２記載のプロセッサ装置。
【請求項１４】
前記プロセッサ装置は更に、前記メモリアクセス命令のオペランドに従って前記アクセス用メモリアドレスの計算を行うアドレス計算手段を含み、
前記判断手段は、前記計算がなされたアクセス用メモリアドレスのＭビットを解読し、
前記推定手段は、前記計算がなされたアクセス用メモリアドレスのうち、Ｎビット（ここでＮはＭより小さい数）を解読する
ことを特徴とする請求項１３記載のプロセッサ装置。
【請求項１５】
前記プロセッサ装置は更に、
前記メモリアクセス命令により指定されたベースアドレスとオフセットアドレスとを、前記実行ステージにおいて、格納する２つのオペランドレジスタと、
前記２つのオペランドレジスタ内の前記ベースアドレスと前記オフセットアドレスとを加算することにより前記アクセス用メモリアドレスの計算を行うアドレス計算手段と、
前記２つのオペランドレジスタの一方から出力されたベースアドレスを選択するオペランド選択手段とを含み、
前記判断手段は、前記計算がなされたアクセス用メモリアドレスのＭビットを解読し、
前記推定手段は、前記オペランド選択手段により選択されているベースアドレスのＮビットを解読する
ことを特徴とする請求項１３記載のプロセッサ装置。
【請求項１６】
前記メモリアクセス命令が、前記アクセス用メモリアドレスの指定に関して絶対アドレッシングモードの命令である場合においては、前記２つのオペランドレジスタの一方は、ベースアドレスとして、絶対アドレスを格納し、他方は、オフセットアドレスとして、全て値が０であるビット列を格納し、
前記メモリアクセス命令が、前記アクセス用メモリアドレスの指定に関してレジスタ相対アドレッシングモードの命令である場合においては、前記２つのオペランドレジスタの一方は、ベースアドレスとして、レジスタから読み出されているデータを格納し、他方は、オフセットアドレスとして、相対アドレスを格納する
ことを特徴とする請求項１５記載のプロセッサ装置。
【請求項１７】
前記アクセス手段は、
前記実行ステージにおいて、前記推定結果を選択し、前記メモリアクセスステージにおいて、前記検知手段が前記不一致を検知したときに限り、前記判断結果を選択する結果選択部と、
前記実行ステージにおいて、前記選択された推定結果に基づく第１メモリアクセスに用いられる第１制御信号群を生成し、前記メモリアクセスステージにおいて、前記検知手段が前記不一致を検知したときに、前記選択された判断結果に基づく第２メモリアクセスに用いられる第２制御信号群を生成するアクセス制御部と、
前記第１制御信号群と前記第２制御信号群とのいずれかを格納し、前記メモリアクセスステージにおいて当該第１制御信号群と当該第２制御信号群とのいずれかを前記第１メモリ及び前記第２メモリへ出力するアクセス制御レジスタとを含み、
前記検知手段が前記不一致を検知したときに前記アクセス制御レジスタがリセットされる
ことを特徴とする請求項１３記載のプロセッサ装置。
【請求項１８】
前記検知手段からの前記不一致を表す検知結果を示す信号をラッチし、前記メモリアクセスステージにおいて前記アクセス制御レジスタにリセットをかける信号を出力するラッチ回路を更に備える
ことを特徴とする請求項１７記載のプロセッサ装置。
【請求項１９】
第１メモリに割り当てられた第１部分領域と第２メモリに割り当てられた第２部分領域とを含む第１領域と、第１メモリに割り当てられた第２領域と、第２メモリに割り当てられた第３領域と、第３メモリに割り当てられた第４領域とを含むアドレス空間にアクセスするプロセッサ装置であって、
アクセス用メモリアドレスのＭビットを解読して、第１部分領域と第２部分領域と第２領域と第３領域と第４領域との中から１つの領域を特定し、第１メモリと第２メモリと第３メモリとの中からどのメモリがアクセスされるかを正しく判断する判断手段と、
前記アクセス用メモリアドレスのＮビット（ここでＮはＭより小さい数）を解読して、第１領域と第２領域と第３領域と第４領域との中から１つの領域をアクセスされるものと特定し、第１メモリと第２メモリと第３メモリとの中からどのメモリがアクセスされるかを高速に推定するものであって、第１領域をアクセスされるものと特定するときには第１メモリがアクセスされると推定する推定手段と、
前記判断手段の判断結果と前記推定手段の推定結果とのうち一方を選択する選択手段と、
前記選択手段の選択結果に基づいてメモリアクセスに用いられる制御信号群を生成するアクセス制御手段と、
前記制御信号群をラッチし、当該ラッチした制御信号群を第１メモリ、第２メモリ及び第３メモリに出力するアクセス制御レジスタと、
第１メモリがアクセスされることを前記推定結果が表し、かつ、第２メモリと第３メモリとのうちいずれかがアクセスされることを前記判断結果が表している場合には不一致を検知する不一致検知手段と、
前記不一致検知手段が前記不一致を検知したときに前記選択手段に前記判断結果を選択させるアクセスサイクル制御手段とを含むプロセッサ装置。
【請求項２０】
前記推定手段は、第１サイクルにおいて推定を行い、
前記不一致検知手段が前記不一致でないことを検知したときには、前記アクセスサイクル制御手段は、前記第１サイクルに後続する第２サイクルにおいて、前記アクセス制御レジスタに、前記ラッチされた制御信号群を出力させ、
前記不一致検知手段が前記不一致を検知したときには、前記アクセスサイクル制御手段は、
前記第２サイクルにおいて、前記選択手段に、前記判断結果を選択させ、
当該第２サイクルにおいて、前記アクセス制御手段に、選択された前記判断結果に基づく制御信号群を生成させ、
前記第２サイクルに後続する第３サイクルにおいて、前記アクセス制御レジスタに、前記第２サイクルにおいて生成されている前記制御信号群を出力させる
ことを特徴とする請求項１９記載のプロセッサ装置。
【請求項２１】
前記不一致検知手段が前記不一致を検知したときに、前記アクセス制御レジスタが、前記第１サイクルか前記第２サイクルのいずれかにおいてリセットされる
ことを特徴とする請求項２０記載のプロセッサ装置。