【手続補正書】
【提出日】平成18年4月21日(2006.4.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
個々のビットセルに対する外部的なテストアクセスを有する集積回路であって、
少なくとも１つのビットセル(100)と、
前記少なくとも１つのビットセル(100)に結合された第１のビットライン(BIT)及び相補ビットライン(BIT*)と、
前記第１のビットライン(BIT)に結合された第１の事前充電スイッチ(209)、及び前記相補ビットライン(BIT*)に結合された第２の事前充電スイッチ(211)と、
前記第１のビットライン(BIT)と第１の外部接触パッド(FB)とを結合させる第１のテストスイッチ(401)と、前記相補ビットライン(BIT*)と第２の外部接触パッド(FB*)とを結合させる第２のテストスイッチ(403)とを備え、
前記第１のテストスイッチ(401)が導通状態にある時には前記第１の事前充電スイッチ(209)が非導通状態にあるように、前記第１のテストスイッチ(401)と前記第１の事前充電スイッチ(209)とが構成され、前記第２のテストスイッチ(403)が導通状態にある時には前記第２の事前充電スイッチ(211)が非導通状態にあるように、前記第２のテストスイッチ(403)と前記第２の事前充電スイッチ(211)とが構成されることからなる、集積回路。
【請求項２】
前記第１のビットライン(BIT)に結合された第１の選択スイッチ(201)であって、それにより、前記第１のビットライン(BIT)に第１の論理レベルのデータビットを与えることを可能にする、第１の選択スイッチと、前記相補ビットライン(BIT*)に結合された第２の選択スイッチ(203)であって、それにより、前記第１の論理レベルに対して相補的な論理レベルである論理レベルのデータビットを前記相補ビットライン(BIT*)に与えることを可能にする、第２の選択スイッチとを更に備え、前記第１の選択スイッチ(201)と前記第１のテストスイッチ(401)とが、前記第１のテストスイッチ(401)が導通状態にある時には前記第１の選択スイッチ(201)は非導通状態にあるように構成され、前記第２の選択スイッチ(203)と前記第２のテストスイッチ(403)とが、前記第２のテストスイッチ(403)が導通状態にある時には前記第２の選択スイッチ(203)が非導通状態にあるように構成されることからなる、請求項１に記載の集積回路。
【請求項３】
第１のビットライン(BIT)と相補ビットライン(BIT*)とに結合された少なくとも１つのビットセル(100)を有する集積ＳＲＡＭ回路をテストするための方法であって、
前記少なくとも１つのビットセル(100)に、電源電圧と帰路とを印加し、
第１の外部接触パッド(FB)を前記第１のビットライン(BIT)に結合させる第１のテストスイッチ(401)をイネーブルにし、及び、第２の外部接触パッド(FB*)を前記相補ビットライン(BIT*)に結合させる第２のテストスイッチ(403)をイネーブルにし、
外部的に供給された電圧と外部的に供給された帰路とのうちの一方を、前記第１の外部接触パッド(FB)及び前記第２の外部接触パッド(FB*)の各々に結合させ、及び、
前記第１の外部接触パッド(FB)への電流と前記第２の外部接触パッド(FB*)への電流とを測定し、それにより異常な電流を検出可能にする、
といった各ステップを含む、方法。
【請求項４】
前記ビットセルが、第１及び第２のＰチャネルトランジスタ(101,105)と第１及び第２のＮチャネルトランジスタ(103,107)とをラッチ構成において利用し、前記結合させるステップが、外部的に供給された電圧を前記第１の外部接触パッド(FB)に結合させるステップと、外部的に供給された帰路を前記第２の外部接触パッド(FB*)に結合させるステップとを更に含み、前記測定するステップが、前記第１の外部接触パッド(FB)への前記第２のＮチャネルトランジスタ(107)のＩoffを測定するステップと、前記第２の外部接触パッド(FB*)への前記第１のＰチャネルトランジスタ(101)のＩoffを測定するステップとを更に含むことからなる、請求項３に記載の方法。
【請求項５】
前記ビットセルが、第１及び第２のＰチャネルトランジスタ(101,105)と第１及び第２のＮチャネルトランジスタ(103,107)とをラッチ構成において利用し、前記結合させるステップが、外部的に供給された電圧を前記第２の外部接触パッド(FB*)に結合させるステップと、外部的に供給された帰路を前記第１の外部接触パッド(FB)に結合させるステップとを更に含み、前記測定するステップが、前記第１の外部接触パッド(FB)への前記第２のＰチャネルトランジスタ(105)のＩoffを測定するステップと、前記第２の外部接触パッド(FB*)への前記第１のＮチャネルトランジスタ(103)のＩoffを測定するステップとを更に含むことからなる、請求項３に記載の方法。
【請求項６】
前記ビットセルが、第１及び第２のＰチャネルトランジスタ(101,105)と第１及び第２のＮチャネルトランジスタ(103,107)とをラッチ構成において利用し、前記結合させるステップが、外部的に供給された電圧を前記第１及び第２の外部接触パッド(FB,FB*)に結合させるステップを更に含み、前記測定するステップが、前記第１の外部接触パッド(FB)への前記第２のＮチャネルトランジスタ(107)のＩdsを測定するステップと、前記第２の外部接触パッド(FB*)への前記第１のＮチャネルトランジスタ(103)のＩdsを測定するステップとを更に含むことからなる、請求項３に記載の方法。
【請求項７】
前記ビットセルが、第１及び第２のＰチャネルトランジスタ(101,105)と第１及び第２のＮチャネルトランジスタ(103,107)とをラッチ構成において利用し、前記結合させるステップが、外部的に供給された帰路を前記第１及び第２の外部接触パッド(FB FB*)に結合させるステップを更に含み、前記測定するステップが、前記第１の外部接触パッド(FB)への前記第２のＰチャネルトランジスタ(105)のＩdsを測定するステップと、前記第２の外部接触パッド(FB*)への前記第１のＰチャネルトランジスタ(101)のＩdsを測定するステップとを更に含むことからなる、請求項３に記載の方法。
【請求項８】
前記外部的に供給された電圧の大きさを変化させ、及び、
前記第１の外部接触パッド(FB)への電流を、前記外部的に供給された電圧の大きさの関数として測定し、及び前記第２の外部接触パッド(FB*)への電流を、前記外部的に供給された電圧の大きさの関数として測定し、それにより、前記第１及び第２の外部接触パッド(FB、FB*)の各々について、電流／電圧の関係が測定される、
といった各ステップを更に含むことからなる、請求項３に記載の方法。
【請求項９】
前記ビットセルが、第１及び第２のＰチャネルトランジスタ(101,105)と第１及び第２のＮチャネルトランジスタ(103,107)とをラッチ構成において利用し、前記結合させるステップが、外部的に供給された電圧を前記第１の外部接触パッド(FB)に結合させるステップと、外部的に供給された帰路を前記第２の外部接触パッド(FB*)に結合させるステップとを更に含み、前記測定するステップが、前記第１の外部接触パッド(FB)への前記第２のＮチャネルトランジスタ(107)のオフ電流を測定するステップと、前記第２の外部接触パッド(FB*)への前記第１のＰチャネルトランジスタ(101)のオフ電流を測定するステップとを更に含み、前記測定されたオフ電流／電圧の関係を、既知の故障に対応する、複数の所定の電流／電圧の関係と比較して、それにより、テストされた集積ＳＲＡＭ回路についての故障メカニズムの確立を可能にする、ステップを更に含むことからなる、請求項８に記載の方法。
【請求項１０】
前記ビットセルが、第１及び第２のＰチャネルトランジスタ(101,105)と第１及び第２のＮチャネルトランジスタ(103,107)とをラッチ構成において利用し、前記結合させるステップが、外部的に供給された電圧を前記第１の外部接触パッド(FB)に結合させるステップと、外部的に供給された電圧を前記第２の外部接触パッド(FB*)に結合させるステップとを更に含み、前記測定するステップが、前記第１の外部接触パッド(FB)への前記第２のＮチャネルトランジスタ(107)のドレイン／ソース電流を測定するステップと、前記第２の外部接触パッド(FB*)への前記第１のＮチャネルトランジスタ(103)のドレイン／ソース電流を測定するステップとを更に含み、前記測定されたドレイン／ソース電流／電圧の関係を、既知の故障に対応する複数の所定の電流／電圧の関係と比較して、それにより、テストされた集積ＳＲＡＭ回路についての故障メカニズムの確立を可能にする、ステップを更に含むことからなる、請求項８に記載の方法。