【事件の表示】
　平成　８年特許願第３４４９９０号「半導体集積回路」拒絶査定に対する審判事件［平成　９年　６月３０日出願公開、特開平　９−１７１６９４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成２年１月１９日に出願された特願平２−８２５４号の特許出願の一部を特許法第４４条第１項の規定により分割して新たな特許出願として平成８年１２月２５日に出願されたものであって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１４年４月２４日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認める。
「複数のＳＲＡＭセルと、
　上記複数のＳＲＡＭセルに接続された複数のデータ線対と、
　上記複数のデータ線対の各データ線対に接続された第１スイッチ回路と、
　上記第１スイッチ回路を介して上記複数のデータ線対に共通に接続されたコモンデータ線対と、
　上記コモンデータ線対に接続された増幅回路と、
電源と上記複数のデータ線対の各データ線対との間にソース・ドレイン経路を有する複数の負荷Ｎチャネル型ＭＯＳトランジスタと、
　そのゲートが上記複数のデータ線対の各データ線対の一方のデータ線に接続されるとともにそのドレインが他方のデータ線に接続されたＰチャネル型第１ＭＯＳトランジスタと、
　そのゲートが上記他方のデータ線に接続されるとともにそのドレインが上記一方のデータ線に接続されたＰチャネル型第２ＭＯＳトランジスタと、
上記データ線対間に接続された第２スイッチ回路とを具備し、
　上記Ｐチャネル型第１と第２ＭＯＳトランジスタのソースには直接的に電源が接続されていることを特徴とする半導体集積回路。」
　
２．引用例に記載されている発明
　当審が平成１４年２月２０日付けで通知した拒絶理由に引用した特開昭６１−１１９９１号公報（以下、「引用例」という）には、従来の技術として、「半導体メモリの高集積化に伴いメモリセルサイズが小さくなり、特にスタティックＲＡＭにおいては、…読み出し速度が遅くなる。」（第１頁右欄第４行〜同第１０行）と記載され、また、従来の半導体メモリ装置の回路構成図を示す第２図に関して、「また、図中、１Ａ，１Ｂはメモリセル、２Ａ，２Ｂはカラムセンスアンプ、３はバッファセンスアンプである。さらに、４Ａ，５Ａ，４Ｂ，５Ｂはビットラインであり、６Ａ，７Ａ，６Ｂ，７Ｂ，８，９はデータラインである。また、１０，１１，１２，１３，１４，１５は図示しないＹデコーダ回路の出力である。さらに、１６，１７はワードライン、１８，１９は分割ブロックのカラムセンスアンプ活性化信号のラインであり、２０はバッファセンスアンプ活性化信号のラインである。また、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８はビットラインとデータラインとの間に接続された、トランスファゲートを構成するトランジスタであり、Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６は分割ブロック選択回路Ａ，Ｂを構成するトランジスタである。」（第２頁左上欄第１１行〜右上欄第７行）と記載されている。これらの記載から、上記引用例には、
　複数のメモリセル（１Ｂ）と、
　上記複数のメモリセル（１Ｂ）に接続された複数のビットライン対（４Ｂ、５Ｂ）と、
　上記ビットライン対（４Ｂ、５Ｂ）に接続されたカラムセンスアンプ（２Ｂ）
　上記複数のビットライン対（４Ｂ、５Ｂ）の各ビットライン対（４Ｂ、５Ｂ）に接続されたトランスファゲート（Ｔ５〜Ｔ８）と、
　上記トランスファゲート（Ｔ５〜Ｔ８）及びトランスファゲート（Ｔ１３〜Ｔ１６）を介して上記複数のビットライン対（４Ｂ、５Ｂ）に共通に接続されたデータライン対（８、９）と、
　上記データライン対（８、９）に接続されたバッファセンスアンプ（３８）とからなる半導体集積回路、に関する発明が記載されている。
　
３.本願発明と引用例に記載されている発明との対比
　本願発明と上記引用例に記載されている発明とを対比すると、上記引用例に記載されている発明もスタティックＲＡＭに関するものであるので、上記引用例に記載されている発明の「メモリセル（１Ｂ）」は、本願発明の「ＳＲＡＭセル」に相当し、上記引用例に記載されている発明の「ビットライン対（４Ｂ、５Ｂ）」及び「データライン対（８、９）」はその機能から見て、本願発明の「データ線対」及び「コモンデータ線対」にそれぞれ相当し、上記引用例に記載されている発明の「トランスファゲート（Ｔ１３〜Ｔ１６）」はスイッチの機能を有するものであるから、本願発明の「第１スイッチ回路」に相当し、上記引用例に記載されている発明の「バッファセンスアンプ」は当然増幅機能を有しているので、本願発明の「増幅回路」に相当しているものと認められる。
　そして、本願発明の「そのゲートが上記複数のデータ線対の各データ線対の一方のデータ線に接続されるとともにそのドレインが他方のデータ線に接続されたＰチャネル型第１ＭＯＳトランジスタと、そのゲートが上記他方のデータ線に接続されるとともにそのドレインが上記一方のデータ線に接続されたＰチャネル型第２ＭＯＳトランジスタと、」という構成及び「上記Ｐチャネル型第１と第２ＭＯＳトランジスタのソースには直接的に電源が接続されている」という構成はその機能から見て、データ線対にセンスアンプを接続する事に他ならないから、両者の発明は共に、
「複数のＳＲＡＭセルと、
　上記複数のＳＲＡＭセルに接続された複数のデータ線対と、
　上記データ線対に接続されたセンスアンプと、
　上記複数のデータ線対の各データ線対に接続された第１スイッチ回路と、
　上記第１スイッチ回路を介して上記複数のデータ線対に共通に接続されたコモンデータ線対と、
　上記コモンデータ線対に接続された増幅回路とからなる半導体集積回路。」である点で一致し、以下の点で相違しているものと認められる。
＜相違点＞
（１）本願発明では、電源と上記複数のデータ線対との間にソース・ドレイン経路を有する複数の負荷Ｎチャンネル型ＭＯＳトランジスタを設けているのに対して、上記引用例に記載されている発明では電源とビットライン対（本願発明の「データ線対」に相当）との間に負荷を設けることが明記されていない点。
（２）本願発明では、上記データ線対に接続されたセンスアンプを、そのゲートが複数のデータ線対の各データ線対の一方のデータ線に接続されるとともにそのドレインが他方のデータ線に接続されたＰチャネル型第１ＭＯＳトランジスタと、そのゲートが上記他方のデータ線に接続されるとともにそのドレインが上記一方のデータ線に接続されたＰチャネル型第２ＭＯＳトランジスタとで構成し、且つ、上記Ｐチャネル型第１と第２ＭＯＳトランジスタのソースを直接的に電源に接続するように構成しているのに対して、上記引用例に記載されている発明ではセンスアンプの具体的構成が明確でない点。
（３）本願発明では、コモンデータ線対を第１のスイッチを介してデータ線対に接続するように構成しているのに対して、上記引用例に記載されている発明では、データライン対（本願発明の「コモンデータ線対」に相当）をトランスファーゲート（Ｔ５〜Ｔ８）（本願発明の「第１のスイッチ」に相当）とトランスファゲート（Ｔ１３〜Ｔ１６）を介してビットライン対（本願発明の「データ線対」に相当）に接続するように構成している点。
（４）本願発明では、データ線対間にイコライズ用の第２のスイッチ回路を接続しているのに対して、上記引用例に記載されている発明では、ビットライン対（本願発明の「データ線対」に相当）間にイコライズ回路を接続することが明記されていない点。
　
４．相違点についての判断
　そこで、まず上記相違点（１）について検討すると、ＳＲＡＭにおいて、電源とデータ線対との間にソース・ドレイン経路を有する複数の負荷Ｎチャンネル型ＭＯＳトランジスタを設けることは従来周知の技術事項であり（もし、必要ならば特開昭５８−４１４８４号公報の第１図を参照されたい）、上記引用例に記載されている発明においても、電源とビットライン対との間に負荷は当然必要となるので、上記引用例に記載されている発明に上記周知の技術事項を適用して本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（２）について検討すると、ＳＲＡＭにおいて、データ線対に接続するセンスアンプを、そのゲートを複数のデータ線対の各データ線対の一方のデータ線に接続するとともにそのドレインを他方のデータ線に接続したＰチャネル型第１ＭＯＳトランジスタと、そのゲートが上記他方のデータ線に接続するとともにそのドレインを上記一方のデータ線に接続したＰチャネル型第２ＭＯＳトランジスタとで構成し、且つ、上記Ｐチャネル型第１と第２ＭＯＳトランジスタのソースを直接的に電源に接続するようにして構成することは従来周知の技術事項であるから（もし、必要ならば特開昭６０−１３１６９４号公報の第１図を参照されたい）、上記引用例に記載されている発明のカラムセンスアンプを上記従来周知の回路構成として本願発明のように構成することは当業者が容易に想到し得る程度のもと認められる。
　次に、上記相違点（３）について検討すると、上記引用例に記載されている発明において、トランスファゲート（Ｔ１３〜Ｔ１６）が必要なのはメモリセルアレイをブロックに分割しているためであって、上記引用例に記載されている発明をブロックに分割しないような構成として、上記トランスファゲート（Ｔ１３〜Ｔ１６）を無くして、データライン対（本願発明の「コモンデータ線対」に相当）をトランスファーゲート（Ｔ５〜Ｔ８）を介してビットライン対に直接接続して本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（４）について検討すると、ＳＲＡＭにおいて、データ線対間にイコライズ用のスイッチ回路を接続することは従来周知の技術事項であるから（もし、必要ならば特開平１−１３８６７１号公報の第１図を参照されたい）、上記引用例に記載されている発明のビットライン対間にイコライズ用のスイッチ回路を設けて、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　そして、本願発明の奏し得る作用効果は上記引用例に記載される発明及び上記従来周知の技術事項から容易に予測し得る程度のものと認められる。
　
５.むすび
　以上のとおりであるから、本願発明は上記引用例に記載された発明及び従来周知の技術事項に基づいて当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定に該当し、特許を受けることができない。　
　よって、結論のとおり審決する。