【手続補正書】
【提出日】平成18年2月15日(2006.2.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体デバイスを形成する方法及びその方法によって製造される半導体デバイス
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】  ＥＳＤ領域及び内部領域を有する基板上に半導体デバイスを形成する方法であって、
ゲート電極を有する前記ＥＳＤ領域の一部上に保護層を形成するステップと、
前記内部領域の少なくとも一部分上にシリサイドを形成するステップを有し、前記シリサイドを形成するステップは、前記保護層によって保護されない前記ＥＳＤ領域の部分上にシリサイドを形成するステップを有し、前記保護層は、シリサイドの形成から前記ＥＳＤ領域の前記一部を保護し、
残りの保護層が前記ＥＳＤ領域にある前記のゲート電極に側壁スペーサを形成するように、前記保護層の一部を除去するステップ、
を有し、且つ、
前記半導体デバイスは、前記ＥＳＤ領域の少なくとも一部にＬＤＤ構造を有することを特徴とする方法。
【請求項２】  前記保護層を形成する前に、前記基板にＮ-型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項３】  前記保護層は、酸化物層を含むことを特徴とする請求項１に記載の方法。
【請求項４】  前記保護層を形成するステップは、前記内部領域に含まれるゲート電極に側壁スペーサを形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項５】  前記保護層を形成するステップは、前記ＥＳＤ領域にあるゲート電極から距離へ延びる領域上に前記保護層を形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項６】  前記保護層を形成するステップは、
前記ＥＳＤと内部領域上に酸化物層を形成するステップ、
前記酸化物層上に第１のマスクを形成するステップを有し、前記第１のマスクは、前記シリサイドの形成から保護される前記ＥＳＤ領域の一部上に形成され、且つ
前記酸化物層を前記保護層に形成するために、前記第１のマスクと酸化物層をエッチングするステップ、
を有することを特徴とする請求項１に記載の方法。
【請求項７】  前記エッチングは、前記内部領域に含まれるゲート電極に隣接する側壁スペーサに前記酸化物層を形成することを特徴とする請求項１に記載の方法。
【請求項８】  前記シリサイドを形成するステップは、
前記ＥＳＤと内部領域上にチタン層を形成するステップ、
前記チタン層をアニーリングするステップ、及び
前記ＥＳＤと内部領域から過剰なチタンを除去するステップ
を有することを特徴とする請求項１に記載の方法。
【請求項９】  ＥＳＤ領域と内部領域を有する基板上に半導体デバイスを形成する方法であって、
ゲート電極を含む前記ＥＳＤ領域の一部の上に保護層を形成するステップ、
前記保護層によって保護されない前記ＥＳＤ領域の少なくとも一部上にシリサイドを形成するステップを有し、前記保護層は、シリサイドの形成から前記ＥＳＤ領域の一部を保護し、及び、
残りの保護層が前記ＥＳＤ領域にある前記ゲート電極に側壁スペーサを形成するように、前記保護層の一部を除去するステップ、
を有することを特徴とする方法。
【請求項１０】  前記シリサイドが形成される部分は、前記ＥＳＤ領域にある前記ゲート電極から距離ｄまで延びる部分を除去することを特徴とする請求項９に記載の方法。
【請求項１１】  前記シリサイドを形成するステップは、前記ＥＳＤ領域と内部領域上に画定されたソース／ドレイン上に、及び前記内部領域に含まれるゲート電極上にシリサイドを形成するステップを有することを特徴とする請求項９に記載の方法。
【請求項１２】  ＥＳＤ領域と内部領域を有する基板上に半導体デバイスを形成する方法であって、
前記ＥＳＤ領域の一部上に保護層を形成するステップ、
前記内部領域の少なくとも一部上にシリサイドを形成するステップを有し、前記保護層は、シリサイドの形成から前記ＥＳＤ領域の一部を保護し、
前記保護層によって保護されない前記ＥＳＤ領域と内部領域の部分上にマスクを形成するステップ、
残りの保護層が前記ＥＳＤ領域にある前記ゲート電極に側壁スペーサを形成するように、前記保護層の一部を除去するステップ、及び
前記保護層の一部を除去すると同時に前記マスクを除去するステップ、
を有することを特徴とする方法。
【請求項１３】  更に、前記保護層の一部を除去した後に、前記基板にＮ+型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項１４】  更に、前記保護層を形成する前に、前記基板にＮ-型ソース／ドレイン領域を形成するステップ、
前記保護層を形成すると同時に前記内部領域に含まれるゲート電極に側壁スペーサを形成するステップ、及び
前記保護層の一部を除去した後に、前記基板にＮ+型ソース／ドレイン領域を形成するステップを有し、前記Ｎ+型ソース／ドレイン領域とＮ-型ソース／ドレイン領域は、軽くドープされたドレイン構造を画定することを特徴とする請求項１に記載の方法。
【請求項１５】  前記除去するステップの前に、更に、
前記保護層によって保護されない前記ＥＳＤ領域と内部領域の部分上にマスクを形成するステップを有することを特徴とする請求項１に記載の方法。
【請求項１６】  ＥＳＤ領域と内部領域を有する基板上に半導体デバイスを形成する方法であって、
前記ＥＳＤ領域の一部上に保護層を形成するステップを有し、前記保護層によって保護されない前記ＥＳＤ領域の部分上にシリサイドを形成するステップを含み、前記保護層は、シリサイドの形成から前記ＥＳＤ領域の一部を保護し、
前記保護層によって保護されない前記ＥＳＤ領域と内部領域の部分上にマスクを形成するステップ、及び
前記マスクと前記保護層の一部を除去するステップ、
を有することを特徴とする方法。
【請求項１７】  前記シリサイドが形成される部分は、前記ＥＳＤ領域にある前記ゲート電極から距離ｄまで延びる部分を除くことを特徴とする請求項１６に記載の方法。
【請求項１８】  前記シリサイドを形成するステップは、前記ＥＳＤ領域と内部領域上に画定されたソース／ドレイン領域上に、及び前記内部領域に含まれるゲート電極上にシリサイドを形成するステップを含むことを特徴とする請求項１６に記載の方法。
【請求項１９】  半導体デバイスであって、
下記のステップ、
ＥＳＤ領域と内部領域を有する基板を設けるステップと、
ゲート電極を含む前記ＥＳＤ領域の一部上に保護層を形成し、前記ＥＳＤ領域の他の部分上には保護層を形成しないステップ、
前記内部領域の少なくとも一部上にシリサイドを形成するステップを有し、前記保護層はシリサイドの形成から前記ＥＳＤ領域を保護し、前記シリサイドを形成するステップは、前記保護層によって保護されない前記ＥＳＤ領域の前記他の部分上にシリサイドを形成するステップを含み、
残りの保護層が前記ＥＳＤ領域にある前記ゲート電極上に側壁スペーサを形成するように、前記保護層の一部を除去するステップ、及び、
前記ＥＳＤ領域にある前記側壁スペーサを用いて、前記ゲート電極に隣接して、ＬＤＤドレイン領域を設けるステップ、
を有する方法によって製造される半導体デバイス。
【請求項２０】  更に、前記保護層を形成する前に、前記基板にＮ-型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項１９に記載の半導体デバイス。
【請求項２１】  前記保護層は、酸化物層を有することを特徴とする請求項１９に記載の半導体デバイス。
【請求項２２】  前記保護層を形成するステップは、前記ＥＳＤ領域と内部領域上に酸化物層を形成するステップ、
前記酸化物層上にマスクを形成するステップ、前記マスクは、シリサイドの形成から保護されるように前記ＥＳＤ領域の部分上に形成され、且つ
前記酸化物層を前記保護層に形成するために、前記マスクと酸化物層をエッチングするステップ、
を有することを特徴とする請求項１９に記載の半導体デバイス。
【請求項２３】  更に、前記保護層によって保護されない前記ＥＳＤ領域及び内部領域の部分上に第２のマスクを形成するステップを有し、前記第２のマスクは、前記シリサイドを形成した後に、形成され、及び
前記保護層の一部を除去すると同時に前記第２のマスクを除去するステップ、
を有することを特徴とする請求項１９に記載の半導体デバイス。
【請求項２４】  更に、前記保護層の部分を除去した後に、前記基板にＮ+型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項１９に記載の半導体デバイス。
【請求項２５】  前記除去するステップの前に、更に、
前記保護層によって保護されない前記ＥＳＤ領域と内部領域の部分上にマスクを形成するステップ、
を有する方法によって製造される請求項１９に記載の半導体デバイス。
【請求項２６】  更に、前記保護層を形成する前に、前記基板にＮ-型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項２５に記載の半導体デバイス。
【請求項２７】  前記保護層は、酸化物層を含むことを特徴とする請求項２５に記載の半導体デバイス。
【請求項２８】  前記保護層を形成するステップは、
前記ＥＳＤ領域と内部領域上に酸化物層を形成するステップ、
前記酸化物層上に第２のマスクを形成するステップを有し、前記第２のマスクは、シリサイドの形成から保護されるように、前記ＥＳＤの一部上に形成され、及び
前記保護層に前記酸化物層を形成するために、前記第２のマスクと酸化物層をエッチングするステップ、
を有することを特徴とする請求項２５に記載の半導体デバイス。
【請求項２９】  更に、前記マスクと保護層の一部を除去した後に、前記基板にＮ-型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項２５に記載の半導体デバイス。
【請求項３０】  前記マスクと前記保護層の一部を除去するステップは、前記ＥＳＤ領域に含まれるゲート電極の側壁スペーサに前記保護層を形成することを特徴とする請求項２５に記載の半導体デバイス。
【請求項３１】  更に、前記側壁スペーサによって前記ＥＳＤ領域にある前記ゲート電極に自己整合されたＮ+型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項１９に記載の半導体デバイス。
【請求項３２】  更に、前記側壁スペーサによって前記ＥＳＤ領域にある前記ゲート電極に自己整合されたＮ+型ソース／ドレイン領域を形成するステップを有することを特徴とする請求項３０に記載の半導体デバイス。