(57)【特許請求の範囲】
【請求項１】
電源電圧および基準電圧の一方が印加される第１電圧線と、
第２電圧線と、
電源電圧および基準電圧の他方と前記第２電圧線の電圧との電圧差で電源供給を受ける複数の回路セルと、
前記第１電圧線と前記第２電圧線との間に並列接続され、導通時抵抗が異なるスイッチトランジスタを含む複数のスイッチトランジスタと、
「各スイッチトランジスタは、当該スイッチトランジスタより導通時抵抗が高いスイッチトランジスタが全て導通した後に導通させる」という規則を守りながら、前記複数のスイッチトランジスタを複数回に分けて非導通状態から導通状態へと導通制御し、該導通制御の際に、導通制御する時間間隔を次第に短く制御するスイッチ導通制御部と、
を有する半導体集積回路。
【請求項２】
電源電圧および基準電圧の一方が印加される第１電圧線と、第２電圧線と、
電源電圧および基準電圧の他方と前記第２電圧線の電圧との電圧差で電源供給を受ける複数の回路セルと、
前記第１電圧線と前記第２電圧線との間に並列接続されている複数のスイッチトランジスタと、
時間間隔が前回より短くなる回を少なくとも１回含み、前記前回より短くなる回以外の回については前回と同じ時間間隔とする複数回の制御によって、前記複数のスイッチトランジスタを非導通状態から導通状態へと導通制御するスイッチ導通制御部と、
を有する半導体集積回路。
【請求項３】
電源電圧および基準電圧の一方が印加される第１電圧線と第２電圧線との間に並列接続され、導通時抵抗が異なるスイッチトランジスタを含む複数のスイッチトランジスタと、電源電圧および基準電圧の他方と前記第２電圧線の電圧との電圧差で電源供給を受ける複数の回路セルとを備え、前記複数のスイッチトランジスタをオンまたはオフすることによって前記複数の回路セルに対する電源供給を制御する半導体集積回路の電源制御方法であって、
「各スイッチトランジスタは、当該スイッチトランジスタより導通時抵抗が高いスイッチトランジスタが全て導通した後に導通させる」という規則を守りながら、前記複数のスイッチトランジスタを複数回に分けて非導通状態から導通状態へと導通制御し、該導通制御の際に、導通制御する時間間隔を次第に短く制御する
半導体集積回路の電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路セルの電源供給と遮断を行う複数のスイッチトランジスタを、非導通状態から導通状態へと導通制御する半導体集積回路と、その電源制御方法とに関する。
【背景技術】
【０００２】
回路に対しスイッチトランジスタにより電源供給の遮断とその解除を制御するものとして、ＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)技術が知られている。
一般的に、電源電圧低下や素子微細化に付随して、信号遅延が発生しないように、論理回路等のトランジスタの閾値電圧を設計値として下げる必要がある。論理回路等のトランジスタの閾値電圧が小さいとリーク電流が大きい。ＭＴＣＭＯＳ技術は、停止状態の回路に対し、論理回路等のトランジスタに比べ、より大きな閾値電圧となるように設計されたトランジスタ（電源スイッチ）によって、論理回路等のリーク電流経路を遮断して、その消費電力の浪費を防ぐものである。
【０００３】
ＭＴＣＭＯＳ技術の回路ブロックへの適用では、いわゆる仮想ＶＤＤ線、仮想ＧＮＤ線と称される、回路ブロック内で局所的に設けられた配線（ローカル電圧線）を設ける。ローカル電圧線は、回路ブロックの外部で共通なグローバル電圧線として配置された実電源線（実ＶＤＤ線）や実基準電圧線（実ＶＳＳ線）に対して、電源遮断とその解除のためのスイッチトランジスタを介して接続される。
スイッチトランジスタを設ける箇所は、起動と停止が繰り返される機能回路と実ＶＤＤ線との間、機能回路と実ＶＳＳ線との間、その両方の３通りがあり、スイッチとしては通常、実ＶＤＤ側ではＰＭＯＳトランジスタ、実ＶＳＳ線側ではＮＭＯＳトランジスタを用いる。
【０００４】
ＭＴＣＭＯＳ適用ブロックの機能回路の起動と停止は、半導体集積回路が起動された後は常時、実ＶＤＤ線と実ＶＳＳ線からの電源供給を受けて動作状態におかれるＭＴＣＭＯＳ非適用ブロック内の回路によって制御される。ＭＴＣＭＯＳ非適用ブロックには、クロック発生回路、その他リピーターバッファなどの、主にＩＣ全体の制御、信号の入出力やデータ保持のための回路に加え、上記電源遮断制御のためのスイッチのオンとオフを制御するスイッチ制御回路が含まれる。
【０００５】
ＭＴＣＭＯＳ適用ブロックでは停止時間が長いとローカル電圧線、例えば仮想ＶＳＳ線が、内部回路のリーク電流により充電され、実ＶＤＤ線に近い高い電位まで上昇する可能性がある。そのため、ＭＴＣＭＯＳ適用回路ブロックの再起動時に電源遮断スイッチがオンすると、仮想ＶＳＳ線の放電により、実ＶＳＳ線に突発的な電流が流れ込む。この電流は、突入電流（Rush Current)等と称される。突入電流が実ＶＤＤ線に流れ込むと、正のノイズ電圧となって、近隣のＭＴＣＭＯＳ非適用ブロックに伝達される。
これと同様な現象は実ＶＤＤ線でも生じる可能性がある。ただし、突発的な電流が実ＶＤＤ線から流れ出すため、実ＶＤＤ線の電位が急激に下がる負のノイズ電圧が生じる点で上記の場合と異なる。
【０００６】
何れにしても、これらのノイズ電圧（電源ノイズ）は、近傍の回路ブロックで動作中のクロック発生回路やリピーターバッファなどに伝えられ、電源電圧振幅が急激に低下する結果、動作遅延を起こすなど遅延性の影響を与えてしまう。
【０００７】
電源ノイズ対策として、例えば非特許文献１には、グローバルな実ＶＤＤ線とローカルな仮想ＶＤＤ線との間に複数のＰＭＯＳスイッチを並列接続して、それらのゲートに制御信号を遅延させながら順送りすることで、徐々に接続インピーダンスを下げる技術が開示されている。
【非特許文献１】Philippe Royannez etc, "90nm Low Leakage SoC Design Techniques for Wireless Application", 2005 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, P138.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記非特許文献１に記載の技術では、電源ノイズのピークは抑えられるが制御に時間がかかるという欠点がある。
【課題を解決するための手段】
【０００９】
本発明の一形態に関わる半導体集積回路は、電源電圧および基準電圧の一方が印加される第１電圧線と、第２電圧線と、電源電圧および基準電圧の他方と前記第２電圧線の電圧との電圧差で電源供給を受ける複数の回路セルと、前記第１電圧線と前記第２電圧線との間に並列接続され、導通時抵抗が異なるスイッチトランジスタを含む複数のスイッチトランジスタと、「各スイッチトランジスタは、当該スイッチトランジスタより導通時抵抗が高いスイッチトランジスタが全て導通した後に導通させる」という規則を守りながら、前記複数のスイッチトランジスタを複数回に分けて非導通状態から導通状態へと導通制御し、該導通制御の際に、導通制御する時間間隔を次第に短く制御するスイッチ導通制御部と、を有する。
【００１２】
本発明の他の形態に関わる半導体集積回路は、電源電圧および基準電圧の一方が印加される第１電圧線と、第２電圧線と、電源電圧および基準電圧の他方と前記第２電圧線の電圧との電圧差で電源供給を受ける複数の回路セルと、前記第１電圧線と前記第２電圧線との間に並列接続されている複数のスイッチトランジスタと、時間間隔が前回より短くなる回を少なくとも１回含み、前記前回より短くなる回以外の回については前回と同じ時間間隔とする複数回の制御によって、前記複数のスイッチトランジスタを非導通状態から導通状態へと導通制御するスイッチ導通制御部と、を有する。
【００１３】
本発明の一形態に関わる半導体集積回路の電源制御方法は、電源電圧および基準電圧の一方が印加される第１電圧線と第２電圧線との間に並列接続され、導通時抵抗が異なるスイッチトランジスタを含む複数のスイッチトランジスタと、電源電圧および基準電圧の他方と前記第２電圧線の電圧との電圧差で電源供給を受ける複数の回路セルとを備え、前記複数のスイッチトランジスタをオンまたはオフすることによって前記複数の回路セルに対する電源供給を制御する半導体集積回路の電源制御方法であって、「各スイッチトランジスタは、当該スイッチトランジスタより導通時抵抗が高いスイッチトランジスタが全て導通した後に導通させる」という規則を守りながら、前記複数のスイッチトランジスタを複数回に分けて非導通状態から導通状態へと導通制御し、該導通制御の際に、導通制御する時間間隔を次第に短く制御する。
【００１４】
以上のような構成によれば、複数の回路セルを、例えば停止状態から動作状態に復帰させるときに、スイッチ導通制御部が複数のスイッチトランジスタを非導通状態から導通状態に制御する。
その際、スイッチ導通制御部が、「各スイッチトランジスタは、当該スイッチトランジスタより導通時抵抗が高いスイッチトランジスタが全て導通した後に導通させる」という規則を守りながら、前記複数のスイッチトランジスタを複数回に分けて、非導通状態から導通状態へと導通制御する。このときの導通制御の際に、導通制御する時間間隔を次第に短く制御する。
【００１５】
「各スイッチトランジスタは、当該スイッチトランジスタより導通時抵抗が高いスイッチトランジスタが全て導通した後に導通させる」という規則は、異なる導通時抵抗のスイッチトランジスタ間の導通制御について述べたものであり、同じ導通時抵抗のスイッチトランジスタ間の導通制御を規定したものではない。よって、連続した２回以上の導通制御において、続けて同じ導通時抵抗のスイッチトランジスタが導通されることは許容される。
例えば１つずつスイッチトランジスタを導通制御する場合に、２以上の同じ導通時抵抗のスイッチトランジスタを有する場合は、高い導通時抵抗のスイッチトランジスタのグループ内で、任意の順番でスイッチトランジスタが順次オンされ、つぎに他のグループに属する、より低い導通時抵抗のスイッチトランジスタをオンするときに上記規則に従って、より高い導通時抵抗のスイッチトランジスタが全てオンしたことを条件に当該低い導通時抵抗のスイッチトランジスタがオンされる。
【００１６】
第１電圧線と第２電圧線間の抵抗値は、導通制御ごとに次第に低下するが、そのときの抵抗値の低下幅が、（途中で数回同じ低下幅が続くことがあるとしても）全体としては次第に大きくなる。
各導通制御でスイッチトランジスタに電流が流れると、第１電圧線と第２電圧線間の電圧差が小さくなり、次の導通制御では同じ導通時抵抗の（または、より小さい導通時抵抗の）スイッチトランジスタを最低１つオンさせれば、流れる電流量が前よりも少なくなる。ただし、全体としては抵抗値の低下幅が次第に大きくなるため、当該低下幅が一定の場合に比べると速やかに電流が流れ、結果として、第１電圧線の電圧と第２電圧線の電圧のうち、ハイレベルの電圧がローレベルの電圧に速やかに近づく。
【００１７】
また、本発明では、これと同じように速やかな電圧イコライズを行うために、時間間隔が前回より短くなる回を少なくとも１回含む複数回の制御によって、複数のスイッチトランジスタを非導通状態から導通状態へと導通制御する。
例えば、第１電圧線と第２電圧線間の電圧差が大きい制御初期ほど、スイッチトランジスタをオンさせる導通制御から次の導通制御までの時間を相対的に長くする。つまり、時間間隔が全体として次第に短くなる複数回に分けて、複数のスイッチトランジスタを非導通状態から導通状態へと導通制御する。
本発明の他の形態では、上記規則に代えて、時間間隔が前回より短くなる回を少なくとも１回含み、前記前回より短くなる回以外の回については前回と同じ時間間隔とする複数回の制御によって、前記複数のスイッチトランジスタを非導通状態から導通状態へと導通制御する。
【００１８】
いずれの形態でも、第１電圧線と第２電圧線間の電圧差が高い制御初期では、複数のスイッチトランジスタの一部を導通制御するため、第１電圧線と第２電圧線間の抵抗値が急激に下がることがなく、そのため第１電圧線に流れる最大電流量が少なく、その結果、第１電圧線の電圧変動ピークが抑制される。しかも本発明では、同じ導通時抵抗のスイッチを同じ時間間隔で順次オンしていく制御に比べると、上記した速やかな電圧イコライズによって、導通制御を開始してから完了するまでの時間が短縮される。
【発明の効果】
【００１９】
本発明によれば、第１電圧線と第２電圧線間に並列接続されている複数のスイッチトラジスタに対して行う、トランジスタの導通時間を全体として次第に短くする制御によって、第１電圧線の電圧変動ピーク（電源ノイズ）を抑制しながら、導通制御の開始から終了までの時間を短縮できるという利益が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図面を参照して説明する。
【００２１】
《全体構成例１》
図１に、本発明の実施形態に関わる半導体集積回路の全体構成例１を示す。
図１において、半導体集積回路が形成される矩形半導体チップの４つの辺に沿って、それぞれ複数の入出力用セル４０が列をなして配列されている。これらの入出力用セル４０に囲まれたチップエリアに、「第１電圧線」として、実ＶＤＤ線２Ｄと実ＶＳＳ線２Ｓが対をなして配置されている。より詳細には、当該回路ブロック配置領域のロウ（行）方向とカラム（列）方向にそれぞれ実電源線対（２Ｄ,２Ｓ）が平行配置され、これにより格子状電源線配置となっている。また、実電源線対（２Ｄ,２Ｓ）は、その格子状部分の周囲を外枠状部分により囲み、外枠状部分から多くの給電点を格子状部分に与えている。
これら実電源線対（２Ｄ,２Ｓ）は、そのロウ方向の各ラインとカラム方向の各ラインが、多層配線構造における異なる階層のメタル層から形成され、そのため実ＶＤＤ線２Ｄと実ＶＳＳ線２Ｓは、電気的に絶縁分離して交差可能である。
【００２２】
実電源線対の格子状部分と外枠状部分によりチップエリアが区分けされている。その比較的大きな区分けされたエリアに、ＭＴＣＭＯＳ技術が非適用の回路ブロック（以下、非適用回路ブロックという）３０が配置されている。また、大小様々の区分けエリアに、多数のＭＴＣＭＯＳ技術が適用された回路ブロック（以下、ＭＴＣＭＯＳ回路ブロックという）が配置されている。ここで非適用回路ブロック３０以外のブロックはＭＴＣＭＯＳ回路ブロックであり、図では、そのうちの１つを符号“１”で示している。
なお、図ではＭＴＣＭＯＳ回路ブロック１等は全て実電源線対（２Ｄ,２Ｓ）に接続されている。一方、非適用回路ブロック３０に対しては実電源線対（２Ｄ,２Ｓ）が非接続のように見えるが、実際には非適用回路ブロック３０に対し実電源線対（２Ｄ,２Ｓ）が接続されている。
【００２３】
ＭＴＣＭＯＳ回路ブロック１は、複数のスイッチトランジスタを含む。スイッチトランジスタは、ＭＴＣＭＯＳ回路ブロック１の機能を実現する回路セルを配置して空いた領域に配置してもよいし、セルとして配置してもよい。セルとしてスイッチトランジスタを配置する場合、さらに、論理回路とスイッチトランジスタを含む回路セル、あるいは、スイッチトランジスタのみ含む回路セルによってスイッチトランジスタ配置が実現されてよい。
【００２４】
図２（Ａ）と図２（Ｂ）に、スイッチトランジスタのセル内配置例を示す。
図２（Ａ）の例では、能動素子としてはスイッチトランジスタＳＷＴのみで回路セル４Ａが構成され、図２（Ｂ）の例では、スイッチトランジスタＳＷＴが論理回路部５とともに同じ回路セル４Ｂに含まれる。
なお、図２では、基準電圧ＶＳＳを遮断制御するスイッチトランジスタＳＷＴとしてＮＭＯＳトランジスタを示す。この場合、基準電圧ＶＳＳが印加される分岐線２０Ｓ、電源電圧ＶＤＤが印加される分岐線２０Ｄ、および、「第２電圧線」としての仮想ＶＳＳ線３０Ｓのセル内要素が図示のように回路セルに含まれる。
分岐線２０Ｓは「第１電圧線」の一部として実ＶＳＳ線２Ｓ（図１参照）からＭＴＣＭＯＳ回路ブロック１内で分岐した配線である。また、分岐線２０Ｄは実ＶＤＤ線２Ｄ（図１参照）からＭＴＣＭＯＳ回路ブロック１内で分岐した配線である。
一方、仮想ＶＳＳ線３０Ｓは、ＭＴＣＭＯＳ回路ブロック１内固有の、即ちＭＴＣＭＯＳ回路ブロック１の内部にのみ配置されている内部配線であり、「第２電圧線」として、本例では基準電圧ＶＳＳを論理回路部５、その他の回路セルに供給する役割がある。
【００２５】
なお、図２（Ｂ）に示すように、ここでは基準電圧ＶＳＳ側、すなわち、「第１電圧線」としての分岐線２０Ｓと、「第２電圧線」としての仮想ＶＳＳ線３０Ｓとの間にスイッチトランジスタＳＷＴを設ける場合を示している。ただし、これに限らず、電源電圧ＶＤＤ側、すなわち、「第１電圧線」としての分岐線２０Ｄと論理回路部５との間に、論理回路部５に電源電圧ＶＤＤを供給するための「第２電圧線」としての仮想ＶＤＤ線（不図示）を設け、この仮想ＶＤＤ線と分岐線２０Ｄとの間に、ＰＭＯＳトランジスタからなるスイッチトランジスタを設けてよい。あるいは、基準電圧ＶＳＳ側と電源電圧ＶＤＤ側の双方にスイッチトランジスタを設けてよい。
以下の説明では、簡略化のため、基準電圧ＶＳＳ側にスイッチトランジスタＳＷＴを設ける場合を前提とする。
【００２６】
図２（Ａ）と図２（Ｂ）に示すように、スイッチトランジスタＳＷＴが分岐線２０Ｓと仮想ＶＳＳ線３０Ｓ間に接続され、論理回路部５が分岐線２０Ｄと仮想ＶＳＳ線３０Ｓ間に接続される。
なお、セル内要素をセル配置によりつなぐだけでこれらの配線を形成する必要は必ずしもなく、上層配線でセル間接続をしてよい。
【００２７】
スイッチトランジスタＳＷＴは、上層の制御線ＣＬに接続されている。
制御線ＣＬは、例えば、ＭＴＣＭＯＳ回路ブロック１内におけるスイッチトランジスタＳＷＴの数だけ設けられる、あるいは、所定数のスイッチトランジスタＳＷＴごとに設けられる。
制御線ＣＬは、図１に示す非適用回路ブロック３０内に設けられている、「スイッチ導通制御部」としてのスイッチ制御部３１に接続されている。スイッチ制御部３１は、制御線ＣＬを介してスイッチトランジスタＳＷＴのオン（導通）とオフ（非導通）を制御する。スイッチ制御部３１は非適用回路ブロック３０内に設けられるため、当該半導体集積回路の起動後は常に、電源電圧ＶＤＤと基準電圧ＶＳＳの電圧供給を受けて動作する。
【００２８】
図３に、図２（Ａ）に示す回路セル４Ａの配置例を示す。
図３に示す配置例では、図２（Ａ）に示す回路セル４Ａを、カラム（列）方向に複数個、ここでは７個並べて配置している。回路セル４Ａの配置領域を、図３では「スイッチ配置領域１Ａ」により示す。
図３では、論理回路部５、分岐線２０Ｓ、分岐線２０Ｄおよび仮想ＶＳＳ線３０Ｓを有する回路セル４Ｃ、即ち図２（Ｂ）の回路セル４ＢからスイッチトランジスタＳＷＴと制御線ＣＬを省略した回路セルが、ロウ（行）方向に並べられて各セルラインが構成されている。図３では、７本のセルラインが例示されている。
ロウ（行）方向と直交するカラム（列）方向で隣接する２本のセルラインが、分岐線２０Ｓと分岐線２０Ｄをそれぞれ共有している。
一方、スイッチ配置領域１Ａにおいて、回路セル４Ａの多層配線構造の上層には、最大７本の制御線ＣＬ１〜ＣＬｎと、図１の実ＶＤＤ線２Ｄおよび実ＶＳＳ線２Ｓが、多層配線構造を上手に利用して配置される。
【００２９】
なお、スイッチトランジスタＳＷＴの配置は図３のようにカラム方向に限らず、ロウ方向に並べてよい。この場合、例えば、図２（Ａ）または図２（Ｂ）の回路セル４Ａまたは４Ｂをロウ方向に並べることにより、同時に、スイッチトランジスタ配置が完成する。その後、各スイッチトランジスタＳＷＴのゲートに接続する複数の制御線ＣＬをロウ方向またはカラム方向に配置してよい。
【００３０】
《全体構成例２》
図４に、本発明の実施形態に関わる半導体集積回路の全体構成例２を示す。
図４において、半導体集積回路が形成される矩形半導体チップの４つの辺に沿って、それぞれ複数の入出力用セル４０が列をなして配列されている。図４では図示を省略しているが、これらの入出力用セル４０に囲まれたチップエリアに、「第１電圧線」としての実ＶＤＤ線２Ｄと実ＶＳＳ線２Ｓが対をなして配置されている。より詳細には、当該回路ブロック配置領域のロウ（行）方向とカラム（列）方向にそれぞれ実電源線対（２Ｄ,２Ｓ）が平行配置され、これにより格子状電源線配置となっている。
【００３１】
図４に示す回路配置のためのチップエリアに、いくつかの回路ブロックが配置されている。図４に示す例では、「通電領域」と称される、半導体集積回路のベーシックなＣＰＵ、レジスタ、メモリ、電源回路などを含む回路ブロック３２がチップエリアに配置されている。回路ブロック３２は、図１における非適用回路ブロック３０に対応し、当該半導体集積回路が起動後は常時、電源電圧ＶＤＤと基準電圧ＶＳＳの供給を受けて動作する。
【００３２】
回路配置のためのチップエリアには、さらに、「マクロ」と称される当該半導体集積回路に特有な論理回路の機能を有する回路ブロックが多数配置されている。
この回路ブロックは、回路ブロック３２と同様に、当該半導体集積回路が起動後は常時、電源電圧ＶＤＤと基準電圧ＶＳＳの供給を受けて動作する「通電マクロ」と称されるＭＴＣＭＯＳ技術が非適用の非適用回路ブロック３３と、「電源遮断マクロ」と称されるＭＴＣＭＯＳ回路ブロック１と、に大別できる。
【００３３】
図５に、本例におけるＭＴＣＭＯＳ回路ブロック１の実電源線対（２Ｄ,２Ｓ）とスイッチの配置を示す。
図５に示すＭＴＣＭＯＳ回路ブロック１において、符号１Ｂは機能回路セルの配置領域（以下、セル配置領域）を示す。セル配置領域１Ｂには、例えば、図２（Ｂ）の回路セル４ＢからスイッチトランジスタＳＷＴと制御線ＣＬを省略したような回路セルが、ロウ（行）方向とカラム（列）方向に多数並べられている。
これらの回路セルの電圧供給は、例えば図３と同様な分岐構造の配線により行われる。
図５では、分岐構造の幹配線のみ示す。具体的には、実電源線対（２Ｄ,２Ｓ）と仮想ＶＳＳ線２０の幹配線を、図５ではセル配置領域１Ｂ内を格子状に配置された斜線の配線（以下、幹配線群２Ｔと表記する）により示す。
【００３４】
幹配線群２Ｔは、セル配置領域１Ｂの外側に延び、他の通電マクロ（非適用回路ブロック３３）等に電源供給のために接続される（図４参照）。
各幹配線群２Ｔの、セル配置領域１Ｂの外側２箇所には、スイッチブロック２が設けられている。この対でスイッチブロック２が設けられることは、ロウ方向の幹配線群２Ｔ、カラム方向の幹配線群２Ｔで同様である。
【００３５】
スイッチブロック２内には、図５に拡大して示すように、仮想ＶＳＳ線２０Ｔ、実ＶＳＳ線２Ｓおよび実ＶＤＤ線２Ｄが引き込まれている。そのうち実ＶＳＳ線２Ｓと実ＶＤＤ線２Ｄは、スイッチブロック２の更に外側に延び、他の通電マクロ（非適用回路ブロック３３）等に電源供給のために接続される（図４参照）。
スイッチブロック２は、仮想ＶＳＳ線２０Ｔと実ＶＳＳ線２Ｓ間に並列接続されたｎ個のスイッチトランジスタＳＷＴ１〜ＳＷＴｎを有する。
ここでスイッチトランジスタＳＷＴ１〜ＳＷＴｎの各ゲートが、それぞれ対応する制御線ＣＬ１〜ＣＬｎの１本に接続されている。なお、後述する制御法によっては、複数のスイッチトランジスタのゲートが１本の制御線に接続されることもある。
【００３６】
制御線ＣＬ１〜ＣＬｎで構成される制御線ＣＬが、回路ブロック３２（図４参照）内のスイッチ制御部３１に接続されている。
【００３７】
《スイッチ制御の基本概念１》
図６（Ａ）および図６（Ｂ）は、スイッチ制御の基本概念１の説明図である。
図６（Ａ）に示すように、本概念に関わる複数のスイッチトランジスタ（図２に示すスイッチトランジスタＳＷＴ、図５に示すスイッチトランジスタＳＷＴ１〜ＳＷＴｎ等に対応）は、異なる導通時抵抗を持つ複数のトランジスタを含む。ここで図６（Ａ）には３種類のトランジスタ、即ち、最も導通時抵抗が高い高抵抗スイッチトランジスタＳＷＴ（ＨＲ）、次に導通時抵抗が高い中抵抗スイッチトランジスタＳＷＴ（ＭＲ）、および、最も導通時抵抗が低い低抵抗スイッチトランジスタＳＷＴ（ＬＲ）が例示されている。ただし、本発明においてスイッチトランジスタの種類は最低２種類でよく、４種類以上でもよい。また、全体のトランジスタ数も２以上であれば、幾つでもよい。スイッチトランジスタの種類（導通時抵抗の種類）とトランジスタ数は一致してもよいが、導通時抵抗の種類は、トランジスタ数より少なく、幾つかの連続するトランジスタが同じ導通時抵抗を有してもよい。
【００３８】
図６（Ａ）においては、高抵抗スイッチトランジスタＳＷＴ（ＨＲ）、中抵抗スイッチトランジスタＳＷＴ（ＭＲ）および低抵抗スイッチトランジスタＳＷＴ（ＬＲ）の各ソースが、共通の実ＶＳＳ線２Ｓまたはその分岐線２０Ｓに接続され、各ドレインが共通の仮想ＶＳＳ線（図５の仮想ＶＳＳ線２０Ｔまたは図３の仮想ＶＳＳ線３０Ｓ）に接続されている。また、各ゲートが制御線ＣＬを介してスイッチ制御部３１に接続されている。
【００３９】
「第１電圧線」である実ＶＳＳ線の分岐線２０Ｓと、「第２電圧線」である仮想ＶＳＳ線３０Ｓとの電位差、あるいは、「第１電圧線」である実ＶＳＳ線２Ｓと、「第２電圧線」である仮想ＶＳＳ線２０Ｔとの電圧差を一定として、ある時間から、高抵抗スイッチトランジスタＳＷＴ（ＨＲ）、中抵抗スイッチトランジスタＳＷＴ（ＭＲ）、低抵抗スイッチトランジスタＳＷＴ（ＬＲ）を単独でオンさせたとする。この３回のスイッチオンにより、それぞれ出現する、仮想ＶＳＳ線３０Ｓまたは２０Ｔの電位Ｖ（３０Ｓ,２０Ｔ）の変化を図６（Ｂ）に重ねて示す。この電位を、以下、仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ）と表記する。
図６（Ｂ）に示すように、導通時抵抗が高いほど仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ）が小さく、電源ノイズの抑制効果があるが、電荷排出は、導通時抵抗が高いほど時間がかかる。
【００４０】
当該基本概念は、第１および第２電圧線間の電圧差が大きいときは高抵抗スイッチトランジスタを用い、第１および第２電圧線間の電圧差が小さくなったときは、より低抵抗なスイッチトランジスタを用いて、複数回のスイッチ導通制御により、第１および第２電圧線間の電圧イコライズを行うものである。
具体的には、スイッチ制御部３１は、「各スイッチトランジスタは、当該スイッチトランジスタより導通時抵抗が高いスイッチトランジスタが全て導通した後に導通させる」という規則を守りながら、複数のスイッチトランジスタを複数回に分けて、非導通状態から導通状態へと導通制御する、という特徴を有する。
【００４１】
ここで上記規則は、異なる導通時抵抗のスイッチトランジスタ間の導通制御について述べたものであり、同じ導通時抵抗のスイッチトランジスタ間の導通制御を規定したものではない。よって、連続した２回以上の導通制御において、続けて同じ導通時抵抗のスイッチトランジスタが導通されることは許容される。
例えば１つずつスイッチトランジスタを導通制御する場合に、２以上の同じ導通時抵抗のスイッチトランジスタを有する場合は、高い導通時抵抗のスイッチトランジスタのグループ内で、任意の順番でスイッチトランジスタが順次オンされ、つぎに他のグループに属する、より低い導通時抵抗のスイッチトランジスタをオンするときに上記規則に従って、より高い導通時抵抗のスイッチトランジスタが全てオンしたことを条件に当該低い導通時抵抗のスイッチトランジスタがオンされる。このような制御の具体例は後述する。
【００４２】
第１電圧線と第２電圧線との間の抵抗値、即ち、実ＶＳＳ線と仮想ＶＳＳ線２０Ｔとの間に抵抗値、あるいは、分岐線２０Ｓと仮想ＶＳＳ線３０Ｓとの間の抵抗値は、導通制御ごとに次第に低下するが、そのときの抵抗値の低下幅が、途中で数回同じ低下幅が続くことがあるとしても、全体としては次第に大きくなる。
各導通制御でスイッチトランジスタに電流が流れると、第１電圧線と第２電圧線間の電圧差が小さくなり、次の導通制御では同じ導通時抵抗の（または、より小さい導通時抵抗の）スイッチトランジスタを最低１つオンさせれば、流れる電流量が前よりも少なくなる。ただし、全体としては抵抗値の低下幅が次第に大きくなるため、当該低下幅が一定の場合に比べると速やかに電流が流れ、結果として、第１電圧線の電圧と第２電圧線の電圧のうち、ハイレベルの電圧がローレベルの電圧に速やかに近づく。このことは、図６（Ｂ）に示すように、より低抵抗なスイッチトランジスタを用いると放電が速やかであることから明らかである。
【００４３】
図６（Ａ）に示す高抵抗スイッチトランジスタＳＷＴ（ＨＲ）、中抵抗スイッチトランジスタＳＷＴ（ＭＲ）、低抵抗スイッチトランジスタＳＷＴ（ＬＲ）のそれぞれを、単一のトランジスタから構成してもよいし、あるいは、複数の単位トランジスタの集合とみなしてもよい。各スイッチトランジスタが複数の単位トランジスタから構成されている場合、あるスイッチトランジスタを構成する複数の単位トランジスタは同時制御されるため、これらの複数の単位トランジスタを概念としては１つのトランジスタとみなすことができる。
単位トランジスタの導通時抵抗を同じとする場合、各スイッチトランジスタについて「高抵抗」「中抵抗」「低抵抗」等を決めるのは、単位トランジスタ数であり、より低抵抗にしたいほど、同時に制御する系統内の単位トランジスタ数を多くするとよい。ただし、この場合も前述した規則に従うため、連続した異なる系統間で単位トランジスタ数が同じとなることは許される。
このような複数の単位トランジスタから図６（Ａ）に示す各トランジスタを構成する例の詳細は後述する。
【００４４】
《スイッチ制御の基本概念２》
図７（Ａ）および図７（Ｂ）は、スイッチ制御の基本概念２の説明図である。
図７（Ａ）に示すように、本概念に関わる複数のスイッチトランジスタ（図２に示すスイッチトランジスタＳＷＴ、図５に示すスイッチトランジスタＳＷＴ１〜ＳＷＴｎ等に対応）は、同じ導通時抵抗を持つが、順次オンする時間間隔が全体として短くなるように導通制御される。ここで「全体として短くなる」とは、続けて同じ時間間隔をおいてオンするトランジスタが複数あってもよいが、少なくとも、最初と次にオンするトランジスタのオン時間間隔よりも、最後とその１つ前にオンするトランジスタのオン時間間隔が短いことを意味する。別の言い方をすると、基本概念２におけるスイッチ制御は、時間間隔が前回より短くなる回を少なくとも１回含む複数回の制御によって、複数のスイッチトランジスタが導通制御されるという特徴を有する。
なお、図７（Ａ）は３つのスイッチトランジスタＳＷＴ１〜ＳＷＴ３しか示さないが、スイッチトランジスタ数は２以上なら、これに限定されない。
【００４５】
図７（Ｂ）に、仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ）の時間変化例を示す。図７（Ｂ）では、実線によってスイッチトランジスタ数が３の場合を示し、波線によってスイッチトランジスタ数が４の場合を示す。
スイッチトランジスタ数が３の場合、スイッチトランジスタＳＷ１をオンしてからスイッチトランジスタＳＷＴ２をオンするまでの時間間隔Ｔ１２に比べ、スイッチトランジスタＳＷＴ２をオンしてからスイッチトランジスタＳＷＴ３をオンするまでの時間間隔Ｔ２３が短くなっている。
スイッチトランジスタ数が４の場合、３の場合と同様、順次、時間間隔を短くしてもよいが、図示のように、時間間隔Ｔ１２とＴ２３を同じとし、次の時間間隔、即ちスイッチトランジスタＳＷＴ３をオンしてからスイッチトランジスタＳＷＴ４をオンするまでの時間間隔Ｔ３４を、時間間隔Ｔ１２（＝Ｔ２３）より短くしてもよい。
【００４６】
この基本概念２によれば、第１電圧線（実ＶＳＳ線２Ｓまたはその分岐線２０Ｓ）と、第２電圧線（仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ））との間の電圧差が大きい制御初期では、導通制御を開始してから電位差が安定するまで時間を要するため、この制御初期では導通制御の時間間隔を相対的に長くしている。一方、スイッチトランジスタを一旦オンした後、さらに次のスイッチトランジスタをオンすると、全体としては導通時抵抗が小さくなるため、電位安定は相対的に速やかである。
本概念では、この点に着目して、時間間隔が前回より短くなる回を少なくとも１回含む複数回の制御によって複数のスイッチトランジスタをオンする導通制御を行い、これによって、電位安定を確保しながら、全体の制御時間を短くすることができる。
ただし、本実施形態では、時間間隔が前回より短くなる回を少なくとも１回含む複数回のスイッチ導通制御であればよく、各回のスイッチオン時に電位安定を待つことは要件ではない。電位安定を待つことを前提とすると、スイッチオン時の電位が見積もりやすく、複数回のスイッチ導通制御の設計が行いやすいため望ましいが、これに限定されるという訳ではない。
【００４７】
以上の基本概念１と２によれば、第１電圧線と第２電圧線間の電圧差が高い制御初期では、複数のスイッチトランジスタの一部を導通制御するため、第１電圧線と第２電圧線間の抵抗値が急激に下がることがなく、そのため第１電圧線に流れる最大電流量が少なく、その結果、第１電圧線の電圧変動ピークが抑制される。しかも、同じ導通時抵抗のスイッチを同じ時間間隔で順次オンしていく制御に比べると、上記した速やかな電圧イコライズによって、導通制御を開始してから完了するまでの時間が短縮される。
【００４８】
上述した基本概念１と２は、個別に適用してもよく、または、重複適用も可能である。
【００４９】
《スイッチ制御例》
つぎに、基本概念１と２を重複適用した場合を例として、より具体的な制御例を、図面を用いて説明する。
図８に、スイッチ制御例の説明図を示す。
図解したスイッチ制御例では、同時に導通制御がされる単数または複数のスイッチトランジスタ群を「系統」と表記する。ここで高抵抗スイッチトランジスタＳＷＴ（ＨＲ）を、図６（Ａ）と同様に、トランジスタの回路記号のチャネル部分を「黒塗り」で示すことにより表示する。中抵抗スイッチトランジスタＳＷＴ（ＭＲ）を、トランジスタの回路記号のチャネル部分を「網掛け」で示すことにより表示する。低抵抗スイッチトランジスタＳＷＴ（ＬＲ）を、トランジスタの回路記号のチャネル部分に「黒塗りや網掛けがない」ことで表示する。
【００５０】
図８では、第１〜第ｍ系統までが高抵抗スイッチトランジスタＳＷＴ（ＨＲ）で形成され、第ｍ＋１系統が中抵抗スイッチトランジスタＳＷＴ（ＭＲ）で形成され、第ｍ＋２〜第ｎ系統までが低抵抗スイッチトランジスタＳＷＴ（ＬＲ）で形成されている。なお、これとは逆に、中抵抗スイッチトランジスタＳＷＴ（ＭＲ）で形成される系統を複数、高抵抗スイッチトランジスタＳＷＴ（ＨＲ）や低抵抗スイッチトランジスタＳＷＴ（ＬＲ）で形成される系統を単数とするなど、導通時抵抗の種類と系統数の関係は任意である。
【００５１】
系統番号が１から始まって、その数が大きくなればなるほど時間的に後で導通制御される。スイッチ制御部３１は、このように系統ごとに順次、制御線ＣＬを活性化していくシーケンスを回路的にあるいはソフトウエアとして実行可能に構成されている。
【００５２】
ここで導通時抵抗の相違は、チャネル濃度を変える手法によっても実現できるが、ここでは、ゲート幅を変えることにより導通時抵抗に違いを出している。
導通時抵抗が小さいほどゲート幅が大きくなる。セル設計方式では、基本単位となる短ゲート幅の単位トランジスタを並列接続させる数で、実効的なセルゲート幅を変える方式が望ましい。
この方式が採用される場合、例えば高抵抗スイッチトランジスタＳＷＴ（ＨＲ）といっても１種類の導通時抵抗とは限らず、単位トランジスタ数に応じて、さらに細かく導通時抵抗の制御が可能である。もちろん、高抵抗スイッチトランジスタＳＷＴ（ＨＲ）、中抵抗スイッチトランジスタＳＷＴ（ＭＲ）、低抵抗スイッチトランジスタＳＷＴ（ＬＲ）の各々に１種類の導通時抵抗を割り当てることは可能である。
【００５３】
図８では、各系統が複数の単位トランジスタから形成されているか、１つのトランジスタ構成であるかは別にして、第１〜第ｎ系統のトランジスタは、全体としては、系統番号が大きくなればなるほど導通時抵抗の低下幅が大きくなるように構成されている。ただし、同じ導通時抵抗を持つ系統のグループ内では、数回続けて同じ低下幅が続くことは許容される。
以上の構成により、各系統のトランジスタのソースとドレイン間に同じ電圧が同じ時間だけ印加された時の電圧降下量は、全体としては、系統番号が大きいほど大きくなる。
【００５４】
図９（Ａ）と図９（Ｂ）に、スイッチ制御部３１による導通制御時の時間と仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ）との関係を模式的なグラフにより示す。図９（Ａ）は系統の活性化タイミングを示すグラフであり、図９（Ｂ）は、同じグラフを導通制御の時間間隔の大きさに着目して示すものである。
【００５５】
スイッチ制御部３１は、制御対象のＭＴＣＭＯＳ回路ブロック１（図１〜図５参照）を電源遮断状態から電源を復帰させる初期状態で、図９（Ａ）および図９（Ｂ）に示すようなスイッチ制御を行う。
具体的には、ＣＰＵ等から復帰指令を受けると、まず、高抵抗スイッチトランジスタＳＷＴ（ＨＲ）をオンしたほうが電源ノイズを効率的に抑制することが出来るため、第１系統に接続されている制御線ＣＬを活性化して第１系統のスイッチトランジスタ群を一斉にオンさせる。
【００５６】
この最初の導通制御より前の状態では、電源遮断状態が長いと、図９（Ａ）および図９（Ｂ）に示すように、仮想ＶＳＳ線３０Ｓまたは２０Ｔは、構成トランジスタの閾値電圧が小さくリーク電流が大きい回路セルを通して充電されるため、その仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ）が電源電圧ＶＤＤに近い値まで上昇している。
この状態で、最初の導通制御（「第１系統」と表記した矢印のタイミングで開始）を行うと、仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ）が低下する。このときの低下幅は、スイッチトランジスタのソースとドレイン間電圧が大きいため最も大きいが、このとき導通時抵抗が比較的高いため、その急速な低下は抑圧されている。よって電源ノイズも有効に抑圧される。仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ）は、高い導通時抵抗で決まる、ある一定値に時間経過とともに収束する。
【００５７】
仮想ＶＳＳ線電位Ｖ（３０Ｓ,２０Ｔ）が一定電位に落ち着いてきたら、今度は、同じ導通時抵抗の（または、やや導通時抵抗が小さい）第２系統を活性化する。第２系統の活性化（導通制御開始）タイミングは、図９（Ａ）の「第２系統」と表記した矢印により示す。第２系統の導通制御では、最初の第１系統の導通制御開始時と比べると、制御直前のスイッチトランジスタのソースとドレイン間電圧が低下しているため、導通時抵抗をやや小さくしても、電圧降下量は第１系統の導通制御時より小さく抑えられる。よって、このときの電源ノイズも有効に抑圧される。
以下、同様にして高抵抗スイッチトランジスタＳＷＴ（ＨＲ）から形成されている第３〜第ｍ系統を導通制御する。
【００５８】
つぎに、第ｍ＋１系統では、中抵抗スイッチトランジスタＳＷＴ（ＭＲ）に接続された制御線ＣＬを活性化する。第ｍ＋１系統の活性化（導通制御開始）タイミングは、図９（Ａ）の「第ｍ＋１系統」と表記した矢印により示す。
続いて、第ｍ＋２系統では、低抵抗スイッチトランジスタＳＷＴ（ＬＲ）に接続された制御線ＣＬを活性化する。第ｍ＋２系統の活性化（導通制御開始）タイミングは、図９（Ａ）の「第ｍ＋２系統」と表記した矢印により示す。
その後、最後の第ｎ系統の導通制御まで、同様に制御線ＣＬの活性化を順次繰り返す。
【００５９】
図９（Ａ）に示すように、このような複数回に分けた一連の導通制御では、電圧降下量が次第に低下する制御の実現が可能であり、よって、最初の第１系統導通制御時を超える電源ノイズが、第２系統以後に出現することはない。第１系統導通制御時の電源ノイズのピークは、ある基準を超えないように、高抵抗スイッチトランジスタＳＷＴ（ＨＲ）の導通時抵抗が決められている。よって、他の回路ブロックや同じ回路ブロック内のＭＴＣＭＯＳ非適用回路セルに対し、実ＶＳＳ線２Ｓを通して遅延性の影響を与えるような電源ノイズの発生が有効に防止されている。
【００６０】
仮に、各系統の導通制御開始からから次の系統の導通制御開始までの時間間隔が、一連の導通制御で同じとする。この場合でも、本実施形態では、全体として、導通時抵抗が高いほうから低い方に順番で用いられるようにスイッチトランジスタが選択されて順次オンするため、初期の電源ノイズピークを抑えるために高い導通時抵抗のみしか用いない場合と比べると、制御開始から制御終了までの一例の導通制御に費やす時間が短縮できる。
【００６１】
さらに時間短縮のために、図９（Ｂ）に示すように、導通制御開始の時間間隔が全体として順次、短くなるように制御されている。
具体的には、系統間の導通制御開始の時間間隔をＴ１≧Ｔ２≧…≧Ｔｍ≧Ｔｍ＋１≧Ｔｍ＋２≧…≧Ｔｎ−１と、途中の幾つかの時間間隔では同じとなることを供しながら全体としては、時間が進むにつれて短くしてゆく。ただし、上記不等式で不等号「≧」の全てで「＝」が成り立つことはない。
これにより、時間間隔を一定とする場合と比較すると、さらに一例の導通制御全体の所要時間を短くして、その分、電源の復帰を早めることができる。
図９（Ｃ）は、制御線ＣＬの活性化タイミングを波形図により示す。
【００６２】
図１０は、単位トランジスタを、系統番号が大きくなるほど増やすことにより、さらに細かな導通時抵抗を実現した場合の説明図である。
系統数が多いと、制御線ＣＬの数が増えて、その配置スペースが面積増大の主な原因となる場合がある。導通時抵抗の種類を減らすことなく、系統数は減らしたいときは、図示のように、各系統を単位トランジスタで構成し、その数を系統番号が進むにつれて増やす手法が好適に採用できる。
これにより系統ごとのトランジスタ数がばらつき、無駄なスペースが生じるような場合、図５、図６（Ａ）および図７（Ａ）に示すようにスイッチトランジスタＳＷＴを一列に配置しないでマトリックス状に配置するとよい。そして、分岐構造の採用により配線で図１０のような系統別のトランジスタ接続関係を実現するとよい。
【００６３】
以上述べてきた実施形態によれば、第１電圧線（実ＶＳＳ線２Ｓ）と第２電圧線（仮想ＶＳＳ線（３０Ｓまたは２０Ｔ））との間に、並列接続されている複数のスイッチトラジスタに対して行う、導通しているスイッチトランジスタ数を次第に増やす導通制御において、第１電圧線の電圧変動ピーク（電源ノイズ）を抑制しながら、導通制御の開始から終了までの時間を短縮できるという利益が得られる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施形態に関わる半導体集積回路の全体構成例１を示すブロック図である。
【図２】（Ａ）と（Ｂ）は、全体構成例１に関わり、スイッチのセル内配置例を示す図である。
【図３】全体構成例１に関わり、図２（Ａ）に示す回路セルの配置例を示す図である。
【図４】本発明の実施形態に関わる半導体集積回路の全体構成例２を示すブロック図である。
【図５】全体構成例２に関わり、実電源線対とスイッチの配置を示す図である
【図６】（Ａ）と（Ｂ）は、実施形態に関わるスイッチ制御の基本概念１の説明図である。
【図７】（Ａ）と（Ｂ）は、実施形態に関わるスイッチ制御の基本概念２の説明図である。
【図８】実施形態に関わるスイッチ制御例の説明図である。
【図９】（Ａ）と（Ｂ）は、スイッチ制御例の時間と第１電圧線の電位との関係を模式的に示すグラフである。（Ｃ）は、制御線の活性化タイミングを示す波形図である。
【図１０】実施形態に関わるスイッチ制御例の他の説明図である。
【符号の説明】
【００６５】
１…ＭＴＣＭＯＳ回路ブロック、１Ａ…スイッチ配置領域、２Ｄ…実ＶＤＤ線（幹配線）、２Ｓ…実ＶＳＳ線（幹配線）、２Ｔ…幹配線群、５…論理回路部、２０Ｄ,２０Ｓ…分岐線、３０…非適用回路ブロック、３０Ｄ…仮想ＶＤＤ線、３０Ｓ…仮想ＶＳＳ線、３１…スイッチ制御部、３２,３３…ＭＴＣＭＯＳ技術の非適用回路ブロック、ＳＷＴ…スイッチトランジスタ、ＳＷＴ（ＨＲ）…高抵抗スイッチトランジスタ、ＳＷＴ（ＭＲ）…中抵抗スイッチトランジスタ、ＳＷＴ（ＬＲ）…低抵抗スイッチトランジスタ、ＣＬ,ＣＬ１〜ＣＬｎ…制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004535134.tif 000008
【図８】
0004535134.tif 000009
【図９】
0004535134.tif 000010
【図１０】
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