(57)【特許請求の範囲】
【請求項１】
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少なく、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であり、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第１のリファレンスセルの一つのメモリ機能体と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第２のリファレンスセルの一つのメモリ機能体とを参照するようにビット線を選択するデコード部を備え、
上記第１のリファレンスセルで参照されるメモリ機能体はプログラム状態にあり、上記第２のリファレンスセルで参照されるメモリ機能体は消去状態にあり、
上記第１のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第１のリファレンスセルに対して直列接続された第３のリファレンスセルが存在し、
上記第３のリファレンスセルで上記第１のリファレンスセルの側に設けられたメモリ機能体はプログラム状態にあることを特徴とする半導体記憶装置。
【請求項２】
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少なく、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であり、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第１のリファレンスセルの一つのメモリ機能体と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第２のリファレンスセルの一つのメモリ機能体とを参照するようにビット線を選択するデコード部を備え、
上記第１のリファレンスセルで参照されるメモリ機能体はプログラム状態にあり、上記第２のリファレンスセルで参照されるメモリ機能体は消去状態にあり、
上記第２のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第２のリファレンスセルに対して直列接続された第４のリファレンスセルが存在し、
上記第４のリファレンスセルで上記第２のリファレンスセルの側に設けられたメモリ機能体は消去状態にあることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が３以上であり、
上記デコード部は、上記メモリセルアレイで上記直列メモリセル群の両端以外の内部に位置するメモリセルのメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイで上記直列リファレンスセル群の両端以外の内部に位置するリファレンスセルのメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
上記デコード部は、一方の側にＮ個（ただし、Ｎは４以上の自然数である。）以上のメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、一方の側に（Ｎ−１）個だけリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする半導体記憶装置。
【請求項５】
請求項１または２に記載の半導体記憶装置において、
上記デコード部は、上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの上記一方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの上記一方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする半導体記憶装置。
【請求項６】
請求項１または２に記載の半導体記憶装置において、
上記デコード部は、上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする半導体記憶装置。
【請求項７】
請求項１または２に記載の半導体記憶装置において、
上記デコード部は、上記メモリセルアレイで上記メモリセルの一対のメモリ機能体に記憶された情報をそれぞれ読み出すとき、上記リファレンスセルアレイで上記リファレンスセルの一方の側のみのメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする半導体記憶装置。
【請求項８】
請求項１または２に記載の半導体記憶装置において、
上記第１のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体は消去状態にあることを特徴とする半導体記憶装置。
【請求項９】
請求項１または２に記載の半導体記憶装置において、
上記第２のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体はプログラム状態にあることを特徴とする半導体記憶装置。
【請求項１０】
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少なく、
上記メモリセル及び上記リファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第１、第２及び第３の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第１及び第３の絶縁膜に挟まれた第２の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であり、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第１のリファレンスセルの一つの記憶領域と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第２のリファレンスセルの一つの記憶領域とを参照するようにビット線を選択するデコード部を備え、
上記第１のリファレンスセルで参照される記憶領域はプログラム状態にあり、上記第２のリファレンスセルで参照される記憶領域は消去状態にあり、
上記第１のリファレンスセルで上記参照される記憶領域と対をなす他方の記憶領域の側に、この第１のリファレンスセルに対して直列接続された第３のリファレンスセルが存在し、
上記第３のリファレンスセルで上記第１のリファレンスセルの側に設けられた記憶領域はプログラム状態にあることを特徴とする半導体記憶装置。
【請求項１１】
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少なく、
上記メモリセル及び上記リファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第１、第２及び第３の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第１及び第３の絶縁膜に挟まれた第２の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であり、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第１のリファレンスセルの一つの記憶領域と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第２のリファレンスセルの一つの記憶領域とを参照するようにビット線を選択するデコード部を備え、
上記第１のリファレンスセルで参照される記憶領域はプログラム状態にあり、上記第２のリファレンスセルで参照される記憶領域は消去状態にあり、
上記第２のリファレンスセルで上記参照される記憶領域と対をなす他方の記憶領域の側に、この第２のリファレンスセルに対して直列接続された第４のリファレンスセルが存在し、
上記第４のリファレンスセルで上記第２のリファレンスセルの側に設けられた記憶領域は消去状態にあることを特徴とする半導体記憶装置。
【請求項１２】
請求項１、２、１０または１１に記載の半導体記憶装置において、
上記リファレンスセルアレイの代替として用いられる冗長リファレンスセルアレイを備えることを特徴とする半導体記憶装置。
【請求項１３】
請求項１、２、１０または１１に記載の半導体記憶装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、より詳しくは、行列状に配列された複数のメモリセルを備え、仮想接地方式でメモリセルの書き込み、消去および読み出しを行う半導体記憶装置に関する。また、この発明はそのような半導体記憶装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来、この種の半導体記憶装置としては、図１０中に示すように、浮動（フローティング）ゲート電界効果トランジスタからなるメモリセル１３７ｍ１，１３７ｍ２，…が行列状に配列されているメモリセルアレイ１３７ｍａを備え、仮想接地方式で各メモリセルの読み出し、書き込み、消去を行うものが提案されている（例えば、特許文献１（特開平３−１７６８９５号公報）参照。）。このメモリセルアレイ１３７ｍａでは、行方向に並ぶメモリセル１３７ｍ１，１３７ｍ２，…が直列接続されている。互いに隣り合うメモリセルの共通に形成されたソース及びドレイン領域がそれぞれ、列方向に延びるビット線１３９ｍ１，１３９ｍ２，…と接続されている。行方向に並ぶメモリセルのゲートは、行毎に、行方向に延びるワード線１３８ｍ１，１３８ｍ２，…に共通に接続されている。このようにした場合、メモリセルの列毎に電気的に独立したビット線を有する場合と比較して、ビット線の本数を大幅に削減することができ、大幅な面積削減が可能となる。
【特許文献１】特開平３−１７６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述のメモリセルアレイ１３７ｍａでは、行方向に並ぶメモリセル１３７ｍ１，１３７ｍ２，…が直列接続され、かつワード線（この例では１３８ｍ２）が共通であることから、或るメモリセル（例えば１３７ｍ３）の読み出しや書き換えを行う際、それに直列接続されたメモリセルへのまわりこみ電流の影響を無視することができず、これが動作速度の低下や消費電力の増大を招く。例えば、上記半導体記憶装置を電子機器に組み込んだ場合、電子機器の性能そのものに大きな影響を与える。特に、読み出し動作は、一般的に言って書き換え動作と比較して動作回数も多い。このため、読み出し時におけるまわりこみ電流の影響を極力排除し、読み出し速度の向上を図ることが重要である。
【０００４】
この対策として、リファレンスセルアレイ１４０をメモリセルアレイ１３７ｍａと同じ構成にして、まわりこみ電流の影響を相殺した読み出し電流を得ることが考えられる。すなわち、図１０中に示すように、メモリセルアレイ１３７ｍａのビット線１３９ｍ１，１３９ｍ２，…を、それぞれビット線選択トランジスタ１３６ｍ１，１３６ｍ２，…を介し、さらにメモリブロックを選択するためのブロックを選択するためのブロック選択トランジスタ１３５ｍを介してセンスアンプ１３２の一方の入力１３３ｍに接続する。センスアンプ１３２の他方の入力１３３ｒには、リファレンスセルアレイ１４０の図示しないメモリセル（これを「リファレンスセル」と呼ぶ。）を接続する。１３４ｍは、読み出し動作前に各部をプリチャージするためのトランジスタである。
【０００５】
しかしながら、リファレンスセルアレイ１４０をメモリセルアレイ１３７ｍａと同じ構成とした場合、リファレンスセルアレイ１４０の面積が大きくなって、半導体記憶装置全体の面積が大きくなるという問題が生ずる。
【０００６】
そこで、この発明の課題は、読み出し時におけるまわりこみ電流の影響を排除できるとともに、リファレンスセルアレイの面積を削減することで全体の面積を削減できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少なく、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であり、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第１のリファレンスセルの一つのメモリ機能体と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第２のリファレンスセルの一つのメモリ機能体とを参照するようにビット線を選択するデコード部を備え、
上記第１のリファレンスセルで参照されるメモリ機能体はプログラム状態にあり、上記第２のリファレンスセルで参照されるメモリ機能体は消去状態にあり、
上記第１のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第１のリファレンスセルに対して直列接続された第３のリファレンスセルが存在し、
上記第３のリファレンスセルで上記第１のリファレンスセルの側に設けられたメモリ機能体はプログラム状態にあることを特徴とする。
【０００８】
ここで「実質的に一方向」とは、全体として一方向に並んでいれば良く、例えば蛇行して並んでいる場合も含む意味である。
【０００９】
また、「プログラム状態」とは情報が書き込まれた状態を意味し、「消去状態」とは情報が消去された状態を意味する。例えば「プログラム状態」は論理０、「消去状態」は論理１にそれぞれ対応し得る。
【００１０】
この発明の半導体記憶装置では、上記センス増幅器が、上記メモリセルアレイのメモリセルに記憶された情報を、上記リファレンスセルアレイのリファレンスセルを参照して増幅する。したがって、読み出し時におけるまわりこみ電流の影響を排除できる。しかも、この半導体記憶装置では、上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少ない。したがって、リファレンスセルアレイの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【００１１】
また、この半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって各メモリ機能体の情報の書き込み、消去および読み出しを行うことができる。したがって、１つのメモリセル当たり２ビットの記憶および読み出しが可能となる。また、上記メモリセル及びリファレンスセルは、代表的な不揮発性メモリであるＥＰＲＯＭやフラッシュメモリのものと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一の半導体基板上に容易に混載することができる。
【００１２】
また、この半導体記憶装置では、各リファレンスセルのメモリ機能体が、メモリセルのメモリ機能体が取り得る記憶状態と同じ記憶状態（プログラム状態または消去状態）を有している。このため、リファレンスセルの温度や電圧の変動に対する変化や経年劣化などがメモリセルのものと同傾向となる。したがって、より高精度な読み出し動作が可能となる。
【００１３】
リファレンスセルのメモリ機能体がプログラム状態にある場合では、まわりこみ電流による電流低下が最も少ない状態を再現し、メモリ機能体が消去状態にある場合では、まわりこみ電流による電流低下が最も大きい状態（ワーストケース）を再現する。また、一般的に、読み出し速度は、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のメモリセルの読み出し電流のワーストケースとの差によって決まる。したがって、この半導体記憶装置のように、リファレンスセルアレイで、記憶状態だけでなく、まわりこみ電流についても、メモリセルのワーストケースを再現していることにより、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のワーストケースの状態におけるメモリセルの読み出し電流との差をより大きくすることが可能となる。したがって、より高精度な読み出し動作を行うことができる。
【００１４】
別の局面では、この発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少なく、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であり、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第１のリファレンスセルの一つのメモリ機能体と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第２のリファレンスセルの一つのメモリ機能体とを参照するようにビット線を選択するデコード部を備え、
上記第１のリファレンスセルで参照されるメモリ機能体はプログラム状態にあり、上記第２のリファレンスセルで参照されるメモリ機能体は消去状態にあり、
上記第２のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第２のリファレンスセルに対して直列接続された第４のリファレンスセルが存在し、
上記第４のリファレンスセルで上記第２のリファレンスセルの側に設けられたメモリ機能体は消去状態にあることを特徴とする。
【００１５】
この発明の半導体記憶装置では、上記センス増幅器が、上記メモリセルアレイのメモリセルに記憶された情報を、上記リファレンスセルアレイのリファレンスセルを参照して増幅する。したがって、読み出し時におけるまわりこみ電流の影響を排除できる。しかも、この半導体記憶装置では、上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少ない。したがって、リファレンスセルアレイの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【００１６】
また、この半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって各メモリ機能体の情報の書き込み、消去および読み出しを行うことができる。したがって、１つのメモリセル当たり２ビットの記憶および読み出しが可能となる。また、上記メモリセル及びリファレンスセルは、代表的な不揮発性メモリであるＥＰＲＯＭやフラッシュメモリのものと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一の半導体基板上に容易に混載することができる。
【００１７】
また、この半導体記憶装置では、各リファレンスセルのメモリ機能体が、メモリセルのメモリ機能体が取り得る記憶状態と同じ記憶状態（プログラム状態または消去状態）を有している。このため、リファレンスセルの温度や電圧の変動に対する変化や経年劣化などがメモリセルのものと同傾向となる。したがって、より高精度な読み出し動作が可能となる。
【００１８】
リファレンスセルのメモリ機能体がプログラム状態にある場合では、まわりこみ電流による電流低下が最も少ない状態を再現し、メモリ機能体が消去状態にある場合では、まわりこみ電流による電流低下が最も大きい状態（ワーストケース）を再現する。また、一般的に、読み出し速度は、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のメモリセルの読み出し電流のワーストケースとの差によって決まる。したがって、この半導体記憶装置のように、リファレンスセルアレイで、記憶状態だけでなく、まわりこみ電流についても、メモリセルのワーストケースを再現していることにより、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のワーストケースの状態におけるメモリセルの読み出し電流との差をより大きくすることが可能となる。したがって、より高精度な読み出し動作を行うことができる。
【００１９】
一実施形態の半導体記憶装置は、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が３以上であり、
上記デコード部は、上記メモリセルアレイで上記直列メモリセル群の両端以外の内部に位置するメモリセルのメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイで上記直列リファレンスセル群の両端以外の内部に位置するリファレンスセルのメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする。
【００２０】
この一実施形態の半導体記憶装置では、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となり、より高精度な読み出し動作を行うことが可能となる。
【００２１】
一実施形態の半導体記憶装置では、上記デコード部は、一方の側にＮ個（ただし、Ｎは４以上の自然数である。）以上のメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、一方の側に（Ｎ−１）個だけリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする。
【００２２】
この一実施形態の半導体記憶装置では、精度の高い読み出しが可能となる。
【００２３】
一実施形態の半導体記憶装置では、上記デコード部は、上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの上記一方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの上記一方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする。
【００２４】
この一実施形態の半導体記憶装置では、メモリセルが有する一対のメモリ機能体において、例えば、メモリセルの構造上の非対称性等により、同じ記憶状態であっても各々の読み出し電流に特性差があるときにも、高い読み出し精度を実現することが可能となる。
【００２５】
一実施形態の半導体記憶装置では、上記デコード部は、上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする。
【００２６】
この一実施形態の半導体記憶装置では、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となり、より高精度な読み出し動作を行うことが可能となる。
【００２７】
一実施形態の半導体記憶装置では、上記デコード部は、上記メモリセルアレイで上記メモリセルの一対のメモリ機能体に記憶された情報をそれぞれ読み出すとき、上記リファレンスセルアレイで上記リファレンスセルの一方の側のみのメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする。
【００２８】
この一実施形態の半導体記憶装置では、リファレンスセルの読み出しによる特性劣化（リードディスターブ）が少なくなる。したがって、さらに精度の高い読み出し動作を行うことが可能となる。
【００２９】
一実施形態の半導体記憶装置では、上記第１のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体は消去状態にあることを特徴とする。
【００３０】
一実施形態の半導体記憶装置では、上記第２のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体はプログラム状態にあることを特徴とする。
【００３１】
さらに別の局面では、この発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少なく、
上記メモリセル及び上記リファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第１、第２及び第３の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第１及び第３の絶縁膜に挟まれた第２の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であり、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第１のリファレンスセルの一つの記憶領域と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第２のリファレンスセルの一つの記憶領域とを参照するようにビット線を選択するデコード部を備え、
上記第１のリファレンスセルで参照される記憶領域はプログラム状態にあり、上記第２のリファレンスセルで参照される記憶領域は消去状態にあり、
上記第１のリファレンスセルで上記参照される記憶領域と対をなす他方の記憶領域の側に、この第１のリファレンスセルに対して直列接続された第３のリファレンスセルが存在し、
上記第３のリファレンスセルで上記第１のリファレンスセルの側に設けられた記憶領域はプログラム状態にあることを特徴とする。
【００３２】
この発明の半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって上記第２の絶縁膜の各記憶領域の情報の書き込み、消去および読み出しを行うことができる。したがって、１つのメモリセル当たり２ビットの記憶および読み出しが可能となる。また、各記憶領域がチャネル領域のすぐ上に形成されているため、記憶領域に蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域が形成される第２の絶縁膜の形状がシンプルであり、この第２の絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【００３３】
さらに別の局面では、この発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少なく、
上記メモリセル及び上記リファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第１、第２及び第３の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第１及び第３の絶縁膜に挟まれた第２の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であり、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第１のリファレンスセルの一つの記憶領域と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第２のリファレンスセルの一つの記憶領域とを参照するようにビット線を選択するデコード部を備え、
上記第１のリファレンスセルで参照される記憶領域はプログラム状態にあり、上記第２のリファレンスセルで参照される記憶領域は消去状態にあり、
上記第２のリファレンスセルで上記参照される記憶領域と対をなす他方の記憶領域の側に、この第２のリファレンスセルに対して直列接続された第４のリファレンスセルが存在し、
上記第４のリファレンスセルで上記第２のリファレンスセルの側に設けられた記憶領域は消去状態にあることを特徴とする。
【００３４】
この発明の半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって上記第２の絶縁膜の各記憶領域の情報の書き込み、消去および読み出しを行うことができる。したがって、１つのメモリセル当たり２ビットの記憶および読み出しが可能となる。また、各記憶領域がチャネル領域のすぐ上に形成されているため、記憶領域に蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域が形成される第２の絶縁膜の形状がシンプルであり、この第２の絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【００３５】
一実施形態の半導体記憶装置は、上記リファレンスセルアレイの代替として用いられる冗長リファレンスセルアレイを備えることを特徴とする。
【００３６】
この一実施形態の半導体記憶装置では、上記リファレンスセルアレイに不良が生じたとき、その代替として冗長リファレンスセルを用いることによって、不具合を回避することができる。したがって、半導体記憶装置の歩留りが大幅に向上する。
【００３７】
この発明の電子機器は、上記発明の半導体記憶装置を備えたことを特徴とする。
【００３８】
上記半導体記憶装置の読み出し速度が速く、面積が削減されることから、この発明の電子機器は、高速で小型に構成される。
【発明を実施するための最良の形態】
【００３９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４０】
図１Ａに本発明の半導体記憶装置に含まれるメモリセルの断面構造を例示する。半導体層としての半導体基板１０の表面にチャネル領域をなすＰ型ウェル領域１４が形成されている。このメモリセルは、Ｐ型ウェル領域１４上にゲート絶縁膜１３を介して形成されたゲート電極１１を備えている。Ｐ型ウェル領域１４のうちゲート電極１１の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のＮ型の拡散領域１５ａ及び１５ｂが形成されている。拡散領域１５ａ及び１５ｂはゲート電極１１の直下の領域には達しておらず、ゲート電極１１と拡散領域１５ａ及び１５ｂとの間にはチャネル方向（図における横方向）に隙間（オフセット領域）が設けられている。つまり、オフセット構造が形成されている。拡散領域１５ａ、１５ｂ上に、それぞれ上記オフセット領域を覆うとともにゲート電１１の対応する側面に接するように一対のメモリ機能体１２ａ及び１２ｂが設けられている。
【００４１】
メモリ機能体１２ａ及び１２ｂは、それぞれ電荷または分極を保持する機能を有する。このメモリ機能体１２ａ及び１２ｂにおいて電荷もしくは分極を保持する機能を有する膜として、シリコン窒化膜や強誘電膜などを用いることができる。なお、メモリ機能体の構成としては、電荷もしくは分極をより長期間保持するように、上記電荷もしくは分極を保持する膜の上下がシリコン酸化膜を代表とする絶縁膜で覆われていてもよい。例えば、電荷を保持する機能を有する膜としてシリコン窒化膜を用いた場合、メモリ機能体１２ａ及び１２ｂは、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造であってもよい。
【００４２】
また、メモリ機能体１２ａ及び１２ｂの別の構成例として、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。
【００４３】
なお、メモリ機能体は、上記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。
【００４４】
次に、図１Ａに示すメモリセルのプログラム（書き込み）動作について説明する。なお、ここではメモリ機能体１２ａ及び１２ｂ全体が電荷を保持する機能を有する場合について説明する。また、プログラム（書き込み）とは、この例のようにメモリセルがＮチャネル型である場合にはメモリ機能体１２ａ、１２ｂに電子を注入することを指す。以後、メモリセルはＮチャネル型であるとして説明する。
【００４５】
メモリ機能体１２ｂに電子を注入してプログラムするためには、Ｎ型の拡散領域１５ａをソース領域、Ｎ型の拡散領域１５ｂをドレイン領域として扱う。例えば、拡散領域１５ａ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ｂに＋５Ｖ、ゲート電極１１に＋５Ｖを印加する。
【００４６】
このような電圧条件によれば、反転層が、拡散領域１５ａ（ソース領域）から伸びるが、拡散領域１５ｂ（ドレイン領域）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域１５ｂ（ドレイン領域）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンがメモリ機能体１２ｂに注入されることにより書き込みが行なわれる。なお、メモリ機能体１２ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００４７】
一方、メモリ機能体１２ａに電子を注入してプログラムするためには、拡散領域１５ｂをソース領域、拡散領域１５ａをドレイン領域として扱う。例えば、拡散領域１５ｂ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ａに＋５Ｖ、ゲート電極１１に＋５Ｖを印加する。
【００４８】
このように、メモリ機能体１２ｂに電子を注入する場合に対して拡散領域（ソース／ドレイン領域）１５ａ、１５ｂに対する印加電圧を入れ替えることにより、メモリ機能体１２ａに電子を注入して、プログラムを行なうことができる。
【００４９】
次に、消去動作について説明する。
【００５０】
メモリ機能体１２ａに記憶された情報を消去するためには、拡散領域１５ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１４に０Ｖを印加して、拡散領域１５ａとＰ型ウェル領域１４とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１１に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１１付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１４側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１１方向に引きこまれ、その結果、メモリ機能体１２ａにホール注入が行なわれる。このようにして、メモリ機能体１２ａの消去が行なわれる。このとき拡散領域１５ｂには０Ｖを印加すればよい。
【００５１】
メモリ機能体１２ｂに記憶された情報を消去する場合は、上記において拡散領域１５ａと拡散領域５１ｂとの間で印加電圧を入れ替えればよい。
【００５２】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００５３】
メモリ機能体１２ａに記憶された情報を読み出す場合は、拡散領域１５ａをソース領域、拡散領域１５ｂをドレイン領域として扱う。例えば、拡散領域１５ａ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ｂに＋１．８Ｖ、ゲート電極１１に＋２Ｖを印加する。この際、メモリ機能体１２ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１２ａに電子が蓄積している場合は、メモリ機能体１２ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体１２ａの記憶情報を読み出すことができる。このとき、メモリ機能体１２ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【００５４】
メモリ機能体１２ｂに記憶された情報を読み出す場合、拡散領域１５ｂをソース領域、拡散領域１５ａをドレイン領域として扱う。例えば、拡散領域１５ｂ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ａに＋１．８Ｖ、ゲート電極１１に＋２Ｖを印加すればよい。
【００５５】
このように、メモリ機能体１２ａに記憶された情報を読み出す場合に対して拡散領域（ソース／ドレイン領域）１５ａ、１５ｂに対する印加電圧を入れ替えることにより、メモリ機能体１２ｂに記憶された情報の読み出しを行なうことができる。
【００５６】
上述のように、一対の拡散領域１５ａ、１５ｂに対する印加電圧を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読み出しが可能である。
【００５７】
図１Ａに示すメモリセルは、代表的な不揮発性メモリである従来のＥＰＲＯＭやフラッシュメモリと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一半導体基板上に混載することができる。
【００５８】
また、ゲート絶縁膜の薄膜化が容易であり、微細化が容易であるという利点も有している。
【００５９】
なお、図１Ａに示すメモリセルを表すために、後述する回路図では図１Ｂに示す回路記号を用いる。
【００６０】
図３は、１つのメモリ機能体に１ビットが記憶されている場合の電流レベルの分布を示している。図３において、横軸は電流を表し、縦軸は読み出し時にその電流が流れる素子数を表している。符号３１及び３２は、メモリ機能体がプログラムされた状態（プログラム状態）である場合、即ち、「０」の情報が記憶されている場合の分布を示している。このうち、符号３１は、読み出されるメモリ機能体と対をなすメモリ機能体（同一のゲート電極の反対側に設けられたメモリ機能体を指す。以下同様。）もプログラム状態である場合の電流レベルを示しており、符号３２は、読み出されるメモリ機能体と対をなすメモリ機能体が消去状態である場合の電流レベルを示している。また、符号３３及び３４は、メモリ機能体が消去された状態（消去状態）である場合、即ち、「１」の情報が記憶されている場合の分布を示している。このうち、符号３４は、読み出されるメモリ機能体と対をなすメモリ機能体も消去状態である場合の電流レベルを示しており、符号３３は、読み出されるメモリ機能体と対をなすメモリ機能体がプログラム状態である場合の電流レベルを示している。また、メモリ機能体が正常にプログラムされていると判定する基準レベルをプログラムレベル３５、正常に消去されていると判定する基準レベルを消去レベル３６と定義する。
【００６１】
一般的に、リファレンスセルの電流レベルをプログラム状態と消去状態との間の中間状態にあるリファレンスレベル３７に設定し、メモリセルの電流レベルとリファレンスレベルの電流とを比較することによって、メモリ機能体に記憶された情報が「０」と「１」とのいずれであるかを区別することができる。つまり、メモリ機能体に記憶された情報を正しく読み出すことができる。
【００６２】
図２Ａは本発明の半導体記憶装置に含まれる別のメモリセルの断面構造を例示している。半導体層としての半導体基板２０の表面にチャネル領域をなすＰ型ウェル領域２５が形成されている。このメモリセルは、Ｐ型ウェル領域２５上に複合ゲート絶縁膜２８を介して形成されたゲート電極２１を備えている。Ｐ型ウェル領域２５のうちゲート電極２１の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のＮ型の拡散領域２６ａ及び２６ｂが形成されている。ゲート絶縁膜２８は、第１の絶縁膜２２、第２の絶縁膜２３、第３の絶縁膜２４の積層からなっている。第１の絶縁膜２２と第３の絶縁膜２４との間に挟まれた第２の絶縁膜２３は、各拡散領域２６ａ、２６ｂに対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域２７ａ及び２７ｂを備えている。この第２の絶縁膜２３としては、電荷を保持する機能を有し、かつ、記憶領域２７ａ及び２７ｂ間の干渉がほとんど起こらない膜として、シリコン窒化膜などを用いることができる。なお、第２の絶縁膜２３は、上記構成に拘るものではなく、電荷または分極を保持する機能を有し、かつ、両端の記憶領域２７ａ及び２７ｂ間の干渉がほとんど起こらない膜により形成されていればよい。
【００６３】
次に、図２Ａに示すメモリセルのプログラム動作について説明する。
【００６４】
記憶領域２７ｂに電子を注入してプログラムするためには、Ｎ型の拡散領域２６ａをソース領域、Ｎ型の拡散領域２６ｂをドレイン領域として扱う。例えば、拡散領域２６ａ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ｂに＋４．５Ｖ、ゲート電極２１に＋９Ｖを印加する。
【００６５】
このような電圧条件によれば、Ｐ型ウェル領域２５内に形成されたチャネル領域の拡散領域２６ｂとの境界近傍において、ホットエレクトロンが発生し、このホットエレクトロンが記憶領域２７ｂに注入されることにより書き込みが行なわれる。なお、記憶領域２７ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００６６】
一方、記憶領域２７ａに電子を注入してプログラムするためには、拡散領域２６ｂをソース領域、拡散領域２６ａをドレイン領域として扱う。例えば、拡散領域２６ｂ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ａに＋４．５Ｖ、ゲート電極２１に＋９Ｖを印加する。
【００６７】
このように、記憶領域２７ｂに電子を注入する場合に対して拡散領域（ソース／ドレイン領域）２６ａ、２６ｂに対する印加電圧を入れ替えることにより、記憶領域２７ａに電子を注入して、プログラムを行なうことができる。
【００６８】
次に、消去動作について説明する。
【００６９】
記憶領域２７ａに記憶された情報を消去するためには、拡散領域２７ａに正電圧（例えば、＋５．５Ｖ）、Ｐ型ウェル領域２５に０Ｖを印加して、拡散領域２６ａとＰ型ウェル領域２５とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極２１に負電圧（例えば、−８Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極２１付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域２５側にホットホールが発生する。このホットホールが負の電位をもつゲート電極２１方向に引きこまれ、その結果、記憶領域２７ａにホール注入が行なわれる。このようにして、記憶領域２７ａの消去が行なわれる。このとき拡散領域２７ｂには０Ｖを印加すればよい。
【００７０】
記憶領域２７ｂに記憶された情報を消去する場合は、上記において拡散領域２６ａと拡散領域２６ｂとの電位を入れ替えればよい。
【００７１】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００７２】
記憶領域２７ａに記憶された情報を読み出す場合は、拡散領域２６ａをソース領域、拡散領域２６ｂをドレイン領域として扱う。例えば、拡散領域２６ａ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ｂに＋２．０Ｖ、ゲート電極２１に＋３Ｖを印加する。この際、記憶領域２７ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の記憶領域２７ａに電子が蓄積している場合は、記憶領域２７ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、記憶領域２７ａの記憶情報を読み出すことができる。このとき、記憶領域２７ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【００７３】
記憶領域２７ｂに記憶された情報を読み出す場合、拡散領域２６ｂをソース領域、拡散領域２６ａをドレイン領域として扱う。例えば、拡散領域２６ｂ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ａに＋２Ｖ、ゲート電極２１に＋３Ｖを印加すればよい。
【００７４】
このように、記憶領域２７ａに記憶された情報を読み出す場合に対して拡散領域（ソース／ドレイン領域）２６ａ、２６ｂに対する印加電圧を入れ替えることにより、記憶領域２７ｂに記憶された情報の読み出しを行なうことができる。
【００７５】
上述のように、一対の拡散領域２６ａ、２６ｂに対する印加電圧を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読み出しが可能である。
【００７６】
図２Ａに示すメモリセルは、記憶領域２７ａ及び２７ｂがチャネル領域をなすＰ型ウェル領域２５のすぐ上に形成されているため、記憶領域２７ａ及び２７ｂに蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域２７ａ及び２７ｂが形成される絶縁膜２３の形状がシンプルであり、記憶領域が形成される絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【００７７】
なお、図２Ａに示すメモリセルを表すために、図２Ｂに示す回路記号を用いることができる。
【００７８】
図２に示すメモリセルにおける記憶領域の記憶状態と電流レベルとの関係についても、図１の場合と同様に、図３により説明することができる。すなわち、符号３１及び３２は、記憶領域がプログラムされた状態（プログラム状態）である場合、即ち、「０」の情報が記憶されている場合の分布を示している。このうち、符号３１は、読み出される記憶領域と対をなす記憶領域（同一のゲート電極の反対側に設けられた記憶領域を指す。以下同様。）もプログラム状態である場合の電流レベルを示しており、符号３２は、読み出される記憶領域と対をなす記憶領域が消去状態である場合の電流レベルを示している。また、符号３３及び３４は、記憶領域が消去された状態（消去状態）である場合、即ち、「１」の情報が記憶されている場合の分布を示している。このうち、符号３４は、読み出される記憶領域と対をなす記憶領域も消去状態である場合の電流レベルを示しており、符号３３は、読み出される記憶領域と対をなす記憶領域がプログラム状態である場合の電流レベルを示している。また、記憶領域が正常にプログラムされていると判定する基準レベルをプログラムレベル３５、正常に消去されていると判定する基準レベルを消去レベル３６と定義する。
【００７９】
一般的に、リファレンスセルの電流レベルをプログラム状態と消去状態との間の中間状態にあるリファレンスレベル３７に設定し、メモリセルの電流レベルとリファレンスレベルの電流とを比較することによって、記憶領域に記憶された情報が「０」と「１」とのいずれであるかを区別することができる。つまり、記憶領域に記憶された情報を正しく読み出すことができる。
【００８０】
なお、上述の図１Ａ、図２Ａに示すメモリセルのプログラム・消去・読み出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。
【００８１】
（第１参考例）
図４は本発明の基礎となる第１参考例の半導体記憶装置の回路構成を示している。なお、この半導体記憶装置のメモリセルは、図１Ａに示した構造を有するものであり、図４中には図１Ｂに示した回路記号を用いて表されている。
【００８２】
メモリセルとしては、図１Ａに示すメモリセルに拘らず、図２Ａに示すメモリセルを用いてもよい。図１Ａにメモリセルと図２Ａに示すメモリセルとは、書き込み・消去・読み出しの方法が類似しており、ゲート電極１１を２１、拡散領域１５ａを２６ａ、拡散領域１５ｂを２６ｂにそれぞれ置換え、各動作時に印加する電圧を最適化することによって、図１Ａに示すメモリセルを図２Ａに示すメモリセルに容易に置き換えることが可能となる。
【００８３】
なお、図１Ａ及び図２Ａに示すメモリセルに拘らず、他の構造をもつメモリセルを用いても構わない。例えば、公知のフローティングゲートを有するメモリセルを用いることも可能である。そのようなフローティングゲートを有するメモリセルは、具体的には図２Ａに示すメモリセルの複合ゲート絶縁膜２８に代えて、第１ゲート絶縁膜、電荷を保持する機能を有するフローティングゲート及び第２ゲート絶縁膜からなる積層を備える。
【００８４】
さて、図４に示す半導体記憶装置は、概略、メモリセルアレイ４７ｍａと、リファレンスセルアレイ４７ｒａと、センス増幅器（以下「センスアンプ」という。）４２とを備えている。
【００８５】
メモリセルアレイ４７ｍａでは、図１Ａに示したメモリセルが行列状に配列されている。このメモリセルアレイ４７ｍａでは、直列メモリセル群として行方向に並ぶ８個のメモリセルが電気的に直列接続されている。簡単のため、中段のメモリセル４７ｍ１，４７ｍ２，…のみに符号を付している。各メモリセルは、一対のメモリ機能体ｍｌ１１，ｍｒ１１；ｍｌ１２，ｍｒ１２；…を備えている。これらのメモリセルのゲート電極は、行毎に、行方向に延びるワード線４８ｍ１，４８ｍ２，…に接続されている。メモリセルアレイ４７ｍａでのメモリセル間の接続部分はそれぞれ対応する拡散領域１５ａ、１５ｂ（図１Ａ参照）同士の接続部分である。これらのメモリセル間の接続部分および直列メモリセル群の両端に相当する部分にそれぞれ列方向に延びるビット線４９ｍ１，４９ｍ２，…が接続されている。これらのビット線４９ｍ１，４９ｍ２，…は、デコード部としてのカラムセレクタ４６ｍ１，４６ｍ２，…、ブロック選択トランジスタ４５ｍを介してセンスアンプ４２の一方の入力４３ｍに接続されている。４４ｍは、読み出し動作時に負荷抵抗として働くトランジスタである。
【００８６】
リファレンスセルアレイ４７ｒａでは、メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが行列状に配列されている。各リファレンスセルは、図１Ａに示したメモリセルの構造と同じ構造を有している。このリファレンスセルアレイ４７ｒａでは、直列リファレンスセル群として行方向に並ぶ３個のリファレンスセルが電気的に直列接続されている。簡単のため、中段のリファレンスセル４７ｒ１，４７ｒ２，…のみに符号を付している。各リファレンスセルは、一対のメモリ機能体ｒｌ１１，ｒｒ１１；ｒｌ１２，ｒｒ１２；…を備えている。これらのリファレンスセルのゲート電極は、行毎に、行方向に延びるワード線４８ｒ１，４８ｒ２，…に接続されている。リファレンスセルアレイ４７ｒａでのリファレンスセル間の接続部分はそれぞれ対応する拡散領域１５ａ、１５ｂ（図１Ａ参照）同士の接続部分である。これらのリファレンスセル間の接続部分および直列リファレンスセル群の両端に相当する部分にそれぞれ列方向に延びるビット線４９ｒ１，４９ｒ２，…が接続されている。これらのビット線４９ｒ１，４９ｒ２，…は、デコード部としてのカラムセレクタ４６ｒ１，４６ｒ２，…、ブロック選択トランジスタ４５ｒを介してセンスアンプ４２の他方の入力４３ｒに接続されている。４４ｒは、読み出し動作時に負荷抵抗として働くトランジスタである。
【００８７】
この例では、リファレンスセルアレイ４７ｒａを構成する各リファレンスセルのメモリ機能体は、全てプログラム状態と消去状態との間の中間状態にある。
【００８８】
読み出し動作時には、メモリセルアレイ４７ｍａにおいてワード線４８ｍ１，４８ｍ２，…およびカラムセレクタ４６ｍ１，４６ｍ２，…によって選択されたメモリセルに記憶された情報、リファレンスセルアレイ４７ｒａにおいてワード線４８ｒ１，４８ｒ２，…カラムセレクタ４６ｍ１，４６ｍ２，…によって選択されたリファレンスセルに記憶された情報が、それぞれ公知の仮想接地方式でセンスアンプ４２へ送られる。
【００８９】
センスアンプ４２は、メモリセルアレイ４７ｍａのメモリセルからの情報とリファレンスセルアレイ４７ｒａのリファレンスセルからの情報とを比較して、増幅する。その結果、メモリセルに記憶された情報が読み出される。
【００９０】
このようにセンスアンプ４２が、メモリセルアレイ４７ｍａのメモリセルに記憶された情報を、リファレンスセルアレイ４７ｒａのリファレンスセルを参照して増幅するので、読み出し時におけるまわりこみ電流の影響を排除できる。
【００９１】
しかも、この半導体記憶装置では、リファレンスセルアレイ４７ｒａで直列接続されたリファレンスセルの個数（この例では３個）が、メモリセルアレイ４７ｍａで直列接続されたメモリセルの個数（この例では８個）よりも少ない。したがって、リファレンスセルアレイ４７ｒａの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【００９２】
なお、メモリセルアレイ４７ｍａのワード線とリファレンスセルアレイ４７ｒａのワード線４８ｒ１，４８ｒ２，…とは同じ方向に配置されている。また、メモリセルのメモリ機能体ｍｌ１１〜ｍｌ１８とリファレンスセルのメモリ機能体ｒｌ１１〜ｒｌ１３とはそれぞれゲート電極の同じ側（この例では左側）に配置され、メモリ機能体ｍｒ１１〜ｍｒ１８とリファレンスセルのメモリ機能体ｒｒ１１〜ｒｒ１３とはそれぞれゲート電極の同じ側（この例では右側）に配置されている。
【００９３】
下に示す表１は、この半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ｍｌ１１〜ｍｌ１８，ｍｒ１１〜ｍｒ１８に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。表１中の「リファレンスセル」欄の項目は、「メモリ機能体：記憶状態」の形式になっており、この「記憶状態」は、「Ｉ」が中間状態（プログラム状態と消去状態の間の状態）、「Ｐ」がプログラム状態、「Ｅ」が消去状態を表している（後述する表２から表１２でも同様。）。
【００９４】
【表１】
0004594191.tif 000002
【００９５】
表１に示す例では、メモリセルアレイ４７ｍａで行方向に関して両端以外の内部に位置するメモリセル４７ｍ２〜４７ｍ７のメモリ機能体ｍｌ１２〜ｍｌ１７；ｍｒ１２〜ｍｒ１７に記憶された情報を読み出すとき、リファレンスセルアレイ４７ｒａで行方向に関して両端以外の内部に位置するリファレンスセル４７ｒ２のメモリ機能体ｒｌ１２；ｒｒ１２に記憶された情報を参照するようになっている。
【００９６】
このように、まわりこみ電流の発生する電流パス上にメモリセルが１個以上ある場合、電流パス上にリファレンスセルが１個あるリファレンスセルのメモリ機能体が参照される。
【００９７】
まわりこみ電流は、隣接する素子に対してドミノ式に発生するものであって、一般的にセンスアンプによる読み出し時間の方が、セルアレイにおける各ビット線の電位が安定状態になる時間よりも短い。したがって、上の例のように電流パス上にリファレンスセルが１個あるリファレンスセルのメモリ機能体を参照すれば、精度の高い読み出し動作を行うことが可能となる。
【００９８】
また、表１に示す例では、メモリセルアレイ４７ｍａで一方の側（例えば左側）のみにメモリセルが直列接続されている或るメモリセル（この例では４７ｍ１）の上記一方の側（この例では左側）のメモリ機能体（この例ではｍｌ１１）に記憶された情報を読み出すとき、リファレンスセルアレイ４７ｒａで上記一方の側（この例では左側）のみにリファレンスセルが直列接続されているリファレンスセル（この例では４７ｒ１）の上記一方の側（この例では左側）のメモリ機能体（この例ではｒｌ１１）に記憶された情報を参照するようになっている。その逆に、メモリセルアレイ４７ｍａで上記一方の側（この例では左側）のみにメモリセルが直列接続されている或るメモリセル（この例では４７ｍ１）の他方の側（この例では右側）のメモリ機能体（この例ではｍｒ１１）に記憶された情報を読み出すとき、リファレンスセルアレイ４７ｒａで上記一方の側（この例では左側）のみにリファレンスセルが直列接続されているリファレンスセル（この例では４７ｒ１）の上記他方の側（この例では右側）のメモリ機能体（この例ではｒｒ１１）に記憶された情報を参照するようになっている。
【００９９】
一般的に図４に示す回路構成では、行方向に関して両端以外の内部に位置するメモリセル４７ｍ２〜４７ｍ７と、一方の側のみにメモリセルが直列接続されている或るメモリセル（つまり行方向に関して両端に位置するメモリセル）４７ｍ１，４７ｍ８とでは、メモリセルの拡散抵抗や接合容量が異なる。これがビット線における電圧シフトの違いを生じさせる原因となっていた。
【０１００】
そこで、上の例のように、メモリセルアレイ４７ｍａで行方向に関して両端以外の内部に位置するメモリセル４７ｍ２〜４７ｍ７のメモリ機能体から情報を読み出すとき、リファレンスセルアレイ４７ｒａで行方向に関して両端以外の内部に位置するリファレンスセル４７ｒ２；２のメモリ機能体を参照する一方、メモリセルアレイ４７ｍａで両端のメモリセル４７ｍ１，４７ｍ８のメモリセルのメモリ機能体から情報を読み出すとき、リファレンスセルアレイ４７ｒａでそれぞれ対応する端部のリファレンスセル４７ｍ１，４７ｍ８のメモリ機能体を参照する。このようにすれば、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となる。したがって、より高精度な読み出し動作を行うことが可能となる。
【０１０１】
また、表１に示す例では、或るメモリセル（例えば４７ｍ３）の右側のメモリ機能体（この例ではｍｒ１３）に記憶された情報を読み出すとき、リファレンスセル（この例では４７ｒ２）の右側のメモリ機能体（この例ではｒｒ１２）に記憶された情報を参照するようになっている。また、その逆に、或るメモリセル（例えば４７ｍ３）の左側のメモリ機能体（この例ではｍｌ１３）に記憶された情報を読み出すとき、リファレンスセル（この例では４７ｒ２）の左側のメモリ機能体（この例ではｒｌ１２）に記憶された情報を参照するようになっている。
【０１０２】
つまり、メモリセルの一方の側（左側または右側）に配置されているメモリ機能体を読み出すとき、常にリファレンスセルの上記一方の側に配置されているメモリ機能体が参照される。
【０１０３】
このようにした場合、メモリセルが有する一対のメモリ機能体において、例えば、メモリセルの構造上の非対称性等により、同じ記憶状態であっても各々の読み出し電流に特性差があるときにも、高い読み出し精度を実現することが可能となる。
【０１０４】
また、既述のように、リファレンスセルアレイ４７ｒａを構成する各リファレンスセルの一対のメモリ機能体が共に、プログラム状態と消去状態との間の中間状態にある。
【０１０５】
このようにした場合、参照されるリファレンスセルのメモリ機能体が中間状態にあるだけでなく、上記参照されるリファレンスセルに直列接続されたリファレンスセルのメモリ機能体も中間状態にあるので、まわりこみ電流による影響も、直列接続されたリファレンスセルのメモリ機能体がプログラム状態である場合と消去状態である場合の中間のレベルとなる。したがって、高精度な読み出しを実現することが可能となる。
【０１０６】
下の表２に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体ｒｒ１１〜ｒｒ１３のみが参照される。その逆に、表３に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体ｒｌ１１〜ｒｌ１３のみが参照される。
【０１０７】
一般的に、読み出し動作において、リファレンスセルの情報が読み出される回数は、メモリセルのそれに比べてかるかに多い。そのため、リファレンスセルにおいては、読み出し動作による特性劣化（リードディスターブ）の問題が顕著に現れる。
【０１０８】
これに対して、表２または表３に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【０１０９】
なお、表２、表３に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表１に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【０１１０】
【表２】
0004594191.tif 000003
【０１１１】
【表３】
0004594191.tif 000004
【０１１２】
（第２参考例）
図５は本発明の基礎となる第２参考例の半導体記憶装置の回路構成を示している。
【０１１３】
この半導体記憶装置は、図４の半導体記憶装置に対して、リファレンスセルアレイ５７ｒａで、直列リファレンスセル群として行方向に並ぶ４個のリファレンスセルが電気的に直列接続されている点が異なっている。当然ながら、それに適合するように、ビット線５９ｒ１，５９ｒ２，…とデコード部としてのカラムセレクタ５６ｒ１，５６ｒ２，…の数が修正されている。その他の構成は、図４のものと同様である。なお、図５中の各構成要素の参照符号として、図４中の対応する構成要素の参照符号に１０を加えたものを用いて、個々の構成要素の説明を省略する。
【０１１４】
この半導体記憶装置では、図４の半導体記憶装置と同様に、リファレンスセルアレイ４７ｒａを構成する各リファレンスセルのメモリ機能体は、全てプログラム状態と消去状態との間の中間状態にある。
【０１１５】
この半導体記憶装置では、リファレンスセルアレイ５７ｒａで直列接続されたリファレンスセルの個数（この例では４個）が、メモリセルアレイ５７ｍａで直列接続されたメモリセルの個数（この例では８個）よりも少ない。したがって、リファレンスセルアレイ５７ｒａの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【０１１６】
下に示す表４は、この半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ｍｌ２１〜ｍｌ２８，ｍｒ２１〜ｍｒ２８に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【０１１７】
表４に示す例では、メモリセルアレイ５７ｍａで行方向に関して両端以外の内部に位置するメモリセル５７ｍ２〜５７ｍ７のメモリ機能体ｍｌ２２〜ｍｌ２７；ｍｒ２２〜ｍｒ２７に記憶された情報を読み出す場合において、まわりこみ電流の発生する電流パス上にメモリセルが１個だけあるとき、電流パス上にメモリセルが１個だけあるリファレンスセルのメモリ機能体が参照され、まわりこみ電流の発生する電流パス上にメモリセルが２個以上あるとき、電流パス上にリファレンスセルが２個だけあるリファレンスセルのメモリ機能体が参照されるようになっている。例えば、メモリセル５７ｍ２の右側のメモリ機能体ｍｒ２２に記憶された情報を読み出す場合は、まわりこみ電流の発生する電流パス上にメモリセルが１個（この例では５７ｍ１）だけあるから、電流パス上にメモリセルが１個（この例では５７ｒ１）だけあるリファレンスセルのメモリ機能体（この例ではｒｒ２２）が参照される。また、メモリセル５７ｍ２の左側のメモリ機能体ｍｌ２２に記憶された情報を読み出す場合は、まわりこみ電流の発生する電流パス上にメモリセルが２個以上（この例では５７ｍ３〜５７ｍ８）あるから、電流パス上にメモリセルが２個だけ（この例では５７ｒ３，５７ｒ４）あるリファレンスセルのメモリ機能体（この例ではｒｌ２２）が参照される。
【０１１８】
先の実施形態では、メモリセル１個分のまわりこみ電流のみを考慮していたが、この実施形態では、メモリセル２個分のまわりこみ電流を考慮に入れることが可能となり、より安定して高精度な読み出し動作を行うことが可能となる。
【０１１９】
下の表５に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体ｒｒ２１〜ｒｒ２３のみが参照される。その逆に、表６に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体ｒｌ２１〜ｒｌ２３のみが参照される。表４に対する表５および表６の関係は、表１に対する表２および表３の関係と同じである。
【０１２０】
この表５または表６に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【０１２１】
なお、表５、表６に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表４に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【０１２２】
【表４】
0004594191.tif 000005
【０１２３】
【表５】
0004594191.tif 000006
【０１２４】
【表６】
0004594191.tif 000007
【０１２５】
（第１実施形態）
図６は本発明の第１実施形態の半導体記憶装置の回路構成を示している。また、図７は図６中のリファレンスブロック７０ｒａ１，７０ｒａ２の内容を示している。
【０１２６】
この半導体記憶装置は、図４の半導体記憶装置に対して、図７中に示す一対のリファレンスセルアレイ７７ｒａ１，７７ｒａ２を備えた点が異なっている。
【０１２７】
各リファレンスセルアレイ７７ｒａ１，７７ｒａ２は、図４中に示したリファレンスセルアレイ４７ｒａと同じ構成になっている。簡単のため、中段のリファレンスセル７７ｒ１１，７７ｒ１２，…；７７ｒ２１，７７ｒ２２，…のみに符号を付している。各リファレンスセルは、一対のメモリ機能体ｒｌ１５１，ｒｒ１５１；ｒｌ１５２，ｒｒ１５２；…；ｒｌ２５１，ｒｒ２５１；ｒｌ２５２，ｒｒ２５２；…を備えている。これらのリファレンスセルのゲート電極は、行毎に、行方向に延びるワード線７８ｒ１１，７８ｒ１２，…；７８ｒ２１，７８ｒ２２，…に接続されている。リファレンスセルアレイ７７ｒａ１，７７ｒａ２でのリファレンスセル間の接続部分はそれぞれ対応する拡散領域１５ａ、１５ｂ（図１Ａ参照）同士の接続部分である。これらのリファレンスセル間の接続部分および直列リファレンスセル群の両端に相当する部分に列方向に延びるビット線７９ｒ１１，７９ｒ１２，…；７９ｒ２１，７９ｒ２２，…が接続されている。
【０１２８】
また、各リファレンスセルアレイ７７ｒａ１，７７ｒａ２毎に、ビット線７９ｒ１１，７９ｒ１２，…；７９ｒ２１，７９ｒ２２，…と、デコード部としてのカラムセレクタ７６ｒ１１，７６ｒ１２，…；７６ｒ２１，７６ｒ２２，…と、ブロック選択トランジスタ７５ｒ１；７５ｒ２と、プリチャージ用トランジスタ７４ｒ１；７４ｒ２とが設けられている。
【０１２９】
また、各リファレンスセルアレイ７７ｒａ１，７７ｒａ２から読み出された情報は、それぞれライン７３ｒ１，７３ｒ２を通して、図６中に示すセンスアンプ６２の入力６３ｒ１，６３ｒ２へ送られる。
【０１３０】
センスアンプ６２は、メモリセルアレイ６７ｍａのメモリセルからの情報（電流値）６３ｍを２倍したものと、一対のリファレンスセルアレイ７７ｒａ１，７７ｒａ２の各１個のリファレンスセルからの情報（電流値）６３ｒ１，６３ｒ２の和とを比較して、増幅するようになっている。その結果、メモリセルに記憶された情報が読み出される（詳しくは後述）。
【０１３１】
メモリセルアレイ６７ｍａの構成は、図４のものと同様である。なお、図６中のメモリセルアレイ６７ｍａの各構成要素の参照符号として、図４中の対応する構成要素の参照符号に２０を加えたものを用いている。
【０１３２】
この半導体記憶装置では、各リファレンスセルアレイ７７ｒａ１，７７ｒａ２で直列接続されたリファレンスセルの個数（この例では３個）が、メモリセルアレイ６７ｍａで直列接続されたメモリセルの個数（この例では８個）よりも少ない。したがって、リファレンスセルアレイ７７ｒａ１，７７ｒａ２の面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【０１３３】
下に示す表７は、図６及び図７に示す半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ｍｌ３１〜ｍｌ３８，ｍｒ３１〜ｍｒ３８に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【０１３４】
表７中に示すように、リファレンスセルアレイ７７ｒａ１を構成する各リファレンスセル７７ｒ１１，７７ｒ１２，…（表７中に「リファレンスセルＡ」と表す。）の左側のメモリ機能体ｒｌ１５１〜ｒｌ１５３は全てプログラム状態Ｐにあり、同リファレンスセルＡの右側のメモリ機能体ｒｒ１５１〜ｒｒ１５３は全て消去状態Ｅにある。一方、リファレンスセルアレイ７７ｒａ２を構成する各リファレンスセル７７ｒ２１，７７ｒ２２，…（表７中に「リファレンスセルＢ」と表す。）の左側のメモリ機能体ｒｌ２５１〜ｒｌ２５３は全て消去状態Ｅにあり、同リファレンスセルＢの右側のメモリ機能体ｒｒ２５１〜ｒｒ２５３は全てプログラム状態Ｐにある。
【０１３５】
表７に示す例では、或るメモリセル（例えば６７ｍ３）の右側のメモリ機能体（この例ではｍｒ３３）に記憶された情報を読み出すとき、リファレンスセルＡ（この例では７７ｒ１２）の右側のメモリ機能体（この例ではｒｒ１５２）に記憶された情報（この例では消去状態Ｅ）と、リファレンスセルＢ（この例では７７ｒ２２）の右側のメモリ機能体（この例ではｒｒ２５２）に記憶された情報（この例ではプログラム状態Ｐ）とを参照するようになっている。また、その逆に、或るメモリセル（例えば６７ｍ３）の左側のメモリ機能体（この例ではｍｌ３３）に記憶された情報を読み出すとき、リファレンスセルＡ（この例では７７ｒ１２）の左側のメモリ機能体（この例ではｒｌ１５２）に記憶された情報（この例ではプログラム状態Ｐ）と、リファレンスセルＢ（この例では７７ｒ２２）の左側のメモリ機能体（この例ではｒｌ２５２）に記憶された情報（この例では消去状態Ｅ）とを参照するようになっている。
【０１３６】
このように、センスアンプ６２が同時に参照する２つのリファレンスセルのうち第１のリファレンスセルのメモリ機能体はプログラム状態Ｐにあり、第２のリファレンスセルの参照されるメモリ機能体は消去状態Ｅにある。ここで、参照されるリファレンスセルがプログラム状態Ｐにあれば、そのリファレンスセルの電流レベルは、メモリセルの最も電流の大きい記憶状態（図３中に示す「０」）と同様に、最も大きくなる。一方、参照されるリファレンスセルが消去状態Ｅにあれば、そのリファレンスセルの電流レベルは、メモリセルの最も電流の小さい記憶状態（図３中に示す「１」）と同様に、最も小さくなる。したがって、センスアンプ６２が上述のようにそれらの和を基準とすることによって、プログラム状態Ｐと消去状態Ｅとの間の中間状態（の２倍）に相当する適正なリファレンスセルレベルを得ることができる。したがって、高精度な読み出し動作が可能となる。
【０１３７】
また、この表７に示す例では、各リファレンスセル７７ｒ１１，７７ｒ１２，…；７７ｒ２１，７７ｒ２２，…のメモリ機能体が、メモリセルのメモリ機能体が取り得る記憶状態と同じ記憶状態（プログラム状態または消去状態）を有している。このため、リファレンスセルの温度や電圧の変動に対する変化や経年劣化などがメモリセルのものと同傾向となる。したがって、より高精度な読み出し動作が可能となる。
【０１３８】
また、この表７に示す例では、或るメモリセル（例えば６７ｍ３）の例えば左側のメモリ機能体（この例ではｍｌ３３）に記憶された情報を読み出すとき、センスアンプ６２が参照する２つのリファレンスセルのうち第１のリファレンスセル（例えば７７ｒ１２）で参照されるメモリ機能体（この例ではｒｌ１５２）がプログラム状態Ｐにあり、第２のリファレンスセル（この例では７７ｒ２２）で参照されるメモリ機能体（この例ではｒｌ２５２）が消去状態Ｅにあるものとする。この場合において、第１のリファレンスセル（この例では７７ｒ１２）で参照されるメモリ機能体（この例ではｒｌ１５２；プログラム状態Ｐ）と対をなす他方のメモリ機能体（この例ではｒｒ１５２）は消去状態Ｅにある。
【０１３９】
また、第２のリファレンスセル（この例では７７ｒ２２）で参照されるメモリ機能体（この例ではｒｌ２５２；消去状態Ｅ）と対をなす他方のメモリ機能体（この例ではｒｒ２５２）はプログラム状態Ｐにある。
【０１４０】
また、第１のリファレンスセル（この例では７７ｒ１２）で参照されるメモリ機能体（この例ではｒｌ１５２；プログラム状態Ｐ）と対をなす他方のメモリ機能体（この例ではｒｒ１５２；消去状態Ｅ）の側に、この第１のリファレンスセルに対して直列接続された第３のリファレンスセル（この例では７７ｒ１１）が存在し、この第３のリファレンスセルの第１のリファレンスセルの側に設けられたメモリ機能体（この例ではｒｌ１５１）はプログラム状態Ｐにある。
【０１４１】
また、第２のリファレンスセル（この例では７７ｒ２２）で参照されるメモリ機能体（この例ではｒｌ２５２；消去状態Ｅ）と対をなす他方のメモリ機能体（この例ではｒｒ２５２；プログラム状態Ｐ）の側に、この第２のリファレンスセルに対して直列接続された第４のリファレンスセル（この例では７７ｒ２１）が存在し、この第４のリファレンスセルの第２のリファレンスセルの側に設けられたメモリ機能体（この例ではｒｌ２５１）は消去状態Ｅにある。
【０１４２】
リファレンスセルのメモリ機能体がプログラム状態にある場合では、まわりこみ電流による電流低下が最も少ない状態を再現し、メモリ機能体が消去状態にある場合では、まわりこみ電流による電流低下が最も大きい状態（ワーストケース）を再現する。これは、メモリセルにおいてまわりこみ電流による読み出し電流のワーストケースの影響を再現したものである。したがって、リファレンスセルの記憶状態は、メモリセルのワーストケースを反映したものとなっている。
【０１４３】
また、一般的に、読み出し速度は、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のメモリセルの読み出し電流のワーストケースとの差によって決まる。したがって、上記のように、リファレンスセルアレイで、記憶状態だけでなく、まわりこみ電流についても、メモリセルのワーストケースを再現していることにより、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のワーストケースの状態におけるメモリセルの読み出し電流との差をより大きくすることが可能となる。したがって、より高精度な読み出し動作を行うことができる。
【０１４４】
下の表８に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体ｒｒ１５１〜ｒｒ１５３；ｒｒ２５１〜ｒｒ２５３のみが参照される。その逆に、表９に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体ｒｌ１５１〜ｒｌ１５３；ｒｌ２５１〜ｒｌ２５３のみが参照される。この表８または表９に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【０１４５】
なお、表８、表９に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表６に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【０１４６】
【表７】
0004594191.tif 000008
【０１４７】
【表８】
0004594191.tif 000009
【０１４８】
【表９】
0004594191.tif 000010
【０１４９】
（第２実施形態）
図８は、図６中のリファレンスブロック７０ｒａ１，７０ｒａ２にそれぞれ置き換えられるリファレンスブロック８０ｒａ１，８０ｒａ２を示している。各リファレンスブロック８０ｒａ１，８０ｒａ２は、図７中に示した一対のリファレンスセルアレイ７７ｒａ１，７７ｒａ２にそれぞれ置き換えられる一対のリファレンスセルアレイ８７ｒａ１，８７ｒａ２を備えている。
【０１５０】
これらのリファレンスセルアレイ８７ｒａ１，８７ｒａ２は、図７中に示した一対のリファレンスセルアレイ７７ｒａ１，７７ｒａ２に対して、直列リファレンスセル群としてそれぞれ行方向に並ぶ４個のリファレンスセルが電気的に直列接続されている点が異なっている。当然ながら、それに適合するように、ビット線８９ｒ１１，８９ｒ１２，…；８９ｒ２１，８９ｒ２２，…とデコード部としてのカラムセレクタ８６ｒ１１，８６ｒ１２，…；８６ｒ２１，８６ｒ２２，…の数が修正されている。その他の構成は、図７のものと同様である。なお、図８中の各構成要素の参照符号として、図７中の対応する構成要素の参照符号に１０を加えたものを用いて、個々の構成要素の説明を省略する。
【０１５１】
この半導体記憶装置では、各リファレンスセルアレイ８７ｒａ１，８７ｒａ２で直列接続されたリファレンスセルの個数（この例では４個）が、メモリセルアレイ６７ｍａで直列接続されたメモリセルの個数（この例では８個）よりも少ない。したがって、リファレンスセルアレイ８７ｒａ１，８７ｒａ２の面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【０１５２】
下に示す表１０は、図６及び図８に示す半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ｍｌ３１〜ｍｌ３８，ｍｒ３１〜ｍｒ３８に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【０１５３】
先の実施形態では、メモリセル１個分のまわりこみ電流のみを考慮していたが、この実施形態では、メモリセル２個分のまわりこみ電流を考慮に入れることが可能となり、より安定して高精度な読み出し動作を行うことが可能となる。
【０１５４】
下の表１１に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体ｒｒ１６１〜ｒｒ１６４；ｒｒ２６１〜ｒｒ２６４のみが参照される。その逆に、表１２に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体ｒｌ１６１〜ｒｌ１６４；ｒｌ２６１〜ｒｌ２６４のみが参照される。表１０に対する表１１および表１２の関係は、表７に対する表８および表９の関係と同じである。
【０１５５】
この表１１または表１２に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【０１５６】
なお、表１１、表１２に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表１０に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【０１５７】
【表１０】
0004594191.tif 000011
【０１５８】
【表１１】
0004594191.tif 000012
【０１５９】
【表１２】
0004594191.tif 000013
【０１６０】
なお、図示はしないが、第１、第２参考例から第１、第２実施形態の構成において、リファレンスセルアレイに加えて冗長リファレンスセルアレイを備え、リファレンスセルアレイに不良が発生した場合、リファレンスセルアレイを冗長リファレンスセルアレイに切り替えてもよい。
【０１６１】
従来の技術では、メモリセルアレイとリファレンスセルアレイとが同じ構成となっていたため、メモリセルアレイに直列接続されるメモリセルの個数が多くなると、リファレンスセルアレイに直列接続されるリファレンスセルの個数も多くなり、その結果、リファレンスセルアレイの面積が増大していた。このため、冗長リファレンスアレイを設け、さらに面積を増大させることは、製造コストの増大を招くため、困難であった。
【０１６２】
これに対して、本発明の半導体記憶装置では、リファレンスセルアレイの面積を大幅に削減することが可能となる。このため、面積の増大を抑えながら、リファレンスセルアレイにも冗長性を持たせることによって、リファレンスセルに起因する不良を削減することが可能となる。これにより、本発明の半導体記憶装置の歩留りを大幅に向上させることができる。
【０１６３】
また、第１、第２参考例から第１、第２実施形態において、メモリセルアレイにおいてメモリセルを直列接続する個数を８個としたが、これに拘るものではない。直列接続する個数を多くするほど、メモリセルの配置密度が高まり、記憶密度を高めることができる。このため、安価に大容量の半導体記憶装置を得ることが可能となる。
【０１６４】
また、リファレンスアレイおいてリファレンスセルを直列接続する個数については、第１参考例及び第１実施形態では３個、第２参考例及び第２実施形態では４個としたが、これに拘るものではなく、これより多い個数としてもよい。直列接続する個数を多くするほど、精度の高い読み出しを実現することが可能となるが、リファレンスセルアレイの占める面積の割合が高くなる。このため、直列接続する個数は、可能な限り少ないことが好ましい。
【０１６５】
（第３実施形態）
図９は上記半導体記憶装置が組み込まれた電子機器としての携帯電話の構成を示している。
【０１６６】
この携帯電話は、表示部１１１、ＲＯＭ（読み出し専用メモリ）１１２、ＲＡＭ（ランダムアクセスメモリ）１１３、制御回路１１４、アンテナ１１５、無線回路１１６、電源回路１１７、オーディオ回路１１８、カメラモジュール１１９、メモリカード１２０により構成されている。
【０１６７】
このうち、ＲＯＭ１１２は、図９に示す携帯電話の本体に内蔵されており、不揮発性を有し、かつ、書き換え可能であって、制御回路を動作させるためのプログラムデータ、カメラモジュール１１９において撮影された画像データ、オーディオ回路１１８で再生させるためのオーディオデータ等のデータが記憶されている。
【０１６８】
上記データは、メモリカード１２０に記憶されてもよい。メモリカード１２０は、ＲＯＭ１１２と同様に、不揮発性を有し、かつ、書き換え可能である。メモリカード１２０は、さらに、着脱可能であって、上記データのバックアップ、他の機器へのデータ転送、ＲＯＭ１１２に収めることのできないデータの記憶などの役割を果たす。
【０１６９】
ＲＯＭ１１２及びメモリカード１２０は、制御回路１１４より要求されると、記憶されたデータを制御回路１１４にデータを送る。また、ＲＯＭ１１２及びメモリカード１２０より読み出されたデータは、必要に応じてＲＡＭ１１３にも転写される。
【０１７０】
一般的に、ＲＯＭ１１２２及びメモリカード１２０からデータを読み出す時間は、ＲＡＭ１１３や制御回路１１４の動作速度と比較して遅い。このため、ＲＯＭ１１２の読み出し速度が、携帯電話の性能を左右する大きな要因となっていた。
【０１７１】
また、一方で、図９に示すように、携帯電話にカメラ機能やオーディオ機器としての機能が付加されるなど、多機能化されるに伴い、ＲＯＭ１１２及びメモリカード１２０に必要とされる容量が飛躍的に増大している。
【０１７２】
このため、大容量で、かつ、読み出し速度の速い書き換え可能な不揮発性のメモリが要求されていた。
【０１７３】
そこで、本発明の半導体記憶装置をＲＯＭ１１２及びメモリカード１２０に適用することによって、読み出し時間が従来と比べて短く、かつ、大容量の記憶装置を得ることが可能となる。
【０１７４】
特に、半導体記憶装置のメモリセルとして、図１Ａに示すメモリセルを用いることによって、読み出し速度が速く、かつ、大容量であるだけでなく、メモリ部と論理回路部の混載プロセスが簡易で安価な半導体記憶装置を得ることができる。したがって、高速、大容量で、かつ、安価な携帯電子機器を得ることができる。
【図面の簡単な説明】
【０１７５】
【図１Ａ】本発明の一実施形態の半導体記憶装置におけるメモリセルの断面構造を示す図である。
【図１Ｂ】図１Ａのメモリセルを表す回路記号を示す図である。
【図２Ａ】上記半導体記憶装置における別のメモリセルの断面構造を示す図である。
【図２Ｂ】図２Ａのメモリセルを表す回路記号を示す図である。
【図３】本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。
【図４】本発明の基礎となる一参考例の半導体記憶装置の回路構成を示す図である。
【図５】本発明の基礎となる別の参考例の半導体記憶装置の回路構成を示す図である。
【図６】本発明の一実施形態の半導体記憶装置の回路構成を示す図である。
【図７】図６の半導体記憶装置の一対のリファレンスセルアレイの回路構成を例示する図である。
【図８】図６の半導体記憶装置の一対のリファレンスセルアレイの回路構成の別の例を示す図である。
【図９】本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図１０】従来の半導体記憶装置の回路構成を示す図である。
【符号の説明】
【０１７６】
４７ｍ１〜４７ｍ８、５７ｍ１〜５７ｍ８、６７ｍ１〜６７ｍ８  メモリセル
４７ｍａ、５７ｍａ、６７ｍａ  メモリセルアレイ
４７ｒ１〜４７ｒ３、５７ｒ１〜５７ｒ４、７７ｒ１１〜７７ｒ１３、７７ｒ２１〜７７ｒ２３、８７ｒ１１〜８７ｒ１４、８７ｒ２１〜８７ｒ２４  リファレンスセル
４７ｒａ、５７ｒａ、７７ｒａ１、７７ｒａ２、８７ｒａ１、８７ｒａ２  リファレンスセルアレイ
４２、５２、６２  センスアンプ
１４、２５、３５  Ｐ型ウェル領域
１３、３２、３３  ゲート絶縁膜
２８  複合ゲート絶縁膜
３３  フローティングゲート
１１、２１、３１  ゲート電極
１５ａ、１５ｂ、２６ａ、２６ｂ、３６ａ、３６ｂ  拡散領域
１２ａ、１２ｂ、ｍｌ１１〜１８、ｍｒ１１〜１８、ｒｌ１１〜ｒｌ１３、ｒｒ１１〜ｒｒ１３、ｍｌ２１〜ｍｌ２８、ｍｒ２１〜ｍｒ２８、ｒｌ２１〜ｒｌ２４、ｒｒ２１〜ｒｒ２４、ｍｌ３１〜ｍｌ３８、ｍｒ３１〜ｍｒ３８、ｒｌ１５１〜ｒｌ１５３、ｒｒ１５１〜ｒｒ１５３、ｒｌ２５１〜ｒｌ２５３、ｒｒ２５１〜ｒｒ２５３、ｒｌ１６１〜ｒｌ１６４、ｒｒ１６１〜ｒｒ１６４、ｒｌ２６１〜ｒｌ２６４、ｒｒ２６１〜ｒｒ２６４  メモリ機能体
２７ａ、２６ｂ  記憶領域
３１、３２  プログラム状態
３３、３４  消去状態
【図１Ａ】
0004594191.tif 000014
【図１Ｂ】
0004594191.tif 000015
【図２Ａ】
0004594191.tif 000016
【図２Ｂ】
0004594191.tif 000017
【図３】
0004594191.tif 000018
【図４】
0004594191.tif 000019
【図５】
0004594191.tif 000020
【図６】
0004594191.tif 000021
【図７】
0004594191.tif 000022
【図８】
0004594191.tif 000023
【図９】
0004594191.tif 000024
【図１０】
0004594191.tif 000025