(57)【特許請求の範囲】
【請求項１】
第１基板の上で複数の画素領域毎に形成された第１スイッチング素子と、
前記第１スイッチング素子に電気的に接続された画素電極と、
前記画素電極に間隙をおいて対向し且つ前記画素領域毎に独立して形成された個別対向電極と、
前記個別対向電極に接続される第２スイッチング素子と、
前記個別対向電極と前記画素電極の間に挟まれる液晶層と、
前記第１のスイッチング素子と前記第２のスイッチング素子とに位相をずらしてパルス電圧を入力することによって、前記画素電極に電圧Ｖ0を印加している時には前記個別対向電極に０Ｖを印加し、前記画素電極に０Ｖを印加している時には前記個別対向電極に電圧Ｖ0を印加する画素駆動回路と、
を有することを特徴とする液晶表示装置。
【請求項２】
前記第２スイッチング素子及び前記個別対向電極は前記第１基板上に形成され、前記個別対向電極は導電性の支持部に支えられていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記画素電極は前記第１基板の上面に対して略垂直に形成され、
前記第２スイッチング素子は前記第１基板上に形成され、
前記個別対向電極は、前記第１基板の前記上面に対して略垂直に形成されるとともに前記第２スイッチング素子に接続されている
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記第１基板に対向して設けられる第２基板を備え、
前記第２スイッチング素子及び前記個別対向電極は前記第２基板の上に形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記第２スイッチング素子は前記第１基板の上に形成され、
前記個別対向電極は前記第１基板に対向して設けられる第２基板の上に形成され、
前記第２スイッチング素子と前記個別対向電極は導電性柱を介して電気的に接続されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
第１基板上の画素領域に第１スイッチング素子と第２スイッチング素子を形成する工程と、
前記第１スイッチング素子と前記第２スイッチング素子を覆う第１絶縁膜を前記第１基板上に形成する工程と、
前記第１絶縁膜に第１開口を形成する工程と、
前記第１絶縁膜上で、前記第１開口を通して前記第１スイッチング素子に電気的に接続される画素電極を前記画素領域毎に形成する工程と、
前記画素電極及び前記第１絶縁膜の上に膜を形成する工程と、
前記膜をパターニングして前記第２スイッチング素子の上に第２開口を形成する工程と、
前記膜上で、前記第２開口を通して前記第２スイッチング素子に電気的に接続される個別対向電極を前記画素領域毎に個別に形成する工程と、
前記膜を除去することにより前記個別対向電極と前記画素電極の間に空間を形成する工程と、
前記第１のスイッチング素子と前記第２のスイッチング素子とに位相をずらしてパルス電圧を入力することによって、前記画素電極に電圧Ｖ0を印加している時には前記個別対向電極に０Ｖを印加し、前記画素電極に０Ｖを印加している時には前記個別対向電極に電圧Ｖ0を印加する画素駆動回路を接続する工程と、
を有することを特徴とする液晶表示装置の製造方法。
【請求項７】
第１基板上の画素領域に第１スイッチング素子と第２スイッチング素子を形成する工程と、
前記第１スイッチング素子と前記第２スイッチング素子の上に膜を形成する工程と、
前記膜をパターニングすることにより、前記第１スイッチング素子に繋がる第１溝と、前記第２スイッチング素子に繋がる第２溝を形成する工程と、
前記第１溝内に導電材を形成することにより前記第１スイッチング素子に電気的に接続される画素電極を形成するとともに、前記第２溝内に導電材を形成することにより前記第２スイッチング素子に電気的に接続される個別対向電極を形成する工程と、
前記膜を除去して前記個別対向電極と前記画素電極の間に空間を形成する工程と、
前記第１のスイッチング素子と前記第２のスイッチング素子とに位相をずらしてパルス電圧を入力することによって、前記画素電極に電圧Ｖ0を印加している時には前記個別対向電極に０Ｖを印加し、前記画素電極に０Ｖを印加している時には前記個別対向電極に電圧Ｖ0を印加する画素駆動回路を接続する工程と、
を有することを特徴とする液晶表示装置の製造方法。
【請求項８】
第１基板上の画素領域に第１スイッチング素子を形成する工程と、
前記第１スイッチング素子を覆う第１絶縁膜を前記第１基板上に形成する工程と、
前記第１絶縁膜に第１開口を形成する工程と、
前記第１絶縁膜上で、前記第１開口を通して前記第１スイッチング素子に電気的に接続される画素電極を前記画素領域毎に形成する工程と、
第２基板上の画素領域に第２スイッチング素子を形成する工程と、
前記第２スイッチング素子を覆う第２絶縁膜を前記第２基板上に形成する工程と、
前記第２絶縁膜に第２開口を形成する工程と、
前記第２絶縁膜上で、前記第２開口を通して前記第２スイッチング素子に電気的に接続される個別対向電極を前記画素領域毎に形成する工程と、
前記画素電極と前記個別対向電極と前記第１スイッチング素子と前記第２スイッチング素子を挟む向きで前記第１基板と前記第２基板を張り合わせる工程と、
前記第１基板と前記第２基板を張り合わせる前か後に、前記第１基板と前記第２基板の空間に液晶を封入する工程と、
前記第１のスイッチング素子と前記第２のスイッチング素子とに位相をずらしてパルス電圧を入力することによって、前記画素電極に電圧Ｖ0を印加している時には前記個別対向電極に０Ｖを印加し、前記画素電極に０Ｖを印加している時には前記個別対向電極に電圧Ｖ0を印加する画素駆動回路を接続する工程と、
を有することを特徴とする液晶表示装置の製造方法。
【請求項９】
第１基板上の画素領域に第１スイッチング素子と第２スイッチング素子を形成する工程と、
前記第１スイッチング素子と前記第２スイッチング素子を覆う第１絶縁膜を前記第１基板上に形成する工程と、
前記第１絶縁膜に第１開口を形成する工程と、
前記第１絶縁膜上で、前記第１開口を通して前記第１スイッチング素子に電気的に接続される画素電極を前記画素領域毎に形成する工程と、
前記第２開口を通して前記第２スイッチング素子に電気的に接続される導電性柱を前記第１絶縁膜の上に形成する工程と、
第２基板上の画素領域毎に個別対向電極を形成する工程と、前記個別対向電極と前記画素電極が対向する向きで、前記導電性柱の先端が前記個別対向電極に接続する状態で前記第１基板と前記第２基板を張り合わせる工程と、
前記第１のスイッチング素子と前記第２のスイッチング素子とに位相をずらしてパルス電圧を入力することによって、前記画素電極に電圧Ｖ0を印加している時には前記個別対向電極に０Ｖを印加し、前記画素電極に０Ｖを印加している時には前記個別対向電極に電圧Ｖ0を印加する画素駆動回路を接続する工程と、
を有することを特徴とする液晶表示装置の製造方法。
【請求項１０】
マイクロカプセル化された液晶をポリマーに混入した構造の液晶層を前記画素電極と前記第１絶縁膜の上に形成し、
前記第２開口に接続されるコンタクト孔を前記液晶層内に形成した後に、前記導電性柱を前記コンタクト孔に形成する工程と、
を有することを特徴とする請求項９に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置及びその製造方法に関し、より詳しくは、各画素ごとにスイッチング素子を設けてなるアクティブマトリクス型の液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置は、例えば図１(a) に示すような構造を有している。
図１(a) において、第１のガラス基板101 の上には下地絶縁膜102 を介して能動素子として薄膜トランジスタ（ＴＦＴ）103 が形成されている。薄膜トランジスタ103 は、下地絶縁膜102 の上に形成された半導体層103aと、半導体層103aの中央の上にゲート絶縁膜103bを介して形成されたゲート電極103cと、半導体活性層103aのうちゲート電極103cの両側に形成されたドレイン層103dとソース層103eとを有している。
【０００３】
薄膜トランジスタ103 を覆う第１層間絶縁膜104 上にはデータ配線105 とゲート配線106 とソース配線107 が形成され、さらに第１層間絶縁膜104 上にはデータ配線105 、ゲート配線106 及びソース配線107 を覆う第２層間絶縁膜108 が形成されている。ゲート配線106 は、第１層間絶縁膜104 の第１ホール104aを通してゲート電極103cに接続され、データ配線105 は、第１層間絶縁膜104 の第２ホール104bを通してドレイン層103dに接続され、さらに、ソース配線107 は、第１層間絶縁膜104 の第３ホール104cを通してソース層103eに接続されている。
【０００４】
第２層間絶縁膜108 の上には画素電極109 が形成され、この画素電極109 は、第２層間絶縁膜108 のホール108aを通してソース配線107 に接続されている。
以上のような薄膜トランジスタ103 、画素電極109 、データ配線105 、ゲート配線106 及びソース配線107 の回路図は、図１(b) に示すようになる。
一方、第２のガラス基板111 の表示領域の全体には、透明導電材よりなる共通電極112 が形成され、共通電極112 と第２のガラス基板111 の間にはカラーフィルタ及びブラックマトリクス113 が形成されている。
【０００５】
上記した第１のガラス基板101 と第２のガラス基板111 は、画素電極109 と共通電極112 を間隔をおいて対向させた状態で固定され、それらの基板101,111 の間には液晶110 が挟まれている。
以上のような薄膜トランジスタ103 、対向電極112 等には画素駆動用回路（不図示）が接続され、その画素駆動回路によって薄膜トランジスタ103 が制御されている。
【０００６】
画素電極109 には、画素駆動用回路によって例えば図１(c) に示すような±５Ｖの駆動電圧が印加され、また、共通電極112 には０Ｖ電圧配線が接続されている。液晶110 は、画素電極109 と共通電極112 の間の電界の変化により駆動される。従って、液晶110 を十分に動作させるために１０Ｖ以上の液晶駆動電源が必要となる。
【０００７】
【発明が解決しようとする課題】
ところで、液晶表示装置においては表示部、画素駆動用回路の他に周辺回路が設けられていて、周辺回路に用いられるＩＣに接続される電源の電圧は例えば３．３Ｖと低くなっている。
従って、液晶表示装置においては、周辺回路用ＩＣの駆動と画素駆動用回路の駆動でそれぞれ２つの電源が必要となっている。
【０００８】
今後、液晶表示装置の低コスト化のために、薄膜トランジスタを用いた周辺回路が、表示部、画素駆動用回路と同一基板上に製造することが進められる。
このような場合、上記したように周辺回路の駆動と液晶の駆動に必要な電圧がそれぞれ異なるために、高耐圧の薄膜トランジスタと２つの電源が必要になり、消費電力を下げることは難しかった。
【０００９】
本発明の目的は、液晶駆動に必要な電圧を下げることができる液晶表示装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記した課題は、第１基板と第２基板の間の各画素領域毎に画素電極と個別対向電極を間隔を置いて形成し、画素電極に第１のスイッチング素子を接続するとともに、個別対向電極に第２のスイッチング素子を接続し、さらに、前記第１のスイッチング素子と前記第２のスイッチング素子とに位相をずらしてパルス電圧を入力することによって、前記画素電極に電圧Ｖ0を印加している時には前記個別対向電極に０Ｖを印加し、前記画素電極に０Ｖを印加している時には前記個別対向電極に電圧Ｖ0を印加する画素駆動回路を接続した構成を有する液晶表示装置によって解決される。第１のスイッチング素子と第２のスイッチング素子は、例えば薄膜トランジスタである。
【００１１】
個別対向電極は、画素電極が形成される第１基板の上の絶縁膜上に支持部を介して形成してもよいし、または第２基板の上に形成してもよい。また、第２基板上に個別対向電極を形成する場合には、個別対向電極に接続される第２のスイッチング素子は第２基板上に形成してもよいし、第１基板上に形成してもよい。第２のスイッチング素子を第１基板上に形成し、個別対向電極を第２基板上に形成する場合には、第２のスイッチング素子と個別対向電極の接続は導電性柱を介して接続される。
【００１２】
また、個別対向電極と画素電極は、第１基板の面に対して垂直になる向きに対向させてもよい。
以上のように本発明によれば、画素電極に接続される第１のスイッチング素子と個別対向電極に接続される第２のスイッチング素子に、それぞれ電圧Ｖ0 を位相をずらして入力すると、それらの電極の間に封入された液晶は±Ｖ0 により発生する電界と等価になるので、液晶の動作は従来と同じになる。しかし、液晶駆動に必要な電源の電圧は従来の半分になるので、液晶駆動回路の駆動に必要な電圧を下げることが可能になる。
【００１３】
従って、周辺回路と液晶駆動回路に接続される電源を共有することができるようになる。その結果、液晶駆動回路に印加される電圧が小さくなることにより消費電力を下げることが可能になり、低コスト化が図れる。
【００１４】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図２〜図５は、本発明の第１実施形態に係る液晶表示装置の表示部の形成工程を示す断面図である。
【００１５】
図２(a) に示すような薄膜トランジスタを系するまでの工程を説明する。
まず、ガラスよりなる絶縁性のＴＦＴ基板１の上に、下地絶縁膜２としてSiO2膜をプラズマＣＶＤ（Ｐ−ＣＶＤ）法により２００ｎｍの厚さに形成した後に、下地絶縁膜２の上に厚さ５０ｎｍの非晶質シリコン（a-Si）膜をＰ−ＣＶＤ法により形成する。
【００１６】
続いて、窒素雰囲気中でa-Si膜を４５０℃で２時間加熱した後に、３００ｍＪ／ｃｍ2 のパワーでレーザ光を照射することにより、a-Si膜を多結晶化して多結晶シリコン（半導体）膜３に変える。
さらに、多結晶シリコン膜３をフォトリソグラフィー法によりパターニングしてＴＦＴ基板１に画定される表示領域と周辺回路領域と液晶駆動用回路領域のそれぞれの能動素子形成領域に多結晶シリコン膜３を残す。ここで、複数の画素領域Ａを有する表示領域では、図２(a) に示すように、各画素領域Ａの両側寄りの２カ所の能動素子領域に多結晶シリコン膜３を残す。
【００１７】
次に、多結晶シリコン膜３と下地絶縁膜２の上に、SiO2よりなるゲート絶縁膜４をＰ−ＣＶＤ法により形成し、さらにそのゲート絶縁膜４を窒素雰囲気中で２時間、温度４５０℃でアニールする。さらに、ゲート絶縁膜４上にゲート電極５を形成するためのアルミニウム膜をスパッタ法により３００ｎｍの厚さに形成する、
アルミニウム膜の上にゲート形状のレジストパターン（不図示）を形成した後に、そのレジストパターンをマスクに使用し、Cl2 とBCl3とSiCl4 の混合ガスを用いてアルミニウム膜をドライエッチングし、これによりゲート電極５を形成する。続いて、レジストパターンをマスクに使用して、ゲート絶縁膜４をCF4 ガスを用いてドライエッチングする。これにより、ゲート電極５及びゲート絶縁膜４は、能動素子領域の多結晶シリコン膜３の中央を通る領域に形成される。
【００１８】
次に、図２(b) に示すように、ゲート電極５をマスクに使用して多結晶シリコン膜３に不純物をドーピングする。例えば画素領域Ａにおいて、多結晶シリコン膜３には、PH3 とH2の混合ガスを用いてイオン注入法によりリンがドーピングされる。リンのイオン注入は、例えば２回行われ、１回目は加速エネルギー９０keV 、ドーズ量１×１０14cm-2の条件、２回目は加速エネルギー１０keV 、ドーズ量４×１０15cm-2の条件に設定される。その後に、基板温度３８０℃、２時間の条件で窒素雰囲気で多結晶シリコン膜３をアニールした後に、２００mJ/cm2のパワーでレーザ光を照射して不純物を活性化する。これにより、各能動素子領域の多結晶シリコン膜３のうちゲート電極５の両側の領域にはＬＤＤ構造のソース層３ｓとＬＤＤ構造のドレイン層３ｄが形成される。
以上により薄膜トランジスタ（ＴＦＴ）の形成工程が終了し、表示領域の各画素領域Ａ内には第１のＴＦＴ６と第２のＴＦＴ７が存在する。
【００１９】
周辺回路領域と液晶駆動用回路には同様にｎ型のＴＦＴが形成されるとともにｐ型のＴＦＴも形成される。ｐ型のＴＦＴを形成する場合には、多結晶シリコン膜のゲート電極の両側の多結晶シリコン膜には、B2H6とH2を用いてイオン注入法によりホウ素がドーピングされる。ホウ素が注入された多結晶シリコン膜は、上記したと同じ条件でアニールされ且つレーザ光が照射される。
【００２０】
次に、図２(c) に示すように、ＴＦＴ６，７と下地絶縁膜２の上に第１の層間絶縁膜８をプラズマＣＶＤ（Ｐ−ＣＶＤ）法により形成する。第１の層間絶縁膜８は、下から順に、厚さ３０ｎｍの酸化シリコン（SiO2）膜と厚さ３７０ｎｍの窒化シリコン（Si3N4)膜を成長することにより構成される。
【００２１】
続いて、基板温度３８０℃、２時間の条件で第１の層間絶縁膜８を窒素雰囲気中でアニールして第１の層間絶縁膜８を緻密化する。
さらに、第１の層間絶縁膜８をフォトリソグラフィー法によりパターニングすることにより、ゲート電極５、ソース層３ｓ及びドレイン層３ｄのそれぞれ上に第１〜第３のコンタクトホール８ａ〜８ｃを形成する。第１〜第３のコンタクトホール８ａ〜８ｃを形成する際に、第１の層間絶縁膜８を構成する酸化シリコン膜はHFとNH4 とH2O を用いてエッチングされ、第１の層間絶縁膜８を構成する窒化シリコン膜はCF4 とO2の混合ガスを用いてエッチングされる。
【００２２】
次に、レジストパターンを除去した後に、第１〜第３のコンタクトホール８ａ〜８ｃの中と第１の層間絶縁膜８の上に金属膜をスパッタにより形成する。その金属膜は、例えば、厚さ１００ｎｍのチタン層と厚さ２００ｎｍのアルミニウム層と厚さ１００ｎｍのチタン層を下から順に形成した三層構造を有している。
続いて、図３(a) に示すように金属膜をフォトリソグラフィー法によりパターニングすることによって、画素領域Ａの第１のＴＦＴ６上において、第１のホール８ａを通してドレイン層３ｄに接続されるデータ配線９ａと、第２のホール８ｂを通してゲート電極５に接続されるゲート配線９ｂと、第３のホール８ｃを通してソース層３ｓに接続されるソース配線９ｃを第１の層間絶縁膜８の上にそれぞれ形成するとともに、画素領域Ａの第２のＴＦＴ７上において、第１のホール８ａを通してドレイン層３ｄに接続される対向データ配線１０ａと、第２のホール８ｂを通してゲート電極５に接続されるゲート配線１０ｂと、第３のホール８ｃを通してソース層３ｓに接続されるソース配線１０ｃを第１の層間絶縁膜８の上に形成する。
【００２３】
次に、図３(b) に示すように、データ配線９ａ、対向データ配線１０ａ、ゲート配線９ｂ，１０ｂ及びソース配線９ｃ，１０ｃを覆う窒化シリコンよりなる第２の層間絶縁膜１１をＰ−ＣＶＤ法により層間絶縁膜８の上に２００ｎｍの厚さに形成する。
さらに、第２の層間絶縁膜１１をフォトリソグラフィー法によりパターニングして第１のＴＦＴ６に接続されたソース配線９ｃの上に第１のビアホール１１ａを形成する。第１のビアホール１１ａを形成するためのドライエッチングは、CF4 とO2の混合ガスを用いて行われる。
【００２４】
続いて、第１のビアホール１１ａ内と第２の層間絶縁膜１１上に、透明性の導電材であるＩＴＯ膜をスパッタにより１００ｎｍの厚さに形成する。それから、ＩＴＯ膜をフォトリソグラフィー法によりパターニングすることにより各画素領域Ａ毎に分離する。画素領域Ａ内でＩＴＯ膜は例えば３５ｎｍ×１００ｎｍの大きさの画素電極１２となり、第１のビアホール１１ａを通してソース配線９ｃに接続される。
【００２５】
次に、図３(c) に示すように、画素電極１２と第２の層間絶縁膜１１の上に、感光性のポリイミド（有機樹脂）膜１３を２００ｎｍの厚さにスピンコートした後に、ポリイミド膜１３を露光、現像して第２のＴＦＴ７に接続されたソース配線１０ｃの上に開口１３ａを形成する。なお、ポリイミド膜１３の代わりにレジスト膜を使用してもよい。
【００２６】
さらに、ポリイミド膜１３をマスクに使用して開口１３ａの下の第２の層間絶縁膜１１をエッチングしてソース配線１０ｃ上に第２のビアホール１１ｂを形成する。第２の層間絶縁膜１１のエッチングはCF4 とO2の混合ガスを用いて行われる。なお、開口１３ａは、各画素領域Ａ毎に別々にソース配線１０ｃ上に形成される。
【００２７】
この後に、開口１３ａ内と第２のビアホール１１ｂ内とポリイミド膜１３上に厚さ１００ｎｍのＩＴＯ膜を形成する。
続いて、図４(a) に示すように、そのＩＴＯ膜をフォトリソグラフィー法によりパターニングして画素電極１２に対向する個別対向電極１４を形成するとともに、その個別対向電極１４を開口１３ａ及び第２のビアホール１１ｂを通してソース配線１０ｃに接続する。なお、開口１３ａ内と第２のビアホール１１ｂ内のＩＴＯ膜は個別対向電極１４を支持する導電性の支持部１４ａとして機能する。
【００２８】
個別対向電極１４は例えば図６に示すようにポリイミド膜１３を介して画素電極１２に対向する矩形形状を有し、また、支持部１４ａは個別対向電極１４の一辺に沿って壁形状を有している。
この後に、図４(b) に示すように、ポリイミド膜１３を溶剤により選択的に除去すると、画素電極１２と個別対向電極１４の間に隙間が形成されるとともに導電性の支持部１４ａが現れる。
【００２９】
次に、図５に示すように、ブラックマトリクス１５とカラーフィルタ１６が上面に形成されたガラスよりなる対向基板１７を用意し、その対向基板１７とＴＦＴ基板１とを張り合わせる。その張り合わせは、対向基板１７とＴＦＴ基板１の外周領域にシール材（不図示）を介して行われ、しかもカラーフィルタ１６と画素電極１２が対向し且つカラーフィルタ１６が個別対向電極１４に極めて接近するか或いは接触する状態で張り合わされる。
【００３０】
なお、ＴＦＴ基板１と対向基板１７の間には、それらの基板の張り合わせの前か後に液晶１８が封入される。
以上の工程により形成された液晶表示装置の画素領域Ａにおける画素電極１２、第１のＴＦＴ６、個別対向電極１４、第２のＴＦＴ７は図７(a) に示すように画素駆動回路２０に接続される。
【００３１】
そして、第１のＴＦＴ６と第２のＴＦＴ７には、図７(b) に示すように、０Ｖ又は５Ｖの電圧のデータ信号又は対向データ信号が印加される。即ち、電圧５Ｖの電源に接続された画素駆動回路２０は、第１のＴＦＴ６と第２のＴＦＴ７に位相をずらしてパルス電圧を入力することによって、データ配線９ａを通して画素電極１２に５Ｖを入力している時には対向データ配線１０ａを介して個別対向電極１４に０Ｖの電圧を印加し、また、データ配線９ａを通して画素電極１２に０Ｖの電圧を印加している時には対向電圧配線１０ａを介して個別対向電極１４に５Ｖの電圧を入力する。第１のＴＦＴ６に入力するデータ信号と第２のＴＦＴ７に入力する対向データ信号との時間差は、それらのパルス信号のパルス幅と同一である。
【００３２】
これにより、個別対向電極１４と画素電極１２の間の液晶１８は、図１(b) に示すと同様に±５Ｖの交流電界に置かれることになる。
従って、液晶駆動回路に必要な電圧を従来の半分まで下げることができるようになり、その結果、周辺回路と液晶駆動回路にそれぞれ別々の電源が必要であったものを１つの電源のみで共有できるようになる。この結果、薄膜トランジスタの耐圧を小さくして消費電力を下げることが可能になり、しかも１電源として低コスト化を進めることができる。
【００３３】
上述した個別対向電極１４は、第２のＴＦＴ７上のソース配線１０ｃ上の支持部４ａによってのみ支えられているが、個別対向電極１４の湾曲などを確実に防止したい場合には、図８に示すように、第１のＴＦＴ６上方で画素電極１２と個別対向電極１４の間に絶縁性のスペーサ１９を挟んでもよい。例えば、図４(b) に示したようにポリイミド膜１３を除去した後に、再び感光性のポリイミドを画素電極１４と第２の層間絶縁膜１３の上に塗布し、ポリイミドを露光、現像することによって画素電極１２と個別対向電極１４の間の一部に残してこれをスペーサ１９と使用する。
（第２の実施の形態）
第１の実施の形態では、個別対向電極１４を支持する支持部１４ａは、図６に示したように第２のＴＦＴ７のソース配線１０ｃに沿って形成されているが、図９(a) 〜(c) に示すように矩形状の個別対向電極１４の１辺だけでなく２辺又は３辺に沿って形成してもよい。図９(a) は、隣り合う２辺に沿って支持部１４ａ、１４ｃが形成された個別対向電極１４の上面、図９(b) は、隣り合う３辺に沿って支持部１４ａ，１４ｂ，１４ｃが形成された個別対向電極１４の上面、図９(c) は、対向する２辺に沿って支持部１４ａ，１４ｂが形成された個別対向電極１４の上面をそれぞれ示している。
【００３４】
次に、図９(c) に示したような個別対向電極１４の平行な２辺に沿った部分に支持部１４ａ，１４ｂを形成する工程を説明する。
まず、下地絶縁膜２の形成から第２の層間絶縁膜１１の形成までの工程は、第１実施形態と同様である。
次に、図１０(a) に示すように、第２の層間絶縁膜１１をフォトリソグラフィー法によりパターニングして、第１及び第２のＴＦＴ６，７にそれぞれ接続されるソース配線９ｃ，１０ｃの上に第１及び第２のビアホール１１ａ，１１ｂを形成した後に、第１のビアホール１１ａを通して第１のＴＦＴ６に電気的に接続される画素電極１２を第２の層間絶縁膜１１上に形成し、その後に画素電極１２と第２の層間絶縁膜１１の上に感光性のポリイミド膜１３を形成する。さらに、感光性のポリイミド膜１３を露光、現像することにより、第２のビアホール１１ｂ内とその上のポリイミドを部分的に除去して第１の開口１３ａを形成するとともに第１のＴＦＴ６の上方に第２の開口１３ｂを形成する。
【００３５】
次に、ポリイミド膜１３上と第１及び第２のホール１３ａ，１３ｂ内にＩＴＯ膜を形成した後に、そのＩＴＯ膜をフォトリソグラフィー法によりパターニングすることにより、図１０(b) に示すようにＩＴＯ膜を各画素領域Ａ毎に分離するとともに第１及び第２の開口１３ａ，１３ｂ内に残すと、画素領域Ａ内には、第１及び第２の支持部１４ａ，１４ｂを下面に有する個別対向電極１４が形成される。この場合、個別対向電極１４は、第１の支持部１４ａ及びソース配線１０ｃを介して第２のＴＦＴのソース層３ｓに電気的に接続される。なお、第２の支持部１４ｂは第２の層間絶縁膜１１により第１のＴＦＴ６から絶縁されている。
【００３６】
その後に、ポリイミド１３を溶剤により除去すると、個別対向電極１４は、図１１(a) に示すように、第２のＴＦＴ７上のソース配線１０ｃの上の第１の支持部１４ａだけでなく、第１のＴＦＴ６上の第２の支持部（スペーサ）１４ｂによって支えられる。
その後には、図１１(b) に示すように、第１実施形態と同様に、上面にブラックマトリクス１５とカラーフィルタ１６が形成された対向基板１７を用いて、対向基板１７とＴＦＴ基板１とを張り合わせる。そして、ＴＦＴ基板１と対向基板１７の間には、基板の張り合わせの前か後に液晶１８が封入される。
【００３７】
以上のような液晶表示装置においては、個別対向電極１４が第２のＴＦＴの上だけでなくその他の部分でも支持部１４ａ，１４ｂによって支えられるので、個別対向電極１４の変形がより確実に防止される。そのような画素領域Ａでは、図７(a) に示した回路図となり、図７(b) に示した信号が入力される。
（第３の実施の形態）
上述した実施形態では、個別対向電極をＴＦＴ基板側に形成しているが、図１２に示すように対向基板側に形成してもよい。
【００３８】
図１２において、第１実施形態と同様に、ガラスよりなるＴＦＴ基板１の上には下地絶縁膜２が形成され、下地絶縁膜２の上には第１の層間絶縁膜８に覆われた第１のＴＦＴ６が各画素領域毎に形成されている。第１のＴＦＴ６は、ゲート絶縁膜４を介して半導体層３上に形成されたゲート電極５と、半導体層３のうちゲート電極５の両側部分に形成されたＬＤＤ構造のドレイン層３ｄとＬＤＤ構造のソース層３ｓを有している。ドレイン層３ｄはコンタクトホール８ａを通して第１の層間絶縁膜８上のデータ配線９ａに接続され、ゲート電極５はコンタクトホール８ｂを通して第１の層間絶縁膜８上のゲート配線９ｂに接続され、さらにソース層３ｓはコンタクトホール８ｃを通して第１の層間絶縁膜８上のソース配線９ｓに接続されている。データ配線９ａ、ゲート配線９ｂ、ソース配線９ｃ及び第１の層間絶縁膜８の上には第２の層間絶縁膜１１が形成され、第２の層間絶縁膜１１の上には画素電極１２が形成されている。画素電極１２は、第２の層間絶縁膜１１に形成されたビアホール１１ａを通してソース配線９ｃに接続されている。
【００３９】
一方、対向基板１７上には下地絶縁膜２１が形成され、下地絶縁膜２１の上には第１の層間絶縁膜２２に覆われた第２のＴＦＴ２３が各画素領域毎に形成されている。第２のＴＦＴ２３は、ゲート絶縁膜２４を介して半導体層２６上に形成されたゲート電極２５と、半導体層２６のうちゲート電極２５の両側に形成されたＬＤＤ構造のドレイン層２６ｄとＬＤＤ構造のソース層２６ｓを有している。ドレイン層２６ｄはコンタクトホール２２ａを通して第１の層間絶縁膜２２上の対向データ配線２７ａに接続され、ゲート電極２５はコンタクトホール２２ｂを通して第１の層間絶縁膜２２上のゲート配線２７ｂに接続され、さらにソース層２６ｓはコンタクトホール２２ｃを通して第１の層間絶縁膜２２上のソース配線２７ｃに接続されている。対向データ配線２７ａ、ゲート配線２７ｂ、ソース配線２７ｃ及び第１の層間絶縁膜２２の上には第２の層間絶縁膜２８が形成され、第２の層間絶縁膜２８の上には個別対向電極２９が形成されている。個別対向電極２９は、第２の層間絶縁膜２８に形成されたビアホール２８ａを通してソース配線２７ｃに接続されている。
【００４０】
上述した対向基板１７とＴＦＴ基板１は、個別対向電極２９と画素電極１２が隙間を介して対向する状態で張り合わされ、画素電極１２と個別対向電極２９の間には液晶１８が封入されている。
以上のような構造の液晶表示の画素領域では、図７(a) に示すような回路構成を有し、画素電極１２と個別対向電極２９には図７(b) に示すような電圧が印加される。したがって、図１２に示す構造を有する液晶表示装置においても、画素駆動回路２０の電源として５Ｖ電源を使用することができる。
【００４１】
次に、図１２に示した構造を形成するまでの工程を説明する。
まず、図１３(a) に示すように、ガラスよりなる第１の絶縁膜基板１上に下地絶縁膜２を形成し、さらに下地絶縁膜２上に第１実施形態と同じ条件及び方法によって第１のＴＦＴ６を形成し、さらに第１のＴＦＴ６を覆う第１の層間絶縁膜８を下地絶縁膜２上に形成する。ここでは、個別対向電極に接続されるＴＦＴは形成されない。
【００４２】
続いて、第１の層間絶縁膜８をパターニングして第１のＴＦＴ６のゲート電極５、ソース層３ｓ、ドレイン層３ｄの上にそれぞれ第１〜第３のコンタクトホール８ａ〜８ｃを形成し、その後に、第１の層間絶縁膜８上に金属膜を形成し、その金属膜をフォトリソグラフィー法によりパターニングすることにより、第１のコンタクトホール８ａを通してドレイン層３ｄに接続されるデータ配線９ａと、第２のコンタクトホール８ｂを通してゲート電極５に接続されるゲート配線９ｂと、第３のコンタクトホール８ｃを通してソース層３ｓに接続されるソース配線９ｃを形成する。
【００４３】
その後に、図１３(b) に示すように、第１の実施形態と同じ条件で、第１の層間絶縁膜８の上に窒化シリコンよりなる第２の層間絶縁膜１１を形成し、また、第２の層間絶縁膜１１をパターニングしてソース配線９ｃの上にビアホール１１ｂを形成し、さらに、ビアホール１１ｂを通してソース配線３ｓに接続される画素電極１２を第２の層間絶縁膜１１上に形成する。
【００４４】
なお、第２のＴＦＴを形成しないことを除き、ＴＦＴ基板１上に画素電極１２を形成するまでの各条件は第１実施形態と同じにする。
そのようなＴＦＴ基板１に対向して配置される対向基板上の個別対向電極は図１４(a) 〜(c) に示すような工程を経て形成される。
まず、図１４(a) に示す構造を形成するまでの工程を説明する。
【００４５】
ガラスよりなる第２の絶縁膜基板１７上に下地絶縁膜２１として厚さ２００ｎｍのSiO2をＰ−ＣＶＤ法により形成した後に、下地絶縁膜２１の上に厚さ５０ｎｍの非晶質シリコン膜をＰ−ＣＶＤ法により形成する。続いて、窒素雰囲気中でa-Si膜を４５０℃で２時間加熱しながら３００ｍＪ／ｃｍ2 のパワーでレーザ光を照射することにより、a-Si膜を多結晶化して多結晶シリコン（半導体）膜に変える。
【００４６】
さらに、多結晶シリコン膜をフォトリソグラフィー法によりパターニングすることにより、第２の絶縁膜基板１７に画定される表示領域の能動素子領域毎に分離させて多結晶シリコン膜２６を残す。
次に、多結晶シリコン膜２６と下地絶縁膜２１の上にSiO2よりなるゲート絶縁膜２４をＰ−ＣＶＤ法により形成し、さらにそのゲート絶縁膜２４を窒素雰囲気中で２時間、４５０℃の温度でアニールする。さらに、ゲート絶縁膜２４上にアルミニウム膜を３００ｎｍの厚さにスパッタ法により形成する、
アルミニウム膜の上にゲート形状のレジストパターンを形成した後に、そのレジストパターンをマスクに使用し、Cl2 とBCl3とSiCl4 の混合ガスを用いてアルミニウム膜をドライエッチングし、これによりアルミニウム膜からなるゲート電極２５を形成する。続いて、レジストパターンをマスクに使用して、ゲート絶縁膜２４をCF4 ガスを用いてドライエッチングする。これにより、ゲート電極２５及びゲート絶縁膜２４は、各能動素子領域の多結晶シリコン膜２６の中央を通る領域に形成される。
【００４７】
さらに、ゲート電極２５をマスクに使用して多結晶シリコン膜２６に不純物をイオン注入してゲート電極２５の両側の多結晶シリコン膜２６にＬＤＤ構造のソース層２６ｓとＬＤＤ構造のドレイン層２６ｄを形成する。不純物イオン注入条件は、第１実施形態と同じにする。
以上により第２のＴＦＴ２３の形成工程が終了する。
【００４８】
次に、第２のＴＦＴ２３を覆う第１の層間絶縁膜２２をプラズマＣＶＤ（Ｐ−ＣＶＤ）法により下地絶縁膜２１の上に形成する。第１の層間絶縁膜２２は、厚さ３０ｎｍの酸化シリコン（SiO2）膜と厚さ３７０ｎｍの窒化シリコン（Si3N4)膜を下から順に成長した構造を有している。
続いて、基板温度３８０℃、２時間の条件で第１の層間絶縁膜２２を窒素雰囲気中でアニールする。
【００４９】
次に、第２の層間絶縁膜２２をフォトリソグラフィー法によりパターニングすることにより、ゲート電極２５、ソース層２６ｓ及びドレイン層２６ｄのそれぞれ上に第１〜第３のコンタクトホール２２ａ〜２２ｃを形成する。
さらに、レジストパターンを除去した後に、第１〜第３のコンタクトホール２２ａ〜２２ｃの中と第１の層間絶縁膜２２の上に金属膜をスパッタにより形成する。その金属膜は、例えば、厚さ１００ｎｍのチタン層と厚さ２００ｎｍのアルミニウム層と厚さ１００ｎｍのチタン層を下から順に形成された三層構造を有している。
【００５０】
続いて、金属膜をフォトリソグラフィー法によりパターニングすることによって、第２のＴＦＴ２３の第１のホール２２ａを通してドレイン層２６ｄに接続される対向データ配線２７ａと、第２のホール２２ｂを通してゲート電極２５に接続されるゲート配線２７ｂと、第３のホール２２ｃを通してソース層２６ｓに接続されるソース配線２７ｃを第１の層間絶縁膜２２の上に形成する。
【００５１】
次に、図１４(b) に示す構造を形成するまでの工程を説明する。
まず、対向データ配線２７ａ、ゲート配線２７ｂ及びソース配線２７ｃを覆う第２の層間絶縁膜３０として窒化シリコン膜をＰ−ＣＶＤ法により第１の層間絶縁膜２２の上に２００ｎｍの厚さに形成する。
その後に、スパッタ法により厚さ１００ｎｍのクロム膜を第２の層間絶縁膜３０上に形成し、さらにクロム膜をパターニングすることにより画素領域を囲むブラックマトリクス３１を形成する。
【００５２】
その後に、ブラックマトリクス３１及び第２の層間絶縁膜３０上に窒化シリコンよりなる第３の層間絶縁膜３２をＰ−ＣＶＤ法により２００ｎｍの厚さに形成し、さらに、膜厚８００ｎｍの赤、緑、青の多層構造からなるカラーフィルタ３３を形成する。
次に、図１４(c) に示す構造を形成するまでの工程を説明する。
【００５３】
カラーフィルタ３３を赤、緑、青毎にパターニングする際に、同時に対向データ配線２７ｃの上に開口３３ａを形成するとともに、開口３３ａの下の第２及び第３の層間絶縁膜３０、３２をパターニングすることにより、ソース配線２７ｃの上にビアホール２８ａを形成する。
次に、厚さ１００ｎｍのＩＴＯ膜を開口３３ａ内とビアホール２８ａ内と第３の層間絶縁膜の上に形成した後に、そのＩＴＯ膜をフォトリソグラフィー法によりパターニングして画素領域相互間で分離される個別対向電極２９を形成する。個別対向電極２９は、開口３３ａ及びビアホール２８ａ内を通してソース配線２７ｃに接続される。
【００５４】
次に、図１５に示すように、画素電極１２と個別対向電極２９が間隙を介して向かい合うように、ＴＦＴ基板１と対向基板１７を張り合わせる。その張り合わせは、ＴＦＴ基板１の外周領域と対向基板１７の外周領域にシール材（不図示）を介して張り合わせ、その間隙には、ＴＦＴ基板１と対向基板１７の張り合わせの前か後に液晶１８が封入される。
【００５５】
以上のような画素構造を有する液晶表示装置においても、第１及び第２実施形態と同様に、図７(a) と同様な回路構成が得られ、しかも第１のＴＦＴ６と第２のＴＦＴ２３には図７(b) に示すような電圧が印加される。
しかも、画素電極１２と個別対向電極２９を別々な基板に形成するようにしているので、それらの基板を張り付ける際に、個別対向電極２９と画素電極１２の間の間隔を自由にとれるので、基板同士の張り合わせが容易になる。
（第４の実施の形態）
本実施形態に係る液晶表示装置は、個別対向電極を対向基板側に形成し、個別対向電極を駆動する薄膜トランジスタをＴＦＴ基板に形成する構造を有するものであり、以下に画素領域の製造工程を図１６〜図１７を参照して説明する。
【００５６】
まず、図１６(a) に示す構造を形成するまでの工程を説明する。
液晶表示装置の表示領域において、第１実施形態で説明したと同様な方法によって、ＴＦＴ基板１の上に、下地絶縁膜２、第１及び第２のＴＦＴ６，７、第１の層間絶縁膜８を形成する。さらに、第１の層間絶縁膜８の上に第１のＴＦＴ６に接続されるデータ配線９ａ、ゲート配線９ｂ、ソース配線９ｃを形成し、同時に第２のＴＦＴ７に接続される対向データ配線１０ａ、ゲート配線１０ｂ、ソース配線１０ｃを形成する。
【００５７】
次に、第１の層間絶縁膜８、データ配線９ｃ等の上に窒化シリコンよりなる第２の層間絶縁膜１１を形成した後に、第２の層間絶縁膜１１をフォトリソグラフィー法によりパターニングすることにより、第１のＴＦＴ６に接続されるソース配線９ｃの上に第１のビアホール４１を形成すると同時に、第２のＴＦＴ７に接続されるソース配線１０ｃの上に第２のビアホール４２を形成する。
【００５８】
さらに、第１及び第２のビアホール４１，４２内と第２の層間絶縁膜１１の上に１００ｎｍ厚さのＩＴＯ膜を形成する。そして、ＩＴＯ膜をフォトリソグラフィー法によりパターニングすることにより、第１のビアホール４１を通して第１のＴＦＴ６のソース層３ｓに接続される画素電極４３ａを形成すると同時に、第２のビアホール４２内とその周辺に接続端子４３ｂを形成する。
【００５９】
次に、画素電極４３ａ、接続端子４３ｂ及び第２の層間絶縁膜１１の上にスパッタによりモリブデン（Mo）膜を２μｍの厚さに形成した後に、CF4 とO2の混合ガスとレジストパターンを用いるフォトリソグラフィー法によりMo膜をパターニングして図１６(b) に示すように接続端子４３ａの上にのみ導電性スペーサ４４として残す。
Mo膜の代わりに導電性樹脂を用いてもよい。この場合には、導電性樹脂をスピンコートにより塗布し、これをパターニングして導電性スペーサ４４とする。  次に、図１７に示す構造を形成するまでの工程を説明する。
【００６０】
ガラスよりなる対向基板１７の上に酸化シリコンよりなり下地絶縁膜４５を形成した後に、画素領域を囲むブラックマトリクス４６を下地絶縁膜４５の上に形成する。
続いて、ブラックマトリクス４６と下地絶縁膜４５の上にカラーフィルタ４７とＩＴＯ膜４８を順に形成した後に、カラーフィルタ４７とＩＴＯ膜４８をパターニングして画素領域間で分離し、これにより画素領域内で孤立したＩＴＯ膜４８を個別対向電極として使用する。
【００６１】
そして、個別対向電極４８と画素電極４３ａとが間隙を介して向かい合うように、対向基板１７とＴＦＴ基板１を外周領域でシール材（不図示）を介して張り合わせる。この張り合わせは、導電性スペーサ（柱）４４が個別対向電極４８に１対１で接触するような位置で行われる。ＴＦＴ基板１と対向基板１７の間には、基板の張合わせの前か後に液晶１８が封入される。
【００６２】
上述した液晶表示装置の画素領域においても、図７(a) に示すような回路構成を有し、図７(b) に示すようなデータ信号が画素電極３６ａと個別対向電極３６ｂに印加される。これにより、画素駆動電源は従来の半分の電圧で足りることになり、消費電力が従来よりも小さくなる。
また、第２のＴＦＴ７と個別対向電極４８を接続する導電性スペーサ４４は、ＴＦＴ基板１と対向基板１７の間のスペーサとして機能するので、通常使用される球形状の絶縁性のスペーサを省いてもよくなる。
【００６３】
ところで、ＴＦＴ基板１と対向基板１７の間にマイクロカプセル化された液晶を挟む構造を採用してもよく、その構造を形成する場合には以下のような工程を経ることになる。
まず、図１６(a) に示す状態で、画素電極４３ａ、接続端子４３ｂ及び第２の層間絶縁膜１１の上に、液晶が混合された光硬化性ポリマーをスピンコートし、その後に、光硬化性ポリマーに光を照射すると、図１８(a) に示すように、液晶５０はマイクロカプセル化して高分子分散型の液晶層５１が形成される。
【００６４】
この後に、図１８(b) に示すように、液晶層５１をフォトリソグラフィー法によりパターニングして接続端子４３ｂの上にホール５１ａを形成する。
次に、図１９(a) に示すように、スパッタによりモリブデン膜５２をホール５１ａ内と液晶層５１の上に形成し、ついで、図１９(b) に示すように、エッチバック又はＣＭＰによりモリブデン膜５２を液晶層５１の上面から除去する。そして、ホール５１ａ内にのみ残ったモリブデン膜５２を引出電極として使用する。
【００６５】
その後に、図２０に示すように、下地絶縁膜４５とブラックマトリクス４６とカラーフィルタ４７と個別対向電極４８が形成された対向基板１７を用い、画素電極４３ａと個別対向電極４８が液晶層５１を介して向かい合うような状態で、対向基板１７とＴＦＴ基板１を外周領域でシール材（不図示）を介して張り合わせる。この張り合わせは、引出電極５２が個別対向電極４８に１対１で接触するような位置で行われる。
【００６６】
なお、モリブデン膜の代わりに他の金属膜若しくは導電性樹脂膜を形成してもよい。導電性樹脂膜を用いる場合には、導電性樹脂膜を液晶層５１及びホール５１ａ内にスピンコートにより塗布し、エッチバック又はＣＭＰを行ってホール５１ａ内にのみ引出電極として残す方法が適当である。
また、金属膜として銅膜を使用する場合には、図２１(a) に示すように、接続端子４３ｂの上にホール５１ａを形成した後に、図２１(b) に示すようにホール５１ａ内に電解メッキ法により引出電極５３として銅膜を形成するようにしてもよい。
【００６７】
液層層５１の表面の凹凸差が大きい場合には、その上の金属膜をＣＭＰ法により除去した後に続いて或いは独立して、その表面をＣＭＰ法により研磨して平坦化してもよい。
ところで、本実施形態では、対向基板としてガラス基板を使用したが、対向基板としてシリコンウェハを使用し、そのシリコンウェハに第２のＴＦＴの代わりにＭＯＳＦＥＴを形成し、さらにその上に絶縁膜等を介して個別対向電極を形成してもよい。また、導電性スペーサ４４は、対向電極と画素電極の間の複数箇所に形成してもよいし、又は、図６と図９に示した支持部１４ａ〜１４ｃと同じ位置に形成してもよい。
【００６８】
なお、第１〜第４実施形態では、画素電極と個別対向電極の双方を光透過性導電材から形成しているが、画素電極と個別対向電極のうちの一方を光透過性導電材から形成し、他方を金属材から形成してもよい。
（第５の実施の形態）
図２２、図２３は、本発明の第５実施形態に係る液晶表示装置の画素領域の製造工程を示す断面図である。
【００６９】
まず、図２２(a) に示す構造を形成するまでの工程を説明する。
ガラスよりなるＴＦＴ基板１の上には、第１実施形態と同様な方法により、下地絶縁膜２、第１及び第２のＴＦＴ６，７、第１の層間絶縁膜８を形成し、さらに第１の層間絶縁膜８に第１〜第３のコンタクトホール８ａ〜８ｃを形成し、さらに第１の層間絶縁膜８上にデータ配線９ａ、対向データ配線１０ａ、ゲート配線９ｂ，１０ｂ、ソース配線９ｃ，１０ｃを形成する。
【００７０】
次に、感光性ポリイミド（絶縁性樹脂）膜３５を第１の層間絶縁膜８上に１〜２μｍの厚さに形成する。その後に、感光性ポリイミド膜３５を露光し、現像することにより、第１のＴＦＴ６のソース配線９ｃの上に第１の開口３５ａを形成するとともに第２のＴＦＴ７のソース配線１０ｃの上に第２の開口３５ｂを形成する。
【００７１】
さらに、図２２(b) に示すように、メッキ法により銅（Cu）層を第１及び第２の開口３５ａ，３５ｂ内に埋め込み、第１のＴＦＴ６上のソース配線９ｃに接続された銅層を画素電極３６ａとし、第２のＴＦＴ７上のソース配線１０ｃに接続された銅層を個別対向電極３６ｂとして使用する。この場合、画素電極３５ａと個別対向電極３６ｂのそれぞれの面は、ＴＦＴ基板１の面に対して実質的に垂直になっている。
【００７２】
なお、スパッタによって第１及び第２の開口３５ａ，３５ｂ内とポリイミド膜３５の上面に銅層を形成した後に、その銅層をＣＭＰ（化学機械研磨）又はエッチバックによってポリイミド膜３５の上面から除去することによって第１及び第２の開口３５ａ，３５ｂ内のみに銅層を残してもよい。
次に、図２３に示すように、ポリイミド膜３５を溶剤によって除去し、その後に、上面にブラックマトリクス３７とカラーフィルタ３８が形成された対向基板１７を用いて、対向基板１７とＴＦＴ基板１とを張り合わせる。その張り合わせは、カラーフィルタ３８と第１の層間絶縁膜８が向かい合う状態とし、対向基板１７とＴＦＴ基板１の外周領域でシール材を介して張り合わされる。なお、対向基板１７上のカラーフィルタ３８とＴＦＴ基板１上の層間絶縁膜８との間隔は、画素電極３６ａの高さにソース配線３６ｂの高さを加えた大きさかそれ以上とする。
【００７３】
そして、ＴＦＴ基板１と対向基板１７の間には、それらの張り合わせの前か後に例えばＩＰＳ(In-Plane Switching)型液晶が封入される。
これにより液晶表示装置の画素領域の基本的な構造の形成が終了する。
以上のような液晶表示装置の画素領域においては、図７(a) に示すような回路構成を有し、図７(b) に示すような電圧が画素電極３６ａと個別対向電極３６ｂに印加される。これにより、画素駆動電源は従来の半分の電圧で足りることになる。
【００７４】
上記した各実施形態の液晶表示装置は、例えば図２４に示すように、画素電極、個別対向電極、第１のＴＦＴ等を有する液晶表示パネル６０と、データドライバや捜査ドライバを有する画素駆動回路２０と、信号処理、タイミング処理などを行う周辺回路６１と単一の電源回路６２を有し、画素駆動回路２０と周辺回路６１には電源回路６２から同電圧が供給される。
【００７５】
なお、上記実施形態ではスイッチング素子としてプレーナー型の薄膜トランジスタを用いているが、スタガ型又は逆スタガ型の薄膜トランジスタを使用してもよい。また、上記した画素電極と個別対向電極にはそれぞれ１つの薄膜トランジスタが接続されているが、複数接続する構造を採用してもよい。
（付記１）第１基板の上で複数の画素領域毎に形成された第１スイッチング素子と、
前記第１スイッチング素子に電気的に接続された画素電極と、
前記画素電極に間隙をおいて対向し且つ前記画素領域毎に独立して形成された個別対向電極と、
前記個別対向電極に接続される第２スイッチング素子と、
前記個別対向電極と前記画素電極の間に挟まれる液晶層と
を有することを特徴とする液晶表示装置。
（付記２）前記第２スイッチング素子及び前記個別対向電極は前記第１基板上に形成され、前記個別対向電極は導電性の支持部に支えられていることを特徴とする付記１に記載の液晶表示装置。
（付記３）前記第１スイッチング素子及び前記第２スイッチング素子の上に形成された第１絶縁膜を備え、
前記画素電極は、前記第１絶縁膜上に形成されるとともに前記第１絶縁膜に形成された第１ホールを通して前記第１スイッチング素子に接続されてなり、
前記導電性の支持部は、前記第１絶縁膜に形成された第２ホールを通して前記第２スイッチング素子に電気的に接続されていることを特徴とする付記２に記載の液晶表示装置。
（付記４）前記個別対向電極と前記画素電極との間には絶縁性スペーサが形成されていることを特徴とする付記２又は付記３に記載の液晶表示装置。
（付記５）前記画素電極と前記個別対向電極は、前記第１基板の上面に平行に形成されていることを特徴とする付記１乃至付記４のいずれかに記載の液晶表示装置。
（付記６）前記画素電極は前記第１基板の上面に対して略垂直に形成され、
前記第２スイッチング素子は前記第１基板上に形成され、
前記個別対向電極は、前記第１基板の前記上面に対して略垂直に形成されるとともに前記第２スイッチング素子に接続されている
ことを特徴とする付記１に記載の液晶表示装置。
（付記７）前記画素電極と前記個別対向電極は、金属又は導電性樹脂から構成されていることを特徴とする付記６に記載の液晶表示装置。
（付記８）前記第１基板に対向して設けられる第２基板を備え、
前記第２スイッチング素子及び前記個別対向電極は前記第２基板の上に形成されていることを特徴とする付記１に記載の液晶表示装置。
（付記９）前記第１基板と前記第２基板はそれぞれ透明絶縁基板からなり、前記画素電極は透明導電膜から構成されていることを特徴とする付記８に記載の液晶表示装置。
（付記１０）前記第１基板と前記第２基板はそれぞれ透明絶縁基板からなり、前記個別対向電極は金属又は透明導電膜から構成されていることを特徴とする付記８に記載の液晶表示装置。
（付記１１）前記第２スイッチング素子は前記第１基板の上に形成され、
前記個別対向電極は前記第１基板に対向して設けられる第２基板の上に形成され、
前記第２スイッチング素子と前記個別対向電極は導電性柱を介して電気的に接続されていることを特徴とする付記１に記載の液晶表示装置。
（付記１２）前記第１スイッチング素子及び前記第２スイッチング素子の上に形成された第１絶縁膜を備え、
前記画素電極は、前記第１絶縁膜上に形成されるとともに、前記第１絶縁膜に形成された第１ホールを通して前記第１スイッチング素子に接続されてなり、
前記導電性柱は、前記第１絶縁膜上に形成され、かつ前記第１絶縁膜に形成された第２ホールを通して前記第２スイッチング素子に接続されることを特徴とする付記１１に記載の液晶表示装置。
（付記１３）前記導電性柱は、金属又は導電性樹脂から形成されていることを特徴とする付記１１又は付記１２に記載の液晶表示装置。
（付記１４）前記導電性柱は、前記画素電極と前記個別対向電極の間の前記間隙の複数箇所に形成されていることを特徴とする付記１１に記載の液晶表示装置。
（付記１５）前記導電性柱は、前記第１基板と前記第２基板の間のスペーサとしての機能を有していることを特徴とする付記１２乃至付記１４のいずれかに記載の液晶表示装置。
（付記１６）前記液晶層は、マイクロカプセル化された液晶を有することを特徴とする付記１に記載の液晶表示装置。
（付記１７）前記画素電極と前記個別対向電極に時間差をもって信号を入力する液晶駆動回路を有することを特徴とする付記１に記載の液晶表示装置。
（付記１８）前記信号の時間差は、前記信号のパルス幅と同一であることを特徴とする付記１７に記載の液晶表示装置。
（付記１９）単一の電源を有することを特徴とする付記１に記載の液晶表示装置。
（付記２０）第１基板上の画素領域に第１スイッチング素子と第２スイッチング素子を形成する工程と、
前記第１スイッチング素子と前記第２スイッチング素子を覆う第１絶縁膜を前記第１基板上に形成する工程と、
前記第１絶縁膜に第１開口を形成する工程と、
前記第１絶縁膜上で、前記第１開口を通して前記第１スイッチング素子に電気的に接続される画素電極を前記画素領域毎に形成する工程と、
前記画素電極及び前記第１絶縁膜の上に膜を形成する工程と、
前記膜をパターニングして前記第２スイッチング素子の上に第２開口を形成する工程と、
前記膜上で、前記第２開口を通して前記第２スイッチング素子に電気的に接続される個別対向電極を前記画素領域毎に個別に形成する工程と、
前記膜を除去することにより前記個別対向電極と前記画素電極の間に空間を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２１）前記個別対向電極と前記第１絶縁膜の間の間隙の一部に絶縁性又は導電性のスペーサを形成する工程を有することを特徴とする付記２０に記載の液晶表示装置の製造方法。
（付記２２）関第２開口を形成する際、前記第１絶縁膜の上の前記膜に第３開口を形成する工程と、
前記個別対向電極を形成する際に、前記個別対向電極の一部を前記前記第３開口内にスペーサとして埋め込む工程と
をさらに有することを特徴とする付記２０に記載の液晶表示装置の製造方法。
（付記２３）第１基板上の画素領域に第１スイッチング素子と第２スイッチング素子を形成する工程と、
前記第１スイッチング素子と前記第２スイッチング素子の上に膜を形成する工程と、
前記膜をパターニングすることにより、前記第１スイッチング素子に繋がる第１溝と、前記第２スイッチング素子に繋がる第２溝を形成する工程と、
前記第１溝内に導電材を形成することにより前記第１スイッチング素子に電気的に接続される画素電極を形成するとともに、前記第２溝内に導電材を形成することにより前記第２スイッチング素子に電気的に接続される個別対向電極を形成する工程と、
前記膜を除去して前記個別対向電極と前記画素電極の間に空間を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２４）第２基板を用意して、前記画素電極と前記個別対向電極と前記第１スイッチング素子と前記相２スイッチング素子を挟む向きで前記第１基板と前記第２基板を張り合わせる工程と、
前記第１基板と前記第２基板を張り合わせる前か後に、前記画素電極と前記個別対向電極の間の前記空間に液晶を封入する工程を有することを特徴とする付記２０又は付記２３に記載の液晶表示装置の製造方法。
（付記２５）第１基板上の画素領域に第１スイッチング素子を形成する工程と、
前記第１スイッチング素子を覆う第１絶縁膜を前記第１基板上に形成する工程と、
前記第１絶縁膜に第１開口を形成する工程と、
前記第１絶縁膜上で、前記第１開口を通して前記第１スイッチング素子に電気的に接続される画素電極を前記画素領域毎に形成する工程と、
第２基板上の画素領域に第２スイッチング素子を形成する工程と、
前記第２スイッチング素子を覆う第２絶縁膜を前記第２基板上に形成する工程と、
前記第２絶縁膜に第２開口を形成する工程と、
前記第２絶縁膜上で、前記第２開口を通して前記第２スイッチング素子に電気的に接続される個別対向電極を前記画素領域毎に形成する工程と、
前記画素電極と前記個別対向電極と前記第１スイッチング素子と前記第２スイッチング素子を挟む向きで前記第１基板と前記第２基板を張り合わせる工程と、
前記第１基板と前記第２基板を張り合わせる前か後に、前記第１基板と前記第２基板の空間に液晶を封入する工程を有することを特徴とする液晶表示装置の製造方法。
（付記２６）第１基板上の画素領域に第１スイッチング素子と第２スイッチング素子を形成する工程と、
前記第１スイッチング素子と前記第２スイッチング素子を覆う第１絶縁膜を前記第１基板上に形成する工程と、
前記第１絶縁膜に第１開口を形成する工程と、
前記第１絶縁膜上で、前記第１開口を通して前記第１スイッチング素子に電気的に接続される画素電極を前記画素領域毎に形成する工程と、
前記第２開口を通して前記第２スイッチング素子に電気的に接続される導電性柱を前記第１絶縁膜の上に形成する工程と、
第２基板上の画素領域毎に個別対向電極を形成する工程と、
前記個別対向電極と前記画素電極が対向する向きで、前記導電性柱の先端が前記個別対向電極に接続する状態で前記第１基板と前記第２基板を張り合わせる工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２７）前記導電性柱は、金属膜又は導電性樹脂膜をパターニングすることにより形成されることを特徴とする付記２６に記載の液晶表示装置の製造方法。
（付記２８）前記第１基板と前記第２基板を張り合わせる前又は後に、前記第１基板と前記第２基板の間に形成される空間に液晶を入れる工程とを有することを特徴とする付記２６に記載の液晶表示装置の製造方法。
（付記２９）マイクロカプセル化された液晶をポリマーに混入した構造の液晶層を前記画素電極と前記第１絶縁膜の上に形成し、
前記第２開口に接続されるコンタクト孔を前記液晶層内に形成した後に、前記導電性柱を前記コンタクト孔に形成する工程と、
を有することを特徴とする付記２６に記載の液晶表示装置の製造方法。
（付記３０）前記導電性柱はメッキ法により形成されることを特徴とする付記２９に記載の液晶表示装置製造方法。
【００７６】
【発明の効果】
以上述べたように本発明によれば、第１基板と第２基板の間の各画素領域毎に画素電極と個別対向電極を間隔を置いて形成し、画素電極に第１のスイッチング素子を接続するとともに、個別対向電極に第２のスイッチング素子を接続する構成を設けるようにしたので、液晶駆動に必要な電源の電圧は従来の半分になって液晶駆動回路に必要な電圧を下げることが可能になる。
【００７７】
従って、周辺回路と液晶駆動回路に接続される電源を共有することができるようになり、しかも、液晶駆動回路に印加される電圧を小さくすることにより消費電力を下げることが可能になり、低コスト化が図れる。
【図面の簡単な説明】
【図１】図１(a) は、従来の液晶表示装置の画素構造を示す断面図、図１(b) は、従来の液晶表示装置の画素領域の回路図、図１(c) は、従来の画素電極に入力されるデータ信号の波形図である。
【図２】図２(a) 〜(c) は、本発明の第１実施形態に係る液晶表示装置の画素構造の形成工程を示す断面図（その１）である。
【図３】図３(a) 〜(c) は、本発明の第１実施形態に係る液晶表示装置の画素構造の形成工程を示す断面図（その２）である。
【図４】図４(a),(b) は、本発明の第１実施形態に係る液晶表示装置の画素構造の形成工程を示す断面図（その３）である。
【図５】図５は、本発明の第１実施形態に係る液晶表示装置の画素構造を示す断面図である。
【図６】図６は、本発明の第１実施形態に係る液晶表示装置の個別対向電極の平面図である。
【図７】図７(a) は、本発明の実施形態に係る液晶表示装置の画素領域の回路図、図７(b) は、本発明の画素領域に形成された２つの薄膜トランジスタに入力される信号の波形図である。
【図８】図８は、本発明の第１実施形態に係る液晶表示装置の別な例を示す断面図である。
【図９】図９(a) 〜(c) は、本発明の第２実施形態に係る液晶表示装置の個別対向電極の上面図である。
【図１０】図１０(a),(b) は、本発明の第２実施形態に係る液晶表示装置の画素構造の形成工程を示す断面図（その１）である。
【図１１】図１１(a),(b) は、本発明の第２実施形態に係る液晶表示装置の画素構造の形成工程を示す断面図（その２）である。
【図１２】図１２は、本発明の第３実施形態に係る液晶表示装置の画素構造を示す断面図である。
【図１３】図１３(a),(b) は、本発明の第３実施形態に係る液晶表示装置の画素構造の形成工程を示す断面図（その１）である。
【図１４】図１４(a) 〜(c) は、本発明の第３実施形態に係る液晶表示装置の画素構造の形成工程を示す断面図（その２）である。
【図１５】図１５は、本発明の第３実施形態に係る液晶表示装置の画素構造を示す断面図である。
【図１６】図１６(a),(b) は、本発明の第４実施形態に係る液晶表示装置の第１の画素構造の形成工程を示す断面図である。
【図１７】図１７は、本発明の第４実施形態に係る液晶表示装置の第１の画素構造を示す断面図である。
【図１８】図１８(a),(b) は、本発明の第４実施形態に係る液晶表示装置の第２の画素構造の形成工程を示す断面図（その１）である。
【図１９】図１９(a),(b) は、本発明の第４実施形態に係る液晶表示装置の第２の画素構造の形成工程を示す断面図（その２）である。
【図２０】図２０は、本発明の第４実施形態に係る液晶表示装置の第２の画素構造を示す断面図である。
【図２１】図２１(a),(b) は、本発明の第４実施形態に係る液晶表示装置の第２の画素構造の別の形成工程を示す断面図である。
【図２２】図２２(a),(b) は、本発明の第５実施形態に係る液晶表示装置の画素構造の形成工程を示す断面図である。
【図２３】図２３は、本発明の第５実施形態に係る液晶表示装置の画素構造を示す断面図である。
【図２４】図４は、本発明の実施形態に係る液晶表示装置の回路図である。
【符号の説明】
１…ＴＦＴ基板（第１の基板）、２…下地絶縁膜、３…多結晶シリコン膜（半導体膜）、３ｄ…ドレイン層、３ｓ…ソース層、４…ゲート絶縁膜、５…ゲート電極、６，７、２３…薄膜トランジスタ（ＴＦＴ）、８…第１の層間絶縁膜、９ａ…データ配線、１０ａ…対向データ配線、９ｂ，１０ｂ…ゲート配線、９ｃ，１０ｃ…ソース配線、１１…第２の層間絶縁膜、１２…画素電極、１３…ポリイミド（樹脂）膜、１４…画素電極、１４ａ…支持部、１５…ブラックマトリクス、１６…カラーフィルター、１７…対向基板、１８…液晶、１９…スペーサ、２０…画素駆動回路、２１…下地絶縁膜、２２…第１の層間絶縁膜、２４…ゲート絶縁膜、２５…ゲート電極、２６…半導体層、２６ｓ…ソース層、２６ｄ…ドレイン層、２７ａ…データ配線、２７ｂ…ゲート配線、２７ｃ…ソース配線、２８…第２の層間絶縁膜、２９…個別対向電極、３０…第２の層間絶縁膜、３１…ブラックマトリクス、３２…第３の層間絶縁膜、３３…カラーフィルタ、３５…ポリイミド（樹脂）膜、３６ａ…画素電極、３６ｂ…個別対向電極、３７…ブラックマトリクス、３８…カラーフィルタ、４３ａ…画素電極、４３ｂ…接続端子、４４…導電性スペーサ、４５…下地絶縁膜、４６…ブラックマトリクス、４７…カラーフィルタ、４８…個別対向電極、５０…液晶、５１…液晶層、５１ａ…開口、５２…引出電極、５３…引出電極。
【図１】
0004465126.tif 000002
【図２】
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【図３】
0004465126.tif 000004
【図４】
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【図５】
0004465126.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0004465126.tif 000012
【図１２】
0004465126.tif 000013
【図１３】
0004465126.tif 000014
【図１４】
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【図１５】
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【図１６】
0004465126.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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