(57)【特許請求の範囲】
【請求項１】
出力電圧をプルアップする第１可変抵抗と、
出力電圧をプルダウンする第２可変抵抗と、
フィードバックされる第１アップ及びダウンカウンティング情報に応じて前記第１可変抵抗に応じて変わる第１プルアップ電位をオフチップドライバのインピーダンスにより決まる第２基準プルアップ電位に一致させるための第１検出器と、
フィードバックされる第２アップ及びダウンカウンティング情報に応じて前記第２可変抵抗に応じて変わる第１プルダウン電位を前記オフチップドライバのインピーダンスにより決まる第２基準プルダウン電位に一致させるための第２検出器と、
前記第１プルアップ電位と前記第２基準プルアップ電位を比較する第１比較器と、
前記第１プルダウン電位と前記第２基準プルダウン電位を比較する第２比較器と、
前記第１比較器の出力値に応じてカウントを行い前記第１アップ及びダウンカウンティング情報を出力する第１カウンタと、
前記第２比較器の出力値に応じてカウントを行い前記第２アップ及びダウンカウンティング情報を出力する第２カウンタと、
前記第１及び第２アップ及びダウンカウンティング情報とハイインピーダンス論理信号とに応じて出力バッファに第１及び第２インピーダンス増減情報を出力するインピーダンスドライバとを備え、
前記第１検出器は、電源電圧ＶＤＤＱと出力ノードとの間に並列接続されて、前記第１アップ及びダウンカウンティング情報にしたがって制御される複数のＰＭＯＳトランジスタを含み、
前記第２検出器は、電源電圧ＶＳＳＱと出力ノードとの間に並列接続されて、前記第２アップ及びダウンカウンティング情報にしたがって制御される複数のＮＭＯＳトランジスタを含み、
前記オフチップドライバは、プルアップ側に電源電圧ＶＤＤＱと出力伝送線との間に並列接続された複数のＰＭＯＳトランジスタを含み、プルダウン側に電源電圧ＶＳＳＱと前記出力伝送線との間に並列接続された複数のＮＭＯＳトランジスタを含む構成とされ、
前記出力バッファに入力されるデータと前記第１及び第２インピーダンス増減情報に応じてプルアップ側のインピーダンス制御経路及びプルダウン側のインピーダンス制御経路が独立に駆動されることを特徴とするインピーダンスコントロール回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＲＡＭ（Static Random Access Memory）のような半導体メモリ装置に用いるインピーダンスコントロール回路に関する。
【０００２】
【従来の技術】
システムボード上の半導体チップ間信号のインタフェースレベルは、高集積化及び低電力化に伴い振幅が小さくなる傾向にある。大振幅インタフェースの例としては、ＴＴＬ（transistor-transistor logic）、ＬＶＴＴＬ（low voltage ＴＴＬ）、ＬＶＣＭＯＳ（low voltage ＣＭＯＳ）などがあり、小振幅インタフェースの例としては、ＨＳＴＬ（high-speed transceiver logic）、ＧＴＬ（gunning transceiver logic）、ＥＣＬ（emitter coupled logic）などがある。小振幅インタフェースを用いることは、チップ間のデータの伝送速度を向上させ、その消費電力を低減させる。
【０００３】
しかし、小振幅インタフェースは大振幅インタフェースに比べてノイズによる影響を受けやすく、ノイズ対策が必要となる。その技術の一つに、Mark A. Horowitz等による米国特許第５，２５４，８８３号“ELECTRICAL CURRENT SOURCE CIRCUITRY FOR A  BUS”がある。ＥＣＬなどの論理レベルに用いられるこの技術は、バス電流を制御するトランジスタ回路を含む電流源回路を示す。
【０００４】
また、低電源高集積用ＳＲＡＭのためのノイズ対策の代表的な例としては、“インピーダンスコントロール回路”がある。この技術は、チップ外の可変抵抗を用いてチップ内の出力ドライバのインピーダンスを変える方法である。これにより、チップ内の出力ドライバとシステムボードの整合性がよくなる。
【０００５】
図１は、半導体メモリ装置に用いる従来のインピーダンスコントロール回路のブロック図である。チップ外の可変抵抗１７０は、チップ外のパッドＺＱＰＡＤと電源ＶＳＳＱを接続する。可変抵抗１７０は出力ドライバの最適なインピーダンスの範囲より大きい値、例えば５倍の値に設定して可変抵抗１７０に流れる直流電流を低減する。これにより、インピーダンスは１／５に減り、最適な出力ドライバインピーダンスが得られる。
【０００６】
可変抵抗１７０の抵抗値ＲＱを大きくすると、パッドＺＱＰＡＤの電位が本来の出力インピーダンスのレベルであるＲＥＦＩＯの電位より高くなる。ＺＱ比較器１５０は、パッドＺＱＰＡＤの電位とＲＥＦＩＯの電位を比較してダウンカウンティングを指示するＵＤＺＱを生成する。ＺＱカウンタ１６０はＵＤＺＱに応じてダウンカウンティングを行い、そのカウント値ＣＴＱｘ（ｘ：１〜５）をＺＱ検出器１４０にフィードバックして、ＲＥＦＩＯを更新するとともにＺＱドライバ１１０を駆動する。レジスタを内蔵しているＺＱドライバ１１０は、出力イネーブル信号であるＨＩＺｓによってカウント値ＣＴＱｘを記憶する。ＺＱドライバ１１０の出力ＤＺＱｘは、出力バッファ１２０を駆動するために用いられる。バッファ１２０の出力ＤＯＵｘ、ＤＯＤｘはオフチップドライバ１３０を駆動する。
【０００７】
図２はＺＱ比較器１５０の回路図で、ＲＥＦＩＯとＺＱＰＡＤの電位を比較してＺＱカウンタを制御する信号ＵＤＺＱを生成する。また、図３は出力バッファ１２０の回路図で、ＤＡＴＡ／ＤＡＴＡＢはＫＤＡＴＡによりラッチされた後ＤＺＱｘとＡＮＤ処理されてＤＯＵｘ、ＤＯＤｘを出力する。
【０００８】
オフチップドライバ１３０の出力インピーダンスＺＱが、可変抵抗１７０の抵抗値ＲＱの１／５値と整合がとれるまで、このような動作が繰り返される。可変抵抗１７０の抵抗値ＲＱを大きくする場合、インピーダンスコントロール回路は出力インピーダンスＺＱを増加させる動作を行う。一方、抵抗値ＲＱを小さくする場合は、出力インピーダンスＺＱを減少させる動作を行う。
【０００９】
図４はＺＱ検出器１４０に可変抵抗１７０を加えた回路図である。可変抵抗１７０の変化はパッドＺＱＰＡＤの電位を変動させるため、ＺＱ比較器１５０及びＺＱカウンタ１６０を通して出力ＣＴＱｘの変化としてＺＱ検出器１４０にフィードバックされる。これにより、並列接続されるプルダウン用のＮＭＯＳトランジスタＰＤ１〜ＰＤ６がスイッチングを行いＲＥＦＩＯの電位が更新される。この動作は、可変抵抗１７０の抵抗値ＲＱとＮＭＯＳトランジスタＰＤ１〜ＰＤ６のチャネル抵抗値により、パッドＺＱＰＡＤの電位とＲＥＦＩＯの電位が一致するまで行われる。
【００１０】
図５はオフチップドライバ１３０の回路図である。ＺＱカウンタ１６０の出力ＣＴＱｘはＺＱドライバ１１０に記憶される。ＺＱドライバ１１０の出力ＤＺＱｘは、出力バッファ１２０でＤＡＴＡ／ＤＡＴＡＢの組み合わせにより出力ＤＯＵｘ，ＤＯＤｘとなる。ここで、ＤＡＴＡ／ＤＡＴＡＢはオフチップドライバ１３０にＤＯＵｘとＤＯＤｘとして入力される。ＤＡＴＡが“ハイ”であれば、ＤＯＵｘはＤＺＱｘの状態によって決められる。この場合、プルアップ用ＮＭＯＳトランジスタＰＵＴ１〜ＰＵＴ６がスイッチングを行い、出力ＤＱのインピーダンスは最適のレベルに調整される。このときプルダウン用のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６はＤＡＴＡＢが“ロー”なので、オフ状態となる。一方、ＤＡＴＡが“ロー”であれば、プルダウン用のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６はオン状態となる。
【００１１】
オフチップドライバ１３０のプルダウン用ＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６のチャネルサイズは、ＺＱ検出器１４０のプルダウン用ＮＭＯＳトランジスタＰＤ１〜ＰＤ６のチャネルサイズの５倍である。これは、出力インピーダンスＺＱを抵抗値ＲＱの１／５にするためである。抵抗値ＲＱは出力インピーダンス値ＺＱの５倍のものに予め設定されるので、これをもとの値に戻す必要があるためにチャネルサイズを変えている。オフチップドライバ１３０のプルアップ用ＮＭＯＳトランジスタＰＵＴ１〜ＰＵＴ６のサイズはプルダウン用のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６のサイズより大きく設定する。これは、ＮＭＯＳトランジスタがＰＭＯＳトランジスタに比べてプルアップの駆動力が低いためである。この場合、プルアップとプルダウンインピーダンスを同じにしなければならない。
【００１２】
【発明が解決しようとする課題】
オフチップドライバ１３０の電源電圧ＶＤＤＱには、小振幅インタフェースのためにチップ内の他の回路で用いられる電圧レベルより低い電圧が用いられる。また、ＺＱ検出器１４０の電源電圧ＶＤＤＱも整合性を取るために他の回路の電源電圧より低く設定される。この場合、電源電圧ＶＤＤＱは外部電圧の影響を受けやすくなり、オフチップドライバ１３０は設計時の電源電圧で動作を行えない。例えば、オフチップドライバ１３０のプルダウン側に依存して検出及び比較動作を行うとき、プルアップ側はプルダウン側の結果にしたがう。そのために電源電圧の変動があるときは、正確に整合を取ることができない。
【００１３】
さらに、ＮＭＯＳトランジスタＰＵＴ１〜ＰＵＴ６をプルアップ用のトランジスタとして使用するので、インピーダンスコントロールは困難である。すなわち、ＮＭＯＳトランジスタがプルダウン用として使用される場合、基板とソース端子が接地されているので、良好なプルダウン動作を行うことができる。しかし、ＮＭＯＳトランジスタをプルアップ用として使用する場合、基板は接地されるが、ソース端子は出力端の役割を果たすので、電位は不安定になる。これにより、バックバイアスの影響によりしきい値電圧が増加するが、これも工程の変化による影響を受けるため、インピーダンスコントロールは困難である。図５はＨＳＴＬのような小振幅インタフェース用として設計された回路の例であるが、この場合、電源電圧ＶＤＤＱには１．５Ｖ、装置電源電圧ＶＤＤには３．３Ｖが印加される。仮に、装置電源電圧ＶＤＤが２．５Ｖ以下で印加される場合、ＮＭＯＳトランジスタをプルアップ用として使用すると、ゲートとソースとの電圧差及びドレインとソースとの電圧差が減少し、プルアップ特性は低下する。
【００１４】
本発明の目的は、以上のような問題を解消するためにオフチップドライバのインピーダンスを正確にコントロールできるインピーダンスコントロール回路を提供することにある。
【００１５】
【課題を解決するための手段】
以上のような課題を解決する本発明のインピーダンスコントロール回路は、第１導電型トランジスタのプルアップドライバと第２導電型トランジスタのプルダウンドライバから構成されるオフチップドライバと、独立に駆動されるプルアップ及びプルダウンドライバのための第１、第２インピーダンス制御経路とを備えることを特徴とする。例としてＰ型トランジスタのプルアップドライバとＮ型トランジスタのプルダウンドライバから構成されるオフチップドライバと、独立に駆動されるプルアップ及びプルダウンドライバのための第１、第２インピーダンス制御経路とを備えることを特徴とする。
【００１６】
具体的には、出力電圧をプルアップする第１可変抵抗と、出力電圧をプルダウンする第２可変抵抗と、フィードバックされるアップ及びダウンカウンティング情報に応じて第１可変抵抗に応じて変わる第１プルアップ電位をオフチップドライバのインピーダンスにより決まる第２基準プルアップ電位に一致させる第１検出器と、フィードバックされるアップ及びダウンカウンティング情報に応じて第２可変抵抗に応じて変わる第１プルダウン電位をオフチップドライバのインピーダンスにより決まる第２基準プルダウン電位に一致させる第２検出器と、第１プルアップ電位と第２基準電位プルアップ電位を比較する第１比較器と、第１プルダウン電位と第２基準電位プルダウン電位を比較する第２比較器と、第１比較器の出力値に応じてカウントを行いアップ及びダウンカウンティング情報を出力する第１カウンタと、第２比較器の出力値に応じてカウントを行いアップ及びダウンカウンティング情報を出力する第２カウンタと、アップ及びダウンカウンティング情報とハイインピーダンス論理信号とに応じて出力バッファにインピーダンス増減情報を出力するインピーダンスドライバとを備え、異なる導電型トランジスタを有するインピーダンス制御経路が独立に駆動されることを特徴とする。また、半導体メモリ装置の外部の抵抗値に応じて変わる第１電位とオフチップドライバのインピーダンス情報を示す第２電位を検出する検出器と、第１電位と第２電位を比較する比較器と、比較器の出力に応じてアップ及びダウンカウンティングを行うカウンタとを備えるインピーダンスコントロール回路において、オフチップドライバのインピーダンスを修正することによりオフチップドライバのインピーダンスと伝送ラインのインピーダンスの整合を取り、オフチップドライバのプルアップ及びプルダウンインピーダンスを制御する回路が、プルアップ及びプルダウンそれぞれの経路に設けられていることを特徴とする。このような回路で、オフチップドライバ内のプルアップドライバはＰＭＯＳトランジスタで構成され、検出器は、オフチップドライバ内のプルアップドライバと同じの導電型のトランジスタで構成される。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施形態を説明する。
【００１８】
図６は本発明によるインピーダンスコントロール回路のブロック図である。プルダウン側は図１の構成をそのまま採用し、プルアップコントロールの効果を向上させるためのプルアップ側のブロック１４１、１５１、１６１をさらに備えている。オフチップドライバ１３１は従来と異なる図８に示す構成である。
【００１９】
図６において、可変抵抗１７０、１７１はプルダウン及びプルアップドライバのインピーダンスコントロールに用いられる。可変抵抗１７１の抵抗値ＲＱ＿Ｕを大きくすると、パッドＺＱＰＡＤ＿Ｕの電位がプルアップドライバのインピーダンスレベルを示すＲＥＦＩＯ＿Ｕの電位より低くなる。ＺＱ比較器１５１は、パッドＺＱＰＡＤ＿Ｕの電位とＲＥＦＩＯ＿Ｕの電位を比較してダウンカウンティングを指示するＺＱＵＰを生成する。ＺＱカウンタ１６１はＺＱＵＰに応じてダウンカウンティングを行い、ＣＴＱ＿Ｕｘを出力する。ＣＴＱ＿Ｕｘは、ＺＱ検出器１４１にフィードバックされてＲＥＦＩＯ＿Ｕの電位を更新する。これと同時に、ＣＴＱ＿ＵｘはＺＱドライバ１１１を駆動する。ここでレジスタを内蔵しているＺＱドライバ１１１は、出力イネーブル制御信号ＨＩＺｓによりＣＴＱ＿Ｕｘを記憶する。ＺＱドライバ１１１の出力ＤＺＱ＿Ｕｘは出力バッファ１２１を駆動し、出力バッファ１２１の出力ＤＯＵｘはオフチップドライバ１３１に入力される。オフチップドライバ１３１の出力ＤＱのインピーダンスＺＱが可変抵抗値ＲＱ＿Ｕの１／５となるまでこの動作は繰り返される。このように、可変抵抗１７１の抵抗値ＲＱ＿Ｕを大きくする場合、出力インピーダンスＺＱを増加させる動作が行われる。
【００２０】
一方、可変抵抗１７１の抵抗値ＲＱ＿Ｕを減少させる場合は、ＺＱカウンタ１６１のアップカウンティング動作を除いて同様である。すなわち、出力インピーダンスＺＱを減少させる動作が行われる。
【００２１】
図７は図６に示すＺＱ検出器１４０、１４１に可変抵抗１７０、１７１を接続した回路図である。ＺＱ検出器１４０は図４と同じ構成であり、ＺＱ検出器１４１は新たに加えられたものである。可変抵抗１７１の抵抗値ＲＱ＿Ｕの変動は、ＺＱ＿Ｕの電位を動かし、ＺＱ比較器１５１及びＺＱカウンタ１６１を通してＣＴＱ＿Ｕｘの変化としてＺＱ検出器１４１にフィードバックされる。これにより、並列に接続されるプルアップ用ＰＭＯＳトランジスタＰＵ１０〜ＰＵ１５がスイッチングを行ってＲＥＦ＿Ｕの電位を更新する。この動作が、可変抵抗１７０の抵抗値ＲＱ＿ＵとＰＭＯＳトランジスタＰＵ１０〜ＰＵ１５のチャネル抵抗によるＺＱ＿Ｕの電位とＲＥＦ＿Ｕの電位を一致させるまで行われる。
【００２２】
図８は図６に示すオフチップドライバ１３１の回路図である。ＺＱカウンタ１６１の出力はＺＱドライバ１１１に記憶され、ＺＱドライバ１１１の出力ＤＺＱ＿Ｕｘは、出力バッファ１２１でＤＡＴＡ／ＤＡＴＡＢとの組み合わせによりＤＯＵｘとなる。ＤＡＴＡ／ＤＡＴＡＢはチップ外部から入力されるデータである。ＤＡＴＡはＤＯＵｘとしてオフチップドライバ１３１に入力される。この場合、ＤＯＵｘは、図８のトランジスタＰＵＴ１１〜ＰＵＴ６１を用いて“ロー”レベルにイネーブルされる。
【００２３】
図６において、ＤＡＴＡが“ハイ”であれば、ＤＯＵｘはＤＺＱ＿Ｕｘの状態により決められる。すなわち、図８のプルアップ用ＰＭＯＳトランジスタＰＵＴ１１〜ＰＵＴ６１がスイッチングして、出力ＤＱのインピーダンスレベルＺＱは所望のレベルに調整される。この際、図８のプルダウン用ＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６は、ＤＡＴＡＢが“ロー”なので、オフしている。一方、ＤＡＴＡが“ロー”であれば、プルダウン用のＮＭＯＳトランジスタＰＤＴ１〜ＰＤＴ６がオンになる。
【００２４】
オフチップドライバ１３１は、プルアップ及びプルダウンパスが独立してインピーダンスコントロールするので、従来のオフチップドライバより正確なコントロールを行うことができ、整合性がより正確にとれる。例えば、プルアップ用ＰＭＯＳトランジスタＰＵＴ１１〜ＰＵＴ６１のソース端子に共通に提供される電源電圧ＶＤＤＱが変動しても、ＺＱ検出器１４１により補償される。これは、ＺＱ検出器１４１の内部もプルアップ用トランジスタＰＵＴ１１〜ＰＵＴ６１と同じくＰＭＯＳトランジスタから構成されているためである。さらにトランジスタの製造工程におけるパラメータ変動によるインピーダンスの変化も、同種のトランジスタを用いるので補償される。
【００２５】
また、従来のようにプルアップ用トランジスタにＮＭＯＳを使用するときに発生するバックバイアスの影響もなくなる。本発明ではプルアップ用トランジスタにＰＭＯＳトランジスタを用いているが、この場合、基板とソース端子の両方に電源電圧ＶＤＤＱが印加されるので、出力ＤＱをＶＤＤＱのレベルまで十分にプルアップさせることができる。また、ＨＳＴＬのような小振幅インタフェースのために電源電圧ＶＤＤが低い場合に用いても、インピーダンスのコントロールは正確に行われる。すなわち、ゲート−ソース電圧がドレイン−ソース電圧を上回ることにより、プルアップ特性が改善する。
【００２６】
図９はＺＱドライバ１１１の回路図である。インバータＩ１はドライバのイネーブル信号ＨＩＺｓを反転させる。ＭＯＳトランジスタＰ２、Ｎ１はＣＴＱｉが入力されるインバータである。ＭＯＳトランジスタＰ１、Ｎ２はＭＯＳトランジスタＰ２、Ｎ１にそれぞれ接続されてインバータ制御の機能を持つ。インバータＩ２、Ｉ３はラッチ用である。インバータＩ４は駆動用としてＤＺＱｉを出力する。図９の回路はイネーブル信号ＨＩＺｓがハイの場合は動作してＤＺＱｉを生成し、ＨＩＺｓがローの場合は動作せず、ラッチしているＤＺＱｉを出力する。
【００２７】
【発明の効果】
本発明のインピーダンスコントロール回路により、プルアップ特性を改善して半導体メモリ装置内のチップ間インピーダンスを正確にコントロールすることができる。また、小振幅インタフェース時の電源変動による特性の劣化を防ぐことができる。
【図面の簡単な説明】
【図１】従来のインピーダンスコントロール回路の回路図。
【図２】図１のＺＱ比較器の回路図。
【図３】図１の出力バッファの回路図。
【図４】図１のＺＱ検出器の回路図。
【図５】図１のオフチップドライバの回路図。
【図６】本発明のインピーダンスコントロール回路の回路図。
【図７】図６のＺＱ検出器の回路図。
【図８】図６のオフチップドライバの回路図。
【図９】図６のＺＱドライバの回路図。
【符号の説明】
１１０、１１１  ＺＱドライバ
１２０、１２１  出力バッファ
１３０、１３１  オフチップドライバ
１４０、１４１  ＺＱ検出器
１５０、１５１  ＺＱ比較器
１６０、１６１  ＺＱカウンタ
１７０、１７１  可変抵抗
【図１】
0004402185.tif 000002
【図２】
0004402185.tif 000003
【図３】
0004402185.tif 000004
【図４】
0004402185.tif 000005
【図５】
0004402185.tif 000006
【図６】
0004402185.tif 000007
【図７】
0004402185.tif 000008
【図８】
0004402185.tif 000009
【図９】
0004402185.tif 000010