(57)【特許請求の範囲】
【請求項１】
多層基板と、前記多層基板の上側に設けられた半導体チップと、前記多層基板の下側に設けられた外部接続電極とを備える半導体装置であって、
前記多層基板は、
上面側と下面側とを電気的に接続するための複数のスルーホールを有するコア層と、
前記コア層の上側に設けられた上多層部と、
前記コア層の下側に設けられた下多層部と、
前記半導体チップの電極と電気的に接続するために前記上多層部の上面に設けられた複数のチップ電極用ランドと、
前記チップ電極用ランドと前記外部接続電極とをそれぞれ電気的に接続するための複数の信号線とを備え、
前記上多層部および前記下多層部は、それぞれ複数の構成層からなるとともに、異なる前記構成層に属する前記信号線同士を電気的に接続するためのビアホールを含み、
前記上多層部は、第１導体層と、前記第１導体層の下側に第２導体層とを含み、
前記コア層は、前記コア層の上面に設けられたコア導体層を含み、
前記第１導体層は、前記複数のチップ電極用ランドと、前記複数のチップ電極用ランドに接続する複数の信号線と、前記複数の信号線の外側に形成されており、電源電位もしくは接地電位を付与されるためのプレーンとを含み、
前記第２導体層は信号線を含み、
前記コア導体層は電源電位もしくは接地電位を付与されるためのプレーンを含み、
前記第２導体層の信号線は、前記半導体チップの投影領域内に形成されたビアホールと、前記第１導体層のプレーンの投影領域内に形成されたスルーホールとにそれぞれ接続されており、前記第２導体層の信号線の少なくとも一部は前記第１導体層のプレーンと、前記コア導体層のプレーンとの間に挟まれている、半導体装置。
【請求項２】
前記第１導体層が、前記上多層部のうち最も上に位置する前記構成層である、請求項１に記載の半導体装置。
【請求項３】
前記プレーンと互いに電気的に接続する外部端子用ランドを備え、前記プレーンと前記外部端子用ランドとの接続が複数のビアホールを介して並列的になされている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電源プレーン、グランドプレーンおよび信号線を多層的に配置した多層基板を用いた半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の一例を図９、図１０に示す。この半導体装置は、ＦＣＢＧＡ（Flip Chip Ball Grid Array）基板と呼ばれるものである。ただし、以下、基板部分単体との混同を避けるために、このパッケージ全体を「ＦＣＢＧＡ基板モジュール」１００という。この半導体装置は、ＢＧＡ（Ball Grid Array）基板１０１と、このＢＧＡ基板１０１と電極としてのはんだバンプ１０５を介してフリップチップ接合された半導体チップ１０２を備えている。ＢＧＡ基板１０１は多層構造からなる基板であって、外部と電気的接続を得るために裏面に外部接続電極としてのはんだボール１０６が配列されている。ＢＧＡ基板１０１と半導体チップ１０２との間には、両者間の接合の信頼性を向上させるための封止材１０４が充填されている。また、半導体チップ１０２の上方には、半導体チップ１０２から発生した熱を外部に放熱するために放熱樹脂１０８を介在してヒートスプレッダ１０７が設けられている。放熱樹脂１０８は、半導体チップ１０２からヒートスプレッダ１０７への放熱を促進するためのものである。ＢＧＡ基板１０１とヒートスプレッダ１０７との間の所定の間隔を保持し、かつパッケージ全体の強度を持たせるために、半導体チップ１０２を取囲むようにリング１０３が設けられている。
【０００３】
なお、図９では、内部の構造をわかりやすくするために、ヒートスプレッダ１０７の一部を取り去った状態で図示している。また、図９、図１０とも模式図であり、わかりやすくするために、寸法比率を誇張し、はんだバンプ１０５やはんだボール１０６の個数を、省略して表示している。
【０００４】
図１０の左半分に相当する部分を拡大し、より詳細に示したものを、図１１に示す。多層基板であるＢＧＡ基板１０１は、たとえば、ＢＴレジンから形成されるコア層８の両面にメッキにより形成された銅のプレーン１３，１４を有するプレーン層１０，１１を備え、さらにその両面に均等に積層された複数の層から形成されている。これらの複数の層については、便宜上、コア層８より上側の部分を「上多層部」、コア層８より下側の部分を「下多層部」と呼ぶものとする。
この上多層部および下多層部の中には、信号層９、電源プレーン層１０、グランドプレーン層１１が一定の順序でほぼ等間隔に挿入されている。これらの挿入された各層を以下、「構成層」というものとする。
【０００５】
信号層９とは、信号線１２の横方向への布設、すなわちいわゆる「引き回し」を行なうことを主目的とする層である。電源プレーン層１０とは、電源を供給するための導電体のプレーンである電源プレーンを配置することを主目的とする層である。グランドプレーン層１１とは、接地した導電体のプレーンであるグランドプレーンを配置することを主目的とする層である。
【０００６】
半導体チップ１０２の電極としてのはんだバンプ１０５は、その役割によって、信号用はんだバンプ１０５ａと非信号用はんだバンプ１０５ｂとの２種類に分類することができる。信号用はんだバンプ１０５ａは、信号をやりとりするためのはんだバンプ１０５であって、いずれかのはんだボール１０６と電気的に接続されている。非信号用はんだバンプ１０５ｂは、通常、電源プレーン１３やグランドプレーン１４に接続されている。
【０００７】
信号用はんだバンプ１０５ａからはんだボール１０６への接続は、上多層部、コア層８、下多層部を順に経て、行なう必要があるが、同一層内での横方向への布設は、信号線１２の引き回しによって行なわれ、下の層への接続は、ビアホール１７によって行われている。
【０００８】
信号線１２を一つの信号層９内に配置する際には、上下の信号線１２との間のクロストークノイズを防止するために、信号層９をプレーン層で挟み込む、いわゆるストリップ構造をとることが原則とされる。したがって、図１１に示すように、最も上の構成層を第１の信号層９とした場合、その一つ下の構成層には、プレーン層の１種であるグランドプレーン層１１が配置される。そのさらに下に第２の信号層９が配置される。さらにその下にはプレーン層の１種である電源プレーン層１０が配置されている。
【０００９】
このＦＣＢＧＡ基板モジュールの例では、はんだバンプ１０５は、半導体チップ１０２の下面のうち、周縁部のみにほぼ帯状に配置されている。そのうち、帯の幅方向に数えた信号用はんだバンプ１０５ａの列数は６〜７である。これらの電極に対するチップ電極用ランドとしての信号用はんだバンプランド１６ａの配置もこれと同じである。信号用はんだバンプランド１６ａをそれぞれはんだボール１０６に何らかの経路によって接続する必要がある。この接続の様子を図１２〜図１４を参照して説明する。図１２、図１３は、信号の流れを記号化して表したものであって、１つの構成層内の複数の信号線１２は、本来紙面の手前・奥方向に２次元的に展開しているため同一断面には表れないものであるが、わかりやすくするために、１つの層内に並列して表示している。図１４は、図１１、図１２における最も上の信号層９を上方向から見た平面図に相当する模式図である。
【００１０】
図１２、図１４に示すように、１つの信号層９ごとに、信号用はんだバンプランド１６ａの並びのうち外側から優先的に２〜３列ずつを受け持つこととし、その１つの信号層９において半導体チップ１０２の投影領域１０２ｃ（図１４参照）からその外へ向かって信号線１２によって引き回されている。この信号線１２は、いずれかのはんだボール１０６に接続されるためには、いずれかのスルーホール１５を経由する必要がある。しかし、各構成層における配線の配置ピッチが、配線外縁同士の最低確保すべき距離が数十μｍとなっているのに比べて、スルーホール１５の配列ピッチは中心間距離で約８００μｍという、何倍も粗い配置となっている。そのため、引き出された信号線１２は、図１４に示すように、その信号層９内で、目的とするはんだボール１０６に対応する位置の近傍まで引き回され、そこからビアホール１７とスルーホール１５とを介して下の層へと接続されていく。後から引き回される信号線１２との間で互いに別個のスルーホール１５を使う必要があることと、配線の混雑を避けるため、先に引き回しの行われた信号線１２ほど、投影領域１０２ｃから遠くのスルーホール１５を経由する。
【００１１】
一方、その信号層９で外へ引き回されなかった信号用はんだバンプ１６ａについては、図１２に示すようにその信号層９からビアホール１７を介してより下の信号層９へとそれぞれ接続され、受け持たれるべき信号層９に到達した時点で、信号線１２によって横方向への引き回しが行われる。
【００１２】
図１２、図１３に示すように、この例では、上多層部と下多層部とを合わせて、３つの信号層９ですべての信号用バンプからの接続を分担して受け持っている。このとき上述のストリップ構造を維持しなければならないことと、コア層８の上下に向かって上多層部と下多層部とは対称に形成されていることにより、最下層のはんだボール１０６を備える層を含めて８層の構成層が必要となっている。
【００１３】
なお、１つの信号層当り、信号用はんだバンプランド１６ａの２〜３列に相当する分ずつしか信号線１２を引き回せないのは、図１４に示すように、信号用はんだバンプランド１６ａの配置自体が密集しているうえ、信号用はんだバンプランド１６ａの外側には非信号用はんだバンプランド１６ｂが配置されているため、信号線１２がこれらと干渉しないように回避して、限られた面積で信号線１２の配置を行なわなければならないためである。
【００１４】
非信号用はんだバンプランド１６ｂからは、図１１に示すように、同一の構成層または他の構成層に存在する電源プレーン１３やグランドプレーン１４に向けて配線が設けられているが、図１２ではその配線の図示を省略している。信号線１２はこれらの配線と常に一定以上の距離を保つようにして隙間を縫って引き回す必要がある。
【００１５】
【発明が解決しようとする課題】
このような半導体装置において、多層基板１０１の製造工程を省き、製造コストを低減するために、上多層部および下多層部として積み重ねる構成層の数を少なくすることが望まれている。しかし、信号用はんだバンプ１０５ａの配列が変わらない限り、すべての信号用はんだバンプランド１６ａから信号線１２の引き回しを行なうには、この例の場合、３つの信号層９が必要であり、また、クロストークノイズを防止するためにストリップ構造を維持する必要もある。
【００１６】
そこで、本発明においては、信号用はんだバンプ１０５ａの配列を従来のままで、多層基板１０１に必要な構成層の数を少なくした半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明に基づく半導体装置の一つの局面においては、多層基板と、上記多層基板の上側に設けられた半導体チップと、上記多層基板の下側に設けられた外部接続電極とを備える。上記多層基板は、上面側と下面側とを電気的に接続するための複数のスルーホールを有するコア層と、上記コア層の上側に設けられた上多層部と、上記コア層の下側に設けられた下多層部と、上記半導体チップの電極と電気的に接続するために上記上多層部の上面に設けられた複数のチップ電極用ランドと、上記チップ電極用ランドと上記外部接続電極とをそれぞれ電気的に接続するための複数の信号線とを備える。上記上多層部および上記下多層部は、それぞれ複数の構成層からなるとともに、異なる上記構成層に属する上記信号線同士を電気的に接続するためのビアホールを含む。上記複数の構成層は、上記信号線を各同一層内で所望の平面的位置まで引き回すことを主目的とする信号層と、上記信号層を隣接してはさむ導電体のプレーンを配置することを主目的とするプレーン層とを含む。上記上多層部における上記信号層は、第１特定信号層と、上記第１特定信号層の下側に上記プレーン層を介さずに隣接する、第２特定信号層とを含む。上記第１特定信号層において上記半導体チップの投影領域内からその領域外へ引き出される上記信号線は、上記第１特定信号層において引き出される上記信号線すべてのうちの最長のものの距離が最短になるようにそれぞれ選択された上記スルーホールにつながる上記ビアホールまで引き出され、上記スルーホールを介して上記下多層部に接続され、さらに上記下多層部において、上記信号線が接続されるべき上記外部接続電極につながる上記ビアホールまで引き回されている。上記第２特定信号層において上記半導体チップの投影領域内からその領域外へ引き出される上記信号線は、上方から見たときに上記信号線が接続されるべき上記外部接続電極にほぼ最も近い上記スルーホールにつながる上記ビアホールまで引き出され、上記スルーホールを介して上記下多層部に接続されている。上記第１特定信号層において、上記信号線が配置されている部分以外の領域には導電体のプレーンを配置している。
【００１８】
上記構成を採用することにより、第１特定信号層の信号線をそのまま第１特定信号層内で引き回さずに、一定条件下で選択されるスルーホールを経由して、下多層部に接続しているため、従来、余裕のあった下多層部の信号層のスペースを有効活用して信号線の引き回しを行なうことができる、また、第１特定信号層においては、ほぼ最小限の距離を引き回すのみであるため、第２特定信号層との間のクロストークノイズは問題とはならず、第１の信号層９と第２の信号層９との間のプレーン層を省略することができる。その結果、多層基板の層数の低減が可能となる。
【００１９】
上記発明において好ましくは、上記第１特定信号層が、上記上多層部のうち最も上に位置する上記構成層である。この構成を採用することにより、少ない層数の多層基板においても、さらに層数を低減することができる。
【００２０】
上記発明においてさらに好ましくは、上記プレーンと互いに電気的に接続する外部端子用ランドを備え、上記プレーンと上記外部端子用ランドとの接続が複数のビアホールを介して並列的になされている。この構成を採用することにより、プレーンに対する電圧の供給を安定して行なうことができ、また、いずれかの接続が不良であっても安定して動作でき、半導体装置全体の信頼性が向上する。
【００２５】
【発明の実施の形態】
（実施の形態１）
（装置の構造）
図１を参照して、本実施の形態における半導体装置の構造について説明する。接続の様子をより詳細に示したものを、図２〜図５に示す。信号用はんだバンプランド１６ａの配列は図１２〜図１４で示したものと同じ条件である。１つの信号層９当り、信号用はんだバンプランド１６ａの並びのうち外側から優先的に２〜３列ずつを受け持つという条件も同じである。
【００２６】
図２に示すように、最も上の信号層９（以下、「第１の信号層９」という。）において、信号線１２は、第１の信号層９のまま、目的とするはんだボール１０６に対応する位置の近傍まで引き回されるのではなく、半導体チップ１０２の投影領域１０２ｃから外に引き回されたのちに、一定条件下で選択されるスルーホール１５に対応するビアホール１７に接続される。「一定条件下で選択されるスルーホール１５」とは、具体的には、各信号線１２同士が干渉し合わないように、かつ、第１の信号層９において引き出される前記信号線１２すべてのうちの最長のものの距離が最短になるように、それぞれ振り分けられて選択された前記スルーホール１５である。
【００２７】
このような信号線１２の振り分けの一例を図５に示す。この例では、スルーホール１５の配列ピッチは中心間距離で８００μｍという粗い配列になっているコア層８を採用している。しかし、結果的には、信号線１２の引き回しは、半導体チップ１０２の投影領域１０２ｃから２．１ｍｍ以内の範囲で収まっている。
【００２８】
このようにしてビアホール１７に接続された配線は、そのままビアホール１７およびスルーホール１５を介して下多層部に至る。図３に示すように、下多層部の信号層９（以下、「第３の信号層９」という。）において、目的とするはんだボール１０６に対応する位置まで引き回され、そこからビアホール１７を介してはんだボール１０６に接続される。
【００２９】
第１の信号層９を上方向から見た平面図を、図４に示す。図２、図４に示すように、第１の信号層９における信号線１２の引き回し距離が従来技術における場合（図１２、図１４）に比べて短くなった分、第１の信号層９のうち信号線１２のない部分には、グランドプレーン１４が配置されている。したがって、第１の信号層９は、信号層９という側面以外にグランドプレーン層１１の側面も備えている。なお、第１の信号層に設けるのは、グランドプレーン１４の代りに電源プレーンであってもよい。
【００３０】
第１の信号層の下側にプレーン層を介さずに隣接する信号層（以下、「第２の信号層」という。）で受け持つ信号用はんだバンプランド１６ａについては、従来どおり、第２の信号層９において目的とするはんだボール１０６に対応する位置まで引き回され、ビアホール１７およびスルーホール１５を経由して、下多層部へと接続されている。
【００３１】
（作用・効果）
第１の信号層９の信号線をそのまま第１の信号層９で引き回さずに、一定条件下で選択されるスルーホール１５を経由して、下多層部にある第３の信号層９に接続し、目的とするはんだボール１０６へのアプローチを下多層部の第３の信号層９において行なっている。そのため、従来、余裕のあった第３の信号層９のスペースを有効活用して信号線１２の引き回しを行なうことができる。
【００３２】
また、第１の信号層９においてスルーホール１５に対応する位置まで引き回す間の信号線は、第２の信号層９の信号線１２とプレーン層を介さずに重なり合っているが、一定条件下で選択されるスルーホール１５を選択していることにより、重なり合う距離は、ほぼ最小限に抑えられているため、この区間におけるクロストークノイズは問題とはならない。したがって、第１の信号層９と第２の信号層９との間のプレーン層を省略することができ、多層基板１０１の層数の低減が可能となる。
【００３３】
なお、第３の信号層９においては、図１３に示すように、本来、第３の信号層で受け持たれる信号線１２があり、第１の信号層９からスルーホール１５を経て入ってきた信号線１２と共存することとなるが、第３の信号層９においては、非信号用はんだバンプランド１６ｂからの配線はほぼ存在せず、既に信号線１２も広い範囲に分散しているため、配線のスペースには余裕があり、第１の信号層９におけるような不都合はない。
【００３４】
本実施の形態における第１の信号層のように一定条件下で選択されるスルーホールを経由して下多層部に導かれる信号層を以下、「第１特定信号層」とし、その下にプレーン層を介さずに隣接する信号層を「第２特定信号層」と呼ぶとする。第１特定信号層は、本実施の形態のように最も上の構成層であることが望ましいが、最も上の構成層である場合に限られない。最も上の構成層以外の構成層を第１特定信号層としてもよく、その場合、第１特定信号層と第２特定信号層とは、プレーン層を介さずに上下に重ねることができ、やはり多層基板の層数を減らすことができる。
【００３５】
また、本実施の形態では、第１の信号層から第３の信号層までの３つの信号層９を用いて説明したが、信号層９の数を３としたのは一例に過ぎず、信号層９の数は２以上の他の数であっても本発明は同様に適用可能である。
【００３６】
なお、本実施の形態では、スルーホール１５の配列ピッチが中心間距離で８００μｍという粗い配列になっているコア層８を採用していたが、コア層８におけるスルーホール１５の配列ピッチをより小さくして、信号用はんだバンプランド１６ａの配列ピッチと近くなれば、半導体チップ１０２の周縁部のみならず、中央部にも信号用はんだバンプ１０５ａを配置することができ、半導体チップ１０２のサイズを大幅に縮小することができる。その結果、半導体装置全体の小型化も可能となる。
【００３７】
（実施の形態２）
（装置の構造）
図６を参照して、ＦＣＢＧＡ基板モジュールにおいて、外部端子用ランド１８に対する配線の接続を行なう。すなわち、１つの外部端子用ランド１８に対して複数箇所でビアランド２７を設けて、電源プレーン１３またはグランドプレーン１４と接続を行なう。他の構成は、実施の形態１におけるものと同じである。
【００３８】
（作用・効果）
このように接続することにより、電源プレーン１３に対する電源電圧の供給、または、グランドプレーン１４に対する接地電圧の供給がより安定して行なうことができ、また、いずれかの接続が不良であったり破損したりしても供給が途絶えることなく、所定の動作を継続することができ、半導体装置全体の信頼性が向上する。
【００３９】
（実施の形態３）
（装置の構造）
チップ電極ランドとしてのはんだバンプランド１６同士の並ぶ隙間に配線として信号線１２を通す場合に、図７を参照して、本来円形であるはんだバンプランド１６の一部分を切り欠いた形状とする。すなわち、上側から電気的に接続しようとする導電体を受入れるためのランドとしてのはんだバンプランド１６が、上方から見て、はんだバンプランド１６の中心から隣接する信号線１２に面する側の外縁までの距離が中心から他の外縁までの距離に比べて短い形状となるようにする。他の構成は、実施の形態１におけるものと同じである。
【００４０】
（作用・効果）
配線の配置にはルールがあり、同一の面内に配線や電極などの導電体を配置する場合には、各配線の外縁から一定距離はあけておかなければならないとされている。したがって、従来であれば、はんだバンプランド１６同士の距離が一定以下に接近している場合、その隙間には配線を設けることができなかったか、あるいはできたとしてもその本数が制限された。しかし、本実施の形態によれば、はんだバンプランド１６の一部分を切り欠いた形状とするため、配線からの必要な距離を確保することができる。その結果、配線の高密度化が図れ、半導体装置全体の小型化が可能となる。
【００４１】
また、はんだバンプランド１６の存在する層の上面に、ソルダレジスト（図示省略）が存在し、はんだバンプ１０５が接続する箇所だけソルダレジストがなく開口しているような構造の場合、はんだバンプランド１６のうちソルダレジストに覆われた部分において切り欠いた形状となるようにすれば、はんだバンプランド１６とはんだバンプ１０５との接触面積には影響しないため、信頼性が低下することはない。
【００４２】
また、図８を参照して、はんだバンプランド１６の代りに、ビアランド２７において一部分を切り欠いた形状とすることによれば、各構成層におけるビアホール１７や信号線１２の配置の高密度化が図れる。
【００４３】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００４４】
【発明の効果】
本発明によれば、第１特定信号層の信号線は、一定条件下で選択されるスルーホールを経由して下多層部に導かれるため、第２特定信号層と第１特定信号層とがプレーン層を介在せずに重なり合っていても、クロストークノイズは問題とならない。また、第１特定信号層のうち信号線のない箇所にはプレーンを設けているため、第１特定信号層と第２特定信号層との間に別個のプレーン層を設けなくても、第２特定信号層はプレーンによって挟み込むストリップ構造とすることができる。このようにして、従来、第１特定信号層と第２特定信号層との間に必要であったプレーン層が不要となった結果、多層基板に必要な層数を減らすことができる。したがって、信号用はんだバンプの配列が従来と同じであっても、より層数の少ない半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明に基づく実施の形態１におけるＦＣＢＧＡ基板モジュールの一部分の断面図である。
【図２】  本発明に基づく実施の形態１におけるＦＣＢＧＡ基板モジュールの一部分の断面における信号の流れを表した模式図である。
【図３】  本発明に基づく実施の形態１におけるＦＣＢＧＡ基板モジュールの一部分の断面における信号の流れを表した模式図である。
【図４】  本発明に基づく実施の形態１におけるＦＣＢＧＡ基板モジュールのの一部分の平面図である。
【図５】  図４の一部分の拡大図である。
【図６】  本発明に基づく実施の形態２におけるＦＣＢＧＡ基板モジュールの外部端子用ランド周辺の平面図である。
【図７】  本発明に基づく実施の形態３におけるＦＣＢＧＡ基板モジュールのはんだバンプランド周辺の平面図である。
【図８】  本発明に基づく実施の形態３におけるＦＣＢＧＡ基板モジュールのはんだバンプランド周辺の平面図である。
【図９】  従来技術に基づくＦＣＢＧＡ基板モジュールの斜視図である。
【図１０】  従来技術に基づくＦＣＢＧＡ基板モジュールの断面図である。
【図１１】  従来技術に基づくＦＣＢＧＡ基板モジュールの一部分の断面図である。
【図１２】  従来技術に基づくＦＣＢＧＡ基板モジュールの一部分の断面における信号の流れを表した模式図である。
【図１３】  従来技術に基づくＦＣＢＧＡ基板モジュールの一部分の断面における信号の流れを表した模式図である。
【図１４】  従来技術に基づくＦＣＢＧＡ基板モジュールの一部分の平面図である。
【符号の説明】
８  コア層、９  信号層、１０  電源プレーン層、１１  グランドプレーン層、１２  信号線、１３  電源プレーン、１４  グランドプレーン、１５  スルーホール、１６  はんだバンプランド、１６ａ  信号用はんだバンプランド、１６ｂ  非信号用はんだバンプランド、１７  ビアホール、１８  外部端子用ランド、２７  ビアランド、１００  ＦＣＢＧＡ基板モジュール、１０１  ＢＧＡ基板、１０２  半導体チップ、１０２ｃ  投影領域、１０３  リング、１０４  封止材、１０５  はんだバンプ、１０５ａ  信号用はんだバンプ、１０５ｂ  非信号用はんだバンプ、１０６  はんだボール、１０７  ヒートスプレッダ、１０８  放熱樹脂。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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