(57)【特許請求の範囲】
【請求項１】
半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程と、
前記シリサイド化された高融点金属膜の側壁を酸化シリコン膜に変換する工程と、
隣接した２つの前記ゲート電極間に位置する前記半導体基板の表面にソースもしくはドレインを形成する工程と、
前記ゲート電極を含む前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜とのエッチングレートの差を利用したエッチングによって、前記ソースもしくはドレインを露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程は、
前記半導体基板上に、側壁が露出した高融点金属膜を含む複数のゲート電極を形成する工程と、
露出した前記高融点金属膜の側壁にシリコンイオンを導入するか、あるいは露出した前記高融点金属膜の側壁をシリコン層で被覆する工程と、
前記半導体基板を熱処理することによって、前記高融点金属膜の側壁をシリサイド化する工程とを有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程は、
前記半導体基板上に、高融点金属膜を形成する工程と、
前記高融点金属膜上にマスクを形成する工程と、
前記マスクから露出した前記高融点金属膜にシリコンイオンを導入するか、あるいは露出した前記高融点金属膜の表面にシリコン層を形成する工程と、
前記半導体基板を熱処理することによって、前記マスクから露出した前記高融点金属膜及び前記マスクの側壁直下に位置する前記高融点金属膜をその底部までシリサイド化する工程と、
前記マスクをエッチングマスクにして、前記マスクから露出したシリサイド化された前記高融点金属膜をエッチング除去する工程とを有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記第１の絶縁膜は窒化シリコン膜であり、前記第２の絶縁膜は酸化シリコン膜であることを特徴とする請求項１乃至３いずれかに記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うために、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタックド・キャパシタ構造を採用している。このスタックド・キャパシタ構造を採用するＤＲＡＭには、大別してビット線の下方に情報蓄積用容量素子を配置するキャパシタ・アンダー・ビットライン（Capacitor Under Bitline；ＣＵＢ）構造（例えば特開平７−１９２７２３号公報、特開平８−２０４１４４号公報など）と、ビット線の上方に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン（Capacitor Over Bitline；ＣＯＢ）構造（例えば特開平７−１２２６５４号公報、特開平７−１０６４３７号公報など）とがある。
【０００３】
上記した２種のスタックド・キャパシタ構造のうち、ビット線の上方に情報蓄積用容量素子を配置するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微細化に適している。これは、微細化された情報蓄積用容量素子の蓄積電荷量を増やそうとすると、その構造を立体化して表面積を増やす必要があるため、情報蓄積用容量素子の上部にビット線を配置するＣＵＢ構造では、ビット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコンタクトホールのアスペクト比が極端に大きくなってしまい、その開孔が困難になるからである。
【０００４】
また、６４メガビット（Ｍbit）あるいは２５６メガビットといった最近の大容量ＤＲＡＭは、微細化されたメモリセル選択用ＭＩＳＦＥＴのゲート電極のスペースにビット線や情報蓄積用容量素子と基板とを接続するためのコンタクトホールを形成する際に、ゲート電極の上部と側壁とを窒化シリコン膜で覆い、酸化シリコン膜と窒化シリコン膜とのエッチングレート差を利用してコンタクトホールをゲート電極に対して自己整合的に開孔するセルフアライン・コンタクト（Self Align Contact；ＳＡＣ）技術（例えば特開平９−２５２０９８号公報）を採用したり、ゲート電極の低抵抗化を推進するために、ゲート電極をＷ（タングステン）などの高融点金属材料を主体として構成するポリメタルゲート構造（特開平７−９４７１６号公報）を採用したりしている。
【０００５】
【発明が解決しようとする課題】
本発明者は、２５６メガビット(Ｍbit）ＤＲＡＭおよび１ギガビット(Ｇbit）ＤＲＡＭの開発を進めるなかで、リフレッシュ時間間隔を長くするための一対策として、ビット線容量の低減を図ることを検討している。
【０００６】
ビット線容量の成分は、対隣接ビット線、対基板、対蓄積電極、対ワード線および対プレート電極に分けられるが、ビット線の上方に情報蓄積用容量素子を配置するＣＯＢ構造の場合は、ワード線スペーサ膜厚などの構造に依存するが、対ワード線容量成分が主成分の一つである。従って、ビット線容量を低減するためには、まず対ワード線容量を低減することが最優先課題となる。
【０００７】
前述したように、セルフアライン・コンタクト（ＳＡＣ）技術を採用するＤＲＡＭは、ゲート電極の上部と側壁とを窒化シリコン膜で覆う必要がある。しかし、窒化シリコン膜は、その誘電率が酸化シリコン膜の約２倍と大きいため、ゲート電極の上部と側壁とを窒化シリコン膜で覆うと、ビット線の対ワード線容量が大きくならざるを得ない。
【０００８】
本発明の目的は、メモリセルサイズが微細化されたＤＲＡＭにおいて、ビット線容量を低減することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程と、
前記シリサイド化された高融点金属膜の側壁を酸化シリコン膜に変換する工程と、
隣接した２つの前記ゲート電極間に位置する前記半導体基板の表面にソースもしくはドレインを形成する工程と、
前記ゲート電極を含む前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜とのエッチングレートの差を利用したエッチングによって、前記ソースもしくはドレインを露出させるコンタクトホールを形成する工程と、
前記コンタクトホール内に導電層を形成する工程と、
を有することを特徴とする。
また、前記半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程は、
前記半導体基板上に、側壁が露出した高融点金属膜を含む複数のゲート電極を形成する工程と、
露出した前記高融点金属膜の側壁にシリコンイオンを導入するか、あるいは露出した前記高融点金属膜の側壁をシリコン層で被覆する工程と、
前記半導体基板を熱処理することによって、前記高融点金属膜の側壁をシリサイド化する工程とを有することを特徴とする。
また、前記半導体基板上に、側壁がシリサイド化された高融点金属膜を含む複数のゲート電極を形成する工程は、
前記半導体基板上に、高融点金属膜を形成する工程と、
前記高融点金属膜上にマスクを形成する工程と、
前記マスクから露出した前記高融点金属膜にシリコンイオンを導入するか、あるいは露出した前記高融点金属膜の表面にシリコン層を形成する工程と、
前記半導体基板を熱処理することによって、前記マスクから露出した前記高融点金属膜及び前記マスクの側壁直下に位置する前記高融点金属膜をその底部までシリサイド化する工程と、
前記マスクをエッチングマスクにして、前記マスクから露出したシリサイド化された前記高融点金属膜をエッチング除去する工程とを有することを特徴とする。
また、前記第１の絶縁膜は窒化シリコン膜であり、前記第２の絶縁膜は酸化シリコン膜であることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
本実施形態であるＤＲＡＭの製造方法を図１〜図１３を用いて工程順に説明する。
【００１３】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２は、基板１の表面をエッチングして深さ３００〜４００nm程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜４を堆積した後、酸化シリコン膜４を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法でポリッシュバックすることによって形成する。このとき、溝の内部の酸化シリコン膜４は、その表面が活性領域の表面とほぼ同じ高さになるように平坦化される。
【００１４】
次に、基板１にｎ型不純物、例えばＰ（リン）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、基板１をウェット酸化することによってｐ型ウエル３の表面に清浄なゲート酸化膜５を形成する。
【００１５】
次に、図２に示すように、ゲート酸化膜５の上部にゲート電極用の導電膜６を堆積し、続いて導電膜６の上部にＣＶＤ法で窒化シリコン膜１０を堆積する。ゲート電極用の導電膜６は、例えばＰ（リン）などのｎ型不純物をドープした多結晶シリコン膜７、ＷＮ（タングステンナイトライド）またはＴｉＮ（チタンナイトライド）からなるバリアメタル膜８およびＷ膜９によって構成する。バリアメタル膜８は、高温熱処理時に多結晶シリコン膜７とその上部のＷ膜９とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するために形成する。
【００１６】
次に、図３に示すように、フォトレジスト膜１１をマスクにしたドライエッチングで窒化シリコン膜１０をパターニングすることによって、導電膜６をエッチングするためのハードマスク１０Ａを形成する。次に、フォトレジスト膜１１を除去した後、図４に示すように、上記窒化シリコン膜１０のエッチングによって露出した領域の導電膜６（Ｗ膜９）にシリコンイオンを打ち込む。
【００１７】
次に、図５に示すように、基板１を熱処理することによってＷ膜９とシリコンとを反応させ、ハードマスク１０Ａが形成されていない領域のＷ膜９をＷシリサイド層９Ａに変換する。このとき、シリコンの拡散により、ハードマスク１０Ａの側壁直下のＷ膜９もある程度シリサイド化される。
【００１８】
次に、図６に示すように、ハードマスク１０Ａをマスクにしたドライエッチングで導電膜６（Ｗシリサイド層９Ａ、バリアメタル膜８、多結晶シリコン膜７）をパターニングする。これにより、側壁の一部がＷシリサイド層９Ａで覆われたゲート電極１２が形成される。
【００１９】
上記のドライエッチングを行うと、ゲート電極１２によって覆われていない領域のゲート酸化膜５が削られると共に、ゲート電極１２の側壁端部のゲート酸化膜５も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート電極１２の耐圧が低下するなどの不具合が生じる。そこで、アンダーカットされたゲート電極１２の側壁端部のプロファイルを改善するために基板１を熱酸化する。
【００２０】
上記の熱酸化を行うと、図７に示すように、ゲート電極１２の側壁に露出していた前記Ｗシリサイド層９Ａが酸化されて酸化シリコン層９Ｂが形成される。また、ゲート電極１２の他の一部を構成する多結晶シリコン膜７も、ゲート電極１２の側壁部分が酸化されて酸化シリコン層７Ａとなる。
【００２１】
次に、図８に示すように、ｐ型ウエル３にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極１２の両側のｐ型ウエル２にｎ型半導体領域１３（ソース、ドレイン）を形成することにより、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００２２】
次に、図９に示すように、基板１上にＣＶＤ法で窒化シリコン膜１４を堆積する。ゲート電極１２の側壁には前記の工程で酸化シリコン層７Ａ、９Ｂが形成されているため、窒化シリコン膜１４を堆積するとゲート電極１２の側壁は窒化シリコン膜１４と酸化シリコン層（７Ａまたは９Ｂ）とで覆われることになる。
【００２３】
次に、図１０に示すように、基板１上にＣＶＤ法で酸化シリコン膜１５を堆積した後、酸化シリコン膜１５と窒化シリコン膜１４とのエッチングレート差を利用したドライエッチングでｎ型半導体領域１３（ソース、ドレイン）の上部に、ゲート電極１２に対して自己整合（セルフアライン）でコンタクトホール１６、１７を形成する。
【００２４】
次に、図１１に示すように、コンタクトホール１６、１７の内部にプラグ１８を形成する。プラグ１８は、酸化シリコン膜１５の上部にｎ型不純物（例えばＡｓ（ヒ素））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール１６、１７の内部に残すことにより形成する。
【００２５】
次に、図１２に示すように、酸化シリコン膜１５の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、基板１を熱処理し、プラグ１８を構成する多結晶シリコン膜中のｎ型不純物をコンタクトホール１６、１７の底部からｎ型半導体領域１３（ソース、ドレイン）に拡散させることによって、ｎ型半導体領域１３（ソース、ドレイン）９を低抵抗化する。
【００２６】
次に、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでコンタクトホール１６の上部の酸化シリコン膜１９を除去することによってスルーホール２０を形成した後、スルーホール２０の内部にプラグ２１を形成する。プラグ２１は、酸化シリコン膜１９の上部にスパッタリング法でＴｉＮ膜およびＷ膜を堆積した後、これらの膜をＣＭＰ法で研磨してスルーホール２０の内部に残すことにより形成する。
【００２７】
次に、図１３に示すように、酸化シリコン膜１９の上部にビット線ＢＬを形成し、続いてビット線ＢＬの上部に情報蓄積用容量素子Ｃを形成することにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとからなるメモリセルが略完成する。ビット線ＢＬは、例えばＷ膜で構成し、情報蓄積用容量素子Ｃは、例えば多結晶シリコンからなる下部電極２２、酸化タンタル（Ｔａ2Ｏ5）からなる容量絶縁膜２３およびＴｉＮからなる上部電極２４によって構成する。
【００２８】
このように、本実施形態によれば、ゲート電極１２（ワード線ＷＬ）の側壁を窒化シリコン膜１４とそれよりも誘電率の小さい酸化シリコン層（７Ａまたは９Ｂ）との積層膜で覆うので、セルフアラインによるコンタクトホール１６、１７の形成を阻害することなく、ビット線ＢＬの対ワード線容量を低減することが可能となる。
【００２９】
これにより、ビット線の容量が低減されるので、メモリセルの蓄積電荷量（Ｃs）が同一であれば、センスアンプによって検出される電圧の振幅が増大し、ノイズマージンが拡大されてリフレッシュ時間間隔を長くすることができる。また、リフレッシュ時間間隔が長くなることにより、消費電力を低減することが可能となる。
【００３０】
さらに、一本のビット線に接続するメモリセルの数を増やすことができるので、メモリアレイ数を減らすことが可能となる。すなわち、センスアンプ列数を減少させることができるので、チップ面積を縮小してウエハ一枚当たりのチップ取得数を増やすことができる。
【００３１】
（実施の形態２）
本実施形態であるＤＲＡＭの製造方法を図１４〜図１９を用いて工程順に説明する。
【００３２】
まず、前記実施の形態１の図１および図２に示す工程に従ってゲート酸化膜５の上部にゲート電極用の導電膜６（多結晶シリコン膜７、バリアメタル膜８およびＷ膜９）を堆積し、続いて導電膜６の上部に窒化シリコン膜１０を堆積した後、図１４に示すように、フォトレジスト膜１１をマスクにしたドライエッチングで窒化シリコン膜１０をパターニングし、導電膜６をエッチングするためのハードマスク１０Ａを形成する。ここまでの工程は、前記実施の形態１と同じである。
【００３３】
次に、図１５に示すように、上記ハードマスク１０Ａをマスクにしたドライエッチングで導電膜６（Ｗ膜９、バリアメタル膜８、多結晶シリコン膜７）をパターニングすることによってゲート電極１２を形成する。
【００３４】
次に、図１６に示すように、基板１上にスパッタリング法またはＣＶＤ法で堆積した薄いシリコン膜（またはアモルファスシリコン膜）３０でゲート電極１２の上部および側壁を覆った後、図１７に示すように、基板１を熱処理することによってＷ膜９とシリコンとを反応させ、ハードマスク１０Ａが形成されていない領域のＷ膜９をＷシリサイド層９Ａに変換する。このとき、シリコンの拡散により、ハードマスク１０Ａの側壁直下のＷ膜９もある程度シリサイド化される。
【００３５】
また、ゲート電極１２の上部および側壁を上記シリコン膜３０で覆う手段に代えて、斜めイオン注入法を用いてゲート電極１２の側壁の酸化シリコン膜３０にシリコンイオンを打ち込んだ後、基板１を熱処理することによってゲート電極１２の側壁の一部にＷシリサイド層９Ａを形成してもよい。
【００３６】
次に、ゲート電極１２の上部および側壁を酸化シリコン膜３０で覆った場合は、この酸化シリコン膜３０をウェットエッチングなどによって除去した後、基板１を熱酸化することによって、ゲート電極１２の側壁端部のプロファイルを改善する。この熱酸化を行うと、図１８に示すように、ゲート電極１２の側壁に露出していた前記Ｗシリサイド層９Ａが酸化されて酸化シリコン層９Ｂが形成される。また、ゲート電極１２の他の一部を構成する多結晶シリコン膜７も、ゲート電極１２の側壁部分が酸化されて酸化シリコン層７Ａとなる。
【００３７】
次に、図１９に示すように、ｐ型ウエル３にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極１２の両側のｐ型ウエル２にｎ型半導体領域１３（ソース、ドレイン）を形成することにより、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。図示は省略するが、その後、前記実施の形態１の図９〜図１３に示す工程に従ってメモリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬを形成し、続いてビット線ＢＬの上部に情報蓄積用容量素子Ｃを形成する。
【００３８】
本実施形態によれば、ゲート電極１２（ワード線ＷＬ）の側壁を窒化シリコン膜１４とそれよりも誘電率の小さい酸化シリコン層（７Ａ、９Ｂ）との積層膜で覆うので、セルフアラインによるコンタクトホール１６、１７の形成を阻害することなく、ビット線ＢＬの対ワード線容量を低減することが可能となり、前記実施の形態１と同様の効果を得ることができる。
【００３９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４０】
例えば前記実施の形態１では、窒化シリコン膜１０のエッチングによって露出した領域の導電膜６（Ｗ膜９）にシリコンイオンを打ち込んだ後、基板１を熱処理することによってＷ膜９とシリコンとを反応させ、ハードマスク１０Ａが形成されていない領域のＷ膜９をＷシリサイド層９Ａに変換した（図４、図５）が、前記実施の形態２のように、基板１上に堆積した薄いシリコン膜（またはアモルファスシリコン膜）３０で導電膜６（Ｗ膜９）を覆った後、基板１を熱処理することによってＷ膜９とシリコンとを反応させ、ゲート電極１２の側壁の一部にＷシリサイド層９Ａを形成してもよい。
【００４１】
本発明は、汎用ＤＲＡＭのみならず、ＤＲＡＭとロジックＬＳＩとを混載したシステムＬＳＩなどに適用できることは勿論である。
【００４２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４３】
本発明によれば、ゲート電極（ワード線）の側壁を窒化シリコン膜とそれよりも誘電率の小さい酸化シリコン層との積層膜で覆うことにより、セルフアラインによるコンタクトホールの形成を阻害することなく、ビット線の対ワード線容量を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態２であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態２であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態２であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態２であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態２であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  酸化シリコン膜
５  ゲート酸化膜
６  導電膜
７  多結晶シリコン膜
７Ａ  酸化シリコン層
８  バリアメタル膜
９  Ｗ膜
９Ａ  Ｗシリサイド層
９Ｂ  酸化シリコン層
１０  窒化シリコン膜
１０Ａ  ハードマスク
１１  フォトレジスト膜
１２  ゲート電極
１３  ｎ型半導体領域（ソース、ドレイン）
１４  窒化シリコン膜
１５  酸化シリコン膜
１６、１７  コンタクトホール
１８  プラグ
１９  酸化シリコン膜
２０  スルーホール
２１  プラグ
２２  下部電極
２３  容量絶縁膜
２４  上部電極
３０  シリコン膜
Ｃ  情報蓄積用容量素子
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
0004399934.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004399934.tif 000014
【図１４】
0004399934.tif 000015
【図１５】
0004399934.tif 000016
【図１６】
0004399934.tif 000017
【図１７】
0004399934.tif 000018
【図１８】
0004399934.tif 000019
【図１９】
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