(57)【特許請求の範囲】
【請求項１】
アーク電気炉内のフリッカーを低減するため当該アーク電気炉におけるアーク電圧と電流とをコントロールするための予測式ラインコントローラであって、前記アーク電気炉が、金属を受け入れるためのコンテナと、そのコンテナから離間した電極と、前記電極と前記コンテナに結合され、前記電極と前記コンテナの間で電気放電を生じさせるための電圧を有する電源とを含み、
前記電源と前記電極の間に電気的に接続され、ゲート信号を受信するためのゲート入力を有し、該ゲート信号に応じて、前記電極を前記電源に接続し、前記電極を前記電源から切断するように構成されたスイッチと、
前記電源の電圧をモニタし、前記アーク電気炉の電気回路表現モデルを生成するために電源に結合された中央コントローラであって、前記ゲート信号を発生し、前記電気回路表現モデルから導き出される遅延角度の値だけ該ゲート信号を遅延させ、該遅延させたゲート信号をゲート入力に印加する中央コントローラと、
を備える、予測式ラインコントローラ。
【請求項２】
前記中央コントローラが、
ｉ）前記電圧に関するフーリエ解析を実行するための信号プロセッサと、および
ｉｉ）前記ゲート信号を前記フーリエ解析から生成するために前記信号プロセッサに結合されたマイクロコントローラと、
を備える、請求項１記載の予測式ラインコントローラ。
【請求項３】
前記中央コントローラが、さらに、
ｉｉｉ）前記電圧をデジタル化するためのアナログ／デジタル変換器を備え、前記信号プロセッサが、デジタル化された電圧の直流成分、実数部、および虚数部を生成し、前記直流成分、実数部、および虚数部の実際の値を表現する指数値を生成するため、デジタル化された電圧で連続離散フーリエ級数展開を実行するための、前記アナログ／デジタル変換器に結合されたデジタル信号プロセッサを備え、前記マイクロコントローラが、前記指数値に対応する前記遅延角度の値に対応するゲート信号を生成する、請求項２記載の予測式ラインコントローラ。
【請求項４】
前記デジタル信号プロセッサが、前記連続離散フーリエ級数展開を実行するためのフィルタを備える、請求項３記載の予測式ラインコントローラ。
【請求項５】
前記マイクロコントローラが、さらに、前記遅延角度の値を記憶するメモリを備え、前記遅延角度の値が、前記指数値によって、前記メモリ内でアドレス指定される、請求項２記載の予測式ラインコントローラ。
【請求項６】
前記スイッチが、互いに反対の極性で配列された１対のサイリスタを備える、請求項１記載の予測式ラインコントローラ。
【請求項７】
前記電圧が３つの相を含み、前記サイリスタの対応する対が前記相のそれぞれに結合される、請求項６記載の予測式ラインコントローラ。
【請求項８】
前記電圧は、前記電極のライン仮想接地間電圧を含む、請求項１記載の予測式ラインコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にアーク電気炉に関し、さらに特定するとＤＣまたはＡＣスクラップ金属アーク電気炉内でフリッカーを低減するための方法および装置に関する。
【０００２】
【従来の技術】
アーク電気炉は、リサイクルの目的でスクラップ金属を溶解するためによく知られている。アーク電気炉は、その熱エネルギーが、炉内部にある１つまたは複数のアークを通る電流の流れにより生じる発熱装置である。
【０００３】
アーク電気炉に関連して１つの共通した問題点とは、「フリッカー」（つまり、炉のある種の段階の間、および最高２５Hｚの周波数で、負荷電流の大きく急速な変動から生じる給電ネットワーク内での電圧の乱れ）という問題である。フリッカーの重大度は、短絡ＫＶＡから動作ＫＶＡの間の差の関数として見積もられることがある。
【０００４】
過去において、ＤＣシステムおよびＡＣシステム内でのフリッカーを低減するために、ソフトウェア電圧制御が使用されて来た（１９７６年、米国電力会議の議事録第３８巻、１２７１−１２８６ページ、Ｌ．ＧｙｕｇｙｉおよびＲ．Ｈ．Ｏｔｔｏによる「電圧フリッカー低減および力率補正のための静的分路補償（Ｓｔａｔｉｃ  Ｓｈｕｎｔ  Ｃｏｍｐｅｎｓａｔｉｏｎ  ｆｏｒ  ＶｏｌｔａｇｅＦｌｉｃｋｅｒ  Ｒｅｄｕｃｔｉｏｎ  ａｎｄ  Ｐｏｗｅｒ  ＦａｃｔｏｒＣｏｒｒｅｃｔｉｏｎ）」および１９９１年、鋼製造会議議事録、７４９−７５６ページ、Ｗ．Ｅ．Ｓｔａｉｂ、Ｎ．Ｇ．Ｂｌｉｓｓ、およびＲ．Ｂ．Ｓｔａｉｂによる「アーク電気炉のニューラルネットワーク交換（Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ  Ｃｏｎｖｅｒｓｉｏｎ  ｏｆ  ｔｈｅ  Ｅｌｅｃｔｒｉｃ  ＡｒｃＦｕｒｎａｃｅ）」を参照のこと）。
【０００５】
分路型補償器（静的ＶＡＲ補償器）が、フリッカーの低減のために提案されたが（１９９３年ＣＥＡ報告書第０４２７８１８ｍ号、Ｊ．Ｍ．Ｗｉｋｓｔｏｎによる「アーク電気炉からの電圧フリッカーの静的ＶＡＲ補償（Ｓｔａｔｉｃ  ＶＡＲ  Ｃｏｍｐｅｎｓａｔｉｏｎ  ｏｆ  Ｖｏｌｔａｇｅ  Ｆｌｉｃｋｅｒ  Ｆｒｏｍ  Ａｒｃ  Ｆｕｒｎａｃｅｓ）」を参照）、これはフリッカーを排除する上でのこのようなシステムでの困難を説明する。
【０００６】
これらの従来の技術によるシステムのどれも、直流での直列型Ａ．Ｃ．電流制御または予測式制御を提供しない。
【０００７】
【課題を解決するための手段】
本発明に従って、過剰なライン電流のエクスカーション（ｅｘｃｕｒｓｉｏｎ）を防止するための，予測式制御アルゴリズムに基づいた直列型フリッカーコントローラが提供される。好ましい実施の形態によれば、ＡＣアーク電気炉への高圧（ＨＶ）給電を制御するために、複数のサイリスタが使用される。３つのＡＣ相のそれぞれに、１対の並列接続式反対極性サイリスタが使用される。精密ソフトウェア制御が使用され、フリッカー低減を達成するためにサイリスタのそれぞれに対する作動角度を予想する。
【０００８】
一般的には、本発明に従って、スクラップ金属を受け入れるための接地されたコンテナから離れて配置される少なくとも１つの電極に、少なくとも１つのＡＣ／ＤＣ電圧をかけるための電源を有するアーク電気炉に改善がなされ、その場合少なくとも１つのＡＣ／ＤＣ電圧を少なくとも１つの電極に印加すると、電極とスクラップ金属を溶解するためのコンテナの間でアークが生じる。改善には、
ａ）電源と少なくとも１つの電極の中間にある複数のＡＣスイッチと、
ｂ）少なくとも１つのＡＣ／ＤＣ電圧をモニタし、そのシステムモデルを生成し、それに応じて複数のゲート信号を生成し、複数のＡＣスイッチに印加するための中央コントローラであって、ゲート信号が前記モデルに基づいてそれぞれの所定量だけ遅延され、アーク電気炉内のフリッカーを最小限に抑えるように、複数のＡＣスイッチに、本発明に従って少なくとも１つのＡＣ／ＤＣ電圧をゲート制御させる中央コントローラと、
を備える、予測式ラインコントローラが含まれる。
【０００９】
【発明の実施の形態】
図１を見ると、９０ＭＶＡ低リアクタンス（ＬＲ）アーク電気炉が図示されている。三相電力は、２３０ｋＶ の高圧送電線１から受け取られ、送電塔２およびモーター付き三相切断スイッチ３を介して内部プラント送電バス５に印加される。電力バス５は、通常のように１つまたは複数の追加の三相切断スイッチ７、８Ａ、８Ｂなどを具備することがある。電力はローカルバス５から引き出され、以下でさらに詳細に説明される本発明の予測式ＡＣラインコントローラ１１に印加するために、電源変圧器９Ａを介して電圧を下げられる。第２電源変圧器９Ｂが余分に具備される。必要な場合には、比重計（ｈｙｄｒｏ  ｍｅｔｅｒｉｎｇ）が具備されてもよい。切断スイッチ４、６、および１０は、変圧器９Ａおよび９Ｂのどちらが炉に電力を給電するのかを制御するために使用される。サーキットブレーカ１３は、よく知られた方法で具備されてもよい。
【００１０】
本発明に従うと、３つの補足リアクタ１５Ａ、１５Ｂ、および１５Ｃ（図３）が、故障電流を制限し、それによって短絡がスイッチに接続されている場合に、ＡＣスイッチ１９（後述される）を保護するため、三相電力の相に１つづつ具備される。通常、三相コンデンサバンク（ｔｈｒｅｅ  ｐｈａｓｅ  ｃａｐａｃｉｔｏｒ  ｂａｎｋ）１７（通常、３５ＭＶＡＲで定格される）が、力率補正用に具備される。コンデンサバンク１７は、無負荷で手動切断スイッチ１８によって切り替えられてもよい。
【００１１】
さらに詳細に後述されるように、複数のサイリスタスイッチ１９（図３）（対Ｑ１、Ｑ４とＱ３、Ｑ６、およびＱ２，Ｑ５で構成される）が、直流成分を低減し、それによってフリッカーを低減するようにアーク電圧および電流を制御するために具備される。ＡＣスイッチ１９は、インライン（ｉｎ−ｌｉｎｅ）で接続されるか、あるいは手動スイッチ２１、２３、および２５を介して（つまり、無負荷状態のために）切断されてもよい。
【００１２】
高圧スイッチダンパー２４は、ＡＣスイッチ１９の出力で４６ｋＶ  ＡＣシステム電圧の高周波成分を減衰するために具備される。このダンパーは、地下ケーブル２６の過熱を防止するために必要とされる。
【００１３】
三相電力は、スクラップ金属２９を溶解するために、炉電極２７Ａ、２７Ｂ、および２７Ｃにかけられる。電力は、変圧器マンホール３１を介して電極２７Ａ、２７Ｂおよび２７Ｃにかけられる。変圧器マンホール３１は、（１）電気炉変圧器３９の付勢用真空スイッチ３３、（２）電気炉変圧器へのＡＣ／ＤＣ電圧フィーダー内に視覚的な中断を提供するためのモーター付き切断スイッチ３５、（３）真空スイッチ３３および切断スイッチ２５が開放状態にある保守中に使用される入信電圧フィーダーで接地を提供するための接地スイッチ３７、および（４）４６ｋV から７８０V への電圧の変換を提供するための電気炉変圧器３９を含む。必要とされる場合には、局所的な計量（ｌｏｃａｌ  ｍｅｔｅｒｉｎｇ）が提供されてもよい。
【００１４】
さらに、変流器（ＣＴ）２０A 、２０B 、２０C 、２２A 、２２B 、２２C 、２４A 、２４B 、２４C 、３０A 、３０B 、３０C 、３２A 、３２B および３２C 、ならびにルーフブッシュ２６A 、２６B 、２６C 、および２８A 、２８B 、２８C が、図３に図示されるように保護のために具備される。
【００１５】
ラインＣＴ、２０A 、２０Ｂおよび２０Ｃはライン電流をモニタし、ＡＣスイッチ１９を通る過剰なピーク電流を検出するために使用される。避雷器ＣＴ、２２Ａ、２２Ｂおよび２２Ｃは、ＡＣスイッチ１９全体での過電圧のために、所定のスレッショルドを超える避雷器導通をモニタする。
【００１６】
次に図４を見ると、６つのサイリスタＱ１−Ｑ６が、３対の反対極性スイッチとして接続され、示されている。実際には、４４個の空冷サイリスタから成るスタックが、ＡＣ相ごとに直列に配置され、高電圧定格を提供する。サイリスタＱ１−Ｑ６用のゲート信号は、図５および図１９〜２７を参照してさらに詳しく後述されるように、制御回路によって生成される。
【００１７】
図５を見ると、（ＭＣ６８３３２のような）マイクロコントローラ４３用のコプロセッサとして機能する（ＤＳＰ５６００１のような）デジタル信号プロセッサＤＳＰ４１から成るコントローラが詳しく示されている。（ゼロというカウントから始めてチャネル０−１５に対応する）最高１６個のアナログ入力信号が、最高１６個のアナログ入力を同時にサンプリングし、保持し、Ａ／Ｄ変換を連続して実行し、ＤＳＰ４１との通信を確立するために、アナログ／デジタル（Ａ／Ｄ）変換器４７を介して受け取られる。
【００１８】
簡単に図４に戻ると、１２個のアナログ入力信号（チャネル０から１１）が、図４に示され、また図２８〜３２を参照してさらに詳しく後述されるように炉計器から受け取られ、Ａ／Ｄ変換器４７に印加される。チャネル１２および１３は、図２８〜３２を参照して詳しく後述されるように、フリッカー電圧（ＶFLK ）および最小アルファ（α）限界制御電圧（Ｖｃ）のために使用される。限界制御電圧Ｖｃは、ＡＣスイッチ１９をタップ切換器として制御することによってＡＣシステム電圧の制御を提供する。２つのチャネル（チャネル１４と１５）は使用されず、スペアとして確保される。アーク電気炉から受信された１２個のアナログ信号には、ラインから接地に対して測定される３つの電極電圧Ｖarc,A 、Ｖarc,B 、およびＶarc,C 、３つのライン（一次コイル）電流（ＩA 、ＩB 、およびＩC ）、３つの一次コイルライン間ＡＣシステム電圧ＶAB,prim 、ＶBC,prim 、およびＶCA,prim 、ならびに図４に図示されたように、ライン仮想接地間で測定される３つの二次コイルＡＣシステム電圧ＶA,sec 、ＶB,sec 、およびＶC,sec が含まれる。
【００１９】
これらの１２個のアナログ信号に加えて、（図１に示される変圧器９Ａおよび９Ｂから引き出される）２セットの３つの二次コイルＡＣシステム電圧、および変圧器９Ａおよび９Ｂの一次コイル側での１つのライン間電圧が、それぞれ中央コントローラの診断／保護用、および同期用に提供される。
【００２０】
アナログ信号ごとに、１つの１６ビットワードが、ＤＳＰ５６００１の同期シリアルインタフェース（ＳＳＩ）モードを使用してＡ／Ｄ変換器４７によってＤＳＰ４１に転送される。成功したプロトタイプに従うと、Ａ／Ｄ変換器４７は１４ビット変換器であり、したがって１６ビットワードのビット１４と１５は零充填されている。双方向アナログ信号（つまり、＋／−３ボルト、全目盛で６ボルト）の場合、各ビットは１  ＬＳＢ（最下位ビット）＝６／１６，３８４＝３６．６２１０９ｍＶという電圧を表す。
【００２１】
オンラインフーリエ解析は、アーク電気炉から受信される信号上でＤＳＰ４１によって実行される。アーク電気炉システムモデルを予測し、サイリスタＱ１−Ｑ６用のゲート信号の発生を制御するために、各信号入力の基本成分および直流成分が計算され、使用される。この情報から、力率および炉に対する有効電力と無効電力の入力も計算される。アーク電気炉パラメータは、ライン電流を調節するために必要とされる遅延角度（α１−α６）にアクセスするために使用される。これらの遅延角度は、さらに詳しく後述されるように、事前に計算され、マイクロコントローラ４３がアクセスできるルックアップテーブル内に記憶される。
遅延角度は、マイクロコントローラ４３によって使用され、サイリスタＱ１−Ｑ６の実時間ゲートパターンを生成する。
【００２２】
それから、限度条件および診断が実行され、遅延角度（α１−α６）の必要なオーバーライドを提供する。
【００２３】
（図１４から１７を参照してさらに詳しく後述される）光ファイバゲートインタフェース基板９０２は、サイリスタゲート信号を、約１，２００フィート離れているマイクロコントローラ４３から炉ＡＣ交換室内のサイリスタＱ１−Ｑ６へ移送するために使用される。
【００２４】
マイクロコントローラ４３内に記憶されるルックアップテーブルは、６つの次元から成る。各変数が１つの次元を構成する。これらの変数は、ライン間電極電圧のそれぞれ直流成分、実数部、および虚数部の内の２つである。連続離散フーリエ級数展開（ＲＤＦＳ）が、（ライン仮想接地間で測定される３つの電極電圧Ｖarc,A 、Ｖarc,B およびＶarc,C から導き出される）２つのライン間電極電圧Ｖarc,ABおよびＶarc,BCのそれぞれに印加される。ＲＤＦＳの結果、２つのライン間電極電圧のそれぞれに対して計算される１つの直流成分、１つの実数部、および１つの虚数部が生じる。２つのライン間電極電圧によって、三相アーク用の完全なモデルが提供されるので、第３のライン間電圧は使用されない（つまり、３つのライン間電圧の合計はつねにゼロである）。
【００２５】
ＡＣサイクルごとにＮ＝３２サンプルの場合、
【数１】
0004562216.tif 000002
【数２】
0004562216.tif 000003
【数３】
0004562216.tif 000004
【数４】
0004562216.tif 000005
基本成分（つまりｎ＝１）の場合、台形数値積分法を使用して、以下を示すことができる。
【数５】
0004562216.tif 000006
【数６】
0004562216.tif 000007
【数７】
0004562216.tif 000008
ここで、
【数８】
0004562216.tif 000009
【数９】
0004562216.tif 000010
ＲＤＦＳに付随した離散化エラーを最小限に抑えるため、データ取得システムのサンプリング時間は、周期（Ｔ）の整数倍でなければならない。この要件は、オンライン周波数計算を提供し、ソフトウェア位相同期ループを実現し、ＡＣシステム周波数とサンプリングレートの間の３２という固定された整数率を維持するマイクロコントローラ４３（MC６８３３２）によって達成される。
【００２６】
マイクロコントローラ４３内に記憶された検索テーブルの連続アドレスロケーションには、各遅延角度（α）が記憶される。例えば、Ｖarc,ABの直流成分の範囲が−１００から＋１００ボルトであり、１６個のステップだけが使用され、指数「ｉ」がこの変数を表す場合、５０という値によって４という指数「ｉ」が生じることになる。同様に、それ以外の全変数の実際の値に基づき、その他の指数「ｊ」、「ｋ」、「ｌ」、「ｍ」、および「ｎ」が計算される。これによって、対応する事前に計算された遅延角度（α）が記憶される、マイクロコンピュータ４３の検索テーブル内のロケーションアドレスが指定される。
【００２７】
したがって、２つのライン間電極電圧ごとに直流成分、実数部、および虚数部が発生すると、指数計算が実行され、計算された指数値がマイクロコントローラ４３に伝送される。マイクロコントローラ４３に送られる６つの指数に加えて、詳細に後述されるように、追加入力値が診断／保護のために伝送される。さらに特定すると、マイクロコントローラ４３のＤＳＰ４１は、ＲＡＭベースの記憶場所内にある一定のファイルに適切な情報を追加する。オペレータインタフェース（図１１〜１３のフローチャートに図示されるＰＣ側符号）を通して、システム動作情報が更新され、アーク電気炉オペレータによってアクセスすることができる。図４および図５に関して前述された一般動作の記述は、図６から９および図１１〜１３のフローチャート、ならびに図１０のタイミング図に関してさらに詳しく述べられる。マイクロコントローラ４３が割込みを受け取るために待機している間は、そのマイクロコントローラは診断／保護などのようなそれ以外の活動を実行するように、マイクロコントローラ４３の動作が割込み駆動されることに注意する必要がある。
【００２８】
図６および図７を見ると、プログラムフローは４００で開始する。初期化および起動４０２後、マイクロコントローラ４３の内部カウントレジスタがゼロにセットされる（ステップ４０４）。カウント＝０は、ＤＳＰ４１のチャネルゼロに相当し、カウント＝１はチャネル１に相当する等、カウント＝１５はＤＳＰ４１のチャネル１５に相当する。
【００２９】
ステップ４０６では、図１０に示されるように、サンプリング点（つまり６０ヘルツサイクルごとに３２のサンプル）が発生するまで、プログラムループに入る。いったんサンプリング点が発生すると、Ａ／Ｄ変換器４７が、ステップ４０８に示されるように、１６すべてのアナログチャネル（つまり、チャネル０−チャネル１５）を同時にサンプリングし、保持する。
【００３０】
次に、ステップ４１０では、ＤＳＰ４１とＡ／Ｄ変換器４７の間でＳＳＩ通信が確立される。それから、Ａ／Ｄ変換器４７のサンプリングおよび保持機能はディスエーブル（ｄｉｓａｂｌｅ）される。
【００３１】
ステップ４１２では、Ａ／Ｄ変換が、カレントアナログチャネルに関してＡ／Ｄ変換器４７によって実行される。前述されたように、Ａ／Ｄ変換器は、１４ビット解像度によって特徴付けられる。
【００３２】
ステップ４１４では、Ａ／Ｄ変換が完了するまでプログラムループに入る。
【００３３】
Ａ／Ｄ変換が完了すると、１６ビットデジタルワードがＡ／Ｄ変換器４７からＤＳＰ４１に転送される（前述されたように、ビット１４と１５は零充填されている）。
【００３４】
カウント値が１より少ない場合（ステップ４１８）、カウント値は増分され（４２０）、プログラムフローはステップ４１２に戻る。
【００３５】
カウント値が１以上である場合（ステップ４１８）、カウント値が１に等しいのか、あるいは２に等しいのかに関する決定が下される（ステップ４２２）。図示される実現例に従って、チャネルゼロは、仮想接地（Ｖarc,A ）を基準にした相Ａのアーク電気炉電圧を含み、チャネル１は仮想接地（Ｖarc,B ）を基準にしたアーク電気炉電圧Ｂに相当し、チャネル２は仮想接地（Ｖarc,C ）を基準にしたアーク電気炉電圧相Ｃに相当する。
【００３６】
このようにして、カウントがステップ４２２で１に等しい場合、第１電極ライン間電圧Ｖarc,ABがステップ４２４で計算される。同様に、カウントがステップ４２２で２に等しい場合には、第２ライン間電極電圧Ｖarc,BCがステップ４２４で計算される。
【００３７】
カウントがステップ４２２で３に等しいかまたはそれ以上の場合、プログラムフローは、ＤＳＰ４１を使用して電流アナログチャネル上で連続離散フーリエ級数展開（ＲＤＦＳ）を計算するために、ただちにステップ４２６に進む。
【００３８】
図示される実施の形態に従って、チャネル３、４、および５は、それぞれ、さらに詳しく後述されるように診断にも使用される相Ａ、相Ｂおよび相Ｃの一次コイル電流に対応する。チャネル６は、アーク電気炉一次コイルライン間電圧ＶA B,primに対応し、チャネル７はアーク電気炉一次コイルライン間電圧ＶBC,prim に相当し、チャネル８はアーク電気炉一次コイル電圧ＶCA,prim に対応する。チャネル９、１０、１１は、アーク電気炉二次コイル側ライン仮想接地間電圧ＶA,sec 、ＶB,sec 、およびＶC,sec を含む。
【００３９】
アーク電気炉モデルを特定するためには、前述した理由のために、２つのライン間電極アーク電圧（Ｖarc,ABおよびＶarc,BC）上のＲＤＦＳだけが必要とされる。ただし、ここに開示される発明の成功したプロトタイプに従うと、ライン仮想接地間は、制御システムの柔軟性に備えるために測定される、電気炉変圧器の二次コイルでの接地電圧である。これによって、柔軟なインダクタンス変動のオンラインでのモニタが可能になる。ステップ４２８では、再び、カウントが１に等しいのか、２に等しいのかの決定が下される。イエスである場合には、Ｖarc,ABおよびＶarc,BCの指数値が計算され（ステップ４２９）、マイクロコントローラ４３に伝送される（ステップ４３０）。
【００４０】
指数値が、ライン間電極電圧のそれぞれに印加されるＲＤＦＳの直流成分、実数部、および虚数部から計算されると、他のいくつかのチャネルのＲＤＦＳが、有効電力／無効電力計算、ならびにソフトウェアベースの保護および診断（例えば、ソフトウェアベースの過負荷電流保護）に必要とされる。
【００４１】
ステップ４３２では、カウント値が１５より少ないか、または等しいのかに関する決定が下される。イエスである場合には、カウントは増分され（ステップ４２０）、ステップ４１２から４３０で述べられるように、Ａ／Ｄ変換および指数値計算が次のチャネルで実行される。前述したように、チャネル１４および１５はスペアと見なされ、これらのチャネルに対応するアナログ入力信号は存在しない。
【００４２】
ステップ４３２で、カウントが１５より大きいと決定されると、診断／保護が実行される（図１１〜１３を参照のこと）。ステップ４３３では、診断／保護に必要なデータがマイクロコントローラ４３に伝送され、カウントがゼロにリセットされ、ＤＳＰ４１とＡ／Ｄ変換器４７の間のＳＳＩ通信がディスエーブルされ、Ａ／Ｄ変換器４７のサンプリング／保持機能が再度イネーブル（ｅｎａｂｌｅ）される。
【００４３】
図５を見ると、マイクロコントローラ４３によって実行されるゲートサブルーチンが詳細に説明される。プログラムフローは、ステップ５００で始まる。
【００４４】
初期化および起動後（ステップ５０２）、ライン間電圧の第１ゼロ交差（ＶA B,prim）が検出される（ステップ５０４）。図１０を簡単に見ると、前述されたように、電源変圧器９Ａ、９Ｂの一次コイルの共通結合点でのライン間電圧（ＶAB,prim ）の実際のゼロ交差のπ／６後に発生する、第１ゼロ交差（ＺＣ）が図示される。
【００４５】
ステップ５０６では、図１０（ＺＣ）に図示されるように、ＶAB,prim という次のゼロ交差が検出される。
【００４６】
ステップ５０８では、マイクロコントローラ４３は、同期電圧信号ＶAB,primの周期を計算し、図１０の第２の線（Ｓ／Ｈ）で示されるように、適切なサンプリング時間（つまり、６０ヘルツサイクルごとに３２個のサンプル）を生成する。
【００４７】
ステップ５１０では、マイクロコントローラ４３は、指数値を受け取るためにＤＳＰ４１からの割込みを待機する。いったん指数値が受け取られると（ステップ５１２）、ベースアドレスが、指数値からマイクロコントローラ４３によって形成され、内部ルックアップテーブルから６つのサイリスタ遅延角度（α１−α６）を検索するために使用される。
【００４８】
ステップ５１４では、ゲートパターンが、図１０の第３〜第８の線に図示されるように、受け取られた遅延角度α１−α６に基づき修正される。ステップ５１４に述べられるようなゲートパターンの修正は、図９のゲートサブルーチンに述べられるような割込み駆動である。
【００４９】
ステップ５１６では、マイクロコントローラ４３は、診断／保護データを受け取るために、ＤＳＰ４１からのさらなる割込みを待機する。マイクロコントローラ４３がこのような割込みを受け取ると、プログラムフローは、図１１、図１２、図１３に関してさらに詳しく後述されるように、受け取られたデータに基づく診断／保護に関するステップ５１８に分岐する。診断／保護データがＤＳＰ４１から受け取られなかった場合には、プログラムフローは次のサンプリング周期を計算するためにステップ５０６に戻る。理解されるように、サンプリング周期を頻繁に再計算し、指数値および遅延角度の値を生成することによって、実時間予測式モデリングが、アーク電気炉内の正確なフリッカー低減を維持するために使用される。
【００５０】
図９を参照すると、マイクロコントローラ４３のゲートサブルーチンが描かれている。ステップ６００で、サブルーチンに入る。遅延角度（α１−α６）の内のどれかが低い場合、デジタル出力は「低α」で設定される。
【００５１】
遅延角度が、スタックの各サイリスタスイッチ全体で最小の陽極陰極間電圧（ＶAK）（約５００ボルト）を測定するために必要な一定の遅延を下回る場合、遅延角度は「低」と見なされる。この「低アルファ」を下回る遅延角度の場合、（後述される）サイリスタ「ＡＣＬＣ素子故障」は無効にされ、ゲート信号は阻止されないだろう。
【００５２】
低遅延角度とは、ＡＣスイッチ１９がほとんどオンのままであることを意味する。各サイリスタの電圧が、ヒューズのとんだ（ｂｌｏｗｎ）素子に対する保護のために連続して測定される。サイリスタのヒューズがとぶと、短絡回路のように見える。したがって、「 低アルファ」 状況が保護回路（図２２のゲートブロック１１３０）に知らされない場合、ゲート信号は、故障に関する間違った仮定のためにディスエーブルされるだろう。
【００５３】
ステップ６２０では、新しいゲートパターンのパラメータが計算される（図１０を参照）。
【００５４】
ステップ６３０では、ゲートパターンが、新規ゲートパラメータに基づいて実現される。ゲートパターンのパラメータは図１０に定義され、６個の遅延角度（α１、α６）、ライン上で計算されたシステム周波数、（ソフトウェアベースのオンライン位相同期ループによってオンライン上で発生する）オンライン適応サンプル・保持（Ｓ／Ｈ）サンプリング信号を含む。
【００５５】
ステップ６４０では、マイクロコントローラ４３が、グローバル故障フラグがセットされているかどうかを決定する。フラグがセットされている場合、ゲートパターンがディスエーブルされ（ステップ６５０）、２０アーク電気炉オペレータに、コントローラモード信号の更新によって知らされる（ステップ６６０）。
【００５６】
サブルーチン割込みからステップ６７０に戻る。
【００５７】
図１１、図１２、および図１３は、簡単に前述されたように、システム動作情報を更新するオペレータインタフェースソフトウェアのＰＣ側符号を示す。オペレータインタフェース診断／保護サブルーチンはステップ８００で開始する。
【００５８】
初期化および起動後（ステップ８０２）、システムは、任意のキーが押され、その後にキャリッジリターンが続けて押されたかどうかを決定する（ステップ８０４）。このループは、キーが押されたようなときまで続行する。
【００５９】
ステップ８０６では、「Ｍ」キーが押された場合、テーブルＡ( 表１）に示されるように、プログラムフローがマスタウィンドウに進む（ステップ８０８）。
【００６０】
【表１】
0004562216.tif 000011
【００６１】
それ以外の場合、システムは、「Ｈ」キーまたは「ＭＨ」キーが押されたのかを決定する。イエスの場合、プログラムフローが、テーブルＢ( 表2 ）に示されるように、ヘルプサブウィンドウ（ステップ８１２）に移動する。
【００６２】
【表２】
0004562216.tif 000012
【００６３】
それ以外の場合、システムは、「Ｓ」キーまたは「ＭＳ」キーが押されたのかを決定する。イエスの場合、プログラムフローは、テーブルＣ( 表3 ）に示されるように、システムステータスサブウィンドウ（ステップ８１６）に進む。
【００６４】
【表３】
0004562216.tif 000013
【００６５】
それ以外の場合、システムは、「Ｆ」キーまたは「ＭＦ」キーが押されたのかを決定する。イエスの場合、プログラムフローは、テーブルＤ( 表４）に示されるように、故障サブウィンドウに進む（ステップ８２０）。
【００６６】
【表４】
0004562216.tif 000014
【００６７】
それ以外の場合、システムは、「Ａ」キーまたは「ＭＡ」キーが押されたのかどうかを決定する。（ここに提示されるサブウィンドウに示される状態は例にすぎず、通常の動作では、典型的には警報は発生しないことに注意する必要があるが）イエスの場合、プログラムフローは、テーブルＥ( 表5 ）に示されるように、警報サブウィンドウに進む（ステップ８２４）。
【００６８】
【表５】
0004562216.tif 000015
【００６９】
それ以外の場合、プログラムは、「Ｄ」キーまたは「ＭＤ」キーが押されたかどうかを決定する。イエスの場合、プログラムフローは、テーブルＦ( 表6 ）に示されるように、データロギングウィンドウに進む（ステップ８２８）。
【００７０】
【表６】
0004562216.tif 000016
【００７１】
それ以外の場合、システムは、「Ｅ」キーまたは「ＭＥ」キーが押されたかどうかを決定する。イエスの場合、プログラムフローは、テーブルＧ( 表７）に示されるように、エラーサブウィンドウに進む（ステップ８３２）。
【００７２】
【表７】
0004562216.tif 000017
【００７３】
それ以外の場合、システムは、「Ｐ」キーまたは「ＭＰ」キーが押されたかどうかを決定する（図１２のステップ８３４）。イエスの場合、フローは、テーブルＨ( 表８）に示されるように、電力回路構成サブウィンドウに進む（ステップ８３６）。
【００７４】
【表８】
0004562216.tif 000018
【００７５】
それ以外の場合、システムは「Ｗ」キーまたは「ＭＷ」キーが押されたのかどうかを決定する。イエスの場合、テーブルＩ( 表９）に示されるように、プログラムフローは配線システムサブウィンドウに移動する（ステップ８４０）。
【００７６】
【表９】
0004562216.tif 000019
【００７７】
それ以外の場合、システムは「Ｃ」キーまたは「ＭＣ」キーが押されたのかどうかを決定する。イエスの場合、プログラムフローは、テーブルＪ( 表１０）に示されるように、計算サブウィンドウに進む（ステップ８４４）。
【００７８】
【表１０】
0004562216.tif 000020
【００７９】
それ以外の場合、システムは「Ｒ」キーまたは「ＭＲ」キーが押されたかどうかを決定する。イエスの場合、システムはユーザのパスワードを要求する（ステップ８４８）。パスワードが無効であると、システムはパスワードに対する要求を繰り返す（ステップ８４８）。パスワードが有効であると、プログラムフローは、テーブルＫ( 表１１）に示されるように、リセット／セットアップサブウィンドウに進む（ステップ８５２）。
【００８０】
【表１１】
0004562216.tif 000021
【００８１】
システムハードウェアおよびソフトウェアの初期化は、一連のさらなるサブウィンドウ（簡略にするために、図８では図示されていない）を使用して実行される。
【００８２】
適合キーエントリのどれも押されなかった場合（つまり、ステップ８４６での「Ｎ」の決定）には、システムは「間違った選択」メッセージを印刷し、有効な選択についてオペレータに知らせ、その後でキーボードポーリングモードに戻る（ステップ８５４）。
【００８３】
簡単に前述されたように、チャネル３−１４は、本発明に従ったコントローラのオペレータ診断および保護に使用される。
【００８４】
提供される保護には以下の２つのレベルがある。（１）結線による保護、および（２）プロセッサベースモニタおよび保護。
【００８５】
結線による保護は、各スイッチスタック（つまりサイリスタ１９）上での過剰なピーク電圧、ＡＣ切換えサイリスタを通る過電流、避雷器伝導、ＳＣＲ故障、および過剰な接地電流を検出するために提供される。
【００８６】
各ラインスイッチ全体でのピーク電圧およびＡＣ切換えサイリスタを通るピークライン電流は、ハードウェア保護基板によってモニタされる。相ごとに２つ以上のスイッチが短絡すると、ＳＣＲ故障が検出され、ゲート信号（ｇ１−ｇ６）が保護基板によってディスエーブルされる。最小遅延角度での動作が検出され、故障ＳＣＲは、このような間隔の間に（図２２を参照して後述されるゲート回路１１３０を介して）ディスエーブルされる。
【００８７】
プロセッサベース診断／保護は、ステータス信号および他の低速信号に使用される。以下に示す信号は、診断／保護のためにマイクロコントローラ４３によって使用され、ＡＣＬＣ９０３（図１７）が、三相４６ｋＶスイッチ、補助カード、および光ファイバパネルを含むＡＣラインコントローラを示す。本発明のスマート予測式ラインコントローラ（ＳＰＬＣ）は、ＡＣＬＣ９０３および中央コントローラ９００（図１４）、冷却装置９０１（図１７）、計器などを含む。
ａ）ＬＡＳＣＯオーケー（進め）信号
ｂ）ＡＣＬＣオーケー信号（精密コントローラ内部のインターロックの合計）
ｃ）（長い周期に渡る）ＡＣスイッチ過電流
ｄ）ＡＣスイッチ過電圧ステータス
ｅ）冷却装置オーケー信号
ｆ）局所素子警報（Ｌｏｃａｌ  ｄｅｖｉｃｅ  ａｌａｒｍ）
ｇ）局所素子故障（Ｌｏｃａｌ  ｄｅｖｉｃｅ  ｆａｕｌｔ）
ｈ）接地故障ステータス
ｉ）ＡＣ交換ピーク電流ステータス
ｊ）切断スイッチステータス信号
ｋ）避雷器ステータス
【００８８】
以上の信号およびその結果のプロセッサベースのモニタおよび保護は、以下のように説明される。
ａ）Ｌａｓｃｏオーケー（進め）信号
この信号（図１５、２４）がアーク電気炉から受信され、ＳＰＬＣがオンになっている場合はゲート信号をイネーブルするために使用される。
ｂ）ＡＣＬＣオーケー信号
この信号は、冷却装置９０１を介してＡＣラインコントローラ（ＡＣＬＣ）９０３から中央コントローラ９００によって受信され、ＡＣＬＣ保護システムがオーケーではない場合に、ゲート信号をディスエーブルするために使用される。
ｃ）ＡＣスイッチ過電流
すべてのＡＣスイッチ１９を通る過電流は、時間に対してモニタされる。一定の規模の過電流が、その過電流に見越される対応する最大時間以上検出されると、ゲート信号はディスエーブルされる（図２６を参照のこと）。
ｄ）ＡＣスイッチ過電圧ステータス
相ごとのＡＣ切換えサイリスタ１９のいづれかでの過電圧に対する局所的な結線による保護（図１９〜２７を参照のこと）。
ｅ）冷却装置オーケー信号
オーケー信号（図１７）は、保護／診断のために冷却装置９０１から中央コントローラ９００に送られる。さらに特定すると、中央コントローラに送信される「冷却装置警報」信号および「冷却装置故障」信号はフェイルセーフ機構であるように設計されている。つまり、それらのいづれも表明されない場合、冷却装置はＯＫである（つまり、冷却装置オーケー信号）。
ｆ）ＡＣＬＣ素子警報
サイリスタ１９のどれかが故障している場合、警報信号がマイクロコントローラ４３に送信される（つまり、ＡＣＬＣ素子警報は、図２２および図２６に図示されるように、ゲートカード１１３０によって受信される光ファイバ−信号である）。
ｇ）ＡＣＬＣ素子故障
相ごとに２つ以上のサイリスタ１９が故障すると、故障信号がマイクロコントローラ４３に送信される。このような故障が発生すると、ゲート信号はディスエーブルされる（つまり、ＡＣＬＣ素子故障は、図２２および図２６に図示されるように、ゲートカード１１３０によって受信される光ファイバー信号である）。
ｈ）接地故障ステータス
３つのライン電流の合計は、つねにゼロに等しくなければならない。この条件が満たされないと、接地故障が検出され、これのステータスが、図２２に図示されるように、保護／診断のために中央コントローラ９００に送信される。
ｉ）ＡＣスイッチピーク電流ステータス
ゲート信号がＡＣＬＣを通る過剰なピーク電流のためにディスエーブルされると、ステータス信号が、図２２に「ピーク電流（１５Ｖ）」として図示されるように、診断のためにプロセッサ９００に送信される。
ｊ）切断スイッチステータス信号
図１に示された切断スイッチのステータスが、図１５および図２７に図示されるように、モニタされる。特に、スイッチ４、６、および１０は、どの変圧器（９Ａまたは９Ｂ）が電力を炉に給電しているのかを決定するために使用される。
ｋ）避雷器ステータス
避雷器２０，２２または２４の内のどれかが通電しているか、あるいは通電しそうな場合、作動信号がディスエーブルされなければならず、３つのＣＴが避雷器電流を測定するために使用され、局所的な結線による保護回路がディスエーブル信号をＡＣラインコントローラに送信する。ステータス信号が、診断のために中央コントローラ９００に送信される。中央コントローラの詳細は、図１９〜２７に提供される。避雷器故障信号は、ゲート回路１１３０およびシリアルＩ／Ｏを通り抜け、マイクロコントローラ４３まで伝わる。
【００８９】
このようにして、本発明に従ってシステムの動作および構造を説明したが、最良モードの実施の簡単な説明を、図１４〜３９を参照して以下に示す。
【００９０】
本発明に従った制御回路の基本ブロック図は、図１４に示される。中央制御回路の基本動作原則は、以下に簡略に説明される。その後で、制御回路ハードウェアのさまざまなセクションが特定され、簡略に説明される。
【００９１】
中央コントローラ回路９００は、順番に以下の機能を実行し、アーク電気炉内でのライン電流を調節する。
１．Ｉ／Ｏインタフェース
２．デジタル信号処理
３．アーク電気炉モデルの予測
４．限界条件および診断
５．ゲート信号の生成
６．光ファイバー送信および受信
【００９２】
Ｉ／Ｏインタフェースの機能性は、起動／停止シーケンス、アーク電気炉モデル診断および保護のオンライン予測、電気炉変圧器３９の線形性のモニタ、およびＡＣＬＣ９０３の同期を順序正しく達成するための、中央コントローラ９００によって提供される。
【００９３】
ＡＣＬＣ９０３のデジタル信号処理の機能性は、詳細に前述されたように、選択された入力信号に関する離散フーリエ解析を達成するために使用され、アーク電気炉モデルパラメータを決定する。この情報から、炉に対する力率および有効電力と無効電力の入力も計算される。
【００９４】
デジタル信号処理機能によって予測されるアーク電気炉パラメータが、アーク電気炉ライン電流を調節するために必要とされる遅延角度にアクセスするために使用される。これらの遅延角度は、前述されたように、事前に計算され、ルックアップテーブル内に記憶される。遅延角度は、ＡＣサイリスタＱ１−Ｑ６への実時間ゲートパターンを生成するためにＡＣＬＣ９０３のマイクロコントローラ４３内で使用される。
【００９５】
それから、前述されたように、計算された遅延角度の必要なオーバーライドがあるかどうか、限度条件および診断がチェックされる。
【００９６】
光ファイバーゲートインタフェース基板９０２は、ＳＣＲゲート信号を、コンピュータ室から最高１２００フィート離れている可能性がある、ＡＣスイッチ室内のサイリスタＱ１−Ｑ６に転送するために使用される。光ファイバーゲートインタフェース基板９０２は、光ファイバーパッチパネル９０４（図３４）を介して、中央コントローラから信号を受信する。光ファイバーゲートインタフェース基板９０２は、並列接続されたサイリスタＱ１およびＱ４（第２および第３送信／受信回路は、それぞれゲートサイリスタＱ３、Ｑ６、およびＱ５、Ｑ２に対して同一である）に対する適切なゲート信号を生成するために、３つの送信機／受信機回路、図１８に図示されている代表的な送信／受信回路を含む。
【００９７】
避雷器故障検出回路および過電流検出回路９０６および９０８は、本発明の診断・保護機能に関連して前述されたように、ＡＣスイッチ過電流および避雷器検出を達成するために提供される。
【００９８】
中央コントローラ９００に対するアナログ信号入力および制御信号入力は、それぞれ、中央コントローラアナログ端末ブロック９１０および中央コントローラ制御信号端末ブロック９１２を介して提供される。中央コントローラアナログ信号端末ブロック９１０は、アナログ電圧分離ブロック９０５を介して中央コントローラ９００に接続され、図３５〜３８を参照してさらに詳細に図示される。中央コントローラ２５制御信号端末ブロック９１２は、図３９参照してさらに詳細に図示される。
【００９９】
前述されたように、制御回路の追加機能が、図１９〜３３を参照してさらに詳細に示される。制御ハードウェアは、（図３３を参照して詳細に示される）ＶＭＥバックプレーン１１０２に基礎を置いている。３８６パーソナルコンピュータ１１００は、直接、ＶＭＥバックプレーン１１０２に差し込まれる。３８６ＰＣ１１００は、マスタコントローラとして機能する。第２プロセッサ基板は、スイッチゲート信号を生成するために、ＭＣ６８３３２マイクロコントローラ４３の制御下で実装される。マイクロコントローラ４３は、前述された制御アルゴリズムに必要とされるアナログ信号を処理する、ＤＳＰ４１を収容するＤＳＰ５６００１ドーターボードを有する。アナログ信号は、最初は、アナログ信号調整回路１１０４を介して受信され、Ａ／Ｄ変換器４７を具備するアナログインタフェース１１０６に印加される。アナログ信号調整回路１１０４およびアナログインタフェース１１０６は、図２８から３２を参照してさらに詳細に図示される。
【０１００】
さらに詳細に後述されるように、汎用システム制御および保護Ｉ／Ｏに使用される３つのＶＭＥ  Ｉ／Ｏ基板がある。
【０１０１】
前述されたように、図３３はバックプレーン１１０２のスロットの配置を示す。ＶＭＥバックプレーン１１０２は２つの基板を備える。１つの基板はコネクタ用に使用される（この基板には標準ＶＭＥ  ＰＩコネクタの２０個のスロットがある）。第２の基板は、Ｐ２コネクタ用のカスタム基板である。この基板には１８個のスロットがあり、スロットの内の６個はＶＳＢ／拡張ＶＭＥスロットであり、１２個のスロットは未接続である。これらの余分の１２個のスロットは、バックプレーンを通して外部信号を受信するＩ／Ｏ基板に使用される。
【０１０２】
３８６ＰＣ１１００は、オペレータインタフェース、システム制御およびデバッグを提供する。このＰＣは、ＶＧＡコントローラ１１０８、キーボード入力１１１０、シリアルポート１１１６、およびプリンタ１１１８とをともなう標準形態で構成される。ＶＧＡモニタ１１０８およびキーボード１１１０を通して、システムの動作状態がオペレータによって観察、修正することができる。ステータス信号および保護信号は、ＶＭＥ  Ｉ／Ｏ基板１１２０、１１２２、および１１２４を通してＰＣ１１００に結合される。処理済みのデータ信号（例えば、アーク電圧および電流）は、マイクロコントローラ４３によってＶＭＥバックプレーン１１０２上でＰＣ１１００に通信される。アルファルックアップテーブルは、ハードドライブ１１１２上に記憶され、ＰＣ１１００がこのテーブルを電源投入時にＲＡＭメモリ１１２６にロードする。したがって、マイクロコントローラ４３は、ＶＭＥバス１１０２を通して直接的にこのＲＡＭベースのルックアップテーブルにアクセスすることができる。
【０１０３】
ソフトウェア制御下で使用されるＭＣ６８３３２  Ｉ／Ｏポートを含む、ＶＭＥバックプレーン１１０２に接続される５つの汎用Ｉ／Ｏ基板がある。これらの基板は、システム制御とステータスＩ／Ｏ、および相対的に低速の診断／保護信号のすべて（つまり、１０ミリ秒より長い周期の信号）を処理する。簡単に前述されたように、信号調整基板１１０４は、Ｉ／Ｏ基板に印加される前にアナログ信号を調整する。
【０１０４】
ハードウェア保護基板１１３１は、ＡＣＬＣに以下の結線による保護を提供する。
・任意のスイッチスタックでの過剰なピーク電圧
・ＡＣスイッチ１９を通る過剰なピーク電流
・接地故障
【０１０５】
ピーク電圧保護のため、最初は、各スイッチスタックでの相あたり電圧が、陽極電圧（ＶＰＡ、ＶＰＢ、ＶＰＣ）を陰極電圧（ＶＫ１、ＶＫ２、ＶＫ３）から差し引くことによって計算される。それから、これらの差異は、調節可能な電位差計Ｐ２によって制御することができる事前に設定された限度と比較される。
【０１０６】
ピーク電流保護のためには、ライン電流が、さらなる調整可能な電位差計Ｐ１によって制御することができる事前に設定された限度に比較される。
【０１０７】
接地故障信号は、三相精密電流（ＩＡＬ、ＩＢＬ、ＩＣＬ）の合計を、追加の調整可能な電位差計Ｐ３によって制御することができる事前に設定された限度と比較することによって生成される。
【０１０８】
これらの比較のすべては、アナログｏｐ−アンプ（Ｕ８、Ｕ９、Ｕ１１，Ｕ１２）を使用して達成される。Ｒ−Ｓラッチ（Ｕ１４，Ｕ１６）は、コンパレータ出力信号をデジタル信号Ｖｐｅａｋ、Ｉｐｅａｋ、およびＧＮＤＦＬＴに波形整形するために利用される。これらの信号は、それらが、ゲート信号をオンにするのか、オフにするのかを決定するために（他の診断信号とともに）使用されるゲート光ファイバー基板１１３０に送信される。
【０１０９】
これらの出力信号は、結線による回路を通して生成されるため、保護処置は迅速に講じることができる。
【０１１０】
ハードウェア保護基板１１３１は、デジタル出力基板１１２０から２つのデジタル信号ＲＳＴおよびＥＭＳＴも受信する。リセット信号ＲＳＴは、コンパレータ出力のすべてを上書きし、Ｖｐｅａｋ信号とＩｐｅａｋ信号、およびＧＮＤＦＬＴ信号を低論理レベルにリセットする。緊急停止信号ＥＭＳＴは、ゲート光ファイバー基板１１３０までこの基板を通り抜ける。
【０１１１】
さらに詳しく前述され、図２１および２２に図示されたように、マイクロコントローラ４３およびＤＳＰ４１は、ＶＭＥバス１１０２に接続される。マイクロコントローラ４３は、実時間制御を実行し、必要とされるスイッチゲート信号を生成するが、ＤＳＰ４１はアナログフィードバック信号を前処理する。５００マイクロ秒ごとに、ＤＳＰ４１はマイクロコントローラ４３に対し新規データを生成する。マイクロコントローラ４３は、この情報を使用し、ＲＡＭメモリ１１２６に記憶されるルックアップテーブルから必要とされる遅延角度を取得し、それによってゲート回路１１３０を介してスイッチゲートパターンを更新する。好ましい実施の形態は、ルックアップテーブルを記憶するために別個のメモリ基板１１２６を利用するが、マイクロコントローラ４３（ＭＣ６８３３２）は、小さなルックアップテーブルを処理することができる２ＭＢ二重ポート付きＤＲＡＭを実装している。
【０１１２】
再び図２８〜３２を見ると、アナログインタフェース１１０６およびアナログ信号調整装置１１０４の構造が示されている。１７個のアナログ入力信号が、アナログ信号調整基板１１０４によって受信され、その内の１６個は測定チャネルであり、１個は同期信号（一次コイル２３０ｋＶ電圧）を提供するものである。同期信号はフィルタリングされ、ゼロ交差回路１２０１（図２８）を介して、直接マイクロコントローラ４３に伝送される。マイクロコントローラ４３は、図８〜１０を参照してさらに詳しく前述されたように、ライン周波数を測定し、ライン周波数の正確に３２分の１の信号を返す。前述されたように、同期信号はデータ収集のタイミングを制御する。アナログ基板１１０４は、１６個のサンプリング・保持回路１２００Ａ−１２００Ｄ（図３１、３２）を有し、チャネル内にスキューがないことを確実にする。測定済みの各チャネルは、３００ヘルツというフィルタカットオフ周波数の、５次ベッセル低域通過フィルターを実装するために、アンチエイリアシングフィルター（ａｎｔｉ−ａｌｉａｓｉｎｇ  ｆｉｌｔｅｒ）１２０２Ａ−１２０２Ｄを有する。サンプリング・保持回路１２００Ａ−１２００Ｄは、リボンケーブルコネクタ１２０３（図２８、２９）を介してフィルター１２０２Ａ−１２０２Ｄに接続される。
【０１１３】
Ａ／Ｄ変換器４７は、２つの１４ビット直列Ａ／Ｄ変換器４７Ａと４７Ｄとして実現される。各Ａ／Ｄ変換器は、チャネルの連続スキャニングを強制する、外部８チャネルマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）（１２０６Ａおよび１２０６Ｂ）（図３１、３２）を有する。マルチプレクサ１２０６Ａおよび１２０６Ｂ用のライン選択制御信号は、プログラマブルアレイロジック（ＰＡＬ）１２０８（図２８）を介して生成される。マルチプレクサのそれぞれは、２２４マイクロ秒という総変換時間の間、変換のために１４マイクロ秒を必要とする。各チャネルが変換されるに従って、結果はＤＳＰ４１に送信される。ＤＳＰ４１は、計算更新が、最後のチャネルが変換を終了してから１４マイクロ秒以内に完了するように、Ａ／Ｄ変換と並列で継続中の計算を実行する。
【０１１４】
ゲートインタフェース基板１１３０（図２２）は、マイクロコントローラ４３から論理レベルゲート信号を受信し、６個の光ファイバーゲートファイン（ｆｉｎｅｓ）を、ＡＣＬＣおよび図３４に図示されるコントローラ光ファイバーパ値パネル経由で駆動する。
【０１１５】
データロギングシステム１１３２（図１９）は、１６チャネルをモニタするという高速データロギング要件を満たすために、データロギング用のハードディスク（５２０ＭＢ）付きの４８６型コンピュータ、およびデータ取得用の別個のＡ／Ｄ基板を含む、ラックマウント型フォーマットで具備される。データロギングシステムへの入力／出力は、ＢＮＣコネクタ１１３３（図２５）によって提供される。完全な熱サイクルの間、１６個のアナログ信号のすべては、後で任意のデータロギング目的のために使用することができるハードディスク上にデジタルで記憶することができる。また、この記憶データは、故障信号の前にあらゆる問題点の原因を分析するために有効なツールとなる。
【０１１６】
２７０ＭＢの取外し可能ハードディスクがデータロギングシステムに具備され、アーク電気炉の連続熱サイクルの間で使用可能な５−１０分という時間の間の熱サイクルの非常に高速なバックアップを可能にする。
【０１１７】
当業者は、そのすべてがここに添付される請求項によって定められるように、本発明の領分および範囲内にあると考えられる、それ以外の変化および代替実施の形態を考えることがあるだろう。
【図面の簡単な説明】
実施の形態の詳細な説明は、以下の図面に関してここに提供される。
【図１】図１は、本発明に従って予測式ラインコントローラを含むように修正されたアーク電気炉の概略図である。
【図２】図２は、本発明に従って予測式ラインコントローラを含むように修正されたアーク電気炉の概略図である。
【図３】図３は、本発明に従って予測式ラインコントローラを含むように修正されたアーク電気炉の概略図である。
【図４】図４は、図１〜３に図示される電気炉変圧器の一次コイル側面および二次コイル側面のアナログ信号調整を示すブロック図である。
【図５】図５は、好ましい実施の形態に従ったラインコントローラのデジタル信号処理装置およびマイクロコントローラのブロック図である。
【図６】図６は、図５のデジタル信号プロセッサの動作を示すフローチャートである。
【図７】図７は、図５のデジタル信号プロセッサの動作を示すフローチャートである。
【図８】図８は、図５のマイクロコンピュータの動作を示すフローチャートである。
【図９】図９は、図８のマイクロコントローラフローチャート用ゲート制御サブルーチンである。
【図１０】図１０は、好ましい実施の形態のラインコントローラのサイリスタゲート信号のタイミングを示すゲート信号タイミング図である。
【図１１】図１1 は、好ましい実施の形態に従った診断／保護動作を示すフローチャートである。
【図１２】図１2 は、好ましい実施の形態に従った診断／保護動作を示すフローチャートである。
【図１３】図１３は、好ましい実施の形態に従った診断／保護動作を示すフローチャートである。
【図１４】図１４は、好ましい実施の形態に従ったラインコントローラのシステム制御インタフェースブロック図である。
【図１５】図１５は、好ましい実施の形態に従ったラインコントローラのシステム制御インタフェースブロック図である。
【図１６】図１６は、好ましい実施の形態に従ったラインコントローラのシステム制御インタフェースブロック図である。
【図１７】図１７は、好ましい実施の形態に従ったラインコントローラのシステム制御インタフェースブロック図である。
【図１８】図１８は、好ましい実施の形態に従ったラインコントローラ送信機受信機概略図である。
【図１９】図１９は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２０】図２０は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２１】図２１は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２２】図２２は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２３】図２３は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２４】図２４は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２５】図２５は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２６】図２６は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２７】図27は、好ましい実施の形態に従ったラインコントローラの中央コントローラのブロック図である。
【図２８】図２８は、好ましい実施の形態に従ったアナログインタフェースブロック図である。
【図２９】図２９は、好ましい実施の形態に従ったアナログインタフェースブロック図である。
【図３０】図３０は、好ましい実施の形態に従ったアナログインタフェースブロック図である。
【図３１】図３１は、好ましい実施の形態に従ったアナログインタフェースブロック図である。
【図３２】図３２は、好ましい実施の形態に従ったアナログインタフェースブロック図である。
【図３３】図３３は、好ましい実施の形態に従ったＶＭＥ背面概略図である。
【図３４】図３４は、好ましい実施の形態に従った予測式ラインコントローラのＡＣラインコントローラおよび中央コントローラ光ファイバパッチパネルを示す。
【図３５】図３５は、好ましい実施の形態に従ったラインコントローラの中央コントローラアナログ信号端末ブロックを示す。
【図３６】図３６は、好ましい実施の形態に従ったラインコントローラの中央コントローラアナログ信号端末ブロックを示す。
【図３７】図３７は、好ましい実施の形態に従ったラインコントローラの中央コントローラアナログ信号端末ブロックを示す。
【図３８】図３８は、好ましい実施の形態に従ったラインコントローラの中央コントローラアナログ信号端末ブロックを示す。
【図３９】図３９は、好ましい実施の形態に従ったラインコントローラの中央制御信号端末ブロックを示す。
【図４０】図４０は、図１、図２、および図３の関係性を示すブロック図である。
【図４１】図４１は、図１４、図１５、図１６および図１７の関係性を示すブロック図である。
【図４２】図４２は、図１９、図２０、図２１，図２２、図２３、図２４、図２５、図２６、図２７、および図２８の関係性を示すブロック図である。
【図４３】図４３は、図２８、図２９、図３０、図３１および図３２の関係性を示すブロック図である。
【図４４】図４４は、図３５、図３６、図３７および図３８の関係性を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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