(57)【特許請求の範囲】
【請求項１】
表面にＬＳＩが形成され、裏面から加工されることにより厚さが２００μｍ以下とされた半導体デバイスウェハと、
前記半導体デバイスウェハの両面に設けられた第１の絶縁層と、
前記半導体デバイスウェハと前記第１絶縁層とを貫通する第１の貫通孔と、
前記第１の貫通孔内壁、及び、前記第１絶縁層上を覆って形成されている第２絶縁層と、
前記第１貫通孔内において、前記第１貫通孔の内壁に形成されている前記第２絶縁層により前記第１貫通孔よりも小さい開口径を有する第２貫通孔と、
前記第２貫通孔内に設けられている配線プラグと
を備える半導体装置。
【請求項２】
表面にランドを備えたプリント配線基板と、
表面にＬＳＩが形成され、裏面から加工されることにより厚さが２００μｍ以下とされた半導体チップと、
前記半導体チップの両面に設けられた第１の絶縁層と、
前記半導体チップと前記第１絶縁層とを貫通する第１の貫通孔と、
前記第１の貫通孔内壁、及び、前記第１絶縁層上を覆って形成されている第２絶縁層と、
前記第１貫通孔内において、前記第１貫通孔の内壁に形成されている前記第２絶縁層により前記第１貫通孔よりも小さい開口径を有する第２貫通孔と、
前記第２貫通孔内に設けられている配線プラグと、を備え、
前記プリント配線基板の前記ランドと、前記半導体チップの前記配線プラグとが、接続手段により電気的に接続されている
半導体装置。
【請求項３】
ＬＳＩ及びその周辺に位置する電極パッドが形成された半導体デバイスウェハを準備する工程と、
前記半導体デバイスウェハを裏面から加工することにより、該半導体デバイスウェハの厚さを２００μｍ以下にする工程と、
前記半導体デバイスウェハの両面に絶縁材料を塗付する工程と、
前記絶縁材料、電極パッド及び前記半導体デバイスウェハを貫通する穴を形成する工程と、
前記穴の内部に、前記半導体デバイスウェハの表面と裏面とをつなぐ配線プラグを形成する工程と、
を具備する半導体装置の製造方法。
【請求項４】
前記穴を形成する工程の後に、再度絶縁材料を前記半導体デバイスウェハの両面に塗付することにより、前記穴の内部を該絶縁材料で埋め込み、この穴の内部の絶縁材料に前記穴より小さい開口径を有する貫通孔を形成する工程をさらに含む請求項３記載の半導体装置の製造方法。
【請求項５】
ＬＳＩ及びその周辺に位置する電極パッドが形成された半導体デバイスウェハを準備する工程と、
前記半導体デバイスウェハを裏面から加工することにより、該半導体デバイスウェハの厚さを２００μｍ以下にする工程と、
前記半導体デバイスウェハの両面に絶縁材料を塗付する工程と、
前記絶縁材料、電極パッド及び前記半導体デバイスウェハを貫通する穴を形成する工程と、
前記半導体デバイスウェハの両面に再度絶縁材料を塗付することにより、前記穴の内部を該絶縁材料で埋め込む工程と、
前記穴の内部の絶縁材料に前記穴より小さい開口径を有する貫通孔を形成すると共に、前記穴の内壁上に前記絶縁材料を残す工程と、
前記貫通孔の内部、前記半導体デバイスウェハの表面と裏面とをつなぐ配線層を形成する工程と、
前記配線層をパターニングすることにより、前記半導体デバイスウェハの表面及び裏面に電極パッドを備えると共に前記半導体デバイスウェハの表面と裏面とをつなぐ配線プラグを形成する工程と、
を具備する半導体装置の製造方法。
【請求項６】
前記配線プラグは、無電解メッキ処理及び電解メッキ処理を順次加えることにより形成される請求項５記載の半導体装置の製造方法。
【請求項７】
前記絶縁材料が液状樹脂又は有機レジスト材料である請求項３又は５記載の半導体装置の製造方法。
【請求項８】
前記半導体デバイスウェハを裏面から加工する際の加工方法は、機械研削加工、化学的機械研磨加工又はエッチング加工のいずれかである請求項３及び５のうちいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記接続手段は、はんだボールバンプ、ワイヤバンプ、異方性導電膜及び導電性ペーストのうち少なくとも一つを用いたものである請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器の製造に適用される半導体装置及びその製造方法に関する。特には、電子機器の超薄型軽量化を実現するための半導体デバイスウェハ及びそれを３次元に実装した構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電子機器の小型化をより一層進展させるためには、半導体デバイス部品の実装密度を如何に向上させるかが重要なポイントとなる。半導体ＩＣに関しても、従来のパッケージ実装の代替として、フリップチップ実装等プリント配線基板にＬＳＩチップを直接マウントする様な高密度実装技術の開発が世の中で盛んに行われている。
【０００３】
フリップチップによる接続法の一つとして、半導体ＩＣのＡｌ電極パッド上にはんだボールバンプを形成して実装する方法がある。このはんだバンプを所定の電極上に形成する方法としては、電解メッキを用いる方法がある。この方法には、下地材料層の表面状態や電気抵抗のわずかなばらつきによって成膜されるはんだの厚みに影響を受けるため、ＩＣチップ内で均一に高さの揃ったはんだボールバンプの形成を行うことが基本的に難しいという問題がある。
【０００４】
このようなはんだの高さバラツキを抑制できる製法としては、真空蒸着による成膜とフォトレジスト膜のリフトオフとを用いたパターン形成方法がある。この方法によるはんだボールバンプの製造工程の一例を図９に示している。
【０００５】
図９（ａ）〜（ｅ）は、Ａｌ電極パッド上にはんだボールバンプを形成する方法を示す断面図である。
【０００６】
まず、図９（ａ）に示すように、シリコン等の半導体基体１上にスパッタリングによりＡｌ−Ｃｕ合金等の膜を堆積し、この膜をエッチングすることにより前記半導体基体１上にはＡｌ電極パッド２が形成される。次に、Ａｌ電極パッド２を含む全面上にシリコン窒化膜又はポリイミド等からなる表面保護膜３を被覆した後、この表面保護膜３に電極パッド２上に位置する開口部３ａをエッチングにより形成する。次に、この開口部３ａ内及び表面保護膜３上にＢＬＭ(Ball Limiting Metal)膜４をスパッタリングにより成膜する。このようにしてフリップチップＩＣの接合部が形成される。なお、このＢＬＭ膜４はＣｒ、Ｃｕ、Ａｕ等からなる金属多層膜である。
【０００７】
この後、図９（ｂ）に示すように、表面保護膜３の上に、ＢＬＭ膜４上に位置する開口部５を有するレジストパターン６を設ける。次に、図９（ｃ）に示すように、開口部５内を含む全面上にはんだ蒸着膜１３を成膜する。
【０００８】
この後、図９（ｄ）に示すように、レジストパターンのリフトオフによって不要なはんだ蒸着膜をレジストパターンと共に除去することにより、ＢＬＭ膜４上には所望のはんだ蒸着膜のパターンが形成される。次に、図９（ｅ）に示すように、熱処理によりはんだを溶融させることによって、最終的にＢＬＭ膜４上には高融点はんだボールバンプ１４が形成される。
【０００９】
上述したような本発明者らが提案してきた製造技術を用いてバンプが形成されたデバイスチップをプリント配線基板にフリップチップ実装することで、従来のモールド樹脂でパッケージングされたデバイスを実装した場合に比べて、マザー基板を小型化できる。このため、本発明者らは様々な電子機器の小型軽量化の実現に貢献している。
【００１０】
【発明が解決しようとする課題】
しかしながら、ＩＣカード、携帯電話、ＰＤＡ(Personal Digital Assistant)等を初めとする携帯電子機器については、デバイスの実装スペースをできる限り少なくしたいところであり、これまで主として目指してきた２次元的な小型省スペース化に加えて、高さ方向にも更なる薄型化ができるような半導体デバイスの高密度な積層３次元実装技術を確立することが切望されている。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体デバイス部品の超薄型積層３次元実装を高い信頼性と高機能で実現できる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１態様に係る半導体装置は、表面にＬＳＩが形成され、裏面から加工されることにより厚さが２００μｍ以下とされた半導体デバイスウェハと、半導体デバイスウェハの両面に設けられた第１の絶縁層と、半導体デバイスウェハと第１絶縁層とを貫通する第１の貫通孔と、第１の貫通孔内壁、及び、第１絶縁層上を覆って形成されている第２絶縁層と、第１貫通孔内において、第１貫通孔の内壁に形成されている第２絶縁層により第１貫通孔よりも小さい開口径を有する第２貫通孔と、第２貫通孔内に設けられている配線プラグとを備える。
【００１３】
本発明の第２態様に係る半導体装置は、表面にランドを備えたプリント配線基板と、表面にＬＳＩが形成され、裏面から加工されることにより厚さが２００μｍ以下とされた半導体チップと、半導体チップの両面に設けられた第１の絶縁層と、半導体チップと第１絶縁層とを貫通する第１の貫通孔と、第１の貫通孔内壁、及び、第１絶縁層上を覆って形成されている第２絶縁層と、第１貫通孔内において、第１貫通孔の内壁に形成されている第２絶縁層により第１貫通孔よりも小さい開口径を有する第２貫通孔と、第２貫通孔内に設けられている配線プラグとを備える。そして、プリント配線基板のランドと、半導体チップの配線プラグとが、接続手段により電気的に接続されている。
【００１４】
本発明の第３態様に係る半導体装置の製造方法は、ＬＳＩ及びその周辺に位置する電極パッドが形成された半導体デバイスウェハを準備する工程と、前記半導体デバイスウェハを裏面から加工することにより、該半導体デバイスウェハの厚さを２００μｍ以下にする工程と、前記半導体デバイスウェハの両面に絶縁材料を塗付する工程と、前記絶縁材料、電極パッド及び前記半導体デバイスウェハを貫通する穴をレーザー加工により形成する工程と、前記穴の内部に、前記半導体デバイスウェハの表面と裏面とをつなぐ配線プラグを形成する工程と、を具備することを特徴とする。また、前記半導体デバイスウェハを裏面から加工する際の加工方法は、ウェハを薄型化する加工方法であれば、どのような加工方法を用いることも可能であるが、例えば、機械研削（グラインド）、化学的機械研磨又はエッチング等を用いることが好ましい。
【００１５】
第３態様に係る半導体装置の製造方法では、レーザー加工前のウェハの両面に予め絶縁材料を塗布しておくことにより、厚さの薄いウェハに対して微細な貫通孔をレーザー加工により形成する際、レーザーの入射する加工面の開口端で貫通孔のテーパー角が大きくなることを抑制できる。その結果、より垂直に近い断面形状を有する貫通孔を安定して形成することができ、ウェハの表面と裏面とを繋ぐ貫通孔を高精度で加工することができる。従って、半導体デバイスをダイレクトで積層実装するための配線プラグの形成が可能となる。よって、電子機器の超小型化、超薄型化を実現するための半導体デバイス部品の薄型高密度実装が可能となる。
【００１６】
第３態様に係る半導体装置の製造方法においては、前記穴を形成する工程の後に、再度絶縁材料を前記半導体デバイスウェハの両面に塗付することにより、前記穴の内部を該絶縁材料で埋め込み、この穴の内部の絶縁材料に前記穴より小さい開口径を有する貫通孔を形成する工程をさらに含むことが好ましい。
【００１７】
上記半導体装置の製造方法では、半導体デバイスウェハに貫通した穴を形成した後、再び絶縁材料をウェハ両面に塗付することにより、前記穴が絶縁材料で埋め込まれるので、次に、その穴内部の絶縁材料に対して、その穴の径より小さい開口径を有する貫通孔を形成することができる。これにより、前記穴の側壁内部に絶縁材料を均等な厚さで残すことができる。なお、再び絶縁材料を塗布した後に、必要に応じて研磨等でウェハ両面の絶縁材料の厚さを調整することにより、より精度の高い貫通孔の加工を安定して実現できる。
【００１８】
また、前記穴の側壁内部に絶縁材料を均等な厚さで残す理由は、後工程で半導体デバイスウェハの表面と裏面とをつなぐ配線プラグを形成する際、この配線プラグと半導体デバイスウェハとの絶縁を確実に実現するためであり、また後に半導体デバイスチップを積層して実装した際に、積層デバイス間を接続する配線プラグでの電流リークを確実に防止するためである。
【００１９】
本発明の第４態様に係る半導体装置の製造方法は、ＬＳＩ及びその周辺に位置する電極パッドが形成された半導体デバイスウェハを準備する工程と、前記半導体デバイスウェハを裏面から加工することにより、該半導体デバイスウェハの厚さを２００μｍ以下にする工程と、前記半導体デバイスウェハの両面に絶縁材料を塗付する工程と、前記絶縁材料、電極パッド及び前記半導体デバイスウェハを貫通する穴を形成する工程と、前記半導体デバイスウェハの両面に再度絶縁材料を塗付することにより、前記穴の内部を該絶縁材料で埋め込む工程と、前記穴の内部の絶縁材料に前記穴より小さい開口径を有する貫通孔を形成すると共に、前記穴の内壁上に前記絶縁材料を残す工程と、前記貫通孔の内部、前記半導体デバイスウェハの表面と裏面とをつなぐ配線層を形成する工程と、前記配線層をパターニングすることにより、前記半導体デバイスウェハの表面及び裏面に電極パッドを備えると共に前記半導体デバイスウェハの表面と裏面とをつなぐ配線プラグを形成する工程と、を具備することを特徴とする。
【００２０】
第４態様に係る半導体装置の製造方法においては、前記配線プラグは、無電解メッキ処理及び電解メッキ処理を順次加えることにより形成されることが好ましい。
【００２１】
上記半導体装置の製造方法では、薄型化された半導体デバイスウェハに対して、まず無電解メッキ処理により貫通孔の内壁を含めたウェハ表面にメタル（例えばＣｕ）のシード層を薄く形成し、その後、そのシード層を電極として電解メッキを施すことにより、貫通孔を埋め込みながら、ウェハ全面にメタル配線層を形成する。そして、メタル配線層上にリソグラフィー法によってレジストパターンを形成した後、薬液によるエッチング処理をウェハ両面に加えることにより、半導体デバイスウェハの両面をつなぐ配線プラグが形成され、この配線プラグの両端には積層実装用の電極パッドが形成される。
【００２２】
本発明の第３態様又は第４態様に係る半導体装置の製造方法においては、前記絶縁材料が液状樹脂又は有機レジスト材料であることが好ましい。この液状樹脂としては、エポキシ系樹脂、シリコン系樹脂又はフェノール系樹脂等を用いることが好ましい。
【００２３】
ＬＳＩが形成された半導体デバイスウェハを準備する工程と、前記半導体デバイスウェハを裏面から加工することにより、該半導体デバイスウェハの厚さを２００μｍ以下にする工程と、前記半導体デバイスウェハに貫通孔を形成する工程と、前記貫通孔の内に配線プラグを形成する工程と、前記半導体デバイスウェハをダイシングすることにより、前記配線プラグを備えた半導体チップに分割する工程と、プリント配線基板上に、前記配線プラグと接続する接続手段を介して複数の半導体チップを積層して実装する工程と、を具備することを特徴とする。
【００２４】
上記半導体装置の製造方法では、薄型化した半導体デバイスウェハをチップに切り出し、プリント配線基板上に複数の半導体チップを積層して実装することができる。そして、原理上は、何枚でも半導体チップを多段に積層実装することが可能であり、また、予めチップに薄型化加工を施しているため、多段に積層してもデバイス実装高さを低く抑えることができ、高い機能を有する半導体デバイスモジュールを提供できる。
【００２５】
第２態様に係る半導体装置の製造方法において、前記接続手段は、はんだボールバンプ、ワイヤバンプ、異方性導電膜及び導電性ペーストのうち少なくとも一つを用いたものであることが好ましい。
【００２６】
本発明の第６態様に係る半導体装置は、表面にランドを備えたプリント配線基板と、前記プリント配線基板上に、接続手段を介して積層して実装された厚さ２００μｍ以下の複数の半導体チップと、を具備し、前記半導体チップは、それを貫通する貫通孔と、この貫通孔内に形成された配線プラグと、を備えており、前記ランドと前記配線プラグとは前記接続手段により電気的に接続されていることを特徴とする。
【００２７】
尚、本発明は、高性能、高信頼性、小型、軽量が要求される今後の半導体装置の製造に極めて有効である。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図６は、本発明の第１の実施の形態による半導体装置の製造方法を示す図である。
【００２９】
第１の実施の形態は、半導体デバイス部品の実装工程に本発明を適用したものである。具体的には、機械研削（グラインド）と化学的機械研磨（ケミカルメカニカルポリッシュ）を用いてシリコンウェハの裏面薄型化加工を行った後、ＬＳＩの周辺に配置された電極パッドに対して、シリコンウェハを貫通するメタルビア配線を形成し、はんだボールを接合手段として複数の薄型半導体チップを互いに接合し、この薄型半導体チップをマザー基板に積層３次元実装した例である。
【００３０】
図１に示すように、まず、予めＬＳＩを作り込んだシリコンデバイスウェハ２２を準備し、このウェハ２２のＬＳＩが作り込まれた面（表面）に表面保護テープ１５を貼り付ける。この後、機械研削装置３１の定盤３２上にウェハ２２をセットする。この際、表面保護テープ１５が定盤３２に接触するようにウェハ２２をセットする。また、この時（研削加工前）のシリコンウェハ２２の裏面は、図３（ａ）に示すように、多くのキズ１６が形成された状態にある。この裏面キズ１６は、ＬＳＩを作り込むためのウェハ前工程で数多くのプロセスを経ているため不可避的に形成されるものである。
【００３１】
次に、ウェハ２２を回転させながらウェハ２２の裏面を回転する砥石１８により以下の条件で研削（バックグラインド）加工する。これにより、図３（ｂ）に示すように、ウェハ２２が厚さ１１０μｍまで薄型化加工され、ウェハ２２の裏面キズ１６が研削除去される。
【００３２】
砥石送り速度      ：  １５０μｍ／ｍｉｎ
砥石回転数        ：  ２５００ｒｐｍ
研削後のウェハ厚  ：  １１０μｍ（削り代：約５１０μｍ）
【００３３】
この後、図２に示すように、この薄型化加工されたウェハ２２を化学的機械研磨装置３４のウェハキャリア２１にセットする。この際、表面保護テープ１５がウェハキャリア２１に接触するようにウェハ２２をセットする。
【００３４】
次に、ウェハ２２を回転させながらウェハ２２の裏面を回転する定盤３５により以下の条件でポリッシュ研磨し、仕上げ処理を行う。この際、定盤３５上には研磨布（クロス）２０が貼り付けられており、この研磨布２０上には研磨溶剤（スラリー）１９が吐出されており、ウェハ２２には定盤３５側に圧力が加えられている。これにより、ウェハ２２の裏面に新たに形成されていた研削ダメージが除去され、厚さ１００μｍまで薄型化加工されたウェハ２２の機械的強度を向上させることができる。
【００３５】
ウェハ回転速度    ：  ８０ｒｐｍ
定盤の回転速度    ：  ８０ｒｐｍ
研磨圧力          ：  ４００ｇ／ｃｍ2
揺動速度          ：  ２ｍｍ／ｓｅｃ
スラリー供給速度  ：  ４０ｍｌ／ｍｉｎ
削り代            ：  １０μｍ
【００３６】
この後、図４（ａ）に示すように、薄型化加工の終了したシリコンデバイスウェハ２２から表面保護テープ１５を剥離する。この時のウェハ２２は、ＬＳＩが形成され、薄型化加工された状態である。そして、図４及び図５に示す貫通ビア配線を形成する工程に進む。但し、図中では、シリコン基板１に作り込んだＬＳＩの図示を省略し、デバイスチップ単位の図及びチップ周辺に配置されたＡｌ電極パッド２のみを表記している。なお、図４及び図５は、薄型化加工をした半導体デバイスに貫通ビア配線を形成するプロセスの概略をその工程順に示す断面図である。
【００３７】
次に、図４（ｂ）に示すように、シリコン基板１の両面にエポキシ系の液状樹脂８を厚さ約２０μｍ程度塗布し、熱硬化させる。これにより、ウェハ全面にエポキシ系樹脂８がコーティングされ、キュアされた状態となる。
【００３８】
この後、図４（ｃ）に示すように、チップ周辺に配置されたＡｌ電極パッド２の中心を狙い、レーザー加工によりエポキシ系樹脂８、Ａｌ電極パッド２及び薄型シリコン基板１を貫通する直径約９０μｍのビアホール（貫通穴）８ａを形成する。この際、高調波変調をかけたＵＶ−ＹＡＧレーザー加工装置（図示せず）を用いる。このＵＶ−ＹＡＧレーザーの波長は０．３５５μｍであり、ＵＶ−ＹＡＧレーザー加工装置としては例えばＥＳＩ社Ｍodel]5100を用いることが望ましい。
【００３９】
レーザー加工前にシリコン基板１の両面に液状樹脂を予めコーティングしておく理由は、レーザーが入射する加工面の開口端で肩落ちが生じてホールのテーパー角が大きくなることを抑制し、より垂直に近い断面形状を有すビアホール８ａを高い精度で形成するためである。
【００４０】
次に、図４（ｄ）に示すように、シリコン基板１の両面に再度エポキシ系の液状樹脂２８を２０μｍより厚く塗布し、熱硬化させることにより、前記ビアホール８ａの内部には樹脂２８が埋め込まれる。つまり、貫通穴８ａを樹脂２８で充填した状態である。
【００４１】
この後、シリコン基板１を例えば前述した図２に示す化学的機械研磨装置にセットし、図５（ｅ）に示すように、シリコン基板１の両面のエポキシ系樹脂２８を研磨除去し、このエポキシ系樹脂２８を薄く平坦化する。この際、シリコン基板１の両面に厚さ約４０μｍ程度のエポキシ系樹脂８，２８を残す。
【００４２】
次に、図５（ｆ）に示すように、エポキシ系樹脂２８が埋め込まれたビアホール８ａの中心を狙い、前記ＵＶ−ＹＡＧレーザー加工装置を用いてビーム径を絞ったレーザーによる穴加工を行う。これにより、ビアホール８ａ内のエポキシ系樹脂２８を貫通する直径約５０μｍのビアホール２８ａが形成されると共に、ビアホール８ａの内壁に厚さ約２０μｍのエポキシ系樹脂２８からなる絶縁層が均一に形成される。
【００４３】
この後、例えば、Ｃｕの無電解メッキ処理を施して、表面にシード層を形成してから、これを電極としてＣｕの電解メッキ処理を行う。これにより、貫通ビアホール内にＣｕプラグを形成する。このとき、前述の液状樹脂の塗布量、研磨量、レーザー加工径を予め最適化しておくことにより、貫通ビアホール内のＣｕプラグがボイドを生じることなく充填することができる。
【００４４】
そして、最後にリソグラフィー工法によるマスク形成とエッチング処理をウェハ両面に行なうことで、図５（ｇ）に示すように、ビアホール２８ａ内には、半導体デバイスを貫通するビアメタルプラグ２３及びその両端に外部接続用の電極パッドが形成される。
【００４５】
以上のようにして貫通ビア配線プラグ２３を形成した薄型デバイスウェハをダイシングしてチップ毎に分割することにより、図６に示す積層３次元実装用の薄型半導体デバイスチップ７が完成する。
【００４６】
この後、図６に示すように、メタル配線プラグ２３の電極パッド上に接続手段として例えばはんだボールバンプ１０を形成する。そして、Ｃｕランド１１を備えたプリント配線基板（マザー基板）２５を準備し、このマザー基板２５上に半導体デバイスチップ７を位置合わせし、マザー基板２５上に１層目のチップ７を実装する。これにより、１層目のチップ７のはんだボールバンプ１０とＣｕランド１１とが電気的に接続される。
【００４７】
次に、１層目のチップ７上に２層目の半導体デバイスチップ７を実装し、このチップ７上に３層目の半導体デバイスチップ７を実装し、このチップ７上に４層目の半導体デバイスチップ７を実装する。これにより、１層目のチップ７乃至４層目のチップ７それぞれのメタル配線プラグ２３が、電極パッド及びはんだボールバンプ１０により互いに電気的に接続される。このようにしてマザー基板２５上に実装高さが極めて低い半導体デバイスが積層３次元実装される。
【００４８】
上記第１の実施の形態によれば、半導体デバイス部品の超薄型積層３次元実装を高い信頼性と高機能で実現できるようになり、電子機器の製品セットの更なる超小型軽薄化に貢献することができる。
【００４９】
また、本実施の形態では、デバイスチップ間の配線の引き回し長さを従来の平面実装基板やワイヤ接続の積層実装基板等に比べて極端に短くできる。即ち、ＬＳＩの電極パッドからＡｕワイヤを引き回したり、パッケージのリードフレームを介在させない実装が可能となるため、デバイスチップを基板実装した際の基板上でのチップ間配線長を大幅に短縮できる。このため、配線部のインダクタンスを低減できることによる信号遅延を抑えた高速信号処理を可能とし、将来の高速高周波デバイスへの適用が大いに有効な実装技術となり、高機能な半導体デバイス部品を製造することができる。したがって、本実施の形態によるデバイスを用いて組み立てられる最終的な電子機器の製品セットに関しても、ＩＣカード、携帯電話、ＰＤＡ、ノートパソコン等を初めとする携帯電子機器の更なる超小型化軽薄化・高機能化の実現に大いに貢献することができる。
【００５０】
図１、図３〜図５、図７及び図８は、本発明の第２の実施の形態による半導体装置の製造方法を示す図である。なお、第２の実施の形態の製造プロセスで第１の実施の形態と重複する部分は説明を省略する。
【００５１】
第２の実施の形態は、第１の実施の形態と同様に、半導体デバイス部品の実装工程に本発明を適用したものである。具体的には、機械研削（グラインド）とスピンエッチングを用いてシリコンウェハの裏面薄型化加工を行った後、ＬＳＩの周辺に配置された電極パッドに対して、シリコンウェハを貫通するメタルビア配線を形成し、ＡＣＦ（異方性導電膜）を接合手段として複数の薄型半導体チップを互いに接合し、この薄型半導体チップをマザー基板に積層３次元実装した例である。
【００５２】
図１に示すように、ウェハ２２を回転させながらウェハ２２の裏面を回転する砥石１８により以下の条件で研削加工する。これにより、図３（ｂ）に示すように、ウェハ２２が厚さ１５０μｍまで薄型化加工され、ウェハ２２の裏面キズ１６が研削除去される。
【００５３】
砥石送り速度      ：  １５０μｍ／ｍｉｎ
砥石回転数        ：  ２５００ｒｐｍ
研削後のウェハ厚  ：  １５０μｍ（削り代：約４７５μｍ）
【００５４】
この後、この薄型化加工されたウェハ２２を図８に示すスピンエッチング装置におけるプロセスチャンバー４０内のウェハチャック４１にセットし、ウェハ２２を回転させながらウェハ２２の裏面に例えばフッ酸と硝酸の混合液（薬液）２４を供給し、以下の条件でエッチングすることにより、ウェハ裏面の仕上げ処理を行なう。これにより、ウェハ２２の裏面に形成されていた研削ダメージが除去され、厚さ１００μｍまで薄型化加工されたウェハ２２の機械的強度を向上させることができる。
【００５５】
ウェハ回転速度  ：  ２０００ｒｐｍ
薬液組成        ：  ＨＦ／ＨＮＯ3／Ｈ2Ｏ＝１／１／８
薬液供給量      ：  ４０ｌ／ｍｉｎ
ウェハ削り代    ：  ５０μｍ
【００５６】
次に、第１の実施の形態と同様に、図４及び図５に示すプロセス工程を経て、貫通ビア配線プラグ２３を有する積層３次元実装用の薄型デバイスウェハを作製する。この後、メタル配線プラグ２３上の電極パッドに接続手段として例えばＡｕワイヤバンプが形成される。
【００５７】
以上のようにして貫通ビア配線プラグ２３を形成した薄型デバイスウェハをダイシングしてチップ毎に分割することにより、図７に示す積層３次元実装用の薄型半導体デバイスチップ７が完成する。
【００５８】
この後、図７に示すように、Ｃｕランド１１を備えたプリント配線基板（マザー基板）２５を準備し、このマザー基板２５上に半導体デバイスチップ７を位置合わせする。次に、マザー基板２５上に１層目のチップ７を実装する。この際のチップ７のＡｕワイヤバンプ１２とＣｕランド１１との接合手段として例えばＡＣＦ（異方性導電膜）１２が用いられる。つまり、１層目のチップ７のバンプ１２とＣｕランド１１とがＡＣＦ９により電気的に接続される。
【００５９】
この後、１層目のチップ７上にＡＣＦ９を介して２層目のチップ７を実装し、このチップ７上にＡＣＦ９を介して３層目のチップを実装し、このチップ７上にＡＣＦ９を介して４層目のチップを実装する。これにより、１層目のチップ７乃至４層目のチップ７それぞれのメタル配線プラグ２３が、Ａｕワイヤバンプ１２及びＡＣＦ９により互いに電気的に接続される。このようにしてマザー基板２５上に実装高さが極めて低い半導体デバイスが積層３次元実装される。
【００６０】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【００６１】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、半導体装置の構造やそれに使用する材料、プロセス処理装置、プロセス処理条件等は、発明の主旨を逸脱しない範囲で適宜選択可能である。
【００６２】
また、上記第１の実施の形態では、シリコン基板１の両面にエポキシ系の液状樹脂８，２８を塗布しているが、シリコン基板１の両面に有機レジスト材料等を塗布することも可能である。
【００６３】
また、上記第１、第２の実施の形態では、貫通ビアメタル配線の形成までを全てウェハ状態で製造することを前提に説明しているが、必要に応じて、途中の工程でチップにダイシングしておくことも可能である。
【００６４】
また、上記第２の実施の形態では、薄型化ウェハの仕上げ処理として行なうエッチングに、薬液を用いたウエットエッチングの例を示しているが、プラズマ処理装置を用いたハロゲン系ガスによるドライエッチングを用いることも可能である。
【００６５】
【発明の効果】
以上説明したように本発明によれば、半導体デバイスウェハを裏面から加工することにより、該半導体デバイスウェハの厚さを２００μｍ以下にし、前記半導体デバイスウェハに貫通孔を形成し、前記貫通孔の内に配線プラグを形成する。したがって、半導体デバイス部品の超薄型積層３次元実装を高い信頼性と高機能で実現できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１又は第２の実施の形態による半導体装置の製造方法においてシリコンウェハの裏面薄型化加工に用いる機械研削装置（バックグラインダー）の概略を示す斜視図である。
【図２】本発明の第１の実施の形態による半導体装置の製造方法において薄型化加工したウェハの仕上げ加工に用いる化学的機械研磨装置（ポリッシュ研磨装置）の概略を示す断面図である。
【図３】図１に示す機械研削装置によるウェハの裏面加工の様子を示すものであり、（ａ）は、機械研削装置で加工する前のウェハの表面に保護テープを貼り付けた状態を示す断面図であり、（ｂ）は、機械研削装置でウェハの裏面キズを研削除去した後の状態を示す断面図である。
【図４】本発明の第１又は第２の実施の形態による半導体装置の製造方法において薄型化加工をした半導体デバイスに貫通ビア配線を形成する工程を示す断面図である。
【図５】本発明の第１又は第２の実施の形態による半導体装置の製造方法において薄型化加工をした半導体デバイスに貫通ビア配線を形成する工程を示すものであり、図４（ｄ）の次の工程を示す断面図である。
【図６】本発明の第１の実施の形態による半導体装置を示すものであり、マザー基板に薄型半導体デバイスチップを積層３次元実装した状態を示す断面図である。
【図７】本発明の第２の実施の形態による半導体装置を示すものであり、マザー基板に薄型半導体デバイスチップを積層３次元実装した状態を示す断面図である。
【図８】本発明の第２の実施の形態による半導体装置の製造方法において薄型化加工したウェハの仕上げ加工に用いるスピンエッチング装置の概略を示す断面図である。
【図９】図９（ａ）〜（ｅ）は、Ａｌ電極パッド上にはんだボールバンプを形成する方法を示す断面図である。
【符号の説明】
１…半導体基体（シリコン基板）、２…Ａｌ電極パッド、３…表面保護膜（ポリイミド）、３ａ…開口部、４…ＢＬＭ膜、５…開口部、６…フォトレジスト膜（レジストパターン）、７…薄型半導体デバイスチップ、８…エポキシ系樹脂、８ａ…ビアホール（スルーホール）、９…ＡＣＦ（異方性導電膜）、１０…はんだボールバンプ、１１…Ｃｕランド、１２…Ａｕワイヤバンプ（スタッドバンプ）、１３…はんだ蒸着膜、１４…高融点はんだボールバンプ、１５…表面保護テープ、１６…裏面キズ、１８…砥石、１９…研磨溶剤（スラリー）、２０…研磨布（クロス）、２１…ウェハキャリア、２２…シリコンデバイスウェハ、２３…貫通ビア配線プラグ、２４…薬液、２５…プリント配線基板（マザー基板）、２８…エポキシ系樹脂、２８ａ…ビアホール（スルーホール）、３１…機械研削装置、３２…定盤、３４…化学的機械研磨装置、３５…定盤、４０…プロセスチャンバー、４１…ウェハチャック。
【図１】
0004547728.tif 000002
【図２】
0004547728.tif 000003
【図３】
0004547728.tif 000004
【図４】
0004547728.tif 000005
【図５】
0004547728.tif 000006
【図６】
0004547728.tif 000007
【図７】
0004547728.tif 000008
【図８】
0004547728.tif 000009
【図９】
0004547728.tif 000010