(57)【特許請求の範囲】
【請求項１】
半導体基板（４）に形成された複数のメモリセル（５）を備え、前記複数のメモリセル（５）に対して平行に交互に配置されるビット線（１７）およびソース線（１６）を介して前記複数のメモリセル（５）へのデータの書き込みまたは前記複数のメモリセル（５）からデータの読み出しが行われる半導体装置であって、
前記メモリセル（５）それぞれは、
前記半導体基板（４）に形成されたトレンチ（６）と、
前記トレンチ（６）の側壁に形成された酸化膜（７）と、
前記トレンチ（６）の底部に形成されたトンネル酸化膜（８）と、
前記酸化膜（７）および前記トンネル酸化膜（８）を介して前記トレンチ（６）内に形成され、データが書き込まれるかまたはデータが読み出されるフローティングゲート（９）と、
前記トンネル酸化膜（８）において前記フローティングゲート（９）とは反対側に形成され、前記フローティングゲート（９）に書き込まれたデータを消去するための消去用電極（２）と、
前記半導体基板（４）内であって、前記酸化膜（７）において前記フローティングゲート（９）とは反対側に形成されると共に、前記フローティングゲート（９）にデータを書き込むためのコントロールゲート（１０）と、
前記フローティングゲート（９）において前記コントロールゲート（１０）とは反対側に形成されると共に、前記コントロールゲート（１０）が延びる方向に離間して配置されたソース領域（１１）およびドレイン領域（１２）と、を備え、
前記ビット線（１７）は、前記メモリセル（５）のうちの前記ドレイン領域（１２）に接続され、
前記ソース線（１６）は、前記メモリセル（５）のうちの前記ソース領域（１１）に接続されていることを特徴とする半導体装置。
【請求項２】
前記コントロールゲート（１０）は、前記酸化膜（７）において前記フローティングゲート（９）とは反対側の前記半導体基板（４）に形成された埋め込み用トレンチ（３９）内に埋め込み層（４０）が形成され、該埋め込み層（４０）が前記埋め込み用トレンチ（３９）の側壁から前記半導体基板（４）内に熱拡散したことにより形成されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記消去用電極（２）は、前記トンネル酸化膜（８）に接する第１導電型の層であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記消去用電極（２）は、第１導電型の領域（２ａ）および第２導電型の領域（２ｂ）のいずれかであって、前記メモリセル（５）全体では前記消去用電極（２）としての前記第１導電型の領域（２ａ）と前記第２導電型の領域（２ｂ）とが混在していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１導電型の領域（２ａ）と前記第２導電型の領域（２ｂ）とはトレンチ（３４）によって分離されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記消去用電極（２）は、ドット状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記半導体基板（４）として、ＳＯＩウェハが用いられていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
半導体基板（４）に形成された複数のメモリセル（５）を備え、前記複数のメモリセル（５）に対して平行に交互に配置されるビット線（１７）およびソース線（１６）を介して前記複数のメモリセル（５）へのデータの書き込みまたは前記複数のメモリセル（５）からデータの読み出しが行われるものであり、
前記メモリセル（５）それぞれは、
前記半導体基板（４）に形成されたトレンチ（６）と、
前記トレンチ（６）の側壁に形成された酸化膜（７）と、
前記トレンチ（６）の底部に形成されたトンネル酸化膜（８）と、
前記酸化膜（７）および前記トンネル酸化膜（８）を介して前記トレンチ（６）内に形成され、データが書き込まれるかまたはデータが読み出されるフローティングゲート（９）と、
前記トンネル酸化膜（８）において前記フローティングゲート（９）とは反対側に形成され、前記フローティングゲート（９）に書き込まれたデータを消去するための消去用電極（２）と、
前記半導体基板（４）のうち、前記酸化膜（７）において前記フローティングゲート（９）とは反対側に形成されると共に、前記フローティングゲート（９）にデータを書き込むためのコントロールゲート（１０）と、
前記フローティングゲート（９）において前記コントロールゲート（１０）とは反対側に形成されると共に、前記コントロールゲート（１０）が延びる方向に離間して配置されたソース領域（１１）およびドレイン領域（１２）と、を備え、
前記ビット線（１７）は、前記メモリセル（５）のうちの前記ドレイン領域（１２）に接続され、
前記ソース線（１６）は、前記メモリセル（５）のうちの前記ソース領域（１１）に接続されている半導体装置の製造方法であって、
前記コントロールゲート（１０）を形成する工程は、
前記トレンチ（６）の形成と同時に、または、前記トレンチ（６）を形成した後に、前記酸化膜（７）において前記フローティングゲート（９）とは反対側の前記半導体基板（４）に埋め込み用トレンチ（３９）を形成する工程と、
前記埋め込み用トレンチ（３９）内に埋め込み層（４０）を形成する工程と、
前記埋め込み層（４０）を加熱し、前記埋め込み用トレンチ（３９）の側壁から前記埋め込み層（４０）を前記半導体基板（４）内に熱拡散することにより前記コントロールゲート（１０）、前記ソース領域（１１）、および前記ドレイン領域（１２）を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの書き込み、またはデータの読み出しが行われる複数のメモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、携帯型不揮発性半導体記憶装置では、一括消去型フラッシュメモリが知られている（例えば特許文献１参照）。具体的には、フラッシュメモリは、図示しないが、電子の注入または引き抜きによって情報の書き込みまたは読み出しがなされるフローティングゲート上に絶縁膜を介してワード線として機能するコントロールゲートが形成された二層ゲート構造が採用されている。
【０００３】
また、ワード線に対して垂直方向に、メモリセルからデータを取り出すためのビット線とメモリセルを駆動するためのソース線とが交互に配置されている。そして、１つの二層ゲート構造が１つのメモリセルを構成しており、当該メモリセルが多数並べられることでメモリマットが構成されている。
【０００４】
このようなフラッシュメモリでのデータの書き込みは、以下のホットエレクトロン方式により行う。まず、データを書き込みたいメモリセルに該当するワード線とビット線とに選択的に電圧を印加すると共に、ソース線に電流を流してデータを書き込みたいセルのソース−ドレイン間に電流を流す。これにより、ソース−ドレイン間のチャネル領域で加速した高いエネルギーの電子をフローティングゲートに注入する。
【０００５】
他方、データの消去は、以下のトンネル方式により行う。すなわち、ソース線に電圧を印加することにより、フローティングゲートに蓄積された電子をソースに引き抜く。これにより、ソース線に接続されている全てのメモリセルのデータが一括で消去される。
【特許文献１】特開平１０−２５６５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の技術では、メモリマットは複数のメモリセルが縦横に配置されるため、メモリマットにおいてソース線に配線抵抗が生じてしまうという問題がある。これによると、データの消去において、ソース線のうちメモリマットの外縁側と内側とでは、ソース線のうち外縁側に印加される消去電圧よりも内側に印加される消去電圧が配線抵抗分だけ低下してしまう。このため、メモリマットの外縁部と内側とでデータの消去特性に差が生じ、各メモリセルのデータの消去特性のバラツキが大きくなってしまうという問題がある。これにより、データの誤認識に繋がる可能性がある。
【０００７】
そこで、ソース線に電圧を印加する時間を長くしてメモリマットの内側のメモリセルのデータの消去を行うことが考えられる。しかし、メモリマットの外縁部のメモリセルにおいてフローティングゲートから過剰に電子が引き抜かれてしまい、フローティングゲートのしきい値電圧が当初よりも低くなってしまい、データの書き込みができなくなる可能性がある。したがって、ソース線に電圧を印加する時間を長くすることは好ましくない。
【０００８】
本発明は、上記点に鑑み、配線抵抗の電圧ドロップによるデータの消去特性バラツキを抑えることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、メモリセル（５）それぞれは、半導体基板（４）に形成されたトレンチ（６）と、トレンチ（６）の側壁に形成された酸化膜（７）と、トレンチ（６）の底部に形成されたトンネル酸化膜（８）と、酸化膜（７）およびトンネル酸化膜（８）を介してトレンチ（６）内に形成され、データが書き込まれるかまたはデータが読み出されるフローティングゲート（９）と、トンネル酸化膜（８）においてフローティングゲート（９）とは反対側に形成され、フローティングゲート（９）に書き込まれたデータを消去するための消去用電極（２）とを備えていることを特徴とする。
【００１０】
これにより、複数のメモリセル（５）の各消去用電極（２）に配線抵抗によらない均一の電圧を印加することができる。すなわち、各メモリセル（５）がそれぞれ配置される場所に関わらず、各メモリセル（５）の消去用電極（２）に一様に電圧を印加することができ、配線抵抗による電圧ドロップが生じないようにすることができる。したがって、各メモリセル（５）における消去特性に差が生じないようにすることができ、各メモリセル（５）におけるデータの消去特性のバラツキを抑えることができる。
【００１１】
また、請求項１に記載の発明のように、メモリセル（５）それぞれは、半導体基板（４）内であって、酸化膜（７）においてフローティングゲート（９）とは反対側に形成されると共に、フローティングゲート（９）にデータを書き込むためのコントロールゲート（１０）と、フローティングゲート（９）においてコントロールゲート（１０）とは反対側に形成されると共に、コントロールゲート（１０）が延びる方向に離間して配置されたソース領域（１１）およびドレイン領域（１２）と、を備え、ビット線（１７）は、メモリセル（５）のうちのドレイン領域（１２）に接続され、ソース線（１６）は、メモリセル（５）のうちのソース領域（１１）に接続されている構成とすることができる。
【００１２】
請求項２に記載の発明では、コントロールゲート（１０）は、酸化膜（７）においてフローティングゲート（９）とは反対側の半導体基板（４）に形成された埋め込み用トレンチ（３９）内に埋め込み層（４０）が形成され、該埋め込み層（４０）が埋め込み用トレンチ（３９）の側壁から半導体基板（４）内に熱拡散したことにより形成されたものであることを特徴とする。
【００１３】
このように、埋め込み層（４０）の熱拡散によりコントロールゲート（１０）を形成することができる。この場合、半導体基板（４）におけるコントロールゲート（１０）の深さは、埋め込み用トレンチ（３９）の深さによって調節することができ、該コントロールゲート（１０）やチャネルの断面積が大きくなるように調節することができる。このため、半導体装置の電流能力が向上し、データの書き込みおよび消去を容易に行うことができる。
【００１４】
請求項３に記載の発明のように、上記消去用電極（２）として、トンネル酸化膜（８）に接する第１導電型の層とすることができる。
【００１５】
請求項４に記載の発明のように、上記消去用電極（２）として、第１導電型の領域（２ａ）および第２導電型の領域（２ｂ）のいずれかであって、メモリセル（５）全体では消去用電極（２）としての第１導電型の領域（２ａ）と第２導電型の領域（２ｂ）とが混在している構成とすることができる。
【００１６】
これによると、第１導電型の領域（２ａ）と第２導電型の領域（２ｂ）とに印加するバイアスを異ならせることで、フローティングゲート（９）に書き込まれたデータの消去をメモリセル（５）ごとに行うことができる。すなわち、消去用電極（２）が第１導電型の領域（２ａ）であるか、または第２導電型の領域（２ｂ）であるかによってデータの消去を選択的に行うことができる。
【００１７】
そして、請求項５に記載の発明のように、第１導電型の領域（２ａ）と第２導電型の領域（２ｂ）とをトレンチ（３４）によって分離することができる。
【００１８】
この場合、トレンチ（３４）が設けられていない場合の第１導電型の領域（２ａ）と第２導電型の領域（２ｂ）との順方向動作に関わらず、第１導電型の領域（２ａ）と第２導電型の領域（２ｂ）とに自由にバイアスを印加することができる。
【００１９】
また、請求項６に記載の発明のように、消去用電極（２）として、ドット状に形成されたものとすることができる。このようなドット状の消去用電極（２）は、第１導電型、第２導電型の一方で構成される場合や、両方が混在している場合のいずれであっても良い。ドット状の消去用電極（２）は例えばＭＥＭＳ技術によって形成することが可能である。
【００２０】
請求項８に記載の発明では、コントロールゲート（１０）を形成する工程は、トレンチ（６）の形成と同時に、または、トレンチ（６）を形成した後に、酸化膜（７）においてフローティングゲート（９）とは反対側の半導体基板（４）に埋め込み用トレンチ（３９）を形成する工程と、埋め込み用トレンチ（３９）内に埋め込み層（４０）を形成する工程と、埋め込み層（４０）を加熱し、埋め込み用トレンチ（３９）の側壁から埋め込み層（４０）を半導体基板（４）内に熱拡散することによりコントロールゲート（１０）、ソース領域（１１）、およびドレイン領域（１２）を形成する工程とを含んでいることを特徴とする。
【００２１】
このように、埋め込み層（４０）を熱拡散することによりコントロールゲート（１０）、ソース領域（１１）、およびドレイン領域（１２）を形成することができる。したがって、請求項２と同様の効果を得ることができる。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。
【００２４】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えば一括消去型フラッシュメモリとして用いられるものである。
【００２５】
図１は、本実施形態に係る半導体装置を示した図であり、（ａ）は半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。以下、図１を参照して半導体装置について説明する。なお、図１（ｂ）では、ソース線１６の上の保護膜２９等や裏面電極２の上の保護膜３３および配線層３２を省略してある。
【００２６】
図１（ｂ）に示されるように、半導体装置は、素子形成基板１と支持基板２（後述する裏面電極）とで埋め込み酸化膜３を挟み込んで構成されるＳＯＩ基板４に形成されている。素子形成基板１としてＰ型のシリコン基板が用いられ、支持基板２としてシリコン基板が採用される。また、埋め込み酸化膜３として、例えばＳｉＯ２が採用される。なお、ＳＯＩ基板４は、本発明の半導体基板に相当する。
【００２７】
このＳＯＩ基板４に複数のメモリセル５が形成されている。メモリセル５それぞれは、素子形成基板１の表層部に形成されたＮ＋型拡散層、素子形成基板１、および埋め込み酸化膜３を貫通して支持基板２に達するトレンチ６を有している。このトレンチ６の側壁に酸化膜７が形成され、トレンチ６の底部に埋め込み酸化膜３よりも薄いトンネル酸化膜８が形成されている。酸化膜７として、例えばＳｉＯ２膜が採用される。トンネル酸化膜８は、電流が通過できる例えば１０ｎｍの厚さの絶縁膜である。
【００２８】
酸化膜７およびトンネル酸化膜８を介してトレンチ６内にＰｏｌｙＳｉが埋め込まれており、当該ＰｏｌｙＳｉはデータが書き込まれるかまたはデータが読み出されるフローティングゲート９として機能する。そして、フローティングゲート９においてトンネル酸化膜８とは反対側にも酸化膜７が形成されており、フローティングゲート９は酸化膜７およびトンネル酸化膜８によって完全に絶縁された状態になっている。
【００２９】
トレンチ６の側壁に形成された酸化膜７に接するＮ＋型拡散層のうち一方がワード線としてのコントロールゲート１０として機能する。このコントロールゲート１０は、フローティングゲート９にデータを書き込むために用いられる電極である。また、トレンチ６においてコントロールゲート１０とは反対側のＮ＋型拡散層がソース領域１１もしくはドレイン領域１２とされる。これらソース領域１１およびドレイン領域１２は、コントロールゲート１０が延びる方向に交互に配置されている。これらソース領域１１とドレイン領域１２との間の素子形成基板１のうちトレンチ６側がチャネル領域とされる。
【００３０】
素子形成基板１上には酸化膜７を介してＢＰＧＳ膜等の保護膜１３が形成されている。この保護膜１３のうちソース領域１１およびドレイン領域１２に接する部分にソース領域１１およびドレイン領域１２が露出するコンタクトホール１４、１５がそれぞれ形成されている。
【００３１】
そして、図１（ａ）に示されるように、コンタクトホール１４を介してソース領域１１に接続されるソース線１６が形成されている。また、コンタクトホール１５を介してドレイン領域１２に接続されるビット線１７が形成されている。これらソース線１６およびビット線１７は、平行に交互に配置されており、コントロールゲート１０に垂直に延設されている。
【００３２】
支持基板２は、トンネル酸化膜８においてフローティングゲート９とは反対側に設けられたものであり、フローティングゲート９に書き込まれたデータを消去する裏面電極として機能する。以下では、支持基板２を裏面電極２と言う。裏面電極２は、各メモリセル５に共通の電極になっている。また、本実施形態では、裏面電極２はＮ＋型の層になっている。なお、裏面電極２は、本発明の消去用電極に相当する。
【００３３】
このような構成のメモリセル５が図１（ａ）に示されるように多数並べられてメモリマットが構成されている。以上が、本実施形態に係る半導体装置の構成である。
【００３４】
次に、図１に示される半導体装置の製造方法について、図２〜図８を参照して説明する。なお、図２〜図７については、図の右側の列に平面図を示し、当該平面図の各断面図を図の左側の列に示してある。また、図の右側の列の平面図において、フローティングゲート９や酸化膜７等の位置・境界がわかるように実線や破線を描いてある。
【００３５】
まず、図２（ａ）に示す工程では、埋め込み酸化膜３を支持基板２とＰ型の素子形成基板１とで挟み込んだＳＯＩ基板４を用意する。当該ＳＯＩ基板４は、例えばウェハ状態とされている。次に、図２（ｂ）に示す工程では、トレンチ６を形成するためのマスクにする酸化膜２０を素子形成基板１上に形成する。
【００３６】
続いて、図２（ｃ）に示す工程では、トレンチ６形成用のマスクパターン形成のため、ホトリソプロセスでパターニングしたレジスト２１をマスクとして、酸化膜２０を例えばドライエッチング法でエッチングする。この後、レジスト２１を除去する。
【００３７】
そして、図２（ｄ）に示す工程では、酸化膜２０をマスクとして、埋め込み酸化膜３を貫通して支持基板２が露出するように素子形成基板１にトレンチ６を形成する。この後、酸化膜２０を除去する。
【００３８】
次に、図３（ａ）に示す工程では、ＳＯＩ基板４を熱酸化して素子形成基板１の表面に酸化膜２２を形成する。これにより、トレンチ６の側壁にも酸化膜２２が形成される。
【００３９】
この後、図３（ｂ）に示す工程では、フローティングゲート９から支持基板２（裏面電極２）に電荷を抜くためのトンネル酸化膜８を形成するため、ホトリソプロセスでトンネル酸化膜８の形成領域に設けられた酸化膜２２を除去する。このため、酸化膜２２上にレジスト２３をパターン形成し、このレジスト２３をマスクにトレンチ６底部の酸化膜２２を例えばウェットエッチングでエッチングして支持基板２表面を露出する。
【００４０】
このとき、レジスト２３はトレンチ６の側壁を覆う酸化膜２２上を覆うようにパターニングされる。これは、トレンチ６底部の酸化膜２２を除去する際にトレンチ６の側壁に形成された酸化膜２２も除去されないようにするためである。トレンチ６の側壁に形成した酸化膜２２は、図１（ｂ）に示される酸化膜７となる。
【００４１】
そして、図３（ｃ）に示す工程では、支持基板２のうちトレンチ６内に露出する面に、例えば１０ｎｍの厚さのトンネル酸化膜８を形成する。この後、図３（ｄ）に示す工程では、トレンチ６内を埋め込むために酸化膜２２およびトンネル酸化膜８の上にＰｏｌｙＳｉ層２４を成膜する。
【００４２】
続いて、図３（ｅ）に示す工程では、トレンチ６内を除くＰｏｌｙＳｉ層２４を除去するため、例えばドライエッチング法によりトレンチ６内を除く酸化膜２２表面のＰｏｌｙＳｉ層２４をエッチングする。この場合、ＣＭＰでＰｏｌｙＳｉ層２４を削っても良い。
【００４３】
次に、図４（ａ）に示す工程では、トレンチ６内に埋め込んだＰｏｌｙＳｉ層２４をフローティングゲート９にすべく、酸化膜２２およびＰｏｌｙＳｉ層２４の上にレジスト２５を形成して当該レジスト２５をホトリソプロセスでパターニングし、トレンチ６内のＰｏｌｙＳｉ層２４をドライエッチングでエッチングする。すなわち、Ｋ−Ｋ断面ではＰｏｌｙＳｉ層２４が残され、Ｋ’−Ｋ’断面ではトレンチ６内のＰｏｌｙＳｉが取り除かれている。パターニング後、レジスト２５を除去する。
【００４４】
そして、図４（ｂ）に示す工程では、ＳＯＩ基板４を加熱して酸化をし、ＳＯＩ基板４から露出するＰｏｌｙＳｉ層２４の上を酸化膜２６で覆う。こうして、トレンチ６内に残されたＰｏｌｙＳｉ層２４がフローティングゲート９となる。また、酸化膜２６は、図１（ｂ）に示される酸化膜７となる。
【００４５】
この後、図５（ａ）に示す工程では、チャネル部分のしきい値（Ｖｔ）の調整を行うべく、チャネル領域となる領域を除くようにレジスト２７を形成し、当該レジスト２７をマスクとして例えばＢｏｒｏｎイオンを打ち込む。次に、図５（ｂ）に示す工程では、コントロールゲート１０、ソース領域１１、ドレイン領域１２となる領域を除くようにレジスト２８を形成してパターニングし、レジスト２８をマスクとして、例えば５×１０１５ｄｏｓｅのＡｓを打ち込む。図５（ｂ）のＮ’−Ｎ’断面図には、ドレイン領域１２が示されている。
【００４６】
続いて、図６（ａ）に示す工程では、酸化膜２２、２６上にＳＯＩ基板４と配線（ソース線１６やビット線１７）との絶縁分離膜として、例えばＢＰＳＧ膜等の保護膜１３を形成する。これによると、Ｏ’−Ｏ’断面図に示すように、空間となっていたトレンチ６内が保護膜１３によって埋められる。
【００４７】
そして、図６（ｂ）に示す工程では、ホトリソプロセス、エッチングプロセスにより、保護膜１３のうちソース領域１１およびドレイン領域１２が露出するようにコンタクトホール１４、１５を形成する。
【００４８】
この後、図７に示す工程では、保護膜１３の上に例えばＡｌＳｉＣｕを成膜し、ホトリソプロセス、エッチングプロセスにより、ソース線１６およびビット線１７を形成する。
【００４９】
そして、図８（ａ）に示す工程では、ソース線１６およびビット線１７の上に保護膜２９を形成する。こうして、ＳＯＩ基板４の素子形成基板１側に係る工程が完了する。なお、図８では、例えば、図７のＱ’−Ｑ’断面に相当する断面図を示してある。
【００５０】
次に、図８（ｂ）に示す工程では、ＳＯＩ基板４の支持基板２を所望の厚さまで削り、インプラによって支持基板２をＮ＋層の裏面電極２に形成する。続いて、図８（ｃ）に示す工程では、裏面電極２の上に絶縁膜３０を形成する。
【００５１】
この後、図８（ｄ）に示す工程では、裏面電極２が露出するように絶縁膜３０にコンタクトホール３１を形成する。続いて、図８（ｅ）に示す工程では、コンタクトホール３１を埋めるように、絶縁膜３０の上に裏面電極２に接続される配線層３２を形成してパターニングする。そして、図８（ｆ）に示す工程では、絶縁膜３０および配線層３２の上に保護膜３３を形成する。こうして、半導体装置が完成する。
【００５２】
上記のようにして製造された半導体装置を一括消去型フラッシュメモリとして用いる場合のデータの書き込み、またはデータの読み出しの方法について説明する。
【００５３】
まず、データを書き込む際、データを書き込みたいメモリセル５に該当するコントロールゲート１０（ワード線）とビット線１７とに電圧を印加すると共に、データを書き込みたいメモリセル５のソース線１６に電流を流す。これにより、ソース領域１１とドレイン領域１２との間にチャネル領域が形成され、ソース領域１１とドレイン領域１２との間に電流が流れる。このとき、チャネル領域で加速した高いエネルギーの電子が酸化膜７を通過してトレンチ６内のフローティングゲート９に注入される。こうして、フローティングゲート９に電荷が蓄積されることでデータが書き込まれる。
【００５４】
他方、データを消去する際、配線層３２に電圧を印加することで、裏面電極２に電圧を印加することにより、メモリセル５のフローティングゲート９に蓄積された電子を裏面電極２に引き抜く。これにより、各メモリセル５に書き込まれたデータが一括で消去される。
【００５５】
このようにしてデータを消去する場合、メモリマットにおいて、メモリセル５が配置される場所に関わらず、すべてのメモリセル５に一様に消去電圧が印加される。すなわち、各メモリセル５における消去特性に差が生じることはなく、各メモリセル５において消去特性のバラツキが抑制される。このようにして、データの書き込みおよび読み出しが行われる。
【００５６】
以上説明したように、本実施形態では、各メモリセル５において、トレンチ６の側壁に酸化膜７が設けられ、トレンチ６の底部にトンネル酸化膜８が設けられ、これらの上にフローティングゲート９が形成されており、トンネル酸化膜８においてフローティングゲート９とは反対側にフローティングゲート９に蓄積された電子を引き抜くための裏面電極２が配置されていることが特徴となっている。
【００５７】
これにより、配線抵抗によらない均一の電圧を各メモリセル５の裏面電極２に印加することができる。すなわち、各メモリセル５がそれぞれ配置される場所に関わらず、各メモリセル５の裏面電極２に同じ電圧を印加することができるため、各メモリセル５の消去特性に差が生じないようにすることが可能となる。こうして、配線抵抗の電圧ドロップによる各メモリセル５のデータの消去特性のバラツキを抑えることができ、データの誤認識の問題が起こらないようにすることができる。
【００５８】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、埋め込み酸化膜３を含んだＳＯＩ基板４が用いられていたが、本実施形態では、埋め込み酸化膜３を用いない構成としたことが特徴となっている。
【００５９】
図９は、本実施形態に係る半導体装置の断面図を示したものである。なお、ソース線１６等は省略してある。
【００６０】
図９に示されるように、裏面電極２は、上述のように、Ｎ＋型の層になっている。そして、裏面電極２はトンネル酸化膜８に接すると共に、素子形成基板１に接している。このように、埋め込み酸化膜３が設けられていない構成とすることができる。つまり、ＳＯＩ基板４を用いなくても、例えばバルクウェハ等に半導体装置を形成することができる。
【００６１】
（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図１０は、本実施形態に係る半導体装置の断面図を示したものである。本実施形態では、例えば１〜２μｍの薄厚の素子形成基板１を含んだＳＯＩ基板４を用いている。これにより、素子形成基板１内がすべてＮ＋型の層になっている。このＮ＋型の層がコントロールゲート１０、ソース領域１１、ドレイン領域１２とされる。
【００６２】
以上のように、素子形成基板１が薄くされたＳＯＩ基板４を用いることができる。また、薄膜ＳＯＩを使ったＬＳＩに混載することができる。
【００６３】
（第４実施形態）
本実施形態では、第３実施形態と異なる部分についてのみ説明する。図１１は、本実施形態に係る半導体装置の断面図を示したものである。この図に示されるように、裏面電極２は、裏面電極２がＮ＋型の領域２ａとＰ＋型の領域２ｂとで構成され、メモリセル５全体では裏面電極２としてＮ＋型の領域２ａとＰ＋型の領域２ｂとが混在している構成になっている。Ｎ＋型の領域２ａとＰ＋型の領域２ｂとは、メモリマットにおいて、例えば千鳥状に配置される。
【００６４】
そして、データの消去の際に、Ｎ＋型の領域２ａとＰ＋型の領域２ｂとに印加するバイアスを異ならせる。これにより、裏面電極２がＮ＋型の領域２ａであるか、またはＰ＋型の領域２ｂであるかによって、メモリセル５を選択してデータの消去を行うことができる。
【００６５】
（第５実施形態）
本実施形態では、第４実施形態と異なる部分についてのみ説明する。上記第４実施形態では、Ｎ＋型の領域２ａとＰ＋型の領域２ｂとが接してＰＮ接合を構成しているため、これらにバイアスを印加する際にＰＮ接合に順方向バイアスが印加されないようにすることが要求される。そこで、本実施形態では、Ｎ＋型の領域２ａとＰ＋型の領域２ｂとを絶縁分離したことが特徴となっている。
【００６６】
図１２は、本実施形態に係る半導体装置の断面図を示したものである。この図に示されるように、Ｎ＋型の領域２ａとＰ＋型の領域２ｂとがトレンチ３４によって分離されている。当該トレンチ３４内には、例えば酸化膜等の絶縁物が配置される。
【００６７】
以上により、Ｎ＋型の領域２ａとＰ＋型の領域２ｂとの順方向動作に関わらず、Ｎ＋型の領域２ａとＰ＋型の領域２ｂとに自由にバイアスを印加することができる。
【００６８】
（第６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、裏面電極２はＭＥＭＳ技術によって形成されたものであることが特徴となっている。
【００６９】
図１３は、本実施形態に係る半導体装置の断面図を示したものである。この図に示されるように、裏面電極２は、トンネル酸化膜８を覆うように、ＭＥＭＳ技術によってドット状に形成されている。裏面電極２は、図示しない保護膜によって覆われている。
【００７０】
このようなドット状の裏面電極２は、すべてＮ＋型のもので構成される場合やすべてＰ＋型のもので構成される場合のいずれであっても良い。また、裏面電極２は、第４実施形態のように、Ｎ＋型のものとＰ＋型のものとが混在したものであっても良い。
【００７１】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。本実施形態では、素子形成基板１の表面側で裏面電極２に電圧を印加できるようにしたことが特徴となっている。
【００７２】
図１４は、本実施形態に係る半導体装置の外縁部の断面図である。ここで、半導体装置の外縁部とは、メモリマットの外周部に相当する。
【００７３】
図１４に示されるように、本実施形態に係る支持基板２は、Ｐ−型の層２ｃの表層部にＮ＋型領域２ｄが形成されて構成されている。Ｎ＋型領域２ｄはメモリセル５が形成されている領域全体に形成されている。
【００７４】
この支持基板２の上に埋め込み酸化膜３が形成され、該埋め込み酸化膜３の上に素子形成基板１が形成されてＳＯＩ基板４が構成されている。半導体装置の外縁部における素子形成基板１は全体がＮ＋型となっている。
【００７５】
図１４に示されるように、半導体装置の外縁部においても、図１（ｂ）に示される構造が形成されている。具体的には、まず、支持基板２にＮ＋型領域２ｄが形成されたＳＯＩ基板４が用意される。そして、素子形成基板１および埋め込み酸化膜３を貫通して支持基板２に達するトレンチ６が形成され、該トレンチ６の側壁に酸化膜７が形成されている。また、トレンチ６の底部にトンネル酸化膜８が形成されている。これら酸化膜７およびトンネル酸化膜８の上にフローティングゲート９が形成されている。さらに、フローティングゲート９においてトンネル酸化膜８とは反対側にも酸化膜７が形成されることで、フローティングゲート９が酸化膜７およびトンネル酸化膜８によって完全に絶縁されている。
【００７６】
半導体装置の外縁部におけるこのような構造には、素子形成基板１および埋め込み酸化膜３を貫通して支持基板２に達するトレンチ３５が形成されている。このトレンチ３５の側壁にＳｉＯ２膜等の酸化膜３６が形成され、該酸化膜３６を介して埋め込み電極３７が形成されている。埋め込み酸化膜３は、例えばＡｌ等の金属により形成されている。
【００７７】
トレンチ３５や埋め込み酸化膜３については、例えばフローティングゲート９を配置するためのトレンチ６と同時に形成することができる。もちろん、トレンチ６を形成した後で形成しても良い。この場合、ビット線１７やソース線１６と同時に形成することもできる。
【００７８】
埋め込み電極３７は、裏面電極２のＮ＋型領域２ｄに接しており、該Ｎ＋型領域２ｄと電気的に接続されている。これにより、裏面電極２には埋め込み電極３７を介して素子形成基板１の表面側から電圧が印加されることとなる。すなわち、埋め込み電極３７は、ソース線１６、ビット線１７、ワード線（コントロールゲート１０）と同様に、素子形成基板１の表面側において外部との電気的な接続が可能となる。
【００７９】
上記のような埋め込み電極３７の平面レイアウトはメモリマットを囲む直線状になっている。もちろん、パッドのように、ドット状に設けられていても良い。
【００８０】
そして、データを消去する際には、埋め込み電極３７に電圧を印加することにより、メモリセル５のフローティングゲート９に蓄積された電子を裏面電極２のＮ＋型領域２ｄに引き抜くこととなる。これにより、各メモリセル５に書き込まれたデータが一括で消去される。
【００８１】
ここで、裏面電極２にはＮ＋型領域２ｄという濃度が高い領域が形成されている。このため、データの消去時に裏面電極２の平面方向における抵抗成分は低減されているため、メモリセル５の位置によって消去特性に差が生じることはない。
【００８２】
以上のように、埋め込み電極３７を設けることによって、裏面電極２の電位を素子形成基板１の表面側に配置することができる。
【００８３】
上記では、埋め込み電極３７をメモリマットの外周部に設けているが、メモリの単位セルの外周部に設けても良い。また、ソース線１６、ソース線１６、ワード線（コントロールゲート１０）の隙間に配置しても良い。
【００８４】
（第８実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。本実施形態では、支持基板２としてシリコン基板を用いるのではなく、金属やＰｏｌｙＳｉ等の導電層を用いることが特徴となっている。
【００８５】
図１５は、本実施形態に係る半導体装置の外縁部の断面図である。この図に示されるように、導電層３８の上に埋め込み酸化膜３が形成され、この埋め込み酸化膜３の上に素子形成基板１が形成されている。したがって、本実施形態では、埋め込み電極３７は導電層３８と接すると共に、電気的に接続されている。導電層３８として、Ａｌ等の金属層や、ＰｏｌｙＳｉ等の導電体が採用される。
【００８６】
導電層３８として金属層を採用する場合、あらかじめ厚く形成した埋め込み酸化膜３の表面にメモリセル５等の構造を形成した後、埋め込み酸化膜３の裏面を削って金属層を成膜することにより、図１５に示される構造を得ることができる。
【００８７】
また、導電層３８としてＰｏｌｙＳｉを用いる場合、支持基板の上に絶縁層が形成され、該絶縁層の上にＰｏｌｙＳｉ層が形成されたＳＯＩ基板を用意し、このＰｏｌｙＳｉ層の上に上述のようにして素子構造を形成することとなる。すなわち、該ＰｏｌｙＳｉ層が上記の支持基板２に相当する。そして、素子構造を形成した後、支持基板および絶縁層を削り、さらにＰｏｌｙＳｉ層を削ることで図１５に示される構造を得ることができる。
【００８８】
以上のように、裏面電極２として導電層３８を用いることにより、裏面電極２の平面方向における抵抗成分を低減させ、さらに素子形成基板１の表面側で裏面電極２に電圧を印加することができる。
【００８９】
（第９実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、イオン注入によりコントロールゲート１０を形成していたが、本実施形態では高濃度の埋め込み層を熱拡散することによりコントロールゲート１０を形成することが特徴となっている。
【００９０】
図１６は、本実施形態に係る半導体装置を示した断面図であり、図１（ａ）のＡ−Ａ断面に相当する図である。この図に示されるように、コントロールゲート１０およびソース領域１１は、素子形成基板１に形成された埋め込みトレンチ内に埋め込み層が形成され、該埋め込み層が熱拡散することにより形成されたものである。図示されていないドレイン領域１２も同様に形成されている。
【００９１】
ここで、図１６において、コントロールゲート１０やソース領域１１の各領域内に描かれた破線は、素子形成基板１に形成された埋め込み用トレンチ（後述する図１７参照）の痕跡を示している。
【００９２】
次に、本実施形態に係るコントロールゲート１０の形成方法について、図１７を参照して説明する。なお、図１７は、Ｋ’−Ｋ’断面等に相当する位置の断面を示している。
【００９３】
本実施形態では、フローティングゲート９を形成した後にコントロールゲート１０、ソース領域１１、およびドレイン領域１２を形成する。このため、まず、図２（ａ）〜図４（ｂ）の工程を行う。
【００９４】
続いて、図１７（ａ）に示す工程では、コントロールゲート１０、ソース領域１１、ドレイン領域１２となる領域が露出するように図示しないレジストを形成する。そして、素子形成基板１のうち酸化膜７においてフローティングゲート９とは反対側に埋め込み用トレンチ３９を形成する。そして、レジストを除去する。
【００９５】
図１７（ｂ）に示す工程では、埋め込み用トレンチ３９内に埋め込み層４０を形成する。埋め込み層４０として、例えばＮ＋型のＰｏｌｙＳｉを埋め込み用トレンチ３９に埋め込む。
【００９６】
そして、図１７（ｃ）に示す工程では、埋め込み層４０を加熱し、埋め込み用トレンチ３９の側壁から埋め込み層４０を素子形成基板１内に熱拡散する。これにより、コントロールゲート１０、ソース領域１１、ドレイン領域１２を形成する。
【００９７】
この後、酸化膜２２から露出した埋め込み層４０を酸化膜で覆い、図６に示す工程以降の工程を実施することにより半導体装置が完成する。
【００９８】
以上説明したように、本実施形態では、コントロールゲート１０を埋め込み層４０の熱拡散により形成することが特徴となっている。これによると、イオン注入による形成ではコントロールゲート１０の深さに限界があったが、埋め込み用トレンチ３９の深さを調節することにより、素子形成基板１におけるコントロールゲート１０の深さを調節することができる。もちろん、ソース領域１１およびドレイン領域１２についても同様の効果が得られる。
【００９９】
したがって、チャネルの断面積やコントロールゲート１０の断面積が大きくなるため、半導体装置の電流能力を向上させることができる。このため、半導体装置においてデータの書き込みや消去を容易に行うことができる。
【０１００】
本実施形態では、フローティングゲート９を形成した後に埋め込み用トレンチ３９を形成しているが、図２（ｄ）に示す工程において、トレンチ６の形成と同時に埋め込み用トレンチ３９を形成することもできる。このように、埋め込み用トレンチ３９の形成のタイミングは、フローティングゲート９の形成後に限られるものではない。
【０１０１】
また、本実施形態では、図１７に示されるように、埋め込み用トレンチ３９は埋め込み酸化膜３に達しないように形成されているが、該埋め込み酸化膜３に達するように形成しても良い。
【０１０２】
（他の実施形態）
上記各実施形態で示された構造は一例を示すものであって、各図に示される構造に限定されるものではない。例えば、図１３に示される裏面電極２を図１に示される構造に適用することができる。このように、各実施形態で示された構造を他の実施形態に採用しても良い。
【０１０３】
半導体装置を構成するために用いられる基板としてＳＯＩ基板４に限らず、他のバルクウェハ等を採用しても良い。
【図面の簡単な説明】
【０１０４】
【図１】（ａ）は本発明の第１実施形態に係る半導体装置を示した平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】図１に示される半導体装置の製造工程を示した図である。
【図３】図２に続く半導体装置の製造工程を示した図である。
【図４】図３に続く半導体装置の製造工程を示した図である。
【図５】図４に続く半導体装置の製造工程を示した図である。
【図６】図５に続く半導体装置の製造工程を示した図である。
【図７】図６に続く半導体装置の製造工程を示した図である。
【図８】図７に続く半導体装置の製造工程を示した図である。
【図９】本発明の第２実施形態に係る半導体装置の断面図である。
【図１０】本発明の第３実施形態に係る半導体装置の断面図である。
【図１１】本発明の第４実施形態に係る半導体装置の断面図である。
【図１２】本発明の第５実施形態に係る半導体装置の断面図である。
【図１３】本発明の第６実施形態に係る半導体装置の断面図である。
【図１４】本発明の第７実施形態に係る半導体装置の外縁部の断面図である。
【図１５】本発明の第８実施形態に係る半導体装置の外縁部の断面図である。
【図１６】本発明の第９実施形態に係る半導体装置の断面図である。
【図１７】図１６に示される半導体装置を製造するための製造工程の一部を示した図である。
【符号の説明】
【０１０５】
２    裏面電極
２ａ  Ｎ＋型の領域
２ｂ  Ｐ＋型の領域
４    ＳＯＩ基板
５    メモリセル
６    トレンチ
７    酸化膜
８    トンネル酸化膜
９    フローティングゲート
１０  コントロールゲート
１６  ソース線
１７  ビット線
３４  トレンチ
３９  埋め込み用トレンチ
４０  埋め込み層
【図１】
0004483987.tif 000002
【図２】
0004483987.tif 000003
【図３】
0004483987.tif 000004
【図４】
0004483987.tif 000005
【図５】
0004483987.tif 000006
【図６】
0004483987.tif 000007
【図７】
0004483987.tif 000008
【図８】
0004483987.tif 000009
【図９】
0004483987.tif 000010
【図１０】
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【図１１】
0004483987.tif 000012
【図１２】
0004483987.tif 000013
【図１３】
0004483987.tif 000014
【図１４】
0004483987.tif 000015
【図１５】
0004483987.tif 000016
【図１６】
0004483987.tif 000017
【図１７】
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