(57)【特許請求の範囲】
【請求項１】
互いに帰還される二つの反転回路を有するラッチ回路と、
書き込み制御信号または読み出し制御信号のいずれかの活性化を受けて、該書き込み制御信号または読み出し制御信号にそれぞれ対応する書き込みアドレス信号または読み出しアドレス信号のいずれかを選択し、選択された信号に応じて前記反転回路の一方のみに電源を接続し、前記ラッチ回路を所定のラッチ状態にする電源接続回路とを備え、
前記電源接続回路は、前記ラッチ回路にラッチされた前記書き込みアドレス信号または前記読み出しアドレス信号の出力を受けて、活性化された前記書き込み制御信号または前記読み出し制御信号が非活性化されるまで、前記反転回路に前記電源を接続し続けることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記書き込み制御信号および前記読み出し制御信号の非活性化時に、前記ラッチ回路をリセットし、前記ラッチ回路から出力される相補の出力信号を同じ論理レベルにするリセット回路を備えたことを特徴とする半導体集積回路。
【請求項３】
請求項１または請求項２記載の半導体集積回路において、
複数のメモリセルと、
外部から供給されるコマンド信号に応じて前記書き込み制御信号または前記読み出し制御信号を生成する制御回路と、
書き込み動作を示す前記コマンド信号に対応して外部から供給される前記書き込みアドレス信号を保持するアドレスレジスタとを備え、
前記ラッチ回路は、前記書き込み制御信号に同期して前記アドレスレジスタから出力される前回の前記書き込みアドレス信号、または前記読み出し制御信号に同期して外部から供給される前記読み出しアドレス信号を、入力信号として取り込むことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、メモリセルを有する半導体記憶装置におけるアドレス信号の取り込み技術に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。特に、マイクロコンピュータ等の動作周波数は、年々向上しており、DRAM等の半導体メモリの動作周波数との格差はますます大きくなっている。
この格差を縮小するために、SDRAM（Synchronous DRAM）、DDR-SDRAM（Double Data Rate Synchronous DRAM）等の高速DRAMが開発されている。SDRAMは、外部とのデータの受け渡しを直列に行い、メモリセルへのデータの読み書きを並列に行うことで、データ転送速度を向上している。
【０００３】
しかし、SDRAMでは、読み出し動作と書き込み動作が混在して実行される場合、すなわち、ランダムアクセス時には、データバスの使用効率が低下してしまう。データバスの使用効率が低下すると、単位時間あたりのデータ転送量が低減する。このため、例えば、画像処理のようにランダムアクセスを頻繁に行うグラフィックメモリにSDRAM等の高速DRAMを採用することは困難であった。
【０００４】
一方、近時、データバス使用効率を向上するために、書き込みコマンドに対応して供給される書き込みデータを次の書き込みコマンドの供給時にメモリセルに書き込む“ディレイドライト”と称する機能を有するSDRAMが提案されている。
図６は、ディレイドライト機能を有するDDR-SDRAMにおける動作を示している。なお、この例では、読み出しコマンドの受け付けから読み出しデータが出力されるまでのクロック数である読み出しレイテンシは、“２”にされている。また、書き込みコマンドの受け付けから書き込みデータの受け付けまでのクロック数である書き込みレイテンシは、“２”にされている。
【０００５】
まず、読み出しコマンドRD0、RD1および読み出しアドレスADR0、ADR1が、クロック信号CLKに同期して順次にコマンド信号CMDおよびアドレス信号ADDとして供給され、メモリコアが動作する（図６(a)）。そして、読み出しデータQ00、Q01、Q10、Q11が、各読み出しコマンドRD0、RD1の受け付けから２クロック後にデータ信号DQとして順次に出力される（図６(b)）。
【０００６】
次に、読み出しコマンドRD1の受け付けから２クロック後に書き込みコマンドWR0および書き込みアドレスADW0が供給される（図６(c)）。書き込みアドレスADW0は、一旦アドレスレジスタに保持される。なお、データレジスタに保持されている前回の書き込みデータは、書き込みコマンドWR0に同期して、アドレスレジスタに保持されている前回の書き込みアドレスを使用してメモリコアに書き込まれる（図６(d)）。
【０００７】
書き込みデータDA0、DA1は、書き込みコマンドWR0から２クロック遅れて供給される。すなわち、書き込みデータDA0、DA1は、読み出しデータQ11の出力後のクロック信号CLKに同期して供給される（図６(e)）。書き込みデータDA0、DA1は、一旦データレジスタに保持される（図６(f)）。
この後、書き込みコマンドWR0の次のクロック信号CLKに同期して、読み出しコマンドRD2、RD3、RD4が順次に供給され、読み出し動作が実行される（図６(g)）。
【０００８】
さらに、読み出しコマンドRD4の受け付けから２クロック後に、次の書き込みコマンドWR1および書き込みアドレスADW1が供給される（図６(h)）。書き込みコマンドWR1に同期して入出力回路およびメモリコアが動作し、アドレスレジスタおよびデータレジスタに保持されている前回の書き込みアドレス信号ADW0を使用して書き込みデータDA0、DA1がメモリセルに書き込まれる（図６(i)）。
【０００９】
次に、書き込みアドレスWA1および書き込みデータDA2、DA3が、書き込みコマンドWR1から２クロック遅れて供給される。そして、データレジスタの内容は、書き込みデータDA2、DA3に書き換えられる（図６(j)）。
このように、ディレイドライト機能を有するSDRAMでは、メモリセルへの書き込み動作は、書き込みデータの取り込みタイミングとは別に実行される。このため、書き込みコマンドに対応するメモリコアの動作と、この書き込みコマンド直後に供給された読み出しコマンドに対応するメモリコア部の動作との競合が回避される。この結果、データバスの使用効率は、一般のSDRAMに比べ向上し、データの転送量が増大する。すなわち、高速動作が可能になる。
【００１０】
図７は、ディレイドライト機能を有するSDRAMのアドレス取込回路１を示している。
このアドレス取込回路１は、外部から供給される読み出しアドレス信号RADDおよび上述したアドレスレジスタから供給される書き込みアドレス信号WADDの一方を選択し、アドレスデコーダ（図示せず）に出力する回路である。
【００１１】
アドレス取込回路１は、読み出しアドレスRADDを伝達するスイッチ回路２と、書き込みアドレスWADDを伝達するスイッチ回路３と、２つのインバータからなるラッチ４と、インバータ５とを有している。スイッチ回路２、３は、CMOS伝達ゲートおよびこの伝達ゲートのpMOSを制御するインバータで構成されている。スイッチ回路２は、読み出し動作時に活性化される読み出しクロック信号RCLKで制御されている。スイッチ回路３は、書き込み動作時に活性化される書き込みクロック信号WCLKで制御されている。スイッチ回路２、３の出力は、互いに接続され、ラッチ４に接続されている。ラッチ４は、内部アドレス信号ADDCXおよびインバータ５を介して内部アドレス信号ADDCZを出力している。
【００１２】
図８は、アドレス取込回路１の動作の例を示している。なお、以降の説明では、“読み出しアドレス信号RADD”を“RADD信号”のように、信号名を略して称する場合がある。
まず、RADD信号が、RCLK信号のＨレベル期間にアドレス取込回路１に供給される（図８(a)）。ここで、RADD信号は、誤った取り込みを防ぐため、RCLK信号のＨレベル期間を覆って供給される。すなわち、RADD信号は、RCLK信号の立ち上がりエッジに対するセットアップ時間tSと、立ち下がりエッジに対するホールド時間tHを満足するように供給する必要がある。RADD信号は、ラッチ４に取り込まれ、相補のADDCZ信号、ADDCX信号として出力される（図８(b)）。
【００１３】
また、WADD信号がWCLK信号のＨレベル期間を覆ってアドレス取込回路１に供給される（図８(c)）。このように、セットアップ時間tSおよびホールド時間tHは、WADD信号にも必要である。WADD信号は、ラッチ４に取り込まれ、ADDCZ信号、ADDCX信号として出力される（図８(d)）。
次に、アドレス取込回路１の誤動作について説明する。
【００１４】
例えば、RADD信号が、RCLK信号のＨレベル期間中に変化した場合（図８(e)）、ラッチ４は、正しいRADD信号（ここではＬレベル）を取り込むことができない（図８(f)）。また、WADD信号を取り込み期間中に、RCLK信号にハザードが発生した場合（図８(g)）、正しいWADD信号（ここではＬレベル）を取り込むことができない（図８(h)）。このため、誤ったアドレス信号がアドレスデコーダに供給されてしまう。この結果、メモリコアは、正しいアドレス信号を受けて動作を開始し、その動作中に別のアドレス信号をさらに受けるため、誤動作する。さらに、図８(g)に示したように、RCLK信号とWCLK信号とが同時に活性化された場合、RADD信号とWADD信号が衝突するため、貫通電流が流れる。
【００１５】
図９は、別のアドレス取込回路６を示している。
このアドレス取込回路６は、ラッチ４から出力されるラッチアドレス信号ADDLを受け、アドレス信号ADDCZ、ADDCXを出力するリセット回路７を有している。リセット回路７は、リセット信号RESETXで制御されるNANDゲート７ａ、７ｂを有している。リセット回路７は、メモリコアの非動作時にＬレベルのリセット信号RESETXを受け、Ｈレベルのアドレス信号ADDCZ、ADDCXを出力する。このため、アドレスデコーダは、メモリコアの非動作時に活性化されない。スイッチ回路２、３およびラッチ４は、図７に示したアドレス取込回路１と同一である。
【００１６】
図１０は、アドレス取込回路６の動作の例を示している。
各信号の入力タイミングは、図８と同一である（図１０(a),(c),(e),(f)）。リセット回路７は、RESETX信号がＨレベルの期間に活性化され、確定したアドレス信号ADDCZ、ADDCXを出力する（図１０(b),(d)）。また、リセット回路７は、RESETX信号がＬレベルの期間に非活性化され、Ｈレベルのアドレス信号ADDCZ、ADDCXを出力する。
【００１７】
次に、アドレス取込回路６の誤動作について説明する。
例えば、RADD信号が、RCLK信号のＨレベル期間中に変化した場合（図１０(e)）、ラッチ４は、正しいRADD信号（ここではＬレベル）を取り込むことができない（図１０(f)）。また、WADD信号を取り込み期間中に、RCLK信号にハザードが発生した場合（図１０(g)）、正しいWADD信号（ここではＬレベル）を取り込むことができない（図１０(h)）。この結果、図８と同様、メモリコアは誤動作する。また、図８と同様に、RCLK信号とWCLK信号とが同時に活性化された場合、貫通電流が流れる。
【００１８】
【発明が解決しようとする課題】
このように、従来のアドレス取込回路１、６では、ノイズの発生タイミングによっては、メモリコアが誤動作するおそれがある。
また、アドレス取込回路１、６では、RCLK信号、WCLK信号の立ち上がりエッジに対するセットアップ時間と、立ち下がりエッジに対するホールド時間が必要であった。このため、アドレス信号の取り込みには、アドレス信号を長い期間確定させなくてはならなかった。これは、高速動作の阻害になる。
【００１９】
特に、高速動作を目的として提案されたディレイドライト機能を有するSDRAMでは、外部からのコマンド入力に応じて、アドレス信号を切り替える必要があり、内部回路を最小限のタイミング余裕で動作させる必要がある。これは、独立に動作する複数のメモリコア（バンク）を有するSDRAMでも同じである。
このように、クロック周波数を高くし、高速動作を行うためには、アドレス信号の確定期間を極力短くする必要がある。
【００２０】
本発明の目的は、アドレスを高速かつ確実に取り込むことができる半導体集積回路を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の半導体集積回路は、互いに帰還される二つの反転回路を有するラッチ回路と、電源接続回路とを備えている。電源接続回路は、書き込み制御信号または読み出し制御信号のいずれかの活性化を受けて、書き込み制御信号または読み出し制御信号にそれぞれ対応する書き込みアドレス信号または読み出しアドレス信号のいずれかを選択する。電源接続回路は、選択された書き込みアドレス信号または読み出しアドレス信号に応じてラッチ回路の反転回路の一方のみに電源を接続する。ラッチ回路は、一方の反転回路のみが活性化されることで強制的にアンバランスにされ、書き込み制御信号または読み出し制御信号により選択された書き込みアドレス信号または読み出しアドレス信号に応じる値をラッチする。
【００２２】
ラッチ回路の値は、選択信号が活性化されたときに供給されている入力信号により定まるため、選択信号に対する入力信号の確定期間は、最小限になる。この結果、回路のタイミング余裕は増大し、高速動作が可能になる。また、一方の反転回路のみに電源を接続し活性化することで、入力信号は間接的に取り込まれる。このため、ラッチ回路が信号を取り込んだ後、選択信号あるいは入力信号がノイズ等で変化しても、取り込んだ値が反転することはない。すなわち、ノイズ等によりラッチ回が誤動作することが防止される。
【００２３】
本発明の半導体集積回路では、リセット回路は、書き込み制御信号または読み出し制御信号の非活性化時に、ラッチ回路をリセットする。ラッチ回路から出力される相補の出力信号は、リセットにより、同じ論理レベルになる。このため、ラッチ回路の出力を受ける回路は、容易に非活性化される。
本発明の半導体集積回路では、電源接続回路は、ラッチ回路にラッチされた書き込みアドレス信号または読み出しアドレス信号の出力を受けて、反転回路に電源を接続し続ける。このため、ラッチされた書き込みアドレス信号または読み出しアドレス信号は、その後、書き込みアドレス信号または読み出しアドレス信号が変化しても反転することなく保持される。したがって、書き込みアドレス信号または読み出しアドレス信号に発生するノイズ等によりラッチ回路が誤動作することが防止される。
【００２４】
本発明の半導体集積回路は、複数のメモリセルと、制御回路と、アドレスレジスタとを備えている。制御回路は、外部から供給されるコマンド信号に応じて書き込み制御信号または読み出し制御信号を生成する。アドレスレジスタは、書き込み動作を示すコマンド信号に対応して外部から供給される書き込みアドレス信号を保持する。また、ラッチ回路は、書き込み制御信号に同期してアドレスレジスタから出力される前回の書き込みアドレス信号、または読み出し制御信号に同期して外部から供給される読み出しアドレス信号を、入力信号として取り込む。すなわち、メモリセルへの書き込み動作を、アドレスレジスタに保持されている書き込みアドレスを使用して実行するディレイドライト機能を有する半導体集積回路において、読み出し動作のアドレス信号と書き込み動作のアドレス信号とが高速に切り替えられる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続されたブロックの一部は、複数の回路で構成されている。
図１は、本発明の半導体集積回路の第１の実施形態を示している。
【００２６】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、ディレイドライト機能を有するDDR-SDRAMとして形成されている。
このSDRAMは、クロックバッファ１０、コマンドデコーダ１２、アドレスバッファ１４、制御回路１６、アドレスレジスタ１８、アドレス取込回路２０、プリデコーダ２２およびメモリコア２４を有している。なお、図１では、データ信号に対応する回路を示していない。
【００２７】
クロックバッファ１０は、外部からクロック信号CLKを受け、受けたクロック信号CLKを内部クロック信号CLK1として出力している。
コマンドデコーダ１２は、外部からコマンド信号CMDを受け、受けたコマンド信号CMDを解読し、内部コマンド信号CMD1として出力している。
【００２８】
アドレスバッファ１４は、外部からアドレス信号ADDを受け、受けたアドレス信号ADDを内部アドレス信号ADD1として出力している。
制御回路１６は、CLK1信号およびCMD1信号を受け、制御信号CONT、書き込みクロック信号WCLK、読み出しクロック信号RCLKを出力している。書き込みクロック信号WCLKは、書き込み動作時に生成される書き込み制御信号の一種である。読み出しクロック信号RCLKは、読み出し動作時に生成される読み出し制御信号の一種である。
【００２９】
アドレスレジスタ１８は、書き込みコマンドの供給時にADD1信号を取り込み、取り込んだ信号を次の書き込みコマンドの供給時に書き込みアドレス信号WADDとして出力している。
アドレス取込回路２０は、WCLK信号またはRCLK信号を受け、読み出しアドレス信号RADD（ADD1信号）またはWADD信号を入力信号として取り込み、内部アドレス信号ADDCZ、ADDCXとして出力している。ここで、ADDCZ信号は正論理の信号であり、ADDCX信号は負論理の信号である。すなわち、アドレス取込回路２０は、相補の内部アドレス信号を出力している。
【００３０】
プリデコーダ２２は、内部アドレス信号ADDCZ、ADDCXをデコードし、デコード信号DECを出力している。
メモリコア２４は、図示しない複数のメモリセル、センスアンプ等を有している。メモリコア２４には、制御信号CONTおよびデコード信号DECが供給されている。
図２は、アドレス取込回路２０の詳細を示している。
【００３１】
アドレス取込回路２０は、信号を取り込むラッチ回路２６と、ラッチ回路２６を接地電源線VSSに接続する電源接続回路２８と、ラッチ回路２６をリセットするリセット回路３０と、バッファ回路３２と、出力回路３４と、出力ラッチ回路３６とを有している。
ラッチ回路２６は、入力と出力とを互いに接続したCMOSインバータ２６ａ、２６ｂで構成されている。CMOSインバータ２６ａの出力は、ノードND2に接続され、CMOSインバータ２６ｂの出力は、ノードND1に接続されている。CMOSインバータ２６ａ、２６ｂのpMOSのソースは、電源線VIIに接続され、CMOSインバータ２６ａ、２６ｂのnMOSのソースは、電源接続回路２８に接続されている。CMOSインバータ２６ａ、２６ｂは、ノードND1、ND2の信号を反転する反転回路として動作する。そして、ラッチ回路２６は、後述するように、取り込んだアドレス信号をノードND1、ND2から相補の出力信号として出力する。
【００３２】
電源接続回路２８は、CMOSインバータ２６ａのnMOSのソースにドレインを接続したnMOS２８ａ、２８ｂ、２８ｃと、CMOSインバータ２６ｂのnMOSのソースにドレインを接続したnMOS２８ｄ、２８ｅ、２８ｆと、nMOS２８ｅ、２８ｆのゲートをそれぞれ制御するインバータ２８ｇ、２８ｈと、ドレインをnMOS２８ａ、２８ｆのソースに接続したnMOS２８ｉと、ドレインをnMOS２８ｂ、２８ｅのソースに接続したnMOS２８ｊと、ドレインをnMOS２８ｃ、２８ｄのソースに接続したnMOS２８ｋ、２８ｌとを有している。nMOS２８ｉ、２８ｊ、２８ｋ、２８ｌは、ソースを接地電源線VSSに接続している。
【００３３】
nMOS２８ｂのゲートおよびインバータ２８ｇの入力には、読み出しアドレス信号RADDが供給されている。nMOS２８ａのゲートおよびインバータ２８ｈの入力には、書き込みアドレス信号WADDが供給されている。nMOS２８ｉ、２８ｋのゲートには、書き込みクロック信号WCLKが供給されている。nMOS２８ｊ、２８ｌのゲートには、読み出しクロック信号RCLKが供給されている。
【００３４】
リセット回路３０は、直列に接続された２つのpMOSからなる電源供給部３０ａ、３０ｂを有している。電源供給部３０ａは、ソースを電源線VIIに接続し、ドレインをノードND1に接続し、２つのゲートでWCLK信号およびRCLK信号を受けている。電源供給部３０ｂは、ソースを電源線VIIに接続し、ドレインをノードND2に接続し、２つのゲートでWCLK信号およびRCLK信号を受けている。
【００３５】
バッファ回路３２は、２つのインバータで構成されている。各インバータは、入力がノードND2、ND1にそれぞれ接続され、出力がノードND4、ND3にそれぞれ接続されている。
出力回路３４は、直列に接続されソースをそれぞれ電源線VII、VSSに接続したpMOSおよびnMOSからなる出力部３４ａ、３４ｂを有している。出力部３４ａには、pMOSのゲートにインバータを介してノードND3が接続され、nMOSのゲートにノードND4が接続されている。出力部３４ｂには、pMOSのゲートにインバータを介してノードND4が接続され、nMOSのゲートにノードND3が接続されている。出力部３４ａからは、内部アドレス信号ADDCXが出力され、出力部３４ｂからは、内部アドレス信号ADDCZが出力されている。
【００３６】
出力ラッチ回路３６は、入力と出力とを互いに接続した２つのCMOSインバータで構成されている。各CMOSインバータの入力は、出力部３４ａ、３４ｂの出力にそれぞれ接続されている。
図３は、読み出し動作および書き込み動作が交互に実行された場合のアドレス取込回路２０の動作を示している。
【００３７】
まず、RCLK信号およびWCLK信号がともにＬレベルのとき、図２に示したリセット回路３０が活性化され、ノードND1、ND2がＨレベルになる（図３(a)）。このとき、電源接続回路２８のnMOS２８ｉ、２８ｊ、２８ｋ、２８ｌはオフしており、ラッチ回路２６のCMOSインバータ２６ａ、２６ｂのnMOSは、非活性化されている。バッファ回路３２は、ノードND1、ND2のＨレベルを受け、ノードND3、ND4をＬレベルにする。この結果、出力回路３４の出力部３４ａ、３４ｂは、非活性化される。出力ラッチ回路３６には、前回の動作のアドレス信号がラッチされている。電源接続回路２８のnMOS２８ｃ、２８ｄのゲートは、ＬレベルのノードND3、ND4を受けている。
【００３８】
次に、読み出しコマンドとともにRADD信号（Ｌレベル）およびその反転信号（Ｈレベル）が、電源接続回路２８のnMOS２８ｂ、２８ｅのゲートにそれぞれ供給される。図１に示した制御回路１６は、読み出しコマンドを受け、RCLK信号を活性化する（図３(b)）。リセット回路３０は、RCLK信号の活性化を受け、非活性化される。同時に、電源接続回路２８のnMOS２８ｊ、２８ｌがオンし、nMOS２８ｂ、２８ｃ、２８ｄ、２８ｅのドレインは、接地線VSSに接続される。nMOS２８ｅは、RADD信号の反転信号（Ｈレベル）を受けてオンし、CMOSインバータ２６ｂのnMOSのソースは、接地線VSSに接続される。CMOSインバータ２６ｂのnMOSは活性化され、ノードND1にＬレベルを出力する（図３(c)）。CMOSインバータ２６ａは、ノードND1のＬレベルを受けpMOSをオンし、ノードND2にＨレベルを出力する。この結果、RADD信号がRCLK信号により選択され、ラッチ回路２６には、Ｌレベルのアドレス信号が取り込まれる。この実施形態では、RADD信号は、RCLK信号の立ち上がりエッジに対するセットアップ時間tSおよびホールド時間tHを満足すればよい。このため、RADD信号の確定時間は、従来に比べ大幅に小さくなる。
【００３９】
バッファ回路３２は、ノードND2のＨレベルを受けノードND4をＬレベルにし、ノードND1のＬレベルを受けノードND3をＨレベルにする。nMOS２８ｄは、ノードND3のＨレベルを受けオンする。nMOS２８ｄのオンにより、CMOSインバータ２６ｂには、RCLK信号が活性化されている期間、接地電源線VSSが接続され続ける。すなわち、ラッチ回路２６は、一度アドレスをラッチするとロックされ、その後ノードND1、ND2は、外部からの影響は受けない。このため、ラッチ回路２６に保持されているアドレスは、この後、RADD信号、WCLK信号あるいはWADD信号がノイズ等で変化しても反転することはない。
【００４０】
このような取込制御は、アドレス信号に応じてCMOSインバータ２６ａ、２６ｂの一方のみに接地電源線VSSを接続し、ラッチ回路２６を強制的にアンバランスにすることで可能になる。また、ラッチされた信号がnMOS２８ｄに帰還することでラッチ回路２６が活性化し続けるため、RCLK信号の立ち上がりエッジに対するRADD信号のホールド時間tHを最小限にすることが可能になる。さらに、RCLK信号とWCLK信号とが同時に活性化されても貫通電流は流れない。
【００４１】
出力回路３４の出力部３４ａ、３４ｂは、ノードND3のＨレベル、ノードND4のＬレベルを受け、ADDCX信号およびADDCZ信号をそれぞれＨレベル、Ｌレベルにする（図３(d)）。出力ラッチ回路３６は、ADDCZ信号およびADDCX信号をラッチする。そして、図１に示したプリデコーダ２２が活性化され読み出し動作が実行される。
この後、リセット回路３０は、RCLK信号の非活性化を受けて活性化され、ノードND1、ND2を電源線VIIに接続する（図３(e)）。同時に、電源接続回路２８は、nMOS２８ｊ、２８ｌをオフし、非活性化される。この結果、出力回路３４の出力部３４ａ、３４ｂは非活性化される。
【００４２】
次に、制御回路１６は、書き込みコマンドを受け、WCLK信号を活性化する（図３(f)）。また、図１に示したアドレスレジスタ１８に保持されているWADD信号（Ｈレベル）およびその反転信号（Ｌレベル）が、電源接続回路２８のnMOS２８ａ、２８ｆのゲートにそれぞれ供給される（図３(g)）。リセット回路３０は、WCLK信号の活性化を受け、非活性化される。同時に、電源接続回路２８のnMOS２８ｉ、２８ｋがオンし、nMOS２８ａ、２８ｃ、２８ｄ、２８ｆのドレインが接地線VSSに接続される。nMOS２８ａは、ＨレベルのWADD信号を受けてオンし、CMOSインバータ２６ａのnMOSのソースは、接地線VSSに接続される。CMOSインバータ２６ａのnMOSは活性化され、ノードND2にＬレベルを出力する（図３(h)）。CMOSインバータ２６ｂは、ノードND2のＬレベルを受けpMOSをオンし、ノードND1にＨレベルを出力する。この結果、WADD信号がWCLK信号により選択され、ラッチ回路２６には、Ｈレベルのアドレス信号が取り込まれる。
【００４３】
また、バッファ回路３２は、ノードND2のＬレベルを受けノードND4をＨレベルにし、ノードND1のＨレベルを受けノードND3をＬレベルにする。nMOS２８ｃは、ノードND4のＨレベルを受けオンする。上述と同様にnMOS２８ｃのオンにより、ラッチ回路２６は、WCLK信号が活性化されている期間ロックされる。
出力回路３４の出力部３４ａ、３４ｂは、ノードND3のＬレベル、ノードND4のＨレベルを受け、ADDCX信号およびADDCZ信号をそれぞれＬレベル、Ｈレベルにする（図３(i)）。出力ラッチ回路３６は、ADDCZ信号およびADDCX信号をラッチする。そして、図１に示したプリデコーダ２２が活性化され書き込み動作が実行される。
【００４４】
この後、上述と同様にして、読み出し動作および書き込み動作が実行される。この際、ラッチ回路２６は、ロックした後にRADD信号（図３(j)）、WCLK信号（図３(k)）、RCLK信号（図３(l)）、WADD信号（図３(m)）の影響を受けない。
以上のように構成された半導体集積回路では、RCLK信号またはWCLK信号の活性化を受けて電源接続回路２８のnMOS２８ｊ、２８ｌまたはnMOS２８ｉ、２８ｋをオンし、このときに供給されているRADD信号またはWADD信号に応じてCMOSインバータ２６ａ、２６ｂの一方のみを接地電源線VSSに接続した。このため、ラッチ回路２６を強制的にアンバランスにしてアドレス信号を取り込むことができる。
【００４５】
RCLK信号、WCLK信号の活性化時に、供給されているRADD信号、WADD信号に応じた値をラッチ回路に取り込んだ。このため、RCLK信号、WCLK信号に対するRADD信号、WADD信号のセットアップ時間tSおよびホールド時間tHを最小限にできる。したがって、アドレス取込回路２０のタイミング余裕を増大できる。この結果、チップ内の回路を高速に動作でき、読み出し動作および書き込み動作を高速に実行できる。
【００４６】
RADD信号、WADD信号をnMOS２８ｂ、２８ｅ、２８ａ、２８ｆのゲートに供給し、ラッチ回路２６に間接的に取り込んだ。このため、ノイズ等によるラッチ回路２６の誤動作を防止できる。
電源接続回路２８のnMOS２８ｃ、２８ｄで、ラッチ回路２６にラッチされたアドレス信号（ノードND4、ND3）を受け、CMOSインバータ２６ａ、２６ｂに接地電源線VSSを接続し続けた。このため、RADD信号、WADD信号が変化しても、ラッチされたアドレス信号が反転することを防止できる。
【００４７】
したがって、ディレイドライト機能を有する半導体集積回路において、読み出し動作のアドレス信号と書き込み動作のアドレス信号とを高速に切り替えることができる。
【００４８】
さらに、RCLK信号とWCLK信号とが同時に活性化されても貫通電流が流れることが防止できる。
図４は、本発明の半導体集積回路の第２の実施形態におけるアドレス取込回路４０の詳細を示している。アドレス取込回路４０を除く回路構成は、第１の実施形態と同一である。
【００４９】
アドレス取込回路４０は、図２に示したアドレス取込回路２０から出力回路３４および出力ラッチ回路３６を除いて構成されている。すなわち、バッファ回路３２の出力が、インバータ４０ａ、４０ｂを介してADDCX信号およびADDCZ信号として出力されている。それ以外の回路構成は、アドレス取込回路２０と同一である。
【００５０】
図５は、読み出し動作および書き込み動作が交互に実行された場合のアドレス取込回路４０の動作を示している。
この実施形態では、ADDCZ信号およびADDCX信号は、ラッチ回路２６の非活性化時にともにＨレベル（リセット）にされる。図１に示したプリデコーダ２２は、ADDCZ信号およびADDCX信号のＨレベル時に非活性化される。それ以外のタイミングは、図３と同一である。
【００５１】
この実施形態の半導体集積回路においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リセット回路２０によりRCLK信号、WCLK信号の非活性化時にノードND1、ND2をＨレベルにリセットした。
このため、ADDCZ信号およびADDCX信号を容易に非活性化することができる。
なお、上述した実施形態では、本発明をディレイドライト機能を有するSDRAMのアドレス取込回路に適用した例について述べた。これに限定されず、例えば、本発明を、不良のメモリセル（ワード線、ビット線）のアドレスが供給されたときに、冗長のメモリセル（ワード線、ビット線）を選択するための欠陥救済回路のアドレス選択回路に使用してもよい。
【００５２】
上述した実施形態では、電源接続回路をnMOSで構成し、ラッチ回路２６のCMOSインバータ２６ａ、２６ｂのnMOSを制御した例について述べた。これに限定されず、例えば、電源接続回路をpMOSで構成し、CMOSインバータ２６ａ、２６ｂのpMOSを制御してもよい。
上述した実施形態では、本発明をSDRAMに適用した例について述べた。これに限定されず、本発明をDRAM、SRAM等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
【００５３】
本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５４】
【発明の効果】
本発明の半導体集積回路では、書き込み制御信号または読み出し制御信号に対する書き込みアドレス信号または読み出しアドレス信号の確定期間を最小限にでき、回路のタイミング余裕を増大できる。この結果、回路を高速に動作できる。また、ノイズ等によりラッチ回路が誤動作することを防止できる。
本発明の半導体集積回路では、ラッチ回路の出力を受ける回路を容易に非活性化できる。
【００５５】
本発明の半導体集積回路では、ラッチされた書き込みアドレス信号または読み出しアドレス信号を、その後、書き込みアドレス信号または読み出しアドレス信号が変化しても反転することなく保持できる。したがって、書き込みアドレス信号または読み出しアドレス信号に発生するノイズ等によりラッチ回路が誤動作することを防止できる。
本発明の半導体集積回路では、ディレイドライト機能を有する半導体集積回路において、読み出し動作のアドレス信号と書き込み動作のアドレス信号とを高速に切り替えることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１のアドレス取込回路の詳細を示す回路図である。
【図３】第１の実施形態におけるアドレス取込回路の動作を示すタイミング図である。
【図４】本発明の半導体集積回路の第２の実施形態におけるアドレス取込回路の詳細を示す回路図である。
【図５】第２の実施形態におけるアドレス取込回路の動作を示すタイミング図である。
【図６】従来のディレイドライト機能を有するDDR-SDRAMの動作を示すタイミング図である。
【図７】従来のアドレス取込回路を示す回路図である。
【図８】従来のアドレス取込回路の動作を示すタイミング図である。
【図９】従来の別のアドレス取込回路を示す回路図である。
【図１０】従来の別のアドレス取込回路の動作を示すタイミング図である。
【符号の説明】
１０  クロックバッファ
１２  コマンドデコーダ
１４  アドレスバッファ
１６  制御回路
１８  アドレスレジスタ
２０  アドレス取込回路
２２  プリデコーダ
２４  メモリコア
２６  ラッチ回路
２８  電源接続回路
３０  リセット回路
３２  バッファ回路
３４  出力回路
３６  出力ラッチ回路
４０  アドレス取込回路
ADD  アドレス信号
ADD1  内部アドレス信号
ADDCZ、ADDCX  内部アドレス信号
CLK  クロック信号
CLK1  内部クロック信号
CMD  コマンド信号
CMD1  内部コマンド信号
CONT  制御信号
DEC  デコード信号
ND1、ND2、ND3、ND4  ノード
RCLK  読み出しクロック信号
RADD  読み出しアドレス信号
VII  電源線
VSS  接地電源線
WADD  書き込みアドレス信号
WCLK  書き込みクロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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