(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜上に、ポリシリコン膜で形成された高抵抗の第１薄膜ポリシリコン抵抗体と、温度係数が−５０ｐｐｍ／℃から＋５０ｐｐｍ／℃の範囲である第２薄膜ポリシリコン抵抗体が形成された半導体装置の製造方法で、前記半導体基板に絶縁膜を形成する工程と、該絶縁膜上にノンドープドポリシリコン膜を形成する工程と、該ノンドープドポリシリコン膜全面にＢＦ２のイオン注入により第１のボロンを導入する第１のボロン導入工程と、該第１のボロンがドープされたポリシリコン膜に選択的に、前記第１のボロン導入工程で導入された前記第１のボロンと合わせてドーズ量が２．５×１０15ｃｍ-2ないし３．５×１０15ｃｍ-2となるようにＢＦ２のイオン注入により第２のボロンを導入する第２のボロン導入工程と、パターニングにより、前記第１のボロンを導入された前記第１薄膜ポリシリコン抵抗体と、前記第１のボロンおよび前記第２のボロンを導入された前記第２薄膜ポリシリコン抵抗体とを形成する工程と、前記第１薄膜ポリシリコン抵抗体および前記第２薄膜ポリシリコン抵抗体上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記第１薄膜ポリシリコン抵抗体および前記第２薄膜ポリシリコン抵抗体に導入された前記第１のボロンおよび前記第２のボロンを活性化することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に形成された絶縁膜上に、電極が薄膜ポリシリコン膜であるポリシリコン−ポリシリコンキャパシタが形成された半導体装置の製造方法で、前記半導体基板に第１絶縁膜を形成する工程と、該第１絶縁膜上に選択的にポリシリコン−ポリシリコンキャパシタの第１電極となるドープドポリシリコン膜を形成する工程と、該第１電極上と、露出した前記第１絶縁膜上に、第２絶縁膜を形成する工程と、該第２絶縁膜上に、ノンドープドポリシリコン膜を形成する工程と、該ノンドープドポリシリコン膜にドーズ量が２．５×１０15ｃｍ-2ないし３．５×１０15ｃｍ-2となるようにＢＦ2 のイオン注入でボロンを導入し、前記ポリシリコン−ポリシリコンキャパシタの第１電極上と対向する第２電極を形成する工程と、前記第２電極上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記第２電極に導入された前記ボロンを活性化することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に形成された絶縁膜上に、ポリシリコン膜で形成された温度係数が−５０ｐｐｍ／℃から＋５０ｐｐｍ／℃の範囲である薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であるポリシリコン−ポリシリコンキャパシタが形成された半導体装置の製造方法で、前記半導体基板に第１絶縁膜を形成する工程と、該第１絶縁膜上に選択的に前記ポリシリコン−ポリシリコンキャパシタの第１電極となるドープドポリシリコン膜を形成する工程と、該第１電極上と、露出した前記第１絶縁膜上に、第２絶縁膜を形成する工程と、該第２絶縁膜上に、ノンドープドポリシリコン膜を選択的に形成する工程と、該ノンドープドポリシリコン膜にドーズ量が２．５×１０15ｃｍ-2ないし３．５×１０15ｃｍ-2となるようにＢＦ2 のイオン注入でボロンを導入し、前記薄膜ポリシリコン抵抗体と、前記ポリシリコン−ポリシリコンキャパシタの前記第１電極上と対向する第２電極とを形成する工程と、前記薄膜ポリシリコン抵抗体および前記第２電極上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記薄膜ポリシリコン抵抗体および前記第２電極に導入された前記ボロンを活性化することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜ポリシリコン抵抗体を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＩＣ回路の抵抗として、半導体基板中にｎ型およびｐ型の不純物を拡散することにより形成していた拡散抵抗体や、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のゲート電極となるｎ型ドープドポリシリコン膜（リンやヒ素などのｎ型不純物を多量にドープした数十Ω／□程度の抵抗値を有するポリシリコン膜のこと）を用いた薄膜ポリシリコン抵抗体が用いられてきた。また、従来のＩＣ回路のポリシリコン−ポリシリコンキャパシタの電極として、この薄膜ポリシリコン抵抗体が用いられてきた。
【０００３】
図１１は、従来の拡散抵抗体の断面図である。フィールド酸化膜７２を形成する前に、抵抗体となるｎ- 拡散層８８とｐ- 拡散層８９を形成するためのｎ型不純物イオンとｐ型不純物イオンをｐウエル領域８１とｎウエル領域８２中にそれぞれイオン注入し、熱処理により打ち込まれた不純物イオンをドライブし、つぎに、その上にフィールド酸化膜７２を形成する。その後、図示しない他の箇所にＭＯＳＦＥＴを形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で酸化膜７６を形成し、つぎに、ＣＶＤ法によるＢＰＳＧ膜７７（ボロン・リンガラス膜）を形成する。つぎに、コンタクト孔を開け、Ａｌ電極７８を形成する。図中の８５、８６はｎ+ 拡散層、ｐ+ 拡散層であり、この拡散層は、ｎ- 拡散層８８、ｐ- 拡散層８９とＡｌ電極７８とのコンタクト抵抗を低減するために形成される。
【０００４】
図１２は、従来の薄膜ポリシリコン抵抗体の断面図である。図示しないＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポリシリコン膜９０を薄膜ポリシリコン抵抗体として用いる。フィールド酸化膜９２上に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポリシリコン膜９０を抵抗体として形成し、その上にＣＶＤ法で酸化膜９６を形成し、その後、ＣＶＤ法によるＢＰＳＧ膜９７を形成し、つぎに、コンタクト孔を開け、Ａｌ電極９８を形成する。
【０００５】
図１３は、従来のポリシリコン−ポリシリコンキャパシタの断面図である。フィールド酸化膜１０２上に、ＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポリシリコン膜１１０を下部電極として形成し、その上にＣＶＤ法による層間酸化膜１０３を形成し、その上に、ＣＶＤ法によるｎ型ドープドポリシリコン膜１１１を上部電極として形成する。このｎ型ドープドポリシリコン膜１１１の抵抗値と下部電極のｎ型ドープドポリシリコン膜１１０の抵抗値は、通常、同一である。つぎに、ＣＶＤ法による酸化膜１０６を形成し、その上に、ＣＶＤ法によるＢＰＳＧ膜１０７を形成した後、コンタクト孔を開け、Ａｌ電極１０８を形成する。
【０００６】
図１４は、従来の薄膜ポリシリコン抵抗体とポリシリコン−ポリシリコンキャパシタを組み合わせた断面図である。これは、図１２の従来の薄膜ポリシリコン抵抗体と図１３の従来のポリシリコン−ポリシリコンキャパシタを組み合わせたものである。図中の１２１は半導体基板、１２２はフィールド酸化膜、１２３は層間酸化膜、１２６は酸化膜、１２７はＢＰＳＧ膜、１２８はＡｌ電極、１３０、１３１はｎ型ドープドポリシリコン膜である。
【０００７】
【発明が解決しようとする課題】
従来、半導体基板中に形成される拡散抵抗体は、ＩＣ回路において、頻繁に使用されてきたが、セルフバイアス効果やバックバイアス効果により、バイアス依存性があること、抵抗値のバラツキが大きいこと、抵抗値の温度係数が大きいことなどのために、高精度を要求するＩＣ回路には適さない。例えば、ｎ型不純物で形成された拡散抵抗体においては、抵抗値の温度係数が３５００ｐｐｍ／℃で、５Ｖ使用のＩＣ回路では１０％抵抗値が変化する。ｐ型不純物で形成された拡散抵抗体においては、抵抗値の温度係数が４０００から５５００ｐｐｍ／℃で、５Ｖ使用のＩＣ回路では７％抵抗値が変化する。但し、抵抗値の温度係数は、〔（ＲA −Ｒ25）／（ＴA −Ｔ25）〕／Ｒ25〕で定義される。ここで、ＲA は所定の温度（ＴA ）におけるシート抵抗値、Ｒ25は２５℃（Ｔ25）におけるシート抵抗値である。
【０００８】
前記のバイアス依存性、抵抗値の温度係数および抵抗値のバラツキを改善するために、図１２で説明したように、ＭＯＳＦＥＴのゲート電極となるｎ型ドープドポリシリコンを抵抗体として適用した薄膜ポリシリコン抵抗体がある。この薄膜ポリシリコン抵抗体は、拡散抵抗体に比べて、抵抗値のバラツキが小さく、バイアス依存性が無く、抵抗値の温度係数も６５０から７５０ｐｐｍ／℃と小さく、従来、ＩＣ回路で使用されてきた。
【０００９】
しかし、この薄膜ポリシリコン抵抗体は、抵抗値（シート抵抗値のこと）が２５Ω／□と小さいため、高抵抗を必要とする回路では、抵抗体の占める面積が大きくなる。また、抵抗値の温度係数は、６５０から７５０ｐｐｍ／℃で、拡散抵抗体に比べて小さいが、さらに高精度を必要とするＩＣ回路にとっては、この抵抗値の温度係数はまだ大きい。
【００１０】
特開平４−２８４６６６号では、この抵抗値の温度係数をゼロまたは小さくし、抵抗値が一桁大きい薄膜ポリシリコン抵抗体の製造方法が開示されている。
しかし、この特開平４−２８４６６６号では、リンイオンをイオン注入した薄膜ポリシリコン抵抗体については開示されているが、ボロンイオンをイオン注入して、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体を有する半導体装置およびその製造方法や、この薄膜ポリシリコン抵抗体を電極とするポリシリコン−ポリシリコンキャパシタを有する半導体装置およびその製造方法や、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体を用いた高抵抗の薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリコンキャパシタとを組み合わせた半導体装置およびその製造方法については開示されていない。
【００１１】
この発明の目的は、ボロンイオンをイオン注入して、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体や高抵抗の薄膜ポリシリコン抵抗体を形成する半導体装置およびその製造方法を提供することや、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体と、高抵抗の薄膜ポリシリコン抵抗体の組み合わせや、温度係数ゼロまたは小さな薄膜ポリシリコン抵抗体を用いた高抵抗の薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリコンキャパシタとを組み合わせて形成する半導体装置およびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板上に形成された絶縁膜上に、ポリシリコン膜で形成された高抵抗の第１薄膜ポリシリコン抵抗体と、温度係数が−５０ｐｐｍ／℃から＋５０ｐｐｍ／℃の範囲である第２薄膜ポリシリコン抵抗体が形成された半導体装置の製造方法で、前記半導体基板に絶縁膜を形成する工程と、該絶縁膜上にノンドープドポリシリコン膜を形成する工程と、該ノンドープドポリシリコン膜全面にＢＦ２のイオン注入により第１のボロンを導入する第１のボロン導入工程と、該第１のボロンがドープされたポリシリコン膜に選択的に、前記第１のボロン導入工程で導入された前記第１のボロンと合わせてドーズ量が２．５×１０15ｃｍ-2ないし３．５×１０15ｃｍ-2となるようにＢＦ２のイオン注入により第２のボロンを導入する第２のボロン導入工程と、パターニングにより、前記第１のボロンを導入された前記第１薄膜ポリシリコン抵抗体と、前記第１のボロンおよび前記第２のボロンを導入された前記第２薄膜ポリシリコン抵抗体とを形成する工程と、前記第１薄膜ポリシリコン抵抗体および前記第２薄膜ポリシリコン抵抗体上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記第１薄膜ポリシリコン抵抗体および前記第２薄膜ポリシリコン抵抗体に導入された前記第１のボロンおよび前記第２のボロンを活性化する製造方法とする。
【００１３】
半導体基板上に形成された絶縁膜上に、電極が薄膜ポリシリコン膜であるポリシリコン−ポリシリコンキャパシタが形成された半導体装置の製造方法で、前記半導体基板に第１絶縁膜を形成する工程と、該第１絶縁膜上に選択的にポリシリコン−ポリシリコンキャパシタの第１電極となるドープドポリシリコン膜を形成する工程と、該第１電極上と、露出した前記第１絶縁膜上に、第２絶縁膜を形成する工程と、該第２絶縁膜上に、ノンドープドポリシリコン膜を形成する工程と、該ノンドープドポリシリコン膜にドーズ量が２．５×１０15ｃｍ-2ないし３．５×１０15ｃｍ-2となるようにＢＦ2 のイオン注入でボロンを導入し、前記ポリシリコン−ポリシリコンキャパシタの第１電極上と対向する第２電極を形成する工程と、前記第２電極上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記第２電極に導入された前記ボロンを活性化する製造方法とする。
【００１４】
半導体基板上に形成された絶縁膜上に、ポリシリコン膜で形成された温度係数が−５０ｐｐｍ／℃から＋５０ｐｐｍ／℃の範囲である薄膜ポリシリコン抵抗体と、電極がポリシリコン膜であるポリシリコン−ポリシリコンキャパシタが形成された半導体装置の製造方法で、前記半導体基板に第１絶縁膜を形成する工程と、該第１絶縁膜上に選択的に前記ポリシリコン−ポリシリコンキャパシタの第１電極となるドープドポリシリコン膜を形成する工程と、該第１電極上と、露出した前記第１絶縁膜上に、第２絶縁膜を形成する工程と、該第２絶縁膜上に、ノンドープドポリシリコン膜を選択的に形成する工程と、該ノンドープドポリシリコン膜にドーズ量が２．５×１０15ｃｍ-2ないし３．５×１０15ｃｍ-2となるようにＢＦ2 のイオン注入でボロンを導入し、前記薄膜ポリシリコン抵抗体と、前記ポリシリコン−ポリシリコンキャパシタの前記第１電極上と対向する第２電極とを形成する工程と、前記薄膜ポリシリコン抵抗体および前記第２電極上に層間絶縁膜を形成する工程と、該層間絶縁膜上にＢＰＳＧ膜（ボロンドープのリンガラス膜）を形成する工程と、該ＢＰＳＧ膜をリフローする工程とを含み、該リフローのための熱処理温度で、前記薄膜ポリシリコン抵抗体および前記第２電極に導入された前記ボロンを活性化する製造方法とする。
【００２２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した製造工程断面図である。
同図（ａ）に示すように、図示しないＭＯＳＦＥＴのソース領域とドレイン領域を形成した後に、半導体基板１上のフィールド酸化膜２を形成し、このフィールド酸化膜２上に層間酸化膜３を膜厚１００ｎｍで形成する。つぎに、ＣＶＤ法により薄膜ノンドープドポリシリコン膜４を膜厚３００ｎｍで酸化膜３上に形成し、ボロンイオン（ＢＦ2 イオン）を加速電圧６５ｋｅＶで３．０×１０15ｃｍ-2全面に打ち込む。
【００２３】
つぎに、同図（ｂ）に示すように、フォトレジスト膜５を用いてパターニングし、その後、選択的にエッチングして、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体４ａを形成する。つぎに、同図（ｃ）で示すように、ＣＶＤ法による酸化膜６を膜厚１２０ｎｍで薄膜ポリシリコン抵抗体４ａ上と層間酸化膜３上に形成し、つぎに、ＢＰＳＧ膜７をＣＶＤ法で膜厚６５０ｎｍで、酸化膜６上に形成する。この後に平坦化のためにＢＰＳＧリフロー（ＢＰＳＧ膜７を熱処理して、表面を溶解させ、なだらかにする工程のこと）を行う。このＢＰＳＧリフローは、９００℃でＮ2 ＋Ｏ2 で１０分、つぎに、Ｏ2 で１２分、つぎに、Ｎ2 で５分行い、合計で２７分間行う。このＢＰＳＧリフローの熱処理で、前記のボロンイオン（ＢＦ2 イオン）は活性化し、このＢＰＳＧリフロー温度がボロンイオンの活性化のためのアニール温度となる。
【００２４】
つぎに、同図（ｄ）で示すように、酸化膜６とＢＰＳＧ膜７にコンタクト孔を開け、Ａｌ電極８を形成する。
前記のＢＰＳＧリフローで、薄膜ポリシリコン抵抗体４ａは抵抗値が約２８０Ω／□で、抵抗値の温度係数がゼロになる。薄膜ポリシリコン抵抗体４ａの膜厚が２００ｎｍの場合は、約４００Ω／□となる。
【００２５】
また、前記のボロンの打ち込み量（ドーズ量）を２．５×１０15ｃｍ-2から３．５×１０15ｃｍ-2とし、アニール温度であるＢＰＳＧリフローの温度を８５０℃から９５０℃の範囲にすることで、薄膜ポリシリコン抵抗体４ａの抵抗値の温度係数は、−５０ｐｐｍ／℃から＋５０ｐｐｍ／℃の範囲になり、小さな値となる。
【００２６】
尚、同図（ｄ）は、この発明の第２実施例の半導体装置の要部断面図となる。
この構造の説明は、製造方法で説明した内容と同じなので省略する。
この抵抗値の温度係数がゼロもしくは小さな薄膜ポリシリコン抵抗体４ａを、ＩＣ回路における標準的アンプ回路の帰還抵抗、標準的レギュレータの抵抗、標準的発振回路に適用することで、広範囲の温度領域に亘り、高精度のＩＣ回路を製作できる。また、薄膜ポリシリコン抵抗体は、拡散抵抗体のようなバイアス依存性が無いので、ＩＣ回路における分割抵抗として高抵抗の薄膜ポリシリコン抵抗体を用いることで、バイアス効果による抵抗値の変化がなく、精度のよいＩＣ回路とすることができる。
【００２７】
図２は、図１の薄膜ポリシリコン抵抗体４ａの平面図である。同図において、９は、Ａｌ電極８と薄膜ポリシリコン抵抗体４ａとのコンタクト孔である。また、３は層間酸化膜である。
ところで、薄膜ポリシリコン抵抗体の抵抗値の温度係数は、大体、ノンドープドポリシリコン膜４中へのＢＦ2 イオンの打ち込み量とアニール温度で決まり、抵抗値はＢＦ2 イオンの打ち込み量とアニール温度と膜厚で決まる。以下の説明においては、アニール温度を、ＢＰＳＧリフロー温度である９００℃とした場合である。
【００２８】
ノンドープドポリシリコン膜の膜厚が３００ｎｍのときは、ＢＦ2 イオンの打ち込み量を３．０×１０14ｃｍ-2とすると、薄膜ポリシリコン抵抗体の抵抗値が２．８ｋΩ／□から３．２ｋΩ／□で、抵抗値の温度係数が約−２０００ｐｐｍ／℃となる。５．０×１０14ｃｍ-2とすると、抵抗値が１．４ｋΩ／□から１．６ｋΩ／□で、抵抗値の温度係数が約−１７００ｐｐｍ／℃となる。１．０×１０15ｃｍ-2とすると、抵抗値が６５０Ω／□から６７０ｋΩ／□で、抵抗値の温度係数が約−７５０ｐｐｍ／℃となる。５．０×１０15ｃｍ-2とすると、抵抗値が２４０Ω／□から２５０Ω／□で、抵抗値の温度係数が＋９０ｐｐｍ／℃となる。８．０×１０15ｃｍ-2とすると、抵抗値が２２０Ω／□から２４０Ω／□で、抵抗値の温度係数が約＋１００ｐｐｍ／℃となる。
【００２９】
また、ノンドープドポリシリコン膜４の膜厚が２００ｎｍのときは、ＢＦ2 イオンの打ち込み量を５．０×１０14ｃｍ-2とすると、薄膜ポリシリコン抵抗体の抵抗値が１．４ｋΩ／□から１．６ｋΩ／□で、抵抗値の温度係数が−１５００ｐｐｍ／℃となり、３．０×１０15ｃｍ-2とすると、３９５Ω／□から４０５Ω／□で、抵抗値の温度係数がゼロとなる。前記のことから、ＢＦ2 イオンの打ち込み量と膜厚を制御することで、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体４ａまたは抵抗値の温度係数が小さな薄膜ポリシリコン抵抗体を形成したり、所定の温度係数を有する薄膜ポリシリコン抵抗体を形成することができる。
【００３０】
尚、前記の薄膜ポリシリコン抵抗体は膜厚２００ｎｍおよび３００ｎｍのときの説明であるが、薄膜ポリシリコン抵抗体の膜厚が１００ｎｍのときは、ＢＦ2 イオンのイオン打ち込み量を３．０×１０15ｃｍ-2とすると、抵抗値は２００ｎｍの場合より大きく、抵抗値の温度係数がゼロの薄膜ポリシリコンを形成できる。
【００３１】
図３は、この発明の第３実施例の半導体装置の製造方法で、同図（ａ）から同図（ｄ）は工程順に示した製造工程断面図である。この半導体装置は高抵抗の薄膜ポリシリコン抵抗体と温度係数ゼロの薄膜ポリシリコン抵抗体を有して場合である。この高抵抗のポリシリコン抵抗体１４ｂと温度係数ゼロの薄膜ポリシリコン抵抗体１４ａをマスク１枚追加することにより同時に形成する。つぎに、その工程を説明する。
【００３２】
半導体基板１１上に形成されたフィールド酸化膜１２上に、ＣＶＤ法でノンドープドポリシリコン膜１４を積層するまでは、図１の工程と同様である。その後の工程について、つぎに説明する。
同図（ａ）に示すように、高抵抗の薄膜ポリシリコン１４ｃを形成するため、ノンドープドポリシリコン膜１４に、ＢＦ2 イオンを加速電圧６４ｋｅＶで全面に、打ち込み量が５．０×１０14ｃｍ-2になるように打ち込む。打ち込みした後は、高抵抗の薄膜ポリシリコン１４ｃ（同図（ａ）の１４が１４ｃとなる）になる。
【００３３】
つぎに同図（ｂ）に示すように、高抵抗の薄膜ポリシリコン１４ｃにおいて、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体４ａを形成する領域１９と、高抵抗の薄膜ポリシリコン抵抗体１４ｂのコンタクト領域２０を開口したフォトレジスト膜１５でパターニングする。薄膜ポリシリコン抵抗体１４ａの温度係数がゼロになるＢＦ2 イオンの打ち込み量は３．０×１０15ｃｍ-2であるので、２．５×１０15ｃｍ-2（３．０×１０15ｃｍ-2−５．０×１０14ｃｍ-2）の打ち込み量のＢＦ2 イオンを６５ｋｅＶで追加打ち込みを行う。このとき、高抵抗の薄膜ポリシリコン抵抗体１４ｂとＡｌ電極１８とのコンタクト領域２０になる箇所にもＢＦ2 イオンを打ち込む。これは、高抵抗の薄膜ポリシリコン抵抗体４ｂとＡｌ電極１８とのコンタクト抵抗値を低減させるためである。
【００３４】
つぎに、同図（ｃ）に示すように、フォトレジスト膜１５を除去し、高抵抗の薄膜ポリシリコン抵抗体１４ｂの領域と、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体１４ａの領域とを分離するために、再度、パターニングしたフォトマスク１５ａを用いて、分離のためのエッチングを行う。
つぎに、同図（ｄ）に示すように、フォトレジスト膜１５ａを除去し、酸化膜１６を１２０ｎｍの厚みに積層し、ＢＰＳＧ膜１７を６５０ｎｍの厚みに積層し、ＢＰＳＧリフローした後、コンタクト孔を形成し、Ａｌ電極１８を形成する。
ノンドープドポリシリコン膜１４中に打ち込んだ不純物であるＢＦ2 イオンの活性化は、ＢＰＳＧリフロー（ＢＰＳＧ膜１７を熱処理して表面を滑らかにすること）で行う。このようにして、高抵抗の薄膜ポリシリコン抵抗体１４ｂと抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体１４ａを同時に形成できる。ＢＦ2 イオンのイオン打ち込み量を制御することで、所望の２つの抵抗値を兼ね備えた薄膜ポリシリコン抵抗体を形成できる。
【００３５】
尚、同図（ｄ）が、この発明の第４実施例の半導体装置の要部断面図となる。
この構造の説明は製造方法の内容と同じなので省略する。
図４は、この発明の第５実施例の半導体装置の要部断面図である。同図はこの半導体装置が有しているポリシリコン−ポリシリコンキャパシタの断面図であり、ノンドープドポリシリコン膜に、前記のように、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体３４ａをポリシリコン−ポリシリコンキャパシタの上部電極としている。その製造方法を説明する。
【００３６】
図示しないＭＯＳＦＥＴのゲート電極と同一のｎ型ドープドポリシリコン膜４０を、下部電極として、フィールド酸化膜３２上に形成した後、図示しないＭＯＳＦＥＴのソース領域とドレイン領域を形成し、つぎに、その上に、ＣＶＤ法で層間酸化膜３３を膜厚１００ｎｍで形成し、つぎに、ＣＶＤ法でノンドープドポリシリコン膜を膜厚３００ｎｍで層間酸化膜３３上に形成する。つぎに、このノンドープドポリシリコン膜にＢＦ2 イオンを打ち込んで、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体３４ａとする工程は、図１と同様であり、この薄膜ポリシリコン抵抗体３４ａが、ポリシリコン−ポリシリコンキャパシタの上部電極となる。このようにして、層間酸化膜３３を介し薄膜ポリシリコン抵抗体３４ａとする上部電極、ｎ型ドープドポリシリコン膜４０を下部電極としたポリシリコン−ポリシリコンキャパシタが完成する。図中の３６は酸化膜、３７はＢＰＳＧ膜、３８はＡｌ電極である。
【００３７】
また、このポリシリコン−ポリシリコンキャパシタの上部電極は抵抗体であり、この抵抗体とポリシリコン−ポリシリコンキャパシタは直列接続されており、この両者でＣＲ回路を構成することができる。
尚、前記の製造方法が、この発明の第６実施例の半導体装置の製造方法となる。
【００３８】
図５は、この発明の第７実施例の半導体装置の要部断面図である。この実施例は、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体４４ａとポリシリコン−ポリシリコンキャパシタを同一プロセスで形成した場合である。その製造方法を説明する。
図示しないＭＯＳＦＥＴのゲート電極と同一であるｎ型ドープドポリシリコン膜４４ｃを下部電極として、フィールド酸化膜４２上に形成した後、図示しないＭＯＳＦＥＴのソース領域とドレイン領域を形成する。つぎに、その上に、ＣＶＤ法で層間酸化膜４３を膜厚１００ｎｍで形成する。つぎに、ＣＶＤ法でノンドープドポリシリコン膜を膜厚３００ｎｍで層間酸化膜４３上に形成する。つぎに、このノンドープドポリシリコン膜にＢＦ2 イオンを打ち込んで、抵抗値の温度係数がゼロの薄膜ポリシリコン抵抗体４４ａ、４４ｄとする工程は、図１と同様である。４４ｄがポリシリコン−ポリシリコンキャパシタの上部電極となり、また、４４ａが抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体となる。図中の４１は半導体基板、４４ｃは下部電極となるｎ型ドープドポリシリコン膜、４６は酸化膜、４７はＢＰＳＧ膜、４８はＡｌ電極である。この実施例の場合も、ＢＰＳＧリフローでボロンイオンを活性化させる。
【００３９】
尚、前記の製造方法が、この発明の第８実施例の半導体装置の製造方法となる。
図６から図１０は、この発明の第９実施例の半導体装置の製造方法で、工程順に示した製造工程断面図である。この実施例は、ノンドープドポリシリコン膜５４を微細化デバイスにおけるＬＤＤ構造作成に適用し、ＬＤＤ構造のＭＯＳＦＥＴと、温度係数ゼロの薄膜ポリシリコン抵抗体と、ポリシリコン−ポリシリコンキャパシタを製作した例である。
【００４０】
この実施例は、ＭＯＳＦＥＴのソース領域とドレイン領域のイオン注入と、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体を形成するためのイオン注入を同時に行うことが特徴である。
図６に示すように、ＭＯＳＦＥＴのゲート電極をｎ型ドープドポリシリコン膜６０で形成し、その後、ｎチャネル型ＭＯＳＦＥＴにおいては、ｎ型の不純物（Ｐ、Ａｓ）のイオン打ち込みを行い、ｎ- 拡散層６３でｎ型のＬＤＤ領域を、半導体基板５１の表面層に形成されたｐウエル領域６１に形成し、ｐチャネル型ＭＯＳＦＥＴにおいてはｐ型の不純物（ＢＦ2 など）のイオン打ち込みを行い、ｐ- 拡散層６４でｐ型のＬＤＤ領域を、半導体基板５１の表面層に形成されたｎウエル領域６２に形成しする。その後、熱酸化膜６７（ＭＯＳＦＥＴのゲート酸化膜に相当し、前記の層間酸化膜に相当する）を約２０ｎｍから３５ｎｍの厚さで形成し、ノンドープドポリシリコン膜５４をＣＶＤ法で２００ｎｍの厚さで積層する。フィールド酸化膜５２上には、前記のゲート電極を形成するときに、ポリシリコン−ポリシリコンキャパシタの下部電極としてＭＯＳＦＥＴのゲート電極と同一のｎ型のドープドポリシリコン膜６０を積層する。
【００４１】
つぎに、図７に示すように、フィールド酸化膜５２上の抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ａとポリシリコン−ポリシリコンキャパシタの上部電極となる薄膜ポリシリコン抵抗体５４ｃを形成するために、フォトレジスト膜５５を用いて、パターニングし、選択的に、ドライエッチングを行う。このエッチングのときに、ゲート電極を形成しているｎ型ドープドポリシリコン膜６０の側壁には、熱酸化膜６７を介してノンドープドポリシリコン膜５４のサイドウォールがエッチング残りとして形成される。
【００４２】
つぎに、図８に示すように、フォトレジスト５５を除去し、再度フォトレジストを被覆し、パターニングされたフォトレジスト５５ａを用いて、ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域になるｎ+ 拡散層６５をＡｓイオンのイオン注入で行う。このとき、ｎ+ 拡散層６５の形成は、ゲート電極の側壁に形成されるノンドープドポリシリコン膜５４ｅのサイドォールをマスクとして、セルフアラインで行われる。
【００４３】
つぎに、図９に示すように、フォトレジスト５５ａを除去し、再度フォトレジストを被覆し、パターニングされたフォトレジスト５５ｂをマスクに用いて、ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域となるｐ+ 拡散層６６が形成される箇所のｎウエル領域６２と、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ａとなる箇所のノンドープドポリシリコン膜と、ポリシリコン−ポリシリコンキャパシタの上部電極（抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ｃ）となる箇所のノンドープドポリシリコン膜に、ＢＦ2 イオンを加速電圧６５ｋｅＶで、３．０×１０15ｃｍ-2で、同時に打ち込む。このとき、ｐ+ 拡散層６６の形成は、ゲート電極の側壁に形成されるノンドープドポリシリコン膜５４ｄのサイドォールをマスクとして、セルフアラインで行われる。
【００４４】
勿論、ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域となるｎ+ 拡散層６５のイオン注入工程と、薄膜ポリシリコン抵抗体（５４ａに相当する抵抗体）のイオン注入を同時に行うことも可能である。この場合も、ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域のイオン注入は、ゲート電極の側壁のノンドープドポリシリコン膜５４ｄをサイドウォールとして用いて、セルフアラインで行うことができる。
【００４５】
つぎに、図１０に示すように、フォトレジスト膜５５ｂを除去した後、図１、図４の製造工程を経て、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ａと、抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体５４ｃを上部電極とするポリシリコン−ポリシリコンキャパシタを形成し、その上に酸化膜５６とＢＰＳＧ膜５７を積層し、ＢＰＳＧリフローを行う。このとき、ＢＰＳＧリフローで薄膜ポリシリコン抵抗体５４ａ、５４ｃを形成するためにイオン注入されたＢＦ2 イオンが活性化する。
前記の各実施例の抵抗値の温度係数ゼロの薄膜ポリシリコン抵抗体は、温度係数が小さい薄膜ポリシリコン抵抗体としても勿論構わない。
【００４６】
【発明の効果】
この発明により、抵抗温度係数がゼロまもしくは小さな薄膜ポリシリコン抵抗体と高抵抗の薄膜ポリシリコン抵抗体を同一プロセスで形成できる。
また、抵抗温度係数がゼロもしくは小さな薄膜ポリシリコン抵抗体、高抵抗の薄膜ポリシリコン抵抗体およびポリシリコン−ポリシリコンキャパシタの上部電極を同一プロセスで形成できる。
【００４７】
また、ノンドープドポリシリコンに打ち込むＢＦ2 イオンの打ち込み量（ドーズ量）を所定の値にすることで、抵抗値の温度係数ゼロ、もしくは小さなポリシリコン抵抗体とすることができる。
また、ＢＰＳＧリフローの熱処理で、ノンドープドポリシリコンに打ち込むＢＦ2 イオンの活性化を行うことで、工程を簡略化できる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の製造方法で、（ａ）から（ｄ）は工程順に示した製造工程断面図
【図２】図１の薄膜ポリシリコン抵抗体４ａの平面図
【図３】この発明の第３実施例の半導体装置の製造方法で、（ａ）から（ｄ）は工程順に示した製造工程断面図
【図４】この発明の第５実施例の半導体装置の要部断面図
【図５】この発明の第７実施例の半導体装置の要部断面図
【図６】この発明の第９実施例の半導体装置の製造工程断面図
【図７】図６に続く、この発明の第９実施例の半導体装置の製造工程断面図
【図８】図７に続く、この発明の第９実施例の半導体装置の製造工程断面図
【図９】図８に続く、この発明の第９実施例の半導体装置の製造工程断面図
【図１０】図９に続く、この発明の第９実施例の半導体装置の製造工程断面図
【図１１】従来の拡散抵抗体の断面図
【図１２】従来の薄膜ポリシリコン抵抗体の断面図
【図１３】従来のポリシリコン−ポリシリコンキャパシタの断面図
【図１４】従来の薄膜ポリシリコン抵抗体とポリシリコン−ポリシリコンキャパシタを組み合わせた断面図
【符号の説明】
１、１１、３１、４１、５１    半導体基板
２、１２、３２、４２、５２    フィールド酸化膜
３、１３、３３、４３    層間酸化膜
４、１４、３４、５４    ノンドープドポリシリコン膜
４ａ、３４ａ、４４ａ、５４ａ  薄膜ポリシリコン抵抗体（温度係数ゼロ）
４ｂ  薄膜ポリシリコン抵抗体（高抵抗）
５、１５、１５ａ、５５、５５ａ、５５ｂ    フォトレジスト膜
６、１６、３６、４６    酸化膜
７、１７、３７、４７    ＢＰＳＧ膜
８、１８、３８、４８    Ａｌ電極
１４ｃ  高抵抗の薄膜ポリシリコン
１９    領域
２０    コンタクト領域
４０、６０    ｎ型ドープドポリシリコン膜
４４ｃ  ｎ型ドープドポリシリコン膜（下部電極）
４４ｄ、５４ｃ  薄膜ポリシリコン抵抗体（上部電極）
５４ｄ、５４ｅ  薄膜ポリシリコン（サイドウォール）
６１    ｐウエル領域
６２    ｎウエル領域
６３    ｐ- 拡散層
６４    ｎ- 拡散層
６５    ｎ+ 拡散層
６６    ｐ+ 拡散層
６７    熱酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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