(57)【特許請求の範囲】
【請求項１】
リダンダントメモリ位置を活性化して不良メモリセルを代替するための代替アドレス信号を生成する多数の代替アドレス信号発生器を有する集積回路において、
試験モード信号及びアドレス信号に応答してプログラムアドレス信号を生成するプログラムアドレス発生回路と、
上記各々の代替アドレス信号発生器に連結されて、アンチヒューズ素子を含んでおり、上記プログラムアドレス信号により選択され、選択されたアンチヒューズ単位回路内に含まれたアンチヒューズ素子は、電圧信号を利用してプログラムされて該当代替アドレス発生器を活性化させる多数のアンチヒューズ単位回路と、を含み、
上記アンチヒューズ単位回路は、
アンチヒューズ素子と、
アンチヒューズプログラミング手続きの間、上記プログラムアドレス及びプログラミング電圧信号に応答して上記アンチヒューズ素子をプログラミングし、アンチヒューズ状態読出し動作の間、外部電圧信号及びパワーアップ信号に応答して状態信号を生成するアンチヒューズ選択回路を含み、
上記アンチヒューズ選択回路は、
上記プログラムアドレス及びパワーアップ信号のいずれかに応答して上記外部電圧信号を上記アンチヒューズ素子の一つの端子に提供するスイッチング手段と、
負電圧信号としてプログラミング電圧信号を上記アンチヒューズ素子の他の端子に提供して、上記アンチヒューズプログラミング手続きの間、上記アンチヒューズ素子の２つの端子間の電圧が上記外部電圧信号及び上記プログラミング電圧信号の和となるようにする手段と、
上記アンチヒューズ状態読出し動作の間、上記アンチヒューズ素子の端子間の電圧を示す状態信号を生成する手段と、を含んでなることを特徴とするアンチヒューズ回路。
【請求項２】
上記電圧信号は、
プログラミング電圧信号と、外部電圧信号及びパワーアップ信号とを含んで、
上記試験モード信号に応答してプログラミング電圧信号を発生する内部電源発生器をさらに含んでいることを特徴とする請求項１記載のアンチヒューズ回路。
【請求項３】
上記アンチヒューズ単位回路は、
上記アンチヒューズ状態読出しの間、外部電圧信号及びパワーアップ信号に応答して正規化された（ｒｅｇｕｌａｔｅｄ）状態信号を生成するアンチヒューズ状態評価回路と、
上記正規化された状態信号をラッチし、上記正規化された状態信号を示すラッチされた信号を生成して、上記該当代替アドレス信号発生器に連結されるようにするラッチ回路と、を含んでいることを特徴とする請求項２記載のアンチヒューズ回路。
【請求項４】
上記アンチヒューズ選択回路は、
上記プログラムアドレスに応答して上記アンチヒューズ素子の一つの端子に接地電圧を提供するスイッチング手段と、
上記アンチヒューズ素子の他の端子に上記プログラミング電圧信号を提供し、上記アンチヒューズプログラミング手続きの間上記アンチヒューズ素子の端子間の電圧がプログラミング電圧となるようにする手段と、
上記アンチヒューズ読出し動作の間、上記アンチヒューズ素子の端子間の電圧を示す状態信号を生成する手段と、
を含んでいることを特徴とする請求項３記載のアンチヒューズ回路。
【請求項５】
上記アンチヒューズ評価回路は、上記パワーアップ信号に応答し、上記状態信号を入力されて上記外部電圧信号に応じて、正規化された状態信号を生成するバッファ手段を含んでいることを特徴とする請求項１記載のアンチヒューズ回路。
【請求項６】
上記アンチヒューズ評価回路は、上記パワーアップ信号に応答して上記状態信号を入力され、上記外部電圧信号に応じて、正規化された状態信号を生成するバッファ手段を含んでいることを特徴とする請求項４記載のアンチヒューズ回路。
【請求項７】
上記パワーアップ信号は、
第１パワーアップ信号、第２パワーアップ信号及び第３パワーアップ信号を含んで、
上記スイッチング手段は、
上記プログラムアドレスに応答して上記アンチヒューズ素子の一つの端子に上記外部電圧信号を選択的に提供する第１ＰＭＯＳトランジスタと、
上記第１パワーアップ信号に応答して上記アンチヒューズ素子の一つの端子に上記外部電圧信号を提供する第２ＰＭＯＳトランジスタと、
を含んでいることを特徴とする請求項５記載のアンチヒューズ回路。
【請求項８】
上記スイッチング手段は、
上記第３パワーアップ信号に応答して上記外部電圧信号を接地に選択的にバイパス（ｂｙ−ｐａｓｓ）する第３ＰＭＯＳトランジスタと、
上記第１及び第２ＰＭＯＳトランジスタ及び上記アンチヒューズ素子の一つの端子に連結され、ゲートが接地に連結されている第４ＰＭＯＳトランジスタと、
を含んでいることを特徴とする請求項７記載のアンチヒューズ回路。
【請求項９】
上記バッファ手段は、
上記第１パワーアップ信号に応答して上記外部電圧信号を選択的に提供する第５ＰＭＯＳトランジスタと、
上記第２パワーアップ信号及び上記状態信号に応答して上記外部電圧信号を上記状態信号によって上記正規化された状態信号を提供する第１及び第２ＮＭＯＳトランジスタと、
を含んでいることを特徴とする請求項８記載のアンチヒューズ回路。
【請求項１０】
上記スイッチング手段は、
上記プログラムアドレスに応答して上記アンチヒューズ素子の他の端子に接地が連結されることを特徴とする請求項６記載のアンチヒューズ回路。
【請求項１１】
上記スイッチング手段は、
プログラミング電圧信号を上記アンチヒューズ素子の一つの端子に提供するダイオードを含むことを特徴とする請求項１０記載のアンチヒューズ回路。
【請求項１２】
上記パワーアップ信号は、第１パワーアップ信号、第２パワーアップ信号及び第３パワーアップ信号を含んで、
上記バッファ手段は、
上記第１パワーアップ信号、上記状態信号及び上記第２パワーアップ信号により各々制御される第６ＰＭＯＳトランジスタと、第７ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタとにより構成された第１直列連結体と、
上記第１パワーアップ信号により制御される第８ＰＭＯＳトランジスタ、及び上記第１直列連結体の出力により制御される第９ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタにより構成された第２直列連結体と、
を含んでなることを特徴とする請求項１１記載のアンチヒューズ回路。
【請求項１３】
上記バッファ手段は、
上記第２パワーアップ信号に応答して上記第１直列連結体に上記状態信号を提供するＮＭＯＳトランジスタであることを特徴とする請求項１２記載のアンチヒューズ回路。
【請求項１４】
上記ＮＭＯＳトランジスタは、
ソースが高濃度Ｎ＋領域、及び２つの中１つがゲートの下部に重なっている２つの低濃度Ｎ−領域で構成され、
ドレイン電極がバッファポリを介してドレイン領域に連結された混成トランジスタであることを特徴とする請求項１３記載のアンチヒューズ回路。
【請求項１５】
上記ドレイン領域は、
Ｎ−領域で構成され、上記ソースのＮ＋領域より小さいことを特徴とする請求項１４記載のアンチヒューズ回路。
【請求項１６】
上記内部電源発生器は、
上記試験モード信号に応答してクロック信号及び反転クロック信号を生成する発振器と、  上記試験モード信号及び上記クロック信号に応答して上記プログラミング電圧信号を生成するチャージポンプ回路と、
を含んでなることを特徴とする請求項９記載のアンチヒューズ回路。
【請求項１７】
上記チャージポンプ回路は、
出力端及び上記接地間に連結され、上記試験モード信号により制御されるＮＭＯＳトランジスタと、第１、第２、及び第３ダイオードとにより構成された直列連結体と、
上記第１、第２及び第３ダイオードの両極（ａｎｏｄｅ）に各々連結され、上記クロック信号、上記反転クロック信号及び上記接地に各々連結されている三つのＰＭＯＳトランジスタと、
を含んでなることを特徴とする請求項１６記載のアンチヒューズ回路。
【請求項１８】
上記内部電源発生器は、
上記試験モード信号に応答してクロック信号及び反転クロック信号を生成する発振器と、
上記試験モード信号及び上記クロック信号に応答して上記プログラミング電圧信号を生成するチャージポンプ回路と、
を含んでなる請求項１５記載のアンチヒューズ回路。
【請求項１９】
上記チャージポンプ回路は、
外部電圧源及び出力端間に連結され、上記試験モード信号により制御されるＮＭＯＳトランジスタと、第１、第２、及び第３ダイオードとにより構成された直列連結体と、
上記第１、第２及び第３ダイオードの両極（ａｎｏｄｅ）に各々連結され、上記クロック信号、上記反転クロック信号及び上記接地に各々連結されている三つのキャパシタと、
を含んでなる請求項１６記載のアンチヒューズ回路。
【請求項２０】
上記キャパシタは、
フィンガー形態の積層アレイキャパシタ（ｆｉｎｇｅｒ  ｓｈａｐｅｄ  ｓｔａｃｋｅｄ  ａｒｒａｙｃａｐａｃｉｔｏｒ）であることを特徴とする請求項１９記載のアンチヒューズ回路。
【請求項２１】
上記ダイオードは、Ｐ型基板上に形成されたＮ型ウェルにＰ型ウェルが挿入されている三重ウェルで形成されていることを特徴とする請求項２０記載のアンチヒューズ回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、不揮発性（nonvolatile）メモリ素子を具現するため、電気的にプログラム可能な集積回路（electrically  programmable  integrated  circuit）及び、それに関連した素子の構造に関し、特に、電気的にプログラム可能なアンチヒューズに対してポストパッケージリペア（post-package  repair）を效果的に提供できるアンチヒューズ回路に関するものである。
【０００２】
【従来の技術】
レーザートリミングポリシリコンヒューズ構造（laser  trimmed  poly-siliconfuse  structure）は、DRAMチップのプログラム可能なリペアに主に用いられ、ウェーハレベル（wafer  level）で、通常的にバーンイン試験（burn-in test）前に遂行される。レーザートリミングポリシリコンヒューズ構造を使用するレーザートリミングリペア方法において、不良メモリセルは、ウェーハプローブ試験処理（wafer  probe  testing  process）により確認される。その次に、ポリシリコンヒューズ構造は、DRAMチップをリペアするためにレーザートリミング技術（laser  trimming  technology）を使用してリダンダント（redundant）メモリセルのアドレスデコーディングを活性化してプログラムされる。レーザートリミングヒューズ構造は、簡単で信頼性があるのに対し、レーザートリミングリペア方法は、ウェーハレベルのみで效果的に遂行できる。結局、パッケージング処理以後に発見されるか、一般的にバーンイン試験の間発生された不良メモリセルの修理能力は排除されることもできる。
【０００３】
それに対し、電気的にプログラム可能な不揮発性メモリにおいては、多くの種類のパッケージ不良をリペアして高密度DRAMの相当な収率向上の結果をもたらすことができる。
【０００４】
アンチヒューズ構造及び集積回路に適した関連回路は、一般的に不揮発性メモリ素子に形成される。それはリダンダントメモリキャパシタを使用するDRAMの電気的にプログラム可能なリペア技術に特に有用になると期待される。特に、特別試験モード（special  test  mode）を追加して、現在の製品ピンアウト仕様（product pinout specification）の変更なしにこのような機能を具現できる。
【０００５】
それに対し、このような機能は、DRAMを製造することに用いられるだけでなく、この分野で、または最終ユーザにより試験及びリペア処理の一部分として效果的に用いることができる。同様に、それはまた他の有用で、かつ独特な不揮発性データを暗号化キー（encryption  key）、一連番号、製造日時及び他の品質追跡識別（quality tracking identification）のようなDRAM構成要素にプログラムできる。
【０００６】
基本的なアンチヒューズ素子は、一般的に抵抗性ヒューズ素子として、初期にプログラムされていない状態では、極めて高い抵抗（＞１００Mohm）を有し、適切なプログラム動作以後には、極めて低い抵抗（＜１０Kohm）を有することになる。アンチヒューズ素子は、一般に二酸化硅素（SiO2）、シリコンナイトライド（silicon  nitride）、酸化タンタル（tantalum oxide）、またはONO（silicon  dioxide-silicon  nitride-silicon  dioxide）のような誘電体が二つの導電体の間に挟持されている複合体などの極めて薄い誘電体物質により構成されている。アンチヒューズは、端子を介してハイからローに変化する時まで充分な時間の間、充分な電流が流れる状況下で適切なプログラミング電圧を印加することによってプログラム可能になる。
【０００７】
プログラミング電圧の大きさは、一般的に正常動作電圧より大きいため、プログラミング電圧は、関連した隣接素子及び不適合に分離された周辺回路の信頼性を損傷させ減少させ得る。特に、プログラミング電圧を提供しアンチヒューズ抵抗を読み出すための周辺回路は、一般的にアンチヒューズ素子に直接的に附着され、それによって電位損傷（potential  damage）の恐れがある。
【０００８】
初期プログラムされていない状態及びプログラムされた状態で、アンチヒューズの保全性（integrity）は、いくつかの要素によって不利に影響され得る。例えば、上昇された温度での露出、または連続的な電流の印加、またはアンチヒューズ素子を横切る電圧バイアスのため、誘電体薄膜の特性が変わってアンチヒューズの抵抗性が増加または減少するか、潜在的に誤りまたは低下された性能を引き起こす。単一アンチヒューズ素子をプログラムする時、内部で、または外部で生成されたプログラミング電圧（または電流）信号Vhv（またはIhv）は、アンチヒューズ素子の端子を介して充分な時間の間印加される。しかし、多数のアンチヒューズ素子が多重化アレイ（multiplexed  array）のようなものに用いられる時、選択されなかったアンチヒューズ素子は、望まないプログラミング信号に影響を受けて誘電体薄膜の伝導性に変化が引き起こされることもあり得る。
【０００９】
アンチヒューズの信頼性のあるプログラミング及び読出しは、いくつかの重要な要素を必要とする。
【００１０】
第１に、適切なプログラミング電圧、または電流信号が内部で生成されるか、または外部で供給されるべきである。特に、アンチヒューズプログラミングのための内部のハイ電圧（high  voltage）は、慎重に分離される必要があり、PN接合とゲート絶縁体とのような素子構造が大きい電圧差に影響されないようにするため、バイアシング（biasing）を必要とする。大きい電圧差は、早期降伏（premature  breakdown）、信頼性の減少、過度な漏洩電流、フィールド酸化膜反転（field  oxide  inversion）、ラッチアップ（latchup）、または不良を引き起こし得る。同様に、プログラミング電圧が外部から提供されると、集積回路の出力パッドとピンに一般的に用いられる正規静電放電（normal  electro  static  discharge、  ESD）回路から妨害なしにこのような電圧を提供するための方法があるべきである。
【００１１】
第２に、プログラミング信号の制御をさらに必要とする個別的なアンチヒューズをアドレス選択、及びプログラムするための方法があるべきである。
【００１２】
第３に、アンチヒューズの状態を感知、または読み出すための適切な方法が必要である。アンチヒューズ状態は、一般的に素子活性化されるやいなや、または電源が供給されて直ちに読み出される。連続的な読出し動作によるアンチヒューズの不良に対する危険を減少させて、アンチヒューズ情報に対する読出しアクセス速度を向上させるため、不揮発性メモリ素子は、広い動作条件の範囲でアンチヒューズ状態の適切な感知/ラッチ動作を效果的に提供できる適切な回路を提供すべきである。
【００１３】
しかし、いままで、上述した３つの要求条件を效果的に具現するための回路はなかった。
【００１４】
【発明が解決しようとする課題】
本発明は、上記の問題点を解決するために案出されたもので、その目的はアンチヒューズに基づいたRAMに用いられて、収率を向上させ、RAM、特にSDRAM  （synchronous  DRAM）の信頼性、及び機能を向上させることのできるアンチヒューズ回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、リダンダントメモリ位置を活性化して不良メモリセルを代替するための代替アドレス信号を生成する多数の代替アドレス信号発生器を有する集積回路において、試験モード信号及びアドレス信号に応答してプログラムアドレス信号を生成するプログラムアドレス発生回路と、上記各々の代替アドレス信号発生器に連結されて、アンチヒューズ素子を含んでおり、上記プログラムアドレス信号により選択され、選択されたアンチヒューズ単位回路内に含まれたアンチヒューズ素子は、電圧信号を利用してプログラムされて該当代替アドレス発生器を活性化させる多数のアンチヒューズ単位回路を含み、上記アンチヒューズ選択回路は、上記プログラムアドレス及びパワーアップ信号のいずれかに応答して上記外部電圧信号を上記アンチヒューズ素子の一つの端子に提供するスイッチング手段と、負電圧信号としてプログラミング電圧信号を上記アンチヒューズ素子の他の端子に提供して、上記アンチヒューズプログラミング手続きの間、上記アンチヒューズ素子の２つの端子間の電圧が上記外部電圧信号及び上記プログラミング電圧信号の和となるようにする手段と、上記アンチヒューズ状態読出し動作の間、上記アンチヒューズ素子の端子間の電圧を示す状態信号を生成する手段と、を含んでなる
【００１６】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付した図面を参照して本発明の最も好ましい実施例を説明する。
【００１７】
本発明は、１）メモリ素子の電気的なリダンダンシープログラミングと、２）集積回路の一連番号または識別プログラミングと、３）集積回路の保安及び暗号化キープログラミングと、４）集積回路の機能選択プログラミングと、５）読出し専用記憶装置（read  only  memory、ROM）、または消去可能なピ−ロム（erasable  programmable  read  only  memory、  PROM）の代替などのような不揮発性メモリの性能に必要な機能を含んで、上述した機能に限定されない。
【００１８】
本発明による機能は、１）選択回路及び特別試験モード（special test mode）における特別アドレスマルチプレクサのような他のアドレス回路によりプログラミングのために選択されたアンチヒューズのための特別アドレス発生と、２）プログラミングのための内部電圧発生と、３）特別試験モードの間プログラミング及び電源が供給される間の読出し等で簡単に説明できる。プログラミングの間、プログラミング電圧は、プログラミングのために指定された各アンチヒューズに選択的で順次的に印加される。指定されなかったアンチヒューズは、プログラミング電圧から保護して望まないプログラミング、またはディプログラミング（deprogramming）を防止する。一般に、このような方式は、プログラミングのための内部電源と外部電源とを混合して使用することができる。すなわち、必要であるならば、集積回路またはDRAMチップがプログラムされるやいなや、内部電源発生器は外部電源ピンに連結されることができる。もし外部電源ピンが用いられているならば、ESD防止回路が外部電源パッドのために含まれることができる。
【００１９】
本発明によって、好ましくも、プリラッチバッファ（pre-latch buffer）は、たとえプログラムされたアンチヒューズのインピーダンス（impedance）が広範囲に変動してもパワーアップ（power-up）期間の間、アンチヒューズ状態を效果的に感知する役割をするため、アンチヒューズの状態は、ラッチに貯蔵される。プログラムされたアンチヒューズのインピーダンスに対する比較的信頼性のある読出し動作により、プログラミング時間の周期、プログラミング電圧の大きさ、及びプログラミング電流の量はまた減少され得る。
【００２０】
図１は、本発明にかかる好ましい実施例であって、プログラム可能なアンチヒューズ回路（programmable  anti-fuse  circuit）を示している図面である。図１を参照すると、プログラム可能なアンチヒューズ回路は、プログラムアドレス生成回路１０、内部電源発生器２０及び多数のアンチヒューズ単位回路３０を含んでいる。
【００２１】
各アンチヒューズ単位回路は、スイッチングトランジスタG５０に連結されており、スイッチングトランジスタG５０は、ダミーセル（dummy  cell）G５１に連結されてダミーセルG５１を活性化させる。プログラムアドレス発生回路１０は、特別試験モードを示す制御信号を入力されて活性化され、アンチヒューズ単位回路３０のためのプログラムアドレスを生成する試験デコーダー（test  decoder）１１及びアドレスデコーダー１２により構成されている。例えば、特別試験モード信号は、ユーザ活性化（user  activation）により生成できる。特別試験モードが外部制御信号により活性化される時、プログラムアドレス生成回路１０は、アンチヒューズプログラミングのためのプログラムアドレスを利用してアンチヒューズ単位回路３０のいずれかを選択し、内部制御信号を内部電源発生器２０に供給する。その次に、内部制御信号にまた反応する内部電源発生器２０から発生されたプログラミング電圧信号は、選択されたアンチヒューズ単位回路３０に印加される。プログラミング手続きの間、アンチヒューズ単位回路３０は、プログラムアドレス回路１０により順に選択されることができる。
【００２２】
内部電源発生器２０は、２つの部分、すなわち発振器（oscillator）２１及びチャージポンプ回路（charge  pump  circuit）２２により構成されている。図１０ないし図１２に示したように、本発明にかかるユニポーラ（unipolar）電圧システムにおける内部電圧発生器２０から発生された８Vと同じハイ電圧Vhvは、プログラミング手続きの間選択されたアンチヒューズ単位回路３０に連結される。しかし、図８，図９に示したように、本発明にかかるバイポーラ（bipolar）電圧システムにおける負電圧Vnvは、プログラミング手続きの間、外部電源パッドを利用して選択されたアンチヒューズ単位回路３０に連結することができる。
プログラミング手続きが完了して特別試験モードを示す外部制御信号がディセーブル（disable）状態に変わる時、全てのアンチヒューズ単位回路３０は、選択解除（deselect）されて内部電源発生器２０もディセーブル状態に変わる。
【００２３】
パワーアップ手続きが始まる時、アンチヒューズの状態に対する読出し、または評価（evaluation）がアンチヒューズ単位回路３０で遂行される。各アンチヒューズ単位回路は、パワーアップ信号PWRUPを入力されて、各アンチヒューズ単位回路に含まれているアンチヒューズの状態は、ラッチされた信号としてスイッチングトランジスタG５０に伝達される。すなわち、各アンチヒューズ単位回路３０は、プログラムされたアンチヒューズの状態を示すローレベル信号またはプログラムされていないアンチヒューズの状態を示すハイレバル信号としてラッチされた信号を生成する。さらに、外部電圧源Vccは、プログラミング手続きのための４Vから読出し動作のための３.３Vまで変わり得る。
【００２４】
図２及び図３は、図１で示した内部電源発生器２０に含まれているチャージポンプ回路に対する２つの実施例を示している。制御信号は、活性化されて図１に示した発振器２１及びチャージポンプ回路２２のいずれかの入力ノードに印加される。特別試験モードでプログラミング手続きの間、図１に示したプログラムアドレス生成回路１０から生成された制御信号PGMは、負電圧（negative  voltage）及び正電圧（positive  voltage）の全てに対してハイ状態となる。図２は、チャージポンプ回路を示している図面であって、３つの部分、すなわちハイ電圧発生器２８、ハイ電圧駆動器２４、及び外部電源電圧Vccを印加するためのプレチャージ電圧発生器２８により構成されている。NMOSトランジスタD１は、PGM信号がハイ状態を示す時ダイオードで動作して、電圧信号Vcc-VtnをノードN１に印加する。ここで、VtnはD１のしきい電圧（threshold  voltage）である。ダイオードD２ないしD７は、図４に示したように、P型ウェル（P-well）がN型ウェル（N-well）接合（junction）と連結されたPNダイオードに新しく設計された。図面から分かるように、PNダイオード構造は、実質的にP型基板上に形成されたN型ウェルにP型ウェルが挿入されている三重ウェルで形成されている。このようなダイオードにおけるP型基板は、接地Gndと連結され、N型ウェルは、P型ウェルをP型基板と分離させてP型ウェルからP型基板への電流の流れを防止させる役割をする。上記PNダイオード構造の他の長所は、N型ウェルとP型ウェルとの間の降伏電圧（breakdown  voltage）が高いということである。キャパシタC１ないしC３は、チャージポンピング効果（charge  pumping  effect）のために用いられ、チャージポンピングキャパシタC１ないしC３より相対的に少ないキャパシタンスを有するキャパシタC４ないしC６は、出力電圧Vhvの発振大きさを減少させる負荷キャパシタとして用いられる。
【００２５】
図６のようにN１ノードのプレチャージのためにPGM信号がハイレベルになり、発振器２１から生成された同相クロック（in-phase  clock）OSC１及び違相クロック（out-of-phase clock）OSC２が発振動作を続ける時、ハイ電圧発生器２４から発生されたハイ電圧信号が選択されたアンチヒューズ単位回路３０に供給される。初期に、ノードN１の電圧は、PGM信号がイネーブル、すなわちハイレベルになる時Vcc-Vtnとなる。OSC１クロックが接地レベルから外部電圧レベルVccになると、OSC１により供給されたチャージがノードN１に伝えられてノードN１の電圧レベルが２Vcc-Vtnとなる。電圧レベルは、またノードN２に伝えられてノードN２の電圧レベルが２Vcc-２Vtnとなる。
【００２６】
したがって、OSC２が接地レベルから外部電圧レベルVccに変われば、ノードN２の電圧レベルは、３Vcc-２Vtnに変わり、ノードN３の電圧レベルは、３Vcc-３Vtnに変わる。次に、OSC１クロックが接地レベルから外部電圧レベルVccに変われば、ノードN３の電圧レベルは、４Vcc-３Vtnに変わる。最後に、ノードN１、N２、N３、Vhvの電圧レベルが各々２Vcc-Vtn、３Vcc-２Vtn、４Vcc-３Vtn及び４Vcc-４Vtnに変わる。ハイ電圧出力Vhvは、上記のクロックらの動作を繰り返すことによって生成されることができる。ハイ電圧出力Vhvは、その次にプログラミング電圧信号としてアンチヒューズ回路３０に連結される。
【００２７】
ハイ電圧駆動器２６は、二つのダイオードD５、D６を含んで、各々は、４Vcc-４VtnレベルのVhv２及び３Vcc-３VtnレベルのVhv３のような２つの相異なる出力電圧レベルを提供する役割をする。読出しモードの時に、プレチャージ電圧発生器２８は、出力ノードVhvの電圧レベルをプレチャージ電圧レベルVcc-Vtnに変化させる。プレチャージ電圧レベルは、アンチヒューズ状態の評価のために用いられることができる。
【００２８】
図５で示したようにハイ電圧用キャパシタC２ないしC６は、ポリ層P１、P２、及び金属層M１、M２により形成される。ハイ電圧用キャパシタC２ないしC６は、フィンガー形態の積層アレイキャパシタ（finger-shaped  stacked-array  capacitor）と呼ばれるフィンガー積層型による追加的な相互キャパシタンス（mutual  capacitance）Cjj、Cji、Cjkを利用して大きいキャパシタンスを提供できる。
【００２９】
本発明にかかるチャージポンプ回路２２を示している図３をまた参照すると、チャージポンプ回路２２は、アンチヒューズプログラミング手続きのバイポーラ電圧方式に用いられる負電圧発生器としての役割をする。図３に示したダイオードD１２ないしD１４は、図２で示したダイオードと類似しており、また各ダイオードの構造は、図７に説明されている。キャパシタC１１及びC１２は、PMOSを使用して形成されてチャージポンプ動作に用いられる。これに対し、キャパシタC１３は、負荷キャパシタである。
【００３０】
OSC１クロックが接地レベルから外部電圧レベルVccに変われば、ノードN５の電圧レベルは、外部電圧レベルVccに変わる。その次に、外部電圧レベルVccは、ノードN５がダイオードD１２のしきい電圧レベルVtnに到達する時までノードN４に伝えられる。ノードN４は、トランジスタD１１により接地レベルに連結される。OSC１クロック及びOSC２クロックが各々接地電圧レベル及び外部電圧レベルVccに同時に変われば、ノードN５及びノードN６は、各々Vth-Vcc及びVccに変わる。ノードN６のチャージがダイオードD１１、D１２、D１３を介して放電された後に、ノードN６の電圧レベルは２Vtn-Vccに維持する。結局、出力ノードVnvの出力電圧レベルは３Vtn-Vccとなる。OSC１クロック及びOSC３クロックが各々外部電圧レベルVcc及び接地電圧レベルに変われば、ノードN５、N６は各々Vtn及び２Vtn-Vccに変わる。したがって、出力ノードVnvの電圧レベルが３Vtn-２Vccとなる。結局、ノードN４、N５、N６及び出力ノードVnvは、クロック動作を繰り返した後、各々接地レベル、Vtn-Vcc、２Vtn-２Vcc及び３Vtn-２Vccにコンバージェンス（convergence）する。出力電圧レベルVnvは、その次にプログラミング電圧信号としてアンチヒューズ単位回路３０に連結される。
【００３１】
図８は、本発明の一実施例であって、バイポーラ電圧プログラミング方式を利用するアンチヒューズ単位回路３０を示している。図８を参照すると、アンチヒューズ単位回路３０は、アンチヒューズ選択回路３３１、アンチヒューズ素子３３２、アンチヒューズ状態評価回路３３３、及びラッチ回路３３４により構成される。
【００３２】
外部電源レベルVcc、例えば+４Vが二つのPMOSトランジスタP０、P２及びNMOSトランジスタN１を介してアンチヒューズ素子３３２の１つの端子に連結され、プログラミング電圧信号Vnv、例えば-４Vがプログラミング手続きの間、アンチヒューズ素子３３２の他の端子に連結される。プログラムアドレスは、PMOSトランジスタP０のゲートに印加されてターンオンされ、外部電圧レベルをPMOSトランジスタP２に伝達する。PMOSトランジスタP２は、PMOSトランジスタP０に直列に連結されており、パストランジスタ（pass-transistor）に用いられる。パワーアップ信号は、第１パワーアップ信号PWRUP、第２パワーアップ信号PWRUPB及び第３パワーアップ信号PWRUP_Dを含んでいる。NMOSトランジスタN１は、ノードA０１に連結されており、アンチヒューズプログラミング手続きの間、第３パワーアップ信号PWRUP_Dに応答してターンオフ状態を維持する。ここで、第３パワーアップ信号PWRUP_Dは、ノードA０１を約５nsec以内に接地レベルに初期化させる。PMOSトランジスタP２は、PMOSトランジスタP０、P５の接合がプログラミング電圧信号Vnv、例えば-４Vから保護する役割をする。プログラミング電圧信号Vnvは、アンチヒューズ素子３３２の端子と共通ゲート、基板及びドレインを有しているダイオードとして役割をするNMOSトランジスタN４間に連結される。
【００３３】
図９に示したように、読出しモードの時、状態評価回路３３３は、パワーアップ期間の間動作される。アンチヒューズ素子３３２がプログラムされる時、プログラムされたアンチヒューズ素子３３２の端子A０２は、ロー電圧レベルとなる。すなわち、端子A０２の電圧レベルは、図１におけるチャージポンプ回路２０が動作されなくてプログラミング電圧信号Vnvがフローティング（floating）されるため、一般的にNMOSトランジスタN４のしきい電圧レベルVtnとなる。第１パワーアップ信号PWRUPは、電源が完全に安定化されて第２パワーアップ信号PWRUPBが外部電圧レベルVccに比例的に増加される時までロー電圧レベル状態を維持する。外部電圧信号Vccは、パワーアップ期間の間PMOSトランジスタP２、P５を介してノードA０２に伝えられる。アンチヒューズ素子３３２がプログラムされると、ノードA０２の電圧は、次第に減少してロー電圧レベル（ほぼ１V）に変わる。しかし、アンチヒューズ素子３３２がプログラムされないと、ノードA０２の電圧レベルは、ハイ電圧レベル状態（ほぼVcc）を維持する。さらに、外部電圧信号VccがPMOSトランジスタP６を介してノードA０３に伝えられて第２パワーアップ信号PWRUPBがハイ電圧レベル状態を維持する時、NMOSトランジスタN７はターンオンされる。ノードA０２の電圧によってNMOSトランジスタN８のオンまたはオフ状態が決定されるため、ノードA０３の電圧レベルは、NMOSトランジスタN８の状態に基づいて決定される。アンチヒューズ素子３３２がプログラムされる時、ノードA０２は、ロー電圧レベル状態を維持し、ノードA０３は、ハイ電圧レベル状態を維持する。プログラムされないと、ノードA０２はハイ電圧レベル状態となり、ノードA０３は、ロー電圧レベル状態となる。
【００３４】
ラッチ回路３３４は、アンチヒューズ素子３３２から読み出された情報を状態評価回路３３３を介してラッチされた信号として維持する。そのようなアンチヒューズ状態の初期ラッチは、リペアセル読出しモードの感知速度及びプログラミングの正確性を広範囲なプログラミングバイアス及び電流にわたって向上させる。さらに、アンチヒューズ素子アクセスの数は、減少できるため、アンチヒューズ素子の信頼性は向上させることができる。
【００３５】
図１０は、アンチヒューズ選択回路３４１、アンチヒューズ素子３４２、アンチヒューズ状態評価回路３４３、及びラッチ回路３４４により構成されたユニポーラハイ電圧方式を利用するアンチヒューズ単位回路３０を示している。プログラミング手続きのための外部電圧信号Vccは、PMOSトランジスタP０を介してアンチヒューズ素子３４２に連結される。プログラミング手続きの間、プログラミング電圧信号Vhvは、ダイオードD１を介してアンチヒューズ素子３４２の一つの端子に連結され、接地電圧が二つのNMOSトランジスタN２、N４を介してアンチヒューズ素子３４２の他の端子に供給される。ダイオードD１は、外部電圧源Vccから読出し動作の間、フローティングされたプログラミング電圧信号Vhvのための電源リ―ド（power  lead）への電流の流れを防止する。第３パワーアップ信号PWRUP_Dは、パワーが安定化された後、約５nsec以内にノードA０１を初期化してノードA０１はPMOSトランジスタP３及びNMOSトランジスタN２を介してほぼVccにプレーチャジされる。プログラムアドレスのためのハイ電圧信号は、NMOSトランジスタN４に印加され、プレチャージ電圧信号Vccを放電させて接地電圧をアンチヒューズ素子３４２に連結させる。したがって、ノードA０２の電圧レベルは、接地電圧レベルに変わって、NMOSトランジスタN２及びNMOSトランジスタN４を同時にターンオンさせる。結局、選択されたアンチヒューズ素子３４２の２つの端子は、プログラミング手続きの間相対的に高い電圧Vhvとなる。選択されなかったアンチヒューズ単位回路３０の場合には、プログラムアドレスのロー電圧信号が変わらなくて、選択しなかったアンチヒューズ素子３４２の２つの端子間の電圧差は、ほぼVhv-Vccに維持する。NMOSトランジスタN２は、PMOSトランジスタP３、NMOSトランジスタN４、NMOSトランジスタN５、及びNMOSトランジスタN７の接合及びゲートがプログラミング電圧信号Vhvから保護することによって、接合絶縁膜破壊（junction  breakdown）またはゲート絶縁膜破壊（gate breakdown）を防止する。
【００３６】
読出しモードの時、アンチヒューズ状態評価回路３４３は、図９に示したようにパワーアップ期間の間動作する。第１パワーアップ信号PWRUPは、電源が完全に安定化されて、第２パワーアップ信号PWRUPBが外部電圧信号Vccに比例的に増加される時までロー電圧状態を維持する。図１におけるチャージポンプ回路２０が動作されないため、アンチヒューズ素子３４２の端子は、PMOSトランジスタP０を介してハイ電圧、一般的にVcc-Vtpになって、プログラミング電圧信号Vhvのためのリ―ドがフローティングされる。アンチヒューズ素子３４２がプログラムされると、ノードA０２の電圧は、ハイ電圧状態（ほぼVcc-Vtn）を維持する。アンチヒューズ素子３４２がプログラムされないと、NMOSトランジスタN５がハイの第２パワーアップ信号PWRUPBによりターンオン状態を維持するため、ノードA０２における電圧は、接地電圧を維持する。したがって、NMOSトランジスタN５は、大きさが小さいため、ノードA０２の電圧は、NMOSトランジスタN５のターンオン状態により甚だしくは減少しない。
【００３７】
第１パワーアップ信号PWRUPがロー電圧状態を維持する時、外部電圧Vccは、PMOSトランジスタP６を介してPMOSトランジスタP７に伝えられる。その次に、NMOSトランジスタN８は、第１パワーアップ信号PWRUPによりターンオンされるため、PMOSトランジスタP７は、ノードA０２のレベルによってターンオンされる。プログラムされる時、ノードA０２は、ハイ電圧状態を維持するため、PMOSトランジスタP７は、弱くターンオンされた状態を維持する。結局、NMOSトランジスタN８に直列連結されたノードA０３は、ロー電圧状態となる。プログラムされないと、ノードA０２は、ロー電圧状態となり、PMOSトランジスタP７は、完全にターンオンされた状態となる。PMOSトランジスタP６、P７のターンオンされた状態によりノードA０３は、ハイ電圧状態に変わる。NMOSトランジスタN８の大きさは、PMOSトランジスタP７よりNMOSトランジスタN８を介してさらに少ない電流が流れる程に小さい。パワーアップ信号PWRUPは、ロー電圧状態を維持するため、ノードA０４のローまたはハイ電圧状態は、ノードA０３の電圧に依存する。プログラムされた状態とプログラムされなかった状態間の電圧差の変動は、PMOSトランジスタP７を制御する程に大きくないため、バッファが必要である。ノードA０３及びノードA０４間に連結されたプルアップPMOSトランジスタP９、PMOSトランジスタP１０及びプルダウンPMOSトランジスタN１１により構成された制御バッファは、アンチヒューズ素子３４２の状態によって容易に評価される。ラッチ回路３４４は、ノードA０４の増幅信号によりアンチヒューズ素子３４２の状態を容易にラッチできる。
【００３８】
ラッチ回路３４４は、ラッチされた信号であって、アンチヒューズ素子３４２から読出した情報を維持する。
【００３９】
図１１は、本発明にかかる他の実施例として、ユニポーラハイ電圧方式を利用するアンチヒューズ単位回路３０を示したものであって、アンチヒューズ選択回路３５１、アンチヒューズ状態評価回路３５３及びラッチ回路３５４により構成されている。
【００４０】
アンチヒューズ選択回路３５１は、図１０におけるPMOSトランジスタP３及びNMOSトランジスタN２を除いては図１０で示したアンチヒューズ選択回路と回路構成が同一である。アンチヒューズ状態評価回路３５３は、図１１におけるノードA０１及びノードA０２間に連結されたNMOSトランジスタを除いては図１０で示したアンチヒューズ状態評価回路３４３と回路構成が同一である。プログラミング手続きで、NMOSトランジスタは、アンチヒューズ選択回路３５１をアンチヒューズ評価回路３５３を実質的に分離させる。
【００４１】
外部電圧Vccは、PMOSトランジスタP０を介してアンチヒューズ素子３５２の一つの端子に連結されている。プログラミング電圧Vhvは、ダイオードD１を介してアンチヒューズ素子３５２の一つの端子に連結されており、接地電圧は、プログラミング手続きの間アンチヒューズ素子３５２の他の端子に連結される。ダイオードD１は、外部電圧源Vccから読出し動作の間、フローティングされたプログラミング電圧信号Vhvのための電源リ―ドへの電流の流れを防止させる。プログラムアドレスのハイ電圧信号は、NMOSトランジスタN２に印加されてアンチヒューズ素子３５２のキャパシタンスカップリング（coupling）を利用することによって、プレチャージされた電圧を放電させて、アンチヒューズ素子３５２上に接地電圧源を連結させる。結局、選択されたアンチヒューズ素子３５２の２つの端子間の電圧差は、プログラミング手続きの間相対的にハイ電圧Vhvとなる。
【００４２】
アンチヒューズ単位回路３０が選択されない場合、プログラムアドレスのロー電圧信号がNMOSトランジスタN２に印加される。選択されなかったアンチヒューズ素子３５２の２つの端子間の電圧差は、アンチヒューズ素子３５２及びNMOSトランジスタN２及びN３の接合を介した漏洩電流の比率により決定される。
【００４３】
図１２に示したように、NMOSトランジスタN２、N３は、混成トランジスタ（hybrid  transistor）を利用することによって提供される。混成トランジスタのソースは、高濃度（heavily  doped）N+ region５１５、及び低濃度（lightly doped）N-領域５２０、５２１により形成され、低濃度N-領域５２０、５２１の何れかは混成トランジスタのゲート領域の下部に重なっている。混成トランジスタのドレインは、N-領域５１８だけで形成される。ドレイン電極DRAINは、バッファポリ５２３を介してN-領域５１８に連結され、バッファポリ５２３の上部は、ゲートの上部に拡張されている。さらに小さいN+領域は、バッファポリの下部上に形成されてN+領域とバッファポリの下部間に抵抗接合（ohmic  contact）を形成する。ゲートduddruは、ポリ酸化膜５１７、ポリ層５１６及びポリ層の側面に形成されたスペーサ（spacer）５１２により構成されている。したがって、ハイ電圧、例えば８Vが混成トランジスタに印加されると、空乏領域（depletion  region）５１９がドレイン領域５１８の下部に形成されることによって、電界（electric  field）が空乏領域５１９に重なる。空乏領域５１９がゲート領域の下部層上に重なることによって、ハイ電圧によるゲート絶縁膜破壊を效果的に防止できる。
【００４４】
読出しモードにおいて、図１１をまた参照すると、状態評価回路３５３がパワーアップ期間の間動作する。
【００４５】
アンチヒューズ素子３５２がプログラムされる場合、ノードA０２の電圧は、ハイ電圧状態（ほぼVcc-Vtn）を維持する。アンチヒューズ素子３５２がプログラムされない場合、NMOSトランジスタN４がパワーアップ信号PWRUPのハイ電圧状態によりターンオン状態を維持するため、ノードA０２の電圧は、相変らず接地電圧を維持することになる。アンチヒューズ評価回路３５３の動作は、図１０に示したアンチヒューズ回路３４３の動作と似ている。
【００４６】
結局、ラッチ回路３５４は、アンチヒューズ素子３５２から読出した情報をラッチされた信号として效果的に維持する。
【００４７】
本発明の技術思想は、上記好ましい実施例によって具体的に記述されたが、上記した実施例は、その説明のためのものであって、本発明はこれに限定されないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施例が可能であることを理解されるべきである。
【００４８】
【発明の効果】
本発明は、電気的にプログラム可能な不揮発性メモリにおいて、多くの種類のパッケージ不良をリペアして高密度DRAMの相当な収率向上の結果をもたらすことができる。
【図面の簡単な説明】
【図１】本発明の一実施例であって、DRAMのリダンダンシー方式のために用いられるプログラム可能なアンチヒューズ回路を示す概略図である。
【図２】図１で示した内部電源発生器２０に含まれているチャージポンプ回路に対する実施例を示す図である。
【図３】図１で示した内部電源発生器２０に含まれているチャージポンプ回路に対する実施例を示す図である。
【図４】プログラミング電圧源、及び三重ウェル（triple  well）構造とポリ層と金属層に考案されたフィンガー形態の積層アレイキャパシタ（finger-shaped  stacked-array  capacitor）に考案されたダイオードのような素子を示す図面である。
【図５】プログラミング電圧源、及び三重ウェル（triple well）構造とポリ層と金属層に考案されたフィンガー形態の積層アレイキャパシタ（finger-shaped  stacked-array  capacitor）に考案されたダイオードのような素子を示す図面である。
【図６】同相クロックOSC１及び違相クロックOSC２の電圧レベルを示す図である。
【図７】各ダイオードの構造を示す図である。
【図８】本発明にかかる、アンチヒューズ両端子間に-４V及び４Vのプログラミング電圧によるアンチヒューズの読出し能力及び信頼性を向上させるための回路図である。
【図９】アンチヒューズ単位回路の動作を示すタイミング図である。
【図１０】本発明にかかる、アンチヒューズの両端子間に８V及び０Vのプログラミング電圧によるアンチヒューズの読出し能力及び信頼性を向上させるためのアンチヒューズ単位回路を示す回路図である。
【図１１】本発明にかかる他の一実施例であって、修正されたトランジスタ及びアンチヒューズの両端子間に８V及び０Vのプログラミング電圧によるアンチヒューズの読出し能力、及び信頼性を向上させるためのアンチヒューズ単位回路を示す回路図である。
【図１２】アンチヒューズ単位回路に用いられる混成トランジスタの構造を示す図面である。
【符号の説明】
１０ プログラムアドレス生成回路
２０ 内部電源発生器
２１ 発振器
２２ チャージポンプ回路
３０ アンチヒューズ単位回路
３３２、３５２ アンチヒューズ素子
３４３ アンチヒューズ状態評価回路
３３４ ラッチ回路
【図１】
0004531901.tif 000002
【図２】
0004531901.tif 000003
【図３】
0004531901.tif 000004
【図４】
0004531901.tif 000005
【図５】
0004531901.tif 000006
【図６】
0004531901.tif 000007
【図７】
0004531901.tif 000008
【図８】
0004531901.tif 000009
【図９】
0004531901.tif 000010
【図１０】
0004531901.tif 000011
【図１１】
0004531901.tif 000012
【図１２】
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