(57)【特許請求の範囲】
【請求項１】
半導体基板と、当該半導体基板上の電極に設けられるメタルバンプとを備え、当該メタルバンプの周囲の少なくとも一部に半田層が形成されている半導体装置であって、前記メタルバンプは、前記半導体装置が実装される回路基板面に向かって突出する突出部を有し、前記メタルバンプと前記半田層との間に、前記メタルバンプを保護する金属層が形成され、前記メタルバンプが設けられる電極に露出部分が存在し、前記金属層は、前記電極の露出部分を覆うように形成されることを特徴とする半導体装置。
【請求項２】
前記金属層は、少なくとも前記突出部を覆うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記電極が設けられる面のうち、少なくとも前記電極以外の部分が表面保護膜によって覆われ、
前記金属層は、さらに前記表面保護膜の一部を覆っていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記金属層は、スパッタ法もしくは、めっき法によって形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半田層は、前記メタルバンプの前記回路基板と対向する頂面と前記突出部とを覆うように形成されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半田層は、前記金属層の全面を覆うように形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記半田層は、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法を含むプリコート法によって形成されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半田層は、めっき法によって形成されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記金属層には、Ｎｉが用いられていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記金属層には、Ｂｉ、Ｃｄ、Ｇｅ、Ｚｎ、Ｃｒ、ＧａおよびＴｉＷからなる群から選択される少なくとも１種の金属が用いられていることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記メタルバンプは、ＡｕバンプまたはＣｕバンプであることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記突出部は、円錐形状の突起であることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記突出部は、ループ形状であることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置を回路基板に実装する半導体装置の実装方法であって、前記回路基板上の電極に半田層を形成する工程と、前記半導体装置の半田層と前記回路基板上の電極に形成した半田層とを溶融接合させる工程とを有することを特徴とする半導体装置の実装方法。
【請求項１５】
前記回路基板上の電極に半田層を形成する工程では、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法を含むプリコート法もしくはめっき法によって半田層を形成することを特徴とする請求項１４に記載の半導体装置の実装方法。
【請求項１６】
請求項１〜１３のいずれか１項に記載の半導体装置の前記半田層と、回路基板上の電極に形成した半田層とを溶融接合させることにより構成されることを特徴とする半導体装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ実装のためのメタルバンプを備える半導体装置、半導体装置の実装方法、および半導体装置の実装構造に関するものである。
【背景技術】
【０００２】
従来では、半導体基板と回路基板との電気的接続を、ワイヤボンドで行っていた。しかしながら、ワイヤボンドではチップの外側にワイヤの終端を確保する必要があるため、実装サイズが大きくなっていた。また、半導体基板と回路基板との接続距離が長いため、インダクタンスが大きくなってしまい、高速化が難しかった。
【０００３】
これらの問題を解決するために、フリップチップ実装方式が提案されている（例えば特許文献１および２）。フリップチップ実装方式とは、半導体基板の機能面に、回路基板との接合に用いるバンプを形成した後、当該機能面を回路基板面と向かい合わせて配置し、バンプを回路基板側の電極と接合させる実装方法である。
【０００４】
図１２は、特許文献１に記載の半導体装置７１を示す図である。半導体装置７１は、半導体基板７２と、半導体基板７２の電極７２１および表面保護膜７２２に形成されるＡｕバンプ７３と、ＴｉＷからなる拡散防止膜７４と、拡散防止膜７４上に形成される接合膜（半田）７５とを有している。拡散防止膜７４の材料であるＴｉＷは、Ａｕに対する拡散係数が低く、Ａｕバンプ７３と接合膜７５の材料であるＳｎとの拡散を防止するため、接合膜７５はＳｎ単体の状態に保持される。
【０００５】
また、広く使用されているフリップチップ実装方式の１つとして、Ａｕ−半田工法が挙げられる。Ａｕ−半田工法は、半導体基板上に形成されたＡｕバンプと、回路基板上の電極に供給された半田とを接続する工法である。Ａｕ−Ｓｎの金属接合であるので、実装信頼性が高く、ファインピッチ品にも対応可能である。
【０００６】
さらに、フリップチップ実装が容易になるように、Ａｕバンプに突起を設ける構成が提案されている。図１３は、半導体装置８１を回路基板６に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。半導体装置８１は、半導体基板８２と、半導体基板８２上の電極８２１に設けられるＡｕバンプ８３とを備えており、Ａｕバンプ８３は、突起８３ａを有している。また、回路基板６上の電極６１には、半田６２が供給されている。
【０００７】
ここで、図１３（ｂ）に示す実装構造のように、突起８３ａが半田６２を貫通するので、低加重で半導体装置８１を実装することができる。
【０００８】
しかしながら、図１３に示す構成では、回路基板６の電極６１のみに半田６２が供給されるので、十分な量の半田を供給できない。また、半導体装置の高密度化、高速化により、半導体基板および回路基板上のフリップチップ接続用電極の、さらなるファインピッチ化が求められている。電極のファインピッチ化が進めば進むほど、供給可能な半田量が減少するため、図１３に示す構成では、実装信頼性を高めることが難しい。
【０００９】
一方、あらかじめＡｕバンプのみに半田を供給する構成が提案されている（例えば、特許文献２）。
【００１０】
図１４は、特許文献２に記載の半導体装置９１を示す図である。半導体装置９１は、電極９２１を有する半導体基板９２と、電極９２１上に設けられるＡｕバンプ９３とを備えており、Ａｕバンプ９３はノーズ状の突起９３ａを有している。さらに、Ａｕバンプ９３には、突起９３ａを覆うように半田９４が供給されている。しかしながら、特許文献２には、あらかじめ回路基板側に半田を供給する構成は開示されていないため、図１４に示す構成でも、回路基板への実装において十分な半田量を確保することができず、図１３に示す構成と同様、実装信頼性を高めることは難しい。
【特許文献１】特開２００６−５４３１１号公報（２００６年２月２３日公開）
【特許文献２】特開平１１−８７３９１号公報（１９９９年３月３０日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来の構成では実装信頼性が十分ではないという問題を生ずる。
【００１２】
具体的には、特許文献１に記載の半導体装置７１では、接合膜７５がＡｕバンプ７３の頂面にしか堆積されていない。このため、十分な半田量を確保できず、実装信頼性が悪くなる。
【００１３】
図１３に示す半導体装置８１では、前述のように、回路基板６の電極６１のみに半田６２が供給されるので、十分な量の半田を供給できないため、実装信頼性を高めることが難しい。また、図１３（ｂ）において、半田６２が電極８２１まで濡れ上がった場合、この状態で高温放置試験を行うと、Ａｕバンプ３と電極８２１との界面に半田６２が流れ込み、ＡｕとＳｎの金属間化合物が形成され、早期に破断が発生してしまう。
【００１４】
特許文献２では、Ａｕバンプ９３上に直接半田９４が供給されているため、半田９４中へ拡散するＡｕの量が増加し、バンプ食われが発生しやすくなる。特に、Ａｕバンプ９３の突起９３ａは細いため、バンプ食われによる実装信頼性の低下が大きくなる。また、あらかじめＡｕバンプ９３に半田が濡れ上がった状態になっているため、半田の電極への濡れ上がりによる破断の発生がさらに起こりやすくなる。
【００１５】
また、特許文献２では、半導体装置の回路基板への実装において、回路基板上の電極にも半田を供給する構成については開示していない。すなわち、半導体９１を回路基板に実装する場合、半田はＡｕバンプ９３のみに供給されるので、十分な量の半田で実装することができない。そのため、特許文献２の構成では、実装信頼性を高めることができない。
【００１６】
なお、図１３に示す半導体装置８１において、Ａｕバンプ３のサイズを表面保護膜８２２と接する程度に大きくして、電極８２１を完全に覆うことにより、Ａｕバンプ３と電極８２１との界面に半田６２が流れ込むことを防止できる。しかしながら、この場合、Ａｕバンプ３の作成時のボンディング圧力によって、表面保護膜８２２にクラックが入るおそれがある。
【００１７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路基板への実装が容易で、実装信頼性の高い半導体装置を実現することにある。
【課題を解決するための手段】
【００１８】
本発明に係る半導体装置は、上記課題を解決するために、半導体基板と、当該半導体基板上の電極に設けられるメタルバンプとを備え、当該メタルバンプの周囲の少なくとも一部に半田層が形成されている半導体装置であって、前記メタルバンプは、前記半導体装置が実装される回路基板面に向かって突出する突出部を有し、前記メタルバンプと前記半田層との間に、前記メタルバンプを保護する金属層が形成されていることを特徴としている。
【００１９】
上記の構成によれば、半導体装置を回路基板に実装する際に、予めメタルバンプに半田層が形成されているので、回路基板側に供給する半田量を少なくしても、十分な半田量で半導体装置を回路基板に接合することができる。また、メタルバンプは突出部を有しているので、低加重で容易に半導体装置を実装することができ、半田層の接合面積が広くなるので、実装信頼性を高めることができる。さらに、メタルバンプと半田層との間に、メタルバンプを保護する金属層が形成されているので、半田によるバンプ食われを防止できる。したがって、回路基板への実装が容易で、実装信頼性の高い半導体装置を実現できるという効果を奏する。
【００２０】
本発明に係る半導体装置では、前記金属層は、少なくとも前記突出部を覆うことが好ましい。
【００２１】
突出部は細いため、バンプ食われによる実装信頼性の低下が大きくなる。上記の構成によれば、バンプ食われを防止する金属層が少なくとも突出部を覆っているので、高実装信頼性を確保することができる。
【００２２】
本発明に係る半導体装置では、前記メタルバンプが設けられる電極に露出部分が存在する場合、前記金属層は、前記電極の露出部分を覆うように形成されることが好ましい。
【００２３】
上記の構成によれば、金属層が電極の露出部分を覆っているので、メタルバンプと電極との界面に半田が流れ込むことによる破断の発生を防止することができる。
【００２４】
本発明に係る半導体装置では、前記金属層は、さらに前記半導体基板の表面保護膜の一部を覆っていてもよい。
【００２５】
本発明に係る半導体装置では、前記金属層は、スパッタ膜もしくは、めっき膜であってもよい。
【００２６】
本発明に係る半導体装置では、前記半田層は、前記メタルバンプの前記回路基板と対向する頂面と前記突出部とを覆うように形成されることが好ましい。
【００２７】
上記の構成によれば、半田層が突出部を覆うように形成され、突出部は回路基板面に向かって突出しているので、半導体装置を回路基板に実装する際、メタルバンプの半田層と回路基板側の半田層とを容易に接合できる。また、半田量が少なくなるので、半田層形成時もしくは実装時に、バンプ間ショートが起きる可能性を低減でき、特にファインピッチ品に適している。
【００２８】
本発明に係る半導体装置では、前記半田層は、前記金属層の全面を覆うように形成されることが好ましい。
【００２９】
上記の構成によれば、十分な半田量を確保できるので、より実装信頼性を高めることができる。
【００３０】
本発明に係る半導体装置では、前記半田層は、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法を含むすべてのプリコート法によって形成されることが好ましい。
【００３１】
上記の構成によれば、プリコート法はめっき法と比較して、短時間で多量の半田を供給することができる。ファインピッチ化には、スーパージャフィット法とスーパーソルダー法が、特に適している。
【００３２】
本発明に係る半導体装置では、前記半田層は、めっき法によって形成されてもよい。
【００３３】
上記の構成によれば、半田の供給に時間はかかるが、メタルバンプ同士の距離によって、供給可能な半田量が変化することがない。
【００３４】
本発明に係る半導体装置では、前記金属層は、Ｎｉが用いられていることが好ましい。
【００３５】
上記の構成によれば、半田層をスーパージャフィット法によって形成する場合、薬液処理により、半田粉末が付着するようにＮｉ層に粘着性を付与することができる。
【００３６】
本発明に係る半導体装置では、前記金属層には、Ｂｉ、Ｃｄ、Ｇｅ、Ｚｎ、Ｃｒ、ＧａおよびＴｉＷからなる群から選択される少なくとも１種の金属が用いられていることが好ましい。
【００３７】
上記の構成によれば、バンプ食われを防止し、高実装信頼性を確保することができる。
【００３８】
本発明に係る半導体装置では、前記メタルバンプは、ＡｕバンプまたはＣｕバンプであることが好ましい。
【００３９】
上記の構成によれば、良好な電気伝導性を確保することができる。
【００４０】
本発明に係る半導体装置では、前記突出部は、円錐形状の突起であることが好ましい。
【００４１】
上記の構成によれば、突出部の先端が鋭利であるので、さらに容易に半導体装置を実装することができる。
【００４２】
本発明に係る半導体装置では、前記突出部は、ループ形状であってもよい。
【００４３】
本発明に係る半導体装置の実装方法は、前記半導体装置を回路基板に実装する半導体装置の実装方法であって、前記回路基板上の電極に半田層を形成する工程と、前記半導体装置の半田層と前記回路基板上の電極に形成した半田層とを溶融接合させる工程とを有することを特徴としている。
【００４４】
本発明に係る半導体装置の実装構造は、前記半導体装置の前記半田層と、回路基板上の電極に形成した半田層とを溶融接合させることにより構成されることを特徴としている。
【００４５】
上記の構成によれば、回路基板上の電極と半導体装置との両方にあらかじめ半田が供給されているので、十分な半田量で接合することができる。また、半導体装置が備えるメタルバンプは、上記のように、突出部を有し、半田層とメタルバンプとの間に金属層が設けられているので、高い実装信頼性を確保できる。
【００４６】
本発明に係る半導体装置の実装方法では、前記回路基板上の電極に半田層を形成する工程では、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法を含むすべてのプリコート法もしくはめっき法によって半田層を形成してもよい。
【発明の効果】
【００４７】
本発明に係る半導体装置は、以上のように、半導体基板と、当該半導体基板上の電極に設けられるメタルバンプとを備え、当該メタルバンプの周囲の少なくとも一部に半田層が形成されている半導体装置であって、前記メタルバンプは、前記半導体装置が実装される回路基板面に向かって突出する突出部を有し、前記メタルバンプと前記半田層との間に、前記メタルバンプを保護する金属層が形成されているので、回路基板への実装が容易で、実装信頼性の高い半導体装置を実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００４８】
（実施の形態１）
本発明の一実施形態について図１ないし図６に基づいて説明すると以下の通りである。
【００４９】
図２は、本実施形態に係る半導体装置１を示す断面図である。半導体装置１は、半導体基板２およびＡｕバンプ３を備えており、半導体基板２の表面には、電極２１および表面保護膜２２が形成されている。Ａｕバンプ３は、電極２１上に設けられ、さらに円錐形状の突起３ａを有している。これにより、フリップチップ実装時に低加重で半田の表面酸化膜を突き破ることができる。
【００５０】
さらに、Ａｕバンプ３は、表面にＮｉ層３１が積層され、Ｎｉ層３１上に半田３２が供給される。Ｎｉ層３１は、Ａｕバンプ３を保護してバンプ食われを防ぐ役割を果たす。また、Ｎｉ層３１は、フリップチップ実装時に、突起３ａが半田３２に溶けないよう突起３ａを保護する。これにより、Ａｕバンプ３と半田３２との接合面積が広くなるので、実装信頼性を高めることができ、さらに、半田３２にクラックが入ってもそれ以上クラックが進展するのを防ぐことができる。
【００５１】
また、半導体装置１では、電極２１の一部が表面保護膜２２に覆われておらず露出している。そこで、表面保護膜２２の一部、および電極２１の露出している箇所にも、Ｎｉ層３１を堆積している。これにより、フリップチップ実装時に、半田がＡｕバンプ３と電極２１との界面に流れ込むことを防止できる。
【００５２】
続いて、半導体装置１のフリップチップ実装工程について説明する。
【００５３】
図１は、半導体装置１を回路基板６に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。このように、図１に示すフリップチップ実装方法では、半導体基板２上のＡｕバンプ３と、回路基板６上の電極６１の両方に半田を供給している。したがって、図１（ｂ）に示す実装構造は、図１３（ｂ）に示すような、回路基板上の電極のみに半田を供給する従来の実装構造に比べて、多くの半田を確保することができ、回路基板上の電極に供給する半田を少なくすることができる。すなわち、回路基板６上の電極６１へ半田６２を供給するときに、電極間ショートが発生しにくくなり、ファインピッチ基板でも、歩留まりが高くなる。また、擬似的な半田−半田接合なので、接合時に合金層を形成させる必要が無く、接合温度を低くすることができる。
【００５４】
なお、回路基板６上の電極６１への半田６２の供給は、スーパージャフィット法、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法などのすべてのプリコート法およびめっき法が使用できる。
【００５５】
続いて、図３および図４に基づいて、ＡｕバンプにＮｉ層を形成する工程、および半田を供給する工程について説明する。
【００５６】
図３は、Ａｕバンプ３にＮｉ層３１を形成する工程を示す断面図である。まず、半導体基板２の電極２１上にＡｕバンプ３を設け（図３（ａ））、Ａｕバンプ３全面、表面保護膜２２全面、および電極２１の露出している箇所に、スパッタ法を用いてＮｉ層３１ａを堆積する（図３（ｂ））。続いて、Ｎｉ層３１ａ全面にレジスト４を塗布し（図３（ｃ））、マスク５を用いて、除去したいＮｉ層３１ａ上に塗布したレジスト４１を感光する（図３（ｄ））。続いて、感光したレジスト４１を除去して、感光していないレジスト４２が残る（図３（ｅ））。その後、Ｎｉ層３１ａの露出した箇所をエッチングし（図３（ｆ））、最後に、残りのレジスト４２を除去する（図３（ｇ））。
【００５７】
これにより、Ｎｉ層３１ａは、Ａｕバンプ３全面、電極２１の露出部分、および表面保護膜２２の一部に堆積される。なお、Ａｕバンプ３をより確実に保護するために、Ｎｉ層３１ａは２０ｎｍ以上堆積することが望ましい。
【００５８】
図４は、スーパージャフィット法を用いて、Ａｕバンプ３に半田３２を供給する工程を示す断面図である。図３（ｇ）に示す状態で、Ｎｉ層３１ａを薬液処理することにより、表面に粘着性が付与されたＮｉ層３１ｂを形成する（図４（ａ））。その後、Ｎｉ層３１ｂに半田粉末３２ａを付着させ（図４（ｂ））、溶融レベリングする事により、Ｎｉ層３１表面に半田３２がプリコートされる（図４（ｃ））。
【００５９】
なお、半田３２の供給も、スーパージャフィット法だけでなく、めっき法も使用できる。図５に基づいて、めっき法を用いてＡｕバンプにＮｉ層および半田を供給する工程について説明する。
【００６０】
まず、半導体基板２の電極２１上にＡｕバンプ３を設けた状態で（図５（ａ））、めっき工程にて電気を供給するために、ＡｕもしくはＮｉからなるシード層３１ｃを、半導体基板２およびＡｕバンプ３の全面に、スパッタ法を用いて堆積する（図５（ｂ））。続いて、シード層３１ｃ上に、レジスト４３を塗布し（図５（ｃ））、Ｎｉ層を堆積したい箇所のレジスト４４を、マスク５１を用いて感光させる（図５（ｄ））。続いて、感光したレジスト４４を除去し、感光していないレジスト４５が残る（図５（ｅ））。続いて、Ｎｉ層３１ｄを、めっき法で堆積し（図５（ｆ））、続けて半田３２ｂを、めっき法で堆積する（図５（ｇ））。その後、レジスト４５を除去することにより、Ｎｉ層３１ｄ上に半田３２ｂが覆う状態となる（図５（ｈ））。
【００６１】
さらに、シード層３１ｃの露出部分を取り除く工程を図６に示す。
【００６２】
まず、半導体基板２およびＡｕバンプ３の全面に、新たにレジスト４６を塗布する（図６（ａ））。続いて、シード層３１ｃが露出している箇所のレジスト４７を、マスク５２を用いて感光させ（図６（ｂ））、感光したレジスト４７を除去する（図６（ｃ））。その後、露出したシード層３１ｃを除去し（図６（ｄ））、残りのレジスト４７を除去する（図６（ｅ））。
【００６３】
このように、めっき法を用いた場合、工程数が増えるためコストおよび時間がかかるが、Ｎｉ層を形成する際に、スパッタ法に比べＮｉ層を厚く形成できる。また、スーパージャフィット法のように、電極間距離によって供給可能な半田量が変わるといった問題は生じない。
【００６４】
なお、上記では、スーパージャフィット法およびめっき法について説明したが、これに限らず、ソルダーペースト法、スーパーソルダー法、ソルダーダムペースト法などのすべてのプリコート法が使用できる。例えば、スーパーソルダー法は、供給可能な半田量とペースト供給精度は、スーパージャフィト法と同等である一方、スーパージャフィット法よりも、工程数が多くなり（具体的には、レジスト塗布、レジスト感光、感光したレジストの除去、残ったレジストの除去が１工程ずつ増える）コストが増加する。また、ソルダーペースト法は、供給可能な半田量が少なく、ペースト供給精度も高くない。総合的に判断して、スーパージャフィット法が、最もファインピッチ化に適している。
【００６５】
（実施の形態２）
本発明の他の実施形態について図７ないし図１１に基づいて説明すると以下の通りである。
【００６６】
図７は、本実施形態に係る半導体装置１１の構成を示す断面図である。半導体装置１１は、図１に示す半導体装置１において、Ａｕバンプ３の全面に半田３２を供給する代わりに、Ａｕバンプ３の突起３ａおよび台座頂面上のＮｉ層３１にのみ半田３４を供給した構成である。これにより、図１に示す半導体装置１に比べて、確保できる半田量は少なくなるが、半田供給時もしくはフリップチップ実装時に、バンプ間ショートが起きる可能性を低減できる。よって、５０μm以下のファインピッチ品においては、図７に示す半導体装置１１を用いるのが望ましい。
【００６７】
続いて、半導体装置１１のフリップチップ実装工程について説明する。
【００６８】
図８は、半導体装置１１を回路基板６に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。図８（ｂ）に示す実装構造のように、半導体基板２および回路基板６に平行な方向に広がる半田３５は、図１（ｂ）に示す実装構造における半田３３に比べて少なくなる。したがって、フリップチップ実装時にバンプ間ショートが発生しにくくなる。また、Ａｕバンプ３は半田３５にしっかりと覆われており、実装信頼性に問題は無い。
【００６９】
続いて、本実施形態に係る半導体装置の変形例について説明する。
【００７０】
図９は、本実施形態に係る半導体装置１２の構成を示す断面図である。半導体装置１２では、表面保護膜２２が、半導体基板２上の電極２１を覆っていない。このため、半田がＡｕバンプ３と電極２１との界面に流れ込まないように、Ｎｉ層３１ｅをＡｕバンプ３の全面、および電極２１の露出している箇所に堆積し、さらに半田３２を、Ｎｉ層３１ｅの全面に堆積している。
【００７１】
また、図７に示す半導体装置１１と同様に、供給する半田量を少なくしてもよい。
【００７２】
図１０は、本実施形態に係る半導体装置１３の構成を示す断面図である。半導体装置１３は、図９に示す半導体装置１２において、Ａｕバンプ３の全面に半田３２を供給する代わりに、Ａｕバンプ３の突起３ａおよび台座頂面上のＮｉ層３１ｅにのみ半田３４を供給した構成である。当該構成でも、フリップチップ実装時に、十分な量の半田で回路基板と接合することができる。
【００７３】
また、上記ではＡｕバンプが突起を有する構成について説明したが、これに限らず、突起形状以外の突出部分を有していてもよい。例えば、図１１に示す半導体装置１４のように、Ａｕバンプ３ｂが、ループ形状の突出部３ｃを有していてもよい。この場合でも、Ａｕバンプ３ｂの全面にＮｉ層３１ｆを堆積し、さらに半田３６を堆積することにより、低加重で実装可能であり、十分な実装信頼性を確保できる。
【００７４】
さらに、Ａｕバンプをバンプ食われから保護する金属層として、Ｎｉ層である構成について説明したが、これに限定されず、Ｂｉ、Ｃｄ、Ｇｅ、Ｚｎ、Ｃｒ、Ｇａ、ＴｉＷ等の金属からなる金属層であってもよい。なお、Ａｕバンプへの半田供給をスーパージャフィット法で行う場合は、Ｎｉ層であるのが好ましい。また、半導体装置を実装するためのバンプとして、Ａｕバンプだけでなく、Ｃｕバンプを用いてもよい。
【００７５】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００７６】
本発明は、フリップチップ実装のためのメタルバンプを備える半導体装置に好適に適用できる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係る半導体装置を回路基板に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。
【図２】上記半導体装置を示す断面図である。
【図３】上記半導体装置のＡｕバンプにＮｉ層を形成する工程を示す断面図である。
【図４】スーパージャフィット法を用いて上記Ａｕバンプに半田を供給する工程を示す断面図である。
【図５】めっき法を用いて上記ＡｕバンプにＮｉ層および半田を供給する工程を示す断面図である。
【図６】シード層の露出部分を取り除く工程を示す断面図である。
【図７】本発明の他の実施形態に係る半導体装置を示す断面図である。
【図８】図７に示す半導体装置を回路基板に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。
【図９】本発明の他の実施形態に係る半導体装置の変形例を示す断面図である。
【図１０】本発明の他の実施形態に係る半導体装置の他の変形例を示す断面図である。
【図１１】本発明の他の実施形態に係る半導体装置のさらに他の変形例を示す断面図である。
【図１２】従来の半導体装置を示す断面図である。
【図１３】従来の半導体装置を回路基板に実装する工程を示す断面図であり、（ａ）は、実装前の状態を示しており、（ｂ）は、実装後の状態を示している。
【図１４】従来の他の半導体装置を示す断面図である。
【符号の説明】
【００７８】
１    半導体装置
２    半導体基板
３    Ａｕバンプ（メタルバンプ）
３ａ  突起（突出部）
３ｂ  Ａｕバンプ（メタルバンプ）
３ｃ  突出部
６    回路基板
１１〜１４  半導体装置
２１  電極
２２  表面保護膜
３２、３２ｂ、３４、３６  半田（半田層）
６１  電極
６２  半田（半田層）
【図１】
0004431606.tif 000002
【図２】
0004431606.tif 000003
【図３】
0004431606.tif 000004
【図４】
0004431606.tif 000005
【図５】
0004431606.tif 000006
【図６】
0004431606.tif 000007
【図７】
0004431606.tif 000008
【図８】
0004431606.tif 000009
【図９】
0004431606.tif 000010
【図１０】
0004431606.tif 000011
【図１１】
0004431606.tif 000012
【図１２】
0004431606.tif 000013
【図１３】
0004431606.tif 000014
【図１４】
0004431606.tif 000015