(57)【特許請求の範囲】
【請求項１】
１走査線単位で画像データの演算処理を行う演算部と、１走査線単位で画像データの書き込みおよび読み出しが可能な記憶部とを有する画像処理装置であって、
１走査線分の画像データを蓄積可能で、入力画像データを入力画像データの転送速度で書き込み、書き込んだ画像データを入力画像データの転送速度より高速に読み出すことが可能な少なくとも一つの入力ラインメモリと、
少なくとも上記入力ラインメモリから読み出された画像データを上記演算部または記憶部に入力させる転送部と、
上記演算部または記憶部から出力された画像データのうちのいずれかを選択するセレクタと、
１走査線分の画像データを蓄積可能で、上記セレクタで選択された画像データを入力画像データの転送速度より高速で書き込み、所定の速度で１走査線単位に画像データを読み出すことが可能な少なくとも一つの出力ラインメモリと、
１走査線単位で画像データを処理する、少なくとも１つの処理部と、
を更に有し、
上記演算部と上記記憶部は入力画像データの転送速度より高速で１走査線の画像データを受け取り、所定の処理の後、入力画像データの転送速度より高速で処理結果を出力し、
上記処理部が、上記入力ラインメモリからの入力データ、上記演算部と上記記憶部の間で交換される中間処理データまたは上記出力ラインメモリへ出力されるデータを必要な回数処理する、画像処理装置。
【請求項２】
上記転送部は、第１選択信号に応じて上記入力ラインメモリから読み出された画像データまたは上記記憶部から出力された画像データのいずれかを選択して上記演算部に入力させる第１セレクタと、第２選択信号に応じて上記入力ラインメモリから読み出された画像データまたは上記演算部から出力された画像データのいずれかを選択して上記記憶部に入力させる第２セレクタとを有し、
上記第１選択信号および第２選択信号は、上記演算部と上記記憶部が入力画像データと出力画像データを転送しない時間領域に、上記演算部と上記記憶部の間で中間処理データを交換するように供給される、請求項１記載の画像処理装置。
【請求項３】
データを出力するブロックのリードイネーブル信号と、そのデータを入力するブロックのライトイネーブル信号を、単一の信号として生成するタイミング発生器を更に有し、
上記入力ラインメモリおよび上記記憶部の少なくとも一方は、上記リードイネーブル信号を受けてデータを出力するブロックとして機能し、上記記憶部または上記演算部は、上記ライトイネーブル信号を受けてデータを入力するブロックとして機能し、
データを入力するブロックとしての上記記憶部または上記演算部は、データ出力ブロックとデータ入力ブロック間の遅延を補正するためにライトイネーブル信号を当該遅延分だけ遅延させることが可能なライトイネーブル遅延器を有する、請求項１または２記載の画像処理装置。
【請求項４】
複数のデータ出力ブロックからのデータを単一のデータ入力ブロックが入力する場合、それぞれのデータ出力ブロックとデータ入力ブロック間の遅延を整えるために、それぞれのデータ出力ブロックにリードイネーブル遅延器を有する、請求項３記載の画像処理装置。
【請求項５】
上記入力ラインメモリと上記演算部および上記記憶部間の転送速度、並びに上記出力ラインメモリと上記演算部および上記記憶部の間の転送速度と、上記演算部の演算速度と、上記記憶部の記憶速度が、それぞれ異なる、請求項１、２、３、または４記載の画像処理装置。
【請求項６】
入力ラインメモリを複数有し、各入力ラインメモリへの入力画像データがそれぞれ非同期であり、
上記記憶部が各入力ラインメモリに対応して設けられた入力バッファを複数有し、
上記記憶部が、１つの入力ラインメモリへの入力画像データの走査線に他の入力ラインメモリから対応する入力バッファに入力された他の入力画像データを同期させて出力する、請求項１〜５のいずれかに記載の画像処理装置。
【請求項７】
出力ラインメモリを複数有し、各出力ラインメモリからの出力画像データがそれぞれ非同期であり、
上記記憶部が、各出力ラインメモリに対応して設けられた出力バッファを複数有し、
上記記憶部が、１つの出力バッファから各出力バッファから入力画像データの走査線に同期した画像データを対応する出力ラインメモリに出力し、他の出力バッファから入力画像データの走査線に非同期の画像データを対応する出力ラインメモリに出力する、請求項１〜６のいずれかに記載の画像処理装置。
【請求項８】
上記入力ラインメモリから上記記憶部に入力される走査線と、上記演算部と上記記憶部の間で交換される中間処理データの走査線と、上記演算部または上記記憶部から上記出力ラインメモリへ出力されるデータの走査線が、互いに同期していない、請求項６または７記載の画像処理装置。
【請求項９】
上記演算部が、入力画像データの画素を間引く、請求項１〜８のいずれかに記載の画像処理装置。
【請求項１０】
上記演算部が、入力画像データの画素に対する補間処理を行う、請求項１〜９のいずれかに記載の画像処理装置。
【請求項１１】
上記処理部が複数の係数セットを備え、当該処理部を複数回使用する場合に使用する係数セットを変更する、請求項１〜１０のいずれかに記載の画像処理装置。
【請求項１２】
上記処理部が、マトリクス演算部を含み、上記マトリクス演算部は切り替えにより、「３×３」のマトリックス演算と、３個の三次多項式演算を行う、請求項１〜１１のいずれかに記載の画像処理装置。
【請求項１３】
上記入力ラインメモリの容量を超えた画素を有する走査線に係る画像データを入力する場合、上記入力ラインメモリの容量を超えた画素数の走査線を所定の画素数以下の複数のデータブロックに分割して、その走査線に係る画像データを上記入力ラインメモリに連続して書き込み、書き込み開始から所定の時間経過後走査線の一部を読み出し、さらに所定時間読み出しを停止した後再び走査線の残りの部分を読み出すことを繰り返す入力手段を有する、請求項１〜１２のいずれかに記載の画像処理装置。
【請求項１４】
上記複数のブロックに分割されたデータに対する処理を行った後、その処理結果を上記出力ラインメモリに書き込み、書き込みが開始されてから所定時間後に前記複数のブロックを連続して読み出すことにより元どおり一本の走査線として出力する出力手段を有する、請求項１３記載の画像処理装置。
【請求項１５】
上記入力手段は、上記読み出し停止期間中に読み出しアドレスを戻し、読み出したデータブロックの最終部分を次回読み出すデータブロックの最初の部分に重複して読み出す、請求項１３または１４記載の画像処理装置。
【請求項１６】
上記出力手段は、複数のブロックに分割されたデータを処理した後、その処理結果を上記出力ラインメモリに書き込む際、上記重複部分は書き込まず、書き込みが開始されてから所定時間後に上記複数のブロックを連続して読み出すことにより元どおり重複の無い一本の走査線として出力する、請求項１５記載の画像処理装置。
【請求項１７】
上記演算部は、画素毎または走査線毎に書き込み実行／停止を任意の周期に設定したライトイネーブル信号を出力し、このライトイネーブル信号により上記演算部、上記記憶部または上記出力ラインメモリの書き込みを制御することにより画像の縮小を行う、請求項１〜１６のいずれかに記載の画像処理装置。
【請求項１８】
上記演算部は、画素毎または走査線毎に読み出し実行／停止を任意の周期に設定したリードイネーブル信号を出力し、このリードイネーブル信号により上記入力ラインメモリまたは上記記憶部の読み出しを制御することにより画像の拡大を行う、請求項１〜１７のいずれかに記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１走査線単位に画像データに対する演算を行う画像プロセッサとしての演算部と、１走査線単位に書き込みおよび読み出しが可能な記憶部を有する画像処理装置に関するものである。
【０００２】
【従来の技術】
図１は、従来の画像処理装置の基本構成を示すブロック図であり、図２は、図１の画像処理装置のタイミングチャートである。
【０００３】
この画像処理装置１０は、図１に示すように、１走査線単位にデータ演算する演算部１３と、１走査線単位に書き込みおよび読み出し可能な記憶部１４と、選択信号ＳＬ１に応じて演算部１３の出力データまたは記憶部１４からの読み出しデータを出力するセレクタ１５とにより構成されている。
【０００４】
また、演算部１３は、たとえば複数のプロセッサ・エレメント（ＰＥ）を並列に配置し、各々の命令に応じて複数のＰＥに同一の処理を並列的に実行させるＳＩＭＤ( Single-Instruction Multiple-Data) 型の画像ＤＳＰ(Digital SignalProsessor)により構成される。
【０００５】
このような構成を有する画像処理装置１０においては、１走査線分の入力画像ＩＳＩＭが、外部クロックと同じ周波数のクロックに同期して演算部１３あるいは記憶部１４に導かれる。
演算部１３または記憶部１４から出力される中間処理データＴ１３またはＴ１４は記憶部１４または演算部１３へフィードバックされる。
演算部１３で所定の演算処理を受けた画像データＳ１３、または記憶部１４から読み出された画像データＳ１４は、セレクタ１５を介し、外部クロックと同じ周波数のクロックに同期して出力される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の画像処理装置においては、画像の走査線単位で処理する演算部１３、記憶部１４等のデータ転送に、画像データを外部に対して入出力するためのクロックを使用していたため、プロセッサが高速に動作できる場合でも低速で使用され、処理能力を最大限に利用することができないという不利益がある。さらに、演算部１３および記憶部１４は、入出力画像Ｓ１１，Ｓ１３，Ｓ１４に加えて、フィードバックされる中間処理データＴ１３およびＴ１４を入出力する必要があるため、演算部１３および記憶部１４の入出力端子が増加してしまう不利益がある。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、外部との入出力が低速の場合でも内部を高速で動作させることができ、処理能力を最大限に引き出すことが可能な画像処理装置を提供することにある。さらに、演算部１３および記憶部１４の入出力端子を最小限にした画像処理装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、１走査線単位で画像データの演算処理を行う演算部と、１走査線単位で画像データの書き込みおよび読み出しが可能な記憶部とを有する画像処理装置であって、１走査線分の画像データを蓄積可能で、入力画像データを入力画像データの転送速度で書き込み、書き込んだ画像データを入力画像データの転送速度より高速に読み出すことが可能な少なくとも一つの入力ラインメモリと、少なくとも上記入力ラインメモリから読み出された画像データを上記演算部または記憶部に入力させる転送部と、上記演算部または記憶部から出力された画像データのうちのいずれかを選択するセレクタと、１走査線分の画像データを蓄積可能で、上記セレクタで選択された画像データを入力画像データの転送速度より高速で書き込み、所定の速度で１走査線単位に画像データを読み出すことが可能な少なくとも一つの出力ラインメモリとを有し、上記演算部と上記記憶部は入力画像データの転送速度より高速で１走査線の画像データを受け取り、所定の処理の後、入力画像データの転送速度より高速で処理結果を出力する。
【０００９】
また、本発明では、上記転送部は、第１選択信号に応じて上記入力ラインメモリから読み出された画像データまたは上記記憶部から出力された画像データのいずれかを選択して上記演算部に入力させる第１セレクタと、第２選択信号に応じて上記入力ラインメモリから読み出された画像データまたは上記演算部から出力された画像データのいずれかを選択して上記記憶部に入力させる第２セレクタとを有し、上記第１選択信号および第２選択信号は、上記演算部と上記記憶部が入力画像データと出力画像データを転送しない時間領域に、上記演算部と上記記憶部の間で中間処理データを交換するように供給される。
【００１０】
また、本発明では、データを出力するブロックのリードイネーブル信号と、そのデータを入力するブロックのライトイネーブル信号を単一の信号として生成するタイミング発生器を有し、上記入力ラインメモリおよび上記記憶部の少なくとも一方は、上記リードイネーブル信号を受けてデータを出力するブロックとして機能し、上記記憶部または上記演算部は、上記ライトイネーブル信号を受けてデータを入力するブロックとして機能し、データを入力するブロックとしての上記記憶部または上記演算部は、データ出力ブロックとデータ入力ブロック間の遅延を補正するためにライトイネーブル信号を当該遅延分だけ遅延させることが可能なライトイネーブル遅延器を有する。
【００１１】
また、本発明では、複数のデータ出力ブロックからのデータを単一のデータ入力ブロックが入力する場合、それぞれのデータ出力ブロックとデータ入力ブロック間の遅延を整えるために、それぞれのデータ出力ブロックにリードイネーブル遅延器を有する。
【００１２】
また、本発明では、上記入力ラインメモリと上記演算部および上記記憶部間の転送速度、並びに上記出力ラインメモリと上記演算部と上記記憶部の間の転送速度と、上記演算部の演算速度と、上記記憶部の記憶速度が、それぞれ異なる。
【００１３】
また、本発明では、入力ラインメモリを複数有し、各入力ラインメモリへの入力画像データがそれぞれ非同期であり、上記記憶部が各入力ラインメモリに対応して設けられた入力バッファを複数有し、上記記憶部が、１つの入力ラインメモリへの入力画像データの走査線に他の入力ラインメモリから対応する入力バッファに入力された他の入力画像データを同期させて出力する。
【００１４】
また、本発明では、出力ラインメモリを複数有し、各出力ラインメモリからの出力画像データがそれぞれ非同期であり、上記記憶部が各出力ラインメモリに対応して設けられた出力バッファを複数有し、上記記憶部が、１つの出力バッファから各出力バッファから入力画像データの走査線に同期した画像データを対応する出力ラインメモリに出力し、他の出力バッファから入力画像データの走査線に非同期の画像データを対応する出力ラインメモリに出力する。
【００１５】
また、本発明では、上記入力ラインメモリから上記記憶部に入力される走査線と、上記演算部と上記記憶部の間で交換される中間処理データの走査線と、上記演算部または上記記憶部から上記出力ラインメモリへ出力されるデータの走査線が、互いに同期していない。
【００１６】
また、本発明では、上記演算部が入力画像データの画素を間引く。
【００１７】
また、本発明では、上記演算部が入力画像データの画素に対する補間処理を行う。
【００１８】
また、本発明では、上記演算部と上記記憶部に加えて、１走査線単位で画像データを処理する処理部を少なくとも一つ有し、上記入力ラインメモリからの入力データ、上記演算部と上記記憶部の間で交換される中間処理データまたは上記出力ラインメモリへ出力されるデータを必要な回数処理する。
【００１９】
また、本発明では、上記処理部が複数の係数セットを備え、当該処理部を複数回使用する場合に使用する係数セットを変更する。
【００２０】
また、本発明では、上記処理部がマトリクス演算部を含み、上記マトリクス演算部は切り替えにより、「３×３」のマトリックス演算と、３個の三次多項式演算を行う。
【００２１】
また、本発明では、上記入力ラインメモリの容量を超えた画素を有する走査線に係る画像データを入力する場合、上記入力ラインメモリの容量を超えた画素数の走査線を所定の画素数以下の複数のデータブロックに分割して、その走査線に係る画像データを上記入力ラインメモリに連続して書き込み、書き込み開始から所定の時間経過後走査線の一部を読み出し、さらに所定時間読み出しを停止した後再び走査線の残りの部分を読み出すことを繰り返す入力手段を有する。
【００２２】
また、本発明では、上記複数のブロックに分割されたデータに対する処理を行った後、その処理結果を上記出力ラインメモリに書き込み、書き込みが開始されてから所定時間後に前記複数のブロックを連続して読み出すことにより元どおり一本の走査線として出力する出力手段を有する。
【００２３】
また、本発明では、上記入力手段は、上記読み出し停止期間中に読み出しアドレスを戻し、読み出したデータブロックの最終部分を次回読み出すデータブロックの最初の部分に重複して読み出す。
【００２４】
また、本発明では、上記出力手段は、複数のブロックに分割されたデータを処理した後、その処理結果を上記出力ラインメモリに書き込む際、上記重複部分は書き込まず、書き込みが開始されてから所定時間後に上記複数のブロックを連続して読み出すことにより元どおり重複の無い一本の走査線として出力する。
【００２５】
また、本発明では、上記演算部は、画素毎または走査線毎に書き込み実行／停止を任意の周期に設定したライトイネーブル信号を出力し、このライトイネーブル信号により上記演算部、上記記憶部または上記出力ラインメモリの書き込みを制御することにより画像の縮小を行う。
【００２６】
また、本発明では、上記演算部は、画素毎または走査線毎に読み出し実行／停止を任意の周期に設定したリードイネーブル信号を出力し、このリードイネーブル信号により上記入力ラインメモリまたは上記記憶部の読み出しを制御することにより画像の拡大を行う。
【００２７】
本発明によれば、入力部と出力部に、それぞれ１走査線分の画像データを蓄積可能なラインメモリ（入力ラインメモリと出力ラインメモリ）が配置される。
そして、入力画像データを入力画像データの転送速度で入力ラインメモリに書き込み、入力ラインメモリに書き込まれた画像データを入力画像データの転送速度より高速に読み出して演算部または記憶部に転送する。
演算部と記憶部は入力画像データの転送速度より高速で１走査線の画像データを受け取り、所定の処理の後、高速で処理結果を出力する。
演算部または記憶部から出力された画像データをセレクタで選択し、入力画像データの速度より高速にで出力ラインメモリに書き込み、所定の速度で出力ラインメモリから１走査線単位に出力画像データを読み出す。
【００２８】
【発明の実施の形態】
第１実施形態
図３は、本発明に係る画像処理装置の第１の実施形態を示すブロック図である。また、図４は、図３の画像処理装置のタイミングチャートである。
【００２９】
本第１の実施形態に係る画像処理装置２０は、図３に示すように、クロック発生器２１、タイミング発生器２２、入力ラインメモリ２３、出力ラインメモリ２４、演算部２５、記憶部２６、およびセレクタ２７，２８，２９を有している。
そして、セレクタ２７（第１セレクタ）とセレクタ２８（第２セレクタ）により転送部が構成される。
【００３０】
クロック発生器２１は、外部クロック（たとえば数十ＭＨｚ）ＥＸＣＫよりｎ倍の周波数、たとえば数百ＭＨｚの内部クロックＩＮＴＣＫを発生し、入力ラインメモリ２３の読み出し系、出力ラインメモリ２４の書き込み系、演算部２５の入出力系、記憶部２６の読み出し系および書き込み系、並びに各セレクタ２７〜２９に供給する。
【００３１】
タイミング発生器２２は、所定のタイミング信号を生成し、入力ラインメモリ２３の読み出し系、演算部２５の読み出し系、および記憶部２６の読み出し系に所定にリードイネーブル信号ｒｅとして供給し、また演算部２５の入力系、記憶部２６の書き込み系、および出力ラインメモリの書き込み系にライトイネーブル信号ｗｅとして供給する。
【００３２】
入力ラインメモリ２３は、１走査線分の画像データを蓄積可能で、１走査線分の入力画像ＩＳＩＭを、水平同期信号Ｈsync間（１水平同期期間）に内部クロックＩＮＴＣＫより低速（たとえば数十ＭＨｚ）の外部クロックＥＸＣＫに同期して書き込む。
また、入力ラインメモリ２３は、タイミング発生器２２によりリードイネーブル信号ｒｅを受けて、外部クロックＥＸＣＫより高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して１走査線分の画像データを読み出し、信号Ｓ２３としてセレクタ２７および２８に供給する。
【００３３】
出力ラインメモリ２４は、１走査線分の画像データを蓄積可能で、演算部２５の出力画像データまたは記憶部２６から読み出された１走査線分の画像データを、セレクタ２９を介して信号Ｓ２９として、外部クロックＥＸＣＫより高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して書き込む。
また、出力ラインメモリ２４は、内部クロックＩＮＴＣＫより低速（たとえば数十ＭＨｚ）の外部クロックＥＸＣＫに同期して１走査線分の画像データを出力画像ＯＳＩＭとして読み出す。
【００３４】
演算部２５は、たとえば複数のＰＥを並列に配置し、各々の命令に応じて複数のＰＥに同一の処理を並列的に実行させるＳＩＭＤ型の画像ＤＳＰにより構成され、入力系にタイミング発生器２２によるライトイネーブル信号ｗｅを受けて、高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して、入力ラインメモリ２３または記憶部２６から読み出された１走査線分の画像データをセレクタ２７を介し信号Ｓ２７として受け取り、たとえば畳み込み演算等の所定の処理を行い、処理結果を内部クロックＩＮＴＣＫに同期して出力する。
【００３５】
記憶部２６は、１走査線単位に書き込みおよび読み出し可能で、書き込み系にタイミング発生器２２によるライトイネーブル信号ｗｅを受けて、高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して、入力ラインメモリ２３から読み出されたまたは演算部２５から出力された１走査線分の画像データを、セレクタ２８を介し信号Ｓ２８として受け取って書き込み、また、読み出し系にタイミング発生器２２によるリードイネーブル信号ｒｅを受けて、高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して、１走査線分の画像データを信号Ｓ２６として読み出しセレクタ２７および２９に出力する。
【００３６】
セレクタ２７は、図示しない制御系により選択信号ＳＬ２１に応じて、入力ラインメモリ２３または記憶部２６から読み出された１走査線分の画像データのうちの一方を選択し信号Ｓ２７として演算部２５に出力する。
【００３７】
セレクタ２８は、図示しない制御系により選択信号ＳＬ２２に応じて、入力ラインメモリ２３から読み出されまたは演算部２５から出力された１走査線分の画像データのうちの一方を選択し信号Ｓ２８として、記憶部２６に出力する。
【００３８】
セレクタ２９は、図示しない制御系により選択信号ＳＬ２３に応じて、演算部２５から出力されまたは記憶部２６から読み出された１走査線分の画像データのうちの一方を選択し信号Ｓ２９として、出力ラインメモリ２４に出力する。
【００３９】
また、本実施形態においては、図４（ｃ），（ｄ）に示すように、演算部２５と記憶部２６が入力画像データと出力画像データを転送しない時間領域に、演算部２５と記憶部２６の間で中間処理データを交換するように、すなわち図４（ｃ）に示すように、入力ラインメモリ２３の画像データが書き込まれてから信号Ｓ２３として読み出されるまでの間、図４（ｄ）に示すように、演算部２５と記憶部２６間でデータ転送を行うように、セレクタ２７，２８に対して選択信号ＳＬ２１，ＳＬ２２が供給される。
【００４０】
さらに、本実施形態においては、１つのタイミング発生器２２で発生したタイミング信号をリードイネーブル信号ｒｅおよびライトイネーブル信号ｗｅとして入力ラインメモリ２３、記憶部２６、演算部２５、出力ラインメモリ２４に供給するが、データ転送時の遅延分を考慮して、書き込み側あるいは、読み出し側および書き込み側の両者に遅延分を補正するためめの可変遅延器が設けられる。
その例を図５および図６に示す。
【００４１】
図５は、入力ラインメモリ２３から読み出した１走査線分の画像データを、記憶部２６に転送する場合の受信側の記憶部２６に可変遅延器２６１を設けた例を示す図である。
すなわち、図５の例は、データを出力するブロックである入力ラインメモリ２３のリードイネーブル信号ｒｅと、そのデータを入力するブロックである記憶部２６のライトイネーブル信号ｗｅを、単一のタイミング発生器２２で発生し、データ出力ブロックとデータ入力ブロック間の遅延Ｎを補正するために、ヂータ入力ブロックである記憶部２６にライトイネーブル可変遅延器２６１を備える。
【００４２】
この場合、入力ラインメモリ２３から読み出した１走査線分の画像データを、記憶部２６に転送するとＮクロックの遅延があるものとして、可変遅延器２６１に対して供給されるライトイネーブル信号ｗｅを図示しない制御系の指示によりＮ遅延させて記憶部２６の書き込み系に入力させる。
【００４３】
図６は、入力ラインメモリ２３から読み出した１走査線分の画像データ、および記憶部２６から読み出した画像データを、演算部２５に転送する場合の転送側の入力ラインメモリ２３および記憶部２６に可変遅延器２３１、２６２をそれぞれ設け、受信側の演算部２５にも可変遅延器２５１を設けた例を示す図である。
すなわち、図６の例は、複数のデータ出力ブロックである入力ラインメモリ２３と記憶部２６からのデータを単一のデータ入力ブロックである演算部２５が入力する場合、それぞれのデータ出力ブロックとデータ入力ブロック間の遅延を整えるために、それぞれのデータ出力ブロックである入力ラインメモリ２３および記憶部２６にリードイネーブル可変遅延器２３１，２６１を備え、データ入力ブロックである演算部２５にライトイネーブル可変遅延器２５１を備える。
【００４４】
この場合、入力ラインメモリ２３から読み出した１走査線分の画像データを、演算部２５に転送するとＭクロックの遅延があるものとし、記憶部２６から読み出した１走査線分の画像データを、演算部２５に転送するとＮクロックの遅延があるものとして、可変遅延器２３１に対して供給されるリードイネーブル信号ｒｅを図示しない制御系の指示によりＮクロック分だけ遅延させて入力ラインメモリ２３の読み出し系に供給し、可変遅延器２６２に対して供給されるリードイネーブル信号ｒｅをＭクロックだけ遅延させて記憶部２６の読み出し系に入力させる。そして、演算部２５の可変遅延器２５１に供給されるライトイネーブル信号ｗｅをＭ＋Ｎクロック分だけ遅延させて演算部２５の入力系に入力させる。
【００４５】
次に、上記構成による動作を説明する。
まず、入力ラインメモリ２３において、１走査線分の入力画像ＩＳＩＭが、水平同期信号Ｈsync間（１水平同期期間）に内部クロックＩＮＴＣＫより低速（たとえば数十ＭＨｚ）の外部クロックＥＸＣＫに同期して書き込まれる。
入力ラインメモリ２３に書き込まれた画像データは、所定時間経過後、たとえば次の水平同期信号Ｈsyncの入力直前に、タイミング発生器２２によりリードイネーブル信号ｒｅを受けて、外部クロックＥＸＣＫより高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して読み出され、信号Ｓ２３としてセレクタ２７および２８に供給される。
【００４６】
セレクタ２７には、図示しない制御系により選択信号ＳＬ２１が供給され、セレクタ２７では、選択信号ＳＬ２１に応じて入力ラインメモリ２３または記憶部２６から読み出された１走査線分の画像データのうちの一方が選択されて信号Ｓ２７として演算部２５に出力される。
同様に、セレクタ２８には、図示しない制御系により選択信号ＳＬ２２が供給され、セレクタ２８では、選択信号ＳＬ２２に応じて、入力ラインメモリ２３から読み出されまたは演算部２５から出力された１走査線分の画像データのうちの一方が選択されて、信号Ｓ２８として、記憶部２６に出力される。
【００４７】
そして、入力ラインメモリ２３の画像データが書き込まれてから信号Ｓ２３として読み出されるまでの間、演算部２５と記憶部２６間でデータ転送を行うように、セレクタ２７，２８に対して選択信号ＳＬ２１，ＳＬ２２が供給される。これにより、演算部２５と記憶部２６が入力画像データと出力画像データを転送しない時間領域に、演算部２５と記憶部２６の間で中間処理データが交換される。
【００４８】
演算部２５では、可変遅延器２５１で所定時間遅延されたタイミング発生器２２によるライトイネーブル信号ｗｅが入力系に供給され、高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して、入力ラインメモリ２３または記憶部２６から読み出された１走査線分の画像データがセレクタ２７を介し信号Ｓ２７として供給される。そして、演算部２５においては、たとえば畳み込み演算等の所定の処理が行われて、その処理結果が内部クロックＩＮＴＣＫに同期してセレクタ２８および２９に出力される。
【００４９】
記憶部２６では、書き込み系にタイミング発生器２２によるライトイネーブル信号ｗｅがたとえば可変遅延器２６１で所定時間遅延されて書き込み系に入力され、高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して、入力ラインメモリ２３から読み出されたまたは演算部２５から出力された１走査線分の画像データが、セレクタ２８を介し信号Ｓ２８として受け取られて書き込まれる。
また、記憶部２６では、可変遅延器２６２で所定時間遅延された読み出し系にタイミング発生器２２によるリードイネーブル信号ｒｅを受けて、高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して、１走査線分の画像データが信号Ｓ２６として読み出されて、セレクタ２７および２９に出力される。
【００５０】
セレクタ２９には、図示しない制御系により選択信号ＳＬ２３が供給され、セレクタ２９では、供給された選択信号ＳＬ２３に応じて、演算部２５から出力されまたは記憶部２６から読み出された１走査線分の画像データのうちの一方が選択され、信号Ｓ２９として、出力ラインメモリ２４に出力される。
【００５１】
出力ラインメモリ２４においては、演算部２５の出力画像データまたは記憶部２６から読み出された１走査線分の画像データが、セレクタ２９を介して信号Ｓ２９として、外部クロックＥＸＣＫより高速のクロック発生器２１で発生された内部クロックＩＮＴＣＫに同期して書き込まれる。
そして、出力ラインメモリ２４では、内部クロックＩＮＴＣＫに同期して書き込まれた１走査線分の画像データが、内部クロックＩＮＴＣＫより低速（たとえば数十ＭＨｚ）の外部クロックＥＸＣＫに同期して、出力画像ＯＳＩＭとして読み出される。
【００５２】
以上説明したように、本第１の実施形態によれば、１走査線単位で画像データの演算処理を行う演算部２５と、１走査線単位で画像データの書き込みおよび読み出しが可能な記憶部２６とを有する画像処理装置において、入力部と出力部に、それぞれ１走査線分の画像データを蓄積可能な入力ラインメモリ２３と出力ラインメモリ２４を配置し、入力画像データを入力画像データの転送速度で入力ラインメモリ２３に書き込み、入力ラインメモリに書き込まれた画像データを入力画像データの転送速度よりｎ倍高速に読み出して、演算部２５または記憶部２６に送出し、演算部２５と記憶部２６はｎ倍の速度で１走査線の画像データを受け取り、所定の処理の後、ｎ倍の速度で処理結果を出力し、演算部２５または記憶部２６から出力された画像データをセレクタ２９で選択し、ｎ倍の速度で出力ラインメモリ２４に書き込み、所定の速度で出力ラインメモリ２４から１走査線単位に出力画像データを読み出すように構成したので、外部との入出力が低速の場合でも装置内部を高速で動作させることができ、プロセッサ能力を最大限に引き出すことが可能となる利点がある。
【００５３】
また、演算部２５と記憶部２６が入力画像データと出力画像データを転送しない時間領域に、演算部２５と記憶部２６の間で中間処理データを交換することが可能となる。
さらに、演算部２５および記憶部２６の前にデータセレクタ２７および２８を配置することにより、演算部２５および記憶部２６の入力端子を削減している。演算部２５および記憶部２６から出力する出力画像データと中間処理データは、それぞれ同一の出力端子から出力されるので、演算部２５および記憶部２６の出力端子も削減されている。
さらに、データを出力するブロックとしての入力ラインメモリ２３のリードイネーブル信号ｒｅと、そのデータを入力するブロックとしての演算部２５および記憶部２６のライトイネーブル信号ｗｅを、単一のタイミング発生器２２で発生し、データ出力ブロックとデータ入力ブロック間の遅延を補正するために、データ入力ブロックとしての演算部２５および記憶部２６にライトイネーブル遅延器２５１および２６１を備え、また、複数のデータ出力ブロックとしての入力ラインメモリ２３および記憶部２６からのデータを単一のデータ入力ブロックとしての演算部２５または記憶部２６が入力する場合、それぞれのデータ出力ブロックとデータ入力ブロック間の遅延を整えるために、それぞれのデータ出力ブロックにリードイネーブル遅延器２３１，２６２およびライトイネーブル遅延器２５１を備えることから、画像処理装置２０内でのデータ転送を効率よく、高精度に行うことができる。
【００５４】
第２実施形態
図７は、本発明に係る画像処理装置の第２の実施形態を示すブロック図である。
【００５５】
本第２の実施形態が上述した第１の実施形態と異なる点は、入出力ラインメモリと演算部と記憶部の間の転送速度と、演算部の演算速度と、記憶部の記憶速度が、それぞれ異なるように構成したことにある。
【００５６】
具体的には、本第２の実施形態に係る画像処理装置２０Ａは、演算部２５Ａを入力バッファ２５２、出力バッファ２５３、および演算回路２５４により構成し、記憶部２６Ａを入力バッファ２６３、出力バッファ２６４、および記憶回路２６５により構成し、各入力バッファ２５２、２６３および出力バッファ２５３、２６４は、クロック発生器２１（図７には図示せず）で生成した内部クロックＩＮＴＣＫに同期して画像データの入出力を行い、演算回路２５４と記憶回路２６５を内部クロックＩＮＴＣＫと異なる周波数の内部クロックＣＫcal 、ＣＫmemに同期して演算動作、および記憶動作を行うにように構成されている。
ただし、内部クロックＣＫcal 、ＣＫmem の周波数は、外部クロックＥＸＣＫの周波数より高い値に設定される。
【００５７】
なお、図７においては、一部の回路を図示していないが、その他の構成、および作用は第１の実施形態と同様である。
【００５８】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００５９】
第３実施形態
図８は、本発明に係る画像処理装置の第３の実施形態を示すブロック図である。
【００６０】
本第３の実施形態が上述した第２の実施形態と異なる点は、記憶部が入力バッファを複数（本第３の実施形態では２）備え、これに対応して第２の入力ラインメモリを設け、第１の入力ラインメモリ２３−１から記憶部２６Ｂの第１の入力バッファ２６３−１に入力される第１の入力画像ＩＳＩＭ１、演算部２５Ｂと記憶部２６Ｂの間で交換される中間処理データまたは演算部２５Ｂまたは記憶部２６Ｂから出力ラインメモリ２４へ出力されるデータの走査線と同期していない第２の入力画像ＩＳＩＭ２を第２の入力ラインメモリ２３−２から記憶部２６Ｂの第２の入力バッファ２６３−２に入力させて、出力バッファ２６４から出力する段階で第２の画像を第１の画像に同期させるように構成したことにある。
【００６１】
なお、図８においては、一部の回路を図示していないが、その他の構成、および作用は第２の実施形態と同様である。
ただし、演算部２５Ｂの演算回路２５４、記憶部２６Ｂの記憶回路２６５のクロックとしては、第２の実施形態のように内部クロックＣＫcal 、ＣＫmem を用いてもよいし、内部クロックＩＮＴＣＫを用いてもよい。
【００６２】
本第３の実施形態によれば、上述した第１および第２の実施形態の効果と同様の効果を得ることができる。
加えて、本第３の実施形態によれば、たとえば第１の入力画像ＩＳＩＭ１が放送局からの画像データで、第２の入力画像ＩＳＩＭ２がビデオ録画された画像のの再生データで、両画像を同一のディスプレイに表示させる場合等に有効である。
【００６３】
第４実施形態
図９は、本発明に係る画像処理装置の第４の実施形態を示すブロック図である。
【００６４】
本第４の実施形態が上述した第２の実施形態と異なる点は、記憶部が出力バッファを複数（本第４の実施形態では２）備え、これに対応して第２の出力ラインメモリを設け、演算部２５Ｃと記憶部２６Ｃの間で交換される中間処理データまたは入力ラインメモリ２３から演算部２５Ｃまたは記憶部２６Ｃへ入力されるデータ、演算部２５Ｃまたは記憶部２６Ｃから第１の出力ラインメモリ２４−１へ入力されるデータの走査線と同期していない第２の画像データを、第２の出力ラインメモリ２６４−２を介して第２の出力画像ＯＳＩＭ２として出力するように構成したことにある。
【００６５】
なお、図９においては、一部の回路を図示していないが、その他の構成、および作用は第２の実施形態と同様である。
ただし、演算部２５Ｃの演算回路２５４、記憶部２６Ｃの記憶回路２６５のクロックとしては、第２の実施形態のように内部クロックＣＫcal 、ＣＫmem を用いてもよいし、内部クロックＩＮＴＣＫを用いてもよい。
【００６６】
本第３の実施形態によれば、上述した第１および第２の実施形態の効果と同様の効果を得ることができる。
加えて、本第４の実施形態によれば、たとえば第１の画像データが高品質のＨＤＴＶ用のデータである場合に、この画像をビデオ装置で録画する場合には、たとえばＮＴＳＣ方式の標準方式（ＳＤ方式）のデータに変換して出力する必要があることから、このような場合等に有効な構成である。
この場合、演算部２５Ｃの一部において、ＨＤＴＶ方式からＳＤ方式へのいわゆるダウンコンバートが行われ、変換後のデータが記憶部２６Ｃの第２の出力バッファ２６４−２から出力される。
【００６７】
第５実施形態
図１０は、本発明に係る画像処理装置の第５の実施形態を示すブロック図である。
【００６８】
本第５の実施形態は、上述した第３および第４の実施形態に係る構成を含むように構成されている。
すなわち、第２の入力ラインメモリ２３−２と第２の出力ラインメモリ２４−２を設け、さらに記憶部２６Ｄに第２の入力バッファ２６３−２と第２の出力バッファ２６４−２を設けている。
【００６９】
この場合、入力ラインメモリから記憶部２６Ｄに入力される走査線と、演算部２５Ｄと記憶部２６Ｄの間で交換される中間処理データの走査線と、演算部２５Ｄまたは記憶部２６Ｄから出力ラインメモリへ出力されるデータの走査線が、互いに同期していない場合等に有効である。
【００７０】
本第５に実施形態によれば、上述した第３および第４の効果と同様の効果を得ることができる。
【００７１】
第６実施形態
図１１は、本発明に係る画像処理装置の第６の実施形態を示すブロック図である。また、図１２は、図１１の画像処理装置のタイミングチャートである。
【００７２】
本第６の実施形態に係る回路構成は、基本的には図３に示す第１の実施形態の場合と同様であるが、図１２（ｅ）に示すように、演算部２５Ｅおよび記憶部２６Ｅの出力画像データの一走査線中の画素数が、図１２（ｃ）に示す入力ラインメモリ２３の出力画像データＳ２３より少なくなっている点が第１の実施形態の場合と異なる。
【００７３】
この場合、演算部２５Ｅにおいて、圧縮等の画素の間引き処理が行われる。
なお、図１１においては、一部の回路を図示していないが、その他の構成、および作用は第１の実施形態と同様である。
第６の実施形態は入力画像に比して出力画像の画素数が減少する圧縮の例だが、逆に画素数が増加する拡大の場合も同様である。
【００７４】
本第６の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００７５】
第７実施形態
図１３は、本発明に係る画像処理装置の第７の実施形態を示すブロック図である。また、図１４は、図１３の画像処理装置のタイミングチャートである。
【００７６】
本第７の実施形態に係る回路構成は、基本的には図３に示す第１の実施形態の場合と同様であるが、図１４（ｅ）に示すように、演算部２５Ｆおよび記憶部２６Ｆの出力画像データの走査線数が、図１４（ｃ）に示す入力ラインメモリ２３の出力画像データＳ２３より多くなっている点が第１の実施形態の場合と異なる。
【００７７】
この場合、演算部２５Ｆにおいて、入力画像の走査線に対する走査線の補間処理が行われる。
【００７８】
たとえばテレビジョンやビデオ機器等で扱われる画像信号はインターレース信号であるが、インターレース信号は、画像中に細かい横線があるとちらつきが生じる。
これに対して、コンピュータ用の信号として用いられるプログレッシブ信号では、そのようなことがない。
したがって、近年、テレビジョン受像機でもインターレース信号からプログレッシブ信号に変換を行い、プログレッシブで表示を行うことから、インターレース信号からプログレッシブ信号に変換（ＩＰ変換）する必要がある場合に有効である。
演算部２５Ｅは、インターレース信号のデータが存在しないラインについて、現フレームのデータと、１フレームあるいは２フレーム前のデータとを比較して動き検出を行って、補間データを作成し、この補間データに基づいてインターレース信号からプログレッシブ信号に変換する。
【００７９】
第７の実施形態は入力画像に比して出力画像の走査線数が増加する拡大の例だが、逆に走査線数が減少する圧縮の場合も同様である。
なお、図１３においては、一部の回路を図示していないが、その他の構成、および作用は第１の実施形態と同様である。
【００８０】
本第７の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００８１】
第８実施形態
図１５は、本発明に係る画像処理装置の第８の実施形態を示すブロック図である。また、図１６は、図１５の画像処理装置のタイミングチャートである。
【００８２】
本第８の実施形態に係る画像処理装置２０Ｇは、第１の実施形態に係る画像処理装置における１走査線単位で画像データを処理する演算部２５や記憶部２６に加えて、他の処理部、具体的には、統計処理部３０、マトリクス演算部３１を有し、入力ラインメモリ２３からの入力データ、演算部２５Ｇと記憶部２６Ｇの間で交換される中間処理データまたは出力ラインメモリ２４へ出力されるデータを必要な回数処理するように構成されている。
【００８３】
統計処理部３０は、最小値、最大値、平均を求める等の演算や、輝度のヒストグラムを作成する処理等を行う。ヒストグラムでは、明るい部分や暗い部分の分布を把握でき、そのデータは、演算部２５Ｇの処理等に用いられる。
【００８４】
マトリクス演算部３１は、色の３原色に係る信号Ｒ（赤），Ｇ（緑），Ｂ（青）と輝度信号Ｙ、色差信号ＣR ，ＣB 間の変換のための周知のマトリクス演算等を行う。
【００８５】
また、処理部としては、他にいわゆるαブレンィングを行うブレンディング部や画像切り替え部などが設けられる。
このような処理部は、複数の係数セットを備え、たとえば同じ処理部を複数回使用する場合に使用する係数セットを変更する。
【００８６】
本第８の実施形態に係るマトリクス演算部３１は、切り替えにより、「３×３」のマトリックス演算と、３個の三次多項式演算を行うことができる。
【００８７】
図１７は、本発明に係るマトリクス演算部３１の要部構成を示す回路図である。
この回路は、３つの入力Ｄ，Ｅ，Ｆを受けて、３つの出力Ｘ，Ｙ，Ｚを得るように構成されている。
【００８８】
具体的には、９個の乗算器３０１〜３０９、９個の加算器３１０〜３１８、および１７個のセレクタ３１９〜３３５を有している。
【００８９】
乗算器３０１は入力Ｄと係数Ｃ００とを乗算し、乗算器３０２は入力Ｄとセレクタ３２０の出力とを乗算し、乗算器３０３は入力Ｄとセレクタ３２２の出力とを乗算する。
同様に、乗算器３０４は入力Ｅと係数Ｃ０１とを乗算し、乗算器３０５は入力Ｄとセレクタ３２５の出力とを乗算し、乗算器３０６は入力Ｅとセレクタ３２７の出力とを乗算する。
乗算器３０７は入力Ｆと係数Ｃ０２とを乗算し、乗算器３０８は入力Ｆとセレクタ３３０の出力とを乗算し、乗算器３０９は入力Ｆとセレクタ３３２の出力とを乗算する。
【００９０】
加算器３１０は乗算器３０１の出力とセレクタ３１９の出力とを加算し、加算器３１１は乗算器３０２の出力とセレクタ３２１の出力とを加算し、加算器３１２は乗算器３０３の出力とセレクタ３２３の出力とを加算する。
加算器３１３は乗算器３０４の出力とセレクタ３２４の出力とを加算し、加算器３１４は乗算器３０５の出力とセレクタ３２６の出力とを加算し、加算器３１５は乗算器３０６の出力とセレクタ３２８の出力とを加算する。
加算器３１６は乗算器３０７の出力とセレクタ３２９の出力とを加算し、加算器３１７は乗算器３０８の出力とセレクタ３３１の出力とを加算し、加算器３１８は乗算器３０９の出力とセレクタ３３３の出力とを加算する。
【００９１】
セレクタ３１９は「０」側を選択時には０を、「１」側を選択時には係数Ｃ１０を加算器３１０に出力する。セレクタ３２０は「０」側を選択時には係数Ｃ１０を、「１」側を選択時には加算器３１０の出力を乗算器３０２に出力する。セレクタ３２１は「０」側を選択時には０を、「１」側を選択時には係数Ｃ２０を加算器３１１に出力する。セレクタ３２２は「０」側を選択時には係数Ｃ２０を、「１」側を選択時には加算器３１１の出力を乗算器３０３に出力する。セレクタ３２３は「０」側を選択時には０を、「１」側を選択時には係数Ｃ３０を加算器３１２に出力する。
【００９２】
セレクタ３２４は「０」側を選択時には加算器３１０の出力を、「１」側を選択時には係数Ｃ１１を加算器３１３に出力する。セレクタ３２５は「０」側を選択時には係数Ｃ１１を、「１」側を選択時には加算器３１３の出力を乗算器３０５に出力する。セレクタ３２６は「０」側を選択時には加算器３１１の出力を、、「１」側を選択時には係数Ｃ２１を加算器３１４に出力する。セレクタ３２７は「０」側を選択時には係数Ｃ２１を、「１」側を選択時には加算器３１４の出力を乗算器３０６に出力する。セレクタ３２８は「０」側を選択時には加算器３１２の出力を、「１」側を選択時には係数Ｃ３１を加算器３１５に出力する。
【００９３】
セレクタ３２９は「０」側を選択時には加算器３１３の出力を、「１」側を選択時には係数Ｃ１２を加算器３１６に出力する。セレクタ３３０は「０」側を選択時には係数Ｃ１２を、「１」側を選択時には加算器３１６の出力を乗算器３０８に出力する。セレクタ３３１は「０」側を選択時には加算器３１４の出力を、、「１」側を選択時には係数Ｃ２２を加算器３１７に出力する。セレクタ３３２は「０」側を選択時には係数Ｃ２２を、「１」側を選択時には加算器３１７の出力を乗算器３０９に出力する。セレクタ３３３は「０」側を選択時には加算器３１５の出力を、「１」側を選択時には係数Ｃ３２を加算器３１８に出力する。
【００９４】
セレクタ３３４は、「０」側を選択時には加算器３１６の出力を、「１」側を選択時には加算器３１２の出力を、出力Ｘとして出力する。
セレクタ３３５は、「０」側を選択時には加算器３１７の出力を、「１」側を選択時には加算器３１５の出力を、出力Ｙとして出力する。
そして、加算器３１８の出力が出力Ｚとなる。
【００９５】
以上の構成を有するマトリクス演算部３１において、各セレクタ３１９〜３３５が「０」側を選択時には次の出力Ｘ，Ｙ，Ｚが得られる。
【００９６】
【数１】
Ｘ＝Ｃ００＊Ｄ＋Ｃ０１＊Ｅ＋Ｃ０２＊Ｆ
Ｙ＝Ｃ１０＊Ｄ＋Ｃ１１＊Ｅ＋Ｃ１２＊Ｆ
Ｚ＝Ｃ２０＊Ｄ＋Ｃ２１＊Ｅ＋Ｃ２２＊Ｆ
【００９７】
また、各セレクタ３１９〜３３５が「１」側を選択時には次の出力Ｘ，Ｙ，Ｚが得られる。
【００９８】
【数２】
0004540191.tif 000002
【００９９】
このような演算は、いわゆるγ変換処理に有効である。
【０１００】
本第８の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、各処理ブロックは複数の係数セットを持ち、処理する毎に係数セットを変更可能であることから、多種多様な処理を実現できる利点がある。
【０１０１】
第９実施形態
図１８は、本発明に係る画像処理装置の第９の実施形態を示すブロック図である。
【０１０２】
本第９の実施形態に係る回路構成は、基本的には図３に示す第１の実施形態の場合と同様であるが、入力ラインメモリの容量（たとえば１２８０画素）を超えたＰ画素（たとえば１９３０画素）を有する走査線に係る画像データを入力する場合に、入力ラインメモリにおけるデータの書き込み、読み出し方法、並びに出力ラインメモリにおかるデータのデータの書き込み、読み出し方法が異なる。
【０１０３】
図１９は、この入力ラインメモリの容量を超えたＰ画素の画像データを入力する場合の入力ラインメモリと出力ラインメモリのデータ書き込み、読み出し方法を説明するための図である。
【０１０４】
このように、入力ラインメモリの容量を超えた画素を有する走査線に係る画像データを入力する場合、図１９（ｆ）に示すように、その走査線に係る画像データを入力ラインメモリ２３Ｈに連続して書き込み、書き込み開始から所定の時間経過後（ｔ０）、走査線に係る画像データの一部を読み出し、さらに所定時間読み出しを停止した後再び走査線の残りの部分を読み出すことを繰り返す。
すなわち、入力ラインメモリ２３Ｈの容量を超えた画素数の走査線を所定の画素数以下の複数のデータブロックに分割して演算部２５Ｈまたは記憶部２６Ｈに導く。
【０１０５】
また、複数のブロックに分割された画像データを演算部２５Ｈ、記憶部２６Ｈあるいはその他の処理部で処理した後、図１９（ｇ）に示すように、その処理結果を出力ラインメモリ２４Ｈに書き込み、書き込みが開始されてから所定時間後（ｔ１）に複数のブロックを連続して読み出す。
これにより、元どおり一本の走査線として出力することができる。
【０１０６】
本第９の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得られることはもとより、１走査線上の画素数がプロセッサが処理できる画素数を超過する場合は、1 走査線上の画素数を複数の処理可能な大きさのデータパケットに分割し、処理でき、また処理後データパケットを連結して出力することができる利点がある。
第９の実施形態では、１走査線を２ヶのデータパケットに分割したが、３ヶ以上のデータパケットに分割することにより、プロセッサで処理可能な画素数に比して１走査線上の画素数が３倍以上の画像を処理することができる。
【０１０７】
第１０実施形態
図２０および図２１は、本発明に係る画像処理装置の第１０の実施形態を説明するための図である。
【０１０８】
本第１０の実施形態は上述した第９の実施形態の入出力ラインメモリに対する画像データの書き込み、読み出し方法を改良したものである。
【０１０９】
第９の実施形態に場合には、入力ラインメモリの容量を超えた画素を有する走査線に係る画像データを入力する場合、その走査線に係る画像データを入力ラインメモリ２３Ｈに連続して書き込み、書き込み開始から所定の時間経過後（ｔ０）、走査線に係る画像データの一部を読み出し、さらに所定時間読み出しを停止した後再び走査線の残りの部分を読み出すことを繰り返すが、本第１０の実施形態においては、図２０に示すように、この読み出し停止期間中に読み出しアドレスを戻す。
そして、読み出したデータブロックの最終部分を次回読み出すデータブロックの最初の部分に重複して読み出す（オーバーラップさせて読み出す）。
具体的には、図２０に示すように、本来のデータブロック長をｗ超過して入力ラインメモリからデータを読み出し、読み出し停止期間に２ｗアドレスを戻す。
【０１１０】
また、第９の実施形態の場合には、複数のブロックに分割された画像データを演算部２５Ｈ、記憶部２６Ｈあるいはその他の処理部で処理した後、その処理結果を出力ラインメモリ２４Ｈに書き込み、書き込みが開始されてから所定時間後（ｔ１）に複数のブロックを連続して読み出すが、本第１０の実施形態においては、図２１に示すように、処理結果を出力ラインメモリ２４Ｈに書き込む際、前記重複部分は書き込まないように処理し、書き込みが開始されてから所定時間後に複数のブロックを連続して読み出すことにより、元どおり重複の無い一本の走査線として出力する。
【０１１１】
本第１０の実施形態によれば、上述した第９の実施形態の効果に加えて、１走査線を複数のデータパケットに分割しても連続したデータとして処理することが可能となる利点がある。
【０１１２】
第１１実施形態
図２２は、本発明に係る画像処理装置の第１１の実施形態を示すブロック図である。
【０１１３】
本第１１の実施形態が、前述した第１の実施形態と異なる点は、ライトイネーブル信号ｗｅおよびリードイネーブル信号ｒｅを専用のタイミング発生回路を用いて生成する代わりに、演算部２５Ｉにおいてプログラムに従ってソフトにより任意のタイミングを生成して、たとえば記憶部２６Ｉに供給するようにしたことにある。
【０１１４】
図２３および図２４は、演算部２５Ｉより記憶部２６Ｉに所望のタイミングに設定されたライトイネーブル信号ｗｅを供給する場合を説明するための図である。
【０１１５】
ライトイネーブル信号ｗｅは、図２３に示すように、演算部２５Ｉから記憶部２６Ｉの書き込み系に供給されるが、このときのライトイネーブル信号ｗｅは、図２４（ｄ）に示すように、画素毎または走査線毎に書き込み実行／停止（アクティブと非アクティブ）とを任意の周期で断続的に繰り返すように生成される。
このように制御されたライトイネーブル信号ｗｅを使用して演算部２５Ｉ、記憶部２６Ｉまたは出力ラインメモリ２４Ｈの書き込みを制御することにより画像の縮小を行うことが可能となる。
【０１１６】
たとえばアスペクト比が１６：９のディスプレイに４：３対応の画像を表示する場合には、画像全体が横方向に広がったように表示されることから、このような場合に、中央部に相当する領域を書き込む際に、アクティブと非アクティブとを繰り返す周期を短くして画素を多く間引くことにより、中央部の横方向への広がりを抑止することができる等の利点がある。
【０１１７】
図２５および図２６は、演算部２５Ｉより記憶部２６Ｉに所望のタイミングに設定されたリードイネーブル信号ｒｅを供給する場合を説明するための図である。
【０１１８】
リードイネーブル信号ｒｅは、図２５に示すように、演算部２５Ｉから記憶部２６Ｉの読み出し系に供給されるが、このときのリードイネーブル信号ｒｅは、図２６（ｅ）に示すように、画素毎または走査線毎に書き込み実行／停止（アクティブと非アクティブ）とを任意の周期で断続的に繰り返すように生成される。
このように制御されたリードイネーブル信号ｒｅを使用して入力ラインメモリ２３Ｉまたは記憶部２６Ｉの読み出しを制御することにより画像の拡大を行うことが可能となる。
【０１１９】
本第１１の実施形態によれば、上述した第１の実施形態の効果に加えて、画像の縮小、拡大を任意に行うことができる利点がある。
【０１２０】
【発明の効果】
以上説明したように、本発明によれば、外部との入出力が低速の場合でも装置内部を高速で動作させることにより、最高のプロセッサ能力を引き出すことが可能になる。これにより、プロセッサ内の処理ブロックを複数回使用することができるようになり、回路規模の増大を防止できる。
【０１２１】
また各処理ブロックは複数の係数セットを持ち、処理する毎に係数セットを変更して多種多様な処理を実現できる利点がある。
【０１２２】
また、１走査線上の画素数がプロセッサが処理できる画素数を超過する場合は、1 走査線上の画素数を複数の処理可能な大きさのデータパケットに分割して処理でき、また処理後データパケットを連結して出力することができる。
さらに、１走査線を複数のデータパケットに分割した場合、そのデータパケット間の境界にオーバーラップ部分を付加することから、１走査線を複数のデータパケットに分割しても連続データとして処理することができる。
【０１２３】
また、同期していない複数の画像を入出力することができる。
更には、演算部および記憶部の入出力端子の数の増加を防止することができる。
【図面の簡単な説明】
【図１】従来の画像処理装置の基本構成を示すブロック図である。
【図２】図１の画像処理装置のタイミングチャートである。
【図３】本発明に係る画像処理装置の第１の実施形態を示すブロック図である。
【図４】図３の画像処理装置のタイミングチャートである。
【図５】入力ラインメモリから読み出した１走査線分の画像データを、記憶部に転送する場合の受信側の記憶部にライトイネーブル用可変遅延器を設けた例を示す図である。
【図６】入力ラインメモリから読み出した１走査線分の画像データ、および記憶部から読み出した画像データを、演算部に転送する場合の転送側の入力ラインメモリおよび記憶部にリードイネーブル用可変遅延器をそれぞれ設け、受信側の演算部にもライトイネーブル用可変遅延器を設けた例を示す図である。
【図７】本発明に係る画像処理装置の第２の実施形態を示すブロック図である。
【図８】本発明に係る画像処理装置の第３の実施形態を示すブロック図である。
【図９】本発明に係る画像処理装置の第４の実施形態を示すブロック図である。
【図１０】本発明に係る画像処理装置の第５の実施形態を示すブロック図である。
【図１１】本発明に係る画像処理装置の第６の実施形態を示すブロック図である。
【図１２】図１１の画像処理装置のタイミングチャートである。
【図１３】本発明に係る画像処理装置の第７の実施形態を示すブロック図である。
【図１４】図１３の画像処理装置のタイミングチャートである。
【図１５】本発明に係る画像処理装置の第８の実施形態を示すブロック図である。
【図１６】図１５の画像処理装置のタイミングチャートである。
【図１７】本発明に係るマトリクス演算部の要部構成を示す回路図である。
【図１８】本発明に係る画像処理装置の第９の実施形態を示すブロック図である。
【図１９】第９の実施形態に係る入力ラインメモリの容量を超えた画素の画像データを入力する場合の入力ラインメモリと出力ラインメモリのデータ書き込み、読み出し方法を説明するための図である。
【図２０】本発明に係る画像処理装置の第１０の実施形態を説明するための図である。
【図２１】本発明に係る画像処理装置の第１０の実施形態を説明するための図である。
【図２２】本発明に係る画像処理装置の第１１の実施形態を示すブロック図である。
【図２３】第１１の実施形態において演算部より記憶部に所望のタイミングに設定されたライトイネーブル信号ｗｅを供給する場合を説明するための図である。
【図２４】第１１の実施形態において演算部より記憶部に所望のタイミングに設定されたライトイネーブル信号ｗｅを供給する場合を説明するためのタイミングチャートである。
【図２５】第１１の実施形態において演算部より記憶部に所望のタイミングに設定されたリードイネーブル信号ｒｅを供給する場合を説明するための図である。
【図２６】第１１の実施形態において演算部より記憶部に所望のタイミングに設定されたリードイネーブル信号ｒｅを供給する場合を説明するためのタイミングチャートである。
【符号の説明】
２０、２０〜２０Ｉ…画像処理装置、２１…クロック発生器、２２…タイミング発生器、２３、２３Ａ〜２３Ｉ，２３−１，２３−２…入力ラインメモリ、２４、２４Ａ〜２４Ｉ，２４−１，２４−２…出力ラインメモリ、２５、２５Ａ〜２５Ｉ…演算部、２６、２６Ａ〜２６Ｉ…記憶部２６、２７〜２９、３２，３３…セレクタ、３０…統計処理部、３１…マトリクス演算部、２３１，２５１，２６１，２６２…可変遅延器、２５２…入力バッファ、２５４…出力バッファ、２５４…演算回路、２６３，２６３−１，２６３−２…入力バッファ、２６４，２６４−１，２６４−２…出力バッファ、２６５…記憶回路、３０１〜３０９…乗算器、３１０〜３１８…加算器、３１９〜３３５…セレクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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