(57)【特許請求の範囲】
【請求項１】
系統選択信号によって第１の系統が指定されたときに、入力ノードの画像信号を入力して保持する第１のサンプルホールド手段と、前記系統選択信号によって第２の系統が指定されたときに、前記入力ノードの画像信号を入力して保持する第２のサンプルホールド手段と、前記第１及び第２のサンプルホールド手段で保持された画像信号をそれぞれ増幅する第１及び第２の増幅手段と、前記系統選択信号によって第１の系統が指定されたときに前記第２の増幅手段の出力信号を出力ノードに出力し、該系統選択信号によって第２の系統が指定されたときに前記第１の増幅手段の出力信号を該出力ノードに出力する出力手段とを備えた表示駆動回路において、
前記第１及び第２の各増幅手段は、
出力選択信号が第１の値の時にオン状態となり第２の値の時にオフ状態となるスイッチ用のトランジスタ、入力信号のレベルに応じて導通状態が変化するＰ型トランジスタ、及び一定の電流を流すＮ型トランジスタを直列に接続した出力段を有する第１の増幅器と、
前記第１の増幅器に並列に接続され、前記出力選択信号が第１の値の時にオフ状態となり第２の値の時にオン状態となるスイッチ用のトランジスタ、一定の電流を流すＰ型トランジスタ、及び入力信号のレベルに応じて導通状態が変化するＮ型トランジスタを直列に接続した出力段を有する第２の増幅器とを、
備えたことを特徴とする表示駆動回路。
【請求項２】
請求項１記載の表示駆動回路における第１及び第２の各増幅手段に、入力信号を基準電圧と比較して、該入力信号が該基準電圧以上の時に前記第１の値の出力選択信号を出力し、該入力信号が該基準電圧未満の時に前記第２の値の出力選択信号を出力する比較器を設けたことを特徴とする表示駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば液晶表示装置等において、入力信号をサンプリングして保持し、その保持内容に基づいて表示装置を駆動する表示駆動回路に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、従来の液晶表示装置の概略の構成図であり、同図（ａ）は全体構成を、同図（ｂ）は表示駆動部の構成を示す図である。
図２（ａ）に示すように、この液晶表示装置は、ＲＧＢデコーダ１、表示制御部２、反転増幅部３、増幅部４、走査駆動部５、表示駆動部６及び液晶パネル７で構成されている。ＲＧＢデコーダ１は、与えられた映像信号ＶＳを色信号とコンポジット同期信号に分離し、色信号からＲ（赤）、Ｇ（緑）、Ｂ（青）の３種類の信号を生成すると共に、コンポジット同期信号から水平及び垂直の同期信号ＳＹＮを生成するものである。同期信号ＳＹＮは表示制御部２に与えられ、色信号ＲＧＢは反転増幅部３に与えられるようになっている。
【０００３】
表示制御部２は、同期信号ＳＹＮに基づいて、フィールドライン毎に極性が反転するフィールドライン反転信号ＦＲＰ、走査駆動部５の動作を制御するための垂直制御信号ＶＥＲ、及び表示駆動部６の動作を制御するための水平制御信号ＨＯＲを生成するものである。フィールドライン反転信号ＦＲＰは、反転増幅部３と増幅部４に与えられるようになっている。
【０００４】
反転増幅部３は、ＲＧＢデコーダ１から与えられる色信号ＲＧＢの極性を１フレーム毎に反転して反転信号／ＲＧＢを生成し、表示駆動部６に供給するものである。増幅部４は、表示制御部２から供給されるフィールドライン反転信号ＦＲＰに従って、コモン電圧信号ＶＣＭの極性を１フィールド毎、１水平期間毎に反転して液晶パネル７に供給するものである。
【０００５】
走査駆動部５は、表示制御部２から供給される垂直制御信号ＶＥＲに従って、液晶パネル７のゲートラインＧＬを順次選択し、その選択したゲートラインＧＬにゲートパルスを印加するものである。表示駆動部６は、表示制御部２から供給される水平制御信号ＨＯＲに従って、反転増幅部３から供給される反転信号／ＲＧＢを１ライン分サンプリング及びホールディングし、そのホールディングした画像信号を１ライン単位で並列に、液晶パネル７の信号ラインＤＬに出力するものである。
【０００６】
液晶パネル７は、ｉ行ｊ列のマトリックス状に配置された画素電極、ＴＦＴ（Thin Film Transistor）及び該画素電極に液晶を介して対向する共通電極を備えている。各画素電極は、対応するＴＦＴを介して対応する信号ラインＤＬに接続されている。また、各列のＴＦＴのゲートは、共通するゲートラインＧＬに接続されている。液晶パネル７は、ゲートラインＧＬと信号ラインＤＬを通じて、画素電極と共通電極と液晶とで形成される画素容量ＣLCに電荷を充電することにより、液晶の向きを制御して画像を表示するようになっている。
【０００７】
図２（ｂ）に示すように、表示駆動部６は、ＣＫ発生／遅延回路６ａ、シフトレジスタ６ｂ、レベルシフタ６ｃ、サンプルホールド群６ｄ、アンプ群６ｅ及びバイアス回路６ｆで構成されている。
【０００８】
ＣＫ発生／遅延回路６ａは、表示制御部２から供給される基本クロック信号ＭＣＫに基づいて、１ライン上の各画素を選択するサンプリングクロックＣＫを生成してシフトレジスタ６ｂに供給するものである。またＣＫ発生／遅延回路６ａは、表示制御部２から供給されるデータライン開始信号ＳＴＲに従って、シフト動作開始のタイミングを示すスタートパルスＳＴを生成してシフトレジスタ６ｂに供給するようになっている。
【０００９】
シフトレジスタ６ｂは、液晶パネル７の信号ラインＤＬの数ｎに対応するｎビットのシフトレジスタである。シフトレジスタ６ｂは、サンプリングクロックＣＫに従ってスタートパルスＳＴを取り込むと共に順次シフトし、１走査ライン上の第１〜第ｎ表示ドット用の映像信号のサンプリングタイミングを示すサンプリングパルスを生成して、レベルシフタ６ｃに並列に出力するものである。
レベルシフタ６ｃは、シフトレジスタ６ｂから供給されたサンプリングパルスを、論理回路系の電圧レベルから駆動回路系の電圧レベルに変換してサンプル／ホールド群６ｄに供給するものである。
【００１０】
サンプル／ホールド群６ｄは、液晶パネル７の各信号ラインＤＬに対応するｎ個のサンプル／ホールド回路で構成されている。サンプル／ホールド回路は２系統の回路を備え、系統選択信号ＬＯＥに従って交互に動作し、レベルシフタ６ｃを介して供給されるサンプリングパルスに従って反転信号／ＲＧＢをサンプリングし、そのサンプリングした信号を保持するものである。
【００１１】
アンプ群６ｅは、サンプル／ホールド群６ｄの各サンプル／ホールド回路に対応するｎ個のアンプ回路で構成される。アンプ回路は２系統の回路を備え、対応するサンプル／ホールド回路の各系統の出力側に接続されている。アンプ回路は、いずれか１系統が動作し、サンプル／ホールド回路が保持している画像信号を増幅して、液晶パネル７の信号ラインＤＬに出力するものである。
バイアス回路６ｆは、アンプ群６ｅの各アンプ回路に、バイアス電圧ＶＢを供給するものである。
【００１２】
図３（ａ），（ｂ）は、図２中の表示駆動回路の構成図である。この表示駆動回路は、図２（ｂ）におけるサンプル／ホールド群６ｄとアンプ群６ｅのサンプル／ホールド回路とアンプ回路に対応している。図３（ａ）は表示駆動回路のブロック構成を、同図（ｂ）は同図（ａ）中のアンプの構成を示している。
【００１３】
図３（ａ）に示すように、この表示駆動回路は１本の信号ラインＤＬに対応する回路であり、入力電圧ＩＮが与えられるスイッチ１１ａ，１１ｂを有している。スイッチ１１ａ，１１ｂは、系統選択信号ＬＯＥによって相補的にオン／オフ状態が制御されるもので、これらの出力側と接地電位ＧＮＤとの間に、それぞれ電圧保持用のキャパシタ１２ａ，１２ｂが接続されている。更に、スイッチ１１ａ，１１ｂの出力側は、それぞれアンプ（ＡＭＰ）２０ａ，２０ｂの入力側に接続されている。
【００１４】
アンプ２０ａ，２０ｂの出力側は、それぞれスイッチ１３ａ，１３ｂの入力側に接続されている。スイッチ１３ａ，１３ｂは、系統選択信号ＬＯＥによってオン／オフ状態が制御されるもので、スイッチ１１ａがオンの時にスイッチ１３ｂがオンになり、スイッチ１１ｂがオンの時にスイッチ１３ａがオンに制御されるようになっている。そして、スイッチ１３ａ，１３ｂの出力側が共通接続され、ここから出力信号ＯＵＴが出力されるようになっている。
【００１５】
アンプ２０ａ，２０ｂは同一構成で、図３（ｂ）に示すように、＋入力端子と−入力端子を有し、これらの入力端子がそれぞれＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２１，２２のゲートに接続されている。ＮＭＯＳ２１，２２のドレインは、それぞれＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２３，２４を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ２３，２４のゲートは、ＮＭＯＳ２２のドレインに接続されている。ＮＭＯＳ２１，２２のソースは、ＮＭＯＳ２５を介して接地電位ＧＮＤに接続されている。
【００１６】
ＮＭＯＳ２１のドレインは、ＮＭＯＳ２６のゲートに接続され、このＮＭＯＳ２６のドレインは電源電位ＶＤＤに接続されている。ＮＭＯＳ２６のソースは、ＮＭＯＳ２７を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ２７，２５ののゲートには、バイアス電圧ＶＢが与えられている。
【００１７】
ＮＭＯＳ２１のドレインは、更に出力バッファであるＰＭＯＳ２８のゲートに接続されている。ＰＭＯＳ２８のソースは電源電位ＶＤＤに接続され、ドレインはプッシュプル型の出力バッファを構成するＮＭＯＳ２９を介して接地電位ＧＮＤに接続されている。
【００１８】
ＮＭＯＳ２９のゲートは、ＮＭＯＳ２６のソースに接続されており、このＮＭＯＳ２９のドレインとＰＭＯＳ２８のドレインの接続箇所が、アンプの出力端子Ｏとなっている。
【００１９】
このような表示駆動回路において、系統選択信号ＬＯＥがレベル“Ｈ”のとき、スイッチ１１ａ，１３ｂが閉じ、スイッチ１１ｂ，１３ａが開く。これにより、入力電圧ＩＮがキャパシタ１２ａに印加される。キャパシタ１２ａに充電された入力電圧ＩＮはアンプ２０ａで増幅され、このアンプ２０ａの出力端子に入力電圧ＩＮに対応した電圧が出力される。しかし、スイッチ１３ａは開いているので、アンプ２０ａの出力電圧は、出力信号ＯＵＴとしては出力されない。一方、キャパシタ１２ｂに充電されている電圧がアンプ２０ｂで増幅され、このアンプ２０ｂの出力端子からスイッチ１３ｂを介して出力信号ＯＵＴが出力される。
【００２０】
次に、系統選択信号ＬＯＥがレベル“Ｌ”に変化すると、スイッチ１１ａ，１３ｂが開き、スイッチ１１ｂ，１３ａが閉じる。これにより、キャパシタ１２ａは入力電圧ＩＮから切り離され、このキャパシタ１２ａに充電されてアンプ２０ａで増幅された前の入力電圧ＩＮに対応する電圧が、スイッチ１３ａを介して出力電圧ＯＵＴとして出力される。一方、キャパシタ１２ｂには新しい入力電圧ＩＮが印加され、アンプ２０ｂの出力側にはこの新しい入力電圧ＩＮに対応する電圧が出力される。
【００２１】
このように、２系統のサンプル／ホールド回路とアンプ回路を設け、系統選択信号ＬＯＥによって２系統を交互に切り替えてサンプリングと駆動を行うようにしている。これにより、キャパシタ１２ａ，１２ｂの充電時間に影響されず、常に液晶パネル７を駆動することができるので、応答速度が速くかつ輝度の高い表示をすることができる。
【００２２】
【発明が解決しようとする課題】
しかしながら、従来の表示駆動回路では、次のような課題があった。
アンプ回路に用いられるアンプ２０ａ，２０ｂは、図３（ｂ）に示すように、出力段がＰＭＯＳ２８とＮＭＯＳ２９で構成されるプッシュプル型となっている。プッシュプル型のアンプ回路では、出力段の直列接続された２つのトランジスタ（ＰＭＯＳ２８とＮＭＯＳ２９）のゲート電圧が常時変化することによって、これらのトランジスタを貫通して流れる電流値が随時変化し、そのバランスによって出力端子Ｏに出力信号が出力される。このように、プッシュプル型のアンプ回路では、ＰＭＯＳ２８とＮＭＯＳ２９の２つのバッファ用のトランジスタに常にアイドル電流が流れ、消費電力が大きくなるという課題があった。
【００２３】
本発明は、前記従来技術が持っていた課題を解決し、消費電力の少ない表示駆動回路を提供するものである。
【００２４】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、系統選択信号によって第１の系統が指定されたときに、入力ノードの画像信号を入力して保持する第１のサンプルホールド手段と、前記系統選択信号によって第２の系統が指定されたときに、前記入力ノードの画像信号を入力して保持する第２のサンプルホールド手段と、前記第１及び第２のサンプルホールド手段で保持された画像信号をそれぞれ増幅する第１及び第２の増幅手段と、前記系統選択信号によって第１の系統が指定されたときに前記第２の増幅手段の出力信号を出力ノードに出力し、該系統選択信号によって第２の系統が指定されたときに前記第１の増幅手段の出力信号を該出力ノードに出力する出力手段とを備えた表示駆動回路において、第１及び第２の各増幅手段は、次のような第１及び第２の増幅器を備えている。
【００２５】
即ち、第１の増幅器は、出力選択信号が第１の値の時にオン状態となり第２の値の時にオフ状態となるスイッチ用のトランジスタ、入力信号のレベルに応じて導通状態が変化するＰ型トランジスタ、及び一定の電流を流すＮ型トランジスタを直列に接続した出力段を有している。また、第２の増幅器は、第１の増幅器に並列に接続され、前記出力選択信号が第１の値の時にオフ状態となり第２の値の時にオン状態となるスイッチ用のトランジスタ、一定の電流を流すＰ型トランジスタ、及び入力信号のレベルに応じて導通状態が変化するＮ型トランジスタを直列に接続した出力段を有している。
【００２６】
第１の発明によれば、以上のように表示駆動回路を構成したので、次のような作用が行われる。
出力選択信号が第１の値の時には、各増幅手段内の第１の増幅器のスイッチ用のトランジスタがオン状態になり、サンプルホールド手段で保持された画像信号が、この第１の増幅器で増幅される。出力選択信号が第２の値の時には、各増幅手段内の第２の増幅器のスイッチ用のトランジスタがオン状態になり、サンプルホールド手段で保持された画像信号が、この第２の増幅器で増幅される。
【００２７】
第２の発明は、第１の発明の表示駆動回路における第１及び第２の各増幅手段に、入力信号を基準電圧と比較して、該入力信号が該基準電圧以上の時に前記第１の値の出力選択信号を出力し、該入力信号が該基準電圧未満の時に前記第２の値の出力選択信号を出力する比較器を設けている。
【００２８】
第２の発明によれば、次のような作用が行われる。
各増幅手段において、サンプルホールド手段で保持された画像信号が比較器で比較され、基準電圧以上であれば第１の値の出力選択信号が出力される。これにより、画像信号は増幅手段内の第１の増幅器で増幅される。また、画像信号が基準電圧未満であれば、比較器から第２の値の出力選択信号が出力され、この画像信号は増幅手段内の第２の増幅器で増幅される。
【００２９】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｃ）は、本発明の第１の実施形態を示す表示駆動回路の構成図であり、同図（ａ）はこの表示駆動回路のブロック構成を、同図（ｂ），（ｃ）はそれぞれ同図（ａ）中のＮ型アンプとＰ型アンプの回路を示している。この表示駆動回路は、図２の液晶表示装置における表示駆動部６中で、図３の表示駆動回路に代えて用いられるもので、図３中の要素と共通の要素には共通の符号が付されている。
【００３０】
図１（ａ）に示すように、この表示駆動回路は、入力電圧ＩＮが与えられるノードＮ１に、スイッチ１１ａ，１１ｂの入力側が共通に接続されている。スイッチ１１ａ，１１ｂは、トランスファゲート等のスイッチ用のトランジスタで構成され、系統選択信号ＬＯＥによって相補的にオン／オフ状態が制御されるものである。例えば、系統選択信号ＬＯＥが“Ｈ”の時、スイッチ１１ａ，１１ｂは、それぞれオン、オフとなるように設定されている。スイッチ１１ａ，１１ｂの出力側は、それぞれノードＮ２ａ，Ｎ２ｂに接続され、これらのノードＮ２ａ，Ｎ２ｂと接地電位ＧＮＤとの間には、それぞれ電圧保持用のキャパシタ１２ａ，１２ｂが接続されている。
【００３１】
ノードＮ２ａには、ボルテージファロア接続されたＮ型アンプ３０ａとＰ型アンプ５０ａの＋入力端子が接続され、これらのＮ型アンプ３０ａとＰ型アンプ５０ａの出力端子が、ノードＮ３ａに接続されている。同様に、ノードＮ２ｂには、ボルテージファロア接続されたＮ型アンプ３０ｂとＰ型アンプ５０ｂの＋入力端子が接続され、これらのＮ型アンプ３０ｂとＰ型アンプ５０ｂの出力端子が、ノードＮ３ｂに接続されている。
【００３２】
Ｎ型アンプ３０ａ，３０ｂは同じ構成で、出力選択信号ＳＥＬとこれをインバータ１４で反転した出力選択信号／ＳＥＬがそれぞれ与えられる制御端子Ａ，Ｂと、バイアス電圧ＶＢｎが与えられるバイアス端子を有している。また、Ｐ型アンプ５０ａ，５０ｂは同じ構成で、それぞれ出力選択信号ＳＥＬ，／ＳＥＬが与えられる制御端子Ａ，Ｂと、バイアス電圧ＶＢｐが与えられるバイアス端子を有している。
【００３３】
ノードＮ３ａ，Ｎ３ｂには、それぞれスイッチ１３ａ，１３ｂの入力側が接続され、これらのスイッチ１３ａ，１３ｂの出力側が、ノードＮ４に接続されている。スイッチ１３ａ，１３ｂは、スイッチ１１ａ，１１ｂと同様のもので、系統選択信号ＬＯＥが“Ｈ”の時、それぞれオフ、オンとなるように設定されている。そして、ノードＮ４から出力信号ＯＵＴが出力されるようになっている。
【００３４】
図１（ｂ）に示すように、Ｎ型アンプ３０ａ，３０ｂは＋入力端子と−入力端子を有し、これらの入力端子が差動増幅回路を構成するＮＭＯＳ３１，３２のゲートに、それぞれ接続されている。ＮＭＯＳ３１，３２のドレインは、それぞれＰＭＯＳ３３，３４を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ３３，３４のゲートは、ＮＭＯＳ３２のドレインに接続されている。ＮＭＯＳ３１，３２のソースは、定電流回路を構成するＮＭＯＳ３５を介して接地電位ＧＮＤに接続されている。
【００３５】
ＮＭＯＳ３１のドレインは、動作用のＰＭＯＳ３６のゲートに接続され、このＰＭＯＳ３６のソースは、定電流回路を構成するＮＭＯＳ３７と、出力選択信号ＳＥＬで制御されるスイッチ用のＮＭＯＳ４０を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ３６のドレインは、出力選択信号／ＳＥＬで制御されるスイッチ用のＰＭＯＳ３８を介して電源電位ＶＤＤに接続されている。ＮＭＯＳ３５，３７のゲートには、バイアス電圧ＶＢｎが与えられている。ＰＭＯＳ３６のゲートとドレイン間には位相補償用のキャパシタ３９が接続され、このＰＭＯＳ３６のドレインがＮ型アンプの出力端子Ｏとなっている。
【００３６】
図１（ｃ）に示すように、Ｐ型アンプ５０ａ，５０ｂは＋入力端子と−入力端子を有し、これらの入力端子が差動増幅回路を構成するＮＭＯＳ５１，５２のゲートに、それぞれ接続されている。ＮＭＯＳ５１，５２のソースは接地電位ＧＮＤに接続され、これらのＮＭＯＳ５１，５２のドレインは、それぞれＰＭＯＳ５３，５４のドレインに接続されている。ＰＭＯＳ５３，５４のゲートはＮＭＯＳ５２のドレインに接続され、ソースは定電流回路を構成するＰＭＯＳ５５を介して電源電位ＶＤＤに接続されている。
【００３７】
ＮＭＯＳ５１のドレインは、動作用のＮＭＯＳ５６のゲートに接続され、このＮＭＯＳ５６のソースは、出力選択信号／ＳＥＬで制御されるスイッチ用のＮＭＯＳ６０を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ５６のドレインは、定電流回路を構成するＰＭＯＳ５７のドレインに接続され、このＰＭＯＳ５７のソースが、出力選択信号ＳＥＬで制御されるスイッチ用のＰＭＯＳ５８を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ５５，５７のゲートには、バイアス電圧ＶＢｐが与えられている。
ＮＭＯＳ５６のゲートとドレイン間には位相補償用のキャパシタ５９が接続され、このＮＭＯＳ５６のドレインがＰ型アンプの出力端子Ｏとなっている。
【００３８】
次に、動作を説明する。
この表示駆動回路において、系統選択信号ＬＯＥは、１水平走査期間毎に“Ｈ”，“Ｌ”のレベルが切り替えられる。
【００３９】
系統選択信号ＬＯＥが“Ｈ”の期間には、スイッチ１１ａ，１３ｂがオンになり、スイッチ１１ｂ，１３ａがオフになる。これにより、ノードＮ１とノードＮ２ａが接続されて、入力電圧ＩＮがキャパシタ１２ａに保持される。また、ノードＮ２ｂがノードＮ１から切り離されると共に、ノードＮ３ｂがノードＮ４に接続され、前の期間にキャパシタ１２ｂに保持されていた電圧が、Ｎ型アンプ３０ｂまたはＰ型アンプ５０ｂで増幅されてノードＮ４から出力信号ＯＵＴとして出力される。
【００４０】
次に、系統選択信号ＬＯＥが“Ｌ”になると、スイッチ１１ａ，１３ｂがオフになり、スイッチ１１ｂ，１３ａがオンになる。これにより、ノードＮ２ａがノードＮ１から切り離されると共に、ノードＮ３ａがノードＮ４に接続され、系統選択信号ＬＯＥが“Ｈ”の期間にキャパシタ１２ａに保持された電圧が、Ｎ型アンプ３０ａまたはＰ型アンプ５０ａで増幅されてノードＮ４から出力信号ＯＵＴとして出力される。また、ノードＮ１とノードＮ２ｂが接続されて、入力電圧ＩＮがキャパシタ１２ｂに保持される。
【００４１】
一方、出力選択信号ＳＥＬは、１水平走査期間の周期よりも短い周期で、“Ｈ”，“Ｌ”が切り替えられる。
【００４２】
出力選択信号ＳＥＬが“Ｈ”の場合、Ｎ型アンプ３０ａ，３０ｂでは、図１（ｂ）に示すように、出力選択信号ＳＥＬがＮＭＯＳ４０のゲートに、出力選択信号／ＳＥＬ（即ち、“Ｌ”）がＰＭＯＳ３８のゲートに印加される。これにより、ＰＭＯＳ３８及びＮＭＯＳ４０はオン状態となる。一方、Ｐ型アンプ５０ａ，５０ｂでは、図１（ｃ）に示すように、出力選択信号ＳＥＬがＰＭＯＳ５８のゲートに、出力選択信号／ＳＥＬがＮＭＯＳ６０のゲートに印加されるので、これらのＰＭＯＳ５８，ＮＭＯＳ６０はオフ状態となる。従って、Ｎ型アンプ３０ａ，３０ｂは動作可能な状態となり、Ｐ型アンプ５０ａ，５０ｂの動作は停止させられる。
【００４３】
逆に出力選択信号ＳＥＬが“Ｌ”の場合、Ｐ型アンプ５０ａ，５０ｂが動作可能な状態となり、Ｎ型アンプ３０ａ，３０ｂの動作は停止させられる。
【００４４】
以上のように、この第１の実施形態の表示駆動回路は、Ｎ型アンプ３０ａ（または３０ｂ）とＰ型アンプ５０ａ（または５０ｂ）を並列に接続し、出力選択信号ＳＥＬ，／ＳＥＬによっていずれか一方のみを動作させるように構成している。Ｎ型アンプ３０ａ，３０ｂは、出力段のＮＭＯＳ３７がバイアス電圧ＶＢｎによって一定電流を流す定電流源となり、ＰＭＯＳ３６が出力電圧を決定する動作用のバッファとなっている。また、Ｐ型アンプ５０ａ，５０ｂは、出力段のＰＭＯＳ５７がバイアス電圧ＶＢｐによって一定電流を流す定電流源となり、ＮＭＯＳ５６が出力電圧を決定する動作用のバッファとなっている。従って、これらの出力段の電流は、定電流源によって決められる。このため、２つのバッファが絶えず動作するプッシュプル型のアンプよりも、出力段の電流の抑制、即ち消費電力の低減が期待される。
【００４５】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す表示駆動回路の構成図である。この表示駆動回路は、図１の表示駆動回路と同様に、図２の液晶表示装置における表示駆動部６中で、図３の表示駆動回路に代えて用いられるものである。この図４において、図１中の要素と共通の要素には共通の符号が付されている。
【００４６】
図４に示すように、この表示駆動回路では、比較器（ＣＭＰ）１５ａ，１５ｂを設け、Ｎ型アンプ３０ａ，３０ｂとＰ型アンプ５０ａ，５０ｂの制御端子に、これらの比較器１５ａ，１５ｂの比較結果の信号を、出力選択信号ＣＡ，／ＣＡＣＢ，／ＣＢとして与えるようにしている。
【００４７】
即ち、比較器１５ａは、分圧用の抵抗１６，１７で分圧して生成された基準電圧ＶＲとノードＮ２ａの電圧を比較して、その比較結果を出力選択信号ＣＡとしてＮ型アンプ３０ａとＰ型アンプ５０ａの制御端子Ａに与えるものである。更に、出力選択信号ＣＡはインバータ１８ａによって反転され、出力選択信号／ＣＡとしてＮ型アンプ３０ａとＰ型アンプ５０ａの制御端子Ｂに与えられるようになっている。
【００４８】
同様に、比較器１５ｂは、基準電圧ＶＲとノードＮ２ｂの電圧を比較して、その比較結果を出力選択信号ＣＢとしてＮ型アンプ３０ｂとＰ型アンプ５０ｂの制御端子Ａに与えるものである。更に、出力選択信号ＣＢはインバータ１８ｂによって反転され、出力選択信号／ＣＢとしてＮ型アンプ３０ｂとＰ型アンプ５０ｂの制御端子Ｂに与えられるようになっている。
【００４９】
その他の構成は、図１と同様である。
この表示駆動回路では、図１と同様に、系統選択信号ＬＯＥによって２系統のサンプル／ホールド回路とアンプ回路が、交互に切り替えられる。
【００５０】
一方、アンプ回路においては、次のような動作が行われる。
ノードＮ２ａの電圧と基準電圧ＶＲは、比較器１５ａによって比較される。ここで、ノードＮ２ａの電圧が基準電圧ＶＲよりも高ければ、比較器１５ａの比較結果の出力選択信号ＣＡは“Ｈ”となる。これにより、Ｎ型アンプ３０ａが動作可能な状態となり、Ｐ型アンプ５０ａの動作は停止させられる。
【００５１】
逆にノードＮ２ａの電圧が基準電圧ＶＲよりも低ければ、比較結果の出力選択信号ＣＡが“Ｌ”となり、Ｎ型アンプ３０ａの動作は停止させられ、Ｐ型アンプ５０ａが動作可能な状態となる。
【００５２】
以上のように、この第２の実施形態の表示駆動回路は、Ｎ型アンプ３０ａ（または３０ｂ）とＰ型アンプ５０ａ（または５０ｂ）を並列に接続し、出力選択信号ＣＡ（またはＣＢ）によっていずれか一方のみを動作させるように構成している。これにより、第１の実施形態と同様に出力段の電流の抑制、即ち消費電力の低減が期待される。
【００５３】
更に、入力電圧ＩＮが基準電圧ＶＲよりも高い場合にＮ型アンプ３０ａ，３０ｂを動作させ、入力電圧ＩＮが基準電圧ＶＲよりも低い場合にＰ型アンプ５０ａ，５０ｂを動作させるようにしている。一般的に、Ｎ型アンプは入力電圧が高い範囲で精度良く動作し、Ｐ型アンプは入力電圧が低い範囲で精度良く動作するという特徴がある。これにより、入力電圧の広い範囲に亘って精度の良い動作が可能になるという利点がある。
【００５４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  液晶表示装置に適用した表示駆動回路について説明したが、その他の方式の画像表示装置においても、表示信号をサンプリングして出力する表示駆動回路として適用可能である。
【００５５】
（ｂ）  図１及び図４のＮ型アンプ及びＰ型アンプの回路は一例であり、これに限定するものではない。それぞれ出力段が出力選択信号でオン／オフ制御されるスイッチ用のトランジスタ、入力信号に応じて導通状態が制御される動作用のトランジスタ、及び定電流回路を構成するトランジスタを直列に接続した回路になっていれば、同様に適用可能である。
【００５６】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、増幅手段は出力選択信号によってどちらか一方が選択されて出力段がオン状態となる第１及び第２の増幅器を有している。更に、これらの第１及び第２の増幅器の出力段は、定電流用のトランジスタと入力信号に応じて導通状態が変化するトランジスタを直列に接続した構成となっている。これにより、出力段に流れる電流が制限され、消費電力を低減することができる。
【００５７】
第２の発明によれば、第１の発明に、入力信号と基準電圧の比較結果に応じて、第１または第２の増幅器を選択する出力選択信号を出力するための比較器を設けている。これにより、第１と同様の効果に加えて、入力信号のレベルに対応した精度の良い増幅器を選択することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す表示駆動回路の構成図である。
【図２】従来の液晶表示装置の概略の構成図である。
【図３】図２中の表示駆動回路の構成図である。
【図４】本発明の第２の実施形態を示す表示駆動回路の構成図である。
【符号の説明】
１１ａ，１１ｂ，１３ａ，１３ｂ    スイッチ
１２ａ，１２ｂ    キャパシタ
１５ａ，１５ｂ    比較器
３０ａ，３０ｂ    Ｎ型アンプ
５０ａ，５０ｂ    Ｐ型アンプ
【図１】
0004585683.tif 000002
【図２】
0004585683.tif 000003
【図３】
0004585683.tif 000004
【図４】
0004585683.tif 000005