(57)【特許請求の範囲】
【請求項１】
第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、
第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路とを備え、
電子線照射およびアニールにより、少なくとも前記第２のスイッチング素子のボディー・ドレインダイオードを構成するｐ型ウェルおよびｎ型層、並びに前記接合分離を構成するｐ型ウェルおよびｎ型層それぞれのライフタイムが抑制されている、
ことを特徴とする半導体装置。
【請求項２】
第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、
第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路と、
前記接合分離を行う拡散層上に接続し、前記駆動回路を取り囲むシールド配線とを備え、
前記シールド配線が複数個に分割されている、
ことを特徴とする半導体装置。
【請求項３】
第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、
第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路とを備え、
前記接合分離におけるｐｎ接合によって形成される寄生ダイオードのｐ領域上に接続する複数の配線のうちの一部のみが接地電位に直接接続されている
ことを特徴とする半導体装置。
【請求項４】
第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、
第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路と、
前記駆動回路の電源を供給するためのブートストラップダイオードとを備え、
前記ブートストラップダイオードのアノードであるｐウェル内にｐ＋拡散層を有さないことでアノード濃度を抑え、前記ブートストラップダイオードを流れる電流が抑えられている、
ことを特徴とする半導体装置。
【請求項５】
第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、
第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路と、
前記駆動回路の電源を供給するためのブートストラップダイオードとを備え、前記ブートストラップダイオードに直列に第２の抵抗が挿入されている、
ことを特徴とする半導体装置。
【請求項６】
第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、
第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路と、
前記駆動回路の電源を供給するためのブートストラップダイオードとを備え、
電子線照射およびアニールにより、前記ブートストラップダイオードを構成するｐ型ウェルおよびｎ型層のライフタイムが抑制されている、
ことを特徴とする半導体装置。
【請求項７】
請求項１から請求項４および請求項６のいずれかに記載の半導体装置であって、さらに、
前記接合分離におけるｐｎ接合によって形成される寄生ダイオードに直列に第２の抵抗が挿入されている、
ことを特徴とする半導体装置。
【請求項８】
請求項５に記載の半導体装置であって、さらに、
前記接合分離におけるｐｎ接合によって形成される寄生ダイオードに直列に第３の抵抗が挿入されている、
ことを特徴とする半導体装置。
【請求項９】
請求項２から請求項８のいずれかに記載の半導体装置であって、さらに、
電子線照射およびアニールにより、少なくとも前記第２のスイッチング素子のボディー・ドレインダイオードを構成するｐ型ウェルおよびｎ型層、並びに前記接合分離を構成するｐ型ウェルおよびｎ型層それぞれのライフタイムが抑制されている、
ことを特徴とする半導体装置。
【請求項１０】
請求項３から請求項９のいずれかに記載の半導体装置であって、さらに、
前記接合分離を行う拡散層上に接続し、前記駆動回路を取り囲むシールド配線を備え、
前記シールド配線が複数個に分割されている、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インバータ等のパワーデバイスを駆動する半導体装置に関するものであって、特にその誤動作耐量の向上を図るための技術に関するものである。
【０００２】
【従来の技術】
図６は従来のパワーデバイスおよびパワーデバイス駆動装置の構成を説明するための概略構成図である。この図において、Ｑ１およびＱ２はパワースイッチングデバイスであるＮチャネル絶縁ゲート型バイポーラトランジスタであり、主電源である高電圧ＨＶをスイッチングする。ノードＮ３０には負荷が接続されており、Ｄ１、Ｄ２はそれぞれ、ノードＮ３０に接続された負荷による逆起電圧からＮチャネル絶縁ゲート型バイポーラトランジスタＱ１およびＱ２を保護するためのフリーホイールダイオードである。
【０００３】
１００はパワースイッチングデバイスＱ１、Ｑ２を駆動するパワーデバイス駆動装置であり、高圧側パワースイッチングデバイスＱ１を制御する高圧側制御入力ＨＩＮおよび低圧側パワースイッチングデバイスＱ２を制御する低圧側制御入力ＬＩＮに従い動作する。パワーデバイス駆動装置１００はさらに、高圧側パワースイッチングデバイスＱ１を駆動する高圧側駆動部１０１、低圧側パワースイッチングデバイスＱ２を駆動する低圧側駆動部１０２、制御入力処理部１０３を有している。
【０００４】
ここで、例えばパワースイッチングデバイスＱ１、Ｑ２が同時にオン状態になった場合、Ｑ１およびＱ２に貫通電流が流れ、負荷に電流が流れなくなり、好ましくない状態になる。制御入力処理部１０３は制御入力ＨＩＮおよびＬＩＮにより、そのような状態が引き起こされるの防ぐなどの処理を制御入力ＨＩＮおよびＬＩＮに対して行っている。
【０００５】
ＨＯは高圧側駆動部１０１による高圧側駆動信号出力であり、パワースイッチングデバイスＱ１の制御端子に接続される。同様にＬＯは低圧側駆動部１０２による低圧側駆動信号出力であり、パワースイッチングデバイスＱ２の制御端子に接続される。
【０００６】
ＶＣＣは低圧側駆動部１０２の電源となる低圧側固定供給電圧であり、低圧側固定供給電源（図示せず）より供給される。ＶＳは高圧側駆動部１０１の基準電位となる高圧側浮遊オフセット電圧である。また、ＶＢは高圧側駆動部１０１に電源となる高圧側浮遊供給絶対電圧であり、高圧側浮遊電源（図示せず）により供給される。ＧＮＤは接地電位、ＣＯＭは共通接地である。図６のように共通接地ＣＯＭ、高圧側浮遊オフセット電圧ＶＳはそれぞれ、Ｎチャネル絶縁ゲート型バイポーラトランジスタＱ１、Ｑ２のエミッタ端子接続される。
【０００７】
また、高圧側浮遊供給絶対電圧ＶＢ、高圧側浮遊オフセット電圧ＶＳ間および、共通接地ＣＯＭ、低圧側固定供給電圧ＶＣＣ間には、高圧側駆動部１０１および低圧側駆動部１０２に供給される電源電圧をパワーデバイスの動作に伴う電位変動に追随させるために、コンデンサＣ１、Ｃ２が接続されている。
【０００８】
以上のような構成により、制御入力ＨＩＮ、ＬＩＮに基づくパワーデバイスによる主電源のスイッチングが行われる。
【０００９】
ところで、高圧側駆動部１０１は、回路の接地電位に対して電位的に浮いた状態で動作するので、高圧側回路へ駆動信号を伝達するためのレベルシフト回路を有する構成となっている。
【００１０】
図７は従来のパワーデバイス駆動装置における高圧側駆動部の主要部の回路図である。この図においてＶＢ、ＨＯ、ＶＳ、ＧＮＤの符号で示した要素はそれぞれ、図６において同符合で示した高圧側浮遊供給絶対電圧ＶＢ、高圧側駆動信号出力ＨＯ、高圧側浮遊オフセット電圧ＶＳ、接地電位ＧＮＤに対応している。１１はスイッチング素子である高耐圧ＭＯＳであり、上記したレベルシフト回路の役割を担っている。１２はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなり、高圧側駆動信号を出力するスイッチング素子である高圧側駆動信号出力用ＣＭＯＳである。１３は高圧側駆動信号出力用ＣＭＯＳ１２のそのゲート電位を設定するためのレベルシフト抵抗であり、プルアップ抵抗に相当する役割を果たしている。
【００１１】
高耐圧ＭＯＳ１１は、高圧側制御入力ＬＩＮに従い高圧側駆動信号出力用ＣＭＯＳ１２のスイッチングを行う。高圧側駆動信号出力用ＣＭＯＳ１２は高圧側浮遊供給絶対電圧ＶＢ、高圧側浮遊オフセット電圧ＶＳ間の電圧をスイッチングして高圧側駆動信号出力ＨＯに駆動信号を出力し、外部のパワーデバイスの高圧側スイッチング素子を駆動させる。
【００１２】
ここで、以降の説明において高圧側駆動信号出力用ＣＭＯＳ１２とレベルシフト抵抗１３を総合して、高圧側駆動回路と称する。
【００１３】
図８は従来のパワーデバイス駆動装置における高圧側駆動部のレベルシフト回路および高圧側駆動回路の断面図である。この図において、図６および図７に示したものと同等の要素には同符号を付して示しており、ここでの詳細な説明は省略する。図８において２１はｐ基板、２２、２３はｎ−層、２４はｐ＋拡散層である。高耐圧ＭＯＳ１１を囲むｐ＋拡散層２４はｐ基板２１に達している。そしてｐ基板２１の電位は回路上最も低い電位（ＧＮＤまたはＣＯＭ電位）にすることで、高耐圧ＭＯＳ１１を接合分離している。また、高耐圧ＭＯＳ１１のソース電極４０およびゲート電極４１の下部にｐウェル２５が形成され、ゲート絶縁膜を介してゲート電極４０の下部に達し高耐圧ＭＯＳ１１のチャネル領域を形成している。さらにｐウェル２５内には、ソース電極４０に接するようにｐ＋領域２６およびｎ＋ソース領域２７が形成されている。また、高耐圧ＭＯＳ１１のドレイン電極４２に接するようにｎ＋ドレイン領域２８が形成されている。
【００１４】
高耐圧ＭＯＳ１１のドレイン端子は高圧側駆動信号出力用ＣＭＯＳ１２のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート端子に接続しており、またレベルシフト抵抗１３を介してＰＭＯＳトランジスタのソース端子および高圧側浮遊供給絶対電圧ＶＢに接続している。
【００１５】
一方、高圧側駆動信号出力用ＣＭＯＳ１２が形成されるｎ−層２３内には、ＰＭＯＳトランジスタのソース電極４３に接するようにｎ＋領域２９およびｐ＋ソース領域３０が形成され、ドレイン電極４５と接するようにｐ＋ドレイン領域３１が形成されている。４４はＰＭＯＳのゲート電極である。また、高圧側駆動信号出力用ＣＭＯＳ１２のＮＭＯＳトランジスタは、ｐウェル３２内に形成され、ＮＭＯＳのドレイン電極４６に接するようにｎ＋ドレイン領域３２、ソース電極４８に接するようにｎ＋ソース領域３４およびｐ＋３５がそれぞれ形成されている。
【００１６】
また、３６はアルミ配線である。一般に、高圧側駆動信号出力用ＣＭＯＳ１２およびレベルシフト抵抗１３からなる高圧側駆動回路は高圧島として、その周りを基板電位のアルミ配線で囲むことでシールドする。図９は従来のパワーデバイス駆動装置における高圧島に設けられるアルミ配線３６のレイアウトを示す平面図である。この図に示すように、アルミ配線３６は高圧島を取り囲むようにレイアウトされ、さらに接地電位ＧＮＤにコンタクトされている。
【００１７】
なお、図８のｐウェル２５内のｐ＋領域３８はアルミ配線３６とｐウェル２５とのコンタクト抵抗を低減させるためのものであり、３９はフィールドプレートである。
【００１８】
以上のような構成により、図７に示した、レベルシフト回路および高圧側駆動回路が形成される。
【００１９】
【発明が解決しようとする課題】
図６に示したパワーデバイスおよびパワーデバイス駆動装置において、回生期間すなわちノードＮ３０に接続された負荷からの逆起電圧によりフリーホイールダイオードＤ１がオンする期間に、高圧側浮遊オフセット電圧ＶＳが共通接地ＣＯＭよりも低い電位になる可能性がある。この高圧側浮遊オフセット電圧ＶＳの負変動は、コンデンサＣ１を介して、高圧側浮遊供給絶対電圧ＶＢに伝達され、高圧側浮遊供給絶対電圧ＶＢの電位も負変動してしまう。
【００２０】
高圧側浮遊供給絶対電圧ＶＢが負変動すると、図８において、その負変動はｎ−層２２、２３に伝達され、通常は逆バイアスされているはずの、高耐圧ＭＯＳ１１内のｐウェル２５とｎ−層２２の間の寄生ダイオード（ボディー・ドレインダイオード）や、高圧側駆動信号出力用ＣＭＯＳ１２内のｐウェル２５とｎ−層２３の間の寄生ダイーオードがターンオンしてしまう。なお以下の説明において、この高圧側駆動信号出力用ＣＭＯＳ１２内のｐウェル２５とｎ−層２３の間の寄生ダイーオードを、便宜上、ＣＭＯＳ寄生ダイオードと称する。
【００２１】
高耐圧ＭＯＳのボディー・ドレインダイオードからの電流はレベルシフト抵抗１３を通じて、高圧側浮遊供給絶対電圧ＶＢに流れ込む。そのとき高耐圧ＭＯＳ１１の出力信号、すなわち高圧側駆動信号出力用ＣＭＯＳ１２が受ける駆動信号は”Ｈ”レベルを保持しており、高圧側駆動信号出力用ＣＭＯＳ１２の高圧側駆動信号出力ＨＯは”Ｌ”レベルとなっている。
【００２２】
その後、高圧側浮遊オフセット電圧ＶＳの負変動が消滅すると、同じく高圧側浮遊供給絶対電圧ＶＢの電位も上がり、再びボディー・ドレインダイオードに逆バイアスが印加され、高圧側浮遊供給絶対電圧ＶＢからレベルシフト抵抗を通じ、ボディー・ドレインダイオードの逆回復電流が流れる。この逆回復電流によりレベルシフト抵抗に生じる電圧降下によって、高圧側駆動信号出力用ＣＭＯＳ１２のゲート電位が論理閾値よりも低くなると高圧側駆動信号出力ＨＯが”Ｈ”レベルに切り替わってしまう。
【００２３】
つまり、図６に示したパワースイッチングデバイスＱ１、Ｑ２が共にオン状態となることとなり、パワースイッチングデバイスＱ１、Ｑ２に貫通電流が流れ、負荷に電流が流れなくなるという好ましくない状態となる。
【００２４】
一方、ＣＭＯＳ寄生ダイオードがターンオンすると、ｎ−層２３内に電流が流れ込こむ。高圧側駆動信号出力用ＣＭＯＳ１２は、ｐ＋領域３０、ｎ−層２３、ｐウェル３２、ｎ＋領域３４のｐｎｐｎ構造に起因する寄生サイリスタを有しており、ＣＭＯＳ寄生ダイオードからｎ−層２３内に流れこんだ電流は、高圧側駆動信号出力用ＣＭＯＳ１２をラッチアップさせるトリガー電流として働いてしまう。このラッチアップが生じると高圧側駆動信号出力用ＣＭＯＳ１２に過大な電流が流れ、場合によっては回路あるいは部品が損傷することになる。
【００２５】
ところで、図６に示したパワーデバイス駆動装置において、さらに高圧ダイオードを、アノードが低圧側固定供給電圧ＶＣＣ、カソードが高圧側浮遊供給絶対電圧ＶＢとなるように接続し、コンデンサＣ１に容量を大きいものを用いることで、低圧側パワースイッチングデバイスＱ２がオンするときに高圧ダイオードを通じてコンデンサＣ１を充電させ、高圧側浮遊供給絶対電圧ＶＢを供給していた高圧側浮遊電源を不要にすることができる。一般にこのダイオードをブートストラップダイオードという。
【００２６】
図１０は従来のパワーデバイス駆動装置のブートストラップダイオードに用いられる高圧ダイオードの断面図である。この図においてｐ型基板２１上のｎ−層５３は、ｐ＋拡散層２４によって高圧島および高耐圧ＭＯＳ２２と接合分離されている。５０はアノード電極であり、ｐウェル５４および、その内部のｐ＋領域５５によって高圧ダイオードのアノードが形成されている。また、５２はカソード電極であり、ｎ−層５３およびｎ＋領域５６によって高圧ダイオードのカソードが形成されている。
【００２７】
しかし、この高圧ダイオードをブートストラップダイオードとしてパワーデバイス駆動装置に搭載する場合、高圧ダイオードのアノード電位は低圧側固定供給電圧ＶＣＣであるため、高圧側浮遊オフセット電圧ＶＳのわずかな負変動によってもターンオンし、高圧島内に電流が注入される。そのため、高圧側浮遊供給絶対電圧ＶＢに独立した電源を用いる場合に比べて、高圧側駆動信号出力用ＣＭＯＳ１２のラッチアップ耐量が低下し、結果としてパワーデバイス駆動装置の高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量が低下するという問題が生じる。
【００２８】
本発明は以上のような問題を解決するためになされたものであり、本発明の第１の目的は、パワーデバイスを駆動する半導体装置における、高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量の高い半導体装置を提供することである。また、第２の目的は、ブートストラップダイオードを搭載し、かつ、パワーデバイスを駆動する半導体装置における、高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量の高い半導体装置を提供することである。
【００２９】
【課題を解決するための手段】
請求項１に記載の半導体装置は、第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路とを備え、電子線照射およびアニールにより、少なくとも前記第２のスイッチング素子のボディー・ドレインダイオードを構成するｐ型ウェルおよびｎ型層、並びに前記接合分離を構成するｐ型ウェルおよびｎ型層それぞれのライフタイムが抑制されていることを特徴とする。
【００３０】
請求項２に記載の半導体装置は、第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路と、前記接合分離を行う拡散層上に接続し、前記駆動回路を取り囲むシールド配線とを備え、前記シールド配線が複数個に分割されていることを特徴とする。
【００３１】
請求項３に記載の半導体装置は、第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路とを備え、前記接合分離におけるｐｎ接合によって形成される寄生ダイオードのｐ領域上に接続する複数の配線のうちの一部のみが接地電位に直接接続されていることを特徴とする。
【００３２】
請求項４に記載の半導体装置は、第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路と、前記駆動回路の電源を供給するためのブートストラップダイオードとを備え、前記ブートストラップダイオードのアノードであるｐウェル内にｐ＋拡散層を有さないことでアノード濃度を抑え、前記ブートストラップダイオードを流れる電流が抑えられていることを特徴とする。
【００３３】
請求項５に記載の半導体装置は、第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路と、前記駆動回路の電源を供給するためのブートストラップダイオードとを備え、前記ブートストラップダイオードに直列に第２の抵抗が挿入されていることを特徴とする。
【００３４】
請求項６に記載の半導体装置は、第１のスイッチング素子とそのゲート電位設定用の第１の抵抗を有し、外部の電力変換器に駆動信号を出力する駆動回路と、第２のスイッチング素子を有し、前記駆動回路の前記第１のスイッチング素子に制御信号を出力し、前記駆動回路と接合分離されたレベルシフト回路と、前記駆動回路の電源を供給するためのブートストラップダイオードとを備え、電子線照射およびアニールにより、前記ブートストラップダイオードを構成するｐ型ウェルおよびｎ型層のライフタイムが抑制されていることを特徴とする。
請求項７に記載の半導体装置は、請求項１から請求項４および請求項６のいずれかに記載の半導体装置であって、さらに、前記接合分離におけるｐｎ接合によって形成される寄生ダイオードに直列に第２の抵抗が挿入されていることを特徴とする。
請求項８記載の半導体装置は、請求項５に記載の半導体装置であって、さらに、前記接合分離におけるｐｎ接合によって形成される寄生ダイオードに直列に第３の抵抗が挿入されていることを特徴とする。
請求項９に記載の半導体装置は、請求項２から請求項８のいずれかに記載の半導体装置であって、さらに、電子線照射およびアニールにより、少なくとも前記第２のスイッチング素子のボディー・ドレインダイオードを構成するｐ型ウェルおよびｎ型層、並びに前記接合分離を構成するｐ型ウェルおよびｎ型層それぞれのライフタイムが抑制されていることを特徴とする。
【００３５】
請求項１０に記載の半導体装置は、請求項３から請求項９のいずれかに記載の半導体装置であって、さらに、前記接合分離を行う拡散層上に接続し、前記駆動回路を取り囲むシールド配線を備え、前記シールド配線が複数個に分割されていることを特徴とする。
【００３７】
【発明の実施の形態】
＜実施の形態１＞
上述したように、図８に示した半導体装置、即ちパワーデバイス駆動装置において、高圧側浮遊オフセット電圧ＶＳの負変動が生じると、通常は逆バイアスされているはずの高耐圧ＭＯＳ１１内のｐウェル２５とｎ−層２２の間の寄生ダイオード（ボディー・ドレインダイオード）がターンオンする。そして、高圧側浮遊オフセット電圧ＶＳの負変動が消滅し、再びボディー・ドレインダイオードに順バイアスが印加されたときの逆回復電流が、レベルシフト抵抗において電圧降下を引き起こす。この電圧降下により、高圧側駆動信号出力用ＣＭＯＳ１２のゲート電位が論理閾値よりも低くなると高圧側駆動信号出力ＨＯが”Ｈ”レベルに切り替わってしまい、誤動作が生じる。つまり、ボディー・ドレインダイオードの逆回復電流が装置の誤動作を引き起こす原因となっている。
【００３８】
よって、このボディー・ドレインダイオードの逆回復電流の大きさを抑え、さらに、その逆回復電流が流れる時間（逆回復時間）を短く抑えることが、パワーデバイス駆動装置の高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量の向上させるために有効である。
【００３９】
また、逆回復電流の大きさおよび逆回復時間はそのデバイス内部に蓄積されるキャリアの量およびライフタイムに強く依存する。つまり、ボディー・ドレインダイオードの内部に蓄積されるキャリアの量を少なく抑え、ライフタイムを短くすることにより、パワーデバイス駆動装置の高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量を向上させることができる。
【００４０】
本発明の実施の形態１に係る半導体装置は、電子線を照射した後さらにアニールを施すことによって、キャリアのライフタイムが抑えられたパワーデバイス駆動装置である。
【００４１】
つまり、本実施の形態において、半導体装置のライフタイムの制御は電子線照射を利用している。電子線を用いることによって、そのライフタイムの制御の処理はウェハプロセス後に行うことができるので生産設備への汚染の心配が無く、さらに、ドーズ量によってライフタイムを容易にコントロールできるのでトリミングが容易であるという利点がある。ただし、電子線照射のみでは、半導体装置を構成するデバイスが機能しないため、アニール（例えば３４０℃、６０分）も施している。
【００４２】
図１は実施の形態１に係る半導体装置のボディー・ドレインダイオードと従来の半導体装置のボディー・ドレインダイオードの順バイアス時における電流−電圧特性を比較するための図である。この図において、１ａは実施の形態１に係る電子線照射およびアニール後の半導体装置のボディー・ドレインダイオードの電流−電圧特性であり、１ｂは従来の半導体装置のボディー・ドレインダイオードの電流−電圧特性である。この図に示すように、本実施の形態に係る半導体装置のボディー・ドレインダイオードは従来のものに比べて、ライフタイムが短く抑制されているためにダイオード中に蓄積されるキャリアの量が抑えられ、その結果順電流が小さくなっている。よって、本実施の形態に係る半導体装置のボディー・ドレインダイオードは逆回復電流が抑えられることが予想される。
【００４３】
そして、図２は実施の形態１に係る半導体装置のボディー・ドレインダイオードと従来の半導体装置のボディー・ドレインダイオードの逆回復電流特性を比較するための図である。この図において、２ａは実施の形態１に係る電子線照射およびアニール後の半導体装置のボディー・ドレインダイオードの逆回復電流特性であり、２ｂは従来の半導体装置のボディー・ドレインダイオードの逆回復電流特性である。この図に示すように、本実施の形態に係る半導体装置のボディー・ドレインダイオードは従来のものに比べて、上記図１に示したように順電流が抑えられているので、予想されたとおり逆回復電流の大きさ（ピーク値）が小さくなっている。また、ライフタイムが抑えられていることによって、逆回復時間も短くなっていることが分かる。
【００４４】
このように、本実施の形態に係る半導体装置のボディー・ドレインダイオードは逆回復電流の大きさ小さく、かつ、逆回復時間が短いので、上述したボディー・ドレインダイオードの逆回復電流により引き起こされる誤動作を抑えることができる。
【００４５】
ところで、電子線照射およびアニールによるライフタイムを抑える処理は、ボディー・ドレインダイオードだけでなく、図８における高圧側駆動信号出力用ＣＭＯＳ１２内のｐウェル２５とｎ−層２３の間の寄生ダイーオード（ＣＭＯＳ寄生ダイオード）に対しても有効である。
【００４６】
前述したように、高圧側浮遊オフセット電圧ＶＳの負変動によって、このＣＭＯＳ寄生ダイオードがターンオンすることによりｎ−層２３内に流れ込むに電流は、高圧側駆動信号出力用ＣＭＯＳ１２をラッチアップさせるトリガー電流として働いてしまう。つまり、この寄生ダイオードの順電流を抑えることは高圧側浮遊オフセット電圧ＶＳの負変動に伴う高圧側駆動信号出力用ＣＭＯＳ１２のラッチアップの問題の対策として有効である。
【００４７】
また、電子線照射およびアニールにより、このＣＭＯＳ寄生ダイオードの順電流も図１と同様に抑えることができることは、ここで説明するまでも無い。つまり、電子線照射およびアニールは、高圧側浮遊オフセット電圧ＶＳの負変動に伴うＣＭＯＳ寄生ダイオードの順電流により引き起こされるラッチアップ耐量を向上させる効果も有している。
【００４８】
従って、本実施の形態に係る半導体装置は、高圧側浮遊オフセット電圧ＶＳの負変動に伴うＣＭＯＳ寄生ダイオードの順電流により引き起こされるラッチアップ耐量が高い半導体装置でもある。
【００４９】
以上のように、実施の形態１に係る半導体装置によれば、高圧側浮遊オフセット電圧ＶＳの負変動に起因する半導体装置の誤動作およびラッチアップの問題を解決することができる。すなわち、高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量が高い半導体装置を提供することができる。
【００５０】
＜実施の形態２＞
実施の形態１において説明したように、図８における高圧側駆動信号出力用ＣＭＯＳ１２内のｐウェル２５とｎ−層２３の間の寄生ダイーオード（ＣＭＯＳ寄生ダイオード）の順電流値を抑えることにより、高圧側浮遊オフセット電圧ＶＳの負変動に伴う高圧側駆動信号出力用ＣＭＯＳ１２のラッチアップを防ぐことができる。実施の形態１においてはその手段として、ＣＭＯＳ寄生ダイオードのライフタイムを短くし、ダイオード中に蓄積されるキャリアの量を抑えることを行った。
【００５１】
それに対し実施の形態２では、ＣＭＯＳ寄生ダイオードの順電流が流れる経路の抵抗値を大きくすることによって、高圧側浮遊オフセット電圧ＶＳの負変動に伴うＣＭＯＳ寄生ダイオードの順電流値を抑え、半導体装置の誤動作耐量を向上させる。
【００５２】
前述したように、高圧側駆動信号出力用ＣＭＯＳ１２およびレベルシフト抵抗１３からなる高圧側駆動回路は、高圧島としてその周りを基板電位のアルミ配線で囲むことでシールドされている。このアルミ配線は、図８および図９から分かるようにＣＭＯＳ寄生ダイオードと接地電位ＧＮＤ間に直列に挿入されている。高圧側浮遊オフセット電圧ＶＳの負変動によりＣＭＯＳ寄生ダイオードに逆バイアスが加わったとき、その順電流はＧＮＤからアルミ配線を介しＣＭＯＳ寄生ダイオードに流れ込む。
【００５３】
図３は実施の形態２に係る半導体装置における高圧島に設けられるアルミ配線のレイアウトを示す平面図である。本実施の形態において、アルミ配線３は、断面構造は図８に示したアルミ配線３６と同等であるが、図３のように複数個に分割されて配置されている。つまり、各アルミ配線は直接接地電位ＧＮＤにコンタクトされているのではなく、ＧＮＤとの間にｐ＋領域を介している。ｐ＋領域はアルミ配線に比べ抵抗値が大きいので、このアルミ配線のレイアウトにより、ＧＮＤとＣＭＯＳ寄生ダイオード間の抵抗値は、図９に示した従来のアルミ配線のレイアウトを備える半導体装置に比べ大きくなる。その結果、ＣＭＯＳ寄生ダイオードの順電流が流れる経路の抵抗値が大きくなり、それによってＣＭＯＳ寄生ダイオードの順電流値は抑えられる。
【００５４】
よって、半導体装置の高圧側浮遊オフセット電圧ＶＳの負変動によりＣＭＯＳ寄生ダイオードがターンオンしたときに、高圧島に流れ込む電流値を抑えるここができる。つまり高圧側駆動信号出力用ＣＭＯＳ１２のラッチアップの発生を抑えることができる。
【００５５】
以上のように、実施の形態２に係る半導体装置によれば、高圧側浮遊オフセット電圧ＶＳの負変動によって引き起こされる半導体装置のラッチアップを抑えることができる。すなわち、高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量が高い半導体装置を提供することができる。
【００５６】
＜実施の形態３＞
実施の形態３においても、高圧側浮遊オフセット電圧ＶＳの負変動に伴うＣＭＯＳ寄生ダイオードの順電流値を抑える手段として、ＣＭＯＳ寄生ダイオードの順電流が流れる経路の抵抗値を大きくする。
【００５７】
図４は実施の形態３に係る半導体装置における高圧島の接合分離部の拡大断面図である。この図において、４はｐウェルであり、図８に示したｐウェル２５の高圧島側をｐ＋拡散層２４から分離させ、その間にｎ−層２３を介してた構造となっている。また、３１は抵抗である。その以外の要素は、図８に示したものと同符号を付した要素と同等のものであるので、ここでの詳細な説明は省略する。
【００５８】
このような構成においては、高圧側浮遊オフセット電圧ＶＳの負変動時に、主に高圧島に電流を注入するＣＭＯＳ寄生ダイオードはｐウェル３０とｎ−層２２との間に形成され、半導体装置の高圧側浮遊オフセット電圧ＶＳの負変動による順電流はＧＮＤからｐ基板およびｐ＋拡散層、抵抗３１、ｐ＋領域３８を介してＣＭＯＳ寄生ダイオードに流れ込む。よって、アルミ配線３６とｐ＋拡散層との間に挿入した抵抗を３１の抵抗値を大きくすることにより、ＣＭＯＳ寄生ダイオードの順電流経路の抵抗値を大きくできるので、半導体装置の高圧側浮遊オフセット電圧ＶＳの負変動によりＣＭＯＳ寄生ダイオードがターンオンしたときに、高圧島に流れ込む電流値を抑えるここができる。つまり高圧側駆動信号出力用ＣＭＯＳ１２のラッチアップの発生を抑えることができる。
【００５９】
以上のように、実施の形態３に係る半導体装置によれば、高圧側浮遊オフセット電圧ＶＳの負変動によって引き起こされる半導体装置のラッチアップを抑えることができる。すなわち、高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量が高い半導体装置を提供することができる。
【００６０】
＜実施の形態４＞
前述したように、パワーデバイス駆動装置に高圧ダイオードをブートストラップダイオードとして搭載すると、高圧側浮遊オフセット電圧ＶＳの負変動に対する高圧側駆動信号出力用ＣＭＯＳのラッチアップ耐量が低下してしまうという問題があった。その原因となるのは、高圧側浮遊オフセット電圧ＶＳの負変動時に高圧ダイオードから高圧島内に注入される電流であった。
【００６１】
従って、ブートストラップダイオードを流れる順電流の値を抑えることによって、ブートストラップダイオードの搭載に伴うラッチアップ耐量の低下を抑えることができる。
【００６２】
図５は実施の形態４に係る半導体装置における高圧ダイオードの断面図である。図１０に示した従来の高圧ダイオードとは、ｐウェル５４内にｐ＋領域５５が存在しないこと以外は同じ構成である。つまり、本実施の形態に係る半導体装置のブートストラップダイオードである高圧ダイオードのアノードにはｐ＋領域が存在しない。
【００６３】
それによって、アノード内へのキャリアの注入が抑えられ、高圧ダイオードを流れる順電流の値が抑えらる。よって、高圧側浮遊オフセット電圧ＶＳの負変動時にブートストラップダイオードから高圧島内に注入される電流を抑えることができ、結果として、ブートストラップダイオードの搭載に伴う、高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量の低下を抑えることができる。
【００６４】
以上のように、実施の形態４に係る半導体装置によれば、ブートストラップダイオードの搭載に伴う、高圧側駆動信号出力用ＣＭＯＳのラッチアップ耐量の低下を抑えることができる。すなわち、ブートストラップダイオードを搭載し、かつ、パワーデバイスを駆動する半導体装置における、高圧側浮遊オフセット電圧ＶＳの負変動に対する誤動作耐量の高い半導体装置を提供することができる。
【００６５】
なお、実施の形態１の説明で示した電子線照射およびアニールは、ブートストラップダイオードに用いられる高圧ダイオードの順電流の値を抑えることができることは、ここで説明するまでも無い。よって、ブートストラップダイオードに電子線照射およびアニールを施すことで、高圧側浮遊オフセット電圧ＶＳの負変動時のブートストラップダイオードを流れる順電流の値を抑えることができ、実施の形態４と同様に、ブートストラップダイオードの搭載に伴う、高圧側駆動信号出力用ＣＭＯＳのラッチアップ耐量の低下を抑えることができることは明らかである。
【００６６】
また、実施の形態３と同様な考え方で、高圧ダイオードに直列に、例えば電源と高圧ダイオードのアノード間に抵抗を挿入しても高圧ダイオードの順電流の値を抑えることができることは明らかであり、実施の形態４と同様に、ブートストラップダイオードの搭載に伴う、高圧側駆動信号出力用ＣＭＯＳのラッチアップ耐量の低下を抑えることができる。
【００６７】
【発明の効果】
以上説明したように、請求項１に記載の半導体装置によれば、電子線照射およびアニールにより、少なくとも前記第２のスイッチング素子のボディー・ドレインダイオードを構成するｐ型ウェルおよびｎ型層、並びに前記接合分離を構成するｐ型ウェルおよびｎ型層それぞれのライフタイムが抑制されているので、高圧側浮遊オフセット電圧の負変動に伴いターンオンする半導体装置内に存在する寄生ダイオードを流れる電流は抑えられ、また、寄生ダイオード内に蓄積されるキャリアの量も抑えられている。
【００６８】
よって、高圧側浮遊オフセット電圧の負変動が消滅したときに第１の抵抗を流れる、第２のスイッチング素子の寄生ダイオードの逆回復電流の値は小さくなり、かつ、その逆回復時間は短くなる。よって、第１の抵抗に生じる電圧降下によって引き起こされる第１のスイッチング素子の誤動作を抑えることができる。
【００６９】
さらに、高圧側浮遊オフセット電圧の負変動時に流れる第１のスイッチング素子の寄生ダイオードを流れる電流が抑えられ、その電流によって引き起こされる第１のスイッチング素子のラッチアップを抑えることができる。
【００７０】
従って、半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
【００７１】
請求項２に記載の半導体装置によれば、前記接合分離を行う拡散層上に接続し、駆動回路を取り囲むシールド配線が複数個に分割されているので、高圧側浮遊オフセット電圧の負変動に伴いターンオンする第１のスイッチング素子を流れる電流経路の抵抗値が大きくなる。
【００７２】
よって、高圧側浮遊オフセット電圧の負変動時に流れる第１のスイッチング素子の寄生ダイオードを流れる電流は抑えられ、その電流によって引き起こされる第１のスイッチング素子のラッチアップを抑えることができる。
【００７３】
従って、半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
【００７４】
請求項３に記載の半導体装置によれば、接合分離におけるｐｎ接合によって形成される寄生ダイオードのｐ領域上に接続する複数の配線のうちの一部のみが接地電位に直接接続されているので、寄生ダイオードの順電流が流れる経路の抵抗値が大きくなり、高圧側浮遊オフセット電圧の負変動に伴いターンオンする第１のスイッチング素子を流れる電流経路の抵抗値が大きくなる。
【００７５】
よって、高圧側浮遊オフセット電圧の負変動時に流れる第１のスイッチング素子の寄生ダイオードを流れる電流は抑えられ、その電流によって引き起こされる第１のスイッチング素子のラッチアップを抑えることができる。
【００７６】
従って、半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
【００７７】
請求項４に記載の半導体装置によれば、駆動回路の電源を供給するためのブートストラップダイオードのアノードであるｐウェル内にｐ＋拡散層を有さないことでアノード濃度を抑え、ブートストラップダイオードを流れる電流が抑えられている。従って、高圧側浮遊オフセット電圧の負変動時にブートストラップダイオードから第１のスイッチング素子に流れ込む電流を抑えることができる。よって、その電流により半導体装置のラッチアップ耐量が低下する問題を解決することができる。
【００７８】
従って、駆動回路の電源を供給するためのブートストラップダイオードを備える半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
【００７９】
請求項５に記載の半導体装置によれば、駆動回路の電源を供給するためのブートストラップダイオードに直列に第２の抵抗が挿入されているので、高圧側浮遊オフセット電圧の負変動時にブートストラップダイオードから第１のスイッチング素子に流れ込む電流を抑えることができる。よって、その電流により半導体装置のラッチアップ耐量が低下する問題を解決することができる。
【００８０】
従って、駆動回路の電源を供給するためのブートストラップダイオードを備える半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
【００８１】
請求項６に記載の半導体装置によれば、電子線照射およびアニールにより、ブートストラップダイオードを構成するｐ型ウェルおよびｎ型層のライフタイムが抑制されているので、高圧側浮遊オフセット電圧の負変動時にブートストラップダイオードから第１のスイッチング素子に流れ込む電流を抑えることができる。
よって、その電流により半導体装置のラッチアップ耐量が低下する問題を解決することができる。従って、駆動回路の電源を供給するためのブートストラップダイオードを備える半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
請求項７および請求項８記載の半導体装置によれば、接合分離におけるｐｎ接合によって形成される寄生ダイオードに直列に抵抗が挿入されているので、高圧側浮遊オフセット電圧の負変動に伴いターンオンする第１のスイッチング素子を流れる電流経路の抵抗値が大きくなる。
よって、高圧側浮遊オフセット電圧の負変動時に流れる第１のスイッチング素子の寄生ダイオードを流れる電流は抑えられ、その電流によって引き起こされる第１のスイッチング素子のラッチアップを抑えることができる。従って、半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
請求項９に記載の半導体装置によれば、電子線照射およびアニールにより、ライフタイムが抑制されている、電子線照射およびアニールにより、少なくとも前記第２のスイッチング素子のボディー・ドレインダイオードを構成するｐ型ウェルおよびｎ型層、並びに前記接合分離を構成するｐ型ウェルおよびｎ型層それぞれのライフタイムが抑制されているので、高圧側浮遊オフセット電圧の負変動に伴いターンオンする半導体装置内に存在する寄生ダイオードを流れる電流は抑えられ、また、寄生ダイオード内に蓄積されるキャリアの量も抑えられている。
【００８２】
よって、高圧側浮遊オフセット電圧の負変動が消滅したときに第１の抵抗を流れる、第２のスイッチング素子の寄生ダイオードの逆回復電流の値は小さくなり、かつ、その逆回復時間は短くなる。よって、第１の抵抗に生じる電圧降下によって引き起こされる第１のスイッチング素子の誤動作を抑えることができる。
【００８３】
さらに、高圧側浮遊オフセット電圧の負変動時に流れる第１のスイッチング素子の寄生ダイオードを流れる電流が抑えられ、その電流によって引き起こされる第１のスイッチング素子のラッチアップを抑えることができる。
【００８４】
従って、半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
【００８５】
請求項１０に記載の半導体装置によれば、前記接合分離を行う拡散層上に接続し、駆動回路を取り囲むシールド配線が複数個に分割されているので、高圧側浮遊オフセット電圧の負変動に伴いターンオンする第１のスイッチング素子を流れる電流経路の抵抗値が大きくなる。
【００８６】
よって、高圧側浮遊オフセット電圧の負変動時に流れる第１のスイッチング素子の寄生ダイオードを流れる電流は抑えられ、その電流によって引き起こされる第１のスイッチング素子のラッチアップを抑えることができる。
【００８７】
従って、半導体装置における高圧側浮遊オフセット電圧の負変動に対する誤動作耐量を向上できる。
【図面の簡単な説明】
【図１】  実施の形態１に係る半導体装置のボディー・ドレインダイオードと従来の半導体装置のボディー・ドレインダイオードの順バイアス時における電流−電圧特性を比較するための図である。
【図２】  実施の形態１に係る半導体装置のボディー・ドレインダイオードと従来の半導体装置のボディー・ドレインダイオードの逆回復電流特性を比較するための図である。
【図３】  実施の形態２に係る半導体装置における高圧島に設けられるアルミ配線のレイアウトを示す平面図である。
【図４】  実施の形態３に係る半導体装置における高圧島における接合分離部の拡大断面図である。
【図５】  実施の形態４に係る半導体装置における高圧ダイオードの断面図である。
【図６】  従来のパワーデバイスおよびパワーデバイス駆動装置の構成を説明するための概略構成図である。
【図７】  従来のパワーデバイス駆動装置における高圧側駆動部の主要部の回路図である。
【図８】  従来のパワーデバイス駆動装置における高圧側駆動部のレベルシフト回路および高圧側駆動回路の断面図である。
【図９】  従来のパワーデバイス駆動装置における高圧島に設けられるアルミ配線のレイアウトを示す平面図である。
【図１０】  従来のパワーデバイス駆動装置のブートストラップダイオードに用いられる高圧ダイオードの断面図である。
【符号の説明】
１ａ  電子線照射およびアニール処理を施した本発明に係る半導体装置の寄生ダイオードの電流−電圧特性、１ｂ  従来の半導体装置の寄生ダイオードの電流−電圧特性、２ａ  電子線照射およびアニール処理を施した本発明に係る半導体装置の寄生ダイオードの逆回復電流特性、２ｂ  従来の半導体装置の寄生ダイオードの逆回復電流特性、３，３６  アルミ配線、４  ｐウェル、５  抵抗、２１ｐ基板、２３、５３  ｎ−層、２４  ｐ＋拡散領域、２９，５６  ｎ＋領域、２９，５１  フィールドプレート、３０  ｐ＋領域、４３  ソース電極、５０  アノード電極、５２  カソード電極、ＶＣＣ  低圧側固定供給電圧。
【図１】
0004531276.tif 000002
【図２】
0004531276.tif 000003
【図３】
0004531276.tif 000004
【図４】
0004531276.tif 000005
【図５】
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【図６】
0004531276.tif 000007
【図７】
0004531276.tif 000008
【図８】
0004531276.tif 000009
【図９】
0004531276.tif 000010
【図１０】
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