(57)【特許請求の範囲】
【請求項１】
第１の電源配線から第２の電源配線へ電源電圧を変換して電力を供給する電源電圧変換手段と、前記第２の電源配線に流れる電源電流を測定する電源電流測定回路を備えたクロックに同期して動作する集積回路素子であって、
電源電流測定信号が入力されるクロック発生回路を備え、
集積回路内部で生成される前記電源電流測定信号により、クロック周期を選択的に伸長し、
選択されて伸長された前記クロック周期内で電源電流を測定することを特徴とする集積回路素子。
【請求項２】
電源電流測定回路の出力として第２の電源配線に流れる電源電流に比例した電流値を集積回路素子の外部信号あるいは内部信号として出力することを特徴とする請求項１記載の集積回路素子。
【請求項３】
電源電流測定回路の出力として集積回路素子の外部より供給される参照電流に比例した電流と第２の電源配線に流れる電流に比例した電流との差分に比例する電流値を集積回路素子の外部信号あるいは内部信号として出力することを特徴とする請求項１記載の集積回路素子。
【請求項４】
電源電流測定回路の出力として集積回路素子の外部より供給される参照電流と第２の電源配線に流れる電流に比例した電流値との大小関係を示す論理信号を集積回路素子の外部信号あるいは内部信号として出力することを特徴とする請求項１記載の集積回路素子。
【請求項５】
前記電源電流測定回路が伸張された前記クロック周期に同期して電源電流を測定し、同一クロックにおける異なる位相間の電源電流値の差分を測定値とすることを特徴とする請求項１記載の集積回路素子。
【請求項６】
同一クロックにおける異なる位相間の電源電流値の差分に比例した電流値を集積回路素子の外部信号あるいは内部信号として出力することを特徴とする請求項５記載の集積回路素子。
【請求項７】
外部のパッドより供給される参照電流に比例した電流と同一クロックにおける異なる位相間の電源電流値の差分に比例した電流値との大小関係を示す論理信号を集積回路素子の外部信号あるいは内部信号として出力することを特徴とする請求項５記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電源電圧を変換（降圧等）する電源電圧変換回路等を内蔵した微細ＣＭＯＳ集積回路等の集積回路素子に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ集積回路素子は、トランジスタが微細加工に向いた構造であり、静止時の電源電流が微少であるため、高集積かつ低消費電力、そして微細化とともに電源電圧が降下するといった特徴がある。
【０００３】
近年、集積回路素子は、微細化技術の進歩により、チャネル長が０．２５ミクロン以下の微細なトランジスタを用いて数百万から１千万トランジスタ数を超える高集積な素子が商用化されている。このように集積回路素子が大規模化されると、良品選別に膨大なテストパターンが必要になり、その生成が困難になるばかりでなく、テストパターンによるファンクション試験では検出が困難な不良が増加する傾向がある。例えば信号線のオープンや信号線間のショート、トランジスタのリークといった不良は従来のファンクションテストで完全に検出することはできない。このようなファンクションテストで完全に検出できない領域を試験する方法として、Ｉｄｄｑテストが開発されてきた。
【０００４】
Ｉｄｄｑテストとは、静止状態にあるＣＭＯＳ集積回路素子に流れる微少な電源電流を測定し、その測定電流値の大小により故障を検出する手法であり、試験対象が電源に接続された全トランジスタを対象とするために非常に並列性の高い試験であり、ファンクション試験と組み合わせて用いることにより高い不良検出率を達成することができる。
【０００５】
Ｉｄｄｑテストのより詳細な課題に関しては、例えば非特許文献１に記載されている。
【特許文献１】米国特許明細書第5,493,234 号“Voltage Down Converter for Semiconductor Memory Device" Young N. Oh
【非特許文献１】"Iddq Testing: Issues Present and Future" IEEE DESIGN&TEST OF COMPUTER" Jerry M. Soden 他著Vol13,No4,1996 pp.61-65
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、Ｉｄｄｑテストは、微少電流を測定する必要があるため測定速度を十分に遅くする必要があり、量産試験に適用するにはテスト時間がかかりすぎるという問題がある。ファンクションテストが数１０ＭＨｚから数１００ＭＨｚのテスト周波数で試験するのに対して、Ｉｄｄｑテストでは数１００Ｈｚ〜数１０ｋＨｚ程度と遅いことが課題である。
【０００７】
また、ＣＭＯＳ集積回路素子の電源電圧は、トランジスタの微細化に応じて、その信頼性を確保するため電源電圧が低電圧化されてきている。これらの低電圧化された素子を他の電源電圧の素子と混在して用いるには、信号レベルを変換するインターフェース回路が必要であり、微細化されて低電圧で動作する内部回路用と高耐圧のインターフェース回路用とに複数の電源電圧供給が必要となる。一方、機器の低コスト化や互換性の観点から微細化された素子であっても、従来と同じ電圧、すなわち単電源で動作することが要求され、集積回路素子内には電源電圧変換回路として、電源電圧の降圧回路を集積するものが考案されている。従来のダイナミックランダムアクセスメモリの電源の降圧回路に関しては、例えば特許文献１に記載されている。
【０００８】
例えば０．２５μｍのＣＭＯＳ集積回路素子の電源電圧は２．５Ｖ程度であるが、電子機器の主流の電源電圧は３．３Ｖや５Ｖである。ダイナミックランダムアクセスメモリは降圧回路を集積した素子の代表例である。
【０００９】
しかしながら、トランジスタの微細化が進むとトランジスタのオフ電流が増加し、集積度が向上することと合わせて、０．３５μｍ世代のＣＭＯＳ集積回路素子で数μＡの値バックグラウンド電流が、また１．８μｍ世代では数１０ｍＡの値のバックグラウンド電流が、欠陥の有無に関わらず流れると予測される。さらに、Ｉｄｄｑテストで検出される欠陥による数１００ｎＡから数μＡ以上のリーク電流も素子の微細化により微少化する傾向がある。すなわち、微細化が進んだＣＭＯＳ集積回路素子では、欠陥によるリーク電流がバックグラウンド電流の変動に埋もれてしまい検出不可能になる。つまり、バックグラウンド電流のばらつきが通常の欠陥電流よりも大きくなると、電流の閾値では良否の判定が困難となりＩｄｄｑテストの有効性が損なわれることになる。
【００１０】
また、０．２５μｍ以降の微細ＣＭＯＳ集積回路の主要な電源系の構造としては、素子内部に電源電圧の降圧回路を設けることが上述したように必要となる。
【００１１】
この構造は、内部回路の電源電圧は素子外部から供給する必要がないため、トランジスタの微細化に応じて最適な内部動作電圧が設定できて互換性が高い、外部より供給する電源電圧が変動しても内部回路の電圧は降圧回路で電源電圧の変動を吸収して広い電源電圧動作マージンが達成できるなど優れた点がある。
【００１２】
しかし、電源電圧の降圧回路を素子内部に集積するこの構造は、内部回路に流れる電流を外部から直接測定できないばかりか、降圧回路で消費する定常的な電流や降圧回路のフィードバックループによって大きなノイズが発生しバックグラウンド電流の増加で困難になっている内部回路の微少電流の測定をますます困難にしＩｄｄｑテストはいっそう困難になる。
【００１３】
本発明の第１の目的は、電源電圧変換回路を備えた集積回路素子において、Ｉｄｄｑテストのために内部回路に流れる電流を外部から直接測定できる集積回路素子を提供することである。
【００１４】
本発明の第２の目的は、トランジスタのリーク電流による大きなバックグラウンド電流に埋もれることなく、Ｉｄｄｑテストのために内部回路の電流を高速に測定することが可能な集積回路素子を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の集積回路素子は、第１の電源配線から第２の電源配線へ電源電圧を変換して電力を供給する電源電圧変換手段と、第２の電源配線に流れる電源電流を測定する電源電流測定回路を備えたクロックに同期して動作する集積回路素子であって、電源電流測定信号が入力されるクロック発生回路を備え、集積回路内部で生成される電源電流測定信号により、クロック周期を選択的に伸長し、選択されて伸長されたクロック周期内で電源電流を測定する。
【００１６】
この構成によれば、Ｉｄｄｑテストのために内部回路に流れる電流を外部に取り出すことができる。しかも、電源電流測定回路が内蔵されているため、インダクタンス成分が外部の電源電流測定回路の場合よりも少なく、高速な電源電流測定が可能となる。
【００１７】
また、伸長されたクロック周期内では素子を静止状態にすることができて静止電源電流を測定できる。また、選択的にクロックを伸長するために、電流測定の時間をすべてのクロックを伸長する場合にくらべて短縮できる。また、クロックの伸長信号を、集積回路内部に集積された自己診断機能（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路により、素子内部で生成することにより、電流測定は自己診断時に実行することができ、高信頼性の集積回路素子を提供することができる。
【００２０】
また、上記構成においては、電源電流測定回路の出力として第２の電源配線に流れる電源電流に比例した電流値を集積回路素子の外部信号あるいは内部信号として出力することが好ましい。
【００２１】
この構成によれば、第２の電源配線に接続された内部回路の電源電流を増幅して素子外部に電流の形で出力することができるため、微小な電圧で出力する場合に比べて高速処理が可能で、ノイズの影響を受けにくい。
【００２２】
また、上記構成においては、電源電流測定回路の出力として集積回路素子の外部より供給される参照電流に比例した電流と第２の電源配線に流れる電流に比例した電流との差分に比例する電流値を集積回路素子の外部信号あるいは内部信号として出力することが好ましい。
【００２３】
この構成によれば、参照電流を適当に設定することにより内部回路のバックグラウンド電流を差し引いた電流値を素子外部に取り出すことができ、欠陥電流のバックグラウンド電流に対するＳ／Ｎ比を向上させることができる。
【００２４】
また、上記構成においては、電源電流測定回路の出力として集積回路素子の外部より供給される参照電流と第２の電源配線に流れる電流に比例した電流値との大小関係を示す論理信号を集積回路素子の外部信号あるいは内部信号として出力することが好ましい。
【００２５】
この構成によれば、第２の電源配線に接続された内部回路の電源電流を増幅した状態で参照電流の大きさと比較して論理信号として出力することができるため、微小な電圧で出力する場合に比べて高速処理が可能で、ノイズの影響を受けにくい。さらに、参照電流を適当に設定することにより内部回路のバックグラウンド電流を考慮した状態で論理信号として出力することができ、欠陥電流のバックグラウンド電流に対するＳ／Ｎ比を向上させることができる。
【００２６】
また、上記構成においては、電源電流測定回路が伸張されたクロック周期に同期して電源電流を測定し、同一クロックにおける異なる位相間の電源電流値の差分を測定値とすることが好ましい。
【００２８】
この構成によれば、素子毎にばらつく内部回路のバックグラウンド電流を自動的に差し引くことができ、バックグラウンド電流の影響を受けないようにできる。また、上記の電源電流の差分値は上限値および下限値と比較することにより良否を判定することができる。
【００２９】
上記構成においては、同一クロックにおける異なる位相間の電源電流値の差分に比例した電流値を集積回路素子の外部信号あるいは内部信号として出力することが好ましい。
【００３０】
この構成によれば、第２の電源配線に接続された内部回路の電源電流を増幅して素子外部に電流の形で出力することができるため、微小な電圧で出力する場合に比べて高速処理が可能で、ノイズの影響を受けにくい。
【００３１】
また、上記構成においては、外部のパッドより供給される参照電流に比例した電流と同一クロックにおける異なる位相間の電源電流値の差分に比例した電流値との大小関係を示す論理信号を集積回路素子の外部信号あるいは内部信号として出力することが好ましい。
【００３２】
この構成によれば、第２の電源配線に接続された内部回路の電源電流を増幅した状態で参照電流の大きさと比較して論理信号として出力することができるため、微小な電圧で出力する場合に比べて高速処理が可能で、ノイズの影響を受けにくい。さらに、参照電流を適当に設定することにより内部回路のバックグラウンド電流を考慮した状態で論理信号として出力することができ、欠陥電流のバックグラウンド電流に対するＳ／Ｎ比を向上させることができる。
【発明の効果】
【００３３】
本発明の集積回路素子によれば、Ｉｄｄｑテストのために内部回路に流れる電流を外部に取り出すことができる。しかも、電源電流測定回路が内蔵されているため、インダクタンス成分が外部の電源電流測定回路の場合よりも少なく、高速な電源電流測定が可能となる。
【００３４】
また、伸長されたクロック周期内では素子を静止状態にすることができて静止電源電流を測定できる。また、選択的にクロックを伸長するために、電流測定の時間をすべてのクロックを伸長する場合にくらべて短縮できる。また、クロックの伸長信号を素子内部で生成すれば、電流測定は集積回路内部の自己診断機能（ＢＩＳＴ）として実行することができ、高信頼性の集積回路を提供することができる。
【００３６】
また、素子毎にばらつく内部回路のバックグラウンド電流を自動的に差し引くことができ、バックグラウンド電流の影響を受けないようにできる。
【００３７】
以上のように、本発明によれば、トランジスタのリーク電流による大きなバックグラウンド電流が存在しても、わずかな回路を付加するのみで、欠陥電流のバックグラウンド電流に対するＳ／Ｎ比を改善することができ、しかも欠陥電流を高速に検出することができて、高信頼性な集積回路素子を低コストで提供することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３９】
図１は本発明の実施の形態における集積回路素子の構成を示すブロック図である。図１において、集積回路素子１には、電源用パッド１０、グラウンド用パッド６、電源電流測定出力パッド８と、その他に多数の信号用パッド１２が設けられている。電源用パッド１０は外部から電源電圧ＶＤＤ１が印加される第１の電源配線１１に接続され、電源電圧変換回路（電源電圧の降圧回路）２を介して第２の電源配線３に接続されている。第１の電源配線１１の電圧ＶＤＤ１は、電源電圧変換手段であるところの電源電圧変換回路２によって降圧されて第２の電源配線３に電圧ＶＤＤ２を供給する。第２の電源配線３とグラウンド用パッド６に接続されたグラウンド配線（電位ＶＳＳ）５との間には、集積回路素子１の主要な回路である内部回路４が接続される。
【００４０】
電源電圧変換回路２は、第１の電源配線１１と第２の電源配線３との間に接続された電源駆動用のＰチャネルトランジスタＱ１のゲート電圧を制御することにより所望の電圧に降圧する。内部回路４が動作している間は、電源電流が常に変動するため、電源駆動用のＰチャネルトランジスタＱ１のゲート電圧は常に変動するが、内部回路４の静止時には一定値となる。
【００４１】
電源電流測定回路９は、電源駆動用のＰチャネルトランジスタＱ１（チャネル幅／チャネル長＝Ｗ１／Ｌ１）にゲートとソース電極を共通にしてカレントミラー接続した電流測定用のＰチャネルトランジスタＱ２（チャネル幅／チャネル長＝Ｗ２／Ｌ２）のドレインより、内部回路４に流れる電流（Ｉｄｄｑ）に比例した電流（Ｉｄｄｏｕｔ＝（Ｗ２／Ｗ１）＊Ｉｄｄｑ）を電源電流測定出力７として電源電流測定出力パッド８に出力する。
【００４２】
電源電流測定回路９のＰチャネルトランジスタＱ１，Ｑ２が正常にカレントミラー動作するためには、電源駆動用のＰチャネルトランジスタＱ１が内部回路４の静止電源電流Ｉｄｄｑ、電源電圧ＶＤＤ２に対して飽和領域にあることが必要である。
【００４３】
以上のような構成によって、内部回路４の微少な電源電流Ｉｄｄｑは増幅されて素子外部に電流の形で出力するため、微小な電圧で出力するより高速処理が可能で、ノイズの影響を受けにくい。また、素子外部に電流を出力する手法は、Ａ／Ｄ変換回路を経由して論理値として出力するよりも高速ではるかに回路規模は小さく、コスト的に実用的である。
【００４４】
また、内部回路４の電源は、電源電圧変換回路２に集中するため電源電流測定回路９を電源電圧変換回路２の近辺に設けることによりレイアウト的に小形化できる。
【００４５】
図２は図１の構成における電源電流測定回路９に参照電流入力１４を設けた電源電流測定回路９Ｂを用いるとともに、集積回路素子１に参照電流入力パッドを付加した本発明の第２の実施の形態における集積回路素子の構成を示すブロック図である。図２において、電源電流測定回路９Ｂでは、カレントミラー接続されたＰ型トランジスタＱ３，Ｑ４により外部から入力された参照電流Ｉｒｅｆに比例する電流（∝Ｉｒｅｆ）と内部回路４の静止電源電流Ｉｄｄｑに比例する電流（∝Ｉｄｄｑ）の差分を差動接続したＮ型トランジスタＱ５，Ｑ６により検出し、その電流値Ｉｄｄｏｕｔ（＝ｋ１＊Ｉｒｅｆ−ｋ２＊Ｉｄｄｑ）を電源電流測定出力７に出力するようにしている。
【００４６】
ここで、参照電流Ｉｒｅｆに適当な値を設定することにより、内部回路４のバックグラウンド電流の大半を差し引いた電流値を素子外部に取り出すことができる。参照電流Ｉｒｅｆの値としては、その値を幾つか変化させて電源電流の測定を行い最も電源電流の絶対値が小さくなるものを採用する。
【００４７】
図３は図２の構成において、電源電流測定出力パッド８の出力として参照電流Ｉｒｅｆと内部回路４の静止電源電流Ｉｄｄｑに比例する電流（∝Ｉｄｄｑ）との大小関係を示す論理信号を出力するようにした電源電流測定回路９Ｃを用いた、本発明の第３の実施の形態における集積回路素子の構成を示すブロック図である。この実施の形態では、参照電流Ｉｒｅｆの値を少しずつ変化させて電源電流測定出力パッド８の論理が反転する境界の参照電流Ｉｒｅｆの値を求めることにより、内部回路４を流れる静止電源電流Ｉｄｄｑの値を測定する。なお、ｒ１，ｒ２は各電流を電圧に変換するための抵抗である。ＣＰは比較器である。
【００４８】
この構成は、電流の測定が困難な場合に有効な電源電流測定の手法となる。
【００４９】
図４は図１の構成において、複数の内部回路４および４１がそれぞれ独立した電源配線に接続された本発明の第４の実施の形態における集積回路素子の構成を示すブロック図である。図４において、第１の電源配線１１は、電源電圧変換回路２および２１を介してそれぞれ電源電圧がＶＤＤ２の第２の電源配線３、電源電圧がＶＤＤ３の第３の電源配線１５に接続されている。第２の電源配線３には内部回路４が、第３の電源配線１５には内部回路４１が接続され、静止電源電流はそれぞれＩｄｄｑ１，Ｉｄｄｑ２の値で流れている。電源電流測定回路９Ｄは、静止電源電流Ｉｄｄｑ１，Ｉｄｄｑ２の差分Ｉｄｄｑ１−Ｉｄｄｑ２を電源電流測定出力７として電源電流測定出力パッド８より出力するようになっている。
【００５０】
この構成によれば、内部回路のリーク電流つまりＩｄｄｑ測定時のバックグラウンド電流の主成分は、トランジスタのサブスレッショルド電流であり、内部回路４および４１を構成するトランジスタの総チャネル幅（Ｗ）を揃えることにより内部回路４および４１のバックグラウンド電流をほぼ等しい大きさにすることができ、微細トランジスタの集積回路素子で素子毎にばらつくバックグラウンド電流を自動的に差し引いて出力することができる。
【００５１】
内部回路４および４１のバックグラウンド電流をより揃えるには、静止電源測定時にそれぞれの内部回路４および４１でオフするＰチャネルおよびＮチャネルトランジスタの総チャネル幅（Ｗ）をそれぞれ合わせる必要がある。
【００５２】
図５は本発明の実施の形態における集積回路素子の電流測定のタイミング図である。図５において、横軸は時間であり、（ａ）は電源電流測定信号の波形、（ｂ）は内部回路のクロック信号の波形、（ｃ）は電源電流測定回路の活性化信号、（ｄ）は内部回路を流れる電流波形、（ｅ）は電源電流測定値の出力波形である。
【００５３】
まず、電源電流測定信号の立ち上がりに同期して周期がＴ１のクロックはサイクル３において周期がＴ２に伸長される。伸長されたサイクル３において電源電流測定回路の活性化信号がＴ１の時刻の後、セトリング時間ｔｓをおいてサンプリング時間ｔｍだけ生成され、電源電流測定値が素子外部に出力される。クロック周期Ｔ１は集積回路素子が正常に機能する周期であり、周期途中には内部回路の状態が遷移するため、その遷移電流が流れるが、周期の終わりになるとすべての状態遷移は終了するため、電流は静止電源電流に近くなる。伸長されたサイクル３ではすべての状態遷移が終了する時刻Ｔ１から電源線の変動がおさまるセトリング時間ｔｓの後に電源電流の測定に入っている。このように選択的にクロックを伸長するために電流測定の時間をすべてのクロックを伸長する場合に比べて短縮することができる。また、電源電流測定信号つまりクロックの伸長信号を集積回路素子内部で生成することにより電流測定は集積回路内部の自己診断機能（ＢＩＳＴ）として実行することができ、高信頼性の集積回路を提供することができる。
【００５４】
ここで、図５の各信号と図１から図４の回路との関係について説明する。クロック同期で動作する集積回路素子はクロック発生器を備えており、内部回路はクロックに同期して動作する。クロックはクロック発生器から内部回路に与えられる。
【００５５】
電流測定信号は、集積回路素子の外部からクロック発生器に与えられる。また、ＢＩＳＴ回路（自己診断回路）を集積回路素子に集積した場合、電流測定信号はＢＩＳＴ回路から予めプログラムされたタイミングで生成されてクロック発生器に与えられる。
【００５６】
活性化信号は、クロック発生器から電流測定信号をトリガーとして所望の遅延とパルス幅で生成され電流測定回路に与えられる。電流測定回路では、活性化信号が活性化されている期間に測定された有意な電源電流を出力する。
【００５７】
つぎに、クロック伸長を行うクロック伸長手段の構成および動作について、図１２および図１３を参照しながら説明する。クロックの伸長は、例えば図１２に示すように、クロック発生回路１２１において、クロックの出力端に２入力ＡＮＤ論理によるストローブ回路１２２を設けることにより実現される。この回路によると、ストローブ信号を０固定にしている期間、クロックパルスは０固定となる。ストローブ信号は、電源電流測定信号をトリガーとして遅延とパルス幅で生成される。クロック信号の０の期間にストローブ信号を遷移させることにより、クロックはクロックサイクルの整数倍に伸長される。図１３（ａ）はストローブ回路１２２へのクロック入力を示し、同図（ｂ）はストローブ回路１２２へ入力されるストローブ信号を示し、同図（ｃ）はストローブ回路１２２からのクロック出力を示している。
【００５８】
なお、ＬＳＩテスタにより電源電流を測定する場合は、内部信号によりクロックを伸長する必要はない。なぜならクロックはＬＳＩテスタから供給され、必要なサイクルはＬＳＩテスタ側で伸長することができるからである。
【００５９】
つぎに、図６と図７を用いて、本発明の実施の形態における集積回路素子の電流測定の良否判定について説明する。図６は従来のＩｄｄｑｔテストにおける良否判定の説明図である。同図（ａ）は内部回路のクロック波形で、４サイクル分が示されている。同図（ｂ）はそれに対応した内部回路の電源電流波形である。同図（ｂ）において、各サイクルの途中では大きな遷移電流が流れるが、サイクルの終わり近くで電流は一定値の静止電源電流Ｉｄｄｑが流れている。各サイクルでＩｄｄｑの値が変動するのは、内部回路を構成するノードの電位が異なるためである。例えば配線の短絡やゲート酸化膜等の不良は、これらの欠陥によって電流が流れるような論理状態に回路がセットされないと、不良として検出されない。同図（ｃ）は各サイクル毎に得られたＩｄｄｑ値を表したもので、パス／フェイル判定値Ｉｄｄｑｊを超えるＩｄｄｑ値を不良としている。この例では、サイクル３にパス／フェイル判定値Ｉｄｄｑｊを超えるＩｄｄｑ値があり、このサンプルは不良品である。このようにバックグラウンド電流が小さいときは良否判定は比較的容易である。
【００６０】
図７は微細ＣＭＯＳ集積回路素子における電流測定の良否判定の説明図である。図７において、（ａ）は内部回路のクロック波形で４サイクル分が示されている。同図（ｂ），（ｃ），（ｄ）はそれぞれサンプルＡ，Ｂ，Ｃの内部回路の電源電流波形である。サンプルＡは良品であるが大きなバックグラウンド電流のサンプル、サンプルＢはバックグラウンド電流は比較的少ないがサイクル３に異常なＩｄｄｑ値があり不良のサンプル、サンプルＣは標準的なバックグラウンド電流の良品サンプルである。
【００６１】
微細ＣＭＯＳ集積回路素子においては、バックグラウンド電流が欠陥電流にくらべて十分に大きいために、図６のように単純にパス／フェイル判定値Ｉｄｄｑｊで良否判定はできない。
【００６２】
図７（ｅ）は各サイクル毎に得られたＩｄｄｑ値を表したものでサイクル３のサンプルＢのＩｄｄｑ値が不良と検出されるようにパス／フェイル判定値Ｉｄｄｑｊを設定すると、すべてのサンプルが不良となる。
【００６３】
図７（ｆ）は各サンプル毎に隣接サイクル間でのＩｄｄｑ値の差分を表したものであり、本発明の実施の形態における集積回路素子の電流測定によれば、上限値にＩｄｄｑｕと下限値Ｉｄｄｑｌの範囲内にＩｄｄｑ値の差分があれば良品とすることにより、サイクル３−サイクル２、サイクル４−サイクル３においてサンプルＢがそれぞれ上限値Ｉｄｄｑｕと下限値Ｉｄｄｑｌを超え、不良として検出される。これはサイクル毎のバックグラウンド電流のばらつきが欠陥電流に比べて小さい程不良の検出感度が高くなる。また、Ｉｄｄｑ値の差分は隣接サイクル間に限定されるものではなく、任意のサイクル間で同様の効果が得られる。さらに、バックグラウンド電流のサイクル毎のばらつきが大きいときは、同等なバックグラウンド電流値のサイクル間の差分をとることで有効に欠陥電流を検出することができる。
【００６４】
図８は本発明の第５の実施の形態における集積回路素子の回路構成を示す概略図であり、図９は図８における第１の差動増幅回路８３の具体構成を示す回路図である。
【００６５】
この集積回路素子は、図８に示すように、第１，第２および第３のＰチャネルトランジスタ８５，９０，９２と、第１および第２の差動増幅回路８３，８８と、基準電圧発生回路９７と、外部から電力が供給される第１の電源線９１および内部回路９４が接続された第２の電源線９５とを備えている。そして、第１の電源線９１と第２の電源線９５の間に電源供給用の第１および第２のＰチャネルトランジスタ８５，９０のソース電極とドレイン電極とがそれぞれ並列に接続され、電流測定用の第３のＰチャネルトランジスタ９２のソース電極が第１の電源線９１に接続され、第１の差動増幅回路８３の出力端が第１のＰチャネルトランジスタ８５のゲートに接続され、第２の差動増幅回路８８の出力端が第２および第３のＰチャネルトランジスタ９０，９２のゲートに接続され、第２の電源線９５が第１および第２の差動増幅回路８３，８８の正転入力端８２，８６に帰還され、基準電圧発生回路９７の基準電圧出力端９７Ａが第１および第２の差動増幅回路８３，８８の反転入力端８１，８７に接続され、第１の差動増幅回路８３が遮断入力信号９６により第１のＰチャネルトランジスタ８５をカットオフする電圧を出力し、第１のＰチャネルトランジスタ８５をカットオフした状態で第３のＰチャネルトランジスタ９２のドレインより第２の電源線９５から内部回路９４に流れる電流に比例した電流を取り出すようにしている。
【００６６】
上記の構成において、第１のＰチャネルトランジスタ８５と第１の差動増幅回路８３は内部回路９４の電力供給用の第１の電源降圧回路を構成し、第２のＰチャネルトランジスタ９０と第２の差動増幅回路８８で内部回路９４の静止時の電力供給用の第２の電源降圧回路を構成し、第２のＰチャネルトランジスタ９０と第３のＰチャネルトランジスタ９２でカレントミラー回路を構成している。
【００６７】
内部回路９４に電流が流れて第２の電源線９５の電位が基準電圧発生回路９７の出力電圧（＜第１の電源線９１に供給される電圧）より降下すると、第１および第２の差動増幅回路８３，８８の出力電圧が下がり、第１および第２のＰチャネルトランジスタ８５，９０のゲートの電位はトランジスタのインピーダンスが小さくなる方向に変化し、第２の電源線９５の電位を上昇させるように働く。逆に、第２の電源線９５の電位が基準電圧発生回路９７の出力電圧より上昇すると、第１および第２の差動増幅回路８３，８８の出力電圧が上がり、第１および第２のＰチャネルトランジスタ８５，９０のゲートの電位はトランジスタがカットオフする方向に変化し、第２の電源線９５の電位の上昇を押さえる。結局第２の電源線９５の電位は基準電圧発生回路９７の出力電圧になるように制御される。９８はグラウンドである。
【００６８】
内部回路９４が状態遷移する間は遮断入力信号９６は第１の電源線９１の電位に保つ。この状態では第１の差動増幅回路８３は通常の動作を行う。内部回路９４が静止状態になった時、遮断入力信号９６をグラウンド電位にすると、図９に示すように、第１の差動入力増幅回路８３を構成する電流源トランジスタＮ３はアナログスイッチＴＧ２によりバイアス電圧９９から切り離され、アナログスイッチＴＧ１によりゲートがグラウンド電位となりカットオフされる。また、プルアップトランジスタＰ３がオンして出力８４は強制的に第１の電源線９１の電圧なる。このため、第１のＰチャネルトランジスタ８５はカットオフになり、内部回路９４に静止時に流れる電源電流等は第２のＰチャネルトランジスタ９０のみを経由して流れる。
【００６９】
図９において、ＰチャネルトランジスタＰ１，Ｐ２およびＮチャネルトランジスタＮ１，Ｎ２は差動増幅回路の本体部を構成しており、ＮチャネルトランジスタＮ１，Ｎ２のゲートに正転入力８２と反転入力８１とがそれぞれ加えられている。
【００７０】
電力供給用の第１の電源降圧回路は電源の過渡応答性を高速にするため第２の電源線９５に大きなノイズを発生する。一方、静止電源電流を供給する第２の電源降圧回路は高速な過渡応答性が不要なため、第２の電源線９５に発生するノイズを小さく押さえることができる。つまり、静止電源測定時はノイズの大きな電力供給用の第１の電源降圧回路を停止し低ノイズな第２の電源降圧回路のみを活性化する。
【００７１】
第２のＰチャネルトランジスタ９０は常に飽和領域にあるようにトランジスタサイズが設計され、ゲート電極が共通になった第３のＰチャネルトランジスタ９２のドレインより第２のＰチャネルトランジスタ９０に流れる電流に比例した電流出力９３を取り出すことができる。このとき第３のＰチャネルトランジスタ９２は第２の電源線９５の電圧程度にバイアスしておく必要がある。
【００７２】
上記の第２のＰチャネルトランジスタ９０と第３のＰチャネルトランジスタ９２は、電源電流の精度を向上させるため同一のチャネル長Ｌにし、電流ゲインを得るため第３のＰチャネルトランジスタ９２のチャネル幅Ｗを第２のＰチャネルトランジスタ９０のＮ倍（Ｎは任意の数値）に設定している。電流出力９３は第２および第３のＰチャネルトランジスタ９０，９２のチャネル幅Ｗの比に比例し、内部回路９４の静止電源電流がＩｄｄｑの時、電流出力９３はＮ＊Ｉｄｄｑの値が得られる。第２のＰチャネルトランジスタ９０のサイズは大きな過渡電流を供給する必要がないため、第１のＰチャネルトランジスタ８５のサイズに比べて十分小さくできる。例えば第２のＰチャネルトランジスタ９０のサイズは第１のＰチャネルトランジスタ８５のサイズの１００分の１程度のサイズに設定することができる。したがって、第３のＰチャネルトランジスタ９２のサイズを第２のＰチャネルトランジスタ９０のサイズより大きくとることができ、静止時に流れる内部回路９４のリーク電流を増幅して出力することができる。増幅された電流出力９３により、電流値の良否の判定を高速に実行することができる。第２のＰチャネルトランジスタ９０のサイズを小さくできることが第３のＰチャネルトランジスタ９２の電流増幅ゲインを大きくとれることに貢献している。
【００７３】
図１０は図８の構成を改良した本発明の第６の実施の形態における集積回路素子の回路構成を示す概略図である。この集積回路素子では、第２の差動増幅回路８８の出力端をローパスフィルタ１００を介して第２および第３のＰチャネルトランジスタ９０，９２のゲートに接続する構成により、第２の差動増幅回路８８の出力の変動がより緩やかになり安定した電流出力９３が得られる。その他の効果は図８のものと同様である。
【００７４】
図１１は本発明の第７の実施の形態における集積回路素子の回路の構成を示す概略図である。図１１において、第２のＰチャネルトランジスタ９０と第３のＰチャネルトランジスタ１０３、第２のＰチャネルトランジスタ９０と第４のＰチャネルトランジスタ１０４は、各々カレントミラー構成のトランジスタペアであり、第３および第４のＰチャネルトランジスタ１０３，１０４のゲートはそれぞれ容量からなるゲート電圧記憶手段１０２，１０５が接続されるとともに、それぞれローパスフィルタ１００およびアナログスイッチ１０１Ａ，１０１Ｂを介して第２の差動増幅回路８８の出力端に接続されている。
【００７５】
アナログスイッチ１０１Ａ，１０１Ｂは制御信号１１０，１１１により開閉される。例えば第３のＰチャネルトランジスタ１０３のゲートに接続されたアナログスイッチ１０１Ａを開くと、第２のＰチャネルトランジスタ９０のゲートの電位が第３のＰチャネルトランジスタ１０３のゲートに伝送されてコンデンサで構成されたゲート電圧記憶手段１０２に書き込まれる。アナログスイッチ１０１Ａを閉じると、ゲート電位はアナログスイッチ１０１Ａを閉じる直前の値に保持され、第３のＰチャネルトランジスタ１０３のドレインからは、アナログスイッチ１０１Ａを閉じる直前に第３のＰチャネルトランジスタ１０３に流れていた電流出力（Ｉ２）１０９が出力される。同様にして、第４のＰチャネルトランジスタ１０４の方にも電流出力（Ｉ１）１０８が出力される。アナログスイッチ１０１Ａ，１０１Ｂを閉じるタイミングを変えることにより、異なる任意の２つの時刻の内部電流の値を同時刻に得ることができる。電流差分回路１０６により任意の２つの時刻間つまり任意のクロックサイクル間の電流の差分Ｉ０（＝Ｉ１−Ｉ２）をとることができて、図７に説明したようにクロック間に発生するバックグラウンド電流を差し引くことができる。
【００７６】
図８、図１０および図１１では第１および第２の差動増幅回路８３，８８の反転入力端に同じ基準電圧を与えているが、各々異なる出力電圧を有する基準電圧発生回路を接続する構成とすることにより、静止電源電流測定時の電源電圧を通常の回路動作時よりも低く設定することができる。静止電源測定時は回路の状態遷移は終了しているため電源電圧をある程度低下させても回路の動作に問題はない。静止電源電流測定時の電源電圧を通常の回路動作時より低く設定するとトランジスタのリーク電流に起因するバックグラウンド電流は電源電圧とともに低下するため、欠陥電流の検出を容易にすることができる。
【００７７】
なお、上記各実施の形態は、外部から加えられる電源電圧を降圧して内部回路の電源電圧として用いるものについて説明したが、電源駆動用のＰチャネルトランジスタで降圧を行わない場合にもこの発明を適用でき、同じような効果が得られる。
【産業上の利用可能性】
【００７８】
本発明にかかる集積回路素子は、Ｉｄｄｑテストのために内部回路に流れる電流を外部に取り出すことができ、しかも電源電流測定回路が内蔵されているため、インダクタンス成分が外部の電源電流測定回路の場合よりも少なく、高速な電源電流測定が可能となるという効果を有し、電源電圧を変換（降圧等）する電源電圧変換回路等を内蔵した微細ＣＭＯＳ集積回路等として有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態における第１の集積回路素子の構成を示すブロック図である。
【図２】本発明の実施の形態における第２の集積回路素子の構成を示すブロック図である。
【図３】本発明の実施の形態における第３の集積回路素子の構成を示すブロック図である。
【図４】本発明の実施の形態における第４の集積回路素子の構成を示すブロック図である。
【図５】本発明の実施の形態における集積回路素子の電流測定のタイミング図である。
【図６】本発明の実施の形態における集積回路素子の電流測定の良否判定についての説明図である。
【図７】本発明の実施の形態における集積回路素子の電流測定の良否判定についての説明図である。
【図８】本発明の第５の実施の形態における集積回路素子の回路構成を示す概略図である。
【図９】図８の集積回路素子における第１の差動増幅回路の具体構成を示す回路図である。
【図１０】本発明の第５の実施の形態における集積回路素子の回路構成を示す概略図である。
【図１１】本発明の第７の実施の形態における集積回路素子の回路構成を示す概略図である。
【図１２】クロック伸長手段の具体構成を示す回路図である。
【図１３】クロック伸長手段の動作を示すタイムチャートである。
【符号の説明】
【００８０】
１    集積回路素子
２    電源電圧変換回路
３    第２の電源配線
４    内部回路
５    グラウンド配線
６    グラウンド用パッド
７    電源電流測定出力
８    電源電流測定出力パッド
９，９Ｂ，９Ｃ，９Ｄ    電源電流測定回路
１０    電源用パッド
１１    第１の電源配線
１２    信号用パッド
８１    反転入力端
８２    正転入力端
８３    第１の差動増幅回路
８４    出力
８５    第１のＰチャネルトランジスタ
８６    反転入力端
８７    正転入力端
８８    第１の差動増幅回路
８９    出力
９０    第９のＰチャネルトランジスタ
９１    第１の電源線
９２    第３のＰチャネルトランジスタ
９３    電流出力
９４    内部回路
９５    第２の電源線
９６    遮断入力信号
９７    基準電圧発生回路
９８    グラウンド
９９    バイアス電圧
１００    ローパスフィルタ
１０１Ａ，１０１Ｂ    アナログスイッチ
１０２    ゲート電圧記憶手段
１０３    第３のＰチャネルトランジスタ
１０４    第４のＰチャネルトランジスタ
１０５    ゲート電圧記憶手段
１０６    電流差分回路
１０７    電流出力
１０８    電流出力
１０９    電流出力
１１０，１１１    制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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