(57)【特許請求の範囲】
【請求項１】
出力信号線に接続された第１の端子、第１の電源線に接続された第２の端子および制御端子を有する第１のトランジスタと、
該第１のトランジスタと並列に接続された第１の端子並びに第２の端子および制御端子を有する第２のトランジスタと、
前記出力信号線の電位に応じて前記第２のトランジスタの制御端子に印加する電圧を制御する制御回路とを備えることを特徴とするドライバ回路。
【請求項２】
請求項１に記載のドライバ回路において、前記制御回路は、前記出力信号線の電圧を近似的に一定値だけシフトしたシフト電圧を前記第２のトランジスタの制御端子に印加する電圧シフト回路であることを特徴とするドライバ回路。
【請求項３】
請求項１に記載のドライバ回路において、さらに、前記第２のトランジスタをオフ状態からオン状態に切り替える際に、該第２のトランジスタの制御端子に印加する電圧をそのオフ電圧からオン電圧への変化を加速するための電荷または電流の注入手段を備えることを特徴とするドライバ回路。
【請求項４】
出力信号線に接続された第１の端子、高電位の電源線に接続された第２の端子および制御端子を有し、該出力信号線をプルアップする第１のトランジスタと、
該第１のトランジスタと並列に接続された第１の端子並びに第２の端子および制御端子を有する第２のトランジスタと、
前記出力信号線の電位に応じて前記第２のトランジスタの制御端子に印加する電圧を制御する第１の制御回路と、
前記出力信号線に接続された第１の端子、低電位の電源線に接続された第２の端子および制御端子を有し、該出力信号線をプルダウンする第３のトランジスタと、
該第３のトランジスタと並列に接続された第１の端子並びに第２の端子および制御端子を有する第４のトランジスタと、
前記出力信号線の電位に応じて前記第４のトランジスタの制御端子に印加する電圧を制御する第２の制御回路とを備えることを特徴とするドライバ回路。
【請求項５】
出力信号線に接続された第１の端子、第１の電源線に接続された第２の端子および制御端子を有する第１のトランジスタと、
前記出力信号線の電位および制御信号に応じて前記第１のトランジスタの制御端子に印加する電圧を制御する制御回路とを備え、
前記制御回路は、前記出力信号線と前記第１のトランジスタの制御端子を接続する抵抗性デバイスと、該抵抗性デバイスの抵抗を電圧で制御する抵抗性デバイス制御手段とを備えることを特徴とするドライバ回路。
【請求項６】
出力信号線に接続された第１の端子、高電位の電源線に接続された第２の端子および制御端子を有し、該出力信号線をプルアップする第１のトランジスタと、
前記出力信号線の電位および第１の制御信号に応じて前記第１のトランジスタの制御端子に印加する電圧を制御する第１の制御回路と、
前記出力信号線に接続された第１の端子、低電位の電源線に接続された第２の端子および制御端子を有し、該出力信号線をプルダウンする第２のトランジスタと、
前記出力信号線の電位および第２の制御信号に応じて前記第２のトランジスタの制御端子に印加する電圧を制御する第２の制御回路とを備え、
前記第１の制御回路は、前記出力信号線と前記第１のトランジスタの制御端子を接続する第１の抵抗性デバイスと、該第１の抵抗性デバイスの抵抗を電圧で制御する第１の抵抗性デバイス制御手段とを備え、
前記第２の制御回路は、前記出力信号線と前記第２のトランジスタの制御端子を接続する第２の抵抗性デバイスと、該第２の抵抗性デバイスの抵抗を電圧で制御する第２の抵抗性デバイス制御手段とを備えることを特徴とするドライバ回路。
【請求項７】
請求項１〜６のいずれか１項に記載のドライバ回路を信号伝送路の両端に配置し、互いのドライバ回路が相手の信号の受信終端を兼ねるようにして双方向の信号伝送を行うことを特徴とする信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための信号伝送技術に関し、特に、双方向信号伝送を行うためのドライバ回路および信号伝送システムに関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。そこで、信号伝送路の使用効率を増加し、或いは、より少ない本数の信号線で同等の信号伝送速度を得ることのできる双方向伝送または多値伝送に適した線型性の出力インピーダンスを有するドライバ回路および信号伝送システムの提供が要望されている。
【０００３】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった極めて高い値（高速の信号伝送）になることが予想されている。
【０００４】
このように高い信号周波数では、信号の伝送路がその高い信号周波数に対して表皮効果による損失を与え、さらに、寄生インダクタや寄生容量の影響で高周波成分が反射される等の原因により伝送路の帯域に制限が生じることになる。これらの制限は、例えば、芯線の太いケーブルを使うことで緩和することができるが、大容量のデータ伝送で多数の信号線を並列に束ねる必要がある場合にはケーブル束の太さにも限界がある。このように、伝送周波数が増加すると伝送路自体が信号伝送のボトルネックになる事態が発生する。
【０００５】
高速の信号伝送において、整合されない線路終端では信号の反射により信号波形が乱れるため、信号線の終端を線路の特性インピーダンスに合わせる（整合させる）ことが行われる。このインピーダンス整合は、信号線の受信端だけでなく送信端でも必要になる。それは、コネクタやパッケージ等のインピーダンス不整合点からの反射を送信端でも吸収するためである。
【０００６】
ところで、信号線の本数を減らす方法として双方向伝送技術や１シンボルで複数のビットを送る多値伝送が知られているが、これらの方法では線路終端の値が線路インピーダンスに整合しているだけでなく、その非線型性が小さいことが必要である。それは、双方向伝送では受信信号から自分自身のドライバ回路による寄与を差し引く場合に非線型性があると誤差を生じ、多値伝送でも非線型性によりシンボル当たりのビット数が制限されるからである。
【０００７】
【発明が解決しようとする課題】
図１は従来のドライバ回路の一例を説明するための図であり、図１（ａ）はドライバ回路の一例としてのインバータを示し、図１（ｂ）はｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタがオンした場合を示し、そして、図１（ｃ）はｎチャネル型ＭＯＳ（ｎＭＯＳ）トランジスタがオンした場合を示している。図１（ａ）において、参照符号１００はドライバ回路（ＣＭＯＳインバータ）、１０１はｐＭＯＳトランジスタ、そして、１０２はｎＭＯＳトランジスタを示している。
【０００８】
従来の信号ドライバ（ドライバ回路１００）は、例えば、図１（ａ）に示されるように、プッシュ・プル（ｐｕｓｈ−ｐｕｌｌ）のインバータ形式のものが広く使われている。このインバータ形式のドライバ回路１００のインピーダンスは、トランジスタのＩ−Ｖ特性が飽和特性であるため、出力トランジスタ１０１および１０２のドレイン・ソース間電圧が高くなるに従って高くなってしまう。
【０００９】
すなわち、図１（ｂ）および図１（ｃ）に示されるように、出力トランジスタ１０１および１０２を流れる電流（Ｉout,−Ｉout)は、端子電圧（Ｖout)に対して非線型に変化し、理想直線より数１０％もずれた特性を示す。
そのため、このようなドライバ回路１００を用いて双方向信号伝送を行うと、そのインピーダンスの非線型性により、例えば、送信出力の数１０％の誤差が生じ、特に、受信信号が減衰している場合には、殆ど受信信号の判別ができないという事態も生じかねない。
【００１０】
本発明は、上述した従来の信号伝送技術における課題に鑑み、ドライバ回路のインピーダンスに線型性を持たせて伝送路の帯域を有効利用できる双方向伝送或いは多値伝送を可能にすることを目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の形態は、第１のトランジスタ、第２のトランジスタ、および、制御回路を備えるドライバ回路であり、第１のトランジスタは、出力信号線に接続された第１の端子、第１の電源線に接続された第２の端子および制御端子を有し、また、第２のトランジスタは、第１のトランジスタと並列に接続された第１の端子並びに第２の端子および制御端子を有する。制御回路は、出力信号線の電位に応じて第２のトランジスタの制御端子に印加する電圧を制御する。
【００１２】
本発明の第２の形態は、第１のトランジスタおよび制御回路を備え、第１のトランジスタは、出力信号線に接続された第１の端子、第１の電源線に接続された第２の端子および制御端子を有し、また、制御回路は、出力信号線の電位および制御信号に応じて第１のトランジスタの制御端子に印加する電圧を制御する。この制御回路は、出力信号線と第１のトランジスタの制御端子を接続する抵抗性デバイスと、該抵抗性デバイスの抵抗を電圧で制御する抵抗性デバイス制御手段とを備える。
さらに、本発明によれば、上記ドライバ回路を信号伝送路の両端に配置し、互いのドライバ回路が相手の信号の受信終端を兼ねるようにして双方向の信号伝送を行う信号伝送システムが提供される。
【００１３】
図２は本発明の第１の形態に係るドライバ回路の原理構成を示す図である。ここで、図２（ａ）はドレイン電圧をＶｄ、ソース電圧をＶｓおよびゲート電圧をＶｇとしたときにトランジスタＴｒを流れる電流（ドレイン電流）Ｉｄを示し、図２（ｂ）はソース電圧Ｖｓを０Ｖとし且つゲート電圧Ｖｇを一定としたときにトランジスタＴｒ１を流れる電流Ｉ１を示し、図２（ｃ）はソース電圧Ｖｓを０Ｖとし且つゲート電圧Ｖｇをドレイン電圧Ｖｄから所定電圧（Ｖｔｈ）だけシフタＳＦＴでシフトした電圧としたときにトランジスタＴｒ２を流れる電流Ｉ２を示す。なお、図２（ｄ）は、図２（ｂ）の電流Ｉ１、図２（ｃ）の電流Ｉ２、並びに、これらの電流Ｉ１およびＩ２を合成したもの（Ｉ１＋Ｉ２）を示している。
【００１４】
本発明の第１の形態に係るドライバ回路は、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２を並列に接続し、第１のトランジスタＴｒ１の飽和特性を第２のトランジスタを流れる電流でキャンセルすることにより線型性の高い出力インピーダンスを得るようになっている。
ここで、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２の特性は等しく、次のような２乗特性である場合の解析を以下に示す。なお、ｎＭＯＳトランジスタを用いたプルダウンデバイスの場合を説明するが、ｐＭＯＳトランジスタのプルアップデバイスの場合も同様の解析が成り立つ。
【００１５】
まず、トランジスタ特性は、
Ｉｄ＝β〔（Ｖｇ−Ｖｔｈ−Ｖｓ）・（Ｖｄ−Ｖｓ）−（Ｖｄ−Ｖｓ)2／２〕
で与えられる。ここで、参照符号Ｖｄ、ＶｓおよびＶｇは、それぞれドレイン電位、ソース電位およびゲート電位を示し、また、Ｖｔｈは、閾値電圧を示している。なお、プルダウンであるため、ソース電位Ｖｓは０ボルト（Ｖｓ＝０）となっている。
【００１６】
トランジスタのゲート電位Ｖｇが一定（Ｖｇ＝ｃｏｎｓｔ）の場合、ドレインのコンダクタンスＧｄは、δＩ／δＶｄで与えられ、
Ｇｄ＝β〔Ｖｇ−Ｖｔｈ−Ｖｄ〕
となる。電流−電圧特性が上に凸であることを反映して、Ｖｄと共にコンダクタンスＧｄが減少している。
【００１７】
次に、トランジスタのゲート電位Ｖｇが、Ｖｇ＝Ｖｔｈ＋Ｖｄの場合、つまり、ドライバ回路の出力電圧Ｖｄに依存してゲート電圧を変化させた場合、ドレインのコンダクタンスは、Ｖｇ＝Ｖｔｈ＋Ｖｄを電流の式に代入した上でＶｄにより微分することで、
Ｇｄ’＝β〔Ｖｄ−Ｖｓ〕＝βＶｄ
となる。すなわち、電流−電圧特性が下に凸であるため、コンダクタンスはドライバ回路の出力電圧Ｖｄと共に増加する特性となる。
【００１８】
従って、これら２つのトランジスタを並列に繋ぐと、全コンダクタンスは、ＧｄとＧｄ’の和になり、
Ｇｄ＋Ｇｄ’＝β〔Ｖｇ−Ｖｔｈ〕
となる。ここで、Ｖｇは、ゲート電圧一定の素子のゲート電圧である。
上述したように、２つのトランジスタ(第１および第２のトランジスタ）を並列に接続することにより、ドレイン電圧Ｖｄ（信号電圧：ドライバ回路の出力電圧）に対するコンダクタンスの依存性を無くすことができる。
【００１９】
本発明によれば、トランジスタの持つ飽和特性を並列素子の持つ下に凸の電流−電圧特性で補償することができ、電圧に対する線型性の優れた内部インピーダンスを実現することができる。すなわち、トランジスタの電流−電圧特性が有する非線型性を補償して線型性の優れた内部インピーダンスを実現することができ、この内部インピーダンスをドライバ回路の負荷デバイスとすることにより出力インピーダンスの電圧依存性の小さいドライバ回路が実現することが可能になる。
【００２０】
【発明の実施の形態】
以下、本発明に係るドライバ回路および信号伝送システムの実施例を添付図面に従って詳述する。
図３は本発明のドライバ回路の第１実施例を示す回路図である。図３において、参照符号１および２はｐＭＯＳトランジスタ、３はゲート電圧発生回路(電圧シフト回路）、４は出力信号線、そして、５および６はｎＭＯＳトランジスタを示している。
【００２１】
図３に示されるように、本第１実施例のドライバ回路において、第１のトランジスタ１は、ソースが高電位電源線Ｖddに接続され、ドレインが出力信号線４に接続され、そして、ゲートが低電位電源線Ｖssに接続されている。また、第２のトランジスタ２は第１のトランジスタ１と並列に接続され、また、第２のトランジスタ２のゲートにはゲート電圧発生回路３の出力が印加されている。トランジスタ１および２のドレインは共通接続されて、出力信号線４に接続されると共に、トランジスタ５のドレインに接続され、トランジスタ５のソースは、ゲートにバイアス電圧Ｖcnが印加されたトランジスタ６を介して低電位電源線Ｖssに接続されている。ここで、トランジスタ５のゲートには、入力信号（ＩＮ）が供給されている。
【００２２】
ゲート電圧発生回路３は、トランジスタ２のゲート電圧を制御するもので、ｐＭＯＳトランジスタ３１，３２、および、ｎＭＯＳトランジスタ３３，３４，３５を備えて構成され、出力信号線４の電圧をシフトしてトランジスタ２のゲートに印加する。
すなわち、本第１実施例のドライバ回路において、ゲート電圧発生回路３は、信号線４の電圧をゲイン１のバッファで受け、その出力電圧でトランジスタ２のゲートを駆動するようになっている。本第１実施例では、ｎＭＯＳトランジスタ５および６で構成される定電流ドライバから供給される電流がｐＭＯＳ負荷（トランジスタ１および２）に印加され、出力電圧を発生する。ここで、トランジスタ２のゲート電圧は信号電圧につれて変化するため、トランジスタ２の電流−電圧特性はトランジスタ１の飽和特性を補償するような下に凸の曲線となり、その結果、負荷デバイス（トランジスタ１および２の並列素子）のインピーダンスは電圧への依存性が小さくなり良好な線型性を示すことになる。
【００２３】
図４は本発明のドライバ回路の第２実施例を示す回路図である。
本第２実施例が上記の第１実施例と異なる点は、負荷デバイス１１２，１１３および１１４，１１５が定電流ドライバではなく電圧モードドライバの出力に直列に入っていることである。なお、参照符号１１７および１１８は、それぞれゲイン１のバッファ（ゲート電圧発生回路）を示している。
【００２４】
図４に示されるように、負荷デバイスは、ｐＭＯＳトランジスタ１１２，１１３およびｎＭＯＳトランジスタ１１４，１１５であり、各トランジスタ１１３および１１５のゲートに信号線電圧（ＯＵＴ）に依存した電圧を印加するようになっている。
本第２実施例では、信号線電圧（ＩＮ）がそのまま各トランジスタ１１１および１１６のゲートに印加されており、ｐＭＯＳトランジスタ１１１がオンのときにはｎＭＯＳトランジスタ１１６がオフとなって、プルアップ用負荷デバイス（トランジスタ１１２および１１３）を流れる負荷電流は全て信号電流としてドライバ回路の外に取り出され、一方、ｐＭＯＳトランジスタ１１１がオフのときにはｎＭＯＳトランジスタ１１６がオンとなって、プルダウン用負荷デバイス（トランジスタ１１４および１１５）を流れる負荷電流は全て信号電流としてドライバ回路の外に取り出される（信号電流が全てプルダウン用負荷デバイスを流れる）ことになり、第１の実施例と比較して消費電流を低減（半減）することができる。
【００２５】
図５は本発明のドライバ回路の第３実施例を示す回路図である。図５において、参照符号２０１、２０２；３０１、３０２はｐＭＯＳトランジスタで構成された負荷デバイス、２０３，３０３はｎＭＯＳの差動対トランジスタ、２００は電流制限トランジスタ（ｎＭＯＳバイアストランジスタ）、そして、２０６および３０６はバッファ（ゲート電圧発生回路）を示している。
【００２６】
図５に示されるように、本第３実施例は、電流ドライバがｎＭＯＳ差動対として構成され、その電流がｐＭＯＳ負荷デバイス２０１，２０２および３０１，３０２に加えられるようになっている。本第３実施例においては、定電流ドライバで定電流を発生する電流制限トランジスタ２００のドレイン電圧がほぼ一定に保持されるのでスイッチング時間が早くなると共に、入力のコモンモード電圧に対する除去特性が向上して耐ノイズ性が高くなるという利点がある。
【００２７】
図６は本発明のドライバ回路の第４実施例を示す回路図である。
本第４実施例は、全体的な構成は図３に示す第１実施例と同様であり、ゲート電圧発生回路(電圧シフト回路）３０の構成が異なっている。すなわち、本第４実施例におけるゲート電圧発生回路３０は、単なるゲイン１のバッファではなく、その入力電圧（Ｖｉ）から一定値だけシフトした電圧（Ｖｏ）を出力するようになっている。
【００２８】
このゲート電圧発生回路３０は、ｎＭＯＳトランジスタ差動対３７，３８を入力とした電圧シフト回路で実現され、電圧シフト量は、ｐＭＯＳトランジスタ３６の閾値電圧（Ｖth）に等しい値となっている。なお、ｐＭＯＳトランジスタ３６およびｎＭＯＳトランジスタ３９のゲートには、それぞれバイアス電圧ＶcpおよびＶcnが印加されている。
【００２９】
すなわち、トランジスタ３８を流れる電流をＩ31とし、トランジスタ３６（３７）を流れる電流をＩ32とすると、トランジスタ３９には、Ｉ31＋Ｉ32の電流が流れる。ここで、トランジスタ３７および３８とトランジスタ３９との接続ノードの電圧をＶｓとすると、電流Ｉ31およびＩ32は、Ｉ31＝β（Ｖｉ−Ｖｓ−Ｖth)2、Ｉ32＝β（Ｖｏ−Ｖｓ−Ｖth)2となり、Ｖｉ＝（Ｉ31／β)1/2＋Ｖｓ＋Ｖth、Ｖｏ（Ｉ32／β)1/2＋Ｖｓ＋Ｖthとなる。従って、Ｖｉ−Ｖｏ＝（Ｉ31／β)1/2−（Ｉ32／β)1/2となる。このように電圧シフト量を選ぶことで、負荷デバイス（トランジスタ１および２の並列素子）のインピーダンスの線型性をさらに良好なものとすることができる。
【００３０】
図７は本発明のドライバ回路の第５実施例を示す回路図である。
図７に示されるように、本第５実施例は、ゲート電圧発生回路がダイオード接続されたｐＭＯＳトランジスタ８１およびそれに電流を流すための定電流源８２により構成されている。これにより、本第５実施例では、発生する電圧シフト量がｐＭＯＳトランジスタ８１の閾値電圧となって、負荷デバイス（ｐＭＯＳトランジスタ１および２）の閾値電圧と一致するため、たとえプロセス変動によりトランジスタの閾値電圧が変化したとしても、それを補償するような電圧（トランジスタ２のゲート電圧）が発生されることになる。その結果、半導体製造プロセスに変動が生じても負荷デバイスの線型性に影響が無いという利点がある。
【００３１】
図８は本発明のドライバ回路の第６実施例を示す回路図である。
図８に示されるように、本第６実施例は、図４に示す第２実施例と同様に、プルアップ用の負荷デバイス（ｐＭＯＳトランジスタ１１および１２）とプルダウン用の負荷デバイス（ｎＭＯＳトランジスタ２１および２２）を用いた構成とされ、各トランジスタ１２および２２のゲートには信号線電圧（ＯＵＴ）に依存した電圧が印加される。トランジスタ１１および２１のゲートには、入力信号が印加されて前段から直接駆動されるが、トランジスタ１２および２２のゲートは各負荷デバイスがオンのときは信号電圧に依存して変化する必要があるため、ゲート電圧発生回路（６１，６２）とゲートとの間にスイッチ用トランジスタ（５１、５２）が設けられている。
【００３２】
入力信号（ＩＮ）が低レベル「Ｌ」のとき、プルアップ用負荷１１がオンでプルダウン用負荷２１がオフとなり、このとき、インバータ７１を介して高レベル「Ｈ」の電圧が印加されたプルアップ・トランジスタ４１はオフでプルダウン・トランジスタ４２はオンとなる。さらに、インバータ７１および７２を介して低レベル「Ｌ」の電圧が印加されたゲートトランジスタ５１はオンでゲートトランジスタ５２はオフとなる。従って、プルアップ用負荷１２のゲートにはバッファ６１の出力が供給されて、負荷デバイス（トランジスタ１１および１２の並列素子）のインピーダンスは良好な線型性を示し、さらに、負荷デバイス（トランジスタ１１，１２）を流れる負荷電流の全てを信号電流としてドライバ回路の外に取り出すことで消費電流の低減が可能になる。
【００３３】
また、入力信号（ＩＮ）が高レベル「Ｈ」のとき、プルアップ用負荷１１がオフでプルダウン用負荷２１がオンとなり、さらに、プルアップ・トランジスタ４１がオンでプルダウン・トランジスタ４２がオフとなる。そして、ゲートトランジスタ５１がオフでゲートトランジスタ５２がオンとなり、プルダウン用負荷２２のゲートにはバッファ６２の出力が供給されて、負荷デバイス（トランジスタ２１および２２の並列素子）のインピーダンスは良好な線型性を示し、さらに、負荷デバイス（トランジスタ２１，２２）を流れる負荷電流の全てを信号電流としてドライバ回路の外に取り出す（信号電流の全てを負荷デバイスに流す）ことで消費電流の低減が可能になる。
【００３４】
このように、本第６実施例は、前述した第２実施例のような負荷デバイスそのものがオン／オフするためのサイズの大きなスイッチ用トランジスタ（図４におけるトランジスタ１１１および１１６）が不用となり、前段を駆動するプリドライバの消費電力が小さくすることができるという利点がある。
図９は本発明のドライバ回路の第７実施例を示す回路図である。図９において、参照符号２１１および２１２は負荷デバイス（ｎＭＯＳトランジスタ）、２１３はスイッチ（ｎＭＯＳトランジスタ）、２１４は電流源（ｐＭＯＳトランジスタ）、２１５は抵抗、そして、２１６はゲート電圧発生回路（シフタ）を示している。
【００３５】
図９に示されるように、本第７実施例では、負荷デバイス（トランジスタ２１１）がオフからオンに遷移するときのスイッチング時間を短縮するために、過渡的にゲート電圧の変化を早くするための電流注入機構を持っている。ここで用いている電流注入機構は、容量結合によるものであり、トランジスタ（負荷デバイス）２１１のゲートからトランジスタ２１３のゲートへ容量２１７により結合するようになっている。
【００３６】
この容量結合により、トランジスタ２１１のゲート電圧が低レベル「Ｌ」から高レベル「Ｈ」に遷移するとき（すなわち、負荷デバイスがオフからオンに変化するとき）、トランジスタ（負荷デバイス）２１２のゲート電圧を一時的に高レベル側に駆動して、遷移速度を高速化させている。また、負荷デバイス（２１１）がオンからオフに遷移する場合も同様に容量結合により遷移速度が高速化される。
【００３７】
図１０は本発明のドライバ回路の第８実施例を示す回路図である。
図１０から明らかなように、本第８実施例では、負荷デバイス２２１，２２２および２２３，２２４、並びに、負荷デバイスのゲート電圧発生回路におけるシフト電圧を発生する部分（トランジスタ２２５〜２２７）が全て同一のチャネル導電性のトランジスタ（ここでは、ｎＭＯＳトランジスタ）で構成されるようになっている。
【００３８】
このように、本第８実施例は、負荷デバイスおよびシフト電圧発生用のトランジスタを同一の導電性トランジスタ（ｎＭＯＳトランジスタ）で構成することで、非線型性を決定するトランジスタが同一導電性となり、プロセス変動があったとしても線型性が影響を受けにくいという利点を有する。さらに、ｎＭＯＳトランジスタを使用することにより、駆動トランジスタがｐＭＯＳトランジスタを使う場合に比べて小さくて済むという利点もある。
【００３９】
図１１は本発明のドライバ回路の第９実施例を示す回路図である。
図１１に示されるように、本発明は、２組ドライバ回路２３１および２３２を対向して接続し、互いの出力が相手の終端となるような信号伝送システムに適用される。すなわち、本発明のドライバ回路は、１つの信号線で双方向に信号を送る双方向信号伝送システムに適用することができ、ドライバ回路の出力インピーダンスが電圧に依存しない線型性を持つために、ドライバ回路の出力状態や入力電圧の大きさに依存することなく、インピーダンス整合を行うことができ、非線型エラーの小さな信号伝送が可能になる。
【００４０】
以上のように、本発明の第１の形態によれば、信号伝送路の使用効率を増加して、より少ない信号線本数で同等の信号伝送速度を得ることのできる双方向信号伝送或いは多値伝送のための出力インピーダンスの線型性に優れたドライバ回路および信号伝送システムを提供することが可能になる。
図１２は本発明の第２の形態に係るドライバ回路の原理構成を示す図である。なお、ここでは、ｎＭＯＳトランジスタを例として説明するが、ｐＭＯＳトランジスタ、或いは、ＭＯＳトランジスタ以外の他のトランジスタに関しても同様である。
【００４１】
図１２（ａ）に示されるように、ｎＭＯＳトランジスタ４００のゲート電圧（ゲート・ソース間電圧）をＶgs とし、ドレイン電圧（ドレイン・ソース間電圧）をＶdsとし、このトランジスタを流れる電流をＩｄとする。なお、トランジスタの閾値電圧はＶthで示す。
図１２（ｂ）および図１２（ｃ）に示されるように、本発明の第２の形態に係るドライバ回路は、線型性の高い出力インピーダンスを得るために、ドライバ回路における出力トランジスタのゲート電圧を制御信号ＣＳおよびドライバ出力電圧（出力信号線の電位）Ｖout の双方に依存させて制御するようになっている。ここで、図１２（ｂ）はｎＭＯＳトランジスタ４０１をプルアップ素子として使用した様子を示し、また、図１２（ｃ）はｎＭＯＳトランジスタ４１２をプルダウン素子として使用した様子を示している。
【００４２】
以下に、ドライバ回路の出力段トランジスタが次のような２乗特性である場合の解析を示す。解析には、次式を使用する。
Ｉｄ＝β((Ｖgs-Ｖth)Ｖds−(1/2)Ｖds2))・・・  Ｖgs＞Ｖds＋Ｖth    (1a)
＝(β/2)(Ｖgs-Ｖth)2・・・  Ｖgs＜Ｖds＋Ｖth     (1b)
まず、図１２（ｂ）に示されるようなプルアップのｎＭＯＳトランジスタ４０１の場合、ドレイン電圧を一定（Ｖｄ＝Ｖｒ）としてソース側から出力電流Ｉout＝Ｉｄを取り出す。Ｖdsは、Ｖｄ−Ｖｓで、Ｖｓ＝Ｖout（出力電圧）であるから、
Ｖｇ＝（Ｖout＋ＶgO)/2＋Ｖth＋Ｖｒ/2      ＶgO＞Ｖｒ−Ｖout      (2a)
＝SQRT(ＶgO*(Ｖr-Ｖs))                ＶgO＜Ｖｒ−Ｖout      (2b)
Ｉout＝（β/2)ＶgO*(Ｖｒ−Ｖout)                                  (2c)
となる。従って、ゲート電圧発生回路４０３が上記のようなゲート電圧Ｖｇをトランジスタ４０１のゲートに印加することにより、リニアな特性とすることができる。
【００４３】
次に、図１２（ｃ）に示されるようなプルダウンのｎＭＯＳトランジスタ４１１の場合、Ｖds＝Ｖout、且つ、Ｖgs＝Ｖｇとすると、
Ｖｇ＝（Ｖout＋ＶgO)/2＋Ｖth              ＶgO＞Ｖout      (3a)
＝SQRT(ＶgO*Ｖout)                    ＶgO＜Ｖout      (3b)
Ｉout＝（β/2)ＶgO*Ｖout                                   (3c)
となる。従って、ゲート電圧発生回路４１３が上記のようなゲート電圧Ｖｇをトランジスタ４１１のゲートに印加することにより、やはりリニアな特性とすることができる。
【００４４】
このように、本発明の第２の形態に係るドライバ回路によれば、トランジスタの電流−電圧特性が有する非線型性を補償し、線型性の優れた内部インピーダンスを実現することができる。そして、この内部インピーダンスをドライバの負荷デバイスとすることによって、出力インピーダンスの電圧依存性の小さなドライバ回路を実現することが可能になる。
【００４５】
図１３は本発明のドライバ回路の第１０実施例を示す回路図である。図１３において、参照符号４２１および４２２はｐＭＯＳトランジスタ、４２３〜４２５はｎＭＯＳトランジスタ、そして、４２６および４２７はゲート電圧発生回路を示している。
図１３（ａ）に示されるように、ゲート電圧発生回路４２６は、制御信号ＣＳ１およびドライバ回路の出力ノードＮ４１からの信号（出力信号線の電位：ドラバ回路の出力電圧）を受け取り、ゲート電圧Ｖg1を発生してトランジスタ４２１のゲートに印加する。また、ゲート電圧発生回路４２７は、制御信号ＣＳ２およびドライバ回路の出力ノードＮ４２からの信号（ドライバ回路の出力電圧）を受け取り、ゲート電圧Ｖg2を発生してトランジスタ４２２のゲートに印加する。
【００４６】
ここで、図１３（ｂ）に示されるように、各ゲート電圧発生回路４２６（４２７）は、入力された制御信号ＣＳ１（ＣＳ２）およびドライバ回路の出力電圧を受け取り、抵抗４２８および４２９による抵抗分割でゲート電圧Ｖg1（Ｖg2）を発生させている。なお、トランジスタ４２３および４２４はｎＭＯＳ差動対を構成し、また、トランジスタ４２５のゲートにはバイアス電圧Ｖcnが印加されている。
【００４７】
本第１０実施例では、ｎＭＯＳ差動対４２３および４２４で構成された定電流ドライバから供給される電流がｐＭＯＳ負荷（ｐＭＯＳトランジスタ）４２１および４２２に印加されて出力電圧（／ＯＵＴ，ＯＵＴ）を発生する。ｐＭＯＳトランジスタ４２１および４２２のゲート電圧は、信号電圧（ＩＮ，／ＩＮ）につれて変化するため負荷デバイス（４２１，４２２）のインピーダンスは電圧への依存性が小さくなり良好な線型性を示す。
【００４８】
図１４は本発明のドライバ回路の第１１実施例を示す回路図であり、参照符号４３１および４３２はｎＭＯＳトランジスタ、また、４３３および４３４はゲート電圧発生回路を示している。
図１４に示されるように、本第１１実施例のドライバ回路は、高電位の電源線Ｖddに接続されたプルアップ用ｎＭＯＳトランジスタ４３１および低電位の電源線Ｖssに接続されたプルダウン用ｎＭＯＳトランジスタ４３２を備えている。
【００４９】
ここで、一方のプルアップ用トランジスタ４３１は、他方のプルダウン用トランジスタ４３２がオンのときはオフとなり、また、他方のプルダウン用トランジスタ４３２がオフのときはオンとなる。すなわち、本第１１実施例は、常にどちらかの負荷デバイスがオフとなるため、負荷電流のすべてが信号電流としてドライバの外に取り出され、消費電流を低減（例えば、第１０実施例よりも半減）することができる。
【００５０】
図１５は本発明のドライバ回路の第１２実施例を示す回路図である。図１５において、参照符号４４１は負荷、４４２はｎＭＯＳトランジスタ(制御トランジスタ）、そして、４４０はゲート電圧発生回路（制御回路）を示している。
ゲート電圧発生回路４４０は、ゲート電圧発生部４４３並びに４４４で構成され、ゲート電圧発生部４４３はスイッチ４４３１，４４３２および抵抗４４３３，４４３４を備え、また、ゲート電圧発生部４４４はスイッチ４４４１，４４４２および抵抗４４４３，４４４４を備える。ここで、参照符号Ｖｃおよび／Ｖｃは制御電圧（制御信号）を示し、／ＶｃはＶｃを反転したものである。なお、各スイッチ４４３１，４４３２；４４４１，４４４２は、例えば、ＣＭＯＳトランスファゲートにより構成される。
【００５１】
本第１２実施例は、ゲート電圧発生回路４４０が抵抗分割によりドライバ出力電圧（ＯＵＴ）および制御電圧からゲート電圧（Ｖｇ）を決定するのは上述の実施例と同様であるが、相補の制御電圧（Ｖｃ，／Ｖｃ）によって制御されるトランジスタスイッチ（トランスファゲート）によりドライバがオンの場合とオフの場合とで抵抗分割比を変えるようになっている。
【００５２】
すなわち、制御電圧Ｖｃが高レベル「Ｈ」（制御電圧／Ｖｃが低レベル「Ｌ」）のとき、スイッチ４４３１および４４４１がオフでスイッチ４４３２および４４４２がオンとなって、制御電圧Ｖｃと出力電圧（ＯＵＴ）を抵抗４４３４および４４４４で抵抗分割した電圧（Ｖｇ）がトランジスタ４４２のゲートに印加される。一方、制御電圧Ｖｃが低レベル「Ｌ」（制御電圧／Ｖｃが高レベル「Ｈ」）のとき、スイッチ４４３１および４４４１がオンでスイッチ４４３２および４４４２がオフとなって、抵抗４４３３および４４４３で抵抗分割した電圧（Ｖｇ）がトランジスタ４４２のゲートに印加される。ここで、抵抗４４３４および４４４４による分圧と抵抗４４３３および４４４３による分圧比とは所定の異なる比率に設定されており、出力電圧（ＯＵＴ）に対するインピーダンスの線型性だけでなく制御電圧（Ｖｃ，／Ｖｃ）に対する出力インピーダンスの線型性を改善するようになっている。
【００５３】
従って、例えば、制御電圧Ｖｃが高電位の電源電圧Ｖddのときの出力インピーダンスをＺo、制御電圧ＶｃがＶdd／２のときの出力インピーダンスを２Ｚoとなるように抵抗４４３３，４４３４；４４４３，４４４４の値を設定することにより、ドライバの出力コンダクタンスが制御電圧に対してほぼ比例するように調整することができる。なお、本第１２実施例は、ドライバ出力が変化している遷移期間においてもプッシュ・プル用ドライバの出力インピーダンスがほぼ一定に保持することができるという利点がある。
【００５４】
図１６は本発明のドライバ回路の第１３実施例を示す回路図であり、上述した第１２実施例を変形したものである。図１６において、参照符号４５１は負荷、４５２はｎＭＯＳトランジスタ(制御トランジスタ）、４５０はゲート電圧発生回路（制御回路）、そして、４５５１および４５５２は遅延回路を示している。
ゲート電圧発生回路４５０は、ゲート電圧発生部４５３並びに４５４で構成され、ゲート電圧発生部４５３はスイッチ４５３１〜４５３６および抵抗４５３７〜４５３９を備え、また、ゲート電圧発生部４５４はスイッチ４５４１〜４５４６および抵抗４５４７〜４５４９を備える。なお、各スイッチ４５３１〜４５３６；４５４１〜４５４６は、例えば、ＣＭＯＳトランスファゲートで構成されるのは前述の通りである。
【００５５】
本第１３実施例では、スイッチ（トランスファゲート）４５３１〜４５３６；４５４１〜４５４６によりゲート電圧発生回路４５０に用いる分圧回路の抵抗値を３通りの値に切り替えるようになっている。すなわち、各分圧抵抗は２つのトランスファゲートを直列にしたスイッチで切り替えられ、各スイッチは異なる位相の制御クロックφ１，φ２，φ３（／φ１，／φ２，／φ３）により制御される。
【００５６】
具体的に、第１の分圧抵抗の組（抵抗４５３７および４５４７）は制御クロックφ１および／φ２が共に高レベル「Ｈ」になる期間に有効となり、第２の分圧抵抗の組（抵抗４５３８および４５４８）は制御クロックφ２および／φ３が共に高レベル「Ｈ」になる期間に有効となり、そして、第３の分圧抵抗の組（抵抗４５３９および４５４９）は制御クロックφ３および／φ１が共に高レベル「Ｈ」になる期間に有効となる。ここで、制御クロック（φ１）φ２，φ３は、遅延回路４５５１、４５５２によって順次生成される。
【００５７】
本第１３実施例によれば、例えば、ドライバ回路がオンのとき、コンダクタンスがオン時の半分のとき、および、ドライバ回路がオフの時ときといった３通りの場合についての制御回路の入出力特性を設定することができるため、ドライバ回路の出力コンダクタンスは制御信号に対してほぼ線型に依存させることができる。
【００５８】
図１７は本発明のドライバ回路の第１４実施例を示す回路図である。
本第１４実施例は、全体的には上述の第１２および第１３実施例と同様であるが、ゲート電圧発生回路４６０が複数組のダイオード接続されたトランジスタおよび抵抗（４６１１，４６１２；４６２１，４６２２；４６３１，４６３２）から構成されたいわゆる折れ線近似回路となっていることを特徴とする。なお、参照符号４６３は制御信号が入力されたｐＭＯＳトランジスタであり、４６４は抵抗分割の基準となる一方の抵抗である。
【００５９】
折れ線近似回路は、出力電圧が基準電圧値を超える毎に電圧分割回路の分割比が変化することにより複数の折れ曲がり点をもつ折れ線の特性を示すものであり、図１７に示す第１４実施例の場合には、理想的な入出力特性を３つの折れ曲がり点をもつ直線で近似することができる。なお、ダイオード接続されたトランジスタおよび抵抗の組は、３組に限定されないのはもちろんである。また、実際には、ダイオード特性は急峻でないため折れ線ではなく曲線が得られ、理想的な特性により近いたものとなる。
【００６０】
図１８は本発明のドライバ回路の第１５実施例を示す回路図である。
本第１５実施例は、前述した第１２実施例において、抵抗分割回路の抵抗素子（４７１２，４７２２）に対して並列に容量（４７１１，４７２１）を設けたものである。ここで、容量４７１１および４７２１の値は、容量分割によって決まるゲート電圧対制御電圧特性がドライバ回路の出力インピーダンスがオン時の半分のコンダクタンスとなるように選ばれる。
【００６１】
例えば、制御電圧がＶdd／２の場合、ドライバ回路の出力インピーダンスは、静的にはオン時の半分に近い値が得られるが、実際には制御電圧は過渡的な変化をしているため誤差が生じる。そこで、本第１５実施例では、容量４７１１および４７２１の容量分割を導入することにより高い周波数での分割比を容量で決定することで、過渡的な誤差を小さくするようになっている。
【００６２】
図１９は本発明のドライバ回路の第１６実施例を示す回路図である。
本第１６実施例では、ドライバ回路の出力ノード（ＯＵＴ）からトランジスタ４８１，４８２のゲートに帰還を行う素子が、ドライバ段のトランジスタ（４８１，４８２）と同一キャリアを用いたトランジスタ（本実施例では、ｎＭＯＳトランジスタ）４８５，４８６をダイオード接続したものとなっており、その負荷デバイスとして制御信号Ｖｃ，／Ｖｃが入力されたｐＭＯＳトランジスタ４８３，４８４を使用するようになっている。
【００６３】
本第１６実施例によれば、例えば、ドライバ回路の出力段トランジスタ（４８１，４８２）の閾値電圧Ｖｔｈがプロセス変動等により高くなれば、そのゲート電圧もそれに応じて高くなるため、そのようなプロセス変動の影響を受け難くすることができる。
図２０は本発明のドライバ回路の第１７実施例を示す回路図である。
【００６４】
図２０および図１９の比較から明らかなように、本第１７実施例におけるトランジスタ４９１〜４９６は、上述の第１６実施例におけるトランジスタ４８１〜４８６に対応する。本第１７実施例では、第１６実施例におけるｐＭＯＳ負荷トランジスタ４８３および４８４を、それぞれ直列接続された２個のｐＭＯＳトランジスタ４９３０，４９３および４９４０，４９４に置き換え、各一方のトランジスタ４９３０および４９４０のゲートにコンダクタンスを一定に保つためのゲート電圧が印加されている。
【００６５】
すなわち、バイアス発生回路４９７は、ｐＭＯＳトランジスタ４９７１，４９７２、ｎＭＯＳトランジスタ４９７３，４９７４、および、抵抗（外部基準抵抗）４９７５を備え、この外部基準抵抗４９７５に比例したコンダクタンスとなるようなゲートバイアス電圧を発生する。本第１７実施例によれば、ｐＭＯＳトランジスタのプロセス変動も補償することができるため、上述した第１６実施例よりもさらにプロセス依存性を小さくすることができる。
【００６６】
図２１は本発明のドライバ回路の第１８実施例を示す回路図である。
図２１に示されるように、本第１８実施例は、ドライバ段の高電位側のトランジスタ５０１を駆動する制御回路（ゲート電圧発生回路）５０３と、低電位側のトランジスタ５０２を駆動する制御回路（ゲート電圧発生回路）５０４とをそれぞれの電圧に応じて非対称的に構成している。なお、例えば、電圧Ｖddは１．８ボルト、Ｖｒは０．９ボルト、そして、Ｖssは０ボルトとされている。
【００６７】
まず、ゲート電圧発生回路５０３は、ｐＭＯＳトランジスタ５３１〜５３３およびｎＭＯＳトランジスタ５３４〜５３６を備え、プリドライバとしてのインバータ（トランジスタ５３１，５３４）を有している。そして、前述した図１９の第１６実施例のように、ダイオード接続されたトランジスタ５３６を介して出力電圧（ＯＵＴ）をトランジスタ５０１のゲートに帰還するようになっている。ここで、トランジスタ５３６は、プロセス変動の影響を受け難くするために出力トランジスタ５０１と同じｎＭＯＳトランジスタとして構成されている。
【００６８】
一方、ゲート電圧発生回路５０４は、ｐＭＯＳトランジスタ５４１〜５４４およびｎＭＯＳトランジスタ５４５〜５４９を備えて構成されている。ここで、ｎＭＯＳトランジスタ５４９およびｐＭＯＳトランジスタ５４３は、前述した図１５の第１２実施例のように、制御信号Ｖｃおよび／Ｖｃによりスイッチング制御されるようになっている。なお、これらのトランジスタ５４９および５４３は、スイッチング素子だけでなく、抵抗素子としても機能するようになっている。これにより、制御信号Ｖｃ，／Ｖｃのレベルに応じてトランジスタ５０２のゲート電圧を制御し、出力インピーダンスの線型性を改善するようになっている。
【００６９】
以上の説明では、トランジスタとしてＭＯＳ（ＣＭＯＳ）トランジスタを例として説明したが、本発明はこれに限定されるものではない。
（付記１）  出力信号線に接続された第１の端子、第１の電源線に接続された第２の端子および制御端子を有する第１のトランジスタと、
該第１のトランジスタと並列に接続された第１の端子並びに第２の端子および制御端子を有する第２のトランジスタと、
前記出力信号線の電位に応じて前記第２のトランジスタの制御端子に印加する電圧を制御する制御回路とを備えることを特徴とするドライバ回路。
【００７０】
（付記２）  付記１に記載のドライバ回路において、前記第１の電源線は高電位の電源線であり、且つ、前記第１のトランジスタは前記出力信号線をプルアップすることを特徴とするドライバ回路。
（付記３）  付記１に記載のドライバ回路において、前記第１の電源線は低電位の電源線であり、且つ、前記第１のトランジスタは前記出力信号線をプルダウンすることを特徴とするドライバ回路。
【００７１】
（付記４）  付記１に記載のドライバ回路において、前記制御回路は、前記出力信号線の電圧を近似的に一定値だけシフトしたシフト電圧を前記第２のトランジスタの制御端子に印加する電圧シフト回路であることを特徴とするドライバ回路。
（付記５）  付記４に記載のドライバ回路において、前記電圧シフト回路は、前記出力信号線に接続された電圧シフト用負荷デバイスに電流を流すことで前記シフト電圧を発生するようになっていることを特徴とするドライバ回路。
【００７２】
（付記６）  付記５に記載のドライバ回路において、前記電圧シフト用負荷デバイスと前記第１および第２のトランジスタとが同一のチャネル導電性を有することを特徴とするドライバ回路。
（付記７）  付記１に記載のドライバ回路において、さらに、前記第２のトランジスタをオフ状態からオン状態に切り替える際に、該第２のトランジスタの制御端子に印加する電圧をそのオフ電圧からオン電圧への変化を加速するための電荷または電流の注入手段を備えることを特徴とするドライバ回路。
【００７３】
（付記８）  出力信号線に接続された第１の端子、高電位の電源線に接続された第２の端子および制御端子を有し、該出力信号線をプルアップする第１のトランジスタと、
該第１のトランジスタと並列に接続された第１の端子並びに第２の端子および制御端子を有する第２のトランジスタと、
前記出力信号線の電位に応じて前記第２のトランジスタの制御端子に印加する電圧を制御する第１の制御回路と、
前記出力信号線に接続された第１の端子、低電位の電源線に接続された第２の端子および制御端子を有し、該出力信号線をプルダウンする第３のトランジスタと、
該第３のトランジスタと並列に接続された第１の端子並びに第２の端子および制御端子を有する第４のトランジスタと、
前記出力信号線の電位に応じて前記第４のトランジスタの制御端子に印加する電圧を制御する第２の制御回路とを備えることを特徴とするドライバ回路。
【００７４】
（付記９）  付記８に記載のドライバ回路において、該ドライバ回路は差動定電流ドライバ回路であり、前記並列接続された第１および第２のトランジスタと前記並列接続された第３および第４のトランジスタとを該差動定電流ドライバ回路の負荷としたことを特徴とするドライバ回路。
（付記１０）  付記８に記載のドライバ回路において、前記第１の制御回路は、前記ドライバの出力信号線の電圧を近似的に一定値だけシフトした第１のシフト電圧を前記第２のトランジスタの制御端子に印加する第１シフト電圧回路であり、前記第２の制御回路は、前記ドライバの出力信号線の電圧を近似的に一定値だけシフトした第２のシフト電圧を前記第４のトランジスタの制御端子に印加する第２のシフト電圧回路であることを特徴とするドライバ回路。
【００７５】
（付記１１）  付記１０に記載のドライバ回路において、前記各第１および第２の電圧シフト回路は、前記出力信号線に接続された電圧シフト用負荷デバイスに電流を流すことで前記各第１および第２のシフト電圧をそれぞれ発生するようになっていることを特徴とするドライバ回路。
（付記１２）  付記１１に記載のドライバ回路において、前記電圧シフト用負荷デバイスと前記第１〜第４のトランジスタとが同一のチャネル導電性を有することを特徴とするドライバ回路。
【００７６】
（付記１３）  付記８に記載のドライバ回路において、さらに、前記第１の制御回路と前記第２のトランジスタの制御端子との間に設けられた第１のスイッチ手段と、前記第２の制御回路と前記第４のトランジスタの制御端子との間に設けられた第２のスイッチ手段とを備え、
前記第１および第２のトランジスタを有するプルアップ用負荷デバイスと前記第３および第４のトランジスタを有するプルダウン用負荷デバイスの一方をオンさせるとき、前記第１および第２のスイッチ手段の対応する一方のスイッチ手段をオンすると共に他方のスイッチ手段をオフするようにしたことを特徴とするドライバ回路。
【００７７】
（付記１４）  付記１３に記載のドライバ回路において、さらに、前記第２のトランジスタの制御端子をプルアップするプルアップ手段と、前記第４のトランジスタの制御端子をプルダウンするプルダウン手段とを備え、
前記プルアップ手段は、前記第１のスイッチ手段がオフするときに前記第２のトランジスタの制御端子をプルアップし、且つ、前記プルダウン手段は、前記第２のスイッチ手段がオフするときに前記第４のトランジスタの制御端子をプルダウンするようにしたことを特徴とするドライバ回路。
【００７８】
（付記１５）  出力信号線に接続された第１の端子、第１の電源線に接続された第２の端子および制御端子を有する第１のトランジスタと、
前記出力信号線の電位および制御信号に応じて前記第１のトランジスタの制御端子に印加する電圧を制御する制御回路とを備えることを特徴とするドライバ回路。
【００７９】
（付記１６）  付記１５に記載のドライバ回路において、前記第１の電源線は高電位の電源線であり、且つ、前記第１のトランジスタは前記出力信号線をプルアップすることを特徴とするドライバ回路。
（付記１７）  付記１５に記載のドライバ回路において、前記第１の電源線は低電位の電源線であり、且つ、前記第１のトランジスタは前記出力信号線をプルダウンすることを特徴とするドライバ回路。
【００８０】
（付記１８）  付記１５に記載のドライバ回路において、前記制御回路は、前記出力信号線と前記第１のトランジスタの制御端子を接続する抵抗性のデバイスと、該抵抗性デバイスの抵抗を電圧で制御する抵抗性デバイス制御手段とを備えることを特徴とするドライバ回路。
（付記１９）  付記１５に記載のドライバ回路において、前記制御回路は、抵抗性素子とスイッチ素子とを組み合わせた回路であることを特徴とするドライバ回路。
【００８１】
（付記２０）  付記１９に記載のドライバ回路において、前記スイッチ素子はトランジスタまたはダイオードであり、前記制御回路の出力電圧は、前記出力信号線の電位および前記制御信号に対する依存性がいわゆる折れ線近似回路により得られることを特徴とするドライバ回路。
（付記２１）  付記１５に記載のドライバ回路において、前記制御回路は、前記出力信号線と前記第１のトランジスタの制御端子との間を接続する容量を備えることを特徴とするドライバ回路。
【００８２】
（付記２２）  付記１５に記載のドライバ回路において、前記制御回路は、前記出力信号線と前記第１のトランジスタの制御端子との間を接続するダイオード接続されたトランジスタを備えることを特徴とするドライバ回路。
（付記２３）  付記１５に記載のドライバ回路において、前記出力信号線と前記第１のトランジスタの制御端子とを接続するデバイスは、前記第１のトランジスタと同じ導電型を有し、前記制御回路にバイアス電流を与える回路は、前記第１のトランジスタのインピーダンスレベルにスケールしたインピーダンスを持つように制御されることを特徴とするドライバ回路。
【００８３】
（付記２４）  出力信号線に接続された第１の端子、高電位の電源線に接続された第２の端子および制御端子を有し、該出力信号線をプルアップする第１のトランジスタと、
前記出力信号線の電位および第１の制御信号に応じて前記第１のトランジスタの制御端子に印加する電圧を制御する第１の制御回路と、
前記出力信号線に接続された第１の端子、低電位の電源線に接続された第２の端子および制御端子を有し、該出力信号線をプルダウンする第２のトランジスタと、
前記出力信号線の電位および第２の制御信号に応じて前記第２のトランジスタの制御端子に印加する電圧を制御する第２の制御回路とを備えることを特徴とするドライバ回路。
【００８４】
（付記２５）  付記２４に記載のドライバ回路において、前記各第１および第２の制御回路は、前記出力信号線と対応する前記各第１および第２のトランジスタの制御端子を接続する抵抗性のデバイスと、該抵抗性デバイスの抵抗を電圧で制御する抵抗性デバイス制御手段とを備えることを特徴とするドライバ回路。
（付記２６）  付記２４に記載のドライバ回路において、前記各第１および第２制御回路は、抵抗性素子とスイッチ素子とを組み合わせた回路であることを特徴とするドライバ回路。
【００８５】
（付記２７）  付記２６に記載のドライバ回路において、前記スイッチ素子はトランジスタまたはダイオードであり、前記各第１および第２の制御回路の出力電圧は、前記出力信号線の電位および前記各第１および第２の制御信号に対する依存性がいわゆる折れ線近似回路により得られることを特徴とするドライバ回路。
【００８６】
（付記２８）  付記２４に記載のドライバ回路において、前記各第１および第２の制御回路は、前記出力信号線と前記第１のトランジスタの制御端子との間を接続する容量を備えることを特徴とするドライバ回路。
（付記２９）  付記２４に記載のドライバ回路において、前記各第１および第２の制御回路は、前記出力信号線と対応する前記各第１および第２のトランジスタの制御端子との間を接続するダイオード接続されたトランジスタを備えることを特徴とするドライバ回路。
【００８７】
（付記３０）  付記２４に記載のドライバ回路において、前記出力信号線と対応する前記各第１および第２のトランジスタの制御端子とを接続するデバイスは、前記各第１および第２のトランジスタと同じ導電型を有し、前記各第１および第２の制御回路にバイアス電流を与える回路は、前記各第１および第２のトランジスタのインピーダンスレベルにスケールしたインピーダンスを持つように制御されることを特徴とするドライバ回路。
【００８８】
（付記３１）  付記１〜３０のいずれか１項に記載のドライバ回路を信号伝送路の両端に配置し、互いのドライバ回路が相手の信号の受信終端を兼ねるようにして双方向の信号伝送を行うことを特徴とする信号伝送システム。
【００８９】
【発明の効果】
以上、詳述したように、本発明によれば、信号伝送路の使用効率を増加して、より少ない信号線本数で同等の信号伝送速度を得ることのできる双方向信号伝送或いは多値伝送のための出力インピーダンスの線型性に優れたドライバ回路および信号伝送システムを提供することが可能になる。
【図面の簡単な説明】
【図１】従来のドライバ回路の一例を説明するための図である。
【図２】本発明の第１の形態に係るドライバ回路の原理構成を示す図である。
【図３】本発明のドライバ回路の第１実施例を示す回路図である。
【図４】本発明のドライバ回路の第２実施例を示す回路図である。
【図５】本発明のドライバ回路の第３実施例を示す回路図である。
【図６】本発明のドライバ回路の第４実施例を示す回路図である。
【図７】本発明のドライバ回路の第５実施例を示す回路図である。
【図８】本発明のドライバ回路の第６実施例を示す回路図である。
【図９】本発明のドライバ回路の第７実施例を示す回路図である。
【図１０】本発明のドライバ回路の第８実施例を示す回路図である。
【図１１】本発明のドライバ回路の第９実施例を示す回路図である。
【図１２】本発明の第２の形態に係るドライバ回路の原理構成を示す図である。
【図１３】本発明のドライバ回路の第１０実施例を示す回路図である。
【図１４】本発明のドライバ回路の第１１実施例を示す回路図である。
【図１５】本発明のドライバ回路の第１２実施例を示す回路図である。
【図１６】本発明のドライバ回路の第１３実施例を示す回路図である。
【図１７】本発明のドライバ回路の第１４実施例を示す回路図である。
【図１８】本発明のドライバ回路の第１５実施例を示す回路図である。
【図１９】本発明のドライバ回路の第１６実施例を示す回路図である。
【図２０】本発明のドライバ回路の第１７実施例を示す回路図である。
【図２１】本発明のドライバ回路の第１８実施例を示す回路図である。
【符号の説明】
１…第１のトランジスタ
２…第２のトランジスタ
３；４０３，４１３…ゲート電圧発生回路
４…出力信号線
４０１…プルアップ素子
４０２，４１２…負荷
４１１…プルダウン素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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