(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体（２、５）に不純物のイオン注入を行ったのち、前記不純物を活性化させるための熱処理を施すことによって前記注入された不純物を活性化させることで不純物層（３、４）を形成する不純物層形成工程と、
前記不純物層（３、４）を含む前記炭化珪素半導体（２、５）の表面に酸化膜（７）を形成する工程と、を含んだ炭化珪素半導体装置の製造方法において、
前記不純物層形成工程は、
前記不純物層（３、４）を含む前記炭化珪素半導体（２、５）の表面に有機系溶剤で構成されるキャップ層（２３）を塗布したのち、前記キャップ層（２３）を炭化させるための熱処理を行うことにより、前記キャップ層（２３）に含まれる有機物を蒸発させることで前記キャップ層（２３）を炭化させ、カーボン層を形成する工程と、
前記カーボン層にて前記不純物層（３、４）を含む前記炭化珪素半導体（２、５）の表面を覆った状態で、前記不純物を活性化させるための熱処理を行う工程と、
前記カーボン層を除去する工程と、を含み、前記カーボン層を除去したのちに、前記酸化膜（７）を形成する工程を行い、
前記不純物を活性化させるための熱処理を行う工程では、１８００℃以上に昇温させると共に再び１８００℃未満に降温させる工程を瞬間的に行う短時間高温熱処理工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記短時間高温熱処理工程は、４００℃／ｍｉｎ以上の昇温勾配にて前記１８００℃以上に昇温させることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記短時間高温熱処理工程は、４００℃／ｓｅｃ以上の昇温勾配にて前記１８００℃以上に昇温させることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記短時間高温熱処理工程は、４００℃／ｍｉｎ以上の降温勾配にて前記１８００℃未満に降温させることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記短時間高温熱処理工程は、４００℃／ｓｅｃ以上の降温勾配にて前記１８００℃未満に降温させることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記短時間高温熱処理工程は、２０００℃まで昇温させることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記不純物を活性化させるための熱処理を行う工程では、前記短時間高温熱処理工程を複数回行うことを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記不純物を活性化させるための熱処理を行う工程では、前記１８００℃未満で熱処理を３０分以上行いつつ、該熱処理中に、前記短時間高温熱処理工程を行うことを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）中に不純物をドーピングしたのち、活性化熱処理を行うことで不純物の活性化を行っているＳｉＣ半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＳｉＣパワーデバイスでは、不純物層形成時に必要とされる活性化熱処理によってＳｉＣ表面からＳｉ抜けが生じ、表面荒れが発生することが確認されている。このＳｉ抜けが生じると、ＳｉＣ基板表面にカーボンリッチな層が形成される。このカーボンリッチな層を除去しなければリーク電流が増大するなど、デバイス特性に不具合が発生する。このため、カーボンリッチ層を除去するために、犠牲酸化および犠牲酸化膜除去工程が追加されている。
【０００３】
ここでいう犠牲酸化工程は熱酸化工程であるが、熱酸化工程を実施するに際し、不純物を注入した領域と注入していない領域で熱酸化の速度に大きな差が生じる。すなわち、不純物を注入した領域の熱酸化速度が注入していない領域よりも大きくなる増速酸化が行われるため、注入した領域の熱酸化膜が注入していない領域に比べて厚くなる。
【０００４】
このため、ＨＦ処理によって犠牲酸化膜を除去したときに、不純物を注入した領域の酸化膜が厚いために、不純物を注入していない領域と比べて凹んでしまうという「くびれ」ができる。この「くびれ」は、ゲート酸化膜を形成するときの膜厚ムラの発生要因となり、ゲート酸化膜信頼性を低下させる。
【０００５】
これに対して、特許文献１において、表面荒れを抑制する方法が提案されている。具体的には、フォトレジスト等の有機膜パターンを形成した後、不純物イオンを注入し、その後、有機膜を炭化させることでグラファイト膜を形成し、そのグラファイト膜をマスクとして高温アニールを実施する。
【０００６】
このような方法によれば、有機膜を炭化させたグラファイト膜でマスクしているため、マスク下の表面荒れを抑制できる。
【０００７】
また、特許文献２でも、表面荒れを抑制する方法が提案されている。具体的には、ドリフト層をエピタキシャル成長させた後、真空高温熱処理によりＳｉを昇華させることで均一なカーボン層を形成し、このカーボン層をキャップ層として利用しつつ、活性化アニールを行うことで不純物層の活性化を行う。このように、カーボン層を用いた場合、有機系のグラファイト膜のように有機溶剤に含まれる不純物がＳｉＣ基板に拡散することがなく、デバイス特性に影響が及ばないようにすることができる。
【特許文献１】特開２００５−２６０２６７号公報
【特許文献２】特開２００５−３０３０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に記載の方法では、グラファイト膜をイオン注入に用いた有機膜パターンで形成しているため、イオン注入のために開口させられている部分にはグラファイト膜が形成されず、保護されない。
【０００９】
したがって、グラファイト膜が形成されない開口部は、高温アニールによりＳｉが昇華してカーボンリッチ層が形成され表面が荒れることになる。このため、デバイス作製時には、このカーボンリッチ層を除去するために犠牲酸化工程を追加しなければならず、上述した増速酸化による「くびれ」を防止できない。
【００１０】
また、特許文献２に記載の方法の場合、カーボン層を形成した後に、イオン注入を選択的に実施するために、カーボン層の上にＳｉＯ2膜を形成し、ホト・エッチングによりＳｉＯ2膜を加工してから、イオン注入が行われる。
【００１１】
しかしながら、アモルファスであるカーボン層の上にＳｉＯ2膜を形成すると、膜の密着性が確保できない。つまり、微細なパターンを加工するとマスク材となるＳｉＯ2膜が剥がれてしまい、イオン注入用のマスクとしての役割を果たせず、所望のデバイス性能が得られなくなる。
【００１２】
また、特許文献２には、不純物層を形成するためのイオン注入工程を行った後に、カーボン層を形成する方法についても記載されている。上記のように、ドリフト層をエピタキシャル成長させた後に、そのままドリフト層表面のＳｉを昇華させることでカーボン層を形成するのであれば、一連の工程によってカーボン層を形成できるが、イオン注入工程を行った後にカーボン層を形成するのであれば、そのための工程を別途行わなければならない。
【００１３】
さらに、イオン注入工程を行った後にカーボン層を形成する場合には、その際、既に不純物領域が形成されており、結晶構造が乱れている部分が発生している。このため、カーボン層を形成する工程を１１００℃以上１４００℃以下という高い温度下で行ったときに、結局、結晶構造が乱れていないＳｉＣ表面と比較して、カーボン化する速度（つまりＳｉの昇華速度）に差が生じ、カーボン層を除去したときに、上記した犠牲酸化および犠牲酸化膜除去と同様に「くびれ」が発生する。その結果、ゲート酸化膜の厚さムラを防止できず、ゲート膜信頼性を確保できない。
【００１４】
そこで、本発明者らは、先に、特願２００６−１０１９３０において、不純物をイオン注入したのち、ウェハ表面全面をレジストで覆い、さらにレジストを熱処理にて炭化させることでカーボン層としてから、カーボン層をマスクとして不純物の活性化のための熱処理を行うことを提案している。具体的には、パワーＭＯＳＦＥＴにおけるｐ-型ベース領域、ｎ+型ソース領域および表面チャネル層の表面のマスクとして、レジストを炭化させたカーボン層を用いて各不純物層に含まれた不純物を活性化させている。
【００１５】
このように、レジストを炭化させて形成したカーボン層をマスクとして用いると、下地となるＳｉＣとの密着性が良好な材料をマスクとすることができる。このため、ＳｉＣ表面からのＳｉ抜けを抑制することが可能となり、カーボンリッチ層が形成されることを防止することができる。したがって、カーボンリッチ層を除去するための犠牲酸化膜形成工程や犠牲酸化膜除去工程を行わなくても良くなる。これにより、犠牲酸化膜形成工程や犠牲酸化膜除去工程を経ることによる「くびれ」が形成されることを防止できるため、酸化膜の膜厚ムラを抑制することが可能となり、酸化膜の信頼性の低下、引いてはデバイス特性の悪化を防止できる。
【００１６】
しかしながら、上記のようにレジストを炭化させて形成したカーボン層をマスクとして用いた場合でも、ｐ型不純物層のシート抵抗値の更なる低抵抗化の為に、１６００℃を超える温度まで熱処理温度を高くすると、カーボン層の間からＳｉ抜けが発生し、新たなカーボン層が形成されてしまうことが確認された。この場合、レジストを炭化させて形成したカーボン層だけでなく新たに形成したカーボン層も活性化のための熱処理後に除去することになるが、結局、ｐ型不純物層の表面を除去するのと同じことになるため、ｐ型不純物層の表面の消失により低シート抵抗が得られなくなって、所望のデバイス特性が得られなくなる可能性がある。
【００１７】
本発明は上記点に鑑みて、ＳｉＣ表面に形成される酸化膜の厚さムラを抑制するために、レジストを炭化させたカーボン層をマスクとして不純物の活性化のための熱処理を行うＳｉＣ半導体装置の製造方法を適用する場合において、ｐ型不純物の低抵抗化のための熱処理を行っても所望のデバイス特性が得られるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成すべく、本発明者らは上記製造方法において、１６００℃を超える温度で活性化のための熱処理を行う場合の熱処理温度とカーボン層の厚さ（ｎｍ）との関係および熱処理時間とカーボン層の厚さ（ｎｍ）との関係について調べた。
【００１９】
図９は、熱処理時間を所定時間で一定とした条件において、熱処理温度とカーボン層の厚さ（ｎｍ）との関係を示したグラフである。この図に示すように、Ｓｉ抜けによるカーボン層は、１６００℃では形成されていなかったが、１８００℃以上になると形成され始め、熱処理温度が高くなるほど厚くなるという結果が得られた。ｐ型不純物層のシート抵抗は熱処理温度が高くなればなるほど低抵抗となるが、熱処理温度が高くなるとカーボン層が厚くなるという相反する結果となっていることが判る。
【００２０】
図１０は、温度を１８００℃で一定とした条件において、熱処理時間とカーボン層の厚さ（ｎｍ）との関係を示したグラフである。この図に示すように、熱処理温度が高くても、短時間であればカーボン層が殆ど形成されず、熱処理時間が長くなるに連れてカーボン層が厚くなるという結果が得られた。このため、熱処理温度を１６００℃を超える温度、具体的には１８００℃以上に高くしたとしても、熱処理時間を短時間にすれば、ｐ型不純物の表面からのＳｉ抜けによりカーボン層が形成されてしまうことを抑制することが可能になる。これにより、熱処理温度を１８００℃以上にする場合、熱処理時間を短時間化させることで、低シート抵抗化も実現でき、所望のデバイス特性を得ることが可能になる。
【００２１】
そこで、本発明では、不純物を活性化させるための熱処理を行う工程では、１８００℃以上に昇温させると共に再び１８００℃未満に降温させる工程を瞬間的に行う短時間高温熱処理工程を含んでいることを特徴としている。
【００２２】
このように、有機系溶剤で構成されるキャップ層（２３）を炭化させて形成したカーボン層を用いて不純物の活性化を行うに際し、１８００℃を超える熱処理を短時間行うようにしている。このように、１８００℃を超える温度の熱処理とすることでｐ型不純物層（３）のシート抵抗の低抵抗化を図りつつ、ｐ型不純物層（３）の表面からのＳｉ抜けにより形成されるカーボン層の厚さを薄くすることが可能になる。このため、この後にカーボン層を除去しても、ｐ型不純物層（３）の表面の薄い部分しか除去されないことになり、低シート抵抗が得られ、所望のデバイス特性を得ることが可能となる。
【００２３】
例えば、４００℃／ｍｉｎ以上の昇温勾配にて１８００℃以上に昇温させることにより短時間高温熱処理工程を行うことができる。この場合、４００℃／ｓｅｃ以上の昇温勾配にて１８００℃以上に昇温させると好ましい。
【００２４】
また、４００℃／ｍｉｎ以上の降温勾配にて１８００℃未満に降温させることにより短時間高温熱処理工程を行うことができる。この場合、４００℃／ｓｅｃ以上の降温勾配にて１８００℃未満に降温させると好ましい。
【００２５】
なお、短時間高温熱処理工程では、１８００℃を超えていれば良いが、温度が高い程ｐ型不純物層（３）の低抵抗化が図れるため、２０００℃まで昇温させると好ましい。
【００２６】
また、不純物を活性化させるための熱処理を行う工程中に、短時間高温熱処理工程を複数回行うと好ましい。
【００２７】
すなわち、１８００℃を超える熱処理を行った場合、その熱処理が継続的に行われると、熱処理時間が長くなるほどカーボン層が厚くなるという特性になるが、１回１回の熱処理を短時間にすれば、そのトータルの熱処理時間が長くなっても、１回１回の熱処理時間に対応した分しかカーボン層の厚みが増加しない。このため、１８００℃を超える短時間の熱処理を複数回に分けて行うことで、よりｐ型不純物層（３）のシート抵抗の低抵抗化を図ることが可能となる。
【００２８】
また、不純物を活性化させるための熱処理を行う工程では、１８００℃未満で熱処理を３０分以上行いつつ、該熱処理中に、短時間高温熱処理工程を行うようにすると好ましい。このように、１８００℃未満での熱処理を３０分以上保持することにより、不純物注入層の結晶欠陥を回復させつつ、短時間高温熱処理工程を行うことが可能となる。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３１】
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１に、本実施形態に示すＳｉＣ半導体装置の製造方法により製造したノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
【００３２】
炭化珪素からなるｎ+型基板１は、上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。
【００３３】
ｎ-型エピ層２の表層部にはｐ-型ベース領域３が形成されている。このｐ-型ベース領域３は、Ｂ、Ａｌ若しくはＧｅをドーパントとして形成されており、約１×１０17ｃｍ-3以上の濃度となっている。また、ｐ-型ベース領域３の中央部分（図１中の左右両端位置）には、部分的にＰ型不純物濃度が高くされ、コンタクト領域として機能する。この部分は、他の領域よりも深く形成されていても良く、その場合、ディープベース領域としても機能することになる。
【００３４】
また、ｐ-型ベース領域３の表層部には、ｐ-型ベース領域３よりも浅いｎ+型ソース領域４が形成されている。そして、ｎ+型ソース領域４とｎ-型エピ層２とを繋ぐように、ｐ-型ベース領域３の表面部にはｎ-型ＳｉＣ層５が延設されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、デバイスの動作時にチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【００３５】
表面チャネル層５の上面およびｎ+型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成され、このゲート酸化膜７の上にゲート電極８が形成されている。ゲート電極８は、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）等で構成された絶縁膜９で覆われ、この絶縁膜９の上にｎ+型ソース領域４およびｐ-型ベース領域３と電気的に接続されたソース電極１０が形成されている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【００３６】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図５を用いて説明する。
【００３７】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣからなる半導体基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ程度のものを用意する。そして、このｎ+型基板１の主表面１ａに厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶で得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３８】
〔図２（ｂ）、（ｃ）に示す工程〕
ｎ-型エピ層２の上にＬＴＯ膜２０を配置したのち、ＬＴＯ膜２０をパターニングすることで、ｐ-型ベース領域３の形成予定位置を露出させる。これをマスクとして、ｐ型不純物であるＢ、Ａｌ、若しくはＧｅをイオン注入する。このときのイオン注入条件は、例えば、温度を７００℃、ドーズ量を１×１０16ｃｍ-2とする。これにより、ｐ-型ベース領域３が形成される。その後、ＬＴＯ膜２０を除去する。
【００３９】
〔図３（ａ）に示す工程〕
ｐ-型ベース領域３を含むｎ-型エピ層２上に化学気相成長法（ＣＶＤ法）により表面チャネル層５をエピタキシャル成長させる。
【００４０】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ-型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００４１】
具体的には、ｐ-型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ-型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００４２】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００４３】
〔図３（ｂ）に示す工程〕
表面チャネル層５の上にＬＴＯ膜２１を配置したのち、ＬＴＯ膜２１をパターニングすることで、ｎ+型ソース領域４の形成予定位置を露出させる。そして、ＬＴＯ膜２１をマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+型ソース領域４を形成する。このときのイオン注入条件は、温度を７００℃、ドーズ量を１×１０15ｃｍ-2としている。
【００４４】
〔図３（ｃ）に示す工程〕
続いて、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、ＬＴＯ膜２２をパターニングすることで、ｐ-型ベース領域３のうち上述したソース電極１０とのコンタクト領域となる位置に形成されている表面チャネル層５を露出させる。
【００４５】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２をマスクとしてｐ-型ベース領域３上の表面チャネル層５に対してＢ+をイオン注入することで、ｎ+型ソース領域４と重ならないように位置において部分的にベース領域３のｐ型不純物を高濃度としたコンタクト領域を形成する。
【００４６】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２をＨＦ処理にて除去した後、ｐ-型ベース領域３、ｎ+型ソース領域４および表面チャネル層５の表面にレジスト２３を形成する。このとき、スピンコートまたは噴霧方式塗布により、レジスト２３を形成すると、レジスト２３の膜厚が均一となるため好ましい。
【００４７】
レジスト２３としては、有機物を蒸発させたときに残りの材料が炭化される有機系溶剤を用いることができ、ポジ系の有機系溶剤、例えば、ｉ線フォトリソグラフィ用レジスト、Ｄｅｅｐ−ＵＶリソグラフィ用レジスト、ＡｒＦリソグラフィ用レジストまたは電子線リソグラフィ用レジストを用いることができる。
【００４８】
そして、図６に示す熱処理プロファイルに基づいて、レジスト２３に含まれる有機物を蒸発させ、レジスト２３を炭化させてカーボン層を形成すると共に、ｐ-型ベース領域３やｎ+型ソース領域４内に含まれた不純物を活性化させる。
【００４９】
具体的には、まず、熱処理を行う装置内の雰囲気圧力を減圧雰囲気、例えば１×１０-4Ｐａ以下の真空状態としたのち、装置内にＡｒ（アルゴン）を導入することでＡｒ雰囲気とする。続いて、８０℃／ｍｉｎ以下の昇温速度で２００℃以上かつ８５０℃以下の温度まで加熱する。例えば８０℃／ｍｉｎの昇温速度で１０分間昇温させることで８００℃まで昇温する。そして、この温度を例えば１０分間保持する。
【００５０】
この昇温プロファイルは、レジスト２３を炭化させるためのプロファイルであり、不純物を活性化させるための加熱と比べて、熱処理温度が低く、かつ、昇温速度が遅くなっている。熱処理温度を２００℃以上かつ８５０℃以下としているのは、不純物の活性化前に確実にレジスト２３を炭化させるためであり、昇温速度を８０℃／ｍｉｎ以下としたのは、あまり速く昇温するとレジスト２３に含まれる有機物が急激に沸騰してしまい、その沸騰により発生する気泡によってレジスト２３が破れてしまう可能性があるためである。
【００５１】
また、熱処理温度を８５０℃以下で一定時間保持しているため、レジスト２３内の有機物をより確実に蒸発させることができ、レジスト２３を炭化させたカーボン層を確実に形成することができる。そして、装置内をＡｒ雰囲気としているため、装置内の残留酸素を少なくすることが可能となり、残留酸素によってカーボン層を形成している途中にレジスト２３が燃えてしまうことを防止できる。
【００５２】
さらに、レジスト２３を炭化させることでカーボン層を形成しているため、ｐ-型ベース領域３やｎ+型ソース領域４および表面チャネル層５の表面全域が覆われるようにカーボン層を形成することができる。
【００５３】
そして、カーボン層が形成されてからは昇温速度を速くしても差し支えないため、１６０℃／ｍｉｎ以上の昇温速度となるように昇温速度を速くし、不純物を活性化させるための熱処理温度まで早く加熱する。例えば、８００℃から１６０℃／ｍｉｎで５分間昇温させることで１６００℃まで加熱する。
【００５４】
このとき、カーボン層によってｐ-型ベース領域３やｎ+型ソース領域４および表面チャネル層５を覆った状態としているため、これらの表面からのＳｉ抜けを抑制することが可能となり、カーボンリッチ層が形成されることを防止することができる。また、カーボン層は、下地（ｐ-型ベース領域３やｎ+型ソース領域４および表面チャネル層５）となるＳｉＣと密着性も良好であるため、下地から剥がれてしまうことはなく、確実に下地を覆った状態で不純物活性化のための熱処理工程を行うことが可能となる。
【００５５】
これにより、ｐ-型ベース領域３やｎ+型ソース領域４内に含まれた不純物を活性化させられるが、本実施形態では、ｐ型不純物層であるｐ-型ベース領域３（具体的にはｐ-型ベース領域３の表面のコンタクト領域）の更なる活性化を図るために、１８００℃を超える温度で短時間高温熱処理を行う。具体的には、１８００℃未満の熱処理を３０分以上（ここでは１６００℃一定）保持することで、不純物注入層の結晶欠陥を回復させつつ、その途中に１８００℃以上となる２０００℃まで短時間だけ昇温させる。このとき、昇温勾配を４００℃以上／ｍｉｎ（より好ましくは４００℃／ｓｅｃ）、降温勾配も４００℃以上／ｍｉｎ（より好ましくは４００℃／ｓｅｃ）となるようにすることで、昇温中に１８００℃を超える時間も短時間となるようにしている。このような短時間での昇温および降温は、ランプアニールやレーザアニール等（例えば、特開２００２−２８９５４６号公報参照）を採用することにより実現できる。また、短時間高温熱処理は、ウェハ全体を同時に熱処理しなければならない訳ではなく、ランプやレーザが照射された場所だけ局所的に行われても良い。
【００５６】
ここでいう短時間とは、最終的に昇温したときの温度およびその時間とカーボン層の下地となるｐ-型ベース領域３の表面からのＳｉ抜けにより形成されるカーボン層の厚さとの関係から決まる時間である。例えば、温度が１８００℃以上とされる場合であっても、１８００℃までしか昇温させない場合と２０００℃まで昇温させる場合とで時間が異なり、温度が高くなればなるほど、より時間が短くなることを意味している。すなわち、温度が高くなればなる程、また、１８００℃を超える熱処理時間が長くなればなる程、ｐ-型ベース領域３の表面からのＳｉ抜けにより形成されるカーボン層が厚くなるため、これを加味して時間を設定すれば良い。例えば、４００℃／ｍｉｎ、より好ましくは４００℃／ｓｅｃで１６００℃から２０００℃以上まで昇温したのち、４００℃／ｍｉｎ、より好ましくは４００℃／ｓｅｃで１６００℃まで降温すれば良い。
【００５７】
図７は、熱処理時間や熱処理温度と表面荒れやステップバンチングの発生との関係について調べた結果を示した図である。この図に示されるように、４００℃／ｓｅｃ以上であれば表面荒れは発生しない。また、４００℃／ｓｅｃから４００℃℃／ｍｉｎであれば多少表面あれが発生するもののステップバンチングは発生しない。そして、４００℃／ｍｉｎ以上になるとステップバンチングが発生してしまい、デバイス特性の影響が大きくなるという結果となった。この結果からも、４００℃／ｍｉｎ以上で昇降温する必要があり、４００℃／ｓｅｃ以上で昇温、降温するのが好ましいと言える。
【００５８】
このように、１８００℃を超える温度の熱処理とすることでｐ-型ベース領域３のシート抵抗の低抵抗化を図りつつ、ｐ-型ベース領域３の表面からのＳｉ抜けにより形成されるカーボン層の厚さを薄くすることが可能になる。このため、この後にカーボン層を除去しても、ｐ-型ベース領域３の表面の薄い部分しか除去されないことになり、低シート抵抗が得られ、所望のデバイス特性を得ることが可能となる。
【００５９】
〔図４（ｃ）に示す工程〕
カーボン層を除去する。具体的には、ＳｉＣが酸化せず、かつ、Ｓｉ抜けが生じない８５０℃以下の低温、例えば８００℃程度の熱酸化工程を行い、カーボン層を燃焼させることで除去する。このときカーボン層の熱酸化工程は、ドライ酸化で行っても良いし、ウェット酸化で行っても良い。そして、必要に応じてＨＦ処理による表面洗浄工程を実施することで、表面状態を良好にすることができる。
【００６０】
その後、例えば、雰囲気温度を１０８０℃としたウェット酸化（Ｈ2＋Ｏ2によるパイロジェニック法を含む）により、ｐ-型ベース領域３やｎ+型ソース領域４および表面チャネル層５の上にゲート酸化膜７を形成する。
【００６１】
このとき、ｐ-型ベース領域３やｎ+型ソース領域４および表面チャネル層５では不純物濃度に差があるため、不純物濃度が濃い部分では増速酸化が起こることになる。しかしながら、上述したように、下地となるｐ-型ベース領域３やｎ+型ソース領域４および表面チャネル層５の表面自体には犠牲酸化膜形成工程や犠牲酸化膜除去工程を経ることによる「くびれ」が形成されていない状態となっている。このため、ゲート酸化膜７を形成したとしても、ゲート酸化膜７の膜厚ムラを抑制することが可能となり、ゲート酸化膜信頼性の低下、引いてはデバイス特性の悪化を防止できる。
【００６２】
〔図５（ａ）に示す工程〕
ゲート酸化膜７の上にポリシリコン層を例えばＬＰＣＶＤにより堆積する。このときの成膜温度は例えば６００℃とする。そして、ポリシリコン層をパターニングすることで、ゲート電極８を形成する。
【００６３】
〔図５（ｂ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を例えば４２５℃で成膜し、さらに約１０００℃でのアニールを行うことでゲート電極８を覆う。
【００６４】
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、成膜後に１０００℃のアニールを行うことで、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００６５】
このように構成された縦型パワーＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、以下のように動作する。まず、ゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ-型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化された状態となる。
【００６６】
この状態において、ゲート電極８に電圧を印加することで、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させることができ、これにより、チャネルの状態を制御することができる。
【００６７】
そして、オフ状態においては、ｐ-型ベース領域３及びゲート電極８により作られた電界によって、空乏領域が表面チャネル層５内に形成されているため、この状態からゲート電極８に対して正のバイアスを供給すると、ゲート酸化膜７と表面チャネル層５との間の界面においてｎ+型ソース領域４からｎ-型エピ層２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。これにより、ｎ+型ソース領域４→表面チャネル層５→ｎ-型エピ層２を順に経由したのち、ｎ-型エピ層２（ドリフト領域）からｎ+型基板１（ｎ+ ドレイン）に対して垂直を成すように電子が流れる。
【００６８】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させることができ、ソース電極１０とドレイン電極１１との間にキャリアを流すことができる。
【００６９】
以上説明したように、本実施形態においては、レジスト２３を炭化させて形成したカーボン層を用いて不純物の活性化を行うに際し、１８００℃を超える熱処理を短時間行うようにしている。このように、１８００℃を超える温度の熱処理とすることでｐ-型ベース領域３のシート抵抗の低抵抗化を図りつつ、ｐ-型ベース領域３の表面からのＳｉ抜けにより形成されるカーボン層の厚さを薄くすることが可能になる。このため、この後にカーボン層を除去しても、ｐ-型ベース領域３の表面の薄い部分しか除去されないことになり、低シート抵抗が得られ、所望のデバイス特性を得ることが可能となる。
【００７０】
（第２実施形態）
上記第１実施形態では、１８００℃を超える短時間の熱処理を１回のみ行う場合について説明したが、これを複数回行うようにしても構わない。すなわち、１８００℃を超える熱処理を行った場合、その熱処理が継続的に行われると、図９に示したように時間が長くなるほどカーボン層が厚くなるという特性になるが、１回１回の熱処理を短時間にすれば、そのトータルの熱処理時間が長くなっても、１回１回の熱処理時間に対応した分しかカーボン層の厚みが増加しない。このため、１８００℃を超える短時間の熱処理を複数回に分けて行うことで、よりｐ-型ベース領域３のシート抵抗の低抵抗化を図ることが可能となる。
【００７１】
（他の実施形態）
（１）上記実施形態では、レジスト２３を炭化させたり、不純物の活性化を行うための熱処理工程をＡｒ雰囲気としたが、単に残留酸素の分圧が小さくなるように減圧雰囲気、例えば真空状態とするのみであっても良い。この場合、残留酸素がカーボン層もしくはカーボン層を形成している途中のレジスト２３の燃焼に寄与するため、残留炭素の量が１％以下となるようにすると好ましい。
【００７２】
また、減圧雰囲気としなくても、残留酸素をＡｒで置換することによって減少させた雰囲気を形成し、その雰囲気中で熱処理工程を行っても良い。この場合、残留酸素の量を十分に減少させるためには、Ａｒでの置換回数を増やすのが好ましく、実験によれば、３回以上置換すると、カーボン層もしくはカーボン層を形成している途中のレジスト２３がほとんど燃えない程度まで残留酸素を減少させられることを確認している。
【００７３】
（２）上記実施形態では、レジスト２３を炭化させてカーボン層を形成するための熱処理プロファイルと不純物を活性化させるための熱処理プロファイルとを異ならせ、複数の熱処理プロファイルを有した熱処理工程を行うようにしている。これは、カーボン層をより好適に形成するために行ったものである。
【００７４】
これに対して、カーボン層を形成するための熱処理プロファイルと不純物を活性化させるための熱処理プロファイルとを同じプロファイルとしても良い。例えば、不純物を活性化させるための熱処理プロファイルに合せて、１６０℃／ｍｉｎ以上の昇温速度で加熱することにより、レジスト２３を炭化させても良い。逆に、カーボン層を形成するための熱処理プロファイルに合せて、８０℃／ｍｉｎ以下の昇温速度で１６００℃程度まで加熱することにより、不純物の活性化を行っても良い。
【００７５】
ただし、前者の場合には、有機物の沸騰によりカーボン層が破れる可能性が高くなり、後者の場合には、熱処理工程に掛かる時間が長くなるという問題もあるため、上記実施形態のように、複数の熱処理プロファイルとするのが好ましい。
【００７６】
（３）上記実施形態では、レジスト２３を基板表面全面に形成しているが、図８に示すショットパターン模式図のように、ＳｉＣ半導体装置の１チップ毎に対応させたサイズ、例えば３ｍｍ□をカバーするように、レジスト２３をチップ単位に分割しても良い。このようにすれば、レジスト２３の面積を細分化できるため、レジスト２３を破れ難くすることができる。
【００７７】
（４）また、上記実施形態では、カーボンリッチ層を除去するための犠牲酸化膜形成工程や犠牲酸化膜除去工程という犠牲酸化処理工程を行わなくても良くなるため、この工程を行わない例を示したが、仮に犠牲酸化処理工程を行ったとしても、上記効果を得ることができる。
【００７８】
すなわち、マスクで覆った状態で活性化のための熱処理を行っているため、Ｓｉ抜けを抑制でき、また、カーボンリッチ層を除去する必要もないため、犠牲酸化処理工程を行ったとしても、犠牲酸化工程によって取り除く厚さは薄くて済む。例えば、従来では、３０ｎｍ程度取り除かなければならなかったが不純物層の表面から数〜１０ｎｍ程度の深さまで犠牲酸化処理工程で取り除けば良い。
【００７９】
したがって、マスクで覆った状態で活性化のための熱処理を行った後に、犠牲酸化膜形成工程や犠牲酸化膜除去工程という犠牲酸化処理工程を行ったとしても、酸化時間を従来よりも短時間にすることが可能となり、「くびれ」の高さを従来と比べて十分に小さくすることが可能である。
【００８０】
（５）なお、上記各実施形態では、ＳｉＣ半導体装置の一例として縦型パワーＭＯＳＦＥＴを挙げているが、不純物層を含むＳｉＣの表面に酸化膜を形成するようなものであれば、増速酸化による「くびれ」の問題が発生するため、本発明を適用することが可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の製造方法により製造したプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】本発明の第１実施形態にかかる縦型パワーＭＯＳＦＥＴの製造工程中の熱処理プロファイルを示したグラフである。
【図７】熱処理時間や熱処理温度と表面荒れやステップバンチングの発生との関係について調べた結果を示した図である。
【図８】他の実施形態に示すショットパターン模式図である。
【図９】熱処理時間を所定時間で一定とした条件において、熱処理温度とカーボン層の厚さ（ｎｍ）との関係を示したグラフである。
【図１０】温度を１８００℃で一定とした条件において、熱処理時間とカーボン層の厚さ（ｎｍ）との関係を示したグラフである。
【符号の説明】
【００８２】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎ-型エピ層、３…ｐ-型ベース領域、４…ｎ+型ソース領域、５…表面チャネル層、７…ゲート酸化膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、２０〜２２…ＩＴＯ膜、２３…レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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