(57)【特許請求の範囲】
【請求項１】
データ保持中は、ワード線、プレート線、第１のビット線、第２のビット線は接地電位に保持されている強誘電体メモリにおいて、
前記プレート線を接地電位に保ち、前記第１のビット線および前記第２のビット線を接地電位でフローティングにする第１の工程と、
前記ワード線の電位を上げ、２個のスイッチング・トランジスタをオンさせて２個の強誘電体キャパシタを前記第１のビット線および前記第２のビット線に接続する第２の工程と、
前記ワード線の電位上昇完了後に、前記プレート線の電位を接地電位から電源電位に切り替える第３の工程と、
前記プレート線の電位上昇に伴い、前記第１のビット線および前記第２のビット線の電位が上昇する第４の工程と、
前記プレート線の電位上昇完了後に、プルダウン側センスアンプ駆動線を高インピーダンスから接地電位に切り替える第５の工程と、
前記プルダウン側センスアンプ駆動線の電位下降に伴い、第１の強誘電体キャパシタから前記第１のビット線に電流が流れ、第２の強誘電体キャパシタから前記第２のビット線に電流が流れる第６の工程と、
前記第１のビット線と前記第２のビット線との電位差が拡大し、前記第１のビット線と前記第２のビット線との電位変化がなくなった後に、プルアップ側センスアンプ駆動線を高インピーダンスから電源電位に切り替える第７の工程と、
を含んだことを特徴とする強誘電体メモリのデータ読み出し方法。
【請求項２】
１個の強誘電体キャパシタおよび１個のスイッチング・トランジスタを有し、ワード線、プレート線および第１のビット線に接続された１トランジスタ／１キャパシタ型のメモリセルと、
１個の強誘電体キャパシタおよび１個のスイッチング・トランジスタを有し、ダミーワード線、ダミープレート線および第２のビット線に接続された１トランジスタ／１キャパシタ型のダミーセルと、
プルダウン側センスアンプ駆動線に接続された２個のプルダウン・トランジスタおよびプルアップ側センスアップ駆動線に接続された２個のプルアップ・トランジスタを有し、前記第１のビット線および前記第２のビット線に接続されたフリップフロップ型のセンスアンプとを有し、
データ保持中は、前記ワード線、前記ダミーワード線、前記プレート線前記ダミープレート線、ダミーセル・リセット信号供給線、前記第１のビット線、前記第２のビット線は接地電位に保持されている強誘電体メモリの前記メモリセルからデータを読み出すにあたって、
前記プレート線および前記ダミープレート線を接地電位に保ち、前記第１のビット線および前記第２のビット線を接地電位でフローティングにする第１の工程と、
前記ワード線の電位を上げ、
前記メモリセルの前記スイッチング・トランジスタをオンさせて前記メモリセルの前記強誘電体キャパシタを前記第１のビット線に接続するとともに、前記ダミーワード線の電位を上げ、
前記ダミーセルの前記スイッチング・トランジスタをオンさせて前記ダミーセルの前記強誘電体キャパシタを前記第２のビット線に接続する第２の工程と、
前記ワード線および前記ダミーワード線の電位上昇完了後に、前記プレート線および前記ダミープレート線の電位を接地電位から電源電位に切り替える第３の工程と、
前記プレート線および前記ダミープレート線の電位上昇に伴い、
前記第１のビット線および前記第２のビット線の電位が上昇する第４の工程と、
前記プレート線および前記ダミープレート線の電位上昇完了後に、
前記プルダウン側センスアンプ駆動線を高インピーダンスから接地電位に切り替える第５の工程と、
前記プルダウン側センスアンプ駆動線の電位下降に伴い、前記メモリセルの前記強誘電体キャパシタから前記第１のビット線に電流が流れ、前記ダミーセルの強誘電体キャパシタから前記第２のビット線に電流が流れる第６の工程と、
前記第１のビット線と前記第２のビット線との電位差が拡大し、前記第１のビット線と前記第２のビット線との電位変化がなくなった後に、前記プルアップ側センスアンプ駆動線を高インピーダンスから電源電位に切り替える第７の工程と、
を含んだことを特徴とする強誘電体メモリのデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを記憶媒体とする強誘電体メモリに関し、特に強誘電体メモリにおけるデータの読み出し方法に関する。強誘電体メモリは、キャパシタ膜に強誘電体を用いる他は、ＤＲＡＭとほぼ同じ構造で作製可能であり、また高集積化が可能であるとともに、強誘電体の分極反転を利用するため、データが不揮発であり、また書き換えを高速かつ低電力でおこなうことができるなどの利点を有する。
【０００２】
【従来の技術】
図１０は、従来の強誘電体メモリの一例の一部分を示す回路図である。この強誘電体メモリは、２トランジスタ／２キャパシタ（２Ｔ／２Ｃ）型メモリセル１とフリップフロップ型センスアンプ２を基本構成とする。メモリセル１は、２個の強誘電体キャパシタＣ０，Ｃ１と、それぞれＮチャネルＭＯＳトランジスタよりなる２個のスイッチング・トランジスタＴ０，Ｔ１により構成される。センスアンプ２は、それぞれＰチャネルＭＯＳトランジスタよりなる２個のプルアップ・トランジスタＴ１０，Ｔ１１と、それぞれＮチャネルＭＯＳトランジスタよりなる２個のプルダウン・トランジスタＴ２０，Ｔ２１により構成される。
【０００３】
また、図１０中、ＷＬはワード線、ＰＬはプレート線、ＢＬ０およびＢＬ１はビット線である。ＳＡＰは、ＰチャネルＭＯＳトランジスタＴ１０，Ｔ１１に駆動電圧を供給するセンスアンプ駆動線、ＳＡＮはＮチャネルＭＯＳトランジスタＴ２０，Ｔ２１に駆動電圧を供給するセンスアンプ駆動線である。符号１１は、ワード線ＷＬを駆動するワード線駆動回路である。符号１２は、プレート線ＰＬを駆動するプレート線駆動回路である。符号１３は、センスアンプ２を駆動するセンスアンプ駆動回路である。
【０００４】
図１１は、強誘電体キャパシタＣ０，Ｃ１のヒステリシス特性を示す特性図である。横軸は、強誘電体キャパシタＣ０，Ｃ１のビット線側の電極電位に対するプレート線側の電極電位を示している。すなわち、ビット線ＢＬ０およびビット線ＢＬ１の電位をそれぞれＶＢＬ０およびＶＢＬ１とし、プレート線ＰＬの電位をＶＰＬとすると、横軸は、強誘電体キャパシタＣ０については［ＶＰＬ−ＶＢＬ０］であり、強誘電体キャパシタＣ１については［ＶＰＬ−ＶＢＬ１］である。また、縦軸は分極を示している。
【０００５】
なお、便宜上、分極が＋Ｐｒの場合に強誘電体キャパシタにデータ「０」が書き込まれている状態、分極が−Ｐｒの場合にデータ「１」が書き込まれている状態とする。そして、強誘電体キャパシタＣ０にデータ「０」が書き込まれ、かつ強誘電体キャパシタＣ１にデータ「１」が書き込まれている状態を、メモリセル１がデータ「０」を記憶している状態とし、逆の場合をデータ「０」を記憶している状態とする。
【０００６】
図１２は、図１０に示す強誘電体メモリのメモリセル１からデータを読み出す際のタイミングを示す図であり、上から順にワード線ＷＬ、プレート線ＰＬ、センスアンプ駆動線ＳＡＰ、センスアンプ駆動線ＳＡＮ、ビット線ＢＬ０およびＢＬ１の電位を示している。図１２には、メモリセル１がデータ「０」を記憶している場合が示されている。
【０００７】
図１０に示す従来の強誘電体メモリでは、データ保持中は、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ０およびＢＬ１は接地電位Ｖｓｓに保持され、プルアップ側センスアンプ駆動線ＳＡＰかつプルダウン側センスアンプ駆動線ＳＡＮは高インピーダンスに保持される。データの読み出し動作開始時には、ビット線ＢＬ０，ＢＬ１は接地電位Ｖｓｓでフローティングとされる。そして、ワード線ＷＬが昇圧電位Ｖｄｄとされ、それによってスイッチング・トランジスタＴ０，Ｔ１がオン状態となる。また、プレート線ＰＬが電源電位Ｖｃｃとされる。
【０００８】
この結果、電荷がそれぞれ強誘電体キャパシタＣ０，Ｃ１からビット線ＢＬ０，ＢＬ１に移動するため、ビット線ＢＬ０，ＢＬ１の電位が上昇する。その際、強誘電体キャパシタＣ１は分極反転するが、強誘電体キャパシタＣ０の分極は反転しないので、電荷の移動量は強誘電体キャパシタＣ１の方が大きい。したがって、ビット線ＢＬ１の電位はビット線ＢＬ０の電位よりも高くなる。
【０００９】
このときの強誘電体キャパシタＣ０の分極値は、図１３においてＡ１点から一点鎖線で示すようにＡ２点に変化する。一方、強誘電体キャパシタＣ１の分極値は、Ｂ１点から図１３において一点鎖線で示すようにＢ２点に変化する。たとえば、電源電位Ｖｃｃを５Ｖとすると、図１０および図１２において、強誘電体キャパシタＣ１の両端にかかる電圧は約２Ｖ、ビット線ＢＬ１の電位は約３Ｖ、強誘電体キャパシタＣ０の両端にかかる電圧は約４Ｖ、ビット線ＢＬ０の電位は約１Ｖとなる。
【００１０】
この時点で、センスアンプ駆動線ＳＡＰを高インピーダンスから電源電位Ｖｃｃに切り替えられると、プルアップ・トランジスタＴ１１によりビット線ＢＬ１の電位がさらに上昇する。それにともなって、プルダウン・トランジスタＴ２０によりビット線ＢＬ０の電位がさらに上昇する。つづいて、センスアンプ駆動線ＳＡＮの電位が高インピーダンスから接地電位Ｖｓｓに切り替えられると、プルダウン・トランジスタＴ２０によりビット線ＢＬ０の電位は下降し、接地電位Ｖｓｓに近づく。それにともなって、プルアップ・トランジスタＴ１１によりビット線ＢＬ１の電位はさらに上昇し、電源電位Ｖｃｃに近づく。このようにして、センスアンプ２の動作によりビット線ＢＬ０とビット線ＢＬ１との間の電位差が増幅され、メモリセル１からデータが読み出される。
【００１１】
このときの強誘電体キャパシタＣ０の分極値は、図１３においてＡ２点から実線で示すようにＡ３点に変化する。一方、強誘電体キャパシタＣ１の分極値は、Ｂ２点から図１３において実線で示すようにＢ３点に変化する。そして、強誘電体キャパシタＣ０には、プレート線ＰＬとビット線ＢＬ０との間の電位差によりデータが再書き込みされる。
【００１２】
その後、プレート線ＰＬの電位が接地電位Ｖｓｓに戻される。それによって、強誘電体キャパシタＣ０の分極値は、図１３においてＡ３点から二点鎖線で示すようにＡ１点に変化し、一方、強誘電体キャパシタＣ１の分極値は、Ｂ３点から図１３において二点鎖線で示すようにＢ４点に変化する。それによって、強誘電体キャパシタＣ１には、プレート線ＰＬとビット線ＢＬ１との間の電位差によりデータが再書き込みされる。その後、ワード線ＷＬが接地電位Ｖｓｓに戻され、読み出し動作の完了となる。
【００１３】
なお、メモリセル１がデータ「１」を記憶している場合の動作も同様である。ただし、この場合には、強誘電体キャパシタＣ０が分極反転し、プルダウン・トランジスタＴ２１とプルアップ・トランジスタＴ１０が有効に作用することになる。また、上述した読み出し動作と一部異なる方式として、プレート線ＰＬの電位を一旦電源電位Ｖｃｃとした後、接地電位Ｖｓｓに戻し、それからセンスアンプ２を動作させて増幅をおこなうものがある。
【００１４】
図１４は、従来の強誘電体メモリの別の例の一部分を示す回路図である。この強誘電体メモリは、１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）型メモリセル３，４とダミーセル５，６とダミーセル・リセット回路７とフリップフロップ型センスアンプ８を基本構成とする。メモリセル３は、強誘電体キャパシタＣ０とＮチャネルＭＯＳトランジスタよりなるスイッチング・トランジスタＴ０により構成される。メモリセル４は、強誘電体キャパシタＣ１とＮチャネルＭＯＳトランジスタよりなるスイッチング・トランジスタＴ１により構成される。
【００１５】
ダミーセル５は、強誘電体キャパシタよりなるダミーキャパシタＤＣ０とＮチャネルＭＯＳトランジスタよりなるスイッチング・トランジスタＤＴ０により構成される。ダミーセル６は、強誘電体キャパシタよりなるダミーキャパシタＤＣ１とＮチャネルＭＯＳトランジスタよりなるスイッチング・トランジスタＤＴ１により構成される。対ビット線に「０」と「１」との中間の電位を設定するため、ダミーキャパシタＤＣ０，ＤＣ１は、メモリセル３，４の強誘電体キャパシタＣ０，Ｃ１よりも大きい面積を有し、読み出し時に分極反転しない特性を有する。
【００１６】
ダミーセル・リセット回路７は２個のＮチャネルＭＯＳトランジスタＴ３０，Ｔ３１により構成され、ダミーセル・リセット信号に基づいて、ダミーキャパシタＤＣ０，ＤＣ１のそれぞれビット線ＢＬ０，ＢＬ１側の電極電位を接地電位Ｖｓｓとする。センスアンプ８は、それぞれＰチャネルＭＯＳトランジスタよりなる２個のプルアップ・トランジスタＴ１０，Ｔ１１と、それぞれＮチャネルＭＯＳトランジスタよりなる２個のプルダウン・トランジスタＴ２０，Ｔ２１により構成される。
【００１７】
図１４中、ＷＬ０およびＷＬ１はワード線、ＰＬ０およびＰＬ１はプレート線、ＤＷＬ０およびＤＷＬ１はダミーワード線、ＤＰＬ０およびＤＰＬ１はダミープレート線、ＤＲＳＴはダミーセル・リセット信号の供給線、ＶＳＳは接地電位Ｖｓｓの供給線である。また、図１０と同様に、ＢＬ０およびＢＬ１はビット線、ＳＡＰおよびＳＡＮはセンスアンプ駆動線である。
【００１８】
図１４に示す構成の強誘電体メモリにおいて、たとえば強誘電体キャパシタＣ０にデータ「０」が書き込まれているときの読み出し動作では、まずワード線ＷＬ０およびプレート線ＰＬ０がそれぞれ昇圧電位Ｖｄｄおよび電源電位Ｖｃｃとされる。その後、センスアンプ駆動線ＳＡＰが高インピーダンスから電源電位Ｖｃｃに切り替えられる。
【００１９】
つづいて、センスアンプ駆動線ＳＡＮが高インピーダンスから接地電位Ｖｓｓに切り替えられ、それによってビット線ＢＬ０とビット線ＢＬ１との間の電位差が増幅されてデータが読み出される。このとき、データ「０」およびデータ「１」を読み出すときにビット線ＢＬ０に現れる読み出し電圧をそれぞれＶＢＬ０「０」およびＶＢＬ０「１」と表すとともに、ダミーキャパシタＤＣ０によりビット線ＢＬ１に現れる参照電位をＶＢＬ１（ｒｅｆ）と表すと、［ＶＢＬ０「０」＜ＶＢＬ１（ｒｅｆ）＜ＶＢＬ０「１」］の関係が成り立つので、データの判別が可能である。
【００２０】
【発明が解決しようとする課題】
しかしながら、上述した２Ｔ／２Ｃ型メモリセル１を基本構成とした従来例では、強誘電体キャパシタＣ０，Ｃ１とビット線ＢＬ０，ＢＬ１との間の容量分割によって、強誘電体キャパシタＣ０，Ｃ１には、プレート線ＰＬに印加した電圧の一部しか印加されない。
【００２１】
そのため、強誘電体が完全に分極反転しない。ビット線ＢＬ０，ＢＬ１の各容量が強誘電体キャパシタＣ０，Ｃ１の各容量に対して小さすぎると分極反転が全く起こらなくなってしまい、その反対に大きすぎるとビット線ＢＬ０，ＢＬ１の電位の上昇量が小さくなってしまう。つまり、ビット線ＢＬ０，ＢＬ１と強誘電体キャパシタＣ０，Ｃ１との容量比には最適値が存在し、そのためキャパシタ面積を大きくしても、ビット線ＢＬ０，ＢＬ１間の電位差を大きくすることはできないという問題点がある。また、抗電圧Ｖｃが電源電位Ｖｃｃよりも十分に小さくないと分極反転が起こらないため、データの読み出しが不可能になるという問題点もある。
【００２２】
また、上述した１Ｔ／１Ｃ型メモリセル３，４を基本構成とした従来例では、センスアンプ駆動線ＳＡＮよりも先にセンスアンプ駆動線ＳＡＰに駆動電圧を供給した場合について、たとえば図１５に示すように、データ「０」およびデータ「１」を読み出す場合の強誘電体キャパシタＣ０の分極変化の傾きをそれぞれＣ０（Ｐ）およびＣ１（Ｐ）と表すとともに、ダミーキャパシタＤＣ０の分極変化の傾きをＣｒｅｆ（Ｐ）と表すと、Ｃ０（Ｐ）およびＣ１（Ｐ）はほぼ同じ大きさであり、かついずれもＣｒｅｆ（Ｐ）よりも小さい。
【００２３】
したがって、データ「０」を読み出すときに、Ｃｒｅｆ（Ｐ）がＣ０（Ｐ）よりも大きいため、ビット線ＢＬ０に比べてビット線ＢＬ１の電位上昇が遅く、ノイズやデバイスのばらつきによってビット線ＢＬ０とビット線ＢＬ１との電位が逆転して［ＶＢＬ０「０」＞ＶＢＬ１（ｒｅｆ）］となる場合が生じる。つまり、正確にデータ「０」を読み出せない場合がある。なお、データ「１」を読み出す場合には、Ｃ１（Ｐ）がＣｒｅｆ（Ｐ）よりも小さいため、ビット線ＢＬ０よりもビット線ＢＬ１の方が電位上昇が遅くなる。したがって常に［ＶＢＬ１（ｒｅｆ）＜ＶＢＬ０「１」］が成り立つので、問題は生じない。
【００２４】
本発明は、上記問題点に鑑みてなされたものであって、強誘電体メモリに記憶されたデータの読み出し時にビット線間の電位差をより大きくし、それによってデータを正確に読み出すことができる強誘電体メモリのデータ読み出し方法を提供することを目的とする。
【００２５】
また、本発明の他の目的は、強誘電体メモリに記憶されたデータを正確に読み出すために、データ読み出し時にビット線間の電位差をより大きくすることが可能な強誘電体メモリを提供することである。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる強誘電体メモリのデータ読み出し方法は、メモリセルからのデータ読み出し開始時に、２個のプルアップ・トランジスタおよび２個のプルダウン・トランジスタを有するフリップフロップ型のセンスアンプに対して、プルダウン・トランジスタに駆動電圧を供給した後、プルアップ・トランジスタに駆動電圧を供給することを特徴とする。
【００２７】
この発明によれば、メモリセルからのデータ読み出し開始時に、ビット線上の電荷が放電されるので、強誘電体キャパシタからビット線への電荷移動量が大きくなる。それによって、分極反転した側のビット線と分極反転しなかった側のビット線との電位差が大きくなる。
【００２８】
また、本発明にかかる強誘電体メモリは、強誘電体キャパシタを記憶素子とする複数のメモリセルを、複数のメモリセル群に分け、それらメモリセル群に対して、上述したようにメモリセルからのデータ読み出し開始時にプルダウン・トランジスタ、プルアップ・トランジスタの順に駆動電圧が供給されるセンスアンプを共通に設け、データ読み出し対象のメモリセルを含むメモリセル群のみを選択的にセンスアンプに接続するようにしたものである。
【００２９】
この発明によれば、データ読み出しのためにセンスアンプに接続されるビット線が短くなるので、データ読み出し時のビット線容量が小さくなり、ビット線間の電位差が大きくなる。
【００３０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００３１】
（実施の形態１）
本発明の実施の形態１にかかるデータ読み出し方法は、図１０に示す従来と同様の２Ｔ／２Ｃ型メモリセル構成の強誘電体メモリからデータを読み出す際のワード線ＷＬ、プレート線ＰＬおよびセンスアンプ駆動線ＳＡＰ，ＳＡＮの駆動タイミングに特徴を有する。その他の構成等については、図１０に示す従来の強誘電体メモリと同様である。そのため、以下の説明では図１０を参照しながら説明する。
【００３２】
図１は、本発明の実施の形態１にかかるデータ読み出し方法のデータ読み出し動作を示すタイミング図であり、上から順にワード線ＷＬ、プレート線ＰＬ、センスアンプ駆動線ＳＡＰ、センスアンプ駆動線ＳＡＮ、ビット線ＢＬ０およびＢＬ１の電位を示している。図１には、メモリセル１がデータ「０」を記憶している場合が示されている。
【００３３】
また、図２は、図１に示すタイミングによるデータ読み出し時の強誘電体キャパシタＣ０，Ｃ１のヒステリシス特性を示す特性図である。図２において、横軸は、強誘電体キャパシタＣ０，Ｃ１のビット線側の電極電位に対するプレート線側の電極電位を示しており、強誘電体キャパシタＣ０およびＣ１についてそれぞれ［ＶＰＬ−ＶＢＬ０］および［ＶＰＬ−ＶＢＬ１］である。縦軸は分極を示している。
【００３４】
実施の形態１にかかるデータ読み出し方法では、図１に示すように、データ保持中は、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ０およびＢＬ１は接地電位Ｖｓｓに保持され、プルアップ側センスアンプ駆動線ＳＡＰかつプルダウン側センスアンプ駆動線ＳＡＮは高インピーダンスに保持される。
【００３５】
データの読み出し動作開始時には、ビット線ＢＬ０，ＢＬ１を接地電位Ｖｓｓでフローティングとする。その状態で、ワード線ＷＬを昇圧電位Ｖｄｄまで上げ、スイッチング・トランジスタＴ０，Ｔ１をオンさせて強誘電体キャパシタＣ０，Ｃ１をビット線ＢＬ０，ＢＬ１に接続する。ワード線電位が昇圧電位Ｖｄｄに達したら、プレート線ＰＬの電位を電源電位Ｖｃｃに上げる。
【００３６】
プレート線電位の上昇にともなって、電荷がそれぞれ強誘電体キャパシタＣ０，Ｃ１からビット線ＢＬ０，ＢＬ１に移動し、ビット線ＢＬ０，ＢＬ１の電位が上昇する。その際、強誘電体キャパシタＣ１の分極値は、図２に示すようにＢ１点から分極反転してＢ２点に変化する。一方、強誘電体キャパシタＣ０の分極値は、図２に示すようにＡ１点からＡ２点に変化するが、このとき強誘電体キャパシタＣ０の分極は反転しない。したがって、強誘電体キャパシタＣ１の方が電荷の移動量が大きいため、ビット線ＢＬ１の電位はビット線ＢＬ０の電位よりも高くなる。
【００３７】
プレート線ＰＬの電位が電源電位Ｖｃｃになったら、センスアンプ駆動線ＳＡＮの電位を下げ、高インピーダンスから接地電位Ｖｓｓに切り替える。センスアンプ駆動線ＳＡＮの電位下降にともなって、強誘電体キャパシタＣ０からビット線ＢＬ０、および強誘電体キャパシタＣ１からビット線ＢＬ１にそれぞれ電流が流れる。それによって、強誘電体キャパシタＣ１の分極反転はさらに進むことになるので、強誘電体キャパシタＣ１の容量は強誘電体キャパシタＣ０よりも大きくなる。
【００３８】
このため、ビット線ＢＬ１の電位変化はビット線ＢＬ０の電位変化よりも遅くなる。このときの強誘電体キャパシタＣ０，Ｃ１の分極値の変化を示すと、図２において、強誘電体キャパシタＣ０についてはＡ２点からＡ５点に変化し、強誘電体キャパシタＣ１についてはＢ２点からＢ５点に変化する。
【００３９】
したがって、ビット線ＢＬ０とビット線ＢＬ１との電位差が拡大されることになる。そして、センスアンプ駆動線ＳＡＰを高インピーダンスから電源電位Ｖｃｃに切り替える。それによって、ビット線ＢＬ０とビット線ＢＬ１との電位差がさらに増幅されてメモリセル１からデータが読み出される。なお、各強誘電体キャパシタＣ０，Ｃ１のデータの再書き込みについては従来と同様である。
【００４０】
比較のため、従来の読み出し方法、すなわちプレート線ＰＬの電位が電源電位Ｖｃｃになった後、先にセンスアンプ駆動線ＳＡＰを高インピーダンスから電源電位Ｖｃｃに切り替える方法では、ビット線ＢＬ０，ＢＬ１が充電される。それによって、ビット線ＢＬ０，ＢＬ１から強誘電体キャパシタＣ０，Ｃ１に電流が流れ、図２において、強誘電体キャパシタＣ０の分極値はＡ２点からＡ６点に変化し、強誘電体キャパシタＣ１についてはＢ２点からＢ６点に変化する。このときの強誘電体キャパシタＣ０の容量（分極／電圧変化率）と強誘電体キャパシタＣ１の容量とはほぼ同じであるため、ビット線ＢＬ０とビット線ＢＬ１との電位差はほとんど拡大されない。
【００４１】
なお、メモリセル１がデータ「１」を記憶している場合の動作も同様であり、センスアンプ駆動線ＳＡＰを高インピーダンスから電源電位Ｖｃｃに切り替える前に、センスアンプ駆動線ＳＡＮを高インピーダンスから接地電位Ｖｓｓに切り替えることにより、ビット線ＢＬ０とビット線ＢＬ１との電位差が拡大される。
【００４２】
上述した実施の形態１によれば、メモリセル１からデータを読み出す際に、その読み出しの開始時に、ビット線ＢＬ０，ＢＬ１上の電荷が放電されるので、強誘電体キャパシタＣ０，Ｃ１からビット線ＢＬ０，ＢＬ１への電荷移動量が大きくなる。それによって、分極反転した側のビット線と分極反転しなかった側のビット線との電位差が大きくなり、読み出し動作の信号マージンが大きくなるので、データの読み出しを正確におこなうことができる。
【００４３】
（実施の形態２）
図３は、本発明の実施の形態２にかかるデータ読み出し方法のデータ読み出し動作を示すタイミング図であり、上から順にワード線ＷＬ、プレート線ＰＬ、センスアンプ駆動線ＳＡＰ、センスアンプ駆動線ＳＡＮ、ビット線ＢＬ０およびＢＬ１の電位を示している。図３には、メモリセル１がデータ「０」を記憶している場合が示されている。
【００４４】
本発明の実施の形態２にかかるデータ読み出し方法は、実施の形態１にかかるデータ読み出し方法において、ワード線ＷＬの電位を昇圧電位Ｖｄｄに上昇させた後、センスアンプ駆動線ＳＡＮを高インピーダンスから接地電位Ｖｓｓへ下降させ、その後プレート線ＰＬの電位を接地電位Ｖｓｓから電源電位Ｖｃｃへ上昇させるようにしたものである。センスアンプ駆動線ＳＡＰについては、プレート線ＰＬの電位が電源電位Ｖｃｃになった後、接地電位Ｖｓｓから電源電位Ｖｃｃへ上昇させる。その他については、実施の形態１と同じである。
【００４５】
実施の形態２によれば、センスアンプ駆動線ＳＡＮを高インピーダンスから接地電位Ｖｓｓに切り替えたことにより、プルダウン・トランジスタＴ２０を介してビット線ＢＬ０上の電荷が放電されるため、プレート線ＰＬの電位を電源電位Ｖｃｃに上げた直後にビット線ＢＬ０の電位は接地電位Ｖｓｓとなる。一方、ビット線ＢＬ１については、通常のセンスアンプの動作に加えて、実施の形態１と同様に強誘電体キャパシタＣ１の容量が大きいため、電位の変化は小さい。つまり、ビット線ＢＬ０とビット線ＢＬ１との電位差が拡大されることになり、この時点でセンスアンプ駆動線ＳＡＰに駆動電圧（Ｖｃｃ）を供給することによって、データを正しく読み出すことができる。
【００４６】
また、実施の形態２によれば、放電によりビット線ＢＬ１の電位が下がるため、強誘電体キャパシタＣ１にかかる電圧（［ＶＰＬ−ＶＢＬ１］）が大きくなるので、強誘電体キャパシタＣ１の分極反転の速度を上げることができる。なお、図３に示すタイミング図では、データの読み出し動作の開始前にはセンスアンプ駆動線ＳＡＮに駆動電圧（Ｖｓｓ）を与えていないが、データの読み出し時以外でも、常時センスアンプ駆動線ＳＡＮの電位を接地電位Ｖｓｓに保つようにしてもよい。このようにしても何ら不都合を生じることなく、同様の効果が得られる。
【００４７】
（実施の形態３）
図４は、本発明の実施の形態３にかかるデータ読み出し方法のデータ読み出し動作を示すタイミング図であり、上から順にワード線ＷＬ、プレート線ＰＬ、センスアンプ駆動線ＳＡＰ、センスアンプ駆動線ＳＡＮ、ビット線ＢＬ０およびＢＬ１の電位を示している。図４には、メモリセル１がデータ「０」を記憶している場合が示されている。
【００４８】
本発明の実施の形態３にかかるデータ読み出し方法は、実施の形態１にかかるデータ読み出し方法において、ワード線ＷＬの電位を昇圧電位Ｖｄｄに上昇させた後、センスアンプ駆動線ＳＡＮを高インピーダンスから接地電位Ｖｓｓへ下降させ、その後プレート線ＰＬの電位を一旦接地電位Ｖｓｓから電源電位Ｖｃｃへ上昇させた後、再びプレート線ＰＬの電位を接地電位Ｖｓｓに戻してから、センスアンプ駆動線ＳＡＰの電位を接地電位Ｖｓｓから電源電位Ｖｃｃへ上昇させるようにしたものである。センスアンプ駆動線ＳＡＰの電位を上昇させた後、再びプレート線ＰＬの電位を電源電位Ｖｃｃに切り替える。その他については、実施の形態１と同じである。
【００４９】
実施の形態３によれば、センスアンプ駆動線ＳＡＮを高インピーダンスから接地電位Ｖｓｓに切り替えたことにより、プルダウン・トランジスタＴ２０を介してビット線ＢＬ０上の電荷が放電されるため、プレート線ＰＬの電位を電源電位Ｖｃｃに上げた直後にビット線ＢＬ０の電位は接地電位Ｖｓｓとなる。その後プレート線ＰＬの電位が接地電位Ｖｓｓに戻された時点で、ビット線ＢＬ０の電位は接地電位Ｖｓｓよりも低くなる。一方、ビット線ＢＬ１については、強誘電体キャパシタＣ１の分極反転による電荷と、放電量が小さいことにより、電位は接地電位Ｖｓｓよりも高くなる。この時点でセンスアンプ駆動線ＳＡＰに駆動電圧（Ｖｃｃ）を供給することによって、データを正しく読み出すことができる。
【００５０】
（実施の形態４）
図５は、本発明の実施の形態４にかかるデータ読み出し方法のデータ読み出し動作の要部を示すタイミング図であり、上から順にプレート線ＰＬ、センスアンプ駆動線ＳＡＮ、ビット線ＢＬ０およびＢＬ１の電位を示している。図５には、メモリセル１がデータ「０」を記憶している場合が示されている。
【００５１】
本発明の実施の形態４にかかるデータ読み出し方法は、実施の形態１にかかるデータ読み出し方法において、センスアンプ駆動線ＳＡＮの電位を電源電位Ｖｃｃから下げ始めた後、ビット線ＢＬ０，ＢＬ１の電位変化がなくなってから、センスアンプ駆動線ＳＡＰの電位を接地電位Ｖｓｓから電源電位Ｖｃｃへ上昇させるようにしたものである。
【００５２】
図５において、時刻ｔ１においてプレート線ＰＬの電位を上げ始めると、ビット線ＢＬ０，ＢＬ１の電位はそれぞれ分極反転の有無に対応して電位が上昇する。すなわち、強誘電体キャパシタＣ０は分極反転せず、一方、強誘電体キャパシタＣ１は分極反転するため、ビット線ＢＬ１の電位の方が高くなる。その後、時刻ｔ２でセンスアンプ駆動線ＳＡＮの電位を下げ始めると、ビット線ＢＬ０，ＢＬ１の電位はともに下降し始めるが、ビット線ＢＬ１よりもビット線ＢＬ０の方が電位の下降速度が大きい。
【００５３】
その理由は、プルダウン・トランジスタＴＮ２０のゲート電位がプルダウン・トランジスタＴＮ２１のゲート電位よりも高いため、プルダウン・トランジスタＴＮ２０の方がより大きい電流を流すというセンスアンプの通常動作に加えて、強誘電体キャパシタＣ１の分極反転によりビット線ＢＬ１に電荷が供給されるため、センスアンプ２から電荷が流出しても電位が下がらないからである。強誘電体キャパシタＣ１からビット線ＢＬ１に電荷が供給されない場合のビット線ＢＬ１の電位変化の様子を図５に点線で示す。
【００５４】
そして、実施の形態４では、ビット線ＢＬ０，ＢＬ１の電位変化がなくなった時刻ｔ３以降に、センスアンプ駆動線ＳＡＰの電位を接地電位Ｖｓｓから電源電位Ｖｃｃへ上昇させる。その他については、実施の形態１と同じである。ここで、時刻ｔ２から時刻ｔ３までの時間は０．５μｍルールのＦＲＡＭで約１０ｎｓと見積もられる。
【００５５】
実施の形態４によれば、センスアンプ駆動線ＳＡＮの電位を電源電位Ｖｃｃから下げ始めた後、ビット線ＢＬ０，ＢＬ１の電位変化がなくなってから、センスアンプ駆動線ＳＡＰの電位を電源電位Ｖｃｃへ切り替えるため、時刻ｔ１でデータ読み出しをおこなっていた従来に比べて、ビット線ＢＬ０とビット線ＢＬ１との電位差がより大きくなった時点で増幅をおこなうので、データを正しく読み出すことができる。
【００５６】
（実施の形態５）
本発明の実施の形態５にかかるデータ読み出し方法は、図１４に示す従来と同様の１Ｔ／１Ｃ型メモリセル構成の強誘電体メモリからデータを読み出す際のワード線ＷＬ０、ダミーワード線ＤＷＬ０、プレート線ＰＬ０、ダミープレート線ＤＰＬ０およびセンスアンプ駆動線ＳＡＰ，ＳＡＮの駆動タイミングに特徴を有する。その他の構成等については、図１４に示す従来の強誘電体メモリと同様である。そのため、以下の説明では図１４を参照しながら説明する。
【００５７】
図６は、本発明の実施の形態５にかかるデータ読み出し方法のデータ読み出し動作を示すタイミング図であり、上から順にワード線ＷＬ０およびダミーワード線ＤＷＬ０、プレート線ＰＬ０およびダミープレート線ＤＰＬ０、ダミーセル・リセット信号供給線ＤＲＳＴ、センスアンプ駆動線ＳＡＰ、センスアンプ駆動線ＳＡＮ、データ「０」を読み出す際のビット線ＢＬ０およびＢＬ１の電位、データ「１」を読み出す際のビット線ＢＬ０およびＢＬ１の電位を示している。
【００５８】
実施の形態５にかかるデータ読み出し方法では、図６に示すように、データ保持中は、ワード線ＷＬ０、ダミーワード線ＤＷＬ０、プレート線ＰＬ０、ダミープレート線ＤＰＬ０、ダミーセル・リセット信号供給線ＤＲＳＴ、ビット線ＢＬ０およびＢＬ１は接地電位Ｖｓｓに保持され、プルアップ側センスアンプ駆動線ＳＡＰかつプルダウン側センスアンプ駆動線ＳＡＮは高インピーダンスに保持される。
【００５９】
データの読み出し動作開始時には、ビット線ＢＬ０，ＢＬ１を接地電位Ｖｓｓでフローティングとする。その状態で、ワード線ＷＬ０およびダミーワード線ＤＷＬ０を昇圧電位Ｖｄｄまで上げ、スイッチング・トランジスタＴ０，ＤＴ０をオンさせて強誘電体キャパシタＣ０およびダミーキャパシタＤＣ０をビット線ＢＬ０，ＢＬ１に接続する。ワード線ＷＬ０およびダミーワード線ＤＷＬ０の電位が昇圧電位Ｖｄｄに達したら、プレート線ＰＬ０およびダミープレート線ＤＰＬ０の電位を電源電位Ｖｃｃに上げる。
【００６０】
プレート線ＰＬ０およびダミープレート線ＤＰＬ０の電位の上昇にともなって、電荷がそれぞれ強誘電体キャパシタＣ０およびダミーキャパシタＤＣ０からビット線ＢＬ０，ＢＬ１に移動し、ビット線ＢＬ０，ＢＬ１の電位が上昇する。データ「１」の場合、強誘電体キャパシタＣ０は分極反転するため、また、ビット線ＢＬ０に移動する電荷量はダミーキャパシタＤＣ０からＢＬ１に移動する電荷量よりも大きいため、ＢＬ０の電位はＢＬ１よりも高くなる。
【００６１】
プレート線ＰＬ０およびダミープレート線ＤＰＬ０の電位が電源電位Ｖｃｃになったら、センスアンプ駆動線ＳＡＮの電位を下げ、高インピーダンスから接地電位Ｖｓｓに切り替える。センスアンプ駆動線ＳＡＮの電位下降にともなって、強誘電体キャパシタＣ０からビット線ＢＬ０、およびダミーキャパシタＤＣ０からビット線ＢＬ１にそれぞれ電流が流れる。それによって、強誘電体キャパシタＣ０の分極反転はさらに進むことになるので、強誘電体キャパシタＣ０の容量はダミーキャパシタＤＣ０よりも大きくなる。このため、ビット線ＢＬ０の電位変化はビット線ＢＬ１の電位変化よりも遅くなる。
【００６２】
したがって、ビット線ＢＬ０とビット線ＢＬ１との電位差が拡大されることになる。そして、センスアンプ駆動線ＳＡＰを高インピーダンスから電源電位Ｖｃｃに切り替える。それによって、ビット線ＢＬ０とビット線ＢＬ１との電位差がさらに増幅されてメモリセル３からデータが読み出される。その後、従来と同様にしてメモリセル３にデータが再書き込みされる。一方、ダミーセルに関しては、ダミープレート線ＤＰＬ０はデータの読み出し後も電源電位Ｖｃｃに保持され、ダミーセル・リセット信号供給線ＤＲＳＴの電位を上げることにより、ダミーキャパシタＤＣ０には毎回「０」が書き込まれる。
【００６３】
図７は、図６に示すタイミングによるデータ読み出し時の強誘電体キャパシタＣ０のヒステリシス特性（同図左側）およびダミーキャパシタＤＣ０のヒステリシス特性（同図右側）を示す特性図である。図７において、横軸は、それぞれ強誘電体キャパシタＣ０およびダミーキャパシタＤＣ０のビット線側の電極電位に対するプレート線側の電極電位を示している。
【００６４】
ここで、図７に示すように、データ「０」を読み出すときにビット線ＢＬ０に現れる読み出し電圧をＶＢＬ０「０」、データ「１」を読み出すときにビット線ＢＬ０に現れる読み出し電圧をＶＢＬ０「１」、ダミーキャパシタＤＣ０によりビット線ＢＬ１に現れる参照電位をＶＢＬ１（ｒｅｆ）とする。プレート線ＰＬ０およびダミープレート線ＤＰＬ０の電位を上げると、［ＶＢＬ０「０」＜ＶＢＬ１（ｒｅｆ）＜ＶＢＬ０「１」］の関係が成り立つ。したがって、データを判別することが可能となる。
【００６５】
ここで、センスアンプ駆動線ＳＡＮを高インピーダンスから接地電位Ｖｓｓに切り替えた場合、データ「０」およびデータ「１」を読み出す場合の強誘電体キャパシタＣ０の分極変化の傾きをそれぞれＣ０（Ｎ）およびＣ１（Ｎ）と表すとともに、ダミーキャパシタＤＣ０の分極変化の傾きをＣｒｅｆ（Ｎ）と表すと、［Ｃ０（Ｎ）＜Ｃｒｅｆ（Ｎ）＜Ｃ１（Ｎ）］の関係が成り立つ。したがって、データ「０」を読み出す場合、Ｃ０（Ｎ）がＣｒｅｆ（Ｎ）よりも小さいため、ビット線ＢＬ０の方がビット線ＢＬ１よりも速く電位が下降する。したがって、ノイズやデバイスのばらつきなどがあっても、ビット線ＢＬ０とビット線ＢＬ１との電位差が拡大されることになる。
【００６６】
また、データ「１」を読み出す場合には、Ｃｒｅｆ（Ｎ）がＣ１（Ｎ）よりも小さいため、ビット線ＢＬ１の方がビット線ＢＬ０よりも速く電位が下降する。したがって、ノイズやデバイスのばらつきなどがあっても、ビット線ＢＬ０とビット線ＢＬ１との電位差が拡大されることになる。
【００６７】
実施の形態５によれば、センスアンプ駆動線ＳＡＰよりも先にセンスアンプ駆動線ＳＡＮに駆動電圧を供給することによって、データ「０」を読み出す場合でも、データ「１」を読み出す場合でもビット線ＢＬ０とビット線ＢＬ１との電位差が拡大されるので、データの読み出しを正確におこなうことができる。
【００６８】
（実施の形態６）
実施の形態１〜５のいずれの読み出し方法においても、メモリセル内の強誘電体キャパシタの容量に対するビット線容量の比が小さい方がビット線間の電位差は大きくなる。そこで、実施の形態６では、図８に示すように、複数のメモリセル２１，２２，・・・，３１，３２，・・・が、メモリセル２１，２２，・・・よりなるメモリセル群２０、メモリセル３１，３２，・・・よりなるメモリセル群３０、というように、複数のメモリセル群に分かれている。メモリセル２１，２２，・・・，３１，３２，・・・は、上述した実施の形態１〜５の各メモリセルに相当する（ただし、実施の形態５についてはダミーセルを含む）。
【００６９】
そして、メモリセル群２０内のメモリセル２１，２２，・・・に対してビット線ＢＬ０２およびビット線ＢＬ１２が接続されている。それらビット線ＢＬ０２，１２は、それぞれたとえばＮチャネルＭＯＳトランジスタよりなるスイッチング・トランジスタ２６，２７を介してセンスアンプ４１に接続される。同様に、メモリセル群３０内のメモリセル３１，３２，・・・にビット線ＢＬ０３およびビット線ＢＬ１３が接続されており、それらがそれぞれたとえばスイッチング・トランジスタ３６，３７を介してセンスアンプ４１に接続される。その他の図示しないメモリセル群についても同様である。センスアンプ４１は、全メモリセル群２０，３０，・・・に共通である。センスアンプ４１は、上述した実施の形態１〜５の各センスアンプに相当する。
【００７０】
また、ビット線選択回路５１が設けられている。メモリセル群２０に対するスイッチング・トランジスタ２６，２７、メモリセル群３０に対するスイッチング・トランジスタ３６，３７、その他の図示しない各メモリセル群に対するスイッチング・トランジスタは、それぞれメモリセル群ごとに異なるビット線選択線５２，５３，・・・を介してビット線選択回路５１に接続されている。
【００７１】
ビット線選択回路５１は、特にその詳細な回路構成を図示しないが、読み出し対象のメモリセルを含むメモリセル群に対応するビット線選択線に電源電位Ｖｃｃを供給する。その他のビット線選択線の電位は接地電位Ｖｓｓのままである。それによって、読み出し対象のメモリセルを含むメモリセル群のスイッチング・トランジスタのみがオン状態となり、そのメモリセル群のビット線がセンスアンプ４１に接続される。読み出し対象のメモリセルを含まない他のメモリセル群については、ビット線はセンスアンプ４１に接続されない。
【００７２】
実施の形態６によれば、ビット線を複数に分割し、読み出し対象のメモリセルを含むメモリセル群のビット線のみを選択的にセンスアンプ４１に接続するため、データ読み出しのためにセンスアンプ４１に接続されるビット線が短くなるので、データ読み出し時のビット線容量が小さくなり、ビット線間の電位差が大きくなる。したがって、データが正確に読み出される。
【００７３】
（実施の形態７）
図９は、本発明の実施の形態７にかかる強誘電体メモリの構成の要部を示す回路図である。実施の形態７は、実施の形態６において、各メモリセル群において、メモリセルとスイッチング・トランジスタとの間にたとえばプルダウン・トランジスタよりなるＮチャネル・センスアンプを接続したものである。すなわち、メモリセル群２０において、メモリセル２１，２２，・・・とスイッチング・トランジスタ２６，２７との間にＮチャネル・センスアンプ２９を接続している。同様に、メモリセル群３０において、メモリセル３１，・・・とスイッチング・トランジスタ３６，３７との間にＮチャネル・センスアンプ３９を接続している。その他の図示しないメモリセル群についても同様である。
【００７４】
そして、たとえばメモリセル２２のデータを読み出す場合には、メモリセル２２に接続されたビット線ＢＬ０２とビット線ＢＬ１２との電位差をＮチャネル・センスアンプ２９で増幅するとともに、ビット線選択回路５１によりスイッチング・トランジスタ２６，２７をオンさせて、センスアンプ４１によりデータの読み出しおよび再書き込みをおこなう。その他のメモリセルのデータを読み出す場合も同様である。なお、Ｎチャネル・センスアンプ２９，３９，・・・は、データ読み出しに十分な程度に増幅をおこなう必要がないので、その増幅能力は小さくてよい。
【００７５】
実施の形態７によれば、ビット線を複数に分割し、読み出し対象のメモリセルを含むメモリセル群のビット線のみを選択的にセンスアンプ４１に接続するため、データ読み出しのためにセンスアンプ４１に接続されるビット線が短くなるので、データ読み出し時のビット線容量が小さくなり、ビット線間の電位差が大きくなる。さらに、メモリセル群内のＮチャネル・センスアンプによりあらかじめビット線間の電位差を増幅しておくため、センスアンプ４１で増幅する際のビット線間の電位差がより一層大きくなるので、データが正確に読み出される。
【００７６】
【発明の効果】
本発明にかかる強誘電体メモリのデータ読み出し方法は、メモリセルからのデータ読み出し開始時に、２個のプルアップ・トランジスタおよび２個のプルダウン・トランジスタを有するフリップフロップ型のセンスアンプに対して、プルダウン・トランジスタに駆動電圧を供給した後、プルアップ・トランジスタに駆動電圧を供給するため、メモリセルからのデータ読み出し開始時に、ビット線上の電荷が放電されるので、強誘電体キャパシタからビット線への電荷移動量が大きくなる。それによって、分極反転した側のビット線と分極反転しなかった側のビット線との電位差が大きくなるので、データの読み出しを正確におこなうことができる。
【００７７】
また、本発明にかかる強誘電体メモリは、強誘電体キャパシタを記憶素子とする複数のメモリセルを、複数のメモリセル群に分け、それらメモリセル群に対して、メモリセルからのデータ読み出し開始時にプルダウン・トランジスタ、プルアップ・トランジスタの順に駆動電圧が供給されるセンスアンプを共通に設け、データ読み出し対象のメモリセルを含むメモリセル群のみを選択的にセンスアンプに接続するようにしたため、データ読み出しのためにセンスアンプに接続されるビット線が短くなるので、データ読み出し時のビット線容量が小さくなり、ビット線間の電位差が大きくなる。したがって、データが正確に読み出される。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるデータ読み出し方法のデータ読み出し動作を示すタイミング図である。
【図２】図１に示すタイミングによるデータ読み出し時の強誘電体キャパシタのヒステリシス特性を示す特性図である。
【図３】本発明の実施の形態２にかかるデータ読み出し方法のデータ読み出し動作を示すタイミング図である。
【図４】本発明の実施の形態３にかかるデータ読み出し方法のデータ読み出し動作を示すタイミング図である。
【図５】本発明の実施の形態４にかかるデータ読み出し方法のデータ読み出し動作の要部を示すタイミング図である。
【図６】本発明の実施の形態５にかかるデータ読み出し方法のデータ読み出し動作を示すタイミング図である。
【図７】実施の形態５にかかるデータ読み出し時の強誘電体キャパシタおよびダミーキャパシタのヒステリシス特性を説明するための特性図である。
【図８】本発明の実施の形態６にかかる強誘電体メモリの構成の要部を示す回路図である。
【図９】本発明の実施の形態７にかかる強誘電体メモリの構成の要部を示す回路図である。
【図１０】従来の強誘電体メモリの一例の一部分を示す回路図である。
【図１１】図１０に示す強誘電体メモリの強誘電体キャパシタのヒステリシス特性を説明するための特性図である。
【図１２】図１０に示す強誘電体メモリのメモリセルからデータを読み出す動作を説明するためのタイミング図である。
【図１３】図１０に示す強誘電体メモリのデータ読み出し時の強誘電体キャパシタのヒステリシス特性を説明するための特性図である。
【図１４】従来の強誘電体メモリの別の例の一部分を示す回路図である。
【図１５】図１４に示す強誘電体メモリのデータ読み出し時の強誘電体キャパシタのヒステリシス特性を説明するための特性図である。
【符号の説明】
１，３，４  メモリセル
２，８  センスアンプ
５，６  ダミーセル
７  ダミーセル・リセット回路
１１  ワード線駆動回路
１２  プレート線駆動回路
１３  センスアンプ駆動回路
Ｃ０，Ｃ１  強誘電体キャパシタ
ＢＬ０，ＢＬ１  ビット線
ＤＣ０，ＤＣ１  ダミーキャパシタ
ＤＰＬ０，ＤＰＬ１  ダミープレート線
ＤＲＳＴ  ダミーセル・リセット信号供給線
ＤＴ０，ＤＴ１  スイッチング・トランジスタ
ＤＷＬ０，ＤＷＬ１  ダミーワード線
ＰＬ，ＰＬ０，ＰＬ１  プレート線
ＳＡＰ，ＳＡＮ  センスアンプ駆動線
Ｔ０，Ｔ１  スイッチング・トランジスタ
Ｔ１０，Ｔ１１  プルアップ・トランジスタ
Ｔ２０，Ｔ２１  プルダウン・トランジスタ
Ｖｓｓ  接地電位
Ｖｃｃ  電源電位
Ｖｄｄ  昇圧電位
ＷＬ，ＷＬ０，ＷＬ１  ワード線
【図１】
0004585667.tif 000002
【図２】
0004585667.tif 000003
【図３】
0004585667.tif 000004
【図４】
0004585667.tif 000005
【図５】
0004585667.tif 000006
【図６】
0004585667.tif 000007
【図７】
0004585667.tif 000008
【図８】
0004585667.tif 000009
【図９】
0004585667.tif 000010
【図１０】
0004585667.tif 000011
【図１１】
0004585667.tif 000012
【図１２】
0004585667.tif 000013
【図１３】
0004585667.tif 000014
【図１４】
0004585667.tif 000015
【図１５】
0004585667.tif 000016