(57)【特許請求の範囲】
【請求項１】
半導体基板上でカラム方向に沿って直列接続される複数のメモリセルとその両端に１つずつ接続される一対のセレクトゲートトランジスタとからそれぞれ構成され、互いに前記カラム方向に隣接して配置される第１及び第２ＮＡＮＤセルユニットを有し、前記第１及び第２ＮＡＮＤセルユニットがドレイン拡散層又はソース拡散層を共有する不揮発性半導体メモリにおいて、
前記第１ＮＡＮＤセルユニット内の前記ドレイン拡散層側又はソース拡散層側のセレクトゲートトランジスタの第１セレクトゲート電極、及び、この第１セレクトゲート電極に隣接する前記第２ＮＡＮＤセルユニット内のセレクトゲートトランジスタの第２セレクトゲート電極は、それぞれ、前記半導体基板上にゲート絶縁膜を介して設けられ、前記カラム方向に交差するロウ方向に延出し、コンタクト領域を有する第１導電層と、前記第１導電層上の第２導電層とを有し、前記第１セレクトゲート電極の第１導電層に対するコンタクト領域と前記第２セレクトゲート電極の第１導電層に対するコンタクト領域は、互いに対向しないように配置され、
前記第１及び第２セレクトゲート電極の少なくとも一方は、前記コンタクト領域上で前記第２導電層の前記カラム方向の長さが前記第１及び第２セレクトゲート電極のゲート長よりも長くなるように前記第２導電層が取り除かれている
ことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記第２導電層は、前記コンタクト領域上において前記カラム方向に折り曲ったパターンを有していることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記第１セレクトゲート電極の第１導電層に対するコンタクト領域に対向する部分の前記第２セレクトゲート電極の第１及び第２導電層が取り除かれ、前記第２セレクトゲート電極の第１導電層に対するコンタクト領域に対向する部分の前記第１セレクトゲート電極の第１及び第２導電層が取り除かれていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリの一つとして、例えば、図４６に示すようなメモリセルアレイ部を有するＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。
【０００３】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部は、複数のＮＡＮＤセルユニットから構成されている。各ＮＡＮＤセルユニットは、直列接続された複数個（例えば、１６個）のメモリセルからなるＮＡＮＤ列と、ＮＡＮＤ列の一端とソース線ＳＬの間に接続されるソース側セレクトゲートトランジスタと、ＮＡＮＤ列の他端とビット線ＢＬｉの間に接続されるドレイン側セレクトゲートトランジスタとを有している。
【０００４】
メモリセルアレイ部は、複数のブロックＢＬＫｊから構成されている。コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５、ソース側セレクトゲート電極ＳＧＳ及びドレイン側セレクトゲート電極ＳＧＤは、ロウ方向に伸び、ビット線ＢＬｉは、カラム方向に伸びている。一本のワード線に繋がる複数のメモリセルＭ０〜Ｍｉは、ページＰＡＧＥという単位を構成している。
【０００５】
通常、１回の読み出し動作で１ページ分のデータが読み出される。この１ページ分のデータは、ラッチ回路にラッチされた後、メモリチップの外部にシリアルに出力される。
【０００６】
図４７は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の平面パターンの概略を示している。図４８は、図４７の領域ＸＤを拡大して示し、図４９は、図４７の領域ＸＳを拡大して示している。また、図５０は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の断面図を示している。
【０００７】
シリコン基板１０上には、フィールド酸化膜１１が形成されている。フィールド酸化膜１１に取り囲まれた素子領域には、例えば、１６個のメモリセル及び２個のセレクトゲートトランジスタからなるＮＡＮＤセルユニットが配置されている。
【０００８】
各メモリセルは、フローティングゲート電極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５及びＮ型拡散層１２から構成されている。ソース側セレクトゲートトランジスタは、セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びＮ型拡散層１２ａ，１２から構成されている。また、ドレイン側セレクトゲートトランジスタは、セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）及びＮ型拡散層１２ｂ，１２から構成されている。
【０００９】
コントロールゲート電極ＣＧ０〜ＣＧ１５、ソース側セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びドレイン側セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）は、ロウ方向に伸び、ビット線ＢＬｉは、カラム方向に伸びている。ビット線ＢＬｉは、配線Ｂを介して拡散層１２ｂに接続されている。ソース線ＳＬは、拡散層１２ａに接続されている。
【００１０】
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
【００１１】
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に印加される。具体的には、第二層目のセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールＳＳ，ＳＤが形成される。
【００１２】
なお、図４８及び図４９のハッチング部分は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）が存在する部分を示している。
【００１３】
コンタクト領域（コンタクトホールＳＳ，ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに１つ設けられている。また、例えば、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極ＳＧＳ（下）に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＳ（下）に共通に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＤ（下）に別々に設けられている。
【００１４】
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域は、図４７に示すように、互いに対向しないように交互に配置されていてもよいし、又は図５１に示すように、互いに対向するように配置してもよい。
【００１５】
次に、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の製造方法について説明する。
【００１６】
まず、図５２乃至図５７に示すように、ＬＯＣＯＳ法を用いてシリコン基板１０上にフィールド酸化膜（ハッチング部分）１１を形成する。また、熱酸化法により、フィールド酸化膜１１間の素子領域にゲート酸化膜１３を形成する。ＣＶＤ法を用いて、フィールド酸化膜１１上及びゲート酸化膜１３上に、例えば、ｎ型不純物（例えば、リン）を約２×１０２０ｃｍ−３含むポリシリコン膜１４を形成する。
【００１７】
また、ポリシリコン膜１４に、カラム方向に伸びるスリット状の開口ＯＰを形成する。この開口ＯＰの幅（ロウ方向の幅）は、フィールド酸化膜１１の幅（ロウ方向の幅）よりも狭くなっている。
【００１８】
ポリシリコン膜１４上に絶縁膜１５を形成する。この絶縁膜１５は、例えば、厚さ約５ｎｍのシリコン酸化膜、厚さ約８ｎｍのシリコン窒化膜、厚さ約５ｎｍのシリコン酸化膜から構成される（“ＯＮＯ膜”と呼ばれる）。
【００１９】
また、例えば、ＣＶＤ法により、絶縁膜１５上に、約３．６×１０２０ｃｍ−３のｎ型不純物（例えば、リン）を含むポリシリコン膜１６を形成する。続けて、ＣＶＤ法により、ポリシリコン膜１６上にシリコン窒化膜（マスク材）１７を形成する。
【００２０】
ＰＥＰ（写真蝕刻工程）により、シリコン窒化膜１７上にレジストパターン１８Ａを形成する。そして、このレジストパターン１８Ａをマスクにして、ＲＩＥにより、シリコン窒化膜１７及びポリシリコン膜１６をエッチングする。この結果、ロウ方向に伸びるライン状のポリシリコン膜１６が残存し、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５及び第二層目のセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）が形成される。
【００２１】
この時、セレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）に関しては、第一層目のセレクトゲート電極に対するコンタクト領域に該当する部分が取り除かれている。この後、レジストパターン１８Ａは、除去される。
【００２２】
次に、図５８乃至図６５に示すように、ＰＥＰ（写真蝕刻工程）により、第一層目のセレクトゲート電極に対するコンタクト領域に該当する部分に、レジストパターン１８Ｂを形成する。このレジストパターン１８Ｂをマスクにして、ＲＩＥにより、絶縁膜１５及びポリシリコン膜１４をエッチングする。
【００２３】
この時、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５及び第二層目のセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）上に存在するシリコン窒化膜１７も、ＲＩＥのマスクとして機能する。このため、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５の直下には、ポリシリコン膜１４からなるフローティングゲート電極ＦＧが形成され、セレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）の直下には、ポリシリコン膜１４からなる第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）が形成され、レジストパターン１８Ｂの直下には、ポリシリコン膜１４からなる第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域が形成される。
【００２４】
この後、レジストパターン１８Ｂは、除去される。なお、シリコン窒化膜１７については、本例では削除していないが、削除しても、又は削除しなくても、どちらでもよい。
【００２５】
次に、図６６乃至図７７に示すように、コントロールゲート電極ＣＧ０〜ＣＧ１５及びセレクトゲート電極ＳＧＤ（上），ＳＧＳ（上）をマスクにして、セルフアラインにより、シリコン基板１０中にｎ型不純物（リン又はヒ素）をイオン注入し、ｎ型拡散層１２，１２ａ，１２ｂを形成する。なお、拡散層１２ａは、ＮＡＮＤセルユニットのソースとなり、拡散層１２ｂは、ＮＡＮＤセルユニットのドレインとなる。
【００２６】
また、シリコン基板１０上の全面に、コントロールゲート電極ＣＧ０〜ＣＧ１５及びセレクトゲート電極ＳＧＤ（上），ＳＧＳ（上）を完全に覆うような、例えば、厚さ約１．４５μｍのＢＰＳＧ膜１９を形成する。この後、ＣＭＰ法を用いて、ＢＰＳＧ膜１９を約０．４μｍ研磨し、ＢＰＳＧ膜１９の表面を平坦にする。
【００２７】
また、ＣＶＤ法により、ＢＰＳＧ膜１９上にエッチングストッパとしてのシリコン窒化膜２０を形成する。続けて、ＣＶＤ法により、シリコン窒化膜２０上にＴＥＯＳ膜２１を形成する。
【００２８】
ＰＥＰとＲＩＥを用いて、ＴＥＯＳ膜２１に配線溝２２Ａ〜２２Ｅを形成する。なお、ＲＩＥ時には、シリコン窒化膜２０がエッチングストッパとして機能する。また、ＰＥＰとＲＩＥを用いて、シリコン窒化膜２０及びＢＰＳＧ膜１９に、拡散層（ドレイン）１２ｂ及び拡散層（ソース）１２ａに達するコンタクトホール２３Ａ，２３Ｃを形成すると共に、第一層目のセレクトゲート電極ＳＧＤ（下），ＳＧＳ（下）に対するコンタクト領域に達するコンタクトホール２３Ｂ，２３Ｄを形成する。
【００２９】
この後、ＴＥＯＳ膜２１上、配線溝２２Ａ〜２２Ｅの内面及びコンタクトホール２３Ａ〜２３Ｄの内面にそれぞれバリアメタル２４，２６，２８，３０，３２を形成する。バリアメタル２４，２６，２８，３０，３２は、例えば、窒化チタンとチタンから構成される。また、バリアメタル２４，２６，２８，３０，３２上に、配線溝２２Ａ〜２２Ｅ及びコンタクトホール２３Ａ〜２３Ｄを完全に満たすタングステン膜２５，２７，２９，３１，３３が形成される。このタングステン膜２５，２７，２９，３１，３３は、ＣＭＰ法により研磨され、配線溝２２Ａ〜２２Ｅ内及びコンタクトホール２３Ａ〜２３Ｄ内のみに残存する。
【００３０】
次に、図７８乃至図８７に示すように、ＣＶＤ法により、ＴＥＯＳ膜２１上にＴＥＯＳ膜３４を形成する。続けて、ＣＶＤ法により、ＴＥＯＳ膜３４上にエッチングストッパとしてのシリコン窒化膜３５を形成する。また、ＣＶＤ法により、シリコン窒化膜３５上にＴＥＯＳ膜３６を形成する。
【００３１】
ＰＥＰとＲＩＥを用いて、ＴＥＯＳ膜３６に配線溝３７Ａ，７０Ａを形成する。なお、ＲＩＥ時には、シリコン窒化膜３５がエッチングストッパとして機能する。また、ＰＥＰとＲＩＥを用いて、シリコン窒化膜３５及びＴＥＯＳ膜３４にコンタクトホール３７Ｂ，７０Ｂを形成する。
【００３２】
この後、ＴＥＯＳ膜３６上、配線溝３７Ａ，７０Ａの内面及びコンタクトホール３７Ｂ，７０Ｂの内面にそれぞれバリアメタル３８，７１を形成する。バリアメタル３８，７１は、例えば、窒化チタンとチタンから構成される。また、バリアメタル３８，７１上に、配線溝３７Ａ，７０Ａ及びコンタクトホール３７Ｂ，７０Ｂを完全に満たす金属膜（アルミニウムなど）３９，７２が形成される。
【００３３】
この金属膜３９，７２は、ＣＭＰ法により研磨され、配線溝３７Ａ，７０Ａ内及びコンタクトホール３７Ｂ，７０Ｂ内のみに残存する。その結果、ビット線ＢＬやその他の配線が形成される。ビット線やその他の配線上には、シリコン窒化膜からなるパッシベーション膜が形成される。
【００３４】
以上の製造工程により、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
【００３５】
ＮＡＮＤセルユニット中のソース側及びドレイン側のセレクトゲートトランジスタは、上述のように、それぞれ第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）と第二層目のセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）を有している。また、第二層目のセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、その部分は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域となっている。
【００３６】
つまり、セレクトゲートトランジスタのセレクトゲート電極として、実際に機能するのは、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）であり、コンタクト領域は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）の抵抗を考慮して複数箇所（数百本のビット線ごとに１箇所）に設定されている。
【００３７】
コンタクト領域のサイズは、コンタクト領域上にフォトリソグラフィ工程で形成されるコンタクトホールの合せずれを考慮して決定される。通常、コンタクトホールのサイズにコンタクトホールの合せずれマージンを含めると、コンタクト領域のカラム方向の長さは、セレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）のゲート長ｇよりも大きくなる。
【００３８】
図８８及び図８９は、ドレイン側の第一層目のセレクトゲート電極に対するコンタクト領域の配置に関して、二つの例を示したものである。ここでは、フォトリソグラフィ工程で加工が可能な最小の幅をｎとしている（例えば、コントロールゲート電極同士の間隔はｎに設定されている）。
【００３９】
図８８の例の場合、コンタクト領域がセレクトゲート電極ＳＧＤ（下）のゲート領域（コンタクト領域以外のライン状の領域）から突出している部分の長さをｈとし、カラム方向に隣接する第一層目のセレクトゲート電極ＳＧＤ（下）のコンタクト領域同士の間隔をｋとすると、ｋ＝ｎとなり、かつ、カラム方向に隣接する第一層目のセレクトゲート電極ＳＧＤ（下）のゲート領域同士の間隔は、ｋ＋２ｈとなる。
【００４０】
図８９の例の場合、コンタクト領域がセレクトゲート電極ＳＧＤ（下）のゲート領域から突出している部分の長さをｈとし、カラム方向に隣接する第一層目のセレクトゲート電極ＳＧＤ（下）の最小の間隔をｍとすると、ｎ＜ｍとなり、かつ、カラム方向に隣接する第一層目のセレクトゲート電極ＳＧＤ（下）のゲート領域同士の間隔は、ｍ＋ｈとなる。
【００４１】
なお、ｍがｎよりも大きくなるのは、第二層目のセレクトゲート電極ＳＧＤ（上）の合せずれと、第一層目のセレクトゲート電極ＳＧＤ（下）のコンタクト領域とこれに隣接するセレクトゲート電極ＳＧＤ（上）の合せずれを考慮しなければならないためである。
【００４２】
いずれの例においても、カラム方向に隣接するセレクトゲート電極（コンタクト領域以外の部分）の間隔は、フォトリソグラフィ工程で加工が可能な最小の幅ｎよりも大きくなる。これは、メモリセルアレイ部の記憶容量の増大（面積を固定した場合）や、メモリセルアレイ部の面積縮小（記憶容量を固定した場合）などの妨げになる。
【００４３】
また、図９０及び図９１に示すように、第一層目のセレクトゲート電極ＳＧＤ（下）のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じると、第一層目のセレクトゲート電極ＳＧＤ（下）のコンタクト領域とゲート領域の接続箇所（太い線で示す）が狭くなり、第一層目のセレクトゲート電極ＳＧＤ（下）の抵抗が増大する。
【特許文献１】特開平８−７８６４３号公報
【特許文献２】特開平４−３５２４６９号公報
【特許文献３】特開平５−１７５３３７号公報
【特許文献４】特開平９−１７９７４号公報
【特許文献５】特開平７−３２６６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００４４】
本発明は、ＮＡＮＤセルユニット内のセレクトゲートトランジスタのセレクトゲート電極同士の間隔を縮小しても、セレクトゲート電極の抵抗値が増大しないレイアウトについて提案する。
【課題を解決するための手段】
【００４５】
本発明の例に係わる不揮発性半導体メモリは、半導体基板上でカラム方向に沿って直列接続される複数のメモリセルとその両端に１つずつ接続される一対のセレクトゲートトランジスタとからそれぞれ構成され、互いに前記カラム方向に隣接して配置される第１及び第２ＮＡＮＤセルユニットを有し、前記第１及び第２ＮＡＮＤセルユニットがドレイン拡散層又はソース拡散層を共有する不揮発性半導体メモリにおいて、前記第１ＮＡＮＤセルユニット内の前記ドレイン拡散層側又はソース拡散層側のセレクトゲートトランジスタの第１セレクトゲート電極、及び、この第１セレクトゲート電極に隣接する前記第２ＮＡＮＤセルユニット内のセレクトゲートトランジスタの第２セレクトゲート電極は、それぞれ、前記半導体基板上にゲート絶縁膜を介して設けられ、前記カラム方向に交差するロウ方向に延出し、コンタクト領域を有する第１導電層と、前記第１導電層上の第２導電層とを有し、前記第１セレクトゲート電極の第１導電層に対するコンタクト領域と前記第２セレクトゲート電極の第１導電層に対するコンタクト領域は、互いに対向しないように配置され、前記第１及び第２セレクトゲート電極の少なくとも一方は、前記コンタクト領域上で前記第２導電層の前記カラム方向の長さが前記第１及び第２セレクトゲート電極のゲート長よりも長くなるように前記第２導電層が取り除かれている。
【発明の効果】
【００４６】
本発明によれば、ＮＡＮＤセルユニット内のセレクトゲートトランジスタのセレクトゲート電極同士の間隔を縮小しても、セレクトゲート電極の抵抗値が増大しない。
【発明を実施するための最良の形態】
【００４７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００４８】
以下、図面を参照しながら、本発明の不揮発性半導体メモリについて詳細に説明する。
【００４９】
図１は、本発明の第１の実施の形態に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の平面パターンの概略を示している。図２は、図１の領域ＸＤを拡大して示し、図３は、図１の領域ＸＳを拡大して示している。また、図４は、図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の断面図を示している。
【００５０】
さらに、図５は、ＮＡＮＤセルユニット上に形成される第１の配線層の平面パターンを示し、図６は、図５の第１の配線層上に形成される第２の配線層の平面パターンを示している。
【００５１】
シリコン基板１０中には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離膜４９が形成されている。素子分離膜４９に取り囲まれた素子領域には、例えば、１６個のメモリセル及び２個のセレクトゲートトランジスタからなるＮＡＮＤセルユニットが配置されている。
【００５２】
各メモリセルは、フローティングゲート電極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５及びＮ型拡散層６１を有している。フローティングゲート電極ＦＧは、ポリシリコン膜４５，５０から構成され、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５は、ポリシリコン膜５５，５６及びタングステンシリサイド膜５７から構成されている。
【００５３】
ソース側セレクトゲートトランジスタは、セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びＮ型拡散層６１，６１ａを有している。セレクトゲート電極ＳＧＳ（下）は、ポリシリコン膜４５，５０から構成され、セレクトゲート電極ＳＧＳ（上）は、ポリシリコン膜５５，５６及びタングステンシリサイド膜５７から構成されている。
【００５４】
ドレイン側セレクトゲートトランジスタも、セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）及びＮ型拡散層６１，６１ｂを有している。セレクトゲート電極ＳＧＳ（下）は、ポリシリコン膜４５，５０から構成され、セレクトゲート電極ＳＧＳ（上）は、ポリシリコン膜５５，５６及びタングステンシリサイド膜５７から構成されている。
【００５５】
コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５、ソース側セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びドレイン側セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）は、ロウ方向に伸び、ビット線ＢＬ０〜ＢＬｋは、カラム方向に伸びている。
【００５６】
ビット線ＢＬ０〜ＢＬｋは、例えば、チタンと窒化チタンからなるバリアメタル６８と金属膜（例えば、アルミニウム膜）６９の積層膜から構成される。ビット線ＢＬ０〜ＢＬｋは、その直下に形成されるタングステン膜６６（６６Ｂ）からなる配線を介してＮＡＮＤセルユニットの拡散層（ドレイン）６１ｂに接続されている。タングステン膜６６と拡散層６１ｂの間には、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ｂ）が形成されている。
【００５７】
ダミービット線ＤＵＭＭＹは、ビット線ＢＬ０〜ＢＬｋ間の容量を均一にするために設けられるもので、実際には使用されない。
【００５８】
ソース線ＳＬは、ＮＡＮＤセルユニットの拡散層（ソース）６１ａに接続されている。ソース線ＳＬは、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ｂ）とタングステン膜６６（６６Ａ）の積層膜から構成される。
【００５９】
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
【００６０】
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に印加される。具体的には、第二層目のセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールＳＳ，ＳＤが形成される。
【００６１】
なお、図２及び図３のハッチング部分は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）が存在する部分を示している。
【００６２】
コンタクト領域（コンタクトホールＳＳ，ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに１つ設けられている。また、例えば、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極ＳＧＳ（下）に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＳ（下）に共通に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域は、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＤ（下）に別々に設けられている。
【００６３】
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域は、互いに対向しないように（即ち、両セレクトゲート電極ＳＧＤ（下）のコンタクト領域が接触しないように）交互に配置されている。
【００６４】
ここで、重要な点は、ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極ＳＧＤ（下）のうち、一方のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域に対向する部分の他方のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）が取り除かれている点にある。これにより、両セレクトゲート電極ＳＧＤ（下）の間隔を狭くしても、一方のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域が他方のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）に接触することがない。
【００６５】
即ち、本例によれば、一方のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）は、他方のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域に対向する部分において切断されていることになる。
【００６６】
そこで、これら切断されたセレクトゲート電極ＳＧＤ（下）は、上層の配線ＳＤＬ１又は配線ＳＤＬ２によって電気的に接続される。配線ＳＤＬ１，ＳＤＬ２は、ソース線ＳＬが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ｃ）とタングステン膜６６（６６Ｃ）から構成される。
【００６７】
一方、ソース側セレクトゲートトランジスタのカラム方向に隣接する二つのセレクトゲート電極ＳＧＳ（下）に対するコンタクト領域は、配線６６Ｄ，９５（コンタクトホールＳＳ１，ＳＳ２）を介して、配線ＳＳＬに共通に接続されている。
【００６８】
配線６６Ｄ，ＳＳＬは、ソース線ＳＬが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ｄ，６５Ｅ）とタングステン膜６６（６６Ｄ，６６Ｅ）から構成される。配線９５は、ビット線ＢＬ０〜ＢＬｋが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル６８と金属膜（例えば、アルミニウム膜）６９から構成される。
【００６９】
図７は、本発明の第２の実施の形態に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の平面パターンの概略を示している。図８は、図７の領域ＸＤを拡大して示し、図９は、図７の領域ＸＳを拡大して示している。
【００７０】
さらに、図１０は、ＮＡＮＤセルユニット上に形成される第１の配線層の平面パターンを示し、図１１は、図１０の第１の配線層上に形成される第２の配線層の平面パターンを示している。
【００７１】
なお、図７のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の断面は、上述の図４と同じである。
【００７２】
シリコン基板１０中には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離膜４９が形成されている。素子分離膜４９に取り囲まれた素子領域には、例えば、１６個のメモリセル及び２個のセレクトゲートトランジスタからなるＮＡＮＤセルユニットが配置されている。
【００７３】
各メモリセルは、フローティングゲート電極ＦＧ、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５及びＮ型拡散層６１を有している。フローティングゲート電極ＦＧは、ポリシリコン膜４５，５０から構成され、コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５は、ポリシリコン膜５５，５６及びタングステンシリサイド膜５７から構成されている。
【００７４】
ソース側セレクトゲートトランジスタは、セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びＮ型拡散層６１，６１ａを有している。セレクトゲート電極ＳＧＳ（下）は、ポリシリコン膜４５，５０から構成され、セレクトゲート電極ＳＧＳ（上）は、ポリシリコン膜５５，５６及びタングステンシリサイド膜５７から構成されている。
【００７５】
ドレイン側セレクトゲートトランジスタも、セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）及びＮ型拡散層６１，６１ｂを有している。セレクトゲート電極ＳＧＳ（下）は、ポリシリコン膜４５，５０から構成され、セレクトゲート電極ＳＧＳ（上）は、ポリシリコン膜５５，５６及びタングステンシリサイド膜５７から構成されている。
【００７６】
コントロールゲート電極（ワード線）ＣＧ０〜ＣＧ１５、ソース側セレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）及びドレイン側セレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）は、ロウ方向に伸び、ビット線ＢＬ０〜ＢＬｋは、カラム方向に伸びている。
【００７７】
ビット線ＢＬ０〜ＢＬｋは、例えば、チタンと窒化チタンからなるバリアメタル６８と金属膜（例えば、アルミニウム膜）６９の積層膜から構成される。ビット線ＢＬ０〜ＢＬｋは、その直下に形成されるタングステン膜６６（６６Ｂ）からなる配線を介してＮＡＮＤセルユニットの拡散層（ドレイン）６１ｂに接続されている。タングステン膜６６と拡散層６１ｂの間には、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ｂ）が形成されている。
【００７８】
ダミービット線ＤＵＭＭＹは、ビット線ＢＬ０〜ＢＬｋ間の容量を均一にするために設けられるもので、実際には使用されない。
【００７９】
ソース線ＳＬは、ＮＡＮＤセルユニットの拡散層（ソース）６１ａに接続されている。ソース線ＳＬは、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ａ）とタングステン膜６６（６６Ａ）の積層膜から構成される。
【００８０】
ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれデータ書き込み時及び消去時に、書き込み及び消去を実行するメモリセルを選択するために設けられている。このため、ソース側及びドレイン側のセレクトゲートトランジスタは、それぞれメモリセルとは異なり、一定の閾値でスイッチング動作するように構成されている。
【００８１】
よって、ソース側及びドレイン側のセレクトゲートトランジスタでは、制御信号は、直接、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に印加される。具体的には、第二層目のセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）の一部が取り除かれ、その取り除かれた部分には、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）に対するコンタクト領域が形成されている。このコンタクト領域上にはコンタクトホールＳＳ，ＳＤが形成される。
【００８２】
なお、図８及び図９のハッチング部分は、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）が存在する部分を示している。
【００８３】
コンタクト領域（コンタクトホールＳＳ，ＳＤ）は、セレクトゲート電極の抵抗を考慮して、セレクトゲート電極が数百本のビット線を跨ぐたびに１つ設けられている。また、ソース側セレクトゲートトランジスタの第一層目のセレクトゲート電極ＳＧＳ（下）に対するコンタクト領域は、上述の第１の実施の形態とは異なり、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＳ（下）に別々に設けられ、ドレイン側セレクトゲートトランジスタの第一層目のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域も、カラム方向に隣接する二つのセレクトゲート電極ＳＧＤ（下）に別々に設けられている。
【００８４】
ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域は、互いに対向しないように（即ち、両セレクトゲート電極ＳＧＤ（下）のコンタクト領域が重ならないように）交互に配置されている。
【００８５】
同様に、ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つの第一層目のセレクトゲート電極ＳＧＳ（下）に対するコンタクト領域も、互いに対向しないように（即ち、両セレクトゲート電極ＳＧＳ（下）のコンタクト領域が重ならないように）交互に配置されている。
【００８６】
また、ドレイン側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極ＳＧＤ（下）のうち、一方のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域に対向する部分の他方のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）が取り除かれている。これにより、両セレクトゲート電極ＳＧＤ（下）の間隔が狭くなっても、一方のセレクトゲート電極ＳＧＤ（下）に対するコンタクト領域が他方のセレクトゲート電極ＳＧＤ（上），ＳＧＤ（下）に接触することがない。
【００８７】
また、ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極ＳＧＳ（下）のうち、一方のセレクトゲート電極ＳＧＳ（下）に対するコンタクト領域に対向する部分の他方のセレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）が取り除かれている。これにより、両セレクトゲート電極ＳＧＳ（下）の間隔が狭くなっても、一方のセレクトゲート電極ＳＧＳ（下）に対するコンタクト領域が他方のセレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）に接触することがない。
【００８８】
このように、本例では、ソース側及びドレイン側のセレクトゲート電極は、それぞれ所定箇所で切断されている。
【００８９】
また、こうして切断されたドレイン側のセレクトゲート電極は、上層の配線ＳＤＬ１又はＳＤＬ２によって電気的に接続される。配線ＳＤＬ１，ＳＤＬ２は、ソース線ＳＬが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ｃ）とタングステン膜６６（６６Ｃ）から構成される。
【００９０】
一方、ソース側セレクトゲートトランジスタのカラム方向に隣接する二つのセレクトゲート電極ＳＧＳ（下）に対するコンタクト領域は、配線６６Ｄ，９５（コンタクトホールＳＳ１，ＳＳ２）を介して、配線ＳＳＬに共通に接続されている。
【００９１】
配線６６Ｄ，ＳＳＬは、ソース線ＳＬが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ｄ，６５Ｅ）とタングステン膜６６（６６Ｄ，６６Ｅ）から構成される。配線９５は、ビット線ＢＬ０〜ＢＬｋが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル６８と金属膜（例えば、アルミニウム膜）６９から構成される。
【００９２】
図１２及び図１３は、本発明の第３の実施の形態に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部を示している。本例は、上述の第２の実施の形態の変形例であり、図１２は、図１０の第１の配線層の平面パターンの変形例であり、図１３は、図１１の第２の配線層の平面パターンの変形例である。
【００９３】
なお、本例のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の断面は、上述の図４と同じである。
【００９４】
ソース側セレクトゲートトランジスタに関し、カラム方向に隣接する二つのセレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）のうち、一方のセレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）は、他方のセレクトゲート電極ＳＧＳ（下）のコンタクト領域に対向する部分で切断されている。
【００９５】
また、切断されたセレクトゲート電極ＳＧＳ（下）は、コンタクト領域を介し、上層の配線ＳＳＬ１又はＳＳＬ２によって電気的に接続されている。即ち、本例では、上述の第２の実施の形態とは異なり、カラム方向に隣接する二つのセレクトゲート電極ＳＧＳ（上），ＳＧＳ（下）がそれぞれ異なる配線ＳＳＬ１，ＳＳＬ２に接続されている。
【００９６】
これにより、本例では、一ブロックごとに、ＮＡＮＤセルユニットのソース側及びドレイン側のセレクトゲートトランジスタのオン・オフを制御することが可能になる。
【００９７】
なお、配線ＳＳＬ１，ＳＳＬ２は、ソース線ＳＬが形成される層と同じ層に形成され、例えば、チタンと窒化チタンからなるバリアメタル６５（６５Ｅ）とタングステン膜６６（６６Ｅ）から構成される。
【００９８】
上述の第１乃至第３の実施の形態に関わるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部のパターンによれば、第一に、カラム方向に隣接する二つのセレクトゲート電極に関し、両セレクトゲート電極のコンタクト領域は、互いに対向しないように配置されている。また、一方のセレクトゲート電極は、他方のセレクトゲート電極のコンタクト領域に対向する部分で切断されている。
【００９９】
よって、カラム方向に隣接する二つのセレクトゲート電極のゲート領域（コンタクト領域以外のライン状の領域）の間隔を、コンタクト領域のサイズに関係なく狭めることができる。
【０１００】
具体的には、図１４に示すように、フォトリソグラフィ工程で加工が可能な最小の幅をｎとし（例えば、コントロールゲート電極の間隔はｎに設定される）、コンタクト領域がセレクトゲート電極ＳＧＤ（下）のゲート領域からカラム方向に突出している部分の長さをｈとし、セレクトゲート電極ＳＧＤ（下）のコンタクト領域とこれに隣接するコントロールゲート電極ＣＧ０の間隔をｍとすると、カラム方向に隣接する二つのセレクトゲート電極のゲート領域同士の間隔ｐは、原則的にコンタクト領域のサイズに関係なく、最小値ｎまで狭めることができる（但し、ｎ＜ｍを満たす必要がある）。
【０１０１】
その結果、メモリセルアレイ部のカラム方向のサイズを従来に対し９〜１０％縮小することが可能になり、メモリセルアレイ部の記憶容量の増大（面積を固定した場合）や、メモリセルアレイ部の面積縮小（記憶容量を固定した場合）などに貢献することができる。
【０１０２】
また、複数箇所で切断されたセレクトゲート電極（第一層目）は、コンタクト領域を介して上層の配線により互いに接続される。この配線を、低抵抗材料、例えば、チタンと窒化チタンからなるバリアメタルとタングステン膜により構成すれば、セレクトゲート電極の低抵抗化にも貢献できる。
【０１０３】
第二に、第一層目のセレクトゲート電極に対するコンタクト領域が形成される部分においては、第二層目のセレクトゲート電極が取り除かれているが、この第二層目のセレクトゲート電極のコンタクト領域の近傍のパターンは、カラム方向の長さｒがセレクトゲート電極のゲート長ｇよりも大きくなっている（例えば、カラム方向に９０°に折り曲がっている）。また、当然に、第二層目のセレクトゲート電極の直下には、第一層目のセレクトゲート電極が存在する。
【０１０４】
よって、例えば、図１５に示すように、第一層目のセレクトゲート電極のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じても、第一層目のセレクトゲート電極のコンタクト領域とゲート領域の接続箇所（太い線で示す）が狭くなることはなく、第一層目のセレクトゲート電極の抵抗値が増大しない。
【０１０５】
次に、上述したＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ部の製造方法について説明する。
【０１０６】
まず、図１６に示すように、例えば、熱酸化により、ｐ型シリコン基板４０上に厚さ約１０ｎｍのシリコン酸化膜４１ａを形成する。
【０１０７】
次に、図１７に示すように、ｎ−ウェル形成用のマスクを用いて、シリコン基板４０中にｎ型不純物（例えば、リン（Ｐ））をイオン注入し、ｎ−ウェル領域４２を形成する。ここで、ｎ−ウェル領域４２の形成は、例えば、３段階のイオン注入により実現する。即ち、第１段階では、例えば、１．５［ＭｅＶ］の加速エネルギー、４．０×１０１２ｃｍ−２のドーズ量で、リンをシリコン基板中にイオン注入し、第２段階では、例えば、７５０［ＫｅＶ］の加速エネルギー、８．０×１０１２ｃｍ−２のドーズ量で、リンをシリコン基板中にイオン注入し、第３段階では、例えば、１５０［ＫｅＶ］の加速エネルギー、１．０×１０１２ｃｍ−２のドーズ量で、リンをシリコン基板中にイオン注入する。
【０１０８】
また、ｐ−ウェル形成用のマスクを用いて、シリコン基板４０中にｐ型不純物（例えば、ホウ素（Ｂ））をイオン注入し、ｐ−ウェル領域４３を形成する。ここで、ｐ−ウェル領域４３の形成は、例えば、２段階のイオン注入により実現する。即ち、第１段階では、例えば、４００［ＫｅＶ］の加速エネルギー、４．０×１０１３ｃｍ−２のドーズ量で、ホウ素をシリコン基板中にイオン注入し、第２段階では、例えば、２００［ＫｅＶ］の加速エネルギー、１．０×１０１２ｃｍ−２のドーズ量で、ホウ素をシリコン基板中にイオン注入する。
【０１０９】
また、ｐ−ウェル領域４３中には、ｐ−ウェル領域４３よりも不純物濃度が高いｐ−フィールド領域４４が形成される。この後、シリコン酸化膜４１ａは、除去される。
【０１１０】
次に、図１８に示すように、温度約７５０℃の酸素雰囲気中において熱酸化を行い、シリコン基板４０上に厚さ約８ｎｍのシリコン酸化膜４１を形成する。また、例えば、ＣＶＤ法を用いて、シリコン酸化膜４１上に、ｎ型不純物（例えば、リン）を約２×１０２０ｃｍ−３含む厚さ約６０ｎｍのｎ型ポリシリコン膜４５を形成する。
【０１１１】
この後、さらに、例えば、ＣＶＤ法を用いて、ポリシリコン膜４５上に厚さ約１５０ｎｍのシリコン窒化膜４６を形成する。続けて、例えば、ＣＶＤ法を用いて、シリコン窒化膜４６上に厚さ約１００ｎｍのシリコン酸化膜４７を形成する。
【０１１２】
次に、図１９に示すように、ＰＥＰ（写真蝕刻工程）により、シリコン酸化膜４７上にレジストパターンを形成する。このレジストパターンをマスクにして、ＲＩＥ（反応性イオンエッチング）法により、シリコン酸化膜４７をエッチングする。また、シリコン酸化膜４７をマスクにして、ＲＩＥ法により、シリコン窒化膜４６をエッチングした後、シリコン酸化膜４７を除去する。
【０１１３】
この後、シリコン窒化膜４６をマスクにして、ＲＩＥ法により、ポリシリコン膜４５及びシリコン酸化膜４１を順次エッチングする。また、シリコン窒化膜４６をマスクにしてシリコン基板４０をエッチングし、シリコン基板４０に、底部がｐ−フィールド領域４４に達するトレンチ４８を形成する。
【０１１４】
次に、図２０に示すように、例えば、ＣＶＤ法を用いて、シリコン窒化膜４６上に、トレンチ４８を完全に満たすような厚さ約８２０ｎｍのＴＥＯＳ膜４９を形成する。この後、ＣＭＰ（化学的機械的研磨）法を用いて、ＴＥＯＳ膜４９を研磨し、トレンチ４８内のみにＴＥＯＳ膜４９を残存させ、ＳＴＩ（Shallow Trench Isolation）構造を完成させる。
【０１１５】
なお、シリコン窒化膜４６は、ＣＭＰ時のエッチングストッパとして機能するため、ＴＥＯＳ膜４９の表面は、シリコン窒化膜４６の表面にほぼ一致している（一般には、ＴＥＯＳ膜４９の表面は、シリコン窒化膜４６の表面よりも少し低くなる）。この後、シリコン窒化膜４６は、除去される。
【０１１６】
次に、図２１に示すように、例えば、ＣＶＤ法を用いて、ポリシリコン膜４５上に、ｎ型不純物（例えば、リン）を約２×１０２０ｃｍ−３含む厚さ約１００ｎｍのｎ型ポリシリコン膜５０を形成する。
【０１１７】
次に、図２２に示すように、例えば、ＣＶＤ法により、ポリシリコン膜５０上に厚さ約２００ｎｍのシリコン窒化膜５１を形成する。また、このシリコン窒化膜５１をパターニングし、ソース側及びドレイン側のセレクトゲートトランジスタが形成される領域を除き、シリコン窒化膜５１にカラム方向に延在するスリットを形成する。なお、スリットの幅（ロウ方向の幅）は、２００〜３００ｎｍである。
【０１１８】
さらに、ＣＶＤ法により、シリコン窒化膜５１上に厚さ約８０ｎｍのシリコン窒化膜５２を形成する。このシリコン窒化膜５２をＲＩＥによりエッチングすると、シリコン窒化膜５２は、シリコン窒化膜５１のスリットの側壁のみに残存する。
【０１１９】
この後、シリコン窒化膜５１，５２をマスクにして、ＲＩＥによりポリシリコン膜５０をエッチングすると、図２３に示すように、ポリシリコン膜５０には、スリット状の開口５３が形成される。ここで、開口５３の幅（ロウ方向の幅）は、ＳＴＩ構造を実現するＴＥＯＳ膜４９の幅（ロウ方向の幅）よりも狭くなっているため、フローティングゲートとなるポリシリコン膜４５，５０は、ウイング状となっている。
【０１２０】
なお、この後、シリコン窒化膜５１，５２は、除去される。
【０１２１】
次に、図２４に示すように、ポリシリコン膜５０上に絶縁膜５４を形成する。この絶縁膜５４は、例えば、厚さ約５ｎｍのシリコン酸化膜、厚さ約８ｎｍのシリコン窒化膜、厚さ約５ｎｍのシリコン酸化膜から構成される（いわゆるＯＮＯ膜）。また、例えば、ＣＶＤ法により、絶縁膜５４上に、約３．６×１０２０ｃｍ−３のｎ型不純物（例えば、リン）を含む厚さ約２００ｎｍのポリシリコン膜５５を形成する。
【０１２２】
次に、図２５に示すように、例えば、ＣＶＤ法を用いて、ポリシリコン膜５５上に、ｎ型不純物を含んだ厚さ約１００ｎｍのポリシリコン膜５６を形成する。また、例えば、ＣＶＤ法を用いて、ポリシリコン膜５６上に厚さ約１００ｎｍのタングステンシリサイド（ＷＳｉ）膜５７を形成する。続けて、ＣＶＤ法により、タングステンシリサイド膜５７上に厚さ約２８０ｎｍのシリコン窒化膜５８を形成する。また、ＣＶＤ法により、シリコン窒化膜５８上に厚さ約５０ｎｍのシリコン酸化膜（ＴＥＯＳ膜）５９を形成する。
【０１２３】
この後、ＰＥＰ（写真蝕刻工程）により、シリコン酸化膜５９上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥによりシリコン酸化膜５９をエッチングする。また、シリコン酸化膜５９をマスクにして、ＲＩＥによりシリコン窒化膜５８をエッチングした後、シリコン酸化膜５９は、除去される。
【０１２４】
次に、図２６乃至図２８に示すように、パターニングされたシリコン窒化膜５８をマスクにして、ＲＩＥにより、タングステンシリサイド膜５７、ポリシリコン膜５６，５５を順次エッチングする。これにより、ロウ方向に伸びるコントロールゲート電極ＣＧ０〜ＣＧ１５及びセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）が完成する。
【０１２５】
ここで、セレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）については、コンタクト領域を配置する部分が除去され、かつ、その部分においてカラム方向に９０°に折り曲がったパターンで形成される。また、コンタクト領域を配置する部分においては、隣りのセレクトゲート電極ＳＧＳ（上），ＳＧＤ（上）についても取り除かれる。
【０１２６】
次に、図２９乃至図３３に示すように、ＰＥＰにより、コンタクト領域を配置する部分にレジストパターン９０を形成する。このレジストパターン９０及びシリコン窒化膜５８をマスクにして、ＲＩＥにより、絶縁膜５４、ポリシリコン膜５０，４５を順次エッチングする。これにより、ロウ方向に伸びるフローティングゲート電極ＦＧと、セレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）（ゲート領域及びコンタクト領域）が完成する。この後、レジストパターン９０は、除去される。
【０１２７】
次に、図３４に示すように、シリコン窒化膜５８（コントロールゲート電極及びセレクトゲート）をマスクにして、セルフアラインにより、ｐ−ウェル領域４３にｎ型不純物（リン又はヒ素）をイオン注入し、ｎ型拡散層６１，６１ａ，６１ｂを形成する。なお、拡散層６１ａは、ＮＡＮＤセルユニットのソースとなり、拡散層６１ｂは、ＮＡＮＤセルユニットのドレインとなる。
【０１２８】
また、例えば、ＣＶＤ法を用いて、コントロールゲート電極ＣＧ０〜ＣＧ１５、セレクトゲート電極ＳＧＳ，ＳＧＤ及びフローティングゲート電極ＦＧの側壁に、スペーサとして、厚さ約６０ｎｍのシリコン窒化膜６０を形成する。
【０１２９】
次に、図３５に示すように、シリコン窒化膜６０上に厚さ約１．４５μｍのＢＰＳＧ膜６２を形成する。また、ＣＭＰ法を用いて、ＢＰＳＧ膜６２を約０．４μｍ研磨し、ＢＰＳＧ膜６２の表面を平坦にする。
【０１３０】
次に、図３６乃至図４２に示すように、ＢＰＳＧ膜６２上にエッチングストッパとしてのシリコン窒化膜９１を形成する。続けて、シリコン窒化膜９１上にＴＥＯＳ膜６４を形成する。
【０１３１】
また、ＰＥＰによりレジストパターンを形成する。このレジストパターンをマスクにして、ＲＩＥによりＴＥＯＳ膜６４をエッチングし、ＴＥＯＳ膜６４に配線溝を形成する。この時、シリコン窒化膜９１は、ＲＩＥにおけるエッチングストッパとして機能する。この後、レジストパターンが除去される。
【０１３２】
再び、ＰＥＰによりレジストパターンを形成する。このレジストパターンをマスクにして、ＲＩＥにより、ＢＰＳＧ膜６２、シリコン窒化膜６０及びシリコン酸化膜４１に、拡散層（ソース）６１ａ、拡散層（ドレイン）６１ｂに達するコンタクトホールＳ，Ｄを形成する。同時に、このＲＩＥにより、第一層目のセレクトゲート電極ＳＧＳ（下），ＳＧＤ（下）のコンタクト領域に達するコンタクトホールＳＳ，ＳＤを形成する。この後、レジストパターンが除去される。
【０１３３】
この後、配線溝の内面及びコンタクトホールの内面に、例えば、チタンと窒化チタンの積層からなるバリアメタル６５Ａ〜６５Ｅを形成する。また、ＴＥＯＳ膜６４上に、配線溝及びコンタクトホールを完全に満たすタングステン膜６６Ａ〜６６Ｅを形成する。このタングステン膜６６Ａ〜６６Ｅを、ＣＭＰ法により研磨し、配線溝及びコンタクトホール内のみに残すと、ＮＡＮＤセルユニットのソースに接続されるソース配線ＳＬ、ＮＡＮＤセルユニットのドレインに接続される配線６５Ｂ，６６Ｂ、ドレイン側セレクトゲート電極ＳＧＤ（下）に接続される配線ＳＤＬ、及びその他の配線６５Ｄ，６６Ｄ，ＳＳＬが形成される。
【０１３４】
次に、図４３乃至図４５に示すように、ＴＥＯＳ膜６４上にＴＥＯＳ膜９２を形成する。ＴＥＯＳ膜９２上にエッチングストッパとしてのシリコン窒化膜９３を形成する。続けて、シリコン窒化膜９３上にＴＥＯＳ膜９４を形成する。
【０１３５】
また、ＰＥＰによりレジストパターンを形成する。このレジストパターンをマスクにして、ＲＩＥによりＴＥＯＳ膜９４をエッチングし、ＴＥＯＳ膜９４に、ビット線やダミービット線などのための配線溝を形成する。この時、シリコン窒化膜９３は、ＲＩＥにおけるエッチングストッパとして機能する。この後、レジストパターンが除去される。
【０１３６】
再び、ＰＥＰによりレジストパターンを形成する。このレジストパターンをマスクにして、ＲＩＥにより、シリコン窒化膜９３及びＴＥＯＳ膜９２に、配線６５Ｂ，６６Ｂに達するコンタクトホールＢ及びその他のコンタクトホールＳＳ１，ＳＳ２を形成する。この後、レジストパターンが除去される。
【０１３７】
この後、配線溝の内面及びコンタクトホールの内面に、例えば、チタンと窒化チタンの積層からなるバリアメタル６８を形成する。また、ＴＥＯＳ膜９４上に、配線溝及びコンタクトホールを完全に満たす金属膜（例えば、アルミニウム膜）６９を形成する。この金属膜６９を、ＣＭＰ法により研磨し、配線溝及びコンタクトホール内のみに残すと、複数のビット線ＢＬ、及びソース側セレクトゲート電極ＳＧＳ（下）を配線ＳＳＬに接続するための配線９５が形成される。
【０１３８】
なお、これらの配線上には、シリコン窒化膜からなるパッシベーション膜が形成される。
【０１３９】
以上の製造工程により、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
【０１４０】
以上、説明したように、本発明の不揮発性半導体メモリによれば、次のような効果を奏する。
【０１４１】
第一に、カラム方向に隣接する二つのセレクトゲート電極（ソース側、ドレイン側）に関し、両セレクトゲート電極のコンタクト領域は、互いに対向しないように配置されている。また、一方のセレクトゲート電極は、他方のセレクトゲート電極のコンタクト領域に対向する部分で切断されている。
【０１４２】
よって、カラム方向に隣接する二つのセレクトゲート電極のゲート領域（コンタクト領域以外のライン状の領域）の間隔を、コンタクト領域のサイズに関係なく狭めることができ、メモリセルアレイ部の記憶容量の増大や、メモリセルアレイ部の面積縮小などに貢献できる。
【０１４３】
また、複数箇所で切断されたセレクトゲート電極（第一層目）は、コンタクト領域を介して上層の配線により互いに接続される。この配線を、低抵抗材料、例えば、チタンと窒化チタンからなるバリアメタルとタングステン膜により構成すれば、セレクトゲート電極の低抵抗化にも貢献できる。
【０１４４】
第二に、第一層目のセレクトゲート電極に対するコンタクト領域が形成される部分においては、第二層目のセレクトゲート電極が取り除かれているが、この第二層目のセレクトゲート電極のコンタクト領域近傍のパターンは、カラム方向の長さｒがセレクトゲート電極のゲート長ｇよりも大きくなっている（例えば、カラム方向に９０°に折り曲がっている）。また、当然に、第二層目のセレクトゲート電極の直下には、第一層目のセレクトゲート電極が存在する。
【０１４５】
よって、第一層目のセレクトゲート電極のコンタクト領域のパターニング時に、フォトリソグラフィ工程でのレジストの合せずれが生じても、第一層目のセレクトゲート電極のコンタクト領域とゲート領域の接続箇所が狭くなることはなく、第一層目のセレクトゲート電極の抵抗値が増大しない。
【０１４６】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４７】
【図１】第１実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭの平面パターンの概略を示す図。
【図２】図１の領域ＸＤを拡大して示す図。
【図３】図１の領域ＸＳを拡大して示す図。
【図４】図１のＮＡＮＤ型ＥＥＰＲＯＭの断面を示す図。
【図５】図１のＥＥＰＲＯＭの第１の配線層の平面パターンを示す図。
【図６】図１のＥＥＰＲＯＭの第２の配線層の平面パターンを示す図。
【図７】第２実施の形態に関わるＮＡＮＤ型ＥＥＰＲＯＭの平面パターンの概略を示す図。
【図８】図７の領域ＸＤを拡大して示す図。
【図９】図７の領域ＸＳを拡大して示す図。
【図１０】図７のＥＥＰＲＯＭの第１の配線層の平面パターンを示す図。
【図１１】図７のＥＥＰＲＯＭの第２の配線層の平面パターンを示す図。
【図１２】第３実施の形態に関わるＥＥＰＲＯＭの第１の配線層の平面パターンを示す図。
【図１３】第３実施の形態に関わるＥＥＰＲＯＭの第２の配線層の平面パターンを示す図。
【図１４】第１の効果であるセレクトゲート間の縮小について示す図。
【図１５】第２の効果であるコンタクト領域の抵抗減少について示す図。
【図１６】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図１７】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図１８】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図１９】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図２０】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図２１】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図２２】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図２３】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図２４】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図２５】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図２６】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図２７】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図２８】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図２９】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図３０】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図３１】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図３２】図２９のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。
【図３３】図３０のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。
【図３４】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図３５】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図３６】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図３７】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図３８】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図３９】図３６のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図。
【図４０】図３６のＸＬ−ＸＬ線に沿う断面図。
【図４１】図３７のＸＬＩ−ＸＬＩ線に沿う断面図。
【図４２】図３７のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図４４】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図４５】本発明に関わるＥＥＰＲＯＭの製造方法の一工程を示す断面図。
【図４６】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ部の構成を示す回路図。
【図４７】ＮＡＮＤ型ＥＥＰＲＯＭの平面パターンの概略を示す図。
【図４８】図４７の領域ＸＤを拡大して示す図。
【図４９】図４７の領域ＸＳを拡大して示す図。
【図５０】図４７のＮＡＮＤ型ＥＥＰＲＯＭの断面を示す図。
【図５１】ＮＡＮＤ型ＥＥＰＲＯＭの平面パターンの概略を示す図。
【図５２】ＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図５３】ＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図５４】図５２のＬＩＶ−ＬＩＶ線に沿う断面図。
【図５５】図５２のＬＶ−ＬＶ線に沿う断面図。
【図５６】図５２のＬＶＩ−ＬＶＩ線に沿う断面図。
【図５７】図５２のＬＶＩＩ−ＬＶＩＩ線に沿う断面図。
【図５８】ＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図５９】ＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図６０】図５８のＬＸ−ＬＸ線に沿う断面図。
【図６１】図５８のＬＸＩ−ＬＸＩ線に沿う断面図。
【図６２】図５８のＬＸＩＩ−ＬＸＩＩ線に沿う断面図。
【図６３】図５８のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図。
【図６４】図５８のＬＸＩＶ−ＬＸＩＶ線に沿う断面図。
【図６５】図５９のＬＸＶ−ＬＸＶ線に沿う断面図。
【図６６】ＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図６７】ＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図６８】図６６のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿う断面図。
【図６９】図６６のＬＸＩＸ−ＬＸＩＸ線に沿う断面図。
【図７０】図６６のＬＸＸ−ＬＸＸ線に沿う断面図。
【図７１】図６６のＬＸＸＩ−ＬＸＸＩ線に沿う断面図。
【図７２】図６６のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う断面図。
【図７３】図６７のＬＸＸＩＩＩ−ＬＸＸＩＩＩ線に沿う断面図。
【図７４】図６７のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図。
【図７５】図６７のＬＸＸＶ−ＬＸＸＶ線に沿う断面図。
【図７６】図６７のＬＸＸＶＩ−ＬＸＸＶＩ線に沿う断面図。
【図７７】図６７のＬＸＸＶＩＩ−ＬＸＸＶＩＩ線に沿う断面図。
【図７８】ＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図７９】ＥＥＰＲＯＭの製造方法の一工程を示す平面図。
【図８０】図７８のＬＸＸＸ−ＬＸＸＸ線に沿う断面図。
【図８１】図７８のＬＸＸＸＩ−ＬＸＸＸＩ線に沿う断面図。
【図８２】図７８のＬＸＸＸＩＩ−ＬＸＸＸＩＩ線に沿う断面図。
【図８３】図７８のＬＸＸＸＩＩＩ−ＬＸＸＸＩＩＩ線に沿う断面図。
【図８４】図７９のＬＸＸＸＩＶ−ＬＸＸＸＩＶ線に沿う断面図。
【図８５】図７９のＬＸＸＸＶ−ＬＸＸＸＶ線に沿う断面図。
【図８６】図７９のＬＸＸＸＶＩ−ＬＸＸＸＶＩ線に沿う断面図。
【図８７】図７９のＬＸＸＸＶＩＩ−ＬＸＸＸＶＩＩ線に沿う断面図。
【図８８】従来の第１の課題であるセレクトゲート間の距離について示す図。
【図８９】従来の第１の課題であるセレクトゲート間の距離について示す図。
【図９０】従来の第２の課題であるコンタクト領域の合せずれについて示す図。
【図９１】従来の第２の課題であるコンタクト領域の合せずれについて示す図。
【符号の説明】
【０１４８】
１０，４０：シリコン基板、１１：素子分離膜、１２：ｎ型拡散層、１２ａ：ソース拡散層、１２ｂ：ドレイン拡散層、１３：ゲート絶縁膜、１４：フローティングゲート電極、１５：絶縁膜（ＯＮＯ膜）、１６：ポリシリコン膜、１７：シリコン窒化膜（マスク材）、１８Ａ，１８Ｂ：レジストパターン、１９：ＢＰＳＧ膜、２０，３５，９１，９３：シリコン窒化膜（エッチングストッパ）、２１，３４，３６：ＴＥＯＳ膜、２２Ａ〜２２Ｆ，３７Ａ，７０Ａ：配線溝、２３Ａ〜２３Ｆ，３７Ｂ，７０Ｂ：コンタクトホール、２４，２６，２８，３０，３２，３８，６５，６８，７１：バリアメタル（Ｔｉ／ＴｉＮ）、２５，２７，２９，３１，３３：タングステン膜、３９、６９，７２：金属膜、４２：ｎ−ウェル領域、４３：ｐ−ウェル領域、４４：ｐ−フィールド領域、４５，５０，５５，５６，６３：ポリシリコン膜、４６，５１，５２，５８，６０：シリコン窒化膜、４７，５９：シリコン酸化膜、４８：トレンチ、４９：素子分離膜（ＳＴＩ）、６４，９２，９４：ＴＥＯＳ膜、５３：スリット、５４：絶縁膜（ＯＮＯ膜）、５７：タングステンシリサイド膜、６１：ｎ型拡散層、６１ａ：ソース拡散層、６１ｂ：ドレイン拡散層、６２：ＢＰＳＧ膜、６６，６７：タングステン膜、９５：配線、ＣＧ０〜ＣＧ１５：コントロールゲート電極、ＳＧＳ（下）：第一層目のソース側セレクトゲート電極、ＳＧＤ（下）：第一層目のドレイン側セレクトゲート電極、ＳＧＳ（上）：第二層目のソース側セレクトゲート電極、ＳＧＤ（上）：第二層目のドレイン側セレクトゲート電極、Ｓ，Ｄ，ＳＳ，ＳＤ，Ｂ，ＳＳ１，ＳＳ２：コンタクトホール、ＢＬ０〜ＢＬｋ，ＢＬｉ：ビット線、ＳＬ：ソース線、ＳＳＬ，ＳＳＬ１，ＳＳＬ２：ソース側セレクトゲート電極に接続される配線、ＳＤＬ１，ＳＤＬ２：ドレイン側セレクトゲート電極に接続される配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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