(57)【特許請求の範囲】
【請求項１】
変調周波数により変調された信号（Ｉ）であって、変調周期は前記変調周波数の逆数として定義されている信号を、検出するための電気回路（１）であって、
前記変調された信号（Ｉ）を電気信号に変換するための変換手段（Ｔ）と、
前記電気信号を、前記変調周波数の４倍またはその倍数に等しいサンプリング周波数でサンプリングするためのサンプリング手段（Ｓ）と、
前記変調周期の半分だけ離れた２つの第１サンプルの間の第１差異を評価するための第１の減算手段（ＳＵＢ１）と、
前記変調周期の半分だけ離れた２つの第２サンプルの間の第２差異を評価するための第２の減算手段であって、前記第２サンプルは、前記第１サンプルに対して、４分の１である前記変調周期の所定の割合で、時間シフトされる、第２の減算手段（ＳＵＢ２）と、
を備えるとともに、
前記第１の減算手段（ＳＵＢ１）により評価された複数の後続の第１差異の第１合計を評価するための第１合計手段（ＳＵＭ１）と、
前記第２の減算手段（ＳＵＢ２）により評価された複数の後続の第２差異の第２合計を評価するための第２合計手段（ＳＵＭ２）と、
を備えることを特徴とする電気回路。
【請求項２】
前記変換手段（Ｔ）は、フォトダイオード（ＰＤ）と、前記フォトダイオードの電気出力信号を増幅させるためのソースフォロワ（ＭＰ２、ＭＰ３）とを備える、ことを特徴とする請求項１に記載の電気回路（１）。
【請求項３】
蓄積ノード（ＳＮ）が、前記フォトダイオード（ＰＤ）と前記ソースフォロワ（ＭＰ２、ＭＰ３）の間に配置されている、ことを特徴とする請求項２に記載の電気回路（１）。
【請求項４】
光生成されたＤＣ電流に等しい電流を、前記フォトダイオード（ＰＤ）を介して取り込むための電流ソース（ＭＰ５）が、前記フォトダイオード（ＰＤ）に直列に接続されている、ことを特徴とする請求項２または３に記載の電気回路（１）。
【請求項５】
前記サンプリング手段（Ｓ）は、少なくとも２つのスイッチおよび／または蓄積ノードを備えることを特徴とする請求項１乃至請求項４のいずれかに記載の電気回路（１）。
【請求項６】
前記変換手段（Ｔ）と前記サンプリング手段（Ｓ）とが、ドリフト場（drift field）復調ピクセルまたはロックイン（lock-in）原理を用いたピクセルの１つの要素に組み合わされている、ことを特徴とする請求項１に記載の電気回路（１）。
【請求項７】
前記第１および第２合計手段（ＳＵＭ１、ＳＵＭ２）によりそれぞれ評価された前記第１および第２合計を前処理する前処理手段であって、前記第１および第２合計の平方の合計を計算する、または、前記第１および第２合計の比率を計算するための前処理手段（ＰＰ）をさらに備える、ことを特徴とする請求項１乃至請求項６のいずれかに記載の電気回路（１）。
【請求項８】
前記電気回路の出力信号を読み出すための読み取り手段（ＲＯ）をさらに備えることを特徴とする請求項１乃至請求項７のいずれかに記載の電気回路（１）。
【請求項９】
複数のピクセル（１．１１〜１．ｎｍ）を備える１次元または２次元アレイセンサであって、
前記ピクセル（１．１１〜１．ｎｍ）の少なくとも１つ、および、それぞれが、請求項１乃至請求項８のいずれかに記載の電気回路を備える、ことを特徴とする１次元または２次元アレイセンサ。
【請求項１０】
変調された信号（Ｉ）を復調するための装置（１０）であって、
前記変調された信号（Ｉ）を検出するための検出手段と、
エンベロープ振幅および／または時間的位相を、前記検出手段の出力から評価するための評価手段（ＥＶ）と、を備え、
前記検出手段は、請求項１乃至請求項８のいずれかに記載の電気回路（１．１１〜１．ｎｍ）を備える、ことを特徴とする装置。
【請求項１１】
前記検出手段は、並列出力を有する複数のピクセル（１．１１〜１．ｎｍ）を備え、
前記ピクセル（１．１１〜１．ｎｍ）の少なくとも１つ、および、それぞれが、請求項１乃至請求項８のいずれかに記載の電気回路を備え、
前記装置（１０）は、各電気回路を個別に読み出すための少なくとも１つのオンチップアドレスデコーダ（ＣＡＤ、ＲＡＤ）をさらに備える、ことを特徴とする請求項１０に記載の装置（１０）。
【請求項１２】
変調周波数により変調された信号（Ｉ）であって、変調周期は前記変調周波数の逆数として定義されている信号を検出するための方法であって、
前記変調された信号（Ｉ）を電気信号に変換するステップと、
前記電気信号を、前記変調周波数の４倍またはその倍数に等しいサンプリング周波数でサンプリングするステップと、
前記変調周期の半分だけ離れた２つの第１サンプルの間の第１差異を評価するステップと、
前記変調周期の半分だけ離れた２つの第２サンプルの間の第２差異を評価するステップであって、前記第２サンプルは、前記第１サンプルに対して、４分の１である前記変調周期の所定の割合で、時間シフトされる、ステップと、
を備えるとともに、
複数の後続の第１差異の第１合計が、評価され、
複数の後続の第２差異の第２合計が、評価される、
ことを特徴とする方法。
【請求項１３】
前記第１および第２合計は、前記変調された信号（Ｉ）のエンベロープ振幅および／または時間的位相の評価に使用される前に前処理され、前記第１および第２合計の平方の合計、または、前記第１および第２合計の比率が計算される、ことを特徴とする請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、振幅および位相の局部変動を時間の関数として測定する必要がある時間的に変調された信号、好ましくは光放射場、を基とする、すべての検知および測定技術に関する。特に、本発明は、このような振幅および位相を検知する復調ピクセルの、高密度の１または２次元アレイを必要とする、すべての検知および測定技術に関する。これらの技術は、光コヒーレンス断層撮影法（ＯＣＴ：optical coherence tomography）、飛行時間（ＴＯＦ：time-of-flight）範囲撮影および多重波インターフェロメトリーを含む。
【背景技術】
【０００２】
局部振幅および位相が時間の関数として変化する時間的に変調された光放射場に基づく、多くの光検知および測定技術が、知られている。これらの技術は、振幅および位相の、空間的かつ時間的に分解された測定、いわゆる変調された放射場の復調、を必要とする。この単一の測定点での復調機能を提供することができる、いくつかの電子回路およびデジタル信号処理アルゴリズムが、存在するが、これらの解決法のいずれも、復調光センサを、高密度かつ大規模並列の確実に動作するアレイに集積化することは、可能ではない。
【０００３】
標準的なＡＭ復調は、入力信号の帯域通過フィルタリング、整流、および低域通過フィルタリングにより構成される。この技術は、ＡＭ無線レシーバ向けに広く知られている。その不利な点は、１０ｋＨｚ未満の周波数に対し、大きなＲＣ定数を必要とすることであり、これは、小さなピクセルサイズおよび新たなＣＭＯＳプロセスに適合しない。
【０００４】
入力信号を、１つの経路において、搬送波周波数に一致するオシレータ信号によって乗算し、２つ目の経路において、オシレータの９０度シフトされた信号によって乗算することによる直接検出は、振幅および位相の検出を可能にする。しかし、信号の乗算は、複雑であり、かつ、各ピクセルにて使用できる電力に比べて消費電力が高く（典型的には数μＷ）、したがって、ピクセルフィールドにおける大規模の並列集積化には適していない。
【０００５】
入力信号のオーバーサンプリングに基づくいくつかのデジタル復調技術が、知られている。ナイキストサンプリング定理（Nyquist Sampling theorem）によると、サンプリング速度は、入力信号バンド幅の２倍より上でなくてはならない。デジタル信号復調アルゴリズムは、通常、１ピクセル（５０トランジスタより多い）で実施するには複雑すぎる。以下の概略的なリストは、デジタル復調技術の概要を提供する。
【０００６】
●広く使用されている方法は、離散フーリエ変換を適用して、逆変換の前に、マイナスおよびゼロ周波数成分を除去し、スペクトルを再集中させる。この方法は、Ｓ．Ｓ．Ｃ．チム（Chim）およびＧ．Ｓ．キノ（Kino）らの“相関マイクロスコープ（Correlation microscope）”、１９９０年、Opt. Lett. 15、５７９〜５８１頁に述べられている。
【０００７】
●入力信号が、入力信号の変調周波数の４倍の周波数でサンプリングされた場合、局部エンベロープを検出するための種々のアルゴリズムが知られている。１つの評価を、Ｋ．Ｇ．ラーキン（Larkin）の“白光インターフェロメトリーにおけるエンベロープ検出のための効率的な非線形アルゴリズム（Efficient nonlinear algorithm for envelope detection in white light interferometry）”、１９９６年、J. Opt. Soc. Am. 13、８３２〜８４３頁に、見ることができる。しかし、これらの全ては、乗算を含んでおり、したがって、電力効率の高いピクセル構造には適用できない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、時間的に変調された信号の空間的かつ時間的に分解された振幅および位相を、復調を目的として検出することができ、しかし、先行技術の不利な点は持たない電気回路を提供することである。この回路は、そのコンパクトなサイズ、低い電力消費、駆動の簡潔さ、独立した信号の前処理能力、および半導体プロセスの製造許容度に関する動作の頑強性などにより、高密度の１または２次元アレイに集積化可能となるであろう。本発明のさらなる目的は、変調された信号の空間的かつ時間的に分解された復調のための、１または２次元アレイセンサおよび装置を提供することである。本発明のさらに他の目的は、変調された信号を検出するための方法を提供することである。これらおよび他の目的は、独立請求項にて定義された電気回路、アレイセンサ、装置および方法によって達成され、有利な実施形態は、従属請求項にて定義される。
【課題を解決するための手段】
【０００９】
本発明は、エンベロープ検出を、２つの異なるタスクに分ける。それは、
（ｉ）ピクセル内に集積化するための低電力データ圧縮部、および
（ｉｉ）乗算を必要とし、制約が許せばピクセル内で、あるいは必要条件によってはピクセル外またはチップ外でさえ行うことができる、最終的な振幅および位相の再構築、である。
【００１０】
本発明に係る電気回路は、上に特定された２つのタスクのうちの１つ目（ｉ）を行う。入力信号は、局部検知され、信号の変調周波数の４倍の周波数でサンプリングされる。減算／合計ステージが、いくつかの平均周期の間に、変調周期ごとに、この変調周期の半分だけ離れた２つのサンプル間の差異を累算する。２つのステージは、好ましくは４分の１周期である、変調周期の所定のまたは予め定められた割合で、互いに対して時間シフトされる。結果として生じる２つの出力信号が、第２タスク（ｉｉ）において、局部エンベロープ振幅および時間的位相の決定に用いられ、平均周期にわたる平均値を表す。これらの電気回路は、非常に少ない電力を消費し、かつ小さな面積を必要とする回路により実現することができ、線形または２次元アレイセンサにおける多数のピクセルの実現を可能にする。
【００１１】
したがって、変調周波数によって変調され、変調周期は変調周波数の逆数として定義されている信号を検出するための発明的な電気回路は、変調された信号を電気信号に変換するための変換手段と、前記電気信号を、変調周波数の４倍またはその倍数に等しいサンプリング周波数でサンプリングするためのサンプリング手段と、変調周期の半分だけ離れた２つの第１サンプルの間の第１差異を評価するための第１の減算手段と、変調周期の半分だけ離れた２つの第２サンプルの間の第２差異を評価するための第２の減算手段であって、前記第２サンプルは、前記第１サンプルに対して、好ましくは４分の１周期である、変調周期の所定のまたは予め定められた割合で、時間シフトされる、第２の減算手段と、を備える。電気回路は、前記第１の減算手段により評価された複数の後続の第１差異の第１合計を評価するための第１合計手段と、前記第２の減算手段により評価された複数の後続の第２差異の第２合計を評価するための第２合計手段と、をさらに備える。
【００１２】
本発明に係る１次元または２次元アレイセンサは、複数のピクセルを備え、ピクセルの少なくとも１つ、および好ましくはそれぞれが、本発明に係る電気回路を備える。
【００１３】
変調された信号を復調するための発明的な装置は、変調された信号を検出するための検出手段と、エンベロープ振幅および／または時間的位相を、前記検出手段の出力から評価するための評価手段と、を備える。前記検出手段は、本発明に係る電気回路を備える。
【００１４】
変調周波数により変調された信号であって、変調周期は変調周波数の逆数として定義されている信号を検出するための方法は、変調された信号を電気信号に変換するステップと、前記電気信号を、変調周波数の４倍またはその倍数に等しいサンプリング周波数でサンプリングするステップと、変調周期の半分だけ離れた２つの第１サンプルの間の第１差異を評価するステップと、変調周期の半分だけ離れた２つの第２サンプルの間の第２差異を評価するステップであって、前記第２サンプルは、前記第１サンプルに対して、好ましくは４分の１周期である、変調周期の所定のまたは予め定められた割合で、時間シフトされる、ステップと、を備える。複数の後続の第１差異の第１合計が、評価され、複数の後続の第２差異の第２合計が、評価される。
【００１５】
サンプリングされた信号の間の位相シフトは、正確に変調周期の４分の１である必要なない。非均一なサンプリンググリッドを処理し、変調の振幅および位相のために数学的に正しい値を抽出する数値的な方法が、知られている（Ａ．Ｂ．ケイン（Cain）、およびＪ．Ｈ．ファーツィガー（Ferziger）およびＷ．Ｃ．レイノルズ（Reynolds）ら、“高速フーリエ変換を用いた非均一グリッドの離散直交関数の拡張（Discrete orthogonal function expansion for non-uniform grids using the fast Fourier transform）”、１９８４年、J. computational physics 56、２７２〜２８６頁を参照されたい）。
【００１６】
本発明に係る電気回路は、電磁気、超音波または化学信号などの任意の入力信号に使用することができる。しかしながら、以下において、本発明は光信号を例として説明される。
【発明を実施するための最良の形態】
【００１７】
図１は、電気回路１のブロック図を示しており、すなわち、本発明に係る復調ピクセルを示している。電気回路１は、変換ステージＴと、サンプリングすなわちサンプルおよびホールドステージＳと、２つの減算ステージＳＵＢ１およびＳＵＢ２と、２つの合計ステージＳＵＭ１およびＳＵＭ２と、１つの前処理ステージＰＰと、読み出しステージＲＯと、を備える。サンプリングステージＳの後で、信号経路は、２つのチャンネル２１，２２に分割される。第１チャンネル２１は、第１の減算ステージＳＵＢ１と、その後の第１の合計ステージＳＵＭ１とを含み、第２チャンネル２２は、第２の減算ステージＳＵＢ２と、その後の第２の合計ステージＳＵＭ２とを含む。
【００１８】
好ましくは光放射場である入力信号Ｉは、変換ステージＴにおいて検知され、任意の種類の電気信号（例えば、Ｓ．ブルカン（Bourquin）およびＰ．サイツ（Seitz）らの米国特許第６，４６９，４８９号に記載されているような、電荷、電圧または電流）に変換される。変換ステージＴは、近似するまたは正確なオフセット補正、非線形の信号圧縮またはこれらの両方を有してもよい。オフセット補正および信号圧縮は、検出システムのダイナミックレンジを増大させる。その理由は、入力信号が、復調プロセスに対して有用な情報を持たない大きなＤＣオフセットを持つかもしれないためである。
【００１９】
サンプリングステージＳは、電気信号Ｓを、変調周波数ｆの４倍の周波数でサンプリングする。
【数１】
0004579232.tif 000002
ここで、
【数２】
0004579232.tif 000003
【００２０】
これは、スイッチまたは類似のデバイスにより行うことができる。最も単純なケースでは、スイッチは、電圧または電流信号向けの１つの電界効果トランジスタ（ＦＥＴ：field-effect transistor）あるいは荷電信号向けの電荷結合素子（ＣＣＤ：charge-coupled-device）ゲートである。ドリフト場（drift field）復調ピクセル（特許出願第ＧＢ−０２１４２５７．８号を参照されたい）またはロックイン（lock-in）の原理（国際特許出願第９６／１５６２６を参照されたい）を用いたピクセルは、変換ステージＴとサンプリングステージＳの代わりとなることができる。
【００２１】
減算ステージＳＵＢ１，ＳＵＢ２は、変調周期の半分だけ離れた２つのサンプル間の差異を決定する。２つの減算ステージＳＵＢ１，ＳＵＢ２は、４分の１周期で互いに対して時間シフトされている。
【数３】
0004579232.tif 000004
【００２２】
各減算ステージＳＵＢ１およびＳＵＢ２には、それぞれ、その対応する合計ステージＳＵＭ１およびＳＵＭ２が続く。合計ステージＳＵＭ１，ＳＵＭ２は、特定の数Ｎの差異の合計を生成する。
【数４】
0004579232.tif 000005
【００２３】
ここで、ＳＵＭ１およびＳＵＭ２に対し、それぞれ、ｊ＝Ｉ，ＩＩである。合計ステージＳＵＭ１，ＳＵＭ２は、検出システムのダイナミックを増加させるために、非線形の信号圧縮を有してもよい。
【００２４】
前処理ステージＰＰは、２つの合計信号の比率の計算またはそれらの平方の合計などの、特定の追加機能の集積化を可能にする。必要に応じて、第２のサンプルおよびホールドステージを含んでもよい。前処理ステージＰＰは、また、パススルー（pass-through）であってもよい。
【００２５】
読み出しステージＲＯは、前処理ステージＰＰから信号を読み出す機能を果たす。読み出しステージＲＯは、並列または連続データ送信をサポートしてもよい。第３のサンプルおよびホールドステージを含ませて、読み出しタイミングを、減算および合計ステージＳＵＢ，ＳＵＭの同期機能から独立させることもできる。読み出しステージは、好ましくは、ランダムアドレス指定用に設計される。
【００２６】
すべてのステージは、変調周波数ｆあるいはその倍数またはその何分の１かに同期される。
【００２７】
以下、ピクセルステージＴ，Ｓ，ＳＵＢ，ＳＵＭ，ＰＰ，ＲＯの回路の好適な実施形態を述べる。
【００２８】
図２は、変換ステージＴの実施形態を示しており、これは、光Ｉを対応する電圧に変換する。回路には、グランド電圧ＶＳＳおよび供給電圧ＶＤＤＡが供給される。フォトダイオードＰＤは、光検知素子であり、内部キャパシタンスＣｐｄを有する。吸収された光は、プラスにプリチャージされたキャパシタンスにおいて、マイナスの電子電荷を生成し、電圧降下を生じさせる。結果として生じる電圧は、２つのｐチャンネルＭＯＳトランジスタＭＰ２およびＭＰ３によって形成されＭＰ３を電流ソースとするソースフォロワ（source follower）によって増幅される（単位利得、高い入力インピーダンス、低い出力インピーダンス）。ＭＰ３のゲートのバイアス電圧ｖｂｉａｓは、ソースフォロワにより使用される電流を定める。変換ステージＴの出力ラインは、Ｔ＿ｏｕｔで示されている。フォトダイオードＰＤは、一定時間の後に、ｎ−チャンネルＭＯＳトランジスタＭＮ１によって固定電圧ｖｒｅｓｅｔにリセットされ、ＤＣオフセットが減じられる。フォトダイオードリセット信号ｒｓｐｄは、トランジスタＭＮ１を制御する。
【００２９】
変換ステージＴは、蓄積ノードＳＮにより拡張することができ、蓄積ノードＳＮは、ソースフォロワおよびそれ以降の回路のバンド幅を減少させ、これにより、システム内のノイズを減少させる。この変換ステージＴの変形の実施形態が、図３に示されている。ｎ−チャンネルＭＯＳトランジスタＭｓｔｏｒｅおよびＭｒｓｓｔｏｒｅは、それぞれ、それらのゲート電圧ｓｔｏｒｅおよびｒｓｓｔｏｒｅにより制御されるスイッチとして機能する。フォトダイオードＰＤをリセットする前に、スイッチＭｓｔｏｒｅが閉じられ、そして再び開かれ、フォトダイオードＰＤにおける電圧を、キャパシタＣｓｔｏｒｅにサンプリングする。Ｃｓｔｏｒｅに蓄積された電圧は、ソースフォロワＭＰ２，ＭＰ３により増幅される。次いで、スイッチＭｒｓｓｔｏｒｅが、閉じて、再び開き、これによりＣｓｔｏｒｅにおける電圧を、電圧ｖｒｅｓｅｔにリセットする。
【００３０】
変換ステージＴのさらなる変形が、オフセット補正を改善する。フォトダイオードＰＤを介して光生成された（photogenerated）ＤＣ電流に等しい電流を取り込む、電流ソースＭＰ５が、フォトダイオードＰＤに直列に接続される。図４は、可能な実施例を示している。２つの動作モードが可能である。
【００３１】
●調整された電流補正：トランジスタＭＰ４が、スイッチとして使用される。電流ソースＭＰ５は、スイッチＭＰ４が閉じている場合に、順方向バイアスされたダイオードのように動作し、補正電流は、光生成された電流に正確に一致する。スイッチＭＰ４が再び開くと、ＭＰ５を介した電流が、光電流の変化から独立する。
【００３２】
●低域通過フィルタされた電流補正：トランジスタＭＰ４が、抵抗として使用され、トランジスタＭＰ５のゲートキャパシタンスにより低域通過フィルタを形成する。追加のキャパシタが、このフィルタのカットオフ周波数を適合させるために必要となることもある。電流ソースＭＰ５は、補正電流を生成し、これは、フィルタのカットオフ周波数よりも高い周波数の光電流の変化から独立している。
【００３３】
モードは、ＭＰ４の正しいゲート電圧ｒｓｏｃを選ぶことにより、選択される。
【００３４】
トランジスタＭＰ６は、追加のスイッチであり、この改善されたオフセット補正をスイッチオフすることを可能にする。電圧ｏｃｓｗｉは、スイッチＭＰ６を制御する。
【００３５】
サンプリングステージＳは、例えばＮＭＯＳスイッチまたはトランスミッションゲートなどの単純なスイッチで、図５（ａ）、図５（ｂ）および図５（ｃ）に示されるように構成することができ、あるいは、蓄積ノードを含むことができる。追加の蓄積ノードは、サンプルおよびホールド動作を可能にする。
【００３６】
変換ステージＴならびにサンプルおよびホールドステージＳは、例えば図６に示されるドリフト場変調ピクセル、または図７に示されるロックイン（lock-in）ピクセルなどの、１つのデバイスに組み合わせてもよい。これらの種類のピクセルは、特許出願第ＧＢ−０２１４２５７．８号および国際特許出願第９６／１５６２６号に記載されており、これらは参考のためにここに組み込まれる。
【００３７】
図８は、減算ステージＳＵＢ１またはＳＵＢ２のうちの１つの実施例およびそれぞれに割り当てられた合計ステージＳＵＭ１またはＳＵＭ２を示している。ｐｈａｓｅ１およびｐｈａｓｅ２は、重ならない反対の位相クロックである。ｐｈａｓｅ１の間、サンプルされた信号の最初のサンプルと基準電圧ｖｒｅｆの間の電圧差に比例する電荷が、キャパシタＣｓｕｂに蓄積される。ｐｈａｓｅ２の間、サンプルされた信号の次のサンプルと演算トランスコンダクタンス増幅器（ＯＴＡ：operational transconductance amplifier）の間のマイナス入力における電圧の間の電圧差に比例する電荷が、蓄積され、これは、ｖｒｅｆに近い。キャパシタＣｓｕｂにおけるｐｈａｓｅ１とｐｈａｓｅ２の間の電荷の差が、キャパシタＣｉｎｔにおける電荷に加えられる。このプロセスが、特定の回数、繰り返される。このステージの出力信号は、したがって、電圧差の合計に比例する。
【００３８】
前処理ステージＰＰの例として、合計ステージ信号の平方の合計
【数５】
0004579232.tif 000006
を計算する１つの平方ステージ、または、これらの比率
【数６】
0004579232.tif 000007
を計算するステージがある。このような回路自体は、半導体回路に関する標準的な教本により知られている。
【００３９】
図９は、蓄積ノードを有する、１つの信号ＲＯ＿ｉｎの読み出しステージＲＯの実施形態を示している。信号ＲＯ＿ｉｎは、スイッチＭｓｔｏｒｅを介して、読み出し蓄積ノードＲＳＮにサンプリングされる。読み出し記憶ノードＲＳＮのキャパシタンスは、モスキャップ（moscap）ＭＣにより増加され、ノイズを減少させる。読み出しスイッチＭｒｄが閉じられている場合、信号は、ＭＯＳトランジスタＭｆｏｌｌｏｗおよびＭｃｓによって構成されたソースフォロワによって、ピクセル外で駆動される。
【００４０】
図１に示されるような複数の電気回路１．１１，１．１２．．．，１．１ｍ；．．．１．ｎｍを、図１０に示すように、１または２次元アレイに積み重ねることができる。回路１．１１〜１．ｎｍのそれぞれは、フォトダイオードと、図１を参照して説明されたステージＳ、ＳＵＢ、ＳＵＭ、ＰＰおよびＲＯを備える電子回路Ｃと、により構成される。これにより、回路１．１１〜１．ｎｍは、アレイセンサのピクセルを形成し、アレイセンサのピクセルは、それ自体、本発明に係る変調信号を復調するための装置１０の一部である。装置１０は、列アドレスデコーダＣＡＤと、行アドレスデコーダＲＡＤとを備え、対応する列アドレスＣＡおよび行アドレスＲＡを指定することにより、１つの回路を順々に選択する。アドレスデコーダＣＡＤ，ＲＡＤを用いて、各回路１．１１〜１．ｎｍの出力が直列に読み出される。これらの電気的な概要は、既知の技術であり、よってここでは説明されない。
【００４１】
列アドレスデコーダＣＡＤの後に、エンベロープ振幅および／または電気回路の出力からの時間的位相をオンチップで評価するための評価手段ＥＶを置くことができる。このような評価手段ＥＶは、良く知られている。評価手段ＥＶは、エンベロープ振幅および時間的位相の評価が、チップ外で行われる場合は、省略することができる。最後に、出力増幅器ＯＡが、出力ラインＯＬにおいて、装置出力信号を生成する。
【００４２】
なお、本発明に係る２次元センサにおいては、回路１．１１〜１．ｎｍは、図１０に示される行および列とは異なるやり方で配置してもよいことに留意されたい。どのような種類の配置も、本発明の範囲に含まれる。
【００４３】
本発明は、上述の好適な実施形態に限定されず、本特許の保護の範囲から逸脱することなく、変形および改善を行うことができる。
【図面の簡単な説明】
【００４４】
本発明の実施形態は、添付の模式的な図面に関連して、以下に、より詳細に説明される。
【図１】図１は、本発明に係る復調ピクセルのブロック図を示している。
【図２】図２は、本発明に係る復調ピクセルにおける、光を対応する電圧に変換する変換ステージの回路図を示している。
【図３】図３は、蓄積ノードが加えられた、図２に示される変換ステージの変形を示している。
【図４】図４は、本発明に係る復調ピクセルにおける、改善されたオフセット補正を有する変換ステージの回路図を示している。
【図５】図５（ａ）〜図５（ｃ）は、本発明に係る復調ピクセルにおける、（ａ）スイッチ、（ｂ）ＮＭＯＳスイッチ、（ｃ）トランスミッションゲートの３種類のサンプリングステージを示している。
【図６】図６は、本発明に係るドリフト場変調ピクセルの断面を示している。
【図７】図７は、本発明に係るロックインピクセルの断面を示している。
【図８】図８は、減算ステージと合計ステージとを含む回路の回路図を示している。
【図９】図９は、本発明に係る復調ピクセルにおける読み出しステージの回路図を示している。
【図１０】図１０は、本発明に係る２次元アレイセンサを模式的に示している。
【符号の説明】
【００４５】
１  電気回路
１０  装置
２１  第１のチャンネル
２２  第２のチャンネル
ＣＡ  列アドレス
ＣＡＤ  列アドレスデコーダ
ＥＶ  評価手段
Ｉ  入力信号
ＯＡ  出力増幅器
ＯＬ  出力ライン
ＯＴＡ  演算トランスコンダクタンス増幅器
ＰＤ  フォトダイオード
ＰＰ  前処理ステージ
ＲＡ  行アドレス
ＲＡＤ  行アドレスデコーダ
ＲＯ  読み出しステージ
ＲＳＮ  読み出し蓄積ノード
Ｓ  サンプリングステージ
ＳＮ  蓄積ノード
ＳＵＢ１，ＳＵＢ２  減算ステージ
ＳＵＭ１，ＳＵＭ２  合計ステージ
Ｔ  変換ステージ
ＶＤＤＡ  供給電圧
ＶＳＳ  グランド電圧
【図１】
0004579232.tif 000008
【図２】
0004579232.tif 000009
【図３】
0004579232.tif 000010
【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図５（ｃ）】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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