(57)【特許請求の範囲】
【請求項１】
デジタル出力信号の出力データ値に応じた信号を信号線に出力する信号伝送回路において、
前記デジタル出力信号が与えられるとその出力データ値に応じた出力状態を保持する出力バッファと、
前記出力バッファと前記信号線との間に設けられ、前記信号線に接続される側のインピーダンスを、前記出力バッファの出力状態が示す出力データ値がハイレベルのときには所定のインピーダンスに変化させ、前記出力データ値がロウレベルのときにはハイインピーダンスに変化させる出力インピーダンス部と、
前記信号線を終端するインピーダンスを変更設定可能なインピーダンス可変部と、
前記デジタル出力信号の出力データ値がハイレベルからロウレベルへ変化したことを検出すると所定期間だけ前記インピーダンス可変部のインピーダンスを前記信号線の特性インピーダンスに近い値となるように制御するインピーダンス制御部と
を備えたことを特徴とする信号伝送回路。
【請求項２】
デジタル出力信号を第１及び第２の信号線に出力する信号伝送回路において、
前記デジタル出力信号が与えられるとその出力データ値に応じた出力状態を保持する第１及び第２の出力バッファと、
前記第１の出力バッファ回路と前記第１の信号線との間、前記第２の出力バッファ回路と前記第２の信号線との間にそれぞれ設けられ、前記第１及び第２の信号線に接続される側のインピーダンスを、前記第１及び第２の出力バッファ回路の各出力状態が示す出力データ値がハイレベルのときに所定のインピーダンスに変化させ、前記出力データ値がロウレベルのときにハイインピーダンスに変化させる第１及び第２の出力インピーダンス部と、
前記第１及び第２の信号線の間を終端するインピーダンスを変更設定可能なインピーダンス可変部と、
前記デジタル出力信号の出力データ値がハイレベルからロウレベルへ変化したことを検出すると所定期間だけ前記インピーダンス可変部のインピーダンスを前記第１及び第２の信号線の間の差動インピーダンスに近い値となるように制御するインピーダンス制御部と
を備えたことを特徴とする信号伝送回路。
【請求項３】
請求項１または２に記載の信号伝送回路において、
前記インピーダンス可変部は、スイッチング素子とこのスイッチング素子により接続可能な所定のインピーダンスを有するインピーダンス素子とを備えていることを特徴とする信号伝送回路。
【請求項４】
請求項１または２に記載の信号伝送回路において、
前記インピーダンス可変部は、トランジスタとこのトランジスタに直列に接続され所定のインピーダンスを有するインピーダンス素子とを備えていることを特徴とする信号伝送回路。
【請求項５】
請求項３または４に記載の信号伝送回路において、
前記インピーダンス可変部のインピーダンス素子は、抵抗素子であることを特徴とする信号伝送回路。
【請求項６】
請求項３または４に記載の信号伝送回路において、
前記インピーダンス可変部のインピーダンス素子は、前記信号線を伝送する信号に発生する波形歪に対して支配的な周波数帯域を整合する特性を有するフィルタ回路であることを特徴とする信号伝送回路。
【請求項７】
請求項１ないし６のいずれかに記載の信号伝送回路において、
前記出力信号がＣＡＮ（controller area network）プロトコルに基づいている場合に、
前記インピーダンス制御部は、前記インピーダンス可変部のインピーダンスを前記信号線の特性インピーダンスに近い値となるように制御する所定期間として、前記出力信号のデータ値がハイレベルからロウレベルへ変化したことを検出した時点からサンプリングポイントよりも前でデータのサンプリング時に必要な電圧を確保可能な時間を確保した時点までを設定することを特徴とする信号伝送回路。
【請求項８】
請求項１ないし６のいずれかに記載の信号伝送回路において、
前記出力信号がＦｌｅｘＲａｙプロトコルに基づいている場合に、
前記インピーダンス制御部は、前記インピーダンス可変部のインピーダンスを前記信号線の特性インピーダンスに近い値となるように制御する所定期間として、前記出力信号のスタティックスロットにおいてはアイドル期間中で同期誤差分を差し引いた期間として設定することを特徴とする信号伝送回路。
【請求項９】
請求項１ないし６のいずれかに記載の信号伝送回路において、
前記信号線は、経路中に複数のインピーダンス不整合点を有しており、
前記インピーダンス制御部は、前記インピーダンス可変部のインピーダンスを前記信号線の特性インピーダンスに近い値となるように制御する所定期間として、前記出力信号のデータ値がハイレベルからロウレベルへ変化したことを検出した時点から前記複数のインピーダンス不整合点のうちの主要な点からの反射波が戻ってくる時点までの期間を設定することを特徴とする信号伝送回路。
【請求項１０】
請求項１ないし９のいずれかに記載の信号伝送回路において、
回路を構成する要素として、ＣＭＯＳ回路を含んだ構成とされていることを特徴とする信号伝送回路。
【請求項１１】
請求項１ないし１０のいずれかに記載の信号伝送回路において、
前記回路を構成する要素は、集積化して１チップの半導体基板に形成されていることを特徴とする信号伝送回路。
【請求項１２】
請求項１１に記載の信号伝送回路において、
前記半導体基板は、ＳＯＩ（silicon on insulator）基板であることを特徴とする信号伝送回路。
【請求項１３】
請求項１２に記載の信号伝送回路において、
回路を構成する要素として、バイポーラトランジスタ、パワーＭＯＳトランジスタ、ＣＭＯＳ回路、抵抗、キャパシタ、メモリ素子などが混在した複合ＩＣとして構成とされていることを特徴とする信号伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路を介して信号伝送をする信号伝送回路に関する。
【背景技術】
【０００２】
双方向伝送路に使用される信号伝送回路において、一方の送受信装置が送信状態の場合には、他方の送受信装置を受信状態に設定することにより、伝送特性の劣化を防止する方法がある（たとえば特許文献１）。
【０００３】
具体的には、伝送路の両端に一対の送受信装置が接続された構成で、伝送路の両端と終端電圧源との間にスイッチと終端抵抗を設ける。送受信装置が送信状態の場合にはスイッチをオフ、受信状態の場合にはスイッチをオンとすることで、常に遠端終端を実現し、波形歪を低減させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０７−１０７０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のような従来のものでは、１対１通信で送信状態となる送受信装置が常に１つである構成が前提となっており、さらに送信状態となる送受信装置が認識された上で、受信状態となる送受信装置を終端している。そのため、大規模なネットワークやマルチマスタ方式のネットワークでは、送受信状態となる送受信装置が不明確な場合は適用できない。また、伝送路中にインピーダンスの不整合点が存在し反射波が生じた場合、送信端が不整合なため波形歪が増大してしまう。さらに、受信状態となる送受信装置が複数存在する場合、有効となる終端抵抗が複数となりインピーダンスの合成値が低下し、ハイレベル「Ｈ」の信号電圧が低下してしまう不具合があった。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、信号伝送における通信波形歪を低減することができるようにした信号伝送回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載の信号伝送回路によれば、デジタル出力信号が与えられると出力バッファはその出力データ値に対応する状態を保持し、出力インピーダンス部は、信号線に接続される側のインピーダンスを変化させ、出力データ値がハイレベルのときには所定のインピーダンスに設定し、出力データがロウレベルに変化するとハイインピーダンスに設定される。このとき、インピーダンス制御部は、出力データ値がハイレベルからロウレベルへ変化したことを検出すると所定期間だけインピーダンス可変部のインピーダンスを信号線の特性インピーダンスに近い値となるように制御するので、信号線に出力した信号が反射して戻った場合でも、再び反射することなく終端することができ、これによって、信号伝送における通信波形歪を低減することができるようになる。
【０００８】
請求項２に記載の信号伝送回路によれば、同様にして、第１及び第２の信号線が存在する場合でも、デジタル出力信号が与えられると第１及び第２の出力バッファはその出力データ値に対応する状態を保持し、第１及び第２の出力インピーダンス部は、それぞれ第１及び第２の信号線に接続される側のインピーダンスを変化させ、出力データ値がハイレベルのときには所定のインピーダンスに設定し、出力データがロウレベルに変化するとハイインピーダンスに設定される。このとき、インピーダンス制御部は、出力データ値がハイレベルからロウレベルへ変化したことを検出すると所定期間だけインピーダンス可変部のインピーダンスを第１及び第２の信号線の間の差動インピーダンスに近い値となるように制御するので、信号線に出力した信号が反射して戻った場合でも、再び反射することなく終端することができ、これによって、信号伝送における通信波形歪を低減することができるようになる。
【０００９】
請求項３に記載の信号伝送回路によれば、上記請求項１または２の発明において、インピーダンス可変部を、スイッチング素子とこのスイッチング素子により接続可能な所定のインピーダンスを有するインピーダンス素子とを備える構成としているので、インピーダンス可変部の制御を行うのにインピーダンス制御部によりスイッチング素子をオンオフ制御することで実施できるようになる。
【００１０】
請求項４に記載の信号伝送回路によれば、前記請求項１または２の発明において、インピーダンス可変部を、トランジスタとこのトランジスタに直列に接続され所定のインピーダンスを有するインピーダンス素子とを備える構成としているので、インピーダンス可変部の制御を行うのにインピーダンス制御部によりバイポーラトランジスタやＦＥＴなどのトランジスタをオンオフ制御することで実施できるようになる。
【００１１】
請求項５に記載の信号伝送回路によれば、請求項３または４の発明において、インピーダンス可変部のインピーダンス素子を抵抗素子としているので、信号線の終端を抵抗素子によるインピーダンスで簡単に行うことができる。
【００１２】
請求項６に記載の信号伝送回路によれば、請求項３または４の発明において、インピーダンス可変部のインピーダンス素子を、信号線を伝送する信号に発生する波形歪に対して支配的な周波数帯域を整合する特性を有するフィルタ回路で構成したので、波形歪を起こしやすい周波数帯域を選択的に終端させることで信号線への反射や波形歪の悪影響を効果的に防止することができる。
【００１３】
請求項７に記載の信号伝送回路によれば、上記各発明において、デジタル出力信号がＣＡＮ（controller area network）プロトコルに基づいている場合に、インピーダンス制御部により、インピーダンス可変部のインピーダンスを信号線の特性インピーダンスあるいは第１及び第２の信号線の間の差動インピーダンスに近い値となるように制御する所定期間として、デジタル出力信号の出力データ値がハイレベルからロウレベルへ変化したことを検出した時点からサンプリングポイントよりも前でデータのサンプリング時に必要な電圧を確保可能な時間を確保した時点までを設定するので、ＣＡＮプロトコルで使用する場合でも、サンプリングに悪影響を与えることなく確実に波形歪を低減した信号伝送を行うことができる。
【００１４】
請求項８に記載の信号伝送回路によれば、請求項１ないし６の発明において、デジタル出力信号がＦｌｅｘＲａｙプロトコルに基づいている場合に、インピーダンス制御部により、インピーダンス可変部のインピーダンスを信号線の特性インピーダンスあるいは第１及び第２の信号線の間の差動インピーダンスに近い値となるように制御する所定期間として、デジタル出力信号のスタティックスロットにおいてはアイドル期間中で同期誤差分を差し引いた期間として設定するので、ＦｌｅｘＲａｙプロトコルで使用する場合でも、アイドル期間中を利用することでデータ送信期間で悪影響が発生することなく実施できるようになる。
【００１５】
請求項９の発明によれば、信号線の経路中に複数のインピーダンス不整合点が存在する場合に、インピーダンス制御部において、インピーダンス可変部のインピーダンスを信号線の特性インピーダンスに近い値となるように制御する所定期間として、出力信号のデータ値がハイレベルからロウレベルへ変化したことを検出した時点から複数のインピーダンス不整合点のうちの主要な点からの反射波が戻ってくる時点までの期間を設定するので、信号線経路の近い位置に存在する分岐点やノードなどの主要な反射点からの反射波による悪影響を抑制して確実に通信を行うことができるようになる。
【００１６】
請求項１０の発明によれば、回路の構成要素としてＣＭＯＳ回路を用いた構成としているので、低消費電力で動作する構成を実現できる。
請求項１１の発明によれば、回路を構成する要素を集積化して１チップの半導体基板に形成したので、デジタル出力信号の出力部と信号線との間に１チップの半導体基板に形成されたＩＣを介在させるだけの簡単な構成とすることができる。
【００１７】
請求項１２の発明によれば、半導体基板を、ＳＯＩ基板を用いることで形成するので、回路を構成する各素子のリーク電流や相互間の影響などを確実に抑制することができる。
請求項１３の発明によれば、回路を構成する要素として、バイポーラトランジスタ、パワーＭＯＳトランジスタ、ＣＭＯＳ回路、抵抗、キャパシタ、メモリ素子などが混在した複合ＩＣとして構成しているので、回路の特性に適した回路素子を用いた構成とすることができ、ＳＯＩ基板を用いているので素子間の絶縁分離も確実に行える。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態を示す電気的なブロック構成図
【図２】各部の制御状態を示すタイミングチャート
【図３】本発明の第２の実施形態を示す図１相当図
【図４】図２相当図
【図５】シミュレーションモデルの信号線への接続状態を示す図
【図６】シミュレーション結果を示す図
【図７】本発明の第３の実施形態を示す図１相当図
【図８】本発明の第４の実施形態を示す図１相当図
【図９】インピーダンス可変部のインピーダンスの周波数特性
【図１０】本発明の第５の実施形態を示す図２相当図
【図１１】本発明の第６の実施形態を示す図２相当図
【図１２】本発明の第７の実施形態を示す図５相当図
【図１３】図２相当図
【図１４】本発明の第８の実施形態を示す図３相当図
【図１５】出力インピーダンス部あるいはインピーダンス可変部の回路図
【図１６】インピーダンス制御部の回路図
【図１７】インピーダンス制御部の等価回路図
【図１８】インピーダンス制御部の動作説明図
【図１９】図４相当図
【図２０】本発明の第９の実施形態を示す出力インピーダンス部あるいはインピーダンス可変部の模式的な断面図
【図２１】本発明の第１０の実施形態を示す回路構成の模式的な断面図
【図２２】本発明の第１１の実施形態を示す図２１相当図
【発明を実施するための形態】
【００１９】
（第１の実施形態）
以下、本発明の第１の実施形態について図１および図２を参照しながら説明する。
図１は本実施形態の信号伝送回路１を示すもので、端子Ａは図示しない信号出力回路から送信すべきデータとして出力されるデジタル出力信号が与えられるもので、出力バッファ回路２の入力端子に接続されている。出力バッファ回路２の出力端子は出力インピーダンス部３を介して信号線４に接続されている。
【００２０】
出力インピーダンス部３は、出力バッファ回路２から与えられる信号がハイレベル（Ｈ）に変化すると信号線４に対するインピーダンスを所定のインピーダンス（ＸΩ）になるように設定し、ロウレベル（Ｌ）に変化すると信号線４に対するインピーダンスをハイインピーダンス状態として、例えばオープン状態として無限大のインピーダンス（∞Ω）に設定するように構成されている。
【００２１】
また、端子Ａはインピーダンス制御部５にも接続されている。信号線４にはインピーダンス可変部６がグランド端子（ＧＮＤ）との間に接続されており、その可変インピーダンス部６はインピーダンス制御部５により信号線４を終端するインピーダンスの値が制御される。インピーダンス制御部５は端子Ａに与えられる出力データの値に応じてインピーダンス可変部６に対してインピーダンスを変化させるように制御する。インピーダンス可変部６は、例えば２つのレベルでインピーダンスが変化するように設けられ、ハイインピーダンス（∞Ω）の状態と、ロウインピーダンス（ＺΩ）の状態であり、ロウインピーダンスの状態では例えば信号線４の特性インピーダンスに近い値に設定される。
【００２２】
次に、図２を参照して作用の説明をする。
図２（ａ）は端子Ａに与えられる出力データの時間的推移を示すもので、図示のように、ハイレベル「Ｈ」から時刻ｔ０でロウレベル「Ｌ」に変化し、時刻ｔ１を経て時刻ｔ２で再びハイレベル「Ｈ」に変化する信号を示している。出力バッファ回路２は、出力データがハイレベルのときには例えば電圧２Ｖの信号を出力し、ロウレベルのときには電圧０Ｖとなる。
【００２３】
これに対して、図２（ｂ）は出力インピーダンス部３のインピーダンスの変化状態を示しており、出力データがハイレベル「Ｈ」のときにはロウインピーダンス（ＸΩ）であり、ロウレベルに変化するとこれに対応してハイインピーダンス（∞Ω）に変化する。これにより、出力データに対応する電圧信号が信号線４に出力される。
【００２４】
そして、上記のように出力インピーダンス部３がデジタル出力信号の出力データに対応してインピーダンスを変化させると、インピーダンス制御部５は、信号線４の終端インピーダンスを制御する。インピーダンス制御部５は、デジタル出力信号のレベルがハイレベル「Ｈ」からロウレベル「Ｌ」に変化したときに、インピーダンス可変部６に対して、図２（ｃ）に示すように、ハイインピーダンス（∞Ω）状態であったのを一定時間だけロウインピーダンス（ＺΩ）となるように制御する。
【００２５】
出力データがハイレベル「Ｈ」からロウレベル「Ｌ」に変化する時刻ｔ０で、インピーダンス可変部６は、インピーダンスがロウインピーダンスのＺΩすなわち信号線４の特性インピーダンスと等しくなるように制御される。これにより、このタイミングで信号線４から信号が入射してもこれを反射することを抑制し、信号レベルの歪が発生するのを防止できる。
【００２６】
そして、インピーダンス可変部６は、このロウインピーダンスに制御された状態が一定時間Ｔ（インピーダンス整合期間）経過した時点ｔ１で再びハイインピーダンスとなるように制御される。このとき、出力データはまだロウレベル「Ｌ」の状態が保持されている。この後、出力データがハイレベル「Ｈ」に変化すると、出力インピーダンス部３のインピーダンスもロウインピーダンスに変化する。
【００２７】
この結果、出力データがハイレベルからロウレベルに変化してから一定時間Ｔ（ｔ０からｔ１間の時間）だけインピーダンスが信号線４の特性インピーダンスＺΩに設定されるので、出力データが立ち下がる一定の期間で送信端のみインピーダンス整合がなされるようになり、信号線４に多数の送受信装置が接続されている場合や信号線４中にインピーダンス不整合が存在する場合でも、出力データの波形歪を低減することができるようになる。
なお、上記実施形態において、インピーダンス制御部５およびインピーダンス可変部６による、インピーダンスの整合を図る期間Ｔは、これに限らず適宜の時間に設定することができる。
【００２８】
（第２の実施形態）
図３〜図６は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、信号線が２本設けられた構成とした信号伝送回路２１を設けたところである。以下、第１の実施形態と異なる部分について説明する。
【００２９】
図３は信号伝送回路２１の回路構成を示すもので、第１の実施形態における出力バッファ回路２、出力インピーダンス部３に加えて、同じ構成で出力バッファ回路７、出力インピーダンス部８を有すると共に、信号線５に加えて信号線９が設けられる構成である。インピーダンス制御部５およびインピーダンス可変部６はそのまま設けられる構成であるが、インピーダンス可変部６は、信号線５と９との間の終端インピーダンスを変化可能に設けられる構成である。
【００３０】
上記構成において、出力バッファ回路２は、第１の出力バッファに相当し、出力データとしてハイレベル「Ｈ」の信号が与えられるときには、たとえば＋２Ｖの信号を出力し、ロウレベル「Ｌ」の信号が与えられるときには出力が０Ｖとなるように設定されている。一方、出力バッファ回路７は、第２の出力バッファに相当し、出力データがハイレベル「Ｈ」で−２Ｖ、ロウレベル「Ｌ」で０Ｖとなるように設定されている。
【００３１】
また、出力インピーダンス部３，８は、それぞれ第１，第２の出力インピーダンス部に相当し、前述同様に出力データがハイレベルのときにロウインピーダンス状態となり、出力データがロウレベルに変化するとハイインピーダンス状態に変化する。この場合、出力インピーダンス部３，８は、ロウインピーダンス状態では、それぞれたとえばＸΩ，ＹΩに設定される。
【００３２】
さらに、インピーダンス可変部６のインピーダンスは、出力データがロウレベル「Ｌ」に変化したときに、インピーダンス制御部５により切り替え設定され、ハイインピーダンス状態から所定のインピーダンス状態に変更設定される。このときのインピーダンスは、信号線４と９の間の差動インピーダンスに近い値（ＺΩ）となるように設定される。
【００３３】
上記構成において、図４（ａ）に示すように、第１の実施形態と同様にして出力データがハイレベルからロウレベルに変化すると、図４（ｂ）、（ｃ）に示すように、各出力インピーダンス部３、８のインピーダンスがハイインピーダンス状態となる。そして、このときインピーダンス可変部６は、図４（ｄ）に示すように、出力インピーダンス部３、８がハイインピーダンス状態に変化したタイミングで、インピーダンス制御部５によりハイインピーダンス状態から一定期間Ｔの間ロウインピーダンス状態に切り替えられ差動インピーダンス（ＺΩ）に設定される。
【００３４】
これにより、出力データが立ち下がってからの一定の期間Ｔ（インピーダンス整合期間）で送信端のみインピーダンス整合がなされるようになり、信号線４、９に多数の送受信装置が接続されている場合や信号線４、９にインピーダンス不整合が存在する場合でも、出力データの波形歪を低減することができるようになる。
【００３５】
なお、上記実施形態において、インピーダンス可変部６によるインピーダンス整合期間Ｔの設定は、出力データがロウレベルに変化している期間中でできるだけ長く設定することが好ましい。しかし、出力データがハイレベルに切り替わるタイミングや、データの受信が確実になされるためには適切な時間に設定することが好ましい。
【００３６】
図５及び図６は、このインピーダンス整合期間Ｔの設定時間と信号線の送信端で発生する反射に起因した波形歪との相関関係をシミュレーションした結果を示している。図５は、シミュレーションに用いた回路がネットワークに接続された状態のモデルを示している。信号線の終端部にそれぞれ２個の送受信装置が接続されると共に、ネットワークの中央のノードで出力データを送受信する送受信装置を接続したモデルであり、中央のノードで送信し中央のノードで受信したときのシミュレーションをしている。
【００３７】
上記の条件を基にしてシミュレーションを行なったところ、図６に示す結果が得られた。すなわち、中央ノードの送受信装置における受信信号の電圧の時間変化は、対策前の状態が最も変動が激しく、インピーダンス整合期間Ｔを５０ｎｓから１００ｎｓに長くすると振動が減衰するのに要する時間が短くなっているのがわかる。つまり、信号線における信号の反射がインピーダンス整合期間Ｔが長くなるほど少なくなり、電圧変動の少ない状態を得ることができるのである。
【００３８】
このシミュレーション結果では、例えばインピーダンス整合期間Ｔが１００ｎｓのとき最も波形歪が少なくなっていることがわかった。しかし、実際には出力データの繰り返し周波数の制約から、インピーダンス整合期間Ｔを設定可能な上限値があるので、適切なインピーダンス整合期間Ｔの設定はネットワークの形態に依存することになる。
【００３９】
以上のシミュレーション結果からも、出力データがロウレベルとなるタイミングから所定のインピーダンス整合期間Ｔが経過するまでの間、インピーダンス可変部６により終端インピーダンスを差動インピーダンスとなるように制御することで、信号歪が低減できていることが分かる。また、そのインピーダンス整合期間Ｔは、信号伝達の制約の範囲内でできるだけ長い時間に設定することが好ましいことが分かった。
【００４０】
（第３の実施形態）
図７は本発明の第３の実施形態を示すもので、第２の実施形態において示したインピーダンス可変部６を具体的に示した信号伝送回路３１としたものである。この実施形態では、信号伝送回路３１には、インピーダンス可変部６１を設け、その構成をｎｐｎ型のバイポーラ型トランジスタ１０とインピーダンスとしての抵抗１１との直列回路としている。抵抗１１の抵抗値は信号線４および９の間の差動インピーダンスに相当する値が設定されている。トランジスタ１０はインピーダンス制御部５からオンオフの制御信号が与えられ、オン状態で信号線４と９との間を抵抗１１で終端する。
【００４１】
このような第３の実施形態によれば、第２の実施形態と同様の作用効果を得ることができると共に、簡単な構成でインピーダンス可変部６１を実現することができ、しかもインピーダンス制御部５の構成もトランジスタ１０をオンオフする制御を行う構成とするだけで良くなる。
【００４２】
（第４の実施形態）
図８および図９は本発明の第４の実施形態を示すもので、第３の実施形態と同様に、第２の実施形態において示したインピーダンス可変部６を具体的に示した信号伝送回路４１としたものである。この実施形態では、信号伝送回路４１には、インピーダンス可変部６２を設け、その構成をｎｐｎ型のトランジスタ１０に直列に接続するインピーダンス回路として、抵抗１１およびコイル１２を並列に接続したものとしている。
【００４３】
そして、抵抗１１およびコイル１２によるインピーダンス回路のインピーダンスは、図９に示すように、周波数が低い範囲ではコイル１２のインピーダンスが小さいことから全体のインピーダンスが小さく、周波数が大きくなるに従ってコイル１２のインピーダンスが大きくなり、結果として抵抗１１のインピーダンスに近くなるように、インピーダンス値Ｚが大きくなっていく。そして、高い周波数側で設定されるインピーダンス値Ｚが信号線４、９で発生する波形歪に対して支配的な周波数領域とよく整合するように構成されている。
【００４４】
このような第４の実施形態によれば簡単な構成でインピーダンス可変部６２を実現することができ、しかも波形歪に対して支配的な周波数帯域に適したインピーダンス値Ｚを設定することができるので、損失を低減して効果的なインピーダンス整合を行うことができるようになる。
【００４５】
（第５の実施形態）
図１０は本発明の第５の実施形態を示すもので、この実施形態では、第２の実施形態あるいは第３、第４の実施形態を適用する対象としてＣＡＮプロトコルを使用する伝送系統としたところである。この実施形態では、インピーダンス整合期間Ｔの設定を効果的に行えるようにしたものである。
【００４６】
ＣＡＮプロトコルは、図１０にも示しているように、１ビットのデータを送るサイクル中に、４つのセグメントＳＳ（シンクロナイゼーションセグメント），ＰＴＳ（プロパゲーションタイムセグメント），ＰＢＳ１（フェーズバッファセグメント１），ＰＢＳ２（フェーズバッファセグメント２）が設定されている。
【００４７】
ＣＡＮプロトコルにおいては、衝突・調停機能を正常に動作させる必要があり、このため、これらの動作に悪影響を与えないようにしてインピーダンス整合期間Ｔを設定する必要がある。
まず、ＣＡＮプロトコルでは、出力データがロウレベル「Ｌ」（レセッシブ）からハイレベル「Ｈ」（ドミナント）への立ち上がりエッジをノード間の同期処理に用いるため、正確に認識する必要がある。そのため、前のビットがロウレベル「Ｌ」の場合、次のビットでトランシーバのインピーダンスを調整すると、立ち上がりエッジを認識できない恐れがあるため、ハイレベル「Ｈ」からロウレベル「Ｌ」への立ち下がり時の期間のみでインピーダンスの整合を取る。このとき、他のノードがハイレベル「Ｈ」の信号を出力しても、ハイレベル「Ｈ」からハイレベル「Ｈ」なので立ち上がりエッジは生じず、同期処理に悪影響はない。
【００４８】
ここで、ハイレベルあるいはロウレベルのビット判定は、サンプリングポイントでの電圧レベルで実施する。ネットワーク中にインピーダンスを調整するトランシーバが多数存在すると、ネットワーク全体のインピーダンスが低下し、他のノードがハイレベル「Ｈ」すなわち（ドミナント）レベルの信号を出力してもサンプリングポイントまでに必要な電位を確保できない可能性がある。
【００４９】
そのため、歪の収束時間、立ち上がり時間、ノード間の誤差等を考慮した時間Ｍだけ手前でインピーダンス整合期間Ｔを終了し、ネットワークのインピーダンスを通常の状態に戻すことで、ビット判定を正常に機能させるようにしている。以上のようにインピーダンス整合期間Ｔを設定することで、再同期処理と衝突・調停機能を正常に動作させることができるようになる。
【００５０】
（第６の実施形態）
図１１は本発明の第６の実施形態を示すもので、この実施形態では、第２の実施形態あるいは第３、第４の実施形態を適用する対象としてＦｌｅｘＲａｙプロトコルを使用する伝送系統としたところである。この実施形態では、インピーダンス整合期間Ｔの設定を効果的に行えるようにしたものである。
【００５１】
ＦｌｅｘＲａｙプロトコルは、時分割多重プロトコルであり、特にスタティックスロットでは、割り当てられた領域内で通信を終了させる必要がある。図１１にも示しているように、スタティックスロットには、データ部分の後に、ノード間の誤差を補正するためのアイドル期間が設定されている。
【００５２】
データ送信後大きな波形歪が生じると、アイドルの認識時刻が遅れ、スタティックスロットの領域を超えたと認識し、エラーが生じる。そこで、データ送信後のアイドル期間で整合を取り、エラーの発生を防ぐ。
なお、アイドル期間はノード間の同期誤差等で異なる可能性があり、あるノードにとってのアイドル期間の前後は他のノードのデータ送信期間の可能性もある。そのため、インピーダンス整合期間Ｔはそれらの誤差を考慮した期間に設定している。
【００５３】
（第７の実施形態）
図１２及び図１３は本発明の第７の実施形態を示すもので、第２の実施形態においてシミュレーションの結果に基づいて設定したインピーダンス整合期間Ｔについて、その必要な時間をより具体的な条件に基づいて設定するようにしたところである。
【００５４】
図１２は図５で示したと同様の構成を示す図で、信号線に接続される送信ノードや他のノードが複数存在すると共に、各ノードに至る経路は信号線が分岐している。図示の構成で、たとえば送信ノードの直近に位置する分岐点Ａは、送信ノードから距離ａの位置に設けられ、ここから隣接する分岐点Ｂまで距離ｂだけ離れているとする。この構成においては、これら分岐点Ａ，Ｂの位置においてインピーダンス不整合が発生しており、送信ノードから見た主要な反射点として影響を及ぼすことがある。したがって、これら反射点やノードなどの主要な反射点からの反射波が到達するまでの時間を、図１３に示すように、インピーダンス整合期間Ｔとして設定することで歪抑制効果を高めることができる。
【００５５】
具体的には、たとえば距離ａが１ｍであり、距離ｂが３ｍである場合に、送信ノードに対して最初の分岐点Ａでは、分岐点からみた各分岐のインピーダンスが等しいものとすると、送信信号の３分の１が負の反射をし、往復時間１０ｎｓ（＝１ｍ×２×５ｎｓ／ｍ）後に送信ノードに戻ってくる。つまり、送信ノードからの信号の送信後、１０ｎｓ以上をインピーダンス整合期間Ｔとして設定すれば分岐点Ａでの反射による歪の抑制効果を高めることができる。
【００５６】
また、送信ノードに対して２番目の分岐点Ｂからの反射波も影響を及ぼす場合には、分岐点Ａで分岐して到達した信号が同様にしてその３分の１が反射するので、往復時間４０ｎｓ（＝（１ｍ＋３ｍ）×２×５ｎｓ／ｍ）となるから、４０ｎｓ以上の時間をインピーダンス整合期間Ｔとして設定すれば歪抑制効果を高めることができる。また、ここでは、分岐点Ｂまでとしたが、さらに先の分岐点あるいはノードにおいて反射波が影響を及ぼす場合には、それらも主要な反射点となるので、同様にしてインピーダンス整合期間Ｔを算出して設定することができる。
【００５７】
なお、上記した主要な反射点からの反射波が到達するまでの期間をインピーダンス整合期間Ｔとして設定するのは、ビットの誤判定を防止するのに必要な最小限の期間であり、可能であればより長いインピーダンス整合期間Ｔを設定することが歪抑制効果を高めるものである。
【００５８】
（第８の実施形態）
図１４〜図１７は本発明の第８の実施形態を示すもので、第２の実施形態と異なるところは、バイポーラトランジスタ１０に代えて、ＣＭＯＳ回路により構成したところである。すなわち、図１４は図３に対応する構成を示すもので、入力端子Ａに出力データが与えられると、インピーダンス制御部５は入力端子Ｃ０に信号が入力され、出力端子Ｃ１、Ｃ３から出力インピーダンス部３、８に動作制御信号を出力し、且つ出力端子Ｃ２からインピーダンス可変部６に動作制御信号を与えるように構成されている。
【００５９】
出力インピーダンス部３、８およびインピーダンス可変部６は、いずれも図１５に示すＣＭＯＳ回路で構成されている。出力インピーダンス部３（出力インピーダンス部８、インピーダンス可変部６）においては、出力バッファ回路２（出力バッファ回路７、信号線４側）から与えられる出力データ信号は入力端子Ｉ１（Ｉ２、Ｉ３）に入力され、トランスファーゲート７１を介してインピーダンス素子である抵抗Ｘ（Ｙ、Ｚ）を介して信号線４（信号線９、信号線９）への出力端子Ｏ１（Ｏ２、Ｏ３）に至る。
【００６０】
トランスファーゲート７１は、ｐ−ＭＯＳトランジスタ７１ａ、ｎ−ＭＯＳトランジスタ７１ｂから構成され、ｐ−ＭＯＳトランジスタ７１ａのゲートにはインバータ回路７２を介して入力端子Ｃ１（Ｃ２、Ｃ３）（インピーダンス制御部５の出力端子）から出力データ信号が与えられ、ｎ−ＭＯＳトランジスタのゲートには入力端子Ｃ１（Ｃ２、Ｃ３）から直接出力データ信号が与えられる。インバータ回路７２は、ｐ−ＭＯＳトランジスタ７２ａ、ｎ−ＭＯＳトランジスタ７２ｂから構成される。
【００６１】
出力インピーダンス部３（出力インピーダンス部８、インピーダンス可変部６）においては、入力端子Ｃ１、Ｃ２、Ｃ３にロウレベルの信号「Ｌ」（出力データ「０」）が与えられている状態では、インバータ回路７２の出力がハイレベル「Ｈ」であるから、トランスファーゲート７１はオフ状態に保持され、入力端子Ｉ１（Ｉ２、Ｉ３）と出力端子Ｏ１（Ｏ２、Ｏ３）との間はオフ状態であり、インピーダンスは無限大「∞」である。
【００６２】
そして、入力端子Ｃ１、Ｃ２、Ｃ３にハイレベルの信号「Ｈ」（出力データ「１」）が与えられると、トランスファーゲート７１がオンするので、入力端子Ｉ１（Ｉ２、Ｉ３）と出力端子Ｏ１（Ｏ２、Ｏ３）との間が導通状態となりインピーダンス素子である抵抗Ｘ（Ｙ、Ｚ）で接続された状態となる。これによって、出力データの変化によりインピーダンス（抵抗値）が変化する。
【００６３】
インピーダンス制御部５は図１６に示すＣＭＯＳ回路で構成されている。出力バッファ回路２から与えられる出力データ信号は入力端子Ｃ０に入力され、その信号はそのまま出力端子Ｃ１、Ｃ３（可変インピーダンス部３および８の各入力端子）に出力すると共に、ＮＡＮＤ回路７３に入力される。ＮＡＮＤ回路７３は、２個のｐ−ＭＯＳトランジスタ７３ａ、７３ｂおよび２個のｎ−ＭＯＳトランジスタ７３ｃ、７３ｄからなる。ＮＡＮＤ回路７３の２つの入力端子の一方に入力端子Ｃ０が接続されている。
【００６４】
ＮＡＮＤ回路７３の出力端子は時定数回路７４を介してインバータ回路７５の入力端子に接続されている。時定数回路７４は、コンデンサ７４ａと抵抗７４ｂから構成され、ＮＡＮＤ回路７３のハイレベル「Ｈ」の出力信号を所定の保持時間Ｔの期間中ハイレベル「Ｈ」に保持する機能を有する。この保持時間Ｔはインピーダンス整合期間Ｔに対応する。
【００６５】
インバータ回路７５は、ｐ−ＭＯＳトランジスタ７５ａおよびｎ−ＭＯＳトランジスタ７５ｂからなり、出力端子はＮＡＮＤ回路７３の他方の入力端子に接続されると共にインバータ回路７６の入力端子に接続されている。インバータ回路７６は、ｐ−ＭＯＳトランジスタ７６ａおよびｎ−ＭＯＳトランジスタ７６ｂからなり、出力端子はインピーダンス可変部６の入力端子Ｃ２に接続されている。
【００６６】
次に、インピーダンス制御部５の動作について図１７の等価回路、図１８の真理値表および図１９の波形図を参照して説明する。図１７にも示すように、ＮＡＮＤ回路７３の入力はＣ０とインバータ回路７５の出力であるＰ１、ＮＡＮＤ回路７３の出力はＰ２、時定数回路７４の出力すなわちインバータ回路７５の入力をＰ３、出力をＰ４（＝Ｐ１）、インバータ回路７６の出力をＰ５（＝Ｃ２）とする。
【００６７】
出力データがハイレベル「Ｈ」の状態では、入力Ｃ０がハイレベル「Ｈ」である。時定数回路７４はＮＡＮＤ回路７３の出力に関わらず時間が経過している状態では出力がロウレベル「Ｌ」（Ｐ３＝Ｌ）となっているから、インバータ回路７５の出力Ｐ４つまりＮＡＮＤ回路７３の他の入力Ｐ１はハイレベル「Ｈ」である。したがって、ＮＡＮＤ回路７３の出力はロウレベル「Ｌ」となっていて安定している。そして、この状態では、インバータ回路７６の出力Ｐ５すなわちインピーダンス可変部６の入力端子Ｃ２はロウレベル「Ｌ」である。
【００６８】
したがって、出力データがハイレベル「Ｈ」の状態では、インピーダンス可変部６はトランスファーゲート７１がオフとなっており、インピーダンスは無限大（＝∞）である。また、出力インピーダンス部３および８の入力端子Ｃ１、Ｃ３はハイレベル「Ｈ」であるから、トランスファーゲート７１がオンとなっており、インピーダンスはそれぞれＸ、Ｙに設定された状態となっている。
【００６９】
上記の状態から出力データがロウレベル「Ｌ」に変化すると、出力インピーダンス部３、８の入力端子Ｃ１、Ｃ３はロウレベル「Ｌ」に変化するから、インピーダンスはいずれも無限大（＝∞）となる。また、インピーダンス制御部５においては、ＮＡＮＤ回路７３の一方の入力がロウレベル「Ｌ」に変化すると、出力Ｐ２はハイレベル「Ｈ」に変化する。このとき、時定数回路７４はコンデンサ７４ａを介してＰ３の出力が一旦ハイレベル「Ｈ」に変化してインバータ回路７５の出力も一旦ロウレベル「Ｌ」に変化する。この後、コンデンサ７４ａは、抵抗７４ｂを介して充電が進み、出力Ｐ３はロウレベル「Ｌ」に移行する。これに伴いインバータ回路７５の出力もロウレベル「Ｌ」からハイレベル「Ｈ」に変化する。このときのコンデンサ７４ａの充電に伴う時間を、出力Ｐ３をロウレベルに保持している時間つまりインピーダンス整合期間Ｔとして設定する。
【００７０】
この結果、インピーダンス可変部５は、出力データがロウレベル「Ｌ」に変化した時点からインピーダンス整合期間ＴのまだけインピーダンスがＺに設定され、その後は再び無限大（＝∞）となるように設定される。
なお、インバータ回路７５の出力Ｐ４（＝Ｐ１）がハイレベル「Ｈ」に変化した後は、ＮＡＮＤ回路７３の他方の入力端子がハイレベル「Ｈ」となるが、出力データがロウレベル「Ｌ」の期間中はＮＡＮＤ回路７３の出力Ｐ２は変化しない。そして、出力データがハイレベルに変化するとＮＡＮＤ回路７３の出力Ｐ２はロウレベル「Ｌ」に変化してコンデンサ７４ａの電荷も放電され時定数回路７４の出力Ｐ３はロウレベル「Ｌ」が保持される。
【００７１】
このような第８の実施形態によれば、出力インピーダンス部３、８、可変インピーダンス部６、およびインピーダンス制御部５をＣＭＯＳ回路により構成すると共に、インピーダンス整合期間Ｔを設定するための時定数回路７４を設けることで上記各実施形態と同様の作用効果を得ることができる。
【００７２】
（第９の実施形態）
図２０は本発明の第９の実施形態を示すもので、第８の実施形態において、ＣＭＯＳ回路により構成した出力インピーダンス部３、８やインピーダンス可変部６（図１５参照）について、これらをＳＯＩ（silicon on insulator）基板を用いて集積化して構成したものである。
【００７３】
図２０は例えば出力インピーダンス部３をＳＯＩ基板８１を用いて各トランジスタなどの素子を分離形成した構成の模式的な断面を示している。ＳＯＩ基板８１は、支持基板８１ａにシリコン酸化膜などからなる絶縁膜８１ｂを介してＮ型の単結晶のシリコン膜８１ｃが積層形成されたものである。このシリコン膜８１ｃに各素子を形成する領域を区画するように溝を形成してシリコン酸化膜８２を埋め込むことにより、素子分離がなされている。
【００７４】
分離形成された各素子形成領域のうち、ｐ−ＭＯＳトランジスタ７１ａ、７２ａを形成する領域にはｐ型のソース／ドレイン領域が形成され、絶縁膜を介してゲート電極Ｇが形成されている。また、ｎ−ＭＯＳトランジスタ７１ｂ、７２ｂを形成する領域にはｐ型のウェルが形成され、そのｐ型のウェル内にｎ型のソース／ドレイン領域が形成され、絶縁膜を介してゲート電極が形成されている。また、インピーダンスとしての抵抗Ｘ、Ｙ、Ｚは、素子形成領域の上面に形成した絶縁膜上に薄膜抵抗体により形成されている。これらは配線パターンにより接続され出力インピーダンス部３、８あるいはインピーダンス可変部６として形成されている。なお、電源端子Ｈ１、Ｈ２は同じ電位に設定しても良いし、Ｈ１の方を高い電位に設定しても良い。また、グランド端子Ｌ１、Ｌ２は同じグランド電位に設定しても良いし、Ｌ２をグランド電位、Ｌ１を負電位に設定しても良い。
【００７５】
このような第９の実施形態によれば、ＳＯＩ基板８１を用いて回路を集積化するので、素子間を確実に絶縁分離して回路を形成できるので、素子間の相互作用や漏れ電流などを極力抑制し、低消費電力で且つ確実な動作を行なわせることができる。
なお、上記構成では、出力インピーダンス部３、８やインピーダンス可変部６をＳＯＩ基板８１を用いた集積回路で構成した場合で示したが、信号伝送回路全体をＣＭＯＳ回路で構成してＳＯＩ基板８１に作り込む構成としても良い。
【００７６】
（第１０の実施形態）
図２１は本発明の第１０の実施形態を示すもので、第９の実施形態と異なるところは、回路構成をＣＭＯＳ回路を含む複合ＩＣとして形成したところである。複合ＩＣは、前述したＣＭＯＳ回路に加えて、バイポーラトランジスタ、パワーＭＯＳトランジスタなどを複合的に含んで構成されるもので、このほかに抵抗やコンデンサなどを一体に含む構成とすることもできる。
【００７７】
図２１に示す構成では、ＳＯＩ基板８３のＮ型の単結晶のシリコン膜８３ａにトレンチが形成され、そのトレンチ内にシリコン酸化膜などの絶縁膜８４が埋め込み形成され、複数の素子形成領域８５〜８８が形成された状態を示している。例えば、素子形成領域８５〜８８のそれぞれには、バイポーラトランジスタ８９、ｎ−ＭＯＳトランジスタ９０、ｐ−ＭＯＳトランジスタ９１、パワーＭＯＳＦＥＴ９２が形成されている。
【００７８】
バイポーラトランジスタ８９は、素子形成領域８５をコレクタ領域として表層部にＰ型のベース領域８９ａが形成され、そのベース領域８９ａ内にＮ型のエミッタ領域８９ｂが形成されている。素子形成領域８５にはベース領域８９ａと離間した位置に高濃度のＮ型領域がコレクタコンタクト領域８９ｄとして形成されている。ベース領域８９ａ、エミッタ領域８９ｂ、コレクタ領域８９ｃのそれぞれには電極８９ｄが形成されている。
【００７９】
ｎ−ＭＯＳトランジスタ９０は、素子形成領域８６にＰ型のウェル９０ａが形成され、その９０ａ内にソース領域９０ｂ、ドレイン領域９０ｃが形成されている。これらソース領域９０ｂ、ドレイン領域９０ｃには電極９０ｄが形成されている。素子形成領域８６の上面にはゲート絶縁膜を介してゲート電極９０ｅが形成されている。ｐ−ＭＯＳトランジスタ９１は、素子形成領域８７にソース領域９１ａ、ドレイン領域９１ｂが形成されている。これらソース領域９１ａ、ドレイン領域９１ｂには電極９１ｃが形成されている。素子形成領域８７の上面にはゲート絶縁膜を介してゲート電極９１ｄが形成されている。ｎ−ＭＯＳトランジスタ９０およびｐ−ＭＯＳトランジスタ９１によりＣＭＯＳ回路を構成している。
【００８０】
パワーＭＯＳＦＥＴ９２は、ＬＤ（lateral double diffused）構造で形成されており、素子形成領域８８がドレイン領域とされ、Ｐ型のチャンネル領域９２ａが二重拡散により形成されると共に、その領域内にＮ型のソース領域９２ｂおよびＰ型のチャンネルコンタクト領域９２ｃが形成されている。ソース領域９２ｂおよびチャンネルコンタクト領域９２ｃの上部にはソース電極９２ｄが形成されている。チャンネル領域９２ａの上面にゲート絶縁膜を介してゲート電極９２ｅが形成されている。素子形成領域８８にはチャンネル領域９２ａと離間した位置に高濃度のＮ型領域がドレインコンタクト領域９２ｆとして形成され、これには電極９２ｇが形成されている。
【００８１】
上記構成において、各素子８９〜９２の間の配線を示していないが、これらが第１の実施形態に示した出力インピーダンス部３、８、インピーダンス可変部６、インピーダンス制御部５あるいは出力バッファ回路２、７などを構成する集積回路の素子として構成され、全体として複合ＩＣを形成するものである。
【００８２】
このような本実施形態によれば、ＳＯＩ基板８３をトレンチにより分離し、ＣＭＯＳ回路に加えて、バイポーラトランジスタ、パワーＭＯＳトランジスタ、あるいは抵抗やコンデンサ、メモリ素子などを複合的に含んで構成し、アナログ処理、デジタル処理およびパワー部を混載した１チップのＩＣとして構成したので、各回路に適した回路素子を用い、且つ耐ノイズ性や耐サージ性に優れたものとすることができる。
【００８３】
（第１１の実施形態）
図２２は本発明の第１１の実施形態を示すもので、第９の実施形態と異なることろは、回路構成をＳＯＩ基板ではなく通常のシリコン基板９３を用いるＩＣとして形成したところである。
Ｐ型のシリコン基板９３には、素子形成領域としてのＮ型のウェル９３ａが形成され、そのウェル９３ａ内にｎ−ＭＯＳトランジスタに対応してＰ型ウェル９３ｂが形成されている。図示の構成では、２個のｐ−ＭＯＳトランジスタ９４ａ、９４ｂがＮ型のウェル９３ａ内に形成され、２個のｎ−ＭＯＳトランジスタ９５ａ、９５ｂが各Ｐ型ウェル９３ｂ内に形成されている。ｐ−ＭＯＳトランジスタ９４ａ、９４ｂは、それぞれソース領域９６ａ、ドレイン領域９６ｂが形成されると共に、ゲート電極９６ｃが形成されている。ｎ−ＭＯＳトランジスタ９５ａ、９５ｂは、それぞれソース領域９７ａ、ドレイン領域９７ｂが形成されると共にゲート電極９７ｃが形成されている。
【００８４】
上記構成においては、ｐ−ＭＯＳトランジスタ９４ａ、ｎ−ＭＯＳトランジスタ９５ａのペアと、ｐ−ＭＯＳトランジスタ９４ｂ、ｎ−ＭＯＳトランジスタ９５ｂがそれぞれＣＭＯＳ回路を構成しており、図示しない他のＭＯＳトランジスタなどを組み合わせることで前述と同様の回路が形成されている。
【００８５】
このような第１１の実施形態によっても、第１０の実施形態と同様にして集積回路を形成できる。また、ＳＯＩ基板を用いない一般的な製造プロセスにて製造することができるものである。
【００８６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
インピーダンス可変部による信号線の終端のインピーダンスの設定は信号線の特性インピーダンスや、信号線間の差動インピーダンスに限らず、他のインピーダンス値に設定することができる。
【００８７】
インピーダンス可変部によるインピーダンスは、抵抗１１やコイル１２以外のインピーダンス素子を直列や並列などに接続したり複合的に組み合わせたものとすることもできる。
インピーダンス可変部のインピーダンス切り替えのためのスイッチング素子は、ｎｐｎ型のバイポーラトランジスタに限らず、ｐｎｐ型のトランジスタでも良いし、ＦＥＴや他のスイッチング素子を用いても良い。
インピーダンス整合期間Ｔの設定は適宜変更することができる。
【符号の説明】
【００８８】
図面中、１，２１，３１，４１は信号伝送回路、２，７は出力バッファ回路、３，８は出力インピーダンス部、４，９は信号線、５はインピーダンス制御部、６，６１，６２はインピーダンス可変部、７１はトランスファーゲート、７２、７５、７６はインバータ回路、７３はＮＡＮＤ回路、７４は時定数回路、８１、８３はＳＯＩ基板、８９はバイポーラトランジスタ、９０はｎ−ＭＯＳトランジスタ、９１はｐ−ＭＯＳトランジスタ、９２はパワーＭＯＳＦＥＴ，９３はシリコン基板である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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