(57)【特許請求の範囲】
【請求項１】
共通接地された一対のトランジスタを有する差動増幅器と、各々第１の端子と第２の端子と第３の端子とを有する一対の共振器とを具備して成り、
前記各共振器は、前記第１の端子が前記差動増幅器の一方のトランジスタの出力端子に接続され、前記第２の端子が前記差動増幅器の他方のトランジスタの入力端子に接続されることにより、帰還ル−プが構成されて成り、
前記各共振器は、前記第１の端子と電源端子との間に、並列接続されたインダクタと容量とを有する並列共振器ユニットと、インダクタと容量とが直列接続された直列共振器ユニットとを備えて成り、
前記並列共振器ユニットと前記直列共振器ユニットとが、それぞれの一端にて前記第１の端子に共通に接続されると共に、それぞれの他端にて前記第３の端子に共通に接続されることで並列接続され、かつ、前記直列共振器ユニットの前記一端および前記他端とは異なる他の端子が前記第２の端子として構成されることによって、前記各共振器は、発振周波数において、前記一方のトランジスタの出力端子に接続された前記第１の端子から前記他方のトランジスタの入力端子に接続された前記第２の端子への伝達インピーダンスが、前記第１の端子の駆動点インピーダンスよりも大きい
ことを特徴とする発振器。
【請求項２】
請求項１において、
前記差動増幅器の共通接地された端子がグラウンド端子に直結されている
ことを特徴とする発振器。
【請求項３】
請求項１において、
前記各共振器の前記第３の端子が前記電源端子に直結されている
ことを特徴とする発振器。
【請求項４】
請求項１において、
前記各共振器の前記第１の端子、第２の端子のいずれかが、出力端子として構成されている
ことを特徴とする発振器。
【請求項５】
請求項１において、
前記直列共振器ユニットの前記インダクタと前記容量との中点が前記第２の端子として構成されている
ことを特徴とする発振器。
【請求項６】
請求項１において、
前記各共振器は、前記第３の端子として、前記並列共振器ユニットのインダクタを電源に直結する電源接続端子を備えて成る
ことを特徴とする発振器。
【請求項７】
請求項１において、
前記各共振器は、
前記第１の端子と前記電源端子間において、前記第１の端子から見てインダクタ、容量の順に直列接続された前記直列共振器ユニットを備えて成る
ことを特徴とする発振器。
【請求項８】
請求項１において、
前記各共振器は、
前記第１の端子と前記電源端子間において、前記第１の端子から見て容量、インダクタの順に直列接続された前記直列共振器ユニットを備えて成る
ことを特徴とする発振器。
【請求項９】
請求項１において、
前記直列共振器ユニットのインダクタと前記並列共振器ユニットのインダクが差動インダクタとして構成されており、
前記並列共振器ユニットのインダクの中点が前記一対のトランジスタの入力端子に接続され、
前記直列共振器ユニットのインダクタの中点が前記電源端子に接続されている
ことを特徴とする発振器。
【請求項１０】
請求項１において、
前記各共振器の直列共振器ユニットのインダクタと前記並列共振器ユニットのインダクタが相互誘導結合されている
ことを特徴とする発振器。
【請求項１１】
請求項１０において、
前記並列共振器ユニットのインダクタと前記直列共振器ユニットのインダクタの相互インダクタンスが負である
ことを特徴とする発振器。
【請求項１２】
請求項１０において、
前記差動増幅器の逆相のドレイン端子に一方の共振器の前記直列共振器ユニットのインダクタが接続され、該インダクタが他方の共振器の前記並列共振器ユニットのインダクタと正の磁気結合されている
ことを特徴とする発振器。
【請求項１３】
共通接地された一対のトランジスタを有する差動増幅器と、各々第１の端子と第２の端子と第３の端子とを有する一対の共振器とを具備して成り、
前記各共振器は、前記第３の端子が電源端子に接続され、前記第１の端子が前記差動増幅器の一方のトランジスタの出力端子に接続され、前記第２の端子が前記差動増幅器の他方のトランジスタの入力端子に接続されることにより、帰還ル−プが構成されて成り、
前記各共振器は、
前記第１の端子と電源端子との間において、並列接続されたインダクタと容量とを有する並列共振器ユニットと、インダクタと容量とが直列接続された直列共振器ユニットとを備えて成り、
前記並列共振器ユニットと前記直列共振器ユニットとが、それぞれの一端にて前記第１の端子に共通に接続されると共に、それぞれの他端にて前記第３の端子に共通に接続されることで並列接続され、かつ、前記直列共振器ユニットの前記一端および前記他端とは異なる他の端子が前記第２の端子として構成され、
前記差動増幅器の共通接地された端子がグラウンド端子に接続され、
前記各共振器の直列共振器ユニットのインダクタと前記並列共振器ユニットのインダクタとが相互誘導結合されている
ことを特徴とする発振器。
【請求項１４】
請求項１３において、
前記容量及び前記インダクタが、前記各共振器の伝送線路を構成するオ−プンスタブ及びショ−トスタブにより構成されている
ことを特徴とする発振器。
【請求項１５】
請求項１３において、
前記差動増幅器と前記各共振器とがＩＣチップ内に形成されており、
相互誘導結合された前記直列共振器ユニットのインダクタと前記並列共振器ユニットのインダクタとが前記ＩＣチップ内の同一のエリアに配置されている
ことを特徴とする発振器。
【請求項１６】
請求項１３において、
前記各共振器は、発振周波数において、前記一方のトランジスタの出力端子に接続された前記第１の端子から、前記他方のトランジスタの入力端子に接続された前記第２の端子への伝達インピーダンスが、前記第１の端子の駆動点インピーダンスよりも大きい
ことを特徴とする発振器。
【請求項１７】
送信回路、受信回路、ベースバンド回路部及びアンテナを備えて成る通信システムであって、
前記送信回路及び前記受信回路の少なくとも一方が発振器を備えて成り、
前記発振器は、
共通接地された一対のトランジスタを有する差動増幅器と、各々第１の端子と第２の端子と第３の端子とを有する一対の共振器とを具備して成り、
前記各共振器は、前記第３の端子が電源端子に接続され、前記第１の端子が前記差動増幅器の一方のトランジスタの出力端子に接続され、前記第２の端子が前記差動増幅器の他方のトランジスタの入力端子に接続されることにより、帰還ル−プが構成されて成り、
前記各共振器は、前記第１の端子と電源端子との間に、並列接続されたインダクタと容量とを有する並列共振器ユニットと、インダクタと容量とが直列接続された直列共振器ユニットとを備えて成り、
前記並列共振器ユニットと前記直列共振器ユニットとが、それぞれの一端にて前記第１の端子に共通に接続されると共に、それぞれの他端にて前記第３の端子に共通に接続されることで並列接続され、かつ、前記直列共振器ユニットの前記一端および前記他端とは異なる他の端子が前記第２の端子として構成されることによって、前記各共振器は、発振周波数において、前記一方のトランジスタの出力端子に接続された前記第１の端子から前記他方のトランジスタの入力端子に接続された前記第２の端子への伝達インピーダンスが、前記第１の端子の駆動点インピーダンスよりも大きく、
前記差動増幅器の共通接地された端子がグラウンド端子に接続され、
前記差動増幅器と前記各共振器とがＩＣチップ内に形成されており、
相互誘導結合された前記直列共振器ユニットのインダクタと前記並列共振器ユニットのインダクタとが前記ＩＣチップ内の同一のエリアに配置されている
ことを特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振器及びそれを用いた通信システムに係り、特に、共振器マイクロ波、ミリ波周波数帯の通信システム及びレ−ダシステムの搬送波信号を発生するために組込まれるのに適したLCクロスカップル型の発振器及びそれを用いた通信システムに関する。
【背景技術】
【０００２】
インダクタ、容量からなる共振器を持つLCクロスカップル型発振器の一例として、特許文献１に記載のものが知られている。また、非特許文献１には、小信号モデルにおける発振器の位相雑音電力について記載されている。さらに、非特許文献２には、大信号モデルにおける位相雑音電力について記載されている。一方、非特許文献３には、LCクロスカップル型発振器からテ−ル電流源を取除き、差動増幅器の共通接地点を回路グラウンドに直結した発振器の例が記載されている。非特許文献４にも、テ−ル電流源の無いLCクロスカップル型発振器の例が記載されている。
【０００３】
【特許文献１】特開２００４−２６０３０１号公報
【非特許文献１】D. B. Leeson, “A Simple Model of Feedback Oscillator Noise Spectrum,” Proc. IEEE , vol. 54,pp. no.2, 329-330, Feb. 1966
【非特許文献２】A. Hajimiri and T. H. Lee, “A general theory of phase noise in electrical oscillators,” IEEE J.Solid-State Circuits, vol. 33, pp. 179-194, Feb. 1998
【非特許文献３】P. -C. Huang, “A 131 GHz Push-push VCO in 90-nm CMOS Technology”, IEEE RFIC, 2005
【非特許文献４】T. Song, “A 5GHz Transformer-Coupled CMOS VCO Using Bias-Level Shifting Technique”, IEEE RFIC 2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
発振器の性能を表す重要な指標として位相雑音がある。理想的な発振器の出力スペクトルは線スペクトルで示されるのに対して、実際の発振器のスペクトルは発振周波数の両側に広がるスカ−ト特性を持つ。位相雑音は発振周波数における発振出力レベルと、発振周波数からある一定の周波数離れた周波数における雑音レベルとの比によって定義される。位相雑音の特性は、通信システムの品質を保ち、誤り無く情報を伝達するために最重要視される特性である。
【０００５】
非特許文献１によると、小信号モデルにおける発振器の位相雑音電力は次式（１）で表される。
【０００６】
【数１】
0004402143.tif 000002
ここで、fc、Δf、Q、Po、Fvはそれぞれ、発振周波数、fcからの離調周波数、共振器のクオリティファクタ、発振電力、発振器の雑音指数を表している。雑音指数は発振器内で発生する雑音成分の大きさを表し、熱雑音を発生するトランジスタ、抵抗成分などがその原因となる。基本的にはFvは回路内のトランジスタ数、抵抗数に依存する。集積回路内に実装される発振器においては、トランジスタから発生するチャネル熱雑音がFvに関与する雑音成分では主要因となる。
【０００７】
一方、非特許文献２では、大信号モデルにおける位相雑音電力は次式（２）で表される。
【０００８】
【数２】
0004402143.tif 000003
ここで、qmax，in，Cnはそれぞれ発振ノ−ドにおける最大電荷蓄積量、雑音電流注入量、発振波形をフ−リエ級数展開した際のフ−リエ係数を表している。
【０００９】
上記qmax、inは前述の式（１）におけるPoとFvに関連するパラメ−タであり、qmaxが大きいほど、inが小さいほど位相雑音は改善する。ここで、Cnは発振波形の歪み成分を表す係数であり、歪みの無い理想的な正弦波においてはｎ＞１の場合に零となる。現実の電子式の発振器においてはトランジスタの非線形性等の影響により、ｎ＞１においてCnは零にならない。Cnが小さい、つまり発振波形の歪みが小さい場合は位相雑音が改善されることが式（２）より明らかである。
【００１０】
式（１），（２）より、位相雑音低減のためには、（１）発振振幅の増加、（２）共振器のQの増加、（３）トランジスタ、抵抗の熱雑音に起因する雑音指数の低減、（４）発振波形を低歪み化という４つの要素が重要となることがわかる。
【００１１】
図１８は、従来のLCクロスカップル型発振器の一例を示す回路図である。この発振器は、Q1, Q2からなる差動増幅回路と、LC共振器１からなる負荷から構成される。差動回路の出力信号はドレイン端子から取り出され所望の発振周波数に調節された共振周波数をもつLC共振器１により、周波数選択されて増幅されたのち、他方のトランジスタのゲート端子へ入力される。この動作を繰り返すことで所望の周波数において発振動作を発生し、維持することができる。差動増幅回路の共通接地部分に接続されたテ−ル電流源I1は、発振動作時において発振信号の振幅を一定値に抑え、発振波形を低歪みにする効果を持つ。
【００１２】
一方、図１９は、図１８のLCクロスカップル型発振器からテ−ル電流源を取除き、差動増幅器の共通接地点を回路グラウンドに直結した発振器である。この発振器の構成は、テ−ル電流源の電圧降下が無いため、図１８の発振器と比較して大振幅を得ることが可能となる。また、テ−ル電流源を構成するトランジスタ、抵抗素子を除去したため発振器の雑音指数を下げる効果がある。これにより、上記位相雑音低減への4要素の内、（１）発振振幅の増加、（３）雑音源の低減による位相雑音の低減の効果がある。
【００１３】
しかし、図１９の発振器には、２つの問題点が存在する。図２０を用いて、この問題点を説明する。図２０は、発振器の発振動作時におけるゲートドレイン間電圧及びドレイン電流を模式的に表したものである。図２０中の点線１０はトランジスタの抵抗動作領域と飽和動作領域との境界をあらわしたものであり、その条件は下式（３）で示される。
【００１４】
【数３】
0004402143.tif 000004
飽和動作領域は、ドレイン電流がドレイン−ソース間電圧にほとんど依存しない領域であり、そのため出力抵抗が高いことが特徴である。一方、抵抗領域はドレイン電流がドレイン−ソース間電圧に対してほぼ線形に比例する領域であり、そのため出力抵抗が低いという特徴を持つ。図２０中の実線１１はドレイン電圧−ドレイン電流特性を示すものであり、ａはＶgsが小、ｂはＶgsが中、ｃはＶgsが大の各状態を示している。
【００１５】
図２０中の符号４０は、図１８のクロスカップル型発振器の発振動作時におけるトランジスタのゲートドレイン間電圧対ドレイン電流の特性を模式的に表した図である。図１８の発振器は、前述の通りテ−ル電流源I1の一定電流と、テ−ル電流の電圧降下分のために特性４０で示したように発振振幅が小さく、その結果低歪みな発振波形が得られている。一方、図１９の発振器は、テ−ル電流源I1が存在しないために、ドレイン電流を制御するゲートソース間電圧が発振振幅電圧の大きさそのものとなり、特性３０として示したように、MOSトランジスタの飽和動作領域を満たせなくなり、抵抗動作領域に入る。図２１に、図１９の発振器におけるゲート端子とドレイン端子の電圧過渡波形ＶG、ＶDおよびドレイン電流ＩDの過渡波形を示す。トランジスタの出力抵抗は、前述の通り出力電圧の変化におけるドレイン電流の変化分で表すことができる。この変化分が小さいほど出力抵抗は大きくなる。図２０に示すドレイン電圧−ドレイン電流特性１１からも見て取れるように、抵抗動作領域（図２１の線形動作領域）のMOSトランジスタの出力抵抗は、飽和動作領域における出力抵抗と比較して、著しく低下する。LCクロスカップル型発振器においてトランジスタの出力抵抗は、共振器１に並列接続された形となる。抵抗動作領域における出力抵抗は、共振周波数つまり発振周波数における共振器１のインピ−ダンスと比較しても一般的に小さいため、共振インピ−ダンスを低下させQ値を劣化させる。また、周期的なインピ−ダンスの変動により発振波形に歪みを発生させる結果となる。この結果、図１９の発振器は、位相雑音改善のための（１）発振振幅の増加、（３）雑音指数Fvの低減による効果はあるものの、（２）共振器のQの劣化と（４）発振波形の歪みを劣化させる結果となり、位相雑音低減効果は低い。
【００１６】
図２２は、図１８のLCクロスカップル型発振器のテ−ル電流源I1を電源電圧ＶDD側に配置した発振器である。この発振器は、差動対の共通ソース端子が直接グラウンドに接続されているが、トップ電流源により一定電流を供給されているために、動作原理そのものは図１８の発振器と同様の問題を有している。
【００１７】
図２３は、図１９のテ−ル電流源の無いLCクロスカップル型発振器において、トランジスタのドレイン出力端子から容量C3を介して直流成分をカットしてから他方のトランジスタのゲート端子に入力し、上記ゲート端子にドレイン出力端の直流電圧より低い直流電圧にバイアスシフトする発振器である。また、上記容量C3とゲート端子間に信号減衰回路７を挿入する構成もある。このような発振器の例としては非特許文献４に記載のものがある。
【００１８】
上記図２３の例によれば、ゲート端子のバイアス電圧を下げることで、図２０の特性４０に示すように、ドレイン端の振幅電圧が大きく振れても、式３の飽和領域条件を満たすことができトランジスタの抵抗領域動作をすることを防ぐ効果がある。
【００１９】
前述した図２３のLCクロスカップル型発振器は、共振器が接続されるドレイン端子から容量素子C3もしくは減衰器７を介して他方のトランジスタのゲート部に接続している。そのためゲート端子の発振振幅はドレイン端子の発振振幅より小さくなる。
【００２０】
しかし、ゲート端振幅を小振幅化した（つまりゲートソース間電圧を小さくした）図２３のLCクロスカップル型発振器は、テ−ル電流源I1を除去して、かつQ値の劣化させずに出力振幅の低歪み化することによる位相雑音の改善効果を得ることができるが、大振幅化に伴う位相雑音効果は得ることができないという問題がある。つまり、図２３の発振器は前記位相雑音の改善要素のうち、（３）雑音指数Fvの低減、（４）発振波形を低歪み化は解決できたものの、一方で、（１）発振振幅が減少しているというトレ−ドオフの関係を有している。
【００２１】
本発明の課題は、差動対の共通ソース端子がグラウンドに直結されているLCクロスカップル型発振器において、共振器のQ値の劣化無しに、ゲート端子の発振振幅の増大化と低歪み化を両立させて、発振振幅の増加、雑音指数Fvの低減、発振波形の低歪み化を図り、これにより、良好な低位相雑音特性を有する発振器及びそれを用いた通信システムを提供することである。
【課題を解決するための手段】
【００２２】
本発明の代表的なものの一例を示せば以下の通りである。即ち、本発明の発振器は、共通接地された一対のトランジスタを有する差動増幅器と、各々第１の端子と第２の端子と第３の端子とを有する一対の共振器とを具備して成り、前記各共振器は、前記第１の端子が前記差動増幅器の一方のトランジスタの出力端子に接続され、前記第２の端子が前記差動増幅器の他方のトランジスタの入力端子に接続されることにより、帰還ル−プが構成されて成り、前記各共振器は、発振周波数において、前記一方のトランジスタの出力端子に接続された前記第１の端子から前記他方のトランジスタの入力端子に接続された第２の端子への伝達インピーダンスが、前記第１の端子の駆動点インピーダンスよりも大きいことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、共振器のQ値を劣化させることなく、発振振幅の大振幅化、雑音源となるテ−ル電流源（もしくはトップ電流源）の除去、発振波形の低歪み化という従来技術ではトレ−ドオフとなっていた要素を同時に満たし、低位相雑音特性を持つ発振器及びそれを用いた通信システムを実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施形態について、図面を参照しながら詳細に説明する。
【実施例１】
【００２５】
図１は、本発明の第１の実施例になる発振器の回路構成を示す図である。本実施例の発振器は、共通接地された２つのトランジスタＱ１、Ｑ２からなる差動増幅器２と、一対の共振器３（３Ａ，３Ｂ）で構成されている。一対の共振器３Ａ，３Ｂは、容量ＣとインダクタＬから構成される。各共振器３Ａ，３Ｂ、は、第１、第２、第３の少なくとも３つの端子を有する。本実施例では、第１の端子は差動増幅器２からの出力電流を入力するための入力端子ｎ−ｄ１，ｎ−ｄ２であり、第２の端子は差動増幅器２を電圧駆動するための出力端子ｎ−ｇ１，ｎ−ｇ２である。第３の端子は、共振器の電源等への接続端子であり、差動増幅器２の少なくとも一部の要素を電源ＶDDに直接接続する電源直結端子ｎ−ｐ１，ｎ−ｐ２と、差動増幅器２の他の要素を電源やＡＣグランドその他に接続する電源等接続端子ｎ−ａ１，ｎ−ａ２とを含んでいる。
【００２６】
本発明の発振器は、差動増幅器２を構成する一方のトランジスタ（例えばＱ１）の出力を一方の共振器（例えば３Ａ）の入力端子（例えばｎ−ｄ１）に接続し、この共振器の出力端子（例えばｎ−ｇ１）を、この差動増幅器のもう一方のトランジスタ（例えばＱ２）に入力するという、帰還ル−プを持っている。
【００２７】
上記の差動増幅器を構成するトランジスタＱ１、Ｑ２をCMOSプロセスで実現した場合、差動増幅器２の出力はドレイン端子となり、入力はゲート端子、共通接地点はソース端子となる。
【００２８】
上記の発振器を構成する差動増幅器２の共通ソース端子は、グラウンドに直結されている。電源直結端子ｎ−ｐ１，ｎ−ｐ２は、途中にテ−ル電流源等が介在せず電源ＶDDに直結されている。一方、電源等接続端ｎ−ａ１，ｎ−ａ２は、電源等に接続される端子であるが、電源ＶDDに直接接続される必要は無く、途中に他の部材が介在しても良く、あるいはまた、交流接地点に接続され電源ＶDDとは異なる電圧が印加されても良い。
【００２９】
本発明の発振器は、発振周波数において、差動増幅器２の出力であるQ1，Q2のドレイン端子が接続される共振器３の入力端子ｎ−ｄ１，ｎ−ｄ２から、差動増幅器２の入力（Q１，Q2のゲート端子）が接続される共振器３の出力端子ｎ−ｇ１，ｎ−ｇ２への伝達インピーダンスを、ｎ−ｄ１，ｎ−ｄ２の駆動点インピーダンスより大きくした構成に特徴を有している。そのため、発振動作中において、トランジスタQ1，Q2のゲート端子の発振電圧振幅Ｖgが大きく、ドレイン端子の発振電圧振幅Ｖｄが小さくなる。また、雑音源となるテ−ル電流源（もしくはトップ電流源）の除去のために、上記共振器の電源への接続端子として、途中にテ−ル電流源等が介在せず直接電源ＶDDに接続される電源直結端子ｎ−ｐ１，ｎ−ｐ２を備えている。
【００３０】
これらの特徴により、本発明の発振器は、発振動作中においてQ1，Q2のゲート端子の発振電圧振幅が、ドレイン端子の発振電圧振幅より大きくなる。
【００３１】
この特徴を有することより、本発明の発振器は、所定の発振周波数において、差動増幅器を構成するトランジスタQ1，Q2のゲート端子電圧振幅を、ドレイン端子電圧振幅と比較して大きくすることができ、これにより、発振動作中のトランジスタが抵抗領域動作になるのを防止し、Q値の劣化を抑えることができる。また、ゲート端子電圧振幅をテ−ル電流源の無いLCクロスカップル型発振器と同等の大きさに保つことができる。以上のことから、本実施例の発振器は良好な位相雑音特性を得ることができる。
【００３２】
本発明の発振器によれば、前述した従来技術における差動回路を構成するトランジスタの発振動作中における抵抗領域動作を減少させることが可能となる。この原理について図２を用いて説明する。図２の特性５０は、本発明の発振器のドレイン端子の電圧波形と大きさを表している。本発明の発振器は、ドレイン端子の電圧振幅を小さくすることで、ゲート端子の直流電圧レベルの調整をせずに、トランジスタの抵抗領域動作時間を低減させることが可能となる。
【００３３】
上記の動作原理により、抵抗動作領域時のトランジスタの出力抵抗の減少に起因する、Q値の劣化を抑えることが可能となる。
【００３４】
これにより、発振動作中のトランジスタが抵抗領域動作になるのを防止し、Q値の劣化を抑えるとともに、ゲート端子の振幅をテ−ル電流源の無いLCクロスカップル型発振器と同等にすることができる。以上の結果から、本発明の発振器は良好な位相雑音特性を得ることができる。
【００３５】
さらに、上記のQ値劣化を抑えつつ差動増幅器の両ゲート端子の発振電圧振幅を、テ−ル電流源の無い構成のLCクロスカップル型発振器と同等の大きさにでき、ドレイン電流のSNRを増加できる。また、雑音源となるテ−ル電流源及びトップ電流源が存在しないためにLeesonの式(１)中の雑音指数Fvも低減が可能である。
【００３６】
これらの点について、以下説明する。  
LCクロスカップル型発振器において、ゲート電圧VGSに対する信号電流とトランジスタのチャネル熱雑音の二乗平均電流Inoiseは、それぞれ下式のように示される。
【００３７】
【数４】
0004402143.tif 000005
【００３８】
【数５】
0004402143.tif 000006
ここでK0，W，L，K，T、gm、はそれぞれトランスコンダクタンスパラメ−タ、総ゲート幅、ゲート長、ボルツマン定数、絶対温度、トランスコンダクタンスを表している。γはチャネル熱雑音の係数であり長チャネルデバイスでは2/3程度となる。ここでトランスコンダクタンスgmは次式で表される。
【００３９】
【数６】
0004402143.tif 000007
ここで、式(６)を式(５)に代入すると、Inoiseは次式で表される。
【００４０】
【数７】
0004402143.tif 000008
式(４)と式(７)の比を取り、信号対雑音比（SNR：Signal to Noise Ratio）を導出すると次式となる。
【００４１】
【数８】
0004402143.tif 000009
式(８)より、MOSトランジスタのSNRはVGSの３／２乗に従って改善していく。
【００４２】
図３の特性４００は、ある素子値におけるMOSトランジスタのゲート電圧に対するSNRをとったシミュレ−ションの結果を示している。特性４００のシミュレ−ション結果からも、ゲート電圧の上昇に従いSNRが改善されていることが確認できる。
【００４３】
このように、本実施例によれば、共振器のQ値を劣化させることなく、発振振幅の大振幅化、雑音源となるテ−ル電流源の除去、発振波形の低歪み化を同時に満たし、低位相雑音特性を持つ発振器を実現することができる。
【００４４】
なお、本発明の発振器に用いる共振器３は、容量ＣとインダクタＬから構成されるが、この容量とインダクタは、マイクロストリップ線路やコプレ−ナ線路などの伝送線路のインピーダンス整合等のために設けられるオ−プンスタブ、ショ−トスタブから構成しても良い。また、上記容量とインダクタの少なくとも一部は、トランジスタなどの素子や素子間，回路配線に起因する寄生成分を用いて構成しても良い。
【００４５】
また、本発明による発振器の出力は、発振器を構成する差動増幅器のドレイン端子、ゲート端子のいずれか、もしくはその両方としてよい。  
本発明の発振器はMOSトランジスタで構成しているが、バイポ−ラトランジスタで構成してもよい。  
本発明に係る発振器のより具体的な実施形態について、以下に図を用いて説明する。
【実施例２】
【００４６】
図４は、本発明の第２の実施例になる発振器を示す回路図である。本実施例の発振器は、差動増幅器２と、インダクタL（Ｌｓ，Ｌｐ）と容量C（Ｃｓ，Ｃｐ）の要素を有する一対の共振器３（３Ａ，３Ｂ）で構成されている。共振器３は、端子１０１ｄ（１，２）と端子１０１c（１，２）間にインダクタLpと容量Cpからなる並列共振器60（Ａ，Ｂ）と、端子101dから見てインダクタLｓ、容量Cｓの順番の順に並ぶ直列共振器ユニット70（Ａ，Ｂ）を備えている。直列共振器ユニットのインダクタLｓと容量Cｓとの中点を端子101ｇ（１，２）としている。端子101c（１，２）は図１における第３の端子の１つであり、発振器の電源ＶＤＤまたはACグラウンドに接続される。差動増幅器２を構成するトランジスタQ1の出力端子は共振器３Ａの入力端子１０１ｄ１に接続され、共振器３Ａの出力は端子101ｇ１から出力され他方のトランジスタQ2の入力端子に入力される。トランジスタQ2の出力は、トランジスタQ1と同様に共振器３Ｂの入力端子１０１ｄ２に接続され、共振器３Ｂの出力は端子101ｇ２から出力されトランジスタQ1の入力端子に入力される。並列共振器ユニット60（Ａ，Ｂ）には、電源ＶＤＤへの接続端子として電源直結端子１０１ｐ１，１０１ｐ２と第２の電源接続端子１０１ａ１，１０１ａ２とが設けられている。直列共振器ユニット70（Ａ，Ｂ）には、ＶＤＤへの接続端子として第３の端子の１つである接続端子１０１ｂ１，１０１ｂ２が設けられている。電源直結端子１０１ｐ１，１０１ｐ２は、途中にテ−ル電流源等が介在せず、少なくとも並列共振器ユニット60のインダクタLpを直接、電源ＶDDに直結するための接続端子である。これによりインダクタLpに供給される電流が制限されず、従って、テ−ル電流源等により共振器の出力を制限することを回避できる。一方、第２の電源接続端子１０１ａ１，１０１ａ２や他の接続端子１０１ｂ１，１０１ｂ２には、電源電圧とは異なる電圧、例えばバイアス電圧が印加されても差し支えない。
【００４７】
上記の共振器３の周波数特性について図５（５Ａ，５Ｂ，５Ｃ）を用いて説明する。図５Ａは、実施例２に記載されている共振器３の交流特性を示すための検証回路図である。下式は、図５Ａの端子101ｄから交流電流Iinを入力したときの端子101ｄと端子101ｇの交流電圧振幅Ｖd，Ｖgを示している。
【００４８】
つまり、下式（９）は、共振器３の端子101ｄと端子101c間に交流電流源を接続した時の、端子101ｄの駆動点インピーダンスを示し、式（１０）は同じく端子101ｄから端子101gへの伝達インピーダンスを表している。
【００４９】
【数９】
0004402143.tif 000010
【００５０】
【数１０】
0004402143.tif 000011
ここで、式(９)，(１０)においては式の簡潔化のためにインダクタ、容量の抵抗成分は無視しているが、本発明の本質を覆すものではない。
【００５１】
上記共振器３の共振周波数は、２つの並列共振周波数と１つの直列共振周波数を有し、上記並列共振周波数は、式(９)，(１０)の分母の虚数成分が0になる時の周波数で与えられ下式（１１）に示すとおりである。
【００５２】
【数１１】
0004402143.tif 000012
一方、直列共振周波数は式(９)，（１０）の分子が0となる周波数で与えられ、下式（１２）に示すとおりである。
【００５３】
【数１２】
0004402143.tif 000013
ここで注目すべきことは、式(９)の端子１０１dの交流電圧にはLsとCsによって決定される直列共振点を有しているのに対して、端子１０１ｇには直列共振点を有していないことである。これにより端子１０１ｄのリアクタンス成分は、逆極性をもつリアクタンス成分により減衰作用を受ける。以上より、直列共振周波数以前の全周波数領域に渡って、端子１０１ｇの電圧振幅は常に端子１０１ｄの電圧振幅より大きくなることがわかる。
【００５４】
図５Ｂ，図５Ｃは、図５Ａの検証回路を用いたときの、実施例２の共振器の周波数に対する交流電圧特性と位相特性の変遷について示したものである。なお、図５Ｂにおいて、符号２０１ｇは図５Ａの端子１（１０１ｇ）、符号２０１ｄは図５Ａの端子２（１０１ｄ）の各交流電圧の振幅特性を示している。また、図５Ｃの符号２０１ｐは図５Ａの端子１（１０１ｇ）の位相特性を示している。
【００５５】
図５Ｂの低周波における領域では、Cp、Csは高インピ−ダンスであるためLpのリアクタンスのみが見えるため、共振器３の極性は誘導性となる。CsとLsから構成される直列共振器ユニット７０は直列共振点の前後で容量性から誘導性と変化するが、この領域では容量性として働く。
【００５６】
周波数が増加していくと、Lpの誘導性インピ−ダンスとCp，直列共振部からなる合成容量によるインピ−ダンスが等しくなるために、共振器は１回目の並列共振を起こす。上記の並列共振周波数は、図５Ｂの（ａ），（ｂ）中の破線３００で示す周波数（第１の並列共振点３００）である。
【００５７】
上記並列共振の状態から、さらに周波数が上昇すると、Cs，Lsのからなる直列共振器ユニットのリアクタンスが等しくなる周波数において直列共振を起こす。この直列共振周波数の後、直列共振器ユニット７０及び共振器３は誘導性として働く。上記の直列共振周波数は、図５Ｂの（ａ），（ｂ）中の破線３０１で示す周波数（直列共振点３０１）である。
【００５８】
そして最後に、Cpの容量性インピ−ダンスと誘導性となった直列共振器ユニット７０とLpの合成誘導インピ−ダンスが等しくなる周波数で２回目の並列共振を起こす。上記の並列共振周波数は図５Ｂの（ａ），（ｂ）中の破線３０２で示す周波数（第２の並列共振点３０２）である。第２の並列共振周波数以降の周波数において、共振器３は常に容量性となる。
【００５９】
上記の共振器に現れる誘導性，容量性の極性の変遷する順序は、共振器３を構成する各素子をいかなる値にしても固定である。つまり、第１の並列共振点３００で示される上記の第１の並列共振周波数は、常に、直列共振点３０１で示される直列共振周波数より低い周波数になることがわかる。よって上記共振器３を有する実施例２の発振器は、第１の並列共振周波数において発振させた時に、ゲート端子の発振電圧振幅２０１ｇをドレイン端子の発振電圧振幅２０１ｄよりも大きくすることが可能となる。
【００６０】
このような作用により、従来技術の発振器のようにゲート端子の直流電圧レベルの調整をせずに、トランジスタの抵抗領域動作時間を低減させることが可能となる。よって、抵抗動作領域時のトランジスタの出力抵抗の減少に起因する、Q値の劣化を抑えることが可能となる。
【００６１】
以上の結果より、共振器のQ値を劣化させることなく、発振振幅の大振幅化、雑音源となるテ−ル電流源（もしくはトップ電流源）の除去、発振波形の低歪み化という従来技術ではトレ−ドオフとなっていた要素を同時に満たし、低位相雑音特性を持つ発振器を実現することができる。
【００６２】
また、以下の方法をとれば、本実施例の効果をさらに高めることが可能となる。上記共振器３の共振点が、並列共振点−直列共振点−並列共振点の順番に固定されるという特性を利用して、インダクタLs, Lp及び容量Cs, Cpの素子値を調整し、直列共振点３０１を第１の並列共振点３００に近接することができる。上記の結果、ゲート端子の発振電圧振幅２０１ｇとドレイン端子の発振電圧振幅２０１ｄとの振幅比をさらに上げることが可能となる。
【００６３】
また、上記素子値を調整することで、第１並列共振点３００と第２共振点３０２を遠ざけることができる。第２共振周波数３０２を、差動増幅器を構成するトランジスタの遮断周波数の近傍以上に設定することで、第２並列共振周波数における発振器のル−プゲインを十分1より小さくすることができ、第1共振周波数３００において、発振器を安定に発振させることができる。
【００６４】
図５Ｃは、実施例２の発振器において、上記した共振器の一例として素子値をCs=70fF , Cp=70fF , Ls=125pH , Lp=75pH,としたときの、共振器の端子２０１ｄから端子２０１ｇへの伝達インピーダンス、端子２０１ｄの駆動点インピーダンスをそれぞれ示している。なお、図５Ｃにおいて、符号２１１ｇは図５Ａの端子１（１０１ｇ）、符号２１１ｄは図５Ａの端子２（１０１ｄ）の各交流電圧の振幅特性を示している。この例でも、第１の並列共振周波数において発振させた時に、ゲート端子の発振電圧振幅２１１ｇをドレイン端子の発振電圧振幅２１１ｄよりも大きくすることが可能となっている。
【００６５】
また、図６は、実施例２の発振器について上記の素子値の共振器３を用いたときのドレイン端子の発振電圧波形２２１ｄ、ゲート端子の発振電圧波形２２１ｇ、及びドレイン端子電流波形２３１ｄのシミュレ−ション結果である。本実施例の発振器は、ドレイン端子の電圧振幅を小さくすることで、ゲート端子の直流電圧レベルの調整をせずに、トランジスタの抵抗領域動作時間を低減させることが可能となる。そのため、共振器のQ値を劣化させることが無い。
【００６６】
このように、本実施例によれば、共振器のQ値を劣化させることなく、発振振幅の大振幅化、雑音源の除去、発振波形の低歪み化を同時に満たし、低位相雑音特性を持つ発振器を実現することができる。
【実施例３】
【００６７】
図７は、本発明の発振器の第３の実施例を示す回路図である。本実施例の発振器は、差動増幅器２と、インダクタLｐ、Lｓと容量Cｐ、Cｓからなる共振器３（３Ａ，３Ｂ）から構成されている。共振器３は、端１０２ｄ（ｄ１，ｄ２）と端子１０２ｇ（ｇ１，ｇ２）間にインダクタLpと容量Cpからなる並列共振器ユニット60（Ａ，Ｂ）と、端子１０２ｄ側から見て容量Cs，インダクタ Lsの順番の順に並ぶ直列共振器ユニット80（Ａ，Ｂ）を備えている。直列共振器ユニット80の容量CsとインダクタLsとの中点を端子１０２ｇとしている。差動増幅器を構成するトランジスタQ1の出力端子は、共振器３Ａの入力端子１０２ｄ１に接続され、共振器３Ａの直列共振器ユニット80Ａの端子１０２ｇ１から出力され、他方のトランジスタQ2の入力端子に接続される。トランジスタQ2の出力は、前記トランジスタQ1と同様に、共振器３Ｂに接続され、共振器３Ｂの出力は直列共振器ユニット80Ｂの端子１０２ｇ２から出力され、トランジスタQ1の入力端子に接続される。並列共振器ユニット60（Ａ，Ｂ）には、電源ＶＤＤへの接続端子として電源直結端子１０２ｐ１，１０２ｐ２と第２の電源接続端子１０２ａ１，１０２ａ２とが設けられている。直列共振器ユニット80（Ａ，Ｂ）には、電源ＶＤＤへの接続端子として接続端子１０２ｂ１，１０２ｂ２も設けられている。
【００６８】
本実施例の発振器を構成する共振器３の伝達特性を示すために、実施例２の図５で示したものと同様の検証を行う。下式（１３），（１４）は、実施例３の共振器端子１０２dから交流電流Iinを入力したときの端子１０２ｄと端子１０２ｇの交流電圧振幅を示している。
【００６９】
【数１３】
0004402143.tif 000014
【００７０】
【数１４】
0004402143.tif 000015
式（１３）より、上記共振器の端子１０２ｄは、式(９)と同式となり、また分母は実施例２の共振器３と同様のため、上記共振器は２つの並列共振点と１つの直列共振点を持ち、その周波数とインピ−ダンスの容量性，誘導性の現れる順番はそれぞれ実施例２の共振器３と同じになる。
【００７１】
式(１３)，(１４)より、直列共振周波数以降は、端子１０２ｇの電圧振幅が、常に端子１０２ｄの電圧振幅より大きくなる。つまり、上記共振器３を有する実施例３の発振器は、第2並列共振点において発振させた時に、ゲート端子の発振電圧振幅をドレイン端子の発振電圧振幅よりも大きくすることが可能となる。よって、本実施例の回路構成においても、低位相雑音化の効果がある。
【００７２】
実施例２と同様に、上記共振器の共振点が、並列共振点、直列共振点、並列共振点の順番に固定されるという特性を利用して、共振器３を構成するインダクタLs，Lp及び容量Cs，Cpの素子値を調整し、図５Ｂの直列共振点３０１を第2の並列共振点３０２に近接させることができる。上記の結果、ゲート端子の発振電圧振幅とドレイン端子の発振電圧振幅との振幅比をさらに上昇させることが可能となる。
【００７３】
また、上記素子値を調整することで、第1並列共振点３００と第2並列共振点３０２を遠ざけることができる。上記共振器３の端子１０２ｇの交流電圧値は、Lsの値に比例し、また低周波領域では小さく高周波になるに従い大きくなっていくという特性を有している。そのため、上記共振器3の第１並列共振周波数３００とLsを、上記の第1並列共振周波数３００において発振器のル−プゲインが十分１より小さくなるような値にすることで、第2共振周波数３０２において発振器を安定に発振させることができる。
【００７４】
図８は、実施例３の発振器において上記した共振器の素子値の調整を行った一例としてCs=100fF , Cp=300fF , Ls=250pH , Lp=150pH,としたときのドレイン端子の交流電圧振幅２１２ｄとゲート端子の交流電圧振幅２１２ｇの周波数特性のシミュレ−ション結果である。実施例２の場合（図５Ｃ）と比較すると、交流電圧振幅２１２ｄとゲート端子の交流電圧振幅２１２ｇの関係が逆になっており、第２の並列共振周波数（図の例では４０ＧＨｚ付近）において発振させた時に、ゲート端子の発振電圧振幅２１２ｇをドレイン端子の発振電圧振幅２１２ｄよりも大きくすることが可能となっている。
【００７５】
また、図９は上記の発振器におけるドレイン端子の発振電圧波形２２２ｄとゲート端子の発振電圧波形２２２ｇ、およびドレイン端子の発振電流波形２３２ｄのシミュレ−ション結果である。本実施例の発振器でも、ドレイン端子の電圧振幅を小さくすることで、ゲート端子の直流電圧レベルの調整をせずに、トランジスタの抵抗領域動作時間を低減させることが可能となる。そのため、共振器のQ値を劣化させることが無い。
【００７６】
このように、本実施例によれば、共振器のQ値を劣化させることなく、発振振幅の大振幅化、雑音源の除去、発振波形の低歪み化を同時に満たし、低位相雑音特性を持つ発振器を実現することができる。
［変形例１］
次に、図１０は、第３の実施例の発振器を変形し、並列共振器ユニットのインダクタLpと直列共振器ユニットのインダクタLsを差動インダクタにした共振器８を有する発振器の例を示す図である。この発振器は、直列共振器ユニットのインダクタLsの中点に接続された端子ｎ−ｂからトランジスタQ1，Q2のゲートバイアス電圧を掛けること、並列共振器ユニットのインダクタLpの中点に接続された端子ｎ−ｐから電源電圧VDDを掛けることを特徴としている。上記構成により、ゲートバイアス電圧を電源電圧VDD等に対して独立に設定することが可能となるため、発振器の発振周波数、消費電流の設計をより容易にすることができる。
【実施例４】
【００７７】
図１１は、本発明の発振器の第４の実施例を示す回路図である。発振器を構成する共振器４（４Ａ，４Ｂ）は、実施例２の発振器の共振器３を構成するインダクタLpとLsに相互誘導結合を持たせた構成となっている。
【００７８】
差動増幅器２を構成するトランジスタQ1の出力端子は、共振器４Ａの入力端子１０３ｄ１に接続され、共振器４Ａの出力は端子10３ｇ１から出力され他方のトランジスタQ2の入力端子に接続される。トランジスタQ2の出力は、トランジスタQ1と同様に共振器４Ｂの入力端子１０３ｄ２に接続され、共振器４Ｂの出力は端子10３ｇ２から出力されトランジスタQ1の入力端子に接続される。並列共振器ユニット（Ａ，Ｂ）には、電源ＶＤＤへの接続端子として電源直結端子１０３ｐ１，１０３ｐ２と第２の電源接続端子１０３ａ１，１０３ａ２とが設けられている。直列共振器ユニット（Ａ，Ｂ）には、電源ＶＤＤへの接続端子として接続端子１０３ｂ１，１０３ｂ２が設けられている。
【００７９】
上記の共振器３の周波数特性について図１２（１２Ａ，１２Ｂ，１２Ｃ）を用いて説明する。図１２Ａは、上記共振器４の交流特性を示すための検証回路図である。なお、図１２Ｂにおいて、符号１０３ｇは図１２Ａにおける相互インダクタンスMの大きさを変えた時の端子１０３ｄの交流電圧振幅値を示している。また、図１２Ｃの符号２１３ｇは図１２Ａの端子１（１０３ｇ）、符号２１３ｄは図１２Ａの端子２（１０３ｄ）の各交流電圧の振幅特性を示している。
【００８０】
下式（１５），（１６）は、図１２Ａの端子１０３ｄから交流電流Iinを入力したときの端子１０３ｄと端子１０３ｇの交流電圧振幅を示している。
【００８１】
【数１５】
0004402143.tif 000016
【００８２】
【数１６】
0004402143.tif 000017
ここで、式（１５），（１６）中のMはLsとLpの相互インダクタンスを表し、結合係数Kを用いると下式（１７）で示される。結合係数KはLsとLpの磁界の結合度を示す係数であり、磁界の結合方向により正負の両方の極性をとる。
【００８３】
【数１７】
0004402143.tif 000018
式（１７）より、相互インダクタMの値が負である場合、つまり結合係数が負の場合において上記共振器4の端子１０３ｇの交流電圧値は、共振器４を構成する容量Cp，Cs、インダクタLp，Lsが同じ値の場合、実施例２の共振器３の端子１０１ｇの電圧値よりも常に増加する。一方、端子１０３ｄの交流電圧値は、上記相互インダクタMの正負に関わらず、常に実施例２の共振器３の端子１０１ｄの電圧値よりも減少する。
【００８４】
つまり、実施例２と同様の素子値を持つ実施例４の共振器４を持つ発振器は、本発明の作用であるゲート電圧振幅値とドレイン端子電圧振幅値の比をさらに高めることができる。
【００８５】
上記の端子１０３ｇの電圧値の増加は、端子１０３ｇにおけるQ値の増加を意味している。つまり、実施例４の発振器は、式（１），（２）から導出された低位相雑音化への要素である（１）発振振幅の増加、（２）共振器のQの増加、（３）トランジスタ、抵抗の熱雑音に起因する雑音指数の低減、（４）発振波形を低歪み化の４つの要素をすべて満たす発振器である。
【００８６】
さらに、図１２Ｂに示すように、負の相互インダクタを持つ上記の共振器は、同様のLs，Lp，Cs，Cpの素子値を持つ実施例２の共振器と比較して、第１並列共振点と第２並列共振点との互いの共振周波数間の周波数を広げる効果がある。上記の効果により、第２並列共振点をトランジスタの遮断周波数より高周波領域に持っていくことがより容易になり、第１並列共振周波数にて発振器をより安定に発振させることが可能となる。
【００８７】
また、本実施例の共振器はLpとLsを近接させることによる相互インダクタＭを用いているため、LpとLsの2つのインダクタを、ほぼ１つのインダクタ実装面積内への搭載が可能である。これにより、１つ分のインダクタ面積を低減することができ、特にインダクタをＩＣチップ内に集積化する場合は低コスト化に繋がる。
【００８８】
図１２Ｃは、実施例４の発振器について共振器の素子値をCs=60fF , Cp=70fF , Ls=60pH , Lp=60pH、結合係数Kを−0.6としたときの共振器の端子１０３ｄから端子１０３ｇへの伝達インピーダンス、端子１０３ｄの駆動点インピーダンスの周波数特性のシミュレ−ション結果をそれぞれ示している。図から、本実施例の発振器は、本発明の作用であるゲート電圧振幅値とドレイン端子電圧振幅値の比をさらに高めることができることがわかる。
【００８９】
次に、図１３（図１３Ａ、図１３Ｂ）を用いて、本実施例に関し、一対の共振器のインダクタLpとLsを近接させ相互インダクタＭを用いることによるＩＣチップ内での面積低減の効果について説明する。まず、図１３Ａは、図１０に示した発振器をＩＣチップ内に集積化した場合のレイアウトの一例を示す図である。図１３Ａに示すように、ＩＣチップの上部に共振器のインダクタLp、下部にインダクタLsが配置されている。共振器の素子やトランジスタQ1、Q2はインダクタLpとLsの間やそれらの周囲に配置されている。一例として、ＩＣチップの長さＬ１＝６７０μｍ，幅Ｗ１＝２１０μｍである。
【００９０】
次に、図１３Ｂは、図１１に示した発振器（機能的には図１０に示した発振器と同じもの）をＩＣチップ内に集積化した場合のレイアウトの一例を示す図である。一対の共振器のインダクタLpとLsを図のように同一のエリアに配置することで、使用面積を低減している。なお、Csは、トランジスタQ1の寄生容量Ｃgsにて実現している。一例として、ＩＣチップの長さＬ２＝１２０μｍ，幅Ｗ２＝１０５μｍである。相互インダクタＭを用いた図１３Ｂのレイアウトによれば、図１３Ａのレイアウトに対して面積が１／１１に減少している。すなわち、ＩＣチップ内での大きな面積低減の効果が得られる。
［変形例２］
次に、本発明の第４の実施例の変形例について説明する。第４の実施例における一対の共振器のインダクタLpとLsの負極性をもつ相互インダクタンスＭを含む共振器５は、図１４に示すように、差動増幅器２の逆相のドレイン端子と一方の共振器のインダクタLpを接続し、このインダクタLpを他方の共振器のインダクタLsと正の磁気結合することで容易に得ることができる。
【００９１】
すなわち、図１１に示した共振器４Ａに対応するインダクタ及び容量を夫々Lsa，Lpa，Csa，Cpaとし、共振器４Ｂに対応するインダクタ及び容量を夫々Lsb，Lpb，Csb，Cpbとすると、図１４において、共振器５は横方向に順に配列されたLpa，Lsb，Lsa，Lpbの各インダクタ，その下に横方向に順に配列されたCpa，Cpbの各容量、さらにその下に横方向に順に配列されたCsb，Csaの各容量で構成され、インダクタLpaとLsb，インダクタLsaとLpbを夫々正の磁気結合させている。さらに、各端子ｎ−ｐ１，ｎ−ｐ２、ｎ−ａ１，ｎ−ａ２、ｎ−ｄ１，ｎ−ｄ２、ｎ−ｇ１，ｎ−ｇ２、ｎ−ｂ１，ｎ−ｂ２を図示のように電源等に接続している。
【００９２】
この実施例の場合も、電源直結端子ｎ−ｐ１，ｎ−ｐ２が電源ＶＤＤに接続され、差動増幅器２のトランジスタQ1，Q2の共通接地された端子がグラウンド端子に直結されている。そして発振周波数において、差動増幅器２の出力であるQ1，Q2のドレイン端子が接続される共振器３の入力端子ｎ−ｄ１，ｎ−ｄ２から差動増幅器２の入力（Q１，Q2のゲート端子）が接続される共振器３の出力端子ｎ−ｇ１，ｎ−ｇ２への伝達インピーダンスを、前記入力端子ｎ−ｄ１，ｎ−ｄ２の駆動点インピーダンスより大きくした構成と成っている。そのため、発振動作中において、トランジスタQ1，Q2のゲート端子の発振電圧振幅Ｖgが大きく、ドレイン端子の発振電圧振幅Ｖｄが小さくなる。
【００９３】
本実施例によれば、共振器のQ値を劣化させることなく、発振振幅の大振幅化、雑音源の除去、発振波形の低歪み化を同時に満たし、低位相雑音特性を持つ発振器を実現することができる。また、ＩＣチップ内での大きな面積低減の効果が得られる。
【実施例５】
【００９４】
図１５は、本発明の発振器の第５の実施例を示す回路図である。上記発振器を構成する共振器6（６Ａ，６Ｂ）は、実施例３の共振器3を構成するインダクタLpとLsに相互誘導結合を持たせた構成となっている。
【００９５】
差動増幅器２を構成するトランジスタQ1の出力端子は共振器６Ａの入力端子１０４ｄ１に接続され、共振器６Ａの出力は端子１０４ｇ１から出力され他方のトランジスタQ2の入力端子に入力される。トランジスタQ2の出力は前記トランジスタQ1と同様に、共振器６Ｂの入力端子１０４ｄ２に入力され、共振器６Ｂの出力は端子１０４ｇ２から出力され他方のトランジスタQ1の入力端子に入力される。並列共振器ユニット（Ａ，Ｂ）には、電源ＶＤＤへの接続端子として電源直結端子１０３ｐ１，１０３ｐ２と第２の電源接続端子１０３ａ１，１０３ａ２とが設けられている。直列共振器ユニット（Ａ，Ｂ）には、電源ＶＤＤへの接続端子として接続端子１０３ｂ１，１０３ｂ２が設けられている。
【００９６】
本実施例の発振器を構成する共振器６の伝達特性を示すため、実施例４の図１２Ａで示したものと同様の検証を行う。下式（１８），（１９）は、実施例５の共振器６の端子１０４ｄから交流電流Iinを入力したときの端子１０４ｄと端子１０４ｇの交流電圧振幅を示している。
【００９７】
【数１８】
0004402143.tif 000019
【００９８】
【数１９】
0004402143.tif 000020
ここで、Mは前述の実施例４と同様にLpとLsの相互インダクタを示している。
【００９９】
相互インダクタMが負の極性を持つときは、式(１９)の分子第２項の極性が正に変化するため、直列共振周波数より高い周波数領域において、常に端子１０４ｇの交流電圧値は端子１０４ｄの電圧値を上回る。
【０１００】
また、前述の実施例４と同様に、負の相互インダクタを持つ上記の共振器６は、同様のLs，Lp，Cs，Cpの素子値を持つ実施例３の共振器３と比較して、第1並列共振点３００と第２並列共振点３０２との互いの共振周波数間の周波数を広げる作用がある。上記の作用より、第１並列共振周波数３００を、上記の第１並列共振周波数３００において発振器のル−プゲインが十分１より小さくなるような値にすることが実施例３と比較して容易となり、第２共振周波数３０２において発振器を安定に発振させることができる。
【０１０１】
一方、相互インダクタMが正の極性を持つとき、上記共振器６の端子１０４ｇに直列共振点が発生する。式（１７）で示されるように、相互インダクタンスMはLpおよびLsのインダクタンスより大きくなり得ないため、式(１９)の分子第二項の相互インダクタンスMとのインダクタンスLpの比M／Lpは常に１以下となる。つまり、式(１９)の分子の値は、式（１８）の分子よりも低周波側で０になる。これは端子１０４ｇのもつ直列共振周波数は端子１０４ｄの直列共振周波数より常に低くなることを意味する。
【０１０２】
上記、端子１０４ｇの直列共振点を実施例５の共振器６の第１並列直列共振周波数に近接させることで、第１並列共振点における式(１９)の分子の値が０に近づき、端子１０４ｄの交流電圧を極めて小さな値にすることが可能となる。上記のように設定された共振器の素子値、及び相互インダクタMにより第１並列共振周波数において発振器のル−プゲインが十分１より小さくすることが可能となり、第２共振周波数において発振器を安定に発振させることができる。
【０１０３】
図１６は、上記のように実施例５の共振器の素子値を設定したときの一例としてCs=200fF , Cp=100fF , Ls=250pH , Lp=150pH、結合係数Kを０．３としたときの端子１０４ｇの交流電圧の周波数特性２１４ｇと端子１０４ｄの交流電圧の周波数特性２１４ｄを示している。図１６から、本実施例では、第１並列共振周波数と第２共振周波数の周波数差は広げられないが、周波数特性２１４ｇに着目したとき、第１並列共振周波数と第２共振周波数における交流電圧の発振振幅値の差を大きく出来、もって、第２共振周波数において発振器を安定に発振させることが出来ることが明らかである。
【０１０４】
このように、本実施例は、共振器のQ値を劣化させることなく、発振振幅の大振幅化、雑音源となるテ−ル電流源の除去、発振波形の低歪み化を同時に満たし、低位相雑音特性を持つ発振器を実現するものである。
【実施例６】
【０１０５】
図１７は、本発明の発振器の第６の実施例を示す回路図である。本実施例の共振器を構成する容量とインダクタは、共振器を構成する部材のマイクロストリップ線路やコプレ−ナ線路などの伝送線路に設けられるオ−プンスタブ、ショ−トスタブなどから構成される。共振器７（７Ａ，７Ｂ）は、入力端子ｎ−ｄ１，ｎ−ｄ２と差動増幅器を電圧駆動するための出力端子ｎ−ｇ１，ｎ−ｇ２と、これらの入出力端子間に接続されたインダクタLpと容量Cpからなる並列共振器ユニットと、入力端子ｎ−ｄ１，ｎ−ｄ２側から見て容量Cs，インダクタ Lsの順に並ぶ直列共振器ユニットとを備えている。直列共振器ユニットの容量CsとインダクタLsとの中点を出力端子としている。各共振器７Ａ，７Ｂ、は、電源ＶDDに直接に接続される電源直結端子ｎ−ｐ１，ｎ−ｐ２、電源ＶDDに接続される他の接続端子ｎ−ｂ１，ｎ−ｂ２と、交流接地点などに接続される電源等接続端ｎ−ａ１，ｎ−ａ２も有している。
【０１０６】
本実施例の発振器は、差動増幅器２を構成する一方のトランジスタ（例えばＱ１）の出力を一方の共振器（例えば７Ａ）の入力端子（例えばｎ−ｄ１）に接続し、この共振器の出力端子（例えばｎ−ｇ１）を、この差動増幅器のもう一方のトランジスタ（例えばＱ２）に入力するという、帰還ル−プを持っている。
【０１０７】
なお、Lp，Lsは、λ/4以下の長さの伝送線路によるショートスタブでインダクタを実現する。一方、Cpはλ/4以下の長さの伝送線路によるオープンスタブでキャパシタを実現する。また、上記容量とインダクタは、トランジスタなどの素子や素子間，回路配線に起因する寄生成分を用いて構成しても良い。
【０１０８】
本実施例でも、発振器は、発振周波数において、差動増幅器２の出力であるQ1，Q2のドレイン端子が接続される共振器３の入力端子ｎ−ｄ１，ｎ−ｄ２から、差動増幅器２の入力（Q１，Q2のゲート端子）が接続される共振器３の出力端子ｎ−ｇ１，ｎ−ｇ２への伝達インピーダンスを、前記の端子ｎ−ｄ１，ｎ−ｄ２の駆動点インピーダンスよりも大きくした構成に特徴を有している。また、雑音源となるテ−ル電流源（もしくはトップ電流源）の除去のために、並列共振器ユニットのインダクタLpを電源へ直接に接続するための端子として、電源ＶDDとの間にテ−ル電流源等が介在しない電源直結端子ｎ−ｐ１，ｎ−ｐ２を備えている。
【０１０９】
これらの特徴により、本実施例は、共振器のQ値を劣化させることなく、発振振幅の大振幅化、雑音源の除去、発振波形の低歪み化を同時に満たし、低位相雑音特性を持つ発振器を実現するものである。
【実施例７】
【０１１０】
以上述べた各実施例のLCクロスカップル発振器は、送信回路、受信回路、ベースバンド回路部及びアンテナを備えた通信システムにおいて、送信回路や受信回路の発振器として用いるのに適している。特に、並列共振器ユニットのインダクタLpと直列共振器ユニットのインダクタLsの負極性をもつ相互インダクタンスＭを含む共振器を有する発振器を備えた送信回路や受信回路をＩＣチップ内に集積化することで、小型で低消費電力、低コストの通信システムを実現することができる。また、良好な低位相雑音特性による通信距離の向上（特にミリ波帯域）も図ることができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施例になる発振器の回路構成を示す回路図である。
【図２】本発明の発振器におけるゲートドレイン電圧とドレイン電流との対応を示す図である。
【図３】本発明の発振器におけるトランジスタのゲートソース間電圧に対する出力電流のSNRを説明する図である。
【図４】本発明の第２の実施例になる発振器の回路構成を示す回路図である。
【図５Ａ】本発明の第２の実施例を構成する共振器の検証用の回路図である。
【図５Ｂ】図５Ａに示した共振器における周波数特性を示す図である。
【図５Ｃ】図５Ａに示した共振器における周波数特性を示す図である。
【図６】本発明の第２の実施例における過渡波形を示す図である。
【図７】本発明の第３の実施例になる発振器の回路構成を示す回路図である。
【図８】本発明の第３の実施例における共振器の周波数特性を示す図である。
【図９】本発明の第３の実施例における共振器の過渡波形を示す図である。
【図１０】本発明第３の実施例の変形例になる発振器を示す回路図である。
【図１１】本発明の第４の実施例になる発振器の回路構成を示す回路図である。
【図１２Ａ】本発明の第４の実施例になる発振器の検証用の回路図である。
【図１２Ｂ】図１２Ａに示した共振器の検証用の回路図における、周波数特性を示す図である。
【図１２Ｃ】図１２Ａに示した共振器における周波数特性を示す図である。
【図１３Ａ】図１０に示した発振器をＩＣチップ内に集積化した場合のレイアウトの一例を示す図である。
【図１３Ｂ】図１１に示した発振器をＩＣチップ内に集積化した場合のレイアウトの一例を示す図である。
【図１４】本発明の第４の実施例の変形例になる発振器を示す回路図である。
【図１５】本発明の第５の実施例になる発振器の回路構成を示す回路図である。
【図１６】本発明の第５の実施例における共振器の周波数特性を示す図である。
【図１７】本発明の第６の実施例になる発振器の回路構成を示す回路図である。
【図１８】第１の従来の発振器を示す回路図である。
【図１９】第２の従来の発振器を示す回路図である。
【図２０】従来の発振器におけるゲートドレイン電圧とドレイン電流との対応を示す図である。
【図２１】図１９の発振器におけるゲート端子とドレイン端子の電圧過渡波形、およびドレイン電流の過渡波形を示す図である。
【図２２】第３の従来の発振器を示す回路図である。
【図２３】第４の従来の発振器を示す回路図である。
【符号の説明】
【０１１２】
１，３，４，５，６…共振器、２…差動増幅器、７…ロ−パスフィルタ、１０…MOSトランジスタの動作領域境界線、１１…Vgs対ドレイン電流特性、１２…電源電圧Ｖｄｄ、３０，４０，５０…ドレイン端子の動作点変化の軌跡、６０…並列共振器ユニット、７０…直列共振器ユニット、１０１ｄ，１０２ｄ，１０３ｄ，１０４ｄ，５００…共振器の入力端子、１０１ｇ，１０２ｇ，１０３ｇ，１０４ｇ…共振器の出力端子、１０１ｃ，５０２…共振器の電源側の接続端子、２１１ｇ，２１２ｇ，２１３ｇ，２１４ｇ…共振器の出力端子における交流電圧の周波数特性、２１１ｄ，２１２ｄ，２１３ｄ，２１４ｄ…共振器の入力端子における交流電圧の周波数特性、２２１ｇ，２２２ｇ…発振器のゲート端子における発振電圧波形、２２１ｄ，２２２ｄ…発振器のドレイン端子における発振電圧波形、２３１ｄ，２３２ｄ…発振器の発振時におけるドレイン電流波形、２０１ｐ…共振器の周波数位相特性、３００…共振器の第１直列共振周波数、３０１…共振器の直列共振周波数、３０２…共振器の第２直列共振周波数、４００…ゲートソース間電圧対SNRの特性図、Ｑ１，Ｑ２…差動増幅器を構成するMOSトランジスタ、Ｌｐ，Ｌｓ…インダクタ、Ｃｓ，Ｃｐ…容量、Ｍ…相互インダクタ、Ｋ…相互インダクタの結合係数、Ｉ１…テ−ル、トップ電流源、Ｉｉｎ…交流電流源、VDD…電源電圧、GND…グラウンド、ｎ−ｄ１，ｎ−ｄ２…入力端子、ｎ−ｇ１，ｎ−ｇ２…出力端子、ｎ−ｐ１，ｎ−ｐ２…電源直結端子、ｎ−ａ１，ｎ−ａ２…電源等接続端子。
【図１】
0004402143.tif 000021
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
0004402143.tif 000035
【図１２Ｃ】
0004402143.tif 000036
【図１３Ａ】
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【図１３Ｂ】
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【図１４】
0004402143.tif 000039
【図１５】
0004402143.tif 000040
【図１６】
0004402143.tif 000041
【図１７】
0004402143.tif 000042
【図１８】
0004402143.tif 000043
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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