(57)【特許請求の範囲】
【請求項１】
ベース層上に第１エミッタ層,第２エミッタ層および第３エミッタ層が順次積層され、上記第１エミッタ層,第２エミッタ層および第３エミッタ層を含むエミッタ層上にエミッタキャップ層が形成されたヘテロ接合型バイポーラトランジスタであって、
上記第１エミッタ層はＩnＧaＰからなると共に、上記第２,第３エミッタ層は少なくとも化合物半導体からなり、
上記第２エミッタ層は組成が一定であって、不純物濃度が上記第１エミッタ層および上記第３エミッタ層の不純物濃度よりも高いと共に、
上記第２エミッタ層は、上記第３エミッタ層側から上記第１エミッタ層側に向かって不純物濃度が徐々に高くなる傾斜濃度層であることを特徴とするヘテロ接合型バイポーラトランジスタ。
【請求項２】
請求項１に記載のヘテロ接合型バイポーラトランジスタにおいて、
上記傾斜濃度層である第２エミッタ層の不純物濃度が、上記第１エミッタ層との界面において７×１０17ｃｍ-3〜１３×１０17ｃｍ-3であることを特徴とするヘテロ接合型バイポーラトランジスタ。
【請求項３】
請求項１または２に記載のヘテロ接合型バイポーラトランジスタにおいて、
上記傾斜濃度層である第２エミッタ層の不純物濃度が、上記第３エミッタ層との界面において上記第３エミッタ層の不純物濃度と略等しいことを特徴とするヘテロ接合型バイポーラトランジスタ。
【請求項４】
請求項１から３のいずれか１つに記載のヘテロ接合型バイポーラトランジスタにおいて、
上記第２エミッタ層はＡlＧaＡsまたはＧaＡsのいずれか一方からなり、
上記第３エミッタ層はＡlＧaＡsまたはＧaＡsのいずれか一方からなることを特徴とするヘテロ接合型バイポーラトランジスタ。
【請求項５】
請求項１から４のいずれか１つに記載のヘテロ接合型バイポーラトランジスタにおいて、
上記第２エミッタ層の厚さが１０ｎｍ〜５０ｎｍであることを特徴とするヘテロ接合型バイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ヘテロ接合型バイポーラトランジスタに関する。
【０００２】
【従来の技術】
近年、ヘテロ接合型バイポーラトランジスタにおいて、エミッタ／ベース接合がＩnＧaＰ／ＧaＡsであるヘテロ接合型バイポーラトランジスタがデバイス特性向上や信頼性向上の観点からさかんに研究開発されている。しかし、ＩnＧaＰエミッタ層上に同じ導電型のＧaＡs層等をキャップ層として連続して成長させた場合に、そのヘテロ界面においてキャリアが著しく枯渇して高抵抗層が形成され、エミッタ抵抗が高くなるため、高周波特性等の素子特性が低下するという問題が生じる。そこで、そのようなキャリアの枯渇を補償してエミッタ抵抗を低減するために、ヘテロ界面にプレーナードーピング層を設けた構造のヘテロ接合型バイポーラトランジスタが提案されている(特開平８−２９３５０５号公報)。
【０００３】
図５は上記ヘテロ界面にプレーナードーピング層が設けられたヘテロ接合型バイポーラトランジスタの構造を示す断面図であり、図５に示すように、半絶縁性ＧaＡs基板５０１上に、ｎ型ＧaＡsサブコレクタ層５０２、ＧaＡsコレクタ層５０３、ｐ型ＧaＡsベース層５０４、ｎ型ＩnＧaＰエミッタ層５０５、Ｓiプレーナードーピング層５０６、ｎ型ＧaＡsエミッタキャップ層５０７を順次積層している。次に、所定のエッチングを施してｐ型ＧaＡsベース層５０４の一部およびｎ型ＧaＡsサブコレクタ層５０２の一部を露出させると共に、エミッタ電極５０８、ベース電極５０９、コレクタ電極５１０を形成することにより、ヘテロ接合型バイポーラトランジスタが完成する。このヘテロ接合型バイポーラトランジスタでは、プレーナードーピング層５０６によってＩnＧaＰエミッタ層５０５とＧaＡsキャップ層５０７のヘテロ界面におけるキャリアの枯渇を補償できるので、エミッタ抵抗を低減することができ、高周波特性を向上することができる。上記ヘテロ接合型バイポーラトランジスタでは、エミッタの積層方向の抵抗率は９×１０-7Ωｃｍ2程度になる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記ヘテロ界面にプレーナードーピング層が設けられたヘテロ接合型バイポーラトランジスタを作製して通電試験を行った結果、通電によりエミッタ抵抗が徐々に高くなってしまい高い信頼性が得られないという問題が新たに明らかになった。上記ヘテロ接合型バイポーラトランジスタでは、プレーナードーピング層によってキャリアの枯渇を補償するために、非常に高濃度に不純物をドーピングしなければならないため、界面の結晶性が悪くなってしまい、その結晶性の悪い部分に急峻な不純物濃度プロファイルを形成することになるので、不純物が拡散してしまいエミッタ抵抗が上昇したと考えられる。
【０００５】
また、他のヘテロ接合型バイポーラトランジスタにおいて、素子特性および信頼性を向上させるために、ベース層の表面をエッジシニング層またはガードリングと呼ばれる完全に空乏化した薄いエミッタ層で覆う構造が開発されている。しかし、従来の構造でＩnＧaＰ層を残してエミッタメサエッチングし、ベース表面を保護するエッジシニング層を形成し、エッジシニング層上にベース電極を形成した構造のヘテロ接合型バイポーラトランジスタを作製すると、高不純物濃度のプレーナードーピング層が表面に残るため、ＩnＧaＰエッジシニング層が完全に空乏化しにくくなり、エミッタ−ベース電極間にエッジシニング層を介してリーク電流が生じて、良好な素子特性および高い信頼性が得られないという結果になった。
【０００６】
そこで、この発明の目的は、良好な素子特性および高い信頼性が得られるヘテロ接合型バイポーラトランジスタを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明のヘテロ接合型バイポーラトランジスタは、ベース層上に第１エミッタ層,第２エミッタ層および第３エミッタ層が順次積層され、上記第１エミッタ層,第２エミッタ層および第３エミッタ層を含むエミッタ層上にエミッタキャップ層が形成されたヘテロ接合型バイポーラトランジスタであって、上記第１エミッタ層はＩnＧaＰからなると共に、上記第２,第３エミッタ層は少なくとも化合物半導体からなり、上記第２エミッタ層は組成が一定であって、不純物濃度が上記第１エミッタ層および上記第３エミッタ層の不純物濃度よりも高いと共に、上記第２エミッタ層は、上記第３エミッタ層側から上記第１エミッタ層側に向かって不純物濃度が徐々に高くなる傾斜濃度層であることを特徴としている。
【０００８】
上記構成のヘテロ接合型バイポーラトランジスタによれば、上記第１エミッタ層および上記第３エミッタ層よりも不純物濃度の高い少なくとも化合物半導体からなる第２エミッタ層からＩnＧaＰからなる第１エミッタ層とのヘテロ界面にキャリアが供給されるので、界面のキャリア濃度の低下を抑えることができ、エミッタ抵抗を低くすることができる。
また、上記第２エミッタ層を上記第３エミッタ層側から上記第１エミッタ層側に向かって不純物濃度が徐々に高くなる傾斜濃度層とすることによって、エミッタのキャリア濃度分布が第１エミッタ層から第３エミッタ層にかけてキャリア濃度がなめらかにほぼ均一になって、エミッタ層中の伝導帯の底のエネルギーがほぼ均一になるため、エミッタ抵抗がさらに低くなり、高い素子特性を得ることができる。
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
また、一実施形態のヘテロ接合型バイポーラトランジスタは、上記傾斜濃度層である第２エミッタ層の不純物濃度が、上記第１エミッタ層との界面において７×１０17ｃｍ-3〜１３×１０17ｃｍ-3であることを特徴としている。
【００２０】
上記実施形態のヘテロ接合型バイポーラトランジスタによれば、上記傾斜濃度層である第２エミッタ層の不純物濃度を第１エミッタ層との界面において７×１０17ｃｍ-3〜１３×１０17ｃｍ-3とすることによって、第１エミッタ層と第２エミッタ層の界面におけるキャリア濃度の低下分を補償し、エミッタ抵抗をさらに低減できる。
【００２１】
また、一実施形態のヘテロ接合型バイポーラトランジスタは、上記傾斜濃度層である第２エミッタ層の不純物濃度が、上記第３エミッタ層との界面において上記第３エミッタ層の不純物濃度と略等しいことを特徴としている。
【００２２】
上記実施形態のヘテロ接合型バイポーラトランジスタによれば、上記傾斜濃度層である第２エミッタ層の不純物濃度を第３エミッタ層との界面において第３エミッタ層の不純物濃度と略等しくすることによって、第２エミッタ層から第３エミッタ層にかけてキャリア濃度をよりなめらかに均一にできる。
また、一実施形態のヘテロ接合型バイポーラトランジスタは、上記第２エミッタ層はＡlＧaＡsまたはＧaＡsのいずれか一方からなり、上記第３エミッタ層はＡlＧaＡsまたはＧaＡsのいずれか一方からなることを特徴としている。
上記実施形態のヘテロ接合型バイポーラトランジスタによれば、上記ＩnＧaＰ第１エミッタ層とエミッタキャップ層との間の第２,第３エミッタ層を、ＡlＧaＡs層またはＧaＡs層にすると、ＩnＧaＰ第１エミッタ層と格子定数がほぼ等しいため、良好な結晶が得られやすく、またＩnＧaＰ第１エミッタ層と選択的にエッチングを行うことが容易にできる。なお、上記第２,第３エミッタ層は、一方がＡlＧaＡsで他方がＧaＡsでもよい。
また、一実施形態のヘテロ接合型バイポーラトランジスタは、上記第２エミッタ層の厚さが１０ｎｍ〜５０ｎｍであることを特徴としている。
本出願人により、第２エミッタ層の不純物濃度を５×１０17ｃｍ-3〜１５×１０17ｃｍ-3、厚さを１０ｎｍ〜７０ｎｍにした場合のエミッタの積層方向の抵抗率を実験により調べた結果、第２エミッタ層の厚さが１０ｎｍ〜５０ｎｍのときに積層方向の抵抗率が十分低くなることが分かった。なお、上記第２エミッタ層の厚さが１０ｎｍ未満のときは、キャリア濃度の低下分が十分補償されておらず、積層方向の抵抗率を十分に低減できず、反対に、第２エミッタ層の厚さが５０ｎｍを越えるときは、過剰にキャリアが補償され、ＡlＧaＡs層中の伝導帯の底のエネルギーが下がり、電子にとってのバリアとして働くため、積層方向の抵抗率を十分に低減できなかったものと考えられる。
したがって、上記実施形態のヘテロ接合型バイポーラトランジスタによれば、上記第２エミッタ層の厚さが１０ｎｍ〜５０ｎｍとすることによって、エミッタ抵抗を十分に低減できる。
【００２３】
【発明の実施の形態】
以下、この発明のヘテロ接合型バイポーラトランジスタを図示の実施の形態により詳細に説明する。
【００２４】
(第１実施形態)
図１はこの発明の第１実施形態のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。
【００２５】
図１に示すように、半絶縁性ＧaＡs基板１０１上に、ｎ+型ＧaＡsサブコレクタ層１０２(不純物濃度５×１０18ｃｍ-3、膜厚５００ｎｍ)、ｎ型ＧaＡsコレクタ層１０３(不純物濃度３×１０16ｃｍ-3、膜厚７００ｎｍ)、ｐ+型ＧaＡsベース層１０４(不純物濃度４×１０19ｃｍ-3、膜厚７０ｎｍ)、ｎ型ＩnＧaＰ第１エミッタ層１０５(不純物濃度５×１０17ｃｍ-3、膜厚４０ｎｍ)、ｎ型ＡlxＧa1-xＡs第２エミッタ層１０６(ｘ＝０.３、不純物濃度１×１０18ｃｍ-3、膜厚３０ｎｍ)、ｎ型ＡlxＧa1-xＡs第３エミッタ層１０７(ｘ＝０.３、不純物濃度５×１０17ｃｍ-3、膜厚２０ｎｍ)、ｎ型ＡlxＧa1-xＡs組成傾斜第４エミッタ層１０８(ｘ＝０.３→０、不純物濃度５×１０17ｃｍ-3、膜厚５０ｎｍ)、ｎ+型ＧaＡsエミッタキャップ層１０９、ｎ+型ＩnＧaＡsエミッタキャップ層１１０をＭＯＣＶＤ(有機金属気相成長)法により順次積層する。なお、ＭＯＣＶＤ法の代わりにＭＢＥ(分子線エピタキシャル)法等を用いて同様に積層してもよい。上記ＡlxＧa1-xＡs組成傾斜第４エミッタ層１０８は、ＡlxＧa1-xＡs第３エミッタ層１０７とＧaＡsエミッタキャップ層１０９との伝導帯不連続によるエミッタ抵抗の増加を防ぐために設けてある。なお、ＡlxＧa1-xＡs第３エミッタ層、ｎ型ＡlxＧa1-xＡs組成傾斜第４エミッタ層１０８は、不純物濃度を高くすると、リーク電流が生じやすくなり、電流利得が低下しやすくなる。
【００２６】
上記ＩnＧaＰ第１エミッタ層１０５とＧaＡsエミッタキャップ層１０９との間のエミッタ層(１０６,１０７,１０８)は、ＡlＧaＡs層またはＧaＡs層にすることによりＩnＧaＰ第１エミッタ層１０５と格子定数がほぼ等しくなるため、良好な結晶が得られやすく、またＩnＧaＰ第１エミッタ層１０５と選択的にエッチングすることが容易にできる。
【００２７】
続いて、上記ヘテロ接合型バイポーラトランジスタの形成方法について説明する。
【００２８】
まず、フォトリソグラフィーにより、エミッタとなる部分にマスクをし、それ以外の領域をクエン酸と過酸化水素水の混合液でエッチングする。この混合液は、ＩnＧaＰをエッチングしないので、ＩnＧaＰ第１エミッタ層１０５が表面に露出するとそこでエッチングは停止する。
【００２９】
次に、フォトリソグラフィーにより、エミッタ,ベースとなる部分にマスクをし、それ以外の領域をエッチングする。このとき、ＩnＧaＰは、塩酸でエッチングし、ＧaＡsは、クエン酸と過酸化水素水の混合液でエッチングして、ＧaＡsサブコレクタ層１０２の表面を露出させる。
【００３０】
続いて、ＩnＧaＡsキャップ層１１０上にエミッタ電極１１１を形成し、ＩnＧaＰ第１エミッタ層１０５上にベース電極１１２を形成し、ＧaＡsサブコレクタ層１０２上にコレクタ電極１１３を形成する。上記エミッタ電極１１１,ベース電極１１２およびコレクタ電極１１３の材料としては、Ｐt／Ｔi／Ｐt／Ａu、ＡuＧe／Ｎi／Ａu等を用いる。そして、アロイ(合金化)を行って、ベース電極１１２とベース層１０４とをオーミック接触させると共に、コレクタ電極１１３とサブコレクタ層１０２とをオーミック接触させる。その後、エッチング等により素子間分離を行い、層間絶縁膜を形成して、メッキまたは蒸着等により配線(図示せず)を形成する。高不純物濃度の層はエッチングされているので、表面に露出したＩnＧaＰ第１エミッタ層１０５は完全に空乏化して、エッジシニング層として働くので、エッジシニング層を通してエミッタ−ベース間にリーク電流が生じることはない。
【００３１】
この第１実施形態のヘテロ接合型バイポーラトランジスタにおいて、ＡlxＧa1-xＡs(ｘ＝０.３)第２エミッタ層１０６の不純物濃度を５×１０17ｃｍ-3〜１５×１０17ｃｍ-3、膜厚を１０ｎｍ〜７０ｎｍにした場合のエミッタの積層方向の抵抗率を実験により調べた結果を次の表１に示している。
【００３２】
【表１】
0004405060.tif 000002
【００３３】
上記表１から分かるように、第２エミッタ層の不純物濃度を７×１０17ｃｍ-3以上にした場合に積層方向の抵抗率が低くなっていることが分かる。そのうち、不純物濃度が７×１０17ｃｍ-3〜１３×１０17ｃｍ-3のときには、抵抗率が十分に低下している。また、膜厚が１０ｎｍ〜５０ｎｍのときに積層方向の抵抗率が十分低くなっていることが分かる。したがって、第２エミッタ層の不純物濃度が７×１０17ｃｍ-3〜１３×１０17ｃｍ-3、膜厚が１０ｎｍ〜５０ｎｍであることが好ましい。
【００３４】
不純物濃度が７×１０17ｃｍ-3未満のとき、および、膜厚が１０ｎｍ未満のときは、キャリア濃度の低下分が十分補償されておらず、積層方向の抵抗率を十分に低減できなかったと考えられる。反対に、不純物濃度が１３×１０17ｃｍ-3越えるとき、および、膜厚が５０ｎｍを越えるときは、過剰にキャリアが補償され、ＡlＧaＡs層中の伝導帯の底のエネルギーが下がり、電子にとってのバリアとして働き、積層方向の抵抗率を十分に低減できなかったと考えられる。
【００３５】
さらに、表１中、ＡlxＧa1-xＡs(ｘ＝０.３)第２エミッタ層の不純物濃度を７×１０17ｃｍ-3〜１５×１０17ｃｍ-3にし、膜厚を１０ｎｍ〜７０ｎｍにしたすべての場合について、素子の信頼性を調べるために通電試験を行った。そのときの試験条件を、ヘテロ接合型バイポーラトランジスタの接合温度が２７０℃、エミッタ電流密度が２５ｋＡｃｍ-2、エミッタ−コレクタ間の電圧を３.４Ｖとした。そうして、１０００時間の通電試験を行ったが、エミッタ抵抗の増加率は５％以内で電流利得の減少率は１０％以内となった。
【００３６】
このように、この第１実施形態によれば、良好な素子特性と高い信頼性を有するヘテロ接合バイポーラトランジスタを実現することができる。
【００３７】
(第２実施形態)
この発明の第２実施形態のヘテロ接合型バイポーラトランジスタは、ＡlＧaＡs第２エミッタ層の不純物濃度を除いて第１実施形態の図１に示すヘテロ接合型バイポーラトランジスタと同一の構成をしており、説明を省略する。
【００３８】
このヘテロ接合型バイポーラトランジスタは、図２に示すように、ＡlxＧa1-xＡs第２エミッタ層の不純物濃度を、ＩnＧaＰ第１エミッタ層との界面で１×１０18ｃｍ-3、ＡlxＧa1-xＡs(ｘ＝０.１)第３エミッタ層との界面で５×１０17ｃｍ-3となる傾斜濃度にし、ＡlxＧa1-xＡsの組成比をｘ＝０.１にしている点が第１実施形態のヘテロ接合型バイポーラトランジスタと異なる。また、ＡlxＧa1-xＡs(ｘ＝０.１)第２エミッタ層の膜厚は３０ｎｍである。このように作製したヘテロ接合型バイポーラトランジスタのエミッタの積層方向の抵抗率は、８×１０-7Ωｃｍ2となり、第１実施形態に比べさらに低くなって、より高い素子特性を得ることができる。
【００３９】
また、図３は上記ヘテロ接合型バイポーラトランジスタのエミッタのキャリア濃度分布を示している。図３より明らかなように、ＩnＧaＰ第１エミッタ層からＡlxＧa1-xＡs(ｘ＝０.１)第３ＡlＧaＡsエミッタ層にかけてキャリア濃度がなめらかにほぼ均一になっていることが分かる。エミッタ抵抗がさらに低くなったのは、キャリア濃度がなめらかに均一になり、エミッタ層中の伝導帯の底のエネルギーがほぼ均一になったためであると考えられる。したがって、第２エミッタ層から第３エミッタ層にかけてキャリア濃度をなめらかにするために、第２エミッタ層の不純物濃度は、第３エミッタ層との界面で第３エミッタ層の不純物濃度と略等しいことが好ましい。また、第１エミッタ層と第２エミッタ層の界面におけるキャリア濃度の低下分を補償し、エミッタ抵抗を低くするためには、第１実施形態と同様に第２エミッタ層の不純物濃度は、第１エミッタ層との界面において、７×１０17ｃｍ-3〜１３×１０17ｃｍ-3であることが好ましい。さらに、第２エミッタ層の膜厚は、１０ｎｍ〜５０ｎｍであることが好ましい。また、このヘテロ接合型バイポーラトランジスタについて、第１実施形態と同条件で１０００時間の通電試験を行ったが、エミッタ抵抗の増加率は５％以内で電流利得の減少率は１０％以内となった。
【００４０】
このように、第１実施形態と同様に、良好な素子特性と高い信頼性を得ることができる。
【００４１】
(第３実施形態)
図４はこの発明の第３実施形態のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。なお、この第３実施形態のヘテロ接合型バイポーラトランジスタは、第１実施形態のヘテロ接合型バイポーラトランジスタと第２および第３エミッタ層をＧaＡs層にしている点が異なる。また、ベース電極はベース層表面に形成している。
【００４２】
図４に示すように、半絶縁性ＧaＡs基板４０１上に、ｎ+型ＧaＡsサブコレクタ層４０２(不純物濃度５×１０18ｃｍ-3、膜厚５００ｎｍ)、ｎ型ＧaＡsコレクタ層４０３(不純物濃度３×１０16ｃｍ-3、膜厚７００ｎｍ)、ｐ+型ＧaＡsベース層４０４(不純物濃度４×１０19ｃｍ-3、膜厚７０ｎｍ)、ｎ型ＩnＧaＰ第１エミッタ層４０５(不純物濃度５×１０17ｃｍ-3、膜厚４０ｎｍ)ｎ型ＧaＡs第２エミッタ層４０６(不純物濃度１×１０18ｃｍ-3、膜厚３０ｎｍ)ｎ型ＧaＡs第３エミッタ層４０７(不純物濃度５×１０17ｃｍ-3、膜厚７０ｎｍ)、ｎ+型ＧaＡsエミッタキャップ層４０８、ｎ+型ＩnＧaＡsエミッタキャップ層４０９をＭＯＣＶＤ法により順次積層している。なお、ＧaＡs第３エミッタ層４０７は、不純物濃度を高くすると、リーク電流が生じやすくなり、電流利得が低下しやすくなる。以後、第１実施形態と同様にメサエッチングおよび各電極を形成している。上記ｎ型ＩnＧaＰ第１エミッタ層４０５のベース電極形成部分をエッチングし、ＧaＡsベース層４０４上にベース電極４１１を形成し、これによりベース層４０４の表面にＩnＧaＰガードリング層を設けた構造にしている。
【００４３】
この第３実施形態のヘテロ接合型バイポーラトランジスタにおいても、エミッタの積層方向の抵抗率が１×１０-6Ωｃｍ2となり、エミッタ抵抗を十分に低減することができる。また、第１実施形態と同様に、エミッタ電流密度２５ｋＡｃｍ-2で１０００時間の通電試験を行ったが、エミッタ抵抗の増加率は５％以内で電流利得の減少率は１０％以内となった。
【００４４】
このように、第１実施形態と同様に、良好な素子特性と高い信頼性を得ることができる。
【００４５】
上記第１〜第３実施形態では、ｎｐｎ型のヘテロ接合型バイポーラトランジスタについて説明したが、ｐｎｐ型ヘテロ接合型バイポーラトランジスタにこの発明を適用してもよい。
【００４６】
【発明の効果】
以上より明らかなように、この発明のヘテロ接合型バイポーラトランジスタによれば、通電によりエミッタ抵抗増大等の素子特性が劣化することがなく、高い素子特性および信頼性が得られるヘテロ接合型バイポーラトランジスタを提供することができる。
【図面の簡単な説明】
【図１】  図１はこの発明の第１実施形態のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。
【図２】  図２はこの発明の第２実施形態のヘテロ接合型バイポーラトランジスタのエミッタ層形成時の不純物ドーピング濃度を示す説明図である。
【図３】  図３は上記ヘテロ接合型バイポーラトランジスタのエミッタ層のキャリア濃度を示す説明図である。
【図４】  図４はこの発明の第３実施形態のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。
【図５】  図５は従来のヘテロ接合型バイポーラトランジスタの構造を示す断面図である。
【符号の説明】
１０１,４０１…半絶縁性ＧaＡs基板、
１０２,４０２…ｎ+型ＧaＡsサブコレクタ層、
１０３,４０３…ｎ型ＧaＡsコレクタ層、
１０４,４０４…ｐ+型ＧaＡsベース層、
１０５,４０５…ｎ型ＩnＧaＰ第１エミッタ層、
１０６…ｎ型ＡlxＧa1-xＡs第２エミッタ層、
４０６…ｎ型ＧaＡs第２エミッタ層、
１０７…ｎ型ＡlxＧa1-xＡs第３エミッタ層、
４０７…ｎ型ＧaＡs第３エミッタ層、
１０８…ｎ型ＡlxＧa1-xＡs組成傾斜第４エミッタ層、
１０９,４０８…ｎ+型ＧaＡsエミッタキャップ層、
１１０,４０９…ｎ+型ＩnＧaＡsエミッタキャップ層、
１１１,４１０…エミッタ電極、
１１２,４１１…ベース電極、
１１３,４１２…コレクタ電極、
５０１…半絶縁性ＧaＡs基板、
５０２…ｎ型ＧaＡsサブコレクタ層、
５０３…ＧaＡsコレクタ層、
５０４…ｐ型ＧaＡsベース層、
５０５…ｎ型ＩnＧaＰエミッタ層、
５０６…Ｓiプレーナードーピング層、
５０７…ｎ型ＧaＡsエミッタキャップ層、
５０８…エミッタ電極、
５０９…ベース電極、
５１０…コレクタ電極。
【図１】
0004405060.tif 000003
【図２】
0004405060.tif 000004
【図３】
0004405060.tif 000005
【図４】
0004405060.tif 000006
【図５】
0004405060.tif 000007