(57)【特許請求の範囲】
【請求項１】
複数の領域が集まって形成された１フレームデータにおいて、更新された部分画像情報を伝送する伝送方法であって、
前記フレームデータにおける更新された領域のピクセルのレベル情報をＶＲＡＭに書き込むステップと、
前記ピクセルのレベル情報が前記ＶＲＡＭに書き込まれるとき、前記ピクセルの行アドレスデータと列アドレスデータを含む上位アドレスを、書き込み上位アドレス記憶部に記憶するステップと、
新しいフレームデータの少なくとも一部の領域が更新され、前記ＶＲＡＭに書き込まれたレベル情報が読み出されるとき、上位アドレス比較部が当該新しいフレームデータにおいて更新された領域のピクセルの上位アドレスと、前記書き込み上位アドレス記憶部に記憶されたピクセルの上位アドレスとを比較して、上位アドレス情報を出力するステップと、
前記上位アドレス情報における比較結果が一致しているとき前記ＶＲＡＭからのレベル情報が圧縮部に送信されるよう導通状態とし、当該比較結果が一致していないとき遮断状態とするステップと、
前記圧縮部において、前記上位アドレス情報における比較結果が一致した領域のピクセルのレベル情報のみを圧縮して、圧縮された画像データを出力するステップと、
前記圧縮部から出力された前記画像データと前記上位アドレス比較部が出力する前記上位アドレス情報がマルチプレクサに入力されて、マルチプレックスするステップと、
を有する画像情報の伝送方法。
【請求項２】
前記上位アドレスにより規定される領域が行方向である横方向及び列方向である縦方向に連続する矩形領域を示すとき、前記連続する矩形領域における先頭に位置する領域の上位アドレスと最後に位置する領域の上位アドレスがアドレス信号としてマルチプレクサに入力され、前記マルチプレクサに入力された上位アドレスにより規定された矩形領域のピクセルのレベル情報のみが圧縮されて画像データが形成される請求項１に記載の画像情報の伝送方法。
【請求項３】
複数の領域が集まって形成された１フレームデータにおいて、更新された部分画像情報を伝送する伝送装置であって、
前記フレームデータにおける更新された領域のピクセルのレベル情報が書き込まれるＶＲＡＭと、
前記ＶＲＡＭに前記ピクセルのレベル情報が書き込まれるとき、前記ピクセルの行アドレスデータと列アドレスデータが含まれる上位アドレスを記憶する書き込み上位アドレス記憶部と、
新しいフレームデータの少なくとも一部の領域が更新され、前記ＶＲＡＭに書き込まれたレベル情報が読み出されるとき、当該新しいフレームデータにおいて更新された領域のピクセルの上位アドレスと前記書き込み上位アドレス記憶部に記憶されたピクセルの上位アドレスを比較し、上位アドレス情報を出力する上位アドレス比較部と、
前記上位アドレス情報における比較結果が一致しているとき前記ＶＲＡＭからのレベル情報を後段に送信するよう導通状態とし、当該比較結果が一致していないとき遮断状態とするゲートと、
前記ゲートの前記後段となり、前記上位アドレス比較部における比較結果が一致した領域のピクセルのレベル情報のみを圧縮して、圧縮された画像データを出力する圧縮部と、
前記圧縮部から出力された前記画像データと前記上位アドレス比較部が出力する前記上位アドレス情報とが入力されて、マルチプレックスするマルチプレクサと、
を具備する画像情報の伝送装置。
【請求項４】
前記上位アドレスにより規定される領域が行方向である横方向及び列方向である縦方向に連続する矩形領域を示すとき、前記連続する矩形領域における先頭に位置する領域の上位アドレスと最後に位置する領域の上位アドレスがアドレス信号としてマルチプレクサに入力され、前記マルチプレクサに入力された上位アドレスにより規定された矩形領域のピクセルのレベル情報のみが圧縮されて画像データが形成されるよう構成された請求項３に記載の画像情報の伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像情報の伝送装置、画像情報の伝送システム及び画像情報の伝送方法に関する。
【０００２】
【従来の技術】
近年、コンピュータの利用分野が広がっている。その中で、コンピュータを、ＣＰＵ（中央演算処理装置）等を含む部分（「第１の端末装置」と言う。）と、画像の表示部（又は表示部及び入力部）を含む部分（「第２の端末装置」と言う。）とに分離したコンピュータが市場から要望されている。
【０００３】
図３は、第１の端末装置と第２の端末装置を有するコンピュータの概念図である。
図３において、３０１はＣＰＵを含む第１の端末装置、３０２は表示部及びペン入力部を含む第２の端末装置、３０３は通常のＰＣ（パーソナル・コンピュータの略であって、ＣＰＵと表示部を有している。）、３０４はドッキングステーション、３０５はキーボード、３０６は表示部である。第１の端末装置３０１はＣＰＵ３１１及び無線通信部３１２を有する。第２の端末装置３０２は表示部兼ペン入力部３２１、無線通信部３２３を有している。ユーザは、ペン３２２を表示部兼ペン入力部３２１にタッチさせることにより、コンピュータへの指令を入力することが出来る。
【０００４】
第１の端末装置３０１のＣＰＵ３１１で生成された画像情報が、無線通信部３１２から送信される。第２の端末装置３０２の無線通信部３２３は画像情報を受信し、表示部兼ペン入力部３２１に伝送する。表示部兼ペン入力部３２１は、入力した画像情報を表示する。
ユーザがペン３２２でコンピュータに対する指令を第２の端末装置の表示部兼ペン入力部３２１に入力すると、当該指令情報が無線通信部３２３から送信される。第１の端末装置３０１の無線通信部３１２は当該指令情報を入力し、ＣＰＵ３１１に伝送する。ＣＰＵ３１１は、指令情報を入力し、指令情報に従って情報を処理する。
通常はユーザは第１の端末装置３０１及び第２の端末装置３０２のみを使用する。ユーザは軽くて接続線のない第２の端末装置３０２を持って自由に行動することが出来る。
【０００５】
ユーザは第１の端末装置３０１にドッキングステーション３０４を接続し、ドッキングステーション３０４にキーボード３０５及び表示部３０６を接続することにより、第１の端末装置３０１、ドッキングステーション３０４、キーボード３０５及び表示部３０６からなるコンピュータシステムを構築して使用することも出来る。
【０００６】
通常のＰＣ３０３は、オプションである無線通信部３３１を組み込むことが出来る。ＰＣ３０３のＣＰＵが生成した画像情報が無線通信部３３１から送信される。第２の端末装置３０２の無線通信部３２３は画像情報を受信し、表示部兼ペン入力部３２１に伝送する。表示部兼ペン入力部３２１は、入力した画像情報を表示する。
ユーザがペン３２２でコンピュータに対する指令を第２の端末装置の表示部兼ペン入力部３２１に入力すると、当該指令情報が無線通信部３２３から送信される。通常のＰＣ３０３に組み込んだ無線通信部３３１は当該指令情報を入力し、ＣＰＵに伝送する。通常のＰＣ３０３のＣＰＵは、指令情報を入力し、指令情報に従って情報を処理する。
このように、ユーザは、通常のＰＣを第１の端末装置３０１として使用することが出来る。
【０００７】
図１５は、第１の端末装置と第２の端末装置を有する従来のコンピュータのブロック図（主としてコンピュータに含まれる画像情報の伝送装置、画像情報の伝送システムを表示している。）である。図１５の従来のコンピュータは、第１の端末装置から第２の端末装置に画像情報を伝送する画像情報の伝送装置を含む。
図１５において、１５０１は第１の端末装置、１５０２は第２の端末装置、１５０３はディスプレイ（表示部）、１５０４は第１の端末装置１５０１と第２の端末装置１５０２とを接続する有線である。
【０００８】
第１の端末装置１５０１は、ＣＰＵ１５１１、ビデオグラフィックスコントロール部１５１３、ＬＣＤ駆動部１５１５（液晶ディスプレイ駆動部）、液晶ディスプレイ１５１６、通信ボード１５１４を有する。コンピュータにとって不可欠であるが、本発明と直接関係しないＲＯＭ、ＲＡＭ等の記載は省略している。
ＣＰＵ１５１１、ビデオグラフィックスコントロール部１５１３、及び通信ボード１５１４はＰＣＩバス１５１２で相互に接続されている。
【０００９】
ビデオグラフィックスコントロール部１５１３は、ＣＰＵ１５２１、入出力部１５２２、ＲＡＭ１５２３、ＶＲＡＭ１５２４、書き込み／読み出しアドレスレジスタ１５２５、読み出しアドレスレジスタ１５２６、クロック発生器１５２７、パラレル／シリアル変換部１５２８を有する。
ＣＰＵ１５２１、入出力部１５２２、ＲＡＭ１５２３、ＶＲＡＭ１５２４、書き込み／読み出しアドレスレジスタ１５２５等は、内部バス1５２９で相互に接続されている。
【００１０】
ＣＰＵ１５１１は、ソフトウエア言語（例えばDirectX（マイクロソフト社の登録商標））で記載した画像の変更指令をＰＣＩバス１５１２を通じて、ビデオグラフィックスコントロール部１５１３及び通信ボード１５１４に伝送する。
ビデオグラフィックスコントロール部１５１３の入出力部１５２２は、入力したソフトウエア言語で記載した画像の変更指令を内部バス１５２９を介してＣＰＵ１５２１に伝送する。
【００１１】
ＣＰＵ１５２１は、ソフトウエア言語（当該コンピュータのＯＳのApplication Programming Interface上に配置されたプログラム）で記載した画像の変更指令を、画像情報デコーダ１５４１を利用してハードウエアレベルでの各ピクセルのレベル情報（例えばＶＲＡＭのどのアドレスの値をいくつに変更するという情報）に変換する。ＲＡＭ１５２３は、画像情報デコーダ１５４１を利用して各ピクセルのレベル情報を生成する時のスクラッチ領域である。ＶＲＡＭ１５２４は、任意のアドレスにランダムアクセスし、書き込み又は読み出し出来るポートと（書き込み／読み出しアドレスレジスタ１５２５によりアドレスが指定される。）、高速で一定の順番で各アドレスのデータを読み出し出来るポート（読み出しアドレスレジスタ１５２６によりアドレスが指定される。）とを有する画像表示用のデュアルポートＲＡＭである。ＶＲＡＭ１５２４には、各ピクセルのレベル情報（ＲＧＢ各サブピクセルのレベル情報）及びアトリビュートデータ等が記憶されている。
【００１２】
ＣＰＵ１５２１等が、書き込み／読み出しアドレスレジスタ１５２５にアドレスを設定する。当該アドレスに内部バス１５２９を通じて情報が書き込まれ、当該アドレスから内部バス１５２９を通じて情報が読み出される。
クロック発生器１５２７が読み出しアドレスレジスタ１５２６を設定する。アドレスレジスタ１５２６の設定値は通常極めて高速でインクリメントされる。アドレスレジスタ１５２６によって指定されたアドレスの情報が読み出されて、パラレル／シリアル変換部１５２８に転送される。パラレル／シリアル変換部１５２８は入力した各アドレスの情報（各ピクセルのレベル情報）をシリアルデータに変換し、出力する。
パラレル／シリアル変換部１５２８の出力信号は、ＬＣＤ駆動部１５１５に送られてＬＣＤ（Liquid Crystal Display）駆動用信号に変換される。ＬＣＤ駆動部１５１５は液晶ディスプレイ１５１６を駆動する。液晶ディスプレイ１５１６は、画像を表示する。
【００１３】
又、パラレル／シリアル変換部１５２８の出力信号は、外部のディスプレイ１５０３に伝送される。ディスプレイ１５０３は、画像を表示する。
通信ボード１５１４は、ＰＣＩバス１５１２を通じて伝送されてきたソフトウエア言語で記載した画像の変更指令（ＣＰＵ１５１１が出力）を受信する。通信ボード１５１４は、ソフトウエア言語で記載した画像の変更指令を有線接続１５０４を通じて第２の端末装置１５０２に伝送する。
第２の端末装置１５０２の通信ボード１５３１は、受信したソフトウエア言語で記載した画像の変更指令をビデオグラフィックスコントロール部１５３２に伝送する。ビデオグラフィックスコントロール部１５３２、１５１３は、同一の構成を有する。ビデオグラフィックスコントロール部１５３２は、ソフトウエア言語で記載した画像の変更指令に基づいて各ピクセルの表示データを生成し、出力する。ディスプレイ１５３３は、表示データに従って、各ピクセルを駆動して画像を表示する。
【００１４】
【発明が解決しようとする課題】
しかし、従来の第１の端末装置と第２の端末装置とを有するコンピュータにおいては、第１の端末装置と第２の端末装置との情報のやり取りがソフトウエア言語で記載した画像の変更指令で行われていた。そのため、異なるＯＳを搭載した第１の端末装置と第２の端末装置との間ではデータの受け渡しができなかった。特に、複数の異なるＯＳを搭載した第１の端末装置を有するユーザにおいては、第１のＯＳを搭載した第１の端末装置、第２の端末装置と、第２のＯＳを搭載した第１の端末装置、第２の端末装置とをきちんと区別して使用しなければならず、間違いも発生しやすい。例えば、第１のＯＳを搭載した第１の端末装置と第２のＯＳを搭載した第２の端末装置とを持って遠くに行った場合は、結局当該装置が使えないことになってしまう。そこで、複数の異なるＯＳを搭載した第１の端末装置を有するユーザにおいては、ＯＳに依存しない第１の端末装置と第２の端末装置との間のデータ転送方式が求められる。
【００１５】
パラレル／シリアル変換部１５２８の出力信号をそのまま第２の端末装置１５０２に伝送する考えもある。しかし、例えばＵＸＧＡ（１６００×１２００ピクセル）の画面にＲＧＢそれぞれ８ビットのフルカラー表示をしたならば、パラレル／シリアル変換部１５２８の出力信号は４６Ｍｂｐｓを超える。このような高速のデータを無線伝送することは非常に困難である。
本発明は、ＯＳに依存せず、低レートでの画像情報の無線伝送を可能にする画像情報の伝送装置、画像情報の伝送システム及び画像情報の伝送方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、下記の構成により上記の課題を解決する。本発明に係る第１の観点の画像情報の伝送方法は、複数の領域が集まって形成された１フレームデータにおいて、更新された部分画像情報を伝送する伝送方法であって、
前記フレームデータにおける更新された領域のピクセルのレベル情報をＶＲＡＭに書き込むステップと、
前記ピクセルのレベル情報が前記ＶＲＡＭに書き込まれるとき、前記ピクセルの行アドレスデータと列アドレスデータを含む上位アドレスを、書き込み上位アドレス記憶部に記憶するステップと、
新しいフレームデータの少なくとも一部の領域が更新され、前記ＶＲＡＭに書き込まれたレベル情報が読み出されるとき、上位アドレス比較部が当該新しいフレームデータにおいて更新された領域のピクセルの上位アドレスと、前記書き込み上位アドレス記憶部に記憶されたピクセルの上位アドレスとを比較して、上位アドレス情報を出力するステップと、
前記上位アドレス情報における比較結果が一致しているとき前記ＶＲＡＭからのレベル情報が圧縮部に送信されるよう導通状態とし、当該比較結果が一致していないとき遮断状態とするステップと、
前記圧縮部において、前記上位アドレス情報における比較結果が一致した領域のピクセルのレベル情報のみを圧縮して、圧縮された画像データを出力するステップと、
前記圧縮部から出力された前記画像データと前記上位アドレス比較部が出力する前記上位アドレス情報がマルチプレクサに入力されて、マルチプレックスするステップと、を有する。
【００１９】
本発明に係る第２の観点の画像情報の伝送方法は、前記上位アドレスにより規定される領域が行方向である横方向及び列方向である縦方向に連続する矩形領域を示すとき、前記連続する矩形領域における先頭に位置する領域の上位アドレスと最後に位置する領域の上位アドレスがアドレス信号としてマルチプレクサに入力され、前記マルチプレクサに入力された上位アドレスにより規定された矩形領域のピクセルのレベル情報のみが圧縮されて画像データが形成される。
【００２２】
本発明に係る第３の観点の画像情報の伝送装置は、複数の領域が集まって形成された１フレームデータにおいて、更新された部分画像情報を伝送する伝送装置であって、
前記フレームデータにおける更新された領域のピクセルのレベル情報が書き込まれるＶＲＡＭと、
前記ＶＲＡＭに前記ピクセルのレベル情報が書き込まれるとき、前記ピクセルの行アドレスデータと列アドレスデータが含まれる上位アドレスを記憶する書き込み上位アドレス記憶部と、
新しいフレームデータの少なくとも一部の領域が更新され、前記ＶＲＡＭに書き込まれたレベル情報が読み出されるとき、当該新しいフレームデータにおいて更新された領域のピクセルの上位アドレスと前記書き込み上位アドレス記憶部に記憶されたピクセルの上位アドレスを比較し、上位アドレス情報を出力する上位アドレス比較部と、
前記上位アドレス情報における比較結果が一致しているとき前記ＶＲＡＭからのレベル情報を後段に送信するよう導通状態とし、当該比較結果が一致していないとき遮断状態とするゲートと、
前記ゲートの前記後段となり、前記上位アドレス比較部における比較結果が一致した領域のピクセルのレベル情報のみを圧縮して、圧縮された画像データを出力する圧縮部と、
前記圧縮部から出力された前記画像データと前記上位アドレス比較部が出力する前記上位アドレス情報とが入力されて、マルチプレックスするマルチプレクサと、を具備する。
【００２５】
本発明に係る第４の観点の画像情報の伝送装置は、前記上位アドレスにより規定される領域が行方向である横方向及び列方向である縦方向に連続する矩形領域を示すとき、前記連続する矩形領域における先頭に位置する領域の上位アドレスと最後に位置する領域の上位アドレスがアドレス信号としてマルチプレクサに入力され、前記マルチプレクサに入力された上位アドレスにより規定された矩形領域のピクセルのレベル情報のみが圧縮されて画像データが形成されるよう構成されている。
【００３４】
本発明は、全ての画像情報を伝送するのでなく、変化した部分の情報のみを伝送する。又、データの差分情報（前のデータと今のデータとの差分）を利用することにより、更に伝送する情報量を減らすことが出来る。
本発明は、ＯＳに依存せず、画像情報の低ビットレートでの伝送（特に無線通信による伝送）を可能にする画像情報の伝送装置、画像情報の伝送システム及び画像情報の伝送方法を実現できるという作用を有する。
【００３５】
【発明の実施の形態】
以下本発明の実施をするための最良の形態を具体的に示した実施例について、図面とともに記載する。
【００３６】
《実施例１》
図１〜５を用いて、実施例１の画像情報の伝送装置、画像情報の伝送システム及び画像情報の伝送方法を説明する。
図３は、第１の端末装置と第２の端末装置を有するコンピュータの概念図である。図３については、従来例において既に説明をしている。図３は、本発明の理解の容易のため、第１の端末装置と第２の端末装置を有するコンピュータの概念図の一例を示したもので、本発明の適用の対象は、図３の構成を有するコンピュータに限定されるわけではない。
【００３７】
［画像情報の伝送装置、画像情報の伝送システムの構成の説明］
図１、２を用いて、第１の端末装置と第２の端末装置を有する本発明の実施例１のコンピュータに含まれる画像情報の伝送装置、画像情報の伝送システムの構成を説明する。
図１は、第１の端末装置と第２の端末装置を有する本発明の実施例１のコンピュータにおける第１の端末装置１０１のブロック図（主としてコンピュータに含まれる画像情報の伝送装置、画像情報の伝送システムを表示している。）である。  図１において、第１の端末装置１０１は、ＣＰＵ１１１、ビデオグラフィックスコントロール部１１３、無線通信部１１４、入出力部１１５を有する。第１の端末装置１０１に、外部のディスプレイ１１６を接続することも出来る。
図１において、コンピュータにとって不可欠であるが、本発明と直接関係しないＲＯＭ、ＲＡＭ等の記載は省略している。
ＣＰＵ１１１、ビデオグラフィックスコントロール部１１３、及び入出力部１１５はＰＣＩバス１１２で相互に接続されている。
【００３８】
ビデオグラフィックスコントロール部１１３は、ＣＰＵ１２１、入出力部１２２、ＲＡＭ１２３、ＶＲＡＭ１２４、書き込み／読み出しアドレスレジスタ１２５、読み出しアドレスレジスタ１２６、クロック発生器１２７、パラレル／シリアル変換部１２８、変化領域抽出部１３０、圧縮部１３１、ＲＡＭ１３２、マルチプレクサ１３３及びパラレル／シリアル変換部１３４を有する。
ＣＰＵ１２１、入出力部１２２、ＲＡＭ１２３、ＶＲＡＭ１２４、書き込み／読み出しアドレスレジスタ１２５、変化領域抽出部１３０、圧縮部１３１等は、内部バス１２９で相互に接続されている。
変化領域抽出部１３０は、書き込み上位アドレス記憶部１４１、上位アドレス比較部１４２、ゲート１４３を有する。
【００３９】
ＣＰＵ１１１は、ソフトウエア言語（例えばDirectX）で記載した画像の変更指令をＰＣＩバス１１２を通じて、ビデオグラフィックスコントロール部１１３に伝送する。
ビデオグラフィックスコントロール部１１３の入出力部１２２は、入力したソフトウエア言語で記載した画像の変更指令を内部バス１２９を介してＣＰＵ１２１に伝送する。
【００４０】
ＣＰＵ１２１は、ソフトウエア言語（当該コンピュータのＯＳのApplication Programming Interface上に配置されたプログラム）で記載した画像の変更指令を、画像情報デコーダ１５１を利用してハードウエアレベルでの各ピクセルのレベル情報（例えばＶＲＡＭのどのアドレスのデータをいくつに変更するという情報）に変換する。ＲＡＭ１２３は、画像情報デコーダ１５１を利用して各ピクセルのレベル情報（「画像データ」と呼ぶ。）を生成する時のスクラッチ領域である。
ＶＲＡＭ１２４は、任意のアドレスにランダムアクセスし、書き込み又は読み出し出来るポートと（書き込み／読み出しアドレスレジスタ１２５によりアドレスが指定される。）、高速で一定の順番で各アドレスのデータを読み出し出来るポート（読み出しアドレスレジスタ１２６によりアドレスが指定される。）とを有する画像表示用のデュアルポートＲＡＭである。ＶＲＡＭ１２４には、各ピクセルのレベル情報（ＲＧＢ各サブピクセルのレベル情報）及びアトリビュートデータ等が記憶されている。
多くのビデオグラフィックスコントロール部では、ＲＡＭ１２３は、ＶＲＡＭ１２４の一部を形成している。この場合、ＶＲＡＭは、表示エリアと非表示エリアとを有し、表示エリアが図１のＶＲＡＭ１２４に相当し、非表示エリアが図１のＲＡＭ１２３に相当する。
【００４１】
ＣＰＵ１２１等が、書き込み／読み出しアドレスレジスタ１２５にアドレスを設定する。当該アドレスに内部バス１２９を通じて画像データ（各ピクセルのレベル情報）が書き込まれ、当該アドレスから内部バス１２９を通じて画像データが読み出される。
変化領域抽出部１３０の書き込み上位アドレス記憶部１４１は、書き込み／読み出しアドレスレジスタ１２５に設定された書き込みアドレスの上位ビットを記憶する。書き込みアドレスがｈビットの行アドレスデータとｋビットの列アドレスデータとで構成されているとすると（ｈ、ｋは２以上の任意の正整数）、書き込み上位アドレス記憶部１４１は行アドレスデータの上位ｉビット（ｉは１≦ｉ≦ｈ−１を満たす任意の整数）と、列アドレスデータの上位ｊビット（ｊは１≦ｊ≦ｋ−１を満たす任意の整数）とを記憶する。
これにより新たなデータが書き込まれたＶＲＡＭ１２４（ＲＡＭ１２３とＶＲＡＭ１２４とを含むＶＲＡＭであれば、ＶＲＡＭの表示エリア）のアドレスの上位アドレスが記憶される。
【００４２】
クロック発生器１２７が読み出しアドレスレジスタ１２６を設定する。アドレスレジスタ１２６の設定値は通常極めて高速でインクリメントされる。アドレスレジスタ１２６によって指定されたアドレスの画像データ（ＶＲＡＭ１２４に記憶された画像データ）が読み出されて、パラレル／シリアル変換部１２８に転送される。パラレル／シリアル変換部１２８は入力した各アドレスの画像データをシリアルデータに変換し、出力する。
パラレル／シリアル変換部１２８の出力信号は、外部のディスプレイ１１６に伝送される。ディスプレイ１１６は、シリアルデータ（各ピクセルのレベル情報）に基づいて画像を表示する。
【００４３】
読み出しアドレスレジスタ１２６によって指定されたアドレスの情報（ＶＲＡＭ１２４に記憶された情報）が読み出された時、上位アドレス比較部１４２は、読み出しアドレスレジスタ１２６の上位アドレスと、書き込み上位アドレス記憶部１４１に記憶した上位アドレスとを比較する。両者が一致した時、上位アドレス比較部１４２はゲート１４３を導通状態にする。両者が一致しない時、上位アドレス比較部１４２はゲート１４３を遮断状態にする。
ゲート１４３が導通状態の時、ＶＲＡＭ１２４が出力した画像データが圧縮部１３１に入力される。圧縮部１３１は、新たな画像データが書き込まれたアドレスを含む上位アドレスの画像データのみを入力する。画像データが全く書き換えられていない上位アドレスについては、その画像データは圧縮部１３１に入力されない。
【００４４】
圧縮部１３１は、入力した画像データを圧縮する。圧縮方法は任意である。例えばＤＣＴ（離散コサイン変換）等の符号化変換を行った後、ランレングス法による情報量の圧縮を行う。更に、ハフマンコーディング等のエントロピー符号化を行っても良い。ＲＡＭ１３２は、圧縮部１３１が入力した画像データを一時記憶し、圧縮後の画像データを書き込むためのメモリである。圧縮部１３１は、情報量が圧縮された画像データを出力する。
【００４５】
マルチプレクサ１３３は、情報量が圧縮された画像データ（圧縮部１３１の出力信号）及び上位アドレス比較部１４２が出力する上位アドレス情報（上位行アドレス及び上位列アドレス）を入力し、これらの情報をマルチプレクスし、出力する。
マルチプレクサ１３３は、書き込み上位アドレス記憶部１４１から、出力した上位アドレスを消去する。
圧縮部１３１が出力する情報は、上位行アドレス及び上位列アドレスで特定される矩形領域を単位とする情報である。従って、マルチプレクサ１３３が、上位行アドレス及び上位列アドレスと圧縮された画像データとをマルチプレクスして出力することにより、第２の端末装置では、圧縮された画像データがどのアドレスの情報かを特定できる。
【００４６】
パラレル／シリアル変換部１３４は、マルチプレクサ１３３の出力信号を入力し、シリアル信号に変換して出力する。
無線通信部１１４は、パラレル／シリアル変換部１３４の出力信号を入力し、無線で送信する。
ＶＲＡＭ１２４に記憶された各ピクセルのデータをそのまま全て伝送するのに比べて、実施例１の画像情報の伝送システムにおいては、無線で伝送される情報量がはるかに少ない。従って、無線での画像情報の伝送が可能になる。
無線通信部１１４は、第２の端末装置から送信された情報（ペン入力による指令等）を受信し、入出力部１１５に伝送する。入出力部１１５は、第２の端末装置から送信された情報をＰＣＩバス１１２を通じて、ＣＰＵ１１１に伝送する。
【００４７】
図２は、第１の端末装置と第２の端末装置を有する本発明の実施例１のコンピュータにおける第２の端末装置１０２のブロック図（主としてコンピュータに含まれる画像情報の伝送装置、画像情報の伝送システムを表示している。）である。  図２において、第２の端末装置１０２は、無線通信部２０１、ビデオグラフィックスコントロール部２０２．ディスプレイ２０３（表示部）、ペン入力部２０４を有する。
【００４８】
ビデオグラフィックスコントロール部２０２は、ＣＰＵ２１１、シリアル／パラレル変換部２１２、デマルチプレクサ２１３、伸張部２１４、ＲＡＭ２１５、入出力部２１６、書き込み／読み出しアドレスレジスタ２１７、ＶＲＡＭ２１８、読み出しアドレスレジスタ２１９、クロック発生器２２０を有する。
無線通信部２０１、ビデオグラフィックスコントロール部２０２（ＣＰＵ２１１、デマルチプレクサ２１３、伸長部２１４及び入出力部２１６）及びペン入力部２０４は内部バス２０５で相互に接続されている。
ディスプレイ２０３は、ピクセル駆動部２３１、表示ライン制御部２３２、多くのピクセルを含む表示画面２３３を有する。
【００４９】
無線通信部２０１は、第１の端末装置１０１の無線通信部１１４が送信したシリアル信号を受信する。シリアル／パラレル変換部２１２は、無線通信部２０１が受信したシリアル信号をパラレル信号に変換して出力する。デマルチプレクサ２１３は、シリアル／パラレル変換部２１２の出力信号を入力し、圧縮された画像データ及び上位アドレス情報（上位行アドレス及び上位列アドレス）に分離する。圧縮された画像データが伸長部２１４に入力される。伸長部２１４は、圧縮された画像データを伸長して、元の画像データ（各ピクセルのデータ）を出力する。ＲＡＭ２１５は、伸長部２１４が圧縮された画像データを伸長するために使用するメモリである。
【００５０】
ＣＰＵ２１１は、内部バス２０５を介して、デマルチプレクサ２１３から上位アドレス情報（上位行アドレス及び上位列アドレス）を読み出し、入出力部２１６に伝送する。上位アドレスに含まれない下位ビットの初期値は全て０とする。
ＣＰＵ２１１は、内部バス２０５を介して、伸長部２１４から各ピクセルのデータを順次読み出し、入出力部２１６に伝送する。１ピクセルのデータを読み出して入出力部２１６に伝送するたびに列アドレスを１だけインクリメントする。列アドレスが最大値を超えたならば、列アドレスの下位ビットを全て０にし、行アドレスを１だけインクリメントする。１ピクセルのデータを読み出して入出力部２１６に伝送するたびに列アドレスを１だけインクリメントすることを繰り返す。
入出力部２１６を通じて、書き込み／読み出しアドレスレジスタ２１７にアドレスが書き込まれ、ＶＲＡＭ２１８のそのアドレスに、各ピクセルのデータが書き込まれる。
【００５１】
クロック発生器２２０が読み出しアドレスレジスタ２１９を設定する。アドレスレジスタ２１９の設定値は通常極めて高速でインクリメントされる。アドレスレジスタ２１９によって指定されたアドレスの情報（ＶＲＡＭ２１８に記憶された情報）が読み出されて、ディスプレイ２０３のピクセル駆動部２３１に転送される。ピクセル駆動部２３１に１行分のデータ（各ピクセルのレベル情報）が蓄積されると、表示ランイ制御部２３２で指定される行のピクセルが表示される。表示ライン制御部２３２は、クロック発生部２２０が出力するクロックを入力して動作する。各行のピクセルを順次表示することにより、表示画面２３３が全体で画像情報を表示する。
【００５２】
ユーザは、ディスプレイに設けられたペン入力部２０４を通じてコンピュータに対する指令を入力することが出来る。ＣＰＵ２１１は、入力された指令を、ペン入力部２０４から無線通信部２０１に伝送する。無線通信部２０１は、入力された指令を送信する。
【００５３】
［画像情報の伝送方法の説明］
図４、図５を用いて、実施例１の画像情報の伝送方法を説明する。
図４は、実施例１の伝送装置、伝送システムを用いた画像情報の伝送方法の送信側（第１の端末装置１０１）のフローチャートである。
最初に、ビデオグラフィックスコントロール部１１３が、ＣＰＵ１１１が生成したソフトウエア言語で書かれた画像情報を入力する（ステップ４０１）。次に、ビデオグラフィックスコントロール部１１３が画像情報をＲＡＭに入力する（ステップ４０２）。次に、ビデオグラフィックスコントロール部１１３が、画像情報デコーダを用いて、入力された画像情報をデコードし、新しい画像データ（各ピクセルのレベル情報）を生成する（ステップ４０３）。次にビデオグラフィックスコントロール部１１３が、そのＶＲＡＭに新しい画像データを書き込む（ステップ４０４）。
【００５４】
次に、一定の時間毎に発生するフレームデータ送信要求が発生しているか否かをチェックする（ステップ４０５）。フレームデータ送信要求が発生していればステップ４０７に進み、発生していなければステップ４０６に進む。
ステップ４０６で、ＶＲＡＭから変化領域（入力した画像情報に基づいて各ピクセルのレベル情報を書き換えた領域を含む矩形領域）の画像データを読み出す。ステップ４０８に進む。
ステップ４０７において、ＶＲＡＭから１フレーム分の画像データを読み出す。ステップ４０８に進む。
【００５５】
ステップ４０８で、圧縮パターン制御信号を生成する（ステップ４０８）。複数の上位アドレスにより規定される領域の画像データを同時に送信する場合に、圧縮パターン制御信号を使用する。圧縮パターン制御信号は、複数の領域が集まって大きな領域を形成する場合に、大きな領域の形状を表す情報である。圧縮パターン制御信号は２ビットのデータで、複数の上位アドレスにより規定される領域が横に連続する場合は０１、複数の上位アドレスにより規定される領域が縦に連続する場合は１０、複数の上位アドレスにより規定される領域が矩形の領域を構成する場合は１１、複数の上位アドレスにより規定される領域が互いに独立していれば００である（図１０参照）。
次にステップ４０９で、ＶＲＡＭ１２４から出力された上位アドレスにより規定される領域の画像データを圧縮する。複数の上位アドレスにより規定される領域が連続する場合、圧縮パターン制御信号に従いこれらをまとめて圧縮する。一般に圧縮は、圧縮する情報量が大きいほど情報量の圧縮率が向上する。
【００５６】
次に、ステップ４１０で、圧縮パターン制御信号と、各圧縮パターン制御信号に含まれる領域の先頭に位置する（画面上の左上隅に位置する）領域の上位アドレスと、各圧縮パターン制御信号に含まれる領域の最後に位置する（画面上の右下隅に位置する）領域の上位アドレスと（圧縮パターン制御信号が００の場合は省略される。）、圧縮された画像データと、をマルチプレクスし、マルチプレクスした信号を送信する。
【００５７】
図５は、実施例１の伝送装置、伝送システムを用いた画像情報の伝送方法の受信側（第２の端末装置１０２）のフローチャートである。
最初にステップ５０１で、第２の端末装置１０２の無線受信部２０１は、圧縮された画像データを含むマルチプレクスした信号を受信する。
次に、マルチプレクスした信号から、圧縮パターン制御信号と、各圧縮パターン制御信号に含まれる領域の先頭に位置する（画面上の左上隅に位置する）領域の上位アドレスと、各圧縮パターン制御信号に含まれる領域の最後に位置する（画面上の右下隅に位置する）領域の上位アドレスと（圧縮パターン制御信号が００の場合は省略される。）、圧縮された画像データとを分離し、圧縮された画像データをＲＡＭ２１５に格納する（ステップ５０２）。
【００５８】
次に、ＣＰＵ２１１が、圧縮パターン制御信号と、各圧縮パターン制御信号に含まれる領域の先頭に位置する（画面上の左上隅に位置する）領域の上位アドレスと、各圧縮パターン制御信号に含まれる領域の最後に位置する（画面上の右下隅に位置する）領域の上位アドレスと（圧縮パターン制御信号が００の場合は省略される。）を読み出す（ステップ５０３）。
次に、伸長部２１４が、圧縮された画像データを伸長する（ステップ５０４）。
次に、伸長された画像データを、ＶＲＡＭ２１８上の画像データの領域の先頭に位置する（画面上の左上隅に位置する）アドレスから、画像データの領域の最後に位置する（画面上の右下隅に位置する）アドレスまでに書き込む（ステップ５０５）。
次に、ＶＲＡＭ２１８から読み出しアドレスレジスタ２１９で読み出した画像データを順次ディスプレイ２０３に表示する（ステップ５０６）。
【００５９】
図１０は、圧縮パターン制御信号を説明する図である。圧縮パターン制御信号は、複数の領域が集まって大きな領域を形成する場合に、大きな領域の形状を表す情報である。圧縮パターン制御信号は２ビットのデータで、複数の上位アドレスにより規定される領域が図１０（ａ）のように横に連続する場合は０１、複数の上位アドレスにより規定される領域が図１０（ｂ）のように縦に連続する場合は１０、複数の上位アドレスにより規定される領域が図１０（ｃ）のように矩形の領域を構成する場合は１１、複数の上位アドレスにより規定される領域が互いに独立していれば００である。
【００６０】
複数の上位アドレスにより規定される領域が連続する場合に、領域をまとめる方法を図１１、１２、１３、１４を用いて説明する。
図１１、１３は、横方向に連続する領域のみをまとめる方法を図示する。
図１２、１４は、横方向及び縦方向に連続する領域をまとめる方法を図示する。
【００６１】
図１１、１３を用いて、横方向に連続する領域のみをまとめる方法を説明する。
図１１（ａ）の画面全体はディスプレイの表示画面全体を示し、斜線を付したブロックは、表示が変更されたブロックを示す。白いブロックは表示が変わっていないので、その画像データを送付する必要がない。
画像データが図１１（ａ）で表示される時、画像情報の伝送装置（又は画像情報の伝送システム、伝送方法）は、図１１（ｂ）に示すＡ〜Ｉの９個のまとまり、又は図１１（ｃ）に示すＡ〜Ｈの８個のまとまりを生成する。図１１（ｂ）は斜線を付したブロックのみを連続する領域にグルーピングする方法を図示する。図１１（ｃ）は、グルーピングの大きさが一定以上になる場合は、一定数以下の斜線を付していないブロックもまとまりに組み込むことを許容するアルゴリズムにより、斜線を付したブロックを連続する領域にグルーピングする方法を図示する。
【００６２】
図１３は、横方向に連続する領域のみをまとめる方法を図示する。図１３（ａ）は、ＶＲＡＭのデュアルポート構造を簡単に示す。ＶＲＡＭは、ＷＲＩＴＥ ＥＮＡＢＬＥ端子を制御して画像データを書き込むと同時に、ＲＥＡＤ ＥＮＡＢＬＥ端子を制御して画像データを読み出すことが出来る。
図１３（ｂ）〜（ｉ）は、図１１の第１行目に示す斜線を施したブロックが１つずつ変更されるにつれて、ブロックのまとまりがどのように変化するかを示す。
図１３は、図１１の第１行目において、上位アドレスが（１，０）、（３，０）、（４，０）、（２，０）であるブロックが順番に変更された時の様子を示す。
【００６３】
最初に、（１，０）のブロックが変更される（図１３（ｂ））。ＣＰＵ１２１は、このブロックが変更されたことを書き込み上位アドレス記憶部１４１に記憶する。ＣＰＵ１２１が書き込み上位アドレス記憶部１４１のアドレス（１，０）に１を書き込む（０は変更なしを、１以上は変更有りを表す。）前に、その左右のアドレス（０，０）及び（２，０）の値をチェックする（図１３（ｆ））。左右のアドレスの値はいずれも０であるから、アドレス（１，０）は孤立した領域であることが分かる。
【００６４】
次に、（３，０）のブロックが変更される（図１３（ｃ））。ＣＰＵ１２１は、このブロックが変更されたことを書き込み上位アドレス記憶部１４１に記憶する。ＣＰＵ１２１が書き込み上位アドレス記憶部１４１のアドレス（３，０）に１を書き込む前に、その左右のアドレス（２，０）及び（４，０）の値をチェックする（図１３（ｇ））。左右のアドレスの値はいずれも０であるから、アドレス（３，０）は孤立した領域であることが分かる。
【００６５】
次に、（４，０）のブロックが変更される（図１３（ｄ））。ＣＰＵ１２１は、このブロックが変更されたことを書き込み上位アドレス記憶部１４１に記憶する。ＣＰＵ１２１が書き込み上位アドレス記憶部１４１のアドレス（４，０）に１を書き込む前に、その左右のアドレス（３，０）及び（５，０）の値をチェックする（図１３（ｈ））。左のアドレス（３，０）の値が１、右のアドレス（５，０）の値が０であるから、アドレス（４，０）は左のアドレス（３，０）に連続する領域であることが分かる。そこで、アドレス（４，０）には１を、アドレス（３，０）には２を書き込む。２は変更があることと、変更された領域が２個連続していることとを表す。
【００６６】
次に、（２，０）のブロックが変更される（図１３（ｅ））。ＣＰＵ１２１は、このブロックが変更されたことを書き込み上位アドレス記憶部１４１に記憶する。ＣＰＵ１２１が書き込み上位アドレス記憶部１４１のアドレス（２，０）に１を書き込む前に、その左右のアドレス（１，０）及び（３，０）の値をチェックする（図１３（ｉ））。左のアドレス（１，０）の値が１、右のアドレス（３，０）の値が２であるから、アドレス（２，０）は左右のアドレス（１，０）及び（３，０）に連続する領域であることが分かる。そこで、アドレス（２，０）には３を書き込み、アドレス（１，０）には４を書き込む。４は変更があることと、変更された領域が４個連続していることとを表す。
【００６７】
図１３（ｉ）には図示していないが、次にアドレス（０，０）の値を読み出し、アドレス（０，０）の値が０であることをチェックする。
このようにして、書き込み上位アドレス記憶部１４１には、変更された領域の上位アドレスと、変更された領域が左右に連なる数とが記憶される。
【００６８】
図１２、図１４は、横方向及び縦方向に連続する領域をまとめる方法を図示する。図１２、１４を用いて、横方向及び縦方向に連続する領域をまとめる方法を説明する。
図１２（ａ）の画面全体はディスプレイの表示画面全体を示し、斜線を付したブロックは、表示が変更されたブロックを示す。白いブロックは表示が変わっていないので、その画像データを送付する必要がない。
画像データが図１２（ａ）で表示される時、画像情報の伝送装置（又は画像情報の伝送システム、伝送方法）は、図１２（ｂ）、（ｃ）に示すＡ〜Ｇの７個のまとまり、図１２（ｄ）に示すＡ〜Ｅの５個のまとまり，又は図１２（ｅ）に示すＡ〜Ｄの４個のまとまりを生成する。
【００６９】
図１２（ｂ）、（ｃ）は斜線を付したブロックのみを連続する領域にグルーピングする方法を図示する。図１２（ｄ）、（ｅ）は、グルーピングの大きさが一定以上になる場合は、一定数以下の斜線を付していないブロックもまとまりに組み込むことを許容するアルゴリズムにより、斜線を付したブロックを連続する領域にグルーピングする方法を図示する。
【００７０】
図１４は、縦方向及び横方向に連続する領域をまとめる方法を用いた場合の、書き込み上位アドレス記憶部１４１に書き込まれた２次元データを図示する。図１３においては、横方向のみに連続する変更されたブロックのまとまりを生成した。図１４は、これを横方向のみならず、縦方向にも行った結果を示す。書き込み上位アドレス記憶部１４１に書き込まれたこの２次元データに基づいて、変更ブロックのまとまりを生成する。
【００７１】
例えば、最初にアドレス（１，０）のブロックで、０でない値（４，１）が発見される。（４，１）の値より、縦方向に１の長さを有し、横方向に４の長さを有するブロックＡ（アドレス（１，０）〜（４，０）を含む。）が定められる。
次に、アドレス（２，１）のブロックで０でない値（３，４）が発見される。アドレス（２，１）〜（４，１）に格納された値は（３，４）（２，２）（１，２）であるから、縦方向に２の長さを有し（２番目の数値４，２，２の最小値）、横方向に３の長さを有する（（３，４）の３より決定）ブロックＢ（アドレス（２，１）（３，１）（４，１）（２，２）（３，２）（４，２）を含む。）が定められる。
【００７２】
同様に、次にアドレス（２，３）のブロックで０でない値（１，２）が発見される。アドレス（２，３）及び（２，４）に格納された値は（１，２）（３，１）であるから、縦方向に２の長さを有し（（１，２）の２より決定）、横方向に１の長さを有する（（１，２）の１より決定）ブロックＣ（アドレス（２，３）（２，４）を含む。）が定められる。以下同様にして、図１２（ｃ）に示す変更された領域のまとまりが形成される。
【００７３】
他の実施例においては、圧縮パターン制御信号と、各圧縮パターン制御信号に含まれる領域の先頭に位置する領域の上位アドレスと、各圧縮パターン制御信号に含まれる領域の最後に位置する領域の上位アドレスとに代えて、領域の数と、各領域の上位アドレスとを圧縮された画像データに伝送する。この場合は、上位アドレスで規定された各領域が連続した領域であるか若しくは不連続であるか、又は横に連続した領域か縦に連続した領域かを問わない。第１の端末装置は、全ての画像データをまとめて圧縮して伝送する。
第２の端末装置は、圧縮された画像データを受信し、伸長する。伸長された画像データをＶＲＡＭの各上位アドレスで規定される領域に書き込む。
【００７４】
実施例２の画像情報の伝送装置及び画像情報の伝送システムでは、画像データが変化した領域の画像データだけが圧縮されて送受信される故に、少ない情報量の伝送で必要な画像情報を伝えることが出来る。
【００７５】
《実施例２》
図６〜９を用いて、実施例２の画像情報の伝送装置、画像情報の伝送システム及び画像情報の伝送方法を説明する。
実施例２の画像情報の伝送装置及び画像情報の伝送システムは、図３に示す第１の端末装置と第２の端末装置を有するコンピュータに含まれる。
【００７６】
［画像情報の伝送装置、画像情報の伝送システムの構成の説明］
図６、７を用いて、第１の端末装置と第２の端末装置を有する本発明の実施例２のコンピュータに含まれる画像情報の伝送装置、画像情報の伝送システムの構成を説明する。
図６は、第１の端末装置と第２の端末装置を有する本発明の実施例２のコンピュータにおける第１の端末装置６０１のブロック図（主としてコンピュータに含まれる画像情報の伝送装置、画像情報の伝送システムを表示している。）である。  図６において、第１の端末装置６０１は、ＣＰＵ６１１、ビデオグラフィックスコントロール部６１３、無線通信部６１４、入出力部６１５を有する。第１の端末装置６０１に、外部のディスプレイ６１６を接続することも出来る。
図６において、コンピュータにとって不可欠であるが、本発明と直接関係しないＲＯＭ、ＲＡＭ等の記載は省略している。
ＣＰＵ６１１、ビデオグラフィックスコントロール部６１３、及び入出力部６１５はＰＣＩバス６１２で相互に接続されている。
【００７７】
ビデオグラフィックスコントロール部６１３は、ＣＰＵ６２１、入出力部６２２、第１のＶＲＡＭ６２４、第１のＶＲＡＭ６２４の書き込み／読み出しアドレスレジスタ６２５、第１のＶＲＡＭ６２４の読み出しアドレスレジスタ６２６、クロック発生器６２７、第２のＶＲＡＭ６２８、第２のＶＲＡＭ６２８の書き込み／読み出しアドレスレジスタ６２９、第２のＶＲＡＭ６２８の読み出しアドレスレジスタ６３０、変化領域アドレス記憶部６３１、差分演算器６３２、インタ／イントラ切換スイッチ６３３、圧縮部６３５、ＲＡＭ６３６、マルチプレクサ６３７及びパラレル／シリアル変換部６３８、６３９を有する。
ＣＰＵ６２１、入出力部６２２、第１のＶＲＡＭ６２４、第１のＶＲＡＭ６２４の書き込み／読み出しアドレスレジスタ６２５、第２のＶＲＡＭ６２８、第２のＶＲＡＭ６２８の書き込み／読み出しアドレスレジスタ６２９、変化領域アドレス記憶部６３１、圧縮部６３５、インタ／イントラ切換スイッチ６３３等は、内部バス６４０で相互に接続されている。
【００７８】
ＣＰＵ６１１は、ソフトウエア言語（例えばDirectX）で記載した画像の変更指令をＰＣＩバス６１２を通じて、ビデオグラフィックスコントロール部６１３に伝送する。
ビデオグラフィックスコントロール部６１３の入出力部６２２は、入力したソフトウエア言語で記載した画像の変更指令を内部バス６４０を介してＣＰＵ６２１に伝送する。
【００７９】
ＣＰＵ６２１は、ソフトウエア言語（当該コンピュータのＯＳのApplication Programming Interface上に配置されたプログラム）で記載した画像の変更指令（画像情報）を、画像情報デコーダ６５１を利用してハードウエアレベルでの各ピクセルのレベル情報（例えばＶＲＡＭのどのアドレスのデータをいくつに変更するという情報）に変換する。第２のＶＲＡＭ６２８は、画像情報デコーダ６５１を利用して各ピクセルのレベル情報（「画像データ」と呼ぶ。）を生成する時のスクラッチ領域を含む。
第１のＶＲＡＭ６２４は、任意のアドレスにランダムアクセスし、書き込み又は読み出し出来るポートと（書き込み／読み出しアドレスレジスタ６２５によりアドレスが指定される。）、高速で一定の順番で各アドレスのデータを読み出し出来るポート（読み出しアドレスレジスタ６２６によりアドレスが指定される。）とを有する画像表示用のデュアルポートＲＡＭである。第１のＶＲＡＭ６２４には、各ピクセルのレベル情報（ＲＧＢ各サブピクセルのレベル情報）及びアトリビュートデータ等が記憶されている。
【００８０】
第２のＶＲＡＭ６２８は、任意のアドレスにランダムアクセスし、書き込み又は読み出し出来るポートと（書き込み／読み出しアドレスレジスタ６２９によりアドレスが指定される。）、高速で一定の順番で各アドレスのデータを読み出し出来るポート（読み出しアドレスレジスタ６３０によりアドレスが指定される。）とを有する画像表示用のデュアルポートＲＡＭである。ＣＰＵ６２１は、入力した画像情報を第２のＶＲＡＭ６２８に書き込んだ後、これをデコードし、デコードされた各ピクセルの画像データ（ＲＧＢ各サブピクセルのレベル情報）及びアトリビュートデータ等を第２のＶＲＡＭ６２８の所定の場所に記憶させる。この段階では、新しい画像データは第２のＶＲＡＭ６２８に書き込まれているが、第１のＶＲＡＭ６２４には書き込まれていない。
【００８１】
ＣＰＵ６２１等が、書き込み／読み出しアドレスレジスタ６２５、６２９にアドレスを設定する。第１のＶＲＡＭ６２４及び第２のＶＲＡＭ６２８のそれぞれのアドレスに内部バス６４０を通じて画像データが書き込まれ、それぞれのアドレスから内部バス６４０を通じて画像データが読み出される。
ＣＰＵ６２１は、書き込み／読み出しアドレスレジスタ６２９に設定された書き込みアドレスの上位ビットを変化領域アドレス記憶部６３１に記憶させる。書き込みアドレスがｈビットの行アドレスデータとｋビットの列アドレスデータとで構成されているとすると（ｈ、ｋは２以上の任意の正整数）、書き込み上位アドレス記憶部１４１は行アドレスデータの上位ｉビット（ｉは１≦ｉ≦ｈ−１を満たす任意の整数）と、列アドレスデータの上位ｊビット（ｊは１≦ｊ≦ｋ−１を満たす任意の整数）とを記憶させる。
これにより新たなデータが書き込まれた第２のＶＲＡＭ６２８のアドレスの上位アドレスが記憶される。
【００８２】
クロック発生器６２７が読み出しアドレスレジスタ６２６、６３０を設定する。アドレスレジスタ６２６、６３０の設定値は通常極めて高速でインクリメントされる。アドレスレジスタ６２６、６３０によって指定されたアドレスの画像データ（第１のＶＲＡＭ６２４に記憶された画像データ及び第２のＶＲＡＭ６２８に記憶された画像データ）が読み出される。
第１のＶＲＡＭ６２４から読み出された画像データは差分演算器６３２、インタ／イントラ切換スイッチ６３３のイントラ入力端子、及びパラレル／シリアル変換部６３９に伝送される。パラレル／シリアル変換部６３９は入力した各アドレスの画像データをシリアルデータに変換し、出力する。
パラレル／シリアル変換部６３９の出力信号は、外部のディスプレイ６１６に伝送される。ディスプレイ６１６は、シリアルデータ（各ピクセルの画像データ）に基づいて画像を表示する。
【００８３】
第２のＶＲＡＭ６２８から読み出された画像データは差分演算器６３２に伝送される。
差分演算器６３２は、第１のＶＲＡＭ６２４から読み出された画像データと、第２のＶＲＡＭ６２８から読み出された画像データと、変化領域アドレス記憶部６３１の出力信号（変化領域のアドレス）を入力し、変化領域における画像データの差分（＝（第２のＶＲＡＭ６２８から読み出された画像データ）−（第１のＶＲＡＭ６２４から読み出された画像データ））を演算する。
演算した差分情報をインタ／イントラ切換スイッチ６３３のインター入力端子に伝送する。
【００８４】
インタ／イントラ切換スイッチ６３３は、通常はインター入力端子に入力された信号を圧縮部６３５に伝送する（「インターモード」と言う。）。フレームデータ要求信号（定期的に発生する。）が発生すると、インタ／イントラ切換スイッチ６３３は、イントラ入力端子に入力された信号を圧縮部６３５に伝送する（「イントラモード」と言う。）。
インターモードにおいては、圧縮部６３５は、変化領域の差分情報を入力し、ＲＡＭ６３６を使って差分情報の情報量を圧縮する。イントラモードにおいては、圧縮部６３５は、１フレーム分の各ピクセルの画像データを入力し、ＲＡＭ６３６を使ってその情報量を圧縮する。圧縮手法は実施例１の圧縮部１３１と同様である。
【００８５】
マルチプレクサ６３７は、圧縮された差分情報（又は圧縮された１フレーム分の各ピクセルの画像データ）と、変化領域記憶部６３１の出力信号（変化領域の上位アドレスデータ）と、ＣＰＵ６２１からの指令信号（インターモード又はイントラモードを指定する信号等）を入力し、これらの情報をマルチプレクスして出力する。
パラレル／シリアル変換部６３８は、マルチプレクスされた情報を入力し、シリアル信号に変換して出力する。
無線通信部６１４は、シリアル信号を入力し、無線で送信する。
ＣＰＵ６２１は、送信が完了すると、変化領域の各ピクセルの画像データを第２のＶＲＡＭ６２８から第１のＶＲＡＭ６２４にコピーする。ＣＰＵ６２１は、変化領域アドレス記憶部６３１に記憶されている変化領域のアドレスリストを消去する。
無線通信部６１４は、第２の端末装置から送信された情報（ペン入力による指令等）を受信し、入出力部６１５に伝送する。入出力部６１５は、第２の端末装置から送信された情報をＰＣＩバス６１２を通じて、ＣＰＵ６１１に伝送する。
【００８６】
図７は、第１の端末装置と第２の端末装置を有する本発明の実施例２のコンピュータにおける第２の端末装置６０２のブロック図（主としてコンピュータに含まれる画像情報の伝送装置、画像情報の伝送システムを表示している。）である。  図７において、第２の端末装置６０２は、無線通信部７０１、ビデオグラフィックスコントロール部７０２．ディスプレイ７０３（表示部）、ペン入力部７０４を有する。
【００８７】
ビデオグラフィックスコントロール部７０２は、ＣＰＵ７１１、シリアル／パラレル変換部７１２、デマルチプレクサ７１３、伸張部７１４、ＲＡＭ７１５、画像データ生成部７１６、ＲＡＭ７１７、入出力部７１８、書き込み／読み出しアドレスレジスタ７１９、ＶＲＡＭ７２０、読み出しアドレスレジスタ７２１、クロック発生器７２２を有する。
無線通信部７０１、ビデオグラフィックスコントロール部７０２（ＣＰＵ７１１、デマルチプレクサ７１３、画像データ生成部７１６及び入出力部７１８）及びペン入力部７０４は内部バス７０５で相互に接続されている。
ディスプレイ７０３は、ピクセル駆動部７３１、表示ライン制御部７３２、多くのピクセルを含む表示画面７３３を有する。
【００８８】
無線通信部７０１は、第１の端末装置６０１の無線通信部６１４が送信したシリアル信号を受信する。シリアル／パラレル変換部７１２は、無線通信部７０１が受信したシリアル信号をパラレル信号に変換して出力する。デマルチプレクサ７１３は、シリアル／パラレル変換部７１２の出力信号を入力し、圧縮された差分情報（又は圧縮された１フレーム分の各ピクセルの画像データ）と、変化領域のアドレスデータと、インターモード又はイントラモードを指定する信号等に分離する。
【００８９】
インターモードにおいては、圧縮された差分情報が伸長部７１４に入力される。伸長部７１４は、圧縮された差分情報を伸長して、元の差分情報を出力する。ＲＡＭ７１５は、伸長部７１４が圧縮された画像データを伸長するために使用するメモリである。画像データ生成部７１６は、伸長された差分情報（伸長部７１４の出力信号）と現在の画像データ（ＶＲＡＭ７２０の出力信号）とを入力し、新たな画像データ（各ピクセルのレベル情報）を生成して出力する。新たな画像データ＝現在の画像データ＋差分情報  の式により演算する。ＲＡＭ７１７は、画像データ生成部７１６が新たな画像データを生成するために使用するメモリである。
【００９０】
イントラモードにおいては、圧縮された１フレーム分の各ピクセルの画像データが伸長部７１４に入力される。伸長部７１４は、圧縮された１フレーム分の各ピクセルの画像データを伸長して、伸長された１フレーム分の各ピクセルの画像データを出力する。画像データ生成部７１６は、伸長された１フレーム分の各ピクセルの画像データを入力して、そのまま出力する。
【００９１】
ＣＰＵ７１１は、内部バス７０５を介して、デマルチプレクサ７１３からインターモード又はイントラモードを指定する信号と変化領域の上位アドレスデータ（上位行アドレス及び上位列アドレス）とを入力し、入出力部７１８に伝送する。上位アドレスに含まれない下位ビットの初期値は全て０とする。
ＣＰＵ７１１は、内部バス７０５を介して、画像データ生成部７１６から各ピクセルのレベル情報を順次読み出し、入出力部７１８に伝送する。１ピクセルのレベル情報を読み出して入出力部７１８に伝送するたびに列アドレスを１だけインクリメントする。列アドレスが最大値を超えたならば、列アドレスの下位ビットを全て０にし、行アドレスを１だけインクリメントする。１ピクセルのデータを読み出して入出力部７１８に伝送するたびに列アドレスを１だけインクリメントすることを繰り返す。
入出力部７１８を通じて、書き込み／読み出しアドレスレジスタ７１９にアドレスが書き込まれ、ＶＲＡＭ７２０のそのアドレスに、各ピクセルのデータが書き込まれる。
【００９２】
クロック発生器７２２が読み出しアドレスレジスタ７２１を設定する。アドレスレジスタ７２１の設定値は通常極めて高速でインクリメントされる。アドレスレジスタ７２１によって指定されたアドレスの情報（ＶＲＡＭ７２０に記憶された各ピクセルのレベル情報）が読み出されて、ディスプレイ７０３のピクセル駆動部７３１に転送される。ピクセル駆動部７３１に１行分の各ピクセルのレベル情報が蓄積されると、表示ランイ制御部７３２で指定される行のピクセルが表示される。表示ライン制御部７３２は、クロック発生部７２２が出力するクロックを入力して動作する。各行のピクセルを順次表示することにより、表示画面７３３が全体で画像情報を表示する。
【００９３】
ユーザは、ディスプレイに設けられたペン入力部７０４を通じてコンピュータに対する指令を入力することが出来る。ＣＰＵ７１１は、入力された指令を、ペン入力部７０４から無線通信部７０１に伝送する。無線通信部７０１は、入力された指令を送信する。
【００９４】
［画像情報の伝送方法の説明］
図８、図９を用いて、実施例２の画像情報の伝送方法を説明する。
図８は、実施例２の伝送装置、伝送システムを用いた画像情報の伝送方法の送信側（第１の端末装置６０１）のフローチャートである。
最初に、ビデオグラフィックスコントロール部６１３が、ＣＰＵ６１１が生成したソフトウエア言語で書かれた画像情報を入力する（ステップ８０１）。次に、ビデオグラフィックスコントロール部６１３が画像情報を第２のＶＲＡＭ６２８に入力する（ステップ８０２）。次に、ビデオグラフィックスコントロール部６１３が、画像情報デコーダを用いて、入力された画像情報をデコードし、新しい画像データ（各ピクセルのレベル情報）を生成する（ステップ８０３）。次にビデオグラフィックスコントロール部６１３が、第１のＶＲＡＭ６２４から現在の画像データを読み出し、第２のＶＲＡＭから新しい画像データを読み出す（ステップ８０４）。
【００９５】
次に、ビデオグラフィックスコントロール部６１３は、新しい画像データから現在の画像データを差し引いて、差分情報を生成する（ステップ８０５）。
次に、ビデオグラフィックスコントロール部６１３は、新しい画像データを第１のＶＲＡＭ６２４に書き込む（ステップ８０６）。
次に、一定の時間毎に発生するイントラフレームデータ送信要求が発生しているか否かをチェックする（ステップ８０７）。イントラフレームデータ送信要求が発生していればステップ８１１に進み、発生していなければステップ８０８に進む。
【００９６】
ステップ８０８で、ビデオグラフィックスコントロール部６１３は、変化領域の圧縮パターン制御信号（実施例１参照）を生成する。次に、差分情報を読み出し、差分情報の情報量を圧縮する（ステップ８０９）。次に、インターモードを指定する信号、圧縮パターン制御信号、各圧縮パターン制御信号に含まれる領域の先頭に位置する（画面上の左上隅に位置する）領域の上位アドレス、各圧縮パターン制御信号に含まれる領域の最後に位置する（画面上の右下隅に位置する）領域の上位アドレス、及び圧縮された差分情報をマルチプレクスし、マルチプレクスした信号を第１の端末装置から第２の端末装置に送信する(ステップ８１０）。処理を終了する。
【００９７】
ステップ８１１で（イントラフレームデータ送信要求が発生している時）、ビデオグラフィックスコントロール部６１３は、第１のＶＲＡＭ６２４から１フレーム分の画像データを読み出す。次に、圧縮パターン制御信号（この場合は１１）を生成する（ステップ８１２）。次に、１フレーム分の画像データを圧縮する（ステップ８１３）。次に、イントラモードを指定する信号、圧縮パターン制御信号、各圧縮パターン制御信号に含まれる領域の先頭に位置する（画面上の左上隅に位置する）領域の上位アドレス、各圧縮パターン制御信号に含まれる領域の最後に位置する（画面上の右下隅に位置する）領域の上位アドレス、及び圧縮された１フレーム分の画像データをマルチプレクスし、マルチプレクスした信号を第１の端末装置から第２の端末装置に送信する(ステップ８１４）。処理を終了する。
【００９８】
図９は、実施例２の伝送装置、伝送システムを用いた画像情報の伝送方法の受信側（第２の端末装置６０２）のフローチャートである。
最初にステップ９０１で、第２の端末装置６０２の無線受信部７０１は、圧縮された差分情報（又は圧縮された１フレーム分の画像データ）を含むマルチプレクスした信号を受信する。
次に、マルチプレクスした信号から、インターモード又はイントラモードを指定する信号、圧縮パターン制御信号と、各圧縮パターン制御信号に含まれる領域の先頭に位置する（画面上の左上隅に位置する）領域の上位アドレスと、各圧縮パターン制御信号に含まれる領域の最後に位置する（画面上の右下隅に位置する）領域の上位アドレスと（圧縮パターン制御信号が００の場合は省略される。）、圧縮された差分情報（又は圧縮された１フレーム分の画像データ）とを分離し、圧縮された差分情報（又は圧縮された１フレーム分の画像データ）をＲＡＭ７１５に格納する（ステップ９０２）。
【００９９】
次に、インターモード又はイントラモードを指定する信号をチェックする（ステップ９０３）。もしイントラモードであれば、ステップ９１０に進む。もしインターモードであれば、ステップ９０４に進む。
ステップ９０４において（インターモード）、圧縮パターン制御信号をＲＡＭから読み出す。次に、圧縮された差分情報を伸長する（ステップ９０５）。
次に、ビデオグラフィックスコントロール部７０２は、ＶＲＡＭ７２０から現在の画像データを読み出す（ステップ９０６）。次に、現在の画像データに差分情報を加算して、新しい画像データを生成する（ステップ９０７）。次に、新しい画像データをＶＲＡＭ７２０に書き込む（ステップ９０８）。次に、ＶＲＡＭから読み出された画像データをディスプレイに表示する（ステップ９０９）。処理を終了する。
【０１００】
ステップ９１０において（イントラモード）、圧縮パターン制御信号をＲＡＭから読み出す。次に、圧縮された１フレーム分の画像データを伸長する（ステップ９１１）。
次に、１フレーム分の新しい画像データをＶＲＡＭ７２０に書き込む（ステップ９１２）。次に、ＶＲＡＭから読み出された画像データをディスプレイに表示する（ステップ９０９）。処理を終了する。
【０１０１】
【発明の効果】
本発明は、全ての画像情報を伝送するのでなく、変化した領域の情報のみを伝送する。又、データの差分情報（前のデータと今のデータとの差分）を利用することにより、更に伝送する情報量を減らすことが出来る。
本発明によれば、ＯＳに依存せず、画像情報の低ビットレートでの伝送（特に無線通信による伝送）を可能にする画像情報の伝送装置、画像情報の伝送システム及び画像情報の伝送方法を実現できるという有利な効果が得られる。
【図面の簡単な説明】
【図１】実施例１のコンピュータにおける第１の端末装置のブロック図
【図２】実施例１のコンピュータにおける第２の端末装置のブロック図
【図３】第１の端末装置と第２の端末装置を有するコンピュータの概念図
【図４】実施例１の伝送装置、伝送システムを用いた画像情報の伝送方法の送信側のフローチャート
【図５】実施例１の伝送装置、伝送システムを用いた画像情報の伝送方法の受信側のフローチャート
【図６】実施例２のコンピュータにおける第１の端末装置のブロック図
【図７】実施例２のコンピュータにおける第２の端末装置のブロック図
【図８】実施例２の伝送装置、伝送システムを用いた画像情報の伝送方法の送信側のフローチャート
【図９】実施例２の伝送装置、伝送システムを用いた画像情報の伝送方法の受信側のフローチャート
【図１０】圧縮パターン制御信号を説明する図
【図１１】横方向にのみ連続する領域をまとめる方法を用いた場合に形成された、変更された領域のまとまりを示す図
【図１２】縦方向及び横方向に連続する領域をまとめる方法を用いた場合に形成された、変更された領域の種々のまとまりを示す図
【図１３】横方向にのみ連続する領域をまとめる方法を用いた場合の、書き込み上位アドレス記憶部に書き込まれたデータを示す図
【図１４】縦方向及び横方向に連続する領域をまとめる方法を用いた場合の、書き込み上位アドレス記憶部に書き込まれた２次元データを示す図
【図１５】第１の端末装置と第２の端末装置を有する従来のコンピュータのブロック図
【符号の説明】
１０１、３０１、６０１、１５０１    第１の端末装置
１０２、３０２、６０２、１５０２    第２の端末装置
１１１、１２１、２１１、３１１、６１１、６２１、７１１、１５１１、１５２１    ＣＰＵ
１１２、６１２、１５１２    ＰＣＩバス
１２９、６４０、１５２９    第１の端末装置の内部バス
２０５、７０５    第２の端末装置の内部バス
１１３、６１３、７０２、１５１３、１５３２    ビデオグラフィックスコントロール部
１１４、３１２、３２３、３３１、６１４、７０１    無線通信部
１１５、１２２、２１６、６１５、６２２、７１８、１５２２    入出力部
１１６、２０３、６１６、７０３、１５０３、１５３３    ディスプレイ
１２３、１３２、２１５、６３６、７１５、７１７、１５２３    ＲＡＭ
１２４、２１８、６２４、６２８、７２０、１５２４    ＶＲＡＭ
１２５、２１７、６２５、６２９、７１９、１５２５    書き込み／読み出しアドレスレジスタ
１２６、２１９、６２６、６３０、７２１、１５２６    読み出しアドレスレジスタ
１２７、２２０、６２７、７２２、１５２７    クロック発生器
１２８、１３４、６３８、６３９、７１２、１５２８    パラレル／シリアル変換部
１３０    変化領域抽出部
１３１、６３５    圧縮部
１３３、６３７    マルチプレクサ
１４１    書き込み上位アドレス記憶部
１４２    上位アドレス比較部
１４３    ゲート
２１２、７１２    シリアル／パラレル変換部
２１３、７１３    デマルチプレクサ
２１４、７１４    伸長部
２３１、７３１    ピクセル駆動部
２３２、７３２    表示ライン制御部
２３３、７３３    表示画面
２０４、７０４    ペン入力部
３０３    ＰＣ
３０５    キーボード
３０６    表示部
３２１    表示部兼ペン入力部
６３１    変化領域アドレス記憶部
６３２    差分演算器
６３３    スイッチ
７１６    画像データ生成部
１５１４、１５３１    無線ボード
１５１５    ＬＣＤ駆動部
１５１６    液晶ディスプレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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