(57)【特許請求の範囲】
【請求項１】
受信機システムで規定される相関器数分を繰り返すパス制御方式であって、新たなパス数を判断するための新規パス数の値と相関器の有効無効を判断するための相関器情報の値とデクリメントカウンタからゼロ設定期間の終了を判断するためのゼロ設定カウンタの値とを乗算してアサインフラグの値を算出する処理と、算出したアサインフラグの値からアサイン可能か否かを判断する処理と、アサイン可能であった場合に相関器に新規パスをアサインして相関器情報を有効にするアサイン処理と、アサイン処理を行った後に新規パス数をデクリメントする処理と、アサイン不可であった場合に行うＮｏｐ処理とを相関器数分繰り返すことを特徴とするパス制御方式。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばＤＳ−ＣＤＭＡ（Ｄｉｒｅｃｔ  Ｓｅｑｕｅｎｃｅ  −  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：直接拡散−符号分割多元接続）方式等の受信機におけるパス制御方式に関する。
【背景技術】
【０００２】
ＤＳ−ＣＤＭＡ方式は拡散符号を用いて伝搬遅延波を分離し、分離した複数のパスを効率良く合成することで伝送品質の改善を図っている。
従来技術におけるパス制御方式のフローチャートの一実施例を図３に示す。パスアサイン制御は、受信機システムで規定する１チャネル当たりの相関器数分繰り返す（３０１〜３０７）。先ず新規パス数を判定し（３０２）、新規パスが無ければ（３０２でＮｏ）パスアサイン制御を終了する。新規パスがあれば（３０２でＹｅｓ）、相関器情報を判定する（３０３）。相関器情報は相関器毎にあり、相関器にパスが既にアサインされている時は有効とし、未アサイン時は無効とする。新規パスは未アサインの相関器にアサインするので、相関器が有効の時（３０３でＮｏ）は、次の相関器の制御に移る（３０７）。相関器が無効の時（３０３でＹｅｓ）は、ゼロ設定カウンタを判定する（３０４）。ゼロ設定カウンタは相関器毎にある。相関器は未アサインの状態であっても、過去に処理していたパスの影響を除去する為に、無相関処理（ゼロ設定）する期間が必要である。パスアサイン制御とは別処理にてこの期間をカウントしておき、この期間が終了すると当該相関器がアサイン可能状態になる。当該相関器がアサイン不可（３０４でＮｏ）であれば、次の相関器の制御に移る（３０７）。相関器がアサイン可能な時（３０４でＹｅｓ）は、アサイン処理（３０５）を行う。アサイン処理（３０５）では、新規パスを当該相関器にアサインし、その相関器情報を有効とする。アサイン処理（３０５）後、新規パス数をデクリメントし（３０６）、次の相関器の制御に移る（３０７）。従来では、上記一連の処理（３０１〜３０７）を相関器数分若しくは新規パスが無くなるまで繰り返す処理を行っていた。
【０００３】
しかしながら、常に新規パスやアサイン可能な相関器があるとは限らないため、パスアサイン処理の有無によりその処理量に差異が生じる。この差異は、受信機システムの相関器数やチャネル数によって増大し、処理破綻やタイミングズレなどの異常状態を引き起こし、受信機システムの安定性に影響を及ぼす場合がある。
例えば、１チャネル当たりの相関器数を４とし、総チャネル数を３２とした受信機システムにおいて、上記で説明した処理３０２、３０３及び３０４がそれぞれ６サイクル掛かるとし、処理３０５が２０サイクル、処理３０６が２サイクル掛かるとする。説明を簡潔にする為、ループ処理３０１及び３０７に掛かるサイクル数は省略する。全チャネルで新規パスが発生し、全ての新規パスがアサイン可能な時、パスアサイン処理サイクル数は、５１２０（＝（６＋６＋６＋２０＋２）×４×３２）サイクルとなる（最大処理量）。一方、全チャネルで新規パスが発生しない時、パスアサイン処理サイクル数は７６８（＝６×４×３２）サイクルとなる（最小処理量）。ここで、図４の従来技術におけるパス制御方式のタイミングチャートの一実施例に示すように、定期的な割込みで必ず起動する割込み処理にパスアサイン処理が含まれていると仮定する。通常は割込みタイミング１（４０１）内で割込み処理が終了し、次の割込みタイミング２（４０２）を待つ。しかし割込みタイミング２（４０２）で新規パスアサインが集中した場合、処理破綻が発生して次の割込みタイミング３（４０３）にまで割込み処理が及んでしまうことがある。この時、割込みタイミング３（４０３）を認識できない為、当該タイミングでの割込み処理が抜け、受信機システムが異常状態になり、正常な受信ができなくなる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
解決しようとする課題は、常に新規パスやアサイン可能な相関器があるとは限らないため、パスアサイン処理の有無によりその処理量に差異が生じ、この差異は、受信機システムの相関器数やチャネル数によって増大し、処理破綻やタイミングズレなどの異常状態を引き起こし、受信機システムの安定性に影響を及ぼすことを回避し、パスアサイン制御における処理量を安定させることである。
【課題を解決するための手段】
【０００５】
上記課題を解決するためにこの発明は、受信機システムで規定される相関器数分を繰り返すパス制御方式であって、新たなパス数を判断するための新規パス数の値と相関器の有効無効を判断するための相関器情報の値とデクリメントカウンタからゼロ設定期間の終了を判断するためのゼロ設定カウンタの値とを乗算してアサインフラグの値を算出する処理と、算出したアサインフラグの値からアサイン可能か否かを判断する処理と、アサイン可能であった場合に相関器に新規パスをアサインして相関器情報を有効にするアサイン処理と、アサイン処理を行った後に新規パス数をデクリメントする処理と、アサイン不可であった場合に行うＮｏｐ処理とを相関器数分繰り返すようにしたものである。
【発明の効果】
【０００６】
本発明によれば、パスアサイン制御における処理量を安定させる、つまり、パスアサイン処理制御の処理量が一定になり、処理が集中する高負荷時でも受信機システムが安定動作するという効果がある。
【発明を実施するための最良の形態】
【０００７】
新たなパス数を判断するための新規パス数の値と相関器の有効無効を判断するための相関器情報の値とデクリメントカウンタからゼロ設定期間の終了を判断するためのゼロ設定カウンタの値とを乗算してアサインフラグの値を算出し、算出したアサインフラグの値からアサイン可能か否かを判断し、アサイン可能であった場合に相関器に新規パスをアサインして相関器情報を有効にするアサイン処理をし、アサイン処理を行った後に新規パス数をデクリメントする処理と、アサイン不可であった場合に行うＮｏｐ（Ｎｏ  ｏｐｅｒａｔｉｏｎ）処理の処理量を同じ処理量とすることで実現した。
【実施例１】
【０００８】
この発明の第１の実施形態を、図１の本発明におけるパス制御方式のフローチャートの一実施例を用いて説明する。
パスアサイン制御は、受信機システムで規定する１チャネル当たりの相関器数分繰り返す（１０１〜１０７）。先ず、新たなパス数を判断するための新規パス数の値と相関器の有効無効を判断するための相関器情報の値とデクリメントカウンタからゼロ設定期間の終了を判断するためのゼロ設定カウンタの値とを乗算してアサインフラグの値を算出する（１０２）。相関器情報は、有効時を０、無効時を−１とする。ゼロ設定カウンタはデクリメントカウンタで、-１を最小値としてゼロ設定期間終了とする。相関器がゼロ設定期間中は周期的にゼロ設定カウンタをデクリメントする。例えばゼロ設定期間を２０ｍｓとした場合、カウンタ初期値３０でスロット周期（６６６．６μｓ）でデクリメントする。アサインフラグ算出パターンの一算出例を図２の表に示す。図２において、ｃａｓｅ１、２の様に、新規パスが存在し、無効な相関器が在り且つそのゼロ設定期間が終了している場合（アサインフラグが１以上の場合）のみ、アサイン可能となる。その他のｃａｓｅ３〜７ではアサイン可能条件を満たさず（アサインフラグが０以下）、アサイン不可となる。次にアサインフラグを判定し（１０３）、アサイン可能であれば（１０３でＹｅｓ）、アサイン処理（１０４）を行い、新規パス数をデクリメント（１０５）する。一方、アサイン不可であれば（２０３でＮｏ）、Ｎｏｐ処理（１０６）を行う。Ｎｏｐ処理はメモリアクセスや演算などを行わず純粋に処理量だけが発生する処理であり、その処理量はアサイン可能時の処理量（１０４、１０５）と同一とする。処理１０５又は処理１０６の後、次の相関器の制御に移る（１０７）。一連の処理（１０１〜１０７）を新規パス数に影響することなく相関器数分繰り返す。
例えば、１チャンネル当たりの相関器数を４とし、総チャネル数を３２とした受信機システムにおいて、処理１０２が２サイクル、処理１０３が６サイクル、処理１０４が２０サイクル、処理１０５が２サイクル掛かるとし、処理１０６を２２サイクルとする。説明を簡潔にする為、ループ処理１０１、１０７に掛かるサイクル数は省略する。全チャネルで新規パスが発生し全ての新規パスがアサイン可能な時、パスアサイン処理サイクル数は、３８４０（＝（２＋６＋２０＋２）×４×３２）サイクルとなる（最大処理量）。一方、全チャネルで新規パスが発生しない時、パスアサイン処理サイクル数は、３８４０（＝（２＋６＋２２）×４×３２）サイクルとなる（最小処理量）。つまり、負荷状態による処理量の増減が無く、常に一定の処理量とすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明におけるパス制御方式のフローチャートの一実施例
【図２】本発明におけるアサインフラグ算出パターンの一算出例
【図３】従来技術におけるパス制御方式のフローチャートの一実施例
【図４】従来技術におけるパス制御方式のタイミングチャートの一実施例
【図１】
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【図２】
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【図３】
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【図４】
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