(57)【特許請求の範囲】
【請求項１】
アクセスＭＯＳ（Metal Oxide Semiconductor）トランジスタと、ドライバＭＯＳトランジスタとを備えたＳＲＡＭを有する半導体装置の製造方法であって、
半導体基板の分離領域を露出し、前記アクセスＭＯＳトランジスタが形成される第１活性領域と、前記ドライバＭＯＳトランジスタが形成される第２活性領域とをそれぞれ覆うように前記半導体基板上に第１マスク膜と第２マスク膜を形成する工程と、
前記第１マスク膜と第２マスク膜を用いて前記半導体基板を選択的に酸化することにより、前記第１活性領域全体を覆いかつ前記第２活性領域の周縁部のみを覆うバーズビーク部を形成する工程と、
前記第１マスク膜と第２マスク膜を除去した後に前記第１活性領域上と第２活性領域上に第１絶縁膜と第２絶縁膜をそれぞれ形成する工程と、
前記第１絶縁膜および前記バーズビーク部を通して前記第１活性領域に不純物を注入するとともに、前記第２絶縁膜を通して前記第２活性領域に不純物を注入して前記第１活性領域の浅い位置にチャネルドープを行ないながら、前記第２活性領域の深い位置にチャネルドープを行なう工程と、
前記第１絶縁膜と第２絶縁膜を除去した後に前記第１活性領域上と第２活性領域上にそれぞれ第３絶縁膜と第４絶縁膜を介して第１ゲート電極と第２ゲート電極を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項２】
前記バーズビーク部の形成工程は、前記第１活性領域上で前記バーズビーク部を接続することにより前記第１活性領域表面が全体にわたってラウンド形状となるように前記バーズビーク部を形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜と第２絶縁膜の除去工程は、前記第１活性領域上に前記バーズビーク部を残しながら前記第２活性領域の表面を露出させる工程を含む、請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より特定的には、活性領域表面が全体にわたってラウンド形状であるＭＯＳ（Metal Oxide Semiconductor）トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図２１に、従来のＭＯＳトランジスタの断面構造の一例を示す。この図に示すように、半導体基板１の主表面に選択的に分離酸化膜５を形成し、分離酸化膜５間に位置する活性領域１１上に酸化膜８を介してゲート電極９を形成する。
【０００３】
次に、図２２および図２３を用いて、図２１に示すＭＯＳトランジスタの製造方法について説明する。図２２および図２３は、上記ＭＯＳトランジスタの製造工程の特徴的な第１および第２工程を示す断面図である。
【０００４】
まず半導体基板１の主表面上にマスク膜（図示せず）を形成し、このマスク膜を用いて酸化処理を行なうことにより図２２に示すように分離酸化膜５を形成する。次に、図２２に示すように、イオン注入時のダメージ防止用の酸化膜７を形成し、ＭＯＳトランジスタ形成のためのイオン注入を行なう。
【０００５】
その後、図２３に示すように、イオン注入時に用いた酸化膜７をＨＦ等によるウェトエッチングで除去する。このとき、分離酸化膜５もエッチングされ、リセス部１２が形成される。
【０００６】
次に、図２１に示すように、ＭＯＳトランジスタのゲート酸化膜となる酸化膜８とゲート電極９とを形成する。
【０００７】
次に、図２４〜図２６を用いて、他の従来例について説明する。図２４は、従来のＳＲＡＭ(Static Random Access Memory)のメモリセルにおけるアクセスＭＯＳトランジスタ部とドライバＭＯＳトランジスタ部の断面構造図である。
【０００８】
一般にＳＲＡＭのメモリセルでは、セル動作を安定させるためアクセスＭＯＳトランジスタとドライバＭＯＳトランジスタの電流比を大きくする必要がある。アクセスＭＯＳトランジスタの電流値は小さい程良く、ドライバＭＯＳトランジスタ電流値は大きい程良い。
【０００９】
したがって、ドライバＭＯＳトランジスタの活性領域１１の幅Ｗｄは、アクセスＭＯＳトランジスタの活性領域１１の幅Ｗａよりも大きく、ドライバＭＯＳトランジスタのゲート長Ｌｄは、アクセスＭＯＳトランジスタのゲート長Ｌａより短くなっている。
【００１０】
また、ＳＲＡＭのメモリセルトランジスタに要求される特性として次のようなものもある。アクセスＭＯＳトランジスタではバックバイアス時のしきい値電圧Ｖｔｈが低い方が望ましく、またゲート長も長いことから、チャネルドープ注入は、バックバイアス効果が抑制される低エネルギーで行なうことが好ましい。
【００１１】
他方、ドライバＭＯＳトランジスタについては、ゲート長が短いことから、パンチスルーを抑制するため、チャネルドープ注入は高エネルギーで行なうことが好ましい。
【００１２】
次に、図２４に示すＳＲＡＭのメモリセルの製造方法について説明する。図２５および図２６は、図２４に示すＳＲＡＭのメモリセルの製造工程の特徴的な第１および第２工程を示す断面図である。
【００１３】
上述のＭＯＳトランジスタの場合と同様に、半導体基板１上にマスク膜を形成し、このマスク膜を用いて酸化処理を行なう。それにより、図２５に示すように分離酸化膜５を形成する。
【００１４】
次に、図２５に示すようにイオン注入時のダメージ防止のための酸化膜７を形成した後、アクセスＭＯＳトランジスタおよびドライバＭＯＳトランジスタ形成のためのイオン注入を行なう。
【００１５】
このとき、酸化膜７の厚みは、アクセスＭＯＳトランジスタ形成部とドライバＭＯＳトランジスタ形成部とで同一である。
【００１６】
次に、図２６に示すように酸化膜７をＨＦ等を用いたウェットエッチングで除去し、その後図２４に示すようにアクセスＭＯＳトランジスタおよびドライバＭＯＳトランジスタのゲート酸化膜となる酸化膜８およびゲート電極９を形成する。
【００１７】
【発明が解決しようとする課題】
上述のように図２１に示すＭＯＳトランジスタでは、分離酸化膜５のエッジにリセス部１２が発生する。このリセス部１２のため、ＭＯＳトランジスタでリーク電流が発生するという問題があった。この問題は、図２４に示す例でも同様に生じ得る。
【００１８】
また、上述のように図２４に示すアクセスＭＯＳトランジスタおよびドライバＭＯＳトランジスタのチャネル注入を行なう時の酸化膜７の厚みは同一であるので、アクセスＭＯＳトランジスタ形成領域とドライバＭＯＳトランジスタ形成領域の一方を覆うマスク膜を形成する等の処理をしなければアクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのチャネルドープ領域の深さを変えることはできなかった。
【００１９】
さらに、別途絶縁膜を形成する工程を追加せずに、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタのゲート絶縁膜の厚みを変えることもできなかった。
【００２０】
つまり、新たな工程を追加することなくＳＲＡＭにおけるメモリセルの性能を向上し、また動作を安定化することは困難であった。
【００２１】
本発明は上記の課題を解決するためになされたものである。本発明の１つの目的は、ＭＯＳトランジスタを有する半導体装置のリーク電流を低減することにある。本発明の他の目的は、新たな工程を追加することなくＳＲＡＭにおけるメモリセルの性能を向上し、また動作を安定化することにある。
【００３７】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタとを備えたＳＲＡＭを有する半導体装置の製造方法であって、下記の各工程を備える。半導体基板の分離領域を露出し、アクセスＭＯＳトランジスタが形成される第１活性領域と、ドライバＭＯＳトランジスタが形成される第２活性領域とをそれぞれ覆うように半導体基板上に第１マスク膜と第２マスク膜を形成する。第１マスク膜と第２マスク膜を用いて半導体基板を選択的に酸化することにより、第１活性領域全体を覆いかつ第２活性領域の周縁部のみを覆うバーズビーク部を形成する。第１マスク膜と第２マスク膜を除去した後に第１活性領域上と第２活性領域上に第１絶縁膜と第２絶縁膜をそれぞれ形成する。第１絶縁膜およびバーズビーク部を通して第１活性領域に不純物を注入するとともに、第２絶縁膜を通して第２活性領域に不純物を注入して第１活性領域の浅い位置にチャネルドープを行ないながら、第２活性領域の深い位置にチャネルドープを行なう。第１絶縁膜と第２絶縁膜を除去した後に第１活性領域上および第２活性領域上にそれぞれ第３絶縁膜と第４絶縁膜を介して第１ゲート電極と第２ゲート電極をそれぞれ形成する。
【００３８】
上記のようにバーズビーク部で第１活性領域全体を覆うことにより、第１と第２活性領域上に第１と第２絶縁膜を形成した際に、第１活性領域上に形成される絶縁膜の厚みを第２活性領域上に形成される絶縁膜の厚みよりも大きくすることができる。かかる下敷き絶縁膜を通してチャネルドープ注入を行なうので、チャネルドープ注入時の下敷き絶縁膜の厚みを第２活性領域上よりも第１活性領域上で大きくすることができ、第１活性領域におけるチャネルドープ深さを第２活性領域のそれよりも浅くすることができる。つまり、アクセスＭＯＳトランジスタのチャネルドープ深さを、ドライバＭＯＳトランジスタのチャネルドープ深さよりも浅くすることができる。このとき、第１活性領域上でバーズビーク部を繋ぐようにするだけで良いので、新たな工程を追加する必要はない。
【００３９】
バーズビーク部の形成工程は、好ましくは、第１活性領域上でバーズビーク部を接続することにより第１活性領域表面が全体にわたってラウンド形状となるようにバーズビーク部を形成する工程を含む。
【００４０】
それにより、アクセスＭＯＳトランジスタの周囲の分離領域エッジにリセス部が生じるのを抑制することができる。
【００４１】
第１と第２絶縁膜の除去工程は、第１活性領域上にバーズビーク部を残しながら第２活性領域の表面を露出させる工程を含む。
【００４２】
それにより、アクセスＭＯＳトランジスタのゲート絶縁膜の厚みを、ドライバＭＯＳトランジスタのゲート絶縁膜の厚みよりも実質的に大きくすることができ、アクセスＭＯＳトランジスタの電流値を減少させることができる。その結果、メモリセルの動作を安定化することができる。
【００４３】
【発明の実施の形態】
以下、図１〜図２０を用いて、本発明の実施の形態について説明する。
【００４４】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置のＭＯＳトランジスタ部の断面図である。図１に示すように、本実施の形態におけるＭＯＳトランジスタは、半導体基板１の主表面に選択的に設けられた分離領域で囲まれる活性領域上に形成される。
【００４５】
分離領域には、分離酸化膜５等の分離絶縁膜が形成される。分離酸化膜５は、たとえば後述するＬＯＣＯＳ(Local Oxidation of Silicon)法等で形成され、活性領域上に延びるバーズビーク部を有する。図１に示す例では、バーズビーク部は活性領域を覆っていないが、バーズビーク部で活性領域を覆うようにしてもよい。
【００４６】
図１に示すように、分離酸化膜５のエッジには従来例のようなリセス部が存在せず、分離酸化膜５のエッジ近傍における酸化膜（絶縁膜）の厚みは大きくなっている。それにより、ＭＯＳトランジスタにおけるリーク電流を抑制することができる。
【００４７】
また、分離酸化膜５間に位置する活性領域の表面は、全体にわたって上方に凸なラウンド形状を有し、分離領域に近づくにつれて下方に傾斜する。該活性領域の表面は、好ましくは、その中央部から周縁部に向かって所定の曲率を有する曲面で構成され、上記中央部から周縁部に向かうにつれて徐々に下方に傾斜する。活性領域の表面が上記の構造を有することも、分離領域エッジにおける酸化膜の厚みを大きくすることに寄与し得る。
【００４８】
活性領域表面にチャネルドープ領域１３を形成し、該活性領域上に酸化膜８を介してゲート電極９を形成し、ゲート電極９の両側にソース／ドレインとなる１組の不純物領域（図示せず）を形成する。
【００４９】
次に、図２〜図７を用いて本実施の形態における半導体装置の製造方法について説明する。図２〜図７は、本実施の形態における半導体装置の製造工程の第１工程〜第６工程を示す断面図である。
【００５０】
図２に示すように、半導体基板１の主表面上に、ＣＶＤ(Chemical vapor deposition)法等を用いて、シリコン酸化膜、シリコン窒化酸化膜、ポリシリコン膜等からなるバッファ膜２を形成し、バッファ膜２上にＣＶＤ法等により窒化膜３を形成する。この窒化膜３上にレジストパターン４を形成する。
【００５１】
次に、レジストパターン４を用いて窒化膜３とバッファ膜２とをエッチングする。それにより、図３に示すように、活性領域上に窒化膜３とバッファ膜２の積層膜（マスク膜）を残すことができる。このとき、半導体基板１の主表面はオーバーエッチングされ、若干の凹部が形成される。その後、レジストパターン４を除去する。
【００５２】
次に、窒化膜３とバッファ膜２をマスクとして半導体基板１を選択的に熱酸化する。それにより、図４に示すように分離酸化膜５を形成する。
【００５３】
このとき、バッファ膜２の材質、膜厚および窒化膜３の膜厚を調節することにより分離酸化膜５のバーズビーク部６の長さを調節することができ、活性領域上でバーズビーク部６を接続することができる。それにより、図４に示すように活性領域をバーズビーク部６で覆うことができる。
【００５４】
たとえば、フィールド酸化をＨ2，Ｏ2ガス中で１０５０℃の条件で４００ｎｍ以下程度行なう場合、バーズビーク部６の長さを０．２５μｍとすることができる。したがって、活性領域幅が０．５μｍ以下（活性領域幅がバーズビーク部６の長さの２倍以下）であれば、バーズビーク部６を活性領域上で繋ぐことができる。
【００５５】
なお、上記のフィールド酸化におけるバッファ膜２の材質はシリコン窒化酸化膜（ＳＩＯＮ）であり、その膜厚は１０ｎｍ程度であり、窒化膜３の膜厚は６３ｎｍ程度である。
【００５６】
図４に示すように分離領域近傍に位置する上記バーズビーク部６の厚みは、活性領域の中央部上に位置するバーズビーク部６の厚みよりも大きく、活性領域表面が全体にわたってラウンド形状となっている。それにより、分離領域のエッジにおける酸化膜（絶縁膜）の厚みを大きくすることができる。
【００５７】
図５に示すように窒化膜３とバッファ膜２をエッチング等により除去した後、図６に示すようにバーズビーク部６上にイオン注入時のダメージ防止のための酸化膜７を形成する。その後、酸化膜７およびバーズビーク部６を通して所定の不純物を活性領域に注入し、ＭＯＳトランジスタ形成のためのチャネルドープを行なう。それにより、チャネルドープ領域１３を形成する。
【００５８】
次に、図７に示すようにＨＦ等を用いたウェットエッチングにより酸化膜７を除去する。このとき、上記のように分離領域エッジにおける酸化膜の厚みが大きくなっているので、分離領域エッジに従来例のようなリセス部が生じるのを抑制することができる。
【００５９】
その後、ＭＯＳトランジスタのゲート酸化膜となる酸化膜８およびゲート電極９をＣＶＤ法等により形成し、図１に示す構造が得られる。
【００６０】
次に、本実施の形態１の変形例について図８〜図１０を用いて説明する。図８は、本変形例におけるＭＯＳトランジスタ部の断面図である。
【００６１】
上記の実施の形態１ではＬＯＣＯＳタイプの分離に本発明を適用した場合について説明したが、本発明の思想は、トレンチタイプの分離に対しても適用可能である。
【００６２】
図８に示すように、本変形例では、半導体基板１の主表面にトレンチ１０を形成し、トレンチ１０内部に分離酸化膜５を形成している。それ以外の構成については実施の形態１の場合とほぼ同様であるので、重複説明は省略する。なお、図８に示す本変形例においてもバーズビーク部６は活性領域上で不連続となっているが、バーズビーク部６を活性領域上で接続しても良い。
【００６３】
次に図９と図１０を用いて、本変形例の製造方法について説明する。図９と図１０は、本変形例の製造工程における特徴的な第１および第２工程を示す断面図である。
【００６４】
まず、実施の形態１と同様の手法で半導体基板１の主表面上にバッファ膜２、窒化膜３およびレジストパターン４を形成し、レジストパターン４をマスクとしてバッファ膜２および窒化膜３をパターニングし、その後さらに半導体基板１をエッチングして図９に示すようにトレンチ１０を形成する。
【００６５】
次に、レジストパターン４を除去し、バッファ膜２および窒化膜３をマスクとして選択酸化を行ない、バーズビーク部６を活性領域上で繋ぐ。その後、酸化膜を堆積し、ＣＭＰ(Chemical Mechanical Polishing)法等を用いて酸化膜を研磨する。それにより、図１０に示すようにトレンチ１０内に酸化膜を埋め込むことができる。
【００６６】
それ以降は実施の形態１と同様の工程を経て図８に示す構造が得られる。
（実施の形態２）
次に、本発明の実施の形態２について図１１〜図２０を用いて説明する。図１１は、本実施の形態２の半導体装置におけるアクセスＭＯＳトランジスタ部とドライバＭＯＳトランジスタ部を示す断面図である。
【００６７】
本実施の形態２では、本発明をＳＲＡＭに適用している。該ＳＲＡＭは、図１１に示すようにアクセスＭＯＳトランジスタとドライバＭＯＳトランジスタとを含む。そして、アクセスＭＯＳトランジスタ形成部の活性領域（以下「第１活性領域」と称する）表面を、実施の形態１の場合と同様に、全体にわたって上方に凸なラウンド形状とする。
【００６８】
それにより、分離領域エッジにおける酸化膜の厚みを大きくすることができ、実施の形態１の場合と同様に分離領域エッジにおけるリセス部の発生を抑制することができる。それにより、アクセスＭＯＳトランジスタにおけるリーク電流を抑制することができる。
【００６９】
また、アクセスＭＯＳトランジスタのチャネルドープ領域１３ａの深さＤ１を、ドライバＭＯＳトランジスタのチャネルドープ領域１３ｂの深さＤ２よりも浅くする。
【００７０】
それにより、アクセスＭＯＳトランジスタのバックバイアス効果を抑制しながらドライバＭＯＳトランジスタにおけるパンチスルーを抑制することができ、メモリセルの性能を向上することができる。
【００７１】
また、アクセスＭＯＳトランジスタのゲート絶縁膜（酸化膜８とバーズビーク部６の積層膜）の厚みｔ１を、ドライバＭＯＳトランジスタのゲート絶縁膜（酸化膜８）の厚みｔ２よりも大きくする。それにより、アクセスＭＯＳトランジスタの電流量を減少させることができ、メモリセルの動作の安定化を図ることができる。
【００７２】
また、第１活性領域の幅Ｗ１を、ドライバＭＯＳトランジスタ形成部の活性領域（以下「第２活性領域」と称する）の幅Ｗ２よりも小さくする。
【００７３】
それにより、アクセスＭＯＳトランジスタとドライバＭＯＳトランジスタの電流比を大きくしてメモリセル動作を安定化するとともに、第１活性領域上ではバーズビーク部６を接続しながら第２活性領域上でバーズビーク部６を分離することができる。
【００７４】
次に、本実施の形態２における半導体装置の製造方法について図１２〜図１７を用いて、説明する。図１２〜図１７は、本実施の形態２における半導体装置の製造工程の第１工程〜第６工程を示す断面図である。
【００７５】
図１２に示すように、半導体基板１の主表面上に、ＣＶＤ法等を用いて、シリコン酸化膜、シリコン窒化酸化膜、ポリシリコン膜等からなるバッファ膜２を形成し、バッファ膜２上にＣＶＤ法等により窒化膜３を形成する。第１および第２活性領域上に位置する窒化膜３上にレジストパターン４を形成する。
【００７６】
次に、レジストパターン４を用いて窒化膜３とバッファ膜２をエッチングする。それにより、図１３に示すように、第１および第２活性領域上に窒化膜３とバッファ膜２の積層膜（第１および第２マスク膜）を残すことができる。このとき、半導体基板１の主表面はオーバーエッチングされ、若干の凹部が形成される。その後、レジストパターン４を除去する。
【００７７】
次に、窒化膜３とバッファ膜２をマスクとして半導体基板１を選択的に熱酸化する。それにより、図１４に示すように第１および第２活性領域の周囲に分離酸化膜５を形成する。
【００７８】
ここで、上述のように第１活性領域幅Ｗ１を第２活性領域幅Ｗ２よりも小さくすることにより、第１活性領域上でバーズビーク部６を繋ぎ、第２活性領域上でバーズビーク部６を分離することができる。つまり、第１活性領域全体をバーズビーク部６で覆いながら、第２活性領域の周縁部のみをバーズビーク部で覆うことができる。
【００７９】
たとえば、実施の形態１の場合と同様の条件でフィールド酸化を４００ｎｍ以下程度行なう場合、第１活性領域幅Ｗ１を０．５μｍ以下とし、第２活性領域幅Ｗ２を０．７μｍ以上程度とする。それにより、バーズビーク部６を第１活性領域上で繋ぎながら、第２活性領域上で分離することができる。
【００８０】
上記のように第１活性領域全体をバーズビーク部６で覆うことにより、図１４に示すように第１活性領域の表面が全体にわたってラウンド形状となる。
【００８１】
次に、図１５に示すように窒化膜３とバッファ膜２をエッチング等により除去する。このとき、第１活性領域はバーズビーク部６で覆われているが、第２活性領域は露出する。
【００８２】
次に、図１６に示すように、バーズビーク部６上と第２活性領域上とに、イオン注入時のダメージ防止のための酸化膜７を形成する。その後、所定の不純物を各活性領域に注入し、アクセスＭＯＳトランジスタおよびドライバＭＯＳトランジスタ形成のためのチャネルドープを行なう。
【００８３】
このとき、第１活性領域には、酸化膜７およびバーズビーク部６を通して不純物を注入し、第２活性領域には、酸化膜７を通して不純物を注入する。酸化膜７およびバーズビーク部６の合計の厚みｔ３は、たとえば３０ｎｍ程度であり、第２活性領域上の酸化膜７の厚みｔ４（たとえば１５ｎｍ程度）よりも大きいので、第１活性領域の浅い位置にチャネルドープを行ないながら、第２活性領域の深い位置にチャネルドープを行なうことができる。
【００８４】
それにより、アクセスＭＯＳトランジスタのチャネルドープ領域１３ａの深さＤ１（たとえば１３０ｎｍ程度）を、ドライバＭＯＳトランジスタのチャネルドープ領域１３ｂの深さＤ２（たとえば１４５ｎｍ程度）よりも浅くすることができる。
【００８５】
また、第１活性領域上にバーズビーク部６を残すだけでよいので、新たな工程は不要である。
【００８６】
次に、図１７に示すようにＨＦ等を用いたウェットエッチングにより酸化膜７を除去する。このとき、アクセスＭＯＳトランジスタ形成部では酸化膜７下に厚いバーズビーク部６が存在するので、上記ウェットエッチング後に第１活性領域上にバーズビーク部６を残しながら第２活性領域上の酸化膜７を除去することができる。
【００８７】
また、アクセスＭＯＳトランジスタの分離領域エッジにおける分離酸化膜５の厚みが大きくなっているので、アクセスＭＯＳトランジスタの分離領域エッジにリセス部が生じるのを抑制することができる。
【００８８】
その後、各ＭＯＳトランジスタのゲート酸化膜となる酸化膜８およびゲート電極９をＣＶＤ法等により形成し、図１１に示す構造が得られる。このとき、第１活性領域上では酸化膜８の形成前にバーズビーク部６が存在するので、アクセスＭＯＳトランジスタのゲート酸化膜厚を、ドライバＭＯＳトランジスタのゲート酸化膜厚よりも厚くすることができる。
【００８９】
なお、本実施の形態の思想も、トレンチ分離に適用可能である。図１８に、トレンチ分離に適用した変形例の構造を示す。
【００９０】
図１８に示すように、本変形例では、トレンチ１０内に分離酸化膜５を形成している。それ以外の構成については図１１に示す場合とほぼ同様であるので、重複説明は省略する。本変形例の場合も上記の実施の形態２の場合と同様の効果が得られる。
【００９１】
次に、図１９と図２０を用いて、本変形例の製造方法について説明する。
図１９に示すように、実施の形態２と同様の工程を経て、半導体基板１の主表面上にバッファ膜２、窒化膜３およびレジストパターン４を形成する。このレジストパターン４を用いて窒化膜３とバッファ膜２をパターニングし、さらに半導体基板１の主表面をエッチングする。それにより、図１９に示すように、分離領域にトレンチ１０を形成する。
【００９２】
次に、レジストパターン４を除去し、バッファ膜２および窒化膜３をマスクとして選択酸化を行ない、バーズビーク部６をアクセスＭＯＳトランジスタ形成部の活性領域上で繋ぐ。その後、酸化膜を堆積し、ＣＭＰ法等を用いて酸化膜を研磨する。それにより、図２０に示すようにトレンチ１０内に酸化膜を埋め込む。それ以降は実施の形態２と同様の工程を経て図１８に示す構造が得られる。
【００９３】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００９６】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、アクセスＭＯＳトランジスタの活性領域である第１活性領域を覆うようにバーズビーク部を形成するだけで、アクセスＭＯＳトランジスタのチャネルドープ深さをドライバＭＯＳトランジスタのそれよりも浅くすることができる。それにより、新たな工程を追加することなく、ＳＲＡＭのメモリセルの性能を向上することができる。
【００９７】
また、第１活性領域を覆う上記のバーズビーク部を残した場合には、新たな工程を追加することなく、アクセスＭＯＳトランジスタのゲート絶縁膜の厚みを、ドライバＭＯＳトランジスタのゲート絶縁膜の厚みよりも大きくすることができる。したがって、新たな工程を追加することなく、ＳＲＡＭのメモリセルの動作を安定化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程の第１工程を示す断面図である。
【図３】図１に示す半導体装置の製造工程の第２工程を示す断面図である。
【図４】図１に示す半導体装置の製造工程の第３工程を示す断面図である。
【図５】図１に示す半導体装置の製造工程の第４工程を示す断面図である。
【図６】図１に示す半導体装置の製造工程の第５工程を示す断面図である。
【図７】図１に示す半導体装置の製造工程の第６工程を示す断面図である。
【図８】図１の半導体装置の変形例の断面図である。
【図９】図８に示す半導体装置の製造工程の特徴的な第１工程を示す断面図である。
【図１０】図８に示す半導体装置の製造工程の特徴的な第２工程を示す断面図である。
【図１１】本発明の実施の形態２における半導体装置の断面図である。
【図１２】図１１に示す半導体装置の製造工程の第１工程を示す断面図である。
【図１３】図１１に示す半導体装置の製造工程の第２工程を示す断面図である。
【図１４】図１１に示す半導体装置の製造工程の第３工程を示す断面図である。
【図１５】図１１に示す半導体装置の製造工程の第４工程を示す断面図である。
【図１６】図１１に示す半導体装置の製造工程の第５工程を示す断面図である。
【図１７】図１１に示す半導体装置の製造工程の第６工程を示す断面図である。
【図１８】図１１に示す半導体装置の変形例の断面図である。
【図１９】図１８に示す半導体装置の製造工程の特徴的な第１工程を示す断面図である。
【図２０】図１８に示す半導体装置の製造工程の特徴的な第２工程を示す断面図である。
【図２１】従来の半導体装置の断面図である。
【図２２】図２１に示す半導体装置の製造工程の特徴的な第１工程を示す断面図である。
【図２３】図２１に示す半導体装置の製造工程の特徴的な第２工程を示す断面図である。
【図２４】従来の半導体装置の他の例の断面図である。
【図２５】図２４に示す半導体装置の製造工程の特徴的な第１工程を示す断面図である。
【図２６】図２４に示す半導体装置の製造工程の特徴的な第２工程を示す断面図である。
【符号の説明】
１  半導体基板、２  バッファ膜、３  窒化膜、４  レジストパターン、５  分離酸化膜、６  バーズビーク部、７，８  酸化膜、９  ゲート電極、１０  トレンチ、１１  活性領域、１２  リセス部、１３，１３ａ，１３ｂ  チャネルドープ領域。
【図１】
0004592193.tif 000002
【図２】
0004592193.tif 000003
【図３】
0004592193.tif 000004
【図４】
0004592193.tif 000005
【図５】
0004592193.tif 000006
【図６】
0004592193.tif 000007
【図７】
0004592193.tif 000008
【図８】
0004592193.tif 000009
【図９】
0004592193.tif 000010
【図１０】
0004592193.tif 000011
【図１１】
0004592193.tif 000012
【図１２】
0004592193.tif 000013
【図１３】
0004592193.tif 000014
【図１４】
0004592193.tif 000015
【図１５】
0004592193.tif 000016
【図１６】
0004592193.tif 000017
【図１７】
0004592193.tif 000018
【図１８】
0004592193.tif 000019
【図１９】
0004592193.tif 000020
【図２０】
0004592193.tif 000021
【図２１】
0004592193.tif 000022
【図２２】
0004592193.tif 000023
【図２３】
0004592193.tif 000024
【図２４】
0004592193.tif 000025
【図２５】
0004592193.tif 000026
【図２６】
0004592193.tif 000027