(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１半導体領域に接続された第１電極と、第１半導体領域と異なる電位を基準電位とする前記第１半導体領域を囲む前記半導体基板内に形成された第２半導体領域と、該第２半導体領域に接続された第２電極とを有する半導体装置において、前記半導体基板上に両端が前記第１電極と前記第２電極にそれぞれ電気的に接続され、第１電極を囲む渦巻状の帯状の薄膜層が形成され、該薄膜層は、第１、第２半導体領域の端部に対して平行に形成される等距離領域と、第１、第２半導体領域の端部に対して傾斜して形成される傾斜領域とで構成され、該薄膜層の少なくとも傾斜領域にはツェナーダイオードが形成され、該傾斜領域のツェナーダイオードのｐｎ接合面が第１、第２半導体領域の端部に対して平行であることを特徴とする半導体装置。
【請求項２】
前記第１半導体領域が第１集積回路形成領域であり、前記第２半導体領域が第２集積回路形成領域であり、前記薄膜層が前記第１集積回路形成領域と第２集積回路形成領域を電位的に分離するための高耐圧接合終端構造上部の表面構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記薄膜層の等距離領域は、曲線部分または直線部分が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記等距離領域の曲線部分または直線部分にはツェナーダイオードを形成しないことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パワーデバイスの制御駆動用などに用いられる高耐圧ＩＣ（ＨＶＩＣ）などの半導体装置に関する。
【０００２】
【従来の技術】
図５は、Ｄｏｕｂｌｅ  ＲＥＳＵＲＦ構造と抵抗性フィールドプレート構造を組み合わせた高耐圧接合終端構造であり、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。この高耐圧接合終端構造は、高耐圧ＩＣの代表的な耐圧構造である。
【０００３】
同図（ａ）において、ｐ基板３５ａの表面層にＮwell領域３４が設けられている。このＮwell領域３４の表面層に高電位領域３３、低電位領域３７およびＰoffset領域３９がそれぞれ形成されている。高電位領域３３上と低電位領域３７上には、高電位側電極３２と低電位側電極３８がそれぞれ形成され、ｐ基板３５上に形成される絶縁酸化膜４１上に高比抵抗の抵抗性フィールドプレートである薄膜抵抗層４０が形成され、この薄膜抵抗層４０により高電位側電極３２と低電位側電極３８とが電気的に接続されている。また、低電位側電極３８と裏面側電極３６は、ｐ基板３５の終端部で電気的に接続している。前記の薄膜抵抗層４０が高耐圧接合終端構造上部の表面構造である。尚、３５ａはｐ基板層である。
【０００４】
同図（ｂ）において、低電位側電極３８を基準（例えば、ＧＮＤ）として、高電位側電極３２に正電位ＶS を印加したとき、電位分布は抵抗性フィールドプレート４０の両端付近で歪みが大きく、電界が集中している。そのために、この個所で耐圧が低下する。
図６は、特開平９−５５４９８号公報に開示されているような高耐圧ＩＣの高耐圧接合終端構造（ＨＶＪＴ）の平面図である。この高耐圧接合終端構造（ＨＶＪＴ）は、その表面に、図５のような抵抗性フィールドプレート４０を適用した例である。
【０００５】
第１基準回路形成領域５１と第２基準回路形成領域５２は、それぞれ異なる電位を基準電位とする集積回路が形成される領域である。例えば、第１基準回路形成領域５１を、ＧＮＤを基準電位とする集積回路が形成される領域であり、第２基準回路形成領域５２は、０〜１２００Ｖまでの変動する電位を基準とする集積回路が集積形成される領域である。この第１基準回路形成領域５１と第２基準回路形成領域５２の間には、前記の抵抗性フィールドプレート５４（図５の４０に相当する）が設けられ、第１基準回路形成領域５１と第２基準回路形成領域５２が、電位的に分離されている。尚、図中の５３は高耐圧接合終端構造上部の表面構造であり、５５は高耐圧ＮＭＯＳであり、５６は高耐圧ＰＭＯＳである。
【０００６】
【発明が解決しようとする課題】
この抵抗性フィールドプレート５４の両端近傍（第１基準回路形成領域５１と第２基準回路形成領域５２に接続する箇所の近傍）での電位分布の歪みが大きく（図５（ｂ）のように）、電界が集中し、この箇所で耐圧が低下する。この電界集中を和らげるために、抵抗性フィールドプレート５４の幅を広くすると、チップサイズが増大し、チップコストが増加する。
【０００７】
この発明の目的は、前記の課題を解決して、高耐圧化が可能で、チップコストが抑制され、かつ、長期信頼性の確保が可能である高耐圧接合終端構造を有する高耐圧ＩＣなどの半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板内に形成された第１半導体領域に接続された第１電極と、第１半導体領域と異なる電位を基準電位とする前記第１半導体領域を囲む前記半導体基板内に形成された第２半導体領域と、該第２半導体領域に接続された第２電極とを有する半導体装置において、前記半導体基板上に両端が前記第１電極と前記第２電極にそれぞれ電気的に接続され、第１電極を囲む渦巻状の帯状の薄膜層が形成され、該薄膜層は、第１、第２半導体領域の端部に対して平行に形成される等距離領域と、第１、第２半導体領域の端部に対して傾斜して形成される傾斜領域とで構成され、該薄膜層の少なくとも傾斜領域にはツェナーダイオードが形成され、該傾斜領域のツェナーダイオードのｐｎ接合面が第１、第２半導体領域の端部に対して平行であるとする。
【０００９】
【００１０】
前記第１半導体領域が第１集積回路形成領域であり、前記第２半導体領域が第２集積回路形成領域であり、前記薄膜層が前記第１集積回路形成領域と第２集積回路形成領域を電位的に分離するための高耐圧接合終端構造上部の表面構造であるとよい。
前記薄膜層の等距離領域は、曲線部分または直線部分が形成されているとよい。
前記等距離領域の曲線部分または直線部分にはツェナーダイオードを形成しないとよい。
【００１１】
このように、高耐圧接合終端構造上部の表面構造を構成する薄膜層に、直列に複数個接続したツェナーダイオードを形成し、このツェナーダイオードの均等な分圧を利用することで、均一な電位分布が得られる。
【００１２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部平面図である。この図は、高耐圧ＩＣの要部平面図である。この高耐圧ＩＣを形成する領域は、第１基準回路形成領域１と第２基準回路形成領域２と、これらの基準回路形成領域１、２を電位的に分離する複数のツェナーダイオード（図中のｐで表されるｐ型薄膜層と、ｎで表されるｎ型薄膜層で形成される）が形成された薄膜層４で構成される。この薄膜層４に形成されるツェナーダイオードは、高耐圧ＮＭＯＳ５、高耐圧ＰＭＯＳ６が設けられている箇所やコーナ箇所の曲線部分Ｂと、基準回路形成領域１、２端部と等距離になる直線部分Ｃとに形成されるが、傾斜部分Ａにも、ツェナーダイオードが形成されるが図が複雑になることから省いた。この薄膜層４が、高耐圧接合終端構造上部の表面構造３であり、また、第１、第２基準回路形成領域１、２には、それぞれ集積回路である第１、第２基準回路が形成される。
【００１３】
帯状の薄膜層４の両端間で、全体的に第１、第２基準回路形成領域に対して傾きを付け、ツェナーダイオードを薄膜層全体に形成しても勿論構わない。
この実施例は、薄膜層４の両端間で全体的に傾きを付けて形成するものに比べ設計を容易に行うことが可能となる。全体的に傾きを付けたものと比べると、直線部分において直線部分と直交する方向（第１基準回路形成領域と第２基準回路形成領域間）での電位分布が不十分となり、耐圧は小さい。しかしながら、傾斜部Ａの傾斜の角度を十分小さくし、傾斜部を長くすれば第１基準回路形成領域と第２基準回路形成領域間の電位変動が小さくなるので、全体に傾きを付けたものに耐圧を近づけることが可能となる。
【００１４】
この高耐圧ＩＣにおいて、例えば、第２基準回路形成領域２を高電位とすると、低電位側の第１基準回路形成領域１に形成された第１基準回路の低電位信号と、高電位側の第２基準回路の高電位信号が、高耐圧ＮＭＯＳ５（ｎチャネルＭＯＳＦＥＴ）および高耐圧ＰＭＯＳ６（ｐチャネルＭＯＳＦＥＴ）を介して、それぞれやり取りされる。
【００１５】
この高電位となる第２基準回路形成領域２の耐圧を確保するために、前記の高耐圧接合終端構造上部の表面構造３である薄膜層４を、第１基準回路形成領域１と第２基準回路形成領域２の間に設ける。この薄膜層４には、ツェナーダイオードが直列に複数個形成された、図５で示す抵抗性フィールドプレート５４に代わる高耐圧接合終端構造上部の表面構造４となる。
【００１６】
このツェナーダイオードで形成した薄膜層４においては、個々のツェナーダイオードの耐圧は等しいために、高耐圧接合終端構造上部の表面構造３の長手方向の電位分布は均等化され、それによって、長手方向と直交する方向の電位分布も均等化される。つまり、第１、第２基準回路領域間の電位分布が均等化される。また、第１、第２基準回路形成領域間１、２の電圧は、ツェナーダイオードの逆方向耐圧で保持するために、抵抗性フィールドプレートの場合に流れるような比較的大きな漏れ電流が流れることは防止される。
【００１７】
また、高耐圧接合終端構造上部の表面構造３の長手方向に対して、薄膜層４に傾きをつけた傾斜部分Ａを１箇所あるいは複数箇所設けることで、必要に応じた本数の薄膜層を容易に形成することができる。
図１では、従来の図６の構造と比べ、高耐圧接合終端構造の幅を狭くすることが可能となり、その結果チップサイズが小さくなり、チップコストが抑制できる。また、抵抗性窒化膜（抵抗性フィールドプレート）を使用しないため、抵抗性窒化膜の酸化による耐圧の低下が起こらず、長期間の信頼性を確保することができる。
【００１８】
図２は、この発明の第２実施例の半導体装置の要部平面図である。この構造の場合、ツェナーダイオードを配置するのは、傾斜部分Ａの薄膜層とし、第１、第２基準回路形成領域１、２端部と等距離となる直線箇所Ｃや、曲線部分Ｂにはツェナーダイオードを配置しない。
この場合、曲線部分Ｂに形成される高耐圧ＮＭＯＳ５近傍、高耐圧ＰＭＯＳ６近傍など、電界の集中しやすい曲率を持った部分には、ツェナーダイオードを形成せず、また、高耐圧接合終端構造上部の表面構造３と等距離となる箇所にもツェナーダイオードを形成しない構造である。そのため、ツェナーダイオードのない薄膜層４（ここではｎ型薄膜層である）では、電位降下が小さく、ほぼ等電位となり、これと直交する方向の電位分布は均一化される。その結果、第１実施例よりもさらに高耐圧接合終端構造の耐圧を高めることができる。
【００１９】
つぎに、前記の曲線部分Ｂにツェナーダイオードがある場合とない場合の電位分布について説明する。
図７は、曲線部分の等電位線を表した図であり、同図（ａ）は第１実施例の場合で、ツェナーダイオードがある場合の図、同図（ｂ）は第２実施例の場合でツェナーダイオードがない場合の図である。この曲線部分は図１および図２の右上端の曲線部分Ｂである。
【００２０】
同図（ａ）の曲線部分では、そもそも、電界が集中し易いが、さらにツェナーダイオードを形成することにより、電位分布がＦ部のように不均一となり、耐圧の低下を引き起こす。
一方、同図（ｂ）の曲線部分では、電界の集中しやすい曲線部分には、ツェナーダイオードを形成しないため、この箇所では、等電位線は均等に形成され、安定した耐圧を得ることが可能となる。
【００２１】
ところで、図１の傾斜部分Ａに形成されたツェナーダイオードのｐｎ接合面７が、図４のように、高耐圧接合終端構造上部の表面構造３に対して不等距離（表面構造３の長手方向に対して不平行）に形成されると、ツェナーダイオードに逆バイアスが印加された場合、等電位線１２が乱れ、この部分で耐圧の低下が生じてしまう。これを解決する方法をつぎに説明する。
【００２２】
図３は、この発明の第３実施例の半導体装置の要部平面図である。この図は、図２の傾斜部分Ａの薄膜層４を示し、図２との違いは、この箇所に形成されるツェナーダイオードのｐｎ接合面８を、第１、第２基準回路形成領域と等距離となるように形成する点である。つまり、長手方向に平行になるようにｐｎ接合面８を形成することで、等電位線１１が長手方向に平行に形成される。
【００２３】
このように、等電位線１１を高耐圧接合終端構造上部の表面構造３の長手方向に対して平行にすることにより、傾斜部分Ａの薄膜層４での耐圧低下を防止することができる。
【００２４】
【発明の効果】
この発明によれば、高耐圧ＩＣ（ＨＶＩＣ）の高耐圧接合終端構造（ＨＶＪＴ）上部の表面構造を、ツェナーダイオードを形成した帯状の薄膜層とすることで、従来構造よりも狭い高耐圧接合終端構造幅で高耐圧化が可能となり、チップコストを低減できる。さらに、傾斜領域のツェナーダイオードのｐｎ接合面が第１、第２半導体領域の端部に対して平行であることにより、等電位線が平行になり、傾斜部分での耐圧低下を防止することができる。また、抵抗性窒化膜を使用しないため、抵抗性窒化膜の酸化による耐圧の低下が起こらず、長期間の信頼性を確保することができる。
【図面の簡単な説明】
【図１】  この発明の第１実施例の半導体装置の要部平面図
【図２】  この発明の第２実施例の半導体装置の要部平面図
【図３】  この発明の第３実施例の半導体装置の要部平面図
【図４】  ツェナーダイオードを薄膜層の傾斜部分に形成した場合の等電位線図
【図５】  Ｄｏｕｂｌｅ  ＲＥＳＵＲＦ構造と抵抗性フィールドプレート構造を組み合わせた高耐圧接合終端構造であり、（ａ）は要部断面図、（ｂ）は電位分布図
【図６】  従来の高耐圧ＩＣの高耐圧接合終端構造（ＨＶＪＴ）の平面図
【図７】  曲線部分の等電位線を表した図であり、（ａ）は第１実施例の場合で、ツェナーダイオードがある場合の図、（ｂ）は第２実施例の場合で、ツェナーダイオードがない場合の図
【符号の説明】
１    第１基準回路形成領域
２    第２基準回路形成領域
３    高耐圧接合終端構造上部の表面構造
４    薄膜層
５    高耐圧ＮＭＯＳ
６    高耐圧ＰＭＯＳ
７、８  ｐｎ接合面
１１、１２  等電位線
Ａ    傾斜部分
Ｂ    曲線部分
Ｃ    直線部分
ｐ    ｐ型薄膜層
ｎ    ｎ型薄膜層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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