(57)【特許請求の範囲】
【請求項１】
通常論理入力信号が入力される第１の入力端子及びスキャン論理入力信号が入力される第２の入力端子を具備し、通常動作時に前記通常論理入力信号を出力するとともに、スキャンテスト時に前記スキャン論理入力信号を出力するセレクタ回路と、該セレクタ回路から出力された信号を取り込んでラッチ出力するマスタスレーブ回路と、該マスターラッチ回路から出力された信号を取り込んでラッチ出力するための第１及び第２の出力端子を具備し、通常動作時に前記マスターラッチ回路から出力された信号を取り込んで前記第１の出力端子を介してラッチ出力するとともに、スキャンテスト時に前記マスターラッチ回路から出力された信号を取り込んで前記第１及び第２の出力端子を介してラッチ出力するスレーブラッチ回路とを有してなるスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、通常動作時に前記第２の出力端子から出力される出力値を電源電位に固定することを特徴とするスキャンフリップフロップ回路。
【請求項２】
通常論理入力信号が入力される第１の入力端子及びスキャン論理入力信号が入力される第２の入力端子を具備し、通常動作時に前記通常論理入力信号を出力するとともに、スキャンテスト時に前記スキャン論理入力信号を出力するセレクタ回路と、該セレクタ回路から出力された信号を取り込んでラッチ出力するマスタスレーブ回路と、該マスターラッチ回路から出力された信号を取り込んでラッチ出力するための第１及び第２の出力端子を具備し、通常動作時に前記マスターラッチ回路から出力された信号を取り込んで前記第１の出力端子を介してラッチ出力するとともに、スキャンテスト時に前記マスターラッチ回路から出力された信号を取り込んで前記第１及び第２の出力端子を介してラッチ出力するスレーブラッチ回路とを有してなるスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、通常動作時に前記第２の出力端子から出力される出力値をグランド電位に固定することを特徴とするスキャンフリップフロップ回路。
【請求項３】
通常論理入力信号が入力される第１の入力端子を具備し、通常動作時に前記通常論理入力信号を取り込んでラッチ出力する第１のマスタスレーブ回路と、スキャン論理入力信号が入力される第２の入力端子を具備し、スキャンテスト時に前記スキャン論理入力信号を取り込んでラッチ出力する第２のマスタスレーブ回路と、前記第１及び第２のマスターラッチ回路から出力された信号を取り込んでラッチ出力するための第１及び第２の出力端子を具備し、通常動作時に前記第１のマスターラッチ回路から出力された信号を取り込んで前記第１の出力端子を介してラッチ出力するとともに、スキャンテスト時に前記第２のマスターラッチ回路から出力された信号を取り込んで前記第１及び第２の出力端子を介してラッチ出力するスレーブラッチ回路と有してなるスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、通常動作時に前記第２の出力端子から出力される出力値を電源電位に固定することを特徴とするスキャンフリップフロップ回路。
【請求項４】
通常論理入力信号が入力される第１の入力端子を具備し、通常動作時に前記通常論理入力信号を取り込んでラッチ出力する第１のマスタスレーブ回路と、スキャン論理入力信号が入力される第２の入力端子を具備し、スキャンテスト時に前記スキャン論理入力信号を取り込んでラッチ出力する第２のマスタスレーブ回路と、前記第１及び第２のマスターラッチ回路から出力された信号を取り込んでラッチ出力するための第１及び第２の出力端子を具備し、通常動作時に前記第１のマスターラッチ回路から出力された信号を取り込んで前記第１の出力端子を介してラッチ出力するとともに、スキャンテスト時に前記第２のマスターラッチ回路から出力された信号を取り込んで前記第１及び第２の出力端子を介してラッチ出力するスレーブラッチ回路と有してなるスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、通常動作時に前記第２の出力端子から出力される出力値をグランド電位に固定することを特徴とするスキャンフリップフロップ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、スキャンテスト時に前記第１及び第２の出力端子から出力される出力値が互いに同一であることを特徴とするスキャンフリップフロップ回路。
【請求項６】
請求項１に記載のスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、
前記マスタスレーブ回路から取り込んだ信号を反転して前記第１の出力端子を介して出力する第１のインバータと、
前記第１のインバータから出力された信号を反転して出力する第２のインバータと、
前記第２のインバータの出力が入力に接続されるとともに、前記第１のインバータの入力が出力に接続されるトランスファーゲートと、
前記第２のインバータから出力された信号及び制御信号が入力され、両者のＮＡＮＤを演算して該演算結果を前記第２の出力端子を介して出力するＮＡＮＤゲートとを有し、
前記トランスファーゲートは、前記マスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となることを特徴とするスキャンフリップフロップ回路。
【請求項７】
請求項２に記載のスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、
前記マスタスレーブ回路から取り込んだ信号を反転して前記第１の出力端子を介して出力する第１のインバータと、
前記第１のインバータから出力された信号を反転して出力する第２のインバータと、
前記第２のインバータの出力が入力に接続されるとともに、前記第１のインバータの入力が出力に接続されるトランスファーゲートと、
前記第２のインバータから出力された信号及び制御信号が入力され、両者のＮＯＲを演算して該演算結果を前記第２の出力端子を介して出力するＮＯＲゲートとを有し、
前記トランスファーゲートは、前記マスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となることを特徴とするスキャンフリップフロップ回路。
【請求項８】
請求項３に記載のスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、
前記第１のマスタスレーブ回路から取り込んだ信号を反転して前記第１の出力端子を介して出力する第１のインバータと、
前記第１のインバータから出力された信号を反転して出力する第２のインバータと、
前記第２のインバータの出力が入力に接続される第１のトランスファーゲートと、
前記第２のマスターラッチ回路の出力及び前記第１のトランスファーゲートの出力が入力に接続されるとともに、前記第１のインバータの入力が出力に接続される第２のトランスファーゲートと、
前記第２のインバータから出力された信号及び制御信号が入力され、両者のＮＡＮＤを演算して該演算結果を前記第２の出力端子を介して出力するＮＡＮＤゲートとを有し、
前記第１のトランスファーゲートは、通常動作時に常に導通状態となり、かつ、スキャンテスト時に前記第２のマスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となり、
前記第２のトランスファーゲートは、スキャンテスト時に常に導通状態となり、かつ、通常動作時に前記第１のマスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となることを特徴とするスキャンフリップフロップ回路。
【請求項９】
請求項４または請求項５に記載のスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、
前記第１のマスタスレーブ回路から取り込んだ信号を反転して前記第１の出力端子を介して出力する第１のインバータと、
前記第１のインバータから出力された信号を反転して出力する第２のインバータと、
前記第２のインバータの出力が入力に接続される第１のトランスファーゲートと、
前記第２のマスターラッチ回路の出力及び前記第１のトランスファーゲートの出力が入力に接続されるとともに、前記第１のインバータの入力が出力に接続される第２のトランスファーゲートと、
前記第２のインバータから出力された信号及び制御信号が入力され、両者のＮＯＲを演算して該演算結果を前記第２の出力端子を介して出力するＮＯＲゲートとを有し、
前記第１のトランスファーゲートは、通常動作時に常に導通状態となり、かつ、スキャンテスト時に前記第２のマスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となり、
前記第２のトランスファーゲートは、スキャンテスト時に常に導通状態となり、かつ、通常動作時に前記第１のマスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となることを特徴とするスキャンフリップフロップ回路。
【請求項１０】
請求項６または請求項８に記載のスキャンフリップフロップ回路を用いたスキャンテスト方法であって、
スキャンテスト時に、前記制御信号として電源電位を入力し、通常動作時に、前記制御信号としてグランド電位を入力することを特徴とするスキャンテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の故障を検出するためのスキャンテストに用いられるスキャンフリップフロップ回路及びこれを用いたスキャンテスト方法に関する。
【０００２】
【従来の技術】
従来より、ＬＳＩ等の半導体集積回路の故障を検出するためのスキャンテストでは、例えば、図５に示すようなスキャンフリップフロップ回路が用いられている。
【０００３】
図５は、従来のスキャンフリップフロップ回路の一構成例を示す図である。また、図６は、図５に示したスキャンフリップフロップ回路の動作を説明するためのタイミングチャートである。
【０００４】
図５に示すように本従来例においては、通常論理入力信号Ｄが入力される通常論理入力（Ｄ）端子及びスキャン論理入力信号ＳＩＮが入力されるスキャン論理入力（ＳＩＮ）端子を具備し、通常論理入力信号Ｄ及びスキャン論理入力信号ＳＩＮのいずれかを選択して出力するセレクタ回路１と、セレクタ回路１から出力された信号を取り込んでラッチ出力するマスターラッチ回路２と、マスターラッチ回路２から出力された信号を取り込んでラッチ出力するための論理出力（Ｑ）端子及びスキャン論理出力（ＳＯＵＴ）端子を具備し、通常動作時にマスターラッチ回路２から出力された信号を取り込んでＱ端子を介して論理出力信号Ｑとしてラッチ出力するとともに、スキャンテスト時にマスターラッチ回路２から出力された信号を取り込んでＱ端子及びＳＯＵＴ端子を介してそれぞれ論理出力（Ｑ）信号及びスキャン論理出力（ＳＯＵＴ）信号としてラッチ出力するスレーブラッチ回路９と、クロック信号ＣＬＫ及び制御信号ＳＥＬに基づいて、本スキャンフリップフロップ回路内に設けられた後述するトランスファーゲートを制御するための信号を生成して出力するクロック回路４とが設けられている。
【０００５】
なお、スキャン論理出力（ＳＯＵＴ）端子は、スキャンテスト専用の出力端子であり、通常動作時には動作せず、スキャンテスト時にのみ動作するものである。
【０００６】
セレクタ回路１においては、Ｄ端子を介して入力される通常論理入力信号Ｄをオンオフ（導通／非導通）するトランスファーゲート１１と、ＳＩＮ端子を介して入力されるスキャン論理入力信号ＳＩＮをオンオフするトランスファーゲート１２とが設けられている。
【０００７】
マスターラッチ回路２においては、セレクタ回路１から出力された信号をオンオフするトランスファーゲート２１と、トランスファーゲート２１から出力された信号を反転出力するインバータ２２と、インバータ２２から出力された信号をオンオフして後段のスレーブラッチ回路９に対して出力するトランスファーゲート２５と、インバータ２２から出力された信号を反転出力するインバータ２３と、インバータ２３の出力とインバータ２２の入力との間をオンオフするトランスファーゲート２４とが設けられている。
【０００８】
スレーブラッチ回路９においては、マスターラッチ回路２から出力された信号を反転してＱ端子を介して論理出力信号Ｑとして出力するインバータ９１と、インバータ９１から出力された信号を反転出力するインバータ９２と、インバータ９２の出力とインバータ９１の入力との間をオンオフするトランスファーゲート９３と、インバータ９２から出力された信号をオンオフするトランスファーゲート９４と、トランスファーゲート９４から出力された信号を反転してＳＯＵＴ端子を介してスキャン論理出力信号ＳＯＵＴとして出力するインバータ９５とが設けられている。
【０００９】
クロック回路４においては、クロック信号ＣＬＫを反転してクロック信号ＡＢとして出力するインバータ４１と、インバータ４１から出力された信号を反転してクロック信号Ａとして出力するインバータ４２と、制御信号ＳＥＬを反転して制御信号ＢＢとして出力するインバータ４３と、インバータ４３から出力された信号を反転して制御信号Ｂとして出力するインバータ４４とが設けられており、クロック信号ＡＢ，Ａ及び制御信号ＢＢ，Ｂによって本スキャンフリップフロップ回路内に設けられたトランスファーゲートのオンオフが制御される。
【００１０】
以下に、上記のように構成されたスキャンフリップフロップ回路の動作について説明する。
【００１１】
通常動作時においては、制御信号ＳＥＬ＝０とすることにより、制御信号ＢＢ＝１，Ｂ＝０となるため、セレクタ回路１内に設けられたトランスファーゲート１１が導通し、セレクタ回路１から通常論理入力信号Ｄが出力される。
【００１２】
マスターラッチ回路２においては、クロック信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート２１が導通するため、セレクタ回路１から出力された通常論理入力信号Ｄが取り込まれてインバータ２２にて反転出力される。
【００１３】
続いて、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、トランスファーゲート２１が非導通となり、トランスファーゲート２４，２５が導通するため、インバータ２２から出力された信号がラッチされるとともに、インバータ２２から出力された信号がスレーブラッチ回路９に取り込まれることになる。
【００１４】
すると、スレーブラッチ回路９においては、取り込まれた信号がインバータ９１にて反転され、反転された信号がＱ端子を介して論理出力信号Ｑとして出力される。そして、再度、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート９３が導通するため、論理出力信号Ｑがラッチ出力されることになる。
【００１５】
ここで、通常動作時（制御信号ＳＥＬ＝０）においては、制御信号ＢＢ＝１，Ｂ＝０であり、トランスファーゲート９４が非導通であるため、スキャン論理出力（ＳＯＵＴ）端子において、動作が行われないことになる。
【００１６】
一方、スキャンテスト時においては、制御信号ＳＥＬ＝１とすることにより、制御信号ＢＢ＝１，Ｂ＝０となるため、セレクタ回路１内に設けられたトランスファーゲート１２が導通し、セレクタ回路１からスキャン論理入力信号ＳＩＮが出力される。
【００１７】
マスターラッチ回路２においては、クロック信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート２１が導通するため、セレクタ回路１から出力されたスキャン論理入力信号ＳＩＮが取り込まれてインバータ２２にて反転出力される。
【００１８】
続いて、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、トランスファーゲート２１が非導通となり、トランスファーゲート２４，２５が導通するため、インバータ２２から出力された信号がラッチされるとともに、インバータ２２から出力された信号がスレーブラッチ回路９に取り込まれることになる。
【００１９】
すると、スレーブラッチ回路９においては、取り込まれた信号がインバータ９１にて反転され、反転された信号がＱ端子を介して論理出力信号Ｑとして出力される。そして、再度、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート９３が導通するため、論理出力信号Ｑがラッチ出力されることになる。
【００２０】
ここで、スキャンテスト時（制御信号ＳＥＬ＝１）においては、制御信号ＢＢ＝０，Ｂ＝１であり、トランスファーゲート９４が導通するため、インバータ９２から出力された信号がインバータ９５にて反転され、スキャン論理出力（ＳＯＵＴ）端子を介してスキャン論理出力信号ＳＯＵＴとして出力されることになる。
【００２１】
なお、上述したようなスキャンフリップフロップ回路は、実際には、次段のスキャンフリップフロップ回路のＳＩＮ端子に接続されているＳＯＵＴ端子が存在し、全てのスキャンフリップフロップ回路がそれぞれのＳＩＮ端子及びＳＯＵＴ端子を介してシリアルに接続されている。
【００２２】
そして、スキャンテスト時には、全てのスキャンフリップフロップ回路において、ＳＯＵＴ端子及びＳＩＮ端子を介してシフト動作が行われる。
【００２３】
【発明が解決しようとしている課題】
スキャン論理出力（ＳＯＵＴ）端子は、通常動作時に、使用されないものであるにもかかわらず論理出力（Ｑ）端子と同期して動作するため、通常動作時の消費電力の増大の大きな要因となるが、上述したようなスキャンフリップフロップ回路においては、通常動作時に、制御信号ＳＥＬによってトランスファーゲート９４（図５参照）を制御することによりＳＯＵＴ端子における動作が停止されるため、ＳＯＵＴ端子における消費電力を低減することができる。
【００２４】
しかしながら、実際には、ＳＯＵＴ端子に接続されるトランスファーゲート９４（図５参照）が非導通となる時に、図６に示すように、スキャン論理出力信号ＳＯＵＴとして中間電位が出力されてしまうため、この中間電位がＳＯＵＴ端子に接続されるインバータ９５（図５参照）に入力されてしまい、ＳＯＵＴ端子において多くの電力が消費されてしまうという問題点がある。
【００２５】
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、通常動作時に、スキャン論理出力端子における消費電力を低減することができるスキャンフリップフロップ回路及びこれを用いたスキャンテスト方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記目的を達成するために本発明は、
通常論理入力信号が入力される第１の入力端子及びスキャン論理入力信号が入力される第２の入力端子を具備し、通常動作時に前記通常論理入力信号を出力するとともに、スキャンテスト時に前記スキャン論理入力信号を出力するセレクタ回路と、該セレクタ回路から出力された信号を取り込んでラッチ出力するマスタスレーブ回路と、該マスターラッチ回路から出力された信号を取り込んでラッチ出力するための第１及び第２の出力端子を具備し、通常動作時に前記マスターラッチ回路から出力された信号を取り込んで前記第１の出力端子を介してラッチ出力するとともに、スキャンテスト時に前記マスターラッチ回路から出力された信号を取り込んで前記第１及び第２の出力端子を介してラッチ出力するスレーブラッチ回路とを有してなるスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、通常動作時に前記第２の出力端子から出力される出力値を電源電位に固定することを特徴とする。
【００２７】
また、前記スレーブラッチ回路は、
前記マスタスレーブ回路から取り込んだ信号を反転して前記第１の出力端子を介して出力する第１のインバータと、
前記第１のインバータから出力された信号を反転して出力する第２のインバータと、
前記第２のインバータの出力が入力に接続されるとともに、前記第１のインバータの入力が出力に接続されるトランスファーゲートと、
前記第２のインバータから出力された信号及び制御信号が入力され、両者のＮＡＮＤを演算して該演算結果を前記第２の出力端子を介して出力するＮＡＮＤゲートとを有し、
前記トランスファーゲートは、前記マスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となることを特徴とする。
【００２８】
また、通常論理入力信号が入力される第１の入力端子及びスキャン論理入力信号が入力される第２の入力端子を具備し、通常動作時に前記通常論理入力信号を出力するとともに、スキャンテスト時に前記スキャン論理入力信号を出力するセレクタ回路と、該セレクタ回路から出力された信号を取り込んでラッチ出力するマスタスレーブ回路と、該マスターラッチ回路から出力された信号を取り込んでラッチ出力するための第１及び第２の出力端子を具備し、通常動作時に前記マスターラッチ回路から出力された信号を取り込んで前記第１の出力端子を介してラッチ出力するとともに、スキャンテスト時に前記マスターラッチ回路から出力された信号を取り込んで前記第１及び第２の出力端子を介してラッチ出力するスレーブラッチ回路とを有してなるスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、通常動作時に前記第２の出力端子から出力される出力値をグランド電位に固定することを特徴とする。
【００２９】
また、前記スレーブラッチ回路は、
前記マスタスレーブ回路から取り込んだ信号を反転して前記第１の出力端子を介して出力する第１のインバータと、
前記第１のインバータから出力された信号を反転して出力する第２のインバータと、
前記第２のインバータの出力が入力に接続されるとともに、前記第１のインバータの入力が出力に接続されるトランスファーゲートと、
前記第２のインバータから出力された信号及び制御信号が入力され、両者のＮＯＲを演算して該演算結果を前記第２の出力端子を介して出力するＮＯＲゲートとを有し、
前記トランスファーゲートは、前記マスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となることを特徴とする。
【００３０】
また、通常論理入力信号が入力される第１の入力端子を具備し、通常動作時に前記通常論理入力信号を取り込んでラッチ出力する第１のマスタスレーブ回路と、スキャン論理入力信号が入力される第２の入力端子を具備し、スキャンテスト時に前記スキャン論理入力信号を取り込んでラッチ出力する第２のマスタスレーブ回路と、前記第１及び第２のマスターラッチ回路から出力された信号を取り込んでラッチ出力するための第１及び第２の出力端子を具備し、通常動作時に前記第１のマスターラッチ回路から出力された信号を取り込んで前記第１の出力端子を介してラッチ出力するとともに、スキャンテスト時に前記第２のマスターラッチ回路から出力された信号を取り込んで前記第１及び第２の出力端子を介してラッチ出力するスレーブラッチ回路と有してなるスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、通常動作時に前記第２の出力端子から出力される出力値を電源電位に固定することを特徴とする。
また、前記スレーブラッチ回路は、
前記第１のマスタスレーブ回路から取り込んだ信号を反転して前記第１の出力端子を介して出力する第１のインバータと、
前記第１のインバータから出力された信号を反転して出力する第２のインバータと、
前記第２のインバータの出力が入力に接続される第１のトランスファーゲートと、
前記第２のマスターラッチ回路の出力及び前記第１のトランスファーゲートの出力が入力に接続されるとともに、前記第１のインバータの入力が出力に接続される第２のトランスファーゲートと、
前記第２のインバータから出力された信号及び制御信号が入力され、両者のＮＡＮＤを演算して該演算結果を前記第２の出力端子を介して出力するＮＡＮＤゲートとを有し、
前記第１のトランスファーゲートは、通常動作時に常に導通状態となり、かつ、スキャンテスト時に前記第２のマスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となり、
前記第２のトランスファーゲートは、スキャンテスト時に常に導通状態となり、かつ、通常動作時に前記第１のマスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となることを特徴とする。
【００３１】
また、通常論理入力信号が入力される第１の入力端子を具備し、通常動作時に前記通常論理入力信号を取り込んでラッチ出力する第１のマスタスレーブ回路と、スキャン論理入力信号が入力される第２の入力端子を具備し、スキャンテスト時に前記スキャン論理入力信号を取り込んでラッチ出力する第２のマスタスレーブ回路と、前記第１及び第２のマスターラッチ回路から出力された信号を取り込んでラッチ出力するための第１及び第２の出力端子を具備し、通常動作時に前記第１のマスターラッチ回路から出力された信号を取り込んで前記第１の出力端子を介してラッチ出力するとともに、スキャンテスト時に前記第２のマスターラッチ回路から出力された信号を取り込んで前記第１及び第２の出力端子を介してラッチ出力するスレーブラッチ回路と有してなるスキャンフリップフロップ回路において、
前記スレーブラッチ回路は、通常動作時に前記第２の出力端子から出力される出力値をグランド電位に固定することを特徴とする。
【００３２】
また、前記スレーブラッチ回路は、
前記第１のマスタスレーブ回路から取り込んだ信号を反転して前記第１の出力端子を介して出力する第１のインバータと、
前記第１のインバータから出力された信号を反転して出力する第２のインバータと、
前記第２のインバータの出力が入力に接続される第１のトランスファーゲートと、
前記第２のマスターラッチ回路の出力及び前記第１のトランスファーゲートの出力が入力に接続されるとともに、前記第１のインバータの入力が出力に接続される第２のトランスファーゲートと、
前記第２のインバータから出力された信号及び制御信号が入力され、両者のＮＯＲを演算して該演算結果を前記第２の出力端子を介して出力するＮＯＲゲートとを有し、
前記第１のトランスファーゲートは、通常動作時に常に導通状態となり、かつ、スキャンテスト時に前記第２のマスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となり、
前記第２のトランスファーゲートは、スキャンテスト時に常に導通状態となり、かつ、通常動作時に前記第１のマスターラッチ回路から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となることを特徴とする。
【００３３】
また、前記スレーブラッチ回路は、スキャンテスト時に前記第１及び第２の出力端子から出力される出力値が互いに同一であることを特徴とする。
【００３４】
また、前記スキャンフリップフロップ回路を用いたスキャンテスト方法であって、
スキャンテスト時に、前記制御信号として電源電位を入力し、通常動作時に、前記制御信号としてグランド電位を入力することを特徴とする。
【００３５】
（作用）
上記のように構成された本発明においては、スレーブラッチ回路において、通常動作時に第２の出力端子から出力される出力値が電源電位或いはグランド電位に固定される。
【００３６】
このため、通常動作時の第２の出力端子における消費電力が低減されるとともに、リーク電流が生じることがない。
【００３７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００３８】
（第１の実施の形態）
図１は、本発明のスキャンフリップフロップ回路の第１の実施の形態を示す図である。なお、図１において、図５に示したスキャンフリップフロップ回路と同様の部分については、同一の符号を付し、詳細な説明を省略する。
【００３９】
図１に示すように本形態においては、通常論理入力信号Ｄが入力される第１の入力端子である通常論理入力（Ｄ）端子及びスキャン論理入力信号ＳＩＮが入力される第２の入力端子であるスキャン論理入力（ＳＩＮ）端子を具備し、通常論理入力信号Ｄ及びスキャン論理入力信号ＳＩＮのいずれかを選択して出力するセレクタ回路１と、セレクタ回路１から出力された信号を取り込んでラッチ出力するマスターラッチ回路２と、マスターラッチ回路２から出力された信号を取り込んでラッチ出力するための第１の出力端子である論理出力（Ｑ）端子及び第２の出力端子であるスキャン論理出力（ＳＯＵＴ）端子を具備し、通常動作時にマスターラッチ回路２から出力された信号を取り込んでＱ端子を介して論理出力信号Ｑとしてラッチ出力するとともに、スキャンテスト時にマスターラッチ回路２から出力された信号を取り込んでＱ端子及びＳＯＵＴ端子を介してそれぞれ論理出力（Ｑ）信号及びスキャン論理出力（ＳＯＵＴ）信号としてラッチ出力するスレーブラッチ回路３と、クロック信号ＣＬＫ及び制御信号ＳＥＬに基づいて、本スキャンフリップフロップ回路内に設けられた後述するトランスファーゲートを制御するための信号を生成して出力するクロック回路４とが設けられている。
【００４０】
本形態においては、図５に示したスレーブラッチ回路９の代わりに、スレーブラッチ回路３が設けられており、その他の構成は図５に示したスキャンフリップフロップ回路と同様である。
【００４１】
スレーブラッチ回路３においては、マスターラッチ回路２から出力された信号を反転してＱ端子を介して論理出力信号Ｑとして出力するインバータ３１と、インバータ３１から出力された信号を反転出力するインバータ３２と、インバータ３２の出力とインバータ３１の入力との間をオンオフ（導通／非導通）するトランスファーゲート３３と、インバータ３２から出力された信号及びクロック回路４にて生成された制御信号Ｂが入力され、両者のＮＡＮＤを演算して該演算結果をＳＯＵＴ端子を介してスキャン論理出力信号ＳＯＵＴとして出力するＮＡＮＤゲート３４とが設けられている。
【００４２】
なお、トランスファーゲート３３は、マスターラッチ回路２から出力された信号を取り込む場合に非導通となるとともに、取り込んだ信号をラッチする場合に導通となる。
【００４３】
以下に、上記のように構成されたスキャンフリップフロップ回路の動作についてタイミングチャートを用いて説明する。
【００４４】
図２は、図１に示したスキャンフリップフロップ回路の動作を説明するためのタイミングチャートである。
【００４５】
まず、通常動作時の動作について説明する。
【００４６】
通常動作時においては、制御信号ＳＥＬ＝０とすることにより、制御信号ＢＢ＝１，Ｂ＝０となるため、セレクタ回路１内に設けられたトランスファーゲート１１が導通し、セレクタ回路１から通常論理入力信号Ｄが出力される。
【００４７】
マスターラッチ回路２においては、クロック信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート２１が導通するため、セレクタ回路１から出力された通常論理入力信号Ｄが取り込まれてインバータ２２にて反転出力される。
【００４８】
続いて、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、トランスファーゲート２１が非導通となり、トランスファーゲート２４，２５が導通するため、インバータ２２から出力された信号がラッチされるとともに、インバータ２２から出力された信号がスレーブラッチ回路３に取り込まれることになる。
【００４９】
すると、スレーブラッチ回路３においては、取り込まれた信号がインバータ３１にて反転され、反転された信号がＱ端子を介して論理出力信号Ｑとして出力される。そして、再度、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート３３が導通するため、論理出力信号Ｑがラッチ出力されることになる。
【００５０】
ここで、ＮＡＮＤゲート３４においては、入力される制御信号Ｂ＝０であるため、インバータ３２から出力された信号が０または１のいずれの値であっても、出力値が電源電位である１に固定される。
【００５１】
次に、スキャンテスト時の動作について説明する。
【００５２】
スキャンテスト時においては、制御信号ＳＥＬ＝１とすることにより、制御信号ＢＢ＝１，制御信号Ｂ＝０となり、セレクタ回路１内に設けられたトランスファーゲート１２が導通するため、セレクタ回路１からスキャン論理入力信号ＳＩＮが出力される。
【００５３】
マスターラッチ回路２においては、クロック信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート２１が導通するため、セレクタ回路１から出力されたスキャン論理入力信号ＳＩＮが取り込まれてインバータ２２にて反転出力される。
【００５４】
続いて、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、トランスファーゲート２１が非導通となり、トランスファーゲート２４，２５が導通するため、インバータ２２から出力された信号がラッチされるとともに、インバータ２２から出力された信号がスレーブラッチ回路３に取り込まれることになる。
【００５５】
すると、スレーブラッチ回路３においては、取り込まれた信号がインバータ３１にて反転され、反転された信号がＱ端子を介して論理出力信号Ｑとして出力される。そして、再度、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート３３が導通するため、論理出力信号Ｑがラッチ出力されることになる。
【００５６】
ここで、ＮＡＮＤゲート３４においては、入力される制御信号Ｂ＝１であるため、この制御信号Ｂとインバータ３１から出力された信号がインバータ３２にて反転された信号とのＮＡＮＤの演算結果がＱ端子から出力された論理出力信号Ｑと互いに同一の信号となり、この信号がスキャン論理出力信号ＳＯＵＴとしてＳＯＵＴ端子を介して出力される。
【００５７】
上述したように、本形態においては、通常動作時に、制御信号ＳＥＬ＝０とすることにより、スレーブラッチ回路３内に設けられたＮＡＮＤゲート３４からの出力値、すなわち、スキャン論理出力（ＳＯＵＴ）端子からの出力値が電源電位である１に固定される。
【００５８】
従って、ＳＯＵＴ端子は、通常動作時に、リーク電流が流れることもなく一切動作しないため、ＳＯＵＴ端子における消費電力を低減することができる。
【００５９】
また、スキャンテスト時に、制御信号ＳＥＬ＝１とすることにより、スキャン論理入力信号ＳＩＮが、スキャン論理入力（ＳＩＮ）端子を介してマスターラッチ回路２に取り込まれ、クロック信号ＣＬＫの立ち上がり時にマスターラッチ回路２からラッチ出力されてスレーブラッチ回路３に取り込まれ、その後、クロック信号ＣＬＫの立ち下がり時にスレーブラッチ回路３からＳＯＵＴ端子を介してスキャン論理出力信号ＳＯＵＴとしてラッチ出力される。
【００６０】
従って、スキャンテスト時には、クロック信号ＣＬＫの立ち上がり及び立ち下がりタイミングに基づいて、ＳＩＮ端子からＳＯＵＴ端子へのスキャン論理入力信号の伝搬が可能となり、スキャンテスト動作を行うことができる。
【００６１】
（第２の実施の形態）
図３は、本発明のスキャンフリップフロップ回路の第２の実施の形態を示す図である。
【００６２】
図３に示すように本形態は、通常論理入力信号Ｄが入力される第１の入力端子である通常論理入力（Ｄ）端子を具備し、通常動作時に通常論理入力信号Ｄを取り込んでラッチ出力するマスターラッチ回路５と、スキャン論理入力信号ＳＩＮが入力される第２の入力端子であるスキャン論理入力（ＳＩＮ）端子を具備し、スキャンテスト時にスキャン論理入力信号ＳＩＮを取り込んでラッチ出力するマスターラッチ回路６と、マスターラッチ回路５，６から出力された信号を取り込んでラッチ出力するための第１の出力端子である論理出力（Ｑ）端子及び第２の出力端子であるスキャン論理出力（ＳＯＵＴ）端子を具備し、通常動作時にマスターラッチ回路５から出力された信号を取り込んで論理出力信号ＱとしてＱ端子を介してラッチ出力するとともに、スキャンテスト時にマスターラッチ回路６から出力された信号を取り込んで論理出力信号Ｑ及びスキャン論理出力信号ＳＯＵＴとしてそれぞれＱ端子及びＳＯＵＴ端子を介してラッチ出力するスレーブラッチ回路７と、クロック信号ＣＬＫ，ＳＣ１，ＳＣ２に基づいて、本スキャンフリップフロップ回路内に設けられた後述するトランスファーゲートを制御するための信号を生成して出力するクロック回路８とが設けられている。
【００６３】
マスターラッチ回路５においては、Ｄ端子を介して入力される通常論理入力信号Ｄをオンオフ（導通／非導通）するトランスファーゲート５１と、トランスファーゲート５１から出力された信号を反転出力するインバータ５２と、インバータ５２から出力された信号をオンオフして後段のスレーブラッチ回路７に対して出力するトランスファーゲート５５と、インバータ５２から出力された信号を反転出力するインバータ５３と、インバータ５３の出力とインバータ５２の入力との間をオンオフするトランスファーゲート５４とが設けられている。
【００６４】
マスターラッチ回路６においては、ＳＩＮ端子を介して入力されるスキャン論理入力信号ＳＩＮをオンオフするトランスファーゲート６１と、トランスファーゲート６１から出力された信号を反転出力するインバータ６２と、インバータ６２から出力された信号をオンオフして後段のスレーブラッチ回路７に対して出力するトランスファーゲート６５と、インバータ６２から出力された信号を反転出力するインバータ６３と、インバータ６３の出力とインバータ６２の入力との間をオンオフするトランスファーゲート６４とが設けられている。
【００６５】
スレーブラッチ回路７においては、マスターラッチ回路５から出力された信号を反転してＱ端子を介して論理出力信号Ｑとして出力する第１のインバータであるインバータ７１と、インバータ７１から出力された信号を反転出力する第２のインバータであるインバータ７２と、インバータ７２の出力とインバータ９１の入力との間をオンオフする第１及び第２のトランスファーゲートであるトランスファーゲート７３，７４と、インバータ７２から出力された信号と制御信号ＳＭＣとが入力され、両者のＮＡＮＤを演算して該演算結果をＳＯＵＴ端子を介してスキャン論理出力信号ＳＯＵＴとして出力するＮＡＮＤゲート７５とが設けられている。
【００６６】
なお、マスターラッチ回路５から出力された信号はインバータ７１の入力に接続され、また、マスターラッチ回路６から出力された信号はトランスファーゲート７３，７４の接続点に接続されている。
【００６７】
また、トランスファーゲート７３は、通常動作時に常に導通状態となり、かつ、スキャンテスト時にマスターラッチ回路６から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となる。
【００６８】
また、トランスファーゲート７４は、スキャンテスト時に常に導通状態となり、かつ、通常動作時にマスターラッチ回路５から出力された信号を取り込む場合に非導通となるとともに取り込んだ信号をラッチする場合に導通となる。
【００６９】
クロック回路８においては、クロック信号ＣＬＫを反転してクロック信号ＡＢとして出力するインバータ８１と、インバータ８１から出力された信号を反転してクロック信号Ａとして出力するインバータ８２と、クロック信号ＳＣ１を反転してクロック信号Ｓ１Ｂとして出力するインバータ８３と、インバータ８３から出力された信号を反転してクロック信号Ｓ１として出力するインバータ８４と、クロック信号ＳＣ２を反転してクロック信号Ｓ２Ｂとして出力するインバータ８５と、インバータ８５から出力された信号を反転してクロック信号Ｓ２として出力するインバータ８６とが設けられており、クロック信号ＡＢ，Ａ，Ｓ１Ｂ，Ｓ１，Ｓ２Ｂ，Ｓ２によって本スキャンフリップフロップ回路内に設けられたトランスファーゲートのオンオフが制御される。
【００７０】
なお、クロック信号ＣＬＫは通常動作用のクロック信号であり、スキャンテスト時には０に保持され、また、クロック信号ＳＣ１，ＳＣ２はスキャンテスト用のクロック信号であり、通常動作時には０に保持される。
【００７１】
以下に、上記のように構成されたスキャンフリップフロップ回路の動作についてタイミングチャートを用いて説明する。
【００７２】
図４は、図３に示したスキャンフリップフロップ回路の動作を説明するためのタイミングチャートである。
【００７３】
まず、通常動作時の動作について説明する。なお、通常動作時には、クロック信号ＳＣ１，ＳＣ２は０のまま保持され、クロック信号ＣＬＫのみが変化する。
【００７４】
通常動作時（制御信号ＳＭＣ＝０）においては、クロック信号ＣＬＫ＝０のとき、クロック信号ＡＢ＝１，Ａ＝０となり、マスターラッチ回路５においては、トランスファーゲート５１が導通するため、Ｄ端子を介して通常論理入力信号Ｄが取り込まれてインバータ５２にて反転出力される。
【００７５】
そして、クロック信号ＣＬＫが０から１に変化すると、クロック信号ＡＢ＝０，Ａ＝１となり、トランスファーゲート５１が非導通となり、トランスファーゲート５４，５５が導通するため、インバータ５２から出力された信号がラッチされるとともに、インバータ５２から出力された信号がスレーブラッチ回路７に取り込まれることになる。
【００７６】
すると、スレーブラッチ回路７においては、取り込まれた信号がインバータ７１にて反転され、反転された信号がＱ端子を介して通常論理出力信号Ｑとして出力される。このとき、クロック信号ＳＣ２が０のまま保持され、クロック信号Ｓ２Ｂ＝１，Ｓ２＝０であるため、トランスファーゲート７３は導通している。そして、再度、クロック信号ＣＬＫが１から０に変化すると、クロック信号ＡＢ＝１，Ａ＝０となり、トランスファーゲート７４が導通するため、論理出力信号Ｑがラッチ出力されることになる。
【００７７】
ここで、ＮＡＮＤゲート７５においては、入力される制御信号ＳＭＣ＝０であるため、インバータ７２から出力された信号が０または１のいずれの値であっても、出力値が電源電位である１に固定される。
【００７８】
次に、スキャンテスト時の動作について説明する。なお、スキャンテスト時には、クロック信号ＣＬＫは０のまま保持され、クロック信号ＳＣ１，ＳＣ２のみが変化する。
【００７９】
スキャンテスト時（制御信号ＳＭＣ＝１）においては、クロック信号ＳＣ１＝１，ＳＣ２＝０のとき、クロック信号Ｓ１Ｂ＝０，Ｓ１＝１となるため、マスターラッチ回路６においては、トランスファーゲート６１が導通し、ＳＩＮ端子を介して通常論理入力信号ＳＩＮが取り込まれてインバータ６２にて反転出力される。
【００８０】
このとき、クロック信号ＳＣ２＝０であり、クロック信号Ｓ２Ｂ＝１、Ｓ２＝０であるため、トランスファーゲート６５が非導通であり、インバータ６２から出力された信号は、スレーブラッチ回路７に取り込まれない。
【００８１】
そして、クロック信号ＳＣ２＝０の状態で、クロック信号ＳＣ１が１から０に変化すると、クロック信号Ｓ１Ｂ＝１、Ｓ１＝０となり、トランスファーゲート６１が非導通となり、トランスファーゲート６４が導通するため、インバータ６２から出力された信号がラッチされる。
【００８２】
次に、クロック信号ＳＣ１＝０のままで、クロック信号ＳＣ２が０から１に変化すると、クロック信号Ｓ２Ｂ＝０、Ｓ２＝１となり、トランスファーゲート６５が導通するため、インバータ６２から出力された信号がスレーブラッチ回路７に取り込まれることになる。
【００８３】
このとき、クロック信号ＣＬＫ＝０であることから、クロック信号ＡＢ＝１，Ａ＝０であるため、マスターラッチ回路５内に設けられたトランスファーゲート５５は非導通であり、また、スレーブラッチ回路７内に設けられたトランスファーゲート７４は導通している。
【００８４】
これにより、スレーブラッチ回路７においては、マスターラッチ回路６から取り込まれた信号が、トランスファーゲート７４を通過してインバータ７１にて反転出力されてＱ端子を介して論理出力信号Ｑとして出力される。
【００８５】
続いて、クロック信号ＳＣ２が１から０に変化すると、トランスファーゲート７３が導通し、このときトランスファーゲート７４が導通していることから、論理出力信号Ｑがラッチ出力されることになる。
【００８６】
ここで、ＮＡＮＤゲート７５においては、入力される制御信号ＳＭＣ＝１であるため、この制御信号ＳＭＣとインバータ７１から出力された信号がインバータ７２にて反転された信号とのＮＡＮＤの演算結果がＱ端子から出力された論理出力信号Ｑと互いに同一の信号となり、この信号がスキャン論理出力信号ＳＯＵＴとしてＳＯＵＴ端子を介して出力される。
【００８７】
上述したように、本形態においては、通常動作時に、制御信号ＳＭＣ＝０とすることにより、スレーブラッチ回路７内に設けられたＮＡＮＤゲート７５からの出力値、すなわち、スキャン論理出力（ＳＯＵＴ）端子からの出力値が電源電位である１に固定される。
【００８８】
従って、ＳＯＵＴ端子は、通常動作時に、リーク電流が流れることもなく一切動作しないため、ＳＯＵＴ端子における消費電力を低減することができる。
【００８９】
また、スキャンテスト時に、スキャン論理入力信号ＳＩＮが、クロック信号ＳＣ１の立ち上がり時にＳＩＮ端子を介してマスターラッチ回路６に取り込まれ、クロック信号ＳＣ１の立ち下がり時にマスターラッチ回路６からラッチ出力され、クロック信号ＳＣ２の立ち上がり時にスレーブラッチ回路３に取り込まれ、その後、クロック信号ＳＣ２の立ち下がり時にスレーブラッチ回路７からＳＯＵＴ端子を介してスキャン論理出力信号ＳＯＵＴとしてラッチ出力される。
【００９０】
従って、スキャンテスト時には、クロック信号ＳＣ１，ＳＣ２の立ち上がり及び立ち下がりタイミングに基づいて、ＳＩＮ端子からＳＯＵＴ端子へのスキャン論理入力信号の伝搬が可能となり、スキャンテスト動作を行うことができる。
【００９１】
なお、上述した第１及び第２の実施の形態においては、通常動作時に、スキャン論理出力（ＳＯＵＴ）端子からの出力値が電源電位に固定される構成について説明したが、本発明においては、通常動作時に、ＳＯＵＴ端子からの出力値がグランド電位に固定される構成であっても良い。
【００９２】
ＳＯＵＴ端子からの出力値をグランド電位に固定する場合、図１の例では、ＮＡＮＤゲート３４の代わりにＮＯＲゲートを設けた構成とし、また、図３の例では、ＮＡＮＤゲート７５の代わりにＮＯＲゲートを設けた構成とする。
【００９３】
このような構成とすれば、スキャンテスト時に、Ｑ端子から出力された論理出力信号Ｑと互いに同一の信号がＳＯＵＴ端子を介して出力され、通常動作時に、ＳＯＵＴ端子がグランド電位に固定されることになる。
【００９４】
【発明の効果】
以上説明したように本発明においては、スレーブラッチ回路において、通常動作時に、第２の出力端子からの出力値が電源電位或いはグランド電位に固定されるような構成としたため、通常動作時の第２の出力端子における消費電力を低減することができるとともに、リーク電流の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明のスキャンフリップフロップ回路の第１の実施の形態を示す図である。
【図２】図１に示したスキャンフリップフロップ回路の動作を説明するためのタイミングチャートである。
【図３】本発明のスキャンフリップフロップ回路の第２の実施の形態を示す図である。
【図４】図３に示したスキャンフリップフロップ回路の動作を説明するためのタイミングチャートである。
【図５】従来のスキャンフリップフロップ回路の一構成例を示す図である。
【図６】図５に示したスキャンフリップフロップ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１    セレクタ回路
２，５，６    マスターラッチ回路
３，７    スレーブラッチ回路
４，８    クロック回路
【図１】
0004579370.tif 000002
【図２】
0004579370.tif 000003
【図３】
0004579370.tif 000004
【図４】
0004579370.tif 000005
【図５】
0004579370.tif 000006
【図６】
0004579370.tif 000007