(57)【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、
（ａ）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、
（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、
（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、
（ｅ）上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、
（ｆ）上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、
（ｇ）前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、上記パット酸化膜を後退させる工程と、
（ｈ）前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を酸化する工程と、
（ｉ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、
（ｊ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と
、
（ｋ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（ｌ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体装置の製造方法において、
（ａ）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、
（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、
（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、
（ｅ）上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、
（ｆ）上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、
（ｇ）前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、上記パット酸化膜を後退させる工程と、
（ｈ）前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分をＨ2／Ｏ2のガス比が１.８以下の酸化雰囲気中で酸化する工程と、
（ｉ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、
（ｊ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と
、
（ｋ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（ｌ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体装置の製造方法において、
（ａ）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、
（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、
（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、
（ｅ）上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、
（ｆ）上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、
（ｇ）前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、上記パット酸化膜を後退させる工程と、
（ｈ）前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を、後退させたパット酸化膜の空間が埋まる範囲内で酸化する工程と、
（ｉ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、
（ｊ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と
、
（ｋ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（ｌ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体装置の製造方法において、
（ａ）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、
（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、
（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、
（ｅ）上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、
（ｆ）上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、
（ｇ）前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、上記パット酸化膜を後退させる工程と、
（ｈ）前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を、酸化雰囲気がＨ2／Ｏ2のガス比が１．８以下、酸化量は後退させたパット酸化膜の空間が埋まる範囲内の条件で酸化する工程と、
（ｉ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、
（ｊ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と
、
（ｋ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（ｌ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上で隣接したトランジスタ等の素子間を電気的に絶縁分離する構造としてＳＧＩ（Shallow Groove Isolation）構造がある。このＳＧＩ構造は、図１２に示すように、シリコン基板１（図１２（ａ））に浅溝を形成し、パット酸化膜２及び酸化防止膜３を形成し、その後、選択的に（図１２の（ｂ））、その溝に素子分離熱酸化膜５、絶縁膜６を埋め込んだものであり（図１２の（ｃ）、（ｄ））、これに、ゲート酸化膜７、ゲート電極膜８、絶縁膜９、配線１０、層間絶縁膜１１が形成され、半導体装置が製造される。
【０００３】
このＳＧＩ構造は、加工寸法精度が、従来まで用いられてきたＬＯＣＯＳ構造に比べ高いことから、０．２５μｍプロセス以降のデバイスに好適な構造となっている。
【０００４】
しかしながら、このＳＧＩ構造は図１２の（ｃ）の熱酸化の工程に示したように、熱酸化時に溝上端部のシリコン形状が鋭角化（図１２の（ｃ）工程の４｝してしまう場合がある。このような基板鋭角部４が基板表面に残留すると、例えば、A.Bryant等が「Technical Digest of IEDM‘９４、pp.671-674」に公表しているように、回路動作中に、この基板鋭角部分に電界集中が発生し、回路を構成するトランジスタ特性や容量の耐圧特性を劣化させる場合がある。
【０００５】
このような耐圧劣化現象は、溝上端部近傍の基板角度が９０度以上でも溝上端部近傍の基板側の曲率半径が３ｎｍ以下では同様に生じることが経験的に知られている。
【０００６】
これらの問題点の解決方法としては、特開平２−２６０６６０号に示されるように、図１２の（ｂ）工程のパット酸化膜２を０．１μｍ程度、溝上端部の側壁から後退させ（図１２の（ｂ’）参照）、水蒸気を含む１０００℃前後の温度で酸化することにより、溝上端部の曲率半径が３ｎｍを超える形状とする方法が記載されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来方法で作製した半導体装置の形状では、３ｎｍを超える曲率半径は確保されるものの、溝上端部近傍のシリコン基板上面で基板段差１４（図１２の（Ｃ’））が発生する場合があった。この基板段差１４は、パット酸化膜２を後退させたことによって、シリコン基板１が露出し、この露出させた領域では後退しない領域に比べ酸化が早く進行するため、この境界部分で発生するものである。
【０００８】
このような段差部分１４にゲート酸化膜７を形成すると、酸化膜厚が不均一となり、電気的なウィークスポットを形成してしまう。また、応力も集中しやすくなるため、段差部分１４上に形成したトランジスタの電気的信頼性の低下を招く場合がある。
【０００９】
本発明は、溝上端部近傍のシリコン基板上面で基板段差を形成せず、しかも溝上端部に所定以上の曲率半径を確保させることができる半導体装置の製造方法及び半導体装置を実現することである。
【００１０】
【課題を解決するための手段】
上記目的は、半導体基板表面の素子分離用溝上端部の角部を予め除去させ、さらに、酸化の際の発生応力を低減させることにより達成される。上記目的を達成するため、本願発明は、基本的に、次の４つの実施形態を含む。
【００１１】
（１）半導体装置の製造方法において、（ａ）半導体基板の回路形成面にパット酸化膜を形成する工程と、（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、（ｅ）上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、（ｆ）上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、（ｇ）前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、上記パット酸化膜を後退させる工程と、（ｈ）前記パット酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を酸化する工程と、（ｉ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、（ｊ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（ｋ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（ｌ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
実施形態（１）によれば、パット酸化膜の後退量を５ｎｍから４０ｎｍの範囲に設定しており、溝分離構造の基板側近傍に段差を発生することがない。又、実施形態の具体的工程として後述するように、パッド酸化膜の後退の工程の追加を行うことによっても、パット酸化膜の後退量を制御することが出来る。
【００１２】
（２）また、半導体装置の製造方法において、（ａ）半導体基板の回路形成面にパット酸化膜を形成する工程と、（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、（ｅ）上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、（ｆ）上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、（ｇ）前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、上記パット酸化膜を後退させる工程と、（ｈ）前記パッド酸化膜を素子分離用溝上端から後退させた状態で、
上記半導体基板に形成した素子分離用溝部分をＨ2／Ｏ2のガス比が１.８以下の酸化雰囲気中で酸化する工程と、（ｈ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、（ｉ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（ｊ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（ｋ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
実施形態（２）によれば、Ｈ2／Ｏ2ガス比を小さくすることで、半導体基板の素子分離用溝上端においては酸化がより低応力の状態で進行することになり、結果として基板の溝上端近傍の曲率化が図られている。又、本形態においても、実施形態の具体的工程として後述するように、パッド酸化膜の後退の工程の追加を行うことによっても、パット酸化膜の後退量を制御することが出来る。
【００１３】
（３）また、半導体装置の製造方法において、（ａ）半導体基板の回路形成面にパット酸化膜を形成する工程と、（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、（ｅ）上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、（ｆ）上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、（ｇ）前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、上記パット酸化膜を後退させる工程と、（ｈ）前記パッド酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を、後退させたパット酸化膜の空間が埋まる範囲内で酸化する工程と、（ｉ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、（ｊ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（ｋ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（ｌ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
実施形態（３）によれば、酸化量を後退させたパット酸化膜の空間が埋まる範囲内とすることにより、反り変形による応力圧縮が発生しなくなるため、半導体基板の溝上端部の酸化が滑らかに進行し、結果として基板の溝上端近傍の曲率化が図られる。又、本形態においても、実施形態の具体的工程として後述するように、パッド酸化膜の後退の工程の追加を行うことによっても、パット酸化膜の後退量を制御することが出来る。
【００１４】
（４）また、半導体装置の製造方法において、（ａ）半導体基板の回路形成面にパット酸化膜を形成する工程と、（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、（ｅ）上記パット酸化膜を上記素子分離用溝の上端部から後退させる工程と、（ｆ）露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、（ｇ）前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、上記パット酸化膜を後退させる工程と、（ｈ）前記パッド酸化膜を素子分離用溝上端から後退させた状態で、上記半導体基板に形成した素子分離用溝部分を、酸化雰囲気がＨ2／Ｏ2のガス比が１．８以下、酸化量は後退させたパット酸化膜の空間が埋まる範囲内の条件で酸化する工程と、（ｉ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、（ｊ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（ｋ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（ｌ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
実施形態（４）は、特に、上述した、Ｈ2／Ｏ2ガス比を小さくすること、及び酸化量を後退させたパット酸化膜の空間が埋まる範囲内とすることを合わせ適用するものである。
【００１５】
次に、本願発明に係わる２つの参考製法を例示しておく。即ち、（５）半導体装置の製造方法において、（ａ）半導体基板の回路形成面にパット酸化膜を５ｎｍ以上形成する工程と、（ｂ）上記パット酸化膜の上に酸化防止膜を形成する工程と、（ｃ）所望の位置の上記酸化防止膜及びパット酸化膜を除去させ、半導体基板表面を露出させる工程と、（ｄ）上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成する工程と、（ｅ）上記パット酸化膜を５ｎｍから４０ｎｍの範囲で、上記素子分離用溝の上端部から後退させる工程と、（ｆ）露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させる工程と、（ｇ）上記半導体基板の素子分離用溝上端部の角部を除去し、丸みを設ける工程と、（ｈ）上記半導体基板に形成した素子分離用溝部分を酸化する工程と、（ｉ）上記酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込む工程と、（ｊ）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（ｋ）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（ｌ）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、を備える。
【００１６】
（６）半導体装置において、半導体基板の回路形成面にパット酸化膜を５ｎｍ以上形成し、上記パット酸化膜の上に酸化防止膜を形成し、所望の位置の上記酸化防止膜及びパット酸化膜を除去して半導体基板表面を露出し、上記酸化防止膜をマスクとして、上記半導体基板に所定の深さの素子分離用溝を形成し、上記パット酸化膜を５ｎｍから４０ｎｍの範囲で、上記素子分離用溝の上端部から後退させ、上記露出した半導体基板を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去し、上記半導体基板に形成した素子分離用溝部分を酸化し、酸化させた素子分離用溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜及び上記パット酸化膜を除去して製造される。
【００１７】
上記露出した半導体基板の表面を等方性エッチング法にて、零より大きく２０ｎｍ以下の範囲で除去させることにより、段差の発生が防止され、素子分離用溝上端部の曲率半径を所定以上の値に確保することができる。シリコンエッチング量が零での曲率半径は約１５ｎｍ、エッチング量１０〜２０ｎｍでは約３０ｎｍとなっており、エッチング量２０ｎｍより大きい領域では素子分離用溝上端部に段差が残留し、曲率半径も２０ｎｍ以下となっていく傾向にある。素子分離用溝上端部に段差が発生すると、ゲート酸化膜の形成が不均一となり、電気的なウィークスポットとなるので、シリコン基板のエッチング量の上限を２０ｎｍとすれば、上記段差の発生を防止することができる。
【００１８】
さらに、上記各方法において、前記半導体基板表面のエッチング後に、前記（ｅ）工程と合わせて５ｎｍから４０ｎｍの範囲で、パット酸化膜を上記素子分離用溝の上端部から後退させることにより、素子分離用溝上端部における段差の発生を防止するとともに、素子分離用溝上端部の曲率半径を所定以上の値とすることができる。パット酸化膜の後退量を零から大きくするに従い基板上端の曲率半径が大きくなり、後退量５ｎｍでは曲率半径は約１５ｎｍとなり、後退量を２０ｎｍとすると曲率半径は約２５ｎｍまで増加する。しかし、後退量を４０ｎｍ以上増加させると、曲率半径は小さくなり、素子分離用溝上端部上面に段差が発生する場合がある。したがって、パット酸化膜を５ｎｍから４０ｎｍの範囲で、上記素子分離用溝の上端部から後退させれば、素子分離用溝上端部における段差の発生を防止するとともに、素子分離用溝上端部の曲率半径を所定以上の値とすることができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図を参照して説明する。
本発明の第１の実施形態である、溝分離構造を有する半導体装置の製造方法を図１及び図２を用いて説明する。
【００２０】
図１は第１の実施形態における製造方法の各工程での半導体装置の断面構造を示す図であり、図２はその製造工程の概略を示すフローチャートである。以下、図２のフローチャートに添って製造工程を図１を参照しながら説明する。
【００２１】
（１）シリコン基板１の表面を熱酸化して厚さ約１０ｎｍのパット酸化膜２を形成する（図２の工程（１０１）、（１０２）、図１の（ａ）、（ｂ））。
（２）パット酸化膜２の上に窒化珪素膜１２を厚さ約２００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成する時の酸化防止膜として使用する（図２の工程（１０３））。
（３）窒化珪素膜１２上にホトレジスト１３を形成する（図２の工程（１０４）、図１の（ｃ））。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２を除去し、窒化珪素膜１２をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する（図２の工程（１０５）〜（１０７）、図１の（ｄ））。
（５）ホトレジスト１３を除去した後、パット酸化膜２を５〜４０ｎｍの範囲でエッチング除去して後退させる（図２の工程（１０８）〜（１０９）、図１の（ｅ））。
（６）等方性エッチング法（ウエット若しくはドライエッチング法）を用いて露出したシリコン基板１を、基板１表面から零より大きく２０ｎｍ以下の範囲で除去する（図２の工程（１１０）、図１の（ｆ））。
（７）その後、例えば９００〜１１００℃のドライ酸化雰囲気中でシリコン基板１表面を約３０ｎｍ熱酸化し、溝部分に素子分離熱酸化膜５を形成する（図２の工程（１１１）、図１の（ｇ））。
（８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に密度が粗な膜であることから、埋め込み絶縁膜６の堆積後、緻密化を目的として，１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい（図２の工程（１１２）、図１の（ｈ））。
（９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２下のシリコン基板１がエッチングされることを防止する働きを持つ（図２の工程（１１３）、図１の（ｉ））。
【００２２】
（１０）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する（図２の工程（１１４）、図１の（ｊ））。その後、トランジスタ構造製造に必要な，例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【００２３】
次に、第１の実施形態の作用効果を図３及び図４を用いて説明する。この第１の実施形態で従来技術と異なる点は、上記製造工程（６）（図２の工程（１１０）、図１の（ｆ））の等方性エッチング法によりシリコン基板１を、零より大きく２０ｎｍ以下の範囲で除去している点、及び上記工程（５）（図２の工程（１０９）、図１の（ｅ））工程のパット酸化膜２の後退量を限定させている点にある。
【００２４】
図３は、第１の実施形態の説明で述べた製造工程（５）〜（７）において、酸化量３０ｎｍ、シリコン基板１のエッチング量を５ｎｍとし、パッド酸化膜２の後退量を変化させて溝上端近傍の基板１側の曲率半径の変化を解析した結果であり、横軸はパット酸化膜２の後退量、縦軸はシリコン基板１の溝上端部の曲率半径をそれぞれ示している。また、図３中には従来方法のシリコンエッチング量ゼロの場合の結果を合わせて示した。
【００２５】
図３から、第１の実施形態によるものでは、パット酸化膜２の後退量を零から大きくするに従い基板の溝上端の曲率半径が大きくなり、後退量５ｎｍでは曲率半径は約１５ｎｍとなり、後退量を２０ｎｍとすると曲率半径は約２５ｎｍまで増加する。しかし、後退量を４０ｎｍ以上増加させると、曲率半径は小さくなり、後退量６０ｎｍでは約１２ｎｍとなる。さらに、後退量４０ｎｍ以上では図３中に示したような、溝上端部上面に段差が発生していた。
【００２６】
これに対して、従来方法のシリコンエッチング量ゼロの場合は、本発明の第１の実施形態よりパット酸化膜２の後退量に係わらず、ほぼ１０ｎｍ曲率半径が小さくなっており、さらに後退量４０ｎｍ以上においては段差が発生しており、曲率半径は小さくなった。
【００２７】
ここで、図３の曲率半径のパット酸化膜２の後退量に対する依存性について説明する。
溝内の酸化時、酸化膜は窒化珪素膜１２とシリコン基板１との間に約２倍の体積膨張をしながら成長していく（図４の（ａ）参照）。パット酸化膜２の後退量が零の場合、この体積膨張により窒化珪素膜１２の端部は持ち上げられ，結果として凹状に反る。
【００２８】
この窒化硅素膜１２の反り変形の反力が生じる結果、窒化珪素膜１２下の酸化膜（パット酸化膜２の一部を含む）とシリコン基板１とには圧縮応力が発生する（図４の（ａ））。圧縮応力が酸化膜中に発生すると、酸化種の拡散、すなわち酸化反応の進行が抑制されるため、溝上端部では酸化速度が著しく低下する。
【００２９】
一方、溝側壁においては、酸化膜の成長方向（側面法線方向）には拘束が無いこと、および成長する酸化膜の体積膨張の阻害因子がないことから、側壁面では酸化が相対的に抑制されずに進行する。このため、シリコン基板１の溝上端部近傍では、図４の（ａ）中に破線で示したように酸化の進行に伴い基板形状が先鋭化していく。
【００３０】
しかし、パット酸化膜２を後退させると、シリコン基板１の溝上端部の一部が露出する（図４の（ｂ）参照）。この露出した部分においては、酸化初期には成長した酸化膜と上部窒化硅素膜１２とが接触しないため、また、図４の（ａ）を用いて説明したような窒化珪素膜１２の反り変形による圧縮応力の発生もほとんどないことから、酸化は抑制することなく進行する。
【００３１】
その結果として溝上端部が丸まり、曲率半径が大きくなる。また、パット酸化膜２を後退させると、後退させたパット酸化膜２の端部近傍ではシリコンが露出する領域とそうでない領域が形成される。露出した領域では酸素の拡散が速いため、酸化が速く進行するが、露出していない領域ではこれに比べ遅くなるため、パット酸化膜２の端部では段差が発生する。
【００３２】
また、シリコン溝の上端部では２面で酸素と接しているため、酸化が速く進行する。パット酸化膜２の後退量が４０ｎｍ未満では、パット酸化膜２の端部とシリコン溝の上端部とが接近しているため、上記影響が重なり合い、段差は発生しないが、パット酸化膜２の後退量が４０ｎｍ以上ではシリコン溝上端部から遠ざかるため、段差が発生し、そのため、曲率半径は小さくなっていく。
【００３３】
さらに、初期シリコン形状として、角部を等方性エッチング法により除去してあるので、従来方法よりも曲率半径は大きくなった。
【００３４】
次に、詳細なシリコン基板エッチング量依存性について説明する。
図５に酸化量３０ｎｍ、パット酸化膜２の後退量２０ｎｍにおけるシリコン基板１の溝上端部曲率半径のシリコンエッチング量依存性を示す。図５より、シリコンエッチング量が零での曲率半径は約１５ｎｍ、エッチング量１０〜２０ｎｍでは約３０ｎｍとなっており、エッチング量２０ｎｍより大きい領域では段差が発生し、曲率半径も２０ｎｍ以下となっていく傾向にあった。
【００３５】
上述したように、段差が発生すると、ゲート酸化膜の形成が不均一となり、電気的なウィークスポットとなるので、シリコン基板１のエッチング量はこれらの理由により２０ｎｍが上限となる。
【００３６】
なお、上記製造工程（７）で酸化をさらに継続すると、露出部分で成長した酸化膜が窒化硅素膜１２と接触してしまい、その後は先に述べたように圧縮応力が急激に発生するので、溝上端部の曲率半径は再び減少してしまうので注意を要する。
【００３７】
上述した本発明の第１の実施形態においては、パット酸化膜２の後退量を５〜４０ｎｍの範囲に設定しているため、溝分離構造の基板側上端近傍に段差を発生させることなく、さらに曲率半径を３ｎｍよりも十分大きくすることができるので、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【００３８】
なお、図２に示した製造工程において、工程１０７と工程１０９との間にホトレジスト除去工程１０８が設定されているが、この工程１０８は、工程１０７と工程１０９との間ではなく、工程１０５と工程１０６との間に設定することもできる。
さらに、パット酸化膜の後退量を制御するため、工程１０９を図６に示すように工程１１０と工程１１１に追加してもかまわない。
この場合は工程１０９を２回行うことになるが、工程１０９を２回行うことによる溝の上端部からのパッド酸化膜の後退量の合計が、５ｎｍから４０ｎｍの範囲となることが望ましい。
【００３９】
次に、本発明の第２の実施形態である、溝分離構造を有する半導体装置の製造方法を図１及び図７を使用して説明する。
図７に示した第２の実施形態による製造方法（フローチャート）は、第１の実施形態の製造工程の（７）を変更したものである。この第２の実施形態は、第１の実施形態と比較して形状等は大きくは変わらないので、この第２の実施形態における半導体装置の断面図は、図１を使用して説明する。
以下、図７のフローチャートに添って、この第２の実施形態における製造工程を説明する。
【００４０】
（１）シリコン基板１の表面を熱酸化して厚さ約１０ｎｍのパット酸化膜２を形成する（図７の工程（２０１）、（２０２）、図１の（ｂ））。
（２）パット酸化膜２の上に窒化珪素膜１２を厚さ２００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成する時の酸化防止膜として使用する（図７の工程（２０３）、図１の（ｃ））。
（３）窒化珪素膜１２上にホトレジスト１３を形成する（図７の工程（２０４））。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２を除去し、窒化珪素膜１２をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する（図７の工程（２０５）〜（２０７）、図１の（ｄ））。
（５）ホトレジスト１３を除去した後、パット酸化膜２を５〜４０ｎｍ程度エッチング除去して後退させる（図７の工程（２０８）〜（２０９）、図１の（ｅ））。
（６）等方性エッチング法（ウェット、もしくはドライエッチング法）を用いて露出したシリコン基板１を、基板１表面から零より大きく２０ｎｍ以下の範囲で除去する（図７の工程（２１０）、図１の（ｆ））。
（７）シリコン基板１に形成した溝部分をＨ2／Ｏ2ガス混合酸化雰囲気で（ガス流量比をｒとすると、０≦ｒ≦１．８好ましくは０≦ｒ≦０．５の範囲）、３０ｎｍ程度熱酸化し、素子分離熱酸化膜５を形成する（図７の工程（２１１）、図１の（ｇ））。
（８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に密度が粗な膜であることから、埋め込み絶縁膜６堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい（図７の工程（２１２）、図１の（ｈ））。
（９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２下のシリコン基板１がエッチングされることを防止する働きを持つ（図７の工程（２１３）、図１の（ｉ））。
【００４１】
（１０）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する（図７の工程（２１４）、図１の（ｊ））。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【００４２】
次に、図８を参照して本発明の第２の実施形態の作用効果を説明する。
酸化雰囲気のＨ2／Ｏ2ガス比ｒは、０≦ｒ≦２まで変化することができる。ガス比ｒが２に達すると爆発的に反応が進行するので、安全を考慮すると、実質的にはｒ＝１．８程度が上限となる。
【００４３】
一般に、ガス比ｒが上記範囲内においては、酸化温度を一定と仮定すると、この比が大きくなるに伴い、酸化速度が速くなり、小さいと酸化速度は遅くなる。そこで、この酸化速度の半導体基板１の溝上端部の形状に及ぼす影響を解析した。パット酸化膜２の後退量が５ｎｍにおける解析結果を図８に示す。図８において、横軸にはＨ2／Ｏ2ガス比、縦軸は半導体基板１の溝上端部の曲率半径を示す。
【００４４】
図８より、酸化雰囲気の水素（Ｈ2）流量比が大きくなるほど、形成される曲率半径が急激に減少することがわかる。ガス比ｒが０．５に達すると、曲率半径は約３ｎｍにまで減少する。ガス比ｒをこれ以上大きくすると、曲率半径はわずかずつではあるがさらに減少する。
【００４５】
この原因は、以下のように説明できる。
酸化は、既に述べたように、シリコンとシリコン酸化膜の界面近傍でひずみ（応力）を発生させる。一方、シリコン酸化膜は高温（９００℃以上）で顕著な粘性挙動を示すため、高温では時間と共に発生した応力が緩和されていく。
【００４６】
したがって、酸化膜厚を一定と仮定すると、発生歪み（応力）の値は一定であるが、酸化速度が速い（Ｈ2／Ｏ2ガス比が大きい）ほど発生した応力が緩和される時間が短くなるので、結果的に残留応力が高くなる。
【００４７】
酸化速度が遅い（Ｈ2／Ｏ2ガス比ｒが小さい）場合には、シリコン酸化膜の粘性効果が働き、酸化膜厚一定条件で比較すると、相対的に応力の緩和が進む。酸化誘起応力が高くなるほど、その近傍での酸化が抑制される。したがって、シリコン基板１の溝上端部近傍は、上面と側面とからの酸化膜の成長で応力が集中する場所であることから、残留応力が高くなると、この近傍の酸化が抑制され、結果的に先端が尖る形状になっていく。
【００４８】
以上のことから、Ｈ2／Ｏ2ガス比ｒを小さくすることで、半導体基板１の溝上端においては酸化がより低応力の状態で進行することになり、結果としてシリコン基板１の基板の溝上端近傍の曲率化が図られたものである。
【００４９】
また、Ｈ2／Ｏ2ガス比ｒを１．８のままで、ＡｒガスやＮ2ガスを炉内に注入し、約０．６倍の希釈を行なうと、酸化レートはガス比ｒが０．５とほぼ同じになる。このため、Ｈ2／Ｏ2ガス比１．８の条件でも曲率半径３ｎｍを達成することが可能となる。
【００５０】
上記理由により、本発明の第２の実施形態によれば、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができ、また、パット酸化膜の後退量を第１の実施形態で示した５〜４０ｎｍの範囲としている。このため、溝上端部上面で段差発生を防止することができ、 ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
さらに、パット酸化膜の後退量を制御するため、工程２０９を図９に示すように工程２１０と工程２１１に追加してもかまわない。
この場合は工程２０９を２回行うことになるが、工程２０９を２回行うことによる溝の上端部からのパッド酸化膜の後退量の合計が、５ｎｍから４０ｎｍの範囲となることが望ましい。
【００５１】
なお、図７に示した製造工程において、工程２０７と工程２０９との間にホトレジスト除去工程２０８が設定されているが、この工程２０８は、工程２０７と工程２０９との間ではなく、工程２０５と工程２０６との間に設定することもできる。
【００５２】
次に、本発明の第３の実施形態である、溝分離構造を有する半導体装置の製造方法を図１及び図１０を使用して説明する。
図１０に示した第３の実施形態による製造方法（フローチャート）は、第１の実施形態の製造工程の（７）を変更したものである。この第３の実施形態は、第１の実施形態と比較して形状等は大きくは変わらないので、この第３の実施形態における半導体装置の断面図は、図１を使用して説明する。
以下、図１０のフローチャートに添って、この第３の実施形態における製造工程を説明する。
【００５３】
（１）シリコン基板１の表面を熱酸化して厚さ約１０ｎｍのパット酸化膜２を形成する（図１０の工程（３０１）、（３０２）、図１の（ｂ））。
（２）パット酸化膜２の上に窒化珪素膜１２を厚さ約２００ｎｍ程度堆積する。この窒化珪素膜１２は、素子分離熱酸化膜５を形成する時の酸化防止膜として使用する（図１０の工程（３０３）、図１の（ｃ））。
（３）窒化珪素膜１２上にホトレジスト１３を形成する（図１０の工程（３０４））。
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、窒化珪素膜１２、パット酸化膜２を除去し、窒化珪素膜１２をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば、図中Ａ部の角度が９０〜１１０度）を有する浅溝を形成する（図１０の工程（３０５）〜（３０７）、図１の（ｄ））。
（５）ホトレジスト１３を除去した後、パット酸化膜２を５〜４０ｎｍ程度エッチング除去して後退させる（図１０の工程（３０８）、（３０９）、図１の（ｅ））。
（６）等方性エッチング法（ウェットもしくは、ドライエッチング法）を用いて露出したシリコン基板１を、０より大きく、２０μｍ以下の範囲で除去する（図１０の工程（３１０）、図１の（ｆ））。
（７）シリコン基板１に形成した溝部分をＨ2／Ｏ2ガス混合酸化雰囲気で（ガス流量比をｒとあると、０≦ｒ≦０．５の範囲）、熱酸化し、半導体基板１に形成した溝部分を、後退させたパット酸化膜２の空間が埋まる範囲内で酸化させる（図１０の工程（３１１）、図１の（ｇ））。
（８）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に密度が粗な膜であることから、埋め込み絶縁膜６堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい（図１０の工程（３１２）、図１の（ｈ））。
（９）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜として用いた窒化珪素膜１２はエッチングストッパーとなり、窒化珪素膜１２下のシリコン基板１がエッチングされることを防止する働きを持つ（図１０の工程（３１３）、図１の（ｉ））。
（１０）そして、窒化珪素膜１２及びパット酸化膜２を除去することで溝埋め込み構造は完了する（図１０の工程（３１４）、図１の（ｊ））。その後、トランジスタ構造製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成する。
【００５４】
次に、図を参照して本発明の第３の実施形態の作用効果を説明する。
この第３実施形態の作用効果は、上述した第１の実施形態でも説明したように（図４参照）、後退させたパット酸化膜２の空間が埋まった後では、窒化珪素膜１２に反り変形が発生し、この膜の曲げによる力によって窒化珪素膜１２下のパット酸化膜２及びシリコン基板１には圧縮応力が発生するため、この応力により酸化が抑制され、結果として、溝上端部近傍のシリコン基板１の形状が尖ったものとなる。
【００５５】
上述したように、酸化量を後退させたパット酸化膜２の空間が埋まる範囲内とすることにより、反り変形による圧縮応力が発生しなくなるため、シリコン基板１の基板の溝上端部の酸化が滑らかに進行し、結果としてシリコン基板１の上端近傍の曲率化が図られることになる。さらに、パット酸化膜２の後退量を第１の実施形態で示したように、５〜４０ｎｍの範囲としているため、溝上端部上面で段差の発生を防止できる。さらに、パット酸化膜の後退量を制御するため、工程３０９を図１１に示すように工程３１０と工程３１１に追加してもかまわない。この場合は工程３０９を２回行うことになるが、工程３０９を２回行うことによる溝の上端部からのパッド酸化膜の後退量の合計が、５ｎｍから４０ｎｍの範囲となることが望ましい。
【００５６】
上記理由により、本発明の第３の実施形態によれば、溝分離構造の基板側上端近傍の曲率半径を３ｎｍよりも十分大きくすることができ、また、段差発生を防止できるため、ゲート電極膜端部近傍の電界集中に起因したトランジスタのリーク電流増加あるいは耐圧特性の低下を防止でき、トランジスタの電気的信頼性を向上できるという効果がある。
【００５７】
なお、図１０に示した製造工程において、工程３０７と工程３０９との間にホトレジスト除去工程３０８が設定されているが、この工程３０８は、工程３０７と工程３０９との間ではなく、工程３０５と工程３０６との間に設定することもできる。
【００５８】
【発明の効果】
本発明は、以上説明したように構成されているため、次のような効果がある。溝上端部近傍のシリコン基板上面で基板段差を形成せず、しかも溝上端部に所定以上の曲率半径を確保させることができる半導体装置の製造方法及び半導体装置を実現することができる。
【００５９】
したがって、溝分離構造を有する半導体装置において、回路を構成するトランジスタや容量の耐圧特性を向上することができる。
【図面の簡単な説明】
【図１】本願に係る第１の実施形態の溝分離構造の製造工程の模式図である。
【図２】本願に係る第１の実施形態の製造工程を示すフローチャートである。
【図３】本願に係る第１の実施形態の作用効果を説明する図である。
【図４】本願に係る第１の実施形態の作用効果を説明する図である。
【図５】本願に係る第１の実施形態の作用効果を説明する図である。
【図６】本願に係る第１の実施形態の他の製造工程を示すフローチャートである。
【図７】本願に係る第２の実施形態の製造工程を示すフローチャートである。
【図８】本願に係る第２の実施形態の作用効果を説明する図である。
【図９】本願に係る第２の実施形態の他の製造工程を示すフローチャートである。
【図１０】本願に係る第３の実施形態の製造工程を示すフローチャートである。
【図１１】本願に係る第３の実施形態の他の製造工程を示すフローチャートである。
【図１２】従来の溝分離構造の製造工程の模式図である。
【符号の説明】
１…シリコン基板、２ …パット酸化膜、３…酸化防止膜、４…基板鋭角部、５…素子分離熱酸化膜、６…埋め込み絶縁膜、７…ゲート酸化膜、８…ゲート電極膜、９…絶縁膜、１０…配線、１１…層間絶縁膜、１２…窒化珪素膜、１３…ホトレジスト、１４…基板段差。
【図１】
0004592837.tif 000002
【図２】
0004592837.tif 000003
【図３】
0004592837.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004592837.tif 000008
【図８】
0004592837.tif 000009
【図９】
0004592837.tif 000010
【図１０】
0004592837.tif 000011
【図１１】
0004592837.tif 000012
【図１２】
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