(57)【特許請求の範囲】
【請求項１】
情報を記憶するためのメモリセルアレイと、前記メモリセルアレイの動作を制御する周辺回路領域とを有し、前記周辺回路領域は、相対的に高い電圧が印加される第１と第２の高電圧周辺回路と、相対的に低い電圧が印加される低電圧周辺回路とを含む半導体記憶装置であって、
前記第１の高電圧周辺回路は、
第１導電型の半導体基板と、
前記半導体基板に埋込まれて形成された第２導電型の第１の半導体ウェル領域と、
前記第１の半導体ウェル領域の上に接して形成され、互いに距離を隔てて形成された第２導電型の第２と第３の半導体ウェル領域と、
前記第１の半導体ウェル領域の上に接して形成され、かつ前記第２と第３の半導体ウェル領域の間にそれぞれに隣接して形成され、さらに互いに距離を隔てて形成された第１導電型の第４と第５の半導体ウェル領域と、
前記第４と第５の半導体ウェル領域の間に隣接して形成され、かつ前記第１の半導体ウェル領域の上に接して形成された第２導電型の第６の半導体ウェル領域と、
前記第４と第５と第６の半導体ウェル領域の上にゲート絶縁膜を介在させて形成された第１のゲート電極と、
前記第１のゲート電極の両側にあって、前記第４と第５の半導体ウェル領域内にそれぞれ形成され、かつ前記第４と第５の半導体ウェル領域よりも高い不純物濃度を有する１対の第１導電型の高濃度不純物領域とを備え、
前記第２の高電圧周辺回路は、
前記第１導電型の半導体基板と、
前記半導体基板内に互いに距離を隔てて形成された第２導電型の第７と第８の半導体ウェル領域と、
前記第７と第８の半導体ウェル領域と前記半導体基板の領域との上にゲート絶縁膜を介在させて形成された第２のゲート電極と、
前記第２のゲート電極の両側にあって、前記第７と第８の半導体ウェル領域内にそれぞれ形成され、かつ前記第７と第８の半導体ウェル領域よりも高い不純物濃度を有する１対の第２導電型の高濃度不純物領域とを備えた、半導体記憶装置。
【請求項２】
情報を記憶するためのメモリセルアレイと、前記メモリセルアレイの動作を制御する周辺回路領域とを有し、前記周辺回路領域は、相対的に高い電圧が印加される第１と第２の高電圧周辺回路と、相対的に低い電圧が印加される低電圧周辺回路とを含む半導体記憶装置の製造方法であって、
前記第１の高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、第１の注入深さで第２導電型の不純物イオンを注入することにより、前記半導体基板内部に第１の半導体ウェル領域を形成する工程と、
前記第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより、前記第１の半導体ウェル領域の上に接するように第２と第３の半導体ウェル領域を互いに距離を隔てて形成する工程と、
前記第２の注入深さで第１導電型の不純物イオンを注入することにより、前記第２と第３の半導体ウェル領域の間にそれぞれに隣接して第４と第５の半導体ウェル領域を互いに距離を隔てて形成する工程と、
前記第２の注入深さで第２導電型の不純物イオンを注入することにより、第６の半導体ウェル領域を前記第４と第５の半導体ウェル領域の間に隣接して形成する工程と、
前記第４と第５と第６の半導体ウェル領域上にゲート絶縁膜を介在させて第１のゲート電極を形成する工程と、
前記第２の注入深さよりも浅い第３の注入深さで第１導電型の不純物イオンを注入することにより、前記第４と第５の半導体ウェルよりも高い不純物濃度を有する１対の第１導電型の高濃度不純物領域を前記第１のゲート電極の両側に形成する工程と、
前記第２と第３の半導体ウェル領域を形成するとともに、前記第２の高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、第２の注入深さで第２導電型の不純物イオンを注入することにより前記半導体基板内に第７と第８の半導体ウェル領域を互いに距離を隔てて形成する工程と、
前記第１のゲート電極を形成するとともに前記第７と第８の半導体ウェル領域と前記半導体基板の領域との上にゲート絶縁膜を介在させて第２のゲート電極を形成する工程と、
前記第２のゲート電極の両側で前記第１と第２の半導体ウェル領域のそれぞれに前記第２の注入深さよりも浅い第３の注入深さで第２導電型の不純物イオンを注入することにより、前記第７と第８の半導体ウェル領域よりも高い不純物濃度を有する１対の第２導電型の高濃度不純物領域とを形成する工程とを備えた、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置とその製造方法に関し、特に特別な工程を付加することなく、高電圧が印加される高電圧周辺回路のトランジスタの高耐圧化を実現し得る半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、不揮発性半導体記憶装置においては、現在のＬＳＩの標準電源電圧である５Ｖ型以外に１０Ｖ程度以上（約１０Ｖ〜約２０Ｖ）の高電圧を使用する回路が設けられている。これは、絶縁膜で囲まれたフローティングゲート電極に電荷の注入あるいは引出しを行なうために、チャネルホットエレクトロン注入（ＣＨＥ注入）あるいはＦＮ（Fowler-Nordheim）トンネル注入など強電界を必要とする物理現象を用いているためである。
【０００３】
ここで、半導体不揮発性記憶装置の一種であるＤＩＮＯＲ型フラッシュメモリの構成を図５９に基づいて説明する。図５９において１０１11〜１０１42はそれぞれ、ソース領域と、ドレイン領域と、フローティングゲート電極と、コントロールゲート電極とを有するメモリセルである。ソース領域はｎ型の拡散層から形成される。ドレイン領域はソース領域と離隔して形成されるｎ型の拡散層から形成される。フローティングゲート電極はソース領域とドレイン領域との間に位置するチャネル領域上にトンネル酸化膜からなるゲート酸化膜を介して形成される。コントロールゲート電極はフローティングゲート電極に層間絶縁膜を介して対向配置される。
【０００４】
図５９には説明の都合上、４行２列で、２行２列単位で一括して消去動作が行なわれるブロック１０２ａ、１０２ｂしか示していない。しかしＤＩＮＯＲ型フラッシュメモリは複数行複数列のマトリックス状に配置された複数のメモリセル１０１でメモリセルアレイを構成する。またメモリセルアレイは一括消去単位であるブロック１０２を複数有している。各ブロック１０２は複数行、複数列のメモリセル１０１を有している。各ブロック１０２を構成する複数のメモリセル１０１は、後述するが、半導体基板に形成されたｐ型のウェル領域に互いに離隔して形成された複数のｎ型のウェル領域の１つのｐ型のウェル領域に形成されているものである。メモリセル１０１はこのｎ型のウェル領域に基板電位が与えられることにより、各ブロック１０２ごとに独立して基板電位が与えられる構成となっている。
【０００５】
なお、符号における添字の数字は行および／または列を示し、アルファベットはブロック単位の別を示しているものである。総称的に示すときに添字を省略して示す。以下、同様である。
【０００６】
ワード線１０３1〜１０３4はそれぞれ対応した行に配置され、対応した行に配置された複数のメモリセル１０１のコントロールゲート電極に接続される。ワード線１０３1〜１０３4はポリシリコン層と第１の金属層とによって構成されている。ポリシリコン層は第２層のポリシリコン層（フローティングゲート電極が第１層のポリシリコン層によって形成されている）にて形成されるコントロールゲート電極と一体形成される。第１層の金属層はこのポリシリコン層の上方に平行に配置される。主ビット線１０４1〜１０４2はそれぞれ対応した列に配置されるものである。主ビット線１０４1〜１０４2はワード線１０３の上方に配置された第２層の金属層によって形成される。副ビット線１０５1a〜１０５2bはそれぞれ対応した列にかつ対応したブロック１０２ごとに配置される。また副ビット線１０５1a〜１０５2bは対応した列における対応したブロック１０２の複数のメモリセル１０１のドレイン領域に接続される。また副ビット線１０５1a〜１０５2bはワード線１０３のポリシリコン層の上方に配置された第３層のポリシリコン層によって形成されている。
【０００７】
セレクトゲート１０６1a〜１０６2bはそれぞれ対応した副ビット線１０４ごとに設けられる。セレクトゲート１０６1a〜１０６2bは対応した副ビット線１０４と対応した列に配置された主ビット線１０３との間に接続されるｎチャンネルＭＯＳトランジスタから構成される。セレクトゲート１０６1a〜１０６2bのゲート電極は第２層のポリシリコン層によって形成されている。ソース線１０７ａ〜１０７ｂはそれぞれ対応したブロック１０２ごとに設けられる。またソース線１０７ａ〜１０７ｂは対応したブロック１０２の複数のメモリセル１０１のソース領域に接続される。ウェル電位線１０８ａ〜１０８ｂはそれぞれ対応したブロック１０２ごとに設けられる。ウェル電位線１０８ａ〜１０８ｂはそれぞれ対応したブロック１０２ごとに設けられる。ウェル電位線１０８ａ〜１０８ｂは対応したブロック１０２の複数のメモリセル１０１の基板電位を与えるために、これら複数のメモリセル１０１が形成されるｐ型ウェル領域に接続される。
【０００８】
ブロックセレクト信号線１０９ａ〜１０９ｂはそれぞれ対応したブロック１０２ごとに設けられる。ブロックセレクト信号線１０９ａ〜１０９ｂは対応したブロック１０２に対して設けられた複数のセレクトゲート１０６のゲート電極（制御電極）に接続される。入出力線１１０はメモリセル１０１に書込むための情報を伝達し、メモリセル１０１に蓄積された情報を読出すためのものである。トランスファゲート１１１1〜１１１2はそれぞれ対応した主ビット線１０４ごとに設けられる。トランスファゲート１１１1〜１１１2は対応した主ビット線１０３と入出力線１１０との間に接続されるｎチャネルＭＯＳトランジスタから構成される。トランスファゲート１１１1〜１１１2のゲート電極は第２層のポリシリコン層によって形成されている。コラムセレクト信号線１１２1〜１１２2はそれぞれ対応したトランスファゲート１１１ごとに設けられる。また、コラムセレクト信号線１１２1〜１１２2は対応したトランスファゲートのゲート電極（制御電極）に接続される。
【０００９】
ロウデコーダ１１３はロウアドレス信号と書込／消去制御信号と電源電位（たとえば３．３Ｖ）より高い第１の高電位（たとえば１０Ｖ）と負電位（たとえば−８Ｖ）とを受け、ロウアドレス信号に基づき、複数のワード線１０３のうち所望の数（消去時にはブロック単位のワード線の数、書込および読出時は１つ）を選択し、選択したワード線１０３に書込／制御信号に基づいて選択電位を与え、その他のワード線１０３を接地電位の状態に維持する。選択電位は、たとえば、書込（この例ではフローティングゲート電極に蓄積された電子を引抜く動作を書込と称す）時に負電位、消去（この例ではフローティングゲート電極に電子を注入する動作を消去と称す）時に第１の高電位、読出時に電源電位となる。
【００１０】
ソース／ウェルデコーダ１１４はロウアドレス信号の一部およびコラムアドレス信号の一部と書込／消去制御信号と負電位（たとえば−８Ｖ）とを受け、書込／消去制御信号とロウアドレス信号の一部およびコラムアドレス信号の一部に基づいてソース線１０７およびウェル電位線１０８を所望の電位にし、その他のソース線１０７およびウェル電位線１０８を接地電位とする。所望の電位にするとは、たとえば、書込時にすべてのソース線１０７をフローティング（電気的に浮いた状態）にするとともにすべてのウェル電位線１０８を接地電位とすることである。また、読出時にすべてのソース線１０７およびすべてのウェル電位線１０８を接地電位とすることである。また、消去時にロウアドレス信号の一部およびコラムアドレス信号の一部にて選択したブロック１０２に対応するソース線１０７およびウェル電位線１０８に負電位を与えることである。セレクトゲートデコーダ１１５はロウアドレス信号の一部およびコラムアドレス信号の一部と書込／消去制御信号と電源電位（たとえば３．３Ｖ）より高く第１の高電位より低い第２の高電位（たとえば６Ｖ）とを受け、ロウアドレス信号の一部およびコラムアドレス信号の一部に基づき、複数のブロックセレクト信号線１０９のうち１つを選択し、選択したブロックセレクト信号線１０９に書込／消去制御信号に基づいて選択電位を与え、その他のブロックセレクト信号線１０９を接地電位の状態に維持する。選択電位は、たとえば、書込時に第２の高電位、消去時に接地電位、読出時に電源電位となる。
【００１１】
コラムデコーダ１１６はコラムアドレス信号と書込／消去制御信号と電源電位（たとえば３．３Ｖ）より高く第１の高電位より低い第２の高電位（たとえば６Ｖ）とを受けコラムアドレス信号に基づき、複数のコラムセレクト信号線１１２のうちの１つを選択し、選択したコラムセレクト信号線１１２に書込／消去制御信号に基づいて選択電位を与え、その他のコラムセレクト信号線１１２を接地電位の状態に維持する。選択電位は、たとえば、書込時に第２の高電位、消去時に接地電位、読出時に電源電位となる。アドレスバッファ回路１１７はアドレス入力パッド１１８に入力されたアドレス信号（ロウアドレス信号およびコラムアドレス信号が時系列に入力される）を受け、ロウデコーダ１１３とソース／ウェルデコーダ１１４とセレクトゲートデコーダ１１５とコラムデコーダ１１６とにアドレス信号を与える。
【００１２】
書込回路１１９は書込／消去制御信号とデータ情報と電源電位（たとえば３．３Ｖ）より高く第１の高電位より低い第２の高電位（たとえば６Ｖ）とを受け、書込／消去制御信号が書込時を示すとともに入出力パッド１２１およびデータ入出力バッファ１２０を介して入力されたデータ情報がプログラムすることを示すと、第２の高電位を入出力線１１０に与え、それ以外のときはその出力がハイインピーダンス状態である。センスアンプ１２２は書込／消去制御信号を受け、書込／消去制御信号が読出時を示すと活性状態とされ、入出力線１１０に低電位（たとえば１．２Ｖ）を与え、電流が流れるか否かを検出し、増幅して選択されたメモリセル１０１からの読出情報をデータ入出力バッファ１２０を介して入出力パッド１２１に出力する。
【００１３】
第２の高電圧発生回路１２３は書込／消去制御信号を受け、この書込／消去制御信号に基づいてロウデコーダ１１３に第１の高電位（たとえば１０Ｖ）を与える。第２の高電圧発生回路１２４は書込／消去制御信号を受け、この書込／消去制御信号に基づいてセレクトゲートデコーダ１１５とコラムデコーダ１１６と書込回路１１９に第２の高電位（たとえば６Ｖ）を与える。負電位発生回路１２５は書込／消去制御信号を受け、この書込／消去制御信号に基づいてロウデコーダ１１３とソース／ウェルデコーダ１１４に負電位（たとえば−８Ｖ）を与える。チップ１２６はロウデコーダ１１３とソース／ウェルデコーダ１１４とセレクトゲートデコーダ１１５とコラムデコーダ１１６と書込回路１１９とセンスアンプ１２２と第１および第２の高電圧発生回路１２３および１２４と負電圧発生回路１２５に書込／消去制御信号を与える書込／消去制御回路である。チップ１２７は不揮発性半導体記憶装置におけるチップを示している。
【００１４】
なおロウデコーダ１１３とソース／ウェルデコーダ１１４とセレクトゲートデコーダ１１５とコラムデコーダ１１６とアドレスバッファ回路１１７と書込回路１１９と入出力バッファ回路１２０とセンスアンプ１２２と第１および第２の高電圧発生回路１２３および１２４と負電圧発生回路１２５と書込／消去制御回路１２６はメモリセルアレイのメモリセル１０１に情報を書込む、メモリセル１０１に蓄積された情報を読出す、メモリセル１に蓄積された情報を消去するための周辺回路を構成しており、それぞれ複数のｎチャネルＭＯＳトランジスタおよび複数のｐチャネルＭＯＳトランジスタを有しているものであり、それらのゲート電極は第２層のポリシリコン層によって形成されている。
【００１５】
次にこのフラッシュメモリの消去動作、書込動作および読出動作について図５９を用いて説明する。なお消去動作とは、この例では、フローティングゲート電極に電子を注入する動作である。また書込動作とは、この例では、フローティングゲート電極に蓄積された電子を引抜く動作である。
【００１６】
（消去動作）
この実施の形態においてブロック単位で一括消去されるものであり、ブロック１０２ａのメモリセル１０１11、１０１12、１０１21、１０１22を一括消去し、その他のブロック１０２ｂのメモリセル１０１31、１０１32、１０１41、１０１42は消去しないものとする。
【００１７】
外部から一括消去を指示するための信号が書込／消去制御回路１２６に入力される。すると書込／消去制御回路１２６は消去を意味する書込／消去信号をロウデコーダ１１３とソース／ウェルデコーダ１１４とセレクトゲートデコーダ１１５とコラムデコーダ１１６と書込回路１１９とセンスアンプ１２２と第１および第２の高電圧発生回路１２３および１２４と負電圧発生回路１２５に与え、これらを一括消去が行なえる状態とする。
【００１８】
一方、アドレスバッファ回路１１７にはアドレス入力パッド１１８を介してアドレス信号が入力される。この場合、アドレス信号とはブロック１０２ａを選択することを意味する時系列に入力されるロウアドレス信号およびコラムアドレス信号である。
【００１９】
書込／消去制御回路１２６からの消去の意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたロウデコーダ１１３は、選択するブロック１０２ａのメモリセル１０１11、１０１12、１０１21、１０１22に接続されるワード線１０３1、１０３2に第１の高電圧発生回路１２３からの第１の高電位（たとえば１０Ｖ）を与え、選択しないブロック１０２ｂのメモリセル１０１31、１０１32、１０１41、１０１42に接続されるワード線１０３3、１０３4の電位を接地電位に維持する。
【００２０】
また、書込／消去制御回路１２６からの消去を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたソース／ウェルデコーダ１１４は、選択するブロック１０２ａのメモリセル１０１11、１０１12、１０１21、１０１22に接続されるソース線１０７ａに負電圧発生回路１２５からの負電位（たとえば−８Ｖ）を与え、選択しないブロック１０２ｂのメモリセル１０１31、１０１32、１０１41、１０１42に接続されるソース線１０７ｂの電位を接地電位に維持するとともに、選択するブロック１０２ａのメモリセル１０１11、１０１12、１０１21、１０１22の基板に接続されるウェル電位線１０８ａに負電圧発生回路１２５からの負電圧（たとえば−８Ｖ）を与え、選択しないブロック１０２ｂのメモリセル１０１31、１０１32、１０１41、１０１42の基板に接続されるウェル電位線１０８ｂの電位を接地電位にする。ここで、選択するブロック１０２ａのメモリセル１０１11、１０１12、１０１21、１０１22の基板とは、図６１に示した第２のウェル領域３０４ａである。また、選択しないブロック１０２ｂのメモリセル１０１31、１０１32、１０１41、１０１42の基板とは、図６１に示した第２のウェル領域３０４ｂである。
【００２１】
さらに、書込／消去制御回路１２６からの消去を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたセレクトゲートデコーダ１１５は、すべてのブロックセレクト信号線１０９ａ、１０９ｂの電位を接地電位に維持するため、セレクトゲート１０６1a〜１０６2bは非導通状態を維持する。主ビット線１０４1、１０４2と複数ビット線１０５1a〜１０５2bとを電気的に非接続状態とする。また、副ビット線１０５1a〜１０５2bは電気的に浮いた状態（フローティング）となっている。
【００２２】
またさらに、書込／消去制御回路１２６からの消去を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたコラムデコーダは、すべてのコラムセレクト信号線１１２1、１１２2の電位を接地電位に維持するため、トランスファゲート１１１1〜１１１2は非導通状態を維持する。また、入出力線１１０と主ビット線１０４1、１０４2とを電気的に非接続状態とする。また、主ビット線１０４1、１０４2は電気的に浮いた状態（フローティング）になっている。
【００２３】
また、書込／消去制御回路１２６からの消去を意味する書込／消去信号を受けた書込回路１１９はその出力がハイインピーダンス状態になる。また、センスアンプ１２２は非活性状態とされているものである。
【００２４】
したがって、選択するブロック１０２ａのメモリセル１０１11、１０１12、１０１21、１０１22においては、コントロールゲート電極が第１の高電位（たとえば１０Ｖ）に、ソース領域が負電位（たとえば−８Ｖ）に、ドレイン領域がフローティングに、基板（図６１のウェル領域３０４ａ）が負電位（たとえば−８Ｖ）にされるため、ソース領域とコントロールゲート電極との間、ソース領域とドレイン領域との間に位置する基板表面領域、つまりチャネル領域とコントロールゲート電極との間に高電界がかかるため、チャネル領域およびソース領域からフローティングゲート電極へ、フローティングゲート電極直下に位置し、チャネル領域およびソース領域上に位置するゲート酸化膜を介してトンネル現象によって電子が注入される。
【００２５】
その結果、フローティングゲートには電子が蓄積され、メモリセルのしきい値が高くなることによって、メモリセルが消去されたことになる。
【００２６】
一方、選択しないブロック１０２ｂのメモリセル１０１31、１０１32、１０１41、１０１42においては、コントロールゲート電極が接地電位に、ソース領域が接地電位に、ドレイン領域がフローティングにされているため、コントロールゲート電極とソース領域、ドレイン領域、チャネル領域との間には高電界が生じず、フローティングゲート電極に電子が注入されることもない。また、フローティングゲート電極に蓄積された電子の引抜きもないものである。
【００２７】
このようにして、ブロック単位ごとに一括消去が行なわれるものである。
（書込動作）
ブロック１０２ａのメモリセル１０１11に対して情報を書込み（プログラム）、その他のメモリセル１０１12、１０１21、１０１22およびその他のブロック１０２ｂのメモリセル１０１31、１０１32、１０１41、１０１42に対しては情報を書込まないものとする。
【００２８】
外部から書込を指示するための信号が書込／消去制御回路１２６に入力されると、書込／消去制御回路１２６は書込を意味する書込／消去信号をロウデコーダ１１３とソース／ウェルデコーダ１１４とセレクトゲートデコーダ１１５とコラムデコーダ１１６と書込回路１１９とセンスアンプ１２２と第１および第２の高電圧発生回路１２３および１２４と負電圧発生回路１２５に与え、これら回路を書込が行なえる状態となす。
【００２９】
一方、アドレスバッファ回路１１７にはアドレス入力パッド１１８を介してアドレス信号が入力される。この場合、アドレス信号とはメモリセル１０１11を選択することを意味する時系列に入力されるロウアドレス信号およびコラムアドレス信号である。
【００３０】
書込／消去制御回路１２６からの書込を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたロウデコーダ１１３は、ロウアドレス信号に基づいて選択するメモリセル１０１11に接続されるワード線１０３1に負電圧発生回路１２５からの負電圧（たとえば−８Ｖ）を与え、残りのワード線１０３2、１０３3、１０３4すべての電位を接地電位に維持する。
【００３１】
また、書込／消去制御回路１２６からの書込を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたソース／ウェルデコーダ１１４はすべてのソース線１０７ａ、１０７ｂをフローティングにするとともに、すべてのメモリセル基板に接続されるウェル電位線１０８ａ、１０８ｂの電位を接地電位に維持する。ここで、すべてのメモリセル基板とは図６１に示した第２のウェル領域３０４ａ、３０４ｂである。
【００３２】
さらに、書込／消去制御回路１２６からの書込を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたセレクトゲートデコーダ１１５は、ロウアドレス信号の一部およびコラムアドレス信号の一部に基づいて選択するメモリセル１０１11が存在するブロックに対応したブロックセレクト信号線１０９ａに第２の高電圧発生回路１２４からの第２の高電位（たとえば６Ｖ）を与え、残りのブロックセレクト信号線１０９ｂの電位を接地電位に維持する。その結果、ブロックセレクト信号線１０９ａに接続されたセレクトゲート１０６1a、１０６2aは導通状態となり、主ビット線１０４1、１０４2と副ビット線１０５1a、１０５2aとは電気的に接続状態となり、副ビット線１０５1a、１０５2aには主ビット線１０４1、１０４2の電位が伝達される。また、ブロックセレクト信号線１０９ｂに接続されたセレクトゲート１０６1b、１０６2bは非導通状態を維持し、主ビット線１０４1、１０４2と副ビット線１０５1b、１０５2bとを電気的に非接続状態とし、副ビット線１０５1b、１０５2bは電気的に浮いた状態（フローティング）になっている。
【００３３】
またさらに、書込／消去制御回路１２６からの書込を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたコラムデコーダは、コラムアドレス信号に基づいて選択するメモリセル１０１11が配置される列に配置される主ビット線１０４1に接続されたトランスファゲート１１１1に接続されたコラムセレクト信号線１１２1に第２の高電圧発生回路１２４からの第２の高電位（たとえば６Ｖ）を与え、残りのコラムセレクト信号線１１２2の電位を接地電位に維持する。その結果、コラムセレクト信号線１１２1に接続されたトランスファゲート１１１1は導通状態となり、入出力線１１０と主ビット線１０４1、１０４2とは電気的に接続状態になり、主ビット線１０４1には入出力線１１０の電位が伝達される。また、コラムセレクト信号線１１２2に接続されたトランスファゲート１１１2は非導通状態を維持し、入出力線１１０と主ビット線１０４2と電気的に接続状態とし、主ビット線１０４2は電気的に浮いた状態（フローティング）になっている。
【００３４】
また、書込／消去制御回路１２６からの書込を意味する書込／消去信号を受けた書込回路１１９は、入出力パッド１２１からデータ入出力バッファ１２０を介して入力された情報に基つぎ、入出力線１１０に第２の高電圧発生回路１２４からの第２の高電位（たとえば６Ｖ）を与える。
【００３５】
書込／消去制御回路１２６からの書込を意味する書込／消去信号を受けたセンスアンプ１２２は非活性状態とされているものである。
【００３６】
したがって、選択するメモリセル１０１11においては、コントロールゲート電極が負電位（たとえば−８Ｖ）に、ソース領域がフローティングに、ドレイン領域が第２の高電位（たとえば６Ｖ）に、基板（第２のウェル領域３０４ａ）が接地電位にされるため、ドレイン領域とコントロールゲート電極との間に高電界がかかるため、フローティングゲート電極に蓄積された電子は、フローティングゲート電極直下に位置し、ドレイン電極上に位置するゲート酸化膜を介してトンネル現象によってドレイン電極が引抜かれるものである。
【００３７】
また、ワード線１０３1に接続された非選択のメモリセル１０１12においては、コントロールゲート電極が負電位（たとえば−８Ｖ）に、ソース領域がフローティングに、ドレイン領域がフローティングに、基板（図６１の第２のウェル領域３０４ａ）が接地電位にされているため、コントロールゲート電極とソース領域、ドレイン領域、チャネル領域との間には高電界が生じず、フローティングゲート電極に蓄積された電子が引抜かれることもなく、またフローティングゲート電極に電子が注入されることもないものである。
【００３８】
さらに、ワード線１０３2に接続された非選択のメモリセル１０１21、１０１22においてはコントロールゲート電極が接地電位に、ソース領域がフローティングに、ドレイン領域がフローティングに、基板（図６１の第２のウェル領域３０４ａ）が接地電位にされているため、コントロールゲート電極とソース領域、ドレイン領域、チャネル領域との間には高電界が生じず、フローティングゲート電極に蓄積された電子が引抜かれることもなく、また、フローティングゲート電極に電子が注入されることもないのである。
【００３９】
またさらに、ワード線１０３3、１０３4に接続された非選択のメモリセル１０１31、１０１32、１０１41、１０１42においては、コントロールゲート電極が接地電位に、ソース領域がフローティングに、ドレイン領域がフローティングに、基板（図６１の第２のウェル領域３０４ａ）が接地電位にされているため、コントロールゲート電極とソース領域、ドレイン領域、チャネル領域との間には高電界が生じず、フローティングゲート電極に蓄積された電子が引抜かれることもなく、また、フローティングゲート電極に電子が注入されることもないものである。
【００４０】
このようにして、外部から入力されたロウアドレス信号およびコラムアドレス信号に基づいて選択される１つのメモリセル１０１11に対してだけ、そのフローティングゲート電極に蓄積された電子をドレイン電極側に引抜くことができ、書込を行なえるものである。
【００４１】
（読出動作）
ブロック１０２ａのメモリセル１０１11に対して記憶された情報を読出、その他のメモリセル１０１12、１０１21、１０１22およびその他のブロック１０２ｂのメモリセル１０１31、１０１32、１０１41、１０１42に対しては記憶された情報を読出さないものとする。
【００４２】
外部から読出を指示するための信号が書込／消去制御回路１２６に入力されると、書込／消去制御回路１２６は読出を意味する書込／消去信号をロウデコーダ１１３とソース／ウェルデコーダ１１４とセレクトゲートデコーダ１１５とコラムデコーダ１１６と書込回路１１９とセンスアンプ１２２と第１および第２の高電圧発生回路１２３および１２４と負電圧発生回路１２５に与え、これら回路の読出が行なえる状態となす。
【００４３】
一方、アドレスバッファ回路１１７にはアドレス入力パッド１１８を介してアドレス信号が入力される。この場合アドレス信号とはメモリセル１０１11を選択することを意味する時系列に入力されるロウアドレス信号およびコラムアドレス信号である。
【００４４】
書込／消去制御回路１２６からの読出を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたロウデコーダ１１３は、ロウアドレス信号に基づいて選択するメモリセル１０１11に接続されるワード線１０３1に電源電位（たとえば３．３Ｖ）を与え、残りのワード線１０３2、１０３3、１０３4すべての電位を接地電位に維持する。
【００４５】
また、書込／消去制御回路１２６からの読出を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたソース／ウェルデコーダ１１４は、すべてのソース線１０７ａ、１０７ｂとすべてのメモリセル基板に接続されるウェル電位線１０８ａ、１０８ｂの電位を接地電位に維持する。ここで、すべてのメモリセル基板とは図６１に示した第２のウェル領域３０４ａ、３０４ｂである。
【００４６】
さらに、書込／消去制御回路１２６からの読出を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたセレクトゲートデコーダ１１５は、ロウアドレス信号の一部およびコラムアドレスの一部に基づいて、選択するメモリセル１０１11が存在するブロックに対応したブロックセレクト信号線１０９ａに電源電位（たとえば３．３Ｖ）を与え、残りのブロックセレクト信号線１０９ｂの電位を接地電位に維持する。その結果、ブロックセレクト信号線１０９ａに接続されたセレクトゲート１０６1a、１０６2aは導通状態となり、主ビット線１０４1、１０４2と副ビット線１０５1a、１０５2aとを電気的に接続状態にする。また、ブロックセレクト信号線１０９ｂに接続されたセレクトゲート１０６1b、１０６2bは非導通状態を維持し、主ビット線１０４1、１０４2と副ビット線１０５1b、１０５2bとを電気的に非接続状態とし、副ビット線１０５1b、１０５2bは電気的に浮いた状態（フローティング）になっている。
【００４７】
またさらに、書込／消去制御回路１２６からの読出を意味する書込／消去信号およびアドレスバッファ１１７からのアドレス信号を受けたコラムデコーダは、コラムアドレス信号に基づいて選択するメモリセル１０１11が配置される列に配置される主ビット線１０４1に接続されたトランスファゲート１１１1に接続されたコラムセレクト信号線１１２1に電源電位を与え、残りのコラムセレクト信号線１１２2の電位を接地電位に維持する。その結果、コラムセレクト信号線１１２1に接続されたトランスファゲート１１１1は導通状態となり、入出力線１１０と主ビット線１０４1、１０４2とを電気的に接続状態にする。また、コラムセレクト信号線１１２2に接続されたトランスファゲート１１１2は非導通状態を維持し、入出力線１１０と主ビット線１０４2とを電気的に非接続状態とし、主ビット線１０４2は電気的に浮いた状態（フローティング）になっている。
【００４８】
また、書込／消去制御回路１２６からの読出を意味する書込／消去信号を受けた書込回路１１９は、その出力がハイインピーダンス状態にされるので、入出力線１１０に何ら影響を与えない。
【００４９】
書込／消去制御回路１２６からの読出を意味する書込／消去信号を受けたセンスアンプ１２２は活性状態とされ、入出力線１１０に低電位（たとえば１．２Ｖ）を与え、入出力線１１０に電源が流れるか否かを検出し、その検出情報を増幅して読出情報としてデータ入出力バッファ１２０を介して入出力パッドに出力するものである。
【００５０】
したがって、選択するメモリセル１０１11が情報を書込まれている場合、メモリセル１０１11のしきい値電圧が低くなっているため、ワード線１０３1に電源電位が与えられることにより、メモリセル１０１11は導通状態になっている。ここで、選択するメモリセル１０１11が情報を書込まれている場合とはフローティングゲート電極に蓄積された電子が引抜されている場合である。そのため、センスアンプ１２２から低電位が入出力線１１０に与えられると、トランスファゲート１１１1、主ビット線１０４1、セレクトゲート１０６1a、副ビット線１０５1aおよびメモリセル１０１11を介してソース線１０７ａに電流が流れ、センスアンプ１２２はそれを感知して、読出情報“１”としてデータ入出力バッファ１２０に出力する。
【００５１】
一方、選択するメモリセル１０１11に情報が書込まれていない場合は、メモリセル１０１11のしきい値電圧が高くなっているため、ワード線１０３1に電源電位が与えられても、メモリセル１０１11は非導通状態を維持したままになっている。ここで、選択するメモリセル１０１11に情報が書込まれていない場合とはフローティングゲート電極に電子が蓄積されている場合である。そのため、センスアンプ１２２から低電位が入出力線１１０に与えられても、ソース線１０７ａに電流が流れる経路が生じないため、電流は流れず、センスアンプ１２２はそれを感知して、読出情報“０”としてデータ入出力バッファ１２０に出力する。
【００５２】
このとき、選択するメモリセル１０１11が接続されていない残りのワード線３2〜３4すべては接地電位にされているため、これらワード線１０３2〜１０３4に接続されたメモリセル１０１21〜１０１42はすべてその記憶情報にかかわらず、非導通状態を維持しているため、これらメモリセル１０１21〜１０１42を介して電流が流れる経路が生じることはない。また、選択するメモリセル１０１11が接続されているワード線１０３1に接続された残りのメモリセル１０１12は、その記憶情報に応じて導通状態もしくは非導通状態になるものの、これらメモリセル１０１12が接続される主ビット線１０４2はトランスファゲート１１１2によって入出力線１１０とは電気的に非接続状態とされているため、これらメモリセル１０１12を介して電流が流れる経路が生じることはない。
【００５３】
このようにして、外部から入力されたロウアドレス信号およびコラムアドレス信号に基づいて選択される１つのメモリセル１０１11に対してだけ、その記憶情報に基づいて電流が流れるか否かをセンスアンプ１２２が検出できるため、メモリセル１０１11に記憶された情報を読出すことができるものである。
【００５４】
以上に説明したようにＤＩＮＯＲ型フラッシュメモリにおいては、ブロック単位で複数のメモリセルを一括消去する場合、メモリセルが形成されるウェル領域にバックゲート（Ｖｂｂ）電圧を印加することになるため、このウェル領域を半導体基板から電気的に絶縁するために、このウェル領域をさらに取り囲むようにウェル領域を設けるトリプルウェル構造をとる必要がある。ここでいうトリプルウェル構造とは、図６１の３０３と３０４ａの関係または３０３と３０４ｂとの関係である。
【００５５】
このトリプルウェル構造を形成するために、現在用いられている方法として、高エネルギーイオン注入により、ウェルを形成するというものがある。この技術を用いると、ウェルの深さや、ウェル濃度、ウェル注入範囲が制御しやすいという利点がある。また、以上に説明したようにフラッシュメモリなどの不揮発性半導体記憶装置の動作には、高電圧が必要となる。そのため、周辺回路には高電圧で動作する回路が設けられている。このように高電圧で動作する回路を本明細書においては、「高電圧周辺回路」と称することとする。この高電圧周辺回路は、フラッシュメモリにおいては、主に書込、消去動作のなどメモリセルに高電圧を印加する際に使用される。
【００５６】
一方、周辺回路には通常の低電圧（たとえば５Ｖ程度の電圧）で動作する回路も設けられている。この低電圧で動作する周辺回路を「低電圧周辺回路」と称することとする。以上説明したように、周辺回路には高電圧周辺回路と低電圧周辺回路との２種類の回路が存在する。
【００５７】
従来から、周辺回路の基本素子としては一般に図６０に示されるようなＬＤＤ（Lightly Doped Drain）型トランジスタが用いられてきた。図６０は、従来から周辺回路の基本素子として用いられてきたＬＤＤ型トランジスタの一例を示す。図６０を参照して、ｐ型半導体基板２０１の主表面には、チャネル領域２０５を規定するようにｎ型低濃度不純物領域２０６ａ、２０７ａが所定間隔を隔てて形成されている。チャネル領域２０５上には、ゲート絶縁膜２０２を介在してゲート電極２０４が形成されている。また、ｐ型半導体基板２０１の主表面には、上記のｎ型低濃度不純物領域２０６ａ、２０７ａの端部よりもゲート電極２０４から離れた位置に端部を有し、ゲート電極２０４から遠ざかる方向に延びるｎ型高濃度不純物領域２０６ｂ、２０７ｂが形成されている。
【００５８】
このｎ型高濃度不純物領域２０６ｂとｎ型低濃度不純物領域２０６ａとからｎ型ドレイン領域２０６が形成されている。また、ｎ型低濃度不純物領域２０７ａとｎ型高濃度不純物領域２０７ｂとからｎ型ソース領域２０７が形成されている。ｐ型半導体基板２０１上では、層間絶縁膜２０９が形成されており、この層間絶縁膜２０９においてｎ型ドレイン領域２０６上に位置する部分にコンタクトホールが設けられている。このコンタクトホール内表面から層間絶縁膜２０９上にかけて配線層２１１が形成されている。
【００５９】
以上のように、周辺回路の基本素子としてＬＤＤ型トランジスタを用いることによって、高耐圧性を確保しようとしてきたが、近年の素子の微細化に伴い、ＬＤＤ型トランジスタを用いても高耐圧を確保することが困難となってきている。ここで、トランジスタの耐圧について説明することとする。
【００６０】
トランジスタの耐圧には、一般にオフ耐圧と呼ばれるものとオン耐圧と呼ばれるものがある。オフ耐圧とは、ゲート電極に印加される電圧が０Ｖのときのソース、ドレイン間耐圧（ＢＶDS0）のことであり、オン耐圧とは、ゲート電極に印加される電圧を変えた場合のソース、ドレイン間耐圧の最小値（ＢＶDS）をいうものである。通常のトランジスタにおいては、ＢＶDS≧ＢＶDS0であるので、トランジスタの動作電圧（ソース、ドレイン間）ＶDSは、少なくとも次の条件を満たさなければならない。
【００６１】
ＶDS＞ＢＶDS
ところで、トランジスタの動作時のソース、ドレイン間耐圧は、E. Sun, J. Moll, J. Berger, and B. Alders, “Breakdown Mechanism in Short-Channel MOSTransistors, ”IEEE Tech Dig, Int. Electron Device Meet, Washington D. C. 1978, p.478.によってその機構が解析されているように、寄生バイポーラ効果の一種である。図６２は、寄生バイポーラ効果を説明するための説明図である。短チャネルＭＯＳＦＥＴにおいて、ドレイン電圧を増加すると、チャネル方向の電界がドレイン近傍で著しく大きくなりアバランシェブレークダウンが起きる。それにより、大量の電子・ホール対が生成される。
【００６２】
この生成されたキャリアのうち、ホールは、図６２に示されるように、ｐ型シリコン基板４０１側に流れ、基板電流（Ｉsub）となる他、一部はｎ型ソース領域４０３に流入する。このｎ型ソース領域４０３に流入するホール電流によって、ｎ型ソース領域４０３近傍の電圧が押し下げられ、ソース領域−基板間のｐｎ接合のビルトインポテンシャルより大きくなるとソース領域−基板間のｐｎ接合の順方向に電流が流れ始める。
【００６３】
すなわち、ｎ型ソース領域４０３からｐ型シリコン基板４０１に電子が流入することとなる。この結果、ソース−基板−ドレインからなる寄生バイポーラトランジスタ動作が起こる。これがＭＯＳトランジスタの耐圧降下現象となる。なお、図６２においては、チャネル領域上にはゲート絶縁膜４０４を介在してゲート電極３０５が形成されている。また、チャネル領域を規定するようにソース領域３０３およびドレイン領域３０２が形成されている。
【００６４】
上記の耐圧降下の原因としては、次の式を挙げることができる。
ＩH×Ｒsub＞Ｖbuild-in
上式において、ＩHは、ソース領域に流入する電流を示しており、Ｒsubは、基板−ソース領域間のホール電流が流れ込む経路に沿った抵抗を示している。また、Ｖbuild-inは、ソース領域−基板間のｐｎ接合のビルトインポテンシャルを示している。
【００６５】
以上の説明より、トランジスタの耐圧を向上させるためには、アバランシェブレークダウンにより生ずるホール電流を減少させることが肝要であると言える。発生したホール電流の大部分からなる基板電流（Ｉsub）は、アバランシェブレークダウン現象の直接のバロメータである。また、ホットキャリア劣化の予想に用いられる重要なパラメータでもある。この基板電流は、ドレイン領域近傍のチャネル方向の最大電界強度に強く依存し、一般に次式で表わされる。
【００６６】
Ｉsub∝Ｉｄ・Ｅｍn+1
上式において、Ｉｄは、ドレイン電流を示し、Ｅｍはチャネル方向の最大電界強度を示している。また、ｎ≒７である。したがって、上記の式より、基板電流（ホール電流）を減少させるためには、最大電界強度Ｅｍを減少させる必要があると言える。
【００６７】
最大電界強度Ｅｍを減少させるための１つの方法としてはＬＤＤ型トランジスタにおいては、低濃度不純物領域の幅を大きくすることが考えられる。それにより、低濃度不純物領域にも十分空乏層を延ばすことができ、その部分における電界強度を減少させることが可能となる。図６３（Ａ）は、小柳，金子，清水，応用物理学会講演予稿集（１９８３年秋）に開示された、低濃度不純物領域幅とチャネル方向位置による電界強度との関係を示す図である。
【００６８】
図６３（Ａ）において、ＬSWは、低濃度不純物領域のチャネル長方向の幅を示している。図６３（Ａ）に示されているように、低濃度不純物領域幅を大きくすることによって、この場合であればチャネル水平方向電界εYの最大値が減少しているのがわかる。すなわち、最大電界強度が減少していることになる。なお、図６３（Ｂ）は、トランジスタのソース、ドレイン間耐圧とドレイン領域の濃度（／ｃｍ3）との関係を示しているが、一般に、ドレイン領域の濃度が低くなれば、ソース、ドレイン間領域の耐圧は向上しているのがわかる。
【００６９】
以上説明したように、トランジスタの耐圧ＢＶDSを向上させるためには、その耐圧を決定している寄生バイポーラ効果を抑制することが必要である。そのためには、ホール電流を減少させなければならない。それには最大電界強度Ｅｍを小さく抑える必要がある。そのための１つの方法としてＬＤＤ型のトランジスタの低濃度不純物領域濃度を低くすることが有効であるといえる。
【００７０】
また、図６３（Ｂ）に示されるように、この低濃度不純物領域の濃度を制御することにより、耐圧が制御できることもわかる。
【００７１】
また、最大電界強度Ｅｍを小さく抑えるもう１つの方法として、ゲート酸化膜厚を厚くすることが効果的である。
【発明の開示】
【発明が解決しようとする課題】
【００７２】
しかしながら、上述したように、周辺回路においてソース、ドレイン間耐圧を十分確保できるように、ドレイン領域近傍の低濃度不純物領域の濃度を一律に低くした場合およびゲート酸化膜厚を厚くした場合、次のような問題が生じることとなる。
【００７３】
図６３（Ｃ）は、ドレイン電流Ｉｄ（ｍＡ）と、低濃度不純物領域の不純物濃度との関係を示す図である。低濃度不純物領域の抵抗は相対的に高いため、この低濃度不純物領域の濃度を低くすることによってその部分の抵抗値が増大してしまう。それにより、図６３（Ｃ）に示されるように、低濃度不純物領域の濃度を低くすることによってドレイン電流が減少してしまう。
【００７４】
また、図６３（Ｄ）は、ドレイン電流Ｉｄ（ｍＡ）と、ゲート酸化膜厚（Å）との関係を示す図である。ゲート酸化膜厚が厚くなると、チャネル方向電界を緩和するため、図６３（Ｄ）に示されるようにやはりドレイン電流が減少してしまう。
【００７５】
すなわち、動作速度が低減してしまうことになる。その結果、トランジスタの駆動能力を劣化させるといった問題点が生じる。この問題は、特に読出時間に大きく影響する。すなわち、低電圧周辺回路と高電圧周辺回路とを一律にドレイン領域近傍の低濃度不純物領域の濃度を低くする、あるいはゲート酸化膜厚を厚くすることは、結果として読出速度等の性能を劣化させてしまう。一方、書込動作および消去動作に関しては、電子の注入あるいは引抜きに要する時間が大部分を占めるため、周辺回路に使用されるトランジスタの駆動能力にはあまり依存しないといえる。
【００７６】
この発明は上記のような問題点を解決するためになされたものであり、この発明の１つの目的は高電圧周辺回路におけるトランジスタの高耐圧化を損なうことなく、低電圧周辺回路のトランジスタの駆動能力を確保し得る半導体記憶装置を提供することである。
【００７７】
この発明の他の目的は、トリプルウェルを用いた高電圧周辺回路トランジスタを形成することにより、より高い耐圧を確保し得る半導体記憶装置を提供することである。
【００７８】
この発明の他の目的は、注入ウェルを用いた高電圧周辺回路トランジスタを形成することにより、耐圧の制御を行ないやすい半導体記憶装置を提供することである。
【００７９】
この発明の他の目的は、高電圧周辺回路におけるトランジスタの高耐圧化を損なうことなく、また高電圧周辺回路におけるトランジスタの高耐圧化に伴う著しい電流駆動能力の減少を避けることができる半導体記憶装置を提供することである。
【００８０】
この発明の他の目的は、従来の製造工程に余分な工程を付け加えることなく、高電圧周辺回路のトランジスタの高耐圧化と低電圧周辺回路のトランジスタの駆動能力の向上とが可能となる、半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００８１】
半導体記憶装置は、情報を記憶するためのメモリセルアレイと、メモリセルアレイの動作を制御する周辺回路領域とを有し、周辺回路領域は、相対的に高い電圧が印加される第１と第２の高電圧周辺回路と、相対的に低い電圧が印加される低電圧周辺回路とを含む半導体記憶装置であって、第１の高電圧周辺回路は、第１導電型の半導体基板と、半導体基板に埋込まれて形成された第２導電型の第１の半導体ウェル領域と、第１の半導体ウェル領域の上に接して形成され、互いに距離を隔てて形成された第２導電型の第２と第３の半導体ウェル領域と、第１の半導体ウェル領域の上に接して形成され、かつ第２と第３の半導体ウェル領域の間にそれぞれに隣接して形成され、さらに互いに距離を隔てて形成された第１導電型の第４と第５の半導体ウェル領域と、第４と第５の半導体ウェル領域の間に隣接して形成され、かつ第１の半導体ウェル領域の上に接して形成された第２導電型の第６の半導体ウェル領域と、第４と第５と第６の半導体ウェル領域の上にゲート絶縁膜を介在させて形成された第１のゲート電極と、第１のゲート電極の両側にあって、第４と第５の半導体ウェル領域内にそれぞれ形成され、かつ第４と第５の半導体ウェル領域よりも高い不純物濃度を有する１対の第１導電型の高濃度不純物領域とを備え、第２の高電圧周辺回路は、第１導電型の半導体基板と、半導体基板内に互いに距離を隔てて形成された第２導電型の第７と第８の半導体ウェル領域と、第７と第８の半導体ウェル領域と半導体基板の領域との上にゲート絶縁膜を介在させて形成された第２のゲート電極と、第２のゲート電極の両側にあって、第７と第８の半導体ウェル領域内にそれぞれ形成され、かつ第７と第８の半導体ウェル領域よりも高い不純物濃度を有する１対の第２導電型の高濃度不純物領域とを備える。
【００８２】
半導体記憶装置の製造方法は、情報を記憶するためのメモリセルアレイと、メモリセルアレイの動作を制御する周辺回路領域とを有し、周辺回路領域は、相対的に高い電圧が印加される第１と第２の高電圧周辺回路と、相対的に低い電圧が印加される低電圧周辺回路とを含む半導体記憶装置の製造方法であって、第１の高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、第１の注入深さで第２導電型の不純物イオンを注入することにより、半導体基板内部に第１の半導体ウェル領域を形成する工程と、第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより、第１の半導体ウェル領域の上に接するように第２と第３の半導体ウェル領域を互いに距離を隔てて形成する工程と、第２の注入深さで第１導電型の不純物イオンを注入することにより、第２と第３の半導体ウェル領域の間にそれぞれに隣接して第４と第５の半導体ウェル領域を互いに距離を隔てて形成する工程と、第２の注入深さで第２導電型の不純物イオンを注入することにより、第６の半導体ウェル領域を第４と第５の半導体ウェル領域の間に隣接して形成する工程と、第４と第５と第６の半導体ウェル領域上にゲート絶縁膜を介在させて第１のゲート電極を形成する工程と、第２の注入深さよりも浅い第３の注入深さで第１導電型の不純物イオンを注入することにより、第４と第５の半導体ウェルよりも高い不純物濃度を有する１対の第１導電型の高濃度不純物領域を第１のゲート電極の両側に形成する工程と、第２と第３の半導体ウェル領域を形成するとともに、第２の高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、第２の注入深さで第２導電型の不純物イオンを注入することにより半導体基板内に第７と第８の半導体ウェル領域を互いに距離を隔てて形成する工程と、第１のゲート電極を形成するとともに第７と第８の半導体ウェル領域と半導体基板の領域との上にゲート絶縁膜を介在させて第２のゲート電極を形成する工程と、第２のゲート電極の両側で第１と第２の半導体ウェル領域のそれぞれに第２の注入深さよりも浅い第３の注入深さで第２導電型の不純物イオンを注入することにより、第７と第８の半導体ウェル領域よりも高い不純物濃度を有する１対の第２導電型の高濃度不純物領域とを形成する工程とを備える。
【発明を実施するための最良の形態】
【００８３】
（実施の形態１）
以下、本発明に従った半導体記憶装置およびその製造方法の実施の一形態について図１〜図１５を参照して説明する。
【００８４】
図１（Ａ）は本願発明の半導体記憶装置の実施の形態１の断面図である。図の左側５１〜５４が周辺回路領域、右側５５がメモリセル領域を示している。
【００８５】
図１（Ａ）の本発明における高電圧トランジスタ４５、４６について、その構造について説明する。
【００８６】
ｐＭＯＳ高電圧トランジスタ４５は、シリコン基板１にボトムｎウェル８、ｎウェル１１およびｐウェル１６が形成されている。このｐウェル１６はボトムｎウェル８上にあり、このｐウェル１６がソース／ドレインとなり、チャネル領域を規定する。また、ｎウェル１１もボトムｎウェル８上にあり、かつｐウェル１６に隣接するように形成されている。
【００８７】
ｎＭＯＳ高電圧トランジスタ４６は、シリコン基板１の主表面上にｎウェルでソース／ドレイン１２を形成し、チャネル領域を規定している。
【００８８】
またいずれの高電圧トランジスタ４５、４６も、チャネル領域上にはシリコン酸化膜２１を介して、ゲート電極２４が形成されている。ここで、ｎウェル、ｐウェルの濃度は、望ましくは１０13／ｃｍ2程度である。また、本発明における高電圧トランジスタのソース／ドレインとして注入されるウェルは、そのゲート側端が必ずゲート電極２４の下に位置している。
【００８９】
またゲート電極２４の側壁には、サイドウォール絶縁膜２９が形成されている。また、ゲート電極２４端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有する高濃度不純物領域が形成されている。また、ゲート電極２４の上にはシリコン酸化膜３６、シリコン窒化膜３５、スムースコート膜３４がそれぞれ形成されている。これらの層にはコンタクトホール３７が形成されており、このコンタクトホール内表面から、スムースコート膜３４にわたってアルミニウム配線４０が所定形状に形成されている。このアルミニウム配線膜４０およびスムースコート膜３４上には、さらにスムースコート膜４１が形成されている。このスムースコート膜４１にも所定位置にコンタクトホール４２が設けられ、このコンタクトホール４２内表面からスムースコート膜４１を上にわたって、アルミニウム配線層４３が形成されている。
【００９０】
図１（Ｂ）、（Ｃ）は、ｐＭＯＳ高電圧トランジスタ４５、およびｎＭＯＳ高電圧トランジスタ４６の平面図である。
【００９１】
また本発明に従った半導体記憶装置の製造方法の実施の一形態について図２〜図１５を参照して説明する。
【００９２】
図２に示すように、ｐ型で＜１００＞のシリコン基板１の主表面上にシリコン酸化膜２を形成する。次にシリコン酸化膜２の上に多結晶シリコン膜３を形成する。さらに多結晶シリコン膜３の上に、減圧ＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜４を形成する。そしてシリコン窒化膜４の上にレジスト５を形成し、通常のフォトリソグラフィによりフィールド酸化膜を形成すべき領域にあるレジスト５を除去する。この際、フィールド酸化膜を形成すべき領域とは、素子を分離するための領域である。
【００９３】
図３に示すように、フィールド酸化膜を形成すべき領域のシリコン窒化膜４を除去し、シリコン窒化膜４をマスクとしてフィールド酸化膜６を形成する。そして、シリコン窒化膜４と多結晶シリコン膜３を除去する。シリコン基板１の主表面全体にレジスト７を形成し、メモリセル領域５５、ｐＭＯＳ高電圧トランジスタ領域５１のみレジストを除去する。
【００９４】
図４に示すようにリンをイオン注入し、ボトムｎウェル８が形成される。そしてレジスト７を除去する。シリコン基板１の主表面全体にレジスト９を形成し、ｐＭＯＳ低電圧トランジスタ領域５３、ｐＭＯＳ高電圧トランジスタ領域５１において、ソース／ドレイン領域以外の領域、ｎＭＯＳ高電圧周辺トランジスタ領域５２のソース／ドレイン領域、メモリセル領域５５のウェル領域のレジストを除去する。
【００９５】
図５に示すように、レジストをマスクとしてｎウェルのためのリンをイオン注入する。そしてレジスト９を除去する。シリコン基板１の主表面全体にレジスト１４を形成し、ｎＭＯＳ低電圧トランジスタ領域５４、ｐＭＯＳ高電圧周辺トランジスタ領域５１のソース／ドレイン領域、メモリセル領域５５のメモリセルが形成される領域のレジストを除去する。
【００９６】
図６に示すようにレジストをマスクとしてｐウェルのためのボロンをイオン注入する。そしてレジスト１４を除去する。シリコン基板１全体にトンネル酸化膜層５６、フローティングゲート層５７、層間絶縁膜層５８を形成する。これら３層に所定のパターニングを施し、メモリセル領域５５にのみトンネル酸化膜層５６、フローティングゲート層５７、層間絶縁膜層５８を残す。その後、シリコン基板１の主表面全体にシリコン酸化膜２１を形成する。このシリコン酸化膜２１の上に多結晶シリコン膜２２を形成する。多結晶シリコン膜２２は、メモリセル領域５５においてはコントロールゲートとなり、周辺領域５１〜５４においてはゲート電極となる。多結晶シリコン膜２２の上にレジスト２３を形成し、所定のパターンを施す。
【００９７】
図７に示すように、周辺回路領域５１〜５４において、レジスト２３をマスクとして多結晶シリコン膜２２をエッチング除去し、ゲート電極を形成する。また、メモリセル領域５５ではレジスト２３をマスクとして多結晶シリコン膜２２、層間絶縁膜層５８、フローティングゲート層５７、トンネル酸化膜層５６をエッチング除去し、トンネル酸化膜１８、フローティングゲート１９、層間絶縁膜２０、コントロールゲート２４が形成される。メモリセルのソース／ドレインを形成後、シリコン基板１の主表面全体にレジスト２５を形成する。レジスト２５に所定のパターニングを施し、ｎＭＯＳ低電圧トランジスタ領域５４のみレジストを除去する。
【００９８】
図８に示すように、レジスト２５およびゲート電極２４をマスクとしてリンをイオン注入し、ｎ型低濃度不純物層２６を形成する。シリコン基板１の主表面全体にレジスト２７を形成する。レジスト２７に所定のパターニングを施し、ｐＭＯＳ低電圧トランジスタ領域５３のみレジストを除去する。
【００９９】
図９に示すように、レジスト２７およびゲート電極２４をマスクとしてボロンをイオン注入し、ｐ型低濃度不純物層２８を形成する。そしてレジスト２７を除去する。ＣＶＤ法によりシリコン酸化膜をシリコン基板１の主表面上に形成後、酸化膜異方性エッチングによりサイドウォール絶縁膜２９を形成する。
【０１００】
図１０に示すように、シリコン基板１の主表面全体にレジスト３０を形成後、所定のパターニングを施し、メモリセル領域５５、ｎＭＯＳ低電圧トランジスタ領域５４およびｎＭＯＳ高電圧トランジスタ領域５２のみレジストを除去する。
【０１０１】
図１１に示すように、レジスト３０、ゲート電極２４およびサイドウォール絶縁膜２９をマスクとしてヒ素をイオン注入し、ソース／ドレインｎ型高濃度不純物領域３１を形成する。シリコン基板１の主表面全体にレジスト３２を形成後、所定のパターニングを施しｐＭＯＳ低電圧周辺回路領域５３、およびｐＭＯＳ高電圧トランジスタ領域５１のみレジストを除去する。
【０１０２】
図１２に示すように、レジスト３０にゲート電極２４およびサイドウォール絶縁膜２９をマスクとしてボロンをイオン注入し、ソース／ドレインｐ型高濃度不純物領域３３を形成する。さらにスムースコート膜３４、シリコン窒化膜３５、シリコン酸化膜３６を形成する。
【０１０３】
図１３に示すように、コンタクトホール３７を形成する。シリコン基板１の主表面全体にレジスト３８を形成後所定のパターニングを施し、ｎＭＯＳ低電圧トランジスタ領域５４、ｎＭＯＳ高電圧トランジスタ領域５２、メモリセル領域５５のみレジストを除去する。そして、オーミックコンタクトをとるため、リンをイオン注入する。
【０１０４】
図１４に示すように、シリコン基板１の主表面全体にレジスト３９を形成後、所定のパターニングを施し、ｐＭＯＳ低電圧トランジスタ領域５３およびｐＭＯＳ高電圧トランジスタ領域５１のみレジストを除去する。そして、オーミックコンタクトをとるため、ボロンをイオン注入する。
【０１０５】
図１５に示すように、スムースコート膜３４上にアルミニウム配線膜４０をスパッタリングにより形成し、コンタクトホール３７を介してアルミニウム配線膜４０とメモリセル領域５５内のソース領域とドレイン領域、およびアルミニウム配線膜４０と周辺トランジスタ領域５１〜５４のソース領域とドレイン領域を電気的に接続する。そして、アルミニウム配線膜４０に所定のパターニングを施す。
【０１０６】
図１に示すように、シリコン基板１の主表面全体にスムースコート膜４１を形成する。スムースコート膜４１にスルーホール４２を形成する。そしてスムースコート膜４１の上にアルミニウム配線膜４３を形成する。アルミニウム配線膜４３とアルミニウム配線膜４０とはスルーホールを介して電気的に接続される。
【０１０７】
以上により、図１（Ａ）に示す半導体記憶装置が完成する。
実施の形態１によって製造された半導体記憶装置においてはドレイン側に広い低濃度不純物領域が存在するため、ドレイン側の電界強度を減少させることができる。したがってドレイン側近辺のチャンネル方向電界を緩和することができ、トランジスタの耐圧を向上させることができる。また高電圧トランジスタ領域５１、５２ではドレイン側のウェルは注入ウェルである。よって、濃度、深さを制御しやすい。その結果、トランジスタの耐圧を制御しやすい。また、実施の形態１に従ってウェハプロセスを行なえば、マスクや工程を増やすことなく、低電圧トランジスタの駆動能力を下げることなく、高電圧トランジスタを作ることができる。
【０１０８】
（実施の形態２）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について以下に説明する。
【０１０９】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図５の工程において、図１６で示すように、ｐＭＯＳ高電圧トランジスタ領域５１全体にレジストを形成し、ｐＭＯＳ高電圧トランジスタのソース／ドレイン領域としてｐウェルの領域を形成せず、シリコン基板１と等濃度のソース／ドレイン領域を形成する。この実施の形態に従って形成されたｐＭＯＳ高電圧トランジスタ６１を図１７に示す。その他の製造工程は実施の形態１に準ずる。
【０１１０】
図１７の本発明におけるｐＭＯＳ高電圧トランジスタ６１の構造について説明する。ｐＭＯＳ高電圧トランジスタ６１は、シリコン基板１にボトムｎウェル８、ｎウェル１１が形成されている。基板１の領域がソース／ドレインとなり、チャネル領域を規定する。また、ｎウェル１１はボトムｎウェル８上にある。また、ゲート電極２４の端縁からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不純物領域３３が形成されている。
【０１１１】
（実施の形態３）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について、以下に説明する。
【０１１２】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図４の工程において、図１８で示すようにｐＭＯＳ高電圧トランジスタ領域５１のドレイン領域を挟むようにレジスト９を除去し、この領域にｎウェルを形成するための不純物注入を行なう。そして実施の形態１の図５の工程において、図１９で示すように、ｐＭＯＳ高電圧トランジスタ５１のドレイン領域のみレジスト１４を除去し、この領域にｐウェルを形成するための不純物注入を行なう。実施の形態１の図８の工程において、図２０で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のソース領域もレジスト２７を除去し、低濃度不純物領域を形成する。この実施の形態に従って形成されたｐＭＯＳ高電圧トランジスタ６２を図２１に示す。その他の製造工程は実施の形態１に準ずる。
【０１１３】
図２１の本発明におけるｐＭＯＳ高電圧トランジスタ６２の構造について説明する。ｐＭＯＳ高電圧トランジスタ６２は、シリコン基板１にボトムｎウェル８、ｎウェル１０、およびｐウェル１６が形成されている。このｐウェル１６はボトムｎウェル８上にある。またｎウェル１０もボトムｎウェル８上にあり、かつｐウェル１６に隣接するように形成されている。また、ゲート電極２４の端縁からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不純物領域３３が形成されている。また、高濃度不純物領域の一方に接してゲート電極の側に延びるようにｐ型低濃度不純物領域２８が形成されている。
【０１１４】
（実施の形態４）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について以下に説明する。
【０１１５】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図４の工程において、図２２で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のドレイン領域を挟むようにレジスト９を除去し、この領域にｎウェルを形成するための不純物注入を行なう。そして実施の形態１の図５の工程において、図２３で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のレジスト１４は除去せず、ｐＭＯＳ高電圧トランジスタ領域５１のドレイン領域の不純物濃度はシリコン基板１と等しくなるようにする。実施の形態１の図８の工程において、図２４で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のソース領域もレジスト２７を除去し、低濃度不純物領域を形成する。この実施の形態に従って形成されたｐＭＯＳ高電圧トランジスタ６３を図２５に示す。その他の製造工程は実施の形態１に準ずる。
【０１１６】
図２５の本発明におけるｐＭＯＳ高電圧トランジスタ６３の構造について説明する。ｐＭＯＳ高電圧トランジスタ６３は、シリコン基板１にボトムｎウェル８、ｎウェル１０が形成されている。ｎウェル１０はボトムｎウェル８上にある。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不純物領域３３が形成されている。また、高濃度不純物領域の一方に接してゲート電極の側に延びるようにｐ型低濃度不純物領域２８が形成されている。
【０１１７】
（実施の形態５）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について以下に説明する。
【０１１８】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図４の工程において、図２６で示すように、ｎＭＯＳ高電圧トランジスタ領域５２上のレジスト９をドレイン領域のみ除去し、この領域にｎウェルを形成するための不純物注入を行なう。実施の形態１の図７の工程において、図２７で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のソース領域もレジスト２５を除去し、低濃度不純物領域を形成する。
【０１１９】
この実施の形態に従って形成されたｎＭＯＳ高電圧トランジスタ６４を図２８に示す。その他の製造工程は実施の形態１に準ずる。
【０１２０】
図２８の本発明におけるｎＭＯＳ高電圧トランジスタ６４の構造について説明する。ｎＭＯＳ高電圧トランジスタ６４は、シリコン基板１にｎウェル１２が形成されている。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｎ型高濃度不純物領域３１が形成されている。また、高濃度不純物領域の一方に接してゲート電極の側に延びるようにｎ型低濃度不純物領域２６が形成されている。
【０１２１】
（実施の形態６）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について以下に説明する。
【０１２２】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図４の工程において、図２９で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のドレイン領域のみレジスト９を除去し、この領域にｎウェルを形成するための不純物注入を行なう。そして、実施の形態１の図５の工程において、図３０で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のソースおよびチャネル領域のみレジスト１４を除去し、ｐウェルを形成するための不純物注入を行なう。実施の形態１の図７の工程において、図３１で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のソース領域もレジスト２５を除去し、低濃度不純物領域を形成する。この実施の形態に従って形成されたｎＭＯＳ高電圧トランジスタ６５を図３２に示す。その他の製造工程は実施の形態１に準ずる。
【０１２３】
ここで、図３２の本発明におけるｎＭＯＳ高電圧トランジスタ６５の構造について説明する。
【０１２４】
ｎＭＯＳ高電圧トランジスタ６５は、シリコン基板１にｎウェル１２およびｐウェル４４が形成されている。ｎウェル１２とｐウェル４４は隣接している。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有する高濃度不純物領域３１が形成されている。また、ｎ型高濃度不純物領域３１の一方に接してゲート電極の側に延びるようにｎ型低濃度不純物領域２６が形成されている。
【０１２５】
（実施の形態７）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について以下に説明する。
【０１２６】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図２の工程において、図３３で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のドレインのゲート側端領域のレジスト５も除去し、フィールド酸化膜を形成する。この実施の形態に従って形成されたｐＭＯＳ高電圧トランジスタ６６を図３４に示す。その他の製造工程は実施の形態１に準ずる。
【０１２７】
ここで、図３４の本発明におけるｐＭＯＳ高電圧トランジスタ６６の構造について説明する。ｐＭＯＳ高電圧トランジスタ６６は、シリコン基板１に、ボトムｎウェル８、ｎウェル１１、およびｐウェル１６が形成されている。このｐウェル１６はボトムｎウェル８上にある。このｐウェル１６がソース／ドレイン領域となり、チャネル領域を規定する。また、ｎウェル１１もボトムｎウェル８上にあり、かつｐウェル１６に隣接するように形成されている。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不純物領域３３が形成されている。また、ゲート酸化膜のドレイン側の厚みはゲート酸化膜の中央部の厚みに比べて厚くなっている。
【０１２８】
実施の形態７によって製造された半導体記憶装置においては、ドレイン側に広い低濃度領域が存在するため、ドレイン側の電界強度を減少させることができる。したがって、トランジスタの耐圧を向上させることができる。また、ドレイン側のゲート酸化膜の厚みはゲート酸化膜中央部の厚みに比べて厚くなっている。そのため、ドレイン側のチャネル方向電界のみを緩和するため耐圧が向上する。また、ドレイン側のウェルは注入ウェルである。よって、濃度、深さを制御しやすいので、耐圧を制御しやすい。また、実施の形態７に従ってウェハプロセスを行なえば、マスクや工程を増やすことなく、低電圧トランジスタの駆動能力を下げることなく、高電圧トランジスタを作ることができる。
【０１２９】
（実施の形態８）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について、以下に説明する。
【０１３０】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図２の工程において、図３５で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のドレインのゲート側端領域のレジスト５を除去し、フィールド酸化膜を形成する。この実施の形態に従って形成されたｎＭＯＳ高電圧トランジスタ６７を図３６に示す。その他の製造工程は実施の形態１に準ずる。
【０１３１】
ここで、図３６の本発明におけるｎＭＯＳ高電圧トランジスタ６７の構造について説明する。ｎＭＯＳ高電圧トランジスタ６７は、シリコン基板１の主表面上にｎウェルでソース／ドレイン１２を形成し、チャネル領域を規定している。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｎ型高濃度不純物領域３１が形成されている。またゲート酸化膜のドレイン側の厚みはゲート酸化膜の中央部の厚みに比べて厚くなっている。
【０１３２】
（実施の形態９）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について以下に説明する。
【０１３３】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図２の工程において、図３７で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のドレインのゲート側端領域のレジスト５も除去し、フィールド酸化膜を形成する。実施の形態１の図５の工程において、図３８で示すように、ｐＭＯＳ高電圧トランジスタ領域５１の全体にレジストを形成し、ｐＭＯＳ高電圧トランジスタのソース／ドレイン領域としてｐウェルを形成せず、シリコン基板１と等濃度のソース／ドレイン領域を形成する。この実施の形態に従って形成されたｐＭＯＳ高電圧トランジスタ６８を図３９に示す。その他の製造工程は実施の形態１に準ずる。
【０１３４】
ここで、図３９の本発明におけるｐＭＯＳ高電圧トランジスタ６８の構造について説明する。ｐＭＯＳ高電圧トランジスタ６８は、シリコン基板１にボトムｎウェル８、ｎウェル１１が形成されている。ｎウェル１１はボトムｎウェル８上にある。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不純物領域３３が形成されている。また、ゲート酸化膜のドレイン側の厚みがゲート酸化膜の中央部の厚みに比べて厚くなっている。
【０１３５】
（実施の形態１０）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について以下に説明する。
【０１３６】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図２の工程において、図４０で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のドレインのゲート側端領域のレジスト５も除去し、フィールド酸化膜を形成する。実施の形態１の図４の工程において、図４１で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のドレイン領域を挟むようにレジスト９を除去し、この領域にｎウェルを形成するための不純物注入を行なう。そして、実施の形態１の図５の工程において、図４２で示すように、ｐＭＯＳ高電圧トランジスタのドレイン領域のみレジスト１４を除去し、この領域にｐウェルを形成するための不純物注入を行なう。実施の形態１の図８の工程において、図４３で示すように、ｐＭＯＳ高電圧トランジスタのソース領域もレジスト２７を除去し、低濃度不純物領域を形成する。この実施の形態に従って形成されたｐＭＯＳ高電圧トランジスタ６９を図４４に示す。その他の製造工程は実施の形態１に準ずる。
【０１３７】
ここで、図４４の本発明におけるｐＭＯＳ高電圧トランジスタ６９の構造について説明する。ｐＭＯＳ高電圧トランジスタ６９は、シリコン基板１にボトムｎウェル８、ｎウェル１０、およびｐウェル１６が形成されている。このｐウェル１６はボトムｎウェル８上にある。また、ｎウェル１０もボトムｎウェル８上にあり、かつｐウェル１６に隣接するように形成されている。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不純物領域３３が形成されている。また、ｐ型高濃度不純物領域３３の一方に接してゲート電極の側に延びるようにｐ型低濃度不純物領域２８が形成されている。また、ゲート酸化膜のドレイン側の厚みはゲート酸化膜の中央部の厚みに比べて厚くなっている。
【０１３８】
（実施の形態１１）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について以下説明する。
【０１３９】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図２の工程において、図４５で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のドレインのゲート側端領域のレジスト５も除去し、フィールド酸化膜を形成する。実施の形態１の図４の工程において、図４６で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のドレイン領域を挟むようにレジスト９を除去し、この領域にｎウェルを形成するための不純物注入を行なう。そして、実施の形態１の図５の工程において、図４７で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のレジスト１４は除去せず、ｐＭＯＳ高電圧トランジスタのドレイン領域の不純物濃度はシリコン基板１と等しくなるようにする。実施の形態１の図８の工程において、図４８で示すように、ｐＭＯＳ高電圧トランジスタ領域５１のソース領域もレジスト２７を除去し、低濃度不純物領域を形成する。この実施の形態に従って形成されたｐＭＯＳ高電圧トランジスタ７０を図４９に示す。その他の製造工程は実施の形態１に準ずる。
【０１４０】
ここで、図４９の本発明におけるｐＭＯＳ高電圧トランジスタ７０の構造について説明する。ｐＭＯＳ高電圧トランジスタ７０は、シリコン基板１に、ボトムｎウェル８、ｎウェル１０が形成されている。ｎウェル１０はボトムｎウェル８上にあり、互いに距離を隔てて形成されている。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｐ型高濃度不純物領域３３が形成されている。また、ｐ型高濃度不純物領域３３の一方に接してゲート電極の側に延びるようにｐ型低濃度不純物領域２８が形成されている。また、ゲート酸化膜のドレイン側の厚さがゲート酸化膜の中央部の厚さに比べて厚くなっている。
【０１４１】
（実施の形態１２）
本発明に従った、半導体記憶装置およびその製造方法の実施の一形態について以下に説明する。
【０１４２】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図２の工程において、図５０で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のドレインのゲート側端領域のレジスト５も除去し、フィールド酸化膜を形成する。実施の形態１の図４の工程において、図５１で示すように、ｎＭＯＳ高電圧トランジスタ領域５２上のレジスト９をドレイン領域のみ除去し、この領域にｎウェルを形成するための不純物注入を行なう。実施の形態１の図７の工程において、図５２で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のソース領域もレジスト２５を除去し、低濃度不純物領域を形成する。この実施の形態に従って形成されたｎＭＯＳ高電圧トランジスタ７１を図５３に示す。その他の製造工程は実施の形態１に準ずる。
【０１４３】
ここで、図５３の本発明におけるｎＭＯＳ高電圧トランジスタ７１の構造について説明する。ｎＭＯＳ高電圧トランジスタ７１では、シリコン基板１にｎウェル１２が形成されている。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｎ型高濃度不純物領域３１が形成されている。また、ｎ型高濃度不純物領域３１の一方に接してゲート電極の側に延びるようにｎ型低濃度不純物領域２６が形成されている。また、ゲート酸化膜のドレイン側の厚みがゲート酸化膜の中央部の厚みに比べて厚くなっている。
【０１４４】
（実施の形態１３）
本発明に従った半導体記憶装置およびその製造方法の実施の一形態について、以下に説明する。
【０１４５】
実施の形態１に従った半導体記憶装置の製造工程において、実施の形態１とは異なった製造工程のみを示す。実施の形態１の図２の工程において、図５４で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のドレインのゲート側端領域のレジスト５も除去し、フィールド酸化膜を形成する。実施の形態１の図４の工程において、図５５で示すように、ｎＭＯＳ高電圧トランジスタのドレイン領域のみレジスト９を除去し、この領域にｎウェルを形成するための不純物注入を行なう。そして、実施の形態１の図５の工程において、図５６で示すように、ｎＭＯＳ高電圧トランジスタ領域のソースおよびチャネル領域のみレジスト１４を除去し、ｐウェルを形成するための不純物注入を行なう。実施の形態１の図７の工程において、図５７で示すように、ｎＭＯＳ高電圧トランジスタ領域５２のソース領域もレジスト２５を除去し、低濃度不純物領域を形成する。この実施の形態に従って形成されたｎＭＯＳ高電圧トランジスタ７２を図５８に示す。その他の製造工程は実施の形態１に準ずる。
【０１４６】
ここで、図５８の本発明におけるｎＭＯＳ高電圧トランジスタ７２の構造について説明する。ｎＭＯＳ高電圧トランジスタ７２では、シリコン基板１にｎウェル１２、ｐウェル４４が隣接して形成されている。また、ゲート電極２４の端からサイドウォール絶縁膜２９の幅だけ離れた位置に端部を有するｎ型高濃度不純物領域３１が形成されている。また、ｎ型高濃度不純物領域３１の一方に接してゲート電極の側に延びるようにｎ型低濃度不純物領域２６が形成されている。
【０１４７】
半導体記憶装置は、半導体基板と、第１ないし第６の半導体ウェル領域と、１対の高濃度不純物領域と、ゲート電極とを備える。第１の半導体ウェル領域は、第２導電型であり、半導体基板内に埋込まれて形成される。第２と第３の半導体ウェル領域は、第２導電型であり、第１の半導体ウェル領域の上に接して形成され、互いに距離を隔てて形成される。第４と第５の半導体ウェル領域は、第１導電型であり、第１の半導体ウェル領域の上に接して形成され、かつ第２と第３の半導体ウェル領域の間にそれぞれに隣接して形成され、さらに互いに距離を隔てて形成される。第６の半導体ウェル領域は、第２導電型であり、第４と第５の半導体ウェル領域の間に隣接して形成され、かつ第１半導体ウェル領域の上に接して形成される。ゲート電極は第４と第５と第６の半導体ウェル領域の上にゲート絶縁膜を介在させて形成される。１対の高濃度不純物領域は、第１導電型であり、ゲート電極の両側にあって第４と第５の半導体ウェル領域内にそれぞれ形成され、かつ第４と第５の半導体ウェル領域よりも高い不純物濃度を有する。
【０１４８】
半導体記憶装置においては、半導体基板と、第１と第２の半導体ウェル領域と、ゲート電極と、１対の高濃度不純物領域とを備える。半導体基板は第１導電型である。第１と第２の半導体ウェル領域は第２導電型であり半導体基板内に互いに距離を隔てて形成される。ゲート電極は第１と第２の半導体ウェル領域と半導体基板の領域との上にゲート絶縁膜を介在させて形成される。１対の高濃度不純物領域は第２導電型であり、ゲート絶縁膜の両側にあって第１と第２の半導体ウェル領域内にそれぞれ形成され、かつ第１と第２の半導体ウェル領域よりも高い不純物濃度を有する。
【０１４９】
半導体記憶装置は、半導体基板と、第１ないし第４の半導体ウェル領域と、ゲート電極と、１対の高濃度不純物領域とを備える。半導体基板は第１導電型である。第１の半導体ウェル領域は第２導電型であり、半導体基板に埋込まれて形成される。第２と第３の半導体ウェル領域は第２導電型であり、第１の半導体ウェル領域の上に接して形成され、互いに距離を隔てて形成される。第４の半導体ウェル領域は第２導電型であり第２と第３の半導体ウェル領域の間に形成され、かつ第１半導体ウェル領域の上に接して形成される。ゲート電極は第４の半導体ウェル領域の両側の半導体基板の領域と第４の半導体ウェル領域の上にゲート絶縁膜を介在させて形成される。１対の高濃度不純物領域は第１導電型であり、ゲート電極の両側にあって半導体基板内にそれぞれ形成され、かつ半導体基板よりも高い不純物濃度を有する。
【０１５０】
半導体記憶装置は、半導体基板と、第１ないし第４の半導体ウェル領域と、ゲート電極と、１対の高濃度不純物領域と、低濃度不純物領域とを備える。半導体基板は第１導電型である。第１の半導体ウェル領域は第２導電型であり、半導体基板に埋込まれて形成される。第２と第３の半導体ウェル領域は第２導電型であり第１の半導体ウェル領域の上に接して形成され、互いに距離を隔てて形成される。第４の半導体ウェル領域は第１導電型であり、第１の半導体ウェル領域の上に接して形成され、かつ第２と第３の半導体ウェル領域の間に隣接して形成される。ゲート電極は第２と第４の半導体ウェル領域の上にゲート絶縁膜を介在させて形成される。１対の高濃度不純物領域は第１導電型であり、ゲート電極の両側にあって第２の半導体ウェル領域内にそれぞれ形成され、第４の半導体ウェル領域よりも高い不純物濃度を有する。低濃度不純物領域は第１導電型であり、第２の半導体ウェル領域内に形成された高濃度不純物領域の一方に接してゲート電極の側に延びるように形成され、かつ高濃度不純物領域よりも低い不純物濃度を有する。
【０１５１】
半導体記憶装置は、半導体基板と、第１ないし第３の半導体ウェル領域と、ゲート電極と、１対の高濃度不純物領域と、低濃度不純物領域とを備える。半導体基板は第１導電型である。第１の半導体ウェル領域は第２導電型であり、半導体基板に埋込まれて形成される。第２と第３の半導体ウェル領域は第２導電型であり、第１の半導体ウェル領域の上に接して形成され、互いに距離を隔てて形成される。ゲート電極は第２と第３の半導体ウェル領域の間の半導体基板の領域と第２の半導体ウェル領域の上にゲート絶縁膜を介在させて形成される。１対の高濃度不純物領域は第１導電型であり、ゲート電極の両側にあって第２と第３の半導体ウェル領域の間の半導体基板の領域内と第２の半導体ウェル領域内にそれぞれ形成される。低濃度不純物領域は第１導電型であり、第２の半導体ウェル領域内に形成された高濃度不純物領域の一方に接してゲート電極の側に延びるように形成され、かつ高濃度不純物領域よりも低い不純物濃度を有する。
【０１５２】
半導体記憶装置は、半導体基板と、半導体ウェル領域と、ゲート電極と、１対の高濃度不純物領域と、低濃度不純物領域とを備える。半導体基板は第１導電型である。半導体ウェル領域は第２導電型であり、半導体基板内に形成される。ゲート電極は半導体ウェル領域とそれに隣接した半導体基板の領域との上にゲート絶縁膜を介在させて形成される。１対の高濃度不純物領域は第２導電型であり、ゲート電極の両側にあって半導体基板内と半導体ウェル領域内とにそれぞれ形成される。低濃度不純物領域は第２導電型であり、半導体基板内に形成された高濃度不純物領域の一方に接してゲート電極の側に延びるように形成され、かつ高濃度不純物領域よりも低い不純物濃度を有する。
【０１５３】
半導体記憶装置は、半導体基板と、第１と第２の半導体ウェル領域と、ゲート電極と、１対の高濃度不純物領域と、低濃度不純物領域とを備える。半導体基板は第１導電型である。第１の半導体ウェル領域は第２導電型であり半導体基板に形成される。第２の半導体ウェル領域は第１導電型であり半導体基板内に形成され、第１の半導体ウェル領域に隣接して形成される。ゲート電極は第１と第２の半導体ウェル領域の上にゲート絶縁膜を介在させて形成される。１対の高濃度不純物領域は第２導電型であり、ゲート電極の両側にあって第１と第２の半導体ウェル領域内にそれぞれ形成される。低濃度不純物領域は第２導電型であり、第２の半導体ウェル領域内に形成された高濃度不純物領域の一方に接してゲート電極の側に延びるように形成され、かつ高濃度不純物領域よりも低い不純物濃度を有する。
【０１５４】
半導体記憶装置においては、半導体記憶装置のゲート絶縁膜のドレイン側端部の厚みがゲート絶縁膜の中央部の厚みよりも厚い。
【０１５５】
半導体記憶装置の製造方法は以下（ａ）〜（ｆ）の工程を備える。高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、（ａ）  第１の注入深さで第２導電型の不純物イオンを注入することにより半導体基板内部に第１半導体ウェル領域を形成する工程。（ｂ）  第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより、第１の半導体ウェル領域の上に接するように第２と第３の半導体ウェル領域を互いに距離を隔てて形成する工程。（ｃ）  第２の注入深さで第１導電型の不純物イオンを注入することにより、第２と第３の半導体ウェル領域の間にそれぞれに隣接して第４と第５の半導体ウェル領域を互いに距離を隔てて形成する工程。（ｄ）  第２の注入深さで第２導電型の不純物イオンを注入することにより、第６の半導体ウェル領域を第４と第５の半導体ウェル領域の間に隣接して形成する工程。（ｅ）  第４と第５と第６の半導体ウェル領域上にゲート絶縁膜を介在させてゲート電極を形成する工程。（ｆ）  第２の注入深さよりも浅い第３の注入深さで第１導電型の不純物イオンを注入することにより、第４と第５の半導体ウェル領域よりも高い不純物濃度を有する１対の第１導電型の高濃度不純物領域をゲート電極の両側に形成する工程。
【０１５６】
半導体記憶装置の製造方法は以下（ａ）〜（ｃ）の工程を備える。高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、（ａ）  第１の注入深さで第２導電型の不純物イオンを注入することにより、半導体基板内に第１と第２の半導体ウェル領域を互いに距離を隔てて形成する工程。（ｂ）  第１と第２の半導体ウェル領域と半導体基板の領域との上にゲート絶縁膜を介在させてゲート電極を形成する工程。（ｃ）  ゲート電極の両側で第１と第２の半導体ウェル領域のそれぞれに第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより、第１と第２の半導体ウェル領域よりも高い不純物濃度を有する１対の第２導電型の高濃度不純物領域を形成する工程。
【０１５７】
半導体記憶装置の製造方法は以下（ａ）〜（ｅ）の工程を備える。高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、（ａ）  第１の注入深さで第２導電型の不純物イオンを注入することにより、半導体基板内部に第１の半導体ウェル領域を形成する工程。（ｂ）  第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより、第１の半導体ウェル領域の上に接するように第２と第３の半導体ウェル領域を互いに距離を隔てて形成する工程。（ｃ）  第２の注入深さで第２導電型の不純物イオンを注入することにより、第４の半導体ウェル領域を第２と第３の半導体ウェル領域の間に第１の半導体ウェル領域の上に接するように形成する工程。（ｄ）  第４の半導体ウェル領域と第４の半導体ウェル領域の両側の半導体基板の領域との上にゲート絶縁膜を介在させてゲート電極を形成する工程。（ｅ）  第２の注入深さよりも浅い第３の注入深さで半導体基板内に第１導電型の不純物イオンを注入することにより、半導体基板よりも高い不純物濃度を有する１対の第１導電型の高濃度不純物領域をゲート電極の両側に形成する工程。
【０１５８】
半導体記憶装置の製造方法は（ａ）〜（ｆ）の工程を備える。高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、（ａ）  第１の注入深さで第２導電型の不純物イオンを注入することにより、半導体基板内部に第１の半導体ウェル領域を形成する工程。（ｂ）  第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより、第１の半導体ウェル領域の上に接するように第２と第３の半導体ウェル領域を互いに距離を隔てて形成する工程。（ｃ）  第２の注入深さで第１導電型の不純物イオンを注入することにより、第２と第３の半導体ウェル領域の間に隣接して第４の半導体ウェル領域を形成する工程。（ｄ）  第２と第４の半導体ウェル領域上にゲート絶縁膜を介在させてゲート電極を形成する工程。（ｅ）  第２の注入深さよりも浅い第３の注入深さで第１導電型の不純物イオンを注入することにより、１対の第１導電型の高濃度不純物領域をゲート電極の両側であって第２と第４の半導体ウェル領域内にそれぞれ形成する工程。（ｆ）  第２の半導体ウェル領域内に形成されるべき高濃度不純物領域の一方に接してゲート電極の側に延びるように、高濃度不純物領域よりも低い不純物濃度を有する第１導電型の低濃度不純物領域を形成する工程。
【０１５９】
半導体記憶装置の製造方法は（ａ）〜（ｅ）の工程を備える。高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、（ａ）  第１の注入深さで第２導電型の不純物イオンを注入することにより、半導体基板内部に第１の半導体ウェル領域を形成する工程。（ｂ）  第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより、第１の半導体ウェル領域の上に接するように第２と第３の半導体ウェル領域を互いに距離を隔てて形成する工程。（ｃ）  第２と第３の半導体ウェル領域の間の半導体基板の領域と第２の半導体ウェル領域との上にゲート絶縁膜を介在させてゲート電極を形成する工程。（ｄ）  第２の注入深さよりも浅い第３の注入深さで第１導電型の不純物イオンを注入することにより、１対の第１導電型の高濃度不純物領域をゲート電極の両側でかつ第２と第３の半導体ウェル領域の間の半導体基板の領域内と第２の半導体ウェル領域内にそれぞれ形成する工程。（ｅ）  第２の半導体ウェル領域内に形成されるべき高濃度不純物領域の一方に接してゲート電極の側に延びるように高濃度不純物領域よりも低い不純物濃度を有する第１導電型の低濃度不純物領域を形成する工程。
【０１６０】
半導体記憶装置の製造方法は（ａ）〜（ｄ）の工程を備える。高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、（ａ）  第１の注入深さで第２導電型の不純物イオンを注入することにより、半導体基板内に半導体ウェル領域を形成する工程。（ｂ）  半導体ウェル領域とそれに隣接した半導体基板の領域との上にゲート絶縁膜を介在させてゲート電極を形成する工程。（ｃ）  第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより、１対の第２導電型の高濃度不純物領域をゲート電極の両側でかつ半導体ウェル領域と半導体基板にそれぞれ形成する工程。（ｄ）  半導体基板内に形成される高濃度不純物領域の一方に接してゲート電極の側に延び、かつ高濃度不純物領域よりも低い不純物濃度を有する第２導電型の低濃度不純物領域を半導体基板内に形成する工程。
【０１６１】
半導体記憶装置の製造方法は（ａ）〜（ｅ）の工程を備える。高電圧周辺回路の形成領域を含む第１導電型の半導体基板に、（ａ）  第１の注入深さで第２導電型の不純物イオンを注入することにより半導体基板に第１の半導体ウェル領域を形成する工程。（ｂ）  第１の注入深さで第１導電型の不純物イオンを注入することにより、第１の半導体ウェル領域に隣接するように第２の半導体ウェル領域を形成する工程。（ｃ）  第１と第２の半導体ウェル領域の上にゲート絶縁膜を介在させてゲート電極を形成する工程。（ｄ）  第１の注入深さよりも浅い第２の注入深さで第２導電型の不純物イオンを注入することにより１対の第２導電型の高濃度不純物領域をゲート電極の両側でかつ第１と第２の半導体ウェル領域内にそれぞれ形成する工程。（ｅ）  第２の半導体ウェル領域内に形成される高濃度不純物領域の一方に接してゲート電極の側に延び、かつ高濃度不純物領域よりも低い不純物濃度を有する第２導電型の低濃度不純物領域を形成する工程。
【０１６２】
半導体記憶装置の製造方法は、上記半導体記憶装置の製造方法に以下の工程を加える。ゲート絶縁膜のドレイン側端部となるべき部分に絶縁膜を形成する工程。半導体記憶装置においては、ドレイン側に広い低濃度層が存在するため、ドレイン側の電界強度を減少させることができる。またドレイン側のウェルは注入ウェルである。よって濃度、深さを制御しやすい。
【０１６３】
半導体記憶装置においては、ドレイン側に広い低濃度層が存在するため、ドレイン側の電界強度を減少させることができる。また、ゲート酸化膜全体を厚くするとドレイン電流が減少する。しかし、ドレイン側のゲート酸化膜がゲート酸化膜中央部に比べて厚みが厚くなっているので、ドレイン電流を必要以上に減少させずにドレイン側の電界強度を減少させることができる。また、ドレイン側のウェルは注入ウェルである。よって、濃度、深さを制御しやすい。
【０１６４】
半導体記憶装置の製造方法においては、ドレイン側に広い低濃度拡散層を形成する工程を備える。そのため、ドレイン側の電界強度を減少させることができる。また、高電圧トランジスタ領域５１、５２のソース、ドレインを低電圧トランジスタ領域５３、５４のウェルと同一工程で形成する。よって、マスクや工程を増やすことなく低電圧トランジスタの駆動能力を下げず、かつ高耐圧トランジスタを作ることができる。また、ドレイン側のウェルを注入により形成する工程を備える。よって濃度、深さを制御しやすい。
【０１６５】
半導体記憶装置の製造方法においては、ドレイン側に広い低濃度拡散層を形成する工程を備える。よってドレイン側の電界強度を減少させることができる。また、ドレイン側のゲート酸化膜をゲート酸化膜中央部に比べ厚みを厚くする工程を備える。よって、ドレイン側の電界強度を減少させることができる。また、マスクや工程を増やすことなく低電圧トランジスタの駆動能力を下げずかつ高耐圧トランジスタを作ることができる。また、ドレイン側のウェルを注入によって形成する工程を備える。よって、濃度、深さを制御しやすい。
【０１６６】
半導体記憶装置においては上述のような作用のため、トランジスタの耐圧を向上させることができる。また、トランジスタの耐圧を制御しやすい。
【０１６７】
半導体記憶装置においては上述のような作用のためトランジスタの耐圧を向上させることができる。また、耐圧を制御しやすい。
【０１６８】
半導体記憶装置の製造方法においては、上述のような作用のためトランジスタの耐圧を向上させることができる。また、マスクや工程を増やすことなく、低電圧トランジスタの駆動能力を下げることなく、高耐圧トランジスタを作ることができる。また、耐圧を制御しやすい。
【０１６９】
半導体記憶装置の製造方法においては上述のような作用のためトランジスタの耐圧を向上させることができる。ドレイン側のゲート絶縁膜のマスクや工程を増やすことなく、低電圧トランジスタの駆動能力を下げることなく、高耐圧トランジスタを作ることができる。また、耐圧を制御しやすい。
【図面の簡単な説明】
【０１７０】
【図１】（Ａ）は本発明の半導体記憶装置の実施の形態１の断面図であり、（Ｂ）は、（Ａ）におけるＰＭＯＳ高電圧トランジスタ領域５１の平面図であり、（Ｃ）は（Ａ）におけるＮＭＯＳ高電圧トランジスタ領域５２の平面図である。
【図２】本発明の半導体記憶装置の製造方法の実施の形態１の第１工程を示す断面図である。
【図３】本発明の半導体記憶装置の製造方法の実施の形態１の第２工程を示す断面図である。
【図４】本発明の半導体記憶装置の製造方法の実施の形態１の第３工程を示す断面図である。
【図５】本発明の半導体記憶装置の製造方法の実施の形態１の第４工程を示す断面図である。
【図６】本発明の半導体記憶装置の製造方法の実施の形態１の第５工程を示す断面図である。
【図７】本発明の半導体記憶装置の製造方法の実施の形態１の第６工程を示す断面図である。
【図８】本発明の半導体記憶装置の製造方法の実施の形態１の第７工程を示す断面図である。
【図９】本発明の半導体記憶装置の製造方法の実施の形態１の第８工程を示す断面図である。
【図１０】本発明の半導体記憶装置の製造方法の実施の形態１の第９工程を示す断面図である。
【図１１】本発明の半導体記憶装置の製造方法の実施の形態１の第１０工程を示す断面図である。
【図１２】本発明の半導体記憶装置の製造方法の実施の形態１の第１１工程を示す断面図である。
【図１３】本発明の半導体記憶装置の製造方法の実施の形態１の第１２工程を示す断面図である。
【図１４】本発明の半導体記憶装置の製造方法の実施の形態１の第１３工程を示す断面図である。
【図１５】本発明の半導体記憶装置の製造方法の実施の形態１の第１４工程を示す断面図である。
【図１６】本発明の半導体記憶装置の製造方法の実施の形態２の第４工程を示す断面図である。
【図１７】本発明の半導体記憶装置の実施の形態２を示す断面図である。
【図１８】本発明の半導体記憶装置の製造方法の実施の形態３の第３工程を示す断面図である。
【図１９】本発明の半導体記憶装置の製造方法の実施の形態３の第４工程を示す断面図である。
【図２０】本発明の半導体記憶装置の製造方法の実施の形態３の第７工程を示す断面図である。
【図２１】本発明の半導体記憶装置の実施の形態３を示す断面図である。
【図２２】本発明の半導体記憶装置の製造方法の実施の形態４の第３工程を示す断面図である。
【図２３】本発明の半導体記憶装置の製造方法の実施の形態４の第４工程を示す断面図である。
【図２４】本発明の半導体記憶装置の製造方法の実施の形態４の第７工程を示す断面図である。
【図２５】本発明の半導体記憶装置の実施の形態４を示す断面図である。
【図２６】本発明の半導体記憶装置の製造方法の実施の形態５の第３工程を示す断面図である。
【図２７】本発明の半導体記憶装置の製造方法の実施の形態５の第６工程を示す断面図である。
【図２８】本発明の半導体記憶装置の実施の形態５を示す断面図である。
【図２９】本発明の半導体記憶装置の製造方法の実施の形態６の第３工程を示す断面図である。
【図３０】本発明の半導体記憶装置の製造方法の実施の形態６の第４工程を示す断面図である。
【図３１】本発明の半導体記憶装置の製造方法の実施の形態６の第６工程を示す断面図である。
【図３２】本発明の半導体記憶装置の実施の形態６を示す断面図である。
【図３３】本発明の半導体記憶装置の製造方法の実施の形態７の第１工程を示す断面図である。
【図３４】本発明の半導体記憶装置の実施の形態７を示す断面図である。
【図３５】本発明の半導体記憶装置の製造方法の実施の形態８の第１工程を示す断面図である。
【図３６】本発明の半導体記憶装置の実施の形態８を示す断面図である。
【図３７】本発明の半導体記憶装置の製造方法の実施の形態９の第１工程を示す断面図である。
【図３８】本発明の半導体記憶装置の製造方法の実施の形態９の第４工程を示す断面図である。
【図３９】本発明の半導体記憶装置の実施の形態９を示す断面図である。
【図４０】本発明の半導体記憶装置の製造方法の実施の形態１０の第１工程を示す断面図である。
【図４１】本発明の半導体記憶装置の製造方法の実施の形態１０の第３工程を示す断面図である。
【図４２】本発明の半導体記憶装置の製造方法の実施の形態１０の第４工程を示す断面図である。
【図４３】本発明の半導体記憶装置の製造方法の実施の形態１０の第７工程を示す断面図である。
【図４４】本発明の半導体記憶装置の実施の形態１０を示す断面図である。
【図４５】本発明の半導体記憶装置の製造方法の実施の形態１１の第１工程を示す断面図である。
【図４６】本発明の半導体記憶装置の製造方法の実施の形態１１の第３工程を示す断面図である。
【図４７】本発明の半導体記憶装置の製造方法の実施の形態１１の第４工程を示す断面図である。
【図４８】本発明の半導体記憶装置の製造方法の実施の形態１１の第７工程を示す断面図である。
【図４９】本発明の半導体記憶装置の実施の形態１１を示す断面図である。
【図５０】本発明の半導体記憶装置の製造方法の実施の形態１２の第１工程を示す断面図である。
【図５１】本発明の半導体記憶装置の製造方法の実施の形態１２の第３工程を示す断面図である。
【図５２】本発明の半導体記憶装置の製造方法の実施の形態１２の第６工程を示す断面図である。
【図５３】本発明の半導体記憶装置の実施の形態１２を示す断面図である。
【図５４】本発明の半導体記憶装置の製造方法の実施の形態１３の第１工程を示す断面図である。
【図５５】本発明の半導体記憶装置の製造方法の実施の形態１３の第３工程を示す断面図である。
【図５６】本発明の半導体記憶装置の製造方法の実施の形態１３の第４工程を示す断面図である。
【図５７】本発明の半導体記憶装置の製造方法の実施の形態１３の第６工程を示す断面図である。
【図５８】本発明の半導体記憶装置の実施の形態１３を示す断面図である。
【図５９】従来のＤＩＮＯＲ型フラッシュメモリのブロック図である。
【図６０】従来の半導体記憶装置の周辺回路領域に形成されたＬＤＤ型のトランジスタを示す断面図である。
【図６１】従来のＤＩＮＯＲ型フラッシュメモリの断面図である。
【図６２】寄生バイポーラ効果を説明するためのトランジスタの断面図である。
【図６３】（Ａ）はトランジスタのチャネル方向の位置とチャネル水平方向の電界強度との関係を示す図であり、（Ｂ）はトランジスタのドレイン領域濃度（／ｃｍ3）と、ソース／ドレイン間耐圧（Ｖ）との関係を示す図であり、（Ｃ）は、ＬＤＤ型トランジスタの低濃度不純物領域（μｍ）とドレイン電流（ｍＡ）との関係を示す図であり、（Ｄ）は、トランジスタのゲート酸化膜厚（Å）とドレイン電流（ｍＡ）との関係を示す図である。
【符号の説明】
【０１７１】
１  シリコン基板、６  フィールド酸化膜、８  ボトムｎウェル、１０〜１３  ｎウェル、１５〜１７，４４  ｐウェル、２１  シリコン酸化膜、２４  ゲート電極、２６  ｎ型低濃度不純物領域、２８  ｐ型低濃度不純物領域、２９  サイドウォール絶縁膜、３１  ｎ型高濃度不純物領域、３３  ｐ型高濃度不純物領域、４５，６１，６２，６３，６６，６８，６９，７０  ｐＭＯＳ高電圧トランジスタ、４６，６４，６５，６７，７１，７２  ｎＭＯＳ高電圧トランジスタ、４７  ｐＭＯＳ低電圧トランジスタ、４８  ｎＭＯＳ低電圧トランジスタ、４９  メモリセル、５１  ｐＭＯＳ高電圧トランジスタ領域、５２  ｎＭＯＳ高電圧トランジスタ領域、５３  ｐＭＯＳ低電圧トランジスタ領域、５４  ｎＭＯＳ低電圧トランジスタ領域、５５  メモリセル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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