(57)【特許請求の範囲】
【請求項１】
複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、
第１導電型の第１の半導体層と、
前記第１の半導体層上に配置された第１導電型の第２の半導体層と、
前記第２の半導体層上に配置され、前記複数のメモリセルトランジスタのそれぞれの第２導電型のソース領域、第２導電型のドレイン領域、及び第２導電型のチャネル領域を周期的に配置した第３の半導体層
とを備え、前記第２の半導体層の不純物密度が第１の半導体層の不純物密度よりも低く、前記第１の半導体層と前記第２の半導体層とが接し、前記第２の半導体層が前記第１の半導体層から前記第３の半導体層への不純物の拡散を抑制することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第３の半導体層が、炭化シリコンからなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の半導体層の下に、第２導電型の第４の半導体層を更に備えることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタの列方向における単位配列の一端に隣接し、前記第３の半導体層に設けられた第１導電型のチャネル領域、第２導電型のソース領域、及び前記一端に位置する前記メモリセルトランジスタのソース領域となる第２導電型のドレイン領域を備える選択ゲートトランジスタを前記単位配列毎に更に備えることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の半導体層が前記メモリセルトランジスタの単位配列及び前記選択ゲートトランジスタのドレイン領域の下に選択的に配置され、前記選択ゲートトランジスタのチャネル領域及びソース領域が前記第１の半導体層と接していることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２の半導体層が前記メモリセルトランジスタの単位配列、及び前記選択ゲートトランジスタのソース領域及びドレイン領域の下に選択的に配置され、前記選択ゲートトランジスタのチャネル領域が前記第１の半導体層と接していることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルトランジスタは、熱平衡状態において前記メモリセルトランジスタのチャネル導通部分が残るデプレッション型、及び熱平衡状態において前記メモリセルトランジスタのチャネル領域が完全空乏化するエンハンスメント型のいずれかであることを特徴とする請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。ＥＥＰＲＯＭにおいて、互いに交差する行（ロウ）方向のワード線と列（カラム）方向のビット線との交点にそれぞれメモリセルトランジスタが配置されてセルアレイが構成される。ＥＥＰＲＯＭにおいて、複数のメモリセルトランジスタが直列接続され、一括消去が可能なＮＡＮＤ型フラッシュＥＥＰＲＯＭが良く用いられる。
【０００３】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、例えば、ｎ型のソース及びドレイン領域と、ソース及びドレイン領域間のｐ型のチャネル領域を有する。チャネル領域上には、浮遊ゲート電極と制御ゲート電極を積層したスタックゲート構造をなしている。
【０００４】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、メモリセルの高密度化に伴いメモリセルトランジスタのソース及びドレイン領域の間隔が狭くなり、ショートチャネル効果の影響が大きくなってきている。
【特許文献１】特開２０００−１７４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセルトランジスタのショートチャネル効果を低減可能な不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、複数のメモリセルトランジスタがマトリクス状に配置された不揮発性半導体記憶装置であって、（イ）第１導電型の第１の半導体層と、（ロ）第１の半導体層上に配置された第１導電型の第２の半導体層と、（ハ）第２の半導体層上に配置され、複数のメモリセルトランジスタのそれぞれの第２導電型のソース領域、第２導電型のドレイン領域、及び第２導電型のチャネル領域を周期的に配置した第３の半導体層とを備え、第２の半導体層の不純物密度が第１の半導体層の不純物密度よりも低く、第１の半導体層と第２の半導体層とが接し、第２の半導体層が第１の半導体層から第３の半導体層への不純物の拡散を抑制する不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、メモリセルトランジスタのショートチャネル効果を低減可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面値との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや値は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの値の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
また、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では第１導電型がｐ型、第２導電型がｎ型の場合を説明するが、第１導電型がｎ型、第２導電型がｐ型でもあっても良い。ｎ型とｐ型を入れ替える場合には、印加電圧の極性も逆転する。
【００１１】
本発明の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、複数のメモリセルトランジスタＭＴ11〜ＭＴ1nがマトリクス状に配置された不揮発性半導体記憶装置であって、第１導電型（ｐ+型）の第１の半導体層（半導体基板）１と、第１の半導体層１上に配置され、第１の半導体層１からの上方への不純物の拡散を抑制する第２の半導体層２と、第２の半導体層２上に配置され、複数のメモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれの第２導電型（ｎ+型）のソース領域４２１〜４２ｎ、第２導電型（ｎ+型）のドレイン領域４２２〜４２（ｎ＋１）、及び第２導電型（ｎ-型）のチャネル領域４１１〜４１ｎを周期的に配置した第３の半導体層３と備えるＮＡＮＤ型フラッシュＥＥＰＲＯＭである。
【００１２】
図１は図２に示した列方向に沿ったＡ−Ａ切断面で見た場合の断面図を示す。図１に示すように、図１において、例えばｎ個（ｎは整数）のメモリセルトランジスタＭＴ11〜ＭＴ1nが列方向に順に隣接して配置されている。メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、浮遊ゲート電極１３と制御ゲート電極１５が積層されたスタックゲート構造である。
【００１３】
例えば、メモリセルトランジスタＭＴ11は、第３の半導体層３に配置された対向するｎ+型のソース及びドレイン領域４２１，４２２と、ソース及びドレイン領域４２１，４２２に挟まれたｎ-型のチャネル領域４１１と、チャネル領域４１１上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備える。メモリセルトランジスタＭＴ12は、第３の半導体層３に配置された対向するｎ+型のソース及びドレイン領域４２２，４２３と、ソース及びドレイン領域４２２，４２３に挟まれたｎ-型のチャネル領域４１２と、チャネル領域４１２上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備える。・・・・・メモリセルトランジスタＭＴ1nは、第３の半導体層３に配置された対向するｎ+型のソース及びドレイン領域４２ｎ，４２（ｎ＋１）と、ソース及びドレイン領域４２ｎ，４２（ｎ＋１）に挟まれたｎ-型のチャネル領域４１ｎと、チャネル領域４１ｎ上に絶縁されて配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に絶縁されて配置された制御ゲート電極１５とを備える。
【００１４】
チャネル領域４１１〜４１ｎのそれぞれの上には、ゲート絶縁膜（トンネル酸化膜）１２を介して浮遊ゲート電極１３がそれぞれ配置され、浮遊ゲート電極１３上には電極間絶縁膜１４を介して制御ゲート電極１５がそれぞれ配置される。
【００１５】
メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、列方向に隣接するメモリセルトランジスタＭＴ11〜ＭＴ1nと、ソース及びドレイン領域４２１〜４２（ｎ＋１）を互いに共有する。「互いに共有する」とは、隣接するメモリセルトランジスタＭＴ11〜ＭＴ1n間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。例えば、一つのメモリセルトランジスタＭＴ11のドレイン領域４２２が、隣接する他のメモリセルトランジスタＭＴ12のソース領域４２２となる。ソース領域４２１〜４２ｎ、チャネル領域４１１〜４１ｎ及びドレイン領域４２２〜４２（ｎ＋１）は、逐次一の列方向に延伸し、他の列方向のメモリセルトランジスタの対応するソース領域、チャネル領域及びドレイン領域とは分離するように複数本平行配列される。
【００１６】
メモリセルトランジスタＭＴ11〜ＭＴ1nは、デプレッション型又はエンハンスメント型のＭＩＳトランジスタである。「ＭＩＳトランジスタ」とは、ゲート電圧によるチャネル電流の制御を、ゲート電極とチャネル間に配置された絶縁膜（ゲート絶縁膜）を介して行う電界効果型トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）と定義される。ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ2膜）が用いられる場合には、金属・酸化物・半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）と呼ばれる。
【００１７】
メモリセルトランジスタＭＴ11〜ＭＴ1nがデプレッション型となるかエンハンスメント型となるかは、熱平衡状態におけるチャネル領域４１１〜４１ｎの空乏層の伸びで決まる。熱平衡状態においてチャネル領域４１１〜４１ｎが完全空乏化しない場合、即ち部分空乏化したり、全く空乏化せずにチャネル導通部分が残る場合はデプレッション型となる。他方、熱平衡状態においてチャネル領域４１１〜４１ｎが完全空乏化する場合は、エンハンスメント型となる。熱平衡状態でチャネル領域４１１〜４１ｎが完全空乏化するか、チャネル導通部分が残るかは、チャネル領域４１１〜４１ｎの不純物密度及び厚さにより決定され、適宜調整可能である。
【００１８】
ＭＩＳトランジスタのゲート絶縁膜の材料としては、ＳｉＯ2の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等が使用可能である。
【００１９】
電極間絶縁膜１４の材料としては、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ3）、酸フッ化シリコン（ＳｉＯxＦy）、及びポリイミド等の有機樹脂等が使用可能である。
【００２０】
第１の半導体層１は、例えばシリコン（Ｓｉ）基板である。第２の半導体層２は、第１の半導体層１からの上方への不純物の拡散を抑制する機能を有し、例えば第１の半導体層１よりも不純物密度が低いｐ-型を有するエピタキシャル層である。第３の半導体層３は、例えばエピタキシャル層であり、ソース及びドレイン領域４２１〜４２（ｎ＋１）やチャネル領域４１１〜４１ｎが設けられている。
【００２１】
メモリセルトランジスタＭＴ11〜ＭＴ1nの列方向の両端には、それぞれ隣接して２つの選択ゲートトランジスタＳＴＳ1，ＳＴＤ1が配置されている。選択ゲートトランジスタＳＴＳ1は、列方向の単位配列の一端に位置するメモリセルトランジスタＭＴ11のソース領域４２１と共通領域となるｎ+型のドレイン領域４２１と、ドレイン領域４２１に隣接して配置されたｐ型のチャネル領域４２と、チャネル領域４２に隣接して配置されたｎ+型のソース領域４３と、チャネル領域４２上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ａ，１５ａとを備えるエンハンスメント型ＭＩＳトランジスタである。ドレイン領域４２１、チャネル領域４２及びソース領域４３は第３の半導体層３に設けられる。選択ゲートトランジスタＳＴＳ1に隣接して、ソース領域４３上にソース線コンタクトプラグ１８が配置されている。
【００２２】
一方、選択ゲートトランジスタＳＴＤ1は、列方向の単位配列の他端に位置するメモリセルトランジスタＭＴ1nのドレイン領域４２（ｎ＋１）と共通領域となるｎ+型のソース領域４２（ｎ＋１）と、ソース領域４２（ｎ＋１）に隣接して配置されたｐ型のチャネル領域４４と、チャネル領域４４に隣接して配置されたｎ+型のドレイン領域４５と、チャネル領域４４上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ｂ，１５ｂとを備えるエンハンスメント型ＭＩＳトランジスタである。ソース領域４２（ｎ＋１）、チャネル領域４４及びドレイン領域４５は第３の半導体層３に設けられる。選択ゲートトランジスタＳＴＤ1に隣接して、ドレイン領域４５上にビット線コンタクトプラグ１７が配置されている。
【００２３】
図２に、一例として例えばｍ×ｎ（ｍは整数）個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnがマトリクス状に配置された場合を示す。図２において、セルアレイの列方向に沿って、上から順に、ソース線コンタクトプラグ１８に接続されたソース線ＳＬ、選択ゲートトランジスタＳＴＳ1の選択ゲート電極１３ａ，１５ａが接続された選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれの制御ゲート電極１５が接続されたワード線ＷＬ1〜ＷＬn、選択ゲートトランジスタＳＴＤ1の選択ゲート電極１３ｂ，１５ｂが接続された選択ゲート線ＳＧＤが配列している。行方向には、それぞれビット線コンタクトプラグ１７に接続され、列方向に延伸するビット線ＢＬ1，ＢＬ2，・・・・・ＢＬmが順にｍ本配列されている。
【００２４】
図３は、図２に示した行方向に沿ったＢ−Ｂ切断面で見た場合の断面図を示す。図３に示すように、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21のそれぞれの浮遊ゲート電極１３及びチャネル領域４１間には素子分離絶縁膜６が埋め込まれている。即ち、素子分離絶縁膜６により、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21は互いに完全に素子分離される。なお、図示を省略しているが、複数のメモリトランジスタからなるセルアレイの外側に第１の半導体層１上に配置されたセルアレイの周辺回路を更に備えることは勿論である。
【００２５】
図１〜図３に示した実施の形態に係る不揮発性半導体記憶装置の等価回路を図４に示す。図４に示すように、セルアレイ１００には、メモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが含まれている。セルアレイ１００において、メモリセルトランジスタＭＴ11〜ＭＴ1n、及び選択ゲートトランジスタＳＴＳ1，ＳＴＤ1が直列接続されてセルユニット１１１（単位配列）を構成している。選択ゲートトランジスタＳＴＳ2〜ＳＴＳm、メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmn、及び選択ゲートトランジスタＳＴＤ2〜ＳＴＤmもそれぞれ直列接続されてセルユニット（単位配列）１１２，・・・・・，１１ｍを構成している。セルユニット１１１，１１２，・・・・・，１１ｍがそれぞれ行方向に順に配列されてマトリクスをなしている。
【００２６】
直列接続された一群のメモリトランジスタＭＴ11〜ＭＴ1nの単位配列の端部に位置するメモリセルトランジスタＭＴ11のソース領域４２１には、メモリトランジスタＭＴ11〜ＭＴ1nを選択するエンハンスメント型の選択ゲートトランジスタＳＴＳ1のドレイン領域４２１が接続されている。直列接続された一群のメモリトランジスタＭＴ11〜ＭＴ1nの単位配列の端部に位置するメモリセルトランジスタＭＴ1nのドレイン領域４２（ｎ＋１）には、メモリトランジスタＭＴ11〜ＭＴ1nを選択するエンハンスメント型の選択ゲートトランジスタＳＴＤ1のソース領域４２（ｎ＋１）が接続される。セルユニット１１２，・・・・・，１１ｍについても同様である。
【００２７】
選択ゲートトランジスタＳＴＳ1〜ＳＴＳmのソースには、共通のソース線ＳＬが接続される。ソース線ＳＬにはソース線ＳＬに電圧を供給するソース線ドライバ１０３が接続される。選択ゲートトランジスタＳＴＳ1〜ＳＴＳmの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ1〜ＳＴＤmの共通の選択ゲート線ＳＧＤと、メモリセルトランジスタＭＴ11，ＭＴ21，・・・・・，ＭＴm1，メモリセルトランジスタＭＴ12，ＭＴ22，・・・・・，ＭＴm2、・・・・・メモリセルトランジスタＭＴ1n，ＭＴ2n，・・・・・，ＭＴmnのそれぞれのワード線ＷＬ1〜ＷＬnは、ロウデコーダ１０１に接続される。ロウデコーダ１０１は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線ＷＬ1〜ＷＬm及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に動作電圧を供給する。選択ゲートトランジスタＳＴＤ1〜ＳＴＤmのそれぞれのドレインにはビット線ＢＬ1〜ＢＬmがそれぞれ接続される。ビット線ＢＬ1〜ＢＬmには、センスアンプ１０２及びカラムデコーダ１０４が接続される。カラムデコーダ１０４は、列アドレス信号をデコードして列アドレスデコード信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ1〜ＢＬmのいずれかを選択する。センスアンプ１０２は、ロウデコーダ１０１及びカラムデコーダ１０４によって選択されたメモリセルトランジスタから読み出したデータを増幅する。
【００２８】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、消去動作及び読み出し動作を順に説明する。一例として、本発明の実施の形態に係る不揮発性半導体記憶装置がデプレッション型の場合を説明する。図１に示したメモリセルトランジスタＭＴ11が浮遊ゲート電極１３に電子が蓄積されていない初期状態（データが１）のとき、メモリセルトランジスタＭＴ11の閾値電圧は、メモリセルトランジスタＭＴ11がデプレッション型であるので、図５に示すように、負の閾値電圧Ｖeである。
【００２９】
まず、実施の形態に係る不揮発性半導体記憶装置の書き込み動作の一例を図６及び図７を用いて説明する。図６及び図７では、書き込み動作及び読み出し動作時にメモリセルトランジスタＭＴ11を選択する場合について説明する。選択されたメモリセルトランジスタＭＴ11を「選択メモリセルトランジスタ」、選択されないメモリセルトランジスタＭＴ12〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnを「非選択メモリセルトランジスタ」という。また、選択メモリセルトランジスタＭＴ11に接続されたビット線ＢＬ1及びワード線ＷＬ1を「選択ビット線」及び「選択ワード線」、非選択メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnのみ接続されたビット線ＢＬ2〜ＢＬm及びワード線ＷＬ2〜ＷＬnを「非選択ビット線」及び「非選択ワード線」という。
【００３０】
選択ビット線ＢＬ1には０Ｖ、ソース線ＳＬには電源電圧Ｖcc（例えば３Ｖ）がそれぞれ印加される。選択ゲート線ＳＧＳには０Ｖが印加されてエンハンスメント型の選択ゲートトランジスタＳＴＳ1がオフ状態となり、ソース線ＳＬがカットオフ状態となる。選択ゲート線ＳＧＤには電源電圧Ｖcc（例えば３Ｖ）が印加されてエンハンスメント型の選択ゲートトランジスタＳＴＤ1がオン状態となり、選択ビット線ＢＬ1の０Ｖが選択メモリセルトランジスタＭＴ1nに転送される。
【００３１】
選択ワード線ＷＬ1には書き込み電圧Ｖpgm（例えば２０Ｖ）、及び非選択ワード線ＷＬ2〜ＷＬmには中間電位Ｖpass（例えば１０Ｖ）がそれぞれ印加される。選択メモリセルトランジスタＭＴ11、及び非選択メモリセルトランジスタＭＴ12〜ＭＴ1nはすべてオン状態となり、選択ビット線ＢＬ1の０Ｖを選択メモリセルトランジスタＭＴ11に転送する。
【００３２】
選択メモリセルトランジスタＭＴ11においては、図１に示した制御ゲート電極１５に書き込み電圧Ｖpgm（例えば２０Ｖ）が印加され、選択ビット線から０Ｖが転送されている浮遊ゲート電極１３直下のチャネル領域４１１と、浮遊ゲート電極１３間に高電界がかかり、ゲート絶縁膜１２を介して浮遊ゲート電極１３に電子が注入される。浮遊ゲート電極１３に電子が蓄積されると、選択メモリセルトランジスタＭＴ11の閾値電圧は、図５に示すように、負の閾値電圧ＶｅからΔＶだけ上昇して正の閾値電圧Ｖｐとなり、書き込み状態（データが０）となる。
【００３３】
一方、例えば非選択ビット線ＢＬ2〜ＢＬmには電源電圧Ｖcc（例えば３Ｖ）がそれぞれ印加される。前述したように、選択ゲート線ＳＧＳには０Ｖが印加されているので選択ゲートトランジスタＳＴＳ2〜ＳＴＳmはオフ状態で、ソース線ＳＬがカットオフ状態である。選択ゲート線ＳＧＤには電源電圧Ｖcc（例えば３Ｖ）が印加されているので、選択ゲートトランジスタＳＴＤ2〜ＳＴＤmがオン状態で、非選択ビット線ＢＬ2〜ＢＬmの電源電圧Ｖccからの選択ゲートトランジスタＳＴＤ2〜ＳＴＤmの閾値電圧Ｖthを引いた電圧（例えば３Ｖ−Ｖth[Ｖ]）が非選択メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnに転送される。ここで、選択ゲート線ＳＧＳがカットオフ状態になっているので、選択ゲートトランジスタＳＴＤ2〜ＳＴＤmのゲートと上記転送されたソースとの電位差が、Ｖcc−（Ｖcc−Ｖth）＝Ｖth[Ｖ]となる。したがって、選択ゲートトランジスタＳＴＤ2〜ＳＴＤmもカットオフ状態になる。
【００３４】
選択ゲートトランジスタＳＴＤ2〜ＳＴＤm、及び選択ゲートトランジスタＳＴＳ2〜ＳＴＳmがカットオフされると、非選択メモルセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmn下のチャネルはオンになった状態で、かつソース線ＳＬ及びビット線ＢＬ2〜ＢＬmからはフローティングの状態となる。Ｖpgm／Ｖpass電位のカップリングにより、フローティングとなったチャネルの電位が昇圧される（Ｖcc以上、Ｖpass以下で例えば７〜８Ｖ）。
【００３５】
このようにして、非選択メモルセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnのチャネル電位が昇圧されるため、非選択メモリセルトランジスタＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnの制御ゲート電極１５にも書き込み電圧Ｖpgm（例えば２０Ｖ）が印加されたとしても、非選択メモリセルトランジスタＭＴ21〜ＭＴm1のチャネル領域と浮遊ゲート電極１３間の電位差が小さくなっており、電子が浮遊ゲート電極１３へ注入されない。
【００３６】
次に、実施の形態に係る不揮発性半導体記憶装置の消去動作の一例を図６及び図８を用いて説明する。ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、選択されたブロック内のすべてのメモリセルトランジスタを一括して消去可能である。ここでは、セルアレイ１００のＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが一括消去される例を説明する。
【００３７】
すべてのビット線ＢＬ1〜ＢＬm及びソース線ＳＬにはそれぞれ消去電圧Ｖera（例えば２０Ｖ）が印加される。選択ゲート線ＳＧＤには初期電圧Ｖsgd（例えば４Ｖ）が印加されて選択ゲートトランジスタＳＴＤ1がオン状態となり、ビット線ＢＬ1〜ＢＬmの消去電圧Ｖera（例えば２０Ｖ）がメモリセルトランジスタＭＴ1n，ＭＴ2n，・・・・・，ＭＴmnへ転送される。選択ゲート線ＳＧＳには初期電圧Ｖsgs（例えば４Ｖ）が印加されて選択ゲートトランジスタＳＴＳ1がオン状態となり、ソース線ＳＬの消去電圧Ｖera（例えば２０Ｖ）がメモリセルトランジスタＭＴ11，ＭＴ21，・・・・・，ＭＴm1へ転送される。
【００３８】
すべてのワード線ＷＬ1〜ＷＬnには０Ｖが印加される。メモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnはデプレッション型のノーマリ・オン型であるので、制御ゲート電極１５に０Ｖが印加されるとオン状態となる。第３の半導体層３に消去電圧Ｖera（例えば２０Ｖ）が印加されると、浮遊ゲート電極１３から電子がゲート絶縁膜１２を介してチャネル領域に引き抜かれる。浮遊ゲート電極１３から電子が放出されると、選択メモリセルトランジスタＭＴ11の閾値電圧は、図５に示すように正の閾値電圧ＶｐからΔＶだけ低下して負の閾値電圧Ｖｅとなり、消去状態（データが１）となる。この結果、メモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnは一括消去される。
【００３９】
次に、実施の形態に係る不揮発性半導体記憶装置の読み出し動作の一例を図６及び図９を用いて説明する。ビット線ＢＬ1〜ＢＬmには、プリチャージ電圧Ｖbl（例えば１Ｖ）、ソース線ＳＬには０Ｖがそれぞれ印加される。選択ゲート線ＳＧＳに電源電圧Ｖcc（例えば３Ｖ）が印加されて選択ゲートトランジスタＳＴＳ1はオン状態となり、ソース線ＳＬの０ＶがメモリセルトランジスタＭＴ11，ＭＴ21，・・・・・，ＭＴm1へ転送される。選択ゲート線ＳＧＤに電源電圧Ｖcc（例えば３Ｖ）を印加されて選択ゲートトランジスタＳＴＤ1がオン状態となり、ビット線ＢＬ1〜ＢＬmのプリチャージ電圧Ｖbl（例えば１Ｖ）がメモリセルトランジスタＭＴ1n，ＭＴ2n，・・・・・，ＭＴmnへそれぞれ転送される。
【００４０】
非選択ワード線ＷＬ2〜ＷＬmには電源電圧Ｖccよりも大きな電圧Ｖread（例えば４．５Ｖ）が印加されて、非選択メモリセルトランジスタＭＴ12〜ＭＴ1n，ＭＴ22〜ＭＴ2n，ＭＴm2〜ＭＴmnはオン状態となり、トランスファートランジスタとして機能する。選択ワード線ＷＬ1には０Ｖが印加される。メモリセルトランジスタＭＴ11において、図１０又は図１１に示すように、制御ゲート電極１５に０Ｖが印加される。図１０に示すように浮遊ゲート電極１３に電子が蓄積されていないとき、図５に示すように選択メモリセルトランジスタＭＴ11の閾値電圧Ｖｅが０Ｖよりも低い。このため、制御ゲート電極１５の印加電圧が０Ｖでも選択メモリセルトランジスタＭＴ11がオン状態となり、チャネル電流が流れる。一方、図１１に示すように、浮遊ゲート電極１３に電子が蓄積されているとき、図５に示すように選択メモリセルトランジスタＭＴ11の閾値電圧Ｖｐが０Ｖよりも高い。このとき、浮遊ゲート電極１３直下のチャネル領域４１１の空乏層が広がり、メモリセルトランジスタＭＴ11はオフ状態となるので、チャネル電流が流れない。選択メモリセルトランジスタＭＴ11にチャネル電流が流れれば消去状態（データが「１」）と判定され、チャネル電流が流れなければ書き込み状態（データが「０」）と判定される。
【００４１】
なお、メモリセルトランジスタＭＴ11〜ＭＴ1nが、熱平衡状態においてｎ型のチャネル領域が完全空乏化したエンハンスメント型のノーマリ・オフ型の場合でも、バイアス印加したときに電荷蓄積層を形成してオンするので、デプレッション型のメモリセルトランジスタと同様の駆動をさせることができる。
【００４２】
図３６に、比較例としてのエンハンスメント型で反転チャネル型のメモリセルトランジスタＭＴ111〜ＭＴ11nを示す。メモリセルトランジスタＭＴ111〜ＭＴ11nは、ｐ型の半導体基板１１１の上部に設けられたｎ+型のソース及びドレイン領域１１０と、ソース及びドレイン領域１１０間のチャネル領域上に配置された浮遊ゲート電極１１３及び制御ゲート電極１１５を備える。エンハンスメント型で反転チャネル型のメモリセルトランジスタＭＴ111〜ＭＴ11nでは、微細化に伴ってソース及びドレイン領域１１０間のチャネル領域の幅Ｗｃが狭くなりショートチャネル効果の影響が大きくなる。これに対して、図１に示したメモリセルトランジスタＭＴ11〜ＭＴ1nは、同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するので、ショートチャネル効果の影響を低減することができる。
【００４３】
また、不揮発性半導体記憶装置のメモリセル密度向上に伴い、書き込み動作時にセルに高いバイアスを印加した際、チャネル領域にかかる電界が相対的に高くなり、絶縁破壊してしまう場合がある。これに対して、本発明の実施の形態によれば、ソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎが設けられた第３の半導体層３と第１の半導体層（半導体基板）１の間に、第１の半導体層１よりも低不純物密度の第２の半導体層２を介在させることにより、逆バイアスが印加された場合でも、接合部分の電界が緩和されて耐圧を向上させることができる。
【００４４】
更に、図１１に示すように選択メモリセルトランジスタＭＴ11の浮遊ゲート電極１３に電子が蓄積されている場合に、読み出し動作時に制御ゲート電極１５に０Ｖが印加されるとチャネル領域４１１を空乏化するので、選択メモリセルトランジスタＭＴ11を十分にオフ状態とすることができる。
【００４５】
また、ソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎに同一導電型を用いたＮＡＮＤ型フラッシュＥＥＰＲＯＭでも、チャネル領域がソース領域及びドレイン領域と異なる導電型の一般的なＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合と同様に、図５に示すように書き込み動作、消去動作及び読み出し動作時に、同一極性の印加電圧で動作可能となる。したがって、正負の両極性の動作電圧を印加する場合と比べて、タイミング調整が容易となり、周辺回路部の面積が小さくてすむ。
【００４６】
更に、図１に示したメモリセルトランジスタＭＴ11〜ＭＴ1nと列方向に直列接続された選択ゲートトランジスタＳＴＳ1，ＳＴＤ1はエンハンスメント型のトランジスタであるので、ソース線ＳＬ及びビット線ＢＬ1のカットオフが容易となる。
【００４７】
更に、図３７に示すように、比較例のメモリセルトランジスタＭＴ111，ＭＴ121間は、素子分離領域（ＳＴＩ）１０６で行方向に互いに分離されており、素子分離領域（ＳＴＩ）１０６間の寄生容量Ｃstiが生じる。これに対して、図３に示すように、行方向のメモリセルトランジスタＭＴ11，ＭＴ21同士は、素子分離絶縁膜６により完全に分離される。したがって、図３７に示した素子分離領域（ＳＴＩ）１０６間の寄生容量Ｃstiの影響を低減でき、パンチスルー耐圧やフィールド反転耐圧等を考慮しなくても良くなる。このため、図３に示した行方向における素子分離絶縁膜６の幅Ｗｓは、リソグラフィ技術やエッチング技術の最小幅に設定可能である。
【００４８】
なお、メモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnを駆動する図示を省略した周辺回路（ＭＯＳトランジスタ）も、第１の半導体層１上に成膜された第２の半導体層２上に形成可能である。ＣＭＯＳ回路に用いられるｎチャネルＭＯＳトランジスタでは、選択ゲートトランジスタと同様に、ｐ型の不純物拡散層とｎ型の不純物拡散層を用いれば良い。ＣＭＯＳ回路に用いられるｐチャネルＭＯＳトランジスタでは、ｎ型の不純物拡散層とｐ型の不純物拡散層を用いれば良い。
【００４９】
次に、実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。ここで、図２のＡ−Ａ方向の切断面で見た列方向の工程断面図を図１２（ａ），図１３（ａ），・・・・・，図２６（ａ）に示し、合わせてＢ−Ｂ方向の切断面で見た行方向の工程断面図を図１２（ｂ），図１３（ｂ），・・・・・，図２６（ｂ）に示す。なお、図１２（ａ）〜図２６（ｂ）に示した不揮発性半導体記憶装置の製造方法は一例であり、この変形例を含めてこれ以外の種々の製造方法により実現可能であることは勿論である。
【００５０】
（イ）図１２（ａ）及び図１２（ｂ）に示すように、ｐ型の第１の半導体層（半導体基板）１を用意し、第１の半導体層１上に、第１の半導体層１のｐ型不純物密度よりも低濃度のｐ型のエピタキシャル層を成長させて第２の半導体層２を形成する。或いは、第１の半導体層１上にノンドープでエピタキシャル層を成長した後に、エピタキシャル層にボロン（11Ｂ+）等のｐ型不純物をイオン注入し熱処理して第２の半導体層２を形成しても良い。引き続き、第２の半導体層２上にｎ型のエピタキシャル層を成長させて第３の半導体層３を形成する。或いは、第２の半導体層２上にノンドープでエピタキシャル層を成長した後に、エピタキシャル層に燐（31Ｐ+）又は砒素（75Ａｓ+）等のｎ型不純物をイオン注入し熱処理して第２の半導体層２を形成しても良い。なお、第１の半導体層１上にｎ型のエピタキシャル層を成長した後に、ｎ型のエピタキシャル層の底部にｐ型不純物をイオン注入し熱処理して、第２の半導体層２及び第３の半導体層３をそれぞれ形成しても良い。
【００５１】
（ロ）次に、第３の半導体層３上にレジスト膜を塗布し、リソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、図１３（ａ）及び図１３（ｂ）に示すように、パターニングされたレジスト膜２０をマスクとして用いて11Ｂ+等のｐ型不純物をイオン注入する。残存したレジスト膜２０はレジストリムーバ等を用いて除去される。なお、セルアレイの他の周辺回路を形成する領域にも、必要であればレジスト膜を塗布してパターニングしたうえで適宜イオン注入が行われる。その後熱処理を行い、図１４（ａ）及び図１４（ｂ）に示すように、第３の半導体層３に注入された不純物イオンを活性化する。この結果、選択ゲートトランジスタ形成領域にｐ-型の不純物拡散層４０ａ，４０ｂが形成される。
【００５２】
（ハ）次に、図１５（ａ）及び図１５（ｂ）に示すように、熱酸化法によりＳｉＯ2膜等のゲート絶縁膜（トンネル酸化膜）１２を１ｎｍ〜１５ｎｍ程度形成する。次に、ゲート絶縁膜１２の上に減圧ＣＶＤ（ＲＰＣＶＤ）法により浮遊ゲート電極となる燐ドープの第１ポリシリコン層（浮遊ゲート電極）１３を１０ｎｍ〜２００ｎｍ程度堆積する。次にＣＶＤ法によりＳｉ3Ｎ4膜等のマスク膜５を５０ｎｍ〜２００ｎｍ程度堆積する。
【００５３】
（ニ）次に、マスク膜５上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いた反応性イオンエッチング（ＲＩＥ）法により、マスク膜５の一部を選択的に除去する。エッチング後にレジスト膜を除去する。マスク膜５をマスクにして、ＲＩＥ法等により第１ポリシリコン層１３、ゲート絶縁膜１２、第３の半導体層３、及び第２の半導体層２の一部を列方向に選択的に除去する。この結果、図１６（ａ）及び図１６（ｂ）に示すように、第１ポリシリコン層１３、ゲート絶縁膜１２、第３の半導体層３及び第２の半導体層２を貫通する溝部７が形成される。なお、図１６（ｂ）では第１の半導体層１の一部が除去されているが、第１の半導体層１は平坦なままであって良い。また、エッチング溝部７が、第２の半導体層２を貫通せずに、第２の半導体層２が深さ方向に残存していても良く、第２の半導体層２の表面が平坦なままであっても良い。
【００５４】
（ホ）次に、図１７（ａ）及び図１７（ｂ）に示すように、ＣＶＤ法等により溝部７に素子分離絶縁膜６を２００ｎｍ〜１５００ｎｍ程度埋め込む。そして、図１８（ａ）及び図１８（ｂ）に示すように、化学的機械的研磨（ＣＭＰ）法により素子分離絶縁膜６を平坦化する。このとき、素子分離絶縁膜６の上面がゲート絶縁膜１２より高い位置にある。この結果、行方向のメモリセルトランジスタＭＴ11，ＭＴ21は、互いに完全に素子分離される。なお、図１６（ａ）及び図１６（ｂ）に示したマスク膜５を除去してから、図１７（ａ）及び図１７（ｂ）に示すように素子分離絶縁膜６を堆積し、ＣＭＰにより図１８（ａ）及び図１８（ｂ）に示すように素子分離絶縁膜を平坦化しても良い。
【００５５】
（ヘ）次に、図１９（ａ）及び図１９（ｂ）に示すように、ＣＶＤ法等により、第１ポリシリコン層１３の上面及び素子分離絶縁膜６の上面に電極間絶縁膜１４を堆積する。引き続き、電極間絶縁膜１４上にレジスト膜２３を塗布し、リソグラフィ技術を用いてレジスト膜２３をパターニングする。引き続き、図２０（ａ）及び図２０（ｂ）に示すように、パターニングされたレジスト膜２３をマスクとして用いて、ＲＩＥ等により電極間絶縁膜１４の一部に開口部８を形成する。その後、図２１（ａ）及び図２１（ｂ）に示すように、ＣＶＤ法により電極間絶縁膜１４上に燐ドープの制御ゲート電極となる第２ポリシリコン層（制御ゲート電極）１５を１０ｎｍ〜２００ｎｍ程度堆積する。
【００５６】
（ト）第２ポリシリコン層１５上にレジスト膜２４を塗布し、リソグラフィ技術を用いてレジスト膜２４をパターニングする。引き続き、図２２（ａ）及び図２２（ｂ）に示すように、パターニングされたレジスト膜２４をマスクとして用いて、ＲＩＥにより行方向に第２ポリシリコン層１５、電極間絶縁膜１４、及び第１ポリシリコン層１３の一部をゲート絶縁膜１２に達するまで行方向に選択的に除去する。この結果、第２ポリシリコン層１５、電極間絶縁膜１４、及び第１ポリシリコン層１３を貫通する溝が形成され、制御ゲート電極１５、電極間絶縁膜１４、浮遊ゲート電極１３、ゲート絶縁膜１２の積層構造のパターンが形成される。選択ゲートトランジスタ形成領域には、選択ゲート電極１３ｂ，１５ｂが形成される。その後、レジストリムーバ等を用いてレジスト膜２４を除去する。
【００５７】
（チ）次に、図２３（ａ）及び図２３（ｂ）に示すように、第２ポリシリコン層１５をマスクとして、ゲート絶縁膜１２を介して自己整合的に31Ｐ+又は75Ａｓ+をイオン注入する。その後熱処理を行い、第１ポリシリコン層１３及び第２ポリシリコン層１５のｎ型不純物イオンが活性化して、浮遊ゲート電極１３及び制御ゲート電極１５が形成される。更に、第３の半導体層３内のｐ型不純物イオン及びｎ型不純物イオンが活性化して、図２４（ａ）及び図２４（ｂ）に示すように、溝の下方に位置する第３の半導体層３にｎ+型の不純物拡散層（ソース及びドレイン領域）４２１〜４２（ｎ＋１）が形成され、第１ポリシリコン層１３直下の第３の半導体層３にｎ-型のチャネル領域４１１〜４１ｎとなり、デプレッション型又はエンハンスメント型のメモリセルトランジスタＭＴ11〜ＭＴ1nが形成される。このとき、図示を省略した複数のメモリセルトランジスタが、列方向及び行方向に交差してマトリクス状に形成される。
【００５８】
（リ）同時に、選択ゲート電極１３ａ，１５ａが形成される。更に、第３の半導体層３にｐ型の不純物拡散層（チャネル領域）４２、ｎ+型の不純物拡散層（ソース領域）４３が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＳ1が形成される。他方、第３の半導体層３にｎ+型のドレイン領域４５、及びドレイン領域４５とソース領域４２（ｎ＋１）に挟まれたｐ-型のチャネル領域４４が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＤ1も形成される。
【００５９】
（ヌ）次に、図２５（ａ）及び図２５（ｂ）に示すように、ＣＶＤ法等により層間絶縁膜２７を堆積し、層間絶縁膜２７上にレジスト膜２８を塗布する。リソグラフィ技術を用いてレジスト膜２８をパターニングする。図２６（ａ）及び図２６（ｂ）に示すように、パターニングされたレジスト膜２８をマスクとしてＲＩＥ法等により、層間絶縁膜２７をそれぞれ貫通し、ソース領域４３及びドレイン領域４５にそれぞれ達する開口部（コンタクトホール）２９ａ，２９ｂを形成する。その後、ＣＶＤ法等により金属膜を開口部２９ａ，２９ｂに埋め込んで、図１に示したソース線コンタクトプラグ１８及びビット線コンタクトプラグ１７をソース領域４３及びドレイン領域４５にそれぞれ接続されるようにそれぞれ形成する。その後、所定の配線や絶縁膜等が形成・堆積される。
【００６０】
図１２（ａ）〜図２６（ｂ）に示した実施の形態に係る半導体記憶装置の製造方法によれば、図１に示した不揮発性半導体記憶装置が実現可能となる。また、図３７の比較例に示すような素子分離領域（ＳＴＩ）６を埋め込む必要がないので、微細加工容易となる。
【００６１】
また、図３８の比較例に示すように、例えば第２の半導体層２を設けずに、ｐ型の第１の半導体層（半導体基板）１上にｎ型の第３の半導体層３を形成して不揮発性半導体記憶装置を形成した場合、プロセス中の熱工程により、第１の半導体層（半導体基板）１内のｐ型不純物がｎ型の第３の半導体層３に拡散してしまい、トランジスタ特性を劣化させる場合がある。
【００６２】
不純物の拡散は、拡散係数Ｄと、濃度勾配ΔＮの積によって決定される。本発明の実施の形態によれば、第１の半導体層（半導体基板）１中のｐ型不純物密度をＮsub、ｐ型の第２の半導体層２のｐ型不純物密度をＮ、第３の半導体層３中のｐ型不純物密度をＮoとしたとき、Ｎsub＞Ｎが成り立っており、Ｎsub−Ｎo＞Ｎ−Ｎoが成り立つ。したがって、図３８に示した第２の半導体層２が無い場合の第３の半導体層３と第１の半導体層（半導体基板）１のｐ型不純物の濃度勾配に比べ、第２の半導体層２を設けることにより、第３の半導体層３と第２の半導体層２のｐ型不純物の濃度勾配を緩やかにすることができる。このため、第２半導体層２はプロセス中の熱工程において第１の半導体層１から第３の半導体層３へのｐ型不純物の上方への拡散を抑制することができ、トランジスタ特性の劣化を抑制することができる。
【００６３】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置において、図２７に示すように、ｎ+型のソース領域及びドレイン領域４２１〜４２（ｎ＋１）が、メモリセルトランジスタＭＴ11〜ＭＴ1nのｎ-型のチャネル領域４１１〜４１ｎと不純物密度が実質的に同等でｎ-型であっても良い。この場合でも、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００６４】
本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、図２３（ａ）及び図２３（ｂ）のイオン注入工程と図２４（ａ）及び図２４（ｂ）の熱処理工程を省略すれば良い。このため、図１に示した不揮発性半導体記憶装置と比べて工程を簡易化することができ、微細化にも適している。
【００６５】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置において、図１に示した第２の半導体層２が、半絶縁性半導体層（真性半導体層）であり、第１の半導体層（半導体基板）１及び第３の半導体層３よりも不純物密度が低くても良い。
【００６６】
第３の半導体層３と第１の半導体層（半導体基板）１の間に半絶縁性半導体の第２の半導体層２を介在させることにより、逆バイアスが印加された場合でも、接合部分の電界が緩和され耐圧を向上させることができる。また、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００６７】
本発明の実施の形態の第２の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、図１２（ａ）及び図１２（ｂ）に示した手順において、ｐ型の第１の半導体層（半導体基板）１上に、半絶縁性半導体層（第２の半導体層）２をエピタキシャル成長させる。その後、第２の半導体層２上に、第２の半導体層２よりも高不純物密度のｎ型のエピタキシャル層（第３の半導体層）３を成長する。他は、図１３（ａ）〜図２６（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００６８】
プロセス中の熱工程では、第１の半導体層（半導体基板）１から第２の半導体層２を介して第３の半導体層３へｐ型不純物が拡散し、第２の半導体層２の厚さの分だけ拡散するｐ型不純物の量が減少する。このため、第３の半導体層３へのｐ型不純物拡散が抑制される。同時に、第３の半導体層３から第２の半導体層２へｎ型不純物が拡散し、第２の半導体層２内で新たにｐｎ接合を形成する。よって、トランジスタ特性の劣化を抑制することができる。
【００６９】
（第３の変形例）
本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置において、図１に示した第２の半導体層２が、炭素（Ｃ）原子又は酸素（Ｏ）原子のいずれか一方、又はＣ原子及びＯ原子の両方を含むことを特徴とする。
【００７０】
第２の半導体層２は注入された不純物によりシート抵抗が上昇する。このため、逆バイアスが印加された場合でも、リーク電流を抑制することができる。また、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００７１】
本発明の実施の形態の第３の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、図１２（ａ）及び図１２（ｂ）に示した手順において、ｐ型の第１の半導体層（半導体基板）１表面近傍に、Ｃ原子及びＯ原子の少なくとも一方をイオン注入して熱処理を行い、Ｃ原子及びＯ原子の少なくとも一方を含む第２の半導体層２を形成する。その後、第２の半導体層２上に、ｎ型のエピタキシャル層（第３の半導体層）３を成長する。他は、図１３（ａ）〜図２６（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００７２】
Ｃ原子又はＯ原子が注入された第２の半導体層２を第３の半導体層３と第１の半導体層（半導体基板）１の間に介在させることにより、第２の半導体層２が、第１の半導体層１からのｐ型不純物のＢをゲッタリングするので、第３の半導体層３への不純物拡散を抑制することができ、トランジスタ特性の劣化を抑制することができる。
【００７３】
（第４の変形例）
本発明の実施の形態の第４の変形例に係る不揮発性半導体記憶装置において、第２の半導体層２が、第１の半導体層（半導体基板）１よりも低不純物密度の第１導電型（ｐ型）であり、第１の半導体層（半導体基板）１に含まれるｐ型不純物よりも原子量が大きいｐ型不純物を含む一例を説明する。例えば、第１の半導体層（半導体基板）１に含まれるｐ型不純物がＢであれば、Ｂよりも原子量が大きいｐ型不純物として、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）又はタリウム（Ｔｌ）等が使用可能である。
【００７４】
第３の半導体層３と第１の半導体層（半導体基板）１の間に低濃度の第２の半導体層２を介在させることにより、逆バイアスが印加された場合でも、接合部分の電界が緩和され、耐圧を向上させることができる。また、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００７５】
本発明の実施の形態の第４の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、図１２（ａ）及び図１２（ｂ）に示した手順において、ｐ型の第１の半導体層１（半導体基板）上に、ｐ型又はｎ型のエピタキシャル層を形成する。続いて、エピタキシャル層に第１の半導体層（半導体基板）１に含まれるｐ型不純物よりも原子量の大きなｐ型不純物をイオン注入する。その後、ｎ型のエピタキシャル層を成長する。他は、図１３（ａ）〜図２６（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００７６】
不純物の拡散は、拡散係数Ｄと、濃度勾配ΔＮの積によって決定される。一般的に原子量の大きな原子は、原子量の小さな原子よりも原子半径が大きく、格子間の拡散が抑制される。これは拡散係数Ｄが小さくなることを意味している。したがって、第２の半導体層２により、第１の半導体層１から第３の半導体層３への不純物拡散を抑制することができ、トランジスタ特性の劣化を抑制することができる。
【００７７】
（第５の変形例）
本発明の実施の形態の第５の変形例に係る不揮発性半導体記憶装置において、第２の半導体層２が、第１導電型（ｐ型）又は第２導電型（ｎ型）の炭化シリコン（ＳｉＣ）を含む。
【００７８】
第３の半導体層３と第１の半導体層（半導体基板）１の間に絶縁破壊電界の高いＳｉＣ層を介在させることにより、逆バイアスが印加された場合でも、接合部分の破壊耐性があがり、耐圧を向上させることができる。また、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００７９】
本発明の実施の形態の第５の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、図１２（ａ）及び図１２（ｂ）に示した手順において、第１の半導体層（半導体基板）１上に、ｐ型又はｎ型の３Ｃ−ＳｉＣエピタキシャル層の第２の半導体層２を形成する。その後、第２の半導体層２上に、ｎ型のエピタキシャル層（Ｓｉ層）の第３の半導体層３を成長する。他は、図１３（ａ）〜図２６（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００８０】
不純物の拡散は、不純物が格子間を拡散する場合と、格子点を移動する場合の２つの経路が挙げられる。第１の半導体層（半導体基板）１がＳｉ基板である場合、Ｓｉ表面から３Ｃ−ＳｉＣをエピタキシャル成長させることができ、３Ｃ−ＳｉＣ表面から再びＳｉをエピタキシャル成長させることができる。ここで３Ｃとは３回周期の立方晶（キュービック）を表している。３Ｃ−ＳｉＣは閃亜鉛鉱型の結晶構造をしており、ダイヤモンド構造のＳｉ単結晶に比べて格子間の空隙が狭い。このため、不純物が３Ｃ−ＳｉＣの格子間を拡散することはＳｉ単結晶に比べて困難であり、第１の半導体層（半導体基板）１から第３の半導体層３へのｐ型不純物の拡散を抑制することができる。
【００８１】
一方、格子点を不純物が移動する場合、例えばＳｉの格子点をＢが移動する場合は、まずＳｉ格子点にＢが置換され、次にＳｉ−Ｂ結合が切れて、格子間にＢが残り、このＢが隣のＳｉ原子を押し出して置換をする、という工程を繰り返す。しかし、３Ｃ−ＳｉＣの格子点をＢが移動しようとした場合、Ｓｉ格子点にＢが置換されると、Ｓｉ格子点の周囲はＣであるため、ＣとＢが結合する。このＣ−Ｂ結合は、Ｓｉ−Ｂ結合よりも強いため、容易には結合が切れず、移動が抑制される。また、Ｃ格子点にＢが置換された場合、ＢはＳｉ−Ｂ結合を切り、格子点を移動し始めるが、このＢがＳｉの格子点に置換された時点でＣと結合し、移動が抑制される。よって、第１の半導体層（半導体基板）１から第３の半導体層３へのｐ型不純物の拡散を抑制することができる。
【００８２】
なお、第２の半導体層２上に、ｎ型の３Ｃ−ＳｉＣエピタキシャル層を第３の半導体層（ＳｉＣ層）３として形成しても良い。ＳｉＣ層内への不純物拡散は、Ｓｉ内への不純物拡散よりも小さい。したがって、下方から第３の半導体層３への不純物拡散を防止することができる。
【００８３】
（第６の変形例）
本発明の実施の形態の第６の変形例に係る不揮発性半導体記憶装置において、図１に示した第２の半導体層２はｐ型、又はｎ型のＳｉＧｅを含み、第１の半導体層（半導体基板）１の不純物密度よりＳｉＧｅの不純物密度が低い。
【００８４】
第３の半導体層３と第１の半導体層（半導体基板）１の間に不純物密度の低いＳｉＧｅ層を介在させることにより、第２の半導体層２はシート抵抗が上昇し、逆バイアスが印加された場合でも、リーク電流を抑制することができる。また、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００８５】
本発明の実施の形態の第６の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、図１２（ａ）及び図１２（ｂ）に示した手順において、ｐ型の第１の半導体層１（半導体基板）上に、ｐ型又はｎ型のＳｉＧｅのエピタキシャル層の第２の半導体層２を形成する。その後、第２の半導体層２上に、ｎ型のＳｉのエピタキシャル層（第３の半導体層）３を成長する。他は、図１３（ａ）〜図２６（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００８６】
ＳｉＧｅ中のｐ型不純物イオン（例えばＢ）の拡散は、Ｓｉ中の拡散に比べて遅いことが知られている。このため、第２の半導体層２により、第１の半導体層（半導体基板）１から第３の半導体層３へのｐ型不純物の拡散を抑制することができる。
【００８７】
（第７の変形例）
本発明の実施の形態の第７の変形例に係る不揮発性半導体記憶装置において、図２８に示すように、Ｓｉ基板表面近傍に空隙１９のあるＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）基板を用いる。第２の半導体層２は、数１０〜数１００ｎｍ程度の空隙１９を有する。チャネル領域４１１〜４１ｎと第１の半導体層１の間に空隙１９を含む第２の半導体層２を介在させることにより、第１の半導体層１とチャネル領域４１１〜４１ｎとの間の電流経路が減少し、実質的な抵抗が上昇する。このため、逆バイアスが印加された場合でも、リーク電流を抑制することができる。また、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００８８】
本発明の実施の形態の第７の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、図１２（ａ）及び図１２（ｂ）に示した手順において、第１の半導体層（Ｓｉ基板）１を用意し、フォトリソグラフィ技術及びエッチング技術により、第１の半導体層１に数１０ｎｍ〜数１００ｎｍのトレンチ幅で、トレンチを形成する。トレンチが形成されたＳｉ基板を水素雰囲気でアニールすると、トレンチ頂部がマイグレーションをおこし、隣同士の頂部がくっつくようになる。隣同士の頂部がくっついたトレンチ内部は数１０〜数１００ｎの空隙１９として残り、ＳＯＮ基板が形成される。その後、ＳＯＮ基板表面に、第３の半導体層（ＳＯＮ層）３をエピタキシャル成長する。他は、図１３（ａ）〜図２６（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００８９】
第１の半導体層１及び第２の半導体層２中のｐ型不純物は、空隙１９内面でゲッタリングされ、空隙１９内面に不純物が蓄積することにより空隙１９近傍の不純物密度が低下する。これにより、第１の半導体層１から第３の半導体層（ＳＯＮ層）３へのｐ型不純物の濃度勾配が下がる。よって、第３の半導体層（ＳＯＮ層）３への不純物拡散を抑制することができ、トランジスタ特性の劣化を抑制することができる。
【００９０】
（第８の変形例）
本発明の実施の形態の第８の変形例に係る不揮発性半導体記憶装置において、図２９に示すように、第２導電型（ｎ+型）の第４の半導体層（半導体基板）４上に、ｐ+型のエピタキシャル層の第１の半導体層１が配置されている。即ち、第１の半導体層１は、第１導電型（ｐ型）であれば、半導体基板でなくとも良い。この場合でも、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００９１】
本発明の実施の形態の第８の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、例えば、ｎ+型の第４の半導体層４上にｐ型の第１の半導体層１をエピタキシャル成長させ、ｐ型不純物を所望の濃度になるようにイオン注入する。次に、第１の半導体層１上にｐ型の第２の半導体層２をエピタキシャル成長させ、ｐ型不純物を所望の濃度になるようにイオン注入する。次いで、第２の半導体層２上にｎ型の第３の半導体層３をエピタキシャル成長させた後に、ｎ型不純物を所望の濃度になるようにイオン注入する。なお、第１の半導体層１へのｐ型不純物のイオン注入、第２の半導体層２へのｐ型不純物のイオン注入、及び第３の半導体層３へのｎ型不純物のイオン注入のいずれか又はすべてを行わずに、エピタキシャル成長のみで第１〜第３の半導体層１〜３をそれぞれ形成しても良い。
【００９２】
或いは、ｎ+型の第４の半導体層４上にｐ型の第１の半導体層１をエピタキシャル成長させた後、ｐ型の第２の半導体層２をエピタキシャル成長させ、第２の半導体層２表面にｎ型不純物をイオン注入することにより、第２の半導体層２の上部に第３の半導体層３を形成しても良い。
【００９３】
或いは、ｎ+型の第４の半導体層４上にｐ型の第１の半導体層１をエピタキシャル成長させた後、第１の半導体層１上にｎ型の第３の半導体層３を成長させ、第３の半導体層３の底部にｐ型不純物をイオン注入することで、第３の半導体層３の底部に第２の半導体層２を形成しても良い。他は、図１３（ａ）〜図２６（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【００９４】
（第９の変形例）
本発明の実施の形態の第９の変形例に係る不揮発性半導体記憶装置において、メモリセル周辺部について説明する。図３０に示すように、第２の半導体層２がメモリセルトランジスタＭＴ11〜ＭＴ1nの配列、選択ゲートトランジスタＳＴＳ1のソース領域４３、及び選択ゲートトランジスタＳＴＤ1のドレイン領域４５の下に選択的に配置されている。このため、選択ゲートトランジスタＳＴＳ1，ＳＴＤ1のチャネル領域４２，４４が、第１の半導体層１と接している。
【００９５】
この場合でも、本発明の実施の形態と同様に、メモリセルトランジスタＭＴ11〜ＭＴ1nが同一導電型のソース及びドレイン領域４２１〜４２（ｎ＋１）及びチャネル領域４１１〜４１ｎを有するデプレッション型又はエンハンスメント型であるので、ショートチャネル効果の影響を低減することができる。
【００９６】
本発明の実施の形態の第９の変形例に係る不揮発性半導体記憶装置の製造方法の一例としては、第２の半導体層２の、メモリセルトランジスタＭＴ11〜ＭＴ1nを形成する領域と、選択ゲートトランジスタＳＴＳ1，ＳＴＤ1のソース及びドレイン領域４３，４２１，４２（ｎ＋１），４５を形成する領域に、選択的にｎ型不純物をイオン注入する。その後、浮遊ゲート電極１３、電極間絶縁膜１４、制御ゲート電極１５、選択ゲート電極１３ａ，１５ａ，１３ｂ，１５ｂ、ビット線コンタクトプラグ１７及びソース線コンタクトプラグ１８を形成することにより、図３０に示した不揮発性半導体記憶装置が実現可能となる。
【００９７】
ｐ+型の第１の半導体層（半導体基板）１とチャネル領域４１１〜４１ｎの間には第２の半導体層２を設けることにより、第１の半導体層１中の不純物がチャネル領域４１１〜４１ｎに拡散するのを抑制でき、トランジスタ特性の劣化を防止することができる。
【００９８】
また、例えばｐ型の第１の半導体層１上にｎ型のチャネル領域４１１〜４１ｎがある場合、メモリセル領域ではｐ型不純物がｎ型のチャネル領域４１１〜４１ｎに拡散することは好ましくない。しかし、選択ゲート領域ではｎチャネルの選択ゲートトランジスタＳＴＳ1，ＳＴＤ1を形成することから、選択ゲートトランジスタＳＴＳ1，ＳＴＤ1のソース及びドレイン領域４３，４２１，４２（ｎ＋１），４５はｎ型で、絶縁ゲート下部のチャネル領域４２，４４はｐ型となる必要がある。そこで、選択ゲート下部のチャネル領域４２，４４は選択的に第３の半導体層３を設けないことにより、その上部に成膜されたｎ型の第３の半導体層３には、その後の熱工程により第１の半導体層（Ｓｉ基板）１中のｐ型不純物が拡散し、選択ゲートトランジスタＳＴＳ1，ＳＴＤ1のｐ型のチャネル領域４２，４４を簡便に形成することが可能となる。
【００９９】
また、他の一例として、図３１に示すように、第２の半導体層２がメモリセルトランジスタＭＴ11〜ＭＴ1nの配列の下に選択的に配置されている。このため、選択ゲートトランジスタＳＴＳ1のチャネル領域４２及びソース領域４３と、選択ゲートトランジスタＳＴＤ1のチャネル領域４４及びドレイン領域４５が、第１の半導体層１と接している。
【０１００】
図３１に示した不揮発性半導体記憶装置の製造方法の一例としては、第２の半導体層２の、メモリセルトランジスタＭＴ11〜ＭＴ1nを形成する領域と、選択ゲートトランジスタＳＴＳ1，ＳＴＤ1のソース及びドレイン領域４３，４２１，４２（ｎ＋１），４５を形成する領域には選択的にｎ型不純物をイオン注入する。選択ゲートトランジスタＳＴＳ1，ＳＴＤ1、ビット線コンタクトプラグ１７、ソース線コンタクトプラグ１８下部の領域には選択的に第３の半導体層３を設けない。その上部に成膜されたｎ型の第３の半導体層３は、その後の熱工程により第１の半導体層（Ｓｉ基板）１中のｐ型不純物が拡散し、選択ゲートトランジスタＳＴＳ1，ＳＴＤ1のｐ型のチャネル領域４２，４４を簡便に形成することが可能となる。その後、浮遊ゲート電極１３、電極間絶縁膜１４、制御ゲート電極１５、選択ゲート電極１３ａ，１５ａ，１３ｂ，１５ｂ、ビット線コンタクトプラグ１７及びソース線コンタクトプラグ１８を形成することにより、図３１に示した不揮発性半導体記憶装置を実現可能となる。
【０１０１】
（第１０の変形例）
本発明の実施の形態の第１０の変形例に係る不揮発性半導体記憶装置の製造方法は、図１３（ａ）に示すようにｐ型不純物をｎ型チャネル層に選択的にイオン注入する代わりに、ｎ型チャネル層の全面にｐ型不純物のみイオン注入する。引き続き、図１４（ａ）〜図２２（ｂ）に示す手順は実質的に同様に行う。
【０１０２】
そして、図３２に示すように、第２ポリシリコン層１５をマスクとして用いて31Ｐ+等のｎ型不純物を自己整合的にイオン注入し、熱処理を行う。この結果、第３の半導体層３のｎ型不純物イオンが活性化され、図３３に示すようにｎ+型のソース及びドレイン領域４２１，４２２及びソース領域４３を形成する。更に、ｎ型不純物イオンが拡散して、浮遊ゲート電極１３直下のｎ型チャネル層にｎ-型のチャネル領域４１１を形成する。同様に、図１に示したｎ+型のソース及びドレイン領域４２３〜４２（ｎ＋１）、及びｎ-型のチャネル領域４１２〜４１ｎを形成する。更に、ｎ型不純物イオンが拡散して、ソース及びドレイン領域４２１及びソース領域４３が選択ゲート電極１３ａ，１５ａ直下に長さＬnだけそれぞれ拡大する。ここで、メモリセルトランジスタＭＴ11の制御ゲート電極１５の長さＬw1は、ソース及びドレイン領域４２１及びソース領域４３が拡大する長さ２Ｌnよりも狭く、選択ゲート電極１３ａ，１５ａの長さＬsgは、ソース及びドレイン領域４２１及びソース領域４３が拡大する長さ２Ｌnよりも広く設定しておけば良い。
【０１０３】
図１３（ａ）に示すように、選択ゲートトランジスタＳＴＳ1を形成するｎ型チャネル層の長さＬpの一部にｐ型不純物をイオン注入するのは困難である。これに対して第２の変形例によれば、図３３に示すように第２ポリシリコン層１５をマスクとして用いて自己整合的にイオン注入して熱処理を行うので、ｐ型のチャネル長Ｌpを形成するときに長さ２Ｌnの寸法マージンが得られ、選択ゲート電極１３ａ，１５ａ直下のｐ型のチャネル領域４２を容易に形成可能となる。なお、図１に示した選択ゲートトランジスタＳＴＤ１の選択ゲート電極１３ｂ，１５ｂ直下のｐ型のチャネル領域４４も同様に容易に形成可能となる。他の手順は、図１２（ａ）〜図２６（ｂ）に示した手順と実質的に同様であるので、重複した説明を省略する。
【０１０４】
（第１１の変形例）
本発明の実施の形態の第１１の変形例に係る不揮発性半導体記憶装置は、図３４に示すように、図２に示した１トランジスタ／セル構造の平面パターン構造を拡張した２トランジスタ／セル構造であっても良い。図３４に示した不揮発性半導体記憶装置は、セルアレイ１００ｘ、カラムデコーダ１０４、センスアンプ１０２、第１ロウデコーダ１０１ｘ、第２ロウデコーダ１０１ｙ、及びソース線ドライバ１０３を備える。
【０１０５】
セルアレイ１００ｘは、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１））個のメモリセルＭＣ00〜ＭＣmnを有する。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴを有する。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極とを有する積層ゲート構造を備えている。メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続される。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、又はメモリセルトランジスタＭＴのドレイン領域を共有する。
【０１０６】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲート電極は、ワード線ＷＬ0〜ＷＬmのいずれかに共通接続される。同一行にあるメモリセルの選択トランジスタＳＴのゲートは、選択ゲート線ＳＧ0〜ＳＧmのいずれかに接続されている。又、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ0〜ＢＬnのいずれかに共通接続されている。メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ１０３に接続されている。
【０１０７】
カラムデコーダ１０４は、列アドレス信号をデコードして、列アドレスデコード信号を得る。列アドレスデコード信号に基づいて、ビット線ＢＬ0〜ＢＬnのいずれかを選択する。第１及び第２ロウデコーダ１０１ｘ，１０１ｙは、行アドレス信号をデコードして、行アドレスデコード信号を得る。第１ロウデコーダ１０１ｘは、書き込み時においてワード線ＷＬ０〜ＷＬmのいずれかを選択する。第２ロウデコーダ１０１ｙは、読み出し時において、選択ゲート線ＳＧ0〜ＳＧmのいずれかを選択する。センスアンプ１０２は、第２ロウデコーダ１０１ｙ及びカラムデコーダ１０４によって選択されたメモリセルＭＣから読み出したデータを増幅する。ソース線ドライバ１０３は、読み出し時において、ソース線ＳＬに電圧を供給する。
【０１０８】
第１１の変形例によれば、２トランジスタ／セル構造とすることで、メモリセルＭＣを確実にカットオフでき、正確な読み出し動作を行うことができる。更に、メモリセルトランジスタＭＴ１個に対して、ソース、ドレインの両側に選択トランジスタＳＴを接続した３トランジスタ／セル構成も、図２に例示した平面パターン構成から容易に拡張可能である点は勿論である。
【０１０９】
（第１２の変形例）
本発明の実施の形態の第１２の変形例として、図１に示した不揮発性半導体記憶装置の応用例であるフラッシュメモリシステム１４２を図３５を用いて説明する。フラッシュメモリシステム１４２は、ホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６を備える。ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介してＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１１０】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、且つＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１１１】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１１２】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１１３】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１１４】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１１５】
第１２の変形例によれば、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１１６】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、実施の形態ではｍ×ｎ個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnを示したが、現実的には更に複数のメモリセルトランジスタでセルアレイが構成されていても良い。
【０１１７】
また、実施の形態においては、２値ＮＡＮＤ型ＥＥＰＲＯＭについて説明した。しかし、３値以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図２】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す平面図である。
【図３】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【図４】本発明の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図５】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのＩＶ特性の一例を示すグラフである。
【図６】本発明の実施の形態に係る不揮発性半導体記憶装置のセルアレイの配線に印加する動作電圧の一例を示す表である。
【図７】本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明するための等価回路である。
【図８】本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作を説明するための等価回路である。
【図９】本発明の実施の形態に係る不揮発性半導体記憶装置の読み出し動作を説明するための等価回路である。
【図１０】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの浮遊ゲート電極に電子が蓄積されていない状態を説明する断面図である。
【図１１】本発明の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの浮遊ゲート電極に電子が蓄積されている状態を説明する断面図である。
【図１２】図１２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す列方向の工程断面図（図２のＡ−Ａ方向の工程断面図）である。図１２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を示す行方向の工程断面図（図２のＢ−Ｂ方向の工程断面図）である。
【図１３】図１３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１２（ａ）に引き続く列方向の工程断面図である。図１３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１２（ｂ）に引き続く行方向の工程断面図である。
【図１４】図１４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１３（ａ）に引き続く列方向の工程断面図である。図１４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１３（ｂ）に引き続く行方向の工程断面図である。
【図１５】図１５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１４（ａ）に引き続く列方向の工程断面図である。図１５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１４（ｂ）に引き続く行方向の工程断面図である。
【図１６】図１６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１５（ａ）に引き続く列方向の工程断面図である。図１６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１５（ｂ）に引き続く行方向の工程断面図である。
【図１７】図１７（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１６（ａ）に引き続く列方向の工程断面図である。図１７（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１６（ｂ）に引き続く行方向の工程断面図である。
【図１８】図１８（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１７（ａ）に引き続く列方向の工程断面図である。図１８（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１７（ｂ）に引き続く行方向の工程断面図である。
【図１９】図１９（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１８（ａ）に引き続く列方向の工程断面図である。図１９（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１８（ｂ）に引き続く行方向の工程断面図である。
【図２０】図２０（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１９（ａ）に引き続く列方向の工程断面図である。図２０（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図１９（ｂ）に引き続く行方向の工程断面図である。
【図２１】図２１（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２０（ａ）に引き続く列方向の工程断面図である。図２１（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２０（ｂ）に引き続く行方向の工程断面図である。
【図２２】図２２（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２１（ａ）に引き続く列方向の工程断面図である。図２２（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２１（ｂ）に引き続く行方向の工程断面図である。
【図２３】図２３（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２２（ａ）に引き続く列方向の工程断面図である。図２３（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２２（ｂ）に引き続く行方向の工程断面図である。
【図２４】図２４（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ａ）に引き続く列方向の工程断面図である。図２４（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２３（ｂ）に引き続く行方向の工程断面図である。
【図２５】図２５（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ａ）に引き続く列方向の工程断面図である。図２５（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２４（ｂ）に引き続く行方向の工程断面図である。
【図２６】図２６（ａ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ａ）に引き続く列方向の工程断面図である。図２６（ｂ）は、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の図２５（ｂ）に引き続く行方向の工程断面図である。
【図２７】本発明の実施の形態の第１の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図２８】本発明の実施の形態の第７の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図２９】本発明の実施の形態の第８の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図３０】本発明の実施の形態の第９の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図３１】本発明の実施の形態の第９の変形例に係る不揮発性半導体記憶装置のセルアレイの他の一例を示す列方向の断面図である。
【図３２】本発明の実施の形態の第１０の変形例に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図３３】発明の実施の形態の第１０の変形例に係る不揮発性半導体記憶装置の製造方法の図３２に引き続く列方向の工程断面図である。
【図３４】本発明の実施の形態の第１１の変形例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図３５】本発明の実施の形態の第１２の変形例に係る不揮発性半導体記憶装置のフラッシュメモリシステムへの応用例を示すブロック図である。
【図３６】比較例に係る不揮発性半導体記憶装置のセルアレイの一例を示す列方向の断面図である。
【図３７】比較例に係る不揮発性半導体記憶装置のセルアレイの一例を示す行方向の断面図である。
【図３８】比較例に係る不揮発性半導体記憶装置のセルアレイの他の一例を示す列方向の断面図である。
【符号の説明】
【０１１９】
１…第１の半導体層
２…第２の半導体層
３…第３の半導体層
４…第４の半導体層
５…マスク膜
６…素子分離絶縁膜
７…溝部
８…開口部
１２…ゲート絶縁膜
１３…浮遊ゲート電極
１３ａ，１５ａ，１３ｂ，１５ｂ…選択ゲート電極
１３ｘ…第１ポリシリコン層
１４…電極間絶縁膜
１５…制御ゲート電極
１５…第２ポリシリコン層
１７…ビット線コンタクトプラグ
１８…ソース線コンタクトプラグ
１９…空隙
２１…レジスト膜
２３…レジスト膜
２４…レジスト膜
４１…チャネル領域
４１…不純物拡散層
４２…ソース領域
４２…チャネル領域
４２…ドレイン領域
４３…ソース領域
４４…チャネル領域
４５…ドレイン領域
１００…セルアレイ
１００ｘ…セルアレイ
１０１…ロウデコーダ
１０１ｘ…第１ロウデコーダ
１０１ｘ…第２ロウデコーダ
１０１ｙ…第２ロウデコーダ
１０２…センスアンプ
１０３…ソース線ドライバ
１０４…カラムデコーダ
１０４…ドレイン領域
４１１〜４１ｎ…チャネル領域
４２１〜４２…ドレイン領域
４２１〜４２ｎ…ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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