(57)【特許請求の範囲】
【請求項１】
基板上に下地膜を形成し、
前記下地膜上に半導体膜を形成し、
前記半導体膜に結晶化を促進する元素を導入した後、第１の加熱処理を行って結晶質半導体膜を形成し、
前記結晶質半導体膜をパターニングして島状半導体層を形成し、
前記島状半導体層上にマスク絶縁膜を形成し、
前記マスク絶縁膜を用いて前記島状半導体層に選択的に１５族元素を添加した後、前記島状半導体層に第２の加熱処理を行い、前記島状半導体層において前記１５族元素が添加されていない領域から前記１５族元素が添加された領域に前記結晶化を促進する元素を移動させ、
前記マスク絶縁膜を除去し、
前記島状半導体層を覆うようにゲート絶縁膜を形成し、
前記島状半導体層において前記１５族元素が添加されていない領域上に前記ゲート絶縁膜を介してゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
Ｎチャネル型薄膜トランジスタとＰチャネル型薄膜トランジスタを有する半導体装置の作製方法であって、
基板上に下地膜を形成し、
前記下地膜上に半導体膜を形成し、
前記半導体膜に結晶化を促進する元素を導入した後、第１の加熱処理を行って結晶質半導体膜を形成し、
前記結晶質半導体膜をパターニングして第１の島状半導体層及び第２の島状半導体層を形成し、
前記第１の島状半導体層上に第１のマスク絶縁膜を形成するとともに、前記第２の島状半導体層上に第２のマスク絶縁膜を形成し、
前記第１のマスク絶縁膜を用いて前記第１の島状半導体層に選択的に１５族元素を添加して前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域を形成するとともに、前記第２のマスク絶縁膜を用いて前記第２の島状半導体層に選択的に前記１５族元素を添加し、
前記第１のマスク絶縁膜及び前記第１の島状半導体層を覆うように第１のレジストマスクを形成した後、前記第１のレジストマスク及び前記第２のマスク絶縁膜を用いて前記第２の島状半導体層に選択的に１３族元素を添加して前記Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域を形成し、
前記第１のレジストマスクを除去した後、前記第１の島状半導体層及び前記第２の島状半導体層に第２の加熱処理を行い、前記第１の島状半導体層において前記１５族元素が添加されていない領域から前記１５族元素が添加された領域に前記結晶化を促進する元素を移動させるとともに、前記第２の島状半導体層において前記１５族元素が添加されていない領域から前記１５族元素が添加された領域に前記結晶化を促進する元素を移動させ、
前記第１のマスク絶縁膜及び前記第２のマスク絶縁膜を除去し、
前記第１の島状半導体層及び前記第２の島状半導体層を覆うようにゲート絶縁膜を形成し、
前記第２の島状半導体層を覆うように第２のレジストマスクまたは第３のマスク絶縁膜を形成するとともに、前記第１の島状半導体層において前記１５族元素が添加されていない領域の一部の上に第３のレジストマスクまたは第４のマスク絶縁膜を形成した後、前記第１の島状半導体層に選択的に前記１５族元素を添加して前記Ｎチャネル型薄膜トランジスタの低濃度不純物領域を形成し、
前記第２のレジストマスクまたは前記第３のマスク絶縁膜、及び前記第３のレジストマスクまたは前記第４のマスク絶縁膜を除去し、
前記ゲート絶縁膜上に導電膜を形成した後、前記第１の島状半導体層において前記１５族元素が添加されていない領域と重なり、かつ前記低濃度不純物領域と重なる領域を有するように前記導電膜をパターニングして前記第１の島状半導体層上に前記ゲート絶縁膜を介して第１のゲート電極を形成するとともに、前記第２の島状半導体層において前記１５族元素及び前記１３族元素が添加されていない領域と重なるように前記導電膜をパターニングして前記第２の島状半導体層上に前記ゲート絶縁膜を介して第２のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または２において、前記第１の加熱処理の温度を４５０〜６５０℃とすることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか１項において、前記第２の加熱処理の温度を５００〜８５０℃とすることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか１項において、前記結晶化を促進する元素として、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた１種又は複数種の元素を用いることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、結晶質半導体膜を用いて半導体装置を作製する方法に関する。なお、本発明の半導体装置は、薄膜トランジスタやＭＯＳトランジスタなどの素子だけでなく、これら絶縁ゲート型半導体素子で構成された半導体回路を有する電子機器や、アクティブマトリクス基板でなる電気光学表示装置（代表的には、液晶表示装置）を備えたパーソナルコンピュータやデジタルカメラ等の電子機器をもその範疇とする。
【０００２】
【従来の技術】
現在、半導体膜を用いた半導体素子として、薄膜トランジスタ（ＴＦＴ）が知られている。ＴＦＴは各種集積回路に利用されているが、特にアクティブマトリクス型液晶表示装置のマトリクス回路のスイッチング素子として利用されている。更に、近年ＴＦＴの高移動度化が進められており、マトリクス回路を駆動するドライバ回路の素子としてもＴＦＴが利用されている。ドライバ回路に利用するには、半導体層としては、非晶質シリコン膜よりも移動度の高い、結晶質シリコン膜を用いることが必要となる。この結晶質シリコン膜（結晶性シリコン膜ともいう）は多結晶シリコン、ポリシリコン、微結晶シリコン等と呼ばれている。
【０００３】
従来、結晶質シリコン膜を形成するには、結晶質シリコン膜を直接成膜する方法と、非晶質シリコンをＣＶＤ法で成膜し、６００〜１１００℃の温度で２０〜４８時間加熱処理して、非晶質シリコンを結晶化する方法が知られている。後者の方法で形成した結晶質シリコン膜のほうが結晶粒が大きく、作製した半導体素子の特性も良好である。
【０００４】
後者の方法でガラス基板上に結晶質シリコン膜を形成する場合には、結晶化のプロセス温度の上限が６００℃程度になり、結晶化工程に長時間要することになる。また６００℃という温度はシリコンを結晶化する最低の温度に近く、５００℃以下になると、工業的な時間で結晶化させることは不可能である。
【０００５】
結晶化時間を短縮するには、高い歪点を有する石英基板を用いて、結晶化温度を１０００℃程度に上昇すればよいが、石英基板はガラス基板に比較して非常に高価であり、大面積化は困難である。例えば、アクティブ型の液晶表示装置に広く用いられるコーニング７０５９ガラスはガラス歪点が５９３℃であり、６００℃以上の温度で数時間の加熱では基板の縮みや撓みが発生してしまう。このため、コーニング７０５９ガラスのようなガラス基板が利用できるように、結晶化プロセスの低温化及び時短化が要求されている。
【０００６】
エキシマレーザーによる結晶化技術はプロセスの低温化、時短化を可能にした技術の１つである。エキシマレーザー光は基板に熱的な影響を殆ど与えずに、１０００℃前後の熱アニールに匹敵するエネルギーを短時間で半導体膜に与えることができ、また高い結晶性の半導体膜を形成することができる。しかしながら、エキシマレーザーは照射面のエネルギー分布がばらついているので、得られた結晶質半導体膜の結晶性もばらついてしまい、ＴＦＴごとの素子特性もばらつきが見られた。
【０００７】
そこで、本出願人は、加熱処理を用いつつ、結晶化温度を低温化した技術を特開平６−２３２０５９号公報、特開平７−３２１３３９号公報等に開示している。上記公報の技術は、非晶質シリコン膜に微量の結晶化を促進する元素（便宜上、結晶化促進元素と呼ぶ）を触媒として導入し、しかる後に加熱処理を行うことにより結晶質シリコン膜を得るものである。結晶化を助長、促進する元素としては、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた元素を用いる。
【０００８】
上記公報の結晶化では、加熱処理により、非晶質シリコン膜内に結晶化促進元素が移動し（拡散ともいう）、非晶質シリコンの結晶化が進行する。上記公報の結晶化技術を用いることにより、４５０〜６００℃、４〜２４時間の加熱処理で結晶質シリコンを形成することが可能であり、ガラス基板を使用することを可能にした。
【０００９】
しかしながら、上記公報の結晶化では、結晶化促進元素が結晶質シリコン膜に残存しているという問題点を有する。このような結晶化促進元素はシリコン膜の半導体特性を損なうものであり、作製する素子の安定性、信頼性が損われてしまう。
【００１０】
そこで、この問題点を解消するため、本出願人は結晶質シリコン膜から結晶化促進元素を除去する（ゲッタリングする）方法を検討した。１つの方法は、塩素などハロゲン元素を含有する雰囲気で加熱処理する方法である。この方法では、膜内の結晶化促進元素がハロゲン化物として気化される。
【００１１】
第２の方法は、リンを結晶質シリコン膜に選択的に添加して加熱処理を行う方法である。加熱処理を行うことにより、結晶化促進元素をリン添加領域へと移動させ、この領域に捕獲する。
【００１２】
しかしながら、第１の方法では、ゲッタリングの効果を得るには熱処理温度を８００℃以上にする必要があり、ガラス基板が使用できない。他方、第２の方法は加熱温度を６００℃以下とすることができるが、処理時間が十数時間要するという欠点を有する。
【００１３】
【発明が解決しようとする課題】
本発明は、上記第２の方法の結晶化促進元素の除去技術を用いるにあたって、結晶化促進元素の除去工程を効率良く行う方法を提供することを目的とする。
【００１４】
更に、本発明はプロセス温度を６００℃以下とし、ガラス基板上に高性能の半導体素子の形成を可能にすることを目的とする。
【００１５】
【課題を解決するための手段】
結晶化促進元素の除去に時間を要するのは、図２に示すように、結晶化促進元素を低減させる領域７０（便宜上、被ゲッタリング領域と呼ぶ）と、その元素を吸い取り捕獲するリン添加領域７１（ゲッタリング領域）とが離れていることが原因である。
【００１６】
従って、被ゲッタリング領域に接してゲッタリング領域を形成すれば、結晶化促進元素の捕獲される領域までの移動距離が短くなり、結晶化促進元素の除去工程の時短化、低温化が図れる。
【００１７】
ここで、結晶化促進元素を低減させる領域７０（被ゲッタリング領域）とは、その特性の良、不良が半導体特性に最も影響を及ぼすチャネル形成領域となる領域を含む領域である。チャネル形成領域の特性によって、スイッチング特性や移動度の値が大きく左右される。チャネル形成領域中に不規則に結晶化促進元素が残存したままであると、スイッチング特性や移動度等の半導体特性を損ない、素子の安定性や信頼性を損なう原因となる。そのため、チャネル形成領域に残存する結晶化促進元素を低減させることは、安定性、信頼性のある素子作製に必要不可欠なことである。
【００１８】
更に、被ゲッタリング領域７０として、チャネル形成領域となる領域に加えて、その領域と隣接する低濃度不純物領域となる領域を含ませることは好ましい。低濃度不純物領域はＯＦＦ時のリーク電流を低減させる領域である。そのため、低濃度不純物領域に残存する結晶化促進元素を減少させることにより、リーク電流の低減に関して、安定性、信頼性のある素子を得ることが可能である。
【００１９】
なお、低濃度不純物領域とは、不純物濃度がソース領域やドレイン領域よりも低い高抵抗な領域である。その不純物濃度は１０16〜１０19atoms/cm3 である。ただし、低濃度不純物領域は必ずしもソース領域やドレイン領域より不純物濃度が低くなければならないわけではない。低濃度不純物領域はソース領域やドレイン領域よりも高抵抗であればよい。従って、低濃度不純物領域の不純物濃度を低くする代わりに、低濃度不純物領域にイオン打ち込みやレーザー照射してソース領域やドレイン領域よりも高抵抗領域とすれば、ソース領域やドレイン領域と同じ不純物濃度であっても構わない。
【００２０】
結晶化促進元素を捕獲するゲッタリング領域は、被ゲッタリング領域に接すること、被ゲッタリング領域に含まれる結晶化促進元素を捕獲可能な大きさであること、工程数を削減すること、を考え合わせると、少なくともソース領域となる領域及びドレイン領域となる領域を含んだ領域であることが必要である。ソース領域となる領域及びドレイン領域となる領域を含んだ領域にリン等の１５族元素を添加することで、同時にソース領域となる領域及びドレイン領域となる領域を低抵抗化するための不純物元素の導入を行うことができ、不純物元素の導入工程を省くことができる。
【００２１】
そこで、本発明では、図１に示すように、チャネル形成領域となる領域又はチャネル形成領域及び低濃度不純物領域となる領域を含む被ゲッタリング領域８０に接した、少なくともソース領域となる領域８１及びドレイン領域となる領域８２を含んだ斜線で示す領域８３に１５族元素を添加し、被ゲッタリング領域８０中の結晶化促進元素を矢印８５で示すようにゲッタリング領域８３に移動させて捕獲し、被ゲッタリング領域８０から結晶化促進元素を除去することを主要な構成とする。
【００２２】
図１（Ａ）では、ソース領域となる領域８１及びドレイン領域となる領域８２をゲッタリング領域８３として、１５族元素を添加して、被ゲッタリング領域８０の結晶化促進元素の除去を行う。図１（Ａ）は、結晶化促進元素を捕獲するゲッタリング領域８３の面積が必要最低限の大きさであるため、ゲッタリング領域８３に捕獲される結晶化促進元素の濃度を高くでき、ソース領域８１及びドレイン領域８２の低抵抗化を図ることができる。
【００２３】
図１（Ｂ）は、帯状にリンを添加するものであって、リン添加領域８３と島状半導体層８６の横方向（帯の長さ方向）の位置合わせが不要となる。更に、図１（Ｂ）は、ゲッタリング領域８３の面積が図１（Ａ）よりも大きいため、結晶化促進元素除去の時短化、低温化を図ることができる。それと同時に、図１（Ｂ）は、リン添加領域８３の帯の幅をソース領域８１及びドレイン領域８２の幅としているため、リン添加領域８３を帯状でかつその面積を必要最低限としているため、横方向の位置合わせを不要としたものの中で最もソース領域８１及びドレイン領域８２に捕獲される結晶化促進元素の濃度を高くでき、ソース領域８１及びドレイン領域８２の低抵抗化を図ることができる。
【００２４】
図１（Ｃ）は図１（Ｂ）と同様、帯状にリンを添加するものであり、図１（Ｂ）と同様の効果が得られる。図１（Ｃ）はリン添加領域８３の幅が図１（Ｂ）のようにソース領域となる領域８１及びドレイン領域となる領域８２の幅ではなく、それよりリン添加領域８３の幅を広くしているため、図１（Ｂ）よりも更に結晶化促進元素除去の時短化、低温化を図ることができる。また、帯状の幅がソース領域となる領域及びドレイン領域となる領域の幅よりも広いため、リン添加領域８３と島状半導体層８６の横方向（帯の長さ方向）の位置合わせが不要なことに加えて、リン添加領域８３と島状半導体層８６の縦方向（帯の幅方向）の位置合わせを厳密に行う必要もない。従って図１（Ｃ）は最も信頼性を高めることができる。
【００２５】
図１（Ｄ）は、チャネル形成領域となる領域８４（又はチャネル形成領域と低濃度不純物領域となる領域）を囲んでリンを添加するものであり、最も結晶化促進元素除去の時短化、低温化を図ることができる。
【００２６】
上述の課題を解決するための本発明は、
半導体膜を形成する工程Ａと、
前記半導体膜に結晶化を促進する元素を導入する工程Ｂと、
前記結晶化を促進する元素を導入した後、前記半導体膜を結晶化する工程Ｃと、
結晶化された半導体膜に選択的に１５族元素を添加する工程Ｄと、
前記１５族元素を添加した後、前記半導体膜を加熱処理する工程Ｅと、
前記半導体膜をパターニングして島状半導体層を形成する工程Ｆと、を有し、
前記パターニングは、前記１５族元素が添加された領域がソース領域およびドレイン領域となるように、かつ前記１５族元素が添加されなかった領域がチャネル形成領域となるように行われる
ことを主要な構成とする。
【００２７】
上記半導体膜の形成工程Ａにおいて、半導体膜は結晶性のない半導体膜、又は結晶性を有するが１００ｎｍ以上のオーダーの結晶粒が殆どない半導体膜であって、具体的には非晶質半導体膜、微結晶半導体膜を指す。微結晶半導体膜は、数ｎｍ〜数十ｎｍの大きさの結晶粒を含む微結晶と非晶質とが混相状態の半導体膜である。
【００２８】
より具体的には、半導体膜は非晶質シリコン膜、微結晶シリコン膜、非晶質ゲルマニウム膜、微結晶ゲルマニウム膜、非晶質Ｓｉ1 Ｇｅ1-x （０＜ｘ＜１）であり、これらの半導体膜はプラズマＣＶＤ法、減圧ＣＶＤ法等の化学的気相法で成膜される。
【００２９】
また、半導体膜を形成する際に、半導体膜と無機絶縁膜を連続成膜してもよい。そうすることにより、半導体膜の表面への不純物の付着を防ぐことができる。更に、この連続成膜した無機絶縁膜をゲート絶縁膜又はゲート絶縁膜の一部としててもよい。半導体膜とゲート絶縁膜の界面における不純物は、半導体特性を損なう原因となるが、半導体膜とゲート絶縁膜を連続成膜すると、半導体膜とゲート絶縁膜の界面への不純物の付着を防止することができる。
【００３０】
上記導入工程Ｂにおいて、結晶化を促進する元素（結晶化促進元素）とは半導体、特にシリコンの結晶化を助長、促進する機能を有する元素であり、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅから選ばれた１種又は複数種の元素を用いることができる。
【００３１】
上記結晶化促進元素を導入する方法は、結晶化促進元素を半導体膜に添加する方法、結晶化促進元素を含有する膜を半導体膜の上面又は下面に接して形成する方法を用いることができる。
【００３２】
前者の方法では、半導体膜を成膜後、イオン注入法、プラズマドーピング法等によって、結晶化促進元素を半導体膜に添加する方法を用いることができる。
【００３３】
後者の方法において、結晶化促進元素を含有する膜を形成するには、ＣＶＤ法やスパッタリング法などの堆積法や、スピナーを用いて結晶化促進元素を含む溶液を塗布する塗布法が挙げられる。また、結晶化促進元素を含有する膜の形成と、半導体膜の形成はどちらが先でも良く、半導体膜を先に成膜すれば、結晶化促進元素を含有する膜は半導体膜上面に密接して形成され、形成順序を逆にすれば、結晶化促進元素を含有する膜は半導体膜下面に密接して形成されることになる。なお本発明では、密接するとは半導体膜と結晶化促進元素が文字通り密接するだけでなく、半導体膜内に結晶化促進元素が移動できれば、膜の間に１０ｎｍ程度の厚さの酸化膜、自然酸化膜等が存在している構成も含む。
【００３４】
例えば、導入工程で、結晶化促進元素としてニッケル（Ｎｉ）を用いた場合には、堆積法でＮｉ膜やＮｉシリサイド膜を成膜すればよい。
【００３５】
また、塗布法を用いる場合には、臭化ニッケルや、酢酸ニッケル、蓚酸ニッケル、炭酸ニッケル、塩化ニッケル、沃化ニッケル、硝酸ニッケル、硫酸ニッケル等のニッケル塩を溶質とし、水、アルコール、酸、アンモニアを溶媒とする溶液、又はニッケル元素を溶質とし、ベンゼン、トルエン、キシレン、四塩化炭素、クロロホルム、エーテルを溶媒とする溶液を用いることができる。あるいは、ニッケルが完全に溶解していなくとも、ニッケルが媒質中に分散したエマルジョンの如き材料を用いてもよい。
【００３６】
または酸化膜形成用の溶液にニッケル単体あるいはニッケルの化合物を分散させ、ニッケルを含有した酸化膜を形成する方法でもよい。このような溶液としては、東京応化工業株式会社のＯＣＤ(Ohka Diffusion Source）を用いることができる。このＯＣＤ溶液を用いれば、被形成面上に塗布し、２００℃程度で焼成することで、簡単に酸化シリコン膜を形成できる。他の結晶化促進元素についても同様である。
【００３７】
結晶化促進元素の導入方法としては、ドーピング法やＮｉ膜をスパッタ法で成膜する方法よりも、塗布法が最も容易に半導体膜中の結晶化促進元素濃度を調節することができ、また工程も簡単化される。
【００３８】
また、上記結晶化工程Ｃは、半導体膜内に結晶化促進元素を移動（拡散ともいう）させながら行う。結晶化促進元素を導入した半導体膜を加熱処理すると、結晶化促進元素が直ちに半導体膜内に移動する。そして結晶化促進元素は移動しつつ、非晶質状態にある分子鎖に触媒的な作用を及ぼし、半導体膜を結晶化させる。
【００３９】
この結晶化を促進させる作用に関しては、本出願人により、特開平０６−２４４１０３号公報、特開平０６−２４４１０４号公報等で開示している。結晶化促進元素と接しているシリコンは結晶化促進元素と結合し、シリサイドが形成される。そして、シリサイドと非晶質状態のシリコン結合が反応して、結晶化が進行することが分かった。これは、結晶化促進元素とシリコンの原子間距離が単結晶シリコンの原子間距離に非常に近いためであり、Ｎｉ−Ｓｉ間距離が単結晶Ｓｉ−Ｓｉ間距離と最も近く、０．６％ほど短い。
【００４０】
Ｎｉを結晶化促進元素として用いて非晶質シリコン膜を結晶化させる反応をモデル化すると、
Ｓｉ［ａ］−Ｎｉ（シリサイド）＋Ｓｉ［ｂ］−Ｓｉ［ｃ］（非晶質）
→Ｓｉ［ａ］−Ｓｉ［ｂ］（結晶性）＋Ｎｉ−Ｓｉ［ｃ］（シリサイド）
という反応式で表すことができる。
【００４１】
なお、上記の反応式において、［ａ］、［ｂ］、［ｃ］という指標はＳｉ原子位置を表している。
【００４２】
上記の反応式は、シリサイド中のＮｉ原子が非晶質部分のシリコンのＳｉ［ｂ］原子と置換するために、Ｓｉ［ａ］−Ｓｉ［ｂ］間距離が単結晶とほぼ同じになることを示している。また、Ｎｉが半導体膜内を拡散しつつ、結晶成長させていることを示している。また、結晶化反応が終了した時点で、ＮｉはＳｉと結合した状態で、移動した終端（又は、結晶成長の先端）に局在していることを示している。つまりＮｉＳｉx で表されるシリサイド状態で結晶化後の膜内に不規則に分布していることとなる。このシリサイドの存在は、結晶化後の膜をＦＰＭ処理することで、穴として確認できる。
【００４３】
ＦＰＭ処理とは、ニッケルシリサイドを短時間で除去できるＦＰＭ（５０％ＨＦと５０％Ｈ2 Ｏ2 を１：１で混合したエッチャント）を用いた処理であって、ＦＰＭで３０秒程度エッチングして、エッチングによる穴の有無によってニッケルシリサイドの存在が確認できるものである。
【００４４】
ＦＰＭ処理によって結晶化されたシリコン膜には不規則にＦＰＭによる穴が発生していた。このことは、結晶化された領域にはニッケルが局在し、この局在している部分でシリコンと結合してシリサイドが形成されていることを示している。
【００４５】
なお、この結晶化反応を進行させるためのエネルギーを与えるには、加熱炉において４５０℃以上で加熱すればよいことが分かっている。また、加熱温度の上限は６５０℃とする。これは、結晶化促進元素と反応しない部分で、非晶質半導体膜の結晶化が進行しないようにするためである。結晶化促進元素と反応しない部分で結晶化してしまうと、結晶化促進元素がその部分に拡散できないので結晶粒を大きくすることができず、また粒径もばらついてしまう。
【００４６】
また、結晶化工程において、加熱処理により結晶化した半導体膜には結晶粒内に欠陥が含まれる場合があり、また非晶質部分が残存している場合がある。そこで、その非晶質部分を結晶化し、また粒内の欠陥を消滅させるために、再び加熱処理を行うことは好ましい。この加熱温度は結晶化の際の加熱処理よりも高く、具体的には５００〜１１００℃とする、より好ましくは６００〜１１００℃とする。なお、実際の温度の上限は基板の耐熱温度で決定されることはいうまでもない。
【００４７】
なお、この工程で、加熱処理の代わりにエキシマレーザー光を照射することもできる。しかしながら、上述したようにエキシマレーザーには不可避的な照射エネルギーばらつきがあるため、非晶質部分の結晶化にばらつきが生じてしまうおそれがある。特に、膜ごとに非晶質部分の分布にばらつきがある場合は、１つの半導体装置で、素子間の特性がばらついてしまうだけでなく、半導体装置間の特性のばらつきが生ずるおそれがある。
【００４８】
そのため、結晶化工程後、エキシマレーザー光を照射する場合は、必ず加熱処理を施して、非晶質部分を結晶化させ、また欠陥を減少させることが望まれる。従って、次の光アニール工程でエキシマレーザーを使用する場合には、結晶性改善するための処理を加熱処理で行うことが重要になる。
【００４９】
また、加熱炉内での加熱処理と同等な加熱方法として、波長０．６〜４μｍ、より好ましくは０．８〜１．４μｍにピークをもつ赤外光を数十〜数百秒照射するＲＴＡ法が知られている。赤外光に対する吸収係数が高いため、赤外光の照射によって半導体膜は８００〜１１００℃に短時間で加熱される。しかし、ＲＴＡ法はエキシマレーザー光よりも照射時間が長いため、基板に熱が吸収され易く、ガラス基板を用いる場合には反りの発生に注意が必要である。
【００５０】
また、他の方法としてパルス発振型のＹＡＧレーザーやＹＶＯ4レーザーを使用する方法がある。特にレーザーダイオード励起方式のレーザー装置を使用すると高出力と高いパルス発振周波数が得られる。その第２高調波（５３２nm）、第３高調波（３５４.７nm）、第４高調波（２６６nm）のいずれかを使用し、例えばレーザーパルス発振周波数１〜２００００Ｈｚ（好ましくは１０〜１００００Ｈｚ）、レーザーエネルギー密度を２００〜６００mJ/cm2（代表的には３００〜５００mJ/cm2）とする。そして、線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９０％として行う。第２高調波を使うと、半導体層の内部にも均一に熱が伝わり、照射エネルギー範囲が多少ばらついても結晶化が可能となる。それにより、加工マージンがとれるため結晶化のばらつきが少なくなる。また、パルス周波数が高いのでスループットが向上する。
【００５１】
本発明では、結晶化された半導体膜内に局在する結晶化促進元素を除去（ゲッタリング）することを目的とする。本発明では、結晶化促進元素をゲッタリングするために１５族元素を用いる。ここで、１５族元素はＰ、Ａｓ、Ｎ、Ｓｂ、Ｂｉである。ゲッタリング能力の最も高いのはＰであり、次いでＳｂである。
【００５２】
本発明において結晶化促進元素の除去は、結晶化した結晶質半導体膜に１５族元素を選択的に添加して１５族元素を含有する領域を形成し、加熱処理して、１５族元素を含有する領域に結晶化促進元素を移動させ、捕獲することにより行う。結晶質半導体膜に１５族元素を添加する工程Ｄには、半導体膜に結晶化促進元素を導入する方法と同様に、プラズマドーピング法やイオン注入法等の気相法が挙げられる。
【００５３】
１５族元素を添加する領域（ゲッタリング領域）は、結晶化された半導体膜のチャネル形成領域となる領域又はチャネル形成領域と低濃度不純物領域となる領域を含まず、かつチャネル形成領域となる領域又はチャネル形成領域と低濃度不純物領域となる領域に接した領域、具体的には、ソース領域となる領域及びドレイン領域となる領域を含んだ領域である。ソース領域となる領域及びドレイン領域となる領域に１５族元素を添加することにより、同時に低抵抗化のための不純物元素の導入工程を行うことができ、工程を簡略化できる。
【００５４】
１５族元素を添加する際のマスクは、酸化シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜等の無機絶縁膜を用いることが好ましい。
【００５５】
１５族元素を添加する領域（ゲッタリング領域）の大きさは、少なくともソース領域となる領域及びドレイン領域となる領域の大きさがあれば、結晶化促進元素の除去のためには十分である。しかし、１５族元素を添加する領域が大きければ除去工程の時短化、低温化となるので好ましい。従って、結晶化を促進する元素の除去工程の後に、半導体膜をパターニングして島状半導体層を形成する工程を行うことは、１５族元素の添加領域をソース領域及びドレイン領域より大きくすることができるため好ましい。
【００５６】
１５族元素を添加した領域の１５族元素濃度は、半導体膜内に残存する結晶化促進元素の濃度の１０倍とする。本発明の結晶化方法では、１０18〜１０20atoms/cm3 オーダーで結晶化促進元素が残存するため、１５族元素濃度は１×１０19〜１×１０21atoms/cm3 とする。
【００５７】
結晶化促進元素の除去（ゲッタリング）は、加熱処理する工程Ｅによって行う。加熱処理によって、結晶化促進元素は１５族元素を添加した領域（ゲッタリング領域）へ移動して捕獲（ゲッタリング）される。この結晶化促進元素の除去工程は、１５族元素を添加した領域に結晶化促進元素を吸い取らせる（ゲッタリングさせる）工程と見ることができる。
【００５８】
この加熱処理は、ゲート電極、ゲート配線形成前に行う（ゲート配線とゲート電極は一体的に形成されていることが多い）。半導体膜の結晶化時と、結晶化促進元素の除去時の温度が、半導体装置作製の中で最も高温に上げなければならない。従って、これらの工程終了後にゲート電極の形成を行うことで、耐熱性の高くない導電材料をゲート電極として用いることができる。半導体装置の使用時に求められているゲート電極材料の特性は低抵抗なことであるが、半導体装置の作製時に求められているゲート電極材料の特性は耐熱性があることである。耐熱性は、半導体装置の信頼性を損なわないために求められる重要な特性である。耐熱性の低い導電材料は、いくら抵抗が低くてもゲート電極材料として用いることができなかったが、本発明を用いることにより、耐熱性の高くない導電材料を用いてゲート電極を形成することができる。
【００５９】
また本発明において、結晶化促進元素の除去工程を低温化、時短化するために、この工程の前に、結晶化した結晶質半導体膜にレーザー光又は強光を照射することは好ましい。この光照射（光アニール）によって、結晶質半導体膜に局在している結晶化促進元素を移動しやすい状態とすることができる。
【００６０】
結晶化促進元素はＮｉＳｉx の如く、半導体分子と結合した状態で、半導体膜内に分布しているが、光アニールのエネルギーにより、Ｎｉ−Ｓｉ結合が断たれて、結晶化促進元素は原子状態にされる、あるいはＮｉ−Ｓｉ結合エネルギーが低下されるため、残存している結晶化促進元素は結晶質半導体膜内を移動しやすい状態となるためである。
【００６１】
上記光アニールによって、結晶化促進元素を移動させるために必要なエネルギーを下げることができるため、５００℃以上で加熱することで、結晶化促進元素を移動させることができ、また、処理時間を短くすることもできる。更に、ゲッタリング領域を素子形成領域に形成するため、ゲッタリング領域を新たに設ける必要がなく、素子形成可能な部分を拡大できる。なお、結晶化促進元素の除去工程の加熱温度の上限は、ゲッタリング領域に含まれる１５族元素が移動しない温度であり、８００℃〜８５０℃である。
【００６２】
また光アニール工程において光を照射する部分は、半導体膜のうち半導体素子を構成する半導体層となる部分に照射すればよく、少なくともこの半導体層の空乏層が形成される領域（チャネル形成領域）を含むようにする。
【００６３】
光アニールに使用する光源は、エキシマレーザーを用いることができる。例えばＫｒＦエキシマレーザー（波長２４８ｎｍ）、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）、ＸｅＦエキシマレーザー（波長３５１、３５３ｎｍ）、ＡｒＦエキシマレーザー（波長１９３ｎｍ）、ＸｅＦエキシマレーザー（波長４８３ｎｍ）等を用いることができる。また、紫外線ランプを用いることができる。またはキセノンランプやアークランプなどの赤外線ランプなどを用いることができる。パルス発振方式のエキシマレーザー光を用いることができる。
【００６４】
また、他の方法としてパルス発振型のＹＡＧレーザーやＹＶＯ4レーザーを使用する方法がある。特にレーザーダイオード励起方式のレーザー装置を使用すると高出力と高いパルス発振周波数が得られる。その基本波（１０６４nm）、第２高調波（５３２ｎｍ）、第３高調波（３５４．７ｎｍ）、第４高調波（２６６ｎｍ）のいずれかを使用し、例えばレーザーパルス発振周波数１〜２００００Ｈｚ（好ましくは１０〜１００００Ｈｚ）、レーザーエネルギー密度を２００〜６００mJ/cm2（代表的には３００〜５００mJ/cm2）とする。そして、線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９０％として行う。また、パルス周波数が高いのでスループットが向上する。
【００６５】
島状半導体層の形成工程Ｆにおいて、パターニングは、前記１５族元素が添加された領域がソース領域およびドレイン領域となるように、かつ前記１５族元素が添加されなかった領域がチャネル形成領域又はチャネル形成領域と低濃度不純物領域となるように行われる。
【００６６】
その後、半導体層に接して設けられたゲート絶縁膜を介してゲート電極を形成し、ゲート電極に対向する半導体層をチャネル形成領域とする。ゲート電極は、島状半導体層の前記１５族元素が添加されてない領域（被ゲッタリング領域）上に前記ゲート絶縁膜を介して形成する。
【００６７】
本発明は、ゲート電極に整合して自己整合的にソース領域及びドレイン領域を形成するものではない。従って、ゲート電極の大きさを変更するだけで、上面から見て１５族元素が添加された領域（ソース領域とドレイン領域）とゲート電極とが重なった構造とすることも、上面から見て１５族元素が添加された領域（ソース領域とドレイン領域）とゲート電極とがほぼ接するように形成することも、上面から見て１５族元素が添加された領域（ソース領域とドレイン領域）とゲート電極との間隔が一定距離ある構造とすることも可能である。
【００６８】
更に、１５族元素が添加された領域（ソース領域とドレイン領域）とゲート電極との間隔が一定距離あるように形成した後、即ち島状半導体層の前記１５族元素が添加されていない領域の一部分（チャネル形成領域と低濃度不純物領域となる領域のうちチャネル形成領域となる領域）上に前記ゲート絶縁膜を介してゲート電極を形成し、その後、ゲート電極をマスクとして不純物元素を添加して、上面から見て、ソース領域及びドレイン領域とゲート電極との間に低濃度不純物領域を形成することもできる。
【００６９】
そして更に、低濃度不純物領域形成後、ゲート電極として既に形成されている第１の導電膜上に第２の導電膜をゲート電極の一部として形成し、低濃度不純物領域とその第２の導電膜が重なりを有するように第２の導電膜をパターニングすることによって、ゲート電極と低濃度不純物領域が重なる領域を有するゲート・オーバーラップド・ＬＤＤ（ＧＯＬＤ）構造を得ることができる。ＧＯＬＤ構造は、ホットエレクトロン注入による半導体装置の劣化を防止することができる。また、ゲート電極が２層の場合を例に説明したが、３層以上の多層構造としてもよい。
【００７０】
このように本発明は、ゲート電極の大きさを変えるだけで異なる構造の素子を作製することができる。従って、同じパネル上の、例えばマトリクス回路とドライバ回路の素子構造を容易に異なる構造とすることができる。同様に、マトリクス回路のＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを容易に異なる構造とすることができる。
【００７１】
結晶化促進元素を捕獲する領域には１５族元素だけでなく、１３族元素をも添加することにより、１５族元素のみよりも高い除去効果が得られることが判明している。この場合には、１３族元素濃度は１５族元素濃度の１．３〜２倍とする。１３族元素とはＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉである。
【００７２】
本発明の結晶化促進元素の除去工程によって、結晶化促進元素濃度が５×１０17atoms/cm3 以下（好ましくは２×１０17atoms/cm3 以下）にまで低減された結晶質半導体領域が得られる。
【００７３】
なお、現状ではＳＩＭＳ（質量二次イオン分析）による検出下限が２×１０17atoms/cm3 程度であるため、それ以下の濃度を調べることはできない。しかしながら、本明細書に示す除去工程を行うことで、少なくとも１×１０14〜１×１０15atoms/cm3 程度にまで、結晶化促進元素は低減されるものと推定される。
【００７４】
【発明の実施の形態】
図３〜図６を用いて本発明の実施の形態を説明する。なお、１５族元素は半導体にＮ型の導電型を付与する元素であり、本発明の実施の形態は、Ｎ型のソース領域となる領域及びドレイン領域となる領域をゲッタリング領域に用いる。
【００７５】
［実施形態１］  図３を用いて、本実施形態を説明す。図３（Ａ）に示すように、基板１０を用意し、基板１０表面に下地膜１１を形成する。基板１０にはガラス基板、石英基板、セラミック基板等の絶縁性基板、単結晶シリコン基板、更にステンレス基板、Ｃｕ基板、Ｔa 、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属材料又はこれら合金系（例えば、窒素系合金）からなる基板等の導電性基板を用いることができる。
【００７６】
下地膜１１は、半導体装置内に基板から不純物が拡散するのを防ぐ機能、基板１０上に形成される半導体膜や金属膜の密着性を高め、剥離を防止する機能を有する。下地膜１１には、ＣＶＤ法などで成膜した酸化シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜等の無機絶縁膜が使用できる。例えば、シリコン基板を使用した場合には、熱酸化によってその表面を酸化して下地膜を形成することができる。また、石英基板やステンレス基板などの耐熱性基板を用いた場合には、非晶質シリコン膜を成膜し、このシリコン膜を熱酸化してもよい。
【００７７】
更に、下地膜１１として、タングステン、クロム、タンタル等の高融点金属の被膜や、窒化アルミニウム膜等の高い伝導度を有する被膜を下層に、上記の無機絶縁膜を上層に積層した積層膜を用いてもよい。この場合には、半導体装置で発生した熱が下地膜１１の下層の被膜から放射されるため、半導体装置の動作が安定できる。
【００７８】
下地膜１１上に、プラズマＣＶＤ、減圧ＣＶＤ法、熱ＣＶＤ等の気相法で半導体膜１２を成膜する。ここでは、減圧ＣＶＤ法で非晶質シリコン膜を１０〜１５０ｎｍの厚さに成膜する。プラズマＣＶＤ法は減圧ＣＶＤ法よりも生産性に優れるが、減圧ＣＶＤ法は成膜に時間が掛かるが、プラズマＣＶＤ法よりも緻密な膜ができるという利点がある。（図３（Ａ））
【００７９】
次に、半導体膜１２に結晶化促進元素を導入する。ここでは、半導体膜１２表面に結晶化促進元素を含有する膜１３を形成する方法を用いる。例えば、スピナーにおいて、Ｎｉ酢酸塩溶液を塗布し、この状態を数分間保持する。スピナーを用いて乾燥することによって、膜１３としてＮｉ膜が形成される。溶液のニッケルの濃度は、１ｐｐｍ以上好ましくは１０ｐｐｍ以上であれば実用になる。なお、Ｎi 膜は必ずしも膜状とは限らないが、膜状でなくても用いることができる。（図３（Ｂ））
【００８０】
そして、加熱炉において、結晶化促進元素が導入された半導体膜１２を熱処理し、結晶質半導体膜１５を形成する。熱処理条件は、雰囲気は窒素等の不活性雰囲気とし、温度４５０℃〜６５０℃、好ましくは５００℃〜６５０℃、時間４〜２４時間とする。本実施形態においては、半導体膜表面全体にニッケル元素が接するため、ニッケルの移動方向は半導体膜表面から下地膜方向、即ち基板表面にほぼ垂直な方向に移動し、その方向に結晶化が進行する。（図３（Ｃ））
【００８１】
次に、結晶質半導体膜１５のソース領域及びドレイン領域となる領域を含む領域に１５族元素を選択的に添加する。まず半導体膜１５のチャネル形成領域となる領域又はチャネル形成領域と低濃度不純物領域となる領域を含む領域上にマスク絶縁膜１６を形成する。マスク絶縁膜１６としては、レジスト、酸化シリコンなどが使用できるが無機絶縁膜が好ましい。ここでは１００ｎｍの厚さの酸化シリコン膜を成膜し、パターニングしてマスク絶縁膜１６を形成する。そして、プラズマドーピング法、塗布法などによって、選択的に１５族元素を添加して、半導体膜１５に１５族添加領域１５ａを形成する。１５族元素が添加されなかった領域１５ｂを便宜上、被ゲッタリング領域と呼ぶ。（図３（Ｄ））
【００８２】
領域１５ａの１５族元素濃度は被ゲッタリング領域１５ｂの結晶化促進元素濃度の１０倍とする。本実施例形態の方法では領域１５ｂには１０19〜１０20atoms/cm3 オーダーで結晶化促進元素が残存するため、領域１５ａの１５族元素の濃度は１×１０20〜１×１０21atoms/cm3 とする。
【００８３】
次に、５００〜８５０℃、より好ましくは５５０℃〜６５０℃、４〜８時間加熱処理して、被ゲッタリング領域１５ｂに残存した結晶化促進元素をソース領域及びドレイン領域となる領域を含む領域である１５族元素添加領域１５ａへ移動させ、そこに吸い取らせる。ソース領域及びドレイン領域となる領域に達した結晶化促進元素は１５族元素と結合する。例えば結晶化促進元素がＮｉ、１５族元素がＰの場合には、ソース領域及びドレイン領域となる領域でＮｉＰ1 、ＮｉＰ2 Ｎｉ2 ・・・といった結合状態で存在する。この結合状態は非常に安定であり、ＴＦＴの動作にほとんど影響しない。（図３（Ｅ））
この加熱処理により、領域１５ｂの結晶化促進元素（Ｎｉ）濃度は２×１０17atoms/cm3 以下に低下される。また、ソース領域となる領域及びドレイン領域となる領域に添加された１５族元素を活性化させて、ソース領域となる領域及びドレイン領域となる領域を低抵抗化することもできる。
【００８４】
そして、結晶化促進元素の除去工程後に、領域１５を領域１５ａの全部もしくは一部がソース領域及びドレイン領域となるように島状にパターニングして、島状半導体層１７を形成する。半導体層１７を用いてＴＦＴ等の半導体素子を作製すればよい。
【００８５】
本発明では、結晶化促進元素の除去工程前において、結晶化促進元素を除去する被ゲッタリング領域に接したソース領域及びドレイン領域となる領域に１５族元素を添加するため、除去工程に要する時間を短縮することができる。
本実施形態ではソース領域及びドレイン領域となる領域をゲッタリング領域である１５族添加領域に用いたため、即ち素子形成部分にゲッタリング領域である１５族添加領域を形成したため、素子の集積化が図れる。
【００８６】
［実施形態２］  図４を用いて、本実施形態を説明する。本実施形態は、実施形態１の触媒導入方法を変形したものである。また、半導体層形成以降のゲート絶縁膜の形成方法を示す。後は、実施形態１と同様である。
【００８７】
実施形態１に記した基板を用意し、基板２０表面上に下地膜２１を形成する。次に、半導体膜２２として、減圧熱ＣＶＤ法により非晶質シリコン膜を形成する。非晶質シリコン膜の膜厚は２０〜１００ｎｍ（好ましくは４０〜７５ｎｍ）とする。ここでは成膜膜厚を６５ｎｍとする。なお、減圧熱ＣＶＤ法で形成した非晶質シリコン膜と同等の膜質が得られるのであればプラズマＣＶＤ法を用いても良い。
【００８８】
次に、非晶質シリコン膜でなる半導体膜２２上にマスク絶縁膜２３を形成する。マスク絶縁膜２３にはパターニングによって開口部２３ａを設けておく。この開口部２３ａが結晶化促進元素の添加領域を規定する。マスク絶縁膜２３としてはレジストや、酸化シリコン膜を用いることができる。ここでは１２０ｎｍ厚の酸化シリコン膜で形成する。
【００８９】
次に重量換算で５〜１０ppm のニッケルを含むニッケル酢酸塩をエタノールに溶かした溶液をスピンコート法により塗布し、乾燥させて、結晶化促進元素を含有する膜２４としてＮｉ膜をマスク絶縁膜２３上に形成する。この状態で、ニッケルはマスク絶縁膜２３に設けられた開口部２３ａにおいて半導体膜２２と接した状態となる。（図４（Ａ））
【００９０】
次に、熱炉内で４５０℃、１時間程度の水素出しの後、ニッケルを添加した領域２２ａから半導体膜２２にニッケルを移動させるため、加熱炉内で、不活性雰囲気、水素雰囲気または酸素雰囲気において、温度４５０〜６５０℃、加熱時間４〜２４時間の加熱処理を行う。加熱によって、矢印で模式的に示すようにニッケルが半導体膜２２内を移動しつつ、結晶化させる。ここでは５７０℃、８時間の加熱処理を行い、ニッケルを含有する結晶質半導体膜２５を形成する。（図４（Ｂ））
【００９１】
この工程では、ニッケルを添加した領域２２ａで反応したニッケルシリサイドから優先的に進行し、基板２０の基板面に対してほぼ平行に成長した結晶領域（横成長領域とよぶ）２５ｂが形成される。横成長領域２５ｂは比較的揃った状態で個々の結晶粒が集合しているため、全体的な結晶性に優れるという利点がある。なお、領域２５ａは結晶化促進元素が導入された領域であって、結晶化されるが結晶化促進元素が高濃度に残存するため、素子には不適である。また非結晶化領域２５ｃは結晶化促進元素が移動しなかった領域であり、結晶化が進行しなかった領域である。よって、横成長領域２５ｂだけが高性能の素子を形成するのに適している。
【００９２】
ＴＥＭ（透過型電子顕微鏡法）観察によると、結晶質半導体膜において横成長領域２５ｂの結晶粒は棒状または偏平棒状であり、これらの結晶粒の方位が殆ど揃っている。これら結晶粒の殆ど全てが概略｛１１０｝配向であり、＜１００＞軸、＜１１１＞軸の方向は各結晶粒同士で同じであり、＜１１０＞軸が結晶粒間で２°ほど僅かに揺らいでいる。このように、横成長領域２６ｂでは結晶軸の方位が揃っているために、結晶粒界での原子の結合がスムーズになり、未結合手がわずかになる。
【００９３】
他方、従来の多結晶シリコンは結晶粒ごとに、結晶軸の方向は不規則であるため、粒界において結合できない原子が多数存在する。この点で、本実施形態の横成長領域２５ｂと従来の多結晶シリコン膜の結晶構造は全く異なっている。横成長領域２５ｂは結晶粒界において、殆どの原子の接合がとぎれることがなく、二つの結晶粒が極めて整合性よく接合しているため、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。
【００９４】
次に、実施形態１と同様に、酸化シリコン膜でなるマスク絶縁膜２７を形成する。横成長領域２５ｂがチャネル形成領域又はチャネル形成領域及び低濃度不純物領域となる領域である被ゲッタリング領域２６ａに含まれるようにする。そして、１５族元素としてＰ（リン）を添加し、１５族元素添加領域２６ｃを形成する。横成長領域２５ａに残存するニッケル濃度は、実施形態１の場合の１／１０程度、即ち１０18〜１０19atoms/cm3 となるため、領域２６ｃのリンの濃度は１×１０19〜１×１０20atoms/cm3 とする。（図４（Ｃ））
【００９５】
なお、１５族元素は領域２６ｃ膜を通過して下地膜２１、基板２０にも添加されるため、下地膜２１または基板２２中の特定の領域のみに高濃度の１５族元素が含まれる。しかし、このような１５族元素がＴＦＴ特性に悪影響を与えることはない。
【００９６】
そして、添加領域２６ｃを形成した後、５００〜８５０℃で２〜２４時間の加熱処理を行い、被ゲッタリング領域２６ａ中の結晶化促進元素を１５族元素添加領域２６c へと移動させて、領域２６ｃに吸い取らせる（移動方向は矢印で示す）。こうして結晶化促進元素が５×１０17atoms/cm3 以下、１×１０14〜１×１０15atoms/cm3 に低減された横成長領域が得られる。（図４（Ｄ））
【００９７】
結晶化促進元素除去工程が終了したら、マスク絶縁膜２７を除去した後、領域２６を領域２６ｃの全部もしくは一部がソース領域及びドレイン領域となるように、領域２６ａがチャネル形成領域又はチャネル形成領域と低濃度不純物領域となるように島状にパターニングして、島状の半導体層２８を形成する。
【００９８】
次に、プラズマＣＶＤ法または減圧熱ＣＶＤ法により、半導体層２８を覆って窒化酸化シリコンでなる絶縁膜３０を形成する。この絶縁膜３０はゲート絶縁膜を構成するものであり、その膜厚は５０〜１５０ｎｍとする。
【００９９】
次に、絶縁膜３０上に、ゲート電極３１を形成する。例えば、Ｐが添加されたシリコン、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属やこれらの合金（例えば、高融点金属同士の合金、高融点金属と窒素との合金など）を用いることができる。
【０１００】
以上の工程で得られた半導体層２８、絶縁膜３０、及びゲート電極３１を用いて、ＴＦＴを作製することができる。
【０１０１】
［実施形態３］  図５を用いて、本実施形態を説明する。
本実施形態は、島状半導体層の形成後（パターニング後）に、結晶化促進元素を除去したものである。その他は、実施形態１又は実施形態２と同様である。
まず、実施形態１又は実施形態２で説明した工程に従って、半導体膜の結晶化まで行い、得られた結晶質半導体膜をパターニングして島状半導体層３５を形成する。（図５（Ａ））
【０１０２】
次に、実施形態１、２と同様に、酸化シリコン膜でなるマスク絶縁膜３７を形成する。そして、１５族元素としてＰ（リン）をソース領域及びドレイン領域に添加し、１５族元素添加領域３６ｃを形成する。（図５（Ｂ）
【０１０３】
そして、添加領域３６ｃを形成した後、５００〜８５０℃で２〜２４時間の加熱処理を行い、被ゲッタリング領域３６ｄ中の結晶化促進元素を１５族元素添加領域３６ｃへと移動させて吸い取らせる（移動方向は矢印で示す）。こうして触媒が５×１０17atoms/cm3 以下、１×１０14〜１×１０15atoms/cm3 に低減された領域が得られる。（図５（Ｃ））
【０１０４】
以上の工程で得られた半導体層のソース領域、ドレイン領域は、ニッケル元素濃度が高いので、実施形態１、２に比べてソース領域及びドレイン領域を低抵抗化できる。
【０１０５】
［実施形態４］  図６を用いて、本実施形態を説明する。
本実施形態は、被ゲッタリング領域をチャネル形成領域及び低濃度不純物領域として、低濃度不純物領域を形成したものである。本実施形態を実施形態１乃至３に適用することも可能である。
まず、実施形態１乃至３で説明した工程に従って、被ゲッタリング領域４６ｄ中の結晶化促進元素が除去された島状半導体層４８の形成まで行い、その上にゲート絶縁膜５０を形成する。（図６（Ａ））
【０１０６】
次に、ゲート電極５１を形成する。例えば、Ｐが添加されたシリコン、Ａｌ、Ｔａ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属やこれらの合金（例えば、高融点金属同士の合金、高融点金属と窒素との合金など）を用いて形成する。ゲート電極５１は、被ゲッタリング領域４６ｄの一部（チャネル形成領域と低濃度不純物領域となる領域のうちチャネル形成領域となる領域）上に形成する。（図６（Ｂ））
【０１０７】
次に、ゲート電極をマスクとして不純物を添加して低濃度不純物領域５２を形成する。不純物の添加は、高加速度、低ドーズ量でドーピングを行い、ゲート絶縁膜を通過してリンが半導体層に添加されるようにした。条件は加速電圧８０ｋＶ、設定ドーズ量６×１０13atoms/cm3とし、添加量は１×１０16〜１×１０19atoms/cm3 とする。
【０１０８】
以上の工程によって、新たなマスクを用いることなく低濃度不純物領域を形成できる。
【０１０９】
本実施形態を用いて更に、低濃度不純物領域形成後、ゲート電極として既に形成されている第１の導電膜上に第２の導電膜をゲート電極の一部として形成し、低濃度不純物領域とその第２の導電膜が重なりを有するように第２の導電膜をパターニングすることによって、ゲート電極と低濃度不純物領域が重なる領域を有するゲート・オーバーラップド・ＬＤＤ（ＧＯＬＤ）構造を得ることも可能である。ＧＯＬＤ構造は、ホットエレクトロン注入による半導体装置の劣化を防止することができる。また、ゲート電極が２層でなく、３層以上の多層構造としてもよい。
【０１１０】
【実施例】
図７〜図１６を用いて、本発明の実施例を説明する。なお、実施例に実施形態１〜４を適用してもよい。
【０１１１】
[ 実施例１]   本実施例は本発明をＴＦＴに適用した例であり、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを同一基板上に形成し、ＣＭＯＳ回路を作製した例を示す。説明には図７〜図９を用いる。
【０１１２】
図７はＣＭＯＳ回路の概略の上面図を示す。図７において、１１１はゲート配線、１０８はＮチャネル型ＴＦＴの半導体層、１０９はＰチャネル型ＴＦＴの半導体層である。１６１、１６２は半導体層１０８、１０９とソース配線のコンタクト部であり、１６３、１６４は半導体層１０８、１０９とドレイン配線とのコンタクト部である。１６５はゲート配線１１１と取出し配線とのコンタクト部（ゲートコンタクト部）である。
【０１１３】
図８、図９を用いて、ＴＦＴの作製工程を説明する。なお図８、図９において左側にＮチャネル型ＴＦＴの断面図を示し、右側にＰチャネル型ＴＦＴの断面図を示す。各ＴＦＴの断面図は図７の鎖線Ａ−Ａ' 、鎖線Ｂ−Ｂ' で切断した断面図に対応する。
【０１１４】
まず、コーニング社製１７３７ガラス基板を基板１００として用いる。ガラス基板１００上に下地膜として３００ｎｍ厚の酸化シリコン膜１０１を形成する。
【０１１５】
こうして絶縁表面を有する基板が準備できたら、減圧熱ＣＶＤ法により、ジシランを原料ガスに半導体膜として非晶質シリコン膜１０２を成膜する。非晶質シリコン膜１０２の膜厚は５５ｎｍとする。次に、非晶質シリコン膜１０２上に１２０ｎｍ厚の酸化シリコン膜でなるマスク絶縁膜１０３を形成する。マスク絶縁膜１０３にはパターニングによって開口部１０３ａ、１０３ｂが設けられている。
【０１１６】
次に、重量換算で１０ppm のニッケルを含むニッケル酢酸塩をエタノールに溶かした溶液をスピンコターにより塗布し、乾燥してＮｉ膜１０４を形成する。Ｎｉ膜１０４はマスク絶縁膜１０３に設けられた開口部１０３ａ、１０３ｂにおいて非晶質シリコン膜１０２と接している。なお、非晶質シリコン膜１０２は浸潤性が乏しいので、マスク絶縁膜１０３を形成する前にＵＶ照射などにより数ｎｍ程度の酸化膜を形成しておくと、Ｎｉ膜１０４が開口部１０３ａ、１０３ｂで接した状態で形成することが容易になる。（図８（Ａ））
【０１１７】
こうして図８（Ａ）の状態が得られたら、加熱炉内で４５０℃、１時間程度、加熱処理して、非晶質シリコン膜１０２から水素出しした後、加熱炉内で、窒素雰囲気、５７０℃、１４時間の加熱処理を行う。Ｎｉ膜１０４から非晶質シリコン膜１０２内へＮｉが移動して、結晶化が進行して、横成長領域１０６ａ、１０６ｂを有する結晶質シリコン膜１０６が形成される。（図８（Ｂ））
【０１１８】
結晶化工程が終了したら、６００℃、１〜４時間、結晶質シリコン膜１０６を熱処理して、非晶質部分を結晶化させ、結晶性を向上させることは好ましい。更に、ＫｒＦエキシマレーザー光を結晶質シリコン膜１０６に照射して、膜内に局在しているＮｉを移動しやすい状態にすることは好ましい。エキシマレーザーは光学系によって、0.5 ｍｍ幅、１２ｃｍ長の線状レーザー光に加工して、線状レーザー光に対して基板を相対的に１方向に走査させることにより、基板全面にレーザー光を照射する。あるいは、レーザー光を１辺が５〜１０ｃｍ程度の矩形上に加工して照射することもできる。
【０１１９】
次に、半導体膜のチャネル形成領域又はチャネル形成領域と低濃度不純物領域となる領域を含む被ゲッタリング領域上にマスク絶縁膜１１８を形成し、半導体膜に１５族元素を添加して、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域を形成する。ドーピングガスには水素で５％に希釈したホスフィンを用いて、Ｐ（リン）を添加する。低加速度、高ドーズ量でドーピングを行い、ドーピング条件はＰ濃度が半導体膜１０６に残存するＮｉ濃度の１０倍とし、加速電圧８０ｋＶ、設定ドーズ量６×１０13atoms/ cm3で添加し、添加量は１×１０19〜１×１０22atoms/cm3 とする。（図８（Ｃ））
【０１２０】
半導体膜１０６にＮ+ 型領域１０７が形成される。ここで半導体膜１０６のＮ+ 型領域１０７の一部はソース及びドレイン領域となり、領域１２３がチャネル形成領域及び低濃度不純物領域となる。
【０１２１】
この状態で加熱処理することで、Ｎ+ 型領域１０７にリンが添加されなかった領域１２３、１３３のニッケルを吸い取らせることができる。非晶質シリコン膜の結晶化のために意図的に添加したＮｉが、図８において矢印で模式的に示すように、チャネル形成領域又はチャネル形成領域と低濃度不純物領域を含む領域１２３、１３３からそれぞれのソース領域及びドレイン領域となる領域へ移動する。その結果、チャネル形成領域及び低濃度不純物領域となる領域内のＮｉが減少し、他方、ゲッタリングシンクに用いたソース領域及びドレイン領域となる領域中のＮｉ濃度はチャネル形成領域１２３、１３３よりも高くなる。
【０１２２】
次に、結晶質シリコン膜１０６を島状にパターニングして、半導体層１０８、１０９を形成する。なお、上記のエキシマレーザの照射は半導体層１０８、１０９の形成後でもよい。（図８（Ｄ））
【０１２３】
次に、プラズマＣＶＤ法により、ＳｉＨ4 とＮ2 Ｏを原料ガスにして、窒化酸化シリコン膜１１０を１２０ｎｍの厚さに成膜する。次に、窒化酸化シリコン膜１１０上に厚さ４０ｎｍのタンタル膜（Ｔａ膜）をスパッタ装置において成膜しパターニングしてゲート電極１１１を形成する。ゲート電極はリンが添加されてない領域の一部分（Ｎチャネル型ＴＦＴのチャネル形成領域と低濃度不純物領域となる領域のうちチャネル形成領域となる領域）上に配置する。なお、上記のエキシマレーザー光の照射はＴａ膜の成膜前に実施してもよい。本実施例では、少なくともチャネル形成領域となる領域にレーザ光が照射されればよい。（図８（Ｅ））
【０１２４】
そしてゲート電極１１１をマスクとして不純物を添加して低濃度不純物領域１２４，１２５を形成する。不純物の添加は、高加速度、低ドーズ量でドーピングを行い、ゲート絶縁膜を通過してリンが半導体層に添加されるようにした。条件は加速電圧８０ｋＶ、設定ドーズ量６×１０13atoms/ cm3とし、添加量は１×１０16〜１×１０19atoms/cm3 とする。（図９（Ａ））
【０１２５】
次に、Ｐチャネル型ＴＦＴの半導体層１０９に１３族元素であるＢ（ボロン）を添加する。Ｎチャネル型ＴＦＴをレジストマスク１４０で覆った後、半導体層１０９にＢを添加する。ドーピングガスには水素で５％に希釈されたジボランを用い、Ｐ+ 型のソース領域及びドレイン領域となる領域１４１、１４２を形成する。（図９（Ｂ））
【０１２６】
ソース領域及びドレイン領域となる領域を形成した後、レジストマスク１４０を除去し、電気炉内で３５０℃〜５５０℃、ここでは４５０℃、２時間の加熱処理をする。この加熱処理で、ソース領域及びドレイン領域１２１，１２２，１４１，１４２、及び低濃度不純物領域１２４，１２５に添加されたリン、ボロンが活性化される。
【０１２７】
次に、酸化シリコン膜でなる層間絶縁膜１５０を形成する。層間絶縁膜１５０にコンタクトホールを形成した後、電極材料としてチタン／アルミ／チタンからなる積層膜を形成し、パターニングして、配線１５１〜１５３を形成する。ここでは、配線１５３によってＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを接続してＣＭＯＳ回路を形成する。更に、図示しないゲート電極１１１に接続されたゲート配線の取出し配線も形成する。最後に水素雰囲気中において３５０℃、２時間程度の水素化処理を行い、ＴＦＴ全体の水素終端処理を行う。（図９（Ｃ））
【０１２８】
［実施例２］  本実施例を図１０を用いて説明する。本実施例は実施例１を変形してＧＯＬＤ構造を形成した例である。本実施例のＧＯＬＤ構造を実施例１に適用してもよい。
【０１２９】
結晶化促進元素が低減された島状半導体領域を形成するまでは、実施例１と同様に行う。次にゲート絶縁膜として、２０ｎｍ厚の窒化シリコン膜／１００ｎｍ厚の窒化酸化シリコン膜２１０を形成する。
【０１３０】
次に、ゲート電極の形成及び低濃度不純物領域の形成を行う。窒化酸化シリコン膜２１０表面上に第１の導電膜２１５と第２の導電層２１６を形成する。第１の導電膜２１５はＴｉ，Ｔａ，Ｗ，Ｍｏから選ばれた材料もしくはそれらの合金からなる材料で形成すればよい。また、電気抵抗や耐熱性を考慮して前記材料を主成分とする導電材料を用いてもよい。第１の導電膜の厚さは１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとする必要がある。ここでは、５０ｎｍの厚さでＴｉ膜をスパッタ法で形成した。
【０１３１】
第２の導電層２１６は、Ａｌ、Ｃｕから選ばれた材料を用いることが好ましい。これはゲート電極の電気抵抗を下げるために設けられるものであり、５０〜４００ｎｍ、好ましくは１００〜２００ｎｍの厚さに形成する。Ａｌを用いる場合には、純Ａｌを用いても良いし、Ｔｉ、Ｓｉ、Ｓｃから選ばれた元素が０．１〜５atom％添加されたＡｌ合金を用いても良い。また銅を用いる場合には、図示しないが、ゲート絶縁膜２１０の表面に窒化シリコン膜を３０〜１００ｎｍの厚さで設けておくと好ましい。
【０１３２】
ここでは、Ｓｃが０．５atom％添加されたＡｌ膜をスパッタ法で２００ｎｍの厚さに形成した。（図１０（Ａ））
そして、Ｐチャネル型ＴＦＴが形成される領域にレジストマスク３１４を形成して、Ｎ型を付与する第１の不純物元素を添加する工程を行った。結晶質半導体材料に対してＮ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3 ）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜２１０と第１の導電膜２１５を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3 の範囲にするのが好ましく、ここでは１×１０18atoms/cm3 とした。そして、半導体層に低濃度にリンが添加された領域３１５、３１６が形成された。( 図１０（Ｂ）)
【０１３３】
そして、レジストマスク３１４を除去した後、第１の導電膜２１５と第２の導電層２１６に密接させて図示しない第３の導電膜を形成した。第３の導電膜はＴｉ、Ｔａ、Ｗ、Ｍｏから選ばれた材料で形成すれば良いが、電気抵抗や耐熱性を考慮して前記材料を主成分とする化合物を用いても良い。例えば、また、第３の導電膜の厚さは１０〜１００ｎｍ、好ましくは２０〜５０ｎｍとする必要がある。ここでは、５０ｎｍの厚さでＴａ膜をスパッタ法で形成した。その後、第１の導電膜と第３の導電膜を同時にパターニングして、チャネル長方向の長さが同じ第１の導電層２１７と第３の導電層２１８を形成した。（図１０（Ｃ））
次に、Ｐチャネル型ＴＦＴの半導体層２０９に１３族元素であるＢ（ボロン）を添加する。Ｎチャネル型ＴＦＴをレジストマスク２４０で覆った後、半導体層２０９にＢを添加する。ドーピングガスには水素で５％に希釈されたジボランを用い、Ｐ+ 型のソース領域及びドレイン領域２４１、２４２を形成する。（図１０（Ｄ））
【０１３４】
ソース領域及びドレイン領域を形成した後、レジストマスク２４０を除去して、電気炉内で４５０℃、２時間の加熱処理をする。この加熱処理でゲッタリングと同時に、ソース領域及びドレイン領域２１１、２１２、２４１，２４２、及び低濃度不純物領域３１５，３１６に添加されるたリン、ボロンが活性化される。
【０１３５】
次に、酸化シリコン膜でなる層間絶縁膜２５６を形成する。層間絶縁膜２５６にコンタクトホールを形成した後、電極材料としてチタン／アルミ／チタンからなる積層膜を形成し、パターニングして、配線２５１〜２５３を形成する。ここでは、配線２５３によってＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを接続してＣＭＯＳ回路を形成する。更に、図示しないゲート配線１１１の取出し配線も形成する。最後に水素雰囲気中において３５０℃、２時間程度の水素化処理を行い、ＴＦＴ全体の水素終端処理を行う。（図１０（Ｅ））
【０１３６】
[ 実施例３]   本実施例を図１１を用いて説明する。本実施例は、活性化工程後にゲート電極を形成したものであって、ゲート電極の耐熱性が劣ることによる信頼性の低下を実施例１や実施例２より更に防止することができる。本実施例を実施例１又は実施例２に適用してもよい。
【０１３７】
１５属元素の添加までは実施例１と同様に行う。この状態で加熱処理することで、Ｎ+ 型領域３１１、３１２、３１３にリンが添加されなかった領域３２３、３３３のニッケルを吸い取らせることができるが、本実施例では、Ｐチャネル型ＴＦＴとなる領域に１３族元素であるＢ（ボロン）を添加した後、結晶化促進元素の除去工程を行う。
【０１３８】
そこで、Ｎチャネル型ＴＦＴをレジストマスク３４０で覆った後、Ｐチャネル型ＴＦＴとなる半導体膜にＢを添加する。ドーピングガスには水素で５％に希釈されたジボランを用い、Ｐ+ 型のソース領域及びドレイン領域３４１、３４２、チャネル形成領域となる領域３４３を形成する。（図１１（Ｂ））
【０１３９】
Ｐチャネル型のソース領域及びドレイン領域３４１，３４２に結晶化促進元素を吸い取らせるには、ボロンイオンの濃度が、当該領域に添加されるリンイオン濃度の１．３〜２倍程度にする。
【０１４０】
ソース領域及びドレイン領域に不純物添加後、電気炉内で５００℃、２時間の加熱処理をする。この加熱処理により、非晶質シリコン膜の結晶化のために意図的に添加したＮｉが、図１１（Ｃ）において矢印で模式的に示すように、被ゲッタリング領域３２３、３４３からそれぞれのソース領域及びドレイン領域３２１、３２２、３４１、３４２へ移動する。その結果、被ゲッタリング領域３２３、３４３内のＮｉが減少し、他方、ゲッタリングシンクに用いたソース領域及びドレイン領域３２１、３２２、３４１、３４２中のＮｉ濃度は被ゲッタリング領域３２３、３４３よりも高くなる。（図１１（Ｃ））
【０１４１】
更に、この加熱処理でゲッタリングと同時に、ソース領域及びドレイン領域３２１、３２２、３４１、３４２、に添加されたリン、ボロンが活性化される。
次に、プラズマＣＶＤ法により、ＳｉＨ4 とＮ2 Ｏを原料ガスにして、窒化酸化シリコン膜３１０を１２０ｎｍの厚さに成膜する。次に、窒化酸化シリコン膜３１０上のＰチャネル型ＴＦＴをレジストマスク又はマスク絶縁膜３５０で覆い、Ｎチャネル型ＴＦＴのチャネル形成領域上レジストマスク又はマスク絶縁膜３５１を形成した後、１５族元素としてリンを添加する。半導体層に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3 の範囲にするのが好ましく、ここでは１×１０18atoms/cm3 とした。こうして、Ｎチャネル型ＴＦＴの低濃度不純物領域３５５，３５６を形成する。（図１１（Ｄ））
【０１４２】
その後、電気炉内で４５０℃、２時間の加熱処理をすることは好ましい。この加熱処理で、ソース領域及びドレイン領域３２１，３２２，３４１，３４２、及び低濃度不純物領域３５５，３５６に添加されたリン、ボロンが活性化される。
【０１４３】
次に、ゲート配線３６０を形成する導電膜を成膜する。ここでは、窒化タンタル（ＴａＮx ）／タンタル（Ｔａ）／窒化タンタル（ＴａＮx ）の３層をスパッタ法で成膜した。ＴａＮx 膜の厚さは５０ｎｍとし、Ｔａ膜の厚さは２５０ｎｍとする。そしてこの３層膜をパターニングしてゲート配線３６０を形成する。本実施例では、Ｎチャネル型ＴＦＴはＧＯＬＤ構造とし、Ｐチャネル型ＴＦＴは低濃度不純物領域のない構造とした。（図１１（Ｅ））
【０１４４】
次に、酸化シリコン膜でなる層間絶縁膜３７０を形成する。層間絶縁膜３７０にコンタクトホールを形成した後、電極材料としてチタン／アルミ／チタンからなる積層膜を形成し、パターニングして、配線３７１〜３７３を形成する。ここでは、配線３７３によってＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを接続してＣＭＯＳ回路を形成する。更に、図示しないゲート配線３６０の取出し配線も形成する。最後に水素雰囲気中において３５０℃、２時間程度の水素化処理を行い、ＴＦＴ全体の水素終端処理を行う。（図１１（Ｆ））
【０１４５】
［実施例４］  本実施例では、実施例１で説明したＴＦＴをアクティブマトリクス基板に適用したものである。本実施例のアクティブマトリクス基板は液晶表示装置や、ＥＬ表示装置などの平板型の電気光学装置に用いられる。なお、本実施例を実施例２又は実施例３に適用してもよい。
【０１４６】
図１２〜図１４を用いて、本実施例を説明する。図１２〜図１４で同じ符号は同じ構成要素を示す。図１２は本実施例のアクティブマトリクス基板の概略斜視図である。アクティブマトリクス基板は、ガラス基板４００上に形成された、画素部４０１、走査線駆動回路４０２、信号線駆動回路４０３で構成される。走査線駆動回路４０２、信号線駆動回路４０３はそれぞれ走査線５０２、信号線５０３によって画素部４０１に接続され、これら駆動回路４０２、４０３は、ＣＭＯＳ回路で主に構成されている。
【０１４７】
走査線５０２は画素部４０１の行ごとに形成され、信号線５０３は列ごとに形成されている。走査線５０２、信号線５０３の交差部近傍には、各配線５０２、５０３に接続された画素ＴＦＴ４０６が形成されている。画素ＴＦＴ４０６には、画素電極４０７、保持容量４０８が接続されている。
【０１４８】
まず、実施例１のＴＦＴの作製工程に従って、駆動回路４０２、４０３のＮチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴ、画素部４０１の画素ＴＦＴ４０６を完成する。
【０１４９】
図１３（Ａ）は画素部４０１の上面図であり、ほぼ１画素の上面図である。図１３（Ｂ）は駆動回路４０２、４０３を構成するＣＭＯＳ回路の上面図である。図１４はアクティブマトリクス基板の断面図であり、画素部４０１、ＣＭＯＳ回路の断面図である。画素部４０１の断面図は図１３（Ａ）の鎖線Ａ−Ａ' に沿った断面図であり、ＣＭＯＳ回路の断面図は図１３（Ｂ）の鎖線Ｂ−Ｂ' に沿った断面図である。
【０１５０】
画素部４０１の画素ＴＦＴ４０６はＮチャネル型ＴＦＴである。「Ｕ」字型（馬蹄型）に屈曲した半導体層５０１を有する。第１層目の配線である走査線５０２がゲート絶縁膜５１０を挟んで半導体層５０１と交差している。
【０１５１】
半導体層５０１には、Ｎ+ 型領域５１１〜５１３、２つのチャネル形成領域５１４、５１５、低濃度不純物領域（Ｎ- 型領域）５１６〜５１９が形成される。Ｎ+ 型領域５１１、５１２はソース領域及びドレイン領域である。
【０１５２】
他方、ＣＭＯＳ回路では、１本のゲート配線６０１が２つの半導体層６０２、６０３とゲート絶縁膜６１０を挟んで交差している。半導体層６０２には、ソース領域及びドレイン領域（Ｎ+ 型領域）６１１、６１２、チャネル形成領域６１３、低濃度不純物領域（Ｎ- 型領域）６１４、６１５が形成されている。半導体層６０３には、ソース領域及びドレイン領域（Ｐ+ 型領域）６２１、６２２、チャネル形成領域６２３が形成されている。
【０１５３】
半導体層５０１、６０２、６０３にソース領域及びドレイン領域を形成した後、基板全面に層間絶縁膜４３０が形成される。層間絶縁膜４３０上には第２層目の配線・電極として、信号線５０３、ドレイン電極５０４、ソース電極６３１、６３２、ドレイン電極６３３が形成される。
【０１５４】
走査線５０２と信号線５０３は層間絶縁膜４３０を挟んで、図１３（Ａ）に示すように直交している。ドレイン電極５０４はドレイン領域５１２を画素電極５０５に接続させるための取出し電極である共に、保持容量４０８の下部電極である。保持容量４０８の容量を大きくするため、ドレイン電極５０４は開口部を低下させない限りにおいて、できるだけ広くなるようにしている。
【０１５５】
第２層目の配線・電極上に、第１の平坦化膜４４０が形成されている。本実施例では窒化シリコン（５０ｎｍ）／酸化シリコン（２５ｎｍ）／アクリル（１μｍ）の積層膜を第１の平坦化膜４４０として利用する。アクリルやポリイミド、ベンゾシクロブテン（ＢＣＢ）といった有機性樹脂膜は、スピンコート法で形成可能な溶液塗布型絶縁膜なので、１μｍ程度の膜厚を高いスループットで形成することが可能であり、良好な平坦面が得られる。更に、有機性樹脂膜は窒化シリコンや酸化シリコンと較べて誘電率が低いため、寄生容量を小さくすることができる。
【０１５６】
次に、第１の平坦化膜４４０上に、第３層目の配線として、チタンやクロム等の遮光性導電膜でなるソース配線６４１、６４２、ドレイン配線６４３、ブラックマスク５２０が形成されている。図１３（Ａ）に示すように画素部４０１でブラックマスク５２０は一体であり、画素電極５０５の周辺とオーバーラップして、表示に寄与しない部分を全て覆うように形成されている。なお、ブラックマスク５２０は図１３（Ａ）に点線で示すように配置されている。またブラックマスク５２０の電位は所定の値に固定される。
【０１５７】
これら第３層目の配線６４１、６４２、６４３、５２０の形成に先立って、第１の平坦化膜４４０をエッチングして、最下層の窒化シリコン膜のみを残した凹部５３０をドレイン電極５０４上に形成する。
【０１５８】
凹部５３０では、ドレイン電極５０４とブラックマスク５２０とが窒化シリコン膜のみを挟んで対向しているので、凹部５３０においてドレイン電極５０４、ブラックマスク５２０を電極に、窒化シリコン膜を誘電体とする保持容量４０８が形成される。窒化シリコンは比誘電率が高く、しかも膜厚を薄くすることでより大きな容量を確保できる。
【０１５９】
第３層目の配線６４１、６４２、５２０上に第２の平坦化膜４５０が形成されている。第２の平坦化膜４５０は１．５μｍ厚のアクリルで形成する。保持容量４０８が形成された部分は大きな段差を生じるが、その様な段差も十分に平坦化できる。
【０１６０】
第１の平坦化膜４４０及び第２の平坦化膜４５０にコンタクトホールを形成し、ＩＴＯや酸化スズ等の透明導電膜からなる画素電極５０５が形成される。こうしてアクティブマトリクス基板が完成する。
【０１６１】
本実施例のアクティブマトリクス基板を液晶表示装置に利用する場合には、基板全面を覆って図示しない配向膜を形成する。必要に応じて配向膜にラビング処理が施される
【０１６２】
なお、画素電極５０５として反射率の高い導電膜、代表的にはアルミニウムまたはアルミニウムを主成分とする材料を用いれば、反射型ＡＭＬＣＤ用のアクティブマトリクス基板を作製することもできる。
【０１６３】
また、本実施例では画素ＴＦＴ４０６をダブルゲート構造としているが、シングルゲート構造でも良いし、トリプルゲート構造等のマルチゲート構造としても構わない。また、実施例１で示した逆スタガ型ＴＦＴで形成することもできる。本実施例のアクティブマトリクス基板の構造は本実施例の構造に限定されるものではない。本発明の特徴はゲート配線の構成にあるので、それ以外の構成については実施者が適宜決定すれば良い。
【０１６４】
［実施例５］  本実施例では実施例４で示したアクティブ基板を用いた電気光学装置の一例として、アクティブマトリクス方式の液晶表示装置（ＡＭＬＣＤと記す）を構成した例について説明する。
【０１６５】
本実施例のＡＭＬＣＤの外観を図１５に示す。図１５（Ａ）において図１２と同じ符号は同じ構成要素を示す。アクティブマトリクス基板は、ガラス基板４００上に形成された画素部４０１、走査線駆動回路４０２、信号線駆動回路４０３を有する。
【０１６６】
アクティブマトリクス基板と対向基板７００とが貼り合わされている。これら基板の隙間に液晶が封止されている。ただし、アクティブマトリクス基板には、ＴＦＴの作製工程で外部端子が形成されており、この外部端子が形成された部分は対向基板７００と対向していない。外部端子にはＦＰＣ（フレキシブル・プリント・サーキット）７１０が接続され、ＦＰＣ７１０を介して外部信号、電源が回路４０１〜４０３へ伝達される。
【０１６７】
対向基板７００は、ガラス基板上全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部４０１の画素電極に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。更に、対向基板７００には必要であれば配向膜や、カラーフィルタが形成されている。
【０１６８】
本実施例のアクティブマトリクス基板には、ＦＰＣ７１０を取り付ける面を利用してＩＣチップ７１１、７１２が取り付けられている。これらのＩＣチップはビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。図１５（Ａ）ではＩＣチップを２個取り付けたが、１個でも良いし、３個以上であっても良い。
【０１６９】
あるいは図１５（Ｂ）の構成も可能である。図１５（Ｂ）において図１５（Ａ）と同一の構成要素は同じ符号を付した。ここでは図１５（Ａ）でＩＣチップが行っていた信号処理を、同一基板上にＴＦＴでもって形成されたロジック回路７２０によって行う例を示している。この場合、ロジック回路７２０も駆動回路４０２、４０３と同様にＣＭＯＳ回路を基本として構成されている。
【０１７０】
本実施例では、ブラックマスクをアクティブマトリクス基板に設ける構成（BM on TFT ）を採用するが、それに加えて対向側にブラックマスクを設ける構成とすることも可能である。
【０１７１】
また、カラーフィルターを用いてカラー表示を行っても良いし、ＥＣＢ（電界制御複屈折）モード、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、カラーフィルターを用いない構成としても良い。また、特開平８−１５６８６号公報に記載されたように、マイクロレンズアレイを用いる構成にしても良い。
【０１７２】
［実施例６］  実施例１、２、３で示したＴＦＴは、ＡＭＬＣＤ以外にも他の様々な電気光学装置や半導体回路に適用することができる。
【０１７３】
ＡＭＬＣＤ以外の電気光学装置としてはＥＬ（エレクトロルミネッセンス）表示装置やイメージセンサ等を挙げることができる。
【０１７４】
また、半導体回路としては、ＩＣチップで構成されるマイクロプロセッサの様な演算処理回路、携帯機器の入出力信号を扱う高周波モジュール（ＭＭＩＣなど）が挙げられる。
【０１７５】
この様に本発明は絶縁ゲイト型ＴＦＴで構成される回路によって機能する全ての半導体装置に対して適用することが可能である。
【０１７６】
〔実施例７〕
上述の本発明の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, “Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability” by H. Furue et al.や、1997, SID DIGEST, 841, “A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time” by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１７７】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図１６に示す。図１６に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図１６に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０１７８】
図１６に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０１７９】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１８０】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０１８１】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０１８２】
〔実施例８〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０１８３】
図１７Ａは本願発明を用いたＥＬ表示装置の上面図である。図１７Ａにおいて、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１８４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１８５】
また、図１７Ｂは本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０１８６】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦ４０２３に際して用いることができる。
【０１８７】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１８８】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１８９】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１９０】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１９１】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１９２】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１９３】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１９４】
さらに、ＥＬ素子部を囲むようにして、カバー材７０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０１９５】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１９６】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１９７】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１９８】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１９９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２００】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２０１】
［実施例９］
本実施例では、本願発明を用いて実施例８とは異なる形態のＥＬ表示装置を作製した例について、図１８Ａ、１８Ｂを用いて説明する。図１７Ａ、１７Ｂと同じ番号のものは同じ部分を指しているので説明は省略する。
【０２０２】
図１８Ａは本実施例のＥＬ表示装置の上面図であり、図１８ＡをＡ-Ａ'で切断した断面図を図１８Ｂに示す。
【０２０３】
実施例８に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０２０４】
さらに、EL素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２０５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２０６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２０７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２０８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２０９】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０２１０】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２１１】
［実施例１０］
実施例８および９のような構成からなるＥＬ表示パネルにおいて、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造を図１９に、上面構造を図２０Ａに、回路図を図２０Ｂに示す。図１９、図２０Ａ及び図２０Ｂでは共通の符号を用いるので互いに参照すれば良い。
【０２１２】
図１９において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明を用いたＮＴＦＴを用いて形成される。なお、図１９では実施例２のＮＴＦＴと同様の構成としているが、実施例１や実施例３の構成としてもよい。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０２１３】
また、電流制御用ＴＦＴ３５０３は本願発明を用いたＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０２１４】
このとき、電流制御用ＴＦＴ３５０３が本実施例の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２１５】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２１６】
また、図２０Ａに示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０２１７】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２１８】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２１９】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２２０】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２２１】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２２２】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２２３】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２２４】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２２５】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２０Ａに示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２２６】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２２７】
以上のように本実施例のＥＬ表示パネルは図１９のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２２８】
なお、本実施例の構成は、実施例１〜３構成と自由に組み合わせて実施することが可能である。また、実施例７の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２２９】
〔実施例１１〕
本実施例では、実施例１０に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図２１を用いる。なお、図１９の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２３０】
図２１において、電流制御用ＴＦＴ３５０３は本願発明のＰＴＦＴを用いて形成される。なお、図２１では実施例２のＰＴＦＴと同様の構成としているが、実施例１や実施例３の構成としてもよい。
【０２３１】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２３２】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０２３３】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２３４】
なお、本実施例の構成は、実施例１〜３の構成と自由に組み合わせて実施することが可能である。また、実施例７の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２３５】
〔実施例１２〕
本実施例では、図２０Ｂに示した回路図とは異なる構造の画素とした場合の例について図２２Ａ〜Ｃに示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０２３６】
図２２Ａは、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２３７】
また、図２２Ｂは、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図２２Ｂでは電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２３８】
また、図２２Ｃは、図２２Ｂの構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２３９】
なお、本実施例の構成は、実施例１〜３、８または９の構成と自由に組み合わせて実施することが可能である。また、実施例７の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２４０】
［実施例１３］
実施例１０に示した図２０Ａ、２０Ｂでは電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１０の場合、電流制御用ＴＦＴ３５０３として実施例２と同様の構成のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０２４１】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２４２】
また、実施例１２に示した図２２Ａ，Ｂ，Ｃの構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０２４３】
なお、本実施例の構成は、実施例１〜３、８〜１２の構成と自由に組み合わせて実施することが可能である。また、実施例７の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２４４】
〔実施例１４〕
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な表示装置（アクティブマトリクス型の液晶表示装置、アクティブマトリクス型のＥＬ表示装置、アクティブマトリクス型のＥＣ表示装置）に用いることができる。即ち、それら表示装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０２４５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２３、図２４及び図２５に示す。
【０２４６】
図２３（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０２４７】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０２４８】
図２３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０２４９】
図２３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０２５０】
図２３（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０２５１】
図２３（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０２５２】
図２４（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２５３】
図２４（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２５４】
なお、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２５５】
また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２４（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２５６】
ただし、図２４に示したプロジェクターにおいては、透過型の表示装置を用いた場合を示しており、反射型の表示装置及びＥＬ表示装置での適用例は図示していない。
【０２５７】
図２５（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０２５８】
図２５（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０２５９】
図２５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２６０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜６、８〜１３のどのような組み合わせからなる構成を用いても実現することができる。
【０２６１】
【発明の効果】
本発明は、結晶化促進元素を用いて半導体膜を結晶化する、または結晶性を高める技術を用いるにあたって、被ゲッタリング領域に接してゲッタリング領域を設けたため、結晶化促進元素除去工程を時短化でき、結晶化促進元素除去工程を効率良く行うことが可能になる。また、結晶化促進元素除去工程のプロセス温度を６００℃より低い温度で行うことが可能なため、ガラス基板を使用することが十分可能である。
【図面の簡単な説明】
【図１】  結晶化促進元素除去の模式図
【図２】  従来の結晶化促進元素除去の模式図
【図３】  実施形態１の作製工程を示す断面図
【図４】  実施形態２の作製工程を示す断面図
【図５】  実施形態３の作製工程を示す断面図
【図６】  実施形態４の作製工程を示す断面図
【図７】  実施例１のＣＭＯＳ回路の平面図。
【図８】  実施例１のＴＦＴの作製工程を示す断面図
【図９】  実施例１のＴＦＴの作製工程を示す断面図
【図１０】  実施例２のＴＦＴの作製工程を示す断面図
【図１１】  実施例３のＴＦＴの作製工程を示す断面図
【図１２】  実施例４のアクティブマトリクス基板の斜視図
【図１３】  画素部、ＣＭＯＳ回路の上面図
【図１４】  アクティブマトリクス基板の断面図
【図１５】  実施例５の液晶表示装置の外観斜視図
【図１６】  反強誘電性混合液晶の光透過率特性の一例を示す図
【図１７】  実施例８のＥＬ表示装置の上面図および断面図
【図１８】  実施例９のＥＬ表示装置の上面図および断面図
【図１９】  実施例１０のＥＬ表示装置の断面図
【図２０】  実施例１０のＥＬ表示装置の上面図および回路図
【図２１】  実施例１１のＥＬ表示装置の断面図
【図２２】  実施例１２のＥＬ表示装置の回路図
【図２３】  実施例１４の電子機器の構成図
【図２４】  実施例１４の電子機器の構成図
【図２５】  実施例１４の電子機器の構成図
【符号の説明】
１００  基板
１０２  非晶質シリコン膜
１０４  Ｎｉ膜
１０６  結晶質シリコン膜
１０８、１０９  半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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