(57)【特許請求の範囲】
【請求項１】
電源と駆動ノードとの間に接続された第１のスイッチング素子と、
グランドと前記駆動ノードとの間に接続された第２のスイッチング素子と、
前記駆動ノードに接続されたインダクタと、
発振回路と、
前記発振回路で設定される周期毎に、前記第１及び第２のスイッチング素子を両方が同時にオフするデッドタイムを挟んで交互にオンさせる制御部と、
前記インダクタに流れる電流を電力に変成して負荷に供給する供給手段と、を備えるスイッチング電源装置において、
前記制御部は、
前記駆動ノードの電圧の微分値を求める微分回路と、
前記デッドタイム中に前記駆動ノードの電圧が上昇するときに該電圧の上昇が停止するタイミングを前記微分回路の出力信号から検出する上昇停止検出部と、
前記上昇停止検出部が検出したタイミングで前記第１のスイッチング素子をオンさせ、前記発振回路で設定されるタイミングで該第１のスイッチング素子をオフさせるオンオフ制御回路と、を備えることを特徴とするスイッチング電源装置。
【請求項２】
電源と駆動ノードとの間に接続された第１のスイッチング素子と、
グランドと前記駆動ノードとの間に接続された第２のスイッチング素子と、
前記駆動ノードに接続されたインダクタと、
発振回路と、
前記発振回路で設定される周期毎に、前記第１及び第２のスイッチング素子を両方が同時にオフするデッドタイムを挟んで交互にオンさせる制御部と、
前記インダクタに流れる電流を電力に変成して負荷に供給する供給手段と、を備えるスイッチング電源装置において、
前記制御部は、
前記駆動ノードの電圧の微分値を求める微分回路と、
前記デッドタイム中に前記駆動ノードの電圧が下降するときに該電圧の下降が停止するタイミングを前記微分回路の出力信号から検出する下降停止検出部と、
前記下降停止検出部が検出したタイミングで前記第２のスイッチング素子をオンさせ、前記発振回路で設定されるタイミングで該第２のスイッチング素子をオフさせるオンオフ制御回路と、を備えることを特徴とするスイッチング電源装置。
【請求項３】
電源と駆動ノードとの間に接続された第１のスイッチング素子と、
グランドと前記駆動ノードとの間に接続された第２のスイッチング素子と、
前記駆動ノードに接続されたインダクタと、
発振回路と、
前記発振回路で設定される周期毎に、前記第１及び第２のスイッチング素子を両方が同時にオフするデッドタイムを挟んで交互にオンさせる制御部と、
前記インダクタに流れる電流を電力に変成して負荷に供給する供給手段と、を備えるスイッチング電源装置において、
前記制御部は、
前記駆動ノードの電圧を求める電圧検出回路と、
前記デッドタイム中に前記駆動ノードの電圧が上昇するときに該電圧が所定電圧に到達したタイミングを前記電圧検出回路の出力信号から検出する到達検出部と、
前記到達検出部が検出したタイミングで前記第１のスイッチング素子をオンさせ、前記発振回路で設定されるタイミングで該第１のスイッチング素子をオフさせるオンオフ制御回路と、を備えることを特徴とするスイッチング電源装置。
【請求項４】
前記所定電圧は、前記電源の発生する電圧であることを特徴とする請求項３に記載のスイッチング電源装置。
【請求項５】
電源と駆動ノードとの間に接続された第１のスイッチング素子と、
グランドと前記駆動ノードとの間に接続された第２のスイッチング素子と、
前記駆動ノードに接続されたインダクタと、
発振回路と、
前記発振回路で設定される周期毎に、前記第１及び第２のスイッチング素子を両方が同時にオフするデッドタイムを挟んで交互にオンさせる制御部と、
前記インダクタに流れる電流を電力に変成して負荷に供給する供給手段と、を備えるスイッチング電源装置において、
前記制御部は、
前記駆動ノードの電圧を求める電圧検出回路と、
前記デッドタイム中に前記駆動ノードの電圧が下降するときに該電圧が所定電圧に到達したタイミングを前記電圧検出回路の出力信号から検出する到達検出部と、
前記到達検出部が検出したタイミングで前記第２のスイッチング素子をオンさせ、前記発振回路で設定されるタイミングで該第２のスイッチング素子をオフさせるオンオフ制御回路と、を備えることを特徴とするスイッチング電源装置。
【請求項６】
前記所定電圧は、前記グランドの電圧であることを特徴とする請求項５に記載のスイッチング電源装置。
【請求項７】
前記電圧検出回路を、前記駆動ノードと前記グランドとの間に接続された抵抗素子或いは該駆動ノードの電圧をバイアスするバイアス手段と前記グランドとの間に接続された抵抗素子で構成し、
前記電圧検出回路による電圧検出が不要なときに前記駆動ノード、前記バイアス手段或いは前記グランドと前記抵抗素子との間を切離す切離し手段をさらに備えることを特徴とする請求項３乃至６のいずれかに記載のスイッチング電源装置。
【請求項８】
前記切離し手段は、前記発振回路の出力に基づき前記切離しを行う手段を有することを特徴とする請求項７に記載のスイッチング電源装置。
【請求項９】
前記駆動ノード或いは前記バイアス手段と前記グランドとの間に負荷抵抗素子とともに接続され、前記発振回路の出力に基づきオン、オフし、該負荷抵抗素子に前記第１または第２のスイッチング素子をオフさせるための制御信号を発生させるトリガ用スイッチを備え、
前記切離し手段は、前記トリガ用スイッチ及び前記抵抗素子の両方を同時に前記駆動ノード、前記バイアス手段或いは前記グランドから切離す位置に接続されていることを特徴とする請求項７または８に記載のスイッチング電源装置。
【請求項１０】
前記供給手段の出力電力を参照値と比較して、その差に対応する信号を前記発振回路に負帰還し、前記周期或いは前記第１及び第２のスイッチング素子のオンしている期間を調整するフィードバック機構を備えることを特徴とする請求項１乃至９のいずれかに記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ハーフブリッジ接続された２個のスイッチング素子をオン、オフし、電力を負荷へ供給するスイッチング電源装置に関するものである。
【０００２】
【従来の技術】
図１５は、従来のスイッチング電源装置を示す構成図である。
このスイッチング電源装置は、ハーフブリッジ型のスイッチング電源装置であり、高速のスイッチングを行うための周期を設定する発振回路１０を備えている。
発振回路１０は、交互にハイレベル（以下、“Ｈ”という）とロウレベル（以下、“Ｌ”という）となる発振信号を出力端子（Ｑ）から出力し、発振信号が“Ｈ”に立ち上がるときにパルスを出力端子（Ｓ１）から出力し、さらに、発振信号が“Ｌ”に立ち下がるときにパルスを出力端子（Ｓ２）から出力する機能を有する。
【０００３】
発振回路１０の出力端子（Ｑ）は、抵抗２１の一端に接続されるとともにＮＯＴゲート（以下、インバータという）２２の入力端子及び２入力ＮＯＲゲート２３の一方の入力端子に接続されている。抵抗２１の他端が、コンデンサ２４の一方の電極に接続されるとともに、２入力ＮＯＲゲート２５の一方の入力端子に接続されている。コンデンサ２４の他端はグランドに接続され、コンデンサ２４と抵抗２１とで、遅延回路が形成されている。
インバータ２２の出力端子は、ＮＯＲゲート２５の他方の入力端子に接続されるとともに、抵抗２６の一端に接続されている。抵抗２６の他端がコンデンサ２７の一方の電極に接続されるとともに、ＮＯＲゲート２３の他方の入力端子に接続されている。コンデンサ２７の他方の電極が、グランドに接続され、抵抗２６とコンデンサ２７とで、遅延回路が形成されている。
【０００４】
このスイッチング電源装置には、２個のＲＳ−ＦＦ３１，３２が設けられている。ＲＳ−ＦＦ３１のセット端子（Ｓ）には、ＮＯＲゲート２３の出力端子が接続され、ＲＳ−ＦＦ３１のリセット端子（Ｒ）には、発振回路１０の出力端子（Ｓ２）が接続されている。ＲＳ−ＦＦ３２のセット端子（Ｓ）には、ＮＯＲゲート２５の出力端子が接続され、ＲＳ−ＦＦ３２のリセット端子（Ｒ）には、発振回路１０の出力端子（Ｓ１）が接続されている。
ＲＳ−ＦＦ３１の出力端子（Ｑ）は、２入力２出力のドライバ４０の一方の入力端子（ＨＩＮ）に接続されている。ＲＳ−ＦＦ３２の出力端子（Ｑ）が、ドライバ４０のもう一方の入力端子（ＬＩＮ）に接続されている。ドライバ４０の一方の出力端子（ＨＯ）は、ドレインが主電源６０の正極に接続されたＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）６１のゲートに接続されている。ドライバ４０の他方の出力端子（ＬＯ）は、ソースが主電源６０の負極及びグランドに接続されたＮＭＯＳ６２のゲートに接続されている。ＮＭＯＳ６１のソースとＮＭＯＳ６２のドレインとが、ノードＮで接続されている。ＮＭＯＳ６１のドレイン及びソース間には、コンデンサ６４が接続され、ＮＭＯＳ６２のドレイン及びソース間には、コンデンサ６５が接続されている。
【０００５】
ノードＮには、さらに、共振用チョーク６６の一端が接続され、チョーク６６の他端には、チョーク６６とともにインダクタとなる変圧器（以下、トランスという）６７の一次巻線６７ａの一端が接続されている。一次巻線６７ａの他端が、共振用コンデンサ６８を介してグランドに接続されている。
トランス６７の二次巻線６７ｂの一端には、ダイオード７１のアノードが接続され、このダイオード７１のカソードが、平滑コンデンサ７３の一方の電極及び出力端子ＯＵＴａに接続されている。トランス６７の二次巻線６７ｂの他端には、ダイオード７２のアノードが接続され、ダイオード７２のカソードが、平滑コンデンサ７３の一方の電極と出力端子ＯＵＴａとに接続されている。平滑コンデンサ７３の他方の電極は、二次巻線６７ｂの中間タップと出力端子ＯＵＴｂとに接続されている。
【０００６】
出力端子ＯＵＴａ，ＯＵＴｂは、スイッチング電源の出力端子であり、これらの出力端子ＯＵＴａ，ＯＵＴｂには、エラーアンプ７４が接続されている。エラーアンプ７４は、出力端子ＯＵＴａ，ＯＵＴｂから出力される電圧を、所定の参照電圧と比較して、誤差の電圧を増幅して発振回路１０に帰還するものである。
【０００７】
次に、このスイッチング電源装置の動作を説明する。
図１６は、図１５のスイッチング電源装置の動作を示すタイムチャートである。
このスイッチング電源装置では、例えば、発振回路１０の発振信号が“Ｌ”に立ち下がるとき、出力端子（Ｓ２）からパルス出力されてＲＳ−ＦＦ３２がリセットされ、発振回路１０の発振信号が“Ｈ”に立ち上がるときに、出力端子（Ｓ１）からパルスが出力されてＲＳ−ＦＦ３１がリセットされる。そのため、例えば発振回路１０の出力信号が“Ｈ”に立ち上がった直後には、ＲＳ−ＦＦ３１，３２は、リセットされている。発振信号が“Ｈ”になると、インバータ２２が“Ｌ”を出力するとともに、コンデンサ２４が充電され、このコンデンサ２４と抵抗２１の接続点の電圧Ｖ24が上昇する。これと同時に、コンデンサ２７が放電し、コンデンサ２７及び抵抗２６の接続点の電圧Ｖ27は降下する。
ＮＯＲゲート２３は、電圧Ｖ27が閾値Ｔｈ以下で、かつインバータ２２の出力信号が“Ｌ”のときに、出力信号にパルスを形成し、ＲＳ−ＦＦ３１のセット端子（Ｓ）に与える。これにより、ＲＳ−ＦＦ３１がセットされる。
【０００８】
発振回路１０の出力する発振信号が“Ｌ”になったときには、コンデンサ２４が放電し、接続点の電圧Ｖ24が下降する。逆に、コンデンサ２７が充電されて電圧Ｖ27が上昇する。ＮＯＲゲート２５は、発振回路１０が出力する発振信号と電圧Ｖ24の両者がこのＮＯＲゲート２５の閾値Ｔｈ以下になっているときに、出力信号にパルスを形成し、ＲＳ−ＦＦ３２のセット端子（Ｓ）に与える。これにより、ＲＳ−ＦＦ３２がセットされる。
ＲＳ−ＦＦ３１及び３２は、リセットされた状態では“Ｌ”の出力信号を出力し、セットされた状態では“Ｈ”の出力信号を出力する。ドライバ４０は、各ＲＳ−ＦＦ３１及び３２の出力信号をそれぞれ駆動してＮＭＯＳ６１及び６２のゲートに与える。
【０００９】
各ＮＭＯＳ６１及び６２では、ゲート電圧が“Ｈ”のときにオン状態になり、ゲート電圧が“Ｌ”のときにはオフ状態になる。ここで、各ＲＳ−ＦＦ３１，３２は、ＮＯＲゲート２３，２５の出力信号でセットされ、発振信号の立ち上がり及び立ち下がりでリセットされるので、同時に“Ｈ”を出力することがない。よって、ＮＭＯＳ６１，６２が交互にオンするとともに、同時にオン状態になることがない。即ち、デッドタイムが設けられている。
ＮＭＯＳ６１がオン状態のときには、ＮＭＯＳ６１は、ドレイン電流Ｉｄ1をチョーク６６、トランス６７の一次巻線６７ａ及びコンデンサ６８に流す。このとき、ノードＮの電圧ＶＳは電源６０の電源電圧Ｖinに固定される。ＮＭＯＳ６１がオフ状態になると、コイル６６及び一次巻線６７ａに蓄積されたエネルギーによって、ノードＮの電圧が、ほぼグランドの電位になるまで引き下げられる。
【００１０】
デッドタイムの後にＮＭＯＳ６２がオンすると、ＮＭＯＳ６２がドレイン電流Ｉｄ2を流す。電流Ｉｄ2が流れることにより、ノードＮの電圧が、グランドの電位に固定される。以上のように、交互にＮＭＯＳ６１，６２がオンすることにより、一次巻線６７ａには、交番する電流が流れ、二次巻線６７ｂに交番する電圧が誘起される。ダイオード７１，７２は、交番する電圧を整流し、コンデンサ７３を充電し、出力端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力される。
エラーアンプ７４は、出力端子ＯＵＴａ，ＯＵＴｂから出力される電圧と所定値との差を求め、その差に対応する信号を発振回路１０に負帰還する。これにより、出力端子ＯＵＴａ，ＯＵＴｂから出力される直流電圧が所定値になるように制御される。
【００１１】
【発明が解決しようとする課題】
電源とグランドとの間に直列のスイッチング素子を持ち、これらのスイッチング素子を交互にオンオフするハーフブリッジ型のスイッチング電源装置では、両方のスイッチング素子が同時にオン状態にならないように、デッドタイムが設けられている。
図１５のスイッチング電源装置では、ＮＭＯＳ６１，６２が同時オンしないように、抵抗２１及びコンデンサ２４と、抵抗２６及びコンデンサ２７の回路定数によりデッドタイムが、固定的に設定されている。
ところが、部品のばらつきや、軽負荷時、重負荷時等の要因により、ノードＮの電圧の上昇或いは下降速度が変化し、ノードＮの電圧が所望値になる前に、ＮＭＯＳ６１，６２がオン状態になることがあった。即ち、ノードＮの電圧が電源電圧Ｖｉｎになる前にＮＭＯＳ６１がオン状態になったり、ノードＮの電圧がグランドの電圧になる前に、ＮＭＯＳ６２がオン状態なることがあった。
【００１２】
そのため、各ＮＭＯＳ６１，６２のドレイン・ソース間電圧が０でない状態で、両方のＮＭＯＳ６１，６２が同時にオンする。これにより、スイッチングロスが増加するばかりでなく、スイッチング素子が、余分な発熱のために破壊されることも想定された。
図１５以外の構成を採るハーフブリッジ型のスイッチング電源装置でも、部品のばらつき、或いは負荷の状態により、スイッチング素子のオンするタイミングが不適切になることがあり、スイッチングロスが増加することがあった。
【００１３】
本発明は、上記実情に鑑みて成されたものであり、スイッチングロスを低減することが可能なスイッチング電源装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の観点に係るスイッチング電源装置は、電源と駆動ノードとの間に接続された第１のスイッチング素子と、グランドと前記駆動ノードとの間に接続された第２のスイッチング素子と、前記駆動ノードに接続されたインダクタと、発振回路と、前記発振回路で設定される周期毎に、前記第１及び第２のスイッチング素子を両方が同時にオフするデッドタイムを挟んで交互にオンさせる制御部と、前記インダクタに流れる電流を電力に変成して負荷に供給する供給手段と、を備えるスイッチング電源装置において、前記制御部は、前記駆動ノードの電圧の微分値を求める微分回路と、前記デッドタイム中に前記駆動ノードの電圧が上昇するときに該電圧の上昇が停止するタイミングを前記微分回路の出力信号から検出する上昇停止検出部と、前記上昇停止検出部が検出したタイミングで前記第１のスイッチング素子をオンさせ、前記発振回路で設定されるタイミングで該第１のスイッチング素子をオフさせるオンオフ制御回路と、を備えることを特徴とする。
【００１５】
このような構成を採用したことにより、微分回路が求める微分値は、駆動ノードの電圧変化の傾きを示す。上昇停止検出部により、微分値に基づいて駆動ノードの電圧上昇が停止したタイミングが検出される。従って、第１のスイッチング素子がオンするタイミングは、駆動ノードの電圧上昇が停止したタイミングになり、スイッチングロスが低減できる。
【００１６】
また、本発明の第２の観点に係るスイッチング電源装置は、電源と駆動ノードとの間に接続された第１のスイッチング素子と、グランドと前記駆動ノードとの間に接続された第２のスイッチング素子と、前記駆動ノードに接続されたインダクタと、発振回路と、前記発振回路で設定される周期毎に、前記第１及び第２のスイッチング素子を両方が同時にオフするデッドタイムを挟んで交互にオンさせる制御部と、前記インダクタに流れる電流を電力に変成して負荷に供給する供給手段と、を備えるスイッチング電源装置において、前記制御部は、前記駆動ノードの電圧の微分値を求める微分回路と、前記デッドタイム中に前記駆動ノードの電圧が下降するときに該電圧の下降が停止するタイミングを前記微分回路の出力信号から検出する下降停止検出部と、前記下降停止検出部が検出したタイミングで前記第２のスイッチング素子をオンさせ、前記発振回路で設定されるタイミングで該第２のスイッチング素子をオフさせるオンオフ制御回路と、を備えることを特徴とする。
【００１７】
このような構成を採用したことにより、微分回路が求める微分値は、駆動ノードの電圧変化の傾きを示す。下降停止検出部により、微分値に基づいて駆動ノードの電圧下降が停止したタイミングが検出される。従って、第２のスイッチング素子がオンするタイミングは、駆動ノードの電圧下降が停止したタイミングになり、スイッチングロスが低減できる。
【００１８】
上記課題を解決するために、本発明の第３の観点に係るスイッチング電源装置は、電源と駆動ノードとの間に接続された第１のスイッチング素子と、グランドと前記駆動ノードとの間に接続された第２のスイッチング素子と、前記駆動ノードに接続されたインダクタと、発振回路と、前記発振回路で設定される周期毎に、前記第１及び第２のスイッチング素子を両方が同時にオフするデッドタイムを挟んで交互にオンさせる制御部と、前記インダクタに流れる電流を電力に変成して負荷に供給する供給手段と、を備えるスイッチング電源装置において、前記制御部は、前記駆動ノードの電圧を求める電圧検出回路と、前記デッドタイム中に前記駆動ノードの電圧が上昇するときに該電圧が所定電圧に到達したタイミングを前記電圧検出回路の出力信号から検出する到達検出部と、前記到達検出部が検出したタイミングで前記第１のスイッチング素子をオンさせ、前記発振回路で設定されるタイミングで該第１のスイッチング素子をオフさせるオンオフ制御回路と、を備えることを特徴とする。
【００１９】
このような構成を採用したことにより、駆動ノードの電圧が上昇して所定電圧になったタイミングが到達検出部により、検出される。そして、駆動ノードが所定電圧になったタイミングで、オンオフ制御回路により、第１のスイッチング素子がオンされる。よって、所定電圧が適切であれば、スイッチングロスが低減される。なお、前記所定電圧は、前記電源の発生する電圧にしてもよい。
【００２０】
上記課題を解決するために、本発明の第４の観点に係るスイッチング電源装置は、電源と駆動ノードとの間に接続された第１のスイッチング素子と、グランドと前記駆動ノードとの間に接続された第２のスイッチング素子と、前記駆動ノードに接続されたインダクタと、発振回路と、前記発振回路で設定される周期毎に、前記第１及び第２のスイッチング素子を両方が同時にオフするデッドタイムを挟んで交互にオンさせる制御部と、前記インダクタに流れる電流を電力に変成して負荷に供給する供給手段と、を備えるスイッチング電源装置において、前記制御部は、前記駆動ノードの電圧を求める電圧検出回路と、前記デッドタイム中に前記駆動ノードの電圧が下降するときに該電圧が所定電圧に到達したタイミングを前記電圧検出回路の出力信号から検出する到達検出部と、前記到達検出部が検出したタイミングで前記第２のスイッチング素子をオンさせ、前記発振回路で設定されるタイミングで該第２のスイッチング素子をオフさせるオンオフ制御回路と、を備えることを特徴とする。
【００２１】
このような構成を採用したことにより、駆動ノードの電圧が下降して所定電圧になったタイミングが到達検出部により、検出される。そして、駆動ノードが所定電圧になったタイミングで、オンオフ制御回路により、第２のスイッチング素子がオンされる。よって、所定電圧が適切であれば、スイッチングロスが低減される。
なお、前記所定電圧は、前記グランドの電圧にしてもよい。
【００２２】
また、第３或いは第４の観点に係るスイッチング電源装置では、前記電圧検出回路を、前記駆動ノード或いは該駆動ノードの電圧をバイアスするバイアス手段と前記グランドとの間に接続された抵抗素子で構成し、前記電圧検出回路による電圧検出が不要なときに前記駆動ノード、前記バイアス手段或いは前記グランドと前記抵抗素子との間を切離す切離し手段をさらに備えてもよい。
【００２３】
また、前記切離し手段は、前記発振回路の出力に基づき前記切離しを行う手段を有してもよい。
また、前記駆動ノード或いは前記バイアス手段と前記グランドとの間に負荷抵抗素子とともに接続され、前記発振回路の出力に基づきオン、オフし、該負荷抵抗素子に前記第１または第２のスイッチング素子をオフさせるための制御信号を発生させるトリガ用スイッチを備える前記切離し手段を有するスイッチング電源装置では、前記切離し手段は、前記トリガ用スイッチ及び前記抵抗素子の両方を同時に前記駆動ノード、前記バイアス手段或いは前記グランドから切離す位置に接続するようにしてもよい。
【００２４】
また、第１乃至第４の観点のいずれかに係るスイッチング電源装置においては、前記供給手段の出力電力を参照値と比較して、その差に対応する信号を前記発振回路に負帰還し、前記周期或いは前記第１及び第２のスイッチング素子のオンしている期間を調整するフィードバック機構を備えてもよい。
【００２５】
【発明の実施の形態】
〔第１の実施形態〕
図１は、本発明の第１の実施形態を示すスイッチング電源装置の構成図である。
このスイッチング電源装置はハーフブリッジ型であり、主電源１００の正極にドレインが接続された第１のスイッチング素子であるＮＭＯＳ１０１と、ＮＭＯＳ１０１のソースと主電源１００の負極との間に接続された第２のスイッチング素子であるＮＭＯＳ１０２とを備えるとともに、発振回路１１０と、制御部１３０とを備えている。主電源１００の負極は、グランドに接続されている。ＮＭＯＳ１０１のソースとＮＭＯＳ１０２のドレインとが駆動ノードであるノードＮに接続されている。
【００２６】
発振回路１１０は、ＮＭＯＳ１０１，１０２のスイッチング周期を設定する回路であり、負極がグランドに接続された電源１１１と、電源１１１の正極に各エミッタが接続された４個のＰＮＰ形トランジスタ１１２，１１３，１１４，１１５と、抵抗１１６と、各エミッタがそれぞれグランドに接続された４個のＮＰＮ形トランジスタ１１７，１１８，１１９，１２０と、コンデンサ１２１と、電源１１１の正極とグランドとの間の電圧を分圧する３個直列の分圧抵抗１２３，１２４，１２５とを有している。
トランジスタ１１２のコレクタが、抵抗１１６の一端に接続されるとともに、トランジスタ１１７のコレクタに接続されている。抵抗１１６の他端は、グランドに接続されている。トランジスタ１１２〜１１５のベースは、共通に接続され、トランジスタ１１３，１１４のコレクタが、トランジスタ１１８，１１９のコレクタに接続されている。トランジスタ１１５のコレクタは、トランジスタ１２０のコレクタに接続されるとともにコンデンサ１２１の一方の電極に接続されている。トランジスタ１１９及び１２０のベースが、トランジスタ１１９のコレクタに接続され、トランジスタ１１９及びトランジスタ１２０が、カレントミラー回路を構成している。
【００２７】
分圧抵抗１２３〜１２５のうちの抵抗１２３の一端が、電源１１１の正極に接続され、この抵抗１２３の他端が抵抗１２４の一端に接続されている。抵抗１２４の他端が、抵抗１２５の一端に接続され、抵抗１２５の他端が、グランドに接続されている。抵抗１２３及び１２４の接続点が、比較回路１２６のマイナス入力端子（−）に接続され、抵抗１２４及び抵抗１２５の接続点が、比較回路１２７のプラス入力端子（＋）に接続されている。比較回路１２６のプラス入力端子（＋）及び比較回路１２７のマイナス入力端子（−）は、トランジスタ１１５及び１２０のコレクタに接続されている。
【００２８】
比較回路１２６の出力端子は、ＲＳ−ＦＦ１２８のセット端子（Ｓ）に接続されている。比較回路１２７の出力端子は、ＲＳ−ＦＦ１２８のリセット端子（Ｒ）に接続されている。ＲＳ−ＦＦ１２８の出力端子（Ｑ）は、インバータ１２９を介してトランジスタ１１８のベースに接続されている。
制御部1３０には、ノードＮにおける電圧の時間方向の微分値を求める微分回路１３０Ａと、ノードＮの電圧変化の終了タイミングを検出する上昇停止検出部であると共に下降停止検出部である検出回路１３０Ｂと、ＮＭＯＳ１０１，１０２のスイッチングを制御するオンオフ制御回路１３０Ｃとが、設けられている。
微分回路１３０Ａは、ノードＮに一方の電極が接続されたコンデンサ１３１ａと、コンデンサ１３１ａの他方の電極とグランドとの間に接続された抵抗１３１ｂとで、構成されている。これらのコンデンサ１３１ａ及び抵抗１３１ｂの接続点が、抵抗１３２を介して電源１１１に接続されている。
【００２９】
検出回路１３０Ｂには、電源１１１とグランドとの間に順に直列に接続された３個の分圧抵抗１３３，１３４，１３５が、設けられている。抵抗１３３と抵抗１３４との接続点が、比較回路１３６のマイナス入力端子（−）に接続されている。抵抗１３４と抵抗１３５の接続点が比較回路１３７のプラス入力端子（＋）に接続されている。比較回路１３６のプラス入力端子（＋）及び比較回路１３７のマイナス入力端子（−）は、コンデンサ１３１ａ及び抵抗１３１ｂの接続点に接続されている。
比較回路１３６の出力端子は、２入力ＮＯＲゲート１３８の一方の入力端子に接続されるとともに、抵抗１３９ａの一端に接続されている。抵抗１３９ａの他端が、コンデンサ１３９ｂの一方の電極とインバータ１４０の入力端子とに接続されている。コンデンサ１３９ｂは、抵抗１３９ａと相俟って積分回路を構成するものであり、コンデンサ１３９ｂの他方の電極が、グランドに接続されている。インバータ１４０の出力端子は、ＮＯＲゲート１３８の他方の入力端子に接続されている。
【００３０】
比較回路１３７の出力端子は、２入力ＮＯＲゲート１４１の一方の入力端子に接続されるとともに、抵抗１４２ａの一端に接続されている。抵抗１４２ａの他端が、コンデンサ１４２ｂの一方の電極とインバータ１４３の入力端子とに接続されている。コンデンサ１４２ｂは、抵抗１４２ａと相俟って積分回路を構成するものであり、コンデンサ１４２ｂの他方の電極が、グランドに接続されている。インバータ１４３の出力端子は、ＮＯＲゲート１４１の他方の入力端子に接続されている。
オンオフ制御回路１３０Ｃは、２個のＲＳ−ＦＦ１４５，１４６と、ドライバ１５０とで構成されている。
ＮＯＲゲート１３８の出力端子が、ＲＳ−ＦＦ１４５のセット端子（Ｓ）に接続されている。ＮＯＲゲート１４１の出力端子が、ＲＳ−ＦＦ１４６のセット端子（Ｓ）に接続されている。各ＲＳ−ＦＦ１４５，１４６のリセット端子（Ｒ）は、発振回路１１０中の比較回路１２６，１２７の出力端子にそれぞれ接続されている。
【００３１】
ＲＳ−ＦＦ１４５の出力端子（Ｑ）が、２入力２出力ドライバ１５０の一方の入力端子（ＨＩＮ）に接続され、ＲＳ−ＦＦ１４６の出力端子（Ｑ）は、ドライバ１５０のもう一方の入力端子（ＬＩＮ）に接続されている。
図２は、図１中のドライバ１５０を示す構成図である。
ドライバ１５０の入力端子（ＨＩＮ）は、インバータ１５１の入力端子と、２入力ＮＯＲゲート１５２の一方の入力端子と、抵抗１５３の一端とに接続されている。インバータ１５１の出力端子は、２入力ＮＯＲゲート１５４の一方の入力端子に接続されている。抵抗１５３の他端が、ＮＯＲゲート１５４の他方の入力端子とインバータ１５５の入力端子とコンデンサ１５６の一方の電極とに、接続されている。インバータ１５５の出力端子が、ＮＯＲゲート１５２の他方の入力端子に接続されている。コンデンサ１５６の他方の電極が、グランド端子（ＧＮＤ）に接続されている。グランド端子（ＧＮＤ）がグランドに接続されている。
【００３２】
ＮＯＲゲート１５２の出力端子には、ＮＭＯＳ１５７のゲートが接続され、ＮＯＲゲート１５４の出力端子には、ＮＭＯＳ１５８のゲートが接続されている。
このドライバ１５０には、さらに、ノードＮに接続された端子（ＶＳ）が設けられている。端子（ＶＳ）には、バイアス用電源１５９の負極が接続されている。バイアス用電源１５９の正極とＮＭＯＳ１５７のドレインとの間に抵抗１６０が接続されている。ＮＭＯＳ１５７のソースとグランド端子（ＧＮＤ）との間に抵抗１６１が接続されている。ＮＭＯＳ１５８のドレインとバイアス用電源１５９の正極との間に、抵抗１６２が接続されている。ＮＭＯＳ１５８のソースとグランド端子との間に、抵抗１６３が接続されている。
【００３３】
抵抗１６０とＮＭＯＳ１５７のドレインとの接続点は、インバータ１６５の入力端子に接続され、抵抗１６２とＮＭＯＳ１５８のドレインとの接続点には、インバータ１６４の入力端子が接続されている。インバータ１６４の出力端子が、ＲＳ−ＦＦ１６６のセット端子（Ｓ）に接続され、インバータ１６５の出力端子が、ＲＳ−ＦＦ１６６のリセット端子（Ｒ）に接続されている。ＲＳ−ＦＦ１６６の出力端子（Ｑ）が、バッファ１６７を介して、ドライバ１５０の一方の出力端子（ＨＯ）に接続されている。この出力端子（ＨＯ）がＮＭＯＳ１０１のゲートに接続されている。
【００３４】
ドライバ１５０の入力端子（ＬＩＮ）は、バッファ１６８を介してドライバ１５０の他方の出力端子（ＬＯ）に接続されている。この出力端子（ＬＯ）は、ＮＭＯＳ１０２のゲートに接続されている。
ＮＭＯＳ１０１のドレインとソース、つまりノードＮとの間には、コンデンサ１７１が接続され、ＮＭＯＳ１０２のドレインとソースとの間には、コンデンサ１７２が接続されている。ノードＮには、さらに、共振用チョーク１７３の一端が接続され、チョーク１７３の他端には、トランス１７４の一次巻線１７４ａの一端が接続されている。一次巻線１７４ａの他端が、共振用コンデンサ１７５を介してグランドに接続されている。
【００３５】
トランス１７４の二次巻線１７４ｂの一端には、ダイオード１７６のアノードが接続され、このダイオード１７６のカソードが、平滑コンデンサ１７８の一方の電極及び出力端子ＯＵＴａに接続されている。トランス１７４の二次巻線１７４ｂの他端には、ダイオード１７７のアノードが接続され、ダイオード１７７のカソードが、平滑コンデンサ１７８の一方の電極と出力端子ＯＵＴａとに接続されている。平滑コンデンサ１７８の他方の電極は、二次巻線１７４ｂの中間タップ及び出力端子ＯＵＴｂに接続されている。
出力端子ＯＵＴａ，ＯＵＴｂは、スイッチング電源装置の出力端子であり、これらの出力端子ＯＵＴａ，ＯＵＴｂには、エラーアンプ１７９が接続されている。エラーアンプ１７９は、出力端子ＯＵＴａ，ＯＵＴｂから出力される電圧を、所定の参照電圧と比較し、誤差の電圧を増幅してトランジスタ１１７のベースに負帰還するフィードバック機構である。
【００３６】
図３（ａ）〜（ｔ）は、図１のスイッチング電源装置の動作を示すタイムチャートであり、図４（ａ）〜（ｎ）は、図２のドライバの動作を示すタイムチャートである。これらの図３及び図４を参照しつつ、スイッチング電源装置の動作を説明する。
このスイッチング電源装置では、発振回路１１０中のＲＳ−ＦＦ１２８の出力信号が、図３（ｑ）のように“Ｈ”に遷移すると、インバータ１２９の出力信号が、図３（ｒ）のように“Ｌ”になる。これがトランジスタ１１８のベースの電圧を引き下げ、トランジスタ１１９のベース電圧を上昇させる。トランジスタ１１９のベース電圧が上昇することにより、このトランジスタ１１９に流れる電流が増加する。トランジスタ１１９と相俟ってカレントミラー回路を形成するトランジスタ１２０は、トランジスタ１１９に流れる電流と等しい増加した電流をグランド側へ流す。これにより、コンデンサ１２１から電荷が引き抜かれ、コンデンサ１２１の充電電圧Ｖ121、つまり、比較回路１２６のプラス入力端子（＋）及び比較回路１２７のマイナス入力端子（−）の電圧が、低くなる。
【００３７】
比較回路１２７は、プラス入力端子（＋）の電圧である抵抗１２４及び抵抗１２５の接続点の電圧と、マイナス入力端子（−）に入力された電圧Ｖ121とを比較し、一致したときに図３（ｏ）のようにパルスを出力する。パルスがリセット端子（Ｒ）に入力されたＲＳ−ＦＦ１２８は、“Ｌ”を出力し、インバータ１２９が“Ｈ”を出力するようになる。
インバータ１２９が“Ｈ”を出力すると、トランジスタ１１８のベースの電圧が、これまでとは逆に上昇し、トランジスタ１１９のベース電圧を下降させる。トランジスタ１１９のベース電圧が下降することにより、このトランジスタ１１９に流れる電流が減少し、トランジスタ１２０に流れる電流が減少する。これにより、コンデンサ１２１に電荷が蓄積し、比較回路１２６のプラス入力端子（＋）及び比較回路１２７のマイナス入力端子（−）の電圧が高くなる。
【００３８】
比較回路１２６は、マイナス入力端子（−）の電圧、即ち、抵抗１２３及び抵抗１２４の接続点の電圧と、プラス入力端子（＋）に入力された電圧Ｖ121とを比較し、一致したときに図３（ｐ）のようにパルスを出力する。パルスがリセット端子（Ｒ）に入力されたＲＳ−ＦＦ１２８は“Ｈ”を出力し、インバータ１２９が再び“Ｌ”を出力するようになり、上記動作を繰り返す。即ち、発振することになる。
各比較回路１２６，１２７の出力するパルスは、ＲＳ−ＦＦ１４５，１４６のリセット端子（Ｒ）に入力される。そのため、例えばＲＳ−ＦＦ１２８の出力信号が“Ｈ”に立ち上がるときには、ＲＳ−ＦＦ１４５，１４６は、リセットされている。
【００３９】
リセットされたＲＳ−ＦＦ１４５，１４６の出力信号は、図３（ｓ），（ｔ）のように“Ｌ”になり、ドライバ１５０の入力端子ＬＩＮ，ＨＩＮへ出力される。図４（ａ），（ｍ）のように入力端子ＬＩＮ，ＨＩＮがともに“Ｌ”の状態では、図４（ｃ），（ｄ）に示すように、インバータ１５１，１５５の出力信号がいずれも“Ｈ”になり、ＮＯＲゲート１５２，１５４の出力信号がいずれも図４（ｅ），（ｆ）のように“Ｌ”である。そのため、図４（ｇ），（ｈ）に示す各ＮＭＯＳ１５７，１５８のゲートソース間電圧Ｖｇｓは、閾値を越えず、これらＮＭＯＳ１５７，１５８は、オフ状態になっている。よって、ＲＳ−ＦＦ１６６がリセットされた状態にあれば、その状態が維持され、図４（ｋ）のようにＲＳ−ＦＦ１６６が“Ｌ”を出力端子（Ｑ）から出力する。ＲＳ−ＦＦ１６６の出力端子（Ｑ）から出力された“Ｌ”は、バッファ１６７で駆動されて、図４（ｌ）のように、ドライバ１５０の出力端子（ＨＯ）を介して出力される。また、入力端子（ＬＩＮ）から入力された“Ｌ”が、図４（ｎ）のように、バッファ１６８及び出力端子（ＬＯ）を介して出力される。
【００４０】
“Ｌ”がゲートに与えられているときには、図１中のＮＭＯＳ１０１，１０２は、オフ状態である。ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが図３（ａ）のように上昇或いは下降する。即ち、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０２がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇する。ＮＭＯＳ１０１がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。
【００４１】
例えば、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０２がオン状態であった場合に、再びＮＭＯＳ１０１，１０２が共にオフ状態になってノードＮの電圧ＶＳが上昇すると、微分回路１３０Ａのコンデンサ１３１ａに図３（ｄ）のように充電電流ＩＣが流れる。コンデンサ１３１ａの充電電圧は、ノードＮの電圧ＶＳの微分波形を表す。微分回路１３０Ａは、コンデンサ１３１ａと抵抗１３１ｂとの接続点から、図３（ｅ）のように、コンデンサ１３１ａの充電電圧を出力する。抵抗１３２は、微分波形の電圧を電圧Ｖａ分バイアスすることになる。
【００４２】
比較回路１３６は、与えられた微分波形の電圧と、抵抗１３３と抵抗１３４との接続点の電圧とを比較し、微分波形の電圧が高ければ図３（ｆ）のように“Ｈ”の出力信号を出力する。抵抗１３９ａとコンデンサ１３９ｂとは、積分回路として動作し、図３（ｇ）のように比較回路１３６の出力信号の電圧を積分してインバータ１４０に与える。図３（ｈ）のように、インバータ１４０に入力された電圧がインバータ１４０の閾値Ｔｈをこえたときに、インバータ１４０の出力信号が“Ｈ”から“Ｌ”に変化する。インバータ１４０の出力信号が“Ｈ”から“Ｌ”に変化した時及びその直後には、比較回路１３３の出力信号が“Ｈ”なので、ＮＯＲゲート１３８の出力信号が“Ｌ”のまま維持される。
これに対し、微分回路１３０Ａの出力信号と抵抗１３４と抵抗１３５との接続点の電圧とを比較する比較回路１３７の出力信号は、図３（ｊ）のように“Ｌ”になるが、抵抗１４２ａ及びコンデンサ１４２ｂで構成される積分回路の出力電圧を入力するインバータ１４３の出力信号が、図３（ｌ）のように“Ｈ”に維持される。そのため、ＮＯＲゲート１４１の出力信号も図３（ｍ）のように“Ｌ”に維持される。
【００４３】
ＮＭＯＳ１０１，１０２が共にオフ状態になって時間が経過すると、ノードＮの電圧ＶＳが、主電源１００の出力電圧Ｖｉｎに近くなり、電圧ＶＳの上昇が停止する。そのため、微分回路１３０Ａの出力する微分値が０になる。よって、比較回路１３６の出力信号が“Ｌ”に遷移し、インバータ１４０の入力電圧が下降をし始める。インバータ１４０の入力電圧が、インバータ１４０の閾値Ｔｈよりも低くなると、インバータ１４０の出力信号が“Ｈ”に変化する。即ち、ノードＮの電圧上昇の停止が検出され、その時から比較回路１３６が“Ｌ”を出力し、それから積分回路で設定される時定数分遅れて、インバータ１４０が“Ｈ”を出力することになる。
ＮＯＲゲート１３８の出力信号は、図３（ｉ）のように、比較回路１３６から“Ｌ”が与えられた時点で“Ｈ”に遷移し、インバータ１４０から“Ｈ”が与えられた時点で“Ｌ”に遷移する。即ち、パルスが形成され、これがＲＳ−ＦＦ１４５のセット端子（Ｓ）に入力される。これにより、ＲＳ−ＦＦ１４５がセットされる。セットされたＲＳ−ＦＦ１４５の出力信号は“Ｈ”になり、ドライバ１５０の入力端子（ＨＩＮ）に入力される。
【００４４】
ドライバ１５０は、入力端子（ＨＩＮ）に“Ｈ”が入力されると、それまで“Ｈ”であったインバータ１５１の出力信号が、“Ｌ”に変化する。これにより、ＮＯＲゲート１５４の出力信号が“Ｌ”から“Ｈ”に変化する。ＮＯＲゲート１５４の出力信号が“Ｈ”になって閾値を越えると、ＮＭＯＳ１５８がオンし、インバータ１６４の入力端子の電圧が“Ｌ”になり、インバータ１６４が“Ｈ”を出力する。即ち、ＲＳ−ＦＦ１６６のセット端子（Ｓ）が“Ｈ”になり、ＲＳ−ＦＦ１６４の出力信号が“Ｈ”になる。ＲＳ−ＦＦ１６４の出力信号が、バッファ１６７で駆動されてＮＭＯＳ１０１のゲートに与えられる。
【００４５】
“Ｈ”の信号がゲートに与えられたＮＭＯＳ１０１は、オンする。即ち、ＮＭＯＳ１０１，１０２がオフ状態になる前に、ＮＭＯＳ１０２がオン状態であった場合には、ノードＮの電圧ＶＳが完全上昇した後にＮＭＯＳ１０１がオンする。よって、適切なデットタイムが確保され、ＮＭＯＳ１０１のドレイン・ソース間に係る電圧が低い状態でスイッチングするので、スイッチングロスがほとんど発生しない。
なお、ＮＯＲゲート１５４の“Ｈ”の出力信号は、コンデンサ１５６の充電電圧Ｖ156が遅延して上昇したときに、“Ｌ”に再び戻るので、ＮＭＯＳ１５８は、再びオフされる。
【００４６】
その後、発振回路１１０中の比較回路１２６が出力するパルスにより、ＲＳ−ＦＦ１４５がリセットされて、ドライバ１５０の入力端子（ＨＩＮ）の電圧が“Ｌ”に遷移したときには、コンデンサ１５６の充電電圧Ｖ156が低下し始めるとともに、ＮＯＲゲート１５２の出力信号が、“Ｌ”から“Ｈ”に遷移する。ＮＯＲゲート１５２の出力信号が“Ｈ”になることで、ＮＭＯＳ１５７がオンし、インバータ１６５の出力信号が“Ｈ”になる。これにより、ＲＳ−ＦＦ１６６が、リセットされ、ＲＳ−ＦＦ１６６の出力信号が再び“Ｌ”になる。即ち、ＮＭＯＳ１０１がオフする。これにより、ＮＭＯＳ１０１のオン期間が設定される。なお、コンデンサ１５６の充電電圧Ｖ156が、インバータ１５５の閾値よりも下降したときには、インバータ１５５の出力信号が“Ｈ”に復帰するので、ＮＯＲゲート１５２の出力信号が“Ｌ”となり、ＮＭＯＳ１５７がオフする。
【００４７】
次に、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合を説明する。
この場合には、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。微分回路１３０Ａのコンデンサ１３１ａは、放電電流を流し、微分回路１３０Ａは、コンデンサ１３１ａと抵抗１３１ｂとの接続点から、ノードＮの電圧ＶＳの下降の微分波形を出力する。
比較回路１３７は、与えられた微分波形の電圧と、抵抗１３４と抵抗１３５の接続点の電圧とを比較し、微分波形の電圧が低ければ図３（ｊ）のように“Ｈ”の出力信号を出力する。抵抗１4２ａとコンデンサ１４２ｂとは、積分回路として動作し、比較回路１３７の出力信号の電圧を積分してインバータ１４３に与える。インバータ１４３に入力された電圧がインバータ１４３の閾値Ｔｈをこえたときに、インバータ１４３の出力信号が図３（ｌ）のように“Ｈ”から“Ｌ”に変化する。インバータ１４３の出力信号が“Ｈ”から“Ｌ”に変化した時及びその直後には、比較回路１３７の出力信号が“Ｈ”なので、ＮＯＲゲート１４１の出力信号が図３（ｍ）のように“Ｌ”に維持される。
【００４８】
これに対し、比較回路１３６の出力信号は“Ｌ”になるが、抵抗１３９ａ及びコンデンサ１３９ｂで構成される積分回路の出力電圧を入力するインバータ１４０の出力信号が、“Ｈ”に維持される。そのため、ＮＯＲゲート１３８の出力信号も“Ｌ”に維持される。
ＮＭＯＳ１０１，１０２が共にオフ状態になって時間が経過すると、ノードＮの電圧ＶＳがグランドの電圧に近くなり、電圧ＶＳの下降が停止する。そのため、微分回路１３０Ａの出力する微分値が０になる。よって、比較回路１３７の出力信号が“Ｌ”に遷移し、インバータ１４３の入力電圧が下降をし始める。インバータ１４３の入力電圧が、インバータ１４０の閾値Ｔｈよりも低くなると、インバータ１４３の出力信号が、“Ｈ”に変化する。即ち、ノードＮの電圧における下降の停止が検出され、その時から比較回路１３７が“Ｌ”を出力し、それから積分回路で設定される時定数分遅れて、インバータ１４３が“Ｈ”を出力することになる。
【００４９】
ＮＯＲゲート１４１の出力信号は、比較回路１３７から“Ｌ”が与えられた時点で“Ｈ”に遷移し、インバータ１４３から“Ｈ”が与えられた時点で“Ｌ”に遷移する。即ち、パルスが形成され、これがＲＳ−ＦＦ１４６のセット端子（Ｓ）に入力される。これにより、ＲＳ−ＦＦ１４６がセットされる。セットされたＲＳ−ＦＦ１４６の出力信号は、“Ｈ”になり、ドライバ１５０の入力端子（ＬＩＮ）に入力される。ドライバ１５０の入力端子（ＬＩＮ）に“Ｈ”が入力されると、バッファ１６８がそれを駆動してＮＭＯＳ１０２のゲートに与える。
“Ｈ”の信号がゲートに与えられたＮＭＯＳ１０２は、オン状態になる。即ち、ＮＭＯＳ１０１，１０２がオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合には、ノードＮの電圧ＶＳが完全に下降した後にＮＭＯＳ１０２がオフする。よって、適切なデットタイムが確保される。
【００５０】
オンオフ制御回路１３０Ｃは、以上のような動作を繰り返す。よって、ＮＭＯＳ１０１，１０２は、デッドタイムを挟んで交互にオンする。
ＮＭＯＳ１０１がオン状態のときには、ＮＭＯＳ１０１は、図３（ｂ）のように極性が変化するドレイン電流Ｉｄ1をチョーク１７３、トランス１７４の一次巻線１７４ａ及びコンデンサ１７５に流す。このとき、ノードＮの電圧ＶＳは電源電圧Ｖinに固定される。ＮＭＯＳ１０１がオフ状態になると、コイル１７３及び一次巻線１７４ａに蓄積されたエネルギーよって、ノードＮの電圧ＶＳが、ほぼグランドの電圧になるまで引き下げられる。
【００５１】
デッドタイムの後にＮＭＯ１０２がオン状態になると、ＮＭＯＳ１０２が図３（ｃ）のように極性が変化するドレイン電流Ｉｄ2を流す。電流Ｉｄ2が流れることにより、ノードＮの電圧ＶＳが、グランドの電圧に固定される。以上のように、交互にＮＭＯＳ１０１，１０２がオン状態になることにより、一次巻線１７４ａには、交番する電流が流れ、二次巻線１７４ｂに交番する電圧が誘起される。ダイオード１７６，１７７は、交番する電圧を整流し、コンデンサ１７８を充電し、出力端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力される。
エラーアンプ１７９は、出力端子ＯＵＴａ，ＯＵＴｂから出力される電圧と所定値との差を求め、その差に対応する信号をトランジスタ１１７のゲートに負帰還する。これにより、定電流源としてのトランジスタ１１２〜１１５に流れる電流が変化し、コンデンサ１２１の充放電速度が変化し、ＲＳ−ＦＦ１４５，１４６のリセットされるタイミングが変化する。即ち、トランジスタ１０１，１０２のオフ状態になるタイミングが変化し、出力端子ＯＵＴａ，ＯＵＴｂから出力される直流電圧が所定電圧に固定される。
【００５２】
以上のような本実施形態のスイッチング電源装置では、次のような特徴を有する。
コンデンサ１７１，１７２が充電或いは放電を完了するまでの時間、即ち、トランス１７４の一次巻線１７４ａに印加される電圧の極性が反転するまでの時間Ｔｖは、コンデンサ１７１，１７２の容量をＣ１，Ｃ２とすると、
【数１】
Ｔｖ＝（Ｃ１＋Ｃ２）＊Ｖｉｎ／Ｉｄoff
と表すことができる。但し、ＩｄoffはＮＭＯＳ１０１，１０２がターンオフする直前のドレイン電流である。電圧Ｖｉｎ或いは電力により、電流Ｉｄoffが変化するので、時間Ｔｖも変化する。今、ＮＭＯＳ１０１，１０２におけるスイッチングロスを最小にする条件、即ち、ドレイン・ソース間電圧がゼロのときにスイッチングさせる条件を考えると、
【数２】
Ｔｖ≦Ｔｄ≦Ｔ２
となる。ここで、Ｔ２は、ＮＭＯＳ１０１がオフしてからＮＭＯＳ１０２を流れるドレイン電流Ｉｄ2が負から正に変わるまでの時間、或いは、ＮＭＯＳ１０２がオフしてからＮＭＯＳ１０１に流れるドレイン電流Ｉｄ1が負から正に変わるまでの時間である。これらのドレイン電流Ｉｄ1，Ｉｄ2が負の期間は、軽負荷時、重負荷時には、短くなる。また、回路素子のばらつきによって変化する。従って、いかなる条件でも、スイッチングロスを最小にする条件は、Ｔｖ＝Ｔｄとなる。
【００５３】
上記実施形態のスイッチング電源装置では、微分回路１３０Ａを設け、微分回路１３０Ａの出力信号を比較回路１３６，１３７で固定値と比較する。比較回路１３６は、ＮＭＯＳ１０２がオフしてからＮＭＯＳ１０１がオンするまでの期間Ｔｖを検出し、比較回路１３７は、ＮＭＯＳ１０１がオフしてからＮＭＯＳ１０２がオンするまでの期間Ｔｖを検出している。そして、ＮＯＲゲート１３８が比較回路１３６の出力信号の立ち下がりのタイミングを、ＮＭＯＳ１０１をオンさせるためのトリガとしている。ＮＯＲゲート１４１が比較回路１３７の出力信号の立ち下がりのタイミングを、ＮＭＯＳ１０２をオンさせるためのトリガとしている。従って、Ｔｖ＝Ｔｄの制御が実現でき、スイッチングロスを最小に抑制できる。
【００５４】
〔第２の実施形態〕
図５は、本発明の第２の実施形態を示すスイッチング電源装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このスイッチング電源装置は、第１の実施形態とは異なる制御部１８０を備え、他の構成は、第１の実施形態と同様になっている。
制御部１８０は、ＮＭＯＳ１０１のソースとＮＭＯＳ１０２のドレインとの接続点であるノードNの電圧を検出する電圧検出回路１８０Ａと、ノードNの電圧が所定電圧になったか否かを検出する到達検出部１８０Bと、第１の実施形態と同様のオンオフ制御回路１３０Ｃとを、備えている。
【００５５】
電圧検出回路１８０Ａは、ノードＮとグランドとの間に直列に接続された抵抗１８１ａ及び１８１ｂで構成されている。到達検出部１８０Ｂは、主電源１００とグランドとの間に順に直列に接続された分圧抵抗１８２，１８３を備えている。
抵抗１８２と抵抗１８３との接続点が、比較回路１８４のマイナス入力端子（−）に接続されている。グランドが比較回路１８５のプラス入力端子（＋）に接続されている。比較回路１８４のプラス入力端子（＋）及び比較回路１８５のマイナス入力端子（−）は、抵抗１８１ａ及び抵抗１８１ｂの接続点に接続されている。
比較回路１８４の出力端子は、インバータ１８６を介して２入力ＮＯＲゲート１８７の一方の入力端子に接続されるとともに、抵抗１８８の一端に接続されている。抵抗１８８の他端が、コンデンサ１８９の一方の電極とＮＯＲゲート１８７の他方の入力端子とに接続されている。コンデンサ１８９は、抵抗１８８と相俟って積分回路を構成するものであり、コンデンサ１８９の他方の電極が、グランドに接続されている。
【００５６】
比較回路１８５の出力端子は、インバータ１９０を介して２入力ＮＯＲゲート１９１の一方の入力端子に接続されるとともに、抵抗１９２の一端に接続されている。抵抗１９２の他端が、コンデンサ１９３の一方の電極とＮＯＲゲート１９１の他方の入力端子とに接続されている。コンデンサ１９３は、抵抗１９２と相俟って積分回路を構成するものであり、コンデンサ１９３の他方の電極が、グランドに接続されている。
ＮＯＲゲート１８７の出力端子が、オンオフ制御回路１３０Ｃ中のＲＳ−ＦＦ１４５のセット端子（Ｓ）に接続されている。ＮＯＲゲート１９１の出力端子が、ＲＳ−ＦＦ１４６のセット端子（Ｓ）に接続されている。
【００５７】
図６（ａ）〜（ｒ）は、図５のスイッチング電源装置の動作を示すタイムチャートであり、この図６を参照しつつ、スイッチング電源装置の動作を説明する。
このスイッチング電源装置では、発振回路１１０が、第１の実施形態と同様に発振する。各比較回路１２６，１２７の出力するパルスは、ＲＳ−ＦＦ１４５，１４６のリセット端子（Ｒ）に入力される。そのため、例えばＲＳ−ＦＦ１２８の出力信号が“Ｈ”に立ち上がるときには、ＲＳ−ＦＦ１４５，１４６は、リセットされ、ＮＭＯＳ１０１，１０２は、オフ状態である。ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇或いは下降する。例えば、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０２がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇する。ＮＭＯＳ１０１がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。
【００５８】
例えばノードＮの電圧ＶＳが、図６（ａ）のように上昇すると、電圧検出回路１８０Ａの抵抗１８１ａと抵抗１８１ｂとの接続点から、ノードＮの電圧を分圧した電圧が出力される。比較回路１８４は、電圧検出手段１８０Ａから与えられた電圧と、抵抗１８２と抵抗１８３の接続点の電圧とを比較し、一致していれば図６（ｄ）のように“Ｈ”の出力信号を出力する。これにより、ノードＮの電圧ＶＳが、電圧Ｖｉｎ近傍になったことが、検出される。
【００５９】
“Ｈ”の信号を入力したインバータ１８６の出力信号は、図６（ｆ）のように“Ｌ”になる。これにより、ＮＯＲゲート１８７の出力信号が、図６（ｇ）のように“Ｈ”になる。抵抗１８８とコンデンサ１８９とは、積分回路として動作し、比較回路１８４の出力信号の電圧を積分してＮＯＲゲート１８７に与える。コンデンサ１８９が出力する電圧が、図６（ｅ）のようにＮＯＲゲート１８７の閾値Ｔｈを超えると、ＮＯＲゲート１８７の出力信号が再び“Ｌ”に戻る。よって、ＮＯＲゲート１８７の出力信号には、パルスが形成される。これに対し、比較回路１８５の出力信号は、図６（ｈ）のように“Ｌ”になるが、インバータ１９０の出力信号が、図６（ｊ）のように“Ｈ”に維持される。そのため、ＮＯＲゲート１９１の出力信号も、図６（ｋ）のように“Ｌ”に維持される。
【００６０】
ＮＯＲゲート１８７の出力信号のパルスは、ＲＳ−ＦＦ１４５のセット端子（Ｓ）に入力される。パルスの立ち上がりで、ＲＳ−ＦＦ１４５がセットされて“Ｈ”を出力する。ドライバ１５０が、第１の実施形態と同様に動作し、ＮＭＯＳ１０１はオン状態になる。即ち、ＮＭＯＳ１０１，１０２がオフ状態になる前に、ＮＭＯＳ１０２がオン状態であった場合には、ノードＮの電圧ＶＳがほぼ電源電圧になったときにＮＭＯＳ１０１がオン状態になる。よって、適切なデットタイムが確保され、第１の実施形態と同様に、スイッチングロスがほとんど発生しない。
【００６１】
その後、発振回路１１０中の比較回路１２６が出力するパルスにより、ＲＳ−ＦＦ１４５がリセットされて、ＮＭＯＳ１０１がオフ状態になる。これにより、ＮＭＯＳ１０１のオン期間が設定される。
次に、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合を説明する。
この場合には、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。ノードＮの電圧ＶＳがグランドの電圧になると、抵抗１８１ａと抵抗１８１ｂの接続点の電圧も、グランドの電圧になる。比較回路１８５は、電圧検出回路１８０Ａから与えられた電圧と、プラス入力端子（＋）に入力されたグランドの電圧を比較し、一致したときに図６（ｈ）のように“Ｈ”の出力信号を出力する。
【００６２】
“Ｈ”の信号を入力したインバータ１９０の出力信号は、図６（ｊ）のように“Ｌ”になる。これにより、ＮＯＲゲート１９１の出力信号が、図６（ｋ）のように“Ｈ”になる。抵抗１９２とコンデンサ１９３とは、積分回路として動作し、比較回路１８５の出力信号の電圧を積分してＮＯＲゲート１９１に与える。コンデンサ１９３の出力する電圧が、ＮＯＲゲート１９１の閾値Ｔｈを超えると、ＮＯＲゲート１９１の出力信号が再び“Ｌ”に戻る。よって、ＮＯＲゲート１９１の出力信号には、パルスが形成される。
ＮＯＲゲート１９１の出力するパルスが、ＲＳ−ＦＦ１４６のセット端子（Ｓ）に入力される。これにより、ＲＳ−ＦＦ１４６がセットされる。セットされたＲＳ−ＦＦ１４６の出力信号は、“Ｈ”になり、ＮＭＯＳ１０２は、オンする。即ち、ＮＭＯＳ１０１，１０２がオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合には、ノードＮの電圧ＶＳが完全に下降したときにＮＭＯＳ１０２がオンする。よって、適切なデットタイムが確保され、スイッチングロスがほとんど発生しない。
【００６３】
制御部１８０は、以上のような動作を繰り返す。よって、ＮＭＯＳ１０１，１０２は、デッドタイムを挟んで交互にオンする。
ＮＭＯＳ１０１がオン状態のときには、ＮＭＯＳ１０１は、図６（ｂ）のように極性が反転するドレイン電流Ｉｄ1をチョーク１７３、トランス１７４の一次巻線１７４ａ及びコンデンサ１７５に流す。このとき、ノードＮの電圧ＶＳは電源電圧Ｖｉｎに固定される。ＮＭＯＳ１０１がオフ状態になると、コイル１７３及び一次巻線１７４ａに蓄積されたエネルギーよって、ノードＮの電圧ＶＳが、ほぼグランドの電位になるまで引き下げられる。
【００６４】
デッドタイムの後にＮＭＯ１０２がオンする、ＮＭＯＳ１０２が図６（ｃ）のように極性が反転するドレイン電流Ｉｄ2を流す。電流Ｉｄ2が流れることにより、ノードＮの電圧ＶＳが、グランドの電位に固定される。以上のように、交互にＮＭＯＳ１０１，１０２がオン状態になることにより、一次巻線１７４ａには、交番する電流が流れ、二次巻線１７４ｂに交番する電圧が誘起される。ダイオード１７６，１７７は、交番する電圧を整流し、コンデンサ１７８を充電し、出力端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力される。エラーアンプ１７９は、第１の実施形態と同様に動作し、出力端子ＯＵＴａ，ＯＵＴｂから出力される直流電圧が制御されて所定電圧に固定される。
【００６５】
以上のような本実施形態のスイッチング電源装置では、電圧検出回路１８０Ａを設け、比較回路１８４，１８５により、ノードＮが所定電圧になったか否かを検出し、それをトリガとしてＮＭＯＳ１０１，１０２をオンさせるので、第１の実施形態と同様の効果が得られ、スイッチングロスの低減が可能になる。
【００６６】
〔第３の実施形態〕
図７は、本発明の第３の実施形態を示すスイッチング電源装置の構成図であり、図１及び図５中の要素と共通の要素には、共通の符号が付されている。
前述の第１の実施形態では、ノードＮの電圧の傾きからＮＭＯＳ１０１，１０２のオンタイミングを設定し、第２の実施形態では、ノードＮの電圧値からＮＭＯＳ１０１，１０２のオンタイミングを設定していた。この第３の実施形態では、ノードＮの電圧の傾きからＮＭＯＳ１０１のオンタイミングを設定し、ノードＮの電圧値からＮＭＯＳ１０２のオンタイミングを設定し、ゲート数を減じた構成のスイッチング電源装置を示す。
【００６７】
このスイッチング電源装置は、第１及び第２の実施形態と同様の発振回路１１０と、ＮＭＯＳ１０１，１０２とを備えている。
ＮＭＯＳ１０１のソースとＮＭＯＳ１０２のドレインとの接続点であるノードNとグランドとの間には、図５と同様の直列の抵抗１８１ａ，１８１ｂが接続されている。抵抗１８１ａと抵抗１８１ｂとの接続点は、比較回路１８５のマイナス入力端子（−）に接続されている。比較回路１８５のプラス入力端子（＋）は、グランドに接続されている。比較回路１８５の出力端子がインバータ１９０を介して２入力ＮＯＲゲート１９１の一方の入力端子に接続されている。この比較回路１８５の出力端子は、抵抗１９２の一端にも接続されている。抵抗１９２の他端は、コンデンサ１９３の一方の電極とＮＯＲゲート１９１の他方の入力端子とに接続されている。コンデンサ１９３の他方の電極が、グランドに接続されている。
【００６８】
抵抗１８１ａ，１８１ｂは、図５の電圧検出回路１８０Ａに相当する。比較回路１８５からＮＯＲゲート１９１は、図５の到達検出部１８０Ｂの一部に相当する。ＮＯＲゲート１９１の出力端子が、ＲＳ−ＦＦ１４６のセット端子（Ｓ）に接続されている。ＲＳ−ＦＦ１４６のリセット端子（Ｒ）は、比較回路１２７の出力端子と接続されている。ＲＳ−ＦＦ１４６の出力端子（Ｑ）がバッファ１６８を介してＮＭＯＳ１０２のゲートに接続されている。
ノードＮには、バイアス手段としてのバイアス用電源１５９の負極が接続され、バイアス用電源１５９の正極に、抵抗１６０の一端が接続されている。抵抗１６０の他端には、ＮＭＯＳ１５７のドレインが接続され、ＮＭＯＳ１５７のソースとグランドとの間に抵抗１６１が接続されている。ＮＭＯＳ１５７のゲートが、比較回路１２６の出力端子と接続されている。
【００６９】
バイアス用電源１５９の正極とのグランドとの間には、さらに、抵抗１３１ｂとコンデンサ１３１ａとが直列に接続されている。これらの抵抗１３１ｂ及びコンデンサ１３１ａにより、微分回路１３０Ａが形成されている。抵抗１３１ｂとコンデンサ１３１ａとの接続点が、比較回路１３６のマイナス入力端子（−）に接続されている。バイアス用電源１５９とノードＮとの間には、抵抗１３４及び抵抗１３３が直列に接続されている。抵抗１３３及び抵抗１３４の接続点が、比較回路１３６のプラス出力端子（＋）に接続されている。
【００７０】
比較回路１３６の出力端子が、２入力ＮＯＲゲート１３８の一方の入力端子に接続されるとともに、抵抗１３９ａの一端に接続されている。抵抗１３９ａの他端が、コンデンサ１３９ｂの一方の電極とインバータ１４０の入力端子に接続されている。インバータ１４０の出力端子がＮＯＲゲート１３８の他方の入力端子に接続されている。コンデンサ１３９ｂの他方の電極は、ノードＮに接続されている。ＮＯＲゲート１３８の出力端子が、ＲＳ−ＦＦ１４５のセット端子（Ｓ）に接続されている。ＲＳ−ＦＦ１４５のリセット端子（Ｒ）には、抵抗１６０とＮＭＯＳ１５７のドレインとの接続点が、インバータ１６５を介して接続されている。ＲＳ−ＦＦ１４５の出力端子（Q）は、バッファ１６７を介してＮＭＯＳ１０１のゲートに接続されている。つまり、図２のドライバ１５０に図１中の微分回路１３０Ａを組み込んだ構成にしている。
【００７１】
図８（ａ）〜（ｔ）は、図７のスイッチング電源装置の動作を示すタイムチャートであり、この図８を参照しつつ、スイッチング電源装置の動作を説明する。
発振回路１１０は、第１及び第２の実施形態と同様に発振し、各比較回路１２６，１２７から、ＮＭＯＳ１０１，１０２をオフするためのパルスを出力する。ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇或いは下降する。即ち、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０２がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇する。ＮＭＯＳ１０１がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。
【００７２】
ノードＮの電圧ＶＳが上昇すると、微分回路１３０Ａのコンデンサ１３０ａに、図８（ｄ）のように充電電流ＩＣが流れ、微分回路１３０Ａは、図８（ｅ）のように、バイアス電圧Ｖａに対して負の値になるノードＮの電圧の微分値を極性を反転させて出力する。このときの比較回路１３６の出力信号は、図８（ｆ）のように“Ｈ”になる。ここで、抵抗１３９ａ及びコンデンサ１３９ｂは、積分回路として動作し、コンデンサ１３９ｂが出力する電圧が、図８（ｇ）のように徐々に上昇する。コンデンサ１３９ｂが出力する電圧が、インバータ１４０の閾値Ｔｈを越えると、インバータ１４０が図８（ｈ）のように“Ｌ”を出力する。
【００７３】
インバータ１４０の出力が“Ｌ”になってから時間が経過すると、ノードＮの電圧ＶＳが主電源１００が発生する電圧Ｖｉｎとほぼ等しくなり、その上昇が停止する。電圧ＶＳの上昇が停止したときには、充電電流ＩＣが流れなくなり、微分回路１３０Ａの出力信号も０になる。その結果、比較回路１３６の出力信号は、“Ｌ”に遷移する。比較回路１３６の出力信号が“Ｌ”になることで、ＮＯＲゲート１３８の出力信号が、“Ｈ”になる。そして、インバータ１４０の出力信号は、コンデンサ１３９ｂの出力電圧がインバータ１４０の閾値Ｔｈを下回るときに“Ｈ”に変化し、ＮＯＲゲート１３８の出力信号が“Ｌ”になる。よって、ＮＯＲゲート１３８の出力信号には、ノードＮの電圧ＶＳが上昇しきった直後に、パルスが形成される。このパルスがＲＳ−ＦＦ１４５のセット端子（Ｓ）に入力され、ＲＳ−ＦＦ１４５がセットされ、ＮＭＯＳ１０１がオンする。よって、適切なデッドタイムが確保され、第１の実施形態と同様にスイッチングロスがほとんど発生しない。
【００７４】
その後、発振回路１１０中の比較回路１２６が、パルス信号を出力すると、ＮＭＯＳ１５７がオンし、抵抗１６０とＮＭＯＳ１５７のドレインとの接続点の電位が下がり、インバータ１６８が“Ｈ”を出力する。“Ｈ”の信号がリセット端子（Ｒ）に入力されたＲＳ−ＦＦ１４５は、“Ｌ”を出力する。そのため、ＮＭＯＳ１０１は、オフに設定される。
次に、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合を説明する。
この場合には、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。ノードＮの電圧がグランドの電圧になると、抵抗１８１ａと抵抗１８１ｂの接続点の電圧も、グランドの電圧になる。比較回路１８５は、抵抗１８１ｂから与えられた電圧と、プラス入力端子（＋）に入力されたグランドの電圧を比較し、これらが一致したときに、図８（ｊ）のように“Ｈ”の出力信号を出力する。
【００７５】
“Ｈ”の信号を入力したインバータ１９０の出力信号は、図８（ｌ）のように“Ｌ”になる。これにより、ＮＯＲゲート１９１の出力信号が、図８（ｍ）のように“Ｈ”になる。抵抗１９２とコンデンサ１９３とは、積分回路として動作し、比較回路１８５の出力信号の電圧を積分し、ＮＯＲゲート１９１に与える。コンデンサ１９３の出力する図８（ｋ）のように上昇する電圧は、ＮＯＲゲート１９１に与えられる。ＮＯＲゲート１９１では、コンデンサ１９１から与えられる電圧が、閾値Ｔｈを越えるまでは“Ｈ”を出力する。ＮＯＲゲート１９１の出力信号は、コンデンサ１９１から与えられる電圧が閾値Ｔｈを越えると、“Ｈ”を遷移する。よって、ＮＯＲゲート１９１の出力信号には、ノードＮの電圧ＶＳが下降しきった直後にパルスが形成される。これにより、ＲＳ−ＦＦ１４６がセットされる。
【００７６】
セットされたＲＳ−ＦＦ１４６の出力信号は、“Ｈ”になり、ＮＭＯＳ１０２は、オンする。即ち、ＮＭＯＳ１０１，１０２がオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合には、ノードＮの電圧ＶＳが完全に下降したときにＮＭＯＳ１０２がオン状態になる。よって、適切なデットタイムが確保され、第１の実施形態と同様にスイッチングロスがほとんど発生しない。
その後、比較回路１２７の出力するパルス信号が、ＲＳ−ＦＦ１４６のリセット端子（Ｒ）に入力されるとよ、ＲＳ−ＦＦ１４６がリセットされて、ＮＭＯＳ１０２がオフする。
このスイッチング電源装置は、以上のような動作を繰り返す。よって、ＮＭＯＳ１０１，１０２は、デッドタイムを挟んで交互にオンする。ＮＭＯＳ１０１がオン状態のときには、ＮＭＯＳ１０１は、図８（ｂ）のように極性が反転するドレイン電流Ｉｄ1をチョーク１７３、トランス１７４の一次巻線１７４ａ及びコンデンサ１７５に流す。このとき、ノードＮの電圧ＶＳは電源電圧Ｖinに固定される。ＮＭＯＳ１０１がオフ状態になると、コイル１７３及び一次巻線１７４ａに蓄積されたエネルギーよって、ノードＮの電圧ＶＳが、ほぼグランドの電圧になるまで引き下げられる。
【００７７】
デッドタイムの後にＮＭＯ１０２がオン状態になると、ＮＭＯＳ１０２が図８（ｃ）のように極性が反転するドレイン電流Ｉｄ2を流す。電流Ｉｄ2が流れることにより、ノードＮの電圧ＶＳが、グランドの電位に固定される。以上のように、交互にＮＭＯＳ１０１，１０２がオン状態になることにより、一次巻線１７４ａには、交番する電流が流れ、二次巻線１７４ｂに交番する電圧が誘起される。ダイオード１７６，１７７は、交番する電圧を整流し、コンデンサ１７８を充電し、出力端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力される。エラーアンプ１７９は、第１の実施形態と同様に動作し、出力端子ＯＵＴａ，ＯＵＴｂから出力される直流電圧が制御されて所定電圧に固定される。
以上のように、この第３の実施形態のスイッチング電源装置は、第１及び第２の実施形態と同様に、ノードＮの電圧が完全に上昇或いは下降したときに、ＮＭＯＳ１０１，１０２をオンできるので、スイッチングロスを低減できる。その上、第１及び第２の実施形態よりも、回路構成が簡素化でき、ＲＳ−ＦＦ１６６、インバータ１５１，１５７、ＮＯＲゲート１５２，１５４等を削減できる。
【００７８】
〔第４の実施形態〕
図９は、本発明の第４の実施形態を示すスイッチング電源装置の構成図であり、図１及び図５と共通する要素には、共通の符号が付されている。
前述の第３の実施形態では、ノードＮの電圧の傾きからＮＭＯＳ１０１のオンタイミングを設定し、ノードＮの電圧値からＮＭＯＳ１０２のオンタイミングを設定するスイッチング電源装置を示したが、本実施形態では、ノードＮの電圧値からＮＭＯＳ１０１，１０２のオンタイミングを設定し、かつ、回路構成を簡素化したスイッチング電源装置を示す。
【００７９】
このスイッチング電源装置は、第１及び第２の実施形態と同様の発振回路１１０と、ＮＭＯＳ１０１，１０２とを備えている。ＮＭＯＳ１０１のソースとＮＭＯＳ１０２のドレインとの接続点であるノードNとグランドとの間には、図５と同様の直列の抵抗１８１ａ，１８１ｂが接続されている。抵抗１８１ａと抵抗１８１ｂとの接続点は、比較回路１８５のマイナス入力端子（−）に接続されている。比較回路１８５のプラス入力端子（＋）は、グランドに接続されている。比較回路１８５の出力端子がインバータ１９０を介して２入力ＮＯＲゲート１９１の一方の入力端子に接続されている。この比較回路１８５の出力端子は、抵抗１９２の一端にも接続されている。抵抗１９２の他端は、コンデンサ１９３の一方の電極とＮＯＲゲート１９１の他方の入力端子とに接続されている。コンデンサ１９３の他方電極がグランドに接続されている。
【００８０】
ＮＯＲゲート１９１の出力端子が、ＲＳ−ＦＦ１４６のセット端子（Ｓ）に接続されている。ＲＳ−ＦＦ１４６のリセット端子（Ｒ）は、比較回路１２７の出力端子と接続されている。ＲＳ−ＦＦ１４６の出力端子（Ｑ）がバッファ１６８を介してＮＭＯＳ１０２のゲートに接続されている。
ノードＮには、バイアス手段であるバイアス用電源１５９の負極が接続され、バイアス用電源１５９の正極に、抵抗１６０の一端が接続されている。抵抗１６０の他端には、ＮＭＯＳ１５７のドレインが接続され、ＮＭＯＳ１５７のソースとグランドとの間に抵抗１６１が接続されている。ＮＭＯＳ１５７のゲートが、比較回路１２６の出力端子と接続されている。
主電源１００とノードＮとの間には、抵抗１８２と抵抗１８３とが直列に接続されている。これらの抵抗１８２，１８３の接続点が、比較回路１８４のマイナス入力端子（−）に接続されている。比較回路１８４のプラス出力端子（＋）は、ノードＮに接続されている。
【００８１】
比較回路１８４の出力端子が、インバー１８６を介してＮＯＲゲート１８７の一方の入力端子に接続されるとともに、抵抗１８８の一端に接続されている。抵抗１８８の他端が、コンデンサ１８９の一方の電極とＮＯＲゲート１８７の他方の入力端子に接続されている。コンデンサ１８９の他方の電極は、ノードＮに接続されている。ＮＯＲゲート１８７の出力端子が、ＲＳ−ＦＦ１４５のセット端子（Ｓ）に接続されている。ＲＳ−ＦＦ１４５のリセット端子（Ｒ）には、抵抗１６０とＮＭＯＳ１５７のドレインとの接続点が、インバータ１６５を介して接続されている。ＲＳ−ＦＦ１４５の出力端子（Q）は、バッファ１６７を介してＮＭＯＳ１０１のゲートに接続されている。つまり、図２のドライバ１５０に図１中の到達検出部１８０Ｂの一部を組み込んだ構成にしている。他の構成は、図５と同様になっている。
【００８２】
図１０（ａ）〜（ｒ）は、図９の動作を示すタイムチャートであり、この図１０を参照しつつ、スイッチング電源装置の動作を説明する。
発振回路１１０は、第３の実施形態と同様に発振し、各比較回路１２６，１２７から、図１０（ｍ），（ｎ）のようにＮＭＯＳ１０１，１０２をオフするためのパルスを出力する。ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇或いは下降する。例えば、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０２がオン状態であった場合には、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇する。ＮＭＯＳ１０１がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。
【００８３】
ＮＭＯＳ１０１，１０２が共にオフ状態になって、図１０（ａ）のようにノードＮの電圧ＶＳが上昇し、ノードＮの電圧が電源電圧Ｖｉｎになると、抵抗１８２，１８３の接続点の電圧も、電源電圧Ｖｉｎに等しくなり、比較回路１８４の出力信号は図１０（ｄ）のように“Ｌ”から“Ｈ”に変化する。比較回路１８４の出力信号が“Ｈ”に変化すると、それまで“Ｈ”になっていたインバータ１８６の出力信号が、図１０（ｆ）のように“Ｌ”になる。一方、抵抗１８８及びコンデンサ１８９は積分回路となり、コンデンサ１８９の充電電圧は、図１０（ｅ）のように０から徐々に上昇する。このインバータ１８６の出力信号とコンデンサ１８９の出力電圧がＮＯＲゲート１８７に入力される。よって、ＮＯＲゲート１８７の出力信号は、インバータ１８６の出力信号が“Ｈ”に変化したときからコンデンサ１８９の出力する電圧が閾値Ｔｈを越えるまでは、図１０（ｇ）のように“Ｈ”になる。コンデンサ１８９の出力電圧が閾値を越えた後には、ＮＯＲゲート１８７の出力信号が、“Ｌ”になる。即ち、ノードＮの電圧が電源電圧Ｖｉｎになった直後に、ＮＯＲゲート１８７の出力信号に、パルスが形成される。
【００８４】
このパルスが、ＲＳ−ＦＦ１４５のセット端子（Ｓ）に与えられ、ＲＳ−ＦＦ１４５がセットされる。セットされたＲＳ−ＦＦ１４５が、図１０（ｒ）のように“Ｈ”を出力し、ＮＭＯＳ１０１がオンする。よって、適切なデットタイムが確保されるとともに、ドレイン・ソース間に電圧が印加されていない状態でＮＭＯＳ１０１がオンするので、スイッチングロスがほとんど発生しない。
その後、発振回路１１０中の比較回路１２６が、図１０（ｎ）のようにパルスを出力すると、ＮＭＯＳ１５７がオンし、抵抗１６０とＮＭＯＳ１５７のドレインとの接続点の電位が下がり、インバータ１６５が“Ｈ”の出力信号をＲＳ−ＦＦ１４５のリセット端子（Ｒ）へ出力する。“Ｈ”の信号がリセット端子（Ｒ）に入力されたＲＳ−ＦＦ１４５は、“Ｌ”をＮＭＯＳ１０１のゲートへ出力する。そのため、ＮＭＯＳ１０１は、オフに設定される。
次に、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合を説明する。
【００８５】
この場合には、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。ノードＮの電圧がグランドの電圧になると、抵抗１８１ａと抵抗１８１ｂの接続点の電圧も、第３の実施形態と同様にグランドの電圧になる。比較回路１８５は、抵抗１８１ｂから与えられた電圧と、プラス入力端子に入力されたグランドの電圧を比較し、一致したときに“Ｈ”の出力信号を出力する。
【００８６】
“Ｈ”の信号を入力したインバータ１９０の出力信号は、図１０（ｊ）のように“Ｈ”から“Ｌ”に変化する。これに対し、抵抗１９２とコンデンサ１９３とは積分回路として動作し、コンデンサ１９３の充電電圧は、図１０（ｉ）のように０から徐々に上昇する。ＮＯＲゲート１９１は、インバータ１９０の出力信号とコンデンサ１９３の出力電圧を入力する。よって、ＮＯＲゲート１９１の出力信号は、図１０（ｋ）のように、インバータ１９０の出力信号が“Ｌ”に変化してからコンデンサ１９３の出力電圧が閾値Ｔｈを越えるまでは、“Ｈ”に変化し、コンデンサ１９３の出力電圧が閾値Ｔｈを越えた後には“Ｌ”に戻る。即ち、ノードＮの電圧がグランドの電圧になった直後に、ＮＯＲゲート１９１の出力信号にパルスが形成される。このパルスがＲＳ−ＦＦ１４６のセット端子（Ｓ）に与えられ、ＲＳ−ＦＦ１４６がセットされる。セットされたＲＳ−ＦＦ１４６は“Ｈ”をＮＭＯＳ１０２のゲートに与える。これにより、ＮＭＯＳ１０２がオンする。よって、適切なデットタイムが確保されるとともに、ドレイン・ソース間に電圧が印加されていない状態でＮＭＯＳ１０２がオンするので、スイッチングロスがほとんど発生しない。
【００８７】
ＮＭＯＳ１０１，１０２がオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合には、ノードＮの電圧ＶＳが完全に下降したときにＮＭＯＳ１０２がオン状態になる。その後、比較回路１２７の出力するパルス信号が、ＲＳ−ＦＦ１４６のリセット端子（Ｒ）に入力されると、ＲＳ−ＦＦ１４６がリセットされて、ＮＭＯＳ１０２がオフする。以上のような動作を繰り返す。よって、ＮＭＯＳ１０１，１０２は、デッドタイムを挟んで交互にオンする。
ＮＭＯＳ１０１がオン状態のときには、ＮＭＯＳ１０１は、図１０（ｂ）のように極性が反転するドレイン電流Ｉｄ1をチョーク１７３、トランス１７４の一次巻線１７４ａ及びコンデンサ１７５に流す。このとき、ノードＮの電圧ＶＳは電源電圧Ｖinに固定される。ＮＭＯＳ１０１がオフ状態になると、コイル１７３及び一次巻線１７４ａに蓄積されたエネルギーによって、ノードＮの電圧ＶＳが、ほぼグランドの電位になるまで引き下げられる。
【００８８】
デッドタイムの後にＮＭＯ１０２がオン状態になると、ＮＭＯＳ１０２は、図１０（ｃ）のように極性が反転するドレイン電流Ｉｄ2を流す。電流Ｉｄ2が流れることにより、ノードＮの電圧ＶＳが、グランドの電位に固定される。以上のように、交互にＮＭＯＳ１０１，１０２がオン状態になることにより、一次巻線１７４ａには、交番する電流が流れ、二次巻線１７４ｂに交番する電圧が誘起される。ダイオード１７６，１７７は、交番する電圧を整流し、コンデンサ１７８を充電し、出力端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力される。エラーアンプ１７９は、第１の実施形態と同様に動作し、出力端子ＯＵＴａ，ＯＵＴｂから出力される直流電圧が制御されて所定電圧に固定される。
以上のように、この第４の実施形態のスイッチング電源装置は、第１及び第２の実施形態と同様の効果を奏する。その上、第３の実施形態と同様に、第４の実施形態のスイッチング電源装置は、第１及び第２の実施形態よりも回路構成が簡素化でき、ＲＳ−ＦＦ１６６、インバータ１５１，１５７、ＮＯＲゲート１５２，１５４等を削減できる。
【００８９】
〔第５の実施形態〕
図１１は、本発明の第５の実施形態を示すスイッチング電源装置の構成図であり、図７中の要素と共通する要素には、共通の符号が付されている。
このスイッチング電源装置は、第３の実施形態のスイッチング電源装置に、抵抗２０１，２０２を設けると共に、第３の実施形態の抵抗１８１ａの代わりに、切離し手段であるＮＭＯＳ２０３を使用するものである。
抵抗２０１の一端が、発振回路１１０中のＲＳ−ＦＦ１２８の出力端子（Ｑ）に接続され、抵抗２０１の他端が、抵抗２０２の一端に接続されている。抵抗２０２の他端は、グランドに接続されている。抵抗２０１と抵抗２０２との接続点が、ＮＭＯＳ２０３のゲートに接続されている。ＮＭＯＳ２０３のドレインは、ノードＮに接続され、ＮＭＯＳ２０３のソースが抵抗１８１及び比較回路１８５のマイナス入力端子（−）に接続されている。他の構成は、図７と同様になっている。
【００９０】
図１２（ａ）〜（ｕ）は、図１１の動作を示すタイムチャートであり、この図１２を参照しつつ、スイッチング電源装置の動作を説明する。
発振回路１１０は、第３の実施形態と同様に発振し、各比較回路１２６，１２７から、図１２（ｏ），（ｐ）のようにＮＭＯＳ１０１，１０２をオフするためのパルスを出力する。ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇或いは下降する。例えば、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０２がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが上昇する。ＮＭＯＳ１０１がオン状態であった場合に、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ノードＮの電圧ＶＳが下降する。
【００９１】
ＮＭＯＳ１０１，１０２が共にオフ状態になってノードＮの電圧ＶＳが上昇するときの動作は、第３の実施形態と基本的に同じである。即ち、微分回路１３０Ａのコンデンサ１３０ａには、図１２（ｄ）のように充電電流ＩＣが流れ、微分回路１３０Ａは、図１２（ｅ）のように、バイアス電圧Ｖａに対して負となるノードＮの電圧の微分値を出力する。微分回路１３０Ａの出力信号と、抵抗１３３，１３４の接続点の電圧とを入力する比較回路１３６は、両者を比較し、図１２（ｆ）のように、ノードＮの電圧ＶＳが上昇している期間に“Ｈ”となる出力信号を出力する。
【００９２】
比較回路１３６の出力信号が“Ｈ”に変化すると、抵抗１３９ａ及びコンデンサ１３９ｂは積分回路となり、コンデンサ１３９の充電電圧は、図１２（ｇ）のように、徐々に増加する。コンデンサ１３９の出力電圧、つまり、微分回路１３０Ａの出力信号がインバータ１４０の閾値Ｔｈよりも越えたときに、それまで“Ｈ”であったインバータ１４０の出力信号が、図１２（ｈ）のように“Ｌ”に変化する。
【００９３】
ノードＮの電圧ＶＳの上昇が停止すると、微分回路１３０Ａの出力信号が“Ｈ”に遷移する。これに伴い、比較回路１３６の出力信号が“Ｌ”に変化する。比較回路１３６の出力信号が“Ｌ”に変化すると、比較回路１３６の出力信号とインバータ１４０の出力信号とを入力するＮＯＲゲート１３８の出力信号は、図１２（ｉ）のように“Ｌ”から“Ｈ”に遷移する。その後、コンデンサ１３９ｂの出力電圧が、徐々に下降する。コンデンサ１３９ｂの出力電圧がインバータ１４０の閾値Ｔｈ以下になると、それまで“Ｌ”であったインバータ１４０の出力信号が“Ｈ”に遷移する。これに伴い、ＮＯＲゲート１３８の出力信号が“Ｌ”になる。よって、ＮＯＲゲート１３８の出力信号には、ノードＮの電圧ＶＳが上昇しきった直後に、パルスが形成される。このパルスがＲＳ−ＦＦ１４５のセット端子（Ｓ）に入力され、ＲＳ−ＦＦ１４５がセツトされ、図１２（ｕ）のように“Ｈ”を出力する。これにより、ＮＭＯＳ１０１がオンする。よって、適切なデッドタイムが確保されるとともに、ドレイン・ソース間に電圧が印加されない状態でＮＭＯＳ１０１をオンできるので、スイッチングロスがほとんど発生しない。
【００９４】
その後、発振回路１１０中の比較回路１２６がパルス信号を出力すると、ＮＭＯＳ１５７がオンし、抵抗１６０とＮＭＯＳ１５７のドレインとの接続点の電位が下がり、インバータ１６８が“Ｈ”を出力する。“Ｈ”の信号がリセット端子（Ｒ）に入力されたＲＳ−ＦＦ１４５は、“Ｌ”を出力する。そのため、ＮＭＯＳ１０１は、オフに設定される。
【００９５】
次に、ＮＭＯＳ１０１，１０２が共にオフ状態になる前に、ＮＭＯＳ１０１がオン状態であった場合を説明する。
この場合には、ＮＭＯＳ１０１，１０２が共にオフ状態になると、ＲＳ−ＦＦ１２８の出力信号が、図１２（ｍ）のように“Ｈ”になる。ＲＳ−ＦＦ１２８の出力信号が抵抗２０１，２０２によって分圧されてＮＭＯＳ２０３のゲートに与えられる。よって、ＮＭＯＳ２０３はオンして、可変抵抗素子として機能するようになる。なお、ＲＳ−ＦＦ１２８が“Ｌ”を出力している期間には、抵抗２０１，２０２の接続点の電圧は、グランド電圧になるので、ＮＭＯＳ２０３はオフしている。そのため、ＲＳ−ＦＦ１２８が“Ｌ”の期間には、ノードＮと抵抗１８１ｂとの間が切離され、抵抗１８１ｂが比較回路１８５に出力する電圧が、図１２（ｐ）のように０なる。
【００９６】
ＲＳ−ＦＦ１２８が“Ｈ”を出力している期間に、ＮＭＯＳ１０１，１０２が共にオフ状態になった直後には、高い電圧が抵抗１８１ｂとＮＭＯＳ２０３のドレインとの接続点から比較回路１８５に出力される。そのため、比較回路１８５の出力信号が図１２（ｐ）のように“Ｈ”になる。これにより、インバータ１９０の出力信号が図１２（ｒ）のように“Ｈ”から“Ｌ”に変化する。一方、抵抗１９２，１９３は、積分回路として動作し、コンデンサ１９３の出力する充電電圧が、図１２（ｑ）のように徐々に降下する。ノードＮの電圧が低下してグランド電圧になると、比較回路１８５の出力信号が“Ｈ”に変化する。これに伴い、インバータ１９０の出力信号が“Ｈ”から“Ｌ”に変化する。よって、ＮＯＲゲート１９１の出力信号が、図１２（ｓ）のように“Ｌ”から“Ｈ”遷移する。
一方、コンデンサ１９３が出力する電圧は、０から徐々に上昇する。コンデンサ１９３の出力電圧がＮＯＲゲート１９１の閾値を越えると、ＮＯＲゲート１９１の出力信号が、“Ｈ”から“Ｌ”に遷移する。即ち、ＮＯＲゲート１９１の出力信号にパルスが形成される。このパルスがＲＳ−ＦＦ１４６のセット端子（Ｓ）に入力され、ＲＳ−ＦＦ１４６がセットされる。セットされたＲＳ−ＦＦ１４６は、図１２（ｔ）のように“Ｈ”の出力信号をＮＭＯＳ１０２のゲートに与える。
以上のような動作を繰り返すことによって、ＮＭＯＳ１０１，１０２は、デッドタイムを挟んで交互にオンする。
【００９７】
ＮＭＯＳ１０１がオン状態のときには、ＮＭＯＳ１０１は、極性が反転するドレイン電流Ｉｄ1をチョーク１７３、トランス１７４の一次巻線１７４ａ及びコンデンサ１７５に流す。このとき、ノードＮの電圧ＶＳは電源電圧Ｖinに固定される。ＮＭＯＳ１０１がオフ状態になると、コイル１７３及び一次巻線１７４ａに蓄積されたエネルギーよって、ノードＮの電圧ＶＳが、ほぼグランドの電位になるまで引き下げられる。
【００９８】
デッドタイムの後にＮＭＯ１０２がオン状態になると、ＮＭＯＳ１０２が極性が反転するドレイン電流Ｉｄ2を流す。電流Ｉｄ2が流れることにより、ノードＮの電圧ＶＳが、グランドの電位に固定される。以上のように、交互にＮＭＯＳ１０１，１０２がオン状態になることにより、一次巻線１７４ａには、交番する電流が流れ、二次巻線１７４ｂに交番する電圧が誘起される。ダイオード１７６，１７７は、交番する電圧を整流し、コンデンサ１７８を充電し、出力端子ＯＵＴａ，ＯＵＴｂから直流電圧が出力される。エラーアンプ１７９は、第１の実施形態と同様に動作し、出力端子ＯＵＴａ，ＯＵＴｂから出力される直流電圧が制御されて所定電圧に固定される。
以上のように、この第５の実施形態のスイッチング電源装置は、第３の実施形態と同様の効果を奏する。その上、ＲＳ−ＦＦ１２８の出力信号が“Ｌ”のときには、ＮＭＯＳ２０３がオフするので、ノードNとグランドとを切離すことができ、低消費電流のスイッチング電源装置を実現できる。
【００９９】
〔第６の実施形態〕
図１３は、本発明の第６の実施形態を示すスイッチング電源装置の構成図であり、図１１と共通する要素には、共通の符号が付されている。
このスイッチング電源装置は、第５の実施形態のスイッチング電源装置を、高耐圧素子数を減じるために、改善したものであり、第５の実施形態と同様に接続された抵抗２０１，２０２と、第５の実施形態とは異なる位置に接続されたＮＭＯＳ２０３とを備えている。
【０１００】
ＮＭＯＳ２０３は、負荷抵抗素子である抵抗１６０と抵抗１６１との間に接続されている。ＮＭＯＳ２０３のドレインが抵抗１６０に接続され、ソースが抵抗１６１の一端に接続されている。ＮＭＯＳ２０３のゲートは、抵抗２０１と抵抗２０２との接続点に接続されている。抵抗１６１の他端は、ＮＭＯＳ１０１をオフさせる制御信号を発生させるトリガ用スイッチであるＮＭＯＳ１５７のドレインに接続され、該ＮＭＯＳ１５７のソースがグランドに接続されている。
ＮＭＯＳ２０３のゲートは、抵抗２０１と抵抗２０２との接続点に接続され、ＮＭＯＳ１５７のゲートは、比較回路１２７の出力端子に接続されている。ＮＭＯＳ２０３のドレインは、抵抗２０４を介してグランドに接続されるとともに、抵抗１８１ｂと比較回路１８５のマイナス入力端子（−）とに接続されている。他の構成は、第５の実施形態と同様になっている。
【０１０１】
図１４（ａ）〜（ｕ）は、図１３のスイッチング電源装置の動作を示すタイムチャートであり、この図１４を参照しつつ、スイッチング電源装置の動作を説明する。
発振回路１１０は、第３の実施形態と同様に発振し、各比較回路１２６，１２７から、ＮＭＯＳ１０１，１０２をオフにするためのパルスの信号を出力する。
例えば、ＲＳ−ＦＦ１２８の出力信号が“Ｈ”になると、抵抗２０１，２０２の接続点の電圧により、ＮＭＯＳ２０３がオンする。これと同時に、ＮＭＯＳ１０１をオフするためのパルスが、比較回路１２６から出力される。これにより、ＮＭＯＳ１５７がオンし、抵抗１６０とＮＭＯＳ２０３のドレインとの接続点の電圧を降下させる。この電圧がインバータ１６５によって反転されてＲＳ−ＦＦ１４５のリセット端子（Ｒ）に入力され、ＲＳ−ＦＦ１４５がリセットされる。
【０１０２】
ＲＳ−ＦＦ１２８の出力信号が“Ｌ”のときには、抵抗２０１，２０２の接続点の電圧が下がり、ＮＭＯＳ２０３がオフする。ＮＭＯＳ２０３がオフしている期間には、抵抗１８１ｂと電源１５９の間が切離されるとともに、抵抗１６１と電源１５９との間が切離され、これらの抵抗を介してグランドに流れる電流が遮断される。
このスイッチング電源装置における他の動作は、第５の実施形態と同じなので、説明を省略する。
【０１０３】
以上のように、この実施形態のスイッチング電源装置では、ＮＭＯＳ２０３が抵抗１８１ｂ，１６１を切離す構成としている。そのため、第５の実施形態と同様に、抵抗１８１ｂを介してグランドに流れる電流を遮断するばかりでなく、抵抗１６１を介してグランドに流れる電流を遮断できる。よって、低消費電流のスイッチング電源装置を実現できる。さらに、ＮＭＯＳ１５７には、高電圧が印加されないようになるので、ＮＭＯＳ１５７を高耐圧部品で構成する必要がなくなり、高耐圧部品の点数を少なくでき、コストを低減できる。
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。その変形例としては、次のようなものがある。
【０１０４】
（１）第１〜６の実施形態では、ノードＮの電圧ＶＳが電源電圧ＶｉｎになったタイミングでＮＭＯＳ１０１をオフしてスイッチングロスを低減することと、ノードＮの電圧ＶＳがグランドの電圧になったタイミングでＮＭＯＳ１０２をオフしてスイッチングロスを低減することの両方を実現しているが、いずれか一方のみで、スイッチングロスを低減するようにしてもよい。
（２）第１〜第６の実施形態では、ノードＮの電圧がグランドの電圧から電源電圧Ｖｉｎまでスイングするスイッチング電源装置の実施形態を説明したが、他のハーフブリッジ型スイッチング電源装置にも、本発明は適用可能である。例えば、ノードＮの電圧がグランド電圧から電源電圧Ｖｉｎ／２までスイングするハーフブリッジ型スイッチング電源装置でも、比較回路１８４，１８５の判定閾値等を変更することにより適用可能で、上記実施形態と同様の効果を奏する。
【０１０５】
（３）第２〜６の実施形態では、ノードＮの電圧がグランド電圧になったことを検出するために、抵抗１８１ａ，１８１ｂ，１９２、比較回路１８５、インバータ１９０、コンデンサ１９３及びＮＯＲゲート１９１を用いたが、第１の実施形態と同様に、微分回路１３０Ａ、抵抗１４２ａ、コンデンサ１４２ｂ、インバータ１４３、ＮＯＲゲート１４１を用いてもよい。
【０１０６】
【発明の効果】
以上詳細に説明したように、本発明では、第１のスイッチング素子或いは第２のスイッチング素子を、ノードＮの電圧が上昇或いは下降しきったときにオンできる構成にしたので、スイッチング電源装置におけるスイッチングロスを低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すスイッチング電源装置の構成図である。
【図２】図１中のドライバを示す構成図である。
【図３】図１のスイッチング電源装置の動作を示すタイムチャートである。
【図４】図２のドライバの動作を示すタイムチャートである。
【図５】本発明の第２の実施形態を示すスイッチング電源装置の構成図である。
【図６】図５のスイッチング電源装置の動作を示すタイムチャートである。
【図７】本発明の第３の実施形態を示すスイッチング電源装置の構成図である。
【図８】図７のスイッチング電源装置の動作を示すタイムチャートである。
【図９】本発明の第４の実施形態を示すスイッチング電源装置の構成図である。
【図１０】図９のスイッチング電源装置の動作を示すタイムチャートである。
【図１１】本発明の第５の実施形態を示すスイッチング電源装置の構成図である。
【図１２】図１１のスイッチング電源装置の動作を示すタイムチャートである。
【図１３】本発明の第６の実施形態を示すスイッチング電源装置の構成図である。
【図１４】図１３のスイッチング電源装置の動作を示すタイムチャートである。
【図１５】従来のスイッチング電源装置を示す構成図である。
【図１６】図１５のスイッチング電源装置の動作を示すタイムチャートである。
【符号の説明】
１００        主電源
１０１        第１のスイッチング素子としてのＮＭＯＳ
１０２        第２のスイッチングそしてしてのＮＭＯＳ
１１０        発振回路
１３０，１８０        制御部
１３０Ａ      微分回路
１３０Ｂ      上昇停止検出部及び下降停止検出部である検出回路
１３０Ｃ      オンオフ制御回路
１７４        トランス
１７９        エラーアンプ
１８０Ａ      電圧検出回路
１８０Ｂ      到達検出部
２０３        切り離し手段としてのＮＭＯＳ
【図１】
0004407077.tif 000002
【図２】
0004407077.tif 000003
【図３】
0004407077.tif 000004
【図４】
0004407077.tif 000005
【図５】
0004407077.tif 000006
【図６】
0004407077.tif 000007
【図７】
0004407077.tif 000008
【図８】
0004407077.tif 000009
【図９】
0004407077.tif 000010
【図１０】
0004407077.tif 000011
【図１１】
0004407077.tif 000012
【図１２】
0004407077.tif 000013
【図１３】
0004407077.tif 000014
【図１４】
0004407077.tif 000015
【図１５】
0004407077.tif 000016
【図１６】
0004407077.tif 000017