(57)【特許請求の範囲】
【請求項１】
双方向に制御可能なサイリスタであって、半導体基体に、
（ａ）第１の主面（２）と第２の主面（３）間に、第１のアノード領域（４）、第１のｎ型ベース（５）、第１のｐ型ベース（６）、第１のカソード領域（７）および第１の中央ゲート領域（８）を有する第１のサイリスタ構造、およびそれと並列に逆接続された、第２のアノード領域（９）、第２のｎ型ベース（１０）、第２のｐ型ベース（１１）、第２のカソード領域（１２）および第２の中央ゲート領域（１３）を有する第２のサイリスタ構造を備え、
前記第１のアノード領域（４）、前記第２のカソード領域（１２）および前記第２のゲート領域（１３）が第１の主面（２）に割り当てられ、
前記第２のアノード領域（９）、前記第１のカソード領域（７）および前記第１のゲート領域（８）が第２の主面（３）に割り当てられており、
（ｂ）前記両主面（２，３）上で、前記２つのサイリスタ構造間、前記第１のアノード領域（４）と第２のカソード領域（１２）間、および前記第２のアノード領域（９）と前記第１のカソード領域間に配列されたそれぞれの絶縁領域（１４）を備え、
（ｃ）前記カソード領域を覆うメタライゼーション層と、前記第１のカソード領域（７）及び前記第２のカソード領域（１２）を通してそれぞれ前記第１のｐ型ベース（６）及び前記第２のｐ型ベース（１１）とを短絡する短絡回路領域（１６）を備え、前記短絡回路（１６）の単位面積当たりの密度が、前記絶縁領域（１４）に向かう方向に進むにつれて増加し、前記絶縁領域（１４）と直接隣接したところにおいて最大値を示し、
前記短絡回路（１６）は、前記カソード領域（７，１２）と絶縁領域（１４）間において、該絶縁領域（１４）に沿って走る直線状の連続した短絡回路領域（１７）を有する、ことを特徴とする双方向に制御可能なサイリスタ。
【請求項２】
中央に馬蹄形に設計された領域（１９）が前記ゲート領域と隣接アノード領域間に第１と第２の中央ゲート領域（８，１３）の周りに設けられ、前記馬蹄形の開口は、前記第１と第２のカソード領域（７，１２）に面している、請求項１に記載のサイリスタ。
【請求項３】
前記サイリスタ構造の各々は、ゲートフィンガー構造（１５）を有し、前記ゲートフィンガー構造は、ゼロより大きい角度が前記絶縁領域（１４）とゲートフィンガー構造（１５）間に及ぶように、第１と第２の主面（２，３）上にそれぞれ対応するカソード領域（７，１２）に設けられている、請求項１又は請求項２に記載のサイリスタ。
【請求項４】
前記カソード領域に面する中央ゲート領域の端は、対応するサイリスタ構造のアノード領域と正確に整列されている、請求項１から請求項３のいずれかに記載のサイリスタ。
【請求項５】
前記絶縁領域（１４）は、直径方向に走り、少数キャリアの約１０拡散長の幅を有している、請求項１から請求項４のいずれかに記載のサイリスタ。
【請求項６】
前記馬蹄形の領域（１９）は、エッチングによって生成される、請求項２から請求項５のいずれかに記載のサイリスタ。
【請求項７】
前記馬蹄形の領域（１９）は、前記ｐ型ベースを形成するドーパントの一部をマスクした状態で注入を行うことによって生成される特徴とする請求項２から請求項５のいずれかに記載のサイリスタ。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、パワー半導体要素の分野に関し、特に、請求項１のプンリアンブルによる双方向に制御可能なサイリスタに関する。
【０００２】
【発明の背景】
一般型式のサイリスタは、例えば、ドイツ特許出願DE 44 39 012 A1 に記載されている。その書類は、２つの逆接続された並列サイリスタ構造は半導体基板に集積される双方向に制御可能なサイリスタに関する。これらのサイリスタ構造は、好ましくは減少されたキャリアの寿命を有するそれぞれの絶縁領域によって要素の表面上で減結合される。サイリスタ構造間の絶縁領域は、以下の２つの理由のために主として必要である。第１に、トリガーされる１つのサイリスタ構造の場合に、他のサイリスタ構造への寄生電流路は生成されるべきでない。第２に、２つのサイリスタ構造間の相互作用は整流の間生ずるべきではない。従来技術による解決策は多くの場合充分であるかもしれないが、既にトリガーされた一方のサイリスタ構造から、まだトリガーされていない他方のサイリスタ構造へ電荷キャリアの望ましくない移動は、スイッチオフされたサイリスタ構造が局部的な制御できないトリガーによって破壊されることを意味する。
【０００３】
【本発明の概要】
従って、本発明の目的の１つは、２つのサイリスタ構造間で改善された減結合によって区別される新規な双方向で制御可能なサイリスタを提供することである。特に、本発明は、スイッチオフされた構造は電荷キャリアの望ましくない移動による制御できない方法でトリガーされることができないものである。この目的は、独立請求項の特徴によって達成される。
本発明の核心は、カソード領域の短絡の程度が絶縁領域に向かって増加することである。これは、短絡回路領域の単位面積当たりの密度が絶縁領域に向かって最大の値になる傾向にあるという事実によって達成される。更に、絶縁領域に沿って走る直線的な、連続した短絡回路領域の使用が特に好ましい。
【０００４】
好適な実施の形態において、２つのサイリスタ構造の更に改善された減結合は、中央ゲート領域と隣接するアノード領域間の領域に配列される特に馬蹄形領域によって達成される。同様に馬蹄形領域は、ゲート−カソード回路に注入された電荷キャリアが同じ主面の他のサイリスタ構造のゲート領域とアノード領域間の寄生電流路に従うことができないという事実に寄与している。馬蹄形領域は、この領域においてエッチングによって、或いはドーパントのマスクされた注入によって有利に生成される。本発明によるサイリスタのサイリスタ構造間の絶縁の更なる改善は、中央ゲート領域が、それぞれのカソード領域に横方向から到達し、対応するアノードエミッタとともに配置されるという事実によっても、達成される。更に、０より大きい、特に４５°の角度が絶縁領域と強くしたゲートフィンガー構造間に付けられる。全体に走る絶縁領域は少数の電荷キャリアの約１０拡散長さの幅を有する必要がある。
【０００５】
他の有利な実施の形態は、対応する従属請求項から得られる。
【０００６】
【実施の形態】
図面を参照して、図面をとおして同じ参照符号は同じか、或いは対応するパーツを示す。図１は、本発明によるサイリスタを示す。半導体本体において、２つのサイリスタ構造が第１の主頂面２と第２の主底面３（図２に示されている）間に配置されている。第１のサイリスタ構造のアノード領域４、第２のサイリスタ構造の中央ゲート領域１３、エッジ終端領域１８及び強くしたゲートフィンガー構造１５が示されている。絶縁領域１４がサイリスタ構造間に設けられる。この絶縁構造１４は、中央ゲート１３の周りの領域に馬蹄形に形成され、それが特に高インピーダンスを有するように設計される。短絡回路領域１６（断面において見ることができるのみである）は第２のカソード領域１２の領域に設けられる。既にトリガーされた一方のサイリスタ構造から、トリガーされていない他方のサイリスタ構造へ電荷キャリアの望ましくない移動を避けるために、−これは、まだトリガーされていないサイリスタ構造の制御されないトリガーを引き起こすかも知れない−、短絡回路領域１６の密度は絶縁領域１４に向かって増加する。絶縁領域１４との境界において、前記密度は最大値に達し、それは絶縁領域１４に沿って走る直線的な短絡回路領域１７によって、有利に形成される。
【０００７】
図２は、下からのサイリスタを示す。第２のサイリスタ構造のアノード領域９、第１のサイリスタ構造のカソード領域７、第２のサイリスタ構造の中央ゲート領域８、エッジ終端領域１８および強くするゲートフィンガー構造１５が第２の主面３上に見える。同様に絶縁領域１４がサイリスタ構造間に設けられる。この絶縁領域は、同様に中央ゲート８の周りに馬蹄形に形成され、それが特に高いインピーダンスを有するように設計される。短絡回路領域１６（断面においてのみ見ることができる）は、同様にカソード領域７に設けられる。既にトリガーされた一方のサイリスタ構造からトリガーされていない他方のサイリスタ構造へ電荷キャリアの望ましくない移動を避けるために、−これは、まだトリガーされていないサイリスタ構造の制御されないトリガーを生じる−、短絡回路領域１６の密度は、この場合も絶縁領域１４へ向かって増加する。絶縁領域１４との境界において、この密度は最大値になり、同様に絶縁領域１４に沿って走る直線状の短絡回路領域によって有利に形成される。この絶縁領域１４は、両主面２上を直径方向に走り、少数の電荷キャリアの略１０拡散長の幅を有する。
【０００８】
図１と図２は、更に強くするゲートフィンガー構造１５を示す。本明細書の導入部に引用した従来技術と対照的に、この強くするゲートフィンガー構造１５は絶縁領域１４に沿って走る部分を有していない；むしろ少なくとも０より大きい、好ましくは４５°の角度が絶縁領域１４と強くするゲートフィンガー構造のフィンガー１５間に及んでいる。結果的に、フィンガー構造１５は、一方で効果的なトリガーリアクションを保証するが、他方で２つのサイリスタ構造間の領域において望ましくないトリガーを阻止する。
図３は、図１のＡ−Ａ線に沿った断面における本発明によるサイリスタの詳細を示す。短絡回路領域１７が両主面２と３上の絶縁領域１４に沿って配列れる仕方が明瞭に示されている。製造のために、図示されるように、短絡回路領域１７は、隣接するカソード領域１２、或いは７から僅かに離間されている。面積密度、即ち単位面積当たりの短絡回路領域１６の数は、連続した、直線状の短絡回路領域１７に向かって対応するカソード領域７又は１２内で増加する。短絡回路領域１６と短絡回路領域１７は、カソード領域を覆っているが、明瞭にするために示されていないメタライゼーション層を有する第１と第２のカソード領域７，１２をそれぞれ介して第１と第２のｐ型ベース６、１１を短絡する。絶縁領域に向かう短絡回路領域１６、そしてまた、特に、連続した、直線状の短絡回路の高い密度は、ターンオフの間、電荷キャリアが非常速く減少され、破壊に導く制御されないトリガが避けられることを確実にする。結果的に、全ての電荷キャリアはカソード領域をとおらずに、短絡回路をとおって流れる。結果として、それらはいかなる制御されないトリガも生じない。
【０００９】
更に、ｐ型ベース６と１１は、より多くドープされたアノードエミッタ領域４、９が拡散される連続層として作られる。両側に絶縁層１４がｐ型ベースの部分を表面化することによって形成される。
図１と図２は、更に中央ゲート領域８、１３を囲む絶縁領域１４の馬蹄形領域１９を示している。馬蹄形の開口は、第１と第２のカソード領域に面している。領域１９は、２つのサイリスタ構造間の絶縁効果を増強し、ゲート−カソード回路へ注入される電荷キャリアがゲートコンタクトと同じ主面の他のサイリスタ構造のアノード領域間の寄生電流路をたどることができないようにする。高インピーダンスは存在するドーピングのプロフィールをエッチングすることによって、或いは領域１９の領域における適切なドーパントの選択的なマスクされた注入によって達成され得る。
【００１０】
中央のゲート領域８と１３の形状はカソード領域７と１２に長く伸ばされ、広げられている。それぞれのカソード領域の最も近くに置かれた中央のゲート領域８と１３の終端は、同じサイリスタ構造のアノード領域４と９上に正確に配列される。この正確な配列は、同様に２つのサイリスタ構造の改善された減結合に寄与し、特に再生可能な要素特性を保証する。
図４は、図１のＢ−Ｂ線に沿った断面を示す。ｐ型ベースが中央のゲート領域１３、８および隣接するアノード領域４、９間に面しており、馬蹄形の絶縁領域１９を形成する仕方が明らかに示されている。この絶縁領域は、それがこの領域においてｐ型のベース６と１１の導電率を実質的に決定し、さもなければ全体面積（図３を参照されたい）上に形成される追加のドーピング２２を省略することによって、特に高インピーダンスを有するように設計される。これは、存在するドーピングプロフィールをエッチングすることによって、或いは所望の領域にｐドープされた層２２の選択性のマスクされた注入によって行われることができる。ｎドープされた補助カソード２０とｐ＋ドープされたコンタクト領域２１が絶縁領域１９と反対側にある中央ゲート領域１３と１８のその端に設けられる。短絡回路領域１６を有するカソード領域１２はそれらの後に続く。
【００１１】
図４は、図１のＢ−Ｂ線に沿った断面を示す。ｐ型ベースが中央のゲート領域１３と８及び隣接するアノード領域４と９間に表面化し、馬蹄形の絶縁領域１４と１９を形成する方法が明らかにわかる。この絶縁領域は、それがこの領域においてｐ型ベース６と１１の導電率を実質的に決め、さもなければ、全体の領域上に形成される（図３参照）追加のドーピングを省略することによって特に高いインピーダンスを有するように設計される。これは、存在するドーピングプロフィールをエッチングすることによって、或いは所望の領域におけるｐドープされた層２２の選択性のマスクされた注入によって、行われることができる。ｎドープされた補助のカソード２０とｐ＋ドープされたコンタクト領域は、絶縁領域１９と向かい合った側にある中央のゲート領域１３と１８の端に設けられる。それらの後に短絡回路領域１６を有するカソード領域１２が続き、その密度は、上述のように、要素の中央に向かって増加する。
【００１２】
全体的に製造されるものは、２方向に導通するサイリスタであり、２つのサイリスタ構造間のその減結合が改善され、結果的にあらゆる動作状態において確実に動作される。
上述の教示により、本は発明のいろいろな変形や変更が明らかに可能である。従って、請求項の範囲内で、本発明はここに特に説明されたもの以外でも実施可能であることが理解されるべきである。
【図面の簡単な説明】
【図１】本発明による上面からのサイリスタを示す。
【図２】本発明による下面からのサイリスタを示す。
【図３】本発明による図１のＡ−Ａ線に沿った断面におけるサイリスタを示す。
【図４】本発明による図１のＢ−Ｂ線に沿った断面におけるサイリスタを示す。
【符号の説明】
１  サイリスタ
２  第１の主面
３  第２の主面
４  第１のアノード領域
５  第１のｎ型ベース
６  第１のｐ型ベース
７  第１のカソード領域
８  第１の中央ゲート領域
９  第２のアノード領域
10  第２のｎ型ベース
11  第２のｐ型ベース
12  第２のカソード領域
13  第２の中央ゲート領域
14  絶縁領域
15  ゲートフィンガー
16  短絡回路領域
17  短絡回路領域
18  端の終端
19  馬蹄形の領域
20  補助カソード
21  コンタクト領域
22  ｐ型領域
【図１】
0004585632.tif 000002
【図２】
0004585632.tif 000003
【図３】
0004585632.tif 000004
【図４】
0004585632.tif 000005