(57)【特許請求の範囲】
【請求項１】
基板と、
該基板の上に形成されたＧａＮからなるバッファ層であって、該バッファ層の表面がＧａ原子のｃ面である、バッファ層と、
該バッファ層の上に形成されたＧａＮまたはＩｎＧａＮからなるチャネル層であって、該チャネル層の表面がＧａまたはＩｎ原子のｃ面である、チャネル層と、
該チャネル層の上に形成されたＡｌＧａＮからなる電子供給層であって、該電子供給層の表面がＡｌまたはＧａ原子のｃ面である、電子供給層と、
該電子供給層の上に形成されたソース電極およびドレイン電極と、
該ソース電極と該ドレイン電極との間に形成されたＧａＮからなるキャップ層であって、該キャップ層の表面はＧａまたはＩｎ原子のｃ面であり、該キャップ層の少なくとも一部が該電子供給層に接する、キャップ層と、
少なくとも一部が該キャップ層に接するように形成されたゲート電極と、
を備えた半導体装置であって、
前記ゲート電極の少なくとも一部が前記電子供給層に接するように形成される半導体装置。
【請求項２】
前記ゲート電極が前記キャップ層の上に形成される、請求項１に記載の半導体装置。
【請求項３】
前記キャップ層の組成はｃ面内で前記バッファ層とほぼ格子定数の整合がとれ、かつ該キャップ層内に発生する分極の大きさの絶対値が前記電子供給層内に発生する分極の絶対値よりも小さくなるように該電子供給層は形成される、請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極が前記ドレイン電極よりも前記ソース電極の近くに位置する、請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極の表面積が前記キャップ層の表面積よりも大きい、請求項２に記載の半導体装置。
【請求項６】
基板と、
該基板の上に形成されたＧａＮからなるバッファ層であって、該バッファ層の表面がＧａ原子のｃ面である、バッファ層と、
該バッファ層の上に形成されたＧａＮまたはＩｎＧａＮからなるチャネル層であって、該チャネル層の表面がＧａまたはＩｎ原子のｃ面である、チャネル層と、
該チャネル層の上に形成されたＡｌＧａＮからなる電子供給層であって、該電子供給層の表面がＡｌまたはＧａ原子のｃ面である、電子供給層と、
該電子供給層の上に形成されたソース電極およびドレイン電極と、
該ソース電極と該ドレイン電極との間に形成されたＩｎＧａＡｌＮからなるキャップ層であって、該キャップ層の表面はＧａまたはＩｎ原子のｃ面であり、該キャップ層の少なくとも一部が該電子供給層に接する、キャップ層と、
少なくとも一部が該キャップ層に接するように形成されたゲート電極と、
を備えた半導体装置であって、
該キャップ層の組成はｃ面内で前記バッファ層とほぼ格子定数の整合がとれ、かつ該キャップ層内に発生する分極の大きさの絶対値が前記電子供給層内に発生する分極の絶対値よりも小さくなるように該電子供給層は形成される半導体装置。
【請求項７】
前記ゲート電極の少なくとも一部が前記電子供給層に接するように形成される、請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極が前記キャップ層の上に形成される、請求項６に記載の半導体装置。
【請求項９】
前記ゲート電極が前記ドレイン電極よりも前記ソース電極の近くに位置する、請求項６に記載の半導体装置。
【請求項１０】
前記ゲート電極の表面積が前記キャップ層の表面積よりも大きい、請求項８に記載の半導体装置。
【請求項１１】
基板と、
該基板の上に形成されたＧａＮからなるバッファ層であって、該バッファ層の表面がＧａ原子のｃ面である、バッファ層と、
該バッファ層の上に形成されたＧａＮまたはＩｎＧａＮからなるチャネル層であって、該チャネル層の表面がＧａまたはＩｎ原子のｃ面である、チャネル層と、
該チャネル層の上に形成されたＡｌＧａＮからなる電子供給層であって、該電子供給層の表面がＡｌまたはＧａ原子のｃ面である、電子供給層と、
該電子供給層の上に形成されたソース電極およびドレイン電極と、
該ソース電極と該ドレイン電極との間に形成されたＧａＮからなるキャップ層であって、該キャップ層の表面はＧａまたはＩｎ原子のｃ面であり、該キャップ層の少なくとも一部が該電子供給層に接する、キャップ層と、
少なくとも一部が該キャップ層に接するように形成されたゲート電極と、
を備えた半導体装置であって、
前記キャップ層にｎ型不純物が部分的あるいは全体に添加された半導体装置。
【請求項１２】
前記ゲート電極の少なくとも一部が前記電子供給層に接するように形成される、請求項１１に記載の半導体装置。
【請求項１３】
前記ゲート電極が前記キャップ層の上に形成される、請求項１１に記載の半導体装置。
【請求項１４】
前記ゲート電極が前記ドレイン電極よりも前記ソース電極の近くに位置する、請求項１に記載の半導体装置。
【請求項１５】
前記ゲート電極の表面積が前記キャップ層の表面積よりも大きい、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、詳細には、一般的にＩｎXＡｌYＧａ1-X-YＮ（０≦Ｘ≦１、０≦Ｙ≦１）で表される窒化ガリウム系半導体のヘテロ構造を用いた電界効果型トランジスタに関するものである。
【０００２】
【従来の技術】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等の窒化ガリウム系半導体は高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度を有しており高周波のパワーデバイス材料として有望である。特に、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置は、ＡｌＧａＮとＧａＮとのヘテロ接合界面付近に電子が高濃度で蓄積し、いわゆる二次元電子ガスが形成される。この二次元電子ガスはＡｌＧａＮに添加されるドナー不純物とは空間的に分離されて存在するため高い電子移動度を示し、このヘテロ構造を用いて電界効果型トランジスタを作製した場合、ソース抵抗成分を低減することができる。また、ゲート電極から二次元電子ガスまでの距離ｄは通常数十ｎｍと短いため、ゲート長Ｌｇが１００ｎｍ程度と短くても、ゲート長Ｌｇと距離ｄとの比（すなわち、アスペクト比）Ｌｇ／ｄは、５から１０程度に大きくできる。従って、ヘテロ構造を用いた半導体装置は、短チャネル効果が小さく、良好な飽和特性を有する電界効果型トランジスタを容易に作製することができるという優れた特徴を有する。さらにＡｌＧａＮ／ＧａＮ系へテロ構造における二次元電子は１×１０5Ｖ／ｃｍ程度の高電界領域で、現在高周波トランジスタとして普及しているＡｌＧａＡｓ／ＩｎＧａＡｓ系の場合に比べて２倍以上の電子速度を有し、高周波のパワーデバイスへの応用が期待されている。
【０００３】
図９に、従来の半導体装置９００を示す。半導体装置９００は、サファイア基板またはＳｉＣ基板９０１上に、ＧａＮを含むバッファ層９０２と、ＧａＮまたはＩｎＧａＮから形成されるチャネル層９０３と、ＡｌＧａＮを含む電子供給層９０４とが順次積層された構造である。電子供給層９０４上にソース電極９０６と、ゲート電極９０７と、ドレイン電極９０８とが設けられる。
【０００４】
このＡｌＧａＮ／ＧａＮ系へテロ構造は、通常［０００１］面（ｃ面）のサファイア基板またはＳｉＣ基板９０１上に有機金属気相成長法や分子線エピタキシー法を用いて結晶成長させることで形成される。サファイア基板またはＳｉＣ基板９０１上にＧａＮを含むバッファ層９０２を形成する場合、基板９０１とバッファ層９０２との格子定数は大きく異なるので、バッファ層９０２を厚く形成することが必要である。なぜなら、バッファ層９０２を厚く形成することで、バッファ層９０２と基板９０１との格子不整合に基づく歪が十分緩和されるからである。この厚いバッファ層９０２上に、Ｓｉなどのｎ型不純物を添加したＡｌＧａＮを含む電子供給層９０４を数十ｎｍの厚さで形成すると、選択ドーピングの効果により、ＡｌＧａＮとＧａＮとのヘテロ界面において電子親和力の大きいバッファ層９０２の方に二次元電子ガス（すなわち、チャネル層９０３）が形成される。ＭＯＣＶＤ（有機金属気相成長）法で形成されたヘテロ構造においては、結晶表面は通常、ＩＩＩ族原子Ｇａの面であり、この二次元電子ガスの濃度は、（電子供給層９０４に含まれる）ＡｌＧａＮと（バッファ層９０２に含まれる）ＧａＮとの自発分極の差に、ＡｌＧａＮが受ける引っ張り応力によるｃ軸方向のピエゾ分極の効果が加わり、電子供給層９０４に添加したｎ型不純物の濃度から予測される値よりも高濃度の電子が蓄積する。電子供給層９０４のＡｌＧａＮのＡｌ組成が０．２から０．３の場合に、チャネル層９０３の電子濃度は１×１０13／ｃｍ2程度であり、これはＧａＡｓ系デバイスの約３倍になる。このような高濃度の二次元電子ガスが蓄積されることから、ＧａＮ系へテロ構造電界効果型トランジスタ（ＦＥＴ）として使用される半導体装置９００は、パワーデバイスとして非常に有望視されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置９００はいくつかの問題点を有する。この問題点として、（１）結晶成長技術、および、結晶成長技術に関連するプロセスが完全ではないため良質の結晶が得られていないこと、（２）エッチングプロセスの工程を経た場合にそのエッチングプロセスにより導入された損傷によりデバイス特性が劣化し、予測されるパワー特性が十分に実現されていないことが挙げられる。
【０００６】
結晶成長に関する問題のひとつは、バッファ層９０２に含まれるノンドープのＧａＮが通常ｎ型を示し、キャリア濃度も１０16／ｃｍ3程度あるいはそれ以上と高いことに起因する。これは、結晶成長時に構成元素である窒素（Ｎ）が抜け、窒素の空孔ができやすいからと考えられる。このような残留のキャリアがあると装置のＧａＮバッファ層９０２を介する漏れ電流成分が大きくなり、特に高温で動作させた場合にピンチオフ特性が悪くなるなど、素子特性の劣化につながる。また、複数のＧａＮ系へテロ構造ＦＥＴを同一の基板に形成した場合にＦＥＴ同士が互いに干渉し合い、正常な動作が妨げられるという素子分離に関する問題も生じる。さらにゲート電極９０７がこのＧａＮバッファ層９０２上方に設けられた場合には、ゲートリーク電流の増大や素子耐圧の低下などの問題が発生する。
【０００７】
エッチングプロセス技術上の問題点として、（バッファ層９０２に含まれる）ＧａＮ、または、（電子供給層９０４に含まれる））ＡｌＧａＮの表面に損傷が形成されることが挙げられる。ＧａＮまたはＡｌＧａＮはウェットエッチングを用いて除去あるいは削ることが困難であるため、通常ドライエッチングを用いてエッチング加工が行われるが、ドライエッチング時に形成される表面の損傷などによってバッファ層９０２または電子供給層９０４の表面にリーク電流が流れやすくなる。特に表面の窒素が欠乏することで、エッチングにより露出したバッファ層９０２表面の導電性が高まりリーク電流が増大すると考えられている。
【０００８】
本発明は以上述べたＧａＮ系へテロ構造ＦＥＴの問題点に鑑みなされたものであり、その第一の目的はＧａＮ層中やＧａＮ層表面に意図せず導入される欠陥や傷に伴う残留キャリアによる表面リーク電流を著しく低減した半導体装置（ＧａＮ系へテロ構造ＦＥＴ）を提供するものである。本発明の第二の目的は、表面リーク電流を低減しつつ、素子の耐電圧（耐圧）を向上することのできる半導体装置（ＧａＮ系へテロ構造ＦＥＴ）を提供するものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、基板と、該基板の上に形成されたＧａＮからなるバッファ層であって、該バッファ層の表面がＧａ原子のｃ面である、バッファ層と、該バッファ層の上に形成されたＧａＮまたはＩｎＧａＮからなるチャネル層であって、該チャネル層の表面がＧａまたはＩｎ原子のｃ面である、チャネル層と、該チャネル層の上に形成されたＡｌＧａＮからなる電子供給層であって、該電子供給層の表面がＡｌまたはＧａ原子のｃ面である、電子供給層と、該電子供給層の上に形成されたソース電極およびドレイン電極と、該ソース電極と該ドレイン電極との間に形成されたＧａＮからなるキャップ層であって、該キャップ層の表面はＧａまたはＩｎ原子のｃ面であり、該キャップ層の少なくとも一部が該電子供給層に接する、キャップ層と、少なくとも一部が該キャップ層に接するように形成されたゲート電極と、を備えた半導体装置であって、前記ゲート電極の少なくとも一部が前記電子供給層に接するように形成されている。
前記ゲート電極が前記キャップ層の上に形成されていてもよい。
前記キャップ層の組成はｃ面内で前記バッファ層とほぼ格子定数の整合がとれ、かつ該キャップ層内に発生する分極の大きさの絶対値が前記電子供給層内に発生する分極の絶対値よりも小さくなるように該電子供給層は形成されていてもよい。
前記ゲート電極が前記ドレイン電極よりも前記ソース電極の近くに位置していてもよい。
前記ゲート電極の表面積が前記キャップ層の表面積よりも大きくてもよい。
【００１０】
本発明の半導体装置は、基板と、該基板の上に形成されたＧａＮからなるバッファ層であって、該バッファ層の表面がＧａ原子のｃ面である、バッファ層と、該バッファ層の上に形成されたＧａＮまたはＩｎＧａＮからなるチャネル層であって、該チャネル層の表面がＧａまたはＩｎ原子のｃ面である、チャネル層と、該チャネル層の上に形成されたＡｌＧａＮからなる電子供給層であって、該電子供給層の表面がＡｌまたはＧａ原子のｃ面である、電子供給層と、該電子供給層の上に形成されたソース電極およびドレイン電極と、該ソース電極と該ドレイン電極との間に形成されたＩｎＧａＡｌＮからなるキャップ層であって、該キャップ層の表面はＧａまたはＩｎ原子のｃ面であり、該キャップ層の少なくとも一部が該電子供給層に接する、キャップ層と、少なくとも一部が該キャップ層に接するように形成されたゲート電極と、を備えた半導体装置であって、該キャップ層の組成はｃ面内で前記バッファ層とほぼ格子定数の整合がとれ、かつ該キャップ層内に発生する分極の大きさの絶対値が前記電子供給層内に発生する分極の絶対値よりも小さくなるように該電子供給層は形成されている。
前記ゲート電極の少なくとも一部が前記電子供給層に接するように形成されていてもよい。
前記ゲート電極が前記キャップ層の上に形成されていてもよい。
前記ゲート電極が前記ドレイン電極よりも前記ソース電極の近くに位置していてもよい。
前記ゲート電極の表面積が前記キャップ層の表面積よりも大きくてもよい。
【００１１】
本発明の半導体装置は、基板と、該基板の上に形成されたＧａＮからなるバッファ層であって、該バッファ層の表面がＧａ原子のｃ面である、バッファ層と、該バッファ層の上に形成されたＧａＮまたはＩｎＧａＮからなるチャネル層であって、該チャネル層の表面がＧａまたはＩｎ原子のｃ面である、チャネル層と、該チャネル層の上に形成されたＡｌＧａＮからなる電子供給層であって、該電子供給層の表面がＡｌまたはＧａ原子のｃ面である、電子供給層と、該電子供給層の上に形成されたソース電極およびドレイン電極と、該ソース電極と該ドレイン電極との間に形成されたＧａＮからなるキャップ層であって、該キャップ層の表面はＧａまたはＩｎ原子のｃ面であり、該キャップ層の少なくとも一部が該電子供給層に接する、キャップ層と、少なくとも一部が該キャップ層に接するように形成されたゲート電極と、を備えた半導体装置であって、前記キャップ層にｎ型不純物が部分的あるいは全体に添加されている。
前記ゲート電極の少なくとも一部が前記電子供給層に接するように形成されていてもよい。
前記ゲート電極が前記キャップ層の上に形成されていてもよい。
前記ゲート電極が前記ドレイン電極よりも前記ソース電極の近くに位置していてもよい。
前記ゲート電極の表面積が前記キャップ層の表面積よりも大きくてもよい。
【００２８】
上記の構成とすることで、ショットキー接合の障壁高さを高めることにより、ソース抵抗の増大を防止しつつリーク電流を低減すること、あるいはソース抵抗の増大を防止しつつ耐圧の向上を図ることができる半導体装置を提供することができる。さらに、キャップ層をゲート・ドレイン間のより広い範囲に残した構造とすることで、さらに半導体装置の耐圧を向上させることができる。
【００２９】
【発明の実施の形態】
（実施の形態１）
本発明の第１の実施形態に係る半導体装置を図面に基づいて説明する。図１Ａは本発明の第１の実施形態に係る電界効果型トランジスタ（ＦＥＴ）１００の断面図であり、図１Ｂはその上面図である。電界効果型トランジスタ１００は、サファイアまたはＳｉＣから形成される基板１０１の上に、膜厚が約２〜３μｍのＧａＮバッファ層１０２、ＧａＮまたはＩｎＧａＮから形成されるチャネル層１０３、ＡｌＮの組成比が約０．１５から０．５であり、Ｓｉなどのｎ型不純物を約２×１０18ｃｍ-3の濃度で添加したｎ型ＡｌＧａＮ電子供給層１０４および膜厚が約１０〜２０ｎｍのＧａＮキャップ層１０５が順次積層された構造である。ＧａＮキャップ層１０５は中央部のみ残して選択的にエッチング除去され、ゲート電極１０７がＧａＮキャップ層１０５上に形成される。ソース電極１０６およびドレイン電極１０８は、ゲート電極１０７に隣接して、ＧａＮキャップ層１０５が除去されて露出した後のＡｌＧａＮ電子供給層１０４表面上に形成される。ここで、各窒化物層の表面はＩＩＩ族原子のｃ面で形成されている。
【００３０】
図１Ｂに示すように、素子形成領域１０９の周囲には、素子形成領域１０９を取り囲む分離領域１１０がイオン注入などのエッチングを伴わない方法によって形成されている。ＧａＮキャップ層１０５はゲート電極１０７よりも広い範囲に形成される。また、ＧａＮキャップ層１０５はソース電極１０６およびドレイン電極１０８と接触しないように形成される。ＧａＮキャップ層１０５は実効的なショットキー電極の障壁高さ（ピークポテンシャル）を高めるように作用し、これはＧａＮキャップ層１０５とＡｌＧａＮ電子供給層１０４に発生する分極の大きさの差によって説明される。
【００３１】
次に、このような構成の電界効果型トランジスタ１００に応力が加わった場合に発生する分極の影響について説明する。
【００３２】
ＧａＮバッファ層１０２は格子不整合に伴う圧縮歪を緩和するのに十分に厚いため、歪の影響によるピエゾ分極は発生せず、自発分極のみが発生する。これに対して、ＡｌＧａＮ電子供給層１０４は引っ張り歪を受け、自発分極に加えて内部に大きなピエゾ分極が発生する。この分極の方向は、基板１０１のｃ軸方向すなわち基板１０１の表面に垂直な方向である。このような分極の効果を考慮して、図１Ａに示した半導体装置１００についてＧａＮキャップ層１０５とゲート電極１０７との界面を基準（距離０）とした深さ方向のポテンシャルを理論的に計算した結果を図２に示す。
【００３３】
図２では、ＧａＮキャップ層１０５の厚さが１０ｎｍ、ゲート電圧が０Ｖに設定している。分極の影響によってＧａＮキャップ層１０５に電位差が生じ、それによりＡｌＧａＮ電子供給層１０４とのヘテロ界面におけるポテンシャル（図２に示したピークポテンシャル）が引き上げられる。このため実効的なショットキー障壁が高くなる。
【００３４】
図３には、ＧａＮキャップ層１０５の厚さを０〜２０ｎｍまで変化させた場合の実効的な障壁高さ（ピークポテンシャル）の変化（図３において×で示す）と、ＧａＮキャップ層１０５とＡｌＧａＮ電子供給層１０４とのヘテロ界面に溜まる電子の濃度変化（図３において○で示す）を理論的に計算した結果を示す。
【００３５】
図３に示すように、ＧａＮキャップ層１０５の厚さが増すとともに、実効的なショットキー電極の障壁高さ（ピークポテンシャル）は徐々に高くなる一方、ＧａＮキャップ層１０５とＡｌＧａＮ電子供給層１０４とのヘテロ界面に溜まる電子の濃度は低下することがわかる。ピークポテンシャルが増加する理由は、ＧａＮキャップ層１０５に対するショットキー電極の障壁高さが一定であるのに対して、ＧａＮキャップ層１０５で発生する電位差がＧａＮキャップ層１０５の膜厚の増加と共に大きくなるからである。従って、ＧａＮキャップ層１０５を挿入することはピークポテンシャルを効果的に増大させる。また、ＧａＮキャップ層１０５の厚さが増すとともに電子濃度は低下する。これはＧａＮキャップ層１０５に発生する電位差分だけゲート電極に逆バイアスが印加されたことに起因する。
【００３６】
以上のように、ＧａＮキャップ層１０５を設けることでピークポテンシャルが増し、ヘテロ界面に溜まる電子の濃度が低下する。これらはすべて電界効果型トランジスタの高耐圧化に寄与する。しかしながら、リーク電流にはバッファ層１０２の表面を伝わって流れる成分があり、特にバッファ層１０２に含まれるＧａＮのように表面の窒素原子が欠乏することによってドナーを生成するような材料では、このリーク電流成分を低減することが重要となる。またヘテロ界面に溜まる電子の濃度が低下することは、ＧａＮキャップ層１０５がある領域の抵抗が増加することにつながり、電界効果型トランジスタのソース抵抗を増大させ、トランジスタの性能低下につながる。
【００３７】
本発明の電界効果型トランジスタ１００では、ゲート・ソース間の領域のＧａＮキャップ層１０５が除去されている（すなわち、ソース電極１０６とキャップ層１０５が直接接触していない）ために、ソース抵抗がさらに低減される。さらに、ソース・ゲート間およびゲート・ドレイン間のリーク電流もＧａＮキャップ層１０５が除去されている（すなわち、ソース電極１０６とキャップ層１０５が直接接触せず、さらにドレイン電極１０８とキャップ層１０５が直接接触していない）ことにより低減できる。すでに述べたようにＧａＮキャップ層１０５に発生する電位差によって図１Ｂの矢印ａで示す面内方向においてポテンシャルが不連続となり、リーク電流に寄与する電子はこの不連続値を越えるエネルギーを獲得しなければならないからである。室温のエネルギーは２６ｍｅＶ程度であるので、ポテンシャルの不連続値が２６０ｍｅＶあればリーク電流は４桁程度低下することとなり、極めて大きな効果となる。実際に図３のピークポテンシャルの変化を見ると１０ｎｍの厚さのＧａＮキャップ層１０５を挿入することで、ＧａＮキャップ層１０５を挿入しない場合と比較して１ｅＶ程度のポテンシャル不連続値が得られるので、さらにリーク電流値を低減できることが期待される。
【００３８】
図４は本発明の実施の形態１の第１の変形例である電界効果型トランジスタ（ＦＥＴ）４００を示す。電界効果型トランジスタ４００は、図１Ａを参照して説明した電界効果型トランジスタ１００とは、ゲート電極４０７が積層されるＧａＮキャップ層４０５の部分がエッチングによって薄層化あるいは除去された構成とした点で異なる。図４では、ゲート電極４０７が、電流供給層４０４に接する例が示されている。このようにＧａＮキャップ層４０５が薄層化または除去され、その領域にゲート電極４０７が積層されることで、ＧａＮキャップ層４０５による相互コンダクタンスの劣化が防止される。この場合、ショットキー障壁高さの改善はされないものの、ＧａＮキャップ層とＡｌＧａＮ電子供給層の表面に水平な方向でのポテンシャルの不連続を利用することによりリーク電流の低減に寄与する。
【００３９】
なお、図１Ａに示される半導体装置１００では、キャップ層１０５の表面積がゲート電極１０７の表面積より大きい例を示したが、本発明はこれに限定されない。図５に本発明の実施の形態１の第２の変形例である電界効果型トランジスタ（ＦＥＴ）５００を示す。電界効果型トランジスタ５００は、図１Ａを参照して説明した電界効果型トランジスタ１００とは、ＧａＮキャップ層５０５の幅はゲート電極５０７の幅よりも小さい点で異なる。従って、電界効果型トランジスタ５００において、ゲート電極５０７はＧａＮキャップ層５０５の両側に広がった状態で積層されている。この構成としても、リーク電流の低減と耐圧の向上という効果を得ることができる。
（実施の形態２）
図６Ａ〜図６Ｅに、本発明の第２の実施形態に係る電界効果型トランジスタ（ＦＥＴ）の断面図を示す。図６Ａ〜図６Ｅに示す電界効果型トランジスタは、耐圧の向上を目的にＧａＮキャップ層６０５を設けている。
【００４０】
図６Ａに示される電界効果型トランジスタ（ＦＥＴ）６００は、図１に示した電界効果型トランジスタ（ＦＥＴ）１００とは、ＧａＮキャップ層６０５上に設けられるゲート電極６０７が、ソース電極６０６寄りに配置されている点で異なる。これにより、ゲート電極６０７直下のチャネル層６０３に広がる空乏層をよりドレイン電極６０８側に広げることができ、電界効果型トランジスタ６００の耐圧を向上させることができる。
【００４１】
図６Ｂに示される電界効果型トランジスタ６１０は、図６Ａに示した電界効果型トランジスタ６００とは、ゲート電極６０７が形成されるＧａＮキャップ層６０５の部分がエッチングによって薄層化あるいは除去された構成とした点で異なる。図６Ｂの電界効果型トランジスタ６１０では、ゲート電極６０７が電流供給層６０４に接するように、ＧａＮキャップ層はエッチングされている。図６Ｂに示す電界効果型トランジスタ６１０では、ＧａＮキャップ層６０５を導入することにより劣化する相互コンダクタンスを改善することができる。
【００４２】
図６Ｃに示される電界効果型トランジスタ６２０では、ゲート電極６０７はＧａＮキャップ層６０５上のソース電極６０６側の側縁部およびその側縁部に沿った電子供給層６０４上に設けられている。従って、ＧａＮキャップ層６０５は、ゲート電極６０７とドレイン電極６０８との間に位置する。図６Ｃに示す電界効果型トランジスタ６２０の構成では、ゲート・ソース間のリーク電流は改善されないが、ゲート・ドレイン間の耐圧は改善される。特にゲート電極６０７がソース電極６０６側のキャップ層６０５の側縁部上にまたがって形成されているので、ゲート電極６０７が電子供給層６０４に接する部分のドレイン電極側の領域における電界集中を緩和でき、したがって、ゲート・ドレイン間の耐圧がより改善される。また図６Ｂに示される電界効果型トランジスタ６１０と同様に、ソース抵抗の増大が防止できＦＥＴの相互コンダクタンスが改善できる。
【００４３】
以上の実施の形態では、キャップ層６０５としてＧａＮを用いた例を説明した。しかしながら、キャップ層６０５としてＧａＮを用いた場合、その厚さをあまり厚くできない。なぜなら、図３に示すようにＧａＮの厚さを増加することによってシート電子濃度が低くなりすぎること、および／または、ピークポテンシャルが高くなりすぎてキャップ層６０５と電子供給層６０４の間に正孔が蓄積するようになるという事態が生じるからである。キャップ層６０５をシート電子濃度に大きな影響を与えずに厚くしたいという要求は、図６Ｃに示した電界効果型トランジスタ６２０で特に生じる。電界効果型トランジスタ６２０でキャップ層６０５を厚くすれば、ゲート電極６０７のドレイン側近傍の電界集中が緩和され、電界効果型トランジスタ６２０の耐圧が向上するからである。さらに、電界効果型トランジスタ６２０でキャップ層６０５を厚くすると、ゲート電極６０７がキャップ層６０５に重なっている部分の寄生ゲート容量を低減でき、電界効果型トランジスタ６２０の高周波特性を改善することにつながる。
【００４４】
適度に低下させたシート電子濃度を保ちつつ、キャップ層６０５の厚さを厚くする方法として次の二つが挙げられる。第一は、ＧａＮキャップ層６０５の代わりにＩｎＧａＡｌＮキャップ層を用いることである。第二は、キャップ層にｎ型不純物を添加し、キャップ層で生じる電位差を少なくするものである。
【００４５】
第一の方法において、ＩｎＧａＡｌＮの組成に要求される要件の１つは、膜厚を厚くためにｃ面の格子定数をＧａＮバッファ層の格子定数とほぼ整合させることである。このためにはＩｎ0.18Ａｌ0.72ＮとＧａＮで格子整合がとれるので、Ｉｎ0.18Ａｌ0.72ＮとＧａＮの混晶とすればよい。すなわち（Ｉｎ0.18Ａｌ0.72）xＧａ1-xＮという組成にすればよい。実際には多少の組成のずれは許容される。別の要件は、ＩｎＧａＡｌＮキャップ層内部の分極の大きさをＡｌＧａＮ電子供給層６０４に生じる分極の大きさよりも小さく保つことである。このことは（Ｉｎ0.18Ａｌ0.72）xＧａ1-xＮのｘの値に制限を与えるが、これによるｘの値の上限はＡｌＧａＮ電子供給層６０４におけるＡｌＮの組成に依存する。しばしば用いられるＡｌＧａＮ電子供給層６０４のＡｌＮ組成についてｘの上限を計算によって求めると、ＡｌＧａＮ電子供給層６０４のＡｌＮ組成が１０％の時、ｘの上限は約０．１６、ＡｌＧａＮ電子供給層６０４のＡｌＮ組成が３０％の時、ｘの上限は約０．４７となる。ｘの上限は、ＡｌＧａＮ電子供給層６０４のＡｌＮ組成比の約１．５倍と考えればよい。
【００４６】
第二の方法では、添加する不純物の濃度によって適切なキャップ層６０５の厚さが決定される。キャップ層の材料はＧａＮであってもＩｎＧａＡｌＮであってもよいが、ＧａＮを用いるものと仮定する。図２と同様なポテンシャルをＡｌＧａＮ電子供給層１０４以下の領域（すなわち、図２の距離１０ｎｍ以上の領域）で維持しつつキャップ層の厚さを厚くすることを考えると次のようになる。
【００４７】
図２においてキャップ層１０５の表面電位はショットキー障壁の高さ０．７６Ｖで固定されている。このところで電界が０となり、かつキャップ層１０５とＡｌＧａＮ電子供給層１０４の境界における電位（約１．６Ｖ）と電界を等しくするようにドーピングをおこなえばキャップ層の上にいくらでも厚くアンドープのＧａＮ層を形成できることになる。このような条件を見積もると、キャップ層の厚さとして１６．７ｎｍ、ｎ型不純物のドーピング濃度として３×１０18／ｃｍ3が得られる。このｎ型ＧａＮキャップ層の上に所望の厚さのアンドープＧａＮキャップ層を形成すればよい。
【００４８】
上記のキャップ層の構成は、実施形態の実現性を示すための一例であって、実際には様々な濃度と厚さを組み合わせたキャップ層を設計することができる。また図６Ｂおよび図６Ｃに示す電界効果型トランジスタ６１０、６２０のようにゲート電極による電荷制御がゲート電極６０７と電界供給層６０４との接する部分で主になされる場合には、図６Ｄおよび図６Ｅに示す電界効果型トランジスタ６３０，６４０のようにキャップ層６０５は、ｎ型ＧａＮ層などの半導体層６０５ｂとその上に形成した絶縁膜６０５ａの組み合わせでもかまわない。絶縁膜としてはＳｉＯ2膜や窒化シリコン膜が用いることができるが、界面準位密度が低いといわれている窒化シリコン膜を用いるほうが望ましい。なお、図６Ｄに示される電界効果型トランジスタ６３０は、図６Ｂに示される電界効果型トランジスタ６１０のキャップ層６０５の代わりに、半導体層６０５ｂとその上に絶縁膜６０５ａを設けたもの、図６Ｅに示される電界効果型トランジスタ６４０は、図６Ｃに示される電界効果型トランジスタ６２０のキャップ層６０５の代わりに、半導体層６０５ｂとその上に絶縁膜６０５ａとを設けたものである。電界効果型トランジスタ６３０においてゲート電極６０７はＡｌＧａＮ電子供給層６０４だけでなくキャップ層６０５上面にも接するように形成されているが、電界効果型トランジスタ６１０においてもゲート電極６０７がＡｌＧａＮ電子供給層６０４だけでなくキャップ層６０５上面にも接するように形成しても何ら差し支えないことはいうまでもない。特に、前述したようにゲート電極６０７をキャップ層６０５上にドレイン側へ伸ばすことによって耐圧が向上することが期待される。
（実施の形態３）
実施の形態１および２において説明した電界効果型トランジスタ（ＦＥＴ）の構成は、ヘテロ構造の表面がＩＩＩ族原子の場合であったが、Ｖ族原子の窒素が表面を形成する場合は別の構成にする必要がある。ヘテロ構造の表面をＶ族原子の窒素とした場合の例を以下に説明する。
【００４９】
図７に上記の具体例として電界効果型トランジスタ７００を示す。電界効果型トランジスタ７００は、サファイアまたはＳｉＣから形成される基板７０１の上に、膜厚が約２〜３μｍでＡｌＮの組成比が約０．１５から０．５のＡｌＧａＮバッファ層７０２、Ｓｉなどのｎ型不純物を約２×１０18ｃｍ-3の濃度で添加したｎ型ＡｌＧａＮ電子供給層７０３、膜厚が約１５〜２０ｎｍのＧａＮあるいはＩｎＧａＮよりなるチャネル層７０４、膜厚が約１０ｎｍのＡｌＧａＮキャップ層７０５が順次積層された構造である。この電界効果型トランジスタ７００において各ＡｌＧａＮ層におけるＡｌＮ組成比は同じでよいが、表面のＡｌＧａＮキャップ層７０５のＡｌＮ組成は分極の効果を考慮するとＡｌＧａＮバッファ層７０２のＡｌＮ組成よりも大きくすることができる。図１Ａに示される電界効果型トランジスタ１００と同様に、ＡｌＧａＮキャップ層７０５は中央部のみを残して選択的に除去され、ゲート電極７０７がＡｌＧａＮキャップ層７０５の上に形成される。ソース電極７０６およびドレイン電極７０８は、ゲート電極７０７に隣接して、ＡｌＧａＮキャップ層７０５が除去された後のチャネル層７０４の上に形成される。上記のように、各窒化物層の表面はＶ族原子（窒素）のｃ面で形成されている。
【００５０】
ＧａＮを主体とするへテロ構造電界効果型トランジスタ７００において、表面がＶ族原子となるような分子線エピタキシー法における成長条件はすでに報告されている。表面がＶ族原子となるように成膜を行った場合、各層に発生する分極の方向は表面がＩＩＩ族原子の場合とは逆となるため、図１Ａに示した電界効果型トランジスタ１００のバッファ層１０２を形成する材料としてＧａＮの代わりに、バッファ層７０２としてＡｌＧａＮが用いられている。その上にＳｉなどのｎ型不純物を添加したＡｌＧａＮを含む電子供給層７０３、チャネル層７０４が順次形成されている。チャネル層７０４への電子供給はチャネル層７０４の下にあるＡｌＧａＮ電子供給層７０３からとチャネル層７０４と電子供給層７０３間の分極の差により誘起されるプラスの電荷とによりなされる。従って、通常このチャネル層７０４にゲート電極が直接形成されることになる。ここでＡｌＧａＮバッファ層７０２は格子歪が緩和するように十分厚く形成され、ＧａＮまたはＩｎＧａＮを含むチャネル層７０４は圧縮歪を受けるので数１０ｎｍと比較的薄く形成される。キャップ層７０５としては、ＧａＮの代わりにＡｌＧａＮを用いる。
【００５１】
このような構成とすることで、ソース抵抗の増大の防止、リーク電流の低減が図られることは実施形態１のところで説明したことと同様の理由による。
【００５２】
さらに、本実施形態において多数の変形例が考えられ、図８Ａ〜図８Ｅに電界効果型トランジスタ（ＦＥＴ）としてそれらの変形例を示す。ただし、図８Ａ〜図８Ｅに示される電界効果型トランジスタにおいて、各窒化物層の表面はＶ族原子（窒素）のｃ面で形成されている。
【００５３】
図８Ａに示される電界効果型トランジスタ８００は、図４に示される電界効果型トランジスタ４００と同様にゲート電極８０７を形成するＡｌＧａＮキャップ層８０５の部分がエッチングによって薄層化または除去された構成としたものである。このような構成とすることで、ＡｌＧａＮキャップ層８０５を導入することにより劣化する相互コンダクタンスを改善することができる。
【００５４】
図８Ｂに示される電界効果型トランジスタ８１０は、図５に示される電界効果型トランジスタ５００に対応する。電界効果型トランジスタ（ＦＥＴ）８１０において、ゲート電極８０７はＡｌＧａＮキャップ層８０５の上に形成されるが、ＡｌＧａＮキャップ層８０５の表面積はゲート電極８０７の表面積よりも小さい。従って、ＡｌＧａＮキャップ層８０５はゲート電極８０７の底面よりも内側に形成された構成となる。電界効果型トランジスタ８１０の構成とすることで、リーク電流の低減と耐圧の向上を図ることができる。
【００５５】
図８Ｃに示される電界効果型トランジスタ８２０は、図６Ａに示される電界効果型トランジスタ６００に対応する。電界効果型トランジスタ８２０は、図８Ａに示した電界効果型トランジスタ（ＦＥＴ）８００とはＡｌＧａＮキャップ層８０５上に設けられるゲート電極８０７の位置が異なる。ゲート電極８０７をソース電極８０６側に配置することによって、ゲート・ドレイン間におけるＡｌＧａＮキャップ層８０５の占める領域がより広くなる。このような構成にすることによってゲート電極８０７直下のチャネル層８０４に広がる空乏層をよりドレイン電極８０８側に広げることができ、電界効果型トランジスタ８２０の耐圧を向上させることができる。
【００５６】
図８Ｄに示される電界効果型トランジスタ８３０は、図６Ｂに示される電界効果型トランジスタ６１０と対応する。電界効果型トランジスタ８３０は、図８Ｃに示した電界効果型トランジスタ８２０と、ゲート電極８０７が形成されるＡｌＧａＮキャップ層８０５の部分がエッチングによって薄層化あるいは除去される点で異なる。電界効果型トランジスタ８３０の構造のように、ＡｌＧａＮキャップ層８０５を導入することで、劣化する相互コンダクタンスを改善することができる。
【００５７】
図８Ｅに示される電界効果型トランジスタ８４０は、図６Ｃに示される電界効果型トランジスタ６２０と対応する。電界効果型トランジスタ８４０は、ゲート電極８０７とドレイン電極８０８との間にＡｌＧａＮキャップ層８０５を設ける構造である。電界効果型トランジスタ８４０の構造にすることで、ゲート・ソース間のリーク電流は改善されないが、ゲート・ドレイン間の耐圧は改善される。
【００５８】
キャップ層８０５の厚さを厚くすることは、電界効果型トランジスタ８４０の構造でＦＥＴのゲート−ドレイン間の耐圧を向上する場合に有効となる。しかしながら、表面がＶ族原子である場合、ＡｌＧａＮ以外の材料を用いてキャップ層８０５の厚さを厚くすることは簡単ではない。これはヘテロ構造の表面がＩＩＩ族の場合と異なって、チャネル層８０４を構成するＧａＮが面内で圧縮応力を受けるため自発分極の方向とピエゾ効果による分極の方向が互いに逆向きになり、全体としてＧａＮのチャネル層８０４内部に発生する分極の絶対値はかなり小さくなるからである。ＡｌＧａＮバッファ層８０２と格子整合する材料ではＡｌＧａＮよりも分極の値を小さくできる材料は見つからない。従って、実施の形態２で述べたようなキャップ層８０５へのドーピングの方がＡｌＧａＮ以外の材料を用いてキャップ層を厚くするよりもより簡単で有効となる。
【００５９】
また実施の形態２で述べたようにキャップ層８０５としてＡｌＧａＮ層とその上に形成した絶縁膜の組み合わせを用いることも、電界効果型トランジスタ８３０、８４０の場合に有効である。絶縁膜としてはＳｉＯ2膜や窒化シリコン膜が用いることができるが、界面準位密度が低いといわれている窒化シリコン膜を用いるほうが望ましい。
【００６０】
なお本発明で示したＧａＮバッファ層１０２、４０２、５０２、６０２、やＡｌＧａＮバッファ層７０２、８０２はそれぞれ基板１０１、４０１、５０１、６０１および７０１、８０１上に層厚が１００ｎｍ程度の比較的薄いＡｌＮ層を介して形成される場合が従来より報告されているが、本発明はそのような場合にも本質的に何ら変わることなく適用できることは言うまでも無い。
【００６１】
【発明の効果】
本発明の半導体装置は、窒化ガリウム系ヘテロ構造のソース抵抗の増大を防止しつつリーク電流を低減すること、あるいはソース抵抗の増大を防止しつつ耐圧の向上が図ることができる半導体装置（電界効果型トランジスタ）を提供する。
その結果、窒化ガリウム系ヘテロ構造の半導体装置のパワー特性向上が可能となる。
【図面の簡単な説明】
【図１Ａ】本発明の第１の実施の形態による電界効果型トランジスタを説明する断面図である。
【図１Ｂ】本発明の第１の実施の形態による電界効果型トランジスタを説明する上面図である。
【図２】本発明の第１の実施形態に関わるポテンシャル図である。
【図３】本発明の第１の実施形態に関わるシート電子濃度およびピークポテンシャルのＧａＮキャップ層厚依存性を示すグラフである。
【図４】本発明の第１の実施形態の変形例による電界効果型トランジスタを説明する断面図である。
【図５】本発明第１の実施形態の別の変形例による電界効果型トランジスタを説明する断面図である。
【図６Ａ】本発明の第２の実施の形態による電界効果型トランジスタを説明する断面図である。
【図６Ｂ】本発明の第２の実施の形態による電界効果型トランジスタを説明する断面図である。
【図６Ｃ】本発明の第２の実施の形態による電界効果型トランジスタを説明する断面図である。
【図６Ｄ】本発明の第２の実施の形態による電界効果型トランジスタを説明する断面図である。
【図６Ｅ】本発明の第２の実施の形態による電界効果型トランジスタを説明する断面図である。
【図７】本発明の第３の実施の形態による電界効果型トランジスタを説明する断面図である。
【図８Ａ】本発明の第３の実施の形態の変形例による電界効果型トランジスタを説明する断面図である。
【図８Ｂ】本発明の第３の実施の形態の変形例による電界効果型トランジスタを説明する断面図である。
【図８Ｃ】本発明の第３の実施の形態の変形例による電界効果型トランジスタを説明する断面図である。
【図８Ｄ】本発明の第３の実施の形態の変形例による電界効果型トランジスタを説明する断面図である。
【図８Ｅ】本発明の第３の実施の形態の変形例による電界効果型トランジスタを説明する断面図である。
【図９】従来の電界効果型トランジスタを説明する断面図である。
【符号の説明】
１０１  基板
１０２  バッファ層
１０３  チャネル層
１０４  電子供給層
１０５  キャップ層
１０６  ソース電極
１０７  ゲート電極
１０８  ドレイン電極
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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