(57)【特許請求の範囲】
【請求項１】
半導体ウェハ上に形成されるビアまたはコンタクトの抵抗を抵抗測定装置によって測定する方法であって、
複数のテスト回路をウェハのスクライブ線上に形成するステップを含み、各テスト回路はアドレス指定可能なデコーダおよび関連付けられたビア鎖を有し、前記方法はさらに、
予め定められた回数に対し以下のステップを実行するステップを含み、前記以下のステップは、
アドレス可能なデコーダの１つをシーケンスで選択するステップ、
選択されたアドレス指定可能なデコーダに関連付けられるビア鎖を抵抗測定装置に接続するステップ、および
関連付けられた鎖の抵抗を測定するステップであり、
各テスト回路は第１、第２および第３のスイッチを含み、前記第１および第２のスイッチは第１の端部が或る関連付けられたビア鎖の一方端に接続され、第１のスイッチの第２の端部は抵抗測定装置の第１の端子に接続され、第２のスイッチの第２の端部は抵抗測定装置の第２の端子に接続され、第３のスイッチは、第１の端部が前記関連付けられたビア鎖の別の端部に接続され、第２の端部が抵抗測定装置の第３の端子に接続され、前記実行するステップは、さらに、関連付けられたデコーダが選択されると第１、第２および第３のスイッチを閉じるステップを含む、方法。
【請求項２】
複数のテスト回路は組に分割され、抵抗測定装置は複数のテスト回路にプローバを介して接続され、前記方法はさらに、プローブを１つのテスト回路の組から別のテスト回路の組へ移動させるステップを含む、請求項１に記載の方法。
【請求項３】
各デコーダはｎチャネルトランジスタのみを用いて設計されＣＭＯＳプロセスにおいて製造される、請求項１に記載の方法。
【請求項４】
各デコーダは複数の切換用トランジスタを含み、前記複数の切換用トランジスタは、予め定められた論理信号が切換用トランジスタのゲート端子に与えられるとき第１の状態にあり、そうでなければ第２の状態にある、請求項１に記載の方法。
【請求項５】
抵抗測定装置は４つの端子装置である、請求項１に記載の方法。
【請求項６】
抵抗測定装置はケルビン装置である、請求項５に記載の方法。
【請求項７】
各ビア鎖は２０ビアを有する、請求項１に記載の方法。
【請求項８】
半導体ウェハの製造中に実行されるプロセスステップに関連付けられる欠陥を識別するために半導体ウェハのスクライブ線上の回路構成であって、前記回路構成は抵抗測定装置に複数のパッドを介して接続され、前記回路構成は複数のテスト回路を含み、各テスト回路は：
接続されたビアまたはコンタクトからなる鎖；
接続されたビアまたはコンタクトからなる鎖に関連付けられ、パッドに接続可能なアドレス線の組を有するアドレス指定可能なデコーダ；および
デコーダによって制御され、接続されたビアまたはコンタクトからなる鎖を抵抗測定装置の第１の端子に選択的に接続する第１のスイッチを含み、
各テスト回路は、さらに、デコーダによって制御されて、接続されたビアまたはコンタクトからなる鎖を抵抗測定装置の第２および第３の端子にそれぞれ選択的に接続する第２および第３のスイッチを含み、第１、第２および第３のスイッチは、関連付けられたデコーダが選択されると閉じる、回路構成。
【請求項９】
デコーダはＣＭＯＳプロセスにおいて形成される、請求項８に記載の回路構成。
【請求項１０】
デコーダは複数の切換用トランジスタを含み、前記複数の切換用トランジスタは、予め定められた論理信号が切換用トランジスタのゲート端子に与えられるとき第１の状態にあり、そうでなければ第２の状態にある、請求項９に記載の回路構成。
【請求項１１】
デコーダにおける各トランジスタはＣＭＯＳプロセスにおいて形成される、請求項１０に記載の回路構成。
【請求項１２】
抵抗測定装置は４つの端子装置である、請求項８に記載の回路構成。
【請求項１３】
抵抗測定装置はケルビン装置である、請求項１２に記載の回路構成。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は集積回路（ＩＣ）製造プロセスに関し、特に、欠陥ビアおよびコンタクトをＩＣ製造プロセス中に識別し位置確認するための方法およびテスト回路に関する。
【背景技術】
【０００２】
発明の背景
集積回路（ＩＣ）装置は、典型的には、たとえばシリコンウェハ上に形成されてある特定の機能を実行する多数の電気および／または電子素子を含む。ＩＣ装置を製造する過程において生ずるステップのシーケンスは２つの段階：１）設計段階および２）製造段階にグループ分けされ得る。
【０００３】
設計段階はＩＣ装置の所望の機能および必要な動作仕様を決定することによって始まる。ＩＣ装置は次いで「トップダウン」から設計され；つまり、大きな機能ブロックをまず識別し、次いでサブブロックを選択し、次いでそれらサブブロックを実施するために必要な論理ゲートを選ぶ。各論理ゲートの設計はたとえばトランジスタおよび抵抗器の適切な接続を介して行なわれる。論理ゲートおよび他の回路構成要素を次いで組合せて概略図を作成する。さまざまなレベルの設計を完了した後、各レベルをチェックして、正しい機能性が達成されたことを確実にし、次いで、テストベクトルを概略図から発生させる。次に、回路をレイアウトする。レイアウトはシリコンウェハに転写されることになるパターンの組からなる。これらのパターンはたとえばトランジスタおよび相互接続構造の形成に対応する。レイアウトの設計は「ボトムアップ」から行なわれ；たとえば、基本的な構成要素（たとえばトランジスタ）をまずレイアウトし、次いで論理ゲートの作製を、適切な基本的構成要素を相互接続し、論理ゲートをサブブロックに形成し、そして最後に適切なサブブロックを接続して機能ブロックを形成することにより行なう。回路設計に必要とされるパワーバス、クロック線および入出力パッドもレイアウトプロセス中に組込まれる。次いで、完了したレイアウトを設計規則チェックおよび伝搬遅延シミュレーションの組の対象とすることにより、回路設計の正しい実施が達成されたことを検証する。このチェック手順の後、レイアウトを用いてマスクの組を発生させる。このマスクの組を製造段階中に用いてシリコンウェハ上の回路パターンを特定する。
【０００４】
具体的には、製造段階は、マスクの組を用いることによるレイアウトパターンのシリコンウェハ上への転写をフォトリソグラフィおよび膜形成プロセスを用いて行なうプロセスステップのシーケンスを含む。プロセスステップに関連付けられるプロセスパラメータ（たとえば温度、圧力、堆積速度および時間、エッチング速度および時間など）は、典型的には、最初の開発段階中に開発され改良される。これら改良されたプロセスパラメータを次いで用いて、ＩＣ生産操業中に用いられる最終的な製造プロセスを生じさせる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
製造プロセスには欠陥があるかもしれない。最適でないプロセスパラメータによって引起こされる欠陥の、厳密な構造上の性質を識別するために、テスト構造をウェハ上に形成する。これらテスト構造を検討することにより、製造プロセスを改善および改良することが可能である。これらテスト構造が必要であるのは、これら欠陥の物理的性質がＩＣの出力データからは見分けられ得ないからである。具体的には、ＩＣにおける欠陥は機能上のエラーを出力データに生じさせる。これら機能上のエラーは、欠陥を引起こす物理的構造を識別するような情報をほとんどまたは全く与えない。以下に詳細に説明されるように、
テスト構造を伴ってでさえ、欠陥の厳密な場所および性質についての情報は依然として容易には入手可能ではない。かくして、障害分析は依然として困難であり時間がかかる。
【０００６】
テストされる必要があるウェハにおける構造の１つのタイプはコンタクトおよびビアである。現在、それらのテストは、数千の接続されたビア／コンタクトを含む長い鎖の抵抗を測定することにより行なわれる。典型的には、抵抗測定装置を有するテスタを用いてその測定を行なう。テストシステムのプローバによってテスタとテスト中の鎖との間に接続が与えられる。開いたビア／コンタクトは容易に識別され得、なぜならば、測定された鎖の抵抗は、通常のビア／コンタクトの鎖に対する、期待された抵抗よりもはるかに高いからである。しかしながら、ビア／コンタクトの長い鎖において（約１０オームの抵抗を有する通常のビアに対抗するものとしての）数百オームを有する高抵抗ビア／コンタクトを識別することは非常に困難である。これは、欠陥のないビア／コンタクトの鎖の抵抗は１０，０００オームより大きく、５％〜１０％の通常の抵抗変動を有するからである。そのような高抵抗ビア／コンタクトの抵抗は長い鎖の抵抗の「ノイズ」変動内にある。
【０００７】
抵抗測定をより正確にするための１つの方法は、鎖におけるビアの数を低減することである。たとえば、鎖が約１００個のビアを含む場合、その鎖の抵抗は約１，０００オームである。かくして、鎖における高抵抗ビア（たとえば２００オームの抵抗を有する）の存在は容易に検出され得、なぜならば、その鎖の抵抗は２０％増大され、それはノイズレベルを超えるからである。鎖が短くなるにつれ、より多くの鎖をテストして同数のビアを包含する必要がある。これは、プローバを物理的に何度も或るビア鎖から他のビア鎖へ移動させる必要があることを意味する。この方策の問題点は、短いビア鎖により引起こされる、増大する数の低速な物理的動作のため、テスト用プロセスの速度が落ち得ることである。
【０００８】
別のテスト構造はいわゆる「ドロップ・イン」構造である。図１は、回路ＩＣ（参照番号１１０として示される）および従来のドロップ・インテスト構造（参照番号１１２として示される）を含む従来の半導体テストウェハ１００を示す平面図である。従来のテスト構造１１２を用いることにより、さまざまなプロセスステップ中に製造されるさまざまな導電性材料に関連付けられる欠陥を検出する。
【０００９】
ドロップ・イン構造が有する１つの問題点は、それらは相対的に大きいということである。ウェハ面積は非常に貴重であり高価であることは知られている。したがって、生産ウェハ上に大きなドロップ・インテスト構造を、コンタクトおよびビアをモニタするために置くことは望ましくない。
【００１０】
必要とされているのは、ビアおよびコンタクトにおける製造欠陥を容易かつ信頼性を持って識別および分離し得、したがって、ＩＣ装置を製造するのに必要な製造プロセスステップの速やかな開発および改良を促進し得る改善されたテスト回路および方法である。
【課題を解決するための手段】
【００１１】
発明の概要
この発明は、プロセス問題の速やかな識別を可能にし、欠陥を検出して１００万に対し数個のパーツレベル未満にまで下げ、欠陥の厳密な場所を識別し、それによって、速やかな障害分析を容易にする方法およびテスト回路に向けられる。抵抗測定装置を有するテスタを用いてビアの鎖の抵抗を測定する。この発明においては、１つ以上の回路構成を半導体ウェハ上に形成する。この構成は、接続されたビアからなる複数の鎖、コンタクトおよび複数のデコーダを含む。各デコーダはビア鎖の１つに関連付けられる。各デコーダは、さらに、アドレス線の組を有する。予め定められたアドレスがアドレス線に呈示されると、デコーダはその関連付けられたビア鎖を抵抗測定装置に接続させる。ビア鎖が一度に１
つ測定されるようにするため、各デコーダは独自の予め定められたアドレスを有する。シーケンスで、異なる予め定められたアドレスをデコーダに与えることにより、すべてのビア鎖はシーケンスで抵抗測定装置に接続され得、すべての鎖の抵抗を個々に測定し得る。
【発明の効果】
【００１２】
１つの実施例においては、ケルビン（Kelvin）抵抗測定装置を用いて鎖の抵抗を測定する。１つの利点は、サポート用回路素子、プローブカードおよびケーブルにおける寄生抵抗を無視可能にし得るという点である。
【００１３】
別の実施例では、デコーダはＮチャネルトランジスタのみを用いるよう設計される。これらのトランジスタの設計は大抵のＣＭＯＳプロセスの下では設計のインプラントデータを修正する必要なく行なわれ得る。その結果、多くの工場がこの発明のテスト回路を用いてそれらの製造プロセスを改善し得る。
【発明を実施するための最良の形態】
【００１４】
この発明の上記の概要はこの発明の各開示される実施例を記載するべく意図されるものではない。以下の図面および詳細な記載はこの発明のさらなる例示的な実施例および局面を示す。
【００１５】
この発明の説明を、限定によるものではなく、例示によって、詳細な説明および以下の図面において行ない、そこにおいて、同様の参照番号は同様の要素を指し示す。
【００１６】
この発明の詳細な説明
この発明は製造プロセス問題を識別するための方法および回路に関する。以下の記載においては、数多くの具体的な詳細を述べることにより、この発明のより十分な理解を促す。しかしながら、当業者には、この発明はこれら具体的な詳細なしに実施されてもよいことは明らかであろう。他の例においては、周知の特徴は、この発明を曖昧にすることを回避するため、詳細には記載されていない。
【００１７】
図２はこの発明のある実施例に従って半導体ウェハ１３０上においてＩＣおよびテスト回路の構成を示す図である。ウェハ１３０はその表面上において行列状に形成されるいくつかのＩＣ領域１３２を含む。各ＩＣ領域１３２は１つ以上のＩＣ、たとえばアプリケーション特化ＩＣ（ＡＳＩＣ）、プログラマブル論理装置（ＰＬＤ）など、およびテスト回路を含んでもよい。ウェハ１３０は、さらに、複数のスクライブ線、たとえば線１３６〜１３８および１４１〜１４４を含む。この発明のテスト回路はウェハ１３０上のどこにでも実現される可能性があるが、それらは好ましくはスクライブ線に沿って実現される。その結果、貴重なＩＣ領域をこの発明のテスト回路のために用いる必要は全くない。
【００１８】
この発明はビア鎖およびコンタクト鎖測定双方に適用可能である。本開示においては、その焦点は、記載を単純にするため、ビア鎖に向けられる。同じ方法および装置をコンタクト鎖にも適用し得る。
【００１９】
図３はこの発明に従ったテスト構成１５０の概略図である。それは、標準的なＤＣパラメータテスタ１５２が、スクライブ線１５４上に形成された複数のテスト回路１５６〜１５９に接続されるのを示す。パラメータテスタ１５２は、複数のピンを有するプローブカードを用いるプローバを含む。これらのピンによってパラメータテスタ１５２の信号端子とウェハ上のテスト回路との間に接続が与えられる。各テスト回路は、接続されたビアからなる鎖およびデコーダを含む。たとえば、回路１５６〜１５９はビア鎖１６１〜１６４およびデコーダ１６６〜１６９をそれぞれ含む。デコーダ１６６〜１６９を用いて選択的にそれらのそれぞれのビア鎖をパラメータテスタ１５２に接続する。図３において、ビア
鎖１６１〜１６４の第１の端部は、選択的に、パラメータテスタ１５２の電流端子１７２および電圧感知（Ｈ）端子１７４に、デコーダ１６６〜１６９によって制御される複数のスイッチを介して接続される。ビア鎖１６１〜１６４の第２の端部は、選択的に、パラメータテスタ１５２の電圧感知（Ｌ）端子１７５に、デコーダ１６６〜１６９によって制御される別の組のスイッチを介して接続される。ビア鎖１６１〜１６４の第２の端部は、さらに、パラメータテスタ１５２の共通端子１７６に接続される。図３においては、スイッチのうちのたった１つが参照番号（１８２）で符号付けされ、図面を符号で一まとめにしていない。デコーダ１６６〜１６９のアドレス線を結合し合わせてバス１７８を形成し、それをパラメータテスタ１５２の切換用マトリクス（図示せず）に接続する。バス１７８におけるアドレス線は個々に論理Ｈまたは論理Ｌ状態に（たとえば切換用中継器をパラメータテスタ１５２において用いて電圧を接続または切断することにより）セットされ得る。このバスを介して、パラメータテスタ１５２はデコーダの１つを活性化させて選択的にビア鎖の１つを抵抗測定のために接続し得る。
【００２０】
図３はわずか４つのテスト回路しか示してはいないが、多数のテスト回路をスクライブ線上に形成し得る。ビア鎖におけるビアの数は好ましくは１００未満であり、最も好ましくはは約１０〜２０である。ビアの数が約２０である場合、欠陥ビアが全くないビア鎖の抵抗は約数百オームである。これにより、５０オームより大きい抵抗を伴うビアは容易に検出される。
【００２１】
この発明の１つの局面は、テスト回路のサイズが小さくなり得るという点である。プローブカード上のビンの数に依存して、１２８より多いテスト回路を単一のスクライブ線モジュール上に有することが可能であるかもしれない。
【００２２】
１つの実施例では、自動的なパラメータテスタ、たとえばKeithleyによって市場に出されているモデル番号Ｓ６００などをテスタ１５２として用いる。我々の実験的な設定に対し、このテスタを用いて７つのアドレス線を制御する。この結果、１２８までのテスト回路を１つの接続においてテスタ１５２とテスト回路との間でテストし得る。異なる製造工場により、異なる数のピンを有する異なる種類のプローブカードが用いられ、それによって、異なる数のアドレス線を制御するかもしれないことに注目されたい。多くの場合、アドレス線の数はパラメータテスタによって用いられるプローブカードのピンの数により決定される。７つのアドレス線を用いて、シーケンスで１２８のデコーダのうちの１つに、スイッチを、その関連付けられるビア鎖とテスタ１５２の端子１７２、１７４および１７５との間で閉じさせて、抵抗測定を行なう。１つの鎖の抵抗を測定した後、次の鎖の、測定のための選択を、別のアドレスをアドレスバスに与えることにより行ない得る。各ビア鎖が１６のビアを含むと仮定して、この構成は２，０４８のビアが１つのコンタクトにおいてテスタ１５２と１２８のビア鎖との間においてテストされることを可能にする。プローバの、さらなる物理的な動きは、テストに対しては全く必要とされない。
【００２３】
抵抗測定は好ましくはケルビン構成を用いて行なわれる。ケルビン構成の１つの利点は、サポート用回路素子、プローブカードおよびケーブルにおける寄生抵抗を無視可能にし得るという点である。図４は、抵抗器２０８の抵抗を正確に測定するために用いられ得るケルビン構成２００を示す概略図である。それは４つの端子：電流を受入れるための端子２０２、共通端子２０６、ならびに抵抗器２０８にかかる電圧を測定するための２つの端子２０４および２１０を含む。抵抗は測定された電圧および供給された電流の商として得られる。本実施例においては、図４の端子２０２、２０４、２０６および２１０は図３のテスタ１５２の端子１７２、１７４、１７６および１７５に対応する。
【００２４】
他の高精度抵抗測定装置をこの発明において用いてもよいことに注目されたい。これら抵抗測定装置における端子の数は４つでなくてもよい。この場合、テスト回路とパラメー
タテスタとの間の接続は適切に修正され得る。市場で入手可能なパラメータテスタを好ましくは用いるが、この発明は、アドレスを発生させ抵抗を測定し得る任意のテスタによって実行されてもよいことにも注目されたい。
【００２５】
テスト構成１５０において用いられ得る例示的なデコーダ回路２３０を図５に示す。それはプルアップトランジスタ２３８および複数の切換用トランジスタ２３１〜２３７を含む。各切換用トランジスタのゲート端子はアドレス線Ａ１〜Ａ７のうちの１つに接続される。アドレス線の数はＰＣＭ（プロセス制御およびモニタ用）テストモジュールにおけるパッドの数によって決定され、この発明は任意の数のアドレス線に適用可能であることに注目されたい。各切換用トランジスタの一方の端子は接地に接続され、他方の端子は制御線２４０に接続される。この制御線を用いてテスト回路１５６〜１５９のスイッチを制御する。制御線２４０は通常はＶｃｃ（から、プルアップトランジスタ２３８によって引起こされる電圧降下を引いたもの）と同じ電圧レベルにある。しかしながら、予め定められたアドレスがアドレス線Ａ１〜Ａ７に与えられると、制御線２４０は接地レベルに切換えられる。この信号を用いてその関連付けられるスイッチを閉じて、その関連付けられるビア鎖をケルビン構成に接続する。
【００２６】
この発明のテスト回路の設計はＮチャネルトランジスタのみを用いて行なわれる。これらのトランジスタの製造は大抵のＣＭＯＳプロセスの下では設計のインプラントデータを修正する必要なく行なわれ得る。その結果、多くのタイプの工場はこの発明のテスト回路を用いてそれらの製造プロセスを改善し得る。
【００２７】
この発明の動作２６０を示すフローチャートを図６に示す。ステップ２６２において、テスタはアドレスをデコーダに与える。デコーダの１つが選択され、それによって制御信号が発生される（ステップ２６４）。ステップ２６６において、選択されたデコーダに関連付けられる３つのスイッチが制御信号に応答して閉じられる。この結果、ある関連付けられたビア鎖がテスタの抵抗測定装置に接続される。ステップ２６８において、抵抗測定装置は選択されたデコーダに関連付けられるビア鎖の抵抗を測定する。ステップ２７０において、動作２６０によって、すべてのビア鎖が測定されたか否かが判断される。すべてのビア鎖が測定されていなければ、別のアドレスをアドレスバスに与える（ステップ２７２）。上記ステップを繰返す。すべての鎖が測定されると、動作２６０は、さらなるビア鎖の組がテストされる必要があるかどうかを判断する（ステップ２７４）。それ以上のビア鎖の組をテストする必要がなければ、動作２６０は終了する。別のビア鎖の組がテストされる必要がある場合には、プローバは対応するテストモジュールの組に動かされる（ステップ２７６）。上記の抵抗測定ステップを新たなテスト回路の組に対して繰返す。
【００２８】
１つの実施例では、ビア鎖は複数の直線に配置される。この配置は、障害分析に対し容易に断面化されるべきビア鎖をなす。かくして、あるビア鎖が、この発明によって、欠陥ビアを含むと判断される場合には、その鎖はその欠陥の原因を調べるべく切断され得る。
【００２９】
この発明の１つの利点は、市場で入手可能なＤＣパラメータテスタおよびプローバを用いてケルビン抵抗測定を行ないデコーダのアドレス線を制御してもよいという点である。特殊化されたテスト設備を用いる必要は全くない。その結果、この発明のテストは通常の生産ＰＣＭテストに含まれ得る。これらＰＣＭテストは慣例的に工場のウェハ製造で実行される。その結果、製造プロセスの信頼性を改善し得る。
【００３０】
この発明の記載をかなり詳細にそのある好ましい実施例を参照して行なったが、他の実施例も可能である。したがって、特許請求の範囲の精神および範囲はここに含まれる好ましい実施例の記載に限定されるべきではない。
【図面の簡単な説明】
【００３１】
【図１】回路ＩＣおよび従来のテスト回路を含む従来の半導体ウェハの図である。
【図２】ＩＣおよびこの発明のテスト回路を含むスクライブ線を含む半導体ウェハの図である。
【図３】この発明のテスト構成の概略図である。
【図４】この発明において用いられ得るケルビン抵抗構成を示す概略図である。
【図５】この発明のテスト構成において用いられ得る例示的デコーダの概略図である。
【図６】この発明の動作を示すフローチャートである。
【図１】
0004531394.tif 000002
【図２】
0004531394.tif 000003
【図３】
0004531394.tif 000004
【図４】
0004531394.tif 000005
【図５】
0004531394.tif 000006
【図６】
0004531394.tif 000007