(57)【特許請求の範囲】
【請求項１】
第１、第２の主面を貫通する貫通孔を有する半絶縁性の半導体基板と、
この半導体基板の貫通孔の周囲の上記第１の主面に配設され、貫通孔から離隔した内周を有する第１のキャパシタ電極と、
この第１のキャパシタ電極の表面上の、上記貫通孔の周囲に配設された誘電体膜と、
この誘電体膜を介して上記第１のキャパシタ電極と対向して配設された第２のキャパシタ電極と、
この第２のキャパシタ電極と接続され、上記貫通孔を介して上記第２のキャパシタ電極を第２の主面側に接続する接続導体と、
を備えたキャパシタ。
【請求項２】
第１のキャパシタ電極が第１の主面上に配設された金属膜であることを特徴とする請求項１記載のキャパシタ。
【請求項３】
半導体基板と第１のキャパシタ電極との間にエピタキシャル層をさらに備えたことを特徴とする請求項２記載のキャパシタ。
【請求項４】
第１のキャパシタ電極がその外周から貫通孔に達する切欠を有することを特徴とする請求項２または３に記載のキャパシタ。
【請求項５】
第１のキャパシタ電極の切欠に対応する切欠が第２のキャパシタ電極に配設されるとともに、これらの切欠に対応する第１の主面上に一端が第１のキャパシタ電極と接続され他端が接続導体と接続された抵抗体がさらに配設されたことを特徴とする請求項４記載のキャパシタ。
【請求項６】
第１のキャパシタ電極が第１の主面に配設された導電性を有する半導体層であることを特徴とする請求項１記載のキャパシタ。
【請求項７】
第１、第２の主面を有する半絶縁性の半導体基板と、
この半導体基板の第１の主面に配設された導電性エピタキシャル成長層の第１のキャパシタ電極と、
この第１のキャパシタ電極の表面上に配設された誘電体層と、
この誘電体層を介して上記第１のキャパシタ電極と対向して配設された第２のキャパシタ電極と、
半導体基板の上記第２の主面から上記第１のキャパシタ電極に達する孔部と、
上記第２のキャパシタ電極と接続され、上記孔部を介して第２のキャパシタ電極を上記第２の主面側に接続する接続導体と、
を備えたキャパシタ。
【請求項８】
請求項１ないし７のいずれか１項に記載のキャパシタと、
このキャパシタと電気的に接続された半導体素子と、
を備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、キャパシタとこのキャパシタを備えた半導体装置に係り、特に高周波用のＭＩＭキャパシタとそれを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
携帯端末機器の普及に伴って、携帯端末機器の小型軽量化が開発時の重要な要素となってきた。さらに携帯端末機器が、例えば携帯電話機のように常に持ち歩かれるために、機械的な強度や信頼性も重要な要素である。
携帯端末機器の高周波用の半導体装置として、小型軽量化のためにＭＭＩＣ(Momolithic Microwave IC)が多く用いられている。このＭＭＩＣに用いられる高周波回路には、多くのキャパシタが用いられ、特にＭＩＭ(Metal Insulator Metal)構造のキャパシタ（以下、ＭＩＭキャパシタ、という）が用いられる。
【０００３】
このＭＩＭキャパシタは一方の極板がバイアホール（以下、Ｖ／Ｈと略記する）を介して接地される構造が多い。
Ｖ／ＨとはＭＭＩＣなどのＧａＡｓ基板に貫通孔を設け、この貫通孔に設けられた接続導体を介してＭＭＩＣ表面の配線と裏面側の接地導体とを接続する構造である。
このＶ／ＨはＭＭＩＣに数多く配置されるために、配置の仕方によってはＭＭＩＣの素子面積に大きく影響を与えるとともに、単に形状の問題ではなく高周波回路特有の問題として、そのＭＭＩＣの特性にも影響を与えかねないものである。
このためＶ／Ｈと一緒に配置されるＭＩＭキャパシタの占有面積を小さくすることは、Ｖ／Ｈの設計の自由度を高めることにもなる。
【０００４】
【発明が解決しようとする課題】
図１３は従来のＭＩＭキャパシタの平面図である。図１４は図１３のＸＩＶ−ＸＩＶ断面の断面図である。
図１３および図１４において、２０１はＧａＡｓ基板、２０２はＭＩＭ下部電極、２０３はＭＩＭ絶縁膜、２０４はＭＩＭ上部電極、２０５はメッキ配線、２０６はＶ／Ｈ、２０７は裏面メッキ膜である。またＭＩＭキャパシタはＭＩＭ下部電極２０２、 ＭＩＭ絶縁膜２０３およびＭＩＭ上部電極２０４で構成されている。
【０００５】
図１３および図１４の構造では、ＭＩＭキャパシタとＶ／Ｈ２０６とが横に並べて構成した例である。この構成では、ＭＭＩＣの素子面積が大になる。さらにインダクタンスや配線抵抗が増加するという問題があった。
この点を考慮したのが次に示す従来例である。
図１５は従来のＭＩＭキャパシタの平面図である。図１６は図１５のＸＶＩ−ＸＶＩ断面の断面図である。
図１５および図１６の構造では、ＭＩＭキャパシタはＶ／Ｈ２０６の直下のＶ／Ｈ２０６を設けて、ＭＭＩＣの素子面積を小さくすることを考慮したものである。
【０００６】
しかしながらこの構成では、 ＭＩＭ下部電極２０２直下のＶ／Ｈ２０６によって、機械的ストレスがＭＩＭキャパシタに発生し、ＭＩＭキャパシタの信頼性を低下させるという問題があった。
また、ＭＩＭ下部電極２０２を構成する金属膜は通常蒸着膜で形成されるので、ＭＩＭ下部電極２０２を１μｍ以上の厚さにするとその表面の凹凸が顕著になり、ＭＩＭ絶縁膜２０３の厚さとも関連して、ＭＩＭキャパシタの信頼性を低下させるという別の問題点があって、ＭＩＭ下部電極２０２の厚みを比較的薄く、例えば０．５μｍ程度にしている。
【０００７】
このためＭＩＭ下部電極２０２の直下にＶ／Ｈ２０６を形成した場合、Ｖ／Ｈ２０６を形成することにより生じた機械的ストレスによって、 ＭＩＭ下部電極２０２に変形が生じ易く、その結果、脆弱な材料で形成されるＭＩＭ絶縁膜２０３に欠陥、例えばクラック、が発生し、ＭＩＭキャパシタを短絡させるという致命的な不良（ＭＩＭショート）を引き起こす場合があった。
【０００８】
この一つの解決策としての発明が、特開平２−２７６２６９号公報に示されたもので、この例ではＶ／Ｈの直上に設けられたＭＩＭ下部電極はＶ／Ｈを覆って配設され、接続導体と接続されるが、 ＭＩＭ下部電極の上に設けられたＭＩＭ絶縁膜およびＭＩＭ上部電極は、 Ｖ／Ｈに対向する部分が除去された構成が示されているが、 ＭＩＭ下部電極の厚みを厚くしがたいことを考慮すると、 Ｖ／Ｈを形成することによる機械的ストレスに対して必ずしも十分の信頼性を有するものではない。
【０００９】
この発明は上記の問題点を解消するためになされたもので、第１の目的は、小型で信頼性の高いキャパシタを提供することであり、第２の目的はこのキャパシタを用いた小型で信頼性の高い半導体装置を提供することである。
なおその他の公知文献としては、特開平１０−２２４１２２号公報がある。
これは、高周波回路のスタブの長さを短縮するために、方形スタブの中間を覆うようにＭＩＭキャパシタを構成し、その上部電極をスタブの両側でＶ／Ｈと接続した構成を示しているものである。
【００１０】
【課題を解決するための手段】
この発明に係るキャパシタは、第１、第２の主面を貫通する貫通孔を有する半絶縁性の半導体基板と、この半導体基板の貫通孔の周囲の第１の主面に配設され、貫通孔から離隔した内周を有する第１のキャパシタ電極と、この第１のキャパシタ電極の表面上の、貫通孔の周囲に配設された誘電体膜と、この誘電体膜を介して第１のキャパシタ電極と対向して配設された第２のキャパシタ電極と、この第２のキャパシタ電極と接続され、貫通孔を介して第２のキャパシタ電極を第２の主面側に接続する接続導体と、を備えたもので、Ｖ／Ｈの形成による機械的ストレスを第２のキャパシタ電極で受けて、誘電体膜の変形を少なくすることができる。
【００１１】
さらに、第１のキャパシタ電極を第１の主面上に配設された金属膜としたもので、キャパシタを簡単な構成とすることができる。
【００１２】
さらに、半導体基板と第１のキャパシタ電極との間にエピタキシャル層をさらに備えたもので、エピタキシャル層の表面の平坦度が高く、第１のキャパシタ電極を薄く形成でき、第１のキャパシタ電極の平坦度も高く構成でき、誘電体膜も薄くすることができる。
【００１３】
さらに、第１のキャパシタ電極にその外周から貫通孔に達する切欠をもうけたもので、第１のキャパシタ電極を形成する際のパターンのリフトオフの容易な構成とすることができる。
【００１４】
さらに、第１のキャパシタ電極の切欠に対応する切欠を第２のキャパシタ電極に配設するとともに、これらの切欠に対応する第１の主面上に一端が第１のキャパシタ電極と接続され他端が接続導体と接続された抵抗体をさらに配設したもので、所望のインピーダンスを有するキャパシタとこのキャパシタに並列接続された抵抗とをコンパクトに配置することができる。
【００１５】
また、さらに、第１のキャパシタ電極を第１の主面に配設された導電性を有する半導体層としたもので、キャパシタの高さを低くできるとともに、第１のキャパシタ電極の表面の平坦度がよくなり、誘電体膜の厚みを薄くすることができる。
【００１６】
また、第１、第２の主面を有する半絶縁性の半導体基板と、この半導体基板の第１の主面に配設された導電性エピタキシャル成長層の第１のキャパシタ電極と、この第１のキャパシタ電極の表面上に配設された誘電体層と、この誘電体層を介して第１のキャパシタ電極と対向して配設された第２のキャパシタ電極と、半導体基板の第２の主面から第１のキャパシタ電極に達する孔部と、第２のキャパシタ電極と接続され、孔部を介して第２のキャパシタ電極を第２主面側に接続する接続導体と、を備えたもので、第１のキャパシタ電極の表面の平坦度がよくなり、誘電体膜の厚みを薄くすることができる。
【００１７】
またこの発明に係る半導体装置は、請求項１ないし７のいずれか１項に記載のキャパシタと、このキャパシタと電気的に接続された半導体素子と、を備えたもので、小型で信頼性の高い半導体装置を構成することができる。
【００１８】
【発明の実施の形態】
実施の形態１．
この実施の形態は、半導体基板のＶ／Ｈを取囲んで、半導体基板上にＭＩＭの下部電極を金属膜で形成し、 Ｖ／Ｈの接続導体と下部電極とをキャパシタ誘電体膜で離隔し、 Ｖ／Ｈの接続導体を上部電極と接続したものである。
図１は、この発明に係るキャパシタを使用したＭＭＩＣの回路図である。
図１において、１０はＭＭＩＣ、１２は半導体素子、１４は伝送線路、１６はキャパシタ、１８は抵抗、Ａ部はキャパシタ１６がＶ／Ｈを経由して接地されている個所を示す。またＢ部はキャパシタ１６と抵抗１８が並列に接地されている個所を示している。
このようなＭＭＩＣ１０はパッケージに封止されて、半導体装置として構成される。
【００１９】
図２は、この発明に係る半導体装置の断面図である。
図２において、２０は半導体装置としてのパッケージ、２２はパッケージ基板で、２４はパッケージ筐体で、パッケージ基板２２上にその外周を取囲むように配設されこの内部にＭＭＩＣ１０が装着される。
２６はパッケージ蓋体でＭＭＩＣ１０がパッケージ筐体２４内部に装着された後に、このパッケージ蓋体で封止される。２８は引出電極、３０はＭＭＩＣ１０の端子と引出電極２８とを接続するボンディングワイヤである。
【００２０】
パッケージ基板２２、パッケージ筐体２４およびパッケージ蓋体２６の材料は、Ｃｕ、ＣｕＷ、などの金属やＡｌＮやＡｌ２Ｏ３などのセラミクスが使用される。ＭＭＩＣはパッケージ基板２２上にＡｕＳｎあるいはＡｇペーストなどで接着される。
図３はこの発明に係るキャパシタの平面図、図４は図３のＩＶ−ＩＶ断面の断面図である。図３のキャパシタは例えばＭＭＩＣ１０を示す回路図である図１のＡ部に相当するものである。
【００２１】
図３および図４において、４０はこの発明に係るキャパシタ、４２は半絶縁性のＧａＡｓ基板、４４はバイアホールで、貫通孔４４ａと接続導体としてのＡｕ膜４４ｂで構成されている。 Ａｕ膜４４ｂはＧａＡｓ基板４２の裏面上にもうけられたＡｕのメッキ配線４６と連続している。
４８は第１のキャパシタ電極としての下部電極で、下層がＴｉで上層がＡｕ（以下、Ｔｉ／Ａｕと記載する）の蒸着膜でＧａＡｓ基板４２の表面上に形成され、ＧａＡｓ基板４２の表面上に突出しているバイアホール４４のＡｕ膜４４ｂの周囲に配設されている。
【００２２】
下部電極４８の内周はバイアホール４４のＡｕ膜４４ｂと離隔して位置し、下部電極４８はバイアホール４４を中心とした、外周が方形で内周が円形の環状になっている。下部電極４８は厚みをあまり厚くすると表面の凹凸が発生するので、０．５μｍ程度の厚さである。
５０はキャパシタの絶縁体膜で、０．２μｍ程度のＳｉＮ膜である。絶縁体膜５０は下部電極４８の表面を覆って、バイアホール４４のＡｕ膜４４ｂの周囲に設けられている。下部電極４８の内周とバイアホール４４のＡｕ膜４４ｂの間においても介在しこれらを電気的に絶縁している。
【００２３】
５２は第２のキャパシタ電極としての上部電極で、絶縁体膜５０の表面上に配設され、バイアホール４４のＡｕ膜４４ｂと接続されてバイアホール４４を介して接地されている。
上部電極５２は絶縁体膜５０に接触してＴｉ膜が配されたＴｉ／Ａｕ膜で、その厚さは、２μｍである。上部電極の表面平坦度が多少悪かったとしても、特に支障を来さないので、厚く形成することができる。
下部電極４８と絶縁体膜５０と上部電極５２とでＭＩＭキャパシタを構成している。
５４は配線層で、下部電極４８と接続されている。
【００２４】
次にキャパシタの製造方法の概略を説明する。
ＧａＡｓ基板４２全面に窒化タングステン（ＷＮ）のスパッタ膜を形成し抵抗形成を行なう。つぎにレジスト膜で下部電極４８のパターン形成を行ない、下部電極材料のＴｉ／Ａｕ膜を蒸着し、リフトオフ法でレジストを除去し、下部電極４８を形成する。
次に、ＣＶＤにより窒化シリコン（ＳｉＮ）で下部電極を覆いキャパシタの絶縁体膜５０を形成し、その後この上にレジスト膜を形成し、パターン形成を行ない、その上にＴｉ／Ａｕ膜を形成し、リフトオフ法で、上部電極５２を形成する。
【００２５】
この後、電極形成を行なった側をワックスでガラス基板に張り付け、ＧａＡｓ基板４２の裏面側を研削し、ＧａＡｓ基板４２の厚みを６００μｍから２００μｍ程度に薄くする。
次いでドライエッチングによりＧａＡｓ基板４２にＶ／Ｈ４４の貫通孔を開け、続けてＳｉＮのＶ／Ｈエッチングを行なって上部電極５２に達する貫通孔４４ａを開口し、ＧａＡｓ基板４２の裏面側にＡｕの裏面メッキを行ないメッキ配線４６を形成する。同時にＶ／Ｈ４４の貫通孔４４ａにもＡｕ膜４４ｂを形成する。
これがキャパシタ４０の製造方法の概略である。
【００２６】
次にキャパシタ４０の動作に就いて説明する。
下部電極４８には配線層５４が接続され、上部電極５２はＶ／Ｈ４４を介してメッキ配線４６に接続され、このメッキ配線が接地されている。下部電極４８に電圧が印加されると、上部電極５２との間で電荷が蓄積されキャパシタとして動作する。
このキャパシタ４０においては、Ｖ／Ｈ４４は上部電極５２に接続されている。上部電極５２の表面はその平坦度が多少悪くなっても、キャパシタとしての働きには特に影響を与えない。このためこの実施の形態では２μｍの厚みにしているが、Ｖ／Ｈの形成に伴う機械的ストレスを上部電極５２の厚みを厚くすることにより吸収し、この機械的ストレスによる上部電極５２の変形を小さく抑えることができる。
【００２７】
上部電極５２の変形を小さく抑えることによって、上部電極５２と下部電極４８の間に介在し、薄くてもろい材料で構成されている絶縁体膜５０のクラックの発生を抑制することができる。
これによりキャパシタの致命的な不良である短絡（ＭＩＭショート）が防止でき、キャパシタの信頼性が向上する。
またＶ／Ｈ４４のＡｕ膜４４ｂも従来のように薄い下部電極に接続するのではなく、十分な厚みのある上部電極５２と接続されるため接続部の強度が向上し、配線層の信頼性が向上する。
【００２８】
また、このようなキャパシタ４０を組み込んだＭＭＩＣ１０は小型で信頼性の高い構成とすることができ、歩留まりよく製造することができる。
さらにこのようなＭＭＩＣ１０を装着したパッケージ２０は、小型で信頼性の高いパッケージとして製造することができる。
このパッケージ２０には、キャパシタ４０を組み込んだＭＭＩＣ１０を装着したが、半導体素子と個別に構成したキャパシタ４０とを個別にパッケージに組み込んだ構成としてもよい。
【００２９】
実施の形態２．
この実施の形態は、実施の形態１の下部電極の下地としてエピタキシャル層を設けこの上に金属膜の下部電極を設けたものである。
図５はこの実施の形態に係るキャパシタの平面図、図６は図５のＶＩ−ＶＩ断面の断面図である。
図５および図６において６０はキャパシタ、６２はエピタキシャル層である。
他の構成は実施の形態１と同じで、同じ符号は同じものか相当のものを示している。以下に記載する実施の形態においても同様である。
【００３０】
エピタキシャル層６２は、ＧａＡｓ基板４２の表面にＶ／Ｈを取り巻いて形成されている。下部電極４８はこのエピタキシャル層６２の表面上に蒸着により形成される。
エピタキシャル層６２の表面粗さや、平坦度はＧａＡｓ基板４２のそれより優れているために、下部電極４８はＧａＡｓ基板４２の表面に直接を形成するよりも薄い膜厚で形成することができる。
【００３１】
このため、キャパシタ６０においては、下部電極４８の表面粗さが向上し、信頼性が向上するとともに、絶縁体膜５０を薄くすることができ、キャパシタを小型化することができる。
【００３２】
実施の形態３．
この実施の形態は、実施の形態１の金属膜の下部電極に変えて、ＧａＡｓ基板にｎ+型半導体層を設け、これを下部電極としたものである。
図７はこの実施の形態に係るキャパシタの平面図、図８は図７のＶＩＩＩ−ＶＩＩＩ断面の断面図である。
図７および図８において、６６はこの実施の形態に係るキャパシタ、６８は下部電極としてのｎ+型半導体層である。
【００３３】
ｎ+型半導体層６８は、バイアホール４４の周囲の、ＧａＡｓ基板４２の表面に配設されている。ｎ+型半導体層６８の内周はバイアホール４４と離隔して位置している。
このキャパシタ６６のｎ+型半導体層６８は、ＧａＡｓ基板４２表面にエピタキシャル層として先に形成して、不要な領域をＨ+あるいはＢ+のイオン注入により絶縁化したものである。あるいはＧａＡｓ基板４２表面の必要な領域にＳｉイオンを注入しｎ+型半導体層としてもよい。
ｎ+型半導体層６８は配線層５４と接続されて下部電極となっている。
【００３４】
このｎ+型半導体層６８を下部電極とした場合、表面の粗さや平坦度は、金属蒸着膜に比べて格段に向上し、特にエピタキシャル層を使用した場合はさらに表面の状態がよくなる。
このため、キャパシタ容量のバラツキが少なくなり、信頼性も向上する。さらに絶縁体膜５０を薄くすることが可能となるためキャパシタの小型化が可能となる。
【００３５】
実施の形態４．
この実施の形態は、実施の形態１の金属膜の下部電極及び上部電極に、電極の外周から内周に達する切欠を設けて、レジスト膜のリフトオフを行ないやすくするとともに、この切欠に対応するＧａＡｓ基板表面に抵抗体を配設し、この抵抗体とキャパシタとを並列に接続し接地したものである。
図９はこの実施の形態に係るキャパシタの平面図、図１０は図９のＸ−Ｘ断面の断面図である。
【００３６】
図９および図１０において、７０はこの実施の形態に係るキャパシタ、７２は下部電極４８の切欠、７４は上部電極５２の切欠、７６は抵抗体膜である。
実施の形態１では、下部電極４８はＶ／Ｈ４４を中心とした、外周が方形で内周が円形の環状をしているので、切欠７２を形成することにより、外周が方形の“Ｃ”形となる。
【００３７】
下部配線４８を形成する際の蒸着リフトオフプロセスを用いる場合、実施の形態１のように、環状に閉じた形状ではリフトオフが困難になる場合があって、キャパシタとして構成できなくなり、歩留まりが悪くなることが有ったが、下部電極４８にこのような切欠７２を設けることにより、環状に閉じた形状においてもリフトオフが容易となるので、製品の歩留まりを高めることができる。
またこの下部電極４８は、実施の形態１と同様に、配線層５４と接続されている。
【００３８】
抵抗体膜７６は、下部電極４８の切欠７２に対応して、ＧａＡｓ基板４２の表面上に配線抵抗として設けられている。
抵抗体膜７６は下部電極４８とは切欠７２のところでは接触しないように離隔されている。そして抵抗体膜７６の一端はＶ／Ｈ４４のＡｕ膜４４ｂと接続され、他の一端は配線層５４と接続されている。この実施の形態では配線抵抗としたが、このほかにエピタキシャル抵抗や注入抵抗で形成してもよい。
【００３９】
絶縁体膜５０は下部電極４８の切欠７２においても、特に切欠かれていないので、抵抗体膜７６を覆うとともに下部電極４８と抵抗体膜７６との間に介在し、これらを電気的に絶縁している。
【００４０】
絶縁体膜７６上に形成される上部電極５２は、製造工程上必ずしも下部電極４８の切欠７２に対応して、切欠７４を設ける必要はないが、切欠７４を設けなかった場合に、抵抗体膜７６を形成すると、抵抗体膜７６と上部電極５２との間で不要な容量を持つようになり、インピーダンスを増加させることとなるので、上部電極５２にも、外周からＶ／Ｈ４４のＡｕ膜４４ｂに達し、下部電極４８の切欠７２よりも幅の広い切欠７４を設けている。
【００４１】
この上部電極５２は実施の形態１と同様にＶ／Ｈ４４を介して接地される。したがって上部電極５２と絶縁体膜５０と下部電極４８とで構成されるＭＩＭキャパシタと抵抗体膜７６とが並列接続され、一端がＶ／Ｈ４４を介して接地された構成となっている。この構成は実施の形態１の図１のＢ部に相当するものである。
このように構成することによりキャパシタとこれと並列接続された抵抗とを接地する回路構成を、コンパクトに配置することができる。
【００４２】
実施の形態５．
この実施の形態は、ＧａＡｓ基板の表面にｎ+型半導体層を設けこれをキャパシタの下部電極とし、この上に絶縁体膜および上部電極を設けキャパシタを構成するとともに、Ｖ／Ｈをこの下部電極直下に形成したものである。
図１１はこの実施の形態に係るキャパシタの平面図、図１２は図１１のＸＩＩ−ＸＩＩ断面の断面図である。
図１１および図１２において、８０はこの実施の形態に係るキャパシタ、８２は下部電極としてのｎ+型半導体層である。
【００４３】
この実施の形態５が実施の形態３と相異する点は、実施の形態３が上部電極５２にＶ／Ｈ４４を接続するのに対して、この実施の形態５では下部電極としてのｎ+型半導体層８２にＶ／Ｈ４４を接続する点である。
ｎ+型半導体層８２はエピタキシャル形成したＳｉドープしたＡｌＧａＡｓ層を用いる。このＡｌＧａＡｓ層の上にさらにｎ+ＧａＡｓ層をエピタキシャル形成することにより、エピ抵抗を更に下げることができる。
Ｖ／Ｈ４４はｎ+型半導体層８２の直下に配設されて、Ｖ／Ｈ４４のＡｕ膜４４ｂはｎ+型半導体層８２と接続される。
【００４４】
Ｖ／Ｈ４４はＧａＡｓ基板４２の裏面側からエッチングにより形成し、ｎ+型半導体層８２がＡｌＧａＡｓ層で形成されているので、ｎ+型半導体層８２はエッチング停止層として働く。
ｎ+型半導体層８２の表面上に絶縁体膜５０が形成され、この絶縁体膜５０の表面上に上部電極５２が形成され、キャパシタ８０が構成される。このキャパシタ８０においては、下層電極としてエピタキシャル形成されたｎ+型半導体層８２を用いているので、金属蒸着膜に比べて表面粗さや表面平坦度がより優れているため、キャパシタのバラツキが少なくまた信頼性が向上する。
【００４５】
またＭＭＩＣの場合、チップ内に作り込むＦＥＴ能動素子とエピタキシャル層をキャパシタと共用することが必要となる。例えばＨＥＭＴ構造のエピタキシャル層を用いた場合、下層からＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ／ｎ+ＧａＡｓ構造となっているので、ＡｌＧａＡｓでエッチング停止層を兼ねることができる。このキャパシタを用いたＭＭＩＣの信頼性を向上させることができる。
【００４６】
【発明の効果】
この発明に係るキャパシタ及び半導体装置は以上に説明したような構成を備えているので、以下のような効果を有する。
この発明に係るキャパシタにおいては、第１、第２の主面を貫通する貫通孔を有する半絶縁性の半導体基板と、この半導体基板の貫通孔の周囲の第１の主面に配設され、貫通孔から離隔した内周を有する第１のキャパシタ電極と、この第１のキャパシタ電極の表面上の、貫通孔の周囲に配設された誘電体膜と、この誘電体膜を介して第１のキャパシタ電極と対向して配設された第２のキャパシタ電極と、この第２のキャパシタ電極と接続され、貫通孔を介して第２のキャパシタ電極を第２の主面側に接続する接続導体と、を備えたもので、Ｖ／Ｈの形成による機械的ストレスを第２のキャパシタ電極で受けて、誘電体膜の変形を少なくすることができる。延いては信頼性の高いキャパシタを構成できる。
【００４７】
さらに、第１のキャパシタ電極を第１の主面上に配設された金属膜としたもので、キャパシタを簡単な構成とすることができる。延いては安価なキャパシタを構成できる。
【００４８】
さらに、半導体基板と第１のキャパシタ電極との間にエピタキシャル層をさらに備えたもので、エピタキシャル層の表面の平坦度が高く、第１のキャパシタ電極を薄く形成でき、第１のキャパシタ電極の平坦度も高く構成でき、誘電体膜も薄くすることができる。延いては小型で回路設計の自由度の高いキャパシタを構成することができる。
【００４９】
さらに、第１のキャパシタ電極にその外周から貫通孔に達する切欠をもうけたもので、第１のキャパシタ電極を形成する際のパターンのリフトオフの容易な構成とすることができる。延いては歩留まりの高いキャパシタを構成することができる。
【００５０】
さらに、第１のキャパシタ電極の切欠に対応する切欠を第２のキャパシタ電極に配設するとともに、これらの切欠に対応する第１の主面上に一端が第１のキャパシタ電極と接続され他端が接続導体と接続された抵抗体をさらに配設したもので、所望のインピーダンスを有するキャパシタとこのキャパシタに並列接続された抵抗とをコンパクトに配置することができる。延いては高周波回路装置の小型化を図ることができる。
【００５１】
また、さらに、第１のキャパシタ電極を第１の主面に配設された導電性を有する半導体層としたもので、キャパシタの高さを低くできるとともに、第１のキャパシタ電極の表面の平坦度がよくなり、誘電体膜の厚みを薄くすることができる。延いては小型のキャパシタを構成できる。
【００５２】
また、第１、第２の主面を有する半絶縁性の半導体基板と、この半導体基板の第１の主面に配設された導電性エピタキシャル成長層の第１のキャパシタ電極と、この第１のキャパシタ電極の表面上に配設された誘電体層と、この誘電体層を介して第１のキャパシタ電極と対向して配設された第２のキャパシタ電極と、半導体基板の第２の主面から第１のキャパシタ電極に達する孔部と、第２のキャパシタ電極と接続され、孔部を介して第２のキャパシタ電極を第２の主面側に接続する接続導体と、を備えたもので、第１のキャパシタ電極の表面の平坦度がよくなり、誘電体膜の厚みを薄くすることができる。延いては信頼性が高く小型のキャパシタを構成できる。
【００５３】
またこの発明に係る半導体装置は、請求項１ないし７のいずれか１項に記載のキャパシタと、このキャパシタと電気的に接続された半導体素子と、を備えたもので、小型で信頼性の高い半導体装置を構成することができる。
【図面の簡単な説明】
【図１】  この発明に係るキャパシタを使用したＭＭＩＣの回路図である。
【図２】  この発明に係る半導体装置の断面図である。
【図３】  この発明に係るキャパシタの平面図である。
【図４】  図３のＩＶ−ＩＶ断面の断面図である。
【図５】  この発明に係るキャパシタの平面図である。
【図６】  図５のＶＩ−ＶＩ断面の断面図である。
【図７】  この発明に係るキャパシタの平面図である。
【図８】  図７のＶＩＩＩ−ＶＩＩＩ断面の断面図である。
【図９】  この発明に係るキャパシタの平面図である。
【図１０】  図９のＸ−Ｘ断面の断面図である。
【図１１】  この発明に係るキャパシタの平面図である。
【図１２】  図１１のＸＩＩ−ＸＩＩ断面の断面図である。
【図１３】  従来のＭＩＭキャパシタの平面図である。
【図１４】  図１３のＸＩＶ−ＸＩＶ断面の断面図である。
【図１５】  従来のＭＩＭキャパシタの平面図である。
【図１６】  図１５のＸＶＩ−ＸＶＩ断面の断面図である。
【符号の説明】
１２  半導体素子、４２  半導体基板、４４ａ  貫通孔、４４ｂ  Ａｕ膜、４８，６８，８２  下部電極、５０  絶縁体膜、５２  上部電極、６２  エピタキシャル層、７２，７４  切欠、７６  抵抗体膜。
【図１】
0004402271.tif 000002
【図２】
0004402271.tif 000003
【図３】
0004402271.tif 000004
【図４】
0004402271.tif 000005
【図５】
0004402271.tif 000006
【図６】
0004402271.tif 000007
【図７】
0004402271.tif 000008
【図８】
0004402271.tif 000009
【図９】
0004402271.tif 000010
【図１０】
0004402271.tif 000011
【図１１】
0004402271.tif 000012
【図１２】
0004402271.tif 000013
【図１３】
0004402271.tif 000014
【図１４】
0004402271.tif 000015
【図１５】
0004402271.tif 000016
【図１６】
0004402271.tif 000017