(57)【特許請求の範囲】
【請求項１】
メモリへのアクセスを制御するメモリ制御装置であって、
前記メモリに電源電圧として電圧を供給するメモリ電圧供給手段と、
前記メモリへのアクセスにウエイトを挿入するウエイト挿入手段と、
前記メモリ電圧供給手段及び前記ウエイト挿入手段各々を制御して前記メモリに対するアクセステストを行いそのテスト結果に応じて前記メモリ電圧供給手段の供給電圧を決定するメモリアクセステスト手段と、備え、
前記メモリアクセステスト手段は、前記ウエイト挿入手段をウエイト挿入なしの状態に制御して前記アクセステストの結果がアクセス可となるときの前記メモリ電圧供給手段の供給電圧の最低電圧を検出する第１テスト手段と、
前記第１テスト手段により前記メモリ電圧供給手段の供給電圧がほぼ上限電圧のときに前記アクセステストの結果がアクセス不可であれば、前記ウエイト挿入手段をウエイト挿入ありの状態に制御して前記アクセステストの結果がアクセス可となるときの前記メモリ電圧供給手段の供給電圧の最低電圧を検出する第２テスト手段と、
前記第１テスト手段又は前記第２テスト手段によって検出された最低電圧に基づいて前記メモリ電圧供給手段の供給電圧を決定する電圧決定手段と、を備えることを特徴とするメモリ制御装置。
【請求項２】
前記電圧決定手段は、前記最低電圧にマージン電圧を加えて前記メモリ電圧供給手段の供給電圧を決定することを特徴とする請求項１記載のメモリ制御装置。
【請求項３】
前記第１及び第２テスト手段各々は、前記メモリ電圧供給手段から前記メモリへ前記電源電圧として供給される電圧を下限電圧から前記上限電圧まで段階的に設定し、その電圧設定毎に前記アクセステストを行うことを特徴とする請求項１記載のメモリ制御装置。
【請求項４】
前記メモリアクセステスト手段は、前記メモリ制御装置を備えたシステムのシステム電圧及びシステムクロックの周波数のいずれか一方が上昇又は下降変化したことを検出する検出手段を含み、
前記第１テスト手段は、前記検出手段によって前記システム電圧及び前記システムクロックの周波数のいずれか一方が上昇又は下降変化したことが検出されたときに、前記ウエイト挿入手段をウエイト挿入なしの状態に制御して前記アクセステストの結果がアクセス可となるときの前記メモリ電圧供給手段の供給電圧の最低電圧を検出することを特徴とする請求項１記載のメモリ制御装置。
【請求項５】
メモリへのアクセスを制御するメモリ制御方法であって、
ウエイト挿入なしの状態に制御して前記メモリへのアクセステストの結果がアクセス可となるときのメモリ電圧供給手段から前記メモリに電源電圧として供給される電圧の最低電圧を検出する第１テストステップと、
前記第１テストステップにおける前記メモリ電圧供給手段の出力電圧がほぼ上限電圧のときに前記アクセステストの結果がアクセス不可であれば、ウエイト挿入ありの状態に制御して前記アクセステストの結果がアクセス可となるときの前記メモリ電圧供給手段の供給電圧の最低電圧を検出する第２テストステップと、
前記第１テストステップ又は第２テストステップにおいて検出された最低電圧に基づいて前記メモリ電圧供給手段の供給電圧を決定する電圧決定ステップと、を備えたことを特徴とするメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに対するアクセスを制御するメモリ制御装置及び方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高速化に伴い、メモリバスの高速化が求められている。更に、地球温暖化等の環境問題への関心の高まりから、同時に低消費電力化の要求も大きくなっている。
【０００３】
従来、メモリアクセスタイミングを決定するには、メモリコントローラやメモリデバイスの特性からなるタイミング値を、メモリコントローラに入力し決定される仕組みとなっていた。このため、メモリデバイスの動作周波数、使用するメモリデバイスの種類、メモリデバイスの接続構成などが変更された場合には、そのままの設定では使用できないという問題点があった。
【０００４】
このような問題を解決する方法として、例えば、特許文献１にて提案されているようにウエイト制御部を設けて、装着されているメモリに適したウエイト数を検出し、ウエイトを挿入するメモリ制御装置がある。
【０００５】
また、低消費電力化の技術として、イネーブル信号を用いた電源遮断、クロックゲーティングによるクロック供給の停止、高Ｖt(閾値電圧)トランジスタでの構成などがある。
【特許文献１】特開平９−１０６３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、メモリバスの高速化要求に答えるために、高速なシステムバスに対し、ウエイトを挿入すると、低速なメモリバスにアクセス可能なサイクル数でデータ転送を行うこととなり、データ転送時間が増大し、システムの処理速度の低下を招く。また、低消費電力化については、リーク電流による待機時の消費電力の抑制に関しては効果があるが、動作中の消費電力の抑制には効果が薄いという問題点がある。
【０００７】
そこで、本発明の目的は、メモリに対するアクセスの高速化と共に低消費電力化を図ることができるメモリ制御装置及び方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明のメモリ制御装置は、メモリへのアクセスを制御するメモリ制御装置であって、前記メモリに電源電圧として電圧を供給するメモリ電圧供給手段と、前記メモリへのアクセスにウエイトを挿入するウエイト挿入手段と、前記メモリ電圧供給手段及び前記ウエイト挿入手段各々を制御して前記メモリに対するアクセステストを行いそのテスト結果に応じて前記メモリ電圧供給手段の供給電圧を決定するメモリアクセステスト手段と、備え、前記メモリアクセステスト手段は、前記ウエイト挿入手段をウエイト挿入なしの状態に制御して前記アクセステストの結果がアクセス可となるときの前記メモリ電圧供給手段の供給電圧の最低電圧を検出する第１テスト手段と、前記第１テスト手段により前記メモリ電圧供給手段の供給電圧がほぼ上限電圧のときに前記アクセステストの結果がアクセス不可であれば、前記ウエイト挿入手段をウエイト挿入ありの状態に制御して前記アクセステストの結果がアクセス可となるときの前記メモリ電圧供給手段の供給電圧の最低電圧を検出する第２テスト手段と、前記第１テスト手段又は第２テスト手段によって検出された最低電圧に基づいて前記メモリ電圧供給手段の供給電圧を決定する電圧決定手段と、を備えることを特徴としている。
【０００９】
本発明のメモリ制御方法は、メモリへのアクセスを制御するメモリ制御方法であって、ウエイト挿入なしの状態に制御して前記メモリへのアクセステストの結果がアクセス可となるときのメモリ電圧供給手段から前記メモリに電源電圧として供給される電圧の最低電圧を検出する第１テストステップと、前記第１テストステップにおける前記メモリ電圧供給手段の出力電圧がほぼ上限電圧のときに前記アクセステストの結果がアクセス不可であれば、ウエイト挿入ありの状態に制御して前記アクセステストの結果がアクセス可となるときの前記メモリ電圧供給手段の供給電圧の最低電圧を検出する第２テストステップと、前記第１テストステップ又は第２テストステップにおいて検出された最低電圧に基づいて前記メモリ電圧供給手段の供給電圧を決定する電圧決定ステップと、を備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、先ず、ウエイト無しの状態でアクセス可能なメモリへの供給電圧の最低電圧を検出することができた場合にはその検出最低電圧に基づいてメモリへの供給電圧を決定し、アクセス可能な最低電圧を検出できなかった場合には、ウエイト有りの状態でアクセス可能なメモリへの供給電圧の最低電圧を検出することができた場合にはその検出最低電圧に基づいてメモリへの供給電圧を決定するので、メモリの消費電力を低く抑えることができると共にメモリアクセスの高速化を図ることが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１２】
図１は本発明の第１の実施例としてメモリ制御装置を示している。このメモリ制御装置は、通信システム等のシステム内に備えられた装置であって、メモリコントローラ１００、メモリモジュール１１０、及びメモリ供給電圧制御回路１２０を備えている。
【００１３】
メモリコントローラ１００は、システムのＣＰＵ（図示せず）とシステムバスを介してデータ伝送を行うシステムバスインターフェイス１０１と、メモリモジュール１１０とデータ伝送を行うデータ送受信モジュール１０２と、メモリモジュール１１０に対するデータアクセスのテストを行うメモリアクセステスト回路１０３と、メモリモジュール１１０へのデータアクセスを行う際のパラメータを格納するパラメータ設定レジスタ１０４とを有する。
【００１４】
更に、メモリアクセステスト回路１０３は、メモリテスト回路１０５、メモリ供給電圧制御信号生成回路１０６、及びメモリウエイト調整回路１０７で構成される。
【００１５】
メモリテスト回路１０５としては、例えばメモリモジュール１１０の製造テストに使用される実速度動作メモリＢＩＳＴ（built in self-test）回路が使用可能である。
【００１６】
メモリコントローラ１００は、システムバスインターフェイス１０１を介してシステムバスに接続され、データ送受信モジュール１０２を介してメモリモジュール１１０と接続され、メモリアクセステスト回路１０３内のメモリ供給電圧制御信号生成回路１０６を介してメモリ供給電圧制御回路１２０に接続される。また、メモリコントローラ１００には電源電圧として、システム電圧Ｖcが供給される。
【００１７】
メモリモジュール１１０には、電源電圧として、メモリ供給電圧制御回路１２０で生成されたメモリ電圧Ｖｍが供給される。
【００１８】
次に、かかる構成のメモリ制御装置のメモリアクセステスト動作について説明する。メモリアクセステスト動作は例えば、システム電源オン時の初期動作として行われる。
【００１９】
先ず、メモリアクセステストのために、メモリ供給電圧制御回路１２０からメモリモジュール１１０へメモリ電圧Ｖｍとして動作可能な下限電圧が供給される（ステップＳ１）。メモリアクセステスト回路１０３内に設けられたメモリテスト回路１０５がデータ送受信モジュール１０２を介して、メモリモジュール１１０に対してアクセステストを実施して正常にアクセステストが完了したか否かを判別する（ステップＳ２）。正常にアクセステスト完了（アクセス可）とはウエイト(wait)無しの場合にはＣＰＵからの読み出し指示発生時のシステムクロックの立ち上がりからの次の立ち上がりまでの１サイクルの範囲内にメモリモジュール１１０からのデータ出力があることである。ウエイト有りの場合にはＣＰＵからの読み出し指示発生時のシステムクロックの立ち上がりからのその２つ先の立ち上がりまでの２サイクルの範囲内にメモリモジュール１１０からのデータ出力があることである。ウエイトは１サイクル（１cycle access)に相当する期間である。
【００２０】
通常、メモリモジュールは、供給される電圧が上昇するほどアクセスタイムが短くなるという特徴を持っている。よって、正常にアクセステストが完了できなかった場合には、メモリアクセステスト回路１０３内のメモリ供給電圧制御信号生成回路１０６はメモリモジュール１１０に供給するメモリ電圧Ｖｍを所定電圧だけ上げるようにメモリ供給電圧制御回路１２０を制御する（ステップＳ３）。
【００２１】
ステップＳ３の実行後、メモリ供給電圧制御信号生成回路１０６はメモリモジュール１１０に供給するメモリ電圧Ｖｍが上限電圧に達したか否かを判別する（ステップＳ４）。メモリモジュール１１０の動作電圧及びメモリ供給電圧制御回路１２０の供給可能電圧には上限があるため、メモリ電圧Ｖｍが上限電圧に達しない限りはステップＳ２に戻って正常にアクセステストが完了したか否かが判別される。一方、メモリ電圧Ｖｍが上限電圧に達した場合には、メモリウエイト調整回路１０７がウエイトを設定する（ステップＳ５）。ステップＳ５の実行時には処理はステップＳ１に戻ってメモリ供給電圧制御信号生成回路１０６によってメモリモジュール１１０に供給する電圧Ｖｍを動作可能な下限電圧にするようにメモリ供給電圧制御回路１２０を制御する。
【００２２】
その後、ステップＳ２の実行により、メモリアクセステスト回路１０３が再度、データ送受信モジュール１０２を介して、メモリモジュール１１０に対してアクセステストを実施して、正常にアクセステストが完了したか否かを判別する。
【００２３】
以後、ステップＳ２でアクセステストが正常に完了したことが判別されるまで上記のステップＳ３，Ｓ４，Ｓ５，Ｓ１，Ｓ２の順に処理が繰り返され、繰り返される毎にメモリモジュール１１０に供給されるメモリ電圧Ｖｍが増加される。
【００２４】
ステップＳ２においてアクセステストが正常に完了したと判別した場合には、メモリアクセステスト回路１０３は、アクセステストが正常に完了したときのメモリ供給電圧制御回路１２０に対するメモリ電圧Ｖｍの現設定値（最低電圧）に対し、メモリモジュール１１０の動作マージン確保及びノイズマージン確保のための電圧マージンを付加した電圧値をメモリ電圧Ｖｍの最終設定値とし（ステップＳ６）、それをパラメータ設定レジスタ１０４に書き込む（ステップＳ７）。
【００２５】
図３に示すように、システムクロックの立ち上がり時点Ｔ１で、ＣＰＵからの読み出し指示が発生したとすると、従来装置では例えば、図３（ａ）に示すように読み出し指示に対してメモリモジュールからのデータ出力は次のクロックの立ち上がり時点Ｔ２直後からのValidで示された期間となり、メモリコントローラからのＣＰＵへのデータ出力は更に１サイクル遅れのクロックの立ち上がり時点Ｔ３直後からのValidで示された期間となる。
【００２６】
これに対し、上記の第１の実施例のメモリ制御装置ではシステムクロックの立ち上がり時点Ｔ１からの１サイクル内においてウエイト設定なくメモリ電圧Ｖｍの増大制御だけでアクセステストが正常に完了した場合には、読み出し指示に対してメモリモジュール１１０からのデータ出力は図３（ｂ）に示すように時点Ｔ２より前からのValidで示された期間となり、メモリコントローラ１００からのＣＰＵへのデータ出力はクロックの立ち上がり時点Ｔ２直後からのValidで示された期間となる。なお、図３における電圧上昇制御可能範囲は下限電圧から上限電圧までの範囲である。
【００２７】
また、上記の第１の実施例のメモリ制御装置ではクロックの立ち上がり時点Ｔ１からのサイクル内においてメモリ電圧Ｖｍの増大制御で上限値に達した後にウエイト設定したことによりアクセステストが正常に完了した場合には、読み出し指示に対してメモリモジュール１１０からのデータ出力は図３（ｃ）に示すように時点Ｔ２からの１サイクル内に開始時点を有するValidで示された期間となり、メモリコントローラ１００からのＣＰＵへのデータ出力はクロックの立ち上がり時点Ｔ３直後からのValidで示された期間となる。
【００２８】
以上のように、上記の第１の実施例によれば、メモリコントローラ１００内に設けたメモリアクセステスト回路１０３でのアクセステストの結果によって、メモリ供給電圧制御回路１２０に対しての供給電圧の最適化を行うことにより、メモリモジュール１１０のアクセスタイムが改善され、無駄なウエイトの挿入が不要となり、メモリバスのデータ転送時間の短縮が図れる。
【００２９】
また、メモリ供給電圧制御回路１２０での供給電圧の最適化にて、制御可能な電圧範囲を超えるなどして、メモリモジュール１１０のアクセスタイムの改善が不可能だった場合でも、従来の方法に比べ、メモリモジュール１１０への供給電圧の最適化が図れることにより、メモリモジュール１１０の動作消費電力の削減が図れる。
【００３０】
図４は本発明の他の実施例（第２の実施例）を示している。図４のメモリ制御装置は、システム電圧Ｖｃ及びシステムクロック周波数を個別に設定することができる装置であって、図１の装置の構成に加えて、クロック生成回路２１０、及びシステム供給電圧生成回路２２０を備えている。
【００３１】
メモリコントローラ１００及びメモリモジュール１１０には、クロック生成回路２１０からシステムクロックが供給される。
【００３２】
また、メモリコントローラ１００には、システム供給電圧生成回路２２０から電源電圧Ｖｃが供給される。
【００３３】
メモリコントローラ１００内のメモリアクセステスト回路１０３には、クロック生成回路２１０内の周波数設定レジスタ２１１及びシステム供給電圧生成回路２２０内の電圧設定レジスタ２２１が接続されている。クロック生成回路２１０はシステムクロックの周波数の設定値を周波数設定レジスタ２１１に保存する。システム供給電圧生成回路２２０はシステム電圧Ｖｃの設定値を電圧設定レジスタ２２１に保存する。周波数設定レジスタ２１１からはシステムクロックの周波数の設定値を示す周波数設定信号がメモリアクセステスト回路１０３に供給され、電圧設定レジスタ２２１からはシステム電圧Ｖｃの電圧の設定値を示す電圧設定信号がメモリアクセステスト回路１０３に供給される。
【００３４】
メモリアクセステスト回路１０３の構成は、図１の装置のものと同様である。
【００３５】
次に、かかる構成の図４のメモリ制御装置の動作について説明する。
【００３６】
図５に示すように、メモリアクセステスト回路１０３は、システム供給電圧生成回路２２０内の電圧設定レジスタ２２１から得られる電圧設定信号に応じてシステム電圧Ｖｃが上昇又は下降変化したか否かを判別する（ステップＳ１１）。システム電圧Ｖｃに変化がない場合にはクロック生成回路２１０内の周波数設定レジスタ２１１から得られる周波数設定信号に応じてシステムクロック周波数が上昇又は下降変化したか否かを判別する（ステップＳ１２）。システムクロック周波数に変化がない場合に処理が一旦終了される。
【００３７】
システム電圧Ｖｃが上昇した場合或いはシステムクロック周波数が上昇した場合には、ステップＳ２が実行されてメモリアクセステスト回路１０３内に設けられたメモリテスト回路１０５がデータ送受信モジュール１０２を介して、メモリモジュール１１０に対してアクセステストを実施して正常にアクセステストが完了したか否かを判別する。正常にアクセステストが完了しない場合には、ステップＳ２でアクセステストが正常に完了したことが判別されるまで上記のステップＳ３，Ｓ４，Ｓ５，Ｓ１，Ｓ２の順に処理が繰り返され、繰り返される毎にメモリモジュール１１０に供給されるメモリ電圧Ｖｍが増加される。
【００３８】
ステップＳ２においてアクセステストが正常に完了したと判別した場合には、メモリアクセステスト回路１０３は、上記のステップＳ６及びＳ７を実行してメモリ電圧Ｖｍの最終設定値を決定してそれをパラメータ設定レジスタ１０４に書き込む。
【００３９】
ステップＳ１１でシステム電圧Ｖｃが下降した場合或いはステップＳ１２でシステムクロック周波数が下降した場合には、メモリウエイト調整回路１０７がウエイトの設定をクリアさせてウエイト無しとする（ステップＳ１３）。ステップＳ１３の実行後、メモリアクセステスト回路１０３内に設けられたメモリテスト回路１０５がデータ送受信モジュール１０２を介して、メモリモジュール１１０に対してアクセステストを実施して正常にアクセステストが完了したか否かを判別する（ステップＳ１４）。
【００４０】
ステップＳ１４でアクセステストが正常に完了しなかった場合には、ステップＳ３の実行に移行し、ステップＳ２でアクセステストが正常に完了したことが判別されるまで上記のステップＳ３，Ｓ４，Ｓ５，Ｓ１，Ｓ２の順に処理が繰り返される。
【００４１】
ステップＳ１４でアクセステストが正常に完了した場合には、メモリ供給電圧制御信号生成回路１０６はメモリモジュール１１０に供給するメモリ電圧Ｖｍを所定電圧だけ下げるようにメモリ供給電圧制御回路１２０を制御する（ステップＳ１５）。
【００４２】
ステップＳ１５の実行後、メモリ供給電圧制御信号生成回路１０６はメモリモジュール１１０に供給するメモリ電圧Ｖｍが下限電圧に達したか否かを判別する（ステップＳ１６）。メモリ電圧Ｖｍが下限電圧に達しない限りはステップＳ１４に戻って正常にアクセステストが完了したか否かが判別される。一方、メモリ電圧Ｖｍが下限電圧に達した場合には、メモリ供給電圧制御回路１２０からメモリモジュール１１０へメモリ電圧Ｖｍとして動作可能な下限電圧が供給され（ステップＳ１７）、そしてステップＳ６及びＳ７の実行によりメモリ電圧Ｖｍの最終設定値を決定してそれをパラメータ設定レジスタ１０４に書き込む。
【００４３】
第２の実施例においては、図６(a)に示すように、周波数が変更される前のシステムクロックの立ち上がり時点Ｔ１で、ＣＰＵからの読み出し指示が発生したとすると、ウエイト設定がないため立ち上がり時点Ｔ１からの１サイクル内においてアクセステストが正常に完了した場合には、読み出し指示に対してメモリモジュール１１０からのデータ出力は次の立ち上がり時点Ｔ２より前からのValidで示された期間となり、メモリコントローラ１００からのＣＰＵへのデータ出力はクロックの立ち上がり時点Ｔ２直後からのValidで示された期間となる。
【００４４】
その後、システムクロックの周波数が図６(b)に示すように低くされたとすると、ステップＳ１４のメモリアクセステストの結果に応じてメモリ電圧Ｖｍが低下され（アクセステストが正常に完了しなかった場合にはステップＳ２のメモリアクセステストの結果に応じてメモリ電圧Ｖｍが増加され）、これにより周期数変更後のシステムクロックの立ち上がり時点Ｔ１から次の立ち上がり時点Ｔ２’までの１サイクル内においてメモリモジュール１１０からデータ出力があるようにされる。よって、図６(b)に示す例ではメモリモジュール１１０からデータ出力は時点Ｔ２’直前からのValidで示された期間に変更され、メモリコントローラ１００からのＣＰＵへのデータ出力はクロックの立ち上がり時点Ｔ２’直後からのValidで示された期間となる。
【００４５】
また、第２の実施例においては、図７(a)に示すように、周波数が変更される前のシステムクロックの立ち上がり時点Ｔ１で、ＣＰＵからの読み出し指示が発生したとすると、ウエイト設定があるためその立ち上がり時点Ｔ１からの２サイクル内においてアクセステストが正常に完了した場合には、読み出し指示に対してメモリモジュール１１０からのデータ出力は次の立ち上がり時点Ｔ２直後のValidで示された期間となり、メモリコントローラ１００からのＣＰＵへのデータ出力は更に１サイクル遅れたクロックの立ち上がり時点Ｔ３直後からのValidで示された期間となる。
【００４６】
その後、システムクロックの周波数が図７(b)に示すように低くされたとすると、ステップＳ１３でウエイト設定が解除され、ステップＳ１４のメモリアクセステストの結果に応じてメモリ電圧Ｖｍが低下され（アクセステストが正常に完了しなかった場合にはステップＳ２のメモリアクセステストの結果に応じてメモリ電圧Ｖｍが増加され）、これにより周期数変更後のシステムクロックの立ち上がり時点Ｔ１から次の立ち上がり時点Ｔ２’までの１サイクル内においてメモリモジュール１１０からデータ出力があるようにされる。よって、図７(b)に示す例ではメモリモジュール１１０からデータ出力は時点Ｔ２’直前からのValidで示された期間に変更され、メモリコントローラ１００からのＣＰＵへのデータ出力はクロックの立ち上がり時点Ｔ２’直後からのValidで示された期間となる。
【００４７】
以上のように、第２の実施例によれば、メモリアクセステスト回路１０３にて周波数設定レジスタ２１１、及び電圧設定レジスタ２２１の設定値を反映したアクセステストを実施することにより、メモリモジュール１１０に対するアクセスパラメータの最適化の他、動作クロック周波数や電圧変化におけるメモリモジュール１１０への供給電圧Ｖｍの最適化も実施可能であり、メモリモジュールのアクセスタイム改善効果の他に、図６(b)に示したように、例えばシステムクロック周波数の低周波数化などにより、メモリモジュール１１０のアクセスタイムに余裕ができた際に、メモリモジュール１１０への供給電圧を低く制御することによって供給電圧の最適化を図ることができ、これによりメモリモジュール１１０の低消費電力化効果をも合わせて得られるようになる。
【００４８】
また、図７(b)に示したようにシステムクロック周波数の低周波数化などにより、高周波数時に設定されていたウエイトが不要になる場合には、メモリアクセスに要するクロックサイクル数を改善可能であるので、メモリバスのデータ転送時間の短縮を図ることができる。
【００４９】
なお、上記の第１及び第２の実施例では１ウエイトの挿入を示しているが、ウエイト数はこれに限らず、２ウエイト以上であっても良い。
【００５０】
本発明はメモリモジュールを使用し、メモリアクセスを行う全ての半導体集積回路に適用可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施例を示すブロック図である。
【図２】図１の装置中のメモリコントローラのメモリアクセステスト動作を示すフローチャートである。
【図３】システムクロックに対するデータ出力タイミングを示す図である。
【図４】本発明の第２の実施例を示すブロック図である。
【図５】図４の装置中のメモリコントローラのメモリアクセステスト動作を示すフローチャートである。
【図６】システムクロックの周波数の変化前と変化後のシステムクロックに対するデータ出力タイミングを示す図である。
【図７】システムクロックの周波数の変化前と変化後のシステムクロックに対するデータ出力タイミングを示す図である。
【符号の説明】
【００５２】
１００  メモリコントローラ
１１０  メモリモジュール
１２０  メモリ供給電圧制御回路
２１０  クロック生成回路
２２０  システム供給電圧生成回路
【図１】
0004465539.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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