(57)【特許請求の範囲】
【請求項１】
第１の電源端子と当該第１の電源端子とは異なる電位の第２の電源端子との間に抵抗とキャパシタとを直列接続してなる直列回路と、
上記直列回路の上記抵抗と上記キャパシタとの接続点に入力端子を接続した第１のＣＭＯＳインバータと、上記第１のＣＭＯＳインバータの出力端子を入力端子に接続した第２のＣＭＯＳインバータと、ゲートを上記第２のＣＭＯＳインバータの出力端子に接続し、上記第１の電源端子と上記第１のＣＭＯＳインバータの出力端子との間にソース、ドレインを接続した第１導電型の第１のＭＯＳトランジスタとを備えるシュミットバッファと、
上記第２のＣＭＯＳインバータの出力端子を入力端子に接続した第３のＣＭＯＳインバータとを備え、
上記第１のＭＯＳトランジスタのスレッショルド電圧の大きさを、上記第１のＣＭＯＳインバータを構成する上記第１の導電型とは逆の導電型の第２のＭＯＳトランジスタのスレッショルド電圧よりも小さくしてあるとともに、上記第１、第２の電源端子間の電圧が上記各スレッショルド電圧よりも大きく所定の特定電圧よりも小さいときには上記第１のＭＯＳトランジスタのドレイン電流が上記第２のＭＯＳトランジスタのドレイン電流よりも大きく、上記第１、第２の電源端子間の電圧が上記特定電圧よりも大きいときには上記第１のＭＯＳトランジスタのドレイン電流が上記第２のＭＯＳトランジスタのドレイン電流よりも小さくなるように上記第１、第２のＭＯＳトランジスタの特性を設定した
ことを特徴とするパワーオンリセット回路。
【請求項２】
上記第３のＣＭＯＳインバータは、出力端子からの出力を上記第１、第２の電源端子間の電圧を電源電圧とする他の回路に当該回路をリセットするリセット出力信号として与えるものであり、上記特定電圧は、上記他の回路の通常動作が可能な最低の上記電源電圧より低く、上記他の回路の上記リセット動作が可能な最低の上記電源電圧以上であることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
上記第１、第２のＭＯＳトランジスタの不純物濃度および／またはサイズの設定によって上記特性とされることを特徴とする請求項１または２に記載のパワーオンリセット回路。
【請求項４】
上記第１、第２のＭＯＳトランジスタはそれぞれＰチャネル型、Ｎチャネル型のＭＯＳトランジスタであり、上記第１のＭＯＳトランジスタのチャネル長、チャネル幅をそれぞれＬｐ、Ｗｐとし、上記第２のＭＯＳトランジスタのチャネル長、チャネル幅をそれぞれＬｎ、Ｗｎとすると、ＬｐはＬｎの１／４以下であり、Ｋ１＝Ｗｐ／ＬｐはＫ２＝Ｗｎ／Ｌｎ以下であることを特徴とする請求項３に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパワーオンリセット回路に関し、特に出力段にＭＯＳトランジスタ構成のシュミットバッファを用いたパワーオンリセット回路に関するものである。
【０００２】
【従来の技術】
現在、半導体装置等において電源投入時に目的の回路にリセットをかけてイニシャライズするためのものとして、ＣＲ時定数を利用したパワーオンリセット回路が広く用いられており、このようなパワーオンリセット回路としては例えば図５に示すようなものがある。これは、グランドレベル、すなわち、０Ｖの電源端子ＶＳＳと例えば３．０Ｖの電源端子ＶＤＤとの間に抵抗５Ｒ、キャパシタ５Ｃとを直列に接続し、抵抗５Ｒとキャパシタ５Ｃとの接続点５Ａをシュミットバッファ５１の入力端子に接続し、シュミットバッファ５１の出力端子をインバータ５２の入力端子に接続してなり、インバータ５２の出力端子からリセット出力信号を出力するものである。
【０００３】
シュミットバッファ５１は、前段の出力端子を後段の入力端子に接続するように縦続接続されたＣＭＯＳインバータ５３、５４と、これらＣＭＯＳインバータ５３、５４の接続点にドレインを接続し、ゲートをＣＭＯＳインバータ５４の出力端子に接続したＰチャネル型のＭＯＳトランジスタ５５とからなり、ＣＭＯＳインバータ５４の出力端子をその出力端子としてある。ＣＭＯＳインバータ５３はそのスレッショルド電圧より低い電位の入力信号に対して“Ｈ”を出力し、ＣＭＯＳインバータ５４はこれに応答して出力信号を“Ｌ”とする。シュミットバッファ５１のスレッショルド電圧以上の電位の入力信号がＣＭＯＳインバータ５３の入力端子に印加され、ＣＭＯＳインバータ５４の出力信号によりオンとされていたＭＯＳトランジスタ５５をオフとする電位にＣＭＯＳインバータ５４の出力信号の電位が上昇するまで、ＣＭＯＳインバータ５４の出力は“Ｌ”とされ、シュミットバッファとしての動作が実現される。なお、このようなシュミットバッファ５１にあっては、これを構成する各Ｐチャネル型のＭＯＳトランジスタ、Ｎチャネル型のＭＯＳトランジスタのそれぞれのスレッショルド電圧をＶｔｈｐ、Ｖｔｈｎとすると、｜ｖｔｈｐ｜＝｜ｖｔｈｎ｜とされ、またこれらの駆動能力、言い換えればドレイン電流、も等しくされていた。
【０００４】
以上のように構成されるパワーオンリセット回路の動作は次の通りである。図６に示すように電源投入時では、キャパシタ５Ｃの両端がグランドレベルであり、シュミットバッファ５１のスレッショルド電圧より低いことから、インバータ５２からのリセット出力信号が“Ｈ”となる。その後、抵抗５Ｒを介してキャパシタ５Ｃに徐々に電荷が充電され、接続点５Ａの電位がシュミットバッファ５１のスレッショルド電圧より高くなると、インバータ５２からのリセット出力信号が“Ｌ”となる。
【０００５】
【発明が解決しようとする課題】
図５のパワーオンリセット回路では、電源電圧の立ち上がりが速い場合には上述の動作は有効となるが、電源電圧の立ち上がりが遅い場合、例えば、電源電圧の供給源であるバッテリーの電圧低下時等では、電源電圧が十分上がりきらない内は各ＣＭＯＳインバータを構成するＭＯＳトランジスタのオン、オフ状態が不定であり出力の状態も不定になる。これに対して端子５Ａの電位は電源電圧とともに上昇するため、電源電圧が低い時点で既にキャパシタ５Ｃが充電されて接続点５Ａの電位がＣＭＯＳインバータ５３を構成するＮチャネル型のＭＯＳトランジスタのスレッショルド電圧に達し、イニシャライズする目的の回路が十分に動作する電源電圧に達するまでリセット出力信号を持続することができず、最悪の場合、図７に示すようにリセット出力信号を発生できなかった。
【０００６】
このような電源電圧の立ち上がりが遅い場合にも対応するために、抵抗５Ｒ、キャパシタ５Ｃのサイズを大きくすることは回路規模を増大させるため、好ましい解決策とは言い難い。
【０００７】
本発明の目的は、バッテリーの電圧低下時等の電源電圧の立ち上がりの遅い場合にも確実なパワーオンリセットが可能で回路規模を抑えたパワーオンリセット回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明のパワーオンリセット回路は、第１の電源端子と当該第１の電源端子とは異なる電位の第２の電源端子との間に抵抗とキャパシタとを直列接続してなる直列回路と、上記直列回路の上記抵抗と上記キャパシタとの接続点に入力端子を接続した第１のＣＭＯＳインバータと、上記第１のＣＭＯＳインバータの出力端子を入力端子に接続した第２のＣＭＯＳインバータと、ゲートを上記第２のＣＭＯＳインバータの出力端子に接続し、上記第１の電源端子と上記第１のＣＭＯＳインバータの出力端子との間にソース、ドレインを接続した第１導電型の第１のＭＯＳトランジスタとを備えるシュミットバッファと、上記第２のＣＭＯＳインバータの出力端子を入力端子に接続した第３のＣＭＯＳインバータとを備え、上記第１のＭＯＳトランジスタのスレッショルド電圧の大きさを、上記第１のＣＭＯＳインバータを構成する上記第１の導電型とは逆の導電型の第２のＭＯＳトランジスタのスレッショルド電圧よりも小さくしてあるとともに、上記第１、第２の電源端子間の電圧が上記各スレッショルド電圧よりも大きく所定の特定電圧よりも小さいときには上記第１のＭＯＳトランジスタのドレイン電流が上記第２のＭＯＳトランジスタのドレイン電流よりも大きく、上記第１、第２の電源端子間の電圧が上記特定電圧よりも大きいときには上記第１のＭＯＳトランジスタのドレイン電流が上記第２のＭＯＳトランジスタのドレイン電流よりも小さくなるように上記第１、第２のＭＯＳトランジスタの特性を設定したことを特徴とする。
【０００９】
上記第３のＣＭＯＳインバータは、出力端子からの出力を上記第１、第２の電源端子間の電圧を電源電圧とする他の回路に当該回路をリセットするリセット出力信号として与えるものであり、上記特定電圧は、上記他の回路の通常動作が可能な最低の上記電源電圧より低く、上記他の回路の上記リセット動作が可能な最低の上記電源電圧以上であることが好ましい。
【００１０】
上記第１、第２のＭＯＳトランジスタの不純物濃度および／またはサイズの設定によって上記特性とされることも好ましい。
【００１１】
上記第１、第２のＭＯＳトランジスタはそれぞれＰチャネル型、Ｎチャネル型のＭＯＳトランジスタであり、上記第１のＭＯＳトランジスタのチャネル長、チャネル幅をそれぞれＬｐ、Ｗｐとし、上記第２のＭＯＳトランジスタのチャネル長、チャネル幅をそれぞれＬｎ、Ｗｎとすると、ＬｐはＬｎの１／４以下であり、Ｋ１＝Ｗｐ／ＬｐはＫ２＝Ｗｎ／Ｌｎ以下であることも好ましい。
【００１２】
【発明の実施の形態】
次に本発明の実施の形態を実施例に基づき詳細に説明する。図１は本発明の実施例のパワーオンリセット回路の構成を示す電気回路図である。
【００１３】
抵抗Ｒ、キャパシタＣとは直列接続され、グランドレベル、すなわち、０Ｖの電源端子ＶＳＳと例えば３．０Ｖの電源端子ＶＤＤとの間に接続される。なお、抵抗ＲはドレインをキャパシタＣに接続し、ソースを電源端子ＶＤＤに接続し、ゲートを電源端子ＶＳＳに接続したＰチャネル型のＭＯＳトランジスタで構成してある。これに限らず拡散抵抗、薄膜抵抗で形成してもよい。
【００１４】
シュミットバッファ１の入力端子ＩＮ1は抵抗ＲとキャパシタＣとの接続点Ａに接続し、シュミットバッファ１の出力端子ＯＵＴ1をリセット出力信号を出力するＣＭＯＳインバータ２の入力端子ＩＮ２に接続してある。ＣＭＯＳインバータ２の出力端子ＯＵＴ２はリセット出力信号が出力し、この出力端子ＯＵＴ２において本例のパワーオンリセット回路は電源投入時にこれよりリセット出力信号を受けてイニシャライズされる他の回路に接続される。本例のパワーオンリセット回路はこのような他の回路とともに１チップに集積化してもよい。
【００１５】
シュミットバッファ１は、前段の出力端子を後段の入力端子に接続するように従属接続されたＣＭＯＳインバータ３、４と、これらＣＭＯＳインバータ３、４の接続点にドレインを接続し、ゲートをＣＭＯＳインバータ４の出力端子に接続したＰチャネル型のＭＯＳトランジスタＰ１とからなり、ＣＭＯＳインバータ４の出力端子をその出力端子ＯＵＴ１としてある。シュミットバッファ１では、ＣＭＯＳインバータ３を構成するＮチャネル型のＭＯＳトランジスタＮ１のスレッショルド電圧をＶthnとし、ＭＯＳトランジスタＰ１のスレッショルド電圧をＶthpとすると、これらが次の関係を満たすように設定されている。
｜Ｖthp｜＜｜Ｖthn｜
さらに、電源投入から電源電圧が｜Ｖthn｜以上となったときには、ＭＯＳトランジスタＰ１の駆動能力すなわちドレイン電流がＭＯＳトランジスタＮ１のそれよりも小さくなるように設定されている。この設定については後述の動作説明において述べる。
【００１６】
次に本例の動作について説明する。先ず電源電圧の立ち上がりが早い場合、すなわち、電源電圧の立ち上がり時間をｔPWRとし、抵抗Ｒ、キャパシタＣのＲＣ時定数によって決まる時間をｔRCとして、ｔPWR＜ｔRCの場合について図２を参照しながら説明する。同図においてＡは端子Ａの電圧を示し、Ｂは電源電圧を示し、Ｃはリセット出力信号を示してある。
【００１７】
電源投入時では、キャパシタＣの両端はグランドレベルにあり、ＣＭＯＳインバータ３ではＮチャネル型のＭＯＳトランジスタがオフであり、電源電圧の上昇とともにＰチャネル型のＭＯＳトランジスタＰ２がオンとなり、出力端子の電圧が上昇する。これを受けてＣＭＯＳインバータ４の出力端子の電圧が下降し、これはＭＯＳトランジスタＰ１がオンとなることによってもさらに急峻になる。これを受けてＣＭＯＳインバータ２の出力端子の電圧が上昇する。リセット出力信号は略電源電圧とともに立ち上がり、タイミングｔPWRに“Ｈ”となる。
【００１８】
この後、タイミングｔRCに端子Ａの電圧がシュミットバッファ１のスレッショルド電圧に達すると、シュミットバッファ１の出力が“Ｈ”、ＣＭＯＳインバータ２の出力が“Ｌ”となり、リセット出力信号が“Ｌ”となる。
【００１９】
以上のように電源電圧の立ち上がりが早い場合には、従来のパワーオンリセット回路と同様の動作により、リセット出力信号が発生する。
【００２０】
次に電源電圧の立ち上がりが遅い場合、すなわち、ｔPWR＞ｔRCの場合について説明する。ＭＯＳトランジスタＰ１、Ｎ１のドレイン電流はそれぞれ、図３の｜ＩＤＳＰ｜、ＩＤＳＮに示すような特性を持たせてある。同図において電圧ＶＴはＭＯＳトランジスタＰ１、Ｎ１のスレッショルド電圧、｜Ｖｔｈｐ｜、Ｖｔｈｎよりも大きな値の所定の電圧である。ＶＤＤ＜ＶＴの際はＭＯＳトランジスタＰ１、Ｎ１のドレイン電流を｜ＩＤＳＰ｜、ＩＤＳＮとすると、｜ＩＤＳＰ｜がＩＤＳＮよりも大きくなるように、ＶＤＤ＞ＶＴの際は｜ＩＤＳＰ｜がＩＤＳＮよりも小さくなるように、ＭＯＳトランジスタＰ１、Ｎ１が設定されている。
【００２１】
電源投入から電源電圧が上昇し、ＭＯＳトランジスタＰ１のゲート、ソース間電圧が｜Ｖｔｈｐ｜よりも大きくなると、ＭＯＳトランジスタＰ１のドレイン電流、｜ＩＤＳＰ｜が立ち上がる。これにより、ＣＭＯＳインバータ４の入力端子は、ＭＯＳトランジスタＰ１によって電源端子ＶＤＤ側に強く引かれ、“Ｈ”となる。ＣＭＯＳインバータ４の出力、すなわち、シュミットバッファ１の出力を受けるＣＭＯＳインバータ２の出力端子、すなわち、パワーオンリセット回路の出力端子ＯＵＴ２からは“Ｈ”が出力される。
【００２２】
次に電源電圧がさらに上昇し、ＭＯＳトランジスタＮ１のゲート、ソース間電圧がＶｔｈＮよりも大きくなると、ＭＯＳトランジスタＮ１のドレイン電流、ＩＤＳＮが立ち上がる。これにより、ＣＭＯＳインバータ４の入力端子は、ＭＯＳトランジスタＮ１によって電源端子ＶＳＳ側にも引かれ始める。ＶＤＤ＞ＶＴとなると、｜ＩＤＳＰ｜がＩＤＳＮよりも小さくなり、ＣＭＯＳインバータ４の入力端子は、ＭＯＳトランジスタＮ１によって電源端子ＶＳＳ側に強く引かれ、“Ｌ”となる。これによってパワーオンリセット回路の出力端子ＯＵＴ２からは“Ｌ”が出力される。
【００２３】
以上のように本例では、次に電源電圧の立ち上がりが遅い場合にもリセット出力信号を発生させることができる。図４に示すように確実にリセット出力信号を生成できる効果がある。
【００２４】
さて、上記のようにドレイン電流、｜ＩＤＳＰ｜、ＩＤＳＮを得るＭＯＳトランジスタＰ１、Ｎ１は次の（１）乃至（３）に述べるように実現される。｜ＩＤＳＰ｜、ＩＤＳＮは次式で示され、電源電圧ＶＤＤの２次関数となる。
【数１】
0004531278.tif 000002
Ｋｐ、ＫｎはＭＯＳトランジスタＰ１、Ｎ１のプロセスで決まる定数であり、Ｗｐ、Ｗｎはそれぞれのチャネル幅であり、Ｌｐ、Ｌｎはそれぞれのチャネル長である。
【００２５】
（１）ＶＤＤ＜ＶＴの時
ＶＤＤ＜ＶＴの時では、｜ＩＤＳＰ｜＞ＩＤＳＮとし、｜Ｖｔｈｐ｜＜Ｖｔｈｎとする。これを実現する方法として、プロセス的にこれらスレッショルド電圧Ｖｔｈを変える方法としては、イオン注入によりドレイン、ソース及びチャネル領域の不純物濃度を調整し、例えばＶｔｈｐ＝−０．５Ｖ、Ｖｔｈｎ＝０．８Ｖにする方法がある。その他に、チャネル長Ｌが小さいとスレッショルド電圧Ｖｔｈが下がるショート・チャネル効果を利用する方法がある。この場合、｜Ｖｔｈｐ｜＜Ｖｔｈｎとするためにチャネル長Ｌｐを小さくしてチャネル長Ｌｎは大きくする。例えばＬｐ＝２μｍ、Ｌｎ＝８μｍとする。
【００２６】
（２）ＶＤＤ＞ＶＴの時
ＶＤＤ＞ＶＴの時では｜ＩＤＳＰ｜＜ＩＤＳＮなので、Ｋｐ×Ｗｐ/Ｌｐ＜Ｋｎ×Ｗｎ／Ｌｎにする必要がある。ここで、Ｋｐ、Ｋｎはプロセス固有の定数であり、移動度の違いからＫｐ＜Ｋｎである。（１）でチャネル長Ｌを変えてスレッショルド電圧Ｖｔｈを変える場合は、チャネル長Ｌｐが小、チャネル長Ｌｎが大なので、チャネル幅Ｗｐを小、チャネル幅Ｗｎを大にする。例えばＬｐ＝２μｍ、Ｌｎ＝８μｍ、Ｗｐ＝４μｍであれば、Ｗｎ＝１６μｍ以上とする。
【００２７】
（３）ＶＤＤ＝ＶＴの時
ＶＤＤ＝ＶＴの時では、両者の電流値は等しいので、次式が成り立つ。
【数２】
0004531278.tif 000003
これから、電圧ＶＴは次式で表すことができる。
【数３】
0004531278.tif 000004
具体的数値としてＫｐ＝１５×１０-6ＡＶ-2、Ｗｐ＝４μｍ、Ｌｐ＝２μｍ、｜Ｖｔｈｐ｜＝０．５Ｖ、Ｋｎ＝３０×１０-6ＡＶ-2、Ｗｎ＝１６μｍ、Ｌｎ＝８μｍ、Ｖｔｈｎ＝０．８Ｖとすると、Ａｎ＝７．７５×１０-3、Ａｐ＝５．４８×１０-3となり、ＶＴ＝１．３５Ｖとなる。この電圧値は、製品の最低動作電源電圧以下に設定する必要がある。
【００２８】
上記の様に設定すれば、リセット出力信号はＲＣ時定数だけではなくＭＯＳトランジスタＰ１、Ｎ１のＤＣ的な電圧特性でも決まるため、ＭＯＳトランジスタＰ１、Ｎ１からなる電圧検出機能により電源電圧の立ち上がりが遅い場合においても図４に示すように確実にリセット出力信号を生成できる効果がある。
【００２９】
【発明の効果】
本発明のパワーオンリセット回路では、第１の電源端子と当該第１の電源端子とは異なる電位の第２の電源端子との間に抵抗とキャパシタとを直列接続してなる直列回路と、上記直列回路の上記抵抗と上記キャパシタとの接続点に入力端子を接続した第１のＣＭＯＳインバータと、上記第１のＣＭＯＳインバータの出力端子を入力端子に接続した第２のＣＭＯＳインバータと、ゲートを上記第２のＣＭＯＳインバータの出力端子に接続し、上記第１の電源端子と上記第１のＣＭＯＳインバータの出力端子との間にソース、ドレインを接続した第１導電型の第１のＭＯＳトランジスタとを備えるシュミットバッファと、上記第２のＣＭＯＳインバータの出力端子を入力端子に接続した第３のＣＭＯＳインバータとを備え、上記第１のＭＯＳトランジスタのスレッショルド電圧の大きさを、上記第１のＣＭＯＳインバータを構成する上記第１の導電型とは逆の導電型の第２のＭＯＳトランジスタのスレッショルド電圧よりも小さくしてあるとともに、上記第１、第２の電源端子間の電圧が上記各スレッショルド電圧よりも大きく所定の特定電圧よりも小さいときには上記第１のＭＯＳトランジスタのドレイン電流が上記第２のＭＯＳトランジスタのドレイン電流よりも大きく、上記第１、第２の電源端子間の電圧が上記特定電圧よりも大きいときには上記第１のＭＯＳトランジスタのドレイン電流が上記第２のＭＯＳトランジスタのドレイン電流よりも小さくなるように上記第１、第２のＭＯＳトランジスタの特性を設定してある。このため、リセット出力信号は上記抵抗と上記キャパシタとによるＲＣ時定数だけではなく上記第１、第２のＭＯＳトランジスタのＤＣ的な電圧特性でも決まるため、上記第１、第２のＭＯＳトランジスタからなる電圧検出機能により電源電圧の立ち上がりが遅い場合においても確実にリセット出力信号を生成させることが可能となる。
【００３０】
特に上記特定電圧は上記第１、第２の電源端子間の電圧を電源電圧とする他の回路の通常動作が可能な最低の上記電源電圧より低く、上記リセット出力信号によりリセット動作が可能な最低の上記電源電圧以上とすれば、電源電圧変動の大きなバッテリー駆動の回路においても低い電源電圧にあってもリセット出力信号を発生させることができ、他の回路のイニシャライズを確実に行うことが可能となる。
【００３１】
また、上記第１、第２のＭＯＳトランジスタの不純物濃度および／またはサイズの設定によって上記特性を得ることが可能であり、特に上記第１、第２のＭＯＳトランジスタをそれぞれＰチャネル型、Ｎチャネル型のＭＯＳトランジスタととし、上記第１のＭＯＳトランジスタのチャネル長、チャネル幅をそれぞれＬｐ、Ｗｐとし、上記第２のＭＯＳトランジスタのチャネル長、チャネル幅をそれぞれＬｎ、Ｗｎとすると、ＬｐはＬｎの１／４以下とし、Ｋ１＝Ｗｐ／ＬｐはＫ２＝Ｗｎ／Ｌｎ以下とすることによって上記特性が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例のパワーオンリセット回路の構成を説明する電気回路図。
【図２】図１のパワーオンリセット回路のリセット出力信号を示す波形図。
【図３】図１のパワーオンリセット回路の動作説明のためのドレイン電流―電源電圧特性図。
【図４】図１のパワーオンリセット回路のリセット出力信号を示す波形図。
【図５】従来のパワーオンリセット回路の構成を説明する電気回路図。
【図６】図５のパワーオンリセット回路のリセット出力信号を示す波形図。
【図７】図５のパワーオンリセット回路のリセット出力信号を示す波形図。
【符号の説明】
１    シュミットバッファ
３    第１のＣＭＯＳインバータ（ＣＭＯＳインバータ）
４    第２のＣＭＯＳインバータ（ＣＭＯＳインバータ）
２    第３のＣＭＯＳインバータ（ＣＭＯＳインバータ）
ＶＤＤ  第１の電源端子（電源端子）
ＶＳＳ  第２の電源端子（電源端子）
Ｐ１  第１のＭＯＳトランジスタ（Ｐチャネル型のＭＯＳトランジスタ）
Ｎ１  第２のＭＯＳトランジスタ（Ｎチャネル型のＭＯＳトランジスタ）
【図１】
0004531278.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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