(57)【特許請求の範囲】
【請求項１】
ｎ型の導電性を有するゲート電極を半導体基板の上のゲート誘電体の上方に形成するステップと、
第１取り出し導電スペーサ及び第２取り出し導電スペーサを、ゲート電極の第１サイドウォール及び第２サイドウォールにそれぞれ隣接し、かつ、前記第１取り出し導電スペーサと前記第１サイドウォール、及び、前記第２取り出し導電スペーサと前記第２サイドウォールとの間に、それぞれ誘電体を挟むように形成するステップと、
前記第１取り出し導電スペーサにｎ型不純物をドープしてｎ型導電型にすると共に、前記第２取り出し導電スペーサにｐ型不純物をドープしてｐ型導電型にするステップと、
ソース領域及びドレイン領域を前記第１及び第２取り出し導電スペーサに自己整合するように形成するために、前記半導体基板にｎ型不純物をドープするステップと、
を備え、
前記ドレイン領域は前記第２取り出し導電スペーサに近接して配置され、前記ソース領域は前記第１取り出し導電スペーサに近接して配置される、
トランジスタの製造方法。
【請求項２】
前記ゲート電極と前記第１及び第２取り出し導電スペーサを電気的に接続するシリサイドからなる導電ブリッジを前記ゲート電極上及び前記第１及び第２取り出し導電スペーサ上に形成するステップをさらに備える、請求項１記載のトランジスタの製造方法。
【請求項３】
前記第１及び第２取り出し導電スペーサを形成する前に、エクステンション注入領域を前記ゲート電極に自己整合させて形成するステップをさらに備える、請求項１記載のトランジスタの製造方法。
【請求項４】
前記第１取り出し導電スペーサにドープする操作において、前記半導体基板を６°〜６０°の範囲の注入角に保持しながら前記ｎ型不純物をイオン注入し、前記第２取り出し導電スペーサにドープする操作において、前記半導体基板を−６°〜−６０°の範囲の注入角に保持しながら前記ｐ型不純物をイオン注入する、請求項１記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体形成の分野に関し、特に低リーク及び許容しきい値電圧を示す小型トランジスタを形成するプロセスに関する。
【背景技術】
【０００２】
半導体素子の分野では、トランジスタは高性能及び低電力特性を同時に示す必要がある。これらの２つのパラメータは通常、互いに相容れない。例えば、素子の速度を上げるためにトランジスタのチャネル長を短くすると、サブスレッショルドリーク及びしきい値電圧のような他のパラメータを制御するのが難しくなる。今までの方法では、不純物をドープしたトランジスタチャネルを用いてしきい値電圧を制御して所望範囲に収める。これらのドープチャネルは多くの場合、イオン注入を使用することにより得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、シリコンオンインシュレータ（ＳＯＩ）技術を使用して低消費電力を実現している。更に、ゲート長は各新規プロセス技術を使用して縮小している。ＳＯＩ及びディープサブミクロンデバイスに必要とされるシャローチャネルは、チャネルドープにおける従来のイオン注入を使用して安定して形成するのが困難である。しかしながら、これらのドープチャネルを用いない場合には、十分に低いリーク電流、十分なしきい値電圧、及び許容できる小さいしきい値電圧ばらつきを示すディープサブミクロンデバイスを形成するのが困難である。従って、プロセスのコストまたは複雑さを大きく増やすことなく、短チャネル長、十分なしきい値電圧、及び低いサブスレッショルドリークを有するトランジスタを実現するプロセスを用い、そして結果として得られるこのようなトランジスタを用いることが望まれる。
【課題を解決するための手段】
【０００４】
上に列挙した問題は、ゲート電極のいずれの側にも取り出し導電部を形成する半導体プロセス及び結果として得られるトランジスタにより解決する。取り出し導電部及びゲート電極は個々に不純物がドープされるので、これらの構造の各々はｎ型領域、ｐ型領域、または真性領域とすることができる。ソース／ドレイン領域には、これらの取り出し部の横方向のいずれの側にも配置されるようにイオン注入が行われる。これらの取り出し部には、第１注入角を使用して第１取り出し部にドープし、そして第２注入角を使用して第２取り出し部にドープすることにより個別にドープすることができる。一の実施形態では、異なる不純物のドーピングが行われる取り出し部を使用することにより、しきい値調整用のチャネルイオン注入を行なう必要が無くなるので、トランジスタのチャネル領域はほとんど注入元素には関係しなくなる。
【発明を実施するための最良の形態】
【０００５】
次に、本発明の現時点で好適と思われる実施形態について詳細に説明するが、本発明の実施例は添付の図に示される。ここで、図は簡易化しており、正確な寸法で描いていないことに留意されたい。本明細書における本発明では或る例示の実施形態を参照するが、これらの実施形態は例示のためであって、本発明を制限するために提示するのではないことを理解されたい。次の詳細な記述は、添付の請求項に定義される本発明の技術思想及び技術範囲に含まれる全ての変形例、代替物、及び等価物を包含するために為される。
【０００６】
本明細書において記載するプロセス工程及び構造は、集積回路の形成に関する全プロセスフローを網羅するものではないことを理解かつ認識されたい。本発明は、従来からこの
技術分野において使用される種々の集積回路形成技術に関連する形で実施することができるが、一般的に実施されるプロセス工程の内、本発明を理解するために必要な部分だけが本明細書に含まれている。
【０００７】
概して本発明では、トランジスタゲート電極のサイドウォール上の導電スペーサ構造（本明細書では取り出し部（ｅｘｔｅｎｓｉｏｎｓ）と呼ぶ）を用いるトランジスタの形成方法について考察する。従来のゲート電極構造と共に、導電スペーサは３つの構成部を備えるトランジスタゲートを形成する。３つのゲート構造の各々の極性は個々に制御することができるので、トランジスタは、例えば一の極性の２つの構造と、別の極性の１つの構造を有することができる。このようにして不純物が添加された非対称な取り出し部を形成する機能を備えることにより、非常に短いチャネルを有するトランジスタのしきい値電圧、サブスレッショルドリーク、及びチャネル長を制御する機能が向上するという利点が生じる。
【０００８】
次に、図１を参照すると、ゲート誘電体膜１０４が半導体ウェハ１００の半導体基板１０２を覆って形成される。一実施形態では、ゲート誘電体１０４は、半導体基板１０２の上面を熱酸化することにより形成される二酸化シリコン膜である。基板１０２の熱酸化は、半導体形成プロセスの分野の当業者には公知の方法に従って、ウェハを９００℃超の温度で酸化雰囲気（例えば、Ｏ２，Ｈ２Ｏ）に晒すことにより行われる。本実施形態では、ゲート誘電体１０２は１５〜１５０オングストロームの間のいずれの厚さを有することもできる。他の実施形態では、ゲート誘電体１０４は、４．０超の誘電率を有する「高Ｋ（ｈｉｇｈ  Ｋ）」誘電体である。高Ｋ誘電体は、厚い膜に十分に大きな容量を持たせるためにゲート誘電体膜に使用するのが望ましい。高Ｋ誘電体１０４に使用するのに適する材料としては、ハフニウム酸化物のような種々の金属酸化物化合物だけでなく、アルミニウム酸化物、ハフニウムシリケート、ジルコニウムシリケート、ハフニウムアルミン酸塩、ランタンアルミン酸塩、ジルコニウムアルミン酸塩、及びランタン酸化物を含む他の材料が挙げられる。高Ｋ誘電体に関する更なる情報は、例えばＳａｍａｖｅｄａｍによる「高Ｋ誘電体及び短ゲート長を有するトランジスタ、及びその形成方法」と題する特許文献１（米国特許第６，５１４，８０８号）に記載されている。
【０００９】
半導体基板１０２の上部は通常、シリコンのような単結晶半導体材料を含み、この材料の上に、ゲート誘電体１０４が形成される。移動体デバイス及び無線デバイスのような低電力用途における使用に特に適する一の実施形態では、半導体基板１０２はシリコンオンインシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板であり、この基板では、単結晶シリコンは、ほぼ１０００〜２０，０００オングストロームの範囲の厚さを有する埋め込み酸化膜を覆って形成される非常に薄い（すなわち、１０，０００オングストローム未満の）膜である。
【００１０】
次に図２を参照すると、ゲート電極膜１０６がゲート誘電体１０４を覆って形成される。一の実施形態では、ゲート電極膜１０６は、シランを約５５０〜６５０℃の範囲の温度に維持した反応炉の中で熱分解させることにより形成されるポリシリコン膜である。ポリシリコン膜は無添加シリコンとし堆積させることができ、次にポリシリコン膜に、ｎ型ドーパント（例えば、リン、砒素）またはｐ型ドーパント（例えばボロン）をイオン注入を使用してドープする。他の実施形態では、ポリシリコンには、ｉｎ−ｓｉｔｕ（その場で）または拡散により不純物をドープすることができる。更に別の実施形態では、ゲート電極膜は、ポリシリコンに加えて、またはポリシリコンの代わりに、ゲルマニウム、タンタルシリコン窒化物、チタン窒化物、モリブデン窒化物、またはこれらの組合せを含む材料または化合物を含むことができる。
【００１１】
次に図３によれば、ゲート電極膜１０６をパターニングしてほぼ垂直なサイドウォール
１１２を有するゲート電極を形成する。ゲート電極１１６のパターニングは、この分野では良く知られたフォトリソグラフィ処理及び異方性エッチング法またはドライエッチング法を使用して行なう。フォトリソグラフィ処理では、反射防止コーティング（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ  ｃｏａｔｉｎｇ：ＡＲＣ）及びフォトレジストパターニングを使用する。
【００１２】
次に図４によれば、取り出し誘電体膜１２０をゲート電極１１６を覆うように形成する。一の実施形態では、誘電体膜１２０は、誘電率が約４．０未満の低Ｋ誘電体である。他の実施形態では、誘電体膜１２０は、化学気相成長（ＣＶＤ）法を用いる窒化シリコンから成る膜である。本実施形態では、ＣＶＤ窒化シリコンは、ジクロロシランまたはシラン及びアンモニアを、３００〜８００℃の範囲の温度に維持した反応装置の中で反応させることにより形成することができる。ＣＶＤ酸化シリコンパッド層を窒化シリコンの堆積前にゲート電極１１６を覆うように堆積させて、窒化シリコンがシリコンに接触するときに生じる応力を緩和することができる。ＣＶＤ誘電体膜１２０をほぼコンフォーマルな膜が形成されるように堆積させて、膜構造の内、縦方向に形成される部分の膜厚が膜構造の内、水平方向に形成される部分の膜厚の少なくとも８０％以内に収まるようにする。
【００１３】
誘電体膜１２０は異方性エッチングする、または堆積直後のままの状態とすることができる。誘電体膜１２０をエッチングする場合、この膜の内、ゲート電極１１６のサイドウォールに隣接する部分が残ってゲート電極１１６と、次に堆積する取り出し導電構造との間を絶縁する。誘電体膜を、基板１０２の内、ゲート電極１１６によって覆われない部分を覆うように残して、取り出し導電構造を基板１０２から絶縁することが望ましい。膜１２０をエッチングする場合、基板からの絶縁は、ゲート誘電体１０４の内の、膜１２０のエッチング後に残留する部分によって行われる。更に、膜１２０が酸化シリコンパッド層を覆う窒化シリコンを含む場合、膜１２０のエッチングによって、酸化シリコンを残しながら窒化シリコンが除去されることが好ましい。
【００１４】
一つ以上のイオン注入工程は誘電体膜１２０の形成後に実施することができる。一の実施形態では、一つ以上のエクステンション注入を行ってソースドレインエクステンション領域１１８を、基板１０２の内、ゲート電極１１６によって覆われない部分に導入する。ソース／ドレインエクステンション領域はＬＤＤ領域１１８と呼ぶこととして、上に述べた、以下に更に説明する取り出し導電部と混同しないようにする。ＬＤＤ注入領域１１８は、結果として得られる素子のしきい値電圧及び実効チャネル長を制御するために望ましい。しかしながら、基板１０２をＳＯＩとする実施形態では、高ドーズイオン注入は、十分な量のドーパントを非常に浅いシリコン基板の内部に留めることが難しいので望ましくない。この問題に対処するために、ＬＤＤ注入は、プロセスの或る実施形態では全く行わないようにすることができ、この場合、しきい値電圧制御は複数の取り出し部の内の一つの取り出し部の導電型を変えることにより行なう（これについては以下に詳細に記載する）。
【００１５】
次に図５によれば、取り出し導電スペーサ膜１２４を誘電体膜１２０を覆うように堆積させる。一の実施形態では、取り出しスペーサ膜１２４は、ゲート電極膜１０６をポリシリコンによって形成する構成（図２に関する記載を参照のこと）とほぼ同じ方法で形成されるＣＶＤポリシリコンである。本実施形態では、ポリシリコンを無添加膜として堆積させて、膜の種々の部分に連続して所望通りに不純物をドープすることができるようにする。他の実施形態では、取り出しスペーサ膜１２４はシリコンゲルマニウムまたはタンタル系金属またはチタン系金属のような別の導電膜である。
【００１６】
次に図６及び図７によれば、第１イオン注入１３２及び第２イオン注入１４０を行なう。第１イオン注入１３２は、通常、６°〜６０°の間の第１注入角で行なって、第１ドー
パントを取り出し導電膜１２４に導入する。第１イオン注入の間に使用する注入角は、注入元素が主として、取り出し導電部１２４の内、注入角によって「露出する」部分１３６に導入されるように作用する。適切な注入角を使用し、そしてウェハ１００上のトランジスタが（例えば水平なウェハに対して）適切に傾くようにすることにより、第１イオン注入１３２が、第１不純物分布を取り出し導電膜１２４の第１部分１３６に形成するように作用し、この場合、取り出し膜１２４の第１部分１３６は、膜１２４の内、ゲート電極１１６の第１サイドウォール１１２の上に位置する部分を表わす。
【００１７】
同様に、第２イオン注入１４０は、第２不純物分布を主として取り出し膜１２４の第２部分１４２に、第２注入角を使用することにより形成するように作用する。第２注入角は、第１イオン注入１３２の間に使用する第１注入角とほぼ反対である。例えば、第１イオン注入１３２の角度が１０°の場合、第２イオン注入１４０の角度はほぼ−１０°である。トランジスタのしきい値電圧及びサブスレッショルドリークを制御するのに適する実施形態では、第１イオン注入１３２及び第２イオン注入１４０の間に使用する注入元素の導電型は反対である。従って、第１イオン注入１３２には、ボロンのようなｐ型元素を使用し、第２イオン注入１４０にはリンまたは砒素のようなｎ型元素を使用することができる。ｎチャネルトランジスタの形成に適する一の特定の実施形態では、例えば導電ゲート１１６及び取り出し膜１２４の第２部分１４２はｎ型であり、取り出し膜１２４の第１部分１３６はｐ型である。本実施形態では、膜１２４の第１部分１３６の下の領域を素子のドレイン領域として使用する場合、結果として得られるトランジスタはＶｔが改善され（高くなる）、そしてゲート構造全体が一様な不純物濃度の導電型を示す該当するトランジスタよりもサブスレッショルドリークが小さくなる。
【００１８】
第１イオン注入１３２及び第２イオン注入１４０のドーズ量を十分に大きくして、取り出し膜１２４の第１高不純物濃度部１３６及び第２高不純物濃度部１４２をそれぞれ形成する。第１イオン注入１３２がｐ型イオン注入であり、第２イオン注入１４０がｎ型イオン注入である実施形態では、イオン注入の所望のドーズ量は約１０１３イオン／ｃｍ２超である。注入エネルギーは、取り出し膜１２４の中央部近傍で最大ドーズ量を得るために十分に高いことが望ましい。ｐ型（ボロン）注入の典型的な注入エネルギーは約１０〜１００ｋｅＶの範囲であり、ｎ型（リン）注入の典型的な注入エネルギーは約３０〜１００ｋｅＶの範囲である。他の実施形態では、プラズマイオン注入のような追加の、または別のイオン注入法、及び（既に行なったイオン注入の効果を微調整するための）注入防止層（ｂｌｏｃｋｉｎｇ  ｌａｙｅｒｓ）を使用することができる。
【００１９】
次に図８によれば、図７の取り出し導電膜１２４を異方性エッチングして、第１取り出し導電スペーサ構造１４６及び第２取り出し導電スペーサ構造１５０をそれぞれ形成する。図８に示すように、取り出し導電スペーサ１４６及び１５０はゲート電極１１６及び基板１０２から誘電体１２０及び１０４によって電気的に絶縁される。一の実施形態では、取り出しスペーサ１４６及び１５０の横方向厚さは、ゲート電極１１６の横方向寸法（Ｌ）の約１／４〜１／２である。例えば、ゲート電極１１６が約１００ｎｍのＬを有する場合、取り出しスペーサ１４６及び１５０の横方向厚さは、両方合わせて、または個々に約２５〜５０ｎｍである。他の実施形態では、取り出しスペーサ１４６及び１５０の横方向寸法はこの範囲以外の値とすることができる。
【００２０】
次に図９及び図１０によれば、誘電体スペーサ膜１５８を堆積させ、そしてエッチングして誘電体スペーサ１６２を取り出しスペーサ１４６及び１５０の外側サイドウォールの上に形成する。スペーサ膜１５８はＣＶＤ酸化シリコン、窒化シリコン、またはこれらの２つの組合せとすることができる。スペーサ構造１６２は便利なことに、結果として得られるトランジスタのソース／ドレイン領域とゲート電極との間の短絡を防止するように作用する。更に詳細には、プロセスの一の実施形態では、取り出しスペーサ１４６及び１５
０をゲート電極１１６に短絡させるためのシリサイド連続膜を用いる。本実施形態では、スペーサ構造１６２は、シリサイドによってソース／ドレイン領域が取り出し部と短絡してしまうことを防止するように作用する。
【００２１】
次に図１１によれば、ソース／ドレインイオン注入１５４を行ってソース／ドレイン不純物分布（領域）１５６を基板１０２にゲート電極１１６、取り出しスペーサ１４６及び１５０、及び誘電体スペーサ１６２をイオン注入マスクとして使用して形成するので、ソース／ドレイン領域１５６はスペーサ１６２に自己整合し、そしてスペーサ１６２は非常に薄く、かつ一様であることが好ましいので、ソース／ドレイン領域１５６は取り出しスペーサ１４６及び１５０にほぼ自己整合する。別の実施形態では、イオン注入１５４は誘電体スペーサ１６２の形成の前に行なわれるので、ソース／ドレイン領域１５６は取り出しスペーサ１４６及び１５０に直接自己整合する。いずれの実施形態においても、ソース／ドレイン領域１５６は取り出しスペーサ１４６及び１５０に自己整合する。ｎチャネルトランジスタを用いる実施形態では、ソース／ドレインイオン注入には、リンまたは砒素のようなｎ型元素を使用し、ｐチャネルトランジスタを用いる実施形態では、ソース／ドレインイオン注入１５４には、ボロンまたは別のｐ型ドーパントを使用する。不純物分布１５６は約１０１９原子／ｃｍ３超であることが好ましい。
【００２２】
次に図１２及び図１３によれば、取り出しスペーサ１４６及び１５０はゲート電極１１６にシリサイドプロセスを使用して電気的に接続される。図１２において、コバルトのような金属１６６をウェハ１００を覆うように一様に堆積させる。この堆積の前に、ソース／ドレイン領域１５６の上の、誘電体膜１２０を含む誘電体（複数の誘電体）、及びゲート電極１１６の上面の上の残り全ての誘電体を除去して、基板１０２内部の不純物添加半導体及びゲート電極１１６のポリシリコンまたは他の材料を露出させる。除去される誘電体がシリコン酸化物を含む程度によって変わるが、ＨＦ浸漬または他の適切なウェットプロセスを用いるとともに、窒化シリコン及び他の誘電体には従来のドライエッチングプロセスを用いることができる。
【００２３】
金属１６６を堆積させた後、ウェハ１００及び金属１６６を加熱雰囲気１７０に晒して、金属１６６がシリコン（または他の半導体）に接する全ての箇所にシリサイドを形成する。金属１６６の内、スペーサ１６２のような誘電体に接する部分は、加熱工程後には反応しないままなので、未反応部分を図１３に示すように選択的に除去することができる。このシリサイドプロセスによって導電ブリッジ１７４が形成され、このブリッジは、第１取り出しスペーサ１４６及び第２取り出しスペーサ１５０をゲート電極１１６に電気的に接続する。コバルトに加えて、またはコバルトの代わりに、金属１６６はニッケル、チタン、窒化チタン、及びこれらの組合せを含むことができる。
【００２４】
図１３に示すような、結果として得られるトランジスタ１１０は、３箇所バイアス構造（ｔｈｒｅｅ  ｐａｒｔ  ｂｉａｓｉｎｇ  ｓｔｒｕｃｔｕｒｅ）を含み、このバイアス構造は、ゲート電極１１６、及び第１取り出し導電スペーサ１４６及び第２取り出し導電スペーサ１５０を含み、これらの各々は、下の基板１０２の上に位置し、かつ下の基板１０２から中間誘電体によって絶縁される。誘電体１２０は、取り出しスペーサ１４６及び１５０とゲート電極１１６のサイドウォールとの間に位置する。基板内のソース／ドレイン領域１５６は、取り出しスペーサ１４６及び１５０により画定されるチャネル領域１１１の両側に位置する。取り出しスペーサ１４６及び１５０だけでなく、ゲート電極１１６に印加される電圧は、チャネル領域１１１の導電率を変化させるように作用する。
【００２５】
好適な実施形態では、バイアス構造の構成領域の極性または導電型は個別に変えることができる。従って、バイアス構造の３つの構成領域の各々はｎ型領域またはｐ型領域、或いは真性領域とすることができる。異なる導電型に関連して仕事関数の差が生じるので、
ゲート構造の３つの部分の各々に印加される共通電圧は、下のチャネル１１１に対して異なる変調効果を及ぼすことができる。
【００２６】
一の実施形態では、第１取り出しスペーサ１４６下の領域１５６はトランジスタのドレインとして使用される。本実施形態では、第１取り出しスペーサ１４６にはｐ型不純物をドープし、ゲート電極１１６及び第２取り出しスペーサ１５０には共にｎ型不純物をドープする。この構成は、ドレイン近傍のエネルギーバンドギャップが最大になるという利点が生じるように作用し、これによってトランジスタのしきい値電圧が効果的に高くなり、かつサブスレッショルドリーク及びＤＩＢＬ（ドレイン誘導障壁リーク）を含む短チャネル効果が低減する。
【００２７】
次に図１４を参照すると、取り出しスペーサ１４６及び１５０に接触し、そしてこれらのスペーサをバイアスする別の手段が描かれている。取り出しスペーサ１４６及び１５０に跨る形でこれらのスペーサをゲート電極１１６に、図１２及び図１３に関して上に記載したシリサイドプロセスを使用して接続するのではなく、コンタクト１８０及び１８４を使用して、取り出しスペーサ１４６及び１５０のそれぞれを、基板１０２のｐ＋部分及びｎ＋部分にそれぞれ接続する。本実施形態では、要求精度が厳しくないマスク及びエッチングを連続して使用して、取り出し構造を２つの電気的絶縁部分に「分離する」ボイド１８６を形成する。本実施形態によって、トランジスタのバイアス構造の構成領域を個別にバイアスすることができ、特定の用途におけるしきい値電圧を制御する際に有利となる。
【００２８】
従って、本開示により利益を享受するこの技術分野の当業者であれば、本発明に従って、上に記載した利点をもたらす集積回路を形成するプロセスが提供されることが分かるであろう。本発明について、本発明の特定の例示としての実施形態を参照しながら記載し、そして示してきたが、本発明はこれらの例示としての実施形態には制限されるものではない。この技術分野の当業者であれば、種々の変更及び変形を、本発明の技術思想から逸脱しない範囲において加え得ることが分かるであろう。従って、添付の請求項及びこれらの請求項の等価物の技術範囲に包含されるこのような変更及び変形の全てが本発明に含まれることになる。
【図面の簡単な説明】
【００２９】
【図１】ゲート誘電体が半導体基板の上に形成される、半導体ウェハの部分断面図。
【図２】図１に続く処理を示し、この処理では、ゲート電極膜がゲート誘電体の上に形成される、半導体ウェハの部分断面図。
【図３】図２に続く処理を示し、この処理では、ゲート電極膜をパターニングしてゲート電極構造を形成する、半導体ウェハの部分断面図。
【図４】図３に続く処理を示し、この処理では、誘電体が基板及びゲート電極の上に形成される、半導体ウェハの部分断面図。
【図５】図４に続く処理を示し、この処理では、導電膜が誘電体膜の上に形成される、半導体ウェハの部分断面図。
【図６】図５に続く処理を示し、この処理では、導電膜の第１部分に第１ドーパントをイオン注入する、半導体ウェハの部分断面図。
【図７】図６に続く処理を示し、この処理では、導電膜の第２部分に第２ドーパントをイオン注入する、半導体ウェハの部分断面図。
【図８】図７に続く処理を示し、この処理では、導電膜をパターニングして取り出し導電部を形成する、半導体ウェハの部分断面図。
【図９】図８に続く処理を示し、この処理では、誘電体膜が取り出し部及びゲート電極の上に形成される、半導体ウェハの部分断面図。
【図１０】図９に続く処理を示し、この処理では、誘電体膜をエッチングして誘電体スペーサを形成する、半導体ウェハの部分断面図。
【図１１】図１０に続く処理を示し、この処理では、基板のソース／ドレイン領域に、ゲート電極、取り出し部、及び誘電体をイオン注入マスクとして使用してイオン注入する、半導体ウェハの部分断面図。
【図１２】図１１に続く処理を示し、この処理では、金属膜をウェハの上に堆積させる、半導体ウェハの部分断面図。
【図１３】図１２に続く処理を示し、この処理では、ゲート電極及び取り出し部をシリサイドの熱処理により互いに接続する、半導体ウェハの部分断面図。
【図１４】取り出し部をトランジスタの残りの部分に接続する別の方法を示す上面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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