(57)【特許請求の範囲】
【請求項１】
半導体基板（４）を用意する工程（Ｓ１）と、
前記半導体基板（４）にトレンチ（６）を形成するトレンチ形成工程（Ｓ２）と、
前記トレンチ（６）内に埋め込み材（７、８）を埋め込む埋め込み工程（Ｓ３）と、
前記半導体基板（４）のうちの前記埋め込み材（７、８）からの応力を受ける前記トレンチ（６）周辺の領域（５）にイオン注入するイオン注入工程（Ｓ６）と、
前記イオン注入工程後に、前記領域（５）内の結晶性を回復するために、前記半導体基板（４）に対して熱処理を行う第１熱処理工程（Ｓ７）と、
前記第１熱処理工程後に、前記領域（５）に導入されたイオンを熱拡散させることで、前記領域（５）に不純物拡散領域を形成するために、前記半導体基板（４）に対して熱処理を行う第２熱処理工程（Ｓ８）とを有し、
第１熱処理工程（Ｓ７）は、前記第２熱処理工程（Ｓ８）での熱処理温度および熱処理時間よりも高温かつ短時間で熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板を用意する工程（Ｓ１）では、第１半導体層（１）、絶縁層（２）、第２半導体層（３）の順に積層された構造の半導体基板（４）を用意し、
前記トレンチ形成工程（Ｓ２）では、前記第２半導体層（３）の表面から前記絶縁層（２）に到達する深さであって、前記第２半導体層（３）の一領域（５）を取り囲む位置に、前記トレンチ（６）を形成し、
前記イオン注入工程（Ｓ６）では、前記一領域（５）にイオン注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ形成工程（Ｓ２）では、前記一領域（５）の面積が２．５×１０４μｍ未満となるように、前記トレンチ（６）を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記トレンチ形成工程（Ｓ２）では、深さが１１〜１６μｍである前記トレンチ（６）を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記イオン注入工程（Ｓ６）では、イオン種としてボロンを用いることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第２熱処理工程（Ｓ８）では、熱処理温度を１０５０〜１２００℃、熱処理時間を１０〜８０分として、熱処理することを特徴とする請求項１ないし５のいずれか１つの半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特に、不純物拡散領域をイオン注入および熱拡散により形成する方法に関するものである。
【背景技術】
【０００２】
不純物拡散領域をイオン注入および熱拡散により形成する場合、イオン注入された領域は、イオン注入によって結晶性が悪化するため、イオン注入後に、単に、ドライブインを行ったのでは、不純物拡散領域およびその周辺に、結晶欠陥が発生してしまう。
【０００３】
そこで、従来では、この対策方法として、半導体基板にイオン注入した後、結晶性の回復を目的とした第１の熱処理を行い、その後、不純物を活性化させ熱拡散させるというドライブインを目的とし、第１の熱処理よりも高温での第２の熱処理を行う方法が提案されている（例えば、特許文献１、２、３参照）。
【０００４】
この方法によれば、結晶欠陥の発生を抑制でき、製造した半導体装置のリーク不良の発生を抑制できる。
【特許文献１】特公平７−９５５３７号公報
【特許文献２】特許０２６６９７２２号公報
【特許文献３】特開平６−４５２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記した従来の半導体装置の製造方法では、半導体基板に一領域を挟む位置にトレンチを形成し、トレンチ内を埋め込み材で埋め込んだ後、その一領域にイオン注入により不純物拡散領域を形成する場合、イオン注入後に第１の熱処理を施しても、十分に結晶性を回復できない。
【０００６】
この理由としては、イオン注入領域にトレンチの埋め込み材から応力が加わっているため、結晶性を回復させるためには、イオン注入領域がトレンチに挟まれていない場合と比較して、大きなエネルギーが必要であるところ、上記した従来の方法は、第１の熱処理での熱処理温度が第２の熱処理温度よりも低温であるため、結晶性を回復させるにはエネルギーが不足することが推測される。
【０００７】
このように上記した従来の半導体装置の製造方法は、イオン注入領域に応力が加わっていない場合に有効な方法であるが、イオン注入領域にトレンチの埋め込み材から応力が加わっている場合では、十分に効果を発揮できないと考えられる。
【０００８】
本発明は、上記点に鑑み、半導体基板のトレンチに挟まれた領域に、イオン注入法により、不純物拡散領域を形成する場合に、不純物拡散領域およびその周辺での結晶欠陥の発生を抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明は、半導体基板（４）にトレンチ（６）を形成するトレンチ形成工程（Ｓ２）と、トレンチ（６）内に埋め込み材（７、８）を埋め込む埋め込み工程（Ｓ３）と、半導体基板（４）のうちの埋め込み材（７、８）からの応力を受けるトレンチ（６）周辺の領域（５）にイオン注入するイオン注入工程（Ｓ６）と、第１熱処理工程（Ｓ７）と、第２熱処理工程（Ｓ８）とを有し、第１熱処理工程（Ｓ７）は、第２熱処理工程（Ｓ８）での熱処理温度および熱処理時間よりも高温かつ短時間で熱処理を行うこと特徴としている。
【００１０】
トレンチに埋め込み材が埋め込まれたとき、トレンチの周辺の領域は、この埋め込み材から応力が加えられた状態となるが、本発明では、第１熱処理工程で、第２熱処理工程よりも高温で熱処理をするので、この領域に対してイオン注入しても、この領域内の結晶性を回復でき、不純物拡散領域およびその周辺での結晶欠陥の発生を抑制できる。なお、第１熱処理工程での熱処理時間は短時間なので、その後に、ドライブインを目的とした第２熱処理工程を行っても、所望の拡散深さの不純物領域を形成できる。
【００１１】
具体的には、半導体基板を用意する工程（Ｓ１）では、第１半導体層（１）、絶縁層（２）、第２半導体層（３）の順に積層された構造の半導体基板（４）を用意し、トレンチ形成工程（Ｓ２）では、第２半導体層（３）の表面から絶縁層（２）に到達する深さであって、第２半導体層（３）の一領域（５）を取り囲む位置に、トレンチ（６）を形成する。そして、イオン注入工程（Ｓ６）では、この一領域（５）にイオン注入する。
【００１２】
このように、基板表面上のレイアウトにおいて、一領域（５）がトレンチに取り囲まれている場合、一領域にかかる応力が大きいことから、この場合に、本発明を適用することが特に有効である。
【００１３】
また、トレンチ形成工程（Ｓ２）では、一領域（５）の面積が２．５×１０４μｍ未満となるように、トレンチ（６）を形成することが好ましい。
【００１４】
この場合、これよりも一領域の面積が大きな場合と比較して、一領域に加えられる応力が大きいので、この場合に本発明を適用することが特に有効である。
【００１５】
また、トレンチ形成工程（Ｓ２）では、深さが１１〜１６μｍであるトレンチ（６）を形成することが好ましい。
【００１６】
上記した構造の半導体装置では、第２半導体層（３）の厚さが２〜３μｍであり、トレンチ深さが２〜３μｍであることが一般的であるが、このような半導体装置と比較して、トレンチの深さが１１〜１６μｍのときの方が、一領域に加えられる応力が大きいので、この場合に本発明を適用することが特に有効である。
【００１７】
また、イオン注入工程（Ｓ６）では、イオン種としてボロンを用いることが好ましい。イオン種として、ボロンを用いた場合、他のイオン種を用いた場合よりも、結晶欠陥が発生しやすいので、この場合に、本発明を適用することが特に有効である。
【００１８】
また、第２熱処理工程（Ｓ８）では、熱処理温度を１０５０〜１２００℃、熱処理時間を１０〜８０分として、熱処理することが好ましい。
【００１９】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００２０】
（第１実施形態）
まず、本実施形態で製造する半導体装置について説明する。図１に、本実施形態で製造する半導体装置であるＬＤＭＯＳの平面図を示し、図２に図１中のＡ−Ａ線断面図を示す。なお、図１は、主に、半導体基板表面におけるトレンチおよびソース、ドレイン領域のレイアウトを示している。
【００２１】
本実施形態で製造する半導体装置は、図１、２に示すように、第１半導体層としての単結晶Ｓｉ基板１、絶縁層としての酸化膜２、第２半導体層としての単結晶Ｓｉ層（ＳＯＩ層）３で構成されたＳＯＩ構造の半導体基板４において、ＳＯＩ層３に、デバイス（トランジスタ）が形成される一領域としての素子領域５と、その素子領域５の周囲の領域とを絶縁分離するための素子分離用トレンチ６が形成された構造となっている。なお、本実施形態では、Ｓｉで構成された半導体基板を用いているが、Ｓｉ以外の材料で構成された半導体基板を用いることもできる。
【００２２】
素子分離用トレンチ６は、図１に示すように、素子領域５の全周を取り囲んでおり、図２に示すように、半導体基板４中の酸化膜２に到達する深さである。なお、以下では、トレンチ６によって取り囲まれている素子領域５をトレンチ島５と呼ぶ。トレンチ島５の基板表面上での形状は四角形である。
【００２３】
また、図２に示すように、トレンチ６の内部には、埋め込み材としての酸化膜７とＰｏｌｙＳｉ層８が形成されている。また、ＳＯＩ層３の表面上には、フィールド絶縁膜としてのＬＯＣＯＳ法で形成された酸化膜９（以下、ＬＯＣＯＳ酸化膜９と呼ぶ）と、図示しないゲート絶縁膜およびゲート電極が形成されている。そして、トレンチ島５の表層のうち、ＬＯＣＯＳ酸化膜９が形成されていない複数のソース形成領域１０とドレイン形成領域１１のうち、ソース形成領域１０には、チャネル形成用のＰ型不純物拡散領域（以下、チャネルＰ型領域と呼ぶ）１２と寄生トランジスタの動作を抑制するためのＰ型不純物拡散領域１３が形成されている。このＰ型不純物拡散領域１３は、基板表面からの深さ（以下では、拡散深さと呼ぶ）１４が約２μｍ程度となっている。また、チャネルＰ型領域１２の内部表面側に、図示しないＮ型ソース領域が形成されている。一方、ドレイン形成領域１１には図示しないＮ型ドレイン領域が形成されている。
【００２４】
次に、上記した構造の半導体装置の製造方法を説明する。図３に、この製造方法のフローチャートを示す。以下では、この図３および図１、２を参照して説明する。
【００２５】
まず、ＳＯＩ構造の半導体基板４を用意する工程Ｓ１を行う。このとき、図２中のＳＯＩ層３の厚さは、例えば、１１〜１６μｍである。  
【００２６】
続いて、ＳＯＩ層３に素子分離用トレンチ６を形成する工程Ｓ２を行う。このとき、図１に示すように、ＳＯＩ層３の素子領域５を完全に取り囲む位置に、基板表面上での形状が四角の枠形状となるように、トレンチ６を形成する。
【００２７】
このとき、図２に示すように、トレンチ６の深さをＳＯＩ層３の下の酸化膜２に到達する深さ、すなわち、ＳＯＩ層３厚さと同じとし、例えば、１１〜１６μｍとする。また、トレンチ６の基板表面上での幅を、例えば、２μｍとする。
【００２８】
これにより、トレンチ６で囲まれた素子領域（トレンチ島）５が形成される。言い換えると、トレンチ６によって素子領域５が画定される。なお、トレンチ島５の基板表面上での形状は四角形であり、面積は、例えば、１ｍｍ２以下であり、後述する理由により、特に、２．５×１０４μｍ２未満とすることが好ましい。
【００２９】
続いて、トレンチ６の内部を酸化膜７とＰｏｌｙＳｉ層８で埋め込む工程Ｓ３を行う。なお、この工程で、トレンチ６内にＰｏｌｙＳｉ層８が埋め込まれたときに、トレンチ６内の酸化膜７を介して、ＰｏｌｙＳｉ層８から素子領域５に対して応力が加えられる。本実施形態では、この素子領域５が特許請求の範囲に記載のトレンチ周辺の領域に相当する。
【００３０】
続いて、ＳＯＩ層３の表面上にＬＯＣＯＳ酸化膜９を形成する工程Ｓ４を行う。このとき、ＬＯＣＯＳ酸化膜９の厚さを、例えば、９５０ｎｍとする。
【００３１】
このときも、ＬＯＣＯＳ酸化膜９のエッジ９ａ、９ｂ、９ｃ、９ｄからトレンチ島５に対して応力が加えられる。ここで、図４に、この工程直後におけるトレンチ島５に加えられている応力を測定した結果を示す。なお、この測定結果は、ラマン分光法により測定した結果である。図４からわかるように、トレンチ島５の面積が１ｍｍ２以下のとき、トレンチ島５には約１３０ＭＰａ以上の応力がかかる。
【００３２】
続いて、ＳＯＩ層３の表面上にゲート絶縁膜を介してゲート電極を形成する工程Ｓ５を行う。
【００３３】
続いて、チャネルＰ型領域１２を形成した後、Ｐ型不純物拡散領域１３を形成するため、トレンチ島５内の複数のソース形成領域１０にイオン注入する工程Ｓ６を行う。このとき、例えば、イオン種としてＢ（ボロン）を用い、ドーズ量：５×１０１５ｃｍ−２、イオン注入エネルギー：７０ｋｅＶとする。
【００３４】
続いて、半導体基板４のトレンチ島５に対して熱処理する第１熱処理（ランプアニール）工程Ｓ７を行う。この工程では、熱処理装置として、ランプ加熱方式のＲＴＰ（Rapid Thermal Process）装置を使用し、例えば、Ｎ２雰囲気で熱処理を行う。 
【００３５】
このとき、熱処理温度を、トレンチ６内のＰｏｌｙＳｉ層８からの応力がかかっている状態のトレンチ島５内の結晶性を回復できるように、後述する第２熱処理工程での熱処理温度よりも高温とし、かつ、熱処理時間を、第２熱処理工程で所望の拡散深さのＰ型不純物拡散領域１３が形成できるように、第２熱処理工程での熱処理時間よりも短時間とする。  
【００３６】
ここで、図５に、種々の熱処理温度および熱処理時間で第１熱処理工程を行ったときのリーク不良を調査した結果を示す。この結果は、ＳＯＩ層３の厚さ、イオン注入条件等については、本実施形態で例示した条件であり、トレンチ島５の面積を１．２３×１０３μｍ２とし、第２熱処理工程での熱処理条件を１０５０℃×８０分として、図３に示す製造工程をすべて行った後に、通常の配線工程を経て、保護膜まで形成した後、ソース-ドレイン間でのリークを調査した結果である。
【００３７】
図５に示すように、熱処理温度が１０５０℃のとき、熱処理時間に関わらずリーク不良の発生率が１％を超えていた。また、熱処理温度が１１００℃、１１５０℃、１１８０℃のときでは、熱処理時間が１０秒のとき、リーク不良の発生率が１％未満であり、熱処理時間が３０秒と５０秒のとき、リーク不良の発生率が０％であった。なお、リーク不良の発生率が１％未満となれば、第１熱処理Ｓ７を行わない場合と比較して、リーク不良の発生率が低減されたと言える。
【００３８】
したがって、上記した条件下で図３に示す工程を実施する場合では、熱処理温度を１１００℃以上とし、熱処理時間を１０秒以上とする。なお、より好ましくは、３０秒以上とする。３０秒以上にすることで、リーク不良の発生率を０％にできるからである。また、熱処理温度の上限については、半導体基板の融点未満が上限となるが、通常、ＲＴＰ装置の限界温度が１２５０℃であるため、１２５０℃が上限となる。また、熱処理時間については、デバイスへの影響度によって異なるが、影響を与えない（第２熱処理工程で所望の拡散深さのＰ型不純物拡散領域１３を形成するため）には、すなわち、不純物イオンの熱拡散が生じないようにするためには、本発明者らが調査したところ、６０秒未満が良いことがわかっている。
【００３９】
以上のことから、この工程での熱処理条件を、温度：１１００〜１２５０℃、時間：１０〜６０秒程度とする。
【００４０】
なお、この熱処理温度および熱処理時間は、イオン注入工程Ｓ６でのイオン注入条件が、イオン種がＢ（ボロン）で、ドーズ量が５×１０１５ｄｏｓｅの場合についての結果であるが、ドーズ量が多くなれば、熱処理条件の範囲は、より高温・長時間側へ、また、ドーズ量が少なくなれば、より低温・短時間側へ、第２熱処理工程よりも高温かつ短時間という関係を満たす範囲で、シフトすると推定される。
【００４１】
また、同様に、この熱処理温度および熱処理時間は、ＳＯＩ層３の厚さ、すなわち、トレンチ６の深さが１１〜１６μｍのときのものであるが、トレンチ島５へのトレンチ６からの応力の影響はトレンチ６の深さ、すなわちＳＯＩ層３の厚さに依存することから、１１〜１６μｍと比較して、ＳＯＩ層３が厚ければ、より高温・長時間側へ、またＳＯＩ層３が薄ければ、より低温で短時間側へ、第２熱処理工程よりも高温かつ短時間という関係を満たす範囲で、シフトすると推定される。
【００４２】
また、同様に、この熱処理温度および熱処理時間は、トレンチ島５の面積が１．２３×１０３μｍ２、第２熱処理工程での熱処理条件が１０５０℃×８０分のときのものであるため、トレンチ島５の面積や、第２熱処理工程での熱処理条件によって、第２熱処理工程よりも高温かつ短時間という関係を満たす範囲で、変動すると思われる。
【００４３】
その後、半導体基板のトレンチ島５に対して熱処理する第２熱処理（ドライブイン）工程Ｓ８を行う。この工程では、熱処理装置としてファーネスを用い、Ｎ２雰囲気で熱処理する。
【００４４】
また、このとき、熱処理温度および熱処理時間を、導入されたイオンを熱拡散させることで不純物拡散領域を形成できる温度および時間とする。例えば、熱処理温度を１０００℃以上（より好ましくは１０５０℃以上）１２００℃以下とし、熱処理時間を１０分以上８０分以下とする。なお、本実施形態では、Ｐ型不純物拡散領域１３の拡散深さ１４を２μｍ程度にするため、例えば、１０５０℃×８０分としている。これにより、所望の拡散深さ（２μｍ程度）であるＰ型不純物拡散領域１３が形成される。
【００４５】
その後、図示しないが、配線形成工程、ダイシング工程、パッケージング工程等を経て、ＩＣ製品（半導体装置）が製造される。
【００４６】
次に、本実施形態の主な効果について説明する。
【００４７】
以上説明したように、本実施形態では、イオン注入工程Ｓ６の後であって、ドライブインを目的とした第２熱処理工程Ｓ８の前に、第２熱処理工程よりも高温かつ短時間で熱処理する第１熱処理工程Ｓ７を行っている。
【００４８】
これにより、所望の拡散深さであるＰ型不純物拡散領域１３を形成でき、すなわち、狙いのデバイス特性をほぼ変えることなく、トレンチ島５に応力が加わっている状態であっても、イオン注入による半導体基板４のトレンチ島５中のダメージ回復（結晶性の回復）を図ることができ、ダメージに起因する結晶欠陥の発生を抑制できる。この結果、デバイス（ＬＤＭＯＳ）のリーク不良を低減できる。
【００４９】
ここで、参考として、図６に、本実施形態の製造方法で製造した半導体装置のリーク不良の有無で調査した歩留まり（リーク歩留まり）とトレンチ島面積との関係を示す。なお、また、図６では、本実施形態の製造方法に対して第１熱処理工程を省略して製造した半導体装置の調査結果も合わせて示している。また、これらの結果は、イオン注入工程Ｓ６でのイオン注入条件が、イオン種としてＢ（ボロン）を用い、ドーズ量が５×１０１５ｄｏｓｅであって、第１熱処理工程Ｓ７、第２熱処理工程Ｓ８での熱処理条件が、それぞれ、１１８０℃×３０秒、１０５０℃×８０分のときの結果である。
【００５０】
この図６に示す結果より、トレンチ島５の面積が１ｍｍ２以下のとき、本実施形態の方法の方が、第１熱処理工程Ｓ７を行わない方法（第１熱処理無し）と比較して、全体的に歩留まりが高いことがわかる。
【００５１】
特に、図６に示すように、第１熱処理工程Ｓ７を行わない方法では、１．２３×１０３μｍ２（０．００１２３ｍｍ２）のとき、歩留まりが低かった。これは、以下の理由によるものと推察される。図４に示すように、トレンチ島５の面積が２．５×１０４μｍ２（０．０２５ｍｍ２）以上のとき、応力値は約１３０ＭＰａで、ほぼ同等であるが、トレンチ島５の面積が２．５×１０４μｍ２（０．０２５ｍｍ２）未満のときでは、７．６×１０３μｍ２のとき１４３ＭＰａ、２．３×１０３μｍ２のとき１５６ＭＰａ、１．６×１０３μｍ２のとき１６５ＭＰａ、５．８×１０２μｍ２のとき１７２ＭＰａであり、面積が小さくなるにつれ応力が大きくなる傾向が見られる。このことから、トレンチ島５の面積が２．５×１０４μｍ２よりも面積が小さい場合（この場合、１．２３×１０３μｍ２のときを含む）、トレンチ島５の内部は、トレンチ６およびＬＯＣＯＳ酸化膜９からの応力の影響を特に強く受けるため、ドライブインを目的とした熱処理だけでは、イオン注入によるダメージ回復が十分に行われにくく、結晶欠陥が発生しやすいからと推察される。
【００５２】
これに対して、本実施形態によれば、例えば、１．２３×１０３μｍ２（０．００１２３ｍｍ２）のときのように、トレンチ島５の面積が小さい場合であっても、第１熱処理工程を行わない方法と比較して、歩留まりを向上させることができる。すなわち、本実施形態の効果は、トレンチ島５の面積が、トレンチ島５にかかる応力が特に大きな範囲の場合、つまり、２．５×１０４μｍ２よりも小さな場合に顕著であると言える。
【００５３】
また、本実施形態の半導体装置の製造方法は、工程設計時に、最初から第１熱処理工程Ｓ７を含んで設計することはもちろんであるが、工程設計後に第１熱処理工程Ｓ７を追加できるという利点を有している。
【００５４】
すなわち、本実施形態では、第１熱処理工程Ｓ７での熱処理温度および熱処理時間は、第２熱処理工程Ｓ８で所望の拡散深さのＰ型不純物拡散領域１３を形成できるように、デバイス特性に影響がない温度および時間に設定されている。このため、製造工程の設計時では、第１熱処理工程Ｓ７を考慮せず、工程設計を行い、工程設計後に結晶欠陥が発生することがわかった場合に、はじめて第１熱処理工程Ｓ７を追加することで、新たに工程を設計し直すことなく、結晶欠陥の発生に対応することが可能となる。
【００５５】
なお、上記背景技術の欄で説明した特許文献１〜３に記載の従来技術は、第２の熱処理（ドライブイン）の温度が低いことや時間が短いことからわかるように、拡散深さが浅い（０．１〜０．２μｍ程度の）不純物拡散層の形成を目的としていた。
【００５６】
この場合、第１の熱処理時の温度が第２の熱処理よりも高温であると、不純物拡散領域の拡散深さが所望の大きさ以上になってしまう。また、ドライブインが短時間で行われていると、ドライブインに影響せず、ダメージ回復のみを行う目的で、第１の熱処理を第２の熱処理よりも短時間で行うことは困難である。このため、従来では、第１の熱処理温度を第２の熱処理よりも低温にするしかなかった。
【００５７】
これに対して、本実施形態では、基板表面からの深さが、例えば、約２μｍという従来の半導体装置の製造方法が対象とする半導体装置よりも深い不純物拡散層を有する半導体装置を対象としているので、第１熱処理工程Ｓ７での熱処理温度および熱処理時間を第２熱処理工程よりも高温かつ短時間とすることができる。
【００５８】
（他の実施形態）
（１）第１実施形態では、トレンチ島５の基板表面上での形状を四角形とする場合を例として説明したが、円や多角形等の他の形状とすることもできる。トレンチ島５が第１実施形態と形状が異なっていても、同等の面積であれば、第１熱処理工程Ｓ７での熱処理温度および熱処理時間は同様であると推測される。
【００５９】
（２）第１実施形態では、トレンチ６の深さを酸化膜２に到達する深さとしていたが、トレンチ島５に応力がかかる状態であれば、トレンチ６の深さを任意に変更しても良い。例えば、ＳＴＩのように、トレンチの深さが浅くても良い。
【００６０】
（３）第１実施形態では、イオン注入される素子領域５がトレンチ６によって完全に取り囲まれている場合を例として説明したが、必ずしも素子領域が完全に取り囲まれていなくても良く、少なくとも、イオン注入される領域がトレンチの周辺に位置し、トレンチのＰｏｌｙＳｉ層８等の埋め込み材からの応力を受けている場合に、本発明を適用することができる。
【００６１】
また、第１実施形態では、素子分離を目的としたトレンチを形成する場合を例として説明したが、トレンチゲート等の他の目的のトレンチを形成する場合においても、同様である。
【００６２】
例えば、トレンチゲートのように、トレンチがストライプ状に平面レイアウトされている場合であって、対向する２つのトレンチ同士によって挟まれている領域に、不純物拡散領域を形成する場合に、本発明を適用することもできる。
【００６３】
（４）第１実施形態では、ＳＯＩ構造の半導体基板４を用いる場合を例として説明したが、他の構造の半導体基板を用いることもできる。
【００６４】
（５）第１実施形態では、第１熱処理工程Ｓ７の熱処理温度および熱処理時間を、不純物イオンが熱拡散しない温度および時間に設定する場合を例として説明したが、トレンチ島５内の結晶性を回復でき、第２熱処理工程で所望の拡散深さの不純物拡散領域が形成でき、第２熱処理工程よりも高温かつ短時間という範囲内であれば、不純物イオンが熱拡散する温度および時間に設定しても良い。
【００６５】
（６）第１実施形態では、Ｐ型不純物拡散領域１３の形成において、本発明を適用する場合を例として説明したが、例えば、チャネルＰ型領域１２の形成のように、他の不純物拡散領域の形成に対しても、本発明を適用することができる。すなわち、本発明によって形成可能な不純物拡散領域であって、拡散深さが０．２μｍよりも大きな不純物拡散領域の形成に対して、本発明を適用することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態における半導体装置の平面レイアウトである。
【図２】図１中のＡ−Ａ線断面図である。
【図３】図１、２に示す半導体装置の製造工程を示すフローチャートである。
【図４】トレンチ島５の面積とトレンチ島にかかっている応力の大きさとの関係を示す図である。
【図５】図３中の第１熱処理工程Ｓ７での熱処理温度および熱処理時間と製造後の半導体装置におけるリーク不良の発生率との関係を示す図である。
【図６】第１実施形態の製造方法および第１熱処理工程Ｓ７を行わない方法で製造した半導体装置のリーク不良の有無で調査した歩留まりとトレンチ島面積との関係を示す図である。
【符号の説明】
【００６７】
１…単結晶Ｓｉ基板、２…酸化膜、３…単結晶Ｓｉ層（ＳＯＩ層）、
４…半導体基板、５…素子領域（トレンチ島）、６…トレンチ、
７…酸化膜、８…ＰｏｌｙＳｉ層、１０…ソース形成領域、１１…ドレイン形成領域、
１２…チャネルＰ型領域、１３…Ｐ型不純物拡散領域。
【図１】
0004483775.tif 000002
【図２】
0004483775.tif 000003
【図３】
0004483775.tif 000004
【図４】
0004483775.tif 000005
【図５】
0004483775.tif 000006
【図６】
0004483775.tif 000007