(57)【特許請求の範囲】
【請求項１】
折り返しビットラインＤＲＡＭデバイスであって、
行列状に形成されたメモリセルのアレイを有し、
メモリセルアレイの各メモリセルは、
半導体基板から外方に延び、酸化物層より分離された第１の半導体コンタクト層及び第２の半導体コンタクト層を有するピラーと、
ピラーの側部に沿って形成された垂直トランジスタと、
ピラーの第２の半導体コンタクト層と結合するキャパシタとを含み、
垂直トランジスタは、
第１の半導体コンタクト層に結合された第１の極薄垂直ソース／ドレイン領域と、
第２の半導体コンタクト層に結合された第２の極薄垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２の極薄垂直ソース／ドレイン領域を結合する極薄垂直ボデイ領域と、
極薄垂直ボデイ領域上のゲート絶縁層と、
ゲート絶縁層上のゲートとより成り、
さらに、半導体材料により形成され、メモリセルアレイの各行の隣接するピラーの第１の半導体コンタクト層を相互接続するためにピラーの下方に位置する複数の埋め込みビットラインと、
各々がピラーの列間のトレンチに隣接する垂直トランジスタの極薄垂直ボデイ領域にアドレスするためにトレンチ内を複数の埋め込みビットラインに対して直角に延びる複数のワードラインとより成る折り返しビットラインＤＲＡＭデバイス。
【請求項２】
極薄垂直ボデイ領域は固相エピタキシャル成長により形成される請求項１の折り返しビットラインＤＲＡＭデバイス。
【請求項３】
極薄垂直ボデイ領域はｐ型チャンネルを有する請求項１の折り返しビットラインＤＲＡＭデバイス。
【請求項４】
半導体基板はシリコン・オン・インシュレーター基板を含む請求項１の折り返しビットラインＤＲＡＭデバイス。
【請求項５】
ゲートはトレンチ内においてピラーの上面より低いところに形成されている請求項１の折り返しビットラインＤＲＡＭデバイス。
【請求項６】
垂直トランジスタが形成されたピラーの側部とは反対側のピラーの側部に第２の垂直トランジスタが設けられている請求項１の折り返しビットラインＤＲＡＭデバイス。
【請求項７】
埋め込みビットラインは第１の半導体コンタクト層に一体的に形成され、別の酸化物層により半導体基板から分離されている請求項１の折り返しビットラインＤＲＡＭデバイス。
【請求項８】
折り返しビットラインＤＲＡＭデバイスを形成する方法であって、
行列状にメモリセルのアレイを形成するステップを含み、
アレイの各メモリセルを形成するステップは、
半導体基板から外方に延び、第１の半導体コンタクト層と第２の半導体コンタクト層とが絶縁層により分離されたピラーを形成するステップと、
ピラーの側部に沿って垂直トランジスタを形成するステップとを含み、
垂直トランジスタ形成ステップは、
ピラー上にポリシリコン層を堆積させ、ポリシリコン層に方向性エッチングを施してピラーの側壁上だけにポリシリコン層の一部が残るようにし、
ポリシリコン層にアニーリングを施して、ポリシリコン層をエピタキシャル再成長させ、
第１及び第２の半導体コンタクト層からポリシリコン層内へドーパントを拡散させて、極薄垂直ボデイ領域により分離された第１及び第２の極薄垂直ソース／ドレイン領域を形成し、
極薄垂直ボデイ領域上にゲート絶縁層を形成し、
ゲート絶縁層上にゲートを形成するステップを含み、
アレイの各メモリセルを形成するステップは、さらに
第２の半導体コンタクト層と結合するキャパシタを形成するステップを含み、
ＤＲＡＭデバイス形成方法は、さらに、
メモリセルアレイの各行の隣接するピラーの第１のコンタクト層を相互接続するためにピラーの下方に半導体材料の複数の埋め込みビットラインを形成するステップと、
ピラーの列間のトレンチに隣接する垂直トランジスタの極薄垂直ボデイ領域にアドレスするために各々がトレンチ内を複数の埋め込みビットラインに対して直角に延びる複数のワードラインを形成するステップとを含む、折り返しビットラインＤＲＡＭデバイスの形成方法。
【請求項９】
半導体基板から外方に延びるピラーを形成するステップは、シリコン・オン・インシュレーター基板から外方に延びるピラーを形成するステップを含む請求項８の方法。
【請求項１０】
垂直トランジスタが形成されたピラーの側部とは反対側のピラーの側部に沿って第２の垂直トランジスタを形成するステップをさらに含む請求項８の方法。
【請求項１１】
トレンチの両側の隣接するピラー上に一対の垂直トランジスタが形成される請求項１０の方法。
【請求項１２】
トレンチに２つの別個のワードラインを形成するステップをさらに含む請求項１１の方法。
【請求項１３】
ワードラインはトレンチ内においてピラーの上面より低いところに形成される請求項１２の方法。
【発明の詳細な説明】
【関連出願との相互関係】
【０００１】
本願は、同一出願人に譲渡され、係属中の以下の米国特許出願：出願番号第０９/７８０，１２５号（発明の名称：”Open Bit Line DRAM with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００５ＵＳ１）；出願番号第０９/７８０，１６９号（発明の名称：”Flash Memory with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００３ＵＳ１）；出願番号第０９/７８０，０８７号（発明の名称：”Programmable Logic Array with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００７ＵＳ１）；出願番号第０９/７８０，１４４号（発明の名称：”Memory Address and Decode Circuits with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００６ＵＳ１）；出願番号第０９/７８０，１２６号（発明の名称：”Programmable Memory Address and Decode Circuits with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００８ＵＳ１）；及び出願番号第０９/７８０，１２９号（発明の名称：”In-Service Programmable Logic Array with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００９ＵＳ１）と関連があり、これらは同日に出願され、それぞれを本願の一部として引用する。
【技術分野】
【０００２】
本発明は、一般的に、集積回路に関し、さらに詳細には、極薄ボデイトランジスタを有する折り返しビットラインＤＲＡＭに関する。
【背景技術】
【０００３】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような半導体メモリは、データを記憶させるためにコンピューターシステムに広く用いられている。ＤＲＡＭメモリセルは通常、アクセス用電界効果トランジスタ（ＦＥＴ）と記憶用キャパシタを有する。アクセス用ＦＥＴは、読み出し及び書き込み動作時にデータ電荷の記憶用キャパシタへの転送またはそのキャパシタからの転送を可能にする。記憶用キャパシタ上のデータ電荷は、リフレッシュ動作時に周期的にリフレッシュされる。
【０００４】
メモリ密度は通常、作製時に使用するリソグラフィー法により決まる最小リソグラフィフィーチャーサイズ（Ｆ）により制限される。例えば、２５６メガビットのデータを記憶できる現世代の高密度ダイナミックアクセスメモリ（ＤＲＡＭ）は、１データビットにつき８Ｆ2の領域を必要とする。当該技術分野では、さらにデータ記憶容量を増加させ製造コストを減少させるためにメモリのさらなる高密度化が求められている。半導体メモリのデータ記憶容量を増加させるには、各メモリセルのアクセス用ＦＥＴ及び記憶用キャパシタのサイズを減少させなければならない。しかしながら、サブスレショルド漏洩電流及びアルファ粒子によるソフトエラーのような他の要因により、大きな記憶用キャパシタを用いる必要がある。従って、漏洩電流及びソフトエラーに対して十分な排除性を与える記憶用キャパシタを用いながらメモリ密度を増加することが当該技術分野において求められている。また、広義の集積回路技術において高密度構造及び作製技術が求められている。
【０００５】
ギガビットまたはそれ以上のＤＲＡＭにおけるさらなる高密度により、セル面積を最小限に抑えることがますます重要になっている。１つの可能なＤＲＡＭアーキテクチャーは折り返しビットライン構造である。
【０００６】
しかしながら、このような微細化を突き進めると、フラッシュメモリの単一トランジスタは従来のＭＯＳＦＥＴ技術と同じ設計ルールによる制約を受けるため、フラッシュメモリでも問題が生じる。即ち、微細化がチャンネル長さが０．１ミクロン、１００ｎｍまたは１０００オングストローム以下のサブミクロン領域の奥にまで進むと、従来型トランジスタ構造には有意な問題がある。図１に示すように、接合深さは１０００オングストロームのチャンネル長さよりも各段に小さくなければならないが、これは接合深さが数百オングストロームであることを意味する。このような浅い接合は、従来のインプランテーション法及び拡散法では形成が困難である。ドレインによる障壁の低下、スレショルド電圧のロールオフ及びサブスレッショルド導通のようなショートチャンネル効果を抑制するには、チャンネルのドーピングを極めて高いレベルにする必要がある。サブスレショルド導通はＭＯＳＦＥＴ技術にとって特に問題であるが、その理由は、キャパシタセル上の電荷蓄積保持時間を減少させるからである。このように極めて高いレベルでドーピングを行うと、漏洩が増加しキャリア易動度が減少する。従って、性能を改善するためのチャンネルの短縮化は、キャリア易動度の低下により否定される。
【０００７】
従って、ドレインによる障壁低下、スレッショルド電圧のロールオフ及びサブスレッショルド導通、漏洩の増加及びキャリア易動度の減少のようなショートチャンネル効果の有害な影響を回避しながら、メモリ密度を改善することが当該技術分野において求められている。同時に、電荷記憶保持時間を維持する必要がある。
【発明の概要】
【０００８】
半導体メモリの上記問題及び他の問題は、本発明により解決されるが、以下の説明を読めばわかるであろう。極薄ボデイを有するトランジスタまたは表面空間電荷領域がトランジスタの他の寸法の縮小と共に縮小するトランジスタのシステム及び方法が提供される。
【０００９】  本発明によると、折り返しビットラインＤＲＡＭデバイスであって、行列状に形成されたメモリセルのアレイを有し、メモリセルアレイの各メモリセルは、半導体基板から外方に延び、酸化物層より分離された第１の半導体コンタクト層及び第２の半導体コンタクト層を有するピラーと、ピラーの側部に沿って形成された垂直トランジスタと、ピラーの第２の半導体コンタクト層と結合するキャパシタとを含み、垂直トランジスタは、第１の半導体コンタクト層に結合された第１の極薄垂直ソース／ドレイン領域と、第２の半導体コンタクト層に結合された第２の極薄垂直ソース／ドレイン領域と、酸化物層に対向し、第１と第２の極薄垂直ソース／ドレイン領域を結合する極薄垂直ボデイ領域と、極薄垂直ボデイ領域上のゲート絶縁層と、ゲート絶縁層上のゲートとより成り、さらに、半導体材料により形成され、メモリセルアレイの各行の隣接するピラーの第１の半導体コンタクト層を相互接続するためにピラーの下方に位置する複数の埋め込みビットラインと、各々がピラーの列間のトレンチに隣接する垂直トランジスタの極薄垂直ボデイ領域にアドレスするためにトレンチ内を複数の埋め込みビットラインに対して直角に延びる複数のワードラインとより成る折り返しビットラインＤＲＡＭデバイスが提供される。
【００１０】
本発明によると、折り返しビットラインＤＲＡＭデバイスを形成する方法であって、行列状にメモリセルのアレイを形成するステップを含み、アレイの各メモリセルを形成するステップは、半導体基板から外方に延び、第１の半導体コンタクト層と第２の半導体コンタクト層とが絶縁層により分離されたピラーを形成するステップと、ピラーの側部に沿って垂直トランジスタを形成するステップとを含み、垂直トランジスタ形成ステップは、ピ
ラー上にポリシリコン層を堆積させ、ポリシリコン層に方向性エッチングを施してピラーの側壁上だけにポリシリコン層の一部が残るようにし、ポリシリコン層にアニーリングを施して、ポリシリコン層をエピタキシャル再成長させ、第１及び第２の半導体コンタクト層からポリシリコン層内へドーパントを拡散させて、極薄垂直ボデイ領域により分離された第１及び第２の極薄垂直ソース／ドレイン領域を形成し、極薄垂直ボデイ領域上にゲート絶縁層を形成し、ゲート絶縁層上にゲートを形成するステップを含み、アレイの各メモリセルを形成するステップは、さらに、第２の半導体コンタクト層と結合するキャパシタを形成するステップを含み、ＤＲＡＭデバイス形成方法は、さらに、メモリセルアレイの各行の隣接するピラーの第１のコンタクト層を相互接続するためにピラーの下方に半導体材料の複数の埋め込みビットラインを形成するステップと、ピラーの列間のトレンチに隣接する垂直トランジスタの極薄垂直ボデイ領域にアドレスするために各々がトレンチ内を複数の埋め込みビットラインに対して直角に延びる複数のワードラインを形成するステップとを含む、折り返しビットラインＤＲＡＭデバイスの形成方法も提供される。
【００１２】
本発明の上記及び他の実施例、局面、長所及び特徴は、本発明の以下の説明及び添付図面を参照するか本発明を実施することにより当業者に部分的に明らかになるであろう。本発明の局面、長所及び特徴は、頭書の特許請求の範囲に詳述された装置、手順及びそれらの組み合わせにより実現される。
【実施例】
【００１３】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく変形又は設計変更を行うことができるであろう。以下の説明中の用語「ウェーハ」及び「基板」は、集積回路がその上に形成される任意の構造、また集積回路作製の種々のステップにおけるかかる構造を一般的に意味するものとして互換的に使用される。これらの用語は共に、ドーピングを施された、また施されていない半導体、支持用半導体または絶縁体上の半導体のエピタキシャル層、かかる層の組み合わせと共に当該技術分野で知られた他のかかる構造を包含する。以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲だけによって規定される。
【００１４】
図２Ａは、本発明による垂直極薄ボデイトランジスタを有する折り返しビットラインＤＲＡＭの一実施例を示す概略図である。一般的に、図２Ａは、本発明により提供されるメモリセルのアレイを組み込んだ、半導体メモリデバイスのような集積回路２００を示す。図２Ａに示すように、回路２００は、２１０Ａ、２１０Ｂのようなメモリセルアレイ２１０を含む。各アレイ２１０はＭ列Ｎ行のメモリセル２１２を含む。
【００１５】
図２Ａの実施例において、各メモリセルは、ｎチャンネルセルアクセス電界効果トランジスタ（ＦＥＴ）２３０のような転送デバイスを有する。詳述すると、アクセス用ＦＥＴ２３０は、この第１と第２のソース／ドレイン端子間の導通を制御するための少なくとも１つの（しかしながら、２つでもよい）ゲートを有する。
【００１６】
アクセス用ＦＥＴ２３０は、第２のソース／ドレイン端子において記憶用キャパシタ２３２の記憶ノードに結合されている。記憶用キャパシタ２３２のもう一方の端子は、接地電圧ＶＳＳのような基準電圧に結合されている。Ｍ列はそれぞれ、１つのワードラインＷＬ０、ＷＬ１、・・・、ＷＬｍ−１、ＷＬｍを有し、これらはアクセス用ＦＥＴ２３０に隣接する１つおきの列の第１のゲートとして働くかそのゲートに結合されている。図２Ａに示す実施例では、Ｍ列はそれぞれ、メモリセル２１２のアクセス用ＦＥＴ２３０に隣接する１つおきの列の第２のゲートに結合されたワードラインＲ０、Ｒ２、・・・、Ｒｍ−１、Ｒｍの１つを含む。当業者であればこの説明を読むとわかるように、１つのアクセス用ＦＥＴ２３０につき２つのワードラインを設けるのは、本発明を実施するための必要条件ではないが、この構成を実施例の１つとして表す。本発明は、アクセス用ＦＥＴ２３０に隣接する１つおきの列につき１つのワードライン／ゲートを有する構成で実施可能であり、その構成を図２Ｂに示す。しかしながら、本発明はそれに限定されない。用語「ワードライン」は、アクセス用ＦＥＴ２３０の第１と第２のソース／ドレイン端子間の導通を制御する任意の相互接続ラインを包含する。本発明によると、以下に詳しく説明するように、アクセス用ＦＥＴ２３０は極薄垂直ボデイトランジスタ２３０を含む。
【００１７】
Ｎ行はそれぞれ、ビットラインＢＬ０、ＢＬ１、・・・、ＢＬｎ−１、Ｂｌｎの１つを含む。ビットラインＢＬ０−Ｂｌｎは、メモリセル２１２へのデータの書き込みまたはそのセルからのデータの読み出しに使用される。ワードラインＷＬ０−ＷＬｍ及びＲ０−Ｒｍは、書き込みまたは読み出しを行うべき特定列のメモリセル２１２にアクセスするためにアクセス用ＦＥＴ２３０に隣接する１つおきの列を作動するために使用される。図２Ａ及び２Ｂに示すように、アドレス回路も含まれる。例えば、アドレスバッファ２１４は行デコーダ２１８を制御するが、行デコーダは、センスアンプと、ビットラインＢＬ０−ＢＬｎに結合された入出力回路とを含む。アドレスバッファ２１４は列デコーダ２１６を制御する。列デコーダ２１６及び行デコーダ２１８は、読み出し及び書き込み時にアドレスライン２２０へ与えられるアドレス信号に応答してメモリセル２１２を選択的にアクセスする。アドレス信号は通常、マイクロプロセッサまたは他のメモリコントローラのような外部のコントローラにより供給される。各メモリセル２１２は実質的に同一構造を有するため、ただ１つのメモリセル２１２の構造について説明する。これは、図３に関連してさらに詳説する。
【００１８】
動作モードの一例として、回路２００は、アドレスバッファ２１４において特定のメモリセル２１２のアドレスを受ける。アドレスバッファ２１４は、列デコーダ２１６へ特定のメモリセル２１２のワードラインＷＬ０−ＷＬｍの１つを指定する。列デコーダ２１６は、特定のワードラインＷＬ０−ＷＬｍを選択的に作動して、選択されたワードラインに接続された各メモリセル２１２のアクセス用ＦＥＴ２３０を作動する。行デコーダ２１８は、特定のアドレスされたメモリセル２１２のビットラインＢＬ０−ＢＬｎの１つを選択する。書き込み動作では、入出力回路が受けるデータがアクセス用ＦＥＴ２３０を介してビットラインＢＬ０−ＢＬｎの１つに結合され、選択されたメモリセル２１２の記憶用キャパシタ２３２を充電または放電することによって２進データを表す。読み出し動作では、記憶用キャパシタ２３２上の電荷で表される、選択されたメモリセル２１２内のデータがビットラインＢＬ０−ＢＬｎの１つに結合され、増幅されて、対応の電圧レベルが入出力回路へ送られる。
【００１９】
本発明の１つの局面によると、以下に述べるように、アクセス用ＦＥＴ２３０の第１及び第２のゲートはそれぞれ、第１と第２のソース／ドレイン端子間の導通を制御することができる。この実施例において、アクセス用ＦＥＴ２３０の第１と第２のソース／ドレイン端子間の並列スイッチング機能は、ワードラインのうちの特定の１つとワードラインＷＬ０−ＷＬｍのうちの特定の１つとワードラインＲ０−Ｒｍのうちの対応する１つとを個別に作動させることにより実行することができる。例えば、共にメモリセル２１２の同じ列に結合されたワードラインＷＬ０とワードラインＲ０とを個別に作動することにより、対応する各記憶用ＦＥＴ２３０にそれぞれ第１及び第２のゲートにより個別に制御される反転チャンネルを形成して、第１と第２のソース／ドレイン領域間を導通させることができる。
【００２０】
本発明の別の局面によると、アクセス用ＦＥＴ２３０の第１及び第２のゲートはそれぞれ、第１と第２のソース／ドレイン端子間の導通を制御することができるが、特定のアクセス用ＦＥＴ２３０の第１及び第２のゲートはそれぞれ独立して作動されるのではなくて同期作動される。例えば、共にメモリセル２１２の同一列に結合されたワードラインＷＬ０とワードラインＲ０とを同期作動することにより、対応する各アクセス用ＦＥＴ２３０に、第１及び第２のゲートによりそれぞれ同期作動された反転チャンネルを形成して、第１と第２のソース／ドレイン領域間を導通させることができる。
【００２１】
この実施例では、第１及び第２のゲートを同期的に作動し、また非作動にすることにより、アクセス用ＦＥＴ２３０が導通状態にある時その電位分布の制御を改善することができる。同期的な作動及び非作動を行うことにより、アクセス用ＦＥＴ２３０の完全空乏動作特性をよりよく制御することができる。
【００２２】
第１及び第２のゲートが同期的に、または個別に作動されるさらに別の実施例では、アクセス用ＦＥＴ２３０の第１及び第２のゲートに異なる作動電圧を印加することができる。例えば、異なる電圧を同期作動されるワードラインＷＬ０及びＲ０に印加することにより、アクセス用ＦＥＴ２３０の第１及び第２のゲートに異なる作動電圧を加えて特定所望の動作特性を得ることができる。同様に、異なる非作動電圧をアクセス用ＦＥＴ２３０の第１及び第２のゲートに加えることができる。例えば、特定の所望の動作特性を得るために、異なる非作動電圧を、同期的に非作動にされるワードラインＷＬ０及びＲ０と、アクセス用ＦＥＴ２３０の対応する第１及び第２のゲートに加えることができる。同様に、ＷＬ０及びＲ０のような個別作動されるワードラインに異なる作動及び非作動電圧を加えることができる。
【００２３】  図３は、図２Ａ及び２Ｂに示すメモリセル２１２の一部を構成する、本発明に従って形成したアクセス用ＦＥＴ３００を示す図である。図３に示すように、アクセス用ＦＥＴ３００は、極薄ボデイ垂直トランジスタ、別の言い方では極薄単結晶垂直トランジスタを含む。本発明によると、アクセス用ＦＥＴ３００の構造は、半導体基板３０２から外方に延びる柱状体またはピラー３０１を含んでいる。このピラーは、第１の単結晶コンタクト層３０４と、第２のコンタクト層３０６とが酸化物層３０８により垂直方向に分離されたものである。極薄単結晶垂直トランジスタ３１０はピラー３０６の側部に沿って形成されている。極薄単結晶垂直トランジスタ３１０は、極薄単結晶垂直ボデイ領域３１２により第１の極薄単結晶垂直ソース／ドレイン領域３１４と第２の極薄単結晶垂直ソース／ドレイン領域３１６とが分離されたものである。ゲート３１８は極薄単結晶垂直ボデイ領域３１２に対向し、薄いゲート酸化物層３２０によりそれから分離されている。 【００２４】
本発明の実施例によると、極薄単結晶垂直トランジスタ３１０は、１００ナノメートル未満の垂直方向長さと、１０ナノメートル未満の水平方向幅とを有する。かくして、１つの実施例では、極薄単結晶垂直ボデイ領域３１２は、垂直方向長さ（Ｌ）が１００ナノメートル未満のチャンネルを有する。また、極薄単結晶垂直ボデイ領域３１２の水平方向幅（Ｗ）は１０ナノメートル未満である。そして、第１の極薄単結晶垂直ソース／ドレイン領域３１４と第２の極薄単結晶垂直ソース／ドレイン領域３１６とは、１０ナノメートル未満の水平方向幅を有する。本発明によると、極薄単結晶垂直トランジスタ３１０は固相エピタキシャル成長により形成される。
【００２５】
図４Ａは、本発明に従って行列状に形成された折り返しビットラインメモリデバイスまたはアレイ４１０の一部の一実施例を略示する斜視図である。図４は、極薄単結晶垂直トランジスタ４３０を含む６個のメモリセル４０１−１、４０１−２、４０１−３、４０１−４、４０１−５、４０１−６の一部を示す。本発明によると、図３に関連して説明したように、これらの極薄単結晶垂直トランジスタ４３０は、半導体基板４００から外方に延びるピラーの側部に沿って形成される。これらのピラーは、行方向に整列した特定のビットラインＢＬ０−ＢＬｎを表すビットライン４０２の導電セグメント上に形成される。図４Ａの実施例では、第１のワードライン４０６の導電セグメントはワードラインＷＬ０−ＷＬｍの任意の１つを表すが、これらは特定の第１のワードライン４０６が介在するトレンチの一方の側の、列が隣接するピラーの極薄単結晶垂直トランジスタ４３０の一体的に形成された第１のゲートを構成する。従って、これは図２Ｂに関連して説明した所望の回路構成による。第２のワードライン４０８の導電セグメントはワードラインＷＬ０−ＷＬｍの任意の１つを表すが、これらは特定の第２のワードライン４０８が介在する隣のトレンチ内の１つおきの列が隣接するピラーの極薄単結晶垂直トランジスタ４３０の一体的に形成された第２のゲートを構成する。
【００２６】  図３に関連して説明するように、極薄単結晶垂直トランジスタ４３０は、下層の基板４００から外方に延びるピラーの側部に沿って形成される。以下に説明するように、基板４００は、バルク半導体出発材料、半導体・オン・絶縁体（ＳＯＩ）出発材料または処理時バルク半導体出発材料から形成されるＳＯＩ材料を含む。【００２７】
図４Ａは、バルクシリコン処理技術を用いる１つの実施例を示す。図４Ａに示すように、ピラーは、第１のコンタクト層４１２となるようにバルクシリコン基板４００上に形成されたｎ＋型シリコン層と、図２Ａ及び２ＢにおいてＢＬ０−ＢＬｎとして示す特定行のメモリセルを画定する一体的に形成され導電性ドーピングを施したｎ＋＋型ビットライン４０２とを有する。第１のｎ＋型コンタクト層４１２上には酸化物層４１４が形成されている。酸化物層４１４の上には、ピラーの第２のコンタクト層４１６となるさらに別のｎ＋シリコン層が形成されている。当業者であればこの説明を読むと明らかなように、任意適当な技術を用いて、第２のコンタクト層４１６上に記憶用キャパシタ４３２を形成される。
【００２８】
ワードラインＷＬ０−ＷＬｍは、アレイ４１０内に互いに噛み合って配設されている。例えば、第１のワードライン４０６は、トレンチ４３１内でピラー４０１−１と４０１−３との間及び４０１−２と４０１−４との間に介在する。第２のワードライン４０８は、トレンチ４３２内でメモリセルの半導体対のピラー４０１−３と４０１−５との間及び４０１−４と４０１−６との間に介在する。図４Ａに示す実施例において、極薄単結晶垂直トランジスタ４３０は、１つおきの列が隣接するピラーにおいてトレンチ４３１及び４３２に隣接するピラーの側部に沿って形成される。従って、折り返しビットラインデバイスには、１つの列に沿う１つおきのピラーのトランジスタ４３０のゲートをアドレスするものとしてワードライン４０６及び４０８が設けられている。図４Ａに示すように、ピラーの側部に沿って形成される極薄単結晶垂直トランジスタ４３０は、第１のコンタクト層４１２を介してビットライン４０２と接触関係にある。この実施例では、ビットライン４０２は半導体基板４００と接触する。
【００２９】
隔離トレンチ４２０、４３１及び４３２は、隣接するメモリセル４０１−１、４０１−２、４０１−３、４０１−４、４０１−５、４０１−６の極薄単結晶垂直トランジスタ４３０間を隔離する。ビットライン方向に沿うピラーの行は、後で二酸化シリコンのような適当な絶縁材料を充填されるトレンチ４２０により分離される。例えば、トレンチ４２０は、ピラー４０１−１と４０１−２との間を、またピラー４０１−３と４０１−４との間を隔離する。極薄単結晶垂直トランジスタ４３０を含むピラーの列は、それぞれが上述したワードラインＷＬ０−ＷＬｍを含むトレンチ４３１、４３２により１つおきに分離されている。かかるワードラインは、以下に示すように下層の絶縁層により基板４００から分離される。また、図４Ａの実施例に示すように、ワードラインＷＬ０−ＷＬｍは、１つおきの列が隣接するピラーのトレンチ４３１及び４３２に隣接する極薄単結晶垂直トランジスタ４３０の垂直に向いた単結晶ボデイ領域からゲート酸化物により分離される。トレンチ４３１及び４３２は、ビットライン４０２にほぼ直角に延びる。
【００３０】
一実施例において、第１及び第２のワードライン４０６、４０８はそれぞれ、タングステンまたはチタンのような耐火金属で形成されている。別の実施例では、第１及び第２のワードライン４０６、４０８をドーピングを施したｎ＋型ポリシリコンで形成してもよい。同様に、第１及び第２のワードライン４０６、４０８に他の適当な導体を用いることが可能である。当業者であればこの説明を読むとわかるように、ドーパントのタイプを変えて導電型を逆にすることが可能であり、本発明は垂直に向いた単結晶ｐ型トランジスタ４３０を有する構造を含むものにも同様に利用可能である。本発明はそれに限定されない。
【００３１】  半導体の下方に第１及び第２のワードライン４０６、４０８を埋め込むと、垂直ピラーの上面はメモリセル４０１−１、４０１−２、４０１−３、４０１−４、４０１−５、４０１−６の上部上に記憶用キャパシタ４３３を形成するための別の空間を提供する。記憶用キャパシタ４３３を形成できる領域を増加すると、記憶用キャパシタ４３３の容量値が増加する。一実施例において、記憶用キャパシタ４３３は、当該技術分野で知られた多数のキャパシタ構造及びプロセスステップのうちの任意のものを用いて形成される積層型キャパシタである。記憶用キャパシタ４３３を実現するため他の技術を用いてもよい。第１及び第２のワードライン４０６、４０８のコンタクトは、メモリアレイ４１０の外側に形成することが可能である。【００３２】
図４Ｂは、極薄単結晶垂直トランジスタ４３０を含むピラー４０１−１、４０１−２、４０１−３、４０１−４、４０１−５、４０１−６を略示する図４Ａの上面図である。図４Ｂは、極薄単結晶垂直トランジスタ４３０を含むピラーの行間を隔離するためにトレンチ４２０内に形成される酸化物４２４のような後で形成される絶縁体を示す。この実施例において、第１のワードライン４０６は、同じビットラインに結合されるピラー４０１−１と４０１−３との間のような、極薄単結晶垂直トランジスタ４３０を有する行が隣接するピラー間のトレンチ４３１内にある。図４Ａに示すように、トレンチ４３１に接するピラー４０１−３の側部には、極薄単結晶垂直トランジスタ４３０は形成されていない。図４Ｂにおいて、ワードライン４０６は、トレンチ４３１内のピラー４０１−３の側部に沿って延びる唯一のワードラインである。しかしながら、図４Ａに示すように、トレンチ４３１に接するピラー４０１−１の側部には、極薄単結晶垂直トランジスタ４３０が形成されている。従って、図４Ｂに示すように、ワードライン４０６は、トレンチ４３１に接するピラー４０１−１の側部に沿う極薄単結晶垂直トランジスタ４３０のゲート酸化物４１８により分離されたゲートとして働く。
【００３３】
同様に、図４Ａに示すように、トレンチ４３１に接するピラー４０１−２の側には極薄単結晶垂直トランジスタ４３０は形成されていない。図４Ｂでは、ワードライン４０６は、トレンチ４３１のピラー４０１−２の側部に沿って延びる唯一のワードラインである。しかしながら、図４Ａに示すように、トレンチ４３１に接するピラー４０１−２の側には極薄単結晶垂直トランジスタ４３０が形成されている。従って、図４Ｂに示すように、ワードライン４０６は、トレンチ４３１に接するピラー４０１−４の側部に沿う極薄単結晶垂直トランジスタ４３０のゲート酸化物４３８により分離されたゲートとして働く。従って、図４Ｂの折り返しビットラインＤＲＡＭの実施例では、第１のワードライン４０６は、異なるビットライン４０２に結合された極薄単結晶垂直トランジスタ４３０を含む１つおきの列が隣接するピラーの間で共有される。第１のワードライン４０６は、ピラー４０１−１と４０１−３との間を延びるトレンチ４３１内にある。図４Ｂに示すように、第１のワードライン４０６は、トレンチ４３１に隣接する垂直に向いたピラー４０１−１、４０１−２、４０１−３及び４０１−４から薄膜酸化物４１８により分離されている。従って、薄膜酸化物４１８は、トレンチ４３１に接する側に極薄単結晶垂直トランジスタ４３１を有するピラー、例えば、ピラー４０１−１及び４０１−４の薄膜ゲート酸化物として働く。
【００３４】
同様に、図４Ｂの実施例において、第２のワードライン４０８は、同じビットラインに結合されたピラー４０１−３と４０１−５との間のような、極薄単結晶垂直トランジスタ４３０を有する行が隣接するピラーの間のトレンチ４３２内にある。図４Ａに示すように、トレンチ４３２に接するピラー４０１−５の側には極薄単結晶垂直トランジスタ４３０が形成されていない。従って、図４Ｂでは、ワードライン４０８はトレンチ４３１のピラー４０１−５の側部に沿って延びる唯一のワードラインである。しかしながら、図４Ａに示すように、トレンチ４３２に接するピラー４０１−３の側には極薄単結晶垂直トランジスタ４３０が形成されている。従って、図４Ｂに示すように、ワードライン４０８は、トレンチ４３１に接するピラー４０１−３の側部に沿う極薄単結晶垂直トランジスタ４３０のゲート酸化物層４０８により分離されるゲートとして働く。
【００３５】
同様に、図４Ａに示すように、トレンチ４３２に接するピラー４０１−６の側には極薄単結晶垂直トランジスタ４３０は形成されていない。従って、図４Ｂにおいて、ワードライン４０８は、トレンチ４３２のピラー４０１−４の側部に沿って延びる唯一のワードラインである。しかしながら、図４Ａに示すように、トレンチ４３２に接するピラー４０１−４の側には極薄単結晶垂直トランジスタ４３０が形成されている。従って、図４Ｂに示すようにワードライン４０８は、トレンチ４３２に接するピラー４０１−４の側部に沿う極薄単結晶垂直トランジスタ４３０のゲート酸化物４１８により分離されたゲートとして働く。従って、図４Ｂの折り返しビットラインＤＲＡＭの実施例では、第２のワードライン４０８は、異なるビットライン４０２に結合された極薄単結晶垂直トランジスタ４３０を含む１つおきの列が隣接するピラーの間で共有される。第２のワードライン４０８はピラー４０１−３及び４０１−５との間を延びるトレンチ４３２内にある。図４Ｂに示すように、第２のワードライン４０８は、トレンチ４３２に隣接する垂直に向いたピラー４０１−３、４０１−４、４０１−５及び４０１−６から薄膜酸化物により分離されている。従って、薄膜酸化物４１８は、トレンチ４３２に接する側部上の極薄単結晶垂直トランジスタ４３０を有するピラー、例えば、ピラー４０１−３及び４０１−６の薄膜ゲート酸化物層として働く。
【００３６】
図４Ｃは、本発明による折り返しビットラインメモリアレイ４１０の一部の別の実施例を示す斜視図である。図４Ｃは、極薄単結晶垂直トランジスタ４３０を含む６つのメモリセル４０１−１、４０１−２、４０１−３、４０１−４、４０１−５及び４０１−６の一部を示す。本発明によると、これらの極薄単結晶垂直トランジスタ４３０は、図３に関連して説明したように、半導体基板４００から外方に延びるピラーの側部に沿って形成される。これらのピラーは、ビットラインＢＬ０−ＢＬｎのうち特定のビットラインを表すビットライン４０２の導電セグメント上に形成されている。図４Ｃに示す実施例では、第１のワードライン４０６Ａ及び４０６Ｂの導電セグメントはワードラインＷＬ０−ＷＬｍのうち任意の１つを表すが、これらのワードラインは特定の第１のワードライン４０６Ａ及び４０６Ｂが介在するトレンチの両側の１つおきの列が隣接するピラーに沿って形成された極薄単結晶垂直トランジスタ４３０の一体的に形成された第１のゲートを構成する。第２のワードライン４０８Ａ及び４０８Ｂの導電セグメントはワードラインＲ０−Ｒｍのうち任意のものを表すが、これらのワードラインは、特定の第２のワードライン４０８Ａ及び４０８Ｂが介在するトレンチの両側の１つおきの列が隣接するペアに沿って形成された極薄単結晶垂直トランジスタ４３０の一体的に形成された第２のゲートを構成する。従って、ＷＬ０−ＷＬｍ及びＲ０−Ｒｍはアレイ４１０内に1つおきに位置する（互いに噛み合う構成である）。
【００３７】
図３に関連して説明したように、極薄単結晶垂直トランジスタ４３０は、下層の基板４１０から外方に延びるピラーの側部に沿って形成されている。後述するように、基板４００は、バルク半導体出発材料、半導体−オン−絶縁体（ＳＯＩ）出発材料または処理時にバルク半導体出発材料から形成されるＳＯＩ材料を含む。
【００３８】  図４Ｃは、バルクシリコン処理技術を用いた一実施例を示す。図４Ｃに示すように、ピラーは、第１のコンタクト層４１２となる、バルクシリコン基板４００上に形成されたｎ＋型シリコン層と、図２Ａ及び２ＢでＢＬ０−ＢＬｎとして示す特定の行のメモリセルを画定する一体的に形成され導電性ドーピングを施されたｎ＋＋型ビットライン４０２とを有する。酸化物層４１４は、第１のｎ＋型コンタクト層４１２上に形成される。別のｎ＋型シリコン層が酸化物層４１４上に形成されて、ピラーの第２のコンタクト層４１６となる。記憶用キャパシタ４３３は、当業者であればこの説明を読むとわかるように、任意適当な技術を用いて第２のコンタクト層４１６上に形成される。【００３９】
ワードラインＷＬ０−ＷＬｍ及びＲ０−Ｒｍは、アレイ４１０内に１つおきに位置する（互いに噛み合う構成）。例えば、第１のワードライン４０６Ａ、４０６Ｂは、ピラー４０１−１と４０１−３の間及び４０１−２と４０１−４の間のトレンチ４３１内に介在し、酸化物のような絶縁材料で分離されている。第２のワードライン４０８Ａ及び４０８Ｂは、メモリセルの半導体ピラーの対４０１−３と４０１−５との間のトレンチ４３２内に介在する。図４Ｃに示す実施例では、極薄単結晶垂直トランジスタ４３０は、１つおきの列が隣接するピラーの、トレンチ４３１及び４３２に隣接するピラーの側に沿って形成されている。従って、折り返しビットラインデバイスには、列に沿う１つおきのピラーのトランジスタ４３０のアドレスゲートとして働くワードライン４０６Ａ、４０６Ｂ及び４０８Ａ、４０８Ｂが設けられている。図４Ｃに示すように、ピラーの側部に沿って形成された極薄単結晶垂直トランジスタ４３０は、第１のコンタクト層４１２を介してビットライン４０２と接触関係にある。この実施例では、ビットライン４０２はバルク半導体基板４００と接触する。
【００４０】
隔離トレンチは、隣接するメモリセル４０１−１、４０１−２、４０１−３、４０１−４、４０１−５、４０１−６の極薄単結晶垂直トランジスタ４３０の間を隔離する。ビットラインに沿うピラーの行は、二酸化シリコンのような適当な絶縁材料で後で充填されるトレンチ４２０により分離される。例えば、トレンチ４２０は、ピラー４０１−１と４０１−２との間及びピラー４０１−３と４０１−４との間を隔離する。極薄単結晶垂直トランジスタ４３０を含むピラーの列は、各々が上述したようにワードラインＷＬ０−ＷＬｍ及びＲ０−Ｒｍを含むトレンチ４３１及び４３２により分離される。かかるワードラインは、以下に述べるように下層の絶縁層により基板４００から分離され、また以下に述べるようにゲート酸化物により極薄単結晶垂直トランジスタ４３０（図３を参照して説明した）の垂直に向いた単結晶ボデイ領域から分離される。トレンチ４３１及び４３２は、ビットライン４０２に対してほぼ直角に延びる。
【００４１】
一実施例において、第１及び第２のワードライン４０６Ａ、４０６Ｂ及び４０８Ａ及び４０８Ｂはそれぞれ、タングステンまたはチタンのような耐火金属により形成される。別の実施例において、第１及び第２のワードライン４０６Ａ、４０６Ｂ及び４０８Ａ、４０８Ｂはドーピングを施したｎ＋型ポリシリコンにより形成可能である。同様に、他の適当な導体を第１及び第２のワードラインに用いることができる。当業者は、この説明を読むと、ドーパントの型を変えて導電型を逆転することが可能であり、本発明は垂直に向いた極薄単結晶ｐ型チャンネルトランジスタ４３０を有する構造に等しく利用可能であることがわかるであろう。本発明はそれに限定されない。
【００４２】
第１及び第２のワードライン４０６Ａ、４０６Ｂ及び４０８Ａ、４０８Ｂをそれぞれ半導体の下方に埋め込むと、垂直ピラーの上面は記憶用キャパシタ４３３を形成するためのメモリセル４０１−１、４０１−２、４０１−３、４０１−４、４０１−５、４０１−６の上部上の別の空間を提供する。記憶用キャパシタ４３３を形成するための領域を増加させると、記憶用キャパシタ４３３の可能な容量値が増加する。一実施例において、記憶用キャパシタ４３３は、当該技術分野で知られた多数のキャパシタ構造及び製造方法ステップのうち任意のものを用いて形成された積層型キャパシタである。記憶用キャパシタ４３３を実現するために他の方法を用いてもよい。第１及び第２のワードライン４０６Ａ、４０６Ｂ及び４０８Ａ、４０８Ｂのコンタクトを、メモリアレイ４１０の外側に形成することができる。
【００４３】
図４Ｄは、極薄単結晶垂直トランジスタ４３０を含むピラーを略示する図４Ｃの切断線４Ｄ−４Ｄに沿う断面図である。図４Ｄに示すように、第１のワードライン４０６Ａ及び４０６Ｂは、所与の行の同一ビットラインに結合されたピラー４０１−２と４０１−４の間のような、極薄単結晶垂直トランジスタ４３０を含むピラーに隣接するトレンチ４３１の両側に形成される。図４Ｃの実施例では、極薄単結晶垂直トランジスタ４３０は、ピラー４０１−１、４０１−２、４０１−３、４０１−４、４０１−５、４０１−６の対向側に対をなして形成されている。従って、本発明の折り返しビットラインＤＲＡＭデバイスでは、ワードライン４０６Ａは、トレンチ４３１に接するピラー４０１−２の側部に沿って形成された極薄単結晶垂直トランジスタ４３０から薄膜酸化物４１８Ａにより分離されるため、ワードライン４０６Ａだけがこの極薄単結晶垂直トランジスタ４３０のワードラインとして働く。逆に、ワードライン４０６Ｂは、トレンチ４３１に接するピラー４０１０４の側部に沿って形成された極薄単結晶垂直トランジスタ４３０から薄膜ゲート酸化物４１８Ｂにより分離されているため、ワードライン４０６Ｂはこの極薄単結晶垂直トランジスタ４３０の一体的に形成されたゲートとして働く。同様に、ワードライン４０８Ａは、トレンチ４３２に接するピラー４０１−４の側部に沿って形成された極薄単結晶垂直トランジスタ４３０から厚い酸化物４１８Ａにより分離されているため、ワードライン４０８Ａはこの極薄単結晶垂直トランジスタ４３０のワードラインとして働く。そして、ワードライン４０８Ｂは、トレンチ４３２に接するピラー４０１−６の側部に沿って形成された極薄単結晶垂直トランジスタ４３０から薄いゲート酸化物４１８Ｂにより分離されているため、このワードライン４０８Ｂはこの極薄単結晶垂直トランジスタ４３０の一体的に形成されたゲートとして働く。
【００４４】
図５Ａ−５Ｃは、本発明に従って折り返しビットラインＤＲＡＭを形成する方法の一部として、後で側部に極薄垂直ボデイトランジスタを形成するピラーを形成する最初の一連のプロセスステップを示す。提案する寸法は０．１ミクロンセル寸法（ＣＤ）技術にとって好適であり、他のＣＤサイズではそれに従って寸法を変化できる。図５Ａの実施例では、出発材料としてｐ型バルクシリコン基板５１０を使用する。イオンインプランテーション、エピタキシャル成長またはかかる技術の組み合わせのような方法により、基板５１０上に、第１の単結晶コンタクト層５１２として、ｎ＋＋及びｎ＋型シリコン複合コンタクト層を形成する。本発明によると、第１のコンタクト層５１２の導電性ドーピングを多量に施した下部はビットライン５０２として働く。第１のコンタクト層５１２のｎ＋＋型部分の厚さは所望のビットライン５０２の厚さであり、約０．１乃至０．２５ミクロンでよい。第１のコンタクト層５１２の全厚は約０．２乃至０．５ミクロンでよい。第１のコンタクト層５１２の上には、厚さが約１００ナノメートル（ｎｍ）、即ち０．１ミクロンまたはそれ以下の酸化物層５１４が形成される。１つの実施例において、この酸化物層５１４は酸化物熱成長法により形成可能である。ｎ＋型シリコンの第２のコンタクト層５１６は、酸化物層５１４上に公知の方法により、第２の多結晶コンタクト層５１６として形成される。第２のコンタクト層５１６は、１００ナノメートルまたはそれ以下の厚さに形成される。
【００４５】
次に、第２のコンタクト層５１６上に厚さ約１０ナノメートルの薄い二酸化シリコン層（ＳｉＯ2）５１８を堆積させる。この薄い二酸化シリコン層（ＳｉＯ2）５１８上には、厚さが約１００ナノメートルの厚い窒化シリコン層（Ｓｉ3Ｎ4）５２０を堆積させて、パッド層、例えば層５１８、５２０を形成する。これらのパッド層５１８、５２０は、化学的気相成長（ＣＶＤ）のような任意適当な方法により堆積することができる。
【００４６】
フォトレジストを適用し、選択的に露光して、反応性イオンエッチング（ＲＩＥ）のような方法によりトレンチ５２５の方向性エッチングを行うためのマスクを形成する。方向性エッチングの結果、窒化物層５２０、パッド酸化物層５１８、第２のコンタクト層５１６、酸化物層５１４及び第１のコンタクト層５１２を積み重ねた複数の行バー５３０が得られる。トレンチ５２５を基板５１０の表面５３２に到達するに十分な深さまでエッチングして、導電性ドーピングを施したビットライン５０２間を分離する。フォトレジストを除去する。バー５３０は、ビットライン５０２の方向、例えば行方向に向いている。１つの実施例では、バー５３０の表面ライン幅は約１ミクロンまたはそれ以下である。各トレンチ５２５の幅はバー５３０のライン幅にほぼ等しいものでよい。この構造を図３Ａに示す。
【００４７】
図５Ｂでは、ＳｉＯ2のような隔離材料５３３を堆積させてトレンチ５２５を充填する。その後、化学的機械研磨／平坦化（ＣＭＰ）のような方法で使用表面を平坦化する。第２のフォトレジストを適用し、選択的に露光して、ビットライン５０２の方向に垂直な、例えば列方向にトレンチ５３５を方向性エッチングするためのマスクを形成する。トレンチ５３５は、反応性イオンエッチング（ＲＩＥ）のような任意適当な方法により形成可能である。トレンチ５３５のエッチングは、露出したＳｉＯ2及び露出した、窒化物層５２０、パッド酸化物層５１８、第２のコンタクト５１６及び酸化物層５１４の積層体を貫通して第１のコンタクト層５１２へ延び、ビットライン５０２が所望の厚さ、例えば残りの厚さが普通は１００ナノメートルになるような深さまで行う。この構造を、個々に形成されたピラー５４０−１、５４０−２、５４０−３及び５４０−４を有するものとして図５Ｂに示す。
【００４８】
図５Ｃは、切断線５Ｃ−５Ｃに沿う図５Ｂの構造の断面図である。図５Ｃは、任意所与の行の隣接するピラー５４０−１と５４０−２とを接続する連続ビットライン５０２を示す。トレンチ５３５は、以下に述べるように、隣接する列のピラー間に、例えばピラー５４０−１及び５４０−４により形成される列と、ピラー５４０−２及び５４０−３により形成される列との間に、後でフローティングゲート及び制御ゲートを形成するために残される。
【００４９】
図６Ａ−６Ｃは、図５Ａ−５Ｃに関連して述べた上記方法をバルクＣＭＯＳ技術の基板またはシリコン・オン・インシュレーター（ＳＯＩ）技術の基板上に使用できることを示す。図６Ａは、ドーピングを少量施したｐ型バルクシリコン基板６１０上に形成されるパッド層を除いて示す、図５Ａ−５Ｃのプロセスステップ全体である。図６Ａに示す構造は図５Ｃの断面図に似たものであり、その上にピラー積層体６４０−１及び６４０−２が形成された連続ビットライン６０２を示す。ピラー６４０−１及び６４０−２は、第１のｎ＋型コンタクト層６１２、その上に形成した酸化物層６１４及び酸化物層６１４上に形成した第２のｎ＋型コンタクト層６１６を有する。
【００５０】
図６Ｂは、ＳＩＭＯＸのような、市販のＳＯＩウェーハ上に形成されたパッド層を除いて示す、図５Ａ−５Ｃのプロセスステップ全体である。図６Ｂに示すように、基板６１０の表面上には埋め込み酸化物層６１１がある。図６Ｂに示す構造は図５Ｃの断面図に似たものであり、その上にピラー積層体６４０−１及び６４０−２が形成された連続ビットライン６０２を示すが、ここでは、連続ビットライン６０２は埋め込み酸化物６１１により基板６１０から分離されている。再び、ピラー６４０−１及び６４０−２は、第１のｎ＋型コンタクト層６１２、その上に形成された酸化物層６１４及び酸化物層６１４上に形成された第２のｎ＋型コンタクト層６１６を有する。
【００５１】
図６Ｃは、絶縁体６１３が酸化物をアンダーカットして形成されている所のＳＯＩのアイランドを形成する、パッド層を除いて示す、図５Ａ−５Ｃのプロセスステップ全体である。かかるプロセスは、１９９７年１１月２５日に発行されたLeonard Forbesの米国特許第５，６９１，２３０号（発明の名称：”Technique for Producing Small Islands of silicon on Insulator”）にさらに詳細に記載されたプロセスを含んでいるが、この特許を本願の一部として引用する。図６Ｃに示す構造は図５Ｃに示す断面図に似たものであり、その上にピラー積層体６４０−１及び６４０−２が形成された連続ビットライン６０２を示すが、ここでは、連続ビットライン６０２は、上述したプロセスによるなどして酸化物のアンダーカットにより形成された絶縁体６１３により基板６１０から分離されている。再び、ピラー６４０−１及び６４０−２は、第１のｎ＋型コンタクト層６１２、その上に形成された酸化物層６１４及び酸化物層６１４上に形成された第２のｎ＋型コンタクト層６１６を有する。従って、本発明によると、図５Ａ−図５Ｃに示すように、ピラーを形成する一連のプロセスステップに、図６Ａ−図６Ｃに示す少なくとも３つの異なるタイプの基板上にピラーを形成するステップを含めることができる。
【００５２】
図７Ａ乃至図７Ｃは、図５Ａ−図５Ｃに示すピラーを形成する実施例に続いて、図６Ａ−図６Ｃに示す任意の基板上に、図５Ｃのピラー５４０−１及び５４０−２のようなピラーの側部に沿って極薄垂直ボデイトランジスタを形成する一連のプロセスステップを示す。例示のみの目的のため、図７Ａは、ｐ型基板７１０上に形成されトレンチ７３０により分離されたピラー７４０−１及び７４０−２の実施例を示す。図５Ａ−図５Ｃに関連する説明と同様に、図７Ａは、１つの実施例において一部がｎ＋＋型ビットライン７０２と一体的に形成される第１の単結晶ｎ＋型コンタクト層７１２を示す。ピラー７４０−１及び７４０−２の第１のコンタクト層７１２上には、酸化物層領域７１４が形成されている。図示の第２のｎ＋型コンタクト層７１６は、ピラー７４０−１及び７４０−２の酸化物層領域７１４上に形成されている。また、パッド層（ＳｉＯ2）７１８及び（Ｓｉ3Ｎ4）７２０はそれぞれ、ピラー７４０−１及び７４０−２の第２のコンタクト層７１６上に形成されるものとして示す。
【００５３】
図７Ｂにおいて、ドーピングを少量施したｐ型ポリシリコン層７４５を、ピラー７４０−１及び７４０−２上に堆積させ、方向性エッチングを施して、ピラー７４０−１及び７４０−２の側壁７５０上にドーピングを少量施したｐ型材料７４５が残るようにする。本発明による一実施例によると、ドーピングを少量施したｐ型ポリシリコン層に方向性エッチングを施して、ピラー７４０−１及び７４０−２の側壁７５０上に幅（Ｗ）または水平方向の厚さが１０ナノメートルまたはそれ以下のドーピングを少量施したｐ型材料７４５が残るようにする。この構造を図７Ｂに示す。
【００５４】
次の一連のプロセスステップを図７Ｃを参照して説明する。この時点において、上述したように、別のマスキングステップを用いてポリシリコン７４５を等方性エッチングすることにより一部の側壁７５０を除去し、或る特定の構成により必要であれば、例えばピラー７４０−１及び７４０−２の一方の側部上にだけ極薄ボデイトランジスタを形成するのであれば、ピラー７４０−１及び７４０−２の一方の側壁だけの上にポリシリコン７４５が残るようにする。
【００５５】
図７Ｃは、ピラー７４０−１及び７４０−２の一方の側部の上に極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタを形成する実施例を示す。図７Ｃにおいて、ウェーハを約５５０乃至約７００℃の温度に加熱する。このステップでは、ポリシリコン７４５が再結晶し、横方向エピタキシャル固相再成長が垂直方向で生じる。図７Ｃに示すように、ピラー７４０−１及び７４０−２の底部の単結晶シリコンがこの結晶成長の種となり、極薄単結晶垂直ＭＯＳＦＥＴトランジスタのチャンネルとして使用可能な単結晶極薄膜７４６が形成される。膜がピラーの一方の側だけに残される図７Ｃの実施例では、結晶化は垂直方向に進んで、ピラー７４０−１及び７４０−２の上面上の第２のｎ＋型ポリシリコンコンタクト層７１６内へ至る。しかしながら、ピラー７４０−１及び７４０−２の両側が覆われている場合、結晶化によりピラー７４０−１及び７４０−２の上面上の中央に近い所に結晶粒界が残る。この実施例を図７Ｄに示す。
【００５６】
図７Ｃ及び７Ｄに示すように、ドレイン領域７５１及びソース領域７５２はそれぞれ、アニーリングプロセスにおいて、第１及び第２のコンタクト層７１２、７１６からのｎ＋型ドーパントの外方拡散により、ピラー７４０−１及び７４０−２の側壁７５０に沿う単結晶極薄膜７４６に形成される。アニーリングプロセスでは、ｎ＋型ドーパントを有する単結晶極薄膜７４６のこれらの部分は、横方向エピタキシャル固相再成長が垂直方向に起こるにつれて同様に再結晶して単結晶構造になる。ドレイン及びソース領域７５１、７５２は、ｐ型材料により形成される単結晶垂直ボデイ領域７５３により分離されている。本発明の一実施例では、単結晶垂直ボデイ領域の垂直方向長さは１００ナノメートル未満である。この構造を図７Ｃまたは７Ｄに示す。当業者であればこの説明からわかるように、従来型ゲート絶縁体をこの単結晶極薄膜７４６上に成長させるか堆積させることが可能である。そして、水平方向または垂直方向のゲート構造をトレンチ７３０内に形成することができる。
【００５７】
当業者であればこの説明を読むとわかるように、本発明によると、ドレイン及びソース領域７５１、７５２はそれぞれ単結晶極薄膜７４６内に形成されて、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの一部を形成する。単結晶極薄膜７４６は、第１のコンタクト層７１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域７５１と、第２のコンタクト層７１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域７５２とを有する。ｐ型の極薄単結晶垂直ボデイ領域７５３は、酸化物層７１４の側部に沿ってそれに対向しており、第１のソース／ドレイン領域７５１を第２のソース／ドレイン領域７５２と結合する。このｐ型極薄単結晶垂直ボデイ領域７５３は、事実上、ドレイン領域７１１とソース領域７１２とを分離し、印加される電圧によりチャンネルが形成されると、ドレイン領域７５１とソース領域７５２とを電気的に結合することができる。ドレイン領域７５１及びソース領域７５２と、極薄ボデイ領域７５３とは、アニーリングステップで起こる横方向固相エピタキシャル再成長により単結晶材料で形成される。
【００５８】
この構造の寸法は、極薄単結晶ボデイ領域７５３の垂直方向長さが１００ナノメートル未満であり、その中に形成されるチャンネルの垂直方向長さが１００ナノメートル未満である。また、この寸法には、ドレイン領域７５１及びソース領域７５２の、単結晶極薄膜７４６の水平方向の厚さにより決まる接合深さが含まれるが、それは例えば１０ナノメートル未満である。従って、本発明はデバイスのチャンネル長さより格段に小さい接合深さを与え、この深さは、設計ルールがさらに縮小されるにつれて縮小可能である。さらに、本発明は、トランジスタのボデイの表面空間電荷領域がトランジスタの他の寸法の縮小につれて縮小する極薄ボデイを備えたトランジスタ構造を提供する。事実、この表面空間電荷領域は、ＭＯＳＦＥＴのボデイ領域を物理的に極薄、例えば１０ナノメートルまたはそれ以下にすることにより最小になっている。
【００５９】
当業者は、この説明を読めば、ドーパントのタイプを変えることにより上述した導電タイプを逆にすることが可能であるため、本発明を垂直方向に向いた単結晶ｐチャンネル型トランジスタを有する構造に利用できることがわかるであろう。本発明はそれに限定されない。上記プロセスの説明からわかるように、作製プロセスは、図面を参照して以下に説明するトレンチ７３０内に多数の異なる水平方向及び垂直方向ゲート構造を形成するように継続することができる。
【００６０】
図８Ａ−８Ｆは、本発明に関連して、水平置換ゲートと呼ぶ水平積層構造を形成する一連のプロセスステップを示す。以下のプロセスステップにおいて提案する寸法は、０．１ミクロンＣＤ技術にとって好適であり、他のＣＤサイズではそれに応じて調整可能である。図８Ａは図７Ｃに似た構造を示す。即ち、図８Ａは、トレンチ８３０内のピラー８４０−１及び８４０−２の側壁８５２に沿う単結晶極薄膜８４６を示す。単結晶極薄膜８４６は、この点で、第１のコンタクト層８１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域８５１と、第２のコンタクト層８１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域８５２とを含む。ｐ型極薄単結晶垂直ボデイ領域８５３は、酸化物層８１４の側部に沿うか、それに対向した所にあり、第１のソース／ドレイン領域８５１を第２のソース／ドレイン領域８５２と結合する。図８Ａに示すプロセス実施例によると、当業者であればわかるように、ドーピングを施したｎ＋型酸化物層８２１またはＰＳＧ層は、ＣＶＤ法などによりピラー８４０−１及び８４０−２の上に堆積させる。その後、ドーピングを施したｎ＋型酸化物層８２１を平坦化して、ピラー８４０−１及び８４０−２の上面から除去する。エッチングを行って、トレンチ８３０の底部の所に約５０ナノメートルだけ残す。次に、ピラー８４０−１及び８４０−２上にドーピングを施していないポリシリコン層８２２または酸化物層８２２を堆積させ、ＣＭＰ平坦化によりこの層を再びピラー８４０−１及び８４０−２の上面からを除去する。その後、ドーピングを施していないポリシリコン層８２２をＲＩＥ法などによりエッチングして、トレンチ８３０内に酸化物層８１４の側部に沿うか対向させて厚さ１００ナノメートルまたはそれ以下の層を残す。次に、当業者であればわかるように、ドーピングを施した別のｎ＋型酸化物層８２３またはＰＳＧ層を、ＣＶＤ法によるなどしてピラー８４０−１及び８４０−２の上に堆積させる。この構造を図８Ａに示す。
【００６１】
図８Ｂは、次の一連の作製ステップ後の構造を示す。図８Ｂにおいて、熱処理を行ってＰＳＧ層、例えば８２１及び８２３からそれぞれ単結晶垂直極薄膜８４６内にｎ型ドーパントを拡散させることにより、ドレイン領域８５１及びソース領域８５２をさらに形成する。次に、図８Ｂに示すが、当業者であればこの説明を読むとわかるように、選択的エッチングを行って、トレンチ８３０内の上方のＰＳＧ層８２３及びドーピングを施されていないポリシリコン層８２２または酸化物層８２２を除去する。この構造を図８Ｂに示す。
【００６２】
次に、図８Ｃに示すが、当業者であればわかるように、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの薄いゲート酸化物層８２５を、折り返しビットラインＤＲＡＭを完成させるためにトレンチのワードラインに接続される１つおきの列が隣接するピラーのトランジスタの極薄単結晶垂直ボデイ領域８５３の表面上に熱酸化などにより成長させる。次に、ドーピングを施したｎ＋型ポリシリコン層８４２を堆積させて、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタのゲート８４２を形成することができる。その後、この構造にＣＭＰプロセスを施して、ピラー８４０−１及び８４０−２の上面からドーピングを施したｎ＋型ポリシリコン層８４２を除去し、ＲＩＥエッチングを施して所望の厚さの極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタのゲート８４２を形成する。一実施例において、ドーピングを施したｎ＋型ポリシリコン層８４２をＲＩＥエッチングすることにより、垂直な側部が１００ナノメートル未満である一体的に形成した水平方向のフローティングゲート８４２を極薄単結晶垂直ボデイ領域８５３に対向して形成する。次に、ＣＶＤ法などにより酸化物層８４４を堆積させ、ＣＭＰプロセスにより平坦化してトレンチ８３０を充填する。上述の方法によるなどして、エッチングを施すことにより、この構造から窒化物層８２０を除去する。これは、リン酸を用いるリン酸エッチングプロセスを含むことができる。この構造を図８Ｃに示す。
【００６３】
当業者であればこの説明を読むとわかるように、キャパシタの形成及び標準ＢＥＯＬプロセスを継続するために、ピラー８４０−１及び８４０−２の上の第２のコンタクト層８１６にコンタクトを形成することができる。
【００６４】
図９Ａ−９Ｃは、本発明による垂直ゲート構造を形成するプロセスステップを示す。以下のプロセスステップにおいて提案される寸法は、０．１ミクロンＣＤ技術にとって適当であり、他のＣＤサイズではそれに従って変更すればよい。図９Ａは、図７Ｃに示すものに似た構造を示す。即ち、図９Ａは、トレンチ９３０内のピラー９４０−１及び９４０−２の側壁５９０に沿う単結晶極薄膜９４６を示す。この単結晶極薄膜９４６はこの点で、第１のコンタクト層９１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域９５１と、第２のコンタクト層９１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域９５２とを有する。ｐ型極薄単結晶垂直ボデイ領域９５３は酸化物層９１４の側部に沿うか、それに対向して存在し、第１のソース／ドレイン領域９５１を第２のソース／ドレイン領域９５２と結合する。図９Ａに示すプロセス実施例によると、厚さがほぼ２０ナノメートルの相似窒化物層をＣＶＤのような方法により堆積させ、方向性エッチングを施して側壁９５０上のものだけを残す。その後、熱酸化などにより酸化物層を約５０ナノメートルの厚さに成長させて、露出したビットラインバー９０２を絶縁する。側壁９５０上の相似窒化物層は、単結晶極薄膜９４６に沿う酸化を防止する。その後、当業者であればわかるように、従来の除去プロセスにより窒化物層を除去する。この構造を図９Ａに示す。
【００６５】
図９Ｂに示すように、真性ポリシリコン９５４をトレンチ９３０内のピラー９４０−１及び９４０−２上に堆積させ、方向性エッチングを施して、ピラー９４０−１及び９４０−２の垂直側壁上の真性ポリシリコン層９５４だけを残す。フォトレジストを適用しマスキングを行って、デバイスチャンネルを形成すべきピラーの側部、例えば、１つおきの列が隣接するピラー上の一体的に形成されたワードライン／ゲートを露出させる。当業者であればわかるように、これらの位置において、真性ポリシリコン９５４に選択的にエッチングを施すことにより、露出した真性ポリシリコン層９５４を除去する。次に、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの極薄単結晶膜９４６の露出した側壁上に、薄膜ゲート酸化物層９５６を成長させる。この構造を図９Ｂに示す。
【００６６】
図９Ｃでは、ドーピングを施したｎ＋型ポリシリコン材料または適当な金属９６０のワードライン導体を、ＣＶＤ法によるなどして約５０ナノメートルまたはそれ以下の厚さに堆積させる。このワードライン９６０に方向性エッチングを施して、１つおきの列が隣接するピラーの薄膜ゲート酸化物層９５６上を含むピラーの垂直側壁上のものだけを残すことにより、別個の垂直な一体的に形成したワードライン／ゲート９６０Ａ及び９６０Ｂを形成する。この構造を図９Ｃに示す。
【００６７】
図９Ｄにおいて、残りの真性ポリシリコン層９５４の上部を露出させるために短い酸化物エッチングを行う。その後、当業者であればわかるように、選択的な等方性エッチングにより、残りの真性ポリシリコン層９５４の全てを除去する。酸化物層９７０をＣＶＤ法によるなどして堆積することにより、真性ポリシリコン層の除去により残った空所及びピラー９４０−１及び９４０−２に隣接する別個の垂直ワードライン９６０Ａと９６０Ｂの間のトレンチ９３０の空間を充填する。上述したように、別個の垂直ワードラインは、１つおきの列が隣接するピラー上にゲートを一体的に形成する。酸化物層９７０は、ＣＭＰ法により平坦化して、窒化物パッド９２０上で止まるピラー９４０−１及び９４０−２の上部を除去する。その後、残りのパッド材料９１８及び９２０をＲＩＥ法によるなどしてエッチングすることにより、ピラー９４０−１及び９４０−２の上部を除去する。次に、ＣＶＤ法により酸化物９７５を堆積させて、ピラー９４０−１及び９４０−２が覆われるようにする。この構造を図９Ｂに示す。
【００６８】
当業者であればこの説明を読むとわかるように、このプロセスはここで記憶用キャパシタの形成及びＢＥＯＬプロセスステップに進む。
【００６９】
当業者であればこの説明を読むとわかるように、上述したプロセスステップは、１つおきの列が隣接するピラーの側部に沿う一体的に形成された垂直ゲートとして働く一体的に形成された垂直向きのワードライン９６０Ａ及び９６０Ｂを形成する。これにより、図４Ｃの斜視図及び図４Ｄのビットラインの方向に沿う断面図に似た折り返しビットラインＤＲＡＭ構造の実施例が得られる。
【結論】
【００７０】
上述した構造及び作製方法は、極薄ボデイトランジスタを有する折り返しビットラインＤＲＡＭを例示するものであって、限定するものではない。種々のタイプのゲート構造を示したが、これは３つの異なるタイプの基板上にオープンビットラインＤＲＡＭメモリアレイを形成することができる。
【００７１】
ＤＲＡＭの密度の増加に対するさらなる要望により、構造及びトランジスタの寸法がますます縮小することが示されている。従来のプレーナ型トランジスタ構造は、サブミクロンの寸法領域の奥の方に寸法を合わせることは困難である。本発明は、酸化物ピラーの側壁に沿って成長させた極薄単結晶シリコン膜に形成する垂直のアクセス用または転送用トランジスタデバイスを提供する。極薄ボデイ領域を有するこれらのトランジスタは、小型デバイスの性能上の利点を保持しながら、さらに小さな寸法に縮小できる。高密度及び高性能を得るための寸法縮小化の利点は、折り返しビットラインＤＲＡＭにおいて得られる。
【図面の簡単な説明】
【００７２】
【図１】チャンネル長さが０．１ミクロン、１００ナノメートル、即ち、１０００オングストローム未満のサブミクロン領域の奥まで微細化が進む場合の従来型ＭＯＳＦＥＴの問題点を説明するためのＭＯＳＦＥＴトランジスタを示す図である。
【図２Ａ】本発明による極薄垂直ボデイトランジスタを有する折り返しビットラインＤＲＡＭの一実施例を略示する図である。
【図２Ｂ】本発明に従ってピラーの両側に形成された極薄垂直ボデイトランジスタ毎に１つのワードライン／ゲートを有する折り返しビットラインアーキテクチャのための本発明の実施例を示す。
【図３】本発明によるピラーの側部に沿って形成された極薄垂直ボデイトランジスタを示す図である。
【図４Ａ】本発明による折り返しビットラインメモリの一部の一実施例を示す斜視図である。
【図４Ｂ】極薄単結晶垂直ボデイトランジスタを有するピラーを略示する図４Ａの上面図である。
【図４Ｃ】本発明による折り返しビットラインメモリの一部の別の実施例を示す斜視図である。
【図４Ｄ】本発明による極薄単結晶垂直ボデイトランジスタを有するピラーを略示する図４Ｃの線４Ｄ−４Ｄに沿う断面図である。
【図５Ａ】本発明に従って後で折り返しビットラインＤＲＡＭを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図５Ｂ】本発明に従って後で折り返しビットラインＤＲＡＭを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図５Ｃ】本発明に従って後で折り返しビットラインＤＲＡＭを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図６Ａ】図５Ａ−５Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図６Ｂ】図５Ａ−５Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図６Ｃ】図５Ａ−５Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図７Ａ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図５Ａ−６Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図７Ｂ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図５Ａ−６Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図７Ｃ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図５Ａ−６Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図７Ｄ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図５Ａ−６Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図８Ａ】本発明に関連して水平置換ゲートと呼ぶ水平ゲート構造を形成するための一連のプロセスステップを示す。
【図８Ｂ】本発明に関連して水平置換ゲートと呼ぶ水平ゲート構造を形成するための一連のプロセスステップを示す。
【図８Ｃ】本発明に関連して水平置換ゲートと呼ぶ水平ゲート構造を形成するための一連のプロセスステップを示す。
【図９Ａ】本発明に関連して垂直ゲート構造を形成するための一連のプロセスステップを示す。
【図９Ｂ】本発明に関連して垂直ゲート構造を形成するための一連のプロセスステップを示す。
【図９Ｃ】本発明に関連して垂直ゲート構造を形成するための一連のプロセスステップを示す。
【図９Ｄ】本発明に関連して垂直ゲート構造を形成するための一連のプロセスステップを示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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