(57)【特許請求の範囲】
【請求項１】
個々に所定の機能を有し、それぞれが同一の形状の立方体として構成される複数のサブブロックであって、前記立方体の１面が相互に対向するように複数の前記サブブロックを配置して構成される電子機器において、
前記サブブロックは、
前記立方体の上面、左側面、底面、および右側面にそれぞれ通信ボードが配置され、
前記通信ボードは、
電磁誘導により信号を送信または受信する、コイル状のパターンで基板上に形成された複数のアンテナと、
前記アンテナに対して信号を送信する送信回路と前記アンテナからの信号を受信する受信回路の少なくとも一方を有し、前記基板上に装着された半導体チップと、
前記半導体チップに対して前記基板に形成された配線層を介して接続され、電子機器の電子回路に接続される入出力端子とを備え、他のサブブロックに配置された通信ボードと前記アンテナを介して電磁誘導により通信する
ことを特徴とする電子機器。
【請求項２】
前記基板は複数の配線層を有し、前記アンテナは、最も外側の配線層により形成されている
請求項１に記載の電子機器。
【請求項３】
複数個の前記送信回路と前記受信回路うち、少なくとも1個の前記送信回路と前記受信回路は非同期型の回路であり、他は同期型の回路であり、
前記非同期型の受信回路からの信号に基づき前記同期型の受信回路に供給するクロックの位相を調整する調整回路をさらに備える
請求項１に記載の電子機器。
【請求項４】
前記送信回路と前記受信回路の両方を有し、
前記アンテナは、前記送信回路の出力に接続されるとともに、前記受信回路の入力に接続され、
前記送信回路と前記受信回路は、独立にイネーブル状態またはディセーブル状態に設定する端子を有する
請求項１に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信ボードに関し、特に、より簡単に電子機器間で大きな容量の情報を高速で通信することができるようにした通信ボードに関する。
【背景技術】
【０００２】
本出願人は、電子機器に着脱自在のブロックを装着し、装着するブロックを変更、追加することで、電子機器の機能を追加、変更することを先に提案した（例えば特許文献１）。このように構成すると、電子機器の機能を追加、変更することが容易となる。
【特許文献１】特開２００３−３３３５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電子機器間の通信では、インターフェースの信号接合部の電気的、機械的問題から、ナローバスによる電気配線通信が使用されることが多い。この場合、配線や接合部のインピーダンス不整合などが起因して周波数の限界があり、データ転送レートが制限されるので、多ビット信号をシリアライズして転送することが多い。従ってデータレーテンシが増加し、大きな容量の情報を高速で通信することが困難である問題があった。
【０００４】
本発明は、このような状況に鑑みてなされたものであり、より簡単に電子機器間で大きな容量の情報を高速で通信することができるようにするものである。
【課題を解決するための手段】
【０００５】
本発明の一側面は、個々に所定の機能を有し、それぞれが同一の形状の立方体として構成される複数のサブブロックであって、前記立方体の１面が相互に対向するように複数の前記サブブロックを配置して構成される電子機器において、前記サブブロックは、前記立方体の上面、左側面、底面、および右側面にそれぞれ通信ボードが配置され、前記通信ボードは、電磁誘導により信号を送信または受信する、コイル状のパターンで基板上に形成された複数のアンテナと、前記アンテナに対して信号を送信する送信回路と前記アンテナからの信号を受信する受信回路の少なくとも一方を有し、前記基板上に装着された半導体チップと、前記半導体チップに対して前記基板に形成された配線層を介して接続され、電子機器の電子回路に接続される入出力端子とを備え、他のサブブロックに装着された通信ボードと前記アンテナを介して電磁誘導により通信することを特徴とする電子機器である。
【０００６】
前記基板は複数の配線層を有し、アンテナは、最も外側の前記配線層により形成することができる。
【０００７】
複数個の送信回路と受信回路うち、少なくとも1個の送信回路と受信回路は非同期型の回路であり、他は同期型の回路であり、非同期型の受信回路からの信号に基づき同期型の受信回路に供給するクロックの位相を調整する調整回路をさらに備えることができる。
【０００８】
前記送信回路と前記受信回路の両方を有し、アンテナは、送信回路の出力に接続されるとともに、受信回路の入力に接続され、送信回路と受信回路は、独立にイネーブル状態またはディセーブル状態に設定する端子を有することができる。
【０００９】
本発明の一側面においては、サブブロックの上面、左側面、底面、および右側面にそれぞれ配置された通信ボードがアンテナを有し、電子機器に装着された通信ボードがアンテナを介して他のサブブロックの通信ボードと電磁誘導により通信する。
【発明の効果】
【００１０】
以上のように、本発明の一側面によれば、より簡単に電子機器間で大きな容量の情報を高速で通信することができる。
【発明を実施するための最良の形態】
【００１１】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、発明の詳細な説明に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、発明の詳細な説明に記載されていることを確認するためのものである。従って、発明の詳細な説明中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００１２】
本発明の一側面は、個々に所定の機能を有し、それぞれが同一の形状の立方体として構成される複数のサブブロックであって、前記立方体の１面が相互に対向するように複数の前記サブブロックを配置して構成される電子機器において、前記サブブロックは、前記立方体の上面、左側面、底面、および右側面にそれぞれ通信ボードが配置され、前記通信ボードは、電磁誘導により信号を送信または受信する、コイル状のパターンで基板（例えば、図５の基板101）上に形成された複数のアンテナ（例えば、図５のアンテナ111）と、前記アンテナに対して信号を送信する送信回路（例えば、図９の送信回路253，図１０の送信回路273）と前記アンテナからの信号を受信する受信回路（例えば、図９の受信回路254，図１０の受信回路274）の少なくとも一方を有し、前記基板上に装着された半導体チップ（例えば、図５の実装チップ112）と、前記半導体チップに対して前記基板に形成された配線層（例えば、図５の配線層113）を介して接続され、電子機器の電子回路（例えば、図８の電子回路231-1，231-2）に接続される入出力端子（例えば、図５の入出力端子114）とを備え、他のサブブロックに配置された通信ボードと前記アンテナを介して電磁誘導により通信する電子機器である。
【００１３】
前記基板は複数の配線層（例えば、図６の配線層152乃至154）を有し、前記アンテナは、最も外側の配線層（例えば、図６の配線層154）により形成されている。
【００１４】
複数個の前記送信回路と前記受信回路うち、少なくとも1個の前記送信回路と前記受信回路は非同期型の回路（例えば、図７の送受信モジュール201-1,201-2）であり、他は同期型の回路（例えば、図７の送受信モジュール202-1乃至202-8）であり、前記非同期型の受信回路からの信号に基づき前記同期型の受信回路に供給するクロックの位相を調整する調整回路（例えば、図７のDLL回路203）をさらに備える。
【００１５】
前記送信回路と前記受信回路の両方（例えば、図９の送信回路253と非同期型受信回路254、図１０の送信回路273と同期型受信回路274）を有し、前記アンテナは、前記送信回路の出力に接続されるとともに、前記受信回路の入力に接続され、前記送信回路と前記受信回路は、独立にイネーブル状態またはディセーブル状態に設定する端子(例えば、図９の送信回路253のイネーブル端子EN、非同期型受信回路254のイネーブル端子EN、図１０の送信回路273のイネーブル端子EN、同期型受信回路274のイネーブル端子EN)を有する。
【００１６】
以下、本発明の実施の形態について、図を参照して説明する。
【００１７】
図１は、本発明の実施の形態としての通信ボードを装着した電子機器の構成を示す。電子機器１−１には、機器ボードとして通信ボード２−１が装着されている。同様に、電子機器１−２にも機器ボードとして通信ボード２−２が装着されている。電子機器１−１と電子機器１−２は、図２に示されるように、相互に積み重ねられる。図２の実施の形態においては、電子機器１−１の上に電子機器１−２が配置されている。電子機器１−１と電子機器１−２は、それぞれ脚部３−１，３−２を有している。通信ボード２−１は、電子機器１−１の上面の外部に露出して装着されており、通信ボード２−２は、電子機器１−２の底面の外部に露出して装着されている。電子機器１−１と電子機器１−２の距離は、脚部３−２により一定の距離に保たれる。その結果、通信ボード２−１と通信ボード２−２は、近接して対向するように配置される。詳細は後述するが、その結果、通信ボード２−１と通信ボード２−２は極近距離通信を行う。これにより、電子機器１−１と電子機器１−２は配線せずに相互に信号を授受することができる。
【００１８】
図３は、他の実施の形態を表わしている。この実施の形態においては、電子機器３１にスロット３２−１乃至３２−４が形成されており、各スロット３２−１乃至３２−４に電子機器４１−１乃至４１−４が装着される。電子機器４１−１乃至４１−４の内部には、機能ボードやメモリモジュールといった各種の機能を実行する電子回路が収容されているほか、通信ボード２−１１乃至２−１４が装着されている（図３においては、通信ボード２−１１のみが図示されており、通信ボード２−１２乃至２−１４の図示は省略されている）。電子機器３１の内部には、通信ボード２−１１乃至２−１４に対向する位置に通信ボードが配置されており、それぞれの通信ボード同士が相互に極近距離通信することができるように構成されている。
【００１９】
図４は、さらに他の実施の形態を表している。この実施の形態においては、電子機器７１が電子機器サブブロック８１−１乃至８１−６により構成されている。電子機器サブブロック８１−１乃至８１−６は、それぞれほぼ同一の形状に形成されている。各電子機器サブブロック８１−１乃至８１−６の内部には、それぞれ所定の機能を実行する電子回路等が収容されている。また、電子機器サブブロック８１−１の上面、左側面、底面、および右側面には、それぞれ通信ボード２−２１乃至通信ボード２−２４が装着されている。電子機器サブブロック８１−２乃至８１−６においても同様に、それぞれの上面、左側面、底面、および右側面には、通信ボード２−３１乃至２−３４，２−４１乃至２−４４，２−５１乃至２−５４，２−６１乃至２−６４，２−７１乃至２−７４がそれぞれ装着されている。
【００２０】
電子機器サブブロック８１−１乃至８１−６を図４に示されるように配置した場合、すなわち、電子機器サブブロック８１−２を電子機器サブブロック８１−３の上に配置し、電子機器サブブロック８１−３の右側に電子機器サブブロック８１−４を配置し、電子機器サブブロック８１−４の右側に電子機器サブブロック８１−５を配置し、さらにその右側に電子機器サブブロック８１−６を配置し、電子機器サブブロック８１−５の上に電子機器サブブロック８１−１を配置した場合、電子機器サブブロック８１−２の底面の通信ボード２−３３が、電子機器サブブロック８１−３の上面の通信ボード２−４１と対向する。
【００２１】
同様に、電子機器サブブロック８１−３の右側面の通信ボード２−４４が電子機器サブブロック８１−４の左側面の通信ボード２−５２と対向し、電子機器サブブロック８１−４の右側面の通信ボード２−５４が電子機器サブブロック８１−５の左側面の通信ボード２−６２と対向し、電子機器サブブロック８１−５の右側面の通信ボード２−６４が電子機器サブブロック８１−６の左側面の通信ボード２−７２と対向し、電子機器サブブロック８１−５の上面の通信ボード２−６１が電子機器サブブロック８１−１の底面の通信ボード２−２３と対向する。それぞれ対向した通信ボード同士が、極近距離通信により相互に無線（電磁誘導）で信号を授受する。
【００２２】
このように、必要な機能を有する電子機器（電子機器サブブロック）を所定の電子機器に隣接して配置するだけで、配線処理を必要とせずに、相互に信号を授受することが可能となるから、組み立て、製造が容易となる。
【００２３】
以下、通信ボード２−１，２−２等を個々に区別する必要がない場合、単に通信ボード２と称する。他の装置についても同様とする。
【００２４】
図５は、通信ボード２の平面的構成を表している。同図に示されるように、通信ボード２は、基板１０１上にアンテナ１１１−１乃至１１１−１０がコイル状の配線パターン（配線層）により平面的に形成されている。アンテナ１１１−１乃至１１１−１０のほぼ中央には、実装チップ１１２が配置されている。実装チップ１１２は、各アンテナ１１１−１乃至１１１−１０と相互に配線パターン１１５で接続されている。また、実装チップ１１２は、配線パターン（配線層）１１３により入出力端子１１４と接続されている。入出力端子１１４は、他の入出力端子と機械的に接続されることにより、他の電子部品と信号を相互に授受する。
【００２５】
基板１０１は、例えば、FR4（ガラスエポキシ）、ポリイミドなどの樹脂で形成される。この基板１０１には、図６に示されるように、最も上側の配線層としての配線パターン１１３のほか、配線層１５２乃至１５４の４層構造とされる。アンテナ１１１は、最も下側（外側）の配線層１５４により形成される。勿論、より内側の配線層により、アンテナ１１１を形成してもよい。基板１０１の上側には、実装チップ１１２が装着されており、実装チップ１１２はボンディングワイヤ１５１によりパッド１５５と接続されている。基板１０１の上面と下面には、保護膜１５６が形成され保護されている。保護膜１５６は、例えばポリイミド膜や封止材により形成される。
【００２６】
図７は、実装チップ１１２の内部の構成を表している。同図に示されるように、実装チップ１１２には、アンテナ１１１−１乃至１１１−１０に、１対１に対応する送信モジュール２０１−１，２０１−２，２０２−１乃至２０２−８が形成されている。アンテナ１１１−９とアンテナ１１１−１０には、送受信モジュール２０１−１と送受信モジュール２０１−２が接続されている。アンテナ１１１−１乃至１１１−８には、送受信モジュール２０２−１乃至２０２−８が接続されている。送受信モジュール２０１−１，２０１−２はクロックに非同期で信号を送受信する。これに対して、送受信モジュール２０２−１乃至２０２−８はクロックに同期して信号を送受信する。送受信モジュール２０１−１は、受信した信号から生成したクロックをDLL（Delay Locked Loop）回路２０３に供給する。DLL回路２０３は、入力されたクロックを所定時間だけ遅延（位相を調整）して、送受信モジュール２０２−１乃至２０２−８に供給する。送受信モジュール２０２−１乃至２０２−８は、DLL回路２０３より供給されたクロックに同期して信号を送受信する。
【００２７】
図８は、各電子機器における通信ボードと内部の電子回路との接続関係を表している。同図に示されるように、例えば、電子機器１−１の通信ボード２−１は、電子機器１−１の内部の電子回路２３１−１とコード２３２−１を介して接続されている。同様に、電子機器１−２の通信ボード２−２は電子機器１−２の内部の電子回路２３１−２とコード２３２−２を介して接続されている。電子回路２３１−１より出力した信号は、通信ボード２−１を介して通信ボード２−２に極近距離通信により送信され、コード２３２−２を介して電子回路２３１−２に供給される。また逆に、電子機器１−２の電子回路２３１−２が出力した信号は、コード２３２−２を介して通信ボード２−２に供給され、そこから極近距離通信により通信ボード２−１に送信される。通信ボード２−１により受信された信号は、コード２３２−１を介して電子機器１−１の電子回路２３１−１に供給される。このようにして、電子回路２３１−１と２３１−２は、それぞれ、相互に必要な処理を実行することが可能となる。
【００２８】
非同期型の送受信モジュール２０１は、例えば図９に示されるように、入力端子２５１、増幅器２５２、送信回路２５３、非同期型受信回路２５４、増幅器２５５、出力端子２５６、並びにアンテナ２５７により構成される。送信モジュール２０１が送信回路として動作する時、図９に示されるように、送信回路２５３のイネーブル端子ＥＮとクロック端子CLKが、高電位の基準電位VDDに接続される。これにより、送信回路２５３は、イネーブル状態とされる。これに対して、非同期型受信回路２５４は、そのイネーブル端子ＥＮに低電位の基準電位VSSが接続される。これにより、非同期型受信回路２５４はディセーブル状態とされる。
【００２９】
入力端子２５１より入力された信号は、増幅器２５２により増幅され、送信回路２５３のデータ端子（Data）に入力される。送信回路２５３は、入力された信号を波形整形し、アンテナ２５７（図５のアンテナ１１１に対応する）に出力する。その結果、アンテナ２５７（１１１）より信号が送信される。
【００３０】
同期型の送信モジュール２０２は、図１０に示されるように、入力端子２７１、増幅器２７２、送信回路２７３、同期型受信回路２７４、増幅器２７５、出力端子２７６、並びにアンテナ２７７により構成される。送受信モジュール２０２が送信回路として機能する時、図１０に示されるように、送信回路２７３のイネーブル端子ＥＮは、高電位の基準電位VDDに接続され、クロック端子CLKに所定のクロックが入力される。これに対して、同期型受信回路２７４のイネーブル端子ＥＮは、低電位の基準電位VSSに接続され、ディセーブル状態とされる。
【００３１】
入力端子２７１より入力された信号は、増幅器２７２により増幅され、送信回路２７３に入力される。送信回路２７３は、入力された信号を波形整形し、コイル２７７（図５のコイル、アンテナ１１１に対応する）に送信する。これにより、アンテナ２７７から信号が送信される。
【００３２】
図１１は、同期型の送信回路２７３として利用可能な非同期型の送信回路２５３（同期型と非同期型のいずれでも利用可能な送信回路）の構成を表している。イネーブル端子ＥＮより入力された信号は、NAND回路３０７の一方の入力に供給されている。クロック端子CLKより入力されたクロックは、エッジ検出部３０１に入力される。エッジ検出部３０１は、インバータ３０２、遅延回路３０３、並びにNAND回路３０４により構成されている。エッジ検出部３０１より出力された信号は、スイッチ３０６の接点ａを介してNAND回路３０７の他方の入力に供給される。データ端子より入力された信号は、遷移検出部３０５によりその遷移が検出され、スイッチ３０６の接点ｂを介して、NAND回路３０７の他方の入力に供給される。
【００３３】
NAND回路３０７の出力（ノードＮ５の出力）は、インバータ３０８により反転され、ノードＮ６に出力される。トライステートバッファ３１１，３１２は、ノードＮ５とノードＮ６の出力に応じてイネーブル状態またはディセーブル状態とされる。
【００３４】
トライステートバッファ３１１，３１２がイネーブル状態とされたとき、入力されたデータがインバータ３０９を介して、トライステートバッファ３１２に供給される。インバータ３０９の出力が、さらにインバータ３１０を介してトライステートバッファ３１１に入力される。トライステートバッファ３１１の出力とトライステートバッファ３１２の出力は、それぞれ送信用のアンテナ１１１Ｔの両端子（出力端子Ｎ１と出力端子Ｎ２）に供給される。出力端子Ｎ１と出力端子Ｎ２の間にはトランジスタ３１３が接続されている。また、出力端子Ｎ１と出力端子Ｎ２の間にはトランジスタ３１４とトランジスタ３１５の直列回路が接続されている。トランジスタ３１３乃至３１５のゲートは、ノードＮ５に接続されている。トランジスタ３１４とトランジスタ３１５の接続点は、基準電位HVDに接続されている。この基準電位HVDの値は、例えば、基準電位VDDの１／２の値とされる。
【００３５】
送信側の送受信モジュールのアンテナ１１１Ｔは、受信側の送受信モジュールのアンテナ１１１Ｒと結合係数Ｋで電磁結合されている。受信側のアンテナ１１１Ｒにより受信された信号が、入力端子Ｎ３，Ｎ４から受信回路２５４（または受信回路２７４）に入力される。
【００３６】
次に、図１１の送信回路２５３（２７３）の処理について、図１２のタイミングチャートを参照して説明する。
【００３７】
この回路がクロックに同期して動作する送信回路２７３として選ばれている場合、スイッチ３０６は、接点ａ側に切り替えられている。この場合、端子CLKより入力されたクロック（図１２Ａ）は、エッジ検出部３０１によりその立ち上がりエッが検出され、スイッチ３０６の接点ａを介してノードＮ０に出力される（図１２Ｃ）。
【００３８】
図１１の回路がクロックに非同期で動作するように指定されている場合、スイッチ３０６は接点ｂ側に切り替えられており、データ端子より入力された信号（図１２Ｂ）から遷移検出部３０５によりデータの立ち上がりエッジと立ち下がりエッジが検出され、スイッチ３０６の接点ｂを介してノードＮ０に出力される（図１２Ｃ）。
【００３９】
NAND回路３０７のイネーブル端子より供給される信号は、常に高レベルとされているため、ノードＮ０に高レベルの信号が入力されると、NAND回路３０７の出力はノードＮ５に低レベルの信号を出力する（図１２Ｄ）。その結果、インバータ３０８はノードＮ６に高レベルの信号を出力する。トライステートバッファ３１１，３１２は、ノードＮ５に低レベルの信号が供給され、ノードＮ６に高レベルの信号が供給されている期間、イネーブル状態となる。その結果、トライステートバッファ３１１は、データ端子より入力され、インバータ３０９，３１０を介して入力された信号を、そのままアンテナ１１１Ｔの端子に出力端子Ｎ１から出力する。また、トライステートバッファ３１２は、インバータ３０９より出力された信号を、出力端子Ｎ２からアンテナ１１１Ｔの他方の端子に供給する。これにより、アンテナ１１１Ｔに電流ILTが流れる（図１２Ｅ）。その結果、電磁誘導により受信側のアンテナ１１１Ｒに電流が流れる。
【００４０】
アンテナ１１１Ｔに流れる電流が増加するとき、受信用のアンテナ１１１Ｒには、図１２Ｆにおいて実線で示されるように電圧が発生し、送信側のアンテナ１１１Ｔに流れる電流が減少するとき、図中破線で示されるように電圧が発生する。
【００４１】
トランジスタ３１３乃至３１５は、ノードＮ５に低レベルの信号が供給されている期間オフし、アンテナ１１１Ｔに電流が流れるのを許容する。
【００４２】
図１３は、受信側の送受信モジュールの構成を表している。例えば、送受信モジュール２０１−１によりクロックを受信して、受信したクロックを他の送受信モジュール２０２に供給する場合の構成が示されている。非同期型の送受信モジュール２０１−１は、送信回路２５３−１のイネーブル端子、クロック端子、およびデータ端子に、低電位の基準電位VSSが供給され、ディセーブル状態とされている。非同期受信回路２５４−１は、そのイネーブル端子に高電位の基準電位VDDが印加され、イネーブル状態とされている。したがって、アンテナ２５７−１（１１１−９）により受信した信号が、非同期型受信回路２５４−１から増幅器２５５−１により増幅され、DLL回路２０３に供給される。
【００４３】
DLL回路２０３は、可変遅延部３３１、クロック分配遅延レプリカ３３２、およびコントロール部３３３により構成されている。可変遅延部３３１は、入力されたクロックを所定時間だけ遅延して、クロックCLK2としてクロック分配遅延レプリカ３３２に供給する。クロック分配遅延レプリカ３３２は、入力されたクロックCLK2を所定時間だけ遅延して、クロックCLK2Bとしてコントロール部３３３に出力する。コントロール部３３３は、送受信モジュール２０１−１の非同期型受信回路２５４−１より出力されたクロックCLK1とクロック分配遅延レプリカ３３２により入力されたクロックCLK2Bの位相差が０となるように、可変遅延部３３１を制御する。
【００４４】
これにより、送信側のクロックに同期して、同期型受信回路２７４−１の入力端子Ｎ３，Ｎ４に入力される信号とタイミングが一致するように位相が調整されたクロックCLK2が同期型受信回路２７４−１に供給される。
【００４５】
同期型の送受信モジュール２０２−１の送信回路２７３−１のイネーブル端子、クロック端子、データ端子は、低電位の基準電位VSSに接続され、ディセーブル状態とされている。同期型受信回路２７４−１のイネーブル端子には、高電位の基準電位VDDが供給され、イネーブル状態とされている。したがって、アンテナ２７７−１（１１１−１）により受信された信号が、同期型受信回路２７４−１によりクロックCLK2に同期して受信され、増幅器２７５−１により増幅された後、出力端子２７６−１から出力される。
【００４６】
図１４は、非同期型受信回路２５４のより詳細な構成を表している。同図に示されるように、アンテナ２５７（１１１）より出力された信号が、入力端子Ｎ３，Ｎ４から増幅器３６３の両端に入力される。入力端子Ｎ３，Ｎ４の間には、抵抗３６１と抵抗３６２が直列に接続されている。抵抗３６１と抵抗３６２の接続点には、基準電位VREFが供給されている。増幅器３６３の出力は、ヒステリシスコンパレータ３６４の非反転入力端子と、ヒステリシスコンパレータ３６７の反転入力端子に供給されている。コンパレータ３６４の反転入力端子には、閾値としての基準電位ＶＲ１が供給されており、コンパレータ３６７の非反転入力端子には、閾値としての基準電位ＶＲ２が供給されている。
【００４７】
コンパレータ３６４の出力（ノードＮ５の出力）は、インバータ３６５により反転された後、NAND回路３６９とともにクロスラッチ回路を構成するNAND回路３６６の一方の入力に供給される。クロスラッチ回路は、低レベルの信号が入力される毎にその出力を反転する。コンパレータ３６７の出力（ノードＮ６の出力）は、インバータ３６８により反転された後、NAND回路３６９の一方の入力に供給される。NAND回路３６９の他方の入力には、NAND回路３６６の出力が供給され、NAND回路３６６の他方の入力には、NAND回路３６９の出力が供給されている。
【００４８】
アンテナ２５７より出力された信号は増幅器３６３により増幅され、コンパレータ３６４の非反転入力端子に供給される。増幅器３６３より出力された信号のレベルが基準電位ＶＲ１より大きい場合、その期間、コンパレータ３６４は正の信号を出力する。この正のパルスがインバータ３６５により反転され、NAND回路３６６，３６９により構成されるクロスラッチ回路を反転させ、ラッチされる。
【００４９】
同様に、増幅器３６３より出力される信号のレベルが基準電位ＶＲ２より小さい場合、その期間、コンパレータ３６７は正の信号を出力する。コンパレータ３６７の出力は、インバータ３６８により反転され、NAND回路３６６，３６９により構成されるクロスラッチ回路によりラッチされ、出力される。
【００５０】
図１５は、同期型受信回路２７４の構成を表している。同図に示されるように、受信用のアンテナ２７７（１１１）より出力された信号は、入力端子Ｎ３，Ｎ４を介して、クロック同期増幅器３８３に入力される。入力端子Ｎ３，Ｎ４の間には、抵抗３８１と抵抗３８２が接続されている。抵抗３８１と抵抗３８２の接続点には、基準電位VREFが供給されている。クロック同期増幅器３８３の出力は、NAND回路３８４とNAND回路３８５により構成されるクロスラッチ回路によりラッチされ、出力される。
【００５１】
クロック同期増幅器３８３は、入力されるクロックに同期して増幅動作を実行する。
【００５２】
以上においては、送受信される信号をデジタル信号としたが、アナログ信号を送受信することも可能である。この場合の送受信モジュールの構成が、図１６に示されている。送信モジュール４０１は、電圧制御発信器（VCO）４１１の出力を、変調器４１２により入力されるアナログ信号に基づき変調し、増幅器４１３により増幅した後、アンテナ４１４（１１１）より出力する構成とされる。
【００５３】
また、受信モジュール４４１は、アンテナ４５１（１１１）により受信した信号を増幅器４５２により増幅し、復調器４５３により復調して出力する構成とされる。
【００５４】
図１７は、送信モジュール４０１のより具体的な構成を表している。この送受信モジュール４０１は、電圧電流変換回路４６１により入力された電圧を電流に変換する。電圧電流変換回路４６１は、定電流回路Ｉ２，Ｉ３，Ｉ４，Ｉ５、トランジスタＱ１，Ｑ５，Ｑ６，Ｑ７、抵抗Ｒ１により構成されている。
【００５５】
また、電圧電流変換回路４６１の出力は、トランジスタＱ２を介してＬＣ共振型VCO４６２に供給される。ＬＣ共振型VCO４６２は、アンテナ４１４（１１１）、可変容量コンデンサＣ１、トランジスタＱ３，Ｑ４により構成されている。
【００５６】
可変容量コンデンサＣ１の値は外部電圧により制御される。これにより、発振周波数が可変となる。
【００５７】
トランジスタＱ３，Ｑ４は、MOS差動対を構成している。アンテナ４１４のインダクタＬ１と可変容量コンデンサＣ１とにより定まる共振周波数は、１／[２π√（Ｌ１×Ｃ１）]となる。
【００５８】
トランジスタＱ３，Ｑ４は増幅器としても機能する。トランジスタＱ２は、ＬＣ共振型VCO４６２の全体に流れる電流値を決定するカレントシンクである。
【００５９】
ＬＣ共振型VCO４６２の電流振幅は、トランジスタＱ２に流れる電流値で決定されるので、その電流値を制御することによりＡＭ変調を行うことができる。
【００６０】
定電流源Ｉ２，Ｉ３に流れる電流は同一とされ、定電流源Ｉ４，Ｉ５に流れる電流も同一とされる。また、トランジスタＱ６，Ｑ７のサイズは同一とされ、トランジスタＱ５，Ｑ１のサイズも同一とされる。トランジスタＱ６，Ｑ７のゲートに入力される入力電圧Ｖinが０のとき、トランジスタＱ６，Ｑ７のソース端子は同一の電圧となるため、抵抗Ｒ１には電流が流れない。このとき、トランジスタＱ５には電流Ｉ４−Ｉ２が流れ、トランジスタＱ１には電流Ｉ５−Ｉ３が流れる。
【００６１】
入力電圧Ｖinが正である場合、入力が小さいとき、入力電位差に相当する電圧が抵抗Ｒ１に印加される。その結果、抵抗Ｒ１には、トランジスタＱ６のソース端子からトランジスタＱ７のソース端子に向かって電流が流れる。このときの電流値は、Ｖin／Ｒ１となる。定電流源Ｉ２，Ｉ３は定電流を供給するため、抵抗Ｒ１に流れる電流によりトランジスタＱ６，Ｑ７に流れる電流値に差が生じる。定電流源Ｉ４，Ｉ５も定電流を供給するので、この電流差はそのままトランジスタＱ５，Ｑ１に流れる電流の差となる。したがって、トランジスタＱ１に流れる電流は、次の式で表される。
【００６２】
［（Ｉ５−Ｉ３）＋Ｖin／Ｒ１］
【００６３】
トランジスタＱ１とトランジスタＱ２は、カレントミラーを形成しているので、ミラー比をＭとすると、トランジスタＱ２に流れる電流は次式で表される。
【００６４】
Ｍ［（Ｉ５−Ｉ３）＋Ｖin／Ｒ１］
【００６５】
このようにして、入力電圧Ｖinに基づいて、トランジスタＱ２に流れる電流Ｉ２を制御することができるため、ＡＭ変調を行うことが可能となる。
【００６６】
図１８は、受信モジュール４４１の具体的構成を表している。この受信モジュール４４１は、ＬＣ共振回路４８１、受信増幅器４８２、並びにＡＭ復調器としてのピークホールド回路４８３により構成されている。ＬＣ共振回路４８１はアンテナ４５１（１１１）と可変容量コンデンサＣ１１により構成されている。受信増幅器４８２は、抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４、トランジスタＱ１１，Ｑ１２、並びに定電流源Ｉ１１により構成されている。
【００６７】
ピークホールド回路４８３は、トランジスタＱ１３、定電流源Ｉ１２、コンデンサＣ１２により構成されている。
【００６８】
可変容量コンデンサＣ１１は、受信感度が最大となるような値に設定されている。トランジスタＱ１１，Ｑ１２のサイズは同一とされ、抵抗Ｒ１３，Ｒ１４の値Ｒは同一とされる。トランジスタＱ１１，Ｑ１２はMOS差動対を構成し、そのゲートは抵抗Ｒ１１，Ｒ１２を介して所定の電位にバイアスされている。トランジスタＱ１１，Ｑ１２のドレインは負荷抵抗Ｒ１３，Ｒ１４に接続されるとともに、出力端子にもなる。負荷抵抗Ｒ１３，Ｒ１４の他端は基準電位VDDに接続されている。
【００６９】
アンテナ４５１（１１１）より入力された信号は、トランジスタＱ１１，Ｑ１２のトランスコンダクタンスｇｍにより電圧電流変換され、負荷抵抗Ｒ１３，Ｒ１４に印加される。抵抗Ｒ１３，Ｒ１４の両端に流れる電流値に比例して、電圧降下が発生するため、出力端子には入力電圧が（ｇｍ／２）×Ｒ倍されて出力される。
【００７０】
トランジスタＱ１３に電流Ｉ１２が流れるときのゲートソース間電圧をＶgs０と表わし、出力端子の電位をＶoutと表すとする。トランジスタＱ１３のゲート電圧がＶout＋Ｖgs０より低い場合には、トランジスタＱ１３はオフとなり、トランジスタＱ１３から出力端子へ電流が供給されなくなる。出力端子には、定電流源Ｉ１２が接続されているので、コンデンサＣ１２に蓄積されている電荷は、定電源源Ｉ１２に引き抜かれ、出力端子の電位Ｖoutは単位時間あたり、Ｉ１２／Ｃ２で減少する。
【００７１】
逆に、トランジスタＱ１３のゲート電圧が、Ｖout＋Ｖgs０より高い場合には、トランジスタＱ１３には、電流Ｉ１２より大きな電流Ｉ１２'が流れ、電流の増加分Ｉ１２’−Ｉ１２は、コンデンサの容量Ｃ１２に蓄積され、出力端子の電位Ｖoutが上昇する。
【００７２】
トランジスタＱ１３のサイズが充分大きい場合、出力端子の電位ＶoutはトランジスタＱ１３のゲート電位Ｖinpfのピーク値変化に追従する。したがって、トランジスタＱ１３のサイズ、Ｉ１２，Ｃ１２の値を適当に設定することにより、ピークホールド動作を実現することができる。
【００７３】
なお、同期または非同期のロジック信号の他、これらとアナログ信号の通信を混在して行うことも可能である。
【００７４】
図５においては、アンテナの数を１０個としたが、その数は100個以上とすることももちろん可能である。この数を増やすことで、その分同時に多くのビット数を伝送することが可能となる。これにより、例えば、電子機器の内部バスのデータをそのまま筐体外部と通信することも可能となる。アンテナ１１１の数を６４個＋αとすることで、６４bitのデータを同時に送信することが可能となる。
【００７５】
このようにすることで、高速かつワイドビットの非接触接続が実現し、接触抵抗やインピーダンスマッチングを考慮する必要の無いモジュール差し替えが可能となる。
【００７６】
各電子機器は、メモリ機能、CPU機能、ビデオ機能など、機能単位で構成することができるため、必要に応じて必要な機能（電子機器）を組み合わせることによりシステムを構築することで、システムの機能の追加、変更、構築が容易となる。
【００７７】
これにより、例えば、パーソナルコンピュータ、テレビジョン受像機、携帯電話機といった各種の電子機器を、簡単かつ容易に様々な機能を付加して実現することが可能となる。
【００７８】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態の構成を示す斜視図である。
【図２】図１の電子機器を組み合わせた状態示す側面図である。
【図３】本発明の他の実施の形態の構成を示す斜視図である。
【図４】本発明のさらに他の実施の形態の構成を示す斜視図である。
【図５】本発明の実施の形態としての通信ボードの構成を示す平面図である。
【図６】図５の通信ボードの断面構成を示す断面図である。
【図７】図５の通信ボードの実装チップの内部の構成を示すブロック図である。
【図８】通信ボードと電子回路の接続関係を説明する図である。
【図９】実装チップの非同期型の送受信モジュールの構成を示すブロック図である。
【図１０】実装チップの非同期型の送受信モジュールの構成を示すブロック図である。
【図１１】送信回路の構成を示す回路図である。
【図１２】図１１の送信回路の動作を説明する波形図である。
【図１３】受信側の送受信モジュールの構成を示すブロック図である。
【図１４】非同期型受信回路の構成を示す回路図である。
【図１５】同期型受信回路の構成を示す回路図である。
【図１６】アナログの送受信モジュールの構成を示すブロック図である。
【図１７】アナログの送信モジュールの具体的構成を示す回路図である。
【図１８】アナログの受信モジュールの構成を示す回路図である。
【符号の説明】
【００８０】
１−１，１−２  電子機器，  ２−１，２−２  通信ボード，  ３１，４１−１乃至４１−４，７１  電子機器，  ８１−１乃至８１−６  電子機器サブブロック，  １１１−１乃至１１１−１０  アンテナ，  １１２  実装チップ，  １１３  配線パターン，  １１４  入出力端子
【図１】
0004547625.tif 000002
【図２】
0004547625.tif 000003
【図３】
0004547625.tif 000004
【図４】
0004547625.tif 000005
【図５】
0004547625.tif 000006
【図６】
0004547625.tif 000007
【図７】
0004547625.tif 000008
【図８】
0004547625.tif 000009
【図９】
0004547625.tif 000010
【図１０】
0004547625.tif 000011
【図１１】
0004547625.tif 000012
【図１２】
0004547625.tif 000013
【図１３】
0004547625.tif 000014
【図１４】
0004547625.tif 000015
【図１５】
0004547625.tif 000016
【図１６】
0004547625.tif 000017
【図１７】
0004547625.tif 000018
【図１８】
0004547625.tif 000019