(57)【特許請求の範囲】
【請求項１】
電源端子と接地端子との間に接続したエンハンスメント型のＭＯＳトランジスタからなるクランプ回路と、前記電源端子と前記接地端子との間に接続され前記電源端子に印加するＥＳＤパルスによって所定時間だけ前記クランプ回路のエンハンスメント型のＭＯＳトランジスタを導通させるトリガ回路とを備えるＥＳＤ保護回路において、
前記トリガ回路は容量Ｃと抵抗Ｒとを直列接続したＣＲ時定数回路からなり、該抵抗Ｒの抵抗成分としてデプレッション型のＭＯＳトランジスタを使用し、該デプレッション型のＭＯＳトランジスタと前記容量Ｃの一端とを接続した共通ノードが前記クランプ回路のエンハンスメント型のＭＯＳトランジスタのゲートに接続され、
前記デプレッション型のＭＯＳトランジスタが前記共通ノードに関して前記接地端子の側にあるときは、前記デプレッション型のＭＯＳトランジスタと前記クランプ回路のエンハンスメント型のＭＯＳトランジスタの導電型をＮ型とし、
前記デプレッション型のＭＯＳトランジスタが前記共通ノードに関して前記電源端子の側にあるときは、前記デプレッション型のＭＯＳトランジスタと前記クランプ回路のエンハンスメント型のＭＯＳトランジスタの導電型をＰ型とした、
ことを特徴とするＥＳＤ保護回路。
【請求項２】
請求項１に記載のＥＳＤ保護回路において、
前記デプレッション型のＭＯＳトランジスタのゲートをソースに直結したことを特徴とするＥＳＤ保護回路。
【請求項３】
請求項１に記載のＥＳＤ保護回路において、
前記デプレッション型のＭＯＳトランジスタのゲートをソースに対して抵抗を介して接続したことを特徴とするＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（Electro Static Discharge：静電気放電)から半導体集積回路を保護するＥＳＤ保護回路に関するものである。
【背景技術】
【０００２】
例えば、半導体集積回路の運搬やその半導体集積回路を使用して電子機器を組み立てる際には、帯電した人間や物体が半導体集積回路の端子を介して放電したり、集積回路パッケージ自体が帯電して他の物体に放電し、半導体集積回路の内部回路が破壊される事態が発生することがある。
【０００３】
そこで、このＥＳＤによる破壊を防止するために、従来から、図６に示すようなＥＳＤ保護回路が提案されている（例えば、非特許文献１）。このＥＳＤ保護回路は、電源端子ＶＤＤを接地端子ＧＮＤにクランプして保護動作を行うクランプ回路１０と、このクランプ回路１０のクランプ動作のためのトリガを行うトリガ回路２０とからなる。クランプ回路１０はエンハンスメント型のＮＭＯＳトランジスタＥＭＮ１からなり、トリガ回路２０は容量Ｃと抵抗ＲによるＣＲ時定数回路からなり、容量Ｃと抵抗Ｒの共通接続点のノードＡがトランジスタＥＭＮ１のゲートに接続される。
【０００４】
図６のＥＳＤ保護回路は、ＥＳＤパルスが印加する以前の状態では、ＶＤＤ＝ＧＮＤであり、トリガ回路２０内の抵抗Ｒと容量Ｃはともにその端子間電圧が０Ｖであり、クランプ回路１０のトランジスタＥＭＮ１はオフしている。しかし、電源端子ＶＤＤにＥＳＤパルスが印加されると、抵抗Ｒと容量Ｃの値で決まる時定数ＣＲの期間だけ、ノードＡの電圧が高くなって、クランプ回路１０のトランジスタＥＭＮ１がオンとなり、電源端子ＶＤＤに印加されたＥＳＤパルスをＧＮＤに分流し、電源端子ＶＤＤに接続されている内部回路を保護する。
【非特許文献１】Michael Stockinger,et al, "Boosted and Distributed Rail Clamp Networks for ESD Protection in Advanced CMOS Technologies",EOS/ESD Symposium 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記ＥＳＤ保護回路では、時定数ＣＲの設定が困難である。抵抗Ｒとしては高抵抗（数１００ｋΩ〜数ＭΩ）の素子を必要とするが、その抵抗素子によって次のような問題が生じる。まず、この抵抗素子としてポリシリコン抵抗や拡散抵抗等のパッシブデバイスを使用する場合、高抵抗値確保のためにはレイアウト面積が増大する。一方、アクティブデバイスであるトランジスタを使用すると、レイアウト面積を縮小することはできるものの、抵抗値の電圧依存性が大きく、最適な抵抗値設定が困難である。抵抗値の変動によってＣＲ時定数が短かくなりすぎると、ＥＳＤパルスを分流する時間が不十分となって保護が不十分となり、逆に長くなりすぎると、通常の電源投入の際にトランジスタＥＭＮ１が不必要にオンして、異常電流が発生する。
【０００６】
本発明の目的は、レイアウト面積が小さくでき、且つＣＲ時定数を所望の値に設定し易くし、実動作時に誤動作も発生しないようにしたＥＳＤ保護回路を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明は、電源端子と接地端子との間に接続したエンハンスメント型のＭＯＳトランジスタからなるクランプ回路と、前記電源端子と前記接地端子との間に接続され前記電源端子に印加するＥＳＤパルスによって所定時間だけ前記クランプ回路のエンハンスメント型のＭＯＳトランジスタを導通させるトリガ回路とを備えるＥＳＤ保護回路において、前記トリガ回路は容量Ｃと抵抗Ｒとを直列接続したＣＲ時定数回路からなり、該抵抗Ｒの抵抗成分としてデプレッション型のＭＯＳトランジスタを使用し、該デプレッション型のＭＯＳトランジスタと前記容量Ｃの一端とを接続した共通ノードが前記クランプ回路のエンハンスメント型のＭＯＳトランジスタのゲートに接続され、前記デプレッション型のＭＯＳトランジスタが前記共通ノードに関して前記接地端子の側にあるときは、前記デプレッション型のＭＯＳトランジスタと前記クランプ回路のエンハンスメント型のＭＯＳトランジスタの導電型をＮ型とし、前記デプレッション型のＭＯＳトランジスタが前記共通ノードに関して前記電源端子の側にあるときは、前記デプレッション型のＭＯＳトランジスタと前記クランプ回路のエンハンスメント型のＭＯＳトランジスタの導電型をＰ型とした、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＥＳＤ保護回路において、前記デプレッション型のＭＯＳトランジスタのゲートをソースに直結したことを特徴とする。
請求項３にかかる発明は、請求項１に記載のＥＳＤ保護回路において、前記デプレッション型のＭＯＳトランジスタのゲートをソースに対して抵抗を介して接続したことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、抵抗素子としてデプレッション型のＭＯＳトランジスタを使用するので、回路規模やレイアウト面積が増大することはなく、また抵抗値の電圧依存性が小さいのでＣＲ時定数を設定し易く、実動作時に誤動作することもない。
【発明を実施するための最良の形態】
【０００９】
図１は本発明の１つの実施例のＥＳＤ保護回路の回路図である。図６で説明したものと同じものには同じ符号を付けた。本実施例では、トリガ回路２０の抵抗Ｒ用の素子として、デプレッション型のＮＭＯＳトランジスタＤＭＮ１を使用する。このデプレッション型は特別には不純物注入による閾値調整を行わないので、ネイティブ型とも呼ばれている。このデプレッション型のＮＭＯＳトランジスタＤＭＮ１は、ゲート電圧が０Ｖでも導通するノーマリオンの特性を有するので、ソース・ドレイン間の抵抗値が電圧の依存性を受け難い特徴を有する。
【００１０】
図２にエンハンスメント型とデプレッション型のＮＭＯＳトランジスタのソース・ドレイン間抵抗値の電圧依存特性を示す。ここでは、エンハンスメント型は図３(a)に示すようにゲート・ドレインを共通接続し、デプレッション型は図３(b)に示すようにゲート・ソースを共通接続して、それぞれ電圧Ｖ１を変化させて抵抗値を測定した結果を示した。エンハンスメント型では閾値近辺およびそれ以下の電圧領域において抵抗値が著しく大きくなるのに対して、デプレッション型では閾値が負であるためにノーマリオン状態であり、電圧依存性は小さい。エンハンスメント型では、ゲート電圧を何らかのバイアス回路を用意して制御することにより、閾値電圧以上の電圧領域で電圧依存性を小さくすることはできるが、閾値付近およびそれ以下の電圧領域における大きな電圧依存性を回避することはできない。
【００１１】
一方、時定数ＣＲの抵抗成分としては、前記したように数１００ｋΩ〜数ＭΩのオーダーの抵抗値を必要とするが、そのレイアウト面積を小さく抑えるためには、ゲート電圧を低い値に制御する必要がある。この点で、デプレッション型は閾値が負であるため、前記したように、ゲートを接地端子ＧＮＤに接続するだけで必要最小限のゲート電圧を確保することができ、特別なバイアス電圧を用意することなく、小面積で高抵抗化が可能である。すなわち、ポリシリコン抵抗や拡散抵抗等のパッシブデバイスを使用する場合に比べて、十分に小さい面積で抵抗素子を形成することができる。
【００１２】
ただし、デプレッション型において、ゲートとソースを直結すると耐圧が不十分になる場合には、ゲートを抵抗を介してソースに接続することが望ましい。また、このゲートは必ずしも接地端子ＧＮＤに接続せず、何らかの手法で制御してもよい。
【００１３】
図４は別の実施例のＥＳＤ保護回路を示す回路図である。ここでは、トリガ回路２０を、電源端子ＶＤＤ側に抵抗Ｒとしてデプレッション型のＰＭＯＳトランジスタＤＭＰ１を接続し、接地端子ＧＮＤ側に容量Ｃを接続して構成し、クランプ回路１０はエンハンスメント型のＰＭＯＳトランジスタＥＭＰ１で構成した。このＥＳＤ保護回路でも、電源端子ＶＤＤにＥＳＤパルスが印加されると、クランプ回路１０がクランプ動作を行う。
【００１４】
なお、トリガ回路２０とクランプ回路１０の間には、図５に示すように、インバータ３１，３２を挿入することができる。この２段のインバータ３１，３２によりノードＡに現れる電圧の波形整形を行うことにより、通常動作時のクランプ回路１０の誤動作を防止することができる。インバータ３１，３２の動作速度はＥＳＤパルスの立上り速度に比べると格段に速いので、インバータ３１，３２がＥＳＤパルスによって破壊されることはない。インバータを１段にするときは、クランプ回路１０にエンハンスメント型のＰＭＯＳトランジスタＥＭＰ１を使用すればよい。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例のＥＳＤ保護回路の回路図である。
【図２】エンハンスメント型とデプレッション型のＮＭＯＳトランジスタのドレイン・ソース間の抵抗値の電圧依存性を示す特性図である。
【図３】図２の特性を得るためのエンハンスメント型とデプレッション型のＮＭＯＳトランジスタの接続図である。
【図４】別の実施例のＥＳＤ保護回路の回路図である。
【図５】別の実施例のＥＳＤ保護回路の回路図である。
【図６】従来のＥＳＤ保護回路の回路図である。
【符号の説明】
【００１６】
１０：クランプ回路
２０：トリガ回路
３１，３２：インバータ
【図１】
0004562674.tif 000002
【図２】
0004562674.tif 000003
【図３】
0004562674.tif 000004
【図４】
0004562674.tif 000005
【図５】
0004562674.tif 000006
【図６】
0004562674.tif 000007