(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に半導体層を設け、
前記半導体層にｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタからなる相補型半導体装置を形成する製造方法において、
前記絶縁性基板上に設けられた前記半導体層に前記ｎチャネル型およびｐチャネル型ＭＯＳトランジスタ用の第１および第２の半導体層を離隔して形成する工程と、
前記絶縁性基板並びに第１および第２の半導体層上にゲート絶縁膜となる絶縁体層を形成する工程と、
前記第１および第２の半導体層上の前記絶縁体層上にそれぞれ第１および第２のゲート電極を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の一方側に隣接してｎ型不純物をイオン注入してソース領域またはドレイン領域の一方を形成する工程と、
前記ｐチャネル型ＭＯＳトランジスタを形成するための前記第２の半導体層のチャネル領域の両側に隣接してp型不純物をイオン注入してソース領域およびドレイン領域を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタの前記ソース領域またはドレイン領域の一方を形成する工程の後、前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の他方側に隣接してショットキー接合層からなるソース領域またはドレイン領域の他方を形成する工程と
を具備してなることを特徴とする相補型半導体装置の製造方法。
【請求項２】
絶縁性基板上に半導体層を設け、
前記半導体層にｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタからなる相補型半導体装置を形成する製造方法において、
前記絶縁性基板上に設けられた前記半導体層に前記ｎチャネル型およびｐチャネル型ＭＯＳトランジスタ用の第１および第２の半導体層を離隔して形成する工程と、
前記絶縁性基板並びに第１および第２の半導体層上にゲート絶縁膜となる絶縁体層を形成する工程と、
前記第１および第２の半導体層上の前記絶縁体層上にそれぞれ第１および第２のゲート電極を形成する工程と、
前記ｐチャネル型ＭＯＳトランジスタ用の前記第２の半導体層にｐ型不純物をイオン注入してソース領域または／およびドレイン領域を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の一方側に隣接してｎ型不純物をイオン注入してソース領域またはドレイン領域を形成する工程と、
前記第１の半導体層のチャネル領域の他方側に隣接してショットキー接合層からなるソース領域またはドレイン領域の他方を形成する工程と、
を具備してなる相補型半導体装置を形成する製造方法であって、
前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の他方側に隣接してショットキー接合層からなるソース領域またはドレイン領域の他方を形成する工程が、
前記ｐチャネル型ＭＯＳトランジスタ用の前記第２の半導体層にイオン注入してソース領域または／およびドレイン領域を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の一方側に隣接してｎ型不純物をイオン注入してソース領域またはドレイン領域を形成する工程、
のいずれの工程の後に実施されることを特徴とする相補型半導体装置の製造方法。
【請求項３】
絶縁性基板上に半導体層を形成する工程と、
前記絶縁性基板上に設けられた前記半導体層にｎチャネル型およびｐチャネル型ＭＯＳトランジスタ用の第１および第２の半導体層を離隔して形成する工程と、
前記絶縁性基板並びに第１および第２の半導体層上にゲート絶縁膜となる絶縁体層を形成する工程と、
前記第１および第２の半導体層上の前記絶縁体層上にそれぞれ第１および第２のゲート電極を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタ用の前記第１の半導体層のチャネル領域に隣接してソース領域またはドレイン領域を形成する工程と、
前記ｐチャネル型ＭＯＳトランジスタ用の前記第２の半導体層のチャネル領域に隣接してｐ型不純物をイオン注入してソース領域およびドレイン領域を形成する工程と、
を具備してなる相補型半導体装置を形成する製造方法であって、
前記ｎチャネル型ＭＯＳトランジスタのソース領域およびドレイン領域の形成は、
前記第１の半導体層ｎ型不純物をイオン注入して前記ソース領域またはドレイン領域の一方を形成する工程の後、
前記ソース領域またはドレイン領域の他方側に前記チャネル領域に隣接してショットキー接合層からなるソース領域またはドレイン領域を形成することを特徴とする相補型半導体装置の製造方法。
【請求項４】
前記ｎチャネル型およびｐチャネル型ＭＯＳトランジスタの前記ソース領域およびドレイン領域の表面に、ショットキー接触材料層が形成され、熱処理されてシリサイド層が形成されることを特徴とする請求項１乃至３のいずれか１項に記載の相補型半導体装置の製造方法。
【請求項５】
前記ショットキー接合層を形成するための前記半導体層に対してショットキー接触となる材料は、Ｅｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｍｏの材料からなることを特徴とする請求項１乃至３のいずれか１項に記載の相補型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型半導体装置の製造方法に関する。
【背景技術】
【０００２】
絶縁性基板の上に半導体薄膜を形成し、この薄膜内にチャネル領域を設けて、絶縁ゲート電界効果トランジスタを構成したものに、いわゆる薄膜トランジスタ（ＴＦＴ）がある。例えばＴＦＴをスイッチング素子として使用する液晶表示装置は、表示部の薄型化が可能であり、事務機器やコンピュータ等に利用されている。このＴＦＴを用いた半導体装置として、アクティブマトリックス型液晶表示装置が知られている。  
このアクティブマトリックス型液晶表示装置には、画像表示を行う画素マトリックス回路や、画素表示を行うための制御回路などが設けられている。制御回路は、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などから構成され、これらはいずれもＣＭＯＳ（Complementaly Metal-Oxide Semiconductor）を基本として構成される。
【０００３】
図９は、従来の薄膜トランジスタを用いたＣＭＯＳの断面構造図である。図９に示すように、例えばガラスからなる絶縁基板５１の表面に絶縁層５２を形成した絶縁性基板５３の表面上に、多結晶シリコン層などからなる半導体層５４が形成されている。また、半導体層５４の表面上に、酸化膜などからなるゲート絶縁層５８が形成されている。また、ゲート絶縁層５８の表面上にゲート電極５９が形成されている。半導体層５４内には、それぞれ１対の、ｎ型ソース領域５５Ｓおよびｎ型ドレイン領域５５Ｄ、並びに、ｐ型ソース領域５６Ｓおよびｐ型ドレイン領域５６Ｄが形成されている。  
ｎ型ソース領域５５Ｓおよびｎ型ドレイン領域５５Ｄの間、並びに、ｐ型ソース領域５６Ｓおよびｐ型ドレイン領域５６Ｄの間にはそれぞれチャネル領域５７が形成されている。このようにチャネル領域５７の上に、ゲート電極５９が形成された形式のものを、トップゲート型薄膜トランジスタと称する。半導体層５４およびゲート電極５９の表面は、層間絶縁層６０で覆われている。  
層間絶縁層６０中に形成されたコンタクトホール６１を通して配線層６２が、各々のｎ型ソース領域５５Ｓ、ｎ型ドレイン領域５５Ｄ、および、ｐ型ソース領域５６Ｓ、ｐ型ドレイン領域５６Ｄ、５６Ｄ、ゲート電極５９に接続されている。ソース領域５５Ｓ、５６Ｓおよびドレイン領域５５Ｄ、チャネル領域５７の極性の異なる２つのＭＯＳトランジスタ、図では、ｎチャネル型ＭＯＳトランジスタ７１およびｐチャネル型ＭＯＳトランジスタ７２の、ソース領域５５Ｓとソース領域５６Ｓとが接続されることでＣＭＯＳ７０が形成される。
【０００４】
図９に示したＣＭＯＳ７０の製造工程の概略について以下説明する。図１０（ａ）〜（ｇ）および図１１（ｈ）〜（ｌ）は、図９に示したＣＭＯＳ７０の製造工程を順に示す断面構造図である。  
まず、ガラスからなる絶縁基板５１の全面に、例えば酸化膜からなる絶縁層５２を形成する。例えばこのような基板を、絶縁性基板５３と称する。次いで、絶縁層５２の表面上に、非晶質シリコンからなる非晶質半導体層５４０を形成する（図１０（ａ））。次に、非晶質半導体層５４０を既知の方法により多結晶シリコンからなる半導体層５４に変える（図１０（ｂ））。  
次に、半導体層５４の表面上に、フォトリソグラフィ法を用いて活性領域の形状を規定するために、レジスト膜８１０を選択的に形成する（図１０（ｃ））。次に、このレジスト膜８１０をマスクとして半導体層５４をエッチングした後、レジスト膜８１０を除去する（図１０（ｄ））。次に、絶縁性基板５３と半導体層５４の表面上に、ゲート絶縁層５８を形成する（図１０（ｅ））。次に、ゲート絶縁層５８上に、ゲート電極を形成するための導電層５９０を形成する（図１０（ｆ））。  
次に、導電層５９０の表面上に、フォトリソグラフィ法を用いてゲート電極の形状を規定するためにレジスト膜８２０を選択的に形成する（図１０（ｇ））。  
次に、このレジスト膜８２０をマスクとして導電層５９０をエッチングし、ゲート電極５９を形成した後、レジスト膜８２０を除去する（図１１（ｈ））。次に、ｐチャネル型ＭＯＳトランジスタの形成領域に、不純物導入のマスクとなるレジスト膜８３０を選択的に形成する。次いで、このレジスト膜８３０をマスクとして、ｎチャネル型ＭＯＳトランジスタとなる半導体層５４のうちソース・ドレイン領域となる領域のみに、ｎ型不純物５５０を導入し、ｎ型ソース領域５５Ｓおよびｎ型ドレイン領域５５Ｄを形成する（図１１（ｉ））。なお、ゲート電極５９の下に位置するチャネル領域となる半導体層５４内には、ゲート電極５９がマスクとなり不純物は導入されない。次に、レジスト膜８３０を除去する。  
次に、ｎチャネル型ＭＯＳトランジスタの形成領域に、不純物導入のマスクとなるレジスト膜８４０を選択的に形成する。次いで、このレジスト膜８４０をマスクとして、ｐチャネル型ＭＯＳトランジスタとなる半導体層５４にのみ、ｐ型不純物５６０を導入し、ｐ型ソース領域５６Ｓおよびｐ型ドレイン領域５６Ｄを形成する（図１１（ｊ））。なお、ゲート電極５９の下に位置するチャネル領域となる半導体層５４内には、ゲート電極５９がマスクとなり不純物は導入されない。次に、レジスト膜８４０を除去する。次に、絶縁性基板５３の全面に層間絶縁膜６０を形成する（図１１（ｋ））。次いで、半導体層５４に添加した不純物原子を活性化する熱処理工程を行う。  
次に、層間絶縁膜６０の表面上にコンタクトホールを形成するためのレジスト膜（図示省略）を選択的に形成する。その後、このレジスト膜をマスクとして層間絶縁膜６０をエッチングし、ゲート電極５９、ドレイン領域５５Ｄ、ソース領域５５Ｓ、ドレイン領域５６Ｄ、ソース領域５６Ｓにそれぞれ達するコンタクトホール６１を形成する。次いで、このレジスト膜を除去した後、コンタクトホール６１の内部および層間絶縁膜６０の表面上に配線層となる導電層を形成し、所定の配線パターンにパターニングし、配線層６２を形成する。以上の工程により、図９に示したＣＭＯＳ７０が完成する（図１１（ｌ））。
【非特許文献１】浅野種正 他、信学技報 Technical Report of IEICE, ED2001-12 SDM2001-12(2001-04)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＴＦＴのチャネル領域５７は電気的に浮遊しているために、キンク電流が発生するという問題がある。このキンク電流は、回路動作の不安定性を招くことが知られている（上記非特許文献参照）。  
このような基板浮遊に起因するキンク電流を抑制するための方法として、図１２に示すように、チャネル領域８３（ボディ）の電位をボディコンタクト端子８７によって固定する方法が提案されている。  
８１は活性層、８２Ｓはソース領域、８２Ｄはドレイン領域、８３はチャネル領域、８４はゲート電極、８５はソース電極、８６はドレイン電極、８７はボディコンタクト端子である。  
しかしながら、ボディコンタクト端子８７を新たに付加するということは、その分、各ＭＯＳ素子の占有面積の増加をもたらし、レイアウト設計上の制約をもたらすため、回路の緻密化に適さないという問題がある。また、製造工程が煩雑となり、不良発生確率が増加する。  
さらに、上記非特許文献に記載された技術に基づいて相補型トランジスタを構成した場合、ｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタの双方とも、ショットキー接触型ＴＦＴにして構成しなければならないので、ｎチャネルとｐチャネルで異なる２種類のショットキー接触層を形成することが必要であり、製造工程が煩雑であるという問題がある。  
本発明の目的は、上記のような問題点を解消し、基板浮遊に起因するキンク電流を抑制することができる相補型半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明は、絶縁性基板上に半導体層を設け、
前記半導体層にｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタからなる相補型半導体装置を形成する製造方法において、
前記絶縁性基板上に設けられた前記半導体層に前記ｎチャネル型およびｐチャネル型ＭＯＳトランジスタ用の第１および第２の半導体層を離隔して形成する工程と、
前記絶縁性基板並びに第１および第２の半導体層上にゲート絶縁膜となる絶縁体層を形成する工程と、
前記第１および第２の半導体層上の前記絶縁体層上にそれぞれ第１および第２のゲート電極を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の一方側に隣接してｎ型不純物をイオン注入してソース領域またはドレイン領域の一方を形成する工程と、
前記ｐチャネル型ＭＯＳトランジスタを形成するための前記第２の半導体層のチャネル領域の両側に隣接してp型不純物をイオン注入してソース領域およびドレイン領域を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタの前記ソース領域またはドレイン領域の一方を形成する工程の後、前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の他方側に隣接してショットキー接合層からなるソース領域またはドレイン領域の他方を形成する工程と、
を具備してなることを特徴とする。
また、絶縁性基板上に半導体層を設け、
前記半導体層にｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタからなる相補型半導体装置を形成する製造方法において、
前記絶縁性基板上に設けられた前記半導体層に前記ｎチャネル型およびｐチャネル型ＭＯＳトランジスタ用の第１および第２の半導体層を離隔して形成する工程と、
前記絶縁性基板並びに第１および第２の半導体層上にゲート絶縁膜となる絶縁体層を形成する工程と、
前記第１および第２の半導体層上の前記絶縁体層上にそれぞれ第１および第２のゲート電極を形成する工程と、
前記ｐチャネル型ＭＯＳトランジスタ用の前記第２の半導体層にｐ型不純物をイオン注入してソース領域または／およびドレイン領域を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の一方側に隣接してｎ型不純物をイオン注入してソース領域またはドレイン領域を形成する工程と、
前記第１の半導体層のチャネル領域の他方側に隣接してショットキー接合層からなるソース領域またはドレイン領域の他方を形成する工程と、
を具備してなる相補型半導体装置を形成する製造方法であって、
前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の他方側に隣接してショットキー接合層からなるソース領域またはドレイン領域の他方を形成する工程が、
前記ｐチャネル型ＭＯＳトランジスタ用の前記第２の半導体層にイオン注入してソース領域または／およびドレイン領域を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタを形成するための前記第１の半導体層のチャネル領域の一方側に隣接してｎ型不純物をイオン注入してソース領域またはドレイン領域を形成する工程、
のいずれの工程の後に実施されることを特徴とする。
また、絶縁性基板上に半導体層を形成する工程と、
前記絶縁性基板上に設けられた前記半導体層にｎチャネル型およびｐチャネル型ＭＯＳトランジスタ用の第１および第２の半導体層を離隔して形成する工程と、
前記絶縁性基板並びに第１および第２の半導体層上にゲート絶縁膜となる絶縁体層を形成する工程と、
前記第１および第２の半導体層上の前記絶縁体層上にそれぞれ第１および第２のゲート電極を形成する工程と、
前記ｎチャネル型ＭＯＳトランジスタ用の前記第１の半導体層のチャネル領域に隣接してソース領域またはドレイン領域を形成する工程と、
前記ｐチャネル型ＭＯＳトランジスタ用の前記第２の半導体層のチャネル領域に隣接してｐ型不純物をイオン注入してソース領域およびドレイン領域を形成する工程と、
を具備してなる相補型半導体装置を形成する製造方法であって、
前記ｎチャネル型ＭＯＳトランジスタのソース領域およびドレイン領域の形成は、
前記第１の半導体層にｎ型不純物をイオン注入して前記ソース領域またはドレイン領域の一方を形成する工程の後、
前記ソース領域またはドレイン領域の他方側に前記チャネル領域に隣接してショットキー接合層からなるソース領域またはドレイン領域を形成することを特徴とする。
また、前記ｎチャネル型およびｐチャネル型ＭＯＳトランジスタの前記ソース領域およびドレイン領域の表面に、ショットキー接触材料層が形成され、熱処理されてシリサイド層が形成されることを特徴とする。
さらに、前記ショットキー接合層を形成するための前記半導体層に対してショットキー接触となる材料は、Ｅｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｍｏの材料からなることを特徴とする。
【０００７】
本発明者は、相補型半導体装置を構成するｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタのドレイン電圧に対するドレイン電流特性において、ｎチャネル型ＭＯＳトランジスタで発生するキンク電流に比較してｐチャネル型ＭＯＳトランジスタで発生するキンク電流が小さいこと、つまり、使用ドレイン電圧領域においては、ｎチャネル型ＭＯＳトランジスタのみにキンク電流が発生することを見出した。  
さらに、上記相補型半導体装置の製造方法において、ｎチャネル型ＭＯＳトランジスタのソース領域またはドレイン領域にショットキー接合を形成する際、ｐ−ｎ接合の形成工程をショットキー接合の形成工程より先に行うことが最適な製法である。さらにまた、１枚の基板上に形成する上記相補型半導体装置の製造方法において、ｎチャネル型ＭＯＳトランジスタの形成工程より、ｐチャネル型ＭＯＳトランジスタの形成工程を先に行うことが望ましい。  
すなわち、本発明により製造した相補型半導体装置では、相補型半導体装置を構成するｎチャネル型およびｐチャネル型のＭＯＳトランジスタのうち、ｎチャネル型ＭＯＳトランジスタのチャネル領域と隣接するソース領域およびドレイン領域の少なくとも一方をショットキー接合により構成したので、基板浮遊効果を抑制できる。したがって、キンク電流を抑制できるので、回路動作を安定化させることができる。また、ｎチャネル型およびｐチャネル型ＭＯＳトランジスタで２種類のシリサイド層を形成しなくて済むので、製造工程を簡略化できる。  
さらにまた、ボディコンタクト端子を新たに付加しなくて済むので、素子の占有面積の増加やレイアウト設計上の制約をもたらすことなく、回路の緻密化を実現し、さらに、製造工程を簡略化できる。
【発明の効果】
【０００８】
本発明によれば、基板浮遊効果を抑制でき、したがって、キンク電流を抑制できるので、回路動作を安定化させることができる。また、素子の占有面積の増加やレイアウト設計上の制約をもたらすことなく、回路の緻密化を実現し、さらに、製造工程を簡略化できる。また、簡単な製造工程で容易に製造することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
実施の形態１
以下、本願の製造方法で製造した相補型半導体装置を用いて液晶表示装置の表示回路を構成するＣＭＯＳトランジスタに適用した実施の形態を説明する。  
《ＣＭＯＳ構造》
図１は、本実施の形態の製造方法により製造した薄膜トランジスタを用いたＣＭＯＳの断面構造図である。図１に示すように、絶縁性基板３はガラス基板等からなる絶縁基板１の表面上に絶縁層２を形成したものである。絶縁基板１は、ガラス基板、石英基板、プラスチック基板などの絶縁基板の他に、表面に絶縁被膜が形成された金属基板、シリコン基板、あるいはセラミック基板などを適用することが可能である。ガラス基板は、例えばコーニング社の＃１７３７基板に代表されるような、低アルカリガラス基板を適用することが望ましい。絶縁層２は絶縁基板１の表面に酸化シリコンまたは窒化シリコンを主成分として含む絶縁膜であり、密接形成されていると好ましい。このような絶縁基板１の表面に絶縁層２を形成した絶縁性基板３の表面上には、多結晶シリコン層などからなる結晶性の半導体層４が形成されている。  
また、半導体層４の表面上には、酸化膜などからなるゲート絶縁層８が形成されている。  
また、ゲート絶縁層８の表面上には、ゲート電極９が形成されている。  
また、ゲート電極９の側面には、側壁絶縁膜１３が形成されている。このようにしてＭＯＳトランジスタが構成されている。ＣＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタ２１とｐチャネル型ＭＯＳトランジスタ２２とからなる。  
ｎチャネル型ＭＯＳトランジスタ（ＴＦＴ）２１は、（図１の向かって左の）チャネル領域７と、それぞれシリサイド層１４からなるソース領域５Ｓ、ドレイン領域５Ｄにより構成されたショットキー接触型ＴＦＴとなっている。  
また、ｐチャネル型ＭＯＳトランジスタ（ＴＦＴ）２２は、（図１の向かって右の）チャネル領域７と、それぞれチャネル領域７に隣接する高濃度ｐ型不純物領域１５およびシリサイド層１４からなるソース領域６Ｓ、ドレイン領域６Ｄにより構成されたｐｎ接合型ＴＦＴとなっている。  
半導体層４およびゲート電極９の表面は、層間絶縁層１０で覆われている。  
層間絶縁層１０中に形成されたコンタクトホール１１を通して配線層１２が、各々のゲート電極９、ｎ型ソース領域５Ｓ、ｎ型ドレイン領域５Ｄ、および、ｐ型ソース領域６Ｓ、ｐ型ドレイン領域６Ｄに接続されている。  
チャネル領域７の極性の異なる２つのＭＯＳトランジスタ、図では、ショットキー接触型のｎチャネル型ＭＯＳトランジスタ２１およびｐｎ接合型のｐチャネル型ＭＯＳトランジスタ２２の、ソース領域５Ｓとソース領域６Ｓとが接続されることでＣＭＯＳ２０が形成されている。
【００１０】
《ＣＭＯＳの製造方法》
次に、図１に示したＣＭＯＳ２０の製造工程の概略について以下説明する。  
図２（Ａ）〜（Ｇ）および図３（Ｈ）〜（Ｍ）は、図１に示したＣＭＯＳ２０の製造工程を順に示す断面構造図である。この実施の形態は、一枚の基板上にＣＭＯＳを形成する際、ｎチャネル型ＭＯＳトランジスタのソース領域およびドレイン領域とチャネル領域との接合をショットキー接合にし、ｐチャネル型ＭＯＳトランジスタを、ｎチャネル型ＭＯＳトランジスタより先に形成する例である。
【００１１】
まず、低アルカリガラス基板や石英基板からなる絶縁基板１の表面上に、例えばＣＶＤ法を用いて酸化シリコン膜、窒化シリコン膜または窒化酸化シリコン膜などからなる絶縁層２を形成する。例えばこのような基板を、絶縁性基板３と称する。次いで、絶縁層２の表面上に、プラズマＣＶＤ法やスパッタ法などの公知の成膜方法により、非晶質シリコンからなる非晶質半導体層４０を厚さ５０〜２５０ｎｍ、例えば２００ｎｍで形成する（図２（Ａ））。  
非晶質半導体層４０において、しきい値電圧を制御する目的で１×１０１６〜５×１０１６ｃｍ−３程度のボロン（Ｂ）を添加しておいてもよい。ボロンの添加はイオンドープ法で実施してもよいし、非晶質半導体層４０を成膜するときに同時に添加してもよい。  
イオンドープ法で添加する場合には、非晶質半導体層４０の表面上に、例えばシリコン酸化膜からなるキャップ層を厚さ８０〜１５０ｎｍ、例えば１２０ｎｍ形成してもよい。添加後、キャップ層はエッチング除去しておく。  
次に、非晶質半導体層４０を既知の結晶化方法を利用して結晶化し、例えば多結晶シリコンからなる半導体層４を形成する（図２（Ｂ））。結晶化技術としては、レーザーアニール法や固相成長法などがあるが、結晶質半導体膜の作製方法は特に限定されない。例えば、非晶質シリコン膜をレーザー結晶化技術または熱結晶化技術で作製した結晶質シリコン膜を用いることが最も望ましいが、もちろん、他の半導体材料を用いることも可能である。  
次に、半導体層４の表面上に、フォトリソグラフィ法を用いて活性領域の形状を規定するために、レジスト膜１７を選択的に形成する（図２（Ｃ））。  
次に、ｎチャネル型およびｐチャネル型のＭＯＳトランジスタを形成するために、このレジスト膜１７をマスクとして半導体層４をエッチングした後、レジスト膜１７を除去する（図２（Ｄ））。  
次に、絶縁性基板３と半導体層４の表面上に、ゲート絶縁膜８を形成する（図２（Ｅ））。  
ゲート絶縁膜８は、酸化シリコンまたは窒化シリコンを主成分とする材料で、厚さ１０〜２００ｎｍ、好ましくは３０〜１００ｎｍ形成する。例えばプラズマＣＶＤ法で、ＳｉＨ４とＮ２Ｏを原料とした酸化シリコン膜を５０ｎｍの厚さに積層形成してゲート絶縁膜８とした。また、清浄な表面を得るために、ゲート絶縁膜８の成膜の前にプラズマ水素処理を施すと良かった。  
次に、ゲート絶縁層８上にゲート電極を形成するための導電層１９として、例えばＣＶＤ法を用いてｎ＋型多結晶シリコン層を厚さ２００ｎｍ形成する（図２（Ｆ））。そして、フォトリソグラフィ法を用いて導電層１９の表面上に、ゲート電極の形状を規定するためにレジスト膜２７を選択的に形成する（図２（Ｇ））。  
次に、このレジスト膜２７をマスクとして導電層１９をエッチングし、ゲート電極９を形成した後、レジスト膜２７を除去する（図３（Ｈ））。  
なお、ゲート電極９としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ａｌ等の元素を主成分とする材料を用い、スパッタ法や真空蒸着法などの公知の成膜法を用い、前記材料の被膜を形成してもよい。この場合、ゲート電極９上にシリサイド層１４は形成されない。  
次に、ｐチャネル型ＭＯＳトランジスタを形成する。まず、ｎチャネル型ＭＯＳトランジスタの形成領域に、不純物のマスクとなるレジスト膜３７をフォトリソグラフィ法を用いて選択的に形成する。次いで、このレジスト膜３７をマスクとして、ｐチャネル型ＭＯＳトランジスタとなる半導体層４にのみ、イオン注入法を用いて例えばボロンイオン等のｐ型不純物４５を注入する。この領域のボロン濃度は、例えば１．５×１０２０〜３×１０２１ｃｍ−３となるようにした。このようにしてｐチャネル型ＭＯＳトランジスタのソース領域およびドレイン領域を構成する高濃度ｐ型不純物領域１５を形成する（図３（Ｉ））。その後、レジスト膜３７を除去した。  
(1)次いで、ｐ型を付与する不純物元素を活性化するために熱処理工程を行った。この工程は、ファーネスアニール法、レーザーアニール法、ラピッドサーマルアニール（ＲＴＡ）法などの方法で行うことができる。本実施の形態では、ファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、ここでは５５０℃で４時間の熱処理を行った。  
(2)絶縁性基板３の全面に例えばＣＶＤ法を用いてシリコン酸化膜（ＳｉＯ２膜）からなる絶縁層１３を膜厚１５０〜２５０ｎｍ、例えば２００ｎｍ形成する（図３（Ｊ））。次いで、この絶縁層を異方性エッチングすることによって、ゲート電極９の段差側面に側壁絶縁層（サイドウォール）１３を形成する（図３（Ｋ））。このとき、側壁絶縁層１３の基板面方向（横方向）の厚さは８０ｎｍとした。なお、(1)と(2)の順序は逆でもよい。  
次に、ｎチャネル型ＭＯＳトランジスタを形成する。  
ｎチャネル型ＭＯＳトランジスタは、キンク電流を抑制するため、ショットキーＭＯＳトランジスタとする。まず、絶縁性基板３の全面に、ショットキー接触層を形成するために、半導体層４に対してショットキー接触となる材料、例えばＥｒ（エルビウム）、Ｐｔ、Ｎｉ、Ｃｏ、Ｍｏなどの材料からなるショットキー接触材料層１６をＣＶＤ、スパッタ法などにより形成する（図３（Ｌ））。本実施の形態では、ｎチャネル型ショットキーＭＯＳトランジスタを形成するため、Ｅｒを膜厚例えば５０ｎｍ形成した。次いで、このＥｒ層のシリサイド化を、例えば４００℃、３００分の真空中の熱処理（アニール）にて行った。その結果、ｎチャネル型ＭＯＳトランジスタのソース領域５Ｓ、ドレイン領域５Ｄ、ゲート電極９、ｐチャネル型ＭＯＳトランジスタの高濃度ｐ型不純物領域１５と接触するショットキー接触材料層１６が反応してシリサイド化され、シリサイド層１４が形成される（図３（Ｍ））。その後、未反応のＥｒを６０℃の希硝酸を用いて選択的に除去し、シリサイド層（膜厚４０ｎｍのＥｒＳｉ２層）１４からなるｎチャネル型ＭＯＳトランジスタのソース領域５Ｓおよびドレイン領域５Ｄを形成した（図４（Ｎ））。このようにして、ショットキー接触型のｎチャネル型ＭＯＳトランジスタ２１（図１参照）が完成する。すなわち、ソース領域５Ｓおよびドレイン領域５Ｄとチャネル領域とがショットキー接合となる。なお、ｎチャネル型ＭＯＳトランジスタ２１のソース領域５Ｓおよびドレイン領域５Ｄを構成するためのショットキー接触層を形成するシリサイド層１４は、ｎチャネル型ＭＯＳトランジスタ２１のゲート電極９上およびｐチャネル型ＭＯＳトランジスタ２２のゲート電極９上、並びにｐチャネル型ＭＯＳトランジスタ２２のゲート電極９の両側近傍のそれぞれにも形成される。すなわち、ｐチャネル型ＭＯＳトランジスタ２２においては、高濃度ｐ型不純物領域１５の各上層にもシリサイド層１４が形成され、ソース領域６Ｓおよびｐ型ドレイン領域６Ｄは、それぞれ高濃度ｐ型不純物領域１５とシリサイド層１４により構成される。  
次に、層間絶縁膜１０を形成する。層間絶縁膜１０は、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すればよい。層間絶縁膜１０の膜厚は例えば２００〜６００ｎｍとすればよく、本実施の形態では４００ｎｍ形成した（図４（Ｏ））。  
次に、層間絶縁膜１０の所定の位置にコンタクトホール１１を開口する。次いで、コンタクトホール１１の内部および層間絶縁膜１０の表面上に配線層１２を形成し、所定の形状にパターニングする。本実施の形態では、この配線層１２を、Ｔｉ膜を厚さ１００ｎｍ、Ｔｉを含むＡｌ膜を３００ｎｍ、Ｔｉ膜を１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。  
次に、パッシベーション膜（図示省略）として、窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。その後、この状態で水素化処理を行うと、ＭＯＳトランジスタの特性向上に対して好ましい結果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、このパッシベーション膜に開口部を形成しておいてもよい。  
以上の工程により、ｎチャネル型ＭＯＳトランジスタのチャネル領域に隣接するソース領域５Ｓ、ドレイン領域５Ｄの接合をショットキー接合させた図１に示したＣＭＯＳ２０が完成する（図４（Ｐ））。
【００１２】
実施の形態２
この実施の形態は、ｎチャネル型ＭＯＳトランジスタのチャネル領域に接合するソース領域またはドレイン領域の一方をショットキー接合にした場合である。  
実施の形態１と同一工程は同一符号を付け、その繰り返し説明は省略する。すなわち、図２〜図３（Ｉ）までの工程は、図５〜図６（Ｉ）までの工程と同一工程である。  
次に、ｎチャネル型ＭＯＳトランジスタのチャネル領域に接合するソース領域５Ｓのみをショットキー接合する実施の形態を説明する。  
まず、ｎチャネル型ＭＯＳトランジスタを形成する。  
最初に、ｎチャネル型ＭＯＳトランジスタのドレイン領域５Ｄとチャネル領域とのｐ−ｎ接合を形成する。すなわち、ドレイン領域５Ｄに不純物、例えばリン（Ｐ）をイオン注入するために、レジスト膜３８をフォトリソグラフィ法を用いて選択的に形成する。このレジスト膜３８をマスクとしてリン（Ｐ）をイオン注入して高濃度ｎ型不純物領域３９を形成する（図６（Ｊ））。このとき、リン（Ｐ）の濃度は、１．５×１０２０〜３×１０２１ｃｍ−３であった。  
(1)次いで、ｎ型およびｐ型を付与する不純物元素を活性化するために熱処理を行った。この工程は、ファーネスアニール法、レーザアニール法などの方法により行うことができる。本実施の形態では、ファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気において、３００〜６５０℃、ここでは５５０℃で４時間の熱処理を行った。その後、レジスト膜３８を除去した。  
(2)絶縁性基板３の全面に例えばＣＶＤ法を用いてシリコン酸化膜（ＳｉＯ２膜）からなる絶縁層１３を膜厚１５０〜２５０ｎｍ、例えば２００ｎｍ形成する（図６（Ｋ））。次いで、この絶縁層を異方性エッチングすることによって、ゲート電極９の段差側面に側壁絶縁層（サイドウォール）１３を形成する（図６（Ｌ））。このとき、側壁絶縁層１３の基板面方向（横方向）の厚さは８０ｎｍとした。なお、(1)と(2)の順序は逆でもよい。  
次に、キンク電流を抑制するためのショットキー接合を形成する。まず、絶縁性基板３の全面に、ショットキー接触層を形成するために、半導体層４に対してショットキー接触となる材料、例えばＥｒ（エルビウム）、Ｐｔ、Ｎｉ、Ｃｏ、Ｍｏなどの材料からなるショットキー接触材料層１６をＣＶＤ、スパッタ法などにより形成する（図６（Ｍ））。本実施の形態では、ｎチャネル型ショットキーＭＯＳトランジスタを形成するため、Ｅｒを膜厚例えば５０ｎｍ形成した。次いで、このＥｒ層のシリサイド化を、例えば４００℃、３００分の真空中の熱処理（アニール）にて行った。その結果、ゲート電極９、高濃度ｐ型不純物領域１５と接触するショットキー接触材料層１６が反応してシリサイド化され、シリサイド層１４が形成される（図７（Ｎ））。その後、未反応のＥｒを６０℃の希硝酸を用いて選択的に除去し、シリサイド層（膜厚４０ｎｍのＥｒＳｉ２層）１４からなるｎチャネル型ＭＯＳトランジスタのソース領域５Ｓおよびドレイン領域５Ｄを形成した（図７（Ｏ））。このようにして、ショットキー接触型のｎチャネル型ＭＯＳトランジスタ２１が完成する。すなわち、ソース領域５Ｓと接合するシリサイド層１４下のチャネル領域とがショットキー接合となる。なお、ｎチャネル型ＭＯＳトランジスタ２１のソース領域５Ｓおよびドレイン領域５Ｄを構成するためのショットキー接触層を形成するシリサイド層１４は、ｎチャネル型ＭＯＳトランジスタ２１のゲート電極９上およびｐチャネル型ＭＯＳトランジスタ２２のゲート電極９上、並びにｎチャネル型ＭＯＳトランジスタ２１およびｐチャネル型ＭＯＳトランジスタ２２のゲート電極９の両側近傍のそれぞれにも形成される。すなわち、ｐチャネル型ＭＯＳトランジスタ２２においては、高濃度ｐ型不純物領域１５の各上層にもシリサイド層１４が形成され、ソース領域６Ｓおよびｐ型ドレイン領域６Ｄは、それぞれ高濃度ｐ型不純物領域１５とシリサイド層１４により構成される。これにより、ｐｎ接合型のｐチャネル型ＭＯＳトランジスタ２２が完成する。  
次に、表面に層間絶縁膜１０を形成する。層間絶縁膜１０は、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すればよい。層間絶縁膜１０の膜厚は例えば２００〜６００ｎｍとすればよく、本実施の形態では４００ｎｍ形成した（図７（Ｐ））。  
次に、層間絶縁膜１０の所定の位置にコンタクトホール１１を開口する。次いで、コンタクトホール１１の内部および層間絶縁膜１０の表面上に配線層１２を形成し、所定の形状にパターニングする。本実施の形態では、この配線層１２を、Ｔｉ膜を厚さ１００ｎｍ、Ｔｉを含むＡｌ膜を３００ｎｍ、Ｔｉ膜を１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした（図７（Ｑ））。  
次に、パッシベーション膜（図示省略）として、窒化シリコン膜、酸化シリコン膜、または酸化窒化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。その後、この状態で水素化処理を行うと、ＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、このパッシベーション膜に開口部を形成しておいてもよい。  
実施の形態２では、ｎチャネル型ＭＯＳトランジスタの形成工程の前に、ｐチャネル型ＭＯＳトランジスタを形成したが（図６（Ｉ））、ｎチャネル型ＭＯＳトランジスタのｐ−ｎ接合の形成工程を先に行ってもよい。すなわち、図６（Ｉ）の工程と図６（Ｊ）の工程を前後入れ換えるだけでよい。  
以上の工程により、ｎチャネル型ＭＯＳトランジスタのチャネル領域に隣接するソース領域５Ｓの接合をショットキー接合させたＣＭＯＳ２０が完成する（図７（Ｑ））。  
なお、実施の形態２では、ショットキー接合をソース領域５Ｓのみに形成したが、ドレイン領域５Ｄのみに形成してもよい。
【００１３】
以上説明した如く、上記実施の形態のＣＭＯＳは、図１、図７（Ｑ）に示したように、絶縁性基板３の上に設けた第１の半導体層４（図１の左側の半導体層４）と、第１の半導体層４の上に設けた第１のゲート絶縁層８（図１の左側のゲート絶縁層８）と、第１のゲート絶縁層８の上に設けた第１のゲート電極９（図１の左側のゲート電極９）と、第１のゲート電極９の下に位置する第１の半導体層４内の第１のチャネル領域７（図１の左側のチャネル領域７）に接触し、実施の形態１の図１では両方、実施の形態２の図７（Ｑ）では一方のみがショットキー接触層からなる第１のソース領域５Ｓおよびドレイン領域５Ｄとを有する第１の半導体装置（ｎチャネル型ＭＯＳトランジスタ２１）と、絶縁性基板３の上に設けた第２の半導体層４（図１の右側の半導体層４）と、第２の半導体層４の上に設けた第２のゲート絶縁層８（図１の右側のゲート絶縁層８）と、第２のゲート絶縁層８の上に設けた第２のゲート電極９（図１の右側のゲート電極９）と、第２のゲート電極９の下に位置する第２の半導体層４内の第２のチャネル領域７（図１の右側のチャネル領域７）に接触する不純物導入層を少なくとも含んでなる第２のソース領域６Ｓおよびドレイン領域６Ｄとを有し、第２のチャネル領域７の極性が第１のチャネル領域７の極性と異なる第２の半導体装置（ｐチャネル型ＭＯＳトランジスタ２２）とを同一基板上に設けてなるという構成になっている。  
また、上記実施の形態では、ショットキー接触層はシリサイド層１４からなり、第１のゲート電極９上および第２のゲート電極９上、並びに第１のゲート電極９および第２のゲート電極９の両側近傍にシリサイド層１４を有するという構成になっている。  
また、上記実施の形態では、第１の半導体装置がｎチャネル型ＭＯＳトランジスタ２１、第２の半導体装置がｐチャネル型ＭＯＳトランジスタ２２である。  
さらに、上記実施の形態のＣＭＯＳの製造方法は、図２（Ａ）〜図４（Ｐ）、図５（Ａ）〜図７（Ｑ）に示したように、絶縁性基板３の上に、第１の半導体層および第２の半導体層となる半導体層４を設ける第１の工程と、半導体層４の上に、第１のゲート絶縁層および第２のゲート絶縁層となるゲート絶縁層８を設ける第２の工程と、第１のゲート絶縁層および第２のゲート絶縁層の上に、それぞれ第１のゲート電極９および第２のゲート電極９を設ける第３の工程と、不純物を導入することにより、不純物導入層（高濃度ｐ型不純物領域１５）からなる第２のソース領域６Ｓおよびドレイン領域６Ｄを設ける第４の工程と、ショットキー接触層（シリサイド層１４）からなる第１のソース領域５Ｓおよびドレイン領域５Ｄを設ける第５の工程とを有する（実施の形態１ではソース領域５Ｓおよびドレイン領域５Ｄの両方、実施の形態２ではソース領域５Ｓのみ）という構成になっている。  
また、上記実施の形態のＣＭＯＳ２０では、ＣＭＯＳ２０を構成するｎチャネル型ＭＯＳトランジスタ２１のソース領域５Ｓおよびドレイン領域５Ｄの少なくとも一方をショットキー接触層であるシリサイド層１４により構成したので、基板浮遊効果を抑制することができる。したがって、基板浮遊に起因するキンク電流を抑制することができるため、回路動作を安定化させることができる。  
また、上記実施の形態では、ＣＭＯＳ２０のｎチャネル型およびｐチャネル型ＭＯＳトランジスタ２１、２２のうち、一方のｎチャネル型ＭＯＳトランジスタ２１のみを、ショットキー接触型で構成しているので、ｐチャネル型ＭＯＳトランジスタ２２を形成するためのイオン注入工程が１回で済み、また、ｎチャネル型およびｐチャネル型で２種類のシリサイド層を形成しなくて済むので、製造工程を簡略化できる。  
また、ボディコンタクト端子を新たに付加しなくて済むので、素子の占有面積の増加やレイアウト設計上の制約をもたらすことなく、回路の緻密化を実現し、さらに、製造工程を簡略化できる。  
また、ｐチャネル型ＭＯＳトランジスタ２２においても、高濃度ｐ型不純物領域１５の各上層にシリサイド層１４が形成され、ソース領域６Ｓおよびドレイン領域６Ｄのコンタクト抵抗の低抵抗化ができるため、高性能なＣＭＯＳを実現することができる。  
また、上記実施の形態のＣＭＯＳの製造方法によれば、上記の効果を有するＣＭＯＳ２０を簡単な製造工程で容易に製造することができる。
【００１４】
図８は、ｐｎ接合型ソース、ドレイン領域を有するＭＯＳトランジスタのドレイン特性のゲート電圧依存性をシミュレーションにより計算した結果である。  
すなわち、図８のドレイン電圧に対するドレイン電流特性曲線図には、ｐチャネル型ＭＯＳトランジスタ２２の電流特性に急激な上昇が見られない。これに対して、ｎチャネル型ＭＯＳトランジスタ２１においては、ドレイン電圧が急激に大きくなる増加現象が発生する特性が示されている（キンク電流）。上記実施の形態においては、ドレイン電流が急激に増加するｎチャネル型ＭＯＳトランジスタ２１のソース領域５Ｓおよびドレイン領域５Ｄの少なくとも一方とチャネル領域との接合をショットキー接合にしたので、ＣＭＯＳ２０のキンク電流を抑制することができる。
【００１５】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。  
例えば、実施の形態１の図１に示すｎチャネル型ＭＯＳトランジスタ２１は、その第１のゲート電極９の両側の第１の半導体層４に、ショットキー接触層からなるソース領域５Ｓまたはドレイン領域５Ｄを有しているが、実施の形態２のように、その第１のゲート電極９の片側の第１の半導体層４に、ショットキー接触層からなるソース領域５Ｓ（またはドレイン領域５Ｄ）を有し、もう片側の第１の半導体層４に、不純物導入層からなるドレイン領域５Ｄ（またはソース領域５Ｓ）を有する構成とすることも可能である。  
また、上記実施の形態では、ゲート電極９の材料として、高濃度の多結晶シリコン層を用い、その層の上にシリサイド層１４を形成したが、アルミニウム等の金属層を用いることも可能である。この場合は、ゲート電極９上にシリサイド層１４は形成されない。  
さらに、上記実施の形態では、液晶表示装置の制御回路について説明したが、シリコン半導体装置、シリコン半導体集積回路装置、シリコン−ゲルマニウム半導体装置、シリコン−ゲルマニウム半導体集積回路装置、III−ＶおよびII−ＶI族化合物半導体装置、III−ＶおよびII−ＶI族化合物半導体集積回路装置、炭化ケイ素半導体装置、炭化ケイ素半導体集積回路装置、多結晶性または単結晶性ダイヤモンド半導体装置、多結晶性または単結晶性ダイヤモンド半導体集積回路装置、液晶表示装置、有機または無機エレクトロルミネセンス（ＥＬ）表示装置、フィールドエミッションディスプレイ（ＦＥＤ）装置、発光ポリマー表示装置、発光ダイオード表示装置、ＣＣＤエリア／リニアセンサ装置、ＣＭＯＳまたはＭＯＳセンサ装置、太陽電池装置用等を構成する相補型トランジスタ回路を形成するのに好適である。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１の製造方法により製造した薄膜トランジスタを用いたＣＭＯＳの断面構造図である。
【図２】（Ａ）〜（Ｇ）は実施の形態１のＣＭＯＳの製造工程を順に示す断面構造図である。
【図３】（Ｈ）〜（Ｍ）は実施の形態１のＣＭＯＳの製造工程を順に示す断面構造図である。
【図４】（Ｎ）〜（Ｐ）は実施の形態１のＣＭＯＳの製造工程を順に示す断面構造図である。
【図５】（Ａ）〜（Ｇ）は実施の形態２のＣＭＯＳの製造工程を順に示す断面構造図である。
【図６】（Ｈ）〜（Ｍ）は実施の形態２のＣＭＯＳの製造工程を順に示す断面構造図である。
【図７】（Ｎ）〜（Ｑ）は実施の形態２のＣＭＯＳの製造工程を順に示す断面構造図である。
【図８】ショットキー接触をソース、ドレイン領域に形成したＣＭＯＳトランジスタと、ｐｎ接合型ソース、ドレイン領域を有するＭＯＳトランジスタのドレイン特性を比較する図である。
【図９】従来の薄膜トランジスタを用いたＣＭＯＳの断面構造図である。
【図１０】（ａ）〜（ｇ）は図８に示したＣＭＯＳの製造工程を順に示す断面構造図である。
【図１１】（ｈ）〜（ｌ）は図８に示したＣＭＯＳの製造工程を順に示す断面構造図である。
【図１２】従来のボディコンタクト端子を有するＭＯＳトランジスタの概略上面図である。
【符号の説明】
【００１７】
１…絶縁基板
２…絶縁層
３…絶縁性基板
４…半導体層
５Ｓ…ソース領域
５Ｄ…ドレイン領域
６Ｓ…ソース領域
６Ｄ…ドレイン領域
７…チャネル領域
８…ゲート絶縁層
９…ゲート電極
１０…層間絶縁層
１１…コンタクトホール
１２…配線層
１３…側壁絶縁膜
１４…シリサイド層
１５…高濃度ｐ型不純物領域
１６…ショットキー接触材料層
１７…レジスト膜
１９…導電層
２０…ＣＭＯＳ
２１…ｎチャネル型ＭＯＳトランジスタ
２２…ｐチャネル型ＭＯＳトランジスタ
２７…レジスト膜
３７…レジスト膜
４０…非晶質半導体層
４５…ｎ型不純物
５１…絶縁基板
５２…絶縁層
５３…絶縁性基板
５４…半導体層
５５Ｓ…ｎ型ソース領域
５５Ｄ…ｎ型ドレイン領域
５６Ｓ…ｐ型ソース領域
５６Ｄ…ｐ型ドレイン領域
５７…チャネル領域
５８…ゲート絶縁層
５９…ゲート電極
６０…層間絶縁層
６１…コンタクトホール
６２…配線層
７０…ＣＭＯＳ
７１…ｎチャネル型ＭＯＳトランジスタ
７２…ｐチャネル型ＭＯＳトランジスタ
８１…活性層
８２Ｓ…ソース領域
８２Ｄ…ドレイン領域
８３…チャネル領域
８４…ゲート電極
８５…ソース電極
８６…ドレイン電極
８７…ボディコンタクト端子
８１０…レジスト膜
８２０…レジスト膜
８３０…レジスト膜
８４０…レジスト膜
５４０…非晶質半導体層
５５０…ｎ型不純物
５６０…ｐ型不純物
５９０…導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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