(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
カラム選択線制御信号が発生しているときのみ、デコードされたアドレスを受け取って前記メモリセルアレイのカラム選択線を非活性化できるカラム選択線駆動器と、
内部クロック信号に応答して、バッファリングされたカラムアドレスの一部をラッチし、前記ラッチの出力と前記内部クロック信号と第１及び第２制御信号のうちいずれか一方とを受け取って前記カラム選択線制御信号を発生するカラム選択線制御信号発生器と、
外部より印加されるカラムアドレスストローブ信号と書き込みイネーブル信号、及び前記内部クロック信号に応答して前記第１及び第２制御信号を発生する制御信号発生器とを備え、
前記制御信号発生器は、
前記カラムアドレスストローブ信号を反転させる第１反転手段と、
前記内部クロック信号に応答して前記第１反転手段の出力を伝える第１スイッチング手段と、
前記内部クロック信号及び前記第１スイッチング手段の出力を論理積してその結果を前記第１制御信号として出力する第１論理積手段と、
前記書き込みイネーブル信号を反転させる第２反転手段と、
前記内部クロック信号に応答して前記第２反転手段の出力を伝える第２スイッチング手段と、
前記内部クロック信号及び前記第２スイッチング手段の出力を論理積してその結果を前記第２制御信号として出力する第２論理積手段とを備えることを特徴とする半導体メモリ装置。
【請求項２】
外部より印加されるカラムアドレスをバッファリングしてバッファリングされたカラムアドレスを出力するアドレスバッファと、
前記バッファリングされたカラムアドレスを受け取ってこれらをデコードし、デコードされたアドレスを出力するカラムアドレスデコーダとをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記内部クロック信号は、外部より印加されるシステムクロック信号に同期されて発生される信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１制御信号は、前記カラムアドレスストローブ信号及び前記内部クロック信号に応答して発生される信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第２制御信号は、前記書き込みイネーブル信号及び前記内部クロック信号に応答して発生される信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記カラム選択線制御信号発生器は、
前記バッファリングされたカラムアドレスの一部及びこれらの反転信号のうち選択されたものを入力とするＮＡＮＤゲートと、
前記内部クロック信号に応答して前記ＮＡＮＤゲートの出力をラッチするラッチと、
前記内部クロック信号に応答して前記ラッチの出力、前記第１及び第２制御信号の論理演算を行い、前記カラム選択線制御信号を発生する論理手段とを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、半導体メモリ装置のカラム選択線制御回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置、特にダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）においては、その集積度が高くなるに従い内部の信号線が長くなりつつあり、この結果、信号線の負荷が増大する。したがって、内部信号線の一つであるカラムアドレス線も負荷が大幅に増大されつつあり、その結果、動作速度が落とされたり電流消耗が増えたりするなどの問題点が生じうる。
【０００３】
図１は、従来のＤＲＡＭの概略ブロック図である。図１を参照すれば、前記従来のＤＲＡＭは、メモリセルアレイ１４のカラム選択線ＣＳＬ［ｉ］（ここで、ｉは整数）の駆動と関わって、外部より印加されるアドレスＡ０〜Ａ１３をバッファリングするアドレスバッファ１１と、前記アドレスバッファ１１の出力の一部ＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３をカラムアドレス線を介して受け取ってこれらをデコードするカラムアドレスデコーダ１２と、内部クロック信号ＰＣＳＬＤに応答して前記ＣＡ１２及びＣＡ１３を受け取ってカラム選択線制御信号ＰＣＳＬＤを発生するカラム選択線制御信号発生器１５と、及び前記カラム選択線制御信号ＰＣＳＬＤに応答して前記カラムアドレスデコーダ１２の出力ＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］（ここで、ｉは整数）を受け取ってカラム選択線ＣＳＬ［ｉ］を駆動するカラム選択線駆動器１３とを備える。
【０００４】
前記ＣＡ１２及びＣＡ１３は、前記メモリセルアレイ１４が多数個のバンクで構成された場合、バンク選択ビットを表わす。前記ＤＣＡ０１２Ｂ［ｉ］はＣＡ０〜ＣＡ２が前記カラムアドレスデコーダ１２でデコードされて発生される信号を表わし、前記ＤＣＡ３９Ｂ［ｉ］はＣＡ３〜ＣＡ９が前記カラムアドレスデコーダ１２でデコードされて発生される信号を表わす。
図２は図１のカラム選択線駆動器１３の単位回路の回路図であり、図３は図１のカラム選択線制御信号発生器１５の回路図であり、図４は図２に示された各種の信号のタイミング図である。
【０００５】
ところで、前述のようにＤＲＡＭの集積度が高くなるに従い、前記アドレスバッファ１１の出力、すなわち、前記バッファリングされたカラムアドレスＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３を伝えるカラムアドレス線の負荷が大きくなり得、しかも、各カラムアドレス線の負荷が互いに別々になり得る。この場合には、前記カラムアドレス線の負荷が互いに別々であるため、例えば、図４に示されたように、前記ＣＡ１２及びＣＡ１３よりも前記ＣＡｉ（ここで、ｉは０〜９）のいずれか一つがｔ１に見合う分だけ遅延される恐れがある。図４には、ＣＡ３〜ＣＡ９のいずれか一つがｔ１に見合う分だけ遅延された場合が示されている。
【０００６】
したがって、前記従来のＤＲＡＭでは、前記ＣＡ３〜ＣＡ９によって発生されるＤＣＡ３９Ｂ［ｉ］のいずれか一つ、すなわち、ＤＣＡ３９Ｂｊがｔ１期間中に領域ａでのように無効データを有することになり、その結果、 前記カラム選択線ＣＳＬ［ｉ］のいずれか一つ、例えば、ＣＳＬｘが領域ｂでのように非正常的に予めイネーブルされることになる。これにより、二本のカラム選択線が同時にイネーブルされることによって、前記ＤＲＡＭが誤動作する恐れがある。
【０００７】
【発明が解決しようとする課題】
そこで、本発明の目的は、動作速度に影響しないながらも、カラムアドレスを伝えるカラムアドレス線の負荷が大で、しかも互いに別々である場合であっても正常に動作できる半導体メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体メモリ装置は、メモリセルアレイと、カラム選択線制御信号に応答して、デコードされたアドレスを受け取って前記メモリセルアレイのカラム選択線を駆動するカラム選択線駆動器と、第１及び第２制御信号のいずれか一方及び内部クロック信号に応答して、バッファリングされたカラムアドレスの一部を受け取って前記カラム選択線制御信号を発生するカラム選択線制御信号発生器と、及び外部より印加されるカラムアドレスストローブ信号と書き込みイネーブル信号、及び前記内部クロック信号に応答して前記第１及び第２制御信号を発生する制御信号発生器とを備えることを特徴とする。
【０００９】
前記本発明に係る半導体メモリ装置は、外部より印加されるカラムアドレスをバッファリングしてバッファリングされたカラムアドレスを出力するアドレスバッファ、及び前記バッファリングされたカラムアドレスを受け取ってこれらをデコードし、デコードされたアドレスを出力するカラムアドレスデコーダをさらに備える。
【００１０】
好ましい実施例によれば、前記内部クロック信号は、外部より印加されるシステムクロック信号に同期されて発生される信号である。前記第１制御信号は前記カラムアドレスストローブ信号及び前記内部クロック信号に同期されて発生される信号であり、前記第２制御信号は前記カラムアドレスストローブ信号、前記書き込みイネーブル信号及び前記内部クロック信号に同期されて発生される信号である。
【００１１】
前記カラム選択線制御信号発生器は、前記バッファリングされたカラムアドレスの一部及びこれらの反転信号のうち選択されたものを入力とするＮＡＮＤゲート、前記内部クロック信号に応答して前記ＮＡＮＤゲートの出力をラッチするラッチ、及び前記内部クロック信号に応答して前記ラッチの出力、前記第１及び第２制御信号の論理演算を行い、前記カラム選択線制御信号を発生する論理手段を備える。
【００１２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するためには、本発明の好ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付された図面に基づき、本発明の好ましい実施例を説明することによって、本発明を詳細に説明する。各図面において、同一の部材には同一の参照符号を使用した。
【００１３】
図５を参照すれば、本発明に係る半導体メモリ装置は、メモリセルアレイ５４のカラム選択線ＣＳＬ［ｉ］（ここで、ｉは整数）の駆動と関わって、アドレスバッファ５１と、カラムアドレスデコーダ５２と、カラム選択線駆動器５３と、カラム選択線制御信号発生器５５と、及び制御信号発生器５６とを備える。
【００１４】
前記アドレスバッファ５１は、外部より印加されるアドレスカラムＡ０〜Ａ１３をバッファリングしてバッファリングされたカラムアドレスを出力する。前記カラムアドレスデコーダ５２は、前記バッファリングされたカラムアドレスの一部ＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３をカラムアドレス線を介して受け取ってこれらをデコードし、デコードされたアドレスＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］（ここで、ｉは整数）を出力する。前記カラム選択線駆動器５３は多数個の単位カラム選択線駆動器を含み、かつ、カラム選択線制御信号ＰＣＳＬＤに応答して前記デコードされたアドレスＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］を受け取って前記カラム選択線ＣＳＬ［ｉ］を駆動する。
【００１５】
前記ＣＡ１２及びＣＡ１３は、前記メモリセルアレイ５４が多数個のバンクで構成された場合、バンク選択ビットを表わす。前記デコードされたアドレスＤＣＡ０１２Ｂ［ｉ］は、ＣＡ０〜ＣＡ２が前記カラムアドレスデコーダ５２でデコードされて発生される信号のいずれか一つを表わし、前記デコードされたアドレスＤＣＡ３９Ｂ［ｉ］は、ＣＡ３〜ＣＡ９が前記カラムアドレスデコーダ５２でデコードされて発生される信号のいずれか一つを表わす。
【００１６】
特に、前記カラム選択線制御信号発生器５５は、第１及び第２制御信号ＰＣＡ及びＰＷＡのいずれか一方及び内部クロック信号に応答して前記ＣＡ１２及びＣＡ１３を受け取って前記カラム選択線制御信号ＰＣＳＬＤを発生する。また、前記制御信号発生器５６は、前記内部クロック信号ＰＣＬＫ及び外部より印加される命令、すなわち、カラムアドレスストローブ信号ＣＡＳＢ及び書き込みイネーブル信号ＷＥＢに応答して前記第１及び第２制御信号ＰＣＡ及びＰＷＡを発生する。
【００１７】
前記内部クロック信号ＰＣＬＫは、外部より印加されるシステムクロック信号ＣＬＫに同期されて発生される信号である。前記第１制御信号ＰＣＡは前記カラムアドレスストローブ信号ＣＡＳＢ及び前記内部クロック信号ＰＣＬＫに応答して発生される信号であり、前記第２制御信号ＰＷＡは前記書き込みイネーブル信号ＷＥＢ及び前記内部クロック信号ＰＣＬＫに応答して発生される信号である。
【００１８】
図６は、図５のカラム選択線駆動器５３に含まれる単位カラム選択線駆動器の回路図である。
図６を参照すれば、前記単位カラム選択線駆動器は、ＮＯＲゲート６１と、インバータ６２と、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続されるＰＭＯＳトランジスタ６３、６４及びＮＭＯＳトランジスタ６５と、インバータ６６ａ及び６６ｂで構成されるラッチ６６とを備える。
【００１９】
前記ＮＯＲゲート６１は、前記デコードされたアドレスＤＣＡ０１２Ｂ［ｉ］のいずれか１ビットであるＤＣＡ０１２Ｂ及び前記デコードされたアドレスＤＣＡ３９Ｂ［ｉ］のいずれか１ビットであるＤＣＡ３９Ｂを論理和し、その結果を反転させて出力する。前記ＮＯＲゲート６１の出力が論理“ハイ”である場合には、前記ＮＭＯＳトランジスタ６５がターンオンされることによって前記ラッチ６６の出力端に接続されているカラム選択線ＣＳＬが論理“ハイ”に活性化される。前記ＮＯＲゲート６１の出力が論理“ロー”であり、かつ、前記カラム選択線制御信号ＰＣＳＬＤが論理“ハイ”である場合には、前記ＰＭＯＳトランジスタ６３、６４がターンオンされることによって前記カラム選択線ＣＳＬが論理“ロー”に非活性化される。
【００２０】
図７は、図５のカラム選択線制御信号発生器５５の回路図である。
図７を参照すれば、前記カラム選択線制御信号発生器５５は、前記ＣＡ１２及びＣＡ１３及びこれらの反転信号ＣＡ１２Ｂ、ＣＡ１３Ｂよりなる群から選ばれたいずれか２つを入力とするＮＡＮＤゲート７１と、前記内部クロック信号ＰＣＬＫに応答して前記ＮＡＮＤゲート７１の出力をラッチするラッチ７３と、前記内部クロック信号ＰＣＬＫに応答して前記ラッチ７３の出力、前記第１及び第２制御信号ＰＣＡ及びＰＷＡの論理演算を行い、前記カラム選択線制御信号ＰＣＳＬＤを発生する論理手段７５とを備える。
【００２１】
前記ラッチ７３はインバータ７３ｂ、７３ｃ、及び前記内部クロック信号ＰＣＬＫによって制御される伝送ゲート７３ａを含んでなる。前記論理手段７５は、前記ラッチ７３の出力及び前記内部クロック信号ＰＣＬＫを入力とするＮＡＮＤゲート７５ａ、前記ＮＡＮＤゲート７５ａの出力を反転させるインバータ７５ｂ、前記インバータ７５ｂの出力と前記第１及び第２制御信号ＰＣＡ及びＰＷＡを入力とするＯＲゲート７５ｃ、前記ＯＲゲート７５ｃの出力及び前記内部クロック信号ＰＣＬＫを入力とするＮＡＮＤゲート７５ｄ、前記ＮＡＮＤゲート７５ｄの出力を反転させて前記カラム選択線制御信号ＰＣＳＬＤを出力するインバータ７５ｅを含んでなる。
【００２２】
図８は、図５の制御信号発生器５６の回路図である。
図８を参照すれば、前記制御信号発生器５６は、前記カラムアドレスストローブ信号ＣＡＳＢを反転させるインバータ８１と、前記内部クロック信号ＰＣＬＫが論理“ハイ”の時にターンオンされて前記インバータ８１の出力を伝える伝送ゲート８２と、及び前記内部クロック信号ＰＣＬＫ及び前記伝送ゲート８２の出力を論理積してその結果を前記第１制御信号ＰＣＡとして出力するＡＮＤゲート８３とを備える。また、前記制御信号発生器５６は、前記書き込みイネーブル信号ＷＥＢを反転させるインバータ８４と、前記内部クロック信号ＰＣＬＫが論理“ハイ”の時にターンオンされて前記インバータ８４の出力を伝える伝送ゲート８５と、及び前記内部クロック信号ＰＣＬＫ及び前記伝送ゲート８５の出力を論理積してその結果を前記第２制御信号ＰＷＡとして出力するＡＮＤゲート８６とを備える。
【００２３】
読み出し動作時には、前記内部クロック信号ＰＣＬＫの１サイクルに見合う時間中に前記カラムアドレスストローブ信号ＣＡＳＢが論理“ロー”になる。これにより、前記カラムアドレスストローブ信号ＣＡＳＢが論理“ロー”、つまり、前記インバータ８１の出力が論理“ハイ”である間に、前記内部クロック信号ＰＣＬＫのうちいずれか一つの論理“ハイ”パルスが前記第１制御信号ＰＣＡとして出力される。
【００２４】
同様に、書き込み動作時には、前記内部クロック信号ＰＣＬＫの１サイクルに見合う時間中に前記書き込みイネーブル信号ＷＥＢが論理“ロー”になる。これにより、前記書き込みイネーブル信号ＷＥＢが論理“ロー”、つまり、前記インバータ８４の出力が論理“ハイ”である間に、前記内部クロック信号ＰＣＬＫのうち一つの論理“ハイ”パルスが前記第２制御信号ＰＷＡとして出力される。
【００２５】
図９は、図５に示された各種の信号のタイミング図である。図９のタイミング図を参照し、本発明に係る半導体メモリ装置の動作について詳細に説明する。ここでは、前記メモリセルアレイ５４のＢバンクが選択される場合について説明する。
【００２６】
外部よりシステムクロック信号ＣＬＫ、書き込みまたは読み出し命令ＣＭＤ、カラムアドレスＡ０〜Ａ１３が印加されれば、前記システムクロック信号ＣＬＫに同期されて前記内部クロック信号ＰＣＬＫが発生される。また前記アドレスバッファ５１が前記カラムアドレスＡ０〜Ａ１３をバッファリングしてバッファリングされたカラムアドレスＣＡｉ（ここで、ｉは０〜１３）を出力し、前記カラムアドレスデコーダ５２が前記バッファリングされたカラムアドレスの一部ＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３をカラムアドレス線を介して受け取ってこれらをデコードし、デコードされたアドレスＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］を出力する。
【００２７】
また、前記制御信号発生器５６は、前記内部クロック信号ＰＣＬＫ及び前記命令ＣＭＤ、つまり、カラムアドレスストローブ信号ＣＡＳＢまたは書き込みイネーブル信号ＷＥＢに応答して前記第１または第２制御信号ＰＣＡ及びＰＷＡを発生する。具体的には、読み出し動作時には、前記カラムアドレスストローブ信号ＣＡＳＢ及び前記内部クロック信号ＰＣＬＫに応答してパルス信号形態の前記第１制御信号ＰＣＡが発生され、書き込み動作時には、前記書き込みイネーブル信号ＷＥＢ及び前記内部クロック信号ＰＣＬＫに応答してパルス信号形態の前記第２制御信号ＰＷＡが発生される。これにより、前記カラム選択線制御信号発生器５５は、前記第１制御信号ＰＣＡ及び第２制御信号ＰＷＡのいずれか一方及び前記内部クロック信号ＰＣＬＫに応答して前記ＣＡ１２及びＣＡ１３を受け取って前記カラム選択線制御信号ＰＣＳＬＤを発生することになる。したがって、前記カラム選択線制御信号ＰＣＳＬＤには前記第１制御信号ＰＣＡまたは第２制御信号ＰＷＡにより発生されるパルスｃが含まれることになる。
【００２８】
一方、前述のようにＤＲＡＭの集積度が高くなるに従い、前記バッファリングされたカラムアドレスＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３を伝えるカラムアドレス線の負荷が大きくなり得、しかもカラムアドレス線の負荷が互いに別々になり得る。この場合には、前記カラムアドレス線の負荷が互いに別々であるため、例えば、図９に示されたように、前記ＣＡ１２及びＣＡ１３よりも前記ＣＡｉ（ここで、ｉは０〜９）のいずれか一つがｔ１に見合う分だけ遅延されるおそれがある。図９には、ＣＡ３〜ＣＡ９のうちいずれか一つがｔ１に見合う分だけ遅延された場合が示されている。これにより、前記ＣＡ３〜ＣＡ９により発生されるＤＣＡ３９Ｂ［ｉ］のいずれか一つ、つまり、ＤＣＡ３９Ｂｊがｔ１期間中にｄ領域でのように無効データを有することになり、この結果、前記カラム選択線ＣＳＬ［ｉ］のいずれか一つ、つまり、ＣＳＬｘがｅ領域でのように非正常的に予め論理“ハイ”にイネーブルされることになる。
【００２９】
しかし、本発明に係る半導体メモリ装置では、前記カラム選択線制御信号ＰＣＳＬＤの前記パルスｃの立ち上がりエッジと、遅れて変化するＣＡ３〜９のデコード信号であるＤＣＡ３９Ｂｊの立ち上がりエッジとによって前記ＣＳＬｘが論理“ロー”にディスエーブルされることになる。その結果、二本のカラム選択線が同時にイネーブルされる場合が生じなくなり、誤動作が防止される。
【００３０】
【発明の効果】
以上述べてきたように、本発明に係る半導体メモリ装置は、動作速度に影響しないながらも、カラムアドレスを伝えるカラムアドレス線の負荷が大で、しかも互いに別々である場合であっても、正常に動作できる長所がある。
本発明は図面に示された実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他実施形態が可能であることは理解できるはずである。よって、本発明の真の技術的な保護範囲は請求範囲の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【図１】  従来のＤＲＡＭの概略ブロック図である。
【図２】  図１のカラム選択線駆動器の単位回路の回路図である。
【図３】  図１のカラム選択線制御信号発生器の回路図である。
【図４】  図２に示された各種の信号のタイミング図である。
【図５】  本発明に係る半導体メモリ装置の概略ブロック図である。
【図６】  図５のカラム選択線駆動器の回路図である。
【図７】  図５のカラム選択線制御信号発生器の回路図である。
【図８】  図５の制御信号発生器の回路図である。
【図９】  図５に示された各種の信号のタイミング図である。
【符号の説明】
Ａ０〜Ａ１３  外部より入力されるカラムアドレス
ＣＡ０〜ＣＡ９、ＣＡ１２、ＣＡ１３  カラムアドレス
ＰＣＬＫ  内部クロック信号
ＣＡＳＢ  カラムアドレスストローブ信号
ＷＥＢ  書き込みイネーブル信号
ＰＣＡ、ＰＷＡ  第１、第２制御信号
ＰＣＳＬＤ  カラム選択線制御信号
ＣＳＬ［ｉ］  カラム選択線
ＤＣＡ３９Ｂ［ｉ］、ＤＣＡ０１２Ｂ［ｉ］  デコードされたアドレス
５１  アドレスバッファ
５２  カラムアドレスデコーダ
５３  カラム選択線駆動器
５４  メモリセルアレイ
５５  カラム選択線制御信号発生器
５６  制御信号発生器
【図１】
0004562873.tif 000002
【図２】
0004562873.tif 000003
【図３】
0004562873.tif 000004
【図４】
0004562873.tif 000005
【図５】
0004562873.tif 000006
【図６】
0004562873.tif 000007
【図７】
0004562873.tif 000008
【図８】
0004562873.tif 000009
【図９】
0004562873.tif 000010