(57)【特許請求の範囲】
【請求項１】
基準ストローブ信号（ＲＥＦ＿ＳＴＢ）、基準クロック信号（ＲＥＦ＿ＣＬＫ）及びビット数制御信号（ＣＯＮＴ＿１、ＣＯＮＴ＿２）を入力にして、第１、２内部クロック信号（ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ）、出力方向制御信号（ＣＯＮ＿３）を発生させるクロック制御ブロックと、
前記第１内部クロック信号（ＣＬＫ＿Ａ）に同期して入力されるアナログ信号を並列デジタルデータに変換する並列アナログデジタルコンバータと、
前記第２内部クロック信号（ＣＬＫ＿Ｂ）に同期され、前記並列デジタルデータを直列デジタルデータに変換する並列−直列変換ロジック制御ブロックと
を備えたことを特徴とするアナログデジタルコンバータ。
【請求項２】
前記クロック制御ブロックは前記ビット数制御信号に従って前記第２内部クロック信号の上昇エッジの数を調整することを特徴とする請求項１記載のアナログデジタルコンバータ。
【請求項３】
前記第２内部クロック信号の上昇エッジの数を出力する直列デジタルデータのビットの数と同一に調整することを特徴とする請求項２記載のアナログデジタルコンバータ。
【請求項４】
前記クロック制御ブロックは前記出力方向制御信号に従って前記直列デジタルデータの出力方向を最上位ビットから最下位ビットに、または最下位ビットから最上位ビットに調節することを特徴とする請求項１記載のアナログデジタルコンバータ。
【請求項５】
前記クロック制御ブロックは前記基準ストローブ信号と基準クロック信号に従って前記第１、２内部クロック信号を発生することを特徴とする請求項１記載のアナログデジタルコンバータ。
【請求項６】
前記並列−直列変換ロジックブロックは前記第２内部クロック信号の上昇エッジからデジタルデータを直列出力することを特徴とする請求項１記載のアナログデジタルコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアナログデジタルコンバータに関し、特に、高速で直列にデータを処理することができるアナログデジタルコンバータに関する。
【０００２】
【従来の技術】
一般に、アナログデジタルコンバータ（ＡＤＣ）はアナログ入力信号を受けて一定の時間の間にデジタル信号に変換する装置である。そして、このＡＤＣやデジタルアナログコンバータ（ＤＡＣ）は内蔵される回路技術に依存している。
【０００３】
直列データ出力を要求するＡＤＣは、単品としてより多機能チップの一機能として主に使われることが多い。
また、ＡＤＣの処理速度を増加させ、且つエラーのない正確なデータを出力するための高性能のＡＤＣが要求されているが、従来技術による直列処理方式のＡＤＣは高速データ処理及び高性能の条件を満たしていない。
【０００４】
そのため、並列ＡＤＣの使用が要求されているが、出力ピンの数が増加する問題がある。従って、高速直列データ処理が可能なＡＤＣの開発への関心が高まっている。
【０００５】
以下、添付の図面を参照にして従来技術によるＡＤＣについて説明する。
【０００６】
図１は一般的な直列ＡＤＣを示すブロック図である。アナログ入力信号（Ｖin）を基準ストローブ信号（ＲＥＦ＿ＳＴＢ）及び基準クロック信号（ＲＥＦ＿ＣＬＫ）に同期してデジタル信号に変換し、デジタル出力を一定のタイミングで直列に送り出す直列ＡＤＣを示している。［”Ｒｅｆｅｒｅｎｃｅ  ｒｅｆｒｅｓｈｉｇ  ｃｙｃｌｉｃ  ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ａｎｄ  ｄｉｇｉｔａｌ  ｔｏ  ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒｓ”（ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＵＩＴＳ，  ＶＯＬ．ＳＣ−２１，ＮＯ．４，ＡＵＧ  １９８６）］
【０００７】
図２は従来技術のアルゴリズムＡＤＣであり、図３は図２の回路で８ビットに変換する場合のタイミングを示している。図示のように、このＡＤＣは二つのスイッチＳ１，Ｓ２、サンプルホールド回路１１，乗算器１２、比較器１３及び加算器１４とからなっている。第１スイッチＳ１はストローブ信号Ｖstbがハイのときアナログ入力Ｖinをサンプルホールド回路１１に送り、ストローブ信号Ｖstbがローのとき加算器１４の出力をサンプルホールド回路１１に送るようにストローブ信号Ｖstbによって制御される。そのストローブ信号Ｖstbは、基準クロック信号（ＣＬＫ＿ＲＥＦ）のＴ3区間のロー区間でハイ状態となる。したがって、そのとき、第１スイッチＳ１によってアナログ入力信号がサンプルホールド回路１１に入力され、ホールドされたアナログ値を乗算器１２へ送り、そこで２倍とされてＶaを出力する。
【０００８】
次いで、乗算器１２の出力信号Ｖaが基準クロック信号のＴ3のハイ区間で基準電圧Ｖrefと比較され、出力データ（Ｖout）値を決定し、基準クロック信号のＴ4のロー区間で直列に出力される。この出力された信号は出力データ（Ｄａｔａ＿ｏｕｔ）の最上位ビット（ＭＳＢ）となるが、この例では８ビットデータであるので、Ｄ7となる。
【０００９】
一方、ストローブ信号（Ｖstb）は基準クロック信号のＴ3区間のロー区間でのみハイ状態であり、Ｔ11まではロー状態を維持する。即ち、Ｔ3で基準ストローブ信号（ＲＥＦ＿ＳＴＢ）がハイとなってＴ12のロー区間でハイとなるまではローの状態を維持する。従って、その間は第１スイッチが加算器１４の出力Ｖbに接続されるので、サンプルホールド回路１１にはそのＶbがホールドされる。
【００１０】
次いで、Ｔ4で最上位ビット（ＭＳＢ）が決定されると、その値によって第２スイッチ（ＳＷ2）からの出力値が決まる。第２スイッチ（ＳＷ2）は出力データ（Ｖout）値が「１」のときＶREFを加算器１４に接続し、「０」のとき接地電圧を加算器１４に接続する。その第２スイッチ（ＳＷ2）からの出力値によって、加算器１４の出力（Ｖb）はＶa−ＶS2となり、サンプルホールド回路１１と乗算器１２、比較器１３を経てＴ5のロー区間の間に出力され、最上位ビット（ＭＳＢ）の次のビット値（Ｄ6）を決定する。
【００１１】
図３に示すように、前記過程を所望のビットだけ繰り返しながらストローブ信号及びクロック信号に同期して、デジタル出力を一定のタイミングに直列に出力する。そして、直列に出力されるデータの中央部に上昇エッジを有するクロックをビットの数だけ発生させ、外部で有効なデータ値を有するようにする。
【００１２】
以上のように、ストローブ信号（Ｖstb）により入力されたアナログ入力（Ｖin）値がサンプル／ホールドと乗算器を経るうち誤差が発生すると、即ち、本来のＶa値と差が発生すると、その値が最上位ビット（ＭＳＢ）ではＶoffsetとなる。
それから、次のビットは乗算器で２倍となり、誤差は｛（Ｖoffset×２）＋Ｖoffset｝となる。
【００１３】
【発明が解決しようとする課題】
しかし、上記のような従来技術によるＡＤＣの固有の誤差（Ｖoffset）はビット数が増加するほど２n倍に増加し、その値が累積されるため、正確なデジタルデータを出力することができないという問題がある。
【００１４】
本発明は上記問題点を解決するために案出したもので、出力データの正確性を図り、且つ高速直列データの処理に適したＡＤＣを提供することにその目的がある。
【００１５】
【課題を解決するための手段】
上記目的を達成するための本発明によるＡＤＣは基準ストローブ信号（ＲＥＦ＿ＳＴＢ）、基準クロック信号（ＲＥＦ＿ＣＬＫ）及びビット数制御信号（ＣＯＮＴ＿１、ＣＯＮＴ＿２）を入力にして、第１、２内部クロック信号（ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ）、出力方向制御信号（ＣＯＮ＿３）を発生させるクロック制御ブロックと、前記第１内部クロック信号（ＣＬＫ＿Ａ）に同期され入力されるアナログ信号を並列デジタルデータに変換する並列ＡＤＣと、前記第２内部クロック信号（ＣＬＫ＿Ｂ）に同期され、前記並列デジタルデータを直列デジタルデータに変換する並列−直列変換ロジック制御ブロックとを含んで成されることを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明実施形態によるＡＤＣについて添付の図面を参照にして説明する。
【００１７】
図４は本発明によるＡＤＣを示す構成ブロック図であり、
図５は本発明の実施形態による８ビット直列デジタルデータの出力タイミング図である。
【００１８】
図４に示すように、本発明によるＡＤＣは基準ストローブ信号（ＲＥＦ＿ＳＴＢ）、基準クロック信号（ＲＥＦ＿ＣＬＫ）及びビット数制御信号（ＣＯＮＴ＿１、ＣＯＮＴ＿２）を入力して第１、２内部クロック信号（ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ）、出力方向制御信号（ＣＯＮＴ＿３）を発生させるクロック制御ブロック４０と、第１内部クロック信号（ＣＬＫ＿Ａ）に同期され入力されるアナログ信号を並列デジタルデータに変換する並列ＡＤＣ５０と、第２内部クロック信号（ＣＬＫ＿Ｂ）に同期され、並列デジタルデータを直列デジタルデータに変換する並列−直列変換ロジック制御ブロック６０とを備えている。
【００１９】
上記のように構成された本実施形態によるＡＤＣの動作を以下に説明する。
【００２０】
即ち、本実施形態は、基準ストローブ信号（ＲＥＦ＿ＳＴＢ）に同期して一つのアナログ信号（Ｖｉｎ）を入力にした後、次の基準ストローブ信号（ＲＥＦ＿ＳＴＢ）によって同一過程を行う前に、所望のビット数だけのデジタルデータ（ＤＡＴＡ＿ＯＵＴ）を直列に出力させる。
【００２１】
図５に示すように、まず、クロック制御ブロック４０は基準クロック信号（ＲＥＦ＿ＣＬＫ）と基準ストローブ信号（ＲＥＦ＿ＳＴＢ）を用いて第１内部クロック信号（ＣＬＫ＿Ａ）と第２内部クロック信号（ＣＬＫ＿Ｂ）を発生させる。第１内部クロック信号（ＣＬＫ＿Ａ）は基準ストローブ信号（ＲＥＦ＿ＳＴＢ）がハイとなった時点（Ｔ１）のハイ区間を基準として発生される。
【００２２】
次いで、並列ＡＤＣ５０は第１内部クロック信号（ＣＬＫ＿Ａ）に同期して、アナログ信号（Ｖｉｎ）を入力して、所望のビット数（ｎ）のデジタルデータ（Ｄn-1〜Ｄ0）に変換する。この際、デジタルデータは並列データとして次の基準ストローブ信号（ＲＥＦ＿ＳＴＢ）がハイとなって新たなアナログ入力を受けるまでその値を維持する。
【００２３】
次いで、基準クロック信号（ＲＥＦ＿ＣＬＫ）のＴ2〜Ｔ3区間で並列ＡＤＣ５０は、第１内部クロック信号（ＣＬＫ＿Ａ）に同期させて、デジタルデータ（Ｄn-1〜Ｄ0）を並列伝送する。すなわち、デジタルデータ（Ｄn-1〜Ｄ0）は第１内部クロック信号（ＣＬＫ＿Ａ）の一回のクロックによって並列−直列変換ロジック制御ブロック６０に並列伝送される。
【００２４】
次いで、並列伝送されたデジタルデータが第２内部クロック信号（ＣＬＫ＿Ｂ）の上昇エッジから直列出力される。ここで、並列−直列変換ロジック制御ブロック６０は、両方向シフトが可能であり、並列伝送／直列出力の可能なシフトレジスタを含むロジックを用いて、並列伝送されたデジタルデータ（Ｄn-1〜Ｄ0）を第２内部クロック信号（ＣＬＫ＿Ｂ）に同期して直列に出力させることができる。
【００２５】
また、クロック制御ブロック４０に入力されるビット数制御信号（ＣＯＮＴ＿１、ＣＯＮＴ＿２）値を用いて、第２内部クロック信号（ＣＬＫ＿Ｂ）の上昇エッジを調節して、所望のビット数を決定する。即ち、第２内部クロック信号（ＣＬＫ＿Ｂ）が８つの上昇エッジを有するクロックであれば、第２内部クロック信号（ＣＬＫ＿Ｂ）に同期されて出力されるデジタルデータは８ビットとなり、６つの上昇エッジを有するクロックであれば、６ビットのデータを出力する。
【００２６】
そして、クロック制御ブロック４０で発生した出力方向制御信号（ＣＯＮＴ＿３）によって、直列データの出力方向を最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）、または最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）の形態に出力させる。
【００２７】
次いで、クロック制御ブロック４０は前記出力される直列データと同期され、有効なデータの中に上昇エッジを有する出力クロック（ＣＬＫ＿ＯＵＴ）を送り出す。
【００２８】
【発明の効果】
以上詳細に説明した本発明は、一旦並列処理でデジタル値に変換するので、デジタル値への変換に誤差があってもそれが累積されることがないので、従来に比べて正確にデジタル値に変換することができる。
また、本発明は基準クロックから二つの内部クロック信号を生成し、一方で並列処理を行って、他方で並列−直列変換を行っているので、後者のクロックを適宜変えることで、直列に出力されるデータのビット数や出力方向を自由に調節することができる。
さらに、アナログデータ値を一括して変換しているので、アナログ回路の動作時間を最小に減少させることができ、電力消耗を減らすことができる。
【図面の簡単な説明】
【図１】  一般的な直列ＡＤＣを示す構成ブロック図。
【図２】  従来技術によるアルゴリズムＡＤＣを示す回路図。
【図３】  図２に基づいた８ビット直列デジタルデータの出力タイミング図。
【図４】  本発明によるＡＤＣを示す構成ブロック。
【図５】  本発明による８ビット直列デジタルデータの出力タイミング図。
【符号の説明】
４０：クロック制御ブロック        ５０：並列ＡＤＣ
６０：並列−直列変換ロジック制御ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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