(57)【特許請求の範囲】
【請求項１】
メイン制御装置と、
メイン制御装置から送信されたコマンドを受信するサブ制御装置と、
サブ制御装置によって制御され、メイン制御装置からサブ制御装置に送信されたコマンドに基づいて動作する電装装置と、
メイン制御装置とサブ制御装置を接続する制御信号ラインと、
メイン制御装置とサブ制御装置を接続するデータラインと、
制御信号ラインに設けられた第１のデジタルフィルタと、
データラインに設けられた第２のデジタルフィルタと、を備えており、
メイン制御装置は、データラインにコマンドを出力すると共に制御信号ラインに制御信号を出力するコマンド送信処理を実行するようプログラムされており、
サブ制御装置は、制御信号ラインを介してメイン制御装置からの制御信号が入力したときに、メイン制御部からデータラインに出力されているコマンドを受信するコマンド受信処理を実行するようプログラムされており、
第１のデジタルフィルタは、第１所定期間未満の入力信号を除去する第１ノイズ除去回路と、その第1ノイズ除去回路に第1ノイズ除去回路の処理周期を規定するクロック信号を出力する第１クロック回路により構成されており、
第２のデジタルフィルタは、第２所定期間未満の入力信号を除去する第２ノイズ除去回路と、その第２ノイズ除去回路に第２ノイズ除去回路の処理周期を規定するクロック信号を出力する第２クロック回路により構成されており、
第1クロック回路と第２クロック回路が共有化され、一つのクロック回路から第１ノイズ除去回路と第２ノイズ除去回路にクロック信号が出力されると共に、前記第1所定期間と前記第２所定期間が同一に設定されていることを特徴とする遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コマンドを送信する第１の制御装置と、その第１の制御装置から送信されたコマンドを受信する第２の制御装置とを備える遊技機に関し、詳しくは、第１の制御装置から送信されたコマンドを第２の制御装置で正しく受信するための技術に関する。
【０００２】
【従来の技術】
例えば、パチンコ機のように高度に電装化された遊技機においては、遊技機全体を制御するメイン制御装置と、各電装機器（例えば、図柄表示器、払出装置等）を制御するサブ制御装置が設けられる。そして、メイン制御装置では遊技の状態に応じてコマンドの作成及び送信を行い、サブ制御装置ではメイン制御装置から送信されたコマンドを受信し、この受信したコマンドに基づいて各電装機器を制御する。
このような遊技機において、メイン制御装置からサブ制御装置へコマンドを伝送する手順は、まず、メイン制御装置が、出力ポートにコマンドをセット（コマンド信号線の状態を変化）された状態でサブ制御装置にコマンド受信処理を起動する起動信号（典型的には、ライト信号）を出力する。サブ制御装置では、メイン制御装置から出力された起動信号を受信すると、サブ制御装置の入力ポートに受信しているコマンドを取込む処理が行われる。これによりメイン制御装置からサブ制御装置にコマンドが伝送されることとなる。
【０００３】
【発明が解決しようとする課題】
ところで、上述した遊技機が設置される遊技店には多くの電気設備等が設けられノイズが発生し易い環境にある。このため、第１の制御装置と第２の制御装置を接続する信号ラインにノイズがのる場合がある。上記信号ラインのうち起動信号を伝送する信号ラインにノイズがのった場合、サブ制御装置はメイン制御装置から起動信号が出力されたものと判断してコマンド受信処理を開始することとなる。したがって、起動信号を伝送する信号ラインにのるノイズは、サブ制御装置が誤ってコマンドを受信する原因（遊技機の誤動作の原因）となる。
上述した問題を解決するためには、起動信号を伝送する信号ラインにのるノイズを除去する必要があり、そのための方法として一般的に信号ラインにフィルタ回路を設けることが行われる。しかしながら、このようなフィルタ回路を信号ラインに設けた場合、フィルタ回路に入力する信号の状態が変化（メイン制御装置が起動信号を出力）してから、フィルタ回路から出力される信号の状態が変化（サブ制御装置が起動信号を受信）するまでに時間遅れが生じることとなる。このため、メイン制御装置が起動信号を出力してからサブ制御装置がコマンド受信処理を開始するまでの時間が、このフィルタ回路による時間遅延だけ長くなることとなる。これにより、メイン制御装置の出力ポートにコマンドをセットした状態で維持する時間（コマンド送信に要する時間）も、このフィルタ回路による時間遅れを考慮して長く設定しなければならないこととなる。
【０００４】
本発明は上述した実情に鑑みなされたものであり、その目的は、起動信号を伝送する起動信号ラインにのるノイズを除去でき、かつ、各制御装置間のコマンド送信処理に要する時間を短くすることができる遊技機を提供する。
【０００５】
【課題を解決するための手段及び効果】
上記課題を解決するため本願の遊技機は、メイン制御装置と、メイン制御装置から送信されたコマンドを受信するサブ制御装置と、サブ制御装置によって制御され、メイン制御装置からサブ制御装置に送信されたコマンドに基づいて動作する電装装置と、メイン制御装置とサブ制御装置を接続する制御信号ラインと、メイン制御装置とサブ制御装置を接続するデータラインと、制御信号ラインに設けられた第１のデジタルフィルタと、データラインに設けられた第２のデジタルフィルタと、を備えている。メイン制御装置は、データラインにコマンドを出力すると共に制御信号ラインに制御信号を出力するコマンド送信処理を実行するようプログラムされている。サブ制御装置は、制御信号ラインを介してメイン制御装置からの制御信号が入力したときに、メイン制御部からデータラインに出力されているコマンドを受信するコマンド受信処理を実行するようプログラムされている。第１のデジタルフィルタは、第１所定期間未満の入力信号を除去する第１ノイズ除去回路と、その第1ノイズ除去回路に第1ノイズ除去回路の処理周期を規定するクロック信号を出力する第１クロック回路により構成されており、第２のデジタルフィルタは、第２所定期間未満の入力信号を除去する第２ノイズ除去回路と、その第２ノイズ除去回路に第２ノイズ除去回路の処理周期を規定するクロック信号を出力する第２クロック回路により構成されている。そして、第1クロック回路と第２クロック回路が共有化され、一つのクロック回路から第１ノイズ除去回路と第２ノイズ除去回路にクロック信号が出力されると共に、前記第1所定期間と前記第２所定期間が同一に設定されている。
上記遊技機では、メイン制御装置とサブ制御装置とを接続する制御信号ラインとデータラインのそれぞれにデジタルフィルタが設けられる。したがって、メイン制御装置から制御信号とコマンドが出力されると、それらの信号はそれぞれ時間的に遅れてサブ制御装置に伝達される。このため、制御信号のみが時間的に遅れるわけではないため、コマンド送信時間を短くすることができる。また、制御信号ラインにデジタルフィルタが設けられているため、ノイズ等によりサブ制御装置が誤ってコマンド受信処理を開始することが防止される。
【０００６】
上記遊技機の作用を具体的に説明するため、例えば、所定周期毎に３バイト（ＡＡ、ＢＢ、ＣＣ）のコマンドを第１の制御装置（メイン制御装置（送信側））から第２の制御装置（サブ制御装置（受信側））に送信する場合を考える。起動信号ライン（制御信号ライン）にのみフィルタ回路を設けた構成では、図１（ａ）に示すように起動信号ラインの信号のみが時間遅れを生じて第２の制御装置に伝達されることとなる。したがって、コマンド送信時間を長く設定しておかないと、図１（ａ）に示すように第２の制御装置が１バイト目の受信処理を開始するときには、既にコマンド信号ラインの状態がＡＡからＢＢに変化していることとなる。このため、第２の制御装置では１バイト目のコマンドＡＡを取りこぼすこととなる。
これに対して、起動信号ライン（制御信号ライン）及びコマンド信号ライン（データライン）のそれぞれにフィルタ回路を設けると、図１（ｂ）に示すように、起動信号だけでなくコマンド信号も時間遅れを生じることとなる。したがって、起動信号及びコマンド信号が略同程度の時間だけ遅れて第２の制御装置に伝達されるようにすれば同じコマンド送信時間であっても、図１（ｂ）に示すように、第２の制御装置は第１の制御装置から送信されたコマンドＡＡ、ＢＢ、ＣＣを取りこぼすことなく受信することができる。
なお、上述した説明から明らかなように、起動信号ラインとコマンド信号ラインに設ける各フィルタ回路は、略同程度の時間遅れが生じるようなものとすることが好ましく、時間遅れが同程度となるのであれば必ずしも両者を同一構成とする必要は無く、異なる構成のフィルタ回路としても良いことはいうまでも無い。
【０００７】
また、上記の遊技機においては、メイン制御装置が送信状態にあるか否かを示す信号を伝送する送信状態信号ラインがさらに設けられ、その送信状態信号ラインにもフィルタ回路が設けられていることが好ましい。
このような構成によれば、メイン制御装置からサブ制御装置に向かって、メイン制御装置が送信状態であるか否かを示す送信状態信号が送信されるため、サブ制御装置ではメイン制御装置が送信状態であるか否かが判断でき、より確実にコマンドをサブ制御装置に送信することができる。この際、送信状態信号についてもフィルタ回路により遅延させられ、他の制御信号と同期が図られるため、送信状態信号を送信する構成としてもコマンド送信時間が長くなることが防止される。
【０００８】
上記の遊技機では、デジタルフィルタを使用しているため、制御信号ラインとデータラインの同期をより正確にとることができるため、コマンド送信時間をより短くすることができる。このようなデジタルフィルタとしては、例えば、所定期間未満の入力信号を除去するノイズ除去回路（例えば、シフトレジスタ等により構成）と、そのノイズ除去回路の判断周期を規定するクロック回路とを中心に構成することができる。
このような構成においては、クロック回路の周期を短くすることで、制御信号ラインとデータラインの状態変化のズレを小さくし精度を上げることができる。すなわち、上述した構成を有するフィルタ回路においては、入力信号の状態が変化してから所定数のクロックをカウントする際に、各フィルタ回路におけるクロック信号がずれることで各フィルタ回路におけるカウント開始時期がずれ、これにより１周期分（１クロック分）だけ信号出力タイミングがずれる場合がある。したがって、ノイズ除去回路の判断周期を規定するクロック回路の周期を短くすることで、このようなタイミングのズレを小さくし精度を上げることができる。
また、上述したようにフィルタ回路を構成した場合においてさらに好ましくは、各信号ラインに設けられるフィルタ回路のクロック回路を共有化、すなわち、一つのクロック回路から複数のノイズ除去回路にクロック信号を供給するような構成とすることが好ましい。このような構成によれば各信号ラインに設けられたフィルタ回路のクロック信号が共通化されるため、上述した「フィルタ回路毎のカウント開始時期のずれ」という問題をなくすことができる。
さらには、前記クロック回路として熱に強い水晶振動子やＶＣＯ等を用いれば、高度に電装化された遊技機において特に有効である。高度に電装化された遊技機では遊技機に装備された各種電装装置から熱が発生し、クロック回路も加熱されるためである。
【０００９】
なお、上述したような構成を有するデジタルフィルタ回路を適用した場合には、制御装置間のコマンド送信の高速化にも有効に機能する。以下、この点について図２を参照して説明する。ここで、図２はフィルタ回路に入力する起動信号（送信側）、フィルタ回路から出力される起動信号、及び起動信号の受信状態（受信側）の時間的変化を示すタイミングチャートであり、（ａ）〜（ｃ）がアナログフィルタ回路（コンデンサ等により構成されるフィルタ回路）を使用したときのタイミングチャートであり、（ｄ）がデジタルフィルタ回路を使用したときのタイミングチャートである。
アナログフィルタ回路を使用する場合において、図２（ａ）、（ｂ）に示すように、フィルタ回路に入力する信号（第１の制御装置（メイン制御装置）から送信される信号）がある程度の時間Lowの状態で維持されるときには、フィルタ回路から出力される起動信号がなまっても（遅延が生じても）、その遅延した起動信号を第２の制御装置（サブ制御装置）で受信することが可能である。これに対して、図２（ｃ）に示すように、フィルタ回路への入力信号が短時間しかLowの状態で維持されないときには、フィルタ回路からの出力信号は所定の閾値（第２の制御装置（サブ制御装置）によって起動信号を伝送する信号ラインの状態変化が認識できる値）より電圧が低下する前に電圧が上昇する。したがって、図２（ｃ）に示す場合は、第２の制御装置（サブ制御装置）がフィルタ回路から出力された信号を受信することができないこととなる。
一方、デジタルフィルタ回路を使用する場合においては、図２（ｃ）と同様にフィルタ回路への入力信号が短時間しかLowの状態で維持されないときであっても、フィルタ回路による信号のなまりは生じ得ず、また、フィルタ回路から出力される信号（受信側の信号）の遅延はクロック信号の周期とカウント数にのみ依存する。したがって、図２（ｄ）に示すように、クロック信号の周期とカウント数を適当な値に設定することで、第２の制御装置（サブ制御装置）は起動信号を受信することができることとなる。
以上の説明から明らかなように、デジタルフィルタ回路を使用することで、フィルタ回路による信号のなまりという現象が生じず、短時間の間に変化する信号状態の変化が伝達可能となる。これにより、デジタルフィルタ回路を使用することでデータ送信の高速化が可能となる。
【００１０】
また、上記の遊技機においては、サブ制御装置と、デジタルフィルタとが一つの基板上に実装されていることが好ましい。
このような構成によれば、フィルタ回路とサブ制御装置との間の信号ラインにノイズがのる可能性を低くすることができるとともに、フィルタ回路とサブ制御装置が一つの基板上に実装されることでメイン制御装置とサブ制御装置との間の配線作業や、これらの装置の遊技機本体への取付作業等を容易化することができる。
【００１１】
【発明の実施の形態】
本発明を遊技機の一種であるパチンコ機に具現化した一実施の形態について、図３乃至図１１を用いて説明する。ここで、図３はメイン制御基板と図柄制御基板間のコマンド伝送を行う伝送系の概略構成を示すブロック図であり、図４はフィルタ回路の一部を構成するクロック回路の回路図を示し、図５は同じくフィルタ回路の一部を構成するノイズ除去回路の回路図を示し、図６、図７は図５に示すノイズ除去回路の作用を説明するための図であり、図８及び図９はメイン制御基板におけるコマンド送信処理を示すフローチャートであり、図１０は図柄制御基板におけるコマンド受信処理を示すフローチャートであり、図１１はメイン制御基板と図柄制御基板間で送受信される各信号・コマンドデータのタイミングチャートである。
【００１２】
まず、本実施の形態に係るパチンコ機に装備される制御装置間のコマンド伝送系の概略構成について説明する。
ここで、本実施の形態に係るパチンコ機では、パチンコ機全体を制御するメイン制御基板と、このメイン制御基板と電気的に接続された各サブ制御基板〔図柄表示器（図示省略）に図柄変動処理を行う図柄制御基板、賞球払出装置から賞球の払出制御を行う賞球制御基板、スピーカから効果音やＢＧＭを発生させるための処理を行う音制御基板、遊技盤の内外に装着されたランプの点灯駆動処理を行うランプ制御基板等〕を備える。このメイン制御基板と各サブ制御基板間のコマンド伝送系の構成・作用は、サブ制御基板が異なっても同一であるため、以下の説明はメイン制御基板２０と図柄制御基板３０間におけるコマンド伝送系についてのみ説明する。
【００１３】
図３に示すように、メイン制御基板２０には、ＲＯＭ、ＲＡＭを内蔵する１チップ化されたＣＰＵ２１（請求項にいう、第１の制御装置に相当する。）が実装される。このＣＰＵ２１は、内蔵したＲＯＭに格納されている遊技制御プログラムを実行してパチンコ機全体を統括的に制御する。上記遊技制御プログラムには、図柄制御基板３０等の各制御基板に送信する各種コマンドの作成や各制御基板へコマンドを送信するための制御プログラムが含まれる。
上記ＣＰＵ２１には出力ポート２３が接続されており、この出力ポート２３は、出力バッファ２４を介して信号ライン４０によって図柄制御基板３０に接続されている。なお、上記信号ライン４０は、両制御基板２０、３０間のコマンド送信を制御する制御信号（ライト信号、セレクト信号）を伝送する制御線と、コマンドデータを伝送するコマンド信号線とで構成されている。ここで、ライト信号は図柄制御基板３０（ＣＰＵ３１）にコマンド受信処理を起動させるための信号（請求項でいう起動信号に相当する）であり、セレクト信号はメイン制御基板２０（ＣＰＵ２１）がコマンド送信状態にあるか否かを示す信号（請求項でいう送信状態信号に相当）である。
【００１４】
上述した信号ライン４０の他端には、図柄制御基板３０に設けられた入力バッファ３３が接続される。この入力バッファ３３は、デジタルフィルタ３４に接続され、このデジタルフィルタ３４が入力ポート３５を介してＣＰＵ３１（請求項にいう第２の制御装置に相当する。）に接続される。
上記ＣＰＵ３１は、メイン制御基板２０のＣＰＵ２１と同様に、ＲＯＭ、ＲＡＭを内蔵した１チップ化された電子素子であり、内蔵したＲＯＭに格納されている表示制御プログラムを実行することで図柄表示器（典型的には、液晶表示器）に図柄を変動表示する。具体的には、ＣＰＵ３１は、メイン制御基板２０（ＣＰＵ２１）から送信されたコマンドを入力ポート３５に受信すると、その受信したコマンドを取込み、取込んだコマンドに基づいて図柄表示器に画像信号を出力する。
【００１５】
なお、上述したＣＰＵ２１、ＣＰＵ３１の各ＮＭＩ端子には、それぞれデジタルフィルタ２２、デジタルフィルタ３６を介して停電検出部１２（電源基板１０に設けられている。）に接続される。この停電検出部１２は、停電を検出する停電検出回路であり、遊技機への電源供給が遮断されたときに停電信号を出力する。したがって、停電検出部１２から出力された停電信号は、それぞれデジタルフィルタ２２、デジタルフィルタ３６を介してＣＰＵ２１、ＣＰＵ３１のＮＭＩ端子に入力し、これによりＣＰＵ２１及びＣＰＵ３１が停電処理を開始するようになっている。
また、上記ＣＰＵ２１のＲＥＳＥＴ端子及び出力ポート２３にはデジタルフィルタ２５を介して、また、ＣＰＵ３１のＲＥＳＥＴ端子及び入力ポート３５にはデジタルフィルタ３７を介して、電源基板１０に設けられたリセット信号出力部１４が接続される。このリセット信号出力部１４は、遊技機への電源投入時等にＣＰＵ２１、出力ポート２３、ＣＰＵ３１、入力ポート３５を初期化するリセット信号を出力する回路である。
なお、メイン制御基板２０に設けられるデジタルフィルタ２２、２５及び図柄制御基板３０に設けられるデジタルフィルタ３６、３７は、前述したＣＰＵ２１とＣＰＵ３１間に介装されたデジタルフィルタ３４と同一の回路である。
【００１６】
次に、上述のように構成される図柄制御基板３０に設けられるデジタルフィルタ３４について詳細に説明する。
このデジタルフィルタ３４は、信号ライン４０を構成する各信号線（ライト信号線、セレクト信号線、コマンド信号線）毎に設けられるノイズ除去回路１６０（図５参照）と、この各ノイズ除去回路の処理周期を規定する一のクロック回路１５０（図４参照）から構成される。
クロック回路１５０は、図４に示すように、高周波発振器１５１と、この高周波発振器１５１から出力された信号をさらに分周する２つのカウンタ回路１５５、１５７を中心に構成される。
すなわち、高周波発振器１５１（セイコーエプソン社製ＳＧ−５３１）は、水晶発振子とＣＭＯＳＩＣとを一つの電子素子に集積化したもので、１２ＭＨｚの信号を出力する。高周波発振器１５１から出力された信号は、４ビットバイナリカウンタ１５５のＣＫ端子に入力する。
この４ビットバイナリカウンタ１５５（東芝社製７４ＨＣ１６１）は、高周波発振器１５１から出力された信号（１２ＭＨｚ）を４ＭＨｚに分周する。すなわち、４ビットバイナリカウンタ１５５のＣＯ端子から出力される信号は４ＭＨｚに分周されており、この信号はインバータ１５６を介して１２段リプルカウンタ１５７のＣＫ端子に入力する。
１２段リプルカウンタ１５７（東芝社製７４ＨＣ４０４０）は、４ビットバイナリカウンタ１５５から出力された信号（４ＭＨｚ）を５００ｋＨｚの信号に分周する。すなわち、１２段リプルカウンタ１５７の３段目の出力端子Ｑ３から出力される信号は５００ｋＨｚに分周されており、この信号はデップスイッチ１５８を介してノイズ除去回路１６０に出力される。
なお、クロック回路１５０には、さらにリセットＩＣ１５２（三菱社製Ｍ５１９５１）が備えられる。このリセットＩＣ１５２は、図柄制御基板３０に供給される電源電圧が低下し、所定レベル以下となるとリセット信号を出力する。このリセット信号は、上述した４ビットバイナリカウンタ１５５、１２段リプルカウンタ１５７等で受信され、これらの素子の機能を止める働きをする。
【００１７】
次に、上述したクロック回路１５０の１２段リプルカウンタ１５７から出力された信号（５００ｋＨｚ）が入力するノイズ除去回路１６０の構成について図５を参照して説明する。
図５に示すように、ノイズ除去回路１６０は８ビットのシフトレジスタ１６２を中心に構成される。このシフトレジスタ１６２（東芝社製７４ＨＣ１６４）は、そのＡ端子に信号ライン４０を構成するライト信号線、セレクト信号線、コマンド信号線のうちいずれか一の信号線が接続され、そのＢ端子には＋５Ｖの電源線が接続され、そのＣＫ端子には上記クロック回路１５０（１２段リプルカウンタ１５７）から出力された信号（５００ｋＨｚ）が入力するようになっている。また、シフトレジスタ１６２の１番目の出力端子Ｑａはインバータ１６３を介して論理回路１６５の１番目の端子に接続され、また、２番目の出力端子Ｑｂは論理回路１６５の２番目の端子に接続され、さらに、５番目の出力端子Ｑｅはインバータ１６４を介して論理回路１６５の３番目の端子に接続されている。さらに、シフトレジスタ１６２の６番目の出力端子Ｑｆはインバータ１６７を介して図柄制御基板３０の入力ポート３５に接続されている。
また、上記論理回路１６５の出力端子はインバータ１６６を介して論理回路１６１の３番目の端子に接続される。この論理回路１６１の１番目の端子は＋５Ｖの電源線に接続されており、２番目の端子には前述のクロック回路１５０のリセットＩＣ１５２から出力されるリセット信号が入力するようになっている。
【００１８】
上述したように構成されるため、シフトレジスタ１６２のＡ端子に入力される信号の状態が所定の状態（ＯＮ状態）となり、その状態が所定期間維持された場合に、シフトレジスタの６番目の端子Ｑｆから信号が出力される。逆に、シフトレジスタ１６２のＡ端子に入力される信号がＯＮ状態となり、その状態が所定期間維持されない場合には、論理回路１６１から信号が出力されてシフトレジスタ１６２がリセットされるため六番目の出力端子Ｑｆからは信号が出力されない。上述したようなノイズ除去回路１６０の作用を、シフトレジスタ１６２のＡ端子に正規の信号が入力する場合（図６の場合）と、シフトレジスタ１６２のＡ端子にノイズが入力する場合（図７に示す場合）を例として具体的に説明する。図６、図７には、上から順にクロック信号、シフトレジスタ１６２のＡ端子に入力する信号、同じくシフトレジスタ１６２のＱａ端子から出力され論理回路１６５に入力する信号、同じくシフトレジスタ１６２のＱｂ端子から出力され論理回路１６５に入力する信号、同じくシフトレジスタ１６２のＱｅ端子から出力され論理回路１６５に入力する信号、論理回路１６５から出力される信号、＋５Ｖ電源線、リセットＩＣから出力され論理回路１６１に入力する信号、論理回路１６１から出力されシフトレジスタ１６２のＣＬＲ端子に入力する信号、シフトレジスタ１６２のＱｆ端子から出力され入力ポート３５に入力する信号を示している。
【００１９】
まず、シフトレジスタ１６２のＡ端子にクロック信号２周期分の長さの信号（ノイズ）が入力した場合の動作を説明する（図７の場合）。Ａ端子に信号が入力すると、次のクロック信号の立ち上がりと同時にＡ端子に入力した信号と同一波形の信号がＱａ端子から出力され、さらに１周期遅れてＱｂ端子からも同一波形の信号が出力される。Ｑｂ端子から信号が出力された次の周期では、論理回路１６５に入力する信号は、それぞれ０→１（ｈｉｇｈレベル）、１→１（ｈｉｇｈレベル）、０→０（ｌｏｗレベル）となるので、論理回路１６５から出力される信号の状態は０→１に変化する。したがって、論理回路１６１に入力する信号は、１→１（ｈｉｇｈレベル）、１→１（ｈｉｇｈレベル）、１→０（ｌｏｗレベル）となる。このため、論理回路１６１から出力される信号の状態が１（ｈｉｇｈレベル）→０（ｌｏｗレベル）に変化し、シフトレジスタ１６２がクリアされる。このため、シフトレジスタ１６２のＱｆ端子の状態は変化せず、Ａ端子に入力された信号が入力ポート３５で受信されることはない。
次に、シフトレジスタ１６２のＡ端子に正規の信号〔クロック信号６周期以上の長さの信号（ライト信号、セレクト信号、コマンド信号）〕が入力した場合の動作を説明する（図６の場合）。Ａ端子に信号が入力すると次のクロック信号の立ち上がりと同時にＡ端子に入力した信号と同一波形の信号がＱａ端子から出力され、１周期遅れてＱｂ端子から同一波形の信号が出力され、さらに３周期遅れてＱｅ端子から同一波形の信号が出力される。正規の信号は所定の長さの信号であるため、Ｑｆ端子から信号が出力されるまでＱａ端子、Ｑｂ端子、Ｑｅ端子から出力される信号のレベルは変化せず、このため、論理回路１６５から出力される信号の状態も変化しないこととなる。したがって、論理回路１６１から出力される信号のレベルも変化しないためシフトレジスタ１６２がリセットされることは無く、シフトレジスタ１６２のＱｆ端子から信号が出力される。この出力された信号は入力ポート３５で受信される。
【００２０】
上述した説明から明らかなように、シフトレジスタ１６２に所定周期未満の信号（ノイズ）が入力した場合には、シフトレジスタ１６２から信号が出力されず、シフトレジスタ１６２に所定周期以上の信号が入力した場合にのみシフトレジスタ１６２から信号が出力される。したがって、瞬間的な信号（ノイズ等）は、デジタルフィルタ３４により除去される。つまり、デジタルフィルタ３４への入力信号の状態が変化してから所定数のクロック信号をカウントする前にもとの状態に戻る場合には、デジタルフィルタ３４から信号は出力されず、所定数のクロック信号をカウントした後もその状態が維持される場合には、デジタルフィルタ３４から信号が出力される。
なお、本実施の形態では、メイン制御基板２０に出力バッファ２４を、図柄制御基板３０に入力バッファ３３を設けることで、これらの各制御基板２０、３０間を信号ライン４０で接続するために生じる伝送ロス（インピーダンス増加による伝送ロス）を防ぎ、メイン制御基板２０から出力された信号が図柄制御基板３０に確実に伝達される。したがって、本実施の形態では、これらの入出力バッファ２４、３３及びデジタルフィルタ３４を制御装置２０、３０の間に介装することで、ノイズを除去しながら制御装置２０、３０の間で確実に信号を送受信することができる。
さらに、本実施の形態では、デジタルフィルタ３４及び入力バッファ３３が集積化されて１チップ化された電子素子とされている。このため、これらの回路を別々に構成する場合に比較してこれらの素子を小型化でき、基板への配置の自由度を向上することができる。なお、本実施の形態では、入力バッファ３３とデジタルフィルタ３４を１チップ化したが、このような形態以外にも、二つのＣＰＵ２１、３１間を接続するラインに配置される各回路を適宜選択して集積化しても良い。図３に示す場合であれば、例えば、入力バッファ３３、デジタルフィルタ３４、及び入力ポート３５を集積化して１チップとしても良いし、デジタルフィルタ３４と入力ポート３５を集積化して１チップとしても良い。
【００２１】
次に、上述のように構成されるメイン制御基板２０及び図柄制御基板３０において、メイン制御基板２０のＣＰＵ２１から図柄制御基板３０のＣＰＵ３１に２バイトのコマンドデータを送信する場合の各ＣＰＵ２１、３１の処理について、図８乃至図１１を用いて説明する。
まず、ＣＰＵ２１で行われるコマンド送信処理について、図８及び図９に基づいて説明する。まず、ＣＰＵ２１は、セレクト信号をＯＮ状態（Lowレベル）とする（Ｓ１２）。次に、ループカウンタＬＣの値を２とする（Ｓ１４）。ループカウンタＬＣの値を２に設定するのは、ＣＰＵ２１からＣＰＵ３１へのコマンド伝送が２バイトのコマンドデータを１単位として行われるため、伝送されるコマンドデータが１バイト目なのか２バイト目なのかを確認できるようにするためである。
【００２２】
次に、コマンドデータ出力処理を行う（Ｓ１６）。このコマンドデータ出力処理を、図９に基づいて説明する。コマンドデータ出力処理では、まず、ＣＰＵ２１は、出力ポート２３に送信すべきデータ（１バイト）をセットする（Ｓ４２）。次に、ライト信号をＯＮ（Lowレベル）とし（Ｓ４４）、所定時間［ＣＰＵ３１でコマンドデータを受信可能な時間（例えば、１０μｓ）］Lowレベルで維持し（Ｓ４６）、再びライト信号をＯＦＦ（Highレベル）とする（Ｓ４８）。上記動作によりステップＳ４２で出力ポート２３にセットされたコマンドデータがＣＰＵ３１に受信される。
【００２３】
図９で説明したコマンドデータ出力処理が終わると、図８に戻って、ＣＰＵ２１は読み出しポインタを更新する（Ｓ１８）。この読み出しポインタは、作成されたコマンドデータがどこまで送信処理が完了したかを確認するために設けられたカウント値である。したがって、この読み出しポインタの値により、どのコマンドデータまで送信されたかということが確認される。
次に、ループカウンタＬＣの値から１を引き（Ｓ２０）、ループカウンタＬＣの値が０となるかどうかを判断する（Ｓ２２）。ループカウンタＬＣの値が０でない場合（１バイト目しか送信していない場合）には、再度ステップＳ１６〜ステップＳ２０を繰り返すことにより２バイト目のコマンドデータをＣＰＵ３１に出力する。
ループカウンタＬＣの値が０である場合（２バイト目のデータ送信が終了している場合）は、セレクト信号をＯＦＦ（Highレベル）とし（Ｓ２４）、コマンドデータ送信処理を終了する。
【００２４】
次に、ＣＰＵ３１におけるコマンドデータ受信処理について図１０のフローチャートに基づいて説明する。まず、ＣＰＵ３１は、ライト信号がＯＮ（Lowレベル）にされたかどうかを判断する（Ｓ３２）。ライト信号がＯＮされた場合（ライト信号の割り込み処理が入った場合）は、ＣＰＵ３１は、まず、セレクト信号がＯＮ（Lowレベル）にされているかどうかを判断する（Ｓ３４）。すなわち、セレクト信号の状態（HighレベルかLowレベルか）で、ＣＰＵ２１が送信状態にあるか否かを判断する。
そして、セレクト信号がＯＮされていない場合［Ｓ３４でＮＯの場合］には、ＣＰＵ２１がデータ送信状態ではないと判断し、そのままコマンドデータ受信処理を終了する。
セレクト信号がＯＮされている場合［Ｓ３４でＹＥＳの場合］には、ＣＰＵ２１がデータ送信状態であると判断し、ＣＰＵ３１の入力ポート３５に受信したコマンドデータを有効なコマンドデータとして、ＣＰＵ３１の記憶領域に格納する（Ｓ３６）。そして、書込カウンタの値を更新し（Ｓ３８）、ＣＰＵ３１におけるコマンドデータ受信処理を終了する。
ここで、書込カウンタは、コマンドデータをＣＰＵ３１の記憶領域に書き込む時に受信した順に各コマンドデータに割振られるポインタ値で、この書込カウンタの値をもとにＣＰＵ３１は格納したコマンドデータの解析を行う。
【００２５】
次に、上述したＣＰＵ２１とＣＰＵ３１で送受信される各信号・コマンドデータの入出力タイミングを図１１のタイミングチャートにより説明する。図１１は、上３つが順にＣＰＵ２１の出力ポート２３から出力されるライト信号、セレクト信号、コマンドデータであり、下の３つが順にＣＰＵ３１の入力ポート３５に入力するライト信号、セレクト信号、コマンドデータを示している。
図１１に示すように、ＣＰＵ２１は、まず、セレクト信号をＯＮ（Lowレベル）する。しかる後、出力ポート２３に送信するコマンドデータＡＡをセットし、ついで、ライト信号を所定時間ＯＮ（Lowレベル）する。これにより１バイト目のコマンドデータＡＡが図柄制御基板３０に送信される。そして、ライト信号をＯＦＦした後の所定のタイミングで、出力ポート２３に２バイト目のコマンドデータＢＢをセットする。そして、再びライト信号を所定時間ＯＮ（Lowレベル）し、最後にセレクト信号をＯＦＦする。
このようにＣＰＵ２１から出力されたセレクト信号、ライト信号及びコマンドデータＡＡ、ＢＢは、出力バッファ２４、入力バッファ３３及びデジタルフィルタ３４を介して入力ポート３５に入力する。入力ポート３５に入力する信号は、デジタルフィルタ３４を介して伝達されるため、これらの信号は、図１１に示すように、ＣＰＵ２１から出力されたタイミングよりそれぞれ所定時間ｔだけ遅れたタイミングで入力ポート３５に入力することとなる。このように入力ポート３５に入力する信号は、出力ポート２３から出力されたときより所定時間ｔだけ遅れたものとなるが、全ての信号が所定時間ｔだけ遅れている。このため、ＣＰＵ３１はコマンドデータＡＡ、ＢＢを取込むために充分な時間を有し、これによりＣＰＵ２１はコマンドデータＡＡ、ＢＢを出力ポート２３に長時間のあいだ設定した状態とする必要が無いこととなる。
なお、上述した遅延時間ｔは、図４に示すクロック回路１５０の構成に依存する。すなわち、図４に示すように本実施の形態では、１２ＭＨｚのクロック信号を５００ｋＨｚ（周期２μｓ）に分周して使用しているため、源信号のずれは１０〜１２μｓとなる。したがって、信号ライン４０にのるノイズがさらに短い時間である場合には、高周波発振器１５１の周波数を上げれば源信号の遅れともなる遅延時間ｔを短くすることができる。また、本実施の形態では、１２段リプルカウンタ１５７とノイズ除去回路１６０の間にデップスイッチ１５８を介装することで、１２段リプルカウンタ１５７から出力される信号を選択可能としている。したがって、例えば１２段リプルカウンタ１５７のＱ２端子から出力されている信号（１ＭＨｚ）をノイズ除去回路１６０に出力するようにすれば、源信号のずれは５〜６μｓとなる。これにより、遅延時間ｔを短くすることができる。さらには、ノイズ除去回路１６０の構成自体を変えることによっても遅延時間ｔを変更することができる。
【００２６】
以上、詳述したように、本実施の形態に係る遊技機においては、メイン制御基板２０（ＣＰＵ２１）と図柄制御基板３０（ＣＰＵ３１）を接続する信号ライン４０の各信号線（ライト信号線、セレクト信号線、コマンド信号線）にフィルタ回路３３を設けている。したがって、メイン制御基板２０から図柄制御基板３０に出力される信号の全てが時間遅れを生じるため、ライト信号線だけにフィルタ回路を設けた場合と比較し、コマンドデータを出力ポート２３に設定した状態で維持する時間（コマンド送信処理時間）を短くすることができる。
また、各信号線に設けられたフィルタ回路は、デジタルフィルタで構成され、かつ、クロック回路が共通化されるため、各信号の時間遅れが同一時間となるため、よりコマンド送信処理時間を短くすることができる。さらには、デジタルフィルタによりフィルタ回路を構成することで、このフィルタ回路から出力される信号になまりが生ぜず、信号伝達速度を高速化する場合にも対応することができる。
また、メイン制御基板２０と図柄制御基板３０間のライト信号線にノイズがのった場合でも、このライト信号線に設けられたフィルタ回路によりノイズが除去されるため、ＣＰＵ３１で誤ってコマンドデータが読み込まれてしまうことを防止できる。
さらに、本実施の形態では、メイン制御基板２０から図柄制御基板３０にセレクト信号を送信することで、図柄制御基板３０はメイン制御基板２０がコマンド送信状態にあるか否かを判断することができる。したがって、図柄制御基板３０が誤ってコマンドを受信してしまうことをより確実に防止することができる。
【００２７】
なお、本実施の形態では、さらに、検出装置から出力される検出信号を、複数の制御装置にそれぞれ伝送する複数の検出信号ラインにも、検出信号ライン毎にデジタルフィルタ回路が設けられる。これにより、検出装置から出力された検出信号は、フィルタ回路によりなまることなく各制御装置で受信され、この検出信号に基づく両制御装置の処理が同期して開始される。このため、各制御装置間の処理にずれが生じることが防止され、ひいては遊技機の誤動作が防止される。また、これらの検出信号ラインに設けられたデジタルフィルタにより、これらの検出信号ラインにのるノイズも除去されるので、各制御装置が誤って処理を開始することも防止される。
具体的に説明すると、本実施の形態においては、メイン制御基板２０及び図柄制御基板３０の各ＣＰＵ２１、３１のＮＭＩ端子にそれぞれデジタルフィルタ２２、３６を介して停電検出部１２（外部電源からの電力供給が遮断されたことを検出する検出装置）から出力された停電信号が入力するように構成されている。このため、停電検出部１２から出力された停電信号は、フィルタ回路によりなまることなく各ＣＰＵ２１，３１のＮＭＩ端子で受信され、ＣＰＵ２１，３１の停電処理が同期して開始される。したがって、停電回復時に両ＣＰＵ２１，３１間の復電処理にずれが生じることが防止され正しく遊技が再開される。
また、さらには、本実施の形態では、メイン制御基板２０及び図柄制御基板３０の各ＣＰＵ２１、３１のＲＥＳＥＴ端子にそれぞれデジタルフィルタ２５、３７を介してリセット信号出力部１４（ＣＰＵ２１，３１の制御電源が所定のレベルか否かを検出する検出装置）から出力されたリセット信号が入力するように構成されている。このため、リセット信号出力部１４から出力されたリセット信号はなまることなく各ＣＰＵ２１、３１のＲＥＳＥＴ端子に受信されて、各ＣＰＵ２１、３１のリセットが同期して行われる。このため、電源投入時等に各ＣＰＵ２１、３１が同期してリセットされないことによる不具合（例えば、コマンド受信側の制御装置（ＣＰＵ３１）が立ちあがる前にコマンド送信側の制御装置（ＣＰＵ２１）が立ちあがり、ＣＰＵ２１から送信されたコマンドがＣＰＵ３１で受信できないという不具合等）を防止することができる。
【００２８】
以上、本発明の好適な一実施の形態について説明したが、本発明は上述した実施の形態に限られることなく、本発明は当業者の知識に基づいて種々の変更、改良を施した形態で実施することができる。
【００２９】
例えば、上述した実施の形態は、メイン制御基板２０と図柄制御基板３０との間の信号ラインにデジタルフィルタを設けた例であったが、当然のことながら本発明は、遊技機に備付けられる各制御基板間の信号ラインに適宜適用することができる。これによって、これらの各制御基板間を接続する信号ラインにのるノイズを除去しながら、かつ、各制御基板間のコマンド送信処理時間が長くなることを防止することができる。
【００３０】
この場合、デジタルフィルタ３４に設けたクロック信号の周期を可変として、遊技機が設置される遊技店の環境にあわせて除去するノイズの大きさを微調整できるような構成としてもよい。すなわち、遊技機が設置される遊技店によってはノイズが多く発生する場合（ノイズ信号自体が時間的に長い場合）もあり、このような場合にはクロック信号の周期を微調整して除去できる信号をより多くすることとしても良い。
【００３１】
なお、上述した実施の形態は本発明をパチンコ機に適用した例であったが、本発明はこの他にも、例えば、アレンジホール機（一定数の鋼球を遊技盤上に射出して所定の当たり状態を成立させるもの）、スロットマシン、雀球遊技機、パチスロ機等の各種遊技機にも適用することができる。
【図面の簡単な説明】
【図１】  本発明に係る遊技機における第１の制御装置と第２の制御装置で行われるコマンド送受信の一例を具体的に説明するための図
【図２】  アナログフィルタとデジタルフィルタの作用を説明するための図
【図３】  メイン制御基板と図柄制御基板間のコマンド伝送を行う伝送系の概略構成を示すブロック図
【図４】  フィルタ回路の一部を構成するクロック回路の回路図
【図５】  フィルタ回路の一部を構成するノイズ除去回路の回路図
【図６】  図５に示すノイズ除去回路の作用を説明するための図
【図７】  図５に示すノイズ除去回路の作用を説明するための図
【図８】  メイン制御基板におけるコマンド送信処理を示すフローチャート
【図９】  メイン制御基板におけるコマンド出力処理を示すフローチャート
【図１０】  図柄制御基板におけるコマンド受信処理を示すフローチャート
【図１１】  メイン制御基板と図柄制御基板間で送受信される各信号・コマンドデータのタイミングチャート
【符号の説明】
１０・・電源基板
２０・・メイン制御基板
２１・・ＣＰＵ
２３・・出力ポート
２４・・出力バッファ
３０・・図柄制御基板
３１・・ＣＰＵ
３３・・デジタルフィルタ
３４・・入力バッファ
３５・・入力ポート
４０・・信号ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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