(57)【特許請求の範囲】
【請求項１】
トランジスタと前記トランジスタ周辺に形成される第１絶縁膜とからなる活性マトリックスと、
下部電極と前記下部電極上に形成されるキャパシタ薄膜及び前記キャパシタ薄膜上に形成された上部電極とからなり、前記第１絶縁膜上に形成されるキャパシタ構造と、
前記トランジスタと前記キャパシタ構造上とに形成される第２絶縁膜と、
前記トランジスタと前記キャパシタ構造とを電気的に接続し、前記第２絶縁膜上に形成される金属配線と、
前記キャパシタ構造上に形成される、Ｔｉ金属膜とＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）系酸化膜との二重膜からなる水素拡散防止膜と、を含んでなることを特徴とするキャパシタを備えた半導体素子。
【請求項２】
前記上部電極上に形成され金属配線と前記上部電極とを接続するＴｉＮ（ｔｉｔａｎｉｕｍ  ｎｉｔｒｉｄｅ）付着膜と、水素雰囲気で化学気相蒸着法（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）あるいは物理気相蒸着法（ＰＶＤ：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により前記金属配線上に形成されるパッシベーション（ｐａｓｓｉｖａｔｉｏｎ）膜とをさらに含んでなることを特徴とする請求項１に記載のキャパシタを備えた半導体素子。
【請求項３】
前記パッシベーション膜は、Ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ（ＵＳＧ）とＳｉ３Ｎ４の二重膜またはＵＳＧまたはＳｉ３Ｎ４の物質からなることを特徴とする請求項２に記載のキャパシタを備えた半導体素子。
【請求項４】
トランジスタと前記トランジスタ周辺に形成される第１絶縁膜とからなる活性マトリックスを準備する第１ステップと、
強誘電体からなるキャパシタ薄膜を備え、前記第１絶縁膜上にキャパシタ構造を形成する第２ステップと、
前記キャパシタ及び前記トランジスタ構造上に第２絶縁膜を形成する第３ステップと、
金属配線膜を形成し、前記金属配線膜を所定の第１形態にエッチングして前記トランジスタと前記キャパシタ構造とを電気的に接続するための金属配線を形成する第４ステップと、
前記キャパシタ構造上に、Ｔｉ金属膜とＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）系酸化膜との二重膜からなる水素拡散防止膜を形成する第５ステップとを含んでなることを特徴とするキャパシタを備えた半導体素子の製造方法。
【請求項５】
前記第３ステップの後、前記第４ステップの前にＴｉ金属配線と上部電極とを接続するＴｉＮ付着膜を上部電極上に形成する第６ステップをさらに含んでなることを特徴とする請求項４に記載のキャパシタを備えた半導体素子の製造方法。
【請求項６】
前記第５ステップの後、水素雰囲気でＣＶＤ、またはＰＶＤ方法を利用して前記金属配線上にパッシベーション膜を形成する第７ステップをさらに含んでなることを特徴とする請求項４に記載のキャパシタを備えた半導体素子の製造方法。
【請求項７】
前記パッシベーション膜は、Ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ（ＵＳＧ）とＳｉ３Ｎ４の二重膜またはＵＳＧまたはＳｉ３Ｎ４の物質からなることを特徴とする請求項６に記載のキャパシタを備えた半導体素子の製造方法
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子に関し、特に、メモリセルで用いるキャパシタ構造を備えた半導体素子とその製造方法に関する。
【０００２】
【従来の技術】
周知のように、一つのトランジスタと一つのキャパシタとから構成されているメモリセルを有するＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、微細化を通じてますます小型化されることによって高集積化されている。しかしながら、依然として前記メモリセルの領域の減少が要求されている。
【０００３】
この要求を充足させるため、トレンチ（ｔｒｅｎｃｈ）、またはスタック（ｓｔａｃｋ）構造のような３次元構造のキャパシタ構造が提案されている。しかし、キャパシタが３次元に配列されたキャパシタの製造過程は、長くてコストも多くかかる。従って、複雑な製造過程なしに必要な量の情報を確保しながらセル領域を減少させることのできる新しいメモリ素子が強くに要求されている。
【０００４】
従って、前記要求を満足するためＤＲＡＭの場合には、ＢＳＴやＴａ２Ｏ５のような高誘電体物質をキャパシタ薄膜として用いている。しかし、高誘電体キャパシタのＤＲＡＭ素子は、小型化、低コスト、迅速な処理速度、低電力消耗などのような長所にもかかわらず、メモリの揮発性とそれによるリフレッシュ（ｒｅｆｒｅｓｈ）動作の必要性などの問題を有していた。
【０００５】
上記ＤＲＡＭの問題を克服するためのものとして、既存のシリコン酸化膜やシリコン窒化膜の代りにＳＢＴ、またはＰＺＴのような強誘電体特性を有したキャパシタ薄膜を利用した強誘電体メモリ素子（ＦｅＲＡＭ）が提案された。ＦｅＲＡＭの場合は、強誘電体物質の残留分極特性により不揮発性特性を有し、低電力で作動できるためである。
【０００６】
ＤＲＡＭやＲＡＭなどのようなメモリ素子を製造する時、半導体素子を湿気や不純物などのような外部の有害環境から保護するために、金属配線膜上にパッシベーション膜を形成する工程がある。このパッシベーション膜は、ＣＶＤまたはＰＶＤ方法により水素雰囲気で行われるが、このパッシベーション膜形成工程中に発生した水素ガスは、メモリセルのキャパシタの性質を低下させる。すなわち、水素ガス及びイオンが上部電極とキャパシタの側面とを侵入して、結局キャパシタ薄膜に至ってキャパシタ薄膜の強誘電体物質を成す酸素原子と反応してキャパシタの特性を低下させることとなる。
【０００７】
従って、このような問題によってメモリセル製造において所望の生産性、信頼性及び収率を得ることが困難となっている。
【０００８】
【発明が解決しようとする課題】
そこで、本発明は上記従来のキャパシタを備えた半導体素子及びその製造方法における問題点に鑑みてなされたものであって、パッシベーション工程で発生した水素がキャパシタ内部に拡散されることを効果的に防止し得る、酸化膜及びＴｉ膜の二重層を備えるキャパシタを備えた半導体素子及びその製造方法を提供することにその目的がある。
【０００９】
【課題を解決するための手段】
上記のような目的を達成するためになされた本発明によるキャパシタを備えた半導体素子は、トランジスタとトランジスタ周辺に形成される第１絶縁膜とからなる活性マトリックスと、下部電極と下部電極上に形成されるキャパシタ薄膜及びキャパシタ薄膜上に形成された上部電極とからなり、第１絶縁膜上に形成されるキャパシタ構造と、トランジスタとキャパシタ構造上とに形成される第２絶縁膜と、トランジスタとキャパシタ構造とを電気的に接続し、第２絶縁膜上に形成される金属配線と、キャパシタ構造上に形成される、Ｔｉ金属膜とＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）系酸化膜との二重膜からなる水素拡散防止膜と、を含んでなることを特徴とする。
【００１０】
また、本発明によるキャパシタを備えた半導体素子の製造方法は、トランジスタとトランジスタ周辺に形成された第１絶縁膜とからなる活性マトリックスを準備する第１ステップと、強誘電体物質からなるキャパシタ薄膜を備え、第１絶縁膜上にキャパシタ構造を形成する第２ステップと、キャパシタ及びトランジスタ構造上に第２絶縁膜を形成する第３ステップと、金属配線膜を形成し、金属配線膜を所定の第１形態にエッチングしてトランジスタとキャパシタ構造とを電気的に接続するための金属配線を形成する第４ステップと、キャパシタ構造上に、Ｔｉ金属膜とＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）系酸化膜との二重膜からなる水素拡散防止膜を形成する第５ステップと、を含んでなることを特徴とする。
【００１１】
【発明の実施例】
次に、本発明にかかるキャパシタを備えた半導体素子及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
【００１２】
図１及び図２乃至８は、本発明の好ましい実施例にかかるキャパシタを備えた半導体素子１００及びその製造方法を説明するための断面図である。図１及び２乃至８に示す同じ部分は、同じ図面符号で示した。
【００１３】
図１において、半導体素子１００は、活性マトリックス１１０と、キャパシタ構造１５０と、第２絶縁膜１２６と、ビットライン１３４と、金属配線１３６及びＴＥＯＳ系酸化膜１３８及びＴｉ金属膜１４０の二重水素拡散防止膜１４２を含んでなる。
【００１４】
また、パッシベーション膜１４４は、ＵＳＧ、Ｓｉ３Ｎ４のような物質からなり、半導体素子１００を外部有害物質の侵入から保護するために３２０℃から４００℃の温度範囲でＣＶＤ、またはＰＶＤを用いてビットライン１３４と、Ｔｉ金属膜１４０及び第２絶縁膜１２６上に形成される。
【００１５】
半導体素子１００において、ビットライン１３４は、拡散領域１０６のいずれか一つと電気的に接続され、キャパシタ構造１５０の上部電極は、残りの拡散領域１０６のいずれか一つの金属配線１３６を介して接続されている。この場合、ビットライン１３４と金属配線１３６とは、電気的に互いに絶縁されている。キャパシタ構造１５０の下部電極は、一定の電圧を印加するためにプレートライン（図示せず）と接続されている。また、下部電極と上部電極との間には、ＳＢＴやＰＺＴのような強誘電体物質からなるキャパシタ薄膜がある。図面符号１２５は、上部電極と金属配線１３６との間の接着力を向上させるために上部電極上に形成されたＴｉＮ付着膜を示す。ここで、二重水素拡散防止膜１４２は、キャパシタ構造１５０に水素が拡散されることを防止する重要な役割をすることとなる。
【００１６】
図２乃至８は、本発明の好ましい実施例にかかるキャパシタを備えた半導体素子１００の製造方法を説明するための概略図である。
【００１７】
図２に示したように、半導体素子１００の製造工程では、まず半導体基板１０２と、素子分離領域１０４と、拡散領域１０６と、ゲート酸化膜１１２と、ゲートライン１１３と、スペーサ１１４及び第１絶縁膜１１６からなる活性マトリックス１１０を準備する。拡散領域のいずれか一つは、ソース（ｓｏｕｒｃｅ）として、また他の一つは、ドレイン（ｄｒａｉｎ）としての役割をする。そして第１絶縁膜１１６は、ＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、またはＭＴＯ（ｍｅｄｉｕｍ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）のような物質からなる。
【００１８】
次いで、Ｔｉ、またはＴｉＯＸからなるバッファ膜（ｂｕｆｆｅｒ  ｌａｙｅｒ）１１８を５０乃至２５０ｎｍの厚さに第１絶縁膜１１６上に形成する。そして、図３に示したように第１金属膜１２０と、誘電体膜１２２及び第２金属膜１２４をバッファ膜１１８上に順に形成する。本発明の実施例では、誘電体膜１２２は、ＳＢＴ、またはＰＺＴのような強誘電体物質からなり、スピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）、またはＣＶＤのような方法により形成される。
【００１９】
バッファ膜１１８と、第１金属膜１２０と、誘電体膜１２２及び第２金属膜１２４を形成した後、第２金属膜１２４を第１所定の形態にエッチングして上部電極１２４Ａを形成する。次いで、誘電体膜１２４と、第１金属膜１２０及びバッファ膜１１８を所定の第２形態にエッチングしてバッファ１１８Ａと、下部電極１２０Ａと、キャパシタ薄膜１２２Ａ及び上部電極１２４からなるキャパシタ構造１５０を形成する。後続工程において、プレートラインを形成するための下部電極１２０Ａの大きさは、上部電極１２８Ａの大きさと異なるように形成することが好ましい。
【００２０】
次いで、図４に示したように、ＢＰＳＧ、ＭＴＯまたはＢＰＳＧとＴＥＯＳとの二重膜からなる第２絶縁膜１２６をＣＶＤ方法によりキャパシタ構造１５０上に形成し、その表面を化学的研磨（ＣＭＰ）方法、またはＢＰＳＧフロー（ｆｌｏｗ）方法により平坦化させる。
【００２１】
次いで、図５に示したように、第１及び第２開口部１２８、１３０をフォトリソグラフィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）及びＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）のようなプラズマエッチング（ｐｌａｓｍａ  ｅｔｃｈｉｎｇ）方法を用いて、各々第２及び第１絶縁膜１２６、１１６を介して拡散領域１０６上部に形成する。そして、第３開口部１３２も前記方法を用いて第２絶縁膜１２６を過ぎてキャパシタ構造１５０上に形成される。その後、上部電極１２４Ａと金属配線１３６との間の接着力を向上させるために、ＴｉＮ膜１２５を前記第３開口部の上部電極上に形成する。しかし、ＴｉＮ膜１２５は省略することもできる。
【００２２】
次いで、図６に示したように、Ｔｉ／ＴｉＮ／Ａｌ等からなる金属配線１３６を開口部１２８、１３０、１３２を含んだ全体表面上に形成した後、第３の所定の形態にエッチングしてビットライン１３４及び金属配線１３６を形成する。
【００２３】
次いで、図７に示したように、ＴＥＯＳ系酸化膜１３８及びＴｉ金属膜１４０を金属配線１３６上に形成し、第３の所定の形態にパターンニングする。ここで、ＴＥＯＳ系酸化膜１３８及びＴｉ金属膜１４０は、ＣＶＤやＰＶＤのような方法によりＴＥＯＳ系酸化膜１３８の厚さは少なくとも５０ｎｍ、Ｔｉ金属膜１４０は２０ｎｍ程度に形成する。ここで、二重水素拡散防止膜１４２は、後続パッシベーション工程中の水素侵入を防止するために、キャパシタ構造１５０を十分に覆うことのできるように形成する。
【００２４】
最後に、ＵＳＧ、Ｓｉ３Ｎ４、またはＵＳＧ／Ｓｉ３Ｎ４の二重膜からなるパッシベーション膜１４０をＰＶＤ、またはＣＶＤ方法を利用して３２０℃から４００℃の温度範囲で金属配線１３６及び第２絶縁膜上に形成する。パッシベーション膜１４０は、湿気、不純物のような外部の有害環境から素子を保護するために形成される。
【００２５】
上述したように半導体素子１００を形成することによって、キャパシタ構造１５０を水素侵入による損傷から保護することができる。すなわち、Ｔｉ金属膜１４０とＴＥＯＳ系酸化膜１３８の二重水素防止膜１４２とを形成することによって、水素拡散を効果的に防止することができる。これは、水素原子の拡散速度がＴｉ金属で著しく減少するためである。
【００２６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２７】
【発明の効果】
上記のようになされる本発明は、酸化膜とＴｉ膜の二重膜とでキャパシタ上部を覆うパターンを形成することによって、キャパシタ内部に水素が拡散されることを効果的に抑制して半導体メモリ素子の製造収率向上及び素子特性向上効果を期待することができ、素子製造工程開発を容易にすることができる。特に、ＦｅＲＡＭ素子の場合、金属配線形成以後の工程は、ＤＲＡＭ製造工程をそのまま適用することができるため、ＦＲＡＭ製造のための別の後続工程開発が不要な経済的な利点を得ることができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施例にかかるキャパシタを備えた半導体素子の断面図である。
【図２】本発明の好ましい実施例にかかるキャパシタを備えた半導体素子の製造方法を説明するための断面図である。
【図３】本発明の好ましい実施例にかかるキャパシタを備えた半導体素子の製造方法を説明するための断面図である。
【図４】本発明の好ましい実施例にかかるキャパシタを備えた半導体素子の製造方法を説明するための断面図である。
【図５】本発明の好ましい実施例にかかるキャパシタを備えた半導体素子の製造方法を説明するための断面図である。
【図６】本発明の好ましい実施例にかかるキャパシタを備えた半導体素子の製造方法を説明するための断面図である。
【図７】本発明の好ましい実施例にかかるキャパシタを備えた半導体素子の製造方法を説明するための断面図である。
【図８】本発明の好ましい実施例にかかるキャパシタを備えた半導体素子の製造方法を説明するための断面図である。
【符号の説明】
１０２      半導体基板
１０４      素子分離領域
１０６      拡散領域
１１２      ゲート酸化膜
１１３      ゲートライン
１１４      スペーサ
１１６      第１絶縁膜
１１０      活性マトリックス
１１８      バッファ膜
１２０      第１金属膜
１２２      誘電膜
１２４      第２金属膜
１１８Ａ      バッファ
１２０Ａ      下部電極
１２２Ａ      キャパシタ薄膜
１２４Ａ      上部電極
１２５      ＴｉＮ付着膜
１２６      第２絶縁膜
１３２      ＴｉＮ膜
１２８、１３０、１３２      開口部
１３４      ビットライン
１３６      金属配線
１３８      ＴＥＯＳ系酸化膜
１４０      Ｔｉ金属膜
１４２      二重水素拡散防止膜
１４４      パッシベーション膜
１５０      キャパシタ構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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