(57)【特許請求の範囲】
【請求項１】
入，出力用の主回路端子（Ｐ，Ｎ、Ｕ，Ｖ，Ｗ相およびＢ）をケース周域に配列してインサート成形した端子一体形の外囲ケースに金属ベース，上蓋を組合せてなるパッケージにパワー回路を搭載し、該パワー回路と前記主回路端子との間を内部配線した半導体装置であり、パワー回路が回路基板に各相に対応する複数のパワー半導体素子を実装してなるものにおいて、
パワー回路から主回路端子に至る配線ルートについて、Ｐ，Ｎの一方の配線ラインで他方の配線ラインを両側から挟み込むようにレイアウトしたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、Ｐ，Ｎの一方の配線ラインでＵ，Ｖ，Ｗ相のいずれかの配線ラインを挟み込むようにレイアウトしたことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、パワー回路基板上に形成した配線パターン，該配線パターンに対峙して外囲ケース側に布設したフレーム構造の主回路端子，およびその配線パターンと主回路端子の間を接続するボンディングワイヤを経由する配線ルート上で他方の配線ラインを挟み込むようにしたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インバータ装置などに適用するインテリジェントパワーモジュール（Intelligent Power Module) を対象とした半導体装置に関し、詳しくはその内部配線構造に係わる。
【０００２】
【従来の技術】
頭記のインバータ装置（三相用）に適用するインテリジェントパワーモジュールを例に、その従来例の組立構造を図８に、その結線回路を図９に示す。
まず、図８において、１は放熱用の金属ベース（銅ベース）、２は樹脂成形品になる端子一体形の外囲ケース、３は主回路端子（パワー回路に対する入，出力、およびブレーキ回路用の外部導出端子）、４は制御端子（制御回路に対する制御信号入，出力用の外部導出端子（ピン端子））、５はパワー回路、６は制御回路、７は内部配線用のボンディングワイヤである。ここで、パワー回路５は、回路基板５ａの上に後記のＵ，Ｖ，Ｗ，Ｘ，Ｙ，Ｚ相，およびＢ（ブレーキ回路）に対応する７個のパワー半導体素子（ＩＧＢＴなどのスイッチング素子）５ｂ，およびフリーホイーリングダイオード５ｃを実装して回路基板５ａに形成した配線パターン，および制御回路６との間をボンディングワイヤ７で接続しており、パワー回路基板５ａにはセラミックス板の上面に銅回路パターン，下面に銅層を直接接合したDirect Bonding Copper 基板が採用されている。一方、制御回路６は、プリント基板６ａに前記パワー素子５ｂを駆動するＩＣ６ｂを含む各種回路部品を実装した構成になる。
【０００３】
かかる構成のパワーモジュールは次に記す手順で組み立てる。まず、パワー回路５はその回路基板５ａの銅層を下に向けて金属ベース１に半田付し、制御回路６はそのプリント基板６ａを接着剤で金属ベース１に接着する。続いてパワー回路５と制御回路６との間にワイヤ７をボンディングして内部配線を施す。次に、金属ベース１の上に端子一体形の外囲ケース２を被せて接着剤で接合した後に、外囲ケース２の内方に突き出した主回路端子３のインナーリード３ａとパワー回路基板５ａの配線パターンとの間、および制御端子４と制御回路基板６ａの導体パターンとの間を半田付けして配線する。この組立状態で、パッケージ内にゲル状充填材（例えばシリコーンゲル）を注入してパワー回路５，制御回路６を封止した上で、最後に外囲ケース２に上蓋（図示せず）を被せて接着固定する。
【０００４】
また、図９に示すインバータ回路において、Ｐ，Ｎは電源側の入力端子、Ｕ，Ｖ，Ｗは交流側の出力端子、Ｂはダイナミックブレーキ回路の端子であり、図示のようにＰ端子はＵ，Ｖ，Ｗ相およびブレーキ回路のパワー半導体素子（ＩＧＢＴ）５ｂのコレクタに，Ｎ端子はＸ，Ｙ，Ｚ相およびブレーキ回路のパワー半導体素子（ＩＧＢＴ）５ｂのエミッタに接続され、Ｕ，Ｖ，Ｗ端子はそれぞれ上アーム（Ｕ，Ｖ，Ｗ相のＩＧＢＴ）と下アーム（Ｘ，Ｙ，Ｚ相のＩＧＢＴ）との直列中間点に接続されている。
【０００５】
【発明が解決しようとする課題】
ところで、インバータ装置に適用する前記半導体装置（マルチチップ型パワーモジュール）では、パワー半導体素子（ＩＧＢＴ）のスイッチング動作に伴い、電源端子Ｐからパワー回路５を経てＮ端子に至る配線経路に寄生する配線インダクタンスによって、この配線経路にはそのスイッチング周波数に比例した高いサージ電圧が発生する。また、このサージ電圧は電気的ノイズの原因となって、回路の誤動作を引き起こすほか、過度に高いサージ電圧が回路素子を破壊するおそれもある。
【０００６】
この場合に、特にＮ端子に通じる主回路Ｎラインの配線インダクタンスは回路の動作上で大きな影響を与える。すなわち、図９のインバータ回路では下アーム（Ｘ，Ｙ，Ｚ相）の制御ＧＮＤラインは主回路のＮラインに接続されて閉回路を形成していることから、ＩＧＢＴのスイッチング動作時にＮラインで発生するサージ電圧（Ｌ×ｄｉ／ｄｔ）によって、制御ＧＮＤラインにノイズ電流が流れ、このノイズ電流が制御ＧＮＤ電圧を変動さて制御回路の誤動作を引き起こす要因となる。
【０００７】
かかる点、従来のパワーモジュールでは、内部の配線インダクタンスを低く抑える手段として、モジュール内部の配線距離をできるだけ短くする、配線導体を太くする、あるいはＰ端子とＮ端子の端子導体を互いに近接して並行に配線し、各端子導体に互いに逆向きの電流を流すなどのインダクタンス低減対策が採られているが、その低減効果にも限界があるほか、半導体装置の小形化に伴いその内部配線経路が複雑となるなどの制約もあることから、簡易な方式でより一層高い成果の得られる配線インダクタンスの低減対策の出現が望まれている。
【０００８】
そこで、本発明の目的は、パワーモジュールの組立構造を生かしてその内部配線ルートを適正化し、従来方式よりも一層高い配線インダクタンスの低減が図れるように改良した半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、入，出力用の主回路端子（Ｐ，Ｎ、Ｕ，Ｖ，Ｗ相およびＢ）をケース周域に配列してインサート成形した端子一体形の外囲ケースに金属ベース, 上蓋を組合せてなるパッケージに対して、そのパッケージ内にパワー回路を搭載し、該パワー回路と前記主回路端子との間を内部配線した半導体装置であって、前記パワー回路が回路基板に各相に対応する複数のパワー半導体素子を実装してなるものにおいて、
(1) パワー回路から主回路端子に至る配線ルートについて、Ｐ，Ｎの一方の配線ラインで他方の配線ラインを両側から挟み込むようにレイアウトする（請求項１）。
【００１０】
(2) 上記の応用例として、Ｐ，Ｎの一方の配線ラインでＵ，Ｖ，Ｗ相のいずれかの配線ラインを挟み込むようにレイアウトする（請求項２）。
(3) 前項(1) および(2) において、パワー回路基板上に形成した配線パターン，該配線パターンに対峙して外囲ケース側に布設したフレーム構造の主回路端子，およびその配線パターンと主回路端子の間を接続するボンディングワイヤを経由する配線ルート上で他方の配線ラインを挟み込むようにする（請求項３）。
【００１１】
前記において、例えば、Ｎ配線ラインはパワー回路の基板上に形成して該基板に実装した各パワー半導体素子（ＩＧＢＴのエミッタ）とボンディングワイヤで接続した配線パターン（Ｎ）、回路基板の側方に対峙して外囲ケース側に布設したフレーム構造のＮ端子、および該Ｎ端子と前記配線パターン（Ｎ）の間を接続するボンディングワイヤを経由する配線ルートで形成され、ここで同じ回路基板上に形成したＰラインに対応する配線パターン（Ｐ端子とＢ端子とを結ぶ配線ルート上の配線パターン（Ｐ）で電流の向きはＮ配線ラインと逆向き）を、前記Ｐ配線ラインの配線パターン（Ｎ）とＮ端子とで両側から挟み込むようにレイアウトする。
【００１２】
この場合に、前記のように平行配線したＰ，Ｎラインの配線インダクタンスは、Ｐ，Ｎラインそれぞれの自己インダクタンスの和と相互インダクタンスの差となることから、前記のように一方の配線ライン（例えばＮライン）で他方の配線ライン（Ｐライン）を両側から挟み込むようにすれば、ＮとＰの配線ライン間における電磁的結合の度合いが高くなって相互インダクタンスの値が増加するので、その結果として配線インダクタンスの低減，および配線インダクタンスの起因する電気的ノイズの低減化に大きく寄与する。
【００１３】
また、前記に加えて前項(2) のように、Ｐ，Ｎの一方の配線ラインでＵ，Ｖ，Ｗのいずれかの配線ラインを挟み込むようにレイアウトすれば、トータル的により一層高い配線インダクタンスの低減効果が得られる。
しかも、前記の配線挟み込み部の形成には、特別な配線部品を追加したり、モジュール内部の配線経路を大幅に変更することなしに、本来のモジュール組立構造を生かしてその配線ルート上で形成することができる。
【００１４】
【発明の実施の形態】
以下、インバータ（三相）装置に適用するパワーモジュールを例に、本発明の実施の形態を図１〜図７に示す実施例に基づいて説明する。
なお、実施例の図において、図８，図９に対応する部材には同じ符号を付してその説明は省略する。
【００１５】
まず、図１(a) 〜(c) および図２(a) 〜(c) は、本発明の各実施例を回路図の上で模式的に表したものであり、図中で８は主回路端子３のＰ端子からインバータ回路（図９参照）における上アームのＷ相パワー半導体素子（ＩＧＢＴ）５ｂに至るＰ配線ライン、９はＮ端子から下アームのＺ相ＩＧＢＴに至るＮ配線ライン、また１０はＷ相とＺ相のＩＧＢＴの中間点からＷ端子に至るＷ相の配線ラインを表している。
【００１６】
また、図中に表した８ａ，８ｂおよび９ａ，９ｂは、配線インダクタンスの低減手段として、本発明によりモジュール内部の配線ルート上に形成した配線ラインの挟み込み部を表している。この挟み込み部をどのようにして形成するかは後記するとして、Ｐ配線ライン８の挟み込み部８ａ，８ｂではＰ配線ライン８がＮ配線ライン９，およびＷ相とＺ相の中間点部分を挟み込み、Ｎ配線ライン９の挟み込み部９ａ，９ｂではＮ配線ライン９がＰ配線ライン，Ｗ相とＺ相の中間点部分を挟み込んでおり、これにより配線相互間の電磁的な結合を高めて配線インダクタンスを低減するようにしている。
【００１７】
なお、図１，図２では、図９のインバータ回路におけるＷ相とＺ相との直列回路について、そのＷ相配線ライン１０をＰ配線ライン８あるいはＮ配線ライン９で挟み込む場合を例示したが、同様な挟み込み方式をＶ相とＹ相，Ｕ相とＸ相についても実施適用できることは勿論である。
次に、前記の配線挟み込み部の形成に対応するパワーモジュールの組立構造を説明する。まず、図３は金属ベース１に搭載したパワー回路５の平面図を示しており、パワー回路５は左右に並ぶ２枚の回路基板５ａに分けた上で、左側の回路基板にはインバータ回路の上アームに対応するＵ，Ｖ，Ｗ相のパワー半導体素子（ＩＧＢＴ）５ｂおよびフリーホイーリングダイオード５ｃを、また右側の回路基板にはＸ，Ｙ，Ｚ相のＩＧＢＴおよびフリーホイーリングダイオードを実装し、さらに各回路基板５ａには、後記の主回路端子Ｐ，Ｎ，Ｕ，Ｖ，ＷおよびＢとのワイヤボンディングに対応する配線パターン５ａ-1が形成されている。なお、図中には主回路端子の端子記号に合わせて、各区分の配線パターンにはｐ，ｎ．ｕ，ｖ，ｗ，ｘ，ｙ，ｚおよびｂの記号が付してある。
【００１８】
また、図４(a),(b) は主回路端子３を備えた端子一体形外囲ケース２の構造図であり、該外囲ケース２の一側辺には左右に並んでＰ，Ｎ，Ｕ，Ｖ，ＷおよびＢ端子が布設されており、各端子のインナーリード部３ａが図示のように外囲ケースの内側に突き出している。この主回路端子３は銅フレーム端子になり、図示のようにＰ，ＮおよびＢ端子を左右両端に配してその中間にＵ，Ｖ，Ｗ端子を配列している。また、ＮおよびＵ，Ｖ，Ｗ端子については、その銅フレームが外囲ケース２の側壁に沿って延在し、他の端子フレームと内外で対峙し合うように布設されている。
【００１９】
次に、前記したパワー回路５と金属ベース１との組立体に外囲ケース２を組合せ、パワー回路５と主回路端子３との間をボンディングワイヤ７で相互接続した組立状態を図５(a),(b) に示し、また図５におけるＰ，Ｗ，Ｎの配線ルート，およびＰ，Ｖ，Ｎの配線ルートをそれぞれ図６(a),(b) および図７(a),(b) に分けて表す。すなわち、図６においては、右側の回路基板５ａに形成した配線パターンｐ（図３参照）として斜線を付して表したＰライン（Ｐ端子から左側の回路基板を経由してブレーキ端子Ｂに至る配線ルート）を、該Ｐラインに沿ってその内側に形成した回路基板５ａの配線パターンｎと、この配線パターンｎと対峙して外囲ケース２に設けたフレーム構造のＮ端子とで両側から挟み込み、この領域で図１(a) に表した挟み込み部９ａを形成している。
【００２０】
また、図６においては、左側の回路基板５ａに実装したＷ相のＩＧＢＴと右側の回路基板５ａに実装したＺ相のＩＧＢＴに対応する基板上の配線パターンｗ，ｚ（図３参照）とこの間に跨がってボンディングワイヤで接続されるＷ端子との間のＷ相配線ラインについても、そのワイヤ部分を前記したＮ配線ラインで囲み、さらにＷ端子のフレーム一部をＮ端子のフレームと平行に沿わせて、図１(b) あるいは(c) に対応する挟み込み部９ｂを形成している。
【００２１】
さらに、図示実施例では、図７で示すように右側の回路基板５ａに実装したＹ相のＩＧＢＴ（図３参照）からＶ端子（銅フレーム端子）に至る配線ルートについても、前記のＷ相配線ラインと同様にＮ配線ラインで挟み込んでいる。
このように、Ｎ配線ライン９の配線ルート上で、回路基板５ａに形成した配線パターンｎ，これに対峙する主回路端子（銅フレーム端子）３のＮ端子，および配線パターンｎとＮ端子の間を接続するボンディングワイヤ７（２箇所）を利用してＰライン，Ｖ，Ｗ相の配線ラインを両側から挟み込むようにレイアウトすることにより、先述のようにライン相互間の電磁的結合の度合いが増して配線インダクタンスを低減できる。
【００２２】
なお、前記の実施例では、その配線ルート上でＮ配線ライン９がＰライン（ブレーキ回路Ｂに通じる回路基板上の配線パターン）およびＶ，Ｗ相の配線ラインを挟み込むようにしているが、配線ルートのレイアウト変更により、図２(a) 〜(c) で示すように、Ｐ配線ライン８のルート上に形成した挟み込み部８ａ，８ｂでＮ配線ライン９，Ｗ相配線ライン１０を挟み込むようにしても配線インダクタンスを低減できる。
【００２３】
また、前記したＮ／Ｐ／Ｎの配線挟み込み部９ａは、図５に示した構成とは別に、回路基板５ａ上の配線パターンで形成してもよく、さらに主回路端子３の銅フレームの配列によって形成することも可能である。
【００２４】
【発明の効果】
以上述べたように、本発明の構成によれば、パワー回路から主回路端子に至る配線ルートについて、Ｐ，Ｎの一方の配線ラインで他方の配線ラインを両側から挟み込むようにレイアウトしたことにより、配線インダクタンスの低減手段として従来より採用されているＰＮ平行配線と比べて、より一層高い配線インダクタンス低減効果が得られる。
【００２５】
しかも、前記の配線挟み込み部の形成には、特別な配線部品を追加したり、モジュール内部の配線経路を大幅に変更することなしに、半導体装置の組立構造を生かしてその配線ルート上で形成することができるなど、製品の小型化に伴い配線経路が複雑化する半導体装置に適用してその配線インダクタンスを低減し、その配線インダクタンスに起因する電気的ノイズの発生，装置の誤動作を効果的に抑えて製品の信頼性向上が図れる。
【図面の簡単な説明】
【図１】本発明の実施例による配線インダクタンスの低減手段を回路上で模式的に表した原理図であり、(a) 〜(c) はＮ配線ラインでＰ，Ｗラインを挟み込んだ実施例の回路図
【図２】図１と異なる実施例の模式回路図であり、(a) 〜(c) はＰ配線ラインでＮ，Ｗラインを挟み込んだ実施例の回路図
【図３】本発明の実施例による半導体装置の組立構造図で金属ベースにパワー回路を搭載した回路組立体の平面図
【図４】図３の回路組立体に組合せる端子一体形外囲ケースの構造図で、(a),(b) はそれぞれ平面図，および主回路端子の配列を表した側面図
【図５】図３の回路組立体に図４の外囲ケースを組み合わせて内部配線した半導体装置の組立構造図で、(a),(b) はそれぞれ平面図，および縦断側面図
【図６】図５におけるＰ，Ｎ，Ｗ，Ｂの配線ルートを表す図で、(a),(b) はそれぞれ平面図，および側面図
【図７】図５におけるＰ，Ｎ，Ｖ，Ｂの配線ルートを表す図で、(a),(b) はそれぞれ平面図，および側面図
【図８】インバータ装置に適用するパワーモジュールを対象とした従来例の半導体装置の組立構造図
【図９】本発明の実施対象となるインバータ装置の回路図
【符号の説明】
１    金属ベース
２    外囲ケース
３    主端子
５    パワー回路
５ａ  パワー回路基板
５ａ-1  配線パターン
５ｂ  パワー半導体素子（ＩＧＢＴ）
７    ボンディングワイヤ
８    Ｐ配線ライン
８ａ，８ｂ  配線挟み込み部
９    Ｎ配線ライン
９ａ，９ｂ  配線挟み込み部
１０    Ｗ相配線ライン
Ｐ，Ｎ  直流側の入力端子
Ｕ，Ｖ，Ｗ  交流側の出力端子
Ｂ    ブレーキ回路の端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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