(57)【特許請求の範囲】
【請求項１】
入力電圧を基準電圧と比較することによって前記入力電圧を監視し、監視信号を出力する半導体集積回路装置において、
前記入力電圧と前記基準電圧との比較により前記入力電圧の立ち上がり及び立ち下がりを検出して立ち上がり検出信号及び立ち下がり検出信号を出力する検出回路と、
コンデンサが接続される接続端子と、
前記検出回路から前記立ち上がり検出信号が入力されたとき、前記接続端子を介して前記コンデンサを充電し、前記立ち上がり検出信号を遅延させることにより遅延検出信号を出力し、前記遅延検出信号が出力されたことにより前記コンデンサを放電させる遅延回路と、
前記遅延回路からの前記遅延検出信号に基づき第２電圧から第１電圧へ変更し前記コンデンサの放電後も前記第１電圧を保持するとともに前記検出回路から前記立ち下がり検出信号が入力されたときに、直ちに、前記第１電圧を前記第２電圧に変更する保持回路と、
を備え、前記保持回路の前記第１電圧および前記第２電圧に基づいて前記監視信号を出力することを特徴とする半導体集積回路装置。
【請求項２】
前記遅延回路は、前記遅延検出信号に基づく前記保持回路による前記第１電圧への変更を受けて前記コンデンサを放電させることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記遅延回路は、
直流電源と前記接続端子間に接続された充電抵抗と、
前記接続端子とグランド間に接続された第１のスイッチと、
前記検出回路からの前記立ち上がり検出信号が与えられ、且つ、前記保持回路が前記第２電圧を保持しているときに前記第１のスイッチをオフする論理ゲートと、
前記接続端子の電圧に応じてハイレベル／ローレベルの信号を出力するアンプと、から成ることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記遅延回路は、前記直流電源と前記充電抵抗間に接続され前記第１のスイッチと反対のオン／オフ動作を行う第２のスイッチを有することを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記保持回路は、前記遅延検出信号がクロック入力されてセットされ前記立ち下り検出信号が与えられたときにリセットされるＤラッチであることを特徴とする請求項１〜請求項４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記保持回路は、
前記検出回路からの前記立ち上がり検出信号が与えられ、かつ、前記保持回路が前記第１電圧を保持しているときオフするスイッチ回路と、
前記スイッチ回路の出力に入力側が接続され、前記検出回路からの前記立ち下がり検出信号が与えられているときオンする第３のスイッチと、
前記第３のスイッチの入力側に接続される定電流回路と、
を備えることを特徴とする請求項１〜請求項４のいずれかに記載の半導体集積回路装置。
【請求項７】
前記スイッチ回路は、前記保持回路が前記第１電圧を保持しているときにオフする第４のスイッチと前記検出回路からの前記立ち上がり検出信号が与えられたときにオフする第５のスイッチとが前記遅延回路の出力側と前記第３のスイッチの入力側との間に並列に接続されて成ることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
請求項１〜請求項７のいずれかに記載の半導体集積回路装置と該半導体集積回路装置の接続端子に接続されたコンデンサとを備え、前記半導体集積回路装置により電子機器に供給される電源電圧を監視し、前記半導体集積回路装置から出力される監視信号に応じて前記電子機器の制御部をリセット状態とリセット解除状態とに切り換えることを特徴とする電源電圧監視システム。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、マイクロコンピュータ（以下、マイコンという）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ロジック回路等の制御部を有する電子機器に搭載され、この電子機器に供給される電源電圧を監視し、設定された電圧を検出する半導体集積回路装置及びそれを用いた電源電圧監視システムに関するものであり、特に、前記電源電圧が設定電圧を超えたことを検出したときの出力信号を遅延させる遅延回路を備えた半導体集積回路装置及びそれを用いた電源電圧監視システムに関するものである。
【背景技術】
【０００２】  マイコン、ＤＳＰ、ロジック回路等の制御部を有する電子機器には、安定した動作を保証するために、この電子機器に供給される電源電圧が所定電圧以上になったときに、前記制御部をリセット解除して動作させるようにしているものがある。また、この電源電圧がダウンして前記制御部等が動作不能になる前に、データバックアップ等の所定の電源ダウン時の処理を行う必要がある場合もある。このため、多くの電子機器は、供給される電源電圧を監視して所定の電圧になったことを検出する電圧検出装置を搭載している。また、このような電圧検出装置には、前記電源電圧が所定の電圧以上になったことを検出した後に所定の遅延時間だけ出力信号を遅延させる遅延機能を備えたものがある。これは、供給される電源電圧は、通常、所定の電圧以上になった後も更に上昇し、その後安定するので、所定の電圧になったことを検出した後に、遅延させて前記電子機器の制御部を動作させた方が、よりいっそう前記電子機器の安定した動作が期待できるからである。【０００３】  図７は、このような電圧検出装置である従来のリセットＩＣ（半導体集積回路装置）をを示す回路図である。図７において、１ａはリセットＩＣを示し、リセットＩＣ１ａは外部端子として、入力電圧Ｖｉｎが入力される入力端子２と、入力電圧Ｖｉｎが所定の電圧より大きいか小さいかを表す出力信号（監視信号）Ｖｏｕｔを出力する出力端子３と、リセットＩＣ１ａの外部に取り付けられるコンデンサＣの一端へ電気的に接続される接続端子ＣＴを備えている。尚、コンデンサＣの他端は、グランドＧＮＤに接地されるようになっている。また、この入力電圧Ｖｉｎは、通常、リセットＩＣ１ａが搭載される電子機器に供給される電源電圧であり、出力端子３からの出力信号Ｖｏｕｔによって前記電子機器内部のマイコン、ＤＳＰ、ロジック回路等の制御部がリセット状態とリセット解除状態とに切り換えられるようになっている。【０００４】  図７に示すリセットＩＣ１ａの内部は、入力端子２に分圧回路５が接続され、分圧回路５からの出力がコンパレータ（比較回路）１１の反転入力端子（−）に与えられるようになっている。また、コンパレータ１１の非反転入力端子（＋）には基準電圧発生回路７からの基準電圧Ｖｒｅｆが与えられるようになっている。そして、コンパレータ１１の出力端子はＮチャンネル型のＭＯＳトランジスタ（スイッチ）１２のゲートに接続され、ＭＯＳトランジスタ１２のドレインは充電抵抗Ｒを介して電源Ｖｄｄに接続されるとともに、スレッショルド電圧にヒステリシスを有するアンプ１３の入力端子に接続されている。また、ＭＯＳトランジスタ１２のソースはグランドＧＮＤに接続され、アンプ１３の出力端子はバッファ用のインバータ１４、１５を介して出力端子３に接続されている。【０００５】  このような構成のリセットＩＣ１ａの動作を図８を参照して説明する。図８はリセットＩＣ１ａの各外部端子の電圧波形を示す波形図であり、上段に入力端子２に印加される入力電圧Ｖｉｎの電圧波形、中段に接続端子ＣＴの端子電圧Ｖｃｔの電圧波形、下段に出力端子３からの出力信号Ｖｏｕｔの電圧波形を示し、いずれも縦軸は電圧、横軸は時間を示している。また、図８に示すＶ���ＥＴはリセット検出電圧であり、ＶＤＥＴ＋ΔＶＤＥＴはリセット解除電圧である。リセット検出電圧とは、出力信号Ｖｏｕｔがハイレベル（以下、“Ｈ”という）からローレベル（以下、“Ｌ”という）に切り換わる電圧のことであり、リセット解除電圧とは、出力信号Ｖｏｕｔが“Ｌ”から“Ｈ”に切り換わる電圧のことである。また、リセット検出電圧とリセット解除電圧との差であるΔＶＤＥＴをヒステリシス電圧と呼ぶ。ヒステリシス電圧をもたせることにより、入力電圧Ｖｉｎにノイズ等（ヒステリシス電圧内）がある場合の誤動作が防止できる。尚、図７に示す分圧回路５を、入力電圧Ｖｉｎを所定の分圧比で分圧する分圧抵抗とコンパレータ１１の出力に応じてオン／オフして前記分圧比を変えるようにしたスイッチ等で構成して、前記ヒステリシス電圧ΔＶＤＥＴをもたせるようにすることが可能である。【０００６】  先ず、入力電圧Ｖｉｎがスイープアップした場合の動作を説明する。図８に示すように、時間Ｔ０のときから入力電圧Ｖｉｎが徐々に上昇、即ち、スイープアップを始める。この入力電圧Ｖｉｎは図７に示す分圧回路５で分圧され、分圧回路５からの分圧電圧がコンパレータ１１の反転入力端子（−）に与えられており、コンパレータ１１はこの分圧電圧と基準電圧発生回路７からの基準電圧Ｖｒｅｆとを比較する。そして、この分圧電圧が基準電圧Ｖｒｅｆより小さいとき、即ち、入力電圧Ｖｉｎがリセット解除電圧ＶＤＥＴ＋ΔＶＤＥＴより小さいとき、コンパレータ１１の出力は“Ｈ”になるので、ＭＯＳトランジスタ１２はオンし、ＭＯＳトランジスタ１２のドレインはグランドＧＮＤの電位となる。従って、このとき、コンデンサＣは放電状態であり、接続端子ＣＴの端子電圧Ｖｃｔは０Ｖである。また、アンプ１３、インバータ１４、１５を通じて出力信号Ｖｏｕｔは“Ｌ”の状態になっている。【０００７】  そして、時間Ｔ１のときに入力電圧Ｖｉｎがリセット解除電圧ＶＤＥＴ＋ΔＶＤＥＴに達すると、分圧回路５からの分圧電圧が基準電圧Ｖｒｅｆを超えるので、コンパレータ１１の出力は“Ｌ”になり、ＭＯＳトランジスタ１２はオフになる。すると、コンデンサＣは電源Ｖｄｄから充電抵抗Ｒで制限された充電電流により充電され始め、接続端子ＣＴの端子電圧Ｖｃｔは充電抵抗Ｒの抵抗値とコンデンサＣの容量から成る時定数に応じて上昇する。【０００８】  そして、端子電圧Ｖｃｔがアンプ１３のスレッショルド電圧Ｖｔｈ（ｏｎ）を超える時間Ｔ２のときにアンプ１３の出力が“Ｌ”から“Ｈ”に反転し、出力信号Ｖｏｕｔが“Ｌ”から“Ｈ”に切り換わる。出力信号Ｖｏｕｔが“Ｈ”になることで、リセットＩＣ１ａが搭載された電子機器はリセット状態が解除され動作状態になる。ここで、時間Ｔ１と時間Ｔ２との時間差が、入力電圧Ｖｉｎの立ち上がり時に出力信号Ｖｏｕｔが“Ｌ”から“Ｈ”に遅延して切り換わる遅延時間ＴＰＬＨであり、入力電圧Ｖｉｎが安定した後に前記電子機器のリセット状態を解除して動作させるために、出力信号Ｖｏｕｔの“Ｌ”から“Ｈ”への遷移を遅らせる時間である。この遅延時間ＴＰＬＨは、コンデンサＣを異なった容量のコンデンサに変えることで任意の時間に設定できる。【０００９】  次に、入力電圧Ｖｉｎが���イープダウンした場合の動作を説明する。図８に示すように、時間Ｔ３のときから入力電圧Ｖｉｎが徐々に下降、即ち、スイープダウンを始める。入力電圧Ｖｉｎがリセット検出電圧ＶＤＥＴより大きいとき、コンデンサＣは充電状態であり、接続端子ＣＴの端子電圧Ｖｃｔは電源Ｖｄｄの電位になっており、出力信号Ｖｏｕｔは“Ｈ”である。その状態から入力電圧Ｖｉｎがスイープダウンし、時間Ｔ４でリセット検出電圧ＶＤＥＴより小さくなったとき、分圧回路５からの分圧電圧が基準電圧Ｖｒｅｆより小さくなるので、コンパレータ１１の出力は“Ｈ”になり、ＭＯＳトランジスタ１２はオンになる。すると、コンデンサＣはＭＯＳトランジスタ１２を通じて放電され、接続端子ＣＴの端子電圧ＶｃｔはＭＯＳトランジスタ１２のオン抵抗とコンデンサＣの容量から成る時定数に応じて下降する。【００１０】  そして、端子電圧Ｖｃｔがアンプ１３のスレッショルド電圧Ｖｔｈ（ｏｆｆ）より小さくなる時間Ｔ５のときにアンプ１３の出力は“Ｈ”から“Ｌ”に反転し、出力信号Ｖｏｕｔは“Ｈ”から“Ｌ”に切り換わる。出力信号Ｖｏｕｔが“Ｌ”になることで、リセットＩＣ１ａが搭載された電子機器はリセット状態となり、前記電子機器へ供給される電源が低下することにより前記電子機器が誤動作や暴走を起こす前に、前記電子機器の動作を停止してそのような誤動作や暴走を防ぐことができる。また、前記電子機器にデータバックアップ等の電源ダウン時の処理を行わせることもできる。ここで、時間Ｔ４と時間Ｔ５との時間差が、入力電圧Ｖｉｎの立ち下がり時に出力信号Ｖｏｕｔが“Ｈ”から“Ｌ”に遅延して切り換わる遅延時間ＴＰＨＬである。入力電圧Ｖｉｎの立ち上がり時の遅延時間ＴＰＬＨを長くするためにコンデンサＣの容量を大きくすると、この入力電圧Ｖｉｎの立下り時の遅延時間ＴＰＨＬも長くなる。【００１１】  また、電源電圧と規定の電圧値とを比較して電圧の立ち上がりあるいは立ち下がりを検出する電圧検出手段と、この電圧検出手段が電圧の立ち上がりを検出したときこの検出信号を所定の遅延時間だけ遅延させる信号遅延手段と、この信号遅延手段によって遅延された検出信号に基づいて回路のリセット制御を行うためのリセット制御信号を発生させるリセット出力部とを備えたリセット制御回路部であって、異なった遅延時間を有するリセット制御回路部を２組直列または並列に配置したリセット制御回路もある（例えば、特許文献１参照）。
【特許文献１】特開平５−２０６８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】  マイコン、ＤＳＰ、ロジック回路等の制御部を有する電子機器に搭載され、この電子機器に供給される電源電圧を監視し、設定された電圧を検出する電圧検出装置は、前記電源電圧の立ち上がりを検出した場合には、前記電子機器を安定した電源電圧で動作させるために、所定の遅延時間後に出力信号を切り換え、前記電源電圧の立ち下がりを検出した場合には、前記電子機器の暴走や誤動作を防止するために即座に出力信号を切り換えることが望ましい。【００１３】  しかしながら、図７に示す従来のリセットＩＣ１ａの場合、入力電圧Ｖｉｎの立ち上がり時の出力信号Ｖｏｕｔの切り換え遅延時間ＴＰＬＨ（図８参照）を長くするために、コンデンサＣの容量を大きくすると、入力電圧Ｖｉｎの立ち下がり時の出力信号Ｖｏｕｔの切り換え遅延時間ＴＰＨＬ（図８参照）も長くなり、この遅延時間ＴＰＨＬが長いと、入力電圧Ｖｉｎの下降が短い時間で行われた場合には、入力電圧ＶｉｎがリセットＩＣ１ａの搭載される電子機器が正常動作不能な電圧にまで低下した後に出力信号Ｖｏｕｔが切り換わるという現象が発生し、リセットＩＣ１ａを搭載した意味がなくなってしまうという問題があった。また、瞬時の停電等で入力電圧Ｖｉｎが短い時間で下降及び上昇を行った場合、即ち、入力電圧が短い周期で周波数変動をした場合、コンデンサＣの放電による前記遅延時間ＴＰＨＬのために出力信号Ｖｏｕｔが切り換わらず、入力電圧Ｖｉｎの低下を検出できないという問題もあった。【００１４】  また、特許文献１に記載の従来技術では、遅延時間の異なる２組のリセット制御回路部を用いることにより、電源電圧の立ち上がり時には長い方の遅延時間を有するリセット制御回路部からリセット制御信号を出力させ、立ち下がり時には短い方の遅延時間を有するリセット制御回路部からリセット制御信号を出力させることができるが、立ち下がり時の出力信号の遅延時間が無くなることはないので、やはり電源電圧が短い周期で周波数変動をする場合に出力信号を追従させることができない。また、同様のリセット制御回路部を２組使用する必要があり、部品点数が増加し、装置が大型化するという問題があった。【００１５】  本発明は、上記の点に鑑み、入力電圧の立ち上がりを検出した場合には出力する監視信号の電圧を所定の遅延時間だけ遅延させて切り換え、入力電圧の立ち下がりを検出した場合には即座に前記監視信号の電圧を切り換えることにより、入力電圧の周波数変動に対する反応を向上させた半導体集積回路装置及びそれを用いた電源電圧監視システムを提供することを目的とする。
【課題を解決するための手段】
【００１６】  上記目的を達成するために本発明は、入力電圧を所定の電圧と比較することによって入力電圧を監視し、その比較結果を表す電圧を出力する半導体集積回路装置において、入力電圧と基準電圧との比較により入力電圧の立ち上がりを検出して入力電圧の検出信号を出力する検出回路と、前記検出回路からの検出信号を時定数調整方法により遅延させる遅延回路と、前記検出回路で入力電圧の立下りを検出したときに、直ちに、前記検出信号の出力を禁止するドライバとを備え、前記ドライバで生成された出力電圧を監視信号として出力することを特徴としている。【００１７】  この構成によると、入力電圧が立ち上がったときには、出力する監視信号の電圧を時定数調整方法により遅延して切り換え、入力電圧が立ち下がったときには、出力する監視信号の電圧を直ちに切り換えることができる。【００１８】  また、例えば、コンデンサが接続される接続端子と、前記検出回路の出力と前記遅延回路の出力が与えられるとともに前記遅延回路により遅延された前記検出信号を保持する保持回路とを備え、前記遅延回路は、前記検出回路からの検出信号を前記接続端子を介して前記コンデンサを充電することにより遅延させるとともに検出信号が出力されたことにより前記コンデンサを放電し、前記ドライバは、前記保持回路で保持された検出信号により第１電圧を生成するようにすると良い。【００１９】  この構成によると、入力電圧が立ち上がったときには、出力する監視信号を前記コンデンサの容量に応じた遅延時間だけ遅延して第２電圧から第１電圧に切り換え、前記入力電圧が立ち下がったときには、出力する監視信号を直ちに第１電圧から第２電圧に切り換えることができる。従って、前記入力電圧の周波数変動に対する前記監視信号の反応を向上させることができる。【００２０】  また、例えば、前記遅延回路は、直流電源と前記接続端子間に接続された充電抵抗と、前記接続端子とグランド間に接続された第１のスイッチと、前記検出回路からの検出信号が与えられ、且つ、第２電圧の前記監視信号が与えられているときに第１のスイッチをオフする論理ゲートと、前記接続端子の電圧に応じてハイレベル／ローレベルの信号を出力するアンプとから構成すると良い。【００２１】  この構成によると、入力電圧が立ち上がったときに前記論理ゲートが第１のスイッチをオフすることにより前記直流電源からの前記充電抵抗で制限された充電電流で前記コンデンサを充電し、前記コンデンサが充電されるに従って上昇する前記接続端子の電圧が、前記アンプがハイレベルの信号を出力する電圧に達するまでの時間だけ、前記検出回路からの検出信号を遅延させることができるとともに、前記監視信号が第１電圧であるときに前記論理ゲートが第１のスイッチをオンすることにより前記コンデンサを放電することができる。また、前記監視信号が第１電圧であるときは前記論理ゲートが第１のスイッチをオンして前記遅延回路の入力を低インピーダンスにしているので、ノイズ等により前記遅延回路が誤動作することを防止することができる。【００２２】  また、例えば、前記遅延回路は、前記直流電源と前記充電抵抗間に接続され第１のスイッチと反対のオン／オフ動作を行う第２のスイッチを有���ると、第１のスイッチがオフしたときは第２のスイッチがオンして前記コンデンサを充電し、第１のスイッチがオンしたときは前記コンデンサを放電することができるとともに第２のスイッチがオフすることにより前記直流電源から前記充電抵抗及びオンしている第１のスイッチを通じてグランドへ無駄な電流が流れるのを防ぐことができる。また、第１のスイッチがオンして前記コンデンサが放電状態のときは、第２のスイッチがオフすることにより前記直流電源が切り離されているので、前記直流電源からノイズが混入することがなくなる。尚、前記コンデンサを充電する電源としての前記直流電源の代わりに前記入力電圧を用いても良い。また、第１、第２スイッチをＭＯＳトランジスタで構成すると、消費電力を少なくし、前記コンデンサへの充放電電流による電力損失を少なくすることができる。【００２３】  また、例えば、前記保持回路が、前記遅延回路により遅延された検出信号がクロック入力されてセットされ前記検出回路で入力電圧の立下りを検出したときにリセットされるＤラッチであると、入力電圧が立ち上がったときの前記遅延回路により遅延された検出信号を入力電圧が立ち下がるまで保持する保持回路が実現できる。【００２４】  また、例えば、前記保持回路が、前記検出回路の出力と前記監視信号とに応じて前記遅延回路と前記ドライバ間を接続／開放するスイッチ回路であると、入力電圧が立ち上がったときの前記遅延回路により遅延された検出信号を入力電圧が立ち下がるまで保持し、この保持した前記検出信号を前記ドライバに与える保持回路が実現できる。また、このようにすると保持回路を簡素化することができ、半導体集積回路装置の面積を小さくして小型化することができる。【００２５】  また、例えば、前記スイッチ回路は、前記監視信号が第１電圧であるときにオンする第３のスイッチと前記検出回路からの検出信号が与えられたときにオンする第４のスイッチとが前記遅延回路と前記ドライバ間に並列に接続された構成であると、入力電圧が立ち上がったときの前記遅延回路により遅延された検出信号を入力電圧が立ち下がるまで保持する保持回路が簡単な構成で実現できる。尚、第３、第４のスイッチをＭＯＳトランジスタで構成すると、消費電力が少なく、前記遅延回路と前記ドライバ間を低抵抗で接続できるスイッチ回路にすることができる。【００２６】  また、本発明は、前記半導体集積回路装置と該半導体集積回路装置の接続端子に接続されたコンデンサとを備え、前記半導体集積回路装置により電子機器に供給される電源電圧を監視し、前記半導体集積回路装置から出力される監視信号に応じて前記電子機器の制御部をリセット状態とリセット解除状態とに切り換える電源電圧監視システムを提供する。【００２７】  この構成によると、前記電源電圧が立ち上がったときには所定の遅延時間だけ遅延させて前記電子機器の制御部をリセット解除状態にして前記電子機器を安定した電源電圧で動作させることができ、前記電源電圧が所定の電圧以下に立ち下がったときには即座に前記電子機器の制御部をリセット状態にして暴走や誤動作を防止することができ、また、前記電源電圧の周波数変動に対する反応を向上させた電源電圧監視システムを実現することができる。
【発明の効果】
【００２８】  本発明によると、入力電圧を所定の電圧と比較することによって入力電圧を監視し、その比較結果を表す電圧を出力する半導体集積回路装置において、入力電圧と基準電圧との比較により入力電圧の立ち上がりを検出して入力電圧の検出信号を出力する検出回路と、前記検出回路からの検出信号を時定数調整方法により遅延させる遅延回路と、前記検出回路で入力電圧の立下りを検出したときに、直ちに、前記検出信号の出力を禁止するドライバとを備え、前記ドライバで生成された出力電圧を監視信号として出力するようにしたので、入力電圧が立ち上がったときには、出力する監視信号の電圧を時定数調整方法により遅延して切り換え、入力電圧が立ち下がったときには、出力する監視信号の電圧を直ちに切り換えることができ、入力電圧の周波数変動に対する反応を向上させた半導体集積回路装置及びそれを用いた電源電圧監視システムを実現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態のリセットＩＣの電気的構成を示すブロック図である。
【図２】図１に示すリセットＩＣの具体的回路を示す回路図である。
【図３】図１に示すリセットＩＣの他の具体的回路を示す回路図である。
【図４】図３に示すスイッチ回路の内部回路を示す回路図である。
【図５】図２及び図３に示すリセットＩＣの各外部端子の電圧波形を示す波形図である。
【図６】本発明の一実施形態の電源監視システムを搭載した電子機器の電気的構成を示すブロック図である。
【図７】従来のリセットＩＣを示す回路図である。
【図８】図７に示すリセットＩＣの各外部端子の電圧波形を示す波形図である。
【符号の説明】
【００３０】    １  リセットＩＣ（半導体集積回路装置）
２  入力端子
３  出力端子
４  検出回路
５  分圧回路
６  比較回路
７  基準電圧発生回路
８  遅延回路
９  保持回路
１０  ドライバ
１１  コンパレータ（比較回路）
１２、２９、４１、４２  ＭＯＳトランジスタ（スイッチ）
１３  アンプ
１４〜１８、２０、２５〜２８、３３  インバータ
１９  ＮＡＮＤゲート（論理ゲート）
２１  ＮＡＮＤゲート
２２  Ｄラッチ（保持回路）
２３  ＮＡＮＤゲート（ドライバ）
２４  インバータ（ドライバ）
３０  スイッチ回路（保持回路）
３０ａ、３０ｂ  端子
３０ｃ、３０ｄ  制御端子
３１  定電流回路（ドライバ）
３２  ＭＯＳトランジスタ（ドライバ）
６０  電子機器
６１  電源端子
６２  グランド（ＧＮＤ）端子
６３  マイコン（制御部）
６４  リセット（ＲＳＴ）端子
Ｃ  コンデンサ
ＣＴ  接続端子
Ｒ  充電抵抗
【発明を実施するための最良の形態】
【００３１】  以下に、本発明の実施形態を図面を参照して説明する。説明の便宜上、従来例の図７と同一の部分には同一の符号を付している。図１は、本発明の一実施形態のリセットＩＣ（半導体集積回路装置）の電気的構成を示すブロック図である。図１において、１はリセットＩＣを示し、リセットＩＣ１は外部端子として、入力電圧Ｖｉｎが入力される入力端子２と、入力電圧Ｖｉｎが所定の電圧より大きいか小さいかを表す出力信号（監視信号）Ｖｏｕｔを出力する出力端子３と、リセットＩＣ１の外部に取り付けられるコンデンサＣの一端へ電気的に接続される接続端子ＣＴを備えている。尚、コンデンサＣの他端は、グランドＧＮＤに接続されるようになっている。また、この入力電圧Ｖｉｎは、通常、リセットＩＣ１が搭載される電子機器に供給される電源電圧であり、出力端子３からの出力信号Ｖｏｕｔによって前記電子機器内部のマイコン、ＤＳＰ、ロジック回路等の制御部がリセット状態とリセット解除状態とに切り換えられるようになっている。【００３２】  図１に示すリセットＩＣ１は内部に、検出回路４、遅延回路８、保持回路９、ドライバ１０を備えており、検出回路４は、分圧回路５、比較回路６、基準電圧発生回路７から構成されている。入力端子２から入力された入力電圧Ｖｉｎが分圧回路５に与えられ、分圧回路５からの分圧電圧と基準電圧発生回路７からの基準電圧Ｖｒｅｆとが比較回路６で比較される。そして、前記分圧電圧が基準電圧Ｖｒｅｆよりも大きくなったときに比較回路６から出力される立ち上がり検出信号（入力電圧の検出信号）が遅延回路８により所定の遅延時間だけ遅延されて、保持回路９に与えられる。この遅延回路８の遅延動作は、接続端子ＣＴを介して接続されたコンデンサＣを充電することにより行われる。尚、分圧回路５はリセットＩＣ１の外部に設けられていても良い。【００３３】  また、保持回路９は、遅延回路８からの立ち上がり検出信号が与えられると、この立ち上がり検出信号を保持し、この立ち上がり検出信号を保持している間はドライバ１０からの出力信号Ｖｏｕｔが“Ｈ”になるようにドライバ１０を制御する。また、出力信号Ｖｏｕｔは遅延回路８に入力されるようになっており、出力信号Ｖｏｕｔが“Ｈ”になると、遅延回路８はコンデンサＣを放電する。このとき、コンデンサＣが放電すると、遅延回路８からの前記立ち上がり検出信号は出力されなくなるが、保持回路９は既にこの立ち上がり検出信号を保持しており、ドライバ１０からの出力信号Ｖｏｕｔが“Ｈ”になるようにドライバ１０を制御するので、出力信号Ｖｏｕｔは“Ｈ”のままである。また、前記分圧電圧が基準電圧Ｖｒｅｆよりも小さくなったときに比較回路６から出力される立ち下がり検出信号が保持回路９に与えられると、保持回路９は前記立ち上がり検出信号の保持を解除する。また、この立ち下がり検出信号はドライバ１０にも与えられ、ドライバ１０は出力信号Ｖｏｕｔを“Ｈ”から“Ｌ”に切り換える。【００３４】  このような構成の図１に示すリセットＩＣ１は、入力電圧Ｖｉｎが立ち上がったときにはコンデンサＣの容量に応じた遅延時間だけ遅延して出力信号Ｖｏｕｔを“Ｌ”から“Ｈ”に切り換え、入力電圧Ｖｉｎが立ち下がったときに���即座に出力信号Ｖｏｕｔを“Ｈ”から“Ｌ”に切り換える。従って、このリセットＩＣ１により、リセットＩＣ１が搭載される電子機器に与えられる電源電圧を監視し、リセットＩＣ１の出力信号Ｖｏｕｔにより、前記電子機器内部のマイコン、ＤＳＰ、ロジック回路等の制御部のリセット状態／リセット解除状態を切り換えるようにすると、前記電子機器に与えられる電源電圧が上昇するときには、所定の電圧より大きくなったときから遅延時間後に前記制御部をリセット解除状態にし、前記電源電圧が下降するときには、所定の電圧より小さくなったときに即座に前記制御部をリセット状態にして前記電子機器の暴走や誤動作を防止することができる。【００３５】  また、前記電源電圧が瞬時の停電等の短い周期の周波数変動をした場合であっても、前記電源電圧が所定の電圧より小さくなったときには即座に出力信号Ｖｏｕｔを“Ｈ”から“Ｌ”に切り換えることができるので、前記制御部を即座にリセット状態にすることができる。即ち、前記電源電圧の周波数変動に対して出力信号の反応を向上させたリセットＩＣにすることができる。【００３６】  図２は、図１に示すリセットＩＣ１の具体的回路を示す回路図である。図２に示すリセットＩＣ１の各外部端子は図１に示すリセットＩＣ１と同じであるので、その説明は省略する。図２に示すリセットＩＣ１の内部は、入力端子２に分圧回路５が接続され、分圧回路５の出力がコンパレータ（比較回路）１１の反転入力端子（−）に与えられるようになっている。また、コンパレータ１１の非反転入力端子（＋）には基準電圧発生回路７からの基準電圧Ｖｒｅｆが与えられるようになっている。そして、コンパレータ１１の出力端子はインバータ１６を介してＮＡＮＤゲート（論理ゲート）１９の２つの入力端子の一方の入力端子に接続されている。【００３７】  また、ＮＡＮＤゲート１９の出力端子はＮチャンネル型のＭＯＳトランジスタ（スイッチ）１２のゲートに接続され、ＭＯＳトランジスタ１２のドレインは充電抵抗Ｒを介して電源Ｖｄｄに接続されるとともに、スレッショルド電圧にヒステリシスを有するアンプ１３の入力端子と接続端子ＣＴに接続されている。また、ＭＯＳトランジスタ１２のソースはグランドＧＮＤに接続され、アンプ１３の出力端子はインバータ２０を介してＮＡＮＤゲート２１の２つの入力端子の一方の入力端子に接続されている。【００３８】  そして、ＮＡＮＤゲート２１の出力端子はＤラッチ（保持回路）２２のクロック入力端子（Ｃ）に接続され、Ｄラッチ２２の出力端子（Ｑ）はＮＡＮＤゲート（ドライバ）２３の２つの入力端子の一方の入力端子に接続されている。また、Ｄラッチ２２の反転出力端子とデータ入力端子（Ｄ）とが接続されている。また、ＮＡＮＤゲート２３の出力端子はインバータ（ドライバ）２４を介して出力端子３に接続され、出力端子３はインバータ２５を介してＮＡＮＤゲート１９の他方の入力端子に接続されるとともに、インバータ２６を介してＮＡＮＤゲート２１の他方の入力端子に接続されている。また、インバータ１６の出力端子はインバータ２７を介してＤラッチ２２のリセット入力端子に接続されるとともに、更に、インバータ２８を介してＮＡＮＤゲート２３の他方の入��端子に接続されている。【００３９】  このような構成のリセットＩＣ１の動作を図５を参照して説明する。図５は、図２に示すリセットＩＣ１の各外部端子の電圧波形を示す波形図であり、上段に入力端子２に印加される入力電圧Ｖｉｎの電圧波形、中段に接続端子ＣＴの端子電圧Ｖｃｔの電圧波形、下段に出力端子３からの出力信号Ｖｏｕｔの電圧波形を示し、いずれも縦軸は電圧、横軸は時間を示している。【００４０】  先ず、入力電圧Ｖｉｎがスイープアップした場合の動作を説明する。図５に示すように、時間Ｔ１０のときから入力電圧Ｖｉｎが徐々に上昇、即ち、スイープアップを始める。この入力電圧Ｖｉｎは図２に示す分圧回路５で分圧され、分圧回路５からの分圧電圧がコンパレータ１１の反転入力端子（−）に与えられており、コンパレータ１１は、この分圧電圧と基準電圧発生回路７からの基準電圧Ｖｒｅｆとを比較する。そして、前記分圧電圧が基準電圧Ｖｒｅｆより小さいとき、即ち、入力電圧Ｖｉｎがリセット解除電圧ＶＤＥＴ＋ΔＶＤＥＴより小さいとき、コンパレータ１１の出力は“Ｈ”になり、インバータ１６を介してＮＡＮＤゲート１９の一方の入力端子は“Ｌ”となる。すると、ＮＡＮＤゲート１９の出力は他方の入力端子の状態に関係なく“Ｈ”となるので、ＭＯＳトランジスタ１２がオンし、ＭＯＳトランジスタ１２のドレインはグランドＧＮＤの電位となる。従って、コンデンサＣは放電状態であり、接続端子ＣＴの端子電圧Ｖｃｔは０Ｖである。また、このときＤラッチ２２のリセット入力は“Ｈ”となるので、Ｄラッチ２２はリセット状態であり、出力端子（Ｑ）は“Ｌ”となり、ＮＡＮＤゲート２３、インバータ２４を介して出力電圧端子３の出力信号Ｖｏｕｔは“Ｌ”の状態になっている。【００４１】  そして、時間Ｔ１１のときに入力電圧Ｖｉｎがリセット解除電圧ＶＤＥＴ＋ΔＶＤＥＴに達すると、分圧回路５からの分圧電圧が基準電圧Ｖｒｅｆを超えるので、コンパレータ１１の出力は“Ｌ”になる。すると、ＮＡＮＤゲート１９の入力端子はいずれも“Ｈ”になるので、ＮＡＮＤゲート１９の出力は“Ｌ”になり、ＭＯＳトランジスタ１２はオフになる。すると、コンデンサＣが電源Ｖｄｄからの充電抵抗Ｒで制限された充電電流により充電され始め、接続端子ＣＴの端子電圧Ｖｃｔは充電抵抗Ｒの抵抗値とコンデンサＣの容量から成る時定数に応じて上昇する。【００４２】  そして、端子電圧Ｖｃｔがアンプ１３のスレッショルド電圧Ｖｔｈ（ｏｎ）を超える時間Ｔ１２のときにアンプ１３の出力が“Ｌ”から“Ｈ”に反転する。この“Ｈ”信号がインバータ２０を介してＮＡＮＤゲート２１の一方の入力端子に入力されるので、ＮＡＮＤゲート２１の出力、即ち、Ｄラッチ２２のクロック入力が“Ｈ”になり、Ｄラッチ２２の出力端子（Ｑ）の出力は“Ｈ”になる。すると、ＮＡＮＤゲート２３の入力端子はいずれも“Ｈ”になるので、出力信号Ｖｏｕｔは“Ｌ”から“Ｈ”に切り換わる。ここで、時間Ｔ１１とＴ１２との時間差が、入力電圧Ｖｉｎの立ち上がり時に出力信号Ｖｏｕｔが“Ｌ”から“Ｈ”に遅延して切り換わる遅延時間ＴＰＬＨ１であり、図８に示す遅延時間ＴＰＬＨと同様のものである。この遅延時間ＴＰＬＨ１は、コンデンサＣを異なっ��容量のコンデンサに変えることで任意の時間に設定できる。【００４３】  そして、出力信号Ｖｏｕｔが“Ｈ”になると、インバータ２５を介してＮＡＮＤゲート１９の一方の入力端子が“Ｌ”になるので、ＮＡＮＤゲート１９の出力は他方の入力端子の状態に関係なく“Ｈ”となり、ＭＯＳトランジスタ１２はオンとなる。すると、ＭＯＳトランジスタ１２のドレインがグランドＧＮＤの電位となるので、コンデンサＣは放電を開始する。そして、接続端子ＣＴの端子電圧Ｖｃｔがスレッショルド電圧Ｖｔｈ（ｏｆｆ）より小さくなった時間Ｔの１３ときにアンプ１３の出力は“Ｈ”から“Ｌ”に反転するが、Ｄラッチ２２のクロック入力は“Ｈ”のままであり、出力端子（Ｑ）は“Ｈ”のまま変化しない。従って、出力信号Ｖｏｕｔも“Ｈ”のまま変化しない。また、このとき、ＭＯＳトランジスタ１２がオンしてアンプ１３の入力端子が低インピーダンスになっているので、直流電源Ｖｄｄからノイズ等が混入したとしても、アンプ１３が誤動作することを防止することができる。【００４４】  次に、入力電圧Ｖｉｎがスイープダウンした場合の動作を説明する。図５に示すように、時間Ｔ１４のときから入力電圧Ｖｉｎが徐々に下降、即ち、スイープダウンを始める。入力電圧Ｖｉｎがリセット検出電圧ＶＤＥＴより大きいとき、ＮＡＮＤゲート２３の入力端子はいずれも“Ｈ”であり出力は“Ｌ”である。そして、インバータ２４を介した出力信号Ｖｏｕｔは“Ｈ”である。その状態から入力電圧Ｖｉｎがスイープダウンし、時間Ｔ１５でリセット検出電圧ＶＤＥＴより小さくなったとき、分圧回路５からの分圧電圧が基準電圧Ｖｒｅｆより小さくなるので、コンパレータ１１の出力は“Ｈ”になり、この“Ｈ”信号がインバータ１６、２７を介してＤラッチ２２のリセット端子に入力され、リセット入力が“Ｈ”であるのでＤラッチ２２はリセットされ、出力端子（Ｑ）は“Ｌ”になる。また、このコンパレータ１１の出力の“Ｈ”信号はインバータ１６、２７、２８を介してＮＡＮＤゲート２３の一方の入力端子に入力され、ＮＡＮＤゲート２３の出力は“Ｈ”になるので、インバータ２４を介した出力信号Ｖｏｕｔは“Ｈ”から“Ｌ”に切り換わる。このとき、図８に示す入力電圧Ｖｉｎの立ち下がり時の出力信号Ｖｏｕｔが“Ｈ”から“Ｌ”に切り換わる遅延時間ＴＰＨＬに相当する遅延時間は存在せず、即座に出力信号Ｖｏｕｔが“Ｈ”から“Ｌ”に切り換わる。【００４５】  このように、図２に示すリセットＩＣ１は、入力電圧Ｖｉｎが立ち上がったときにはコンデンサＣの容量に応じた遅延時間だけ遅延して出力信号Ｖｏｕｔを“Ｌ”から“Ｈ”に切り換え、入力電圧Ｖｉｎが立ち下がったときには即座に出力信号Ｖｏｕｔを“Ｈ”から“Ｌ”に切り換える。従って、このリセットＩＣ１により、リセットＩＣ１が搭載される電子機器に与えられる電源電圧を監視し、その出力信号Ｖｏｕｔにより、前記電子機器内部の制御部のリセット状態／リセット解除状態を切り換えるようにすると、前記電子機器に与えられる電源電圧が上昇するときには、所定の電圧より大きくなったときから遅延時間後に前記制御部をリセット解除状態にし、前記電源電圧が下降するときには、所定の電圧より小さくなったと��に即座に前記制御部をリセット状態にすることができる。【００４６】  図３は、図１に示すリセットＩＣ１の他の具体的回路を示す回路図である。図３において、図２と同一の部分には同一の符号を付し、その説明を省略する。図３に示すリセットＩＣ１が図２に示すリセットＩＣ１と相違する点は、電源Ｖｄｄと充電抵抗Ｒ間にＰチャンネル型のＭＯＳトランジスタ（スイッチ）２９が設けられている点と、保持回路として図２に示すＤラッチ２２の代わりにスイッチ回路（保持回路）３０が設けられている点と、出力信号Ｖｏｕｔに所定の電圧を与えるためのドライバとして定電流源（ドライバ）３１とＮチャンネル型のＭＯＳトランジスタ（ドライバ）３２が設けられている点である。また、インバータ１６の出力は、インバータ１７、１８を介してＮＡＮＤゲート１９の２つの入力端子の一方に接続されている。【００４７】  先ず、ＭＯＳトランジスタ２９は、そのソースが電源Ｖｄｄに接続され、ドレインが充電抵抗Ｒの一端に接続され、ゲートがＭＯＳトランジスタ１２のゲートとともにＮＡＮＤゲート１９の出力端子に接続されている。このような構成であると、ＮＡＮＤゲート１９の出力が“Ｌ”のときは、ＭＯＳトランジスタ２９がオン、ＭＯＳトランジスタ１２がオフして電源Ｖｄｄから充電抵抗Ｒ、接続端子ＣＴを介してコンデンサＣに充電電流が流れ、コンデンサを充電する。一方、ＮＡＮＤゲート１９の出力が“Ｈ”のときは、ＭＯＳトランジスタ１２がオンして接続端子ＣＴを介してコンデンサＣを放電するが、このとき、ＭＯＳトランジスタ２９はオフするので、電源Ｖｄｄから充電抵抗Ｒ及びオンしているＭＯＳトランジスタ１２を通じてグランドＧＮＤに電流が流れなくなる。即ち、コンデンサＣの放電時に電源Ｖｄｄから充電抵抗Ｒを通じて流れる無駄な電流を無くすことができるので、リセットＩＣ１の消費電力を低減することができる。尚、ＭＯＳトランジスタ２９を図２に示すリセットＩＣ１に設けることも可能である。【００４８】  次に、スイッチ回路３０を説明する。スイッチ回路３０は、例えば、図４に示すような回路で構成することができる。図４は、スイッチ回路３０の内部回路を示す回路図である。スイッチ回路３０は内部にＮチャンネル型のＭＯＳトランジスタ（スイッチ）４１、４２を有し、それぞれのドレインが共に端子３０ａに接続され、それぞれのソースが共に端子３０ｂに接続されている。また、ＭＯＳトランジスタ４１のゲートが制御端子３０ｃに接続され、ＭＯＳトランジスタ４２のゲートが制御端子３０ｄに接続されている。このような構成のスイッチ回路３０は、制御端子３０ｃ及び／または３０ｄに“Ｈ”信号が入力されると端子３０ａ、３０ｂ間を低抵抗で接続し、制御端子３０ｃ及び３０ｄに“Ｌ”信号が入力されると端子３０ａ、３０ｂ間を開放する。【００４９】  図３に示すリセットＩＣ１において、スイッチ回路３０の端子３０ａがアンプ１３の出力端子に接続され、端子３０ｂが出力端子３に接続されている。また、電源Ｖｄｄに定電流源３１の入力端子が接続され、その出力端子がＭＯＳトランジスタ３２のドレインと出力端子３とに接続されている。そして、ＭＯＳトランジスタ３２のソースはグランドＧＮＤに接続され、ゲートはスイッチ回路３０の制御端子３０ｄとインバータ１７の出力端子に接続されている。また、出力端子３はインバータ３３を介してスイッチ回路３０の制御端子３０ｃと、ＮＡＮＤゲート１９の他方の入力端子に接続されている。【００５０】  このような構成の図３に示すリセットＩＣ１の動作を先ほどと同じ図５を参照して説明する。先ず、入力電圧Ｖｉｎがスイープアップした場合の動作を説明する。図５に示すように、Ｔ１０のときから入力電圧Ｖｉｎが徐々に上昇、即ち、スイープアップを始める。この入力電圧Ｖｉｎは図３に示す分圧回路５で分圧され、分圧回路５からの分圧電圧がコンパレータ１１の非反転入力端子（−）に与えられており、コンパレータ１１は、この分圧電圧と基準電圧発生回路７からの基準電圧Ｖｒｅｆとを比較する。そして、入力電圧Ｖｉｎがリセット解除電圧ＶＤＥＴ＋ΔＶＤＥＴより小さいとき、コンパレータ１１の出力は“Ｈ”になるので、インバータ１６、１７、１８を介してＮＡＮＤゲート１９の一方の入力端子は“Ｌ”となり、ＮＡＮＤゲート１９の出力は他方の入力端子の状態に関係なく“Ｈ”となるので、ＭＯＳトランジスタ１２がオンし、ＭＯＳトランジスタ１２のドレインはグランドＧＮＤの電位となる。従って、コンデンサＣは放電状態であり、接続端子ＣＴの端子電圧Ｖｃｔは０Ｖである。また、上述したように、このときＭＯＳトランジスタ２９はオフになり、電源Ｖｄｄから充電抵抗Ｒ及びオンしているＭＯＳトランジスタ１２を通じてグランドＧＮＤに無駄な電流が流れないようになっている。また、このとき、出力信号Ｖｏｕｔは、ＭＯＳトランジスタ３２のゲートが“Ｈ”入力でオンしているので“Ｌ”の状態になっている。また、スイッチ回路３０は、制御端子３０ｃ、３０ｄに共に“Ｈ”信号が入力され、端子３０ａ、３０ｂ間が接続された状態である。【００５１】  そして、時間Ｔ１１のときに入力電圧Ｖｉｎがリセット解除電圧ＶＤＥＴ＋ΔＶＤＥＴに達すると、分圧回路５からの分圧電圧が基準電圧Ｖｒｅｆを超えるので、コンパレータ１１の出力は“Ｌ”になる。すると、ＮＡＮＤゲート１９の２つの入力端子はいずれも“Ｈ”になるので、ＮＡＮＤゲート１９の出力は“Ｌ”になり、ＭＯＳトランジスタ１２はオフ、ＭＯＳトランジスタ２９はオンになる。すると、コンデンサＣが電源Ｖｄｄから流れる充電抵抗Ｒで制限された充電電流により充電され始め、接続端子ＣＴの端子電圧Ｖｃｔは充電抵抗Ｒの抵抗値とコンデンサＣの容量から成る時定数に応じて上昇する。このとき、ＭＯＳトランジスタ３２のゲート入力は“Ｌ”になっており、ＭＯＳトランジスタ３２はオフになるが、スイッチ回路３０は制御端子３０ｃの入力が“Ｈ”のままであるので、端子３０ａ、３０ｂ間は接続された状態であり、アンプ１３の出力端子が“Ｌ”なので、出力信号Ｖｏｕｔは“Ｌ”のままである。【００５２】  そして、端子電圧Ｖｃｔがアンプ１３のスレッショルド電圧Ｖｔｈ（ｏｎ）を超える時間Ｔ１２のときにアンプ１３の出力が“Ｌ”から“Ｈ”に反転するので、スイッチ回路３０を介した出力信号Ｖｏｕｔは“Ｌ”から“Ｈ”に切り換わる。すると、スイッチ回路３０の制御端子３０ｃの入力が“Ｌ”になるので端子３０ａ、３０ｂ間��開放され、アンプ１３の出力端子の状態に関係なく出力信号Ｖｏｕｔは“Ｈ”に保持された状態になる。ここで、時間Ｔ１１とＴ１２との時間差が、入力電圧Ｖｉｎの立ち上がり時に出力信号Ｖｏｕｔが“Ｌ”から“Ｈ”に遅延して切り換わる遅延時間ＴＰＬＨ１であり、図８に示す遅延時間ＴＰＬＨと同様のものである。この遅延時間ＴＰＬＨ１は、コンデンサＣを異なった容量のコンデンサに変えることで任意の時間に設定できる。【００５３】  また、出力信号Ｖｏｕｔが“Ｈ”になると、インバータ３３を介してＮＡＮＤゲート１９の一方の入力端子が“Ｌ”になるので、ＮＡＮＤゲート１９の出力は他方の入力端子の状態に関係なく“Ｈ”となり、ＭＯＳトランジスタ１２はオンし、ＭＯＳトランジスタ１２のドレインがグランドＧＮＤの電位となるので、コンデンサＣは放電を開始する。また、上述したように、このときＭＯＳトランジスタ２９はオフになり、電源Ｖｄｄから充電抵抗Ｒ及びオンしているＭＯＳトランジスタ１２を通じてグランドＧＮＤに無駄な電流が流れないようになっている。また、このようにＭＯＳトランジスタ２９がオフすることにより直流電源Ｖｄｄから切り離されるので、直流電源Ｖｄｄからのノイズ等の混入が防止されるとともに、ＭＯＳトランジスタ１２がオンしてアンプ１３の入力端子が低インピーダンスになっているので、アンプ１３が誤動作することを防止することができる。そして、接続端子ＣＴの端子電圧Ｖｃｔがスレッショルド電圧Ｖｔｈ（ｏｆｆ）より小さくなった時間Ｔ１３のときにアンプ１３の出力は“Ｈ”から“Ｌ”に反転するが、スイッチ回路３０の端子３０ａ、３０ｂ間が既に開放されているので、出力信号Ｖｏｕｔは“Ｈ”のまま変化しない。【００５４】  次に、入力電圧Ｖｉｎがスイープダウンした場合の動作を説明する。図５に示すように、時間Ｔ１４のときから入力電圧Ｖｉｎが徐々に下降、即ち、スイープダウンを始める。入力電圧Ｖｉｎがリセット検出電圧ＶＤＥＴより大きいとき、上述したように、出力信号Ｖｏｕｔは“Ｈ”である。その状態から入力電圧Ｖｉｎがスイープダウンし、時間Ｔ１５でリセット検出電圧ＶＤＥＴより小さくなったとき、分圧回路５からの分圧電圧が基準電圧Ｖｒｅｆより小さくなるので、コンパレータ１１の出力は“Ｈ”になり、インバータ１６、１７を介した出力は“Ｈ”になる。すると、スイッチ回路３０の制御端子３０ｄが“Ｈ”になるので、端子３０ａ、３０ｂ間が接続されるとともに、ＭＯＳトランジスタ３２がオンするので、出力信号Ｖｏｕｔは“Ｈ”から“Ｌ”に切り換わる。このとき、図８に示す入力電圧Ｖｉｎの立ち下がり時の出力信号Ｖｏｕｔが“Ｈ”から“Ｌ”に切り換わる遅延時間ＴＰＨＬに相当する遅延時間は存在せず、即座に出力信号Ｖｏｕｔが“Ｈ”から“Ｌ”に切り換わる。【００５５】  このように、図３に示すリセットＩＣ１は、入力電圧Ｖｉｎが立ち上がったときにはコンデンサＣの容量に応じた遅延時間だけ遅延して出力信号Ｖｏｕｔを“Ｌ”から“Ｈ”に切り換え、入力電圧Ｖｉｎが立ち下がったときには即座に出力信号Ｖｏｕｔを“Ｈ”から“Ｌ”に切り換える。また、図３に示すリセットＩＣ１は、回路が簡素化されているので、部品点数が少なくなり、リセ��トＩＣ１の面積を小さくすることができ、リセットＩＣ１の電子機器等への搭載が容易となる。【００５６】  また、図２及び図３に示すリセットＩＣ１において、直流電源Ｖｄｄの代わりに入力電圧Ｖｉｎを用いても構わない。そのようにすると、直流電源Ｖｄｄが不要となり、リセットＩＣ１を更に簡素化できる。【００５７】  また、以上説明した実施形態では、入力電圧Ｖｉｎが立ち上がり、リセット解除電圧ＶＤＥＴ＋ΔＶＤＥＴより大きくなったときに出力信号Ｖｏｕｔを“Ｌ”から“Ｈ”に切り換え、入力電圧Ｖｉｎが立ち下がり、リセット検出電圧ＶＤＥＴより小さくなったときに出力信号Ｖｏｕｔを“Ｈ”から“Ｌ”に切り換えているが、この出力信号Ｖｏｕｔの論理を逆にした回路にすることも可能である。また、本実施形態では、コンデンサＣを充電／放電させるスイッチであるＭＯＳトランジスタ１２を駆動する論理ゲートとしてＮＡＮＤゲートを用いているが、他のゲート素子を用いて同様の論理ゲートを構成することも可能である。【００５８】  次に、上述したようなリセットＩＣを用いた電源監視システムを説明する。図６は、本発明の一実施形態の電源監視システムを搭載した電子機器の電気的構成を示すブロック図である。図６において、図１と同一の部分には同一の符号を付し、その説明を省略する。図６において、６０は、電源端子６１とグランド（ＧＮＤ）端子６２間に供給される電源電圧ＶＤＤにより動作する電子機器である。また、６３は、電子機器６０を制御するマイコン（制御部）であり、動作電源として電源電圧ＶＤＤが与えられている。尚、マイコン６３の動作電源は電源電圧ＶＤＤではなく、電子機器６０内部からの他の電源であっても良い。また、電子機器６０の制御部はマイコンに限定されるものではなく、ＤＳＰやロジック回路であっても良い。【００５９】  また、電子機器６０は上述したようなリセットＩＣ１を備えており、リセットＩＣ１の入力端子２が電源端子６１に接続され、接続端子ＣＴがコンデンサＣを介してＧＮＤ端子６２に接続されている。そして、リセットＩＣ１の出力端子３は、マイコン６３のリセット（ＲＳＴ）端子６４に接続されている。また、リセットＩＣ１のグランドはＧＮＤ端子６２に接続されている。尚、このリセットＩＣ１は、電源電圧ＶＤＤを動作電源としているが、別途、動作電源が与えられる構成であっても良い。【００６０】  次に、このような構成の電源監視システムの動作を説明する。電源電圧ＶＤＤがリセットＩＣ１に予め設定されているリセット解除電圧ＶＤＥＴ＋ΔＶＤＥＴより大きくなると、リセットＩＣ１は、上述したように、コンデンサＣの容量によって定まる所定の遅延時間ＴＰＬＨ１後に出力端子３の電圧を“Ｌ”から“Ｈ”に切り換える。そして、ＲＳＴ端子６４に“Ｈ”電圧が与えられたマイコン６３はリセット解除され電子機器６０の制御を行うので、電子機器６０は安定した電源電圧ＶＤＤを得て正常に動作する。【００６１】  一方、電源電圧ＶＤＤがリセットＩＣ１に予め設定されているリセット検出電圧ＶＤＥＴより小さくなると、リセットＩＣ１は、上述したように、出力端子３の電圧を“Ｈ”から“Ｌ”に即座に切り換える。そして、ＲＳＴ端子６４に“Ｌ”電圧が与えられたマ���コン６３はリセット状態となり電子機器６０の制御を中断するので、電子機器６０は電源電圧ＶＤＤの電圧不足による暴走や誤動作を発生することなく即座に停止する。また、電源電圧ＶＤＤの周波数変動に対しても出力端子３の電圧を即座に切り換えて、マイコン６３のリセット状態／リセット解除状態を切り換えることができる。【００６２】  このような電源監視システムであると、電源電圧ＶＤＤが立ち上がったときには所定の遅延時間だけ遅延させて電子機器６０の制御部であるマイコン６３をリセット解除状態にして電子機器６０を安定した電源電圧ＶＤＤで動作させることができ、電源電圧ＶＤＤが所定の電圧以下に立ち下がったときには即座に電子機器６０の制御部であるマイコン６３をリセット状態にして電子機器６０の暴走や誤動作を防止することができる。また、電源電圧ＶＤＤの周波数変動に対する反応を向上させた電源電圧監視システムにすることができる。【００６３】  尚、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において各部の構成等を適宜に変更して実施することも可能である。
【産業上の利用可能性】
【００６４】  本発明によると、入力電圧が立ち上がったときには、出力する監視信号をコンデンサの容量に応じた遅延時間だけ遅延して第２電圧から第１電圧に切り換え、入力電圧が立ち下がったときには、即座に前記監視信号を第１電圧から第２電圧に切り換えることができる半導体集積回路装置が実現できるので、この半導体集積回路装置を、マイコン、ＤＳＰ、ロジック回路等の制御部を有する電子機器に搭載され、この電子機器に供給される電源電圧を監視し、設定された電圧を検出する電圧検出装置として用いると、前記電源電圧の立ち上がりを検出した場合には、所定の遅延時間後に出力信号を切り換え、前記電子機器を安定した電源電圧で動作させることができるとともに、前記電源電圧の立ち下がりを検出した場合には、即座に出力信号を切り換え、前記電子機器の暴走や誤動作を防止することができる。
【図１】
0004540610.tif 000002
【図２】
0004540610.tif 000003
【図３】
0004540610.tif 000004
【図４】
0004540610.tif 000005
【図５】
0004540610.tif 000006
【図６】
0004540610.tif 000007
【図７】
0004540610.tif 000008
【図８】
0004540610.tif 000009