(57)【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置において、バーチャルグランド方式によってメモリセルからデータを読み出す時に、メモリセルに選択的に接続されるソース線を負の電位に設定するブースト回路を備え、
前記ブースト回路は、一端が前記ソース線に接続され、他端に正の電圧が供給されるキャパシタと、前記正の電圧に応じて前記ソース線を選択的に接地するトランジスタとを含み、
前記正の電圧は、前記不揮発性半導体記憶装置に与えられるアドレスが変化する時に発生する電圧であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセルアレイを含むコア部と、参照回路部とを有する不揮発性半導体記憶装置において、
前記コア部は、バーチャルグランド方式によってメモリセルアレイ内のメモリセルからデータを読み出す時に、メモリセルに選択的に接続される第１のソース線を負の電位に設定する第１のブースト回路を有し、
前記第１のブースト回路は、一端が前記第１のソース線に接続され、他端に正の電圧が供給される第１のキャパシタと、前記正の電圧に応じて前記第１のソース線を選択的に接地する第１のトランジスタとを含み、
前記参照回路部は、バーチャルグランド方式によってメモリセルアレイ内のメモリセルからデータを読み出す時に、第２のソース線を前記負の電位に設定する第２のブースト回路を有し、
前記第２のブースト回路は、一端が前記第２のソース線に接続され、他端に前記正の電圧が供給される第２のキャパシタと、前記正の電圧に応じて前記第２のソース線を選択的に接地する第２のトランジスタとを含み、
前記コア部は更に、前記第１のソース線の電位と前記第２のソース線の電位とを比較するセンスアンプを備え、
前記不揮発性半導体記憶装置は更に、アドレス信号の変化を検出して検出信号を出力する回路を有し、
前記第１及び第２のブースト回路は前記検出信号が与えられた時にそれぞれ、前記第１及び第２のソース線を前記負の電位に設定することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は更に、前記正の電圧に応じて前記第１のソース線と前記第２のソース線とを短絡する回路を有することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
不揮発性半導体記憶装置のメモリセルからデータを読み出す方法であって、
前記不揮発性半導体記憶装置は、
前記メモリセルに選択的に接続されるソース線と、
ブースト回路とを含み、
前記ブースト回路は、一端が前記ソース線に接続され、他端に正の電圧が供給されるキャパシタと、前記正の電圧に応じて前記ソース線を選択的に接地するトランジスタとを含み、
前記正の電圧は、前記不揮発性半導体記憶装置に与えられるアドレスが変化する時に発生する電圧であり、
前記方法は、
バーチャルグランド方式によってメモリセルからデータを読み出す時に、前記ソース線の電位を負の電位に設定する段階を具備することを特徴とする方法。
【発明の詳細な説明】
技術分野
本発明は不揮発性半導体記憶装置に関し、特にバーチャルグランド方式のセル読出し方法で動作する不揮発性半導体記憶装置及びデータ読出し方法に関する。
近年、携帯機器などの普及に伴い、メモリは大容量化とともに低電圧化が進んでいる。また、ＣＰＵの高速化にともなってメモリの高速化の要求もつよくなっている。大容量化を実現するための１つの手段として、バーチャルグランド方式が知られている。この方式は、セルのコンタクト数を減らすことによってセルの密度が上がるため、大容量化には向いている。しかし、読出しの方法が複雑になり、低電圧化や高速化にはあまり向いていない。
背景技術
従来のバーチャルグランド方式のセルの読出しでは、全ビット線をプリチャージすることによって隣りのセルの流すリーク電流をキャンセルし、セルのドレイン側のレベルもしくは電流を検出する方法（以下、第１の従来方法という）と、セルのリーク電流の影響が小さくなるソース側のレベルを検出する方法（以下、第２の従来方法という）が用いられてきた。第２の従来方法は、例えば特開平３−１７６８９５号公報に記載されている。
しかしながら、第１の従来方法は全てのビット線をプリチャージするので、消費電力が大きくなってしまう。
また、第２の従来方法はソース側からのデータの読出しをグランドと正の電位との間で行うため、読出しのために十分なマージンをとることが困難であるといった問題点がある。この問題点は、動作電圧が低くなる程、顕著となる。また、ソース側からの読出しにおいても隣りのセルのリーク電流は存在するため、これを考慮すると読出しのマージンの拡大には限界がある。
本発明は、上記従来技術の問題点を解決し、十分な読出しマージンを確保できる不揮発性半導体記憶装置及びデータ読出し方法を提供することを目的とする。
発明の開示
本発明は、不揮発性半導体記憶装置において、メモリセルからデータを読み出す時に、メモリセルに選択的に接続されるソース線を負の電位に設定するブースト回路を具備する不揮発性半導体記憶装置である。
ソース線の電位を負の電位に設定するので、メモリセルが書き込みセルの場合にはメモリセルからデータが読み出されてもソース線はこの負の電位のままであるのに対し、メモリセルが消去セルの場合には電流がソース線に流れ込み、ソース線の電位はグランドレベルを越えて正の電位となる。よって、読み出しマージンは上記負の電位と正の電位との差となり、大きな読み出しマージンを得ることができる。低電圧動作時においても、読み出しマージンは負の電位を基準とするので、ソース線の電位の変化を確実にセンスすることが可能となる。
発明を実施するための最良の形態
以下、添付の図面を参照して本発明の実施例を説明する。
図１は、本発明の原理を示す回路図である。図１は１つのメモリセル１とその周辺の回路構成を示す。
メモリセル１は、電気的にプログラム可能でかつ電気的に消去可能な不揮発性のトランジスタである。メモリセル１は、ソース、ドレイン、コントロールゲート及びフローティングゲートを有する。
メモリセル１のドレインは、Ｙデコーダのトランジスタ２ａ及びロード部のトランジスタ３を介して正の電源電圧ＶＣＣに接続されている。トランジスタ３は、ローレベルのロード信号ＰＤを受けるとＯＮする。トランジスタ２ａは、ハイレベルの選択信号ＹＳＥＬを受けてＯＮする。メモリセル１は、ハイレベルのワード線駆動信号を受けてＯＮする。
メモリセル１のソース（ビット線に接続されている）は、Ｙデコーダのトランジスタ２ｂ及びソース線ディスチャージ用のトランジスタ４を介して接地されている。トランジスタ２ｂのとトランジスタ４との接続点は、センスアンプ（ｓａｍｐ）５に接続されたソース線７に接続されている。トランジスタ２ｂは、ハイレベルの選択信号ＹＳＥＬを受けてＯＮする。トランジスタ４は、ハイレベルのブースト信号ＢＯＯＳＴＢを受けてＯＮする。つまり、メモリセル１に繋がるビット線は選択的に接地される（バーチャルグランド）。
ソース線７には、ソース線７を負の電位にブーストするためのキャパシタ６の一端が接続されている。キャパシタ６の他端には、ブースト信号ＢＯＯＳＴＢが与えられる。
図１に示す回路の特徴の１つは、トランジスタ４とキャパシタ６を設け、メモリセル１からデータを読み出すときにソース線７を負の電位にブーストすることにある。これにより、読出しに必要なマージンを充分に確保することができる。
図２は、図１に示す回路の動作を示す波形図である。まず、読出し動作の最初において図２（ｃ）に示すように、ブースト信号ＢＯＯＳＴＢが０Ｖ（グランドレベル）から電源電圧ＶＣＣに立ち上がる。後述するように、ブースト信号ＢＯＯＳＴＢは例えば、アドレスが変化したことを検出すると生成される信号に相当する。ブースト信号ＢＯＯＳＴＢが電源電圧ＶＣＣに立ち上がるとトランジスタ４がＯＮし、ソース線７の電位は確実に０Ｖに設定される（図２（ａ））。これにより、キャパシタ６の充電が開始される。
また、変化後のアドレスにより１本のビット線が選択される。図１のメモリセル１が選択されたとすると、選択信号ＹＳＥＬが電源電圧ＶＣＣに立ち上がり、トランジスタ２ａ、２ｂがＯＮし、またワード線ＷＬが同様に電源電圧ＶＣＣに立ち上がり（図２（ｂ））、メモリセル１をＯＮする。この時、ビット線のロード信号ＰＤは電源電圧ＶＣＣにある（ＯＦＦ状態）。
次に、ブースト信号ＢＯＯＳＴＢが０Ｖに立ち下がる。ブースト信号ＢＯＯＳＴＢは、一定時間だけ電源電圧ＶＣＣとなるパルス状の信号である。ブースト信号ＢＯＯＳＴＢが０Ｖに立ち下がった瞬間、ソース線７の電位はキャパシタ６の両端間電圧分だけ０Ｖから降下し、負の電位Ｖ−になる（図２（ａ））。つまり、ソース線７は負の電位Ｖ−にブーストされるのである。
また、ブースト信号ＢＯＯＳＴＢが０Ｖに立ち下がる時にロード信号ＰＤが電源電圧ＶＣＣから０Ｖに立ち下がり（図２（ｄ））、トランジスタ３がＯＮする。
この場合、メモリセル１にデータが書き込まれていると（データビット“０”）、つまりマイナスの電荷がフローティングゲートに注入されていると、コントロールゲートに電源電圧ＶＣＣが与えられていてもメモリセル１はＯＮしない。よって、ソース線７の電位は負の電位Ｖ−のままである（図２（ａ）のＤＡＴＡ“０”）。
これに対し、メモリセル１にデータが書き込まれていない場合（データビット“１”）、つまり消去状態にある場合には、ソース線７は充電される。つまり、電源電圧ＶＣＣからトランジスタ３、２ａ、１及び２ｂを通りソース線７に電流が流れ込み、キャパシタ６を通ってグランドに流れ出る。よって、ソース線７の電位は負の電位Ｖ−から電源電圧ＶＣＣに向けて次第に立ち上がり、グランドレベル（０Ｖ）を越えてある正の電位に到る（図２（ａ）のＤＡＴＡ“１”）。この正の電位は、電源電圧ＶＣＣからトランジスタ３、２ａ、１及び２ｂのしきい値電圧の合計を引いた値である。
この結果、ＤＡＴＡ“０”とＤＡＴＡ“１”が読出しマージンとなる。この読出しマージンの間に読出しのためのしきい値ｒｅｆを設定することで、ＤＡＴＡ“０”とＤＡＴＡ“１”とを識別できる。
従来構成では、図１のトランジスタ４とキャパシタ６が存在しない回路構成を有する。よって、ＤＡＴＡ“０”の電位は０Ｖのグランドレベルである。つまり、本発明よりも読出しのためのマージンは（０Ｖ−Ｖ−）だけ小さい。よって、図１の回路構成に比べ、読出しのために十分なマージンをとることが困難である。また、動作電源電圧が低電圧化した場合には、グランドレベルを基準とした読出しマージンが小さくなり、読出しのために十分なマージンをとることが極めて困難である。これに対し、図１の回路構成では、負の電位Ｖ−を基準とした読出しマージンのため、読出しマージンは小さくなるものの、依然として十分なマージンを確保することができる。よって、隣りのメモリセルのリーク電流の影響が小さい。
図３は、本発明の一実施の形態による不揮発性半導体記憶装置の全体構成を示すブロック図である。
図示する不揮発性半導体記憶装置は、コア部１００と参照回路部２００とを有する。コア部１００は実際のデータを記憶する部分を含み、参照回路部２００は前記しきい値ｒｅｆを設定出力する部分を含む。
コア部１００はメモリセルアレイ２０、アドレスバッファ２１、ＡＴＤ（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｉｏｎ：アドレス遷移検出）回路２２、Ｘデコーダ（Ｘ−ＤＥＣ）、Ｙデコーダ（Ｙ−ＤＥＣ）２４Ａ、２４Ｂ、ロード回路２５、センスアンプ（Ｓ／Ａ）２６、トランジスタ２７〜３４、及びキャパシタ３５を含む。また、３６はソース線である。
ここで、図３のトランジスタ３３は図１のトランジスタ４に相当し、図３のキャパシタ３５は図１のキャパシタ６に相当する。また、図３のＡＴＤ検出回路２２が出力するＡＴＤ信号は、図１のブースト信号ＢＯＯＳＴＢに相当する。更に、図３のロード回路２５は図１のトランジスタ３に相当し、トランジスタ２７〜２９は図１のトランジスタ２ａに相当する。また、図３のトランジスタ３０〜３２は図１のトランジスタ２ｂに相当し、図１のメモリセル１は図３のメモリセルアレイ２０の１つのメモリセルトランジスタに相当する。更に、図３のセンスアンプ２６は図１のセンスアンプ５に相当する。
参照回路部２００は、ロード回路５０、トランジスタ５１、５２、５４〜５６、メモリセルトランジスタ５３、及びキャパシタ５７を有する。また、５８はソース線である。トランジスタ５１と５２は、コア部１００のトランジスタ２７と２８（２９）に対応し、トランジスタ５４と５５は、コア部１００のトランジスタ３０（３１）と３２に対応する。また、キャパシタ５７はコア部１００のキャパシタ３５に対応し、トランジスタ５６はコア部１００のトランジスタ３３に対応する。トランジスタ５１、５２、５４及び５５のゲートには、電源電圧ＶＣＣが印加されている。
図３の構成の特徴の１つは、トランジスタ３３、５６及びキャパシタ３５、５７を新たに設けたことにある。トランジスタ３３とキャパシタ３５で、コア部１００のソース線３６のブースト回路を構成する。また、トランジスタ５６とキャパシタ５７で、参照回路部２００のソース線５８のブースト回路を構成する。トランジスタ３３とキャパシタ３５については、図１を参照して説明したトランジスタ４とキャパシタ６と同様である。また、同様に、トランジスタ５６とキャパシタ５７を参照回路部２００に設けてある。
次に、図３の不揮発性半導体記憶装置の動作について、適宜図２を参照しながら説明する。
外部からのアドレス信号Ａｄｄはアドレスバッファ２１でバッファリングされた後、ＡＴＤ検出回路２２並びにＸデコーダ２３及びＹデコーダ２４Ａ、２４Ｂに出力される。ＡＴＤ検出回路２２は、アドレス信号Ａｄｄの変化を検出するとＡＴＤ信号を発生する（図２（ｃ））。ＡＴＤ信号はトランジスタ３３、３４、５６及びキャパシタ３５、５７に与えられる。これにより、ソース線３６と５８は短絡され、グランドレベル（０Ｖ）に同時に設定される。
Ｘデコーダ２３は、アドレス信号Ａｄｄをデコードして１つのワード線を選択する。また、Ｘデコーダ２３はアドレス信号Ａｄｄをデコードする毎に、参照側のメモリセル５３のコントロールゲートに選択信号ＲＥＦ＿ＷＬを出力する（図２（ｂ））。Ｙデコーダ２４Ａはアドレス信号Ａｄｄをデコードし、トランジスタ２７とトランジスタ２８と２９のいずれか一方をＯＮさせる。同様に、Ｙデコーダ２４Ｂはアドレス信号Ａｄｄをデコードし、トランジスタ３２とトランジスタ３０と３１のいずれか一方をＯＮさせる。これにより、メモリセルアレイ２０中の１つのメモリセルと参照側のメモリセル５３とが選択される。
そして、ＡＴＤ信号が立ち下がる（図２（ｃ））。これにより、トランジスタ３３、５６及び３４はＯＦＦする。前述したように、この時点でコア部１００のソース線３６は負の電位に設定される。同様に、参照回路部２００のソース線５８も負の電位に設定される。
ＡＴＤ信号の立ち下がりと同時に、ロード信号ＰＤが電源電圧ＶＣＣからグランドレベルに立ち下がる（図２（ｄ））。これにより、ロード回路２５、５０から電源電圧ＶＣＣがトランジスタ２７、５１にそれぞれ供給される。
ここで、選択されたメモリセルがＤＡＴＡ“１”を記憶している場合には、ロード回路２５から、トランジスタ２７、２８（又は２９）、選択されたメモリセル、トランジスタ３０（又は３１）、トランジスタ３２及びキャパシタ３５を介して電流が流れる。よって、ソース線３６の電位は図２（ａ）に示すようにグランドレベルを越えて正の電位に上昇する。他方、選択されたメモリセルがＤＡＴＡ“０”を記憶している場合には、ソース線３６のレベルは負の電位Ｖ−のままである。
他方、参照回路部２００のソース線５８は、ＡＴＤ信号が０Ｖに立ち下がり、ロード信号ＰＤが０Ｖに立ち下がると、図２（ａ）のｒｅｆの通り立ち上がる。しきい値ｒｅｆは、ＤＡＴＡ“０”とＤＡＴＡ“１”の間の任意の電位である。参照電位ｒｅｆは、ＤＡＴＡＲとしてソース線５８を通りセンスアンプ２６に与えられる。
センスアンプ２６は、選択されたメモリセルから読み出されたデータＤＡＴＡとしきい値ＤＡＴＡＲとを比較し、比較結果をセンスアンプ出力信号ＳＡＯＵＴとして出力する。換言すれば、センスアンプ２６はソース線３６の電位とソース線５８の電位とを比較し、その大小関係に応じたセンスアンプ出力信号ＳＡＯＵＴを出力する。
このように、ソース線３６、５８はデータの読出し時、負の電位Ｖ−にブーストされるので、読出し動作のマージンを大きく取ることができ、低動作電圧化に対応できる。
以上、本発明の一実施の形態を説明した。書き込みや消去動作については一般的なものである。また、アドレスバッファ２１、ＡＴＤ検出回路２２．Ｘデコーダ２３、Ｙデコーダ２３Ａ、２３Ｂ、ロード回路２５、５０及びセンスアンプ２６の内部構成も一般的なものである。
本発明は、図１〜図３に示す回路構成及び動作に限定されるものではない。例えば、キャパシタ３５とトランジスタ３３を含むブースト回路は、同様の機能を持つ他の回路に置き換え可能である。なお、トランジスタ３４はソース線３６と５８を同時に短絡してグランドレベルに設定するものであるが、省略することもできる。
【図面の簡単な説明】
図１は、本発明の原理を示す回路図である。
図２は、本発明の原理及び本発明の一実施の形態の動作を示す波形図である。
図３は、本発明の一実施の形態による不揮発性半導体記憶装置の回路図である。
【図１】
0004579493.tif 000002
【図２】
0004579493.tif 000003
【図３】
0004579493.tif 000004