(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられ、エミッタ、ベース、及びコレクタを有するバイポーラトランジスタとして機能する半導体装置の製造方法であって、
前記半導体基板の表面の一部に第１導電型の前記コレクタを形成する工程（ａ）と、
前記半導体基板の上に第１の絶縁層を形成し、その後、前記第１の絶縁層の前記コレクタの上方に位置する部分に前記コレクタに達するコレクタ開口部を形成する工程（ｂ）と、
前記半導体基板の上に、少なくとも前記ベースを構成する第２導電型の層を含む半導体層をエピタキシャル成長によって形成する工程（ｃ）と、
前記半導体基板上に、ドライエッチングに対するエッチングストッパとして機能しかつ絶縁性を有するエッチングストッパ層とウエットエッチングに対するマスキング層とを、該エッチングストッパ層上に該マスキング層が位置するように形成する工程（ｄ）と、
ドライエッチングにより、前記マスキング層の一部を除去して前記エッチングストッパ層の一部を露出する工程（ｅ）と、
残存する前記マスキング層をマスクとして前記工程（ｅ）のドライエッチングにより露出した部分のエッチングストッパ層をウエットエッチングすることにより、前記半導体層に達するベース接合用開口部を形成する工程（ｆ）と、
前記半導体基板上に前記マスキング層と同じ材料で構成され、かつ前記ベース接合用開口部を介して前記ベースを構成する第２導電型の層を含む半導体層に接する第１導体層を積層し、次いで前記半導体基板上に第２絶縁層を積層した後、前記マスキング層、第１導体層、及び第２絶縁層の一部を貫通するようにドライエッチングすることにより、前記エッチングストッパ層に達するベース開口部を形成する工程（ｇ）と、
前記ベース開口部に露出している側面を覆う第３絶縁層を形成する工程（ｈ）と、
ウエットエッチングにより、前記エッチングストッパ層のうち前記ベース開口部に露出している部分を除去して、該ベース開口部の底部に前記半導体層を露出させる工程（ｉ）と、
前記ベース開口部を埋めて前記エミッタを形成する工程（ｊ）と、
を有する半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、  前記マスキング層がポリシリコンからなり、前記第１導体層がポリシリコンからなる、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記コレクタ開口部における前記半導体基板の上に、前記半導体層として、前記コレクタとヘテロ接合する前記第２導電型の層としてのヘテロ接合用半導体層と、該ヘテロ接合半導体層とヘテロ接合する、不純物が導入されていないエミッタ用半導体層とをこの順にエピタキシャル成長によって形成し、
前記工程（ｊ）において、前記ベース開口部に第１導電型の不純物が導入された第２導体層を形成し、それにより、該第２導体層から前記エミッタ用半導体層に該第１導電型の不純物を拡散させる、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記ヘテロ接合用半導体層が、ＳｉＧｅ、ＳｉＧｅＣ、及びＳｉＣのうちの少なくともいずれか１つから成る、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記第1の絶縁層の上にポリシリコン、アモルファスシリコン、及び窒化シリコンから選ばれるいずれか１つの材料を含む還元性膜を形成し、該還元性膜及び第１の絶縁層の前記コレクタの上方に位置する部分に前記コレクタ開口部を形成する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記工程（ｇ）では、前記ベース接合用開口部に露出する前記半導体層の表面の下方に、残存する前記マスキング層をマスクとして、イオン注入により第２導電型の不純物を導入してリーク接合防止層を形成し、その後、該半導体基板上に第１導体層及び第２絶縁層を積層する、半導体装置の製造方法。
【請求項７】
請求項２記載の半導体装置の製造方法において、
前記ベースが、内部ベースと外部ベースとからなり、
前記内部ベースは、前記半導体層の中央部からなり、
前記外部ベースは、前記マスキング層と、前記半導体層の中央部を除く部分とからなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にヘテロバイポーラトランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、高周波特性向上を目的として、シリコン基板上に形成されるバイポーラトランジスタにＳｉ／ＳｉＧｅのヘテロ接合構造を含ませたヘテロバイポーラトランジスタ（ＨＢＴ）の開発が急ピッチで進められている。
【０００３】
このＨＢＴは、Ｓｉ基板，ＳｉＧｅ層という汎用のシリコンプロセスと親和性のよい材料で構成されるので、高集積度や低コストという大きな利点を有する。また、ＨＢＴとＭＯＳトランジスタ（ＭＯＳＦＥＴ）とを共通のＳｉ基板上に形成して集積化することにより、高性能なＢｉＣＭＯＳデバイスを構成することができ、このＢｉＣＭＯＳデバイスは通信関係に利用可能なシステムＬＳＩとして有望である。
【０００４】
そのために、Ｓｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴについての提案が多く行なわれている。
【０００５】
従来のＳｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴの一例として、以下のもの（例えば、特許文献１参照）が知られている。
【０００６】
図６〜図９は、従来のＳｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴの構造を示す断面図である。
【０００７】
図９に示すように、（００１）面を主面とするＳｉ基板５００の上部は、エピタキシャル成長法，イオン注入法などによって導入されたリンなどのＮ型不純物を含む深さ１μｍのレトログレードウェル５０１となっている。Ｓｉ基板５００の表面付近の領域におけるＮ型不純物濃度は、１×１０17atoms・ｃｍ-3程度に調整されている。また、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ５０３と、アンドープポリシリコン膜５０５及びこれを取り囲むシリコン酸化膜５０６により構成されるディープトレンチ５０４とが設けられている。各トレンチ５０３，５０４の深さは、それぞれ０．３５μｍ，２μｍ程度である。
【０００８】
Ｓｉ基板５００内におけるトレンチ５０３によって挟まれる領域にコレクタ層５０２が設けられており、シャロートレンチ５０３によりコレクタ層５０２と分離された領域には、レトログレードウェル５０１を介してコレクタ層５０２の電極とコンタクトするためのＮ+ コレクタ引き出し層５０７が設けられている。
【０００９】
また、Ｓｉ基板５００の上には、コレクタ開口部５１０を有する厚さ約３０ｎｍの第１の堆積酸化膜５０８が設けられていて、第１の堆積酸化膜５０８の上にポリシリコン層５０９が設けられている。Ｓｉ基板５００の上面のうちコレクタ開口部５１０に露出する部分の上には、Ｐ型不純物がドープされた厚さ約６０ｎｍのＳｉ1-x Ｇｅx 層と厚さ約１０ｎｍのＳｉ膜とが積層されてなるＳｉ／Ｓｉ1-xＧｅx 層５１１が設けられている。そして、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１は、Ｓｉ基板５００のコレクタ開口部５１０に露出している表面全体からポリシリコン層５０９の上にまで延びている。
【００１０】
Ｓｉ1-x Ｇｅx 層５１１のうち中央部の下部が内部ベース５１９として機能し、また、Ｓｉ／Ｓｉ1-x Ｇｅx層５１１の中央部の上部がエミッタ層として機能している。
【００１１】
Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１のうちＳｉ1-x Ｇｅx層の大部分は、ボロン（Ｂ）などのＰ型不純物によって２×１０18atoms ・ｃｍ-3程度にドーピングされており、Ｓｉ層はＮ+ ポリシリコン層５２９からのリン（Ｐ）等のＮ型不純物の拡散によって、基板の深さ方向に向かって１×１０20atoms ・ｃｍ-3から１×１０17atoms ・ｃｍ-3程度までの分布をもってドーピングされている。
【００１２】
ここで、コレクタ開口部５１０の端よりもシャロートレンチ５０３の端が内側になるように配置されている。これにより、シャロートレンチ５０３が内側に配置されるので、ＨＢＴの総面積を低減することができる。一方、活性領域・分離接合部ＲaiがＨＢＴのキャリア移動領域に入り込むことによりストレスによる欠陥発生などの影響が懸念される場合がある。
【００１３】
Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１の上には、厚さ約３０ｎｍのエッチングストッパ用の第２の堆積酸化膜５１２が設けられていて、第２の堆積酸化膜５１２には、ベース接合用開口部５１４及びベース開口部５１８が形成されている。ベース開口部５１８周辺の第２の堆積酸化膜５１２の外側の幅Ａは、図７に示されるとおりである。
【００１４】
ベース接合用開口部５１４を埋めて第２の堆積酸化膜５１２の上に延びる厚さ約１５０ｎｍのＰ+ ポリシリコン層５１５と第３の堆積酸化膜５１７とが設けられている。前記Ｓｉ／Ｓｉ1-xＧｅx 層５１１のうちベース開口部５１８の下方領域を除く部分とＰ+ ポリシリコン層５１５とによって外部ベース５１６が構成されている。
【００１５】
Ｐ+ ポリシリコン層５１５及び第３の堆積酸化膜５１７のうち，第２の堆積酸化膜５１２のベース開口部５１８の上方に位置する部分は開口されていて、Ｐ+ポリシリコン層５１５の側面には厚さ約３０ｎｍの第４の堆積酸化膜５２０が形成されており、さらに、第４の堆積酸化膜５２０の上に厚さ約１００ｎｍのポリシリコンからなるサイドウォール５２１が設けられている。そして、ベース開口部５１８を埋めて第３の堆積酸化膜５１７の上に延びるＮ+ポリシリコン層５２９が設けられており、このＮ+ ポリシリコン層５２９はエミッタ引き出し電極として機能する。前記第４の堆積酸化膜５２０によって、Ｐ+ポリシリコン層５１５とＮ+ ポリシリコン層５２９とが電気的に絶縁されるとともに、Ｐ+ ポリシリコン層５１５からＮ+ポリシリコン層５２９への不純物の拡散が阻止されている。また、第３の堆積酸化膜５１７によって、Ｐ+ ポリシリコン層５１５の上面とＮ+ポリシリコン層５２９とが絶縁されている。さらに、Ｎ+ ポリシリコン層５２９とＰ+ ポリシリコン層５１５の外側面はサイドウォール５２３により覆われている。
【００１６】
さらに、コレクタ引き出し層５０７，Ｐ+ ポリシリコン層５１５及びＮ+ ポリシリコン層５２９の表面には、それぞれＴｉシリサイド層５２４が形成されている。
【００１７】
また、基板全体は層間絶縁膜５２５によって覆われており、層間絶縁膜５２５を貫通してＮ+ コレクタ引き出し層５０７，外部ベースの一部であるＰ+ポリシリコン層５１５及びエミッタ引き出し電極であるＮ+ ポリシリコン層５２９上のＴｉシリサイド層５２４に到達する接続孔がそれぞれ形成されている。そして、この各接続孔を埋めるＷプラグ５２６と、各Ｗプラグ５２６に接続されて、層間絶縁膜５２５の上に延びる金属配線５２７とが設けられている。
【００１８】
次に、図６〜図９を参照しながら製造方法を説明する。
【００１９】
まず、図６（ａ）に示す工程で、（００１）面を主面とするＳｉ基板５００の上部に、Ｎ型不純物をドープしながらＳｉ単結晶層をエピタキシャル成長させる、あるいは、エピタキシャル成長後に高エネルギーのイオン注入を行なうことにより、深さ約１μｍのＮ型のレトログレードウェル５０１を形成する。ただし、エピタキシャル成長を行なわずにＳｉ基板５００の一部にイオン注入を行なうことによりレトログレードウェル５０１を形成することも可能である。このとき、ＨＢＴ形成におけるＳｉ基板５００の表面付近の領域は、ＨＢＴのコレクタ層となるためにＮ型の不純物濃度を１×１０17atoms ・ｃｍ-3程度に調整しておく。
【００２０】
次に、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ５０３と、アンドープポリシリコン膜５０５及びこれを取り囲むシリコン酸化膜５０６により構成されるディープトレンチ５０４とを形成する。各トレンチ５０３，５０４の深さは、それぞれ０．３５μｍ，２μｍ程度としておく。Ｓｉ基板５００内におけるシャロートレンチ５０３同士によって挟まれる領域がコレクタ層５０２となる。また、Ｓｉ基板５００内の、シャロートレンチ５０３によりコレクタ層５０２と分離された領域に、コレクタ電極とコンタクトするためのＮ+ コレクタ引き出し層５０７を形成する。
【００２１】
次に、図６（ｂ）に示す工程で、テトラエトキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成長法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ上に厚さが約３０ｎｍの第１の堆積酸化膜５０８を形成した後、厚さが約５０ｎｍのポリシリコン層５０９とを順次形成する。その後、ドライエッチング等により、ポリシリコン層５０９をパターニングした後、フッ酸等のウエットエッチングにより第１の堆積酸化膜５０８を除去し、コレクタ開口部５１０を形成する。
【００２２】
次に、図６（ｃ）に示す工程で、ウエハをＵＨＶ−ＣＶＤ（Ultrahigh Vacuum Chemical Vapor Deposition）法を用いて、Ｓｉ基板５００のコレクタ開口部５１０に露出している表面からポリシリコン層５０９の表面に亘って、厚さ約６０ｎｍのＳｉ1-xＧｅx 層をエピタキシャル成長させる。そして、Ｓｉ1-x Ｇｅx 層を形成した後、Ｓｉ1-xＧｅx 層の上に厚さ約１０ｎｍのＳｉ層をエピタキシャル成長させる。このＳｉ1-x Ｇｅx 層とＳｉ層により、Ｓｉ／Ｓｉ1-xＧｅx 層５１１が形成される。ここで、Ｓｉ1-x Ｇｅx 層は、ボロン（Ｂ）が導入されてＰ型になっており、ボロンの濃度は２×１０18atoms ・ｃｍ-3である。このとき、Ｓｉ層には不純物を導入しないでおく。
【００２３】
Ｓｉ1-x Ｇｅx 層の上において、コレクタ開口部５１０には単結晶のＳｉ層が形成され、ポリシリコン層５０９の上方には多結晶のＳｉ層が形成される。
【００２４】
次に、図７（ｄ）に示す工程で、ウエハ上に、エッチングストッパとなる膜厚３０ｎｍの第２の堆積酸化膜５１２を形成した後、第２の堆積酸化膜５１２の上に設けたレジストマスクＲe2を用いて、第２の堆積酸化膜５１２をウエットエッチングによりパターニングして、ベース接合用開口部５１４を形成する。続いて、アッシング処理と、硫酸、過酸化水素及び水の混合液による洗浄とによってレジストマスクＲe2を除去する。
【００２５】
次に、図７（ｅ）に示す工程で、ＣＶＤにより、ウエハ上に１×１０20atoms ・ｃｍ-3以上の高濃度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコン層５１５を堆積し、続いて、厚さ約１００ｎｍの第３の堆積酸化膜５１７を堆積する。
【００２６】
次に、ドライエッチングにより、第３の堆積酸化膜５１７とＰ+ ポリシリコン層５１５とをパターニングして、第３の堆積酸化膜５１７とＰ+ポリシリコン層５１５との中央部に第２の堆積酸化膜５１２に達するベース開口部５１８を形成する。このベース開口部５１８は第２の堆積酸化膜５１２の中央部よりも小さく、ベース開口部５１８がベース接合用開口部５１４に跨ることはない。この工程により、Ｐ+ポリシリコン層５１５とＳｉ／Ｓｉ1-x Ｇｅx 層５１１の中央部を除く部分とによって構成される外部ベース５１６が形成される。
【００２７】
図７（ｆ）に示す工程で、ＣＶＤにより、ウエハの全面上に厚さ約３０ｎｍの第４の堆積酸化膜５２０と厚さ約１５０ｎｍのポリシリコン膜とを堆積する。そして、異方性ドライエッチングにより、ポリシリコン膜をエッチバックして、Ｐ+ ポリシリコン層５１５及び第３の堆積酸化膜５１７の側面上に第４の堆積酸化膜５２０を挟んでポリシリコンからなるサイドウォール５２１を形成する。次に、フッ酸等によるウエットエッチングを行い、第２の堆積酸化膜５１２及び第４の堆積酸化膜５２０のうち露出している部分を除去する。このとき、ベース開口部５１８においては、Ｓｉ／Ｓｉ1-xＧｅx 層５１１の上部のＳｉ層が露出する。また、ウエットエッチングは等方性であることから第２の堆積酸化膜５１２及び第４の堆積酸化膜５２０が横方向にもエッチングされ、ベース開口部５１８の寸法が拡大する。つまり、このときのウエットエッチングの量によってベース開口幅Ｗ１が決まる。
【００２８】
次に、図８（ｇ）に示す工程で、ウエハ上に、厚さが約２５０ｎｍのＮ+ ポリシリコン層５２９を堆積した後、ドライエッチングによってＮ+ポリシリコン層５２９及び第３の堆積酸化膜５１７をパターニングすることにより、エミッタ引き出し電極を形成する。
【００２９】
次に、図８（ｈ）に示す工程で、ドライエッチングにより、Ｐ+ ポリシリコン層５１５，第２の堆積酸化膜５１２，Ｓｉ／Ｓｉ1-xＧｅx 層５１１及びポリシリコン層５０９をパターニングして、外部ベース５１６の形状を決定する。
【００３０】
次に、図８（ｉ）に示す工程で、ウエハ上に厚さが約１２０ｎｍの堆積酸化膜を形成した後、ドライエッチングを行なって、Ｎ+ ポリシリコン層５２９とＰ+ ポリシリコン層５１５の側面にサイドウォール５２３を形成する。
【００３１】
このときのドライエッチング（オーバーエッチング）によって、第１の堆積酸化膜５０８の露出している部分を除去して、Ｎ+ ポリシリコン層５２９，Ｐ+ ポリシリコン層５１５及びＮ+コレクタ引き出し層５０７の表面とを露出させる。
【００３２】
さらに、以下の処理を行なう。まず、スパッタリングによって、ウエハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）を行なうことにより、Ｎ+ ポリシリコン層５２９，Ｐ+ ポリシリコン層５１５及びＮ+コレクタ引き出し層５０７の露出している表面にＴｉシリサイド層５２４を形成する。その後、Ｔｉ膜の未反応部分のみを選択的に除去した後、Ｔｉシリサイド層５２４の結晶構造を変化させるためのアニールを行なう。
【００３３】
次に、ウエハの全面上に層間絶縁膜５２５を形成し、層間絶縁膜５２５を貫通してＮ+ ポリシリコン層５２９，Ｐ+ ポリシリコン層５１５及びＮ+コレクタ引き出し層５０７の上の各Ｔｉシリサイド層５２４に到達する接続孔を形成する。そして、各接続孔内にＷ膜を埋め込んでＷプラグ５２６を形成した後、ウエハの全面上にアルミニウム合金膜を堆積した後、これをパターニングして、各Ｗプラグ５２６に接続され、層間絶縁膜５２５の上に延びる金属配線５２７を形成する。
【００３４】
以上の工程により、図９に示す構造を有するＨＢＴ、つまり、Ｎ型Ｓｉからなるコレクタ，Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１のＰ+ 型Ｓｉ1-x Ｇｅx 層からなるベース及びＮ+型Ｓｉからなるエミッタを備えたＨＢＴが形成される。なお、ＨＢＴのＳｉ／Ｓｉ1-x Ｇｅx 層５１１のうちＳｉ層には、Ｎ+ポリシリコン層５２９から高濃度のＮ型不純物（リンなど）が拡散して、Ｎ+ 型Ｓｉ層になっている。
【発明の開示】
【発明が解決しようとする課題】
【００３５】
ところで、上述した従来のＳｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴでは、高精度のパターン加工を施すために、エッチングには、異方性であることから制御性に優れるドライエッチングを原則として採用している。しかし、Ｓｉ／Ｓｉ1-xＧｅx 層５１１はドライエッチングによってダメージを受けやすいため、Ｓｉ／Ｓｉ1-x Ｇｅx層５１１の直上にドライエッチングに対するエッチングスットパ層として第２の堆積酸化膜５１２を設け、この第２の堆積酸化膜５１２を除去する際には、Ｓｉ／Ｓｉ1-xＧｅx 層５１１に対するダメージの少ないウエットエッチングを採用している。具体的に説明すると、作製工程の図７（ｄ）に示すベース接合用開口部形成において、第２の堆積酸化膜５１２をパターニングする際に、ウエットエッチングを採用している。
【００３６】
しかし、ウエットエッチングは等方性であることから第２の堆積酸化膜５１２は横方向にもエッチングされ、ベース開口部５１８周辺の第２の堆積酸化膜５１２の外側の幅Ａの寸法は縮小する。また、レジストＲｅ２と第２の堆積酸化膜５１２との界面よりエッチング液が浸入するため、第２の堆積酸化膜５１２の膜厚は減少する。同時に、このエッチング液の浸入は、上述の横方向のエッチングを加速する。そして、第２の堆積酸化膜５１２の膜厚が減少し過ぎると、ベース開口部５１８形成時のエッチングストッパとしての効果がなくなる。
【００３７】
一方、Ｓｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴにおいては、近年、微細化が要求されつつある。微細化が進むと、上述した第２の堆積酸化膜５１２の横方向へのエッチングを小さく抑える必要がある。
【００３８】
しかしながら、前記従来技術では、堆積酸化膜５１２の横方向へのエッチングと膜厚の減少により、微細化に限界を生ずるという不都合があった。
【００３９】
すなわち、堆積酸化膜５１２に微細な加工を制御性よく施すには、堆積酸化膜５１２の横方向へのエッチング量を抑える必要がある。単純にこれを実現するには、堆積酸化膜５１２をさらに薄くすればよい。堆積酸化膜５１２が薄いほど，堆積酸化膜５１２の横方向へのエッチング量は小さくなるからである。しかし、前記従来技術では、ウエットエッチングによるベース接合用開口部形成後に、堆積酸化膜５１２がさらに薄くなり、エッチングストッパとしての効果がなくなってしまう。
【００４０】
逆に、第２の堆積酸化膜５１２が厚いと、幅Ａの寸法縮小が大きく、幅Ａを小さくすることに限界がある。
【００４１】
本発明は、このような課題を解決するためになされたもので、微細なＨＢＴとして機能する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００４２】
上記目的を達成するために本発明に係る半導体装置の製造方法は、半導体基板に設けられ、エミッタ、ベース、及びコレクタを有するバイポーラトランジスタとして機能する半導体装置の製造方法であって、
前記半導体基板の表面の一部に第１導電型の前記コレクタを形成する工程（ａ）と、前記半導体基板の上に第１の絶縁層を形成し、その後、前記第１の絶縁層の前記コレクタの上方に位置する部分に前記コレクタに達するコレクタ開口部を形成する工程（ｂ）と、前記半導体基板の上に、少なくとも前記ベースを構成する第２導電型の層を含む半導体層をエピタキシャル成長によって形成する工程（ｃ）と、前記半導体基板上に、ドライエッチングに対するエッチングストッパとして機能しかつ絶縁性を有するエッチングストッパ層とウエットエッチングに対するマスキング層とを、該エッチングストッパ層上に該マスキング層を形成する工程（ｄ）と、ドライエッチングにより、前記マスキング層の一部を除去して前記エッチングストッパ層の一部を露出する工程（ｅ）と、残存する前記マスキング層をマスクとして前記工程（ｅ）のドライエッチングにより露出した部分のエッチングストッパ層をウエットエッチングすることにより、前記半導体層に達するベース接合用開口部を形成する工程（ｆ）と、前記半導体基板上に第１導体層及び第２絶縁層を積層した後、前記マスキング層、第１導体層、及び第２絶縁層の一部を貫通するようにドライエッチングすることにより、前記エッチングストッパ層に達するベース開口部を形成する工程（ｇ）と、前記ベース開口部に露出している側面を覆う第３絶縁層を形成する工程（ｈ）と、ウエットエッチングにより、前記エッチングストッパ層のうち前記ベース開口部に露出している部分を除去して、該ベース開口部の底部に前記半導体層を露出させる工程（ｉ）と、前記ベース開口部を埋めて前記エミッタを形成する工程（ｊ）と、を有している。
【００４３】
本件発明者の検討の結果、従来例において、ベース接合用開口部を形成する際に、エッチングストッパとしての第２の堆積酸化膜が厚み方向にエッチング（以下侵食という）される原因は、マスキング層であるレジストの第２の堆積酸化膜への密着性が悪いためであることが判明した。一方、上記のような構成とすると、マスキング層がエッチングストッパ層上に形成されるので、マスキング層のエッチングストッパ層に対する密着性が良好になる。そのため、ウエットエッチングによりマスキング層をマスクとしてエッチングストッパ層を除去してベース接合用開口部を形成する際に、マスキング層とエッチングストッパ層との間にエッチング液が侵入してエッチングストッパ層が侵食されるのを防止することができる。その結果、ドライエッチングによってダメージを受けやすい半導体層の直上層の除去のみをウエットエッチングによって制御性良く遂行し、その他のエッチング加工を制御性の良いドライエッチングによって遂行できるので、微細なバイポーラトランジスタとして機能する半導体装置を制御性良く製造することができる。
【００４４】
前記マスキング層は導体から成っていてもよい。
【００４５】
また、前記工程（ｃ）では、前記コレクタ開口部における前記半導体基板の上に、前記半導体層として、前記コレクタとヘテロ接合する前記第２導電型の層としてのヘテロ接合用半導体層と、該ヘテロ接合半導体層とヘテロ接合する、不純物が導入されていないエミッタ用半導体層とをこの順にエピタキシャル成長によって形成し、前記工程（ｊ）において、前記ベース開口部に第１導電型の不純物が導入された第２導体層を形成し、それにより、該第２導体層から前記エミッタ用半導体層に該第１導電型の不純物を拡散させてもよい。
【００４６】
このような構成とすると、ヘテロ接合用半導体層は一般にドライエッチングによってダメージを受けやすいので、本発明が特に有効である。
【００４７】
また、前記ヘテロ接合用半導体層が、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣのうちの少なくともいずれか１つから成っていてもよい。
【００４８】
このような構成とすると、これらの材料は、ドライエッチングによって特にダメージを受けやすいので、本発明が特に有効である。
【００４９】
また、前記工程（ｂ）では、前記第1の絶縁層の上にポリシリコン、アモルファスシリコン、及び窒化シリコンから選ばれるいずれか１つの材料を含む還元性膜を形成し、該還元性膜及び第１の絶縁層の前記コレクタの上方に位置する部分に前記コレクタ開口部を形成してもよい。
【００５０】
また、前記工程（ｇ）では、前記ベース接合用開口部に露出する前記半導体層の表面の下方に、残存する前記マスキング層をマスクとして、イオン注入により第２導電型の不純物を導入してリーク接合防止層を形成し、その後、該半導体基板上に第１導体層及び第２絶縁層を積層してもよい。このような構成とすると、リーク電流を低減することができる。
【００５３】
また、本発明の半導体装置の製造方法において、前記ベースが、内部ベースと外部ベースとからなり、前記内部ベースは、前記半導体層の中央部からなり、前記外部ベースは、前記マスキング層と、前記半導体層の中央部を除く部分とからなっていてもよい。
【発明の効果】
【００５７】
本発明は、以上に説明したような構成を有し、微細なバイポーラトランジスタとして機能する半導体装置を制御性良く製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００５８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００５９】
（実施の形態１）
図１〜図５は、本発明の実施の形態であるＳｉＧｅ−ＨＢＴの製造方法を示す断面図である。
【００６０】
まず、図１（ａ）に示す工程で、（００１）面を主面とするＳｉ基板１００の上部に、Ｎ型不純物をドープしながらＳｉ単結晶層をエピタキシャル成長させる、あるいは、エピタキシャル成長後に高エネルギーのイオン注入を行なうことにより、深さ約１μｍのＮ型のレトログレードウェル１０１を形成する。ただし、エピタキシャル成長を行なわずにＳｉ基板１００の一部にイオン注入を行なうことによりレトログレードウェル１０１を形成することも可能である。このとき、ＨＢＴ形成におけるＳｉ基板１００の表面付近の領域は、ＨＢＴのコレクタ層となるためにＮ型の不純物濃度を１×１０17atoms ・ｃｍ-3程度に調整しておく。
【００６１】
次に、素子分離として、酸化シリコンが埋め込まれたシャロートレンチ１０３と、アンドープポリシリコン膜１０５及びこれを取り囲むシリコン酸化膜１０６により構成されるディープトレンチ１０４とを形成する。各トレンチ１０３，１０４の深さは、それぞれ０．３５μｍ，２μｍ程度としておく。Ｓｉ基板１００内におけるシャロートレンチ１０３同士によって挟まれる領域がコレクタ層１０２となる。本明細書では、このシャロートレンチ１０３同士によって挟まれる領域のＳｉ基板１００表面上への投影領域を第１所定領域という。また、Ｓｉ基板１００内の、シャロートレンチ１０３によりコレクタ層１０２と分離された領域に、コレクタ電極とコンタクトするためのＮ+ コレクタ引き出し層１０７を形成する。
【００６２】
次に、図１（ｂ）に示す工程で、テトラエトキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成長法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ上に厚さが約３０ｎｍの第１の堆積酸化膜１０８を形成した後、厚さが約５０ｎｍのポリシリコン層１０９を形成する。その後、ドライエッチング等により、ポリシリコン層１０９をパターニングした後、フッ酸等のウエットエッチングにより第１の堆積酸化膜１０８を除去し、コレクタ開口部１１０を形成すると共にコレクタ層１０２を露出させる。
【００６３】
次に、図１（ｃ）に示す工程で、ウエハをＵＨＶ−ＣＶＤ（Ultrahigh Vacuum Chemical Vapor Deposition）法を用いて、Ｓｉ基板１００のコレクタ開口部１１０に露出している表面からポリシリコン層１０９の表面に亘って、厚さ約６０ｎｍのＳｉ1-xＧｅx 層をエピタキシャル成長させる。そして、Ｓｉ1-x Ｇｅx 層を形成した後、Ｓｉ1-xＧｅx 層の上に厚さ約１０ｎｍのＳｉ層をエピタキシャル成長させる。このＳｉ1-x Ｇｅx 層とＳｉ層により、Ｓｉ／Ｓｉ1-xＧｅx 層１１１が形成される。ここで、Ｓｉ1-x Ｇｅx 層は、ボロン（Ｂ）が導入されてＰ型になっており、ボロンの濃度は２×１０18atoms ・ｃｍ-3である。このとき、Ｓｉ層には不純物を導入しないでおく。
【００６４】
Ｓｉ1-x Ｇｅx 層の上において、コレクタ開口部１１０には単結晶のＳｉ層が形成され、ポリシリコン層１０９の上方には多結晶のＳｉ層が形成される。
【００６５】
次に、図２（ｄ）に示す工程で、ウエハ上に、エッチングストッパとなる膜厚３０ｎｍの第２の堆積酸化膜１１２、及びＰ+ポリシリコン層２００を順次形成した後、図２（ｅ）及び図２（ｆ）に示す工程で、ポリシリコン層２００の上に設けたレジストマスクＲe2を用いて、Ｐ+ポリシリコン層２００をドライエッチングによりパターニングする。このドライエッチングには、エッチングガスとして、例えば、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）との混合ガスが用いられる。
【００６６】
そして、図３（ｇ）に示す工程で、パターニングされたＰ+ポリシリコン層２００をマスクにしてウエットエッチングにより第２の堆積酸化膜１１２をパターニングしてベース接合用開口部１１４を形成する。
このウエットエッチングには、エッチング液として、例えば、バッファードフッ酸（フッ化水素酸（ＨＦ）とフッ化アンモニウム溶液（ＮＨ４Ｆ）との混合液）が用いられる。
【００６７】
なお、ここでは断面図を中心として説明しているが、実際には、Ｐ+ポリシリコン層２００および第２の堆積酸化膜１１２をエッチングする際には、図３（ｇ）の島状部ｉを残すようにして、この島状部ｉの周囲に位置するＰ+ポリシリコン層２００および第２の堆積酸化膜１１２がエッチングされる。本明細書では、この島状部ｉのＳｉ基板１００表面上への投影領域を第２所定領域という。
【００６８】
次に、活性領域・分離接合部Ｒaiにおけるストレスの影響を抑えるために、ベース接合用開口部１１４の形成に用いたレジストマスクＲe2を用いて、ボロン（Ｂ）などのＰ型の不純物のイオン注入を行い、表面付近の濃度が３×１０17atoms ・ｃｍ-3程度の接合リーク防止層１１３を形成する。
【００６９】
次に、図３（ｈ）に示す工程で、ＣＶＤにより、ウエハ上に１×１０20atoms ・ｃｍ-3以上の高濃度にドープされた厚さ約１５０ｎｍのＰ+ポリシリコン層１１５を堆積し、続いて、厚さ約１００ｎｍの第３の堆積酸化膜１１７を堆積する。
【００７０】
次に、ドライエッチングにより、第３の堆積酸化膜１１７、Ｐ+ ポリシリコン層１１５及びＰ+ ポリシリコン層２００をパターニングして、第３の堆積酸化膜１１７、Ｐ+ポリシリコン層１１５及びＰ+ ポリシリコン層２００のほぼ中央部に第２の堆積酸化膜１１２に達するベース開口部１１８を形成する。これにより、このベース開口部１１８の底面に第２の堆積酸化膜１１２が露出する。この際、第３の堆積酸化膜１１７のドライエッチングには、エッチングガスとして、三フッ化メタン（ＣＨＦ３）に酸素ガス（Ｏ２）を添加した混合ガスが用いられ、Ｐ+ ポリシリコン層１１５、２００のドライエッチングには、エッチングガスとして、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）との混合ガスが用いられる。このベース開口部１１８は第２の堆積酸化膜１１２の中央部よりも小さく、ベース開口部１１８がベース接合用開口部１１４に跨ることはない。この工程により、Ｐ+ ポリシリコン層１１５とＳｉ／Ｓｉ1-x Ｇｅx層１１１の中央部を除く部分とによって構成される外部ベース１１６が形成される。
【００７１】
図３（ｉ）に示す工程で、ＣＶＤにより、ウエハの全面上に厚さ約３０ｎｍの第４の堆積酸化膜１２０と厚さ約１５０ｎｍのポリシリコン膜とを堆積する。そして、異方性ドライエッチングにより、ポリシリコン膜をエッチバックして、Ｐ+ ポリシリコン層１１５、Ｐ+ ポリシリコン層２００、及び第３の堆積酸化膜１１７の側面上に第４の堆積酸化膜１２０を挟んでポリシリコンからなるサイドウォール１２１を形成する。次に、希フッ酸（ＨＦ濃度１％）によるウエットエッチングを行い、第２の堆積酸化膜１１２及び第４の堆積酸化膜１２０のうち露出している部分を除去する。このとき、ベース開口部１１８においては、Ｓｉ／Ｓｉ1-xＧｅx 層１１１の上部のＳｉ層が露出する。また、ウエットエッチングは等方性であることから第２の堆積酸化膜１１２及び第４の堆積酸化膜１２０が横方向にもエッチングされ、ベース開口部１１８の寸法が拡大する。
【００７２】
次に、図４（ｌ）に示す工程で、ウエハ上に、厚さが約２５０ｎｍのＮ+ ポリシリコン層１２９を堆積した後、ドライエッチングによってＮ+ポリシリコン層１２９及び第３の堆積酸化膜１１７をパターニングすることにより、エミッタ引き出し電極を形成する。
【００７３】
次に、図４（ｋ）に示す工程で、ドライエッチングにより、Ｐ+ ポリシリコン層１１５，第２の堆積酸化膜１１２，Ｓｉ／Ｓｉ1-xＧｅx 層１１１及びポリシリコン層１０９をパターニングして、外部ベース１１６の形状を決定する。
【００７４】
次に、図４（ｉ）に示す工程で、ウエハ上に厚さが約１２０ｎｍの堆積酸化膜を形成した後、ドライエッチングを行なって、Ｎ+ ポリシリコン層１２９とＰ+ ポリシリコン層１１５の側面にサイドウォール１２３を形成する。
【００７５】
このときのドライエッチング（オーバーエッチング）によって、第１の堆積酸化膜１０８の露出している部分を除去して、Ｎ+ ポリシリコン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+コレクタ引き出し層１０７の表面を露出させる。
【００７６】
さらに、図５（ｊ）に示す構造を得るために、以下の処理を行なう。まず、スパッタリングによって、ウエハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）を行なうことにより、Ｎ+ ポリシリコン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+コレクタ引き出し層１０７の露出している表面にＴｉシリサイド層１２４を形成する。その後、Ｔｉ膜の未反応部分のみを選択的に除去した後、Ｔｉシリサイド層１２４の結晶構造を変化させるためのアニールを行なう。
【００７７】
次に、ウエハの全面上に層間絶縁膜１２５を形成し、層間絶縁膜１２５を貫通してＮ+ ポリシリコン層１２９，Ｐ+ ポリシリコン層１１５及びＮ+コレクタ引き出し層１０７との上の各Ｔｉシリサイド層１２４に到達する接続孔を形成する。そして、各接続孔内にＷ膜を埋め込んでＷプラグ１２６を形成した後、ウエハの全面上にアルミニウム合金膜を堆積した後、これをパターニングして、各Ｗプラグ１２６に接続され、層間絶縁膜１２５の上に延びる金属配線１２７を形成する。
【００７８】
以上の工程により、図５に示す構造を有するＨＢＴ、つまり、Ｎ型Ｓｉからなるコレクタ，Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１のＰ+ 型Ｓｉ1-x Ｇｅx 層からなるベース及びＮ+型Ｓｉからなるエミッタを備えたＨＢＴが形成される。なお、ＨＢＴのＳｉ／Ｓｉ1-x Ｇｅx 層１１１のうちＳｉ層には、Ｎ+ポリシリコン層１２９から高濃度のＮ型不純物（リンなど）が拡散して、Ｎ+ 型Ｓｉ層になっている。
【００７９】
本実施の形態では、Ｐ+ポリシリコン層２００が第２の堆積酸化膜１１２上に形成されるので、Ｐ+ポリシリコン層２００の第２の堆積酸化膜１１２に対する密着性が良好になる。そのため、ウエットエッチングによりＰ+ポリシリコン層２００をマスクとして堆積酸化膜１１２を除去してベース接合用開口部を形成する際に、Ｐ+ポリシリコン層２００と堆積酸化膜１１２との間にエッチング液が侵入して堆積酸化膜１１２が侵食されるのを防止することができる。その結果、ドライエッチングによってダメージを受けやすいＳｉ／Ｓｉ1-x Ｇｅx 層１１１の直上層の除去のみをウエットエッチングによって制御性良く遂行し、その他のエッチング加工を制御性の良いドライ
エッチングによって遂行できるので、微細なＨＢＴを制御性良く製造することができる。
【００８０】
なお、本実施の形態では、ウエットエッチングに対するマスキング層（すなわち、Ｐ+ポリシリコン層２００）を、ベース層へのコンタクト層であるＰ+ ポリシリコン層１１５と同じ材料で構成したが、異なっていてもよい。また、このマスキング層を、導電性のＰ+ポリシリコン層で構成したが、絶縁層で構成してもよい。
【００８１】
このマスキング層は、レジストマスクＲｅ２を用いてドライエッチングする際に、エッチングストッパ層１１２に対してある程度選択的にエッチングでき、かつウエットエッチングによって侵食されないことが要求される。このような材料としては、ポリシリコン以外にアモルファスシリコンが挙げられる。
【００８２】
また、本実施の形態では、ドライエッチングに対するエッチングストッパ層を、堆積酸化膜１１２で構成した。このエッチングストッパ層は、ベース接合用開口部１１４を形成する際に、マスキング層２００に対して選択的にウエットエッチングでき、かつベース開口部１１８を形成する際に、ポリシリコン（サイドウォール）１２１に対して選択的にウエットエッチングできることが要求される。もちろん、ドライエッチングによって侵食されないことが前提条件となる。このような要求を満たす膜としては、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮｘ）、金属酸化膜（酸化ハフニウム膜（ＨｆＯ２）、酸化ジルコニウム膜（ＺｒＯ２）、酸化ランタン膜（Ｌａ２Ｏ３）、酸化アルミニウム膜（Ａｌ２Ｏ３）、酸化チタン膜（ＴｉＯ２）等）が挙げられる。シリコン酸化膜（ＳｉＯ２）、金属酸化膜を用いた場合には、ウエットエッチングにフッ酸系の薬液が用いられる。また、シリコン窒化膜（ＳｉＮｘ）を用いた場合には、ウエットエッチングに熱リン酸が用いられるが、この場合には、ベース開口部１１８形成時のウエットエッチングを、フッ酸系の薬液による工程と熱リン酸による工程との２工程にするか、もしくは、絶縁層１２０をシリコン窒化膜とする必要がある。
【００８３】
（実施の形態２）
前記実施形態におけるＳｉ1-x Ｇｅx 層に代えて、Ｓｉ1-x-yＧｅx Ｃy 層（０≦ｘ＋ｙ≦１）又はＳｉ1-y Ｃy 層（０≦ｙ≦１）などのＳｉを含むＳｉとは異なる材料の膜を用いることができる。また、Ｓｉ1-xＧｅx 層，Ｓｉ1-x-y Ｇｅx Ｃy 層，Ｓｉ1-yＣy 層などのうちの２つ以上を積層した膜を用いてもよい。
【００８４】
前記の各種材料を用いることにより、半導体層にかかる歪を抑えることができ、作製される半導体装置の信頼性向上、リーク電流低減につながる。
【００８５】
前記各実施形態におけるバイポーラトランジスタは、必ずしもヘテロバイポーラトランジスタに限定されるものではない。ベース層及びエミッタ層を構成するための半導体層がドライエッチングによりダメージを受けやすい材料で構成されており、かつ微細加工が要求される場合にはヘテロバイポーラトランジスタと同様の課題が生じるからである。また、トランジスタ面積の低減，接合リークの低減は、ホモエピタキシャル成長膜であるＳｉ層をベースとして利用したバイポーラにおいても課題となっているからである。
【産業上の利用可能性】
【００８６】
本発明に係る半導体装置の製造方法は、バイポーラトランジスタ、特にHBTの製造方法として有用である。
【００８７】
本発明に係る半導体装置は、バイポーラトランジスタ、特にHBTとして有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
【図５】本発明の第１の実施形態の半導体装置の製造工程を示す断面図である。
【図６】従来の半導体装置の製造工程を示す断面図である。
【図７】従来の半導体装置の製造工程を示す断面図である。
【図８】従来の半導体装置の製造工程を示す断面図である。
【図９】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８９】
１００  Ｓｉ基板
１０１  レトログレードウェル
１０２  コレクタ層
１０３  シャロートレンチ
１０４  ディープトレンチ
１０５  アンドープシリコン膜
１０６  シリコン酸化膜
１０７  Ｎ＋コレクタ引き出し層
１０８  第１の堆積酸化膜
１０９  ポリシリコン層
１１０  コレクタ開口部
１１１  Ｓｉ／Ｓｉ1-x Ｇｅx 層
１１２  第２の堆積酸化膜
１１４  ベース接合用開口部
１１５  Ｐ＋ポリシリコン層
１１６  外部ベース
１１７  第３の堆積酸化膜
１１８  ベース開口部
１２０  第４の堆積酸化膜
１２４  Ｔｉシリサイド層
１２５  層間絶縁膜
１２６  Ｗプラグ
１２７  金属配線
１２９  Ｎ＋ポリシリコン層
２００  Ｐ＋ポリシリコン層  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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