(57)【特許請求の範囲】
【請求項１】
デバイスの動作が記述されたモデルの情報を記憶する記憶部と、
前記モデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行うシミュレーション処理部とを含み、
前記モデルは、
表示ドライバの動作が記述された表示ドライバモデルと、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルと、前記表示ドライバモデルと前記表示パネルモデルとの間に仮想的に設けられたソケットモデルとを含み、
前記表示ドライバモデルは、
階調電圧を生成する階調電圧生成回路の動作が記述された階調電圧生成回路モデルと、生成された階調電圧に基づいてデータ信号を出力するデータドライバの動作が記述されたデータドライバモデルとを含み、
前記シミュレーション処理部は、
前記ソケットモデルにより生成されたシリアルの階調電圧データを前記階調電圧生成回路モデルを介して前記データドライバモデルに入力し、前記データドライバモデルからのシリアルのデータをソケットモデルに入力してパラレルのデータに変換し、変換により得られたパラレルのデータを、データ信号のデータとして前記表示パネルモデルに入力するシミュレーション処理を行い、
前記ソケットモデルは、
各々のシリアル階調電圧データが複数の階調電圧の各々に対応するバイナリの複数のシリアル階調電圧データを生成し、前記複数のシリアル階調電圧データの各々を、複数の階調電圧ノードの各々に供給し、
前記表示ドライバモデルは、
画像データである階調データを記憶する表示メモリの動作が記述された表示メモリモデルを含み、
前記データドライバモデルは、
前記表示メモリモデルからの前記階調データに基づいて、前記複数の階調電圧ノードのうち前記階調データに対応するノードを選択するＤ／Ａ変換を行い、
選択されたノードに供給される前記シリアル階調電圧データが、前記ソケットモデルに入力されること特徴とする検証シミュレータ。
【請求項２】
請求項１において、
前記シミュレーション処理部は、
前記データドライバのうち、階調データをラッチするデータラッチ回路、制御信号を生成する制御回路、階調データのＤ／Ａ変換を行うＤ／Ａ変換回路、オペアンプ部とデータ線の間に設けられる出力回路については、ネットリストを使用してシミュレーション処理を行うことを特徴とする検証シミュレータ。
【請求項３】
請求項１又は２において、
前記シミュレーション処理部は、
前記ソケットモデルにおいてシリアルの前記階調電圧データに、ＲＧＢ識別データ及び極性反転識別データの少なくとも１つを含む付加データを付加し、前記ソケットモデルからのシリアルの前記階調電圧データと前記付加データを、前記階調電圧生成回路モデルを介して前記データドライバモデルに入力し、前記ソケットモデルにおいて前記付加データを分離するシミュレーション処理を行うことを特徴とする検証シミュレータ。
【請求項４】
請求項３において、
前記ソケットモデルは、Ｒ用の内部レジスタと、Ｇ用の内部レジスタと、Ｂ用の内部レ
ジスタを含み、
前記シミュレーション処理部は、
付加データである前記ＲＧＢ識別データがＲデータを示していた場合には、付加データと対となる階調電圧データを前記Ｒ用の内部レジスタに格納し、前記ＲＧＢ識別データがＧデータを示していた場合には、付加データと対となる階調電圧データを前記Ｇ用の内部レジスタに格納し、前記ＲＧＢ識別データがＢデータを示していた場合には、付加データと対となる階調電圧データを前記Ｂ用の内部レジスタに格納することを特徴とする検証シミュレータ。
【請求項５】
検証シミュレータのための検証シミュレーション方法であって、
前記検証シミュレータは、
デバイスの動作が記述されたモデルの情報を記憶する記憶部と、
前記モデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行うシミュレーション処理部とを含み、
前記モデルは、
表示ドライバの動作が記述された表示ドライバモデルと、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルと、前記表示ドライバモデルと前記表示パネルモデルとの間に仮想的に設けられたソケットモデルとを含み、
前記表示ドライバモデルは、
階調電圧を生成する階調電圧生成回路の動作が記述された階調電圧生成回路モデルと、生成された階調電圧に基づいてデータ信号を出力するデータドライバの動作が記述されたデータドライバモデルとを含み、
前記シミュレーション処理部は、
前記ソケットモデルにより生成されたシリアルの階調電圧データを前記階調電圧生成回路モデルを介して前記データドライバモデルに入力し、前記データドライバモデルからのシリアルのデータをソケットモデルに入力してパラレルのデータに変換し、変換により得られたパラレルのデータを、データ信号のデータとして前記表示パネルモデルに入力するシミュレーション処理を行い、
前記ソケットモデルは、
各々のシリアル階調電圧データが複数の階調電圧の各々に対応するバイナリの複数のシリアル階調電圧データを生成し、前記複数のシリアル階調電圧データの各々を、複数の階調電圧ノードの各々に供給し、
前記表示ドライバモデルは、
画像データである階調データを記憶する表示メモリの動作が記述された表示メモリモデルを含み、
前記データドライバモデルは、
前記表示メモリモデルからの前記階調データに基づいて、前記複数の階調電圧ノードのうち前記階調データに対応するノードを選択するＤ／Ａ変換を行い、
選択されたノードに供給される前記シリアル階調電圧データが、前記ソケットモデルに入力されること特徴とする検証シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検証シミュレータ及び検証シミュレーション方法に関する。
【背景技術】
【０００２】
液晶パネルなどの表示パネルを駆動するデバイスとして表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、実際にその製造を開始する前に、動作確認のための検証シミュレーションが必要になる。
【０００３】
そして表示ドライバの検証シミュレーション手法として、表示ドライバのアナログブロックについてはアナログシミュレータにより検証し、デジタルブロックについてはデジタルシミュレータにより検証するというように、各ブロックを個別に検証する手法がある。
【０００４】
しかしながら、このようなアナログブロック、デジタルブロックの単体検証では、表示ドライバのチップ全体の動作検証ができず、ブロック間の制御などについて不具合が生じるおそれがある。
【特許文献１】特開平１１−２５１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、検証精度の高い検証シミュレータ及び検証シミュレーション方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る検証シミュレータは、デバイスの動作が記述されたモデルの情報を記憶する記憶部と、前記モデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行うシミュレーション処理部とを含み、前記モデルは、表示ドライバの動作が記述された表示ドライバモデルと、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルと、前記表示ドライバモデルと前記表示パネルモデルとの間に仮想的に設けられたソケットモデルとを含み、前記表示ドライバモデルは、階調電圧を生成する階調電圧生成回路の動作が記述された階調電圧生成回路モデルと、生成された階調電圧に基づいてデータ信号を出力するデータドライバの動作が記述されたデータドライバモデルとを含み、前記シミュレーション処理部は、前記ソケットモデルにより生成されたシリアルの階調電圧データを前記階調電圧生成回路モデルを介して前記データドライバモデルに入力し、前記データドライバモデルからのシリアルのデータをソケットモデルに入力してパラレルのデータに変換し、変換により得られたパラレルのデータを、データ信号のデータとして前記表示パネルモデルに入力するシミュレーション処理を行う検証シミュレータに関係する。
【０００７】
本発明によれば、表示ドライバモデルと表示パネルモデルの間にソケットモデルが設けられる。そしてソケットモデルにより生成されたシリアルの階調電圧データが、階調電圧生成回路モデルを介してデータドライバモデルに入力され、データドライバモデルからソケットモデルに入力される。そしてソケットモデルにおいてパラレルのデータに変換されて、表示パネルモデルに入力される。このようにすれば、アナログの動作モデルの不具合を原因とするシミュレーションの誤動作を効果的に防止でき、検証精度を向上できる。
【０００８】
また本発明では、前記表示ドライバモデルは、画像データである階調データを記憶する表示メモリの動作が記述された表示メモリモデルを含み、前記シミュレーション処理部は、前記階調電圧生成回路モデルからのシリアルの前記階調電圧データの中から、前記表示メモリモデルからの階調データにより選択された階調電圧データを、前記ソケットモデルに入力するシミュレーション処理を行うようにしてもよい。
【０００９】
このようにすれば、データドライバでの階調データに基づくＤ／Ａ変換等を、実回路レベルで正確に検証することが可能になる。
【００１０】
また本発明では、前記シミュレーション処理部は、前記データドライバのうち、階調データをラッチするデータラッチ回路、制御信号を生成する制御回路、階調データのＤ／Ａ変換を行うＤ／Ａ変換回路、オペアンプ部とデータ線の間に設けられる出力回路については、ネットリストを使用してシミュレーション処理を行うようにしてもよい。
【００１１】
このようにすれば、データラッチ回路、制御回路、Ｄ／Ａ変換回路、出力回路を実回路レベルで検証することが可能になり、検証精度を向上できる。
【００１２】
また本発明では、前記シミュレーション処理部は、前記ソケットモデルにおいてシリアルの前記階調電圧データに付加データを付加し、前記ソケットモデルからのシリアルの前記階調電圧データと前記付加データを、前記階調電圧生成回路モデルを介して前記データドライバモデルに入力し、前記ソケットモデルにおいて前記付加データを分離するシミュレーション処理を行うようにしてもよい。
【００１３】
このようにすれば、付加データに基づく処理を階調電圧データに対して施すことが可能になり、シミュレーション効率を向上できる。
【００１４】
また本発明では、前記付加データは、ＲＧＢ識別データ及び極性反転識別データの少なくとも１つを含むようにしてもよい。
【００１５】
但し付加データはＲＧＢ識別データや極性反転識別データだけに限定されるものではない。
【００１６】
また本発明では、前記ソケットモデルは、Ｒ用の内部レジスタと、Ｇ用の内部レジスタと、Ｂ用の内部レジスタを含み、前記シミュレーション処理部は、付加データである前記ＲＧＢ識別データがＲデータを示していた場合には、付加データと対となる階調電圧データを前記Ｒ用の内部レジスタに格納し、前記ＲＧＢ識別データがＧデータを示していた場合には、付加データと対となる階調電圧データを前記Ｇ用の内部レジスタに格納し、前記ＲＧＢ識別データがＢデータを示していた場合には、付加データと対となる階調電圧データを前記Ｂ用の内部レジスタに格納するようにしてもよい。
【００１７】
このようにすれば、付加データのＲＧＢ識別データを利用して、Ｒ、Ｇ、Ｂの階調電圧データを、各々、Ｒ用、Ｇ用、Ｂ用の内部レジスタに格納できるようになる。従って、Ｒ、Ｇ、Ｂデータがデータ線に多重化されて入力されるようなタイプの表示パネルにおいて、効率的なシミュレーション処理が可能になる。
【００１８】
また本発明に係る検証シミュレータは、デバイスの動作が記述されたモデルの情報を記憶する記憶部と、前記モデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行うシミュレーション処理部とを含み、前記モデルは、表示ドライバの動作が記述された表示ドライバモデルと、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルとを含み、前記表示ドライバモデルは、データ信号を出力するデータドライバの動作が記述されたデータドライバモデルを含み、前記シミュレーション処理部は、各データ線毎にＮビット（Ｎ＞２）のデータ信号のデータを、前記データドライバモデルから前記表示パネルモデルに入力するシミュレーション処理を行う検証シミュレータに関係する。
【００１９】
本発明によれば、データドライバモデルからは、各データ線毎にＮビットのデータ信号のデータが出力されて、表示パネルモデルに入力されるようになる。従って、表示ドライバがアナログ回路を含む場合にも、デジタル論理シミュレーションにより表示ドライバの動作を検証できるようになり、検証効率を向上できる。
【００２０】
また本発明では、前記表示ドライバモデルは、画像データである階調データを記憶する表示メモリの動作が記述された表示メモリモデルを含み、前記シミュレーション処理部は、前記表示メモリモデルからのＮビットの階調データを、各データ線毎に設けられた前記データドライバモデルの各内部レジスタに格納し、前記各内部レジスタに格納されたＮビットの階調データを、データ信号のデータとして前記表示パネルモデルに入力するシミュレーション処理を行うようにしてもよい。
【００２１】
このようにすれば、仮想的な内部レジスタを設けるだけで、データドライバのアナログ動作を擬似的にシミュレーションできるようになる。従って、簡素なモデルを使用しながらも、アナログ制御動作などをデジタル論理シミュレーションで検証でき、検証効率を向上できる。
【００２２】
また本発明では、前記シミュレーション処理部は、前記内部レジスタに格納されたＮビットの階調データに対して変換処理を行い、変換処理が行われた後の階調データを、データ信号のデータとして前記表示パネルモデルに入力するシミュレーション処理を行うようにしてもよい。
【００２３】
このようにすれば、データドライバでの変換処理についても擬似的にシミュレーションできるようになる。
【００２４】
また本発明は、デバイスの動作が記述されたモデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行う検証シミュレーション方法であって、前記モデルは、表示ドライバの動作が記述された表示ドライバモデルと、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルと、前記表示ドライバモデルと前記表示パネルモデルとの間に仮想的に設けられたソケットモデルとを含み、前記表示ドライバモデルは、階調電圧を生成する階調電圧生成回路の動作が記述された階調電圧生成回路モデルと、生成された階調電圧に基づいてデータ信号を出力するデータドライバの動作が記述されたデータドライバモデルとを含み、前記ソケットモデルにより生成されたシリアルの階調電圧データを前記階調電圧生成回路モデルを介して前記データドライバモデルに入力し、前記データドライバモデルからのシリアルのデータをソケットモデルに入力してパラレルのデータに変換し、変換により得られたパラレルのデータを、データ信号のデータとして前記表示パネルモデルに入力するシミュレーション処理を行う検証シミュレーション方法に関係する。
【００２５】
また本発明は、デバイスの動作が記述されたモデルとテスト入力情報とに基づいて検証対象デバイスのシミュレーション処理を行う検証シミュレーション方法であって、前記モデルは、表示ドライバの動作が記述された表示ドライバモデルと、前記表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデルとを含み、前記表示ドライバモデルは、データ信号を出力するデータドライバの動作が記述されたデータドライバモデルを含み、各データ線毎にＮビット（Ｎ＞２）のデータ信号のデータを、前記データドライバモデルから前記表示パネルモデルに入力するシミュレーション処理を行う検証シミュレーション方法に関係する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２７】
１．表示ドライバ
図１に、本実施形態の検証シミュレータの検証対象デバイスである表示ドライバ５１０の構成例を示す。なお表示ドライバ５１０の構成は図１に限定されるものではなく、種々の変形実施が可能である。
【００２８】
表示パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル５１２は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル５１２は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。
【００２９】
表示メモリ５２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ５２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ５２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ５２２のワード線の選択処理を行う。カラムアドレスデコーダ５２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ５２２のビット線の選択処理を行う。ライト／リード回路５２８（ＭＰＵライト／リード回路）はメモリセルアレイ５２２への画像データのライト処理や、メモリセルアレイ５２２からの画像データのリード処理を行う。
【００３０】
ロジック回路５４０（例えば自動配置配線回路）は、表示タイミングやデータ処理タイミングを制御するための表示制御信号を生成する。このロジック回路５４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路５４２は各種制御信号を生成したり、装置全体の制御を行う。表示タイミング制御回路５４４は表示タイミングの制御信号を生成し、表示メモリ５２０から表示パネル５１２側への画像データの読み出しを制御する。
【００３１】
内部インターフェース回路５４５（ドライバ側インターフェース回路）は、外部デバイス（ホストデバイス等）とのインターフェース処理を行う回路であり、ホストインターフェース回路５４６、ＲＧＢインターフェース回路５４８を含む。ホスト（ＭＰＵ）インターフェース回路５４６は、ホストからのアクセス毎に内部パルスを発生して表示メモリ５２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路５４８は、ドットクロックにより動画のＲＧＢデータを表示メモリ５２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路５４６、ＲＧＢインターフェース回路５４８のいずれか一方のみを設ける構成としてもよい。或いは、カメラデバイス等とのインターフェースを実現するＹＵＶインターフェース回路を設けてもよい。或いは、シリアルバスを介した高速シリアル転送を実現する高速シリアルインターフェース回路を設けてもよい。この高速シリアル転送では、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、外部デバイス（ホストデバイス等）との間での高速シリアル転送が実現される。
【００３２】
データドライバ５５０は、表示パネル５１２のデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５５０は、表示メモリ５２０から画像データである階調データを受け、階調電圧生成回路６１０から複数（例えば６４段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する電圧を選択して、データ信号（データ電圧）として表示パネル５１２の各データ線に出力する。
【００３３】
走査ドライバ５７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネル５１２の各走査線に出力する。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【００３４】
電源回路５９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を電源電圧として、データドライバ５５０、走査ドライバ５７０、階調電圧生成回路６１０に供給する。
【００３５】
階調電圧生成回路６１０（γ補正回路）は階調電圧を生成する回路である。具体的には、内蔵する電圧分割回路（選択用電圧生成回路）が分割電圧を生成し、内蔵する階調電圧生成回路が、生成された分割電圧の中から例えば６４個（６４階調）の階調電圧を選択して、データドライバ５５０に出力する。
【００３６】
２．検証シミュレータ
図２に本実施形態の検証シミュレータの構成例を示し、図３、図４に検証シミュレータのシミュレーション環境の例を示す。
【００３７】
図２において、記憶部２００は、表示ドライバ、表示パネル、外部デバイス（ホストデバイス）などのデバイスの動作が記述されたモデルの情報を記憶する。この記憶部２００の機能は、検証用のワークステーション（広義にはコンピュータシステム）に組み込まれるメモリ（ＲＡＭ）やハードディスクなどのハードウェアにより実現される。また記憶部２００にその情報が記憶されるモデルとしては、Verilogのビヘイビア（Behavior)モデルなどの抽象度が高いビヘイビアレベルのモデルや、ビヘイビアレベルより抽象度が低いＲＴＬ（Register Transfer Level）のモデルや、ＲＴＬよりも抽象度が低いネットリストなどの論理レベルのモデルを用いることができる。
【００３８】
シミュレーション処理部２１０（シミュレーション実行部）は、記憶部２００に記憶されたモデルと、テスト入力情報１５０とに基づいて、検証対象デバイスのシミュレーション処理を行う。このシミュレーション処理部２１０の機能は、検証用ワークシステムに組み込まれるＣＰＵなどのハードウェアと、検証用ソフトウェアにより実現できる。そして検証用ソフトウェアとしては、Verilogなどの論理シミュレーションのソフトウェアを使用してもよいし、ＳＰＩＣＥなどのアナログシミュレーションのソフトウェアを使用したり、論理シミュレーションのソフトウェアとアナログシミュレーションのソフトウェアを混在させたものを使用してもよい。
【００３９】
テスト入力情報１５０（テストベンチ、テストデータ）は、コマンドファイル１５２を含むことができる。このコマンドファイル１５２には、表示ドライバ（広義には検証対象デバイス）を動作させるためのコマンドとレジスタ（コマンドレジスタ）に設定されるべきパラメータが記述されている。即ちコマンドファイル１５２には、これらのコマンドが羅列されて記述される。またテスト入力情報１５０は、ＲＧＢデータなどの画像データ１５４を含むことができる。この画像データ１５４は、テスト入力用の画像データファイル１５６から抽出できる。
【００４０】
シミュレーション処理部２１０が出力する画像データファイル１６０は、テスト入力情報１５０が含む画像データ１５４により表示パネルに表示されるべき画像を、検証用ワークステーションの表示装置（ＣＲＴ、モニタ）に表示するためのものである。この画像データファイル１６０としては、ＡＳＣＩＩ形式で最も簡単なＰＰＭ（Portable Pix Map）の画像形式などを用いることができる。ＰＰＭを用いればＵＮＩＸ（登録商標）のユーティリティソフトなどにより、ワークステーションの表示装置に画像データを容易に表示できる。
【００４１】
図３に示すようにシミュレーション環境を構成するモデルとしては、表示ドライバの動作が記述された表示ドライバモデル１０や、表示ドライバにより駆動される表示パネルの動作が記述された表示パネルモデル９０がある。また表示ドライバの外部デバイスが含む外部インターフェース回路（ホスト側インターフェース回路）の動作が記述された外部インターフェース回路モデル１３０がある。
【００４２】
また図４では、表示ドライバモデル１０と表示パネルモデル９０との間に仮想的なソケットモデル１１０（仮想インターフェースモデル）が設けられている。
【００４３】
なお表示ドライバの初期状態を設定するための不揮発性メモリ（ＥＥＰＲＯＭ）の動作が記述された不揮発性メモリモデルを用いてもよい。また外部インターフェース回路を含む外部デバイスとしては、ＭＰＵ（Micro Processor Unit）、ベースバンドエンジン、アプリケーションプロセッサ、画像処理コントローラ（表示コントローラ）などのデバイス（ホストデバイス）がある。
【００４４】
図３、図４では表示ドライバモデル１０は、データ信号を出力するデータドライバの動作が記述されたデータドライバモデル２０を含む。また走査信号を出力する走査ドライバの動作が記述された走査ドライバモデル３０や、画像データである階調データを記憶する表示メモリの動作が記述された表示メモリモデル４０を含む。また表示ドライバモデル１０は、電源回路の動作が記述された電源回路モデル５０や、階調電圧を生成する階調電圧生成回路の動作が記述された階調電圧生成回路モデル６０や、表示制御信号を少なくとも生成するロジック回路の動作が記述されたロジック回路モデル７０を含む。またＭＰＵインターフェース回路やＲＧＢインターフェース回路やＹＵＶインターフェース回路や高速シリアルインターフェース回路などの内部インターフェース回路の動作が記述された内部インターフェース回路モデル８０を含む。
【００４５】
そして本実施形態では図２のシミュレーション処理部２１０が、テスト入力情報１５０と表示ドライバモデル１０と表示パネルモデル９０とソケットモデル１１０に基づいてシミュレーション処理を行う。具体的には、ソケットモデル１１０により生成されたシリアルの階調電圧データを、階調電圧生成回路モデル６０を介してデータドライバモデル２０に入力し、データドライバモデル２０からのシリアルのデータ（階調電圧データ）をソケットモデル１１０に入力する。そしてソケットモデル１１０においてシリアルのデータをパラレルのデータに変換する。そして変換により得られたパラレルのデータを、表示パネルモデル９０に入力するシミュレーション処理を行う。更に具体的には、階調電圧生成回路モデル６０からのシリアルの階調電圧データ（階調数分の階調電圧データ）の中から、表示メモリモデル４０からの階調データにより選択された階調電圧データ（Ｄ／Ａ変換により選択された階調電圧データ）を、ソケットモデル１１０に入力する。この場合にシミュレーション処理部２１０は、データドライバ（データドライバモデル）のうち、階調データをラッチするデータラッチ回路、制御信号を生成する制御回路、階調データのＤ／Ａ変換を行うＤ／Ａ変換回路、オペアンプ部とデータ線の間に設けられる出力回路については、ネットリストを使用してシミュレーション処理を実行するようにする。またソケットモデル１１０においてシリアルの階調電圧データに対して付加データを付加し、ソケットモデル１１０からのシリアルの階調電圧データと付加データを、階調電圧生成回路モデル６０を介してデータドライバモデル２０に入力する。そしてソケットモデル１１０において解析を行い、付加データを分離する。
【００４６】
またシミュレーション処理部２１０は、各データ線毎にＮビット（Ｎ＞２）のデータ信号のデータを、データドライバモデル２０から表示パネルモデル９０に入力するシミュレーション処理を行うようにしてもよい。この場合には表示メモリモデル４０からのＮビットの階調データを、データ線毎に設けられた仮想的な内部レジスタに格納し、格納されたＮビットの階調データを、データ信号のデータとして表示パネルモデル９０に入力する。またデータドライバモデル２０に設けられた内部レジスタに格納されたＮビットの階調データに対して変換処理を行い、変換処理後の階調データを表示パネルモデル９０に入力する。
【００４７】
図３、図４に示すように本実施形態によれば、表示パネルモデル９０、外部インターフェース回路モデル１３０などの周辺デバイスのモデルを加えた実装イメージでのシステムシミュレーションを実現できる。また表示ドライバ内部のアナログブロックを、Verilogのビヘイビアモデルなどでモデル化している。またシミュレーション結果の変換を行い、表示イメージでの視覚検証を可能にしている。
【００４８】
具体的には外部インターフェース回路モデル１３０（ＭＰＵモデル）に、テストベンチとして記述されたコマンドファイル１５２（ＭＰＵコマンド）を入力し、外部インターフェース回路モデル１３０の変換処理により、ＭＰＵインターフェース信号やＲＧＢインターフェース信号などのインターフェース信号のデータを生成する。そして、表示ドライバモデル１０の端子に、インターフェース信号のバイナリデータを入力する。同様に、画面に表示させる画像データ１５４も、外部インターフェース回路モデル１３０を介して表示ドライバモデル１０に入力する。この画像データ１５４としては例えばＲＧＢフォーマットのデータを使用する。なおＹＵＶフォーマットのデータを使用してもよい。
【００４９】
また表示ドライバの内部ブロックは、ロジック回路（ゲートアレイ）以外は、アナログ回路を含むアナログブロックが大半を占める。そしてアナログブロックは、ネットリスト出力によるVerilogの論理シミュレーションでは正しい動作を検証できないため、例えばブロックレベルの動作を記述したVerilogのビヘイビアモデルを使用する。このアナログブロックのビヘイビアモデルの作り方により、アナログ動作の検証レベルが変わってくるが、本実施形態では、例えばパワーオンシーケンスなどのアナログ制御動作を、論理シミュレーションで検証可能にしている。
【００５０】
具体的にはアナログブロックのビヘイビアモデルの特殊表現としては以下のものがある。例えばデータドライバでは表示メモリからの階調データをＤ／Ａ変換して、階調電圧であるデータ電圧を発生させている。しかしながら、階調電圧値はアナログ値であり、論理シミュレーターでは表現できない。そこで図３では、表示メモリモデル４０からの画像データである例えば６ビット（広義にはＮビット）の各階調データを、データドライバモデル２０に設けられた仮想的な各内部レジスタに格納する。そして各内部レジスタに格納された階調データに対して変換処理（極性反転処理、ＲＧＢ反転処理或いは減色モード処理等）を行い、変換処理が行われた後の階調データを、データ信号のデータとして表示パネルモデル９０に入力する。
【００５１】
或いはこのような内部レジスタを設ける代わりに、図４に示すように表示ドライバモデル１０と表示パネルモデル９０との間にソケットモデル１１０を設ける。そしてソケットモデル１１０で生成されたシリアルの階調電圧データを、表示ドライバモデル１０の階調電圧生成回路モデル６０を介してデータドライバモデル２０に入力し、データドライバモデル２０からソケットモデル１１０に戻す。そしてソケットモデル１１０内においてシリアルデータをパラレルデータに変換して、表示ドライバモデル９０に入力する。
【００５２】
また表示パネルの走査信号に出力される走査電圧値はアナログ値であり、論理シミュレーションでは表現できない。そこで走査ドライバモデル３０では、走査電圧（選択電圧）の発生を論理「１」で表現している。
【００５３】
また昇圧動作による発生電圧の電位差はアナログ値であり、論理シミュレーションでは表現できない。そこで電源回路モデル５０では、昇圧条件を判定し、昇圧電圧の発生を論理「１」で表現している。即ち昇圧条件が満たされると、論理「１」を出力するようにしている。同様に抵抗分割により得られる階調電圧値はアナログ値であり、論理シミュレーションでは表現できない。そこで階調電圧生成回路モデル６０では、動作条件を判定し、階調電圧の発生を論理「１」で表現している。即ち動作条件が満たされると、論理「１」を出力するようにしている。そして電源回路や階調電圧生成回路が正常に動作していないと、これらの回路から信号を受けて動作するデータドライバや走査ドライバが動作しないように、データドライバや走査ドライバのビヘイビアモデルを作成する。即ち電源回路モデル５０や階調電圧生成回路モデル６０から論理「１」が出力されていないと動作を開始しないようなモデルに、データドライバモデル２０や走査ドライバモデル３０を作成する。こうすることで、パワーオンシーケンスなどのアナログ制御動作が、論理シミュレーションで検証可能になる。
【００５４】
なお図３、図４では、ロジック回路モデル７０として、ロジック回路（ゲートアレイ）のネットリストを使用している。即ちロジック回路（図１の５４０）は、アナログ要素を含まず、ネットリストをそのままVerilog等の論理シミュレータに入力できる。またロジック回路の構成、動作は、仕様により随時変更される。従って、ロジック回路モデル７０については、ロジック回路のネットリストをそのまま使用してVerilog等の論理シミュレーションを行うようにする。こうすることでシミュレーション精度を向上できると共に、様々な仕様の表示ドライバに対して本実施形態の検証シミュレーション手法を容易に適用できるようになる。なお内部インターフェース回路モデル８０についても、少なくともその一部に内部インターフェース回路のネットリストを使用するようにしてもよい。
【００５５】
３．内部レジスタを利用したシミュレーション
図５にデータドライバ５５０、階調電圧生成回路６１０の詳細な構成例を示す。データドライバ５５０は、各データ線（ＳＳ１、ＳＳ２・・・）毎に設けられたドライバセル５５２を含む。そしてこのドライバセル５５２は、データラッチ＆変換回路５５４、制御回路５５６、Ｄ／Ａ変換回路５５８、オペアンプ部５６０、出力回路５６２を含む。
【００５６】
データラッチ＆変換回路５５４（広義にはデータラッチ回路）は、表示メモリ５２０からの階調データＧＤ１［５：０］をラッチする。またデータラッチ＆変換回路５５４はＲＧＢ反転処理を行う。即ちＲＧＢデータの並びを、Ｒ、Ｇ、Ｂの順の並びからＢ、Ｇ、Ｒの順の並びに変更する処理などを行う。これにより、実装形態が異なる様々なタイプの表示パネルに対応できるようになる。
【００５７】
制御回路５５６は、Ｄ／Ａ変換回路５５８、オペアンプ部５６０、出力回路５６２に対する各種の制御信号を生成したり、階調データに対するデータ変換処理を行う。具体的には、Ｄ／Ａ変換回路５５８、オペアンプ部５６０、出力回路５６２への制御信号を用いて、パワーセーブ処理を行ったり、階調データに対する極性反転処理、減色モード処理を行う。例えば極性反転処理では、正極性期間で「６３」、「６２」、「６１」の階調データを、負極性期間では例えば「０」、「１」、「２」に設定する。また減色モードでは、階調データにより表現される表示色数を例えば８色に切り替える処理を行う。
【００５８】
Ｄ／Ａ変換回路５５８はデジタルの階調データをアナログのデータ電圧にＤ／Ａ変換する回路である。具体的には階調電圧生成回路６１０からの階調電圧の中から、デジタルの階調データに対応する電圧を選択することで、Ｄ／Ａ変換を実現する。
【００５９】
オペアンプ部５６０は、データ信号（データ電圧）のインピーダンス変換処理を行う。このオペアンプ部５６０は、例えばオペアンプＯＰ（演算増幅器）、スイッチング素子ＳＷを含む。例えばスイッチング素子ＳＷがオンになると、Ｄ／Ａ変換回路５５８によりデータ線ＳＳ１が直接駆動されるＤＡＣ駆動が行われる。これにより、ＤＡＣ駆動や、オペアンプ＋ＤＡＣ駆動が実現される。
【００６０】
出力回路５６２はデータ線ＳＳ１の電圧設定などを行う。例えば表示パネルの表示オフコマンドが入力された場合に、Ｄ／Ａ変換回路５５８やオペアンプ部５６０を用いてデータ線ＳＳ１の電圧を設定すると、電荷の充放電に時間がかかるため、データ線ＳＳ１の電圧がローレベル又はハイレベルに設定されるのに長時間を要してしまう。そこで、このような場合には、出力回路５６２が直接にデータ線ＳＳ１の電圧をローレベル又はハイレベルに設定する。このようにすれば、表示パネルの表示オフコマンドが入力された場合に、表示パネルを直ぐに白表示（ノーマリーホワイト液晶の場合）等にすることが可能になる。
【００６１】
階調電圧生成回路６１０（γ補正回路）は、電圧分割回路６１２（選択用電圧生成回路）、階調電圧選択回路６１４を含む。電圧分割回路６１２は、電源回路５９０（図１参照）で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、分割電圧ＶＳ０〜ＶＳ２５５（選択用電圧）を出力する。具体的には電圧回路６１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、分割電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路６１４は、ロジック回路５４０（図１参照）により調整レジスタ６１６に設定された階調特性の調整データに基づいて、分割電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。
【００６２】
さて図５のデータドライバ５５０や階調電圧生成回路６１０はアナログ回路を含む。また階調電圧生成回路６１０により生成される階調電圧やデータ線ＳＳ１に出力されるデータ電圧は、アナログ値であり、デジタル論理シミュレーションでは表現できない。
【００６３】
そこで本実施形態では、データドライバ５５０や階調電圧生成回路６１０を、Verilogのビヘイビアモデルなどによりモデル化して、シミュレーション処理を行うようにしている。
【００６４】
具体的には図６に示すように、各データ線毎に６ビット（広義にはＮビット。Ｎ＞２）のデータ信号のデータ（バイナリデータ）を、データドライバモデル２０から表示パネルモデル９０に入力するシミュレーション処理を行う。即ち実回路レベルのデータ線を介さずに、各データ線毎に６ビットのデータ信号のデータを表示パネルモデル９０に入力するようにする。このようにすれば、Verilogのようなデジタル論理シミュレーションを用いて、表示ドライバの検証を行うことが可能になり、表示ドライバの実動作に近い動作検証が可能になる。
【００６５】
更に具体的には図６に示すように、データドライバモデル２０に仮想的な内部レジスタ２２を設ける。この内部レジスタ２２は、各データ線毎に設けられる６ビット（Ｎビット）のレジスタである。
【００６６】
そして表示メモリモデル４０からの６ビット（Ｎビット）の階調データを、各データ線毎に設けられた各内部レジスタ２２に格納し、格納された６ビットの階調データをデータ信号のデータとして、表示パネルモデル９０に入力するシミュレーション処理を行う。具体的には表示パネルモデル９０が、データドライバモデル２０の内部レジスタ２２のデータを参照する形態で、各データ線毎に６ビットのパラレルデータをデータドライバモデル２０から表示パネルモデル９０に転送する。このようなデータの参照による転送は、Verilog記述を利用して容易に実現できる。
【００６７】
図６において表示パネルモデル９０は、データキャプチャ部９２、極性反転部９４、画像データファイル作成部９６を含む。
【００６８】
ここでデータキャプチャ部９２は、表示パネルの全ての画素分の内部レジスタ（全ての画素に対応する内部レジスタ）を有している。そして表示ドライバモデル１０からの走査信号ＧＳ１のデータが「１」から「０」に変化すると、データキャプチャ部９２に設けられた全画素分の内部レジスタのうち、ＧＳ１に対応する内部レジスタに対して、データドライバモデル２０の内部レジスタ２２からのデータ（パラレルの階調データ）を格納してキャプチャする。同様に、表示ドライバモデル１０からの走査信号ＧＳ２のデータが「１」から「０」に変化すると、データキャプチャ部９２に設けられた全画素分の内部レジスタのうち、ＧＳ２に対応する内部レジスタに対して、データドライバモデル２０の内部レジスタ２２からのデータを格納してキャプチャする。
【００６９】
極性反転部９４は、表示ドライバモデル１０からの信号ＦＲ（極性反転信号）に基づいて、データキャプチャ部９２の内部レジスタに格納されたデータに対して極性反転処理を行う。即ち信号ＦＲの極性を判定してデータ（画像データ）の正転／反転処理を行う。そして画像データファイル作成部９６は、表示ドライバモデル１０からの信号ＶＳＹＮＣ（垂直同期信号）をトリガとして、画像データファイル１６０を生成して出力する。
【００７０】
図７に、図６のシミュレーション処理のフローチャートを示す。まず表示メモリモデル４０が階調データを出力する（ステップＳ１）。すると、Ｄ／Ａ変換回路やオペアンプ部用の制御信号をトリガとして、階調データを、データドライバモデル２０の内部レジスタ２２に格納する（ステップＳ２）。
【００７１】
次に内部レジスタ２２に格納された階調データに対してＲＧＢ反転処理、極性反転処理、減色モード処理などの変換処理を実行する（ステップＳ３）。即ち図５のデータラッチ＆変換回路５５４で行われるＲＧＢ反転処理（ＲＧＢからＢＧＲに変換する処理）や、制御回路５５６で行われる極性反転処理、減色モード（８色モード）処理を実行する。そして変換処理後の階調データを、データ線出力端子に出力せずに内部レジスタ２２に格納する（ステップＳ４）。そして内部レジスタ２２を介して階調データを表示パネルモデル９０に渡す。
【００７２】
図６、図７の手法によれば、仮想的な内部レジスタ２２を設けるだけで、データドライバのアナログ動作を擬似的にシミュレーションできる。従って図３、図４に示すような実装イメージでのシステムシミュレーションを、Verilogなどのデジタル論理シミュレーションを用いて実現できる。従って、簡素なモデルを使用しながらも、アナログ制御動作などをデジタル論理シミュレーションで検証できるようになり、検証効率を向上できる。
【００７３】
４．ソケットモデルを利用したシミュレーション
図６、図７の手法では、データドライバモデル２０として内部レジスタ２２を用いた簡素なモデルを使用できるという利点がある。しかしながら、データドライバの実回路のネットリストを使用していないため、検証精度の点で劣るという不利点がある。即ち、ビヘイビアモデル自身が疑似モデルである以上、設計者が表示ドライバの動作仕様を誤認したり、誤った動作モデルを作成してしまう可能性があり、検証の正当性を十分に保証できないという不利点がある。
【００７４】
一方、データドライバなどのアナログブロックの動作モデルを、アナログ記述言語ＡＨＤＬにより作成する手法も考えられる。この手法では、アナログブロックがアナログ的な振る舞いをするようになるため、アナログ動作の作り込みについては問題はなくなるが、モデルである以上、仕様の誤認という問題は残ってしまう。また図３、図４に示すようなシステムシミュレーションを実現しようとした場合に、検証シミュレーションの形態を、デジタル論理シミュレーションからミックス・シグナルシミュレーションに切り替えなければならなくなる。そしてミックス・シグナルシミュレーションは、シミュレーション時間が膨大になるため、表示ドライバの全てのファンクションを検証するのには不向きである。
【００７５】
そこで図８で説明する手法では、アナログブロックをデジタル論理シミュレーション用のネットリストで構成し、本来はアナログ値として扱われるべき階調電圧をシリアルデータとして扱うことで、表示ドライバの全体的なシステムシミュレーションをデジタル論理シミュレーションで実現している。
【００７６】
具体的にはデータドライバなどのアナログブロック全体をモデル化するのではなく、必要最小限のアナログ回路だけをモデル化する手法（部分モデル化）を採用する。アナログブロックといえども、内部の制御回路等はロジック回路で構成されているため、その部分はスケマチックより出力されたVerilogのネットリストを使用し、必要最小限のアナログ回路についてだけ擬似的な動作モデルを作成する。こうすれば、アナログモデルの単位が小さくなるため、仕様を誤認してモデル動作記述を行ってしまう確率も低くなり、検証精度を向上できる。
【００７７】
例えば図５のデータドライバ５５０において、オペアンプ部５６０のオペアンプＯＰだけをVerilogのビヘイビアモデルで記述してシミュレーションを実行し、その他の回路（データラッチ＆変換回路、制御回路、Ｄ／Ａ変換回路、出力回路等）については、スケマチックより出力したVerilogのネットリストとVerilogのライブラリを使用してシミュレーションを実行する。この手法によれば、データドライバ５５０の内部の制御回路については、設計者が意図した動作を確実に行うようになるため、モデルに起因する異常動作はほとんど生じなくなり、検証精度を向上できる。
【００７８】
また、前述のように、階調電圧生成回路６１０からの階調電圧は、Verilogのデジタル論理シミュレーションでは表現できない。そこで階調電圧のデータとしてシリアルデータのフォーマットを使用して、データドライバモデル２０から出力できるようにするために、ソケットモデル１１０というモデルを導入する。そしてシリアルの階調電圧データをソケットモデル１１０内において階調電圧数分だけ生成し、そのシリアルの階調電圧データをラダー抵抗モデルを介して階調電圧生成回路モデル６０（γモデル）に供給する（仮想接続）。階調電圧生成回路モデル６０はデータドライバモデル２０に対して階調電圧を供給しているため、データドライバモデル２０は、階調電圧生成回路モデル６０からのシリアルの階調電圧データをハンドリングできる。そこで、階調電圧生成回路モデル６０から供給されたシリアル階調電圧データを、階調データに基づいてデータドライバモデル２０内において選択し、ソケットモデル１１０内でシリアル／パラレル変換を行い、表示パネルモデル９０に供給する。
【００７９】
具体的には図８に示すように、表示ドライバモデル１０と表示パネルモデル９０との間に仮想的に設けられたソケットモデル１１０が用意される。このソケットモデル１１０（仮想接続モデル）は、表示ドライバモデル１０と表示パネルモデル９０を仮想的に接続するモデルである。
【００８０】
そしてソケットモデル１１０により生成されたシリアルの階調電圧データを階調電圧生成回路モデル６０を介してデータドライバモデル２０に入力する。そしてデータドライバモデル２０からのシリアルのデータをソケットモデル１１０に入力してパラレルのデータに変換し、変換により得られたパラレルのデータをデータ信号のデータとして表示パネルモデル９０に入力するシミュレーション処理を行う。
【００８１】
例えば図８においてソケットモデル１１０は、シフト用クロック生成部１１２、クロック数カウント部１１４、シリアル階調電圧データ生成部１１６、シリアル／パラレル変換部１１８、内部レジスタ１２０を含む。シフト用クロック生成部１１２はシフト用クロックを生成し、クロック数カウント部１１４は、シフト用クロックのクロック数をカウントする。シリアル階調データ生成部１１６は、クロック数カウント部１１４からのカウント値に基づいて動作し、シリアルの階調電圧データを生成する。即ち階調電圧Ｖ０〜Ｖ６３の各々に対応するバイナリのシリアル階調電圧データを生成する。例えば階調電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３に対応するシリアル階調電圧として、各々、（００００００）、（０００００１）、（００００１０）、（０００００１１）などを生成する。そして生成されたシリアル階調電圧データの各々を、Ｖ０〜Ｖ６３のノードの各々に供給する。これはVerilogを利用した仮想接続により実現できる。
【００８２】
ネットリストで構成されるＤ／Ａ変換回路５５８は、表示メモリモデル４０からの階調データに基づいて、Ｖ０〜Ｖ６３のノードのうち階調データに対応するノードを選択する。例えば正極性期間では、階調データが「６３」である場合にはＶ６３のノードが選択され、階調データが「６２」である場合にはＶ６２のノードが選択される。一方、極性反転の負極性期間では、階調データが「６３」である場合にはＶ０のノードが選択され、階調データが「６２」である場合にはＶ１のノードが選択される。そして、選択されたノードに供給されているシリアル階調電圧データが、Ｄ／Ａ変換回路５５８、オペアンプ部５６０、出力回路５６２を介してデータ線に出力され、ソケットモデル１１０に再入力される。
【００８３】
ソケットモデル１１０のシリアル／パラレル変換回路１１８は、クロック数カウント部１１４からのカウント値に基づいて動作し、データ線に出力されたシリアル階調電圧データのシリアル／パラレル変換を行い、６４階調のパラレルデータに復元する。そして得られたパラレルデータは内部レジスタ１２０に格納される。そして内部レジスタ１２０に格納されたパラレルデータは、図６、図７で説明した手法と同様の手法で、ソケットモデル１１０から表示パネルモデル９０に転送される。即ち表示パネルモデル９０が内部レジスタ１２０を参照することで、内部レジスタ１２０のパラレルデータが、表示パネルモデル９０のデータキャプチャ部９２に設けられた内部レジスタに格納される。
【００８４】
なお、図８では、クロック数カウント部１１４からのカウント値に基づいて、シリアル階調電圧データ生成部１１６とシリアル／パラレル変換部１１８が動作する。このようにすれば、シリアル階調電圧データ生成部１１６とシリアル／パラレル変換部１１８が同期して動作するようになり、適正なシリアル／パラレル変換を実現できる。即ちシリアル／パラレル変換部１１８は、データドライバモデル２０からのシリアルデータの区切り（シリアル階調電圧データと次のシリアル階調電圧データとの区切り）を適正に判断して、シリアル／パラレル変換を行えるようになる。
【００８５】
図８の手法によれば、データドライバモデル２０の回路は、オペアンプなどの一部の回路を除いて、ネットリストにより構成される。従って、アナログ動作モデルの不具合を原因とするシミュレーションの誤動作を効果的に防止できる。また階調電圧データの信号を、階調電圧生成回路からデータドライバの回路を通った信号として観測できるため、階調電圧生成回路やデータドライバを実回路レベルで正確に検証できるようになる。
【００８６】
例えば表示パネルの表示オフコマンドが入力されると、出力回路５６２は、データ線ＳＳ１の電圧を直接にローレベル又はハイレベルに設定する動作を行う。この出力回路５６２の動作については、図６、図７の手法により検証することは難しい。
【００８７】
これに対して図８の手法では、シリアル階調電圧データが、Ｖ０〜Ｖ６３のノードからＤ／Ａ変換回路５５８、オペアンプ部５６０、出力回路５６２を介してデータ線に出力される。従って、表示オフコマンドの入力時における出力回路５６２の動作についても正確に検証できるようになり、検証精度を向上できる。
【００８８】
なお図９（Ａ）に示すように、シリアル階調電圧データの作成時において、シリアル階調電圧データに対して付加データを付加するようにしてもよい。即ちシリアルデータとして、シリアル階調電圧データの他に付加データを準備し、シリアル階調電圧データと付加データとを合わせたパケットデータをソケットモデル１１０内にて生成する。具体的にはシリアル階調電圧データ生成部１１６がパケットデータを生成する。この場合の付加データは、例えばＲＧＢ識別データや極性反転識別データの少なくとも１つを含むことができる。ここでＲＧＢ識別データは、シリアル階調電圧データがＲ、Ｇ、Ｂデータのいずれなのかを識別するためのデータである。また極性反転識別データは、極性反転の正極性と負極性を識別するためのデータである。
【００８９】
そしてソケットモデル１１０からのシリアルの階調電圧データと付加データを、階調電圧生成回路モデル６０を介してデータドライバモデル２０に入力し、ソケットモデル１１０において付加データを分離するシミュレーション処理を行う。即ち、生成されたシリアルデータ（シリアル階調電圧データ及び付加データ）は、Ｖ０〜Ｖ６３のノードからＤ／Ａ変換回路５５８、オペアンプ部５６０、出力回路５６２を介してデータ線に出力されて、ソケットモデル１１０に取り込まれる。そしてソケットモデル１１０内においてパケット解析が行われ、シリアルデータから階調電圧データと付加データが分離される。そして分離された付加データに基づいて、階調電圧データに対する種々の変換処理（ＲＧＢ分離処理、極性反転処理）が行われる。
【００９０】
例えば図９（Ｂ）に示すように、低温ポリシリコンパネル（以下、ＬＴＰＳパネルと呼ぶ）では、表示ドライバ５１０側において、データ信号へのＲ、Ｇ、Ｂデータの多重化処理が行われ、表示パネル５１２側において、多重化されたＲ、Ｇ、Ｂデータが分離される。具体的には、スイッチング信号ＳＭ１Ｒ、ＳＭ１Ｇ、ＳＭ１Ｂによってオン、オフ制御されるスイッチング素子ＴＭ１Ｒ、ＴＭ１Ｇ、ＴＭ１Ｂ（トランジスタ）により、データ線ＳＳ１のデータ信号に対してＲ、Ｇ、Ｂデータが時分割に多重化される。そしてスイッチング信号ＳＤ１Ｒ、ＳＤ１Ｇ、ＳＤ１Ｂによってオン、オフ制御されるスイッチング素子ＴＤ１Ｒ、ＴＤ１Ｇ、ＴＤ１Ｂ（トランジスタ）により、多重化されたＲ、Ｇ、Ｂデータが分離されて、Ｒ、Ｇ、Ｂの各画素の供給される。
【００９１】
このようなＬＴＰＳパネルにおいては、付加データであるＲＧＢ識別データを用いることで、多重化処理や分離処理の動作についても検証が可能になる。具体的には図９（Ｃ）に示すように、ソケットモデル１１０内に、シリアル／パラレル変換部１１８の代わりにシリアル／パラレル変換＆分離部１１９を設け、内部レジスタ１２０の代わりにＲ用、Ｇ用、Ｂ用の内部レジスタ１２０Ｒ、１２０Ｇ、１２０Ｂを設ける。そしてシリアル／パラレル変換＆分離部１１９がシリアルデータから付加データを分離する。そして付加データのＲＧＢ識別データがＲデータを示していた場合には、その付加データと対となる階調電圧データをＲ用の内部レジスタ１２０Ｒに格納する。同様に、付加データのＲＧＢ識別データがＧデータ、Ｂデータを示していた場合には、その付加データと対となる階調電圧データをＧ用、Ｂ用の内部レジスタ１２０Ｇ、１２０Ｂに格納する。
【００９２】
また表示パネルモデル９０（データキャプチャ部）にもＲ用、Ｇ用、Ｂ用の内部レジスタ９３Ｒ、９３Ｇ、９３Ｂを設ける。そしてソケットモデル１１０の内部レジスタ１２０Ｒ、１２０Ｇ、１２０Ｂに格納された階調電圧データ（パラレルデータ）は、各々、表示パネルモデル９０の内部レジスタ９３Ｒ、９３Ｇ、９３Ｂに転送されて格納される。この場合に、内部レジスタ９３Ｒ、９３Ｇ、９３Ｂのいずれに階調電圧データを格納するかは、図９（Ｂ）のスイッチング信号ＳＤ１Ｒ、ＳＤ１Ｇ、ＳＤ１Ｂを用いることで実現できる。なお付加データである極性反転識別データは、例えば表示パネルモデル９０が図６に示すような極性反転部９４を有していない場合等に、有効利用できる。即ちこの場合には、付加データに含まれる極性反転識別データに基づいて、付加データと対となる階調電圧データの極性反転処理を行えばよい。
【００９３】
５．表示パネルモデル
本実施形態の表示パネルモデル９０では、表示ドライバモデル１０から入力されたデータを表示画像データに変換する処理が行われる。例えば図１０に示すように、表示パネルモデル９０が、表示ドライバモデル１０からのシミュレーション結果であるデータ信号ＳＳ１、ＳＳ２、ＳＳ３・・・のデータと走査信号ＧＳ１、ＧＳ２・・・のデータを受ける。そしてこれらのデータに基づいて、表示パネルの各画素（データ信号と走査信号で特定される画素）での画像データを求め、求められた各画素での画像データを含む画像データファイル１６０を作成する。即ち図１０に示すように表示パネルイメージの画像ダンプファイルを作成する。
【００９４】
より具体的には図１０のＡ１、Ａ２に示すように、走査ドライバモデル３０からの走査信号の立ち下がりエッジをトリガとして、表示パネルモデル９０の内部レジスタが、階調データである画像データＲ［５：０］、Ｇ[５：０］、Ｂ［５：０］を表示ドライバモデル１０から取り込む。次に、コモン信号（信号ＦＲ）の極性（正極性、負極性）を判断して、内部レジスタに取り込まれた画像データの正転／反転処理を行う。次に、垂直同期信号（信号ＶＳＹＮＣ）をトリガとして、画像データファイル１６０を作成して、出力する。
【００９５】
図１１に画像データファイル１６０の一例を示す。なお本実施形態の画像データファイル１６０は図１１のフォーマットに限定されず、種々の変形実施が可能である。
【００９６】
図１１の画像データファイル１６０は、ＰＰＭ（Portable Pix Map）と呼ばれるＡＳＣＩＩ形式で最も簡単な画像フォーマットのファイルである。具体的には画像データファイル１６０は、フォーマット識別子（Ｐ１：２値ＡＳＣＩＩ、Ｐ２：グレースケールＡＳＣＩＩ、Ｐ３：フルカラーＡＳＣＩＩ）、画像サイズ（横、縦）、階調数（最大色調値）、画像データ（１０進の階調値で表されたＲＧＢの画像データ）を含む。そしてシミュレーション終了後に、作成された画像データファイル１６０を、ＵＮＩＸ（登録商標）のユーティリティソフト等を用いてワークステーションの表示装置の画面に画像表示して、表示ドライバの動作検証を行う。このようにすれば、シミュレーション結果を、表示画像という形で視覚的に瞬時に捉えることが可能になる。また複雑な制御信号の全てを波形表示で目視確認しなくても済むため、設計効率を向上できる。また仕様を熟知した設計者でも発見が困難なバグについても、発見が可能になる。また細かな動作仕様を理解していない設計者でも検証作業に携わることが可能になり、作業の分業化が可能になる。
【００９７】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（検証対象デバイス、Ｎビット等）と共に記載された用語（表示ドライバ、６ビット等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【００９８】
また検証シミュレータの構成や検証シミュレーション手法も本実施形態で説明したものに限定されるものでない。例えばシミュレーション結果データを画像データファイルとして出力しない手法や、外部インターフェース回路モデルを利用しない手法を採用してもよい。またシミュレーション手法も、Verilogなどのデジタル論理シミュレーション手法に限定されるものではない。
【図面の簡単な説明】
【００９９】
【図１】検証対象デバイスである表示ドライバの構成例。
【図２】本実施形態の検証シミュレータの構成例。
【図３】本実施形態の検証シミュレータのシミュレーション環境。
【図４】本実施形態の検証シミュレータのシミュレーション環境。
【図５】表示ドライバの詳細な回路構成例。
【図６】内部レジスタを用いるシミュレーション手法の説明図。
【図７】内部レジスタを用いるシミュレーション手法のフローチャート。
【図８】ソケットモデルを用いるシミュレーション手法の説明図。
【図９】図９（Ａ）（Ｂ）（Ｃ）は付加データを用いる手法の説明図。
【図１０】画像データファイルの生成手法の説明図。
【図１１】画像データファイルの例。
【符号の説明】
【０１００】
１０  表示ドライバモデル、２０  データドライバモデル、２２  内部レジスタ、
３０  走査ドライバモデル、４０  表示メモリモデル、５０  電源回路モデル、
６０  階調電圧生成回路モデル、７０  ロジック回路モデル、
８０  内部インターフェース回路モデル、９０  表示パネルモデル、
９２  データキャプチャ部、９３Ｒ、９３Ｇ、９３Ｂ  内部レジスタ、
９４  極性反転部、９６  画像データファイル作成部、１１０  ソケットモデル、
１１２  シフト用クロック生成部、１１４  クロック数カウント部、
１１６  シリアル階調電圧データ生成部、１１８  シリアル／パラレル変換部、
１１９  シリアル／パラレル変換＆分離部、
１２０、１２０Ｒ、１２０Ｇ、１２０Ｂ  内部レジスタ、
１３０  外部インターフェース回路モデル、１５０  テスト入力情報、
１５２  コマンドファイル、１５４  画像データ、１６０  画像データファイル、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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