(57)【特許請求の範囲】
【請求項１】
複数の焼成後の素子本体を準備する工程と、
複数の前記素子本体を、二以上の支持体にそれぞれ形成してある熱可塑性樹脂層の間に挟み込んで配列させる工程と、
前記熱可塑性樹脂を加熱して、前記素子本体相互間の隙間、および／または前記支持体と前記素子本体との隙間を、前記熱可塑性樹脂で埋めて前記支持体間に前記素子本体を保持する工程と、
前記支持体間に保持された前記素子本体の露出端面を研磨する工程と、
を有する積層型電子部品の製造方法。
【請求項２】
前記支持体の少なくとも一方の端面に対して、前記素子本体の露出端面が面一または突き出ている請求項１に記載の積層型電子部品の製造方法。
【請求項３】
前記支持体間に前記素子本体を保持した状態で、研磨後の前記露出端面に露出している内部電極層の端部と接続する端子電極を当該露出端面に形成する工程をさらに有する請求項１または２に記載の積層型電子部品の製造方法。
【請求項４】
前記端子電極を形成した後に、前記支持体間に前記素子本体を保持した状態で、前記素子本体の電気特性を測定する工程を、さらに有する請求項１〜３のいずれかに記載の積層型電子部品の製造方法。
【請求項５】
前記支持体間に隣接して保持される前記素子本体同士が少なくとも一部接触している請求項１〜４のいずれかに記載の積層型電子部品の製造方法。
【請求項６】
前記素子本体の角部が丸みを有している請求項１〜５のいずれかに記載の積層型電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型電子部品の製造方法に係り、さらに詳しくは、割れや欠けが少なく、しかも生産性に優れた積層型電子部品の製造方法に関する。
【背景技術】
【０００２】
積層型電子部品の製造方法では、内部電極層が形成してある素子本体の端面に端子電極を形成する前に、素子本体の端面から内部電極層の端部を確実に露出させて端子電極との接続を図るために、バレル研磨を行うことが知られている（特許文献１）。
【０００３】
しかしながら、素子本体の端面から内部電極層の端部をバレル研磨により露出させようとしても、素子本体の端面に形成された内部電極層の電極端凹部に、バレル研磨による素子本体の削りかすなどが入り込み、内部電極層の端部が素子本体の端面に露出しないなどの問題がある。内部電極層の端部が素子本体の端面から完全に露出しないと、その素子本体の端面に形成される端子電極と内部電極層との接続が不完全になり、必要とする電気特性が得られないおそれがある。
【０００４】
そこで、バレル研磨時間を長くして、内部電極層の端部を、素子本体の端面から完全に露出させようとすると、素子本体への負担が大きくなり、素子本体に割れや欠けが生じ、不良品が増えるおそれがある。
【特許文献１】特開２００４−７９９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような実状に鑑みてなされ、その目的は、割れや欠けが少なく、しかも素子本体の端面から内部電極層の端部を確実に露出させて端子電極との接続が良好で、生産性に優れた積層型電子部品の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る積層型電子部品の製造方法は、
複数の焼成後の素子本体を準備する工程と、
複数の前記素子本体を、二以上の支持体にそれぞれ形成してある熱可塑性樹脂層の間に挟み込んで配列させる工程と、
前記熱可塑性樹脂を加熱して、前記素子本体相互間の隙間、および／または前記支持体と前記素子本体との隙間を、前記熱可塑性樹脂で埋めて前記支持体間に前記素子本体を保持する工程と、
前記支持体間に保持された前記素子本体の露出端面を研磨する工程と、
を有する。
【０００７】
本発明に係る積層型電子部品の製造方法では、素子本体相互間の隙間を当該熱可塑性樹脂で埋めて支持体間に素子本体を保持してあるので、複数の素子本体を同時に良好に保持することができる。そのため、その状態で、素子本体の端面を研磨するために、素子本体の端面が正確に研磨され、端面を平坦化して内部電極層の端部を完全に露出することが可能になる。
【０００８】
内部電極層の端部を完全に露出することができれば、素子本体の端面に形成される端子電極と内部電極層との接続が確実になり、素子本体の電気特性が向上する。たとえば静電容量のバラツキなどを低減することができる。
【０００９】
しかも、研磨に際して、素子本体相互間の隙間を当該熱可塑性樹脂で埋めて支持体間に素子本体を保持してあるので、素子本体に割れや欠けが生じ難い。さらに、素子本体を支持体から取り出す際にも、素子本体に割れや欠けが生じ難い。
【００１０】
好ましくは、前記支持持体の少なくとも一方の端面に対して、前記素子本体の露出端面が面一または突き出ている。さらに好ましくは、支持体の両側の端面に対して、前記素子本体の露出端面が、それぞれ面一または突き出ている。このような構成にすることで、支持体間に素子本体を保持した状態で、素子本体の両側の露出端面を、順次、または同時に研磨することができる。
【００１１】
前記支持体間に前記素子本体を保持した状態で、研磨後の前記露出端面に露出している内部電極層の端部と接続する端子電極を当該露出端面に形成しても良い。素子本体相互間の隙間を当該熱可塑性樹脂で埋めて支持体間に素子本体を保持してあるので、端子電極を形成する際に、素子本体の端面から側面まで端子電極が過度に回り込むことを抑制することができ、端子電極間のショート不良などを防止することができる。
【００１２】
好ましくは、前記端子電極を形成した後に、前記支持体間に前記素子本体を保持した状態で、前記素子本体の電気特性を測定する。支持体間に素子本体を保持した状態で測定を行うことで、測定時のハンドリングが容易になり、一度に多数の素子本体の測定が可能になる。
【００１３】
好ましくは、前記支持体間に隣接して保持される前記素子本体同士が少なくとも一部接触している。素子本体同士が少なくとも一部接触することで、熱可塑性樹脂の加熱時に、素子本体相互間の隙間を当該熱可塑性樹脂で埋め易くなる。また、端子電極を形成する際に、素子本体の端面から側面まで端子電極が過度に回り込むことを抑制することができる。
【００１４】
好ましくは、前記素子本体の角部が丸みを有している。角部の丸みは、たとえば焼成前の素子本体をバレル加工することなどで形成することができる。角部に丸みを持たせることで、仮に素子本体の端面が支持体の端面と面一であったとしても、素子本体の端面に端子電極を形成する際に、素子本体の側面まで適度に端子電極の回り込み部を形成することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を、図面に示す実施形態に基づき説明する。
【００１６】
図１は本発明の一実施形態に係る方法により製造される積層セラミックコンデンサの概略断面図、
図２は図１に示す積層セラミックコンデンサを製造する過程で得られるグリーン積層体の要部断面図、
図３（Ａ）は図２に示すグリーン積層体を切断して焼成後の素子本体を支持体で挟み込んだ状態を示す図、図３（Ｂ）は支持体と素子本体との位置関係を示す概略図、
図４（Ａ）は図３（Ａ）に示すIVＡ−IVA線に沿う要部断面図、図４（Ｂ）および図４（Ｃ）はそれぞれ図４（Ａ）の変形例を示す要部断面図、
図５は素子本体の端面の研磨工程を示す概略図、
図６は研磨工程の必要性を示す要部断面図、
図７は本発明の一実施形態に係る製造方法により得られる積層セラミックコンデンサの概略斜視図である。
【００１７】
まず、本発明の実施形態に係る方法により製造される積層型電子部品の一実施形態として、積層セラミックコンデンサの全体構成について説明する。
【００１８】
図１に示すように、本実施形態に係る積層セラミックコンデンサ２は、素子本体４と、第１端子電極６と第２端子電極８とを有する。素子本体４は、第１内部電極層１２および第２内部電極層１３を有し、第１内側誘電体層１０および第２内側誘電体層１１の間に、これらの内部電極層１２，１３が交互に積層してある。
【００１９】
素子本体４は、その積層方向の両端面に、外側誘電体層１４を有する。交互に積層される一方の第１内部電極層１２は、素子本体４の第１端部の外側に形成してある第１端子電極６の内側に対して電気的に接続してある。また、交互に積層される他方の第２内部電極層１３は、素子本体４の第２端部の外側に形成してある第２端子電極８の内側に対して電気的に接続してある。
【００２０】
第１および第２内側誘電体層１０，１１および外側誘電体層１４の材質は、特に限定されず、たとえばチタン酸カルシウム、チタン酸ストロンチウムおよび／またはチタン酸バリウムなどの誘電体材料で構成される。各内側誘電体層１０，１１の厚みは、特に限定されないが、数μｍ〜数十μｍのものが一般的である。また、外側誘電体層１４からなる外層部の厚みは、特に限定されないが、好ましくは１０〜２００μｍの範囲である。
【００２１】
端子電極６および８の材質も特に限定されないが、通常、Ｎｉ，Ｐｄ，Ａｇ，Ａｕ，Ｃｕ，Ｐｔ，Ｒｈ，Ｒｕ，Ｉｒ等の少なくとも１種、又はそれらの合金を用いることができる。通常は、Ｃｕ，Ｃｕ合金、Ｎｉ又はＮｉ合金等や、Ａｇ，Ａｇ−Ｐｄ合金、Ｉｎ−Ｇａ合金等が使用される。端子電極６および８の厚みも特に限定されないが、通常１０〜５０μｍ程度である。
【００２２】
積層セラミックコンデンサ２の形状やサイズは、目的や用途に応じて適宜決定すればよい。積層セラミックコンデンサ２が直方体形状の場合は、通常、縦（０．２〜５．７ｍｍ）×横（０．１〜５．０ｍｍ）×厚み（０．１〜３．２ｍｍ）程度である。
【００２３】
次に、本発明の一実施形態としての積層セラミックコンデンサ２の製造方法について説明する。
【００２４】
まず、図２に示すグリーン積層体４ａを形成する。このグリーン積層体４ａを形成するために、図２に示すように、第１内部電極パターン１２ａが形成された第１グリーンシート１０ａと、第２内部電極パターン１３ａが形成された第２グリーンシート１１ａとを交互に積層し、グリーン積層体４ａを形成する。
【００２５】
グリーンシート１０ａ，１１ａを形成するための誘電体用ペーストは、通常、セラミック粉末と有機ビヒクルとを混練して得られた有機溶剤系ペースト、または水系ペーストで構成される。本実施形態では、これらのペーストは、有機溶剤系ペーストであることが好ましい。
【００２６】
なお、有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。
【００２７】
内部電極パターン１２ａ，１３ａを形成するための内部電極用ペーストは、各種導電性金属や合金からなる導電材、あるいは焼成後に導電材となる各種酸化物、有機金属化合物、レジネート等と、上記した有機ビヒクルとを混練して調製する。なお、内部電極用ペーストには、必要に応じて、共材としてセラミック粉末が含まれていても良い。共材は、焼成過程において導電性粉末の焼結を抑制する作用を奏する。
【００２８】
グリーンシート１０ａ，１１ａは、上記の誘電体用ペーストを用いたドクターブレード法などで形成される。また、グリーンシート１０ａ，１１ａの各表面に内部電極パターン１２ａ，１３ａを形成するには、上記の内部電極用ペーストを用いてスクリーン印刷などを行えばよい。
【００２９】
グリーン積層体４ａにおける第１グリーンシート１０ａは、最終的には図１に示す第１内側誘電体層１０となる部分であり、第２グリーンシート１１ａは、最終的には図１に示す第２内側誘電体層１１となる部分である。また、第１内部電極パターン１２ａは、最終的には図１に示す第１内部電極層１２となる部分であり、第２内部電極パターン１３ａは、最終的には図１に示す第２内部電極層１３となる部分である。
【００３０】
図２では、図示の容易化のために、グリーン積層体４ａにおける内部電極層１２ａおよび１３ａの積層数を少なく図示してあるが、数層から数百層と自由に設定することができる。
【００３１】
なお、グリーン積層体４ａにおける積層方向Ｚの厚みは、焼成後において、図１に示す素子本体４の厚みに対応する。
【００３２】
図２に示すように、グリーン積層体４ａにおいて、第１内部電極パターン１２ａと第２内部電極パターン１３ａとは、パターン１２ａ，１３ａの長手方向Ｘ（以下、Ｘ軸とも言う）に沿って、半パターンずらしてある直線の繰り返しパターンである。
【００３３】
また、パターン１２ａ，１３ａの長手方向Ｘと積層方向Ｚ（以下、Ｚ軸とも言う）との双方に垂直であるＹ方向（以下、Ｙ軸とも言う）に沿って見れば、第１内部電極パターン１２ａと第２内部電極パターン１３ａとは、同じピッチ長さの分離した直線パターンである。
【００３４】
図２では、グリーン積層体４ａと素子本体要素４ｂとの関係を分かりやすくするために、最終的な切断予定線３０を図示してある。素子本体要素４ｂは、図１に示す素子本体４となる部分である。
【００３５】
本実施形態では、切断予定線３０に沿ってグリーン積層体４ａを切断して、グリーンチップとし、そのグリーンチップを、焼成前にバレル加工し、グリーンチップの角部および稜線部に丸みを持たせる。その後に、それらのグリーンチップに脱バインダ処理および焼成処理を施し、図２に示す焼結後の素子本体４を得る。脱バインダ処理および焼成処理の諸条件は特に限定されないが、焼成温度としては、たとえば１０００〜１４００°Ｃである。なお、焼成前のバレル研磨は行わずに、焼成後の素子本体４に対してバレル研磨を行っても良い。
【００３６】
図３（Ａ）に示すように、焼結後の素子本体４は、焼成前または後のバレル研磨により、角部および稜線部に丸みを有する。これらの素子本体４は、支持体としての支持板３２の内面にそれぞれ形成してある樹脂層３４の間に挟み込んで一列に配列してある。支持板３２は、特に限定されないが、たとえばフェライト、ポリイミド、ＳＵＳなどのように、比較的に剛性があり、１００〜２００℃では熱変形しない材料で構成される。
【００３７】
樹脂層３４は、熱可塑性樹脂で構成され、１００〜２００℃の温度の加熱処理で軟化する樹脂が好ましく、具体的には、ポリウレタン、ポリカーボネート、ポリエチレン、ポロピレンなどの熱可塑性樹脂が好ましい。また、スパッタ処理などのように減圧チャンバ内での処理時にガスなどが発生しない樹脂であることが好ましい。
【００３８】
各支持板３２の内面に付着して形成してある樹脂層３４の厚みｔ１は、素子本体４の幅寸法ｔ０の１／２以下であり、好ましくは１／４〜１／１０である。樹脂層３４は、各支持板３２の内面に、厚みｔ１の樹脂フィルムを接着あるいは溶着することで形成される。熱処理前には、樹脂層３４の厚みｔ１は、面方向に沿って均一である。
【００３９】
素子本体４は、支持板３２の内面に付着してある樹脂層３４の間で、図４（Ａ）〜図４（Ｃ）に示すように、内部電極層１２または１３が露出する端面４ｃまたは４ｄが、支持板３２の少なくとも一方の端面３２ａに対して、面一または突き出るように保持される。
【００４０】
図４（Ａ）に示す例では、素子本体４における内部電極層１２が露出する端面４ｃが支持体３２の一方の端面３２ａに対して、突き出ており、内部電極層１３が露出する端面４ｄは、支持体３２の他方の端面３２ｂに対して面一である。また、図４（Ｂ）に示す例では、素子本体４における内部電極層１２が露出する端面４ｃが支持体３２の一方の端面３２ａに対して面一であると共に、内部電極層１３が露出する端面４ｄは、支持体３２の他方の端面３２ｂに対して面一である。さらに、図４（Ｃ）に示す例では、素子本体４における内部電極層１２が露出する端面４ｃが支持体３２の一方の端面３２ａに対して面一であると共に、内部電極層１３が露出する端面４ｄは、支持体３２の他方の端面３２ｂに対して引っ込んである。
【００４１】
本実施形態では、複数の素子本体４を支持板３２間に列方向に挟み込んだユニットを行方向に複数配列し、それらを、着脱自在な支持枠体で囲み、ひとまとめにしてある。その状態で、これらを、たとえば１００〜２００℃および０．１〜１．０時間の条件で熱処理する。
【００４２】
このような熱処理により、支持板３２の内面に形成してある樹脂層３４が軟化し、素子本体４相互間の隙間、および／または支持体３２と素子本体４との隙間が樹脂で埋められて支持板３２間に素子本体４が固定される。なお、熱処理時には、支持板３２の相互間に加圧力が加わるようにすることが好ましいが、熱処理が終了した後には、素子本体４相互間の隙間が樹脂で埋められて支持板３２間に素子本体４が固定されるので、加圧は必要が無くなる。
【００４３】
次に、本実施形態では、図５に示すように、素子本体４が間に取り付けられた複数の支持板３２の他方の端面３２ｂを研磨用保持板４０に着脱自在に取り付け、素子本体４の端面４ｃを、研磨定盤４４に接触させて研磨する。研磨用保持板４０には、素子本体４が間に取り付けられた複数の支持板３２のみが取り付けられるのでなく、支持枠体と共に、取り付けられていも良い。
【００４４】
なお、研磨の際には、研磨定盤４４を回転させても良いし、研磨定盤４４を直線往復移動させても良い。また、研磨処理に際して、研磨用保持板４０は、研磨定盤４４に対して、反対方向に回転または回動しても良く、さらには公転運動をしても良い。保持板４０の上面には、加圧用マイクロアクチュエータ４２が装着してあっても良く、支持板３２の長手方向に沿って、微妙に研磨定盤４４への加圧力を調整しても良い。図５では、素子本体４の端面４ｃを、支持板３２の端面３２ａから突出させて描いてあるが、素子本体４の端面４ｃと支持板３２の端面３２ａとが面一でも同様にして研磨処理を行うことができる。
【００４５】
研磨手段は、特に限定されず、ラッピング研磨、ポリシング研磨、エッチング研磨、サンドブラストなどが例示される。焼成後の素子本体４で研磨処理前には、素子本体４の端面４ｃには、図６に示すように、内部電極層１２の電極端凹部３９が形成される。これは、素子本体４の焼成時における内部電極層１２，１３と誘電体層１０，１１との収縮挙動の相違に基づくと考えられている。
【００４６】
素子本体４の端面４ｃを、図５に示す研磨定盤４４に接触させて研磨処理を行うことで、素子本体４の端面４ｃが研磨され、電極端凹部３９が無くなり、内部電極層１２の電極端が素子本体４の端面４ｃに対して面一に露出する。図４（Ａ）〜図４（Ｃ）に示す素子本体４の他方の端面４ｄに対しても、上述と同様にして研磨処理を行うことができる。図４（Ａ）および図４（Ｂ）に示す例の場合には、素子本体４を、支持板３２から取り外すことなく、素子本体４の他方の端面４ｄの研磨処理を行うことができる。ただし、図４（Ｃ）に示す例の場合には、素子本体４を支持板３２からいったん取り外し、素子本体４の他方の端面４ｄを支持板３２の他方の端面３２ｂに対して面一または飛び出させてから、研磨処理を行う必要がある。
【００４７】
次に、本実施形態では、素子本体４を支持板３２で挟み込んだ状態で、研磨処理後に、湿式法の一種であるペースト法、あるいは乾式法の一種であるスパッタリング法により、図１および図７に示す第１および第２端子電極６および８を形成する。ペースト法では、素子本体４を支持板３２で挟み込んだ状態で、素子本体４の端面４ｃ，４ｄに順次、図１および図７に示す第１および第２端子電極６および８となる電極ペーストを塗布し、焼き付け処理を行う。焼き付け処理時の温度条件などは、特に限定されない。その後にメッキ法で、電極ペースト膜の上にメッキ膜を積層しても良い。
【００４８】
スパッタリング法で、第１および第２端子電極６および８を形成するには、図４（Ａ）〜図４（Ｃ）に示すように、研磨処理後の素子本体４を支持板３２で挟み込んだ状態で、スパッタリング用チャンバ内に、素子本体４を支持板３２と共に収容し、スパッタリング処理を行う。スパッタリング時には、たとえば銅、ニッケルおよび錫の順でスパッタリングを行い、これらの三層構造の端子電極６および８を形成することができる。端子電極６および８は、スパッタリングにより同時に形成しても良いし、別々に形成しても良い。
【００４９】
図３（Ａ）に示すように、スパッタリング時には、支持板３２の間に一列に配置される素子本体４の相互間の隙間には、加熱処理により樹脂層３４の一部が入り込んでいるために、素子本体４の端面４ｃまたは４ｄから側面まで端子電極が過度に回り込むことを抑制することができ、端子電極間のショート不良などを防止することができる。
【００５０】
また、図３（Ｂ）に示すように、素子本体４の角部３６が丸みを有していることで、仮に素子本体４の端面４ｃが支持板３２の端面３２ａと面一であったとしても、素子本体４の端面４ｃに端子電極を形成する際に、素子本体４の側面まで適度に端子電極の回り込み部を形成することができる。すなわち、図７に示すように、端子電極６および８の回り込み部Ｂを形成することができる。しかも、回り込み部Ｂ同士がつながって短絡不良になることもない。
【００５１】
上述した例では、スパッタリングなどの乾式法で端子電極を形成する場合を例に取り説明したが、ペースト法などの湿式法で端子電極を形成する場合にも同様なことが言える。
【００５２】
本実施形態に係る積層セラミックコンデンサ２の製造方法では、素子本体４相互間の隙間を樹脂層３４で埋めて支持体３２間に素子本体４を保持してあるので、複数の素子本体４を同時に良好に保持することができる。そのため、その状態で、素子本体４の端面４ｃまたは４ｄを研磨するために、素子本体４の端面４ｃが正確に研磨され、端面４ｃを平坦化して内部電極層１２または１３の端部を完全に露出することが可能になる。
【００５３】
内部電極層１２または１３の端部を完全に露出することができれば、素子本体４の端面に形成される端子電極６または８と内部電極層１２または１３との接続が確実になり、素子本体４の電気特性が向上する。たとえば静電容量のバラツキなどを低減することができる。
【００５４】
しかも、研磨に際して、素子本体４の相互間の隙間を樹脂層３４で埋めて支持体３２間に素子本体４を保持してあるので、素子本体４に割れや欠けが生じ難い。さらに、素子本体４を支持体３２から取り出す際にも、素子本体４に割れや欠けが生じ難い。
【００５５】
また、本実施形態では、端子電極６、８を形成した後に、支持体３２間に素子本体４を保持した状態で、素子本体４の電気特性を測定する。支持体３２間に素子本体４を保持した状態で測定を行うことで、測定時のハンドリングが容易になり、一度に多数の素子本体４の測定が可能になる。
【００５６】
また、本実施形態では、図３（Ａ）に示すように、支持体４間に隣接して保持される素子本体４同士が少なくとも一部接触している。素子本体４同士が少なくとも一部接触することで、樹脂層３４の加熱時に、素子本体４相互間の隙間を樹脂で埋め易くなる。また、端子電極６または８を形成する際に、素子本体４の端面４ｃまたは４ｄから側面まで端子電極が過度に回り込むことを抑制することができる。
【００５７】
すなわち、本実施形態に係る製造方法によれば、図７に示すように、正確な寸法精度Ｌ、Ｗ，Ｔ，Ｂを有する積層セラミックコンデンサ２を製造することができる。
【００５８】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。たとえば、本発明の方法は、積層セラミックコンデンサに限らず、その他の積層型電子部品に適用することが可能である。
【図面の簡単な説明】
【００５９】
【図１】図１は本発明の一実施形態に係る方法により製造される積層セラミックコンデンサの概略断面図である。
【図２】図２は図１に示す積層セラミックコンデンサを製造する過程で得られるグリーン積層体の要部断面図である。
【図３】図３（Ａ）は図２に示すグリーン積層体を切断して焼成後の素子本体を支持体で挟み込んだ状態を示す図、図３（Ｂ）は支持体と素子本体との位置関係を示す概略図、である。
【図４】図４（Ａ）は図３（Ａ）に示すIVＡ−IVA線に沿う要部断面図、図４（Ｂ）および図４（Ｃ）はそれぞれ図４（Ａ）の変形例を示す要部断面図である。
【図５】図５は素子本体の端面の研磨工程を示す概略図である。
【図６】図６は研磨工程の必要性を示す要部断面図である。
【図７】図７は本発明の一実施形態に係る製造方法により得られる積層セラミックコンデンサの概略斜視図である。
【符号の説明】
【００６０】
２…  積層セラミックコンデンサ
４…  素子本体
４ａ…  グリーン積層体
４ｂ…  素子本体要素
４ｃ，４ｄ…  端面
６…  第１端子電極
８…  第２端子電極
１０…  第１内側誘電体層
１０ａ…  第１グリーンシート
１１…  第２内側誘電体層
１１ａ…  第２グリーンシート
１２…  第１内部電極層
１２ａ…  第１内部電極パターン
１３…  第２内部電極層
１３ａ…  第２内部電極パターン
３０…  切断予定線
３２…  支持板
３２ａ，３２ｂ…  端面
３４…  樹脂層
４０…  研磨用保持板
４４…  研磨定盤
【図１】
0004561826.tif 000002
【図２】
0004561826.tif 000003
【図３】
0004561826.tif 000004
【図４】
0004561826.tif 000005
【図５】
0004561826.tif 000006
【図６】
0004561826.tif 000007
【図７】
0004561826.tif 000008