(57)【特許請求の範囲】
【請求項１】
メモリ装置であって、記憶状態のスイッチングが可能な記憶構造を備える記憶セルと、第１の電圧及び第２の電圧が逆極性になるようにして、前記記憶構造の第１のノードに前記第１の電圧を印加し、前記記憶構造の第２のノードに前記第２の電圧を印加して、前記記憶セルに、前記記憶構造の前記第１のノードに結合されたアクセス・トランジスタと、前記記憶セルに書き込みを施すプログラミング回路が含まれ、
前記プログラミング回路に、前記アクセス・トランジスタをオンにして、前記アクセス・トランジスタが前記第１の電圧を前記第１のノードに通すようにするための手段と、前記第２のノードに前記第２の電圧を印加して、前記第２の電圧によって、前記アクセス・トランジスタにおけるしきい値電圧損失が補償されるようにするための手段が含まれていることを特徴とする
ている、メモリ装置。
【請求項２】
前記第１の電圧が、正電圧であり、前記第２の電圧が負電圧であることを特徴とする、請求項１に記載のメモリ装置。
【請求項３】
前記第２の電圧が、前記記憶構造の両端における全電圧降下が、前記メモリにおける供給電圧にほぼ等しくなるように、あらかじめ選択されていることを特徴とする、請求項１に記載のメモリ装置。
【請求項４】
前記記憶構造が、前記記憶セルの記憶ノードと前記記憶セルに対するプレート線の間に結合された強誘電性コンデンサであることを特徴とする、請求項１に記載のメモリ装置。
【請求項５】
前記プログラミング回路に、前記第１の電圧が正電圧になるように、前記記憶ノードに前記第１の電圧を印加するための手段と、前記第２の電圧が負電圧になるように、前記プレート線に前記第２の電圧を印加するための手段が含まれることを特徴とする、請求項４に記載のメモリ装置。
【請求項６】
前記第２の電圧の大きさが、前記強誘電性コンデンサの両端における全電圧降下が、メモリ装置における供給電圧にほぼ等しくなるように、あらかじめ選択されることを特徴とする、請求項５に記載のメモリ装置。
【請求項７】
前記第１の電圧の印加手段に、アクセス・トランジスタが含まれており、前記大きさが、前記アクセス・トランジスタにおける電圧損失に則して、あらかじめ選択されるようになっていることを特徴とする、請求項６に記載のメモリ装置。
【請求項８】
メモリ装置における記憶セルへの書き込み方法であって、前記記憶セルにおける記憶構造の第１のノードに第１の電圧を印加するステップと、前記第１の電圧との極性が逆になるようにして、第２の電圧を前記記憶構造の第２のノードに印加するステップが含まれ、
前記記憶セルに、前記記憶構造の前記第１のノードに結合されたアクセス・トランジスタが含まれ、
前記第１及び第２の電圧の印加ステップに、前記アクセス・トランジスタをオンにして、前記アクセス・トランジスタが前記第１の電圧を前記第１のノードに通すようにするステップと、前記第２のノードに前記第２の電圧を印加して、前記第２の電圧によって、前記アクセス・トランジスタにおけるしきい値電圧損失が補償されるようにするステップが含まれていることを特徴とする、
方法。
【請求項９】
前記第１の電圧が正電圧であり、前記第２の電圧が負電圧であることを特徴とする、請求項８に記載の方法。
【請求項１０】
前記記憶構造の両端における全電圧降下が、記憶装置における供給電圧にほぼ等しくなるように、前記第２の電圧を選択するステップが含まれることを特徴とする、請求項８に記載の方法。
【請求項１１】
前記記憶構造が、前記記憶セルの記憶ノードと前記記憶セルに対するプレート線の間に結合された強誘電性コンデンサであることを特徴とする、請求項８に記載の方法。
【請求項１２】
前記第１及び第２の電圧印加ステップに、前記第１の電圧が正電圧になるように、前記記憶ノードに前記第１の電圧を印加するステップと、前記第２の電圧が負電圧になるように、前記プレート線に前記第２の電圧を印加するステップが含まれることを特徴とする、請求項１１に記載の方法。
【請求項１３】
前記強誘電性コンデンサの両端における全電圧降下が、前記メモリ装置における供給電圧にほぼ等しくなるように、前記第２の電圧の大きさを選択するステップが含まれることを特徴とする、請求項１２に記載の方法。
【請求項１４】
前記選択するステップに、前記記憶セルのアクセス・トランジスタにおける電圧損失に則して、前記大きさを選択するステップが含まれることを特徴とする、請求項１３に記載の方法。
【請求項１５】
メモリ装置であって、
アクセス・トランジスタに結合された記憶ノードとプレート線に結合されたノードとを備える記憶構造と、
前記アクセス・トランジスタによって生じる正電圧の損失の量を補償するために負電圧の大きさが選択されるように、前記アクセス・トランジスタをオンにして、前記正電圧を前記記憶ノードに通し、前記プレート線に負電圧を印加して、前記記憶構造に書き込みを施すプログラミング回路と
が含まれている、メモリ装置。
【請求項１６】
前記負電圧によって、前記アクセス・トランジスタにおけるしきい値電圧損失が補償されることを特徴とする、請求項１５に記載のメモリ装置。
【請求項１７】
前記負電圧の大きさが、前記記憶構造の両端における全電圧降下が、前記メモリにおける供給電圧にほぼ等しくなるように、選択されることを特徴とする、請求項１６に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ランダム・アクセス・メモリの分野に関するものである。とりわけ、本発明は、メモリ・セルにおける記憶状態を強化できるメモリ装置および記憶セルへの書き込み方法に関するものである。
【０００２】
【従来の技術】
典型的なランダム・アクセス・メモリには、記憶セル・アレイが含まれている。各記憶セルには、一般に、記憶状態を変化させることが可能な記憶構造が含まれている。例えば、強誘電性ランダム・アクセス・メモリ（ＦｅＲＡＭ）の記憶セルには、一般に、蓄積されている電荷の極性を変化させることが可能な強誘電性コンデンサが含まれている。
【０００３】
記憶セルの記憶状態は、一般に、その論理状態をあらわしている。記憶セルは、通常、その記憶状態を変更するプログラミング電圧を印加することによって書き込まれる。たとえば、ＦｅＲＡＭ記憶セルは、通常、その強誘電性コンデンサの電荷極性を変更するプログラミング電圧を印加することによって書き込まれる。
【０００４】
通常、読み取り操作中にその記憶状態を識別できる確率を高める記憶セルを設けることが望ましい。あいにく、記憶セルへのアクセスに用いられる記憶セルの構造は、その記憶状態の識別可能性を低下させる可能性がある。例えば、ＦｅＲＡＭ記憶セルの場合、プログラミング電圧は、通常、アクセス・トランジスタを介して強誘電性コンデンサに印加される。あいにく、アクセス・トランジスタは、通常、強誘電性コンデンサに達するプログラミング電圧量を低下させ、その結果、それが蓄積する電荷量が制限されることになる。
【０００５】
プログラミング中における、こうした電圧低下を回避するための先行技術による方法の１つは、プログラミング中に、ブーストされた電圧レベルを用いることであった。典型的な先行技術によるＦｅＲＡＭセルのプログラミングにおいて、例えば、通常、記憶セルのアクセス・トランジスタには、電源レベル電圧（ＶDD）が印加され、アクセス・トランジスタの制御ゲートには、ブーストされた電源レベル電圧（ＶPP）が印加される。
【０００６】
【発明が解決しようとする課題】
一般に、最大量の電荷がアクセス・トランジスタを通って、強誘電性コンデンサに到達できるようにするため、ＶPPは、しきい値電圧（ＶTH,be）だけＶDDを超える。あいにく、高レベルのＶPPは、アクセス・トランジスタのゲート構造に損傷を与え、その結果、メモリの信頼性を低下させ、耐用年数を短縮することになる可能性がある。他のタイプのメモリにおいても同様の問題に遭遇する可能性がある。
本発明は、記憶セル構造に損傷を与えるレベルまで電圧をブーストする（boosting voltage,電圧を上げる）ことなく、記憶状態を強化するための機構を備えた、メモリ装置およびメモリ装置における記憶セルへの書き込み方法が開示される。
【０００７】
【課題を解決するための手段】
本教示による記憶セルには、記憶状態のスイッチングが可能な記憶構造が含まれている。本教示によるメモリ装置には、第１の電圧と第２の電圧の極性が逆になるようにして、記憶構造の第１のノードに第１の電圧を印加し、記憶構造の第２のノードに第２の電圧を印加することによって、記憶セルに書き込みを施すための手段が含まれている。第２の電圧の大きさは、プログラミング中に、記憶構造に印加される電圧全体を増強するように選択されている。
【０００８】
本発明の他の特徴及び利点については、後続の詳細な説明から明らかになるであろう。
本発明は、その代表的実施態様に関して詳細に記載され、図面により参照される。
【０００９】
【発明の実施の形態】
図１には、本教示によるメモリ１００の実施態様の１つが示されている。図示のメモリ１００は、強誘電性ランダム・アクセス・メモリ（ＦｅＲＡＭ）である。本教示は、それにもかかわらず、他のタイプの記憶構造を用いた他のタイプのメモリに適用可能である。例としては、ＤＲＡＭが含まれる。
【００１０】
メモリ１００には、図示の記憶セル１０のような記憶セルのアレイが含まれている。記憶セル１０には、その記憶構造及びアクセス・トランジスタＭ０として強誘電性コンデンサ１２が含まれている。メモリ１００における残りの記憶セル（図示せず）は、同様に構成することが可能である。
【００１１】
メモリ１００には、プログラミング回路４０も含まれている。プログラミング回路４０は、記憶セル１０に結合されたビット線２０に電圧ＶBLを印加し、記憶セル１０に結合された語線２２に電圧ＶWLを印加し、記憶セル１０に結合されたプレート線２４に電圧ＶPLを印加することによって、記憶セル１０をある論理状態にプログラムする。
【００１２】
強誘電性コンデンサに充電すると、プログラミング回路４０は、電圧ＶBL、ＶWL、及び、ＶPLを発生し、強誘電性コンデンサ１２の両端に、逆極性の電圧が印加されるようにする。実施態様の１つでは、プログラミング回路４０は、プログラミング中に、記憶ノード３０に正電圧を印加し、プレート線２４にわずかな負電圧を印加する。これらの電圧は、プログラミング中に、強誘電性コンデンサ１２の両端に印加される電圧ＶFEの量を増強するように選択される。
【００１３】
プレート線２４に印加されるわずかな負電圧の大きさは、アクセス・トランジスタＭ０によって生じる電圧損失量を補償するため、あらかじめ選択することが可能である。アクセス・トランジスタＭ０によって生じる電圧損失は、本体効果（body effect）によって増大する可能性があり、測定または他の方法によって求めることが可能である。
【００１４】
図２には、ある実施態様における記憶セル１０に対するプログラミング操作が示されている。プログラミング操作、すなわち、書込み操作中、プログラミング回路４０は、図示のように、電圧ＶWL及びＶBL及びＶPLを発生する。また、記憶ノード３０における電圧ＶSN、及び、強誘電性コンデンサ１２の両端に印加される、結果生じる全電圧ＶFEも示されている。
【００１５】
時間ｔ１以前においては、プログラミング回路４０は、電圧ＶWL及びＶBL及びＶPLをほぼゼロ・レベルに維持する。時間ｔ１になると、プログラミング回路４０は、ＶWLをＶPPまで上昇させ、ＶBLをＶDDまで上昇させる。実施態様の１つでは、ＶPPは、約２．０ボルトであり、ＶDDは、約１．５ボルトである。
【００１６】
時間ｔ１以後、ＶSN及びＶFEは、両方とも、ＶPP−ＶTH、beまで上昇する。実施態様の１つでは、ＶTH、beは、約０．６５ボルトである。従って、時間ｔ１以後、ＶSN及びＶFEは、両方とも、２．０−０．６５＝約１．３５ボルトまで上昇する。
【００１７】
時間ｔ２において、プログラミング回路４０は、ＶPLをＶDD（実施態様の１つでは、約１．５ボルト）まで上昇させる。この結果、時間ｔ２以後、ＶFEは、約−０．１５ボルトまで低下する。プログラミング回路４０は、プレート線２４に結合された他の記憶セルに対するプログラミング操作に備えて、時間ｔ２において、ＶPLをＶDDまで上昇させる。
【００１８】
時間ｔ３において、プログラミング回路４０は、ＶPLをわずかな負電圧ＶNEGまで駆動する。実施態様の１つでは、わずかな負電圧ＶNEGは、アクセス・トランジスタＭ０のＶTH、be特性の効果に従って、約−０．１５ボルトになるようにあらかじめ選択される。時間ｔ３においてプレート線２４に負電圧が印加される結果として、強誘電性コンデンサ１２の両端における全電圧ＶFEは、実施態様の１つにおいて、１．３５＋０．１５＝１．５ボルトになる。
【００１９】
従って、時間ｔ３以後のＶFEは、強誘電性コンデンサ１２に対するＶDDまでの完全な充電に相当するが、アクセス・トランジスタＭ０のゲートには２．０ボルトだけしか印加されない。アクセス・トランジスタＭ０のゲートにおける電圧が比較的低レベルの２．０ボルトであるため、別様であれば、すなわち、プレート線２４に印加される負電圧がなければ、ＶDDまでのＶFEを生じさせることが必要になるより高い電圧レベルに比較すると、プログラミング中に、そのゲート酸化物層に加えられる応力が比較的小さくなる。
【００２０】
時間ｔ４において、プログラミング回路４０は、ＶPLをほぼゼロ電圧レベルに復帰させ、その結果、ＶFEが１．３５ボルトまで降下する。その後、プログラミング回路４０は、ＶWL及びＶBL及びＶPLをほぼゼロ・レベルに復帰させる。
【００２１】
図３には、実施態様の１つにおけるプログラミング回路４０のプレート線ドライバが示されている。プレート線ドライバは、プレート線２４を駆動するため、３つの電圧レベル、すなわち、ＶDD、ゼロ、及び、ＶNEGを生じる。プレート線２４に印加される特定の電圧は、１組の制御線５０−５４によって決まる。制御線５０−５４は、上記で示されたタイミングを実現するプログラミング制御回路（図示せず）によって駆動することが可能である。トランジスタＭP0は、ｐチャネル素子であり、トランジスタＭN0及びＭN1は、ｎチャネル素子である。トランジスタＭP0及びＭN1は、ＶDD及びゼロ電圧レベルをプレート線２４に供給するＣＭＯＳインバータとして機能し、トランジスタＭN1は、ＶNEGレベルをプレート線２４に供給する。
【００２２】
本発明に関する以上の詳細な説明は、例証のために提示されたものであり、本発明を余すところなく説明しようとか、あるいは、開示の実施態様にそっくりそのまま制限することを意図したものではない。従って、本発明の範囲は、付属の請求項によって規定される。
【００２３】
以上本発明の各実施例について説明したが、実施例の理解を容易にするために、実施例ごとの要約を以下に列挙する。
[１]  メモリ装置であって、
記憶状態のスイッチングが可能な記憶構造を備える記憶セル（１０）と、
第１の電圧及び第２の電圧が逆極性になるようにして、前記記憶構造の第１のノードに前記第１の電圧を印加し、前記記憶構造の第２のノードに前記第２の電圧を印加して、前記記憶セル（１０）に書き込みを施すプログラミング回路（４０）が含まれている、
メモリ装置。
[２]  前記第１の電圧が、正電圧であり、前記第２の電圧が負電圧であることを特徴とする、[１]に記載のメモリ装置。
[３]  前記第２の電圧が、前記記憶構造の両端における全電圧降下が、前記メモリにおける供給電圧にほぼ等しくなるように、あらかじめ選択されていることを特徴とする、[１]に記載のメモリ装置。
[４]  前記記憶セル（１０）に、前記記憶構造の前記第１のノードに結合されたアクセス・トランジスタが含まれることを特徴とする、[１]に記載のメモリ装置。
[５]  前記プログラミング回路（４０）に、
前記アクセス・トランジスタをオンにして、前記アクセス・トランジスタが前記第１の電圧を前記第１のノードに通すようにするための手段と、
前記第２のノードに前記第２の電圧を印加して、前記第２の電圧によって、前記アクセス・トランジスタにおけるしきい値電圧損失が補償されるようにするための手段が含まれていることを特徴とする、
[１]に記載のメモリ装置。
[６]  前記記憶構造が、前記記憶セル（１０）の記憶ノードと前記記憶セル（１０）に対するプレート線の間に結合された強誘電性コンデンサ（１２）であることを特徴とする、[１]に記載のメモリ装置。
[７]  前記プログラミング回路（４０）に、
前記第１の電圧が正電圧になるように、前記記憶ノードに前記第１の電圧を印加するための手段と、
前記第２の電圧が負電圧になるように、前記プレート線に前記第２の電圧を印加するための手段が含まれることを特徴とする、[１]に記載のメモリ装置。
[８]  前記第２の電圧の大きさが、前記強誘電性コンデンサ（１２）の両端における全電圧降下が、メモリにおける供給電圧にほぼ等しくなるように、あらかじめ選択されることを特徴とする、[１]に記載のメモリ装置。
[９]  前記第１の電圧の印加手段に、アクセス・トランジスタが含まれており、前記大きさが、前記アクセス・トランジスタにおける電圧損失に則して、あらかじめ選択されるようになっていることを特徴とする、[８]に記載のメモリ装置。
[１０]  メモリ装置における記憶セル（１０）への書き込み方法であって、
前記記憶セル（１０）における記憶構造の第１のノードに第１の電圧を印加するステップと、
前記第１の電圧との極性が逆になるようにして、第２の電圧を前記記憶構造の第２のノードに印加するステップが含まれている、
方法。
[１１]  前記第１の電圧が正電圧であり、前記第２の電圧が負電圧であることを特徴とする、[１０]に記載の方法。
[１２]  さらに、前記記憶構造の両端における全電圧降下が、メモリ装置における供給電圧にほぼ等しくなるように、前記第２の電圧を選択するステップが含まれることを特徴とする、[１０]に記載の方法。
[１３]  前記第１及び第２の電圧の印加ステップに、
前記アクセス・トランジスタをオンにして、前記アクセス・トランジスタが前記第１の電圧を前記第１のノードに通すようにするステップと、
前記第２のノードに前記第２の電圧を印加して、前記第２の電圧によって、前記アクセス・トランジスタにおけるしきい値電圧損失が補償されるようにするステップが含まれていることを特徴とする、
[１０]に記載の方法。
[１４]  前記記憶構造が、前記記憶セル（１０）の記憶ノードと前記記憶セル（１０）に対するプレート線の間に結合された強誘電性コンデンサ（１２）であることを特徴とする、[１０]に記載の方法。
[１５]  前記第１及び第２の電圧印加ステップに、
前記第１の電圧が正電圧になるように、前記記憶ノードに前記第１の電圧を印加するステップと、
前記第２の電圧が負電圧になるように、前記プレート線に前記第２の電圧を印加するステップが含まれることを特徴とする、
[１４]に記載の方法。
[１６]  さらに、前記強誘電性コンデンサ（１２）の両端における全電圧降下が、前記メモリ装置における供給電圧にほぼ等しくなるように、前記第２の電圧の大きさを選択するステップが含まれることを特徴とする、[１５]に記載の方法。
[１７]  前記選択するステップに、前記記憶セル（１０）のアクセス・トランジスタにおける電圧損失に則して、前記大きさを選択するステップが含まれることを特徴とする、[１６]に記載の方法。
【００２４】
【発明の効果】
本発明によるメモリ装置およびメモリ装置における記憶セルへの書き込み方法によれば、記憶セル構造に損傷を与えるレベルまで電圧をブーストすることなく、記憶状態を強化することができる。
【図面の簡単な説明】
【図１】本発明によるメモリの実施態様の１つを示す図である。
【図２】実施態様の１つにおける記憶セルに対するプログラミング操作を示す図である。
【図３】実施態様の１つにおけるプログラミング回路のプレート線ドライバを示す図である。
【符号の説明】
１０  記憶セル
１２  強誘電性コンデンサ
４０  プログラミング回路
【図１】
0004430890.tif 000002
【図２】
0004430890.tif 000003
【図３】
0004430890.tif 000004