(57)【特許請求の範囲】
【請求項１】
画像信号データを複数のスイッチング素子を介して順次複数の液晶素子に供給するための水平走査回路を備え、
前記水平走査回路は、
供給されるクロックパルス信号を高振幅レベルのクロック信号に変換する複数のレベルシフタからなるレベルシフタ回路と、
前記複数のレベルシフタに交互に接続され、前記高振幅レベルのクロック信号及びスタートパルス信号が交互に順次供給される、Ｈｉｇｈ信号を出力する複数のシフトレジスタ及びＬｏｗ信号を出力する他の複数のシフトレジスタを含み、前記複数のスイッチング素子を制御するシフトレジスタ回路と、
前記シフトレジスタに入出力信号が存在する期間は前記レベルシフタを動作させ、それ以外の動作停止期間中には前記シフトレジスタにホールド信号を供給するように前記レベルシフタ回路の動作を制御するクロック停止回路と、
を有することを特徴とする表示装置用の薄膜トランジスタによる駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタによる駆動回路に関するものであり、主に低消費電力を実現することを目的とするものである。
【０００２】
【従来の技術】
薄膜トランジスタによる駆動回路内蔵方式アクティブマトリクス型液晶表示装置の一般的な構成を図５に示す。図５において、１は水平走査回路、２は垂直走査回路、３は表示信号配線（ソースライン）、４は走査信号配線（ゲートライン）、５は画像信号配線、６は表示信号配線用スイッチング素子、７は走査信号配線用スイッチング素子、８は水平走査回路用クロック信号、９は水平走査回路用スタートパルス信号、１０は垂直走査回路用クロック信号、１１は垂直走査回路用スタートパルス信号、１２は液晶素子、１３は蓄積容量、１４は画素電極、１５は画素電極用スイッチング素子（画素トランジスタ）、１６は対向電極Ｖcom、１７は外部液晶コントローラである。図５において、１の水平走査回路と２の垂直走査回路は、薄膜トランジスタにより、液晶パネル上に同時に形成され内蔵されている。
【０００３】
図５の液晶表示装置の動作を簡単に説明すると、１７の外部液晶コントローラから５の画像信号配線に入力された画像信号データは、１の水平走査回路により６の表示信号配線用スイッチング素子が１水平走査期間にわたって順次ＯＮされて、３の表示信号配線に順次書き込まれていく。３の表示信号配線は、液晶パネルの大きさにもよるが、一般に数ｐＦ〜数１０ｐＦ程度の配線容量を持っており、書き込まれた画像信号を保持できる。一方、４の走査信号配線には、２の垂直走査回路により１水平走査期間ごとに、７の走査信号配線用スイッチング素子を通して順次高電圧が書き込まれていく。４の走査信号配線は、１４の画素電極を通して１５の画素電極用スイッチング素子（１ライン分）に接続されているので、１ライン分の画素電極用スイッチング素子が一斉にＯＮし、３の表示信号配線に保持された画像信号データが、１２の液晶素子並びに１３の蓄積容量に書き込まれて、液晶素子をコントロールする。１水平走査期間にわたって、１ライン分の画像信号データが１２の液晶素子に書き込まれると、４の走査信号配線には７の走査信号配線用スイッチング素子を通して低電圧が書き込まれ、１ライン分の画素電極用スイッチング素子が一斉にＯＦＦし、１２の液晶素子に書き込まれた画像信号データを保持する。以上の動作が各ラインごとに順次行われることにより、液晶パネル全体の液晶素子に画像信号データを書き込まれ表示が可能となる。
【０００４】
図６に、薄膜トランジスタによる１の水平走査回路の一般的な構成を示す。水平走査回路はシフトレジスタで構成されているので、外部からクロック信号を入力する必要がある。クロック信号は通常、１７の外部液晶コントローラから入力されるが、外部液晶コントローラは結晶Ｓｉで作られているので電源電圧が低く、クロック信号は低振幅であるため、薄膜トランジスタで構成されたシフトレジスタ回路を駆動できない。従って、図６に示すように、各シフトレジスタにレベルシフタ回路を設けて、低振幅のクロック信号を高振幅のクロック信号に変換して、シフトレジスタに入力している。一般に、レベルシフタ回路は消費電力が大きいので、クロック停止回路を設けて、シフトレジスタに入出力信号が存在するときだけ動作するようにしている。
【０００５】
【発明が解決しようとする課題】
しかしながらこのような水平走査回路の構成では、低消費電力を実現するには限界がある。なぜなら、たとえクロック停止回路を設けたとしても、前後３段のレベルシフタ回路は必ず動作しているのであるから、レベルシフタ回路の消費電力そのものを小さくしない限り、水平走査回路での消費電力は低下しない。レベルシフタ回路の消費電力を小さくするためには、レベルシフタ回路全体に流れる電流値を下げる必要があるが、電流値を下げるとレベルシフタ回路から出力されるクロック信号に遅延が生じ、水平走査回路が誤動作するという課題があった。本発明はかかる点に鑑みてなされたものであり、レベルシフタ回路の消費電力を落としても正常に動作する水平走査回路を実現することにより、低消費電力駆動を可能とする薄膜トランジスタによる駆動回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明による薄膜トランジスタによる駆動回路は、停止時にＨｉｇｈ信号を出力するレベルシフタとＬｏｗ信号を出力するレベルシフタを交互にシフトレジスタに接続していることを特徴とする。これにより、シフトレジスタに入出力信号が存在しない場合には、常にホールド信号がシフトレジスタに入力され、クロック信号の遅延が大きい低消費電力型レベルシフタ回路でも、水平走査回路は誤動作しなくなり、低消費電力駆動を実現することが可能となる。
【０００７】
【発明の実施の形態】
本発明の１発明は、薄膜トランジスタによる駆動回路を内蔵した表示装置において、画像信号配線と表示信号配線間のスイッチング素子を順次ＯＮしていく薄膜トランジスタのシフトレジスタで構成された水平走査回路の構成として、外部回路からの低振幅のクロックパルス信号を薄膜トランジスタが駆動できる高振幅レベルまで変換するレベルシフタ回路を各シフトレジスタ回路に具備した構成であって、前記シフトレジスタ回路に入出力信号が存在する期間だけ前記レベルシフタ回路が動作する構成であって、動作しない停止期間中はＨｉｇｈ信号を出力するレベルシフタ回路とＬｏｗ信号を出力するレベルシフタ回路を、交互に各シフトレジスタ回路に接続することにより、前記レベルシフタ回路が停止期間中は、前記シフトレジスタ回路に常にホールド信号が入力されるように構成されたことを特徴としている。
【０００８】
この構成によれば、クロック信号出力の遅延が大きい低消費電力型のレベルシフタ回路でも、信号遅延時にはシフトレジスタ回路にホールド信号が入力されるので、水平走査回路は誤動作せず、低消費電力駆動が可能となる。
【０００９】
以下、本発明の各実施の形態を説明する。
【００１０】
（実施の形態１）
図１を用いて、本発明の実施の形態１について説明する。図１は本発明の停止期間中にＨｉｇｈ信号を出力するレベルシフタ回路とＬｏｗ信号を出力するレベルシフタ回路を、交互に各シフトレジスタ回路に接続した水平走査回路の回路図を示している。レベルシフタ回路のクロック停止回路は、図１に示すように、シフトレジスタ回路の入力信号と出力信号のＮＯＲ回路により構成されており、レベルシフタ回路のＬｏｗイネーブル端子に接続されている。この構成により、シフトレジスタ回路にＨｉｇｈレベルの入力信号が入力されると、レベルシフタ回路のＬｏｗイネーブル端子にはＬｏｗ信号が入力され、レベルシフタ回路は動作して、高振幅レベルに変換されたクロック信号がシフトレジスタ回路に入力される。シフトレジスタ回路からＨｉｇｈレベルの出力信号が出て行って信号がなくなると、レベルシフタ回路のＬｏｗイネーブル端子にはＨｉｇｈ信号が入力され、レベルシフタ回路は動作を停止する。以上が、クロック停止付きレベルシフタ内蔵シフトレジスタ回路の動作であり、基本的にシフトレジスタ回路に信号の出入りがある場合しか、レベルシフタは動作しないので、同時に動作するレベルシフタ回路は前後３段だけとなり、消費電力を節約できる。
【００１１】
図２（ａ），（ｂ）に、レベルシフタ回路の一例を示す。入力信号にオフセット電圧を加えるＰｃｈソースフォロワー（MP4,MP6）のＰｃｈ負荷トランジスタ（MP3,MP5）のゲートはレベルシフタ回路のＬｏｗイネーブル端子に接続されており、Ｐｃｈ負荷トランジスタのゲート電圧にＬｏｗ信号が印加されるとＰｃｈ負荷トランジスタに電流が流れてレベルシフタ回路は動作し、Ｈｉｇｈ信号が印加されるとＰｃｈ負荷トランジスタはＯＦＦしてレベルシフタは動作を停止するように設計されている。図２（ａ），（ｂ）のレベルシフタ回路はそれぞれ、動作停止時にＨｉｇｈ信号とＬｏｗ信号を出力するように設計されたものであり、（ａ）の場合は、動作停止時にストップ用トランジスタのＰｃｈトランジスタがＯＮすることにより、Ｈｉｇｈ信号が出力され、（ｂ）の場合は、動作停止時にストップ用トランジスタのＮｃｈトランジスタがＯＮすることにより、Ｌｏｗ信号が出力される。
【００１２】
図３にシフトレジスタ回路の一例を示す。シフトレジスタ回路は一般的に、クロック信号がＬｏｗのときにデータが書き込まれ、Ｈｉｇｈのときにデータを保持するマスター側と、クロック信号がＨｉｇｈのときにデータが書き込まれ、Ｌｏｗのときにデータを保持するスレーブ側の２種類のシフトレジスタが交互に接続されて構成されている。
【００１３】
図１に示すように、本発明の水平走査回路は、クロック信号がＬｏｗのときにデータが書き込まれＨｉｇｈのときにデータを保持するマスター側のシフトレジスタに、停止時にＨｉｇｈ信号を出力するレベルシフタ回路を接続し、クロック信号がＨｉｇｈのときにデータが書き込まれ、Ｌｏｗのときにデータを保持するスレーブ側のシフトレジスタに、停止時にＬｏｗ信号を出力するレベルシフタ回路を接続した構成になっている。これにより、遅延時間の大きい低消費電力型のレベルシフタを用いても、水平走査回路は誤動作することはなく、低消費電力駆動を実現できる。
【００１４】
レベルシフタ回路に遅延が生じると、水平走査回路に誤動作が生じる理由を図４（ａ）〜（ｅ）を通して説明する。（ａ）は、クロック信号がＬｏｗのときにデータが書き込まれＨｉｇｈのときにデータを保持するマスター側のシフトレジスタに、停止時にＬｏｗ信号を出力するレベルシフタ回路を接続した例を示している。この回路構成の場合、（ｂ）に示すように、レベルシフタ回路に遅延がない場合には、シフトレジスタは入力信号から半周期遅れて出力信号を出して正常に動作する。しかし、レベルシフタ回路に遅延があってシフトレジスタに入力されるクロック信号が遅れると、シフトレジスタに入力信号が入ってもクロック信号は遅延時間の間Ｌｏｗのままなので、入力信号を即座に書き込んでしまい、入力信号とほぼ同時に出力信号が出てしまい、水平走査回路が誤動作する。この誤動作を防止するには、（ｄ）に示すように、クロック信号がＬｏｗのときにデータが書き込まれＨｉｇｈのときにデータを保持するマスター側のシフトレジスタに、停止時にＨｉｇｈ信号を出力するレベルシフタ回路を接続すればよい。この回路構成の場合、（ｅ）に示すように、レベルシフタ回路に遅延が生じても、シフトレジスタは入力信号から半周期遅れて出力信号を出して正常に動作する。同様に、クロック信号がＨｉｇｈのときにデータが書き込まれＬｏｗのときにデータを保持するスレーブ側のシフトレジスタには、停止時にＬｏｗ信号を出力するレベルシフタ回路を接続すればよい。図１に示す本発明の水平走査回路は、このような原理に基づいて構成されたものである。
【００１５】
表１に、遅延の少ないレベルシフタ回路を適用した場合の水平走査回路での消費電力の内訳を示す。シフトレジスタ回路の動作周波数は、１.２５ＭＨｚであり、電源電圧は１０Ｖである。遅延の少ないレベルシフタ回路では、消費電力が大きく、全体の半分以上を占めていることがわかる。これに対して、トランジスタサイズを変更して電流値が少なく遅延の大きいレベルシフタ回路を、本発明の水平走査回路に適用した場合の消費電力の内訳を表２に示す。この場合、レベルシフタ回路の占める割合が大きく低下し、全体の消費電力も半分以下になっていることがわかる。当然ながら、本発明の水平走査回路では、レベルシフタ回路に遅延が生じても、シフトレジスタは正常に動作する。
【００１６】
【表１】
0004585077.tif 000002
【００１７】
【表２】
0004585077.tif 000003
【００１８】
【発明の効果】
以上のように、本発明の液晶表示装置によれば、遅延の大きい低消費電力型のレベルシフタ回路を適用しても、水平走査回路は正常に動作し低消費電力駆動が可能となり、その実用的効果は大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における水平走査回路の回路図
【図２】レベルシフタ回路の一例を示す図
【図３】シフトレジスタ回路の一例を示す図
【図４】水平走査回路の動作説明図
【図５】薄膜トランジスタによる駆動回路内蔵方式アクティブマトリクス型液晶表示装置の一般的な構成図
【図６】薄膜トランジスタによる水平走査回路の一般的な構成図
【符号の説明】
１  水平走査回路
２  垂直走査回路
３  表示信号配線
４  走査信号配線
５  画像信号配線
６  表示信号配線用スイッチング素子
７  走査信号配線用スイッチング素子
８  水平走査回路用クロック信号
９  水平走査回路用スタートパルス信号
１０  垂直走査回路用クロック信号
１１  垂直走査回路用スタートパルス信号
１２  液晶素子
１３  蓄積容量
１４  画素電極
１５  画素電極用スイッチング素子
１６  対向電極
１７  外部液晶コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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