(57)【特許請求の範囲】
【請求項１】
ダミーメモリセル内の記憶素子が第１および第２の２つの反転論理ゲートで構成され、前記第１の反転論理ゲートの第１のソースにリセット信号線を接続し、前記ダミーメモリセルの読み出しおよび書き込み動作時は前記リセット信号線に与えるリセット信号を不活性に固定し、
前記読み出しおよび書き込み動作時以外では前記リセット信号を活性化させて前記記憶素子の状態を所望の値にすることを特徴とする
ダミーメモリセル初期化回路。
【請求項２】
前記第１の反転論理ゲートの第１のソースと第２のソースに前記第２の反転論理ゲートの第１のソースと第２のソースをそれぞれ対応させるときに、前記第２の反転論理ゲートの第２のソースに前記リセット信号の反転信号を与える反転リセット信号線を接続することを特徴とする請求項１記載の
ダミーメモリセル初期化回路。
【請求項３】
前記リセット信号は前記ダミーメモリセルへの書き込み完了を示す信号により活性化されることを特徴とする請求項１記載の
ダミーメモリセル初期化回路。
【請求項４】
メモリセル内の記憶素子が第１および第２の２つの反転論理ゲートで構成され、前記第１の反転論理ゲートを構成するトランジスタの第１のソースには書き込み制御信号と書き込み信号の論理積の否定信号が接続され、前記第１の反転論理ゲートを構成するトランジスタの第２のソースには書き込み制御信号と反転書き込み信号の論理積信号が接続され、
前記第２の反転論理ゲートを構成するトランジスタの第１のソースには書き込み制御信号と反転書き込み信号の論理積の否定信号が接続され、前記第２の反転論理ゲートを構成するトランジスタの第２のソースには書き込み制御信号と書き込み信号の論理積信号が接続される
前記メモリセルを有する
ことを特徴とするメモリ装置。
【請求項５】
複数の前記書き込み制御信号と前記書き込み信号の組み合せを備え、前記メモリセル内の記憶素子は、前記書き込み制御信号と同数でかつ前記書き込み制御信号に対応付けられた２つの反転論理ゲートの組み合せを用いて構成され、それぞれの反転論理ゲートを構成するトランジスタのゲートおよびドレインは対応点がそれぞれ並列に接続され、それぞれの反転論理ゲートを構成するトランジスタのソースはそれぞれの反転論理ゲートに対応付けられた前記書き込み制御信号および前記書き込み信号により生成される信号に接続されることを特徴と請求項４記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多ポートを有するメモリ装置に関し、特に多ポートの信号間のクロスカップリングノイズを低減することができるメモリ装置に関する。
【背景技術】
【０００２】
従来、多ポートを有するメモリ装置として、ＣＰＵなどに用いられるレジスタファイルがある。レジスタファイルには一般に書き込みポートと読み出しポートが備えられている。特に、多用途に対応できるように、複数の読み出しポートや書き込みポートを備えたレジスタファイルが多用されている。
【０００３】
図２７は、書き込み２ポートと読み出し３ポートを有する従来のレジスタファイルのメモリセルの構成例を示す回路図である。図２７において、メモリセルは、書き込みデータを入力するトランスファーゲート１および２、データを記憶するインバータ３および４からなる記憶素子、記憶素子からデータを読み出すためのＮＭＯＳトランジスタ５〜１０から構成されている。
【０００４】
さらに、メモリセルの書き込みと読み出しを制御する信号線として、２ポートそれぞれの書き込みワード線１１および１２、それぞれのポートの書き込みビット線１３および１４、３ポートそれぞれの読み出しワード線１５〜１７、それぞれのポートの読み出しビット線１８〜２０を備えている。
【０００５】
図２８は、図２７に示すような構成のメモリセルを含むレジスタファイルの構成例を示すブロック図である。図２８において、レジスタファイルは、メモリセルを３２エントリ３２ビット構成に配列したメモリセルアレイ２００、メモリセルのアドレスを発生するアドレスデコーダ２１０、メモリセルからの読み出しデータを保持する読み出しデータ保持回路２２０、メモリセルへの書き込みデータを保持する書き込みデータ保持回路２３０、制御回路２４０を有している。
【０００６】
レジスタファイルに対して外部からは書き込み２ポートのそれぞれ４ビットのアドレスと、読み出し３ポートのそれぞれ５ビットのアドレスが与えられる。アドレスデコーダ２１０は与えられたアドレスをデコードし、メモリセルアレイ２００とは３２エントリ２ポートの書き込みワード線６４本と３２エントリ３ポートの読み出しワード線９６本で接続される。読み出しデータ保持回路２２０とメモリセルアレイ２００とは３ポート各３２ビットの読み出しビット線で接続され、書き込みデータ保持回路２３０とメモリセルアレイ２００とは２ポート各３２ビットの書き込みビット線で接続される。
【０００７】
図２９は、図２６および図２７に示したレジスタファイルの動作を説明するタイミングチャートである。レジスタファイルはクロック信号ＣＬＫに同期して動作し、クロック信号ＣＬＫのＨレベルで読み出し、Ｌレベルで書き込みが行われる。
【０００８】
図２９において、クロック信号ＣＬＫがＬレベルのときは、選択されたポートの書き込みアドレスで指定される書き込みワード線がＨレベルになり、ポート番号０のワード番号１であれば図２７においてトランスファーゲート１がオンになる。これにより、ポート番号０の書き込みビット線１３のデータがトランスファーゲート１を通ってワード番号１の記憶素子に記憶される。
【０００９】
クロック信号ＣＬＫがＨレベルのときは、選択されたポートの読み出しアドレスで指定される読みだしワード線がＨレベルになり、ポート番号０のワード番号１であれば図２７においてトランジスタ５がオンになる。これにより、トランジスタ６を介してワード番号１の記憶素子に記憶されているデータがポート番号０の読み出しビット線１８に読み出される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
半導体集積回路は、留まることのない高集積化要求に応えて半導体技術を絶え間なく進歩させてきており、半導体加工において一段と微細化が進んでいる。半導体加工の微細化に伴い、隣合ったビット線やワード線のクロスカップリングノイズにより誤動作が生じる問題が一段と深刻になっている。
【００１１】
また、微細化に伴い、電源電圧を低くしてメモリセルへの書き込み動作を行う際のドレインリークを小さくする必要があるが、ドレインリークを小さくするとトランジスタのしきい値が高くなるため、必ずしも微細化に応じた理想的なスケーリングができず、電源電圧を低くすることが難しいという問題がある。
【００１２】
また、微細加工を行うために製造工程では露光波長が短波長化される。メモリセルが持つ機能特性を実現するためには、短波長化に応じてトランジスタのマスクデータを最適化するか、あるいは露光の際に個別に光相補正を行うことが望ましい。しかしながら、マスクデータの最適化は膨大な工数を必要とし、また露光はウェハ全体に対して行うため部分的な光相補正は困難である。したがって、ある程度妥協できるマスクデータを用いることを前提としてメモリセルを設計しなければならないという課題がある。
【００１３】
本発明は上記事情に鑑みてなされたもので、半導体の微細加工に伴って生じるビット線やワード線のクロスカップリングノイズを低減することができるメモリ装置を提供することを目的とする。
【００１４】
さらに本発明は、微細加工されたメモリ装置においても電源電圧を低くすることができるメモリ装置を提供することを目的とする。さらに本発明は、トランジスタの物理形状を共有でき、ある程度妥協できるマスクデータを用いても性能劣化を防ぐことができるメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の請求項１に係るメモリ装置は、メモリセルに読み出し制御信号を伝える１つ以上の読み出し制御信号線（読み出しワード線）と、この読み出しワード線にそれぞれ対応し読み出し制御信号の活性化に応じてメモリセルの情報を外部に伝送する１つ以上の読み出し信号線（読み出しビット線）と、メモリセルに書き込み制御信号を伝える１つ以上の書き込み制御信号線（書き込みワード線）と、この書き込みワード線にそれぞれ対応し書き込み制御信号の活性化に応じて外部の情報をメモリセルに伝送する１つ以上の書き込み信号線（書き込みビット線）と、を備えるメモリ装置であって、前記読み出しビット線と前記書き込みビット線とが交互に配置され、前記読み出し制御信号と前記書き込み制御信号とが同時に活性化されないように制御されるものである。
【００１６】
上記構成によれば、メモリセルアレイに対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるため、読み出しビット線と書き込みビット線は同時に動作することが無く、かつメモリセルのレイアウト部において交互に物理配置されているため、どちらかのビット線がシールドの役目を果たすことになり、ビット線間の干渉が生ずることが無く、読み出しビット線の誤動作や書き込みビット線の誤動作を防止することができる。
【００１７】
本発明の請求項２に係るメモリ装置は、請求項１記載のメモリ装置において、前記書き込み制御信号は、前記読み出し制御信号の活性化に応じて前記メモリセルの情報が外部に伝送されたことを検知した後に活性化するものである。
【００１８】
上記構成によれば、読み出しビット線にメモリセルの情報が読み出されたことを検知した後に書き込み制御信号を起動するため、メモリセルアレイに対する読み出し後書き込みの動作制御を自律的にすることができ、読み出しワード線と書き込みワード線とが同時に活性化されないようにする制御を確実にすることができる。
【００１９】
本発明の請求項３に係るメモリ装置は、請求項１または２記載のメモリ装置において、前記読み出し制御信号は、前記読み出し制御信号の活性化に応じて前記メモリセルの情報が外部に伝送されたことを検知した後に不活性化するものである。
【００２０】
上記構成によれば、読み出しビット線にメモリセルの情報が読み出されたことを検知した後に読み出し制御信号を不活性化するため、メモリセルアレイに対する読み出しの動作制御を自律的にすることができ、読み出しサイクルを短縮することができる。
【００２１】
本発明の請求項４に係るメモリ装置は、請求項２または３記載のメモリ装置において、メモリセルを構成する半導体素子と同一形状の半導体素子を用いてダミーメモリセルを構成し、かつ読み出しワード線および読み出しビット線とそれぞれ同一負荷特性を有するダミー読み出しワード線およびダミー読み出しビット線を備えるようにダミーメモリセルの回路を構成し、ダミーメモリセルはダミー読み出しワード線を読み出し制御信号により活性化したときに固定記憶値をダミー読み出しビット線に出力し、ダミー読み出しビット線における固定記憶値の検知により請求項２または３記載のメモリセルの情報が外部に伝送されたことの検知を行うものである。
【００２２】
上記構成によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ読み出しを制御する各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、請求項２または３記載のメモリセルの情報が外部に伝送されたことの検知を確実にすることができる。
【００２３】
本発明の請求項５に係るメモリ装置は、請求項４記載のメモリ装置において、メモリセルを構成する半導体素子と同一形状の半導体素子を用いてダミーメモリセルを構成し、かつ書き込みワード線と同一負荷特性を有し読み出し制御信号が与えられる第１のダミー書き込みワード線と、書き込みワード線と同一負荷特性を有し書き込み制御信号が与えられる第２のダミー書き込みワード線と、書き込みビット線と同一負荷特性を有しダミー書き込み値が与えられるダミー書き込みビット線と、読み出しビット線と同一負荷特性を有するダミー書き込み検知信号線とを備えるようにダミーメモリセルの回路を構成し、読み出し制御信号の活性化に応じてダミー書き込み値をダミーメモリセルに書き込み、この書き込まれたダミー書き込み値がダミー書き込み検知信号線に出力されたことを検知するとダミー書き込み値を反転させ、書き込み制御信号の活性化に応じて反転されたダミー書き込み値をダミーメモリセルに書き込むものである。
【００２４】
上記構成によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ書き込みを制御する各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、ダミー書き込み検知信号線におけるダミー書き込み値の検知、ダミー書き込み値の反転、ダミーメモリセルへの再書き込みの一連の動作を読み出し後書き込みのサイクルに合わせて確実にすることができ、ダミーメモリセルを初期化することができる。
【００２５】
本発明の請求項６に係るメモリ装置は、請求項５記載のメモリ装置において、ダミーメモリセルに書き込まれたダミー書き込み値がダミー書き込み検知信号線に出力されたことを検知した後に書き込み制御信号を不活性化するものである。
【００２６】
上記構成によれば、ダミー書き込み検知信号線にダミーメモリセルからダミー書き込み値が出力されたことを検知した後に書き込み制御信号を不活性化するため、メモリセルアレイに対する書き込みの動作制御を自律的にすることができ、書き込みサイクルを短縮することができる。
【００２７】
本発明の請求項７に係るメモリ装置は、請求項６記載のメモリ装置において、クロック信号に同期してダミー書き込み値を与えた後に読み出し制御信号を活性化することにより、ダミー書き込み値のダミーメモリセルへの書き込み、ダミーメモリセルからの固定記憶値の読み出し、読み出し制御信号の不活性化、書き込み制御信号の活性化、ダミーメモリセルに書き込まれたダミー書き込み値の出力の検知によるダミー書き込み値の反転、反転ダミー書き込み値のダミーメモリセルへの書き込み、書き込み制御信号の不活性化、からなる一連の動作を繰り返すものである。
【００２８】
上記構成によれば、クロック信号に同期してダミー書き込み値を与えた後に読み出し制御信号を活性化することにより一連の読み出し後書き込み動作が自律的に行われるため、プロセスばらつきや温度変動あるいは電圧変動に依存せずに、クロック信号に同期した最も効率の良い読み出し後書き込みサイクルを形成することができ、また、一連の動作がクロックのデューティ比に依存しないため、クロックのデューティ保証をする必要がないという効果がある。
【００２９】
本発明の請求項８に係るメモリ装置は、請求項１記載のメモリ装置において、前記読み出し制御信号は、前記書き込み制御信号の活性化に応じて外部の情報が前記メモリセルに伝送されたことを検知した後に活性化するものである。
【００３０】
上記構成によれば、書き込みビット線の情報がメモリセルに書き込まれたことを検知した後に読み出し制御信号を起動するため、メモリセルアレイに対する書き込み後読み出しの動作制御を自律的にすることができ、読み出しワード線と書き込みワード線とが同時に活性化されないようにする制御を確実にすることができる。
【００３１】
本発明の請求項９に係るメモリ装置は、請求項１または８記載のメモリ装置において、前記書き込み制御信号は、前記書き込み制御信号の活性化に応じて外部の情報が前記メモリセルに伝送されたことを検知した後に不活性化するものである。
【００３２】
上記構成によれば、書き込みビット線の情報がメモリセルに書き込まれたことを検知した後に書き込み制御信号を不活性化するため、メモリセルアレイに対する書き込みの動作制御を自律的にすることができ、書き込みサイクルを短縮することができる。
【００３３】
本発明の請求項１０に係るメモリ装置は、請求項８または９記載のメモリ装置において、メモリセルを構成する半導体素子と同一形状の半導体素子を用いてダミーメモリセルを構成し、かつ書き込みワード線と同一負荷特性を有し読み出し制御信号が与えられる第１のダミー書き込みワード線と、書き込みワード線と同一負荷特性を有し書き込み制御信号が与えられる第２のダミー書き込みワード線と、書き込みビット線と同一負荷特性を有しダミー書き込み値が与えられるダミー書き込みビット線と、読み出しビット線と同一負荷特性を有するダミー書き込み検知信号線とを備えるようにダミーメモリセルの回路を構成し、書き込み制御信号の活性化に応じてダミー書き込み値をダミーメモリセルに書き込み、ダミー書き込み検知信号線に出力されるダミーメモリセルに書き込まれたダミー書き込み値の検知により請求項８または９記載の外部の情報が前記メモリセルに伝送されたことの検知を行うものである。
【００３４】
上記構成によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ書き込みを制御する各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、請求項８または９記載の外部の情報が前記メモリセルに伝送されたことの検知を確実にすることができる。
【００３５】
本発明の請求項１１に係るメモリ装置は、請求項１０記載のメモリ装置において、ダミーメモリセルに書き込まれたダミー書き込み値がダミー書き込み検知信号線に出力されたことの検知により、ダミー書き込み値を反転させ、読み出し制御信号の活性化に応じて反転されたダミー書き込み値をダミーメモリセルに書き込むものである。
【００３６】
上記構成によれば、ダミー書き込み検知信号線におけるダミー書き込み値の検知によりダミー書き込み値を反転させ、読み出しサイクルでダミーメモリセルへの再書き込みをすることにより、書き込み後読み出しのサイクルに合わせて一連の動作を確実にすることができ、ダミーメモリセルを初期化することができる。
【００３７】
本発明の請求項１２に係るメモリ装置は、請求項１０または１１記載のメモリ装置において、メモリセルを構成する半導体素子と同一形状の半導体素子を用いてダミーメモリセルを構成し、かつ前記読み出しワード線および前記読み出しビット線とそれぞれ同一負荷特性を有するダミー読み出しワード線およびダミー読み出しビット線を備えるようにダミーメモリセルの回路を構成し、ダミーメモリセルはダミー読み出しワード線を読み出し制御信号により活性化したときに固定記憶値をダミー読み出しビット線に出力し、ダミー読み出しビット線における固定記憶値の検知により読み出し制御信号を不活性化するものである。
【００３８】
上記構成によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ読み出しを制御する各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、ダミー読み出しビット線における固定記憶値の検知により読み出し制御信号を不活性化することにより、メモリセルアレイに対する読み出しの動作制御を自律的にすることができ、読み出しサイクルを短縮することができる。
【００３９】
本発明の請求項１３に係るメモリ装置は、請求項１２記載のメモリ装置において、クロック信号に同期してダミー書き込み値を与えた後に書き込み制御信号を活性化することにより、ダミー書き込み値のダミーメモリセルへの書き込み、ダミーメモリセルの出力における書き込まれたダミー書き込み値の検知によるダミー書き込み値の反転、書き込み制御信号の不活性化、読み出し制御信号の活性化、反転されたダミー書き込み値のダミーメモリセルへの書き込み、ダミーメモリセルからの固定記憶値の読み出し、読み出し制御信号の不活性化、からなる一連の動作を繰り返すものである。
【００４０】
上記構成によれば、クロック信号に同期してダミー書き込み値を与えた後に書き込み制御信号を活性化することにより一連の書き込み後読み出し動作が自律的に行われるため、プロセスばらつきや温度変動あるいは電圧変動に依存せずに、クロック信号に同期した最も効率の良い書き込み後読み出しサイクルを形成することができ、また、一連の動作がクロックのデューティ比に依存しないため、クロックのデューティ保証をする必要がないという効果がある。
【００４１】
本発明の請求項１４に係るメモリ装置は、請求項１から１３のいずれか１項記載のメモリ装置において、前記読み出しワード線と前記書き込みワード線とは可能な限り交互に配置されるものである。
【００４２】
上記構成によれば、請求項１から１３のいずれか１項記載のメモリ装置においてはメモリセルアレイに対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるので、読み出しワード線と書き込みワード線とを交互に物理配置することにより、どちらかのワード線がシールドの役目を果たすことになり、ワード線間のクロスカップリングノイズを防止する効果が得られる。
【００４３】
本発明の請求項１５に係るメモリ装置は、請求項１から１４のいずれか１項記載のメモリ装置において、読み出し制御信号の活性化時に、メモリセル内の記憶素子を構成するＭＯＳＦＥＴの基板電圧の絶対値を前記記憶素子に印加される信号電圧の絶対値より高くするものである。
【００４４】
上記構成によれば、記憶素子を構成するＭＯＳＦＥＴの基板電圧の絶対値を記憶素子に印加される信号電圧の絶対値より高くすることにより、しきい値の絶対値を高くすることができるので、その分だけノイズ耐性が増加し、読み出しワード線の立ち下りにより書き込みワード線にクロスカップリング効果による電圧降下が生じたときに書き込みの誤動作が起き難くなる効果が得られる。つまり、ＭＯＳＦＥＴのソース・ドレイン間電流を少なくする。
【００４５】
本発明の請求項１６に係るメモリ装置は、請求項１から１４のいずれか１項記載のメモリ装置において、前記読み出し制御信号の活性化時に、前記メモリセル内のトランスファーゲートの基板電圧の絶対値を前記記憶素子に印加される信号電圧の絶対値より高くするものである。
【００４６】
上記構成によれば、レイアウトの都合上、ＭＯＳＦＥＴの基板電圧のみを昇圧し難い場合でも、メモリセル内のトランスファーゲートの基板電圧を昇圧することで、グリッチ（書き込みワード線が非選択時、書き込みワード線が"Ｈ"なら、書き込みワード線に電圧降下が起きた場合）が乗っても書き込みの誤動作が起き難くなる効果が得られる。
【００４７】
本発明の請求項１７に係るメモリ装置は、請求項１６記載のメモリ装置において、前記トランスファーゲートのＰチャネルＭＯＳＦＥＴの基板電圧を高くするものである。
【００４８】
上記構成によれば、トランスファーゲートのＰチャネルＭＯＳＦＥＴの基板電圧を昇圧することで特に読み出し系の速度の低下を最小限に抑えることができる。
【００４９】
本発明の請求項１８に係るメモリ装置は、請求項１から１７のいずれか１項記載のメモリ装置において、メモリセルに情報の書き込みを行う書き込み制御回路に、書き込み制御信号により制御される反転論理回路を含むトランスファーゲートのスイッチで構成され、ゲートが反転論理回路の出力に接続され、ドレインが書き込みワード線に接続され、ソースが電源または接地に接続されたＭＯＳＦＥＴを備えるものである。
【００５０】
上記構成によれば、前記ＭＯＳＦＥＴにより、読み出しワード線が立ち下がるときに書き込みワード線に電流パスが生じることで書き込みワード線のインピーダンスが小さくなるため、読み出しワード線とのカップリング容量の割合が小さくなり、クロスカップリングノイズの影響を受け難くなる効果が得られる。
【００５１】
本発明の請求項１９に係るメモリ装置は、請求項１から１８のいずれか１項記載のメモリ装置において、ゲートが読み出しワード線を駆動する反転論理ゲートの入力に接続され、ソースが書き込み制御信号が入力する正転論理ゲートの出力に接続され、ドレインが書き込みワード線に接続されたＭＯＳＦＥＴを書き込みワード線の駆動元に備えるものである。
【００５２】
上記構成によれば、前記ＭＯＳＦＥＴにより、書き込みワード線のインピーダンスが電源に接続された場合よりも高くなり、読み出しワード線の立ち下がりによって生じるカップリングによる電源電圧の降下の過渡応答速度が遅くなるため、書き込みワード線の電圧値を高く維持でき、電源電圧降下分を吸収することができる。
【００５３】
本発明の請求項２０に係るメモリ装置は、請求項１から１９のいずれか１項記載のメモリ装置において、ゲートが読み出し制御信号を入力する反転論理ゲートの出力に接続され、ソースが書き込み制御信号が入力する正転論理ゲートの出力に接続され、ドレインが書き込みワード線に接続されたＭＯＳＦＥＴを書き込みワード線の中間または終端に備えるものである。
【００５４】
上記構成によれば、読み出しワード線が立ち下がっても、正転論理ゲートの遅延分の時間だけ書き込みワード線の電圧を電源電圧に維持できるため、読み出しワード線による書き込みワード線へのクロスカップリングノイズが発生し難くなり、誤書き込みを防止することができる。
【００５５】
本発明の請求項２１に係るメモリ装置は、メモリセル内の記憶素子が第１および第２の２つの反転論理ゲートで構成され、第１の反転論理ゲートの第１のソースにリセット信号線を接続し、メモリセルの読み出しおよび書き込み動作時は前記リセット信号線に与えるリセット信号を不活性に固定し、読み出しおよび書き込み動作時以外では前記リセット信号を活性化させて記憶素子の状態を所望の値にするものである。
【００５６】
本発明の請求項２２に係るメモリ装置は、請求項２１記載のメモリ装置において、前記第１の反転論理ゲートの第１のソースと第２のソースに前記第２の反転論理ゲートの第１のソースと第２のソースをそれぞれ対応させるときに、前記第２の反転論理ゲートの第２のソースに前記リセット信号の反転信号を与える反転リセット信号線を接続するものである。
【００５７】
本発明の請求項２３に係るメモリ装置は、請求項２１または２２記載のメモリ装置において、前記リセット信号はメモリセルへの書き込み完了を示す信号により活性化されるものである。
【００５８】
上記構成によれば、リセット信号をメモリセル内の記憶素子に与える回路構成をとることにより、書き込みワード線が不活性の場合にも１サイクル以内にメモリセル内の記憶素子を初期化することができる。このような構造をとることにより、他のメモリセルとトランジスタの物理形状を共有でき、ある程度妥協できるマスクデータを用いても性能劣化を防ぐことができる。
【００５９】
本発明の請求項２４に係るメモリ装置は、メモリセル内の記憶素子が第１および第２の２つの反転論理ゲートで構成され、前記第１の反転論理ゲートを構成するトランジスタの第１のソースには書き込み制御信号と書き込み信号の論理積の否定信号が接続され、前記第１の反転論理ゲートを構成するトランジスタの第２のソースには書き込み制御信号と反転書き込み信号の論理積信号が接続され、前記第２の反転論理ゲートを構成するトランジスタの第１のソースには書き込み制御信号と反転書き込み信号の論理積の否定信号が接続され、前記第２の反転論理ゲートを構成するトランジスタの第２のソースには書き込み制御信号と書き込み信号の論理積信号が接続されるものである。
【００６０】
上記構成によれば、メモリセル内の記憶素子を構成する２つの反転論理ゲートについて、それぞれの反転論理ゲートを構成するトランジスタのそれぞれのソースを、書き込み制御信号に応じて書き込み信号とその反転信号で制御することにより、メモリセル内部の帰還インバータの帰還の強さを解放することができるため、電源電圧を低くしても書き込みやすくなり、メモリ装置の低電圧化を図ることができる。
【００６１】
本発明の請求項２５に係るメモリ装置は、請求項２４記載のメモリ装置において、複数の前記書き込み制御信号と前記書き込み信号の組み合せを備え、前記メモリセル内の記憶素子は、前記書き込み制御信号と同数でかつ前記書き込み制御信号に対応付けられた２つの反転論理ゲートの組み合せを用いて構成され、それぞれの反転論理ゲートを構成するトランジスタのゲートおよびドレインは対応点がそれぞれ並列に接続され、それぞれの反転論理ゲートを構成するトランジスタのソースはそれぞれの反転論理ゲートに対応付けられた前記書き込み制御信号および前記書き込み信号により生成される信号に接続されるものである。
【００６２】
上記構成によれば、複数組の反転論理ゲートをそれぞれ然るべく並列に接続して請求項２２記載のメモリ装置と同じ効果が得られる記憶素子回路を構成することができるため、多ポートを有するメモリ装置においても、メモリ装置の低電圧化を図ることができる。
【発明の効果】
【００６３】
以上説明したように、本発明によれば、メモリセルアレイに対する読み出しワード線と書き込みワード線とが同時に活性化されないように制御することで読み出しビット線と書き込みビット線の同時動作を回避し、かつメモリセルのレイアウト部において読み出しワード線と書き込みワード線を交互に物理配置することにより、ビット線にシールドの役目を果たさせることができ、ビット線間のクロスカップリングノイズによる読み出しビット線の誤動作や書き込みビット線の誤動作を防止することができるという優れた効果が得られる。
【００６４】
さらに本発明によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、ダミーメモリセルを用いた読み出しおよび書き込み制御系を構成することにより、メモリ装置をクロック信号に同期して自律的に効率の良く動作させることができ、読み出しワード線と書き込みワード線とが同時に活性化されないようにする制御も確実にすることができるという優れた効果が得られる。
【００６５】
さらに本発明によれば、メモリセル内の記憶素子を構成するＭＯＳＦＥＴの基板電圧を高くすることによるしきい値の制御、あるいは書き込み制御信号のインピーダンスの制御により、読み出しワード線の立ち下りによる書き込みワード線へのクロスカップリングノイズを低減することができるため、書き込みの誤動作を防止できるという優れた効果が得られる。
【００６６】
さらに本発明によれば、リセット信号をメモリセル内の記憶素子に与える回路構成をとることにより、書き込みワード線が不活性の場合にも１サイクル以内にメモリセル内の記憶素子を初期化することができ、このような構造をとることにより、他のメモリセルとトランジスタの物理形状を共有でき、ある程度妥協できるマスクデータを用いても性能劣化を防ぐことができるという優れた効果が得られる。
【００６７】
さらに本発明によれば、メモリセル内の記憶素子を構成する２つの反転論理ゲートのトランジスタのそれぞれのソースを、書き込み制御信号に応じて書き込み信号とその反転信号で制御することにより、電源電圧を低くしても書き込み易くなりメモリ装置の低電圧化を図ることができる。さらに、複数組の反転論理ゲートをそれぞれ並列に接続して同様な回路を構成することにより、多ポートを有するメモリ装置においてもメモリ装置の低電圧化を図ることができるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００６８】
以下、本発明の実施の形態について図面を参照して説明する。
【実施例１】
【００６９】
図１は本発明の実施の形態１に係るメモリ装置の構成例を示す図である。図１（ａ）は本実施の形態のメモリ装置として書き込み２ポートと読み出し３ポートを有するレジスタファイルのメモリセルの構成例を示す回路図であり、図１（ｂ）は図１（ａ）のメモリセルの書き込みビット線と読み出しビット線の物理配置を示す図である。
【００７０】
図１（ａ）において、図２０に示した従来のメモリ装置の構成例と同じ構成要素を同一符号で示している。すなわち、メモリセルは、書き込みデータを入力するトランスファーゲート１および２、データを記憶するインバータ３および４からなる記憶素子、記憶素子からデータを読み出すためのＮＭＯＳトランジスタ５〜１０から構成されている。更に、図１（ｃ）、（ｄ）のような構成でも良い。
【００７１】
さらに、メモリセルの書き込みと読み出しを制御する信号線として、２ポートそれぞれの書き込みワード線１１および１２、それぞれのポートの書き込みビット線１３および１４、３ポートそれぞれの読み出しワード線１５〜１７、それぞれのポートの読み出しビット線１８〜２０を備えている。
【００７２】
これらの信号線のうち書き込みビット線と読み出しビット線は、図１（ｂ）に示すように、メモリセルのレイアウト部２１において交互に物理配置されている。すなわち、書き込みポート０のビット線１３は読み出しポート０のビット線１８と読み出しポート１のビット線１９の間に、書き込みポート１のビット線１４は読み出しポート１のビット線１９と読み出しポート２のビット線２０の間に配置されている。
【００７３】
このように、本実施の形態のメモリ装置においては、書き込みポートと読み出しポートが同数であれば、全ビット位置において書き込みビット線と読み出しビット線が交互に配置可能であるが、書き込みポート数と読み出しポート数が異なる場合は、可能な範囲で交互に配置する。例えば、書き込み１ポートと読み出し３ポートを有するメモリセルの場合は、２つの読み出しビット線が隣り合うことは避けられない。また、２コラム構成で、クロックの奇数周期と偶数周期で読み出すポートが異なる場合は、その読み出しポートを隣接させてもよい。
【００７４】
図２は、４つの読み出しポートと２つの書き込みポートがあり、そのうち、読み出しビットｒｄ  ｄａｔａ０からｒｄ  ｄａｔａ２と読み出しビットｒｄ  ｄａｔａ３が異なる周期で読み出される条件での、各ポートのレイアウト配置図の例である。
【００７５】
図３は、図１に示すような構成のメモリセルを含むレジスタファイルの構成例を示すブロック図である。図３において、レジスタファイルは、メモリセルが３３エントリ３３ビット構成に配列されたメモリセルアレイ２０１、メモリセルのアドレスを発生するアドレスデコーダ２１１、メモリセルからの読み出しデータを保持する読み出しデータ保持回路２２１、メモリセルへの書き込みデータを保持する書き込みデータ保持回路２３１、制御回路２４１を有している。
【００７６】
ここで、メモリセルアレイ２０１は、通常の３２エントリ３２ビット構成のメモリセルアレイに１ダミーエントリと１ダミービットを付加して配列した構成になっている。そのため、メモリセルアレイ２０１は、図２８のメモリセルアレイ２００に比べて、１ダミーエントリ１ダミービット構成のダミーメモリセルＡ、１ダミーエントリ３２ビット構成のダミーメモリセルＢ、３２エントリ１ダミービット構成のダミーメモリセルＣが付加されている。
【００７７】
ここに、ダミーメモリセルＡは読み出しにおいては書き込みとは無関係に固定記憶値をダミー読み出しビット線に出力する。また、書き込みにおいてはダミー書き込み値が書き込まれたことを検出するために、書き込まれた値を外部に出力するダミー書き込み検知信号線を備えている。
【００７８】
また、ダミーメモリセルＢおよびダミーメモリセルＣは、ダミーメモリセルＡを付加したときに、ダミーメモリセルＡの各信号線の負荷特性が本来のデータを格納する３２エントリ３２ビット構成のメモリセル部分の各信号線の負荷特性と同一になるように回路構成して付加したものである。ダミーメモリセルＢは読み出しワード線と書き込みワード線の容量が通常のメモリセルと等価になるようにし、ダミーメモリセルＣは読み出しビット線と書き込みビット線の容量が通常のメモリセルと等価になるようにしている。
【００７９】
さらに、メモリセルを含むレジスタファイルの代わりの構成としては、図４に示すようなダミーメモリセルのレイアウトを用いるのが好ましい。このレイアウトでは、図３の左側に位置するダミーセルに加えて中央部に位置するダミーセルと右側に位置するダミーセルとがメモリセルアレイの中央線から対称的に配置されるためにある。このような方法でダミーメモリセルのバランスを取ることにより、その動作をより安定させることができる。これらのダミーメモリセルは図１に示したメモリセルと同一形状のトランジスタを用いて構成することにより、各信号線の負荷特性をメモリセルアレイ３０１と同一にすることができ、インバータなどを代用して遅延特性を近似した場合に比べて、プロセスばらつきや温度変動あるいは電圧変動を含めた負荷特性を近似できる。
【００８０】
レジスタファイルに対して外部からは書き込み２ポートのそれぞれ５ビットのアドレス、読み出し３ポートのそれぞれ５ビットのアドレス、クロック信号ＣＬＫ、このレジスタファイルを選択するセレクト信号が与えられ、書き込み２ポートと読み出し３ポートのそれぞれ３２ビットのデータ入出力信号で外部とのインターフェースを行う。
【００８１】
アドレスデコーダ２１１は与えられたアドレスをデコードし、メモリセルアレイ２０１とは、３２エントリ２ポートの書き込みワード線６４本と３２エントリ３ポートの読み出しワード線９６本に加えて、ダミーメモリセルＡに対する読み出しワード線および書き込みワード線が付加されて接続される。読み出しデータ保持回路２２１および書き込みデータ保持回路２３１とメモリセルアレイ２０１とは、３ポート各３２ビットの読み出しビット線および２ポート各３２ビットの書き込みビット線に加えて、ダミー読み出しビット線およびダミー書き込みビット線および前記ダミー書き込み検知信号線が付加されて接続される。
【００８２】
以上のように構成されたメモリ装置において、本発明によれば、読み出しワード線と書き込みワード線とは同時に活性化されないように制御される。図５は、上記構成のレジスタファイルの書き込みと読み出しを制御する詳細な回路構成例を示す回路図である。図５にはダミーメモリセルＡの回路構成例も示されている。また、ダミーメモリセルＢの回路構成例を図６に、ダミーメモリセルＣの回路構成例を図７に示す。
【００８３】
図５において、メモリセルアレイ２０１は、上述したように、３２エントリ３２ビット構成のメモリセルアレイ３０１、１ダミーエントリ１ダミービット構成のダミーメモリセルＡ３０２、１ダミーエントリ３２ビット構成のダミーメモリセルＢ３０３、３２エントリ１ダミービット構成のダミーメモリセルＣ３０４から構成されている。また、３０５は書き込みワード線および読み出しワード線の活性化を制御するワード線制御ブロックである。
【００８４】
また、図５において、３１１、３１２、３１３はフリップフロップ、３２１はメモリセルアレイ３０１の読み出しワード線を活性化する読み出しロウデコーダ、３２２はメモリセルアレイ３０１の書き込みワード線を活性化する書き込みロウデコーダ、３２３はダミーメモリセルＡの読み出しワード線を活性化する読み出しダミーロウデコーダ、３２４はダミーメモリセルＡの第１のダミー書き込みワード線を活性化する第１の書き込みダミーロウデコーダ、３２５はダミーメモリセルＡの第２のダミー書き込みワード線を活性化する第２の書き込みダミーロウデコーダである。
【００８５】
さらに、図５において、３３１はクロック信号、３３２はセレクト信号、３３３はダミーメモリセルＡへのダミー書き込み値を与えるダミー書き込みビット線、３３４は読み出し制御信号を与えるフリップフロップ３１２の出力、３３５はダミーメモリセルＡから固定記憶値が読み出されるダミー読み出しビット線、３３６は書き込み制御信号を与えるフリップフロップ３１３の出力、３３７はダミーメモリセルＡに書き込んだダミー書き込み値を読み出すダミー書き込み検知信号線である。
【００８６】
さらに、図８は、図５に示した制御回路の動作を説明するタイミングチャートである。以下、図４〜図７を用いて、本実施の形態のメモリ装置による多ポートのメモリセルからなるレジスタファイルの動作を説明する。なお、図７と図４において、信号のタイミングと動作回路の対応関係を○印中の数字により示す。また、以下の説明では（○数字）のように記述する。
【００８７】
まず初期状態において、セレクト信号がＬレベルからＨレベルとなるとき、フリップフロップ３１１、３１２、３１３はリセット状態にあり、Ｑ出力はＬレベルとなっている。次にクロック信号ＣＬＫが入力されると、フリップフロップ３１１はＬレベルからＨレベルとなる（○１）。これにより、フリップフロップ３１２がＬレベルからＨレベルとなり（○２）、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３および第１の書き込みダミーロウデコーダ３２４が起動する。
【００８８】
これに応じて、ダミー書き込みビット線３３３上のフリップフロップ３１１の出力から与えられるダミー書き込み値がダミーメモリセルＡに書き込まれ、ダミーメモリセルＡから固定記憶値がダミー読み出しビット線３３５に出力される（○３）。この固定記憶値によりフリップフロップ３１２はリセットされてＱ出力がＬレベルへ遷移し、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３は不活性となり（○３）、読み出しサイクルが終了する。
【００８９】
次に、ダミー読み出しビット線３３５に読み出された固定記憶値によりフリップフロップ３１３のクロック入力がＨレベルとなるので、フリップフロップ３１３のＱ出力がＨレベルとなり、書き込みロウデコーダ３２２および第２の書き込みダミーロウデコーダ３２５が起動される（○４）。
【００９０】
また、ダミー書き込み検知信号線３３７に読み出されたダミー書き込み値により（○５）、フリップフロップ３１１がリセットされ、ダミー書き込みビット線は反転してＬレベルになるため、反転したダミー書き込み値がダミーメモリセルＡに書き込まれる。また同時に、フリップフロップ３１３がリセットされ、書き込みロウデコーダ３２２および第２の書き込みダミーロウデコーダ３２５は不活性となり（○６）、書き込みサイクルが終了する。なお、０または１を書き込む際、書き込み期間が遅くなるダミー構成を書き込みワード線の活性化期間とすることが重要である。
【００９１】
以上により読み出し後書き込みの１サイクルの動作が完了する。このように、読み出しサイクルと書き込みサイクルはリセット付きフリップフロップ３１１、３１２、３１３を使用して生成しているので、クロック信号の反転エッジを使用する場合に比べて、クロックのデューティ比に依存しないため、クロックのデューティ保証をする必要がないという効果がある。さらに、読み出し動作、書き込み動作それぞれが、デューティ比依存がないため、クロック系統の要因（ジッタ、プロセス変動によるデューティ比の変化）による速度変化も防止できる効果がある。
【００９２】
ワード線の活性化期間はメモリセルからの読み出しと書き込みの最低時間を保証するものであるので、ダミーメモリセルよりも電流能力が劣るセルがあれば初期テストではじかれることになり、本実施の形態の構成は経年変化に対する品質保証の観点において非常に優れた構成となる。またダミーメモリセル自身が不良である場合は、規定の周波数で動作しなくなるため初期テストではじかれることになる。
【００９３】
上記に説明したように、メモリセルアレイ３１０に対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるので、読み出しビット線と書き込みビット線は同時に動作することが無く、かつメモリセルのレイアウト部において交互に物理配置されているので、どちらかのビット線がシールドの役目を果たすため、ビット線間の干渉が生ずることが無く、読み出しビット線の誤動作や書き込みビット線の誤動作が防止される効果がある。なお、本実施の形態ではダミーメモリセルの書き込みロウデコーダを２つ用意し、それぞれが読み出しロウデコーダの起動と書き込みロウデコーダの起動で起動するようにしたが、ダミーメモリセルＡに記憶される情報が１サイクル以内に初期化されるならば、ダミーメモリセルの書き込みロウデコーダが１つであっても良い。また、検知にダミーセルの１つのポートを用いた場合を示したが、ダミーセルを複数用いてもよいし、多ポートの情報から検知してもよい。その場合、更に高精度となる。
【００９４】
図１６はダミーメモリセル内を初期化する回路構成例を示す回路図である。図１６において、３１と３２はダミーメモリセル内の記憶素子を構成するそれぞれ第１と第２のインバータ、３３はリセット端子となる第１のインバータの第１のソース、３４は電源に接続される第１のインバータの第２のソース、３５は接地される第２のインバータの第１のソース、３６は反転リセット端子となる第２のインバータの第２のソースである。
【００９５】
ここで、リセット端子３３にフリップフロップ３１１のＱ出力を接続し、反転リセット端子３６にフリップフロップ３１１のＱ出力の反転情報を入力することにより、書き込みワード線が不活性の場合にも１サイクル以内に初期化される。また、このような構造をとることにより、特殊なトランジスタを挿入する必要がなく、かつ回路を構成するトランジスタの物理形状を変える必要もなく、ダミーメモリセルをリセットすることが可能である。このようにすることで、他のメモリセルとトランジスタの物理形状を共有でき、性能劣化を防ぐことができる。
【００９６】
また、微細加工に伴い電源電圧を低くする必要があるが、その際にもメモリセルへの書き込み動作が保証されなければならない。図１７（ａ）と１７（ｂ）は本発明に係る低電圧で書き込み動作可能なメモリセルの基本構成を示す回路図を示す。図１７（ａ）において、３７と３８はメモリセル内の記憶素子を構成するそれぞれ第１と第２のインバータであり、図１７（ｂ）において、３９〜４２は書き込みワード線と書き込みビット線を入力して第１と第２のインバータを構成するトランジスタのソースに与える信号を生成する論理回路である。
【００９７】
具体的には、書き込みワード線の信号をＷＥ、書き込みビット線の信号をＷＤとすると、第１のインバータを構成するトランジスタの第１のソースＩＮ１には論理回路３９によりＷＥとＷＤの論理積の否定信号を与え、第１のインバータを構成するトランジスタの第２のソースＩＮ２には論理回路４０によりＷＥと反転ＷＤの論理積信号を与え、第２のインバータを構成するトランジスタの第１のソースＩＮ３には論理回路４１によりＷＥと反転ＷＤの論理積の否定信号を与え、第２のインバータを構成するトランジスタの第２のソースＩＮ４には論理回路４２によりＷＥとＷＤの論理積信号を与える。このようにすることにより、メモリセル内部の帰還インバータの帰還の強さを解放することができるため、電源電圧を低くしても書き込みやすくなる。
【００９８】
さらに、図１６（ａ）、この図ではＶＤＤは電源電圧であり、ＶＳＳは接地電圧である、に示すようなＳｎ１、Ｓｎ２、Ｓｎ３、及びＳｎ４の信号レベルに関して、それらの信号レベルはＶＤＤまたはＶＳＳのどちらかの電圧値から＋／−０．４Ｖ変動する。基板電圧がこのように変動することにより、より低い書き込み電圧がよりたやすく達成されることができる。
【００９９】
図１８は、この方式の多ポートメモリセルへの応用例として、本発明に係る低電圧で書き込み動作可能な書き込み２ポートのメモリセルの基本構成を示す回路図である。図１８において、書き込みポート０に対応するメモリセルをインバータ４３と４５で構成し、書き込みポート１に対応するメモリセルをインバータ４４と４６で構成し、かつインバータ４３とインバータ４４を構成するトランジスタのゲートとドレインを並列接続し、インバータ４５とインバータ４６を構成するトランジスタのゲートとドレインを並列接続している。このようにして、インバータ４３および４４と、インバータ４５および４６が書き込み２ポートのメモリセルの記憶素子を構成するそれぞれ第１と第２のインバータとなるようにしている。
【０１００】
ここで、書き込みポート０に対応するインバータ４３と４５を構成するトランジスタのソースＷＲ０ＩＮ１、ＷＲ０ＩＮ２、ＷＲ０ＩＮ３、ＷＲ０ＩＮ４に対して、書き込みポート０に対応する書き込みワード線の信号と書き込みビット線の信号から図１７と同様の論理回路で生成された信号を与え、書き込みポート１に対応するインバータ４４と４６を構成するトランジスタのソースＷＲ１ＩＮ１、ＷＲ１ＩＮ２、ＷＲ１ＩＮ３、ＷＲ１ＩＮ４に対して、書き込みポート１に対応する書き込みワード線の信号と書き込みビット線の信号から図１７と同様の論理回路で生成された信号を与える。
【０１０１】
このようにすることにより、多ポートメモリセルにおいても図１７に示した回路方式と同じ方式が実現できるため、多ポートメモリセル内部の帰還インバータの帰還の強さを解放することができることになり、電源電圧を低くしても書き込み易くなる。
【０１０２】
また、本実施の形態のレジスタファイルの動作において書き込みビット線がクリティカルではないことが明らかな場合、つまり、書き込みワード線が活性化するよりも明らかにビット線が確定している場合は、図５に示した回路構成を簡略化することができる。図２４は、図１および図３にように構成されたレジスタファイルの書き込みと読み出しを制御する簡略化された回路構成例を示す回路図であり、図２６は図２４に示した制御回路の動作を説明するタイミングチャートである。
【０１０３】
図２４において、図５の回路構成例と同じ構成要素については同一符号で示す。また、同一符号に添え字ａを付けた構成要素は、３０２ａのダミーメモリセルＡでは同じ役割を有するが回路構成が変わることを示し、フリップフロップ３１２ａ、第１の書き込みダミーロウデコーダ３２４ａでは同じ役割を有するが接続関係が変わることを示している。この場合は書き込みビット線がクリティカルではないため、図５のフリップフロップ３１１は不要になり、ダミーメモリセルＡの書き込みビット線は、メモリセル内部で第１の書き込みデータが電源、第２の書き込みデータが接地に接続されている。さらに、読み出し回路、書き込み回路がある。読み出し回路は、読み出しアドレスイネーブル信号と同じシーケンスで遷移される制御信号でスイッチされる回路を含んでいる。これらは、図２５（ａ）であってもよいし、さらに高速にするには図２５（ｂ）であってもよい。これにより、アドレスイネーブル信号が"Ｌ"になったら、読み出しビットラインはプリチャージされても、読み出しデータの出力は変化しない。
【０１０４】
クロック信号ＣＬＫの起動と同時にフリップフロップ３１２ａが起動し、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３が活性化される（○２）。ダミーメモリセルＡから固定記憶値がダミー読み出しビット線３３５に出力される（○３）と、フリップフロップ３１２はリセットされ、フリップフロップ３１３がセットされることで、読み出しサイクルが終了し、書き込みサイクルが開始される（○４）。
【０１０５】
一方、読み出しサイクル中にフリップフロップ３１３のＱ出力の反転信号で第１の書き込みダミーロウデコーダ３２４ａを起動し、ダミーメモリセルＡ内部で電源から書き込みを行ってダミーメモリセルＡの書き込み値を初期化し、書き込みサイクルが開始されると、フリップフロップ３１３のＱ出力で第２の書き込みダミーロウデコーダ３２５を起動し、ダミーメモリセルＡ内部で接地から書き込みを行い、この変化をダミー書き込み検知信号線３３７により検知することで書き込みサイクルを終了させる（○６）。
【０１０６】
このように書き込みビット線がクリティカルではないことが明らかな場合は、これを考慮した回路構成をすることで回路を簡略化することができるため、半導体集積回路チップの面積や消費電力を低減することができるという効果がある。
【実施例２】
【０１０７】
上記実施の形態１においては、クロック信号に同期して１サイクルの動作で読み出し後書き込みを行う方式を示したが、同様にクロック信号に同期して１サイクルの動作で書き込み後読み出しを行うことができる。図９は、図１および図３にように構成されたレジスタファイルの実施の形態２に係る書き込みと読み出しを制御する詳細な回路構成例を示す回路図である。さらに、書き込み入力データが、マルチポートメモリ内の書き込みビットラインに伝達される場合、その遷移が、読み出しビットラインの遷移と重なる場合は、書き込み入力データを受けるフリップフロップと書き込みビットラインの間に、書き込みアドレスイネーブル信号と同じシーケンスで遷移する信号線で制御されるスイッチを挿入すればよい。これにより、多少、書き込みサイクル時間は増えるが、読み出し、書き込みビットラインの干渉は回避できる。図１０にその回路図を示す。
【０１０８】
図１０の回路に関して、それぞれの書き込みダミーセルにおいて接地あるいは電源に直接接続されている。しかし、このように直接接続することを接地−電源間に抵抗を配置することによって変更することも可能である。このときの抵抗値は書き込み回路の抵抗値と同じである。
【０１０９】
また、読み出しのアクセスを高速化するために、図１１（ａ）と１１（ｂ）で示したようなダイナミックデコーダをロウデコーダに使用した例を示す。このロウデコーダは、入力アドレスをフリップフロップやラッチで受ける必要がないので、その分、アドレスのセットアップおよびホールド時間が短縮される。もし、マルチポートメモリとアドレスを生成される別ブロックとのインターフェースの故障を見る場合は、その故障診断の際、シフトレジスタ動作するフリップフロップを置けばよい。さらに、このマルチポートメモリは、読み出しデータ、書き込みデータの動作時間が異なるため、図１２（ａ）と１２（ｂ）のように、アドレスを最終デコードした部分を書き込み、読み出しのワードラインで共用し、最終部で、アドレスイネーブル信号で切り替えることにより、アドレスデコーダの面積を低減することも可能である。
【０１１０】
また、図１３はメモリセルアレイをロウ方向の２分割（Ｂａｎｋ１、Ｂａｎｋ２）した階層メモリの例を示す。この場合、書き込みビットラインは階層化されておらず、読み出しビットラインは階層化されている。このような場合のダミーメモリセルの配置を図１４に示す。ダミーメモリセルＡ１は、読み出し系の遅延補償用であり、ダミーメモリセルＡは書き込み時間補償用回路である。書き込み検知の信号は、特に配線の指定はないが、書き込みビットラインおよびワードライン、読み出しローカルビットライン、読み出しグローバルライン、ワードラインは、本来のメモリセルに起因する構造と同じであることが望ましい。
【０１１１】
図９において、図５の回路構成例と同じ構成要素については同一符号で示す。また、同一符号に添え字ｂを付けた構成要素は同じ役割を有するが接続関係が変わることを示している。すなわち、図９が図５と異なる点は、フリップフロップ３１３ｂのクロック入力が直接クロック信号３３１に接続され、フリップフロップ３１２ｂはフリップフロップ３１３ｂのリセット信号によりセットされる点である。
【０１１２】
図１５は図９に示した制御回路の動作を説明するタイミングチャートである。以下、図８と図１４を用いて、本実施の形態のメモリ装置による多ポートのメモリセルからなるレジスタファイルの動作を説明する。図８と図１４において、信号のタイミングと動作回路の対応関係を○印中の数字により示し、以下の説明では（○数字）のように記述する点は実施の形態１と同様である。
【０１１３】
まず初期状態において、セレクト信号がＬレベルからＨレベルとなるとき、フリップフロップ３１１、３１２ｂ、３１３ｂはリセット状態にあり、Ｑ出力はＬレベルとなっている。次にクロック信号ＣＬＫが入力されると、フリップフロップ３１１およびフリップフロップ３１３ｂがＬレベルからＨレベルとなる（○１）。これにより、書き込みロウデコーダ３２２および第２の書き込みダミーロウデコーダ３２５が起動される（○２）。
【０１１４】
これに応じて、ダミー書き込みビット線３３３上のダミー書き込み値がダミーメモリセルＡに書き込まれる。次に、ダミー書き込み値がダミー書き込み検知信号線３３７に読み出されると（○３）、これにより、フリップフロップ３１１およびフリップフロップ３１３ｂがリセットされ、書き込みロウデコーダ３２２および第２の書き込みダミーロウデコーダ３２５は不活性になり書き込みサイクルが終了する（○４）。
【０１１５】
それと同時に、フリップフロップ３１２ｂがセットされ（○５）、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３および第１の書き込みダミーロウデコーダ３２４が起動し、読み出しサイクルが開始される。ここで、フリップフロップ３１１がリセットされているので、反転したダミー書き込み値がダミーメモリセルＡに書き込まれることで、ダミーメモリセルＡの書き込み値が初期化される。
【０１１６】
次に、ダミーメモリセルＡから固定記憶値がダミー読み出しビット線３３５に出力されると（○６）、この固定記憶値によりフリップフロップ３１２ｂはリセットされ、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３は不活性となり、読み出しサイクルが終了する。
【０１１７】
以上により書き込み後読み出しの１サイクルの動作が完了する。上記に説明したように、メモリセルアレイ３０１に対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるので、読み出しビット線と書き込みビット線は同時に動作することが無く、かつメモリセルのレイアウト部において交互に物理配置されているので、どちらかのビット線がシールドの役目を果たすことになり、ビット線間の干渉が生ずることが無く、読み出しビット線の誤動作や書き込みビット線の誤動作が防止される効果がある。
【０１１８】
なお、本実施の形態において、図１６に示したダミーメモリセル内を初期化する回路構成のメモリセル、あるいは図１７（ａ）、１７（ｂ）および１７に示した低電圧でも書き込み動作可能なメモリセルを用いても、実施の形態１における効果と同じ効果が発揮される。
【０１１９】
以上説明した実施の形態１および実施の形態２において、メモリセルのレイアウト部で読み出しワード線と書き込みワード線とを交互に物理配置し、同時に活性化されないように制御することにより、ビット線間のクロスカップリングノイズによる誤動作が防止される効果を説明したが、さらに本発明に係るメモリ装置におけるノイズ耐性を強化するための回路構成について以下に説明する。
【０１２０】
図１９（ａ）と１９（ｂ）は本発明の実施の形態に係るＭＯＳＦＥＴの基板電圧を制御するメモリ装置の構成例を示す図である。図１９（ａ）はメモリ装置として書き込み２ポートと読み出し３ポートを有するレジスタファイルのメモリセルの構成例を示す回路図であり、図１９（ｂ）は図１９（ａ）のメモリセルの書き込みワード線と読み出しワード線線の物理配置を示す図である。
【０１２１】
図１９（ａ）と１９（ｂ）において、図１（ａ）から１（ｄ）に示したメモリ装置の回路構成例と同じ構成要素については同一符号で示す。すなわち、メモリセルは、書き込みデータを入力するトランスファーゲート１および２、データを記憶するインバータ３および４からなる記憶素子、記憶素子からデータを読み出すためのＮＭＯＳトランジスタ５〜１０から構成され、２ポートそれぞれの書き込みワード線１１および１２、３ポートそれぞれの読み出しワード線１５〜１７を備え、さらに、メモリセルを構成するＰチャネルのＮＷＥＬＬ２２に信号入力線ＮＷを備えている。
【０１２２】
ここで、実施の形態１および実施の形態２においてはメモリセルアレイに対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるので、読み出しワード線１５〜１７と書き込みワード線１１および１２とを交互に物理配置することにより、どちらかのワード線がシールドの役目を果たすため、ワード線間のクロスカップリングノイズを防止する効果が得られる。
【０１２３】
図２０は、図１９に示したメモリセルを用いたレジスタファイルの動作を説明するタイミングチャートである。図２０において、読み出しワード線が活性化されている間は、信号入力線ＮＷに与えるＭＯＳＦＥＴの基板電圧を電源電圧より高く昇圧する。その結果、ＰチャネルＭＯＳＦＥＴのしきい値は、通常の値よりも低い値（−Ｖｔｈ−δＶ）になる。通常、読み出しワード線の立ち下りにより書き込みワード線にはクロスカップリング効果による電圧降下が見られるが、図１９の実施の形態によれば、しきい値が−δＶだけ低くなっているので、何もしない場合に比べて−δＶだけノイズ耐性が増加し、グリッチが乗っても書き込み誤動作が起き難くなる効果が得られる。なお、レイアウトの都合上、トランスファーゲートだけを基板電圧より高くしてもよい。この場合、読み出しポートを構成するＮチャネルＭＯＳＦＥＴの基板電圧は昇圧しない方が速度維持には好ましい。
【０１２４】
図２１は本発明の実施の形態に係る制御信号のインピーダンスを制御するメモリ装置として書き込み２ポートと読み出し３ポートを有するメモリセルの構成例を示す回路図である。
【０１２５】
図２１において、図１に示したメモリ装置の回路構成例と同じ構成要素については同一符号で示す。すなわち、メモリセルは、書き込みデータを入力するトランスファーゲート１および２、データを記憶するインバータ３および４からなる記憶素子、記憶素子からデータを読み出すためのＮＭＯＳトランジスタ５〜１０から構成され、２ポートそれぞれの書き込みワード線１１および１２、３ポートそれぞれの読み出しワード線１５〜１７を備え、さらに、トランスファーゲートを制御する書き込みワード線とその反転論理回路出力にドレインおよびゲートがそれぞれ接続され、ソースが電源に接続されたＰチャネルＭＯＳＦＥＴ２３を備えている。
【０１２６】
このＰチャネルＭＯＳＦＥＴ２３により、読み出しワード線が立ち下がるときに書き込みロウデコーダの最終段のインバータのＰチャネルＭＯＳＦＥＴ以外での電流パスが生じることで書き込みワード線のインピーダンスが小さくなるため、読み出しワード線とのカップリング容量の割合が小さくなり、クロスカップリングノイズの影響を受け難くなる効果が得られる。
【０１２７】
図２２は本発明の実施の形態に係るメモリ装置におけるクロスカップリングノイズ除去回路の構成例を示す回路図である。図２２のクロスカップリングノイズ除去回路はワード線の駆動元に配置される。図２２において、ＰチャネルＭＯＳＦＥＴ２４のゲートには読み出しワード線ＲＷＤを駆動するバッファの入力が接続され、ソースには書き込みワード線ＷＷＤを入力する２段のインバータの出力が接続され、ドレインには書き込みワード線ＷＷＤが接続される。
【０１２８】
ＰチャネルＭＯＳＦＥＴ２４のソースに書き込みワード線ＷＷＤを入力する２段のインバータの出力が接続されることにより、電源に接続された場合よりもインピーダンスが高くなり、読み出しワード線ＲＷＤの立ち下がりによって生じるワード線対電源ラインのカップリングによる電源電圧の降下の過渡応答速度が遅くなる。そのため、ＰチャネルＭＯＳＦＥＴ２４ソースの電圧値はより高く維持でき、ＰチャネルＭＯＳＦＥＴ２４のドライブ能力の電源電圧降下分を吸収できる。また、読み出しワード線を駆動する反転論理回路と兼用できるため、半導体集積回路チップの低面積化が可能となる。
【０１２９】
図２３は本発明の実施の形態に係るメモリ装置におけるクロスカップリングノイズ除去回路の他の構成例を示す回路図である。図２３のクロスカップリングノイズ除去回路はワード線の中間または終点に配置される。図２３において、ＰチャネルＭＯＳＦＥＴ２５のゲートには読み出しワード線ＲＷＤを入力するインバータの出力が接続され、ソースには書き込みワード線ＷＷＤを入力する２段のインバータの出力が接続され、ドレインには書き込みワード線ＷＷＤが接続される。
【０１３０】
この回路をワード線の中間または終点に配置することにより、読み出しワード線が立ち下がっても、インバータの遅延分の時間だけＷＷＤをＶＤＤに維持しており、読み出しワード線ＲＷＤによる書き込みワード線へのクロスカップリングノイズが発生し難くなり、誤書き込みを防止することができる。
【産業上の利用可能性】
【０１３１】
本発明にかかるメモリ装置は、メモリセルアレイに対する読み出しワード線と書き込みワード線とが同時に活性化されないように制御することで読み出しビット線と書き込みビット線の同時動作を回避し、かつメモリセルのレイアウト部において読み出しワード線と書き込みワード線を交互に物理配置することにより、ビット線にシールドの役目を果たさせることができ、ビット線間のクロスカップリングノイズによる読み出しビット線の誤動作や書き込みビット線の誤動作を防止することができるという効果を有し、多ポートを有するメモリ装置に関して有用である。
【図面の簡単な説明】
【０１３２】
【図１】（ａ）から（ｄ）は本発明の実施の形態１に係るメモリ装置の構成例を示す図。
【図２】本発明の実施の形態１に係るメモリ装置による２コラム構成のレイアウト配置を示す図。
【図３】本発明の実施の形態１に係るメモリ装置によるレジスタファイルの構成例を示すブロック図。
【図４】本発明の実施の形態１に係るメモリ装置によるレジスタファイルの変更した構成例を示すブロック図。
【図５】本発明の実施の形態１に係るメモリ装置によるレジスタファイルを制御する詳細な回路構成例を示す回路図。
【図６】ダミーメモリセルＢの回路構成例を示す回路図。
【図７】ダミーメモリセルＣの回路構成例を示す回路図。
【図８】本発明の実施の形態１に係るメモリ装置によるレジスタファイルの動作を説明するタイミングチャート。
【図９】本発明の実施の形態２に係るメモリ装置によるレジスタファイルを制御する詳細な回路構成例を示す回路図。
【図１０】本発明の実施の形態２に係るメモリ装置によるレジスタファイルを制御する詳細な回路構成例を示す回路図。
【図１１】（ａ）および（ｂ）は本発明の実施の形態２に係るメモリ装置によるレジスタファイルにおけるロウデコーダの構成を示す回路図。
【図１２】（ａ）および（ｂ）は本発明の実施の形態２に係るメモリ装置によるレジスタファイルにおけるロウデコーダの構成を示す回路図。
【図１３】本発明の実施の形態２に係るメモリ装置によるレジスタファイルにおけるメモリセルアレイをロウ方向に２分割した階層メモリの例を示す回路図。
【図１４】本発明の実施の形態２に係るメモリ装置によるレジスタファイルにおけるダミーセルの配置を示す図。
【図１５】本発明の実施の形態２に係るメモリ装置によるレジスタファイルの動作を説明するタイミングチャート。
【図１６】ダミーメモリセル内を初期化する回路構成例を示す回路図。
【図１７】（ａ）および（ｂ）は本発明の実施の形態に係る低電圧で書き込み動作可能なメモリセルの基本構成を示す回路図。
【図１８】本発明の実施の形態に係る低電圧で書き込み動作可能な多ポートのメモリセルの基本構成を示す回路図。
【図１９】（ａ）および（ｂ）は本発明の実施の形態に係るＭＯＳＦＥＴの基板電圧を制御するメモリ装置の構成例を示す図。
【図２０】本発明の実施の形態に係るＭＯＳＦＥＴの基板電圧を制御するメモリ装置を用いたレジスタファイルの動作を説明するタイミングチャート。
【図２１】本発明の実施の形態に係る制御信号のインピーダンスを制御するメモリ装置の構成例を示す回路図。
【図２２】本発明の実施の形態に係るメモリ装置におけるクロスカップリングノイズ除去回路の構成例を示す回路図。
【図２３】本発明の実施の形態に係るメモリ装置におけるクロスカップリングノイズ除去回路の構成例を示す回路図。
【図２４】本発明の実施の形態１に係るメモリ装置によるレジスタファイルを制御する簡略化された回路構成例を示す回路図。
【図２５】（ａ）および（ｂ）は本発明の実施の形態１に係るメモリ装置によるレジスタファイルを制御する簡略化された回路構成例における読み出しデータ保持回路の構成を示す回路図。
【図２６】本発明の実施の形態１に係るメモリ装置によるレジスタファイルを制御する簡略化された回路構成例の動作を説明するタイミングチャート。
【図２７】従来のレジスタファイルのメモリセルの構成例を示す回路図。
【図２８】従来のメモリセルを用いたレジスタファイルの構成例を示すブロック図。
【図２９】従来のメモリセルを用いたレジスタファイルの動作を説明するタイミングチャート。
【符号の説明】
【０１３３】
１、２  トランスファーゲート
３、４  インバータ
５、６、７、８、９、１０  ＮＭＯＳトランジスタ
１１、１２  書き込みワード線
１３、１４  書き込みビット線
１５、１６、１７  読み出しワード線
１８、１９、２０  読み出しビット線
２１  メモリセルのレイアウト部
２２  ＰチャネルのＮＷＥＬＬ
２３、２４、２５  ＰチャネルＭＯＳＦＥＴ
３１、３２、３７、３８、４３、４４、４５、４６  インバータ
３３、３４、３５、３６  ソース
３９、４０、４１、４２  論理回路
２００、２０１  メモリセルアレイ
２１０、２１１  アドレスデコーダ
２２０、２２１  読み出しデータ保持回路
２３０、２３１  書き込みデータ保持回路
２４０、２４１  制御回路
３０１  メモリセルアレイ３０１
３０２、３０２ａ  ダミーメモリセルＡ
３０３  ダミーメモリセルＢ
３０４  ダミーメモリセルＣ
３０５  ワード線制御ブロック
３１１、３１２、３１３  フリップフロップ
３１２ａ、３１２ｂ、３１３ｂ  フリップフロップ
３２１  読み出しロウデコーダ
３２２  書き込みロウデコーダ
３２３  読み出しダミーロウデコーダ
３２４、３２４ａ  第１の書き込みダミーロウデコーダ
３２５  第２の書き込みダミーロウデコーダ
３３１  クロック信号
３３２  セレクト信号
３３３  ダミー書き込みビット線
３３４  読み出し制御信号
３３５  ダミー読み出しビット線
３３６  書き込み制御信号
３３７  ダミー書き込み検知信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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