(57)【特許請求の範囲】
【請求項１】
入力信号を積分した積分信号を出力する積分器と、
ディザ信号の出力及びリセットを繰り返し行うディザ回路と、
前記積分信号及び前記ディザ信号に基づいて量子化を行う量子化器と、
を備え、
前記ディザ回路は、
前記量子化器から出力される量子化の結果を示す量子化信号に基づいて、量子化が完了した後に一方の論理値から他方の論理値に変化するクロック信号を生成するクロック信号生成回路と、
前記クロック信号が前記一方の論理値の場合に前記ディザ信号を出力し、前記クロック信号が前記他方の論理値の場合に前記ディザ信号を所定レベルの信号にリセットするディザ信号出力回路と、
を備えることを特徴とするデルタシグマ変調回路。
【請求項２】
請求項１に記載のデルタシグマ変調回路であって、
前記クロック信号生成回路は、
前記量子化信号の変化から所定の遅延時間をもって前記クロック信号を変化させて出力すること、
を特徴とするデルタシグマ変調回路。
【請求項３】
請求項１又は２に記載のデルタシグマ変調回路であって、
前記ディザ回路は、
前記クロック信号に応じて乱数信号を生成して出力する乱数生成回路と、
前記乱数信号をアナログ信号に変換して前記ディザ信号として出力するＤＡコンバータと、
を有し、
前記ＤＡコンバータは、
前記クロック信号に応じて前記ディザ信号の出力及びリセットを繰り返し行うこと、
を特徴とするデルタシグマ変調回路。
【請求項４】
請求項３に記載のデルタシグマ変調回路であって、
前記ＤＡコンバータは、
前記乱数信号に応じた電圧である入力電圧を生成する入力電圧生成回路と、
第１入力端子に前記入力電圧が印加され、第２入力端子に所定の電圧が印加されるオペアンプと、
前記オペアンプの前記第１入力端子と前記オペアンプの出力端子との間に設けられるキャパシタと、
前記キャパシタと並列に接続されるスイッチ回路と、
を有し、
前記クロック信号が一方の論理値の場合は前記スイッチ回路がオフとなり、前記オペアンプから前記入力電圧に応じた前記ディザ信号が出力され、前記クロック信号が他方の論理値の場合は前記スイッチ回路がオンとなり、前記オペアンプから前記所定の電圧に応じた前記所定レベルの信号が出力されること、
を特徴とするデルタシグマ変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調回路に関する。
【背景技術】
【０００２】
ＡＤコンバータに用いられる回路として、デルタシグマ変調回路が一般的に知られている。そして、デルタシグマ変調回路においては、無信号時に信号帯域内に発生するアイドルトーンを除去するために、ディザ信号が用いられることが多い（特許文献１）。
【０００３】
図１５は、ディザ信号を用いるデルタシグマ変調回路の一般的な構成を示す図である。図に示すように、デルタシグマ変調回路２００は、積分器２０１、ディザ回路２０２、及び量子化器２０３を備えている。積分器２０１は、入力信号を積分して量子化器２０３に出力する。また、ディザ回路２０２は、擬似ランダム信号に基づくディザ信号を生成して量子化器２０３に出力する。そして、量子化器２０３は、積分器２０１から出力される信号にディザ信号を加算した上で量子化を行い、デルタシグマ変調回路２００の出力信号として出力する。また、量子化器２０３の出力に基づいて、積分器２０１からの減算が行われるようにループが形成されている。
【特許文献１】特開２００２−３１４４２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ディザ回路２０２においては、ディザ回路２０２に入力されるクロック信号ＣＬＫに基づいて、ディザ信号の出力とリセットとが繰り返し行われている。また、量子化器２０３においても、同じクロック信号ＣＬＫに基づいて、量子化の制御が行われている。
【０００５】
図１６は、クロック信号ＣＬＫとディザ信号との関係を示すタイミングチャートである。本例においては、ディザ回路２０２は、クロック信号ＣＬＫがＨレベルのときにディザ信号を出力し、クロック信号ＣＬＫがＬレベルのときにディザ信号を所定レベルの信号にリセットすることとする。また、量子化器２０３は、クロック信号ＣＬＫがＨレベルからＬレベルに変化する際に量子化を行うこととする。
【０００６】
例えば、時刻ｔ１に、クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、ディザ回路２０２から差動出力のディザ信号ＶＤＰ，ＶＤＮの出力が開始される。その後、時刻ｔ２に、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、量子化器２０３が量子化を開始するとともに、ディザ回路２０２がディザ信号のリセットを開始する。
【０００７】
したがって、例えば時刻ｔ３に量子化器２０３における量子化が完了する場合、その時点では、ディザ信号ＶＤＰ，ＶＤＮの信号レベルが時刻ｔ２における当初の信号レベルよりも減衰した状態となっている場合がある。つまり、ディザ回路２０２から出力されるディザ信号が、意図した信号レベルで量子化器２０３に伝達されない場合があり、アイドルトーンが発生してしまうことがある。
【０００８】
本発明は上記課題を鑑みてなされたものであり、ディザ信号を確実に伝達可能なデルタシグマ変調回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明のデルタシグマ変調回路は、入力信号を積分した積分信号を出力する積分器と、ディザ信号の出力及びリセットを繰り返し行うディザ回路と、前記積分信号及び前記ディザ信号に基づいて量子化を行う量子化器と、を備え、前記ディザ回路は、前記量子化器から出力される量子化の結果を示す量子化信号に基づいて、量子化が完了した後に一方の論理値から他方の論理値に変化するクロック信号を生成するクロック信号生成回路と、前記クロック信号が前記一方の論理値の場合に前記ディザ信号を出力し、前記クロック信号が前記他方の論理値の場合に前記ディザ信号を所定レベルの信号にリセットするディザ信号出力回路と、を備えることとすることができる。
【００１１】
さらに、前記クロック信号生成回路は、前記量子化信号の変化から所定の遅延時間をもって前記クロック信号を変化させて出力することとしてもよい。
【００１２】
また、前記ディザ回路は、前記クロック信号に応じて乱数信号を生成して出力する乱数生成回路と、前記乱数信号をアナログ信号に変換して前記ディザ信号として出力するＤＡコンバータと、を有し、前記ＤＡコンバータは、前記クロック信号に応じて前記ディザ信号の出力及びリセットを繰り返し行うこととすることができる。
【００１３】
そして、前記ＤＡコンバータは、前記乱数信号に応じた電圧である入力電圧を生成する入力電圧生成回路と、第１入力端子に前記入力電圧が印加され、第２入力端子に所定の電圧が印加されるオペアンプと、前記オペアンプの前記第１入力端子と前記オペアンプの出力端子との間に設けられるキャパシタと、前記キャパシタと並列に接続されるスイッチ回路と、を有し、前記クロック信号が一方の論理値の場合は前記スイッチ回路がオフとなり、前記オペアンプから前記入力電圧に応じた前記ディザ信号が出力され、前記クロック信号が他方の論理値の場合は前記スイッチ回路がオンとなり、前記オペアンプから前記所定の電圧に応じた前記所定レベルの信号が出力されることとすることができる。
【発明の効果】
【００１４】
ディザ信号を確実に伝達可能なデルタシグマ変調回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
＝＝全体構成＝＝
図１は、本発明の一実施形態であるデルタシグマ変調回路の全体構成を示す図である。デルタシグマ変調回路１は、積分器１１、ディザ回路１２、及び量子化器１３を備えている。積分器１１は、入力信号を積分した積分信号を出力する。量子化器１３は、クロック信号ＣＬＫに基づいて、積分器１１から出力される積分信号にディザ回路１２から出力されるディザ信号を加算した上で量子化を行い、デルタシグマ変調回路１の出力信号として出力する。
【００１６】
ディザ回路１２は、クロック信号生成回路２１及びディザ信号出力回路２２を備えている。クロック信号生成回路２１には量子化器１３における量子化の結果を示す量子化信号が入力されている。そして、クロック信号生成回路２１は、この量子化信号に基づいて、量子化器１３における量子化が完了した後に一方の論理値（例えばＬレベル）から他方の論理値（例えばＨレベル）に変化するクロック信号ＤＣＫを生成する。ディザ信号出力回路２２は、クロック信号ＤＣＫが一方の論理値（例えばＬレベル）の間、ディザ信号を出力し、クロック信号ＤＣＫが他方の論理値（例えばＨレベル）に変化すると、ディザ信号を所定レベルの信号にリセットする。
【００１７】
＝＝量子化器＝＝
図２は、量子化器１３の構成例を示す図である。図に示すように、本実施形態においては、積分器１１の出力は差動出力ＶＰ，ＶＮとなっており、ディザ回路１２の出力も差動出力ＶＤＰ，ＶＤＮとなっている。そして、量子化器１３は、これらの差動入力信号を受けて、差動出力ＶＯＰ，ＶＯＮを出力する構成となっている。
【００１８】
量子化器１３は、コンパレータ３１及びラッチ回路３２を備えている。コンパレータ３１には、積分器１１からの差動出力ＶＰ，ＶＮと、ディザ回路１２からの差動出力ＶＤＰ，ＶＤＮが入力されている。そして、コンパレータ３１は、クロック信号ＣＬＫが一方の論理値（例えばＬレベル）の間に、積分信号ＶＰにディザ信号ＶＤＰを加算した信号と、積分信号ＶＮにディザ信号ＶＤＮを加算した信号とを比較し、比較結果を示す信号を差動出力する。そして、コンパレータ３１からの差動出力はラッチ回路３２でラッチされ、量子化器１３の差動出力ＶＯＰ，ＶＯＮとして出力される。また、ラッチ回路３２からは、量子化の結果を示す差動の量子化信号ＶＤ１，ＶＤ２が出力される。
【００１９】
図３は、コンパレータ３１の構成例を示す図である。コンパレータ３１は、Ｐ型ＭＯＳＦＥＴ４１〜４３及びＮ型ＭＯＳＦＥＴ４４〜５３を備えている。Ｐ型ＭＯＳＦＥＴ４１は、ソースに電源電圧ＶＤＤが印加され、ゲートにクロック信号ＣＬＫが入力されている。そして、Ｐ型ＭＯＳＦＥＴ４２，４３は、ソースがＰ型ＭＯＳＦＥＴ４１のドレインと接続されている。
【００２０】
Ｎ型ＭＯＳＦＥＴ４５は、ドレインがＰ型ＭＯＳＦＥＴ４２のドレインと接続され、ソースが接地されている。また、Ｎ型ＭＯＳＦＥＴ４６は、ドレインがＰ型ＭＯＳＦＥＴ４３のドレインと接続され、ソースが接地されている。そして、Ｐ型ＭＯＳＦＥＴ４２とＮ型ＭＯＳＦＥＴ４５との接続点の電圧が、Ｐ型ＭＯＳＦＥＴ４３及びＮ型ＭＯＳＦＥＴ４６のゲートに印加されている。また、Ｐ型ＭＯＳＦＥＴ４３とＮ型ＭＯＳＦＥＴ４６の接続点の電圧が、Ｐ型ＭＯＳＦＥＴ４２及びＮ型ＭＯＳＦＥＴ４５のゲートに印加されている。
【００２１】
Ｎ型ＭＯＳＦＥＴ４４は、ドレインがＰ型ＭＯＳＦＥＴ４２とＮ型ＭＯＳＦＥＴ４５との接続点に接続され、ソースが接地され、ゲートにクロック信号ＣＬＫが入力されている。また、Ｎ型ＭＯＳＦＥＴ４７は、ドレインがＰ型ＭＯＳＦＥＴ４３とＮ型ＭＯＳＦＥＴ４６との接続点に接続され、ソースが接地され、ゲートにクロック信号ＣＬＫが入力されている。
【００２２】
Ｎ型ＭＯＳＦＥＴ４８は、ドレインがＰ型ＭＯＳＦＥＴ４２とＮ型ＭＯＳＦＥＴ４５との接続点に接続され、ゲートに積分信号ＶＰが入力されている。また、Ｎ型ＭＯＳＦＥＴ４９は、Ｎ型ＭＯＳＦＥＴ４８と並列に接続され、ゲートにディザ信号ＶＤＰが入力されている。そして、Ｎ型ＭＯＳＦＥＴ５０は、ドレインがＰ型ＭＯＳＦＥＴ４３とＮ型ＭＯＳＦＥＴ４６との接続点に接続され、ゲートに積分信号ＶＮが入力されている。また、Ｎ型ＭＯＳＦＥＴ５１は、Ｎ型ＭＯＳＦＥＴ５０と並列に接続され、ゲートにディザ信号ＶＤＮが入力されている。
【００２３】
Ｎ型ＭＯＳＦＥＴ５２は、ドレインがＮ型ＭＯＳＦＥＴ４８のソースと接続され、ソースが接地され、ゲートがＮ型ＭＯＳＦＥＴ５０のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ５３は、ドレインがＮ型ＭＯＳＦＥＴ５０のソースと接続され、ソースが接地され、ゲートがＮ型ＭＯＳＦＥＴ４８のドレインと接続されている。
【００２４】
そして、Ｐ型ＭＯＳＦＥＴ４２とＮ型ＭＯＳＦＥＴ４５との接続点の電圧が、コンパレータ３１の差動出力の一方である出力信号Ｖ４となっており、Ｐ型ＭＯＳＦＥＴ４３とＮ型ＭＯＳＦＥＴ４６との接続点の電圧が、コンパレータ３１の差動出力の他方である出力信号Ｖ５となっている。
【００２５】
このようなコンパレータ３１において、クロック信号ＣＬＫがＨレベルの場合、Ｎ型ＭＯＳＦＥＴ４４，４７がオンとなり、出力信号Ｖ４，Ｖ５はＬレベルとなる。
【００２６】
一方、クロック信号ＣＬＫがＬレベルの場合、Ｎ型ＭＯＳＦＥＴ４４，４７がオフになるとともに、電流源となるＰ型ＭＯＳＦＥＴ４１がオンとなる。そして、Ｎ型ＭＯＳＦＥＴ４８〜５１により構成される差動回路の動作により、出力信号Ｖ４，Ｖ５が変化することとなる。
【００２７】
つまり、積分信号ＶＰにディザ信号ＶＤＰを加算した信号が積分信号ＶＮにディザ信号ＶＤＮを加算した信号より大きい場合は、Ｎ型ＭＯＳＦＥＴ４８，４９がオンとなり、Ｎ型ＭＯＳＦＥＴ５０，５１がオフとなる。そして、出力信号Ｖ４がＬレベルとなり、出力信号Ｖ５がＨレベルとなる。逆に、積分信号ＶＰにディザ信号ＶＤＰを加算した信号が積分信号ＶＮにディザ信号ＶＤＮを加算した信号より小さい場合は、Ｎ型ＭＯＳＦＥＴ４８，４９がオフとなり、Ｎ型ＭＯＳＦＥＴ５０，５１がオンとなる。そして、出力信号Ｖ４がＨレベルとなり、出力信号Ｖ５がＬレベルとなる。
【００２８】
図４は、ラッチ回路３２の構成例を示す図である。ラッチ回路３２は、インバータ回路６１，６２及びＮＡＮＤ回路６３，６４を備えている。コンパレータ３１からの一方の出力信号Ｖ５は、インバータ回路６１を介してＮＡＮＤ回路６３に入力されている。また、コンパレータ３１からの他方の出力信号Ｖ４は、インバータ回路６２を介してＮＡＮＤ回路６４に入力されている。そして、ＮＡＮＤ回路６３の出力がＮＡＮＤ回路６４に入力され、ＮＡＮＤ回路６４の出力がＮＡＮＤ回路６３に入力されており、ＮＡＮＤ回路６３の出力が量子化器１３の一方の出力信号ＶＯＰ、ＮＡＮＤ回路６４の出力が量子化器１３の他方の出力信号ＶＯＮとなっている。なお、インバータ回路６１，６２からの出力が、差動の量子化信号ＶＤ１，ＶＤ２としてクロック信号生成回路２１に入力される。
【００２９】
このようなラッチ回路３２においては、積分信号Ｖ４，Ｖ５がＬレベルのときは出力信号ＶＯＰ，ＶＯＮは変化せず、前の状態を保持する。そして、積分信号Ｖ５がＨレベル、積分信号Ｖ４がＬレベルのときは、出力信号ＶＯＰがＨレベル、出力信号ＶＯＮがＬレベルとなる。また、積分信号Ｖ５がＬレベル、積分信号Ｖ４がＨレベルのときは、出力信号ＶＯＰがＬレベル、出力信号ＶＯＮがＨレベルとなる。
【００３０】
図５は、コンパレータ３１及びラッチ回路３２の動作の一例を示すタイミングチャートである。時刻ｔ１に、クロック信号ＣＬＫがＬレベルからＨレベルに変化したとする。すると、コンパレータ３１のＮ型ＭＯＳＦＥＴ４４，４７がオンとなり、時刻ｔ２に、コンパレータ３１の出力信号Ｖ４，Ｖ５がＬレベルとなり、量子化信号ＶＤ１，ＶＤ２がＨレベルとなる。したがって、ラッチ回路３２の出力信号ＶＯＰ，ＶＯＮは変化しない。
【００３１】
そして、時刻ｔ３に、クロック信号ＣＬＫがＨレベルからＬレベルに変化したとする。このとき、例えば、積分信号ＶＰにディザ信号ＶＤＰを加算した信号が積分信号ＶＮにディザ信号ＶＤＮを加算した信号より大きいとすると、時刻ｔ４に、コンパレータ３１の出力信号Ｖ４がＬレベル、出力信号Ｖ５がＨレベルとなり、量子化信号ＶＤ１がＨレベル、量子化信号ＶＤ２がＬレベルとなる。したがって、ラッチ回路３２の出力は、出力信号ＶＯＰがＨレベル、出力信号ＶＯＮがＬレベルに変化する。
【００３２】
このように、クロック信号ＣＬＫがＨレベルからＬレベルに変化する際に、コンパレータ３１における量子化が行われ、量子化の結果がラッチ回路３２によりラッチされ、量子化器１３の出力信号ＶＯＰ，ＶＯＮとして出力される。
【００３３】
＝＝クロック信号生成回路＝＝
図６は、クロック信号生成回路２１の構成例を示す図である。クロック信号生成回路２１は、メインクロック生成回路７１及びディザクロック生成回路７２を備えている。メインクロック生成回路７１は、量子化器１３から出力される量子化信号ＶＤ１，ＶＤ２に基づいて、量子化が完了した後に一方の論理値から他方の論理値に変化するメインクロック信号Ｍ＿ＤＣＫを生成する。そして、ディザクロック生成回路７２は、メインクロック信号Ｍ＿ＤＣＫに基づいて、２相クロック信号ＤＣＫ，ＤＣＫＢを生成する。
【００３４】
図７は、メインクロック生成回路７１の構成例を示す図である。メインクロック生成回路７１は、ＮＡＮＤ回路８１〜８４を備えている。一方の量子化信号ＶＤ１は、ＮＡＮＤ回路８１及びＮＡＮＤ回路８２に入力され、他方の量子化信号ＶＤ２は、ＮＡＮＤ回路８１及びＮＡＮＤ回路８３に入力されている。また、ＮＡＮＤ回路８１の出力信号がＮＡＮＤ回路８２，８３に入力され、ＮＡＮＤ回路８２，８３の出力信号がＮＡＮＤ回路８４に入力されている。そして、ＮＡＮＤ回路８４の出力信号が、ディザ信号を生成するためのメインクロック信号Ｍ＿ＤＣＫとなっている。
【００３５】
図８は、メインクロック生成回路７１の動作の一例を示すタイミングチャートである。時刻ｔ１に、クロック信号ＣＬＫがＬレベルからＨレベルに変化したとする。これにより、コンパレータ３１はリセットされ、時刻ｔ２に量子化信号ＶＤ１，ＶＤ２がＨレベルとなる。そして、量子化信号ＶＤ１，ＶＤ２がＨレベルになると、メインクロック生成回路７１から出力されるメインクロック信号Ｍ＿ＤＣＫがＬレベルに変化する。
【００３６】
その後、時刻ｔ３に、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、コンパレータ３１において量子化動作が開始される。時刻ｔ４に、量子化が完了すると、例えば、量子化信号ＶＤ１がＨレベルとなり、量子化信号ＶＤ２がＬレベルとなる。そして、量子化信号ＶＤ１がＨレベル、量子化信号ＶＤ２がＬレベルになると、メインクロック生成回路７１から出力されるメインクロック信号Ｍ＿ＤＣＫがＨレベルに変化する。
【００３７】
このように、量子化信号ＶＤ１，ＶＤ２がともにＨレベルになると、メインクロック信号Ｍ＿ＤＣＫがＨレベルからＬレベルに変化し、量子化信号ＶＤ１，ＶＤ２の一方がＨレベル、他方がＬレベルになると、メインクロック信号Ｍ＿ＤＣＫがＬレベルからＨレベルに変化する。つまり、メインクロック信号Ｍ＿ＤＣＫは、量子化信号ＶＤ１，ＶＤ２に基づいて、コンパレータ３１がリセットされるとＨレベルからＬレベルに変化し、コンパレータ３１における量子化が完了するとＬレベルからＨレベルに変化する。
【００３８】
図９は、ディザクロック生成回路７２の構成例を示す図である。ディザクロック生成回路７２は、メインクロックＭ＿ＤＣＫから２相クロック信号ＤＣＫ，ＤＣＫＢを生成する回路である。ディザクロック生成回路７２は、インバータ回路９１〜９６及びＮＯＲ回路９７〜９９を備えている。ＮＯＲ回路９７には、インバータ回路９１を介してスタンバイ信号ＳＴＢが入力されるとともに、メインクロック信号Ｍ＿ＤＣＫが入力されている。スタンバイ信号ＳＴＢは、デルタシグマ変調回路１の動作時はＨレベル、非動作時はＬレベルとなる。したがって、ＮＯＲ回路９７の出力信号は、デルタシグマ変調回路１の動作時はメインクロック信号Ｍ＿ＤＣＫに応じて変化し、デルタシグマ変調回路１の非動作時は常にＬレベルとなる。
【００３９】
ＮＯＲ回路９７の出力信号は、ＮＯＲ回路９８に入力されるとともに、インバータ回路９２を介してＮＯＲ回路９９に入力されている。ＮＯＲ回路９８の出力信号は、インバータ回路９３，９４により遅延され、ＮＯＲ回路９９に入力されている。また、ＮＯＲ回路９９の出力信号は、インバータ回路９５，９６により遅延され、ＮＯＲ回路９８に入力されている。なお、インバータ回路９４の出力信号がクロック信号ＤＣＫとなっており、インバータ回路９６の出力信号がクロック信号ＤＣＫＢとなっている。
【００４０】
図１０は、デルタシグマ変調回路１の動作時におけるディザクロック生成回路７２の動作を示すタイミングチャートである。時刻ｔ１に、メインクロック信号Ｍ＿ＤＣＫがＨレベルからＬレベルに変化したとする。これにより、ＮＯＲ回路９７の出力信号がＨレベルとなる。そのため、ＮＯＲ回路９８の出力信号がＬレベルとなり、インバータ回路９３，９４を経て、時刻ｔ２に、クロック信号ＤＣＫがＬレベルとなる。そして、クロック信号ＤＣＫがＬレベルになると、ＮＯＲ回路９９の出力信号がＨレベルとなり、インバータ回路９５，９６を経て、時刻ｔ３に、クロック信号ＤＣＫＢがＨレベルとなる。
【００４１】
その後、時刻ｔ４に、メインクロック信号Ｍ＿ＤＣＫがＬレベルからＨレベルに変化したとする。これにより、ＮＯＲ回路９７の出力信号がＬレベルとなる。そのため、ＮＯＲ回路９９の出力信号がＬレベルとなり、インバータ回路９５，９６を経て、時刻ｔ５に、クロック信号ＤＣＫＢがＬレベルとなる。そして、クロック信号ＤＣＫＢがＬレベルになると、ＮＯＲ回路９８の出力信号がＨレベルとなり、インバータ回路９３，９４を経て、時刻ｔ６に、クロック信号ＤＣＫがＨレベルとなる。
【００４２】
このように、ディザクロック生成回路７２では、遅延を生成するインバータ回路９３〜９６により、メインクロック信号Ｍ＿ＤＣＫの変化よりも遅れて変化する２相のクロック信号ＤＣＫ，ＤＣＫＢが生成される。また、２相のクロック信号ＤＣＫ，ＤＣＫＢにより制御されるディザ信号出力回路２２の動作を確実なものとするため、クロック信号ＤＣＫ，ＤＣＫＢは、両方の信号が同時にＨレベルとならないようになっている。
【００４３】
＝＝ディザ信号出力回路＝＝
図１１は、ディザ信号出力回路２２の構成例を示す図である。ディザ信号出力回路２２は、擬似ランダム信号生成回路１００及びサンプルホールドＤＡコンバータ（サンプルホールドＤＡＣ）１０１を備えている。擬似ランダム信号生成回路１００は、クロック信号ＤＣＫが例えばＨレベルからＬレベルに変化するごとに、例えば３ビットの三角分布の擬似ランダム信号ＴＰＤＦ１，ＴＰＤＦ２，ＴＰＤＦ３を生成して出力する。また、サンプルホールドＤＡＣ１０１には、信号ＴＰＤＦ３をインバータ回路１０２により反転した信号ＴＰＤＦ３Ｂも入力される。さらに、サンプルホールドＤＡＣ１０１には、ゼロレベルを出力するために用いられる信号ＴＰＤＦ０が入力される。信号ＴＰＤＦ０は、信号ＴＰＤＦ１，ＴＰＤＦ２が共にＬレベルの場合にＨレベルとなり、信号ＴＰＤＦ１，ＴＰＤＦ２の何れか一方がＨレベルの場合はＬレベルとなる。
【００４４】
そして、サンプルホールドＤＡＣ１０１は、擬似ランダム信号生成回路１００から擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３が出力されるごとに、つまり、クロック信号ＤＣＫがＬレベルに変化するごとに、デジタル信号である擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３を、アナログ信号であるディザ信号ＶＤＰ，ＶＤＮに変換して出力する。そして、サンプルホールドＤＡＣ１０１は、クロック信号ＤＣＫがＨレベルになると、ディザ信号ＶＤＰ，ＶＤＮを所定レベルの信号にリセットして出力する。
【００４５】
図１２は、サンプルホールドＤＡＣ１０１の構成例を示す図である。サンプルホールドＤＡＣ１０１は、ディザ制御回路１１１〜１１４、キャパシタ１２１〜１３０、Ｎ型ＭＯＳＦＥＴ１４１〜１４６、オペアンプ１５１，１５２、ＣＭＯＳスイッチ回路１６１，１６２、及びインバータ回路１６３，１６４を備えている。
【００４６】
ディザ制御回路１１１は、信号ＴＰＤＦ３に基づいて、所定の基準電圧ＶＲＥＦまたは接地電圧ＧＮＤを電圧ＶＯＵＴ１，ＶＯＵＴ２として出力する。ディザ制御回路１１１は、信号ＴＰＤＦ３がＨレベルのときは、ディザ信号ＶＤＰが正のレベルとなるように電圧ＶＯＵＴ１，ＶＯＵＴ２を出力し、信号ＴＰＤＦ３がＬレベルのときは、ディザ信号ＶＤＰが負のレベルとなるように電圧ＶＯＵＴ１，ＶＯＵＴ２を出力する。そして、キャパシタ１２１の一端には電圧ＶＯＵＴ１が印加され、キャパシタ１２２の一端には電圧ＶＯＵＴ２が印加される。
【００４７】
同様に、ディザ制御回路１１２は、信号ＴＰＤＦ３に基づいて、電圧ＶＯＵＴ１，ＶＯＵＴ２を出力し、電圧ＶＯＵＴ１，ＶＯＵＴ２がキャパシタ１２３，１２４の一端に印加される。ディザ制御回路１１２は、信号ＴＰＤＦ３がＨレベルのときは、ディザ信号ＶＤＰが正のレベルとなるように電圧ＶＯＵＴ１，ＶＯＵＴ２を出力し、信号ＴＰＤＦ３がＬレベルのときは、ディザ信号ＶＤＰが負のレベルとなるように電圧ＶＯＵＴ１，ＶＯＵＴ２を出力する。なお、ディザ信号ＶＤＰの信号レベルを変化させるため、キャパシタ１２１，１２２の容量は例えば１００Ｆ、キャパシタ１２３，１２４の容量は例えば２００Ｆというように、キャパシタの容量が異なっている。
【００４８】
また、ディザ制御回路１１３は、信号ＴＰＤＦ３Ｂに基づいて、基準電圧ＶＲＥＦに応じた電圧ＶＯＵＴ１，ＶＯＵＴ２を出力し、電圧ＶＯＵＴ１，ＶＯＵＴ２がキャパシタ１２５，１２６の一端に印加される。なお、ディザ制御回路１１３は、信号ＴＰＤＦ３ＢがＨレベルのときは、ディザ信号ＶＤＮが正のレベルとなるように電圧ＶＯＵＴ１，ＶＯＵＴ２を出力し、信号ＴＰＤＦ３ＢがＬレベルのときは、ディザ信号ＶＤＮが負のレベルとなるように電圧ＶＯＵＴ１，ＶＯＵＴ２を出力する。
【００４９】
同様に、ディザ制御回路１１４は、信号ＴＰＤＦ３Ｂに基づいて、基準電圧ＶＲＥＦに応じた電圧ＶＯＵＴ１，ＶＯＵＴ２を出力し、電圧ＶＯＵＴ１，ＶＯＵＴ２がキャパシタ１２７，１２８の一端に印加される。ディザ制御回路１１４は、信号ＴＰＤＦ３ＢがＨレベルのときは、ディザ信号ＶＤＮが正のレベルとなるように電圧ＶＯＵＴ１，ＶＯＵＴ２を出力し、信号ＴＰＤＦ３ＢがＬレベルのときは、ディザ信号ＶＤＮが負のレベルとなるように電圧ＶＯＵＴ１，ＶＯＵＴ２を出力する。また、ディザ信号ＶＤＮの信号レベルを変化させるため、キャパシタ１２５，１２６の容量は例えば１００Ｆ、キャパシタ１２７，１２８の容量は例えば２００Ｆというように、キャパシタの容量が異なっている。
【００５０】
そして、キャパシタ１２１，１２２の他端は、Ｎ型ＭＯＳＦＥＴ１４１を介してオペアンプ１５１の反転入力端子と接続されている。また、キャパシタ１２３，１２４の他端は、Ｎ型ＭＯＳＦＥＴ１４２を介してオペアンプ１５１の反転入力端子と接続されている。そして、Ｎ型ＭＯＳＦＥＴ１４１のゲートには信号ＴＰＤＦ１が入力され、Ｎ型ＭＯＳＦＥＴ１４２のゲートには信号ＴＰＤＦ２が入力されている。つまり、信号ＴＰＤＦ１がＨレベルのときに、キャパシタ１２１，１２２とオペアンプ１５１とが電気的に接続され、信号ＴＰＤＦ２がＨレベルのときに、キャパシタ１２３，１２４とオペアンプ１５１とが電気的に接続されることとなる。
【００５１】
また、キャパシタ１２５，１２６の他端は、Ｎ型ＭＯＳＦＥＴ１４３を介してオペアンプ１５２の反転入力端子と接続されている。また、キャパシタ１２７，１２８の他端は、Ｎ型ＭＯＳＦＥＴ１４４を介してオペアンプ１５２の反転入力端子と接続されている。そして、Ｎ型ＭＯＳＦＥＴ１４３のゲートには信号ＴＰＤＦ１が入力され、Ｎ型ＭＯＳＦＥＴ１４４のゲートには信号ＴＰＤＦ２が入力されている。つまり、信号ＴＰＤＦ１がＨレベルのときに、キャパシタ１２５，１２６とオペアンプ１５２とが電気的に接続され、信号ＴＰＤＦ２がＨレベルのときに、キャパシタ１２７，１２８とオペアンプ１５２とが電気的に接続されることとなる。
【００５２】
オペアンプ１５１の非反転入力端子には、所定の電圧（例えばＶｄｄ／２）が印加されている。そして、オペアンプ１５１の反転入力端子と出力端子との間には、キャパシタ１２９が設けられ、キャパシタ１２９と並列にＮ型ＭＯＳＦＥＴ１４５及びＣＭＯＳスイッチ回路１６１が設けられている。なお、オペアンプ１５１の出力が、差動出力の一方であるディザ信号ＶＤＰとなっている。
【００５３】
ＣＭＯＳスイッチ回路１６１を構成するＮ型ＭＯＳＦＥＴのゲートには、クロック信号ＤＣＫが入力され、ＣＭＯＳスイッチ回路１６１を構成するＰ型ＭＯＳＦＥＴのゲートには、クロック信号ＤＣＫがインバータ回路１６３を介して入力されている。したがって、ＣＭＯＳスイッチ回路１６１は、クロック信号ＤＣＫがＨレベルのときにオン、Ｌレベルのときにオフとなる。そして、ＣＭＯＳスイッチ回路１６１がオンの場合、オペアンプ１５１の出力端子の電圧は反転入力端子の電圧と等しくなるため、ディザ信号ＶＤＰの信号レベルは、オペアンプ１５１の非反転入力端子に印加される電圧Ｖｄｄ／２となる。
【００５４】
一方、ＣＭＯＳスイッチ回路１６１がオフの場合、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じて、キャパシタ１２９の電荷が変動し、ディザ信号ＶＤＰの出力レベルが変化する。例えば、信号ＴＰＤＦ１がＨレベル、信号ＴＰＤＦ２がＬレベルの場合、Ｎ型ＭＯＳＦＥＴ１４１がオン、Ｎ型ＭＯＳＦＥＴ１４２がオフとなり、キャパシタ１２１，１２２とオペアンプ１５１の反転入力端子とが電気的に接続される。そして、信号ＴＰＤＦ３がＨレベルであれば、キャパシタ１２１からキャパシタ１２９に電荷が流れ込むことによりディザ信号ＶＤＰが”＋１レベル”に上昇し、信号ＴＰＤＦ３がＬレベルであれば、キャパシタ１２９からキャパシタ１２２に電荷が流れ込むことにより、ディザ信号ＶＤＰが”−１レベル”に下降する。
【００５５】
そして、信号ＴＰＤＦ１がＬレベル、信号ＴＰＤＦ２がＨレベルの場合、Ｎ型ＭＯＳＦＥＴ１４１がオフ、Ｎ型ＭＯＳＦＥＴ１４２がオンとなり、キャパシタ１２３，１２４とオペアンプ１５１の反転入力端子とが電気的に接続される。そして、信号ＴＰＤＦ３がＨレベルであれば、キャパシタ１２３からキャパシタ１２９に電荷が流れ込むことにより、ディザ信号ＶＤＰが”＋２レベル”に上昇し、信号ＴＰＤＦ３がＬレベルであれば、キャパシタ１２９からキャパシタ１２４に電荷が流れ込むことにより、ディザ信号ＶＤＰが”−２レベル”に下降する。
【００５６】
さらに、信号ＴＰＤＦ１，信号ＴＰＤＦ２が共にＨレベルの場合、Ｎ型ＭＯＳＦＥＴ１４１，１４２が共にオンとなり、キャパシタ１２１〜１２４とオペアンプ１５１の反転入力端子とが電気的に接続される。そして、信号ＴＰＤＦ３がＨレベルであれば、キャパシタ１２１，１２３からキャパシタ１２９に電荷が流れ込むことにより、ディザ信号ＶＤＰが＋３レベルに上昇し、信号ＴＰＤＦ３がＬレベルであれば、キャパシタ１２９からキャパシタ１２２，１２４に電荷が流れ込むことにより、ディザ信号ＶＤＰが”−３レベル”に下降する。
【００５７】
また、Ｎ型ＭＯＳＦＥＴ１４５のゲートには、信号ＴＰＤＦ０が入力されている。信号ＴＰＤＦ０は、信号ＴＰＤＦ１，ＴＰＤＦ２が共にＬレベルの場合にＨレベルとなる。したがって、信号ＴＰＤＦ１，ＴＰＤＦ２が共にＬレベルの場合は、Ｎ型ＭＯＳＦＥＴ１４５がオンとなり、ディザ信号ＶＤＰの信号レベルは、オペアンプ１５１の非反転入力端子に印加される電圧ＶＤＤ／２となり、ゼロレベルとなる。
【００５８】
つまり、クロック信号ＤＣＫがＨレベルのとき、ディザ信号ＶＤＰは電圧Ｖｄｄ／２にリセットされ、クロック信号ＤＣＫがＬレベルのとき、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じた”−３レベル”〜”＋３レベル”のディザ信号ＶＤＰが出力される。
【００５９】
同様に、オペアンプ１５２の非反転入力端子には、所定の電圧（例えばＶｄｄ／２）が印加されている。そして、オペアンプ１５２の反転入力端子と出力端子との間には、キャパシタ１３０が設けられ、キャパシタ１３０と並列にＮ型ＭＯＳＦＥＴ１４６及びＣＭＯＳスイッチ回路１６２が設けられている。なお、オペアンプ１５２の出力が、差動出力の他方であるディザ信号ＶＤＮとなっている。
【００６０】
ＣＭＯＳスイッチ回路１６２を構成するＮ型ＭＯＳＦＥＴのゲートには、クロック信号ＤＣＫが入力され、ＣＭＯＳスイッチ回路１６２を構成するＰ型ＭＯＳＦＥＴのゲートには、クロック信号ＤＣＫがインバータ回路１６４を介して入力されている。したがって、ＣＭＯＳスイッチ回路１６２は、クロック信号ＤＣＫがＨレベルのときにオン、Ｌレベルのときにオフとなる。そして、ＣＭＯＳスイッチ回路１６２がオンの場合、オペアンプ１５２の出力端子の電圧は反転入力端子の電圧と等しくなるため、ディザ信号ＶＤＮの信号レベルは、オペアンプ１５２の非反転入力端子に印加される電圧Ｖｄｄ／２となる。
【００６１】
一方、ＣＭＯＳスイッチ回路１６２がオフの場合、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じて、キャパシタ１３０の電荷が変動し、ディザ信号ＶＤＮの出力レベルが変化する。例えば、信号ＴＰＤＦ１がＨレベル、信号ＴＰＤＦ２がＬレベルの場合、Ｎ型ＭＯＳＦＥＴ１４３がオン、Ｎ型ＭＯＳＦＥＴ１４４がオフとなり、キャパシタ１２５，１２６とオペアンプ１５２の反転入力端子とが電気的に接続される。そして、信号ＴＰＤＦ３ＢがＨレベルであれば、キャパシタ１２５からキャパシタ１３０に電荷が流れ込むことによりディザ信号ＶＤＮが”＋１レベル”に上昇し、信号ＴＰＤＦ３ＢがＬレベルであれば、キャパシタ１３０からキャパシタ１２６に電荷が流れ込むことにより、ディザ信号ＶＤＮが”−１レベル”に下降する。
【００６２】
そして、信号ＴＰＤＦ１がＬレベル、信号ＴＰＤＦ２がＨレベルの場合、Ｎ型ＭＯＳＦＥＴ１４３がオフ、Ｎ型ＭＯＳＦＥＴ１４４がオンとなり、キャパシタ１２７，１２８とオペアンプ１５２の反転入力端子とが電気的に接続される。そして、信号ＴＰＤＦ３ＢがＨレベルであれば、キャパシタ１２７からキャパシタ１３０に電荷が流れ込むことにより、ディザ信号ＶＤＮが”＋２レベル”に上昇し、信号ＴＰＤＦ３ＢがＬレベルであれば、キャパシタ１３０からキャパシタ１２８に電荷が流れ込むことにより、ディザ信号ＶＤＮが”−２レベル”に下降する。
【００６３】
さらに、信号ＴＰＤＦ１，信号ＴＰＤＦ２が共にＨレベルの場合、Ｎ型ＭＯＳＦＥＴ１４３，１４４が共にオンとなり、キャパシタ１２５〜１２８とオペアンプ１５２の反転入力端子とが電気的に接続される。そして、信号ＴＰＤＦ３ＢがＨレベルであれば、キャパシタ１２５，１２７からキャパシタ１３０に電荷が流れ込むことにより、ディザ信号ＶＤＮが＋３レベルに上昇し、信号ＴＰＤＦ３ＢがＬレベルであれば、キャパシタ１３０からキャパシタ１２６，１２８に電荷が流れ込むことにより、ディザ信号ＶＤＮが”−３レベル”に下降する。
【００６４】
また、Ｎ型ＭＯＳＦＥＴ１４６のゲートには、信号ＴＰＤＦ０が入力されている。したがって、信号ＴＰＤＦ１，ＴＰＤＦ２が共にＬレベルの場合は、Ｎ型ＭＯＳＦＥＴ１４６がオンとなり、ディザ信号ＶＤＮの信号レベルは、オペアンプ１５２の非反転入力端子に印加される電圧ＶＤＤ／２となり、ゼロレベルとなる。
【００６５】
つまり、クロック信号ＤＣＫがＨレベルのとき、ディザ信号ＶＤＮは電圧Ｖｄｄ／２にリセットされ、クロック信号ＤＣＫがＬレベルのとき、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じた”−３レベル”〜”＋３レベル”のディザ信号ＶＤＮが出力される。そして、信号ＴＰＤＦ３Ｂは信号ＴＰＤＦ３を反転した信号であるため、ディザ信号ＶＤＰ，ＶＤＮは、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じた”−３レベル”〜”＋３レベル”の差動信号となる。
【００６６】
なお、ディザ制御回路１１１〜１１４、キャパシタ１２１〜１２８、及びＮ型ＭＯＳＦＥＴ１４１〜１４４により、本発明の入力電圧生成回路が構成されている。
【００６７】
図１３は、ディザ制御回路１１１の構成例を示す図である。ディザ制御回路１１１は、Ｎ型ＭＯＳＦＥＴ１８１〜１８８及びインバータ回路１９１，１９２を備えている。Ｎ型ＭＯＳＦＥＴ１８１，１８５のゲートには、信号ＴＰＤＦ３が入力され、Ｎ型ＭＯＳＦＥＴ１８４，１８８のゲートには、信号ＴＰＤＦ３がインバータ回路１９１，１９２を介して入力されている。また、Ｎ型ＭＯＳＦＥＴ１８３，１８６のゲートにはクロック信号ＤＣＫが入力され、Ｎ型ＭＯＳＦＥＴ１８２，１８７のゲートにはクロック信号ＤＣＫＢが入力されている。
【００６８】
このようなディザ制御回路１１１において、クロック信号ＤＣＫがＨレベル、クロック信号ＤＣＫＢがＬレベルの場合、Ｎ型ＭＯＳＦＥＴ１８３，１８６がオン、Ｎ型ＭＯＳＦＥＴ１８２，１８７がオフとなり、電圧ＶＯＵＴ１は接地電圧ＧＮＤとなり、電圧ＶＯＵＴ２は所定の基準電圧ＶＲＥＦとなる。
【００６９】
そして、クロック信号ＤＣＫがＨレベルからＬレベルに変化すると、擬似ランダム信号生成回路１００から擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３が出力される。信号ＴＰＤＦ３がＨレベルの場合、クロック信号ＤＣＫがＬレベル、クロック信号ＤＣＫＢがＨレベルになると、Ｎ型ＭＯＳＦＥＴ１８１，１８２，１８５，１８７がオン、Ｎ型ＭＯＳＦＥＴ１８３，１８４，１８６，１８８がオフとなり、電圧ＶＯＵＴ１は接地電圧ＧＮＤから基準電圧ＶＲＥＦに変化し、電圧ＶＯＵＴ２は基準電圧ＶＲＥＦのまま変化しない。
【００７０】
また、信号ＴＰＤＦ３がＬレベルの場合、クロック信号ＤＣＫがＬレベル、クロック信号ＤＣＫＢがＨレベルになると、Ｎ型ＭＯＳＦＥＴ１８２，１８４，１８７，１８８がオン、Ｎ型ＭＯＳＦＥＴ１８１，１８３，１８５，１８６がオフとなり、電圧ＶＯＵＴ１は接地電圧ＧＮＤのまま変化せず、電圧ＶＯＵＴ２は基準電圧ＶＲＥＦから接地電圧ＧＮＤに変化する。
【００７１】
ここで、信号ＴＰＤＦ１がＨレベルの場合における、図１２に示したサンプルホールドＤＡＣ１０１の動作について説明する。信号ＴＰＤＦ１がＨレベルの場合、Ｎ型ＭＯＳＦＥＴ１４１がオンとなり、キャパシタ１２１，１２２とオペアンプ１５１の反転入力端子とが電気的に接続される。そして、信号ＴＰＤＦ３がＨレベルの場合、クロック信号ＤＣＫがＬレベルになると、電圧ＶＯＵＴ１が接地電圧ＧＮＤから基準電圧ＶＲＥＦに上昇するため、キャパシタ１２１からキャパシタ１２９に電荷が流れ込み、ディザ信号ＶＤＰが上昇する。逆に、信号ＴＰＤＦ３がＬレベルの場合、クロック信号ＤＣＫがＬレベルになると、電圧ＶＯＵＴ２が基準電圧ＶＲＥＦから接地電圧ＧＮＤに下降するため、キャパシタ１２９からキャパシタ１２２に電荷が流れ込み、ディザ信号ＶＤＰが下降する。
【００７２】
また、ディザ制御回路１１２は、ディザ制御回路１１１と同様の構成となっている。したがって、信号ＴＰＤＦ２がＨレベルの場合、信号ＴＰＤＦ３に応じてディザ信号ＶＤＰが上昇または下降することとなる。なお、本実施形態においては、キャパシタ１２１，１２２の容量が１００Ｆ、キャパシタ１２３，１２４の容量が２００Ｆとなっているため、信号ＴＰＤＦ１がＨレベル、信号ＴＰＤＦ２がＬレベルの場合におけるディザ信号ＶＤＰの上昇下降レベルを”±１”とすると、信号ＴＰＤＦ１がＬレベル、信号ＴＰＤＦ２がＨレベルの場合におけるディザ信号ＶＤＰの上昇下降レベルは”±２”となる。また、信号ＴＰＤＦ１，ＴＰＤＦ２が共にＨレベルの場合におけるディザ信号ＶＤＰの上昇下降レベルは”±３”となる。つまり、ディザ信号ＶＤＰは、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じたレベルのアナログ信号となる。
【００７３】
そして、ディザ制御回路１１３，１１４も、ディザ制御回路１１１と同様の構成となっている。ただし、ディザ制御回路１１３，１１４では、ディザ制御回路１１１における信号ＴＰＤＦ３のかわりに、信号ＴＰＤＦ３を反転した信号ＴＰＤＦ３Ｂが入力されている。したがって、信号ＴＰＤＦ１，ＴＰＤＦ２の何れか一方がＨレベルの場合、信号ＴＰＤＦ３がＨレベルであればディザ信号ＶＤＮが下降し、信号ＴＰＤＦ３がＬレベルであればディザ信号ＶＤＮが上昇する。
【００７４】
このように、サンプルホールドＤＡＣ１０１においては、クロック信号ＤＣＫがＨレベルからＬレベルに変化するごとに、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じた差動ディザ信号ＶＤＰ，ＶＤＮが出力される。そして、クロック信号ＤＣＫがＬレベルからＨレベルに変化すると、ディザ信号ＶＤＰ，ＶＤＮがリセットされる。
【００７５】
図１４は、クロック信号ＣＬＫ，ＤＣＫとディザ信号ＶＤＰ，ＶＤＮとの関係を示すタイミングチャートである。例えば、時刻ｔ１に、クロック信号ＣＬＫがＬレベルからＨレベルに変化したとする。そして、コンパレータ３１の出力Ｖ４，Ｖ５がＬレベルにリセットされることに伴い、時刻ｔ２に、クロック信号ＤＣＫがＨレベルからＬレベルに変化する。そして、クロック信号ＤＣＫがＬレベルに変化すると、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じたディザ信号ＶＤＰ，ＶＤＮの出力が開始される。
【００７６】
その後、時刻ｔ３に、クロック信号ＣＬＫがＨレベルからＬレベルに変化すると、コンパレータ３１における量子化動作が開始される。量子化が完了し、コンパレータ３１の出力Ｖ４，Ｖ５の一方がＨレベル、他方がＬレベルになると、時刻ｔ４に、クロック信号ＤＣＫがＬレベルからＨレベルに変化する。そして、クロック信号ＤＣＫがＨレベルになると、サンプルホールドＤＡＣ１０１において、ディザ信号ＶＤＰ，ＶＤＮがリセットされる。
【００７７】
以上、本実施形態のデルタシグマ変調回路１について説明した。前述したように、デルタシグマ変調回路１においては、量子化器１３から出力される量子化信号ＶＤ１，ＶＤ２に基づいて、量子化が完了した後にディザ信号ＶＤＰ，ＶＤＮがリセットされる。そのため、ディザ信号ＶＤＰ，ＶＤＮが確実に量子化器１３に伝達され、アイドルトーンの発生を抑制することができる。なお、ディザ信号ＶＤＰ，ＶＤＮによって発生するノイズは、デルタシグマ変調回路１のノイズシェーピング効果によって低減されるため、ＳＮ比（Signal to Noise ratio）やダイナミックレンジへの影響は問題とならない。
【００７８】
また、デルタシグマ変調回路１においては、インバータ回路９３〜９６により生成される遅延時間により、量子化信号ＶＤ１，ＶＤ２の変化から所定の遅延時間をもってクロック信号ＤＣＫ，ＤＣＫＢが変化する。したがって、量子化が完了してからディザ信号ＶＤＰ，ＶＤＮがリセットされるまでの時間が長くなり、ディザ信号の量子化器１３への伝達をより確実なものとすることができる。
【００７９】
なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態であるデルタシグマ変調回路の全体構成を示す図である。
【図２】量子化器の構成例を示す図である。
【図３】コンパレータの構成例を示す図である。
【図４】ラッチ回路の構成例を示す図である。
【図５】コンパレータ及びラッチ回路の動作の一例を示すタイミングチャートである。
【図６】クロック信号生成回路の構成例を示す図である。
【図７】メインクロック生成回路の構成例を示す図である。
【図８】メインクロック生成回路の動作の一例を示すタイミングチャートである。
【図９】ディザクロック生成回路の構成例を示す図である。
【図１０】デルタシグマ変調回路の動作時におけるディザクロック生成回路の動作を示すタイミングチャートである。
【図１１】ディザ信号出力回路の構成例を示す図である。
【図１２】サンプルホールドＤＡＣの構成例を示す図である。
【図１３】ディザ制御回路の構成例を示す図である。
【図１４】クロック信号とディザ信号との関係を示すタイミングチャートである。
【図１５】ディザ信号を用いるデルタシグマ変調回路の一般的な構成を示す図である。
【図１６】クロック信号とディザ信号との関係を示すタイミングチャートである。
【符号の説明】
【００８１】
１  デルタシグマ変調回路                １１  積分器
１２  ディザ回路                        １３  量子化器
２１  クロック信号生成回路              ２２  ディザ信号出力回路
３１  コンパレータ                      ３２  ラッチ回路
４１〜４３  Ｐ型ＭＯＳＦＥＴ            ４４〜５３  Ｎ型ＭＯＳＦＥＴ
６１，６２  インバータ回路              ６３，６４  ＮＡＮＤ回路
７１  メインクロック生成回路            ７２  ディザクロック生成回路
８１〜８４  ＮＡＮＤ回路                ９１〜９６  インバータ回路
９７〜９９  ＮＯＲ回路                  １００  擬似ランダム信号生成回路
１０１  サンプルホールドＤＡＣ          １０２  インバータ回路
１１１〜１１４  ディザ制御回路          １２１〜１３０  キャパシタ
１４１〜１４６  Ｎ型ＭＯＳＦＥＴ        １５１，１５２  オペアンプ
１６１，１６２  ＣＭＯＳスイッチ回路    １８１〜１８８  Ｎ型ＭＯＳＦＥＴ
１９１，１９２  インバータ回路
【図１】
0004562624.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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