(57)【特許請求の範囲】
【請求項１】
液晶層を挟んで互いに対向配置された第１および第２基板を備え、
上記第１基板は、絶縁基板上にほぼ並列に設けられた複数の走査線と、上記走査線と交差するように、絶縁膜を介して走査線上に設けられた複数の信号線と、上記各走査線から延在し上記信号線に沿って形成された静電遮蔽性を有する複数のシールド電極と、上記信号線および走査線で囲まれる各領域にそれぞれ設けられ、少なくとも一部が上記信号線および走査線と重畳しているとともに、スイッチング素子を介して、上記信号線と走査線との交差部に接続された複数の画素電極と、を備え、
上記各シールド電極は、上記信号線に沿って上記走査線から互いに相反する方向に延出した第１および第２電極部を有し、
隣合う２つの画素電極間に位置した上記信号線は、一方の画素電極と重畳して設けられた第１側縁部と、上記第１側縁部に対して液晶配向方向の下流側に位置し、他方の画素電極と重畳して設けられ第２側縁部と、を有し、
上記シールド電極の第１および第２電極部は、上記他方の画素電極および上記信号線の第２側縁部のみと重畳して設けられ、
上記他方の画素電極が上記信号線の第２側縁部およびシールド電極と重畳する幅は、上記一方の画素電極が上記信号線の第１側縁部と重畳する幅よりも大きいことを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
上記各シールド電極の第１および第２電極部と上記他方の画素電極との重なり幅は、上記信号線と上記一方の画素電極との重なり幅よりも大きいことを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
【請求項３】
上記信号線と同一の層をパターニングして形成された接続用電極を備え、上記接続用電極は、上記スイッチング素子のソース電極に接続された一端部と、上記走査線と重なって位置した他端部と、を有し、上記他端部は、上記走査線上に位置したスルーホールを介して上記画素電極に接続され、
上記信号線の内、上記走査線およびシールド電極に重なって位置した部分の上記スルーホール側の側縁部は切欠かれ他の部分よりも細く形成されていることを特徴とする請求項１又は２に記載のアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタをスイッチング素子として表示画素電極を構成したアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
近年、高密度かつ大容量でありながら、高機能、高精細な表示が得られる液晶表示装置の実用化が進められている。この液晶表示装置には、種々の方式があるが、中でも隣接画素間のクロストークが小さく、高コントラストな画像表示が得られるとともに、透過型表示が可能で大面積化も容易等の理由から、アクティブマトリクス型の液晶表示装置が多く用いられている。
【０００３】
一般に、アクティブマトリクス型の液晶表示装置はアレイ基板を備え、このアレイ基板は、互いに交差する方向に設けられた複数本の走査線および複数本の信号線によって区画された複数の領域にマトリクス状に設けられた画素電極を有し、各画素電極はスイッチング素子として機能する薄膜トランジスタ（以下ＴＦＴと称する）を介して走査線および信号線に接続されている。
【０００４】
また、この種の液晶表示装置は、アレイ基板の背面側に設けられたバックライトを備えている。そして、バックライトの消費電力を抑えるため、画素は開口率の高い構造であることが望ましい。高い開口率が得られる構造として、信号線と画素電極を重ねて配置することにより信号線と画素電極との間の隙間を遮蔽する配線ＢＭ（ブラックマトリックス）を形成する構造が知られている。この配線ＢＭ構造の場合、信号線と画素電極との間の寄生容量が大きい。
【０００５】
ＴＦＴ液晶表示装置の表示品位は、信号線と画素電極との寄生容量によって左右され、この寄生容量の影響は、補助容量線を形成したり、あるいは、一定電位に固定されたシールド電極を層間絶縁膜を介して画素電極および信号線と重なるように配置することによって抑制することができる。
【０００６】
また、配線ＢＭ構造では、ラビング方向の下流側の信号線の端部付近に、液晶の配向不良領域が発生し、コントラスト低下といった表示不良の原因となることが知られている。そのため、液晶の配向不良領域を配線で遮光しなければならず、信号線と画素電極との重ね幅を大きくする必要がある。しかしながら、この場合、信号線と画素電極との間の寄生容量が増加するといった問題が発生する。
【０００７】
【発明が解決しようとする課題】
そこで、液晶の配向不良領域が発生する側だけ信号線と画素電極との重ね幅を大きくし、信号線の一側縁に沿ってシールド電極を配置した、いわゆる片側シールド構造が提案されている。この構造では、シールド電極の長さを調節することにより、画素電極の１側に位置した信号線と画素電極との容量と、画素電極の他側に位置した信号線と画素電極との容量と、のバランスをとることができ、クロストークなどの表示不良の発生を抑えることができる。
【０００８】
一方、画素上置き構造の液晶表示装置では、画素電極とＴＦＴのソース電極とを直接接続することはできない。そのため、有機絶縁膜にスルーホールを形成し、信号線と同時に形成された画素接続用電極およびスルーホールを介して、画素電極とＴＦＴのソース電極とを接続している。
【０００９】
この場合、画素接続用電極は、スルーホールの形成精度を見込んで、スルーホールよりも寸法を大きくする必要があるが、信号線と同時に形成されるため、画素接続用電極の最大寸法は、ドットピッチ、最小加工寸法、および信号線幅で決まる。ドットヒッチが小さい場合、画素接続用電極の寸法は必然的に小さくなり、有機絶像膜のスルーホール径も小さくなる。
【００１０】
通常、有機絶縁膜の膜厚は２〜４μｍと厚いため、スルーホールの加工性は悪く、スルーホール径が小さい場合には、スルーホール形成不良による点欠陥不良が発生しやすい。これを防止するため、有機絶縁膜のスルーホール径を信号線に沿った方向に大きくするという方法が考えられるが、この場合、開口率が低下してしまう。
【００１１】
この発明は以上の点に鑑みなされたもので、その目的は、画像不良を低減し表示品位の向上したアクティブマトリクス型液晶表示装置を提供することにある。また、この発明の他の目的は、画像不良を低減し表示品位の向上するとともに、画素電極と画素接続用電極とを電気的に接続する際に、スルーホールの形成不良を防止し、開口率が低下することなく高品位の表示を行うことが可能なアクティブマトリクス型の液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
この発明の態様に係るアクティブマトリクス型液晶表示装置は、液晶層を挟んで互いに対向配置された第１および第２基板を備え、
上記第１基板は、絶縁基板上にほぼ並列に設けられた複数の走査線と、上記走査線と交差するように、絶縁膜を介して走査線上に設けられた複数の信号線と、上記各走査線から延在し上記信号線に沿って形成された静電遮蔽性を有する複数のシールド電極と、上記信号線および走査線で囲まれる各領域にそれぞれ設けられ、少なくとも一部が上記信号線および走査線と重畳しているとともに、スイッチング素子を介して、上記信号線と走査線との交差部に接続された複数の画素電極と、を備え、
上記各シールド電極は、上記信号線に沿って上記走査線から互いに相反する方向に延出した第１および第２電極部を有し、隣合う２つの画素電極間に位置した上記信号線は、一方の画素電極と重畳して設けられた第１側縁部と、上記第１側縁部に対して液晶配向方向の下流側に位置し、他方の画素電極と重畳して設けられた第２側縁部と、を有し、上記シールド電極の第１および第２電極部は、上記他方の画素電極および上記信号線の第２側縁部のみと重畳して設けられ、
上記他方の画素電極が上記信号線の第２側縁部およびシールド電極と重畳する幅は、上記一方の画素電極が上記信号線の第１側縁部と重畳する幅よりも大きいことを特徴としている。
【００１４】
上記構成の液晶表示装置によれば、走査線から互いに相反する方向に静電遮蔽性を有するシールド電極を信号線に沿って延在させるとともに、信号線の一側縁部のみと重畳するように配置することにより、従来必要であったシールド電極間の間隔が不要となり、更に、信号線とシールド電極とは片側のみ重ねて設ければよいため、信号線を最小加工線幅で形成することが可能となる。これにより、静電遮蔽効果を維持しながら、高い開口率を実現することができ、クロストークや輝度むらといった画質不良を低減し表示品位の向上した表示が可能となる。
【００１５】
また、各信号線の内、走査線およびシールド電極と重なる部分は、切り欠かれて他の部分よりも幅が狭くなっているため、その分だけ、画素接続用電極の走査線側端部、および有機絶縁膜のスルーホールの寸法を拡大することができる。これにより、スルーホールの形成不良を防止し、点欠陥不良が少なく表示品位の高いアクティブマトリクス型の液晶表示装置を実現することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態に係るアクティブマトリクス型の液晶表示装置について詳細に説明する。
図１および図３に示すように、アクティブマトリクス型の液晶表示装置１０は、矩形状の表示領域１５を有する光透過型の液晶表示装置として構成され、それぞれ矩形状のアレイ基板１２および対向基板１４を備えている。これら基板１２、１４は、周縁部を図示しないシール剤によって貼り合わせることにより、所定のギャップをおいて対向配置されている。そして、アレイ基板１２と対向基板１４との間には、それぞれ配向膜８８、８９を介して、液晶層９０が封入されている。
【００１７】
図１ないし図３に示すように、アレイ基板１２は絶縁性基板としてのガラス基板６０を有し、このガラス基板上には、配線として多数の信号線５０と多数の走査線６２とがほぼ直交するようにマトリクス状に設けられている。信号線５０は、層間絶縁膜７５を介して走査線６２上に形成されている。また、ガラス基板６０上には、隣合う２本の走査線６２間を、これら走査線と平行に延びた補助容量線５２が設けられている。補助容量線５２は、走査線６２と同一層をパターニングして形成されている。
【００１８】
２本の信号線５０と２本の補助容量線５２とで囲まれる領域には、それぞれＩＴＯからなる画素電極５１が設けられ、各画素電極は、スイッチング素子としてのＴＦＴ１８を介して、信号線５０と走査線６２との交差部に接続されている。各画素電極５１はほぼ矩形状に形成され、１画素を構成している。ＴＦＴ１８のソース電極６７は画素接続用電極７８に接続され、この画素接続用電極は、有機絶縁層８１に形成されたスルーホール８２を介して画素電極５１に接続されている。
【００１９】
また、アレイ基板１２の長辺側の端部には、信号線駆動回路部２０が形成され、短辺側の端部には、走査線駆動回路部２２が形成されている。複数の信号線５０はアレイ基板１２の長辺側に引き出され、信号線駆動回路部２０に接続されている。また、複数の走査線６２はアレイ基板１２の短辺側に引き出され、走査線駆動回路部２２に接続されている。
【００２０】
更に詳細に説明すると、図２ないし図４に示すように、各信号線５０は、直線状に形成されているとともに、後述するように、各補助容量線５２の近傍部分では、１側縁側、例えば、右側縁側が切り欠かれ、他の部分よりも細い幅に形成されている。また、アレイ基板１２は、各補助容量線５２の一部を各信号線５０に沿って延在させて形成された静電遮蔽性を有するシールド電極５３を備えている。各シールド電極５３は、補助容量線５２から相反する方向に延出した第１および第２電極部５３ａ、５３ｂを有している。
【００２１】
第１電極部５３ａおよび第２電極部５３ｂは、図２において、信号線５０に対し右側に偏心して設けられている。そして、信号線５０は、補助容量線５２、シールド電極５３の第１および第２電極部５３ａ、５３ｂと重なる部分５０ａが切り欠かれ、他の部分よりも幅が狭くなっているとともに、第１および第２電極部５３ａ、５３ｂの側縁部と僅かに重なって設けられている。
【００２２】
また、各画素電極５１は、一対の短辺側の側縁部が両側の補助容量線５２と所定幅重なって設けられている。また、各画素電極５１の右側の長辺側縁部は直線状に形成され、信号線５０の左側縁部（第１側縁部）と所定幅Ｗ１だけ重なって設けられ、左側の長辺側縁部はステップ状に形成され、シールド電極５３の第１および第２電極部５３ａ、５３ｂの側縁部、および信号線５０の右側縁部（第２側縁部）と所定幅Ｗ２だけ重なって設けられている。
【００２３】
このように画素電極５１と一部が重複して設けられた信号線５０およびシールド電極５３は画素電極との隙間を遮光する遮光体を兼ねている。そして、図２に矢印Ｄで示す方向は配向膜８８の配向ベクトルであり、各信号線５０の右側縁部分で液晶層９０の配向不良領域ＮＡが発生しやすい。そのため、画素電極５１とシールド電極５３との重なり幅Ｗ２は、画素電極５１と信号線５０との重なり幅Ｗ１よりも大きく形成されている。
【００２４】
なお、シールド電極５３の第１電極部５３ａの電極長Ｌ１、および第２電極部５３ｂの電極長Ｌ２は、互いに等しく設定されているとともに、画素電極５１を挟んで隣り合う２つの信号線の影響が等しくなるように調整されている。これにより、画素電極５１に対して、ＴＦＴ１８が接続されている信号線５０、すなわち、画素電極の左側の信号線の影響と、ＴＦＴが接続されていない信号線５０、すなわち、画素電極の右側の信号線の影響と、がほぼ同程度となり、２本の信号線と画素電極５１との間の寄生容量の影響を最小限に抑えることができる。
【００２５】
また、上述したように、各信号線５０の補助容量線５２およびシールド電極５３と重なっている部分は、スルーホール８２側の一部分５０ａが切り欠かれ、他の部分よりも幅が狭くなっているため、その分だけ、画素接続用電極７８の補助容量線５２側端部、および有機絶縁膜５２のスルーホール８２の寸法を拡大することができる。これにより、スルーホール８２の形成不良を防止し、点欠陥不良が少なく表示品位の高いアクティブマトリクス型の液晶表示装置を実現することができる。
【００２６】
次に、液晶表示装置１０の構成をその製造方法と合わせて詳細に説明する。
まず、高歪点ガラス基板や石英基板などの透光性を有する絶縁性基板６０上にＣＶＤ法などによりａ−Ｓｉ膜を５０ｎｍ厚程度被着する。このａ−Ｓｉ膜を４５０℃で１時間炉アニールを行った後、ＸｅＣｌエキシマレーザを照射し、ａ−Ｓｉを多結晶化する。その後に、多結晶Ｓｉをフォトエッチング法によりパターンニングして、表示領域１５内の画素部を構成するＴＦＴ（以下、画素ＴＦＴと称する）１８のチャネル層となるポリシリコン膜１９を形成する。
【００２７】
次に、ＣＶＤ法により基板６０の全面にＳｉＯｘ膜からなるゲート絶縁膜６１を１００ｎｍ厚程度被着する。続いて、ゲート絶縁膜６１の全面に、Ｔａ、Ｃｒ、Ａｌ、Ｍｏ、Ｗ、Ｃｕなどの単体又はその積層膜あるいは合金膜を２００〜４００ｎｍ厚程度被着し、フォトエッチング法により所定の形状にパターニングして、ゲート電極６３を一体に有した走査線６２、補助容量線５２を形成する。この際、補助容量線５２と同時にシールド電極５３を所定位置に所定の形状で形成する。
【００２８】
その後、ゲート電極６２をマスクとしてイオン注入やイオンドーピング法によりポリシリコン膜１９に不純物の注入を行い、画素ＴＦＴ１８のドレイン電極６６、ソース電極６７を形成する。不純物の注入は、例えば、加速電圧８０ｋｅＶで５ｘ１０15atmos ／cm２のドーズ量で、ＰＨ３／Ｈ２によりリンを高濃度注入する。その後、基板６０をアニールすることにより不純物を活性化する。
【００２９】
続いて、画素ＴＦＴ１８に、Ｎチャンネル型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）７４ａ、７４ｂを形成するための不純物注入を行い、アレイ基板をアニールすることにより不純物を活性化する。
【００３０】
更に、例えば、ＰＥＣＶＤ法を用いて、絶縁性基板６０の全面にＳｉＯ２からなる層間絶縁膜７５を５００〜７００ｎｍ厚程度被着する。そして、フォトエッチング法により、画素ＴＦＴ１８のドレイン電極６６に至るコンタクトホール７６と、ソース電極６７に至るコンタクトホール７７とを形成する。
【００３１】
次に、Ｔａ、Ｃｒ、Ａｌ、Ｍｏ、Ｗ、Ｃｕなどの単体又はその積層膜あるいは合金膜を５００〜７００ｎｍ程度被着し、フォトエッチング法により所定の形状にパターニングして、信号線５０、画素接続用電極７８、画素ＴＦＴ１８のドレイン電極６６と信号線５０との接続、ソース電極６７と画素接続用電極との接続の各種配線等を行う。
【００３２】
更に、ＰＥＣＶＤ法によリ絶縁性基板６０の全面にＳｉＮｘからなる保護絶縁膜７９を成膜し、フォトエッチング法により画素接続用電極７８に至るスルーホール８０を形成する。次に、有機絶縁膜８１を基板の全面に２〜４μｍ厚ほど塗布した後、画素接続用電極７８に至るスルーホール８２を形成する。
【００３３】
次に、有機絶縁膜８１上にｌＴＯをスパッタ法により１００ｎｍ厚程度成膜し、フォトエッチング法により所定の形状にパターニングして画素電極５１を形成するとともに、スルーホール８０、８２を介して画素電極５１と画素接続用電極７８とを接続する。以上の工程により、液晶表示装置１０のアレイ基板１２が得られる。
【００３４】
一方、対向基板１４は、透明性を有する絶縁基板として、例えば、ガラス基板８４上に、顔料などを分散させた着色層８５を形成し、更に、スパッタ法により例えば、ｌＴＯからなる透明電極である対向電極８６を形成することにより得られる。
【００３５】
上記のようにして形成されたアレイ基板１２の画素電極５１側全面と対向基板１４の対向電極８６側全面とに低音キュア型のポリイミドからなる配向膜８８、８９をそれぞれ印刷塗布し、これらの基板を対向配置した時に、配向軸が９０度相違するようにラビング処理する。その後、アレイ基板１２および対向基板１４を対向配置して組み立ててセル化し、その間隙にネマティック液晶９０を注入し封止する。そして、両基板１２、１４の絶縁性基板６０、８４の外面側に偏向板９２、９４をそれぞれ貼り付けることにより、液晶表示装置１０が得られる。
【００３６】
上記のように構成された液晶表示装置において、アレイ基板１２に一画素ごとに形成されているシールド電極５３は、信号線５０に対して片側にのみ形成されている。従って、従来必要であったシールド電極間の間隔が必要でなくなり、更に、信号線５０とシールド電極５３とは片側のみ重ねて設ければよいため、信号線５０を最小加工線幅で形成することが可能となる。
【００３７】
これにより、従来と同等の静電遮蔽効果を維持しながら、高い開口率を実現することができ、クロストークや輝度むらといった画質不良を低減し表示品位の向上した表示が可能となる。
【００３８】
また、各信号線５０の補助容量線５２およびシールド電極５３と重なっている部分は、スルーホール８２側の一部分５０ａが切り欠かれ、他の部分よりも幅が狭くなっているため、その分だけ、画素接続用電極７８の補助容量線５２側端部、および有機絶縁膜５２のスルーホール８２の寸法を拡大することができる。これにより、スルーホール８２の形成不良を防止し、点欠陥不良が少なく表示品位の高いアクティブマトリクス型の液晶表示装置を実現することができる。
【００３９】
なお、この発明は上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、図５に示す第２の実施の形態によれば、シールド電極５３の第１電極部５３ａの電極長Ｌ１、および第２電極部５３ｂの電極長Ｌ２は、第１電極部５３ａと走査線６２との最小間隔と、第２電極部５３ｂと走査線６２との最小間隔とが互いに等しくなるように調整されているとともに、画素電極５１を挟んで隣り合う２つの信号線の影響が等しくなるように調整されている。
【００４０】
このような構成でも、上述した第１の実施の形態と同様の作用効果が得られる。また、走査線６２と第１および第２電極部５３ａ、５３ｂとの間隔が最も広くなるように調整されているため、走査線６２とシールド電極５３、つまり、補助容量線５２、とがショートする確立を低減でき、アレイ基板１０の歩留りを一層向上させることができる。
【００４１】
更に、図６に示す第３の実施の形態によれば、補助容量線５２を省略し、第１および第２の実施の形態における補助容量線の位置にそれぞれ走査線６２が設けられている。そして、各走査線６２の一部を各信号線上５０に沿って延在させ静電遮蔽性を有するシールド電極５３を形成している。各シールド電極５３は、走査線６２から相反する方向に延出した第１および第２電極部５３ａ、５３ｂを有している。第２電極部５３ｂは、第１電極部５３ａよりも長く形成され、その延出端は、ゲート電極１８を形成している。また、画素接続用電極７８と画素電極５１とを接続したスルーホール８０、８２は、走査線６２に重ねて設けられている。
【００４２】
他の構成は第１の実施の形態を同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。そして、上記第３の実施の形態においても、前述した実施の形態と同様の作用効果を得ることができるとともに、補助容量線が不要になり、更に高い開口率を得ることができる。
【００４３】
その他、上述した実施の形態では、半導体層としてポリシリコン層を用いたアクティブマトリクス型の液晶表示装置に関して説明したが、本発明は半導体層として、例えばアモルファスシリコン層等の他の半導体層を用いたアクティブマトリクス型の液晶表示装置についても適用可能である。
【００４４】
【発明の効果】
以上詳述したように、この発明によれば、補助容量線又は走査線の一部を互いに相反する方向へ延在して形成した静電遮蔽性を有するシールド電極を信号線の一側縁部のみと重なるように、ほぼ信号線に沿って設け、各信号線の内、補助容量線又は走査線上に位置した部分の一側縁部を切り欠いて幅を狭くすることにより、開口率を低下させることなく、画素接続用電極および有機絶縁膜のスルーホールの寸法を拡大することができる。これにより、スルーホールの形成不良を防止し、点欠陥不良が少なく表示品位の高いアクティブマトリクス型の液晶表示装置を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るアクティブマトリクス型の液晶表示装置を示す斜視図。
【図２】上記液晶表示装置のアレイ基板の一部を示す平面図。
【図３】図２の線Ａ−Ａに沿った上記液晶表示装置の断面図。
【図４】図２の線Ｂ−Ｂに沿った上記液晶表示装置の断面図。
【図５】この発明の第２の実施の形態に係る液晶表示装置のアレイ基板を示す平面図。
【図６】この発明の第３の実施の形態に係る液晶表示装置のアレイ基板を示す平面図。
【符号の説明】
１２…アレイ基板
１４…対向基板
１８…ＴＦＴ
５０…信号線
５１…画素電極
５２…補助容量線
５３…シールド電極
５３ａ…第１電極部
５３ｂ…第２電極部
６０、８５…ガラス基板
７５…層間絶縁膜
７８…画素接続用電極
８０、８２…スルーホール
【図１】
0004585071.tif 000002
【図２】
0004585071.tif 000003
【図３】
0004585071.tif 000004
【図４】
0004585071.tif 000005
【図５】
0004585071.tif 000006
【図６】
0004585071.tif 000007