(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜を形成する工程と、
半導体基板の所定領域に不純物イオンを注入してソース／ドレイン不純物領域を形成する工程と、
前記ソース／ドレイン不純物領域間のチャネル領域における第１絶縁膜上に下層ゲートを形成する工程と、
前記下層ゲートの形成された基板の全面に第２ゲート絶縁膜及び第３絶縁膜を順次形成する工程と、
前記チャネル領域に垂直な方向にチャネル領域の上側に配置された第３絶縁膜の一部を選択的に取り除いて溝を形成する工程と、
前記溝の両側壁に上層ゲートを形成する工程とを備えることを特徴とする単電子トランジスタの製造方法。
【請求項２】
電子線直接描画法を用いて前記第３絶縁膜に溝を形成することを特徴とする請求項１記載の単電子トランジスタの製造方法。
【請求項３】
前記電子線直接描画法を用いて第３絶縁膜に溝を形成するべく、前記第３絶縁膜上にＫｒＦレジストを形成して電子線を照射することを特徴とする請求項２記載の単電子トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単電子トランジスタに関し、特に電子線リソグラフィーの限界を越えて量子点のサイズを数十ｎｍの水準まで縮小する単電子トランジスタの製造方法に関する。
【０００２】
【従来の技術】
図１はＭＯＳＦＥＴの経験的なスケールダウン規則(scale-down rule)により予想された電子の個数を示すグラフであり、図２はＭＯＳＦＥＴの経験的なスケールダウン規則に従う素子信頼度の劣化を示すグラフである。
【０００３】
図１に示すように、ＭＯＳＦＥＴの集積化が進行する場合、現在のスケールダウンの傾向によりチャネル部分にある電子の数が２０１０年には３００個、２０２０年に至っては３０個程度に減少すると予測される。このように、素子の動作に必要な電子の数が少なくなると、図２に示すように、素子の動作に関与する全体の電子の個数のうち統計的誤差に該当する電子の個数の占める割合が次第に大きくなる。これは、素子の動作の信頼度(reliability)に深刻な影響をもたらすため、必然的に電子一つを正確に制御可能な新たな素子構造が要求される。
【０００４】
ＭＯＳＦＥＴの集積化のもたらす上記限界点を克服可能な一つの代案として最近提案されている単電子トランジスタ(Single Electron Transistor)は、電子一つを制御することができ、きわめて低い電圧で動作させることができる。しかしながら、常温で動作させるために数〜数十ｎｍのサイズの量子点を所望の位置に再現性よく形成させるために難技術が要求される。特に、単電子スイッチを制作するにあたっては、多くの量子点を高密度に形成させる技術よりは、一つまたは二つの量子点を所望の位置に所望のサイズに形成する技術が必要である。したがって、現在のリソグラフィー技術を用いて制御性(controllability)、再現性(reproducibility)、及び信頼性のある量子点を形成する技術が有用である。現在、半導体工程での最小加工線幅は写真石版術(photo lithography)の場合に０．２μｍの水準に至っている。このため、更に微細な線幅のパターンを具現するべく、電子線直接描画法(E-beam direct writing)技術を用いるが、この場合には近接効果(proximity effect)の問題のために所望のサイズのラインおよび空間が得難い。
【０００５】
図３は従来の単電子トランジスタの構造を示す概略的な斜視図であり、図４ａ、図４ｂ、図５ａ、図５ｂは従来の単電子トランジスタの工程断面図である。
単電子トランジスタを制作するにあたって、２つのトンネル接合(tunnel junction)間で量子点を形成させる構造が基本的に使用される。今まで報告された単電子トランジスタのうち常温動作を実験的に示す例はいくつあるが、大方は偶然的効果(例えば、多結晶シリコングレーニング(polysilicon graining)技術または電子線描画での不均一性を利用するアイデア等)に依存して量子点のサイズを小さくしたもので、集積回路の具現側面ではほとんど実用性がないといえる。
【０００６】
一方、リソグラフィー技術により再現性を保障することのできる単電子トランジスタの場合、量子点を電気的な構造で形成する技術が代表的な例であり、既に提案されている。
【０００７】
図３の構造は１９９４年日本で提案された構造である。従来の単電子トランジスタは、図３及び図５ｂに示すように、半導体基板１(図３には図示せず）上に第１ゲート絶縁膜４が形成され、第１ゲート絶縁膜４上に狭幅の下層ゲート５が形成され、下層ゲート５の長手方向に沿って半導体基板にｎ型ソース／ドレイン不純物領域２、３が形成されることにより、ｎＭＯＳＦＥＴが形成される。そして、ｎＭＯＳＦＥＴの形成された基板の全面に第２ゲート絶縁膜６が形成され、ソース／ドレイン不純物領域２、３間における第２ゲート絶縁膜６上にＵ字状の上層ゲート７が形成される。
【０００８】
このような従来の単電子トランジスタの製造方法は下記の通りである。
図４ａに示すように、半導体基板１に第１ゲート絶縁膜４用のシリコン酸化膜を形成し、しきい電圧の調節のためのイオンＢＦ２の注入を行う。
【０００９】
図４ｂに示すように、第１ゲート絶縁膜４上に感光膜８を蒸着により形成し、露光及び現像工程を用いて感光膜８をパターニングしてソース／ドレイン領域を定義した後、パターニングされた感光膜８をマスクとして用いて半導体基板１にＮ型不純物イオンＰを注入して、ソース／ドレイン不純物領域２、３を形成する。
【００１０】
図５ａに示すように、感光膜８を取り除き、全面にポリシリコンを蒸着により形成し、ソース／ドレイン不純物領域２、３方向にその一部が残るようにポリシリコンを選択的に取り除いて下層ゲート５を形成する。そして、下層ゲート５を含む基板の全面に第２ゲート絶縁膜６のシリコン酸化膜を蒸着により形成し、第２ゲート絶縁膜６上にポリシリコン７ａを蒸着により形成する。
【００１１】
図５ｂに示すように、ポリシリコン７ａ上にレジスト(図示せず）を蒸着により形成し、電子線直接描画及び食刻工程でポリシリコン７ａの一部を選択的に取り除いて上層ゲート７を形成する。この際、上層ゲート７は、ソース／ドレイン不純物領域２、３間において第２ゲート絶縁膜６上に下層ゲート５に垂直な方向に２つ形成される。すなわち、２つの上層ゲート７間のチャネル領域に量子点が形成される。従って、２つの上層ゲート７の間が非常に狭く形成されるべきである。そして、２つの上層ゲート７には同じ電圧が印加されるため、２つの上層ゲート７の各先端が互いに連結されて図３に示すようにＵ字状の上層ゲート７が形成される。
【００１２】
以下、従来の単電子トランジスタの動作を説明する。
下層ゲート５に正の電圧を印加することにより、ソース／ドレイン不純物領域２、３間に量子線(quantum wire)に準じる狭いチャネルが形成される。そして、上層ゲート７に負の電圧を印加する。このように、上層ゲート７への負の電圧の印加により、上層ゲート７の下側の狭いチャネルの中央部位に２つの電位障壁が形成され、そのチャネル領域には電気的な量子点が形成される。そして、チャネル領域における単電子トンネリング(Single Electron Tunneling)を制御することにより、単電子トランジスタとして動作する。
【００１３】
【発明が解決しようとする課題】
上述した従来の単電子トランジスタの製造方法においては次のような問題点があった。
【００１４】
図６ａ〜図６ｃは従来の単電子トランジスタの製造工程で電子線直接描画法で形成した上層ゲート電極パターンによるＳＥＭである。
単電子トンネリングによる電気信号が、熱雑音を克服し、メイン信号であるとみなされるためには、熱エネルギーＫＢＴよりも電子一つの帯電エネルギー(charging energy)、即ちｑ２／２Ｃが十分に大きくなければならないという条件がある。ここで、ｑは電子の電荷量、Ｃは量子点の静電容量を意味する。従って、常温での安定的な動作のために量子点の静電容量の極小化技術が必要であるが、従来技術では１．２×１０-17Ｆの静電容量が具現されていると報告されている。これは、下層ゲートに印加される電圧により単電子トンネリングによる電流の振動周期(oscillation period)が１３．８ｍＶ程度になることで求めた実験的な値である。この場合、具現された上層ゲート間の間隙は０．１μｍとしており、これは現在の写真石版技術により制限される。
【００１５】
ところで、図５ｂの工程において、既存の電子ビーム石版術に依存する場合、電子線直接描画技術を用いても、０．１μｍ間隙の２本のラインを再現性よく得ることは不可能である。その理由は、電子ビームのエネルギーが完ぺきな非等方度で伝播されない近接効果にある。その実験結果は図６ａ〜図６ｃの通りである。
【００１６】
図５ａは上層ゲートのライン幅を０．３３μｍ、ゲート間の間隙を０．１７８μｍとして電子線直接描画を行った結果であり、図５ｂは上層ゲートのライン幅を０．３８μｍ、ゲート間の間隙を０．２３μｍとして電子線直接描画を行った結果であり、図５ｃは上層ゲートのライン幅を０．２４μｍ、ゲート間の間隙を０．２１８μｍとして電子線直接描画を行った結果である。
【００１７】
上記結果からわかるように、電子線直接描画法による上層ゲートパターンの形成時に、ライン幅及びライン間隙が０．１μｍに近くなると、近接効果により正確な上層ゲートパターンが形成されない。このため、電気的に形成された量子点のサイズを決定する上層ゲート間の間隙を電子的リソグラフィーの限界よりも小さくし難く、極低温動作から放れることができない。
【００１８】
本発明は上記の問題点を解決するためになされたものであり、その目的は、電子線リソグラフィーの限界を越えて一層小さな線幅のライン及び空間を得ることにより、電気的に形成した量子点のサイズを数十ｎｍの水準にまで縮小することができる単電子トランジスタの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達するための請求項１に記載の発明の単電子トランジスタの製造方法は、半導体基板上に第１ゲート絶縁膜を形成する工程と、半導体基板の所定領域に不純物イオンを注入してソース／ドレイン不純物領域を形成する工程と、前記ソース／ドレイン不純物領域間のチャネル領域における第１絶縁膜上に下層ゲートを形成する工程と、前記下層ゲートの形成された基板の全面に第２ゲート絶縁膜及び第３絶縁膜を順次形成する工程と、前記チャネル領域に垂直な方向にチャネル領域の上側に配置された第３絶縁膜の一部を選択的に取り除いて溝を形成する工程と、前記溝の両側壁に上層ゲートを形成する工程とを備える。
【００２０】
請求項２に記載の発明は、電子線直接描画法を用いて前記第３絶縁膜に溝を形成することを要旨とする。
請求項３に記載の発明は、前記電子線直接描画法を用いて第３絶縁膜に溝を形成するべく、前記第３絶縁膜上にＫｒＦレジストを形成して電子線を照射することを要旨とする。
【００２１】
【発明の実施の形態】
以下、本発明の一実施形態の単電子トランジスタの製造方法を添付図面を参照して詳しく説明する。
【００２２】
図７ａ、図７ｂ、図８ａ、図８ｂ、図９は本発明の一実施形態の単電子トランジスタの工程断面図である。
図７ａに示すように、半導体基板１１上に第１ゲート絶縁膜１４用のシリコン酸化膜を形成し、しきい電圧の調節のためのイオンＢＦ２の注入を半導体基板１１に対して行う。
【００２３】
図７ｂに示すように、第１ゲート絶縁膜１４上に感光膜１８を蒸着により形成し、露光及び現像工程で感光膜１８をパターニングしてソース／ドレイン領域を定義した後、パターニングされた感光膜１８をマスクとして用いて半導体基板１１にＮ型不純物イオンＰを注入してソース／ドレイン不純物領域１２、１３を形成する。
【００２４】
図８ａに示すように、感光膜１８を取り除き、半導体基板１１の全面にポリシリコンを蒸着により形成し、その一部がソース／ドレイン不純物領域１２、１３方向に沿って残るようにポリシリコンを選択的に取り除いて下層ゲート１５を形成する。そして、下層ゲート１５を含む基板の全面にＴＥＯＳ(Tetra Ethyl Ortho-Silicate)或いはシリコン酸化膜などを蒸着して第２ゲート絶縁膜１６を形成し、第２ゲート絶縁膜１６上に窒化膜などの第３絶縁膜１９とポジティブ感光膜２０を順次蒸着により形成した後、電子線直接描画が施される。
【００２５】
この際、以後工程の第３絶縁膜１９の食刻時によく耐えるよう、第３絶縁膜１９を形成するに先立って第２ゲート絶縁膜１６をアニーリングして第２ゲート絶縁膜１６を高密度にする。そして、感光膜２０は、広く用いられるＰＭＭＡよりも食刻マスクに優れたＫｒＦ感光膜を用いる。
【００２６】
図８ｂに示すように、電子線直接描画法及びプラズマエッチングを用いて上層ゲート形成部分の第３絶縁膜１９の一部を選択的に取り除いて溝１９ａを形成した後、全面に上層ゲート形成用のポリシリコン１７ａを蒸着により形成する。
【００２７】
図９に示すように、ポリシリコン１７ａを異方性食刻して溝１９ａの両側壁に上層ゲート１７を形成する。この際、上層ゲート１７は下層ゲート１５に垂直な方向に２つ形成される。
【００２８】
ここで、ポリシリコン１７ａが異方性食刻された後に、側壁をよく維持し、過度食刻時にもよく耐えるように、ポリシリコン１７ａにＰＯＣｌ3をドープしてもよい。
【００２９】
以上説明したように、本実施形態の単電子トランジスタの製造方法においては次のような効果がある。
図１０は、本実施形態の単電子トランジスタにおいて上層ゲート１７の間隙が５０ｎｍの場合、３Ｄ素子の模擬実験で計算された電位分布図であり、図８は４．２Ｋの温度での単電子トランジスタにおける単電子のスイッチング電流とゲート電圧との関係を示すグラフであり、図９は１００Ｋの温度での単電子トランジスタにおける単電子のスイッチング電流とゲート電圧との関係を示すグラフである。
【００３０】
５０ｎｍ程度の上層ゲート１７の間隙が素子に適用される場合、実際に量子点の形成される様子を予測するために行った３次元模擬実験の結果を図１０に示す。図１０から明らかなように、単電子トランジスタは、上層ゲートの電圧により生じる電界浸透が電気的な量子点を形成するので、量子点の形成されたパターンのサイズよりも５０％以上小さくなるという効果が得られる。さらに、上層ゲートの間隙が５０ｎｍ以下に具現される場合にその効果が極大化する。
【００３１】
また、本実施形態の単電子トランジスタの場合、図１１及び図１２からわかるように、ゲート電圧による電子のスイッチング特性が１００Ｋの温度まで確実に現れ、スイッチング周期からわかるように量子点と下層ゲートとの間の静電容量が３．２×１０-18Ｆである。
【００３２】
すなわち、図１１を見ると、本実施形態の単電子トランジスタは、４．２Ｋの極低温で５０ｍＶ程度のスイッチング周期を具現しており、これは３．２×１０-18Ｆの量子点の静電容量を示す。そして、図１２を見ると、本実施形態の単電子トランジスタは、１００Ｋの温度で５０ｍＶ程度のスイッチング周期を具現している。
【００３３】
従来の単電子トランジスタは、４．２Ｋ程度の極低温のみで素子の動作を行うことに対して、本実施形態の単電子トランジスタは１００Ｋ程度の温度でもスイッチング動作を行うのことが分かる。すなわち、側壁を利用して上層ゲート１７を形成するので、量子点のサイズを小さくすることができる。
【００３４】
【発明の効果】
請求項１に記載の発明によれば、溝の両側壁に上層ゲートを形成することにより、上層ゲートの間隙が数十ｎｍにまで狭くすることができ、その結果、に電子線リソグラフィーの限界を越えて量子点のサイズを数十ｎｍの水準まで縮小することができるという優れた効果を奏する。
【００３５】
請求項２に記載の発明によれば、電子線直接描画法を用いて第３絶縁膜に溝を形成することにより、数十ｎｍの狭さの上層ゲートを溝の両側壁に形成することができるという優れた効果を奏する。
【００３６】
請求項３に記載の発明によれば、第３絶縁膜上にＫｒＦレジストを形成することにより、食刻マスク性を向上させることができという優れた効果を奏する。
【図面の簡単な説明】
【図１】  ＭＯＳＦＥＴの経験的なスケールダウンにより予想された電子の個数を示すグラフ。
【図２】  ＭＯＳＦＥＴの経験的なスケールダウン規則の示す素子信頼度の劣化を示すグラフ。
【図３】  従来の単電子トランジスタの構造を示す概略的な斜視図。
【図４】  ａ、ｂは従来の単電子トランジスタの工程断面図。
【図５】  ａ、ｂは従来の単電子トランジスタの工程断面図。
【図６】  ａ〜ｃは、従来の単電子トランジスタの製造工程で電子線直接描画法で形成した上層ゲート電極パターンによるＳＥＭ。
【図７】  ａ、ｂは、本発明の一実施形態の単電子トランジスタの工程断面図。
【図８】  ａ、ｂは、本発明の一実施形態の単電子トランジスタの工程断面図。
【図９】  本発明の一実施形態の単電子トランジスタの工程断面図。
【図１０】  単電子トランジスタにおいて、上層ゲートの間隙が５０ｎｍの場合、３Ｄ素子の模擬実験で計算された電位分布図。
【図１１】  ４．２Ｋの温度での本発明の単電子トランジスタにおける単電子のスイッチング電流とゲート電圧との関係を示すグラフ。
【図１２】  １００Ｋの温度での本発明の単電子トランジスタにおける単電子のスイッチング電流とゲート電圧との関係を示すグラフ。
【符号の説明】
１１  半導体基板
１２、１３  ソース／ドレイン不純物領域
１４  第１ゲート絶縁膜
１５  下層ゲート
１６  第２ゲート絶縁膜
１７  上層ゲート
１７ａ  ポリシリコン
１８  感光膜
１９  第３絶縁膜
１９ａ  溝
２０  感光膜
【図１】
0004405635.tif 000002
【図２】
0004405635.tif 000003
【図３】
0004405635.tif 000004
【図４】
0004405635.tif 000005
【図５】
0004405635.tif 000006
【図６】
0004405635.tif 000007
【図７】
0004405635.tif 000008
【図８】
0004405635.tif 000009
【図９】
0004405635.tif 000010
【図１０】
0004405635.tif 000011
【図１１】
0004405635.tif 000012
【図１２】
0004405635.tif 000013