(57)【特許請求の範囲】
【請求項１】
一対の差動信号を出力するための少なくとも１つの第１の出力回路と、１つの正転又は反転信号を出力するための少なくとも１つの第２の出力回路と、を含む出力回路群であって、
前記第１の出力回路は、
第１及び第２の電源電位から電力の供給を受けて動作し、第１の駆動信号を反転して第１の反転駆動信号を出力する第１の反転回路と、
前記第１及び第３の電源電位から電力の供給を受けて動作し、前記第１の駆動信号を所与のレベルの信号に変換する第１の信号レベル変換回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第１の反転駆動信号を所与のレベルの信号に変換する第２の信号レベル変換回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第１の信号レベル変換回路から出力される信号と前記第２の信号レベル変換回路から出力される信号との差に応じた第１の極性の信号を出力する第１の差動回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第２の信号レベル変換回路から出力される信号と前記第１の信号レベル変換回路から出力される信号との差に応じた第１の極性と反対の第２の極性の信号を出力する第２の差動回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第１の差動回路から出力される第１の極性の信号に基づいて、第１の出力信号を生成する第１の出力信号生成回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第２の差動回路から出力される第２の極性の信号に基づいて、前記第１の出力信号と共に前記差動信号を構成する第２の出力信号を生成する第２の出力信号生成回路と、
を含み、
前記第２の出力回路は、
前記第１及び前記第２の電源電位から電力の供給を受けて動作し、第２の駆動信号を反転して第２の反転駆動信号を出力する第２の反転回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第２の駆動信号を所与のレベルの信号に変換する第３の信号レベル変換回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第２の反転駆動信号を所与のレベルの信号に変換する第４の信号レベル変換回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第３の信号レベル変換回路から出力される信号と前記第４の信号レベル変換回路から出力される信号との差に応じた第１の極性の信号を出力する第３の差動回路と、
前記第３の信号レベル変換回路の出力端子及び前記第４の信号レベル変換回路の出力端子に接続され、前記第３の差動回路と略同じ負荷容量を有する負荷回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第３の差動回路から出力される第１の極性の信号に基づいて、前記正転又は反転信号を生成する第３の出力信号生成回路と、
を含む、出力回路群。
【請求項２】
一対の差動信号を出力するための少なくとも１つの第１の出力回路と、１つの正転又は反転信号を出力するための少なくとも１つの第２の出力回路と、を含む出力回路群であって、
前記第１の出力回路は、
第１及び第２の電源電位から電力の供給を受けて動作し、第１の駆動信号を反転して第１の反転駆動信号を出力する第１の反転回路と、
前記第１及び第３の電源電位から電力の供給を受けて動作し、前記第１の駆動信号を所与のレベルの信号に変換する第１の信号レベル変換回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第１の反転駆動信号を所与のレベルの信号に変換する第２の信号レベル変換回路と、
前記第１及び第４の電源電位から電力の供給を受けて動作し、前記第１の信号レベル変換回路から出力される信号と前記第２の信号レベル変換回路から出力される信号との差に応じた第１の極性の信号を出力する第１の差動回路と、
前記第１及び前記第４の電源電位から電力の供給を受けて動作し、前記第２の信号レベル変換回路から出力される信号と前記第１の信号レベル変換回路から出力される信号との差に応じた第１の極性と反対の第２の極性の信号を出力する第２の差動回路と、
前記第１及び前記第４の電源電位から電力の供給を受けて動作し、前記第１の差動回路から出力される第１の極性の信号に基づいて、第１の出力信号を生成する第１の出力信号生成回路と、
前記第１及び前記第４の電源電位から電力の供給を受けて動作し、前記第２の差動回路から出力される第２の極性の信号に基づいて、前記第１の出力信号と共に前記差動信号を構成する第２の出力信号を生成する第２の出力信号生成回路と、
を含み、
前記第２の出力回路は、
前記第１及び前記第２の電源電位から電力の供給を受けて動作し、第２の駆動信号を反転して第２の反転駆動信号を出力する第２の反転回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第２の駆動信号を所与のレベルの信号に変換する第３の信号レベル変換回路と、
前記第１及び前記第３の電源電位から電力の供給を受けて動作し、前記第２の反転駆動信号を所与のレベルの信号に変換する第４の信号レベル変換回路と、
前記第１及び前記第４の電源電位から電力の供給を受けて動作し、前記第３の信号レベル変換回路から出力される信号と前記第４の信号レベル変換回路から出力される信号との差に応じた第１の極性の信号を出力する第３の差動回路と、
前記第３の信号レベル変換回路の出力端子及び前記第４の信号レベル変換回路の出力端子に接続され、前記第３の差動回路の負荷容量と略同じ負荷容量を有する負荷回路と、
前記第１及び前記第４の電源電位から電力の供給を受けて動作し、前記第３の差動回路から出力される第１の極性の信号に基づいて、前記正転又は反転信号を生成する第３の出力信号生成回路と、
を含む、出力回路群。
【請求項３】
請求項２において、
前記第３の電源電位が前記第２の電源電位より高電位であり、前記第４の電源電位が前記第３の電源電位より高電位である、出力回路群。
【請求項４】
請求項２において、
前記第３の電源電位が前記第２の電源電位より低電位であり、前記第４の電源電位が前記第３の電源電位より低電位である、出力回路群。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１の駆動信号と前記第２の駆動信号との位相差と、前記第１の出力回路から出力される前記差動信号と前記第２の出力回路から出力される正転又は反転信号との位相差とが略同じである、出力回路群。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記負荷回路が、
前記第３の差動回路と略同じ回路構成を有するダミーの差動回路である、出力回路群。
【請求項７】
請求項１乃至５のいずれかにおいて、
前記負荷回路が、
前記第３の差動回路の第１の入力端子の入力負荷容量と略同じ負荷容量を有する第１の負荷素子と、
前記第３の差動回路の第２の入力端子の入力負荷容量と略同じ負荷容量を有する第２の負荷素子と、
を含む、出力回路群。
【請求項８】
電源分離された複数の回路配置領域がチップに形成され、
請求項１乃至７のいずれかに記載の出力回路群が、前記複数の回路配置領域の内のいずれか１つの領域内に形成されている、半導体集積回路。
【請求項９】
請求項８において、
前記出力回路群が形成されている前記回路配置領域が、前記チップの辺方向に沿って並行に形成された複数の電源電圧領域を含み、
前記出力回路群に含まれている前記第１及び第２の出力回路の各々が、前記複数の電源電圧領域内に跨って形成されている、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部回路に信号を出力するための出力回路群に関する。さらに、本発明は、そのような出力回路群を含む半導体集積回路に関する。
【背景技術】
【０００２】
近年、インタフェース信号が非常に高速化しており、インタフェース信号のノイズ対策、ＥＭＩ（電磁波障害）対策が必要となっている。このようなノイズ対策、ＥＭＩ対策として、インタフェース信号の振幅を小さくすることが行われている。しかしながら、出力回路に供給される電源電圧を下げることによって信号の振幅を小さくすると、電源回路が複雑になってしまう。また、高電源電圧系の回路と低電源電圧系の回路との間で、信号の基準レベルが一致しなくなるおそれもある。
【０００３】
さらに、インタフェース信号として差動信号が用いられる場合もある。差動信号を出力する回路においては、差動信号を構成する信号間のスキューの低減が大きな問題となっており、スキューを低減するためにキャパシタを用いることが行われていた（例えば、下記の特許文献１の図１９参照）。しかしながら、この回路においては、製造プロセスのばらつきにより、スキューを低減するために必要とされる静電容量と実際に形成されたキャパシタの静電容量とが一致しなくなることがある。これにより、歩留まりが低下したり、顧客先で製品不良が生じる場合があった。また、電源電位の変動や温度変動等に対するマージンを厳しくする必要があり、これにより、歩留まりが低下する場合があった。
【０００４】
上記のような問題に鑑み、本願発明者は、スキューを低減すると共に、歩留まりの低下等を防止することが可能な出力回路等を提案した（下記の特許文献１参照）。
【０００５】
ところで、実際の様々な半導体集積回路や電子機器においては、差動信号と単一の正転又は反転信号とが混在して用いられる場合が多い。そして、従来の正転又は反転信号を出力する出力回路においては、動作条件毎に正転又は反転信号の遅延量に差が生じてしまっていた。そのため、本願発明者が提案した下記の特許文献１掲載の出力回路を用いて、差動信号を構成する信号間のスキューを折角低減しても、差動信号と正転又は反転信号との間に位相のずれが生じてしまう場合があった。そして、そのような場合のタイミング調整は非常に困難であった。
【０００６】
【特許文献１】特許第３８５２４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、差動信号と単一の正転又は反転信号との間のタイミング調整を容易或いは不要とすることが可能な出力回路群を提供することを目的とする。また、本発明は、そのような出力回路群を含む半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、一対の差動信号を出力するための少なくとも１つの第１の出力回路と、１つの正転又は反転信号を出力するための少なくとも１つの第２の出力回路と、を含む出力回路群であって、第１の出力回路は、第１及び第２の電源電位から電力の供給を受けて動作し、第１の駆動信号を反転して第１の反転駆動信号を出力する第１の反転回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第１の駆動信号を所与のレベルの信号に変換する第１の信号レベル変換回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第１の反転駆動信号を所与のレベルの信号に変換する第２の信号レベル変換回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第１の信号レベル変換回路から出力される信号と第２の信号レベル変換回路から出力される信号との差に応じた第１の極性の信号を出力する第１の差動回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第２の信号レベル変換回路から出力される信号と第１の信号レベル変換回路から出力される信号との差に応じた第１の極性と反対の第２の極性の信号を出力する第２の差動回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第１の差動回路から出力される第１の極性の信号に基づいて、第１の出力信号を生成する第１の出力信号生成回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第２の差動回路から出力される第２の極性の信号に基づいて、第１の出力信号と共に差動信号を構成する第２の出力信号を生成する第２の出力信号生成回路と、を含み、第２の出力回路は、第１及び第２の電源電位から電力の供給を受けて動作し、第２の駆動信号を反転して第２の反転駆動信号を出力する第２の反転回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第２の駆動信号を所与のレベルの信号に変換する第３の信号レベル変換回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第２の反転駆動信号を所与のレベルの信号に変換する第４の信号レベル変換回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第３の信号レベル変換回路から出力される信号と第４の信号レベル変換回路から出力される信号との差に応じた第１の極性の信号を出力する第３の差動回路と、第３の信号レベル変換回路の出力端子及び第４の信号レベル変換回路の出力端子に接続され、第３の差動回路と略同じ負荷容量を有する負荷回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第３の差動回路から出力される第１の極性の信号に基づいて、正転又は反転信号を生成する第３の出力信号生成回路と、を含む、出力回路群に関係する。
【０００９】
本発明によれば、第１の駆動信号と第２の駆動信号との位相差と、第１の出力回路から出力される差動信号と第２の出力回路から出力される正転又は反転信号との位相差とを略同じにすることができる。これにより、差動信号と正転又は反転信号との間のタイミング調整を容易或いは不要とすることができるようになる。
【００１０】
また、本発明は、一対の差動信号を出力するための少なくとも１つの第１の出力回路と、１つの正転又は反転信号を出力するための少なくとも１つの第２の出力回路と、を含む出力回路群であって、第１の出力回路は、第１及び第２の電源電位から電力の供給を受けて動作し、第１の駆動信号を反転して第１の反転駆動信号を出力する第１の反転回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第１の駆動信号を所与のレベルの信号に変換する第１の信号レベル変換回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第１の反転駆動信号を所与のレベルの信号に変換する第２の信号レベル変換回路と、第１及び第４の電源電位から電力の供給を受けて動作し、第１の信号レベル変換回路から出力される信号と第２の信号レベル変換回路から出力される信号との差に応じた第１の極性の信号を出力する第１の差動回路と、第１及び第４の電源電位から電力の供給を受けて動作し、第２の信号レベル変換回路から出力される信号と第１の信号レベル変換回路から出力される信号との差に応じた第１の極性と反対の第２の極性の信号を出力する第２の差動回路と、第１及び第４の電源電位から電力の供給を受けて動作し、第１の差動回路から出力される第１の極性の信号に基づいて、第１の出力信号を生成する第１の出力信号生成回路と、第１及び第４の電源電位から電力の供給を受けて動作し、第２の差動回路から出力される第２の極性の信号に基づいて、第１の出力信号と共に差動信号を構成する第２の出力信号を生成する第２の出力信号生成回路と、を含み、第２の出力回路は、第１及び第２の電源電位から電力の供給を受けて動作し、第２の駆動信号を反転して第２の反転駆動信号を出力する第２の反転回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第２の駆動信号を所与のレベルの信号に変換する第３の信号レベル変換回路と、第１及び第３の電源電位から電力の供給を受けて動作し、第２の反転駆動信号を所与のレベルの信号に変換する第４の信号レベル変換回路と、第１及び第４の電源電位から電力の供給を受けて動作し、第３の信号レベル変換回路から出力される信号と第４の信号レベル変換回路から出力される信号との差に応じた第１の極性の信号を出力する第３の差動回路と、第３の信号レベル変換回路の出力端子及び第４の信号レベル変換回路の出力端子に接続され、第３の差動回路の負荷容量と略同じ負荷容量を有する負荷回路と、第１及び第４の電源電位から電力の供給を受けて動作し、第３の差動回路から出力される第１の極性の信号に基づいて、正転又は反転信号を生成する第３の出力信号生成回路と、を含む、出力回路群に関係する。
【００１１】
本発明によれば、第１の駆動信号と第２の駆動信号との位相差と、第１の出力回路から出力される差動信号と第２の出力回路から出力される正転又は反転信号との位相差とを略同じにすることができる。これにより、差動信号と正転又は反転信号との間のタイミング調整を容易或いは不要とすることができるようになる。
【００１２】
また、本発明では、第３の電源電位が第２の電源電位より高電位であり、第４の電源電位が第３の電源電位より高電位であるようにしても良い。
【００１３】
このようにすれば、昇圧回路としての機能を兼ね備えることができるようになる。
【００１４】
また、本発明では、第３の電源電位が第２の電源電位より低電位であり、第４の電源電位が第３の電源電位より低電位であるようにしても良い。
【００１５】
このようにすれば、降圧回路としての機能を兼ね備えることができるようになる。
【００１６】
また、本発明では、第１の駆動信号と第２の駆動信号との位相差と、第１の出力回路から出力される差動信号と第２の出力回路から出力される正転又は反転信号との位相差とが略同じであるようにしても良い。
【００１７】
このようにすれば、差動信号と正転又は反転信号との間のタイミング調整を容易或いは不要とすることができるようになる。
【００１８】
また、本発明では、負荷回路が、第３の差動回路と略同じ回路構成を有するダミーの差動回路であるようにしても良い。
【００１９】
このようにすれば、第３及び第４の信号レベル変換回路の負荷のバランスを保つことが容易にできるようになる。
【００２０】
また、本発明では、負荷回路が、第３の差動回路の第１の入力端子の入力負荷容量と略同じ負荷容量を有する第１の負荷素子と、第３の差動回路の第２の入力端子の入力負荷容量と略同じ負荷容量を有する第２の負荷素子と、を含むようにしても良い。
【００２１】
このようにすれば、少ない素子で、第３及び第４の信号レベル変換回路の負荷のバランスを保つことが容易にできるようになる。
【００２２】
また、本発明は、電源分離された複数の回路配置領域がチップに形成され、本発明に係る出力回路群が、複数の回路配置領域の内のいずれか１つの領域内に形成されている、半導体集積回路に関係する。
【００２３】
本発明によれば、製造プロセスの変動、電源電位の変動、動作温度の変動に関して、設計時の保証を容易にすることができるようになる。
【００２４】
また、本発明では、出力回路群が形成されている回路配置領域が、チップの辺方向に沿って並行に形成された複数の電源電圧領域を含み、出力回路群に含まれている第１及び第２の出力回路の各々が、複数の電源電圧領域内に跨って形成されているようにしても良い。
【００２５】
このようにすれば、レイアウトを容易に実現することができるようになる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照番号を付して説明を省略する。
【００４９】
まず、本発明の第１の実施形態について説明する。
図１に、本発明の実施形態としての出力回路群の構成例を示す。この出力回路群は、一対の差動信号を出力するための少なくとも１つの差動信号出力回路（広義には第１の出力回路）１と、単一の正転又は反転信号を出力するための少なくとも１つの単一信号出力回路（広義には第２の出力回路又は出力回路）１０１とを含む。
【００５０】
なお、図１においては１つの差動信号出力回路１を図示しているが、出力回路群が２つ以上の差動信号出力回路を含んでいても良い。また、図１においては１つの単一信号出力回路１０１を図示しているが、出力回路群が２つ以上の単一信号出力回路を含んでいても良い。
【００５１】
図２に、図１の差動信号出力回路１の内部構成例を示す。この差動信号出力回路１は、入力信号Ａ１に基づいて、一対の差動信号としての第１の出力信号Ａ８及び第２の出力信号Ａ８バーを出力する回路であり、インバータＩＮＶ１、インバータＩＮＶ２（広義には反転回路）、インバータＩＮＶ７、ＩＮＶ８（広義には出力信号生成回路）と、シングルエンド・センスアンプ２、３（広義には信号レベル変換回路）と、カレントミラー型差動増幅回路（広義には差動回路）４、５とを具備する。インバータＩＮＶ１、ＩＮＶ２は、低電位側の電源電位ＶＳＳ（広義には第１の電源電位）及び高電位側の電源電位ＶＤＤ１（広義には第２の電源電位）により電力の供給を受けて動作する。また、インバータＩＮＶ７、ＩＮＶ８、シングルエンド・センスアンプ２、３、カレントミラー型差動増幅回路４、５は、高電位側の電源電位ＶＤＤ２（広義には第３の電源電位）及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【００５２】
図２に示すように、インバータＩＮＶ１には入力信号Ａ１が供給されており、インバータＩＮＶ１は、この入力信号Ａ１を反転した駆動信号Ａ２を出力する。なお、本実施形態においては、入力信号Ａ１及び駆動信号Ａ２は、低電位側の電源電位ＶＳＳ〜高電位側の電源電位ＶＤＤ１の間で変化する。
駆動信号Ａ２は、インバータＩＮＶ２に供給されており、インバータＩＮＶ２は、この駆動信号Ａ２を反転した駆動信号Ａ３を出力する。なお、本実施形態においては、駆動信号Ａ３は、低電位側の電源電位ＶＳＳ〜高電位側の電源電位ＶＤＤ１の間で変化する。
【００５３】
シングルエンド・センスアンプ２は、ＰチャネルトランジスタＱＰ１と、ＮチャネルトランジスタＱＮ１と、インバータＩＮＶ３、ＩＮＶ４とを具備しており、駆動信号Ａ２を反転し更に所与のレベルに変換した信号Ａ４を、差動増幅回路４、５に供給する。
【００５４】
シングルエンド・センスアンプ２において、トランジスタＱＰ１のソース〜ドレイン経路とトランジスタＱＮ１のソース〜ドレイン経路は、高電位側の電源電位ＶＤＤ２と低電位側の電源電位ＶＳＳとの間に直列に接続されており、トランジスタＱＮ１のゲートには、駆動信号Ａ２が供給されている。トランジスタＱＰ１とトランジスタＱＮ１の接続点は、インバータＩＮＶ３の入力に接続されており、インバータＩＮＶ３の出力信号は、インバータＩＮＶ４に供給されている。
【００５５】
インバータＩＮＶ４の出力は、トランジスタＱＰ１のゲートに接続されており、トランジスタＱＰ１は、インバータＩＮＶ４の出力〜インバータＩＮＶ３の入力にかけて、ネガティブフィードバックループを構成する。従って、インバータＩＮＶ４が出力する信号Ａ４のレベルは、上記フィードバックループのゲインに応じたレベルとなる。インバータＩＮＶ４が出力する信号Ａ４は、トランジスタＱＰ１のゲートにフィードバック入力されるほか、差動増幅回路４、５に供給される。
【００５６】
また、このシングルエンド・センスアンプ２は、自己帰還の働きによって高速動作を行うことができる。
【００５７】
シングルエンド・センスアンプ３は、ＰチャネルトランジスタＱＰ２と、ＮチャネルトランジスタＱＮ２と、インバータＩＮＶ５、ＩＮＶ６とを具備している。このシングルエンド・センスアンプ３は、駆動信号Ａ３を反転し更に所与のレベルに変換した信号Ａ５を差動増幅回路４、５に供給する。
【００５８】
シングルエンド・センスアンプ３内のトランジスタＱＰ２、ＱＮ２、インバータＩＮＶ５、ＩＮＶ６は、シングルエンド・センスアンプ２内のトランジスタＱＰ１、ＱＮ１、インバータＩＮＶ３、ＩＮＶ４と同様に接続されており、その結果、シングルエンド・センスアンプ３は、シングルエンド・センスアンプ２と同様の回路構成を有している。
【００５９】
差動増幅回路４は、ＰチャネルトランジスタＱＰ３、ＱＰ４と、ＮチャネルトランジスタＱＮ３〜ＱＮ５とを具備しており、信号Ａ４と信号Ａ５との差に応じた信号Ａ６をインバータＩＮＶ８に供給する。具体的には、差動増幅回路４が出力する信号Ａ６は、信号Ａ４が信号Ａ５より低電位のときにはローレベルとなり、信号Ａ４が信号Ａ５より高電位のときにはハイレベルとなる。
【００６０】
トランジスタＱＰ３、ＱＰ４のソースには、高電位側の電源電位ＶＤＤ２が供給されており、トランジスタＱＰ３のゲート及びドレイン並びにトランジスタＱＰ４のゲートは相互に接続されている。トランジスタＱＮ３のドレインは、トランジスタＱＰ３のドレイン及びゲートに接続されており、トランジスタＱＮ３のゲートには、信号Ａ４が供給されている。トランジスタＱＮ４のドレインは、トランジスタＱＰ４のドレインに接続されており、トランジスタＱＮ４のゲートには、信号Ａ５が供給されている。このトランジスタＱＮ４のドレインとトランジスタＱＰ４のドレインとの接続点の電位が、信号Ａ６としてインバータＩＮＶ８に供給される。
【００６１】
トランジスタＱＮ５のソースには、低電位側の電源電位ＶＳＳが供給されており、トランジスタＱＮ５のドレインは、トランジスタＱＮ３、ＱＮ４のソースに接続されている。また、トランジスタＱＮ５のゲートには、イネーブル信号ＥＮ１が供給されており、イネーブル信号ＥＮ１がハイレベルのときに、トランジスタＱＮ５はオン状態となり、差動増幅回路４が動作する。
【００６２】
差動増幅回路５は、ＰチャネルトランジスタＱＰ５、ＱＰ６と、ＮチャネルトランジスタＱＮ６〜ＱＮ８とを具備しており、信号Ａ５と信号Ａ４との差に応じた信号Ａ７をインバータＩＮＶ７に供給する。具体的には、差動増幅回路５が出力する信号Ａ７は、信号Ａ４が信号Ａ５より低電位のときにはハイレベルとなり、信号Ａ４が信号Ａ５より高電位のときにはローレベルとなる。
【００６３】
差動増幅回路５内のトランジスタＱＰ５、ＱＰ６、トランジスタＱＮ６〜ＱＮ８は、差動増幅回路４内のトランジスタＱＰ３、ＱＰ４、トランジスタＱＮ３〜ＱＮ５と同様に接続されており、その結果、差動増幅回路５は、差動増幅回路４と同様の回路構成を有している。
【００６４】
インバータＩＮＶ７には信号Ａ７が供給されており、インバータＩＮＶ７は、この信号Ａ７を反転した信号を第１の出力信号Ａ８として出力する。インバータＩＮＶ８には信号Ａ６が供給されており、インバータＩＮＶ８は、この信号Ａ８を反転した信号を第２の出力信号Ａ８バーとして出力する。
【００６５】
ここで、
ＶＤＤ２＞ＶＤＤ１  ・・・（１）
とすれば、差動信号出力回路１は、昇圧回路としての機能を有することになる。例えば、電源電位ＶＳＳを０Ｖ、電源電位ＶＤＤ１を１．８Ｖ、電源電位ＶＤＤ２を２．５Ｖとすれば、１．８Ｖレベルの入力信号Ａ１に基づいて、２．５Ｖレベルの第１の出力信号Ａ８及び第２の出力信号Ａ８バーを出力することが可能となる。
【００６６】
また、
ＶＤＤ１＞ＶＤＤ２  ・・・（２）
とすれば、差動信号出力回路１は、降圧回路としての機能を有することになる。例えば、電源電位ＶＳＳを０Ｖ、電源電位ＶＤＤ２を１．８Ｖ、電源電位ＶＤＤ１を２．５Ｖとすれば、２．５Ｖレベルの入力信号Ａ１に基づいて、１．８Ｖレベルの第１の出力信号Ａ８及び第２の出力信号Ａ８バーを出力することが可能となる。
【００６７】
図３は、差動信号出力回路１の動作を示すタイミングチャートである。
図３に示すように、時刻ｔ０において入力信号Ａ１が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、インバータＩＮＶ１が出力する駆動信号Ａ２は、所与の遅延時間の後、高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化する。駆動信号Ａ２が高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化すると、シングルエンド・センスアンプ２が出力する信号Ａ４は、低電位側の電源電位ＶＳＳより高電位である第１のレベルから、第１のレベルより高電位であり且つ高電位側の電源電位ＶＤＤ２より低電位である第２のレベルに変化する。
【００６８】
一方、駆動信号Ａ２が高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化すると、インバータＩＮＶ２が出力する駆動信号Ａ３は、所与の遅延時間の後、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化する。駆動信号Ａ３が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、シングルエンド・センスアンプ３が出力する信号Ａ５は、第２のレベルから第１のレベルに変化する。
【００６９】
初期時においては、信号Ａ４の電位は信号Ａ５の電位より低くなっており、差動増幅回路５が出力する信号Ａ７は、高電位側の電源電位ＶＤＤ２となっており、インバータＩＮＶ７が出力する第１の出力信号Ａ８は、低電位側の電源電位ＶＳＳとなっている。また、差動増幅回路４が出力する信号Ａ６は、低電位側の電源電位ＶＳＳとなっており、インバータＩＮＶ８が出力する第２の出力信号Ａ８バーは、高電位側の電源電位ＶＤＤ２となっている。
【００７０】
その後、上記したように時刻ｔ０において入力信号Ａ１が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、信号Ａ４の電位が信号Ａ５の電位より高くなる。これにより、信号Ａ７は、高電位側の電源電位ＶＤＤ２から低電位側の電源電位ＶＳＳに変化し、第１の出力信号Ａ８は、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ２に変化する。また、信号Ａ６は、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ２に変化し、第２の出力信号Ａ８バーは、高電位側の電源電位ＶＤＤ２から低電位側の電源電位ＶＳＳに変化する。
【００７１】
次に、時刻ｔ１において入力信号Ａ１が高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化すると、駆動信号Ａ２は、所与の遅延時間の後、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化する。駆動信号Ａ２が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、シングルエンド・センスアンプ２が出力する信号Ａ４は、第２のレベルから第１のレベルに変化する。
【００７２】
一方、駆動信号Ａ２が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、インバータＩＮＶ２が出力する駆動信号Ａ３は、所与の遅延時間の後、高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化する。駆動信号Ａ３が高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化すると、シングルエンド・センスアンプ３が出力する信号Ａ５は、第１のレベルから第２のレベルに変化する。
【００７３】
従って、信号Ａ４の電位が信号Ａ５の電位より低くなり、信号Ａ７は、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ２に変化し、第１の出力信号Ａ８は、高電位側の電源電位ＶＤＤ２から低電位側の電源電位ＶＳＳに変化する。また、信号Ａ６は、高電位側の電源電位ＶＤＤ２から低電位側の電源電位ＶＳＳに変化し、第２の出力信号Ａ８バーは、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ２に変化する。
【００７４】
ここで、差動増幅回路４、５は、信号Ａ４と信号Ａ５の電位差に応じた信号Ａ６、Ａ７を出力するため、信号Ａ６と信号Ａ７の間のスキューは生じない。従って、第１の出力信号Ａ８と第２の出力信号Ａ８バーとの間のスキューも生じない。
【００７５】
なお、製造プロセスのばらつき、温度変動、電源電位（ここでは、ＶＤＤ１、ＶＤＤ２、又は、ＶＳＳ）の変動等により、信号Ａ２〜Ａ５が変化するタイミングが変動する場合がある。しかしながら、そのような場合であっても、差動増幅回路４、５が、信号Ａ４と信号Ａ５の電位差に応じた信号Ａ６、Ａ７を出力するので、第１の出力信号Ａ８及び第２の出力信号Ａ８バーが変化するタイミングが前後に変動することはあっても、第１の出力信号Ａ８と第２の出力信号Ａ８バーとの間のスキューが生ずることはない。
【００７６】
また、差動信号出力回路１によれば、従来の差動信号出力回路（先に説明した特許文献１の図１９参照）のようにキャパシタを必要としないので、歩留まりの低下等を防止することができる。
【００７７】
図４に、図１の単一信号出力回路１０１の内部構成例を示す。この単一信号出力回路１０１は、入力信号Ａ１０１に基づいて、１つの出力信号（ここでは正転信号）Ａ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４、５とを具備する。
【００７８】
単一信号出力回路１０１内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８、シングルエンド・センスアンプ２、３、及び、カレントミラー型差動増幅回路４、５は、差動信号出力回路１（図２参照）内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８、シングルエンド・センスアンプ２、３、及び、カレントミラー型差動増幅回路４、５と同様に接続されており、その結果、単一信号出力回路１０１は、差動信号出力回路１と同様の回路構成を有している。但し、単一信号出力回路１０１においては、インバータＩＮＶ８の出力信号は用いられていない。
【００７９】
図４に示すように、インバータＩＮＶ１には入力信号Ａ１０１が供給されており、インバータＩＮＶ１は、この入力信号Ａ１０１を反転した駆動信号Ａ１０２を出力する。駆動信号Ａ１０２は、インバータＩＮＶ２に供給されており、インバータＩＮＶ２は、この駆動信号Ａ１０２を反転した駆動信号Ａ１０３を出力する。
【００８０】
シングルエンド・センスアンプ２は、駆動信号Ａ１０２を反転し更に所与のレベルに変換した信号Ａ１０４を、差動増幅回路４、５に供給する。
シングルエンド・センスアンプ３は、駆動信号Ａ１０３を反転し更に所与のレベルに変換した信号Ａ１０５を差動増幅回路４、５に供給する。
【００８１】
差動増幅回路４は、信号Ａ１０４と信号Ａ１０５との差に応じた信号Ａ１０６をインバータＩＮＶ８に供給する。
差動増幅回路５は、信号Ａ１０５と信号Ａ１０４との差に応じた信号Ａ１０７をインバータＩＮＶ７に供給する。
【００８２】
インバータＩＮＶ７には信号Ａ１０７が供給されており、インバータＩＮＶ７は、この信号Ａ１０７を反転した信号を出力信号Ａ１０８として出力する。
インバータＩＮＶ８には信号Ａ１０６が供給されており、インバータＩＮＶ８は、この信号Ａ１０８を反転する。
【００８３】
ここで、
ＶＤＤ２＞ＶＤＤ１  ・・・（３）
とすれば、単一信号出力回路１０１は、昇圧回路としての機能を有することになる。例えば、電源電位ＶＳＳを０Ｖ、電源電位ＶＤＤ１を１．８Ｖ、電源電位ＶＤＤ２を２．５Ｖとすれば、１．８Ｖレベルの入力信号Ａ１０１に基づいて、２．５Ｖレベルの出力信号Ａ１０８を出力することが可能となる。
【００８４】
また、
ＶＤＤ１＞ＶＤＤ２  ・・・（４）
とすれば、単一信号出力回路１０１は、降圧回路としての機能を有することになる。例えば、電源電位ＶＳＳを０Ｖ、電源電位ＶＤＤ２を１．８Ｖ、電源電位ＶＤＤ１を２．５Ｖとすれば、２．５Ｖレベルの入力信号Ａ１０１に基づいて、１．８Ｖレベルの出力信号Ａ１０８を出力することが可能となる。
【００８５】
図５は、単一信号出力回路１０１の動作を示すタイミングチャートである。
図５に示すように、時刻ｔ２において入力信号Ａ１０１が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、インバータＩＮＶ１が出力する駆動信号Ａ１０２は、所与の遅延時間の後、高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化する。駆動信号Ａ１０２が高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化すると、シングルエンド・センスアンプ２が出力する信号Ａ１０４は、低電位側の電源電位ＶＳＳより高電位である第１のレベルから、第１のレベルより高電位であり且つ高電位側の電源電位ＶＤＤ２より低電位である第２のレベルに変化する。
【００８６】
一方、駆動信号Ａ１０２が高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化すると、インバータＩＮＶ２が出力する駆動信号Ａ１０３は、所与の遅延時間の後、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化する。駆動信号Ａ１０３が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、シングルエンド・センスアンプ３が出力する信号Ａ１０５は、第２のレベルから第１のレベルに変化する。
【００８７】
初期時においては、信号Ａ１０４の電位は信号Ａ１０５の電位より低くなっており、差動増幅回路５が出力する信号Ａ１０７は、高電位側の電源電位ＶＤＤ２となっており、インバータＩＮＶ７が出力する第１の出力信号Ａ１０８は、低電位側の電源電位ＶＳＳとなっている。また、差動増幅回路４が出力する信号Ａ１０６は、低電位側の電源電位ＶＳＳとなっており、インバータＩＮＶ８の出力信号は、高電位側の電源電位ＶＤＤ２となっている。
【００８８】
その後、上記したように時刻ｔ２において入力信号Ａ１０１が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、信号Ａ１０４の電位が信号Ａ１０５の電位より高くなる。これにより、信号Ａ１０７は、高電位側の電源電位ＶＤＤ２から低電位側の電源電位ＶＳＳに変化し、出力信号Ａ１０８は、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ２に変化する。また、信号Ａ１０６は、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ２に変化し、インバータＩＮＶ８の出力信号は、高電位側の電源電位ＶＤＤ２から低電位側の電源電位ＶＳＳに変化する。
【００８９】
次に、時刻ｔ３において入力信号Ａ１０１が高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化すると、駆動信号Ａ１０２は、所与の遅延時間の後、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化する。駆動信号Ａ１０２が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、シングルエンド・センスアンプ２が出力する信号Ａ１０４は、第２のレベルから第１のレベルに変化する。
【００９０】
一方、駆動信号Ａ１０２が低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ１に変化すると、インバータＩＮＶ２が出力する駆動信号Ａ１０３は、所与の遅延時間の後、高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化する。駆動信号Ａ１０３が高電位側の電源電位ＶＤＤ１から低電位側の電源電位ＶＳＳに変化すると、シングルエンド・センスアンプ３が出力する信号Ａ１０５は、第１のレベルから第２のレベルに変化する。
【００９１】
従って、信号Ａ１０４の電位が信号Ａ１０５の電位より低くなり、信号Ａ１０７は、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ２に変化し、出力信号Ａ１０８は、高電位側の電源電位ＶＤＤ２から低電位側の電源電位ＶＳＳに変化する。また、信号Ａ１０６は、高電位側の電源電位ＶＤＤ２から低電位側の電源電位ＶＳＳに変化し、インバータＩＮＶ８の出力信号は、低電位側の電源電位ＶＳＳから高電位側の電源電位ＶＤＤ２に変化する。
【００９２】
ここで、差動増幅回路４、５は、信号Ａ１０４と信号Ａ１０５の電位差に応じた信号Ａ１０６、Ａ１０７を出力するため、信号Ａ１０６と信号Ａ１０７の間のスキューは生じない。従って、出力信号Ａ１０８とインバータＩＮＶ８の出力信号との間のスキューも生じない。
【００９３】
なお、製造プロセスのばらつき、温度変動、電源電位（ここでは、ＶＤＤ１、ＶＤＤ２、又は、ＶＳＳ）の変動等により、信号Ａ１０２〜Ａ１０５が変化するタイミングが変動する場合がある。しかしながら、そのような場合であっても、差動増幅回路４、５が、信号Ａ１０４と信号Ａ１０５の電位差に応じた信号Ａ１０６、Ａ１０７を出力するので、出力信号Ａ１０８及びインバータＩＮＶ８の出力信号が変化するタイミングが前後に変動することはあっても、出力信号Ａ１０８とインバータＩＮＶ８の出力信号との間のスキューが生ずることはない。
【００９４】
ここで、先に説明したように、差動信号出力回路１（図２参照）と単一信号出力回路１０１（図４参照）は、同様の回路構成を有している。そして、製造プロセスのばらつき、温度変動、電源電位の変動等により、信号Ａ２〜Ａ５、Ａ１０２〜Ａ１０５が変化するタイミングが変動する場合がある。しかしながら、そのような場合であっても、差動信号出力回路１内の差動増幅回路４、５が、信号Ａ４と信号Ａ５の電位差に応じた信号Ａ６、Ａ７を出力し、単一信号出力回路１０１内の差動増幅回路４、５が、信号Ａ１０４と信号Ａ１０５の電位差に応じた信号Ａ１０６、Ａ１０７を出力する。そのため、入力信号Ａ１又は駆動信号Ａ２と入力信号Ａ１０１又は駆動信号Ａ１０２が同じタイミングで変化した場合（例えば、図３の時刻ｔ０と図６の時刻ｔ２が同時刻の場合や、図３の駆動信号Ａ２の立ち下がり時刻と図６の駆動信号Ａ１０２の立ち下がり時刻が同時刻の場合や、図３の時刻ｔ１と図６の時刻ｔ３が同時刻の場合や、図３の駆動信号Ａ２の立ち上がり時刻と図６の駆動信号Ａ１０２の立ち上がり時刻が同時刻の場合等）には、差動信号出力回路１の第１の出力信号Ａ８及び第２の出力信号Ａ８バー並びに単一信号出力回路１０１の出力信号Ａ１０８が変化するタイミングが前後に変動することはあっても、差動信号出力回路１の第１の出力信号Ａ８及び第２の出力信号Ａ８バー並びに単一信号出力回路１０１の出力信号Ａ１０８は同時又は略同時に変化する。すなわち、差動信号出力回路１の第１の出力信号Ａ８及び第２の出力信号Ａ８バーと単一信号出力回路１０１の出力信号Ａ１０８との間のスキューが生ずることはない。従って、差動信号出力回路１の第１の出力信号Ａ８及び第２の出力信号Ａ８バーと単一信号出力回路１０１の出力信号Ａ１０８との位相差は、入力信号Ａ１又は駆動信号Ａ２と入力信号Ａ１０１又は駆動信号Ａ１０２との位相差と同じ又は略同じとなり、位相差の変動を低減することが可能となる。これにより、差動信号出力回路１の第１の出力信号Ａ８及び第２の出力信号Ａ８バーと単一信号出力回路１０１の出力信号Ａ１０８との間のタイミング調整が不要又は容易となる。すなわち、出力信号Ａ１０８の遅延量を差動信号の遅延量に合わせることが不要又は容易となる。
【００９５】
また、入力信号Ａ１又は駆動信号Ａ１０２の変化タイミングと入力信号Ａ１０１又は駆動信号Ａ１０２の変化タイミングとがずれていた場合（入力信号Ａ１と入力信号Ａ１０１との間に位相差があった場合（例えば、図３の時刻ｔ０と図６の時刻ｔ２が同時刻でない場合や、図３の駆動信号Ａ２の立ち下がり時刻と図６の駆動信号Ａ１０２の立ち下がり時刻が同時刻でない場合や、図３の時刻ｔ１と図６の時刻ｔ３が同時刻でない場合や、図３の駆動信号Ａ２の立ち上がり時刻と図６の駆動信号Ａ１０２の立ち上がり時刻が同時刻でない場合等））、このずれ時間をＴ０とすると、差動信号出力回路１の第１の出力信号Ａ８及び第２の出力信号Ａ８バーの変化タイミングと単一信号出力回路１０１の出力信号Ａ１０８の変化タイミングとのずれ時間もＴｏ又は略Ｔ０となる。すなわち、差動信号出力回路１の第１の出力信号Ａ８及び第２の出力信号Ａ８バーと単一信号出力回路１０１の出力信号Ａ１０８との位相差は、入力信号Ａ１又は駆動信号Ａ２と入力信号Ａ１０１又は駆動信号Ａ１０２との位相差と同じ又は略同じとなり、位相差の変動を低減することが可能となる。これにより、差動信号出力回路１の第１の出力信号Ａ８及び第２の出力信号Ａ８バーと単一信号出力回路１０１の出力信号Ａ１０８との間のタイミング調整が不要又は容易となる。すなわち、出力信号Ａ１０８の遅延量を差動信号の遅延量に合わせることが不要又は容易となる。
【００９６】
また、差動信号出力回路１と単一信号出力回路１０１は、同様の回路構成を有しているので、同一のセルとして扱うことが可能である。これにより、設計ライブラリの構築、管理等や、差動信号出力回路１及び単一信号出力回路１０１を用いた製品（半導体集積回路製品等）の回路設計等を容易にすることができる。
【００９７】
また、差動信号出力回路１によれば、従来の差動信号出力回路（先に説明した特許文献１の図１９参照）のようにキャパシタを必要としないので、歩留まりの低下等を防止することができる。
【００９８】
次に、本発明の第２の実施形態について説明する。
図６（ａ）、（ｂ）は、本発明の実施形態としての半導体集積回路の概要を示す図である。
【００９９】
図６（ａ）に示すように、この半導体集積回路は、内部領域（コア領域）、Ｉ／Ｏ領域、及び、パッド領域を有する。ここで、Ｉ／Ｏ領域は、内部領域の外側に形成される。具体的には、Ｉ／Ｏ領域は、内部領域の周囲（四辺）を囲むように形成される。また、パッド領域は、Ｉ／Ｏ領域の外側に形成される。具体的には、パッド領域は、Ｉ／Ｏ領域の周囲（四辺）を囲むように形成される。なお、パッド領域に配置されるパッドをＩ／Ｏ領域等に配置するようにしてもよく、この場合にはパッド領域は不要になる。
【０１００】
内部領域には半導体集積回路の内部回路（コア回路）が配置される。この内部回路は、ＣＰＵ、ＲＴＣ、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路などを含むことができる。なお、本実施形態においては、内部回路は、高電位側の電源電位ＶＤＤ１及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作するものとする。
【０１０１】
Ｉ／Ｏ領域には、複数のＩ／Ｏセル（入力セル、出力セル、入出力兼用セル、電源セル等）が配置される。具体的には、例えば、内部回路の外周（各辺）を囲むように、複数のＩ／Ｏセルが並んで配置される。そして、パッド領域には、各Ｉ／Ｏセルに接続される各パッドが配置される。なお、内部領域、Ｉ／Ｏ領域、パッド領域の配置や、Ｉ／Ｏセル、パッドの配置は、図６（ａ）に限定されず、種々の変形実施が可能である。
【０１０２】
図６（ｂ）は、図６（ａ）に示す半導体集積回路のＩ／Ｏ領域の詳細を示す図である。
図６（ｂ）に示すように、Ｉ／Ｏ領域は、電源分離された複数（ここでは、２つ）のＩ／Ｏセル配置領域（広義には回路配置領域）２００、２１０を有している。電源分離は、ウェルの分離、電源電位供給配線の分離若しくはそれらの両方又はその他の公知の手法により実現可能である。なお、半導体集積回路が電源分離された３つ以上のＩ／Ｏセル配置領域を有するようにしても良い。
【０１０３】
Ｉ／Ｏセル配置領域２００は、チップの左辺〜チップの下辺中程にかけて設けられており、Ｉ／Ｏセル配置領域２１０は、チップの上辺〜チップの右辺〜チップの下辺中程にかけて設けられている。
【０１０４】
Ｉ／Ｏセル配置領域２００の内周側（内部領域側）には、高電位側の電源電位として電源電位ＶＤＤ１が供給されるＶＤＤ１電源電圧領域（広義には電源電圧領域）が設けられており、Ｉ／Ｏセル配置領域２００の外周側（パッド領域側）には、高電位側の電源電位として電源電位ＶＤＤ２が供給されるＶＤＤ２電源電圧領域（広義には電源電圧領域）が設けられている。Ｉ／Ｏセル配置領域２００内の各Ｉ／Ｏセルは、ＶＤＤ１電源電圧領域及びＶＤＤ２電源電圧領域に跨るように設けられており、内部回路と高電位側の電源電位ＶＤＤ１レベルの信号をやり取りし、チップ外部の回路とパッドを介して高電位側の電源電位ＶＤＤ２レベルの信号をやり取りする。
【０１０５】
Ｉ／Ｏセル配置領域２１０の内周側（内部領域側）には、高電位側の電源電位として電源電位ＶＤＤ１が供給されるＶＤＤ１電源電圧領域が設けられており、Ｉ／Ｏセル配置領域２１０の外周側（パッド領域側）には、高電位側の電源電位として電源電位ＶＤＤ５が供給されるＶＤＤ５電源電圧領域が設けられている。Ｉ／Ｏセル配置領域２１０内の各Ｉ／Ｏセルは、ＶＤＤ１電源電圧領域及びＶＤＤ５電源電圧領域に跨るように設けられており、内部回路と高電位側の電源電位ＶＤＤ１レベルの信号をやり取りし、チップ外部の回路とパッドを介して高電位側の電源電位ＶＤＤ５レベルの信号をやり取りする。
【０１０６】
なお、高電位側の電源電位ＶＤＤ５は、高電位側の電源電位ＶＤＤ２と異なっていても良いし、同じであっても良い。高電位側の電源電位ＶＤＤ５が高電位側の電源電位ＶＤＤ２と異なることとすれば、半導体集積回路と外部回路との間で複数の電位レベルの信号のやり取りが可能となる。
【０１０７】
図７に、Ｉ／Ｏセル配置領域２００内に配置されたＩ／Ｏセルのレイアウトの一例を示す。
図７に示すように、このＩ／Ｏセル２２０は、第１のスロット２３０と、第２のスロット２４０とを含んでいる。第１のスロット２３０は、チップ内部の信号をチップ外部に出力するための出力スロットであり、第２のスロット２４０は、チップ外部の信号を受け取ってチップ内部に供給するための入力スロットである。第１、第２のスロット２３０、２４０は、第１の耐圧（ここでは、ＶＤＤ１）を有する第１の耐圧素子を配置するための第１耐圧素子配置領域と、第２の耐圧（ここでは、ＶＤＤ２）を有する第２の耐圧素子を配置するための第２耐圧素子配置領域とをそれぞれ有している。第１耐圧素子配置領域は、図６（ｂ）のＶＤＤ１電源電圧領域に対応し、第２耐圧素子配置領域は、図６（ｂ）のＶＤＤ２電源電圧領域に対応する。
【０１０８】
第１のスロット２３０は、第１耐圧素子配置領域内にファンクションプリドライバ配置領域２３１を有しており、第２耐圧素子配置領域内にプリドライバ配置領域２３２と、Ｐチャネルドライバ配置領域２３３と、Ｎチャネルドライバ配置領域２３４とを有している。ファンクションプリドライバ配置領域２３１は、Ｎチャネルトランジスタ配置領域２３１ａと、Ｐチャネルトランジスタ配置領域２３１ｂとを有している。プリドライバ配置領域２３２は、Ｐチャネルトランジスタ配置領域２３２ａと、Ｎチャネルトランジスタ配置領域２３２ｂと、プルダウントランジスタ配置領域２３２ｃと、プルアップトランジスタ配置領域２３２ｄとを有している。
【０１０９】
プルダウントランジスタ配置領域２３２ｃは、Ｎチャネルトランジスタ配置領域２３２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタが配置されている領域である。
【０１１０】
プルアップトランジスタ配置領域２３２ｄは、Ｐチャネルトランジスタ配置領域２３２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタが配置されている領域である。
【０１１１】
Ｐチャネルドライバ配置領域２３３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域２３４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。
【０１１２】
第２のスロット２４０は、第１耐圧素子配置領域内にＮチャネルトランジスタ配置領域２４１ａと、Ｐチャネルトランジスタ配置領域２４１ｂとを有しており、第２耐圧素子配置領域内に入力バッファ配置領域２４２と、Ｐチャネルドライバ配置領域２４３と、Ｎチャネルドライバ配置領域２４４とを有している。入力バッファ配置領域２４２は、Ｐチャネルトランジスタ配置領域２４２ａと、Ｎチャネルトランジスタ配置領域２４２ｂと、プルダウントランジスタ配置領域２４２ｃと、プルアップトランジスタ配置領域２４２ｄとを有している。
【０１１３】
プルダウントランジスタ配置領域２４２ｃは、Ｎチャネルトランジスタ配置領域２４２ｂ内に配置されているＮチャネルトランジスタよりもオン抵抗が大きいプルダウン用のＮチャネルトランジスタが配置されている領域である。
【０１１４】
プルアップトランジスタ配置領域２４２ｄは、Ｐチャネルトランジスタ配置領域２４２ａ内に配置されているＰチャネルトランジスタよりもオン抵抗が大きいプルアップ用のＰチャネルトランジスタが配置されている領域である。
【０１１５】
Ｐチャネルドライバ配置領域２４３は、ドライバ用のＰチャネルトランジスタが配置されている領域であり、Ｎチャネルドライバ配置領域２４４は、ドライバ用のＮチャネルトランジスタが配置されている領域である。
【０１１６】
差動信号出力回路１（図２参照）のインバータＩＮＶ１、ＩＮＶ２を構成するトランジスタとして、第１耐圧素子配置領域内に配置されているトランジスタを用いると好適である。そして、差動信号出力回路１のシングルエンド・センスアンプ２、３、差動増幅回路４、５、インバータＩＮＶ７、ＩＮＶ８を構成するトランジスタとして、第２耐圧素子配置領域内に配置されているトランジスタを用いると好適である。
【０１１７】
同様に、単一信号出力回路１０１（図４参照）のインバータＩＮＶ１、ＩＮＶ２を構成するトランジスタとして、第１耐圧素子配置領域内に配置されているトランジスタを用いると好適である。そして、単一信号出力回路１０１のシングルエンド・センスアンプ２、３、差動増幅回路４、５、インバータＩＮＶ７、ＩＮＶ８を構成するトランジスタとして、第２耐圧素子配置領域内に配置されているトランジスタを用いると好適である。
【０１１８】
すなわち、差動信号出力回路１と単一信号出力回路１０１を、同一のＩ／Ｏセル配置領域（ここでは、Ｉ／Ｏセル配置領域２００（図６（ｂ）参照））内に配置すると好適である。同一のダイ又は同一のＩ／Ｏセル配置領域上での動作条件はほぼ同じであるので、製造プロセスの変動、電源電位の変動、動作温度の変動に関して、設計時の保証が容易となる。
【０１１９】
また、本実施形態によれば、チップレイアウトを容易に実現することができる。
【０１２０】
なお、上記のような半導体集積回路のアプリケーションの例として、例えば、ＤＤＲ（Double Data Rate）規格や、ＤＤＲ２規格が挙げられる。
【０１２１】
ＤＤＲ規格におけるＣＫ信号及びＣＫバー信号は、差動信号出力回路１により出力することが可能である。データ信号は、複数個の単一信号出力回路１０１により出力することが可能である。ＤＱＳ信号は、単一信号出力回路１０１により出力することが可能である。
【０１２２】
ＤＤＲ２規格におけるＣＫ信号及びＣＫバー信号は、差動信号出力回路１により出力することが可能である。データ信号は、複数個の単一信号出力回路１０１により出力することが可能である。ＤＱＳ信号及びＤＱＳバー信号は、差動信号出力回路１により出力することが可能である。
【０１２３】
ＤＤＲ規格及びＤＤＲ２規格においては、信号の遅延、位相ずれに対する要求が非常に厳しいが、本実施形態を利用することにより、このような要求が厳しい規格にも対処することが可能となる。
【０１２４】
次に、本発明の第３の実施形態について説明する。
図８に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１０２は、入力信号Ａ１０１に基づいて、１つの出力信号（ここでは反転信号）Ａ１１８バーを出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４、５とを具備する。
【０１２５】
単一信号出力回路１０２内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４、５は、先に説明した単一信号出力回路１０１（図４参照）内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４、５と同様に接続されており、その結果、単一信号出力回路１０２は、単一信号出力回路１０１と同様の回路構成を有している。
【０１２６】
但し、単一信号出力回路１０２においては、単一信号出力回路１０１と異なり、インバータＩＮＶ８の出力信号を反転出力信号Ａ１０８バーとして利用し、インバータＩＮＶ７の出力信号を利用していない。これにより、入力信号Ａ１０１の位相を反転した反転出力信号Ａ１０８バーを出力することが可能となる。
【０１２７】
図８において、ＱＮ８のゲートがイネーブル信号ＥＮ１０１に接続されているが、差動増幅回路５は回路の動作上、信号Ａ１０４とＡ１０５に対しての負荷バランスを調整するのみであるため、機能上ＶＳＳまたはＶＤＤ２接続されていても良い。しかし消費電力を考慮するとＶＳＳが望ましい。これにより差動増幅回路５、ＩＮＶ７の不要な動作が防止でき、結果として消費電力の低減となる。
【０１２８】
次に、本発明の第４の実施形態について説明する。
図９に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１０３は、入力信号Ａ１０１に基づいて、１つの出力信号（ここでは正転信号）Ａ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４、５とを具備する。
【０１２９】
単一信号出力回路１０３内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４、５は、先に説明した単一信号出力回路１０１（図４参照）内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４、５と同様に接続されており、その結果、単一信号出力回路１０３は、単一信号出力回路１０１と同様の回路構成を有している。
【０１３０】
本実施形態においては、トランジスタＱＮ５のゲートを低電位側の電源電位ＶＳＳに接続しており差動増幅回路４は、ダミーの回路となっている。これにより、差動増幅回路４内に流れる電流をオフにすることができ、単一信号出力回路１０３の消費電力を単一信号出力回路１０１よりも低減することが可能となる。トランジスタＱＮ５のゲートを高電位側の電源電位ＶＤＤ２に接続しても良い。しかし消費電力を考慮するとＶＳＳが望ましい。
【０１３１】
また、ここでは、差動増幅回路４内のトランジスタＱＮ５のゲートにイネーブル信号ＥＮ１０１を供給するための配線を設けないこととしているが、他の配線（例えば、差動増幅回路４内の高電位側の電源電位ＶＤＤ２〜低電位側の電源電位ＶＳＳの経路上の１つ又は複数の配線）を設けないようにして、差動増幅回路４をオフ状態にし、差動増幅回路４内に流れる電流をオフにするようにしても良い。
【０１３２】
また、インバータＩＮＶ８に高電位側の電源電位ＶＤＤ２又は低電位側の電源電位ＶＳＳを供給する配線を設けないようにしても良い。これにより、インバータＩＮＶ８に流れる電流をオフにし、単一信号出力回路１０３の消費電力を更に低減することが可能となる。
【０１３３】
次に、本発明の第５の実施形態について説明する。
図１０に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１０４は、入力信号Ａ１０１に基づいて、１つの出力信号（ここでは正転信号）Ａ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４、５とを具備する。
【０１３４】
単一信号出力回路１０４内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、シングルエンド・センスアンプ２、３、及び、カレントミラー型差動増幅回路４、５は、先に説明した単一信号出力回路１０１（図４参照）内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、シングルエンド・センスアンプ２、３、及び、カレントミラー型差動増幅回路４、５と同様に接続されている。
【０１３５】
但し、単一信号出力回路１０４においては、先に説明した単一信号出力回路１０１と異なり、インバータＩＮＶ８を有していない。これにより、単一信号出力回路１０４の素子数及び面積、消費電力を単一信号出力回路１０１よりも少なくすることが可能となる。なお、入力信号Ａ１０１の位相を反転した反転出力信号Ａ１０８バーを出力する場合には、インバータＩＮＶ８に代えてインバータＩＮＶ７を削除するようにすれば良い。
【０１３６】
図１０において、ＱＮ５のゲートがイネーブル信号ＥＮ１０１に接続されているが、差動増幅回路５は回路の動作上、信号Ａ１０４とＡ１０５に対しての負荷バランスを調整するのみであるため、機能上ＶＳＳまたはＶＤＤ２接続されていても良い。しかし消費電力を考慮するとＶＳＳが望ましい。
【０１３７】
次に、本発明の第６の実施形態について説明する。
図１１に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１０５は、入力信号Ａ１０１に基づいて、１つの出力信号（ここでは正転信号）Ａ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路５と、負荷回路２５０とを具備する。但し、単一信号出力回路１０５においては、先に説明した単一信号出力回路１０４（図１０参照）における差動増幅回路４に代えて、負荷回路２５０を有している。
【０１３８】
単一信号出力回路１０５内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、シングルエンド・センスアンプ２、３、及び、カレントミラー型差動増幅回路５は、先に説明した単一信号出力回路１０４内のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、シングルエンド・センスアンプ２、３、及び、カレントミラー型差動増幅回路５と同様に接続されている。
【０１３９】
負荷回路２５０は、負荷素子２５１、２５２を有している。負荷素子２５１は、シングルエンド・センスアンプ２の出力端に接続され、負荷素子２５２は、シングルエンド・センスアンプ３の出力端に接続されている。
【０１４０】
なお、単に差動増幅回路４を削除するのではなく、差動増幅回路４に代えて負荷回路２５０を設けているのは、次の理由による。すなわち、単に差動増幅回路４を削除すると、シングルエンド・センスアンプ２、３の負荷のバランスが崩れ、ひいては、出力信号Ａ１０８の出力タイミングの変動を招いてしまうおそれがあるためである。
【０１４１】
シングルエンド・センスアンプ２、３の負荷のバランスを保つという観点から、負荷素子２５１としてトランジスタＱＮ３（図１０参照）を用い、負荷素子２５１としてのトランジスタＱＮ３のゲートをシングルエンド・センスアンプ２の出力端に接続すると、好適である。なお、負荷素子２５１として、トランジスタＱＮ３のゲート容量と同容量のキャパシタ等の素子を用いても良い。
【０１４２】
同様に、負荷素子２５２としてトランジスタＱＮ４（図１０参照）を用い、負荷素子２５２としてのトランジスタＱＮ４のゲートをシングルエンド・センスアンプ３の出力端に接続すると、好適である。なお、負荷素子２５２として、トランジスタＱＮ４のゲート容量と同容量のキャパシタ等の素子を用いても良い。
【０１４３】
次に、本発明の第７の実施形態について説明する。
図１２に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１１１は、入力信号Ｂ１０１に基づいて、１つの出力信号（ここでは正転信号）Ｂ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ１２、１３と、カレントミラー型差動増幅回路１４、１５とを具備する。シングルエンド・センスアンプ１２、１３及びカレントミラー型差動増幅回路１４、１５は、高電位側の電源電位ＶＤＤ２及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【０１４４】
単一信号出力回路１１１を先に説明した単一信号出力回路１０１（図４参照）と比較すると、単一信号出力回路１０１内のシングルエンド・センスアンプ２が駆動信号Ａ１０２と逆相の信号Ａ１０４を出力し、シングルエンド・センスアンプ３が駆動信号Ａ１０３と逆相の信号Ａ１０５を出力するのに対し、単一信号出力回路１１１内のシングルエンド・センスアンプ１２は駆動信号Ｂ１０２と同相の信号Ｂ１０４を出力し、シングルエンド・センスアンプ１３は駆動信号Ｂ１０３と同相の信号Ｂ１０５を出力する。また、単一信号出力回路１１１内の差動増幅回路１４及び１５は、単一信号出力回路１０１内の差動増幅回路１０４、１０５と、電源電位ＶＤＤ２及びＶＳＳに関して逆転した回路構成となっている。
【０１４５】
単一信号出力回路１１１は、単一信号出力回路１０１と同様に、出力信号Ｂ１０８を出力することができる。なお、入力信号Ｂ１０１の位相を反転した反転出力信号を出力する場合には、インバータＩＮＶ７の出力信号に代えてインバータＩＮＶ８の出力信号を用いれば良い。
【０１４６】
また、インバータＩＮＶ７の出力信号に加えてインバータＩＮＶ８の出力信号をも用いれば、図１２に示す回路を差動信号出力回路として利用することが可能である。
【０１４７】
図１２において、ＱＰ１３のゲートがイネーブル信号ＥＮ１０２に接続されているが、第２の出力信号を使用しない場合、差動増幅回路１４は回路の動作上、信号Ｂ１０４とＢ１０５に対しての負荷バランスを調整するのみであるため、機能上ＶＳＳまたはＶＤＤ２接続されていても良い。しかし消費電力を考慮するとＶＤＤ２が望ましい。
【０１４８】
次に、本発明の第８の実施形態について説明する。
図１３に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１２１は、入力信号Ｃ１０１に基づいて、１つの出力信号（ここでは正転信号）Ｃ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ２２、２３と、カレントミラー型差動増幅回路４、５とを具備する。シングルエンド・センスアンプ２２、２３は、高電位側の電源電位ＶＤＤ２及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【０１４９】
単一信号出力回路１２１は、先に説明した単一信号出力回路１１１（図１２参照）と比較して、シングルエンド・センスアンプ２２、２３の構成が異なっている。シングルエンド・センスアンプ２２は、ＮチャネルトランジスタＱＮ２１、ＱＮ２２と、インバータＩＮＶ２３、ＩＮＶ２４とを具備しており、駆動信号Ｃ１０２を反転した信号Ｃ１０４を差動増幅回路４、５に供給する。
【０１５０】
トランジスタＱＮ２１、ＱＮ２２のソース〜ドレイン経路は、高電位側の電源電位ＶＤＤ２と低電位側の電源電位ＶＳＳとの間に直列に接続されており、トランジスタＱＮ２２のゲートには、駆動信号Ｃ１０２が供給されている。トランジスタＱＮ２１とトランジスタＱＮ２２の接続点は、インバータＩＮＶ２３の入力に接続されている。
【０１５１】
インバータＩＮＶ２３の出力は、トランジスタＱＮ２１のゲートに接続されており、トランジスタＱＮ２１は、インバータＩＮＶ２３の出力〜入力にかけて、ネガティブフィードバックループを構成する。従って、インバータＩＮＶ２３が出力する信号のレベルは、上記フィードバックループのゲインに応じたレベルとなる。インバータＩＮＶ２３の出力信号は、インバータＩＮＶ２４にも供給されており、インバータＩＮＶ２４は、インバータＩＮＶ２３の出力信号を反転した信号Ｃ１０４を差動増幅回路４、５に供給する。
【０１５２】
シングルエンド・センスアンプ２３は、ＮチャネルトランジスタＱＮ２３、ＱＮ２４と、インバータＩＮＶ２５、ＩＮＶ２６とを具備しており、駆動信号Ｃ１０３を反転した信号Ｃ１０５を差動増幅回路４、５に供給する。シングルエンド・センスアンプ２３内のトランジスタＱＮ２３、ＱＮ２４、インバータＩＮＶ２５、ＩＮＶ２６は、シングルエンド・センスアンプ２２内のトランジスタＱＮ２１、ＱＮ２２、インバータＩＮＶ２３、ＩＮＶ２４と同様に接続されており、その結果、シングルエンド・センスアンプ２３は、シングルエンド・センスアンプ２２と同様の回路構成を有している。
【０１５３】
単一信号出力回路１２１は、単一信号出力回路１１１と同様に、出力信号Ｃ１０８を出力することができる。なお、入力信号Ｃ１０１の位相を反転した反転出力信号を出力する場合には、インバータＩＮＶ７の出力信号に代えてインバータＩＮＶ８の出力信号を用いれば良い。
【０１５４】
また、インバータＩＮＶ７の出力信号に加えてインバータＩＮＶ８の出力信号をも用いれば、図１３に示す回路を差動信号出力回路として利用することが可能である。
【０１５５】
図１３において、ＱＮ５のゲートがイネーブル信号ＥＮ１０３に接続されているが、第２の出力信号を使用しない場合、差動増幅回路４は回路の動作上、信号Ｃ１０４とＣ１０５に対しての負荷バランスを調整するのみであるため、機能上ＶＳＳまたはＶＤＤ２接続されていても良い。しかし消費電力を考慮するとＶＳＳが望ましい。
【０１５６】
次に、本発明の第９の実施形態について説明する。
図１４に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１４１は、入力信号Ｅ１０１に基づいて、１つの出力信号（ここでは正転信号）Ｅ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ４７、ＩＮＶ４８と、シングルエンド・センスアンプ２、３と、カレントミラー型差動増幅回路４４、４５とを具備する。インバータＩＮＶ４７、ＩＮＶ４８、及び、差動増幅回路４４、４５は、高電位側の電源電位ＶＤＤ３（広義には第４の電源電位）及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【０１５７】
差動増幅回路４４は、ＰチャネルトランジスタＱＰ４３、ＱＰ４４と、ＮチャネルトランジスタＱＮ４３〜ＱＮ４５とを具備しており、先に説明した単一信号出力回路１０１（図４参照）内の差動増幅回路４と同様の回路構成を有している。同様に、差動増幅回路４５は、ＰチャネルトランジスタＱＰ４５、ＱＰ４６と、ＮチャネルトランジスタＱＮ４６〜ＱＮ４８とを具備しており、先に説明した単一信号出力回路１０１（図４参照）内の差動増幅回路５と同様の回路構成を有している。
【０１５８】
単一信号出力回路１４１においては、先に説明した単一信号出力回路１０１（図４参照）と比較して、差動増幅回路４４、４５と、インバータＩＮＶ４７、ＩＮＶ４８とには、高電位側の電源電位ＶＤＤ３及び低電位側の電源電位ＶＳＳにより電力が供給されている点が異なっている。
【０１５９】
ここで、
ＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１  ・・・（５）
とすれば、単一信号出力回路１４１は、昇圧回路としての機能を有することになる。この単一信号出力回路１４１は、先に説明した単一信号出力回路１０１（図４参照）と比較して、入力信号Ｅ１０１と出力信号Ｅ１０８との電位差が大きい場合に特に有効である。
【０１６０】
例えば、先に説明した単一信号出力回路１０１（図４参照）において、１．８Ｖレベルの入力信号Ａ１０１に基づいて、５Ｖレベルの出力信号Ａ１０８を出力するためには、低電位側の電源電位ＶＳＳとして０Ｖを、高電位側の電源電位ＶＤＤ１として１．８Ｖを、高電位側の電源電位ＶＤＤ２として５Ｖを供給することが必要である。しかしながら、そのような電源電位を供給すると、５Ｖの電源電位で動作するシングルエンド・センスアンプ２、３が、１．８Ｖレベルの駆動信号Ａ１０２、Ａ１０３を受け取ることになり、所望の動作を行うことが困難である。
【０１６１】
一方、単一信号出力回路１４１においては、低電位側の電源電位ＶＳＳとして０Ｖを、高電位側の電源電位ＶＤＤ１として１．８Ｖを、電源電位ＶＤＤ２として３．３Ｖを、電源電位ＶＤＤ３として５Ｖを供給することにすれば、１．８Ｖレベルの入力信号Ｅ１０１に基づいて、５Ｖレベルの出力信号Ｅ１０８を出力することが容易となる。
【０１６２】
また、
ＶＤＤ１＞ＶＤＤ２＞ＶＤＤ３  ・・・（６）
とすれば、単一信号出力回路１４１は、降圧回路としての機能を有することになる。この単一信号出力回路１４１は、先に説明した単一信号出力回路１０１（図４参照）と比較して、入力信号Ｅ１０１と出力信号Ｅ１０８との電位差が大きい場合に特に有効である。
【０１６３】
例えば、先に説明した単一信号出力回路１０１（図４参照）において、５Ｖレベルの入力信号Ａ１０１に基づいて、１．８Ｖレベルの出力信号Ａ１０８を出力するためには、低電位側の電源電位ＶＳＳとして０Ｖを、高電位側の電源電位ＶＤＤ１として５Ｖを、高電位側の電源電位ＶＤＤ２として１．８Ｖを供給することが必要である。しかしながら、そのような電源電位を供給すると、１．８Ｖの電源電位で動作するシングルエンド・センスアンプ２、３が、５Ｖレベルの駆動信号Ａ１０２、Ａ１０３を受け取ることになり、所望の動作を行うことが困難である。
【０１６４】
一方、単一信号出力回路１４１においては、低電位側の電源電位ＶＳＳとして０Ｖを、高電位側の電源電位ＶＤＤ１として５Ｖを、電源電位ＶＤＤ２として３．３Ｖを、電源電位ＶＤＤ３として１．８Ｖを供給することにすれば、５Ｖレベルの入力信号Ｅ１０１に基づいて、１．８Ｖレベルの出力信号Ｅ１０８を出力することが容易となる。
【０１６５】
なお、入力信号Ｅ１０１の位相を反転した反転出力信号を出力する場合には、インバータＩＮＶ４７の出力信号に代えてインバータＩＮＶ４８の出力信号を用いれば良い。
【０１６６】
また、インバータＩＮＶ４７の出力信号に加えてインバータＩＮＶ４８の出力信号をも用いれば、図１４に示す回路を差動信号出力回路として利用することが可能である。
【０１６７】
図１４において、ＱＮ４５のゲートがイネーブル信号ＥＮ１０５に接続されているが、第２の出力信号を使用しない場合、差動増幅回路４４は回路の動作上、信号Ｅ１０４とＥ１０５に対しての負荷バランスを調整するのみであるため、機能上ＶＳＳまたはＶＤＤ２接続されていても良い。しかし消費電力を考慮するとＶＳＳが望ましい。
【０１６８】
次に、本発明の第１０の実施形態について説明する。
図１５（ａ）、（ｂ）は、本発明の実施形態としての半導体集積回路の概要を示す図である。
【０１６９】
図１５（ａ）に示すように、この半導体集積回路は、内部領域（コア領域）、Ｉ／Ｏ領域、及び、パッド領域を有する。なお、内部領域（コア領域）、Ｉ／Ｏ領域、及び、パッド領域の配置は、先に説明した半導体集積回路（図６（ａ）参照）と同様である。なお、本実施形態においては、内部回路は、高電位側の電源電位ＶＤＤ１及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作するものとする。
【０１７０】
図１５（ｂ）は、図１５（ａ）に示す半導体集積回路のＩ／Ｏ領域の詳細を示す図である。
図１５（ｂ）に示すように、Ｉ／Ｏ領域は、電源分離された複数（ここでは、２つ）のＩ／Ｏセル配置領域２６０、２７０を有している。なお、半導体集積回路が電源分離された３つ以上のＩ／Ｏセル配置領域を有するようにしても良い。
【０１７１】
Ｉ／Ｏセル配置領域２６０は、チップの左辺〜チップの下辺中程にかけて設けられており、Ｉ／Ｏセル配置領域２７０は、チップの上辺〜チップの右辺〜チップの下辺中程にかけて設けられている。
【０１７２】
Ｉ／Ｏセル配置領域２６０の内周側（内部領域側）には、高電位側の電源電位として電源電位ＶＤＤ１が供給されるＶＤＤ１電源電圧領域（広義には電源電圧領域）が設けられている。また、Ｉ／Ｏセル配置領域２６０内のＶＤＤ１電源電圧領域の外周側（パッド領域側）には、高電位側の電源電位として電源電位ＶＤＤ２が供給されるＶＤＤ２電源電圧領域（広義には電源電圧領域）が設けられている。さらに、Ｉ／Ｏセル配置領域２６０内のＶＤＤ２電源電圧領域の外周側（パッド領域側）には、高電位側の電源電位として電源電位ＶＤＤ３が供給されるＶＤＤ３電源電圧領域（広義には電源電圧領域）が設けられている。Ｉ／Ｏセル配置領域２６０内の各Ｉ／Ｏセルは、ＶＤＤ１電源電圧領域、ＶＤＤ２電源電圧領域、及び、ＶＤＤ３電源電圧領域に跨るように設けられており、内部回路と高電位側の電源電位ＶＤＤ１レベルの信号をやり取りし、チップ外部の回路とパッドを介して高電位側の電源電位ＶＤＤ３レベルの信号をやり取りする。
【０１７３】
Ｉ／Ｏセル配置領域２７０の内周側（内部領域側）には、高電位側の電源電位として電源電位ＶＤＤ１が供給されるＶＤＤ１電源電圧領域が設けられており、Ｉ／Ｏセル配置領域２７０の外周側（パッド領域側）には、高電位側の電源電位として電源電位ＶＤＤ５が供給されるＶＤＤ５電源電圧領域が設けられている。Ｉ／Ｏセル配置領域２７０内の各Ｉ／Ｏセルは、ＶＤＤ１電源電圧領域及びＶＤＤ５電源電圧領域に跨るように設けられており、内部回路と高電位側の電源電位ＶＤＤ１レベルの信号をやり取りし、チップ外部の回路とパッドを介して高電位側の電源電位ＶＤＤ５レベルの信号をやり取りする。
【０１７４】
なお、高電位側の電源電位ＶＤＤ５は、高電位側の電源電位ＶＤＤ２、ＶＤＤ３と異なっていても良いし、同じであっても良い。高電位側の電源電位ＶＤＤ５が高電位側の電源電位ＶＤＤ３と異なることとすれば、半導体集積回路と外部回路との間で複数の電位レベルの信号のやり取りが可能となる。
【０１７５】
また、ここでは、Ｉ／Ｏセル配置領域２７０が電源分離された2つの領域を有することとしているが、電源分離された３つ以上の領域を有することとしても良い。
【０１７６】
単一信号出力回路１４１（図１４参照）のインバータＩＮＶ１、ＩＮＶ２を構成するトランジスタとして、ＶＤＤ１電源電圧領域内に配置されているトランジスタを用いると好適である。また、単一信号出力回路１４１のシングルエンド・センスアンプ２、３を構成するトランジスタとして、ＶＤＤ２電源電圧領域内に配置されているトランジスタを用いると好適である。さらに、単一信号出力回路１４１の差動増幅回路４４、４５、インバータＩＮＶ４７、ＩＮＶ４８を構成するトランジスタとして、ＶＤＤ３電源電圧領域内に配置されているトランジスタを用いると好適である。
【０１７７】
また、図１４においてインバータＩＮＶ４８の出力信号をも用いるようにして構成された差動信号出力回路のインバータＩＮＶ１、ＩＮＶ２を構成するトランジスタとして、ＶＤＤ１電源電圧領域内に配置されているトランジスタを用いると好適である。また、そのような差動信号出力回路のシングルエンド・センスアンプ２、３を構成するトランジスタとして、ＶＤＤ２電源電圧領域内に配置されているトランジスタを用いると好適である。さらに、そのような差動信号出力回路の差動増幅回路４４、４５、インバータＩＮＶ４７、ＩＮＶ４８を構成するトランジスタとして、ＶＤＤ３電源電圧領域内に配置されているトランジスタを用いると好適である。
【０１７８】
すなわち、単一信号出力回路１４１と図１４においてインバータＩＮＶ４８の出力信号をも用いるようにして構成された差動信号出力回路とを、同一のＩ／Ｏセル配置領域（ここでは、Ｉ／Ｏセル配置領域２６０（図１５（ｂ）参照））内に配置すると好適である。同一のダイ又は同一のＩ／Ｏセル配置領域上での動作条件はほぼ同じであるので、製造プロセスの変動、電源電位の変動、動作温度の変動に関して、設計時の保証が容易となる。
【０１７９】
次に、本発明の第１１の実施形態について説明する。
図１６に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１５１は、入力信号Ｆ１０１に基づいて、１つの出力信号（ここでは正転信号）Ｆ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ５２、５３と、カレントミラー型差動増幅回路１４、１５とを具備する。シングルエンド・センスアンプ５２、５３は、高電位側の電源電位ＶＤＤ２及び低電位側の電源電位ＶＳＳにより電力の供給を受けて動作する。
【０１８０】
単一信号出力回路１５１は、先に説明した単一信号出力回路１１１（図１２参照）と比較して、シングルエンド・センスアンプ５２、５３の構成が異なっている。シングルエンド・センスアンプ５２は、ＮチャネルトランジスタＱＮ５１、ＱＮ５２と、インバータＩＮＶ５３とを具備しており、駆動信号Ｆ１０２を所与の電位レベルに変換した信号Ｆ１０４を差動増幅回路１４、１５に供給する。
【０１８１】
トランジスタＱＮ５１、ＱＮ５２のソース〜ドレイン経路は、高電位側の電源電位ＶＤＤ２と低電位側の電源電位ＶＳＳとの間に直列に接続されており、トランジスタＱＮ５２のゲートには、駆動信号Ｆ１０２が供給されている。トランジスタＱＮ５１とトランジスタＱＮ５２の接続点は、インバータＩＮＶ５３の入力に接続されている。
【０１８２】
インバータＩＮＶ５３の出力は、トランジスタＱＮ５１のゲートに接続されており、トランジスタＱＮ５１は、インバータＩＮＶ５３の出力〜入力にかけて、ネガティブフィードバックループを構成する。従って、インバータＩＮＶ５３が出力する信号Ｆ１０４のレベルは、上記フィードバックループのゲインに応じたレベルとなる。
【０１８３】
シングルエンド・センスアンプ５３は、ＮチャネルトランジスタＱＮ５３、ＱＮ５４と、インバータＩＮＶ５５とを具備しており、駆動信号Ｆ１０３を所与のレベルに変換した信号Ｆ１０５を差動増幅回路１４、１５に供給する。
【０１８４】
シングルエンド・センスアンプ５３内のトランジスタＱＮ５３、ＱＮ５４、インバータＩＮＶ５５は、シングルエンド・センスアンプ５２内のトランジスタＱＮ５１、ＱＮ５２、インバータＩＮＶ５３と同様に接続されており、その結果、シングルエンド・センスアンプ５３は、シングルエンド・センスアンプ５２と同様の回路構成を有している。
【０１８５】
このように、単一信号出力回路１５１によれば、単一信号出力回路１１１と同等の機能を単一信号出力回路１１１より少ない素子数で実現することができる。
【０１８６】
なお、インバータＩＮＶ８の出力信号をも用いれば、図１６に示す回路を差動信号出力回路として利用することが可能である。
【０１８７】
図１６において、ＱＰ１３のゲートがイネーブル信号ＥＮ１０６に接続されているが、第２の出力信号を使用しない場合、差動増幅回路１４は回路の動作上、信号Ｆ１０４とＦ１０５に対しての負荷バランスを調整するのみであるため、機能上ＶＳＳまたはＶＤＤ２接続されていても良い。しかし消費電力を考慮するとＶＤＤ２が望ましい。
【０１８８】
次に、本発明の第１２の実施形態について説明する。
図１７に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１６１は、入力信号Ｇ１０１に基づいて、１つの出力信号（ここでは正転信号）Ｇ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ７、ＩＮＶ８と、シングルエンド・センスアンプ５２、５３と、カレントミラー型差動増幅回路４、５とを具備する。
【０１８９】
単一信号出力回路１６１は、先に説明した単一信号出力回路１０１（図４参照）と比較して、シングルエンド・センスアンプ５２、５３の構成が異なっている。
【０１９０】
このように、単一信号出力回路１６１によれば、単一信号出力回路１０１と同等の機能を単一信号出力回路１０１より少ない素子数で実現することができる。
【０１９１】
なお、インバータＩＮＶ８の出力信号をも用いれば、図１７に示す回路を差動信号出力回路として利用することが可能である。
【０１９２】
図１７において、ＱＮ５のゲートがイネーブル信号ＥＮ１０７に接続されているが、第２の出力信号を使用しない場合、差動増幅回路４は回路の動作上、信号Ｇ１０４とＧ１０５に対しての負荷バランスを調整するのみであるため、機能上ＶＳＳまたはＶＤＤ２接続されていても良い。しかし消費電力を考慮するとＶＳＳが望ましい。
【０１９３】
次に、本発明の第１３の実施形態について説明する。
図１８に、本発明の実施形態としての単一信号出力回路の構成例を示す。この単一信号出力回路１７１は、入力信号Ｈ１０１に基づいて、１つの出力信号（ここでは正転信号）Ｈ１０８を出力する回路であり、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ４７、ＩＮＶ４８と、シングルエンド・センスアンプ５２、５３と、カレントミラー型差動増幅回路４４、４５とを具備する。
【０１９４】
単一信号出力回路１７１は、先に説明した単一信号出力回路１４１（図１４参照）内のシングルエンド・センスアンプ２、３に代えて、先に説明した単一信号出力回路１５１（図１６参照）内のシングルエンド・センスアンプ５２、５３を用いたものである。
【０１９５】
単一信号出力回路１７１によれば、単一信号出力回路１４１と同等の機能を単一信号出力回路１４１より少ない素子数で実現することができる。
【０１９６】
なお、インバータＩＮＶ４８の出力信号をも用いれば、図１８に示す回路を差動信号出力回路として利用することが可能である。
【０１９７】
図１８において、ＱＮ４５のゲートがイネーブル信号ＥＮ１０８に接続されているが、第２の出力信号を使用しない場合、差動増幅回路４４は回路の動作上、信号Ｈ１０４とＨ１０５に対しての負荷バランスを調整するのみであるため、機能上ＶＳＳまたはＶＤＤ２接続されていても良い。しかし消費電力を考慮するとＶＳＳが望ましい。
【０１９８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、出力回路の構成は、図２、図４等で説明した構成に限定されず、種々の変形実施が可能である。
【０１９９】
また、明細書又は図面中の記載において広義な用語（出力回路、反転回路、信号レベル変換回路、差動回路等）として引用された用語（差動信号出力回路、単一信号出力回路、インバータ、シングルエンド・センスアンプ、カレントミラー型差動増幅回路等）は、明細書又は図面中の他の記載においても広義な用語に置き換えることができる。
【０２００】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【産業上の利用可能性】
【０２０１】
本発明は、外部回路に信号を出力するための出力回路、出力回路群や、そのような出力回路群を内蔵する半導体集積回路等において利用することが可能である。
【図面の簡単な説明】
【０２０２】
【図１】本発明の第１の実施形態に係る出力回路群の概要を示す図。
【図２】図１に示す差動信号出力回路の内部構成例を示す図。
【図３】図２に示す差動信号出力回路の動作を示すタイミングチャート。
【図４】図１に示す単一信号出力回路の内部構成例を示す図。
【図５】図４に示す単一信号出力回路の動作を示すタイミングチャート。
【図６】本発明の第２の実施形態に係る半導体集積回路の概要を示す図。
【図７】図６のＩ／Ｏセルのレイアウト例を示す図。
【図８】本発明の第３の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図９】本発明の第４の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図１０】本発明の第５の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図１１】本発明の第６の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図１２】本発明の第７の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図１３】本発明の第８の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図１４】本発明の第９の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図１５】本発明の第１０の実施形態に係る半導体集積回路の概要を示す図。
【図１６】本発明の第１１の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図１７】本発明の第１２の実施形態に係る単一信号出力回路の内部構成例を示す図。
【図１８】本発明の第１３の実施形態に係る単一信号出力回路の内部構成例を示す図。
【符号の説明】
【０２０３】
１  差動信号出力回路、２、３、１２、１３、２２、２３、５２、５３  シングルエンド・センスアンプ、４、５、１４、１５  差動増幅回路、１０１〜１０４、１１１、１２１、１４１、１５１、１６１、１７１  単一信号出力回路、２００、２１０、２６０、２７０  Ｉ／Ｏセル配置領域、２２０  Ｉ／Ｏセル、２３０、２４０  スロット、２５０  負荷回路、ＩＮＶ１、ＩＮＶ２、・・・  インバータ、ＱＰ１、ＱＰ２、・・・  Ｐチャネルトランジスタ、ＱＮ１、ＱＮ２、・・・  Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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