(57)【特許請求の範囲】
【請求項１】
第一と第二の主面間に、第一導電型低抵抗層と、前記低抵抗層上に第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、周縁部に第一導電型の高抵抗領域及び第二導電型の領域を有し、前記第一導電型の高抵抗領域の周囲で、かつ半導体素子の側面に第一導電型の低抵抗領域を有し、前記低抵抗領域の不純物濃度が前記低抵抗層より低く、前記高抵抗領域の不純物濃度より高く、前記第一導電型の低抵抗領域は、前記並列ｐｎ層の下方に形成されている前記低抵抗層と連続していることを特徴とする半導体素子。
【請求項２】
請求項１に記載の半導体素子において、前記第二導電型の領域は、高抵抗であり周縁部幅方向に設けられていることを特徴とする半導体素子。
【請求項３】
請求項１に記載の半導体素子において、前記第二導電型の領域は、低抵抗であり周縁部深さ方向に設けられることを特徴とする半導体素子。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体素子において、前記第一導電型の高抵抗領域の表面に絶縁膜を有することを特徴とする半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オン状態では電流を流しオフ状態では空乏化する並列ｐｎ層からなる特別な構造を備えるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートパイポーラトランジスタ）、バイポーラトランジスタ、ダイオードなどの半導体素子に関する。
【０００２】
【従来の技術】
相対向する二つの主面に設けられた電極間に電流が流される縦型半導体素子において、高耐圧化を図るには、両電極間の高抵抗層の厚さを厚くしなければならない。しかし、そのように厚い高抵抗層をもつ素子では、必然的に両電極間の導通時の順電圧やオン抵抗などが大きくなり、損失が増すことになることが避けられなかった。すなわち、順電圧やオン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。
【０００３】
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オン状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４，ＵＳＰ５２１６２７５，ＵＳＰ５４３８２１５および特開平９−２６６３１１号公報に開示されている。
【０００４】
【発明が解決しようとする課題】
しかし、上述した従来例では、いずれも、電流の流れる並列ｐｎ層からなる第一導電型（ｎ型）ドリフト領域の部分の記載がなされているのみで、高耐圧を実現するために、通常、半導体素子の周縁部に設けられる耐圧構造の記載がない。仮に、もし、耐圧構造が設けられず、並列ｐｎ層からなるドリフト層の部分だけであるとすると、高耐圧は実現できない。
【０００５】
本発明は、上述した点に鑑み、順電圧やオン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながら順電圧やオン抵抗の低減による電流容量の増大が可能な半導体素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を解決するために、本発明に係る半導体素子は、第一と第二の主面間に、第一導電型低抵抗層と、前記低抵抗層上に第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、周縁部に第一導電型の高抵抗領域及び第二導電型の領域を有し、前記第一導電型の高抵抗領域の周囲で、かつ半導体素子の側面に第一導電型の低抵抗領域を有し、前記低抵抗領域の不純物濃度が前記低抵抗層より低く、前記高抵抗領域の不純物濃度より高く、前記第一導電型の低抵抗領域は、前記並列ｐｎ層の下方に形成されている前記低抵抗層と連続していることを特徴とするものである。
【０００７】
また、本発明に係る半導体素子において、前記第二導電型の領域は、高抵抗であり周縁部幅方向に設けられることを特徴とするものである。
【０００８】
また、本発明に係る半導体素子において、前記第二導電型の領域は、低抵抗であり周縁部深さ方向に設けられることを特徴とするものである。
【０００９】
以上のような構成によれば、第一導電型高抵抗領域を有する周縁部に第二導電型の領域を設けることで、逆電圧印加時の空乏層が高抵抗領域に広がり易くなり高耐圧を保持でき、順電圧やオン抵抗と耐圧とのトレードオフ特性を大幅に改善しつつ、高耐圧を容易に実現できる。
【００１１】
さらに、本発明に係る半導体素子において、前記低抵抗領域は、並列ｐｎ層の下方に形成されている前記低抵抗層と連続していることを特徴とするものであり、このような構成によれば、半導体素子周縁を低抵抗領域で覆うことができ、漏れ電流を低減できると共に、表面の反転を防止でき、かつ絶縁耐圧の安定化が図れる。なお、チャネルストッパ領域として作用する低抵抗領域に例えばドレイン電極と同一電位とされる周縁電極をチャネルストッパ電極として接続することにより、チャネルストッパの作用効果をより高めることができる。
【００１２】
また、本発明に係る半導体素子は、前記第一導電型の高抵抗領域の表面に絶縁膜を有することを特徴とするものであり、このような構成によれば、表面を保護することができると共に表面の安定化を図ることができる。
【００１３】
【発明の実施の形態】
以下、本発明の各実施の形態を説明する。なお、本明細書では、ｎまたはｐを表記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味し、また、+ は比較的高不純物濃度の、- は比較的低不純物濃度の領域をそれぞれ意味している。さらに、第一導電型（ｎ型）ドリフト領域と第二導電型（ｐ型）仕切り領域とを交互に配置した並列ｐｎ層とを備える半導体を超接合半導体素子と称する。この超接合半導体素子は、第一及び第二の主面と、それぞれの主面に設けられた電極と、第一と第二の主面間に、低抵抗層と、オン状態では電流を流しオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備えている。
【００１４】
［実施の形態１］
図１は、実施の形態１に係る縦型超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の左側がＭＯＳＦＥＴの端である。
図１において、１１は低抵抗のｎ+ ドレイン層、１２ａはｎドリフト領域（第一導電型ドリフト領域）、１２ｂはｐ仕切り領域（第二導電型仕切り領域）であり、ｎドリフト領域１２ａとｐ仕切り領域１２ｂとを交互に配置して並列ｐｎ層を形成する。ｐ仕切り領域１２ｂの表面層には、該ｐ仕切り領域１２ｂに連続してｐウェル領域１３が形成されている。ｐウェル領域１３の内部にはｎ+ ソース領域１４が形成されている。
【００１５】
ｎ+ ソース領域１４とｎドリフト領域１２ａとに挟まれたｐウェル領域１３の表面上には、ゲート絶縁膜１５を介して多結晶シリコンのゲート電極層１６が設けられ、また、ｎ+ ソース領域１４とｐウェル領域１３の表面に共通に接触するソース電極１７が設けられている。ｎ+ ドレイン層１１の裏面にはドレイン電極１８が設けられている。１９は表面保護及び安定化のための酸化膜（絶縁膜）であり、例えば熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１７は、図のように、層間絶縁膜１９ａを介してゲート電極層１６の上に延長されることが多い。また、２０と２３は周縁部に設けられたｎ- 高抵抗領域（第一導電型の高抵抗領域）とｐ- 高抵抗領域（第二導電型の高抵抗領域）を示し、ｎ- 高抵抗領域２０の周囲には該ｎ- 高抵抗領域２０と同一導電型で低抵抗のチャネルストッパ領域（ｎ低抵抗領域）２１を有する。２２はチャネルストッパ領域２１の表面に設けられ、ドレイン電極１８と同一電位を有する周縁電極を示す。図示しない部分では、ゲート電極層１６上に金属膜のゲート電極が設けられている。
【００１６】
ｎドリフト領域１２ａとｐ仕切り領域１２ｂとの平面的な形状は、例えばともにストライプ状とする。本実施の形態１では、超接合半導体素子の基本的な構造である並列ｐｎ層の周囲に、ｎ- 高抵抗領域２０及びｐ- 高抵抗領域２３が形成されているのがポイントである。ｎドリフト領域１２ａとｐ仕切り領域１２ｂとの平面的な形状は、その他、一方が格子状や網状であり、他方がその中に挟まれた形状でもよい。
【００１７】
図１に示す構成を有する超接合ＭＯＳＦＥＴの動作は次のように行われる。
ゲート電極層１６に所定の正の電圧が印加されると、ゲート電極層１６直下のｐウェル領域１３の表面上に反転層が誘起され、ｎ+ ソース領域１４から反転層を通じてｎチャネル領域１２ｅに電子が注入される。その注入された電子がｎドリフト領域１２ａを通じてｎ+ ドレイン層１１に達し、ドレイン電極１８、ソース電極１７間が導通する。
【００１８】
ゲート電極層１６への正の電圧が取り去られると、ｐウェル領域１３の表面層に誘起された反転層が消滅し、ドレイン電極１８とソース電極１７間が遮断される。さらに、逆バイアス電圧を大きくすると、各ｐ仕切り領域１２ｂはｐウェル領域１３を介してソース電極１７で連結されているので、ｐウェル領域１３とｎチャネル領域１２ｅとの間のｐｎ接合Ｊｂからそれぞれ空乏層がｎドリフト領域１２ａ、ｐ仕切り領域１２ｂ内に広がってこれらが空乏化される。
【００１９】
ｐｎ接合Ｊｂからの空乏層は、ｎドリフト領域１２ａの幅方向に広がり、しかも両側のｐ仕切り領域１２ｂから空乏層が広がるので空乏化が非常に早まる。従って、ｎドリフト領域１２ａの不純物濃度を高めることができる。
【００２０】
また、ｐ仕切り領域１２ｂも同時に空乏化される。ｐ仕切り領域１２ｂも両側のｐｎ接合から空乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域１２ｂとｎドリフト領域１２ａとを交互に形成することにより、隣接するｎドリフト領域１２ａの双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ仕切り領域１２ｂの総占有幅を半減でき、その分、ｎドリフト領域１２ａの断面積の拡大を図ることができる。
【００２１】
また、上述の構成においては、ｎ- 高抵抗領域２０の周囲に当該ｎ- 高抵抗領域２０と同一導電型で低抵抗のチャネルストッパ領域２１を有し、そのチャネルストッパ領域２１が半導体基体の下部に形成されている低抵抗層のｎ+ ドレイン層１１と連続している。このように、ｎ- 高抵抗領域２０の周囲にチャネルストッパ領域２１を設けてチャネルストッパとすることにより漏れ電流を低減できる。また、ｎ- 高抵抗領域２０の表面に酸化膜よりなる絶縁膜１９を有することにより、表面を保護するとともに表面の安定化を図ることができる。
【００２２】
なお、チャネルストッパの最も単純な構造としては、半導体素子の側面がチャネルストッパ領域２１で覆われているものとすればよい。このチャネルストッパ領域２１を形成することで表面の反転を防止でき、かつ絶縁耐圧の安定化が図れる。この時に、チャネルストッパ領域２１の表面にチャネルストッパ電極を接続することが有効である。実施の形態において、このチャネルストッパ電極はドレイン電極１８と同一電位を有する周縁電極２２により構成される。
【００２３】
本実施の形態１の超接合ＭＯＳＦＥＴでは、ｎ- 高抵抗領域２０の表面側にｐ- 高抵抗領域２３を設けることで耐圧を高めることができる。ｐ- 高抵抗領域２３を設けることで高抵抗領域に空乏層が広がりやすくなり耐圧が向上する。
例えば、６００ＶクラスのＭＯＳＦＥＴの場合、各部の基準的な寸法及び不純物濃度等は次のような値をとる。ｎ+ ドレイン層１１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ，ｎドリフト領域１２ａ及びｐ仕切り領域１２ｂの不純物濃度３．５×１０15ｃｍ-3、厚さ４８μｍ、幅５μｍ、ｎ- 高抵抗領域２０の不純物濃度１．０×１０13ｃｍ-3、幅１９０μｍ、ｐ- 高抵抗領域２３の幅１５０μｍ、厚さ２．５μｍである。
【００２４】
図２は、ｐ- 高抵抗領域２３の不純物濃度を変えてｎチャネルＭＯＳＦＥＴをシュミレーションした結果であり、耐圧（ＶDSS）のｐ- 高抵抗領域不純物濃度依存性を示す特性図である。横軸はｐ- 高抵抗領域２３の不純物濃度、縦軸は耐圧（ＶDSS）である。
例えば、ｐ- 領域の不純物濃度が８×１０14ｃｍ-3のとき、耐圧は量大値９１７Ｖとなる。なお、ｎドリフト領域１２ａ及びｐ仕切り領域１２ｂの幅を狭くし、不納物濃度を高めれば、より一層のオン抵抗の低減、及びオン抵抗と耐圧とのトレードオフ関係の改善が可能である。
なお、ｎ- 高抵抗領域２０は例えばエピタキシャル成長により形成される。ｎドリフト領域１２ａ、ｐ仕切り領域１２ｂは、ｎ- 高抵抗領域２０へのイオン注入及び熱拡散により形成される。また、ｐ- 高抵抗領域もイオン注入及び熱拡散により形成可能である。
【００２５】
従って、上記実施の形態１によれば、並列ｐｎ層を備える超接合半導体素子において、第一導電型のｎ- 高抵抗領域２０表面側に第二導電型のｐ- 高抵抗領域２３を設けることで、空乏層が高抵抗領域２０に広がりやすくなり高耐圧を保持でき、高耐圧でありながら順電圧やオン抵抗の低減による電流容量の増大が可能な半導体素子を提供することができる。
【００２６】
［実施の形態２］
図３は、実施の形態２に係る縦型超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の左側がＭＯＳＦＥＴの端である。
図３において、図１に示す実施の形態１と同一部分は同一符号を付してその説明は省略する。新たな符号として、２４は実施の形態２に係るｐ+ 領域であり、実施の形態１との違いは、実施の形態１に係るｐ- 高抵抗領域２３がｎ- 高抵抗領域２０の幅方向に形成されているのに対し、実施の形態２では、ｐ+ 領域２４がｎ- 高抵抗領域２０の深さ方向に形成されている点である。
このｐ+ 領域２４を設けることでｎ- 高抵抗領域２０に空乏層が広がりやすくなり耐圧が向上する。
【００２７】
例えば、６００ＶクラスのＭＯＳＦＥＴの場合、各部の基準的な寸法及び不純物濃度等は次のような値をとる。ｎ+ ドレイン層１１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ｎドリフト領域１２ａ及びｐ仕切り領域１２ｂの不純物濃度３．５×１０15ｃｍ-3、厚さ４８μｍ、幅５μｍ、ｎ-高抵抗領域２０の不純物濃度１．０×１０14ｃｍ-3、幅１９０μｍ、ｐ+ 領域２４の不純物濃度３．５×１０15ｃｍ-3、ｎ- 高抵抗領域２０と接するｐ仕切り領域１２ｂとの距離は５μｍである。
【００２８】
図４は、ｎ- 高抵抗領域２０の不純物濃度を１．０×１０14ｃｍ-3とした場合、ｐ+ 領域領域２４の深さを変えてｎチャネルＭＯＳＦＥＴをシミュレーションした結果であり、耐圧（ＶDSS）のｐ+ 領域深さ依存性を示す特性図である。横軸はｐ+ 領域２４の深さ、縦軸は耐圧（ＶDSS）である。
例えば、ｎ- 高抵抗領域２０の不純物濃度が１．０×１０14ｃｍ-3のとき、図示の如く、耐圧とｐ+ 領域２４の深さの関係には最適値が存在し、ｐ+ 領域２４を設けることでｎ- 高抵抗領域２０に空乏層が広がりやすくなり耐圧が向上する。
【００２９】
なお、実施の形態２では、ｐ+ 領域２４の本数を一本としたが、さらに本数を増やしても耐圧の向上は可能である。
また、ｎドリフト領域１２ａ及びｐ仕切り領域１２ｂの幅を狭くし、不純物濃度を高めれば、より下層のオン抵抗の低減、及びオン抵抗と耐圧とのトレードオフ関係の改善が可能である。
【００３０】
さらに、以上の実施の形態１及び２はいずれもｎチャネル型のＭＯＳＦＥＴとしたが、ＭＯＳＦＥＴだけでなく、ＩＧＢＴでも同様の結果が得られる。また、ＰＮダイオード、ショットキーバリアダイオード、パイポーラトランジスタでも同様の結果が得られる。特に電力用の半導体素子において電力損失の劇的な低減を可能にし、革新的な素子を実現する。
【００３１】
【発明の効果】
以上のように、本発明によれば、第一と第二の主面間に、第一導電型低抵抗層と、前記低抵抗層上に第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、周縁部に第一導電型の高抵抗領域及び第二導電型の領域を有し、前記第一導電型の高抵抗領域の周囲で、かつ半導体素子の側面に第一導電型の低抵抗領域を有し、前記低抵抗領域の不純物濃度が前記低抵抗層より低く、前記高抵抗領域の不純物濃度より高く、前記第一導電型の低抵抗領域は、前記並列ｐｎ層の下方に形成されている前記低抵抗層と連続していることにより、空乏層が高抵抗領域に広がりやすくなり高耐圧を保持でき、順電圧やオン抵抗と耐圧とのトレードオフ特性を大幅に改善しつつ、高耐圧を容易に実現でき、かつ漏れ電流を低減できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る超接合ＭＯＳＦＥＴの部分断面図である。
【図２】本発明の実施の形態１に係る超接合ＭＯＳＦＥＴにおける耐圧（ＶDSS ）のｐ- 領域濃度依存性を示す特性図である。
【図３】本発明の実施の形態２に係る超接合ＭＯＳＦＥＴの部分断面図である。
【図４】本発明の実施の形態２に係る超接合ＭＯＳＦＥＴにおける耐圧（ＶDSS ）のｐ+ 領域深さ依存性を示す特性図である。
【符号の説明】
１１  ｎ+ ドレイン層、  １２ａ  ｎドリフト領域、  １２ｂ  ｐ仕切り領域、１２ｅ  ｎチャネル領域、  １３  ｐウェル領域、  １４  ｎ+ ソース領域、１５  ゲート絶縁膜、  １６  ゲート電極層、  １７  ソース電極、  １８  ドレイン電極、  １９  絶縁膜、  １９ａ  層間絶縁膜、  ２０  ｎ- 高抵抗領域、２１  ｎ低抵抗領域、  ２２  周縁電極、  ２３  ｐ-高抵抗領域、  ２４  ｐ+ 領域。
【図１】
0004483001.tif 000002
【図２】
0004483001.tif 000003
【図３】
0004483001.tif 000004
【図４】
0004483001.tif 000005