(57)【特許請求の範囲】
【請求項１】
Ａ．複数のパターン信号及び、被試験デバイスのピンに対応する各チャンネルから出力するパターン信号の組み合わせを選択するためのパケット選択信号を複数種類出力するパターン発生器と、
Ｂ．前記各チャンネルに対応して設けられ、前記パターン発生器から出力される前記パケット選択信号がとりうる全ての値について、各々の値が示された場合に前記パターン発生器が出力する複数のパターン信号の中から選択すべきパターン信号を数値化した値をパターン選択データ群として記憶しておくデータ設定部と、
Ｃ．このデータ設定部に対応して設けられ、前記パターン発生器から出力される前記パケット選択信号を受け、試験周期毎に、対応する前記データ設定部に記憶してある前記パターン選択データ群から、前記パケット選択信号が示す値に該当するパターン選択データを選択し、パターン選択信号として出力するデータ選択制御部と、
Ｄ．前記データ設定部、及び前記データ選択制御部に対応して設けられ、対応する前記データ選択制御部が出力する前記パターン選択信号を受け、試験周期毎に前記パターン選択信号が示す前記パターン選択データに従い、前記パターン発生器が出力する複数のパターン信号の中から選択したパターン信号を出力するパケット生成部と、
を備えたことを特徴とする半導体メモリ試験装置。
【請求項２】
前記データ設定部へ前記パターン選択データ群を記憶する際に対応付けした前記パケット選択信号と、前記データ選択制御部へ供給する前記パケット選択信号とは、前記同一チャンネルに対しては同一種類のパケット選択信号を用いることを特徴とする請求項１に記載の半導体メモリ試験装置。
【請求項３】
前記データ設定部へ前記パターン選択データ群を記憶する際に対応付けした前記データ選択制御部へ供給する前記パケット選択信号は、前記チャンネル毎に、または複数の前記チャンネルで構成されるグループ毎に、異なることを特徴とする請求項１又は請求項２に記載の半導体メモリ試験装置。
【請求項４】
Ａ．複数のパターン信号及び、被試験デバイスのピンに対応する各チャンネルから出力するパターン信号の組み合わせを選択するためのパケット選択信号を複数種類出力するパターン発生器と、
Ｂ．前記各チャンネルに対応して設けられ、前記パターン発生器が出力する複数種類の前記パケット選択信号から任意の１種類を選択して出力するパケット種類選択部と、
Ｃ．前記パケット種類選択部に対応して設けられ、前記パケット種類選択部から出力される前記パケット選択信号がとりうる全ての値について、各々の値が示された場合に前記パターン発生器が出力する複数のパターン信号の中から選択すべきパターン信号を数値化した値をパターン選択データ群として記憶しておくデータ設定部と、
Ｄ．前記パケット種類選択部、及び前記データ設定部に対応して設けられ、前記パケット種類選択部から出力される前記パケット選択信号を受け、試験周期毎に、対応する前記データ設定部に記憶してある前記パターン選択データ群から、前記パケット選択信号が示す値に該当するパターン選択データを選択し、パターン選択信号として出力するデータ選択制御部と、
Ｅ．前記パケット種類選択部、前記データ設定部、及び前記データ選択制御部に対応して設けられ、対応する前記データ選択制御部が出力する前記パターン選択信号を受け、試験周期毎に前記パターン選択信号が示す前記パターン選択データに従い、前記パターン発生器が出力する複数のパターン信号の中から選択したパターン信号を出力するパケット制御部と、
を備えたことを特徴とする半導体メモリ試験装置。
【請求項５】
前記データ設定部は、前記パケット選択信号がとりうる各々の値に対して独立に任意の前記パターン選択データが記憶できることを特徴とする請求項１から請求項４のいずれかに記載の半導体メモリ試験装置。
【請求項６】
前記データ設定部には、前記チャンネル毎に独立に任意の前記パターン選択データが記憶できることを特徴とする請求項１から請求項５のいずれかに記載の半導体メモリ試験装置。
【請求項７】
前記パケット種類選択部において、前記チャンネル毎に独立に任意の前記パケット選択信号が選択できることを特徴とする請求項４から請求項６のいずれかに記載の半導体メモリ試験装置。
【請求項８】
前記パターン発生器が出力する前記パケット選択信号は、試験周期毎に任意の値を採れることを特徴とする請求項１から請求項７のいずれかに記載の半導体メモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はパケット方式でデータの入力及び出力を行う形のメモリを試験する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
図４に従来から用いられているパケット方式で入出力を行う半導体メモリを試験する機能を備えた半導体メモリ試験装置の概略の構成を示す。この図４に示す構成はこの発明を説明する上で必要とする最少限の構成を示す。つまり、一般的なＩＣ試験装置はパターン発生器１１とプログラマブル・データ・セレクト部１２と、論理比較部１４とによって構成され、プログラマブル・データ・セレクト部１２は、被試験デバイス１３のピンに対応する複数のチャンネル１５Ａ〜１５Ｈにより構成される。
【０００３】
パターン発生器１１が出力する並列パターン信号Ｘ０−Ｘ１５、Ｙ０−Ｙ１５、Ｃ０−Ｃ１６、ＭＤ０−ＭＤ１５を同じくパターン発生器１１が出力し、サイクル毎に変化するパケット選択信号ＣＹＰ０−ＣＹＰ３が示す値に従い、チャンネル１５Ａ〜１５Ｈの各々において適宜選択し、各種パターン信号Ｘ０−Ｘ１５、Ｙ０−Ｙ１５、Ｃ０−Ｃ１６、ＭＤ０−ＭＤ１５を時間軸方向に配列し、複数のチャンネル１５Ａ−１５Ｈにより構成するパケット信号に変成し、このパケット信号を被試験デバイス１３に入力する。
【０００４】
また、被試験デバイス１３から読み出したデータ（パケット形式で出力される）は論理比較部１４に入力され、この論理比較部１４でプログラマブル・データ・セレクト部１２から出力されるパケット形式の期待値データと比較され被試験デバイスの良否が判定される。
ここで、被試験デバイス１３の入力端子に定義されたパケット信号と、パターン発生器１１が出力するパターン信号から生成するパケット信号の関係を説明する。図５は被試験デバイス１３のローアドレスピンに供給するローアドレス側のパケット信号を示す。図５Ａは被試験デバイス１３に定義されたローアドレス側のパケットＰＧ１を示す。
【０００５】
図５Ａに示すように被試験デバイス１３に定義されたパケット信号ＰＧ１はこの例では６ビットの並列データＤＲ４Ｔ、ＤＲ４Ｆ、及びＤＲ０〜ＤＲ３を２サイクルに分けて、パケットの開始を表す制御信号として被試験デバイスのローアドレスピンに入力される。また、ＢＲ０〜ＢＲ４は被試験デバイス１３内においてバンク指定を行うためのバンクアドレス信号、Ｒ０〜Ｒ８はローアドレス信号としてローアドレスピンに入力される。また、ＡＶ＝１はこのパケット信号がローアドレスを入力するパケット信号である事を被試験デバイスに認識させるための認識信号としてローアドレスピンに入力される。
【０００６】
図５Ｂはパターン発生器１１から出力されるパターン信号から生成したパケット信号ＰＧ２を示す。つまり、パターン信号Ｘ０−Ｘ１５、Ｙ０−Ｙ１５、Ｃ０−Ｃ１６、ＭＤ０−ＭＤ１５のいずれをどの入力ピンにどのサイクルで割り当てるかを定義した例を示す。この例では制御信号ＤＲ４Ｔ、ＤＲ４Ｆ、及びＤＲ０〜ＤＲ３にパターン信号Ｃ０〜Ｃ５を割り当て、バンクアドレスＢＲ０〜ＢＲ４にパターン信号Ｘ１１−Ｘ１５を割り当て、更にローアドレス信号Ｒ０〜Ｒ８にパターン信号Ｘ０−Ｘ８を割り当てた場合を示す。
【０００７】
図６はカラムアドレス側のパケット信号の例を示す。図６Ａは被試験デバイス１３に定義されたカラムパケットＰＧ３の例を、また、図６Ｂはパターン信号Ｘ０−Ｘ１５、Ｙ０−Ｙ１５、Ｃ０−Ｃ１５、ＭＤ０−ＭＤ１５から生成したパケット信号ＰＧ４を示す。図６Ａと図６Ｂから解るように、この例では制御信号ＤＣ０〜ＤＣ４にパターン信号Ｃ６〜Ｃ１０を割付、ＣＯＰ１、ＣＯＰ０、ＣＯＰ３にパターン信号Ｃ１３〜Ｃ１５を割付、ＭＡ０〜ＭＡ７及びＭＢ０〜ＭＢ７にパターン信号ＭＤ０〜ＭＤ１５を割付、ＢＣ０〜ＢＣ４にパターン信号Ｙ１１〜Ｙ１５を割付、ＣＯＬ０〜ＣＯＬ５にパターン信号Ｙ０〜Ｙ５を割り付けた場合を示す。この割付を行う動作を図４に示したプログラマブル・データ・セレクト部１２内のチャンネル１５Ａ〜１５Ｈで行っている。
【０００８】
図５、図６に示すピンデータＡ〜ピンデータＨはチャンネル１５Ａ〜１５Ｈにおいて時系列に選択するパターン信号を示している。
チャンネル１５Ａ〜１５Ｈは各々、図５、図６に示した様なパターン信号の割り当ての定義を数値化してパターン選択データ群として記憶しておくデータ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈ、パターン発生器１１から出力されるパケット選択信号ＣＹＰ０−ＣＹＰ３が指し示す値に該当するパターン選択データをデータ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈに記憶してあるパターン選択データ群から選択しパターン選択信号として出力するデータ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｈ、パターン発生器１１が出力するパターン信号Ｘ０−Ｘ１５、Ｙ０−Ｙ１５、Ｃ０−Ｃ１６、ＭＤ０−ＭＤ１５からパターン選択信号が示す値に該当するパターン信号を選択し出力するパケット生成部１２Ａ〜１２Ｈにより構成される。
【０００９】
図９及び図１０は、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈへ図５Ｂ、図６Ｂで定義したパターン信号の割り当ての記憶例である。図５Ｂ、図６Ｂにおいて時系列に各チャンネル１５Ａ〜１５Ｈ毎に割り当てたパターン信号を、パケット選択信号ＣＹＰ０−ＣＹＰ３の値と関連付けて記憶する。この例では、パケット選択信号ＣＹＰ０−ＣＹＰ３がパケット生成時に１〜８までサイクル毎に順次変化する事を想定する。
【００１０】
すなわち、パケット生成時の最初のサイクルではパケット選択信号ＣＹＰ０−ＣＹＰ３が数値１を示す事を想定し、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｃはパターン信号Ｃ０〜Ｃ２を表すパターン選択データ、データ設定部ＰＤＳ−Ｄ〜ＰＤＳ−Ｈ（図４参照）はパターン信号Ｃ６〜Ｃ１０を表すパターン選択データを各々のパケット選択信号ＣＹＰ０−ＣＹＰ３が示す数値１の場合の領域に記憶しておく。同様に、パケット選択信号ＣＹＰ０−ＣＹＰ３が示す数値が２〜８の順で変化する事を想定して、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈのパケット選択信号ＣＹＰ０−ＣＹＰ３の数値が２〜８の場合の領域に図５Ｂ、図６Ｂで時系列に割り当てたパターン信号を表すパターン選択データを記憶しておく。図９、図１０ではパターン選択データをパターン信号名で表したが、実際には数値化して記憶される。
【００１１】
図９、図１０の例でデータ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈに記憶したパターン選択データ群によりパケットを生成する動作を説明するタイミングチャートを図７、図８に示す。ここで図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図８Ｃはパターン発生器１１から出力されるパターン信号、図７Ｃ、図８Ｄはパターン発生器１１から出力されるパケット選択信号を示し、図７Ｃ、図８Ｄは同一の信号である。
各パターン信号Ｘ０−Ｘ１５、Ｙ０−Ｙ１５、Ｃ０−Ｃ１６、ＭＤ０−ＭＤ１５はパケットを生成している間は同一データを出力し続け、図９、図１０でのデータ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈへのパターン選択データ群の記憶時に想定した通り各サイクル毎にパケット選択信号ＣＹＰ０〜ＣＹＰ３は１〜８まで数値を順次変化させ、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈに記憶してあるパターンデータ群からパケット選択信号ＣＹＰ０〜ＣＹＰ３が示す値に該当するパターン選択データをサイクル毎に取り出し、パケット生成部１２Ａ〜１２Ｈに入力し、パケット生成部１２Ａ〜１２Ｈにてパターン選択データの示すパターン信号を選択する事によりパケットを生成する。
【００１２】
この様に、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈへのパターン選択データ群の記憶時に想定した通りにパケット選択信号ＣＹＰ０〜ＣＹＰ３を変化させ、その間にパターン発生器１１から出力されるパターン信号は変化させない事により定義通りのパケットを生成する。ここまでに説明したのは、図５Ｂ、図６Ｂで定義したパケット信号ＰＧ２とＰＧ４を同時に生成する場合の例である。
【００１３】
【発明が解決しようとする課題】
以上説明した従来の半導体メモリ試験装置ではデータ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｈは共通のパケット選択信号ＣＹＰ０−ＣＹＰ３によって制御されるから、図１１に示す様に図５Ｂ、図６Ｂで定義したパケットＰＧ２とＰＧ４をそれぞれ単独に生成する第１モード及び第２モードと、同時に生成する第３モードと、１サイクルずらしたタイミングで生成する第４モードの４つのモードを考えた場合、各々について図５Ｂで定義したパケット信号ＰＧ２と図６Ｂで定義したパケット信号ＰＧ４のサイクル毎の組み合わせを考慮して、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈにパターン選択データ群を記憶する必要がある。この場合の記憶例を図１３に示す。また、パケット生成時にはパケット信号ＰＧ２とＰＧ４の組み合わせを考慮してパケット選択信号ＣＹＰの値を変化させる必要がある。
【００１４】
このように考慮した場合はパケット選択信号ＣＹＰが採る必要がある値が多くなり、パケット選択信号ＣＹＰを考慮してデータ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈにパターン選択データ群を記憶する作業、及びパケット選択信号ＣＹＰをサイクル毎に変化させるパケット生成作業が複雑になる欠点が生じる。特に図５Ｂ、図６Ｂで定義したパケット信号ＰＧ２とＰＧ４の生成サイクルのずれ量を各種に変更する事を実現する場合はさらに複雑になる。
【００１５】
また、図１１の第１モード〜第４モードを実現するためには、パケット選択信号ＣＹＰのビット数を拡張し、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈには図１２及び図１３に示す様に各モードに対応したパターン選択データ群を記憶するための領域、記憶領域Ｍ１からＭ４を用意する必要がある。この結果、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈの規模が大きくなる欠点が生じる。特に図５Ｂ、図６Ｂで定義したパケットＰＧ２とＰＧ４の生成サイクルのずれ量を各種に変更する事を実現する場合、さらに多くの記憶領域が必要となり、コストが高くなる欠点が生じる。
【００１６】
【課題を解決するための手段】
この発明の請求項１では複数のパターン信号及び、被試験デバイスのピンに対応する各チャンネルから出力するパターン信号の組み合わせを選択するためのパケット選択信号を複数種類出力するパターン発生器と、前記各チャンネルに対応して設けられ、前記パターン発生器から出力される前記パケット選択信号がとりうる全ての値について、各々の値が示された場合に前記パターン発生器が出力する複数のパターン信号、論理値１及び論理値０から選択すべきパターン信号を数値化した値をパターン選択データ群として記憶しておくデータ設定部と、このデータ設定部に対応して設けられ、前記パターン発生器から出力される前記パケット選択信号を受け、試験周期毎に、対応する前記データ設定部に記憶してある前記パターン選択データ群から、前記パケット選択信号が示す値に該当するパターン選択データを選択し、パターン選択信号として出力するデータ選択制御部と、前記データ設定部、及び前記データ選択制御部に対応して設けられ、対応する前記データ選択制御部が出力する前記パターン選択信号を受け、試験周期毎に前記パターン選択信号が示す前記パターン選択データに従い、前記パターン発生器が出力する複数のパターン信号の中から選択したパターン信号を出力するパケット生成部と、を備えた半導体メモリ試験装置を提案する。
【００１７】
この発明の請求項２では前記データ設定部へ前記パターン選択データ群を記憶する際に対応付けした前記パケット選択信号と、前記データ選択制御部へ供給する前記パケット選択信号とは、前記同一チャンネルに対しては同一種類のパケット選択信号を用いる事を特徴とする、請求項１に記載の半導体メモリ試験装置を提案する。
この発明の請求項３では前記データ設定部へ前記パターン選択データ群を記憶する際に対応付けし、前記データ選択制御部へ供給する前記パケット選択信号が、前記チャンネル毎に、または複数の前記チャンネルで構成されるグループ毎に、異なる事を特徴とする、請求項１又は請求項２に記載の半導体メモリ試験装置を提案する。
【００１８】
この発明の請求項４では複数のパターン信号及び、被試験デバイスのピンに対応する各チャンネルから出力するパターン信号の組み合わせを選択するためのパケット選択信号を複数種類出力するパターン発生器と、前記各チャンネルに対応して設けられ、前記パターン発生器が出力する複数種類の前記パケット選択信号から任意の１種類を選択して出力するパケット種類選択部と、前記パケット種類選択部に対応して設けられ、前記パケット種類選択部から出力される前記パケット選択信号がとりうる全ての値について、各々の値が示された場合に前記パターン発生器が出力する複数のパターン信号の中から選択すべきパターン信号を数値化した値をパターン選択データ群として記憶しておくデータ設定部と、前記パケット種類選択部、及び前記データ設定部に対応して設けられ、前記パケット種類選択部から出力される前記パケット選択信号を受け、試験周期毎に、対応する前記データ設定部に記憶してある前記パターン選択データ群から、前記パケット選択信号が示す値に該当するパターン選択データを選択し、パターン選択信号として出力するデータ選択制御部と、前記パケット種類選択部、前記データ設定部、及び前記データ選択制御部に対応して設けられ、対応する前記データ選択制御部が出力する前記パターン選択信号を受け、試験周期毎に前記パターン選択信号が示す前記パターン選択データに従い、前記パターン発生器が出力する複数のパターン信号の中から選択したパターン信号を出力するパケット制御部と、を備えた半導体メモリ試験装置を提案する。
【００１９】
この発明の請求項５では前記データ設定部は、前記パケット選択信号がとりうる各々の値に対して独立に任意の前記パターン選択データが記憶できる事を特徴とする、請求項１から請求項４のいずれかに記載の半導体メモリ試験装置を提案する。
この発明の請求項６では前記データ設定部には、前記チャンネル毎に独立に任意の前記パターン選択データが記憶できる事を特徴とする、請求項１から請求項５のいずれかに記載の半導体メモリ試験装置を提案する。
【００２０】
この発明の請求項７では前記パケット種類選択部において、前記チャンネル毎に独立に任意の前記パケット選択信号が選択できる事を特徴とする、請求項４から請求項６のいずれかに記載の半導体メモリ試験装置を提案する。
この発明の請求項８では前記パターン発生器が出力する前記パケット選択信号は、試験周期毎に任意の値を採れる事を特徴とする、請求項１から請求項７のいずれかに記載の半導体メモリ試験装置を提案する。
［作用］
この発明による半導体メモリ試験装置によれば、パターン発生器から複数種類のパケット選択信号を出力する構成としたので、同一種類のパケット選択信号で制御される半導体メモリ試験装置のチャンネル毎に独立したパターン信号の選択が可能となり、任意のパケット選択信号で制御される半導体メモリ試験装置のチャンネルにパケットを生成している間の異なるパケット選択信号で制御される半導体メモリ試験装置のチャンネルに対するパケット生成状態は任意となり、同時に生成、生成無し、任意のサイクルずれて生成等自由に行う事ができ、半導体メモリ試験装置のチャンネル毎のデータ設定部には、各々が制御されるパケット選択信号に対応したパターン選択データだけを記憶すれば良くなる。
【００２１】
従って、この発明によればデータ設定部の構成は必要最小限の構成で済み、自由度の高いパケット生成を低コストで容易に実現できる利点が得られる。
さらに、請求項４で提案した半導体メモリ試験装置によれば、半導体メモリ試験装置のチャンネル毎に制御されるパケット選択信号の選択が行えるので、パケットを構成するピン数が任意の被試験半導体メモリに対しても容易にパケット生成が行える利点がある。
【００２２】
【発明の実施の形態】
図１にこの発明による半導体メモリ試験装置の一実施例を示す。図４と対応する部分には同一符号を付し、重複する部分の説明は省略するが、この発明においてはパターン発生器１１に各々独立に任意の値を出力可能な複数のパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３、ＣＹＰＢ０〜ＣＹＰＢ３出力するパケット選択信号発生部１１Ａを設ける。また、プログラマブル・データ・セレクト部１２にパケット種類選択部ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈを設ける。パケット種類選択部ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈはこの実施例ではパターン発生器１１が出力する複数のパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３、ＣＹＰＢ０〜ＣＹＰＢ３の中から何れかを選択し、その選択したパケット選択信号をデータ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｈに供給する動作を行う。
【００２３】
ＳＣ−Ａ〜ＳＣ−Ｈはデータ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｈ各々がパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３、ＣＹＰＢ０〜ＣＹＰＢ３の何れを選択するかを設定するための制御信号を示す。パケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３、ＣＹＰＢ０〜ＣＹＰＢ３はこの例では４ビットの制御信号とした場合を示す。また、半導体メモリ試験装置のチャンネル数が８の場合を示す。
以下、データ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｃに対応するピンデータＡ〜ピンデータＣにローアドレス側のパケットを、データ選択制御部ＳＥＬ−Ｄ〜ＳＥＬ−Ｈに対応するピンデータＤ〜ピンデータＨにカラムアドレス側のパケットを発生する場合の実施例について説明する。
【００２４】
パケット種類選択部ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈでは、制御信号ＳＣ−Ａ〜ＳＣ−Ｈにより、データ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｃではパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３を選択し、データ選択制御部ＳＥＬ−Ｄ〜ＳＥＬ−Ｈではパケット選択信号ＣＹＰＢ０〜ＣＹＰＢ３を選択する。
また、図３に示す様に、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｃにはパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３の各値に対してデータ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｃで選択するパターン信号を表すパターン選択データを、データ設定部ＰＤＳ−Ｄ〜ＰＤＳ−Ｈにはパケット選択信号ＣＹＰＢ０〜ＣＹＰＢ３の各値に対してデータ選択制御部ＳＥＬ−Ｄ〜ＳＥＬ−Ｈで選択するパターン信号を表すパターン選択データを記憶しておく。
【００２５】
ここで、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈに記憶した内容は、図９、図１０でデータ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈに記憶した内容と同じである。すなわち、パケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３を１から８まで順に変化させる事によりピンデータＡ〜ピンデータＣにローアドレス側のパケットが発生される。同様に、パケット選択信号ＣＹＰＢ０〜ＣＹＰＢ３を１から８まで順に変化させる事によりピンデータＤ〜ピンデータＨにカラムアドレス側のパケットが発生される。
【００２６】
図２にローアドレス側のパケット信号とカラムアドレス側のパケット信号の関係を示す。図２では、ローアドレス側のパケット信号をＰＧ２、カラムアドレス側のパケット信号をＰＧ４として示す。
モード１で示すローアドレス側のパケット信号ＰＧ２のみ発生する場合は、図２Ａに示すローアドレス側のパケット信号として選択するパターン信号Ｘ０〜Ｘ１５、Ｃ０〜Ｃ７を固定とし、パケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３を図２Ｃに示すように１から８まで順に変化させることにより、図２Ｅに示すピンデータＡ〜ピンデータＣとしてローアドレス側のパケット信号ＰＧ２を発生させる。この間パケット選択信号ＣＹＰＢ０〜ＣＹＰＢ３は０としておく事によりピンデータＤ〜ピンデータＨには、データ選択制御部ＳＥＬ−Ｄ〜ＳＥＬ−Ｈで論理値０（ＦＬ）が選択されパケット信号の発生は行われない。
【００２７】
同様に、カラムアドレス側のパケット信号ＰＧ４のみを発生させるモード２については、図２Ｂに示すカラム側パケットとして選択するパターンＹ０〜Ｙ１５、Ｃ８〜Ｃ１６を固定とし、パケット選択信号ＣＹＰＢ０〜ＣＹＰＢ３を図２Ｄに示すように１から８まで順変化させパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３を０としておく事により、ピンデータＤ〜ピンデータＧにカラムアドレス側のパケット信号ＰＧ４を発生させることができる。
【００２８】
両パケットとも発生させるモード３については、図２Ａに示すローアドレス側パケットに選択するパターン信号、及び図２Ｂに示すカラム側パケットに選択するパターン信号の両方を固定としておき、パケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３、ＣＹＰＢ０〜ＣＹＰＢ３を両方とも１から８まで順変化させる事により実現できる。
また、図２Ｂに示すカラム側パケットに選択するパターン信号Ｙ０〜Ｙ１５、Ｃ８〜Ｃ１６を固定とし、パケット選択信号ＣＹＰＢ０〜ＣＹＰＢ３の数値を１から８まで順変化させる動作と、図２Ａに示すローアドレス側パケットに選択するパターン信号Ｘ０〜Ｘ１５、Ｃ０〜Ｃ７を固定とし、パケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３の数値を１から８まで順変化させる動作を任意のサイクルずらして行う事により、ローアドレス側パケットとカラム側パケットの発生を任意のサイクルずらして発生する事が可能となる。１サイクルずらした例が図２のモード４の動作にあたる。
【００２９】
【発明の効果】
このように、この発明によればパケット選択信号をＣＹＰＡ０〜ＣＹＰＡ３とＣＹＰＢ０〜ＣＹＰＢ３のように複数種類とし、発生するパケット信号の種類によりパケット種類選択部ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈで、チャンネル毎にパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３とＣＹＰＢ０〜ＣＹＰＢ３のいずれかを選択し、データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈの各々には、チャンネル毎にパケット種類選択部ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈで選択したパケット選択信号を考慮したパターン選択データ群を記憶しておく事により、複数種類のパケットを全く独立に発生する事が可能となる。
【００３０】
また、パケット選択信号データ設定部ＰＤＳ−Ａ〜ＰＤＳ−Ｈは各々１種類のパケット選択信号に対応した領域だけ用意すれば良い事になり、これは、図１２、図１３に示すように各モード毎にパケット信号ＰＧ２とＰＧ４用としてペアで記憶領域を設けなくて済むため、メモリの容量を小さくできる利点が得られる。
尚、上述ではパケット種類選択部ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈにより、データ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｃにはパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３を選択し、データ選択制御部ＳＥＬ−Ｄ〜ＳＥＬ−Ｈにはパケット選択信号ＣＹＰＢ０〜ＣＹＰＢ３を選択するとしたが、パケット種類選択部ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈによるデータ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｈに対するパケット選択信号ＣＹＰＡ０〜ＣＹＰＡ３、ＣＹＰＢ０〜ＣＹＰＢ３の選択方法を変える事により、パケットを発生するピン数が異なる他の半導体メモリデバイスに対しても容易に対応可能である。
【００３１】
また、自由度は小さくなるが、パケット種類選択部ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈを設けず、データ選択制御部ＳＥＬ−Ａ〜ＳＥＬ−Ｃには固定的にパケット選択信号部ＣＹＰＡ０〜ＣＹＰＡ３、データ選択制御部ＳＥＬ−Ｄ〜ＳＥＬ−Ｈには固定的にパケット選択信号部ＣＹＰＢ０〜ＣＹＰＢ３を供給する構成でも実現可能である。
上述では２種類のパケットを発生する場合について説明したが、パケット信号の種類は２種類以上任意に採ることができる。発生するパケット信号の種類に応じて、パケット選択信号ＣＹＰの種類を設ければ良い。また、上述では、パケットを発生する半導体メモリ試験装置のチャンネル数を８として説明したが、パケットを発生する半導体メモリ試験装置のチャンネル数は任意に採る事ができる。パケットを発生する半導体メモリ試験装置のチャンネル数に応じて、パケット種類選択部ＰＣＯＮ、データ設定部ＰＤＳ、データ選択制御部ＳＥＬを設ければ良い。
【図面の簡単な説明】
【図１】この発明によるメモリ試験装置の一実施例を説明するためのブロック図。
【図２】この発明の動作を説明するためのタイミングチャート。
【図３】この発明によるメモリ試験装置に用いられるデータ設定部に用意する設定データの規模を説明するための図。
【図４】従来の技術を説明するためのブロック図。
【図５】パケット方式で入力信号を供給するメモリに定義されているパケット信号と、このパケット信号を生成する場合にパターン信号の割付けの例を説明するための図。
【図６】図５と同様の図。
【図７】パターン信号からローアドレス側のパケット信号を生成する過程を説明するためのタイミングチャート。
【図８】パターン信号からカラムアドレス側のパケット信号を生成する過程を説明するためのタイミングチャート。
【図９】図７に示したローアドレス側のパケット信号を生成するためにデータ設定部に設定した設定データ群を説明するための図。
【図１０】図８に示したカラムアドレス側のパケット信号を生成するためにデータ設定部に設定した設定データ群を説明するための図。
【図１１】従来の技術のパケット発生モードを説明するためのタイミングチャート。
【図１２】従来の技術でデータ設定部に用意する設定データの規模を説明するための図。
【図１３】図１２に示したデータ設定部の各記憶領域に記憶するデータの一例を示す図。
【符号の説明】
１１    パターン発生器
１１Ａ    パケット選択信号発生部
１２    プログラマブル・データ・セレクト部
１３    被試験デバイス
１４    論理比較部
１２Ａ〜１２Ｈ    パケット生成部
ＳＥＬ−Ａ〜ＳＥＬ−Ｈ    データ選択制御部
ＰＤＳ−Ａ〜ＰＤＳ−Ｈ    データ設定部
ＰＣＯＮ−Ａ〜ＰＣＯＮ−Ｈ    パケット種類選択部
【図１】
0004430801.tif 000002
【図２】
0004430801.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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