(57)【特許請求の範囲】
【請求項１】
シリコンで形成される基板上に、所望のパターンのレジスト層を形成するステップと、
レジスト層が形成された基板をエッチングして、柱体を形成するステップと、
前記柱体が形成された基板上に、導電性膜を形成するステップと、
前記導電性膜が形成された基板上に、絶縁材料を充填するステップと、
前記基板の面にて、前記柱体が露出するように、前記基板の面を研磨するステップと、を備えたことを特徴とする、表裏導通基板の製造方法。
【請求項２】
前記エッチングステップでは、異方性エッチングが行われることを特徴とする、請求項１に記載の表裏導通基板の製造方法。
【請求項３】
前記エッチングステップでは、前記柱体の端部が前記基板に連結した状態となるように前記エッチングが行われることを特徴とする、請求項１または２に記載の表裏導通基板の製造方法。
【請求項４】
前記絶縁材料は、セラミック粉末であることを特徴とする、請求項１に記載の表裏導通基板の製造方法。
【請求項５】
前記絶縁材料は、ガラス製材料であることを特徴とする、請求項１に記載の表裏導通基板の製造方法。
【請求項６】
前記柱体形成ステップでは、第一の柱体と、前記第一の柱体を囲むように形成される筒状の第二の柱体とが形成されることを特徴とする、請求項１に記載の表裏導通基板の製造方法。
【請求項７】
シリコンで形成される基板上に、所望のパターンのレジスト層を形成するステップと、
レジスト層が形成された基板をエッチングして、柱体を形成するステップと、
前記柱体が形成された基板上に、導電性膜を形成するステップと、
前記導電性膜が形成された基板上に、絶縁材料を充填するステップと、
前記絶縁材料が充填された基板の、前記柱体と前記基板とが連結していない側の面を、前記柱体が露出するように研磨するステップと、
前記基板の研磨された面上に、導電性膜を形成するステップと、
前記柱体と連結した前記基板を、前記柱体が露出するように除去するステップと、を備えたことを特徴とする表裏導通基板の製造方法。
【請求項８】
シリコンで形成される基板をエッチングして、前記基板上に連結する柱体を形成するステップと、
前記柱体の間に、絶縁材料を充填するステップと、
前記基板の両面で前記柱体が露出するように、前記基板及び前記絶縁材料を除去するステップと、を備えたことを特徴とする表裏導通基板の製造方法。
【請求項９】
前記表裏導通基板の製造方法において、
前記柱体上に導電性膜を形成するステップをさらに備え、
前記基板および前記絶縁材は、前記導電性膜が形成された後に除去されることを特徴とする、請求項８に記載に表裏導通基板の製造方法。
【請求項１０】
シリコンで形成される複数の柱体と、
前記柱体周囲に形成された導電性膜と、
前記柱体周囲に充填された絶縁材料と、を備えることを特徴とする、表裏導通基板。
【請求項１１】
前記柱体は、ＩＣＰエッチングを用いて形成されたことを特徴とする、請求項１０に記載の表裏導通基板。
【請求項１２】
シリコンで形成される柱体と、
前記柱体の周囲に形成された、前記第一の柱体と同心円の円筒体と、
前記柱体及び前記円筒体の周囲に形成された導電性膜と、
前記柱体周囲および前記柱体と前記円筒体との隙間に充填された絶縁材料と、を備えることを特徴とする、表裏導通基板。
【請求項１３】
シリコン基板をエッチングすることにより形成された複数の柱体と、
前記柱体の側面を被覆する導電性膜と、
前記複数の柱体の間を充填する絶縁材料層と、を供えることを特徴とする表裏導電基板。
【請求項１４】
シリコンにより形成され、その表面に導電性膜が形成されている第一の柱体と、
前記柱体と同心円に、前記柱体を囲むように形成され、その表面に導電性膜が形成されている第二の柱体と、
前記第一の柱体と前記第二の柱体との間を充填するように配置される絶縁層と、を備えたことを特徴とする表裏導電基板。
【請求項１５】
シリコン基板を異方性エッチングして、エッチングされたシリコン基板上にその一端部が連結する柱体を形成するステップと、
前記柱体の間に、絶縁材料を充填するステップと、
前記柱体に連結する前記シリコン基板を除去し、前記柱体の端面を露出させるステップと、を備えたことを特徴とする表裏導通基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表裏導通基板とその製造方法に関するもので、特に電子計算機等、ＬＳＩの高集積多端子化、装置の小型化等の要求に対応する高密度な表裏導通基板及びその製造方法に関するものである。
【０００２】
近年、電子機器に使用されるＬＳＩパッケージ、プリント配線板はＬＳＩ等の半導体部品の高集積化、多端子化に伴い、更なる高密度化が望まれている。
【背景技術】
【０００３】
ＬＳＩパッケージの場合、フェースダウンによってＬＳＩはセラミック基板や有機基板上に実装される。
更にそのセラミック基板や有機基板は半田ボールを介してプリント基板に実装される。
【０００４】
ＬＳＩが実装された第１の面（表面）と半田ボールが形成された第２の面（裏面）を電気的な導通を得るために、スルーホールが形成される。
このスルーホールをもったセラミック基板や樹脂基板を表裏導通基板という。
【０００５】
セラミック基板は、材料となるグリーンシートをパンチングにより穴あけし、スルーホールの表面やグリーンシート表面を銅メッキ処理した後、複数のグリーンシートを積層し、加圧し焼成することで製造される。
【０００６】
樹脂基板は、パターンニングされた銅張内層板をプリプレグと交互に積層し、加圧し焼成することで製造される。
この焼成時の温度はセラミック基板より低温である。
樹脂基板を製造した後、スルーホールをあけ、表面を銅メッキ処理する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
将来はますますの高密度実装に発展することが予想され、それに伴い基板に形成されるスルーホールの径は小さく、スルーホールのピッチはより狭まったものとなることが予想される。
【０００８】
しかしセラミック基板では、スルーホールピッチを狭めることに限界がある。
何故ならスルーホール形成時のパンチングは機械加工であるためパンチの送りピッチ量より狭まったスルーホールピッチにすることはできない。
【０００９】
有機基板も貫通スルーホール形成は、ドリルによる機械加工の穴あけ処理であるので、同様に送りピッチ量より狭まったスルーホールピッチにすることができない。
更に有機基板で使用するドリルを細く長くすることは穴あけ加工時にドリルが折れてしまう可能性がある。
これは貫通スルーホールがハイアスペクトであればあるほど顕著である。
なお、セラミック基板の穴あけ処理は薄いグリーンシート１枚単位の加工なので、ハイアスペクトな穴あけ処理ではない。
貫通スルーホールを形成した後のメッキ処理において、貫通スルーホールがハイアスペクトであればあるほど、メッキ液が貫通スルーホール内に侵入しづらく、よって貫通スルーホールの壁面が部分的にメッキされず、電気的導通の信頼性が低下する。
【００１０】
一方、薄膜積層技術を用いた薄膜回路を有するＭＣＭ（Ｍｕｌｔｉ  ＣｈｉｐＭｏｄｕｌｅ）では、ＬＳＩのバンプピッチを微細ピッチにすることは可能である。
しかし、その薄膜回路が形成されるベース基板には上記セラミック基板や樹脂基板が用いられていることから、スルーホールピッチを狭めることに同様の問題があった。
【００１１】
また、高密度実装を行うには、ノイズ対策も十分考慮しなければならない。
【００１２】
従って本発明の目的は、更なる高密度要求が可能な表裏導通基板およびその製造方法を提供することである。
【００１３】
また本発明の他の目的は、ノイズ対策を施した表裏導通基板およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上記目的は、エッチング可能な材料より構成される基板上に所望のパターンのレジスト層を形成するステップと、レジスト層が形成された基板をエッチングして柱状体を形成するステップと、前記柱状体が形成された基板上に導電性膜を形成するステップと、前記導電性膜が形成された基板上に絶縁材料を充填するステップと、前記基板の面にて前記柱状体が露出するように前記基板の面を研磨するステップと、を備えた表裏導通基板の製造方法により達成できる。上記エッチングステップでは、特に異方性エッチングを用いることができる。
【００１５】
また、エッチングステップでは、前記柱状体の端部が前記基板に連結した状態となるように前記エッチングが行われる。
【００１６】
一方、前記絶縁材料は、セラミック粉末あるいはガラス製材料を用いることができる。
【００１７】
さらに、前記柱状体形成ステップでは、第一の柱状体と、前記第一の柱状体を囲むように形成される筒状の第二の柱状体とが形成される。
【００１８】
この発明によれば、機械加工に変えて異方性エッチングにて処理することで、スルーホールのピッチが、穴あけ時のピッチ送り量に左右されることがない。
【００１９】
また、異方性エッチングを行うことでハイアスペクトなスルーホールを形成することができる。
【００２０】
この発明によればまた、導電部分を有する第１の柱体と、この第１の柱体を取り囲むようにグランドと接続された第２の柱体を配置し、これら柱を絶縁性材料で支持させることにより、同軸構造を構成することができる。
そしてこの第１の柱体と第２の柱体の距離を選択することでインピーダンス整合を行うことができる。
上記目的はまた、エッチング可能な材料より構成される基板上に所望のパターンのレジスト層を形成するステップと、レジスト層が形成された基板をエッチングして柱状体を形成するステップと、前記柱状体が形成された基板上に導電性膜を形成するステップと、前記導電性膜が形成された基板上に絶縁材料を充填するステップと、前記絶縁材料が充填された基板の前記柱状体と前記基板とが連結していない側の面を前記柱状体が露出するように研磨するステップと、前記基板の研磨された面上に導電層を形成するステップと、前記柱状体と連結した前記基板を前記柱状体が露出するように除去するステップと、を備えた表裏導通基板の製造方法により達成される。
一方、上記目的は、異方性エッチング可能な材料より構成される柱状体と、柱状体周囲に形成された導電膜層と、柱状体周囲に充填された絶縁材料と、を備える表裏導通基板により達成される。特に、異方性エッチング可能な材料はシリコンとすることができる。また、柱状体はＩＣＰエッチングを用いて形成することができる。
【００２１】
さらに、上記目的は、異方性エッチング可能な材料より構成される柱状体と、柱状体の周囲に形成された第一の柱状体と同心円の円筒体と、柱状体及び円筒体の周囲に形成された導電膜層と、柱状体周囲および柱状体と円筒体との隙間に充填された絶縁材料とを備える表裏導通基板により達成される。
【００２２】
上記目的は、シリコンにより形成された複数の柱状体と、柱状体の側面を被覆する導電膜層と、複数の柱状体の間を充填する絶縁材料層とを供える表裏導電基板、あるいは、シリコンにより形成されその表面に導電層が形成されている第一の柱状体と、柱状体と同心円に柱状体を囲むように形成されその表面に導電層が形成されている第二の柱状体と、第一の柱状体と第二の柱状体との間を充填するように配置される絶縁層とを備えた表裏導電基板により達成される。
【００２３】
さらにまた、上記目的は、シリコン基板を異方性エッチングして、エッチングされたシリコン基板上にその一端部が連結する柱状体を形成するステップと、柱状体の間に絶縁材料を充填するステップと、柱状体に連結するシリコン基板を除去し柱状体の端面を露出させるステップとを備えた表裏導通基板の製造方法により達成される。
【発明の効果】
【００２４】
以上説明したように本発明によれば、狭ピッチでハイアスペクトなスルーホールの形成が可能となり、高密度な表裏導通基板を提供することができる。
また、芯となる柱体の露出面に導電性膜を形成することで表裏導通の信頼性も向上する。
【００２５】
また、表裏導通基板にパッドが形成されることにより、半導体実装用基板に適用可能となるので、例えばＣＳＰ等の小型で且つ多端子の半導体部品の実装が可能となる。
【００２６】
また、表裏導通基板に薄膜層が形成されることによって回路配線数が増加しても、基板の表裏を接続するスルーホールの数も増やすことができるので、この表裏導通基板が搭載された電子機器における高速処理等の性能向上に寄与する。
【００２７】
また、熱膨張率の調整を行うこととなり、熱膨張率の差に伴う金属バンプとパッドとの接合部分に加わるストレスを軽減することができる。
【００２８】
また、表裏導通基板は、多層プリント配線板の内層板としてや、ＭＣＭ実装用のコア基板としても適用でき、汎用性が高い。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図を使って詳細に説明する。
（第１の実施の形態）図１は本発明の第１の表裏導通基板を示す図であり、同図（Ａ）はその断面図であり、同図（Ｂ）は上面図である。
符号１は表裏導通基板、符号２は柱体で、例えばシリコンを材料とする異方性結晶体である。
符号３は導電部分であって、柱体の周囲を覆った導電性膜である。
導電性膜は、例えばタングステン、モリブデン、プラチナ、金、銅等の中から適宜選択され、後述するセラミック性絶縁性材料の焼成温度より高い融点を有する導電性の金属であれば適宜選択可能である。
符号４は絶縁性基板で、第１の表裏導通基板１ではセラミック性絶縁性材料である。
このセラミック性絶縁材料は周知のセラミック基板を製造する際に使用されるものであれば、特に制限を受けるものではない。
【００３０】
図１（Ｂ）に示されるように、第１の表裏導通基板１に形成されるシリコン性の柱体２はマトリクス状に整列して配列されている。
しかしマトリクス配列に限定される訳ではなく、表裏導通基板１の表裏の導通を取る際に信号パターン数に応じて必要個数を形成すればよい。
【００３１】
次にこの第１の表裏導通基板１の製造方法について、図２と図３を用いて説明する。
図２は第１の表裏導通基板の製造手順を示す図（その１）であり、図３は第１の表裏導通基板の製造手順を示す図（その２）である。
【００３２】
まず、完成した表裏導通基板を構成するシリコン性柱体２の高さ以上の厚みを持ったシリコンウエハ２０を用意する。
（図２（Ａ））このシリコンウエハ２０の表面２０ａにレジストを塗布しスピンコートすることで、数十ミクロンの厚さを持ったレジスト膜を形成する。
次に露光・現像することにより所望のパターンのレジスト５として形成される。
（図２（Ｂ））図２（Ｃ）に示すように、レジスト５をマスクとしてシリコンウエハ２０を異方性エッチングし、ハイアスペクトな柱体２１を形成する。
この異方性エッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ  Ｃｕｐｌｉｎｇ  Ｐｌａｓｍａ）エッチング技術、あるいは光励起電解研磨技術等を用いることができる。
【００３３】
このＩＣＰエッチング技術や、光励起電解研磨技術は、小型ハードディスクドライブのフレーム形成時に使用される鋳型を製造する際その鋳型に微細な凹凸を形成する時に用いられる。
その他、シリコン性の半導体チップを高さ方向に積み重ねた三次元実装を行う際に上下方向の導通を取る為にシリコンチップに貫通穴を形成する時にも用いられる。
【００３４】
この異方性エッチングによりアスペクト比（径と高さの比）１００にも至る柱体２１を形成することが可能となる。
すなわち、柱径を１０μｍとした場合、高さ１ｍｍ、ピッチ２０μｍの柱体まで形成することができる。
なお、第１の実施の形態では一例として、柱体２１は、径２０μｍ、高さ０．６ｍｍ、ピッチ５０μｍにて説明する。
【００３５】
異方性エッチングは、シリコンウエハ２０の一部を残してなされる。
つまり複数の柱体２１を連結する連結部２２を残して異方性エッチングされる。
エッチングスピードは例えば１０μｍ／分と予め決まっているので、時間管理すれば適当な厚みを持たせた連結部２２を形成することができる。
異方性エッチングが終了すればレジスト５をエッチングにて剥離する。
【００３６】
図２（Ｄ）に示すように、柱体２１と連結部２２の表面に導電性膜３０を被覆させる。
被覆するためには、蒸着手法、メッキ手法等を使用することができる。
この導電性膜３０は絶縁性基板形成時の焼成温度より高い融点を有する導電性の金属である。
この導電性膜３０は、柱体２１がシリコンならばタングステンを選択することが好ましい。
シリコンとタングステンは熱膨張率が近いため、パッドがそれらの上に形成された時に、柱体２１と導電性膜３０の熱膨張率の差を原因とするパッドの剥離を防止することができる。
なお、第１の実施の形態では、一例としてタングステンを蒸着手法にて５μｍ析出した。
異方性エッチングを行って形成された柱体の露出面にメッキ手法を施すことで、ハイアスペクトなスルーホールを精度よく形成することができる。
これは、従来のスルーホールの中にエッチング液を流し入れるという技術思想から、芯となる柱体の露出面にメッキ処理を行うという技術思想に変更したためである。
つまり、スルーホールの径よりピッチ幅のほうが広いので、メッキ液が芯となる柱体の露出面に付着しやすくなり、よって、電気的導通の信頼性が低下することがなくなる。
メッキ手法に変えて蒸着手法の場合も同様である。
【００３７】
次に、導電性膜３０が被覆された柱体２１間に絶縁性材料４０を充填する。
すなわち、絶縁性材料４０を充填して、柱２１を材料４０により支持する。
絶縁性材料４０は周知のセラミック基板を製造する時に使用されるセラミック粉末であり、これを異方性エッチングされることで形成された柱体２１と連結部２２を被覆した導電性膜３０の上に供給する。
その後この絶縁性材料４０を加圧して所定温度で焼結することで図３（Ｅ）に示すように、導電性膜３０上に絶縁性基板が形成される。
この絶縁性基板の厚みは、導電性膜３０にて覆われた柱体２１の高さ以上に形成されるものである。
【００３８】
絶縁性材料はセラミック粉末の他、ガラス性材料でも適用可能である。
ある程度の流動性を持たせた溶融ガラス材料であれば、を導電性膜３０で被覆された柱体２１と連結部２２の上に供給することができる。
このため導電性膜３０はガラス性材料の融点より高い融点を有する導電性の金属であり、例えばタングステンである。
ガラス性材料の供給後はこのガラス性材料を凝固させることで絶縁性基板が形成される。
この絶縁性基板の厚みも、導電性膜３０にて覆われた柱体２１の高さ以上に形成されるものである。
【００３９】
その後、図３（Ｆ）に示すように、絶縁性基板を一点破線にて示されるところまで両面研磨する。
第１の表裏導通基板は第１の面と第２の面、つまり表裏面での導通を得なければならないので、表裏面に導電性膜を露出させることが必要である。
従って周知の研磨技術を用いて第１の面、例えば表面であれば絶縁性材料４０の一部４０ａと導電性膜の一部３０ａ及び柱体２１の一部２１ａまで研磨する。
その表面から見てシリコン性の柱体２１の周りを取り囲むようにタングステンの導電性膜３０が形成されたようになる。
一方、第２の面、例えば裏面であれば連結部２２と柱体２１の連結部付近と導電性膜３０ｂ及び絶縁性材料４０の一部４０ｂが研磨される。
その裏面から見てシリコン性の柱体２１の周りを取り囲むようにタングステンの導電性膜３０が形成されたようになる。
【００４０】
以上の工程を行うことで、図３（Ｇ）に示す、径３０μｍ、ピッチ５０μｍ、厚さ０．5ｍｍのスルーホールを持った表裏導通基板１が形成される次に第１の表裏導通基板をＩＣパッケージ用基板に適用した例を、図４を使って説明する。
図中５０は第１の表裏導通基板であり、５１はシリコン性の柱体であり、５２は柱体５１の周囲を被覆した例えばタングステンからなる導電性膜である。
そして柱体５１と導電性膜５２の組み合わせによって、基板の表裏を電気的に接続するための導通路、すなわちスルーホールとなる。
【００４１】
柱体５１と導電性膜５２とから構成されるスルーホールを覆った状態で表裏導通基板５０の第１の面、例えば表面５０ａにはパッド５３が形成される。
このパッド５３に、半導体部品５７の表面５７ａに形成された例えば半田や金等から適宜選択された金属バンプ５５を接合させることで、表裏導通基板５０上に半導体部品５７を実装させることができる。
なお、半導体部品５７と表裏導通基板５０との間には、金属バンプ５５とパッド５３の接合強度を補うため、あるいは空気中の水分の介入による腐食防止のため、熱硬化性あるいは光硬化性の絶縁性接着剤６０が封止剤として介在される。
【００４２】
一方、柱体５１と導電性膜５２とから構成されるスルーホールを覆った状態で表裏導通基板５０の第２の面、例えば裏面５０ｂにはパッド５４が形成される。
このパッド５４には半田あるいは金等から適宜選択された金属バンプ５６が形成される。
プリント板５９の表面５９ａにはパッド５８が金属バンプ５６の形成位置に対応して形成され、金属バンプ５６を溶融させることで、半導体部品５７が搭載された表裏導通基板５０をプリント板５９に搭載させることができる。
【００４３】
図５は、図４における変形例を示す図であり、図４と同一符号を付したものは同一対象物を示し、その説明は省略する。
【００４４】
図４の例では第１の表裏導通基板５０の上に直接半導体部品５７を実装した例を示したが、図５に示されるように、第１の表裏導通基板５０と半導体部品５７との間に薄膜層６１を介在させてもよい。
この薄膜層６１は、半導体部品５７と第１の表裏導通基板とを接続する配線パターンを微細なパターンとすることで高速伝送を可能にし、高密度配線を実現するものである。
この薄膜層６１は信号層や誘電体層との積層体による薄膜コンデンサ６２や抵抗体６３、薄膜層６１の多層構造に伴う層間接続体６４を有する。
【００４５】
第１の表裏導通基板５０に形成されたパッド５３と薄膜層６１の表面６１ａに形成されたパッド６６とは、上記信号層や層間接続体を経由して電気的に接続される。
薄膜層６１のパッド６６と半導体部品５７とは半田や金等から適宜選択された金属バンプ６７によって接合される。
【００４６】
図５に示すような薄膜層６１を介在させることにより、機能回路実装に伴う部品点数の減少や微細パターン形成等による高密度実装を行うことが可能となる。
（第２の実施の形態）図６乃至図８に示す第２の表裏導通基板は、先の第１の表裏導通基板にノイズ対策を施したものである。
ノイズ対策として同軸構造のケーブルを用いることが有効であることは広く知られている。
つまり、芯線とその周囲を取り巻く絶縁材、及びその絶縁材を取り巻く金属体による同軸構造において、絶縁材の誘電率と金属体までの距離を調整することで、ノイズの乗りにくい構造とすることができるものである。
【００４７】
この考え方を表裏導通基板に形成されるスルーホールに適用したものが第２の表裏導通基板である。
上記したようにシリコンのエッチング形状を決定するのはレジストのパターンであり、しかもこのレジストは任意に自由に選択することができる。
このレジストを選択することで、シリコンのエッチング形状を同軸構造適用可能な形状に加工することができる。
【００４８】
図６及び図７にその製造方法について説明する。
図６は本発明の第２の表裏導通基板を示す図（その１）であり、図７は本発明の第２の表裏導通基板を示す図（その２）であり、図８は第２の表裏導通基板の配線構造を示す図である。
【００４９】
図６（Ａ−１）に示すように、シリコンウエハ２０１に形成されるエッチング形状が、芯線となる柱体２０２とその柱体２０２の周囲を取り巻く円筒状の柱体２０４となるようなレジストを選択し、そのレジストをシリコンウエハ２０１の表面に形成し、異方性エッチングを行う。
ここまでは、先に説明した図２の工程（Ａ）乃至（Ｃ）の工程に基づいて行われる。
その結果、異方性エッチング後のシリコンウエハ２０１の底面２０１ａから隆起した柱体２０２と、その柱体２０２から所定距離の空間２０３を介して柱体２０４が形成される。
図６（Ａ−２）にその上面図を示し、図６（Ａ−１）はＡ−Ａ'断面図である。
【００５０】
レジストを剥離させた後、エッチング加工されたシリコンウエハ２０１の露出面、すなわち、柱体２０２の表面と柱体２０４の表面及び底面２０１ａの表面に、メッキ手法あるいは蒸着手法によって例えばタングステンによって構成させた導電部分となる導電性膜２０５を形成する。
この導電性膜形成は先に説明した図２の工程（Ｄ）に基づいて行われる。
【００５１】
導電性膜２０５が形成された後、セラミック基板製造時に使用される周知のセラミック粉末を、導電性膜が形成されたシリコンウエハ上にまぶす。
そして所定温度で焼結することで絶縁性基板が形成される。
これは先に説明した図３の工程（Ｅ）に基づいて行われる。
なお、絶縁性材料２０６はセラミック粉末の他、ガラス性材料でも適用可能である。
ある程度の流動性を持たせた溶融ガラス材料を導電性膜２０５で被覆されたところに供給させればよい。
供給後はガラス材材料を凝固させることで絶縁性基板が形成される。
【００５２】
その後、絶縁性基板を両面研磨し、表裏面に導電性膜２０５を露出させる。
この研磨工程は先に説明した図３の工程（Ｆ）に基づいて行われる。
【００５３】
ここまでの工程によって形成されたのが、図６（Ｂ−1）に示される第２の表裏導通基板２００である。
柱体２０２の表面を覆う導電性膜２０５と柱体２０４の表面を覆う導電性膜２０５及びそれら間に充填された絶縁性材料２０６によって同軸状のスルーホール２０７を形成することができる。
なお、図６（Ｂ−２）はその上面図を示し、図６（Ｂ−１）はＢ−Ｂ'断面図である。
【００５４】
次に図７（Ｃ−１）に示すように、研磨された第２の表裏導通基板２００の研磨面にパッド２０８とパッド２０９を形成する。
パッド２０８はＣ−Ｃ'断面図である図７（Ｃ−２）に示されるように、同軸構造の芯線に相当する柱体２０２の表面に、導電性膜２０５と電気的接続関係を持って形成される。
パッド２０９はＣ−Ｃ'断面図である図７（Ｃ−２）に示されるように、そのパッド２０８の周囲を取り囲んだ状態で且つ柱体２０４の表面に導電性膜２０５と電気的接続関係を持って形成されている。
【００５５】
第２の表裏導通基板２００に形成された同軸状のスルーホール２０７を有効なものにするには、信号線として使われる芯線に相当する柱体２０２の周囲を取り囲んだ柱体２０４をグランドに電気的に接続する必要がある。
このために図９に示すように、第２の表裏導通基板２００の上に信号パターン層２１１とグランドパターン層２１２とが絶縁層２１３によって積層された薄膜層を形成する。
そして、薄膜層に形成されたグランドパターン層２１２に、ＶＩＡと呼ばれる層間接続体２１０を介して、柱体２０４の露出面に被覆された導電性膜２０５と電気的に接続されたパッド２０９が接続される。
【００５６】
一方、薄膜層内のＶＩＡと呼ばれる層間接続体２１０と信号パターン層２１１を経由することによって、導電性膜が被覆された柱体２０２に接続されたパッド２０８からの信号は、薄膜層の最表面に引き出される。
【００５７】
第２の表裏導通基板によれば、絶縁体の誘電率と、同軸状のスルーホール２０７における図６（Ｂ−１）"ｄ"で示される絶縁性材料の距離を設定することで所望のインピーダンスの値に設定することができる。
インピーダンスの値が調整可能となることでノイズに強い表裏導通基板を提供することができる。
【００５８】
なお第２の表裏導通基板の説明において、スルーホールが一列配列になっている図６乃至図７を用いて説明したが、スルーホールの配列はこれに限定されるものではなく、信号配線数や配線経路形態等において適宜決定されるものである。
例えば、図１に示される第１の表裏導通基板のようにスルーホールがマトリクス状に配列されるものであってもよい。
（第３の実施の形態）図９及び図１０は第３の表裏導通基板を示す図であり、第２の表裏導通基板にて適用した同軸構造のスルーホールの変形例である。
第３の表裏導通基板も同軸構造のスルーホールを持った基板である。
【００５９】
第２の表裏導通基板に形成された同軸構造のスルーホールは、円筒状柱体２０４と、そのスルーホールと隣り合うスルーホールの円筒状の柱体２０４との隙間にはセラミックあるいはガラスからなる絶縁性材料２０６で支持されることで構成されていた。
しかし、第３の表裏導通基板では絶縁性材料２０６で支持させるのではなく、その隙間が発生しないようにシリコンが残るようにエッチング加工し、シリコンにてその隙間が実質的に埋まるようにしたものである。
【００６０】
図９（Ａ−１）に示すように、シリコンウエハ３０１に形成されるエッチング形状が、同軸構造の絶縁体が構成される部分３０３のみが除去されるようなレジストを選択し、そのレジストをシリコンウエハ３０１の表面に形成し、異方性エッチングを行う。
つまり、このエッチングにより、平坦なシリコンウエハ３０１に底面３０１ａを残して、くぼみが形成され、そのくぼみの中心に同軸構造の芯線に相当する柱体３０２が形成されることになる。
このくぼみが同軸構造の絶縁体が構成される部分３０３となる。
図９（Ａ−２）はその上面図であり、図９（Ａ−１）はＡ−Ａ'断面図である。
【００６１】
次に第２の表裏導通基板と同様に、図２の工程（Ｄ）、図３の工程（Ｅ）、図３の工程（Ｆ）に基づいた処理を行うことにより、シリコンウエハ３０１の表面に導電部分となる導電性膜３０６が被覆される。
絶縁性材料３０５の供給の後、両面研磨が行われ、図９（Ｂ−１）に示す、第３の表裏導通基板３００が形成される。
図９（Ｂ−２）はその上面図であり、図９（Ｂ−１）はＢ−Ｂ'断面図である。
【００６２】
第３の表裏導通基板３００にも、第２の表裏導通基板のパッド２０８と２０９に相当するパッドが形成される。
図１０（Ｃ−１）に示すように、同軸構造の芯線に相当する柱体３０２の表面を被覆する導電性膜３０６と電気的接続関係を持ったパッド３０８が形成される。
また、図１０（Ｃ−１）に示すように、そのパッド３０８と絶縁体３０５を除くシリコンブロック３０４、つまり研磨面には金属性のパターン３０９が一面に形成される。
【００６３】
第３の表裏導通基板３００における同軸構造のスルーホール３０７は、導電性膜３０６によって被覆された柱体３０２と、その周囲を取り囲む絶縁体３０５、及びシリコンブロック３０４の表面の被覆された導電性膜３０６によって構成される。
【００６４】
そして、第３の表裏導通基板３００に形成された同軸状のスルーホール３０７を有効にするため、つまり、パターン３０９をグランド層に電気的に接続するために、第２の表裏導通基板２００と同様に、信号パターン層とグランドパターン層とが絶縁層にて多層化された薄膜層を、第３の表裏導通基板に形成する。
そして、薄膜層に形成されたグランドパターン層にパターン３０９を層間接続体によって電気的に接続し、一方、信号パターン層にパッド３０８を層間接続体によって電気的に接続する。
複数の信号パターン層と層間接続体を経由することにより、導電性膜が被覆された柱体３０２に接続されたパッド３０８からの信号は、薄膜層の最表面に引き出される。
第３の表裏導通基板によれば、絶縁体の誘電率と、同軸状のスルーホール３０７における図９（Ｂ−１）"ｄ"で示される絶縁性材料の距離を設定することで所望のインピーダンスの値に設定することができる。
インピーダンスの値が調整可能となることでノイズに強い表裏導通基板を提供することができる。
さらに、第３の表裏導通基板では同軸構造のスルーホールの隙間をシリコンブロックで占めることにより、第２の表裏導通基板よりも絶縁性材料を減らすことができ、製造コストを抑えることができる。
【００６５】
なお、第３の表裏導通基板の説明において、スルーホールが一列配列になっている図１０乃至図１１を用いて説明したが、スルーホールの配列はこれに限定されるものではなく、信号配線数や配線経路形態等において適宜決定されるものである。
例えば、図１に示される第１の表裏導通基板のようにスルーホールがマトリクス状に配列されるものであってもよい。
（第４の実施の形態）第４の表裏導通基板を図１１乃至図１３を用いて説明する。
図１１は本発明の第４の表裏導通基板を示す図であり、同図（Ａ）はその断面図であり、同図（Ｂ）は上面図である。
符号７０は表裏導通基板であり、符号７５はスルーホールであり、壁面が例えば、銅、タングステンや、モリブデン、プラチナ、金等の中から適宜選択した導電部分となる導電性膜７１が膜形成されている。
本例では銅を被覆している。
【００６６】
このスルーホール７５が第４の表裏導通基板７０では図１１（Ｂ）に示すようにマトリクス状に配置されている。
ただしスルーホールの配置はマトリクス状に限定される訳ではなく、表裏導通基板１の表裏の導通を取る際に信号パターン数に応じて必要個数を形成すればよい。
【００６７】
符号７２は裏面に形成された導体層であり、例えば銅である。
符号７３は表面に形成された導体層であり、例えば銅である。
符号７４は樹脂絶縁材であり、例えばエポキシあるいはポリイミド等の有機樹脂材である。
導体層７２と導体層７３は図１１（Ｂ）に示すように、第４の表裏導通基板７０のスルーホール形成位置を除いた一面上に形成される。
【００６８】
次にこの第４の表裏導通基板７０の製造方法について、図１２と図１３を用いて説明する。
図１２は第４の表裏導通基板の製造手順を示す図（その１）であり、図１３は第４表裏導通基板の製造手順を示す図（その２）である。
【００６９】
第４の表裏導通基板の製法方法における図１２の工程（Ａ）乃至工程（Ｄ）迄は、第１の表裏導通基板の製造方法における図２の工程（Ａ）乃至工程（Ｄ）迄と同じであるのでその詳細な説明は省略する。
なお、図１２における、符号８０はシリコンウエハであり、図２の符号２０に相当する。
符号８０ａはシリコンウエハ８０の表面を示し、図２の符号２０ａに相当する。
符号８１はレジストであり、図２の符号５に相当する。
符号８２は柱体であり、図２の符号２１に相当する。
符号８３は連結部であり、図２の符号２２に相当する。
符号８４は導電性膜であり、図２の符号３０に相当する。
導電性膜８４は例えば銅の電気メッキ手法にて付着される。
【００７０】
次に、導電性膜８４が形成された柱体８２間を充填すべく、エポキシあるいはプリプレグ等の有機樹脂材７４０を塗布し、所定温度でベークし硬化させる。
よって図１３の工程（Ｅ）に示すように、導電性膜８４が形成された柱体８２を完全に覆った有機樹脂材７４０が形成される。
【００７１】
その後、図１３の工程（Ｆ）に示されるように、有機樹脂材７４０を一点破線にて示されたところまで片面研磨する。
その結果、図１３の工程（Ｇ）に示すように片面研磨面８５からはシリコンの柱体８２の一部８２ａと導電性膜８４の一部８４ａが露出する。
第４の表裏導通基板ではもう片面は研磨処理しない。
【００７２】
両面に導体層を形成するために、図１３の工程（Ｈ）に示すように、研磨面上に銅の導体層７３をメッキ手法あるいは蒸着手法にて形成する。
この導体層７３はシリコンの柱体８２が形成されたところ以外の研磨面の一面に形成される。
【００７３】
その後、図１３の工程（Ｉ）に示すように、エッチングにてシリコンを除去する。
このエッチングによってシリコンの連結部８３及び柱体８２が除去される。
またこのエッチングは異方性である必要はなく、等方性エッチングでもかまわない。
【００７４】
エッチングによって樹脂絶縁材７４の研磨されなかった面に導電性膜８４が導体層７２として形成される。
また、柱体８２の周囲を取り囲んでいた導電性膜８４がスルーホール７５の壁面に形成された導電体となり、これで表裏面の導通を取ることができる。
【００７５】
次に、第４の表裏導通基板を多層プリント配線板に適用した例を、図１４を用いて説明する。
この多層プリント配線板は、例えば各種半導体部品の実装基板として用いられる他、ドーターボードとなるプリント配線板の実装先となるマザーボードとしても用いられる。
【００７６】
第４の表裏導通基板９０は、両面に銅の導体層が形成されており、多層プリント配線板の内層板としてそれぞれ使用することができる。
その導体層９１は用途に応じて電源層やグランド層、あるいは信号パターン層に回路形成される。
複数の内層板となる第４の表裏導通基板の間にプリプレグ９２を交互に積層し所定温度でハードベークすることで両者が一体化され、多層プリント配線板が形成される。
なお、図１４の例では５枚の第４の表裏導通基板９０ａ〜９０ｅを４枚のプリプレグで積層して形成された多層プリント配線板である。
【００７７】
その後、多層プリント配線板を貫通する貫通穴をドリル等で形成した後、貫通穴の壁面を含み公知のメッキ手法にて導電メッキ膜９４処理を形成することで、スルーホール９３が形成される。
【００７８】
第４の表裏導通基板９０を多層プリント配線板の内層体とすることで内層での回路密度が格段に向上する。
更に、１枚当たりの回路密度が向上することによって積層数を減らすことができ、多層プリント配線板の製造歩留りを向上させる効果もある。
【００７９】
また、第４の表裏導通基板はＭＣＭ−Ｌ（Ｌ：Ｌａｍｉｎａｔｅの略）あるいはＭＣＭ−ＬＤ（ＬＤ：Ｌａｍｉｎａｔｅ  ａｎｄ  Ｄｅｐｏ−ｓｉｔの略）のコア基板としても適用することができる。
図１５はＭＣＭ−ＬＤのコア基板として適用した例を示す。
【００８０】
図１５に示すコア基板１００は、シリコンの柱体１０３とその柱体１０３の周囲を取り囲んだ導電性膜１０４によってスルーホールが構成され、そのスルーホール間を樹脂絶縁材１０５にて埋めた第４の表裏導通基板１０１の表裏面に配線層１０２が形成されている。
この配線層１０２は導体層１０９と絶縁層１０８が交互に積層され、第４の表裏導通基板１０１に形成されたスルーホールに形成されたパッド１０６に層間接続体であるＶＩＡ１０７を介して回路接続される。
薄膜層１０２の表面には、図示しない半導体部品が複数個実装される。
【００８１】
第４の表裏導通基板１０１をコア基板１００に適用することにより、表裏面に形成された薄膜層間の接続数を格段に増やすことができる。
更に、薄膜層間の接続数が増加することで、より高密度なコア基板を提供することができる。
【００８２】
また、第４の表裏導通基板１０１をＭＣＭ−ＬＤのコア基板１００に適用する場合は、シリコン性の柱体１０３はそのまま残しておいたほうが好ましい。
第１の理由として、柱体がそのまま残っていれば、スルーホールの上にパッド１０６を形成する際にシリコン性柱体１０３が土台の役割を果たし、パッド形成が良好となることである。
【００８３】
もし柱体がなくスルーホールが中空であると、真空吸着にてフィルム状の絶縁層１０８を張り付ける際、パッド１０６が変形することで、第４の表裏導通基板１０１と絶縁層１０８における密着性が低下する。
この密着性の低下は変形したパッドの近辺が特に顕著である。
この欠点を回避するのが第２の理由である。
【００８４】
この２つのことを解消するにはスルーホールの穴埋め処理を後工程として追加しなければならないが、柱体をわざと残すことで後工程として必要となるであろう穴埋め処理を省略することができる。
柱体をわざと残すには、予め決まっているエッチングスピードを考慮した上で、エッチング時間の調整を行うことで達成される。
【００８５】
一方、第４の表裏導通基板においては、実装される半導体部品と熱膨張率の差に伴う膨張率調整の為に、エポキシあるいはポリイミド等の樹脂絶縁材料の中にシリカと呼ばれる酸化シリコン（ＳｉＯ2）や酸化アルミナ（Ａｌ2Ｏ3）を適量混合させると都合がよい。
【００８６】
図１６は表裏実装基板に熱膨張率調整材を混入させた状態を示す。
第４の表裏導通基板４００には半田や金等の金属バンプ４０２を介して半導体部品４０１が実装されている。
特にベアチップ等の半導体部品４０１はシリコンベースに回路形成されているので、エポキシあるいはポリイミド等の表裏導通基板とは熱膨張率が異なる。
この相違による応力は金属バンプとパッドとの接合部分に集中し、パッドの剥離やクラック等が発生することで接続の信頼性が低下する。
【００８７】
これを回避するために第４の表裏導通基板４００を構成する樹脂絶縁材料の中に酸化シリコン４０４や酸化アルミナ４０５を混入させる。
それにより、シリコンの熱膨張率に表裏導通基板の熱膨張率を近づけることができるので、熱膨張率の差に伴う不都合を回避することができる。
【００８８】
なお、この酸化シリコンと酸化アルミナは両者を共に樹脂絶縁材料の中に混入させてもよく、どちらか一方を混入させてもよい。
また酸化シリコンや酸化アルミナは膨張率調整の役割を持つと共に、樹脂絶縁材料の粘度調整としての役割も併せ持つ。
（付記１）  異方性エッチング可能な材料から構成され、少なくとも第１の面と第２の面とを導通させる導電部分を有する複数の柱体と、該複数の柱体を支持する絶縁性基板と、から構成されることを特徴とする表裏導通基板。
（付記２）  前記導通部分は、前記柱体の表面を被覆した導電性膜であることを特徴とする付記１記載の表裏導通基板。
（付記３）  前記絶縁性基板は、セラミック材料、ガラス材料、有機樹脂材のいずれかの材料から構成され、前記導電部分は、該絶縁性材料の焼成温度あるいは前記絶縁性材料の融点より高い融点を有する金属であることを特徴とする付記１記載の表裏導通基板。
（付記４）  少なくとも第１の面には半導体部品を実装するためのパッドが形成されたことを特徴とする付記１記載の表裏導通基板。
（付記５）  少なくとも第１の面に、配線パターン層と絶縁層から構成された薄膜層が形成されたことを特徴とする付記１記載の表裏導通基板。
（付記６）  前記絶縁性材料は、実装される半導体部品と当該絶縁性材料との熱膨張率の差を吸収する材料が混合されていることを特徴とする付記１記載の表裏導通基板。
（付記７）  異方性エッチング可能な材料から構成され、少なくとも第１の面と第２の面とを導通させる導電部分を有する第１の柱体と、該第１の柱体の周囲を取り囲んだ状態で離間していると共に、グランドと接続された導電部分を有する第２の柱体と、該第１の柱体と該第２の柱体を支持する絶縁性材料と、から構成されたことを特徴とする表裏導通基板。
（付記８）  少なくとも一方の面に形成されると共に、信号パターン層とグランド層を有する薄膜層をさらに備え、前記第１の柱体の導電部分は該信号パターンと電気的に接続され、且つ該第２の柱体の導電部分は該グランド層と電気的に接続されていることを特徴とする請求項８記載の表裏導通基板。
（付記９）  前記第２の柱体は、前記所定離間した領域を除く領域に位置することを特徴とする付記８記載の表裏導通基板。
（付記１０）  異方性エッチング処理によって、少なくとも第１の面と第２の面とを導通させる導電部分を有する複数の柱体を形成する工程と、該複数の柱体間を絶縁性材料で充填させる工程と、を有することを特徴とする表裏導通基板の製造方法。
（付記１１）  前記絶縁性材料の充填工程後、第１の面と第２の面とを研磨する工程を更に有することを特徴とする付記１０記載の表裏導通基板の製造方法。
（付記１２）  前記異方性エッチング工程では、前記複数の柱体が連結されるよう、当該エッチングされる材料の一部を残すことを特徴とする付記１０記載の表裏導通基板の製造方法。
（付記１３）  異方性エッチング可能な材料から構成され、少なくとも第１の面と第２の面とを導通させる導電部分を有する複数の柱体と、該複数の柱体を支持する絶縁性材料と、から構成された内層板を備え、該内層板を複数枚積み重ねることで構成されたことを特徴とする多層プリント配線板。
（付記１４）  異方性エッチング可能な材料から構成され少なくとも第1の面と第2の面とを導通させる導電部分を有する複数の柱体と、該複数の柱体を充填する絶縁性基板と、から構成された表裏導通基板と、該表裏導通基板に実装された半導体部品と、を有することを特徴とするプリント板ユニット。
【００８９】
また、同軸構造のスルーホールの形成が可能となり、第１の柱体と第２の柱体間の距離を調整することで、従来できなかったインピーダンスの調整が可能となり、この表裏導通基板が搭載された電子機器における性能の向上に寄与する。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の表裏導通基板を示す図である。
【図２】第１の表裏導通基板の製造手順を示す図（その１）である。
【図３】第１の表裏導通基板の製造手順を示す図（その２）である。
【図４】第１の表裏導通基板をＩＣパッケージ用基板に適用した例を示す図である。
【図５】図４における変形例を示す図である。
【図６】本発明の第２の表裏導通基板を示す図（その１）である。
【図７】本発明の第２の表裏導通基板を示す図（その２）である。
【図８】第２の表裏導通基板の配線構造を示す図である。
【図９】本発明の第３の表裏導通基板を示す図（その１）である。
【図１０】本発明の第３の表裏導通基板を示す図（その２）である。
【図１１】本発明の第４の表裏導通基板を示す図である。
【図１２】第４の表裏導通基板の製造手順を示す図（その１）である。
【図１３】第４の表裏導通基板の製造手順を示す図（その２）である。
【図１４】第４の表裏導通基板を多層プリント配線板に適用した例を示す図である。
【図１５】第４の表裏導通基板をコア基板に適用した例を示す図である。
【図１６】表裏導通基板に熱膨張率調整材を混入させた状態を示す図である。
【符号の説明】
【００９１】
１  表裏導通基板
２  柱体
３  導電性膜
４  絶縁性基板
５  レジスト
【図１】
0004407702.tif 000002
【図２】
0004407702.tif 000003
【図３】
0004407702.tif 000004
【図４】
0004407702.tif 000005
【図５】
0004407702.tif 000006
【図６】
0004407702.tif 000007
【図７】
0004407702.tif 000008
【図８】
0004407702.tif 000009
【図９】
0004407702.tif 000010
【図１０】
0004407702.tif 000011
【図１１】
0004407702.tif 000012
【図１２】
0004407702.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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