(57)【特許請求の範囲】
【請求項１】
素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、
該複数の活性領域に直交し,行方向に延伸する複数のワード線群と、
前記複数のワード線群の内の一対のワード線群の間に形成され,前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され,前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記活性領域と前記ワード線群の交差部に配置されるメモリセルトランジスタ及び前記活性領域と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に配置され,前記活性領域と接続するビット線コンタクトと、
前記一対のビット線側選択ゲート線の間に前記複数の活性領域に対応して前記行方向に複数個配置され、前記各活性領域にそれぞれ接続された複数のビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に前記行方向に複数個配置され、前記行方向の幅寸法が前記ビット線コンタクトの前記行方向の幅寸法より大なる形状を有し、それぞれ隣接する活性領域に跨って配置された複数のソース線コンタクトと
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
素子分離領域で互いに分離され、列方向に延伸する複数の活性領域と、
該複数の活性領域に直交し、行方向に延伸する複数のワード線群と、
前記複数のワード線群の内の一対のワード線群の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記活性領域と前記ワード線群の交差部に配置されるメモリセルトランジスタ及び前記活性領域と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に前記複数の活性領域に対応して前記行方向に複数個配置され、前記各活性領域にそれぞれ接続された複数のビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に前記行方向に複数個配置され、前記行方向の幅寸法が前記ビット線コンタクトの前記行方向の幅寸法より大なる形状を有し、それぞれ連続する３つの活性領域に跨って配置複数のソース線コンタクトとを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
素子分離領域で互いに分離され、列方向に延伸する複数の活性領域と、
該複数の活性領域に直交し、行方向に延伸する複数のワード線群と、
前記複数のワード線群の内の一対のワード線群の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記活性領域と前記ワード線群の交差部に配置されるメモリセルトランジスタ及び前記活性領域と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に前記複数の活性領域に対応して前記行方向に複数個配置され、前記各活性領域にそれぞれ接続された複数のビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に前記行方向に複数個配置され、前記行方向の幅寸法が前記ビット線コンタクトの前記行方向の幅寸法より大なる形状を有し、それぞれ連続する４つの活性領域に跨って配置された複数のソース線コンタクトとを備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に係り、特にソース線コンタクトＣＳの配置に特徴を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、半導体基板上に、絶縁膜を介して電荷蓄積を目的とするフローティングゲート電極層と、コントロールゲート電極層が積層形成された「スタックゲート構造」を有している。複数個のメモリセルトランジスタを、隣接するメモリセルトランジスタ同士でソース領域若しくはドレイン領域を共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。
【０００３】
ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリセルトランジスタの制御ゲートは、同一の制御ゲート線に接続される。
【０００４】
個々のＮＡＮＤセルユニットに電流を流すために、ビット線及びソース線を接続するためのコンタクトがＮＡＮＤセルユニット両端に形成される。コンタクト占有面積の削減のために、1つのコンタクトを隣接する２つのＮＡＮＤセルユニットで共有するような配置が通常用いられる。従って、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに対してＮＡＮＤセルユニットは折り返した配置となる。ビット線コンタクトＣＢ及びソース線コンタクトＣＳは隣接するＮＡＮＤセルユニットの選択ゲートトランジスタ間に形成される。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭでは、活性領域とビット線との間のビット線コンタクトＣＢをとる場合、ビット線コンタクトＣＢの短辺方向の寸法が最も微細な寸法となるため、ビット線コンタクトＣＢの長辺方向の寸法を長くすることが必要となる。そのため、ビット線コンタクトＣＢをとる側のＣＢコンタクト近傍領域における選択ゲート線ＳＧＤ−ＳＧＤ間隔は、ビット線コンタクトＣＢと接触しない程度に広く配置する必要がある。
【０００６】
一方、ソース線コンタクトＣＳをとる側のＣＳコンタクト近傍領域では、ＣＢコンタクト近傍領域とは異なり、隣接するソース線コンタクトＣＳを互いに絶縁させる必要がない。そのためビット線コンタクトＣＢのように長辺方向の寸法を伸ばす必要がなく、選択ゲート線ＳＧＳ−ＳＧＳ間を縮小することが可能となる。
【０００７】
このような場合のソース線コンタクトＣＳとして、長い溝上のコンタクトを形成する方法があるが、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないという問題がある。
【０００８】
ＮＡＮＤ型フラッシュメモリにおいて、活性領域上に形成するソース線コンタクトＣＳを一つおきにずらして配置する構成例については、既に開示されている（例えば、特許文献１参照。）。
【特許文献１】特開平１０−１８９９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、不揮発性半導体記憶装置のソース線コンタクトＣＳの配置構成を工夫することによって、加工マージンを確保でき、メモリセルアレイの微細化・高集積化・加工容易性を実現する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、（イ）素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、（ロ）複数の活性領域に直交し,行方向に延伸する複数のワード線群と、（ハ）複数のワード線群の内の一対のワード線群の間に形成され,ワード線群に平行に配列される一対のビット線側選択ゲート線と、（ニ）一対のワード線群に隣接するワード線群との間に形成され,ワード線群に平行に配列される一対のソース線側選択ゲート線と、（ホ）活性領域とワード線群の交差部に配置されるメモリセルトランジスタ及び活性領域と選択ゲート線の交差部に配置される選択ゲートトランジスタと、（へ）前記一対のビット線側選択ゲート線の間に前記複数の活性領域に対応して前記行方向に複数個配置され、前記各活性領域にそれぞれ接続された複数のビット線コンタクトと、（ト）前記一対のソース線側選択ゲート線の間に前記行方向に複数個配置され、前記行方向の幅寸法が前記ビット線コンタクトの前記行方向の幅寸法より大なる形状を有し、それぞれ隣接する活性領域に跨って配置された複数のソース線コンタクトと備えた不揮発性半導体記憶装置が提供される。
【００１１】
本発明の他の態様によれば、（イ）素子分離領域で互いに分離され,列方向に延伸する複数の活性領域と、（ロ）複数の活性領域に直交し,行方向に延伸する複数のワード線群と、（ハ）複数のワード線群の内の一対のワード線群の間に形成され,ワード線群に平行に配列される一対のビット線側選択ゲート線と、（ニ）一対のワード線群に隣接するワード線群との間に形成され、ワード線群に平行に配列される一対のソース線側選択ゲート線と、（ホ）活性領域とワード線の交差部に配置されるメモリセルトランジスタ及び活性領域と選択ゲート線の交差部に配置される選択ゲートトランジスタと、（へ）一対のビット線側選択ゲート線の間に配置され,活性領域と接続するビット線コンタクトと、（ト）一対のソース線側選択ゲート線の間に配置され,活性領域と接続するソース線コンタクトとを備え、ソース線コンタクトは、行方向の幅以下だけ列方向にピッチをずらして配置される不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１２】
本発明の不揮発性半導体記憶装置によれば、ソース線コンタクトＣＳの配置構成を工夫することによって、加工マージンを確保でき、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して、本発明の第１乃至第１０の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
また、以下に示す第１乃至第１０の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
以上の説明では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを取り上げて説明したが、ソース線コンタクトＣＳが一列に並んで配置される回路構成を有するＡＮＤ型、ＮＯＲ型、或いは２トランジスタ／セル方式型、３トランジスタ／セル型等による他の動作方式のメモリについても、ソース線コンタクトＣＳを形成する領域における微細化及び加工のマージンの確保は、非常に重要な課題である。
【００１６】
[第１の実施の形態] 
（平面パターン構造）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成図を示す。図１には、ＣＢコンタクト近傍領域２と、ＣＳコンタクト近傍領域４における模式的平面パターン構成が示されている。ＣＢコンタクト近傍領域２におけるビット線コンタクトＣＢの配置構成は、以下に説明する第１乃至第６の実施の形態において共通である。一方、ＣＳコンタクト近傍領域４におけるソース線コンタクトＣＳの配置構成は、以下に説明する第１乃至第６の実施の形態においてそれぞれ異なった特徴を有する。
【００１７】
図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＣＢコンタクト近傍領域における模式的平面パターン構成図を示す。
【００１８】
更に、図６は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域４における模式的平面パターン構成図を示す。
【００１９】
ＮＡＮＤ型ＥＥＰＲＯＭでは、図１乃至図２に示すように、活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…に電気的に接続するビット線コンタクトＣＢを配置する場合、ビット線コンタクトＣＢの短辺方向の寸法Ｓが最も微細な寸法となるため、ビット線コンタクトＣＢの長辺方向の寸法Ｔを長くすることが必要となる。そのため、ビット線コンタクトＣＢをとる側のＣＢコンタクト近傍領域２における選択ゲート線ＳＧＤ−ＳＧＤ間隔は、ビット線コンタクトＣＢと接触しない程度に広く配置する必要がある。
【００２０】
一方、ソース線コンタクトＣＳをとる側のＣＳコンタクト近傍領域４では、ＣＢコンタクト近傍領域２とは異なり、隣接するソース線コンタクトＣＳを互いに絶縁させる必要がない。そのためビット線コンタクトＣＢのように長辺方向の寸法Ｔを伸ばす必要がなく、選択ゲート線ＳＧＳ−ＳＧＳ間を縮小することが可能となる。
【００２１】
このような場合のソース線コンタクトＣＳとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトＣＳを、穴状でかつ相対的に大きなサイズをもって形成している。具体的には、図６に示すように、最小のライン・アンド・スペースで配置される素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…のパターン上において、ソース線コンタクトＣＳは、隣接する２本の活性領域に跨る程度の行方向の寸法Ｘ１を備える。ここで、列方向の寸法Ｙ１は、Ｘ１と等しいか、Ｘ１よりも短く形成する。選択ゲート線ＳＧＳ−ＳＧＳ間を縮小する上では、列方向の寸法Ｙ１は短く設定することが望ましいからである。これに対して、行方向の寸法Ｘ１は、最小線幅に対応するＳＴＩの幅よりも長く設定することで、隣接する２本の活性領域に跨るように配置することができる。
【００２２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１,図２及び図６に示すように、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード群の内の一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の間に形成され、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ線群との間に形成され,ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタ及び活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と選択ゲート線ＳＧＤ,ＳＧＳの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線ＳＧＤの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するビット線コンタクトＣＢと、一対のソース線側選択ゲート線ＳＧＳの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するソース線コンタクトＣＳとを備える。ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内,隣接する２本の活性領域に共通に接続して配置される。
【００２３】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍より小さい。
【００２４】
（素子断面構造）
図３乃至図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のビット線コンタクトＣＢ近傍の模式的断面構造例である。図３は、図２のＩ−Ｉ線に沿う模式的断面構造図、図４は、図２のＩＩ−ＩＩ線に沿う模式的断面構造図、図５は、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図をそれぞれ示している。図２において、Ｉ−Ｉ線は、活性領域ＡＡ２上における列方向に沿う切断線を表し、ＩＩ−ＩＩ線は、活性領域ＡＡ３とＡＡ４の間の素子分離領域上における列方向に沿う切断線を表し、ＩＩＩ−ＩＩＩ線は、選択ゲート線ＳＧＤの間における行方向に沿う切断線を表す。
【００２５】
図７乃至図９は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトＣＳ近傍の模式的断面構造例である。図７は、図６のＩＶ−ＩＶ線に沿う模式的断面構造図、図８は、図６のＶ−Ｖ線に沿う模式的断面構造図、図９は、図６のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。図６において、ＩＶ−ＩＶ線は、活性領域ＡＡ２上における列方向に沿う切断線を表し、Ｖ−Ｖ線は、活性領域ＡＡ３とＡＡ４の間の素子分離領域上における列方向に沿う切断線を表し、ＶＩ−ＶＩ線は、選択ゲート線ＳＧＳ間における行方向に沿う切断線を表す。
【００２６】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタは、例えば、図３及び図７に示すように、半導体基板１０と、半導体基板１０内に形成されたｎウェル領域１４及びｐウェル領域１２と、半導体基板１０上に配置されたトンネル絶縁膜２０と、トンネル絶縁膜２０上に配置されるフローティングゲート電極層５０と、フローティングゲート電極層５０上に配置されたゲート間絶縁膜２５と、ゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。第２コントロールゲート電極層４６はワード線に対応することから、金属シリサイド膜５３はワード線を構成する。金属シリサイド膜５３上には、バリア絶縁膜２９が形成され、更にバリア絶縁膜２９上には、層間絶縁膜６８が堆積されている。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ2）,ニッケルシリサイド（ＮｉＳｉ2）等の種々の金属シリサイドを用いることができる。
【００２７】
図３及び図７に示すように、隣接するメモリセルトランジスタの第１／第２コントロールゲート電極層４８／４６間はゲート間埋め込み絶縁膜２６,ライナー絶縁膜２７及び層間絶縁膜２８で埋め込まれる。
【００２８】
更に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、例えば、図３及び図７に示すように、半導体基板１０と、半導体基板１０内に形成されたｎウェル領域１４及びｐウェル領域１２と、半導体基板１０上に配置されたトンネル絶縁膜２０と、トンネル絶縁膜２０上に配置されるフローティングゲート電極層５０と、フローティングゲート電極層５０上に配置され，開口部を備えるゲート間絶縁膜２５と、開口部を備えるゲート間絶縁膜２５上に配置された第１コントロールゲート電極層４８と、第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６と、第２コントロールゲート電極層４６の上部に電気的に接触する金属シリサイド膜５３とを備える。金属シリサイド膜５３上には、バリア絶縁膜２９が形成され、更にバリア絶縁膜２９上には、層間絶縁膜６８が堆積されている。フローティングゲート電極層５０と第１コントロールゲート電極層４８はゲート間絶縁膜２５の開口部を介して電気的に接続される。従って、フローティングゲート電極層５０，フローティングゲート電極層５０に接続された第１コントロールゲート電極層４８，第１コントロールゲート電極層４８上に配置された第２コントロールゲート電極層４６，第２コントロールゲート電極層４６上に配置された金属シリサイド膜５３はいずれも電気的に共通となり、選択ゲートトランジスタのゲート電極となり、ワード線に平行に配置される選択ゲート線ＳＧＤ,ＳＧＳを構成する。
【００２９】
図３及び図４に示すように、隣接する選択ゲートトランジスタの第１／第２コントロールゲート電極層４８／４６間はゲート側壁絶縁膜７５,ライナー絶縁膜２７及び層間絶縁膜２８で埋め込まれる。
【００３０】
更に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトＣＢは、例えば、図３及び図５に示すように、ｎソース／ドレイン拡散層３４及びｎ+ソース／ドレイン拡散層３２上に形成される。即ち、図３及び図５に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜６８, バリア絶縁膜２９, 層間絶縁膜２８及びライナー絶縁膜２７を除去することによって、ｎソース／ドレイン拡散層３４及びｎ+ソース／ドレイン拡散層３２上に、ビット線コンタクト（ＣＢ）プラグ６３を形成する。
【００３１】
図５に示すように、ビット線コンタクトＣＢの短辺方向の寸法Ｓは、活性領域の幅に実質的に等しい。ビット線コンタクトＣＢは、互いに絶縁されていることが必要である。図３に示すように、ビット線コンタクトＣＢの長辺方向の寸法Ｔは、短辺方向の寸法Ｓに比べ充分に長く設定することができる。
【００３２】
更に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトＣＳは、例えば、図８及び図９に示すように、隣接するｎソース／ドレイン拡散層３４上に跨って形成される。即ち、図８及び図９に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜６８, バリア絶縁膜２９, 層間絶縁膜２８及びライナー絶縁膜２７を除去することによって、隣接するｎソース／ドレイン拡散層３４上に跨って、ソース線コンタクト（ＣＳ）プラグ６２を形成する。
【００３３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、ソース線コンタクトＣＳを、隣接するｎソース／ドレイン拡散層３４上に跨って配置することによって、ソース線コンタクトＣＳの加工マージンを確保できる。また、選択ゲート線ＳＧＳ−ＳＧＳ間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【００３４】
[第２の実施の形態]
図１０は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図を示し、図１１は、図１０のＩＶ−ＩＶ線に沿う模式的断面構造図、図１２は、図１０のＶ−Ｖ線に沿う模式的断面構造図、図１３は、図１０のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。
【００３５】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図１０に示すように、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード群の内の一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の間に形成され、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ線群との間に形成され,ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタ及び活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と選択ゲート線ＳＧＤ,ＳＧＳの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線ＳＧＤの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するビット線コンタクトＣＢと、一対のソース線側選択ゲート線ＳＧＳの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するソース線コンタクトＣＳとを備える。ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、隣接する２本の活性領域に共通に接続して配置される。
【００３６】
或いは又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍に等しい。
【００３７】
ソース線コンタクトＣＳとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトＣＳを、穴状でかつ相対的に大きなサイズをもって形成している。具体的には、図１０に示すように、最小のライン・アンド・スペースで配置される素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…のパターン上において、ソース線コンタクトＣＳは、活性領域２本分程度の大きめのコンタクトとして形成する。隣接する２本の活性領域に充分に跨る程度の行方向の寸法Ｘ２として、図１０の例では、活性領域の行方向の幅の約２倍の寸法を備える。ここで、列方向の寸法Ｙ２は、Ｘ２と等しいか、Ｘ２よりも短く形成する。選択ゲート線ＳＧＳ−ＳＧＳ間を縮小する上では、列方向の寸法Ｙ２は短く設定することが望ましい。
【００３８】
最小線幅のライン・アンド・スペースで素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…が配置される場合には、行方向の寸法Ｘ２は、最小線幅の約２倍に設定することで、隣接する２本の活性領域に充分に跨るように配置することができる。
【００３９】
（素子断面構造）
図１１乃至図１３は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトＣＳ近傍の模式的断面構造例である。図１１は、図１０のＩＶ−ＩＶ線に沿う模式的断面構造図、図１２は、図１０のＶ−Ｖ線に沿う模式的断面構造図、図１２は、図１０のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。図１０において、ＩＶ−ＩＶ線は、活性領域ＡＡ２上における列方向に沿う切断線を表し、Ｖ−Ｖ線は、活性領域ＡＡ３とＡＡ４の間の素子分離領域上における列方向に沿う切断線を表し、ＶＩ−ＶＩ線は、選択ゲート線ＳＧＳ間における行方向に沿う切断線を表す。
【００４０】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタの構成は、第１の実施の形態と同様であるため、説明を省略する。
【００４１】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタの構成は、第１の実施の形態と同様であるため、説明を省略する。
【００４２】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトＣＢは、第１の実施の形態と同様に形成されるため、説明は省略する。
【００４３】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトＣＳは、例えば、図１１乃至図１３に示すように、行方向の寸法Ｘ２として最小線幅の約２倍の寸法を備え、隣接するｎソース／ドレイン拡散層３４上に充分に跨って形成される。即ち、図１１及び図１３に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜６８, バリア絶縁膜２９, 層間絶縁膜２８及びライナー絶縁膜２７を除去することによって、隣接するｎソース／ドレイン拡散層３４上に充分に跨って、ソース線コンタクト（ＣＳ）プラグ６２を形成する。
【００４４】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法Ｘ２として最小線幅の約２倍の寸法を備えるソース線コンタクトＣＳを、隣接するｎソース／ドレイン拡散層３４上に充分に跨って配置することによって、ソース線コンタクトＣＳの加工マージンを確保できる。また、選択ゲート線ＳＧＳ−ＳＧＳ間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【００４５】
[第３の実施の形態]
図１４は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図を示し、図１５は、図１４のＩＶ−ＩＶ線に沿う模式的断面構造図、図１６は、図１４のＶ−Ｖ線に沿う模式的断面構造図、図１７は、図１４のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。
【００４６】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図１４に示すように、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード群の内の一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の間に形成され、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ線群との間に形成され,ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタ及び活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と選択ゲート線ＳＧＤ,ＳＧＳの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線ＳＧＤの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するビット線コンタクトＣＢと、一対のソース線側選択ゲート線ＳＧＳの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するソース線コンタクトＣＳとを備える。ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、隣接する３本の活性領域と共通に接続して配置される。
【００４７】
或いは又、本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳの行方向の幅Ｘ３は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の３倍より大きく、４倍以下である。
【００４８】
ソース線コンタクトＣＳとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトＣＳを、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、３本の活性領域と接触して配置する。具体的には、図１４乃至図１７に示すように、最小のライン・アンド・スペースで配置される素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…のパターン上において、ソース線コンタクトＣＳは、活性領域３本分程度に跨る大きめのコンタクトとして形成する。隣接する３本の活性領域に充分に跨る程度の行方向の寸法Ｘ３として、図１４の例では、活性領域の行方向の幅の３倍より大きく、４倍以下の寸法を備える。ここで、列方向の寸法Ｙ３は、Ｘ３よりも充分に短く、例えば、最小線幅に等しい寸法で形成する。選択ゲート線ＳＧＳ−ＳＧＳ間を縮小する上では、列方向の寸法Ｙ３は短く設定することが望ましい。
【００４９】
最小線幅のライン・アンド・スペースで素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…が配置される場合には、行方向の寸法Ｘ３は、最小線幅の３倍より大きく、４倍以下に設定することで、隣接する３本の活性領域に充分に跨るように配置することができる。
【００５０】
（素子断面構造）
図１５乃至図１７は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトＣＳ近傍の模式的断面構造例である。図１５は、図１４のＩＶ−ＩＶ線に沿う模式的断面構造図、図１６は、図１４のＶ−Ｖ線に沿う模式的断面構造図、図１７は、図１４のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。図１４において、ＩＶ−ＩＶ線は、活性領域ＡＡ２上における列方向に沿う切断線を表し、Ｖ−Ｖ線は、活性領域ＡＡ３とＡＡ４の間の素子分離領域上における列方向に沿う切断線を表し、ＶＩ−ＶＩ線は、選択ゲート線ＳＧＳ間における行方向に沿う切断線を表す。
【００５１】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタは、第１の実施の形態と同様に形成されるため、説明を省略する。
【００５２】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタは、第１の実施の形態と同様に形成されるため、説明を省略する。
【００５３】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトＣＢは、第１の実施の形態と同様に形成されるため、説明は省略する。
【００５４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトＣＳは、例えば、図１６乃至図１７に示すように、行方向の寸法Ｘ３として最小線幅の３倍以上４倍以下の寸法を備え、隣接する３本のｎソース／ドレイン拡散層３４上に跨って形成される。即ち、図１６及び図１７に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜６８, バリア絶縁膜２９, 層間絶縁膜２８及びライナー絶縁膜２７を除去することによって、隣接する３本のｎソース／ドレイン拡散層３４上に跨って、ソース線コンタクト（ＣＳ）プラグ６２を形成する。
【００５５】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法Ｘ３として最小線幅の３倍より大きく、４倍以下の寸法を備えるソース線コンタクトＣＳを、隣接する３本のｎソース／ドレイン拡散層３４上に跨って配置することによって、ソース線コンタクトＣＳの加工マージンを確保できる。また、選択ゲート線ＳＧＳ−ＳＧＳ間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【００５６】
[第４の実施の形態]
図１８は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図を示し、図１９は、図１８のＩＶ−ＩＶ線に沿う模式的断面構造図、図２０は、図１８のＶ−Ｖ線に沿う模式的断面構造図、図２１は、図１８のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。
【００５７】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置は、図１８に示すように、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード群の内の一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の間に形成され、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ線群との間に形成され,ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタ及び活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と選択ゲート線ＳＧＤ,ＳＧＳの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線ＳＧＤの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するビット線コンタクトＣＢと、一対のソース線側選択ゲート線ＳＧＳの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するソース線コンタクトＣＳとを備える。ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、４本の活性領域と共通に接続して配置される。
【００５８】
或いは又、本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳの行方向の幅Ｘ４は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の５倍より大きく、６倍以下である。
【００５９】
ソース線コンタクトＣＳとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトＣＳを、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、４本の活性領域と接触して配置する。具体的には、図１９乃至図２１に示すように、最小のライン・アンド・スペースで配置される素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…のパターン上において、ソース線コンタクトＣＳは、活性領域４本分程度に跨る大きめのコンタクトとして形成する。隣接する４本の活性領域に跨る程度の行方向の寸法Ｘ４として、図１８の例では、活性領域の行方向の幅の５倍より大きく、６倍以下の寸法を備える。ここで、列方向の寸法Ｙ４は、Ｘ４よりも充分に短く、例えば、最小線幅に等しい寸法で形成する。選択ゲート線ＳＧＳ−ＳＧＳ間を縮小する上では、列方向の寸法Ｙ４は短く設定することが望ましい。
【００６０】
最小線幅のライン・アンド・スペースで素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…が配置される場合には、行方向の寸法Ｘ４は、最小線幅の５倍より大きく、６倍以下に設定することで、隣接する４本の活性領域に跨るように配置することができる。
【００６１】
（素子断面構造）
図１９乃至図２１は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトＣＳ近傍の模式的断面構造例である。図１９は、図１８のＩＶ−ＩＶ線に沿う模式的断面構造図、図２０は、図１８のＶ−Ｖ線に沿う模式的断面構造図、図２１は、図１８のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。図１８において、ＩＶ−ＩＶ線は、活性領域ＡＡ２上における列方向に沿う切断線を表し、Ｖ−Ｖ線は、活性領域ＡＡ３とＡＡ４の間の素子分離領域上における列方向に沿う切断線を表し、ＶＩ−ＶＩ線は、選択ゲート線ＳＧＳ間における行方向に沿う切断線を表す。
【００６２】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタの構成は、第１の実施の形態と同様であるため、説明を省略する。
【００６３】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタの構成は、第１の実施の形態と同様であるため、説明を省略する。
【００６４】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトＣＢは、第１の実施の形態と同様に形成されるため、説明は省略する。
【００６５】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトＣＳは、例えば、図１９乃至図２１に示すように、行方向の寸法Ｘ４として最小線幅の５倍より大きく、６倍以下の寸法を備え、隣接する４本のｎソース／ドレイン拡散層３４上に跨って形成される。即ち、図１９乃至図２１に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜６８, バリア絶縁膜２９, 層間絶縁膜２８及びライナー絶縁膜２７を除去することによって、隣接する４本のｎソース／ドレイン拡散層３４上に跨って、ソース線コンタクト（ＣＳ）プラグ６２を形成する。
【００６６】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法Ｘ４として、最小線幅の５倍より大きく,６倍以下の寸法を備えるソース線コンタクトＣＳを、隣接する４本のｎソース／ドレイン拡散層３４上に跨って配置することによって、ソース線コンタクトＣＳの加工マージンを確保できる。また、選択ゲート線ＳＧＳ−ＳＧＳ間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【００６７】
[第５の実施の形態]
図２２は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図を示し、図２３は、図２２のＩＶ−ＩＶ線に沿う模式的断面構造図、図２４は、図２２のＶ−Ｖ線に沿う模式的断面構造図、図２５は、図２２のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。
【００６８】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置は、図２２に示すように、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード群の内の一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の間に形成され、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ線群との間に形成され,ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタ及び活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と選択ゲート線ＳＧＤ,ＳＧＳの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線ＳＧＤの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するビット線コンタクトＣＢと、一対のソース線側選択ゲート線ＳＧＳの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するソース線コンタクトＣＳとを備える。ソース線コンタクトＣＳは、図２２に示すように、列方向にピッチをずらして配置される。即ち、ソース線コンタクトＣＳの行方向の幅Ｘ５は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の寸法に等しい。又、ソース線コンタクトＣＳの列方向の幅Ｙ５は、行方向の幅Ｘ５に等しい。従って、第５の実施の形態において適用するソース線コンタクトＣＳは、最小のライン・アンド・スペースで配置される素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…のパターン上において、最小寸法を有する通常のコンタクトをやや斜めにずらして配置している点に特徴を有する。
【００６９】
或いはまた、本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置される。
【００７０】
ソース線コンタクトＣＳとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第５の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトＣＳを、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置する。
【００７１】
具体的には、図２３乃至図２５に示すように、最小のライン・アンド・スペースで配置される素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…のパターン上において、ソース線コンタクトＣＳは、最小寸法（Ｘ５,Ｙ５）の穴状コンタクトとして形成し、しかも活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置する。
【００７２】
（素子断面構造）
図２３乃至図２５は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトＣＳ近傍の模式的断面構造例である。図２３は、図２２のＩＶ−ＩＶ線に沿う模式的断面構造図、図２４は、図２２のＶ−Ｖ線に沿う模式的断面構造図、図２５は、図２２のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。図２２において、ＩＶ−ＩＶ線は、活性領域ＡＡ２上における列方向に沿う切断線を表し、Ｖ−Ｖ線は、活性領域ＡＡ３とＡＡ４の間の素子分離領域上における列方向に沿う切断線を表し、ＶＩ−ＶＩ線は、選択ゲート線ＳＧＳ間における行方向に沿う切断線を表す。
【００７３】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタの構成は、第１の実施の形態と同様であるため、説明を省略する。
【００７４】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタの構成は、第１の実施の形態と同様であるため、説明を省略する。
【００７５】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトＣＢは、第１の実施の形態と同様に形成されるため、説明は省略する。
【００７６】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトＣＳは、例えば、図２３及び図２５に示すように、行方向の寸法Ｘ５として最小線幅を備える。隣接する複数のｎソース／ドレイン拡散層３４上にそれぞれ配置される。即ち、図２３及び図２５に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜６８, バリア絶縁膜２９, 層間絶縁膜２８及びライナー絶縁膜２７を除去することによって、ｎソース／ドレイン拡散層３４上にソース線コンタクト（ＣＳ）プラグ６２を形成する。
【００７７】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法Ｘ５として、最小線幅を備えるソース線コンタクトＣＳを、ｎソース／ドレイン拡散層３４上に配置し、更に最小線幅に等しい寸法Ｙ５よりも短い距離だけ列方向にピッチをずらして配置することによって、ソース線コンタクトＣＳの加工マージンを確保できる。また、選択ゲート線ＳＧＳ−ＳＧＳ間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【００７８】
[第６の実施の形態]
図２６は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図を示し、図２７は、図２６のＩＶ−ＩＶ線に沿う模式的断面構造図、図２８は、図２６のＶ−Ｖ線に沿う模式的断面構造図、図２９は、図２６のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。
【００７９】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置は、図２６に示すように、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード群の内の一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の間に形成され、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ線群との間に形成され,ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタ及び活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と選択ゲート線ＳＧＤ,ＳＧＳの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線ＳＧＤの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するビット線コンタクトＣＢと、一対のソース線側選択ゲート線ＳＧＳの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するソース線コンタクトＣＳとを備える。ソース線コンタクトＣＳは、図２６に示すように、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置される。即ち、ソース線コンタクトＣＳの行方向の幅Ｘ６は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の寸法に等しい。又、ソース線コンタクトＣＳの列方向の幅Ｙ６は、行方向の幅Ｘ６に等しい。従って、第６の実施の形態において適用するソース線コンタクトＣＳは、最小のライン・アンド・スペースで配置される素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…のパターン上において、最小寸法を有する通常のコンタクトを、最小寸法Ｙ６分だけ列方向に斜めにずらして配置している点に特徴を有する。
【００８０】
或いはまた、本発明の第６の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置される。
【００８１】
ソース線コンタクトＣＳとして、長い溝上のコンタクトを形成する方法は、通常の穴状のコンタクトと形状が離れすぎてしまうため、加工のマージンが取れないため、本発明の第６の実施の形態に係る不揮発性半導体記憶装置においては、ソース線コンタクトＣＳを、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置する。
【００８２】
具体的には、図２７及び図２９に示すように、最小のライン・アンド・スペースで配置される素子分離領域ＳＴＩと活性領域ＡＡ１,ＡＡ２,ＡＡ３,…,ＡＡ８,…のパターン上において、ソース線コンタクトＣＳは、最小寸法（Ｘ６,Ｙ６）の穴状コンタクトとして形成し、しかも活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離Ｙ６（＝Ｘ６）だけ列方向にピッチをずらして配置する。
【００８３】
（素子断面構造）
図２７乃至図２９は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置のソース線コンタクトＣＳ近傍の模式的断面構造例である。図２７は、図２６のＩＶ−ＩＶ線に沿う模式的断面構造図、図２８は、図２６のＶ−Ｖ線に沿う模式的断面構造図、図２９は、図２６のＶＩ−ＶＩ線に沿う模式的断面構造図をそれぞれ示している。図２６において、ＩＶ−ＩＶ線は、活性領域ＡＡ２上における列方向に沿う切断線を表し、Ｖ−Ｖ線は、活性領域ＡＡ３とＡＡ４の間の素子分離領域上における列方向に沿う切断線を表し、ＶＩ−ＶＩ線は、選択ゲート線ＳＧＳ間における行方向に沿う切断線を表す。
【００８４】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタの構成は、第１の実施の形態と同様であるため、説明を省略する。
【００８５】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタに隣接して形成される選択ゲートトランジスタの構成は、第１の実施の形態と同様であるため、説明を省略する。
【００８６】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるビット線コンタクトＣＢは、第１の実施の形態と同様に形成されるため、説明は省略する。
【００８７】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置において、選択ゲートトランジスタに隣接して形成されるソース線コンタクトＣＳは、例えば、図２７及び図２９に示すように、行方向の寸法Ｘ６として最小線幅を備える。隣接する複数のｎソース／ドレイン拡散層３４上にそれぞれ配置される。即ち、図２７及び図２９に示すように、リソグラフィ技術とエッチング技術を用いて、層間絶縁膜６８, バリア絶縁膜２９, 層間絶縁膜２８及びライナー絶縁膜２７を除去することによって、ｎソース／ドレイン拡散層３４上にソース線コンタクト（ＣＳ）プラグ６２を形成する。
【００８８】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置によれば、行方向の寸法Ｘ６として、最小線幅を備えるソース線コンタクトＣＳを、ｎソース／ドレイン拡散層３４上に配置し、更に最小線幅に等しい寸法Ｙ６に等しい距離だけ列方向にピッチをずらして配置することによって、ソース線コンタクトＣＳの加工マージンを確保できる。また、選択ゲート線ＳＧＳ−ＳＧＳ間を縮小することによって、メモリセルアレイの微細化・高集積化・加工容易性を実現することができる。
【００８９】
（ＮＡＮＤ型回路構成）
本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３０に示すように、ＮＡＮＤ型メモリセルアレイの回路構成を備える。
【００９０】
ＮＡＮＤセルユニット１３２は、図３０に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００９１】
各メモリセルトランジスタのｎソース・ドレイン領域を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線ＢＬj-1，ＢＬj, ＢＬj+1が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１，ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット１３２が構成され、これらのＮＡＮＤセルユニット１３２は、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５が延伸する方向に複数並列に配置されている。
【００９２】
本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＡＮＤ型フラッシュメモリにおいて、ソース線コンタクトＣＳの配置構成を工夫することによって、加工マージンを確保でき、メモリセルアレイの高集積化・加工容易性を実現することができる。
【００９３】
[第７の実施の形態]
（ＡＮＤ型回路構成）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３１に示すように、ＡＮＤ型メモリセルアレイの回路構成を備える。
【００９４】
図３１において、点線で囲まれた１３４がＡＮＤセルユニットを示す。ＡＮＤセルユニット１３４は、図３１に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。
【００９５】
ＡＮＤセルユニット１３４内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図３１に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット１３４では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。
【００９６】
本発明の第７の実施の形態に係る不揮発性半導体記憶装置は、ＮＡＮＤ型構成と同様に、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し,行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード群の内の一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の間に形成され、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に隣接するワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ線群との間に形成され,ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタ及び活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と選択ゲート線ＳＧＤ,ＳＧＳの交差部に配置される選択ゲートトランジスタと、一対のビット線側選択ゲート線ＳＧＤの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するビット線コンタクトＣＢと、一対のソース線側選択ゲート線ＳＧＳの間に配置され,活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と接続するソース線コンタクトＣＳとを備える。
【００９７】
本発明の第７の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳは、第１の実施の形態と同様に、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、隣接する２本の活性領域に共通に接続して配置される。
【００９８】
或いは又、第１の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍より小さく配置されていても良い。
【００９９】
或いは又、第２の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍に等しく構成されていても良い。
【０１００】
或いは又、第３の実施の形態と同様に、ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、３本の活性領域と共通に接続して配置されていても良い。
【０１０１】
或いは又、第３の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ３は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の３倍より大きく、４倍以下であっても良い。
【０１０２】
或いは又、第４の実施の形態と同様に、ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、４本の活性領域と共通に接続して配置されていても良い。
【０１０３】
或いは又、本発明の第４の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ４は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の５倍より大きく、６倍以下である構成を備えていても良い。
【０１０４】
或いはまた、第５の実施の形態と同様に、ソース線コンタクトＣＳは、図２２に示すように、列方向にピッチをずらして配置されていても良い。
【０１０５】
或いはまた、第５の実施の形態と同様に、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置されていても良い。
【０１０６】
或いはまた、第６の実施の形態と同様に、ソース線コンタクトＣＳは、図２６に示すように、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【０１０７】
或いはまた、第６の実施の形態と同様に、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【０１０８】
本発明の第７の実施の形態に係る不揮発性半導体記憶装置によれば、ＡＮＤ型フラッシュメモリにおいて、ソース線コンタクトＣＳの配置構成を第１乃至第６の実施の形態と同様に工夫することによって、メモリセルアレイの高集積化・加工容易性を実現することができる。
【０１０９】
[第８の実施の形態]
（ＮＯＲ型回路構成）
本発明の第８の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３２に示すように、ＮＯＲ型メモリセルアレイの回路構成を備える。
【０１１０】
図３２において、点線で囲まれた１３６がＮＯＲセルユニットを示す。ＮＯＲセルユニット１３６内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2・・・に接続されている。更に、ビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット１３６が配列されており、各ワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセルユニット１３６間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【０１１１】
本発明の第８の実施の形態に係る不揮発性半導体記憶装置は、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し、行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の内の一対のワード線の間に配置されるビット線コンタクトＣＢと、一対のワード線に隣接する別の一対のワード線との間に配置されるソース線コンタクトＣＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタとを備え、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、隣接する複数の活性領域に接触して配置される。
【０１１２】
本発明の第８の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳは、第１の実施の形態と同様に、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、隣接する２本の活性領域に共通に接続して配置される。
【０１１３】
或いは又、第１の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍より小さく配置されていても良い。
【０１１４】
或いは又、第２の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍に等しく構成されていても良い。
【０１１５】
或いは又、第３の実施の形態と同様に、ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、３本の活性領域と共通に接続して配置されていても良い。
【０１１６】
或いは又、第３の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ３は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の３倍より大きく、４倍以下であっても良い。
【０１１７】
或いは又、第４の実施の形態と同様に、ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、４本の活性領域と共通に接続して配置されていても良い。
【０１１８】
或いは又、第４の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ４は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の５倍より大きく、６倍以下である構成を備えていても良い。
【０１１９】
或いはまた、第５の実施の形態と同様に、ソース線コンタクトＣＳは、図２２に示すよ
うに、列方向にピッチをずらして配置されていても良い。
【０１２０】
或いはまた、第５の実施の形態と同様に、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置されていても良い。
【０１２１】
或いはまた、第６の実施の形態と同様に、ソース線コンタクトＣＳは、図２６に示すように、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【０１２２】
或いはまた、第６の実施の形態と同様に、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【０１２３】
本発明の第８の実施の形態に係る不揮発性半導体記憶装置によれば、ＮＯＲ型フラッシュメモリにおいて、ソース線コンタクトＣＳの配置構成を、第１乃至第６の実施の形態と同様に、工夫することによって、メモリセルアレイの高集積化・加工容易性を実現することができる。
【０１２４】
[第９の実施の形態]
（２トランジスタ／セル型回路構成）
本発明の第９の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３３に示すように、２トランジスタ／セル型メモリセルアレイの回路構成を備える。
【０１２５】
本発明の第９の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、スタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ドレイン領域はビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ソース領域は選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、ソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図３３に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内では、ワード線ＷＬi-2がメモリセルトランジスタのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲート電極に対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【０１２６】
本発明の第９の実施の形態に係る不揮発性半導体記憶装置は、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し、行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の内の一対のワード線の間に配置されるビット線コンタクトＣＢと、一対のワード線に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタＭＴ及び活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とソース線側選択ゲート線ＳＧＳの交差部に配置される選択トランジスタＳＴと、一対のソース線側選択ゲート線ＳＧＳの間に配置されるソース線コンタクトＣＳとを備え、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、隣接する複数の活性領域に接触して配置される。
【０１２７】
本発明の第９の実施の形態に係る不揮発性半導体記憶装置において、ソース線コンタクトＣＳは、第１の実施の形態と同様に、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、隣接する２本の活性領域に共通に接続して配置される。
【０１２８】
或いは又、第１の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍より小さく配置されていても良い。
【０１２９】
或いは又、第２の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍に等しく構成されていても良い。
【０１３０】
或いは又、第３の実施の形態と同様に、ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、３本の活性領域と共通に接続して配置されていても良い。
【０１３１】
或いは又、第３の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ３は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の３倍より大きく、４倍以下であっても良い。
【０１３２】
或いは又、第４の実施の形態と同様に、ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、４本の活性領域と共通に接続して配置されていても良い。
【０１３３】
或いは又、第４の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ４は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の５倍より大きく、６倍以下である構成を備えていても良い。
【０１３４】
或いはまた、第５の実施の形態と同様に、ソース線コンタクトＣＳは、図２２に示すように、列方向にピッチをずらして配置されていても良い。
【０１３５】
或いはまた、第５の実施の形態と同様に、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置されていても良い。
【０１３６】
或いはまた、第６の実施の形態と同様に、ソース線コンタクトＣＳは、図２６に示すように、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【０１３７】
或いはまた、第６の実施の形態と同様に、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【０１３８】
本発明の第９の実施の形態に係る不揮発性半導体記憶装置によれば、２トランジスタ／セル型フラッシュメモリにおいて、ソース線コンタクトＣＳの配置構成を、第１乃至第６の実施の形態と同様に、工夫することによって、メモリセルアレイの高集積化・加工容易性を実現することができる。
【０１３９】
[第１０の実施の形態]
（３トランジスタ／セル型回路構成）
本発明の第１０の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図３４に示すように、３トランジスタ／セル型メモリセルアレイの回路構成を備える。
【０１４０】
本発明の第１０の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、スタックゲート構造のメモリセルトランジスタＭＴを備え、メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図３４に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲート電極に対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲート電極に対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【０１４１】
本発明の第１０の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。
【０１４２】
本発明の第１０の実施の形態に係る不揮発性半導体記憶装置は、素子分離領域ＳＴＩで互いに分離され、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と、複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…に直交し、行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群と、複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の内の一対のワード線の間に形成され、ワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線に隣接するワード線群との間に形成され、ワード線群に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…とワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬｎ群の交差部に配置されるメモリセルトランジスタＭＴと、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…と選択ゲート線ＳＧＤ,ＳＧＳの交差部に配置される選択トランジスタＳＴ１,ＳＴ２と、一対のビット線側選択ゲート線ＳＧＤ―ＳＧＤの間に配置されるビット線コンタクトＣＢと、一対のソース線側選択ゲート線ＳＧＳ―ＳＧＳの間に配置されるソース線コンタクトＣＳとを備え、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、隣接する複数の活性領域に接続して配置される。
【０１４３】
或いは又、第１の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍より小さく配置されていても良い。
【０１４４】
或いは又、第２の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ１は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の２倍に等しく構成されていても良い。
【０１４５】
或いは又、第３の実施の形態と同様に、ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、３本の活性領域と共通に接続して配置されていても良い。
【０１４６】
或いは又、第３の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ３は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の３倍より大きく、４倍以下であっても良い。
【０１４７】
或いは又、第４の実施の形態と同様に、ソース線コンタクトＣＳは、溝内に埋め込まれたソース線コンタクト（ＣＳ）プラグ６２を介して、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の内、４本の活性領域と共通に接続して配置されていても良い。
【０１４８】
或いは又、第４の実施の形態と同様に、ソース線コンタクトＣＳの行方向の幅Ｘ４は、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅の５倍より大きく、６倍以下である構成を備えていても良い。
【０１４９】
或いはまた、第５の実施の形態と同様に、ソース線コンタクトＣＳは、図２２に示すように、列方向にピッチをずらして配置されていても良い。
【０１５０】
或いはまた、第５の実施の形態と同様に、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅よりも短い距離だけ列方向にピッチをずらして配置されていても良い。
【０１５１】
或いはまた、第６の実施の形態と同様に、ソース線コンタクトＣＳは、図２６に示すように、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【０１５２】
或いはまた、第６の実施の形態と同様に、ソース線コンタクトＣＳは、活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,…,ＡＡ８,…の行方向の幅に等しい距離だけ列方向にピッチをずらして配置されていても良い。
【０１５３】
本発明の第１０の実施の形態に係る不揮発性半導体記憶装置によれば、３トランジスタ／セル型フラッシュメモリにおいて、ソース線コンタクトＣＳの配置構成を、第１乃至第６の実施の形態と同様に、工夫することによって、メモリセルアレイの高集積化・加工容易性を実現することができる。
【０１５４】
[応用例]
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【０１５５】
ページモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセル列を一括してビット線を介してセンスアンプに読み出し、或いは一括してセンスアンプから書き込む動作を行う。即ち、ページ単位で読み出し、書き込みを行っている。
【０１５６】
これに対して、バイトモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセルをバイト単位でセンスアンプに読み出し、或いはバイト単位でセンスアンプからメモリセルに対して書き込む動作を行う。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０１５７】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、フラッシュメモリセルアレイ内を、フラッシュメモリ部分とＲＯＭ領域を有するＥＥＰＲＯＭ部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行う。
【０１５８】
上述した本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。
【０１５９】
本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図３５乃至図４９に示す。
【０１６０】
（適用例１）
図３５は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図３５に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１６１】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１６２】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１６３】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１６４】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１６５】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１６６】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１６７】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１６８】
（メモリカード）
（適用例２）
一例として、半導体メモリデバイス２５０を含むメモリカード２６０は、図３６に示すように構成される。半導体メモリデバイス２５０には、本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード２６０は、図３６に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
【０１６９】
半導体メモリデバイス２５０を内蔵するメモリカード２６０に対しては、シグナルラインＤＡＴ,コマンドラインイネーブルシグナルラインＣＬＥ,アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号,アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス２５０がレディーか否かを示す信号を伝達する。
【０１７０】
（適用例３）
メモリカード２６０の別の具体例は、図３７に示すように、図３６のメモリカードの例とは異なり、半導体メモリデバイス２５０に加えて、更に、半導体メモリデバイス２５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ２７６を具備している。コントローラ２７６は、インタフェースユニット（Ｉ／Ｆ）２７１，２７２と、マイクロプロセッサユニット（ＭＰＵ）２７３と、バッファＲＡＭ２７４と、及びインタフェースユニット（Ｉ／Ｆ）２７２内に含まれるエラー訂正コードユニット（ＥＣＣ）２７５とを備える。
【０１７１】
インタフェースユニット（Ｉ／Ｆ）２７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）２７２は、半導体メモリデバイス２５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）２７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ２７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）２７５は、エラー訂正コードを発生する。
【０１７２】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード２６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ２７６の回路構成は適宜修正可能である。
【０１７３】
（適用例４）
更に別のメモリカード２６０の構成例は、図３８に示すように、インタフェースユニット（Ｉ／Ｆ）２７１，２７２、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、インタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード２６０内に搭載されている。
【０１７４】
（適用例５）
更に別のメモリカード２６０の構成例は、図３９に示すように、マイクロプロセッサユニット（ＭＰＵ）２７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）２７１，２７２、バッファＲＡＭ２７４及びインタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード２６０内に搭載されている。
【０１７５】
（適用例６）
更に別のメモリカード２６０の構成例は、図４０に示すように、図３６或いは図３７において示された半導体メモリデバイス２５０に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
【０１７６】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図３８において示されたように、コントローラ２７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図３９において示されたように、マイクロプロセッサユニット（ＭＰＵ）２７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）２７１，２７２、バッファＲＡＭ２７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
【０１７７】
（適用例７）
図３６乃至図４０において示されたメモリカード２６０の適用例としては、図４１に示すように、メモリカードホルダ２８０を想定することができる。メモリカードホルダ２８０は、本発明の第１乃至第１０の実施の形態において説明された不揮発性半導体記憶装置を半導体メモリデバイス２５０として備えた、メモリカード２６０を収容することができる。メモリカードホルダ２８０は、電子デバイス（図示されていない）に接続され、メモリカード２６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ２８０は、図３６乃至図４０に開示されたメモリカード２６０内のコントローラ２７６、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、エラー訂正コードユニット（ＥＣＣ）２７５、インタフェースユニット（Ｉ／Ｆ）２７１，２７２等の複数の機能と共に、様々な機能を実行可能である。
【０１７８】
（適用例８）
図４２を参照して、更に別の適用例を説明する。メモリカード２６０若しくはメモリカードホルダ２８０を収容可能な接続装置２９０について、図４２には開示されている。メモリカード２６０若しくはメモリカードホルダ２８０の内、いずれかに、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第６の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード２６０或いはメモリカードホルダ２８０は接続装置２９０に装着され、しかも電気的に接続される。接続装置２９０は接続ワイヤ２９２及びインタフェース回路２９３を介して、ＣＰＵ２９４及びバス２９５を備えた回路ボード２９１に接続される。
【０１７９】
（適用例９）
図４３を参照して、別の適用例を説明する。メモリカード２６０若しくはメモリカードホルダ２８０の内、いずれかに、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第１０の実施の形態において説明された、不揮発性半導体記憶装置を備えている。メモリカード２６０或いはメモリカードホルダ２８０は接続装置２９０に対して装着され、電気的に接続される。接続装置２９０は、接続ワイヤ２９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０１８０】
（適用例１０）
図４４を参照して、別の適用例を説明する。メモリカード２６０は、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第１０の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。このようなメモリカード２６０をメモリカードホルダ２８０を内蔵するデジタルカメラ６５０に適用した例を図６２は示している。
【０１８１】
（ＩＣカード）
（適用例１１）
本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図４５及び図４６に示すように、半導体メモリデバイス２５０，ＲＯＭ４１０，ＲＡＭ４２０及びＣＰＵ４３０から構成されたＭＰＵ４００と、プレーンターミナル６００を含むＩＣ(interface circuit:ＩＣ)カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス２５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。
【０１８２】
図４６において、半導体メモリデバイス２５０或いはＲＯＭ４１０に対して、本発明の第１乃至第１０の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０１８３】
（適用例１２）
更に別のＩＣカード５００の構成例は、図４７に示すように、ＲＯＭ４１０，ＲＡＭ４２０，ＣＰＵ４３０及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図４７において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第１０の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０１８４】
（適用例１３）
更に別のＩＣカード５００の構成例は、図４８に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成する。
【０１８５】
更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０，ＲＡＭ４２０，ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。
【０１８６】
（適用例１４）
更に別のＩＣカード５００の構成例は、図４９に示すように、図４６に示した半導体メモリデバイス２５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図４６と同様である。
【０１８７】
[その他の実施の形態]
上記のように、本発明は第１乃至第１０の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１８８】
第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、スタックゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、ＭＯＮＯＳ構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
【０１８９】
更に又、第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【０１９０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１９１】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＣＢコンタクト近傍領域における模式的平面パターン構成図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２のＩ−Ｉ線に沿う模式的断面構造図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図６のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図６のＶ−Ｖ線に沿う模式的断面構造図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図６のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１０のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１０のＶ−Ｖ線に沿う模式的断面構造図。
【図１３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１０のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図。
【図１５】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１４のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１４のＶ−Ｖ線に沿う模式的断面構造図。
【図１７】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１４のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１８】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図。
【図１９】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１８のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図２０】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１８のＶ−Ｖ線に沿う模式的断面構造図。
【図２１】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図１８のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図２２】本発明の第５の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図。
【図２３】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２２のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図２４】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２２のＶ−Ｖ線に沿う模式的断面構造図。
【図２５】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２２のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図２６】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のＣＳコンタクト近傍領域における模式的平面パターン構成図。
【図２７】本発明の第６の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２６のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図２８】本発明の第６の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２６のＶ−Ｖ線に沿う模式的断面構造図。
【図２９】本発明の第６の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造であって、図２６のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図３０】本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤ型メモリセルアレイにおける模式的回路構成図。
【図３１】本発明の第７の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ型メモリセルアレイにおける模式的回路構成図。
【図３２】本発明の第８の実施の形態に係る不揮発性半導体記憶装置のＮＯＲ型メモリセルアレイにおける模式的回路構成図。
【図３３】本発明の第９の実施の形態に係る不揮発性半導体記憶装置の２トランジスタ／セル型のメモリセルアレイにおける模式的回路構成図。
【図３４】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置の３トランジスタ／セル型のメモリセルアレイにおける模式的回路構成図。
【図３５】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置の応用例の一つであって、フラッシュメモリ装置及びシステムの模式的ブロック構成図。
【図３６】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３７】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３８】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図３９】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図４０】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図４１】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びカードホルダーの模式的構成図。
【図４２】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図４３】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図４４】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図４５】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの模式的構成図。
【図４６】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４７】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４８】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図４９】本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【符号の説明】
【０１９２】
２…ＣＢコンタクト近傍領域
４…ＣＳコンタクト近傍領域
１０…半導体基板
１２…ｐウェル領域
１４…ｎウェル領域
２０…トンネル絶縁膜
２５…ゲート間絶縁膜
２６…ゲート間埋め込み絶縁膜
２７…ライナー絶縁膜
２８，６８…層間絶縁膜
２９…バリア絶縁膜
３１…ページ単位
３２…ｎ+ソース／ドレイン拡散層
３４…ｎソース／ドレイン拡散層
４０…素子分離領域（ＳＴＩ）
４６…第２コントロールゲート電極層
４８…第１コントロールゲート電極層
５０…フローティングゲート電極層
５３…金属シリサイド膜
６２…ソース線コンタクト（ＣＳ）プラグ
６３…ビット線コンタクト（ＣＢ）プラグ
７５…ゲート側壁絶縁膜
１３０…メモリセルアレイ
１３２…ＮＡＮＤセルユニット
１３４…ＡＮＤセルユニット
１３６…ＮＯＲセルユニット
２６０…メモリカード
５００…ＩＣカード
【図１】
0004405456.tif 000002
【図２】
0004405456.tif 000003
【図３】
0004405456.tif 000004
【図４】
0004405456.tif 000005
【図５】
0004405456.tif 000006
【図６】
0004405456.tif 000007
【図７】
0004405456.tif 000008
【図８】
0004405456.tif 000009
【図９】
0004405456.tif 000010
【図１０】
0004405456.tif 000011
【図１１】
0004405456.tif 000012
【図１２】
0004405456.tif 000013
【図１３】
0004405456.tif 000014
【図１４】
0004405456.tif 000015
【図１５】
0004405456.tif 000016
【図１６】
0004405456.tif 000017
【図１７】
0004405456.tif 000018
【図１８】
0004405456.tif 000019
【図１９】
0004405456.tif 000020
【図２０】
0004405456.tif 000021
【図２１】
0004405456.tif 000022
【図２２】
0004405456.tif 000023
【図２３】
0004405456.tif 000024
【図２４】
0004405456.tif 000025
【図２５】
0004405456.tif 000026
【図２６】
0004405456.tif 000027
【図２７】
0004405456.tif 000028
【図２８】
0004405456.tif 000029
【図２９】
0004405456.tif 000030
【図３０】
0004405456.tif 000031
【図３１】
0004405456.tif 000032
【図３２】
0004405456.tif 000033
【図３３】
0004405456.tif 000034
【図３４】
0004405456.tif 000035
【図３５】
0004405456.tif 000036
【図３６】
0004405456.tif 000037
【図３７】
0004405456.tif 000038
【図３８】
0004405456.tif 000039
【図３９】
0004405456.tif 000040
【図４０】
0004405456.tif 000041
【図４１】
0004405456.tif 000042
【図４２】
0004405456.tif 000043
【図４３】
0004405456.tif 000044
【図４４】
0004405456.tif 000045
【図４５】
0004405456.tif 000046
【図４６】
0004405456.tif 000047
【図４７】
0004405456.tif 000048
【図４８】
0004405456.tif 000049
【図４９】
0004405456.tif 000050