(57)【特許請求の範囲】
【請求項１】
第１電極膜と、
前記第１電極膜上に形成され、記憶部と、前記記憶部の厚みよりも小さく、かつ、平均値で前記記憶部の厚みの１５％以上９５％以下の厚みを有する薄膜部とを有する記憶材料膜と、
前記記憶材料膜の前記記憶部上に形成された第２電極膜と、
前記第１電極膜、前記記憶材料膜および前記第２電極膜を有する単純マトリックス型の複数のメモリセルを含むメモリセルアレイ領域と、
平面的に見て前記メモリセルアレイ領域とは異なる領域に形成され、トランジスタを含む周辺回路領域と、
前記メモリセルアレイ領域の前記複数のメモリセルが形成される領域の前記記憶材料膜の上方の実質的に全領域を覆うように形成されるとともに、前記トランジスタを含む周辺回路領域には形成されない水素の拡散を抑制する絶縁膜と
を備えた、メモリ。
【請求項２】
前記メモリセルアレイ領域と前記周辺回路領域とを接続するための接続配線をさらに備え、
少なくとも前記メモリセルアレイ領域の前記第１電極膜の上面と前記接続配線との接続領域近傍には、前記記憶材料膜の薄膜部が存在しないように、前記記憶材料膜がパターニングされている、請求項１に記載のメモリ。
【請求項３】
前記第１電極膜は、第１下部電極膜と、前記第１下部電極膜上に形成された第２下部電極膜とを含み、
前記第１下部電極膜は、酸素の拡散を抑制する機能を有する、請求項１および２のいずれか１項に記載のメモリ。
【請求項４】
前記記憶材料膜は、前記第１電極膜の上面および側面を覆うように形成されている、請求項１および３のいずれか１項に記載のメモリ。
【請求項５】
一対のソース／ドレイン領域を有する導電性トランジスタと、
前記トランジスタのソース／ドレイン領域の一方に接続された導電性プラグと
をさらに備え、
前記第１電極膜は、前記導電性プラグに接触するように形成されている、請求項１、３および４のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリに関し、より特定的には、強誘電体膜や巨大磁気抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）膜などの記憶材料膜を含むメモリに関する。
【背景技術】
【０００２】
従来、強誘電体膜を有する素子は、強誘電性などの特性を有しているため、エレクトロニクスなどの多くの分野で応用が期待されている。たとえば、分極ヒステリシス現象を利用した不揮発性の強誘電体メモリなどが研究されている（たとえば、特許文献１参照）。また、従来、電圧をパルス印加することにより大幅に抵抗が変化する巨大磁気抵抗材料を利用した不揮発性メモリなども提案されている。この巨大磁気抵抗材料を用いた不揮発性メモリでは、上部電極と下部電極との間に挟まれた巨大磁気抵抗材料膜の抵抗値の差を利用してデータを保持する。
【０００３】
強誘電体膜を用いた不揮発性メモリでは、上部電極および下部電極間に挟まれた強誘電体材料の自発分極によりデータを保持する。このような強誘電体メモリとして、１つの強誘電体キャパシタと１つのスイッチングトランジスタとにより１つのメモリセルを構成した１トランジスタ１キャパシタ型の強誘電体メモリが知られている。しかしながら、このような１トランジスタ１キャパシタ型の強誘電体メモリでは、スイッチングトランジスタを各メモリセルに配置する必要があるため、集積度を向上させるのが困難であるという不都合があった。そこで、従来、１つのメモリセルが１つの強誘電体キャパシタのみによって構成される単純マトリックス型（クロスポイント型）の強誘電体メモリからなる不揮発性メモリが提案されている。この単純マトリックス型の強誘電体メモリでは、１つのメモリセルが１つの強誘電体キャパシタのみによって構成されるので、メモリセルの面積を非常に小さくすることができる。その結果、集積度を向上させることが可能である。
【０００４】
図１６は、従来の単純マトリックス型の強誘電体メモリの構造を示した断面図である。図１６を参照して、従来の単純マトリックス型の強誘電体メモリでは、基板１０１上に下部電極１０２が形成されている。下部電極１０２上の所定領域には、強誘電体膜１０３を介して上部電極１０４が形成されている。下部電極１０２は、たとえば、ワード線（図示せず）に接続され、上部電極１０４は、たとえば、ビット線（図示せず）に接続される。これら下部電極１０２、強誘電体膜１０３および上部電極１０４によって、強誘電体キャパシタ１１０が構成されている。そして、この１つの強誘電体キャパシタ１１０のみによって１つのメモリセルが構成される。
【０００５】
図１７および図１８は、図１６に示した従来の単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。次に、図１６〜図１８を参照して、従来の単純マトリックス型の強誘電体メモリの製造プロセスについて説明する。
【０００６】
まず、図１７に示すように、基板１０１上に、下部電極１０２、強誘電体膜１０３および上部電極１０４を順次堆積する。その後、上部電極１０４上の所定領域に、フォトレジスト膜１０５を形成する。そして、フォトレジスト膜１０５をマスクとして、上部電極１０４および強誘電体膜１０３をエッチングすることによって、下部電極１０２を露出させる。これにより、上部電極１０４および強誘電体膜１０３を図１８に示すようにパターニングする。この後、フォトレジスト膜１０５を除去することによって、図１６に示されるような従来の単純マトリックス型の強誘電体メモリが形成される。
【０００７】
【特許文献１】特開２００１−２１０７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１６に示した従来の単純マトリックス型の強誘電体メモリでは、上部電極１０４および強誘電体膜１０３が同じ形状にパターニングされているため、上部電極１０４の下方にのみ強誘電体膜１０３が存在し、上部電極１０４の斜め下方には強誘電体膜１０３が存在しない状態になる。この場合、この構造では、上部電極１０４から横方向にもれる電界によって分極された強誘電体膜１０３の成分の寄与がなくなるという不都合があった。このように上部電極１０４から横方向にもれる電界によって分極された強誘電体膜１０３の成分の寄与がなくなると、強誘電体膜１０３の残留分極量が減少するので、強誘電体キャパシタ１１０から読み出される信号の強さが減少する。その結果、読み出し信号の検出精度を向上させるのが困難であるという問題点があった。
【０００９】
なお、上記問題点は、強誘電体膜１０３に代えて巨大磁性抵抗材料を用いた場合にも同様に生じる。すなわち、上部電極１０４から横方向にもれる電界による巨大磁性抵抗材料の抵抗成分の寄与がなくなるので、信号の検出精度が低下するという問題点があった。
【００１０】
そこで、上記した問題点を解決するために、図１８に示す工程において上部電極１０４のみをエッチングし、強誘電体膜１０３をエッチングしないようにすることも考えられる。しかしながら、図１８に示す工程においてフォトレジスト膜１０５をマスクとして上部電極１０４のみをエッチングすることにより上部電極１０４のみをパターニングすると、たとえば、Ｐｔなどからなる上部電極１０４をエッチングする際の塩素系のエッチングガスにより強誘電体膜１０３の露出した表面が腐食するという不都合が新たに発生する。このように強誘電体膜１０３の露出した表面が腐食すると、その腐食した部分は強誘電体膜１０３として機能しなくなるので、結局、上部電極１０４から横方向にもれる電界によって分極された強誘電体膜１０３の成分を得ることは困難になる。この問題点は、強誘電体膜１０３に代えて巨大磁性抵抗材料を用いた場合にも同様である。その結果、読み出し信号の検出精度を向上させるのは困難である。
【００１１】
この発明の１つの目的は、メモリセルから読み出される信号の強度を増加させることにより信号の読み出し精度を向上させることが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【００１２】
この発明の一の局面におけるメモリは、第１電極膜と、第１電極膜上に形成され、記憶部と、記憶部の厚みよりも小さく、かつ、平均値で記憶部の厚みの１５％以上の厚みを有する薄膜部とを有する記憶材料膜と、記憶材料膜の記憶部上に形成された第２電極膜と、第１電極膜、記憶材料膜および第２電極膜を有する単純マトリックス型の複数のメモリセルを含むメモリセルアレイ領域と、平面的に見てメモリセルアレイ領域とは異なる領域に形成され、トランジスタを含む周辺回路領域と、メモリセルアレイ領域の複数のメモリセルが形成される領域の記憶材料膜の上方の実質的に全領域を覆うように形成されるとともに、トランジスタを含む周辺回路領域には形成されない水素の拡散を抑制する絶縁膜とを備える。
【００１３】
この一の局面によるメモリでは、上記のように、記憶部と、記憶部の厚みよりも小さい厚みを有する薄膜部とを有する記憶材料膜を形成することによって、たとえば、記憶部上に形成される第２電極膜のエッチング時の塩素系のエッチングガスにより記憶材料膜の表面が腐食する場合にも、その記憶材料膜の表面を除去することにより薄膜部を形成すれば、第２電極膜からの横方向の電界に対して薄膜部に記憶特性を持たせることができるので、メモリセルから読み出される信号の強度を向上させることができる。これにより、信号の読み出し精度を向上させることができる。また、薄膜部を平均値で記憶材料膜の約１５％以上の厚みになるように形成することによって、記憶材料膜の一部をエッチングすることにより薄膜部を形成する場合に、ウエハ面内での記憶材料膜の堆積膜厚のばらつきおよびエッチングレートのばらつきに起因して薄膜部が全て除去されて第１電極膜が露出されるのを抑制することができる。これにより、第１電極膜が露出されてエッチングされた場合に、そのエッチング化合物が記憶材料膜の側面に付着することにより第１電極膜と第２電極膜とのショートが発生するという不都合を抑制することができる。この場合、好ましくは、絶縁膜は、水素の拡散を抑制する機能を有する膜を含む。このように構成すれば、記憶材料膜に上方から水素が拡散するのを抑制することができるので、記憶材料膜に水素が拡散することに起因する記憶特性の劣化を抑制することができる。
【００１４】
上記一の局面によるメモリにおいて、好ましくは、薄膜部は、平均値で記憶材料膜の記憶部の約９５％以下の厚みを有する。このように構成すれば、記憶部上に形成される第２電極膜のエッチング時の塩素系のエッチングガスにより記憶材料膜の表面が腐食する場合にも、その記憶材料膜の表面を約５％以上除去することができるので、記憶材料膜の腐食した表面を確実に除去することができる。
【００１５】
上記一の局面によるメモリにおいて、好ましくは、第２電極膜および記憶材料膜の薄膜部を覆うように形成され、記憶材料膜の薄膜部を加工するときのエッチングマスクに対する絶縁膜をさらに備える。このように構成すれば、その絶縁膜上にエッチングマスクを形成して絶縁膜および記憶材料膜の薄膜部をパターニングすることによって、エッチングマスクと記憶材料膜とが接触するのを防止することができる。これにより、たとえば、エッチングマスクとしてフォトレジスト膜を用いるとともに、記憶材料膜として、フォトレジスト膜と接触するとフォトレジスト膜が取れにくくなる強誘電体膜を用いた場合にも、薄膜部のパターニング後に、容易に、フォトレジスト膜を除去することができる。
【００１６】
上記一の局面によるメモリにおいて、好ましくは、メモリセルアレイ領域と周辺回路領域とを接続するための接続配線とをさらに備え、少なくともメモリセルアレイ領域の第１電極膜の上面と接続配線との接続領域近傍には、記憶材料膜の薄膜部が存在しないように、記憶材料膜がパターニングされている。このように構成すれば、たとえば、記憶材料膜としてエッチングしにくい強誘電体膜を用いた場合にも、メモリセルアレイ領域と接続配線との接続領域にコンタクトホールを形成する際に、記憶材料膜をエッチングする必要がないので、容易に、コンタクトホールを形成することができる。
【００１７】
上記一の局面によるメモリにおいて、第１電極膜は、第１下部電極膜と、第１下部電極膜上に形成された第２下部電極膜とを含み、第１下部電極膜は、酸素の拡散を抑制する機能を有するのが好ましい。このように構成すれば、第１下部電極膜を酸素の拡散を抑制する酸素バリア膜として機能させることができる。
【００１８】
上記一の局面によるメモリにおいて、記憶材料膜は、第１電極膜の上面および側面を覆うように形成されていてもよい。このように構成すれば、記憶材料膜のエッチング時に、第１電極膜にエッチングダメージが加わるのを防止することができる。
【００１９】
上記一の局面によるメモリにおいて、一対のソース／ドレイン領域を有するトランジスタと、トランジスタのソース／ドレイン領域の一方に接続された導電性プラグとをさらに備え、第１電極膜は、導電性プラグに接触するように形成されていてもよい。このように構成すれば、導電性プラグと第１電極膜とを配線を介して接続する場合に比べて、良好な電気特性を得ることができる。
【００２０】
なお、上記の一の局面による発明において、以下のように構成してもよい。
【００２１】
上記メモリセルアレイ領域の第１電極膜と接続配線とが接続されているメモリにおいて、好ましくは、少なくとも接続領域近傍を覆うとともに、開口部を有する層間絶縁膜をさらに備え、開口部を介して、メモリセルアレイ領域の第１電極膜と接続配線とが接続されている。このように構成すれば、容易に、メモリセルアレイ領域と接続配線とを接続することができる。
【００２２】
上記一の局面によるメモリにおいて、記憶材料膜は、強誘電体膜および巨大磁気抵抗膜のうちのいずれか一方であってもよい。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリを示した断面図である。
【００２５】
図１を参照して、この第１実施形態による単純マトリックス型の強誘電体メモリは、メモリセルアレイ領域５０と周辺回路領域６０とを含んでいる。また、ｐ型シリコン基板１の表面の所定領域に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離領域２が形成されている。
【００２６】
また、周辺回路領域６０では、素子分離領域２によって囲まれた素子形成領域に、所定の間隔を隔てて、一対の高濃度不純物領域８が形成されている。高濃度不純物領域８のチャネル領域側には、エクステンション領域（低濃度不純物領域）６が形成されている。高濃度不純物領域８とエクステンション領域（低濃度不純物領域）６とによって、ソース／ドレイン領域が構成されている。チャネル領域上には、約５ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜３を介して、約２００ｎｍの厚みを有するドープトポリシリコン膜からなるゲート電極４が形成されている。ゲート電極４上には、約１５０ｎｍの厚みを有するシリコン酸化膜５が形成されている。ゲート電極４およびシリコン酸化膜５の側面には、シリコン酸化膜からなるサイドウォール絶縁膜７が形成されている。
【００２７】
また、全面を覆うように、シリコン酸化膜、ＢＰＳＧ膜およびシリコン酸化膜が順次積層されることによって形成された層間絶縁膜９が設けられている。層間絶縁膜９には、一対の高濃度不純物領域８に達するコンタクトホール９ａが形成されている。コンタクトホール９ａ内には、約１０ｎｍの厚みを有するＴｉ膜１０と、約１５ｎｍの厚みを有するＴｉＮ膜１１とからなるバリア膜が形成されている。また、ＴｉＮ膜１１によって囲まれた領域には、タングステンプラグ１２が埋め込まれている。
【００２８】
また、層間絶縁膜９のメモリセルアレイ領域５０に対応する領域には、約１００ｎｍの厚みを有するＩｒＳｉＮ膜１３が形成されている。このＩｒＳｉＮ膜１３は、酸素の拡散を抑制する酸素バリア膜として機能する。このＩｒＳｉＮ膜１３上には、約１００ｎｍの厚みを有するＰｔ膜１４が形成されている。ＩｒＳｉＮ膜１３およびＰｔ膜１４によって、強誘電体キャパシタの下部電極が構成されている。この下部電極は、本発明の「第１電極膜」の一例である。また、周辺回路領域６０におけるタングステンプラグ１２上には、メモリセルアレイ領域５０のＩｒＳｉＮ膜１３およびＰｔ膜１４と同一層をパターニングすることによって形成されたＩｒＳｉＮ膜１３ａおよびＰｔ膜１４ａが形成されている。
【００２９】
メモリセルアレイ領域５０におけるＰｔ膜１４上には、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜からなる強誘電体膜１５が形成されている。強誘電体膜１５上には、約２００ｎｍの厚みを有するＰｔ膜からなる上部電極１６が形成されている。なお、強誘電体膜１５は、本発明の「記憶材料膜」の一例であり、上部電極１６は、本発明の「第２電極膜」の一例である。
【００３０】
ここで、この第１実施形態では、強誘電体膜１５は、上部電極１６下に位置する約２００ｎｍの厚みを有する記憶部１５ａと、記憶部１５ａ以外の領域に位置し、平均値で記憶部１５ａの厚みの約１５％以上約９５％以下の厚みを有する薄膜部１５ｂとから構成されている。
【００３１】
ＩｒＳｉＮ膜１３およびＰｔ膜１４からなる下部電極と、強誘電体膜１５の記憶部１５ａと、上部電極１６とによって、１つのメモリセルを構成する１つの強誘電体キャパシタが構成されている。
【００３２】
また、第１実施形態では、上部電極１６および強誘電体膜１５の薄膜部１５ｂを覆うように、シリコン窒化膜１７が形成されている。このシリコン窒化膜１７は、後述する薄膜部１５ｂのパターニング工程においてフォトレジスト膜と薄膜部１５ｂとが接触するのを防止するために設けられている。また、このシリコン窒化膜１７は、水素が拡散するのを抑制する水素拡散バリアとしての機能も有する。なお、シリコン窒化膜１７は、本発明の「絶縁膜」の一例である。
【００３３】
また、メモリセルアレイ領域５０および周辺回路領域６０の全面を覆うように、シリコン酸化膜からなる層間絶縁膜１８が形成されている。層間絶縁膜１８には、ビアホール１８ａおよび１８ｂが形成されている。ビアホール１８ａおよびビアホール１８ｂ内で、それぞれ、周辺回路領域６０のＰｔ膜１４ａおよびメモリセルアレイ領域５０のＰｔ膜１４に接触するように、約１５ｎｍの厚みを有するＴｉＮ膜１９が形成されている。ＴｉＮ膜１９上には、約２００ｎｍの厚みを有するＡｌ膜２０が形成されている。ＴｉＮ膜１９とＡｌ膜２０とによって、メモリセルアレイ領域５０と周辺回路領域６０とを接続するための接続配線が構成されている。
【００３４】
また、第１実施形態では、強誘電体膜の薄膜部１５ｂは、メモリセルアレイ領域５０と接続配線との接続のためのビアホール１８ｂの近傍に存在しないようにパターニングされている。
【００３５】
次に、図２を参照して、強誘電体膜１５の薄膜部１５ｂの膜厚と残留分極量との関係について説明する。図２の横軸には、強誘電体膜１５の記憶部１５ａの膜厚を１００％とした場合の薄膜部１５ｂの膜厚の割合が示されている。また、縦軸には、薄膜部１５ｂがない場合（従来の場合）に対する残留分極量の増加率が示されている。また、図２には、上部電極１６の線幅が１μｍである場合の残留分極量の増加率が示されている。図２に示すように、薄膜部１５ｂの膜厚が大きくなるほど、残留分極量の増加率が大きくなることがわかる。具体的には、薄膜部１５ｂの膜厚が記憶部１５ａの膜厚（２００ｎｍ）の５０％（１００ｎｍ）の場合には、残留分極量の増加率は約３％である。また、強誘電体膜１５の薄膜部１５ｂの膜厚が記憶部１５ａの膜厚と同じ場合（１００％の場合）には、残留分極量の増加率は約１４％となる。図２に示すグラフから、薄膜部１５ｂの厚みが大きいほど、上部電極１６からの横方向の電界に対して薄膜部１５ｂにより多くの残留分極量を持たせることが可能であることがわかる。また、図２の結果より、上部電極１６の横方向の電界に対して薄膜部１５ｂにより多くの残留分極量を持たせる割合は、上部電極１６の線幅が１μｍ以下の場合にさらに増えることになる。このため、上部電極１６の線幅は、１μｍ以下が好ましい。
【００３６】
その一方、強誘電体膜１５の記憶部１５ａと同じ厚みに薄膜部１５ｂを形成すると、上部電極１６のパターニングの際の塩素系のエッチングガス（Ｃｌ２／Ａｒ系ガス）により薄膜部１５ｂの表面が腐食された場合に、その薄膜部１５ｂの腐食された表面が除去されずに残ることになる。その場合には、薄膜部１５ｂの腐食された表面は強誘電体として機能しないので、上部電極１６からの横方向の電界に対して薄膜部１５ｂを強誘電体として機能することが困難になる。そのため、残留分極量の増加は得られない。このような薄膜部１５ｂの表面の腐食部分をエッチングにより除去する際には、薄膜部１５ｂの表面を薄膜部１５ｂの膜厚の約５％以上の厚み分エッチング除去する必要がある。したがって、薄膜部１５ｂの厚みは、平均値で記憶部１５ａの厚みの約９５％以下の厚みにするのが好ましい。
【００３７】
また、薄膜部１５ｂの厚みを、記憶部１５ａの厚みの１５％よりも小さい厚みにすると、薄膜部１５ｂをエッチングにより形成する際に、ウエハ面内での強誘電体膜１５の堆積膜厚のばらつきおよびエッチングレートのばらつきに起因して、一部の領域で、薄膜部１５ｂが全て除去されて下部電極を構成するＰｔ膜１４が露出される場合がある。この場合、露出されたＰｔ膜１４がエッチングされるので、そのエッチング化合物が記憶部１５ａの側面に付着して下部電極と上部電極１６とがショートするという不都合が生じる。以下、この問題点を、図３および図４を参照して詳細に説明する。
【００３８】
まず、強誘電体材料をウエハ面内全域にわたって０〜１５％の範囲で残すことはプロセス上非常に困難である。図３は、６インチウエハに強誘電体膜を堆積した場合の膜厚分布を示すものであり、図４は、強誘電体膜をＣＦ４／Ａｒ系ガスでエッチングした場合のエッチングレートの面内ばらつきを示した図である。図３に示すように、６インチウエハに強誘電体膜を堆積した場合、ウエハ面内で約５％のばらつきが発生する。また、図４に示すように、エッチングレートのばらつきが約１０％存在する。したがって、図３および図４から、強誘電体膜の薄膜部をウエハの中央部分で約１５％よりも小さい厚みで残そうとすると、ウエハ周辺部で下部電極を構成するＰｔ膜１４をエッチングしてしまう領域が発生する。その領域では、Ｐｔ膜のエッチング化合物が強誘電体膜の記憶部１５ａの側面に付着するので、強誘電体キャパシタがショートしやすくなるという不都合が生じる。したがって、図３および図４に示した強誘電体膜の堆積膜厚のばらつきおよびエッチングレートのばらつきを考慮すると、薄膜部１５ｂの厚みは、平均値で記憶部１５ａの厚みの約１５％以上の厚みにする必要がある。
【００３９】
以上の結果から、強誘電体膜１５の薄膜部１５ｂは、平均値で記憶部１５ａの約１５％以上約９５％以下の厚みにするのが好ましい。
【００４０】
第１実施形態では、上記のように、記憶部１５ａと記憶部１５ａの厚みよりも小さい厚みを有する薄膜部１５ｂとを有する強誘電体膜１５を形成することによって、記憶部１５ａ上に形成される上部電極１６のエッチング時の塩素系のエッチングガスにより薄膜部１５ｂの表面が腐食する場合にも、その薄膜部１５ｂの表面をエッチング除去することにより薄膜部１５ｂを形成すれば、上部電極１６からの横方向の電界に対して薄膜部１５ｂを強誘電体として機能させることができる。これにより、メモリセルから読み出される信号の強度を向上させることができるので、信号の読み出し精度を向上させることができる。
【００４１】
また、第１実施形態では、上記のように、薄膜部１５ｂを平均値で記憶部１５ａの約１５％以上の厚みになるように形成することによって、強誘電体膜１５の一部をエッチングすることにより薄膜部１５ｂを形成する場合に、ウエハ面内での強誘電体膜１５の堆積膜厚のばらつきおよびエッチングレートのばらつきに起因して、薄膜部１５ｂが全て除去されて下部電極を構成するＰｔ膜１４が露出されるのを抑制することができる。これにより、下部電極を構成するＰｔ膜１４が露出されてエッチングされた場合に、そのエッチング化合物が記憶部１５ａの側面に付着することにより下部電極と上部電極１６とのショートが発生するという不都合を抑制することができる。
【００４２】
また、図１に示したように、薄膜部１５ｂの表面を覆うように絶縁膜としてのシリコン窒化膜１７を形成することによって、後述する薄膜部１５ｂのパターニング時に、シリコン窒化膜１７上にフォトレジスト膜（エッチングマスク）を形成してパターニングすることができるので、フォトレジスト膜と薄膜部１５ｂとが接触するのを防止することができる。これにより、フォトレジスト膜と接触するとフォトレジスト膜が取りにくくなる強誘電体膜１５を用いる場合にも、薄膜部１５ｂのパターニング後に容易にフォトレジスト膜を除去することができる。
【００４３】
また、シリコン窒化膜１７は、水素の拡散を抑制する機能を有するので、上方から水素が強誘電体膜１５に拡散するのを抑制することができる。これにより、酸化物からなる強誘電体膜１５に水素が侵入することにより特性が劣化するのを容易に抑制することができる。
【００４４】
また、第１実施形態では、図１に示すように、強誘電体膜１５の薄膜部１５ｂが、メモリセルアレイ領域５０と接続配線との接続のためのビアホール１８ｂの近傍に存在しないようにパターニングすることによって、エッチングされにくい材料である強誘電体膜１５をビアホール１８ｂの形成の際にエッチングする必要がないので、容易にビアホール１８ｂを形成することができる。
【００４５】
図５〜図１３は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。次に、図１、図５〜図１３を参照して、第１実施形態による強誘電体メモリの製造プロセスについて説明する。
【００４６】
まず、図５に示すように、ｐ型シリコン基板１上の所定領域に、ＳＴＩ構造の素子分離領域２を形成する。その後、ｎウェルおよびｐウェル形成用のイオン注入と、ｎチャネルトランジスタおよびｐチャネルトランジスタのしきい値調整用のイオン注入を行う。その後、熱酸化法を用いてシリコン酸化膜３ａを約５ｎｍの厚みで形成する。そのシリコン酸化膜３ａ上に、ＣＶＤ法を用いて、ドープトポリシリコン膜４ａを約２００ｎｍの厚みで形成する。ドープトポリシリコン膜４ａ上に、減圧ＣＶＤ法（ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、シリコン酸化膜５ａを約１５０ｎｍの厚みで形成する。そして、シリコン酸化膜５ａ上の所定領域にフォトレジスト膜２１を形成する。
【００４７】
そして、フォトレジスト膜２１をマスクとしてシリコン酸化膜５ａ、ドープトポリシリコン膜４ａおよびシリコン酸化膜３ａをエッチングすることによって、図６に示すように、シリコン酸化膜からなるゲート絶縁膜３、ドープトポリシリコン膜からなるゲート電極４およびシリコン酸化膜５を形成する。この後、フォトレジスト膜２１をマスクとして、砒素（Ａｓ）イオンを、注入エネルギ：約１０ｋｅＶ、ドーズ量：約１×１０１４ｃｍ−２の条件下でイオン注入する。これにより、ｎ型のエクステンション領域（低濃度不純物領域）６を形成する。この後、フォトレジスト膜２１を除去する。
【００４８】
次に、図７に示すように、全面にＬＰＣＶＤ法を用いて約２００ｎｍの厚みを有するシリコン酸化膜（図示せず）を形成した後、そのシリコン酸化膜を異方性エッチングすることによって、ゲート絶縁膜３、ゲート電極４およびシリコン酸化膜５の側面上に、サイドウォール絶縁膜７を形成する。そして、このサイドウォール絶縁膜７をマスクとして、砒素（Ａｓ）イオンを、注入エネルギ：約３０ｋｅＶ、ドーズ量：約１×１０１５ｃｍ−２の条件下でイオン注入することによって、高濃度不純物領域８を形成する。このエクステンション領域６および高濃度不純物領域８によって、ソース／ドレイン領域が構成される。この後、イオン注入した不純物を活性化するために、約８５０℃で約３０分間の熱処理を窒素雰囲気中で行う。
【００４９】
次に、ＬＰＣＶＤ法を用いて、全面を覆うように、シリコン酸化膜を約２００ｎｍの厚みで形成した後、そのシリコン酸化膜上にＢＰＳＧ膜を約８００ｎｍの厚みで堆積する。そして、約８５０℃で約３０分間の熱処理を酸素雰囲気中で行うことによって、ＢＰＳＧ膜をリフローする。この後、ＢＰＳＧ膜をドライエッチングまたはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、ＢＰＳＧ膜が所望の厚さになるまでエッチングまたは研磨する。そして、ＬＰＣＶＤ法を用いて、そのＢＰＳＧ膜上に、シリコン酸化膜を約１００ｎｍの厚みで堆積する。これにより、シリコン酸化膜、ＢＰＳＧ膜およびシリコン酸化膜の３層構造からなる層間絶縁膜９が形成される。そして、フォトリソグラフィ技術とドライエッチング技術を用いて、層間絶縁膜９に、高濃度領域８に達するコンタクトホール９ａを形成する。
【００５０】
そして、スパッタ法を用いて、コンタクトホール９ａ内および層間絶縁膜９の上面上に、約１０ｎｍの厚みを有するＴｉ膜１０と約１５ｎｍの厚みを有するＴｉＮ膜１１とを順次堆積する。その後、タングステン膜１２を約４００ｎｍの厚みで堆積する。そして、コンタクトホール９ａ以外の領域に形成された余分なタングステン膜１２、ＴｉＮ膜１１およびＴｉ膜１０をＣＭＰ法を用いて除去することによって、図７に示されるような形状が得られる。
【００５１】
次に、スパッタ法を用いて、全面を覆うように、約１００ｎｍの厚みを有するＩｒＳｉＮ膜（図示せず）および約１００ｎｍの厚みを有するＰｔ膜（図示せず）を順次堆積した後、フォトリソグラフィ技術とＣｌ２／Ａｒ系ガスによるドライエッチングとを用いて、Ｐｔ膜およびＩｒＳｉＮ膜をパターニングする。これにより、図８に示すように、メモリセルアレイ領域５０に、下部電極を構成するＩｒＳｉＮ膜１３およびＰｔ膜１４を形成するとともに、周辺回路領域６０に、ＩｒＳｉＮ膜１３ａおよびＰｔ膜１４ａを形成する。
【００５２】
この後、図９に示すように、スピンコート法を用いて、全面に、ＳＢＴ用の溶液（ＳＢＴ溶液）を、約２０００ｒｐｍで約３０秒間塗布する。そして、大気中で約２００℃で約１５分間の熱処理を施すことによって、溶媒成分（エタノール、エチルヘキサンなど）を蒸発させる。その後、約６５０℃で約１時間の焼成工程を酸化雰囲気中で行う。これらのＳＢＴ溶液のスピンコートおよび熱処理を、強誘電体膜１５が約２００ｎｍの厚みになるまで繰り返す。この後、スパッタ法を用いてＰｔ膜１６ａを約２００ｎｍの厚みで形成する。そして、Ｐｔ膜１６ａ上の所定領域に、フォトレジスト膜２２を形成する。
【００５３】
この後、フォトレジスト膜２２をマスクとして、Ｃｌ２／Ａｒ系ガスによるドライエッチングを用いてＰｔ膜１６ａをエッチングすることによって、図１０に示すようにパターニングされたＰｔ膜からなる上部電極１６が形成される。この状態では、強誘電体膜１５の表面が、Ｐｔ膜１６ａをエッチングする際のＣｌ２／Ａｒ系ガスにより腐食された状態になっている。
【００５４】
この状態から、本実施形態では、図１１に示すように、フォトレジスト膜２２をマスクとして、塩素系ガスを含まないＣＦ４／Ａｒ系ガスによるドライエッチングを用いて、強誘電体膜１５（薄膜部１５ｂ）の厚みが約１５％以上約９５％以下の厚みになるように、強誘電体膜１５の表面を所定の厚み分エッチング除去する。これにより、強誘電体膜１５の表面の腐食された部分が除去されるとともに、強誘電体膜１５の記憶部１５ａと薄膜部１５ｂとが形成される。この後、フォトレジスト膜２２を除去する。
【００５５】
次に、図１２に示すように、スパッタ法を用いて、シリコン窒化膜１７を約１０ｎｍ〜約５０ｎｍの厚みで堆積した後、シリコン窒化膜１７上の所定領域にフォトレジスト膜（エッチングマスク）２３を形成する。そして、フォトレジスト膜２３を用いて、まず、ＣＦ４系ガスによるドライエッチングによりシリコン窒化膜１７をエッチングした後、ＣＦ４／Ａｒ系ガスによるドライエッチングを用いてＳＢＴ膜からなる薄膜部１５ｂをエッチングする。これにより、パターニングされた記憶部１５ａおよび薄膜部１５ｂを有する強誘電体膜１５が得られる。なお、第１実施形態では、強誘電体膜の薄膜部１５ｂが、メモリセルアレイ領域５０と接続配線との接続のためのビアホール１８ｂの近傍に存在しないようにパターニングする。この後、フォトレジスト膜２３を除去する。
【００５６】
次に、図１３に示すように、全面を覆うようにプラズマＣＶＤ法を用いてシリコン酸化膜１８を約４００ｎｍの厚みで堆積する。そして、シリコン酸化膜１８上の所定領域にフォトレジスト膜２４を形成した後、フォトレジスト膜２４をマスクとしてシリコン酸化膜１８をエッチングすることによって、シリコン酸化膜１８にビアホール１８ａおよび１８ｂを形成する。この際、メモリセルアレイ領域５０と接続配線との接続領域となるビアホール１８ｂの近傍には、強誘電体膜１５の薄膜部１５ｂが存在しないので、ビアホール１８ｂの形成時のエッチング時に、エッチングしにくいＳＢＴ膜からなる強誘電体膜１５をエッチングする必要がない。これにより、容易にビアホール１８ｂの形成を行うことができる。この後、フォトレジスト膜２４を除去する。
【００５７】
最後に、図１に示したように、スパッタ法を用いて、約１５ｎｍの厚みを有するＴｉＮ膜１９と約２００ｎｍの厚みを有するＡｌ膜２０とを堆積した後、フォトリソグラフィ技術とドライエッチング技術とを用いてパターニングする。これにより、メモリセルアレイ領域５０と周辺回路領域６０とを接続するためのＴｉＮ膜１９とＡｌ膜２０とからなる接続配線が形成される。このようにして、第１実施形態による単純マトリックス型の強誘電体メモリが形成される。
【００５８】
（第２実施形態）
図１４は、本発明の第２実施形態によるクロスポイント型の巨大磁気抵抗材料を用いた不揮発性メモリを示した断面図である。図１４を参照して、この第２実施形態では、上記第１実施形態と異なり、本発明を、記憶材料膜として巨大磁気抵抗材料を用いた不揮発性メモリに適用した例について説明する。
【００５９】
具体的には、この第２実施形態による不揮発性メモリでは、図１に示した第１実施形態のＳＢＴ膜からなる強誘電体膜１５に代えて、巨大磁気抵抗材料膜としてのＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）膜２５を用いている。なお、ＰＣＭＯ膜２５は、本発明の「記憶材料膜」の一例である。このＰＣＭＯ膜２５は、上部電極１６下に位置する約２００ｎｍの厚みを有する記憶部２５ａと、記憶部２５ａの厚みの約１５％以上約９５％以下の厚みを有する薄膜部２５ｂとを含んでいる。ＩｒＳｉＮ膜１３およびＰｔ膜１４からなる下部電極と、ＰＣＭＯ膜２５と、Ｐｔ膜からなる上部電極１６とによって、データを記憶するための抵抗素子が構成される。具体的には、この第２実施形態による巨大磁気抵抗材料膜（ＰＣＭＯ膜２５）を用いた不揮発性メモリでは、上部電極１６と下部電極との間に挟まれたＰＣＭＯ膜２５の抵抗値の差を用いて、データを保持する。
【００６０】
第２実施形態では、上記のように、巨大磁気抵抗材料膜（ＰＣＭＯ膜）２５を、上部電極１６下に位置する記憶部２５ａと記憶部２５ａよりも小さい厚みを有する薄膜部２５ｂとを有するように形成することによって、上部電極１６のエッチング時の塩素系のエッチングガスにより薄膜部２５ｂの表面が腐食される場合にも、その薄膜部２５ｂの表面をエッチングにより除去することにより、薄膜部２５ｂを形成すれば、上部電極１６からの横方向の電界に対して薄膜部２５ｂを抵抗成分として機能させることができる。これにより、メモリセルから読み出される信号の強度を向上させることができるので、信号の読み出し精度を向上させることができる。
【００６１】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００６２】
（第３実施形態）
図１５は、本発明の第３実施形態による単純マトリックス型の強誘電体メモリを示した断面図である。図１５を参照して、この第３実施形態では、上記第１実施形態による単純マトリックス型の強誘電体メモリの構造を、下部電極が直接タングステンプラグに接続されるとともに、強誘電体膜が下部電極の上面および側面を覆う構造に変更した例について説明する。
【００６３】
具体的には、この第３実施形態による単純マトリックス型の強誘電体メモリは、図１５に示すように、メモリセルアレイ領域９０と周辺回路領域９５とを含んでいる。なお、ｐ型シリコン基板１、素子分離領域２、ゲート絶縁膜３、ゲート電極４、シリコン酸化膜５、エクステンション領域（低濃度不純物領域）６、サイドウォール絶縁膜７、高濃度不純物領域８、層間絶縁膜９、Ｔｉ膜１０、ＴｉＮ膜１１およびタングステンプラグ１２は、上記第１実施形態と同様の構造（組成および膜厚）を有している。
【００６４】
また、第３実施形態では、層間絶縁膜９のメモリセルアレイ領域９０に対応する領域上には、約１００ｎｍの厚みを有するＩｒＳｉＮ膜７３が形成されている。このＩｒＳｉＮ膜７３は、タングステンプラグ１２上にまで延びるように形成されているとともに、タングステンプラグ１２と直接接触されている。また、ＩｒＳｉＮ膜７３は、酸素の拡散を抑制する酸素バリア膜として機能する。このＩｒＳｉＮ膜７３上には、約１００ｎｍの厚みを有するＰｔ膜７４が形成されている。ＩｒＳｉＮ膜７３およびＰｔ膜７４によって、強誘電体キャパシタの下部電極が構成されている。この下部電極は、本発明の「第１電極膜」の一例である。また、周辺回路領域９５におけるタングステンプラグ１２上には、メモリセルアレイ領域９０のＩｒＳｉＮ膜７３およびＰｔ膜７４と同一層をパターニングすることによって形成されたＩｒＳｉＮ膜７３ａおよびＰｔ膜７４ａが形成されている。
【００６５】
ここで、第３実施形態では、メモリセルアレイ領域９０におけるＩｒＳｉＮ膜７３およびＰｔ膜７４からなる下部電極の上面および側面を覆うように、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜からなる強誘電体膜７５が形成されている。強誘電体膜７５の上面上の所定領域には、約２００ｎｍの厚みを有するＰｔ膜からなる上部電極７６が形成されている。なお、強誘電体膜７５は、本発明の「記憶材料膜」の一例であり、上部電極７６は、本発明の「第２電極膜」の一例である。
【００６６】
また、第３実施形態では、強誘電体膜７５は、上部電極７６下に位置する約２００ｎｍの厚みを有する記憶部７５ａと、記憶部７５ａ以外のＰｔ膜７４上の領域に位置し、平均値で記憶部７５ａの厚みの約１５％以上約９５％以下の厚みを有する薄膜部７５ｂとから構成されている。
【００６７】
ＩｒＳｉＮ膜７３およびＰｔ膜７４からなる下部電極と、強誘電体膜７５の記憶部７５ａと、上部電極７６とによって、１つのメモリセルを構成する１つの強誘電体キャパシタが構成されている。
【００６８】
また、第３実施形態では、上部電極７６および強誘電体膜７５の薄膜部７５ｂを覆うように、シリコン窒化膜７７が形成されている。このシリコン窒化膜７７は、薄膜部７５ｂのパターニング工程においてフォトレジスト膜と薄膜部７５ｂとが接触するのを防止するために設けられている。また、このシリコン窒化膜７７は、水素が拡散するのを抑制する水素拡散バリアとしての機能も有する。なお、シリコン窒化膜７７は、本発明の「絶縁膜」の一例である。
【００６９】
また、メモリセルアレイ領域９０および周辺回路領域９５の全面を覆うように、シリコン酸化膜からなる層間絶縁膜７８が形成されている。層間絶縁膜７８の周辺回路領域９５に対応する領域は、ビアホール７８ａが形成されている。ビアホール７８ａ内で、周辺回路領域９５のＰｔ膜７４ａに接触するように、約１５ｎｍの厚みを有するＴｉＮ膜７９が形成されている。ＴｉＮ膜７９上には、約２００ｎｍの厚みを有するＡｌ膜８０が形成されている。
【００７０】
第３実施形態では、上記のように、メモリセルアレイ領域９０におけるＩｒＳｉＮ膜７３およびＰｔ膜７４からなる下部電極の上面および側面を覆うように、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜からなる強誘電体膜７５を形成することによって、絶縁膜７７および強誘電体膜７５のエッチング時に、強誘電体キャパシタ（メモリセル）の下部電極（Ｐｔ膜７４）にエッチングダメージが加わるのを防止することができる。このため、誘電体キャパシタ（メモリセル）の下部電極を構成するＩｒＳｉＮ膜７３を、タングステンプラグ１２と直接接触するように形成することによって、下部電極とタングステンプラグ１２とを配線を介して接続する場合に比べて、良好な電気特性（下部電極の抵抗など）を得ることができる。
【００７１】
なお、周辺回路領域９５のＰｔ膜７４ａには、絶縁膜７７および強誘電体膜７５のエッチング時に、エッチングダメージが加わる。しかし、Ｐｔ膜７４ａには、絶縁膜７７および強誘電体膜７５のエッチング後に、ＴｉＮ膜７９／Ａｌ膜８０が接続され、周辺領域９５におけるタングステンプラグ１２と電気的に接続される構造となるため、エッチングダメージによる電気特性に与える影響は少ない。
【００７２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７３】
たとえば、上記実施形態では、下部電極の上層として、Ｐｔ膜を用いたが、本発明はこれに限らず、Ｐｔ膜に代えて、Ｉｒ膜、Ｐｄ膜、Ｃｏ膜、Ｒｈ膜、Ｒｅ膜、Ｍｏ膜またはＲｕ膜を用いることが可能である。
【００７４】
また、上記実施形態では、下部電極の下層として、ＩｒＳｉＮ膜を用いたが、本発明はこれに限らず、ＩｒＳｉＮ膜に代えて、ＴｉＯ２膜、ＣｏＳｉＮ膜、ＲｕＳｉＮ膜、Ｔｉ膜、Ｐｔ／ＴｉＯ２膜、ＴａＳｉＮ膜、Ｐｔ膜、ＩｒＯ２膜またはＴｉＮ膜を用いてもよい。
【００７５】
また、上記実施形態では、強誘電体膜として、ＳＢＴ（ＳｒｘＢｉｙＴａ２Ｏ９）膜を用いたが、本発明はこれに限らず、ＳＢＴＮ（ＳｒｘＢｉｙ（Ｎｂ，Ｔａ）２Ｏ９）膜、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）膜およびＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）膜などの強誘電体膜、または、フッ化ビニリデン・三フッ化エチレン共重合体などの有機の強誘電体膜を用いることも可能である。
【００７６】
また、上記実施形態では、巨大磁気抵抗材料膜としてＰＣＭＯ膜を用いたが、本発明はこれに限らず、ＰＣＭＯ膜以外の巨大磁気抵抗材料膜を用いてもよい。
【００７７】
また、上記実施形態では、上部電極と下部電極との間に位置する記憶材料膜として、強誘電体膜または巨大磁気抵抗材料膜を用いたが、本発明はこれに限らず、他の材料からなる記憶材料膜を用いてもよい。たとえば、有機材料からなる抵抗変化膜や、カルコゲナイド膜（たとえば、Ｇｅ２Ｓｂ２Ｔｅ５）などからなる記憶材料膜を用いてもよい。
【００７８】
また、上記実施形態では、薄膜部の表面を覆う絶縁膜としてシリコン窒化膜（ＳｉＮ膜）を形成したが、本発明はこれに限らず、薄膜部の表面を覆う絶縁膜として、ＳｉＯＮ膜やＳｉＯ２膜を用いてもよい。この場合にも、絶縁膜により、薄膜部のパターニング時に、薄膜部とフォトレジスト膜とが接触するのを防止することができる。なお、ＳｉＯＮ膜は、ＳｉＮ膜と同様、水素拡散の抑制機能を有する一方、ＳｉＯ２膜は、水素拡散の抑制機能を有しない。
【００７９】
また、上記実施形態では、単純マトリックス型の強誘電体メモリまたは不揮発性メモリについて説明したが、本発明はこれに限らず、１トランジスタ１キャパシタ型の強誘電体メモリなどにも適用可能である。
【００８０】
また、上記実施形態では、導電性プラグの一例としてタングステンプラグを用いたが、本発明はこれに限らず、タングステンプラグに代えて、導電性のポリシリコンプラグなどの他の導電性プラグを用いてもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態による単純マトリックス型の強誘電体メモリを示した断面図である。
【図２】強誘電体膜の薄膜部の膜厚と残留分極量との関係を示した相関図である。
【図３】ウエハ面内での強誘電体膜の膜厚のばらつきを説明するための特性図である。
【図４】ウエハ面内でのエッチングレートのばらつきを説明するための特性図である。
【図５】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図６】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図８】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図９】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１０】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１１】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１２】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１３】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１４】本発明の第２実施形態によるクロスポイント型の巨大磁気抵抗材料を用いた不揮発性メモリを示した断面図である。
【図１５】本発明の第３実施形態による単純マトリックス型の強誘電体メモリを示した断面図である。
【図１６】従来の単純マトリックス型の強誘電体メモリの構造を示した断面図である。
【図１７】図１６に示した従来の単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【図１８】図１６に示した従来の単純マトリックス型の強誘電体メモリの製造プロセスを説明するための断面図である。
【符号の説明】
【００８２】
１３、７３  ＩｒＳｉＮ膜（第１電極膜）
１４、７４  Ｐｔ膜（第１電極膜）
１５、７５  強誘電体膜（記憶材料膜）
１５ａ  記憶部
１５ｂ  薄膜部
１６、７６  上部電極（第２電極膜）
１７、７７  シリコン窒化膜（絶縁膜）
１９、７９  ＴｉＮ膜（接続配線）
２０、８０  Ａｌ膜（接続配線）
１８ｂ  ビアホール（接続領域）
２５  巨大磁気抵抗材料膜（記憶材料膜）
２５ａ、７５ａ  記憶部
２５ｂ、７５ｂ  薄膜部
【図１】
0004452726.tif 000002
【図２】
0004452726.tif 000003
【図３】
0004452726.tif 000004
【図４】
0004452726.tif 000005
【図５】
0004452726.tif 000006
【図６】
0004452726.tif 000007
【図７】
0004452726.tif 000008
【図８】
0004452726.tif 000009
【図９】
0004452726.tif 000010
【図１０】
0004452726.tif 000011
【図１１】
0004452726.tif 000012
【図１２】
0004452726.tif 000013
【図１３】
0004452726.tif 000014
【図１４】
0004452726.tif 000015
【図１５】
0004452726.tif 000016
【図１６】
0004452726.tif 000017
【図１７】
0004452726.tif 000018
【図１８】
0004452726.tif 000019