(57)【特許請求の範囲】
【請求項１】
化合物半導体基板と、
該化合物半導体基板表面に形成されたｎ型半導体抵抗領域と、
該ｎ型半導体抵抗領域と上記化合物半導体による基板領域との間に設けられたｐ型埋込み領域とを有して成り、
上記ｐ型埋込み領域が完全に空乏化される
半導体抵抗素子を有する半導体装置。
【請求項２】
上記化合物半導体基板が、半絶縁性基板である請求項１に記載の半導体抵抗素子を有する半導体装置。
【請求項３】
上記ｐ型埋込み領域のアクセプタ濃度が、上記基板領域のアクセプタ濃度に比し高く、かつ上記ｎ型半導体抵抗領域のドナー濃度に比し低濃度に選定されて成る請求項１に記載の半導体抵抗素子を有する半導体装置。
【請求項４】
上記ｎ型半導体抵抗領域と上記ｐ型埋込み領域とが自己整合された位置関係に形成されて成る請求項１に記載の半導体抵抗素子を有する半導体装置。
【請求項５】
半絶縁性の化合物半導体基板表面に形成した第１のマスク層を介して上記化合物半導体基板表面の選択された領域にｎ型不純物を導入して、ｎ型不純物導入領域を形成する工程と、
該ｎ型不純物導入領域の形成工程の後に、あるいは前に、上記化合物半導体基板表面に形成した第２のマスク層を介してｐ型不純物を導入してｐ型不純物導入領域を形成する工程と、
上記ｎ型不純物導入領域およびｐ型不純物導入領域の不純物を活性化してｎ型半導体抵抗領域と、該ｎ型半導体抵抗領域に接して上記半導体基板による基板領域との間にｐ型埋込み領域を形成する熱処理工程と、
上記半導体抵抗領域にオーミック電極を形成する工程とを有し、
前記ｎ型不純物導入領域を形成する工程、及び、前記ｐ型不純物導入領域を形成する工程において、前記ｐ型埋込み領域が完全に空乏化するように、前記ｎ型不純物導入領域と前記ｐ型埋込み領域の不純物濃度の選定を行う
半導体抵抗素子を有する半導体装置の製造方法。
【請求項６】
上記第１および第２のマスク層が同一マスク層とされ、上記ｎ型不純物導入領域と上記ｐ型不純物導入領域とを自己整合によって形成する請求項５に記載の半導体抵抗素子を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体抵抗素子を有する半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
半導体基板の表面に不純物を導入して形成した半導体領域による半導体抵抗素子は、半導体集積回路の構成要素として広く利用されている素子の１形態である。
そして、従来から用いられている抵抗素子の一例としては、半絶縁性の化合物半導体基板、例えば半絶縁性ＧａＡｓ基板上に、低不純物濃度をもって例えばｎ型の不純物がドープされて形成される。この抵抗素子の構造および製造方法を、図３および図４の工程図を参照して説明する。
【０００３】
図３Ａに示すように、半絶縁性半導体基板１上に、厚さ５０ｎｍのＳｉＮによる保護膜２をプラズマＣＶＤ(Chemical Vapor Deposition) 法で全面的に形成し、このＳｉＮ保護膜２上に、一旦全面的にフォトレジスト層３を塗布し、目的とする半導体抵抗素子の形成領域部上のフォトレジスト層３をフォトリソグラフィによって除去して開口３ｗを形成する。そして、この開口３ｗを通じて、保護膜２を貫通して半絶縁性半導体基板１の表面にｎ型不純物のＳｉをイオン注入して、不純物導入領域４を形成する。
【０００４】
フォトレジスト層３を除去し、再び、フォトレジスト層５を一旦全面的に形成し、同様にフォトリソグラフィによって、目的とする半導体抵抗素子の両端の電極取出し領域の形成部上のフォトレジスト層５を除去して図３Ｂに示すように、開口５ｗを形成する。
その後、開口５ｗを通じて、半絶縁性半導体基板１の表面に、ｎ型不純物であるＳｉを高濃度にイオン注入して高不純物濃度の不純物導入領域６を形成する。
【０００５】
図３Ｃに示すように、フォトレジスト層５および表面保護膜２を除去した後、半絶縁性半導体基板１をアルシン雰囲気中でアニールして、各不純物導入領域４および６のＳｉイオンを活性化して、各領域４と６とによって所要の比抵抗を有する半導体抵抗領域４Ｒと、低比抵抗の電極取出し領域６Ｒを構成する。
【０００６】
図３Ｄに示すように、半絶縁性半導体基板１の領域４Ｒおよび６Ｒが形成された表面に、厚さ３００ｎｍのＳｉＮによる絶縁層７をプラズマＣＶＤ法で一旦全面的に形成する。この上にフォトレジスト層８を形成し、電極取出し領域６Ｒ上にフォトリソグラフィによって開口８ｗを形成し、これら開口８ｗを通じて、電極取出し領域６Ｒ上の絶縁層７に、反応性イオンエッチングを行って電極のコンタクト窓７ｗをそれぞれ穿設する。
【０００７】
図４Ａに示すように、コンタクト窓７ｗを通じて外部に露呈した電極取出し領域６Ｒ上に接触させて、電極金属層９を全面的に形成する。この電極金属層９は、ＡｕＧｅ層と、Ｎｉ層とを、それぞれ１５０ｎｍと５０ｎｍの厚さに蒸着して形成する。
【０００８】
図４Ｂに示すように、リフトオフ法によってすなわちフォトレジスト層８を除去して、このフォトレジスト層８上の金属層９を選択的に取り去り、電極取出し領域６Ｒ上の金属層９のみを残す。その後、基板１をフォーミングガス中で約４５０℃に加熱して、電極取出し領域６Ｒに対してオーミックにコンタクトされた金属層９による対の電極９Ｒを形成する。
【０００９】
更に、図４Ｃに示すように、全面的に配線を構成する配線金属層１０を形成する。この配線金属層１０は、Ｔｉ、Ｐｔ、Ａｕを、それぞれ５０ｎｍ、５０ｎｍ、２００ｎｍをもって順次全面的に蒸着する。そして、この配線金属層１０上に、フォトレジスト層１１を塗布形成し、フォトリソグラフィによってパターン化して、配線を形成する部分を残して他部のフォトレジスト層１１を除去する。
【００１０】
図４Ｄに示すように、フォトレジスト層１１をマスクとして、イオンミリング法によって、配線金属層１０をエッチングして電極９Ｒにオーミックコンタクトされた配線１０Ｒを構成する。
【００１１】
このようにして半導体抵抗素子１２が形成される。すなわち、この構造において、半導体抵抗領域４Ｒを構成するＳｉのイオン注入におけるＳｉ原子の加速電圧や、ドーズ量を適当に選ぶことによって、所望の抵抗値を有する半導体抵抗素子１２を得ることができる。
【００１２】
このような抵抗素子は、安価に製造できる反面、高いシート抵抗を半導体抵抗領域４Ｒの不純物濃度を下げると、電気抵抗が基板電位によって大きく変化するという問題がある。
これは、いわゆるバックゲート効果の一形態に起因するものであるものである。
【００１３】
図６は、図５に示した半絶縁性半導体基板１にｎ型の半導体抵抗領域４Ｒによる半導体抵抗素子における電流−電圧特性のバックゲート効果の測定例を示したものである。この場合、基板電位Ｖsub を、−６Ｖ〜０Ｖに変化させて測定したものである。
この基板電位は、図５に示すように、基板１上の半導体抵抗領域４Ｒより離れた位置に設けた基板電極１３によって与えた。
【００１４】
図６より明らかなように、基板電位Ｖsub を負側に振ると、電気抵抗が増大し、飽和電流が減少する。これは、半導体抵抗領域４Ｒと、基板１の半絶縁性基板領域との間の空間電荷層が、基板電位Ｖsub によって半導体抵抗領域４Ｒ側にも拡がり、半導体抵抗領域４Ｒのシートキャリア濃度が減少したことによると考えられる。
【００１５】
このような形のバックゲート効果が現れるにしても、その強度が安定していれば、それを考慮した回路の設計は可能である。
しかしながら、実プロセスにおいては、この強度が安定しないことがある。これは、抵抗層の回りの実効的アクセプタ濃度が、基板要因、あるいはプロセス要因によって変動するためと考えられる（参考文献：N.Goto,et.al.,“Two Dimensional Numerical Simulation of Side-Gating Effect in GaAs MESFET's ”IEEE
ED-17,No.8,1990）。
【００１６】
したがって、このような抵抗素子を用いた回路を歩留り良く製造しつづけるたには、前述の実効的なアクセプタ濃度を常に一定に制御しなけれがならない。
しかしながら、このようなアクセプタには、起源の分からないものも含まれるため、その制御は容易でない。
【００１７】
【発明が解決しようとする課題】
本発明は、上述した制御が困難な基板領域のアクセプタ濃度による半導体抵抗素子の特性変動を抑制し、これを用いた例えば半導体集積回路の歩留りを安定的に向上させるこのができるようにした半導体抵抗素子を有する半導体装置とその製造方法を提供するものである。
【００１８】
【課題を解決するための手段】
本発明による半導体抵抗素子を有する半導体装置は、化合物半導体基板表面に形成されたｎ型半導体抵抗領域より構成され、このｎ型半導体抵抗領域と化合物半導体基板による基板領域との間に完全に空乏化されるｐ型埋込み領域が設けられた構成とする。この構成において、ｐ型埋込み領域は、そのアクセプタ濃度が、基板領域のアクセプタ濃度に比し高く、かつｎ型半導体抵抗領域のドナー濃度に比し低濃度に選定し得るものである。
【００１９】
また、本発明による半導体抵抗素子を有する半導体装置の製造方法は、半絶縁性の化合物半導体基板表面に形成した第１のマスク層を介して化合物半導体基板表面の選択された領域にｎ型不純物を導入して、ｎ型不純物導入領域を形成する工程と、このｎ型不純物導入領域の形成工程の後に、あるいは前に、化合物半導体基板表面に形成した第２のマスク層を介してｐ型不純物を導入してｐ型不純物導入領域を形成する工程と、ｎ型不純物導入領域およびｐ型不純物導入領域の不純物を活性化してｎ型半導体抵抗領域と、ｎ型半導体抵抗領域に接して半導体基板による基板領域との間にｐ型埋込み領域を形成する熱処理工程と、半導体抵抗領域にオーミック電極を形成する工程とを採るものである。ｎ型不純物導入領域を形成する工程、及び、ｐ型不純物導入領域を形成する工程では、ｐ型埋込み領域が完全に空乏化するように、ｎ型不純物導入領域とｐ型埋込み領域の不純物濃度の選定を行う。この製造方法において、第１および第２のマスク層は同一マスク層とし得る。
【００２０】
本発明による半導体装置の構成によれば、ｎ型半導体抵抗領域と基板領域との間にｐ型の埋込み領域を設けたことにより、この濃度の選定によって、基板領域に存在するアクセプタの実効濃度の変動によるバックゲート効果、半導体抵抗領域内に向かう空乏層の広がり、その変動を抑制することができる。
【００２１】
【発明の実施の形態】
本発明による半導体抵抗素子を有する半導体装置の一実施形態の一例を、本発明製造方法の一実施形態の一例と共に、図１および図２を参照して説明するが本発明は、この実施形態および例に限定されるものではない。
【００２２】
この例においては、図２Ｄにその半導体抵抗素子部の概略断面図を示すように、半絶縁性ＧａＡｓ化合物半導体基板２１の一主面の選択された領域に低不純物濃度のｎ型半導体抵抗領域２４Ｒが形成され、これと半導体基板による基板領域２１Ｓすなわち半導体基板２１の半導体抵抗領域２４Ｒの非形成領域との間に、半導体抵抗領域２４Ｒの周囲にこの領域２４Ｒと接してｐ型埋込み領域２５Ｂが設けられる。
また、このｐ型埋込み領域２５Ｂは、そのアクセプタ濃度が基板領域２１Ｓのアクセプタ濃度に比し高く、かつｎ型半導体抵抗領域２４Ｒのドナー濃度に比し低濃度に選定される。
更に、このｐ型埋込み領域は、これが完全に空乏化するように、半導体抵抗領域２４Ｒと共に、その濃度の選定がなされる。
【００２３】
この場合、先ず、図１Ａに示すように、半絶縁性ＧａＡｓ化合物半導体基板２１を用意する。そして、この基板２１の表面に保護膜２２を形成する。この保護膜２２は、例えば、プラズマＣＶＤ法によって形成した厚さ３００ｎｍのＳｉＮ誘電体膜によって構成する。
【００２４】
図１Ｂに示すように、この保護膜２２上に、半導体抵抗領域の形成部上に開口２３ｗが穿設された第１のマスク層２３を形成する。このマスク層２３は、フォトレジスト層によって形成することができる。すなわち保護膜２２上にフォトレジスト層を全面的に塗布形成し、このフォトレジスト層に対し、周知のフォトリソグラフィによって開口２３ｗを形成する。
次に、この第１のマスク層２３をイオン注入マスクとしてその開口２３ｗを通じて半絶縁性化合物半導体基板２１の表面領域にｎ型不純物をイオン注入してｎ型の不純物導入領域２４を形成する。このときの注入エネルギーは、不純物をＳｉとするとき、例えば８０ｋｅＶとし、ドーズ量は５×１０12ｃｍ-2とすることができる。
次いで、この第１のマスク層２３を共通に用いてこれを第２のマスクとして、第１の不純物導入領域２４に比して深い位置に向けて、ｐ型の不純物原子をイオン注入して、第２の不純物導入領域２５を形成する。このイオン注入原子は、例えばＭｇを用いることができ、その打ち込みエネルギーは、例えば２４０ｋｅＶ、ドーズ量は例えば１×１０12ｃｍ-2とする。
【００２５】
次に、図１Ｃに示すように、マスク層２３を除去し、半導体抵抗領域に対する電極形成部に開口２６ｗが形成された第３のマスク層２６を形成する。このマスク層２６の形成においてもフォトレジスト層を塗布し、フォトリソグラフィによって開口２６ｗを形成することができる。
そして、このマスク層２６をイオン注入マスクとして、その開口２６ｗを通じて、再びｎ型の不純物をイオン注入して、高濃度不純物導入領域２７を形成する。このイオン注入は、例えば先に注入したｎ型不純物と同一のＳｉ原子を、例えば１５０ｋｅＶの打ち込みエネルギーで、例えば３×１０13ｃｍ-2のドーズ量でイオン注入する。
【００２６】
その後、図１Ｄに示すように、基板２１上の、フォトレジスト層２６と、保護膜２２を除去する。このＳｉＮによる保護膜２２の除去は、例えば基板２１を混酸（弗化水素酸と弗化アンモニウムの混合液）に浸漬することによって行う。
その後、基板２１をアニールして、各領域２４、２５および２７の各注入不純物を活性化し、領域２４によって、低不純物濃度を有し、十分高いシート抵抗を有する半導体抵抗領域２４Ｒを形成し、その両端に領域２７によって高不純物濃度の電極取出し領域２７Ｒを形成し、更に、領域２５によって半導体抵抗領域２４Ｒと基板領域２１Ｓとの間に、ｐ型埋込み領域２５Ｂを形成する。このアニールは、Ａｓの脱離を防ぐためＡｓを含む雰囲気例えばＡｓＨ3 雰囲気中で行い、そのアニール温度は８００〜８５０℃とする。
このようにしてｎ型半導体抵抗領域２４Ｒのドナー濃度に比してアクセプタ濃度の低い例えば５×１０16ｃｍ-3のｐ型埋込み領域２５Ｂを形成する。
【００２７】
図２Ａに示すように、半絶縁性半導体基板２１の表面に全面的に例えばＳｉＮによる絶縁層２８を形成する。この絶縁層２８は、例えば、プラズマＣＶＤ法によってＳｉＮを、厚さ３００ｎｍに被着形成する。
【００２８】
次に、図２Ｂに示すように、電極取出し領域２７Ｒの上方に、開口２９ｗが穿設されたマスク層２９を形成する。このマスク層２９は、基板２１上に全面的にフォトレジスト層を塗布し、フォトリソグラフィによって、開口２９ｗを形成する。
このマスク層２９をエッチングマスクとして、その開口２９ｗを通じて、絶縁層２８に対して例えばＣＦ4 を反応ガスとする反応性イオンエッチングによって開口２８ｗを形成する。
【００２９】
図２Ｃに示すように、これら開口２９ｗおよび２８ｗを通じて外部に露呈した電極取出し領域２７上に接触して、電極金属層３０を全面的に形成する。この電極金属層３０は、ＡｕＧｅ層と、Ｎｉ層とを、それぞれ１５０ｎｍと５０ｎｍの厚さに蒸着して形成する。
【００３０】
図２Ｄに示すように、フォトレジスト層２９を除去して、電極取出し領域２７Ｒ上の金属層３０を残し、フォトレジスト層２９上の金属層３０をリフトオフする。その後、基板２１をフォーミングガス中で約４５０℃に加熱して、電極取出し領域２７Ｒに対して合金化処理を行ってオーミックにコンタクトされた金属層３０による対の電極３０Ｒを形成する。
【００３１】
その後、必要に応じて、図４ＣおよびＤで説明したと同様の方法によって、図示しないが、金属配線を形成することもできる。
【００３２】
このようにして半導体抵抗素子１２を形成することができる。
この半導体抵抗素子１２は、いうまでもなく、共通の化合物半導体基板２１に複数個同時に形成することができ、また化合物半導体２１に他の回路素子と共に形成した半導体集積回路装置を構成することができる。
【００３３】
上述の半導体抵抗素子１２は、半導体抵抗領域２４Ｒと基板領域２１Ｓとの間に、その濃度が基板領域２１Ｓより高い濃度で、かつ半導体抵抗領域２４Ｒより低い埋込み領域２５Ｂを配置したことによって、基板領域に存在するアクセプタの実効濃度の変動によるバックゲート効果、半導体抵抗領域内に向かう空乏層の広がりの変動を抑制することができ、半導体抵抗領域の特性の安定化、ひいては半導体抵抗領域２４Ｒの低濃度化、高抵抗化を図ることができる。
【００３４】
更に、このｐ型埋込み領域は、これが完全に空乏化するように、半導体抵抗領域２４Ｒと共に、その濃度の選定を行うことによって、周波数特性の劣化原因ともなり得る寄生容量の低減化を図ることができる。
【００３５】
また、上述した本発明製造方法によれば、不純物導入領域２４および２５を、同一マスク２３を用いて形成することから、これら不純物導入領域２４および２５の形成位置、すなわちｎ型半導体抵抗領域２４Ｒとｐ型埋込み領域２５Ｂとはその位置関係が自己整合する。
【００３６】
【発明の効果】
上述したように、本発明による半導体抵抗素子を有する半導体装置は、その半導体抵抗素子を高濃度に構成できるので、特性の安定化を図ることができ、バックゲート効果に起因する特性変動の小さい半導体抵抗素子を歩留り良く得ることができる。
また、半導体抵抗領域の薄膜化を図ることができることから、そのシート抵抗を充分大きくすることができる。したがって、電極間の抵抗領域の長さを大きくすることなく、大きな抵抗値を有する半導体抵抗素子を構成することができることから、この抵抗領域すなわち抵抗素子の占有面積の縮小化を図ることができ、半導体集積回路における高密度、小型化を図ることができるものである。
【００３７】
また、上述したようにバックゲート効果に起因する特性変動の小さい半導体抵抗素子を構成することができることから、例えばＤＣＦＬ（Direct Coupled FET Logic) 回路に適用して伝搬遅延時間とノイズマージンの両方を改善でき、また、抵抗分割によるバイアス回路においては、設計どおりの分圧比を安定して得ることができる。
【００３８】
また、上述したように、周波数特性の劣化原因となり得る寄生抵抗の回避によって、論理ゲート回路のみならず、高周波回路に使用して好適ならしめるものである。
【図面の簡単な説明】
【図１】Ａ〜Ｄは、本発明による半導体装置の一例を得る本発明製造方法の一例の工程図（その１）である。
【図２】Ａ〜Ｄは、本発明による半導体装置の一例を得る本発明製造方法の一例の工程図（その２）である。
【図３】Ａ〜Ｄは、従来の半導体装置の製造方法の一例の工程図（その１）である。
【図４】Ａ〜Ｄは、従来の半導体装置の製造方法の一例の工程図（その２）である。
【図５】従来の半導体抵抗素子の概略断面図である。
【図６】図５に示した半導体抵抗素子における電流−電圧特性曲線図である。
【符号の説明】
２１・・・半導体基板、２２・・・保護膜、２３．２６・・・マスク層、２３ｗ，２６ｗ・・・開口、２４・・・ｎ型不純物導入領域、２４Ｒ・・・半導体抵抗領域、２５・・・ｐ型不純物導入領域、２５Ｂ・・・埋込み領域、２７・・・高不純物導入領域、２７Ｒ・・・電極取出し領域、２８・・・絶縁層、３０・・・電極金属層、３０Ｒ・・・電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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