(57)【特許請求の範囲】
【請求項１】
基板（２１）と；
前記基板（２１）内の埋込ｎウェル（２５）と；
前記基板（２１）の表面である基板表面から前記埋込ｎウェル（２５）まで、前記基板表面と垂直方向に延びると共に、前記埋込ｎウェル（２５）の外周に接触するｎウェルリング（２４）であって、前記ｎウェルリング（２４）と前記埋込ｎウェル（２５）は絶縁分離ｐウェル（２２）を形成することと；
前記絶縁分離ｐウェル（２２）の表面に位置する電子回路と；
前記絶縁分離ｐウェル（２２）に位置し、かつ前記基板表面から前記埋込ｎウェル（２５）内に前記基板表面と垂直方向に延びると共に前記埋込ｎウェル（２５）に接触する複数のｎウェルプラグ（２７）と
を有する半導体素子であって、
複数の前記ｎウェルプラグ（２７）は、それぞれ複合ウェル結束部（３４、４４）を有し、
前記ｎウェルリング（２４）は、複合ウェルリング（２３）を有し、
前記複合ウェル結束部（３４、４４）は、
前記ｎウェルプラグ（２７）上に位置する第１ｎ＋活性領域（４０）と、
前記ｎウェルプラグ（２７）の外周を取り囲むように位置する第１ウェル間ＳＴＩ（３８）と、
前記第１ウェル間ＳＴＩ（３８）の外周を取り囲むように位置する第１ｐ＋活性領域（３６）と、
前記第１ｐ＋活性領域（３６）の外周を取り囲むように位置する第１ウェル内ＳＴＩ（４２）と
を有し、
前記複合ウェルリング（２３）は、
前記ｎウェルリング（２４）上に位置する第２ｎ＋活性領域（２９）と、
前記ｎウェルリング（２４）の内周に取り囲まれるように位置する第２ウェル間ＳＴＩ（２６）と、
前記ｎウェルリングの外周を取り囲むように位置する第３ウェル間ＳＴＩ（２６）と、
前記第２ウェル間ＳＴＩ（２６）の内周に取り囲まれるように位置する第２ｐ＋活性領域（２８）と、
前記第２ｐ＋活性領域の内周に取り囲まれるように位置する第２ウェル内ＳＴＩ（３０）と
を有することを特徴とする、半導体素子。
【請求項２】
前記ｎウェルプラグ（２７）のドーパント濃度は、１０１７原子／ｃｍ３〜１０１９原子／ｃｍ３の範囲内にあり、
前記埋込ｎウェル（２５）のドーパント濃度は、１０１７原子／ｃｍ３〜５×１０１９原子／ｃｍ３の範囲内にある、請求項１記載の半導体素子。
【請求項３】
前記複数のｎウェルプラグ（２７）の各々の長さは、０．５マイクロメートル〜１．０マイクロメートルの範囲内にあり、
前記複数のｎウェルプラグ（２７）の各々の幅は、０．５マイクロメートル〜１．０マイクロメートルの範囲内にある、請求項１または２記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体素子に関し、より詳細には半導体素子における高周波信号のアイソレーションに関する。
【背景技術】
【０００２】
集積回路設計のコストを低減するためには、１つの集積回路にできるだけ多くの機能性を含めることが望ましい。例えば、低コストの無線通信システムでは、ディジタル論理回路と同じ集積回路にＲＦ（無線周波数）回路を含むことが望ましい。しかしながら、ディジタル論理回路により生成されたノイズが、フェーズロックループ（ＰＬＬ）や低ノイズ増幅器回路のような高感度なＲＦ回路ブロックに入る恐れがある。概念上、理想的なファラデーケージは外部の電磁干渉を防止し、完璧な信号のアイソレーションを提供する。集積回路では、ノイズの影響を緩和すると共に信号のアイソレーションを提供するために、埋込ウェルが使用される。ｐ型基板を用いたＣＭＯＳツインウェルプロセスでは、ｎウェルとｐ型基板との間のｐｎ接合がＰＭＯＳに対する信号のアイソレーションを提供する。ＮＭＯＳの信号のアイソレーションは、絶縁分離ｐウェル（ＩＰＷ）ポケットを作成すべくｎウェルと共に深いｎ＋埋込ウェル（ＤＮＷ）を使用して遂行され、これはトリプルウェルプロセスと呼ばれることがある。集積回路内のファラデーケージに近づくために使用される埋込ウェルは、ノイズの影響を軽減するが、埋込ウェルの使用によっては、より高いＲＦ周波数での適切な信号のアイソレーションを提供することができない。
【０００３】
図１は先行技術の半導体素子１０の平面図を示す。図２は図１の先行技術の半導体素子１０の断面図を示す。半導体素子１０はｐ型基板１８を備えている。深い埋込ｎウェル１６は、ｎウェルリング１５と共に、絶縁分離ｐウェル１２を形成する。絶縁分離ｐウェル１２の表面には複数のｐ＋ウェル結束部１４が埋め込まれている。絶縁分離ｐウェル１２の表面に、電子回路が構築される（図示しない）。絶縁分離ｐウェル１２は、ウェル内に実装された回路をウェル外に実装される回路から分離する機能を果たす。しかしながら、深い埋込ｎウェル１６は、ＲＦ周波数範囲における信号のアイソレーションには不都合な、比較的高い抵抗を有している。
【発明を実施するための最良の形態】
【０００４】
一般に、本発明は、基板２１、埋込ｎウェル２５、およびｎウェルリング２４を備えた半導体素子２０を提供する。ｎウェルリング２４は、半導体素子２０の表面から埋込ｎウェル２５まで延びている。ｎウェルリング２４と埋込ｎウェル２５は絶縁分離ｐウェル２２を形成する。絶縁分離ｐウェル２２は複数のｎウェルプラグ２７を有し、この複数のｎウェルプラグ２７は半導体素子２０の表面から絶縁分離ｐウェル２２内に延びると共に、埋込ｎウェル２５と接触する。複数のｎウェルプラグ２７は、ｎウェル抵抗を減少させて、高周波信号に対するより良好なアイソレーションを提供する。
【０００５】
図３は、本発明の半導体素子２０の一部分の平面図を示す。図４は、４−４線に沿った図３の半導体素子２０の断面図を示す。図３および図４の両方を参照すると、半導体素子２０は基板２１、深い埋込ｎウェル２５、複合ウェルリング２３、および複合ウェル結束部３４，４４を備えている。深い埋込ｎウェル２５とｎウェルリング２４により絶縁分離ｐウェル２２が形成されている。複合ウェルリング２３はｎウェルリング２４、ウェル間ＳＴＩ（ＳＴＩ：シャロートレンチ分離）２６、ウェル内ＳＴＩ３０、ｎ＋活性領域２９、およびｐ＋活性領域２８を有する。複合ウェル結束部３４はｎウェルプラグ２７、ｐ＋活性領域３６、ウェル間ＳＴＩ３８、ｎ＋活性領域４０、およびウェル内ＳＴＩ４２を有する。複合ウェル結束部３４と同様の複数の複合ウェル結束部が、絶縁分離ｐウェル２２の至る所に間隔を開けて配置される。しかしながら、説明のため、図３と図４にはただ１つの他の複合ウェル結束部である複合ウェル結束部４４しか図示していない。
【０００６】
深い埋込ｎウェル２５を、はじめに基板２１に埋め込む。その後、ｎウェルリング２４を深い埋込ｎウェル２５の上に埋め込み、絶縁分離ｐウェル２２を構築する。
ウェル間ＳＴＩ２６、ウェル内ウェルＳＴＩ３０、ｎ＋活性領域２９、およびｐ＋活性領域２８をｎウェルリング２４と絶縁分離ｐウェル２２の上に形成する。複合ウェル結束部３４，４４を同時に、複合ウェルリング２３と同じマスクで形成する。ｎウェルプラグ２７はｎウェルリング２４と同時に形成する。ｎウェルプラグ２７は、約１ｅ１７原子／ｃｍ３〜１ｅ１９原子／ｃｍ３の範囲の濃度でドープし、埋込ｎウェル２５を約１ｅ１７原子／ｃｍ３〜５ｅ１９原子／ｃｍ３の濃度でドープする。次にｐ＋活性領域３６、ウェル間ＳＴＩ３８、ｎ＋活性領域４０、およびウェル内ＳＴＩ４２を、ｎウェルプラグ２７の上に形成する。ｐ＋活性領域３６はｎウェルプラグの周囲に保護リングを形成し、プロセスに敏感な漏洩電流を無くすと共に、複合ｎウェル結束部をより丈夫にする。
【０００７】
オームの並列抵抗器の法則のため、絶縁分離ｐウェル内にｎウェル結束部が多く存在するほど、抵抗はより下がる。しかしながら、ｎウェルを追加することにより集積回路の表面積が増加するという犠牲を払って抵抗は下がる。図示した実施形態では、複合ｎウェル結束部は、約５０マイクロメートル未満の距離を互いに開けて等間隔に離間配置される。ｎウェル結束部の間隔を短くすると、ｎウェル結束部の数は増加し、より良質な信号アイソレーションが得られる。複数のｎウェルプラグ２７の各々は、約０．５マイクロメートル〜１．０マイクロメートルの範囲の長さを有し、かつ、約０．５マイクロメートル〜１．０マイクロメートルの幅を有する。他の実施形態では、複合ｎウェル結束部を５０マイクロメートルよりもさらに離して離間配置することができ、回路設計または他の関連物を収容する非等な様式で離間配置し得る。さらに、ｎウェルプラグは異なる長さと幅を有していてもよい。例えば１実施形態では、ｎウェルプラグはストリップを形成する長方形である。
【０００８】
複合ウェル結束部３４，４４は、絶縁分離ｐウェル２２を貫く複数の並行な導電通路を提供することにより、深い埋込ｎウェル２５と接触させ、埋込ｎウェル２５の深いｎウェル抵抗を減少させるために使用される。また、複合ウェル結束部３４，４４は、ｎウェルリング２４と同じマスクを使用して絶縁分離ｐウェル２２内に埋め込まれてもよい。ｐウェル埋め込み後、ｎ＋活性領域４０とｐ＋活性領域３６がウェルとのオーム接触をなすために形成される。図示した実施形態では、最適の信号アイソレーションを達成するために、複合ウェルリング２３と複合ウェル結束部３４，４４が同様の構造を有している。周波数が増加するにつれて、集中ウェル抵抗Ｒｗが信号アイソレーション量を決定する。
【０００９】
合計ウェル抵抗は次の方程式により示される：Ｒｗ＝Ｒｎｗ＊Ｒｐｗ／（Ｒｎｗ＋Ｒｐｗ）、式中Ｒｎｗは深いｎウェル抵抗であり、Ｒｐｗは絶縁分離ｐウェル抵抗である。高周波では集中ウェル抵抗が分流器として機能する。Ｒｗを最小限にすることにより、約１０ギガヘルツ（ＧＨｚ）までの周波数に対するノイズのアイソレーションが改善される。
【００１０】
本発明を特定の実施形態に関して説明してきたが、当業者にはさらなる改変と改良が想到されるだろう。したがって、本発明はそのようなすべてのバリエーションや改変を特許請求の範囲の範囲内にあるものとして包含するものとする。
【図面の簡単な説明】
【００１１】
【図１】先行技術の半導体素子の平面図。
【図２】図１の先行技術の半導体素子の断面図。
【図３】本発明の半導体素子の平面図。
【図４】図３の半導体素子の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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