(57)【特許請求の範囲】
【請求項１】
アナログの入力波形をディジタルに変換するＡ／Ｄコンバータと、上記入力波形の基本波Ａを抽出するフィルタ回路と、上記基本波Ａを受けてその周波数のｎ倍（ｎは任意の整数）のＰＬＬクロックを生成するＰＬＬ回路とを含み、上記ＰＬＬクロックを上記Ａ／Ｄコンバータのサンプリングクロックとして上記入力波形をサンプリングする電力計における入力回路のサンプリング方法において、
上記フィルタ回路から得られる上記基本波Ａの周波数を監視し、その周期を少なくとも１周期分遅らせた出力Ｂを上記ＰＬＬ回路に与える周波数追従回路と、
上記入力波形のレベルを監視し、上記ＰＬＬ回路がアンロック状態になる直前に上記周波数追従回路にＰＬＬアンロック警告信号を出力する入力レベル監視手段とを備え、
上記周波数追従回路には、上記フィルタ回路から得られる上記基本波Ａと上記ＰＬＬ回路に与えられる上記出力Ｂの周波数合わせを行う周波数調整回路と、上記基本波Ａと上記出力Ｂの位相合わせを行う位相調整回路とが含まれ、
上記周波数追従回路は、上記ＰＬＬアンロック警告信号を受けると、上記出力Ｂとして所定の１周期分の周波数を繰り返して上記ＰＬＬ回路に与え、
上記ＰＬＬアンロック警告信号が解除された場合においては、現在上記ＰＬＬ回路に繰り返し出力している上記出力Ｂの周波数を、上記周波数調整回路により上記フィルタ回路から入力される上記基本波Ａの周波数に合わせたのちに、上記出力Ｂの位相を上記位相調整回路により上記基本波Ａの位相を基準として位相合わせを行ない、周波数および位相の調整終了後に、少なくとも１周期分遅れを持たせて上記ＰＬＬ回路に出力することを特徴とする電力計における入力回路のサンプリング方法。
【請求項２】
上記ＰＬＬアンロック警告信号を受けた際に、繰り返し出力される上記出力Ｂの１周期分の周波数は、上記ＰＬＬアンロック警告信号を受ける直前の上記基本波Ａの１周期分であることを特徴とする請求項１に記載の電力計における入力回路のサンプリング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力計に適用される入力回路のサンプリング方法に関し、さらに詳しく言えば、入力波形にＰＬＬをかけて決まった数のデータを取り込むサンプリング技術に関するものである。
【０００２】
【従来の技術】
入力波形（測定波形）の例えば１波形から常に一定数のデータをサンプリングする場合にＰＬＬ回路（位相同期回路）が用いられる。すなわち、図６に示されているように、アナログの入力波形をＡ／Ｄコンバータ１でディジタルに変換するにあたって、波形整形回路としてのローパスフィルタ２で、ノイズが辞去された入力波形の基本波の矩形波クロックを得てＰＬＬ回路３に与える。
【０００３】
その矩形波クロックの周波数をｆａとすると、ＰＬＬ回路３は周波数ｆａをｎ倍（ｎは任意の整数）して、周波数ｆｓ（＝ｆａ×ｎ）なるＰＬＬクロックを生成し、これをサンプリングクロックとしてＡ／Ｄコンバータ１に与える。これにより、入力波形の例えば１波形分から常にｎ個のデータが取り込まれる。
【０００４】
【発明が解決しようとする課題】
しかしながら、入力波形が低下もしくは停止して、その入力レベルがある一定のレベルよりも低くなると、ローパスフィルタ２で矩形波クロックが得られなくなるため、ＰＬＬ回路３がＰＬＬアンロック状態となり測定が不可能になってしまう。
【０００５】
ＰＬＬ回路３とは別に固定クロック発生回路を用意し、ＰＬＬ回路３がＰＬＬアンロック状態となったときに、固定クロックに切り替える方法も知られているが、ＰＬＬクロックと固定クロックとに差がある場合には、正確なサンプリングができなくなってしまう。
【０００６】
【課題を解決するための手段】
本発明によれば、入力波形のレベル低下などにより、ローパスフィルタでＰＬＬソースとしての矩形波クロックが得られなくなった場合でも、固定クロックなどの他のクロックを用いることなく、ＰＬＬ回路よりサンプリングクロックが得られ、Ａ／Ｄコンバータによるサンプリングを継続させることができる。
【０００７】
そのため、本発明は、アナログの入力波形をディジタルに変換するＡ／Ｄコンバータと、上記入力波形の基本波Ａを抽出するフィルタ回路と、上記基本波Ａを受けてその周波数のｎ倍（ｎは任意の整数）のＰＬＬクロックを生成するＰＬＬ回路とを含み、上記ＰＬＬクロックを上記Ａ／Ｄコンバータのサンプリングクロックとして上記入力波形をサンプリングする電力計における入力回路のサンプリング方法において、上記フィルタ回路から得られる上記基本波Ａの周波数を監視し、その周期を少なくとも１周期分遅らせた出力Ｂを上記ＰＬＬ回路に与える周波数追従回路と、上記入力波形のレベルを監視し、上記ＰＬＬ回路がアンロック状態になる直前に上記周波数追従回路にＰＬＬアンロック警告信号を出力する入力レベル監視手段とを備え、上記周波数追従回路には、上記フィルタ回路から得られる上記基本波Ａと上記ＰＬＬ回路に与えられる上記出力Ｂの周波数合わせを行う周波数調整回路と、上記基本波Ａと上記出力Ｂの位相合わせを行う位相調整回路とが含まれ、  上記周波数追従回路は、上記ＰＬＬアンロック警告信号を受けると、上記出力Ｂとして所定の１周期分の周波数を繰り返して上記ＰＬＬ回路に与え、上記ＰＬＬアンロック警告信号が解除された場合においては、現在上記ＰＬＬ回路に繰り返し出力している上記出力Ｂの周波数を、上記周波数調整回路により上記フィルタ回路から入力される上記基本波Ａの周波数に合わせたのちに、上記出力Ｂの位相を上記位相調整回路により上記基本波Ａの位相を基準として位相合わせを行ない、周波数および位相の調整終了後に、少なくとも１周期分遅れを持たせて上記ＰＬＬ回路に出力することを特徴としている。
【０００８】
この場合、上記ＰＬＬアンロック警告信号を受けた際に、繰り返し出力される１周期分の周波数は、周波数変動のもっとも少ない上記警告信号を受ける直前の上記基本波の１周期分であることが好ましい。
【００１０】
【発明の実施の形態】
次に、本発明の実施形態について説明する。まず、図１を参照して、本発明も先に説明した図５の従来例と同じく、Ａ／Ｄコンバータ１、波形整形回路としてのローパスフィルタ２およびＰＬＬ回路３を備えているが、本発明の場合、このほかに周波数追従回路４と入力レベル監視回路５とをさらに備えている。
【００１１】
周波数追従回路４は、ローパスフィルタ２とＰＬＬ回路３との間に接続されている。ここで、ローパスフィルタ２で得られる入力波形の基本波クロックをＡとし、この周波数追従回路４からＰＬＬ回路３に与えられる出力クロックをＢとすると、図２に示されているように、出力クロックＢは基本波クロックＡに対して１周期遅れとなっている。両クロックＡ，Ｂともに周波数はｆａで同一である。
【００１２】
すなわち、周波数追従回路４は、基本波クロックＡの周波数を監視し、その基本波クロックＡを１周期遅れでトレースして出力クロックＢを作成している。なお通常において、入力波形の周波数は極端に変動しないため、１周期程度の遅れは問題にならない。
【００１３】
入力レベル監視回路５は入力波形のレベルを監視し、そのレベル低下によりローパスフィルタ２で基本波クロックＡが得られなくなる直前、すなわちＰＬＬ回路３がアンロック状態になる直前に、周波数追従回路４にＰＬＬアンロック警告信号を出力する。
【００１４】
入力レベル監視回路５からＰＬＬアンロック警告信号が出されない場合、ＰＬＬ回路３には周波数追従回路４から周波数ｆａの出力クロックＢが与えられ、これにより、ＰＬＬ回路３はその周波数ｆａをｎ倍してなる周波数ｆｓのＰＬＬクロックを生成し、Ａ／Ｄコンバータ１にサンプリングクロックとして与える。
【００１５】
図３を参照して、入力レベル監視回路５からＰＬＬアンロック警告信号が出されると、周波数追従回路４は、出力クロックＢとして所定の１周期分を繰り返し出力する。図３の例で言えば、出力クロックＢ中の警告信号が出され時点の１周期分、すなわちＬｏｗ側の半周期ｔ１とＨｉ側の半周期ｔ２とが警告信号後に交互に繰り返し出力される。
【００１６】
これを、基本波クロックＡについて見ると、上記Ｌｏｗ側の半周期ｔ１とＨｉ側の半周期ｔ２は、出力クロックＢよりも１周期前に発生されているため、警告信号が出された直前の１周期分のクロックが繰り返して出力されることになる。
【００１７】
このように、出力クロックＢについては警告信号が出された時点の１周期分、基本波クロックＡについては警告信号が出された直前の１周期分（クロックとしてはいずれも同じクロック）が、警告信号後に繰り返される出力されることが好ましいが、例えば出力クロックＢの中から警告信号が出された直前の１周期分（図３の例で、Ｌｏｗ側の半周期ｔ−１とＨｉ側の半周期ｔ０とを含む）を繰り返し出力するようにしてもよい。
【００１８】
このように、本発明によれば、入力レベル監視回路５からＰＬＬアンロック警告信号が出され、ローパスフィルタ２で基本波クロックＡが得られなくなったとしても、周波数追従回路４から出力クロックＢが繰り返し出力されるため、Ａ／Ｄコンバータ１のサンプリングクロックが途絶えてしまうことはない。したがって、測定を継続して行なうことができる。
【００１９】
本発明において、入力波形が所定レベル以上になり、ＰＬＬアンロック警告信号が解除されたとき、周波数追従回路４により波形調整が行われるが、図４のブロック図および図５のタイミングチャートを参照して、周波数追従回路４の具体的な構成およびその動作について説明する。
【００２０】
周波数追従回路４は、大きく分けて、基本波クロックＡと出力クロックＢの周波数合わせを行う周波数調整回路４１と、基本波クロックＡと出力クロックＢの位相合わせを行う位相調整回路４３とを備えている。
【００２１】
周波数調整回路４１は、アップカウンタ４１１，セレクタ４１２，レジスタ４１３，データ比較器４１４およびダウンカウンタ４１５を含み、アップカウンタ４１１とダウンカウンタ４１５には図示しないクロック発生器からクロックＣＬが与えられるが、この実施形態によると、アップカウンタ４１１には１／２分周器４１６を介してクロックＣＬが与えられる。
【００２２】
アップカウンタ４１１は、ローパスフィルタ２からの基本波クロックＡの周期を測定して次段のセレクタ４１２に出力する。この実施形態において、アップカウンタ４１１は、基本波クロックＡの立ち上がり（もしくは立ち下がり）の間隔でゲートを開いてクロックＣＬを計数し、その計数データをセレクタ４１２に出力する。
【００２３】
レジスタ４１３には、基本波クロックＡとＰＬＬアンロック警告信号とが入力され、基本波クロックＡの立ち上がり（もしくは立ち下がり）が入力されるごとにデータをダウンカウンタ４１５に出力する。
【００２４】
また、レジスタ４１３は、ＰＬＬアンロック警告信号が出力されていない警告信号ＯＦＦ時には、セレクタ４１２の出力を取り込んでそのまま出力する。これに対して、ＰＬＬアンロック警告信号が出力されている警告信号ＯＮ時には、セレクタ４１２の出力を取り込まず、警告信号がＯＦＦからＯＮになる直前にセレクタ４１２から取り込んだデータを繰り返し出力する。
【００２５】
データ比較器４１４は、アップカウンタ４１１から出力されるデータと、レジスタ４１３から出力されるデータとを比較し、その比較結果に応じて何段階かの選択信号をセレクタ４１２に出力する。
【００２６】
この実施形態では、比較結果を２％以上，２〜０．５％，±０．５％以内，−０．５〜−２％，−２％以下の５段階として、これに対応した選択信号をセレクタ４１２に出力する。
【００２７】
このデータ比較はクロック数同士の比較で、この実施形態においては、アップカウンタ４１１から出力されるデータを基準として、その基準データに対して、レジスタ４１３から出力されるデータが何％多いか少ないかとしている。
【００２８】
セレクタ４１２は、データ比較器４１４からの選択信号を受けて、その内容に応じて、アップカウンタ４１１からのデータをそのまま出力するか、もしくはアップカウンタ４１１からのデータに所定の割合を付加して出力する。
【００２９】
この実施形態において、その付加割合は、データ比較器４１４での比較結果が２％以上のときには１％，２〜０．５％のときには０．２５％，−０．５〜−２％のときには−０．２５％，−２％以下のときには−１％とし，±０．５％以内のときにはアップカウンタ４１１からのデータをそのまま出力する。
【００３０】
ダウンカウンタ４１５には、クロックＣＬのほかに出力クロックＢが入力され、出力クロックＢが入力されるたびに、レジスタ４１３からデータを取り込んで、クロックＣＬに基づいてダウンカウントしながら、そのデータを出力する。ダウンカウンタ４１５は、基本波クロックＡと出力クロックＢの周波数を一致させるため、アップカウンタ４１１の２倍のクロックＣＬで動作する。
【００３１】
位相調整回路４３には、位相比較器４３１と、ダウンカウンタ４１５の出力側に接続された位相補正・ゼロ検出器４３２とが含まれており、位相補正・ゼロ検出器４３２からＰＬＬ回路３に出力クロックＢが与えられる。位相比較器４３１は、基本波クロックＡと出力クロックＢの位相を比較し、その位相差に応じて何段階かの選択信号を位相補正・ゼロ検出器４３２に送出する。
【００３２】
この実施形態では、位相比較結果を上記データ比較器４１４と同じく、２％以上，２〜０．５％，±０．５％以内，−０．５〜−２％，−２％以下の５段階として、これに対応した選択信号を位相補正・ゼロ検出器４３２に出力する。
【００３３】
位相補正・ゼロ検出器４３２には、位相比較器４３１からの選択信号のほかにＰＬＬアンロック警告信号が入力され、警告信号ＯＦＦ時には、ダウンカウンタ４１５のデータに位相比較器４３１からの選択信号に応じた所定の割合を付加し、付加されたデータがゼロになった時点で出力クロックＢを反転する。警告信号ＯＮ時には、位相比較器４３１からの選択信号を無視して、ダウンカウンタ４１５のデータがゼロになるのを監視し、ゼロになった時点で出力クロックＢを反転する。
【００３４】
この実施形態において、位相補正・ゼロ検出器４３２での付加割合は、上記セレクタ４１２と同じく、位相比較器４３１での比較結果が２％以上のときには１％，２〜０．５％のときには０．２５％，−０．５〜−２％のときには−０．２５％，−２％以下のときには−１％とし，±０．５％以内のときにはなにも付加しない。
【００３５】
次に、この周波数追従回路４の動作を▲１▼ＰＬＬアンロック警告信号が出されていない警告信号ＯＦＦ時，▲２▼ＰＬＬアンロック警告信号が出された警告信号ＯＮ時および▲３▼ＰＬＬアンロック警告信号の解除時に分けて説明する。
【００３６】
▲１▼ＰＬＬアンロック警告信号が出されていない警告信号ＯＦＦ時。
データ比較器４１４は、アップカウンタ４１１のデータとレジスタ４１３のデータとを比較し、その結果をセレクタ４１２に送るが、警告信号ＯＦＦ時には、その差がほとんどゼロであるため、セレクタ４１２はアップカウンタ４１１のデータをそのまま出力する。
【００３７】
レジスタ４１３は、セレクタ４１２からのデータを基本波クロックＡの例えば立ち上がりに同期して内部レジスタに記憶し、かつ、出力する。ダウンカウンタ４１５は、出力クロックＢが入力されるたびにレジスタ４１３からデータを取り込んでダウンカウントし、そのデータを出力する。
【００３８】
位相補正・ゼロ検出器４３２は、ダウンカウンタ４１５のデータがゼロになるのを監視し、ゼロになったら出力クロックＢを反転する。位相比較器４３１は、基本波クロックＡと出力クロックＢの位相を比較するが、警告信号ＯＦＦ時には、その差がほとんどゼロである。
【００３９】
このようにして、警告信号ＯＦＦ時には、アップカウンタ４１１によるアップカウントとダウンカウンタ４１５によるダウンカウントが行われることにより、基本波クロックＡより１クロック分遅れた出力クロックＢが得られる。
【００４０】
▲２▼ＰＬＬアンロック警告信号が出された警告信号ＯＮ時。
レジスタ４１３は、ＰＬＬアンロック警告信号がＯＮとなるため、セレクタ４１２からのデータの取り込みを禁止し、その直前に内部レジスタに取り込んだデータを繰り返し出力する。ダウンカウンタ４１５は、出力クロックＢが入力されるたびにレジスタ４１３からデータを取り込んでダウンカウントし、そのデータを出力する。
【００４１】
位相補正・ゼロ検出器４３２は、警告信号がＯＮであるため、位相比較器４３１からの選択信号を無視して、ダウンカウンタ４１５のデータがゼロになるのを監視し、ゼロになった時点で出力クロックＢを反転する。このようにして、データの取り込み禁止直前の基本波クロックＡの周波数データが出力クロックＢとして出力され続ける。
【００４２】
▲３▼ＰＬＬアンロック警告信号の解除時。
図５を参照して、警告信号解除後にローパスフィルタ２で得られた基本波クロックＡが図５（ａ）のような波形で、そのとき周波数追従回路４からＰＬＬ回路３に出力されている出力クロックＢが図５（ｂ）のような波形で、両波形が周波数および位相ともに異なっているものとする。
【００４３】
データ比較器４１４は、アップカウンタ４１１のデータとレジスタ４１３のデータとを比較し、その比較結果である選択信号をセレクタ４１２に送る。セレクタ４１２は、その選択信号に基づいてアップカウンタ４１１のデータに所定の割合でデータを付加して出力する。
【００４４】
レジスタ４１３は、警告信号がＯＦＦであるためデータの取り込みが許可され、セレクタ４１２からのデータを内部レジスタに記憶し、かつ、出力する。このようにして、アップカウンタ４１１のデータとレジスタ４１３のデータとの差が小さくされ、図５（ｃ）のように、基本波クロックＡの周波数と出力クロックＢの周波数とが次第に一致していく。
【００４５】
ダウンカウンタ４１５は、レジスタ４１３からのデータを取り込んでダウンカウントして出力する。位相比較器４３１は、基本波クロックＡと出力クロックＢの位相を比較し、その位相差に応じた選択信号を位相補正・ゼロ検出器４３２に送出する。
【００４６】
これと並行して位相補正・ゼロ検出器４３２は、上記選択信号に基づいてダウンカウンタ４１５からのデータに所定の割合でデータを付加し、そのダウンカウント値がゼロになった時点で出力クロックＢを反転する。これにより、図５（ｄ）のように、基本波クロックＡと出力クロックＢの位相合わせが行われる。
【００４７】
以後、出力クロックＢを基本波クロックＡのほぼ１周期遅れの波形として出力が継続される。これによれば、サンプリングクロックが急激に変化しないため、正確な測定が可能となる。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、フィルタ回路（波形整形回路）で得られるＰＬＬソースとしての基本波クロックを周波数追従回路により１周期遅れの出力クロックに変換してＰＬＬ回路に与えるようにし、入力レベル監視手段からＰＬＬアンロック警告信号が出された場合には、周波数追従回路から所定の１周期分の出力クロックを繰り返し出力させるようにしたことにより、入力波形のレベル低下などにより、ローパスフィルタで基本波クロックが得られなくなった場合でも、固定クロックなどの他のクロックを用いることなく、ＰＬＬ回路よりサンプリングクロックが得られ、Ａ／Ｄコンバータによるサンプリングを継続させることができる。
【００４９】
また、入力波形のレベルが復帰した場合には、周波数追従回路から出力されている出力クロックを復帰後の基本波クロックにそのまま切り替えるのではなく、周波数調整と位相調整を行なって出力クロックを復帰後の基本波クロックに合わせるようにしたことにより、サンプリングクロックが急激に変化することがなく、正確な測定ができる。
【図面の簡単な説明】
【図１】本発明を実施するうえで必要な入力回路の実施形態を示した回路構成図。
【図２】上記入力回路に組み込まれている周波数追従回路の入力側の基本波クロックとその出力クロックを示した波形図。
【図３】上記周波数追従回路の動作を説明するためのタイミングチャート。
【図４】本発明の実施形態における上記周波数追従回路のブロック図。
【図５】上記周波数追従回路による周波数および位相合わせのタイミングチャート。
【図６】従来例の回路構成図。
【符号の説明】
１  Ａ／Ｄコンバータ
２  ローパスフィルタ（波形整形回路）
３  ＰＬＬ回路
４  周波数追従回路
４１  周波数調整回路
４１１  アップカウンタ
４１２  セレクタ
４１３  レジスタ
４１４  データ比較器
４１５  ダウンカウンタ
４１６  １／２分周器
４３  位相調整回路
４３１  位相比較器
４３２  位相補正・ゼロ検出器
５  入力レベル監視手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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