(57)【特許請求の範囲】
【請求項１】
対をなす第１、第２のビット線と、
第１の電流入出力電極を前記第１のビット線に接続し、制御電極をワード線に接続したセルトランジスタ及び第１の電極を前記セルトランジスタの第２の電流入出力電極に接続し、第２の電極を接地したセルキャパシタからなるメモリセルと、
前記第１、第２のビット線のプリチャージ時、前記第１、第２のビット線を接地電圧にプリチャージするビット線プリチャージ回路と、
前記メモリセルのデータ読出し時、前記第２のビット線に参照電圧を発生させる参照電圧発生回路と、
前記メモリセルのデータ読出し時、前記第１、第２のビット線間に発生する差電圧を増幅するセンスアンプとを備えるダイナミックＲＡＭにおいて、
前記ワード線の非選択時、前記ワード線を負電圧とするワードデコーダを備え、
前記参照電圧発生回路は、第１の電極を前記第２のビット線に接続し、第２の電極をダミー・ワード線に接続したキャパシタで構成されること
を特徴とするダイナミックＲＡＭ。
【請求項２】
前記参照電圧発生回路は、前記参照電圧として、前記センスアンプが正確な増幅動作を行うことができる範囲で、前記セルトランジスタ及びセルキャパシタにリークがない場合において前記メモリセルから前記第１のビット線にハイデータが出力された場合に前記第１のビット線に現れる電圧の１／２よりも低い電圧を前記第２のビット線に発生するように構成されていること
を特徴とする請求項１記載のダイナミックＲＡＭ。
【請求項３】
前記キャパシタは、ＭＯＳキャパシタであること
を特徴とする請求項１記載のダイナミックＲＡＭ。
【請求項４】
前記ダミー・ワード線の非選択時の電圧を接地電圧とするように構成されていること
を特徴とする請求項１又は３記載のダイナミックＲＡＭ。
【請求項５】
前記ワードデコーダは、アドレス信号をデコードし、デコードしたアドレスが当該ワード線を示している場合には昇圧電圧を当該ワード線に与えるトランジスタ回路を有し、前記昇圧電圧は内部電源電圧から生成されかつ内部電源電圧より高いこと
を特徴とする請求項１記載のダイナミックＲＡＭ。
【請求項６】
デコードしたアドレスが当該ワード線を示していない場合には、前記トランジスタ回路は負電圧を当該ワード線に与えること
を特徴とする請求項５記載のダイナミックＲＡＭ。
【請求項７】
前記ワードデコーダは、アドレス信号をデコードし、デコードしたアドレスが当該ワード線を示している場合には内部電源電圧を当該ワード線に与えるトランジスタ回路を有し、この結果前記内部電源電圧よりも高い昇圧電圧を用いることなくワード線を選択すること
を特徴とする請求項１記載のダイナミックＲＡＭ。
【請求項８】
前記デコードされたアドレスが当該ワード線を示していない場合には、前記トランジスタ回路は負電圧を当該ワード線に与えること
を特徴とする請求項７記載のダイナミックＲＡＭ。
【請求項９】
前記ワードデコーダは、
高電圧側の電源電圧を内部電源電圧、低電圧側の電源電圧を接地電圧として動作し、前記ワード線の選択を行うためのロウアドレスの上位ビットをデコードする第１のＮＡＮＤ回路と、高電圧側の電源電圧を前記内部電源電圧を昇圧してなる昇圧電圧、低電圧側の電源電圧を負電圧として動作し、前記第１のＮＡＮＤ回路の出力をハイレベルは前記昇圧電圧にレベル変換し、ロウレベルは前記負電圧にレベル変換する第１のレベル変換回路と、高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第１のレベル変換回路の出力を反転する第１のインバータとからなる第１のワードデコーダと、
高電圧側の電源電圧を内部電源電圧、低電圧側の電源電圧を接地電圧として動作し、前記ワード線の選択を行うためのロウアドレスの下位ビットをデコードする第２のＮＡＮＤ回路と、高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第２のＮＡＮＤ回路の出力をハイレベルは前記昇圧電圧にレベル変換し、ロウレベルは前記負電圧にレベル変換する第２のレベル変換回路と、高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第２のレベル変換回路の出力を反転する第２のインバータとからなる第２のワードデコーダと、
高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第２のインバータの出力を反転する第３のインバータと、
高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第３のインバータの出力を反転する第４のインバータと、
電流入力電極を前記第１のインバータの出力端に接続し、電流出力電極を前記ワード線に接続し、制御電極を前記第３のインバータの出力端に接続した第１のｐチャネル絶縁ゲート型電界効果トランジスタと、電流入力電極を前記第１のインバータの出力端に接続し、電流出力電極を前記ワード線に接続し、制御電極を前記第４のインバータの出力端に接続した第１のｎチャネル絶縁ゲート型電界効果トランジスタと、電流入力電極を前記ワード線に接続し、制御電極を前記第３のインバータの出力端に接続し、電流出力電極に前記負電圧が印加される第２のｎチャネル絶縁ゲート型電圧効果トランジスタとからなる第３のワードデコーダとを
備えて構成されていることを特徴とする請求項１乃至８のいずれか一項記載のダイナミックＲＡＭ。
【請求項１０】
前記ワードデコーダは、
高電圧側の電源電圧を内部電源電圧、低電圧側の電源電圧を接地電圧として動作し、前記ワード線の選択を行うためのロウアドレスの上位ビットをデコードする第１のＮＡＮＤ回路と、高電圧側の電源電圧を前記内部電源電圧を昇圧してなる昇圧電圧、低電圧側の電源電圧を負電圧として動作し、前記第１のＮＡＮＤ回路の出力をハイレベルは前記昇圧電圧にレベル変換し、ロウレベルは前記負電圧にレベル変換する第１のレベル変換回路と、高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第１のレベル変換回路の出力を反転する第１のインバータとからなる第１のワードデコーダと、
高電圧側の電源電圧を内部電源電圧、低電圧側の電源電圧を接地電圧として動作し、前記ワード線の選択を行うためのロウアドレスの下位ビットをデコードする第２のＮＡＮＤ回路と、高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第２のＮＡＮＤ回路の出力をハイレベルは前記昇圧電圧にレベル変換し、ロウレベルは前記負電圧にレベル変換する第２のレベル変換回路と、高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第２のレベル変換回路の出力を反転する第２のインバータとからなる第２のワードデコーダと、
高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第１のインバータの出力を反転する第３のインバータと、
高電圧側の電源電圧を前記昇圧電圧、低電圧側の電源電圧を前記負電圧として動作し、前記第２のインバータの出力を反転する第４のインバータと、
電流入力電極を前記第２のインバータの出力端に接続し、電流出力電極を前記ワード線に接続し、制御電極を前記第３のインバータの出力端に接続した第１のｐチャネル絶縁ゲート型電界効果トランジスタと、電流入力電極を前記ワード線に接続し、制御電極を前記第３のインバータの出力端に接続し、電流出力電極に前記負電圧が印加される第１のｎチャネル絶縁ゲート型電界効果トランジスタと、電流入力電極を前記ワード線に接続し、制御電極を前記第４のインバータの出力端に接続し、電流出力電極に前記負電圧が印加される第２のｎチャネル絶縁ゲート型電界効果トランジスタとからなる第３のワードデコーダとを
備えて構成されていることを特徴とする請求項１乃至９のいずれか一項記載のダイナミックＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルが接続されているビット線のプリチャージ方式について、ビット線を接地電圧にプリチャージする、いわゆるＶＳＳプリチャージ方式を採用するダイナミックＲＡＭ（random access memory) に関する。
【背景技術】
【０００２】
従来、ダイナミックＲＡＭにおけるビット線プリチャージ方式として、ビット線を内部電源電圧ＶｉｉにプリチャージするＶｉｉプリチャージ方式や、ビット線を内部電源電圧Ｖｉｉの１／２の電圧にプリチャージする１／２・Ｖｉｉプリチャージ方式が提案されているが、低消費電力化を図ることができることから、１／２・Ｖｉｉプリチャージ方式が主流となっている。
【０００３】
図５はダイナミックＲＡＭに搭載されるセンスアンプの一例を示す回路図であり、図５中、ＢＬ、／ＢＬは対をなすビット線、ＰＳＡ、ＮＳＡはセンスアンプ駆動電圧、１、２はプルアップ素子をなすｐＭＯＳトランジスタ、３、４はプルダウン素子をなすｎＭＯＳトランジスタである。
【０００４】
図６は図５に示すセンスアンプを搭載し、かつ、１／２・Ｖｉｉプリチャージ方式を採用するダイナミックＲＡＭにおけるセンスアンプの動作を説明するための波形図である。
【０００５】
このようなダイナミックＲＡＭにおいては、メモリセルからのデータ読出し前、センスアンプ駆動電圧ＰＳＡ、ＮＳＡは１／２・Ｖｉｉとされ、ビット線プリチャージ回路（図示せず）により、ビット線ＢＬ、／ＢＬは１／２・Ｖｉｉにプリチャージされる。
【０００６】
そして、例えば、ビット線ＢＬに接続されているメモリセルが選択され、選択されたメモリセルが、例えば、ハイデータを記憶している場合、即ち、選択されたメモリセルが電荷を蓄積している場合には、ビット線ＢＬの電圧は、１／２・Ｖｉｉ＋ΔＶとなる。
【０００７】
但し、ΔＶは、選択されたメモリセルのセルキャパシタに蓄積されていた電荷がセルキャパシタとビット線ＢＬとの間で分割されることにより発生する微小電圧である。
【０００８】
続いて、センスアンプ駆動電圧ＰＳＡ＝Ｖｉｉ、センスアンプ駆動電圧ＮＳＡ＝ＶＳＳとされ、ビット線／ＢＬの電圧は、ｎＭＯＳトランジスタ４によって、１／２・Ｖｉｉから接地電圧ＶＳＳにプルダウンされ、ビット線ＢＬの電圧は、ｐＭＯＳトランジスタ１により、１／２・Ｖｉｉ＋ΔＶから内部電源電圧Ｖｉｉにプルアップされる。
【０００９】
このような１／２・Ｖｉｉプリチャージ方式を採用する場合、内部電源電圧Ｖｉｉの低電圧化が進むと、クロスカップルしているｐＭＯＳトランジスタ１、２及びｎＭＯＳトランジスタ３、４のゲート・ソース間電圧Ｖgsが小さくなるため、ビット線ＢＬ、／ＢＬ間の微小電圧ΔＶを増幅するに要する時間が長くなってしまうという問題点がある。
【００１０】
これに対して、ビット線ＢＬ、／ＢＬを接地電圧ＶＳＳにプリチャージするＶＳＳプリチャージ方式を採用する場合には、センスアンプの動作速度を高めることができる。
【００１１】
図７は図５に示すセンスアンプを搭載し、かつ、ＶＳＳプリチャージ方式を採用するダイナミックＲＡＭにおけるセンスアンプの動作を説明するための波形図である。
【００１２】
このようなダイナミックＲＡＭにおいては、メモリセルからのデータ読出し前、センスアンプ駆動電圧ＰＳＡは接地電圧ＶＳＳとされ、ビット線プリチャージ回路（図示せず）により、ビット線ＢＬ、／ＢＬは接地電圧ＶＳＳにプリチャージされる。
【００１３】
そして、例えば、ビット線ＢＬに接続されているメモリセルが選択され、選択されたメモリセルが、例えば、ハイデータを記憶している場合、即ち、選択されたメモリセルが電荷を蓄積している場合には、ビット線ＢＬの電圧はΔＶとなり、ビット線／ＢＬは、ダミー・セル（図示せず）により、ΔＶｄ（<ΔＶ）となる。
【００１４】
続いて、センスアンプ駆動電圧ＰＳＡ＝Ｖｉｉとされ、ビット線ＢＬ、／ＢＬの電圧は、ｐＭＯＳトランジスタ１、２によって上昇するが、その後、センスアンプ駆動電圧ＮＳＡ＝ＶＳＳ、ｐＭＯＳトランジスタ１＝ＯＮ、ｐＭＯＳトランジスタ２＝ＯＦＦ、ｎＭＯＳトランジスタ３＝ＯＦＦ、ｎＭＯＳトランジスタ４＝ＯＮの状態となり、ビット線ＢＬの電圧＝Ｖｉｉ、ビット線／ＢＬの電圧＝ＶＳＳとなる。
【００１５】
このようなＶＳＳプリチャージ方式を採用する場合には、ｐＭＯＳトランジスタ１、２のゲート・ソース間電圧Ｖgsを大きくすることができ、ビット線ＢＬ、／ＢＬ間の微小電圧ΔＶ−ΔＶｄを増幅するに要する時間を短くすることができる。
【００１６】
図８はダイナミックＲＡＭが備える一般的なメモリセルの構成を示す回路図であり、図８中、ＷＬはワード線、５はｎＭＯＳトランジスタからなる電荷転送制御用のセルトランジスタ、６は記憶媒体をなすセルキャパシタである。
【００１７】
セルトランジスタ５は、ソースをビット線ＢＬに接続され、ゲートをワード線ＷＬに接続されており、セルキャパシタ６は、一方の電極をセルトランジスタ５のドレインに接続され、他方の電極を接地されている。
【００１８】
ここに、ＶＳＳプリチャージ方式を採用する場合において、メモリセルにハイデータ（論理１）を書込む場合には、ワード線ＷＬの電圧＝ＳＶｉｉ、ビット線ＢＬの電圧＝Ｖｉｉ、ストレージノード７の電圧＝Ｖｉｉとされ、ロウデータ（論理０）を書込む場合には、ワード線ＷＬの電圧＝ＳＶｉｉ、ビット線ＢＬの電圧＝ＶＳＳ、ストレージノード７の電圧＝ＶＳＳとされる。
【００１９】
但し、ＳＶｉｉは、昇圧回路（図示せず）により内部電源電圧Ｖｉｉを昇圧してなる昇圧電圧であり、Ｖｉｉ＋ＶＴＨｎ（ｎＭＯＳトランジスタのスレッショルド電圧）以上の電圧である。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ここに、ＶＳＳプリチャージ方式を採用する場合において、図８に示すメモリセルの非選択時に、ビット線ＢＬの電圧が接地電圧ＶＳＳとされる場合には、セルトランジスタ５のゲート・ソース間の電圧Ｖgsは０［Ｖ］となってしまう。
【００２１】
この結果、たとえば、ストレージノード７にハイデータが記憶されている場合には、図９に、セルトランジスタ５のゲート・ソース間電圧Ｖgs−ドレイン・ソース間電流ｉds特性を示すように、セルトランジスタ５のドレイン・ソース間にリーク電流ｉが流れてしまう。
【００２２】
このため、ストレージノード７の電圧降下が進み、リフレッシュ時間ｔＲＥＦが悪化する結果を招くと共に、データ読出し時に、セルからビット線ＢＬに現れる電圧（ΔＶ）は、セルにＶｉｉが蓄えられている場合に比べ低い電圧となってしまい、ハイデータに対するセンスアンプのマージンが小さくなってしまうという問題点があった。
【００２３】
なお、１／２・Ｖｉｉプリチャージ方式を採用する場合においては、メモリセルのストレージノード７の電位が０［Ｖ］とされている場合には、ゲート・ドレイン間の電圧Ｖgdが０［Ｖ］となるので、セルトランジスタ５のリーク電流によりストレージノード７の電位が上がることになる。
【００２４】
しかし、この場合には、ゲート・ドレイン間の電圧Ｖgdは負になるとともに、バックバイアスが強くなるために、セルトランジスタ５のリーク電流は抑えられることになる。
【００２５】
本発明は、かかる点に鑑み、ビット線のプリチャージ方式についてＶＳＳプリチャージ方式を採用するダイナミックＲＡＭであって、メモリセルにハイデータが書き込まれている場合におけるセルトランジスタのリーク電流を低減化することができるダイナミックＲＡＭ、更には、ビット線に出力されるハイデータに対するセンスアンプのマージンと、ビット線に出力されるロウデータに対するセンスアンプのマージンとを同程度とすることができるようにしたダイナミックＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明では、非選択時、ワード線を負電圧にすることで、メモリセルのトランジスタのゲート・ソース電圧Ｖｇｓを負の値で小さくでき、リーク電流を減らすことができる。また、ビット線を接地電圧にプリチャージするのでビット線のハイレベルを下げることができ、よって、非選択時、ワード線を負電圧にしてしきい値電圧を小さくすることができる効果と相俟って、ワード線を駆動するハイレベルの電圧として昇圧電圧を使わなくても済むようになる。
【００２７】
第１の発明（請求項１記載のダイナミックＲＡＭ）は、対をなす第１、第２のビット線と、電流入出力電極を第１のビット線に接続し、制御電極をワード線に接続したセルトランジスタ及び第１の電極をセルトランジスタの第２の電流入出力電極に接続し、第２の電極を接地したセルキャパシタからなるメモリセルと、第１、第２のビット線のプリチャージ時、第１、第２のビット線を接地電圧にプリチャージするビット線プリチャージ回路と、前記メモリセルのデータ読出し時、第２のビット線に参照電圧を発生させる参照電圧発生回路と、前記メモリセルのデータ読出し時、第１、第２のビット線間に発生する差電圧を増幅するセンスアンプとを備えるダイナミックＲＡＭにおいて、前記ワード線の非選択時、前記ワード線を負電圧とするワードデコーダを備え、前記参照電圧発生回路は、第１の電極を前記第２のビット線に接続し、第２の電極をダミー・ワード線に接続したキャパシタで構成されるというものである。
【００２８】
第１の発明によれば、前記ワード線の非選択時、前記ワード線を負電圧とするワードデコーダを備えているので、前記メモリセルにハイデータが記憶されている場合においても、セルトランジスタのリーク電流を低減化することができ、参照電圧発生回路の構成を簡単なものとすることができる。
【００２９】
第２の発明（請求項２記載のダイナミックＲＡＭ）は、第１の発明において、参照電圧発生回路は、参照電圧として、セルトランジスタ及びセルキャパシタにリークがない場合においてメモリセルから第１のビット線にハイデータが出力された場合に第１のビット線に現れる電圧の１／２よりも低い電圧を第２のビット線に発生するように構成されているというものである。
【００３０】
第２の発明によれば、第１の発明と同様の作用を得ることができると共に、第１のビット線に出力されるハイデータに対するセンスアンプのマージンと、第１のビット線に出力されるロウデータに対するセンスアンプのマージンを同程度とすることができる。
【００３５】
第６の発明（請求項６記載のダイナミックＲＡＭ）は、第４又は第５の発明において、第１、第２のビット線のプリチャージ時、ダミー・セルキャパシタの第１の電極をプリチャージするダミー・セルキャパシタ・プリチャージ回路を備えているというものである。
【００３９】
第３の発明（請求項３記載のダイナミックＲＡＭ）は、第１の発明において、前記キャパシタは、ＭＯＳキャパシタであるというものである。
【００４０】
第４の発明（請求項４記載のダイナミックＲＡＭ）は、第１又は第３の発明において、前記ダミー・ワード線の非選択時の電圧を接地電圧とするように構成されているというものである。
【００４１】
第４の発明によれば、第１又は第３の発明と同様の作用を得ることができると共に、負電圧発生回路における消費電流を低減することができる。
【００４２】
第５の発明（請求項５記載のダイナミックＤＲＡＭ）は、第１の発明において、前記ワードデコーダは、アドレス信号をデコードし、デコードしたアドレスが当該ワード線を示している場合には昇圧電圧を当該ワード線に与えるトランジスタ回路を有し、前記昇圧電圧は内部電源電圧から生成されかつ内部電源電圧より高いことを特徴とするものである。
【００４３】
第６の発明（請求項６記載のダイナミックＤＲＡＭ）は、第５の発明において、デコードしたアドレスが当該ワード線を示していない場合には、前記トランジスタ回路は負電圧を当該ワード線に与えることを特徴とするものである。
【００４４】
第７の発明（請求項７記載のダイナミックＤＲＡＭ）は、第１の発明において、前記ワードデコーダは、アドレス信号をデコードし、デコードしたアドレスが当該ワード線を示している場合には内部電源電圧を当該ワード線に与えるトランジスタ回路を有し、この結果前記内部電源電圧よりも高い昇圧電圧を用いることなくワード線を選択する特徴とするものである。第５の発明では、昇圧電圧を選択したワード線に与える構成であったが、第７の発明では、昇圧電圧をワード線に与えなくても、動作可能であることを規定する。これは、非選択時ワード線は負電圧にリセットされているので、セルトランジスタのしきい値電圧を小さくでき、またビット線は接地電圧にリセットされているのでビット線のハイレベルの電圧を下げることができるからである。
【００４５】
第８の発明（請求項８記載のダイナミックＤＲＡＭ）は、第７の発明において、前記デコードされたアドレスが当該ワード線を示していない場合には、前記トランジスタ回路は負電圧を当該ワード線に与えることを特徴とするものである。
【００４６】
第９の発明（請求項９記載のダイナミックＲＡＭ）は、第１乃至第８の発明において、前記ワードデコーダは、第１のインバータを含む第１のワードデコーダと、第２のインバータを含む第２のワードデコーダと、第３のワードデコーダと、第３のインバータと、第４のインバータとを備えているというものである。
【００４７】
第１のワードデコーダは、高電圧側の電源電圧を内部電源電圧、低電圧側の電源電圧を接地電圧として動作し、前記ワード線の選択を行うためのロウアドレスの上位ビットをデコードする第１のＮＡＮＤ回路と、高電圧側の電源電圧を内部電源電圧を昇圧してなる昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第１のＮＡＮＤ回路の出力をハイレベルは昇圧電圧にレベル変換し、ロウレベルは負電圧にレベル変換する第１のレベル変換回路と、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第１のレベル変換回路の出力を反転する第１のインバータとからなるものである。
【００４８】
第２のワードデコーダは、高電圧側の電源電圧を内部電源電圧、低電圧側の電源電圧を接地電圧として動作し、前記ワード線の選択を行うためのロウアドレスの下位ビットをデコードする第２のＮＡＮＤ回路と、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第２のＮＡＮＤ回路の出力をハイレベルは昇圧電圧にレベル変換し、ロウレベルは負電圧にレベル変換する第２のレベル変換回路と、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第２のレベル変換回路の出力を反転する第２のインバータとからなるものである。
【００４９】
第３のインバータは、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第２のインバータの出力を反転するものであり、第４のインバータは、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第３のインバータの出力を反転するものである。
【００５０】
第３のワードデコーダは、電流入力電極を第１のインバータの出力端に接続し、電流出力電極を前記ワード線に接続し、制御電極を第３のインバータの出力端に接続した第１のｐチャネル絶縁ゲート型電界効果トランジスタと、電流入力電極を第１のインバータの出力端に接続し、電流出力電極を前記ワード線に接続し、制御電極を第４のインバータの出力端に接続した第１のｎチャネル絶縁ゲート型電界効果トランジスタと、電流入力電極を前記ワード線に接続し、制御電極を第３のインバータの出力端に接続し、電流出力電極に負電圧が印加される第２のｎチャネル絶縁ゲート型電界効果トランジスタとからなるものである。
【００５１】
第１０の発明（請求項１０記載のダイナミックＲＡＭ）は、第１乃至第９の発明において、前記ワードデコーダは、第１のインバータを含む第１のワードデコーダと、第２のインバータを含む第２のワードデコーダと、第３のワードデコーダと、第３のインバータと、第４のインバータとを備えているとういものである。
【００５２】
第１のワードデコーダは、高電圧側の電源電圧を内部電源電圧、低電圧側の電源電圧を接地電圧として動作し、前記ワード線の選択を行うためのロウアドレスの上位ビットをデコードする第１のＮＡＮＤ回路と、高電圧側の電源電圧を内部電源電圧を昇圧してなる昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第１のＮＡＮＤ回路の出力をハイレベルは昇圧電圧にレベル変換し、ロウレベルは負電圧にレベル変換する第１のレベル変換回路と、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第１のレベル変換回路の出力を反転する第１のインバータとからなるものである。
【００５３】
第２のワードデコーダは、高電圧側の電源電圧を内部電源電圧、低電圧側の電源電圧を接地電圧として動作し、前記ワード線の選択を行うためのロウアドレスの下位ビットをデコードする第２のＮＡＮＤ回路と、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第２のＮＡＮＤ回路の出力をハイレベルは昇圧電圧にレベル変換し、ロウレベルは負電圧にレベル変換する第２のレベル変換回路と、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第２のレベル変換回路の出力を反転する第２のインバータとからなるものである。
【００５４】
第３のインバータは、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第１のインバータの出力を反転するものであり、第４のインバータは、高電圧側の電源電圧を昇圧電圧、低電圧側の電源電圧を負電圧として動作し、第２のインバータの出力を反転するものである。
【００５５】
第３のワードデコーダは、電流入力電極を第２のインバータの出力端に接続し、電流出力電極を前記ワード線に接続し、制御電極を第３のインバータの出力端に接続した第１のｐチャネル絶縁ゲート型電界効果トランジスタと、電流入力電極を前記ワード線に接続し、制御電極を第３のインバータの出力端に接続し、電流出力電極に負電圧が印加される第１のｎチャネル絶縁ゲート型電界効果トランジスタと、電流出力電極を前記ワード線に接続し、制御電極を第４のインバータの出力端に接続し、電流出力電極に負電圧が印加される第２のｎチャネル絶縁ゲート型電界効果トランジスタとからなるものである。
【発明の効果】
【００５６】
本発明によれば、メモリセルにハイデータが書込まれている場合におけるセルトランジスタのリーク電流を低減化することができ、更には、ビット線に出力されるハイデータに対するセンスアンプのマージンと、ビット線に出力されるロウデータに対するセンスアンプのマージンとを同程度とすることができる。
【発明を実施するための最良の形態】
【００５７】
以下、図１〜図４を参照して、本発明の第１実施形態及び第２実施形態について説明する。
第１実施形態・・図１、図２
図１は本発明の第１実施形態が備えるコラム部の１個の一部分を示す回路図である。図１中、８はビット線ＢＬ、／ＢＬをプリチャージするためのビット線プリチャージ回路であり、ＰＥ１は制御信号、９、１０は制御信号ＰＥ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００５８】
ｎＭＯＳトランジスタ９は、ドレインをビット線ＢＬに接続され、ソースを接地され、ゲートに制御信号ＰＥ１が印加されるように構成されており、ｎＭＯＳトランジスタ１０は、ドレインをビット線／ＢＬに接続され、ソースを接地され、ゲートに制御信号ＰＥ１が印加されるように構成されている。
【００５９】
ここに、ビット線プリチャージ時には、制御信号ＰＥ１＝Ｖｉｉ、ｎＭＯＳトランジスタ９＝ＯＮ、ｎＭＯＳトランジスタ１０＝ＯＮとなり、ビット線ＢＬの電圧＝ＶＳＳ、ビット線／ＢＬの電圧＝ＶＳＳとされ、ビット線プリチャージ時以外の場合には、制御信号ＰＥ１の電圧＝ＶＳＳ、ｎＭＯＳトランジスタ９＝ＯＦＦ、ｎＭＯＳトランジスタ１０＝ＯＦＦとなる。
【００６０】
また、１１はメモリセルであり、１２はｎＭＯＳトランジスタからなる電荷転送制御用のセルトランジスタ、１３は記憶媒体をなすセルキャパシタである。
【００６１】
セルトランジスタ１２は、ゲートをワード線ＷＬに接続され、ソースをビット線ＢＬに接続されており、セルキャパシタ１３は、一方の電極をセルトランジスタ１２のドレインに接続され、他方の電極を接地されている。
【００６２】
ここに、メモリセル１１にハイデータを書込む場合には、ワード線ＷＬの電圧＝ＳＶｉｉ、ビット線ＢＬの電圧＝Ｖｉｉ、ストレージノード１４の電圧＝Ｖｉｉとされ、ロウデータを書込む場合には、ワード線ＷＬの電圧＝ＳＶｉｉ、ビット線ＢＬの電圧＝ＶＳＳ、ストレージノード１４の電圧＝ＶＳＳとされる。
【００６３】
また、１５は参照電圧発生回路をなすダミー・セルであり、１６はｎＭＯＳトランジスタからなる電荷転送制御用のダミー・セルトランジスタ、１７はダミー・セルキャパシタである。
【００６４】
ダミー・セルトランジスタ１６は、ゲートをダミー・ワード線ＤＷＬに接続され、ソースをビット線／ＢＬに接続されており、ダミー・セルキャパシタ１７は、一方の電極をダミー・セルトランジスタ１６のドレインに接続され、他方の電極を接地されている。
【００６５】
なお、ダミー・セルキャパシタ１７の容量値は、セルキャパシタ１３の容量の１／２以下とされ、後述するセンスアンプ２２が正確な増幅動作を行うことができる範囲で、セルトランジスタ１２及びセルキャパシタ１３にリークがない場合においてメモリセル１１からビット線ＢＬにハイデータが出力された場合にビット線ＢＬに現れる電圧の１／２よりも低い電圧をビット線／ＢＬに発生させることができる値に設定される。
【００６６】
また、ダミー・ワード線ＤＷＬの電圧は、選択時には昇圧電圧ＳＶｉｉ、非選択時には負電圧ＶＢＢ（たとえば、−０．４［Ｖ］）とされる。
【００６７】
また、１８はダミー・セルキャパシタ・プリチャージ回路であり、ＰＥ２は制御信号、１９は制御信号ＰＥ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００６８】
ｎＭＯＳトランジスタ１９は、ドレインを内部電源電圧Ｖｉｉを供給するＶｉｉ電源線２０に接続され、ソースをダミー・セル１５のストレージノード２１に接続され、ゲートに制御信号ＰＥ２が印加されるように構成されている。
【００６９】
ここに、ビット線プリチャージ時には、制御信号ＰＥ２＝Ｖｉｉ＋ＶＴＨｎ＋α、ｎＭＯＳトランジスタ１９＝ＯＮ、ストレージノード２１の電圧＝Ｖｉｉとされ、ビット線プリチャージ時以外の場合には、制御信号ＰＥ２＝ＶＳＳ（又は負電圧ＶＢＢ）、ｎＭＯＳトランジスタ１９＝ＯＦＦとなる。
【００７０】
また、２２はフリップフロップ回路からなるセンスアンプであり、２３、２４はプルアップ素子をなすｐＭＯＳトランジスタ、２５、２６はプルダウン素子をなすｎＭＯＳトランジスタである。
【００７１】
ｐＭＯＳトランジスタ２３は、ドレインをビット線ＢＬに接続され、ゲートをビット線／ＢＬに接続され、ソースにセンスアンプ駆動電圧ＰＳＡが印加されるように構成されており、ｐＭＯＳトランジスタ２４は、ドレインをビット線／ＢＬに接続され、ゲートをビット線ＢＬに接続され、ソースにセンスアンプ駆動電圧ＰＳＡが印加されるように構成されている。
【００７２】
また、ｎＭＯＳトランジスタ２５は、ドレインをビット線ＢＬに接続され、ゲートをビット線／ＢＬに接続され、ソースにセンスアンプ駆動電圧ＮＳＡが印加されるように構成されており、ｎＭＯＳトランジスタ２６は、ドレインをビット線／ＢＬに接続され、ゲートをビット線ＢＬに接続され、ソースにセンスアンプ駆動電圧ＮＳＡが印加されるように構成されている。
【００７３】
図２は本発明の第１実施形態が備えるワードデコーダの一部分を示す回路図である。図２中、２９は第１のワードデコーダをなすメインワードデコーダであり、３０はワード線ＷＬを選択するための内部ロウアドレス信号ＡＤＤ１をデコードするＮＡＮＤ回路である。
【００７４】
また、３１はＮＡＮＤ回路３０の出力をハイレベルは昇圧電圧ＳＶｉｉにレベル変換し、ロウレベルは負電圧ＶＢＢにレベル変換するレベル変換回路であり、このレベル変換回路３１において、３２はＮＡＮＤ回路３０の出力によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ソースを接地され、ゲートをＮＡＮＤ回路３０の出力端に接続されている。
【００７５】
また、３３はｐＭＯＳフリップフロップ回路であり、３４、３５はプルアップ素子をなすｐＭＯＳトランジスタである。
【００７６】
ｐＭＯＳトランジスタ３４は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをｐＭＯＳトランジスタ３５のドレインに接続され、ドレインをｎＭＯＳトランジスタ３２のドレインに接続されており、ｐＭＯＳトランジスタ３５は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをｐＭＯＳトランジスタ３４のドレインに接続されている。
【００７７】
また、３７はＮＡＮＤ回路３０の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであり、ソースをＶｉｉ電源線３８に接続され、ゲートをＮＡＮＤ回路３０の出力端に接続されている。
【００７８】
また、３９はｎＭＯＳフリップフロップ回路であり、４０、４１はプルダウン素子をなすｎＭＯＳトランジスタである。
【００７９】
ｎＭＯＳトランジスタ４０は、ソースを負電圧ＶＢＢを供給するＶＢＢ電源線４２に接続され、ゲートをｎＭＯＳトランジスタ４１のドレインに接続され、ドレインをｐＭＯＳトランジスタ３７のドレインに接続されている。
【００８０】
また、ｎＭＯＳトランジスタ４１は、ソースをＶＢＢ電源線４２に接続され、ゲートをｎＭＯＳトランジスタ４０のドレインに接続され、ドレインをｐＭＯＳトランジスタ３５のドレインに接続されている。
【００８１】
また、４３はＣＭＯＳインバータであり、４４はｐＭＯＳトランジスタ、４５はｎＭＯＳトランジスタである。
【００８２】
ｐＭＯＳトランジスタ４４は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをｐＭＯＳトランジスタ３５のドレインとｎＭＯＳトランジスタ４１のドレインの接続点であるノード４６に接続されている。
【００８３】
また、ｎＭＯＳトランジスタ４５は、ドレインをｐＭＯＳトランジスタ４４のドレインに接続され、ゲートをノード４６に接続され、ソースをＶＢＢ電源線４２に接続されている。
【００８４】
また、４７は第２のワードデコーダをなすクオータワードデコーダであり、４８はワード線ＷＬを選択するための内部ロウアドレス信号ＡＤＤ２をデコードするＮＡＮＤ回路である。
【００８５】
また、４９はＮＡＮＤ回路４８の出力をハイレベルは昇圧電圧ＳＶｉｉにレベル変換し、ロウレベルは負電圧ＶＢＢにレベル変換するレベル変換回路であり、このレベル変換回路４９において、５０はＮＡＮＤ回路４８の出力によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ソースを接地され、ゲートをＮＡＮＤ回路４８の出力端に接続されている。
【００８６】
また、５１はｐＭＯＳフリップフロップ回路であり、５２、５３はプルアップ素子をなすｐＭＯＳトランジスタである。
【００８７】
ｐＭＯＳトランジスタ５２は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをｐＭＯＳトランジスタ５３のドレインに接続され、ドレインをｎＭＯＳトランジスタ５０のドレインに接続されており、ｐＭＯＳトランジスタ５３は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをｐＭＯＳトランジスタ５２のドレインに接続されている。
【００８８】
また、５４はＮＡＮＤ回路４８の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであり、ソースをＶｉｉ電源線３８に接続され、ゲートをＮＡＮＤ回路４８の出力端に接続されている。
【００８９】
また、５５はｎＭＯＳフリップフロップ回路であり、５６、５７はプルダウン素子をなすｎＭＯＳトランジスタである。
【００９０】
ｎＭＯＳトランジスタ５６は、ソースをＶＢＢ電源線４２に接続され、ゲートをｎＭＯＳトランジスタ５７のドレインに接続され、ドレインをｐＭＯＳトランジスタ５４のドレインに接続されている。
【００９１】
また、ｎＭＯＳトランジスタ５７は、ソースをＶＢＢ電源線４２に接続され、ゲートをｎＭＯＳトランジスタ５６のドレインに接続され、ドレインをｐＭＯＳトランジスタ５３のドレインに接続されている。
【００９２】
また、５８はＣＭＯＳインバータであり、５９はｐＭＯＳトランジスタ、６０はｎＭＯＳトランジスタである。
【００９３】
ｐＭＯＳトランジスタ５９は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをｐＭＯＳトランジスタ５３のドレインとｎＭＯＳトランジスタ５７のドレインの接続点であるノード６１に接続されている。
【００９４】
また、ｎＭＯＳトランジスタ６０は、ドレインをｐＭＯＳトランジスタ５９のドレインに接続され、ゲートをノード６１に接続され、ソースをＶＢＢ電源線４２に接続されている。
【００９５】
また、６２はＣＭＯＳインバータであり、６３はｐＭＯＳトランジスタ、６４はｎＭＯＳトランジスタである。
【００９６】
ｐＭＯＳトランジスタ６３は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをＣＭＯＳインバータ５８の出力端に接続されており、ｎＭＯＳトランジスタ６４は、ドレインをｐＭＯＳトランジスタ６３のドレインに接続され、ゲートをＣＭＯＳインバータ５８の出力端に接続され、ソースをＶＢＢ電源線４２に接続されている。
【００９７】
また、６５はＣＭＯＳインバータであり、６６はｐＭＯＳトランジスタ、６７はｎＭＯＳトランジスタである。
【００９８】
ｐＭＯＳトランジスタ６６は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをＣＭＯＳインバータ６２の出力端に接続されており、ｎＭＯＳトランジスタ６７は、ドレインをｐＭＯＳトランジスタ６６のドレインに接続され、ゲートをＣＭＯＳインバータ６２の出力端に接続され、ソースをＶＢＢ電源線４２に接続されている。
【００９９】
また、６８は第３のワードデコーダをなすサブワードデコーダであり、６９はｐＭＯＳトランジスタ、７０、７１はｎＭＯＳトランジスタである。
【０１００】
ｐＭＯＳトランジスタ６９は、ソースをＣＭＯＳインバータ４３の出力端に接続され、ゲートをＣＭＯＳインバータ６２の出力端に接続され、ドレインをワード線ＷＬに接続されている。
【０１０１】
また、ｎＭＯＳトランジスタ７０は、ドレインをＣＭＯＳインバータ４３の出力端に接続され、ゲートをＣＭＯＳインバータ６５の出力端に接続され、ソースをワード線ＷＬに接続されている。
【０１０２】
また、ｎＭＯＳトランジスタ７１は、ドレインをワード線ＷＬに接続され、ゲートをＣＭＯＳインバータ６２の出力端に接続され、ソースをＶＢＢ電源線４２に接続されている。
【０１０３】
このように構成された本発明の第１実施形態においては、ワード線ＷＬが非選択とされる場合は、  メインワードデコーダ２９＝非選択、クオータワードデコーダ４７＝非選択とされる場合、  メインワードデコーダ２９＝選択、クオータワードデコーダ４７＝非選択とされる場合、  メインワードデコーダ２９＝非選択、クオータワードデコーダ４７＝選択とされる場合である。
【０１０４】
ここに、  メインワードデコーダ２９＝非選択、クオータワードデコーダ４７＝非選択とされる場合には、メインワードデコーダ２９においては、ＮＡＮＤ回路３０の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ３２＝ＯＮ、ｐＭＯＳトランジスタ３７＝ＯＦＦとなる。
【０１０５】
この結果、ｐＭＯＳトランジスタ３５＝ＯＮ、ｐＭＯＳトランジスタ３４＝ＯＦＦ、ｎＭＯＳトランジスタ４０＝ＯＮ、ｎＭＯＳトランジスタ４１＝ＯＦＦ、ノード４６の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ４３においては、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯＳトランジスタ４５＝ＯＮとなり、ＣＭＯＳインバータ４３の出力＝ＶＢＢとなる。
【０１０６】
また、クオータワードデコーダ４７においては、ＮＡＮＤ回路４８の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ５０＝ＯＮ、ｐＭＯＳトランジスタ５４＝ＯＦＦとなる。
【０１０７】
この結果、ｐＭＯＳトランジスタ５３＝ＯＮ、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳトランジスタ５６＝ＯＮ、ｎＭＯＳトランジスタ５７＝ＯＦＦ、ノード６１の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ５８においては、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｎＭＯＳトランジスタ６０＝ＯＮとなり、ＣＭＯＳインバータ５８の出力＝ＶＢＢとなる。
【０１０８】
この結果、ＣＭＯＳインバータ６２においては、ｐＭＯＳトランジスタ６３＝ＯＮ、ｎＭＯＳトランジスタ６４＝ＯＦＦとなり、ＣＭＯＳインバータ６２の出力＝ＳＶｉｉとなり、ＣＭＯＳインバータ６５においては、ｐＭＯＳトランジスタ６６＝ＯＦＦ、ｎＭＯＳトランジスタ６７＝ＯＮとなり、ＣＭＯＳインバータ６５の出力＝ＶＢＢとなる。
【０１０９】
したがって、サブワードデコーダ６８においては、ｐＭＯＳトランジスタ６９＝ＯＦＦ、ｎＭＯＳトランジスタ７０＝ＯＦＦ、ｎＭＯＳトランジスタ７１＝ＯＮとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。
【０１１０】
また、  メインワードデコーダ２９＝選択、クオータワードデコーダ４７＝非選択とされる場合には、メインワードデコーダ２９においては、ＮＡＮＤ回路３０の出力＝ＶＳＳ、ｎＭＯＳトランジスタ３２＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮとなる。
【０１１１】
この結果、ｎＭＯＳトランジスタ４１＝ＯＮ、ｎＭＯＳトランジスタ４０＝ＯＦＦ、ｐＭＯＳトランジスタ３４＝ＯＮ、ｐＭＯＳトランジスタ３５＝ＯＦＦ、ノード４６の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ４３においては、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトランジスタ４５＝ＯＦＦとなり、ＣＭＯＳインバータ４３の出力＝ＳＶｉｉとなる。
【０１１２】
これに対して、クオータワードデコーダ４７においては、ＮＡＮＤ回路４８の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ５０＝ＯＮ、ｐＭＯＳトランジスタ５４＝ＯＦＦとなる。
【０１１３】
この結果、ｐＭＯＳトランジスタ５３＝ＯＮ、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳトランジスタ５６＝ＯＮ、ｎＭＯＳトランジスタ５７＝ＯＦＦ、ノード６１の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ５８においては、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｎＭＯＳトランジスタ６０＝ＯＮとなり、ＣＭＯＳインバータ５８の出力＝ＶＢＢとなる。
【０１１４】
この結果、ＣＭＯＳインバータ６２においては、ｐＭＯＳトランジスタ６３＝ＯＮ、ｎＭＯＳトランジスタ６４＝ＯＦＦとなり、ＣＭＯＳインバータ６２の出力＝ＳＶｉｉとなり、ＣＭＯＳインバータ６５においては、ｐＭＯＳトランジスタ６６＝ＯＦＦ、ｎＭＯＳトランジスタ６７＝ＯＮとなり、ＣＭＯＳインバータ６５の出力＝ＶＢＢとなる。
【０１１５】
したがって、サブワードデコーダ６８においては、ｐＭＯＳトランジスタ６９＝ＯＦＦ、ｎＭＯＳトランジスタ７０＝ＯＦＦ、ｎＭＯＳトランジスタ７１＝ＯＮとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。
【０１１６】
また、  メインワードデコーダ２９＝非選択、クオータワードデコーダ４７＝選択とされる場合には、メインワードデコーダ２９においては、ＮＡＮＤ回路３０の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ３２＝ＯＮ、ｐＭＯＳトランジスタ３７＝ＯＦＦとなる。
【０１１７】
この結果、ｐＭＯＳトランジスタ３５＝ＯＮ、ｐＭＯＳトランジスタ３４＝ＯＦＦ、ｎＭＯＳトランジスタ４０＝ＯＮ、ｎＭＯＳトランジスタ４１＝ＯＦＦ、ノード４６の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ４３においては、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯＳトランジスタ４５＝ＯＮとなり、ＣＭＯＳインバータ４３の出力＝ＶＢＢとなる。
【０１１８】
これに対して、クオータワードデコーダ４７においては、ＮＡＮＤ回路４８の出力＝ＶＳＳ、ｎＭＯＳトランジスタ５０＝ＯＦＦ、ｐＭＯＳトランジスタ５４＝ＯＮとなる。
【０１１９】
この結果、ｎＭＯＳトランジスタ５７＝ＯＮ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ｐＭＯＳトランジスタ５２＝ＯＮ、ｐＭＯＳトランジスタ５３＝ＯＦＦ、ノード６１の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ５８においては、ｐＭＯＳトランジスタ５９＝ＯＮ、ｎＭＯＳトランジスタ６０＝ＯＦＦとなり、ＣＭＯＳインバータ５８の出力＝ＳＶｉｉとなる。
【０１２０】
この結果、ＣＭＯＳインバータ６２においては、ｐＭＯＳトランジスタ６３＝ＯＦＦ、ｎＭＯＳトランジスタ６４＝ＯＮとなり、ＣＭＯＳインバータ６２の出力＝ＶＢＢとなり、ＣＭＯＳインバータ６５においては、ｐＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトランジスタ６７＝ＯＦＦとなり、ＣＭＯＳインバータ６５の出力＝ＳＶｉｉとなる。
【０１２１】
したがって、サブワードデコーダ６８においては、ｐＭＯＳトランジスタ６９＝ＯＮ、ｎＭＯＳトランジスタ７０＝ＯＮ、ｎＭＯＳトランジスタ７１＝ＯＦＦとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。
【０１２２】
また、ワード線ＷＬが選択される場合には、メインワードデコーダ２９においては、ＮＡＮＤ回路３０の出力＝ＶＳＳ、ｎＭＯＳトランジスタ３２＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮとなる。
【０１２３】
この結果、ｎＭＯＳトランジスタ４１＝ＯＮ、ｎＭＯＳトランジスタ４０＝ＯＦＦ、ｐＭＯＳトランジスタ３４＝ＯＮ、ｐＭＯＳトランジスタ３５＝ＯＦＦ、ノード４６の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ４３においては、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトランジスタ４５＝ＯＦＦとなり、ＣＭＯＳインバータ４３の出力＝ＳＶｉｉとなる。
【０１２４】
また、クオータワードデコーダ４７においては、ＮＡＮＤ回路４８の出力＝ＶＳＳ、ｎＭＯＳトランジスタ５０＝ＯＦＦ、ｐＭＯＳトランジスタ５４＝ＯＮとなる。
【０１２５】
この結果、ｎＭＯＳトランジスタ５７＝ＯＮ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ｐＭＯＳトランジスタ５２＝ＯＮ、ｐＭＯＳトランジスタ５３＝ＯＦＦ、ノード６１の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ５８においては、ｐＭＯＳトランジスタ５９＝ＯＮ、ｎＭＯＳトランジスタ６０＝ＯＦＦとなり、ＣＭＯＳインバータ５８の出力＝ＳＶｉｉとなる。
【０１２６】
この結果、ＣＭＯＳインバータ６２においては、ｐＭＯＳトランジスタ６３＝ＯＦＦ、ｎＭＯＳトランジスタ６４＝ＯＮとなり、ＣＭＯＳインバータ６２の出力＝ＶＢＢとなり、ＣＭＯＳインバータ６５においては、ｐＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトランジスタ６７＝ＯＦＦとなり、ＣＭＯＳインバータ６５の出力＝ＳＶｉｉとなる。
【０１２７】
したがって、サブワードデコーダ６８においては、ｐＭＯＳトランジスタ６９＝ＯＮ、ｎＭＯＳトランジスタ７０＝ＯＮ、ｎＭＯＳトランジスタ７１＝ＯＦＦとなり、ワード線ＷＬの電圧＝ＳＶｉｉとなる。
【０１２８】
このように、本発明の第１実施形態によれば、ワード線ＷＬを非選択とする場合には、ワード線ＷＬの電圧を負電圧ＶＢＢとすることができるので、メモリセル１１のストレージノード１４の電圧がＶｉｉとされている場合においても、セルトランジスタ１２のリーク電流を低減化することができる。
【０１２９】
また、本発明の第１実施形態によれば、ダミー・セルキャパシタ１７の容量値は、センスアンプ２２が正確な増幅動作を行うことができる範囲で、セルトランジスタ１２及びセルキャパシタ１３にリークがない場合においてメモリセル１１からビット線ＢＬにハイデータが出力された場合にビット線ＢＬに現れる電圧の１／２よりも低い電圧をビット線／ＢＬに発生させることができる値に設定するとしているので、実際の微小なリークを考慮するとビット線ＢＬに出力されるハイデータに対するセンスアンプ２２のマージンと、ビット線ＢＬに出力されるロウデータに対するセンスアンプ２２のマージンを同程度とすることができる。
【０１３０】
なお、本発明の第１実施形態においては、ダミー・ワード線ＤＷＬの非選択時の電圧を負電圧ＶＢＢとしているが、この代わりに、ダミー・セル１５におけるリークを見込んで、ダミー・ワード線ＤＷＬの非選択時の電圧を接地電圧ＶＳＳとし、負電圧発生回路（図示せず）における消費電力を低減し、低消費電力化を図ることができる。
第２実施形態・・図３、図４
図３は本発明の第２実施形態に備えるコラム部の１個の一部分を示す回路図であり、本発明の第２実施形態においては、本発明の第１実施形態が備えるダミー・セル１５及びダミー・セルキャパシタ・プリチャージ回路１８の代わりに、ＭＯＳキャパシタ７３を設け、その他については、本発明の第１実施形態の場合と同様に構成したものである。
【０１３１】
ここに、ＭＯＳキャパシタ７３は、ゲートをダミー・ワード線ＤＷＬに接続され、ソース及びドレインを接続し、その接続点をビット線／ＢＬに接続されており、ダミー・ワード線ＤＷＬの電圧は、選択時には昇圧電圧ＳＶｉｉ、非選択時には接地電圧ＶＳＳとされる。
【０１３２】
なお、ＭＯＳキャパシタ７３の容量値は、センスアンプ２２が正確な増幅動作を行うことができる範囲で、セルトランジスタ１２及びセルキャパシタ１３にリークがない場合においてメモリセル１１からビット線ＢＬにハイデータが出力された場合にビット線ＢＬに現れる電圧の１／２よりも低い電圧がビット線／ＢＬに発生する値に設定される。
【０１３３】
また、図４は本発明の第２実施形態が備えるワードデコーダの一部分を示す回路図であり、本発明の第２実施形態においては、本発明の第１実施形態が備えるＣＭＯＳインバータ６２を設けず、ＣＭＯＳインバータ７５を設けると共に、本発明の第１実施形態が設けるサブワードデコーダ６８と回路構成の異なるサブワードデコーダ７６を設け、その他については、本発明の第１実施形態の場合と同様に構成したものである。
【０１３４】
ＣＭＯＳインバータ７５において、７７はｐＭＯＳトランジスタ、７８はｎＭＯＳトランジスタである。
【０１３５】
ｐＭＯＳトランジスタ７７は、ソースをＳＶｉｉ電源線３６に接続され、ゲートをＣＭＯＳインバータ４３の出力端に接続されており、ｎＭＯＳトランジスタ７８は、ドレインをｐＭＯＳトランジスタ７７のドレインに接続され、ゲートをＣＭＯＳインバータ４３の出力端に接続され、ソースをＶＢＢ電源線４２に接続されている。
【０１３６】
また、サブワードデコーダ７６において、７９はｐＭＯＳトランジスタ、８０、８１はｎＭＯＳトランジスタである。
【０１３７】
ｐＭＯＳトランジスタ７９は、ソースをＣＭＯＳインバータ５８の出力端に接続され、ゲートをＣＭＯＳインバータ７５の出力端に接続され、ドレインをワード線ＷＬに接続されている。
【０１３８】
また、ｎＭＯＳトランジスタ８０は、ドレインをワード線ＷＬに接続され、ゲートをＣＭＯＳインバータ７５の出力端に接続され、ソースをＶＢＢ電源線４２に接続されている。
【０１３９】
また、ｎＭＯＳトランジスタ８１は、ドレインをワード線ＷＬに接続され、ゲートをＣＭＯＳインバータ６５の出力端に接続され、ソースをＶＢＢ電源線４２に接続されている。
【０１４０】
このように構成された本発明の第２実施形態においては、ワード線ＷＬが非選択とされる場合は、  メインワードデコーダ２９＝非選択、クオータワードデコーダ４７＝非選択とされる場合、  メインワードデコーダ２９＝選択、クオータワードデコーダ４７＝非選択とされる場合、  メインワードデコーダ２９＝非選択、クオータワードデコーダ４７＝選択とされる場合である。
【０１４１】
ここに、  メインワードデコーダ２９＝非選択、クオータワードデコーダ４７＝非選択とされる場合、メインワードデコーダ２９においては、ＮＡＮＤ回路３０の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ３２＝ＯＮ、ｐＭＯＳトランジスタ３７＝ＯＦＦとなる。
【０１４２】
この結果、ｐＭＯＳトランジスタ３５＝ＯＮ、ｐＭＯＳトランジスタ３４＝ＯＦＦ、ｎＭＯＳトランジスタ４０＝ＯＮ、ｎＭＯＳトランジスタ４１＝ＯＦＦ、ノード４６の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ４３においては、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯＳトランジスタ４５＝ＯＮとなり、ＣＭＯＳインバータ４３の出力＝ＶＢＢとなる。
【０１４３】
この結果、ＣＭＯＳインバータ７５においては、ｐＭＯＳトランジスタ７７＝ＯＮ、ｎＭＯＳトランジスタ７８＝ＯＦＦ、ＣＭＯＳインバータ７５の出力＝ＳＶｉｉとなる。
【０１４４】
また、クオータワードデコーダ４７においては、ＮＡＮＤ回路４８の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ５０＝ＯＮ、ｐＭＯＳトランジスタ５４＝ＯＦＦとなる。
【０１４５】
この結果、ｐＭＯＳトランジスタ５３＝ＯＮ、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳトランジスタ５６＝ＯＮ、ｎＭＯＳトランジスタ５７＝ＯＦＦ、ノード６１の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ５８においては、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｎＭＯＳトランジスタ６０＝ＯＮとなり、ＣＭＯＳインバータ５８の出力＝ＶＢＢとなる。
【０１４６】
この結果、ＣＭＯＳインバータ６５においては、ｐＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトランジスタ６７＝ＯＦＦとなり、ＣＭＯＳインバータ６５の出力＝ＳＶｉｉとなる。
【０１４７】
したがって、サブワードデコーダ７６においては、ｐＭＯＳトランジスタ７９＝ＯＦＦ、ｎＭＯＳトランジスタ８０＝ＯＮ、ｎＭＯＳトランジスタ８１＝ＯＮとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。
【０１４８】
また、  メインワードデコーダ２９＝選択、クオータワードデコーダ４７＝非選択とされる場合には、メインワードデコーダ２９においては、ＮＡＮＤ回路３０の出力＝ＶＳＳ、ｎＭＯＳトランジスタ３２＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮとなる。
【０１４９】
この結果、ｎＭＯＳトランジスタ４１＝ＯＮ、ｎＭＯＳトランジスタ４０＝ＯＦＦ、ｐＭＯＳトランジスタ３４＝ＯＮ、ｐＭＯＳトランジスタ３５＝ＯＦＦ、ノード４６の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ４３においては、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトランジスタ４５＝ＯＦＦとなり、ＣＭＯＳインバータ４３の出力＝ＳＶｉｉとなる。
【０１５０】
この結果、ＣＭＯＳインバータ７５においては、ｐＭＯＳトランジスタ７７＝ＯＦＦ、ｎＭＯＳトランジスタ７８＝ＯＮ、ＣＭＯＳインバータ７５の出力＝ＶＢＢとなる。
【０１５１】
また、クオータワードデコーダ４７においては、ＮＡＮＤ回路４８の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ５０＝ＯＮ、ｐＭＯＳトランジスタ５４＝ＯＦＦとなる。
【０１５２】
この結果、ｐＭＯＳトランジスタ５３＝ＯＮ、ｐＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳトランジスタ５６＝ＯＮ、ｎＭＯＳトランジスタ５７＝ＯＦＦ、ノード６１の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ５８においては、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｎＭＯＳトランジスタ６０＝ＯＮとなり、ＣＭＯＳインバータ５８の出力＝ＶＢＢとなる。
【０１５３】
この結果、ＣＭＯＳインバータ６５においては、ｐＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトランジスタ６７＝ＯＦＦとなり、ＣＭＯＳインバータ６５の出力＝ＳＶｉｉとなる。
【０１５４】
したがって、サブワードデコーダ７６においては、ｐＭＯＳトランジスタ７９＝ＯＮ、ｎＭＯＳトランジスタ８０＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝ＯＮとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。
【０１５５】
また、  メインワードデコーダ２９＝非選択、クオータワードデコーダ４７＝選択とされる場合には、メインワードデコーダ２９においては、ＮＡＮＤ回路３０の出力＝Ｖｉｉとなり、ｎＭＯＳトランジスタ３２＝ＯＮ、ｐＭＯＳトランジスタ３７＝ＯＦＦとなる。
【０１５６】
この結果、ｐＭＯＳトランジスタ３５＝ＯＮ、ｐＭＯＳトランジスタ３４＝ＯＦＦ、ｎＭＯＳトランジスタ４０＝ＯＮ、ｎＭＯＳトランジスタ４１＝ＯＦＦ、ノード４６の電圧＝ＳＶｉｉとなり、ＣＭＯＳインバータ４３においては、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯＳトランジスタ４５＝ＯＮとなり、ＣＭＯＳインバータ４３の出力＝ＶＢＢとなる。
【０１５７】
この結果、ＣＭＯＳインバータ７５においては、ｐＭＯＳトランジスタ７７＝ＯＮ、ｎＭＯＳトランジスタ７８＝ＯＦＦ、ＣＭＯＳインバータ７５の出力＝ＳＶｉｉとなる。
【０１５８】
これに対して、クオータワードデコーダ４７においては、ＮＡＮＤ回路４８の出力＝ＶＳＳ、ｎＭＯＳトランジスタ５０＝ＯＦＦ、ｐＭＯＳトランジスタ５４＝ＯＮとなる。
【０１５９】
この結果、ｎＭＯＳトランジスタ５７＝ＯＮ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ｐＭＯＳトランジスタ５２＝ＯＮ、ｐＭＯＳトランジスタ５３＝ＯＦＦ、ノード６１の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ５８においては、ｐＭＯＳトランジスタ５９＝ＯＮ、ｎＭＯＳトランジスタ６０＝ＯＦＦとなり、ＣＭＯＳインバータ５８の出力＝ＳＶｉｉとなる。
【０１６０】
この結果、ＣＭＯＳインバータ６５においては、ｐＭＯＳトランジスタ６６＝ＯＦＦ、ｎＭＯＳトランジスタ６７＝ＯＮとなり、ＣＭＯＳインバータ６５の出力＝ＶＢＢとなる。
【０１６１】
したがって、サブワードデコーダ７６においては、ｐＭＯＳトランジスタ７９＝ＯＦＦ、ｎＭＯＳトランジスタ８０＝ＯＮ、ｎＭＯＳトランジスタ８１＝ＯＦＦとなり、ワード線ＷＬの電圧＝ＶＢＢとなる。
【０１６２】
これに対して、ワード線ＷＬが選択される場合には、メインワードデコーダ２９においては、ＮＡＮＤ回路３０の出力＝ＶＳＳ、ｎＭＯＳトランジスタ３２＝ＯＦＦ、ｐＭＯＳトランジスタ３７＝ＯＮとなる。
【０１６３】
この結果、ｎＭＯＳトランジスタ４１＝ＯＮ、ｎＭＯＳトランジスタ４０＝ＯＦＦ、ｐＭＯＳトランジスタ３４＝ＯＮ、ｐＭＯＳトランジスタ３５＝ＯＦＦ、ノード４６の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ４３においては、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトランジスタ４５＝ＯＦＦとなり、ＣＭＯＳインバータ４３の出力＝ＳＶｉｉとなる。
【０１６４】
この結果、ＣＭＯＳインバータ７５においては、ｐＭＯＳトランジスタ７７＝ＯＦＦ、ｎＭＯＳトランジスタ７８＝ＯＮ、ＣＭＯＳインバータ７５の出力＝ＶＢＢとなる。
【０１６５】
また、クオータワードデコーダ４７においては、ＮＡＮＤ回路４８の出力＝ＶＳＳ、ｎＭＯＳトランジスタ５０＝ＯＦＦ、ｐＭＯＳトランジスタ５４＝ＯＮとなる。
【０１６６】
この結果、ｎＭＯＳトランジスタ５７＝ＯＮ、ｎＭＯＳトランジスタ５６＝ＯＦＦ、ｐＭＯＳトランジスタ５２＝ＯＮ、ｐＭＯＳトランジスタ５３＝ＯＦＦ、ノード６１の電圧＝ＶＢＢとなり、ＣＭＯＳインバータ５８においては、ｐＭＯＳトランジスタ５９＝ＯＮ、ｎＭＯＳトランジスタ６０＝ＯＦＦとなり、ＣＭＯＳインバータ５８の出力＝ＳＶｉｉとなる。
【０１６７】
この結果、ＣＭＯＳインバータ６５においては、ｐＭＯＳトランジスタ６６＝ＯＦＦ、ｎＭＯＳトランジスタ６７＝ＯＮとなり、ＣＭＯＳインバータ６５の出力＝ＶＢＢとなる。
【０１６８】
したがって、サブワードデコーダ７６においては、ｐＭＯＳトランジスタ７９＝ＯＮ、ｎＭＯＳトランジスタ８０＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝ＯＦＦとなり、ワード線ＷＬの電圧＝ＳＶｉｉとなる。
【０１６９】
このように、本発明の第２実施形態によれば、ワード線ＷＬを非選択とする場合には、ワード線ＷＬの電圧を負電圧ＶＢＢとすることができるので、メモリセル１１のストレージノード１４の電圧がＶｉｉとされている場合においても、セルトランジスタ１２のリーク電流を低減化することができる。
【０１７０】
また、本発明の第２実施形態によれば、ＭＯＳキャパシタ７３の容量値は、センスアンプ２２が正確な増幅動作を行うことができる範囲で、セルトランジスタ１２及びセルキャパシタ１３にリークがない場合においてメモリセル１１からビット線ＢＬにハイデータが出力された場合にビット線ＢＬに現れる電圧の１／２よりも低い電圧をビット線／ＢＬに発生させることができる値に設定するとしているので、ビット線ＢＬに出力されるハイデータに対するセンスアンプ２２のマージンと、ビット線ＢＬに出力されるロウデータに対するセンスアンプ２２のマージンを同程度とすることができる。
【０１７１】
また、本発明の第２実施形態によれば、ダミー・ワード線ＤＷＬの非選択時の電圧を接地電圧ＶＳＳとしているので、負電圧発生回路（図示せず）における消費電流を低減し、低消費電力化を図ることができる。
【０１７２】
また、本発明の第２実施形態によれば、参照電圧発生回路をＭＯＳキャパシタ７３で構成しているので、本発明の第１実施形態よりも回路構成を簡単なものとすることができる。
【０１７３】
次に、本発明の第３及び第４の実施例について説明する。
【０１７４】
図１０は  １／２・Ｖｉｉプリチャージ方式及びＶＳＳプリチャージ方式の動作マージンを示す図である。ブロックＩとＩＩはそれぞれ、１／２・Ｖｉｉプリチャージ方式及びＶＳＳプリチャージ方式に関し、図８に示すストレージノード７の電位を示すものである。基準電圧Ｒｅｆ１は内部電源電圧１／２・Ｖｉｉの半分に等しい。ストレージノード７の電圧が上限電位Ｖｍａｘ１と下限電位Ｖｍｉｎ１との間にある時、１／２・Ｖｉｉプリチャージ方式のセンスアンプは、正確にハイレベルデータをセンスできる。この時、前述したように、内部電源電圧Ｖｉｉよりも高い昇圧電圧ＳＶｉｉがセルトランジスタ５のゲートに与えられる。
【０１７５】
ＶＳＳプリチャージ方式では、たとえメモリセルに蓄積された電荷がリークしても、メモリセルがローレベルデータを蓄積している場合には、ストレージノード７の電位は大きく変化しない。従って、ＶＳＳプリチャージ方式におれるローレベルデータに対するセンスアンプの基準電圧Ｒｅｆ２は、大きなマージンを必要としない。従って、図１０に示すように、ローレベルデータに対する基準電圧Ｒｅｆ２を接地電圧ＶＳＳよりわずかに高く設定する。これにより、ＶＳＳプリチャージ方式のセンスアンプは、上限電位Ｖｍａｘ２と下限電位Ｖｍｉｎ２とで規定される範囲内で、ハイレベルデータをセンスすることができる。上限電位Ｖｍａｘ２は、内部電源電圧Ｖｉｉよりも低くすることができる。この場合、メモリセルを選択する時には、ワード線ＷＬの電位は上限電位Ｖｍａｘ２よりも、少なくともセルトランジスタ５のしきい値電圧ＶＴＨだけ高くなる必要がある。例えば、ワード線ＷＬの電位を内部電源電圧Ｖｉｉと等しいレベルとする。なお、内部電源電圧Ｖｉｉを、上限電位Ｖｍａｘ２とセルトランジスタ５のしきい値電圧との和よりも高くすることができる。ワード線負電圧リセット方式によりしきい値電圧を下げられたセルトランジスタ５に内部電源電圧Ｖｉｉを与えて駆動する場合には、昇圧電圧ＶＳｉｉは不要である。この場合、ＶＳＳビット線プリチャージ方式により、ビット線のハイレベルを低いレベル、例えば内部電源電圧Ｖｉｉを更に降圧した電源電圧Ｖｉｉｃに等しく設定できる。通常、センスアンプに接続するビット線対にはそれぞれ、トランスファトランジスタが設けられている。ビット線のハイレベルがＶｉｉｃに等しい場合には、Ｖｉｉｃ＋Ｖｔｈ＋αに等しい電圧をトランスファトランジスタのゲートに与える必要がある。なお、Ｖｔｈはビット線に設けられたトランスファトランジスタ（ゲート）のしきい値電圧であり、αは電圧マージンである。ＶＳＳビット線プリチャージ方式では、一方のビット線がハイレベルになり、他方のビット線はローレベルのままである。従って、センスアンプが動作を開始する前にビット線トランスファトランジスタのゲートがフローティング状態にあれば、ゲート電圧はビット線とのカップリングにより昇圧される。従って、内部電源電圧Ｖｉｉから昇圧電圧ＳＶｉｉを生成する昇圧回路は必要ない。従って、消費電力を減らすことができる。
【０１７６】
また、半導体記憶装置内部で外部電源電圧ＶＣＣを降圧することで内部電源電圧を生成する場合には、ワード線のハイレベルとして外部電源電圧ＶＣＣを用いることもできる。例えば、ビット線電圧がＶＳＳ（０Ｖ）からＶｉｉｃ（例えば１．３Ｖ）の間で変化する場合には、ワード線をＶｉｉｃ＋Ｖｔｈ＋αに等しい電圧をトランスファトランジスタのゲートに与える必要がある。なお、Ｖｔｈはセルトランジスタのしきい値電圧であり、αは電圧マージンである。前述したように、セルトランジスタのしきい値電圧Ｖｔｈを下げることができ、また内部電源電圧も下げることができる。よって、外部電源電圧ＶＣＣ（例えば、２．５Ｖ）をワード線のハイレベルとして用いることができる。この場合には、もはや昇圧回路は不要である。
【０１７７】
第３及び第４の実施例は、ワード線に昇圧電圧ＳＶｉｉを与える構成ではなく、内部電源電圧Ｖｉｉを与える構成であり、第１及び第２の実施例の構成を変形したものに相当する。      
図１１は、第３の実施例で用いるワードデコーダの回路図である。図１１において、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。図１１に示すワードデコーダは、メインワードデコーダ１２９と、クオータワードデコーダ１４７と、サブワードデコーダ６８とを有する。メインワードデコーダ１２９は内部電源電圧Ｖｉｉを受けて動作する。同様に、クオータワードデコーダ１４７も内部電源電圧Ｖｉｉを受けて動作する。更に、ＣＭＯＳインバータ６２及び６５も内部電源電圧Ｖｉｉを受けて動作する。
【０１７８】
メインワードデコーダ１２９は図２に示すｐＭＯＳフリップフロップ３３を具備せず、ｎＭＯＳフリップフロップ３９のみを具備する。内部電源電圧Ｖｉｉが与えられるｐＭＯＳトランジスタ３４及び３５は、ｎＭＯＳトランジスタ４０及び４１にそれぞれ直列に接続されている。ｐＭＯＳトランジスタ３４のゲートは、ＮＡＮＤ回路３０の出力端子に接続されている。インバータ９１はＮＡＮＤ回路３０の出力信号を反転し、反転した信号をｐＭＯＳトランジスタ３５のゲートに与える。従って、ＮＡＮＤ回路３０の出力信号に従い、ｐＭＯＳトランジスタ３４又はｐＭＯＳトランジスタ３５のいずれかがオンする。ｎＭＯＳフリップフロップ３９の出力信号は、ＣＭＯＳインバータ４３を介してサブワードデコーダ６８に与えられる。
【０１７９】
クオータワードデコーダ１４７は図２に示すｐＭＯＳフリップフロップ５１を具備せず、ｎＭＯＳフリップフロップ５５のみを具備している。内部電源電圧Ｖｉｉが与えられるｐＭＯＳトランジスタ５２及び５３は、ｎＭＯＳトランジスタ５６及び５７にそれぞれ直列に接続されている。ｐＭＯＳトランジスタ５２のゲートは、ＮＡＮＤ回路４８の出力端子に接続されている。インバータ９２はＮＡＮＤ回路４８の出力信号を反転し、反転した信号をｐＭＯＳトランジスタ５３のゲートに与える。従って、ＮＡＮＤ回路４８の出力信号に従い、ｐＭＯＳトランジスタ５２又はｐＭＯＳトランジスタ５３のいずれかがオンする。ｎＭＯＳフリップフロップ５５の出力信号は、ＣＭＯＳインバータ５８を介してＣＭＯＳインバータ６２に与えられる。
【０１８０】
図１２は、本発明の第４の実施例で用いるワードデコーダの回路図である。図１２において、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。図１２に示すワードデコーダは、メインワードデコーダ１２９と、クオータワードデコーダ１４７と、サブワードデコーダ７６と、ＣＭＯＳインバータ６５、７５とを有する。メインワードデコーダ１２９とクオータワードデコーダ１４７は、内部電源電圧Ｖｉｉを受けて動作する。更に、ＣＭＯＳインバータ６５及び７５も内部電源電圧Ｖｉｉを受けて動作する。
【０１８１】
上記本発明の第３及び第４の実施例によれば、内部電源電圧Ｖｉｉで動作し、昇圧回路を必要としない。よって、半導体記憶装置で消費される電力を減らすことができる。
【図面の簡単な説明】
【０１８２】
【図１】本発明の第１実施形態が備えるコラム部の１個の一部分を示す回路図である。
【図２】本発明の第１実施形態が備えるワードデコーダの一部分を示す回路図である。
【図３】本発明の第２実施形態が備えるコラム部の１個の一部分を示す回路図である。
【図４】本発明の第２実施形態が備えるワードデコーダの一部分を示す回路図である。
【図５】ダイナミックＲＡＭに搭載されるセンスアンプの一例を示す回路図である。
【図６】図５に示すセンスアンプを搭載し、かつ、１／２・Ｖｉｉプリチャージ方式を採用するダイナミックＲＡＭにおけるセンスアンプの動作を説明するための波形図である。
【図７】図５に示すセンスアンプを搭載し、かつ、ＶＳＳプリチャージ方式を採用するダイナミックＲＡＭにおけるセンスアンプの動作を説明するための波形図である。
【図８】ダイナミックＲＡＭが備える一般的なメモリセルの構成を示す回路図である。
【図９】セルトランジスタのゲート・ソース間電圧Ｖgs−ドレイン・ソース間電流ｉds特性を示す図である。
【図１０】１／２・Ｖｉｉプリチャージ方式及びＶＳＳプリチャージ方式の動作マージンを示す図である。
【図１１】本発明の第３の実施例で用いるワードデコーダの回路図である。
【図１２】本発明の第４の実施例で用いるワードデコーダの回路図である。
【符号の説明】
【０１８３】
ＷＬ  ワード線
ＢＬ、／ＢＬ  ビット線
ＤＷＬ  ダミー・ワード線
ＰＳＡ  センスアンプ駆動電圧
ＰＥ１、ＰＥ２  制御信号
ＳＶｉｉ  昇圧電圧
Ｖｉｉ  内部電源電圧
ＶＳＳ  接地電圧
ＶＢＢ  負電圧
【図１】
0004452291.tif 000002
【図２】
0004452291.tif 000003
【図３】
0004452291.tif 000004
【図４】
0004452291.tif 000005
【図５】
0004452291.tif 000006
【図６】
0004452291.tif 000007
【図７】
0004452291.tif 000008
【図８】
0004452291.tif 000009
【図９】
0004452291.tif 000010
【図１０】
0004452291.tif 000011
【図１１】
0004452291.tif 000012
【図１２】
0004452291.tif 000013