(57)【特許請求の範囲】
【請求項１】
第１データシグナルラインと第２データシグナルラインとの間に設置される半スルー反射式液晶ディスプレイ（LCD）の画素機構であって、
第１トランジスタ、第１反射層及び前記第１トランジスタと接続されていない透過部を含む反射ユニットであって、前記第１トランジスタは、スキャンシグナルラインに接続するゲート電極と、前記第１データシグナルラインに接続するソース電極と、前記第１反射層に接続するドレイン電極と、を含み、且つ、前記第１トランジスタは、前記第１反射層により覆われる、反射ユニットと、
第２トランジスタ、透明電極及び前記第２トランジスタと接続されていない第２反射層を含むスルーユニットであって、前記第２トランジスタは、前記スキャンシグナルラインに接続するゲート電極と、前記第２データシグナルラインに接続するソース電極と、前記透明電極に接続するドレイン電極と、を含み、且つ、前記第２トランジスタは、前記第２反射層により覆われる、スルーユニットと、
を含む、
半スルー反射式液晶ディスプレイ（LCD）の画素機構。
【請求項２】
第１データシグナルラインと第２データシグナルラインとの間に設置される半スルー反射式液晶ディスプレイ（LCD）の画素機構であって、
第１トランジスタ及び第１反射層を含む反射ユニットであって、前記第１トランジスタは、スキャンシグナルラインに接続するゲート電極と、前記第１データシグナルラインに接続するソース電極と、前記第１反射層に接続するドレイン電極と、含む、反射ユニットと、
第２トランジスタ及び透明電極を含むスルーユニットであって、前記第２トランジスタは、前記スキャンシグナルラインに接続するゲート電極と、前記第２データシグナルラインに接続するソース電極と、前記透明電極に接続するドレイン電極と、を含む、スルーユニットと、
を含み、
前記第１トランジスタ及び前記第２トランジスタは、前記第１反射層により覆われ、
前記第１トランジスタ及び前記第２トランジスタの下方には金属層が設けられ、当該金属層は、蓄電器を形成する、
半スルー反射式液晶ディスプレイの画素機構。
【請求項３】
第１データシグナルラインと第２データシグナルラインとの間に設置される半スルー反射式液晶ディスプレイ（LCD）の画素機構であって、
第１トランジスタ及び第１反射層を含む反射ユニットであって、前記第１トランジスタは、第１スキャンシグナルラインに接続するゲート電極と、前記第１データシグナルラインに接続するソース電極と、前記第１反射層に接続するドレイン電極と、を含み、且つ、前記第１トランジスタは、前記第１反射層により覆われる、反射ユニットと、
第２トランジスタ及び透明電極を含むスルーユニットであって、前記第２トランジスタは、第２スキャンシグナルラインに接続するゲート電極と、前記第１データシグナルラインに接続するソース電極と、前記透明電極に接続するドレイン電極と、を含み、且つ、前記第２トランジスタは、別の画素の第１反射層に覆われる、スルーユニットと、
を含む、
半スルー反射式液晶ディスプレイの画素機構。
【請求項４】
第１データシグナルラインと第２データシグナルラインとの間に設置される半スルー反射式液晶ディスプレイ（LCD）の画素機構であって、
第１トランジスタ及び第１反射層を含む反射ユニットであって、前記第１トランジスタは、第１スキャンシグナルラインに接続するゲート電極と、前記第１データシグナルラインに接続するソース電極と、第１プラグにより前記第１反射層に接続するドレイン電極と、を含む、反射ユニットと、
第２トランジスタ及び透明電極を含むスルーユニットであって、前記第２トランジスタは、第2スキャンシグナルラインに接続するゲート電極と、前記第１データシグナルラインに接続するソース電極と、第２プラグにより前記透明電極に接続するドレイン電極と、を含む、スルーユニットと、
を含み、
前記第1トランジスタ及び前記第２トランジスタは、前記第1反射層に覆われ、
前記第１プラグと前記第２プラグの下方には、それぞれ、第１金属層と第２金属層が設けられ、当該第１金属層と当該第２金属層は、それぞれ、蓄電器を形成する、
半スルー反射式液晶ディスプレイの画素機構。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素機構に関するものであり、特に半スルー反射式の液晶ディスプレイ（ＬＣＤ）の画素機構に関するものである。
【背景技術】
【０００２】
従来の半スルー反射式液晶ディスプレイの画素部品はスルーユニット及び反射ユニットを備えており、先天的に２倍の光学の位相差が存在し、従来の方式は反射ユニットのセルギャップを縮小し、それによって２部分の光学の位相差を縮めようというものであった。図９Ａは従来のスルー反射画素の切断面である。それは反射ユニット１０、スルーユニット２０、を含んでおり、反射ユニット１０は反射面１２を含み、そのセルギャップはｄ１であり、スルーユニット２０のセルギャップはｄ２である。
【０００３】
等量の電気回路図は図９Ｂに表示され、反射ユニット１０、スルーユニット２０は共に同一に蓄電器Ｃｓ、また薄膜トランジスタＴ１に結合されるので、可能なのは１種類の駆動電圧を提供する事のみで、反射エリア及びスルーエリアによる明るさ、モノクロの対比の方式を防止するもので、重要なのはセルギャップｄ１およびｄ２を調整し、それにより反射ユニット１０及びスルーユニット２０の光学の位相差の食い違いを避ける事である。よって、セルギャップｄ１、ｄ２は操作を行う液晶モデルを正確に調整せねばならず、この調整は大変困難を極めるものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
よって、本発明の主要な目的は、液晶の反射及びスルーの特性を同時に精確に満たし、且つセルギャップの調整が不要な画素機構を提供することである。
【課題を解決するための手段】
【０００５】
前記の目的を達成するため、本発明は半スルー反射式液晶ディスプレイの画素機構を提供する。前記画素機構は第１、第２データシグナルラインの間に設置され、反射ユニットとスルーユニットを含んでいる。反射ユニットは第１トランジスタ及び第１反射層を含み、第１トランジスタはスキャンシグナルラインに接続するゲート電極、第１データシグナルラインに接続するソース電極、及び第１反射層に接続するドレイン電極を含み、また第１トランジスタは第１反射層に覆われている。スルーユニットは第２トランジスタ及び透明電極を含み、第２トランジスタはスキャンシグナルラインに接続するゲート電極、第２データシグナルラインに接続するソース電極、及び透明電極に接続するドレイン電極を含み、また第２トランジスタは第２反射層に覆われている。
【発明の効果】
【０００６】
本発明の画素機構はそれぞれトランジスタＴ１、Ｔ２及びその蓄電器によって、別々に反射ユニット及びスルーユニットの駆動電圧をコントロールでき、それによりセルギャップの調整の必要が無くなり、液晶の反射、スルー特性を達成できる。
【発明を実施するための最良の形態】
【０００７】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施例を例示し、図面を参照にしながら、詳細に説明する。
【０００８】
図１は本発明の画素機構の等量の電気回路図である。本発明の画素機構は２組の薄膜トランジスタＴ１、Ｔ２及び、おのおの別々に反射ユニット１０をコントロールする蓄電器Ｃｓ１、Ｃｓ２スルーユニット２０の駆動電圧を含む。反射ユニット１０、スルーユニット２０はおのおのが異なるガンマ曲線を通過しているので、特別にセルギャップを調整し光学の位相差を同じくする必要が無く、また同時に液晶の反射及びスルーの特性を満たす事ができる。
【実施例１】
【０００９】
図２Ａは本発明の画素機構を示す図である。図２Ｂは図２Ａの画素機構の分布図である。図２Ａ、図２Ｂで示されるように、本実施例の画素機構は第１、第２データシグナルラインＤＬ１、ＤＬ２の間に設置され、反射ユニット１０及びスルーユニット２０を含んでいる。
【００１０】
反射ユニット１０はトランジスタＴ１および反射層ＲＬ１を含み、データシグナルラインＤＬ１は凸部を含み、この凸部がトランジスタＴ１のソース電極ＴＳ１である。ゲート電極シグナルラインは２個の凸部を含んでおり、それぞれがトランジスタＴ１、及びＴ２のゲート電極ＴＧ１、ＴＧ２となる。トランジスタＴ１のソース電極ＴＳ１は第１データシグナルラインＤＬ１に接続され、またドレイン電極ＴＤ１は第１プラグＰＬ１によって反射層ＲＬ１に接続される。スルーユニット２０はトランジスタ２０及び透明電極ＴＬ１を含み、データシグナルラインＤＬ２は凸部を１つ含む。この凸部はトランジスタＴ２のソース電極ＴＳ２となり、そのソース電極ＴＳ２はデータシグナルラインＤＬ２に接続し、またドレイン電極ＴＤ２も第２プラグＰＬ２によって透明電極ＴＬ１に接続し、トランジスタＴ１及びトランジスタＴ２のゲート電極ＴＧ１、ＴＧ２は同一のスキャンシグナルラインＧＬ１に接続される。
【００１１】
この他、図２Ａ、図２Ｂで表示されるように、トランジスタＴ１は反射層ＲＬ１に覆われており、トランジスタＴ２はまた別の画素の反射層ＲＬ２に覆われている。透明電極ＴＬ１はその別の画素の反射層ＲＬ２の中央に位置し、並びに金属層Ｍ１、Ｍ２はそれぞれ第１プラグＰＬ１、第２プラグＰＬ２の下方に設置され、個別に蓄電器を形成している。一般的に、透明電極は酸化インジウム・スズ（ＩＴＯ）から構成される。
【実施例２】
【００１２】
図３Ａは本発明の画素機構を示す図であり、図３Ｂは図３Ａの画素機構の分布図である。図３Ａ、図３Ｂで示されるように、本実施例の画素機構は第１、第２データシグナルラインＤＬ１、ＤＬ２間に設置され、反射ユニット１０とスルーユニット２０を含む。
【００１３】
反射ユニット１０はトランジスタＴ１及び反射層ＲＬ１を含み、その中のデータシグナルラインＤＬ１は凸部を含んでおり、それはトランジスタＴ１のソース電極ＴＳ１となる。ゲート電極シグナルラインは２個の凸部を含み、それぞれ個々にトランジスタＴ１及びＴ２のゲート電極ＴＧ１、ＴＧ２となる。トランジスタＴ１のソース電極ＴＳ１は第１データシグナルラインＤＬ１に接続され、ドレイン電極ＴＤ１は第１プラグＰＬ１により反射層ＲＬ１に接続される。スルーユニット２０はトランジスタ２０及び透明電極ＴＬ１を含み、その中のデータシグナルラインＤＬ２は凸部を含み、この凸部はトランジスタＴ２のソース電極ＴＳ２となる。トランジスタＴ２のソース電極ＴＳ２はデータシグナルラインＤＬ２に接続され、ドレイン電極ＴＤ２は第２プラグＰＬ２によって透明電極ＴＬ１に接続され、トランジスタＴ１及びトランジスタＴ２のゲート電極ＴＧ１、ＴＧ２はどちらもスキャンシグナルラインＧＬ１に接続している。
【００１４】
この他、トランジスタＴ１、Ｔ２は同時に反射層ＲＬ１に覆われ、またどちらも透明電極ＴＬ１の反対側に位置する。金属層Ｍ１、Ｍ２はそれぞれ個別に第１プラグＰＬ１、第２ＰＬ２の下方に設置され、個々に蓄電器を形成している。
【００１５】
図３Ｃおよび図３Ｄは、図３Ｂの画素機構は別の２種類の状態を示す図である。図３Ｃ、図３Ｄにおいて、本実施例の画素機構は曲折式アレイの第１、第２データシグナルラインＤＬ１、ＤＬ２間に設置され、反射ユニット１０及びスルーユニット２０を含む。
【００１６】
反射ユニット１０はトランジスタＴ１及び反射層ＲＬ１を含み、その中のデータシグナルラインＤＬ１は凸部を含み、それがトランジスタＴ１のソース電極ＴＳ１となる。ゲート電極シグナルラインは２個の凸部を含み、それぞれトランジスタＴ１及びＴ２のゲート電極ＴＧ１、ＴＧ２となる。トランジスタＴ１のソース電極ＴＳ１は第１データシグナルラインＤＬ１に接続し、ドレイン電極ＴＤ１は第１プラグＰＬ１によって反射層ＲＬ１に接続する。スルーユニット２０はトランジスタ２０および透明電極ＴＬ１を含み、その中のデータシグナルラインＤＬ２は凸部を含んでおり、これがトランジスタＴ２のソース電極ＴＳ２となる。トランジスタＴ２のソース電極ＴＳ２はデータシグナルラインＤＬ２に接続し、ドレイン電極ＴＤ２は第２プラグＰＬ２によって透明電極ＴＬ１に接続される。トランジスタＴ１及びトランジスタＴ２のゲート電極ＴＧ１、ＴＧ２は共にスキャンシグナルラインＧＬ１に接続される。
【００１７】
この他、トランジスタＴ１、Ｔ２は同時に反射層ＲＬ１に覆われ、並びに金属層Ｍ０も同時にトランジスタＴ１、Ｔ２のドレイン電極ＴＤ１、ＴＤ２の下方に設置され、個別に蓄電器を形成する。
【実施例３】
【００１８】
図４Ａは本発明の画素機構を示す図であり、図４Ｂは図４Ａの画素機構の分布図である。図４Ａ、図４Ｂに示されるように、本実施例の画素機構は第１、第２データシグナルラインＤＬ１、ＤＬ２間に設置され、反射ユニット１０及びスルーユニット２０を含む。
【００１９】
反射ユニット１０はトランジスタＴ１及び反射層ＲＬ１を含み、その中のゲート電極シグナルラインＧＬ１は凸部を含んでおり、それがトランジスタＴ１のゲート電極ＴＧ１となる。データシグナルラインＤＬ１は２個の凸部を含み、それぞれが個々にトランジスタＴ１、Ｔ２のゲート電極ＴＳ１、ＴＳ２となる。トランジスタＴ１のゲート電極ＴＧ１はスキャンシグナルラインＧＬ１に接続し、ドレイン電極ＴＤ１は第１プラグＰＬ１により反射層ＲＬ１に接続される。スルーユニット１０はトランジスタ２０及び透明電極ＴＬ１を含み、その中のゲート電極シグナルラインＧＬ２は凸部を含み、それがトランジスタＴ２のゲート電極ＴＧ２となる。トランジスタＴ２のゲート電極ＴＧ２はスキャンシグナルラインＧＬ２に接続され、ドレイン電極ＴＤ２は第２プラグＰＬ２によって透明電極ＴＬ１に接続される。トランジスタＴ１及びＴ２のソース電極ＴＳ１、ＴＳ２はどちらもデータシグナルラインＤＬ１に接続される。
【００２０】
この他、反射層ＲＬ１はトランジスタＴ１及び別の画素のトランジスタを覆い、またトランジスタＴ２は別の画素の反射層ＲＬ２に覆われ、透明電極ＴＬ１はトランジスタＴ１及びＴ２間に位置する。なお金属層Ｍ１、Ｍ２は個々に第１プラグＰＬ１、第２プラグＰＬ２の下方に設置され、別々に蓄電器を形成している。
【実施例４】
【００２１】
図５Ａは本発明の画素機構を示す図であり、図５Ｂは図５Ａの画素機構の分布図である。図５Ａ、図５Ｂで示すように、本実施例の画素機構は第１、第２データシグナルラインＤＬ１、ＤＬ２間に設置され、反射ユニット１０及びスルーユニット２０を含んでいる。
【００２２】
反射ユニット１０はトランジスタＴ１及び反射層ＲＬ１を含み、ゲート電極シグナルラインＧＬ１は凸部を含み、それはトランジスタＴ１のゲート電極ＴＧ１となる。データシグナルラインＤＬ１は２個の凸部を含み、それぞれがトランジスタＴ１、Ｔ２のソース電極ＴＳ１及びＴＳ２となる。トランジスタＴ１のゲート電極ＴＧ１はスキャンシグナルラインＧＬ１に接続し、ドレイン電極ＴＤ１は第１プラグＰＬ１により反射層ＲＬ１に接続される。スルーユニット２０はトランジスタＴ２及び透明電極ＴＬ１を含み、ゲート電極シグナルラインＧＬ２は凸部を含み、これがトランジスタＴ２のゲート電極ＴＧ２となる。トランジスタＴ２のゲート電極ＴＧ２はスキャンシグナルラインＧＬ２に接続し、ドレイン電極は第２プラグＰＬ２により透明電極ＴＬ１に接続され、トランジスタＴ１及びＴ２のソース電極ＴＳ１、ＴＳ２は共にデータシグナルラインＤＬ１に接続される。
【００２３】
この他、トランジスタＴ１、Ｔ２は同時に反射層ＲＬ１に覆われ、またどちらも透明電極ＴＬ１の反対側に位置する。金属層Ｍ１、Ｍ２は別々に第１プラグＰＬ１、第２プラグＰＬ２の下方に位置し、個々に蓄電器を形成する。
【００２４】
図６Ａ及び図６Ｂは本実施例の別の形態を示す図である。図６Ａ、図６Ｂに示されるように。本実施例の画素機構は第１、第２データシグナルラインＤＬ１、ＤＬ２間に設置され、反射ユニット１０とスルーユニット２０を含む。この形態において、トランジスタＴ１、Ｔ２は同時に反射層ＲＬ１に覆われ、且つトランジスタＴ１、Ｔ２は透明電極ＴＬ１の両側の下方に設置される。
【００２５】
図７Ａ及び図７Ｂは本実施例の別の２種類の状態を示す図である。図７Ａ、図７Ｂに示されるように、本実施例の画素機構は第１、第２ゲート電極シグナルラインＧＬ１、ＧＬ２間に設置され、反射ユニット１０、スルーユニット２０を含んでいる。この形態において、トランジスタＴ１、Ｔ２は反射層ＲＬ１に覆われ、透明電極ＴＬ１は反射層に包囲され、金属層Ｍ１はトランジスタＴ１のドレイン電極ＴＤ１の下方に設置され、また支部がトランジスタＴ２のドレイン電極ＴＤ２の下方に向かって延びている。
【００２６】
図８Ａは本実施例の別の状態を示す図である。図８Ａに示すように、本実施例の画素機構は曲折状のゲートシグナルラインＧＬ１、ＧＬ２間に設置され、反射ユニットとスルーユニットを含んでいる。この形態において、トランジスタＴ１、Ｔ２は反射層ＲＬ１に覆われ、また透明電極ＴＬ１は反射層ＲＬ１に包囲される。他にも、曲折する金属層Ｍ１はトランジスタＴ１のドレイン電極ＴＤ１の下方及びトランジスタＴ２のドレイン電極ＴＤ２の下方を通過する。
【００２７】
図８Ｂは本実施例の別の状態を示す図である。図８Ｂに示すように、本実施例の画素機構は曲折するゲート電極シグナルラインＧＬ１、ＧＬ２の間に設置され、反射ユニット及びスルーユニットを含む。この形態において、トランジスタＴ１、Ｔ２は反射層ＲＬ１に覆われ、また透明電極ＴＬ１は反射層ＲＬ１に包囲される。他にも、金属層Ｍ１はトランジスタＴ１のドレイン電極ＴＤ１の下方、及びトランジスタＴ２のドレイン電極ＴＤ２の下方を通過する。
【００２８】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００２９】
【図１】本発明の画素機構の等量の電気回路図である。
【図２Ａ】本発明の画素機構を示す図である。
【図２Ｂ】図２Ａの画素機構の分布図である。
【図３Ａ】本発明の画素機構を示す図である。
【図３Ｂ】図３Ａの画素機構の分布図である。
【図３Ｃ】図３Ａの画素機構の別の状態を示す図である。
【図３Ｄ】図３Ａの画素機構の別の状態を示す図である。
【図４Ａ】本発明の画素機構を示す図である。
【図４Ｂ】図４Ａの画素機構の分布図である。
【図５Ａ】本発明の画素機構を示す図である。
【図５Ｂ】図５Ａの画素機構の分布図である。
【図６Ａ】本発明の画素機構を示す図である。
【図６Ｂ】図６Ａの画素機構の分布図である。
【図７Ａ】本発明の画素機構を示す図である。
【図７Ｂ】図７Ａの画素機構の分布図である。
【図８Ａ】図６Ａの画素機構の別の状態を示す図である。
【図８Ｂ】図６Ａの画素機構の別の状態を示す図である。
【図９Ａ】従来のスルー反射式画素の切断面を示す図である。
【図９Ｂ】図９Ａの略図である。
【符号の説明】
【００３０】
１０  反射ユニット
２０  スルーユニット
Ｃｓ  蓄電器
ｄ１、ｄ２  セルギャップ
ＤＬ１、ＤＬ２  データシグナルライン
ＧＬ１、ＧＬ２  ゲート電極シグナルライン
Ｔ１、Ｔ２  トランジスタ
ＴＬ１  スルー電極
ＲＬ１、ＲＬ２  反射層
ＰＬ１、ＰＬ２  プラグ
Ｍ０〜Ｍ２  金属層
ＴＤ１、ＴＤ２  ドレイン電極
ＴＧ１、ＴＧ２  ゲート電極
ＴＳ１、ＴＳ２  ソース電極
【図１】
0004547479.tif 000002
【図２Ａ】
0004547479.tif 000003
【図２Ｂ】
0004547479.tif 000004
【図３Ａ】
0004547479.tif 000005
【図３Ｂ】
0004547479.tif 000006
【図３Ｃ】
0004547479.tif 000007
【図３Ｄ】
0004547479.tif 000008
【図４Ａ】
0004547479.tif 000009
【図４Ｂ】
0004547479.tif 000010
【図５Ａ】
0004547479.tif 000011
【図５Ｂ】
0004547479.tif 000012
【図６Ａ】
0004547479.tif 000013
【図６Ｂ】
0004547479.tif 000014
【図７Ａ】
0004547479.tif 000015
【図７Ｂ】
0004547479.tif 000016
【図８Ａ】
0004547479.tif 000017
【図８Ｂ】
0004547479.tif 000018
【図９Ａ】
0004547479.tif 000019
【図９Ｂ】
0004547479.tif 000020