(57)【特許請求の範囲】
【請求項１】
ファームウェアまたはハードウェアと、記憶手段と、それぞれ異なるシーケンス周期で動作する２つのシーケンサと、を同一のバスラインを介してアクセス可能に接続した回路において、
前記２つのシーケンサのシーケンス周期の始点を一致させたときに、一方のシーケンサが前記バスラインにアクセスできる時間帯と、他方のシーケンサが前記バスラインにアクセスできる時間帯と、が重複しないように前記バスラインにアクセスできるタイミングを予め設定すると共に、
前記２つのシーケンサのうち最後に前記バスラインにアクセスする時間帯の終了直後に、前記２つのシーケンサの次のシーケンス周期が一致して開始されるようにしたことを特徴とする異周期シーケンサの排他制御回路。
【請求項２】
ファームウェアまたはハードウェアと、記憶手段と、それぞれ異なるシーケンス周期で動作する複数のシーケンサと、を同一のバスラインを介してアクセス可能に接続した回路において、
前記複数のシーケンサのシーケンス周期の始点をすべて一致させたときに、夫々のシーケンサが前記バスラインにアクセスできる時間帯が互いに重複しないように前記バスラインにアクセスできるタイミングを予め設定すると共に、
前記複数のシーケンサのうち最後に前記バスラインにアクセスする時間帯の終了直後に、前記複数のシーケンサの次のシーケンス周期が一致して開始されるようにしたことを特徴とする異周期シーケンサの排他制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、伝送装置等に用いられる異なる周期で独立した動作を行う２つのシーケンサを含む回路において、これらシーケンサの何れかとバスラインとのアクセスを排他的に行わせることを可能とする排他制御回路に関する。
【０００２】
【従来の技術】
図４は、従来の複数のシーケンサを備えたアクセス制御回路の構成を示すブロック図である。ここに示すように、シーケンサ４０４とシーケンサ４０６とが、異なる機能を有し、互いに異なる周期で独立した動作を行う場合、独立のハードウェアを必要とした。
【０００３】
すなわち、ファームウェア４０２がシーケンサ４０４の制御を行う際、まず、ファームウェア４０２から送られた制御データが記憶素子４０８に書き込まれた後、ファームウェア４０２はシーケンサ４０４に対して制御トリガを与え、シーケンサ４０４を動作させる。そして、シーケンサ４０４は、ファームウェア４０２からの制御により記憶素子４０８から制御データの読み出しを行い、その結果を記憶素子４０８に書き込むと同時に、制御応答をファームウェア４０２に向けて送信する。制御応答を受けたファームウェア４０２は、記憶素子４０８に書き込まれたシーケンサ４０４の結果の読み出しを行う。一方、ファームウェア４０２がシーケンサ４０６の制御を行う場合は、今度は記憶素子４１０を用いてシーケンサ４０４のときと同様に行うことが必要であった。
【０００４】
このように、従来は、独立して動作するシーケンサ４０４、４０６に対して、別々の記憶素子４０８、４１０を用いて、別々の制御信号による制御が行われていた。
【０００５】
【発明が解決しようとする課題】
このような従来の方法により独立したシーケンサの制御を行う場合、図４に示したように、シーケンサの数だけ記憶素子やバスラインが必要となり、ハードウェアの規模が大きくなるという問題がある。ハードウェアの規模が大きくなれば、コスト増にもつながる。
【０００６】
そこで、本発明は、上記のような従来技術が有する問題点に鑑みなされたものであり、その目的は、複数のシーケンサに対して同一のバスラインを通した制御を行うことでき、かつコンパクトな回路構成が達成できるシーケンサの排他制御回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の異周期シーケンサの排他制御回路は、ファームウェアまたはハードウェアと、記憶手段と、それぞれ異なるシーケンス周期で動作する２つのシーケンサと、を同一のバスラインを介してアクセス可能に接続した回路において、
前記２つのシーケンサのシーケンス周期の始点を一致させて、一方のシーケンサが前記バスラインにアクセスできる時間帯と、他方のシーケンサが前記バスラインにアクセスできる時間帯と、が重複しないように前記バスラインにアクセスできるタイミングを予め設定すると共に、
前記２つのシーケンサのうち最後に前記バスラインにアクセスする時間帯の終了直後に、前記２つのシーケンサの次のシーケンス周期が一致して開始されるようにしている。
【０００８】
また、本発明の異周期シーケンサの排他制御回路は、ファームウェアまたはハードウェアと、記憶手段と、それぞれ異なるシーケンス周期で動作する複数のシーケンサと、を同一のバスラインを介してアクセス可能に接続した回路において、
前記複数のシーケンサのシーケンス周期の始点をすべて一致させて、夫々のシーケンサが前記バスラインにアクセスできる時間帯が互いに重複しないように前記バスラインにアクセスできるタイミングを予め設定すると共に、
前記複数のシーケンサのうち最後に前記バスラインにアクセスする時間帯の終了直後に、前記複数のシーケンサの次のシーケンス周期が一致して開始されるようにしている。
【００１０】
【発明の実施の形態】
以下、図示した一実施形態に基いて本発明を詳細に説明する。図１は、本発明の異周期シーケンサの排他制御回路を備えたシーケンサのアクセス制御回路の構成を示すブロック図である。図のように、本発明の異周期シーケンサの排他制御回路１００は、同一のバスラインで結ばれたファームウェア１０２、記憶素子１０４、シーケンサ１０６、１０８を含み、記憶素子１０４を介してファームウェア１０２とシーケンサ１０６、１０８との間で制御データ等の送受信を行うシーケンサのアクセス制御回路に備えられる。また、この場合、シーケンサ１０６のデータ等とシーケンサ１０８のデータ等は記憶素子１０４の異なるアドレス領域に格納されるように、ファームウェア１０２で制御される。
【００１１】
ここで、例えば、シーケンサ１０６に、周波数４．８６ＭＨｚをベースクロックとして８１９２カウント×１４周期で動作する、シーケンス周期が約２３．６ｍｓのシーケンサを採用するとする。一方、シーケンサ１０８に、周波数４．８６ＭＨｚをベースクロックとして１２１５カウント×９５周期で動作する、シーケンス周期が約２３．７５ｍｓのシーケンサを採用するとする。このとき、シーケンサ１０６のシーケンス周期とシーケンサ１０８のシーケンス周期とは約０．１５ｍｓの時間差があるため、図１に示した構成で動作を繰り返した場合、シーケンサ１０６とシーケンサ１０８とのシーケンス周期のずれが生じ、同一のバスラインを共用できない。しかも、不規則に記憶素子１０４を介してファームウェア１０２とシーケンサ１０６、１０８との間で制御データ等の送受信を行った場合、各シーケンサへの制御が競合し、各シーケンサで用いるデータ等の衝突、破壊が生じかねない。
【００１２】
そこで、本発明の異周期シーケンサの排他制御回路１００は、次のような動作を行うことにより、かかる問題の解決を図っている。以下、図２を参照して説明する。
【００１３】
まず、シーケンサ１０６に対しては、８１９２カウント×１４周期のうち１〜４周期に限りバスラインとのアクセスを認める。また、シーケンサ１０８に対しては、１２１５カウント×９５周期のうち２５〜９３周期に限りバスラインとのアクセスを認める。このようにすることで、各シーケンサが同時間帯にバスラインとアクセスするのを回避できる。したがって、各シーケンサへの制御が競合するといった不具合は生じない。
【００１４】
次に、シーケンサ１０８における１２１５カウント×９５周期のうちの９５周期目は、制御データ等の送受信に無関係である。しかも、シーケンサ１０８の１周期の時間は、シーケンサ１０６の周期との間に生じた約０．１５ｍｓに相当する。そこで、本発明の異周期シーケンサの排他制御回路は、シーケンサ１０８の９４周期目終了直後に、内部に設けられたシーケンサ１０８の周期をカウントするカウンタ（詳細は後述する）をリセットし、シーケンサ１０８の９４周期目終了直後から次の周期のカウントを開始する。このようにすることで、シーケンサ１０６と疑似的に同期させることができる。したがって、シーケンサ１０６と同一のバスラインを共用することが可能になる。
【００１５】
次に、本発明の異周期シーケンサの排他制御回路の具体的な構成を示しながらその動作について説明する。図３は、本発明の異周期シーケンサの排他制御回路の具体的な構成の一例を示すブロック図である。本発明の異周期シーケンサの排他制御回路１００もシーケンサ１０６、１０８と同様に周波数４．８６ＭＨｚをベースクロックとしている。
【００１６】
排他制御回路１００に４．８６ＭＨｚクロックが入力すると、８１９２カウンタ３０２においてシーケンサ１０６の動作がカウントされる。そして、８１９２カウンタ３０２からの出力に基づき１４カウンタ３０４においてシーケンサ１０６の周期がカウントされる。許可信号生成部３０６では、１４カウンタ３０４からの出力に基づき、シーケンサ１０６の動作が１〜４周期である場合に限りシーケンサ１０６に向けて前記バスラインとのアクセスを許可する信号を送信する。
【００１７】
一方、１２１５カウンタ３０８では、シーケンサ１０８の動作がカウントされる。そして、１２１５カウンタ３０８からの出力に基づき９５カウンタ３１０においてシーケンサ１０８の周期がカウントされる。許可信号生成部３１２では、９５カウンタ３１０からの出力に基づき、シーケンサ１０８の動作が２５〜９３周期である場合に限りシーケンサ１０８に向けて前記バスラインとのアクセスを許可する信号を送信する。
【００１８】
ここで、１４カウンタ３０４において１４カウントがカウントされる（シーケンサ１０６の１４周期目の動作が終了したことが確認される）と、９５カウンタ３１０へ向けてリセット信号が送信される。このため、９５カウンタ３１０ではシーケンサ１０８の９５周期目をシーケンサ１０８の１周期目であるとしてカウントしはじめることになる。このようにすることにより、シーケンサ１０６の動作とシーケンサ１０８の動作を擬似的に同期させることが可能になる。
【００１９】
以上説明したように、本発明の異周期シーケンサの排他制御回路によれば、異なる周期で独立して動作する２つのシーケンサの動作を擬似的に同期させることができるため、同一のバスラインを共用することが可能になる。
したがって、２つのシーケンサに対するアクセス制御回路を構成する場合、ハードウェアの規模を小さくすることができ、コストの低減を図ることができる。また、各シーケンサに対して異なる時間帯にバスラインとアクセスさせることで、各制御が競合するといった不具合が生じることもない。
【００２０】
以上、本発明の一実施形態を図面に沿って説明した。しかしながら本発明は前記実施形態に示した事項に限定されず、特許請求の範囲の記載に基づいてその変更、改良等が可能であることは明らかである。例えば、前記各シーケンサとは異なるシーケンス周期で動作するシーケンサを採用することも可能である。ただし、この場合にも、前述したように、各シーケンサの動作を擬似的に同期させることが必要である。また、前記ファームウェアに代えてハードウェアを備えることも可能である。
【００２１】
【発明の効果】
以上の如く本発明によれば、複数のシーケンサに対して同一のバスラインを通した制御を行うことでき、かつコンパクトな回路構成が達成できるシーケンサの排他制御回路を提供できる。
【図面の簡単な説明】
【図１】本発明の異周期シーケンサの排他制御回路を備えたシーケンサのアクセス制御回路の構成を示すブロック図である。
【図２】シーケンサ１０６とシーケンサ１０８の動作を説明するための図である。
【図３】本発明の異周期シーケンサの排他制御回路の具体的な構成の一例を示すブロック図である。
【図４】従来の複数のシーケンサを備えたアクセス制御回路の構成を示すブロック図である。
【符号の説明】
１００  異周期シーケンサの排他制御回路
１０２、４０２  ファームウェア
１０４、４０８、４１０  記憶素子
１０６、１０８、４０４、４０６  シーケンサ
３０２  ８１９２カウンタ
３０４  １４カウンタ
３０６、３１２  許可信号生成部
３０８  １２１５カウンタ
３１０  ９５カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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