(57)【特許請求の範囲】
【請求項１】
参照クロック入力部と帰還クロック入力部とから入力された信号の位相を比較する位相比較器と
前記位相比較器の出力信号により制御される電流型チャージポンプ回路と
前記位相比較器の参照クロック入力部に基準クロックを入力し、帰還クロック入力部を接地電圧に固定するか
または、前記位相比較器の帰還クロック入力部に基準クロックを入力し、参照クロック入力部を接地電圧に固定する切換回路と
前記電流型チャージポンプ回路の電流を出力する端子と
を備えることを特徴とするＰＬＬ回路。
【請求項２】
出力を参照クロックと接地電圧とを切り換える第１の参照クロック切換回路と
前記第１の参照クロック切換回路の出力が接地電圧の時、参照クロックを出力し、前記第１の参照クロック切換回路の出力が参照クロックの時、接地電圧を出力する第２の参照クロック切換回路と
前記第２の参照クロック切換回路の出力と帰還クロックを切り換える帰還クロック切換回路と
前記第１の参照クロック切換回路の出力と前記帰還クロック切換回路の出力の位相を比較する位相比較器と
前記位相比較器の出力信号により制御される電流型チャージポンプ回路と
前記電流型チャージポンプ回路の電流を出力する端子と
を備えることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路を搭載した半導体集積回路に関する。
【０００２】
【従来の技術】
マイクロプロセッサやマイクロコントローラなどの計算機システムには、高速動作を行うために中央処理装置の一部を外部周波数の逓倍機能を実現するため、逓倍クロック生成回路として機能するＰＬＬ回路が設けられている。
【０００３】
また、最近のマイクロプロセッサでは、外部バスと半導体集積回路内のクロックの位相を高精度に保つことが求められる。
【０００４】
従来、クロックの逓倍クロックを供給する方法として、電源投入後、ＰＬＬ回路が安定するまで、タイマーなどでカウンタによって、ある時間まで、中央処理装置にクロック供給を停止しておき、タイマーなどのカウンターがオバーフローしたら、クロック供給を開始する方法がある。
【０００５】
図４は従来のＰＬＬ回路内蔵の半導体集積回路のブロック図である。図４において、50はＰＬＬ回路であり、位相比較器51、ループフィルタ52、電圧制御発振器53、及びプログラマブル分周器54により構成されている。60はクロックバッファであり、電圧制御発振器53から出力されるクロック信号を半導体集積回路内の機能ブロックＡ61及び機能ブロックＢ62及び機能ブロックＣ63に伝達する。電圧制御発振器53に伝達されたクロック信号はプログラマブル分周器54にフィードバックされ、プログラマブル分周器54は位相比較対象の帰還クロック信号Inrを位相比較器51に入力する。また、外部の水晶発振器が発生した方形波である基準クロック信号Inpも、位相比較器51に入力される。
【０００６】
図４に示すＰＬＬ回路内蔵の半導体集積回路400の動作について説明する。位相比較器51に入力される基準クロック信号Inpの周波数をｆ1とし、電圧制御発振器53からプログラマブル分周器54にフィードバックされるクロック信号Inrの周波数をｆ2とする。電圧制御発振器53は、ループフィルター52の出力電圧値に応じた周波数をもつクロック信号を出力する。ＰＬＬ回路50が安定している時、電圧制御発振器53は、基準クロックInpの周波数のN倍、すなわち、電圧制御発振器53からクロックバッファ60に出力されるクロック信号の周波数はｆ1×Ｎとなる。プログラマブル分周器54は、電圧制御発振器53から出力されるクロック信号を1／Ｎに分周し、帰還クロック信号Inrとして位相比較器51に出力する。
【０００７】
基準クロック信号Inp（周波数ｆ1）と帰還クロック信号Inr（周波数ｆ2／Ｎ）間に位相差のない場合は、電圧制御発振器53はそのままの周波数（ｆ1×Ｎ）で発振を続ける。基準クロック信号Inpと帰還クロック信号Inr間の位相が異なる場合は、位相比較器51は2つの信号の位相差に応じた差信号電圧を出力する。この差信号電圧はループフィルタ52により高周波成分が取り除かれた後電圧制御発振器53に入力され、電圧制御発振器53の発振周波数を制御する。ＰＬＬ回路50が正常に動作している限り、電圧制御発振器53から出力されるクロック信号の周波数はｆ1×Ｎで一定に保たれる。これをＰＬＬ回路がロックした状態という。
【０００８】
電圧制御発振器53から出力されるクロック信号はクロックバッファ60を介して各機能ブロックに伝達される。すなわち、半導体集積回路は外部から供給される基準クロック信号InpのＮ倍の周波数を持つクロック信号によって動作することになる。また、外部から入力される基準クロック信号Inpの遅延時間と帰還クロック信号Inrが位相比較器51に入力されるまでの遅延時間とを分周器54などで、等しくすることにより、クロックスキューの低減が実現される。
【０００９】
従来の位相比較器は、入力される2つのパルス信号の位相差を進み遅れ別に検出するディジタル位相比較器とディジタル位相比較器の検出結果を基に出力電圧を変化させるチャージポンプ回路とによって構成することができる（例えば、平成6年7月10日総合電子出版社発行の「ＰＬＬ応用回路」第136〜139頁参照）。
【００１０】
図５は従来の位相比較器の回路図である。図５において、30はディジタル位相比較器、40はチャージポンプ回路である。
【００１１】
ディジタル位相比較器30は、リセット回路31、第1のフリップ・フロップ32、第2のフリップ・フロップ33、第1の3入力ＮＡＮＤ回路34、第2の3入力ＮＡＮＤ回路35、第1のインバータ36、第1のＮＡＮＤ回路37、第2のインバータ38、及び第2のＮＡＮＤ回路39により構成される。
【００１２】
基準クロック信号Inpは第1のインバータ36を介して第1のＮＡＮＤ回路37に入力される一方、帰還クロック信号Inrは第2のインバータ38を介して第2のＮＡＮＤ回路39に入力される。第1のＮＡＮＤ回路37の出力信号は第1のフリップ・フロップ32及び第1の3入力ＮＡＮＤ回路34に入力され、第2のＮＡＮＤ回路39の出力信号は第2のフリップ・フロップ33及び第2の3入力ＮＡＮＤ回路35に入力される。第1のフリップ・フロップ32の出力信号は第1の3入力ＮＡＮＤ回路34に入力され、第2のフリップ・フロップ33の出力信号は第2の3入力ＮＡＮＤ回路35に入力される。
【００１３】
リセット回路31は、第1のフリップ・フロップ32及び第2のフリップ・フロップ33の出力信号と第1のＮＡＮＤ回路37及び第2のＮＡＮＤ回路39の出力信号とを入力とする4入力ＮＡＮＤ回路31ａからなり、この出力信号は第1のフリップ・フロップ32及び第2のフリップ・フロップ33にリセット信号として入力されると共に第1の3入力ＮＡＮＤ回路34及び第2の3入力ＮＡＮＤ回路35に入力される。
【００１４】
第1の3入力ＮＡＮＤ 回路34の出力は、通常は“Ｈ”であり、基準クロック信号Inpの位相が帰還クロック信号Inrより進んでいる間“Ｌ”となる第1の位相差検出信号Puが出力される。第2の3入力ＮＡＮＤ回路35からは、通常は“Ｈ”であり、基準クロック信号Inpの位相が帰還クロック信号Inrより遅れている間“Ｌ”となる第2の位相差検出信号Pdが出力される。
【００１５】
チャージポンプ回路40は、Ｐ型ＭＯＳトランジスタ41、43、Ｎ型ＭＯＳトランジスタ42、44及びインバータ45により構成される。Ｐ型ＭＯＳトランジスタ41のソースはＰ型ＭＯＳトランジスタ43のドレインに接続されており、Ｐ型ＭＯＳトランジスタ43のソースは電源に接続されており、Ｐ型ＭＯＳトランジスタ41のドレインはＮ型ＭＯＳトランジスタ42のドレインと接続されている。また、Ｎ型ＭＯＳトランジスタ42のソースはＮ型ＭＯＳトランジスタ44のドレインに接続されており、Ｎ型ＭＯＳトランジスタ44のソースは接地されている。Ｐ型ＭＯＳトランジスタ41のゲートには第1の3入力ＮＡＮＤ回路34から出力される第1の位相差検出信号Puが入力される一方、Ｎ型ＭＯＳトランジスタ42のゲートには第2の3入力ＮＡＮＤ回路35から出力される第2の位相差検出信号Pdがインバータ45により反転されて入力される。Ｐ型ＭＯＳトランジスタ41のドレイン（Ｎ型ＭＯＳトランジスタ42のドレイン）が、出力526に接続されている。
【００１６】
Ｐ型ＭＯＳトランジスタ43のゲートは、図４に示す基準電圧発生回路600の出力ポートFp651に接続されている。Fp651の出力電圧値は、Ｐ型ＭＯＳトランジスタ43に所定の電流が流れるような電圧値である。また、Ｎ型ＭＯＳトランジスタ44のゲートには、図４に示す基準電圧発生回路600の出力ポートFn626に接続されている。Fn626の出力電圧値は、Ｎ型ＭＯＳトランジスタ44に所定の電流が流れるような電圧値である。
【００１７】
第1の位相差検出信号Puが“Ｌ”のとき、Ｐ型ＭＯＳトランジスタ41が導通状態となるのでＰ型ＭＯＳトランジスタ41のドレインの電位（出力端子ＯＵＴの電位）は上昇する。また、第2の位相差検出信号Pdが“Ｌ”のとき、インバータ43の出力信号が“Ｈ”となりＮ型ＭＯＳトランジスタ42が導通状態となるのでＮ型ＭＯＳトランジスタ42のソースの電位（出力端子ＯＵＴの電位）は低下する。すなわち、出力端子ＯＵＴの電位は、基準クロック信号Inpの位相が帰還クロック信号Inrよりも進んでいるときは上昇し遅れているときは低下することになる。したがって、この位相比較器の出力電圧によって、図４における電圧制御発振器53の発振周波数を制御することができる。
【００１８】
また、図６は従来の基準電圧発生回路の回路図であり、図４における基準電圧発生回路600の詳細である。基準電圧発生回路600は、バンドギャップを生成する回路610と、オペアンプ620とＰ型ＭＯＳトランジスタ650、Ｎ型ＭＯＳトランジスタ640、容量630からなる。バンドギャップを生成する回路610は、Ｐ型ＭＯＳトランジスタ619、抵抗素子612、613、614、ダイオード615、616からなり、抵抗素子612、613は、同抵抗であり、ここでは、R[ohm]の値をもつ。また、抵抗素子614は、r[ohm]の値をもつ。
【００１９】
ダイオード616は、Ｎ個のダイオードの並列接続からなり、1個のダイオードは、ダイオード615と同等である。オペアンプ620は、Ｐ型ＭＯＳトランジスタ625、624、623と、Ｎ型MOSトランジスタ621、622からなる。基準電圧発生回路600は、負帰還回路であり、オペアンプ620で、バンドギャップを生成する回路610の抵抗612とダイオード615の接点618と抵抗613とダイオード616の接点617の電圧を比較し、同電位になるように、Ｐ型ＭＯＳトランジスタ619に流れる電流を調整する。つまり、617の電圧をV2、抵抗素子613を通る電流をI2、618の電圧をV1、抵抗素子612を通る電流をI1とすると以下の式が成り立つ。
V1=V2 --(1)
I1・R=I2・R --(2)
I1=I2 --(3)
ここでI1はダイオード615に接続されているので、
I1=Is・(exp(V1/(Vt))-1) --(4)
ここで、Is：ダイオードの飽和電流である。
Vt=kT/q  --(5)
ここで、k:ボルツマン定数 T:絶対温度 q:電子の電荷量である。
【００２０】
同様にI2はダイオード616に接続されている。
また、抵抗614とＮ個のダイオードから形成されるダイオード616の接点の電圧をVdとすると、
I2=Ｎ・Is・(exp(Vd/(Vt))-1) --(6)
オームの法則より、また以下の式が成り立つ。
V1=r・I2+Vd  --(7)
(1)から(7)式より、
Vt・log(I1/Is+1)=R・I1+ Vt・log(I1/(Ｎ・Is)+1) --(8)
ダイオードの順方向電流特性では、I1/Is>>1より
Vt・(log(I1/Is)-log(I1/(Ｎ・Is)))=R・I1  --(9)
(Vt・logＮ)/R=I1  -- (10)
I1は、近似的に、kT/qに比例し、Rの温度特性に反比例する特性をもつ。
【００２１】
601はこの電圧を半導体集積回路400外で外部素子を用いて電圧をモニターするモニター素子であり、いわゆる半導体集積回路のアナログ電圧パッドの役目に相当するものである。
【００２２】
容量630は、基準電圧発生回路600の負帰還の位相補償するためにある。
【００２３】
【発明が解決しようとする課題】
しかしながら、従来のＰＬＬ回路には以下のような問題がある。
【００２４】
チャージポンプが電流型であり、その電流源を負帰還の基準電圧発生回路で生成する場合、ＰＬＬのループの安定性をモニターするモニター素子55の電圧と、基準電圧発生回路の基準電圧をモニターするモニター素子601の電圧によって、半導体集積回路の正常動作を確認していた。つまり、ＰＬＬが所望の周波数で安定していれば、モニター素子55の電圧は、定常電圧であり、基準電圧発生回路が安定していれば、モニター素子601の電圧は、定常電圧になる。しかし、モニター素子を2つ半導体集積回路内に形成しなければならず、半導体集積回路の面積が増大する。また、モニター素子を一つにし、基準電圧発生回路の電圧とＰＬＬ回路のループフィルターの電圧をアナログスイッチにより、切り換えるようにすれば、半導体集積回路のテストでは、ＰＬＬ回路のモニターテスト時間と基準電圧発生回路のモニターテスト時間とに分離せねばならず、これらＰＬＬ回路及び基準電圧発生回路それぞれの安定動作は通常1m秒以上を要する為、テスト時間の増大という課題がある。
【００２５】
【課題を解決するための手段】
本発明のＰＬＬ回路は、参照クロック入力部と帰還クロック入力部とから入力された信号の位相を比較する位相比較器と、前記位相比較器の出力信号により制御される電流型チャージポンプ回路と、前記位相比較器の参照クロック入力部に基準クロックを入力し、帰還クロック入力部を接地電圧に固定するかまたは、前記位相比較器の帰還クロック入力部に基準クロックを入力し、参照クロック入力部を接地電圧に固定する切換回路と、前記電流型チャージポンプ回路の電流を出力する端子とを備えることにより、前記位相比較器と前記電流型チャージポンプ回路と基準電圧発生回路の故障を同時に検出することが可能となる。
【００２６】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施形態に係る半導体集積回路の回路図である。図１は、ＰＬＬ回路内蔵の半導体集積回路500の構成例を示すブロック図である。図１において、502はＰＬＬ回路であり、位相比較器51、ループフィルタ52、電圧制御発振器53、及びプログラマブル分周器54により構成されている。位相比較器51の出力は、ループフィルタ52に接続されており、ループフィルタ52の出力526は、電圧制御発振器53に接続され、入力電圧を周波数に変換する。電圧制御発振器53から出力されるクロック信号はプログラマブル分周器54に接続される。スイッチ57は、２つのＮ型ＭＯＳトランジスタ6とＰ型ＭＯＳトランジスタ5とインバータ4からなり、Ｎ型ＭＯＳトランジスタ6とＰ型ＭＯＳトランジスタ5は、ソース同士、ドレイン同士を接続し、各々のゲートは、論理的に反対の値をもつ端子に接続されるいわゆるトランスファーゲート構成となっており、スイッチ57は、帰還制御信号3で制御され、帰還制御信号3が“Ｈ”の時、位相比較器51のInrは、プログラマブル分周器54に接続され、帰還制御信号3が“Ｌ”の時、位相比較器51のInrは、入力切換制御信号540によって、入力切換制御信号540が“Ｈ”の時に基準クロック100を入力し、“Ｌ”の時、接地にInrを固定する切換回路510に接続されている。位相比較器51の参照クロック入力部Inpは、入力切換制御信号540によって、入力切換制御信号540が“Ｌ”の時に基準クロック100を入力し、“Ｈ”のとき、位相比較器51のInpを接地に固定する切換回路501に接続されている。また、図１では、位相比較器51をデジタル位相比較器30と電流型チャージポンプ回路40に分離している。電流型チャージポンプ回路40は、図５で示したチャージポンプ回路40と同様の構成であり、電流型チャージポンプ回路40の出力526は、電流モニター素子530、ループフィルター52に接続されている。電流型チャージポンプ回路40は、Fn626、Fp651に所望の電圧を基準電圧発生回路600から得ることにより、ループフィルタ52に、Puが“Ｌ”の時、電流をチャージし、Pdが“Ｌ”の時、電流をディスチャージする機能をもつ。また、電流モニター素子530は、半導体集積回路500の外で、電流測定装置を用いて、電流を測定できる機能をもつ回路である。
【００２７】
図２は図１の本発明の実施形態に係る基準電圧発生回路の回路図である。これは、従来例で示した図６の基準電圧発生回路600と同様であるが、基準電圧部611からモニター素子601への配線とモニター素子601が存在しない。
【００２８】
図３は、図１、図２に示す本発明の実施形態に係る半導体集積回路の動作を示すタイミングチャートであり、横軸は、時間であり、縦軸は、帰還制御信号3、入力切換信号540、デジタル位相比較器30に入力される信号InpとInr、チャージポンプ回路40の出力526、モニタ素子530の電流モニターの電流値である。ＰＬＬ回路502が動作する前に帰還制御信号3を、“Ｌ”にし、ＰＬＬ回路502の帰還ループを遮断する。そして、入力切換信号540を“Ｌ”にすることにより、デジタル位相比較器30のInpは、基準クロック100が入力され、Inrは“Ｌ”に固定される。クロック周期3周期までは、チャージポンプ回路40の出力526の電圧値は、上昇し、常に定常的に電流を供給する。この電流を電流モニター部分530で基準範囲内の電流値範囲内に入っているかどうかモニターすることにより、位相比較器51及び、基準電圧発生回路600が正常に動作しているかを検出することができる。また、入力切換信号540を“Ｈ”にすることによりこれにより、同様に、位相比較器51及び、基準電圧発生回路600が正常に動作しているかを検出することができる。わざわざ、基準電圧発生回路600の基準電圧611をモニターするポートを設けなくても、ＰＬＬ回路502及び基準電圧発生回路600の異常動作を同時に検出できる。
【００２９】
【発明の効果】
本発明は、ＰＬＬ回路を備え、前記ＰＬＬ回路のチャージポンプ回路は、電流型のチャージポンプ回路であり、前記電流型チャージポンプの電流は、基準電圧発生回路のフィードバックループの信号から制御されており、前記ＰＬＬ回路が発振安定をする時間内に、前記ＰＬＬ回路の帰還ループを遮断し、前記ＰＬＬ回路の位相比較器の参照クロック入力部のみにクロックを入力し、帰還クロック入力部を固定するかまたは、前記ＰＬＬ回路の位相比較器の帰還クロック入力部のみにクロックを入力し、参照クロック入力部を固定し、前記ＰＬＬ回路のチャージポンプ回路の出力電流を参照することにより、前記位相比較器と前記チャージポンプ回路と基準電圧発生回路の故障を同時に検出することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路の回路図
【図２】本発明の実施形態に係る基準電圧発生回路の回路図
【図３】本発明の実施形態に係る半導体集積回路の動作を示すタイミングチャート
【図４】従来のＰＬＬ回路内蔵の半導体集積回路のブロック図
【図５】従来の位相比較器の回路図
【図６】従来の基準電圧発生回路の回路図
【符号の説明】
５１  位相比較器
５２  ループフィルタ
５３  電圧制御発振器
５４  プログラマブル分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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