(57)【特許請求の範囲】
【請求項１】
各メモリセルが、駆動トランジスタとしての第１および第２のｎＭＯＳトランジスタと、前記ｎＭＯＳトランジスタのドレインと電源線との間にそれぞれ接続された負荷トランジスタとしての第１および第２のｐＭＯＳトランジスタとを含んで２つのインバータを構成し、前記２つのインバータの一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続され、かつ、第１および第２のｎＭＯＳトランジスタが形成されるｎＭＯＳトランジスタ形成領域および前記第１および第２のｐＭＯＳトランジスタが形成されるｐＭＯＳトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有し、前記メモリセルが列方向に複数個隣接して配列されてなる半導体記憶装置であって、
所定のワード線ドライバに共通の駆動信号を入力するためのメインワード線を有し、前記メインワード線が、前記ビット線の下層に形成されると共に、前記ビット線と下層のトランジスタ領域とを電気的に接続するためのビット線コンタクトを避けて配線されており、
前記メインワード線は、前記メモリセルの３列を１組とした各組ごとに１本の割合で繰り返し配列されると共に、前記３列のメモリセルのうち隣り合う２つのセルに跨がって配置された第１直線部分と、当該組の他の隣り合う２つのセルに跨がって配置された第２直線部分と、前記ビット線コンタクトを間にして、前記第１直線部分下の１つのメモリセルと当該組に隣り合う組の最も近いメモリセルとに跨がって配置された第３直線部分と、前記第１直線部分から前記第２直線部分および前記第３直線部分にかけてＹ字形状に分岐した部分とを有し、前記列方向に対して直交する方向に延在する
半導体記憶装置。
【請求項２】
前記隣り合う２つの組の間において、一方の組のメインワード線の第１直線部分、および他方の組のメインワード線の第２直線部分，第３直線部分がこの順に前記列方向に沿って配列されると共に、
一方の組のメインワード線の第２直線部分，第３直線部分、および他方の組のメインワード線の第１直線部分が前記列方向に沿って配列されている
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭ（Static Random Access Memory ；スタティック・ランダム・アクセス・メモリ）構成の半導体記憶装置に係り、特に、各メモリセルにおいて、２つのトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置され、かつ、電源電位供給線と基準電位供給線とがビット線の延在方向に並行に配置された構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通／非導通が制御されフリップフロップの２つの記憶ノードそれぞれをビット線に接続するか否かを決める２つのトランジスタ（ワードトランジスタ）とから構成されている。このＳＲＡＭは、フリップフロップの負荷素子の違いにより、ＭＯＳトランジスタ負荷型と高抵抗負荷型との２種類に大別できる。このうちＭＯＳトランジスタ負荷型のＳＲＡＭでは、フリップフロップが、駆動トランジスタとして機能する２つのｎチャネル型のＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタという）、および負荷トランジスタとして作用する２つのｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタという）により構成されている。ここで、一方のｎＭＯＳトランジスタと一方のｐＭＯＳトランジスタとにより１つのＣＭＯＳインバータが構成され、他方のｎＭＯＳトランジスタと他方のｐＭＯＳトランジスタとによりもう１つのＣＭＯＳインバータが構成され、これら２つのＣＭＯＳインバータがクロス接続されてフリップフロップが形成されている。
【０００３】
このようなＳＲＡＭは、メモリセルがＤＲＡＭ（Random Access Memory）のような電荷保持型ではなく、フリップフロップによる電流駆動型であるので、高速アクセスが可能であるが、マイクロプロセッサの高速化に伴い、更なる高速化が要求されている。
【０００４】
従来、この種のＳＲＡＭセルの配線構造は、一般に、シリコン等の半導体基板の上に、ゲート電極となるポリシリコン層が形成され、このポリシリコン層上に第１の金属配線層としてのノード配線、第２の金属配線層としてのワード配線、第３の金属配線層としての電源電位供給線（電源線）および基準電位供給線（接地線）、第４の金属配線層としてのビット線、第５の金属配線層としてのメインワード線が、この順に積層された構成を有している。メインワード線は、所定のワード線ドライバに共通の駆動信号を入力するためのものであり、上からみると、最上層側に、このメインワード線が形成され、このメインワード線と、電源および接地配線との間にビット線が形成された構成となっている。
【０００５】
ところで、このようなＳＲＡＭセルにおいては、一般に、ビット線およびメインワード線においてそれぞれ信号の遅延が生ずる。このようなビット線における遅延（以下，ビット線遅延という）やメインワード線における遅延（以下，メインワード線遅延という）が生ずる主な原因の１つは、ビット線およびメインワード線をプルアップまたはプルダウンする際に当該配線の寄生容量まで充電する必要があるためであり、この配線遅延の大きさは、その配線寄生容量の大きさにほぼ比例している。ここで、上述のような構成のセルにおいては、ビット線には、その上層のメインワード線および下層の電源線および接地線の両方に対して寄生容量が生じる。これに対して、メインワード線には、下層のビット線との間に寄生容量が生じるが、上層の配線がないため、寄生容量はビット線のそれに比べて小さくなる。従って、このようなビット線遅延とメインワード線遅延とを比較した場合、４：１から１０：１程度の差でビット線遅延の方がメインワード線遅延より大きくなっている。
【０００６】
このようなビット線遅延を低減させるためには、メインワード線をビット線の下層に形成することが望ましいが、このような構成とした場合には、メインワード線はビット線に対するコンタクト（ビット線コンタクト）を避けて配線する必要がある。
【０００７】
図１８（Ａ）〜（Ｂ）は従来のＳＲＡＭのレイアウトを各工程毎に表したものである。このＳＲＡＭでは、図１８（Ａ）に示したように、２個のビット線コンタクト２０１ａ，２０１ｂが長方形のメモリセル２００の一辺に形成されている。メモリセル２００の他の辺には電源線コンタクト２０２ａおよび接地線コンタクト２０２ｂが形成されている。隣接する２つのメモリセル２００は、ビット線コンタクト２０１ａ，２０１ｂが形成された辺に対向する辺を境にして、鏡面対称となるように配置されている。ビット線コンタクト２０１ａ，２０１ｂは、ビット線方向には２列（ロウ）に１個ずつ並んでいる。従って、このＳＲＡＭでは、ビット線コンタクト２０１ａ，２０１ｂを避けてメインワード線を配置するための十分なスペースがあった。図１８（Ｂ）はビット線接続配線２０３ａ，２０３ｂと共に直線形状のメインワード線２０４を形成した状態、続いて図１８（Ｃ）はメインワード線２０４の上層にビット線２０５ａ，２０５ｂをビット線接続配線２０３ａ，２０３ｂに接続されるように形成した状態をそれぞれ表している。すなわち、このようなメモリセル２００では、メインワード線２０４を単なる直線形状とすることにより、十分大きな幅を確保でき、結果として十分低い抵抗を得ることができる。
【０００８】
ところで、ビット線を短くし、その容量および抵抗を低減することによりアクセス速度を向上させることができるＳＲＡＭとして、例えば図１９に示したようなレイアウトのものがある。
【０００９】
このＳＲＡＭは、スプリットワード線型のものであり、各メモリセル３００が、駆動トランジスタとしてのｎチャネルＭＯＳトランジスタが形成される２つのｐ型能動領域３０１ａ，３０１ｂおよび負荷トランジスタとしてのｐチャネルＭＯＳトランジスタが形成される２つのｎ型能動領域３０２ａ，３０２ｂを有している。２つのｐ型能動領域３０１ａ，３０１ｂは、それぞれ段差３０６を有し、図において上下に平行に配置されている。一方のｐ型能動領域３０１ａでは、その段差３０６を挟んで両側に駆動トランジスタＱｎ１とワードトランジスタＱｎ３とが形成されている。他方のｐ型能動領域３０１ｂでは、その段差３０６を挟んで両側にワードトランジスタＱｎ４とワードトランジスタＱｎ２とが形成されている。ワードトランジスタＱｎ３のゲート電極を兼ねるワード線３０４ａ（ＷＬ１）がｐ型能動領域３０１ａに、また、ワードトランジスタＱｎ４のゲート電極を兼ねるワード線３０４ｂ（ＷＬ２）がｐ型能動領域３０１ｂに対してそれぞれ直交するように配線されている。これに対して、駆動トランジスタＱｎ１のゲート電極を兼用する共通ゲート線３０５ａ（ＧＬ１）がｐ型能動領域３０１ａに対して図の縦方向に直交し、また、同様な方向に、駆動トランジスタＱｎ２のゲート電極を兼用する共通ゲート線３０５ｂ（ＧＬ２）がｐ型能動領域３０１ｂに対して直交している。なお、これら共通ゲート線３０５ａ，３０５ｂおよびワード線３０５ａ，３０５ｂは共に不純物を含む第１層目のポリシリコン層により形成されている。
【００１０】
共通ゲート線３０５ａはｎ型能動領域３０２ａに対しても直交している。同様に、共通ゲート線３０５ｂはｎ型能動領域３０２ｂに対しても直交している。これにより、ｎ型能動領域３０２ａ，３０２ｂにそれぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）が形成されている。負荷トランジスタＱｐ１と駆動トランジスタＱｎ１とにより第１のインバータが構成され、同様に、負荷トランジスタＱｐ２と駆動トランジスタＱｎ２とにより第２のインバータが構成されている。これら第１のインバータおよび第２のインバータによりフリップフロップが構成される。
【００１１】
ｐ型能動領域３０１ａ，３０１ｂそれぞれはビット線コンタクト３０７ａ，３０７ｂを介してビット線、また、接地線コンタクト３０８ａ，３０８ｂを介して接地線（共通電位供給線）Ｖssにそれぞれ電気的に接続されている。また、ｐ型能動領域３０１ａとｎ型能動領域３０２ａ、ｐ型能動領域３０１ｂとｎ型能動領域３０２ｂとは、それぞれ図示しないコンタクトを介して互いに電気的に接続されている。ｎ型能動領域３０２ａ，３０２ｂはそれぞれ電源線コンタクト３０９ａ，３０９ｂを介して電源電位供給線Ｖccに電気的に接続されている。
【００１２】
このＳＲＡＭセルでは、ｎＭＯＳトランジスタが形成されるｎＭＯＳトランジスタ形成領域（ｐ型能動領域３０１ａ，３０１ｂ）、およびｐＭＯＳトランジスタが形成されるｐＭＯＳトランジスタ形成領域（ｎ型能動領域３０２ａ，３０２ｂ）の各延在方向を、ビット線（図示せず）の延在方向（図１９においては横方向）と同じとするものである。これによりビット線を短くし、その容量および抵抗を低減させることによりアクセス速度を向上させることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、図１９に示した従来のＳＲＡＭセルでは、ビット線コンタクト３０７ａ，３０７ｂは、ビット線方向には１列（ロウ）に１個ずつ互い違いに並んでおり、かつ、１列の幅Ｈが、従来のＳＲＡＭセルのレイアウトの約１／２と狭くなっている。そのため、前述のように、メインワード線をビット線の下層に形成しようとする場合、メインワード線を従来のように単なる直線形状とすると、十分大きな幅で十分低い抵抗とすることができないという問題があった。このため図１９に示したようなレイアウトのＳＲＡＭでは、各セルにおいてビット線自体は短くなるものの、メインワード線との間に生じる配線寄生容量に起因したビット線遅延を低減させることが困難で、これが高速動作を妨げていた。
【００１４】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有するものにおいて、配線寄生容量に起因したビット線遅延を低減させることができ、高速動作を可能とする半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、各メモリセルが、駆動トランジスタとしての第１および第２のｎＭＯＳトランジスタと、前記ｎＭＯＳトランジスタのドレインと電源線との間にそれぞれ接続された負荷トランジスタとしての第１および第２のｐＭＯＳトランジスタとを含んで２つのインバータを構成し、前記２つのインバータの一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続され、かつ、第１および第２のｎＭＯＳトランジスタが形成されるｎＭＯＳトランジスタ形成領域および第１および第２のｐＭＯＳトランジスタが形成されるｐＭＯＳトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有し、メモリセルが列方向に複数個隣接して配列されてなる半導体記憶装置であって、所定のワード線ドライバに共通の駆動信号を入力するためのメインワード線を有し、前記メインワード線が、前記ビット線の下層に形成されると共に、前記ビット線と下層のトランジスタ領域とを電気的に接続するためのビット線コンタクトを避けて配線されており、前記メインワード線は、前記メモリセルの３列を１組とした各組ごとに１本の割合で繰り返し配列されると共に、前記３列のメモリセルのうち隣り合う２つのセルに跨がって配置された第１直線部分と、当該組の他の隣り合う２つのセルに跨がって配置された第２直線部分と、前記ビット線コンタクトを間にして、前記第１直線部分下の１つのメモリセルと当該組に隣り合う組の最も近いメモリセルとに跨がって配置された第３直線部分と、前記第１直線部分から前記第２直線部分および前記第３直線部分にかけてＹ字形状に分岐した部分とを有し、前記列方向に対して直交する方向に延在した構成を有する。
【００１６】
本発明による半導体記憶装置では、メインワード線がビット線コンタクトの領域を避けるように形成されているので、メインワード線をビット線の下層に形成することができると共に、ビット線において、メインワード線との間の配線寄生容量による遅延（ビット線遅延）がなくなり、メモリ高速動作が可能となる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１８】
まず、図２を参照して本発明の一実施の形態に係るｐＭＯＳ負荷型ＳＲＡＭセルの回路構成について説明する。
【００１９】
このｐＭＯＳ負荷型ＳＲＡＭセルは、ｎチャネル型のＭＯＳトランジスタ（以下、ｎＭＯＳという）Ｑｎ１，Ｑｎ２、ｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという）Ｑｐ１，Ｑｐ２を備えている。ｎＭＯＳＱｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐＭＯＳＱｐ１，Ｑｐ２はそれぞれ負荷トランジスタとして作用するものである。これらｐＭＯＳＱｐ１，Ｑｐ２およびｎＭＯＳＱｎ１，Ｑｎ２によって、入力端が互いに交叉して一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続された、２つのインバータ（フリップフロップ）が構成されている。
【００２０】
また、ｎＭＯＳＱｎ３とＱｎ４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続するか否かを制御するワードトランジスタを示す。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【００２１】
このｐＭＯＳ負荷型のＳＲＡＭセルでは、片側のビット線ＢＬ１を高電位にするようにして、ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ１，ＷＬ２を介して所定電圧を印加することで両トランジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ（ハイ）」になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが「Ｌ（ロー）」になるように、駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が動作する。たとえば、記憶ノードＮＤ１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、トランジスタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ１とＱｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ２が接地電位に保持され続ける。逆に、ビット線ＢＬ１電位が「Ｌ」のときワードトランジスタＱｎ３がオンすることによって記憶ノードＮＤ１が強制的に”Ｌ”に移行するか、ビット線ＢＬ２電位が「Ｈ」のときにワードトランジスタＱｎ４がオンすることによって記憶ノードＮＤ２が強制的に「Ｈ」に移行すると、トランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶ノードＮＤ２が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ１が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電位が「Ｌ」であるか「Ｈ」であるかを、それぞれ「０」と「１」のデータに対応させて、このデータをセル内の６つのトランジスタで記憶させることができる。
【００２２】
図３は、上記６トランジスタ型ＳＲＡＭセルの基本パターンの構成を表すものである。このＳＲＡＭは、スプリットワード線型のものであり、各メモリセル１１が、駆動トランジスタとしてのｎチャネルＭＯＳトランジスタが形成される２つのｐ型能動領域１３ａ，１３ｂおよび負荷トランジスタとしてのｐチャネルＭＯＳトランジスタが形成される２つのｎ型能動領域１４ａ，１４ｂを有している。２つのｐ型能動領域１３ａ，１３ｂは、それぞれ段差１５を有し、図において上下に平行に配置されている。一方のｐ型能動領域１３ａでは、その段差１５を挟んで両側に図２に示した駆動トランジスタＱｎ１とワードトランジスタＱｎ３とが形成されている。他方のｐ型能動領域１３ｂでは、その段差１５を挟んで両側に図２に示したワードトランジスタＱｎ４とワードトランジスタＱｎ２とが形成されている。ワードトランジスタＱｎ３のゲート電極を兼ねるワード線２１ａ（ＷＬ１）がｐ型能動領域１３ａに、また、ワードトランジスタＱｎ４のゲート電極を兼ねるワード線２１ｂ（ＷＬ２）がｐ型能動領域１３ｂに対してそれぞれ直交するように配線されている。これに対して、図２に示した駆動トランジスタＱｎ１のゲート電極を兼用する共通ゲート線２２ａ（ＧＬ１）がｐ型能動領域１３ａに対して図の縦方向に直交し、また、同様な方向に、図２に示した駆動トランジスタＱｎ２のゲート電極を兼用する共通ゲート線２２ｂ（ＧＬ２）がｐ型能動領域１３ｂに対して直交している。なお、これら共通ゲート線２２ａ，２２ｂおよびワード線２１ａ，２１ｂは共に不純物を含む第１層目のポリシリコン層により形成されている。
【００２３】
共通ゲート線２２ａはｎ型能動領域１４ａに対しても直交している。同様に、共通ゲート線２２ｂはｎ型能動領域１４ｂに対しても直交している。これにより、ｎ型能動領域１４ａ，１４ｂにそれぞれ図２に示したｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）が形成されている。負荷トランジスタＱｐ１と駆動トランジスタＱｎ１とにより第１のインバータが構成され、同様に、負荷トランジスタＱｐ２と駆動トランジスタＱｎ２とにより第２のインバータが構成されている。これら第１のインバータおよび第２のインバータによりフリップフロップが構成される。
【００２４】
本実施の形態のＳＲＡＭは、上述のような基本パターンのメモリセルにおいて、メインワード線をビット線の下層に形成すると共に、図１に示したように、メインワード線をビット線コンタクトを避けて配線するように構成したものである。
【００２５】
すなわち、本実施の形態では、図１に破線で区分したような長方形形状のＳＲＡＭセル１１が複数隣接して配設され、これらＳＲＡＭセルアレイを横切るように、図３に示したｐ型能動領域１３ａ，１３ｂそれぞれに対向して接地線（Ｖss線）９２ａ，９２ｂが、また、ｎ型能動領域１４ａ，１４ｂに対向して電源線（ＶDD線）９１がそれぞれ配線されている。メインワード線１１２Ａは、１列（ロウ）置きに、電源線９１および接地線９２ａ，９２ｂの延在方向に対して直交する方向に配線されており、これらメインワード線１１２Ａ上にビット線（図示せず）が電源線９１および接地線９２ａ，９２ｂの延在方向に対して平行に配線される。ビット線に接続されるビット線コンタクト１２１は、メモリセル１１の対向する両辺の異なる位置に、つまり、アレイ方向に互い違いになるように設けられ、メインワード線１１２Ａはこれらビット線コンタクト１２１を避けるようにセルの２列に１本の割合で、かつ２列に接する１列に跨がるような形状となっている。
【００２６】
このように本実施の形態では、メインワード線１１２Ａの平面パターンを折曲パターンとし、ビット線コンタクト接続配線１１１およびビット線コンタクト１２１を避けるように形成することによって、メインワード線１１２Ａをビット線１３１ａ，１３１ｂの下層に容易に形成することができる。従って、ビット線１３１ａ，１３１ｂにおいて、メインワード線１１２Ａとの間の配線寄生容量による遅延（ビット線遅延）がなくなり、メモリ動作の遅延時間を低減させることができる。
【００２７】
次に、図３ないし図１３を参照して上記ＳＲＡＭの製造過程を説明する。
【００２８】
本実施の形態では、まず、図３に示したように、各メモリセル１１において、ｐ型ウェル領域とｎ型ウェル領域（図示せず）が形成されたシリコンウェハ等の半導体基板の表面側に、例えばＬＯＣＯＳ，トレンチ等の素子分離領域１２を形成する。これにより素子分離領域１２が形成されていないｐ型ウェル領域の表面領域が、ｎ型ＭＯＳのチャネルが形成されるｐ型能動領域１３ａ，１３ｂとなり、素子分離領域１２が形成されていないｎ型ウェル領域の表面領域が、ｐＭＯＳのチャネルが形成されるｎ型能動領域１４ａ，１４ｂとなる。この２組の能動領域１３ａ，１３ｂ、１４ａ，１４ｂがそれぞれ矩形パターンを有し、互いに平行に形成される。
【００２９】
次に、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜，第１層目のポリシリコン層又はポリサイド層（以下、「１ＰＳ」という），オフセット絶縁膜を順次成膜する。１ＰＳは、例えばポリシリコン膜とＷＳｉｘ（タングステンシリサイド）膜からなり、ゲート酸化膜およびオフセット絶縁膜は酸化シリコンにより形成される。また、ポリシリコン膜とＷＳｉｘ膜の膜厚は、例えば共に７０ｎｍ程度、オフセット絶縁膜の膜厚は２００ｎｍ程度とする。ポリシリコン膜は、その成膜時または成膜後に不純物を導入して導電化される。
【００３０】
続いて、ゲート電極パターンを用いて、上述のオフセット絶縁膜，ＷＳｉｘ膜，ポリシリコン膜およびゲート酸化膜を連続して加工する。これにより、ワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線２２ａ（ＧＬ１），および駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線２２ｂ（ＧＬ２）が同時に形成される。
【００３１】
２本のワード線２１ａ，２１ｂはそれぞれｐ型能動領域１３ａ，１３ｂの両端付近で直交し、互いに平行になるように形成される。また、共通ゲート線２２ａ，２２ｂはワード線２１ａ，２１ｂ間において、ｐ型能動領域１３ａ，１３ｂ，ｎ型能動領域１４ａ，１４ｂの双方に対し直交し、ワード線２１ａ，２１ｂと共に等間隔となるように互いに平行に配線される。ワード線２１ａ，２１ｂおよび共通ゲート線２２ａ，２２ｂはそれぞれ矩形状にパターニングされる。
【００３２】
次に、公知のトランジスタ形成プロセスにより、各トランジスタのソースおよびドレインとなる不純物領域を形成する。これにより、ビット線が接続される拡散層領域３１ａ，３１ｂと、接地線が接続される拡散層領域３２と、電源線Ｖｃｃが接続される拡散層領域３３と、ｎ型記憶ノードとなる拡散層領域３４ａ，３４ｂと、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂとが形成される。これにより、ｐ型能動領域１３ａ，１３ｂに、ワードトランジスタＱｎ３，駆動トランジスタＱｎ１，駆動トランジスタＱｎ２およびワードトランジスタＱｎ４が直列接続した状態で同時に形成され、また、ｎ型能動領域１４ａ，１４ｂには負荷トランジスタＱｐ１，Ｑｐ２が直列接続した状態で同時に形成される。次いで、第１の層間絶縁膜（図示せず）を全面に成膜し、必要に応じて表面を平坦化する。
【００３３】
次に、図４に示したように、ビット線が接続される拡散層領域３１ａ，３１ｂに、隣接するメモリセル同士で共有する形で、ビット線コンタクト４１ａ，４１ｂを形成する。更に、接地線が接続される拡散層領域３２に接地線コンタクト４２を、電源線が接続される拡散層領域３３に電源線コンタクト４３を、ｎ型記憶ノードとなる拡散層領域３４ａ，３４ｂにｎ型記憶ノードコンタクト４４ａ，４４ｂを、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂにｐ型記憶ノードコンタクト４５ａ，４５ｂをそれぞれ形成する。
【００３４】
なお、これらコンタクト４１ａ，４１ｂ，〜４５ａ，４５ｂは、従来の整合コンタクト（Aligned Contact)または自己整合コンタクト（Self Aligned Contact) 法により形成する。何れのコンタクトの形成工程においても、レジストパターンをフォトリソグラフィにより形成した後、このレジストパターンをマスクに第１の層間絶縁膜の異方性エッチングを行う。
【００３５】
更に、共通ゲート線２２ａ，２２ｂ上に、ｎ型記憶ノード３４ａ，３４ｂ、および、ｐ型記憶ノード３５ａ，３５ｂと接続するためのゲート電極コンタクト４６ａ，４６ｂを形成する。また、ワードトランジスタのゲート電極２１ａ，２１ｂ上に、上層のワード線２１ａ，２１ｂと接続するためのワード線コンタクト４７ａ，４７ｂを形成する。コンタクト４６ａ，４６ｂ、４７ａ，４７ｂは、そのコンタクトの底面の全面、若しくはコンタクトの底面の一部が、共通ゲート線２２ａ，２２ｂおよびワード線２１ａ，２１ｂの各上面と接続するように形成する。後者の場合、コンタクトの底面の一部が素子分離領域上に開孔されているため、コンタクトの底面が、素子分離絶縁膜の膜中となるように、コンタクトの開孔の絶縁膜をエッチングを行う。
【００３６】
次に、図５に示したように、第１の層間絶縁膜（図示せず）上に、ｎ型記憶ノードコンタクト４４ａとｐ型記憶ノードコンタクト４５ａとゲート電極コンタクト５６ｂとを接続するためのノード配線５１ａ、およびｎ型記憶ノードコンタクト４４ｂとｐ型記憶ノードコンタクト４４ａとゲート電極コンタクト５６ａとを接続するためのノード配線５１ｂをそれぞれ形成する。
【００３７】
また、ビット線コンタクト４１ａ，４１ｂに接続されるビット線接続配線５２ａ，５２ｂを形成すると共に、上記ワード線コンタクト４７ａ，４７ｂに接続されるワード線接続配線５３ａ，５３ｂを形成する。更に、上記接地線コンタクト４２および電源線コンタクト４３に接続される接地線５４および電源線５５を形成する。これらノード配線５１ａ，５１ｂ等は、例えば、膜厚５０〜２００ｎｍ程度のＴｉ（チタン）若しくは類似の金属を用い、従来の半導体配線プロセスにて形成する。
【００３８】
次に、図６に示したように、上述の第１の層間絶縁膜（図示せず）および配線５１ａ，５１ｂ〜５５上に第２の層間絶縁膜（図示せず）を形成する。続いて、ビット線接続配線５２ａ，５２ｂ上にビット線コンタクト６１ａ，６１ｂを形成すると共に、ワード線接続配線５３ａ，５３ｂ上にワード線コンタクト６２ａ，６２ｂを形成する。また、接地線５４上に接地線コンタクト６３、また、電源線５５上に電源線コンタクト６４をそれぞれ形成する。
【００３９】
次に、図７に示したように、ビット線コンタクト６１ａ，６１ｂに接続されるビット線接続配線７１ａ，７１ｂを形成し、更に、ワード線コンタクト６２ａ，６２ｂに接続されるワード線接続配線７２ａ，７２ｂを形成する。また、接地線コンタクト６３に接続される接地線接続配線７３、電源線コンタクト６４に接続される電源線接続配線７４をそれぞれ形成する。
【００４０】
次に、図８に示したように、ビット線接続配線７１ａ，７１ｂ、ワード線接続配線７２ａ，７２ｂ、接地線接続配線７３および電源線接続配線７４上に、第３の層間絶縁膜（図示せず）を形成した後、この層間絶縁膜に、ビット線接続配線７１ａ，７１ｂに対応してビット線コンタクト８１ａ，８１ｂ、接地線接続配線７３に対応して接地線コンタクト８２、電源線接続配線７４に対応して電源線コンタクト８３をそれぞれ形成する。
【００４１】
次に、図９に示したように、電源線（ＶDD線）９１、接地線（Ｖss線）９２ａ，９２ｂおよびビットコンタクト接続配線９３をそれぞれ形成する。
【００４２】
次に、図１０に示したように、電源線９１，接地線９２ａ，９２ｂおよびビットコンタクト接続配線９３上に、第４の層間絶縁膜（図示せず）を形成した後、この層間絶縁膜にビット線接続配線９３に対応してビット線コンタクト１０１をそれぞれ形成する。
【００４３】
次に、図１１に示したように、ビット線コンタクト接続配線１１１を形成すると共にこれらビット線コンタクト接続配線１１１を避けてメインワード線１１２Ａを形成する。このメインワード線１１２Ａは、本実施の形態では、各メモリセルの２列に１本の割合で、かつ２列に接する他の１の列にまたがるように配置する。
【００４４】
次に、図１２に示したように、ビット線コンタクト接続配線１１１およびメインワード線１１２Ａ上に、第５の層間絶縁膜（図示せず）を形成した後、この層間絶縁膜にビット線接続配線９３に対応してビット線コンタクト１２１を形成する。
【００４５】
次に、図１３に示したように、ビット線コンタクト１２１に接続されるビット線１３１ａ，１３１ｂ（ＢＬ1 ，ＢＬ2 ）を形成する。なお、以上のコンタクトおよび配線は、従来の半導体コンタクト形成プロセスおよび配線形成プロセスにより形成することができる。最後に、特に図示しないが、必要な場合は更に上層の配線層を形成した後、オーバーコート膜の成膜およびパッド窓明け等の工程を経て、ＳＲＡＭの接続プロセスが終了する。
【００４６】
本実施の形態では、前述のように、メインワード線１１２Ａをビット線コンタクト接続配線１１１およびビット線コンタクト１２１を避けるように形成したので、メインワード線１１２Ａをビット線１３１ａ，１３１ｂの下層に形成することができ、配線寄生容量による遅延（ビット線遅延）がなくなる。
【００４７】
図１４（Ａ），（Ｂ）は従来のＳＲＡＭセルと本発明のＳＲＡＭセルの動作遅延時間を比較した結果を表すものである。この結果より、メインワード線１１２Ａをビット線１３１ａ，１３１ｂの下層に形成すると、ビット線１３１ａ，１３１ｂをメインワード線１１２Ａの下層に形成した場合に比べて、ＳＲＡＭ動作遅延時間は、３．７６ｎｓｅｃから３．３０ｎｓｅｃへと、０．４６ｎｓｅｃ（１２％）改善されることが分かる。
【００４８】
以上実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく種々変形可能である。例えば、上記実施の形態では、メインワード線１１２Ａを、各メモリセルの２列に１本の割合で配置するようにしたが、このメインワード線の配置は、図１５または図１６に示したような構成としてもよい。図１５に示したＳＲＡＭセルでは、メインワード線１１２ＢがＹ字形状に形成されると共に、行方向に、各メモリセルの３列に１本の割合で繰り返して配置されている。一方、図１６に示したＳＲＡＭセルでは、メインワード線１１２ＣがＹ字形状に形成されると共に、行方向に、各メモリセルの４列に１本の割合で繰り返して配置されている。なお、この図のメインワード線は、図１５に示したメインワード線のパターンと、図１１に示したメインワード線のパターンとを組み合わせて構成したものである。
【００４９】
また、上記実施の形態では、メインワード線が形成される層においては、メインワード線のみを形成するようにしたが、メインワード線と共に、補助の電源線および補助の接地線のうちの少なくとも一方を並設し、これらの組を繰り返し形成するようにしてもよい。例えば、図１７は、図１６に示したメインワード線１１２Ｃと補助電源線（ＶDD）１１３を繰り返して形成したものである。これらの例においても、いずれも配線寄生容量による遅延（ビット線遅延）がなくなり、高速動作が可能になる。
【００５０】
【発明の効果】
以上説明したように本発明の半導体記憶装置では、メインワード線をビット線コンタクトの領域を避けるようにしたので、メインワード線をビット線の下層に形成できると共に、ビット線において、メインワード線との間の配線寄生容量による遅延（ビット線遅延）がなくなり、メモリ高速動作が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＳＲＡＭセルアレイの概略構成を説明するためのパターン図である。
【図２】図１に示したＳＲＡＭセルアレイにおけるセルの回路構成図である。
【図３】図１に示したＳＲＡＭセルアレイの製造工程を説明するためのパターン構成図である。
【図４】図３に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図５】図４に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図６】図５に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図７】図６に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図８】図７に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図９】図８に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図１０】図９に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図１１】図１０に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図１２】図１１に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図１３】図１２に続くＳＲＡＭセルアレイの製造過程を説明するためのパターン構成図である。
【図１４】従来のＳＲＡＭセルと本発明のＳＲＡＭセルの動作遅延時間を比較した結果を表す図である。
【図１５】本発明の他の実施の形態に係るＳＲＡＭセルアレイの概略構成を説明するためのパターン図である。
【図１６】本発明の更に他の実施の形態に係るＳＲＡＭセルアレイの概略構成を説明するためのパターン図である。
【図１７】本発明の更に他の実施の形態に係るＳＲＡＭセルアレイの概略構成を説明するためのパターン図である。
【図１８】従来のＳＲＡＭセルアレイの概略構成を説明するためのパターン図である。
【図１９】従来の他のＳＲＡＭセルアレイの概略構成を説明するためのパターン図である。
【符号の説明】
１１…ＳＲＡＭセルアレイ、１２…素子分離領域、１３…ｐ型トランジスタ形成領域、１４…ｎ型トランジスタ形成領域、２１ａ，２１ｂ…ワード線（ＷＬ１，ＷＬ２）、２２ａ，２２ｂ…共通ゲート線（ＧＬ１，ＧＬ２）、９１…ＶDD線、９２ａ，９２ｂ…ＶSS線、１１２Ａ…メインワード線、１２１，１２１ａ，１２１ｂ…ビット線コンタクト、１３１ａ，１３１ｂ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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