(57)【特許請求の範囲】
【請求項１】
磁気記録層と、磁化固着層と、これら前記磁気記録層及び前記磁化固着層間に挟まれた非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置であって、
前記磁気記録層に接続された第１の配線と、
前記第１の配線と直交し、前記トンネル磁気抵抗効果素子を挟んで前記第１の配線の反対側で、かつ前記トンネル磁気抵抗効果素子と前記第１の配線との接続点の延長線上に、前記トンネル磁気抵抗効果素子と離間して配置された第２の配線とを具備し、
前記磁気記録層が、前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在していることを特徴とする半導体記憶装置。
【請求項２】
前記トンネル磁気抵抗効果素子がマトリクス状に複数個配置されたセルアレイ構造であって、
前記磁気記録層が、前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在し、かつ少なくとも２以上のセルにまたがっていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記磁化固着層及び前記非磁性層は、前記セル毎に分断されていることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記磁気記録層が前記トンネル磁気抵抗効果素子より外側へ延びた領域に、前記磁気記録層の幅が前記トンネル磁気抵抗効果素子の幅より細くなった領域が存在することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記磁気記録層が前記トンネル磁気抵抗効果素子より外側へ延びた領域に、前記磁気記録層が折れ曲がった領域が存在することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記磁気記録層の一部が、前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在していることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記非磁性層が、前記磁気記録層とともに前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在していることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記磁化固着層に第３の配線が接続され、この第３の配線にトランジスタのソース又はドレイン領域が接続されていることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に係わり、特にトンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）及びその製造方法に関する。
【０００２】
【従来の技術】
近年、情報記憶素子として、トンネル磁気抵抗効果（Tunneling Magneto Resistive：以下、ＴＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Access Memory）メモリセルが提案されている。このＭＲＡＭメモリセルは、例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」に、Roy Scheuerlein et.alによって開示されている。
【０００３】
図５７は、従来技術による半導体記憶装置の斜視図を示す。以下、図５７を用いてＭＲＡＭの構造について簡単に説明する。
【０００４】
図５７に示すように、ビット線２３と書き込みワード線１３とが互いに直交するようにマトリクス状に複数個配置され、各々の交点にＴＭＲ素子２４が配置されている。このＴＭＲ素子２４は、上部電極（表示せず）を介してビット線２３に接続され、下部電極１７を介してスイッチング素子（ＭＯＳＦＥＴ）５に接続されている。そして、このＭＯＳＦＥＴ５のゲート電極が読み出しワード線３になっている。
【０００５】
ここで、ＴＭＲ素子２４は、下部電極１７に接続する磁化固着層１８と、上部電極を介してビット線２３に接続する磁気記録層２０と、これら磁化固着層１８と磁気記録層２０とに挟まれたトンネル障壁層（トンネル接合膜）１９とで構成される。
【０００６】
磁化固着層１８は、容易軸方向（ＥＡ方向）に固定された磁化方向を有する。一方、磁気記録層２０は、磁化固着層１８との相互作用によって２通りの磁化方向を有しており、各々が“１”、“０”の情報記憶状態に相当する。そして、磁気記録層２０の磁化方向が磁化固着層１８の磁化方向と同じになったときにトンネル接合の抵抗は最も低くなり、反対に両者の磁化方向が反対になったときにトンネル接合の抵抗は最も高くなる。この抵抗の変化を、ＴＭＲ素子２４に電流を流して読み取る。これにより、“１”、“０”の情報記憶状態を判定することが可能となる。
【０００７】
このようなＭＲＡＭメモリセルでは、選択されたビット線２３と書き込みワード線１３の双方に流れる電流によって発生する電流磁界を合成した磁界によって、磁化固着層１８の磁化方向は書き変わらないが、磁気記録層２０の磁化方向のみが反転するように設計されている。したがって、任意のセルにデータを書き込む場合、上記のように磁気記録層２０の磁化方向を反転させることによって、情報が選択セルに書き込まれる。一方、任意のセルのデータを読み出す場合、ビット線２３と読み出しワード線１３を選択し、ビット線２３からＴＭＲ素子２４、下部電極１７、スイッチングＭＯＳＦＥＴ５を介して流れる電流値を例えばリファレンスセルとの比較を行うことにより、セルの抵抗状態の“１”、“０”の情報記憶状態が判定される。
【０００８】
図５８は、従来技術による半導体記憶装置の磁気記録層の磁化状態を矢印で示す。図５８に示すように、磁気記録層２０では、本来全ての磁化方向２８が容易軸方向（ＥＡ方向）に揃っているのが理想であるが、実際は磁気記録層２０の両端部において長手方向の磁化ベクトルが回りこむような磁区１００が発生し、この磁区１００によりいわゆる反磁界が発生する。その結果、反磁界が発生した領域は、本来の“１”、“０”の情報記憶状態に相当するトンネル抵抗を均一に維持することができなくなる。このため、出力できる“１”、“０”の信号のＳ／Ｎ比を劣化させ、十分な動作マージンを確保してデータを読み出せないという問題が生じていた。
【０００９】
そこで、従来技術ではこの問題を克服するために、セルの長手方向の長さを長くして、例えば３以上の縦横比を持たせていた。これにより、セルの両端に反磁界が発生しても、データ読み出しに必要な面積を確保していた。しかしながら、これは、同時にセル面積の大型化に繋がり、今後ＭＲＡＭセル微細化する際の大きな妨げとなっている。
【００１０】
【発明が解決しようとする課題】
以上のように、従来技術では、セルに発生した磁区１００よる読み出し動作のマージン劣化を抑え、かつセルの微細化を実現することが非常に困難であった。
【００１１】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、セル端部に発生し易い磁区による読み出し動作のマージンの劣化を抑え、かつセルの微細化を実現できる半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１３】
本発明の第１の半導体記憶装置は、磁気記録層と、前記磁化固着層と、これら磁気記録層及び前記磁化固着層間に挟まれた非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置であって、前記磁気記録層に接続された第１の配線と、前記第１の配線と直交し、前記トンネル磁気抵抗効果素子を挟んで前記第１の配線の反対側で、かつ前記トンネル磁気抵抗効果素子と前記第１の配線との接続点の延長線上に、前記トンネル磁気抵抗効果素子と離間して配置された第２の配線とを具備する。そして、前記磁気記録層が、前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在している。
【００１５】
本発明の第２の半導体記憶装置は、第１の磁性層と、第２の磁性層と、第３の磁性層と、前記第１、第２の磁性層の間に挟まれた第１の非磁性層と、前記第２、第３の磁性層の間に挟まれた第２の非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置であって、前記第１の磁性層に接続された第１の配線と、前記第１の配線と直交し、前記トンネル磁気抵抗効果素子を挟んで前記第１の配線の反対側で、かつ前記トンネル磁気抵抗効果素子と前記第１の配線との接続点の延長線上に、前記トンネル磁気抵抗効果素子と離間して配置された第２の配線とを具備する。そして、前記第１の磁性層が、前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在している。
【００１６】
ここで、前記第１及び前記第３の磁性層は磁化固着層であり、前記第２の磁性層は磁気記録層であり、前記第１及び前記第２の非磁性層は磁気トンネル接合膜である。
【００１７】
上記第１、第２の半導体記憶装置は、前記トンネル磁気抵抗効果素子がマトリクス状に複数個配置されたセルアレイ構造であって、前記第１の磁性層が、前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在し、かつ少なくとも２以上のセルにまたがっていてもよい。
【００１８】
上記第１、第２の半導体記憶装置は、前記第１の磁性層が前記トンネル磁気抵抗効果素子より外側へ延びた領域に、前記第１の磁性層の幅が前記トンネル磁気抵抗効果素子の幅より細くなった領域が存在してもよい。
【００１９】
上記第１、第２の半導体記憶装置は、前記第１の磁性層が前記トンネル磁気抵抗効果素子より外側へ延びた領域に、前記第１の磁性層が折れ曲がった領域が存在してもよい。
【００２０】
上記第１、第２の半導体記憶装置は、前記第１の磁性層の一部が、前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在してもよい。
【００２１】
上記第１、第２の半導体記憶装置は、前記第２又は第３の磁性層に第３の配線が接続され、この第３の配線にトランジスタのソース又はドレイン領域が接続されていてもよい。
【００２２】
本発明の第３の半導体記憶装置は、第１の磁性層と、第２の磁性層と、これら第１及び第２の磁性層の間に挟まれた非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置であって、前記第１の磁性層に接続された第１の配線と、前記第２の磁性層に接続された整流素子と、前記第１の配線と直交し、前記整流素子に接続された第２の配線とを具備し、前記第１の磁性層が、前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在している。
【００２３】
本発明の第１の半導体記憶装置の製造方法は、第１の磁性層と、第２の磁性層と、これら第１及び第２の磁性層の間に挟まれた非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に第１の配線を形成する工程と、全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の磁性層及び非磁性層を堆積し、これら第１の磁性層及び非磁性層を一括してパターニングする工程と、全面に第３の絶縁膜を堆積し、この第３の絶縁膜を前記非磁性層の表面が露出するまで平坦化する工程と、全面に第２の磁性層及び第２の配線を堆積し、これら第２の磁性層及び第２の配線を一括してパターニングすることにより、前記第２の磁性層を前記第２の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在させる工程とを含んでいる。
【００２４】
本発明の第２の半導体記憶装置の製造方法は、第１の磁性層と、第２の磁性層と、これら第１及び第２の磁性層の間に挟まれた非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に第１の配線を形成する工程と、全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の磁性層、非磁性層及び第２の磁性層の第１の部分を堆積し、これら第１の磁性層、非磁性層及び第２の磁性層の第１の部分を一括してパターニングする工程と、全面に第３の絶縁膜を堆積し、この第３の絶縁膜を前記第２の磁性層の第１の部分の表面が露出するまで平坦化する工程と、全面に第２の磁性層の第２の部分及び第２の配線を堆積し、これら第２の磁性層の第２の部分及び第２の配線を一括してパターニングすることにより、前記第２の磁性層の第２の部分を前記第２の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在させる工程とを含んでいる。
【００２５】
本発明の第３の半導体記憶装置の製造方法は、第１の磁性層と、第２の磁性層と、これら第１及び第２の磁性層の間に挟まれた非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に第１の配線を形成する工程と、全面に第２の絶縁膜を堆積し、この第２の絶縁膜内の前記第１の配線の上方に溝を形成する工程と、前記溝内に第１の磁性層を形成する工程と、全面に非磁性層、第２の磁性層及び第２の配線を堆積し、これら非磁性層、第２の磁性層及び第２の配線を一括してパターニングすることにより、前記非磁性層及び前記第２の磁性層を前記第２の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在させる工程とを含んでいる。
【００２６】
本発明の第４の半導体記憶装置の製造方法は、第１の磁性層と、第２の磁性層と、これら第１及び第２の磁性層の間に挟まれた非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の配線、第１の磁性層、非磁性層、第２の磁性層を堆積する工程と、前記第２の磁性層、前記非磁性層及び前記第１の磁性層の全部又は一部を一括してパターニングすることにより、前記第１の磁性層の全部又は一部を前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在させる工程と、全面に第２の絶縁膜を堆積し、この第２の絶縁膜を前記第２の磁性層の表面が露出するまで平坦化する工程と、前記第２の磁性層上に第３の絶縁膜を形成する工程と、前記第２の磁性層の上方の前記第３の絶縁膜上に第２の配線を形成する工程とを含んでいる。
【００２７】
本発明の第５の半導体記憶装置の製造方法は、第１の磁性層と、第２の磁性層と、第３の磁性層と、前記第１、第２の磁性層の間に挟まれた第１の非磁性層と、前記第２、第３の磁性層の間に挟まれた第２の非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に第１の配線を形成する工程と、全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の磁性層、第１の非磁性層、第２の磁性層及び第２の非磁性層を堆積し、これら第１の磁性層、第１の非磁性層、第２の磁性層及び第２の非磁性層を一括してパターニングする工程と、全面に第３の絶縁膜を堆積し、この第３の絶縁膜を前記第２の非磁性層の表面が露出するまで平坦化する工程と、全面に第３の磁性層及び第２の配線を堆積し、これら第３の磁性層及び第２の配線を一括してパターニングすることにより、前記第３の磁性層を前記第２の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在させる工程とを含んでいる。
【００２８】
本発明の第６の半導体記憶装置の製造方法は、第１の磁性層と、第２の磁性層と、第３の磁性層と、前記第１、第２の磁性層の間に挟まれた第１の非磁性層と、前記第２、第３の磁性層の間に挟まれた第２の非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に第１の配線を形成する工程と、全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の磁性層、第１の非磁性層、第２の磁性層、第２の非磁性層、第３の磁性層の第１の部分を堆積し、これら第１の磁性層、第１の非磁性層、第２の磁性層、第２の非磁性層、第３の磁性層の第１の部分を一括してパターニングする工程と、全面に第３の絶縁膜を堆積し、この第３の絶縁膜を前記第３の磁性層の第１の部分の表面が露出するまで平坦化する工程と、全面に第３の磁性層の第２の部分及び第２の配線を堆積し、これら第３の磁性層の第２の部分及び第２の配線を一括してパターニングすることにより、前記第３の磁性層の第２の部分を前記第２の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在させる工程とを含んでいる。
【００２９】
本発明の第７の半導体記憶装置の製造方法は、第１の磁性層と、第２の磁性層と、第３の磁性層と、前記第１、第２の磁性層の間に挟まれた第１の非磁性層と、前記第２、第３の磁性層の間に挟まれた第２の非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の配線、第１の磁性層、第１の非磁性層、第２の磁性層、第２の非磁性層及び第３の磁性層を堆積する工程と、前記第３の磁性層、前記第２の非磁性層、前記第２の磁性層、前記第１の非磁性層及び前記第１の磁性層の全部又は一部を一括してパターニングすることにより、前記第１の磁性層の全部又は一部を前記第１の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在させる工程と、全面に第２の絶縁膜を堆積し、この第２の絶縁膜を前記第３の磁性層の表面が露出するまで平坦化する工程と、前記第３の磁性層上に第３の絶縁膜を形成する工程と、前記第３の磁性層の上方の前記第３の絶縁膜上に第２の配線を形成する工程とを含んでいる。
【００３０】
本発明の第８の半導体記憶装置の製造方法は、第１の磁性層と、第２の磁性層と、これら第１及び第２の磁性層の間に挟まれた非磁性層とで構成されるトンネル磁気抵抗効果素子を記憶素子として用いた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜内に第１の配線を形成する工程と、前記第１の配線に接続する整流素子を形成する工程と、前記整流素子上に第１の磁性層、非磁性層、第２の磁性層の第１の部分を堆積する工程と、前記第２の磁性層の第１の部分、前記非磁性層、前記第１の磁性層及び前記整流素子を一括してパターニングする工程と、全面に第２の絶縁膜を堆積し、この第２の絶縁膜を前記第２の磁性層の第１の部分の表面が露出するまで平坦化する工程と、全面に第２の磁性層の第２の部分及び第２の配線を堆積し、これら第２の磁性層の第２の部分及び第２の配線を一括してパターニングすることにより、前記第２の磁性層の第２の部分を前記第２の配線に沿って前記トンネル磁気抵抗効果素子より外側へ延在させる工程とを含んでいる。
【００３１】
上記第１乃至第８の半導体記憶装置の製造方法において、前記トンネル磁気抵抗効果素子より外側へ延びた領域に、前記トンネル磁気抵抗効果素子の幅より細くなる領域を形成する工程をさらに含んでもよい。
【００３２】
上記第１乃至第８の半導体記憶装置の製造方法において、前記トンネル磁気抵抗効果素子より外側へ延びた領域に、折れ曲がる領域を形成する工程をさらに含んでもよい。
【００３３】
【発明の実施の形態】
本発明は、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）に関するものである。このＭＲＡＭでは、ＴＭＲ素子を備えたメモリセルをマトリクス状に複数個配置したメモリセルアレイ構造として、これらメモリセルの周辺部にデコーダ及びセンス回路等の周辺回路部を設け、任意のセルにランダムアクセスすることによって、情報の書き込み・読み出し動作を可能にしたものである。
【００３４】
以下に、本発明の実施の形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。なお、以下に示す第１乃至第６の実施形態に係る図面では、第７の実施形態で示すＭＯＳＦＥＴ及びＭＯＳＦＥＴに接続するコンタクトは省略している。
【００３５】
［第１の実施形態］
第１の実施形態は、ＴＭＲ素子を構成する磁気記録層が、セル毎に分断されることなくビット線に沿って延在していることを特徴とする。
【００３６】
図１（ａ）、図１（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の斜視図を示す。
【００３７】
図１（ａ）に示すように、第１の実施形態に係る半導体記憶装置は、磁化固着層１８と、磁気記録層２０と、これらの間に挟まれたトンネル障壁層（トンネル接合膜）１９とで構成されるＴＭＲ素子２４を記憶素子として用いたＭＲＡＭである。そして、磁化固着層１８には、下部電極１７を介して、ゲート電極（読み出しワード線）３を有するスイッチングトランジスタ（例えばＭＯＳＦＥＴ）５が接続される。また、ＴＭＲ素子２４の下方には書き込みワード線１３がＴＭＲ素子２４と離間して配置され、このワード線１３と直交して磁気記録層２０に接続されたビット線２３が配置される。
【００３８】
ここで、ＴＭＲ素子２４を構成する要素の中で、磁化固着層１８及びトンネル障壁層１９はビット線２３と独立に形成されているが、磁気記録層２０はビット線２３と一括して形成されている。すなわち、磁気記録層２０はビット線２３の方向にセル毎に分断されることなく形成され、磁気記録層２０はビット線２３に沿って少なくとも２以上のセルにまたがって延在している。
【００３９】
なお、図１（ｂ）に示すように、磁気記録層２０を第１のパターン部２０Ａと第２のパターン部２０Ｂとに分けてもよい。この場合、磁気記録層の第１のパターン部２０ＡはＴＭＲ素子２４のパターンに形成され、磁気記録層の第２のパターン部２０Ｂはビット線２３の方向にセル毎に分断されることなく形成されてビット線２３に沿って少なくとも２以上のセルにまたがって延在している。
【００４０】
図２（ａ）、図２（ｂ）は、１重トンネル障壁層を有するＴＭＲ素子の断面図を示す。上記ＴＭＲ素子２４は、図２（ａ）又は図２（ｂ）に示す１重トンネル障壁層を有する構造であることが望ましい。以下、１重トンネル障壁層を有するＴＭＲ素子２４の構造について説明する。
【００４１】
図２（ａ）に示すＴＭＲ素子２４は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された磁化固着層１８と、この磁化固着層１８上に形成されたトンネル障壁層１９と、このトンネル障壁層１９上に自由強磁性層１０５、接点層１０６が順に積層された磁気記録層２０とからなる。
【００４２】
同様に、図２（ｂ）に示すＴＭＲ素子２４は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、強磁性層１０４′、非磁性層１０７、強磁性層１０４″が順に積層された磁化固着層１８と、この磁化固着層１８上に形成されたトンネル障壁層１９と、このトンネル障壁層１９上に強磁性層１０５′、非磁性層１０７、強磁性層１０５″、接点層１０６が順に積層された磁気記録層２０とからなる。
【００４３】
なお、この図２（ｂ）に示すＴＭＲ素子２４では、磁化固着層１８内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造と、磁気記録層２０内の強磁性層１０５′、非磁性層１０７、強磁性層１０５″からなる３層構造とを導入することで、図２（ａ）に示すＴＭＲ素子２４よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００４４】
このような１重トンネル障壁層を有するＴＭＲ素子２４は以下の材料を用いて形成される。
【００４５】
磁化固着層１８及び磁気記録層２０の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００４６】
磁化固着層１８の一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【００４７】
トンネル障壁層１９の材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもかまわない。
【００４８】
なお、図２（ａ）又は図２（ｂ）に示した１重トンネル障壁層を有するＴＭＲ素子２４の構造は、後述する他の実施形態でも適用することが可能である。
【００４９】
図３乃至図７は、本発明の第１の実施形態に係る半導体記憶装置の第１の製造方法による製造工程の断面図を示す。これら図３乃至図７は、図１（ａ）の７−７線に沿った半導体記憶装置の断面における製造工程図を示したものである。以下に、第１の実施形態に係る半導体記憶装置の第１の製造方法について説明する。
【００５０】
まず、図３に示すように、ＭＯＳＦＥＴ（図示せず）が形成された後、第１の層間絶縁膜１１が形成され、この第１の層間絶縁膜１１内に書き込みワード線１３が選択的に形成される。次に、書き込みワード線１３上及びギャップ部（図示せず）内に第２の層間絶縁膜１４が堆積される。
【００５１】
なお、書き込みワード線１３上の第２の層間絶縁膜１４は、書き込みワード線１３とＴＭＲ素子との距離を決定し、またＴＭＲ素子を形成する時の下地膜となる。このため、書き込みワード線１３上の第２の層間絶縁膜１４は、薄く均一に形成するために平坦な面上に形成する必要がある。したがって、書き込みワード線１３は、例えばダマシン法を用いて形成することが望ましい。すなわち、第１の層間絶縁膜１１内に書き込みワード線用溝１２が形成された後、スパッタ法を用いて全面に書き込みワード線１３となるメタル材料が堆積され、このメタル材料で書き込みワード線用溝１２が埋め込まれる。次に、ＣＭＰ（Chemical Mechanical Polish）を用いて、第１の層間絶縁膜１１の表面が露出するまでメタル材料が平坦化され、書き込みワード線１３が形成される。その後、ＣＶＤ（Chemical Vapor Deposition）法を用いて、全面に第２の層間絶縁膜１４が薄く堆積される。
【００５２】
続いて、図４に示すように、全面に下部電極１７、磁化固着層１８、トンネル障壁層１９が連続的に形成される。なお、磁化固着層１８は、図２（ａ）（ｂ）に示したように複数の膜で構成された積層構造で形成されるが、ここでは１種類の膜として記述する。次に、トンネル障壁層１９上にレジスト膜（図示せず）が形成され、このレジスト膜がフォトリソグラフィ技術を用いて図１（ａ）の下部電極１７のパターンにパターニングされる。あるいは、トンネル障壁層１９上にＤＬＣ（Diamond Like Carbon）膜等のハードマスク及びレジスト膜（図示せず）が形成され、このレジスト膜がフォトリソグラフィ技術を用いて図１（ａ）の下部電極１７のパターンにパターニングされ、さらにこのパターニングされたレジスト膜を用いてＤＬＣ膜がパターニングされる。その後、このパターニングされたレジスト膜又はＤＬＣ膜をマスクとして、ＲＩＥ（Reactive Ion Etching）法又はイオンミリングを用いて、トンネル障壁層１９、磁化固着層１８及び下部電極１７が一括してパターニングされる。
【００５３】
続いて、図５に示すように、図１（ａ）のＴＭＲ素子２４のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、トンネル障壁層１９及び磁化固着層１８が一括してパターニングされる。
【００５４】
なお、図４の工程で、トンネル障壁層１９、磁化固着層１８及び下部電極１７はパターニングされているため、トンネル障壁層１９の表面と第２の絶縁膜１４の表面とでは段差が生じている。つまり、図５の工程を行う際、下地段差が大きくなっているため、数ステップに分けてトンネル障壁層１９及び磁化固着層１８のパターニングを行ってもよい。すなわち、あらかじめＳＯＧ（Spin On Glass）膜等を全面に塗布して全体を平坦にした後にリソグラフィを行い、その後トンネル障壁層１９及び磁化固着層１８を一括してパターニングしてもよい。
【００５５】
次に、図６に示すように、トンネル障壁層１９及び磁化固着層１８のパターニングに使ったマスクを残した状態で、全面に第３の層間絶縁膜２１が堆積され、この第３の層間絶縁膜２１でパターニングされた磁化固着層１８及びトンネル障壁層１９のギャップが埋め込まれる。次に、ＣＭＰを用いて、マスクをストッパーとして、第３の層間絶縁膜２１が平坦化され、その後マスクが除去される。
【００５６】
最後に、図７に示すように、スパッタ法等を用いて、全面に磁気記録層２０用及びビット線２３用のメタル材料が堆積される。次に、フォトリソグラフィ技術により、図１（ａ）のビット線２３のパターンのレジストを用いて、磁気記録層２０用及びビット線２３用のメタル材料が一括してパターニングされる。これにより、磁気記録層２０及びビット線２３が形成され、ＴＭＲ素子２４が完成される。
【００５７】
図８乃至図１２は、本発明の第１の実施形態に係る半導体記憶装置の第２の製造方法による製造工程の断面図を示す。これら図８乃至図１２は、図１（ｂ）の１２−１２線に沿った半導体記憶装置の断面における製造工程図を示したものである。この第２の製造方法は、磁気記録層２０の一部のみをビット線２３に沿って延在させることに特徴がある。以下に、第１の実施形態に係る半導体記憶装置の第２の製造方法について説明する。
【００５８】
まず、図８に示すように、第１の製造方法と同様の手法で、第１の層間絶縁膜１１内に書き込みワード線１３が選択的に形成され、この書き込みワード線１３上及びギャップ部（図示せず）内に第２の層間絶縁膜１４が堆積される。
【００５９】
次に、図９に示すように、全面に下部電極１７、磁化固着層１８、トンネル障壁層１９、磁気記録層の第１のパターン部２０Ａが連続的に形成される。ここで、磁気記録層の第１のパターン部２０Ａは磁気記録層２０の一部を構成するものである。次に、図１（ｂ）の下部電極１７のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、磁気記録層の第１のパターン部２０Ａ、トンネル障壁層１９、磁化固着層１８及び下部電極１７が一括してパターニングされる。
【００６０】
次に、図１０に示すように、第１の製造方法と同様の手法で、図１（ｂ）のＴＭＲ素子２４のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、磁気記録層の第１のパターン部２０Ａ、トンネル障壁層１９及び磁化固着層１８が一括してパターニングされる。
【００６１】
次に、図１１に示すように、第１の製造方法と同様の手法で、全面に第３の層間絶縁膜２１が堆積され、この第３の層間絶縁膜２１の表面が平坦化される。
【００６２】
次に、図１２に示すように、第１の製造方法と同様の手法で、磁気記録層２０の残りの一部を構成する磁気記録層の第２のパターン部２０Ｂ及びビット線２３が堆積される。そして、この磁気記録層の第２のパターン部２０Ｂ及びビット線２３が一括してパターニングされることにより、ＴＭＲ素子２４が完成される。
【００６３】
なお、図１２の工程の際、既に磁気記録層２０の一部（磁気記録層の第１のパターン部２０Ａ）はＴＭＲ素子２４と同時に加工されているので、ビット線２３と同時にパターニングする磁気記録層の第２のパターン部２０Ｂは膜厚の調整が必要な場合がある。
【００６４】
図１３乃至図１６は、本発明の第１の実施形態に係る半導体記憶装置の第３の製造方法による製造工程の断面図を示す。この第３の製造方法は、ＴＭＲ素子２４を埋め込み形成し、ビット線２３に沿って磁気記録層２０だけでなくトンネル障壁層１９も延在させることに特徴がある。以下に、第１の実施形態に係る半導体記憶装置の第３の製造方法について説明する。
【００６５】
まず、図１３に示すように、第１の製造方法と同様の手法で、第１の層間絶縁膜１１内に書き込みワード線１３が選択的に形成され、この書き込みワード線１３上及びギャップ部（図示せず）内に第２の層間絶縁膜１４が堆積される。
【００６６】
次に、図１４に示すように、全面に例えばシリコン窒化膜からなる薄いストッパー絶縁膜（図示せず）が形成される。このストッパー絶縁膜上に下地電極１７が形成され、図１（ａ）に示す下地電極１７の形状にパターニングされる。次に、全面に第２の層間絶縁膜２１が形成され、下地電極１７上に磁化固着層形成用の溝２５が形成される。
【００６７】
次に、図１５に示すように、全面に磁化固定層用の材料が堆積され、この磁化固定層用の材料で溝２５が埋め込まれる。次に、第２の層間絶縁膜２１の表面が露出するまで、磁化固定層用の材料がＣＭＰで平坦化除去され、第２の層間絶縁膜２１の溝２５に磁化固定層１８が形成される。
【００６８】
次に、図１６に示すように、全面にトンネル障壁層１９、磁気記録層２０、ビット線２３が連続して形成される。その後、図１（ａ）のビット線２３のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、トンネル障壁層１９、磁気記録層２０、ビット線２３が一括してパターニングされる。
【００６９】
上記第１の実施形態によれば、ＴＭＲ素子２４を構成する磁気記録層２０が、セル毎に分断されることなくビット線２３に沿って延在しているため、以下の効果が得られる。
【００７０】
磁化固着層１８は、全てのセルで同じ磁化方向となるように、固定された磁化方向を有する。一方、磁気記録層２０は、ランダムな情報が書き込まれるため、磁化固着層１８と同じ磁化方向を有する領域と反対の磁化方向を有する領域とが存在する。ここで、隣り合うセル同士が同じ情報を有する場合、磁気記録層２０内の磁化方向は連続的に繋がることができる。このため、磁極の影響を気にすることなく安定して情報の書き込み・読み出しを行うことができる。一方、隣り合うセル同士が反対の情報を有する場合、磁気記録層２０は隣り合うセル同士で反対の磁化方向を有する。
【００７１】
つまり、図１７に示すように、磁気記録層２０内に反対の磁化方向２８ｂ、２８ｃを有する場合、セル間で互いの磁気ベクトルが衝突し合い、反磁界の発生原因となる磁区領域（以下、境界層と称す）２６が生じる。すなわち、第１の実施形態によれば、磁気記録層２０をビット線２３に沿って延長させることにより、セル２７とセル２７の間の領域にまで磁化領域を延長できる。このため、従来は、反磁界の発生原因となる磁区領域がセル内に生じていたのに対し、第１の実施形態は、反磁界の発生原因となる境界層２６をセル２７間に位置させることができる。すなわち、境界層２６をＴＭＲ素子２４の外側に位置させることができるため、読み出しの際、読み出し信号を劣化させることはない。このように、反磁界の発生原因となる磁区が発生しても、読み出し時に信号劣化の影響を受けることのないＴＭＲ素子２４を実現することが可能となる。
【００７２】
また、第１の実施形態によれば、上述するように読み出し動作のマージンの劣化を抑えることができるため、従来のようにセルを大きくする必要がない。したがって、セルの微細化を実現することも可能である。
【００７３】
また、磁気記録層２０をビット線２３に沿って延在させることにより、上述するようにセル端部に発生した磁区が悪影響を及ぼすエッジドメインの問題を回避できるだけでなく、セル端部以外に発生した磁区が悪影響を及ぼすスキューの問題も回避できる。また、磁気記録層２０に安定した一軸違方性を与えることができ、さらに、層間静磁結合（ヒステリシスのオフセット）を軽減させることができる。
【００７４】
具体的には、エッジドメインやスキューの問題を回避できることにより、信号の読み出しの劣化を防止でき、ＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）を向上させることができる。このため、メモリセル内の各部分の抵抗のばらつきの影響を抑制できるため、セルの微細化に有利となる。
【００７５】
また、ＭＲ比が向上することにより、読み出し信号強度が上がるため、センス速度が向上する。その結果、読み出し動作の高速化が可能になる。
【００７６】
また、エッジドメインの影響を軽減できることにより、セル−セル間の距離を近付けることができる。このため、実効的なセル面積を縮小させることができる。
【００７７】
また、層間静磁結合を軽減させることができることにより、磁気記録層２０への書き込み磁界の閾値のばらつきを低減させることができる。加えて、磁気記録層２０をビット線２３に沿って延在させることにより、ＴＭＲ素子２４の形状の変化による悪影響を考慮する必要もない。したがって、実効的な書き込み電流を下げることが可能であり、消費電力を低減することができる。なお、ＴＭＲ素子２４は微細化すると、書き込み磁界の閾値が大きくなるため、その閾値のばらつきを抑え、少しでも書き込み電流を減らせることは、セルの微細化にも大変有利に働く。
【００７８】
また、第２の製造方法を用いることにより、上述した効果が得られるだけでなく、次の効果が得られる。つまり、第１の製造方法では、パターニングされた磁化固着層１８及びトンネル障壁層１９を第３の絶縁膜２１で埋め込んで平坦化する際（図６に示す工程）、トンネル障壁層１９が最上層となるため、トンネル障壁層１９にダメージが生じる。これに対し、第２の製造方法では、トンネル障壁層１９上に磁気記録層の第１のパターン部２０Ａが形成されているため、第３の絶縁膜２１を平坦化する際（図１１に示す工程）、磁気記録層の第１のパターン部２０Ａによってトンネル障壁層１９を保護することができる。したがって、第２の製造方法によれば、１００Å以下の薄膜で形成しなければならないトンネル障壁層１９にダメージが生じることを防止できるため、トンネル障壁層１９の膜質を劣化させずに素子の信頼性を向上させるという効果を有する。
【００７９】
また、第３の製造方法を用いることにより、上述した効果が得られるだけでなく、溝２５に磁気記録層２０を埋め込んでいるため、ＲＩＥやイオンミリングを使う必要が無く、加工が容易で寸法管理がし易い。また、その後に全面にトンネル障壁層１９を形成しているため、ＴＭＲ素子２４の直上はダメージを受けずに形成できるという効果が得られる。
【００８０】
［第２の実施形態］
第２の実施形態は、第１の実施形態と比較して、磁化固着層１８と磁気記録層２０との位置が反対になっている点のみが異なる。
【００８１】
図１８（ａ）、図１８（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の斜視図を示す。
【００８２】
図１８（ａ）に示すように、第２の実施形態に係る半導体記憶装置は、磁化固着層１８と、磁気記録層２０と、これらの間に挟まれたトンネル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子として用いたＭＲＡＭである。そして、磁気記録層２０には、下部電極１７を介して、ゲート電極（読み出しワード線）３を有するスイッチングトランジスタ（例えばＭＯＳＦＥＴ）５が接続される。また、ＴＭＲ素子２４の下方には書き込みワード線１３がＴＭＲ素子２４と離間して配置され、このワード線１３と直交して磁化固着層１８に接続されたビット線２３が配置される。
【００８３】
ここで、ＴＭＲ素子２４を構成する要素の中で、磁気記録層２０及びトンネル障壁層１９はビット線２３と独立に形成されているが、磁化固着層１８はビット線２３と一括して形成されている。すなわち、磁化固着層１８はビット線２３の方向にセル毎に分断されることなく形成され、磁化固着層１８はビット線２３に沿って延在している。
【００８４】
なお、図１８（ｂ）に示すように、磁化固着層１８を第１のパターン部１８Ａと第２のパターン部１８Ｂとに分けてもよい。この場合、磁化固着層の第１のパターン部１８ＡはＴＭＲ素子２４のパターンに形成され、磁化固着層の第２のパターン部１８Ｂはビット線２３の方向にセル毎に分断されることなく形成されてビット線２３に沿って少なくとも２以上のセルにまたがって延在している。
【００８５】
上記第２の実施形態に係る半導体記憶装置の製造方法は、第１の実施形態に係る半導体記憶装置の第１乃至第３の製造方法における磁化固着層１８と磁気記録層２０とを置き換えることによって、第１の実施形態に係る半導体記憶装置の第１乃至第３の製造方法を本実施形態に適用することが可能であるため、製造方法の説明は省略する。
【００８６】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８７】
さらに、第２の実施形態では、一方向に固定した磁化方向を有する磁化固着層１８をビット線２３に沿って延長させている。したがって、磁化固着層１８の磁気ベクトルが微細化時の加工の影響を受け難いため、磁化固着層１８を安定して形成することができる。
【００８８】
また、磁化固着層１８をビット線２３に沿って延在させることにより、固着層減磁を軽減させることができる。このため、書き込み動作を繰り返しても、劣化し難い信頼性の優れた磁気トンネル接合膜を与えることができる。
【００８９】
［第３の実施形態］
第３の実施形態は、書き込みワード線１３及び磁化固着層１８を形成する前に、ビット線２３と磁気記録層２０を一括で形成することに特徴がある。
【００９０】
図１９（ａ）、図１９（ｂ）は、本発明の第３の実施形態に係る半導体記憶装置の斜視図を示す。
【００９１】
図１９（ａ）に示すように、第３の実施形態に係る半導体記憶装置は、磁化固着層１８と、磁気記録層２０と、これらの間に挟まれたトンネル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子として用いたＭＲＡＭである。そして、磁化固着層１８には、上部電極３１を介して、ゲート電極（読み出しワード線）３を有するスイッチングトランジスタ（例えばＭＯＳＦＥＴ）５が接続される。また、ＴＭＲ素子２４の上方には書き込みワード線１３がＴＭＲ素子２４と離間して配置され、このワード線１３と直交して磁気記録層２０に接続されたビット線２３が配置される。
【００９２】
ここで、ＴＭＲ素子２４を構成する要素の中で、磁化固着層１８及びトンネル障壁層１９はビット線２３と独立に形成されているが、磁気記録層２０はビット線２３と一括して形成されている。すなわち、磁気記録層２０はビット線２３の方向にセル毎に分断されることなく形成され、磁気記録層２０はビット線２３に沿って延在している。
【００９３】
なお、図１９（ｂ）に示すように、磁気記録層２０の一部はＴＭＲ素子２４のパターンに形成され、磁気記録層２０の残りの一部はビット線２３の方向にセル毎に分断されることなく形成されてビット線２３に沿って少なくとも２以上のセルにまたがって延在していてもよい。
【００９４】
図２０乃至図２３は、本発明の第３の実施形態に係る半導体記憶装置の製造工程の断面図を示す。なお、Ａ領域は図１９（ｂ）に示すＡ−Ａ線に沿った断面図を示し、Ｂ領域は図１９（ｂ）に示すＢ−Ｂ線に沿った断面図を示す。以下に、第３の実施形態に係る半導体記憶装置の製造方法について説明する。
【００９５】
まず、図２０に示すように、第１の層間絶縁膜１１上にビット線２３、磁気記録層２０、トンネル障壁層１９、磁化固着層１８が順次積層して形成される。
【００９６】
次に、図２１に示すように、図１９（ｂ）のＴＭＲ素子２４のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、磁化固着層１８とトンネル障壁層１９の全部、さらに磁気記録層２０の一部が一括してパターニングされる。このような加工は、磁気記録層２０の表面が露出した時、あるいは磁気記録層２０を少しエッチングした後にエッチングを止める。また、トンネル障壁層１９と磁気記録層２０とで異なるエッチング速度を有するエッチング手法を用いるとよい。また、磁気記録層２０の膜厚は、磁気記録層２０の途中でエッチングを止めることができる程度の十分な厚さにするとよい。
【００９７】
次に、図２２に示すように、全面に第２の層間絶縁膜２１が堆積される。この第２の層間絶縁膜２１がＣＭＰ等で平坦化され、磁気記録層１８の表面が露出される。その後、図１９（ｂ）に示す上部電極３１のパターンに加工された上部電極３１が形成される。
【００９８】
次に、図２３に示すように、上部電極３１上に薄く均一に第３の層間絶縁膜３２が形成される。その後、図１９（ｂ）に示す書き込みワード線１３のパターンに加工された書き込みワード線１３が形成される。
【００９９】
上記第３の実施形態によれば、第１の実施形態と同様に、磁気記録層２０をビット線２３に沿って延長することにより、セル間の領域にまで磁化領域を延長することができる。このため、セル面積を増大させることなく、磁極発生による信号劣化の影響を受けることのないＴＭＲ素子２４を実現することが可能となる。
【０１００】
さらに、第１の実施形態における第１の製造方法では、ビット線２３と磁気記録層２０を一括パターニングするために、薄膜であるトンネル障壁層１９をパターニングして絶縁膜２１で埋め込んだ後に、磁気記録層２０とビット線２３が形成される。すなわち、第１の実施形態における第１の製造方法では、ビット線２３、磁気記録層２０、トンネル障壁層１９、磁化固着層１８を連続形成してパターニングすることができなかった。これに対し、第３の実施形態では、ビット線２３、磁気記録層２０、トンネル障壁層１９、磁化固着層１８を連続形成してパターニングすることができる。つまり、ビット線２３と磁気記録層２０を連続形成するにも関わらず、薄膜であるトンネル障壁層１９の形成途中でプロセスを止める必要のないプロセスを構築でき、さらに工程数を低減できる。
【０１０１】
また、第３の実施形態では、パターニングされた磁化固着層１８、トンネル障壁層１９及び磁気記録層２０を第２の絶縁膜２１で覆い平坦化する際（図２２の工程）、トンネル障壁層１９上に磁化固着層１８が形成されているため、トンネル障壁層１９にダメージが生じることがない。
【０１０２】
［第４の実施形態］
第４の実施形態は、第３の実施形態と比較して、磁化固着層１８と磁気記録層２０との位置が反対になっている点のみが異なる。
【０１０３】
図２４（ａ）、図２４（ｂ）は、本発明の第４の実施形態に係る半導体記憶装置の斜視図を示す。
【０１０４】
図２４（ａ）に示すように、第４の実施形態に係る半導体記憶装置は、磁化固着層１８と、磁気記録層２０と、これらの間に挟まれたトンネル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子として用いたＭＲＡＭである。そして、磁気記録層２０には、上部電極３１を介して、ゲート電極（読み出しワード線）３を有するスイッチングトランジスタ（例えばＭＯＳＦＥＴ）５が接続される。また、ＴＭＲ素子２４の上方には書き込みワード線１３がＴＭＲ素子２４と離間して配置され、このワード線１３と直交して磁化固着層１８に接続されたビット線２３が配置される。
【０１０５】
ここで、ＴＭＲ素子２４を構成する要素の中で、磁気記録層２０及びトンネル障壁層１９はビット線２３と独立に形成されているが、磁化固着層１８はビット線２３と一括して形成されている。すなわち、磁化固着層１８はビット線２３の方向にセル毎に分断されることなく形成され、磁化固着層１８はビット線２３に沿って延在している。
【０１０６】
なお、図２４（ｂ）に示すように、磁化固着層１８の一部はＴＭＲ素子２４のパターンに形成され、磁化固着層１８の残りの一部はビット線２３の方向にセル毎に分断されることなく形成されてビット線２３に沿って少なくとも２以上のセルにまたがって延在していてもよい。
【０１０７】
上記第４の実施形態に係る半導体記憶装置の製造方法は、第３の実施形態に係る半導体記憶装置の製造方法における磁化固着層１８と磁気記録層２０とを置き換えることによって、第３の実施形態に係る半導体記憶装置の製造方法を本実施形態に適用することが可能であるため、製造方法の説明は省略する。
【０１０８】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１０９】
さらに、第４の実施形態では、第２の実施形態と同様に、一方向に固定した磁化方向を有する磁化固着層１８をビット線２３に沿って延長させている。したがって、磁化固着層１８の磁気ベクトルが微細化時の加工の影響を受け難いため、磁化固着層１８を安定して形成することができる。
【０１１０】
また、第４の実施形態では、ビット線２３、磁化固着層１８、トンネル障壁層１９、磁気記録層２０を連続形成してパターニングできる。したがって、第３の実施形態と同様に、ビット線２３と磁化固着層１８を連続形成するにも関わらず、薄膜であるトンネル障壁層１９の形成途中でプロセスを止める必要のないプロセスを構築でき、さらに工程数を削減できる。
【０１１１】
［第５の実施形態］
第５の実施形態は、２重トンネル障壁層を有するＴＭＲ素子を用いた点に特徴がある。
【０１１２】
図２５（ａ）、図２５（ｂ）は、本発明の第５の実施形態に係る半導体記憶装置の斜視図を示す。
【０１１３】
図２５（ａ）に示すように、第５の実施形態に係る半導体記憶装置は、第１の磁化固着層５１と、第２の磁化固着層５４と、磁気記録層２０と、第１の磁化固着層５１と磁気記録層２０との間に挟まれた第１のトンネル障壁層５２と、第２の磁化固着層５４と磁気記録層２０との間に挟まれた第２のトンネル障壁層５３とで構成されるＴＭＲ素子５５を記憶素子として用いたＭＲＡＭである。そして、第１の磁化固着層５１には、下部電極１７を介して、ゲート電極（読み出しワード線）３を有するスイッチングトランジスタ（例えばＭＯＳＦＥＴ）５が接続される。また、ＴＭＲ素子５５の下方には書き込みワード線１３がＴＭＲ素子５５と離間して配置され、このワード線１３と直交して第２の磁化固着層５４に接続されたビット線２３が配置される。
【０１１４】
ここで、ＴＭＲ素子５５を構成する要素の中で、磁気記録層２０、第１の磁化固着層５１及び第１、第２のトンネル障壁層５２、５３はビット線２３と独立に形成されているが、第２の磁化固着層５４はビット線２３と一括して形成されている。すなわち、第２の磁化固着層５４はビット線２３の方向にセル毎に分断されることなく形成され、第２の磁化固着層５４はビット線２３に沿って延在している。
【０１１５】
なお、図２５（ｂ）に示すように、第２の磁化固着層５４を第１のパターン部５４Ａと第２のパターン部５４Ｂとに分けてもよい。この場合、第２の磁化固着層の第１のパターン部５４ＡはＴＭＲ素子５５のパターンに形成され、第２の磁化固着層の第２のパターン部５４Ｂはビット線２３の方向にセル毎に分断されることなく形成されてビット線２３に沿って少なくとも２以上のセルにまたがって延在している。
【０１１６】
図２６（ａ）、図２６（ｂ）は、２重トンネル障壁層を有するＴＭＲ素子の断面図を示す。上記２重トンネル障壁層を有するＴＭＲ素子５５は、図２６（ａ）又は図２６（ｂ）に示す構造であることが望ましい。以下、２重トンネル障壁層を有するＴＭＲ素子５５の構造について説明する。
【０１１７】
図２６（ａ）に示すＴＭＲ素子５５は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層され第１の磁化固着層５１と、この第１の磁化固着層５１上に形成された第１のトンネル障壁層５２と、この第１のトンネル障壁層５２上に形成された磁気記録層２０と、この磁気記録層２０上に形成された第２のトンネル障壁層５３と、この第２のトンネル障壁層５３上に基準強磁性層１０４、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層５４とからなる。
【０１１８】
図２６（ｂ）に示すＴＭＲ素子５５は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層され第１の磁化固着層５１と、この第１の磁化固着層５１上に形成された第１のトンネル障壁層５２と、この第１のトンネル障壁層５２上に強磁性層２０′、非磁性層１０７、強磁性層２０″の３層構造によって順に積層された磁気記録層２０と、この磁気記録層２０上に形成された第２のトンネル障壁層５３と、この第２のトンネル障壁層５３上に強磁性層１０４′、非磁性層１０７、強磁性層１０４″、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層５４とからなる。
【０１１９】
なお、この図２６（ｂ）に示すＴＭＲ素子５５では、磁気記録層２０を構成する強磁性層２０′、非磁性層１０７、強磁性層２０″の３層構造と、第２の磁化固着層５４内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造とを導入することで、図２６（ａ）に示すＴＭＲ素子５５よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【０１２０】
このような２重トンネル障壁層を有するＴＭＲ素子５５を用いることによって、１重トンネル障壁層を有するＴＭＲ素子２４を用いた場合と比較して、同じ外部バイアスを印加したときのＭＲ比の劣化が少なく、より高いバイアスで動作できる。すなわち、セル情報を外部に読み出す際に有利となる。
【０１２１】
なお、図２６（ａ）又は図２６（ｂ）に示した２重トンネル障壁層を有するＴＭＲ素子５５の構造は、他の実施形態でも適用することは可能である。
【０１２２】
図２７乃至図３１は、本発明の第５の実施形態に係る半導体記憶装置の第１の製造方法による製造工程の断面図を示す。これら図２７乃至図３１は、図２５（ａ）の３１−３１線に沿った半導体記憶装置の断面における製造工程図を示したものである。以下に、第５の実施形態に係る半導体記憶装置の第１の製造方法について説明する。
【０１２３】
まず、図２７に示すように、第１の実施形態と同様の手法で、第１の層間絶縁膜１１内に書き込みワード線１３が選択的に形成され、この書き込みワード線１３上及びギャップ部（図示せず）内に第２の層間絶縁膜１４が堆積される。
【０１２４】
続いて、図２８に示すように、全面に下部電極１７、第１の磁化固着層５１、第１のトンネル障壁層５２、磁気記録層２０、第２のトンネル障壁層５３が連続して形成される。なお、第１及び第２の磁化固着層５４、磁気記録層２０は、図２６（ａ）（ｂ）に示したように複数の膜で構成された積層構造で形成されるが、ここでは１種類の膜として記述する。続いて、図２５（ａ）の下部電極１７のパターンにパターニングされたレジスト膜又はＤＬＣ膜をマスクとして、ＲＩＥ法又はイオンミリングを用いて、第２のトンネル障壁層５３、磁気記録層２０、第１のトンネル障壁層５２、第１の磁化固着層５１、下部電極１７が一括してパターニングされる。
【０１２５】
続いて、図２９に示すように、図２５（ａ）のＴＭＲ素子２４のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、第２のトンネル障壁層５３、磁気記録層２０、第１のトンネル障壁層５２、第１の磁化固着層５１が一括してパターニングされる。
【０１２６】
次に、図３０に示すように、第２のトンネル障壁層５３、磁気記録層２０、第１のトンネル障壁層５２、第１の磁化固着層５１のパターニングに使ったマスクを残した状態で、全面に第３の層間絶縁膜２１が堆積され、この第３の層間絶縁膜２１でパターニングされた第２のトンネル障壁層５３、磁気記録層２０、第１のトンネル障壁層５２、第１の磁化固着層５１のギャップが埋め込まれる。次に、ＣＭＰを用いて、マスクをストッパーとして、第３の層間絶縁膜２１が平坦化された後、マスクが除去される。
【０１２７】
最後に、図３１に示すように、スパッタ法等を用いて、全面に第２の磁化固着層５４用及びビット線２３用のメタル材料が堆積される。次に、フォトリソグラフィ技術により、図２５（ａ）のビット線２３のパターンのレジストを用いて、第２の磁化固着層５４用及びビット線２３用のメタル材料が一括してパターニングされる。これにより、第２の磁化固着層５４及びビット線２３が形成され、２重構造のＴＭＲ素子５５が完成される。
【０１２８】
図３２乃至図３６は、本発明の第５の実施形態に係る半導体記憶装置の第２の製造方法による製造工程の断面図を示す。これら図３２乃至図３６は、図２５（ｂ）の３６−３６線に沿った半導体記憶装置の断面における製造工程図を示したものである。この第２の製造方法は、第２の磁化固着層の第２のパターン部５４Ｂのみをビット線２３に沿って延在させることに特徴がある。以下に、第５の実施形態に係る半導体記憶装置の第２の製造方法について説明する。
【０１２９】
まず、図３２に示すように、第１の製造方法と同様の手法で、第１の層間絶縁膜１１内に書き込みワード線１３が選択的に形成され、この書き込みワード線１３上及びギャップ部（図示せず）内に第２の層間絶縁膜１４が堆積される。
【０１３０】
次に、図３３に示すように、全面に下部電極１７、第１の磁化固着層５１、第１のトンネル障壁層５２、磁気記録層２０、第２のトンネル障壁層５３に加えて第２の磁化固着層の第１のパターン部５４Ａが連続して形成される。続いて、図２５（ｂ）の下部電極１７のパターンにパターニングされたレジスト膜又はＤＬＣ膜をマスクとして、ＲＩＥ法又はイオンミリングを用いて、第２の磁化固着層の第１のパターン部５４Ａ、第２のトンネル障壁層５３、磁気記録層２０、第１のトンネル障壁層５２、第１の磁化固着層５１、下部電極１７が一括してパターニングされる。
【０１３１】
次に、図３４に示すように、第１の製造方法と同様の手法で、図２５（ｂ）のＴＭＲ素子５５のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、第２の磁化固着層の第１のパターン部５４Ａ、第２のトンネル障壁層５３、磁気記録層２０、第１のトンネル障壁層５２、第１の磁化固着層５１が一括してパターニングされる。
【０１３２】
次に、図３５に示すように、第１の製造方法と同様の手法で、全面に第３の層間絶縁膜２１が堆積され、この第３の層間絶縁膜２１の表面が平坦化される。
【０１３３】
次に、図３６に示すように、第１の製造方法と同様の手法で、第２の磁化固着層の第２のパターン部５４Ｂ及びビット線２３が形成され、２重構造のＴＭＲ素子５５が完成される。
【０１３４】
なお、図３６の工程の際、既に第２の磁気記録層の一部（第２の磁化固着層の第１のパターン部５４Ａ）はＴＭＲ素子５５と同時に加工されているので、ビット線２３と同時にパターニングする第２の磁化固着層の第２のパターン部５４Ｂは膜厚の調整が必要な場合がある。
【０１３５】
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１３６】
さらに、第５の実施形態では、第２の実施形態と同様に、一方向に固定した磁化方向を有する第２の磁化固着層５４又は５４Ｂをビット線２３に沿って延長させている。したがって、第２の磁化固着層５４又は５４Ｂの磁気ベクトルが微細化時の加工の影響を受け難いため、第２の磁化固着層５４又は５４Ｂを安定して形成することができる。
【０１３７】
また、２重トンネル障壁層を有するＴＭＲ素子５５であるため、高いＭＲ比を保持し、電圧を加えても特性劣化がしない。したがって、第５の実施形態によれば、１重トンネル障壁層を有するＴＭＲ素子２４よりも耐圧特性が優れた半導体記憶装置を提供できる。
【０１３８】
また、第２の製造方法によれば、第１の実施形態における第２の製造方法を用いた場合と同様に、第２のトンネル障壁層５３上に第２の磁気記録層の第１のパターン部５４Ａが形成されているため、第３の絶縁膜２１を平坦化する際（図３５に示す工程）、第２の磁気記録層の第１のパターン部５４Ａによって第２のトンネル障壁層５３を保護することができる。したがって、第２の製造方法によれば、第２のトンネル障壁層５３にダメージが生じることを防止できるため、第２のトンネル障壁層５３の膜質を劣化させずに素子の信頼性を向上させるという効果を有する。
【０１３９】
［第６の実施形態］
第６の実施形態は、書き込みワード線１３及び第２の磁化固着層５４を形成する前に、ビット線２３と第１の磁化固着層５１を一括で形成することに特徴がある。そして、第５の実施形態と同様に、２重トンネル障壁層を有するＴＭＲ素子５５を用いている。
【０１４０】
図３７（ａ）、図３７（ｂ）は、本発明の第６の実施形態に係る半導体記憶装置の斜視図を示す。
【０１４１】
図３７（ａ）に示すように、第６の実施形態に係る半導体記憶装置は、第１の磁化固着層５１と、第２の磁化固着層５４と、磁気記録層２０と、第１の磁化固着層５１と磁気記録層２０との間に挟まれた第１のトンネル障壁層５２と、第２の磁化固着層５４と磁気記録層２０との間に挟まれた第２のトンネル障壁層５３とで構成されるＴＭＲ素子５５を記憶素子として用いたＭＲＡＭである。そして、第２の磁化固着層５４には、上部電極３１を介して、ゲート電極（読み出しワード線）３を有するスイッチングトランジスタ（例えばＭＯＳＦＥＴ）５が接続される。また、ＴＭＲ素子５５の上方には書き込みワード線１３がＴＭＲ素子５５と離間して配置され、このワード線１３と直交して第１の磁化固着層５１に接続されたビット線２３が配置される。
【０１４２】
ここで、ＴＭＲ素子５５を構成する要素の中で、磁気記録層２０、第２の磁化固着層５４及び第１、第２のトンネル障壁層５２、５３はビット線２３と独立に形成されているが、第１の磁化固着層５１はビット線２３と一括して形成されている。すなわち、第１の磁化固着層５１はビット線２３の方向にセル毎に分断されることなく形成され、第１の磁化固着層５１はビット線２３に沿って延在している。
【０１４３】
なお、図３７（ｂ）に示すように、第１の磁化固着層５１の一部はＴＭＲ素子２４のパターンに形成され、第１の磁化固着層５１の残りの一部はビット線２３の方向にセル毎に分断されることなく形成されてビット線２３に沿って少なくとも２以上のセルにまたがって延在していてもよい。
【０１４４】
図３８乃至図４１は、本発明の第６の実施形態に係る半導体記憶装置の製造工程の断面図を示す。なお、Ａ領域は図３７（ｂ）に示すＡ−Ａ線に沿った断面図を示し、Ｂ領域は図３７（ｂ）に示すＢ−Ｂ線に沿った断面図を示す。以下に、第６の実施形態に係る半導体記憶装置の製造方法について説明する。
【０１４５】
まず、図３８に示すように、第１の層間絶縁膜１１上にビット線２３、第１の磁化固着層５１、第１のトンネル障壁層５２、磁気記録層２０、第２のトンネル障壁層５３、第２の磁化固着層５４が順次積層して形成される。
【０１４６】
次に、図３９に示すように、図３７（ｂ）のＴＭＲ素子５５のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、第２の磁化固着層５４、第２のトンネル障壁層５３、磁気記録層２０及び第１のトンネル障壁層５２の全部、さらに第１の磁化固着層５１の一部が一括してパターニングされる。このような加工は、第１の磁化固着層５１の表面が露出した時、あるいは第１の磁化固着層５１を少しエッチングした後にエッチングを止める。また、第１のトンネル障壁層５２と第１の磁化固着層５１とで異なるエッチング速度を有するエッチング手法を用いるとよい。また、第１の磁化固着層５１の膜厚は、第１の磁化固着層５１の途中でエッチングを止めることができる程度の十分な厚さにするとよい。
【０１４７】
次に、図４０に示すように、全面に第２の層間絶縁膜２１が堆積される。この第２の層間絶縁膜２１がＣＭＰ等で平坦化され、第２の磁化固着層５４の表面が露出される。その後、図３７（ｂ）に示す上部電極３１のパターンに加工された上部電極３１が形成される。
【０１４８】
次に、図４１に示すように、上部電極３１上に薄く均一に第３の層間絶縁膜３２が形成される。その後、図３７（ｂ）に示す書き込みワード線１３のパターンに加工された書き込みワード線１３が形成される。
【０１４９】
上記第６の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１５０】
さらに、第６の実施形態では、第２の実施形態と同様に、一方向に固定した磁化方向を有する第１の磁化固着層５１をビット線２３に沿って延長させている。したがって、第１の磁化固着層５１の磁気ベクトルが微細化時の加工の影響を受け難いため、第１の磁化固着層５１を安定して形成することができる。
【０１５１】
また、第６の実施形態によれば、第１の実施形態における第２の製造方法を用いた場合と同様に、第２のトンネル障壁層５３上に第２の磁気記録層５４が形成されているため、第３の絶縁膜２１を平坦化する際（図３５に示す工程）、第２の磁気記録層５４によって第２のトンネル障壁層５３を保護することができる。したがって、第２の製造方法によれば、第２のトンネル障壁層５３にダメージが生じることを防止できるため、第２のトンネル障壁層５３の膜質を劣化させずに素子の信頼性を向上させるという効果を有する。
【０１５２】
［第７の実施形態］
第７の実施形態は、ビット線及び磁気記録層がＴＭＲ素子より外側へ一体で延在されており、この延在された領域にくびれ部を設けることに特徴がある。
【０１５３】
図４２は、本発明の第７の実施形態に係る半導体記憶装置の平面図を示す。図４３は、図４２の４３−４３線に沿った半導体記憶装置の断面図を示す。
【０１５４】
図４２、図４３に示すように、第７の実施形態に係る半導体記憶装置は、磁化固着層１８と、磁気記録層２０Ａ、２０Ｂと、これらの間に挟まれたトンネル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子として用いたＭＲＡＭである。そして、磁化固着層１８に下部電極１７が接続され、この下部電極１７にコンタクト１６を介して、ゲート電極（読み出しワード線）３を有するスイッチングトランジスタ（例えばＭＯＳＦＥＴ）５のソース又はドレイン領域４が接続される。また、ＴＭＲ素子２４の下方には書き込みワード線１３がＴＭＲ素子２４と離間して配置され、このワード線１３と直交して磁気記録層２０Ａ、２０Ｂに接続されたビット線２３が配置される。
【０１５５】
ここで、ＴＭＲ素子２４を構成する要素の中で、磁化固着層１８、トンネル障壁層１９及び磁気記録層の第１のパターン部２０Ａはビット線２３と独立に形成されているが、磁気記録層の第２のパターン部２０Ｂはビット線２３と一括して形成されている。すなわち、磁気記録層の第２のパターン部２０Ｂはビット線２３の方向にセル毎に分断されることなく形成され、磁気記録層の第２のパターン部２０Ｂはビット線２３に沿って延在している。さらに、ＴＭＲ素子２４間において、ビット線２３と磁気記録層の第２のパターン部２０Ｂの積層パターンには、他の部分よりも少し細くなったくびれ部７１が設けられている。
【０１５６】
図４４乃至図４８は、本発明の第７の実施形態に係る半導体記憶装置の製造工程の断面図を示す。これら図４４乃至図４８は、図４２の４３−４３線に沿った半導体記憶装置の断面における製造工程図を示したものである。以下に、第７の実施形態に係る半導体記憶装置の製造方法について説明する。
【０１５７】
まず、図４４に示すように、半導体基板１内に素子分離領域２が形成された後、ゲート電極３及びソース／ドレイン領域４が形成され、半導体基板１上にＭＯＳＦＥＴ５が形成される。次に、このＭＯＳＦＥＴ５上を覆うように全面に第１の層間絶縁膜６が堆積され、この第１の層間絶縁膜６の表面がＣＭＰで平坦化される。次に、第１の層間絶縁膜６上に第２の層間絶縁膜１１が形成され、この第２の層間絶縁膜１１内に書き込みワード線用溝１２が形成される。この書き込みワード線用溝１２は、リソグラフィ及びＲＩＥ法を用いて、図４２の書き込みワード線１３の形状にパターニングされる。次に、スパッタ法を用いて、全面に書き込みワード線形成用のメタル材料が堆積され、このメタル材料で書き込みワード線用溝１２が埋め込まれる。次に、ＣＭＰを用いて、第２の層間絶縁膜１１の表面が露出するまで、メタル材料が研磨除去されて平坦化される。これにより、第２の層間絶縁膜１１内に書き込みワード線１３が形成される。
【０１５８】
続いて、図４５に示すように、例えばＣＶＤ法を用いて、全面に第３の層間絶縁膜１４が形成される。この第３の層間絶縁膜１４上にレジスト膜（図示せず）が形成され、このレジスト膜が図４２のコンタクト１６のパターンにパターニングされる。このパターニングされたレジスト膜をマスクとして、ＲＩＥ法を用いて、第３の層間絶縁膜１４、第２の層間絶縁膜１１、第１の層間絶縁膜１１が連続でエッチング除去される。これにより、ソース／ドレイン領域４の表面を露出するコンタクトホール１５が形成される。次に、全面に例えば数１００Åのバリアメタル膜とメタル（Ｗ）膜とが堆積され、コンタクトホール１５が埋め込まれる。次に、ＣＭＰを用いて、第３の層間絶縁膜１４の表面が露出するまで、バリアメタル膜及びメタル膜が平坦化される。これにより、ソース／ドレイン領域４に接続するコンタクト１６が形成される。
【０１５９】
続いて、図４６に示すように、全面に、下部電極１７、磁化固着層１８、トンネル障壁層１９及び磁気記録層の第１のパターン部２０Ａが連続的に形成される。なお、磁化固着層１８は、図２（ａ）（ｂ）に示したように複数の膜で構成された積層構造で形成されるが、ここでは１種類の膜として記述する。
【０１６０】
続いて、図４７に示すように、磁気記録層の第１のパターン部２０Ａ上にレジスト膜（図示せず）が形成され、このレジスト膜がフォトリソグラフィ技術を用いて図４２の下部電極１７のパターンにパターニングされる。あるいは、磁気記録層の第１のパターン部２０Ａ上にＤＬＣ（Diamond Like Carbon）膜等のハードマスク及びレジスト膜（図示せず）が形成され、このレジスト膜がフォトリソグラフィ技術を用いて図４２の下部電極１７のパターンにパターニングされ、さらにこのパターニングされたレジスト膜を用いてＤＬＣ膜がパターニングされる。その後、このパターニングされたレジスト膜又はＤＬＣ膜をマスクとして、ＲＩＥ法又はイオンミリングを用いて、下部電極１７、磁化固着層１８、トンネル障壁層１９及び磁気記録層の第１のパターン部２０Ａがパターニングされる。
【０１６１】
続いて、図４８に示すように、図４２のＴＭＲ素子２４のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、磁化固着層１８、トンネル障壁層１９及び磁気記録層の第１のパターン部２０Ａがパターニングされる。
【０１６２】
なお、図４７の工程で、磁気記録層の第１のパターン部２０Ａ、トンネル障壁層１９、磁化固着層１８及び下部電極１７はパターニングされているため、磁気記録層の第１のパターン部２０Ａの表面と第３の絶縁膜１４の表面とでは段差が生じている。つまり、図４８の工程を行う際、下地段差が大きくなっているため、数ステップに分けてトンネル障壁層１９、磁化固着層１８及び磁気記録層の第１のパターン部２０Ａのパターニングを行ってもよい。すなわち、あらかじめＳＯＧ膜等を全面に塗布して全体を平坦にした後にリソグラフィを行い、その後トンネル障壁層１９、磁化固着層１８及び磁気記録層の第１のパターン部２０Ａを一括してパターニングしてもよい。
【０１６３】
次に、磁化固着層１８、トンネル障壁層１９及び磁気記録層の第１のパターン部２０Ａのパターニングに使ったマスクを残した状態で、全面に第４の層間絶縁膜２１が堆積される。次に、ＣＭＰを用いて、マスクをストッパーとして、第４の層間絶縁膜２１が平坦化された後、マスクが除去される。これにより、ビア２２が開口される。
【０１６４】
最後に、図４３に示すように、スパッタ法等を用いて、全面に磁気記録層の第２のパターン部２０Ｂ用及びビット線２３用のメタル材料が堆積される。次に、フォトリソグラフィ技術により、図４２のビット線２３のパターンのレジストを用いて、磁気記録層の第２のパターン部２０Ｂ用及びビット線２３用のメタル材料が一括してパターニングされる。これにより、磁気記録層２０及びビット線２３が形成され、ＴＭＲ素子２４が完成される。なお、この際、ＴＭＲ素子２４間において、ビット線２３と磁気記録層の第２のパターン部２０Ｂとからなる積層パターンには、他の部分よりも少し細くなったくびれ部７１が形成される。
【０１６５】
上記第７の実施形態によれば、第１の実施形態と同様に、第２の磁気記録層の第２のパターン部２０Ｂをビット線２３に沿って延長することにより、セル間の領域にまで磁化領域を延長することができる。このため、セル面積を増大させることなく、磁極発生による信号劣化の影響を受けることのないＴＭＲ素子２４を実現することが可能となる。
【０１６６】
ここで、図１７に示す境界層２６はビット線２３の方向に沿って動き得るため、この境界層２６はＴＭＲ素子２４の直上までくると、そのセルの情報を壊しかねない。そこで、第７の実施形態のようにセル間にくびれ部７１を設けることによって、このくびれ部７１に境界層２６をトラップさせることができる。このため、ＴＭＲ素子２４の直上まで境界層２６が移動することを防ぎ、境界層２６の発生領域をセル間に位置させることができる。したがって、第７の実施形態によれば、セル内部での反磁界の影響の増大を抑えられ、さらに安定した書き込み・読み出し動作が保証できる。
【０１６７】
なお、第７の実施形態は、上記第１乃至第６の実施形態に係る全ての半導体記憶装置に適用することも可能である。
【０１６８】
［第８の実施形態］
第８の実施形態は、第７の実施形態のくびれ部を折れ曲がり部に代えたことに特徴がある。
【０１６９】
図４９は、本発明の第８の実施形態に係る半導体記憶装置の平面図を示す。図４９に示すように、第８の実施形態に係る半導体記憶装置は、第７の実施形態と同様に、ＴＭＲ素子２４を構成する要素の中で、磁化固着層１８、トンネル障壁層１９及び磁気記録層の第１のパターン部２０Ａはビット線２３と独立に形成されているが、磁気記録層の第２のパターン部２０Ｂはビット線２３と一括して形成されている。すなわち、磁気記録層の第２のパターン部２０Ｂはビット線２３の方向にセル毎に分断されることなく形成され、磁気記録層の第２のパターン部２０Ｂはビット線２３に沿って延在している。さらに、ＴＭＲ素子２４間において、ビット線２３と磁気記録層の第２のパターン部２０Ｂの積層パターンには、折れ曲がり部８１が設けられている。
【０１７０】
なお、第８の実施形態に係る半導体記憶装置の製造方法は、第７の実施形態に係る半導体記憶装置の製造方法におけるくびれ部７１を折れ曲がり部８１の形状に置き換えることによって、第７の実施形態に係る半導体記憶装置の製造方法を本実施形態に適用することが可能であるため、製造方法の説明は省略する。
【０１７１】
上記第８の実施形態によれば、第１の実施形態と同様に、第２の磁気記録層の第２のパターン部２０Ｂをビット線２３に沿って延長することにより、セル間の領域にまで磁化領域を延長することができる。このため、セル面積を増大させることなく、磁極発生による信号劣化の影響を受けることのないＴＭＲ素子２４を実現することが可能となる。
【０１７２】
さらに、第８の実施形態では、セル間に折れ曲がり部８１を設けることによって、この折れ曲がり部８１に境界層２６をトラップさせることができる。このため、ＴＭＲ素子２４の直上まで境界層２６が移動することを防ぎ、境界層２６の発生領域をセル間に位置させることができる。したがって、第８の実施形態によれば、セル内部での反磁界の影響の増大を抑えられ、さらに安定した書き込み・読み出し動作が保証できる。
【０１７３】
なお、第８の実施形態は、上記第１乃至第６の実施形態に係る全ての半導体記憶装置に適用することも可能である。
【０１７４】
［第９の実施形態］
第９の実施形態は、第７の実施形態におけるＭＯＳＦＥＴをダイオードに代えた例である。
【０１７５】
図５０は、本発明の第９の実施形態に係る半導体記憶装置の平面図を示す。図５１は、図５０の５１−５１線に沿った半導体記憶装置の断面図を示す。
【０１７６】
図５０、図５１に示すように、第９の実施形態に係る半導体記憶装置は、磁化固着層１８と、磁気記録層２０Ａ、２０Ｂと、これらの間に挟まれたトンネル障壁層１９とで構成されるＴＭＲ素子２４を記憶素子として用いたＭＲＡＭである。そして、ＴＭＲ素子２４と書き込みワード線１３との間にｐｎ接合ダイオード９１が配置され、ワード線１３と直交して磁気記録層２０Ａ、２０Ｂに接続されたビット線２３が配置される。
【０１７７】
ここで、ＴＭＲ素子２４を構成する要素の中で、磁化固着層１８、トンネル障壁層１９及び磁気記録層の第１のパターン部２０Ａはビット線２３と独立に形成されているが、磁気記録層の第２のパターン部２０Ｂはビット線２３と一括して形成されている。すなわち、磁気記録層の第２のパターン部２０Ｂはビット線２３の方向にセル毎に分断されることなく形成され、磁気記録層の第２のパターン部２０Ｂはビット線２３に沿って延在している。さらに、ＴＭＲ素子２４間において、ビット線２３と磁気記録層の第２のパターン部２０Ｂの積層パターンには、他の部分よりも少し細くなったくびれ部７１が設けられている。
【０１７８】
図５２乃至図５５は、本発明の第９の実施形態に係る半導体記憶装置の製造工程の断面図を示す。これら図５２乃至図５５は、図５０の５１−５１線に沿った半導体記憶装置の断面における製造工程図を示したものである。以下に、第９の実施形態に係る半導体記憶装置の製造方法について説明する。
【０１７９】
まず、図５２に示すように、第１の層間絶縁膜１１が形成される。この第１の層間絶縁膜１１内に、図５０のワード線１３のパターンを用いてリソグラフィ及びＲＩＥ法で、ワード線用の溝１２が形成される。次に、スパッタ法を用いて全面に書き込みワード線１３形成用のメタル材料が堆積され、このメタル材料が第１の層間絶縁膜１１の表面が露出するまでＣＭＰで平坦化される。これにより、ワード線１３が形成される。
【０１８０】
次に、図５３に示すように、全面に例えばｎ型のアモルファスシリコン層が堆積された後、このアモルファスシリコン層の上部に例えばＢを用いてイオン注入が行われ、このアモルファスシリコン層の上部にｐ型拡散領域（図示せず）が形成される。これにより、ｐｎ接合ダイオード９１が形成される。
【０１８１】
続いて、図５４に示すように、全面に磁化固着層１８、トンネル障壁層１９、磁気記録層の第１のパターン部２０Ａが連続的に形成される。なお、磁化固着層１８は、図２（ａ）（ｂ）で示したように複数の膜で構成された積層構造で形成されるが、ここでは１種類の膜として記述する。
【０１８２】
続いて、図５５に示すように、図５０のＴＭＲ素子２４のパターンにパターニングされたレジスト膜（図示せず）又はＤＬＣ膜（図示せず）をマスクとして、ＲＩＥ法又はイオンミリングを用いて、磁気記録層の第１のパターン部２０Ａ、トンネル障壁層１９、磁化固着層１８、ｐｎ接合ダイオード９１が一括してパターニングされる。次に、ｐｎ接合ダイオード９１、磁化固着層１８、トンネル障壁層１９、磁気記録層の第１のパターン部２０Ａのパターニングに使ったマスクを残した状態で、全面に第２の層間絶縁膜２１が堆積される。次に、このマスクをストッパーとして、第２の層間絶縁膜２１がＣＭＰで平坦化された後、マスクが除去される。これにより、磁気記録層の第１のパターン部２０Ａの上部に磁気記録層の第２のパターン部２０Ｂ及びビット線２３を堆積するためのビア２２が開口される。
【０１８３】
最後に、図５１に示すように、スパッタ法等を用いて、全面に磁気記録層の第２のパターン部２０Ｂ用及びビット線２３用のメタル材料が堆積される。次に、フォトリソグラフィ技術により、図５０のビット線２３のパターンのレジストを用いて、磁気記録層の第２のパターン部２０Ｂ用及びビット線２３用のメタル材料が一括してパターニングされる。これにより、ＴＭＲ素子２４が完成される。なお、この際、ＴＭＲ素子２４間において、ビット線２３と磁気記録層の第２のパターン部２０Ｂとからなる積層パターンには、他の部分よりも少し細くなったくびれ部７１が形成される。
【０１８４】
上記第９の実施形態によれば、第７の実施形態と同様の効果を得ることができる。
【０１８５】
［第１０の実施形態］
第１０の実施形態は、第９の実施形態のくびれ部を折れ曲がり部に代えたことに特徴がある。
【０１８６】
図５６は、本発明の第１０の実施形態に係る半導体記憶装置の平面図を示す。図５６に示すように、第１０の実施形態に係る半導体記憶装置は、第９の実施形態と同様に、ＴＭＲ素子２４を構成する要素の中で、磁化固着層１８、トンネル障壁層１９及び磁気記録層の第１のパターン部２０Ａはビット線２３と独立に形成されているが、残りの磁気記録層の第２のパターン部２０Ｂはビット線２３と一括して形成されている。すなわち、磁気記録層２０Ｂはビット線２３の方向にセル毎に分断されることなく形成され、磁気記録層２０Ｂはビット線２３に沿って延在している。さらに、ＴＭＲ素子２４間において、ビット線２３と磁気記録層２０Ｂの積層パターンには、折れ曲がり部８１が設けられている。
【０１８７】
なお、第１０の実施形態に係る半導体記憶装置の製造方法は、第９の実施形態に係る半導体記憶装置の製造方法におけるくびれ部７１を折れ曲がり部８１の形状に置き換えることによって、第９の実施形態に係る半導体記憶装置の製造方法を本実施形態に適用することが可能であるため、製造方法の説明は省略する。
【０１８８】
上記第１０の実施形態によれば、第８の実施形態と同様の効果を得ることができる。
【０１８９】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１９０】
【発明の効果】
以上説明したように本発明によれば、セル端部に発生し易い磁区による読み出し動作のマージンの劣化を抑え、かつセルの微細化を実現できる半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置を示す斜視図。
【図２】本発明の第１の実施形態に係わる１重トンネル障壁層を有するＴＭＲ素子を示す断面図。
【図３】本発明の第１の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図８】本発明の第１の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図１３】本発明の第１の実施形態に係わる半導体記憶装置の第３の方法による製造工程を示す断面図。
【図１４】図１３に続く、本発明の第１の実施形態に係わる半導体記憶装置の第３の方法による製造工程を示す断面図。
【図１５】図１４に続く、本発明の第１の実施形態に係わる半導体記憶装置の第３の方法による製造工程を示す断面図。
【図１６】図１５に続く、本発明の第１の実施形態に係わる半導体記憶装置の第３の方法による製造工程を示す断面図。
【図１７】本発明の第１の実施形態による効果を示すための半導体記憶装置の断面図。
【図１８】本発明の第２の実施形態に係わる半導体記憶装置を示す斜視図。
【図１９】本発明の第３の実施形態に係わる半導体記憶装置を示す斜視図。
【図２０】本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２４】本発明の第４の実施形態に係わる半導体記憶装置を示す斜視図。
【図２５】本発明の第５の実施形態に係わる半導体記憶装置を示す斜視図。
【図２６】本発明の第５の実施形態に係わる２重トンネル障壁層を有するＴＭＲ素子を示す断面図。
【図２７】本発明の第５の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図２８】図２７に続く、本発明の第５の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図２９】図２８に続く、本発明の第５の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図３０】図２９に続く、本発明の第５の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図３１】図３０に続く、本発明の第５の実施形態に係わる半導体記憶装置の第１の方法による製造工程を示す断面図。
【図３２】本発明の第５の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図３３】図３２に続く、本発明の第５の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図３４】図３３に続く、本発明の第５の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図３５】図３４に続く、本発明の第５の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図３６】図３５に続く、本発明の第５の実施形態に係わる半導体記憶装置の第２の方法による製造工程を示す断面図。
【図３７】本発明の第６の実施形態に係わる半導体記憶装置を示す斜視図。
【図３８】本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３９】図３８に続く、本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４０】図３９に続く、本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４１】図４０に続く、本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４２】本発明の第７の実施形態に係わる半導体記憶装置を示す平面図。
【図４３】図４２の４３−４３線に沿った半導体記憶装置の断面図。
【図４４】本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４５】図４４に続く、本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４６】図４５に続く、本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４７】図４６に続く、本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４８】図４７に続く、本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４９】本発明の第８の実施形態に係わる半導体記憶装置を示す平面図。
【図５０】本発明の第９の実施形態に係わる半導体記憶装置を示す平面図。
【図５１】図５０の５１−５１線に沿った半導体記憶装置の断面図。
【図５２】本発明の第９の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５３】図５２に続く、本発明の第９の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５４】図５３に続く、本発明の第９の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５５】図５４に続く、本発明の第９の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５６】本発明の第１０の実施形態に係わる半導体記憶装置を示す平面図。
【図５７】従来技術による半導体記憶装置を示す斜視図。
【図５８】従来技術による半導体記憶装置内の磁化方向を示す図。
【符号の説明】
１…半導体基板、
２…素子分離領域、
３…ゲート電極（読み出しワード線）、
４…ソース／ドレイン領域、
５…セル選択用スイッチングトランジスタ（ＭＯＳＦＥＴ）、
６、１１、１４、２１、３２…層間絶縁膜、
１２…ワード線用溝、
１３…書き込みワード線、
１５…コンタクトホール、
１６…コンタクト、
１７…下部電極、
１８、５１、５４、５４Ａ、５４Ｂ…磁化固着層、
１９、５２、５３…トンネル障壁層、
２０、２０Ａ、２０Ｂ、２０′、２０″…磁気記録層、
２２…ビア、
２３…ビット線、
２４、５５…ＴＭＲ素子、
２５…磁化固着層形成用溝、
２６…磁気記録層内の磁化境界層、
２７…セル、
２８…磁化方向、
３１…上部電極、
７１…くびれ部、
８１…折れ曲がり部、
９１…ｐｎ接合ダイオード、
１０１…テンプレート層、
１０２…初期強磁性層、
１０３…反強磁性層、
１０４、１０４′、１０４″…基準強磁性層、
１０５、１０５′、１０５″…自由記録層、
１０６…接点層、
１０７…非磁性層。
【図１】
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【図２】
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【図３】
0004405103.tif 000004
【図４】
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【図５】
0004405103.tif 000006
【図６】
0004405103.tif 000007
【図７】
0004405103.tif 000008
【図８】
0004405103.tif 000009
【図９】
0004405103.tif 000010
【図１０】
0004405103.tif 000011
【図１１】
0004405103.tif 000012
【図１２】
0004405103.tif 000013
【図１３】
0004405103.tif 000014
【図１４】
0004405103.tif 000015
【図１５】
0004405103.tif 000016
【図１６】
0004405103.tif 000017
【図１７】
0004405103.tif 000018
【図１８】
0004405103.tif 000019
【図１９】
0004405103.tif 000020
【図２０】
0004405103.tif 000021
【図２１】
0004405103.tif 000022
【図２２】
0004405103.tif 000023
【図２３】
0004405103.tif 000024
【図２４】
0004405103.tif 000025
【図２５】
0004405103.tif 000026
【図２６】
0004405103.tif 000027
【図２７】
0004405103.tif 000028
【図２８】
0004405103.tif 000029
【図２９】
0004405103.tif 000030
【図３０】
0004405103.tif 000031
【図３１】
0004405103.tif 000032
【図３２】
0004405103.tif 000033
【図３３】
0004405103.tif 000034
【図３４】
0004405103.tif 000035
【図３５】
0004405103.tif 000036
【図３６】
0004405103.tif 000037
【図３７】
0004405103.tif 000038
【図３８】
0004405103.tif 000039
【図３９】
0004405103.tif 000040
【図４０】
0004405103.tif 000041
【図４１】
0004405103.tif 000042
【図４２】
0004405103.tif 000043
【図４３】
0004405103.tif 000044
【図４４】
0004405103.tif 000045
【図４５】
0004405103.tif 000046
【図４６】
0004405103.tif 000047
【図４７】
0004405103.tif 000048
【図４８】
0004405103.tif 000049
【図４９】
0004405103.tif 000050
【図５０】
0004405103.tif 000051
【図５１】
0004405103.tif 000052
【図５２】
0004405103.tif 000053
【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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