(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に行列状に配列された複数の半導体柱と、
前記複数の半導体柱の間の前記半導体基板上に列方向に帯状に形成され、ワード線として機能する複数の第１の導電領域と、
前記複数の半導体柱の頂部に夫々形成された複数の第２の導電領域と、
前記複数の第２の導電領域を行方向に接続する複数のビット線と、
前記第１と第２の導電領域との間の前記複数の半導体柱に夫々形成され、前記第１と第２の導電領域に接する複数のチャネル領域と、
前記複数の半導体柱の間の前記列方向に、前記半導体基板上部で且つ前記複数のチャネル領域と対峙して第１の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第３の導電領域と、
前記複数の第３の導電領域よりも高い位置で前記複数のチャネル領域に対向して、夫々シリコン酸化膜を介して形成された複数の電荷蓄積領域と、
を具備し、
前記電荷蓄積領域は、前記複数の第２の導電領域と前記複数のチャネル領域との接合面を少なくとも挟むように、前記半導体柱の側面に形成された前記シリコン酸化膜を介して形成されたシリコン窒化膜であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の第２の導電領域は金属で形成され、前記複数のチャネル領域との間で、夫々ショットキーダイオードを形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の第２の導電領域は、ＣｏＳｉまたはＮｉＳｉからなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上に行列状に配列された複数の半導体柱と、
前記複数の半導体柱の間の前記半導体基板上に列方向に帯状に形成され、ワード線として機能する複数の第１の導電領域と、
前記複数の半導体柱の頂部に夫々形成された複数の第２の導電領域と、
前記複数の第２の導電領域を行方向に接続する複数のビット線と、
前記第１と第２の導電領域との間の前記複数の半導体柱に夫々形成され、前記第１と第２の導電領域に接する複数のチャネル領域と、
前記複数の半導体柱の間の前記列方向に、前記半導体基板上部で且つ前記複数のチャネル領域と対峙して第１の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第３の導電領域と、
前記複数の第３の導電領域よりも高い位置で、前記第２の導電領域と前記チャネル領域との接合部において、夫々第２の絶縁膜を介して形成された複数の電荷蓄積領域と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記複数の第２の導電領域は金属で形成され、前記複数のチャネル領域との間で、夫々ショットキーダイオードを形成することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数の電荷蓄積領域は、第４の導電領域よりなることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記第４の導電領域は、金属あるいは不純物が添加された半導体からなることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
シリコン基板と、
前記シリコン基板上に行列状に配列された複数のｐ型シリコン柱と、
前記複数のｐ型シリコン柱の間の前記シリコン基板上に列方向に帯状に形成され、ワード線として機能する複数の第１の導電領域と、
前記複数のｐ型シリコン柱の頂部に夫々形成され、ｐ型シリコンからなる複数の第２の導電領域と、
前記複数の第２の導電領域を行方向に接続する複数のビット線と、
前記複数のｐ型シリコン柱上で、前記複数の第２の導電領域の下に夫々形成されたｉ型シリコン層とｎ型シリコン層と、
前記第１の導電領域と前記ｎ型シリコン層との間の前記複数のｐ型シリコン柱に夫々形成され、前記第１の導電領域と前記ｎ型シリコン層に接する複数のチャネル領域と、
前記複数のｐ型シリコン柱の間の前記列方向に、前記シリコン基板上部で且つ前記複数のチャネル領域と対峙して第１の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第３の導電領域と、
前記複数の第３の導電領域よりも高い位置に形成され、少なくとも前記ｉ型シリコン層内に絶縁的に形成された部分を有する複数の電荷蓄積領域と、
を具備し、前記複数の電荷蓄積領域の各底部は前記ｎ型シリコン層の内部に存在し、ｐ型シリコンである前記複数の第２の導電領域と前記複数のチャネル領域との間に形成された前記ｉ型シリコン層、ｎ型シリコン層で夫々ｐｉｎダイオードを形成することを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記複数の電荷蓄積領域は、第４の導電領域よりなることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第４の導電領域は、金属あるいは不純物が添加された半導体からなることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
シリコン基板と、
前記シリコン基板上に行列状に配列された複数のｐ型シリコン柱と、
前記複数のｐ型シリコン柱の間の前記シリコン基板上に列方向に帯状に形成され、ワード線として機能する複数の第１の導電領域と、
前記複数のｐ型シリコン柱の頂部に夫々形成されたｐ型シリコンよりなる複数の第２の導電領域と、
前記複数の第２の導電領域を行方向に接続する複数のビット線と、
前記複数のｐ型シリコン柱上で、前記複数の第２の導電領域の下に夫々形成されたｎ型シリコン層と第２のｐ型シリコン層と、
前記第１の導電領域と前記第２のｐ型シリコン層との間の前記複数のｐ型シリコン柱に夫々形成され、前記第１の導電領域と前記第２のｐ型シリコン層に接する複数のチャネル領域と、
前記複数のｐ型シリコン柱の間の前記列方向に、前記シリコン基板上部で且つ前記複数のチャネル領域と対峙して第１の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第３の導電領域と、
前記複数の第３の導電領域よりも高い位置に形成され、少なくとも前記ｎ型シリコン層内に絶縁的に形成された部分を有する複数の電荷蓄積領域と、
を具備し、前記複数の電荷蓄積領域の各底部は前記第２のｐ型シリコン層の内部に存在し、ｐ型シリコンである前記複数の第２の導電領域と前記複数のチャネル領域との間に形成された前記ｎ型シリコン層、第２のｐ型シリコン層で夫々ｐｎｐダイオードを形成することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記複数の電荷蓄積領域は、第４の導電領域よりなることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第４の導電領域は、金属あるいは不純物が添加された半導体からなることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記チャネル領域は、前記制御ゲートに制御電圧が印加されたとき、完全に空乏化されることを特徴とする請求項１、４，８，１１のいずれかに記載の不揮発性半導体記憶装置。
【請求項１５】
第１の導電領域が金属であることを特徴とする請求項１、４，８，１１のいずれかに記載の不揮発性半導体記憶装置。
【請求項１６】
第１の導電領域が不純物が添加された半導体層であることを特徴とする請求項１、４，８，１１のいずれかに記載の不揮発性半導体記憶装置。
【請求項１７】
前記チャネル領域の幅は、前記制御ゲートの高さの１／２以下であることを特徴とする請求項１、４，８，１１のいずれかに記載の不揮発性半導体記憶装置。
【請求項１８】
請求項１の半導体記憶装置が、複数層積み重ねて形成されたことを特徴とする不揮発性半導体記憶装置。
【請求項１９】
絶縁被膜で覆われた微細半導体粒子を、半導体基板上に分散させる工程と、
前記半導体基板とショットキー接触をなす導電体層を、前記半導体基板上に成長させ、前記微細半導体粒子を埋め込む工程と、
前記半導体基板の表面を選択的に掘り込み、ビット線と平行方向に整列する複数の半導体板を形成し、これら半導体板の間を第１の絶縁膜で埋め込む工程と、
前記ビット線と交差するワード線方向と平行方向に、複数の平行する溝を設け、前記半導体板を加工して複数の半導体柱を形成する工程と、
前記複数の平行する溝の底部に不純物を注入して複数のワード線を形成する工程と、
前記複数の平行する溝において、前記導電体層よりも下方に、夫々第２の絶縁膜を介して制御ゲート線を形成する工程と、
前記複数の平行する溝を第３の絶縁膜で埋め込んで表面を平坦化面を形成する工程と、
前記複数の半導体柱の頂部に夫々残存する前記導電体層をビット線方向に接続して、前記平坦化面上に前記複数のビット線を形成する工程と、
を備えることを特徴とする不揮発性半導体装置の製造方法。
【請求項２０】
前記半導体基板および前記半導体粒子は、シリコンからなることを特徴とする請求項１９の不揮発性半導体装置の製造方法。
【請求項２１】
前記導電体層は、ＣｏＳｉあるいはＮｉＳｉからなることを特徴とする請求項２０に記載の不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層と制御ゲートを有するメモリトランジスタを用いた電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）及びその製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートを持ち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のものが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違による閾値電圧の相違をデータ“０”，“１”として記憶する。例えば電荷蓄積層として浮遊ゲートに電子を注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルの閾値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース．ドレイン拡散層または基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側に電子が放出される。この電子放出により、メモリセルの閾値電圧は負方向に移動する。
【０００３】
ところが、近年の著しい情報化社会の高度化・デジタル化に伴い、上記のような不揮発性半導体記憶装置の微細化・大容量化が急激に進んでおり、短チャネル効果やセル間干渉効果といった微細化に伴う問題によって、製品開発が次第に困難になってきている。中でも、短チャネル効果は大きな問題の１つで、ＯＮ／ＯＦＦ比の劣化等を引き起こしてメモリとしての性能が著しく損なわれてしまう。
【０００４】
このような問題に対し、短チャネル効果を抑制しつつ微細化による高密度化を達成するため、基板に対して垂直に設けられた柱状のチャネルを、フローティングゲート及び制御ゲートが囲んだセル構造が提案されている（特許文献１参照）。
【０００５】
しかし、特許文献１のセル構造は、制御ゲートと浮遊ゲートの容量結合を大きくするために制御ゲートと浮遊ゲートがチャネルから見て積層されているが、このようなアレー構造の場合、セルの密度を充分高くするためには、セルとセルの間隔とセルそのもののサイズは同程度であることが望ましい。ところが、現実的に使用するサイズ、例えば４５ｎｍ以下のセルサイズ及びセルピッチを用いようとする場合、その極めて薄い領域に提案されているような構造を作り込む事は現在のところ非常に困難である。
【０００６】
さらに、共通ソースとセル個別のドレインを用いることが特許文献１の構造の本質であるが、このような構造を採用した場合、電気的に接続されている他のセルの情報（“０”か“１”か）によって、読み出したいセルの見かけの抵抗が変化してしまい、１本のワード線に現実的な数（例えば数百個〜数千個程度）のセルを接続すると読み出しが困難となってしまうという問題があった。このような場合、ワード線に接続するセル数を少なくすると、周辺回路等の占める面積が膨大になり、単位面積あたりの大容量化をすることができない。
【特許文献１】特開平４−７９３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、短チャネル効果を効果的に抑制しつつＥＥＰＲＯＭの微細化・大容量化を実現しようとすると、作製が困難、あるいは大容量化が難しいといった問題があった。
【０００８】
本発明はこれらの点に着目してなされたもので、短チャネル効果を効果的に抑制しながら、作製が容易で、大容量化も可能な半導体不揮発性記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本実施形態の半導体記憶装置は、半導体基板と、前記半導体基板上に行列状に配列された複数の半導体柱と、前記複数の半導体柱の間の前記半導体基板上に列方向に帯状に形成され、ワード線として機能する複数の第１の導電領域と、前記複数の半導体柱の頂部に夫々形成された複数の第２の導電領域と、前記複数の第２の導電領域を行方向に接続する複数のビット線と、前記第１と第２の導電領域との間の前記複数の半導体柱に夫々形成され、前記第１と第２の導電領域に接する複数のチャネル領域と、前記複数の半導体柱の間の前記列方向に、前記半導体基板上部で且つ前記複数のチャネル領域と対峙して第１の絶縁膜を介して且つ連続的に形成され、制御ゲートとして機能する複数の第３の導電領域と、前記複数の第３の導電領域よりも高い位置で前記複数のチャネル領域に対向して、夫々シリコン酸化膜を介して形成された複数の電荷蓄積領域とを具備し、前記電荷蓄積領域は、前記複数の第２の導電領域と前記複数のチャネル領域との接合面を少なくとも挟むように、前記半導体柱の側面に形成された前記シリコン酸化膜を介して形成されたシリコン窒化膜であることを特徴とする。
【００１０】
また、本発明の不揮発性半導体記憶装置の製造方法は、絶縁被膜で覆われた微細半導体粒子を、半導体基板上に分散させる工程と、前記半導体基板とショットキー接触をなす導電体層を、前記半導体基板上に成長させ、前記微細半導体粒子を埋め込む工程と、前記半導体基板の表面を選択的に掘り込み、ビット線と平行方向に整列する複数の半導体板を形成し、これら半導体板の間を第１の絶縁膜で埋め込む工程と、前記ビット線と交差するワード線方向と平行方向に、複数の平行する溝を設け、前記半導体板を加工して複数の半導体柱を形成する工程と、前記複数の平行する溝の底部に不純物を注入して複数のワード線を形成する工程と、前記複数の平行する溝において、前記導電体層よりも下方に、夫々第２の絶縁膜を介して制御ゲート線を形成する工程と、前記複数の平行する溝を第３の絶縁膜で埋め込んで表面を平坦化面を形成する工程と、前記複数の半導体柱の頂部に夫々残存する前記導電層をビット線方向に接続して、前記平坦化面上に前記複数のビット線を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、柱状のチャネルを採用しているため、微細化・大容量化してもスケーリングされるのはチャネル断面積であってチャネル長ではない。これは微細化をすればするほど短チャネル効果耐性が向上することを意味しており、高密度化と短チャネル効果というトレードオフを根本から解決できる。
【００１２】
浮遊ゲートと制御ゲートをチャネルから見て並列に配置することで、これらを積層した場合と比べると作製が極めて容易となる。さらに、読み出しを、ＭＯＳ構造の表面チャネル抵抗では無く、ダイオードの抵抗変化で行うため、多数のセルを１本のワード線に接続しても、読み出しが困難になることが無い。
【００１３】
以上のように、本発明によれば、短チャネル効果を効果的に抑制しながら、作製が容易で、大容量化も可能な半導体不揮発性記憶装置を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、ｐ型半導体の構成要素をｎ型半導体に代え、かつ、ｎ型半導体の構成要素をｐ型半導体に代えてもよい。
【００１５】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったメモリセルアレイの平面図であり、図２は、図１におけるＡ−Ａ´線に沿った断面図である。第１の実施形態では、半導体基板として、ｐ型シリコン基板が使用されている。
【００１６】
ｐ型シリコン基板１上に、格子状の溝により分離されたチャネル領域となる複数の柱状のシリコン層（半導体柱）２（２ａ〜２ｃ）が形成され、さらに、ドレインとなるメタル層（第２の導電領域）３（３ａ〜３ｃ）上にコンタクト層４（４ａ〜４ｃ）が形成されており、ビット線９（９ａ〜９ｅ）と接続されている。ビット線９は複数のビットセル列と接続されており、アレーの両端でビット線コンタクト１０（１０ａ〜１０ｅ）接続されている。
【００１７】
メタル層３とチャネル領域２とは、ショットキー接触しており、このため、メタル層３は、ＮＩＳｉやＣｏＳｉ等の、いわゆるミッドギャップ金属（チャネル領域と接触したときに、そのフェルミレベルがチャネル領域を構成する半導体のバンドギャップの中央付近となる金属）が使用される。
【００１８】
柱状シリコン層２の底面には、共通ソースとなる第１のｎ＋型不純物領域（第１の導電領域）６（６ａ〜６ｆ）が形成されているが、これは同じワード線６につながるセルと電気的に接続されており、さらにそれぞれのワード線ごとに独立したワード線コンタクト７（７ａ〜７ｆ）に接続されている。
【００１９】
さらに、ワード線の上部には、ｎ＋型シリコン又はメタルからなるコントロールゲート５（５ａ〜５ｆ）（第３の導電領域）がセル列を挟み込むように形成されており、さらにそれぞれのワード線に対応して独立したコントロールゲートコンタクト８（８ａ〜８ｅ）と接続されている。
【００２０】
柱状シリコン層２とメタル層３の間には、第１の絶縁膜１１（１１ａ〜１１ｃ）を介して、導電体で構成されたフローティングゲート（第４の導電領域）１２（１２ａ〜１２ｃ）が形成されている。また、各柱状シリコン層の間には、第２の絶縁膜１３（１３ａ〜１３ｄ）が埋め込まれている。
【００２１】
本実施形態では、フローティングゲートの断面を円としているが、円に限られるものではなく、四角であっても良い。また、フローティングゲートの位置は、全体がシリコン柱２若しくはメタル層３の内部にあり、フローティングゲートの下端がコントロールゲート５の上端より上で、かつ前記下端が少なくともシリコン柱の中に存在していなくてはならない。
【００２２】
さらに、柱状シリコン層２は、動作時完全空乏化していなければならない。そのようにするには、チャネル領域２の幅Ｗをコントロールゲート５の高さＨの１／２以下にすればよい。より具体的には、実用的な範囲としてＷを１５ｎｍ以下にすればよい。
【００２３】
本実施例では、フローティングゲート１２中の電荷を、情報”０”または”１”として用いる。勿論、”０”、”１”の２値だけでなく、さらに多値の情報を利用しても良い。また、ワード線６とコントロールゲート５は互い違いにコンタクトが形成されているが、これは電圧降下を小さくするための工夫であり、必ずしもこのようにする必要はない。
【００２４】
本実施形態における情報の読み出し・書き込み・消去動作は次のように行われる。
【００２５】
（読み出し）
例えば、フローティングゲート１２ｂを有するセルを読み出したい場合、コントロールゲート５ｂ及び５ｃに正のバイアスを印加する。すると、チャネル層２ｂ（及び同じ列のチャネル）にｎ型反転層が生じる。同時に他のコントロールゲートには負のバイアスをかけ、チャネル中に蓄積層を生じさせておく。このとき、２ａ及び２ｃの列には反転層が生じないようなバイアス条件を選ぶようにする。
【００２６】
次に、すべてのソース電極を接地し、ビット線９ｂに負のバイアスを印加すると、１２ｂを有するチャネルのみが順バイアス状態のショットキーダイオードとなる。このとき、このショットキーダイオードの電流電圧特性はフローティングゲート中の電荷に極めて大きな影響を受ける。すなわち、フローティングゲート中に正の電荷が蓄えられている場合には、大きな電流が流れ、負の電荷が蓄えられている場合には極わずかな電流しか流れない。したがって電流の大小を情報として読み出すことができる。
【００２７】
上記の動作を図３を参照してより詳細に説明する。図３（ａ）に示すように、フローティングゲート（電荷蓄積領域）中に電荷が存在すると，その周りのポテンシャルを変調する。図のような金属と半導体（この場合ｎ型半導体）で構成されたショットキーダイオードの場合，電荷蓄積領域中に存在する電荷の正負によって図３（ｂ）、（ｃ）のようなポテンシャルになる。図３（ｂ）は、電荷蓄積領域中に存在する電荷が負の場合、図３（ｃ）は正の場合を示す。ショットキーダイオードを流れる電流はポテンシャルの形状に大きな影響を受けるため，同じ負バイアスを両端にかけたとしても，流れる電流量はきわめて大きく変化する．図３（ｂ）の場合，負電荷が存在するので電流は流れにくくなり，図３（ｃ）のように正電荷が存在する場合には流れ易くなる。
【００２８】
（書き込み）
読み出しと同様のバイアス条件において、ビット線９ｂに大きな負のバイアスを印加すると、１２ｂを有するチャネルは金属電極（ドレイン）近傍に大きな電界がかかった表面電荷型トランジスタとなる。このとき、インパクトイオン化によって、高いエネルギーを持った電子がフローティングゲート周辺で発生し、それが絶縁膜をトンネルしてフローティングゲートに注入される。
【００２９】
（消去）
本実施例ではブロック全体を一括消去する。全コントロールゲートに正バイアスを印加して全セルにｎ型反転層を形成し、ソース電極に負バイアス、ドレイン電極に正バイアスを印加するとメタル／半導体接合に大きな電界がかかり、フローティングゲートから負電荷が引き抜かれる。
【００３０】
以上のように、本発明では、接合付近の電位によってその電流電圧特性に大きな差が生まれる２端子素子であれば自由に組み合わせて使うことができる。
【００３１】
すなわち、図４に示すように、ショットキーダイオードの代わりに、ｐｉｎ(ｎｉｐ)ダイオードや、ｐｎｐ（ｎｐｎ）ダイオードを用いることもできる。即ち、図４において２１をｐ型半導体、２２をｉ型半導体、２３をｎ型半導体とすれば、ｐｉｎダイオードとなり、２１をｐ型半導体、２２をｎ型半導体、２３をｐ型半導体とすれば、ｐｎｐダイオードとなる。
【００３２】
また、フローティングゲートの位置は、ｐｉｎダイオードの場合、フローティングゲート全体がｐｉｎ層の内部にあり、フローティングゲートの下端がコントロールゲート５の上端より上で、かつ前記下端が少なくともｎ層２３の中に存在していなくてはならない。ｐｎｐダイオードの場合は、フローティングゲート全体がｐｎｐ層の内部にあり、フローティングゲートの下端がコントロールゲート５の上端より上で、かつ前記下端が少なくともｎ層２２の中に存在していなくてはならない。
【００３３】
また、ワード線６はｎ＋層を用いて構成されているが、これを金属で作ることもできる。その場合、コントロールゲートのバイアスによってｎ型・ｐ型どちらに対してもワード線と電気的に接続することが可能になるため、上とは異なる消去の仕組を用いることができる。すなわち、
（消去の変形例）
全コントロールゲートに負バイアスを印加して全セルにｐ型蓄積層を形成し、ソース電極に負バイアス、ドレイン電極に正バイアスを印加するとメタル／半導体接合に大きな電界がかかり、フローティングゲートから負電荷が引き抜かれる。
【００３４】
（第１の実施形態の製造方法）
次に、図２に示した不揮発性半導体記憶装置の製造方法を、図５〜１２を参照して説明する。まず，図５に示すように、Ｓｉ基板１上に酸化シリコン被膜１１で覆われたナノシリコン粒子１２を分散させ，さらにＳｉをエピタキシャル成長させて埋め込んだ後，Ｎｉ等をスパッタし加熱処理をすることでショットキー電極となるＮｉＳｉ膜３を形成する．さらにプラズマＣＶＤ等でマスク材となる窒化シリコン膜１００を形成する．次いで，公知のパターニング技術により，ビット線と平行な方向に上記堆積構造を加工し，さらに，酸化シリコン１０１で埋め込んだ後，ＣＭＰなどを用いて平坦化する。
【００３５】
さらに図６に示すように、公知のパターニング技術によりワード線と平行な方向に前記構造をパターニングして，ビットセルとなる柱状構造（断面の一辺が数１０ｎｍ）を形成した後，イオンインプランテーション等によってワード線となるｎ＋領域６を形成する。
【００３６】
次いで，図７に示すように、絶縁膜１３を低圧ＣＶＤ法等によって堆積し，さらにコントロールゲートとなるＰ（リン）ドープポリシリコン膜５を堆積した後，ＣＭＰなどを用いて平坦化する。
【００３７】
次いで，図８に示すように、Ｐドープポリシリコン膜５を公知の異方性エッチング等によって所望の深さまで加工し，さらに不要部分とパッド部分を公知のパターニング技術によってパターニングする事で，コントロールゲート５が形成される。
【００３８】
次いで，図９に示すように、絶縁膜１３´によって前記構造を埋め込み，ＣＭＰ等によって上部を平坦化する。次いで，図１０に示すように、公知のパターニング技術によって，各セルのショットキー電極３，コントロールゲート５，ワード線６に対してコンタクトホールを空け，タングステンなどの電極材を埋め込んでコンタクト４等を形成する。さらに上面にアルミなどをスパッタしパターニングすることで、コンタクト４と接続するビット線９を形成すると，図１１のような構造を容易に作成することができる．
（第２の実施形態）
電荷を蓄積するフローティングゲートは必ずしも上述のような形状をしている必要は無い。図１２は球状のフローティングゲートの代わりに（Ｏ）ＮＯ膜のナイトライドを電荷蓄積層として使用した例である。第１の実施形態に比べて作製がさらに容易になる。
【００３９】
より詳細には、図１２において３１（３１ａ〜３１ｃ）はｎ+型シリコン層（ドレイン領域）３２、（３２ａ〜３２ｃ）はシリコン酸化膜、３３（３３ａ〜３３ｃ）はシリコン窒化膜であり、他は第１の実施形態と同様である。特記すれば、１はｐ型シリコン基板、２はｐ型シリコン柱（チャネル領域）、６はｎ+型シリコン層（ソース領域）である。即ち、第３の実施形態は、ＳＯＮＯＳ型の不揮発性半導体記憶装置において、ポリゲート（５に相当）とメモリナイトライド（３２に相当）を積み上げ型から並置型に変えたものということができる。なお、窒化膜３３、酸化膜３２は、図１２のようにシリコン柱２の対向する側面に設けても良いし、シリコン柱２を取り囲むように形成してもよい。
【００４０】
図１２においては、シリコン窒化膜３２の上端をドレイン領域３１の下端に揃えているが、これに限るものではなく、シリコン窒化膜３２の下端がチャネル領域と少なくとも重なる部分があればよい。
【００４１】
（変形例）
前記各実施例中では，セルは単結晶シリコンを用いているが，本発明の動作においては，フローティングゲート中の電荷によって，ダイオード特性の変調が確認できればよいため，多結晶シリコンやアモルファスシリコンなどもセルに適用できる。そのような場合には，図１３に示したようにセルを積層した構造も実施可能である。このようにすることで，プロセスの最小加工寸法を変えることなく単位面積あたりの情報量を飛躍的に増加させることができる。さらに，図１３に示したようなレイヤ（Layer）デコード回路１１１を用いれば，面積の増加も最小限に抑えながら，各レイヤ（Layer）選択線１１２で選択したレイヤのワード線（ＷＬ）のみに外部端子を電気的に接続できる．尚，本Layerデコード回路１１１を用いる場合には，Layer1のみを単結晶シリコン上に作製し，デコード回路１１１内の選択用トランジスタはLayer1に作製すると，選択時の電圧降下や抵抗のばらつきを最小限に抑えられて都合がよい．
以上実施形態を通じて説明したように、本発明によれば、高密度の不揮発性半導体記憶装置を容易に製作することができる。なお、本発明は上記実施形態に限られるものではなく、発明の主旨を逸脱しない範囲で種々変更して実施することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態の不揮発性半導体記憶装置の摸式的平面図。
【図２】第１の実施形態の不揮発性半導体記憶装置の摸式的断面図。
【図３】第１の実施形態の動作原理を説明するための図で、（ａ）は模式的な構成図、（ｂ）（ｃ）は、上記構成におけるエネルギーバンド図で電流の流れ難さ、あるいは易さを示した図。
【図４】第１の実施形態の変形例に係る不揮発性半導体記憶装置の摸式的断面図。
【図５】第１の実施形態の半導体記憶装置の製造工程を説明するための図で、（ｂ）は平面図、（ａ）は（ｂ）のＡ−Ａ´線に沿った断面図。
【図６】図５に続く工程を説明するための図で、（ｂ）は平面図、（ａ）は（ｂ）のＡ−Ａ´線に沿った断面図。
【図７】図６に続く工程を説明するための断面図。
【図８】図７に続く工程を説明するための図で、（ｂ）は平面図、（ａ）は（ｂ）のＡ−Ａ´線に沿った断面図。
【図９】図８に続く工程を説明するための断面図。
【図１０】図９に続く工程を説明するための図で、（ｂ）は平面図、（ａ）は（ｂ）のＡ−Ａ´線に沿った断面図。
【図１１】図１０に続く工程を説明するための図で、（ｂ）は平面図、（ａ）は（ｂ）のＡ−Ａ´線に沿った断面図。
【図１２】第２の実施形態の不揮発性半導体記憶装置の摸式的断面図。
【図１３】本発明の半導体記憶装置を多層に形成した場合の摸式的な構成図。
【符号の説明】
【００４３】
１…シリコン基板
２…シリコン柱（チャネル領域）
３…ドレイン領域（メタル領域）（第２の導電領域）
４…ドレインコンタクト
５…コントロールゲート（第１の導電領域）
６…ソース領域（ワード線）（第３の導電領域）
７…ワード線コンタクト
８…コントロールゲート線コンタクト
９…ビット線
１０…ビット線コンタクト
１１…絶縁膜
１２…フローティングゲート（第４の導電領域）
１３…層間絶縁膜
２１…ｐ型領域
２２…ｉ型領域（またはｎ型領域）
２３…ｎ型領域（またはｐ型領域）
３１…ｎ型ドレイン領域（第２の導電領域）
３２…シリコン酸化膜
３３、１００…シリコン窒化膜
１１１…レイヤデコード回路
１１２…レイヤ選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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