(57)【特許請求の範囲】
【請求項１】
異なるフォーマットの映像信号を処理する画像処理装置において、
入力された前記映像信号をメモリに記録する記録手段と、
前記メモリに記録された前記映像信号を所定の数毎に同時に読み出す読み出し手段と、
前記読み出し手段が前記メモリから読み出した複数の前記映像信号に所定の演算を施して、所定の位置に対応する映像信号を補間する補間手段と、
入力された映像信号のフォーマットに対応して、前記読み出し手段および前記補間手段の動作周波数および動作回数を制御する制御手段と
を含むことを特徴とする画像処理装置。
【請求項２】
前記制御手段は、第１のフォーマットの映像信号が入力された場合、第２のフォーマットの映像信号が入力された場合に対して、前記読み出し手段および前記補間手段の前記動作周波数および前記動作回数を４倍に変更する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記補間手段は、前記制御手段からの制御に基づき、前記第１のフォーマットの映像信号が入力された場合、１６個の前記映像信号に所定の演算を施して所定の位置に対応する映像信号を補間し、前記第２のフォーマットの映像信号が入力された場合、４個の前記映像信号に所定の演算を施して所定の位置に対応する映像信号を補間する
ことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記第１のフォーマットの映像信号に対してフィールド・フレーム変換を施し、かつ、垂直方向の画素数を２倍にする変換手段を
さらに含むことを特徴とする請求項２に記載の画像処理装置。
【請求項５】
前記第１のフォーマットは、ＳＤフォーマットであり、
前記第２のフォーマットは、ＨＤフォーマットである
ことを特徴とする請求項２に記載の画像処理装置。
【請求項６】
異なるフォーマットの映像信号を処理する画像処理装置の画像処理方法において、
入力された前記映像信号をメモリに記録する記録ステップと、
前記メモリに記録された前記映像信号を所定の数毎に同時に読み出す読み出しステップと、
前記読み出しステップの処理で前記メモリから読み出された複数の前記映像信号に所定の演算を施して、所定の位置に対応する映像信号を補間する補間ステップと、
入力された映像信号のフォーマットに対応して、前記読み出しステップの処理および前記補間ステップの処理の動作周波数および動作回数を制御する制御ステップと
を含むことを特徴とする画像処理方法。
【請求項７】
異なるフォーマットの映像信号を処理する画像処理用のプログラムであって、
入力された前記映像信号をメモリに記録する記録ステップと、
前記メモリに記録された前記映像信号を所定の数毎に同時に読み出す読み出しステップと、
前記読み出しステップの処理で前記メモリから読み出された複数の前記映像信号に所定の演算を施して、所定の位置に対応する映像信号を補間する補間ステップと、
入力された映像信号のフォーマットに対応して、前記読み出しステップの処理および前記補間ステップの処理の動作周波数および動作回数を制御する制御ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置および方法、並びに記録媒体に関し、例えば、画像の形状を任意に変形して表示させる場合に用いて好適な画像処理装置および方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
ディジタルストレージ(Digital Strage)の出現は、テレビジョン番組の制作手法の技術的進歩に大きく貢献している。ディジタルストレージのうちのDRAM(Dinamic Random Access Memory)は、その記録容量が１本の走査線、１枚のフィールドの画像、１枚のフレームの画像、さらには一連の複数の画像を記録できるように徐々に増加されてきた。また、その製造コスト、回路規模、消費電力等を考慮した場合においても、経済的に実用可能なものである。
【０００３】
DRAMのようなディジタルストレージの適用例としては、テレビジョン番組の制作時などにおいて画像を任意の形状に変形したり、移動させる際に用いる、いわゆるDME(Digital Multi Effects)が挙げられる。
【０００４】
ところで、従来のＨＤ(High Definition)フォーマットの映像信号を処理する従来のDME等が補間処理を実行する場合、補間する位置の周囲の４画素にそれぞれ対応する映像信号を用いて補間する位置の映像信号を演算する、いわゆる、４点補間処理が行われる。また、ＳＤ(Standerd Definition)フォーマットの映像信号を処理する従来のDME等が補間処理を実行する場合、フィールド・フレーム変換を施した後、さらに水平走査線を２倍にした状態で、補間する位置の近傍の１６画素にそれぞれ対応する映像信号を用いて補間する位置の映像信号を演算する、いわゆる、１６点補間処理が行われる。ここで、仮に、ＳＤフォーマットの映像信号に、４点補間を施したとすれば、その補間された映像信号は、１６点補間を施した場合に比較して劣るものとなってしまう。
【０００５】
【発明が解決しようとする課題】
したがって、ＨＤフォーマットの映像信号とＳＤフォーマットの映像信号を処理できるDMEを実現する場合、ＨＤフォーマットの映像信号に対しては、４点補間を実行することができ、かつ、ＳＤフォーマットの映像信号に対しては、１６点補間を実行することができれば望ましいが、そのようなDMEは実現されていない課題があった。
【０００６】
本発明はこのような状況に鑑みてなされたものであり、ＨＤフォーマットの映像信号に対しては、４点補間処理を実行することができ、かつ、ＳＤフォーマットの映像信号に対しては、１６点補間処理を実行することができるようにすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明の画像処理装置は、入力された映像信号をメモリに記録する記録手段と、メモリに記録された映像信号を所定の数毎に同時に読み出す読み出し手段と、読み出し手段がメモリから読み出した複数の映像信号に所定の演算を施して、所定の位置に対応する映像信号を補間する補間手段と、入力された映像信号のフォーマットに対応して、読み出し手段および補間手段の動作周波数および動作回数を制御する制御手段とを含むことを特徴とする。
【０００８】
前記制御手段には、第１のフォーマットの映像信号が入力された場合、第２のフォーマットの映像信号が入力された場合に対して、読み出し手段および補間手段の動作周波数および前記動作回数を４倍に変更させるようにすることができる。
【０００９】
前記補間手段には、制御手段からの制御に基づき、第１のフォーマットの映像信号が入力された場合、１６個の映像信号に所定の演算を施して所定の位置に対応する映像信号を補間させ、第２のフォーマットの映像信号が入力された場合、４個の映像信号に所定の演算を施して所定の位置に対応する映像信号を補間させるようにすることができる。
【００１０】
本発明の画像処理装置は、第１のフォーマットの映像信号に対してフィールド・フレーム変換を施し、かつ、垂直方向の画素数を２倍にする変換手段をさらに含むことができる。
【００１１】
本発明の画像処理方法は、入力された映像信号をメモリに記録する記録ステップと、メモリに記録された映像信号を所定の数毎に同時に読み出す読み出しステップと、読み出しステップの処理でメモリから読み出された複数の映像信号に所定の演算を施して、所定の位置に対応する映像信号を補間する補間ステップと、入力された映像信号のフォーマットに対応して、読み出しステップの処理および補間ステップの処理の動作周波数および動作回数を制御する制御ステップとを含むことを特徴とする。
【００１２】
本発明の記録媒体のプログラムは、入力された映像信号をメモリに記録する記録ステップと、メモリに記録された映像信号を所定の数毎に同時に読み出す読み出しステップと、読み出しステップの処理でメモリから読み出された複数の映像信号に所定の演算を施して、所定の位置に対応する映像信号を補間する補間ステップと、入力された映像信号のフォーマットに対応して、読み出しステップの処理および補間ステップの処理の動作周波数および動作回数を制御する制御ステップとを含むことを特徴とする。
【００１３】
本発明の画像処理装置および方法、並びに記録媒体のプログラムにおいて、入力された映像信号がメモリに記録され、メモリに記録された映像信号が所定の数毎に同時に読み出される。また、メモリから読み出された複数の映像信号に所定の演算が施されて、所定の位置に対応する映像信号が補間される。なお、入力された映像信号のフォーマットに対応して、読み出しの処理および補間の処理の動作周波数および動作回数が制御される。
【００１４】
【発明の実施の形態】
本発明を適用した画像合成装置について、図１を参照して説明する。図１は、画像合成装置の構成例を示すブロック図である。この画像合成装置は、例えば、テレビジョン放送番組の制作時などに用いるものであり、変形、移動等のディジタル画像処理を施したビデオ入力Ａの映像と、ビデオ入力Ｂの映像とを合成して出力する。
【００１５】
画像合成装置は、ユーザの操作を検知して対応する操作信号を制御回路２に出力するレバーアーム１、ドライブ５を制御して磁気ディスク６（フロッピディスクを含む）、光ディスク７（CD-ROM(Compact Disc-Read Only Memory)、DVD(Digital Versatile Disc)を含む）、光磁気ディスク８（ＭＤ(Mini Disc)を含む）、または半導体メモリ９に記憶されている制御用プログラムを読み出させ、読み出させた制御用プログラム、レバーアーム１からの操作信号等に基づいて画像合成装置の全体を制御する制御回路２、ビデオ入力Ａに対してデジタル画像処理を施して合成回路４に出力するDME３、および、ビデオ入力Ｂの映像にデジタル画像処理が施されたビデオ入力Ａの映像を重畳して後段に出力する合成回路４から構成される。
【００１６】
次に、画像合成装置の動作について説明する。ビデオ入力Ａの映像は、レバーアーム１に対するユーザの操作に対応するデジタル画像処理がDME３によって施され、合成回路４によってビデオ入力Ｂの映像に重畳されて出力される。
【００１７】
図２は、DME３の構成例を示している。DME３に入力されるビデオ入力Ａは、４：２：２：４（Ｙ／Ｕ／Ｖ／Ｋ）のＨＤフォーマット（例えば、１０８０ｉ×１９２０）の映像信号（３０ビット幅）、すなわち、１０ビット幅の輝度信号Ｙ、それぞれ５ビット幅の色差信号Ｕ，Ｖ、および１０ビット幅のキー信号Ｋから構成される映像信号を想定している。なお、ビデオ入力Ａとしては、ＨＤ(High Definition)フォーマットの映像信号の他、ＳＤ(Standerd Definition)フォーマットの映像信号（例えば、４８０ｉ×７２０）や、他のフォーマットの映像信号を入力することが可能である。
【００１８】
なお、図２においては、輝度信号Ｙを信号Ｙと表示し、それぞれ５ビット幅の色差信号Ｕ，Ｖを統合して１０ビット幅のＣ信号と表示し、キー信号ＫをＫ信号と表示している。
【００１９】
DME３のホリゾンタルデフォーカスフィルタ（以下、HDFF(Horizontal Defocus Filter)と記述する）１１は、水平走査の順序で入力される輝度信号Ｙに１次元ローパスフィルタ処理を施すＨフィルタ１２、水平走査の順序で入力されるキー信号Ｋに１次元ローパスフィルタ処理を施すＨフィルタ１３、および、水平走査の順序で入力される色差信号Ｕ，Ｖをそれぞれ補間した後（詳細は図３乃至図６を参照して後述する）、１次元ローパスフィルタ処理を施すＨフィルタ１４によって構成される。したがって、HDFF１１の後段のスキャンコンバータ１５には、４：４：４：４の映像信号（４０ビット幅）が供給される。
【００２０】
スキャンコンバータ１５は、HDFF１１から水平走査の順序で入力される映像信号を保持し、保持した映像信号を垂直方向に走査して、すなわち、走査方向を水平方向から垂直方向に変換して、バーティカルデフォーカスフィルタ（以下、VDFF(Vertical Defocus Filter)と記述する）１６に出力する。
【００２１】
また、スキャンコンバータ１５は、VDFF１６から垂直走査の順序で戻される映像信号（４０ビット幅）のうちの色差信号Ｕ，Ｖのビット幅を削減してバッファ２０に出力する。
【００２２】
さらに、スキャンコンバータ１５は、VDFF１６から戻される映像信号がＳＤフォーマットである場合、そのフィールド画像をフレーム画像に変換、補間してバッファ２０に出力する。なお、VDFF１６から入力される映像信号がＨＤフォーマットである場合、フィールド画像の状態でバッファ２０に出力する。
【００２３】
VDFF１６は、垂直走査の順序で入力される輝度信号Ｙに１次元ローパスフィルタ処理を施すＶフィルタ１７、垂直走査の順序で入力されるキー信号Ｋに１次元ローパスフィルタ処理を施すＶフィルタ１８、および、垂直走査の順序で入力される色差信号Ｕ，Ｖに１次元ローパスフィルタ処理を施すＶフィルタ１９から構成される。VDFF１６は、垂直方向の１次元ローパスフィルタ処理を施した４：４：４：４の映像信号（４０ビット幅）をスキャンコンバータ１５に戻す。
【００２４】
バッファ２０は、ZBT SRAM(Zero Bus Turnaround Static Random Access Memory)より成り、スキャンコンバータ１５から供給される映像信号を、アドレスジェネレータ２１から供給されるライトアドレス(write adrs)に従って書き込み、また、アドレスジェネレータ２１から供給されるリードアドレス(read adrs)に従って４画素単位で読み出し、補間回路２２に出力する。
【００２５】
補間回路２２は、バッファ２０から４画素単位で入力される映像信号を用い、当該４画素の内側の所定の位置に対応する映像信号を補間して合成回路４に出力する。
【００２６】
なお、アドレスジェネレータ１５および補間回路２２は、FPGA(Field Programmable Gate Array)によって構成するようにしてもよい。
【００２７】
次に、HDFF１１に入力される４：２：２：４の映像信号のうちの色差信号Ｕ，ＶをＨフィルタ１４によってそれぞれ補間し、４：４：４：４の映像信号に変換する処理について、図３乃至図６を参照して説明する。なお、以下の説明においては、キー信号Ｋに関する表記を省略して、４：２：２（Ｙ／Ｕ／Ｖ）の映像信号、または４：４：４の映像信号とも記述する。
【００２８】
図３は、色差信号Ｕ，Ｖを補間する処理の概念を示している。
【００２９】
図３（Ａ）は、水平走査の順序でHDFF１１に入力される映像信号を示している。すなわち、HDFF１１には、ある画素（第０番の画素）に対応する輝度信号Ｙ0と、第０番の画素に対応する色差信号Ｕ0が同時に入力される。次のクロックにおいて、第０番の右隣に位置する第０．５番の画素に対応する輝度信号Ｙ0.5と、第０番の画素に対応する色差信号Ｖ0が同時に入力される。次のクロックにおいて、第０．５番の右隣に位置する第１番の画素に対応する輝度信号Ｙ1と、第１番の画素に対応する色差信号Ｕ1が同時に入力される。以下同様に、第Ｎ番の画素に対応する輝度信号ＹNと、第Ｎ番の画素に対応する色差信号ＵNが同時に入力され、次のクロックにおいて、第Ｎ番の右隣に位置する第（Ｎ＋０．５）番の画素に対応する輝度信号ＹN+0.5と、第Ｎ番の画素に対応する色差信号ＶNが同時に入力される。
【００３０】
図３（Ａ）に示したように、第Ｎ番の画素に対応する輝度信号ＹNと色差信号ＵN，ＶNが同時に入力されることはなく、また、第（Ｎ＋０．５）番の画素に対応する色差信号ＵN+0.5，ＶN+0.5は存在しない。そこで、輝度信号ＹNと色差信号ＵN，ＶNとの入力タイミングを揃え、かつ、輝度信号と色差信号の空間周波数を統一するために第（Ｎ＋０．５）番の画素に対応する色差信号ＵN+0.5，ＶN+0.5を補間する。
【００３１】
第（Ｎ＋０．５）番の画素に対応する色差信号ＵN+0.5を補間する場合、図３（Ｂ）に示すように、左右に隣接する画素の色差信号、すなわち、第（Ｎ−１）番の画素に対応する色差信号ＵN-1、第Ｎ番の画素に対応する色差信号ＵN、第（Ｎ＋１）番の画素に対応する色差信号ＵN+1、および第（Ｎ＋２）番の画素に対応する色差信号ＵN+2を用いて補間する。
【００３２】
同様に、第（Ｎ＋０．５）番の画素に対応する色差信号ＶN+0.5を補間する場合、図３（Ｃ）に示すように、左右に隣接する画素の色差信号、すなわち、第（Ｎ−１）番の画素に対応する色差信号ＶN-1、第Ｎ番の画素に対応する色差信号ＶN、第（Ｎ＋１）番の画素に対応する色差信号ＶN+1、および第（Ｎ＋２）番の画素に対応する色差信号ＶN+2を用いて補間する。
【００３３】
次に、図４は、Ｈフィルタ１４の色差信号Ｕ，Ｖを補間する処理に関わる部分の構成例を示している。
【００３４】
セレクタ３１は、全段から順次入力される色差信号Ｕ，Ｖをクロックに同期して遅延回路（Ｄ）３２および４点補間回路４０に出力する。遅延回路３２乃至３７，４２は、前段から入力される色差信号を１クロック周期だけ遅延して出力する。また、遅延回路３３，３５，３７は、１クロック周期だけ遅延した色差信号を４点補間回路４０にも出力する。
【００３５】
セレクタ３９は、Ｄフリップフロップ４１からの制御信号Ｓが０である場合、自己のＤＡ端子に入力される遅延回路３８の出力をＱＡ端子から遅延回路４２に出力し、かつ、自己のＤＢ端子に入力される４点補間回路４０の出力をＱＢ端子から出力する。反対に、Ｄフリップフロップ４１からの制御信号Ｓが１である場合、自己のＤＡ端子に入力される遅延回路３８の出力をＱＢ端子から出力し、かつ、自己のＤＢ端子に入力される４点補間回路４０の出力をＱＡ端子から遅延回路４２に出力する。なお、セレクタ３９からは、図３（Ｄ）に示すように、色差信号ＵNと色差信号ＶN-0.5が同時に出力される。
【００３６】
４点補間回路４０は、次式を用いて４クロック周期を要するパイプライン処理によって色差信号を補間する。
補間される色差信号の値
＝（ｔ0＊Ｃ0＋ｔ1＊Ｃ1＋ｔ2＊Ｃ2＋ｔ3＊Ｃ3）／（Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3）
【００３７】
ここで、ｔ0とは、遅延回路３７から入力される第（Ｎ−１）番の画素に対応する色差信号ＵN-1（またはＶN-1）の値であり、ｔ1とは、遅延回路３５から入力される第Ｎ番の画素に対応する色差信号ＵN（またはＶN）の値であり、ｔ2とは、遅延回路３３から入力される第（Ｎ＋１）番の画素に対応する色差信号ＵN+1（またはＶN+1）の値であり、ｔ3とは、セレクタ３１から入力される第（Ｎ＋２）番の画素に対応する色差信号ＵN+2（またはＶN+2）の値である。ここで、補間係数Ｃ0乃至Ｃ4は、それぞれ、−１６３，１１８７，１１８７，−１６３とする。
【００３８】
Ｄフリップフロップ４１は、クロック毎に制御信号Ｓとして０と１を交互にセレクタ３９に出力する。
【００３９】
図５は、４点補間回路４０の構成例を示している。４点補間回路４０は、乗算器５１乃至５４、および加算器５５乃至５７より構成される。
【００４０】
乗算器５１は、セレクタ３１から入力される第（Ｎ−１）番の画素に対応する色差信号ＵN-1（またはＶN-1）の値ｔ0に補間係数Ｃ0を乗算した乗算値ｔ0＊Ｃ0を加算器５５に出力する。乗算器５２は、遅延回路３３から入力される第Ｎ番の画素に対応する色差信号ＵN（またはＶN）の値ｔ1に補間係数Ｃ1を乗算した乗算値ｔ1＊Ｃ1を加算器５５に出力する。乗算器５３は、遅延回路３５から入力される第（Ｎ＋１）番の画素に対応する色差信号ＵN+1（またはＶN+1）の値ｔ2に補間係数Ｃ2を乗算した乗算値ｔ2＊Ｃ2を算器５６に出力する。乗算器５４は、遅延回路３７から入力される第（Ｎ＋２）番の画素に対応する色差信号ＵN+2（またはＶN+2）の値ｔ3に補間係数Ｃ3を乗算した乗算値ｔ3＊Ｃ3を算器５６に出力する。
【００４１】
加算器５５は、乗算器５１からの乗算値ｔ0＊Ｃ0と、乗算器５２からの乗算値ｔ1＊Ｃ1を加算し、加算値ｔ0＊Ｃ0＋ｔ1＊Ｃ1を加算器５７に出力する。加算器５６は、乗算器５３からの乗算値ｔ2＊Ｃ2と、乗算器５４からの乗算値ｔ3＊Ｃ3を加算し、加算値ｔ2＊Ｃ2＋ｔ3＊Ｃ3を加算器５７に出力する。加算器５７は、加算器５５からの加算値ｔ0＊Ｃ0＋ｔ1＊Ｃ1と、加算器５６からの加算値ｔ2＊Ｃ2＋ｔ3＊Ｃ3を加算し、補間係数Ｃ0乃至Ｃ3の総和値で除算し、第（Ｎ＋０．５）番の画素に対応する色差信号ＵN+0.5（またはＶN+0.5）の値として出力する。
【００４２】
次に、色差信号Ｕ，Ｖを補間する処理に関わる当該機能ブロックの動作について説明する。
【００４３】
例えば図４に示すように、クロックタイミングｔ０において、セレクタ３１、遅延回路３２乃至遅延回路３８が、それぞれ、色差信号Ｖ4，Ｕ4，Ｖ3，Ｕ3，Ｖ2，Ｕ2，Ｖ1，Ｕ1を後段に出力した場合、その後の４クロック周期を要して４点補間回路４０により、色差信号Ｖ2.5が補間される。従って、クロックタイミングｔ４において、セレクタ３９のＤＡ端子には遅延回路３８から色差信号Ｕ3が入力され、ＤＢ端子には４点補間回路４０で補間された色差信号Ｖ2.5が入力される。
【００４４】
このとき、セレクタ３９は、Ｄフリップフロップ４１からの制御信号Ｓ＝０に対応して、ＤＡ端子に入力された色差信号Ｕ3をＱＡ端子から遅延回路４２に出力し、ＤＢ端子に入力された補間された色差信号Ｖ2.5をＱＢ端子から出力する。なお、それと同期して遅延回路４２からは、１クロック前に補間されて遅延されていた色差信号Ｕ2.5が出力される。したがって、Ｈフィルタ１４からは、図３（Ｅ）に示すように、第（Ｎ＋０．５）番の画素に対応する色差信号ＵN+0.5と色差信号ＶN+0.5が同時に出力されることになる。
【００４５】
以上のように、HDFF１１においては、４：２：２の映像信号の高周波成分を除去し、かつ、色差信号を補間して４：４：４の映像信号に変換するので、各画素に対し、輝度信号Ｙと色差信号Ｕ，Ｖを同じ空間周波数で扱うことが可能となる。これにより、例えば、映像の色操作に関する処理として、色付きスポットライト処理や色変化付きトレイル処理等を施すことが可能となる。
【００４６】
次に、図６は、HDFF１１から水平走査の順序で入力される４：４：４の映像信号の走査方向を水平方向から垂直方向に変換するスキャンコンバータ１５の構成例を示している。スキャンコンバータ１５は、FPGAなどよりなるスキャンコンバートＩＣ６１、およびSRAM(Synchronous Dynamic Random Access Memory)６４−１，６４−２から構成される。
【００４７】
スキャンコンバートＩＣ６１のＶスキャンジェネレータ６２は、外部から供給されるREF信号が示す水平走査タイミングに基づき、対応する垂直走査タイミングを示す信号を発生してSDRAMコントローラ６３およびSRAMコントローラ６６に出力する。
【００４８】
SDRAMコントローラ６３は、HDFF１１から入力される４：４：４：４の映像信号をフィールド単位で切り替えてSDRAM６４−１，６４−２に記録する。SDRAMコントローラ６３はまた、SDRAM６４−１，６４−２に記録した映像信号を所定順序（後述）で読み出してSRAM(Static Random Access Memory)６５に出力する。
【００４９】
SRAM６５は、１ブロック当たりの容量が２ビット＊２０４８であり、２０ブロックからなるメモリが４個用いられており、SRAMコントローラ６６の制御に基づき、SDRAMコントローラ６３から入力される映像信号をキャッシュしてVDFF１６に出力する。
【００５０】
コンバータ６７は、VDFF１６から垂直走査の順序で入力される映像信号のうちの色差信号Ｕ，Ｖの情報量を、それぞれ１０ビット幅から８ビット幅に削減する（詳細については図１８を参照して後述する）。コンバータ６７はまた、VDFF１６から入力される映像信号がＳＤフォーマットである場合、そのフィールド画像をフレーム画像に変換する（詳細については図４７を参照して後述する）。
【００５１】
図７は、フィールド単位で走査方向を垂直に変換する処理の大まかな時間推移を示している。なお、同図以降において、バッファ(buffer)ＡはSDRAM６４−１，６４−２のうちの一方に対応し、バッファＢは他方に対応するものとする。
【００５２】
図８は、フィールド単位で記録した映像信号を垂直走査の順序でバースト(burst)転送するSDRAM６４−１，６４−２と、バースト転送された映像信号をキャッシュするSRAM６５との関係を模式的に示している。すなわち、SRAM６５は、SDRAM６４−１，６４−２に記録されている映像信号を垂直方向に走査しながらキャタピラのように画像の左から右に水平方向に移動するかのように動作して、映像信号をキャッシュする。なお、水平走査の順序でSDRAM６４−１，６４−２に入力される単位時間当たりの転送量と、垂直走査の順序でSRAM６５に出力される単位時間当たりの転送量が等しければ、系は安定した動作を保障される。すなわち、SDRAM６４−１，６４−２において、読み出しアドレスが書き込みアドレスを追い越すような事態は発生しない。
【００５３】
なお、SDRAM６４−１，６４−２（以下、SDRAM６４−１，６４−２を個々に区別する必要がない場合、単にSDRAM６４と記述する）は、SDRAMの特性として、複数（例えば、２種類）のバンク(bank)に対して適正な幅のバースト転送(auto pre-charge ４word burst)を交互に実施すると、連続のアクセス(read or write)が保障されている。図９は、そのような特性を利用した２種類のバンクに対する交互バーストでの連続アクセス(write burst)のタイミングの一例を示している。
【００５４】
具体的には、図１０に示すように、SDRAM６４に対して水平走査の順序で書き込まれる映像信号は、８ワード単位で、すなわち、各バンクに対して４ワードずつバースト転送される。また、図１１に示すように、SDRAM６４から垂直走査の順序で読み出される映像信号も、８ワード単位で、すなわち、各バンクから４ワードずつバースト転送される。
【００５５】
ここで、１ワードは、１個の画素に対応する輝度信号Ｙ（１０ビット）、色差信号Ｕ，Ｖ（各１０ビット）、およびキー信号Ｋ（１０ビット）を示す４０ビットの情報量を示している。
【００５６】
このように、８ワード単位（図１１における矩形領域２個分）でSRAM６５にバースト転送してキャッシュした映像信号を、４回の垂直走査に相当する時間だけ遅延させて、SRAM６５から読み出すようにすれば、SRAM６５を最小の容量（図１１の矩形領域２個分、１フィールドの０．４％に相当する容量）とすることができる。
【００５７】
図１２は、SDRAM６４に対する、ＨＤフォーマット（１０８０ｉ×１９２０）の映像信号の２バンク４ワードバーストにおけるアドレスの２次元割り当ての一例を示している。
【００５８】
同図に示すように、書き込み時においては、水平走査に合わせたアドレスに書き込まれるようにバースト先頭アドレスが制御される。この場合、読み出し時には、バーストサイズ幅のバンドとしてアクセスされる。
【００５９】
SDRAM６４に対する書き込みアドレスの生成は、以下の条件を満たす図１３に示すような、上位カウンタ(ROW)および下位カウンタ(COLUMN)から成るカウンタ機構による。
【００６０】
（１）  カウントアップは４ワードバーストを２回に１回で出力するステートマシンによる。後発側のバンクアクセス中に次回のカウントが行われる。
（２）  カウンタのリロードおよび２Ｋアップ(reload and 2K up)は、0x3c0で実施。下位0x3c0回のカウント毎にリロードデータには１ｋがプラスされる。
（３）  上位カウンタの値が５４０に達したとき、１フィールドが終了される。
【００６１】
図１４は、SDRAM６４からの連続読み出しの順序を示している。同図に示すように、４ワードバースト２バンクピンポン(4word burst 2bank pingpong)アクセスを利用して、SRAM６５への書き込み領域を、図１１における矩形領域（４ワード）が５４０個より成る短冊単位(rect(n):n=1,2,・・・,1df)で、かつ、連続して行わなければならない。
【００６２】
SDRAM６４からの読み出しアドレスの生成は、以下の条件を満たす図１５に示すような、上位カウンタ(ROW)および下位カウンタ(COLUMN)から成るカウンタ機構による。
【００６３】
（１）  下位カウンタは毎回リロードされる。リロード値は上位カウンタの値が５４０に達したとき、４ワードカウントアップされる。
（２）  下位カウンタの値が0x3c0となり、且つ、上位カウンタの値が５４０に達したとき終了される。
（３）  上位カウンタのリロードおよび２Ｋアップは、４ワードバーストピンポン毎に実施される。
（４）  上位カウントが５４０に達したとき、１つの短冊単位（４ワード＊５４０ライン）のリロードが終了される。
【００６４】
SDRAM６４から短冊単位で読み出された映像信号は、SRAM６５にキャッシュされた後にアクセスされる。しかしながら、アクセスの順序は一定であり、完全同期であるので、汎用キャッシュのようなアソシエイティブ(associative)構造ではなく、完全同期予測制御となる。
【００６５】
図１６は、SRAM６５を構成する４個のメモリ（２ビット＊２０４８＊２０ブロック）を、それぞれ幅４０ビット（１ワード）＊２０４８のリングとして用いる概念を示している。実際には、図１７（Ａ）に示すように、図１６に示したリングを４本重ねて、幅１６０ビット（４ワード）＊２０４８のキャタピラ（図８（Ｂ））を構成して用いる。
【００６６】
具体的には、図１５に示した順序でSDRAM６４から読み出した矩形領域（４ワード）を、図１７（Ｂ）に示すように、１ワードずつリング０乃至３に順に書き込み、３垂直走査分だけ遅延し、図１７（Ｃ）に示すようにリングの円周方向に読み出す。
【００６７】
以上のような動作により、リアルタイムで映像信号の走査方向を水平方向から垂直方向に変換し、後段のVDFF１６に出力することが可能となる。
【００６８】
VDFF１６に入力された映像信号は、上述したように、垂直方向の１次元ローパスフィルタ処理が施されて、再びスキャンコンバータ１５に入力されてコンバータ６７に供給される。
【００６９】
次に、後段の３６ビット幅のZBT SRAMが８個用いられているバッファ２０に適合させることを目的として、VDFF１６から垂直走査の順序で入力される４：４：４：４の４０ビット幅の映像信号を３６ビット幅の映像信号に変換するコンバータ６７の処理について説明する。
【００７０】
コンバータ６７は、図１８に示すように、VDFF１６から垂直走査の順序で入力される４：４：４：４の４０ビット幅の映像信号（１０ビットの輝度信号Ｙ、１０ビットの色差信号Ｕ、１０ビットの色差信号Ｖ、および１０ビットのキー信号Ｋ）のうち、最終的に空間周波数特性を１／２に戻してしまう色差信号Ｕ，Ｖの値を、例えば、切り捨て演算や四捨五入演算等により、それぞれ８ビットに削減して映像信号（Ｙ／Ｕ／Ｖ／Ｋ）を３６ビット幅に変換し、後段のバッファ２０に出力する。
【００７１】
なお、色差信号Ｕ，Ｖのビット幅の削減は、上述したように、それぞれを８ビット幅とすることに限定するものではなく、例えば、色差信号Ｕを９ビットに削減し、且つ、色差信号Ｖを７ビットに削減するなど、その削減幅を適宜変更するようにしてもよい。
【００７２】
以上説明したように、コンバータ６７においては、映像信号のうちの輝度信号Ｙと、ディジタルビデオエフェクトにおいて重要なキー信号Ｋの情報量を損なうことなく（ビット幅を減少させることなく）、映像信号（Ｙ／Ｕ／Ｖ／Ｋ）のビット幅を後段のバッファ２０（３６ビット幅のZBT SRAM）に適合させることが可能となる。
【００７３】
次に、図１９は、バッファ２０の詳細な構成例を示している。バッファ２０は、同時読み出しが可能な４個のユニットＵ０，Ｕ１，Ｌ０，Ｌ１から成る。ユニットＵ０の構成例を図２０に示す。ユニットＵ０は、SRAM７３−Ｕ０−Ａより成るＡバッファと、SRAM７３−Ｕ０−Ｂより成るＢバッファとでダブルバッファ構成とされている。これにより、ユニットＵ０は、２次元読み出しと同時書き込みが実現されている。同様に、ユニットＵ０乃至Ｌ１のそれぞれもダブルバッファ構成とされており、２次元読み出しと同時書き込みが実現されている。なお、SRAM７３−Ｕ０−Ａ乃至７３−Ｌ１−Ｂを個々に区別する必要がない場合、単にSRAM７３と記述する。
【００７４】
図２１は、スキャンコンバータ１５から入力される映像信号のユニットＵ０乃至Ｌ１に対する割り付けを示している。すなわち、スキャンコンバータ１５が出力するEVENフィールドの映像信号をバッファ２０に書き込む際には、同図（Ａ）に示すように、第ｍ(m=0,2,4,・・・)番目の水平走査線上の隣接する２画素と、その真下の第ｍ＋２番目の水平走査線上の隣接する２画素から成る４画素を、それぞれ異なるユニットＵ０乃至Ｌ１のＡバッファに書き込むようにする。また、スキャンコンバータ１５が出力するODDフィールドの映像信号をバッファ２０に書き込む際には、同図（Ｂ）に示すように、第ｍ＋１(m=0,2,4,・・・)番目の水平走査線上の隣接する２画素と、その真下の第ｍ＋３番目の水平走査線上の隣接する２画素から成る４画素を、それぞれ異なるユニットＵ０乃至Ｌ１のＢバッファに書き込むようにする。
【００７５】
このように上下左右に隣接する４画素をそれぞれ異なるユニットＵ０乃至Ｌ１に書き込むことによって、それらを同時に読み出すことができるので、４画素の映像信号を用いて当該４画素の中心に位置する画素を補間する処理を効率的に実行することができる。
【００７６】
次に、バッファ２０の有効アクセス領域(access area)において、映像信号を書き込んだデータ領域(real image area)の周囲に設定する領域外データバンド（ブラックエリア）について、図２２乃至図２８を参照して説明する。
【００７７】
図２２は、バッファ２０に設定されるリードアドレス（リニアアドレスとも記述する）の座標系を示しており、図２３は、図２２のデータ領域(real image area)にEVENフィールドの映像信号が書き込まれている状態を示している。
【００７８】
一般に、バッファ２０に書き込まれた映像信号が読み出される場合、DME３においてデジタルエフェクトが施された映像信号がディスプレイに表示されるときのディスプレイ上のアドレス（以下、スクリーンアドレスと記述する）に基づいて、バッファ２０のリードアドレスが決定される。ただし、スクリーンアドレスとリードアドレスとの関係の詳細については、図２９を参照して後述する。
【００７９】
リードアドレス[X,Y]が、図２４に「×」印で示す位置に決定された場合、リードアドレス[X,Y]の位置の上下左右の４画素の映像信号が読み出されて補間回路２２に供給されて、リードアドレス[X,Y]に対応する画素の映像信号が補間される（ただし、４画素を用いる補間処理はＨＤフォーマットの映像信号に対してであり、ＳＤフォーマットの映像信号には１６画素を用いる補間処理が適用される）。
【００８０】
ところで、図２５に「×」印で示すような位置がリードアドレス[X,Y]とされた場合、その上下左右には４個の画素が存在しないので、４画素を用いる通常の補間処理とは異なる処理が必要となる。したがって、リードアドレス[X,Y]が与えられたとき、当該リードアドレス[X,Y]は通常の補間処理が適用できるか否かを判定する必要があり、その判定を行う専用の回路などが必要となる。そこで、そのような判定用の回路などを省くことを目的として、画像バッファ２０に領域外データバンドを設定する。
【００８１】
具体的には、図２６および図２７に示すように、バッファ２０の有効アクセス領域(access area)において、映像信号を書き込こむデータ領域(real image area)の上下左右それぞれに２画素分のダミーの映像信号を書き込むことにより、領域外データバンド（ブラックエリア）を設定する。なお、図２７は、図２６のデータ領域(real image area)にEVENフィールドの映像信号が書き込まれ、その周囲に領域外データバンドが設定されている状態を示している。
【００８２】
ここで、バッファ２０に、映像信号を書き込こむデータ領域と領域外データバンドを設定することが記憶容量的に可能であることを示す。
【００８３】
バッファ２０には、図１９に示したように８個のSRAM７３−Ｕ０−Ａ乃至７３−Ｌ１−Ｂが設けられており、そのうちの４個でフィールド画像の映像信号を格納するようになされているが、SRAM７３の１個の有効アクセス領域は、２５６ｋワード＝２５６＊１０２４ワード＝２６２１４４ワードである。そこに書き込むデータ領域および領域外データバンドは、フィールド画像の映像信号（５４０×１９２０）と上下左右それぞれに２画素分のダミーの映像信号との１／４であるので、必要な容量は５４４＊１９２４／４＝２６１６６４ワードであり、SRAM７３の１個の有効アクセス領域に完全に格納される。よって、バッファ２０には、領域外データバンドを設定することが記憶容量的に可能である。
【００８４】
このように、バッファ２０の有効アクセス領域にデータ領域および領域外データバンドを設定することにより、例えば図２８に「×」印で示すような位置がリードアドレス[X,Y]とされた場合においても、その上下左右には４画素が存在するので、４画素を用いる通常の補間処理を適用することが可能となる。したがって、リードアドレス[X,Y]が与えられたときに、当該リードアドレス[X,Y]に対して通常の補間処理が適用できるか否かを判定する必要がなくなり、当該判定を行うための専用の回路などを省くことが可能となる。
【００８５】
なお、このとき発生可能なリードアドレス[X,Y]としては、
−９６０．５＜Ｘ＜９６０．５
−５４０．５＜Ｙ＜５４０．５
である。
【００８６】
次に、バッファ２０にリードアドレスを供給するアドレスジェネレータ２１について説明するが、その前に、スクリーンアドレスとリードアドレスとの関係の詳細について、図２９を参照して説明する。図２９（Ａ）は、バッファ２０に設定されるリードアドレス(Xm,Ym,T)（上述したリードアドレス[X,Y]と同等のもの）の座標系を示している。リードアドレスの座標系においては原点を画像の中心に設けている。なお、Ｔは映像に対してライティング(lighting)を付加するときに指定するライティング変調軸（Ｔ軸）を示している。図２９（Ｂ）は、スクリーンアドレス(H,V)の座標系を示している。スクリーンアドレスの座標系においては原点を画像に左上に設けている。リードアドレスの座標系の点ａ乃至ｄは、それぞれスクリーンアドレスの座標系の点ａ’乃至ｄ’に対応している。
【００８７】
リードアドレス(Xm,Ym,T)を３行３列の変換行列Ａを用いて変換したものがスクリーンアドレス(H,V)であるので、逆に、順次走査するスクリーンアドレス(H,V)に変換行列Ａの逆行列Ａ-1を乗算すれば、リードアドレス(Xm,Ym,T)を算出することができる。
【００８８】
具体的には、次式に示すようにリードアドレス(Xm,Ym,T)を算出する。
【数１】
0004465570.tif 000002
なお、エフェクトパラメータａ11乃至ａ33は、次式に示すように逆行列Ａ-1の要素である。
【数２】
0004465570.tif 000003
また、ライティング変調軸Ｔの回転係数ｐ，ｑは、ｐ＝cosθ、ｑ＝sinθである。
【００８９】
このように、リードアドレス(Xm,Ym,T)は、スクリーンアドレス(H,V)をパラメータとする関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を用いて演算される。
【００９０】
ところで、リードアドレスは、順次走査するスクリーンアドレスの画素毎（クロック毎）に算出されることになるが、スクリーンアドレスの全ての画素について関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を演算し、リードアドレスを算出していたのでは、その演算量は膨大なものとなり、演算専用の回路が必要となる。
【００９１】
そこで、図３０に示すように、スクリーンアドレスの４端点、すなわち左上点(0,0)、左下点(0,539)、右上点(1919,0)、および右下点(1919,539)、について、予め関数値X(0,0)，Y(0,0)，T(0,0)，Z(0,0)，X(0,539)，Y(0,539)，T(0,539)，Z(0,539)，X(1919,0)，Y(1919,0)，T(1919,0)，Z(1919,0)，X(1919,539)，Y(1919,539)，T(1919,539)，Z(1919,539)（以下、関数値X(0,0)乃至Z(1919,539)と記述する）を演算するようにし、スクリーンアドレスの他の画素についての関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)は、当該４端点について演算した関数値X(0,0)乃至Z(1919,539)を用いて補間し、対応するリードアドレスを算出するようにする。
【００９２】
このようにスクリーンアドレスの４端点に対応する関数値X(0,0)乃至Z(1919,539)を用いて、他の画素についての関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を補間する処理を、以下、スーパインタポレーション(Super Interpolation)と称し、特に、左上点(0,0)と左下点(0,539)の垂直方向の補間処理、または右上点(1919,0)と右下点(1919,539)の垂直方向の補間処理をスーパインタポレーション（Ｖ）と称し、スーパインタポレーション（Ｖ）の結果などの水平走査線上の左右両端点の関数値を用いた水平方向の補間処理をスーパインタポレーション（Ｈ）と称する。
【００９３】
次に、スーパインタポレーションの処理タイミングについて、図３１を参照して説明する。あるフィールド画像についてスーパインタポレーションを施す場合、スクリーンアドレスの４端点のそれぞれについて、当該フィールド画像の１フィールド前までに関数値X(0,0)乃至Z(1919,539)を予め演算して所定のレジスタ（後述）に保持する。そして、タイミング信号VMIXのEnableに同期して水平帰線期間(BLANK(H))の初期においてスーパインタポレーション（Ｖ）を実行し、タイミング信号HMIXのEnableに同期してスクリーンアドレスを水平走査する期間（ACTIVE AREA)において、クロック毎にスーパインタポレーション（Ｈ）を実行する。
【００９４】
このように、スーパインタポレーション（Ｈ）とスーパインタポレーション（Ｖ）は、実行タイミングが異なる。
【００９５】
図３２は、アドレスジェネレータ２１の構成例を示している。レジスタ演算ブロック９１は、スクリーンアドレスの４端点の関数値X(0,0)乃至Z(1919,539)を演算してスーパインタポレーションブロック９３に供給する。ミキサ係数ブロック９２は、内蔵するレジスタに予め保持されているミキサ係数をスーパインタポレーションブロック９３に供給する。
【００９６】
スーパインタポレーションブロック９３は、レジスタ演算ブロック９１から供給されるスクリーンアドレスの４端点の関数値(0,0)乃至Z(1919,539)、および、ミキサ係数ブロック９２から供給されるミキサ係数を用いて、スーパインタポレーション（Ｈ）およびスーパインタポレーション（Ｖ）を実行し、得られるスクリーンアドレス上の４端点以外の画素にそれぞれ対応する関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を補間してリードアドレス演算ブロック９４に出力する。
【００９７】
リードアドレス演算ブロック９４は、スーパインタポレーションブロック９３から入力されるスクリーンアドレスの全ての画素にそれぞれ対応する関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を用い、リードアドレスを生成してバッファ２０に出力する。
【００９８】
図３３は、スーパインタポレーションブロック９３の構成例を示している。スーパインタポレーションブロック９３は、関数値X(H,V)を補間するブロック、関数値Y(H,V)を補間するブロック、関数値T(H,V)を補間するブロック、および関数値Z(H,V)を補間するブロックから構成される。
【００９９】
関数値X(H,V)を補間するブロックのREG_V_START_XLレジスタ１０１−Ｘは、レジスタ演算ブロック９１から供給される左上点(0,0)についての関数値X(0,0)を保持し、セレクタ１０７−ＸのＡ端子に出力する。REG_V_START_XRレジスタ１０２−Ｘは、レジスタ演算ブロック９１から供給される右上点(1919,0)についての関数値X(1919,0)を保持し、セレクタ１０７−ＸのＢ端子に出力する。FF_H_START_Xレジスタ１０３−Ｘは、セレクタ１１２−ＸのＡ端子を介して入力されるミキサ１１１−Ｘの出力を保持し、セレクタ１０８−ＸのＢ端子に出力する。FF_H_END_Xレジスタ１０４−Ｘは、セレクタ１１２−ＸのＢ端子を介して入力されるミキサ１１１−Ｘの出力を保持し、セレクタ１１０−ＸのＢ端子に出力する。REG_V_END_XLレジスタ１０５−Ｘは、レジスタ演算ブロック９１から供給される左下点(0,539)についての関数値X(0,539)を保持し、セレクタ１０９−ＸのＢ端子に出力する。REG_V_END_XRレジスタ１０６−Ｘは、レジスタ演算ブロック９１から供給される右下点(1919,539)についての関数値X(1919,539)を保持し、セレクタ１０９−ＸのＡ端子に出力する。
【０１００】
セレクタ１０７−Ｘ乃至１１０−Ｘは、Ａ端子またはＢ端子への入力を後段に出力する。セレクタ１１２−Ｘは、ミキサ１１１−Ｘの出力をFF_H_START_Xレジスタ１０３−Ｘ、またはFF_H_END_Xレジスタ１０４−Ｘに出力する。ミキサ１１１−Ｘは、Ａ端子に入力されるセレクタ１０８−Ｘから出力をＡとし、Ｂ端子に入力されるセレクタ１１０−Ｘから出力をＢとし、ミキサ係数ブロック９２から供給されるミキサ係数をｋnとした場合、クロック毎に次式を用いて補間値Ｃを後段に出力する。
補間値Ｃ＝Ａ・（１．０−ｋn）＋Ｂ・ｋn
ただし、実際には乗算回数を１回減少させるために次式が用いられる。
補間値Ｃ＝ｋn（Ｂ−Ａ）＋Ａ
【０１０１】
なお、関数値Y(H,V)，T(H,V)，Z(H,V)のそれぞれを補間する各ブロックの構成は、関数値X(H,V)を演算するブロックの構成と同様であるので、その説明は省略する。ただし、REG_V_START_XLレジスタ１０１−Ｘ乃至REG_V_END_ZRレジスタ１０６−Ｚと、それらに保持させる関数値X(0,0)乃至Z(1919,539)との対応関係は、図３４に示すとおりである。
【０１０２】
図３５は、ミキサ係数ブロック９２に内蔵されているレジスタと、そこに保持されているミキサ係数との対応関係を示している。
【０１０３】
次に、スーパインタポレーションブロック９３の動作について説明する。なお、REG_V_START_XLレジスタ１０１−Ｘ乃至REG_V_END_ZRレジスタ１０６−Ｚには、対応する関数値(0,0)乃至Z(1919,539)がレジスタ演算ブロック９１から供給されているとする。
【０１０４】
始めに、スクリーンアドレスの垂直成分Ｖが初期化されてＶ＝０とされ、タイミング信号VMIXのEnableに同期してスーパインタポレーション（Ｖ）が開始される。まず、スクリーンアドレスの左端点(0,V)のスーパインタポレーション（Ｖ）を実行するために、ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入力元および出力先が、図３６に示すとおりとなるように、各ブロックにおいてスイッチング等がなされる。
【０１０５】
具体的には、例えば関数値X(H,V)を補間するブロックでは、図３７に示すように、セレクタ１０７−Ｘ乃至１１０−Ｘ，１１２−Ｘがスイッチングされる。これにより、ミキサ１１１−ＸのＡ端子には、REG_V_START_XLレジスタ１０１−Ｘに保持されている左上点(0,0)についての関数値X(0,0)が入力され、Ｂ端子には、REG_V_END_XLレジスタ１０５−Ｘに保持されている左下点(0,539)についての関数値X(0,539)が入力される。ミキサ１１１−Ｘにはさらに、ミキサ係数供給ブロック９２からミキサ係数が供給される。ミキサ１１１−Ｘは、スクリーンアドレスの左端点(0,V)についての関数値X(0,V)を補間する。補間さえた関数値X(0,V)は、セレクタ１１２−Ｘを介してFF_H_START_Xレジスタ１０３−Ｘにラッチされる。
【０１０６】
なお、他のブロックにおいても同様の処理がなされ、スクリーンアドレスの左端点(0,V)についての関数値Y(0,V)、関数値T(0,V)、関数値Z(0,V)が、それぞれ対応するFF_H_START_Xレジスタ１０３−Ｙ乃至１０３−Ｚにラッチされる。
【０１０７】
次に、スクリーンアドレスの右端点(1919,V)のスーパインタポレーション（Ｖ）を実行するために、ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入力元および出力先が、図３８に示すとおりとなるように、各ブロックにおいてスイッチング等がなされる。
【０１０８】
具体的には、例えば関数値X(H,V)を補間するブロックでは、図３９に示すように、セレクタ１０７−Ｘ乃至１１０−Ｘ，１１２−Ｘがスイッチングされる。これにより、ミキサ１１１−ＸのＡ端子には、REG_V_START_XRレジスタ１０２−Ｘに保持されている右上点(1919,539)についての関数値X(1919,539)が入力され、Ｂ端子には、REG_V_END_XRレジスタ１０６−Ｘに保持されている右下点(1919,539)についての関数値X(1919,539)が入力される。ミキサ１１１−Ｘにはさらに、ミキサ係数供給ブロック９２からミキサ係数が供給される。ミキサ１１１−Ｘは、スクリーンアドレスの右端点(1919,V)についての関数値X(1919,V)を補間する。補間された関数値X(1919,V)は、セレクタ１１２−Ｘを介してFF_H_END_X１０４−Ｘにラッチされる。
【０１０９】
なお、他のブロックにおいても同様の処理がなされ、スクリーンアドレスの右端点(1919,V)についての関数値Y(1919,V)、関数値T(1919,V)、関数値Z(1919,V)が、それぞれ対応するFF_H_END_Xレジスタ１０４−Ｙ乃至１０４−Ｚにラッチされる。
【０１１０】
ここまでの処理は、水平帰線期間において実行される。
【０１１１】
その後、タイミング信号HMIXのEnableに同期し、スクリーンアドレスの水平成分Ｈが初期化されてＨ＝０とされ、スーパインタポレーション（Ｈ）が開始される。スーパインタポレーション（Ｈ）を実行するために、ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入力元および出力先が、図４０に示すとおりとなるように、各ブロックにおいてスイッチング等がなされる。
【０１１２】
具体的には、例えば関数値X(H,V)を補間するブロックでは、図４１に示すように、セレクタ１０８−Ｘ，１１０−Ｘがスイッチングされる。これにより、ミキサ１１１−ＸのＡ端子には、FF_H_START_Xレジスタ１０３−Ｘに保持されている左端点(0,V)についての関数値X(0,V)が入力され、Ｂ端子には、FF_H_END_Xレジスタ１０４−Ｘに保持されている右端点(1919,V)についての関数値X(1919,V)が入力される。ミキサ１１１−Ｘにはさらに、クロック毎に、ミキサ係数供給ブロック９２からミキサ係数が供給される。ミキサ１１１−Ｘは、クロック毎に順次、左端点(0,V)から右端点(1919,V)についての関数値X(H,V)を補間してリードアドレス演算ブロック９４に供給する。
【０１１３】
なお、他のブロックにおいても同様の処理がなされ、クロック毎に左端点(0,V)から、順次、右端点(1919,V)までについての関数値Y(H,V)、関数値T(H,V)、関数値Z(H,V)が補間されてリードアドレス演算ブロック９４に供給される。
【０１１４】
スクリーンアドレスの水平成分Ｈが初期化された後、ここまでの処理は、水平走査期間に実行される。
【０１１５】
その後、垂直成分Ｖが１だけインクリメントされ、上述したスーパインタポレーション（Ｖ）以降の処理が繰り返される。そして、垂直成分Ｖが５４０に達した場合、処理中のフィールドに対するスーパインタポレーションは終了されて、次のフィールドが処理の対象とされる。
【０１１６】
以上説明のように、水平帰線期間においてスーパインタポレーション（Ｖ）を実行し、水平走査期間においてスーパインタポレーション（Ｈ）を実行するようにしたので、スーパインタポレーション（Ｖ）とスーパインタポレーション（Ｈ）を同一の回路（スーパインタポレーションブロック９３）を共用して実行することが可能となる。
【０１１７】
次に、補間回路２２について図４２を参照して説明する。補間回路２２は、バッファ２０にバッファリングされている映像信号がＨＤフォーマットである場合、４画素の映像信号を用いる４点補間処理を動作周波数７４．２５MHzで実行する。また、バッファ２０に、ＳＤフォーマットの映像信号がフィールド・フレーム変換されてバッファリングされている場合、１６画素の映像信号を用いる１６点補間処理を、動作周波数５４MHz（ＳＤフォーマットの映像信号を処理する際の通常の動作周波数１３．５MHzの４倍速）で実行する。
【０１１８】
図４２は、補間回路２２の構成例を示している。補間回路２２は、バッファ２０のユニットＵ０，Ｌ０から同時に入力される垂直方向に隣接する２画素の映像信号を比例分配して、当該２画素の間の位置に対応する映像信号の補間値ＴＡを演算する垂直方向比例分配回路１２１、バッファ２０のユニットＵ１，Ｌ１から同時に入力される垂直方向に隣接する２画素の映像信号を比例分配して、当該２画素の間の位置に対応する映像信号の補間値ＴＢを演算する垂直方向比例分配回路１２２、および、垂直方向比例分配回路１２１から入力される補間値ＴＡと垂直方向比例分配回路１２２から入力される補間値ＴＢを比例分配する水平方向比例分配回路１２３から構成される。
【０１１９】
図４３は、垂直方向比例分配回路１２１の構成例を示している。垂直方向比例分配回路１２１には、バッファ２０のユニットＵ０，Ｌ０から同時に入力される垂直方向に隣接する２画素の映像信号の他、および、当該２画素の間の補間点の垂直方向の位置を示す４ビットの位置情報ｒ、および、セレクタ１４３，１４４を制御するsel信号が入力される。
【０１２０】
ユニットＵ０からの映像信号は遅延回路（Ｄ）１４１に入力され、ユニットＬ０からの映像信号は遅延回路１４２に入力される。位置情報ｒは、遅延回路１４８に入力される。sel信号は、遅延回路１５２に入力される。
【０１２１】
遅延回路（Ｄ）１４１は、ユニットＵ０からの映像信号を所定のクロック周期だけ遅延して、セレクタ１４３のａ端子およびセレクタ１４４のｂ端子に出力する。遅延回路１４２は、ユニットＬ０からの映像信号を所定のクロック周期だけ遅延して、セレクタ１４３のｂ端子およびセレクタ１４４のａ端子に出力する。
【０１２２】
セレクタ１４３は、遅延回路１５２から入力されるsel信号に基づき、ａ端子に入力されるユニットＵ０からの映像信号、またはｂ端子に入力されるユニットＬ０からの映像信号を乗算器１４５に出力する。セレクタ１４４は、NOT回路１５３から入力される反転されたsel信号に基づき、ａ端子に入力されるユニットＬ０からの映像信号、またはｂ端子に入力されるユニットＵ０からの映像信号を乗算器１４６に出力する。したがって、乗算器１４５，１４６の一方にはユニットＵ０からの映像信号が入力され、他方にはユニットＬ０からの映像信号が入力される。ここで、乗算器１４５に入力される映像信号の値をＡとし、乗算器１４６に入力される映像信号の値をＢとする。
【０１２３】
乗算器１４５は、遅延回路１５１から入力される値（１６−ｒ）に、セレクタ１４３から入力される映像信号の値Ａを乗算して演算器１４７に出力する。乗算器１４６は、遅延回路１４９から入力される位置情報の値ｒに、セレクタ１４４から入力される映像信号の値Ｂを乗算して演算器１４７に出力する。演算器１４７は、乗算器１４５の出力と乗算器１４６の出力を加算して１６で除算する。
【０１２４】
以上説明したように構成される垂直方向比例分配回路１２１は、次式で示される垂直方向の補間値ＴＡを水平方向比例分配回路１２３に出力する。
補間値ＴＡ＝（Ａ＊（１６−ｒ）＋Ｂ＊ｒ）／１６
【０１２５】
なお、垂直方向比例分配回路１２２の構成は、垂直方向比例分配回路１２１と同様であるので、その説明は省略する。
【０１２６】
図４４は、水平方向比例分配回路１２３の構成例を示している。水平方向比例分配回路１２３には、垂直方向比例分配回路１２１からの垂直方向の補間値ＴＡ、垂直方向比例分配回路１２２からの垂直方向の補間値ＴＢの他、補間点の水平方向の位置を示す４ビットの位置情報ｒ’が補間係数供給回路１７１，１７２に入力される。
【０１２７】
乗算器１６１は、垂直方向比例分配回路１２１からの垂直方向の補間値ＴＡと、補間係数供給回路１７１から入力される補間係数Ｃｉを乗算してレジスタ（Ｒ０）１６３に出力する。乗算器１６２は、垂直方向比例分配回路１２２からの垂直方向の補間値ＴＢと、補間係数供給回路１７２から入力される補間係数Ｃｉを乗算してレジスタ（Ｒ１）１６４に出力する。
【０１２８】
加算器１６５は、レジスタ（Ｒ０）１６３の出力とレジスタ（Ｒ１）１６４の出力を加算してレジスタ（Ｒ２）１６６に出力する。加算器１６７は、レジスタ（Ｒ２）１６６の出力と、自身の１クロック周期前の出力を保持しているレジスタ（Ｒ３）１６８の出力を加算して、レジスタ（Ｒ３）１６８および除算器１６９に出力する。
【０１２９】
除算器１６９は、加算器１６７の出力（所定に期間における加算器１６５の主力の累算値）を補間係数の総和ΣＣｉで除算してレジスタ（Ｒ４）１７０に出力する。
【０１３０】
レジスタ（Ｒ０）１６３，レジスタ（Ｒ１）１６４，レジスタ（Ｒ２）１６６、およびレジスタ（Ｒ３）１６８は、上段からの入力を所定のクロック周期だけ遅延して出力する。レジスタ（Ｒ３）１６８は、RSR_R信号に対応してリセットする。保持している値を初期化する。レジスタ（Ｒ４）１７０は、EN信号に対応して保持している値を出力する。
【０１３１】
補間係数供給回路１７１，１７２は、補間点の水平方向の位置を示す４ビットの位置情報ｒ’に対応する補間係数Ｃｉを、それぞれ乗算器１６１，１６２に供給する。
【０１３２】
以上説明したように構成される水平方向比例分配回路１２３は、次式で示される水平方向の補間値Ｘを出力する。
補間値Ｘ＝Σ（Ｃｉ＊Ｔｉ）／ΣＣｉ
ここでｉは、４点補間処理の場合、ｉ＝０，１であり、１６点補間処理の場合、ｉ＝０，１，２，・・・，７である。
【０１３３】
図４５は、フィールド・フレーム変換されたＳＤフォーマットの映像信号を１６点補間処理するときの補間係数Ｃｉの値を示す。
【０１３４】
次に、補間回路２２の動作について説明する。始めに、ＨＤフォーマットの映像信号が、バッファ２０にバッファリングされている場合における４点補間処理について説明する。
【０１３５】
この場合、図２１に示したように、ＨＤフォーマットの映像信号は、フィールド画像単位で、かつ、上下左右に隣接する４画素がそれぞれ分かれてバッファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１に格納されているので、例えば、図４６（Ａ）に示すEVENフィールドの「×」印で示す補間点に対応する映像信号を補間するとき、補間点の上下左右の４画素の映像信号を１クロック周期で同時に読み出すことができる。
【０１３６】
ユニットＵ０，Ｕ１，Ｌ０，Ｌ１から１クロック周期で同時に読み出された映像信号（以下、それぞれを信号Ｕ０，Ｕ１，Ｌ０，Ｌ１と記述する）のうち、信号Ｕ０，Ｌ０は垂直方向比例分配回路１２１に供給され、信号Ｕ１，Ｌ１は垂直方向比例分配回路１２２に供給される。
【０１３７】
垂直方向比例分配回路１２１は、補間点の垂直方向の位置情報ｒに応じて信号Ｕ０，Ｌ０を比例分配し、得られた垂直方向の補間値ＴＡを水平方向比例分配回路１２３に出力する。垂直方向比例分配回路１２２は、補間点の垂直方向の位置情報ｒに応じて信号Ｕ１，Ｌ１を比例分配し、得られた垂直方向の補間値ＴＢを水平方向比例分配回路１２３に出力する。
【０１３８】
水平方向比例分配回路１２３は、補間点の水平方向の位置情報ｒ’に応じて、垂直方向の補間値ＴＡ，ＴＢを比例分配し、「×」印で示す補間点に対応する補間値を得る。
【０１３９】
なお、図４６（Ｂ）に示すODDフィールドの映像信号に対する動作も同様であるので、その説明は省略する。
【０１４０】
次に、フィールド・フレーム変換されたＳＤフォーマットの映像信号が、バッファ２０に格納されている場合における１６点補間処理について説明するが、その前に、格納されているＳＤフォーマットの映像信号について、４８０ｉ×７２０のＳＤフォーマットの映像信号を一例に図４７を参照して説明する。
【０１４１】
ＳＤフォーマットの映像信号は、バッファ２０に入力される前、スキャンコンバータ１５のコンバータ６７によって、EVENフィールドの画像（図４７（Ａ）に○で示される画素から成る）と、ODDフィールドの画像（図４７（Ａ）に□で示される画素から成る）が合成されて、図４７（Ａ）に示すような４８０×７２０のフレーム画像に変換されており、さらに、上下に隣接する○で示される画素と□で示される画素から、その２画素の間に位置する画素（図４７（Ｂ）に△で示される画素）が補間されて９６０×７２０のフレーム画像に変換されている。
【０１４２】
９６０×７２０のフレーム画像に変換されたＳＤフォーマットの映像信号は、図４８に示すように、すなわち、ＨＤフォーマットのフィールド画像がバッファ２０に格納される状態（図２１）と同様に、上下左右に隣接する４画素のそれぞれがバッファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１に分かれて格納される。
【０１４３】
補間回路２２の１６点補間処理の動作の概念について説明する。例えば、図４９の「×」印で示す補間点に対応する映像信号を補間する場合、補間点「×」の上段の隣接した８画素と、上段の隣接した８画素から成る１６画素（同図に示した水平方向に長い長方形で囲まれた１６画素）の映像信号が読み出されて比例分配が行われる。
【０１４４】
具体的には、図５０に示すように、上段の８画素の映像信号と、それらにそれぞれに対応する下段の８画素の映像信号が垂直方向比例分配回路１２１，１２２によってそれぞれ比例分配され、垂直方向の補間値Ｔ０乃至Ｔ７が算出される。垂直方向の補間値Ｔ０乃至Ｔ７は、水平方向比例分配回路１２３によって、図５１に示すように、補間値Ｔ０乃至Ｔ７に補間係数Ｃ０乃至Ｃ７がそれぞれ乗算され、その総和Σ（Ｔｉ＊Ｃｉ）が補間係数Ｃｉの総和ΣＣｉで除算されて、補間点「×」の補間値が算出される。ただし、いまの場合、ｉ＝０，１，２，・・・，７である。
【０１４５】
次に、動作周波数５４MHzで実行される補間回路２２の１６点補間処理の動作タイミングについて、図５２乃至図５４を参照して説明する。上述したように、バッファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１は同時読み出しが可能であるので、１６点補間処理においては、１クロック周期毎に４画素ずつ順次読み出される。
【０１４６】
すなわち、図５２（Ａ）に示すように、バッファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１に分かれて格納されている補間に用いる１６画素の映像信号をａ０乃至ａ１５と記述することにすれば、第０番目のタイミング(cycle0)において、同図（Ｂ）に示す映像信号ａ０，ａ１，ａ８，ａ９が読み出され、第２番目のタイミング(cycle1)において、同図（Ｃ）に示す映像信号ａ２，ａ３，ａ１０，ａ１１が読み出され、第３番目のタイミング(cycle2)において、同図（Ｄ）に示す映像信号ａ４，ａ５，ａ１２，ａ１３が読み出され、第４番目のタイミング(cycle3)において、同図（Ｅ）に示す映像信号ａ６，ａ７，ａ１４，ａ１５が読み出される。
【０１４７】
第０番目のタイミング(cycle0)において読み出された映像信号ａ０，ａ８は、垂直方向比例分配回路１２１に入力され、映像信号ａ１，ａ９は、垂直方向比例分配回路１２２に入力される。第１番目のタイミング(cycle1)において読み出された映像信号ａ２，ａ１０は、垂直方向比例分配回路１２１に入力され、映像信号ａ３，ａ１１は、垂直方向比例分配回路１２２に入力される。第２番目のタイミング(cycle2)において読み出された映像信号ａ４，ａ１２は、垂直方向比例分配回路１２１に入力され、映像信号ａ５，ａ１３は、垂直方向比例分配回路１２２に入力される。さらに、第３番目のタイミング(cycle3)において読み出された映像信号ａ６，ａ１４は、垂直方向比例分配回路１２１に入力され、映像信号ａ７，ａ１５は、垂直方向比例分配回路１２２に入力される。
【０１４８】
図５３（Ａ），（Ｂ）は、それぞれ垂直方向比例分配回路１２１，１２２の動作タイミングを示している。垂直方向比例分配回路１２１は、バッファ２０のユニットＵ０，Ｌ０からの入力タイミングに４クロック周期だけ遅延したタイミングで、順次、垂直方向の補間値ＴＡを水平方向比例分配回路１２３に出力する。
【０１４９】
具体的には、第５番目のタイミング(cycle5)において、映像信号ａ０，ａ８を比例分配した補間値Ｔａ０を出力し、第６番目のタイミング(cycle6)において、映像信号ａ２，ａ１０を比例分配した補間値Ｔａ２を出力し、第７番目のタイミング(cycle7)において、映像信号ａ４，ａ１２を比例分配した補間値Ｔａ４を出力し、さらに、第８番目のタイミング(cycle8)において、映像信号ａ６，ａ１４を比例分配した補間値Ｔａ６を出力する。
【０１５０】
同様に、垂直方向比例分配回路１２２は、バッファ２０のユニットＵ１，Ｌ１からの入力タイミングに４クロック周期だけ遅延したタイミングで、順次、垂直方向の補間値ＴＢを水平方向比例分配回路１２３に出力する。
【０１５１】
具体的には、第５番目のタイミング(cycle5)において、映像信号ａ１，ａ９を比例分配した補間値Ｔａ１を出力し、第６番目のタイミング(cycle6)において、映像信号ａ３，ａ１１を比例分配した補間値Ｔａ３を出力し、第７番目のタイミング(cycle7)において、映像信号ａ５，ａ１３を比例分配した補間値Ｔａ５を出力し、さらに、第８番目のタイミング(cycle8)において、映像信号ａ７，ａ１５を比例分配した補間値Ｔａ７を出力する。
【０１５２】
図５４は、水平方向比例分配回路１２３の動作タイミングを示している。垂直方向比例分配回路１２３は、４クロック周期毎に補間値Ｘを出力する。
【０１５３】
具体的には、乗算器１６１は、第５乃至８番目のタイミングで順次入力された垂直方向の補間値Ｔａ０，Ｔａ２，Ｔａ４，Ｔａ６に、それぞれ補間係数Ｃ０，Ｃ２，Ｃ４，Ｃ６を乗算してレジスタ（Ｒ０）１６３に出力する。レジスタ（Ｒ０）１６３は、入力タイミングから３クロック周期だけ遅延した第８乃至１１番目のタイミングで、乗算値Ｔａ０＊Ｃ０，Ｔａ２＊Ｃ２，Ｔａ４＊Ｃ４，Ｔａ６＊Ｃ６を加算器１６５に順次出力する。
【０１５４】
同様に、乗算器１６２は、第５乃至８番目のタイミングで順次入力された垂直方向の補間値Ｔａ１，Ｔａ３，Ｔａ５，Ｔａ７に、それぞれ補間係数Ｃ１，Ｃ３，Ｃ５，Ｃ７を乗算してレジスタ（Ｒ１）１６４に出力する。レジスタ（Ｒ１）１６４は、入力タイミングから３クロック周期だけ遅延した第８乃至１１番目のタイミングで、乗算値Ｔａ１＊Ｃ１，Ｔａ３＊Ｃ３，Ｔａ５＊Ｃ５，Ｔａ７＊Ｃ７を加算器１６５に順次出力する。
【０１５５】
加算器１６５は、第８乃至１１番目のタイミングで乗算器１６１，１６２のそれぞれから順次入力された乗算値Ｔａ０＊Ｃ０と乗算値Ｔａ１＊Ｃ１、乗算値Ｔａ２＊Ｃ２と乗算値Ｔａ３＊Ｃ３、乗算値Ｔａ４＊Ｃ４と乗算値Ｔａ５＊Ｃ５、乗算値Ｔａ６＊Ｃ６と乗算値Ｔａ７＊Ｃ７を、それぞれ加算して、レジスタ（Ｒ２）１６６に出力する。レジスタ（Ｒ２）１６６は、入力タイミングから１クロック周期だけ遅延した第９乃至１２番目のタイミングで、加算値Ｔａ０＊Ｃ０＋Ｔａ１＊Ｃ１，Ｔａ２＊Ｃ２＋Ｔａ３＊Ｃ３，Ｔａ４＊Ｃ４＋Ｔａ５＊Ｃ５，Ｔａ６＊Ｃ６＋Ｔａ７＊Ｃ７を、加算器１６７に順次出力する。
【０１５６】
加算器１６７は、第９乃至１２番目のタイミングで加算器１６５から順次入力された加算値と、レジスタ（Ｒ３）１６８から入力される１クロック周期前の加算器１６７の出力を加算してレジスタ（Ｒ３）１６８および除算器１６９に出力する。なお、レジスタ（Ｒ３）１６８は、４クロック周期毎に入力されるRST_R信号に同期して初期化される。よって、第１３番目のタイミングにおいて、加算器１６７は、第９乃至１２番目のタイミングで加算器１６５から順次入力された加算値の累計値を出力することになる。
【０１５７】
除算器１６９は、加算器１６７からの累算値を補間係数の総和ΣＣｉで除算してレジスタ（Ｒ４）１７０に出力する。レジスタ（Ｒ４）１７０は、４クロック周期毎（いまの場合、第１３番目のタイミング）に入力されるＥＮ信号に同期して、乗算器１６９からの除算値、すなわち補間点「×」の補間値Ｘを出力する。
【０１５８】
以上説明したように、本実施の形態においては、ＨＤフォーマットの映像信号とＳＤフォーマットの映像信号を同一の回路、すなわち、補間回路２２によって補間することができる。なお、ＨＤフォーマットの映像信号に対しては４点補間処理を実行し、ＳＤフォーマットの映像信号に対しては、４点補間処理ではなく、１６点補間処理を実行するようにしたので、従来型ＳＤ専用機器と同等品質の補間値を得ることができる。
【０１５９】
なお、本発明は、映像信号を処理するあらゆる機器に適用することが可能である。
【０１６０】
ところで、上述した一連の処理は、ハードウェアにより実行させることもできるが、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
【０１６１】
この記録媒体は、図１に示すように、コンピュータとは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク６（フロッピディスクを含む）、光ディスク７（CD-ROM(Compact Disc-Read Only Memory)、DVD(Digital Versatile Disc)を含む）、光磁気ディスク８（ＭＤ(Mini Disc)を含む）、もしくは半導体メモリ９などよりなるパッケージメディアにより構成されるだけでなく、コンピュータに予め組み込まれた状態でユーザに提供される、プログラムが記録されているROMやハードディスクなどで構成される。
【０１６２】
なお、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に従って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１６３】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０１６４】
【発明の効果】
以上のように、本発明の画像処理装置および方法、並びに記録媒体のプログラムによれば、入力された映像信号をメモリに記録し、メモリに記録した映像信号を所定の数毎に同時に読み出し、メモリから読み出した複数の映像信号に所定の演算を施して、所定の位置に対応する映像信号を補間する。なお、入力された映像信号のフォーマットに対応して、読み出しの処理および補間の処理の動作周波数および動作回数を制御するようにしたので、ＨＤフォーマットの映像信号に対しては、４点補間処理を実行することができ、かつ、ＳＤフォーマットの映像信号に対しては、１６点補間処理を実行することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した画像合成装置の構成例を示すブロック図である。
【図２】  DME３の構成例を示すブロック図である。
【図３】Ｈフィルタ１４における色差信号Ｕ，Ｖを補間する処理の概念を説明するための図である。
【図４】Ｈフィルタ１４の色差信号Ｕ，Ｖを補間する処理に関わる部分の構成例を示すブロック図である。
【図５】図４の４点補間回路４０の構成例を示すブロック図である。
【図６】スキャンコンバータ１５の構成例を示すブロック図である。
【図７】スキャンコンバータ１５のフィールド単位で走査方向を垂直に変換する処理の大まかな時間推移を示す図である。
【図８】フィールド単位で記録した映像信号を垂直走査の順序でバースト(burst)転送するSDRAM６４−１，６４−２と、バースト転送された映像信号をキャッシュするSRAM６５との関係を模式的に示す図である。
【図９】  SDRAM６４の２種類のバンクに対する交互バーストでの連続アクセスのタイミングの一例を示す図である。
【図１０】  SDRAM６４への連続アクセス（書き込み）を説明するための図である。
【図１１】  SDRAM６４への連続アクセス（読み出し）を説明するための図である。
【図１２】  SDRAM６４に対する、ＨＤフォーマット（１０８０ｉ×１９２０）の映像信号の２バンク４ワードバーストにおけるアドレスの２次元割り当ての一例を示す図である。
【図１３】  SDRAM６４に対する書き込みアドレスを生成するカウンタ機構を説明するための図である。
【図１４】  SDRAM６４からの連続読み出しの順序を示す図である。
【図１５】  SDRAM６４に対する読み出しアドレスを生成するカウンタ機構を説明するための図である。
【図１６】  SRAM６５を構成するメモリをリングとして用いる概念を示する図である。
【図１７】  SRAM６５を構成する４個のメモリを４重のリングとして用いる概念を示する図である。
【図１８】コンバータ６７が色差信号Ｕ，Ｖの値を８ビットに削減して映像信号（Ｙ／Ｕ／Ｖ／Ｋ）を３６ビット幅に変換する処理を説明するための図である。
【図１９】バッファ２０の構成例を示すブロック図である。
【図２０】バッファ２０のユニットＵ０の構成例を示すブロック図である。
【図２１】スキャンコンバータ１５から入力されるＨＤフォーマットの映像信号のユニットＵ０乃至Ｌ１に対する割り付けを示す図である。
【図２２】バッファ２０に設定されるリードアドレスの座標系を示す図である。
【図２３】バッファ２０のデータ領域にEVENフィールドの映像信号が書き込まれている状態を示す図である。
【図２４】４点補間処理に用いる４個の画素の位置を示す図である。
【図２５】４点補間処理に用いる４個の画素が存在しない例を示す図である。
【図２６】バッファ２０の有効アクセス領域に設ける領域外データバンドを示す図である。
【図２７】バッファ２０のデータ領域にEVENフィールドの映像信号が書き込まれ、その周囲に領域外データバンドが設定されている状態を示す図である。
【図２８】バッファ２０に領域外データバンドが設定されたことによって４点補間処理が可能となることを説明するための図である。
【図２９】スクリーンアドレスとリードアドレスとの関係を説明するための図である。
【図３０】アドレスジェネレータ２１によるスーパインタポレーションを説明するための図である。
【図３１】スーパインタポレーションの処理タイミングを説明するための図である。
【図３２】アドレスジェネレータ２１の構成例を示すブロック図である。
【図３３】スーパインタポレーションブロック９３の構成例を示すブロック図である。
【図３４】  REG_V_START_XLレジスタ１０１−Ｘ乃至REG_V_END_ZRレジスタ１０６−Ｚに保持させる関数値X(0,0)乃至Z(1919,539)を示す図である。
【図３５】ミキサ係数ブロック９２に内蔵されているレジスタと、そこに保持されているミキサ係数との対応関係を示す図である。
【図３６】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入力元および出力先を示す図である。
【図３７】図３６に対応する関数値X(H,V)を補間するブロックの状態を示す図である。
【図３８】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入力元および出力先を示す図である。
【図３９】図３８に対応する関数値X(H,V)を補間するブロックの状態を示す図である。
【図４０】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入力元および出力先を示す図である。
【図４１】図４０に対応する関数値X(H,V)を補間するブロックの状態を示す図である。
【図４２】補間回路４２の構成例を示すブロック図である。
【図４３】垂直方向比例分配回路１２１の構成例を示すブロック図である。
【図４４】水平方向比例分配回路１２３の構成例を示すブロック図である。
【図４５】１６点補間処理に用いる補間係数Ｃ０乃至Ｃ７の値を示す図である。
【図４６】ＨＤフォーマットの映像信号に対する４点補間処理を説明するための図である。
【図４７】スキャンコンバータ１５のコンバータ６７による、ＳＤフォーマットの映像信号に対するフィールド・フレーム変換を説明するための図である。
【図４８】スキャンコンバータ１５から入力されるフィールド・フレーム変換されたＳＤフォーマットの映像信号のユニットＵ０乃至Ｌ１に対する割り付けを示す図である。
【図４９】ＳＤフォーマットの映像信号に対する１６点補間処理を説明するための図である。
【図５０】１６点補間処理における垂直方向比例分配回路１２１，１２２の動作を説明するための図である。
【図５１】１６点補間処理における水平方向比例分配回路１２３の動作を説明するための図である。
【図５２】１６点補間処理における映像信号の読み出しタイミングを説明するための図である。
【図５３】１６点補間処理における垂直方向比例分配回路１２１，１２２の動作タイミングを説明するための図である。
【図５４】１６点補間処理における水平方向比例分配回路１２３の動作タイミングを説明するための図である。
【符号の説明】
１  レバーアーム，  ２  制御回路，  ３  DME，  ４  合成回路，  ５  ドライブ，  ６  磁気ディスク，  ７  光ディスク，  ８  光磁気ディスク，  ９半導体メモリ，  １１  HDFF，  １２乃至１４  Ｈフィルタ，  １５  スキャンコンバータ，  １６  VDFF  ，  １７乃至１９  Ｖフィルタ，  ２０  バッファ，  ２１  アドレスジェネレータ，  ２２  補間回路，  ６４  SDRAM，  ６５  SRAM，  ６７  コンバータ，  ７３  SRAM，  ９３  スーパインタポレーションブロック，  １２１，１２２  垂直方向比例分配回路，  １２３  水平方向比例分配回路
【図１】
0004465570.tif 000004
【図２】
0004465570.tif 000005
【図３】
0004465570.tif 000006
【図４】
0004465570.tif 000007
【図５】
0004465570.tif 000008
【図６】
0004465570.tif 000009
【図７】
0004465570.tif 000010
【図８】
0004465570.tif 000011
【図９】
0004465570.tif 000012
【図１０】
0004465570.tif 000013
【図１１】
0004465570.tif 000014
【図１２】
0004465570.tif 000015
【図１３】
0004465570.tif 000016
【図１４】
0004465570.tif 000017
【図１５】
0004465570.tif 000018
【図１６】
0004465570.tif 000019
【図１７】
0004465570.tif 000020
【図１８】
0004465570.tif 000021
【図１９】
0004465570.tif 000022
【図２０】
0004465570.tif 000023
【図２１】
0004465570.tif 000024
【図２２】
0004465570.tif 000025
【図２３】
0004465570.tif 000026
【図２４】
0004465570.tif 000027
【図２５】
0004465570.tif 000028
【図２６】
0004465570.tif 000029
【図２７】
0004465570.tif 000030
【図２８】
0004465570.tif 000031
【図２９】
0004465570.tif 000032
【図３０】
0004465570.tif 000033
【図３１】
0004465570.tif 000034
【図３２】
0004465570.tif 000035
【図３３】
0004465570.tif 000036
【図３４】
0004465570.tif 000037
【図３５】
0004465570.tif 000038
【図３６】
0004465570.tif 000039
【図３７】
0004465570.tif 000040
【図３８】
0004465570.tif 000041
【図３９】
0004465570.tif 000042
【図４０】
0004465570.tif 000043
【図４１】
0004465570.tif 000044
【図４２】
0004465570.tif 000045
【図４３】
0004465570.tif 000046
【図４４】
0004465570.tif 000047
【図４５】
0004465570.tif 000048
【図４６】
0004465570.tif 000049
【図４７】
0004465570.tif 000050
【図４８】
0004465570.tif 000051
【図４９】
0004465570.tif 000052
【図５０】
0004465570.tif 000053
【図５１】
0004465570.tif 000054
【図５２】
0004465570.tif 000055
【図５３】
0004465570.tif 000056
【図５４】
0004465570.tif 000057