(57)【特許請求の範囲】
【請求項１】
上位ｐビットと下位ｑビットの合計（ｐ+ｑ）ビットの映像データに応じた複数の階調電圧で駆動される表示装置のための駆動回路であって、
前記表示装置の電圧−輝度特性が非線形領域か、または線形領域かを映像データの上位ｋビットから判別し、
ｍ＝２（ｐ+ｑ−k+１）であるｍ個の第１階調電圧と、ｎ＜２（ｐ+ｑ）−ｍであるｎ個の第２階調電圧を発生させ、
前記非線形領域では、映像データの（ｐ+ｑ）ビットに対応し前記ｍ個の第１階調電圧のなかから第１階調電圧を選択し、前記選択された第１階調電圧を出力し、
前記線形領域では、前記映像データの上位ｐビットに対応し前記ｎ個の第２階調電圧のなかから２個の第２階調電圧を選択し、前記映像データの下位ｑビットがすべて０のときは、前記選択された２個の第２階調電圧の何れか一方の第２階調電圧を出力し、前記映像データの下位ｑビットの何れかが０でないときは、前記選択された２個の第２階調電圧間の電圧を出力する、
ことを特徴とする多階調デジタル映像データを表示するための駆動回路。
【請求項２】
上位ｐビットと下位ｑビットの合計（ｐ+ｑ）ビットの映像データに応じた複数の階調電圧で駆動される表示装置のための駆動方法であって、
前記表示装置の電圧−輝度特性が非線形領域か、または線形領域かを映像データの上位ｋビットから判別し、
ｍ＝２（ｐ+ｑ−k+１）であるｍ個の第１階調電圧と、ｎ＜２（ｐ+ｑ）−ｍであるｎ個の第２階調電圧を発生させ、
前記非線形領域では、映像データの（ｐ+ｑ）ビットに対応し前記ｍ個の第１階調電圧のなかから第１階調電圧を選択し、前記選択された第１階調電圧を出力し、
前記線形領域では、前記映像データの上位ｐビットに対応し前記ｎ個の第２階調電圧のなかから２個の第２階調電圧を選択し、前記映像データの下位ｑビットがすべて０のときは、前記選択された２個の第２階調電圧の何れか一方の第２階調電圧を出力し、前記映像データの下位ｑビットの何れかが０でないときは、前記選択された２個の第２階調電圧間の電圧を出力する、
ことを特徴とする多階調デジタル映像データを表示するための駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に備わる駆動回路及びその駆動回路における駆動方法に関し、特に多階調デジタル映像データを表示するための駆動回路及びその駆動回路における駆動方法に関する。
【０００２】
【従来の技術】
図１０に、従来の駆動回路の構成を示す。この回路は２４０画素×６ビット／画素のデジタル映像データを表示するための駆動回路である。
【０００３】
このデジタル映像データを表示するための駆動回路は、８０ビットシフトレジスタ９０１、データレジスタ９０２、データラッチ回路９０３、階調電圧選択回路群９０４、増幅器群９０５、階調電圧発生回路９０６を備える。８０ビットシフトレジスタ９０１、データレジスタ９０２、データラッチ回路９０３には、電源電圧ＶＤＤ１、ＶＳＳ１が供給され、階調電圧選択回路群９０４、増幅器群９０５には、電源電圧ＶＤＤ２、ＶＳＳ２が供給される。
【０００４】
８０ビットシフトレジスタ９０１は、入力したパルスをＲ／Ｌ信号で指定される方向にクロック毎にシフトする。すなわち、Ｒ／Ｌ信号が右方向を指定しているときには、ＳＴＨＲ信号をＣＬＫ信号毎にシフトして、８０クロック後にＳＴＨＬ信号として出力する。また、ＳＴＨＲ信号は１クロック幅のパルスであるので、ＳＴＨＲ信号がシフトする間に、Ｃ１、Ｃ２、・・・、Ｃ７９、Ｃ８０端子から順次パルスが出力される。逆に、Ｒ／Ｌ信号が左方向を指定しているときには、ＳＴＨＬ信号をＣＬＫ信号毎にシフトして、８０クロック後にＳＴＨＲ信号として出力する。また、ＳＴＨＬ信号は１クロック幅のパルスであるので、ＳＴＨＬ信号がシフトする間に、Ｃ８０、Ｃ７９、・・・、Ｃ２、Ｃ１端子から順次パルスが出力される。
【０００５】
データレジスタ９０２は、６ビット／画素、３画素分の映像データＤ００〜２５を１クロック毎にパラレルに入力し、内蔵する２４０画素分のレジスタ（６ビット／画素）に順次記憶する。つまり、データレジスタ９０２に入力された映像データは、Ｃ１、Ｃ２、・・・Ｃ７９、Ｃ８０端子に対応する位置にある３画素毎のレジスタに順次記憶される。
【０００６】
データラッチ回路９０３は、データレジスタ回路９０２の各レジスタに記憶された２４０画素分の映像データをＬＡＴＣＨ信号のパルスが発生したときに内蔵する２４０画素分のラッチに一斉に記憶する。データラッチ回路９０３を設けているのは、増幅器群９０５から１ライン分の映像データを出力しているときに、次のラインの映像データがデータレジスタ回路９０２に入力されるからである。
【０００７】
階調電圧発生回路９０６は、図１１に示すような構成をとり、階調電圧Ｖ０〜Ｖ８を入力し、隣接する階調電圧間を抵抗で８分割し、階調電圧Ｖ０〜Ｖ７と共に抵抗分割された電圧を出力する。従って、階調電圧発生回路９０６は、６４個の電圧を出力する。階調電圧Ｖ０〜Ｖ８の値を、駆動するＬＣＤ(Liquid Crystal Display)に合わせて非線形に調整することにより、そのＬＣＤの図１２に示すような電圧−透過率特性の非線形性の補正をすることができる。
【０００８】
階調電圧選択回路群９０４は、各画素に付き図１３に示すようにデコーダ９０４−１と階調数に等しい数のスイッチ９０４−２を備え、データラッチ回路９０３から出力される２４０画素の各々について、階調電圧発生回路９０６から供給される６４個の電圧のうちの１つの電圧を、６ビットの映像データの値に応じて選択してアナログ信号として出力する。
【０００９】
増幅器群９０５は、２４０画素のアナログ信号を出力する。これらのアナログ信号は、垂直走査回路（不図示）により選択されているラインの画素信号となる。また、このデジタル映像データを表示するための駆動回路は水平方向に複数個並べられているので、同時に１ラインの画素信号全てが揃う。
【００１０】
このデジタル映像データを表示するための駆動回路の方式を、一般に「抵抗ストリング方式」という。また、この駆動回路は、「Society for Information Display(SID) International symposium digest of technical, papers volumeＸＸVI」（斉藤、北村著、発行年月日：１９９５年）のｐ２５７〜ｐ２６０に記載されている。尚、この文献に記載の階調電圧選択回路群９０４内の各画素毎の階調電圧発生回路は、図１４に示すようにエンハンスメント型トランジスタとディプレション型トランジスタで構成されており、スイッチ９０４−２を構成するために必要とされていたトランジスタを省いている。
【００１１】
【発明が解決しようとする課題】
以上説明した従来の抵抗ストリング方式によれば、６ビット（６４階調）の駆動回路は問題なく実現できるが、それ以上の階調を実現するには以下の問題が生じる。
【００１２】
第１の問題点は、半導体集積回路で製造する場合、チップサイズが増大することである。
【００１３】
その理由は、抵抗ストリング方式では、階調数の増加に伴い、特に階調電圧選択回路が倍々に増加する。６４階調ドライバでは１出力当たり６４個の階調電圧選択回路を必要とするが、２５６階調ドライバでは２５６個と４倍の階調電圧選択回路を必要とするため素子面積が増大しチップサイズが増大する。
【００１４】
第２の問題点は、半導体集積回路の検査工程でテスト時間が増大することである。
【００１５】
６４階調ドライバは階調電圧選択回路が１出力当たり６４個あるが、これらの全ての選択回路の動作を確認する必要がある。２５６階調ドライバでも同様に１出力当たり２５６個の選択回路の動作を確認する必要がある。当然テスト時間も４倍になるため、テストコストが増大する。
【００１６】
本発明の目的は、ＴＦＴ(Thin Film Transistor)−ＬＣＤなどのＬＣＤで多階調デジタル映像データを表示するための駆動回路において、８ビット以上のデジタル映像データを表示するための駆動回路の回路規模の低減ならびに素子面積の低減を実現すること、及び、そのような駆動回路のテストコストを低減することを目的とする。
【００１７】
上位ｐビットと下位ｑビットの合計（ｐ+ｑ）ビットの映像データに応じた複数の階調電圧で駆動される表示装置のための駆動回路であって、前記表示装置の電圧−輝度特性が非線形領域か、または線形領域かを映像データの上位ｋビットから判別し、ｍ＝２（ｐ+ｑ−k+１）であるｍ個の第１階調電圧と、ｎ＜２（ｐ+ｑ）−ｍであるｎ個の第２階調電圧を発生させ、前記非線形領域では、映像データの（ｐ+ｑ）ビットに対応し前記ｍ個の第１階調電圧のなかから第１階調電圧を選択し、前記選択された第１階調電圧を出力し、前記線形領域では、前記映像データの上位ｐビットに対応し前記ｎ個の第２階調電圧のなかから２個の第２階調電圧を選択し、前記映像データの下位ｑビットがすべて０のときは、前記選択された２個の第２階調電圧の何れか一方の第２階調電圧を出力し、前記映像データの下位ｑビットの何れかが０でないときは、前記選択された２個の第２階調電圧間の電圧を出力する、ことを特徴とする多階調デジタル映像データを表示するための駆動回路が提供される。
【００２０】
上位ｐビットと下位ｑビットの合計（ｐ+ｑ）ビットの映像データに応じた複数の階調電圧で駆動される表示装置のための駆動方法であって、前記表示装置の電圧−輝度特性が非線形領域か、または線形領域かを映像データの上位ｋビットから判別し、ｍ＝２（ｐ+ｑ−k+１）であるｍ個の第１階調電圧と、ｎ＜２（ｐ+ｑ）−ｍであるｎ個の第２階調電圧を発生させ、前記非線形領域では、映像データの（ｐ+ｑ）ビットに対応し前記ｍ個の第１階調電圧のなかから第１階調電圧を選択し、前記選択された第１階調電圧を出力し、前記線形領域では、前記映像データの上位ｐビットに対応し前記ｎ個の第２階調電圧のなかから２個の第２階調電圧を選択し、前記映像データの下位ｑビットがすべて０のときは、前記選択された２個の第２階調電圧の何れか一方の第２階調電圧を出力し、前記映像データの下位ｑビットの何れかが０でないときは、前記選択された２個の第２階調電圧間の電圧を出力する、ことを特徴とする多階調デジタル映像データを表示するための駆動方法が提供される。
【００２３】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して詳細に説明する。
【００２４】
［実施形態１］
図１に、本発明の実施形態１による駆動回路の要部の構成を示す。実施形態１の駆動回路は、従来例による８０ビットシフトレジスタ９０１、データレジスタ９０２、データラッチ回路９０３を備えるが、図１には示していない。階調電圧発生回路１０１Ａは、階調電圧発生回路９０６と同様なものである。階調電圧選択回路１０２Ａは、２４０個集まって、従来例による階調電圧選択回路群９０４と同一の位置にある階調電圧選択回路群を構成する。下位ビット制御回路１０３Ａは実施形態１で新たに追加された。出力回路兼増幅器１０４Ａは、２４０個集まって、従来例による増幅器群９０５と同一の位置にある出力回路兼増幅器群を構成するが、従来例による増幅器群９０５を構成する増幅器とは異なる。
【００２６】
しかし、本実施形態では、階調電圧発生回路１０１Ａは、１５９個の抵抗を備え、１６０個の電圧を発生する。すなわち、階調電圧発生回路１０１Ａは、液晶の電圧―光透過率特性の非線形領域においては、Ｖ０、Ｖ１、Ｖ２、…Ｖ３０、Ｖ３１、及び、Ｖ２２４、Ｖ２２５、Ｖ２２６、…Ｖ２５４、Ｖ２５５の８ビット精度の６４個の階調電圧を発生し、液晶の電圧―光透過率特性の線形領域においては、Ｖ３２、Ｖ３４、…Ｖ２２０、Ｖ２２２の７ビット精度の９６個の階調電圧を発生する。従って、合計で１６０個の異なった階調電圧を発生し、階調電圧選択回路１０２Ａに出力する。
【００２７】
階調電圧選択回路１０２Ａは、図１３又は図１４に示す従来例による階調電圧選択回路と同様な構成をとる。また、階調電圧選択回路１０２Ａは、図２に示すように、デジタル映像データの全ビットＢ０〜Ｂ７の値に応じて、階調電圧発生回路１０１Ａから入力した１６０個の階調電圧から１つの電圧を電圧ＶINTとして選択する。デジタル映像データの値が０〜３１である範囲では、電圧Ｖ０、Ｖ１、Ｖ２、・・・、Ｖ３１を電圧ＶINTとして選択し、デジタル映像データの値が３２〜２２３である範囲では、電圧Ｖ３２、Ｖ３４、Ｖ３６、・・・、Ｖ２２２を電圧ＶINTとして選択し、デジタル映像データの値が２２４〜２５５である範囲では、電圧Ｖ２２４、Ｖ２２５、Ｖ２２６、・・・、Ｖ２５５を出力電圧ＶINTとして選択する。
【００２８】
出力回路兼増幅器１０４Ａは、下位ビット制御回路１０３Ａから入力する制御信号１５１Ａの値に応じて、階調電圧選択回路１０２Ａから入力した電圧ＶINT又はその電圧ＶINTにオフセット電圧αを加算した電圧を出力電圧ＶOUTとして選択して出力する。
【００２９】
出力回路兼増幅器１０４Ａは、図３に示すような構成をとり、オペアンプの差動段に流れる電流を制御信号１５１により制御されるスイッチＳＷ１により変化させることによりオフセット電圧αを発生する。スイッチＳＷ１の第１の入力端子には、電圧ＶINTが印加され、第２の入力端子には、差動増幅器を構成するトランジスタの導電型に応じて、電圧ＶDD又は接地電圧ＧＮＤが印加される。スイッチＳＷ１の出力端子が第１の入力端子に接続されているときは、オフセット電圧は０ボルトであり、スイッチＳＷ１の出力端子が第２の入力端子に接続されているときは、オフセット電圧はαボルトである。スイッチＳＷ１は、下位ビット制御回路１０３Ａが出力する制御信号１５１Ａにより制御される。
【００３０】
下位ビット制御回路１０３Ａは、図４に示すように、一致回路３０１と論理積ゲート回路３０２を備える。図４から明らかなように、映像データの上位３ビットＢ５〜Ｂ７の値が全て０であるとき又は映像データの上位３ビットＢ５〜Ｂ７の値が全て１であるときには、一致回路３０１の出力はＨＩＧＨとなり、下位ビットデータＢ０の値は無効となり、論理積ゲート回路３０２は、ＬＯＷの値の制御信号１５１を出力する。一方、映像データの上位３ビットＢ５〜Ｂ７のうちの何れかの１ビットの値が他の２ビットの値と異なる値をとるときには、一致回路３０１の出力はＬＯＷとなり、下位ビットデータＢ０の値に応じて、論理積ゲート回路３０２は、ＬＯＷ又はＨＩＧＨの値の制御信号１５１Ａを出力する。スイッチＳＷ１の出力端子は、制御信号１５１Ａの値がＬＯＷであるときには、第１の入力端子に接続され、制御信号１５１Ａの値がＨＩＧＨであるときには、第２の入力端子に接続される。
【００３１】
従って、出力回路兼増幅器１０４Ａが出力する出力電圧ＶOUTの値は、図２に示すように、映像データの値に応じて変化する。すなわち、映像データの値が０〜３１である範囲では、出力電圧ＶOUTの値は、Ｖ０、Ｖ１、Ｖ２、・・・、Ｖ３１であり、映像データの値が３２〜２２３である範囲では、出力電圧ＶOUTの値は、Ｖ３２、Ｖ３２＋α、Ｖ３４、Ｖ３４＋α、・・・、Ｖ２２２、Ｖ２２２＋αであり、映像データの値が２２４〜２５５である範囲では、出力電圧ＶOUTの値は、Ｖ２２４、Ｖ２２５、Ｖ２２６、・・・、Ｖ２５５である。なお、オフセット電圧αの値は、スイッチＳＷ１の出力端子にゲートが接続されるトランジスタとその対のトランジスタの寸法を調整することにより、例えば、典型的な液晶パネルについての電圧Ｖ１２６と電圧Ｖ１２８との差の約１／２とする。
【００３２】
階調電圧発生回路１０１Ａが出力する電圧のうち、線形領域で出力する電圧をＶ３２、Ｖ３４、・・・、Ｖ２２２ではなく、Ｖ３３、Ｖ３５、・・・、Ｖ２２３に変えて、下位ビット制御回路１０３Ａの構成を変えて、スイッチＳＷ１の第２の入力端子に供給する電圧を変えることにより、出力回路兼増幅器１０４Ａが、映像データの値が３３、３５、・・・２２３のときに、階調電圧選択回路１０２Ａから入力した電圧ＶINTをそのまま出力電圧ＶOUTとして出力し、映像データの値が３２、３４、・・・、２２２であるときに、階調電圧選択回路１０２Ａから入力した電圧ＶINTからオフセット電圧を減算した電圧を出力電圧ＶOUTとして出力するようにすることも可能である。
【００３３】
［実施形態２］
図５に、本発明の実施形態２による駆動回路の要部の構成を示す。実施形態２の駆動回路は、従来例による８０ビットシフトレジスタ９０１、データレジスタ９０２、データラッチ回路９０３を備えるが、図５には示していない。階調電圧発生回路１０１Ｂは、階調電圧発生回路９０６と同様なものである。階調電圧選択回路１０２Ｂは、２４０個集まって、従来例による階調電圧選択回路群９０４と同一の位置にある階調電圧選択回路群を構成する。下位ビット制御回路１０３Ｂは実施形態２で新たに追加された。出力回路兼増幅器１０４Ｂは、２４０個集まって、従来例による増幅器群９０５と同一の位置にある出力回路兼増幅器群を構成するが、従来例による増幅器群９０５に抵抗及びスイッチを追加したものである。
【００３５】
しかし、本実施形態では、階調電圧発生回路１０１Ｂは、１１１個の抵抗を備え、１１２個の電圧を発生する。すなわち、階調電圧発生回路１０１Ｂは、液晶の電圧―光透過率特性の非線形領域においては、Ｖ０、Ｖ１、Ｖ２、…Ｖ３０、Ｖ３１、及び、Ｖ２２４、Ｖ２２５、Ｖ２２６、…Ｖ２５４、Ｖ２５５の８ビット精度の６４個の階調電圧を発生し、液晶の電圧―光透過率特性の線形領域においては、Ｖ３２、Ｖ３６、…Ｖ２１６、Ｖ２２０の６ビット精度の４８個の階調電圧を発生する。従って、合計で１１２個の異なった階調電圧を発生し、階調電圧選択回路１０２Ｂに出力する。
【００３６】
階調電圧選択回路１０２Ｂは、図１３又は図１４に示す従来例による階調電圧選択回路を２個併せたものと同様な構成をとる。また、階調電圧選択回路１０２Ｂは、図６に示すように、デジタル映像データの全ビットＢ０〜Ｂ７の値に応じて、階調電圧発生回路１０１Ｂから入力した１１２個の階調電圧から相互に隣接する２つの電圧を電圧ＶU、ＶDとして選択する。デジタル映像データの値が０〜３１である範囲では、電圧Ｖ０、Ｖ１、Ｖ２、・・・、Ｖ３１を電圧ＶDとして選択し、デジタル映像データの値が３２〜２２３である範囲では、電圧Ｖ３２、Ｖ３６、Ｖ４０、・・・、Ｖ２２０を電圧ＶDとして選択し、デジタル映像データの値が２２４〜２５５である範囲では、電圧Ｖ２２４、Ｖ２２５、Ｖ２２６、・・・、Ｖ２５５を電圧ＶDとして選択する。また、デジタル映像データの値が０〜３１である範囲では、電圧Ｖ１、Ｖ２、Ｖ３、・・・、Ｖ３２を電圧ＶUとして選択し、デジタル映像データの値が３２〜２２３である範囲では、電圧Ｖ３６、Ｖ４０、Ｖ４４、・・・、Ｖ２２４を電圧ＶUとして選択し、デジタル映像データの値が２２４〜２５５である範囲では、電圧Ｖ２２４、Ｖ２２５、Ｖ２２６、Ｖ２２７、・・・、Ｖ２５５を電圧ＶDとして選択する。
【００３７】
出力回路兼増幅器１０４Ｂは、下位ビット制御回路１０３Ｂから入力する制御信号１５１Ｂの値に応じて、階調電圧選択回路１０２Ｂから入力した電圧ＶD、ＶUを基に生成した電圧を出力電圧ＶOUTとして出力する。
【００３８】
出力回路兼増幅器１０４Ｂは、図７に示すように、電圧ＶUと電圧ＶDを分圧する４つの抵抗、これらの抵抗のいずれかの接続点の電圧又は電圧ＶDを選択するためのスイッチＳＷ２〜ＳＷ５、スイッチＳＷ２〜ＳＷ５の出力の出力インピーダンスを減少させるバッファアンプＡ１を備える。スイッチＳＷ２〜ＳＷ５は、下位ビット制御回路１０３Ｂが出力する制御信号１５１Ｂにより制御される。制御信号１５１ＢがスイッチＳＷ２のみをＯＮにするときは、電圧ＶOUTは電圧ＶDと等しくなり、制御信号１５１ＢがスイッチＳＷ３のみをＯＮにするときは、電圧ＶOUTは（３／４）ＶD＋（１／４）ＶUとなり、制御信号１５１ＢがスイッチＳＷ４のみをＯＮにするときは、電圧ＶOUTは（２／４）ＶD＋（２／４）ＶUとなり、制御信号１５１ＢがスイッチＳＷ４のみをＯＮにするときは、電圧ＶOUTは（１／４）ＶD＋（３／４）ＶUとなる。
【００３９】
下位ビット制御回路１０３Ｂは、図８に示すように、一致回路３０１と２対４ラインデコーダ３０３と論理和ゲート回路３０４と論理積ゲート回路３０５〜３０７を備える。論理和ゲート回路３０４の出力端子は、スイッチＳＷ２の制御端子Ｃ２に接続され、論理積ゲート回路３０５の出力端子は、スイッチＳＷ３の制御端子Ｃ３に接続され、論理積ゲート回路３０６の出力端子は、スイッチＳＷ４の制御端子Ｃ４に接続され、論理積ゲート回路３０７の出力端子は、スイッチＳＷ５の制御端子Ｃ５に接続される。図８から明らかなように、映像データの上位３ビットＢ５〜Ｂ７の値が全て０であるとき又は映像データの上位３ビットＢ５〜Ｂ７の値が全て１であるときには、一致回路３０１の出力はＨＩＧＨとなり、従って、論理和ゲート回路３０４の出力はＨＩＧＨとなり、論理積ゲート回路３０５〜３０７の出力はＬＯＷとなる。従って、このときには、スイッチＳＷ２〜ＳＷ５のうちスイッチＳＷ２のみがＯＮとなる。一方、映像データの上位３ビットＢ５〜Ｂ７のうちの何れかの１ビットの値が他の２ビットの値と異なる値をとるときには、一致回路３０１の出力はＬＯＷとなり、下位２ビットＢ０、Ｂ１の値に応じて、論理和ゲート回路３０４、論理積ゲート回路３０５〜３０７は、ＬＯＷ又はＨＩＧＨの値の制御信号１５１Ｂを出力する。従って、このときには、映像データの下位２ビットＢ０、Ｂ１の値に応じて、スイッチＳＷ２〜ＳＷ５のうちの１のスイッチがＯＮとなり、他のスイッチはＯＦＦとなる。
【００４０】
従って、出力回路兼増幅器１０４Ｂが出力する出力電圧ＶOUTの値は、図６に示すように、映像データの値に応じて変化する。すなわち、映像データの値が０〜３１である範囲では、出力電圧ＶOUTの値は、Ｖ０、Ｖ１、Ｖ２、・・・、Ｖ３１であり、映像データの値が３２〜２２３である範囲では、出力電圧ＶOUTの値は、Ｖ３２、（３／４）Ｖ３２＋（１／４）Ｖ３６、（２／４）Ｖ３２＋（２／４）Ｖ３６、（１／４）Ｖ３２＋（３／４）Ｖ３６、Ｖ３６、・・・、Ｖ２２０、（３／４）Ｖ２２０＋（１／４）Ｖ２２４、（２／４）Ｖ２２０＋（２／４）Ｖ２２４、（１／４）Ｖ２２０＋（３／４）Ｖ２２４であり、映像データの値が２２４〜２５５である範囲では、出力電圧ＶOUTの値は、Ｖ２２４、Ｖ２２５、Ｖ２２６、・・・、Ｖ２５５である。
【００４１】
出力回路兼増幅器に含まれる出力回路の他の例として、容量を用いたスイッチドキャパシタ方式や抵抗を用いるＲ−２Ｒ方式など、複数の基準電圧からそれよりも多い数の複数の電圧を発生することができるＤ／Ａコンバータを用いることができる。
【００４２】
また、実施形態１、２では、下位ビット制御回路１０３Ａは、線形領域であるか否かを、一致回路３０１を使用して、映像データの上位３ビットが全て一致するか否かにより判定していたが、本発明はこれに限られるものではない。例えば、一致回路３０１の代わりに、図９に示すような２つの比較器３２１、３２２とこれらの比較器の出力の論理和をとる論理和ゲート回路３２３より成る回路を使用し、線形領域と非線形領域との境界を示す閾値ＴＨ１、ＴＨ２を任意に設定することが可能である。
【００４３】
また、（１）階調電圧選択回路１０２Ａと、（２）２対４ラインデコーダ３０３をビットＢ０、Ｂ１の値に応じて１乃至４個の出力をＨＩＧＨとするデコーダに置き換え、論理和ゲート回路３０４又はその出力を省いた下位ビット制御回路１０３Ｂと、（３）スイッチＳＷ１とスイッチＳＷ１にゲートが接続されるトランジスタを３組設けた出力回路兼増幅器１０４Ａと、を組み合わせた構成により、階調電圧選択回路の回路規模を更に削減することも可能である。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、液晶の電圧―光透過率特性の線形領域では、映像データの上位ビットの値に応じた１または２の電圧を階調電圧選択回路により選択し、それらの選択された電圧を利用して、映像データの全ビットのうち前記上位ビットの残りのビットである映像データの下位ビットの値に応じて、更に細かい電圧を発生させるので、階調電圧選択回路の回路規模を大きく削減することができる。また、液晶の電圧―光透過率特性の非線形領域では、階調電圧差（同一の階調差を得るための電圧差）が線形領域より大きくまた、均一でないが、この非線形領域では、前記上位ビットのうちの一部の上位のビットの値により、この非線形領域を判定して、８ビット精度の階調電圧を発生させて、選択するので、階調を正しく表現した画像を液晶パネルに表示することができる。また、３色の液晶パネルを利用し、これに応じて駆動回路を３系統使用した場合には、例えば、１６７７万色表示のフルカラー化が実現できる。
【００４５】
また、本発明によれば、階調電圧選択回路の回路規模を減らすことができる。
出力回路による回路規模の増大分を考慮しても、駆動回路全体の回路規模を減らすことができる。
【００４６】
従来例による８ビットの抵抗ストリング方式では、階調電圧選択回路は、１出力当たり、２５６階調に対応したデコーダと２５６個のスイッチが備わることを必要とする。一方、第１の実施形態では、１出力当たり、１６０階調に対応したデコーダと１６０個のスイッチのみ備わることしか必要とならず、第２の実施形態では、１出力当たり、１１２階調に対応したデコーダと１１２個のスイッチのセットが２個のみ備わることしか必要とならない。
【００４７】
また、階調電圧選択回路の出力する階調数が少なくなると、検査する階調数も少なくなるので、テストタイムが短くできるなどチップコストの低減ができる。
出力回路は、全ての階調について検査する必要はなく、下位ビット制御回路から入力するスイッチのコントロール信号の組み合わせの全てについて検査すれば済む。
【図面の簡単な説明】
【図１】本発明の実施形態１による多階調デジタル映像データを表示するための駆動回路の要部を示すブロック図である。
【図２】本発明の実施形態１による多階調デジタル映像データを表示するための駆動回路が入力する映像データの値と出力電圧との関係を示す表である。
【図３】図１に示す出力回路兼増幅器１０４Ａの構成を示すブロック図である。
【図４】図１に示す下位ビット制御回路１０３Ａの構成を示すブロック図である。
【図５】本発明の実施形態２による多階調デジタル映像データを表示するための駆動回路の要部を示すブロック図である。
【図６】本発明の実施形態２による多階調デジタル映像データを表示するための駆動回路が入力する映像データの値と出力電圧との関係を示す表である。
【図７】図５に示す出力回路兼増幅器１０４Ｂの構成を示すブロック図である。
【図８】図５に示す下位ビット制御回路１０３Ｂの構成を示すブロック図である。
【図９】一致回路３０１と置き換えることができる回路の構成を示す回路図である。
【図１０】従来例による多階調デジタル映像データを表示するための駆動回路の構成を示すブロック図である。
【図１１】階調電圧発生回路の構成を示すブロック図である。
【図１２】ＬＣＤの電圧−透過率特性を示すグラフである。
【図１３】階調電圧選択回路の１例の構成を示すブロック図である。
【図１４】階調電圧選択回路の他の例の構成を示すブロック図である。
【符号の説明】
１０１Ａ、１０１Ｂ  階調電圧発生回路
１０２Ａ、１０２Ｂ  階調電圧選択回路
１０３Ａ、１０３Ｂ  下位ビット制御回路
１０４Ａ、１０４Ｂ  出力回路兼増幅器
９０１  ８０ビットシフトレジスタ
９０２  データレジスタ回路
９０３  データラッチ回路
９０４  階調電圧選択回路群
９０５  増幅器群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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