(57)【特許請求の範囲】
【請求項１】
選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、
前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、
電源ノードと第１のノードとの間に設けられた常時オン状態の第１のトランジスタと、前記第１のノードと基準ノードとの間に設けられ、読出制御信号で活性化されたときにオン状態となる第２のトランジスタと、前記基準ノードと接地ノードとの間に設けられ、前記読出制御信号で活性化されたときにオフ状態となる第３のトランジスタと、前記第１のノードと前記基準電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧でオン／オフ制御される第４のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記基準ノードの電圧でオン／オフ制御される第５のトランジスタと、を有する基準回路と、
前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられた常時オン状態の第６のトランジスタと、前記出力ノードと前記セル電流が入力される第３のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第７のトランジスタと、前記第３のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第８のトランジスタと、を有する複数の検出回路と、
を備えたことを特徴とする不揮発性メモリ。
【請求項２】
選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、
前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、
電源ノードと基準ノードとの間に設けられ、常時オン状態となって前記基準ノードをプルアップする第１のトランジスタと、前記基準電流が入力される第１のノードと前記基準ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと前記基準ノードとの間に前記第２のトランジスタに直列に設けられ、読出制御信号で活性化されたときにオン状態となる第３のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第４のトランジスタと、を有する基準回路と、
前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、常時オン状態となって前記出力ノードをプルアップする第５のトランジスタと、前記セル電流が入力される第２のノードと前記出力ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第６のトランジスタと、前記第２のノードと前記出力ノードとの間に前記第６のトランジスタに直列に設けられ、前記読出制御信号で活性化されたときにオン状態となる第７のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第８のトランジスタと、を有する複数の検出回路と、
を備えたことを特徴とする不揮発性メモリ。
【請求項３】
選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、
前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、
電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有する基準回路と、
前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第５のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第６のトランジスタと、を有する複数の検出回路と、
前記読出制御信号で活性化されているとき、或いは活性化された直後の一定時間だけ、前記基準ノードに所定の電圧を印加する定電圧回路と、
を備えたことを特徴とする不揮発性メモリ。
【請求項４】
選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、
前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、
電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有する基準回路と、
前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記基準ノードの信号の電力を増幅して前記基準電流に対応した基準電圧を増幅ノードに出力する定電圧回路と、
前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記電源ノードと前記出力ノードとの間に設けられ、前記読出制御信号で活性化されたときにオン状態となる第５のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記増幅ノードの電圧で導通状態が制御される第６のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第７のトランジスタと、を有する複数の検出回路と、
を備えたことを特徴とする不揮発性メモリ。
【請求項５】
選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、
前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、
電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有する基準回路と、
前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記基準ノードのレベルを検出し、前記レベルが前記基準電流に対応した基準電圧に達するまではレベル検出ノードを第１の電位に保持し、前記レベルが前記基準電圧に達したときには前記レベル検出ノードを第２の電位に遷移するレベル検出回路と、
前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第５のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第６のトランジスタと、前記出力ノードと前記基準ノードとの間に設けられ、前記レベル検出ノードが前記第１の電位のときにはオン状態になり、前記レベル検出ノードが前記第２の電位のときにはオフ状態になる第７のトランジスタと、を有する複数の検出回路と、
を備えたことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、読み出し専用メモリ（以下、「ＲＯＭ」という）等の不揮発性メモリ、特に動作時の立ち上がりの速いセンスアンプを有する不揮発性メモリに関するものである。
【０００２】
【従来の技術】
図２は、従来のＲＯＭの一例を示す概略の構成図である。
このＲＯＭは、平行に配置された複数のワード線ＷＬ０，ＷＬ１，…，ＷＬｎと、これらのワード線ＷＬ０〜ＷＬｎに直交して配置されたビット線ＢＬ０，ＢＬ１，…，ＢＬ７と、基準ビット線ＲＢＬを有している。ビット線ＢＬｉ（但し、ｉ＝０〜７）とワード線ＷＬ０〜ＷＬｎとの各交差箇所には、メモリセルアレイ１０ｉを構成するＭＯＳトランジスタ（以下、「ＭＯＳ」という）１１ｉ，０〜１１ｉ，ｎが設けられ、これらのＭＯＳ１１ｉ，０〜１１ｉ，ｎのソースが、このビット線ＢＬｉに共通接続されている。ＭＯＳ１１ｉ，０〜１１ｉ，ｎのゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、ドレインには電源電圧ＶＩ（例えば、１Ｖ）が共通に与えられるようになっている。
【０００３】
これらのＭＯＳ１１ｉ，０〜１１ｉ，ｎは、記憶内容に従って予め選択的にゲートにイオン注入が行われ、データ“０”，“１”に従って異なる閾値電圧が設定されている。即ち、データ“０”に対応するＭＯＳは、常にオフ状態となるように設定され、データ“１”に対応するＭＯＳは、選択時にオン状態、非選択時にオフ状態となるように設定されている。
【０００４】
また、基準ビット線ＲＢＬとワード線ＷＬ０〜ＷＬｎとの各交差箇所には、基準セルアレイ２０を構成するＭＯＳ２１０〜２１ｎが設けられ、これらのＭＯＳ２１０〜２１ｎのソースが、この基準ビット線ＲＢＬに共通接続されている。ＭＯＳ２１０〜２１ｎのゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、各ドレインにはメモリセルアレイ１０ｉと同じ電源電圧ＶＩが共通に与えられるようになっている。ＭＯＳ２１０〜２１ｎには、すべてデータ“１”が記憶されている。
【０００５】
基準ビット線ＲＢＬ及び各ビット線ＢＬｉは、センスアンプを構成する基準回路３０及び検出回路４０ｉに、それぞれ接続されている。
基準ビット線ＲＢＬは、ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）３１と、ＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）３２，３３を直列に接続して構成された基準回路３０の入力ノードＮ１に接続されている。ＰＭＯＳ３１のソースは電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続され、ゲートにはイネーブル信号／ＣＥ（但し、「／」は反転を意味する）が与えられるようになっている。ＰＭＯＳ３１のドレインは基準ノードＮ２に接続され、この基準ノードＮ２には、更にＮＭＯＳ３２のドレインとゲートが接続されている。ＮＭＯＳ３２のソースは、基準ビット線ＲＢＬが接続された入力ノードＮ１に接続され、この入力ノードＮ１には更にＮＭＯＳ３３のドレインが接続されている。ＮＭＯＳ３３のゲートは基準ノードＮ２に接続され、ソースは接地電圧ＧＮＤに接続されている。
【０００６】
一方、ビット線ＢＬｉは、ＰＭＯＳ４１ｉと、ＮＭＯＳ４２ｉ，４３ｉを直列に接続して構成された検出回路４０ｉの入力ノードＮ３ｉに接続されている。ＰＭＯＳ４１ｉのソースは電源電圧ＶＣＣに接続され、ゲートにはイネーブル信号／ＣＥが与えられるようになっている。ＰＭＯＳ４１ｉのドレインは出力ノードＮ４ｉに接続され、この出力ノードＮ４ｉには更にＮＭＯＳ４２ｉのドレインとＮＭＯＳ４３ｉのゲートが接続されている。ＮＭＯＳ４２ｉのソースは、入力ノードＮ３ｉに接続され、ゲートは基準回路３０の基準ノードＮ２に接続されている。入力ノードＮ３ｉにはＮＭＯＳ４３ｉのドレインが接続され、このＮＭＯＳ４３ｉのソースが接地電圧ＧＮＤに接続されている。
【０００７】
このようなＲＯＭにおいて、読み出し時にワード線ＷＬ０〜ＷＬｎのいずれか１つ（例えば、ＷＬ０）が選択されると共に、イネーブル信号／ＣＥが、待機状態のレベル“Ｈ”から動作状態のレベル“Ｌ”に変化すると、基準回路３０内のＰＭＯＳ３１と、各検出回路４０ｉ内のＰＭＯＳ４１ｉがオフ状態からオン状態に変化する。
これにより、基準回路３０内のＮＭＯＳ３２，３３に電流が流れ、基準セルアレイ２０内のＭＯＳ２１０を流れる電流が、基準回路３０の入力ノードＮ１に判定用の基準電流ＩＮＲとして流れ込む。ＮＭＯＳ３２，３３を流れる電流により、入力ノードＮ１の電圧は０．１Ｖ程度となり、基準ノードＮ２の電圧は接地電圧ＧＮＤから基準電圧ＲＥＦ（例えば、１Ｖ）に変化する。
【０００８】
一方、ワード線ＷＬ０で選択された各メモリセルアレイ１０ｉ内のＭＯＳ１１ｉ，０には、記憶されたデータに従ってセル電流ＩＮＳｉが流れ、このセル電流ＩＮＳｉが入力ノードＮ３ｉに流れ込む。入力ノードＮ３ｉの電圧は、読み出したデータが“１”即ちＭＯＳ１１ｉ，０がオン状態のときに０．１１Ｖとなり、データが“０”即ちＭＯＳ１１ｉ，０がオフ状態のときに０．０９Ｖ程度となる。また、出力ノードＮ４ｉに出力される検出電圧Ｓｉは、セル電流ＩＮＳｉが基準電流ＩＮＲの例えば１／２よりも大きければ基準電圧ＲＥＦよりも高い電圧（例えば、約１．１Ｖ）となり、小さければ低い電圧（例えば、約０．９Ｖ）となる。従って、出力ノードＮ４ｉの検出電圧Ｓｉにより、読み出したデータを判定することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＲＯＭでは、次のような課題があった。
基準回路３０の入力ノードＮ１及び各検出回路４０ｉの入力ノードＮ３ｉは、それぞれ基準セルアレイ２０及びメモリセルアレイ１０ｉを構成するＭＯＳのソース電極になるため、ゲート・ソース間電圧Ｖｇｓが小さくなりセル電流を損なわないように、接地電圧ＧＮＤに近い電圧に設定する必要がある。このため、ＮＭＯＳ３２，３３、及びＮＭＯＳ４２ｉ，４３ｉのトランジスタ・サイズを大きくしてオン抵抗を下げる必要がある。
【００１０】
一方、ＰＭＯＳ３１及びＰＭＯＳ４１ｉのトランジスタ・サイズは、セル電流の大きさによって決まる。換言すると、基準回路３０及び各検出回路４０ｉのプルアップ能力は、負荷容量の大小に拘らず最大値がセル電流に基づいて制限される。
【００１１】
図２のＲＯＭのように、１つの基準回路３０から複数の検出回路４０ｉへ基準電圧ＲＥＦを供給するように簡素化した回路構成では、この基準回路３０にかかる負荷容量が大きくなる。このため、待機状態から動作状態に変化したときに、基準電圧ＲＥＦの立ち上がりの遅延が生じ、正しいデータを読み出すまでのアクセス時間が長くなるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、簡素化した回路で短いアクセス時間を達成することができるセンスアンプを有するＲＯＭ等の不揮発性メモリを提供するものである。
【００１２】
前記課題を解決するために、本発明の内の第１の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、複数の検出回路とを備えている。
前記基準回路は、電源ノードと第１のノードとの間に設けられた常時オン状態の第１のトランジスタと、前記第１のノードと基準ノードとの間に設けられ、読出制御信号で活性化されたときにオン状態となる第２のトランジスタと、前記基準ノードと接地ノードとの間に設けられ、前記読出制御信号で活性化されたときにオフ状態となる第３のトランジスタと、前記第１のノードと前記基準電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧でオン／オフ制御される第４のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記基準ノードの電圧でオン／オフ制御される第５のトランジスタと、を有している。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられた常時オン状態の第６のトランジスタと、前記出力ノードと前記セル電流が入力される第３のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第７のトランジスタと、前記第３のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第８のトランジスタと、を有している。
【００１４】
第２の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、複数の検出回路とを備えている。
前記基準回路は、電源ノードと基準ノードとの間に設けられ、常時オン状態となって前記基準ノードをプルアップする第１のトランジスタと、前記基準電流が入力される第１のノードと前記基準ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと前記基準ノードとの間に前記第２のトランジスタに直列に設けられ、読出制御信号で活性化されたときにオン状態となる第３のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第４のトランジスタと、を有している。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、常時オン状態となって前記出力ノードをプルアップする第５のトランジスタと、前記セル電流が入力される第２のノードと前記出力ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第６のトランジスタと、前記第２のノードと前記出力ノードとの間に前記第６のトランジスタに直列に設けられ、前記読出制御信号で活性化されたときにオン状態となる第７のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第８のトランジスタと、を有している。
【００１６】
第３の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、複数の検出回路と、定電圧回路とを備えている。
前記基準回路は、電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有している。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第５のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第６のトランジスタと、を有している。
前記定電圧回路は、前記読出制御信号で活性化されているとき、或いは活性化された直後の一定時間だけ、前記基準ノードに所定の電圧を印加する回路である。
【００１８】
第４の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、定電圧回路と、複数の検出回路とを備えている。
前記基準回路は、電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有している。
前記定電圧回路は、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記基準ノードの信号の電力を増幅して前記基準電流に対応した基準電圧を増幅ノードに出力する回路である。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記電源ノードと前記出力ノードとの間に設けられ、前記読出制御信号で活性化されたときにオン状態となる第５のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記増幅ノードの電圧で導通状態が制御される第６のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第７のトランジスタと、を有している。
【００２０】
第５の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、レベル検出回路と、複数の検出回路とを備えている。
前記基準回路は、電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有している。
前記レベル検出回路は、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記基準ノードのレベルを検出し、前記レベルが前記基準電流に対応した基準電圧に達するまではレベル検出ノードを第１の電位に保持し、前記レベルが前記基準電圧に達したときには前記レベル検出ノードを第２の電位に遷移する回路である。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第５のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第６のトランジスタと、前記出力ノードと前記基準ノードとの間に設けられ、前記レベル検出ノードが前記第１の電位のときにはオン状態になり、前記レベル検出ノードが前記第２の電位のときにはオフ状態になる第７のトランジスタと、を有している。
【００２６】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＲＯＭの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＲＯＭは、平行に配置された複数のワード線ＷＬ０，ＷＬ１，…，ＷＬｎと、これらのワード線ＷＬ０〜ＷＬｎに直交して配置されたビット線ＢＬ０，ＢＬ１，…，ＢＬ７と、基準ビット線ＲＢＬを有している。ビット線ＢＬｉ（但し、ｉ＝０〜７）とワード線ＷＬ０〜ＷＬｎとの各交差箇所には、メモリセルアレイ１０ｉを構成するメモリセル（例えば、ＭＯＳ）１１ｉ，０〜１１ｉ，ｎが設けられ、これらのＭＯＳ１１ｉ，０〜１１ｉ，ｎのソースが、このビット線ＢＬｉに共通接続されている。ＭＯＳ１１ｉ，０〜１１ｉ，ｎのゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、ドレインには電源電圧ＶＩ（例えば、１Ｖ）が共通に与えられるようになっている。
【００２７】
これらのＭＯＳ１１ｉ，０〜１１ｉ，ｎは、記憶内容に従って予め選択的にゲートにイオン注入が行われ、データ“０”，“１”に従って異なる閾値電圧が設定されている。即ち、データ“０”に対応するＭＯＳｉ，ｊ（但し、ｊ＝０〜ｎ）は、ワード線ＷＬｊでの選択の有無にかかわらず、常にオフ状態となるように設定されている。また、データ“１”に対応するＭＯＳｉ，ｊは、ワード線ＷＬｊで選択されたときにオン状態となり、選択されていないときにはオフ状態となるように設定されている。
【００２８】
また、基準ビット線ＲＢＬとワード線ＷＬ０〜ＷＬｎとの各交差箇所には、基準セルアレイ２０を構成するＭＯＳ２１０〜２１ｎが設けられ、これらのＭＯＳ２１０〜２１ｎのソースが、この基準ビット線ＲＢＬに共通接続されている。ＭＯＳ２１０〜２１ｎのゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、各ドレインにはメモリセルアレイ１０ｉと同じ電源電圧ＶＩが共通に与えられるようになっている。ＭＯＳ２１０〜２１ｎには、すべてデータ“１”が記憶されている。
【００２９】
基準ビット線ＲＢＬ及び各ビット線ＢＬｉは、センスアンプを構成する基準回路３０Ａ及び検出回路４０Ａｉに、それぞれ接続されている。
基準ビット線ＲＢＬは、プルアップ用のＰＭＯＳ３１と、ＮＭＯＳ３２，３３とを直列に接続して構成された基準回路３０Ａの入力ノードＮ１に接続されている。ＰＭＯＳ３１のソースは電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続され、ゲートは接地電圧ＧＮＤに固定接続されている。ＰＭＯＳ３１のドレインはＮＭＯＳ３２のドレインに接続され、このＮＭＯＳ３２のゲートが基準ノードＮ２に、ソースが入力ノードＮ１にそれぞれ接続されている。入力ノードＮ１には、更にＮＭＯＳ３３のドレインが接続されている。ＮＭＯＳ３３のゲートは基準ノードＮ２に、ソースは接地電圧ＧＮＤにそれぞれ接続されている。
【００３０】
ＮＭＯＳ３２のドレインと基準ノードＮ２の間はＮＭＯＳ３４で接続され、このＮＭＯＳ３４がイネーブル信号ＣＥでオン／オフ制御されるようになっている。更に、基準ノードＮ２と接地電圧ＧＮＤの間はＮＭＯＳ３５で接続され、このＮＭＯＳ３５がインバータ３６から与えられるイネーブル信号／ＣＥでオン／オフ制御されるようになっている。
【００３１】
一方、ビット線ＢＬｉは、プルアップ用のＰＭＯＳ４１ｉと、ＮＭＯＳ４２ｉ，４３ｉとを直列に接続して構成された検出回路４０Ａｉの入力ノードＮ３ｉに接続されている。ＰＭＯＳ４１ｉのソースは電源電圧ＶＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接続されている。ＰＭＯＳ４１ｉのドレインは出力ノードＮ４ｉに接続され、この出力ノードＮ４ｉにＮＭＯＳ４２ｉのドレインとＮＭＯＳ４３ｉのゲートが接続されている。ＮＭＯＳ４２ｉのソースは入力ノードＮ３ｉに接続され、ゲートは基準回路３０Ａの基準ノードＮ２に接続されている。入力ノードＮ３ｉには、更にＮＭＯＳ４３ｉのドレインが接続され、このＮＭＯＳ４３ｉのソースが接地電圧ＧＮＤに接続されている。
【００３２】
図３は、図１中の基準回路３０Ａの出力信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
このＲＯＭが待機状態の場合、イネーブル信号ＣＥは“Ｌ”となっているので、ＮＭＯＳ３４はオフ状態、ＮＭＯＳ３５はオン状態である。更に、ＰＭＯＳ３１のゲートは接地電圧ＧＮＤに固定接続されているので、このＰＭＯＳ３１は常にオン状態となり、ＮＭＯＳ３４のドレインは、電源電圧ＶＣＣである。
【００３３】
次に、読み出し時にワード線ＷＬ０〜ＷＬｎのいずれか１つ（例えば、ＷＬ０）が選択されると共に、イネーブル信号ＣＥが、動作状態のレベル“Ｈ”に変化すると、基準回路３０Ａ内のＮＭＯＳ３４はオン状態となり、ＮＭＯＳ３５はオフ状態に変化する。
【００３４】
ＮＭＯＳ３４のドレインに待機時蓄えられていた電荷が基準ノードＮ２に放出されるため、この基準ノードＮ２の電位が初期的に急上昇し、ＮＭＯＳ３２，３３は即座にオン状態となり、基準セルアレイ２０内のＭＯＳ２１０を流れる電流が、基準回路３０Ａの入力ノードＮ１に判定用の基準電流ＩＮＲとして流れ込む。基準ノードＮ２の電圧Ｖは、図３中の実線Ａで示すように、上記初期充電の後は、ＰＭＯＳ３１で制限される電流により時間ｔの経過と共に接地電圧ＧＮＤから基準電圧ＲＥＦ（例えば、１Ｖ）になだらかに変化する。また、入力ノードＮ１の電圧は０．１Ｖ程度となる。
【００３５】
なお、図３中の破線Ｂは、図２の従来のＲＯＭにおける基準ノードＮ２の電圧Ｖの変化を示している。図２の回路構成では、イネーブル信号ＣＥが“Ｌ”の時、ＰＭＯＳ３１はオン状態となっているため、基準ノードＮ２の電圧Ｖは、接地電圧ＧＮＤからＰＭＯＳ３１で制限される電流のみで立上がるので基準電圧ＲＥＦに達するまでに長時間を有する。
【００３６】
一方、ワード線ＷＬ０で選択された各メモリセルアレイ１０ｉ内のＭＯＳ１１ｉ，０には、記憶されたデータに従ってセル電流ＩＮＳｉが入力ノードＮ３ｉに流れ込む。入力ノードＮ３ｉの電圧は、読み出したデータが“１”即ちＭＯＳ１１ｉ，０がオン状態のときに０．１１Ｖとなり、データが“０”即ちＭＯＳ１１ｉ，０がオフ状態のときに０．０９Ｖ程度となる。また、出力ノードＮ４ｉの検出電圧Ｓｉは、セル電流ＩＮＳｉが基準電流ＩＮＲの例えば１／２よりも大きければ基準電圧ＲＥＦよりも高い電圧（例えば、約１．１Ｖ）となり、小さければ低い電圧（例えば、約０．９Ｖ）となる。従って、出力ノードＮ４ｉの検出電圧Ｓｉにより、読み出したデータを判定することができる。
【００３７】
以上のように、この第１の実施形態のＲＯＭは、常時オン状態に固定したプルアップ用のＰＭＯＳ３１と、待機時にイネーブル信号ＣＥによって基準ノードＮ２を強制的に接地電圧ＧＮＤに接続するためのＮＭＯＳ３４，３５を備えた基準回路３０Ａを有している。これにより、動作状態に切り替えられたときに、ＰＭＯＳ３１のトランジスタ・サイズにかかわらず、直ちに基準電圧ＲＥＦを出力することが可能になり、簡素化した回路で短いアクセス時間を達成することができる。
【００３８】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すセンスアンプの回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、基準回路３０Ｂと複数の検出回路４０Ｂｉ（但し、図には１組のみ表示）で構成されている。基準回路３０Ｂ及び検出回路４０Ｂｉは、それぞれ図１中の基準回路３０Ａ及び検出回路４０Ａｉに代えて用いられるものである。
【００３９】
基準回路３０Ｂは、プルアップ用のＰＭＯＳ３１と、ＮＭＯＳ３２，３７，３３とを直列に接続して構成されている。ＰＭＯＳ３１のソースは電源電圧ＶＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接続されている。ＰＭＯＳ３１のドレインはＮＭＯＳ３２のドレインに接続され、このＮＭＯＳ３２のゲートが基準ノードＮ２に、ソースがＮＭＯＳ３７を介して入力ノードＮ１に接続されている。ＮＭＯＳ３７のゲートには、イネーブル信号ＣＥが与えられ、このイネーブル信号ＣＥによってオン／オフ制御されるようになっている。入力ノードＮ１には、基準ビット線ＲＢＬ及びＮＭＯＳ３３のドレインが接続されている。ＮＭＯＳ３３のゲートは基準ノードＮ２に、ソースは接地電圧ＧＮＤにそれぞれ接続されている。
【００４０】
一方、検出回路４０Ｂｉは、プルアップ用のＰＭＯＳ４１ｉと、ＮＭＯＳ４２ｉ，４４ｉ，４３ｉとを直列に接続して構成されている。ＰＭＯＳ４１ｉのソースは電源電圧ＶＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接続されている。ＰＭＯＳ４１ｉのドレインは出力ノードＮ４ｉに接続され、この出力ノードＮ４ｉにＮＭＯＳ４２ｉのドレインとＮＭＯＳ４３ｉのゲートが接続されている。ＮＭＯＳ４２ｉのソースは、ＮＭＯＳ４４ｉを介して入力ノードＮ３ｉに接続され、ゲートは基準回路３０Ｂの基準ノードＮ２に接続されている。ＮＭＯＳ４４ｉのゲートには、イネーブル信号ＣＥが与えられ、このイネーブル信号ＣＥによってオン／オフ制御されるようになっている。入力ノードＮ３ｉには、ビット線ＢＬｉとＮＭＯＳ４３ｉのドレインが接続され、このＮＭＯＳ４３ｉのソースが接地電圧ＧＮＤに接続されている。
【００４１】
次に動作を説明する。
このセンスアンプのＰＭＯＳ３１，４１ｉのゲートは接地電圧ＧＮＤに固定接続されているので、イネーブル信号ＣＥにかかわらず、これらのＰＭＯＳ３１，４１ｉは常にオン状態である。
センスアンプが待機状態のとき、イネーブル信号ＣＥは“Ｌ”となっているので、ＮＭＯＳ３７，４４ｉはオフ状態で、基準ビット線ＲＢＬ及び各ビット線ＢＬｉからの基準電流ＩＮＲやセル電流ＩＮＳｉの流れ込みはない。従って、基準ノードＮ２及び出力ノードＮ４の電圧は、ほぼ電源電圧ＶＣＣとなっている。
【００４２】
次に、読み出し時にイネーブル信号ＣＥが“Ｈ”に変化すると、基準回路３０Ｂ内のＮＭＯＳ３７はオン状態となり、検出回路４０Ｂｉ内のＮＭＯＳ４４ｉも同時にオン状態に変化する。本実施例の場合、ＮＭＯＳ３２，３３は待機時からオン状態であるので、基準セルアレイ２０から基準回路３０Ｂの入力ノードＮ１に基準電流ＩＮＲが流れ込んだ電流に基づき、基準ノードＮ２の電圧Ｖは、直ちに電源電圧ＶＣＣから基準電圧ＲＥＦに変化する。
一方、検出回路４０Ｂｉにおいても、ＮＭＯＳ４４ｉがオン状態になることにより、各メモリセルアレイ１０ｉから読み出されたデータに対応するセル電流ＩＮＳｉが、入力ノードＮ３ｉに流れ込む。これ以降の動作は、第１の実施例と同様である。
【００４３】
以上のように、この第２の実施形態のセンスアンプは、常時オン状態に固定したプルアップ用のＰＭＯＳ３１，４１ｉと、待機時にイネーブル信号ＣＥによってこれらのＰＭＯＳ３１，４１ｉの電流経路を遮断するＮＭＯＳ３７，４４ｉを有している。これにより、動作状態に切り替えられたときに、ＰＭＯＳ３１のトランジスタ・サイズにかかわらず、直ちに基準ノードＮ２に基準電圧ＲＥＦを出力することが可能になり、簡素化した回路で短いアクセス時間を達成することができる。
【００４４】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すセンスアンプの回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、基準回路３０、複数の検出回路４０ｉ、及び定電圧回路５０で構成されている。
基準回路３０は、図２中のものと同様に、直列接続されたＰＭＯＳ３１と、ＮＭＯＳ３２，３３とで構成されている。ＰＭＯＳ３１のソースは電源電圧ＶＣＣに接続され、ゲートにはイネーブル信号／ＣＥが与えられるようになっている。ＰＭＯＳ３１のドレインは基準ノードＮ２に接続され、この基準ノードＮ２にＮＭＯＳ３２のドレインとゲートが接続されている。ＮＭＯＳ３２のソースは、入力ノードＮ１に接続され、この入力ノードＮ１に基準ビット線ＲＢＬとＮＭＯＳ３３のドレインが接続されている。ＮＭＯＳ３３のゲートは基準ノードＮ２に接続され、ソースは接地電圧ＧＮＤに接続されている。
【００４５】
検出回路４０ｉは、図２中のものと同様に、直列接続されたＰＭＯＳ４１ｉと、ＮＭＯＳ４２ｉ，４３ｉとで構成されている。ＰＭＯＳ４１ｉのソースは電源電圧ＶＣＣに接続され、ゲートにはイネーブル信号／ＣＥが与えられるようになっている。ＰＭＯＳ４１ｉのドレインは出力ノードＮ４ｉに接続され、この出力ノードＮ４ｉにＮＭＯＳ４２ｉのドレインとＮＭＯＳ４３ｉのゲートが接続されている。ＮＭＯＳ４２ｉのソースは入力ノードＮ３ｉに接続され、ゲートは基準回路３０の基準ノードＮ２に接続されている。入力ノードＮ３ｉには、更にビット線ＢＬｉとＮＭＯＳ４３ｉのドレインが接続され、このＮＭＯＳ４３ｉのソースが接地電圧ＧＮＤに接続されている。
【００４６】
定電圧回路５０は、イネーブル信号／ＣＥの立ち下がりのタイミングで一定時間（例えば、２ｎｓ）のみ“Ｌ”となるパルスを出力する単安定マルチバイブレータ（以下、「単安定回路」という）５１を有している。単安定回路５１の出力側には、ＰＭＯＳ５２とＮＭＯＳ５３のゲートが接続されている。ＰＭＯＳ５２のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮ５に接続されている。ノードＮ５と接地電圧ＧＮＤとの間にはＮＭＯＳ５３，５４が並列に接続され、このＮＭＯＳ５４のゲートがノードＮ６に接続されている。ノードＮ６と電源電圧ＶＣＣとの間にはＮＭＯＳ５５が接続され、このＮＭＯＳ５５のゲートがノードＮ５に接続されている。更に、ノードＮ６は、基準回路３０の基準ノードＮ２に接続されている。
【００４７】
このようなセンスアンプでは、待機状態においてイネーブル信号／ＣＥが“Ｈ”のとき、単安定回路５１の出力信号は“Ｈ”となっているので、ＮＭＯＳ５３がオン状態となり、ノードＮ６は接地電圧ＧＮＤとなる。
【００４８】
次に動作状態となってイネーブル信号／ＣＥが“Ｌ”に立ち下がると、単安定回路５１の出力信号が一定時間だけ“Ｌ”となり、ＰＭＯＳ５２がオン状態、ＮＭＯＳ５３がオフ状態となる。これにより、ノードＮ５の電圧が上昇し、更にＮＭＯＳ５５を介して、ノードＮ６の電圧は急速に上昇する。
ノードＮ５の電圧がＮＭＯＳ５４の閾値電圧Ｖｔを越えると、ＮＭＯＳ５４はオン状態となり、このノードＮ５の電圧上昇は抑制され、ノードＮ６の電圧はＮＭＯＳ５５の閾値電圧に平衡した値となる。ノードＮ６の電圧は基準回路３０の基準ノードＮ２に出力される。
【００４９】
一方、基準回路３０及び検出回路４０ｉのＰＭＯＳ３１，４１ｉもオン状態となって、このＰＭＯＳ３１を介して基準ノードＮ２の電圧は上昇を開始する。この時、ノードＮ６の電圧が基準ノードＮ２に出力されるので、この基準ノードＮ２の電圧は、急速に基準電圧ＲＥＦに収束する。イネーブル信号／ＣＥが“Ｌ”に立ち下がった後、一定時間が経過すると単安定回路５１の出力信号が“Ｈ”となり、定電圧回路５０の出力側はハイインピーダンス状態となって、基準ノードＮ２から切り離される。
【００５０】
以上のように、この第３の実施形態のセンスアンプは、動作開始時のイネーブル信号／ＣＥの立ち下がりを検出して、一定時間だけ基準回路３０の基準ノードＮ２に基準電圧ＲＥＦを印加する定電圧回路５０を有している。これにより、動作状態に切り替えられたときに、直ちに基準ノードＮ２に基準電圧ＲＥＦを出力することが可能になり、簡素化した回路で短いアクセス時間を達成することができる。また、一定時間の経過後、定電圧回路５０は基準ノードＮ２から切り離されるので、基準回路３０の動作に全く影響を与えることがない。
【００５１】
（第４の実施形態）
図６は、本発明の第４の実施形態を示すセンスアンプの回路図であり、図５中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、図５中のものと同じ基準回路３０及び検出回路４０ｉと、図５中のものとは異なる定電圧回路６０とで構成されている。
【００５２】
定電圧回路６０は、電源電圧ＶＣＣとノードＮ７との間に接続されたＰＭＯＳ６１、ノードＮ７，Ｎ８間に接続されたＰＭＯＳ６２、及びノードＮ７，Ｎ９間に接続されたＰＭＯＳ６３を有している。ＰＭＯＳ６２、６３のゲートはノードＮ８に接続され、更にこのノードＮ８と接地電圧ＧＮＤとの間に、ＮＭＯＳ６４が接続されている。ＮＭＯＳ６４のゲートは、基準回路３０の基準ノードＮ２に接続されている。
【００５３】
ノードＮ９と接地電圧ＧＮＤとの間には、ＮＭＯＳ６５，６６が並列に接続されており、このＮＭＯＳ６５とＰＭＯＳ６１のゲートにイネーブル信号／ＣＥが与えられるようになっている。ＮＭＯＳ６６のゲートは、ノードＮ１０に接続されている。電源電圧ＶＣＣとノードＮ１０との間、及びこのノードＮ１０と接地電圧ＧＮＤとの間には、それぞれＮＭＯＳ６７，６８が接続されている。ＮＭＯＳ６７のゲートはノードＮ９に接続されている。ＮＭＯＳ６８のゲートは電源電圧ＶＣＣに接続され、常時オン状態に設定されている。ノードＮ１０には、更に各検出回路４０ｉのＮＭＯＳ４２ｉのゲートが接続されている。
【００５４】
このようなセンスアンプでは、待機状態でイネーブル信号／ＣＥが“Ｈ”のとき、定電圧回路６０のＰＭＯＳ６１はオフ状態となり、ＮＭＯＳ６５はオン状態となっている。これにより、ノードＮ９は“Ｌ”となり、ＮＭＯＳ６７はオフ状態となって、ノードＮ１０の出力インピーダンスはハイインピーダンス状態となる。
【００５５】
次に動作状態となってイネーブル信号／ＣＥが“Ｌ”になると、ＰＭＯＳ６１はオン状態となり、ＮＭＯＳ６５はオフ状態となる。これにより、基準回路３０と定電圧回路６０は活性化し、基準ノードＮ２の電圧とノードＮ１０の電圧が同電位になるまで、ＮＭＯＳ６７のゲート電圧が制御される。ノードＮ１０の電圧が基準電圧ＲＥＦとなったところで、ＮＭＯＳ６７に流れる電流とＮＭＯＳ６８に流れる電流の大きさが一致し、電気的平衡状態となる。
【００５６】
このセンスアンプは、基準回路３０と定電圧回路６０を待機状態時にも活性化した状態に設定した場合に、より有効に動作する。即ち、基準回路３０のＰＭＯＳ３１と、定電圧回路６０のＰＭＯＳ６１及びＮＭＯＳ６５のゲートを、“Ｌ”に固定接続することにより、ノードＮ１０の電圧を基準電圧ＲＥＦに一致させることができる。この場合、待機状態時に基準回路３０と定電圧回路６０での電力消費が発生するが、すべての検出回路４０ｉで共用することにより、全体の消費電力を小さく抑えることが可能である。
【００５７】
以上のように、この第４の実施形態のセンスアンプは、基準回路３０で生成した基準電圧ＲＥＦを増幅して出力する定電圧回路４０を設けている。これにより、動作状態に切り替えられたときに、立ち上がりが速く、かつ電圧精度の良い基準電圧ＲＥＦを出力することが可能になり、短いアクセス時間を達成することができる。
【００５８】
（第５の実施形態）
図７は、本発明の第５の実施形態を示すセンスアンプの回路図であり、図５中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、図５中のものと同様の基準回路３０、複数の検出回路４０Ｃｉ、及びレベル検出回路７０で構成されている。
検出回路４０Ｃｉは、図５中の検出回路４０ｉにおいて、ＮＭＯＳ４２ｉのゲートと出力ノードＮ４ｉとの間にＮＭＯＳ４５ｉを設けたものである。
【００５９】
レベル検出回路７０は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、ＰＭＯＳ７１及びＮＭＯＳ７２，７３を直列に接続し、このＰＭＯＳ７１及びＮＭＯＳ７３のゲートにインバータ７４を介してイネーブル信号／ＣＥを与えるようにしたものである。ＮＭＯＳ７２のゲートは基準回路３０の基準ノードＮ２に接続され、ＰＭＯＳ７１とＮＭＯＳ７２の接続点であるノードＮ１１が、各検出回路４０ＣｉのＮＭＯＳ４５ｉのゲートに接続されている。その他の構成は、図５と同様である。
【００６０】
このようなセンスアンプでは、待機状態でイネーブル信号／ＣＥが“Ｈ”のとき、レベル検出回路７０のＰＭＯＳ７１はオン状態となり、ＮＭＯＳ７３はオフ状態となっている。これにより、ノードＮ１１は、ＮＭＯＳ７２の状態に無関係に“Ｈ”となり、検出回路４０ＣｉのＮＭＯＳ４５ｉはオン状態となって、基準ノードＮ２と出力ノードＮ４ｉが、このＮＭＯＳ４５ｉを介して接続される。
【００６１】
次に動作状態となってイネーブル信号／ＣＥが“Ｌ”になると、ＰＭＯＳ７１はオフ状態となり、ＮＭＯＳ７３はオン状態となる。基準ノードＮ２が接地電圧ＧＮＤで、ＮＭＯＳ７２がオフ状態であるので、この基準ノードＮ２と出力ノードＮ４ｉが電気的に接続されたままの状態となっている。これにより、基準ノードＮ２と出力ノードＮ４ｉは、基準回路３０のＰＭＯＳ３１と検出回路４０ＣｉのＰＭＯＳ４１ｉとで同時に充電され、急速に電圧が上昇する。基準ノードＮ２の基準電圧ＲＥＦがＮＭＯＳ７２の閾値電圧を越えると、ＮＭＯＳ７２，７３が共にオン状態となり、ノードＮ１１が“Ｌ”となって、基準ノードＮ２と出力ノードＮ４ｉは電気的に切断される。
【００６２】
以上のように、この第５の実施形態のセンスアンプは、検出回路４０Ｃｉに基準ノードＮ２と出力ノードＮ４ｉとの間の接続制御を行うＮＭＯＳ４５ｉと、このＮＭＯＳ４５ｉのオン／オフ制御を行うためのレベル検出回路７０を設けている。これにより、動作状態に切り替えられたときに、検出回路４０Ｃｉの充電能力を利用して基準ノードＮ２の高速充電が可能になり、簡素化した回路で短いアクセス時間を達成することができる。
【００６３】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｇ）のようなものがある。
（ａ）  センスアンプを構成する負荷ＭＯＳを、イネーブル信号／ＣＥで制御されるＰＭＯＳ３１，４１ｉで構成しているが、ダイオード接続したＰＭＯＳ、またはディプレッション型のＮＭＯＳを使用し、そのソース側にオン／オフ制御するためのトランジスタを設けた構成にしても良い。また、基準回路３０等、及び検出回路４０ｉ等の接地電圧ＧＮＤは、実質的なＧＮＤの意味であり、論理を取るためにそこにセンス動作に影響を与えないＭＯＳが挿入される場合もある。
【００６４】
（ｂ）  図１の基準回路３０では、ＰＭＯＳ３１のドレインと基準ノードＮ２間にＮＭＯＳ３４のみを設けているが、このＰＭＯＳ３１の閾値電圧の絶対値が基準電圧ＲＥＦよりも低いことが保証される場合には、イネーブル信号／ＣＥで制御されるＰＭＯＳをＮＭＯＳ３４に並列に設けても良い。
（ｃ）  図５の定電圧回路５０では、単安定回路５１で一定時間のパルス信号を生成してその時間だけノードＮ６から基準電圧ＲＥＦを出力しているが、この基準電圧ＲＥＦが正確な電圧であれば、単安定回路５１を削除して動作状態時に常時基準電圧ＲＥＦを出力するようにしてもよい。
【００６５】
（ｄ）  図７の検出回路４０Ｃｉでは、ＮＭＯＳ４２ｉのゲートと出力ノードＮ４ｉ間にＮＭＯＳ４５ｉのみを設けているが、ＰＭＯＳ４１ｉの閾値電圧の絶対値が基準電圧ＲＥＦよりも低いことが保証される場合には、ノードＮ１１の反転信号で制御されるＰＭＯＳをＮＭＯＳ４５ｉに並列に設けても良い。
（ｅ）  図６の定電圧回路６０は、基準電圧ＲＥＦと同じ電圧を生成する一例として示したものであり、回路構成はこの図６に限定されない。例えば、ＮＭＯＳ６７，６８に代えて、ＰＭＯＳや抵抗を用いることもできる。
【００６６】
（ｆ）  図７のレベル検出回路７０は、基準回路３０の基準ノードＮ２の電圧が基準電圧ＲＥＦより高いか低いかを判定する手段であり、例えば単純なインバータで回路を構成することも可能である。
（ｇ）  図４中のＮＭＯＳ３２とＮＭＯＳ３７の位置を入れ替えると共に、ＮＭＯＳ４２ｉとＮＭＯＳ４４ｉの位置を入れ替えた回路構成にしても良い。
【００６８】
【発明の効果】
第１の発明によれば、常時オン状態に設定されたプルアップ用の第１及び第６のトランジスタと、読出制御信号によって基準ノードへの基準電圧の出力を制御する第２及び第３のトランジスタを有している。これにより、簡単な回路構成で遅延を生じることなく確実に、複数の検出回路に対して基準電圧を供給することができる。
【００６９】
第２の発明によれば、常時オン状態に設定されたプルアップ用の第１及び第５のトランジスタと、読出制御信号によって基準電流及びセル電流の流れをオン／オフ制御する第３及び第７のトランジスタを有している。これにより、簡単な回路構成で遅延を生じることなく確実に、複数の検出回路に対して基準電圧を供給することができる。
【００７０】
第３の発明によれば、読出制御信号で活性化されたときに基準ノードに所定の電圧を印加する定電圧回路を設けている。これにより、従来の基準回路をそのまま利用して、遅延を生じることなく複数の検出回路に対して基準電圧を供給することができる。
【００７１】
第４の発明によれば、読出制御信号で活性化されたときに基準ノードの信号の電力を増幅して基準電圧を出力する定電圧回路を設けている。これにより、従来の基準回路をそのまま利用して、遅延を生じることなく複数の検出回路に対して基準電圧を供給することができる。
【００７２】
第５の発明によれば、読出制御信号で活性化されたときに基準ノードのレベルによって出力ノードと基準ノードとの間の接続を制御するレベル検出回路を設けている。これにより、簡単な回路構成で遅延を生じることなく、複数の検出回路に対して基準電圧を供給することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＲＯＭの概略の構成図である。
【図２】従来のＲＯＭの一例を示す概略の構成図である。
【図３】図１中の基準回路３０Ａの出力信号波形図である。
【図４】本発明の第２の実施形態を示すセンスアンプの回路図である。
【図５】本発明の第３の実施形態を示すセンスアンプの回路図である。
【図６】本発明の第４の実施形態を示すセンスアンプの回路図である。
【図７】本発明の第５の実施形態を示すセンスアンプの回路図である。
【符号の説明】
１０ｉ    メモリセルアレイ
２０    基準セルアレイ
３０，３０Ａ，３０Ｂ    基準回路
４０ｉ，４０Ａｉ，４０Ｂｉ，４０Ｃｉ    検出回路
５０，６０    定電圧回路
７０    レベル検出回路
【図１】
0004399081.tif 000002
【図２】
0004399081.tif 000003
【図３】
0004399081.tif 000004
【図４】
0004399081.tif 000005
【図５】
0004399081.tif 000006
【図６】
0004399081.tif 000007
【図７】
0004399081.tif 000008