(57)【特許請求の範囲】
【請求項１】
セクタごとに、不揮発性記憶セルのプログラムを含む消去の許否状態を指示する消去許否情報を記憶する消去許否情報記憶部と、
前記消去許否情報ごとに、前記消去許否情報記憶部の書き換えに関するセキュリティ情報を記憶するセキュリティ情報記憶部と、
前記消去許否情報記憶部および前記セキュリティ情報記憶部に共通なデコーダとを備え、前記消去許否情報記憶部および前記セキュリティ情報記憶部へのアクセスは同時に実施される
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記セキュリティ情報記憶部は、
前記消去許否情報ごとに、前記消去許否情報記憶部の書き換えの許否状態を指示する第１セキュリティ情報を記憶する第１セキュリティ情報記憶部と、
前記消去許否情報ごとに、前記第１セキュリティ情報記憶部の書き換えの許否状態を指示する第２セキュリティ情報を記憶する第２セキュリティ情報記憶部とを備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記第２セキュリティ情報記憶部への書き込み回数は、１回であることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記第２セキュリティ情報記憶部は、電源遮断によりリセットされることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記消去許否情報記憶部と、前記セキュリティ情報記憶部あるいは前記第１セキュリティ情報記憶部および前記第２セキュリティ情報記憶部とは、共通のワード線を備えることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の不揮発性記憶装置。
【請求項６】
前記消去許否情報記憶部と、前記セキュリティ情報記憶部あるいは前記第１セキュリティ情報記憶部および前記第２セキュリティ情報記憶部とは、共通のデコーダを備えることを特徴とする請求項１乃至５の少なくとも何れか１項に記載の不揮発性記憶装置。
【請求項７】
前記消去許否情報記憶部に記憶されている前記消去許否情報の書き換え指令に応じて、前記セキュリティ情報記憶部から該消去許否情報に対応する前記セキュリティ情報を読み出し、または前記第１セキュリティ情報記憶部から該消去許否情報に対応する前記第１セキュリティ情報を読み出し、前記消去許否情報記憶部の書き換えを制御する第１制御部を備えることを特徴とする請求項１乃至６の少なくとも何れか１項に記載の不揮発性記憶装置。
【請求項８】
前記第１セキュリティ情報記憶部に記憶されている前記第１セキュリティ情報の書き換え指令に応じて、前記第２セキュリティ情報記憶部から該第１セキュリティ情報に対応する前記第２セキュリティ情報を読み出し、前記第１セキュリティ情報記憶部の書き換えを制御する第２制御部を備えることを特徴とする請求項２乃至７の少なくとも何れか１項に記載の不揮発性記憶装置。
【請求項９】
前記第２セキュリティ情報の書き換え指令に応じて、前記第２セキュリティ情報記憶部から前記第２セキュリティ情報を読み出し、前記第２セキュリティ情報記憶部の書き換えを制御する第３制御部を備えることを特徴とする請求項２または請求項３に記載の不揮発性記憶装置。
【請求項１０】
前記消去許否情報記憶部と、前記セキュリティ情報記憶部あるいは前記第１セキュリティ情報記憶部および前記第２セキュリティ情報記憶部とは、揮発性記憶セルにより構成されていることを特徴とする請求項１乃至９の少なくとも何れか１項に記載の不揮発性記憶装置。
【請求項１１】
請求項１に記載の不揮発性記憶装置の制御方法であって、
前記消去許否情報記憶部に記憶されている前記消去許否情報の書き換え指令に応じて、
前記セキュリティ情報記憶部から、該消去許否情報に対応する前記セキュリティ情報を読み出すステップと、
読み出された前記セキュリティ情報に応じて、前記消去許否情報記憶部の書き換えを制御するステップとを備えることを特徴とする不揮発性記憶装置の制御方法。
【請求項１２】
請求項２に記載の不揮発性記憶装置の制御方法であって、
前記第１セキュリティ情報記憶部に記憶されている前記第１セキュリティ情報の書き換え指令に応じて、
前記第２セキュリティ情報記憶部から、該第１セキュリティ情報に対応する、前記第２セキュリティ情報を読み出すステップと、
読み出された前記第２セキュリティ情報に応じて、前記第１セキュリティ情報記憶部の書き換えを制御するステップとを備えることを特徴とする不揮発性記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セクタごとに、不揮発性記憶セルの消去またはプログラムの許否状態が制御される不揮発性記憶装置及びその制御方法に関するものであり、特に、許否状態を指示する消去／プログラム許否情報をセキュリティ機能を備えて記憶する不揮発性記憶装置およびその制御方法に関するものである。
【背景技術】
【０００２】
不揮発性記憶装置はセクタの消去制御を管理する揮発性記憶部を備える。その揮発性記憶部は第１〜第３メモリバンクからなる３種類の揮発性記憶部で構成される。第１メモリバンクは、第３メモリバンクの内容が書き換え可能か否かを管理する。第１メモリバンクは、随時書換え可能な管理情報である。ただし、第２メモリバンクが活性に設定されている場合は、第１メモリバンクのうち、第２メモリバンクが活性に設定されるアドレスに対応する内容は書き換え不可能となる。第２メモリバンクは、一度のみ設定可能な管理情報であり、メモリ電源を切断しない限り、設定した管理情報は消去できない。
【０００３】
第３メモリバンクは、不揮発性記憶装置の消去実行時に各セクタを消去すべきか否かを管理する。その管理情報は、不揮発性記憶装置の外部から電気的に設定された管理情報を、第１メモリバンクに格納された管理情報の状態に応じて、第３メモリバンクへ入力するか否かが確定する。消去実行時、消去制御を実行するステートマシン（ＭＣＵ）は、揮発性記憶部（第３メモリバンク）に格納される管理情報に応じて、不揮発性記憶装置のセクタ毎に消去動作を実行するか否かを判断する制御を含む。
【０００４】
このような揮発性記憶部の関連技術について、特許文献１乃至特許文献３に開示されている。
【特許文献１】特開２００４−１９９８２５号公報
【特許文献２】特開２００２−３６６４３６号公報
【特許文献３】特開平８−４４６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記背景技術では、第１〜第３メモリバンクが個別の揮発性記憶部として、実現されており、各揮発性記憶部のデコーダ等やその制御装置の規模が大きくなり問題である。また、第３メモリバンクへの書込みに先立ち、第１メモリバンクの内容を事前に読み出す必要があるため、アクセスに要する時間が増え問題である。
【課題を解決するための手段】
【０００６】
本発明は前記背景技術に鑑みなされたものであり、不揮発性記憶セルの消去またはプログラムの許否状態を示す情報およびそのセキュリティ情報を、各々の記憶部に記憶するに当たり、各記憶部のアドレスデコードを共有することにより、回路構成の簡略化を図り、書き込み時間の短縮を可能とする不揮発性記憶装置およびその制御方法を提供することを目的とする。
【０００７】
前記目的を達成するためになされた本発明に係る不揮発性記憶装置は、セクタごとに、不揮発性記憶セルの消去／プログラムの許否状態を指示する消去許否情報を記憶する消去許否情報記憶部と、消去許否情報ごとに、消去許否情報記憶部の書き換えに関するセキュリティ情報を記憶するセキュリティ情報記憶部と、消去許否情報記憶部およびセキュリティ情報記憶部に共通なデコーダとを備え、前記消去許否情報記憶部および前記セキュリティ情報記憶部へのアクセスは同時サイクルで実施されることを特徴とする。尚、消去にはプログラムも含まれる。
【０００８】
本発明に係る不揮発性記憶装置では、消去許否情報記憶部およびセキュリティ情報記憶部が、共通のデコーダにより選択される。
【０００９】
これにより、本来は記憶部ごとに必要であったワードデコーダやワードラインドライバ、コラムデコーダを、各記憶部で１セット備えてやればよく、回路規模を小さくすることができる。
また、消去許否情報記憶部とセキュリティ情報記憶部とでデコーダやワードラインドライバが共有されるので、消去許否情報記憶部とセキュリティ情報記憶部とが同時（同一サイクル）にアクセスされる。セキュリティ情報記憶部からのセキュリティ情報の読み出しと、そのセキュリティ情報に応じた消去許否情報記憶部への消去許否情報の書き込みとが、同時（同一サイクル）で行われる。消去許否情報記憶部への消去許否情報の書き込みに先立ってセキュリティ情報記憶部からのセキュリティ情報の読出し動作を行う必要がない。消去許否情報記憶部への消去許否情報の書き込み時間を短縮することができる。
【００１０】
また、前記目的を達成するためになされた本発明に係る不揮発性記憶装置の制御方法は、消去許否情報記憶部に記憶されている消去許否情報の書き換え指令に応じて、セキュリティ情報記憶部から、該消去許否情報に対応するセキュリティ情報を読み出すステップと、読み出されたセキュリティ情報に応じて、消去許否情報記憶部の書き換えを制御するステップとを備えることを特徴とする。
【００１１】
本発明に係る不揮発性記憶装置の制御方法は、消去許否情報記憶部に記憶されている消去許否情報の書き換え指令に応じて次の２段階のステップを行う。まず、セキュリティ情報記憶部から、該消去許否情報に対応するセキュリティ情報を読み出す。次に、読み出されたセキュリティ情報に応じて、消去許否情報記憶部の書き換えを制御するステップを同一サイクル内で行う。読み出されたセキュリティ情報に基づいて、消去許否情報記憶部への消去許否情報の書き換え制御が行われる。
【００１２】
これにより、消去許否情報の書き換え指令に応じて、対象となる消去許否情報に対応するセキュリティ情報を確認した上で、消去許否情報記憶部への書き換えが制御される。つまり、１つの指令（消去許否情報の書き換え指令）に応じて一連の動作が行われる。消去許否情報記憶部への消去許否情報の書き込み時間を短縮することができる。
【発明の効果】
【００１３】
本発明によれば、消去許否情報記憶部とセキュリティ情報記憶部とでデコーダやワードラインドライバが共有されるので、セキュリティ情報記憶部からのセキュリティ情報の読出しと、読み出されたセキュリティ情報に応じて消去許否情報記憶部への消去許否情報の書き込みとが、同一サイクル内で引き続いて行われる。回路規模を小さくして、消去許否情報記憶部への書き込みにかかる時間を短縮した不揮発性記憶装置およびその制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の不揮発性記憶装置について具体化した実施形態を、図１乃至図４に基づき図面を参照しつつ詳細に説明する。消去時で説明される実施形態は、プログラム時にも適用できることは、言うまでもない。
【００１５】
（第１実施形態）
図１は、不揮発性記憶装置１の動作を示す図である。不揮発性記憶装置１は、第１メモリバンクＳＲＡＭ１と、第２メモリバンクＳＲＡＭ２と、第３メモリバンクＳＲＡＭ３と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、ＳＲＡＭ１制御部８と、ＳＲＡＭ３制御部９と、消去／書換え制御部ＣＮＴと、不揮発性記憶部ＮＶＲＡＭとを備えている。
【００１６】
まず、第１メモリバンクＳＲＡＭ１、第２メモリバンクＳＲＡＭ２、第３メモリバンクＳＲＡＭ３及び不揮発性記憶部ＮＶＲＡＭの関係について説明する。
【００１７】
第１メモリバンクＳＲＡＭ１は、第３メモリバンクが書換えできるか否かを管理し、第２メモリバンクＳＲＡＭ２は、第１メモリバンクが書換えできるか否かを管理し、第３メモリバンクＳＲＡＭ３は、不揮発性記憶部ＮＶＲＡＭの各セクタが消去／書換えできるか否かを管理する。
【００１８】
第１メモリバンクＳＲＡＭ１では、随時書換え可能な管理情報が格納されているが、第２メモリバンクＳＲＡＭ２の対応するアドレスに格納されている値がロック状態（本例では“１”）であると書換えすることができない。
【００１９】
第２メモリバンクＳＲＡＭ２では、１度のみ設定可能（本例では“１”）な管理情報が格納されており、メモリ電源を切断またはコールドリセットしない限りロック状態（本例では“１”）に設定された情報はアンロック（本例では“０”）に戻すことはできない。
【００２０】
第３メモリバンクＳＲＡＭ３では、随時書換え可能な管理情報が格納されているが、第１メモリバンクＳＲＡＭ１の対応するアドレスに格納されている値がロック状態（本例では“１”）であると書換えすることができない。
【００２１】
なお、電源投入直後では、第１メモリバンクＳＲＡＭ１は全てロック状態“１”、第２メモリバンクＳＲＡＭ２は全てアンロック状態“０”に設定されている。
【００２２】
図１において、電源投入後、第１メモリバンクＳＲＡＭ１には全てロック状態“１”が格納され、第２メモリバンクＳＲＡＭ２には、第３列の各行及び第４列の各行はロック状態“１”が格納されている。この状態で、デバイス外部から第１メモリバンクＳＲＡＭ１への書込みデータ（第１行の各列及び第２行の各列が“０”のデータ、第３行の各列及び第４行の各列が“１”のデータ）を第１メモリバンクＳＲＡＭ１に書換えしようとすると、第２メモリバンクＳＲＡＭ２の第３列の各行及び第４列の各行がロック状態になっているため、第１列の各行及び第２列の各行のデータのみが第１メモリバンクＳＲＡＭ１に書込まれる。これにより、第１メモリバンクＳＲＡＭ１の第１行第１列、第２行第１列、第１行第２列及び第２行第２列にのみアンロック状態“０”が格納される。このときの第１メモリバンクＳＲＡＭ１への書込み制御は、後述するようにＳＲＡＭ１制御部８及び第１スイッチＳＷ１により行われる。
【００２３】
この状態で、デバイス外部からのＮＶＲＡＭ消去データ（第２行の各列及び第４行の各列を消去するデータ“Ｅ”）により、不揮発性記憶部ＮＶＲＡＭの対応するセクタをそれぞれ消去する際、第１メモリバンクＳＲＡＭ１の第１行第１列、第２行第１列、第１行第２列及び第２行第２列にのみアンロック状態“０”が格納されているため、第３メモリバンクＳＲＡＭ３の第２行第１列及び第２行第２列のみが消去／書換え可能な状態“１”が格納される。このときの第３メモリバンクＳＲＡＭ３への書込み制御は、後述するようにＳＲＡＭ３制御部９及び第２スイッチＳＷ２により行われる。
これにより、不揮発性記憶部ＮＶＲＡＭにおいて、第２行第１列及び第２行第２列のみが消去されることとなる。
【００２４】
次いで、不揮発性記憶装置１の回路動作について説明する。図２は、不揮発性記憶装置１の構成を示すブロック図である。不揮発性記憶装置１は、ワード線が共通に接続される３つのメモリバンク、第１メモリバンクＳＲＡＭ１、第２メモリバンクＳＲＡＭ２、第３メモリバンクＳＲＡＭ３と、ワードラインドライバを含むワードデコーダ／Ｘ−ＳＷ（２Ｒ）、カラムデコーダ（２Ｃ）、カラムスイッチ／Ｙ−ＳＷ（３）、第１ライトアンプ５、第２ライトアンプ６、第３ライトアンプ７、第１スイッチＳＷ１、第２スイッチＳＷ２、ＳＲＡＭ１制御部８、ＳＲＡＭ３制御部９、第１リードアンプ１０、第２リードアンプ１１及び第３リードアンプ１２からなる揮発性記憶部４と、消去／書換え制御部ＣＮＴと、不揮発性記憶部ＮＶＲＡＭと、揮発性記憶部書き換え制御部ＳＲＷと、コマンドデコーダＣＭＤと、を備えている。
【００２５】
コマンドデコーダＣＭＤは、デバイス外部の制御端子群に接続され、その出力である各種コマンド信号が揮発性記憶部書き換え制御部ＳＲＷと消去／書換え制御部ＣＮＴへ接続される。揮発性記憶部書き換え制御部ＳＲＷは、ワードデコーダ／Ｘ−ＳＷ（２Ｒ）、カラムデコーダ（２Ｃ）へＳＲＡＭアクティブ信号で接続され、第１ライトアンプ５、第２リードアンプ１１及びＳＲＡＭ１制御部８には、ＳＲＡＭ１ライトモード信号で接続され、第２ライトアンプ６には、ＳＲＡＭ２ライトモード信号で接続され、第３ライトアンプ７、第１リードアンプ１０及びＳＲＡＭ３制御部９には、ＳＲＡＭ１ライトモード信号で接続され、第３リードアンプ１２には、ＳＲＡＭ３リードモード信号で接続される。消去／書換え制御部ＣＮＴからは消去／書換え制御信号が揮発性記憶部書き換え制御部ＳＲＷへ接続され、消去／書換え実行信号がＮＶＲＡＭへ接続される。第３リードアンプ１２からは、消去／書換え諾否信号が消去／書換え制御部ＣＮＴへ接続される。
【００２６】
第１メモリバンクＳＲＡＭ１において、ワードデコーダ／Ｘ−ＳＷ（２Ｒ）で選択され、ワード線ＷＬが活性化されたメモリセルがビット線ＢＬ１に導通にされる。カラムスイッチ／Ｙ−ＳＷ（３）はカラムデコーダ（２Ｃ）で選択される。カラムスイッチ／Ｙ−ＳＷ（３）で選択されたビット線ＢＬ１は、第１スイッチＳＷ１を介して第１ライトアンプ５の出力端子に接続され、第１リードアンプ１０の入力端子に接続される。
【００２７】
第２メモリバンクＳＲＡＭ２において、ワードデコーダ／Ｘ−ＳＷ（２Ｒ）で選択され、ワード線ＷＬが活性化されたメモリセルがビット線ＢＬ２に導通にされる。カラムスイッチ／Ｙ−ＳＷ（３）はカラムデコーダ（２Ｃ）で選択される。カラムスイッチ／Ｙ−ＳＷ（３）で選択されたビット線ＢＬ２は、第２ライトアンプ６の出力端子に接続され、第２リードアンプ１１の入力端子に接続される。なお、第２メモリバンクＳＲＡＭ２は、後述するように一度“１”を書込むと電源を切断するまでその内容を“０”に戻せないようにされている。
【００２８】
第３メモリバンクＳＲＡＭ３において、ワードデコーダ／Ｘ−ＳＷ（２Ｒ）で選択され、ワード線ＷＬが活性化されたメモリセルがビット線ＢＬ３に導通にされる。カラムスイッチ／Ｙ−ＳＷ（３）はカラムデコーダ（２Ｃ）で選択される。カラムスイッチ／Ｙ−ＳＷ（３）で選択されたビット線ＢＬ３は、第２スイッチＳＷ２を介して第３ライトアンプ７の出力端子に接続され、第３リードアンプ１２の入力端子に接続されている。
【００２９】
第１リードアンプ１０の出力端子は、ＳＲＡＭ３制御部９を介して、第２スイッチＳＷ２の制御端子に接続されている。第１リードアンプ１０の出力信号がローレベルの場合には第２スイッチＳＷ２が導通にされ、ハイレベルの場合には第２スイッチＳＷ２が非導通にされる。第１リードアンプ１０の出力信号がハイレベルの場合、第３メモリバンクＳＲＡＭ３に外部からのデータが書き込まれない状態となる。
【００３０】
第２リードアンプ１１の出力端子は、ＳＲＡＭ１制御部８を介して、第１スイッチＳＷ１の制御端子に接続されている。第２リードアンプ１１の出力信号がローレベルの場合には第１スイッチＳＷ１が導通にされ、ハイレベルの場合には第１スイッチＳＷ１が非導通にされる。第２リードアンプ１１の出力信号がハイレベルの場合、第１メモリバンクＳＲＡＭ１に外部からのデータが書き込まれない状態となる。
【００３１】
消去／書換え制御部ＣＮＴは、第３リードアンプ１２の出力値（消去／書換え諾否信号）に応じて、不揮発性記憶部ＮＶＲＡＭの消去及び書換え動作を行なう。具体的には、消去／書換え制御部ＣＮＴは、第３メモリバンクＳＲＡＭ３に値“１”が書込まれていると、対応する不揮発性記憶部ＮＶＲＡＭのセクタの消去及び書換え動作が行われ、値“０”が書込まれていると、対応する不揮発性記憶部ＮＶＲＡＭのセクタの消去及び書換え動作が行なわれないように、不揮発性記憶部ＮＶＲＡＭのワードデコーダ／Ｘ−ＳＷ、カラムデコーダ／Ｙ−ＳＷ及び不図示の消去／書換え電圧発生部を制御する。
【００３２】
コマンドデコーダＣＭＤは、ＳＲＡＭ１からＳＲＡＭ３への各アクセス信号を判別して揮発性記憶部書き換え制御部ＳＲＷを制御する。また、ＮＶＲＡＭへのアクセス信号を判別して消去／書換えモード信号によって消去／書換え制御部ＣＮＴを制御する。消去／書換え制御部ＣＮＴは、消去／書換えの為の複数の処理ステップ（プリプログラムやベリファイ等）を制御するＭＣＵを備え、消去／書換えモード信号によってＭＣＵが処理を開始するとともに、消去／書換え諾否信号に従って消去／書換え実行信号を制御する。揮発性記憶部書き換え制御部ＳＲＷは、消去／書換え制御信号に対応してＳＲＡＭアクティブ信号とＳＲＡＭ３リードモード信号を出力し、ＮＶＲＡＭの消去／書換えセクタに対応する消去／書換え諾否信号をＳＲＡＭ３から読み出す。揮発性記憶部書き換え制御部ＳＲＷは、ＳＲＡＭ１からＳＲＡＭ３への各アクセス信号に対応してＳＲＡＭアクティブ信号とＳＲＡＭ１ライトモード信号、ＳＲＡＭ２ライトモード信号、ＳＲＡＭ３ライトモード信号を出力する。ＳＲＡＭ１へのアクセス信号に対応してＳＲＡＭ１ライトモード信号を出力し、第１ライトアンプ５、第２リードアンプ１１とＳＲＡＭ１制御部８を活性する。ＳＲＡＭアクティブ信号が活性することによって、ＳＲＡＭアドレス信号に対応するＳＲＡＭ２の情報に対応した第１スイッチＳＷ１と、Ｉ／Ｏ端子信号に従ってＳＲＡＭ１が書き換えられる。ＳＲＡＭ３へのアクセス信号に対応してＳＲＡＭ３ライトモード信号を出力し、第３ライトアンプ７、第１ライトアンプ５とＳＲＡＭ３制御部９を活性する。ＳＲＡＭアクティブ信号が活性することによって、ＳＲＡＭアドレス信号に対応するＳＲＡＭ１の情報に対応した第２スイッチＳＷ２と、Ｉ／Ｏ端子信号に従ってＳＲＡＭ３が書き換えられる。ＳＲＡＭ２へのアクセス信号に対応してＳＲＡＭ２ライトモード信号を出力し、第２ライトアンプ６を活性する。ＳＲＡＭアクティブ信号が活性することによって、ＳＲＡＭアドレス信号とＩ／Ｏ端子信号に従ってＳＲＡＭ２が書き換えられる。尚、ＳＲＡＭ２へのアクセス信号に対応して第２リードアンプ１１には図示しない第２リードアンプ活性信号が揮発性記憶部書き換え制御部ＳＲＷから入力され、第２リードアンプ１１の出力がＳＲＡＭ２ライトモード信号の活性諾否の論理信号になっている。これにより、揮発性記憶部書き換え制御部ＳＲＷは、一度“１”を書込まれた第２メモリバンクＳＲＡＭ２のＳＲＡＭアドレスのビットは、電源を切断するまでその内容を“０”に戻せないように第２ライトアンプ６を制御する機能を備える。
【００３３】
図３は、揮発性記憶部４における各信号の動作を示すタイミングチャートである。図中ＷＬはワード線ＷＬの信号、ＲＡ１〜ＲＡ３は第１リードアンプ１０〜第３リードアンプ１２のアクティブ信号、ＢＬ１〜ＢＬ３はビット線ＢＬ１〜ビット線ＢＬ３の信号、ＷＡ１〜ＷＡ３は第１ライトアンプ５〜第３ライトアンプ７のアクティブ信号、ＳＷ１及びＳＷ２は第１スイッチＳＷ１及び第２スイッチＳＷ２の導通／非導通を示す信号（ハイレベルで導通、ローレベルで非導通）である。
【００３４】
まず、第３メモリバンクＳＲＡＭ３への書き込みモードを説明する。
（１）において、ワード線ＷＬがアクティブ、第１リードアンプ１０がアクティブになり、ビット線ＢＬ１からローレベル（アンロック情報；“０”）が読み出されると、第２スイッチＳＷ２が導通にされる。
【００３５】
（２）において、第２スイッチＳＷ２が導通にされると、第３ライトアンプ７のアクティブに対応して、Ｉ／Ｏからの信号（ＮＶＲＡＭ消去データ）がビット線ＢＬ３に伝達され、Ｉ／Ｏからの信号が第３メモリバンクＳＲＡＭ３に書き込まれる。
【００３６】
（３）において、ワード線ＷＬがアクティブ、第１リードアンプ１０がアクティブになり、ビット線ＢＬ１からハイレベル（ロック情報；“１”）が読み出されると、第２スイッチＳＷ２が非導通にされる。
【００３７】
（４）において、第１スイッチＳＷ２が非導通であるため、第３ライトアンプ７がアクティブになっていても、Ｉ／Ｏからの信号（ＮＶＲＡＭ消去データ）はビット線ＢＬ３に伝達しない。このため、Ｉ／Ｏからの信号は第３メモリバンクＳＲＡＭ３には、書き込まれない。
【００３８】
次に、第１メモリバンクＳＲＡＭ１への書き込みモードを説明する。
（５）において、ワード線ＷＬがアクティブ、第２リードアンプ１１がアクティブになり、ビット線ＢＬ２からローレベル（アンロック情報；“０”）が読み出されると、第１スイッチＳＷ１が導通にされる。
【００３９】
（６）において、第１スイッチＳＷ１が導通にされると、第１ライトアンプ５のアクティブに対応して、Ｉ／Ｏからの信号（ＳＲＡＭ１書込みデータ）がビット線ＢＬ１に伝達され、Ｉ／Ｏからの信号が第１メモリバンクＳＲＡＭ１に書き込まれる。
【００４０】
（７）において、ワード線ＷＬがアクティブ、第２リードアンプ１１がアクティブになり、ビット線ＢＬ２からハイレベル（ロック情報；“１”）が読み出されると、第１スイッチＳＷ１が非導通にされる。
【００４１】
（８）において、第１スイッチＳＷ１が非導通であるため、第１ライトアンプ５がアクティブになっていても、Ｉ／Ｏからの信号（ＳＲＡＭ１書込みデータ）はビット線ＢＬ１に伝達しない。このため、Ｉ／Ｏからの信号は第１メモリバンクＳＲＡＭ１には、書き込まれない。
【００４２】
次に、不揮発性記憶部ＮＶＲＡＭへの書き込みモード(イレースまたは書換えであるプログラム)を説明する。消去／書換え制御部ＣＮＴは、ＮＶＲＡＭへの書き込みモード中における対象セクタの実行諾否の判断の為に、揮発性記憶部４を制御して第３メモリバンクＳＲＡＭ３の情報を取得する。
（９）において、ワード線ＷＬがアクティブ、第３リードアンプ１２がアクティブになると、ビット線ＢＬ３からローレベル（ロック情報；“０”）が読み出される。
【００４３】
（１０）において、ビット線ＢＬ３がローレベルであるため、その対象セクタの消去／書換え実行信号は発生されない。
【００４４】
（１１）において、第３リードアンプ１２がアクティブになると、ビット線ＢＬ３からハイレベル（アンロック情報；“１”）が読み出される。
【００４５】
（１２）において、ビット線ＢＬ３がハイレベルであるため、その対象セクタの消去／書換え実行信号が発生される。
尚、第３メモリバンクＳＲＡＭ３への書き込みモードと不揮発性記憶部ＮＶＲＡＭへの書き込みモードは、デバイス外部から連続してコマンドを投入される。つまり、デバイス外部からＮＶＲＡＭ消去データを連続して入力し、その後、デバイス外部から消去／書換えコマンドを発行する。
【００４６】
本実施形態にかかる揮発性記憶部４では、第１メモリバンクＳＲＡＭ１及び第３メモリバンクＳＲＡＭ３を同一のワード線ＷＬ、同一のカラム線で制御している。これにより、メモリバンクごとにワード線が個別に構成される場合に比して、ワードデコーダやワードラインバッファ、カラムデコーダやコラムラインバッファなどを共有化することができるため、回路規模を縮小することができる。
【００４７】
本実施形態にかかる揮発性記憶部４では、第１リードアンプ１０の出力信号が第２スイッチＳＷ２を制御している。すなわち、第１メモリバンクＳＲＡＭ１から読み出されたビット情報値で第３メモリバンクＳＲＡＭへの書き込みが制御されている。第１メモリバンクＳＲＡＭ１からの読み出しと第３メモリバンクＳＲＡＭ３への書き込みは同一のタイミング（同一サイクル）で行なわれるため、ワード線ＷＬを２回アクティブにする動作に比べて、第３メモリバンクＳＲＡＭ３への書き込み時間を短縮することができる。
【００４８】
本実施形態にかかる揮発性記憶部４では、第１メモリバンクＳＲＡＭ１及び第２メモリバンクＳＲＡＭ２を同一のワード線ＷＬ、同一のカラム線で制御している。これにより、メモリバンクごとにワード線が個別に構成される場合に比して、ワードデコーダやワードラインバッファ、カラムデコーダやコラムラインバッファなどを共有化することができるため、回路規模を縮小することができる。
【００４９】
また、本実施形態にかかる揮発性記憶部４では、第２リードアンプ１１の出力信号が第１スイッチＳＷ１を制御している。すなわち、第２メモリバンクＳＲＡＭ２から読み出されたビット情報値で第１メモリバンクＳＲＡＭ１への書き込みが制御されている。第２メモリバンクＳＲＡＭ２からの読出しと第１メモリバンクＳＲＡＭ１への書き込みとは同一のタイミング（同一サイクル）で行なわれるため、ワード線ＷＬを２回アクティブにする動作に比べて、第１メモリバンクＳＲＡＭ１への書き込み時間を短縮することができる。
【００５０】
ここで、第１〜第３メモリバンクＳＲＡＭ１〜３は、各々、消去許否情報記憶部、第１セキュリティ記憶部、および第２セキュリティ記憶部の一例である。また、ＳＲＡＭ３制御部９および第２スイッチＳＷ２は、第１制御部の一例である。また、ＳＲＡＭ１制御部８および第１スイッチＳＷ１は、第２制御部の一例である。また、ＳＲＡＭ１制御部８および第３スイッチＳＷ３は、第３制御部の一例である。  また、消去許否情報記憶部は、プログラム許否情報記憶部に置き換えることも、両者を兼用することもできる。
【００５１】
（第２実施形態）
以下、本発明の不揮発性記憶装置について具体化した第２実施形態を、図４に基づき図面を参照しつつ詳細に説明する。第１実施形態と異なる部分を説明し、それ以外は第１実施形態と同じである。
【００５２】
図４では、第２セキュリティ情報の書き換え指令に応じて、前記第２セキュリティ情報記憶部から前記第２セキュリティ情報を読み出し、読み出された第２セキュリティ情報に従って前記第２セキュリティ情報記憶部の書き換えを制御する第３制御部を備える。ＳＲＡＭ１制御部８および第３スイッチＳＷ３は、第３制御部の一例である。
【００５３】
第２メモリバンクＳＲＡＭ２において、ワードデコーダ／Ｘ−ＳＷ（２Ｒ）で選択され、ワード線ＷＬが活性化されたメモリセルがビット線ＢＬ２に導通にされる。カラムスイッチ／Ｙ−ＳＷ（３）はカラムデコーダ（２Ｃ）で選択される。カラムスイッチ／Ｙ−ＳＷ（３）で選択されたビット線ＢＬ２は、第３スイッチＳＷ３を介して第２ライトアンプ６の出力端子に接続され、第２リードアンプ１１の入力端子に接続される。なお、第２メモリバンクＳＲＡＭ２は、第１実施形態と同様に一度“１”を書込むと電源を切断するまでその内容を“０”に戻せないようにされている。
【００５４】
揮発性記憶部書き換え制御部ＳＲＷは、第１ライトアンプ５にはＳＲＡＭ１ライトモード信号で接続され、第２リードアンプ１１及びＳＲＡＭ１制御部８には、ＳＲＡＭ１／２ライトモード信号で接続される。第２ライトアンプ６には、ＳＲＡＭ２ライトモード信号で接続される。コマンドデコーダＣＭＤは、ＳＲＡＭ２へのアクセス信号を判別して揮発性記憶部書き換え制御部ＳＲＷを制御する。揮発性記憶部書き換え制御部ＳＲＷは、ＳＲＡＭ１へのアクセス信号に対応してＳＲＡＭ１ライトモード信号とＳＲＡＭ１／２ライトモード信号を出力し、第１ライトアンプ５、第２リードアンプ１１とＳＲＡＭ１制御部８を活性する。ＳＲＡＭアクティブ信号が活性することによって、ＳＲＡＭアドレス信号に対応するＳＲＡＭ２の情報に対応した第１スイッチＳＷ１と、Ｉ／Ｏ端子信号に従ってＳＲＡＭ１が書き換えられる。揮発性記憶部書き換え制御部ＳＲＷは、ＳＲＡＭ２へのアクセス信号に対応してＳＲＡＭ２ライトモード信号とＳＲＡＭ１／２ライトモード信号を出力し、第２ライトアンプ６と第２リードアンプ１１とＳＲＡＭ１制御部８を活性する。ＳＲＡＭアクティブ信号が活性することによって、ＳＲＡＭアドレス信号に対応するＳＲＡＭ２の情報に対応した第３スイッチＳＷ３と、Ｉ／Ｏ端子信号に従ってＳＲＡＭ２が書き換えられる。
【００５５】
これにより、揮発性記憶部書き換え制御部ＳＲＷは、一度“１”を書込まれた第２メモリバンクＳＲＡＭ２のＳＲＡＭアドレスのビットは、電源を切断するまでその内容を“０”に戻せないように第２ライトアンプ６を制御する機能を備える。また、第３スイッチＳＷ３に換えて、ＳＲＡＭ１制御部８の出力制御信号が、第２ライトアンプ６に入力されるＳＲＡＭ２ライトモード信号を制御しても良い。
【００５６】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００５７】
例えば、本実施形態では、ビット線ＢＬ１がローレベルの場合に第２スイッチＳＷ２が導通となり、ビット線ＢＬ１がハイレベルの場合に第２スイッチＳＷ２が非導通となる例を示したが、ビット線ＢＬ１がローレベルの場合に第２スイッチＳＷ２が非導通となり、ビット線ＢＬ１がハイレベルの場合に第２スイッチＳＷ２が導通となる場合も本発明を適用することができる。
また、本実施形態では、ビット線ＢＬ２がローレベルの場合に第１スイッチＳＷ１が導通となり、ビット線ＢＬ２がハイレベルの場合に第１スイッチＳＷ１が非導通となる例を示したが、ビット線ＢＬ２がローレベルの場合に第１スイッチＳＷ１が非導通となり、ビット線ＢＬ２がハイレベルの場合に第１スイッチＳＷ１が導通となる場合も本発明を適用することができる。
さらに、本実施形態では、ビット線ＢＬ３がローレベルの場合に消去／書換え実行信号が発生されず、ビット線ＢＬ３がハイレベルの場合に消去／書換え実行信号が発生される例を示したが、ビット線ＢＬ３がローレベルの場合に消去／書換え実行信号が発生され、ビット線ＢＬ３がハイレベルの場合に消去／書換え実行信号が発生されない場合も本発明を適用することができる。
また、第１スイッチＳＷ１、第２スイッチＳＷ２に換えて、ＳＲＡＭ１制御部８とＳＲＡＭ３制御部９の各出力制御信号が、第１ライトアンプ５と第３ライトアンプ７に入力されるＳＲＡＭ１ライトモード信号とＳＲＡＭ３ライトモード信号を制御しても良い。
また、実施形態では、第１〜第３ライトアンプ５〜７、第１〜第３リードアンプ１０〜１２を個別に備える場合について例示したが、本願はこれに限定されるものではない。経路を切り替える構成を備えることにより、各々１セットのアンプを備えて構成することもできる。
不揮発性記憶装置は、ＲＡＭでもＲＯＭでもよい。
【図面の簡単な説明】
【００５８】
【図１】不揮発性記憶装置の動作を示す図である。
【図２】第１実施形態にかかる不揮発性記憶装置の構成を示すブロック図である。
【図３】揮発性記憶部における各信号の動作を示すタイミングチャート
【図４】第２実施形態にかかる不揮発性記憶装置の構成を示すブロック図である。
【符号の説明】
【００５９】
１  不揮発性記憶装置
ＳＲＡＭ１  第１メモリバンク
ＳＲＡＭ２  第２メモリバンク
ＳＲＡＭ３  第３メモリバンク
４  揮発性記憶部
５  第１ライトアンプ
６  第２ライトアンプ
７  第３ライトアンプ
８  ＳＲＡＭ１制御部
９  ＳＲＡＭ３制御部
１０  第１リードアンプ
１１  第２リードアンプ
１２  第３リードアンプ
【図１】
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【図２】
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【図３】
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【図４】
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