(57)【特許請求の範囲】
【請求項１】
横方向に並ぶ、第１の領域と該第１の領域より狭い第２の領域とを有する第１導電型半導体層と、
前記第１導電型半導体層の前記第１の領域上に設けられた第２導電型拡散領域と、
前記第２導電型拡散領域上の選択的位置に設けられた第１導電型拡散領域と、
前記第１導電型拡散領域に接触し、かつ前記第２導電型拡散領域を貫通して前記第１導電型半導体層の前記第１の領域に達して設けられたゲート絶縁膜と、
前記第１導電型拡散領域、前記第２導電型拡散領域、および前記第１導電型半導体層のいずれにも接触しないように前記ゲート絶縁膜に囲まれて設けられたゲート電極と、
前記第１導電型半導体層とショットキー接合を形成するように、前記第２導電型拡散領域に並ぶ、前記第１導電型半導体層の前記第２の領域の表面に接触し、かつ前記第１導電型拡散領域にも接触して設けられた第１主電極と、
前記第１導電型半導体層の前記第２導電型拡散領域が設けられた側の面とは反対の面上に設けられた第２主電極と、を具備するトレンチゲート型半導体装置であって、
前記第１導電型半導体層の前記第２の領域内に、該第１導電型半導体層における空乏層の拡大を助長するように相互に離間して複数個形成された、第２導電型の第１の半導体領域と、
前記ゲート絶縁膜に接触することなく前記第２導電型拡散領域内に、該第２導電型拡散領域における空乏層の拡大を阻害するように周りの該第２導電型拡散領域よりも不純物濃度高く形成された、第２導電型の第２の半導体領域と、をさらに具備すること
を特徴とするトレンチゲート型半導体装置。
【請求項２】
前記第１の半導体領域が、前記第１導電型半導体層の前記第２の領域内の所定の水平位置に相互に離間して複数個設けられていることを特徴とする請求項１記載のトレンチゲート型半導体装置。
【請求項３】
前記第２の半導体領域が、前記第２導電型拡散領域内において前記第１の半導体領域と実質同じ水平位置に設けられていることを特徴とする請求項２記載のトレンチゲート型半導体装置。
【請求項４】
前記第１主電極が、前記第１導電型半導体層の、前記第１の半導体領域に向かって設けられたトレンチ内に延在していることを特徴とする請求項１ないし３のいずれか１項記載のトレンチゲート型半導体装置。
【請求項５】
前記第１の半導体領域が、第１の不純物濃度を有する第１の部位と、前記第１の部位上に位置し、かつ前記第１の不純物濃度よりも高い第２の不純物濃度を有する第２の部位とを有することを特徴とする請求項４記載のトレンチゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体領域に形成されたトレンチ内にゲート電極を有するトレンチゲート型半導体装置に係り、特に、ソース・ドレイン間に並列に一体的にショットーダイオードが形成されたトレンチゲート型半導体装置に関する。
【背景技術】
【０００２】
降圧するためのＤＣ−ＤＣコンバータでは、スイッチング（チョッピング）素子としてＭＯＳトランジスタが用いられている。スイッチングによる１次側から２次側への電流不通の期間は、負荷側での電流が途切れないようにフライホイールダイオードによる還流構成を用いることができる。しかしながら負荷側の出力電圧として低圧のものが必要とされるに従い、上記ダイオードの順方向電圧降下が損失として無視できなくなる。そこで、ダイオードの代わりにもう一つのＭＯＳトランジスタ（第２のＭＯＳトランジスタ）を設け、そのソース・ドレイン間を用いてダイオードが導通する期間と同じ期間で、これをオンさせるような構成が用いられている。このような用途に用いられるＭＯＳトランジスタとして、トレンチゲート構造を有するいわゆるトレンチゲート型ＭＯＳトランジスタがある。
【０００３】
上記の構成において、ダイオードが導通する期間と全く同じ期間で第２のＭＯＳトランジスタをオンさせるようにゲート電圧を制御するのは難しく、実際には、チョッピングのＭＯＳトランジスタも第２のＭＯＳトランジスタもともにオフとなる期間（デッドタイム）が生じる使い方をする。このデッドタイムでは、第２のＭＯＳトランジスタは、その寄生素子として有するダイオード（ｐｎ接合のダイオード）として機能することになる。その期間は短いとは言えこのときはやはりその順方向電圧降下が損失として問題になる。そこで、デッドタイムでの順方向電圧降下を低減できるように、第２のＭＯＳトランジスタに並列にショットキーダイオードが内蔵、形成されたＭＯＳトランジスタが用いられている。
【０００４】
ショットキーダイオードを内蔵したＭＯＳトランジスタでは、その定格のひとつとして、ショットキーダイオードに逆方向電圧が印加されたとき（かつドレイン・ソース間がオフのとき）の破壊耐量に注意する必要がある。ショットキーダイオードを有する場合、逆方向電圧が印加されると、素子の性質上、一般に、ショットキーダイオードの部位において、ＭＯＳトランジスタの部位より低い電圧で先に降伏が生じる。このとき許容して流すことができる電流が大きいほど破壊耐量が確保されていることになり、好ましい。しかしながら、ショットキーダイオードは付加的に形成されたもので一般的には占有領域が小さく、許容できる降伏電流は、ショットキーダイオードが内蔵されないＭＯＳトランジスタより小さくなる。
【０００５】
なお、ショットキーダイオードが内蔵されたＭＯＳトランジスタの例には下記特開平１１−１５４７４８号公報に開示のものがある（例えば、同文献図６参照）。
【特許文献１】特開平１１−１５４７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ソース・ドレイン間に並列に一体的にショットーダイオードが形成されたトレンチゲート型半導体装置において、破壊耐量を改善することができるトレンチゲート型半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係るトレンチゲート型半導体装置は、横方向に並ぶ、第１の領域と該第１の領域より狭い第２の領域とを有する第１導電型半導体層と、前記第１導電型半導体層の前記第１の領域上に設けられた第２導電型拡散領域と、前記第２導電型拡散領域上の選択的位置に設けられた第１導電型拡散領域と、前記第１導電型拡散領域に接触し、かつ前記第２導電型拡散領域を貫通して前記第１導電型半導体層の前記第１の領域に達して設けられたゲート絶縁膜と、前記第１導電型拡散領域、前記第２導電型拡散領域、および前記第１導電型半導体層のいずれにも接触しないように前記ゲート絶縁膜に囲まれて設けられたゲート電極と、前記第１導電型半導体層とショットキー接合を形成するように、前記第２導電型拡散領域に並ぶ、前記第１導電型半導体層の前記第２の領域の表面に接触し、かつ前記第１導電型拡散領域にも接触して設けられた第１主電極と、前記第１導電型半導体層の前記第２導電型拡散領域が設けられた側の面とは反対の面上に設けられた第２主電極と、を具備するトレンチゲート型半導体装置であって、前記第１導電型半導体層の前記第２の領域内に、該第１導電型半導体層における空乏層の拡大を助長するように相互に離間して複数個形成された、第２導電型の第１の半導体領域と、前記ゲート絶縁膜に接触することなく前記第２導電型拡散領域内に、該第２導電型拡散領域における空乏層の拡大を阻害するように周りの該第２導電型拡散領域よりも不純物濃度高く形成された、第２導電型の第２の半導体領域と、をさらに具備する。
【発明の効果】
【０００８】
本発明によれば、ソース・ドレイン間に並列に一体的にショットーダイオードが形成されたトレンチゲート型半導体装置において、破壊耐量を改善することができる。
【発明を実施するための最良の形態】
【０００９】
以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るトレンチゲート型半導体装置（一例として、トレンチゲート型ＭＯＳトランジスタ）の構造を模式的に示す断面図である。また、ここでは、第１導電型としてn型を、第２導電型としてｐ型を各々用いる場合で説明するが、これらを置きかえた場合にも後述の実施形態を実施することができる。図１に示すように、このトレンチゲート型ＭＯＳトランジスタは、ｎ型半導体基板１１、ｎ型半導体層１２（ドリフト層；第１導電型半導体層）、ｐ型ベース層１３（第２導電型拡散領域）、ｎ型拡散層１４（第１導電型拡散領域）、ｐ型コンタクト層１５、層間絶縁膜１６、金属層１７（第１主電極）、金属層１８（第２主電極）、ゲート絶縁膜１９、ゲート電極２０、第１のｐ型ドープ層２１（第２導電型の第１の半導体領域）、第２のｐ型ドープ層２２（第２導電型の第２の半導体領域）を有する。
【００１０】
概略的に、このトレンチゲート型ＭＯＳトランジスタは、チャネルが縦方向に形成される縦型であり、かつ、電流がｎ型半導体基板１１の厚み方向に貫通して流れるタイプのトランジスタである。ｐ型ベース層１３がｎ型半導体層１２に対してプレーナ型に形成され重畳している領域（かつ縦方向にその範囲で延長する領域）がトランジスタとして機能する部分であり、ｐ型ベース層１３が重畳せずｎ型半導体層１２が露われ金属層１７に接触している領域（かつ縦方向にその範囲で延長する領域）がショットキーダイオードとして機能する部分である。
【００１１】
ｎ型半導体基板１１は、例えばシリコンの基板であり、導電性を確保するためある程度不純物濃度が高い（不純物濃度は例えば、１×１０２１ｃｍ−３）。その露出面（裏面）側にはドレイン電極（ショットキーダイオードにとってはカソード電極）として機能する金属層１８が積層、形成されている（金属層１８の厚さは例えば２〜３μｍ）。金属層１８は、ドレイン端子Ｄに電気的導通している。
【００１２】
ｎ型半導体基板１１の図示上（表面）側にはｎ型半導体層１２が積層、形成されており、ｎ型半導体層１２の不純物濃度は、ｎ型半導体基板１１より低い（例えば、１×１０１６ｃｍ−３）。ｎ型半導体層１２は、トランジスタの部分においてドリフト領域として機能し、ショットキーダイオードの部分においてはショットキー接合を構成する半導体側として機能する。ｎ型半導体層１２の厚さ（金属層１７までの全厚）は例えば３μｍであり、ｎ型半導体基板１１上にこの厚さまであらかじめ例えばエピタキシャル成長により形成させたものである。
【００１３】
ｐ型ベース層１３は、ｎ型半導体層１２に対してプレーナ型に形成された半導体層である。すなわち、ｎ型半導体層１２の平面的な広がりのうちのトランジスタとして機能させるべき部分のみに選択的にｐ型不純物をインプラントしさらにこれを熱拡散することでｐ型領域として形成する。深さは例えば１μｍであるが、ｐ型不純物のインプラントさらに熱拡散という工程に起因して、表面に近いところでｐ型不純物濃度が相対的に高く深いほどｐ型不純物濃度が相対的に低い。その濃度の分布（プロフィール）は、例えば１×１０１８ｃｍ−３から１×１０１６ｃｍ−３になる。
【００１４】
ゲート絶縁膜１９は、ｐ型ベース層１３を貫通してｎ型半導体層１２に達してトレンチ（第１のトレンチ）をまず形成し、そのトレンチの側壁および底面を例えば熱酸化することにより形成した絶縁膜（例えばシリコン酸化膜、ほかにシリコン酸窒化膜、高誘電率膜、あるいは、これらの膜を組み合わせた膜等）である。図示するように紙面に直行する方向に複数本形成されるが、さらに、これらの複数本のトレンチと直交して、紙面と平行に複数本形成されてもよい（すなわち平面図としてトレンチを格子状に形成）。各トレンチの幅は例えば０．５μｍ、トレンチのピッチは例えば２．０μｍである。ゲート絶縁膜１９の厚さは例えば５０ｎｍである。
【００１５】
ゲート電極２０は、ゲート絶縁膜１９に囲まれてトレンチ内に埋め込み形成された導電体（例えば、不純物濃度の高い多結晶シリコン）である。各トレンチ内のゲート電極２０は、不図示の位置で互いに電気的に導通しさらに単一のゲート端子Ｇに導通している。
【００１６】
ｎ型拡散層１４は、ｐ型ベース層１３の選択的な位置（ゲート絶縁膜１９に隣接する位置）の表面側に形成されたｎ型不純物の拡散層である。例えばｎ型不純物をｐ型ベース層に選択的にインプラントしこれを熱拡散することで形成することができる。その厚さは例えば０．５μｍであり、ｎ型不純物濃度は例えば１×１０２０ｃｍ−３である。ｎ型拡散層１４とｎ型半導体層１２とに挟まれかつゲート絶縁膜１９近傍に位置するｐ型ベース層１３の領域にはチャネルが形成される。すなわち、ｎ型拡散層１４はソース領域として機能する。
【００１７】
ｐ型コンタクト層１５は、金属層１７とｐ型ベース層１３との電気的導通がより確実にオーミックコンタクトに基づいたものになるべく介在させたコンタクト層である。その形成位置は上記のｎ型拡散層１４の位置を避けていればよい。ｐ型コンタクト層１５の厚さは例えば０．２μｍ、ｐ型不純物濃度は例えば１×１０２０ｃｍ−３とすることができる。ｐ型コンタクト層１５は、例えば、ｐ型ベース層１３にｐ型不純物をインプラントしこれを熱拡散することで形成することができる。
【００１８】
層間絶縁膜１６は、金属層１７が接触すべきｎ型拡散層１４の上を避け、同じくｐ型コンタクト層１５の上を避け、さらに、同じくショットキーダイオードの領域におけるｎ型半導体層１２の上を避けて半導体領域上に形成された絶縁膜（例えばシリコン酸化膜、シリコン酸化膜とシリコン窒化膜との積層膜等）である。
【００１９】
金属層１７は、層間絶縁膜１６上を含めて半導体領域上に積層、形成された電極であり（厚さは例えば３．０μｍ）、ｎ型拡散層１４に接触することによりソース電極として機能する。ソース電極たる金属層１７は、ソース端子Ｓに導通している。金属層１７がｐ型コンタクト層１５に接触することで、ｐ型ベース層１３の電位がソース領域たるｎ型拡散層１４と同じ電位に保たれ、これにより、ｐ型ベース層１３とｎ型拡散層１４との電位関係が順方向電圧になるのが防止される。さらに、金属層１７がｎ型半導体層１２と接触することより、その接触部位にショットキーバリアが形成され得る。すなわち、金属層１７は、ショットキーダイオードにとってはアノード電極として機能する。
【００２０】
次に、概略的に動作を説明すると、まず、ゲート電極２０がソース領域たるｎ型拡散層１４の電位よりしきい値電圧分以上高くなった状態では、トランジスタはオン状態になる。すなわち、ゲート絶縁膜１９に対向するｐ型ベース層１３にチャネルが形成され、ドレイン端子Ｄ、金属層１８、ｎ型半導体基板１１、ｎ型半導体層１２、ｐ型ベース層１３（チャネル）、ｎ型拡散層１４、金属層１７、ソース端子Ｓの経路で電流が流れる状態になる。金属層１７とｎ型半導体層１２との接触部位にはわずかな逆方向電圧が生じるが、トランジスタの領域でのオン抵抗が小さいため、動作には何ら関係しない。
【００２１】
なお、同じ状態で逆にソース端子Ｓからドレイン端子Ｄに電流を流すようにすることも可能である。この場合には、金属層１７とｎ型半導体層１２との接触部位には逆にわずかな順方向電圧が生じるがトランジスタの領域でのオン抵抗が小さく、やはり動作には何ら関係しない。
【００２２】
次に、ゲート電極２０がソース領域たるｎ型拡散層１４の電位よりしきい値電圧分以上高くない状態では、トランジスタはオフ状態になる。このオフ状態で、かつソース端子Ｓがドレイン端子Ｄよりも高い電位の場合には、ｐ型ベース層１３とｎ型半導体層１２との界面がｐｎ接合の順方向電圧印加状態となり、金属層１７とｎ型半導体層１２とのショットキー接合部位も順方向電圧印加状態になる。よって、順方向の降下電圧のより小さなショットキー接合部位でのみオン状態が生じ得る。このようにして降下電圧を低下させることで、ダイオードとして動作させている状態での損失低減が可能である。
【００２３】
さらに、上記オフ状態で、かつソース端子Ｓがドレイン端子Ｄよりも低い電位の場合には、ｐ型ベース層１３とｎ型半導体層１２とのｐｎ接合が逆方向電圧印加状態となり、金属層１７とｎ型半導体層１２とのショットキー接合も逆方向電圧印加状態になる。したがって、ソース端子Ｓがドレイン端子Ｄよりもある程度低い電圧では、降伏が生じ降伏電流が流れる。一般には、ｐｎ接合よりショットキー接合のほうが低い電圧で降伏が生じる。なお、通常は降伏が起こらないように素子を使うが、一方、一般には、降伏が生じるような状態での耐性（破壊耐性）を考慮しておかなければならない。
【００２４】
この実施形態では、逆方向電圧が印加されたときに降伏が生じる部位を、金属層１７とｎ型半導体層１２とのショットキー接合部位ではなく、ｐ型ベース層１３とｎ型半導体層１２との界面たるｐｎ接合に限るように工夫がなされている。そのため、ｎ型半導体層１２の中にはｐ型ドープ層２１が形成され、ｐ型ベース層１２の中にはｐ型ドープ層２２が形成されている。
【００２５】
ｐ型ドープ層２１は、ショットキーダイオードとして機能するｎ型半導体層１２中の例えば所定の深さに例えば相互に離間して複数個形成されている。ｐ型ドープ層２１がこのように形成されていることにより、ショットキーダイオードとして機能する領域に逆方向電圧が印加されると、その領域の深さ方向においてｎ型半導体層１２中の空乏層の形成領域を拡大するようにはたらく。したがって、ショットキーダイオードとしての逆方向耐圧は増加する。
【００２６】
なお、ｐ型ドープ層２１は、例えば、ある程度の加速電圧でｐ型不純物をｎ型半導体層２１中に選択的にインプラントしこれを熱拡散することで形成することができる。その個数やピッチ、形成深さなどは必要な逆方向耐圧に基づいて適宜設計、選択することができる。ｐ型ドープ層２１の不純物濃度についても同様であり、例えば、１×１０１８ｃｍ−３程度とすることができる。一般的に、ｐ型ドープ層２１を、所定の水平位置に相互に離間して複数個形成することで、ｎ型半導体層１２中における空乏層の形成をより広範囲に及ぼすことができ、ショットキーダイオードの部位での耐圧を増加する上で好ましい。
【００２７】
一方、ｐ型ドープ層２２は、トランジスタとして機能する領域のｐ型ベース層１３の中に、例えば、ｐ型ドープ層２１とほぼ同じ深さ方向位置になるように形成されている。もっとも典型的には、図示するように、ｐ型コンタクト層１５の下方でｎ型半導体層１２に近い深さに形成することができる。ｐ型ドープ層２２がこのように形成されていることにより、逆方向電圧が印加された場合、ｐ型ベース層１３中の空乏層の領域拡大が阻害される。これは、もともとｐ型ベース層１３のある程度深い部位では、ｐ型不純物濃度が低く形成されているものの、ｐ型ドープ層２２を新たに形成することでこの領域でのｐ型不純物濃度を高くしているからである。したがって、トランジスタとして機能する領域では逆方向耐圧が減少する。
【００２８】
ｐ型ドープ層２２も、例えば、ある程度の加速電圧でｐ型不純物をｐ型ベース層１３中に選択的にインプラントしこれを熱拡散することで形成することができる。その個数やピッチ、形成深さなどは減少させるべき逆方向耐圧に基づいて適宜設計、選択することができる。ｐ型ドープ層２２の不純物濃度についても同様であるが、例えば、１×１０１８ｃｍ−３程度とすることができる。なお、ｐ型ドープ層２２は、ｐ型ドープ層２１の形成と同じ工程によってｐ型不純物をインプラントしこれを拡散して形成することができる。これによれば製造効率の向上になる。
【００２９】
以上説明のような、ｐ型ドープ層２１、２２の形成により、本実施形態のトレンチゲート型ＭＯＳトランジスタでは、ショットキーダイオードの部分よりトランジスタとして機能する部分での耐圧が低くなり、よって降伏が生じた場合には、トランジスタとして機能する部分に逆方向電流が流れる。トランジスタとして機能する部分は、その占有面積がショットキーダイオードの部分より相対的に大きく（次述する）、これにより、許容できる降伏電流を大きくすることができる。よって破壊耐量を改善できる。また、ｐ型ドープ層２２の形成位置を、ゲート電極２０が埋め込み形成されている隣り合うトレンチ（第１のトレンチ）のほぼ中間にしているので、降伏電流の流れる経路に及ぼすトレンチの影響が少なく、より円滑に降伏電流を流すことができ、破壊耐量の向上に貢献する。
【００３０】
図２は、図１に示したトレンチゲート型ＭＯＳトランジスタの半導体領域の表面を示す仮想的な上面図である。便宜的にｎ型半導体層１２およびｐ型ベース層１３以外は図示省略している。図２中の符号は図１中のそれと対応しており、また、図２中のＡ−Ａａ位置における矢視方向断面が図１に示した断面図に相当する。なお、符号３１は、ゲート電極パッドが位置するべき領域を示している。
【００３１】
図２において、ｎ型半導体層１２に対してプレーナ型に形成されたｐ型ベース層１３の領域がトランジスタとして機能する部分である。ｐ型ベース層１３が重畳位置せずｎ型半導体層１２が露われた島状領域がショットキーダイオードとして機能する部分である。ショットキーダイオードは付加的に内蔵されるものであり、一般的に占有面積が小さい。よって、この部分に許容できる降伏電流は、ショットキーダイオードが内蔵されないＭＯＳトランジスタより小さくなる。本実施形態では、相対的に占有面積の大きいトランジスタとして機能する部分に降伏電流を流すので、許容できる降伏電流を大きくできる。よって破壊耐量を改善できる。
【００３２】
図３は、図１に示したトレンチゲート型ＭＯＳトランジスタが使用され得るＤＣ−ＤＣコンバータの構成を示している。図１のトレンチゲート型ＭＯＳトランジスタは、図３における下側のトランジスタＱ２として使用され得る。このようなＤＣ−ＤＣコンバータの構成はよく知られているが、一応以下にその動作を説明する。
【００３３】
この回路は、図左側の入力端子間（１次側）に高電圧の入力電圧を加えて図右側の出力端子間（２次側）に低電圧の出力電圧を得るものである。トランジスタＱ１におけるスイッチング（チョッピング）のデューティ比によってこれらの電圧比を設定することができる。トランジスタＱ１がオンのとき電流は１次側から２次側に流れ、トランジスタＱ１がオフのときは２次側の電流をそのままの向きで還流するためトランジスタＱ２がオンする。インダクタＬおよびコンデンサＣはローパスフィルタである。トランジスタＱ１、Ｑ２のオンオフを制御するため、ゲート入力信号発生回路４０で生成されたほぼ反転位相のゲート入力信号がトランジスタＱ１、Ｑ２の各ゲートに供給される。
【００３４】
トランジスタＱ１がオフのときの還流は、本来、トランジスタＱ２ではなくダイオード（図で下側をアノードとする）を設けるだけで可能である。しかしながら、２次側で必要とする出力電圧が低い場合には、ダイオードの順方向電圧降下が損失として無視できない。そこで、その低電圧化のため、トランジスタＱ１のオンオフとほぼ反対位相でオンオフするトランジスタＱ２を図示するように設ける。
【００３５】
トランジスタＱ１、Ｑ２をオンオフする位相の設定は、厳密には両者ともオフとなる短い期間を設けるように行う（図示するパルスでいうとＱ２への負のパルス幅の方がＱ１への正のパスル幅より多少広い）。これにより１次側が短絡する期間が生じるのを防止する。しかし、トランジスタＱ１、Ｑ２が両者ともオフとなる期間（デッドタイム）があるため、通常のトランジスタＱ２ではその構造的な寄生素子としてのｐｎ接合ダイオードがオンする。このダイオードの順方向電圧降下はやはり損失として無視できない。
【００３６】
そこで、トランジスタＱ２は上記図１で説明のように、構造的に内蔵してソース・ドレイン間に並列にショットキーダイオードを有している。これによりデッドタイムにおけるトランジスタＱ２のソース・ドレイン間電圧を効果的に低下させている。
【００３７】
次に、本発明の別の実施形態に係るトレンチゲート型半導体装置（トレンチゲート型ＭＯＳトランジスタ）を図４を参照して説明する。図４は、本発明の別の実施形態に係るトレンチゲート型半導体装置（トレンチゲート型ＭＯＳトランジスタ）の構造を模式的に示す断面図である。図４においてすでに説明した構成要素と同一または同一相当のものには同一符号を付し、重複する説明は省略する。
【００３８】
この実施形態では、ｎ型半導体層１２に高濃度ｐ型ドープ層２３ｂに達するトレンチ（第２のトレンチ）が掘られ、このトレンチ内には、金属層１７が延在している。また、高濃度ｐ型ドープ層２３ｂは、位置的に、第１のドープ層２１の直上に形成されこれらは接触している。不純物濃度は、高濃度ｐ型ドープ層２３ｂのほうがｐ型ドープ層２１のそれより高く、例えば１×１０２０ｃｍ−３程度である。
【００３９】
このような構造によれば、ｐ型ドープ層２１の電位が金属層１７と同じになり、逆方向電圧印加時には、ｎ型半導体層１２における空乏層の形成をより助長する。よって、ショットキーダイオードの部分での耐圧をさらに増加する。また、比較的不純物濃度が高い高濃度ｐ型ドープ層２３ｂが金属層１７に接触するので、ｐ型ドープ層２１をより確実に金属層１７の電位にすることができる。よって、逆方向電圧印加時に、ｎ型半導体層１２における空乏層の形成をより助長する上でより好ましくなっている。
【００４０】
また、この実施形態では、ｐ型ベース層１３にも高濃度ドープ層２３ａに達するトレンチ（第３のトレンチ）が掘られ、このトレンチ内にも、金属層１７が延在している。このトレンチ（第３のトレンチ）は、前述のトレンチ（第２のトレンチ）と同じ工程で形成できる。しかしこれ以外に、各トレンチの深さ（その底面位置）を設計に応じて変えたい場合には、別々の工程で形成することもできる。また、高濃度ｐ型ドープ層２３ａは、位置的に、第２のドープ層２２の直上に形成されこれらは接触している。不純物濃度は、高濃度ｐ型ドープ層２３ａのほうがｐ型ドープ層２２のそれより高く、例えば１×１０２０ｃｍ−３程度とし得る。なお、高濃度ｐ型ドープ層２３ａは、金属層１７とｐ型ベース層１３とのコンタクト層（図１におけるｐ型コンタクト層１５）としても機能する。
【００４１】
このような構造によれば、ｐ型ドープ層２２の電位がより確実に金属層１７と同じになり、逆方向電圧印加時には、ｐ型ベース層１３に形成される空乏層の領域拡大が阻害される効果がさらに増す。よって、トランジスタの部分での耐圧をさらに容易に減少させる上で好ましい。また、比較的不純物濃度が高い高濃度ｐ型ドープ層２３ａが金属層１７に接触するので、ｐ型ドープ層２２をより確実に金属層１７の電位にすることができる。よって、逆方向電圧印加時に、ｐ型ベース層１３における空乏層の形成をより阻害する上でより好ましくなっている。
【００４２】
この実施形態では、金属層１７とｎ型拡散層１４との接触は、図示するように、ｎ型拡散層１４の上面ではなくトレンチ内のその側面においてなされるようにすることができる。
【００４３】
ｐ型ドープ層２１とｐ型ドープ層２２とは、すでに説明したように同一の工程として形成することが可能である。その形成順序としては、例えば、それぞれ対応するトレンチが形成された後とする。すなわち、トレンチの形成後、トレンチ内に比較的大きな加速電圧でｐ型不純物をインプラントおよびこれを熱拡散することでｐ型ドープ層２１、２２を形成する。そして、そのあとにトレンチ内に比較的小さな加速電圧でｐ型不純物をインプラントおよびこれを熱拡散して高濃度ｐ型ドープ層２３ｂ、２３ａを形成することができる。
【００４４】
以上、本発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【００４５】
上述した本発明の実施形態を要約して、以下に列記する。
【００４６】
本発明の一態様に係るトレンチゲート型半導体装置は、相互に対向する第１主面及び第２主面を有する第１導電型半導体層と、第１導電型半導体層内の第１主面側に選択的に設けられた第２導電型拡散領域と、第２導電型拡散領域内に選択的に設けられた第１導電型拡散領域と、第１導電型拡散領域に接触し、かつ第２導電型拡散領域を貫通して第１導電型半導体層に達する複数の第１のトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、第１導電型半導体層内において第２導電型拡散領域と離間して設けられた第２導電型の第１の半導体領域と、第２導電型拡散領域内において隣り合う前記第１のトレンチ間に設けられた第２導電型の第２の半導体領域と、第１の半導体領域が設けられた第１導電型半導体層側の第１主面及び第１導電型拡散領域に接続された第１主電極とを具備する。
【００４７】
上記したトレンチゲート型半導体装置において、第１の半導体領域が、第１導電型半導体層内の所定の水平位置に相互に離間して複数個設けられている。
【００４８】
上記したトレンチゲート型半導体装置において、第２の半導体領域が、第１導電型半導体層内において第１の半導体領域と実質同じ水平位置に設けられている。
【００４９】
上記したトレンチゲート型半導体装置において、第１導電型半導体層内において第１主面から第１の半導体領域に向かって設けられた第２のトレンチ内に、第１主電極が延在している。
【００５０】
上記したトレンチゲート型半導体装置において、第１の半導体領域が、第１の不純物濃度を有する第１の部位と、第１の部位上に位置し、かつ第１の不純物濃度よりも高い第２の不純物濃度を有する第２の部位とを有する。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係るトレンチゲート型半導体装置の構造を模式的に示す断面図。
【図２】図１に示したトレンチゲート型半導体装置の半導体領域の表面を示す仮想的な上面図。
【図３】図１に示したトレンチゲート型半導体装置が使用され得るＤＣ−ＤＣコンバータの構成を示す回路図。
【図４】本発明の別の実施形態に係るトレンチゲート型半導体装置の構造を模式的に示す断面図。
【符号の説明】
【００５２】
１１…ｎ型半導体基板、１２…ｎ型半導体層（ドリフト層）、１３…ｐ型ベース層、１４…ｎ型拡散層、１５…ｐ型コンタクト層、１６…層間絶縁膜、１７…金属層（ソース電極層）、１８…金属層（ドレイン電極層）、１９…ゲート絶縁膜、２０…ゲート電極、２１…ｐ型ドープ層、２２…ｐ型ドープ層、２３ａ…高濃度ｐ型ドープ層（ｐ型コンタクト層）、２３ｂ…高濃度ｐ型ドープ層、３１…ゲート電極パッド、４０…ゲート入力信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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