(57)【特許請求の範囲】
【請求項１】
基板と、
当該基板の表面に設けられた第１導電型半導体のチャネル形成領域と、
当該チャネル形成領域を挟んで基板表面に形成された第２導電型半導体領域であり、動作時にソースまたはドレインとなる第１および第２不純物領域と、
上記チャネル形成領域上に設けられたゲート絶縁膜と、
当該ゲート絶縁膜上に設けられたゲート電極と、
上記ゲート絶縁膜内で、上記チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段と、
を有し、
上記第１および第２不純物領域の少なくとも一方と、上記チャネル形成領域を含む半導体領域とのｐｎ接合を順方向と逆方向に交互にバイアスするＡＣバイアスを印加して上記ゲート絶縁膜内の上記電荷蓄積手段に第２導電型半導体領域の多数キャリアであるホットキャリアを注入する
不揮発性半導体記憶装置。
【請求項２】
上記電荷蓄積手段に注入される電荷がホットエレクトロンである
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積手段は、すくなくとも外部との間で電荷の移動がない場合に、前記チャネル形成領域に対向する面全体としての導電性を持たない
請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート絶縁膜は、前記チャネル形成領域上のボトム絶縁膜と、当該ボトム絶縁膜上の窒化膜または酸化窒化膜とを含む
請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート絶縁膜は、前記チャネル形成領域上のボトム絶縁膜と、前記電荷蓄積手段としてボトム絶縁膜上に形成され互いに絶縁された小粒径導電体とを含む
請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記小粒径導電体の粒径が１０ナノメータ以下である
請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間のゲート絶縁膜の内部に、平面的に離散化された電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷トラップ、或いは小粒径導電体等）を有し、当該電荷蓄積手段に対し電荷（電子またはホール）を電気的に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、大容量で小型の情報記録媒体として期待されているが、近年、情報ネットワークの広帯域化とともにネットワークの伝送速度（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き込み速度が要求されるようになってきている。このため、不揮発性半導体メモリに対し、スケーリング性が良好で従来の１００μｓｅｃ／セルの書き込み速度より１桁またはそれ以上の書き込み速度の向上が要求されている。
【０００３】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段が平面的に連続したＦＧ(Floating Gate) 型のほかに、電荷蓄積手段が平面的に離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型などがある。
【０００４】
ＭＯＮＯＳ型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ絶縁膜と窒化膜との界面のキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっているために、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
このトンネル絶縁膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすいのに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。
このため、ＭＯＮＯＳ型においては、トンネル絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
また、平面的に離散化したキャリアトラップの分布平面に対し電荷が局所的に注入された場合、その電荷はＦＧ型のように平面内および膜厚方向に拡散することなく保持される。
【０００６】
ＭＯＮＯＳ型不揮発性メモリで微細メモリセルを実現するにはディスターブ特性の改善が重要であり、そのためにはトンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じている。
【０００７】
【発明が解決しようとする課題】
ところが、従来のＭＯＮＯＳ型不揮発性メモリにおいて、トンネル絶縁膜を厚膜化したり動作電圧を低減することは書き込み速度向上にとっては益々不利な状況となっている。
このため、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼性（たとえば、データ保持特性、リードディスターブ特性あるいはデータ書換え特性など）を十分に満足させた場合、書き込み速度は１００μｓｅｃが限界である。
【０００８】
書き込み速度だけを考えると、チャネルホットエレクトロン（ＣＨＥ）を用いた注入方式のほうが、チャネル全面ＦＮトンネリングより高速化しやすい。
ところが、ドレイン端でＣＨＥを発生させる通常のＣＨＥ注入方式では、注入効率が１×１０-6と十分ではない。
また、注入効率を上げるために、ＣＨＥをソース側から注入するソースサイド注入型ＭＯＮＯＳトランジスタが報告されたが（IEEE Electron Device Letter 19, 1998, pp153 ）、このソースサイド注入型ＭＯＮＯＳトランジスタでは、動作電圧が書き込み時１２Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性およびデータ書換え特性などの信頼性が十分でない。
【０００９】
このように、従来のＭＯＮＯＳ型等の不揮発性メモリでは、書き込み速度の向上と、動作電圧の低電圧化および信頼性確保がトレードオフの関係にある。このトレードオフの克服は、高速な大容量不揮発性メモリを開発するうえで、さらに近年盛んに開発が進められているシステムＬＳＩにおいてロジック回路との混載の観点から、重要な課題となっていた。
【００１０】
本発明の目的は、ＭＯＮＯＳ型など平面的に離散化されたキャリアトラップ等に電荷を蓄積させて基本動作するメモリトランジスタにおいて、リードディスターブ特性などの信頼性を良好に維持し、また動作電圧を低電圧化したまま、書き込み速度を向上することが可能な構造を有する不揮発性半導体記憶装置と、その駆動方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、基板と、当該基板の表面に設けられた第１導電型半導体のチャネル形成領域と、当該チャネル形成領域を挟んで基板表面に形成された第２導電型半導体領域であり、動作時にソースまたはドレインとなる第１および第２不純物領域と、上記チャネル形成領域上に設けられたゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と、上記ゲート絶縁膜内で、上記チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段と、を有し、上記第１および第２不純物領域の少なくとも一方と、上記チャネル形成領域を含む半導体領域とのｐｎ接合を順方向と逆方向に交互にバイアスするＡＣバイアスを印加して上記ゲート絶縁膜内の上記電荷蓄積手段に第２導電型半導体領域の多数キャリアであるホットキャリアを注入する。
【００１２】
この不揮発性半導体記憶装置は、離散化された電荷蓄積手段を電荷が加速される方向に設けていることから、注入の際に電荷の運動量が維持されやすい。このため、電荷蓄積手段に対し効率よく電荷が注入される。
【００２４】
本発明に係る不揮発性半導体記憶装置では、基板ホットキャリア（例えば、基板ホットエレクトロン）注入を用いるために、電荷注入の効率がよく、使用電圧が低くても十分に高速な書き込みが可能である。なお、本発明は、ゲート絶縁膜内でボトム絶縁膜上に窒化膜または酸化窒化膜を含むＭＯＮＯＳ型またはＭＮＯＳ型等、あるいはゲート絶縁膜内でボトム絶縁膜上に互いに絶縁された小粒径導電体を含む小粒径導電体型に好適である。
【００２５】
【発明の実施の形態】
第１実施形態
図１は、本発明の実施形態に係るソース線分離ＮＯＲ型の不揮発性半導体メモリのメモリセルアレイの概略構成を示す回路図である。
【００２６】
この不揮発性メモリ装置では、ＮＯＲ型メモリセルアレイの各メモリセルがメモリトランジスタ１個で構成されている。図１に示すように、メモリトランジスタＭ１１〜Ｍ２２が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
すなわち、ビット方向に隣接するメモリトランジスタＭ１１およびＭ１２の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。同様に、ビット方向に隣接するメモリトランジスタＭ２１およびＭ２２の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。
また、ワード方向に隣接するメモリトランジスタＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続され、同様に、ワード方向に隣接するメモリトランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置およびセル間接続が繰り返されている。
【００２７】
図２は、第１実施形態に係る微細ＮＯＲ型セルアレイの概略平面図である。また、図３は、図２のＡ−Ａ’線に沿った断面側から見た鳥瞰図である。
【００２８】
この微細ＮＯＲ型メモリセルアレイでは、図３に示すように、ｎ型またはｐ型の半導体基板ＳＵＢ（ｎウエルまたはｐウエルでも可）の表面にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、図２に示すように、ビット方向（図２の縦方向）に長い平行ストライプ状に配置されている。素子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。このワード線は、後述するように、ボトム絶縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜と、ゲート電極とを積層させて構成されている。
【００２９】
各素子分離絶縁層ＩＳＯの間隔内の能動領域において、各ワード線の離間スペースに、基板１０１と逆導電型の不純物が高濃度に導入されてソース不純物領域（第２不純物領域）Ｓとドレイン不純物領域（第１不純物領域）Ｄとが交互に形成されている。このソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさがワード方向（図２の横方向）には素子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさと配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００３０】
ワード線の上部および側壁は、絶縁層で覆われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の上部に同じパターンにてオフセット絶縁層が配置され、オフセット絶縁層、その下のゲート電極（ワード線）およびゲート絶縁膜からなる積層パターンの両側壁に、サイドウォール絶縁層が形成されている。このオフセット絶縁層およびサイドウォール絶縁層により、各ワード線同士のスペース部分に、ワード線に沿って細長い自己整合コンタクトホールが開口されている。
【００３１】
ソース不純物領域Ｓまたはドレイン不純物領域Ｄに一部重なるように、自己整合コンタクトホール内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクトＢＣおよびソースコンタクトＳＣが形成されている。
これらコンタクトＢＣ，ＳＣの形成では、自己整合コンタクトホール内を埋め込むように導電材料を堆積し、その上に、エッチングマスク用のレジストパターンを形成する。このとき、レジストパターンを自己整合コンタクトホールの幅より一回り大きくし、また、一部を素子分離絶縁層ＩＳＯに重ねる。そして、このレジストパターンをマスクとしてレジストパターン周囲の導電材料をエッチングにより除去する。これにより、２種類のコンタクトＢＣ，ＳＣが同時に形成される。
【００３２】
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。
この絶縁膜上を、ビットコンタクトＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクトＳＣ上に接触するソース線ＳＬ１，ＳＬ２，…が交互に、平行ストライプ状に形成されている。
【００３３】
この微細ＮＯＲ型セルアレイは、そのビット線またはソース線に対するコンタクト形成が、自己整合コンタクトホールの形成と、プラグの形成により達成される。自己整合コンタクトホールの形成では、ワード線との絶縁分離が達成されるとともに、ソース不純物領域Ｓまたはドレイン不純物領域Ｄの表出面が均一に形成される。そして、ビットコンタクトＢＣおよびソースコンタクトＳＣの形成は、この自己整合コンタクトホール内のソース不純物領域Ｓまたはドレイン不純物領域Ｄの表出面に対して行う。したがって、各プラグの基板接触面は、そのビット方向のサイズがほぼ自己整合コンタクトホールの形成により決められ、その分、コンタクト面積のバラツキは小さい。
【００３４】
ビットコンタクトＢＣまたはソースコンタクトＳＣと、ワード線との絶縁分離が容易である。すなわち、ワード線形成時に一括してオフセット絶縁層を形成しておき、その後、絶縁膜の成膜と、全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層が形成される。
また、ビットコンタクトＢＣとソースコンタクトＳＣ、さらに、ビット線とソース線が同一階層の導電層をパターンニングして形成されるため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
しかも、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
【００３５】
図４は、本実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【００３６】
図４中、符号１はｎ型またはｐ型の導電型を有するシリコンウエハ等の半導体基板ＳＵＢまたはウエル（以下、基板という）、１ａはチャネル形成領域、２および４は当該メモリトランジスタのソース不純物領域Ｓおよびドレイン不純物領域Ｄを示す。
本発明で“チャネル形成領域”とは、表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。本例の“チャネル形成領域”は、基板内でソース不純物領域２およびドレイン不純物領域４に挟まれた部分が該当する。
【００３７】
ソース不純物領域２およびドレイン不純物領域４は、チャネル形成領域１ａと逆導電型の不純物を高濃度に基板１に導入することにより形成された導電率が高い領域であり、種々の形態がある。通常、ソース不純物領域２及びドレイン不純物領域４のチャネル形成領域１ａに臨む基板表面位置に、ＬＤＤ(Lightly Doped
Drain) と称する低濃度領域を具備させることが多い。
【００３８】
チャネル形成領域１ａ上に、ゲート絶縁膜６を介してメモリトランジスタのゲート電極８が積層されている。ゲート電極８は、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。このゲート電極８のチャネル方向の長さ（ゲート長）は、０．２５μｍ以下、たとえば０．１８μｍ程度である。
【００３９】
本実施形態におけるゲート絶縁膜６は、下層から順に、ボトム絶縁膜１０，窒化膜１２，トップ絶縁膜１４から構成されている。
ボトム絶縁膜１０は、たとえば、酸化膜を形成し、これを窒化処理して用いる。ボトム絶縁膜１０の膜厚は、使用用途に応じて２．０ｎｍから５．０ｎｍの範囲内で決めることができ、ここでは５．０ｎｍに設定されている。
【００４０】
窒化膜１２は、例えば５．０ｎｍの窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この窒化膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれ、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。
【００４１】
トップ絶縁膜１４は、窒化膜１２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜を熱酸化して形成される。また、トップ絶縁膜１４をＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ2 膜としてもよい。トップ絶縁膜１４がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜１４の膜厚は、ゲート電極８からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。ここでは、トップ絶縁膜厚を３．５ｎｍとする。
【００４２】
このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板に素子分離絶縁層ＩＳＯ、ウエルＷを形成し、しきい値電圧調整用のイオン注入等を必要に応じて行った後に、ゲート絶縁膜６を成膜する。
具体的に、たとえば、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、酸化シリコン膜（ボトム絶縁膜１０）を形成する。
つぎに、ボトム絶縁膜１０上にＬＰ−ＣＶＤ法により窒化シリコン膜（窒化膜１２）を、最終膜厚が５ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度６５０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（トップ絶縁膜１４）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気中において炉温度９５０℃で行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０13／ｃｍ2 の密度で形成される。また、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜１４）が約１．６ｎｍ形成され、この割合で下地の窒化膜厚が減少し、窒化膜１２の最終膜厚が５ｎｍとなる。
【００４３】
ゲート電極８となる導電膜、オフセット絶縁層（不図示）の積層膜を積層させる。そして、このゲート絶縁膜６、導電膜およびオフセット絶縁層の積層膜を一括して同一パターンにて加工する。
形成した積層パターンと自己整合的にソースおよびドレイン不純物領域２，４を、イオン注入法により形成する。
【００４４】
続いて、図３のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトホールを形成し、自己整合コンタクトホールにより表出するソースおよびドレイン不純物領域Ｓ，Ｄ（ソースおよびドレイン不純物領域２，４）上にビットコンタクトＢＣおよびソースコンタクトＳＣを形成する。
その後、これらコンタクト周囲を層間絶縁膜で埋め込み、層間絶縁膜上にビット線ＢＬ１，…およびソース線ＳＬ１，…を形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００４５】
つぎに、このような構成の不揮発性メモリの書き込み時のバイアス設定例および動作について、メモリトランジスタＭ１１にデータを書き込む場合を例に説明する。
本実施形態では、書き込みを２次衝突電離により発生したホットエレクトロンを用いて行う。２次衝突電離ホットエレクトロン注入では、ドレイン近傍で発生した基板電流となる正孔がドレイン近傍の空乏層を横切って基板に注入されるときに、空乏層内で電界からエネルギーを受け取って電子、正孔対を発生させ、このうち発生した電子が電界によって主に垂直方向に加速され、電荷蓄積手段に注入される。
【００４６】
書き込み時に、図４において、たとえば、ソース不純物領域２に０Ｖ、ドレイン不純物領域４に３．３Ｖ、ゲート電極８に５Ｖ、ウエル１に３Ｖを印加する。
この条件下、ドレイン不純物領域４から注入され近傍の空乏層に入った正孔がシリコン原子に衝突し、この衝突によって当該空乏層内で電子，正孔対が発生する。そのうち正孔はより電位が低い基板側へ消散するが、電子は、ゲート電極と基板間の電界で加速されて空乏層を上方に向かって加速される。この加速によって電子はホットエレクトロンとなり、その一部がボトム絶縁膜１０のエネルギー障壁を乗り越えて窒化膜１２中の電荷蓄積手段（キャリアトラップ）に注入される。このとき、衝突を引き起こす正孔が注入される側、すなわち図４における第１領域に注入電子の分布が局在する。
このため、当該メモリトランジスタＭ１１のしきい値電圧が消去状態の場合に書き込み状態まで上昇し、書き込みがなされる。
選択ワード線に連なる複数のメモリセルに対し、この書き込みと書き込み禁止を電圧印加条件を変えて適宜設定することで、ページ書き込みが可能である。
【００４７】
読み出しでは、バイアス値を書き込み状態に応じてチャネルが形成される程度に変更する。たとえば、ドレイン不純物領域４を接地した状態で、ソース不純物領域２に１．５Ｖ、ゲート電極８に２Ｖを印加する。
これにより、ページ読み出しの場合、電荷蓄積手段の第１領域に電子が注入されていない消去状態のメモリトランジスタではチャネルが形成され、電荷蓄積手段の第１領域に電子が注入された書き込み状態のメモリトランジスタではチャネルが形成されない。したがって、ビット線ＢＬ１，…には、そのチャネル形成の有無に応じた電位変化が現出する。この電位変化をセンスアンプで検出すると、ページ内の記憶データが一括して読み出される。
【００４８】
消去では、チャネル全面から、あるいはドレイン不純物領域４側からＦＮトンネリングまたは直接トンネリングを用いて電荷を引く抜くことにより行う。
【００４９】
これに対し、１セル内に２ビットのデータを記憶するために、電荷蓄積手段のソース不純物領域側にも同様な書き込みを行う場合、この２回目の書き込みでは、ソースとドレインの印加電圧を１回目と逆とする。これにより、１回目と同様な２次衝突電離がソース不純物領域側で起こり、発生した電子が電荷蓄積手段のソース不純物領域側の領域（第３領域）に注入される。
２ビットとも書き込み状態のセルでは、電荷蓄積手段の第１領域にホットエレクトロンが注入されて保持され、これと独立に、第３領域にホットエレクトロンが注入され保持されている。つまり、電荷蓄積手段の第１領域と第３領域との間にはホットエレクトロンが注入されない第２領域が介在するので、この２ビット情報に対応したホットエレクトロンは確実に峻別される。
【００５０】
第３領域に保持された電荷の読み出しは、第１領域の電荷の場合とはソースとドレイン間の電圧方向を逆にして行う。これにより、２ビットのデータを独立に読み出すことができる。
消去も、前記した第１領域側の消去と、ソース不純物領域２とドレイン不純物領域４の印加電圧を逆にして行う。なお、チャネル全面で消去を行う場合は、ソースおよびドレイン不純物領域２，４を共に基板と同電位とすることで、第１領域側と第３領域側のデータが一括消去される。
【００５１】
書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
この結果、ドレイン電圧１. ５Ｖでの非選択セルからのオフリーク電流値は約１ｎＡであった。この場合の読み出し電流は１０μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長０．１８μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
また、ゲート電圧１．５Ｖでのリードディスターブ特性も評価したが、３×１０8 ｓｅｃ以上の時間経過後でも読み出しが可能であることが分かった。
【００５２】
データ書換え回数は、キャリアトラップが空間的に離散化されているために良好で、１×１０6 回を満足することが分かった。
また、データ保持特性は１×１０6 回のデータ書換え後で８５℃、１０年を満足した。
【００５３】
以上より、ゲート長０. １８μｍのＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【００５４】
本実施形態における２次衝突電離ホットエレクトロン注入法では、離散化された電荷蓄積手段に対し、比較的に低いドレイン電流でホットエレクトロンの注入が可能である。したがって、書き込み時のパンチスルーが通常のホットエレクトロン注入と比較して抑制され、その結果、ゲート長のスケーリングが容易であるという利点がある。
また、電荷が主に基板と垂直方向に加速されるため、加速電荷の運動量が維持されたまま注入が行われるため、通常のＣＨＥ注入方式に比べ、電荷の注入効率が高い。
【００５５】
第２実施形態
第２実施形態は、仮想接地ＮＯＲ型の不揮発性メモリ装置に関する。
仮想接地型は、大別すると、スプリットゲート型とＡＭＧ(Alternate Metal Vertual Ground)型がある。スプリットゲート型は選択トランジスタの機能を実質的にメモリトランジスタ内に具備させることで書き込みディスターブを防止する。ＡＭＧ型は半導体不純物領域からなる拡散層配線を１本おきにメタル配線に接続させ、たとえば、メタル配線をビット線として、メタル配線間の拡散層配線をソース線として選択することで隣接セルの書き込みディスターブを防止する。
【００５６】
図５は、仮想接地ＮＯＲ型のうちＡＭＧ型のメモリセルアレイ構成を示す回路図である。
このメモリセルアレイでは、ソース線が隣接メモリセル間で共通化されている。この共通化されたソース線は隣りのメモリセルを動作させるときはビット線として機能する。したがって、このメモリセルアレイでは、ビット方向の配線は全て“ビット線”と称する。
各ビット線ＢＬ１〜ＢＬ３は、半導体の不純物領域からなる拡散層配線である。その１本おき、たとえばビット線ＢＬ１とＢＬ３が、図示しないビットコンタクトを介して上層のメタル配線に接続されている。
【００５７】
このようにセルアレイ構造が異なる以外、ＭＯＮＯＳ型メモリトランジスタ構造、および、書き込み、読み出しおよび消去動作の基本は、第１実施形態と同様である。
仮想接地ＮＯＲ型の場合、隣接するセルのビット線でソース線を代替えして用いることから、分離ソース線型と比べビット方向のサイズが縮小でき、セル面積６Ｆ2 が達成できる。１つのメモリセルに物理的に２ビットのデータを記録することができ、この場合、ビット当たりのセル面積は実効的に３Ｆ2 となる。
【００５８】
第３実施形態
本実施形態では、チャネルホットエレクトロン（ＣＨＥ）注入書き込みと、チャネル全面トンネル消去を行う。
書き込みは通常のＣＨＥ注入であり、ここでの詳細は省略する。
【００５９】
メモリトランジスタを図４と同じ構成とし、電荷蓄積手段の第１領域に保持された電子をチャネル全面から直接トンネリングを用いて引き抜く場合、ゲート電極８に０Ｖ、ドレイン不純物領域４に８Ｖ、ソース不純物領域２をオープン、ウエル１に８Ｖの電圧を印加する。これにより、電荷蓄積手段の第１領域に保持されていた電子が、基板側に引き抜かれることで、セル消去が行われる。このとき、消去速度は１ｍｓｅｃ程度であった。
また、第３領域の電荷を消去するときは、第１領域側の消去と、ソース不純物領域２とドレイン不純物領域４の印加電圧を逆にして行う。
さらに、第１，第３領域に電荷が保持されている場合、チャネル全面で消去を行う際に、ソースおよびドレイン不純物領域２，４を共に基板と同電位とすることで、第１領域側と第３領域側のデータを一括消去してもよい。
【００６０】
この消去方法では、ホットホール注入などに比べ動作中にボトム絶縁膜１０を通過するホール量が格段に少なく、そのためボトム絶縁膜１０が劣化し難く、信頼性および耐久性（たとえば、エンディランス特性）に優れる。
【００６１】
第４実施形態
第４実施形態では、基板ホットエレクトロン注入現象を利用した高速書き込み方法について、ＭＯＮＯＳ型メモリトランジスタを例として説明する。
【００６２】
基板ホットエレクトロン注入方式では、ソースとドレインを同電位で印加し、基板バイアス電圧を印加して、ゲート電極下に厚い空乏層を形成した状態で、空乏化しているチャネル形成領域に電荷（電子）を注入する。注入された電子は、空乏層内で加速されて絶縁膜の障壁エネルギー以上のエネルギーを得て、絶縁膜を越えて平面的に離散化された電荷蓄積手段に注入され、これにより書き込みがなされる。
【００６３】
本実施形態に係るＭＯＮＯＳ型メモリトランジスタの第１の構成は、第１実施形態における図４と同じである。
本実施形態では、基本構成は第１実施形態と同じであるが、ここでのゲート絶縁膜６の各構成膜１０，１２，１４は、たとえば３／５／３．５ｎｍとする。また、このゲート絶縁膜６の作製およびメモリセルの作製は、前記した実施形態と同様な装置、プロセス条件を用いて行う。
【００６４】
つぎに、メモリセル動作について説明する。
ソース不純物領域２とウエル１間のｐｎ接合に、当該ｐｎ接合が順方向と逆方向とで交互にバイアスされるＡＣバイアス電圧を印加する。この場合、ｐｎ接合が順バイアスのときはｐｎ接合より電子がｐウエル１に注入される。ウエル内のチャネル形成領域は、基板バイアスにより空乏化させてある。このため、ｐｎ接合より注入された電子は、ゲートに印加された正バイアス電圧により加速されボトム絶縁膜１０の障壁ポテンシャルを越えて電荷蓄積手段である窒化膜１２中のキャリアトラップにホットキャリア注入され、これにより書き込みがなされる。
【００６５】
たとえば、ドレインをオープン、ウエル電位を０Ｖで保持した状態で、ゲート電極８に正バイアス電圧５Ｖ、ＡＣバイアス電圧としてソース不純物領域２に対しパルス電圧を正方向に０．７Ｖ，逆方向にＶCCで印加した。その場合、ホットキャリア注入が高速に行われ、動作電圧５Ｖ以下で書き込み時間１μｓｅｃ以下が実現できた。
また、信頼性については、従来のＦＮトンネル注入方式のＭＯＮＯＳ型メモリセルと同等の特性が得られた。
【００６６】
電荷蓄積手段が平面的に離散化されているため、基板ホットエレクトロンの注入条件を変えることにより、窒化膜１２全面への注入のほかに、窒化膜１２への部分的な注入が可能である。
たとえば、上記のようにソース側からの注入では電荷蓄積手段のソース側部分（第１領域）への電荷注入がなされるが、逆に、ソースオープンとしてドレイン側から電荷を注入することにより電荷蓄積手段のドレイン側部分（第３領域）に電荷注入が可能である。図４の場合、第１領域と第２領域との間に、電荷が注入されない第２領域が形成されるため、２ビットの情報の峻別が可能である。また、消去の際の電荷の引き抜きも局所的に行われ、電荷注入されていない第２領域のしきい値電圧は変化しないため、過剰消去が防止され、消去状態のしきい値電圧の収束性が高いという利点がある。
その一方、ソースとドレインに対し、大きな電圧値でＡＣバイアス電圧を同じ位相で印加することにより、図４の第１，第３領域がつながり、電荷蓄積手段全体に電荷を注入することができる。
【００６７】
図６に、本実施形態に係るＭＯＮＯＳ型メモリトランジスタの第２の構造例を示す。
図６に示すメモリトランジスタは、２重ウエル構造となっている。すなわち、ｐ型半導体基板１にｎウエル６０が形成され、ｎウエル６０内にｐウエル６１が形成され、このｐウエル６１内にメモリトランジスタが形成されている。
他の基本構成は、図４と同じである。ただし、本例のゲート絶縁膜６の各構成膜１０，１２，１４の膜厚仕様は、３．５／５／４ｎｍとした。
【００６８】
ｎウエル６０とｐウエル６１で構成されるｐｎ接合を順バイアスすることにより、空乏化されたチャネル形成領域に電子を注入し、この電子をゲート電極側に電界加速した後、基板ホットエレクトロン注入で窒化膜１２内のキャリアトラップに注入する。
【００６９】
たとえば、ドレインオープンとした状態で、ゲート電圧５Ｖ、ソース電圧ＶCCを設定し、ｎウエル６０とｐウエル６１間に順方向に０．７Ｖを印加した。これにより、動作電圧５Ｖ以下で書き込み時間１μｓｅｃ以下が実現できた。
また、メモリセルの信頼性については、従来のＦＮトンネル注入方式のＭＯＮＯＳ型メモリセルと同等の特性が得られた。
【００７０】
基板ホットエレクトロン注入も、２次衝突電離の場合と同様に、動作電圧が５Ｖ以下と低いうえ、加速が主として基板に垂直に行われることから注入効率が高いという利点がある。
【００７１】
第５実施形態
第５実施形態では、チャネル形成領域に段差を設け、この段差からＣＨＥ注入を行う。
図７に、第５実施形態に係るＭＯＮＯＳメモリトランジスタの断面図を示す。
【００７２】
このメモリトランジスタが、図４に示す第１実施形態に係るメモリトランジスタと異なる点は、チャネル形成領域１ａ部分の基板表面に段差１ｂが設けられていることである。段差１ｂは５〜５０ｎｍ程度、たとえば１０ｎｍの高さを有し、相対的にソース不純物領域２側が高く、ドレイン不純物領域４側が低くなるように形成されている。
他の構成は、第１実施形態と同様である。ただし、ここではゲート絶縁膜６の各構成膜１０，１２，１４の膜厚仕様を、３．５／８．０／３．５ｎｍとする。
【００７３】
このような構成のメモリトランジスタの製造において、第１実施形態と異なる点は段差１ｂを形成することであるが、その詳細は後述の実施形態で述べる。
【００７４】
つぎに、このような構成の不揮発性メモリに対するＣＨＥ注入書き込み動作について、図１のメモリトランジスタＭ１１にデータを書き込む場合を例に説明する。
【００７５】
書き込み時に、必要に応じて書き込みインヒビット電圧を設定した後、プログラム電圧を印加する。
たとえば、選択ビット線ＢＬ１に５Ｖを印加し、非選択ワード線ＷＬ２，非選択ソース線ＳＬ２および非選択ビット線ＢＬ２に、基板電位０Ｖのときは所定の電圧、例えば３Ｖを印加する。また、選択ソース線ＳＬ１は、接地電位０Ｖで保持する。この状態で、選択ワード線ＷＬ１に、基板電位０Ｖのときは所定の電圧、例えば７Ｖを印加する。
【００７６】
この書き込み条件下、ソース不純物領域２とドレイン不純物領域４との間のチャネル形成領域表面に反転層（チャネル）が形成され、チャネル内にソース不純物領域２側から電子が注入されて、電界加速される。加速された電子が水平チャネル端付近でホットエレクトロンとなり、その一部がボトム絶縁膜１０のポテンシャル障壁を越えて高エネルギー注入され、ゲート絶縁膜６内のキャリアトラップに捕獲される。
このため、当該メモリトランジスタＭ１１のしきい値電圧が消去状態から書き込み状態まで上昇し、書き込みがなされる。
【００７７】
本実施形態に係るトランジスタ構造では、チャネル形成領域１ａの途中に段差１ｂが設けられ、段差１ｂの底部側にゲート絶縁膜６が延在する。したがって、ゲート絶縁膜６の膜厚仕様に合わせて段差１ｂの高さを最適化しておくと、電子の走行方向の延長線上またはゲート電極８の印加電圧による電界で曲げられる軌跡上に、キャリアトラップの分布中心を位置させることができる。つまり、本実施形態に係るメモリトランジスタの書き込みでは、電界加速された電子の運動量（大きさと方向）をほぼ維持した状態でのキャリアトラップへの直接注入が可能となる。したがって、注入時のエネルギー損失が従来より低減し、高速で効率がよい電荷注入が可能で、その結果として、書き込み速度の高速化が達成される。
【００７８】
従来のチャネルホットエレクトロン注入では、エネルギー的に励起された後の散乱によりチャネルから飛び出した電荷を電界でキャリアトラップ側に引き寄せていたため、その注入効率が１×１０-6であり１００万個に１個と低い割合でしかなかった。
これに対し、本実施形態に係るトランジスタ構造では、チャネルホットエレクトロン注入の場合に注入効率が１桁以上改善され、１０μｓｅｃ以下の書き込み速度が達成できた。
【００７９】
さらに、電子が加速される部分のチャネル長、すなわちソース不純物領域２の端から段差１ｂまでの距離をたとえば５０ｎｍ以下に短くすると、この距離がチャネル電子の平均自由行程と同程度またはそれ以下になるので、電界加速された電子がバリスチックにチャネル内を電気伝導する。このバリスチック電子は、不純物散乱等の影響を受けずに弾道的に高速にキャリアトラップに注入されるため、さらに注入効率が高くでき、データ書き込みが高速化される。
【００８０】
書き込み速度を現状維持とする場合、または、ある程度の高速化で十分である場合には、このようなトランジスタ構造および書き込み方法の適用によって、チャネル形成領域（基板またはウエル）とゲート電極間の印加電圧を１０Ｖ以下にすることができる。ゲート電極と基板またはウエルとの電圧印加を正電源と負電源で分割して行う場合、動作電圧を絶対値で５Ｖ以下に低減することが可能となる。
【００８１】
電荷の注入効率が上がるため、書き込み時のチャネル電流を低減する余地が生まれる。したがって、従来のチャネルホットエレクトロン注入では高電圧回路の電流駆動能力の限界により難しかった、たとえば同一ワード線に接続された多数のメモリセルに対し一括して行う並列書き込みが可能になった。
【００８２】
なお、消去については、通常のごとく、チャネル全面からのＦＮトンネリングを用いた電荷引き抜きによりブロック一括して行った場合、その消去速度が１００ｍｓｅｃ程度であった。
【００８３】
第６実施形態
図８は、第６実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
【００８４】
このメモリトランジスタが第５実施形態のＭＯＮＯＳ型メモリトランジスタと大きく異なる点は、ゲート電極がソース側の第１ゲート電極８ａと、ドレイン側の第２ゲート電極８ｂに分割されていることである。第１ゲート電極８ａは、電子が加速される部分、すなわち段差１ｂ上部に対向して設けられ、第２ゲート電極８ｂは、主に段差１ｂ底部に対向して設けられている。書き込み時において、第１ゲート電極８ａは主に電荷を加速させるチャネルの生成を制御し、第２ゲート電極８ｂは主に電荷を注入する電界の制御を行う。
ゲート絶縁膜６を構成する膜のうち、窒化膜１２とトップ絶縁膜１４が第１ゲート電極８ａ側に延在していない。つまり、第１ゲート電極８ａとチャネル形成領域１ａとの間にはボトム絶縁膜１０のみ介在している。これに対し、第２ゲート電極８ｂとチャネル形成領域１ａとの間には、第５実施形態と同様に３層構造のゲート絶縁膜６が介在する。
第１および第２ゲート電極８ａ，８ｂの隙間は絶縁層９ａで埋め込まれ、また、第１および第２ゲート電極８ａ，８ｂの外側面には、それぞれサイドウォール絶縁層９ｂが形成されている。
【００８５】
このサイドウォール絶縁層９ｂの形成前後のイオン注入により、ソース・ドレイン不純物領域２，４とＬＤＤ領域２ａ，４ａからなるＬＤＤ構造の不純物領域が基板１の表面に形成されている。
また、ドレイン側のＬＤＤ領域４ａ端から段差１ｂにかけて、チャネル形成領域１ａの表面に薄くｐ型の不純物領域３が形成されている。
なお、このｐ型の不純物領域３および上記ＬＤＤ領域２ａ，４ａは、必須の構成でなない。
【００８６】
図９（Ａ）〜図１０（Ｅ）に、このＭＯＮＯＳ型メモリトランジスタの製造方法の一例を断面図により示す。
【００８７】
素子分離絶縁層およびウエル等を半導体基板の表面に形成した後、図９（Ａ）において、基板１の表面に段差１ｂを形成する。この段差１ｂの形成では、図示のように、基板表面の一部をマスク層、たとえばレジストＲ１により覆った後、ドライエッチングによりレジストＲ１に保護されていないシリコン表面を所定深さエッチングする。
続いて、同じレジストＲ１をマスク層としたイオン注入を行い、形成した段差１ｂの底部および側部にｐ型不純物領域３を形成する。
【００８８】
レジストＲ１を除去後、図９（Ｂ）では、ボトム絶縁膜１０，窒化膜１２およびトップ絶縁膜１４を、第１実施形態と同様な方法によって、順次成膜する。
その後、段差１ｂから、その底部側の一部を覆うマスク層、たとえばレジストＲ２のパターンを形成した後、ドライエッチングによりレジストＲ２周囲のトップ絶縁膜１４および窒化膜１２を除去する。
【００８９】
レジストＲ２を除去後、図９（Ｃ）では、ゲート電極となる導電膜、たとえばdoped poly-Si 膜８ｃを堆積し、先の工程でパターンニングしたトップ絶縁膜１４および窒化膜１２上から段差上部の所定部分を覆うマスク層、たとえばレジストＲ３を形成する。このレジストＲ３をマスクとして、レジストＲ３周囲のdoped poly-Si 膜８ｃを除去する。
その後、同じレジストＲ３をマスク層としたイオン注入を行い、doped poly-Si 膜８ｃより外側の基板１の表面に、低濃度のｎ型ＬＤＤ領域２ａ，４ａを形成する。このイオン注入の前または後で、レジストＲ３をマスク層としたエッチングにより、周辺部のボトム絶縁膜１０を除去する。
【００９０】
レジストＲ３の除去後、図１０（Ｄ）では、doped poly-Si 膜８ｃの中央部分を横切る開口部を有するレジストＲ４を形成する。レジストＲ４をマスクとして、その開口部から表出するdoped poly-Si 膜８ｃの中央部分を除去する。これにより、第１ゲート電極８ａと、第２ゲート電極８ｂが分離して形成される。
【００９１】
レジストＲ４の除去後、図１０（Ｅ）では、全面に、たとえば酸化シリコン系の絶縁膜を堆積し、第１および第２ゲート電極８ａ，８ｂの周囲を絶縁物で覆い、かつ、両電極間の隙間を絶縁物で埋め込む。この状態で全面異方性エッチング（エッチバック）を行うことにより、第１および第２ゲート電極８ａ，８ｂ間の絶縁層９ａと、サイドウォール絶縁層９ｂを同時に形成する。
【００９２】
図８に示すように、第１および第２ゲート電極８ａ，８ｂ、絶縁層９ａ，９ｂを自己整合マスクとしてｎ型不純物を高濃度にイオン注入し、ソースおよびドレイン不純物領域２，４を形成する。
その後は、第１実施形態と同様な諸工程を経て、メモリセルアレイを完成させる。
【００９３】
このような構成のメモリトランジスタに対して、第５実施形態とほぼ同じ様にして電圧を設定することで、書き込みがなされる。このとき、本実施形態ではチャネル形成用の第１ゲート電極８ａと注入電界制御用の第２ゲート電極８ｂとに分けてゲート電極が設けられていることから、プログラム電圧を別々に設定することができる。したがって、書き込み時のバイアス設定が最適化しやすい利点がある。
【００９４】
たとえば、書き込み時に、第１ゲート電極８ａに印加するプログラム電圧を３Ｖ、第２ゲート電極８ｂに印加するプログラム電圧を５Ｖに設定する。このように書き込み時のバイアス電圧を最適化したうえで、バリスチック電子伝導による直接注入を行うと、書き込み速度を１μｓｅｃ以下、たとえば１００ｎｓｅｃ程度まで高速化することが可能となった。
【００９５】
第７実施形態
図１１は、第７実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
【００９６】
このメモリトランジスタが第６実施形態のＭＯＮＯＳ型メモリトランジスタと大きく異なる点は、電荷注入電界を制御するための第２ゲート電極８ｄをサイドウォール形としたことである。これにより、トランジスタの占有面積を第２実施形態の場合よりかなり小さくすることが可能となった。サイドウォール形の第２ゲート電極８ｄの形成にともない、第１および第２ゲート電極８ａ，８ｄ間の絶縁層に、ゲート絶縁膜６を構成する窒化膜１２とトップ絶縁膜１４を用いている。その他の構成は、第６実施形態と基本的に同じである。
【００９７】
なお、第２ゲート電極８ｄをサイドウォール形としたことにより、ドレイン不純物領域４と段差１ｂとの距離が第２実施形態の場合より近くなり、その分、チャネルの形成が容易になった。したがって、図１１では、チャネル形成領域１ａの表面にｐ型不純物領域が形成されていないが、もちろん、第６実施形態と同様にｐ型不純物領域３を設けてもよい。また、第６実施形態と同様、ソースおよびドレイン不純物領域２，４の内側にそれぞれＬＤＤ領域を設けてもよい。
【００９８】
図１２（Ａ）〜図１３（Ｄ）に、このＭＯＮＯＳ型メモリトランジスタの製造方法の一例を断面図により示す。
【００９９】
まず、図１２（Ａ）に示すように、基板表面に段差１ｂを第６実施形態と同様な方法により形成する。
つぎに、ボトム絶縁膜１０およびゲート電極となる導電膜を成膜し、図示しないレジストなどをマスクとしたエッチングにより、ゲート電極となる導電膜をパターンニングする。これにより、段差１ｂの上部の所定位置に第１ゲート電極８ａが形成される。
【０１００】
レジストを除去後、図１２（Ｂ）では、窒化膜１２およびトップ絶縁膜１４を、第１実施形態と同様な方法によって、順次成膜する。
【０１０１】
その後、図１３（Ｃ）において、ゲート電極となる導電膜を全面に厚く堆積し、これをエッチバックする。これにより、第１ゲート電極８ａの両側壁に、窒化膜１２およびトップ絶縁膜１４を介してサイドウォール形の導電層８ｄ，８ｅが形成される。
【０１０２】
図１３（Ｄ）では、まず、この導電層８ｄ，８ｅを自己整合マスクとして、その周囲に表出するトップ絶縁膜１４，窒化膜１２およびボトム絶縁膜１０を順次除去する。
段差底部側の導電層（第２ゲート電極）８ｄおよび第１ゲート電極８ａ上を覆ってマスク層、たとえばレジストＲ５を形成する。レジストＲ５をマスクにエッチングを行って、片方の導電層８ｅを除去し、続いて、トップ絶縁膜１４，窒化膜１２およびボトム絶縁膜１０を順次除去する。
【０１０３】
レジストＲ５を除去後、図１１に示すように、第１および第２ゲート電極８ａ，８ｄ、絶縁膜１２，１４を自己整合マスクとしてｎ型不純物を高濃度にイオン注入し、ソースおよびドレイン不純物領域２，４を形成する。
その後は、第１実施形態と同様な諸工程を経て、メモリセルアレイを完成させる。
【０１０４】
このような構成のメモリトランジスタに対する書き込みでは、チャネル形成用と注入電界制御用のゲート電極を別々に設けているにもかかわらず、図７の第５実施形態の場合とトランジスタの占有面積が殆ど変わらない。したがって、高集積化に適した微細メモリセルが実現できるという利点がある。
【０１０５】
書き込み時の電圧設定方法は、第６実施形態と基本的に同じであるが、本実施形態の場合、第１および第２ゲート電極８ａ，８ｄ間の絶縁膜が酸化膜換算値で１０ｎｍ未満と薄いので、第１ゲート電極８ａの印加電圧に応じた横方向の電界強度が高く、その横方向電界がキャリアの注入をアシストするように作用する。
このため、とくに段差１ａのコーナー部分に近いキャリアトラップに効率よく電荷が注入される。つまり、第６実施形態のトランジスタ構造に比べ、ゲート電極の占有面積に対する電荷蓄積量の比率を大きくできる利点がある。
また、この横方向電界のアシストによって電荷注入効率がより高くなり、その分、書き込み速度を上げることが可能となる。
【０１０６】
第８実施形態
図１４は、第８実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
【０１０７】
このメモリトランジスタが第７実施形態のＭＯＮＯＳ型メモリトランジスタと大きく異なる点は、基板のチャネル形成領域１ａに段差を設けていないことにある。したがって、注入方式そのものは基本的にはソースサイド注入である。その他の構成は、第７実施形態と基本的に同じである。
本実施形態では、第７実施形態と同様に、ゲート電極をチャネル形成用との注入電界制御用とに分けて形成している。また、本実施形態においては、書き込み速度を１μｓｅｃに高速化し、かつ、動作電圧を７Ｖに低電圧化している。そのためには、公知例と比較して、ゲート絶縁膜６のうちボトム絶縁膜１０を４ｎｍ以下にし、かつ、消去をチャネル方向に電子を引き抜くことにより行う。
【０１０８】
なお、製造方法については、第７実施形態の製造方法において段差の形成工程を省略すればよいので、ここでの説明は省略する。
【０１０９】
このような構成のメモリトランジスタに対して、第７実施形態とほぼ同じ様にして電圧を設定することで、書き込みがなされる。たとえば、書き込み時に、第１ゲート電極８ａに印加するプログラム電圧を５Ｖ、第２ゲート電極８ｂに印加するプログラム電圧を７Ｖに設定する。このように書き込み時のバイアス電圧を最適化したうえで、チャネルホットエレクトロン注入により書き込みを行う。
【０１１０】
本実施形態では、第７実施形態と同様、チャネル形成用の第１ゲート電極８ａと注入電界制御用の第２ゲート電極８ｂとに分けてゲート電極が設けられていることから、プログラム電圧を別々に設定することができる。したがって、書き込み時のバイアス設定が最適化しやすい利点がある。
また、チャネル形成用と注入電界制御用のゲート電極を別々に設けているにもかかわらず、図７の第５実施形態の場合とトランジスタの占有面積が殆ど変わらない。したがって、高集積化に適した微細メモリセルが実現できるという利点がある。
【０１１１】
以下に、メモリセルセルアレイ構成、メモリセルおよびメモリトランジスタの構造に関する他の実施形態を説明する。
【０１１２】
第９実施形態
本実施形態に係るメモリセルおよびメモリセルアレイは、ビット線およびソース線が階層化された分離ソース線ＮＯＲ型である。
図１５に、このＮＯＲ型メモリセルアレイの回路構成を示す。また、図１６に、このＮＯＲ型メモリセルアレイの平面図を、図１７に、図１６のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。
【０１１３】
この不揮発性メモリ装置では、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。
主ビット線ＭＢＬ１に選択トランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１に選択トランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２に選択トランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【０１１４】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【０１１５】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接する選択トランジスタＳ１１，…は選択線ＳＧ１１により制御され、選択トランジスタＳ２１，…は選択線ＳＧ２１により制御される。同様に、ワード方向に隣接する選択トランジスタＳ１２，…は選択線ＳＧ１２により制御され、選択トランジスタＳ２２，…は選択線ＳＧ２２により制御される。
【０１１６】
この微細ＮＯＲ型セルアレイでは、図１７に示すように、半導体基板ＳＵＢの表面にｐウエルＷが形成されている。ｐウエルＷは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ＩＳＯにより、ワード方向に絶縁分離されている。
【０１１７】
素子分離絶縁層ＩＳＯにより分離された各ｐウエル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｎ型不純物が高濃度に導入され、これにより、副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。副ビット線ＳＢＬが“第１不純物領域”、副ソース線ＳＳＬが“第２不純物領域”に該当する。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が等間隔に配線されている。これらのワード線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介してｐウエルＷ上および素子分離絶縁層ＩＳＯ上に接している。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のｐウエルＷの部分と、各ワード線ＷＬとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がドレイン、副ソース線部分がソースとして機能する。
【０１１８】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクトＢＣと、副ソース線ＳＳＬに達するソースコンタクトＳＣとが形成されている。これらのコンタクトＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジスタ１２８個ごとに設けられている。
また、絶縁層上を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ１，ＭＢＬ２，…と、ソースコンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＭＢＬ２，…が交互に、平行ストライプ状に形成されている。
【０１１９】
この微細ＮＯＲ型セルアレイは、第１共通線（ビット線）および第２共通線（ソース線）が階層化され、メモリセルごとにビットコンタクトＢＣおよびソースコンタクトＳＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクトＢＣおよびソースコンタクトＳＣは、たとえば１２８個のメモリセルごとに設けられるが、このプラグ形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。
すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口する。
【０１２０】
副ビット線，副ソース線を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さいセル面積で製造できる。
本実施形態では１つのメモリセル内の２か所に、独立に電子を高速で注入できるため、ビット当たりのセル面積は４Ｆ2 となる。また、ソース線を分離しているため、ページ書き込みも可能となる。
さらに、ビット線とソース線が階層化されており、選択トランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタＳ１２またはＳ２２の働きで、副ソース線を主ソース線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬをシリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【０１２１】
第１０実施形態
第１０実施形態に係るメモリセルおよびメモリセルアレイは、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型である。
図１８は、第１０実施形態に係るＮＯＲ型セルアレイの概略平面図である。
【０１２２】
このＮＯＲ型セルアレイでは、ｐウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなどからなる素子分離絶縁層ＩＳＯが等間隔でビット方向（図１８の縦方向）に配置されている。素子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，ＷＬm+1 が等間隔に配線されている。このワード線を含む積層構造は、前述の実施形態と同様に、ボトム絶縁膜，窒化膜，トップ絶縁膜及びゲート電極の積層膜から構成されている。
【０１２３】
各素子分離絶縁層の間隔内の能動領域において、各ワード線の離間スペースに、例えばｎ型不純物が高濃度に導入されてソース不純物領域Ｓとドレイン不純物領域Ｄとが交互に形成されている。このソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさがワード方向（図１８の横方向）には素子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース不純物領域Ｓとドレイン不純物領域Ｄは、その大きさと配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【０１２４】
各ワード線の周囲は、サイドウォール絶縁層を形成するだけで、ソース不純物領域Ｓとドレイン不純物領域Ｄとに対し、ビット線接続用のコンタクトホールとソース線接続用のコンタクトホールとが２度のセルフアラインコンタクト技術を同時に転用しながら形成される。しかも、上記プロセスはフォトマスクが不要となる。したがって、先に述べたようにソース不純物領域Ｓとドレイン不純物領域Ｄの大きさや配置が均一な上に、これに対して２次元的に自己整合して形成されるビット線またはソース線接続用のコンタクトホールの大きさも極めて均一となる。また、上記コンタクトホールはソース不純物領域Ｓとドレイン不純物領域Ｄの面積に対し、ほぼ最大限の大きさを有している。
【０１２５】
その上でビット方向に配線されているソース線ＳＬn-1 ，ＳＬn ，ＳＬn+1 （以下、ＳＬと表記）は、ドレイン不純物領域Ｄを避けながら素子分離絶縁層ＩＳＯ上とソース不純物領域Ｓ上に蛇行して配置され、上記ソース線接続用のコンタクトホールを介して、下層の各ソース不純物領域Ｓに接続されている。ソース線ＳＬ上には、第２の層間絶縁膜を介してビット線ＢＬn-1 ，ＢＬn ，ＢＬn+1 （以下、ＢＬと表記）が等間隔で配線されている。このビット線ＢＬは、能動領域上方に位置し、ビット線接続用のコンタクトホールを介して、下層の各ドレイン不純物領域Ｄに接続されている。
【０１２６】
このような構成のセルパターンでは、上記したように、ソース不純物領域Ｓとドレイン不純物領域Ｄの形成がマスク合わせの影響を受けにくく、また、ビット線接続用のコンタクトホールとソース線接続用のコンタクトホールが、２度のセルフアライン技術を一括転用して形成されることから、コンタクトホールがセル面積縮小の制限要素とはならず、ウエハプロセス限界の最小線幅Ｆでソース配線等ができ、しかも、無駄な空間が殆どないことから、６Ｆ2 に近い非常に小さいセル面積が実現できる。
１つのメモリセル内の２か所に独立に電子を注入することができ、この場合、ビット当たりのセル面積は３Ｆ2 となる。
【０１２７】
第１１実施形態
第１１実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）に関する。
【０１２８】
図１９は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＳｉナノ結晶型不揮発性メモリが、先の第５実施形態と異なるのは、電荷蓄積手段がナノ結晶３２であること、および、本実施形態のゲート絶縁膜３０が、Ｓｉナノ結晶３２が上面に形成されたボトム絶縁膜１０と、その上の酸化膜３４とから構成されていることである。
その他の構成は、第５実施形態と同様である。
【０１２９】
Ｓｉナノ結晶３２は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜３４で空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例におけるボトム絶縁膜１０は、電荷蓄積手段（Ｓｉナノ結晶３２）が基板側に近いこととの関係で、第５実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【０１３０】
このような構成のメモリトランジスタの製造では、ボトム絶縁膜１０の成膜後、例えばプラズマＣＶＤ法でボトム絶縁膜１０の上に、多数のＳｉナノ結晶３２を形成する。また、Ｓｉナノ結晶３２を埋め込むように、酸化膜３４を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。このときＳｉナノ結晶３２は酸化膜３４に埋め込まれる。平坦化が必要な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ゲート電極８を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１３１】
このように形成されたＳｉナノ結晶３２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶３２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶３２を更に小さくして、これに単一電子を保持させてもよい。
【０１３２】
このような構成のＳｉナノ結晶型不揮発性メモリについて、ランドキストのバックトンネリングモデルによりデータ保持特性を検討した。データ保持特性を向上させるためには、トラップレベルを深くして、電荷重心と半導体基板１との距離を大きくすることが重要となる。そこで、ランドキストモデルを物理モデルに用いたシミュレーションにより、トラップレベル３. １ｅＶの場合のデータ保持を検討した。この結果、トラップレベル３. １ｅＶの深いキャリアトラップを用いることにより、電荷保持媒体からチャネル形成領域１ａまでの距離が４. ０ｎｍと比較的に近い場合でも良好なデータ保持を示すことが分かった。
【０１３３】
第１２実施形態
第１２実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【０１３４】
図２０は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリが、先の第５実施形態と異なるのは、電荷蓄積手段が微細分割型フローティングゲートからなること、メモリトランジスタがＳＯＩ基板に形成されていること、および、本実施形態のゲート絶縁膜４０が、微細分割型フローティングゲート４２が上面に形成されたボトム絶縁膜１０と、その上の酸化膜４４とから構成されていることである。
その他の構成は、第５実施形態と同様である。
この微細分割フローティングゲート４２は、先の第１１実施形態のＳｉナノ結晶３２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【０１３５】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張り合せ基板などが用いられる。このような方法によって形成され図２０に示したＳＯＩ基板は、支持基板４６、分離酸化膜４８およびシリコン層５０とから構成され、シリコン層５０内に、チャネル形成領域１ａ，ソース不純物領域２およびドレイン不純物領域４が設けられている。
なお、支持基板４６は、半導体基板のほか、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【０１３６】
微細分割フローティングゲート４２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるボトム絶縁膜１０は、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【０１３７】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にボトム絶縁膜１０を成膜した後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜１０の上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットが、微細分割型フローティングゲート４２（電荷蓄積手段）である。その後、微細分割型フローティングゲート４２を埋め込むかたちで、酸化膜４４を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート４２は酸化膜４４に埋め込まれる。平坦化が必要な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ゲート電極８を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【０１３８】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
【０１３９】
変形例
以上述べてきた第１〜第１２実施形態において、種々の変形が可能である。
【０１４０】
とくに図示しないがＤＩＮＯＲ型、いわゆるＨｉＣＲ型と称されソース線を隣接する２つのソース領域で共有した分離ソース型のセルアレイから構成される微細ＮＯＲ型セルなどの各種ＮＯＲ型セルに対し本発明が適用できる。
【０１４１】
本発明における“平面的に離散化された電荷蓄積手段”は、窒化膜バルクのキャリアトラップおよび酸化膜と窒化膜界面付近に形成されたキャリアトラップを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxide) 膜なるＭＮＯＳ型であっても本発明が適用できる。
【０１４２】
本発明は、スタンドアロン型の不揮発性メモリのほか、ロジック回路と同一基板上に集積化したエンベデッド型の不揮発性メモリに対しても適用可能である。
なお、第１２実施形態のようにＳＯＩ基板を用いることは、第１〜第１１実施形態のメモリトランジスタ構造に重複して適用可能である。
【０１４３】
【発明の効果】
本発明に係る不揮発性半導体記憶装置によれば、加速電荷が運動量（方向と大きさ）を維持しながら効率良く、しかも高速に電荷蓄積手段に注入される結果、高い書き込み速度を得ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る不揮発性半導体メモリのソース分離ＮＯＲ型メモリセルアレイの概略構成を示す回路図である。
【図２】第１実施形態に係るＮＯＲ型メモリセルアレイの概略平面図である。
【図３】第１実施形態に係る図２のメモリセルアレイでＡ−Ａ’線に沿った断面側から見た斜視図である。
【図４】第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【図５】第２実施形態に係る不揮発性半導体メモリの仮想接地ＮＯＲ型メモリセルアレイの概略構成を示す回路図である。
【図６】第４実施形態に係るメモリトランジスタの素子構造例を示す断面図である。
【図７】第５実施形態に係るＭＯＮＯＳメモリトランジスタの素子構造を示す断面図である。
【図８】第６実施形態に係るＭＯＮＯＳメモリトランジスタの素子構造を示す断面図である。
【図９】第６実施形態に係るＭＯＮＯＳメモリトランジスタの製造において、ＬＤＤ領域形成後の断面図である。
【図１０】図９に続く、ゲート電極を分離し端面に絶縁層を形成した後の断面図である。
【図１１】第７実施形態に係るＭＯＮＯＳメモリトランジスタの素子構造を示す断面図である。
【図１２】第７実施形態に係るＭＯＮＯＳメモリトランジスタの製造において、ゲート絶縁膜の成膜後の断面図である。
【図１３】図１２に続く、片方のサイドウォール形導電層を除去した後の断面図である。
【図１４】第８実施形態に係るＭＯＮＯＳメモリトランジスタの素子構造を示す断面図である。
【図１５】第９実施形態に係るＮＯＲ型メモリセルアレイの構成を示す回路図である。
【図１６】第９実施形態に係るＮＯＲ型メモリセルアレイの平面図である。
【図１７】第９実施形態に係るＮＯＲ型メモリセルアレイにおいて、図１６のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図１８】第１０実施形態に係る微細ＮＯＲ型セルアレイの概略構成を示す平面図である。
【図１９】第１１実施形態に係るＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
【図２０】第１２実施形態に係る微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
【符号の説明】
１…半導体基板またはウエル、１ａ…チャネル形成領域、２，Ｓ…ソース不純物領域（第２不純物領域）、４，Ｄ…ドレイン不純物領域（第１不純物領域）、６，３０，４０…ゲート絶縁膜、８…ゲート電極、１０…ボトム絶縁膜、１２…窒化膜、１４…トップ絶縁膜、３２…Ｓｉナノ結晶、３４，４４…酸化膜、４２…微細分割型フローティングゲート、４６…半導体基板、４８…分離酸化膜、５０…シリコン層、６０…ｎウエル、６１…ｐウエル、ＩＳＯ…素子分離絶縁層、ＰＷ…ｐウエル、Ｍ１１〜Ｍ２２…メモリトランジスタ、Ｓ１１，ＳＴ０等…選択トランジスタ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ…副ビット線、ＳＬ１等…ソース線、ＭＳＬ…主ソース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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