(57)【特許請求の範囲】
【請求項１】
外部から与えられる所定のクロック周期を有する外部クロック信号に同期して動作する同期型半導体記憶装置であって、
データ入出力ノードと、
第１の偶数アドレスに対応する第１のメモリセルと、前記第１の偶数アドレスに連続した第１の奇数アドレスに対応する第２のメモリセルとを含む第１のメモリバンクと、
第２の偶数アドレスに対応する第３のメモリセルと、前記第２の偶数アドレスに連続した第２の奇数アドレスに対応する第４のメモリセルとを含み、前記第１のメモリバンクと独立して動作可能な第２のメモリバンクと、
前記第１のバンクから第１および第２のデータからなる第１のデータ対と前記第２のバンクから第３および第４のデータからなる第２のデータ対を受け、出力データ対を出力する選択回路とを備え、
前記選択回路は、
第１のモードにおいて前記第１および第３のデータのうち選択されているバンクから読出されたデータを出力し、第２のモードにおいて前記第１のデータと前記第３のデータと前記第２のデータの反転値と前記第４のデータの反転値との否定和を第１圧縮データとして出力する第１のデータ選択回路と、
前記第１のモードにおいて前記第２および第４のデータのうち選択されているバンクから読出されたデータを出力し、前記第２のモードにおいて前記第２のデータと前記第４のデータと前記第１のデータの反転値と前記第３のデータの反転値との否定和を第２圧縮データとして出力する第２のデータ選択回路とを有し、前記第１圧縮データと前記第２圧縮データとを圧縮データ対として出力し、
前記同期型半導体記憶装置は、さらに、
前記第１のモードにおいて活性化され、前記出力データ対の一方のデータが入力され、第１の制御信号に応じて前記一方のデータを前記データ入出力ノードに出力する第１の出力部と、
前記第１のモードにおいて活性化され、前記出力データ対の他方のデータが入力され、第２の制御信号に応じて前記他方のデータを前記一方のデータと異なるタイミングで前記データ入出力ノードに出力する第２の出力部と、
前記第２のモードにおいて活性化され、前記出力データ対に含まれる２つのデータが入力され、第３の制御信号に応じて前記出力データ対に含まれる２つのデータの論理和を前記データ入出力ノードに出力する第３の出力部とを備え、
前記第３の出力部から前記データ入出力ノードへの経路が、前記第１および前記第２の出力部から前記データ入出力ノードへの経路と異なる、同期型半導体記憶装置。
【請求項２】
前記第１のデータ選択回路は、
第１の内部ノードを充電するチャージ手段と、
前記第１のバンクが活性化時に前記第１のデータに応じて前記第１の内部ノードを接地電位に結合する第１のスイッチ手段と、
前記第２のバンクが活性化時に前記第３のデータに応じて前記第１の内部ノードを接地電位に結合する第２のスイッチ手段と、
前記第２のモードにおいて活性化され、前記第１のバンクが活性化時に前記第２のデータに応じて前記第１の内部ノードを接地電位に結合する第３のスイッチ手段と、
前記第２のモードにおいて活性化され、前記第２のバンクが活性化時に前記第４のデータに応じて前記第１の内部ノードを接地電位に結合する第４のスイッチ手段とを含む、請求項１記載の同期型半導体記憶装置。
【請求項３】
前記第２のデータ選択回路は、
第２の内部ノードを充電するチャージ手段と、
前記第１のバンクが活性化時に前記第２のデータに応じて前記第２の内部ノードを接地電位に結合する第５のスイッチ手段と、
前記第２のバンクが活性化時に前記第４のデータに応じて前記第２の内部ノードを接地電位に結合する第６のスイッチ手段と、
前記第２のモードにおいて活性化され、前記第１のバンクが活性化時に前記第１のデータに応じて前記第２の内部ノードを接地電位に結合する第７のスイッチ手段と、
前記第２のモードにおいて活性化され、前記第２のバンクが活性化時に前記第３のデータに応じて前記第２の内部ノードを接地電位に結合する第８のスイッチ手段とを含む、請求項１記載の同期型半導体記憶装置。
【請求項４】
前記第１のモードにおいて前記第１のバンクと前記第２のバンクのいずれかを活性化するバンクアドレス信号を発生し、前記第２のモードにおいて前記第１のバンクと前記第２のバンクの両方を活性化するバンクアドレス信号を発生するアドレス発生回路をさらに備える、請求項１記載の同期型半導体記憶装置。
【請求項５】
前記第２のモードにおいて前記第１ないし４のメモリセルに一括してデータを書込み、前記第２のメモリセルには前記第１のメモリセルに対して書込むデータの反転値を与え、前記第４のメモリセルには前記第３のメモリセルに書込むデータの反転値を与えるデータ書込み回路をさらに備える、請求項１記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部から周期的に与えられるクロック信号に同期して外部と信号の授受を行なう同期型半導体記憶装置に関し、特に、ランダムにアクセス可能な同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ：以下、ＳＤＲＡＭと称する）に関する。
【０００２】
【従来の技術】
メモリ応用システムにおいて、主記憶として用いられるダイナミックランダムアクセスメモリ（ＤＲＡＭ）は高速化されてきているものの、その動作速度は依然マイクロプロセッサ（ＭＰＵ）の動作速度に追随することができない。このため、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するということがよく言われる。近年、高速ＭＰＵのための主記憶として相補クロック信号に同期して動作するダブルデータレートＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）が提案されている。
【０００３】
ＤＤＲ  ＳＤＲＡＭにおいては高速でアクセスするために、相補のシステムクロック信号（ｅｘｔ．ＣＬＫ、ｅｘｔ．／ＣＬＫ；以下、／は反転、指定、相補等を示す）に同期して、１つのデータ入出力端子についてたとえば４つの連続したデータに高速アクセスする仕様が提案されている。
【０００４】
図１９は、ＤＤＲ  ＳＤＲＡＭのアクセス時の動作を示す動作波形図である。このＤＤＲ  ＳＤＲＡＭにおいては、データ入出力端子ＤＱ０〜ＤＱ７の８ビットのデータ（バイトデータ）の入力および出力が可能であり、図１９は連続して４つのデータ（８×４の合計３２ビット）を書込または読出す動作を示す。連続して読出されるデータの数はバースト長と呼ばれ、ＤＤＲ  ＳＤＲＡＭではモードレジスタによって変更することが可能である。
【０００５】
動作モードは、外部クロック信号ｅｘｔ．ＣＬＫのエッジにおける外部制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の組合せにより決定される。この外部制御信号の状態の組合せは、通常、コマンドと呼ばれる。外部制御信号／ＲＡＳはロウアドレスストローブ信号であり、外部制御信号／ＣＡＳは、コラムアドレスストローブ信号であり、外部制御信号／ＷＥはライトイネーブル信号である。信号Ａｄｄ．は外部から与えられるアドレス信号であり、信号ＤＱＳはデータ授受のタイミングを示すデータストローブ信号であり、信号Ｄ／Ｑはデータ入出力端子を介して授受されるデータ信号である。
【０００６】
図１９を参照して、時刻ｔ１において、クロック信号ｅｘｔ．ＣＬＫの立上がりエッジで外部制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥおよびアドレス信号Ａｄｄ．が取込まれる。アドレス信号Ａｄｄ．は行アドレス信号Ｘと列アドレス信号Ｙとが時分割に多重化されて与えられる。時刻ｔ１では外部制御信号／ＲＡＳがクロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて活性状態の“Ｌ”（ロー）にあればそのときのアドレス信号Ａｄｄ．が行アドレス信号Ｘａとして取込まれる。
【０００７】
時刻ｔ２において外部制御信号／ＣＡＳがクロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて活性状態の“Ｌ”にあれば、そのときのアドレス信号Ａｄｄ．が列アドレスＹｂとして取込まれる。
【０００８】
コマンドの信号とアドレス信号はｅｘｔ．ＣＬＫの立上がりで取込まれる。
この取込まれた行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従ってＤＤＲＳＤＲＡＭ内において行および列の選択動作が実施される。
【０００９】
時刻ｔ４において、外部制御信号／ＲＡＳが“Ｌ”に立下がってから所定のクロック期間（図１９では３．５クロックサイクル）が経過した後、最初の４データｑ０、ｑ１、ｑ２、ｑ３が時刻ｔ４〜ｔ８において出力される。この４つのデータはクロック信号ｅｘｔ．ＣＬＫとｅｘｔ．／ＣＬＫのクロスポイントに応答してデータが出力される。
【００１０】
高速にデータ転送することを可能にするために、データを受信するタイミングを伝達するためのデータストローブ信号ＤＱＳも出力データと同位相で出力される。
【００１１】
また時刻ｔ３においては、メモリセルへの再書込（プリチャージ）が実施されており、これはクロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて外部制御信号／ＲＡＳ、／ＷＥが“Ｌ”であれば実行される。
【００１２】
時刻ｔ９以降は書込動作を示す。書込動作時において、行アドレス信号Ｘｃの取込はデータ読出時と同様に行なわれる。
【００１３】
時刻ｔ１０において、クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて外部制御信号／ＣＡＳおよび／ＷＥがともに活性状態の“Ｌ”であれば、列アドレス信号Ｙｄが取込まれるとともに、時刻ｔ１１に与えられていたデータｄ０が最初の書込データとして取込まれる。
【００１４】
すなわち外部制御信号／ＲＡＳおよび／ＣＡＳの立下がりに応答してＤＤＲ  ＳＤＲＡＭ内部においては行および列選択動作が実行される。時刻ｔ１２〜ｔ１４でデータストローブ信号ＤＱＳに同期して順次入力データｄ１、ｄ２、ｄ３が取込まれメモリセルにこの入力されたデータが書込まれる。
【００１５】
以上説明したように、クロックに同期しない従来のＤＲＡＭではロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳという外部制御信号に同期してアドレス信号および入力データなどを取込んで動作させていたが、ＳＤＲＡＭにおいては、内部から与えられるたとえばシステムクロックであるクロック信号ｅｘｔ．ＣＬＫの立上がりエッジでアドレスストローブ信号／ＲＡＳ、／ＣＡＳ、アドレス信号Ａｄｄ．などの外部信号が取込まれ、入力データはデータストローブ信号ＤＱＳに同期して取込まれる。
【００１６】
このように、外部からのクロック信号に同期させて、外部からの信号およびデータを取込む同期動作を実行することの利点は、アドレス信号のスキュー（タイミングのずれ）によるデータ入出力時間に対するマージンが大きくなることである。このためサイクルタイムを短縮することができる。
【００１７】
ＤＤＲ  ＳＤＲＡＭを実現するためのアーキテクチャとしてＣ．Ｋｉｍらは２ビットプリフェッチを発表した（1998 International Solid State Circuits Conference）。
【００１８】
図２０は、２ビットプリフェッチ方式のＤＤＲ  ＳＤＲＡＭの構成を概略的に示す図である。図２０では１ビットのデータ読出に関連する部分および読出に関係する周辺回路の構成が示されており、このデータ読出に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【００１９】
図２０を参照して、このＤＤＲ  ＳＤＲＡＭは、各々が行列状に配列される複数のメモリセルを有するメモリアレイ１ａａ、１ａｂ、１ｂａおよび１ｂｂを含む。
【００２０】
このＳＤＲＡＭは、２つのバンクを有し、メモリアレイ１ａａおよび１ａｂがバンクＡを構成し、メモリアレイ１ｂａおよび１ｂｂがバンクＢを構成する。
【００２１】
このバンクＡおよびＢそれぞれにおいて、メモリアレイ１ａａがサブバンクＡ０を構成し、メモリアレイ１ａｂがサブバンクＡ１を構成し、メモリアレイ１ｂａがサブバンクＢ０を構成し、メモリアレイ１ｂｂがサブバンクＢ１を構成する。
【００２２】
２ビットプリフェッチ方式においては、このＳＤＲＡＭは、２バンクＳＤＲＡＭとして機能する。バンクＡおよびＢは、それぞれ互いに独立に活性／非活性状態へ駆動することができる。バンクの指定は、各コマンドと同時に与えられるバンクアドレスにより行なわれる。
【００２３】
メモリアレイ１ａａに対し、バンクアドレス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａａのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ａａと、センスアンプ活性化信号φＳＡＡの活性化時活性化され、メモリアレイ１ａａの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ａａと、バンクアドレス信号ＢＹの活性化時に活性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ａａのアドレス指定された列を選択するＹデコーダ群４ａａが設けられる。
【００２４】
このＹデコーダ群４ａａにより選択された列上のメモリセルは、内部データバス５ａａに結合される。バンクアドレス信号ＢＸは、アクティブコマンドまたはプリチャージへの復帰を指示するプリチャージコマンドと同時に与えられるバンクアドレス信号であり、またバンクアドレス信号ＢＹは、リードコマンドまたはライトコマンドと同時に与えられるバンクアドレス信号である。
【００２５】
メモリアレイ１ａｂに対し、バンクアドレス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａｂのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ａｂと、センスアンプ活性化信号φＳＡＡの活性化時活性化され、メモリアレイ１ａｂの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ａｂと、バンクアドレス信号ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ａｂのアドレス指定された列を選択するＹデコーダ群４ａｂが設けられる。
【００２６】
このＹデコーダ群４ａｂにより選択された列上のメモリセルは、内部データバス５ａｂに結合される。
【００２７】
メモリアレイ１ｂａに対し、バンクアドレス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂａのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ｂａと、センスアンプ活性化信号φＳＡＢの活性化時活性化され、メモリアレイ１ｂａの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ｂａと、バンクアドレス信号／ＢＹの活性化時に活性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ｂａのアドレス指定された列を選択するＹデコーダ群４ｂａが設けられる。
【００２８】
このＹデコーダ群４ｂａにより選択された列上のメモリセルは、内部データバス５ｂａに結合される。
【００２９】
メモリアレイ１ｂｂに対し、バンクアドレス信号／ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂｂのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢの活性化時活性化され、メモリアレイ１ｂｂの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ｂｂと、バンクアドレス信号ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ｂｂのアドレス指定された列を選択するＹデコーダ群４ｂｂが設けられる。
【００３０】
このＹデコーダ群４ｂｂにより選択された列上のメモリセルは、内部データバス５ｂｂに結合される。
【００３１】
ここで、Ｘデコーダ群、センスアンプ群、およびＹデコーダ群として示しているのは、Ｘデコーダ群は、各行に対応して配置されるＸデコーダを備え、センスアンプ群は、対応のメモリアレイの各列に対応して設けられるセンスアンプを有し、Ｙデコーダ群は、各列に対応して設けられるＹデコーダを含むためである。
【００３２】
メモリアレイ１ａａおよび１ａｂにおいてバンクアドレス信号ＢＸおよびＢＹに従って同時にメモリセル選択動作が行なわれ、一方、メモリアレイ１ｂａおよび１ｂｂでバンクアドレス信号／ＢＸおよび／ＢＹに従って同時に選択動作が行なわれる。
【００３３】
メモリアレイ１ａａからデータを読出すために、レジスタ活性化信号φＲＢＡ０の活性化に応答してセンスアンプ群３ａａによって内部データバス５ａａ上に読出されたメモリアレイ１ａａからのデータを受けて増幅しラッチするリードプリアンプ＆レジスタ２２ａが設けられる。
【００３４】
メモリアレイ１ａｂからデータを読出すために、レジスタ活性化信号φＲＢＡ１の活性化に応答してセンスアンプ群３ａｂによって内部データバス５ａｂ上に読出されたメモリアレイ１ａｂからのデータを受けて増幅しラッチするリードプリアンプ＆レジスタ２２ｂが設けられる。
【００３５】
メモリアレイ１ｂａからデータを読出すために、レジスタ活性化信号φＲＢＢ０の活性化に応答してセンスアンプ群３ｂａによって内部データバス５ｂａ上に読出されたメモリアレイ１ｂａからのデータを受けて増幅しラッチするリードプリアンプ＆レジスタ２４ａが設けられる。
【００３６】
メモリアレイ１ｂｂからデータを読出すために、レジスタ活性化信号φＲＢＢ１の活性化に応答してセンスアンプ群３ｂｂによって内部データバス５ｂｂ上に読出されたメモリアレイ１ｂｂからのデータを受けて増幅しラッチするリードプリアンプ＆レジスタ２４ｂが設けられる。
【００３７】
リードプリアンプ＆レジスタ２２ａおよびリードプリアンプ＆レジスタ２４ａに対してはバンクセレクタ３０２ａが設けられる。バンクセレクタ３０２ａはデータ選択信号ＢＡ０、／ＢＡ０、ＢＡ１、／ＢＡ１に従ってリードプリアンプ＆レジスタ２２ａが出力するデータ信号／ＤＡＡ０およびリードプリアンプ＆レジスタ２４ａが出力するデータ信号／ＤＡＢ０のいずれかを選択し出力する。
【００３８】
リードプリアンプ＆レジスタ２２ｂおよびリードプリアンプ＆レジスタ２４ｂに対してはバンクセレクタ３０２ｂが設けられる。バンクセレクタ３０２ｂはデータ選択信号ＢＡ０、／ＢＡ０、ＢＡ１、／ＢＡ１に従ってリードプリアンプ＆レジスタ２２ｂが出力するデータ信号／ＤＡＡ１およびリードプリアンプ＆レジスタ２４ｂが出力するデータ信号／ＤＡＢ１のいずれかを選択し出力する。
【００３９】
バンクセレクタ３０２ａ、３０２ｂに対しては、選択信号φＳＥＯ、φＳＥＥに応じてバンクセレクタ３０２ａ、３０２ｂからのいずれかの信号を選択するプリフェッチセレクタ３０４と、プリフェッチセレクタ３０４の出力を受けて増幅する出力バッファ２８と、出力バッファ２８の出力信号を外部に出力するデータ入出力端子６が設けられる。
【００４０】
この同期型半導体記憶装置は、さらに、入力端子１２ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与えられる外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック信号ＣＬＫの立上がりに同期して取込みかつその状態を反転して内部制御信号φｘａ、φｙａ、φＷ、φＣＳ、φＲおよびφＣＡを生成する制御信号発生回路１３を含む。
【００４１】
信号ｅｘｔ．／ＣＳは、チップセレクト信号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活性化状態のときにこの同期型半導体記憶装置はデータ授受を行なう。
【００４２】
クロック信号ＣＬＫは、外部クロック信号ｅｘｔ．ＣＬＫに従って内部で生成されるクロック信号である。
【００４３】
信号φｘａは、アクティブコマンドが与えられたときに活性化され、ロウアドレス信号の取込を指示する。信号φｙａは、リードコマンドまたはライトコマンドが与えられたときに活性化され、コラムアドレス信号の取込を指示する。信号φＷは、ライトコマンドが与えられたときに活性化され、データ書込を指示する。信号φＲは、アクティブコマンドが与えられたときに活性化され、行選択に関連する部分の回路を活性化する。信号φＣＡは、リードコマンドまたはライトコマンドが与えられた時に活性化され、列選択およびデータ入出力に関連する部分の回路（コラム系回路）を活性化する。
【００４４】
この同期型半導体記憶装置は、さらに、ロウアドレス取込指示信号φｘａの活性化に応答して外部アドレス信号ｅｘｔ．Ａ０−Ａｉ（Ａ０−ｉ）を取込み内部ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバンクアドレス信号ＢＸを生成するＸアドレスバッファ１４と、コラムアドレス取込指示信号φｙａの活性化時に活性化され、外部アドレス信号ｅｘｔ．Ａ０−Ａｉを取込み内部コラムアドレス信号を発生するＹアドレスバッファ１５と、このＹアドレスバッファ１５から与えられる内部コラムアドレス信号を先頭アドレスとしてクロック信号ＣＬＫに同期して所定のシーケンスでこのアドレスを変化させて偶数コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）および奇数コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）およびバンクアドレス信号ＢＹ、ＢＡ０、ＢＡ１（ＢＡ０，１）、／ＢＡ０、／ＢＡ１（／ＢＡ０，１）を発生するＹアドレスオペレーション回路１６とを含む。
【００４５】
このＹアドレスオペレーション回路１６は、バーストアドレスカウンタを含み、２クロックサイクルごとにコラムアドレス信号を変化させる。
【００４６】
この同期型半導体記憶装置は、さらに、コラム系活性化信号φＣＡの活性化に従って内部クロック信号ＣＬＫをカウントし、そのカウント値に従って所定のタイミングでカウントアップ信号を生成するクロックカウンタ１７と、このクロックカウンタ１７のカウントアップ信号と、バンクアドレス信号ＢＸおよびＢＹと、コラムアドレス信号の最下位ビットＹ０を受け、各種内部制御信号φＲＢＢ０、φＲＢＢ１、φＲＢＡ０、φＲＢＡ１、φＳＡＡ、φＳＡＢ、φＳＥＯおよびφＳＥＥを生成する制御信号発生回路３２を含む。
【００４７】
バンクアドレス信号ＢＸおよびＢＹに従って指定されたバンクに対する制御信号が活性状態とされる。最下位コラムアドレス信号ビットＹ０は、１つのバンクに含まれる２つのメモリアレイのうちいずれのメモリアレイに先にアクセスするかを示すために用いられる。
【００４８】
クロックカウンタ１７は、ＣＡＳレイテンシおよびバースト長をカウントするカウンタを含み、指定された動作モードに従って所定のタイミングでカウントアップ信号を生成する。
【００４９】
図２０では、書込に関する回路については図示していない。
この同期型半導体記憶装置の特徴は、各バンクを２つのサブバンクに分け、それぞれに対応してリードプリアンプとレジスタ等を設けていることである。したがってリードプリアンプやレジスタ等は通常のＳＤＲＡＭの２倍の数が設けられる。図２０では、一例として２バンクの場合を示している。バンクはそれぞれ独立にアクセスすることができる。
【００５０】
図２１は、図２０に示したバンクセレクタ３０２ａの構成の一例を示す回路図である。
【００５１】
図２１を参照して、バンクセレクタ３０２ａは、電源ノードとノードＮ５０との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＡ０、データ選択信号／ＢＡ０を受けるＰチャネルＭＯＳトランジスタ３２２、３２４と、ノードＮ５０と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号ＢＡ０、データ信号／ＤＡＡ０を受けるＮチャネルＭＯＳトランジスタ３２６、３２８と、電源ノードとノードＮ５０との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＢ０、データ選択信号／ＢＡ１を受けるＰチャネルＭＯＳトランジスタ３３０、３３２と、ノードＮ５０と接地ノードとの間に直列に接続されそれぞれにゲートにデータ選択信号ＢＡ１、データ信号／ＤＡＢ０を受けるＮチャネルＭＯＳトランジスタ３３４、３３６とを含む。
【００５２】
ノードＮ５０はバンクセレクタ３０２ａの出力ノードであり、ここから偶数アドレスに相当するメモリアレイから読出されたデータ信号ＤＡＴＡＥが出力される。
【００５３】
バンクセレクタ３０２ａはデータ選択信号ＢＡ０が活性化された場合にメモリアレイ１ａａからリードプリアンプ＆レジスタ２２ａに読出されラッチされたデータ信号／ＤＡＡ０を反転してデータ信号ＤＡＴＡＥとして出力する。一方データ選択信号ＢＡ１が活性化された場合にはメモリアレイ１ｂａからリードプリアンプ＆レジスタ２４ａに読出されてラッチされたデータ信号／ＤＡＢ０を反転してデータ信号ＤＡＴＡＥとして出力する。
【００５４】
図２２は、図２０に示したバンクセレクタ３０２ｂの構成の一例を示す回路図である。
【００５５】
図２２を参照して、バンクセレクタ３０２ｂは、電源ノードとノードＮ５２との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＡ１、データ選択信号／ＢＡ０を受けるＰチャネルＭＯＳトランジスタ３４２、３４４と、ノードＮ５２と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号ＢＡ０、データ信号／ＤＡＡ１を受けるＮチャネルＭＯＳトランジスタ３４６、３４８と、電源ノードとノードＮ５２との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＢ１、データ選択信号／ＢＡ１を受けるＰチャネルＭＯＳトランジスタ３５０、３５２と、ノードＮ５２と接地ノードとの間に直列に接続されそれぞれゲートにデータ選択信号ＢＡ１、データ信号／ＤＡＢ１を受けるＮチャネルＭＯＳトランジスタ３５４、３５６とを含む。
【００５６】
ノードＮ５２はバンクセレクタ３０２ｂの出力ノードであり、ここから奇数アドレスに相当するメモリアレイから読出されたデータ信号ＤＡＴＡＯが出力される。
【００５７】
バンクセレクタ３０２ｂはデータ選択信号ＢＡ０が活性化された場合にメモリアレイ１ａｂからリードプリアンプ＆レジスタ２２ｂに読出されラッチされたデータ信号／ＤＡＡ１を反転してデータ信号ＤＡＴＡＯとして出力する。一方データ選択信号ＢＡ１が活性化された場合にはメモリアレイ１ｂｂからリードプリアンプ＆レジスタ２４ｂに読出されてラッチされたデータ信号／ＤＡＢ１を反転してデータ信号ＤＡＴＡＯとして出力する。
【００５８】
図２３は、図２０に示したプリフェッチセレクタ３０４の構成の一例を示す回路図である。
【００５９】
図２３を参照して、プリフェッチセレクタ３０４は、データ信号ＤＡＴＡＥを受け制御信号ＳＥＥが活性化時にデータ信号ＤＡＴＡＥを反転してノードＮ５４に出力するインバータ３６２と、データ信号ＤＡＴＡＯを受けて制御信号ＳＥＯが活性化時にデータ信号ＤＡＴＡＯを反転しノードＮ５４に出力するインバータ３６４とを含む。ノードＮ５４はプリフェッチセレクタ３０４の出力ノードであり出力バッファ２８に対してデータ信号を出力する。
【００６０】
簡単に動作を説明すると、まず端子１２ａ〜１２ｄから読出コマンドが入力されと、このアドレスに対応するＹデコーダが活性化される。このときには、与えられたアドレスとそのアドレスが１つインクリメントされたアドレスとに対応する選択線が活性化される。そのため、各ＤＱ端子ごとに２ビットのデータがリードプリアンプ２２ａ、２２ｂ、２４ａ、２４ｂに読出され、バンクセレクタ３０２ａ、３０２ｂで選択されたバンクのデータがプリフェッチセレクタに入力される。入力された２ビットのデータは、プリフェッチセレクタで交互に出力バッファに対して出力される。このアーキテクチャの利点は、メモリアレイへの動作周波数が読出の半分となり、アレイ動作が楽になることである。
【００６１】
【発明が解決しようとする課題】
ＤＤＲ  ＳＲＡＭでは、クロック信号ｅｘｔ．ＣＬＫのクロスポイントをトリガにしてデータが出力される。クロック信号ｅｘｔ．ＣＬＫの立上がりエッジに同期してデータ出力するシングルデータレートのＳＤＲＡＭに比べて倍のデータレートになる。そのため、クロック周波数の低い低速テスタで動作させると、データ判定をするためにＤＤＲ  ＳＤＲＡＭの動作周波数を低くする必要がある。これではテスト時間の増加につながり、ひいては同期型半導体記憶装置の製造単価が上がってしまう。
【００６２】
しかしながら外部に出力するデータはメモリアレイの動作周波数の倍であり、つまり動作周波数が高速であるため、この同期型半導体記憶装置を検査するためには、動作速度の速い高価なテスタが必要となり、動作周波数が遅い安価なテスタでは検査することできない。
【００６３】
したがって、この発明の目的は、動作周波数の遅い安価なテスタでも検査をすることができる、ＤＤＲ  ＳＤＲＡＭに適したテストモードを備える同期型半導体記憶装置を提供することである。
【００６４】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、外部から与えられる所定のクロック周期を有する外部クロック信号に同期して動作する同期型半導体記憶装置であって、データ入出力ノードと、複数のメモリセルと、複数のメモリセルのうち第１のメモリセルから読出される第１のデータと、複数のメモリセルのうち第２のメモリセルから第１のデータと一括して読出される第２のデータとを受けてデータ入出力ノードに出力するデータ出力回路を備え、データ出力回路は、第１のモードにおいては、第１のデータと第２のデータとを前後して出力し、第２のモードでは第１のデータと第２のデータとが所定の関係を満たすか否かを判定し、判定結果を出力する。
【００６５】
請求項２に記載の半導体記憶装置は、請求項１記載の同期型半導体記憶装置の構成に加えて、データ出力回路は、第１のモードにおいて活性化され第１のデータと第２のデータとをクロック周期の１周期内に順次データ入出力ノードに向けて出力する選択回路と、第２のモードにおいて活性化され第１のデータと第２のデータとが所定の関係を満たすか否かを判定し、判定結果をクロック周期の１周期内にデータ入出力ノードに向けて出力するデータ処理回路とを含む。
【００６６】
請求項３に記載の半導体記憶装置は、請求項１記載の同期型半導体記憶装置の構成に加えて、データ出力回路は、第１のモードにおいて活性化され第１のデータと第２のデータのいずれかを制御信号に応じて選択してクロック周期の１周期内に順次データ入出力ノードに向けて出力する選択回路と、第２のモードにおいて活性化され第１のデータと第２のデータとの一致を判定した結果をクロック周期の１周期内にデータ入出力ノードに向けて出力するデータ処理回路とを含む。
【００６７】
請求項４に記載の半導体記憶装置は、請求項３記載の同期型半導体記憶装置の構成に加えて、データ処理回路は、第１のデータと第２のデータの排他的論理和の反転論理を出力するゲート回路を含む。
【００６８】
請求項５に記載の半導体記憶装置は、請求項１記載の同期型半導体記憶装置の構成において、第１のメモリセルは、第１の偶数アドレスに対応するメモリセルであり、第２のメモリセルは第１の偶数アドレスに連続した第１の奇数アドレスに対応するメモリセルである。
【００６９】
請求項６に記載の半導体記憶装置は、請求項５記載の同期型半導体記憶装置の構成に加えて、第１のメモリセルと第２のメモリセルとを含む第１のメモリブロックと、第２の偶数アドレスに対応する第３のメモリセルと第２の偶数アドレスに連続した第２の奇数アドレスに対応する第４のメモリセルとを含む第２のメモリブロックとをさらに備え、データ出力回路は、第１のデータと第２のデータとからなる第１のデータ対と、第３のメモリセルから読出された第３のデータと第４のメモリセルから読出された第４のデータとからなる第２のデータ対とを受けて、第１のモードにおいては、第１のデータ対と第２のデータ対のいずれかを選択的に出力データ対として出力し、第２のモードにおいては、第１のデータ対と第２のデータ対とを圧縮処理した圧縮データ対を出力データ対として出力するブロック選択回路と、出力データ対を受けて所定のデータをデータ入出力ノードに出力する出力処理回路とを含み、出力処理回路は、第１のモードにおいて活性化され、制御信号に応じて出力データ対のいずれか一方のデータを選択してデータ入出力ノードに向けて出力する選択回路と、第２のモードにおいて活性化され、出力データ対に含まれる２つのデータが所定の関係を満たすか否かを判定した結果をデータ入出力ノードに向けて出力するデータ処理回路とを含む。
【００７０】
請求項７に記載の半導体記憶装置は、請求項５記載の同期型半導体記憶装置の構成に加えて、第１のメモリセルと第２のメモリセルとを含む第１のメモリバンクと、第２の偶数アドレスに対応する第３のメモリセルと第２の偶数アドレスに連続した第２の奇数アドレスに対応する第４のメモリセルとを含み第１のメモリバンクと独立して動作可能な第２のメモリバンクとをさらに備え、データ出力回路は、第１のモードにおいて入力されたデータ対が含む２つのデータのいずれかをデータ入出力ノードに出力し、第２のモードにおいては２つのデータの論理和をデータ入出力ノードに出力する出力処理回路と、第１のバンクから第１および第２のデータからなる第１のデータ対と第２のバンクから第３および第４のデータからなる第２のデータ対を受け出力処理回路に出力データ対を出力するブロック選択回路とを含み、ブロック選択回路は、第１のモードにおいて第１および第３のデータのうち選択されているバンクから読出されたデータを出力し、第２のモードにおいて第１のデータと第３のデータと第２のデータの反転値と第４のデータの反転値との否定和を第１圧縮データとして出力する第１のデータ選択回路と、第１のモードにおいて第２および第４のデータのうち選択されているバンクから読出されたデータを出力し、第２のモードにおいて第２のデータと第４のデータと第１のデータの反転値と第３のデータの反転値との否定和を第２圧縮データとして出力する第２のデータ選択回路とを有し、第１圧縮データと第２圧縮データとを圧縮データ対として出力する。
【００７１】
請求項８に記載の半導体記憶装置は、請求項７記載の同期型半導体記憶装置の構成に加えて、第１のデータ選択回路は、第１の内部ノードを充電するチャージ手段と、第１のバンクが活性化時に第１のデータに応じて第１の内部ノードを接地電位に結合する第１のスイッチ手段と、第２のバンクが活性化時に第３のデータに応じて第１の内部ノードを接地電位に結合する第２のスイッチ手段と、第２のモードにおいて活性化され、第１のバンクが活性化時に第２のデータに応じて第１の内部ノードを接地電位に結合する第３のスイッチ手段と、第２のモードにおいて活性化され、第２のバンクが活性化時に第４のデータに応じて第１の内部ノードを接地電位に結合する第４のスイッチ手段とを含む。
【００７２】
請求項９に記載の半導体記憶装置は、請求項７記載の同期型半導体記憶装置の構成に加えて、第２のデータ選択回路は、第２の内部ノードを充電するチャージ手段と、第１のバンクが活性化時に第２のデータに応じて第２の内部ノードを接地電位に結合する第５のスイッチ手段と、第２のバンクが活性化時に第４のデータに応じて第２の内部ノードを接地電位に結合する第６のスイッチ手段と、第２のモードにおいて活性化され、第１のバンクが活性化時に第１のデータに応じて第２の内部ノードを接地電位に結合する第７のスイッチ手段と、第２のモードにおいて活性化され、第２のバンクが活性化時に第３のデータに応じて第２の内部ノードを接地電位に結合する第８のスイッチ手段とを含む。
【００７３】
請求項１０に記載の半導体記憶装置は、請求項７記載の同期型半導体記憶装置の構成に加えて、第１のモードにおいて第１のバンクと第２のバンクのいずれかを活性化するバンクアドレス信号を発生し、第２のモードにおいて第１のバンクと第２のバンクの両方を活性化するバンクアドレス信号を発生するアドレス発生回路をさらに備える。
【００７４】
請求項１１に記載の半導体記憶装置は、請求項７記載の同期型半導体記憶装置の構成に加えて、第２のモードにおいて第１ないし４のメモリセルに一括してデータを書込み、第２のメモリセルには第１のメモリセルに対して書込むデータと同じデータを与え、第３および第４のメモリセルには第１のメモリセルに書込むデータの反転値を与えるデータ書込み回路をさらに備える。
【００７５】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００７６】
［実施の形態１］
図１は、この発明の実施の形態１の同期型半導体記憶装置の構成を概略的に示す図である。
【００７７】
図１では１ビットのデータ読出に関連する部分および読出に関係する周辺回路の構成が示されており、このデータ読出に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【００７８】
図１を参照して、このＤＤＲ  ＳＤＲＡＭは、各々が行列状に配列される複数のメモリセルを有するメモリアレイ１ａａ、１ａｂ、１ｂａおよび１ｂｂを含む。
【００７９】
このＳＤＲＡＭは、２つのバンクを有し、メモリアレイ１ａａおよび１ａｂがバンクＡを構成し、メモリアレイ１ｂａおよび１ｂｂがバンクＢを構成する。
【００８０】
このバンクＡおよびＢそれぞれにおいて、メモリアレイ１ａａがサブバンクＡ０を構成し、メモリアレイ１ａｂがサブバンクＡ１を構成し、メモリアレイ１ｂａがサブバンクＢ０を構成し、メモリアレイ１ｂｂがサブバンクＢ１を構成する。
【００８１】
２ビットプリフェッチ方式においては、このＳＤＲＡＭは、２バンクＳＤＲＡＭとして機能する。バンクＡおよびＢは、それぞれ互いに独立に活性／非活性状態へ駆動することができる。バンクの指定は、各コマンドと同時に与えられるバンクアドレスにより行なわれる。
【００８２】
メモリアレイ１ａａに対し、バンクアドレス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａａのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ａａと、センスアンプ活性化信号φＳＡＡの活性化時活性化され、メモリアレイ１ａａの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ａａと、バンクアドレス信号ＢＹの活性化時に活性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ａａのアドレス指定された列を選択するＹデコーダ群４ａａが設けられる。
【００８３】
このＹデコーダ群４ａａにより選択された列上のメモリセルは、内部データバス５ａａに結合される。バンクアドレス信号ＢＸは、アクティブコマンドまたはプリチャージへの復帰を指示するプリチャージコマンドと同時に与えられるバンクアドレス信号であり、またバンクアドレス信号ＢＹは、リードコマンドまたはライトコマンドと同時に与えられるバンクアドレス信号である。
【００８４】
メモリアレイ１ａｂに対し、バンクアドレス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａｂのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ａｂと、センスアンプ活性化信号φＳＡＡの活性化時活性化され、メモリアレイ１ａｂの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ａｂと、バンクアドレス信号ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ａｂのアドレス指定された列を選択するＹデコーダ群４ａｂが設けられる。
【００８５】
このＹデコーダ群４ａｂにより選択された列上のメモリセルは、内部データバス５ａｂに結合される。
【００８６】
メモリアレイ１ｂａに対し、バンクアドレス信号／ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂａのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ｂａと、センスアンプ活性化信号φＳＡＢの活性化時活性化され、メモリアレイ１ｂａの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ｂａと、バンクアドレス信号／ＢＹの活性化時に活性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ｂａのアドレス指定された列を選択するＹデコーダ群４ｂａが設けられる。
【００８７】
このＹデコーダ群４ｂａにより選択された列上のメモリセルは、内部データバス５ｂａに結合される。
【００８８】
メモリアレイ１ｂｂに対し、バンクアドレス信号／ＢＸの活性化時活性化され、ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂｂのアドレス指定された行を選択状態へ駆動するＸデコーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢの活性化時活性化され、メモリアレイ１ｂｂの選択行に接続されるメモリセルデータの検知、増幅およびラッチを行なうセンスアンプ群３ｂｂと、バンクアドレス信号／ＢＹの活性化時に活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ｂｂのアドレス指定された列を選択するＹデコーダ群４ｂｂが設けられる。
【００８９】
このＹデコーダ群４ｂｂにより選択された列上のメモリセルは、内部データバス５ｂｂに結合される。
【００９０】
ここで、Ｘデコーダ群、センスアンプ群、およびＹデコーダ群として示しているのは、Ｘデコーダ群は、各行に対応して配置されるＸデコーダを備え、センスアンプ群は、対応のメモリアレイの各列に対応して設けられるセンスアンプを有し、Ｙデコーダ群は、各列に対応して設けられるＹデコーダを含むためである。
【００９１】
メモリアレイ１ａａおよび１ａｂにおいてバンクアドレス信号ＢＸおよびＢＹに従って同時にメモリセル選択動作が行なわれ、一方、メモリアレイ１ｂａおよび１ｂｂでバンクアドレス信号／ＢＸおよび／ＢＹに従って同時に選択動作が行なわれる。
【００９２】
メモリアレイ１ａａからデータを読出すために、レジスタ活性化信号φＲＢＡ０の活性化に応答して、センスアンプ群３ａａによって内部データバス５ａａ上に読出されたメモリアレイ１ａａからのデータを受けて増幅しラッチするリードプリアンプ＆レジスタ２２ａが設けられる。
【００９３】
メモリアレイ１ａｂからデータを読出すために、レジスタ活性化信号φＲＢＡ１の活性化に応答して、センスアンプ群３ａｂによって内部データバス５ａｂ上に読出されたメモリアレイ１ａｂからのデータを受けて増幅しラッチするリードプリアンプ＆レジスタ２２ｂが設けられる。
【００９４】
メモリアレイ１ｂａからデータを読出すために、レジスタ活性化信号φＲＢＢ０の活性化に応答して、センスアンプ群３ｂａによって内部データバス５ｂａ上に読出されたメモリアレイ１ｂａからのデータを受けて増幅しラッチするリードプリアンプ＆レジスタ２４ａが設けられる。
【００９５】
メモリアレイ１ｂｂからデータを読出すために、レジスタ活性化信号φＲＢＢ１の活性化に応答して、センスアンプ群３ｂｂによって内部データバス５ｂｂ上に読出されたメモリアレイ１ｂｂからのデータを受けて増幅しラッチするリードプリアンプ＆レジスタ２４ｂが設けられる。
【００９６】
リードプリアンプ＆レジスタ２２ａおよびリードプリアンプ＆レジスタ２４ａに対してはバンクセレクタ８ａが設けられる。バンクセレクタ８ａはデータ選択信号ＢＡ０、／ＢＡ０、ＢＡ１、／ＢＡ１に従ってリードプリアンプ＆レジスタ２２ａが出力するデータ信号／ＤＡＡ０およびリードプリアンプ＆レジスタ２４ａが出力するデータ信号／ＤＡＢ０のいずれかを選択し出力する。
【００９７】
リードプリアンプ＆レジスタ２２ｂおよびリードプリアンプ＆レジスタ２４ｂに対してはバンクセレクタ８ｂが設けられる。バンクセレクタ８ｂはデータ選択信号ＢＡ０、／ＢＡ０、ＢＡ１、／ＢＡ１に従ってリードプリアンプ＆レジスタ２２ｂが出力するデータ信号／ＤＡＡ１およびリードプリアンプ＆レジスタ２４ｂが出力するデータ信号／ＤＡＢ１のいずれかを選択し出力する。
【００９８】
バンクセレクタ８ａ、８ｂに対しては、選択信号φＳＥＯ、φＳＥＥに応じてバンクセレクタ８ａ、８ｂからのいずれかの信号を選択するプリフェッチセレクタ２６と、プリフェッチセレクタ２６の出力を受けて増幅する出力バッファ２８と、出力バッファ２８の出力信号を外部に出力するデータ入出力端子６が設けられる。
【００９９】
この同期型半導体記憶装置は、さらに、入力端子１２ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与えられる外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック信号ＣＬＫの立上がりに同期して取込みかつその状態を反転して内部制御信号φｘａ、φｙａ、φＷ、φＣＳ、φＲおよびφＣＡを生成する制御信号発生回路１３を含む。
【０１００】
信号ｅｘｔ．／ＣＳは、チップセレクト信号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活性化状態のときにこの同期型半導体記憶装置はデータ授受を行なう。
【０１０１】
クロック信号ＣＬＫは、外部クロック信号ｅｘｔ．ＣＬＫに従って内部で生成されるクロック信号である。
【０１０２】
信号φｘａは、アクティブコマンドが与えられたときに活性化され、ロウアドレス信号の取込を指示する。信号φｙａは、リードコマンドまたはライトコマンドが与えられたときに活性化され、コラムアドレス信号の取込を指示する。信号φＷは、ライトコマンドが与えられたときに活性化され、データ書込を指示する。信号φＲは、アクティブコマンドが与えられたときに活性化され、行選択に関連する部分の回路を活性化する。信号φＣＡは、リードコマンドまたはライトコマンドが与えられた時に活性化され、列選択およびデータ入出力に関連する部分の回路（コラム系回路）を活性化する。
【０１０３】
この同期型半導体記憶装置は、さらに、ロウアドレス取込指示信号φｘａの活性化に応答して外部アドレス信号ｅｘｔ．Ａ０−Ａｉ（Ａ０−ｉ）を取込み内部ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバンクアドレス信号ＢＸを生成するＸアドレスバッファ１４と、コラムアドレス取込指示信号φｙａの活性化時に活性化され、外部アドレス信号ｅｘｔ．Ａ０−Ａｉを取込み内部コラムアドレス信号を発生するＹアドレスバッファ１５と、このＹアドレスバッファ１５から与えられる内部コラムアドレス信号を先頭アドレスとしてクロック信号ＣＬＫに同期して所定のシーケンスでこのアドレスを変化させて偶数コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）および奇数コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）およびバンクアドレス信号ＢＹ、ＢＡ０、ＢＡ１（ＢＡ０，１）、／ＢＡ０、／ＢＡ１（／ＢＡ０，１）を発生するＹアドレスオペレーション回路１６とを含む。
【０１０４】
このＹアドレスオペレーション回路１６は、バーストアドレスカウンタを含み、２クロックサイクルごとにコラムアドレス信号を変化させる。
【０１０５】
この同期型半導体記憶装置は、さらに、コラム系活性化信号φＣＡの活性化に従って内部クロック信号ＣＬＫをカウントし、そのカウント値に従って所定のタイミングでカウントアップ信号を生成するクロックカウンタ１７と、このクロックカウンタ１７のカウントアップ信号と、バンクアドレス信号ＢＸおよびＢＹと、コラムアドレス信号の最下位ビットＹ０を受け、各種内部制御信号φＲＢＢ０、φＲＢＢ１、φＲＢＡ０、φＲＢＡ１、φＳＡＡ、φＳＡＢ、φＳＥＯ、φＳＥＥおよびφＴＥを生成する制御信号発生回路３２ｒを含む。
【０１０６】
バンクアドレス信号ＢＸおよびＢＹに従って指定されたバンクに対する制御信号が活性状態とされる。最下位コラムアドレス信号ビットＹ０は、１つのバンクに含まれる２つのメモリアレイのうちいずれのメモリアレイに先にアクセスするかを示すために用いられる。
【０１０７】
クロックカウンタ１７は、ＣＡＳレイテンシおよびバースト長をカウントするカウンタを含み、指定された動作モードに従って所定のタイミングでカウントアップ信号を生成する。
【０１０８】
図１では、書込に関する回路については図示していない。
図２は、図１に示したバンクセレクタ８ａの構成の一例を示す回路図である。
【０１０９】
図２を参照して、バンクセレクタ８ａは、電源ノードとノードＮ１０との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＡ０、データ選択信号／ＢＡ０を受けるＰチャネルＭＯＳトランジスタ３５、３６と、ノードＮ１０と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号ＢＡ０、データ信号／ＤＡＡ０を受けるＮチャネルＭＯＳトランジスタ３７、３４と、電源ノードとノードＮ１０との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＢ０、データ選択信号／ＢＡ１を受けるＰチャネルＭＯＳトランジスタ３８、３９と、ノードＮ１０と接地ノードとの間に直列に接続されそれぞれにゲートにデータ選択信号ＢＡ１、データ信号／ＤＡＢ０を受けるＮチャネルＭＯＳトランジスタ４０、４１とを含む。
【０１１０】
ノードＮ１０はバンクセレクタ８ａの出力ノードであり、ここから偶数アドレスに相当するメモリアレイから読出されたデータ信号ＤＡＴＡＥが出力される。
【０１１１】
バンクセレクタ８ａはデータ選択信号ＢＡ０が活性化された場合にメモリアレイ１ａａからリードプリアンプ＆レジスタ２２ａに読出されラッチされたデータ信号／ＤＡＡ０を反転してデータ信号ＤＡＴＡＥとして出力する。一方データ選択信号ＢＡ１が活性化された場合にはメモリアレイ１ｂａからリードプリアンプ＆レジスタ２４ａに読出されてラッチされたデータ信号／ＤＡＢ０を反転してデータ信号ＤＡＴＡＥとして出力する。
【０１１２】
図３は、図１に示したバンクセレクタ８ｂの構成の一例を示す回路図である。
図３を参照して、バンクセレクタ８ｂは、電源ノードとノードＮ１２との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＡ１、データ選択信号／ＢＡ０を受けるＰチャネルＭＯＳトランジスタ４２、４３と、ノードＮ１２と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号ＢＡ０、データ信号／ＤＡＡ１を受けるＮチャネルＭＯＳトランジスタ４４、４５と、電源ノードとノードＮ１２との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＢ１、データ選択信号／ＢＡ１を受けるＰチャネルＭＯＳトランジスタ４６、４７と、ノードＮ１２と接地ノードとの間に直列に接続されそれぞれゲートにデータ選択信号ＢＡ１、データ信号／ＤＡＢ１を受けるＮチャネルＭＯＳトランジスタ４８、４９とを含む。
【０１１３】
ノードＮ１２はバンクセレクタ８ｂの出力ノードであり、ここから奇数アドレスに相当するメモリアレイから読出されたデータ信号ＤＡＴＡＯが出力される。
【０１１４】
バンクセレクタ８ｂはデータ選択信号ＢＡ０が活性化された場合にメモリアレイ１ａｂからリードプリアンプ＆レジスタ２２ｂに読出されラッチされたデータ信号／ＤＡＡ１を反転してデータ信号ＤＡＴＡＯとして出力する。一方データ選択信号ＢＡ１が活性化された場合にはメモリアレイ１ｂｂからリードプリアンプ＆レジスタ２４ｂに読出されてラッチされたデータ信号／ＤＡＢ１を反転してデータ信号ＤＡＴＡＯとして出力する。
【０１１５】
図４は、図１に示したプリフェッチセレクタ２６の構成を示す回路図である。
図４を参照して、プリフェッチセレクタ２６は、制御信号φＳＥＥの活性化に応じて活性化しデータ信号ＤＡＴＡＥを受けて反転しノードＮ１に出力するインバータ５２と、制御信号φＳＥＯの活性化に応じて活性化しデータ信号ＤＡＴＡＯを受けて反転しノードＮ１に出力するインバータ５４と、テストモード信号φＴＥが活性化時に活性化されデータ信号ＤＡＴＡＥ、ＤＡＴＡＯを受けて否定排他的論理和をノードＮ１に出力するＥＸＮＯＲ回路５６とを含む。
【０１１６】
ノードＮ１はプリフェッチセレクタ２６の出力ノードであり、プリフェッチセレクタ２６の出力ノードは出力バッファ２８に対しデータ信号を出力する。
【０１１７】
通常動作時はインバータ５２、５４によってデータがノードＮ１に出力され、テストモード時においては、ＥＸＮＯＲ回路５６によってデータ信号ＤＡＴＡＥ、ＤＡＴＡＯの一致、不一致をノードＮ１に対して出力する。
【０１１８】
図５は、実施の形態１の同期型半導体記憶装置の動作を説明するための動作波形図である。
【０１１９】
図５を参照して、時刻ｔ１〜ｔ６は通常の読出動作を示し、時刻ｔ７〜ｔ１１はテストモードでの読出動作を示す。時刻ｔ１において読出コマンドが外部より入力される。応じて時刻ｔ２〜時刻ｔ３においてはデータストローブ信号ＤＱＳとともにメモリアレイから読出されたデータｑ０が出力される。ｔ２〜ｔ６においてデータｑ０〜ｑ３（バースト長に相当する個数）が順次クロック周期の半分の周期で出力される。この通常の動作時に図４で示したプリフェッチセレクタは、選択されたバンクから出力された２ビットのデータを制御信号φＳＥＥ、φＳＥＯを交互に活性化することでクロック周波数の倍の周波数でデータを出力する。
【０１２０】
時刻ｔ７では所定のコマンドを制御端子１２ａ〜１２ｄに与えることにより同期型半導体記憶装置１はテストモードに入る。時刻ｔ８においてリードコマンドが入力される。応じて時刻ｔ９〜ｔ１１の間圧縮されたデータの出力がクロック周期と同じ周期でデータ端子に出力される。
【０１２１】
図６は、図１に示した同期型半導体記憶装置の読出動作をより詳しく説明するための動作波形図である。
【０１２２】
図６を参照して、時刻ｔ１において制御信号端子１２ａ〜１２ｄが所定の設定にされ外部クロックｅｘｔ．ＣＬＫの立上がりによってリードコマンドが入力される。
【０１２３】
このとき外部からバンクＡ０、Ａ１に対応するアドレスが入力される。応じてバンクＡ０からはデータＤＡＥ０がリードアンプ＆レジスタ２２ａにラッチされる。同じくデータＤＡＯ０がバンクＡ１からリードアンプ＆レジスタ２２ｂにラッチされる。一方、バンクＢ０、Ｂ１は指定されていないのでリードアンプ＆レジスタ２４ａ、２４ｂにはデータはバンクからは読み出されない。
【０１２４】
またバンクセレクタ８ａ、８ｂに入力されるデータ選択信号ＢＡ０、／ＢＡ０、ＢＡ１、／ＢＡ１はバンクＡ０、Ａ１から出力されるデータを選択するように設定される。したがってプリフェッチセレクタ２６にはバンクセレクタ８ａからデータＤＡＥ０が出力され、バンクセレクタ８ｂからはデータＤＡＯ０が出力される。
【０１２５】
時刻ｔ２において、制御信号φＳＥＥが活性化され、応じて時刻ｔ３においてデータ出力端子６にデータＤＡＥ０が出力される。次に時刻ｔ４において制御信号φＳＥＯが活性化され応じて時刻ｔ５においてデータ出力端子６にデータＤＡＯ０が出力される。同様にデータＤＡＥ１、ＤＡＯ１がバンクＡ０、Ａ１からそれぞれ読出されデータ端子６に連続して出力される。ここでＤ／Ｑはデータ端子６に読出される信号を示す。以上の動作においてデータがデータ端子６に出力される周波数はクロック周波数の倍の周波数である。
【０１２６】
時刻ｔ６において制御信号入力端子１２ａ〜１２ｄの設定によってこの同期型半導体記憶装置１はテストモードに設定され、時刻ｔ７においてテストモード信号φＴＥは活性化状態となる。
【０１２７】
時刻ｔ８において、テストモードにおけるリードコマンドが制御端子１２ａ〜１２ｄの設定により与えられる。応じてバンクＡ０からはデータＤＡＥ０が読出され、バンクＡ１からはデータＤＡＯ０が読出される。
【０１２８】
このとき制御信号φＳＥＥ、φＳＥＯは活性化されずまたテストモード信号φＴＥは活性化状態にあるため、図４に示したプリフェッチセレクタの出力はデータＤＡＥ０、ＤＡＯ０の否定排他的論理和が図４のノードＮ１に出力される。この出力信号はデータＤＡＥ０とデータＤＡＯ０の読出された結果が一致しておれば“Ｈ”（ハイ）レベルとなり、一致しない場合は“Ｌ”（ロー）レベルとなる。バンクＡ０、Ａ１には予め同じ論理値のデータが書込まれており、データの書込読出が正常に行なわれておれば、ノードＮ１に出力される値は“Ｈ”レベルとなる。したがって、２ビットの圧縮されたデータが時刻ｔ９〜ｔ１０の間データ端子に出力される。
【０１２９】
同様に時刻ｔ１０〜ｔ１１においてはバンクＡ０から読出されたデータＤＡＥ１とバンクＡ１から読出されたデータＤＡＯ１が圧縮されたデータがデータ端子に読出される。以上のテストモードにおける動作においてデータがデータ端子６に出力される周波数はクロック周波数と等しい周波数にすることができる。
【０１３０】
以上説明したように、実施の形態１の同期型半導体記憶装置は偶数アドレス領域に相当するバンクから読出された１ビットのデータと奇数アドレス領域に相当するバンクから読出された１ビットのデータとをプリフェッチセレクタにて圧縮してデータ端子に出力する。したがって、出力データが通常動作時の半分のデータレートとなるため検査可能周波数の低いテスタでも検査することが可能である。
【０１３１】
［実施の形態２］
実施の形態２では、さらに圧縮されるデータビット数を増やす構成を示す。
【０１３２】
図７は、この発明の実施の形態１の同期型半導体記憶装置６０の構成を概略的に示す図である。
【０１３３】
図７では１ビットのデータ書込に関連する部分および書込に関係する周辺回路の構成が示されており、このデータ読出に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【０１３４】
図７を参照して、同期型半導体記憶装置６０は、データ入出力端子６に外部から入力されたデータを増幅する入力バッファ７と、テストモード信号φＴＥおよび制御信号φＷＳＥＯ、φＷＥＥに応じて入力バッファ７から受けたデータをバンクセレクタ６８ａ、６８ｂに出力する入力データセレクタ６２と、入力データセレクタ６２から受けたデータをテストモード信号φＴＥおよびデータ選択信号ＢＡ０、ＢＡ１に応じてライトドライバ９ａａ、９ｂａに出力するバンクセレクタ６８ａと、テストモード信号φＴＥおよび制御信号φＷＢＡ０に応じてバンクセレクタ６８ａから与えられるデータをセンスアンプ群３ａａに出力するライトドライバ９ａａと、テストモード信号φＴＥおよび制御信号φＷＢＢ０に応じてバンクセレクタ６８ａから与えられた信号をセンスアンプ群３ｂａに出力するライトドライバ９ｂａとを含む。
【０１３５】
同期型半導体記憶装置６０は、さらに、入力データセレクタ６２から受けたデータをテストモード信号φＴＥおよびデータ選択信号ＢＡ０、ＢＡ１に応じてライトドライバ９ａｂ、９ｂｂに出力するバンクセレクタ６８ｂと、制御信号φＷＢＡ１に応じてバンクセレクタ６８ｂから与えられるデータをセンスアンプ群３ａｂに出力するライトドライバ９ａｂと、制御信号φＷＢＢ１に応じてバンクセレクタ６８ｂから与えられた信号をセンスアンプ群３ｂｂに出力するライトドライバ９ｂｂとを含む。
【０１３６】
メモリアレイ、センスアンプ群、Ｘデコーダ群、Ｙデコーダ群に関しては、実施の形態１の場合と同様の構成を有するため説明は繰返さない。
【０１３７】
同期型半導体記憶装置６０は、さらに、入力端子１２ａ、１２ｂ、１２ｃおよび１２ｄにそれぞれ与えられる外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロック信号ＣＬＫの立上がりに同期して取込みかつその状態を反転して内部制御信号φｘａ、φｙａ、φＷ、φＣＳ、φＲおよびφＣＡを生成する制御信号発生回路１３を含む。
【０１３８】
同期型半導体記憶装置６０は、さらに、コラム系活性化信号φＣＡの活性化に従って内部クロック信号ＣＬＫをカウントし、そのカウント値に従って所定のタイミングでカウントアップ信号を生成するクロックカウンタ１７と、このクロックカウンタ１７のカウントアップ信号とバンクアドレス信号ＢＸおよびＢＹと、コラムアドレス信号の最下位ビットＹ０を受け、各種内部制御信号φＷＢＢ０、φＷＢＢ１、φＷＢＡ０、φＷＢＡ１、φＷＳＥＯ、φＷＥＥおよびテストモード信号φＴＥを生成する制御信号発生回路７０ｗとを含む。
【０１３９】
同期型半導体記憶装置６０は、さらに、Ｘアドレスバッファ６４とＹアドレスバッファ１５とＹアドレスオペレーション回路６６とを含む。Ｘアドレスバッファ６４は、テストモード信号φＴＥが入力され、Ｙアドレスオペレーション回路６６にもテストモード信号φＴＥが入力されている点が実施の形態１の場合と異なる。
【０１４０】
図８は、図７における入力データセレクタ６２の構成を示す回路図である。
図８を参照して、入力データセレクタ６２は、制御信号φＷＳＥＥとテストモード信号φＴＥを受けるＮＯＲ回路１１２と、ＮＯＲ回路１１２の出力を受けて反転するインバータ１１４と、インバータ１１４の出力をゲートに受けてインバータ１１４の出力信号の活性化時に入力バッファ７から与えられるデータ信号をバンクセレクタ６８ａに伝えるＮチャネルＭＯＳトランジスタ１１６とを含む。
【０１４１】
入力データセレクタ６２は、さらに、制御信号φＷＳＥＯとテストモード信号φＴＥとを受けるＮＯＲ回路１１８と、ＮＯＲ回路１１８の入力を受けて反転するインバータ１２０と、インバータ１２０の出力をゲートに受けてインバータ１２０の出力信号が活性化時に入力バッファ７から与えられるデータ信号をバンクセレクタ６８ｂに伝達するＮチャネルＭＯＳトランジスタ１２２とを含む。
【０１４２】
図９は、バンクセレクタ６８ａの構成を示す回路図である。
図９を参照して、バンクセレクタ６８ａは、データ選択信号φＢＡ０とテストモード信号φＴＥとを受けるＮＯＲ回路１２４と、ＮＯＲ回路１２４の出力を受けて反転するインバータ１２６と、インバータ１２６の出力信号が活性化時に入力データセレクタ６２から与えられる信号をライトドライバ９ａａに伝達するＮチャネルＭＯＳトランジスタ１２８とを含む。
【０１４３】
バンクセレクタ６８ａは、さらに、データ選択信号φＢＡ１とテストモード信号φＴＥとを受けるＮＯＲ回路１３０と、ＮＯＲ回路１３０の出力を受けて反転するインバータ１３２と、インバータ１３２の出力信号が活性化時に入力データセレクタ６２から与えられる信号をライトドライバ９ｂａに伝達するＮチャネルＭＯＳトランジスタ１３４とを含む。
【０１４４】
図１０は、図７におけるライトドライバ９ａａの構成を示す回路図である。
図１０を参照して、ライトドライバ９ａａは、テストモード信号φＴＥおよび制御信号φＷＢＡ０を受けるＮＡＮＤ回路８２と、ＮＡＮＤ回路８２の出力を受けて反転するインバータ８４と、テストモード信号φＴＥを受けて反転するインバータ９４と、インバータ９４の出力信号および制御信号φＷＢＡ０を受けるＮＡＮＤ回路９６と、ＮＡＮＤ回路９６の出力を受けて反転するインバータ９８とを含む。
【０１４５】
ライトドライバ９ａａは、さらに、バンクセレクタから与えられるデータを受けて反転するインバータ８６と、インバータ８６の出力をさらに反転するインバータ８８と、インバータ８４の出力信号が活性化時にインバータ８６の出力信号をノードＮ２に与えるＮチャネルＭＯＳトランジスタ９０と、インバータ９８の出力信号の活性化時にインバータ８８の出力信号をノードＮ２に与えるＮチャネルＭＯＳトランジスタ９２とを含む。ノードＮ２はライトドライバ９ａａの出力信号であり、この出力信号はセンスアンプ群に対して出力される。
【０１４６】
図１１は、図７に示したライトドライバ９ａｂの構成を示す回路図である。
図１１を参照して、ライトドライバ９ａｂは、制御信号φＷＢＡ１を受けて反転するインバータ１０８と、インバータ１０８の出力を受けて反転するインバータ１１０と、バンクセレクタから与えられるデータを受けて反転するインバータ１００と、インバータ１００の出力を受けて反転するインバータ１０４と、ゲートに接地電位が与えられインバータ１００の出力ノードとノードＮ３との間に接続されたＮチャネルＭＯＳトランジスタ１０２と。インバータ１１０の出力が活性化時にインバータ１０４の出力信号をノードＮ３に与えるＮチャネルＭＯＳトランジスタ１０６とを含む。ノードＮ３は、ライトドライバ９ａｂの出力ノードであり、ライトドライバ９ａｂの出力はセンスアンプ群に対して出力される。
【０１４７】
書込の動作を簡単に説明すると、テストモード信号φＴＥが“Ｌ”レベルである通常動作時には図８に示した入力データセレクタ６２は制御信号φＷＳＥに応じて偶数アドレス、奇数アドレスに対応して設けられるバンクセレクタ６８ａ、６８ｂにデータを振分けるが、テストモード信号φＴＥが“Ｈ”レベルであるテストモード時にはＮチャネルＭＯＳトランジスタ１１６、１２２は両方とも導通状態となりデータはバンクセレクタ６８ａ、６８ｂの両方に与えられる。
【０１４８】
バンクセレクタ６８ａは通常動作ではデータ選択信号φＢＡ０、φＢＡ１に応じてライトドライバ９ａａ、９ｂａのいずれかにデータを振分けるが、テストモードにおいては図９のＮチャネルＭＯＳトランジスタ１２８、１３４は両方とも導通状態となりライトドライバ９ａａ、９ｂａの両方にデータが出力される。
【０１４９】
図１０に示したライトドライバ９ａａに出力されたデータは通常動作時にはＮチャネルＭＯＳトランジスタ９２を通じてセンスアンプ群３ａａに与えられ、メモリアレイに書込まれるが、テストモード時においてはＮチャネルＭＯＳトランジスタ９０を通じて反転されたデータがセンスアンプ群に与えられるためメモリアレイには反転データが書込まれる。
【０１５０】
一方、図１１においては、センスアンプ群へのバンクセレクタからの出力は常にＮチャネルＭＯＳトランジスタ１０６を介して与えられこのデータは反転されない。
【０１５１】
以上より、テストモードでは、奇数アドレスに対応するバンクに書込まれるデータの反転データが偶数アドレスに対応するバンクに対してライトドライバ９ａａを介して書込まれる。
【０１５２】
バンクセレクタ６８ｂはバンクセレクタ６８ａと同様な構成を有し、ライトドライバ９ｂａはライトドライバ９ａａと同様な構成を有し、ライトドライバ９ｂｂはライトドライバ９ａｂと同様な構成を有するため説明は繰返さない。
【０１５３】
図１２は、同期型半導体記憶装置６０の１ビットのデータ読出に関連する部分および読み出しに関係する周辺回路の構成を概略的に示す図である。このデータ読出に関連する部分はデータ入出力端子それぞれに対応して設けられる。
【０１５４】
図１２を参照して、同期型半導体記憶装置６０は、バンクセレクタ８ａ、８ｂに代えてバンクセレクタ１４４ａ、１４４ｂを含み、プリフェッチセレクタ２６に代えてプリフェッチセレクタ１５０を含む。また、同期型半導体記憶装置６０は、制御信号発生回路３２ｒに代えて制御信号発生回路７０ｒを含み、Ｘアドレスバッファ１４に代えてＸアドレスバッファ６４を含み、Ｙアドレスオペレーション回路１６に代えてＹアドレスオペレーション回路６６を含む。以上の点で実施の形態１の場合と異なっている。
【０１５５】
他の構成は図１に示した同期型半導体記憶装置１の読出系回路と同様であるので説明は繰返さない。
【０１５６】
図１３は、図１２に示したＸアドレスバッファ６４に含まれるバンクアドレス出力部１４６の構成を示す回路図である。
【０１５７】
図１３を参照して、バンクアドレス出力部１４６は、テストモード信号φＴＥとバンクアドレス信号ＢＸ０とを受けるＮＯＲ回路１５２と、ＮＯＲ回路１５２の出力を受けて反転しバンクアドレス信号ＢＸを出力するインバータ１５４と、テストモード信号φＴＥとバンクアドレス信号／ＢＸ０とを受けるＮＯＲ回路１５６と、ＮＯＲ回路１５６の出力を受けて反転しバンクアドレス信号／ＢＸを出力するインバータ１５８とを含む。
【０１５８】
したがって、テストモード信号φＴＥが“Ｈ”レベルの場合バンクアドレス出力部１４６はバンクアドレス信号ＢＸ、／ＢＸを双方とも“Ｈ”レベルにする。
【０１５９】
図１４は、図１２におけるＹアドレスオペレーション回路６６に含まれるバンクアドレス出力部１４８の構成を示す回路図である。
【０１６０】
図１４を参照して、バンクアドレス出力部１４８は、テストモード信号φＴＥとバンクアドレスＢＹ０とを受けるＮＯＲ回路１６２と、ＮＯＲ回路１６２の出力を受けて反転しバンクアドレス信号ＢＹを出力するインバータ１６４と、テストモード信号φＴＥとバンクアドレス信号／ＢＹ０とを受けるＮＯＲ回路１６６と、ＮＯＲ回路１６６の出力を受けて反転しバンクアドレス信号／ＢＹを出力するインバータ１６８とを含む。
【０１６１】
バンクアドレス出力部１４８は、テストモード信号φＴＥが“Ｈ”レベルのときにバンクアドレス信号ＢＹ、／ＢＹを双方とも“Ｈ”レベルとする。
【０１６２】
図１５は、図１２におけるバンクセレクタ１４４ａの構成を示す回路図である図１５を参照して、バンクセレクタ１４４ａは、電源ノードとノードＮ４との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＡ０とデータ選択信号／ＢＡ０とを受けるＰチャネルＭＯＳトランジスタ１８０、１８２と、ノードＮ４と接地ノードとの間に直列に接続されゲートにデータ選択信号ＢＡ０とデータ信号／ＤＡＡ０とをそれぞれ受けるＮチャネルＭＯＳトランジスタ１８４、１８６と、電源ノードとノードＮ４との間に直列に接続されゲートにデータ信号／ＤＡＢ０とデータ選択信号／ＢＡ１とをそれぞれ受けるＰチャネルＭＯＳトランジスタ１８８、１９０と、ノードＮ４と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号ＢＡ１とデータ信号／ＤＡＢ０とを受けるＮチャネルＭＯＳトランジスタ１９２、１９４とを含む。
【０１６３】
バンクセレクタ１４４ａは、さらに、電源ノードとノードＮ４との間に接続されゲートに信号φＴＥＰを受けるＰチャネルＭＯＳトランジスタ２０２と、データ信号／ＤＡＡ１を受けて反転するインバータ１９６と、ノードＮ４と接地ノードとの間に直列に接続されゲートにそれぞれ信号φＴＥＳとインバータ１９６の出力とを受けるＮチャネルＭＯＳトランジスタ２００、１９８と、データ信号／ＤＡＢ１を受けて反転するインバータ２０６と、ノードＮ４と接地ノードとの間に直列に接続されゲートにそれぞれ信号φＴＥＳとインバータ２０６の出力とを受けるＮチャネルＭＯＳトランジスタ２０４、２０８とを含む。
【０１６４】
バンクセレクタ１４４ａは、さらに、テストモード信号φＴＥを受けて反転するインバータ１７２と、インバータ１７２の出力とデータ選択信号ＢＡ０とを受けてデータ選択信号／ＢＡ０を出力するＮＡＮＤ回路１７４と、テストモード信号φＴＥを受けて反転するインバータ１７６と、インバータ１７６の出力とデータ選択信号ＢＡ１とを受けてデータ選択信号／ＢＡ１を出力するＮＡＮＤ回路１７８とを含む。
【０１６５】
ノードＮ４は、バンクセレクタ１４４ａの出力ノードであり、バンクセレクタ１４４ａはノードＮ４からデータ信号ＤＡＴＡＥを出力する。
【０１６６】
ここで信号φＴＥＰはテストモード時にノードＮ４をプリチャージするプリチャージ信号であり、信号φＴＥＳはプリチャージされたノードＮ４の電位をデータ信号／ＤＡＡ１、／ＤＡＢ１に応じて接地電位へと下げるためのＮチャネルＭＯＳトランジスタ２００、２０４を活性化するための信号である。
【０１６７】
また、バンクセレクタ１４４ａは、テストモード信号φＴＥが“Ｈ”レベルの場合にはＮＡＮＤ回路１７４、１７８の働きによりデータ選択信号／ＢＡ０、／ＢＡ１は“Ｈ”レベルに固定されるためＰチャネルＭＯＳトランジスタ１８２、１９０は、テストモード時には非導通状態となる。したがって、テストモード時においては、バンクセレクタ１４４ａはデータ信号／ＤＡＡ０、／ＤＡＢ０とデータ信号／ＤＡＡ１、／ＤＡＢ１の反転信号とのワイヤードオア（ｗｉｒｅｄＯＲ）を出力する回路となる。
【０１６８】
図１６は、図１２に示したバンクセレクタ１４４ｂの構成を示す回路図である。
【０１６９】
図１６を参照して、バンクセレクタ１４４ｂは、電源ノードとノードＮ５との間に直列に接続されゲートにそれぞれデータ信号／ＤＡＡ１とデータ選択信号／ＢＡ０とを受けるＰチャネルＭＯＳトランジスタ２２０、２２２と、ノードＮ５と接地ノードとの間に直列に接続されゲートにデータ選択信号ＢＡ０とデータ信号／ＤＡＡ１とをそれぞれ受けるＮチャネルＭＯＳトランジスタ２２４、２２６と、電源ノードとノードＮ５との間に直に接続されゲートにデータ信号／ＤＡＢ１とデータ選択信号／ＢＡ１とをそれぞれ受けるＰチャネルＭＯＳトランジスタ２２８、２３０と、ノードＮ５と接地ノードとの間に直列に接続されゲートにそれぞれデータ選択信号ＢＡ１とデータ信号／ＤＡＢ１とを受けるＮチャネルＭＯＳトランジスタ２３２、２３４とを含む。
【０１７０】
バンクセレクタ１４４ｂは、さらに、電源ノードとノードＮ５との間に接続されゲートに信号φＴＥＰを受けるＰチャネルＭＯＳトランジスタ２４２と、データ信号／ＤＡＡ０を受けて反転するインバータ２３６と、ノードＮ５と接地ノードとの間に直列に接続されゲートにそれぞれ信号φＴＥＳとインバータ２３６の出力とを受けるＮチャネルＭＯＳトランジスタ２４０、２３８と、データ信号／ＤＡＢ０を受けて反転するインバータ２４６と、ノードＮ５と接地ノードとの間に直列に接続されゲートにそれぞれ信号φＴＥＳとインバータ２４６の出力とを受けるＮチャネルＭＯＳトランジスタ２４４、２４８とを含む。
【０１７１】
バンクセレクタ１４４ｂは、さらに、テストモード信号φＴＥを受けて反転するインバータ２１２と、インバータ２１２の出力とデータ選択信号ＢＡ０とを受けてデータ選択信号／ＢＡ０を出力するＮＡＮＤ回路２１４と、テストモード信号φＴＥを受けて反転するインバータ２１６と、インバータ２１６の出力とデータ選択信号ＢＡ１とを受けてデータ選択信号／ＢＡ１を出力するＮＡＮＤ回路２１８とを含む。
【０１７２】
ノードＮ５は、バンクセレクタ１４４ｂの出力ノードであり、バンクセレクタ１４４ｂはノードＮ５からデータ信号ＤＡＴＡＯを出力する。
【０１７３】
ここで信号φＴＥＰはテストモード時にノードＮ５をプリチャージするプリチャージ信号であり、信号φＴＥＳはプリチャージされたノードＮ５の電位をデータ信号／ＤＡＡ０、／ＤＡＢ０に応じて接地電位へと下げるためのＮチャネルＭＯＳトランジスタ２４０、２４４を活性化するための信号である。
【０１７４】
また、バンクセレクタ１４４ｂは、テストモード信号φＴＥが“Ｈ”レベルの場合にはＮＡＮＤ回路２１４、２１８の働きによりデータ選択信号／ＢＡ０、／ＢＡ１は“Ｈ”レベルに固定されるためＰチャネルＭＯＳトランジスタ２２２、２３０は、テストモード時には非導通状態となる。したがって、テストモード時においては、バンクセレクタ１４４ｂはデータ信号／ＤＡＡ１、／ＤＡＢ１とデータ信号／ＤＡＡ０、／ＤＡＢ０の反転信号とのワイヤードオア（ｗｉｒｅｄＯＲ）を出力する回路となる。
【０１７５】
図１７は、図１２におけるプリフェッチセレクタ１５０の構成を示す回路図である。
【０１７６】
図１７を参照して、プリフェッチセレクタ１５０は、制御信号φＳＥＥが活性化時にデータ信号ＤＡＴＡＥを受けて反転しノードＮ６に出力するするインバータ２５２と、制御信号φＳＥＯが活性化時にデータ信号ＤＡＴＡＯを受けて反転しノードＮ６に出力するインバータ２５４と、テストモード信号φＴＥが活性化時にデータ信号ＤＡＴＡＥ、ＤＡＴＡＯを受け論理和をノードＮ６に出力するＯＲ回路２５６とを含む。
【０１７７】
ノードＮ６はプリフェッチセレクタ１５０の出力ノードであり、ノードＮ６から出力バッファ２８にプリフェッチセレクタ１５０の出力信号が与えられる。
【０１７８】
図１８は、テストモード時における読出動作の説明をするための動作波形図である。
【０１７９】
まず、図７〜図１１に示した書込系回路によりバンクＡ０、Ｂ０には同一のデータが書込まれており、また、バンクＡ１、Ｂ１にも同一のデータが書込まれている。またバンクＡ０、Ｂ０にはバンクＡ１、Ｂ１に書込まれたデータの反転値のデータが書込まれている。
図１８を参照して、時刻ｔ１において、テストモードにおける読出コマンドが入力される。このコマンド入力後バンクＡ０からはデータ信号／ＤＡＡ０が読出され、バンクＡ１からはデータ信号／ＤＡＡ１が読出され、バンクＢ０からはデータ信号／ＤＡＢ０が読出され、バンクＢ１からはデータ信号／ＤＡＢ１が読出される。
【０１８０】
時刻ｔ２において、プリチャージ信号φＴＥＰの変化に応じて図１５におけるノードＮ４および図１６におけるノードＮ５がプリチャージされる。
【０１８１】
時刻ｔ３において、プリチャージ動作が終了した後に信号φＴＥＳおよびデータ選択信号ＢＡ０、ＢＡ１が活性化される。応じて図１５示したバンクセレクタ１４４ａの出力信号ＤＡＴＡＥはデータ信号／ＤＡＡ０、／ＤＡＢ０、データ信号／ＤＡＡ１の反転信号およびデータ信号／ＤＡＢ１の反転信号の否定和が出力される。同様に図１４に示したバンクセレクタ１４４ｂの出力であるデータ信号ＤＡＴＡＯにはデータ信号／ＤＡＡ１、／ＤＡＢ１、データ信号／ＤＡＡ０の反転信号およびデータ信号／ＤＡＢ０の反転信号の否定和が出力される。このデータ信号ＤＡＴＡＥとデータ信号ＤＡＴＡＯとの論理和がプリフェッチセレクタ１５０にて論理演算され出力バッファを介してデータ入出力端子に出力される。
【０１８２】
ここで、信号Ｄ／Ｑはデータ入出力端子６に出力されるテスト結果を表わすデータである。このデータはバンクＡ０、Ａ１、Ｂ０、Ｂ１からデータがすべて正常に読出された場合にのみ“Ｌ”レベルとなる信号である。
【０１８３】
実施の形態２の同期型半導体記憶装置は実施の形態１よりもさらにデータを圧縮し結果を出力するものであるが、データを単純に圧縮すると回路規模が大きくなる。すなわち、すべてのデータ線に回路を付加させる必要があるので面積が増加することとなる。
【０１８４】
実施の形態２の同期型半導体記憶装置は、チップの面積の増加を少なく抑えてデータの圧縮を実現するために、２ビットプリフェッチのデータ線を利用する。バンクセレクタの通常動作時に使用する構成を生かしつつ、バンクセレクタにプリチャージ用のトランジスタを付加することによりワイヤードオアが出力可能となる。
【０１８５】
信号φＴＥＰが活性化されデータ信号ＤＡＴＡＥ、ＤＡＴＡＯは“Ｈ”レベルにプリチャージされる。信号φＴＥＰが非活性化状態にされた後、信号φＴＥＳとデータ選択信号ＢＡ０、ＢＡ１が活性化される。
【０１８６】
ここで、たとえばデータ信号／ＤＡＡ０、／ＤＡＢ０が“Ｈ”レベル、データ信号／ＤＡＡ１、／ＤＡＢ１が“Ｌ”レベルであるときは、データ信号ＤＡＴＡＥは“Ｌ”レベルになり、データ信号ＤＡＴＡＯは“Ｈ”レベルのまま保持される。このとき、バンクセレクタに対してデータ信号が１つでも誤って読出された場合にはバンクセレクタの出力信号であるデータ信号ＤＡＴＡＥ、ＤＡＴＡＯは両方とも“Ｌ”レベルになる。したがって、データ信号ＤＡＴＡＥ、ＤＡＴＡＯが（“Ｌ”，“Ｈ”）、（“Ｈ”，“Ｌ”）の時は正常読出しが実施されたことを示し、（“Ｌ”，“Ｌ”）の時はいずれかのメモリセルの読出しに異常があったことを示す。プリフェッチセレクタ回路１５０でＯＲ回路を通して読出された場合出力信号が“Ｈ”のときに正常判定（ｐａｓｓ）、“Ｌ”のときには異常判定（ｆａｉｌ）となることになる。
【０１８７】
以上説明したように、実施の形態２の同期型半導体記憶装置は、２ビットプリフェッチのデータ線を利用することで追加回路を少なく抑え、チップ面積の増加を抑えつつよりデータ圧縮を実現し検査が短時間でかつ動作周波数の低い安価のテスタで検査可能であるテストモードが実現できる。
【０１８８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８９】
【発明の効果】
以上説明したように、請求項１、２記載の同期型半導体記憶装置は複数のメモリセルの読出しデータを圧縮し、データレートを落として出力するため、検査可能周波数の低いテスタでも検査することが可能である。
【０１９０】
請求項３、４記載の同期型半導体記憶装置は、請求項１記載の同期型半導体記憶装置が奏する効果に加えて、従来の構成に小規模の判定回路を組み込むだけなのでチップ面積の増大をほとんど招くことがなく、検査可能周波数の低いテスタでも検査することが可能である。
【０１９１】
請求項５〜７記載の同期型半導体記憶装置は、請求項１記載の同期型半導体記憶装置が奏する効果に加えて、さらに異なるバンクにおける複数のメモリセルの読出しデータを圧縮して、データレートを落として出力するため、さらに効率のよいテストが可能である。
【０１９２】
請求項８、９記載の同期型半導体記憶装置は、請求項６記載の同期型半導体記憶装置が奏する効果に加えて、通常のバンクセレクタの構成に少量のテスト用回路を付すことで複数バンク間のデータ圧縮が実現できるため、チップ面積の増加を抑えつつテスト効率を上げることができる。
【０１９３】
請求項１０記載の同期型半導体記憶装置は、請求項６記載の同期型半導体記憶装置が奏する効果に加えて、複数バンクに一括してデータ授受が可能なためテスト効率を上げることができる。
【０１９４】
請求項１１記載の同期型半導体記憶装置は、請求項６記載の同期型半導体記憶装置が奏する効果に加えて、データ書込み時に所定の論理状態をメモリセルに設定できるので、通常のバンクセレクタの構成に少量のテスト用回路を付すことで複数バンク間のデータ圧縮が実現できるため、チップ面積の増加を抑えつつテスト効率を上げることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の同期型半導体記憶装置の構成を概略的に示す図である。
【図２】  図１に示したバンクセレクタ８ａの構成の一例を示す回路図である。
【図３】  図１に示したバンクセレクタ８ｂの構成の一例を示す回路図である。
【図４】  図１に示したプリフェッチセレクタ２６の構成を示す回路図である。
【図５】  実施の形態１の同期型半導体記憶装置の動作を説明するための動作波形図である。
【図６】  図１に示した同期型半導体記憶装置の読出動作をより詳しく説明するための動作波形図である。
【図７】  この発明の実施の形態１の同期型半導体記憶装置６０の構成を概略的に示す図である。
【図８】  図７における入力データセレクタ６２の構成を示す回路図である。
【図９】  バンクセレクタ６８ａの構成を示す回路図である。
【図１０】  図７におけるライトドライバ９ａａの構成を示す回路図である。
【図１１】  図７に示したライトドライバ９ａｂの構成を示す回路図である。
【図１２】  同期型半導体記憶装置６０の１ビットのデータ読出に関連する部分および読み出しに関係する周辺回路の構成を概略的に示す図である。
【図１３】  図１２に示したＸアドレスバッファ６４に含まれるバンクアドレス出力部１４６の構成を示す回路図である。
【図１４】  図１２におけるＹアドレスオペレーション回路６６に含まれるバンクアドレス出力部１４８の構成を示す回路図である。
【図１５】  図１２におけるバンクセレクタ１４４ａの構成を示す回路図である。
【図１６】  図１２に示したバンクセレクタ１４４ｂの構成を示す回路図である。
【図１７】  図１２におけるプリフェッチセレクタ１５０の構成を示す回路図である。
【図１８】  テストモード時における読出動作の説明をするための動作波形図である。
【図１９】  ＤＤＲ  ＳＤＲＡＭのアクセス時の動作を示す動作波形図である。
【図２０】  ２ビットプリフェッチ方式のＤＤＲ  ＳＤＲＡＭの構成を概略的に示す図である。
【図２１】  図２０に示したバンクセレクタ３０２ａの構成の一例を示す回路図である。
【図２２】  図２０に示したバンクセレクタ３０２ｂの構成の一例を示す回路図である。
【図２３】  図２０に示したプリフェッチセレクタ３０４の構成の一例を示す回路図である。
【符号の説明】
１ａａ，１ａｂ，１ｂａ，１ｂｂ  メモリアレイ、２ａａ，２ａｂ，２ｂａ，２ｂｂ  Ｘデコーダ群、３ａａ，３ａｂ，３ｂａ，３ｂｂ  センスアンプ群、４ａａ，４ａｂ，４ｂａ，４ｂｂ  Ｙデコーダ群、５ａａ，５ａｂ，５ｂａ，５ｂｂ  内部データバス、６  データ入出力端子、７  入力バッファ、８ａ，８ｂ，６８ａ，６８ｂ，１４４ａ，１４４ｂ  バンクセレクタ、２６，１５０  プリフェッチセレクタ、６２  入力データセレクタ、２８  出力バッファ、３２，３２ｒ，７０ｗ，７０ｒ  制御信号発生回路、１３  制御信号発生回路、１４，６４Ｘアドレスバッファ、１５  Ｙアドレスバッファ、１６，６６  Ｙ  アドレスオペレーション回路、９ａａ，９ａｂ，９ｂａ，９ｂｂ  ライトドライバ、５６ＥＸＮＯＲ回路、２５６  ＯＲ回路。
【図１】
0004540137.tif 000002
【図２】
0004540137.tif 000003
【図３】
0004540137.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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