(57)【特許請求の範囲】
【請求項１】
複数のセンサからのセンサ状態データに基づいて種々の制御を行う制御システムにおいて、
前記複数のセンサからのセンサ状態データを所定時間間隔ごとに更新記憶する第１の記憶手段と、
この第１の記憶手段に記憶されているセンサのセンサ状態データに基づいて種々の制御を行う制御素子と、
前記複数のセンサのセンサ状態データの変化を判断するセンサ信号変化判断回路とを具備し、
前記センサ信号変化判断回路は、
前記第１の記憶手段の更新記憶前の記憶データと更新記憶後の記憶データとを比較することにより、前記各センサのセンサ状態データがそれぞれ変化しているか否かを判断する判断手段と、
この判断手段の判断結果に基づいて、前記複数のセンサのそれぞれに対応して変化が生じているか否かを示すデータを記憶する第２の記憶手段と、
この第２の記憶手段の記憶内容により前記センサのセンサ状態データが変化していることを示す状態変化信号を前記制御素子へ通知する第１の通知手段と、
この第１の通知手段に応答して供給されるリード信号に基づいて、前記第２の記憶手段に記憶されているセンサ状態データが変化しているセンサを示すデータを前記制御素子へ通知する第２の通知手段とを具備し、
前記制御素子は、
前記センサ信号変化判断回路から通知される状態変化信号に基いて、リード信号を前記センサ信号変化判断回路へ出力する出力手段と、
この出力手段に応答して通知されるセンサ状態データが変化しているセンサを示すデータに基づいて種々の制御を行う制御手段とを具備し、
前記第１の記憶手段は、センサのセンサ状態データとして１あるいは０を記憶するものであり、
前記判断手段は、あらかじめ設定される複数のモードを有し、第１のモードの場合、センサのセンサ状態データが１から０に変化した時に、センサのセンサ状態データが変化していると判断するモードであり、第２のモードの場合、センサのセンサ状態データが０から１に変化した時に、センサのセンサ状態データが変化していると判断するモードであり、第３のモードの場合、センサのセンサ状態データが１から０に変化した時及びセンサのセンサ状態データが０から１に変化した時に、センサのセンサ状態データが変化していると判断するモードであることを特徴とする制御システム。
【請求項２】
複数のセンサに対する現在のそれぞれのセンサ状態データを記憶する第１の記憶手段と、
前記複数のセンサに対する所定時間前のそれぞれのセンサ状態データを記憶する第２の記憶手段と、
前記第１の記憶手段に記憶されている現在のセンサ状態データと前記第２の記憶手段に記憶されている所定時間前のセンサ状態データとを前記各センサごとに比較することにより、前記各センサごとに変化が生じているか否かを判断する判断手段と、
この判断手段の判断結果に基づいて、前記複数のセンサのそれぞれに対応して変化が生じているか否かを示すデータを記憶する第３の記憶手段と、
この第３の記憶手段の記憶内容に基づいて、前記複数のセンサの少なくとも１つのセンサ状態データが変化している場合に、この変化を示すデータを通知する第１の通知手段と、
前記第３の記憶手段に記憶されている前記センサごとに変化が生じていることを示すデータに基づいて、センサ状態データが変化しているセンサを示すデータを通知する第２の通知手段と、
この第２の通知手段により通知された前記第３の記憶手段に記憶されている前記センサごとに変化が生じていることを示すデータを変化が生じていないデータに変更する変更手段とを具備し、
前記第１、第２の記憶手段は、センサのセンサ状態データとして１あるいは０を記憶するものであり、
前記判断手段は、あらかじめ設定される複数のモードを有し、第１のモードの場合、センサのセンサ状態データが１から０に変化した時に、センサのセンサ状態データが変化していると判断するモードであり、第２のモードの場合、センサのセンサ状態データが０から１に変化した時に、センサのセンサ状態データが変化していると判断するモードであり、第３のモードの場合、センサのセンサ状態データが１から０に変化した時およびセンサのセンサ状態データが０から１に変化した時に、センサのセンサ状態データが変化していると判断するモードであることを特徴とするセンサ信号変化通知回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数のセンサからのセンサ状態データに基づいて種々の制御を行う制御素子を有する制御システムと、上記制御システムにより用いられるセンサ信号変化通知回路に関する。
【０００２】
【従来の技術】
従来、媒体、たとえば紙葉類を搬送する媒体搬送装置（ユニット制御システム）は、取込部、搬送部、集積部の各ユニットと、これらの各ユニットを制御する主制御部から構成されている。
【０００３】
上記各ユニットには、それぞれ媒体の位置や状態等を検知するために多数のセンサ（例えば、光学センサ等）、及び上記主制御部により制御されるドライブ回路によって駆動されるパルスモータ、アクチュエータが装備されている。
【０００４】
また、各ユニットには、上記センサからのセンサ状態データを上記主制御部からの同期信号に基づいて主制御部へ送信する送信回路と、主制御部からのドライブ信号に基づいて制御される上記ドライブ回路とからなるユニット制御部を有している。
【０００５】
このようなユニット制御システムの主制御部において、各ユニットごとの各センサのセンサ状態データを１、０の状態で記憶するメモリを有し、このメモリの各記憶内容に基づいてＣＰＵは種々の状態を判断している。
【０００６】
この場合、ＣＰＵはセンサの変化情報を知るために、メモリの内容を周期的に読取ることにより実現している。たとえば、タイマーによる割込みを使い、メモリの内容を周期的に読取ることにより、常にセンサの変化が起こっていないか否かを判定するようになっている。
【０００７】
このような従来の方法では、センサの変化が起こっていようと起こっていまいと、ＣＰＵが常にセンサの状態を監視しなけれならず、ＣＰＵに余計な負荷がかかってしまうという問題があった。
【０００８】
【発明が解決しようとする課題】
上記したように、複数のセンサからのセンサ状態データに基づいて種々の制御を行う制御素子を有する制御システムにおいて、制御素子が常にセンサの状態を監視しなけれならず、制御素子に余計な負荷がかかってしまうという問題があった。
【０００９】
この発明は、複数のセンサからのセンサ状態データに基づいて種々の制御を行う制御素子を有する制御システムにおいて、制御素子が常にセンサの状態を監視する必要がなく、制御素子の負荷が軽減できる制御システム及びセンサ信号変化通知回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明の制御システムは、複数のセンサからのセンサ状態データに基づいて種々の制御を行う制御システムにおいて、前記複数のセンサからのセンサ状態データを所定時間間隔ごとに更新記憶する第１の記憶手段と、この第１の記憶手段に記憶されているセンサのセンサ状態データに基づいて種々の制御を行う制御素子と、前記複数のセンサのセンサ状態データの変化を判断するセンサ信号変化判断回路とを具備し、前記センサ信号変化判断回路は、前記第１の記憶手段の更新記憶前の記憶データと更新記憶後の記憶データとを比較することにより、前記各センサのセンサ状態データがそれぞれ変化しているか否かを判断する判断手段と、この判断手段の判断結果に基づいて、前記複数のセンサのそれぞれに対応して変化が生じているか否かを示すデータを記憶する第２の記憶手段と、この第２の記憶手段の記憶内容により前記センサのセンサ状態データが変化していることを示す状態変化信号を前記制御素子へ通知する第１の通知手段と、この第１の通知手段に応答して供給されるリード信号に基づいて、前記第２の記憶手段に記憶されているセンサ状態データが変化しているセンサを示すデータを前記制御素子へ通知する第２の通知手段とを具備し、前記制御素子は、前記センサ信号変化判断回路から通知される状態変化信号に基いて、リード信号を前記センサ信号変化判断回路へ出力する出力手段と、この出力手段に応答して通知されるセンサ状態データが変化しているセンサを示すデータに基づいて種々の制御を行う制御手段とを具備し、前記第１の記憶手段は、センサのセンサ状態データとして１あるいは０を記憶するものであり、前記判断手段は、あらかじめ設定される複数のモードを有し、第１のモードの場合、センサのセンサ状態データが１から０に変化した時に、センサのセンサ状態データが変化していると判断するモードであり、第２のモードの場合、センサのセンサ状態データが０から１に変化した時に、センサのセンサ状態データが変化していると判断するモードであり、第３のモードの場合、センサのセンサ状態データが１から０に変化した時及びセンサのセンサ状態データが０から１に変化した時に、センサのセンサ状態データが変化していると判断するモードであることを特徴とする。
【００１１】
また、この発明のセンサ信号変化通知回路は、複数のセンサに対する現在のそれぞれのセンサ状態データを記憶する第１の記憶手段と、前記複数のセンサに対する所定時間前のそれぞれのセンサ状態データを記憶する第２の記憶手段と、前記第１の記憶手段に記憶されている現在のセンサ状態データと前記第２の記憶手段に記憶されている所定時間前のセンサ状態データとを前記各センサごとに比較することにより、前記各センサごとに変化が生じているか否かを判断する判断手段と、この判断手段の判断結果に基づいて、前記複数のセンサのそれぞれに対応して変化が生じているか否かを示すデータを記憶する第３の記憶手段と、この第３の記憶手段の記憶内容に基づいて、前記複数のセンサの少なくとも１つのセンサ状態データが変化している場合に、この変化を示すデータを通知する第１の通知手段と、前記第３の記憶手段に記憶されている前記センサごとに変化が生じていることを示すデータに基づいて、センサ状態データが変化しているセンサを示すデータを通知する第２の通知手段と、この第２の通知手段により通知された前記第３の記憶手段に記憶されている前記センサごとに変化が生じていることを示すデータを変化が生じていないデータに変更する変更手段とを具備し、前記第１、第２の記憶手段は、センサのセンサ状態データとして１あるいは０を記憶するものであり、前記判断手段は、あらかじめ設定される複数のモードを有し、第１のモードの場合、センサのセンサ状態データが１から０に変化した時に、センサのセンサ状態データが変化していると判断するモードであり、第２のモードの場合、センサのセンサ状態データが０から１に変化した時に、センサのセンサ状態データが変化していると判断するモードであり、第３のモードの場合、センサのセンサ状態データが１から０に変化した時およびセンサのセンサ状態データが０から１に変化した時に、センサのセンサ状態データが変化していると判断するモードであることを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照してこの発明の実施形態のユニット制御システムを説明する。
【００１７】
この発明のユニット制御システムとして図１に示す媒体搬送制御システムを例に説明する。
【００１８】
この媒体搬送制御システム１は、全体を制御する主制御部２と、この主制御部２とシリアル回線３により接続され、主制御部２により制御される複数のユニット４ａ、…により構成されている。
【００１９】
上記各ユニット４ａ、４ｂ、…は、媒体（紙葉類等）を取込む取込部、この取込部で取込んだ媒体を搬送する搬送部、この搬送部で搬送される媒体を集積する集積部等で構成され、最大１６個まで接続可能である。
【００２０】
上記ユニット４ａ、…には、それぞれ複数のセンサＳａ、…、パルスモータＰ、ソレノイドＳ、ユニット制御部５ａ、…が設けられている。
【００２１】
上記センサＳａ、…は、媒体（紙葉類等）の位置や状態等を検知するための光学センサ等であり、パルスモータＰは、媒体の搬送系駆動用であり、ソレノイドＳは、媒体を振り分ける振分ゲートを駆動するものであり、ユニット制御部５ａ、…は、それぞれセンサＳａ、…のセンサ状態データを主制御部２に伝送したり、主制御部２からのコマンドを受付けこのコマンドに基づいてパルスモータＰ、ソレノイドＳ等を駆動するものである。上記センサＳａ、…は、最大１６個設けることができるようになっている。
【００２２】
上記主制御部２と上記各ユニット４ａ、…のユニット制御部５ａ、…とは、上記シリアル回線３により並列に接続されている。このシリアル回線３は６本の信号線３ａ、…３ｆにより構成されている。信号線３ａは、主制御部２からのクリア信号をユニット制御部５ａ、…に伝送し、信号線３ｂは、主制御部２からの同期信号ＳＹＮＣをユニット制御部５ａ、…に伝送し、信号線３ｃは、主制御部２からのアドレスと出力ポートデータをユニット制御部５ａ、…に伝送し、信号線３ｄは、ユニット制御部５ａ、…からのセンサ状態データ（後述する比較結果メモリの記憶内容）を主制御部２に伝送し、信号線３ｅは、主制御部２からのアドレスとコマンドデータをユニット制御部５ａ、…に伝送し、信号線３ｆは、ユニット制御部５ａ、…からのエコーバックデータ、レスポンスデータ、センサレベルデータを主制御部２に伝送するものである。
上記主制御部２は、図２に示すように、全体を制御するＣＰＵ１１、制御プログラムが記憶されているメモリ１２、ＳＹＮＣ発生部１３、タイミング信号発生部１４、シリアル−パラレル変換器１５、１７、パラレル−シリアル変換器１６、１８、コマンドメモリ１９、レスポンスメモリ２０、ポートデータメモリ２１、セレクタ２２、センサオン／オフ状態メモリ２３、センサ信号変化判断回路（センサ信号変化通知回路）２４、クロック発生部２５、分周器２６、及びアドレス発生部２７からなり、ＡＣＩＣで構成されている。
【００２３】
上記ＣＰＵ１１は、電源投入時にクリア信号を発生し、主制御部２の各部をクリアするとともに、信号線３ａを介して各ユニット制御部５ａ、…に伝送する。
【００２４】
ＳＹＮＣ発生部１３は、クロック発生部２５からの基準クロックに基づいて、各ユニット４ａ、４ｂ、…の伝送タイミング用の同期信号ＳＹＮＣを出力するものである。この同期信号ＳＹＮＣは、図３の（ａ）（ｂ）（ｃ）に示すように、１６μｓｅｃのローレベルの後、６４μｓｅｃのハイレベルとなる、１サイクルが８０μｓｅｃの信号であり、この１サイクルずつが各ユニット４ａ、４ｂ、…（のユニット制御部５ａ、…）の伝送タイミングとなっている。
【００２５】
すなわち、各ユニット４ａ、４ｂ、…のユニット制御部５ａ、…が時分割でシリアル回線３を使用することにより、データ伝送が行われるようになっている。この例では、ユニット制御部５ａ、…の数が１６での伝送の周期は１２８０μｓｅｃであり、１ユニット制御部の伝送時間は８０μｓｅｃとなる。ただし、ユニット制御部のアドレス指定の時間（同期信号ＳＹＮＣがローレベル）の間は、データが伝送できないため、実際に伝送に使える時間は６４μｓｅｃとなる。
【００２６】
この例では、１個の１ユニット制御部に１６個のセンサを接続できる構成を考慮しているため、１センサ分の伝送時間は４μｓｅｃとなっている。
【００２７】
主制御部２側では、信号線３ｂに伝送される同期信号ＳＹＮＣがローレベルの間ごとに、ユニット制御部５ａ、…を順次選択するためのアドレスデータが信号線３ｃに出力されるようになっている。
ユニット制御部５ａ、…側では、信号線３ｂを介して伝送される同期信号ＳＹＮＣがローレベルの間ごとに、信号線３ｃを介して伝送されるデータを監視し、自分のアドレスと一致すると、センサ状態データ（後述する比較結果メモリの記憶内容）を信号線３ｄに伝送するようになっている。また、上記アドレスに続けて伝送される出力ポートデータを受入れるようになっている。
【００２８】
また、ユニット制御部５ａ、…側では、信号線３ｂを介して伝送される同期信号ＳＹＮＣがローレベルの間ごとに、信号線３ｅを介して伝送されるデータを監視し、自分のアドレスと一致すると、このアドレスに続けて伝送されるコマンドデータを受入れるようになっている。
【００２９】
タイミング信号発生部１４は、ＳＹＮＣ発生部１３からの同期信号ＳＹＮＣとクロック発生部２５からの基準クロックとに基づいて、データ伝送用のタイミング信号を発生するものであり、４μｓｅｃごとにタイミング信号を出力するものである。このタイミング信号発生部１４からのタイミング信号はシリアル−パラレル変換器１５、１７、パラレル−シリアル変換器１６、１８に供給される。
【００３０】
シリアル−パラレル変換器１５は、タイミング信号発生部１４からのタイミング信号に基づいて、信号線３ｄからのシリアルデータを１６ビットのパラレルデータ（センサ状態データ、検知信号）に変換するものである。シリアル−パラレル変換器１５からのパラレルデータはセレクタ２２に供給される。
【００３１】
シリアル−パラレル変換器１７は、タイミング信号発生部１４からのタイミング信号に基づいて、信号線３ｆからのシリアルデータを１６ビットのパラレルデータ（レスポンスデータ）に変換するものである。シリアル−パラレル変換器１７からのパラレルデータはレスポンスメモリ２０に供給される。
【００３２】
パラレル−シリアル変換器１６は、タイミング信号発生部１４からのタイミング信号に基づいて、アドレス発生部２７からの４ビットのアドレスデータとコマンドメモリ１９からの１６ビットのパラレルデータ（コマンドテータ）とをシリアルデータに変換するものである。パラレル−シリアル変換器１６からのシリアルデータは信号線３ｅにより伝送される。
【００３３】
パラレル−シリアル変換器１８は、タイミング信号発生部１４からのタイミング信号に基づいて、アドレス発生部２７からの４ビットのアドレスデータとポートデータメモリ２１からの１６ビットのパラレルデータ（ポートデータ）とをシリアルデータに変換するものである。パラレル−シリアル変換器１８からのシリアルデータは信号線３ｃにより伝送される。
【００３４】
コマンドメモリ１９は、ＣＰＵ１１からのコマンドに対応して記憶されているコマンドデータを記憶するものである。コマンドデータとしては、ソレノイド駆動コマンド、モータ駆動コマンド、センサの読取りコマンド、センサレベルの書換えコマンド等がある。
【００３５】
レスポンスメモリ２０は、シリアル−パラレル変換器１７からのレスポンスデータを記憶するものである
ポートデータメモリ２１は、ＣＰＵ１１からのポートデータを記憶するものである。
【００３６】
セレクタ２２は、シリアル−パラレル変換器１５から供給されるユニット制御部５ａ、…ごとの１６ビットのセンサ状態データを、アドレス発生部２７からの４ビットのアドレスデータに基づいて選択されるユニット制御部５ａ（５ｂ、…）に対応するセンサオン／オフ状態メモリ２３のアドレスに出力するものである。
【００３７】
たとえば、ユニット制御部５ａの各センサＳａ、…に対する１６ビットのセンサ状態データが、それぞれセンサオン／オフ状態メモリ２３の「０」アドレスから「１５」アドレスに出力され、ユニット制御部５ｂの各センサＳａ、…に対する１６ビットのセンサ状態データが、それぞれセンサオン／オフ状態メモリ２３の「１６」アドレスから「３１」アドレスに出力され、………、ユニット制御部５ｐの各センサＳａ、…に対する１６ビットのセンサ状態データが、それぞれセンサオン／オフ状態メモリ２３の「２４０」アドレスから「２５５」アドレスに出力される。
【００３８】
センサオン／オフ状態メモリ２３は、セレクタ２２から供給されるユニット４ａ、…のユニット制御部５ａ、…に対応する各センサＳａ、…のセンサ状態データ（１、０信号）をビット単位のアドレスに記憶するものである。すなわち、２５６ビットにより２５６個分のセンサＳａ、…に対する「１信号」あるいは「０信号」を記憶するものである。
【００３９】
クロック発生部２５は、図示しない発振器からの信号によりＣＰＵ１１用の基準クロックを発生するものである。このクロック発生部２５からの基準クロックはＣＰＵ１１、ＳＹＮＣ発生部１３、分周器２６等に出力されるようになっている。
【００４０】
分周器２６は、クロック発生部２５からの基準クロックを分周したクロックをセンサオン／オフ状態メモリ２３、センサ信号変化判断回路２４に出力するものである。クロックとしては各ユニット４ａ、…に対する１伝送周期と同じ１２８０μｓｅｃ周期のもの、あるいは（１２８０×ｎ）μｓｅｃ周期のものとなっている。（ｎは２以上の整数）
アドレス発生部２７は、ＳＹＮＣ発生部１３からの同期信号ＳＹＮＣがローレベルの間ごとに、ユニット制御部５ａ、…を順次選択するためのアドレスデータを出力するものである。このアドレス発生部２７からのアドレスデータはパラレル−シリアル変換器１６、１８、セレクタ２２に供給される。
【００４１】
上記センサ信号変化判断回路２４は、対応するユニット４ａ、…の各センサＳａ、…のセンサ状態データ（検知信号）が変化しているか否かを判断するものである。
【００４２】
このセンサ信号変化判断回路２４は、各センサＳａ、…のセンサ状態データの変化を判断した際、状態変化信号と変化しているセンサを示すデータとをＣＰＵ１１へ出力するものである。変化しているセンサを示すデータとしては、変化位置メモリ部５４（後述する）のアドレスがＣＰＵ１１へ出力されることにより、このアドレスに対応するセンサ（Ｓａ）のセンサ番号がＣＰＵ１１にて判断されるようになっている。
【００４３】
センサ信号変化判断回路２４は、図４に示すように、今回のセンサオン／オフ状態メモリ５１、前回のセンサオン／オフ状態メモリ５２、比較器５３、変化位置メモリ部５４、オア回路５５、ステータスレジスタ５６、エンコーダ５７、セレクタ５８、リセット回路５９により構成されている。
【００４４】
今回のセンサオン／オフ状態メモリ５１は、センサオン／オフ状態メモリ２３から供給される今回のタイミングでのセンサオン／オフ状態メモリ２３の記憶内容つまりユニット４ａ、…の各センサＳａ、…のセンサ状態データ（１、０信号）を記憶するものである。
【００４５】
前回のセンサオン／オフ状態メモリ５２は、今回のセンサオン／オフ状態メモリ５１から供給される前回のタイミングでのセンサオン／オフ状態メモリ２３の記憶内容つまりユニット４ａ、…の各センサＳａ、…のセンサ状態データ（１、０信号）を記憶するものである。
【００４６】
たとえば、上記分周器２６からのクロック（１２８０μｓｅｃ、あるいはその整数倍の周期）に基づいて、センサオン／オフ状態メモリ２３の記憶内容が今回のセンサオン／オフ状態メモリ５１に記憶され、今回のセンサオン／オフ状態メモリ５１の記憶内容が前回のセンサオン／オフ状態メモリ５２に記憶されるようになっている。
【００４７】
今回のセンサオン／オフ状態メモリ５１の各ビットごとの出力と前回のセンサオン／オフ状態メモリ５２の各ビットごとの出力は、比較器５３に供給される。
【００４８】
比較器５３は、今回のセンサオン／オフ状態メモリ５１の各ビットごとの出力と前回のセンサオン／オフ状態メモリ５２の各ビットごとの出力とを比較し、この比較結果を変化位置メモリ部５４に出力するものである。
【００４９】
この比較器５３は、ＣＰＵ１１からのモード設定信号により４つのモードに切り換えられるようになっている。このモード設定信号は２ビット構成であり、「００」「０１」「１０」「１１」により４つのモードが設定されるようになっている。
【００５０】
モード設定信号が「００」場合、比較結果を出力しないモードである。
【００５１】
モード設定信号が「０１」場合、前回のセンサ状態データが「０」で今回のセンサ状態データが「１」の際、あるいは前回のセンサ状態データが「１」で今回のセンサ状態データが「０」の際に、変化ありを示す「１」信号を出力するものである。
【００５２】
モード設定信号が「１０」場合、前回のセンサ状態データが「０」で今回のセンサ状態データが「１」の際に、変化ありを示す「１」信号を出力するものである。
【００５３】
モード設定信号が「１１」場合、前回のセンサ状態データが「１」で今回のセンサ状態データが「０」の際に、変化ありを示す「１」信号を出力するものであり、
変化位置メモリ部５４は、比較器５３からの出力により、対応するユニット４ａ、…の各センサＳａ、…のセンサ状態データが変化しているか否かを示すデータをビット単位に「１」、「０」を記憶することにより登録しているものである。上記「１」はセンサ状態データの変化有りを示し、「０」はセンサ状態データの変化なしを示している。
【００５４】
変化位置メモリ部５４は、２５６ビット構成であり、このアドレスとユニット４ａ、…の各センサＳａ、…のセンサ番号とが１対１に対応している。つまり、先頭アドレスがユニット４ａの１番目のセンサＳａに対応し、２番目のアドレスがユニット４ａの２番目のセンサＳａに対応し、…２５６番目のアドレスがユニット４ｐの１６番目のセンサＳａに対応している。
【００５５】
変化位置メモリ部５４の各ビット単位の出力はオア回路５５及びエンコーダ５７に出力される。
【００５６】
オア回路５５は、変化位置メモリ部５４の各ビット単位の出力の論理和を取るものであり、この論理和の結果はステータスレジスタ５６に出力される。
【００５７】
このオア回路５５は、変化位置メモリ部５４内に１つ以上「１」が記憶されている際に、「１」信号を出力するものであり、変化位置メモリ部５４内に１つも「１」が記憶されていない際に、「０」信号を出力するものである。
【００５８】
ステータスレジスタ５６は、オア回路５５からの論理和の結果をステータスとして記憶するものである。変化位置メモリ部５４内に１つ以上「１」が記憶されている際に、センサ（Ｓａ）のセンサ状態データに変化ありを示すデータとしての「１」を記憶するものである。変化位置メモリ部５４内に１つも「１」が記憶されていない際に、センサ（Ｓａ）のセンサ状態データに変化なしを示すデータとしての「０」を記憶するものである。このステータスレジスタ５６の記憶内容としてのセンサ（Ｓａ）のセンサ状態データの変化の有無を示すデータがＣＰＵ１１に出力される。
【００５９】
エンコーダ５７は、変化位置メモリ部５４の若いアドレスに記憶されている１信号に基づいてこのビット位置のアドレスデータを変化位置を示すデータとして出力するものであり、この出力はＣＰＵ１１及びセレクタ５８へ供給される。
【００６０】
セレクタ５８は、供給されるアドレスデータに基づく前回センサの変化を読取ったビット位置（変化位置メモリ部５４のビット位置に対応）から１信号を出力するデコーダであり、たとえばＲＯＭにより構成されており、この出力はリセット回路５９へ供給されるものである。
【００６１】
リセット回路５９は、セレクタ５８からの所定のビット位置からの１信号とＣＰＵ１１から供給されるリード信号に応じて、変化位置メモリ部５４にて前回センサの変化を読取ったビット位置のデータを「１」から「０」に変更（ビットリセット）するものである。たとえば各ビット単位のナンド回路により構成され、各ナンド回路の一端にＣＰＵ１１からのリード信号に基づく０信号がインヒビットされて供給された際に、その他端にセレクタ５８から１信号が供給されている１つのナンド回路から０信号が出力される。これにより、このナンド回路に対応する変化位置メモリ部５４のビット位置のデータを「０」に書き換えるようになっている。
【００６２】
上記構成において、図４の概略構成と図５のフローチャートを参照しつつ、上記各ユニット４ａ、…のセンサＳａ、…の少なくともいずれか１つのセンサ状態データが変化した際の処理について説明する。また、比較器５３はＣＰＵ１１によりあらかじめモード設定信号として「０１」が設定され、前回のセンサ状態データが「０」で今回のセンサ状態データが「１」の際、あるいは前回のセンサ状態データが「１」で今回のセンサ状態データが「０」の際に、変化ありを示す「１」信号を出力するものとする。
【００６３】
たとえば今、ユニット４ａ、…の各センサＳａ、…（１６個ずつ）のセンサ状態データがユニット制御部５ａ、…により順次読取られ（図７参照）、信号線３ｄを介して主制御部２のシリアル−パラレル変換器１５に順次転送される（図３の（ａ）〜（ｃ）参照）。
【００６４】
これにより、シリアル−パラレル変換器１５は信号線３ｄを介して伝送される各ユニット４ａ、…のセンサＳａ、…のシリアルのセンサ状態データをタイミング信号発生部１４からのタイミング信号に基づいて１６ビットのパラレルのデータ列に変換し（ＳＴ１）、セレクタ２２に出力する。
【００６５】
セレクタ２２は、アドレス発生部２７からのアドレスに基づくユニット４ａ、…に対応するセンサオン／オフ状態メモリ２３の１６のアドレス（たとえば０アドレスから１５アドレス）を選択し、シリアル−パラレル変換器１５からのセンサ状態データをこの１６ビット分のアドレスに出力する。
【００６６】
この結果、センサオン／オフ状態メモリ２３に、各ユニット４ａ、…のセンサＳａ、…のセンサ状態データが記憶される。
【００６７】
ついで、分周器２６からのクロックに基づいて、センサオン／オフ状態メモリ２３の記憶内容が今回のセンサオン／オフ状態メモリ５１に記憶され、今回のセンサオン／オフ状態メモリ５１の記憶内容が前回のセンサオン／オフ状態メモリ５２に記憶される。
【００６８】
これにより、今回のセンサオン／オフ状態メモリ５１の各ビットごとの出力と前回のセンサオン／オフ状態メモリ５２の各ビットごとの出力とが比較器５３により比較され、この比較の結果、前回のセンサ状態データが「０」で今回のセンサ状態データが「１」の際、あるいは前回のセンサ状態データが「１」で今回のセンサ状態データが「０」の際に、変化ありを示す「１」信号を出力する。
【００６９】
この比較の結果が、ビット単位に変化位置メモリ部５４に記憶される。つまり、変化位置メモリ部５４に、ユニット４ａ、…の各センサＳａ、…のセンサ状態データが変化しているか否かを示すデータをビット単位に登録する。
【００７０】
この変化位置メモリ部５４の各ビット単位の出力の論理和がオア回路５５により取られ、変化位置メモリ部５４内に１つ以上「１」が記憶されている際に、「１」信号をステータスレジスタ５６に出力する。これにより、ステータスレジスタ５６は、センサ状態データに変化ありを示すデータとしての「１」を記憶し、センサ状態データの変化有りを示すデータをＣＰＵ１１へ出力（通知）する（ＳＴ２）。
【００７１】
この出力（割り込み信号）により、ＣＰＵ１１はリード信号をセンサ信号変化判断回路２４のエンコーダ５７及びリセット回路５９に出力する。
【００７２】
このリード信号により、エンコーダ５７は、変化位置メモリ部５４の若いアドレスに記憶されている１信号に基づいてこのビット位置のアドレスデータを変化位置を示すデータとしてＣＰＵ１１へ出力（通知）する（ＳＴ３）。このアドレスデータはセレクタ５８にも出力される。
【００７３】
この結果、このセンサ信号変化判断回路２４は、各センサＳａ、…のセンサ状態データの変化を判断した際、状態変化信号と変化しているセンサを示すデータとをＣＰＵ１１へ出力する。
【００７４】
この出力に基づいて、ＣＰＵ１１は上記センサの変化に伴う媒体の搬送状態や媒体の収納状態等を判断する。
【００７５】
また、セレクタ５８はエンコーダ５７から供給されるアドレスデータに基づく前回センサの変化を読取ったビット位置から１信号を出力する。
【００７６】
この結果、リセット回路５９は、セレクタ５８からの所定のビット位置からの１信号とＣＰＵ１１から供給されるリード信号に応じて、変化位置メモリ部５４にて前回センサの変化を読取ったビット位置のデータを「１」から「０」に変更（ビットリセット）する（ＳＴ３）。
【００７７】
この後、変化位置メモリ部５４内に１つ以上「１」が記憶されている際には、上記同様に処理が行われる。
【００７８】
また、変化位置メモリ部５４内が全て「０」となった際には、ステータスレジスタ５６が「０」となり、ＣＰＵ１１に対して上記割込み信号による割込みが生じないため、センサ状態の判断処理以外の他の処理を行うことができる。
【００７９】
上記ユニット４ａのユニット制御部５ａの構成を、図６を用いて説明する。
【００８０】
ユニット制御部５ａは、図６に示すように、伝送用タイミング信号発生部３０、センサ用タイミング信号発生部３１、スイッチ部３２、Ａ／Ｄコンバータ３３、スライスレベルメモリ３４、比較器３５、比較結果メモリ３６、パラレル−シリアル変換器３７、センサレベルメモリ３８、セレクタ３９、パラレル−シリアル変換器４０、シリアル−パラレル変換器４１、４５、コマンドメモリ４２、コマンド解析部４３、アドレス判別部４４、４７、出力ポート回路４６により構成されている。
【００８１】
上記伝送用タイミング信号発生部３０は、上記主制御部２から信号線３ｂを介して伝送される同期信号ＳＹＮＣに基づいてデータ伝送用のタイミング信号を発生するものである。たとえば、同期信号ＳＹＮＣがローレベルからハイレベルへ変化して時点から４μｓｅｃごとに、データ伝送用のタイミング信号を発生するものである。このデータ伝送用のタイミング信号はパラレル−シリアル変換器３７、４０、シリアル−パラレル変換器４１、４５に供給される。
【００８２】
上記センサ用タイミング信号発生部３１は、このユニット制御部５ａのセンサＳａ、…に対するスキャン用のタイミング信号を出力するものである。たとえば、図７に示すように、このシステム全体におけるセンサスキャンの周期が１２８０μｓｅｃであり、この先頭のユニット制御部５ａに対するセンサスキャンタイミングは先頭の８０μｓｅｃであり、この８０μｓｅｃの中で４μｓｅｃごとのタイミング信号を発生するものである。
【００８３】
このセンサ用タイミング信号発生部３１からのタイミング信号は、スイッチ部３２、スライスレベルメモリ３４、比較結果メモリ３６、センサレベルメモリ３８、コマンド解析部４３に供給される。
【００８４】
上記スイッチ部３２は、タイミング信号発生部３１からのタイミング信号に基づいてセンサＳａ、…からのセンサ出力を順次取り込むものである。このスイッチ部３２の出力はＡ／Ｄコンバータ３３に供給される。
【００８５】
上記Ａ／Ｄコンバータ３３は、上記スイッチ部３２からのセンサ出力としてのアナログ値を多値（２５６段階）のデジタル値に変換するものである。Ａ／Ｄコンバータ３３からのデジタル値は比較器３５、センサレベルメモリ３８に供給される。
【００８６】
上記スライスレベルメモリ３４は、各センサＳａ、…ごとのスライスレベルを記憶しているものであり、上記タイミング信号発生部３１からのタイミング信号に基づいて各センサＳａ、…ごとのスライスレベルを順次比較器３５へ出力するものである。
【００８７】
上記スライスレベルメモリ３４は、コマンド解析部４３からの書き換え信号と書き換えデータとに基づいて、各センサＳａ、…ごとのスライスレベルを書き換えるようになっている。
【００８８】
上記比較器３５は、各センサＳａ、…ごとのＡ／Ｄコンバータ３３からのデジタル値と、上記スライスレベルメモリ３４からのスライスレベルとを比較し、Ａ／Ｄコンバータ３３からのデジタル値がスライスレベルよりも大きい場合に、”１”信号を出力し、Ａ／Ｄコンバータ３３からのデジタル値がスライスレベルよりも小さい場合に、”０”信号を出力するものであり、各センサＳａ、…ごとの比較結果が上記タイミング信号発生部３１からのタイミング信号に基づいて上記比較結果メモリ３６に記憶される。
【００８９】
上記パラレル−シリアル変換器３７は、上記アドレス判別部４７からのユニット制御部５ａの判別信号が供給された際、比較結果メモリ３６に記憶されている各センサＳａ、…ごとの比較結果としての１６ビット分のセンサ状態データをシリアルデータに変換して出力するものである。このパラレル−シリアル変換器３７からのシリアルデータは信号線３ｄにより伝送される。
【００９０】
上記センサレベルメモリ３８は、上記タイミング信号発生部３１からのタイミング信号に基づいて各センサＳａ、…ごとのＡ／Ｄコンバータ３３からのデジタル値を記憶するものである。このデジタル値はセレクタ３９に出力される。
【００９１】
上記セレクタ３９は、上記センサレベルメモリ３８からの各センサＳａ、…ごとのデジタル値としてのセンサレベルデータが供給されるとともに、コマンド解析部４３からのエコーバックデータ、レスポンスデータが供給され、コマンド解析部４３からの選択信号により、上記各センサＳａ、…ごとのセンサレベルデータ、コマンド解析部４３からのエコーバックデータ、あるいはレスポンスデータを選択的に出力するものである。このセレクタ３９の出力は上記パラレル−シリアル変換器４０に供給される。
【００９２】
上記パラレル−シリアル変換器４０は、上記セレクタ３９から供給されるたとえば上記センサレベルメモリ３８からの出力をパラレルデータからシリアルデータに変換するものである。パラレル−シリアル変換器４０からのシリアルデータは信号線３ｅにより伝送される。
【００９３】
上記シリアル−パラレル変換器４１は、信号線３ｆを介して伝送されるアドレスデータ、コマンドデータをシリアルデータからパラレルデータに変換するものである。上記シリアル−パラレル変換器４１は、信号線３ｆを介して伝送されるデータの４ビットずつのデータ列をアドレス判別部４４へ出力し、信号線３ｆを介して伝送されるデータの１６ビットずつのデータ列を上記コマンドメモリ４２に出力するものである。
【００９４】
上記コマンドメモリ４２は、上記信号線３ｂにより伝送される同期信号ＳＹＮＣがハイレベルの際に、上記シリアル−パラレル変換器４１からのコマンドデータを記憶するものであり、この記憶したコマンドデータは上記コマンド解析部４３に供給される。
【００９５】
上記コマンド解析部４３は、コマンドメモリ４２からのコマンドデータを上記タイミング信号発生部３１からのタイミング信号に基づいて解析するものである。上記コマンド解析部４３は、スライスレベルの変更のコマンドを解析した際、書き換え信号と書き換えデータとを上記スライスレベルメモリ３４に出力し、各センサＳａ、…のセンサレベルの読取コマンドを解析した際、センサレベルメモリ３８の選択信号を上記セレクタ３９へ出力するものである。
【００９６】
また、上記コマンド解析部４３は、アドレス判別部４４からこのユニット制御部５ａの判別信号としての一致信号が供給された際、コマンド解析部４３の選択信号を上記セレクタ３９へ出力するとともに、コマンドメモリ４２からのコマンドデータをエコーバックデータとして上記セレクタ３９へ出力するものである。この後、上記コマンド解析部４３は、コマンド解析部４３の選択信号を上記セレクタ３９へ出力するとともに、コマンドメモリ４２からのコマンドデータを解析できたか否かを示すレスポンスデータを上記セレクタ３９へ出力するものである。
【００９７】
上記アドレス判別部４４は、上記信号線３ｂにより伝送される同期信号ＳＹＮＣがローレベルの際に、上記シリアル−パラレル変換器４１から供給される４ビットずつのデータ列とこのユニット制御部５ａのアドレスデータとが一致するか否かを判別するものである。このアドレス判別部４４からのユニット制御部５ａの判別信号としての一致信号はコマンド解析部４３に出力される。
【００９８】
上記シリアル−パラレル変換器４５、信号線３ｃを介して伝送されるアドレスデータ、出力ポートデータをシリアルデータからパラレルデータに変換するものである。上記シリアル−パラレル変換器４５は、信号線３ｃを介して伝送されるデータの４ビットずつのデータ列をアドレス判別部４７へ出力し、信号線３ｃを介して伝送されるデータの１６ビットずつのデータ列を上記出力ポート回路４６に出力するものである。
【００９９】
上記出力ポート回路４６は、上記信号線３ｂにより伝送される同期信号ＳＹＮＣがハイレベルの際に、上記シリアル−パラレル変換器４５からのポートデータを記憶するものであり、この記憶したポートデータは図示しないドライバ等に出力される。
【０１００】
上記アドレス判別部４７は、上記信号線３ｂにより伝送される同期信号ＳＹＮＣがローレベルの際に、上記シリアル−パラレル変換器４５から供給される４ビットずつのデータ列とこのユニット制御部５ａのアドレスデータとが一致するか否かを判別するものである。このアドレス判別部４７からのユニット制御部５ａの判別信号としての一致信号は上記パラレル−シリアル変換器３７に出力される。
【０１０１】
なお、信号線３ａを介して伝送されるクリア信号により、ユニット制御部５ａの各部がクリアされるようになっている。
【０１０２】
また、ユニット４ｂ、…のユニット制御部５ｂ、…の構成も、上述したユニット４ａのユニット制御部５ａの構成と同様である。
【０１０３】
なお、上記各ユニット制御部５ａ、…に対するセンサスキャンはデータ伝送とほぼ同じ周期であるが、データ伝送とは同期しておらず、各ユニット制御部５ａ、…がデータを伝送するタイミングとユニット制御部５ａ、…によりセンサＳａ、…をスキャンするタイミングとは必ずしも一致していない。
【０１０４】
上記各ユニット制御部５ａ、…において、センサスキャンの周期も１２８０μｓｅｃであり、スキャンが一巡して伝送すべきセンサ状態データが揃うのに１２８０μｓｅｃを要するため、スキャンして得たセンサ状態データを保存しておくために、上記比較結果メモリ３６が設けられている。
【０１０５】
次に、上記のような構成において、各ユニット制御部５ａ、…におけるセンサスキャン処理を、図３の（ａ）（ｂ）（ｃ）、図７、図８、図９の（ａ）から（ｅ）を用いて説明する。
【０１０６】
図８はユニット制御部５ａ（５ｂ、…）の要部を抜き出して示した図である。
【０１０７】
同図に示されるように、センサレベルメモリ３８、スライスレベルメモリ３４、比較結果メモリ３６のいずれも、センサＳａ、…の数（１６個）に対応する個数のデータを保持（記憶）する構成となっている。
【０１０８】
まず、たとえば図示しない電源投入時に、主制御部２のＣＰＵ１１からクリア信号が出力され、主制御部２の各部がクリアされるとともに、信号線３ａを介して各ユニット制御部５ａ、…にクリア信号が伝送される。これにより、各ユニット制御部５ａ、…の各部がクリアされる。
【０１０９】
これに伴い、主制御部２のＳＹＮＣ発生部１３からは、図９の（ａ）に示すような、同期信号ＳＹＮＣが発生される。また、各ユニット制御部５ａ、…のセンサ用タイミング信号発生部３１からは、ユニット制御部５ａから順に、図７に示すように８０μｓｅｃごとに、各センサＳａ、…に対する４μｓｅｃずつのタイミング信号を発生する。
【０１１０】
この結果、各ユニット制御部５ａ、…の各センサＳａ、…に対するセンサスキャンを行うのにかかる時間は１２８０μｓとなる。
【０１１１】
また、主制御部２のＳＹＮＣ発生部１３からの同期信号ＳＹＮＣは、信号線３ｂを介して各ユニット制御部５ａ、…に伝送される。また、この同期信号に合わせて主制御部２のアドレス発生部２７からのアドレスデータが信号線３ｃを介して各ユニット制御部５ａ、…に伝送される。
【０１１２】
これにより、同期信号ＳＹＮＣとアドレスデータとにより、ユニット制御部５ａ、…が順に８０μｓｅｃごとにアドレス指定され、このアドレス指定されたユニット制御部５ａ、…から順次センサ状態データの伝送タイミングとなるものである。
【０１１３】
たとえば、図９の（ａ）（ｂ）（ｄ）、図３の（ａ）（ｂ）（ｃ）に示すように、８０μｓｅｃのうち、初めのローレベル期間１６μｓにアドレスデータが割り当てられ、次のハイレベル期間６４μｓがセンサ状態データの伝送タイミングとなる。このセンサ状態データの伝送タイミング６４μｓをセンサの個数１６個で分割した４μｓが、センサ毎に割り当てられた伝送期間となる。
【０１１４】
たとえば今、ユニット制御部５ａのセンサＳａ、…に対してスキャンされた各センサ信号は、Ａ／Ｄコンバータ３３でデジタルデータに変換され、センサレベルデータとして比較器３５に供給されると共に、センサレベルメモリ３８に保持される。
【０１１５】
比較器３５では、Ａ／Ｄコンバータ３３からの各センサレベルデータとスライスレベルメモリ３４からの各スライスレベルとが比較される。センサレベルデータの内容（信号レベル）がスライスレベル以上であれば、比較器３５から明信号（論理“１”信号）が出力される。センサレベルデータの内容（信号レベル）がスライスレベル未満であれば、比較器３５から暗信号（論理“０”信号）が出力される。これら明信号および暗信号はセンサ状態データとして比較結果メモリ３６に保持される。
【０１１６】
また、他のユニット制御部５ｂ、…のセンサＳａ、…に対するセンサ状態データも上記同様に、各ユニット制御部５ｂ、…の比較結果メモリ３６に保持される。
【０１１７】
また、ユニット制御部５ａ、…では、それぞれ図９の（ａ）に示すような、同期信号ＳＹＮＣがローレベル期間においてアドレスデータの判定がなされ、アドレスデータが当該ユニット制御部のアドレスと一致した場合に比較結果メモリ３６内のセンサ状態データが、図９の（ｃ）に示すように、パラレル−シリアル変換され、主制御部２に伝送される。
【０１１８】
すなわち、ユニット制御部５ａ、…では、図９の（ａ）に示すような、同期信号ＳＹＮＣがローレベル期間において、図９の（ｂ）に示すような、信号線３ｃからのデータがシリアル−パラレル変換器４５により４ビットずつのパラレルデータに変換されたデータ列とこのユニット制御部５ａのアドレスデータとが一致するか否かをアドレス判別部４７により判別する。このアドレス判別部４７が一致を判断した際、上記パラレル−シリアル変換器３７に一致信号が出力される。これにより、パラレル−シリアル変換器３７は、図９の（ｃ）に示すように、比較結果メモリ３６内のセンサ状態データをシリアルデータに変換して信号線３ｄを介して主制御部２に伝送する。
【０１１９】
主制御部２では、ユニット制御部５ａ、…から伝送される各センサ状態データがシリアル−パラレル変換され、セレクタ２２により各ユニット４ａ、…の各センサＳａ、…に対応するセンサオン／オフ状態メモリ２３のアドレスにオン／オフ信号として出力され、このセンサオン／オフ状態メモリ２３に保持される。
【０１２０】
すなわち、このシリアル−パラレル変換器１５は信号線３ｄを介して伝送される各ユニット４ａ、…のセンサＳａ、…のシリアルのセンサ状態データをタイミング信号発生部１４からのタイミング信号に基づいて１６ビットのパラレルのデータ列に変換し、セレクタ２２に供給される。
【０１２１】
セレクタ２２は、アドレス発生部２７からのアドレスに基づくユニット４ａ、…に対応するセンサオン／オフ状態メモリ２３の１６のアドレス（たとえば０アドレスから１５アドレス）を選択し、シリアル−パラレル変換器１５からのセンサ状態データをこの１６ビット分のアドレスに出力する。
【０１２２】
このセンサオン／オフ状態メモリ２３の記憶内容はセンサ信号変化判断回路２４に出力される。
【０１２３】
これにより、このセンサ信号変化判断回路２４は、上述したように、各センサＳａ、…のセンサ状態データの変化を示すデータを変化位置メモリ部５４に登録し、この変化位置メモリ部５４に上記データが登録されたと判断された際、状態変化信号をＣＰＵ１１へ通知する。この通知により、ＣＰＵ１１がリード信号をセンサ信号変化判断回路２４に出力する。そして、このリード信号により、センサ信号変化判断回路２４と変化しているセンサを示すデータをＣＰＵ１１へ出力する。
【０１２４】
この結果、ＣＰＵ１１はそのセンサ信号変化判断回路２４からの出力に基づいて、媒体の搬送状態や媒体の収納状態等を判断するものである。
【０１２５】
次に、主制御部２からの所定のユニット制御部５ａ（５ｂ、…）に対するセンサレベルデータの伝送処理について説明する。
【０１２６】
まず、主制御部２では、指定先のユニット制御部５ａ（５ｂ、…）のセンサレベルメモリ３８に保持されている各センサＳａ、…ごとのセンサレベルデータの伝送を要求するためのコマンドが定められ、それが指定先のユニット制御部５ａに伝送される。
【０１２７】
指定先のユニット制御部５ａでは、主制御部２から供給されるコマンドに基づき、センサレベルメモリ３８に保持されている各センサレベルデータが読み出されて主制御部２に伝送される。
【０１２８】
主制御部２では、ユニット制御部５ａから伝送される各センサＳａ、…に対するセンサレベルデータに基づいて、センサＳａ、…に対する複数のスライスレベルが設定され、その各スライスレベルをユニット制御部５ａのスライスレベルメモリ３４に保持させるためのコマンドが定められ、そのコマンドが対応するユニット制御部５ａに伝送される。
【０１２９】
ユニット制御部５ａでは、主制御部２から供給されるコマンドが解析されることにより、センサＳａ、…に対する複数のスライスレベルが求められ、それがスライスレベルメモリ３４に保持される。
【０１３０】
なお、主制御部２から伝送された各コマンドは信号線３ｆにより伝送されてユニット制御部５ａで受信されるが、その受信がなされたことの証として、同じコマンドが信号線３ｅにより即時に主制御部２に伝送される。
【０１３１】
このとき、主制御部２では、コマンド返送に基づくエコーバックチェックが実行される。
【０１３２】
また、上記コマンドデータを解析できたか否かを示すレスポンスデータを信号線３ｅにより主制御部２に伝送される。
【０１３３】
次に、上記主制御部２により上記ユニット制御部５ａの各センサＳａ、…のセンサレベルデータを得る場合の処理について説明する。
【０１３４】
すなわち、ＣＰＵ１１は上記ユニット制御部５ａの各センサＳａ、…のセンサレベルデータを得るためのコマンドデータ（センサレベルの読取コマンド）をコマンドメモリ１９に設定し、アドレス発生期部２７からユニット制御部５ａのアドレスがパラレル−シリアル変換器１６に供給された際に、コマンドメモリ１９のコマンドデータもパラレル−シリアル変換器１６に供給される。
【０１３５】
これにより、パラレル−シリアル変換器１６は、ユニット制御部５ａのアドレスとセンサレベルデータを得るためのコマンドデータとをシリアルデータに変換する。このパラレル−シリアル変換器１６からのシリアルデータは信号線３ｅを介して各ユニット制御部５ａ、…のシリアル−パラレル変換器４１に伝送される。
【０１３６】
上記各ユニット制御部５ａ、…のシリアル−パラレル変換器４１は、伝送されるデータの４ビットずつのデータ列をアドレス判別部４４へ出力し、伝送されるデータの１６ビットずつのデータ列を上記コマンドメモリ４２に出力する。
【０１３７】
この結果、上記ユニット制御部５ａのアドレス判別部４４は、図９の（ａ）に示すように、主制御部１１から信号線３ｂを介して伝送される同期信号ＳＹＮＣがローレベルの際に、シリアル−パラレル変換器４１から供給される、図９の（ｄ）に示すような、４ビットずつのデータ列と、このユニット制御部５ａのアドレスデータとの一致を判別し、この一致信号をコマンド解析部４３に出力する。
【０１３８】
また、上記コマンドメモリ４２は、図９の（ａ）に示すように、主制御部１１から信号線３ｂを介して伝送される同期信号ＳＹＮＣがハイレベルの際に、図９の（ｄ）に示すような、シリアル−パラレル変換器４１から供給される１６ビットずつのデータ列をコマンド解析部４３に出力する。
【０１３９】
この際、コマンド解析部４３は、コマンド解析部４３の選択信号を上記セレクタ３９へ出力するとともに、コマンドメモリ４２からのコマンドデータをエコーバックデータとして上記セレクタ３９へ出力する。
【０１４０】
これにより、コマンド解析部４３が受付けたコマンドデータがセレクタ３９を介してパラレル−シリアル変換器４０に供給される。パラレル−シリアル変換器４０は供給される、図９の（ｅ）に示すような、エコーバックデータをシリアルデータに変換して、信号線３ｆを介して主制御部２のシリアル−パラレル変換器１７へ伝送する。
【０１４１】
シリアル−パラレル変換器１７は、信号線３ｆを介して伝送されるエコーバックデータをパラレルデータに変換してレスポンスメモリ２０へ出力する。
【０１４２】
これにより、ＣＰＵ１１はレスポンスメモリ２０に記憶されたエコーバックデータと上記伝送したコマンドデータとを比較することにより、エコーバックチェックを行うことにより、コマンドデータが正しく伝送されたか否かを確認することができる。
【０１４３】
また、上記コマンド解析部４３は、コマンド解析部４３の選択信号を上記セレクタ３９へ出力するとともに、コマンドメモリ４２からのコマンドデータを解析できたか否かを示すレスポンスデータを上記セレクタ３９へ出力する。
【０１４４】
これにより、コマンド解析部４３はコマンドデータを解析できたか否かを示すレスポンスデータをセレクタ３９を介してパラレル−シリアル変換器４０に供給する。パラレル−シリアル変換器４０は供給される、図９の（ｅ）に示すような、レスポンスデータをシリアルデータに変換して、信号線３ｆを介して主制御部２のシリアル−パラレル変換器１７へ伝送する。
【０１４５】
シリアル−パラレル変換器１７は、信号線３ｆを介して伝送されるレスポンスデータをパラレルデータに変換してレスポンスメモリ２０へ出力する。
【０１４６】
これにより、ＣＰＵ１１はレスポンスメモリ２０に記憶されたレスポンスデータにより、コマンドデータが解析できたか否かを確認することができる。
【０１４７】
また、上記コマンド解析部４３は、各センサＳａ、…のセンサレベルの読取コマンドを解析した際、センサレベルメモリ３８の選択信号をセレクタ３９へ出力する。
【０１４８】
これにより、セレクタ３９は、センサレベルメモリ３８の各センサＳａ、…ごとのデジタル値をパラレル−シリアル変換器４０に供給する。パラレル−シリアル変換器４０は供給される各センサＳａ、…ごとのデジタル値をシリアルデータに変換して、信号線３ｆを介して主制御部２のシリアル−パラレル変換器１７へ伝送する。
【０１４９】
シリアル−パラレル変換器１７は、信号線３ｆを介して伝送される各センサＳａ、…ごとのデジタル値をパラレルデータに変換してレスポンスメモリ２０へ出力する。
【０１５０】
これにより、ＣＰＵ１１はレスポンスメモリ２０に記憶された各センサＳａ、…ごとのセンサレベルデータにより、各センサＳａ、…ごとのスライスレベルを設定することができる。
【０１５１】
この場合、センサの劣化によりセンサのレベル低下した際、白レベルに基づいた各センサＳａ、…からの多値の値をレスポンスメモリ２０に登録することにより、ＣＰＵ１１は各センサＳａ、…のスライスレベルを判断できる。
【０１５２】
この結果、ＣＰＵ１１はユニット制御部５ａの各センサＳａ、…の各スライスレベルをユニット制御部５ａのスライスレベルメモリ３４に保持させるためのコマンドがユニット制御部５ａに伝送されて上述したセンサレベルの読取コマンドの場合と同様に処理される。
【０１５３】
このようにして、上記コマンド解析部４３は、各センサＳａ、…の各スライスレベルをユニット制御部５ａのスライスレベルメモリ３４に保持させるためのコマンドを解析した際、コマンドデータに基づく各センサＳａ、…の各スライスレベルをスライスレベルメモリ３４に記憶する。
【０１５４】
上記したように、複数のセンサに対する現在のそれぞれのセンサ状態データと、上記複数のセンサに対する所定時間前のそれぞれのセンサ状態データとを上記各センサごとに比較することにより、上記各センサごとに変化が生じているか否かを判断し、この判断結果に基づいて、上記複数のセンサのそれぞれに対応して変化が生じているかを否か示すデータを記憶し、この記憶内容に基づいて、上記複数のセンサの少なくとも１つのセンサ状態データが変化している場合に、この変化を示すデータをＣＰＵへ通知し、また記憶されている上記センサごとに変化が生じていることを示すデータに基づいて、センサ状態データが変化しているセンサを示すデータをＣＰＵへ通知するようにしたものである。
【０１５５】
この通知により、ＣＰＵは変化の生じたセンサに基づき、種々の状態を判断する。たとえば、搬送媒体の通過検知、収納媒体の取出し検知、集積部での媒体の在留検知等が行われる。
【０１５６】
これにより、ＣＰＵはセンサのセンサ状態データに変化が起こっていようが変化が起こっていまいと、常にセンサを監視する必要がなく、ＣＰＵの負荷を軽減できる。
【０１５７】
【発明の効果】
以上詳述したように、この発明によれば、複数のセンサからのセンサ状態データに基づいて種々の制御を行う制御素子を有する制御システムにおいて、制御素子が常にセンサの状態を監視する必要がなく、制御素子の負荷が軽減できる制御システム及びセンサ信号変化通知回路を提供できる。
【図面の簡単な説明】
【図１】この発明の実施形態を説明するためのユニット制御システムの概略構成を示す図。
【図２】主制御部の内部構成を説明するためのブロック図。
【図３】同期信号ＳＹＮＣに対する各ユニット制御部の伝送タイミングと各ユニット制御部のセンサ状態データの伝送タイミングとを説明するためのタイミングチャート。
【図４】センサ信号変化判断回路の内部構成を説明するための回路図。
【図５】センサ信号変化判断回路による判断処理を説明するためのフローチャート。
【図６】ユニット制御部の内部構成を説明するためのブロック図。
【図７】各ユニット制御部のセンサスキャンタイミングを説明するためのタイミングチャート。
【図８】ユニット制御部の要部の内部構成を説明するためのブロック図。
【図９】同期信号ＳＹＮＣに基づいて主制御部から各ユニット制御部に伝送されるデータと各ユニット制御部から主制御部に伝送されるデータを説明するためのタイミングチャート。
【符号の説明】
１…媒体搬送制御システム（ユニット制御システム）
２…主制御部
３…シリアル回線
３ａ、〜３ｆ…信号線
４ａ、〜…ユニット
Ｓａ、〜…センサ
５ａ、〜…ユニット制御部
１１…ＣＰＵ
１３…ＳＹＮＣ発生部
１４…タイミング信号発生部
１５…シリアル−パラレル変換器
２２…セレクタ
２３…センサオン／オフ状態メモリ
２４…センサ信号変化判断回路
２５…クロック発生部
２６…分周器
２７…アドレス発生部
５１…今回のセンサオン／オフ状態メモリ
５２…前回のセンサオン／オフ状態メモリ
５３…比較器
５４…変化位置メモリ部
５５…オア回路
５６…ステータスレジスタ
５７…エンコーダ
５８…セレクタ
５９…リセット回路
【図１】
0004592163.tif 000002
【図２】
0004592163.tif 000003
【図３】
0004592163.tif 000004
【図４】
0004592163.tif 000005
【図５】
0004592163.tif 000006
【図６】
0004592163.tif 000007
【図７】
0004592163.tif 000008
【図８】
0004592163.tif 000009
【図９】
0004592163.tif 000010