(57)【特許請求の範囲】
【請求項１】
入力信号が入力される入力部と、
前記入力部に入力された前記入力信号を積分する第１積分器と、
前記第１積分器の後段に縦続接続される複数の積分器と、
前記複数の積分器の縦続経路に対して形成された部分的な帰還経路に設けられた乗算器と、
前記第１積分器および前記複数の積分器のそれぞれからの出力信号を加算する加算手段と、
前記加算手段の加算結果を量子化する量子化手段と、
前記量子化手段の出力する量子化信号に対応する信号を前記第１積分器に帰還せしめる帰還手段と、
所定の前記乗算器の乗算値を時間的に変動させる乗算値可変手段と、
を備えており、
前記乗算値可変手段は、前記乗算値を、可聴周波数領域を含まない、振幅に規則性のない孤立波であるランダム変動信号の前記振幅に比例して変化させることにより前記乗算値を時間的に変動させることを特徴とするデルタシグマ変調回路。
【請求項２】
前記乗算器を複数備えており、
前記乗算値可変手段が前記乗算値を時間的に変動させる前記所定の前記乗算器は複数あることを特徴とする請求項１に記載のデルタシグマ変調回路。
【請求項３】
前記入力信号はデジタル信号であり、
前記乗算値可変手段は、前記所定の前記乗算器の乗算係数を書き換えることにより乗算値を時間的に変化させることを特徴とする請求項１に記載のデルタシグマ変調回路。
【請求項４】
前記入力信号はアナログ信号であり、
前記乗算値可変手段は、増幅器を備えていて、前記増幅器の増幅度を上記乗算値とし、前記増幅器の入力部減衰量もしくは帰還量を変動させることにより上記増幅度を変化させることを特徴とする請求項１に記載のデルタシグマ変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号を再生するシステムに関するものであり、アナログオーディオ信号をデジタル符号化する『デルタシグマ変調回路』、デジタルオーディオ信号（ＰＣＭ信号）を再デジタル符号化する『デルタシグマ変調回路』に関し、特に『比較的小さなビット数でデジタル符号化する際に生じやすい巡回ノイズ』を回避する技術に関する。
【背景技術】
【０００２】
オーディオ信号を比較的小さなビット数でデジタル符号化する『デルタシグマ変調』の技術に関しては例えば非特許文献１に記載されている。しかし、このようなデルタシグマ変調回路から『比較的小さなビット数でデジタル符号化した信号』を生成する際には、巡回ノイズが生じやすい。巡回ノイズは再生音を劣化させる。そこで、デルタシグマ変調回路の巡回ノイズを回避する目的でディザを付加するいわゆる『ディザ混入技術』や、ＤＣオフセット成分を付加する技術が、例えば特許文献１〜３に開示されている。
【０００３】
特許文献１におけるディザ混入技術を、図９を用いて説明する。図９は、特許文献１の従来技術において記載された、オーバーサンプリング技術およびノイズシェーピング技術を利用したＤＡ変換装置の構成を示すブロック図である。
【０００４】
ディジタルフィルタ１１０は、マルチビットのディジタル入力Ｄ１をオーバーサンプリングする。加算器１１２はディジタルフィルタ１０の出力であるマルチビットのディジタル信号Ａと、ディザー１１４から出力される交流波形信号Ｄとを加算してマルチビットのディジタル信号Ａ１を出力する。ノイズシェーパ（デルタシグマ変調器）１１６はディジタル信号Ａ１をデルタシグマ変調することによりビット数の低下したディジタル信号Ｂを送出する。波形整形回路１１８は、ノイズシェーパ１１６からのディジタル信号Ｂを構成するパルスを波形整形する。クロック発生器１２０は、水晶振動子１２０Ａを用いて周波数ｆｓを有するシステムクロック信号φｓを発生し、ディジタルフィルタ１１０、ノイズシェーパ１１６、および、波形整形回路１１８に供給する。ローパスフィルタ（ＬＰＦ）１２２は、波形整形回路１１８からのパルス出力Ｃをろ波して入力Ｄ１に対応したアナログ出力ＡＯに変換する。
【０００５】
ここで、加算器１１２およびディザー１１４は、ノイズシェーパ１１６においてリミットサイクルが発生するのを防止するために設けられたものである。リミットサイクルを防止するために、加算器１１２においてディジタル信号Ａに対してディザー１１４からの交流波形信号Ｄを加算して直流成分をかき乱し、それによってリミットサイクルのエネルギーが一周波数に集中しないようにしている。
【０００６】
次に、特許文献２におけるディザ混入技術を、図１０を用いて説明する。図１０は、特許文献２に記載されたΣΔ変換器の構成を示すブロック図である。
【０００７】
このΣΔ変換器では、信号源２０１からの入力信号を、ΣΔ変調部２０２のスイッチド・キャパシタ部のサンプリング用のコンデンサＣに、充電用の基準電圧との差分として充電し、ディザ混入回路２０３からのディザ信号を放電用の基準電圧として、この基準電圧とサンプリング用のコンデンサの充電電圧との差分を積分用のコンデンサに転送する。従って、入力信号にディザ信号を加算した状態で積分を行うことができる。
【０００８】
次に、特許文献３におけるＤＣオフセット成分を付加する技術を、図１１を用いて説明する。図１１は、特許文献３に記載されたアナログ／デジタル変換回路３０１の構成を示す回路ブロック図である。
【０００９】
ＡＤコンバータ３０２は、外部から差動入力されたアナログ信号をＰＤＭデジタル信号に変調する。デッドタイムコントロール回路３０３は、ＡＤコンバータ３０２から入力されたＰＤＭデジタル信号のパルスの立ち上がりタイミングと立ち下がりタイミングとを調整して、レベルシフト回路３０４に出力する。レベルシフト回路３０４は、デッドタイムコントロール回路３０３からの出力信号をレベルシフトする。レベルシフト回路３０４からのプラス出力は、第１ゲートドライバ回路３０５のＨｉｇｈ側と、第２ゲートドライバ回路３０６のＬｏｗ側とに入力されている。一方、レベルシフト回路３０４からのマイナス出力は、第１ゲートドライバ回路３０５のＬｏｗの側と、第２ゲートドライバ回路３０６のＨｉｇｈ側とに入力されている。第１ゲートドライバ回路３０５は、Ｈｉｇｈ側の出力およびＬｏｗ側の出力のそれぞれに接続された出力ＦＥＴ３０７…を駆動する。同様に、第２ゲートドライバ回路３０６は、Ｈｉｇｈ側の出力およびＬｏｗ側の出力のそれぞれに接続された出力ＦＥＴ３０７…を駆動する。
【００１０】
上記の構成により、アナログ／デジタル変換回路３０１は、ＡＤコンバータ３０２に入力されたアナログ信号を、第１ゲートドライバ回路３０５に接続された出力ＦＥＴ３０７…と、第２ゲートドライバ回路ＦＥＴ３０７…とからデジタル信号としてそれぞれ出力する。出力ＦＥＴ３０７…からのデジタル信号は、ローパスフィルタ３０８により高周波成分が除去され、外部の負荷３０９に出力される。
【００１１】
上記の構成において、デッドタイムコントロール回路３０３のプラス側入力波形、プラス側出力波形、マイナス側入力波形、および、マイナス側出力波形は、図１２に示す通りである。デッドタイムコントロール回路３０３は、プラス側出力波形をプラス側入力波形よりもΔＴ１だけ遅延させて立ち上がらせ、マイナス側出力波形をマイナス側入力波形よりもΔＴ２だけ遅延させて立ち上がらせる。ΔＴ１およびΔＴ２とは、Ｈｉｇｈ側の出力ＦＥＴ３０７…とＬｏｗ側の出力ＦＥＴ３０７…とが共にオフ状態となるデッドタイムである。ここで、ΔＴ１とΔＴ２とが異なる値である場合には、Ｈｉｇｈ側の出力ＦＥＴ３０７あるいはＬｏｗ側の出力ＦＥＴ３０７のいずれかにＤＣオフセットを与えた状態と同じ状態となる。従って、巡回ノイズによって発生するスペクトラムを、可聴帯域外に押しやることができる。
【００１２】
このように、従来は、対象としている信号に対して、または対象としている信号の積分信号に対して直接ディザを加算する方法、もしくは、制御信号にオフセット要素を付加する方法を取るのが一般的であった。
【特許文献１】特公平７−１２０９５０号公報（１９９５（平成７）年１２月２０日公告）
【特許文献２】特許第３１８９０７７号公報（２００１（平成１３）年５月１８日登録）
【特許文献３】特開２００３−１３３９５３号公報（２００３（平成１５）年５月９日公開）
【非特許文献１】『音響システムとディジタル処理』：電子情報通信学会編（平成７年３月２５日初版発行）／著者：大賀寿郎・山崎芳男・金田豊／Ｐ７８〜９５
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図９に示された特許文献１の技術を、デルタシグマ変調回路の部分につき構成例を明らかにして図示すれば、図１３のようになる。図１３のデルタシグマ変調回路４０１は、加算器４０３、積分器・乗算器群４０４、加算器４０５、量子化器４０６、および、出力負帰還部４０７を備えている。また、加算器４０３の前段に加算器４０２が設けられている。加算器４０２は図９の加算器１１２を、デルタシグマ変調回路４０１は図９のノイズシェーパ１１６を置き換えたものとなっている。
【００１４】
加算器４０２は入力信号とディザとを加算する。加算器４０３は、加算器４０２の出力信号すなわちディザが混入された入力信号と、出力負帰還部４０７の出力信号との差分を取る。加算器４０３の出力信号は積分器・乗算器群４０４に入力される。積分器・乗算器群４０４は、複数の縦続接続された積分器と、積分器の出力を増幅して次段の積分器に向けて出力する乗算器と、積分器の出力を増幅して所定位置に負帰還をかける乗算器とを備えている。積分器・乗算器群４０４は、加算器４０３の出力信号を積分し、各積分器がそれぞれ積分結果を出力する。加算器４０５は、積分器・乗算器群４０４の各積分器からの出力信号を加算する。量子化器４０６は加算器４０５の出力信号を低ビットの量子化信号に変換し、デルタシグマ変調回路４０１の出力信号とする。出力負帰還部４０７は、量子化器４０６の出力信号を加算器４０３に、従って積分器・乗算器群４０４に負帰還させる。
【００１５】
このように、特許文献１の技術によれば、ノイズシェーパ（即ち、デルタシグマ変調回路）の前でディザが混入される。
【００１６】
また、図１０に示された特許文献２の技術を、デルタシグマ変調回路の部分につき構成例を明らかにして図示すれば、図１４のようになる。
【００１７】
図１４のデルタシグマ変調回路５０１は、加算器５０２、積分器・乗算器群５０３、加算器５０４、量子化器５０５、および、出力負帰還部５０６を備えている。デルタシグマ変調回路５０３は図１０のΣΔ変調部２０２を置き換えたものとなっている。
【００１８】
加算器５０２は入力信号と出力負帰還部５０６の出力信号との差分を取る。加算器５０２の出力信号は積分器・乗算器群５０３に入力される。積分器・乗算器群５０３は、前記図１３の積分器・乗算器群４０４の構成と同じである。ただし、積分器のコンデンサにディザが入力される。積分器・乗算器群５０３は、加算器５０２の出力信号を積分し、各積分器がそれぞれ積分結果を出力する。加算器５０４は、積分器・乗算器群５０３の各積分器からの出力信号を加算する。量子化器５０５は加算器５０４の出力信号を低ビットの量子化信号に変換し、デルタシグマ変調回路５０１の出力信号とする。出力負帰還部５０６は、量子化器５０５の出力信号を加算器５０２に、従って積分器・乗算器群５０３に負帰還させる。
【００１９】
このように、特許文献２の技術によれば、デルタシグマ変調回路の中の積分器にディザが混入される。
【００２０】
また、図１１に示された特許文献３の技術を、デルタシグマ変調回路の部分につき構成例を明らかにして図示すれば、図１５のようになる。
【００２１】
図１５のデルタシグマ変調回路６０１は、スイッチング増幅器として動作するものであり、加算器６０２、積分器・乗算器群６０３、加算器６０４、量子化器６０５、ＦＥＴ駆動回路６０６、スイッチ（ＳＷ）回路６０７、および、出力負帰還部６０８を備えている。また、スイッチ回路６０７の後段にローパスフィルタ（ＬＰＦ）６０９が接続される。加算器６０２、積分器・乗算器群６０３、加算器６０４、および、量子化器６０５は、図１１のＡＤコンバータ３０２を置き換えたものである。ＦＥＴ駆動回路６０６は、図１１のデッドタイムコントロール回路３０３、レベルシフト回路３０４、第１ゲートドライバ回路３０５、および、第２ゲートドライバ回路３０６を置き換えたものである。スイッチ回路６０７は、図１１の出力ＦＥＴ３０７…を置き換えたものである。出力負帰還部６０８は、図９の出力ＦＥＴ７…の出力からＡＤコンバータ３０２への負帰還部を置き換えたものである。ローパスフィルタ６０９は、図１１のローパスフィルタ３０８・３０８を置き換えたものである。
【００２２】
加算器６０２は入力信号と出力負帰還部６０８の出力信号との差分を取る。加算器６０２の出力信号は積分器・乗算器群６０３に入力される。積分器・乗算器群６０３は、前記図１３の積分器・乗算器群４０４の構成と同じであり、加算器６０２の出力信号を積分し、各積分器がそれぞれ積分結果を出力する。加算器６０４は、積分器・乗算器群６０３の各積分器からの出力信号を加算する。量子化器６０５は加算器６０４の出力信号を１ビットのデジタル信号に量子化する。
【００２３】
ＦＥＴ駆動回路６０６は、量子化器６０５の出力信号からスイッチ回路６０７のＦＥＴの制御信号を生成する。ここで、ＦＥＴ駆動回路６０６にはオフセット要素付加回路６０６ａが含まれており、ＦＥＴの制御信号に前述のデッドタイムを持たせてスイッチ回路６０７の出力にＤＣオフセットを与えるようになっている。オフセット要素付加回路６０６ａは、図１１のデッドタイムコントロール回路３０３を置き換えたものである。スイッチ回路６０７は、ＦＥＴ駆動回路６０６から出力される制御信号に従ってスイッチング動作を行い、プラス側電源電圧＋Ｅｏおよびマイナス側電源電圧−Ｅｏを振幅とするパルスを出力し、デルタシグマ変調回路６０１の出力信号とする。出力負帰還部５０６は、スイッチ回路６０７の出力信号を加算器６０２に、従って積分器・乗算器群６０３に負帰還させる。ローパスフィルタ６０９はデルタシグマ変調回路６０１の出力信号から可聴周波数の信号成分を抽出する。
【００２４】
このように、特許文献３の技術によれば、ＦＥＴ駆動回路６０６のデッドタイミングコントロールによりスイッチ回路６０７における正電圧印加時間と負電圧印加時間とに差を設け、生成される制御信号にオフセット要素を付加することができる。
【００２５】
以上の従来技術においては、以下のような課題もしくは不合理な点があった。
【００２６】
実際のデバイスで扱える〔信号振幅〕には限界があり、上記従来の方法によると、
〔対象としている信号の振幅〕＋〔ディザの振幅〕
もしくは、
〔対象としている信号の振幅〕＋〔オフセット振幅〕
の足し合わさった振幅が飽和することなく〔振幅限界〕以内に収まることが、正常動作の条件となる。すなわち、デバイスのダイナミックレンジの限界から、〔ディザ〕や〔オフセット〕を加えた場合でも正常な積分動作を補償するためには、〔ディザ〕や〔オフセット〕を加えた分だけ〔対象としている信号〕の振幅を減衰させなければならない。これは〔対象としている信号〕のみを扱う場合に比べて、ダイナミックレンジが狭くなるという課題が発生することを意味している。
【００２７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、巡回ノイズを回避しながらダイナミックレンジを広く取ることができるデルタシグマ変調回路を実現することにある。
【課題を解決するための手段】
【００２８】
本発明のデルタシグマ変調回路は、上記課題を解決するために、入力信号が入力される入力部と、前記入力部に入力された前記入力信号を積分する第１積分器と、前記第１積分器の後段に縦続接続される複数の積分器と、前記複数の積分器の縦続経路に対して形成された部分的な帰還経路に設けられた乗算器と、前記第１積分器および前記複数の積分器のそれぞれからの出力信号を加算する加算手段と、前記加算手段の加算結果を量子化する量子化手段と、前記量子化手段の出力する量子化信号に対応する信号を前記第１積分器に帰還せしめる帰還手段と、所定の前記乗算器の乗算値を時間的に変動させる乗算値可変手段と、を備えていることを特徴としている。
【００２９】
上記の発明によれば、乗算値可変手段によって、部分的な帰還経路に設けられた所定の乗算器の乗算値を時間的に変動させる。これにより、デルタシグマ変調アルゴリズムによる演算そのものに時間的な変動を加えることによって、特定周期で繰り返される要素を排除するように動作させ、巡回ノイズを低減させる。従って、ディザやＤＣオフセット電圧を付加せずとも、積分器・乗算器群中の乗算器の乗算値を変動させることにより、巡回ノイズを回避することができる。このように巡回ノイズを回避することができれば、デルタシグマ変調回路の入力信号の振幅の全範囲を、有効にデルタシグマ変調に用いることができる。
【００３０】
以上により、巡回ノイズを回避しながらダイナミックレンジを広く取ることができるデルタシグマ変調回路を実現することができるという効果を奏する。
【００３１】
また、従来のようにディザを混入させる場合には、信号系に直接ディザ信号を加えるため、ディザ成分の中にオーディオ帯域の雑音が含まれていると、〔対象としている信号〕の雑音レベルが増加するという不具合があった。しかし、本発明のデルタシグマ変調回路によれば、デルタシグマ変調のアルゴリズム自体を変動させるので、通過させる信号の低周波数領域の伝達関数は変化せず、量子化ノイズの分布を決定する誤差伝達関数のみが変化し、このノイズ分布の変化は、デルタシグマ変調のアルゴリズムで扱う信号に比べ、はるかに小さいため、通過させる信号に影響を与えない。従って、変動要素に付帯したノイズの影響を受けにくいという効果を奏する。
【００３２】
さらに、従来のように制御信号にオフセット要素を付加する場合には、最終段にオフセット電圧が出力されてしまうという不具合があり、オーディオ機器等に適用する場合、常時直流成分が出力されることになるため、別途これを対策する手段が必要であった。しかし、本発明のデルタシグマ変調回路によれば、オフセット電圧を出力するようなことはないので、これへの対策が不要になるという効果を奏する。
【００３３】
本発明のデルタシグマ変調回路は、上記課題を解決するために、前記乗算器を複数備えており、前記乗算値可変手段が前記乗算値を時間的に変動させる前記所定の前記乗算器は複数あることを特徴としている。
【００３４】
上記の発明によれば、複数の乗算器の乗算値を時間的に変動させるので、デルタシグマ変調回路のアルゴリズムをそれだけ多様に時間的に変動させることができるという効果を奏する。
【００３５】
本発明のデルタシグマ変調回路は、上記課題を解決するために、前記入力信号はデジタル信号であり、前記乗算値可変手段は、前記所定の前記乗算器の乗算係数を書き換えることにより乗算値を時間的に変化させることを特徴としている。
【００３６】
上記の発明によれば、デルタシグマ変調回路がデジタル系で構成されている場合の乗算値可変手段を、容易に実現することができるという効果を奏する。
【００３７】
本発明のデルタシグマ変調回路は、上記課題を解決するために、前記入力信号はアナログ信号であり、前記乗算値可変手段は、増幅器を備えていて、前記増幅器の増幅度を上記乗算値とし、前記増幅器の入力部減衰量もしくは帰還量を変動させることにより上記増幅度を変化させることを特徴としている。
【００３８】
上記の発明によれば、デルタシグマ変調回路がアナログ系で構成されている場合の乗算値可変手段を、容易に実現することができるという効果を奏する。
【００３９】
本発明のデルタシグマ変調回路は、上記課題を解決するために、前記乗算値可変手段は、前記乗算値を、可聴周波数領域より高い周波数で時間的に変動させることを特徴としている。
【００４０】
上記の発明によれば、デルタシグマ変調のアルゴリズムを変動させた結果生じる変動信号には、可聴帯域の成分が含まれないので、量子化ノイズの変動が可聴帯域に影響を与えないで済むという効果を奏する。
【００４１】
本発明のデルタシグマ変調回路は、上記課題を解決するために、前記乗算値可変手段は、前記乗算値を、可聴周波数領域を含まない、振幅に規則性のない孤立波であるランダム変動信号の前記振幅に比例して変化させることにより前記乗算値を時間的に変動させることを特徴としている。
【００４２】
上記の発明によれば、デルタシグマ変調のアルゴリズムを変動させた結果生じる変動信号には、可聴帯域の成分が含まれないので、量子化ノイズの変動が可聴帯域に影響を与えないで済むという効果を奏する。
【発明の効果】
【００４３】
本発明のデルタシグマ変調回路は、以上のように、入力信号が入力される入力部と、前記入力部に入力された前記入力信号を積分する第１積分器と、前記第１積分器の後段に縦続接続される複数の積分器と、前記複数の積分器の縦続経路に対して形成された部分的な帰還経路に設けられた乗算器と、前記第１積分器および前記複数の積分器のそれぞれからの出力信号を加算する加算手段と、前記加算手段の加算結果を量子化する量子化手段と、前記量子化手段の出力する量子化信号に対応する信号を前記第１積分器に帰還せしめる帰還手段と、所定の前記乗算器の乗算値を時間的に変動させる乗算値可変手段と、を備えている。
【００４４】
それゆえ、巡回ノイズを回避しながらダイナミックレンジを広く取ることができるデルタシグマ変調回路を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４５】
本発明の実施の形態について、図面を用いて説明すれば以下の通りである。
【００４６】
図１に、本実施の形態に係るデルタシグマ変調回路１の構成を示す。デルタシグマ変調回路１は、入力部ＩＮ、出力部ＯＵＴ、加算器２、積分器・乗算器群３、加算器（加算手段）４、量子化器（量子化手段）５、出力負帰還部（帰還手段）６、および、乗算値可変部（乗算値可変手段）７を備えている。
【００４７】
入力部ＩＮには、量子化器５の出力を変調する入力信号Ｘが入力される。加算器２は入力信号と出力負帰還部６の出力信号との差分を取る。加算器２の出力信号は積分器・乗算器群３に入力される。積分器・乗算器群３は、複数の縦続接続された積分器と、積分器の出力を増幅して次段の積分器に向けて出力する乗算器と、積分器の出力を増幅して所定位置に負帰還をかける乗算器とを備えている。積分器・乗算器群３は、加算器２の出力信号を積分し、各積分器がそれぞれ積分結果を出力する。そして、乗算値可変部７は、積分器・乗算器群３における所定の乗算器の乗算値を時間的に変動させることができる。加算器４は、積分器・乗算器群３の各積分器からの出力信号を加算する。量子化器５は加算器４の出力信号を低ビットの量子化信号に変換し、デルタシグマ変調回路１の出力信号Ｙとして出力部ＯＵＴから出力する。出力負帰還部６は、量子化器５の出力する量子化信号に対応する信号を、加算器２に負帰還させる、従って積分器Ｉ１に負帰還させる。
【００４８】
次に、上記積分器・乗算器群３の具体的な構成を示すとともに、乗算器可変部７の乗算値変化動作について説明する。
【００４９】
図２は、積分器・乗算器群３の具体的な構成を示したデルタシグマ変調回路１の構成図である。積分器・乗算器群３は７段の積分器が縦続接続された構成であり、デルタシグマ変調回路１は７次のデルタシグマ変調回路となっている。
【００５０】
積分器・乗算器群３は、積分器Ｉ１〜Ｉ７、乗算器Ａ１〜Ａ６、乗算器Ｂ１・Ｂ２・ＢＸ、加算器Ｓ１〜Ｓ３、および、遅延器Ｄ１〜Ｄ３を備えている。
【００５１】
積分器（第１積分器）Ｉ１は加算器２の出力信号を積分する。乗算器Ａ１は積分器Ｉ１の出力に乗算値ａ１を乗算する。
【００５２】
加算器Ｓ１は乗算器Ａ１の出力と後述する乗算器Ｂ１の出力との差分を取る。積分器Ｉ２は加算器Ｓ１の出力を積分する。乗算器Ａ２は積分器Ｉ２の出力に乗算値ａ２を乗算する。積分器Ｉ３は乗算器Ａ２の出力を積分する。遅延器Ｄ１は積分器Ｉ３の出力を遅延させる。乗算器Ｂ１は遅延器Ｄ１の出力に乗算値ｂ１を乗算する。
【００５３】
乗算器Ａ３は積分器Ｉ３の出力に乗算値ａ３を乗算する。
【００５４】
加算器Ｓ２は乗算器Ａ３の出力と後述する乗算器Ｂ２の出力との差分を取る。積分器Ｉ４は加算器Ｓ２の出力を積分する。乗算器Ａ４は積分器Ｉ４の出力に乗算値ａ４を乗算する。積分器Ｉ５は、乗算器Ａ４の出力を積分する。遅延器Ｄ２は積分器Ｉ５の出力を遅延させる。乗算器Ｂ２は遅延器Ｄ２の出力に乗算値ｂ２を乗算する。
【００５５】
乗算器Ａ５は積分器Ｉ５の出力に乗算値ａ５を乗算する。
【００５６】
加算器Ｓ３は乗算器Ａ５の出力と後述する乗算器ＢＸの出力との差分を取る。積分器Ｉ６は加算器Ｓ３の出力を積分する。乗算器Ａ６は積分器Ｉ６の出力に乗算値ａ６を乗算する。積分器Ｉ７は乗算器Ａ６の出力を積分する。遅延器Ｄ３は積分器Ｉ７の出力を遅延させる。乗算器ＢＸは遅延器Ｄ３の出力に乗算値ｂｘを乗算する。
【００５７】
こうして、積分器・乗算器群３においては、積分器Ｉ２〜Ｉ７の複数の積分器が、積分器Ｉ１の後段に縦続接続されている。また、乗算器は増幅器であり、その乗算値は増幅度である。上記の説明から分かるように、積分器Ｉ１に複数の積分器Ｉ２〜Ｉ７が縦続接続されており、この縦続経路に対して、部分的な帰還経路が形成されている。積分器Ｉ３の出力は積分器Ｉ２の入力に負帰還されており、加算器Ｓ１、積分器Ｉ２、乗算器Ａ２、積分器Ｉ３、遅延器Ｄ１、および、乗算器Ｂ１からなるブロックが、積分器・乗算器群３において第１の部分的な帰還経路を有する部分帰還ループブロックＣ１を構成している。同様に、積分器Ｉ５の出力は積分器Ｉ４の入力に負帰還されており、加算器Ｓ２、積分器Ｉ４、乗算器Ａ４、積分器Ｉ５、遅延器Ｄ２、および、乗算器Ｂ２からなるブロックが、積分器・乗算器群３において第２の部分的な帰還経路を有する部分帰還ループブロックＣ２を構成している。同様に、積分器Ｉ７の出力は積分器Ｉ６の入力に負帰還されており、加算器Ｓ３、積分器Ｉ６、乗算器Ａ６、積分器Ｉ７、遅延器Ｄ３、および、乗算器ＢＸからなるブロックが、積分器・乗算器群３において第３の部分的な帰還経路を有する部分帰還ループブロックＣ３を構成している。
【００５８】
積分器Ｉ１〜Ｉ７のそれぞれの出力は、加算器４によって加算される。量子化器５は加算器４の加算結果を量子化する。出力負帰還部６は遅延器で構成されており、量子化器５の出力、すなわち出力信号Ｙを遅延させる。出力負帰還部６の出力は加算器２によって入力信号Ｘとの差分を取られ、これにより、出力信号Ｙがデルタシグマ変調回路１の入力に負帰還されるようになっている。
【００５９】
量子化器５によって量子化された信号は出力部ＯＵＴから出力されるとともに『量子化に対応した情報』として入力側に負帰還される。ここで『量子化に対応した情報』とは『アナログ信号処理によるデルタシグマ変調』では２値に対応したパルス波形を、『デジタル信号処理によるデルタシグマ変調』では２値に対応したデジタル値を負帰還する。このループによりデルタシグマ変調動作が行われるが、従来のデルタシグマ変調回路では、変動しない信号（例えばＤＣ成分）が入力された場合、量子化器より特定周期で繰り返される信号（巡回ノイズ）で可聴周波数帯域に成分を持つ信号が発生しやすい。
【００６０】
これを回避するために、本実施の形態では、図２に示すように、乗算値可変部７によって、部分帰還ループブロックの帰還側に位置する所定の乗算器の乗算値を時間的に変動させるようにしている。乗算値可変部７は、積分器・乗算器群３の一部であってもよいし、積分器・乗算器群３と一部の構成要素を共有するものであってもよいし、積分器・乗算器群３とは別のものであってもよい。これにより、デルタシグマ変調アルゴリズムによる演算そのものに時間的な変動を加えることによって、特定周期で繰り返される要素を排除するように動作させ、巡回ノイズを低減させる。例えば、一定の大きさの信号（例えばＤＣ信号）が入力され続けても、同じパターンが繰り返されるような巡回ノイズ発生状態に陥らない。
【００６１】
従って、ディザやＤＣオフセット電圧を付加せずとも、積分器・乗算器群中の乗算器の乗算値を変動させることにより、巡回ノイズを回避することができる。このように巡回ノイズを回避することができれば、デルタシグマ変調回路の入力信号の振幅の全範囲を、有効にデルタシグマ変調に用いることができる。以上により、巡回ノイズを回避しながらダイナミックレンジを広く取ることができるデルタシグマ変調回路を実現することができる。
【００６２】
図２の構成では、乗算器ＢＸの乗算値ｂｘを乗算値可変部７によって時間的に変動させるようになっている。乗算値可変部７によって乗算値を時間的に変動させる乗算器は、部分帰還ループブロックＣ１の第１の部分的な帰還経路に設けられた乗算器Ｂ１や、部分帰還ループブロックＣ２の第２の部分的な帰還経路に設けられた乗算器Ｂ２などの他のブロックの乗算器でもよいが、本実施の形態では、一例として部分帰還ループブロックＣ３の第３の部分的な帰還経路に設けられた乗算器ＢＸを対象とする。なお、複数の部分的な帰還経路に設けられた乗算器を、乗算値を変動させる対象としてもよい。複数の乗算器の乗算値を時間的に変動させる場合には、デルタシグマ変調回路１のアルゴリズムをそれだけ多様に時間的に変動させることができる。
【００６３】
また、従来のようにディザを混入させる場合には、信号系に直接ディザ信号を加えるため、ディザ成分の中にオーディオ帯域の雑音が含まれていると、〔対象としている信号〕の雑音レベルが増加するという不具合があった。しかし、本実施の形態に係るデルタシグマ変調回路１によれば、デルタシグマ変調のアルゴリズム自体を時間的に変動させるので、通過させる信号の低周波数領域の伝達関数は変化せず、量子化ノイズの分布を決定する誤差伝達関数のみが変化する。すなわち、『部分帰還ループの帰還経路に位置する乗算器（増幅器）の乗算値（増幅度）を変動させる』と、量子化ノイズの零点周波数（量子化ノイズが極小となる周波数）が変化するが、このノイズ分布の変化は、デルタシグマ変調のアルゴリズムで扱う信号に比べ、はるかに小さいため、通過させる信号に影響を与えない。従って、変動要素に付帯したノイズの影響を受けにくい。
【００６４】
さらに、従来のように制御信号にオフセット要素を付加する場合には、最終段にオフセット電圧が出力されてしまうという不具合があり、オーディオ機器等に適用する場合、常時直流成分が出力されることになるため、別途これを対策する手段が必要であった。しかし、本実施の形態に係るデルタシグマ変調回路１によれば、オフセット電圧を出力するようなことはないので、これへの対策は不要である。
【００６５】
なお、乗算値（増幅度）を変動させる時間的な（従って、周波数的な）条件として、
・可聴周波数領域より高い周波数で変化させる。
もしくは、
・可聴周波数領域の成分を含まないランダム変動信号の振幅に比例して変化させる。
を満たすように動作する乗算値可変部７を設けると、デルタシグマ変調のアルゴリズムを変動させた結果生じる変動信号には、可聴帯域の成分が含まれないので、『量子化ノイズの変動』自体は可聴帯域に影響を与えないで済む。なお、ランダム変動信号とは、振幅に規則性のない孤立波を指す。
【００６６】
次に、乗算値可変部７の実施例を説明する。
【００６７】
〔実施例１〕
本実施例の乗算値可変部７は、図３に示すように、乗算器Ｂ３・Ｂ３’およびスイッチＳＷ１を備えている。デルタシグマ変調回路としては、図２のデルタシグマ変調回路１において、乗算器ＢＸを、乗算値ｂ３の乗算器Ｂ３と乗算値ｂ３’の乗算器Ｂ３’とに置き換え、さらにスイッチＳＷ１を設けたものに相当する。乗算器Ｂ３・Ｂ３’およびスイッチＳＷ１は、積分器・乗算器群３の一部でもあり、乗算値可変部７を構成する要素でもある。入力部ＩＮに入力される入力信号Ｘがアナログ信号の場合でも、デジタル信号の場合でも、適宜本実施例に適したデルタシグマ変調回路１を構成することができる。
【００６８】
乗算器Ｂ３と乗算器Ｂ３’とはそれぞれ、スイッチＳＷ１の時間的な切り換え動作によって、加算器Ｓ３と遅延器Ｄ３との間に選択的に接続されるようになっている。スイッチＳＷ１は、外部からの制御信号ｋによって乗算器Ｂ３と乗算器Ｂ３’とのいずれを加算器Ｓ３と遅延器Ｄ３との間に接続するかを切り換える。すなわち、図２の乗算器ＢＸとして、乗算器Ｂ３と乗算器Ｂ３’とを交互に用いる。
【００６９】
以上のように、本実施例の乗算値可変部７によれば、乗算器ＢＸの乗算値を時間的に変動させることができる。
【００７０】
〔実施例２〕
本実施例の乗算値可変部７は、デルタシグマ変調回路１がデジタル系で構成される場合（離散時間信号を扱う系）に、図４に示すように、図２の乗算器ＢＸが備える乗算値レジスタの乗算係数を書き換えることにより乗算値を時間的に変動させる構成であり、メモリ７ａおよびレジスタ値切り換え部７ｂを備えている。入力部ＩＮには入力信号Ｘとしてデジタル信号が入力される。メモリ７ａは例えばｂ３１、ｂ３２、ｂ３３、…と複数通りの乗算係数を記憶しており、レジスタ値切り換え部７ｂは、外部から、メモリ７ａのいずれの乗算係数を用いるかの指示信号ｍを受けると、指示された乗算係数を乗算器ＢＸの乗算値レジスタｂｘｒに書き込む。指示信号ｍは、メモリ７ａの各乗算係数を時間的にずらして読み出す指示を行う内容となっており、乗算値レジスタｂｘｒの乗算係数が随時書き換えられるようになっている。
【００７１】
これによって、デルタシグマ変調アルゴリズムで演算される演算そのものに変動を加わえ、巡回ノイズを低減することを可能としている。
【００７２】
以上のように、本実施例の乗算値可変部７によれば、乗算器ＢＸの乗算値を時間的に変動させることができる。そして特に、デルタシグマ変調回路がデジタル系で構成されている場合の乗算値可変手段を、容易に実現することができる。
【００７３】
〔実施例３〕
本実施例の乗算値可変部７は、デルタシグマ変調回路１がアナログ系で構成される場合（時間連続信号を扱う系）に、図５に示すように、図２の乗算器ＢＸを構成するアナログ増幅回路の増幅度を変化させるものである。入力部ＩＮには入力信号Ｘとしてアナログ信号が入力される。図６に、乗算値可変部７の具体的な構成を示す。図６の乗算値可変部７は、乗算器ＢＸが演算増幅器を用いた増幅器である場合に、この増幅器の入力部減衰量を変動させる回路であり、特に、上記増幅器の入力側の電流を分岐させたりさせなかったりすることにより入力部減衰量を変動させて、演算増幅器の出力電圧を変化させるものである。
【００７４】
乗算器ＢＸは、入力端子ＩＮＸ、出力端子ＯＵＴＸ、演算増幅器ＯＰおよび抵抗Ｒ１・Ｒ２・Ｒ３を備えている。乗算値可変部７は、ＦＥＴ７ａおよび抵抗７ｂを備えている。
【００７５】
入力端子ＩＮＸは遅延器Ｄ３の出力信号が入力される端子であり、出力端子ＯＵＴＸは加算器Ｓ３への帰還信号を出力する端子である。抵抗Ｒ１の一端は入力端子ＩＮＸに接続されており、他端は抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は演算増幅器ＯＰの非反転入力端子に接続されている。演算増幅器ＯＰの反転入力端子はＧＮＤに接続されている。抵抗Ｒ３は演算増幅器ＯＰの非反転入力端子と出力端子ＯＵＴＸとの間に接続されている。ＦＥＴ７ａは、抵抗Ｒ１と抵抗Ｒ２との接続点と、抵抗７ｂの一端との間に、ソース・ドレイン端子が接続されている。ＦＥＴ７ａのゲート端子には、外部から制御信号ｎが入力されるようになっており、ＦＥＴ７ａは制御信号ｎによってＯＮ／ＯＦＦ駆動される。抵抗７ｂの他端はＧＮＤに接続されている。なお、ＦＥＴ７ａは、ＯＮ／ＯＦＦの制御端子を有する一般のスイッチ素子で置き換えることができる。
【００７６】
制御信号ｎの時間的なレベル変化によりＦＥＴ７ａがＯＮ／ＯＦＦされる、ＦＥＴ７ａがＯＮ状態となるときには抵抗７ｂに電流が分岐され、ＯＦＦ状態となるときには抵抗７ｂには電流が流れないため、抵抗Ｒ２・Ｒ３に流れる電流が互いに異なる、すなわち、抵抗Ｒ３における電圧降下が互いに異なる。これにより、乗算器ＢＸの出力端子ＯＵＴＸでの電圧は、入力端子ＩＮＸに同じ電圧が入力されていても、ＦＥＴ７ａがＯＮ状態のときとＯＦＦ状態のときとで異なる。従って、乗算器ＢＸの増幅度すなわち乗算値を時間的に変動させることができる。
【００７７】
以上のように、本実施例の乗算値可変部７によれば、乗算器ＢＸの乗算値を時間的に変動させることができる。そして特に、デルタシグマ変調回路がアナログ系で構成されている場合の乗算値可変手段を、容易に実現することができるという効果を奏する。
【００７８】
このように、乗算値可変部７を、増幅器の入力部減衰量を変動させる回路とすることによって、増幅度（乗算値）を時間的に変動させ、デルタシグマ変調アルゴリズムで演算される演算そのものに変動を加えれば、巡回ノイズを低減することが可能である。なお、ここでは乗算値可変部７を入力部減衰量を変動させる回路とすることによって増幅度を変化させたが、演算増幅器ＯＰの帰還量を変動させる回路等とすることによって増幅度を変化させても同様の効果を得ることができる。
【００７９】
以上、乗算値可変部７の各実施例について述べた。
【００８０】
次に、図７（ａ）・（ｂ）に、本実施の形態に係るデルタシグマ変調回路１のノイズ特性を示す。併せて、図８（ａ）・（ｂ）に、比較例として、従来のデルタシグマ変調回路のノイズ特性を示す。両図とも、横軸が周波数、縦軸がスペクトル強度を表すグラフであり、（ａ）は、入力端子ＩＮへの入力信号Ｘが−８０ｄＢ／１ｋＨｚであるときの巡回ノイズの実測値を示し、（ｂ）は、入力端子ＩＮへの入力信号Ｘが−８０ｄＢ／１．５ｋＨｚであるときの巡回ノイズのシミュレーション結果を示す。
【００８１】
図８（ａ）・（ｂ）では、○印で囲んだように、巡回ノイズ（図中「ビートノイズ」と記載）が発生している。図８（ａ）と図８（ｂ）とでは入力信号Ｘの周波数が異なるが、アルゴリズムが共通であるため、入力信号Ｘの周波数が異なっていても、互いに同じ周波数位置に巡回ノイズが発生していることが読み取れる。これに対して、図７（ａ）・（ｂ）では図８（ａ）・（ｂ）のような巡回ノイズが発生していない。
【００８２】
本発明は上述した各実施例を用いた実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８３】
本発明は、アナログオーディオ信号をデジタル符号化する『デルタシグマ変調回路』、デジタルオーディオ信号（ＰＣＭ信号）を再デジタル符号化する『デルタシグマ変調回路』に好適に使用することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態を示すものであり、デルタシグマ変調回路の要部構成を示すブロック図である。
【図２】図１のデルタシグマ変調回路の構成を詳細に示すブロック図である。
【図３】図２のデルタシグマ変調回路を、乗算値可変部の第１の実施例とともに示すブロック図である。
【図４】図２のデルタシグマ変調回路を、乗算値可変部の第２の実施例とともに示すブロック図である。
【図５】図２のデルタシグマ変調回路を、乗算値可変部の第３の実施例とともに示すブロック図である。
【図６】乗算値可変部の第３の実施例の構成を示す回路図である。
【図７】（ａ）および（ｂ）は、図１のデルタシグマ変調回路のノイズ特性を示すグラフである。
【図８】（ａ）および（ｂ）は、従来のデルタシグマ変調回路のノイズ特性を示すグラフである。
【図９】従来技術を示すものであり、第１のデルタシグマ変調回路を備える回路の構成を示すブロック図である。
【図１０】従来技術を示すものであり、第２のデルタシグマ変調回路を備える回路の構成を示すブロック図である。
【図１１】従来技術を示すものであり、第３のデルタシグマ変調回路を備える回路の構成を示すブロック図である。
【図１２】図１１の回路が備えるデッドタイムコントロール回路の動作を示すタイミングチャートである。
【図１３】図９の回路のデルタシグマ変調回路の部分について記載したブロック図である。
【図１４】図１０の回路のデルタシグマ変調回路の部分について記載したブロック図である。
【図１５】図１１の回路のデルタシグマ変調回路の部分について記載したブロック図である。
【符号の説明】
【００８５】
１          デルタシグマ変調回路
４          加算器（加算手段）
５          量子化器（量子化手段）
６          出力負帰還部（帰還手段）
７          乗算値可変部（乗算値可変手段）
Ｉ１        積分器（第１積分器）
Ｉ２〜Ｉ７  積分器
Ｂ１、Ｂ２、ＢＸ
乗算器
【図１】
0004579133.tif 000002
【図２】
0004579133.tif 000003
【図３】
0004579133.tif 000004
【図４】
0004579133.tif 000005
【図５】
0004579133.tif 000006
【図６】
0004579133.tif 000007
【図７】
0004579133.tif 000008
【図８】
0004579133.tif 000009
【図９】
0004579133.tif 000010
【図１０】
0004579133.tif 000011
【図１１】
0004579133.tif 000012
【図１２】
0004579133.tif 000013
【図１３】
0004579133.tif 000014
【図１４】
0004579133.tif 000015
【図１５】
0004579133.tif 000016