(57)【特許請求の範囲】
【請求項１】
外部クロックの位相と内部クロックの位相とを比較して位相差を検出する位相検出器と、
前記位相差を制御電圧に変換する電荷ポンプ回路と、
複数個の単位遅延器を含み、その複数個の単位遅延器の中で直列接続される単位遅延器を通じて前記外部クロックを遅延して前記内部クロックを発生する電圧制御遅延ラインと、
この電圧制御遅延ラインの遅延時間を可変するために、前記制御電圧に応答して前記直列接続される単位遅延器の数を可変する制御部とを具備し、
前記制御部は、
前記制御電圧が第１基準電圧より高い場合、前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らし、前記制御電圧が第２基準電圧より低い場合、前記電圧制御遅延ラインを制御する前記複数個の制御信号をアップシフトして、前記直列接続される単位遅延器の数を増やすもので、
前記制御電圧と前記第１基準電圧とを比較して第１比較信号を発生する第１比較器と、
前記制御電圧と前記第２基準電圧とを比較して第２比較信号を発生する第２比較器と、
前記内部クロックを分周するカウンタと、
前記第１比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らし、前記第２比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する前記複数個の制御信号をアップシフトして前記直列接続される単位遅延器の数を増やすシフトレジスタと、
を具備することを特徴とする半導体メモリ装置の遅延同期ループ回路。
【請求項２】
前記電圧制御遅延ラインの出力と前記位相検出器の内部クロック入力との間に接続され、前記内部クロックと前記外部クロックとの遅延差を補償する補償遅延器をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項３】
前記電圧制御遅延ラインは、
前記各単位遅延器間に各々介在され、前記複数個の制御信号の中で対応する制御信号に応答して前記単位遅延器の隣接する二つの単位遅延器を接続する複数個のスイッチをさらに具備することを特徴とする請求項１に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項４】
前記第１比較信号は前記制御電圧が前記第１基準電圧より高い場合アクティブされることを特徴とする請求項１に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項５】
前記第２比較信号は前記制御電圧が前記第２基準電圧より低い場合アクティブされることを特徴とする請求項１に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項６】
前記第１基準電圧は前記第２基準電圧より高いことを特徴とする請求項１に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項７】
前記シフトレジスタは、前記複数個の制御信号の中で一つのみアクティブされるように初期化されることを特徴とする請求項１に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項８】
外部クロックの位相と内部クロックの位相とを比較して位相差を検出する位相検出器と、
前記位相差を制御電圧に変換する電荷ポンプ回路と、
複数個の単位遅延器を含み、その複数個の単位遅延器の中で直列接続される単位遅延器を通じて前記外部クロックを遅延して前記内部クロックを発生する電圧制御遅延ラインと、
この電圧制御遅延ラインの遅延時間を可変するために、前記制御電圧に応答して前記直列接続される単位遅延器の数を可変する制御部とを具備し、
前記制御部は、
前記制御電圧が基準電圧より高い場合、前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして、前記直列接続される単位遅延器の数を減らすもので、
前記制御電圧と前記基準電圧とを比較して比較信号を発生する比較器と、
前記内部クロックを分周するカウンタと、
前記比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らすシフトレジスタと、
を具備することを特徴とする半導体メモリ装置の遅延同期ループ回路。
【請求項９】
前記電圧制御遅延ラインは、
前記各単位遅延器間に各々介在され、前記複数個の制御信号の中で対応する制御信号に応答して前記単位遅延器の隣接する二つの単位遅延器を接続する複数個のスイッチをさらに具備することを特徴とする請求項８に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項１０】
前記比較信号は前記制御電圧が前記基準電圧より高い場合アクティブされることを特徴とする請求項８に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項１１】
前記シフトレジスタは、前記複数個の制御信号の中で一つのみアクティブされるように初期化されることを特徴とする請求項８に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項１２】
外部クロックの位相と内部クロックの位相とを比較して位相差を検出する位相検出器と、
前記位相差を制御電圧に変換する電荷ポンプ回路と、
複数個の単位遅延器を含み、その複数個の単位遅延器の中で直列接続される単位遅延器を通じて前記外部クロックを遅延して前記内部クロックを発生する電圧制御遅延ラインと、
この電圧制御遅延ラインの遅延時間を可変するために、前記制御電圧に応答して前記直列接続される単位遅延器の数を可変する制御部とを具備し、
前記制御部は、
前記制御電圧が基準電圧より低い場合、前記電圧制御遅延ラインを制御する複数個の制御信号をアップシフトして、前記直列接続される単位遅延器の数を増やすもので、
前記制御電圧と前記基準電圧とを比較して比較信号を発生する比較器と、
前記内部クロックを分周するカウンタと、
前記比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する複数個の制御信号をアップシフトして前記直列接続される単位遅延器の数を増やすシフトレジスタと、
を具備することを特徴とする半導体メモリ装置の遅延同期ループ回路。
【請求項１３】
前記電圧制御遅延ラインは、
前記各単位遅延器間に各々介在され、前記複数個の制御信号の中で対応する制御信号に応答して前記単位遅延器の隣接する二つの単位遅延器を接続する複数個のスイッチをさらに具備することを特徴とする請求項１２に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項１４】
前記比較信号は前記制御電圧が前記基準電圧より低い場合アクティブされることを特徴とする請求項１２に記載の半導体メモリ装置の遅延同期ループ回路。
【請求項１５】
前記シフトレジスタは、前記複数個の制御信号の中で一つのみアクティブされるように初期化されることを特徴とする請求項１２記載の半導体メモリ装置の遅延同期ループ回路。
【請求項１６】
外部クロックの位相と内部クロックの位相とを比較して位相差を検出する位相検出器と、前記位相差を制御電圧に変換する電荷ポンプ回路と、複数個の単位遅延器を含み、この単位遅延器を通じて前記外部クロックを遅延して前記内部クロックを発生する電圧制御遅延ラインとを具備する遅延同期ループ回路に対する制御方法において、
(a) 前記電圧制御遅延ラインの遅延時間を可変するために、前記制御電圧に応答して前記複数個の単位遅延器の中で直列接続される単位遅延器の数を可変する段階を具備し、
前記(a) 段階は、
前記制御電圧が第１基準電圧より高い場合、前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らし、前記制御電圧が第２基準電圧より低い場合、前記電圧制御遅延ラインを制御する前記複数個の制御信号をアップシフトして、前記直列接続される単位遅延器の数を増やすもので、
(a11) 前記制御電圧と前記第１基準電圧とを比較して前記制御電圧が前記第１基準電圧より高い場合アクティブされる第１比較信号を発生する段階と、
(a12) 前記制御電圧と前記第２基準電圧とを比較して前記制御電圧が前記第２基準電圧より低い場合アクティブされる第２比較信号を発生する段階と、
(a13) 前記内部クロックを分周する段階と、
(a14) 前記第１比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らす段階と、
(a15) 前記第２比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する前記複数個の制御信号をアップシフトして前記直列接続される単位遅延器の数を増やす段階と、
を含むことを特徴とする遅延同期ループ回路に対する制御方法。
【請求項１７】
(b)前記電圧制御遅延ラインの出力と前記位相検出器の内部クロック入力との間において、前記内部クロックと前記外部クロックとの遅延差を補償する段階をさらに具備することを特徴とする請求項１６に記載の遅延ロックループ回路に対する制御方法。
【請求項１８】
前記(a)段階は、
(a16) 前記複数個の制御信号の中で対応する制御信号がイナクティブされる時前記単位遅延器の隣接する二つの単位遅延器を接続し、前記制御信号がアクティブされる時前記隣接する二つの単位遅延器を分離する段階をさらに含むことを特徴とする請求項１６に記載の遅延同期ループ回路に対する制御方法。
【請求項１９】
前記第１基準電圧は前記第２基準電圧より高いことを特徴とする請求項１６に記載の遅延同期ループ回路に対する制御方法。
【請求項２０】
前記複数個の制御信号はこの中で一つのみアクティブされるように初期化されることを特徴とする請求項１６に記載の遅延同期ループ回路に対する制御方法。
【請求項２１】
外部クロックの位相と内部クロックの位相とを比較して位相差を検出する位相検出器と、前記位相差を制御電圧に変換する電荷ポンプ回路と、複数個の単位遅延器を含み、この単位遅延器を通じて前記外部クロックを遅延して前記内部クロックを発生する電圧制御遅延ラインとを具備する遅延同期ループ回路に対する制御方法において、
(a) 前記電圧制御遅延ラインの遅延時間を可変するために、前記制御電圧に応答して前記複数個の単位遅延器の中で直列接続される単位遅延器の数を可変する段階を具備し、
前記(a) 段階は、
前記制御電圧が基準電圧より高い場合、前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らすもので、
(a21) 前記制御電圧と前記基準電圧とを比較して前記制御電圧が前記基準電圧より高い場合アクティブされる第１比較信号を発生する段階と、
(a22) 前記内部クロックを分周する段階と、
(a23) 前記比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らす段階と、
を含むことを特徴とする遅延同期ループ回路に対する制御方法。
【請求項２２】
前記(a)段階は、
(a24) 前記複数個の制御信号の中で対応する制御信号がイナクティブされる時前記単位遅延器の隣接する二つの単位遅延器を接続し、前記制御信号がアクティブされる時前記隣接する二つの単位遅延器を分離する段階をさらに含むことを特徴とする請求項２１に記載の遅延同期ループ回路に対する制御方法。
【請求項２３】
前記複数個の制御信号はこの中で一つのみアクティブされるように初期化されることを特徴とする請求項２１に記載の遅延同期ループ回路に対する制御方法。
【請求項２４】
外部クロックの位相と内部クロックの位相とを比較して位相差を検出する位相検出器と、前記位相差を制御電圧に変換する電荷ポンプ回路と、複数個の単位遅延器を含み、この単位遅延器を通じて前記外部クロックを遅延して前記内部クロックを発生する電圧制御遅延ラインとを具備する遅延同期ループ回路に対する制御方法において、
(a) 前記電圧制御遅延ラインの遅延時間を可変するために、前記制御電圧に応答して前記複数個の単位遅延器の中で直列接続される単位遅延器の数を可変する段階を具備し、
前記(a) 段階は、
前記制御電圧が基準電圧より低い場合、前記電圧制御遅延ラインを制御する複数個の制御信号をアップシフトして、前記直列接続される単位遅延器の数を増やすもので、
(a31) 前記制御電圧と前記基準電圧とを比較して前記制御電圧が前記基準電圧より低い場合アクティブされる比較信号を発生する段階と、
(a32) 前記内部クロックを分周する段階と、
(a33) 前記比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する複数個の制御信号をアップシフトして前記直列接続される単位遅延器の数を増やす段階と、
を含むことを特徴とする遅延同期ループ回路に対する制御方法。
【請求項２５】
前記(a)段階は、
(a24) 前記複数個の制御信号の中で対応する制御信号がイナクティブされる時前記単位遅延器の隣接する二つの単位遅延器を接続し、前記制御信号がアクティブされる時前記隣接する二つの単位遅延器を分離する段階をさらに含むことを特徴とする請求項２４に記載の遅延同期ループ回路に対する制御方法。
【請求項２６】
前記複数個の制御信号はこの中で一つのみアクティブされるように初期化されることを特徴とする請求項２４に記載の遅延同期ループ回路に対する制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の遅延同期ループ(DLL）回路及びそれに対する制御方法に関する。
【０００２】
【従来の技術】
外部クロックに同期して動作する半導体メモリ装置はクロックバッファとクロックドライバを用いて内部クロックを発生するが、内部クロックが外部クロックに比べて一定時間遅延する場合半導体メモリ装置の高周波数動作性能が低下する。特に外部クロックの印加後データが出力される時間、即ち出力データアクセス時間(tAC）が長くなる。
【０００３】
従って半導体メモリ装置の高周波数動作性能の低下を防止するために内部クロックの位相を外部クロックの位相に正確に同期させる回路が要求され、その回路として一般に遅延同期ループ回路が使われる。
【０００４】
図１は従来の技術に係る遅延同期ループ回路のブロック図である。
図１を参照すれば、従来の遅延同期ループ回路は、外部クロックCLK の位相と内部クロックPCLKの位相とを比較して位相差を検出する位相検出器110 、前記位相差を制御電圧VCONに変換する電荷ポンプ回路130 、前記外部クロックCLK を遅延させ前記制御電圧VCONのレベルによって遅延時間を変化させる電圧制御遅延ライン150 、この電圧制御遅延ライン150 の出力DCLKと前記外部クロックCLK との遅延差を補償して前記内部クロックPCLKを出力する補償遅延器170 を備える。
【０００５】
【発明が解決しようとする課題】
ところが前記従来の遅延同期ループ回路では、前記電圧制御遅延ライン150 で直列接続される単位遅延器151 乃至154 の数が一定に固定されている。これにより前記電圧制御遅延ライン150 の遅延が変化する範囲が限られて動作周波数が制限される短所がある。
【０００６】
さらに説明すれば、高周波数では前記制御電圧VCONが増加されて前記電圧制御遅延ライン150 の遅延を減らすことによって前記外部クロックCLK と前記内部クロックPCLKとの位相差を縮める。ところが前記制御電圧VCONが所定の値以上になると前記制御電圧VCONが増加されても前記電圧制御遅延ライン150 の遅延が変わらないし、よって前記遅延同期ループのロッキング動作が不可能になる。一方、前記電圧制御遅延ライン150 に直列接続される単位遅延器の数を減らせば前記電圧制御遅延ライン150 の遅延が減少するので高周波数での動作範囲が広がるが、この場合には低周波数での動作範囲が縮まる。
【０００７】
また前記従来の遅延同期ループ回路では、前記制御電圧VCONの印加されるトランジスタが一般に非線形的な電流−電圧特性を有するので、前記制御電圧VCONが大きい領域、即ち高周波数領域で前記制御電圧VCONの変化により生じる前記電圧制御遅延ライン150 の遅延の変化幅と、前記制御電圧VCONが小さい領域、即ち低周波数領域で前記制御電圧VCONの変化により生じる前記電圧制御遅延ライン150 の遅延の変化幅が異なる。これにより高周波数領域での動作特性と低周波数領域での動作特性が異なり、よって動作周波数に従ってジッタ特性の差が発生する。
【０００８】
従って本発明の目的は、動作周波数領域を大きく広げ、また動作周波数に伴うジッタ特性の差を防止できる半導体メモリ装置の遅延同期ループ回路を提供することにある。
【０００９】
本発明の他の目的は、動作周波数領域を大きく広げ、また動作周波数に伴うジッタ特性の差を防止できる半導体メモリ装置の遅延同期ループ回路に対する制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体メモリ装置の遅延同期ループ回路は、外部クロックの位相と内部クロックの位相とを比較して位相差を検出する位相検出器と、前記位相差を制御電圧に変換する電荷ポンプ回路と、複数個の単位遅延器を含み、その複数個の単位遅延器の中で直列接続される単位遅延器を通じて前記外部クロックを遅延して前記内部クロックを発生する電圧制御遅延ラインと、この前記電圧制御遅延ラインの遅延時間を可変するために、前記制御電圧に応答して前記直列接続される単位遅延器の数を可変する制御部とを具備することを特徴とする。
【００１１】
この遅延同期ループ回路は、前記内部クロックと前記外部クロックとの遅延差を補償する補償遅延器をさらに具備する。
【００１２】
望ましい形態によれば、前記電圧制御遅延ラインは、前記各単位遅延器間に各々介在され、前記複数個の制御信号の中で対応する制御信号に応答して前記単位遅延器の隣接する二つの単位遅延器を接続する複数個のスイッチをさらに具備する。前記制御部は、前記制御電圧が第１基準電圧より高い場合、前記電圧制御遅延ラインの遅延時間を縮めるために前記直列接続される単位遅延器の数を減らし、前記制御電圧が第２基準電圧より低い場合、前記電圧制御遅延ラインの遅延時間を延ばすために前記直列接続される単位遅延器の数を増やす手段を具備する。ここで前記第１基準電圧及び前記第２基準電圧は、遅延同期ループのロッキング動作時前記制御電圧が維持されるべき領域の高い電圧と低い電圧である。
【００１３】
前記手段は、第１比較器、第２比較器、カウンタ及びシフトレジスタを具備してなる。第１比較器は前記制御電圧と前記第１基準電圧とを比較して第１比較信号を発生し、第２比較器は前記制御電圧と前記第２基準電圧とを比較して第２比較信号を発生する。前記カウンターは前記内部クロックを分周する。前記シフトレジスタは、前記第１比較信号がアクティブされる間前記分周された内部クロックに応答して前記複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らし、前記第２比較信号がアクティブされる間前記分周された内部クロックに応答して前記複数個の制御信号をアップシフトして前記直列接続される単位遅延器の数を増やす。
【００１４】
前記第１比較信号は前記制御電圧が前記第１基準電圧より高い場合アクティブされ、前記第２比較信号は前記制御電圧が前記第２基準電圧より低い場合アクティブされる。前記シフトレジスタは、前記複数個の制御信号の中で一つのみアクティブされるように初期化される。
【００１５】
望ましいほかの形態によれば、前記制御部は、前記制御電圧が基準電圧より高い場合、前記電圧制御遅延ラインの遅延時間を縮めるために前記直列接続される単位遅延器の数を減らす手段を具備する。
【００１６】
望ましいさらに他の形態によれば、前記制御部は、前記制御電圧が基準電圧より低い場合、前記電圧制御遅延ラインの遅延時間を延ばすために前記直列接続される単位遅延器の数を増やす手段を具備する。
【００１７】
本発明に係る遅延同期ループ回路に対する制御方法は、外部クロックの位相と内部クロックの位相とを比較して位相差を検出する位相検出器と、前記位相差を制御電圧に変換する電荷ポンプと、複数個の単位遅延器を含み、この単位遅延器を通じて前記外部クロックを遅延して前記内部クロックを発生する電圧制御遅延ラインとを具備する遅延同期ループ回路に対する制御方法において、前記電圧制御遅延ラインの遅延時間を可変するために、前記制御電圧に応答して前記複数個の単位遅延器の中で直列接続される単位遅延器の数を可変する段階(a) を具備することを特徴とする。
【００１８】
望ましい形態によれば、前記(a) 段階は、前記制御電圧が第１基準電圧より高い場合、前記電圧制御遅延ラインの遅延時間を縮めるために前記直列接続される単位遅延器の数を減らし、前記制御電圧が第２基準電圧より低い場合、前記電圧制御遅延ラインの遅延時間を延ばすために前記直列接続される単位遅延器の数を増やす段階(a1)よりなる。ここで、前記第１基準電圧は前記第２基準電圧より高い。
【００１９】
前記(a1)段階は、前記制御電圧と前記第１基準電圧とを比較して前記制御電圧が前記第１基準電圧より高い場合アクティブされる第１比較信号を発生する段階(a11) と、前記制御電圧と前記第２基準電圧とを比較して前記制御電圧が前記第２基準電圧より低い場合アクティブされる第２比較信号を発生する段階(a12) と、前記内部クロックを分周する段階(a13) と、前記第１比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する複数個の制御信号をダウンシフトして前記直列接続される単位遅延器の数を減らす段階(a14) と、前記第２比較信号がアクティブされる間前記分周された内部クロックに応答して前記電圧制御遅延ラインを制御する前記複数個の制御信号をアップシフトして前記直列接続される単位遅延器の数を増やす段階(a15) とよりなる。ここで前記複数個の制御信号はこの中で一つのみアクティブされるように初期化される。
【００２０】
望ましい他の形態によれば、前記(a) 段階は、前記制御電圧が基準電圧より高い場合、前記電圧制御遅延ラインの遅延時間を縮めるために前記直列接続される単位遅延器の数を減らす段階(a2)よりなる。
【００２１】
望ましいさらに他の形態によれば、前記(a) 段階は、前記制御電圧が基準電圧より低い場合、前記電圧制御遅延ラインの遅延時間を延ばすために前記直列接続される単位遅延器の数を増やす段階(a3)よりなる。
【００２２】
以上のような本発明に係る半導体メモリ装置の遅延同期ループ回路及びそれに対する制御方法によれば、制御電圧に応答して直列接続される単位遅延器の数が可変できるので動作周波数領域が大きく広がる長所がある。また前記単位遅延器が動作する前記制御電圧の領域が第１基準電圧及び第２基準電圧間に存在するので、動作周波数に伴うジッタ特性の差が防止できる長所がある。
【００２３】
【発明の実施の形態】
以下、本発明に係る半導体メモリ装置の遅延同期ループ回路及びそれに対する制御方法の実施の形態を添付図面を参照して詳細に説明する。
【００２４】
図２を参照すれば、本発明の一実施形態に係る遅延同期ループ回路は、位相検出器210 、電荷ポンプ回路230 、電圧制御遅延ライン250 、補償遅延器270 及び制御部290 を具備する。この遅延同期ループ回路は本発明に係る制御方法に従って動作される。
【００２５】
前記位相検出器210 は外部クロックCLK の位相と内部クロックPCLKの位相を比較して位相差を検出する。前記電荷ポンプ回路230 は前記位相差を制御電圧VCONに変換する。
【００２６】
前記電圧制御遅延ライン250 は、複数個の単位遅延器250a乃至250fと、この各単位遅延器との間に各々介在される複数個のスイッチ250g乃至250lを含み、このスイッチにより前記単位遅延器の中で直列接続される単位遅延器を通して前記外部クロックCLK を遅延して、出力ノードN を通じてクロックDCLKを出力する。前記各スイッチ250g乃至250lは、複数個の制御信号S0乃至ＳＮ＋Ｌ中対応する制御信号が論理“ロー”にイナクティブされる時前段の単位遅延器の出力端を次段の単位遅延器の入力端に接続し、対応する制御信号が論理“ハイ”にアクティブされる時は前段の単位遅延器の出力端を前記出力ノードＮに接続する。これにより次段の単位遅延器がバイパスされ、前記出力ノードＮを通じてクロックDCLKが出力される。
【００２７】
前記補償遅延器270 は前記電圧制御遅延ライン250 の出力、即ちクロックDCLKと前記外部クロックCLK との遅延差を補償して前記内部クロックPCLKを発生する。
【００２８】
前記制御部290 は、前記電圧制御遅延ライン250 の遅延時間を可変するために、前記制御電圧VCONに応答して出力信号の前記制御信号Ｓ０乃至ＳＮ＋Ｌをシフトして、前記電圧制御遅延ライン250 において直列接続される単位遅延器の数を可変する。即ち前記制御信号Ｓ０乃至ＳＮ＋Ｌの値の変化に従って直列接続される単位遅延器の数が可変される。ここで前記制御信号Ｓ０乃至ＳＮ＋Ｌはこの中で一つのみ論理“ハイ”にアクティブされるように初期化される。
【００２９】
さらに説明すれば、前記制御部290 は、前記制御電圧VCONが第１基準電圧VREFHより高い場合前記電圧制御遅延ライン250 の遅延時間を縮めるために、前記制御信号Ｓ０乃至ＳＮ＋Ｌをダウンシフトして前記電圧制御遅延ライン250 において直列接続される単位遅延器の数を減らす。また前記制御部290 は、前記制御電圧VCONが第２基準電圧VREFL より低い場合前記電圧制御遅延ライン250 の遅延時間を延ばすために、前記制御信号Ｓ０乃至ＳＮ＋Ｌをアップシフトして前記電圧制御遅延ライン250 において直列接続される単位遅延器の数を増やす。前記第１基準電圧VREFH 及び前記第２基準電圧VREFL は遅延同期ループのロッキング動作時前記制御電圧VCONが維持されるべき領域の高い電圧と低い電圧であって、チップ内部の基準電圧発生回路により発生する。
【００３０】
ここで前記制御部290 は、第１比較器291 と、第２比較器293 と、カウンタ295、及びシフトレジスタ297 を含んでなる。
【００３１】
前記第１比較器291 は前記制御電圧VCONと前記第１基準電圧VREFH とを比較して前記制御電圧が前記第１基準電圧より高い場合、論理“ハイ”にアクティブされる第１比較信号DOWNを発生する。前記第２比較器293 は前記制御電圧VCONと前記第２基準電圧VREFL とを比較して前記制御電圧が前記第２基準電圧より低い場合、論理“ハイ”にアクティブされる第２比較信号UPを発生する。前記カウンタ295 は前記内部クロックPCLKを分周してクロックCLKCNTを出力する。前記シフトレジスタ297 は、前記第１比較信号DOWNが論理“ハイ”にアクティブされる間前記分周されたクロックCLKCNTに応答して前記制御信号Ｓ０乃至ＳＮ＋Ｌをダウンシフトして、前記電圧制御遅延ライン250 において直列接続される単位遅延器の数を減らす。また前記シフトレジスタ297 は、前記第２比較信号UPが論理“ハイ”にアクティブされる間前記分周されたクロックCLKCNTに応答して前記制御信号Ｓ０乃至ＳＮ＋Ｌをアップシフトして、前記電圧制御遅延ライン250 において直列接続される単位遅延器の数を増やす。前記シフトレジスタ297 は、前述したように出力信号の前記制御信号Ｓ０乃至ＳＮ＋Ｌ中一つのみ論理“ハイ”にアクティブされるように初期化される。
【００３２】
本発明の他の実施形態として、前記制御部290 は、前記制御電圧VCONが所定の基準電圧より高い場合、前記電圧制御遅延ライン250 の遅延時間を縮めるために前記電圧制御遅延ライン250 において直列接続される単位遅延器の数を減らすように構成できる。この場合には図示しないが、前記制御部290 は、前記制御電圧VCONと前記所定の基準電圧とを比較して前記制御電圧が前記基準電圧より高い場合アクティブされる比較信号を発生する一つの比較器と、前記内部クロックPCLKを分周して分周されたクロックを出力するカウンタ及び前記比較信号がアクティブされる間前記分周されたクロックに応答して出力信号の前記制御信号Ｓ０乃至ＳＮ＋Ｌをダウンシフトして、前記直列接続される単位遅延器の数を減らすシフトレジスタとを具備する。
【００３３】
本発明の更に他の実施形態として、前記制御部290 は、前記制御電圧VCONが所定の基準電圧より低い場合、前記電圧制御遅延ライン250 の遅延時間を延ばすために前記電圧制御遅延ライン250 において直列接続される単位遅延器の数を増やすように構成できる。この場合には図示しないが、前記制御部290 は、前記制御電圧VCONと前記所定の基準電圧とを比較して前記制御電圧が前記基準電圧より低い場合アクティブされる比較信号を発生する一つの比較器と、前記内部クロックPCLKを分周して分周されたクロックを出力するカウンタ及び前記比較信号がアクティブされる間前記分周されたクロックに応答して出力信号の前記制御信号Ｓ０乃至ＳＮ＋Ｌをアップシフトして、前記直列接続される単位遅延器の数を増やすシフトレジスタとを具備する。
【００３４】
図３は図２に示したシフトレジスタ297 の詳細回路図である。ここでは初期に出力信号の前記制御信号Ｓ０乃至ＳＮ＋Ｌ中制御信号ＳＮのみ論理“ハイ”にアクティブされるように構成されている。
【００３５】
図３を参照すれば、前記シフトレジスタ297 は、出力端から前記制御信号Ｓ０乃至ＳＮ＋Ｌが各々出力される複数個のＤ−フリップフロップD0乃至ＤＮ＋Ｌと、複数個のマルチプレクサＭ０乃至ＭＮ＋Ｌとを具備する。またＤ−フリップフロップDNの出力端にはゲートにパワーアップ信号VCCHB の反転信号が印加されるプルアップトランジスタPNが接続されているし、他のＤ−フリップフロップの各出力端にはゲートに前記パワーアップ信号VCCHB が印加されるプルダウントランジスタP0乃至P3、ＰＮ＋Ｌが接続されている。
【００３６】
前記マルチプレクサＭ０乃至ＭＮ＋Ｌは前記第１比較信号DOWNが論理“ハイ”にアクティブされる時第１入力端I1を通して入力される信号を出力端０に伝達し、前記第２比較信号UPが論理“ハイ”にアクティブされる時は第２入力端I2を通して入力される信号を前記出力端０に伝達するように構成されている。これにより前記第１比較信号DOWNが論理“ハイ”にアクティブされる時は後段のＤ−フリップフロップの出力が前記マルチプレクサを通じて前段のＤ−フリップフロップの入力端に入力される。前記第２比較信号UPが論理“ハイ”にアクティブされる時は前段のＤ−フリップフロップの出力が前記マルチプレクサを通じて次段のＤ−フリップフロップの入力端に入力される。
【００３７】
図４は図２および図３に示した本発明の一実施形態に係る遅延同期ループ回路の動作タイミング図である。以下、図４に示したタイミング図を参照して図２および図３に示した遅延同期ループ回路の動作を詳細に説明する。
【００３８】
電圧VDD が印加されれば初期にパワーアップ信号VCCHB は論理“ハイ”になり、これによりＮ番目の制御信号ＳＮが論理“ハイ”にアクティブされ、残りの制御信号Ｓ０乃至ＳＮ−１、及びＳＮ＋１乃至ＳＮ＋Ｌは論理“ロー”にイナクティブされる。これにより電圧制御遅延ライン250 の第１乃至第Ｎ単位遅延器250a乃至250dが直列接続され、かつ第Ｎ単位遅延器250dの出力端がスイッチ250jを通じて出力ノードＮに接続される。この時第Ｎ＋１乃至第Ｎ＋Ｌ単位遅延器250e、250fはバイパスされる。従って初期にはＮ個の単位遅延器が直列接続された状態で遅延同期ループがロッキング動作を遂行し制御電圧VCONを発生する。次に、制御部290 の第１比較器291 が前記制御電圧VCONと第１基準電圧VREFH とを比較し、第２比較器293 が前記制御電圧VCONと第２基準電圧VREFL とを比較する。
【００３９】
高周波数動作時は、即ち前記制御電圧VCONが前記第１基準電圧VREFH より高い場合には、前記第１比較器291 の出力である第１比較信号DOWNが論理“ハイ”にアクティブされる。これによりカウンタ295 の出力であるクロックCLKCNTが論理“ハイ”に遷移する時点で、シフトレジスタ297 の出力、即ち制御信号Ｓ０乃至ＳＮ＋Ｌがダウンシフトされる。即ち、制御信号ＳＮが論理“ロー”になり制御信号ＳＮ-1が論理“ハイ”になって、前記電圧制御遅延ライン250 において直列接続される単位遅延器の数がN-１個に減る。
【００４０】
以後N-１個の単位遅延器が直列接続された状態で前記遅延同期ループが再びロッキング動作を遂行し前記制御電圧VCONを変化させ、前述した動作が反復される。前記制御電圧VCONが前記第１基準電圧VREFH より小さくなると、前記第１比較信号DOWNが論理“ロー”にイナクティブされて前記制御信号Ｓ０乃至ＳＮ＋Ｌが変化しない。即ち前記電圧制御遅延ライン250 において直列接続される単位遅延器の数が変化しない。
【００４１】
一方、低周波数動作時は、即ち前記制御電圧VCONが前記第２基準電圧VREFL より低い場合には、前記第２比較器293 の出力の第２比較信号UPが論理“ハイ”にアクティブされる。これに従って前記カウンタ295 の出力のクロックCLKCNTが論理“ハイ”に遷移する時点で前記シフトレジスタ297 の出力、即ち前記制御信号Ｓ０乃至ＳＮ＋Ｌがアップシフトされる。即ち制御信号ＳＮが論理“ロー”になり制御信号ＳＮ＋１が論理“ハイ”になって前記電圧制御遅延ライン250 において直列接続される単位遅延器の数がＮ＋１個に増加する。
【００４２】
以後Ｎ＋１個の単位遅延器が直列接続された状態で前記遅延同期ループが再びロッキング動作を遂行し前記制御電圧VCONを変化させ、前述した動作が反復される。前記制御電圧VCONが前記第２基準電圧VREFL より大きくなると、前記第２比較信号UPが論理“ロー”にアクティブされて前記制御信号Ｓ０乃至ＳＮ＋Ｌが変化しない。即ち前記電圧制御遅延ライン250 において直列接続される単位遅延器の数が変化しない。
【００４３】
そして、上述したように、上記本発明の一実施形態に係る遅延同期ループ回路では、電荷ポンプ回路230 で発生する制御電圧に応答して電圧制御遅延ライン250 において直列接続される単位遅延器の数が可変できるので動作周波数領域が大きく広がる長所がある。また前記単位遅延器が動作する制御電圧の領域が、遅延同期ループのロッキング動作時前記制御電圧が維持されるべき領域の高電圧と低電圧、即ち第１基準電圧及び第２基準電圧間に存在するので、動作周波数に伴うジッタ特性の差を無くす長所がある。
【００４４】
なお、以上の実施の形態は一例にすぎない。本発明は上記実施の形態に限定されず例を挙げて限定的に説明したが、これに限らず本発明の思想の範囲内で当該分野の通常の知識を有する者によって各種変形ができる。
【００４５】
【発明の効果】
以上詳細に説明したように本発明の半導体メモリ装置の遅延同期ループ回路およびそれに対する制御方法によれば、動作周波数領域を大きく広げることができるとともに、動作周波数に伴うジッタ特性の差をなくすことができる。
【図面の簡単な説明】
【図１】従来の技術に係る遅延同期ループ回路のブロック図。
【図２】本発明の一実施形態係る半導体メモリ装置の遅延同期ループ回路のブロック図。
【図３】図２に示したシフトレジスタの詳細回路図。
【図４】図２および図３に示した本発明の一実施形態に係る半導体メモリ装置の遅延同期ループ回路の動作タイミング図。
【符号の説明】
２１０  位相検出器
２３０  電荷ポンプ回路
２５０  電圧制御遅延ライン
２５０ａ〜２５０ｆ  単位遅延器
２５０ｇ〜２５０ｌ    スイッチ
２７０  補償遅延器
２９０  制御部
２９１  第１比較器
２９３  第２比較器
２９５  カウンタ
２９７  シフトレジスタ
ＶＣＯＮ  制御電圧
ＰＣＬＫ  内部クロック
ＳＯ〜ＳＮ＋Ｌ  制御信号
ＤＬＫ  外部クロック
Ｎ  出力ノード
ＰＤＬＫ，ＤＬＫＤＮＴ  クロック
ＶＲＥＦＬ  第１基準電圧
ＶＲＥＦＨ  第２基準電圧
ＤＯＷＮ  第１比較信号
ＵＰ  第２比較信号
【図１】
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【図２】
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【図３】
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【図４】
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