(57)【特許請求の範囲】
【請求項１】
半導体集積回路が形成された半導体基板と、
前記半導体基板上に形成されて前記半導体集積回路と電気的に接続された第１、第２素子電極と、
前記半導体基板上に形成される絶縁層と、
前記第１、第２素子電極を露出する前記絶縁層の開口部と、
前記絶縁層上に形成された複数の第１、第２外部電極と、
前記半導体集積回路形成領域に形成されて前記第１素子電極と前記第１外部電極とを前記開口部を介して電気的に接続する第１の金属配線と、
前記絶縁層上に形成された１または複数の検査用電極と、
両端が前記複数の第２外部電極および前記複数の検査用電極の内の２つと接続され、２点間の電気的検査を行うことにより半導体装置に形成される金属配線の形状不良の有無を検出することに用いる前記半導体集積回路形成領域に形成された第２の金属配線と、
前記第２素子電極と前記第２外部電極とを前記開口部を介して電気的に接続する第３の金属配線と
を有することを特徴とする半導体装置。
【請求項２】
前記第２の金属配線は、前記半導体基板の下層配線形状による表面凹凸がある箇所に配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
１つの前記第２素子電極上に少なくとも２つ以上の前記開口部を設け、前記第３の金属配線および前記検査用電極が前記少なくとも２つ以上の開口部を介して前記１つの第２素子電極と電気的に接続されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に金属配線及び電極を有する半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体素子の微細化、高集積化に伴い、素子電極の増加や複数の半導体素子からなる半導体集積回路の小型化が急速に進むにつれ、１つの半導体集積回路が形成される半導体基板の周辺に形成される素子電極も、狭ピッチ化及び面積縮小が要求されている。しかしながら、それらの要求に応える為には、素子電極に直接接する電気特性検査のプローブ針やワイヤーボンド等の微細化に対する技術開発も必要不可欠であり、急速な狭ピッチ化及び面積縮小は困難な状況である。その様な状況の中、解決策の一つとして、半導体基板上に格子状の外部端子接続用の電極を設け、周辺に配置された素子電極を金属配線によって接続する再配線技術があげられる。再配線技術により、周辺に配置された素子電極の狭ピッチ化や面積縮小化は緩和され、素子電極の増加にも対応することが可能となる。再配線技術を用いた代表的な半導体パッケージは、外部端子接続用の電極上にバンプ電極を形成し、インターフェイス基板にフリップチップ接続をするＦＣ−ＢＧＡ（Ｆｌｉｐ  Ｃｈｉｐ  Ｂａｌｌ−Ｇｒｉｄ−Ａｌｌａｙ）や、更に外部端子接続用電極上に外部端子を直接形成するウェハレベルのＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）があげられる。
【０００３】
ここで、図４は従来のウェハレベルＣＳＰの端子配線について説明する図であり、図４（ａ）は半導体ウェハ全体の斜視図、図４（ｂ）は従来のウェハレベルＣＳＰの平面構造を示す概念図である。図４（ｃ）は従来のウェハレベルＣＳＰの端子配線を示す断面図であり、図４（ｂ）のＡ−Ａ’線での断面図である。
【０００４】
図４（ａ）において、半導体ウェハ１０６全体にチップが形成されており、チップ毎に半導体集積回路として、ここではウェハレベルＣＳＰ１０７が形成されている。
図４（ｂ）において、ウェハレベルＣＳＰ１０７は半導体基板１０１と、半導体基板１０１に集積回路が形成された側の面上に設けられている絶縁層１０３と、外部に対しての信号の入出力を行う為の複数の外部端子接続用電極１０５と、外部端子接続用電極１０５と素子電極１０２とを接続する金属配線１０４を有している。金属配線１０４及び外部端子接続用電極１０５は同一の金属材料であり、具体的にはＡｌやＣｕがあげられる。ここでは金属配線１０４の形成までを総称して再配線技術と呼ぶ。
【０００５】
図４（ｃ）において、半導体基板１０１上に半導体集積回路と接続される素子電極１０２と、素子電極１０２上の一部を開口したパッシベーション膜１０８及び絶縁層１０３を有している。
【０００６】
以下、ウェハレベルＣＳＰ１０７の製造方法について図４を参考に説明する。
まず、半導体基板１０１上に素子電極１０２、パッシベーション膜１０８を形成した後、スピンコート法により半導体基板１０１の表面に絶縁層１０３を全面に亘って堆積し、その後、周知のリソグラフィ技術により、絶縁層１０３に素子電極１０２を露出させる開口部１０３ａを形成する。次に、スパッタ法等により絶縁層１０３上にＣｕ膜を堆積した後、Ｃｕ膜を選択的にエッチングすることにより、絶縁層１０３上に、外部に対しての信号の入出力を行う為の外部端子接続用電極１０５と、素子電極１０２とを接続するＣｕからなる金属配線１０４を形成する。
【０００７】
従来は、製品ウェハとは異なる工程評価用ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）ウェハを用いて、金属配線１０４の信頼性等の評価、解析を行い、再配線技術の工程条件を決定し、決定された工程条件を実際の製品ウェハに導入していた。ここでの金属配線１０４の信頼性評価とは、オープン、ショート、リーク不良といった配線信頼性や、素子電極１０２との接続信頼性を電気的検査によって評価することである。更に、ウェハレベルＣＳＰ１０７では、製品ウェハの金属配線１０４の配線幅，配線間隔（以下、Ｌｉｎｅ／Ｓｐａｃｅと称す）や、外部端子接続用電極１０５のピッチ、素子電極１０２上の開口部１０３ａの開口寸法等といったデザインルールが工程評価用ＴＥＧと同じであれば、工程評価用ＴＥＧと同一工程条件を導入し、製品ウェハ毎に金属配線１０４のオープン、ショート、リーク不良の配線信頼性や素子電極１０２との接続信頼性の電気的検査による評価は行わないのが一般的である。実際の製品ウェハの金属配線１０４では、工程中に目視又は自動の外観検査によって金属配線１０４の配線形状を確認しており、さらに、ウェハレベルＣＳＰ完成後に最終の電気特性検査で、外観検査では確認出来ないオープン、ショート、リーク不良や素子電極１０２と金属配線１０４との接続不良を検査している。不良と判定された製品に関しては、半導体集積回路の不良か或いは、金属配線の不良であるかを特定する為、製品を研磨やＦＩＢ、ＳＥＭを用いた不良解析を実施し、確認していた（例えば、特許文献１参照）。
【特許文献１】特開平５−１４４９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
製品ウェハにおいて、金属配線のＬｉｎｅ／Ｓｐａｃｅや、外部端子接続用電極のピッチ、素子電極上の開口部における開口寸法等のデザインルールが工程評価用ＴＥＧと同じであれば、工程評価用ＴＥＧで決定された工程条件を導入する為、工程評価用ＴＥＧで実施する金属配線の電気的な検査による信頼性確認は、実際の製品ウェハで実施されていない。しかしながら、工程評価用ＴＥＧと製品ウェハは半導体基板の内部配線のデザインやパターン寸法が異なる為、半導体基板の表面凹凸状態も大きく異なっており、半導体基板上に形成される金属配線は、その半導体基板の表面凹凸状態により、金属配線自体の信頼性にも影響を受けることがある。更に、製品ウェハ毎に素子電極の表面状態、具体的には素子電極の表面被膜の状態が異なる為、金属配線との接続信頼性も製品ウェハ毎に異なり、金属配線の信頼性を確実に確保できない場合も発生する。更に、従来の外観検査方法では、検出精度に限界がある為、金属配線の微細化に伴い、金属配線形状の不良を正確に検出することはますます困難となり、不良品を流出させてしまう可能性が高くなり、最終的な電気特性検査で不良を検出するしかない。更に、最終的な電気特性検査で不良が確認されても、不良原因が半導体集積回路なのか、金属配線なのかを確認するのに、製品を研磨やＦＩＢといった処理を行い、更にＳＥＭ等といった観察の不良解析を行う為、解析結果までに時間が必要であり、後続のロットへ早期フィードバックすることが困難である。又、完成された状態である為、ウェハやチップを再生することは不可能である。
【０００９】
本発明は、前記従来の諸課題を解決するものであり、その目的は、半導体ウェハ状態で、工程中に金属配線の電気的な検査を行い、金属配線の不良を精度良く検出すると共に、金属配線の不良が発生した場合は、迅速かつ的確に不良原因が特定され、工程へフィードバックさせることが可能となる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の請求項１記載の半導体装置は、半導体集積回路が形成された半導体基板と、前記半導体基板上に形成されて前記半導体集積回路と電気的に接続された第１、第２素子電極と、前記半導体基板上に形成される絶縁層と、前記第１、第２素子電極を露出する前記絶縁層の開口部と、前記絶縁層上に形成された複数の第１、第２外部電極と、前記半導体集積回路形成領域に形成されて前記第１素子電極と前記第１外部電極とを前記開口部を介して電気的に接続する第１の金属配線と、前記絶縁層上に形成された１または複数の検査用電極と、両端が前記複数の第２外部電極および前記複数の検査用電極の内の２つと接続され、２点間の電気的検査を行うことにより半導体装置に形成される金属配線の形状不良の有無を検出することに用いる前記半導体集積回路形成領域に形成された第２の金属配線と、前記第２素子電極と前記第２外部電極とを前記開口部を介して電気的に接続する第３の金属配線とを有することを特徴とする。
【００１５】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第２の金属配線は、前記半導体基板の下層配線形状による表面凹凸がある箇所に配置されることを特徴とする。
【００１８】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、１つの前記第２素子電極上に少なくとも２つ以上の前記開口部を設け、前記第３の金属配線および前記検査用電極が前記少なくとも２つ以上の開口部を介して前記１つの第２素子電極と電気的に接続されることを特徴とする。
【００２３】
以上により、半導体ウェハ状態で、工程中に金属配線の電気的な検査を行い、金属配線の不良を精度良く検出すると共に、金属配線の不良が発生した場合は、迅速かつ的確に不良原因が特定され、工程へフィードバックさせることが可能となる。
【発明の効果】
【００２４】
本発明の半導体装置は、実際の製品上に検査用金属配線及び検査用電極を形成することにより、製品毎に従来の外観検査では検出することが困難であったオープン、ショート、リーク不良といった金属配線の形状不良や、これまで完成後の最終の電気特性検査でしか検査することが出来なかった素子電極と金属配線の接続不良を、半導体ウェハ状態での電気的な検査によって、工程中に検出することが可能となる。更に、検査用金属配線の幅を、製品の金属配線幅の最小値とし、検査用金属配線長さを、製品の最も長い金属配線より長くすることで、不良を検出する感度を高めることも可能となる。又、電気的な検査を実施することで、製品の研磨やＦＩＢ処理を行うことなく、不良原因を迅速にかつ的確に確認し、工程に早期フィードバックが可能となる。更に、製品毎に検査用金属配線を導入することで、半導体基板の表面凹凸状態の影響を受けやすい金属配線の検査や製品毎の工程管理としても用いることも可能である。
【００２５】
又、製品の金属配線と同時に検査用金属配線を形成することが出来る為、工程数は従来のままであり、検査用金属配線は製品の金属配線が形成されない領域に形成することにより、製品の信頼性に何ら影響を及ぼすことなく配線不良を検出することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面を参照しながら説明する。
まず、図１，図２を用いて本発明の半導体装置の構造を説明する。
図１（ａ）は本発明の半導体装置の平面構造を示す概念図である。図１（ｂ）は本発明の半導体装置における配線信頼性検査領域の断面図であり、図１（ａ）のＡ−Ａ’線の断面図である。図１（ｃ）は本発明の半導体装置における接続性検査領域の断面図であり、図１（ａ）のＢ−Ｂ’線の断面図である。図２（ａ）は本発明の電極を外部端子接続用と検査用の両方に使用する半導体装置の平面構造を示す概念図、図２（ｂ）は本発明の異なる寸法の検査用電極を使用する半導体装置の平面構造を示す概念図である。
【００２７】
図１（ａ）において、トランジスタ等の半導体素子によって構成される半導体集積回路が形成される半導体基板１０の集積回路が形成された表面には、絶縁層１２が形成されており、その絶縁層１２上に製品の金属配線１３及び外部端子接続用電極１５が形成されている。絶縁層１２上に金属配線１３及び外部端子接続用電極１５が形成されていない領域には、検査用金属配線１４が形成されており、検査用電極１６は任意の寸法で形成されている。点線で囲まれている領域は、配線信頼性検査領域３０および接続性検査領域３１である。更に、金属配線１３，外部端子接続用電極１５，検査用金属配線１４及び検査用電極１６は全て同一材料である。
【００２８】
検査用金属配線１４は２つの検査用電極１６間にわたって配線され、配線信頼性検査領域３０の検査用金属配線１４は、配線の信頼性を検査するために一定距離以上引き回される。更に、検査用金属配線１４の配線幅を、金属配線１３の最小線幅と等しくし、最長の金属配線１３より長くすることで、不良を検出する感度を高めている。また、その配線領域を、内部配線形状による配線信頼性を検査するために、表面凹凸の大きい領域に設けることもできる。そして、半導体装置の製造工程中に、両端の検査用電極１６間の導通検査を行うことによって検査を行う。
【００２９】
以上のように、検査用金属配線１４および検査用電極１６を設けて、製造工程中に配線の検査を行うことにより、製品毎に従来の外観検査では検出することが困難であったオープン、ショート、リーク不良といった金属配線の形状不良や、これまで完成後の最終の電気特性検査でしか検査することが出来なかった素子電極と金属配線の接続不良を、半導体ウェハの状態での電気的な検査によって、工程中に精度良く検出することが可能となる。又、全てのウェハで電気的な検査を実施することで、不良原因を迅速にかつ的確に確認し、工程に早期フィードバックが可能となる。更に、製品毎に検査用金属配線を導入することで、半導体基板の表面凹凸状態の影響を受けやすい金属配線や製品毎の工程管理としても用いることも可能となる。
【００３０】
図２（ａ）に示すように、検査用金属配線１４を検査用電極１６及び金属配線１３にも接続された外部端子接続用電極１５に電気的に接続して、電極を外部端子接続用と検査用の両方に使用しても構わない。更に図２（ｂ）に示すように、検査用電極１６は外部端子接続用電極１５と同一寸法、同一ピッチで形成しても良いし、検査用のプローブ針が当たる程度の最小寸法にしても構わない。
【００３１】
次に、図１（ｂ）において、配線信頼性検査領域３０の断面を説明する。半導体基板１０上に半導体集積回路と接続される素子電極１１が形成されており、素子電極１１上に開口されたパッシベーション膜１７と絶縁層１２がこの順番で半導体基板１０上のほぼ全面に形成されている。尚、パッシベーション膜１７は窒化シリコンや酸化シリコンなどからなっている。そして、開口部１２ａにおいて、露出している素子電極１１から絶縁層１２の一部の上に亘って金属配線１３及び外部接続用電極１５が形成され、金属配線１３及び外部接続用電極１５が形成されていない絶縁層１２上の一部に検査用金属配線１４と検査用電極１６が形成されている。ここでは、絶縁膜１２を形成する場合について説明したが、必ずしも絶縁膜は必要ではない。
【００３２】
次に、図１（ｃ）において、接続性検査領域３１の断面を説明する。素子電極１１上に絶縁層１２の少なくとも２つ以上の開口部１２ａが形成されており、絶縁層１２に形成された少なくとも２つ以上の検査用金属配線１４及び検査用電極１６が少なくとも２つ以上の開口部１２ａ及び素子電極１１を介して、電気的につながっている。通常、金属配線１３と素子電極１１の接続に不具合が発生しても内部のトランジスタ等の回路を通じてのみしか電気的な確認を行えないが、検査用金属配線１４同士が素子電極１１を通じて電気的につながっているため、接続性の確認を行うと共に、配線不良を精度良く検査できる。更には、検査用金属配線１４の形成方法によって、４端子法で検査用金属配線１４と素子電極１１の接触抵抗値を測定することができる。
【００３３】
次に、本発明の半導体装置での製造方法について、図３に示す工程断面図を参照しながら説明する。
図３（ａ）は本発明の半導体装置における開口部形成工程を説明する工程断面図、図３（ｂ）は本発明の半導体装置における薄膜金属層形成工程を説明する工程断面図、図３（ｃ）は本発明の半導体装置における厚膜金属層形成工程を説明する工程断面図、図３（ｄ）は本発明の半導体装置におけるメッキレジスト除去工程を説明する工程断面図である。
【００３４】
まず、ウェハ状態であって、トランジスタやキャパシタ等の半導体素子から構成される半導体集積回路を有している半導体基板１０を用意する。この半導体基板１０の表面には、素子電極１１も形成されている。
【００３５】
そして、図３（ａ）に示すように、従来と同様の方法により、半導体基板１０の上にパッシベーション膜１７を全面に亘って堆積し、更にその上に、スピンコートで感光性を有する絶縁層１２となる絶縁材料を塗布し、乾燥させ、露光及び現像を順次に行い、素子電極１１領域上のパッシベーション膜１７及び絶縁層１２を選択的に除去し、開口部１２ａを形成する。尚、感光性を有する絶縁層１２としては、エステル結合型ポリイミド又はアクリレート系エポキシ等のポリマーを用いればよく、感光性を有する絶縁材料であればよい。又、感光性を有する絶縁層１２はフィルム状に予め形成された材料を用いても構わない。その場合は、絶縁層１２を半導体基板１０上に貼り合わせ、露光及び現像によって絶縁層１２に開口部１２ａを形成し、素子電極１１を露出させる。なお、スクライブライン１８およびそれに隣接する素子領域の外縁上は絶縁層１２を形成する必要がないので、ここでは形成していない。
【００３６】
次に、図３（ｂ）に示すように、絶縁層１２及び、開口部１２ａから露出している素子電極１１上の全面に、真空蒸着法、スパッタリング法、ＣＶＤ法等の薄膜形成技術により、例えば、厚みが０．２ｕｍ程度のＴｉ膜と厚みが０．５ｕｍ程度のＣｕ膜とをこの順番で設けた薄膜金属層１３ａを形成する。
【００３７】
次に、図３（ｃ）に示すように、スピンコートによってポジ型感光性レジスト膜またはネガ型感光性レジスト膜を半導体基板１０上の全面に塗布し、乾燥させ、そのレジスト膜から周知の露光、現像によりメッキレジスト１９のパターンを形成する。そして、メッキレジスト１９から露出している薄膜金属層１３ａの上に電解メッキ等の厚膜形成技術を用いて厚膜金属層１３ｂを選択的に形成する。ここでは、例えば厚みが５μｍ程度のＣｕ膜からなる厚膜金属層１３ｂを選択的に形成する。この厚膜金属層１３ｂにより金属配線１３および外部端子接続用電極１５が形成される。更に、検査用金属配線１４及び検査用電極１６も同時に形成される。このように露光、現像からパターンを形成するフォトリソ工程は、メッキレジスト１９のマスク枚数や工程数を増加することなく、パターンの変更及び追加することが可能である。
【００３８】
さらに、図３（ｄ）に示すように、メッキレジスト１９を溶融除去し、薄膜金属層１３ａを溶解除去出来るエッチング液を施す。例えば、薄いＣｕ膜に対しては塩化鉄第二銅溶液で、ＴｉＷ膜に対しては過酸化水素水で全面エッチングすると、層厚が薄い薄膜金属層１３ａが除去され、厚膜金属層１３ｂからなる金属配線１３および外部端子接続用電極１５、検査用金属配線１４、検査用電極１６は残る。この工程により半導体基板１０において所定の箇所に金属配線１３と外部端子接続用電極１５、検査用金属配線１４、検査用電極１６が形成される。例えば、電解メッキにて形成された金属配線１３は、厚みが５μｍならばＬｉｎｅ／Ｓｐａｃｅ＝１０／１０μｍの配線形成が可能である。ここで、図１および図２の説明では、素子電極と金属配線が直接接続されているように説明したが、厚膜金属層を省略して説明したもので、実際には、素子電極と金属配線は厚膜金属層を介して接続されている。また、検査用金属配線１４は、半導体ウェハに形成される半導体集積回路全てに形成されていても良いし、任意に選択された半導体集積回路にのみ形成しても良い。また、隣接する半導体集積回路双方に検査用金属配線１４を形成する場合には、隣接する半導体集積回路に形成される検査用電極１６を、半導体集積回路をまたいで形成された検査用金属配線１４を用いて電気的に接続することにより、検査効率を向上させることもできる。従来工程では、以降、全面にソルダーレジスト、外部端子を形成し、ダイシングにより個片化し、最終検査を実施する為、それまで金属配線１３の電気的な確認をすることは出来なかったが、検査用金属配線１４が形成されることにより、検査用金属配線１４が形成された時点で、ウェハ上での電気的な検査を実施することが可能となる。検査手段として、例えば、拡散後の検査で用いるプローブ針を用いて、検査用金属配線１４上に針を落し、電気的な検査を実施することもでき、更にプローブ針の仕様によっては、複数の半導体基板を同時に検査することが可能となり、検査時間も大幅に短縮できる。更に、金属配線１３の不具合を早期に確認できる為、後続ロットへの対応を素早く行うことが可能となり、不具合の影響を最小限に抑えることが出来る。
【産業上の利用可能性】
【００３９】
本発明は、実際の製品である半導体基板を用いて、工程中に半導体ウェハ状態で金属配線の電気的な検査を行い、金属配線の不良を精度良く検出すると共に、金属配線の不良が発生した場合は、迅速かつ的確に不良原因が特定され、工程へフィードバックさせることが可能となり、半導体基板上に金属配線及び電極を有する半導体装置及び半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００４０】
【図１】（ａ）本発明の半導体装置の平面構造を示す概念図  （ｂ）本発明の半導体装置における配線信頼性検査領域の断面図  （ｃ）本発明の半導体装置における接続性検査領域の断面図
【図２】（ａ）本発明の電極を外部端子接続用と検査用の両方に使用する半導体装置の平面構造を示す概念図  （ｂ）本発明の異なる寸法の検査用電極を使用する半導体装置の平面構造を示す概念図
【図３】（ａ）本発明の半導体装置における開口部形成工程を説明する工程断面図  （ｂ）本発明の半導体装置における薄膜金属層形成工程を説明する工程断面図  （ｃ）本発明の半導体装置における厚膜金属層形成工程を説明する工程断面図  （ｄ）本発明の半導体装置におけるメッキレジスト除去工程を説明する工程断面図
【図４】（ａ）半導体ウェハ全体の斜視図  （ｂ）従来のウェハレベルＣＳＰの平面構造を示す概念図  （ｃ）従来のウェハレベルＣＳＰの端子配線を示す断面図
【符号の説明】
【００４１】
１０    半導体基板
１１    素子電極
１２    絶縁層
１２ａ    開口部
１３    金属配線
１３ａ    薄膜金属層
１３ｂ    厚膜金属層
１４    検査用金属配線
１５    外部端子接続用電極
１６    検査用電極
１７    パッシベーション膜
１８    スクライブライン
１９    メッキレジスト
３０    配線信頼性検査領域
３１    接続性検査領域
１０１    半導体基板
１０２    素子電極
１０３    絶縁層
１０３ａ    開口部
１０４    金属配線
１０５    外部端子接続用電極
１０６    半導体ウェハ
１０７    ウェハレベルＣＳＰ
１０８    パッシベーション膜
【図１】
0004592634.tif 000002
【図２】
0004592634.tif 000003
【図３】
0004592634.tif 000004
【図４】
0004592634.tif 000005