(57)【特許請求の範囲】
【請求項１】
複数の発光素子を備えた発光ディスプレイの駆動装置において、
所定周期に同期して前記複数の各発光素子を駆動するための各輝度信号を入力し、当該各輝度信号からΔΣ変調した変換信号を生成して前記各発光素子に供給する比較判定手段と、当該変換信号と前記各輝度信号に対して積分処理を施して前記比較判定手段へフィードバックする複数個の積分手段と、を有する複数次のΔΣ変調器と、
前記ΔΣ変調器内の所定部分に生じる前記ΔΣ変調の処理が成されている途中の信号を監視し、当該途中の信号が所定レベル範囲を越えたか否か検出する検出手段と、
前記検出手段において前記途中の信号が所定レベル範囲を越えたことが検出されると、前記途中の信号を前記所定レベル範囲の中心値側へ所定レベルだけオフセットする演算手段と、
を具備し、
前記演算手段が前記検出手段の検出結果に基づいて前記途中の信号を前記所定レベル範囲の中心値側へ所定レベルだけオフセットすることにより、前記ΔΣ変調器内でΔΣ変調されて前記各発光素子に供給される前記変換信号に含まれるパルスが分散されてフリッカーノイズの発生が軽減されること、
を特徴とする駆動装置。
【請求項２】
前記検出手段は、前記複数個の何れかの積分手段の出力を前記ΔΣ変調の処理が成されている途中の信号として前記監視を行い、前記演算手段は、当該途中の信号を前記所定レベル範囲の中心値側へ所定レベルだけオフセットすること、
を特徴とする請求項１に記載の駆動装置。
【請求項３】
複数の発光素子を備えた発光ディスプレイの駆動方法において、
所定周期に同期して前記複数の各発光素子を駆動するための各輝度信号を入力し、当該各輝度信号からΔΣ変調した変換信号を生成して前記各発光素子に供給する比較判定工程と、前記変換信号と前記各輝度信号に対して積分処理を施して前記比較判定工程へフィードバックする複数の積分工程と、を有する複数次のΔΣ変調処理工程と、
前記比較判定工程と積分工程との前記ΔΣ変調処理工程において処理が成されている途中の所定の信号を監視し、当該途中の信号が所定レベル範囲を越えたか否か検出する検出工程と、
前記検出工程において前記途中の信号が所定レベル範囲を越えたことが検出されると、前記途中の信号を前記所定レベル範囲の中心値側へ所定レベルだけオフセットする演算工程と、
を具備し、
前記演算工程において、前記検出工程で検出される検出結果に基づいて前記途中の信号を前記所定レベル範囲の中心値側へ所定レベルだけオフセットすることにより、前記ΔΣ変調されて前記各発光素子に供給される前記変換信号に含まれるパルスが分散されてフリッカーノイズの発生が軽減されること、
を特徴とする駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ、発光ダイオード、プラズマ等フラットパネルの多階調表示に用いて好適な発光ディスプレイの駆動方法ならびにその装置に関する。
【０００２】
【従来の技術】
上述した発光ディスプレイにおいて、各ドットの発光量を変化させるには、対象素子の駆動期間内に注入される電荷量を変化させればよいため、電流値を変化させるか、電流値を固定し、オン時間を変化させる２つの方法が考えられる。
【０００３】
前者は便宜上、アナログ方式と呼ばれ、後者はパルス方式、もしくは時分割方式と呼ばれる。アナログ方式では、駆動電流を輝度値に対応して変化させるために高精度のリニアリティが要求され、駆動部が大型になると共に、温度等により駆動電流値が変化する欠点がある。一方、パルス方式は、一定の電流を出力すればよいため、駆動部は小型化され、温度特性もよい。
【０００４】
パルス方式による発光ディスプレイの駆動装置は、画像信号がｋ個の２進数で表現される場合、駆動部によるオンオフ制御は、フレーム周期の（２k−１）分の１の周期でオンオフされ、高速動作が要求される。そこで、同出願人により、特許願平２０００−１８３３０号ならびに１８３３１号で、駆動部を例えば、（２k−１）ｆF（但し、ｆFはフレーム周波数）よりも低い駆動レートで駆動し、かつ、動画像の再生帯域、いわゆるナイキスト帯域であるｆF／２以下の周波数帯域において、２Kレベル相当の階調数が等価的に得られるようにした発光ディスプレイの駆動回路が提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した発光ディスプレイの駆動回路では、用いられたΔΣ変調器の次数が２次以上の場合には、低輝度、高輝度のそれぞれの領域において、出力パルスの並びの不均一性が生じる可能性が残り、結果としてフリッカーノイズの発生に直結し、階調表現として画質の面で不十分なものがあった。
【０００６】
本発明は上記事情に鑑みてなされたものであり、少なくとも２次のΔΣ変調器を備え、一定値の駆動電流または駆動電圧をオンオフさせることにより、発光素子の階調制御を行う発光ディスプレイの駆動回路に用いられ、発光素子の輝度値を所定の周期で読み込み、読み込まれた輝度値に応じて所定の周期でΔΣ変調を行い、このΔΣ変調器の動作において、場合によっては発生する出力パルスの並びの不均一性を分散させる演算を行うことにより、フリッカーノイズの発生を軽減することのできる、発光ディスプレイの駆動方法ならびにその装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、複数の発光素子を備えた発光ディスプレイの駆動装置において、所定周期に同期して前記複数の各発光素子を駆動するための各輝度信号を入力し、当該各輝度信号からΔΣ変調した変換信号を生成して前記各発光素子に供給する比較判定手段と、当該変換信号と前記各輝度信号に対して積分処理を施して前記比較判定手段へフィードバックする複数個の積分手段と、を有する複数次のΔΣ変調器と、前記ΔΣ変調器内の所定部分に生じる前記ΔΣ変調の処理が成されている途中の信号を監視し、当該途中の信号が所定レベル範囲を越えたか否か検出する検出手段と、前記検出手段において前記途中の信号が所定レベル範囲を越えたことが検出されると、前記途中の信号を前記所定レベル範囲の中心値側へ所定レベルだけオフセットする演算手段と、を具備し、前記演算手段が前記検出手段の検出結果に基づいて前記途中の信号を前記所定レベル範囲の中心値側へ所定レベルだけオフセットすることにより、前記ΔΣ変調器内でΔΣ変調されて前記各発光素子に供給される前記変換信号に含まれるパルスが分散されてフリッカーノイズの発生が軽減されること、を特徴とする。
【００１３】
【発明の実施の形態】
図１は本発明における発光ディスプレイ駆動装置の一実施形態を示すブロック図である。
本発明の発光ディスプレイ駆動回路は、フレームメモリ１、画素読み込み部２、ΔΣ変調器３、駆動部４、発光ディスプレイ５で構成される。
【００１４】
フレームメモリ１には画素データが書き込まれている。画素読み込み部２はフレーム周期のｎ分１の時間ＴD（＝１／ｎｆF）で規定されるサブフレームで繰り返し出力されるサブフレームパルスｆSFに同期してフレームメモリ１から画素データを読み込んでΔΣ変調器３に出力する。駆動部４は、ΔΣ変調器３出力によって駆動電流をオンオフし、発光ディスプレイ５に供給して所望の多階調表示を得る。
【００１５】
図２は、図１におけるΔΣ変調器の内部構成を示すブロック図であり、ここでは２次のΔΣ変調器が例示されている。
図２に示す２次のΔΣ変調器３は、第1加算部３１と、第１加算部３１の出力を所定時間遅延させる第１遅延部３３とにより構成される第１積分部と、第１積分部に接続された第２加算部３２と、第２加算部の出力を所定時間遅延させる第２遅延部３５とにより構成される第２積分部と、第２積分部の出力値を所定の値と比較判定する比較判定部３７、そして第３遅延部３４で構成される。
具体的には、第１加算部３１、サブフレーム周期の時間ＴD（＝１／ｎｆF）信号を遅延させる第１、第２遅延部（それぞれ、３３、３５）、そして、第１加算部３１からの出力値が設定値以上である場合は正の所定値を、また、設定値以下の場合は、負の所定値を出力する比較判定部３７で構成される１次のΔΣ変調器の加算部３１と比較判定部３７の間に、第２加算部３２及び第３遅延部３４が付加されている。
【００１６】
なお、第１加算部３１、第２加算部３２、第１遅延部３３、第３遅延部３４、第２遅延部３５、比較判定部３７ともにブロックで機能表現しているが、いずれも上述した仕様を持つ演算回路である。
【００１７】
上記構成において、第１加算部３１に対する入力（−２５５〜＋２５５の２刻みに変換した輝度データ）は、フレームメモリ１から画素読み込み部２を介して１フレーム周期の間同じデータが繰り返し供給され、次の１フレーム周期では次のフレームの同一位置の画素データが入力される。
【００１８】
第１加算部３１は、入力された輝度データに第１遅延部３３の出力値を加算し、また、第２遅延部３５の出力が減算されて比較判定部３７に出力され、比較判定部３７で比較判定が行なわれる。比較判定部３７のスレッショルド値は０とする。ここでは奇数群であるため＝になることはない。第１加算部３１の出力は、第１遅延部３３でＴD（＝１／ｎｆF）遅延されて第１加算部３１に返され、また、比較判定部３７により出力される所定値は、第２遅延部３５でＴD時間遅延されて第１加算部３１に返される。従って、第１加算部３１の出力は、ＴD時間毎に加算結果が変更になり、変更になった加算結果は、比較判定部３７で判定され、この判定結果が駆動部４に出力され、駆動電流もしくは駆動電圧をオンオフさせる。比較判定部３７の出力は、−２５９、＋２５９の２値であり、−を非発光、＋を発光とし、各部数値は全て奇数の値をとる奇数群の系をなし、数値範囲はどこでも±対称になっている。
【００１９】
なお、第２加算部３２は、第１加算部３１と同様な動作を行い、また、第３遅延部３４の遅延時間は第１遅延部３３および第２遅延部３５と同じとなっている。ΔΣ変調器の次数を上げることにより、ノイズ成分の分布を高周波領域側にシフトすることができるため、低周波領域のＳ／Ｎ比を高くできる。
【００２０】
一方、ホワイトピークは、入力が＋２５５に対し出力が２５９・Ｘ＋（−２５９）・（１−Ｘ）＝２５５、Ｘ＝２５７／２５９から、２５７／２５９の割合で発光する。一方、ブラックボトムは、逆に、２／２５９の割合で発光し、従って駆動回路上でのコントラスト比は、２５７：２となる。
【００２１】
このように駆動電流または駆動電圧をｎ分割されたサブフレーム毎にオンオフするための制御信号を、各画素のフレーム毎の輝度データに対してサブフレーム毎にΔΣ変調した出力値によって決めるようにしているため、ｎを２k−１より少なくしてもｆSF／２のナイキスト帯域内において、必要なＳ／Ｎ比が確保される。従って再生する画像の画質の劣化を防止することが可能になる。
【００２２】
本発明は、上述したようなΔΣ変調器の動作において、２パルスの固まりが発生した場合に、それを時問的に分散させ、比較判定部３７の出力バルスを時問的に均等間隔に近づけるようにしたものである。このため、図３に示すように、２次以上のΔΣ変調器の第２加算部３２と比較判定部３７の間に、第２加算部３２の出力がある範囲を越えたら、中心値へ所定の値だけ近づける（オフセットさせる）仕様を持つ出力変更部３６が付加される。後述するように、出力変更部３６により、ブラックボトム、ホワイトピーク近傍において、同一画素内でのパルスの固まりをほぐし、時間的に分散させる役割を果たす。他は図２に示す例と同様である。
【００２３】
また、ここでは、第２加算部３２の出力がある範囲を越えたことを検出する検出部と出力を変更するための数値変更部が出力変更部３６として一体化される例を示したが、図４に示すように、検出部３６１と、数値変更部２６２を別体としてもよい。他は図２、図３に示す例と同様である。
【００２４】
以下、図５以降を用い、同一画素内でパルスの固まりを時間的に分散させるための動作、具体的には、比較判定部３７による比較判定結果に応じて第１または第２積部分部の値に変更を加える数値変更部３６（３６１、３６２）の動作原理について説明する。
【００２５】
図５は、第２積分部の数値関数ａ（２次関数）と出力パルスｂとの関係を時間軸（ｔ）上に示した動作概念図である。図中、○枠内に示された出力パルスは、固まり部分を示し、この固まりができることによって第２積分の数値の時間関数ａは、固まりと固まりの間隔が広がり、放物線の先端がある閾値（判定レベル）を超えることになる。ここで判定レベルを越えたことを検出してパルス不均一発生と判断する。
【００２６】
第２積分の数値があるレベルを超えたとき、数値変更部３６により、所定の数値を加えて、中心値へ所定の値だけ近づける（オフセットさせる）ことによって出力パルス間隔が均等になる。このことは、図６に、出力パルスの移行前（ｂ２）、移行後（ｂ１）における第２積分数値の時間関数（ｃ）として示されている。
【００２７】
図７乃至図８は、図３、図４に示す本発明実施形態の動作を説明するために引用したグラフであり、第２加算部３２出力が−８６００以下、−４５００以下のそれぞれでリークを発生させる例を示し、いずれも、縦軸に第２加算部３３２出力、横軸にステップ数を目盛り、それぞれにおける２次関数出力パルス波形が示されている。
【００２８】
以下、図７乃至図８を参照しながら図３、図４に示す本発明実施形態の動作について詳細に説明する。
数値変更部３６（３６１、３６２）は、第２加算部３２出力を常に監視しており、図７にその出力パルス図を示すように、入力ＡＸ（第２加算部３２出力）が、ＡＸ＜−８６００であればＡＸ＋１６を出力し、＋８６００＜ＡＸならばＡＸ−１６を出力し、−８６００＜ＡＸ＜＋８６００ならば入力ＡＸをそのまま出力させる演算仕様となっている。すなわち、第２加算部３２の出力がある範囲、ここでは、８６００を越えたら０に向かってリークさせるものである。
【００２９】
図８に、第２加算部１２出力が−４５００以下でリークさせ、２パルスの固まりを分散させる動作が２次関数波形で示されている。
以上説明のように本発明は、発光素子の輝度値を所定の周期で読み込み、読み込まれた輝度値に応じて所定の周期でΔΣ変調を行い、発光素子のうち、同一発光素子内でΔΣ変調による出力パルスを時間的に分散させることにより、低輝度、高輝度領域のそれぞれで発生していたフリッカーノイズを抑圧できる。
【００３０】
なお、本発明実施形態では２次のΔΣ変調器３のみ例示したが、２次に限らずｎ次のΔΣ変調器を用いても同等の効果が得られ、ΔΣ変調器３の次数を上げることにより、ノイズ成分の分布を高周波領域側にシフトすることができるため、低周波領域のＳ／Ｎ比を高くできる。また、本発明実施形態では、調整部を第２加算部３２の後段に位置させたが、第２加算部３２周辺のどこに位置しても同様の効果が得られるものである。
【００３１】
【発明の効果】
以上説明のように本発明によれば、画像信号がｋ個の２進数で表現される場合、駆動部を、例えば、（２k−１）・ｆF（但し、ｆFはフレーム周波数）よりも低い駆動レートで駆動し、かつ、動画像の再生帯域、いわゆるナイキスト帯域であるｆF／２以下の周波数帯域において、２Kレベル相当の階調数を等価的に得ることができる。また、同一画素内で、例えば２パルスの固まりを時間的に分散させ、第２加算部の出力パルスを時間的に均等間隔とすることで、低輝度、高輝度領域のそれぞれで発生していたフリッカノイズを抑圧でき、本発明をアクティブマトリクス駆動等に応用しても高速応答性、画質の両面で実用に耐えることができる。
【図面の簡単な説明】
【図１】本発明における発光ディスプレイの駆動装置の実施形態を示すブロック図である。
【図２】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図３】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図４】図１に示すΔΣ変調器の内部構成の一例を示すブロック図である。
【図５】本発明実施形態の動作を説明するために引用した動作概念図である。
【図６】本発明実施形態の動作を説明するために引用した動作概念図である。
【図７】本発明実施形態の動作を説明するために引用したグラフである。
【図８】本発明実施形態の動作を説明するために引用したグラフである。
【符号の説明】
１…フレームメモリ、２…画素読み込み部、３…ΔΣ変調部、４…駆動部、５…発光ディスプレイ、３１…第１加算部、３２…第２加算部、３３…第１遅延部、３４…第３遅延部、３５…第２遅延部、３６…数値変更部、３７…比較判定部、３６１…検出部、３６２…数値変更部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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