(57)【特許請求の範囲】
【請求項１】
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有し、
前記第３ゲート絶縁膜は前記ｎチャネル型ＴＦＴのゲート電極及び前記画素ＴＦＴのゲート電極を覆っていることを特徴とする電気光学装置。
【請求項２】
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有し、
前記浮遊ゲート電極、前記ｎチャネル型ＴＦＴのゲート電極及び前記画素ＴＦＴのゲート電極は同一材料からなり、且つ、前記第３ゲート絶縁膜に覆われていることを特徴とする電気光学装置。
【請求項３】
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有し、
前記第３ゲート絶縁膜は前記浮遊ゲート電極を形成する材料の酸化物であることを特徴とする電気光学装置。
【請求項４】
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有し、
前記浮遊ゲート電極、前記ｎチャネル型ＴＦＴのゲート電極及び前記画素ＴＦＴのゲート電極は同一材料からなり、且つ、前記第３ゲート絶縁膜は前記浮遊ゲート電極を形成する材料の酸化物であることを特徴とする電気光学装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記メモリトランジスタの活性層は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域に挟まれたチャネル形成領域及びＬＤＤ領域とを含み、
前記ｎチャネル型ＴＦＴのＬＤＤ領域及び前記メモリトランジスタの活性層に含まれるＬＤＤ領域には、同一濃度でｎ型不純物元素が含まれ、
前記画素ＴＦＴのＬＤＤ領域には、前記ｎチャネル型ＴＦＴのＬＤＤ領域及び前記メモリトランジスタの活性層に含まれるＬＤＤ領域よりも低い濃度でｎ型不純物元素が含まれることを特徴とする電気光学装置。
【請求項６】
請求項５において、
前記メモリトランジスタの活性層に含まれるＬＤＤ領域は、前記ソース領域に接して設けられていることを特徴とする電気光学装置。
【請求項７】
請求項５または請求項６において、
前記メモリトランジスタの活性層に含まれるドレイン領域の一部が、前記第１ゲート絶縁膜を挟んで前記浮遊ゲート電極と重なるように形成されていることを特徴とする電気光学装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記第１ゲート絶縁膜の膜厚は前記第２ゲート絶縁膜の膜厚よりも薄いことを特徴とする電気光学装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記画素部にＥＬ素子が設けられたことを特徴とする電気光学装置。
【請求項１０】
請求項１乃至請求項９のいずれか一に記載の電気光学装置を表示部として有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は半導体素子（半導体薄膜を用いた素子）を基板上に作り込んで形成された電気光学装置及びその電気光学装置を有する電子機器（電子デバイス）に関する。典型的には基板上に薄膜トランジスタ（以下、ＴＦＴという）を形成してなる液晶表示装置若しくはＥＬ表示装置並びにそのような表示装置をディスプレイ（表示部）として有する電子機器に関する。
【０００２】
【従来の技術】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られるとして注目されている。
【０００４】
しかし、アクティブマトリクス型表示装置の基板上には様々な機能を有する回路や素子部が形成される。従って、回路又は素子をＴＦＴで形成するにあたって、それぞれの回路又は素子が必要とするＴＦＴの性能も異なってくる。例えば、シフトレジスタ回路などの駆動回路には動作速度の早いＴＦＴが求められ、画素部のスイッチング素子にはオフ電流値（ＴＦＴがオフ動作にある時に流れるドレイン電流値）の十分に低いＴＦＴが求められる。
【０００５】
このような場合、同一構造のＴＦＴだけでは全ての回路又は素子が求める性能を確保することが困難となり、アクティブマトリクス型表示装置の性能を向上させる上で大きな弊害となる。
【０００６】
さらに、アクティブマトリクス型表示装置を電子機器の一部として用いる場合、先の画素や駆動回路以外にも様々な回路を必要とする。特に、画像情報を一時記憶させるためのメモリ部を同一基板上に形成することは、アクティブマトリクス型表示装置の用途を拡大する上で重要である。
【０００７】
【発明が解決しようとする課題】
本願発明は同一基板上に画素部と駆動回路部とを有するアクティブマトリクス型の電気光学装置において、ＴＦＴで形成される回路又は素子が求める性能に応じて適切な構造のＴＦＴを用い、動作性能及び信頼性の高い電気光学装置を提供することを課題とする。
【０００８】
具体的には、同一基板上に画素部、駆動回路部及びメモリ部をそれぞれ適切な構造のＴＦＴでもって形成した動作性能及び信頼性の高い電気光学装置を提供することを課題とする。
【０００９】
そして、アクティブマトリクス型の電気光学装置にメモリ機能を付加することでその性能を向上させ、表示装置の画質を向上させることを課題とする。さらに、本願発明の電気光学装置をディスプレイとして用いた電子機器の品質を向上させることを課題とする。
【００１０】
【課題を解決するための手段】
本願発明の構成は、
ＬＤＤ領域の一部又は全部がゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域がゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
メモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有することを特徴とする。
【００１１】
また、他の発明の構成は、
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有することを特徴とする。
【００１２】
また、他の発明の構成は、
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有し、
前記第３ゲート絶縁膜は前記ｎチャネル型ＴＦＴのゲート電極及び前記画素ＴＦＴのゲート電極を覆っていることを特徴とする。
【００１３】
また、他の発明の構成は、
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有し、
前記浮遊ゲート電極、前記ｎチャネル型ＴＦＴのゲート電極及び前記画素ＴＦＴのゲート電極は同一材料からなり、且つ、前記第３ゲート絶縁膜に覆われていることを特徴とする。
【００１４】
また、他の発明の構成は、
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有し、
前記第３ゲート絶縁膜は前記浮遊ゲート電極を形成する材料の酸化物であることを特徴とする。
【００１５】
また、他の発明の構成は、
ＬＤＤ領域の一部又は全部が第２ゲート絶縁膜を挟んでゲート電極と重なるように形成されたｎチャネル型ＴＦＴを有する駆動回路部と、
ＬＤＤ領域が第２ゲート絶縁膜を挟んでゲート電極と重ならないように形成された画素ＴＦＴを有する画素部と、
活性層、第１ゲート絶縁膜、浮遊ゲート電極、第３ゲート絶縁膜及び制御ゲート電極を含むメモリトランジスタを有するメモリ部と、
を同一の絶縁体上に有し、
前記浮遊ゲート電極、前記ｎチャネル型ＴＦＴのゲート電極及び前記画素ＴＦＴのゲート電極は同一材料からなり、且つ、前記第３ゲート絶縁膜は前記浮遊ゲート電極を形成する材料の酸化物であることを特徴とする。
【００１６】
【発明の実施の形態】
本願発明の実施形態について図１を用いて説明する。図１は同一基板上（同一の絶縁表面上もしくは同一の絶縁体上）にメモリ部、駆動回路部及び画素部を一体形成したアクティブマトリクス基板（液晶又はＥＬ層を形成する前のＴＦＴ形成側基板）の断面図を示している。
【００１７】
なお、メモリ部は不揮発性メモリ、ここではＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）で形成され、図１ではそのメモリセルに形成される一つのメモリトランジスタ（メモリセルトランジスタともいう）を例示する。実際には複数のメモリセルが集積化されてメモリ部を形成する。
【００１８】
本願発明には集積度の高いフラッシュメモリ（フラッシュＥＥＰＲＯＭ）を用いるのが望ましい。従って、本明細書中では特に断りのない限り、不揮発性メモリとしてフラッシュメモリを扱う。また、フラッシュメモリはセクター毎にデータ消去を行う不揮発性メモリであるが、各メモリトランジスタのソース配線は共通化されているので本明細書中では共通ソース配線という。
【００１９】
また、駆動回路部を形成する具体例としてＣＭＯＳ回路を示す。実際には、ＣＭＯＳ回路を基本回路としてシフトレジスタ、レベルシフタ、ラッチ、バッファ等が形成され、それらが集積化されて駆動回路部を形成する。
【００２０】
また、画素部を形成する具体例として画素ＴＦＴ及び保持容量を示す。実際にはマトリクス状に配列された複数の画素のそれぞれに画素ＴＦＴと保持容量とが形成される。
【００２１】
図１において、１０１は絶縁表面を有し耐熱性の高い基板であり、石英基板、シリコン基板、セラミックス基板もしくは金属基板を用いれば良い。どの基板を用いる場合においても、必要に応じて下地膜（好ましくは珪素（シリコン）を含む絶縁膜）を設けて絶縁表面を形成すれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙで示される）など珪素、酸素若しくは窒素を所定の割合で含む絶縁膜を指す。
【００２２】
そして、基板１０１上に各半導体素子３０１〜３０４が形成される。ここで各区半導体素子３０１〜３０４のそれぞれについて図１を用いて説明を行う。
【００２３】
まずメモリトランジスタ３０１はソース領域１０２、ドレイン領域１０３、低濃度不純物領域（ＬＤＤ領域ともいう）１０４及びチャネル形成領域１０５を含む活性層、第１ゲート絶縁膜１０６、浮遊ゲート電極１０７、第３ゲート絶縁膜１１、制御ゲート電極１０８、そして第１層間絶縁膜１２を介して形成された共通ソース配線１０９、ビット配線（ドレイン配線）１１０を有して形成される。
【００２４】
ソース領域１０２は浮遊ゲート電極１０７に捕獲されたキャリア（電子）を共通ソース配線１０９に引き抜くための領域であり消去領域とも言える。なお、図１ではチャネル形成領域１０５との間にＬＤＤ領域１０４を設けているが、形成しなくても良い。また、ドレイン領域１０３は電気的に孤立した浮遊ゲート電極１０７にキャリアを注入するための領域であり書き込み領域とも言える。さらに、ドレイン領域１０３はメモリトランジスタ３０１に記憶されたデータをビット配線１１０に読み出すための読み出し領域としても機能する。
【００２５】
このドレイン領域１０３は第１ゲート絶縁膜１０６を介して浮遊ゲート電極１０７と重なるように設けられる。重なりの距離は０．１〜０．５μm（好ましくは０．１〜０．２μm）でよく、これ以上重ねてしまうと寄生容量が大きくなりすぎるので好ましくない。また、浮遊ゲート電極１０７にキャリアを捕獲する際、その制御は第３ゲート絶縁膜１１を介して浮遊ゲート電極１０７上に設けられた制御ゲート電極１０８で行われる。
【００２６】
なお、第１ゲート絶縁膜１０６としてはトンネル電流（ファウラノルドハイム電流）が流れる程度に薄い絶縁膜（膜厚が３〜２０nm、好ましくは５〜１０nm）を用いる必要があるため、活性層を酸化して得られた酸化膜（活性層が珪素ならば酸化珪素膜）を用いることが好ましい。勿論、膜厚の均一性と膜質さえ良ければ、ＣＶＤ法やスパッタ法等の気相法で第１ゲート絶縁膜を形成することもできる。
【００２７】
また、第３ゲート絶縁膜１１としては比誘電率の高い絶縁膜を用いるのが好ましく、図１では図示されていないが酸化珪素膜／窒化珪素膜／酸化珪素膜の積層構造でなる絶縁膜を用いている。この場合、第３ゲート絶縁膜１１の一部に窒化珪素膜が含まれているので、他の半導体素子３０２〜３０４に対しては外部からの可動イオンや水分の侵入を防ぐパッシベーション膜としても効果も得られる。また、浮遊ゲート電極１０７を酸化して得られた酸化膜（浮遊ゲート電極がタンタル膜ならば酸化タンタル膜）を用いることも可能である。
【００２８】
次に、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴ３０２は、ソース領域１１２、ドレイン領域１１３、ＬＤＤ領域１１４及びチャネル形成領域１１５を含む活性層、第２ゲート絶縁膜１３、ゲート電極１１６、ソース配線１１７、ドレイン配線１１８を有して形成される。この時、第２ゲート絶縁膜１３の膜厚は５０〜１５０nm（好ましくは８０〜１２０nm）とし、メモリトランジスタ３０１に用いた第１ゲート絶縁膜１０６の膜厚よりも厚いものを用いる。
【００２９】
このＮチャネル型ＴＦＴの特徴は、ドレイン領域１１３とチャネル形成領域１１５との間にＬＤＤ領域１１４が設けられ、且つ、ＬＤＤ領域１１４が第２ゲート絶縁膜１３を介してゲート電極１１６に重なっている点である。このような構造はホットキャリア注入による劣化を防ぐ上で非常に効果的である。但し、ＬＤＤ領域とゲート電極との間で寄生容量を形成してしまうので、ソース領域１１２とチャネル形成領域１１５との間には設けない方が好ましい。
【００３０】
また、この時ＬＤＤ領域１１４の長さは０．１〜２μm（好ましくは０．３〜０．５μm）にすれば良い。長すぎては寄生容量を大きくしてしまい、短すぎてはホットキャリア注入による劣化を防止する効果が弱くなってしまう。
【００３１】
次に、ＣＭＯＳ回路を形成するＰチャネル型ＴＦＴ３０３は、ソース領域１２０、ドレイン領域１２１及びチャネル形成領域１２２を含む活性層、第２ゲート絶縁膜１３、ゲート電極１２３、ソース配線１２４、ドレイン配線１１８を有して形成される。この時、第２ゲート絶縁膜はＮチャネル型ＴＦＴ３０２と同一の絶縁膜を用い、ドレイン配線はＮチャネル型ＴＦＴ３０２と共通である。
【００３２】
次に、画素部を形成する画素ＴＦＴ３０４は、ソース領域１２６、ドレイン領域１２７、ＬＤＤ領域１２８a〜１２８d、チャネル形成領域１２９a、１２９b及び不純物領域１３０を含む活性層、第２ゲート絶縁膜１３、ゲート電極１３１a、１３１b、ソース配線１３２、ドレイン配線１３３を有して形成される。
【００３３】
この時、画素ＴＦＴ３０４においては、ＬＤＤ領域１２８a〜１２８dは、第２ゲート絶縁膜１３を介してゲート電極１３１a、１３１bと重ならないように設けることが好ましい。なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が印加されない領域）を設けることはさらに好ましい。
【００３４】
前述のＮチャネル型ＴＦＴ３０２に用いた構造は確かにホットキャリア対策として効果があるが、その反面、オフ電流値（ＴＦＴがオフ動作にある時に流れるドレイン電流値）が大きくなってしまうという現象が見られる。この現象は駆動回路（サンプリング回路は除く）ではさほど問題にならないが、画素ＴＦＴでは致命的な欠点となってしまう。そのため、本願発明では図１のような構造の画素ＴＦＴを用いてオフ電流値を低減している。また、不純物領域１３０もオフ電流値を低減する上で非常に効果がある。
【００３５】
また、画素ＴＦＴ上には全素子共通のパッシベーション膜１４が設けられ、その上に樹脂膜など平坦性の高い絶縁膜（第２層間絶縁膜）１５が形成される。そして、第２層間絶縁膜１５の上には金属膜でなる遮蔽膜１３４、遮蔽膜１３４を酸化して得られた酸化物１３５及び第２層間絶縁膜に形成されたコンタクトホールを介して画素ＴＦＴ３０４に接続された画素電極１３６が形成される。
【００３６】
なお、１３７が隣接する他の画素の画素電極であり、画素電極１３６は酸化物１３５を介して遮蔽膜１３５と重なることによって保持容量１３８を形成している。即ち、図１に示した構造の特徴の一つとして、保持容量１３８が光遮蔽膜及び電界遮蔽膜として機能しうる点が挙げられる。ただし、本願発明は図１に示した保持容量の構造に限定されるものではない。
【００３７】
以上のように、メモリトランジスタ３０１、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴ３０２、ＣＭＯＳ回路を形成するＰチャネル型ＴＦＴ３０３、画素ＴＦＴ３０４をそれぞれ求める性能に応じて適切な構造とすることで、アクティブマトリクス型表示装置の動作性能及び信頼性が大幅に向上する。
【００３８】
さらに、複雑な工程を追加することなく、駆動回路部や画素部とともにメモリ部を同一基板上に形成することが可能であるため、従来のアクティブマトリクス型表示装置よりもさらに高性能なアクティブマトリクス型表示装置を形成することが可能となる。
【００３９】
また、上記メモリ部、駆動回路部若しくは画素部以外に、その他の信号処理回路をも形成しうる。その他の信号処理回路としては、信号分割回路、Ｄ／Ａコンバータ、γ補正回路、昇圧回路、差動増幅回路などが挙げられる。
【００４０】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４１】
〔実施例１〕
本発明の実施例について図２〜図５を用いて説明する。本実施例では同一基板上に画素部、画素部を駆動するための駆動回路部及び画素部への信号情報を一時的に記憶するメモリ部とを同時に作製する方法について説明する。最終的には図１に示した構造のアクティブマトリクス基板を作製する。
【００４２】
図２（Ａ）において、基板２０１には、石英基板やシリコン基板を使用することが望ましい。本実施例では石英基板を用いた。その他にも金属基板の表面に絶縁膜を形成したものを基板としても良い。本実施例の場合、８００℃以上の温度に耐えうる耐熱性を要求されるので、それを満たす基板であればどのような基板を用いても構わない。
【００４３】
そして、基板２０１のＴＦＴが形成される表面には、２０〜１００ｎｍ（好ましくは４０〜８０ｎｍ）の厚さの非晶質構造を含む半導体膜２０２を減圧熱ＣＶＤ方、プラズマＣＶＤ法またはスパッタ法で形成する。なお、本実施例では６０ｎｍ厚の非晶質珪素膜を形成するが、後に熱酸化工程があるのでこの膜厚が最終的なＴＦＴの活性層の膜厚になるわけではない。
【００４４】
また、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を用いても良い。さらに、基板上に下地膜と非晶質珪素膜とを大気解放しないで連続的に形成することも有効である。そうすることにより基板表面の汚染が非晶質珪素膜に影響を与えないようにすることが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００４５】
次に、非晶質珪素膜２０２上に珪素（シリコン）を含む絶縁膜でなるマスク膜２０３を形成し、パターニングによって開口部２０４a、２０４bを形成する。この開口部は、次の結晶化工程の際に結晶化を助長する触媒元素を添加するための添加領域となる。（図２（Ａ））
【００４６】
なお、珪素を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜を用いることができる。窒化酸化珪素膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、ＳｉＯｘＮｙで表される絶縁膜である。窒化酸化珪素膜はＳｉＨ4、Ｎ2Ｏ、ＮＨ3等を原料ガスとして作製することが可能であり、含有する窒素濃度を５〜５０atomic%の範囲で変えることができる。
【００４７】
また、このマスク膜２０３のパターニングを行うと同時に、後のパターニング工程の基準となるマーカーパターンを形成しておく。マスク膜２０３をエッチングする際に非晶質シリコン膜２０２も僅かにエッチングされるが、この段差が後にマスク合わせの時にマーカーパターンとして用いることができる。
【００４８】
次に、特開平１０−２４７７３５号公報に記載された技術に従って、結晶構造を含む半導体膜を形成する。同公報記載の技術は、非晶質構造を含む半導体膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素）を用いる結晶化手段である。
【００４９】
具体的には、非晶質構造を含む半導体膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質構造を含む半導体膜を、結晶構造を含む半導体膜に変化させるものである。なお、結晶化手段としては、特開平７−１３０６５２号公報の実施例１に記載された技術を用いても良い。また、結晶質構造を含む半導体膜には、いわゆる単結晶半導体膜も多結晶半導体膜も含まれるが、同公報で形成される結晶構造を含む半導体膜は結晶粒界を有している。
【００５０】
なお、同公報では触媒元素を含む層をマスク膜上に形成する際にスピンコート法を用いているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手段をとっても良い。
【００５１】
また、非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で１時間程度の加熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。その場合、含有水素量を５atom％以下とすることが好ましい。
【００５２】
結晶化工程は、まず４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１６時間（好ましくは８〜１４時間）の熱処理を行う。
【００５３】
本実施例では、触媒元素としてニッケルを用い、５７０℃で１４時間の熱処理を行う。その結果、開口部２０４a、２０４bを起点として概略基板と平行な方向（矢印で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶構造を含む半導体膜（本実施例では結晶質珪素膜）２０５a〜２０５dが形成される。(図２（Ｂ）)
【００５４】
次に、結晶化の工程で用いたニッケルを結晶質珪素膜から除去するゲッタリング工程を行う。本実施例では、先ほど形成したマスク膜２０３をそのままマスクとして１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部２０４a、２０４bで露出した結晶質珪素膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むリン添加領域（以下、ゲッタリング領域という）２０６a、２０６bを形成する。（図２（Ｃ））
【００５５】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質珪素膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域２０６a、２０６bに捕獲される。即ち、結晶質珪素膜中からニッケルが除去されるため、ゲッタリング後の結晶質珪素膜２０７a〜２０７dに含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3以下にまで低減することができる。
【００５６】
次に、マスク膜２０３を除去し、結晶質珪素膜２０７a〜２０７d上に後の不純物添加時のために保護膜２０８を形成する。保護膜２０８は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化珪素膜または酸化珪素膜を用いると良い。この保護膜２０８は不純物添加時に結晶質珪素膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。
【００５７】
そして、その上にレジストマスク２０９a、２０９bを形成し、保護膜２０８を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００５８】
この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域２１０a〜２１０cを形成する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、リンは含まれていない領域）をｐ型不純物領域（ｂ）と定義する。（図２（Ｄ））
【００５９】
次に、レジストマスク２０９a、２０９bを除去し、結晶質珪素膜をパターニングして島状の半導体層（以下、活性層という）２１１〜２１４を形成する。なお、活性層２１１〜２１４は、ニッケルを選択的に添加して結晶化することによって、非常に結晶性の良い結晶質シリコン膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並んだ結晶構造を有している。また、結晶化後、ニッケルをリンのゲッタリング作用により除去又は低減しており、活性層２１１〜２１４中に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3以下である。（図２（Ｅ））
【００６０】
また、ｐチャネル型ＴＦＴの活性層２１３は意図的に添加された不純物元素を含まない領域であり、ｎチャネル型ＴＦＴの活性層２１１、２１２、２１４はｐ型不純物領域（ｂ）となっている。本明細書中では、この状態の活性層２１１〜２１４は全て真性または実質的に真性であると定義する。即ち、ＴＦＴの動作に支障をきたさない程度に不純物元素が意図的に添加されている領域が実質的に真性な領域と考えて良い。
【００６１】
次に、プラズマＣＶＤ法またはスパッタ法により１０〜１００ｎｍ厚の珪素を含む絶縁膜を形成する。本実施例では、３０ｎｍ厚の窒化酸化珪素膜を形成する。この珪素を含む絶縁膜は積層構造で用いても構わない。そして、パターニングを行い、駆動回路部及び画素部となる領域のみ残して他の領域は除去し、活性層２１１を露呈させる。
【００６２】
次に、８００〜１１５０℃（好ましくは９００〜１０００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中に３体積％の塩化水素を添加した雰囲気中で９５０℃８０分の熱処理工程を行う。なお、図２（Ｄ）の工程で添加されたボロンはこの熱酸化工程の間に活性化される。（図３（Ａ））
【００６３】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、本実施例では酸素雰囲気中にハロゲン元素を含ませた雰囲気としたが、１００％酸素雰囲気で行っても構わない。
【００６４】
こうして露呈された活性層２１１の表面には熱酸化膜（酸化珪素膜）２１５が３〜２０nm（好ましくは５〜１０nm）の膜厚で形成される。この熱酸化膜２１５は最終的にメモリトランジスタのチャネル形成領域と浮遊ゲート電極との間に形成される第１ゲート絶縁膜となる。
【００６５】
また、同時に珪素を含む絶縁膜１１６とその下の活性層２１１〜２１４との界面においても酸化反応が進行する。本願発明ではそれを考慮して最終的に形成される絶縁膜２１６の膜厚が５０〜１５０nm（好ましくは８０〜１２０nm）となるように調節する。この珪素を含む絶縁膜２１６は最終的に駆動回路部及び画素部を形成するＴＦＴのゲート絶縁膜であり、第２ゲート絶縁膜と呼ぶ。
【００６６】
また、本実施例の熱酸化工程では、６０ｎｍ厚の活性層のうち２５ｎｍが酸化されて活性層２１１〜２１４の膜厚は４５ｎｍとなる。これが最終的に完成したＴＦＴの活性層の膜厚となる。また、３０ｎｍ厚の珪素を含む絶縁膜に対して５０ｎｍ厚の熱酸化膜が加わるので、最終的に第２ゲート絶縁膜２１６の膜厚は１１０nmとなる。
【００６７】
次に、新たにレジストマスク２１７a〜２１７cを形成する。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域２１８、２１９を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図３（Ｂ））
【００６８】
この不純物領域２１８、２１９は、後にメモリトランジスタ及びＣＭＯＳ回路のＮチャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００６９】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００７０】
また、この工程ではメモリトランジスタとなる領域とＣＭＯＳ回路のｎチャネル型ＴＦＴとなる領域とでゲート絶縁膜の膜厚が異なる。従って、両者を２回の添加工程に分けて行っても良いし、不純物添加時の深さ方向の濃度プロファイルを調節して、２１８及び２１９で示される領域にほぼ同濃度でリンが添加されるようにすることが望ましい。
【００７１】
次に、レジストマスク２１７a〜２１７cを除去し、新たにレジストマスク２２０a〜２２０cを形成する。そして、ｎ型不純物元素を添加してｎ型を呈する不純物領域２２１、２２２を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図３（Ｃ））
【００７２】
この不純物領域２２１、２２２は、後にメモリトランジスタにおいて、ソース領域及びドレイン領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。
【００７３】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを３×１０20atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００７４】
次に、６００〜１０００℃（好ましくは７００〜８００℃）の不活性雰囲気中で熱処理を行い、図３（Ｂ）の工程で添加されたリンを活性化する。本実施例では８００℃１時間の熱処理を窒素雰囲気中で行う。（図３（Ｄ））
【００７５】
この時、同時にリンの添加時に損傷した活性層の結晶性及び活性層とゲート絶縁膜との界面を修復することが可能である。この活性化工程は電熱炉を用いたファーネスアニールが好ましいが、ランプアニールやレーザーアニールといった光アニールでも良いし、ファーネスアニールと併用しても良い。
【００７６】
この工程によりｎ型不純物領域（ａ）２２２、ｎ型不純物領域（ｂ）２１８、２１９の境界部、即ち、ｎ型不純物領域（ａ）又はｎ型不純物領域（ｂ）の周囲に存在する真性又は実質的に真性な領域（勿論、ｐ型不純物領域（ｂ）も含む）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００７７】
次に、２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）の厚さで第１ゲート電極２２３〜２２５、２２６a、２２６bを形成する。第１ゲート電極２２３〜２２５、２２６a、２２６bを形成する際は、同時に第１ゲート電極同士を電気的に接続する第１ゲート配線も形成される。但し、第１ゲート電極２２３はどのゲート電極とも電気的に接続されず、後にメモリトランジスタの浮遊ゲート電極として機能する。（図３（Ｅ）
【００７８】
実際にはメモリ部に形成される複数のメモリトランジスタ全てに浮遊ゲート電極が形成されるが、個々に電気的に孤立した状態、即ちフローティング状態としてある。こうすることで電荷蓄積層として機能するのである。
【００７９】
ゲート電極２２３〜２２５、２２６a、２２６bの材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜等）を用いることができる。
【００８０】
なお、本実施例では５０ｎｍ厚の窒化タンタル（ＴａＮ）膜と、３５０ｎｍ厚のタンタル（Ｔａ）膜を積層して用いる。また、第１ゲート電極の下に珪素膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。これによりその上に形成されるゲート電極の密着性の向上と酸化防止とを図ることができる。
【００８１】
この時、メモリトランジスタに形成されるゲート電極２２３はｎ型不純物領域（ａ）２２１、２２２及びｎ型不純物領域（ｂ）２１８の一部とゲート絶縁膜２１５を介して重なるように形成する。また、ＣＭＯＳ回路のＮチャネル型ＴＦＴに形成されるゲート電極２２４はｎ型不純物領域（ｂ）２１９の一部とゲート絶縁膜２１６を介して重なるように形成する。なお、ゲート電極２２６a、２２６bは断面では二つに見えるが実際は電気的に接続されている。
【００８２】
次に、レジストマスク２２７a、２２７bを形成し、ｐ型不純物元素（本実施例ではボロン）を添加して高濃度にボロンを含む不純物領域２２８、２２９を形成する。本実施例ではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図４（Ａ））
【００８３】
なお、ここでｐ型不純物元素を添加する前に、レジストマスク２２７a、２２７b及びゲート電極２２５をマスクとして、ゲート絶縁膜をエッチングして活性層を露呈させておいても良い。こうすることで加速電圧とドーズ量を小さくすることができ、工程のスループットを上げることができる。
【００８４】
次に、レジストマスク２２７a、２２７bを除去し、レジストマスク２３０a〜２３０dを形成する。そして、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域２３１〜２３５を形成する。この工程は図３（Ｃ）の工程と同様に行えば良く、添加するリン濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）とすれば良い。従って、不純物領域２３１〜２３５をｎ型不純物領域（ａ）と呼んでも構わない。（図４（Ｂ））
【００８５】
また、不純物領域２３１〜２３５が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。
【００８６】
なお、ここでｎ型不純物元素を添加する前に、レジストマスク２３０a〜２３０d及びゲート電極２２４をマスクとして、ゲート絶縁膜をエッチングして活性層を露呈させておいても良い。こうすることで加速電圧とドーズ量を小さくすることができ、工程のスループットを上げることができる。
【００８７】
次に、レジストマスク２３０a〜２３０dを除去し、ゲート電極２２３〜２２５、２２６a、２２６bをマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成された不純物領域２３６〜２３９には前記ｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域（但し、ｐ型不純物領域を除く）をｎ型不純物領域（ｃ）と定義する。（図４（Ｃ））
【００８８】
なお、この工程ではゲート電極で隠された部分を除いて全ての不純物領域にも１×１０16〜５×１０18atoms/cm3の濃度でリンが添加されているが、非常に低濃度であるため各不純物領域の機能には影響を与えない。また、ｎ型不純物領域（ｂ）２３６〜２３９には既にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加されているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、この場合もボロンはｎ型不純物領域（ｂ）の機能には影響を与えないと考えて良い。
【００８９】
次に、それぞれの濃度で添加されたｎ型又はｐ型不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、ランプアニール法のいずれか又はそれらを併用して行うことができる。ファーネスアニール法で行う場合は、不活性雰囲気中において５００〜８００℃、好ましくは５５０〜６００℃で行えば良い。本実施例では５５０℃、４時間の熱処理を行い、不純物元素を活性化する。（図４（Ｄ））
【００９０】
なお、本実施例では窒化タンタル膜とタンタル膜でなる積層膜をゲート電極材料として用いているが、タンタル膜は非常に酸化に弱い。従って、この活性化工程は極力酸素を含まない不活性雰囲気中で行う必要がある。具体的には、酸素が１ppm以下（好ましくは０．１ppm以下）の不活性雰囲気中が好ましい。
【００９１】
本実施例では、１００％窒素雰囲気で５５０℃４時間の熱処理を行うが、その際、酸化が進行しない程度に十分に低い温度（１００〜２００℃）で基板を炉内へ投入し、十分に長い時間（３０分〜１時間）の窒素パージ期間をおいた後に熱処理を行う。そして、基板を取り出す際にも上記十分に低い温度まで炉内温度が下がった後で大気解放するよう注意する。
【００９２】
こうして細心の注意を払って熱処理（活性化工程）を行えば、ゲート電極の表面は僅かに窒化するものの酸化反応は防ぐことができ、大幅に抵抗が増加するような不具合は生じない。
【００９３】
次に、第１ゲート電極２２３〜２２５、２２６a、２２６bを覆って第３ゲート絶縁膜２４０を形成する。なお、実際にゲート絶縁膜として機能するのは第１ゲート電極２２３の上にあたる部分だけであるが、説明の便宜上、特に区別しないで呼ぶことにする。
【００９４】
この第３ゲート絶縁膜２４０は公知の気相法で形成すれば良いが、膜質の良い薄膜を得るために本実施例では減圧熱ＣＶＤ法により形成する。また、本実施例では酸化珪素膜で窒化珪素膜を挟んだ三層構造の積層膜を第３ゲート絶縁膜として用いる。膜厚はトータルで１５〜５０nm（好ましくは２０〜４０nm）とすれば良い。本実施例では酸化珪素膜（膜厚：１０nm）／窒化珪素膜（膜厚：２０nm）／酸化珪素膜（膜厚：１０nm）とするが、これに限定する必要はなく、カップリング比を考慮して決定すれば良い。
【００９５】
そして、第３ゲート絶縁膜２４０を介して、第１ゲート電極２２３と重なる位置に第２ゲート電極２４１を形成する。この第２ゲート電極２４１は後にメモリトランジスタの制御ゲート電極として機能する。膜厚は２００〜４００nmの範囲で選択すれば良い。（図５（Ａ））
【００９６】
第２ゲート電極（制御ゲート電極）２４１の材料としては、第１ゲート電極と同様の材料を用いることができるが、これ以降の工程では高い４５０℃以上に温度が上がることがないので、その温度に耐えうる耐熱性を有する導電膜であれば、いかなる材料を用いても良い。特に、低抵抗なアルミニウム又は銅を含む金属膜が好ましい。
【００９７】
次に、第１層間絶縁膜２４２を形成する。第１層間絶縁膜２４２としては、珪素を含む絶縁膜、具体的には窒化珪素膜、酸化珪素膜、窒化酸化珪素膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は４００ｎｍ〜１．５μmとすれば良い。本実施例では、プラズマＣＶＤ法を用いて１μm厚の酸化珪素膜を形成する。
【００９８】
次に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜４時間の熱処理を行い、活性層の水素化を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる水素化処理）を行っても良い。
【００９９】
次に、それぞれのＴＦＴのソース領域又はドレイン領域に達するコンタクトホールが形成され、共通ソース配線２４３、ビット配線２４４、ソース配線２４５〜２４７、ドレイン配線２４８、２４９を形成する。なお、ＣＭＯＳ回路を形成するためにドレイン配線２４８はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとの間で共通である。また、図示していないが、本実施例ではこの配線を、Ｔｉ膜を２００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、ＴｉＮ膜１００ｎｍをスパッタ法で連続して形成した三層構造の積層膜とする。（図５（Ｂ））
【０１００】
さらに、ＴＦＴを外部汚染から保護する保護膜（パッシベーション膜ともいう）２５０として、珪素を含む絶縁膜を５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する。本実施例では３００nm厚の窒化酸化珪素膜を用い、パッシベーション膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行った後に成膜する。
【０１０１】
この前処理によりプラズマで励起された水素が第１層間絶縁膜中に供給される。この状態で熱処理（３００〜４２０℃の温度）を行うことで、パッシベーション膜２５０おの膜質を改善するとともに、第１層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【０１０２】
なお、この熱処理工程のあと、後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜２５０に開口部（図示せず）を形成しておいても良い。また、この工程を行う際、画素内の画像表示領域のパッシベーション膜を除去しておくと透過型液晶表示装置においては透過光量が増加して明るい画像が得られる。
【０１０３】
次に、有機樹脂からなる第２層間絶縁膜２５１を約１μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【０１０４】
次に、画素部となる領域において、第２層間絶縁膜２５１上に遮蔽膜２５２を形成する。なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。遮蔽膜２５２はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素でなる導電膜またはいずれかの元素を主成分とする導電膜で１００〜３００ｎｍの厚さに形成する。本実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成する。
【０１０５】
なお、第２層間絶縁膜２５１上に酸化珪素膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この上に形成する遮蔽膜の密着性を高めることができる。この効果は窒化チタン膜等の導電膜を用いても得られる。また、有機樹脂で形成した第２層間絶縁膜２５１の表面にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができる。
【０１０６】
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第２層間絶縁膜にコンタクトホールを形成しておく必要がある。
【０１０７】
次に、遮蔽膜２５２の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物（陽極酸化物）２５３を形成する。本実施例では遮蔽膜２５２としてアルミニウムを主成分とする膜を用いたため、酸化物２５３として酸化アルミニウム膜（アルミナ膜）が形成される。
【０１０８】
この陽極酸化処理に際して、まず酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜２５２が形成されている基板を溶液に浸し、遮蔽膜２５２を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。
【０１０９】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして遮蔽膜２５２の表面には厚さ約５０ｎｍの酸化物２５３を形成することができる。また、その結果、遮蔽膜２５２の膜厚は９０ｎｍとなる。
【０１１０】
なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【０１１１】
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好ましい。また、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ等の炭素膜、酸化タンタル膜若しくは有機樹脂膜を用いても良い。又は、これらを組み合わせた積層膜を用いても良い。
【０１１２】
次に、第２層間絶縁膜２５１、パッシベーション膜２５０にドレイン配線２４９に達するコンタクトホールを形成し、画素電極２５４を形成する。なお、画素電極２５５は隣接する他の画素の画素電極である。画素電極２５４、２５５は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウムと酸化スズとの化合物膜（ＩＴＯ膜）を１１０ｎｍの厚さにスパッタ法で形成する。
【０１１３】
また、この時、画素電極２５４と遮蔽膜２５２とが酸化物２５３を介して重なり、保持容量（キャパシタンス・ストレージ）２５６を形成する。なお、この場合、遮蔽膜２５２をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１１４】
こうして同一基板上に、メモリ部、駆動回路部及び画素部を有するアクティブマトリクス基板が完成する。図５（Ｃ）に示すアクティブマトリクス基板は図１で説明したアクティブマトリクス基板と同じ構造である。
【０１１５】
本願発明では、メモリ部、駆動回路部及び画素部が要求する性能に応じて各回路又は素子を形成するＴＦＴの構造を最適化し、電気光学装置の動作性能及び信頼性を向上させることができる。具体的には、駆動回路部には動作速度若しくはホットキャリア対策を重視したＴＦＴ構造を用い、画素部にはオフ電流値動作の低減を重視したＴＦＴ構造を用いる。また、メモリ部には工程数の増加を最小限に抑えつつ、メモリトランジスタを形成する。
【０１１６】
ここでアクティブマトリクス型液晶表示装置の場合について図１を参照して説明する。
【０１１７】
まず、メモリトランジスタ３０１は浮遊ゲート電極１０７と制御ゲート電極１０８とを有する二層ゲート構造のＴＦＴをメモリトランジスタとして用いる。このメモリトランジスタの書き込み動作は、チャネル形成領域１０５とドレイン領域１０３との接合部に発生したホットキャリアが浮遊ゲート電極１０７に注入されて行われる。そして、消去動作は、浮遊ゲート電極１０７とソース領域１０２との間に流れるＦＮ（ファウラノルドハイム）電流によって行われる。
【０１１８】
また、ＬＤＤ領域１０４はソース領域１０２とチャネル形成領域１０５との間のバンド間トンネル電流を防止するための緩衝領域であり、信頼性向上と消費電流低減の効果がある。このＬＤＤ領域１０４の長さ（幅）は０．１〜２．０μｍ、代表的には０．５〜１．５μｍとすれば良い。
【０１１９】
また、ｎチャネル型ＴＦＴ３０２は高速動作を重視するシフトレジスタ、レベルシフタ、バッファなどの駆動回路に適している。即ち、チャネル形成領域１１５とドレイン領域１１３との間のみにゲート電極に重なったＬＤＤ領域１１４を形成することで、できるだけ抵抗成分を低減させつつホットキャリア対策を講じた構造となっている。
【０１２０】
ドレイン領域側のみにＬＤＤ領域を設ければ足りるのは、上記駆動回路の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（電子）の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域を挟んでＬＤＤ領域を形成することもできる。即ち、ソース領域とチャネル形成領域の間、及びドレイン領域とチャネル形成領域との間に形成することも可能である。なお、このＬＤＤ領域１１４の長さ（幅）は０．１〜２．０μｍ、好ましくは０．５〜１．５μｍとすれば良い。
【０１２１】
また、画素ＴＦＴ３０４は低オフ電流動作を重視した画素部に適している。即ち、ＬＤＤ領域１２８a〜１２８dをゲート電極１３１a、１３１bに重ならないように形成することで低オフ電流動作を実現している。また、メモリ部や駆動回路部に形成されるＬＤＤ領域よりも低い不純物濃度のＬＤＤ領域を用いることで、さらに低いオフ電流値とする構造となっている。さらに、不純物領域１３０がオフ電流値の低減に大きく寄与している。
【０１２２】
なお、画素ＴＦＴ３０４に設けられるＬＤＤ領域１２８a〜１２８bの長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１２３】
また、本実施例では保持容量の誘電体として比誘電率が７〜９と高い酸化アルミニウム膜を用いたことで、所望の容量を形成するために必要な保持容量の専有面積を少なくすることができる。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。
【０１２４】
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本出願人による特願平９−３１６５６７号出願、特願平９−２７３４４４号出願または特願平１０−２５４０９７号出願に記載された構造の保持容量を用いることもできる。
【０１２５】
〔実施例２〕
本実施例では、実施例１で形成したアクティブマトリクス基板（図５（Ｃ）に示される）に対してセル組み工程を行い、アクティブマトリクス型液晶表示装置を作製する場合について図６を用いて説明する。
【０１２６】
図６に示すように、図５（Ｃ）の状態の基板に対し、配向膜６０１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板６０２には、透明導電膜からなる対向電極６０３と、配向膜６０４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１２７】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、駆動回路部が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶６０５を注入し、封止剤（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図６に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２８】
次に、このアクティブマトリクス型液晶表示装置の構成を、図７の斜視図を用いて説明する。本願発明の液晶表示装置はアクティブマトリクス基板７０１に形成された画素部７０２と、ソース配線駆動回路（画像信号伝送用回路）７０３と、ゲート配線駆動回路（走査信号伝送用回路）７０４とを有する。なお、７０７はアクティブマトリクス基板に対向して設けられた対向基板である。
【０１２９】
画素部７０２には、図１に示した画素ＴＦＴ３０４を含む複数の画素がマトリクス状に配列されている。また、前記画素ＴＦＴはソース配線駆動回路７０３から延長されるソース配線と、ゲート配線駆動回路７０４から延長されるゲート配線との交点に接続されている。
【０１３０】
また、アクティブマトリクス基板７０１にはＦＰＣ（フレキシブルプリントサーキット）７０５が接続され、画像信号やクロック信号等の情報を含む信号が液晶表示装置に入力される。
【０１３１】
さらに、アクティブマトリクス基板７０１には図１に示したメモリトランジスタ３０１を集積化したメモリ部７０６が形成される。メモリ部７０６は選択トランジスタとメモリトランジスタとを一つのセルに含むメモリセルを集積化させた不揮発性メモリとしても良いが、複数のメモリトランジスタのビット線を共通化させたフラッシュメモリの方が高集積化には適している。
【０１３２】
〔実施例３〕
実施例２に示したアクティブマトリクス型液晶表示装置において、ソース配線駆動回路７０３には代表的にはシフトレジスタ、レベルシフタ、バッファ、サンプリング回路（サンプル及びホールド回路）が含まれる。これはアナログ信号を処理する場合の例であるが、デジタル信号を処理する場合には、サンプリング回路に代わってラッチ、Ｄ／Ａコンバータが含まれる。また、ゲート配線駆動回路の場合はシフトレジスタ、レベルシフタ、バッファを含む。
【０１３３】
ここでシフトレジスタは駆動電圧が３．５〜１６Ｖ（代表的には５Ｖ又は１０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるＮチャネル型ＴＦＴは図１において３０２で示した構造が適している。また、レベルシフタやバッファは駆動電圧が１４〜１６Ｖと高くなるが、シフトレジスタと同様に図１に示したＮチャネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。なお、レベルシフタやバッファの場合、ゲート電極をダブルゲート構造、トリプルゲート構造といったマルチゲート構造とすることは回路の信頼性を向上させる上で有効である。
【０１３４】
ところが、ソース配線駆動回路に含まれるサンプリング回路は、駆動電圧は１４〜１６Ｖであるが、ソース領域とドレイン領域が反転する上、オフ電流値を低減する必要があるのでホットキャリア対策と低オフ電流値対策の両方を講じなければならない。
【０１３５】
そこで本実施例ではサンプリング回路として図８に示した構造のＮチャネル型ＴＦＴ２０５を用いる。なお、図８ではｎチャネル型ＴＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせて形成すると大電流を流しやすくなり好ましい。
【０１３６】
本実施例でサンプリング回路として用いるｎチャネル型ＴＦＴの構造は、ソース領域２１、ドレイン領域２２、ＬＤＤ領域２３a、２３b及びチャネル形成領域２４を含む活性層、第２ゲート絶縁膜１３、ゲート電極２５、ソース配線２６、ドレイン配線２７を有してなる。なお、ソース領域とドレイン領域（若しくはソース配線とドレイン配線）は動作によって反転する。
【０１３７】
このｎチャネル型ＴＦＴ２０５の最も大きな特徴は、ＬＤＤ領域２３a、２３bがチャネル形成領域２４を挟んで設けられ、且つ、そのＬＤＤ領域が第２ゲート絶縁膜１３を介してゲート電極２５に重なる領域と重ならない領域とを有する点にある。
【０１３８】
即ち、ＬＤＤ領域２３a、２３bのうちゲート電極２５に重なっている領域は、図１に示したｎチャネル型ＴＦＴ３０２のＬＤＤ領域１１４と同様に、ホットキャリア注入による劣化を低減する。また、ＬＤＤ領域２３a、２３bのうちゲート電極２５に重ならない領域は、図１に示した画素ＴＦＴ３０４のＬＤＤ領域１２８a〜１２８dと同様に、オフ電流値を低減する。
【０１３９】
以上のような構造を有するｎチャネル型ＴＦＴをサンプリング回路に用いることでホットキャリアによる劣化が少なく、オフ電流値の低いスイッチング動作を行うことができる。なお、この時、ゲート電極に重なったＬＤＤ領域の長さ（幅）は０．３〜３．０μｍ、代表的には０，５〜１．５μｍ、ゲート電極に重ならないＬＤＤ領域の長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。
【０１４０】
なお、本実施例に示したｎチャネル型ＴＦＴ２０５の構造は、図２〜５に示した工程に従えば特別な工程を付加することなく形成することができる。また、実施例２に示したアクティブマトリクス型液晶表示装置のサンプリング回路に本実施例の構造を用いることは有効である。
【０１４１】
〔実施例４〕
本実施例１に従って作製したＴＦＴの活性層（特にチャネル形成領域）は結晶格子に連続性を持つ特異な結晶構造の結晶質珪素膜で形成される。このような結晶質珪素膜に関する詳細は、本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。以下、本出願人が実験的に調べた結晶構造の特徴について概略を説明する。なお、この特徴は、本実施例によって完成されたＴＦＴの活性層を形成する半導体膜の特徴と一致する。
【０１４２】
上記結晶質珪素膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶という）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【０１４３】
また、電子線回折法を利用すると結晶質珪素膜の表面（チャネルを形成する部分）に多くの｛１１０｝面を確認することができる。このことは、電子線回折写真で分析を行えば｛１１０｝面に対応する回折斑点がきれいに現れるので容易に確認することができる。また、各斑点は同心円上に±１°程度の分布（広がり）を持っていることも確認できる。
【０１４４】
また、Ｘ線回折法（厳密にはθ−２θ法を用いたＸ線回折法）を用いて配向比率を算出してみると｛２２０｝面の配向比率が０．７以上（典型的には０．８５以上）であることが確認されている。なお、配向比率の算出方法は特開平７−３２１３３９号公報に記載された手法を用いる。
【０１４５】
また、個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察すると、結晶粒界において結晶格子に連続性があることを確認できる。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認することができる。
【０１４６】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１４７】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１４８】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。例えば、二つの結晶粒の間に形成された結晶粒界では、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとするとθ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１４９】
本実施例を実施して得た結晶質珪素膜において、結晶軸が〈１１０〉である二つの結晶粒の間に形成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接する結晶粒の各格子縞が約70.5°の角度で連続しているものが多い。従って、その結晶粒界はΣ３の対応粒界、即ち｛２１１｝双晶粒界であると推測できる。
【０１５０】
実際に本実施例の結晶質珪素膜を詳細にＴＥＭを用いて観察すれば、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、典型的には｛２１１｝双晶粒界であると推測される。
【０１５１】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１５２】
またさらに、８００〜１１５０℃という高い温度での熱処理工程（実施例１における熱酸化工程に相当する）によって結晶粒内に存在する欠陥（スタッキングフォールト）が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で積層欠陥等の数が大幅に低減していることからも明らかである。
【０１５３】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（典型的には 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１５４】
以上の事から、実施例１に従って作製した結晶質珪素膜は結晶粒内の欠陥が極端に少なく、結晶粒界が実質的に存在しないと見なせるため、単結晶珪素膜又は実質的な単結晶珪素膜と考えて良い。
【０１５５】
〔実施例５〕
画素部の各画素に設けられる保持容量は画素電極に接続されていない方の電極（本願発明の場合は遮蔽膜）を固定電位としておくことで保持容量を形成することができる。その場合、遮蔽膜をフローティング状態（電気的に孤立した状態）かコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１５６】
そこで本実施例では遮蔽膜を固定電位とする場合の接続方法について図９を用いて説明する。なお、基本構造は図１で説明した画素部と同様であるので、同一部位には同じ符号を用いて説明する。
【０１５７】
図９（Ａ）において、３０４は実施例１と同様にして作製された画素ＴＦＴ（ｎチャネル型ＴＦＴ）であり、１３４は保持容量の一方の電極として機能する遮蔽膜である。画素部の外側に延長された遮蔽膜９０１は第２層間絶縁膜１５、パッシベーション膜１４に設けられたコンタクトホール９０２を介してコモン電位を与える電流供給線９０３と接続している。従って、この場合には遮蔽膜９０１を形成する前に第２層間絶縁膜１５９、パッシベーション膜１５８をエッチングしてコンタクトホールを形成しておく工程が必要となる。この電流供給線９０３はソース配線またはドレイン配線と同時に形成しておけば良い。
【０１５８】
このように画素部の外側において、遮蔽膜９０１とコモン電位を与える電流供給線９０３とを電気的に接続することで、遮蔽膜１３４をコモン電位に保持することができる。
【０１５９】
次に、図９（Ｂ）において、３０４は実施例１と同様にして作製された画素ＴＦＴであり、１３４は保持容量の一方の電極として機能する遮蔽膜である。画素部の外側まで延在した遮蔽膜９０４は、９０５で示される領域において導電膜９０６と酸化物９０７を介して重なる。この導電膜９０６は画素電極１３６と同時に、酸化物９０７は酸化物１３５と同時に形成される。
【０１６０】
そして、この導電膜９０６は第３層間絶縁膜１５、パッシベーション膜１４に設けられたコンタクトホール９０８を介してコモン電位を与える電流供給線９０９と接続している。この時、領域９０５では遮蔽膜９０４、酸化物９０７、導電膜９０６でなるコンデンサが形成される。このコンデンサの容量が十分に大きい場合（１走査ライン分の全画素に接続された全保持容量の合計容量の１０倍程度の場合）、領域９０５で形成された静電結合によって遮蔽膜９０４及び１３４の電位変動を低減することができる。
【０１６１】
また、図９（Ｂ）の構造を採用する場合は、アクティブマトリクス型液晶表示装置の駆動方法としてはソースライン反転駆動を採用することが好ましい。ソースライン反転駆動ならば画素電極に印加される電圧極性が１フレーム毎に反転するので、時間的に平均化すれば遮蔽膜１３４に蓄積される電荷量は殆どゼロとなる。即ち、非常に電位変動の小さい状態を維持できるので、安定した保持容量を形成することができる。
【０１６２】
このように図９（Ｂ）の構造を採用することで、工程数を増やすことなく遮蔽膜をコモン電位に保持することが可能となる。
【０１６３】
なお、本実施例の構成は、実施例１の作製工程を一部変更するだけで実現可能であり、その他の工程は実施例１と同様の工程で良い。従って、実施例２に示したアクティブマトリクス型液晶表示装置に適用することは可能である。また、実施例３、４に示したいずれの構成とも自由に組み合わせることが可能である。
【０１６４】
〔実施例６〕
本実施例では図１とは異なる構造のアクティブマトリクス基板を作製した場合について説明する。説明には図１０を用いる。なお、本実施例は図１に示した構造の一部を変更した例であるので、同一箇所には図１と同じ符号を用いる。また、変更のない部分に関しては図１に対応するので説明は省略する。
【０１６５】
まず、図１０（Ａ）に示したアクティブマトリクス基板は、第３ゲート絶縁膜として酸化物３１を用いる。この酸化物３１は浮遊ゲート電極１０７を酸化して得られた酸化膜であり、本実施例では酸化タンタル膜である。酸化方法は、熱酸化法、陽極酸化法若しくはプラズマ酸化法のいずれかの手段によれば良いが、膜質を良くするためには熱酸化法が好ましい。また、形成する膜厚は、実施例１と同様に３〜２０nm（好ましくは５〜１０nm）とすれば良い。
【０１６６】
なお、この時同時に駆動回路部及び画素部に形成されるＴＦＴのゲート電極１１６、１２３、１３１a、１３１bのそれぞれの表面にも酸化物３２、３３、３４a、３４bが形成される。但し、駆動回路部若しくは画素部をマスキングして酸化工程を行うことによりメモリトランジスタの浮遊ゲート電極のみに酸化物を形成することも可能である。勿論、陽極酸化法を用いる場合には、浮遊ゲート電極のみに選択的に電流を流すことで選択的に酸化物を形成することもできる。
【０１６７】
また、この酸化工程は実施例１において、図４（Ｂ）の工程と図４（Ｃ）の工程の間に行うことが望ましい。なぜならばゲート電極１３１a、１３１bの表面が酸化物３４a、３４bで覆われた状態で図４（Ｃ）の工程を行うことにより、図１１に示すようなオフセット領域３５a〜３５dが形成されるからである。なお、図１１は図１０（Ａ）に示した画素ＴＦＴの一部（ドレイン領域付近）を拡大した断面図である。
【０１６８】
この場合、図１１に示すように、チャネル形成領域１２９a、１２９bとｎ型不純物領域（ｃ）でなるＬＤＤ領域１２８a〜１２８dの間にオフセット領域３５a〜３５bが存在する。このオフセット領域３５a〜３５bの長さは、ほぼ酸化物３４a、３４bの膜厚（ここでいう膜厚は厳密にはゲート電極の側壁に形成されている部分の膜厚）に一致する。
【０１６９】
但し、リンを添加する際の回り込みによってオフセット領域３５a〜３５bの長さは酸化物３４a、３４bの膜厚よりも短くなることは言うまでもない。
【０１７０】
本願発明では、このオフセット領域３５a〜３５bの長さがゼロ若しくは１〜２００ｎｍ（好ましくは２０〜１００ｎｍ、さらに好ましくは３０〜７０ｎｍ）とする。この長さは酸化物３４a、３４bの膜厚で制御できる。
【０１７１】
図１０（Ａ）に示したような構造の画素ＴＦＴは、オフ電流値を極めて低い値にすることが可能である。即ち、ソース−ドレイン間の電圧が１４Ｖ、ゲート電圧が−１７．５ＶといったようにＴＦＴが完全にオフ動作にある時、５ｐＡ以下（好ましくは１ｐＡ以下）といったオフ電流値を達成しうる。
【０１７２】
また、図１０（Ｂ）の構造は、図１０（Ａ）と似ているが制御ゲート電極３６をソース配線１０９やドレイン配線１１０と同時に形成する点に特徴がある。このような構造は、ソース配線とソース領域（若しくはドレイン配線とドレイン領域）とを接続するためのコンタクトホールを形成する際に、浮遊ゲート電極１０７の上方にも開口部を設けておけば実現できる。
【０１７３】
なお、この開口部の形成は第１層間絶縁膜１２と第３ゲート絶縁膜３１とのエッチングの選択比が大きいほど良い。
【０１７４】
また、図１０（Ａ）と同様に画素ＴＦＴはチャネル形成領域１２９a、１２９bとｎ型不純物領域（ｃ）でなるＬＤＤ領域１２８a〜１２８dの間にオフセット領域３５a〜３５bが存在する。効果については図１０（Ａ）の説明で既に行ったのでここでは省略する。
【０１７５】
なお、本実施例の構成は実施例１において第３ゲート絶縁膜２４０の成膜工程を、熱酸化工程、陽極酸化工程若しくはプラズマ酸化工程に置き換えるだけで実施可能であり、実施例２〜５に記載されたいずれの構成とも自由に組み合わせることが可能である。
【０１７６】
〔実施例７〕
本実施例では図１とは異なる構造のアクティブマトリクス基板を作製した場合について説明する。説明には図１２を用いる。なお、本実施例は図１に示した構造の一部を変更した例であるので、同一箇所には図１と同じ符号を用いる。また、変更のない部分に関しては図１に対応するので説明は省略する。
【０１７７】
図１２に示したアクティブマトリクス基板は、第１ゲート絶縁膜として減圧熱ＣＶＤ法により形成された絶縁膜１２０１を用いる。本実施例では成膜ガスとしてＳｉＨ4ガス（流量０．３×１０-6ｍ3／ｓ）とＮ2Ｏガス（流量１．５×１０-5ｍ3／ｓ）を用い、成膜温度を８００℃、成膜圧力を４０Ｐａとして成膜すれば良い。また、膜厚は、実施例１と同様に３〜２０nm（好ましくは５〜１０nm）とすれば良い。勿論、第１ゲート絶縁膜１２０１を成膜した後、実施例１と同様の熱酸化工程を行っても良い。
【０１７８】
本実施例を実施した場合、画素部では第２ゲート絶縁膜１３と第１ゲート絶縁膜１２０１との積層膜（上記熱酸化工程を行った場合は熱酸化膜も含む）がゲート絶縁膜として機能することになる。
【０１７９】
なお、本実施例は実施例１において第１ゲート絶縁膜１２０１の成膜工程を加える以外は特に変更すべき工程はないので、実施例１を参考にすれば容易に実施することが可能である。また、実施例２〜実施例６のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１８０】
〔実施例８〕
本発明は基板としてガラスもしくはプラスチックを用いた場合においても実施することは可能である。勿論、この場合はガラスもしくはプラスチックからなる基板の耐熱性を考慮してＴＦＴを形成しなくてはならない。
【０１８１】
活性層となる結晶質珪素膜を形成するには、レーザー結晶化技術もしくは固相成長技術（熱結晶化技術）とレーザー結晶化技術との併用により非晶質珪素膜の結晶化を行うことが好ましい。レーザー結晶化技術を用いればプラスチック基板もしくはプラスチックフィルムの上にも結晶質珪素膜を形成しうる。
【０１８２】
また、第１ゲート絶縁膜、第２ゲート絶縁膜及び第３ゲート絶縁膜はプラズマＣＶＤ法もしくはスパッタ法で形成する。特に、ＥＣＲ（Electron Cyclotron Resonance）プラズマＣＶＤ法やリモートプラズマＣＶＤ法は活性層に与えるダメージを抑えつつ高品質な絶縁膜を形成することができるため好ましい。
【０１８３】
なお、本実施例は実施例１において第１ゲート絶縁膜、第２ゲート絶縁膜及び第３ゲート絶縁膜の成膜工程を変更する以外は特に変更すべき工程はないので、実施例１を参考にすれば容易に実施することが可能である。また、実施例２〜実施例６のいずれの構成とも自由に組み合わせて実施することが可能である。
【０１８４】
〔実施例９〕
本実施例では本願発明においてメモリ部を形成しうる不揮発性メモリの回路構成について説明する。具体的には、図７に示した液晶表示装置（液晶モジュール）において、メモリ部７０６をＮＯＲ型フラッシュメモリとした場合について図１３を用いて説明する。なお、図１３には四つのメモリトランジスタを並列につなげたセクターを二つ図示しているが、この構成に限定する必要はない。
【０１８５】
図１３（Ａ）において、Ｂ１で示されるビット配線４１には四つのメモリトランジスタ４２〜４５が接続されている。Ｂ２も同様である。また、メモリトランジスタ４２〜４５のそれぞれはＷ１〜Ｗ４で示されるワード配線４７〜５０を制御ゲート電極として制御される。
【０１８６】
なお、本明細書ではワード配線のうちＴＦＴの活性層と重なる領域を特に制御ゲート電極と呼んでいる。また、図示されていないが、実際には制御ゲート電極の下には浮遊ゲート電極が存在する。
【０１８７】
図１３（Ａ）の回路図で示したＮＯＲ型フラッシュメモリを実際に素子パターンとして表すと図１３（Ｂ）のようになる。使用した各符号は図１３（Ａ）のものと対応している。
【０１８８】
本実施例の構成は、実施例１〜８に示したいずれの構成とも自由に組み合わせて実施することが可能である。
【０１８９】
〔実施例１０〕
本実施例では本願発明においてメモリ部を形成しうる不揮発性メモリの回路構成について説明する。具体的には、図７に示した液晶表示装置（液晶モジュール）において、メモリ部７０６をＮＡＮＤ型フラッシュメモリとした場合について図１４を用いて説明する。なお、図１４には八つのメモリトランジスタを直列につなげたセクターを二つ図示しているが、この構成に限定する必要はない。
【０１９０】
図１４（Ａ）において、Ｂ１で示されるビット配線５５には二つの選択トランジスタ５１、５２及び八つのメモリトランジスタ５６〜６３が接続されている。Ｂ２も同様である。また、選択トランジスタ５１、５２はそれぞれＳ１、Ｓ２で示される選択用ゲート配線５３、５４で制御され、メモリトランジスタ５６〜６３のそれぞれはＷ１〜Ｗ８で示されるワード配線６４〜７１を制御ゲート電極として制御される。
【０１９１】
なお、本明細書ではワード配線のうちＴＦＴの活性層と重なる領域を特に制御ゲート電極と呼んでいる。また、図示されていないが、実際には制御ゲート電極の下には浮遊ゲート電極が存在する。
【０１９２】
図１４（Ａ）の回路図で示したＮＡＮＤ型フラッシュメモリを実際に素子パターンとして表すと図１４（Ｂ）のようになる。使用した各符号は図１４（Ａ）のものと対応している。
【０１９３】
本実施例の構成は、実施例１〜８に示したいずれの構成とも自由に組み合わせて実施することが可能である。また、実施例９に示したＮＯＲ型フラッシュメモリと組み合わせてメモリ部を形成することもできる。
【０１９４】
〔実施例１１〕
本実施例では、本願発明の電気光学装置においてメモリ部、駆動回路部又は画素部以外のその他の信号処理回路として、γ（ガンマ）補正回路を加えた場合について説明する。
【０１９５】
なお、γ補正回路とはγ補正を行うための回路である。γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又はＥＬ層の透過光強度との間に線形関係を作るための補正である。
【０１９６】
図１５は本実施例の液晶表示装置（ＥＬ表示装置であっても良い）に用いるアクティブマトリクス基板のブロック図である。画素部７５の周辺にソース配線駆動回路７６、ゲート配線駆動回路７７が設けられ、さらにγ補正回路７８、不揮発性メモリ（本実施例ではフラッシュメモリ）７９が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）８０を経由して送られてくる。
【０１９７】
不揮発性メモリ７９には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納（記憶）されており、その補正データを参照してγ補正回路７８が画像信号に対してγ補正を行う。
【０１９８】
γ補正のためのデータは液晶表示装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。また、同じように作成した液晶表示装置であっても、微妙に液晶の光学応答特性（先の透過光強度と印加電圧の関係など）が異なる場合がある。その場合も、本実施例では液晶表示装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。
【０１９９】
なお、不揮発性メモリ７９に対してγ補正の補正データを格納する際、本出願人による特願平１０−１５６６９６号に記載された手段を用いることは好ましい。また、γ補正に関する説明も同出願になされている。
【０２００】
また、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０２０１】
なお、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に組み合わせて実施することができる。
【０２０２】
〔実施例１２〕
本実施例では、本願発明の電気光学装置においてメモリ部、駆動回路部又は画素部以外のその他の信号処理回路として、メモリコントローラ回路を加えた場合について説明する。なお、ここでいうメモリコントローラ回路とは不揮発性メモリに画像データを格納したり読み出したりという動作を制御するための制御回路である。
【０２０３】
図１６は本実施例の液晶表示装置（ＥＬ表示装置であっても良い）に用いるアクティブマトリクス基板のブロック図である。画素部８１の周辺にソース配線駆動回路８２、ゲート配線駆動回路８３が設けられ、さらにメモリコントローラ回路８４、不揮発性メモリ（本実施例ではフラッシュメモリ）８５が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）８６を経由して送られてくる。
【０２０４】
不揮発性メモリ８５には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号が１フレーム毎に格納（記憶）されており、その画像信号を順次画素部に入力して表示を行う。不揮発性メモリ８５には画素部８１に表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、画素数×６ビットに相当するメモリ容量を必要とする。
【０２０５】
なお、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０２０６】
このように本実施例の構成とすることで、画素部８１に表示された画像を常に不揮発性メモリ８５に記憶しており、画像の一時停止などの動作を容易に行うことができる。即ち、メモリコントローラ回路８４により不揮発性メモリ８５に格納された画像信号を常に画素部８１へ送るようにすることで、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することが可能となる。
【０２０７】
また、本実施例では１フレーム分を格納する例を示したが、さらに数百フレーム、数千フレーム分といった画像情報を格納しうる程度まで不揮発性メモリ８５のメモリ容量を増やすことができたならば、一時停止だけでなく、数秒若しくは数分前の画像を再生（リプレイ）することも可能となる。
【０２０８】
なお、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に組み合わせて実施することができる。
【０２０９】
〔実施例１３〕
実施例１に示した作製工程例では、ｎチャネル型ＴＦＴのゲート電極を形成する前に、前もってｎ型不純物領域（ｂ）を形成することが前提となっている。そして、ｐ型不純物領域（ａ）、ｎ型不純物領域（ｃ）はともに自己整合的に形成されることが特徴となっている。
【０２１０】
しかしながら、本発明の効果を得るためには最終的な構造が図５（Ｃ）のような構造となっていれば良く、そこに至るプロセスに限定されるものではない。従って、不純物領域の形成順序は実施者が適宜変更して構わない。また、場合によってはｐ型不純物領域（ａ）やｎ型不純物領域（ｃ）を、レジストマスクを用いて形成することも可能である。即ち、最終的に図５（Ｃ）に示したように、各回路に応じて異なる構造ＴＦＴが形成されるのであれば、あらゆる組み合わせの工程順序を採用しても構わない。
【０２１１】
〔実施例１４〕
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
【０２１２】
また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用い、単結晶半導体薄膜を活性層として用いることも可能である。
【０２１３】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせることが可能である。
【０２１４】
〔実施例１５〕
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物（反強誘電性混合液晶）が挙げられる。
【０２１５】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid crystals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０２１６】
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘電性混合液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。そのため、画素回路用の電源電圧が５〜８Ｖ程度で済む場合があり、制御回路と画素回路を同じ電源電圧で動作させる可能性が示唆されている。即ち、液晶表示装置全体の低消費電力化を図ることができる。
【０２１７】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。本発明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０２１８】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。そういった意味で実施例１の図１で示した保持容量は小さい面積で大きな容量を蓄積することができるので好ましい。
【０２１９】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプレイとして用いることが有効であることは言うまでもない。
【０２２０】
また、本実施例の構成は、実施例１〜１４のいずれの構成とも自由に組み合わせることが可能である。
【０２２１】
〔実施例１６〕
本発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（ＥＬ表示装置ともいう）に適用することも可能である。その例を図１７に示す。
【０２２２】
図１７は本実施例のアクティブマトリクス型ＥＬディスプレイの回路図である。９１は表示領域を表しており、その周辺にはＸ方向（ソース側）駆動回路９２、Ｙ方向（ゲート側）駆動回路９３が設けられている。また、表示領域９１の各画素は、スイッチング用ＴＦＴ９４、コンデンサ９５、電流制御用ＴＦＴ９６、ＥＬ素子９７を有し、スイッチング用ＴＦＴ９４にＸ方向信号線（ソース信号線）９８a（または９８b）、Ｙ方向信号線（ゲート信号線）９９a（または９９b、９９c）が接続される。また、電流制御用ＴＦＴ９６には、電源線１００a、１００bが接続される。
【０２２３】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１、４、６〜１３のいずれの構成を組み合わせても良い。
【０２２４】
〔実施例１７〕
本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１８（Ａ）は本願発明のＥＬ表示装置の上面図であり、図１８（Ｂ）はその断面図である。
【０２２５】
図１８（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２２６】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２２７】
また、図１８（Ｂ）は図１８（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０２２８】
本実施例では、駆動ＴＦＴ４２０１には図１のｎチャネル型ＴＦＴ３０２とｐチャネル型ＴＦＴ３０３と同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図１のｐチャネル型ＴＦＴ３０３と同じ構造のＴＦＴが用いられる。また、同一基板上にはメモリ部が形成され、図１のメモリトランジスタ３０１と同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２２９】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。
【０２３０】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２３１】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２３２】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２３３】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２３４】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２３５】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３６】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２３７】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
【０２３８】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０２３９】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２４０】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１８（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１、４、６〜１３、１６のいずれの構成を組み合わせて作製しても構わない。
【０２４１】
ここで画素部のさらに詳細な断面構造を図１９に、上面構造を図２０（Ａ）に、回路図を図２０（Ｂ）に示す。図１９、図２０（Ａ）及び図２０（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２４２】
図１９において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図１の画素部に設けられたｎチャネル型ＴＦＴ３０４を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ３０４の説明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
【０２４３】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０２４４】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は図１のｐチャネル型ＴＦＴ３０３を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ３０３の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０２４５】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２４６】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。画素電極４４１０としては酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いることができる。
【０２４７】
画素電極４４１０の上にはＥＬ層４４１２が形成される。なお、図１９では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3に蛍光色素を添加することで発光色を制御することができる。
【０２４８】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２４９】
次に、ＥＬ層４４１２の上には遮光性の導電膜からなる陰極４４１３が設けられる。本実施例の場合、遮光性の導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２５０】
この陰極４４１３まで形成された時点でＥＬ素子４４１４が完成する。なお、ここでいうＥＬ素子４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１２及び陰極４４１３で形成されたコンデンサを指す。
【０２５１】
次に、本実施例における画素の上面構造を図２０（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。
【０２５２】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も保持容量として用いることが可能である。
【０２５３】
なお、本実施例の構成は、実施例１、４、６〜１３、１６のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２５４】
〔実施例１８〕
本実施例では、実施例１７とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図２１を用いる。なお、図１９と同一の符号が付してある部分については実施例１７の説明を参照すれば良い。
【０２５５】
図２１では電流制御用ＴＦＴ４５０１として図１のｎチャネル型ＴＦＴ３０２と同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
【０２５６】
ＥＬ素子にかかる電圧が１０Ｖ以上になるとホットキャリア効果による劣化が顕著になるため、電流制御用ＴＦＴ４５０１として図１のｎチャネル型ＴＦＴ３０２と同一構造のＴＦＴを用いることは有効である。また、ＥＬ素子にかかる電圧が１０Ｖ以下であればホットキャリア効果による劣化はさほど問題とならないのでｎチャネル型ＴＦＴ３０２からＬＤＤ領域１１４を省略した構造のＴＦＴを用いても良い。
【０２５７】
本実施例では、画素電極４５０４がＥＬ素子の陰極として機能し、遮光性の導電膜を用いて形成する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２５８】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図２１では一画素しか図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０２５９】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
【０２６０】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で形成されたコンデンサを指す。
【０２６１】
なお、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９a、４５０９bとの間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図２０（Ａ）、（Ｂ）に示した保持容量４４１８と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。
【０２６２】
なお、本実施例の構成は、実施例１、４、６〜１３、１６のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２６３】
〔実施例１９〕
本実施例では、実施例１７もしくは実施例１８に示したＥＬ表示装置の画素構造の例を図２２（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０２６４】
図２２（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６５】
また、図２２（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図２２（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２６６】
また、図２２（Ｃ）は、図２２（Ｂ）の構造と同様に電流供給線４６０８をゲート配線４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３のいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６７】
〔実施例２０〕
本実施例では、実施例１７もしくは実施例１８に示したＥＬ表示装置の画素構造の例を図２３（Ａ）、（Ｂ）に示す。なお、本実施例において、４７０１はスイッチング用ＴＦＴ４７０２のソース配線、４７０３はスイッチング用ＴＦＴ４７０２のゲート配線、４７０４は電流制御用ＴＦＴ、４７０５はコンデンサ（省略することも可能）、４７０６は電流供給線、、４７０７は電源制御用ＴＦＴ、４７０８は電源制御用ゲート配線、４７０９はＥＬ素子とする。電源制御用ＴＦＴ４７０７の動作については特願平１１−３４１２７２号を参照すると良い。
【０２６８】
また、本実施例では電源制御用ＴＦＴ４７０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８との間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ素子４７０８との間に電流制御用ＴＦＴ４７０４が設けられた構造としても良い。また、電源制御用ＴＦＴ４７０７は電流制御用ＴＦＴ４７０４と同一構造とするか、同一の活性層で直列させて形成するのが好ましい。
【０２６９】
また、図２３（Ａ）は、二つの画素間で電流供給線４７０６を共通とした場合の例である。即ち、二つの画素が電流供給線４７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２７０】
また、図２３（Ｂ）は、ゲート配線４７０３と平行に電流供給線４７１０を設け、ソース配線４７０１と平行に電源制御用ゲート配線４７１１を設けた場合の例である。なお、図２３（Ｂ）では電流供給線４７１０とゲート配線４７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４７１０とゲート配線４７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２７１】
〔実施例２１〕
本実施例では、実施例１７もしくは実施例１８に示したＥＬ表示装置の画素構造の例を図２４（Ａ）、（Ｂ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線、４８０４は電流制御用ＴＦＴ、４８０５はコンデンサ（省略することも可能）、４８０６は電流供給線、、４８０７は消去用ＴＦＴ、４８０８は消去用ゲート配線、４８０９はＥＬ素子とする。消去用ＴＦＴ４８０７の動作については特願平１１−３３８７８６号を参照すると良い。
【０２７２】
消去用ＴＦＴ４８０７のドレインは電流制御用ＴＦＴ４８０４のゲートに接続され、電流制御用ＴＦＴ４８０４のゲート電圧を強制的に変化させることができるようになっている。なお、消去用ＴＦＴ４８０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとしても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ４８０２と同一構造とすることが好ましい。
【０２７３】
また、図２４（Ａ）は、二つの画素間で電流供給線４８０６を共通とした場合の例である。即ち、二つの画素が電流供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２７４】
また、図２４（Ｂ）は、ゲート配線４８０３と平行に電流供給線４８１０を設け、ソース配線４８０１と平行に消去用ゲート配線４８１１を設けた場合の例である。なお、図２４（Ｂ）では電流供給線４８１０とゲート配線４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４８１０とゲート配線４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２７５】
〔実施例２２〕
本発明のＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても良い。実施例２０、２１ではＴＦＴを三つ設けた例を示しているが、四つ乃至六つのＴＦＴを設けても構わない。本発明はＥＬ表示装置の画素構造に限定されずに実施することが可能である。
【０２７６】
〔実施例２３〕
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２５〜２７に示す。
【０２７７】
図２５（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２７８】
図２５（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２７９】
図２５（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２８０】
図２５（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２８１】
図２５（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２８２】
図２５（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は液晶表示装置２５０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２８３】
図２６（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２８４】
図２６（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２８５】
図２６（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２８６】
図２６（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２８７】
なお、図２５（Ｅ）のリアプロジェクターや図２５（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２７に示す。なお、図２７（Ａ）は光学エンジンであり、図２７（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２８８】
図２７（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２７（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２８９】
また、図２７（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２７（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２９０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜２２の構成を必要に応じて組み合わせることで実現できる。
【０２９１】
【発明の効果】
本願発明を用いることで同一基板上に、回路又は素子が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、電気光学装置の動作性能や信頼性を大幅に向上させることができる。
【０２９２】
また、同一基板上に画素部、駆動回路部に加えてメモリ部を設けることが可能となるため、電気光学装置の性能を大幅に向上しうる。さらに、以上のような電気光学装置をディスプレイ（表示部）として有する電子機器は用途が大きく広がり、且つ、高い動作性能と高い信頼性を実現しうる。
【図面の簡単な説明】
【図１】  画素部、駆動回路及びメモリ部の構成を示す図。
【図２】  画素部、駆動回路及びメモリ部の作製工程を示す図。
【図３】  画素部、駆動回路及びメモリ部の作製工程を示す図。
【図４】  画素部、駆動回路及びメモリ部の作製工程を示す図。
【図５】  画素部、駆動回路及びメモリ部の作製工程を示す図。
【図６】  アクティブマトリクス型液晶表示装置の断面構造図。
【図７】  アクティブマトリクス型液晶表示装置の斜視図。
【図８】  駆動回路を示す図。
【図９】  画素部を示す図。
【図１０】  画素部、駆動回路及びメモリ部の構成を示す図。
【図１１】  画素部を示す図。
【図１２】  画素部、駆動回路及びメモリ部の構成を示す図。
【図１３】  フラッシュメモリの構成を示す図。
【図１４】  フラッシュメモリの構成を示す図。
【図１５】  アクティブマトリクス基板のブロック図。
【図１６】  アクティブマトリクス基板のブロック図。
【図１７】  アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１８】  ＥＬ表示装置の上面構造及び断面構造を示す図。
【図１９】  ＥＬ表示装置の断面構造を示す図。
【図２０】  ＥＬ表示装置の画素部の上面構造を示す図。
【図２１】  ＥＬ表示装置の断面構造を示す図。
【図２２】  ＥＬ表示装置の画素部の回路構成を示す図。
【図２３】  ＥＬ表示装置の画素部の回路構成を示す図。
【図２４】  ＥＬ表示装置の回路構成を示す図。
【図２５】  電気器具の一例を示す図。
【図２６】  電気器具の一例を示す図。
【図２７】  光学エンジンの構成を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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