(57)【特許請求の範囲】
【請求項１】
基板上に半導体層を形成する工程と、
前記半導体層上に第１絶縁層を介してゲート電極と一体的に走査線を形成する工程と、
前記第１絶縁層及び前記走査線上に第２絶縁層を介して信号線を形成する工程と、
を有する薄膜トランジスタアレイの製造方法において、
前記ゲート電極と一体の前記走査線を形成する工程は、
前記第１絶縁膜上に金属膜を成膜し、
前記金属膜の少なくとも一部を２回以上パターニングすることによって形成され、
前記パターニング工程において使用する第１フォトマスクは、前記ゲート電極の電極形状及び前記走査線の配線形状に対応したパターンを有し、
前記第１フォトマスクに基づいてパターニングした後に使用する第２フォトマスクは、前記ゲート電極、前記走査線、及び、前記半導体層の形状に対応したパターンを有することを特徴とする薄膜トランジスタアレイの製造方法。
【請求項２】
基板上に半導体層を形成する工程と、
前記半導体層上に第１絶縁層を介してゲート電極と一体的に走査線を形成する工程と、
前記第１絶縁層及び前記走査線上に第２絶縁層を介して信号線を形成する工程と、
を有する薄膜トランジスタアレイの製造方法において、
前記ゲート電極と一体の前記走査線を形成する工程は、
前記第１絶縁膜上に金属膜を成膜し、
前記金属膜の少なくとも一部を２回以上パターニングすることによって形成され、
前記パターニング工程は、
前記金属膜上に第１フォトレジストを塗布し、
前記ゲート電極の電極形状及び前記走査線の配線形状に対応したパターンを有する第１フォトマスクを介して前記第１フォトレジストを露光し、
前記第１フォトレジストを現像し、
現像された前記第１フォトレジストに基づいて露出した前記金属膜をエッチングして除去し、
前記第１フォトレジストを除去し、
前記金属膜上に第２フォトレジストを塗布し、
前記ゲート電極、前記走査線、及び、前記半導体層の形状に対応したパターンを有する第２フォトマスクを介して前記第２フォトレジストを露光し、
前記第２フォトレジストを現像し、
現像された前記第２フォトレジストに基づいて露出した前記金属膜をエッチングして除去する工程を含むことを特徴とする薄膜トランジスタアレイの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタの製造方法に係り、特に、アクティブマトリクス型液晶表示装置に適用される薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、アレイ基板と対向基板との間に液晶組成物を挟持することによって構成されている。アレイ基板は、ガラス基板上に、マトリクス状に配置された走査線及び信号線、これら走査線と信号線とによって区画される画素領域に配置された画素電極、及び、走査線と信号線との交差部に配置されたスイッチング素子としての薄膜トランジスタすなわちＴＦＴを備えている。
【０００３】
これらの素子は、一連のフォトリソグラフィ工程、すなわち、成膜、フォトレジスト塗布、露光、現像、エッチング、及びフォトレジスト剥離の工程を複数回にわたって行うことにより形成される。
【０００４】
このようなフォトリソグラフィ工程において、フォトレジストを露光する前に、フォトレジスト上あるいはフォトマスク上にパーティクルが存在すると、エッチングの際に所望のパターンを形成することができなくなる。このため、エッチング不良が発生し、配線上の断線、あるいはショートを引き起こす原因となる。場合によっては、点状欠陥または線状欠陥となり製造歩留まりを低下させる問題が発生する。
【０００５】
このような不具合を解消するために、配線を２層化し、それぞれを別のフォトリソグラフィ工程で形成する方法が提案されている。この方法によれば、たとえ、一方の配線を形成する際にパーティクルなどによってフォトレジストが部分的に欠落してエッチング時に除去され配線が断線したとしても、もう一方の配線を形成した際にこの断線部分を補うことができれば、結果として断線不良の発生が防止される。すなわち、この方法は、配線の冗長設計の一例である。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した方法では、配線の断線に対しては対応可能であるが、配線間のショートについては、何ら修正することができない。特に、表示エリア内に高密度に画素を配置した場合には、平面的に、各配線間、各電極間、配線−電極間などのマージンが狭い。このため、例えば走査線をパターニングする際に、信号線や画素電極とのコンタクト電極上に走査線の一部が延出するパターニング不良が発生した場合には、走査線と信号線または画素電極とがショートし、表示不良を発生する問題が生じる。
【０００７】
また、表示エリアの周辺に位置する周辺エリアに、駆動回路として、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを近接して配置した場合には、それぞれのゲート電極をパターニングする際に、一方のゲート電極が他方に延出するパターニング不良が発生した場合には、ｎチャネル型及びｐチャネル型薄膜トランジスタのそれぞれのゲート電極間でショートが発生し、正常に駆動できない問題が生じる。
【０００８】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、液晶表示装置に適用可能な薄膜トランジスタアレイの製造方法であって、表示不良及び駆動不良の発生を防止できる薄膜トランジスタアレイの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明の一態様によれば、
基板上に半導体層を形成する工程と、前記半導体層上に第１絶縁層を介してゲート電極と一体的に走査線を形成する工程と、前記第１絶縁層及び前記走査線上に第２絶縁層を介して信号線を形成する工程と、を有する薄膜トランジスタアレイの製造方法において、前記ゲート電極と一体の前記走査線を形成する工程は、前記第１絶縁膜上に金属膜を成膜し、前記金属膜の少なくとも一部を２回以上パターニングすることによって形成され、前記パターニング工程において使用する第１フォトマスクは、前記ゲート電極の電極形状及び前記走査線の配線形状に対応したパターンを有し、前記第１フォトマスクに基づいてパターニングした後に使用する第２フォトマスクは、前記ゲート電極、前記走査線、及び、前記半導体層の形状に対応したパターンを有することを特徴とする薄膜トランジスタアレイの製造方法が提供される。
【００１０】
この発明の他の態様によれば、
基板上に半導体層を形成する工程と、前記半導体層上に第１絶縁層を介してゲート電極と一体的に走査線を形成する工程と、前記第１絶縁層及び前記走査線上に第２絶縁層を介して信号線を形成する工程と、を有する薄膜トランジスタアレイの製造方法において、前記ゲート電極と一体の前記走査線を形成する工程は、前記第１絶縁膜上に金属膜を成膜し、前記金属膜の少なくとも一部を２回以上パターニングすることによって形成され、前記パターニング工程は、前記金属膜上に第１フォトレジストを塗布し、前記ゲート電極の電極形状及び前記走査線の配線形状に対応したパターンを有する第１フォトマスクを介して前記第１フォトレジストを露光し、前記第１フォトレジストを現像し、現像された前記第１フォトレジストに基づいて露出した前記金属膜をエッチングして除去し、前記第１フォトレジストを除去し、前記金属膜上に第２フォトレジストを塗布し、前記ゲート電極、前記走査線、及び、前記半導体層の形状に対応したパターンを有する第２フォトマスクを介して前記第２フォトレジストを露光し、前記第２フォトレジストを現像し、現像された前記第２フォトレジストに基づいて露出した前記金属膜をエッチングして除去する工程を含むことを特徴とする薄膜トランジスタアレイの製造方法が提供される。
【００１１】
【発明の実施の形態】
以下、この発明の薄膜トランジスタアレイの製造方法の一実施の形態について図面を参照して説明する。この発明の薄膜トランジスタの製造方法は、例えばアクティブマトリクス型液晶表示装置のスイッチング素子や駆動回路素子として機能するｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの製造方法として適用可能である。スイッチング素子は、液晶表示装置を構成するアレイ基板の表示エリアに配置される。また、駆動回路素子としてのｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタは、相補型の回路として機能し、表示エリアの周辺の周辺エリアに配置される。
【００１２】
図１には、同一基板上に形成したｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを駆動回路として利用した液晶表示装置の液晶表示パネルの一例が概略的に示されている。
【００１３】
図２には、アクティブマトリクス型液晶表示装置の回路構成が概略的に示されている。
【００１４】
液晶表示パネル１０は、図１及び図２に示すように、第１基板としてのアレイ基板１００と、このアレイ基板１００に対向配置された第２基板としての対向基板２００と、アレイ基板１００と対向基板２００との間に配置された液晶組成物３００とを備えている。このような液晶表示パネル１０において、画像を表示する表示エリア１０２は、アレイ基板１００と対向基板２００とを貼り合わせるシール材１０６によって囲まれた領域内に形成され、表示エリア１０２内から引出された各種配線パターン及び駆動回路を有する周辺エリア１０４は、シール材１０６の外側の領域に形成されている。
【００１５】
アレイ基板１００の表示エリア１０２は、図２に示すように、透明な絶縁性基板、例えば厚さが０．７ｍｍのガラス基板上にマトリクス状に配置されたｍｘｎ個の画素電極１５１、これら画素電極１５１の行方向に沿って形成されたｍ本の走査線Ｙ１〜Ｙｍ、これら画素電極１５１の列方向に沿って形成されたｎ本の信号線Ｘ１〜Ｘｎ、ｍｘｎ個の画素電極１５１に対応して走査線Ｙ１〜Ｙｍおよび信号線Ｘ１〜Ｘｎの交差位置近傍にスイッチング素子として配置されたｍｘｎ個の薄膜トランジスタすなわち画素ＴＦＴ１２１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路１８、これら信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１９を有している。
【００１６】
走査線Ｙ及び信号線Ｘは、アルミニウムやモリブデン−タングステン合金などの低抵抗材料によって形成されている。画素電極１５１は、透明な導電性部材、例えばインジウム−ティン−オキサイドすなわちＩＴＯによって形成されている。
【００１７】
ＴＦＴ１２１は、走査線Ｙから突出した部分をゲート電極とし、多結晶シリコン薄膜を活性層とする例えばトップゲート型多結晶シリコン薄膜トランジスタによって構成されている。半導体層のソース領域は、画素電極１５１に電気的に接続されたソース電極にコンタクトし、半導体層のドレイン領域は、信号線の一部をなすドレイン電極にコンタクトしている。
【００１８】
画素電極１５１の表面は、対向基板２００との間に介在される液晶組成物３００を配向させるための配向膜によって覆われている。
【００１９】
各ＴＦＴ１２１は、対応する走査線が走査線駆動回路１８によって駆動されることにより対応行の画素電極１５１が選択されたときに信号線駆動回路１９によって駆動される信号線Ｘ１〜Ｘｎの電位をこれら対応行の画素電極１５１に印加するスイッチング素子として用いられる。
【００２０】
周辺エリア１０４Ｙに設けられた走査線駆動回路１８は、順次走査線Ｙ１〜Ｙｍに走査電圧を供給し、周辺エリア１０４Ｘに設けられた信号線駆動回路１９は、画素信号電圧を信号線Ｘ１〜Ｘｎに供給する。
【００２１】
これら走査線駆動回路１８及び信号線駆動回路１９は、ｎチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタからなる相補型の回路によって構成されている。これらの薄膜トランジスタは、多結晶シリコン薄膜のような多結晶半導体薄膜、すなわち非単結晶半導体薄膜を活性層とするトップゲート型薄膜トランジスタである。
【００２２】
また、アレイ基板１００の表示エリア１０２及び周辺エリア１０４（Ｘ、Ｙ）における非画素部、すなわち信号線Ｘ及び走査線Ｙなどの配線パターン、ＴＦＴ１２１、周辺額縁部などの上には、アレイ基板１００と対向基板２００と間に約５μｍのギャップを形成するためのスペーサが配置され、これにより、アレイ基板１００と対向基板２００との間のギャップが設定される。
【００２３】
対向基板２００の表示エリア１０２は、透明な絶縁性基板、例えば厚さが０．７ｍｍのガラス基板上に配設された、画素電極１５１との間で電位差を形成する透明導電性部材、例えばインジウム−ティン−オキサイドすなわちＩＴＯによって形成された対向電極２０４、及び、アレイ基板１００との間に介在される液晶組成物３００を配向させるための配向膜を備えている。
【００２４】
対向電極２０４は、複数の画素電極１５１に対向して基準電位に設定される。基板の周囲に配置された電極転移材すなわちトランスファとしての銀ペーストは、アレイ基板１００から対向基板２００へ電圧を供給するために設けられ、対向電極２０４は、トランスファを介して接続された対向電極駆動回路２０により駆動される。
【００２５】
画素電極１５１と、対向電極２０４との間に挟持された液晶層３００により、液晶容量ＣＬを形成する。アレイ基板１００は、液晶容量ＣＬと電気的に並列に補助容量ＣＳを形成するための一対の電極を備えている。すなわち、補助容量ＣＳは、画素電極１５１と同電位の補助容量電極６１と、所定の電位に設定された補助容量線５２との間に形成される電位差によって形成される。
【００２６】
この液晶表示パネル１０の表裏面、すなわちアレイ基板１００及び対向基板２００の外面には、液晶表示装置の表示モードや、液晶組成物のツイスト角などに応じて偏向軸が選択された偏光板が必要に応じて配設されている。
【００２７】
次に、この液晶表示装置の表示エリアに設けられるスイッチング素子としての画素ＴＦＴの製造方法について説明する。
【００２８】
このような薄膜トランジスタは、図３の（ａ）乃至（ｃ）、図４、及び図５に示したようなステップによって形成される。
【００２９】
すなわち、図３の（ａ）に示すように、絶縁基板、例えばガラス基板１１上に、プラズマＣＶＤ法により、非晶質半導体薄膜として非晶質シリコン薄膜を５０ｎｍの膜厚で堆積する。そして、この非晶質シリコン薄膜が成膜されたガラス基板を、アニール炉においてアニールすることにより、非晶質シリコン薄膜に含まれる水素を除去する脱水素処理を行う。
【００３０】
続いて、堆積した非晶質シリコン薄膜の全面に、例えば、エキシマレーザ光を照射して、非晶質シリコンを溶融し、結晶化する。これにより、欠陥準位を有する多結晶シリコン薄膜１２を形成する。
【００３１】
続いて、例えばフォトリソグラフィにより、多結晶シリコン薄膜を所定の形状にパターニングして、薄膜トランジスタの活性層１２Ｃ、信号線にコンタクトする信号線コンタクト１３、及び、画素電極にコンタクトする画素コンタクト１４を形成する。
【００３２】
続いて、ガラス基板全面に多結晶シリコン薄膜１２を覆うように、ゲート絶縁膜１５を１００ｎｍの膜厚で形成する。
【００３３】
続いて、図３の（ｂ）に示すように、第１絶縁膜としてのゲート絶縁膜１５上の全面に、スパッタ法により、３００ｎｍの膜厚の金属膜を形成する。そして、第１のパターニング工程により、この金属膜をパターニングして、画素ＴＦＴ１２１のゲート電極１６及び走査線Ｙを一体的に形成する。
【００３４】
すなわち、この第１のパターニング工程では、まず、ゲート絶縁膜１５上に成膜された金属膜の全面に第１フォトレジストを塗布する。そして、この第１フォトレジストを、ゲート電極１６の電極形状、及び、走査線Ｙの配線形状に対応したパターンを有する第１フォトマスクＭ１を介して露光する。そして、この第１フォトレジストを所定の現像液によって現像し、ゲート電極１６の形状及び走査線Ｙの配線形状に対応した部分を残すとともに他の部分を除去して金属膜を露出させる。そして、所定のエッチング液により、露出した金属膜をエッチングして除去する。そして、残った第１フォトレジストを除去し、所定の形状のゲート電極１６及び走査線Ｙを形成する。
【００３５】
続いて、図３の（ｃ）に示すように、ゲート絶縁膜１５上の除去しきれなかった金属膜を第２のパターニング工程により、パターニングする。
【００３６】
すなわち、この第２のパターニング工程では、まず、ゲート絶縁膜１５上に残った金属膜上及び露出したゲート絶縁膜１５上に第２フォトレジストを塗布する。そして、この第２フォトレジストを、第２フォトマスクＭ２を介して露光する。本実施の形態では、この第２フォトマスクＭ２は、ゲート電極１６の電極形状、及び走査線Ｙの配線形状に対応したパターンを有する。
【００３７】
そして、この第２フォトレジストを所定の現像液によって現像し、ゲート電極１６の形状、走査線Ｙの配線形状、及び多結晶シリコン薄膜部分１２の形状に対応した部分を残すとともに他の部分を除去して金属膜を露出させる。そして、所定のエッチング液により、露出した金属膜をエッチングして除去する。そして、残った第２フォトレジストを除去する。
【００３８】
このように、第１及び第２のパターニング工程により、金属膜層は、２回のパターニングによって２回エッチングされる。このとき、走査線Ｙ及びゲート電極１６が形成される領域と、信号線コンタクト１３及び画素コンタクト１４が形成される領域との間は、２回のパターニングにより、金属膜層が確実に除去されている。このため、たとえ、高密度で画素を配置して平面的に各配線間、各電極間、配線−電極間などのマージンが狭くなった場合であっても、これらの間のショートを防止することができる。
【００３９】
例えば、第１のパターニング工程において、走査線Ｙ及びゲート線１６をパターニングする際に、第１フォトマスクＭ１に付着したパーティクルなどの影響により、多結晶シリコン薄膜１２の信号線コンタクト１３や画素コンタクト１４上に走査線Ｙの一部が延出するパターニング不良が発生した場合、第２のパターニング工程において、第２フォトマスクＭ２に基づいて、再度、金属膜層をパターニングするため、走査線と信号線や画素電極との間でのショートを防止することが可能となる。
【００４０】
続いて、このゲート電極１６をマスクとして、非質量分離型のイオン注入装置を用いて、活性層１２Ｃの両側に、不純物を低濃度に注入する。
【００４１】
続いて、多結晶シリコン薄膜１２の活性層１２Ｃに隣接する一部にレジストマスクを形成し、不純物を高濃度注入し、ソース領域１７Ｓ及びドレイン領域１７Ｄを形成する。そして、６００℃で１時間、アニールを行い、ソース領域１７Ｓ及びドレイン領域１７Ｄに注入した不純物を活性化する。
【００４２】
続いて、ゲート絶縁膜１５及びゲート電極１６の上に、６００ｎｍの膜厚で層間絶縁膜１８を形成する。
【００４３】
そして、この層間絶縁膜及びゲート絶縁膜に、図４及び図５に示すように、多結晶シリコン薄膜１２のソース領域１７Ｓ及びドレイン領域１７Ｄまで貫通するコンタクトホール１９Ｓ、１９Ｄを形成する。そして、コンタクトホール１９Ｓを介してソース領域１７Ｓにコンタクトするとともに信号線Ｘと一体的に形成されるソース電極２０Ｓと、コンタクトホール１９Ｄを介してドレイン領域１７Ｄにコンタクトするドレイン電極２０Ｄを形成する。
【００４４】
このドレイン電極２０Ｄは、カラーフィルタなどの絶縁膜２１上に形成された画素電極１５１に、コンタクトホールを介して電気的に接続される。
【００４５】
上述したようなステップによって形成された画素ＴＦＴ１２１は、各電極間、各配線間、電極−配線間でのショートの発生を防止することができ、このような画素ＴＦＴ１２１を備えた液晶表示装置では、表示不良の発生を防止することが可能となる。
【００４６】
次に、この液晶表示装置の周辺エリアに設けられる駆動回路として利用されるｎチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタの製造方法について説明する。
【００４７】
このような薄膜トランジスタは、図６の（ａ）乃至（ｆ）及び図７の（ａ）乃至（ｄ）に示したようなステップによって形成される。
【００４８】
すなわち、図６の（ａ）に示すように、絶縁基板、例えばガラス基板３１上に、プラズマＣＶＤ法により、非晶質半導体薄膜として非晶質シリコン薄膜を５０ｎｍの膜厚で堆積する。そして、この非晶質シリコン薄膜を、アニールすることにより、非晶質シリコン薄膜に含まれる水素を除去する脱水素処理を行う。そして、非晶質シリコン薄膜の全面に、例えばエキシマレーザ光を照射して、非晶質シリコンを溶融し、結晶化して、多結晶シリコン薄膜３３を形成する。
【００４９】
続いて、図６の（ｂ）に示すように、例えばフォトリソグラフィにより、多結晶シリコン薄膜３３を所定の形状にパターニングして、薄膜トランジスタの活性層３３ａ及び３３ｂを形成する。続いて、活性層３３ａ及び３３ｂの上に、ゲート絶縁膜３５を１００ｎｍの膜厚で形成する。そして、このゲート絶縁膜３５の上に、スパッタ法により、３００ｎｍの膜厚の金属膜３６を形成する。
【００５０】
続いて、フォトリソグラフィにより、この金属膜３６をパターニングして、一方の薄膜トランジスタのゲート電極３６ａを形成する。
【００５１】
すなわち、図６の（ｃ）に示すように、第１のパターニング工程では、まず、ゲート絶縁膜３５上に成膜された金属膜３６の全面に第１フォトレジストＰＲ１を塗布する。そして、この第１フォトレジストＰＲ１を、一方の薄膜トランジスタのゲート電極３６ａの電極形状に対応したパターンを有する第１フォトマスクを介して露光する。そして、この第１フォトレジストＰＲ１を所定の現像液によって現像し、一方の薄膜トランジスタのゲート電極３６ａの形状及び他方の薄膜トランジスタ形状（少なくとも他方の薄膜トランジスタの多結晶シリコン薄膜を覆う形状）に対応した部分を残すとともに、他の部分を除去して金属膜３６を露出させる。
【００５２】
そして、図６の（ｄ）に示すように、所定のエッチング液により、露出した金属膜をエッチングして除去し、一方の薄膜トランジスタのゲート電極３６ａを形成する。
【００５３】
続いて、図６の（ｅ）に示すように、このゲート電極３６ａ及び残留した金属膜３６をマスクとして、非質量分離型のイオン注入装置を用いて、活性層３３ａの両側に、ｐ型の不純物を高濃度に注入し、ソース領域３７ａｓ及びドレイン領域３７ａｄを形成する。そして、第１フォトレジストＰＲ１を除去する。
【００５４】
続いて、図６の（ｆ）に示すように、ゲート絶縁膜３５上に残った金属膜を第２のパターニング工程により、パターニングする。
【００５５】
すなわち、この第２のパターニング工程では、まず、ゲート絶縁膜３５上に残った金属膜３６上及び露出したゲート絶縁膜３５上に第２フォトレジストＰＲ２を塗布する。そして、この第２フォトレジストＰＲ２を、第１フォトマスクとは異なるパターンを有する第２フォトマスクを介して露光する。この第２フォトマスクは、他方の薄膜トランジスタのゲート電極形状に対応したパターンを有する。
【００５６】
そして、この第２フォトレジストＰＲ２を所定の現像液によって現像し、他方の薄膜トランジスタのゲート電極３６ｂの形状及び一方の薄膜トランジスタ形状（少なくとも一方の薄膜トランジスタの多結晶シリコン薄膜を覆う形状）に対応した部分を残すとともに、他の部分を除去して金属膜３６を露出させる。
【００５７】
そして、図７の（ａ）に示すように、所定のエッチング液により、露出した金属膜をエッチングして除去し、他方の薄膜トランジスタのゲート電極３６ｂを形成する。
【００５８】
続いて、図７の（ｂ）に示すように、このゲート電極３６ｂ及び残留した第２フォトマスクＰＲ２をマスクとして、非質量分離型のイオン注入装置を用いて、活性層３３ｂの両側に、ｎ型の不純物を低濃度に注入する。そして、第２フォトレジストＰＲ２を除去する。
【００５９】
このように、第１及び第２のパターニング工程により、少なくとも一部領域の金属膜層は、２回のパターニングによって２回エッチングされる。このとき、ゲート電極３６ａが形成される領域と、ゲート電極３６ｂが形成される領域との間は、２回のパターニングにより、金属膜層が確実に除去されている。このため、各電極間のマージンが狭くなった場合であっても、これらの間のショートを防止することができる。
【００６０】
続いて、図７の（ｃ）に示すように、ゲート電極３６ａ及び３６ｂが形成されたゲート絶縁膜３５上に第３フォトレジストＰＲ３を塗布する。そして、この第３フォトレジストＰＲ３を第３フォトマスクを介して露光する。この第３フォトマスクは、一方の薄膜トランジスタを覆うとともに他方の薄膜トランジスタのゲート電極３６ｂ、及びゲート電極３６ｂの周囲を覆う形状に対応したパターンを有する。
【００６１】
そして、この第３フォトレジストＰＲ３を所定の現像液によって現像する。
【００６２】
そして、第３フォトマスクＰＲ３をマスクとして、非質量分離型のイオン注入装置を用いて、ｎ型の不純物を高濃度に注入し、高濃度不純物領域３７ｂｓ（＋）及び３７ｂｄ（＋）を形成するとともに、活性層３３ｂの両側に低濃度不純物領域３７ｂｓ（−）及び３７ｂｄ（−）を形成する。そして、第３フォトレジストＰＲ３を除去する。
【００６３】
そして、６００℃の温度で１時間、アニールを行い、ソース領域３７ａｓ、３７ｂｓ及びドレイン領域３７ａｄ、３７ｂｄに注入した不純物を活性化する。
【００６４】
続いて、図７の（ｄ）に示すように、ゲート電極３６ａ及び３６ｂの上に、６００ｎｍの膜厚で層間絶縁膜３８を形成する。そして、この層間絶縁膜３８及びゲート絶縁膜３５にコンタクトホールを形成する。そして、このコンタクトホールを介してソース領域３７ａｓ及び３７ｂｓ及びドレイン領域３７ａｄ及び３７ｂｄにそれぞれコンタクトしたソース電極３９ａｓ及び３９ｂｓ、および、ドレイン電極３９ａｄ及び３９ｂｄを形成する。
【００６５】
上述したようなステップによって形成された薄膜トランジスタ４０ａ及び４０ｂは、それぞれｐチャネル型薄膜トランジスタ及びｎチャネル型薄膜トランジスタとして形成される。
【００６６】
上述したようなステップによって形成された駆動回路素子としてのＴＦＴは、各電極間のショートの発生を防止することができ、このような駆動回路素子を備えた液晶表示装置では、駆動不良の発生を防止することが可能となる。
【００６７】
【発明の効果】
以上説明したように、この発明によれば、表示不良及び駆動不良の発生を防止できる薄膜トランジスタアレイの製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は、この発明の薄膜トランジスタアレイの製造方法によって製造された相補型の回路を駆動回路として利用する液晶表示装置の液晶表示パネルの構成及び外観を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルの構成を概略的に示す図である。
【図３】図３の（ａ）乃至（ｃ）は、この発明の薄膜トランジスタアレイの製造方法を説明するための図である。
【図４】図４は、この発明の薄膜トランジスタアレイの製造方法を説明するための図である。
【図５】図５は、図４に示した薄膜トランジスタをＡ−Ｂ線で切断したときの断面図である。
【図６】図６の（ａ）乃至（ｆ）は、この発明の薄膜トランジスタアレイの製造方法を説明するための図である。
【図７】図７の（ａ）乃至（ｄ）は、この発明の薄膜トランジスタアレイの製造方法を説明するための図である。
【符号の説明】
１０…液晶表示パネル
１１、３１…ガラス基板
１２、３３（ａ，ｂ）…多結晶シリコン薄膜
１５、３５…ゲート絶縁膜
１６、３６（ａ，ｂ）…ゲート電極
１７ｓ、３７（ａｓ，ｂｓ）…ソース領域
１７ｄ、３７（ａｄ，ｂｄ）…ドレイン領域
１８、３８…層間絶縁膜
２０ｓ、３９（ａｓ，ｂｓ）…ソース電極
２０ｄ、３９（ａｄ，ｂｄ）…ドレイン電極
４０（ａ，ｂ）…薄膜トランジスタ
１００…アレイ基板
１０２…表示エリア
１０４（Ｘ、Ｙ）…周辺エリア
１２１…画素ＴＦＴ
１５１…画素電極
２００…対向基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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