(57)【特許請求の範囲】
【請求項１】
半導体素子における上下方向に複数の配線膜を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、
基板と、
前記基板に形成された深さがＡの半導体素子における配線膜構成用の溝に相当する第１の溝と、
前記第１の溝と同じ基準面から前記基板に形成された深さがＢの第２の溝と、
前記第１の溝及び第２の溝に設けられた配線膜の材
とを具備してなり、
前記第２の溝の深さＢは前記第１の溝の深さＡの５〜６０％である
ことを特徴とする評価用基板。
【請求項２】
第２の溝の深さＢは第１の溝の深さＡの１０〜４０％である
ことを特徴とする請求項１の評価用基板。
【請求項３】
第１の溝と第２の溝とは上下方向において重なってない
ことを特徴とする請求項１又は請求項２の評価用基板。
【請求項４】
深さが異なる以外は第２の溝と同様な溝を更に具備してなり、
該溝は、その深さが第１の溝の深さＡの５〜６０％である
ことを特徴とする請求項１〜請求項３いずれかの評価用基板。
【請求項５】
第１の溝と第２の溝とは、その平面形状が互いに同じである
ことを特徴とする請求項１〜請求項４いずれかの評価用基板。
【請求項６】
第１の溝と第２の溝とは、そのパターンがＬ＆Ｓパターン又は孤立パターンである
ことを特徴とする請求項１〜請求項５いずれかの評価用基板。
【請求項７】
第２の溝は第１の溝の横に形成されている
ことを特徴とする請求項１〜請求項６いずれかの評価用基板。
【請求項８】
請求項１〜請求項７いずれかの評価用基板をＣＭＰするＣＭＰ工程と、
前記ＣＭＰ工程後における第１の溝に設けられた配線膜の材のディッシングの深さ又は該ディッシングの深さより深い深さにおいて、第２の溝に設けられた配線膜の材が除去されているか否かを判別する判別工程
とを具備することを特徴とするＣＭＰ条件評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、ダマシン配線構造におけるＣｕ膜のＣＭＰ（Chemical Mechanical Polishing）において、ＣＭＰ条件の検討に用いる評価用基板、及び該評価用基板を用いてＣＭＰの条件を決定（評価）する評価方法に関する。中でも、平坦性とＣｕ残り除去性とに優れた複数層の配線膜を有するダマシン配線構造を提供する技術に関する。
【背景技術】
【０００２】
ＬＳＩの多層配線形成に用いられるＣｕ及びバリア膜のＣＭＰプロセスでは、０．１μｍ以下の微細配線から１００μｍ程度のグローバル配線までの広い範囲に亘って、Ｃｕ配線の膜厚を一定範囲内に制御することが求められている。そして、ＣＭＰプロセスで生じるＣｕ及びバリア膜のディッシングやエロージョンは、Ｃｕ配線膜厚の大きな変動要因である為、これらの量を小さくするＣＭＰ方法が必要となる。
【０００３】
ところで、Ｃｕ配線形成プロセスでは、配線溝を形成した基板上に、先ず、Ｃｕ拡散バリア膜を形成し、この後でＣｕシード膜を形成し、続いてめっき法によりＣｕ膜を配線溝深さの１．５〜３倍程度の厚さ形成する。この後、ＣＭＰによって不要な膜を研磨・除去する。すなわち、始めに、Ｃｕ用のスラリーを用いて配線となる部分以外のＣｕ膜を研磨・除去する。そして、下層のＣｕ拡散バリア膜が露出した時点で研磨を、一旦、停止する。次いで、Ｃｕ用とは異なるスラリーを用いてＣｕ拡散バリア膜を研磨して除去する。このような技術では、Ｃｕ膜を除去し、Ｃｕ拡散バリア膜が露出した段階で、ディッシングやエロージョンによる平坦性の劣化が小さく、かつ、配線となる部分以外の余分なＣｕが完全に除去されていることが重要である。
【０００４】
このような技術において、Ｃｕ研磨後の状態でＣｕ膜を部分的に残し、バリア研磨の際に、残ったＣｕ膜を同時に研磨する方法が提案されているものの、この場合、バリア膜とＣｕ膜の研磨速度を略１：１にする必要がある。しかしながら、このようにしてＣＭＰを行うと、Ｃｕ拡散バリア膜の研磨時におけるＣｕ研磨量が大きくなり、平坦性の低下、配線抵抗の増大を招く。
【０００５】
さて、ＬＳＩの多層配線膜の形成において、第１層目（最下層）の配線膜形成時における下地は比較的平坦である場合が多い。しかしながら、第２層目以降（第１層目より上の層）における配線膜の形成では、下層配線膜形成の為のＣｕ膜及びＣｕ拡散バリア膜のＣＭＰによって生じるディッシングやエロージョンによって凹凸が形成されており、このような凹凸の上に配線膜を形成する必要がある。
【０００６】
ところで、第２層目以降のＣｕ膜のＣＭＰにおいては、配線間の短絡を起こさせない為、下層配線膜形成による凹部分における余分なＣｕを完全に除去する必要がある。そして、前記凹部分の局所的なＣｕ残りを除去する為、Ｃｕ膜が除去され、そして下層のバリア膜が露出した後に、オーバー研磨を行う必要が有る。しかしながら、Ｃｕ膜のＣＭＰ条件によっては、下層配線の凹凸が無い場合よりも長時間のオーバー研磨をすることが必要となる場合がある。ところが、オーバー研磨時間が長くなるとディッシングが増大する。そして、上層に進むほどオーバー研磨時間を長くする研磨方法では、上層ほどディッシングが大きくなり、配線層数が多い場合には、多層配線膜の形成が困難となる。かつ、配線層毎に、オーバー研磨時間を設定する必要があり、工程の管理が複雑になると言う問題も有る。
【０００７】
このような問題を回避する方法として、多層配線の形成工程の途中で、絶縁膜を厚く形成し、その絶縁膜をＣＭＰして下地の凹凸を平坦に均す方法が提案されている。しかしながら、この手法は、工程数が増えることになり、コストが増大する。
【０００８】
ところで、特開２００１−７１１４「半導体装置およびその製造方法」の実施例においては、ＣＭＰの検討として、平坦な基板上に配線溝を形成し、その上に金属膜を成膜した基板を用いている。
【０００９】
しかしながら、このような基板を用いた評価では、上述したような多層配線膜形成時の、下層配線膜による凹凸の影響が考慮されていない。
【００１０】
上述の如く、従来から提案されていた評価用配線パターン付ウエハーは、平坦なシリコン基板の上に１層配線を形成したものに過ぎないことから、ＣＭＰに際しての条件の検討に前記ウエハーを用いても、下層配線のディッシングやエロージョンによる凹凸の影響が評価できていない。従って、下層配線膜の凹凸の影響を評価しようとすると、実際に、多層配線膜を形成する方法が考えられる。しかしながら、この方法では、第１層目の配線膜形成のＣＭＰをした後、第２層目の配線膜を形成する為、再度、ＣＭＰを行う必要が有る。この為、最適なＣＭＰ条件を求めるのに長時間を要することから、開発効率が低下してしまう。更に、上記の方法では、下層配線膜による凹部が、どの程度深い場合までＣｕが除去可能かと言うマージンの確認が出来なかった。従って、下層配線膜による凹部のＣｕ残り除去性に対して十分なマージンを有するＣＭＰ条件を選択することが出来なかった。
【特許文献１】特開２００１−７１１４
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って、下層配線による凹凸の影響を簡便に評価できる評価用基板や評価方法が開発されたならば、ＣＭＰ用スラリーやＣＭＰプロセスの開発効率が大幅に改善する。又、ＬＳＩの製造においては、マージンの広いＣＭＰ条件を用いることにより歩留まりが向上する。
【００１２】
よって、本発明が解決しようとする課題は、平坦性とＣｕ残り除去性とに優れた複数層の配線膜を有するダマシン配線構造を提供することである。中でも、前記特長を有するダマシン配線構造を得る為のＣＭＰ技術を提供することである。
【課題を解決するための手段】
【００１３】
前記の課題は、半導体素子における上下方向に複数の配線膜を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、
基板と、
前記基板に形成された深さがＡの第１の溝と、
前記第１の溝と同じ基準面から前記基板に形成された深さがＢの第２の溝と、
前記第１の溝及び第２の溝に設けられた配線膜の材
とを具備してなり、
前記第２の溝の深さＢは前記第１の溝の深さＡよりも浅い
ことを特徴とする評価用基板によって解決される。
【００１４】
特に、半導体素子における上下方向に複数の配線膜を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、
基板と、
前記基板に形成された深さがＡの第１の溝と、
前記第１の溝と同じ基準面から前記基板に形成された深さがＢの第２の溝と、
前記第１の溝及び第２の溝に設けられた配線膜の材
とを具備してなり、
前記第２の溝の深さＢは前記第１の溝の深さＡの５〜６０％である
ことを特徴とする評価用基板によって解決される。
【００１５】
又、上記の評価用基板であって、（第２の溝の深さ）≧（第１の溝におけるディッシングの深さ）であるよう構成されてなることを特徴とする評価用基板によって解決される。
【００１６】
又、上記の評価用基板であって、深さが異なる以外は第２の溝と同様な溝を更に具備してなり、
該溝は、その深さが第１の溝の深さＡの５〜６０％である
ことを特徴とする評価用基板によって解決される。
【００１７】
又、上記の評価用基板であって、溝は、その平面形状が互いに略同じであることを特徴とする評価用基板によって解決される。
【００１８】
又、上記の評価用基板であって、第１の溝は半導体素子における配線膜構成用の溝に相当するものであることを特徴とする評価用基板によって解決される。
【００１９】
又、上記の評価用基板であって、溝は、そのパターンがＬ＆Ｓパターン又は孤立パターンであることを特徴とする評価用基板によって解決される。
【００２０】
又、上記の評価用基板をＣＭＰするＣＭＰ工程と、
前記ＣＭＰ工程後における第１の溝に設けられた配線膜の材のディッシングの深さ又は該ディッシングの深さより深い深さにおいて、第２の溝に設けられた配線膜の材が除去されているか否かを判別する判別工程
とを具備することを特徴とするＣＭＰ条件評価方法によって解決される。
【００２１】
すなわち、本発明は、基板上に、深さが異なる二つ以上の溝を形成し、その上に被研磨膜（配線膜、例えばＣｕなどの導体膜）を設けて溝を埋設することによって構成されたパターンを有するＣＭＰ評価用の基板と、該基板をＣＭＰすることにより、該ＣＭＰが適切なものであるか否かを判定（評価）する方法とに関するものである。すなわち、前記基板のＣｕ膜およびＣｕ拡散バリア膜をＣＭＰした後、配線膜に相当するパターン部分におけるディッシングの深さと同じかそれより深い溝深さのパターンのＣｕが除去されるものとなる範囲に該ＣＭＰの条件を設定するものである。つまり、前記条件が満たされるようにＣＭＰ条件を設定し、複数層の配線膜を有するものに対して該条件でのＣＭＰを行うことによって、問題が無い研磨が行われる。すなわち、研磨し過ぎとか研磨不足と言った支障が起きないものとなる。
【００２２】
Ｃｕ配線膜形成のＣＭＰプロセスの検討に本発明を用いる場合、基板に設けるパターンの平面形状としては、各種の溝幅、溝占有率のＬ＆Ｓ（Line & Space）パターンや、各種溝幅の孤立パターンを用いることが出来る。Ｌ＆Ｓパターンの占有率は（溝パターンの幅（Ｌ）／溝パターンのピッチ（Ｌ＋Ｓ））×１００％で定義される。Ｃｕ膜のＣＭＰにおいて、ディッシングが最も大きくなるのは、配線幅が広く、配線占有率が大きい場合である。そして、そのような配線膜が下層にあると、上層のＣＭＰにおけるＣｕ残りが発生し易い。通常のＬＳＩにおける配線幅としては、１００μｍ程度が最大と考えられることから、配線幅１００μｍ程度で、配線占有率が異なる数種類のパターンを使用するのが適している。又、配線幅が異なる数種類の孤立パターンを使用することも可能で、その場合の配線幅は、１〜１０００μｍ程度が適している。
【００２３】
配線膜を想定（Ｃｕ配線膜形成）したパターンの溝深さは、素子（ＬＳＩ）の配線膜の厚さと同程度にするのが望ましい。ＬＳＩにおける配線膜の厚さは、１５０ｎｍ〜２μｍ程度である。尚、デザインルールや適用される配線膜の層（下層、中層、上層）によって異なることから、対象とするＬＳＩに合わせて前記溝の深さを、適宜、選択する。下層配線による凹みを想定したパターンの溝深さは、ディッシング量の目標が配線膜の厚さの約１０％程度であることから、配線溝深さの５〜６０％（特に、７．５％以上、更には１０％以上。そして、５０％以下、更には４０％以下）の範囲が好ましい。そして、このような範囲内の深さの溝は一つでも良いが、二つ以上あっても良い。好ましくは、前記範囲内で段階的に深さが異なる溝を２〜６個形成しているのが好ましい。すなわち、前記のような溝を複数個形成しておくことによって、より適切なＣＭＰ条件を評価できるものとなる。
【００２４】
ＣＭＰ条件の評価（決定）は、ＣｕやＣｕ拡散バリア膜のＣＭＰ後に、配線を想定したパターンのディッシング量と、下層配線による凹みを想定したパターンのＣｕ残りの状態を比較して行うものである。この時の比較は、深さを除けば同一形状（平面形状が同一）のパターンの溝についての比較である。そして、比較・検討の結果、ディッシング量と同じか、それより深い溝深さのパターンにＣｕ残りが無い条件が、多層配線のＣＭＰ条件として適していることが突き止められたのである。すなわち、前記のような条件でＣＭＰを第１層（最下層）目の配線膜から行うと、第２層目以降の配線膜のＣＭＰにおいても、第１層目と同じ時間のＣｕのＣＭＰのオーバー研磨によって、下層配線による凹部のＣｕ残りが除去される。この時、第２層目以降の配線のディッシングは、ＣｕのＣＭＰのオーバー研磨時間が一定である為、第１層目と同程度に保たれる。従って、このようなＣＭＰ条件は、多層配線膜の形成に極めて有効である。逆に、ディッシング量より溝深さが浅いパターンでＣｕ残りが発生するＣＭＰ条件では、第２層目のＣＭＰを同じ条件で行うと、下地の凹部により、Ｃｕ残りが発生する。このＣｕ残りを除去する為、オーバー研磨時間を第１層目のＣＭＰ条件より長くすると、第２層目の配線膜のディッシング量が第１層目の配線膜のディッシングより大きくなる。このようなＣＭＰ条件は、上層の配線膜になるほどディッシングが増大し、配線抵抗が増大することから、多層配線膜のＣＭＰ条件としては適さないと考えられる。又、このような場合、上層配線膜ほど基板表面の凹凸が大きくなる為、フォトレジストによる微細パターンが困難になることも予想される。
【発明の効果】
【００２５】
異なる深さを有する溝に対してＣｕ拡散バリア膜やＣｕ膜を設けたパターンのものに対してＣＭＰを行い、Ｃｕ残りを評価することによって、該ＣＭＰが適切なＣＭＰであるか否かを知ることが出来る。すなわち、下層配線膜による下地の凹凸の影響を評価できる。
【００２６】
そして、実際の複数層の多層配線膜を形成して評価すると言った煩瑣な作業を要さい。従って、例えばＣＭＰの為のスラリーやＣＭＰプロセスの開発効率が大幅に向上する。
【００２７】
更には、従来の方法では出来なかった下層配線膜による凹み部分のＣｕ残りに対するマージンの確認が可能であることから、Ｃｕ残りに対するマージンが広い条件を選択することが出来る。従って、ＬＳＩの製造歩留まり、性能の向上が可能となる。
【発明を実施するための最良の形態】
【００２８】
本発明になる評価用基板は、半導体素子における上下方向に複数の配線膜を形成する為に行われるＣＭＰの条件を評価する為に用いられる評価用基板であって、基板と、前記基板に形成された深さがＡの第１の溝と、前記第１の溝と同じ基準面から前記基板に形成された深さがＢの第２の溝と、前記第１の溝及び第２の溝に設けられた配線膜の材とを具備してなり、前記第２の溝の深さＢは前記第１の溝の深さＡよりも浅い。特に、第２の溝の深さＢは第１の溝の深さＡの５〜６０％である。中でも、特に、７．５％以上、更には１０％以上である。又、特に、５０％以下、更には４０％以下である。又、好ましくは、（第２の溝の深さ）≧（第１の溝におけるディッシングの深さ）を満たすことである。又、好ましくは、深さが異なる以外は第２の溝と同様な溝を更に具備してなり、該溝は、その深さが第１の溝の深さＡの５〜６０％である。特に、７．５％以上、更には１０％以上である。又、特に、５０％以下、更には４０％以下である。溝は、好ましくは、その平面形状が互いに略同じである。第１の溝は半導体素子における配線膜構成用の溝に相当するものである。溝は、そのパターンがＬ＆Ｓパターン又は孤立パターンである。
【００２９】
本発明になるＣＭＰ条件評価方法は、上記の評価用基板をＣＭＰするＣＭＰ工程と、前記ＣＭＰ工程後における第１の溝に設けられた配線膜の材のディッシングの深さ又は該ディッシングの深さより深い深さにおいて、第２の溝に設けられた配線膜の材が除去されているか否かを判別する判別工程とを具備するものである。
【００３０】
更に詳しく説明すると次の通りである。
図１は評価用基板の一部の断面図である。
ここでは、実際の配線膜構造に出来るだけ近い構造のものとする為、配線膜を想定した溝の絶縁膜としてＬｏｗ  ｋ膜（低誘電率絶縁膜）にキャップ膜を積層した構造を用いる。すなわち、下地段差を想定した溝を構成する為の下地段差用絶縁膜１を基板上に設けた後、該下地段差用絶縁膜１をエッチングして溝を形成する。この後、絶縁膜２、エッチングストッパ膜３、Low  k膜４、キャップ膜５の順に積層する。そして、キャップ膜５上にフォトレジスト膜を設け、露光・現像して配線膜のパターンを形成し、次いでエッチング・アッシングにより溝を形成する。尚、Low  k膜４としては、必要に応じて、塗布型絶縁膜、プラズマＣＶＤ（Chemical
Vapor Deposition）膜のどちらを用いてもよい。塗布型絶縁膜を用いた場合には、塗布型絶縁膜による下層配線による凹凸の平坦化の効果を評価できる。配線膜における絶縁膜の種類に格別な制限は無く、図１に示すようなＬｏｗ  ｋ膜４にキャップ膜５を積層した構造にする必要は無い。尚、図１中、右側のパターンは、下地段差による影響を調べる為のものであり、左側のパターンは配線膜に相当するパターンのものである。尚、図１中、６はＣｕ拡散バリア膜、７はＣｕ膜である。
【００３１】
図２は評価用基板の形成工程を示すものである。
先ず、図２（ａ）に示される如く、Ｓｉ基板１１上に、作製する溝の中で最も浅い溝の深さと同じ厚さの絶縁膜１２を形成する。続いて、図２（ｂ）に示される如く、フォトレジスト膜１３を塗布によって設け、そして露光・現像して所定パターンのものを形成する。この後、図２（ｃ）に示される如く、プラズマエッチングにより溝１４を形成する。エッチング条件としては、Ｓｉ基板１１に対して、選択比が大きい条件を用いる。これによって、溝１４の深さを絶縁膜１２とほぼ同じに出来、基板面内の溝深さのバラツキを小さく出来る。この後、図２（ｄ）に示される如く、残ったフォトレジスト膜１３をアッシングにより除去し、残渣除去の為の洗浄を行う。
【００３２】
次に、図２（ｅ）に示される如く、２番目に浅い溝の深さと絶縁膜１２の厚さの差分の厚さの絶縁膜１５を形成する。絶縁膜１２と絶縁膜１５とは同じ種類のものを用いる。その後、図２（ｆ）に示される如く、フォトレジスト膜１６を塗布によって設け、そして最初のエッチングで溝が形成されて無い領域に溝が形成されるように露光・現像し、所定のフォトレジストパターンを形成する。次いで、図２（ｇ）（ｈ）に示される如く、エッチング・アッシングにより溝を形成し、そしてフォトレジスト膜１６を除去する。
【００３３】
以下、同様にして、必要な深さの溝が形成されるように同様の工程を繰り返す。尚、各溝深さに対して、同じ平面形状のパターンを同一チップ内に重ならないように形成する必要がある為、複数のマスクを準備する必要がある。マスクの数に制限がある場合は、ウエハーごとに溝深さを変えることで、必要な溝深さのパターンを形成しても良い。パターンの段差形成方法に格別な制限は無く、異なる深さで所定パターンの溝が形成できれば、上記以外の方法を用いても良い。
【００３４】
図３は評価パターンの例である。
パターンの形状や大きさに格別な制約は無いが、既に述べた通り、配線占有率が異なる配線幅１００μｍ程度のＬ＆Ｓパターンや、配線幅が１〜１０００μｍの孤立配線を並べたパターン等が実際の配線パターンを模していて好ましい。
【００３５】
尚、必要な溝を形成した後は、最後のアッシング洗浄工程に続いて、Ｃｕ拡散を防ぐバリア膜を設け、そしてＣｕシード膜をスパッタ法で形成した後、めっき法によってＣｕ膜を形成し、水素アニールを行う。設けられるＣｕ膜厚は、通常、配線を想定した溝の深さの１．５〜３倍程度である。
【００３６】
Ｃｕ膜表面の凹凸は、下地の凹凸の影響を受けており、図１に示す如く、下層配線の凹凸部分と配線部分における凹凸の形状は異なる。これを同じ評価パターンで形成して同時にＣＭＰを行うことにより、良好な平坦性とＣｕ残りのないＣＭＰの好適（最適）条件を求めることが出来る。
【００３７】
図４はＣＭＰ装置を示す。被研磨基板を保持したヘッドを、研磨パッドを貼り付けたプラテンに押し付け、パッド表面にスラリーを供給しながら、ヘッドとプラテンを同方向に回転させながら研磨を行う。パッドは市販のポリウレタン発泡体パッドを用いることができる。スラリーの供給系は２系統あり、２種類のスラリーを供給することが可能である。表面にダイヤモンドの粒が埋め込まれたディスクを研磨パッドに押し当て、ディスクとプラテンとを回転させてパッドの表面を削り取ることにより、研磨による反応物やスラリーの砥粒によるパッド表面の目詰まりを防止できる。これは、必要に応じて、研磨中、又は研磨の合間に実施できる。研磨中のＣｕ膜の膜厚変化をプラテンに設置された渦電流式終点検出器で検出することが出来る。これにより、第１の条件で一定膜厚まで研磨し、そこで一旦研磨を停止し、続いて第２の研磨条件で研磨を行うことが出来る。また、Ｃｕ膜が除去されてＣｕ拡散バリアが露出した時の終点の検出も可能で、続いて行うオーバー研磨の時間を一定に制御することが可能である。
【００３８】
本研磨装置は、Ｃｕ研磨に続いてＣｕ拡散バリア研磨を行う為、Ｃｕ研磨用とは別のプラテンとヘッドとを有している。これを用いて、バリア用スラリーによってバリア研磨を実施することが出来る。必要に応じて、Ｃｕ研磨とバリア研磨とを自動搬送により、連続処理することも、Ｃｕ研磨のみ、又はバリア研磨のみを単独で実施することも出来る。又、研磨後は、自動搬送により、薬液洗浄、超音波洗浄などを必要に応じて実施した後、基板をスピン乾燥させて処理を終了する。
【００３９】
ＣＭＰ後の平坦性の測定には、触針式の段差計を用いることが出来る。Ｃｕ膜とＣｕ拡散バリア膜の研磨後に配線を想定したパターンの平坦性測定を行う。Ｌ＆Ｓパターンの平坦性測定は、一定の配線占有率のブロックごとにディッシング量を測定する。Ｌ＆Ｓスペースパターンの平坦性の定義を図５に示す。図５には、バリア研磨によって、配線間の絶縁膜が削られた様子を示している。図６に孤立配線の平坦性の定義を示す。孤立配線は各配線毎にディッシング量を測定する。
【００４０】
Ｃｕ残りの観察は、光学顕微鏡で行う。Ｌ＆Ｓパターンの場合は各ブロックごとにＣｕの有無を観察する。孤立パターンの場合は、各配線幅毎にＣｕの有無を観察する。観察するチップ数に特に制限はないが、少なくとも直径方向に１列以上のチップについて観察するのが望ましい。
【００４１】
以下、具体的な実施例を挙げて本発明を説明する。
基板として、３００ｍｍφのＳｉウェハを使用し、図１に示す如きの断面構造の評価用基板を作製した。パターン形成のマスクとして、配線溝形成用として１枚、下層配線による凹み形成用として２枚のマスクを使用し、１チップ内に三つの異なる深さの溝を形成できるようにした。そして、これらのマスクを用い、下層配線による凹みを想定したパターンの溝深さが異なる二種類の仕様の評価用基板を作製した。尚、二種類の仕様の評価用基板を基板Ａと基板Ｂとする。基板Ａと基板Ｂとにおける配線膜を想定したパターンの溝深さは同じである。下層配線による凹みを想定したパターンの段差形成のための絶縁膜としてはＳｉＣＮ膜を用いた。尚、ＣＦ4を主としたガスでエッチングを行った時のＳｉ基板とＳｉＣＮのエッチング速度比は１：５程度で、十分な選択比が得られた。
【００４２】
評価用基板Ａは以下のようにして作製された。先ず、プラズマＣＶＤ法により、３００ｍｍφのＳｉ基板上に２０ｎｍ厚の下地段差用絶縁膜（ＳｉＣＮ膜）１を形成した。そして、凹み形成用マスクＸを用いて所定パターンのレジスト膜を形成した後、該レジスト膜をマスクとしたエッチングによって、深さ２０ｎｍの溝Ｍを形成した。尚、エッチング後は、残ったレジスト膜をアッシングによって除去し、残渣除去の洗浄を行った。この後、更に２０ｎｍ厚のＳｉＣＮ膜（下地段差用絶縁膜）を形成し、前記溝Ｍの位置とは異なる位置に、凹み形成用マスクＹを用いて所定パターンのレジスト膜を形成した後、該レジスト膜をマスクとしたエッチングによって、深さ４０ｎｍの溝Ｎを形成した。尚、エッチング後は、残ったレジスト膜をアッシングによって除去し、残渣除去の洗浄を行った。従って、深さ２０ｎｍの溝（段差）と深さ４０ｎｍの溝（段差）とが形成されていることになる。この後、溝Ｍと溝Ｎとの上に５００ｎｍ厚のＳｉＯ膜（絶縁膜）２を設け、更に５０ｎｍ厚のＳｉＣＮ膜（エッチングストッパ膜）３を設け、そして１５０ｎｍ厚のＳｉＯＣ膜（Low  k膜）４、更に５０ｎｍ厚のＳｉＯ膜（キャップ膜）５を積層した。尚、これ等の膜はプラズマＣＶＤ法によって成膜された。次に、溝Ｍ，Ｎとは異なる位置に、配線膜形成用のマスクを用いて所定パターンのレジスト膜を形成し、該レジスト膜をマスクとしたエッチングにより所定パターンの配線膜用の溝（溝深さ：２００ｎｍ）を形成した。この後、アッシング、及び洗浄を行った。そして、スパッタ法によって、１０ｎｍ厚のＴａＮ膜および１０ｎｍ厚のＴａ膜を設けてＣｕ拡散バリア膜６とした。Ｃｕ拡散バリア膜６の成膜後は真空中でウェハを搬送し、連続してＣｕシード膜を６０ｎｍ厚スパッタ法で設けた。この後、めっき法により５４０ｎｍ厚のＣｕ膜７を設けた。そして、２２０℃で６０秒間の水素アニール処理を行った。これによって、所定の配線膜（配線膜構成用溝深さ：２００ｎｍ）パターンと所定の溝Ｍ（深さ：２０ｎｍ），Ｎ（深さ：４０ｎｍ）パターンとを持つ評価用基板Ａが作製された。
【００４３】
評価用基板Ａと同様にして評価用基板Ｂが作製された。尚、評価用基板Ａの溝Ｍ，Ｎの深さが２０ｎｍ，４０ｎｍであったのに対して、評価用基板Ｂにあっては、６０ｎｍ及び８０ｎｍの深さの溝が構成された点が相違（即ち、６０ｎｍの深さの溝を形成する為に、最初に設けるＳｉＣＮ膜の厚さを６０ｎｍとした点が相違）するのみで、その他は評価用基板Ａの作製と同様に行われ、評価用基板Ｂが作製された。
【００４４】
そして、次のようにしてＣＭＰが行われた。尚、スラリーは、シリカ系砥粒を用いた市販のＣｕ用スラリーを用いた。Ｃｕ研磨を行う際には、濃度３０ｗｔ％の過酸化水素水を予めスラリーと混合して使用した。研磨条件は以下の通りである。研磨圧力：７ｋＰａ、プラテン回転数：６０ｒｐｍ、ヘッド回転数：６１ｒｐｍ、スラリー流量：３００ｃｃ／ｍｉｎである。研磨開始からＣｕ残り膜厚が３００ｎｍ（半分）になるまで、スラリーと過酸化水素水の混合比率を重量比で８：２としたスラリーを用いて研磨を行った。Ｃｕ残り膜厚が３００ｎｍ（半分）になった段階でスラリーの供給を停止し、パッド上のスラリーを、一旦、純水で洗い流した後、スラリーと過酸化水素水の混合比率を重量比で４：６にしたスラリーを供給して研磨を行った。スラリーと過酸化水素水の混合比が８：２の条件は、研磨速度のパターン依存性が小さく、研磨速度のウェハ面内均一性が良い条件となっている。これに対して、混合比が４：６の条件は、研磨速度のパターン依存性は大きいが、段差解消性が良く、オーバー研磨時のディッシングの増加が小さい条件となっている。これにより、良好な平坦性とＣｕ残り解消性の両立が可能になる。混合比８：２におけるＣｕブランケット膜の研磨速度は４００ｎｍ／ｍｉｎであり、混合比が４：６におけるＣｕブランケット膜の研磨速度は３００ｎｍ／ｍｉｎ程度である。
【００４５】
Ｃｕ膜の研磨中は、渦電流終点検出器によってＣｕ残り膜厚をモニターした。終点検出器からの出力により、Ｃｕ残り膜厚が３００ｎｍになった時と、Ｃu膜が除去され、下地バリア膜がほぼ無くなった時が判る。尚、図７に研磨中の終点検出器の出力を示す。不要なＣｕ膜がほぼ除去された後は、終点検出器からの出力がほぼ一定になる。従って、第２の研磨条件で研磨中、終点検出器からの出力の傾き、即ち、微分値が０になった時を終点とし、その後の研磨時間をオーバー研磨時間とする。第２の研磨条件で連続してオーバー研磨を行い、研磨後は、パッド上と基板表面のスラリーを純水によって洗い流した。続いて、基板をバリア研磨用のプラテンに自動搬送し、市販のバリア用スラリーを使用して、バリア膜研磨を実施した。研磨条件は、以下の条件を用いた。研磨圧力：１４ｋＰａ、プラテン回転数：６０ｒｐｍ、ヘッド回転数：６１ｒｐｍ、スラリー流量：２００ｃｃ／ｍｉｎである。この条件におけるバリア膜の研磨速度はＴａ及びＴａＮ共に８０ｎｍ／ｍｉｎで、研磨速度比は、バリア膜：ＳｉＯ膜：Ｃｕ膜＝２：１：０．２である。研磨後は、パッドと基板表面のスラリーを純水によって洗い流した後、基板を洗浄装置に自動搬送し、市販の薬液を使用したブラシ洗浄、超音波洗浄を行った後、水洗し、スピン乾燥した。
【００４６】
ＣｕのＣＭＰにおいて、渦電流検出器の出力の微分値が０となる終点では、バリア膜上に極薄いＣｕ膜が残っている可能性が有る。特に、下地に凹凸がある場合には、凹部にＣｕが残り易く、オーバー研磨によって、それを除去する必要がある。この時、オーバー研磨時間が短すぎると、Ｃｕ残りが除去し切れない可能性が有り、逆に、長すぎると、ディッシングが増大する。そこで、下層配線膜による凹凸がある場合の最適なオーバー研磨時間を検討する為、上記の評価用基板Ａ，Ｂを用いて検討する。
【００４７】
上記評価用基板Ａ，ＢにおけるＣｕ膜のオーバー研磨の時間を２０秒、４０秒、６０秒、８０秒としてＣＭＰを行った。Ｃｕ拡散バリア膜の研磨時間は２０秒と３０秒とにした。そして、Ｃｕ配線膜パターンの平坦性の測定と、凹みパターンにおけるＣｕ残りの観察を行った。評価パターンとしては、図３（ａ）に示した配線幅１００μｍのＬ＆Ｓパターンを用いた。図８に、ウェハ上のチップ配列と平坦性の測定位置及びＣｕ残り観察チップを示す。そして、上記８種類の条件でＣｕ膜とＣｕ拡散バリア膜のＣＭＰを行った基板Ａ，Ｂの平坦性測定結果、及びＣｕ残りの観察結果を表−１〜表−３に示す。ディッシング量は、基板Ａ，Ｂの測定結果の平均値を示す。Ｃｕ残りの状態を、一定の配線占有率と溝深さを有するＬ＆Ｓパターン毎に観察し、図８に示す１１チップ全てにＣｕ残りが無い場合をＣｕ残り無と判定する。１１チップ中１チップでもＣｕ残りが発生した場合はＣｕ残り有りと判定する。表−1〜表−３には、Ｃｕ残りが無い凹みパターンの最大の溝深さを示している。何れの研磨条件及びパターンにおいても、この溝深さより浅い凹みパターンではＣｕは除去されており、逆に、これより深い凹みパターンではＣｕ残りが発生している。表−1〜表−３に、パターン占有率１０％，５０％，９１％のパターンについての評価結果を示す。作製したパターンの中で最も浅い凹みパターンの溝深さが２０ｎｍである為、そのパターンにＣｕ残りが発生している場合は、Ｃｕ残りが除去されるのは更に低い段差である。従って、その場合は＜２０と表している。
【００４８】
表−１（パターン占有率１０％のＬ＆Ｓの平坦性とＣｕ残り評価結果）
0004400795.tif 000002
表−２（パターン占有率５０％のＬ＆Ｓの平坦性とＣｕ残り評価結果）
0004400795.tif 000003
表−３（パターン占有率９１％のＬ＆Ｓの平坦性とＣｕ残り評価結果）
0004400795.tif 000004
【００４９】
表−１〜表−３に示す全てのパターン占有率において、Ｃｕ残りが無い凹みパターンの最大の溝深さが、ディッシング量と同じかそれより大きいのは、Ｃｕオーバー研磨時間が６０秒以上、バリア研磨時間が２０秒及び３０秒の場合であることが判る。そして、このような研磨条件によるＣＭＰが適切（最適）なＣＭＰである。特に、バリア研磨時間が３０秒のＣＭＰ条件では、ディッシング量より１０ｎｍ以上大きい凹みパターンのＣｕ残りが除去されており、下層配線のディッシングによる凹み部分のＣｕ残り除去性に対してマージンが大きいと考えられる。
【００５０】
そして、表−1〜表−３の結果から、Ｃｕオーバー研磨時間、バリア研磨時間が長い程、Ｃｕ残りに対するマージンが広がると考えられる。しかしながら、研磨時間を長くする程、Ｃｕ配線膜の削れ量が大きくなり、配線抵抗の増大を招く。従って、ディッシング量の１．０〜１．６程度の段差量を有する溝のＣｕ残りが除去されるＣＭＰ条件が最も適したものであると考えられる。
【００５１】
既に述べた通り、上記のようなＣＭＰ条件を多層配線膜の形成に適用した場合、各層毎のオーバー研磨時間は一定であることから、各層の配線膜のディッシングはほぼ一定に保たれる。又、下層配線膜のディッシングの深さより深い凹みパターンのＣｕ残りも除去可能であることから、Ｃｕ残りに対して十分なマージンを有すると考えられる。
【００５２】
そして、上記の最適なＣｕオーバー研磨時間とＣｕ拡散バリア膜研磨時間でＣＭＰをすることによって、多層配線膜の形成が形成可能か否かを実際に確認する為、９０ｎｍ／９０ｎｍのＬ＆Ｓから２５μｍ／２５μｍのＬ＆Ｓまでの各種のＬ＆Ｓパターンを有する６層配線膜を形成し、第６層目の配線の配線間の絶縁耐圧を測定した結果、配線間のショートは無く、歩留まりが１００％の良好な結果が得られた。
【００５３】
これに対して、従来の方法で、同様の検討を行う為には、下層配線膜のＣＭＰを行った後、上層配線膜を形成し、再度、ＣＭＰを行う必要が有り、迅速な評価が出来ない。又、下層配線膜のディッシング量と比較して、どの程度大きな深さを有する凹みまでＣｕの除去が可能かと言うようなマージンの確認ができない為、適切な研磨条件の設定が出来なかった。
【図面の簡単な説明】
【００５４】
【図１】評価パターンの断面構造
【図２】評価パターンの段差形成手順
【図３】評価パターンの例
【図４】ＣＭＰ装置の概略図
【図５】Ｌ＆Ｓパターンの平坦性の定義
【図６】孤立パターンの平坦性の定義
【図７】渦電流終点検出器の出力
【図８】平坦性測定位置とＣｕ残り観察チップの位置
【符号の説明】
【００５５】
１      下地段差用絶縁膜
２      絶縁膜
３      エッチングストッパ膜
４      Low  k膜
５      キャップ膜
６      Ｃｕ拡散バリア膜
７      Ｃｕ膜
代  理  人  宇  高    克  己
【図１】
0004400795.tif 000005
【図２】
0004400795.tif 000006
【図３】
0004400795.tif 000007
【図４】
0004400795.tif 000008
【図５】
0004400795.tif 000009
【図６】
0004400795.tif 000010
【図７】
0004400795.tif 000011
【図８】
0004400795.tif 000012