(57)【特許請求の範囲】
【請求項１】
多数の入力バッファと、
前記多数の入力バッファの動作を制御するための第１制御信号を発生する入力バッファジェネレータと、
前記多数の入力バッファの中から何れか一つの入力バッファからの信号をデコードし、自動リフレッシュ信号を発生する命令デコーダと、
前記自動リフレッシュ信号がイネーブルされるに伴い、ローアクティブ信号を発生するローアクティブジェネレータと、
前記ローアクティブ信号に従ってラスサイクルタイムほど遅延した遅延信号を発生する遅延ジェネレータと、
前記命令デコーダからの前記自動リフレッシュ信号と、前記遅延ジェネレータからの遅延信号に従って前記多数の入力バッファを制御するための第２制御信号を発生する自動リフレッシュジェネレータと、
を備え、
前記多数の入力バッファは前記第１制御信号及び前記第２制御信号が全てイネーブルされる場合にのみイネーブルされることを特徴とする半導体メモリ素子の自動リフレッシュ装置。
【請求項２】
前記自動リフレッシュジェネレータは、
前記多数の入力バッファを制御するとき、前記ローアクティブジェネレータの動作も共に制御することを特徴とする請求項１記載の半導体メモリ素子の自動リフレッシュ装置。
【請求項３】
前記自動リフレッシュジェネレータは、
前記命令デコーダからの前記自動リフレッシュ信号と前記遅延ジェネレータからの前記遅延信号との組み合わせにより決定される制御信号を利用することにより、前記多数の入力バッファの動作を制御することを特徴とする請求項１記載の半導体メモリ素子の自動リフレッシュ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子の自動リフレッシュ方法及び装置に係り、詳細には、ＤＲＡＭやＳＤＲＡＭのような半導体メモリ素子のメモリセルのデータを自動リフレッシュする方法及び装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭやＳＤＲＡＭのような半導体メモリ素子は、メモリセルに貯蔵されているデータを安定的に保持させるため、周期的又は非周期的にセルフリフレッシュ（self refresh）又は自動リフレッシュ（auto refresh）命令によりデータをリフレッシュする。
【０００３】
図１１は、従来の自動リフレッシュ回路の構成図であり、図１２は、一般的なクロックイネーブル信号に従ってバッファ制御信号が生成される様子を説明するタイミング図である。
【０００４】
クロックバッファ（１０）は、外部から入力されるクロック信号（clk）をバッファリングして入力バッファジェネレータ（１４）に送り、クロックイネーブルバッファ（１２）は、外部から入力されるクロックイネーブル信号（cke）をバッファリングして前記入力バッファジェネレータ（１４）に送る。半導体メモリ素子がリフレッシュモードに入るとき、前記クロックイネーブル信号（cke）がハイレベルであれば自動リフレッシュ動作を行い、ローレベルであればセルフリフレッシュ動作を行う。
【０００５】
前記入力バッファジェネレータ（１４）は前記バッファ等（１０、１２）からの信号を受け、入力バッファ、即ち命令バッファ（１６）、アドレスバッファ（２４）、データ入力バッファ（２６）をイネーブル又はディスエーブルさせる制御信号（buffer gen）を出力する。
【０００６】
前記命令バッファ（１６）は、前記入力バッファジェネレータ（１４）からの制御信号（buffer gen）と外部から入力されるTTLレベルのチップ選択バー信号（csb）、ラスバー信号（rasb）、カスバー信号（casb）、ライトイネーブルバー信号（web）を内部で使用可能なCMOSレベルにバッファリングする。
【０００７】
命令デコーダ（１８）は、その命令バッファ（１６）からの信号をデコードし、半導体メモリ素子が自動リフレッシュモードに入る段階と判断されれば、それに該当する所定レベルの信号（aref）をローアクティブジェネレータ（２０）に送る。次いで遅延ジェネレータ（２２）は、前記ローアクティブジェネレータ（２０）から出力されるローアクティブ信号（low active）を受け、ラスサイクルタイム（tRAS）ほど遅延した信号（tRAS delay）を前記ローアクティブジェネレータ（２０）にフィードバックさせる。
【０００８】
【発明が解決しようとする課題】
ところが、通常、前記入力バッファ（命令バッファ（１６）、アドレスバッファ（２４）、データ入力バッファ（２６））、はクロックイネーブル信号（cke）の状態に従って、入力バッファジェネレータ（１４）で作られた制御信号（buffer gen）によりオン／オフされる。よって、自動リフレッシュモードでは前記クロックイネーブル信号（cke）がハイのため、前記入力バッファは依然として動作したままである。
【０００９】
一つの入力バッファがオンのときに流れる電流は数十μAから数百μAであり、一つのチップには数十個の入力バッファ等が存在するため、このチップが自動リフレッシュモードにあるとき、入力バッファに流れる電流は数mAから数十mAとなってしまう。
【００１０】
したがって、自動リフレッシュモードの間には、外部命令が入力される入力バッファをイネーブルさせる必要がないにも拘らず引続き動作しているため、不要な電力が消費されてしまうという問題があった。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、半導体メモリ素子での自動リフレッシュモード動作時の消費電力を低減できる自動リフレッシュ方法及び装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載の発明は、
多数の入力バッファ（例えば、命令バッファ５６、アドレスバッファ６４、データ入力バッファ６６）と、
前記多数の入力バッファの動作を制御するための第１制御信号を発生する入力バッファジェネレータ（例えば、入力バッファジェネレータ５４）と、
前記多数の入力バッファの中から何れか一つの入力バッファからの信号をデコードし、自動リフレッシュ信号を発生する命令デコーダ（例えば、命令デコーダ５８）と、
前記自動リフレッシュ信号がイネーブルされるに伴い、ローアクティブ信号を発生するローアクティブジェネレータ（例えば、ローアクティブジェネレータ６０）と、
前記ローアクティブ信号に従ってラスサイクルタイムほど遅延した遅延信号を発生する遅延ジェネレータ（例えば、遅延ジェネレータ６２）と、
前記命令デコーダからの前記自動リフレッシュ信号と、前記遅延ジェネレータからの遅延信号に従って前記多数の入力バッファを制御するための第２制御信号を発生する自動リフレッシュジェネレータ（例えば、自動リフレッシュジェネレータ６８）と、
を備え、
前記多数の入力バッファは前記第１制御信号及び前記第２制御信号が全てイネーブルされる場合にのみイネーブルされることを特徴としている。
【００１５】
本発明によれば、半導体メモリ素子の自動リフレッシュ動作中は、入力バッファ等の動作を直接制御するか、又はその入力バッファ等を制御する入力バッファジェネレータの動作を制御することにより、消費電力を減少させることができる。
【００１６】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
【００１７】
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置の要部構成を示すブロック図であり、クロックバッファ（３０）は従来と同様に外部から入力されるクロック信号（clk）をバッファリングして入力バッファジェネレータ（３４）に送り、クロックイネーブルバッファ（３２）は、外部から入力されるクロックイネーブル信号（cke）をバッファリングして前記入力バッファジェネレータ（３４）に送る。
【００１８】
前記入力バッファジェネレータ（３４）は、後述のように命令デコーダ（３８）から自動リフレッシュ信号（aref）を受信し、多数の入力バッファ、即ち命令バッファ（３６）、アドレスバッファ（４４）、データ入力バッファ（４６）を制御する制御信号（buffer gen）を出力する。この自動リフレッシュ信号は、半導体メモリ素子が自動リフレッシュモードに入ったときに発生する。
【００１９】
前記命令バッファ（３６）は、前記入力バッファジェネレータ（３４）からの制御信号（buffer gen）により動作制御され、外部から入力されるTTLレベルのチップ選択バー信号（csb）、ラスバー信号（rasb）、カスバー信号（casb）、ライトイネーブルバー信号（web）を内部で使用可能なCMOSレベルにバッファリングする。
【００２０】
前記命令デコーダ（３８）は、その命令バッファ（３６）からの信号をデコードし、半導体メモリ素子が自動リフレッシュモードに達する段階と判断されれば、それに該当する所定レベルの自動リフレッシュ信号（aref）を前記入力バッファジェネレータ（３４）とローアクティブジェネレータ（４０）に送る。
【００２１】
遅延ジェネレータ（４２）は、前記ローアクティブジェネレータ（４０）から出力されるローアクティブ信号（low active）を受信し、ラスサイクルタイム（tRAS）を補う遅延器を経て遅延信号（tRAS delay）をイネーブルさせる。前記遅延信号（tRAS delay）は、前記ローアクティブジェネレータ（４０）と前記入力バッファジェネレータ（３４）にフィードバックされる。
【００２２】
ここで、本発明の実施例では、半導体メモリ素子が自動リフレッシュモードに達すると、内部に自動リフレッシュ信号（aref）とローアクティブ信号（low active）がイネーブルされ、一定時間後にローアクティブ信号（low active）がディスエーブルされる。前記一定時間は、ラスサイクルタイム（tRAS）であるACパラメーターのための内部的遅延であり、この遅延をtRAS delayという。
【００２３】
なお、本発明の第１の実施の形態に係る前記入力バッファジェネレータ（３４）は図２〜図５のように構成され得る。
【００２４】
図２に示すように、前記入力バッファジェネレータ（３４）は、前記命令デコーダ（３８）からの自動リフレッシュ信号（aref）を受信して遅延させる遅延器（１）、前記遅延ジェネレータ（４２）からの信号（tRAS delay）を受信して遅延させる遅延器（２）、前記遅延器（１、２）の出力信号をラッチングするノアゲートロジックのラッチ（LT１）、及び前記クロックイネーブルバッファ（３２）からの信号（cked）と前記ラッチ（LT１）の出力信号を受信してナンド処理し、最終的な制御信号（buffer gen）を生成するナンドロジック（ND１、IV１）から構成される。
【００２５】
ここで、例えば前記自動リフレッシュ信号（aref）がイネーブルされたとき前記入力バッファジェネレータ（３４）がハイであり、前記遅延信号（tRAS delay）がイネーブルされたとき前記入力バッファジェネレータ（３４）がローであれば、前記遅延器（１）は偶数個のインバータで構成され、前記遅延器（２）は奇数個のインバータで構成される。
【００２６】
図３においては、前記入力バッファジェネレータ（３４）は、前記命令デコーダ（３８）からの自動リフレッシュ信号（aref）を受信して遅延させる遅延器（３）、前記遅延ジェネレータ（４２）からの信号（tRAS delay）を受信して遅延させる遅延器（４）、前記遅延器（３、４）の出力信号をラッチングするナンドゲートロジックのラッチ（ＬＴ２）、及び前記ラッチ（ＬＴ２）の出力信号をインバータ（IV２）により反転させた信号を受信してナンド処理し、最終的な制御信号（buffer gen）を生成するナンドロジック（ND２、IV３）から構成される。
【００２７】
図４においては、前記入力バッファジェネレータ（３４）は、前記命令デコーダ（３８）からの自動リフレッシュ信号（aref）を受信して遅延させる遅延器（５）、前記遅延ジェネレータ（４２）からの信号（tRAS delay）を受信して遅延させる遅延器（６）、前記遅延器（５、６）の出力信号をラッチングするノアゲートロジックのラッチ（LT３）、及び前記クロックイネーブルバッファ（３２）からの信号（cked）をインバータ（IV４）により反転させた信号と、前記ラッチ（LT３）の出力信号をインバータ（IV５）を介して反転させた信号とを受信してノア処理し、最終的な制御信号（buffer gen）を生成するノアゲート（NOR１）から構成される。
【００２８】
図５においては、前記入力バッファジェネレータ（３４）は、前記命令デコーダ（３８）からの自動リフレッシュ信号（aref）を受信して遅延させる遅延器（７）、前記遅延ジェネレータ（４２）からの信号（tRAS delay）を受信して遅延させる遅延器（８）、前記遅延器（７、８）の出力信号をラッチングするナンドゲートロジックのラッチ（LT４）、及び前記クロックイネーブルバッファ（３２）からの信号（cked）をインバータ（IV６）を介して反転させた信号と、前記ラッチ（LT４）の出力信号とを受信してノア処理し、最終的な制御信号（buffer gen）を生成するノアゲート（NOR２）から構成される。
【００２９】
次に、図１に示す第１の実施の形態の動作を図６のタイミング図を参照して説明する。
【００３０】
外部自動リフレッシュ命令（即ち、cke＝ハイ、csb＝ロー、rasb＝ロー、web＝ハイ）により命令デコーダ（３８）の出力信号（aref）がイネーブルされる。この出力信号（aref）によりローアクティブジェネレータ（４０）はローアクティブ信号をイネーブルさせ、入力バッファジェネレータ（３４）からの出力信号（buffer gen）はディスエーブルされる。
【００３１】
遅延ジェネレータ（４２）ではイネーブルされたローアクティブ信号（low active）を受け、ラスサイクルタイム（tRAS）を補う遅延器を経て出力信号（tRAS delay）をイネーブルさせ、入力バッファジェネレータ（３４）で出力信号（buffer gen）をイネーブルさせ外部自動リフレッシュ命令が入力された時点で、tRC後に入力される外部命令のために入力バッファ（即ち、命令バッファ（３６）、アドレスバッファ（４４）、データ入力バッファ（４６））はオンになる。
【００３２】
[第２の実施の形態]
図７は、本発明の第２の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置の要部構成を示すブロック図である。図７の装置は、図１の構成と殆ど類似しているが、相違点は自動リフレッシュジェネレータ（６８）を追加的に備えているということである。前記自動リフレッシュジェネレータ（６８）は命令デコーダ（５８）からの自動リフレッシュ信号（aref）と、遅延ジェネレータ（６２）からの信号（tRAS delay）を受信して制御信号（aref gen）を生成する。
【００３３】
この制御信号（aref gen）は入力バッファ等（即ち、命令バッファ（５６）、アドレスバッファ（６４）、データ入力バッファ（６６））に入力され、入力バッファジェネレータ（５４）からの制御信号（buffer gen）と共に前記入力バッファ等を制御する。即ち、前記制御信号（buffer gen）と制御信号（aref gen）が両方ともイネーブルされるときにのみ前記入力バッファ等の動作はイネーブルされ、前記制御信号（buffer gen）と制御信号（aref gen）の中から何れか一つがディスエーブルされるときに前記入力バッファ等の動作はディスエーブルされる。
【００３４】
[第３の実施の形態]
図８は、本発明の第３の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置の要部構成を示すブロック図である。図８の装置では、前述の図７と構成要素の数では同じであるが相互関係が異なる。
【００３５】
即ち、図８で自動リフレッシュジェネレータ（８６）は、命令デコーダ（７８）から自動リフレッシュ信号（aref）を受信し、イネーブルされた制御信号（aref gen）を出力する。このとき、前記自動リフレッシュジェネレータ（８６）は、その制御信号（aref gen）とは異なる一つの信号をイネーブルさせ、遅延ジェネレータ（８８）に送る。ここで前記制御信号（aref gen）とは異なる一つの信号を前記制御信号（aref gen）にしても差し支えない。
【００３６】
この信号が遅延ジェネレータ（８８）に入力されるに従い、遅延器を経た出力信号（tRAS delay）が自動リフレッシュジェネレータ（８６）にフィードバックされ、その自動リフレッシュジェネレータ（８６）の出力信号（aref gen）をディスエーブルさせる。前記制御信号（aref gen）は、入力バッファ等（即ち、命令バッファ（７６）、アドレスバッファ（８２）、データ入力バッファ（８４））とローアクティブジェネレータ（８０）に入力され、これらの回路を制御する。
【００３７】
[第４の実施の形態]
図９は、本発明の第４の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置の要部構成を示すブロック図である。図９の装置では、図７の構成と殆ど類似しているが、ただ相違する点は、図７の場合、自動リフレッシュジェネレータ（６８）からの制御信号（aref gen）を入力バッファ等（命令バッファ（５６）、アドレスバッファ（６４）、データ入力バッファ（６６））に入力されるようにしたのに対し、図９では、制御信号（aref gen）を入力バッファジェネレータ（９４）に入力されるようにして、その入力バッファジェネレータ（９４）の出力信号（buffer gen）を制御するようにしたところである。
【００３８】
即ち、図９ではクロックイネーブル信号（cke）がローか又は制御信号（aref gen）がイネーブルされると、前記入力バッファジェネレータ（９４）から出力される制御信号（buffer gen）はディスエーブルされ、それにより入力バッファ等（即ち、命令バッファ（９６）、アドレスバッファ（１０４）、データ入力バッファ（１０６））の動作がディスエーブルされる。その他には前記制御信号（buffer gen）をイネーブルさせる。
【００３９】
[第５の実施の形態]
図１０は、本発明の第５の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置の要部構成を示すブロック図である。図１０の装置は図８の構成と殆ど類似しているが、ただ相違する点は、図８の場合、自動リフレッシュジェネレータ（８６）からの制御信号（aref gen）を入力バッファ（命令バッファ（７６）、アドレスバッファ（８２）、データ入力バッファ（８４））に入力されるようにしたのに対し、図１０では、制御信号（aref gen）を入力バッファジェネレータ（１１４）に入力されるようにし、その入力バッファジェネレータ（１１４）の出力信号（buffer gen）を制御するようにしたところである。
【００４０】
即ち、図１０では自動リフレッシュジェネレータ（１２４）は、命令デコーダ（１１８）から自動リフレッシュ信号（aref）を受信し、イネーブルされた制御信号（aref gen）を出力する。このとき、前記自動リフレッシュジェネレータ（１２４）はその制御信号（aref gen）とは異なる一つの信号をイネーブルさせ遅延ジェネレータ（１２８）に送る。ここで、前記制御信号（aref gen）とは異なる一つの信号を前記制御信号（aref gen）にしても差し支えない。
【００４１】
この信号が遅延ジェネレータ（１２８）に入力されるに伴い、遅延器を経た出力信号（tRAS delay）が自動リフレッシュジェネレータ（１２４）にフィードバックされ、その自動リフレッシュジェネレータ（１２４）の出力信号（aref gen）をディスエーブルさせる。前記制御信号（aref gen）は、入力バッファ（即ち、命令バッファ（１１６）、アドレスバッファ（１２０）、データ入力バッファ（１２２））とローアクティブジェネレータ（１２６）に入力され、これらの回路を制御する。
【００４２】
以上で説明したような本発明によれば、半導体メモリ素子の自動リフレッシュ動作中は、入力バッファ等の動作を直接制御するか、又はその入力バッファ等を制御する入力バッファジェネレータの動作を制御することにより、消費電力を減少させることができる。
【００４３】
なお、本発明は前述の実施例に限定されるものではなく、主旨を逸脱しない範囲内で修正及び変形して実施することができる。
【００４４】
【発明の効果】
本発明によれば、半導体メモリ素子の自動リフレッシュ動作中は、入力バッファ等の動作を直接制御するか、又はその入力バッファ等を制御する入力バッファジェネレータの動作を制御することにより、消費電力を減少させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置のブロック図。
【図２】本発明の入力バッファジェネレータの一例に係る内部回路図。
【図３】本発明の入力バッファジェネレータの他の例に係る内部回路図。
【図４】本発明の入力バッファジェネレータのさらに他の例に係る内部回路図。
【図５】本発明の入力バッファジェネレータのさらに他の例に係る内部回路図。
【図６】本発明の一実施例に係る入力バッファジェネレータの動作タイミング図。
【図７】本発明の第２の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置のブロック図。
【図８】本発明の第３の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置のブロック図。
【図９】本発明の第４の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置のブロック図。
【図１０】本発明の第５の実施の形態に係る半導体メモリ素子の自動リフレッシュ装置のブロック図。
【図１１】従来の自動リフレッシュ回路の構成図。
【図１２】一般的なクロックイネーブル信号に対するバッファ制御信号の生成を説明するタイミング図。
【符号の説明】
１０、３０、５０、７０、９０、１１０：クロックバッファ
１２、３２、５２、７２、９２、１１２：クロックイネーブルバッファ
１４、３４、５４、７４、９４、１１４：入力バッファジェネレータ
１６、３６、５６、７６、９６、１１６：命令バッファ
１８、３８、５８、７８、９８、１１８：命令デコーダ
２０、４０、６０、８０、１００、１２６：ローアクティブジェネレータ
２２、４２、６２、８８、１０２、１２８：遅延ジェネレータ
２４、４４、６４、８２、１０４、１２０：アドレスバッファ
２６、４６、６６、８４、１０６、１２２：データ入力バッファ
６８、８６、１０８、１２４：自動リフレッシュジェネレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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