(57)【特許請求の範囲】
【請求項１】
クロック信号に同期してコマンドを受信する半導体記憶装置であって、
複数の行および複数の列からなるマトリクス状に配置される複数のメモリセル、前記複数の行にそれぞれ対応する複数のワード線および前記複数の列にそれぞれ対応する複数のビット線対を含むメモリアレイと、
前記複数のビット線対に所定の電位をそれぞれ与える複数のイコライズ回路と、
前記複数のビット線対に生じた電位差をそれぞれ増幅する複数のセンスアンプと、
前記メモリアレイからのデータ読出の制御を行なう制御回路とを備え、
前記制御回路は、
外部から与えられる複数の制御信号の組み合わせによって前記コマンドを認識し、前記複数のイコライズ回路の非活性化、アドレス信号に応じて選択された前記複数のワード線の一つの活性化および前記複数のセンスアンプの活性化のタイミングの基準となるタイミング基準信号を発生するコマンド認識部と、
前記タイミング基準信号を受けて遅延させる遅延回路と、
前記遅延回路の出力を第１の内部信号が活性化されるまで遅延させて前記複数のセンスアンプに伝達する信号遅延制御回路とを含む、半導体記憶装置。
【請求項２】
前記制御回路は、
テスト時に前記クロック信号に応じて前記第１の内部信号を出力し、通常動作時には前記第１の内部信号を活性化状態に固定する第１のゲート回路をさらに含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、
前記遅延回路の出力および前記信号遅延制御回路の出力を受けて、前記タイミング基準信号が活性化されるときには前記信号遅延制御回路の出力に応じて前記複数のセンスアンプを活性化し、前記タイミング基準信号が非活性化されるときには前記遅延回路の出力に応じて前記複数のセンスアンプを非活性化させる第２のゲート回路をさらに含む、請求項２に記載の半導体記憶装置。
【請求項４】
前記信号遅延制御回路は、
前記第１の内部信号に応じて活性化し、前記遅延回路の出力を反転するクロックドインバータを含み、
前記第２のゲート回路は、
前記遅延回路の出力と前記信号遅延制御回路の出力とを受けるＮＡＮＤ回路を含む、請求項３に記載の半導体記憶装置。
【請求項５】
前記制御回路は、
テスト時に前記複数の制御信号のいずれか１つである第１の外部制御入力信号に応じて前記第１の内部信号を出力し、通常動作時には前記第１の内部信号を活性化状態に固定する第１のゲート回路をさらに含む、請求項１に記載の半導体記憶装置。
【請求項６】
前記信号遅延制御回路は、
前記第１の内部信号と前記遅延回路の出力とを受けるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力を反転して前記センスアンプを活性化する信号を出力するインバータとを含む、請求項５に記載の半導体記憶装置。
【請求項７】
前記制御回路は、
前記通常動作時に前記第１の外部制御入力信号を前記コマンド認識部に伝達し、前記テスト時には、前記第１の外部制御入力信号に代えて第１の内部制御入力信号を発生して前記コマンド認識部に伝達する内部信号切替回路をさらに含む、請求項５に記載の半導体記憶装置。
【請求項８】
前記第１の外部制御入力信号は、
外部から与えられるチップセレクト信号であり、
前記コマンド認識部は、前記通常動作時には前記チップセレクト信号がローレベルになったときに前記複数の制御信号の組合せによって行活性化するためのアクティブコマンドを認識し、
前記内部信号切替回路は、前記テスト時には前記第１の内部制御入力信号をローレベルに設定する、請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、微小なビット線リーク不良の検出テストが可能となり信頼性が改善された半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置は、外部から与えられるコマンドおよびアドレスに応じてメモリセルアレイの行を活性化し、そのうちの選択された列のメモリセルからデータの読出を行なう。
【０００３】
図１４は、従来の半導体記憶装置の行選択タイミングを発生する回路である。図１４を参照して、従来の半導体記憶装置の行選択タイミング発生回路は、制御信号ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳ、ｉｎｔ．／ＷＥおよびｉｎｔ．／ＣＳをクロック信号ｉｎｔ．ＣＬＫＩに同期してラッチしてアクティブコマンドＡＣＴ、プリチャージコマンドＰＲＥをそれぞれ発生するアクティブコマンド発生回路１３２、プリチャージコマンド発生回路１３４と、交差結合されそれぞれアクティブコマンド発生回路１３２が出力する信号／ＡＣＴ、プリチャージコマンド発生回路１３４が出力する信号／ＰＲＥを受けるＮＡＮＤ回路１３６，１３８と、ＮＡＮＤ回路１３６が出力する信号ＲＡＳを遅延させてセンスアンプ活性化信号ＳＳを出力する遅延回路１４２と、センスアンプ活性化信号ＳＳを反転してセンスアンプ活性化信号／ＳＳを出力するインバータ１４６と、センスアンプ活性化信号ＳＳおよび信号ＲＡＳに応じてイコライズ信号ＢＬＥＱを出力するＢＬＥＱ発生回路１４８と、信号ＲＡＳに応じてワード線を活性化するタイミングを示す信号ＷＬＴを出力するＷＬＴ発生回路１５０とを含む。
【０００４】
図１５は、従来の半導体記憶装置の行選択の動作を説明するための動作波形図である。
【０００５】
図１４、図１５を参照して、時刻ｔ１において、制御信号ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳ、ｉｎｔ．／ＷＥ、ｉｎｔ．／ＣＳの組み合わせによって定められるコマンドＡＣＴが入力されると、アクティブコマンド発生回路１３２は、信号／ＡＣＴをＬレベルに活性化する。すると、ＮＡＮＤ回路１３６，１３８によって構成されるラッチ回路が信号／ＡＣＴをラッチし信号ＲＡＳをＬレベルからＨレベルに立上げる。
【０００６】
ビット線対をイコライズして電位ＶＢＬにプリチャージするイコライズ信号ＢＬＥＱがこの信号ＲＡＳの立上りをトリガーとして、Ｌレベルに立下りビット線対のプリチャージが解除されフローティングとなる。
【０００７】
その後、時刻ｔ２において、信号ＷＬＴがＨレベルに立上がり、メモリセル行の選択を行なうロウデコーダにより一本のワード線ＷＬｎが選択されその電位がＨレベルとなる。ワード線ＷＬｎがＨレベルに活性化されると、メモリセルに書込まれているデータがビット線対に伝達され、ビット線対間には微小な電位差が生ずる。
【０００８】
遅延回路１４２の遅延時間がさらに経過した後の時刻ｔ４において、センスアンプ活性化信号ＳＳ、／ＳＳが活性化されセンスアンプが動作し、ビット線対間に生じた微小電位差を増幅する。
【０００９】
データの読出が行なわれ、その後時刻ｔ５において、再びビット線をプリチャージして次の読出または書込サイクルを受付可能にすべく、プリチャージコマンドが入力される。
【００１０】
【発明が解決しようとする課題】
製造工程において混入したダストなどの異物等により、ビット線に微少のリークが生ずる場合がある。この場合には、センスアンプが増幅する微小電位差が小さくなってしまう。しかし、センスアンプ回路に動作マージンがあるとビット線に多少のリークがあっても正常に読出が行なわれる場合がある。しかし、ウエハ状態での初期テストで正常動作していても、その後初期不良を除くために行なわれるバーンインテストなどの加速テストでリークが増大し、動作不良となる場合がある。
【００１１】
この発明の目的は、加速テスト前の初期テストにおいて、微小リークを発見することができ信頼性が向上し、バーンイン試験等の加速テスト後の製造歩留まりを向上させることが可能な半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、クロック信号に同期してコマンドを受信する半導体記憶装置であって、複数の行および複数の列からなるマトリクス状に配置される複数のメモリセル、複数の行にそれぞれ対応する複数のワード線および複数の列にそれぞれ対応する複数のビット線対を含むメモリアレイと、複数のビット線対に所定の電位をそれぞれ与える複数のイコライズ回路と、複数のビット線対に生じた電位差をそれぞれ増幅する複数のセンスアンプと、メモリアレイからのデータ読出の制御を行なう制御回路とを備え、制御回路は、外部から与えられる複数の制御信号の組み合わせによってコマンドを認識し、複数のイコライズ回路の非活性化、アドレス信号に応じて選択された複数のワード線の一つの活性化および複数のセンスアンプの活性化のタイミングの基準となるタイミング基準信号を発生するコマンド認識部と、タイミング基準信号を受けて遅延させる遅延回路と、遅延回路の出力を第１の内部信号が活性化されるまで遅延させて複数のセンスアンプに伝達する信号遅延制御回路とを含む。
【００１３】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、制御回路は、テスト時にクロック信号に応じて第１の内部信号を出力し、通常動作時には第１の内部信号を活性化状態に固定する第１のゲート回路をさらに含む。
【００１４】
請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、制御回路は、遅延回路の出力および信号遅延制御回路の出力を受けて、タイミング基準信号が活性化されるときには信号遅延制御回路の出力に応じて複数のセンスアンプを活性化し、タイミング基準信号が非活性化されるときには遅延回路の出力に応じて複数のセンスアンプを非活性化させる第２のゲート回路をさらに含む。
【００１５】
請求項４に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置の構成に加えて、信号遅延制御回路は、第１の内部信号に応じて活性化し、遅延回路の出力を反転するクロックドインバータを含み、第２のゲート回路は、遅延回路の出力と信号遅延制御回路の出力とを受けるＮＡＮＤ回路を含む。
【００１６】
請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、制御回路は、テスト時に複数の制御信号のいずれか１つである第１の外部制御入力信号に応じて第１の内部信号を出力し、通常動作時には第１の内部信号を活性化状態に固定する第１のゲート回路をさらに含む。
【００１７】
請求項６に記載の半導体記憶装置は、請求項５に記載の半導体記憶装置の構成に加えて、信号遅延制御回路は、第１の内部信号と遅延回路の出力とを受けるＮＡＮＤ回路と、ＮＡＮＤ回路の出力を反転してセンスアンプを活性化する信号を出力するインバータとを含む。
【００１８】
請求項７に記載の半導体記憶装置は、請求項５に記載の半導体記憶装置の構成に加えて、制御回路は、通常動作時に第１の外部制御入力信号をコマンド認識部に伝達し、テスト時には、第１の外部制御入力信号に代えて第１の内部制御入力信号を発生してコマンド認識部に伝達する内部信号切替回路をさらに含む。
【００１９】
請求項８に記載の半導体記憶装置は、請求項７に記載の半導体記憶装置の構成において、第１の外部制御入力信号は、外部から与えられるチップセレクト信号であり、コマンド認識部は、通常動作時にはチップセレクト信号がローレベルになったときに複数の制御信号の組合せによって行活性化するためのアクティブコマンドを認識し、内部信号切替回路は、テスト時には第１の内部制御入力信号をローレベルに設定する。
【００２０】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００２１】
図１を参照して、半導体記憶装置１は、各々が行列状に配列される複数のメモリセルを有するメモリアレイバンク１４＃０〜１４＃３と、外部から与えられるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取込み、内部行アドレス、内部列アドレスおよび内部バンクアドレスを出力するアドレスバッファ２と、外部からクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて半導体記憶装置内部で用いられるクロック信号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４と、外部から与えられる制御信号Ｅｘｔ．／ＣＳ、Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．／ＷＥをクロック信号ＣＬＫＩに同期して取込む制御信号入力バッファ６とを含む。
【００２２】
メモリアレイバンク１４＃０〜１４＃３の各々は、行列状に配置されたメモリセルＭＣと、メモリセルＭＣの行に対応して設けられる複数のワード線ＷＬと、メモリセルＭＣの列に対応して設けられるビット線対ＢＬＰとを含む。ビット線対ＢＬＰは、後に説明するようにビット線ＢＬおよびＺＢＬを含む。
【００２３】
半導体記憶装置１は、さらに、アドレスバッファ２から内部アドレス信号を受け、かつ、制御信号入力バッファ６からクロック信号に同期化された制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳ、ｉｎｔ．／ＷＥを受けてクロック信号ＣＬＫＩに同期して各ブロックに制御信号を出力するコントロール回路と、コントロール回路で認識された動作モードを保持するモードレジスタとを含む。図１においては、コントロール回路とモードレジスタとを１つのブロック８で示す。
【００２４】
コントロール回路は、内部バンクアドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマンドデコーダと、後に説明する行系制御回路とを含んでいる。
【００２５】
半導体記憶装置１は、さらに、メモリアレイバンク１４＃０〜１４＃３にそれぞれ対応して設けられ、アドレスバッファ２から与えられた行アドレス信号Ｘをデコードする行デコーダと、これらの行デコーダの出力信号に従ってメモリアレイバンク１４＃０〜１４＃３の内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバとを含む。図１では、行デコーダとワードドライバをまとめてブロック１０＃０〜１０＃３として示す。
【００２６】
半導体記憶装置１は、さらに、アドレスバッファ２から与えられた内部列アドレス信号Ｙをデコードして列選択信号を発生する列デコーダ１２＃０〜１２＃３と、メモリアレイバンク１４＃０〜１４＃３の選択行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプ１６＃０〜１６＃３とを含む。
【００２７】
半導体記憶装置１は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。
【００２８】
プリアンプおよびライトドライバはメモリアレイバンク１４＃０〜１４＃３に対応してそれぞれ設けられている。図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８＃０〜１８＃３として示される。
【００２９】
入力バッファ２２は、外部から端子に与えられるデータＤＱ０〜ＤＱ１５をクロック信号ＣＬＫＱに応じて内部に取込む。
【００３０】
出力バッファ２０は、半導体記憶装置１が外部にデータを出力するときに、クロック信号ＣＬＫＱに同期してデータＤＱ０〜ＤＱ１５を出力する。
【００３１】
図２は、図１におけるセンスアンプとビット線対の接続部分を説明するための回路図である。
【００３２】
図２を参照して、メモリセルアレイに含まれる図１のビット線対ＢＬＰは、ビット線ＢＬ，ＺＢＬを含む。ビット線ＢＬ，ＺＢＬのいずれか一方と各メモリセル行に対応して設けられるワード線ＷＬｎとの交点部にメモリセルＭＣが配置されている。図２では、代表的に１つのメモリセルが示されている。
【００３３】
メモリセルＭＣは、ビット線ＺＢＬとストレージノードＳＮとの間に設けられ、ゲートがワード線ＷＬｎに接続されるＮチャネルＭＯＳトランジスタＭＴと、一方端がストレージノードＳＮに接続され、他方端がセルプレート電位に結合されるキャパシタＭＱを含む。
【００３４】
ビット線ＢＬ，ＺＢＬの間には、さらに、イコライズ信号ＢＬＥＱに応じてビット線ＢＬの電位とビット線ＺＢＬの電位とをイコライズするイコライズ回路ＢＥＱが設けられる。
【００３５】
イコライズ回路ＢＥＱは、イコライズ信号ＢＬＥＱに応じて導通しビット線ＢＬとビット線ＺＢＬとを接続するＮチャネルＭＯＳトランジスタと、イコライズ信号ＢＬＥＱに応じて導通しビット線ＢＬをイコライズ電位ＶＢＬに結合するＮチャネルＭＯＳトランジスタと、イコライズ信号ＢＬＥＱに応じて導通しビット線ＢＬをイコライズ電位ＶＢＬに結合するＮチャネルＭＯＳトランジスタの３つのトランジスタを含んでいる。
【００３６】
ビット線ＢＬ，ＺＢＬの間には、さらに、センスアンプ活性化信号ＳＳ，／ＳＳに応じて導通するトランジスタＮ３，Ｐ３によって活性化されるセンスアンプＳＡＫは、ビット線ＢＬ，ＺＢＬの間に設けられる。
【００３７】
センスアンプＳＡＫは、ノードＳ２ＰとノードＳ２Ｎとの間に直列に接続され、ともにゲートがビット線ＺＢＬに接続されるＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１と、ノードＳ２ＰとノードＳ２Ｎとの間に直列に接続され、ともにゲートがビット線ＢＬに接続されるＰチャネルＭＯＳトランジスタＰ２、ＮチャネルＭＯＳトランジスタＮ２とを含む。
【００３８】
ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１の接続ノードは、ビット線ＢＬに接続され、ＰチャネルＭＯＳトランジスタＰ２、ＮチャネルＭＯＳトランジスタＮ２の接続ノードは、ビット線ＺＢＬに接続される。センスアンプＳＡＫは、活性化されるとビット線ＢＬ，ＺＢＬの間の電位差を拡大する。
【００３９】
また、列アドレスによって発生されるコラム選択信号ＣＳＬに応じて導通するコラム選択ゲートＣＳＧが各ビット線対に対応して設けられており、これによって、読出時または書込時にビット線ＢＬ，ＺＢＬがローカルＩＯ線ＬＩＯを介してグローバルＩＯ線ＧＩＯ，ＺＧＩＯにそれぞれ接続される。
【００４０】
図３は、半導体記憶装置１の行選択タイミング発生回路３０の構成を示すブロック図である。
【００４１】
図３を参照して、行選択タイミング発生回路３０は図１のコントロール回路８に含まれる回路であって、制御信号ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳ、ｉｎｔ．／ＷＥおよびｉｎｔ．／ＣＳをクロック信号ｉｎｔ．ＣＬＫＩに同期してラッチしてアクティブコマンドＡＣＴ、プリチャージコマンドＰＲＥをそれぞれ発生するアクティブコマンド発生回路３２、プリチャージコマンド発生回路３４と、交差結合されそれぞれアクティブコマンド発生回路３２が出力する信号／ＡＣＴ、プリチャージコマンド発生回路３４が出力する信号／ＰＲＥを受けるＮＡＮＤ回路３６，３８と、ＮＡＮＤ回路３６が出力する信号ＲＡＳを遅延させて信号ＲＡＳＤを出力する遅延回路４２とを含む。
【００４２】
行選択タイミング発生回路３０は、さらに、クロック信号ｉｎｔ．ＣＬＫＩとテストモード信号ＴＭとを受け信号ＳＨＩＦＴを出力するＮＡＮＤ回路４０と、信号ＲＡＳＤおよびＳＨＩＦＴに応じてセンスアンプ活性化信号ＳＳを出力するクロックシフタ４４と、センスアンプ活性化信号ＳＳを反転してセンスアンプ活性化信号／ＳＳを出力するインバータ４６と、センスアンプ活性化信号ＳＳおよび信号ＲＡＳに応じてイコライズ信号ＢＬＥＱを出力するＢＬＥＱ発生回路４８と、信号ＲＡＳに応じてワード線を活性化するタイミングを示す信号ＷＬＴを出力するＷＬＴ発生回路５０とを含む。
【００４３】
図４は、図３に示したクロックシフタ４４の構成を示した回路図である。
図４を参照して、クロックシフタ４４は、信号ＳＨＩＦＴを受けて反転するインバータ５２と、インバータ５２の出力および信号ＳＨＩＦＴに応じて活性化され信号ＲＡＳＤを反転して出力するクロックドインバータ５４と、クロックドインバータ５４の出力を受けて反転しセンスアンプ活性化信号ＳＳを出力するインバータ５６と、インバータ５６の出力を受けて反転しインバータ５６の入力に与えるインバータ５８とを含む。
【００４４】
クロックシフタ４４は、信号ＲＡＳＤが変化した後、信号ＳＨＩＦＴによりクロックドインバータ５４が活性化されるまでの間はセンスアンプ活性化信号ＳＳとして変化前の値を保持している。すなわち、クロックシフタ４４は、信号ＲＡＳＤを信号ＳＨＩＦＴが変化するまで遅延させて出力する。
【００４５】
図５は、半導体記憶装置１に与えられる外部入力信号によって認識されるコマンドの説明をするための図である。
【００４６】
図５を参照して、制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＨ、Ｘ、ＸおよびＸレベルのときは、コマンドＮＯＰ（ノーオペレーション）が認識される。ここで、ＸはＨレベルでもＬレベルでもかまわないことを示す。
【００４７】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＬ、Ｈ、ＨおよびＨレベルのときも、コマンドＮＯＰが認識される。すなわち、制御信号ｉｎｔ．／ＣＳがＨレベルのときは、半導体記憶装置１にはリードやライトコマンド等は入力できない状態となるが、この状態は、制御信号ｉｎｔ．／ＣＳをＬレベルにした場合でも制御信号ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥの組合せで作り出すことができる。
【００４８】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＬ、Ｌ、ＨおよびＨレベルのときは、コマンドＡＣＴが認識される。コマンドＡＣＴは、ロウアクティブコマンドであり、バンクアドレスで指定されたバンクの行を活性化するコマンドである。
【００４９】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＬ、Ｌ、ＨおよびＬレベルのときは、コマンドＰＲＥが認識される。コマンドＰＲＥは、バンクの非活性化を行なうコマンドであり、非活性化時にはバンク内のビット線対はイコライズ回路によってプリチャージされる。
【００５０】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＬ、Ｈ、ＬおよびＨレベルのときは、コマンドＲＥＡＤが認識される。コマンドＲＥＡＤは、活性化されたバンクからの読出を指示するコマンドである。
【００５１】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＬ、Ｈ、ＬおよびＬレベルのときは、コマンドＷＲＩＴＥが認識される。コマンドＷＲＩＴＥは、活性化されたバンクへの書込を指示するコマンドである。
【００５２】
図６は、行選択タイミング発生回路３０のテスト時の動作を説明するための動作波形図である。
【００５３】
図３、図６を参照して、テスト時においては、テストモード信号ＴＭはＨレベルに設定される。時刻ｔ１において、制御信号ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳ、ｉｎｔ．／ＷＥ、ｉｎｔ．／ＣＳの組み合わせによって定められるコマンドＡＣＴが入力されると、アクティブコマンド発生回路３２は、信号／ＡＣＴをＬレベルに活性化する。すると、ＮＡＮＤ回路１３６，１３８によって構成されるラッチ回路が信号／ＡＣＴをラッチし信号ＲＡＳをＬレベルからＨレベルに立上げる。
【００５４】
ビット線対をイコライズして電位ＶＢＬにプリチャージするイコライズ信号ＢＬＥＱがこの信号ＲＡＳの立上りをトリガーとして、Ｌレベルに立下りビット線対のプリチャージが解除されフローティングとなる。
【００５５】
その後、信号ＷＬＴがＨレベルに立上がり、時刻ｔ２においてメモリセル行の選択を行なうロウデコーダにより一本のワード線ＷＬｎが選択されその電位がＨレベルとなる。ワード線ＷＬｎがＨレベルに活性化されると、メモリセルに書込まれているデータがビット線対に伝達され、ビット線対間には微小な電位差が生ずる。通常の動作モードであれば、テストモード信号ＴＭがＬレベルに設定され図３の信号ＳＨＩＦＴはＨレベルになっているため、図４のクロックドインバータ５４は常に活性化されており、遅延回路４２の遅延時間後にセンスアンプが活性化されビット線間に生じた電位差を増幅する。
【００５６】
しかし、テストモードでは、テストモード信号ＴＭがＨレベルに設定されているので、信号ＳＨＩＦＴは、クロック信号ｉｎｔ．ＣＬＫＩによって変化する。そこで、時刻ｔ１においてコマンドＡＣＴを認識させるクロックエッジを入力した後にクロック信号ｉｎｔ．ＣＬＫＩをＨレベルに保持するように、外部から与えるクロック信号Ｅｘｔ．ＣＬＫの変化を一時停止させる。すると、ビット線対に生じた微小な電位差は、センスアンプで増幅されずそのままの状態となる。
【００５７】
ビット線に微小なリークが生じている不良品の場合は、クロック信号Ｅｘｔ．ＣＬＫの一時停止時間をある程度長くすると、センスアンプで増幅可能な範囲より電位差が小さくなる。
【００５８】
その後、時刻ｔ４において、クロック信号Ｅｘｔ．ＣＬＫの入力を再開すると、内部クロックｉｎｔ．ＣＬＫＩはＬレベルに立下り、信号ＳＨＩＦＴがＨレベルになるのでセンスアンプ活性化信号ＳＳは、Ｈレベルに立上がり、ビット線対間の微小電位差が増幅される。そして、リードコマンドが入力された場合は、外部にビット線対のデータが出力される。
【００５９】
このとき、ビット線の微小リーク不良が生じている場合では、センスアンプでデータに対応した増幅が行われないので、読出不良となる。
【００６０】
読出が終了すると、その後時刻ｔ５において、再びビット線をプリチャージして次の読出または書込サイクルを受付可能にすべく、プリチャージコマンドが入力される。
【００６１】
以上説明したように、実施の形態１の半導体記憶装置は、テストモードにおいて、外部から与えるクロック信号を一旦停止させることにより、ビット線間に生ずる微小なリークで、同期型半導体記憶装置の通常の動作テストでは、排除できない不良を検出することができる。これによって、加速テスト前の初期テストにおいて、微小リークを発見することができ、予め冗長メモリセル行と置換してからバーンインテストを行なうことができる。したがって、バーンイン試験等の加速テスト後の製造歩留まりを向上させることができる。
【００６２】
［実施の形態２］
図７は、実施の形態２において用いられる行選択タイミング発生回路６０の構成を示すブロック図である。
【００６３】
図７を参照して、行選択タイミング発生回路６０は、図３に示した行選択タイミング発生回路３０の構成において、インバータ４６に代えてＮＡＮＤ回路６２とインバータ６４とを含む点が行選択タイミング発生回路３０と異なる。
【００６４】
ＮＡＮＤ回路６２は、遅延回路４２が出力する信号ＲＡＳＤとクロックシフタ４４の出力とを受けてセンスアンプ活性化信号／ＳＳを出力する。インバータ６４は、センスアンプ活性化信号／ＳＳを反転してセンスアンプ活性化信号ＳＳを出力する。
【００６５】
行選択タイミング発生回路６０の他の部分の構成は、図３に示した行選択タイミング発生回路３０と同様であり、説明は繰返さない。
【００６６】
図８は、行選択タイミング発生回路６０のテスト時の動作を説明するための動作波形図である。
【００６７】
図７、図８を参照して、時刻ｔ１〜ｔ４の間は、図６で説明した場合と同様にコマンドＡＣＴの入力、ワード線の活性化、センスアンプの活性化が順に行なわれる。
【００６８】
時刻ｔ５においてクロック信号の立上りに同期してコマンドＰＲＥが認識される。実施の形態１の場合では、クロックシフタ４４が信号ＲＡＳＤの立上り時、立下り時の両方において信号を遅延させたため、センスアンプ活性化信号ＳＳが非活性化され、再びプリチャージ状態に移行するのは、コマンドＰＲＥが入力されるクロックエッジの次のクロックエッジより後であった。
【００６９】
実施の形態２においては、ＮＡＮＤ回路６２の働きにより、クロックシフタの出力が変化するより先に信号ＲＡＳＤの立下りに応じてセンスアンプ活性化信号ＳＳを非活性化させることができる。したがって、イコライズ信号ＢＬＥＱによってビット線対のプリチャージが実施され次の動作の受付を早い時刻に行なうことができ、動作の高速化を図ることができる。
【００７０】
［実施の形態３］
図９は、実施の形態３において用いられる行選択タイミング発生回路７０の構成を示すブロック図である。
【００７１】
図９を参照して、行選択タイミング発生回路７０は、図７に示した行選択タイミング発生回路６０の構成において、ＮＡＮＤ回路４０、クロックシフタ４４、ＮＡＮＤ回路６２およびインバータ６４に代えて、ＮＡＮＤ回路７２，７４とインバータ７６とを含む点が行選択タイミング発生回路６０と異なる。
【００７２】
ＮＡＮＤ回路７２は、テストモード信号ＴＭと制御信号ｉｎｔ．／ＣＳとを受ける。ＮＡＮＤ回路７４は、遅延回路４２が出力する信号ＲＡＳＤとＮＡＮＤ回路７２の出力とを受けてセンスアンプ活性化信号／ＳＳを出力する。インバータ７６は、センスアンプ活性化信号／ＳＳを反転してセンスアンプ活性化信号ＳＳを出力する。
【００７３】
行選択タイミング発生回路７０の他の部分の構成は、図７に示した行選択タイミング発生回路６０と同様であり、説明は繰返さない。
【００７４】
図１０は、行選択タイミング発生回路７０のテスト時の動作を説明するための動作波形図である。
【００７５】
図９、図１０を参照して、時刻ｔ１〜ｔ４の間は、図６で説明した場合と同様にコマンドＡＣＴの入力、ワード線の活性化、センスアンプの活性化が順に行なわれる。但し、センスアンプの活性化は、制御信号Ｅｘｔ．／ＣＳによってタイミングが決定される。すなわち、時刻ｔ１においてコマンドＡＣＴを入力するために一旦Ｌレベルに設定された制御信号Ｅｘｔ．／ＣＳは、その後再びＨレベルに設定される。
【００７６】
時刻ｔ２において、制御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．／ＷＥをすべてＨレベルに設定すると、図５で説明したように制御信号Ｅｘｔ．／ＣＳをＬレベルにしてもノーオペレーション状態が維持される。制御信号Ｅｘｔ．／ＣＳをＬレベルにすると、ＮＡＮＤ回路７２の出力がＨレベルになるため、Ｈレベルとなっている信号ＲＡＳＤがセンスアンプ活性化信号ＳＳとして伝達されることになる。したがって、制御信号Ｅｘｔ．／ＣＳ応じてビット線対間の微小電位差をセンスアンプで増幅するタイミングを遅らせることができるので、ビット線に生ずる微小リークをテストで検出することが可能である。
【００７７】
時刻ｔ３において、ビット線対に読出されたメモリセルのデータを外部に出力するために、リードコマンドＲＥＡＤが入力される。リードコマンドは、制御信号Ｅｘｔ．／ＣＡＳをＬレベルに立下げて、制御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＷＥをＨレベルのままにしておくことで認識させることができる。するとＣＡＳレイテンシが１の場合は１クロック後に端子ＤＱにデータＤ１が読出される。
【００７８】
時刻ｔ４においてクロック信号の立上りに同期してコマンドＰＲＥが認識される。イコライズ信号ＢＬＥＱによってビット線対のプリチャージが実施され次の動作の受付に備える。
【００７９】
以上説明したように実施の形態３においては、チップセレクトの制御信号Ｅｘｔ．／ＣＳを用いてセンスアンプの活性化タイミングを指示でき、テスト時においてビット線の微小リークを検出するテストを行なうことができる。したがって、クロック信号の周波数を途中で変更しないでもテストを実施することができる。
【００８０】
［実施の形態４］
図１１は、実施の形態４において用いられる行選択タイミング発生回路８０の構成を示すブロック図である。
【００８１】
図１１を参照して、行選択タイミング発生回路８０は、図９に示した行選択タイミング発生回路７０の構成において、内部信号切替回路８２をさらに備え、アクティブコマンド発生回路３２およびプリチャージコマンド発生回路３４は制御信号ｉｎｔ．／ＣＳに代えて信号ｉｎｔ．／ＣＳ１を受ける点が行選択タイミング発生回路７０と異なる。
【００８２】
内部信号切替回路８２は、テストモード信号ＴＭを受けて反転するインバータ８４と、テストモード信号ＴＭおよびインバータ８４の出力に応じてそれぞれ導通して制御信号ｉｎｔ．／ＣＳを信号ｉｎｔ．／ＣＳ１としてアクティブコマンド発生回路３２およびプリチャージコマンド発生回路３４に伝達するＰチャネルＭＯＳトランジスタ８６、ＮチャネルＭＯＳトランジスタ８８とを含む。
【００８３】
内部信号切替回路８２は、さらに、テストモード信号ＴＭおよびインバータ８４の出力に応じてそれぞれ導通して接地電位のＬレベルを信号ｉｎｔ．／ＣＳ１としてアクティブコマンド発生回路３２およびプリチャージコマンド発生回路３４に伝達するＮチャネルＭＯＳトランジスタ９２、ＰチャネルＭＯＳトランジスタ９０を含む。
【００８４】
行選択タイミング発生回路８０の他の部分の構成は、図９に示した行選択タイミング発生回路７０と同様であり、説明は繰返さない。
【００８５】
図１２は、実施の形態４の半導体記憶装置に与えられる外部入力信号によって認識されるコマンドの説明をするための図である。
【００８６】
図１２を参照して、制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＸ、Ｈ、ＨおよびＨレベルのときは、コマンドＮＯＰ（ノーオペレーション）が認識される。ここで、ＸはＨレベルでもＬレベルでもかまわないことを示す。
【００８７】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＸ、Ｌ、ＨおよびＨレベルのときは、コマンドＡＣＴが認識される。コマンドＡＣＴは、ロウアクティブコマンドであり、バンクアドレスで指定されたバンクの行を活性化するコマンドである。
【００８８】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＸ、Ｌ、ＨおよびＬレベルのときは、コマンドＰＲＥが認識される。コマンドＰＲＥは、バンクの非活性化を行なうコマンドであり、非活性化時にはバンク内のビット線対はイコライズ回路によってプリチャージされる。
【００８９】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＸ、Ｈ、ＬおよびＨレベルのときは、コマンドＲＥＡＤが認識される。コマンドＲＥＡＤは、活性化されたバンクからの読出を指示するコマンドである。
【００９０】
制御信号ｉｎｔ．／ＣＳ、ｉｎｔ．／ＲＡＳ、ｉｎｔ．／ＣＡＳおよびｉｎｔ．／ＷＥがそれぞれＸ、Ｈ、ＬおよびＬレベルのときは、コマンドＷＲＩＴＥが認識される。コマンドＷＲＩＴＥは、活性化されたバンクへの書込を指示するコマンドである。
【００９１】
つまり、図１１に示した行選択タイミング発生回路８０では、テストモードでは、内部信号ｉｎｔ．／ＣＳ１をテストモード時にＬレベルに設定するので、外部から与えられる制御信号Ｅｘｔ．／ＣＳ１の状態に関係なくアクティブコマンド発生回路３２や、プリチャージコマンド発生回路３４等にコマンド認識をさせることができる。したがって、テストモードにおいては、制御信号Ｅｘｔ．／ＣＳによるセンスアンプ活性化信号のタイミング遅延動作とＲＥＡＤ、ＷＲＩＴＥ等のコマンド入力動作を切り離すことができるのでＲＥＡＤ、ＷＲＩＴＥ等のコマンド入力がより行いやすくなる。
【００９２】
図１３は、行選択タイミング発生回路８０のテスト時の動作を説明するための動作波形図である。
【００９３】
図１１、図１３を参照して、ビット線の微小リークを検出するテスト時にはテストモード信号ＴＭがＨレベルに設定される。これにより、内部で信号ｉｎｔ．／ＣＳ１がＬレベルに設定される。時刻ｔ１において制御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．／ＷＥをそれぞれＬ、Ｈ、Ｈレベルに設定することによりコマンドＡＣＴが入力される。コマンドＡＣＴの入力後、制御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．／ＷＥをすべてＨレベルに設定することによりＮＯＰ（ノーオペレーション）コマンドが入力される。ビット線対のイコライズが解除され、その後ワード線が活性化されることにより、ビット線対上にメモリセルのデータに対応する微小電位差が生ずる。
【００９４】
時刻ｔ２において、制御信号Ｅｘｔ．／ＣＳがＬレベルに立下げられると、応じてセンスアンプ活性化信号ＳＳがＨレベルになり、ビット線対間の微小電位差がセンスアンプによって増幅される。したがって、制御信号Ｅｘｔ．／ＣＳ応じてビット線対間の微小電位差をセンスアンプで増幅するタイミングを決めることができるので、ビット線に生ずる微小リークをテストで検出することが可能である。
【００９５】
時刻ｔ３において、ビット線対に読出されたメモリセルのデータを外部に出力するために、リードコマンドＲＥＡＤが入力される。リードコマンドは、制御信号Ｅｘｔ．／ＣＡＳをＬレベルに立下げて、制御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＷＥをＨレベルのままにしておくことで認識させることができる。するとＣＡＳレイテンシが１の場合は１クロック後に端子ＤＱにデータＤ１が読出される。
【００９６】
時刻ｔ４においてクロック信号の立上りに同期してコマンドＰＲＥが認識される。イコライズ信号ＢＬＥＱによってビット線対のプリチャージが実施され次の動作の受付に備える。
【００９７】
以上説明したように実施の形態４においては、チップセレクトを示す制御信号Ｅｘｔ．／ＣＳを用いてセンスアンプの活性化タイミングを指示でき、テスト時においてビット線の微小リークを検出するテストを行なうことができる。さらに、コマンド発生回路に伝達される信号ｉｎｔ．／ＣＳ１を内部で発生するので、リードやライトコマンドの入力を容易に行うことができる。
【００９８】
尚、実施の形態４では、制御信号Ｅｘｔ．／ＣＳでセンスアンプの動作開始を制御した例を示したが、制御信号Ｅｘｔ．／ＣＳに限定する必要はなく、他の特殊機能制御信号すなわち通常のメモリセルへの読出、書込の制御に用いる以外の信号たとえば信号ＣＫＥ等を用いることもできる。その場合にもテスト信号に応じて内部の設定信号を発生する回路を内蔵すれば良い。
【００９９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１００】
【発明の効果】
請求項１に記載の半導体記憶装置は、行の活性化の基準となる信号をテスト時において通常動作時よりもさらに遅延させてセンスアンプに伝達するので、ビット線間に生ずる微小なリークで、同期型半導体記憶装置の通常の動作テストでは、排除できない不良を検出することができる。これによって、加速テスト前の初期テストにおいて、微小リークを発見することができ、予め冗長メモリセル行と置換してからバーンインテストを行なうことができる。したがって、バーンイン試験等の加速テスト後の製造歩留まりを向上させることができる。
【０１０１】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、外部から与えるクロック信号を一旦停止させることにより、行の活性化基準信号をセンスアンプに伝達する場合の遅延時間を制御することができる。
【０１０２】
請求項３、４に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の奏する効果に加えて、テスト時において非活性化のタイミングを通常動作時と同様に遅らせることなくセンスアンプに伝達できるので、イコライズ信号ＢＬＥＱによってビット線対のプリチャージが実施され次の動作の受付を早い時刻に行なうことができ、動作の高速化を図ることができる。
【０１０３】
請求項５、６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、クロック信号の周波数を途中で変更する必要がなく、より容易にテストを実施することができる。
【０１０４】
請求項７、８に記載の半導体記憶装置は、請求項５に記載の半導体記憶装置の奏する効果に加えて、外部制御信号をコマンド入力と関係なく制御することが可能になるので、より容易にテストを実施することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】  図１におけるセンスアンプとビット線対の接続部分を説明するための回路図である。
【図３】  半導体記憶装置１の行選択タイミング発生回路３０の構成を示すブロック図である。
【図４】  図３に示したクロックシフタ４４の構成を示した回路図である。
【図５】  半導体記憶装置１に与えられる外部入力信号によって認識されるコマンドの説明をするための図である。
【図６】  行選択タイミング発生回路３０のテスト時の動作を説明するための動作波形図である。
【図７】  実施の形態２において用いられる行選択タイミング発生回路６０の構成を示すブロック図である。
【図８】  行選択タイミング発生回路６０のテスト時の動作を説明するための動作波形図である。
【図９】  実施の形態３において用いられる行選択タイミング発生回路７０の構成を示すブロック図である。
【図１０】  行選択タイミング発生回路７０のテスト時の動作を説明するための動作波形図である。
【図１１】  実施の形態４において用いられる行選択タイミング発生回路８０の構成を示すブロック図である。
【図１２】  実施の形態４の半導体記憶装置に与えられる外部入力信号によって認識されるコマンドの説明をするための図である。
【図１３】  行選択タイミング発生回路８０のテスト時の動作を説明するための動作波形図である。
【図１４】  従来の半導体記憶装置の行選択タイミングを発生する回路である。
【図１５】  従来の半導体記憶装置の行選択の動作を説明するための動作波形図である。
【符号の説明】
１  半導体記憶装置、２  アドレスバッファ、４  クロックバッファ、６  制御信号入力バッファ、８  コントロール回路＆モードレジスタ、１０  行デコーダ＆ワードドライバ、１２  列デコーダ、１４  メモリアレイバンク、１６  センスアンプ、１８  プリアンプ＆ライトドライバ、２０  出力バッファ、２２  入力バッファ、３０，６０，７０，８０  行選択タイミング発生回路、３２  アクティブコマンド発生回路、３４  プリチャージコマンド発生回路、３６，３８，４０，６２，７２，７４  ＮＡＮＤ回路、４２  遅延回路、４４  クロックシフタ、，４６，５２，５６，５８，６４，７６，８４  インバータ、４８  ＢＬＥＱ発生回路、５０  ＷＬＴ発生回路、５４  クロックドインバータ、８２  内部信号切替回路、８６，８８，９０，９２，ＭＴ，Ｎ１，Ｎ２，Ｎ３，Ｐ３，Ｐ１，Ｐ２  トランジスタ、ＢＥＱ  イコライズ回路、ＢＬ，ＺＢＬ  ビット線、ＢＬＥＱ  イコライズ信号、ＢＬＰ  ビット線対、ＣＳＧ  コラム選択ゲート、ＧＩＯ，ＺＧＩＯ  グローバルＩＯ線、ＬＩＯ  ローカルＩＯ線、ＭＣ  メモリセル、ＭＱ  キャパシタ、ＳＡＫ  センスアンプ、ＷＬ，ＷＬｎ  ワード線。
【図１】
0004400999.tif 000002
【図２】
0004400999.tif 000003
【図３】
0004400999.tif 000004
【図４】
0004400999.tif 000005
【図５】
0004400999.tif 000006
【図６】
0004400999.tif 000007
【図７】
0004400999.tif 000008
【図８】
0004400999.tif 000009
【図９】
0004400999.tif 000010
【図１０】
0004400999.tif 000011
【図１１】
0004400999.tif 000012
【図１２】
0004400999.tif 000013
【図１３】
0004400999.tif 000014
【図１４】
0004400999.tif 000015
【図１５】
0004400999.tif 000016