(57)【特許請求の範囲】
【請求項１】
入力データと基準データとを照合手段で照合して入力データのビット誤りを検出するビット誤り測定器において、
上記入力データと同期した基準データとそのビット位置情報を出力する第１基準データ発生部と、
上記入力データと基準データとを照合して不一致データを出力する照合部と、
入力した上記不一致データとビット位置情報を対応させて記録する誤りビット位置記録部と、
上記誤りビット位置記録部から読み出した情報を処理して処理した情報を表示部に出力するデータ処理部と、
上記データ処理部で処理された情報を表示する表示部とを具備し、
上記データ処理部は、
上記第１基準データ発生部と同様の基準データとそのビット位置情報を出力する第２基準データ発生部と、
上記第２基準データ発生部からのビット位置情報と上記誤り位置記録部からの誤りビット位置情報とを照合して不一致の情報を出力する一致検出部と、
上記誤り位置記録部からの誤りビット位置情報の入力回数を計数する誤りビット計数部と、
処理されたデータから表示パターンを生成する表示パターン生成部とを具備し、
上記表示部のパターン表示部と代表ビット位置表示部と誤り数表示部に、それぞれ連続する複数のビットからなる部分データ毎に上記基準データと代表ビット位置とビット誤り数が表示されるように、上記誤りビット位置記録部から読み出したデータと情報の処理をすることを特徴とするビット誤り測定器。
【請求項２】
請求項１に記載のビット誤り測定器において、
上記データ処理部は、
繰返し入力した誤りビット位置情報を計算してビット位置ごとのビット誤り数又はビット誤り率を算出する誤りビット数計算部を具備し、
ビット位置ごとのビット誤り数又はビット誤り率を上記表示部に表示する処理を行うことを特徴とする請求項１に記載のビット誤り測定器。
【請求項３】
請求項２に記載のビット誤り測定器において、
上記データ処理部は、
ビット位置ごとのビット誤り数又はビット誤り率を上記表示部に色分け表示する処理を行うことを特徴とする請求項２に記載のビット誤り測定器。
【請求項４】
請求項１に記載のビット誤り測定器において、
上記データ処理部は、
上記各部分データは所定の多重／分離則により分離された各ビットストリームデータであるとして処理することを特徴とする請求項１記載のビット誤り測定器。
【請求項５】
請求項１に記載のビット誤り測定器において、
上記データ処理部は、
上記各部分データは入力手段により指定された各ビット位置により区分されたデータであるとして処理することを特徴とする請求項１記載のビット誤り測定器。
【請求項６】
請求項２に記載のビット誤り測定器において、
上記データ処理部は、
上記基準データの所定数のビットごとに順次１つ又は複数ずつずらしながらビットのマーク率を算出する手段と、算出したマーク率を対応するビット又は所定ビットごとのビット誤り状況と共に表示する処理をすることを特徴とする請求項２記載のビット誤り測定器。
【請求項７】
請求項２に記載のビット誤り測定器において、
上記データ処理部は、
上記基準データの所定数のビットごとに順次１つ又は複数ずつずらしながらビットのスイッチング量を算出する手段と、算出したスイッチング量を対応するビット又は所定ビットごとのビット誤り状況と共に表示する処理をすることを特徴とする請求項２記載のビット誤り測定器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えば伝送系のビット誤りを測定するビット誤り測定器に関する。
【０００２】
【従来の技術】
図２１に従来のビット誤り測定器を示す。試験データ発生器１１は例えばシフトレジスタの出力と途中のシフト段の出力との排他的論理和をとって入力に帰還する構成の疑似ランダムバイナリシーケンス（ＰＲＢＳ）発生器、あるいは、アドレス信号により選択されて出力される一連のビットパターンが格納されたランダムアクセスメモリ（ＲＡＭ）で構成され、この試験データ発生器１１から発生した試験データは例えば伝送路１２に通され、その伝送路１２の出力は、ビット誤り測定器の入力端子１３から入力データとして入力され、基準データ発生部１４からの基準データと照合部１５でビットごとに比較され、不一致ビットが検出される。基準データ発生部１４は試験データ発生器１１と一般的には同一構成のものであり、入力端子１３からの入力データと同期した基準データが発生される。照合部１５は例えば排他的論理和回路であって、入力データと基準データとの不一致ビットごとに出力が“１”となる。
【０００３】
この照合部１５で検出された不一致ビット、つまり基準データに対し、誤ったビットの数が誤りビット計数部１６で計数され、その計数値が表示部１７に表示される。あるいは、誤ったビット数を全ビット数で割算したビット誤り率がビット誤り率計算部１８で計算され、これが表示部１７に表示される。誤りビット数と、ビット誤り率との両者が表示されることもある。
【０００４】
ビット誤り測定器として特開平８−２１３９７０号公報で提案されているものもある。この概略を図２２を参照して説明する。図２２において図２１と対応する部分に同一符号を付けてある。照合部１５で誤りビットが検出されると、そのビット位置を示す情報が基準データ発生部１４から誤り位置ラッチ２１にラッチされる。このビット位置情報は基準データ発生部１４がＲＡＭの場合は、その誤りビットが発生した時の基準データ発生アドレスであり、ＰＲＢＳの場合は、誤りビットが発生した時の基準データ発生部のシフトレジスタの内容である。
【０００５】
コピー発生器２２において、その誤りビットと、その誤りビットの直前の基準データの所定ビット、例えば２８ビットと、誤りビットの直後の基準データの所定ビット、例えば３ビットが発生され、誤りビットとその前後の所定数の基準パターンが表示部１７にデータ表示部２３に表示され、また誤りビット位置情報が位置表示部２４に表示される。
【０００６】
【発明が解決しようとする課題】
図２１に示した従来のビット誤り測定器では、全体のビット誤り数、又はビット誤り率がわかるだけで、全体の入力データにおいてどの部分でビット誤りが発生したか、またビット誤りの発生分布、その発生量の分布などは不明である。
図２２に示した従来のビット誤り測定器では、ビット誤り位置と、その前後の基準データがわかり、その基準データからどのようなビットパターンで誤りが発生し易いなどを知ることができる。しかし表示するデータはそのビット誤り位置付近のみであるが、実際には、可成り、前のビットパターンの状態が影響することがあり、このような場合はその原因を知ることができない。更に１つのビット誤りについてその位置表示と、付近の基準データを再生（コピー）しているため、接近してビット誤りが発生すると、それに関する情報を取りこぼすおそれがある。またビット誤り発生分布、発生量分布を知ることができない。
【０００７】
【課題を解決するための手段】
この発明によれば誤りビットの位置情報を連続的に記録手段に記録する。
この誤りビットの位置情報をその記録順に時系列的に表示する。
基準データのビットパターンを連続的に表示し、その中の誤りビット位置に、記録した誤りビット位置情報により印しを付ける。
【０００８】
各ビット位置についてその誤り数又は／及び誤り率を求めて表示する。
基準データの所定ビットごとのマーク率を求め、マーク率とビット誤りの関係を表示する。
基準データの所定のビットごとにそのスイッチング量（データが変化する回数又は変化率）を求め、スイッチング量とビット誤りの関係を表示する。
【０００９】
基準データの所定数の部分パターンごとに、誤りビット数又は／及びビット誤り率を求め、その各部分パターンとビット誤り数又は／及びビット誤り率を表示する。
【００１０】
【発明の実施の形態】
図１にこの発明の実施例を示し、図２１、図２２と対応する部分に同一番号を付けてある。この発明では、入力データと基準データとを照合部１５で照合し、不一致が検出されると、その不一致のビットの基準データ（ビットパターン系列）上の位置を示す情報を、その時の基準データ発生部１４から得られるビット位置情報により取得して、誤りビット位置記録部３１にその誤りビット発生順に、連続的に記録する。
【００１１】
一連の入力データが１回又は複数回入力された後、誤りビット位置記録部３１から誤りビット位置情報を順次取出し、データ処理部３２で処理して、表示部１７に表示する。データ処理部３２での処理は、後述で明らかにするが、誤りビット位置情報自体についての処理及び表示部１７に表示するための処理を行う。
例えば図２に示すように、誤りビット位置がその誤り発生順に表示部に表示される。この場合、基準データのビットパターン系列の最初の１ビットを１番目とし次のビットを２番目として以下同様にビット位置を示している。
【００１２】
図３に示すようにパターン表示部３３に基準データの各ビットを発生順に配列表示し、その各行の最初のビットのビット位置を、代表ビット位置表示部３４に表示している。この例では表示すべきデータ量が増加して表示部１７に表示できなくなる場合は、古いデータを表示から外して、つまり表示を表示面中で上側に全体として移動させて、上部の古いデータをあふれ出すようにした場合である。パターン表示部３３の１行目の左端のビットの位置は０００００６４であり、各行に３２ビット表示されているから、２行目の左端のビットの位置は０００００９６となる。このような入力データのビットパターン表示中の、誤りビットについては印しを付け、図では斜線を被せている。つまり１行目の右から２番目のビット“１”に斜線が付けられてあり、これはビット誤りが生じたものであることを示している。この表示例では、ビットパターン表示の各行ごとに、それまでの誤りビットの合計数が誤り数表示部３５に表示されている。誤り数表示部３５は１行目、２行目までは誤りビットは１であるが、３行目に誤りビットがあるため、誤り数は００００００３と表示される。誤りビットの印しは斜線に限らず、例えば赤などの目立つ色を付けてもよい。
【００１３】
図３に示すような表示を行うためには、データ処理部３２は例えば図４に示すように構成される。つまりデータ処理部３２には基準データ発生部１４と同様の基準データ発生部３６を備え、これより発生された基準データが表示パターン生成部３７により、図３中のパターン表示部３３に示す表示が表示部１７で行われるように処理し、また基準データ発生部３６からのビット位置情報と、図１中の誤りビット位置記録部３１から読出され、端子３８から入力された誤りビット位置情報と一致検出部３９で比較され、一致が検出されると、ビットパターン表示部３３の該当するビット表示に後表示（図３では斜線）が付けられるように表示パターン生成部３７で処理される。この一致検出部３９は、端子３８からの誤りビット位置情報から入力データ中の誤りビットを求める手段を構成している。
【００１４】
端子３８から誤りビット位置情報の数が誤りビット計数部４１で計数される。表示パターン生成部３７では入力された基準データのビット数又は基準データ発生部３６からのビット位置情報に基づき、表示パターン生成部３７で、図３に示す代表ビット位置表示部３４の表示が表示部１７になされ、またこれらの情報と、誤りビット計数部４１の誤りビット計数値とから誤り数表示部３５の表示が表示部１７になされるようにされる。
【００１５】
図５に示す表示を行わせることもできる。パターン表示部３３には基準データがそのビットパターン系列順に表示され、その各行の左端のビットのビット位置情報が代表ビット位置表示部３４に表示され、更に、各誤りビットについてはそのビット誤り率に応じた色を付けた場合である。この図では色を表示できないから、青色が付けられた部分には青と文字を付けて色の区別をした。右端に四角の縦配列は、実際には各四角は異なる色が付けられ、その色の右横にその色が表わすビット誤り率が表示された表示部４３である。この例ではマウスなどで特定のビットを指定すると、表示面の下部に、その入力ビット位置情報が表示部４４と、誤りビット数ＢＥＣが表示部４５に、そのビット誤り率ＢＥＲが表示部４６にそれぞれ配列表示される。この特定ビットの数は１個に限らず複数指定してそれらのビット位置、誤りビット数ＢＥＣ、ビット誤り率ＢＥＲを表示するようにしてもよい。場合によっては全誤りビットについてＢＥＣ，ＢＥＲを表示するようにしてもよい。またこれら表示においてＢＥＣ，ＢＥＲの一方のみを表示してもよい。
【００１６】
各ビット位置ごとの誤り数や誤り率を求めるには、例えば図６に示す処理をすればよい。まず各ビット位置の誤り数を０に初期化し（Ｓ１）、誤りビット位置記録部３１から最初の誤りビット位置情報を読出し（Ｓ２）、その誤りビット位置の誤り数を＋１し（Ｓ３）、記録部３１からの読出しが終了したかを調べ（Ｓ４）、終了していなければ次の誤りビット位置情報を読出し（Ｓ５）、ステップＳ３に戻り、その誤りビット位置の誤り数を＋１する。以下同様にして、全ての誤りビット位置情報の読出しが終了すると（Ｓ４）、各ビット位置ごとのビット誤り率を計算する（Ｓ６）。なおこの場合は、同一の試験データが繰返し送られ、つまり同一基準データの同一のビット位置について複数回入力データとの比較が行われる。
【００１７】
この場合のデータ処理部３２の構成は図７に示すように図４中の誤りビット計数部４１の代りに図６に示した処理を行う、ビット位置ごとの誤り数計算部４８を用いればよい。この計算部４８では必要に応じてビット誤り率の計算も行ってもよい。つまり、図５のパターン表示部３３の各ビット位置の表示はビット誤り率を色分けして表示する代りに、そのビット位置での誤り数を色分けして表示してもよい。表示パターン生成部３７には図５中の表示部４４〜４６の表示を行うためにビット位置指定情報も入力される。
【００１８】
図８に示すように、表示部１７に、ビット位置を横軸にとり、その各ビット位置におけるビット誤り状況、つまりビット誤りの有無やビット誤り数（ＢＥＣ）又はビット誤り率（ＢＥＲ）を縦軸に表示してもよい。この例では更に、基準データの所定数のビット、例えば３２ビットや６４ビットごとにマーク率を求めることを順次１ビット又は複数ビットずつずらしながら行い、マーク率を曲線５１として示す。更に、基準データの所定数のビット、例えば３２ビットや６４ビットごとにスイッチング量（ビットが変化する回数又は変化する率）を求めることを順次１ビット又は複数ビットずつずらしながら行い、スイッチング量を曲線５２として表示している。
【００１９】
この図８の表示を行うデータ処理部３２は図９に示すように、基準データ発生部３６からの基準データについてマーク率計算部５３で所定ビットごとのマーク率が１ビットづつずらしながら計算されて表示パターン生成部３７へ供給され、また基準データはスイッチング量計算部５４で、所定ビットごとのスイッチング量が１ビットづつずらしながら計算されて表示パターン生成部３７へ供給され、またビット位置ごとの誤り数又はビット誤り率が計算部４８で計算されて表示パターン生成部３７に供給される。必要に応じて基準データ発生部３６からビット位置情報も表示パターン生成部３７に供給される。
【００２０】
次に図１０に示す表示法について説明する。このパターン表示部３３ではビットパターンをそのまま表示するのではなく、４ビットを１６進数で表わして表示した場合である。つまり１行目の「Ｆ６Ｆ６」は「１１１１０１１０  １１１１０１１０」を表わしている。また基準データを所定ビット数、この例では１６ビットの部分データに分割し、その各部分データごとに誤りビットの数を誤り数表示部５５に、ビット誤り率を誤り率表示部５６にそれぞれ表示した場合である。各部分データを１行に表示し、その先頭ビットの位置情報代表ビット位置表示部３４に表示した。
【００２１】
先ず部分データごとの計数値を０に初期化し（Ｓ１）、誤りビット位置情報を読出し（Ｓ２）、該当の部分データの計数値を＋１し（Ｓ３）、誤りビット位置情報の読出しが完了してなければ（Ｓ４）、ステップＳ２に戻り、読出しが完了したら、各部分データごとのビット誤り率を計算する（Ｓ５）。
このように部分データごとの誤りビット数、又はビット誤り率を求める場合のデータ処理部３２は図１２に示すように基準データ発生部３６からの基準データが表示パターン生成部３７へ供給されると共に、基準データ発生部３６からのビット位置情報と、端子３８からの読出された誤りビット位置情報とが部分パターンごとの誤りビット数計算部５８に入力されて、この計算部５８で図１１に示した処理が実行され、その各部分データごとの誤りビット数、必要に応じてビット誤り率が表示パターン生成部３７に入力されて、図１０に示したような表示が表示部１７になされる。
【００２２】
上述のように基準データ又は入力データを複数の部分データに分割して各部分データごとにビット誤り量を求める場合に、部分データへの分割としては次の各種の手法もある。
即ち、入力データが図１３に示すように予め決められたフレーム構造データ６１である場合、その各フレーム内の各領域のデータが部分データとされる。図示例では先頭の同期用データが部分データ６２−１に、次に、データ転送情報（アドレス）が部分データ６２−２に、ユーザデータが部分データ６２−３に、……最後の誤り監視データが部分データ６２−ｎに分割される。このような部分データ６２−１〜６２−ｎに分割した場合も、誤りビット位置情報を連続的に求め、その誤りビット位置情報を記録部３１（図１）から読出して図１１に示した処理と同様の処理により、部分データごとのビット誤り量を求めればよい。この部分データごとの誤り量の表示例を図１４に示す。
【００２３】
このようなフレーム構造データは例えば図１５に示すように、データ分解部６３で各領域のデータ、つまり部分データ６２−１，６２−２，…，６２−ｎに分割され、これら部分データ６２−１〜６２−ｎはデータ処理部６４−１〜６４−ｎでそれぞれ処理され、これらデータ処理部６４−１〜６４−ｎの処理結果がデータ組立部６５に入力されて、図１３に示すフレーム構造データに組立てられて出力される場合がある。この出力データに対し、前述した部分データ分割ビット誤り検出を行い、例えば図１４に示したように部分データ６２−２（データ転送情報）のビート誤り量、ビット誤り率が特に大であれば、図１５中のデータ処理部６４−２が不良であると推定することができる。
【００２４】
また図１６に示す入力データを、図１７に示す低速化部（多重化分離部）６６に入力して各ビットごとに４つの出力線に順次分配することを繰返し、並列の第１〜第４低速データ、つまり４つの部分データ６２−１〜６２−４に変換し、データ処理部６７で処理し、これら処理後の第１〜第４並列低速データを高速化部（多重化部）６８で１つの高速データに多重化して出力する。このようにすることにより複雑な処理を、データ処理部６７で低速に行うことができる。
【００２５】
この場合も高速の出力データについてビット誤り位置情報を求め、このビット誤り位置情報から、低速化部６６で分割した第１〜第４低速データ、つまり部分データ６２−１〜６２−４のそれぞれについてビット誤り量を求める。図１６中に斜線を施したビットにビット誤りが発生しているとすると、この時の測定結果の表示は例えば図１８に示すように第３低速データ（部分データ６２−３）のビット誤り数が多く、かつビット誤り率が高いものとなり、データ処理部６７における不良個所を容量に特定することができる。
【００２６】
あるいは利用者が入力データ中の特定のビットを指定することにより部分データに分割することもできる。例えば図１９に示すように、ビットｂ１０，ｂ１４…を指定することによりビットｂ１〜ｂ１０を部分データ６２−１とし、ビットｂ１１〜ｂ１４を部分データ６２−２とする。この場合の部分データごとに誤り量の表示側を図２０に示す。
【００２７】
何れの形式の部分データであっても部分データごとにビット誤り量を、連続記録ビット誤り位置情報から求める手法は図１１に示した手順で行うことができる。また各種形式の部分データごとの誤りの状況を図８に示したように表示してもよく、この場合は横軸は部分データの位置を示す情報となる。この際、マーク率又は／及びスイッチング量を同様に表示してもよい。
【００２８】
上述において図１中の誤りビット位置記録部３１に記録される誤りビット位置情報は基準データ発生部１４がＲＡＭの場合はその時発生しているビットのアドレスであり、ＰＲＢＳの場合は、その時発生しているシフトレジスタの内容または、所定パターンからの位相差であり、基準データ発生部１４がＲＡＭとＰＲＢＳとを用いて、時間的に使い分ける場合は、使用しているものと対応したビット位置情報である。表示部１７に表示するビット位置情報は、誤りビット位置情報がＲＡＭの場合はそのアドレスを１０進数に変換したものであり、ＰＲＢＳの場合は、シフトレジスタの内容からビット位置情報を求めるには、誤りビット位置情報に一致するパターンが現れるまで所定パターンから、特性多段式を用いて計算し、その計算回数をビット位置情報とし、又は所定パターンとシフトレジスタの内容とから、Ｍ系列の位相差を求める手法によってもよい。求めた誤りビット位置情報が所定パターンからの位相差の時は、その値をビット位置情報に表示する。
【００２９】
上述においてデータ処理部３２は、一般にＣＰＵがプログラムを読出し解読実行して、その機能を達成できるように構成される。図３において、表示するビットパターンは入力データでもよい。
【００３０】
【発明の効果】
以上述べたようにこの発明によれば誤りビットの位置情報を連続的に記録するため、その誤りビット位置情報を観察することにより基準データのビットパターン系列上における誤りビット位置分布を知ることができ、例えばバースト的にビット誤りが発生していると、これを直ちに知り、かつビットパターン系列上のどの位置で発生したかを知ることができる。
【００３１】
また図３に示したように、基準データ又は入力データのビットパターンを連続的に表示し、かつその誤りビットに印しを付けることにより、誤りビットの前後特に前のパターンの様子と、ビット誤りとの関係を知ることができる。しかも、その影響が誤りビットより可成り前のパターンに影響されている場合も知ることができる。つまり入力データ中の誤りの原因の同定と修正を確実にすることが可能となる。
【００３２】
また、誤りビット位置の情報を連続的に取り、その後、図３、図５、図１０などの表示をするため、ビット誤りが連続的に発生しても、そのビット誤りとその前後のビットパターンとを落すことなく、表示することができる。
また図８の表示によれば、誤りビット位置、その分布、誤りの数と、基準パターンのマーク率又はスイッチング量との関係を知ることができる。図８ではマーク率が小さく、スイッチング量が小さい所でビット誤りが多数発生していることが理解される。
【００３３】
更に図１０に示した表示によれば、基準データの部分パターンごとに誤りビット数、ビット誤り率を知ることができる。
【図面の簡単な説明】
【図１】  この発明の実施例の機能構成を示すブロック図。
【図２】  この発明の実施例における誤りビット位置表示例を示す図。
【図３】この発明の実施例におけるビートパターンと誤りビットとを同時表示した例を示す図。
【図４】図３の表示と対応した図１中のデータ処理部３２の機能構成例を示す図。
【図５】この発明の実施例におけるビットパターンとビット誤り率とを同時表示した例を示す図。
【図６】図５の表示におけるビット誤り率を求めるための処理手順の例を示す流れ図。
【図７】図５の表示と対応した図１中のデータ処理部３２の機能構成例を示す図。
【図８】この発明の実施例におけるビット誤り率のビットパターン上の分布と、基準データのマーク率、スイッチング量を表示する例を示す図。
【図９】図８の表示と対応した図１中のデータ処理部３２の機能構成例を示す図。
【図１０】この発明の実施例における部分パターンと誤り数を表示する例を示す図。
【図１１】部分パターンの誤り数を求めるための処理手順の例を示す流れ図。
【図１２】図１０の表示と対応した図１中のデータ処理部３２の機能構成例を示す図。
【図１３】フレーム構造と部分データとの関係例を示す図。
【図１４】図１３に示した部分データごとのビット誤り量の表示例を示す図。
【図１５】フレーム構造データをその領域ごとに処理する装置を示すブロック図。
【図１６】入力データとその誤りビットの例を示す図。
【図１７】高速データを複数の低速データ（部分データ）に分割して処理する装置の例を示す図。
【図１８】高速データを低速データ（部分データ）に分割し、その部分データごとのビット誤り量を求めた表示例を示す図。
【図１９】ビット指定により部分データに分割する例を示す図。
【図２０】図１９に示した部分データごとのビット誤り量の表示例を示す図。
【図２１】従来のビット誤り測定器を示す図。
【図２２】従来の他のビット誤り測定器を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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