(57)【特許請求の範囲】
【請求項１】
多数決回路を備えたメモリ回路を有するチップであり、
前記多数決回路は第１及び第２のデジタル制御の可変遅延素子を有し、共通のクロック信号が前記第１及び第２の遅延素子に入力され、前記第１の遅延素子は当該メモリ回路の一部に書き込まれるデータビット群によって制御され、該データビット群のいくつが“１”であるかに基づいて前記クロック信号を遅延させ、前記第２の遅延素子は前記データビット群の半数が“１”であるときの前記第１の遅延素子による遅延量に等しい一定量だけ前記クロック信号を遅延させるように構成され、且つ前記多数決回路は、前記第１の遅延素子による遅延量と前記第２の遅延素子による遅延量とを比較することにより、前記データビット群が当該メモリ回路の前記一部に書き込まれるのに先立って反転されるべきであるかを決定する、
チップ。
【請求項２】
前記メモリ回路が、複数のビット線を具備するレジスタファイル有し、各ビット線が複数のセルアクセス・スタックに結合されており、各セルアクセス・スタックが当該セルアクセス・スタックに結合された関連するビットセルを具備するところの請求項１に記載のチップであって、個々のビット線の前記スタック群がワードを画定し、各ワードの前記ビットセル群には空間的に符号化されたデータが格納されることを特徴とするチップ。
【請求項３】
各ワードがデータビット群と符号化ビットとを有する請求項２に記載のチップであって、該データビット群の過半数が高電力消費状態である場合に、該データビット群に格納されるデータは反転され、該符号化ビットは該データビット群が反転されたか否かを表すことを特徴とするチップ。
【請求項４】
前記レジスタファイル回路がデータビット線ごとに、該データビット線及び前記符号化ビット線に結合されたＸＯＲゲートを有し、該ＸＯＲゲート群からの出力群が前記レジスタファイル回路のデータ出力をもたらすことを特徴とする請求項３に記載のチップ。
【請求項５】
前記メモリ回路がＲＯＭ回路を有することを特徴とする請求項１に記載のチップ。
【請求項６】
前記メモリ回路がダイナミックランダムアクセス回路を有することを特徴とする請求項１に記載のチップ。
【請求項７】
データビット線群及び符号化ビット線を含む複数のビット線を具備するレジスタファイル回路であり、各ビット線が多数のセルアクセス・スタック群を有し、各セルアクセス・スタックが、第１の値、又は前記第１の値より多くの電力を消費させる第２の値にされるデータ入力を有するところのレジスタファイル回路；
第１及び第２のデジタル制御の可変遅延素子を有する多数決回路であり、共通のクロック信号が前記第１及び第２の遅延素子に入力され、前記第１の遅延素子は、１つのビット線のセルアクセス・スタック群に結合されたセル群に書き込まれるデータビット群によって制御され、該データビット群のいくつが前記第２の値であるかに基づいて前記クロック信号を遅延させ、前記第２の遅延素子は前記データビット群の半数が前記第２の値であるときの前記第１の遅延素子による遅延量に等しい一定量だけ前記クロック信号を遅延させるように構成され、且つ当該多数決回路は、前記第１の遅延素子による遅延量と前記第２の遅延素子による遅延量とを比較することにより、前記データビット群の過半数が前記第２の値であるかを決定し、そうであれば、前記データビット群を、前記セル群に書き込まれるのに先立って反転させる、多数決回路；及び
関連するデータビット線及び前記符号化ビット線に結合され、その関連するデータビット線及び前記符号化ビット線のデータに基づいて出力に正しいデータ値をもたらす、データビット線ごとのゲート；
を有する回路。
【請求項８】
前記セルアクセス・スタック群の各々が前記データ入力に結合されたＮＭＯＳトランジスタを有し、前記第２の値が論理値のHighであることを特徴とする請求項７に記載の回路。
【請求項９】
前記レジスタファイルが、各ビット線からの１つのセルアクセス・スタックを具備するワードグループ群を有し、あるワードグループに書き込まれるデータが、そのデータ値群の過半数が論理値のHighである場合に、書き込まれる前に反転されることを特徴とする請求項８に記載の回路。
【請求項１０】
前記ゲートがＸＯＲ論理を有することを特徴とする請求項９に記載の回路。
【請求項１１】
前記多数決回路は、前記レジスタファイル回路への書き込みポートに前置して結合され、あるワードグループ内のビット値の過半数が論理値のHighであるかどうかを指し示す、請求項１０に記載の回路。
【請求項１２】
前記セルアクセス・スタック群の各々が前記データ入力に結合されたＰＭＯＳトランジスタを有し、前記第２の値が論理値のLowであることを特徴とする請求項７に記載の回路。
【請求項１３】
レジスタファイルのワードの一部に書き込まれるデータビット群の過半数が高電力消費ビットであるかを、前記データビット群を用いて多数決回路を制御することにより決定するステップ；
前記レジスタファイルのワードの前記一部に、（i）前記多数決回路が前記データビット群の過半数が高電力消費ビットであると決定した場合には、前記データビット群の反転形態を、（ii）前記多数決回路が前記データビット群の半数未満が高電力消費ビットであると決定した場合には、前記データビット群の非反転形態を、書き込むステップ；及び
前記ワードの符号化部に、前記データが反転形態であるか非反転形態であるかを表す値を書き込むステップ；
を有し、
前記多数決回路は第１及び第２のデジタル制御の可変遅延素子を有し、共通のクロック信号が前記第１及び第２の遅延素子に入力され、前記第１の遅延素子は前記データビット群によって制御され、前記データビット群のいくつが前記高電力消費ビットであるかに基づいて前記クロック信号を遅延させ、前記第２の遅延素子は前記データビット群の半数が前記高電力消費ビットであるときの前記第１の遅延素子による遅延量に等しい一定量だけ前記クロック信号を遅延させるように構成され、且つ前記多数決回路は、前記第１の遅延素子による遅延量と前記第２の遅延素子による遅延量とを比較することにより、前記データビット群の過半数が前記高電力消費ビットであるかを決定する、
方法。
【請求項１４】
前記高電力消費の値が論理値のHighであることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記データビット群が読み出されるとき、前記データビット群の正しい値を得るために、前記符号化部の値と前記一部の値との排他的論理和を取るステップをさらに有する請求項１３に記載の方法。
【請求項１６】
（ａ）空間的に符号化された格納データを有するメモリ回路を具備するマイクロプロセッサであり、前記メモリ回路は、第１及び第２のデジタル制御の可変遅延素子を有する多数決回路を有し、共通のクロック信号が前記第１及び第２の遅延素子に入力され、前記第１の遅延素子は前記メモリ回路の一部に書き込まれるデータビット群によって制御され、該データビット群のいくつが“１”であるかに基づいて前記クロック信号を遅延させ、前記第２の遅延素子は前記データビット群の半数が“１”であるときの前記第１の遅延素子による遅延量に等しい一定量だけ前記クロック信号を遅延させるように構成され、且つ前記多数決回路は、前記第１の遅延素子による遅延量と前記第２の遅延素子による遅延量とを比較することにより、前記データビット群が前記メモリ回路の前記一部に書き込まれるのに先立って反転されるべきであるかを決定する、マイクロプロセッサ；
（ｂ）アンテナ；及び
（ｃ）前記マイクロプロセッサを無線ネットワークに通信的に接続するために前記マイクロプロセッサ及び前記アンテナに結合された無線インターフェース；
を有するシステム。
【請求項１７】
前記メモリが、複数のビット線を具備するレジスタファイル有し、各ビット線が複数のセルアクセス・スタックに結合されており、各セルアクセス・スタックが当該セルアクセス・スタックに結合された関連するビットセルを具備するところの請求項１６に記載のシステムであって、個々のビット線の前記スタック群がワードを画定し、各ワードの前記ビットセル群が空間的に符号化されたデータで格納されることを特徴とするシステム。
【請求項１８】
各ワードがデータビット群と符号化ビットとを有する請求項１７に記載のシステムであって、該データビット群の過半数が高電力消費の値である場合に、該データビット群に格納されるデータは反転され、該符号化ビットは該データビット群が反転されたか否かを表すことを特徴とするシステム。
【請求項１９】
前記レジスタファイル回路がデータビット線ごとに、該データビット線及び前記符号化ビット線に結合されたＸＯＲゲートを有し、該ＸＯＲゲート群からの出力群が前記レジスタファイル回路のデータ出力をもたらすことを特徴とする請求項１８に記載のシステム。
【請求項２０】
少なくとも１つのレジスタファイルを具備する集積回路チップであって：
レジスタファイルのワードの一部に書き込まれるデータビット群の過半数が高電力消費ビットであるかを、前記データビット群を用いてデジタル制御の可変遅延素子を制御することにより決定する決定手段；
前記レジスタファイルのワードの前記一部に、（i）前記決定手段が前記データビット群の過半数が高電力消費ビットであると決定した場合には、前記データビット群の反転形態を、（ii）前記決定手段が前記データビット群の半数未満が高電力消費ビットであると決定した場合には、前記データビット群の非反転形態を、書き込む手段；及び
前記ワードの符号化部に、前記データが反転形態であるか非反転形態であるかを表す値を書き込む手段；
を有し、
前記決定手段は第１及び第２のデジタル制御の可変遅延素子を有し、共通のクロック信号が前記第１及び第２の遅延素子に入力され、前記第１の遅延素子は前記データビット群によって制御され、前記データビット群のいくつが高電力消費ビットであるかに基づいて前記クロック信号を遅延させ、前記第２の遅延素子は前記データビット群の半数が高電力消費ビットであるときの前記第１の遅延素子による遅延量に等しい一定量だけ前記クロック信号を遅延させるように構成され、且つ前記決定手段は、前記第１の遅延素子による遅延量と前記第２の遅延素子による遅延量とを比較することにより、前記データビット群の過半数が前記高電力消費ビットであるかを決定する、
チップ。
【請求項２１】
前記高電力消費の値が論理値のHighであることを特徴とする請求項２０に記載のチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、空間的に符号化されたデータ格納を具備するメモリに関する。
【背景技術】
【０００２】
例えばマイクロプロセッサ等の今日の大規模集積回路チップにおいて、動作とリークとによる電力損失が重要な問題となっている。そのようなチップにおいて、レジスタファイル回路、読み出し専用メモリ（ＲＯＭ）回路及びダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）回路のようなシングルエンド式メモリは、動作とリークによる電力損失全体の有意な構成要素となっている。技術のスケーリングに伴い、メモリ回路からのこのような電力消費は増大しており、例えば携帯型用途のチップにおいて、深刻な制限をもたらしている。従って、メモリを省電力化するための改善された回路が望まれる。
【０００３】
図１は、従来のシングルエンド式レジスタファイルアレイ回路を示している。この回路はM個のNビットワードのデータセル104を有している（図においては、セルの各列が別個のNビットワードに対応している）。アレイはワード内のビットのシングルエンド式動的データノードとして機能するN個のビット線（BL[1]乃至BL[N]）を有している。各ビット線はプレ充電トランジスタM1、保持（keeper）トランジスタ（例えば、ｐ型トランジスタ）、並びに直列結合されたトランジスタM2及びM3から形成されたM個のセルアクセス・スタックに結合されている。トランジスタM2は関連するワード線信号（WL[i]）に結合され、トランジスタM3は関連するメモリセル104に結合されている。
【０００４】
動作においては、ワード（すなわち、列）が読み出されるとき、特定の列のワード線（WL[i]）が有効状態（高（High））にされ、それによりその列のセル値は、関連するビット線に結合されて、読み出されたり出力ドライバ（図示せず）を介して進められたりする。図示されたレジスタファイル100はダイナミックロジックを用いて実装されており、故に、リークの影響を緩和するために各ビット線に保持手段102が結合されている。
【０００５】
消費される動作電力及びリーク電力は何れも、その大部分はセル104に格納される値の分布に依存する。図示された構成では、より多くの‘1’が格納されるほどリークが大きくなる（M3トランジスタがターンオンされることによりスタックのインピーダンスが低減されるため）。動作による電力消費もまた、より多くのビット線ノードがいずれ放電されるために大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題に対処し、動作及び／又はリークによる電力損失が低減されたメモリ及び回路等を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、空間的に符号化されたデータを格納するメモリ回路を有するチップであり、一実施形態に従ったチップにおいては、前記メモリ回路は、複数のビット線を具備するレジスタファイル有し、各ビット線は複数のセルアクセス・スタックに結合されており、各セルアクセス・スタックは当該セルアクセス・スタックに結合された関連するビットセルを具備している。個々のビット線の前記スタック群がワードを画定し、各ワードの前記ビットセル群には空間的に符号化されたデータが格納される。
【０００８】
本発明の他の一態様に従った回路は、データビット線群及び符号化ビット線を含む複数のビット線を具備するレジスタファイル回路であり、各ビット線が多数のセルアクセス・スタック群を有し、各セルアクセス・スタックが、第１の値、又は前記第１の値より多くの電力を消費させる第２の値にされるデータ入力を有するところのレジスタファイル回路、及び関連するデータビット線及び前記符号化ビット線に結合され、その関連するデータビット線及び前記符号化ビット線のデータに基づいて出力に正しいデータ値をもたらす、データビット線ごとのゲートを有する。
【０００９】
本発明の他の一態様に従った方法は、レジスタファイルのワードのデータ部に、（i）そのデータビット群の過半数が高電力消費ビットである場合には書き込まれるデータの反転形態を、（ii）そのデータビット群の半数未満が高電力消費ビットである場合には前記データの非反転形態を、書き込むステップ、及び前記ワードの符号化部に、前記データが反転形態であるか非反転形態であるかを表す値を書き込むステップを有する。
【００１０】
本発明の他の一態様に従ったシステムは、（ａ）空間的に符号化された格納データを有するメモリ回路を具備するマイクロプロセッサ、（ｂ）アンテナ、及び（ｃ）前記マイクロプロセッサを無線ネットワークに通信的に接続するために前記マイクロプロセッサ及び前記アンテナに結合された無線インターフェースを有する。
【００１１】
本発明の他の一態様に従った、少なくとも１つのレジスタファイルを具備する集積回路チップは、前記レジスタファイルのワードのデータ部に、（i）そのデータビット群の過半数が高電力消費ビットである場合には書き込まれるデータの反転形態を、（ii）そのデータビット群の半数未満が高電力消費ビットである場合には前記データの非反転形態を、書き込む手段、及び前記ワードの符号化部に、前記データが反転形態であるか非反転形態であるかを表す値を書き込む手段を有する。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態について添付図面に示された実施例を用いて説明する。図面において、似通った参照符号は類似の要素を参照するものとする。
【００１３】
ここでは、動作電力とリーク電力との双方を低減するための実施形態について説明する。例えば、最悪の場合の電力損失でも最大50％の低減が実現され得る。空間的に符号化されたデータ格納はメモリアレイ内の少なくとも半数のビットセルを省電力状態にさせることができる。
【００１４】
図２は、空間符号化されたデータを有するレジスタファイル回路200を示している。レジスタファイル回路200は以下の点を除いて図１のレジスタファイルと同一である。すなわち、（i）回路200は付加的な符号化ビット線（BL[ENC]）を含んでおり、（ii）格納されたデータは空間的に符号化されており、そして（iii）回路200は各データビット線に設けられたＸＯＲゲート206を含んでいる。図示されるように、各ＸＯＲゲート206の第１の入力は関連するデータビット線に結合され、第２の入力は符号化（ENC）ビット線に結合されている。ＸＯＲの出力（OUT[1]乃至OUT[N]）は、レジスタファイルアレイ200から読み出されるワードのデータ出力ビットをもたらす。
【００１５】
ここで用いられるように、“空間的な符号化（spatial  encoding）”とは、メモリ内の電力消費が高い側の状態である高電力消費状態の数を減少させる（あるいは合理的に最小化する）ように、メモリアレイに格納されるデータを符号化することを呼ぶものである。図示されたアレイ200では、例えば、格納値‘1’は格納値‘0’よりも高い電力消費をもたらす。なぜなら、この図示された実施形態ではセルアクセス・スタックにＮＭＯＳトランジスタが用いられているからである。故に、メモリ回路の構成（例えば、ＰＭＯＳのスタックトランジスタを具備する等）によっては、‘0’が高電力消費状態ともなり得る。図示された実施形態では、過半数が‘1’である場合、所与のワード（列）のデータ値は反転され、そして、格納時に反転された場合には読み出し時に再び反転される。しかしながら、アレイ内の高電力消費状態数を減少させるために他の手法が用いられることも可能である。
【００１６】
なお、用語“ＮＭＯＳトランジスタ”はＮ型の金属酸化物半導体電界効果トランジスタを呼ぶものである。同様に、用語“ＰＭＯＳトランジスタ”はＰ型の金属酸化物半導体電界効果トランジスタを呼ぶものである。認識されるべきことは、用語“トランジスタ”、“ＭＯＳトランジスタ”、“ＮＭＯＳトランジスタ”又は“ＰＭＯＳトランジスタ”が用いられるときには、特に断らない限り、あるいは、その使用の性質上決定されない限り、それらは例示的に使用されているということである。また、それらは、僅かに異なるVT（閾値）や酸化膜厚さを有するデバイスも含め、異なる種類のＭＯＳデバイスをも包含するものである。さらに、ＭＯＳなどと特に言及しない限り、トランジスタという用語は、今日知られていようと未開発であろうと、好適なその他のトランジスタ型式、例えば、接合型電界効果トランジスタ、バイポーラ接合トランジスタ、及び種々の型式の３次元トランジスタ、を含み得るものである。
【００１７】
図２のレジスタファイルでは、データがワード（例えば、１度に１ワード）に書き込まれるとき、ワード内のビットの過半数が‘1’であるかどうかが決定され、この決定を表すためにENCビットが使用される。ビットの過半数が‘1’である場合、データはセルに書き込まれる前に反転され、符号化（ENC）ビットは図示された実施形態では‘1’にされる。過半数でなければ、データはそのままセルに書き込まれ、符号化ビットは‘0’にされる。なお、この空間的に符号化されたデータの格納技術は、必ずしもそうではないが各行（ビット線）に対し全体として（行内には過半数の‘1’を有することは依然として可能であるが、列内には有さない）、レジスタファイルの動作電力及びリーク電力を低減させる。ワードが読み出されるときには、読み出されるワード（列）のENCビットも読み出され、出力線（OUT[1]乃至OUT[N]）に正しいデータが得られるように読み出しワードの各データビットと排他的論理和（ＸＯＲゲート206を介して）を取られる。なお、この図においては唯一の読み出しポートが示されている。故に、読み出し動作の遅延オーバーヘッドは単にＸＯＲゲートの遅延のみとなり得る。あるいは、例えば、バスの電力損失を削減するようにバス上を伝送される場合には、データは符号化されたままにされることも可能である。
【００１８】
格納される（書き込まれる）ワード内の過半数のビットが‘1’であるかどうかを決定するために使用される技術は、好適な如何なる手法によって実行されてもよい。例えば、レジスタファイルセル104の前方に適当な回路（アナログロジック及び／又はデジタルロジック）を用いて実行されてもよい。一部の実施形態では、許容可能な遅延及び電力消費で符号化を実現するために、例えば図３の回路のような遅延閾値ロジックが用いられてもよい。
【００１９】
図３は、一部の実施形態に従った多数決回路300を示しており、この回路はここで開示されたようなメモリでデータを空間符号化するために用いられ得る。多数決回路300は、エッジトリガー式ラッチ304に結合された第１及び第２のデジタル制御の可変遅延素子302A、302Bを有している。何れの遅延素子302A、302Bも、それらの入力に与えられる共通のクロック信号（CLK）を有しており、それらの出力はエッジトリガー式ラッチ304の入力に結合されている。
【００２０】
第１の遅延素子は、レジスタファイルに書き込まれるワードのN個のデータビットを受け取るためにN個の入力を有しており、そのN個の入力は等しく重み付けされている。遅延素子はこれらのデータ入力のいくつが‘1’であるかに基づいて入力クロック（CLK）を遅らせる。例えば、遅延は‘1’であるデータ入力毎に一定量だけ短縮されてもよい。他方、第２の遅延素子302Bは、ビットの半数が‘1’で半数が‘0’である場合に、第１の遅延回路の遅延量に等しい一定量だけCLK信号を遅らせるように構成されており、例えば、半数が‘1’で残りの半数が‘0’であるN個のデータ入力を有する同一種類の遅延素子を用いて実装されてもよい。このような多数決回路に関する更なる情報については、同一出願人による米国特許出願１１／０９４８１１（2005年3月31日出願）を参照することができる。
【００２１】
ラッチ304は第１の遅延素子302Aからのクロック遅延を第２の遅延素子302Bからのそれと比較する。その出力は、何れの遅延素子のクロックパルスが最初にラッチに到着するかによって決定される。例えば、第１の遅延素子302Aからのクロック信号が最初に到着した場合には‘1’とし、より多くのデータビットが‘1’であることを表す。逆に、第２の遅延素子302Bのクロック信号が最初に到着した場合には‘0’とし、半数未満のデータビットが‘1’であることを表す。この出力はレジスタファイルのワードに書き込まれるデータを反転させるか反転させないかを決める制御信号として使用される。例えば、この出力は、レジスタファイルの書き込みポートに前置された反転経路及び非反転経路を有するマルチプレクサを制御して、反転形態又は非反転形態のデータをレジスタファイルに書き込ませるために使用され得る。
【００２２】
認識されるべきことは、開示された空間符号化メモリ格納技術は好適な如何なる（例えば、シングルエンド式）メモリにも適用可能なことである。例えば、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）及び読み出し専用メモリ（ＲＯＭ）に使用可能である。従って、図４は空間符号化されたデータを有するＲＯＭアレイ400を示している。ＲＯＭ400はプレ充電トランジスタ402と、Low（‘0’）の値が生じるメモリ位置の低（Low）データトランジスタ404とを有している。ROM400はまた、データの各行（すなわち、ワード）への付加的な列のデータ（BL_ENC）、及び符号化ビット線と関連データビット線とに結合された、出力データビット線を提供するＸＯＲゲート406、を含んでいる。符号化ビット線（BL_ENC）は、所与のワード（又は行）のデータが反転されているか否かを表すために行（すなわち、ワード）毎に符号化ビットを格納している。
【００２３】
図５はコンピュータシステムの一例を示している。図示されたシステムは、概して、電源504に結合されたプロセッサ502、無線インターフェース506、及びメモリ508を有する。それは電源504に結合され、動作時に電源504から電力を受け取る。無線インターフェース506はアンテナ510に結合されており、その結果、プロセッサは無線インターフェース506を介して無線ネットワーク（図示せず）に通信的に接続されている。マイクロプロセッサ502は本発明の実施形態に従った空間符号化データ格納を用いるレジスタファイル503を有している。
【００２４】
なお、図示されたシステムは様々な形態で実現されることが可能である。すなわち、このシステムは単一のチップモジュール、回路基板又は複数の回路基板を有する筐体に実装され得る。同様に、このシステムは１つ又は複数の完全なコンピュータを構成してもよいし、あるいは計算システムにて有用な部品を構成してもよい。
【００２５】
本発明は上述の実施形態に限定されるものではなく、添付の請求項の意図及び範囲内で変更あるいは改変して実施され得るものである。例えば、本発明は全ての型式の半導体集積回路（“ＩＣ”）チップとの使用に適用可能であることは認識されるべきことである。これらのＩＣチップの例には、これらに限られないが、プロセッサ、コントローラ、チップセット部品、プログラマブル・ロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップ等が含まれる。
【００２６】
さらに、実施例の大きさ／型／値／範囲が説明されてきたが、本発明は同一のものに限られないことは認識されるべきことである。製造技術（例えば、フォトリソグラフィ）が時間とともに成熟するにつれ、一層小さい大きさのデバイスが製造可能となることが期待される。加えて、ＩＣチップやその他の部品への周知の電源／接地接続が図示されたりされなかったりしているのは、図示及び説明の単純化のため、また、本発明を不明りょうにしないためである。さらに、構成がブロック図の形態で示されているのは、本発明を不明りょうにしないためであるとともに、このようなブロック図構成の実装に関する細目は本発明が実装されるプラットフォームに大きく依存する、すなわち、そのような細目は当業者の権限の範囲内にあるべきである、という事実を考えてのことである。本発明の実施例を説明するために具体的詳細事項（例えば、回路）が説明されているが、本発明はこれらの具体的詳細事項を用いなくても、あるいは変形させてでも実施可能であることは当業者に明らかなところである。故に、本明細書は限定的ではなく、例示的であるとして見なされるべきものである。
【図面の簡単な説明】
【００２７】
【図１】従来のレジスタファイルアレイの一部を示す概略図である。
【図２】一部の実施形態に従った、空間的に符号化されたデータを用いるレジスタファイル回路の一部を示すブロック図である。
【図３】空間的符号化データ格納技術に従ったデータを書き込みへの使用に適した多数決回路を示すブロック図である。
【図４】一部の実施形態に従った空間的に符号化されたデータの格納を用いる読み出し専用メモリ回路を示す概略図である。
【図５】一部の実施形態に従った空間的に符号化されたデータを有する少なくとも１つのレジスタファイルを具備したコンピュータシステムを示すブロック図である。
【符号の説明】
【００２８】
100、200  レジスタファイル回路
102  保持手段
104  データセル（データビット）
104(ENC)  符号化ビット
206、406  ＸＯＲゲート
300  多数決回路
302A、302B  遅延素子
304  ラッチ
400  ＲＯＭアレイ
402  プレ充電トランジスタ
404  データトランジスタ
502  プロセッサ
503  レジスタファイル
504  電源
506  無線インターフェース
508  メモリ
510  アンテナ
M1  プレ充電トランジスタ
M2、M3  セルアクセス・スタック
BL[ENC]  符号化ビット線
BL[1]、BL[2]、…、BL[N]  データビット線
WL[1]、WL[2]、…、WL[M]  ワード線
OUT[1]、OUT[2]、…、OUT[N]  出力
【図１】
0004509995.tif 000002
【図２】
0004509995.tif 000003
【図３】
0004509995.tif 000004
【図４】
0004509995.tif 000005
【図５】
0004509995.tif 000006