(57)【特許請求の範囲】
【請求項１】
ワードラインとビットラインとの交差領域にそれぞれ配列されるメモリセルのアレイと、
前記ビットラインにそれぞれ連結され、読出動作で対応するビットラインに負荷電流をそれぞれ供給する複数個の負荷トランジスタと、
前記読出動作で、前記負荷トランジスタのゲートが共通に連結されたノードに印加される電圧を制御する負荷制御回路とを含んでおり、
前記負荷制御回路は、
前記読出動作で、感知活性化信号に応答して前記ノードの電圧を放電する第１放電部と、
前記感知活性化信号に応答して前記ノードに設定される目標電圧を発生する目標電圧発生部と、
前記ノードの電圧が前記目標電圧より高いかどうかを検出して比較信号を発生する比較部と、
前記比較信号に応答して前記ノードの電圧を放電する第２放電部とから構成されることを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルはそれぞれ電気的に消去及びプログラム可能な読出専用メモリセルトランジスタを含む請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２放電部を流れる電流は、前記第１放電部を流れる電流より大きいことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記ノードの電圧が前記目標電圧より高いとき、前記ノードの電圧は前記第１及び第２放電部を通じて放電され、前記ノードの電圧が前記目標電圧に至るまで前記第１放電部を通じて放電される請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１放電部が、
電源電圧に連結されたソース、前記感知活性化信号に連結されるゲート、及びドレインを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに連結されるソース、並びに前記ノードに共通に連結されるゲート及びドレインを有する第２ＰＭＯＳトランジスタと、
前記ノードに連結されるドレイン、基準電圧に連結されるゲート、及びソースを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースに連結されるドレイン、前記感知活性化信号に連結されるゲート、及び接地されるソースを有する第２ＮＭＯＳトランジスタとを含む請求項４に記載の半導体メモリ装置。
【請求項６】
前記目標電圧発生部が、
前記電源電圧に連結されるソース、前記感知活性化信号に連結されるゲート、及びソースを有する第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインに連結されるソース、並びに前記目標電圧を出力するように相互に連結されるゲート及びドレインを有する第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのゲート及びドレインに連結されるドレイン、前記基準電圧に連結されるゲート、並びにソースを有する第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタのソースに連結されるドレイン、前記感知活性化信号に連結されるゲート、及び接地されたソースを有する第４ＮＭＯＳトランジスタとを含む請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１及び第３ＰＭＯＳトランジスタ、前記第２及び第４ＰＭＯＳトランジスタ、前記第１及び第３ＮＭＯＳトランジスタ、並びに前記第２及び第４ＮＭＯＳトランジスタが、それぞれ同一の特性を有する請求項６に記載の半導体メモリ装置。
【請求項８】
前記第２放電部は、前記ノードに連結されるドレイン、前記比較信号に連結されるゲート、及びソースを有する第１ＮＭＯＳトランジスタを含んでおり、前記第１ＮＭＯＳトランジスタのソースは前記感知活性化信号によりスイッチオン／オフされる第２ＮＭＯＳトランジスタを通じて接地される請求項４に記載の半導体メモリ装置。
【請求項９】
前記ビットラインにそれぞれ連結される複数個のラッチを付加的に含む請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関して、特にページバッファを備える半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
データを貯蔵する半導体メモリ装置は、一般に揮発性メモリ装置または不揮発性メモリ装置に分けられる。揮発性メモリ装置は電源が遮断されるときに貯蔵されたデータを無くしてしまう。しかし、不揮発性メモリ装置は電源が遮断されるときにも貯蔵されたデータを維持する。したがって、不揮発性メモリ装置は電源が突然遮断される可能性がある分野で広く使用される。
【０００３】
一般に不揮発性メモリ装置は電気的に消去及びプログラム可能な読出専用メモリ（ＥＥＰＲＯＭ）装置を含み、通常フラッシュメモリ装置と呼ばれる。フラッシュメモリ装置はＰ形半導体基板、Ｎ形のソース及びドレイン領域、ソース及びドレイン領域間のチャンネル領域、電荷を貯蔵するためのフローティングゲート、そして前記フローティングゲート上に位置した制御ゲートを有するフラッシュＥＥＰＲＯＭセルを含む。フラッシュメモリ装置の動作はプログラム、消去及び読出を含む３つのモードに区分される。
【０００４】
一般に、フラッシュＥＥＰＲＯＭセルにデータを貯蔵するためには、フラッシュＥＥＰＲＯＭセルを消去した後にセルに対するプログラム動作が遂行される。消去動作は制御ゲートに０Ｖを印加し、半導体基板に高電圧（例えば、２０Ｖ）を印加することにより遂行される。このような電圧条件によると、Ｆ−Ｎトンネリング（Fowler-Nordheim tunneling）と呼ばれるメカニズムによりフローティングゲートに蓄積される負の電荷がトンネリング酸化膜を通じて半導体基板に放出される。これは、フラッシュＥＥＰＲＯＭセルトランジスタのしきい電圧Ｖｔｈが負の電圧を持つようにし、前記セルトランジスタは読出動作で所定の読出電圧Ｖｒｅａｄが制御ゲートに印加されるとき（すなわち、Ｖｔｈ＜Ｖｒｅａｄ）、導電状態（conductive state）、すなわち“オン”状態となる。消去状態と知られている状態で、ＥＥＰＲＯＭセルが論理“１”（または、論理“０”）を貯蔵するようになる。
【０００５】
フラッシュＥＥＰＲＯＭセルのプログラム動作は制御ゲートに高電圧（例えば、１８Ｖ）を印加し、ソース、ドレイン、及び半導体基板に０Ｖを印加することで行われる。このような電圧条件によると、Ｆ-Ｎトンネリングによりフローティングゲートに負の電荷が蓄積される。これはフラッシュＥＥＰＲＯＭセルトランジスタの実効しきい電圧Ｖｔｈが正の電圧を有し、前記セルトランジスタは読出動作で所定の読出電圧Ｖｒｅａｄが制御ゲートに印加されるとき（すなわち、Ｖｔｈ＞Ｖｒｅａｄ）、非導電状態、すなわち“オフ”状態となる。プログラム状態と知られている状態で、ＥＥＰＲＯＭセルが論理“０”（または、論理“１”）を貯蔵するようになる。
上記したプログラム及び消去動作に対する詳細な説明が、米国特許番号５,８４１,７２１の「MULTI-BLOCK ERASE AND VERIFICATION IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF」に開示されている。
【０００６】
上記ＥＥＰＲＯＭセルの読出動作は一般的に同一のＥＥＰＲＯＭセルまたはメモリセルの行を連結するワードラインを通じて制御ゲートに読出電圧を印加し、同一のＥＥＰＲＯＭセルの列を連結するビットラインを通じてドレイン領域に負荷電流を供給することで行われる。このとき、ソース領域は接地される。もし、プログラムされた場合は、ＥＥＰＲＯＭセルはセル電流を伝導せずそれに連結されるビットラインの電圧は所定電圧以上に高くなる。しかし、プログラムされない場合（消去された場合）は、ＥＥＰＲＯＭセルが多くのセル電流を伝導し、ビットラインの電圧はセルを通じて接地電圧より低くなる。したがって、ビットライン電圧（または電流）を感知することにより、ＥＥＰＲＯＭセルのプログラムされた状態（すなわち、１または０）が決定される。
【０００７】
図１にＥＥＰＲＯＭセルを含むＮＡＮＤ形フラッシュメモリ装置の一例を示す。同図のメモリ装置は複数個のストリング３０を有するアレイ１０を含む。各ストリング３０は対応するビットラインＢＬｉ（ｉ＝０〜１０２３）に一電流電極が連結されるストリング選択トランジスタＳＳＴの他の電流電極と、共通ソースラインＣＳＬに一電流電極が連結された接地選択トランジスタＧＳＴの他の電流電極との間に直列連結された複数のＥＥＰＲＯＭセルトランジスタＭｊ（ｊ＝０〜１５）で構成される。ストリング選択トランジスタＳＳＴのゲートはストリング選択ラインＳＳＬに連結され、接地選択トランジスタＧＳＴのゲートは接地選択ラインＧＳＬに連結され、ＥＥＰＲＯＭセルトランジスタＭ０〜Ｍ１５の制御ゲートは対応するワードラインＷＬ０〜ＷＬ１５にそれぞれ連結される。これらラインＳＳＬ、ＷＬ０〜ＷＬ１５、ＧＳＬは行デコーダ回路２０に連結されている。
【０００８】
この分野で熟練された者にはよく知られているように、読出動作は図１のページバッファ４０により遂行され、このページバッファは米国特許番号５,７６１,１３２の「INTEGRATED CIRCUIT MEMORY DEVICES WITH LATCH-FREE BUFFERS THEREIN FOR PREVENTING READ FAILURES」に開示されている。このような読出動作は、図２に示すタイミング図により制御される。
【０００９】
この読出動作が始まると、図２に示すように、信号ＳＢＬ、ＤＣＢはロウ−ハイ遷移を有する。これにより、ページバッファ４０のＮＭＯＳトランジスタ４２、４３がターンオンされ、感知ノードＳ０は論理“ロウ”レベル（例えば、接地電圧レベル）に放電される。そして、空乏形トランジスタ４８を通じて感知ノードＳ０にそれぞれ連結されるビットラインＢＬ０〜ＢＬ１０２３も論理“ロウ”レベルに放電される。
【００１０】
このとき、ストリング及び接地選択ライン信号ＳＳＬ、ＧＳＬと選択されないワードライン（例えば、ＷＬ１〜ＷＬ１５）は行デコーダ回路２０を通じて読出動作を遂行するための所定の電圧Ｖｒに駆動される。同時に、信号Ｏｌａｔｃｈ、Ｏｓａｅと選択ワードライン（例えば、ＷＬ０）は接地電圧レベルに維持され、信号Ｏｂｌｓｈは論理“ハイ”レベル（例えば、電源電圧レベル）に維持される。このような条件下で、ノードＡ０はＰＭＯＳトランジスタ５１、５２を通じて論理“ハイ”レベル、すなわち電源電圧レベルに維持され、ノードＡ０は図１に示したようにビットラインＢＬ０〜ＢＬ１０２３にそれぞれ連結されたＰＭＯＳトランジスタ４１（それぞれ負荷トランジスタとして動作する）のゲートに共通に連結されている。
【００１１】
次に、信号Ｏｓａｅが論理“ロウ”レベルから論理“ハイ”レベルに遷移することにより、ＰＭＯＳトランジスタ５１はターンオフされ、ＮＭＯＳトランジスタ５４はターンオンされる。その結果、ノードＡ０はＮＭＯＳトランジスタ５３、５４を通じて電源電圧レベルで特定電圧レベル（例えば、１．２Ｖ）より低くなる。ここで、ＮＭＯＳトランジスタ５３のゲートには約０.８Ｖの電圧Ｖｒｅｆが印加される。これは負荷トランジスタとして動作する各ページバッファ４０のＰＭＯＳトランジスタ４１を若干伝導させるようにする。その結果、ビットラインＢＬ０〜ＢＬ１０２３はそれぞれ対応するＰＭＯＳトランジスタ４１を通じて流れる負荷電流の供給を受ける。
【００１２】
各ビットラインＢＬ０〜ＢＬ１０２３に負荷電流が供給されると、各ビットラインに充電される電圧は対応するセルトランジスタの状態により異なる。例えば、任意のフラッシュＥＥＰＲＯＭセルがプログラムされた場合、セルのしきい電圧Ｖｔｈがワードライン電圧（例えば、０Ｖ）より高いので、負荷電流はビットライン上に蓄積され、その結果、ビットラインの電圧レベルは所定電圧（例えば、０.９Ｖ）以上に高くなる。これにより、空乏形トランジスタ４８はターンオフされ、感知ノードＳ０はほぼ電源電圧レベルまで高くなる。一方、セルが消去された場合、セルのしきい電圧Ｖｔｈがワードライン電圧より低いので、負荷電流はセルを通じて共通ソースラインＣＳＬに放電され、その結果、ビットライン及び感知ノードＳ０はすべて接地電圧レベルとなる。
【００１３】
この後、信号Ｏｌａｔｃｈが論理“ロウ”レベルから論理“ハイ”レベルに遷移するとき、各ラッチＬＴの反転ノード／Ｑは感知ノードＳ０の電圧レベルにより変化する。すなわち、前者の場合ではＮＭＯＳトランジスタ４６、４７がターンオンされるので、反転ノード／ＱはこれらＮＭＯＳトランジスタ４６、４７を通じて接地される。その反面、後者の場合ではＮＭＯＳトランジスタ４６がターンオフされるので、反転ノード／Ｑは初期に設定されたレベルに維持される。
【００１４】
上記に説明したように読出動作にかかる時間、すなわち読出時間Ｔ１は図２を参照すれば、ノードＡ０の電圧を要求される電圧レベルまで設定するのに必要な時間Ｔ２に影響を受ける。より具体的に説明すれば、ノードＡ０が１ページに対応するビットラインＢＬ０〜ＢＬ１０２３に負荷電流を供給するためのＰＭＯＳトランジスタ４１のゲートに共通に連結されているので、ノードＡ０の負荷、すなわち抵抗及び静電容量が非常に大きい。そのため、負荷制御回路５０を構成する２つのＰＭＯＳトランジスタ５１、５２及び２つのＮＭＯＳトランジスタ５３、５４を利用して電源電圧に充電されるノードＡ０を特定電圧１.２Ｖまで低くするために長い時間がかかる。これは０.８Ｖのゲート電圧が印加されるＮＭＯＳトランジスタ５３により制限されるからである。
【００１５】
したがって、要求される時間内にノードＡ０の電圧を目標電圧レベル１.２Ｖまで低くできないので、ビットラインに十分な負荷電流を供給することができない。結果的に、正常な読出動作を保障するためには読出時間を増加しなければならない。または、十分な負荷電流を供給するためにはノードＡ０の電圧設定時間Ｔ２を増加すべきであり、これが読出時間の増加（動作速度の低下）の原因となる。
【００１６】
【発明が解決しようとする課題】
したがって本発明の目的は、動作速度の向上のために読出時間を短縮する不揮発性半導体メモリ装置を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成するために本発明によるメモリ装置は、ビットラインにそれぞれ連結されるページバッファが提供され、このページバッファはそれぞれ読出動作時に対応するビットラインに負荷電流を供給するための負荷トランジスタを含む。このページバッファの負荷トランジスタのゲートが共通に連結されたノードには負荷制御回路が連結されている。この負荷制御回路には相互に異なる放電能力を有する放電経路が提供され、この放電経路は読出動作時に前記ノードの電圧が目標電圧より高いかどうかにより選択的にノードの電圧を放電する。このような負荷制御回路によると、ノードの電圧が目標電圧より高いときに放電経路をすべて形成することで、ノードの電圧を設定するのに必要な時間の短縮を可能にする。
【００１８】
【発明の実施の形態】
以下、本発明の望ましい実施例を添付の図面を参照して詳細に説明する。
図３は、本発明の望ましい実施例によるＮＡＮＤ形フラッシュメモリ装置を示すものである。同図において、図１の構成要素と同一の構成要素は同じ参照番号を使用し、それに対する説明は省略する。読出動作時にビットラインＢＬ０〜ＢＬ１０２３にそれぞれ一定の負荷電流を供給するためのページバッファ４０のＰＭＯＳトランジスタ４１のゲート電圧を制御する負荷制御回路１００が帰還スキーム（feedback scheme）を利用して構成されることで、図３のメモリ装置は図１のメモリ装置とは異なる。本発明による負荷制御回路１００はＰＭＯＳトランジスタ４１のゲートが共通に連結されたノードＡ０に連結され、第１及び第２放電部１２０、１４０、目標電圧発生部１６０、そして比較部１８０を含む。
【００１９】
第１放電部１２０は２つのＰＭＯＳトランジスタ１２１、１２２と２つのＮＭＯＳトランジスタ１２３、１２４で構成される。このＰＭＯＳトランジスタ１２１のゲートは感知活性化信号Ｏｓａｅに連結され、ソースは電源電圧に連結される。ソースがＰＭＯＳトランジスタ１２１のドレインに連結されるＰＭＯＳトランジスタ１２２はノードＡ０に共通連結されたゲート及びドレインを有する。ＮＭＯＳトランジスタ１２３、１２４はノードＡ０と接地との間に直列連結され、ＮＭＯＳトランジスタ１２３、１２４のゲートは約０.８Ｖの基準電圧Ｖｒｅｆと信号Ｏｓａｅにそれぞれ連結されている。第２放電部１４０はノードＡ０と接地との間に直列連結されたＮＭＯＳトランジスタ１４１、１４２で構成される。ＮＭＯＳトランジスタ１４１のゲートは比較部１８０から出力される比較信号ＣＯＭに連結され、ＮＭＯＳトランジスタ１４２のゲートは信号Ｏｓａｅに連結されている。
【００２０】
目標電圧発生部１６０は２つのＰＭＯＳトランジスタ１６１、１６２と２つのＮＭＯＳトランジスタ１６３、１６４で構成される。このＰＭＯＳトランジスタ１６１のゲートは感知活性化信号Ｏｓａｅに連結され、ソースは電源電圧に連結される。ＰＭＯＳトランジスタ１６１は第１放電部１２０のＰＭＯＳトランジスタ１２１と同一の特性を有する。ソースがＰＭＯＳトランジスタ１６１のドレインに連結されるＰＭＯＳトランジスタ１６２はノードＲ０に連結されるゲート及びドレインを有する。ＰＭＯＳトランジスタ１６２は第１放電部１２０のＰＭＯＳトランジスタ１２２と同一の特性を有する。そして、ＮＭＯＳトランジスタ１６３のドレインはノードＲ０に連結され、ソースはＮＭＯＳトランジスタ１６４を通じて接地される。これらＮＭＯＳトランジスタ１６３、１６４のゲートは約０.８Ｖの基準電圧Ｖｒｅｆと信号Ｏｓａｅにそれぞれ連結される。ここで、ＮＭＯＳトランジスタ１６３は第１放電部１２０のＮＭＯＳトランジスタ１２３と同一の特性を有し、ＮＭＯＳトランジスタ１６４は第１放電部１２０のＮＭＯＳトランジスタ１２４と同一の特性を有する。このような構成によると、目標電圧発生部１６０から出力される目標電圧、すなわちノードＲ０の電圧は比較部１８０の基準入力として要求される負荷電流を供給するための負荷トランジスタ４１のゲート電圧（ノードＡ０の電圧）１.２Ｖと同一に設定される。
【００２１】
比較部１８０はノードＡ０の電圧がノードＲ０の電圧より高いかどうかを検出し、すなわちノードＡ０、Ｒ０の電圧を比較して比較信号ＣＯＭを出力する。例えば、ノードＡ０の電圧がノードＲ０の電圧より高いとき、比較信号ＣＯＭは論理“ハイ”レベル（例えば、電源電圧レベル）となる。反対に、ノードＡ０の電圧がノードＲ０の電圧より低いときは比較信号ＣＯＭは論理“ロウ”レベル（例えば、接地電圧レベル）となる。
【００２２】
上述した負荷制御回路１００によると、読出動作時に信号Ｏｓａｅが論理“ロウ”レベルから論理“ハイ”レベルに遷移するとき、第１及び第２放電部１２０、１４０を通じてノードＡ０の電圧が放電される。この後、ノードＡ０の電圧がノードＲ０の電圧と同一、あるいはそれより低くなったとき（または、ノードＡ０の電圧が目標電圧に至ったとき）、第２放電部１４０の放電経路は比較部１８０により遮断される。このような帰還スキームによると、従来技術による設定時間（図２を参照）Ｔ２に比べ、ノードＡ０の電圧が要求される電圧まで設定されるのにかかる時間（図４を参照）Ｔ２’を短縮することができる。つまり、読出時間（図４を参照）Ｔ２’が短縮可能になる（動作速度を向上させうる）。
【００２３】
以下、図３で使用される信号のタイミングを示す図４に基づいて本発明による読出動作を説明する。読出動作が始まると、図４に示すように、信号ＳＢＬ、ＤＣＢはロウ-ハイ遷移を有する。これにより、ページバッファ４０のＮＭＯＳトランジスタ４２、４３がターンオンされ、感知ノードＳ０は論理“ロウ”レベル（例えば、接地電圧レベル）に放電される。そして、空乏形トランジスタ４８を通じて感知ノードＳ０にそれぞれ連結されるビットラインＢＬ０〜ＢＬ１０２３も論理“ロウ”レベルに放電される。
【００２４】
このとき、ストリング及び接地選択ライン信号ＳＳＬ、ＧＳＬと選択されないワードライン（例えば、ＷＬ１〜ＷＬ１５）は行デコーダ回路２０を通じて読出動作を遂行するための所定の電圧Ｖｒに駆動される。同時に、信号Ｏｌａｔｃｈ、Ｏｓａｅと選択ワードライン（例えば、ＷＬ０）は接地電圧レベルに維持され、信号Ｏｂｌｓｈは論理“ハイ”レベル（例えば、電源電圧レベル）に維持される。このような条件によると、ノードＡ０は負荷制御回路１００のＰＭＯＳトランジスタ１２１、１２２を通じて論理“ハイ”レベル、すなわち電源電圧レベルに維持される。同様に、ノードＲ０もＰＭＯＳトランジスタ１６１、１６２を通じて電源電圧レベルに維持される。
【００２５】
その次に、信号Ｏｓａｅが論理“ロウ”レベルから論理“ハイ”レベルに遷移するにしたがって、第１放電部１２０のＰＭＯＳトランジスタ１２１と目標電圧発生部１６０のＰＭＯＳトランジスタ１６１はターンオフされ、第１放電部１２０のＮＭＯＳトランジスタ１２４と目標電圧発生部１６０のＮＭＯＳトランジスタ１６４はターンオンされる。その結果、ノードＡ０、Ｒ０の電圧が対応するＮＭＯＳトランジスタ１２３、１２４、そして１６３、１６４を通じて放電され始める。これと同時に、比較部１８０はノードＡ０の電圧とノードＲ０の電圧を比較する。このとき、ノードＲ０の負荷はノードＡ０の負荷に比べて極めて小さいので、ノードＲ０の電圧はノードＡ０の電圧より急速に低くなる。したがって、比較部１８０から出力される信号ＣＯＭは論理“ハイ”レベルとなる。これにより、第２放電部１４０のＮＭＯＳトランジスタ１４１がターンオンされ、ノードＡ０の電圧は第１及び第２放電部１２０、１４０を通じて放電される。その結果、ノードＡ０の電圧は図４に示すように、電源電圧レベルから特定電圧レベル（例えば、１.２Ｖ）まで速く放電される。図２及び図４から分かるように、ノードＡ０の電圧が要求される電圧まで設定される時間Ｔ２’は従来技術の時間Ｔ２より短い。
【００２６】
この後、負荷トランジスタとして動作する各ページバッファ４０のＰＭＯＳトランジスタ４１が設定されたノードＡ０の電圧により若干伝導する。つまり、ビットラインＢＬ０〜ＢＬ１０２３はそれぞれ対応するＰＭＯＳトランジスタ４１を通じて流れる負荷電流の供給を受ける。各ビットラインＢＬ０〜ＢＬ１０２３に負荷電流が供給されると、各ビットラインに充電される電圧は対応するセルトランジスタの状態により異なる。例えば、任意のフラッシュＥＥＰＲＯＭセルがプログラムされた場合、セルのしきい電圧Ｖｔｈがワードライン電圧０Ｖより高いので、負荷電流はビットライン上に蓄積され、その結果、ビットラインの電圧レベルは所定電圧（例えば、０.９Ｖ）以上に高くなる。これにより、空乏形トランジスタ４８はターンオフされ、感知ノードＳ０はほぼ電源電圧レベルまで高くなる。一方、セルが消去された場合、セルのしきい電圧Ｖｔｈがワードライン電圧より低いので、負荷電流はセルを通じて共通ソースラインＣＳＬに放電され、その結果、ビットライン及び感知ノードがすべて接地電圧レベルとなる。
【００２７】
続いて、図４に示すように、信号Ｏｌａｔｃｈが論理“ロウ”レベルから論理“ハイ”レベルに遷移するとき、反転ノード／Ｑは感知ノードＳ０の電圧レベルにより変化する。すなわち、前者の場合において、ＮＭＯＳトランジスタ４６、４７がターンオンされるので、反転ノード／ＱはＮＭＯＳトランジスタ４６、４７を通じて接地される。その反面、後者の場合において、ＮＭＯＳトランジスタ４６がターンオフされるので、反転ノード／Ｑは初期に設定されたレベルに維持される。このような一連の過程を通じて読出動作が完了する。
【００２８】
【発明の効果】
上述したように、負荷トランジスタのゲートに印加されるノードＡ０の電圧が要求される電圧より高いとき、２つの放電経路が形成されてノードＡ０の電圧が放電されるようにし、それにより速い時間内にノードＡ０の電圧を要求される電圧まで放電することができる。したがって、読出動作にかかる時間を短縮することができる効果がある。
【図面の簡単な説明】
【図１】従来技術による負荷制御回路を備えるＮＡＮＤフラッシュメモリ装置を示す回路図。
【図２】読出動作時、図１で使用される信号のタイミングを示す図。
【図３】本発明による負荷制御回路を備えるＮＡＮＤフラッシュメモリ装置の実施例を示す図。
【図４】読出動作時、図３で使用される信号のタイミングを示す図。
【符号の説明】
１０：  アレイ
２０：  行デコーダ
３０：  ストリング
４０：  ページバッファ
５０，１００：  負荷制御回路
【図１】
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【図２】
0004426082.tif 000003
【図３】
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【図４】
0004426082.tif 000005