(57)【特許請求の範囲】
【請求項１】
基板上に配置される複数の信号線と、この信号線にトランジスタを介して接続される画素電極とを備え、前記信号線に沿って区分される第１領域及び第２領域を含むアレイ基板と、
前記第１領域の信号線に対応して配置される第１信号線駆動回路と、
前記第２領域の信号線に対応して配置される第２信号線駆動回路と、
入力されたデータ信号に基づく第１データ信号を第１バス配線を介して前記第１信号線駆動回路に供給し、第２データ信号を第２バス配線を介して前期第２信号線駆動回路に供給する制御回路と、を備えた表示装置において、
前記制御回路は、
前記データ信号を、第１データ群と、第２データ群と、第３データ群と、第４データ群と、に分離する分離手段と、
各データ群を一時的に記憶する第１記憶手段及び第２記憶手段と、
各水平走査期間の第１期間に前記第１データ群を前記第１バス配線を介して前記第１信号線駆動回路に出力すると共に前記第３データ群を前記第２バス配線を介して前記第２信号線駆動回路に出力し、第２期間に前記第２データ群を前記第１バス配線を介して前記第１信号線駆動回路に出力すると共に第４データ群を前記第２バス配線を介して前記第２信号線駆動回路に出力する出力制御部と、を含み、
前記第１信号線駆動回路は、前記第１データ群及び前記第２データ群に対応する画像信号を順次出力する第１出力回路と、前記第１出力回路からの前記画像信号を対応する信号線に振り分ける第１切換回路とを含み、
前記第２信号線駆動回路は、前記第３データ群及び前記第４データ群に対応する画像信号を順次出力する第２出力回路と、前記第２出力回路からの前記画像信号を対応する信号線に振り分ける第２切換回路とを含み、
前記出力制御部は、第１のタイミングで前記第１記憶手段に第１データ群を記憶すると同時に前記第２記憶手段に第２データ群を記憶し、続く第２のタイミングで前記第１期間に同期して前記第１記憶手段から第１データ群を出力しながら前記第１記憶手段に第４データ群を記憶すると同時に第３データ群を出力し、続く第３のタイミングで前記第２期間に同期して前記第２記憶手段から第２データ群を出力すると同時に前記第１記憶手段から第４データ群を出力するように制御することを特徴とする表示装置。
【請求項２】
前記第１記憶手段及び前記第２記憶手段は、それぞれ少なくとも１つのデータ群を記憶するための容量を有していることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１記憶手段及び前記第２記憶手段の容量は、それぞれ１／４水平走査期間分のデータ群の容量に相当することを特徴とする請求項２に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、表示装置に係り、特に、外部回路との接続数が低減できる表示装置に関する。
【０００２】
【従来の技術】
表示装置、たとえば多結晶シリコンＴＦＴを用いた液晶表示装置では、駆動回路としての信号線駆動用回路の一部及びゲート線駆動用回路をアレイ基板上に一体的に形成することができる。この場合、基板外部にも信号線駆動回路の一部、例えばディジタル・アナログ変換回路（ＤＡＣ）が設けられるが、アモルファスシリコンＴＦＴを用いた液晶表示装置と比較して、アレイ基板との接続配線の数を大幅に減少できる。
【０００３】
【発明が解決しようとする課題】
多結晶シリコンＴＦＴを用いた液晶表示装置では、基板上にゲート線駆動用回路の他に、さらに信号線駆動用回路を一体的に形成することが可能となるが、基板の大型化に伴い基板上に引き回される配線長が長くなり、信号が劣化して表示不良を生じるおそれがある。そこで、信号線駆動用回路を従来の外部ＩＣで構成することが考えられている。
【０００４】
この場合、駆動周波数を低減させるために、外部回路基板からのデータ信号を、バスラインを介して複数のフレキシブル配線基板上に並列に実装された信号線駆動用ＩＣに供給することが考えられる。例えば、このバスラインを、奇数番目の信号線駆動用ＩＣと外部回路基板とを接続する第１の系統と、偶数番目の信号線駆動用ＩＣと外部回路基板とを接続する第２の系統とで構成することができる。
【０００５】
このような２系統のバスラインを介して外部回路基板と信号線駆動用ＩＣとを接続した場合、それぞれの配線長を短くすることができず、外部回路基板側のバッファの能力を上げる必要があり、消費電力が増加する問題が生じる。また、十分な配線長を有しているために、クロック信号やデータ信号などの各種信号が遅延したり、劣化し、動作が不安定となって表示不良を生じるおそれがある。
【０００６】
また、上述したような配線構造の場合、入力されたデータ信号を記憶するメモリの容量は、少なくとも１走査ライン分、すなわち１水平走査期間分に相当するデータ容量を必要とするため、コストの削減を妨げる問題がある。
【０００７】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、メモリの容量を低減してコストを削減しつつ、画素の高精細化を可能とし、且つ、大表示画面であっても消費電力を増大することなく表示不良の発生を防止することが可能な表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
本実施形態によれば、
基板上に配置される複数の信号線と、この信号線にトランジスタを介して接続される画素電極とを備え、前記信号線に沿って区分される第１領域及び第２領域を含むアレイ基板と、
前記第１領域の信号線に対応して配置される第１信号線駆動回路と、
前記第２領域の信号線に対応して配置される第２信号線駆動回路と、
入力されたデータ信号に基づく第１データ信号を第１バス配線を介して前記第１信号線駆動回路に供給し、第２データ信号を第２バス配線を介して前期第２信号線駆動回路に供給する制御回路と、を備えた表示装置において、
前記制御回路は、
前記データ信号を、第１データ群と、第２データ群と、第３データ群と、第４データ群と、に分離する分離手段と、
各データ群を一時的に記憶する第１記憶手段及び第２記憶手段と、
各水平走査期間の第１期間に前記第１データ群を前記第１バス配線を介して前記第１信号線駆動回路に出力すると共に前記第３データ群を前記第２バス配線を介して前記第２信号線駆動回路に出力し、第２期間に前記第２データ群を前記第１バス配線を介して前記第１信号線駆動回路に出力すると共に第４データ群を前記第２バス配線を介して前記第２信号線駆動回路に出力する出力制御部と、を含み、
前記第１信号線駆動回路は、前記第１データ群及び前記第２データ群に対応する画像信号を順次出力する第１出力回路と、前記第１出力回路からの前記画像信号を対応する信号線に振り分ける第１切換回路とを含み、
前記第２信号線駆動回路は、前記第３データ群及び前記第４データ群に対応する画像信号を順次出力する第２出力回路と、前記第２出力回路からの前記画像信号を対応する信号線に振り分ける第２切換回路とを含み、
前記出力制御部は、第１のタイミングで前記第１記憶手段に第１データ群を記憶すると同時に前記第２記憶手段に第２データ群を記憶し、続く第２のタイミングで前記第１期間に同期して前記第１記憶手段から第１データ群を出力しながら前記第１記憶手段に第４データ群を記憶すると同時に第３データ群を出力し、続く第３のタイミングで前記第２期間に同期して前記第２記憶手段から第２データ群を出力すると同時に前記第１記憶手段から第４データ群を出力するように制御することを特徴とする表示装置が提供される。
【０００９】
【発明の実施の形態】
以下、この発明の表示装置、すなわち多結晶シリコンＴＦＴを画素ＴＦＴとして用い有効表示領域が対角１５インチサイズの光透過型液晶表示装置及びこの表示装置に適用される表示方法の一実施の形態について図面を参照して説明する。
【００１０】
図１に示すように、この液晶表示装置１は、アレイ基板１００と、このアレイ基板１００に対して所定の間隔をおいて対向配置された対向基板２００と、これらアレイ基板１００と対向基板２００との間に挟持され配向膜（図示せず）を介して配置される液晶層３００とを備えている。アレイ基板１００と対向基板２００とは、その周辺に配置されるシール材４００によって貼り合わせられている。
【００１１】
アレイ基板１００は、行方向に沿って延出された複数のゲート線Ｙと、列方向に沿って延出された複数の信号線Ｘと、ゲート線Ｙと信号線Ｘとの各交差部に設けられたスイッチング素子としての画素薄膜トランジスタすなわち画素ＴＦＴ１１０と、ゲート線Ｙと信号線Ｘとによって囲まれた各画素に対応して設けられた画素電極１２０と、を備えている。
【００１２】
画素ＴＦＴ１１０は、多結晶シリコン膜を半導体層とする多結晶シリコンＴＦＴである。画素ＴＦＴ１１０のゲート電極は、ゲート線Ｙに接続されているとともに、ソース電極は、信号線Ｘに接続されている。また、画素ＴＦＴ１１０のドレイン電極は、画素電極１２０及びこの画素電極１２０と並列に補助容量素子１３０を構成する一方の電極に接続されている。
【００１３】
ゲート線Ｙを駆動するための駆動信号を出力するゲート線駆動手段として機能するゲート線駆動回路１５０は、画素ＴＦＴ１１０と同一プロセスでアレイ基板１００上に一体的に形成されている。
【００１４】
信号線Ｘを駆動するための駆動信号を出力する信号線駆動回路部１６０は、フレキシブル配線基板上に信号線駆動用ＩＣ５１１が実装され、アレイ基板１００と電気的に接続されるＴＣＰ５００−１、５００−２…、５００−６と、アレイ基板１００上に画素ＴＦＴ１１０と同一プロセスで形成された選択手段として機能する選択回路１７０とによって構成される。
【００１５】
ＴＣＰ５００−１〜６は、アレイ基板１００の一辺に列設され、外部回路基板としてのＰＣＢ基板６００に接続されている。このＰＣＢ基板６００には、外部から入力される基準クロック信号及びディジタル方式のデータ信号に基づいて、各種制御信号及び制御信号に同期したデータ信号を出力する制御ＩＣ６１０、電源回路などが実装されている。
【００１６】
ＴＣＰ５００−Ｎは、図２に示すように、ＰＣＢ基板６００に形成された接続配線上の接続端子に接続されるＰＣＢ側パッド５１３と、アレイ基板１００に形成された接続配線上の接続端子に接続されるアレイ側パッド５１５と、これらのパッド間を接続する各種配線とを備えている。これらのＰＣＢ側パッド５１３及びアレイ側パッド５１５は、異方性導電フィルム（ＡＣＦ）を介してそれぞれＰＣＢ基板６００及びアレイ基板１００に電気的に接続されている。
【００１７】
信号線駆動回路部１６０の信号線駆動用ＩＣ５１１は、ＰＣＢ基板６００からの入力信号に基づいて、データ信号をアナログ方式の映像信号として出力する。
【００１８】
すなわち、図３に示すように、信号線駆動用ＩＣ５１１は、シフトレジスタ５２１、データレジスタ５２３、Ｄ／Ａコンバータ５２５などから構成されている。シフトレジスタ５２１には、ＰＣＢ基板６００側からクロック信号及び制御信号が入力される。データレジスタ５２３には、ＰＣＢ基板６００側からデータ信号が入力される。また、Ｄ／Ａコンバータ５２５には、ＰＣＢ基板６００側から基準信号が入力され、入力されたデータ信号がアナログ映像信号に変換される。
【００１９】
ＴＣＰ−Ｎの信号線駆動用ＩＣ５１１から出力される各アナログ映像信号は、各水平走査期間毎に２つの信号線に対応したアナログ映像信号を含み、これを時系列に出力し、これがアレイ基板１００上に形成された信号線駆動回路部１６０の選択回路１７０に入力される。
【００２０】
選択回路１７０は、信号線駆動用ＩＣ５１１からの配線に接続され、信号線駆動用ＩＣ５１１からの各シリアルアナログ映像信号が出力される出力端子ＯＵＴ１、ＯＵＴ２…と、信号線Ｘ１、Ｘ２…の一端に設けられた入力端子１Ａ及び１Ｂ、２Ａ及び２Ｂ…とを選択的に接続するスイッチＳＷ１、ＳＷ２…を備えており、これにより各水平走査期間で信号線駆動用ＩＣ５１１からの２つの隣接する信号線に対応するシリアルな各アナログ映像信号は、後述するように隣接する２つの信号線に順次振り分けられる。
【００２１】
この実施の形態では、出力端子ＯＵＴの数は、信号線Ｘの数の半分であり、１出力端子から２本の信号線に対して順次駆動信号を出力している。更に接続数を低減するのであれば、出力端子ＯＵＴの数を信号線Ｘの数の１／３さらには１／４等にもすることは可能である。
【００２２】
そして、例えば、スイッチＳＷ１は、スイッチ信号に基づいて、１水平走査期間内に、出力端子ＯＵＴ１と、信号線Ｘ１及びＸ２の入力端子１Ａ及び１Ｂとをそれぞれ所定のタイミングで順次接続する。スイッチＳＷ１は、スイッチ信号がＯＮのタイミングで出力端子ＯＵＴ１と入力端子１Ａとを接続し、スイッチ信号がＯＦＦのタイミングで出力端子ＯＵＴ１と入力端子１Ｂとを接続する。
【００２３】
スイッチＳＷ２も同様に、１水平走査期間内に、出力端子ＯＵＴ２と、信号線Ｘ３及びＸ４の入力端子２Ａ及び２Ｂとをそれぞれ所定のタイミングで接続する。スイッチＳＷ２は、スイッチ信号がＯＮのタイミングで出力端子ＯＵＴ２と入力端子２Ｂとを接続し、スイッチ信号がＯＦＦのタイミングで出力端子ＯＵＴ２と入力端子２Ｂとを接続する。
【００２４】
このように、ゲート線駆動回路を基板上に一体的に形成し、信号線駆動回路を基板上に一体的に形成した選択回路とＴＣＰ上に実装された信号線駆動用ＩＣとで構成し、１水平走査期間内に、選択回路のスイッチが複数の信号線に順次駆動信号を出力することにより、画素を高精細化してもアレイ基板上に形成される接続配線の数を信号線の本数分に対応して形成する必要がなくなり、接続配線間のピッチを十分に確保できる。
【００２５】
また、ゲート線駆動回路及び信号線駆動回路をすべて基板上に形成する場合と比較して、配線長が長くなることを防止することができ、データ信号、あるいは映像信号の劣化を防止できるとともに、製造コストの増大を防止できる。
【００２６】
次に、各信号線Ｘの駆動方法、すなわち各信号線から各画素へのアナログ映像信号の書き込み方法の一例について説明する。
【００２７】
ここで、たとえば１水平走査期間の前半に入力端子１Ａ、後半に入力端子１Ｂにそれぞれ接続された信号線Ｘ１及びＸ２に映像信号の書き込みを行う場合について説明する。
【００２８】
まず、１水平走査期間の前半に、スイッチＳＷ１が入力端子１Ａに接続され、信号線Ｘ１にアナログ映像信号が書き込まれる。信号線Ｘ１にアナログ映像信号が保持されている状態で、１水平周期の後半に、スイッチＳＷ１が入力端子１Ｂに接続され、信号線Ｘ２にアナログ映像信号が書き込まれる。
【００２９】
この際、信号線Ｘ１は、信号線Ｘ２の電位変化に伴い、信号線同士の結合容量によって、電位の変化が生じてしまう。その結果、信号線Ｘ１では、本来、書き込まれるべきアナログ映像信号に基づく電位と異なる電位に変動し、表示上、問題が生じる恐れがある。
【００３０】
たとえば、１垂直走査期間毎に信号線に書き込まれる映像信号の極性すなわち正負を切り替え、また隣接する信号線に正負が反転する映像信号が書き込まれるＶライン反転駆動の場合、一様画面を表示させる、たとえば電圧を印加して黒表示をする場合、コモン電位を５Ｖとすれば、正側は９Ｖ、負側は１Ｖの電圧を印加することとなる。
【００３１】
先の問題が生じた場合、信号線Ｘ１が９Ｖの電位を書き込まれた後、隣接する信号線Ｘ２に１Ｖを書き込むが、信号線Ｘ１の電位が信号線Ｘ２の電位変動により９Ｖの電位が５Ｖに近づく方向に変化することになる。すなわち、黒のレベルが変化し、変動が大きい場合には、縦に階調の異なる縞が見えてしまうことにつながり、表示装置としての機能に重大な支障が生じる。
【００３２】
そこで、この実施の形態では、信号線への書き込み順序を所定の垂直走査期間及び水平走査期間の少なくとも一方毎に変えることにより、電位変動を生じた画素を時間的あるいは空間的に分散し、これによって、表示画面の階調変動を視認しづらくする。
【００３３】
すなわち、図４に示すように、ｎフレームにおいて、スイッチＳＷ１には、１水平走査期間の前半でＯＮとなり、後半でＯＦＦとなるスイッチ信号が入力される。これにより、出力端子ＯＵＴ１は、１水平走査期間の前半に入力端子１Ａに接続され、後半に入力端子１Ｂに接続される。また、スイッチＳＷ２には、１水平走査期間の前半でＯＦＦとなり、後半でＯＮとなるスイッチ信号が入力される。これにより、出力端子ＯＵＴ２は、１水平走査期間の前半に入力端子２Ｂに接続され、後半に入力端子２Ａに接続される。
【００３４】
出力端子ＯＵＴ１から出力される出力信号は、１水平走査期間の前半及び後半で反転し、前半には、接続された入力端子１Ａを介して信号線Ｘ１に正の映像信号を書き込み、後半には、接続された入力端子１Ｂを介して信号線Ｘ２に負の映像信号を書き込む。
【００３５】
出力端子ＯＵＴ２から出力される出力信号は、１水平走査期間の前半及び後半で反転し、前半には、接続された入力端子２Ｂを介して信号線Ｘ４に負の映像信号を書き込み、後半には、接続された入力端子２Ａを介して信号線Ｘ３に正の映像信号を書き込む。
【００３６】
これにより、画素１には、１水平走査期間の前半から正の映像信号が書き込まれ、画素２には、後半から負の映像信号が書き込まれることになる。また、画素３には、１水平走査期間の後半から正の映像信号が書き込まれ、画素４には、前半から負の映像信号が書き込まれることになる。
【００３７】
このとき、隣接する画素の書き込み電位の影響により、１水平走査期間の前半に書き込まれた電位が変動する。すなわち、画素１では、画素２に電位が書き込まれた影響により、書き込み時の９Ｖからわずかに低下し、また、画素４では、画素３に電位が書き込まれた影響により、書き込み時の１Ｖからわずかに上昇する。
【００３８】
続いて、図５に示すように、（ｎ＋１）フレームにおいて、スイッチＳＷ１には、１水平走査期間の前半でＯＦＦとなり、後半でＯＮとなるスイッチ信号が入力される。これにより、出力端子ＯＵＴ１は、１水平走査期間の前半に入力端子１Ｂに接続され、後半に入力端子１Ａに接続される。また、スイッチＳＷ２には、１水平走査期間の前半でＯＮとなり、後半でＯＦＦとなるスイッチ信号が入力される。これにより、出力端子ＯＵＴ２は、１水平走査期間の前半に入力端子２Ａに接続され、後半に入力端子２Ｂに接続される。
【００３９】
出力端子ＯＵＴ１から出力される出力信号は、１水平走査期間の前半及び後半で反転し、前半には、接続された入力端子１Ｂを介して信号線Ｘ２に正の映像信号を書き込み、後半には、接続された入力端子１Ａを介して信号線Ｘ１に負の映像信号を書き込む。
【００４０】
出力端子ＯＵＴ２から出力される出力信号は、１水平走査期間の前半及び後半で反転し、前半には、接続された入力端子２Ａを介して信号線Ｘ３に負の映像信号を書き込み、後半には、接続された入力端子２Ｂを介して信号線Ｘ４に正の映像信号を書き込む。
【００４１】
これにより、画素１には、１水平走査期間の後半から負の映像信号が書き込まれ、画素２には、前半から正の映像信号が書き込まれることになる。また、画素３には、１水平走査期間の前半から負の映像信号が書き込まれ、画素４には、後半から正の映像信号が書き込まれることになる。
【００４２】
このとき、画素２では、画素１に電位が書き込まれた影響により、書き込み時の９Ｖからわずかに低下し、また、画素３では、画素４に電位が書き込まれた影響により、書き込み時の１Ｖからわずかに上昇する。
【００４３】
このように、ｎフレームにおいて、画素１及び画素４の電位がそれぞれコモン電位に近い方向にずれ、画素２及び画素３と比較して、黒レベルが薄くなる。また、（ｎ＋１）フレームにおいて、画素２及び画素３の電位がそれぞれコモン電位に近い方向にずれ、画素１及び画素４と比較して、黒レベルが薄くなる。
【００４４】
表示画面上の他の部分についても同様に動作するため、この場合、信号線Ｘ１に接続された画素列及び信号線Ｘ２に接続された画素列、あるいは、信号線Ｘ３に接続された画素列及び信号線Ｘ４に接続された画素列の黒レベルが交互に薄くなる。この結果、表示画面全体として、表示が薄くなる部分が平均化されることになり、電位変動の影響による表示の変動を視認しづらくすることが可能となる。
【００４５】
したがって、信号線駆動用ＩＣの出力端子数が信号線の本数より少ないため、信号線駆動用ＩＣの個数を低減することが可能となり、コストを低減できるとともに、信号線駆動用ＩＣの個数を低減しても、画面の表示品位を低下させることなく表示させることが可能となる。
【００４６】
上述した実施の形態では、信号線の選択周期を１垂直走査期間毎としたが、１水平走査期間毎でも同様の作用が生じ、電位が変動する画素を市松状に分散することができる。また、１水平走査期間毎且つ１垂直走査期間毎に信号線の選択周期を変更しても良い。この場合、市松状の配列が垂直走査期間毎に入れ替わることになり、一層電位変動を生じた画素を平均化できる。
【００４７】
同様に、信号線の選択周期を１水平走査期間や１垂直走査期間に限らず、複数周期で実行しても良い。例えば、信号線の選択周期を１水平走査期間毎且つ２垂直走査期間毎に変更しても良い。すなわち、上述した実施の形態では、ある画素に注目した場合、電位変動が特定の極性の映像信号を書き込む際に生じるという偏りがあったが、この場合には、極性に関しても順に入れ替わるため、偏りの発生を抑制できる。
【００４８】
上述した実施の形態では、図１に示したＴＣＰ５００−１〜６は、すべて同一であり、図２に示したように構成されている。すなわち、各ＴＣＰ５００−ＮのＰＣＢパッド５１３及びアレイパッド５１５に対応したＰＣＢ基板６００上及びアレイ基板１００上の接続配線数及び接続配線間のピッチは、それぞれ同一である。
【００４９】
このＴＣＰ５００−Ｎは、信号線駆動用ＩＣ５１１にＰＣＢ基板６００からの入力信号に対応して設けられた入力信号用配線群５３１、信号線駆動用ＩＣ５１１からの出力信号に対応して設けられた出力信号用配線群５３３、液晶表示装置用の電源配線、選択回路１７０のスイッチＳＷ用の電源配線及びスイッチ信号（制御信号）用配線などの各種配線群５３５および５３７を備えている。
【００５０】
図２に示すように、信号線駆動用ＩＣ５１１への入力信号用配線群５３１及び出力信号用配線群５３３は、略等しい本数に分配された各種配線群５３５と５３７との間に配置されている。
【００５１】
アレイ基板１００の両端に配置されたＴＣＰ５００−１及び５００−６は、アレイ基板１００の両端に設けられたゲート線駆動回路１５０に対応して、各種配線群５３５及び５３７に、ゲート線駆動回路１５０用の電源配線及び制御信号用配線を備えている。もちろん、ゲート線駆動回路１５０がアレイ基板の一端のみに設けられた場合には、これに対応して一方のＴＣＰ５００−１または５００−６のみに、ゲート線駆動回路１５０用の電源配線及び制御信号用配線を備えればよい。
【００５２】
このように、ＴＣＰ上にゲート線駆動回路用の電源配線及び制御信号用配線や、選択回路のスイッチ用の電源配線及びスイッチ信号用配線、液晶表示装置用の電源配線などを、信号線駆動用ＩＣの入出力信号用配線とともに形成することにより、別途の配線部材を用意する必要がなくなり、コストを低減することが可能となる。
【００５３】
なお、上述した実施の形態では、ＴＣＰ５００−１〜６をすべて同一としたが、ＴＣＰ５００−１及び５００−６と、ＴＣＰ５００−２〜５００−５とを異なる構成としてもよい。すなわち、ＴＣＰ５００−２〜５００−５のアレイパッド５１５に対応したアレイ基板１００上の接続配線数は、ＴＣＰ５００−１及び５００−６に比べて少ない。このため、ＴＣＰ５００−２〜５００−５は、接続配線間のピッチをより拡大できる。
【００５４】
より具体的には、ＴＣＰ５００−１及び５００−６は、図２に示すような構造であって、信号線駆動用ＩＣ５１１にＰＣＢ基板６００からの入力信号に対応して設けられた入力信号用配線群５３１、信号線駆動用ＩＣ５１１からの出力信号に対応して設けられた出力信号用配線群５３３、液晶表示装置用の電源配線、選択回路１７０のスイッチＳＷ用の電源配線及びスイッチ信号（制御信号）用配線、ゲート線駆動回路１５０用の電源配線及び制御信号用配線などの各種配線群５３５および５３７を備えている。
【００５５】
図２に示すように、信号線駆動用ＩＣ５１１への入力信号用配線群５３１及び出力信号用配線群５３３は、略等しい本数に分配された各種配線群５３５と５３７との間に配置されている。
【００５６】
ＴＣＰ５００−２〜５００−５は、図６に示すような構造であって、信号線駆動用ＩＣ５１１にＰＣＢ基板６００からの入力信号に対応して設けられた入力信号用配線群５３１、信号線駆動用ＩＣ５１１からの出力信号に対応して設けられた出力信号用配線群５３３、液晶表示装置用の電源配線、選択回路１７０のスイッチＳＷ用の電源配線及びスイッチ信号（制御信号）用配線などの各種配線群５４１および５４３を備えている。
【００５７】
図６に示すように、信号線駆動用ＩＣ５１１への入力信号用配線群５３１及び出力信号用配線群５３３は、略等しい本数に分配された各種配線群５４１と５４３との間に配置されている。
【００５８】
図２に示したＴＣＰにおける各種配線群５３５及び５３７の本数は、２０〜４０本程度であるのに対して、図６に示したＴＣＰにおける各種配線群５４１及び５４３の本数は、５〜２０本程度である。
【００５９】
図７に示すように、アレイ基板１００の一端側に、ＴＣＰ５００−１が接続される。アレイ基板１００は、その一辺に沿って、ＴＣＰ５００−１のアレイパッド５１５が接続される接続パッド群ＰＤを備えている。これらの接続パッド群ＰＤの中央部には、信号線駆動用ＩＣ５１１からの出力信号、スイッチ信号、スイッチの電源を選択回路１７０に入力するためのパッドが設けられている。
【００６０】
接続パッド群ＰＤの一端側には、主にゲート線駆動回路１５０に電源及び制御信号を入力するためのパッドが設けられている。これらのパッドから供給される制御信号としては、例えば、ゲート線駆動回路１５０がシフトレジスタで構成されている場合、クロック信号やスタート信号、リセット信号などである。また、これらのパッドからは、必要に応じて液晶表示装置の電源が供給されても良い。
【００６１】
図８に示すように、アレイ基板１００の一辺に沿った中央部には、ＴＣＰ５００−２〜５００−５が接続される。アレイ基板１００は、その一辺に沿って、ＴＣＰ５００−２〜５００−５のアレイパッド５１５が接続される接続パッド群ＰＤを備えている。これらの接続パッド群ＰＤには、信号線駆動用ＩＣ５１１からの出力信号、スイッチ信号、スイッチの電源を選択回路１７０に入力するためのパッドが設けられている。
【００６２】
図９に示すように、アレイ基板１００の他端側に、ＴＣＰ５００−６が接続される。アレイ基板１００は、その一辺に沿って、ＴＣＰ５００−６のアレイパッド５１５が接続される接続パッド群ＰＤを備えている。これらの接続パッド群ＰＤの中央部には、信号線駆動用ＩＣ５１１からの出力信号、スイッチ信号、スイッチの電源を選択回路１７０に入力するためのパッドが設けられている。
【００６３】
接続パッド群ＰＤの他端側には、主にゲート線駆動回路１５０に電源及び制御信号を入力するためのパッドが設けられている。また、これらのパッドからは、必要に応じて液晶表示装置の電源が供給されても良い。
【００６４】
以上の構成により、ＴＣＰ５００−２〜５００−５は、信号線駆動ＩＣからの出力信号が入力される配線の他、選択回路１７０のスイッチＳＷ用の電源及びスイッチ信号を入力するための配線のみで良く、ＴＣＰ５００−１及び５００−６と比べて接続すべき配線の数を削減することができる。このため、各配線の一端に設けられたパッドのピッチを拡大することができる。これにより、信頼性を損なうことなく、高精細化を図ることが可能である。
【００６５】
ところで、上述したような駆動方法の表示装置において、ＰＣＢ基板６００の制御ＩＣ６１０と、各ＴＣＰ５００−１、５００−２、…５００−６の信号線駆動用ＩＣ５１１とを、従来のようなアモルファスシリコンを用いた表示装置と同様に接続すると、少なくとも１走査ライン分、すなわち１水平走査期間分のデータ信号を一時的に記憶するメモリが必要となる。
【００６６】
そこで、図１１に示すように、この表示装置では、ＰＣＢ基板６００の制御ＩＣ６１０と、各ＴＣＰ５００−１、５００−２、…５００−６の信号線駆動用ＩＣ５１１とを、第１バスライン６２０−１及び第２バスライン６２０−２を介して接続している。
【００６７】
第１バスライン６２０−１は、制御ＩＣ６１０と、各ＴＣＰ５００−１、５００−２、５００−３に含まれる信号線駆動用ＩＣとを接続する。ＴＣＰ５００−１は、例えば、信号線Ｘ１〜Ｘ１３４を駆動し、ＴＣＰ５００−２は、信号線Ｘ１３５〜Ｘ２６８を駆動し、ＴＣＰ５００−３は、信号線Ｘ２６９〜Ｘ４０２を駆動する。これらの信号線Ｘ１〜Ｘ４０２は、表示装置の表示領域ＤＡのうち、例えば左半分の第１表示領域ＤＡ１に含まれ、１水平走査期間の前半に信号が書き込まれる第１信号線群と１水平走査期間の後半に信号が書き込まれる第２信号線群とに分類される。
【００６８】
第２バスライン６２０−２は、制御ＩＣ６１０と、各ＴＣＰ５００−４、５００−５、５００−６に含まれる信号線駆動用ＩＣとを接続する。ＴＣＰ５００−４は、例えば、信号線Ｘ４０３〜Ｘ５３６を駆動し、ＴＣＰ５００−５は、信号線Ｘ５３７〜Ｘ６７０を駆動し、ＴＣＰ５００−６は、信号線Ｘ６７１〜Ｘ８００を駆動する。これらの信号線Ｘ４０３〜Ｘ８００は、表示装置の表示領域ＤＡのうち、例えば右半分の第２表示領域ＤＡ２に含まれ、１水平走査期間の前半に信号が書き込まれる第３信号線群と１水平走査期間の後半に信号が書き込まれる第４信号線群とに分類される。
【００６９】
第１表示領域ＤＡ１に含まれる信号線Ｘ１〜Ｘ４０２の総数は、第２表示領域ＤＡ２に含まれる信号線Ｘ４０３〜Ｘ８００の総数と略等しい。
【００７０】
一方、ＰＣＢ基板６００側の制御ＩＣ６１０は、各部を制御する制御手段として機能するＲＯＭ６１１と、分離手段として機能するデータ分離部６１２と、振分回路６１３と、第１記憶手段及び第２記憶手段としてそれぞれ機能するメモリＡ及びメモリＢと、出力タイミング制御部６１５と、第１出力ポートＯＵＴ１及び第２出力ポートＯＵＴ２とを備えている。
【００７１】
データ分離部６１２は、ＲＯＭ６１１の制御に基づいて、外部から入力されたディジタル方式の入力データ信号を、１水平走査期間の前半に選択される信号線群に書き込まれるデータと、１水平走査期間の後半に選択される信号線群に書き込まれるデータとに分離する。さらに、データ分離部６１２は、ＲＯＭ６１１の制御に基づいて、これらのデータを、第１表示領域ＤＡ１に含まれる信号線群に書き込まれるデータ群と、第２表示領域ＤＡ２に含まれる信号線群に書き込まれるデータ群とに分離する。
【００７２】
これにより、データ分離部６１２は、１水平走査期間の前半に第１表示領域ＤＡ１の第１信号線群に書き込まれる第１データ群１−１Ａと、１水平走査期間の後半に第１表示領域ＤＡ１の第２信号線群に書き込まれる第２データ群１−１Ｂと、１水平走査期間の前半に第２表示領域ＤＡ２の第３信号線群に書き込まれる第３データ群１−２Ａと、１水平走査期間の後半に第２表示領域ＤＡ２の第４信号線群に書き込まれる第４データ群１−２Ｂと、を生成する。
【００７３】
振分回路６１３は、ＲＯＭ６１１の制御に基づいて、データ分離部６１２によって生成された各データ群を振り分け、メモリＡまたはメモリＢに一時的に記憶するか、直接所定の出力ポートに出力する。
【００７４】
メモリＡ及びメモリＢは、振分回路６１３によって振り分けられた各データ群を記憶する。これらのメモリＡ及びメモリＢは、それぞれ少なくとも１つのデータ群を記憶するための容量を有している。この容量は、１／４水平走査期間分のデータ群の容量に相当する。
【００７５】
出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、メモリＡ及びメモリＢに一時的に記憶されたデータ群を所定のタイミングで所定の出力ポートに出力させるとともに、振分回路６１３から直接出力されたデータ群を所定のタイミングで所定の出力ポートに出力させる。
【００７６】
第１出力ポートＯＵＴ１及び第２出力ポートＯＵＴ２は、出力タイミング制御部６１５の制御に基づいて、所定のタイミングで出力されたデータ群のディジタルデータ信号を、第１バスライン６２０−１及び第２バスライン６２０−２にそれぞれ出力する。
【００７７】
次に、入力データ信号をデータ群毎に記憶し、各ＴＣＰに出力する方法について説明する。
【００７８】
図１１に示すように、Ｎ番目の走査ラインを駆動する際に各信号線Ｘ１〜Ｘ８００に書き込まれる入力データ信号のデータ１１、１２、１３、１４、１５、１６は、それぞれＴＣＰ５００−１、５００−２、５００−３、５００−４、５００−５、５００−６の信号線駆動用ＩＣ５１１に入力されるデータに相当する。
【００７９】
このような入力データ信号が外部からＰＣＢ基板６００の制御ＩＣ６１０に入力されると、ＲＯＭ６１１は、データ分離部６１２を制御して、入力データ信号を所定の分離データに分離する。
【００８０】
すなわち、データ分離部６１２は、ＲＯＭ６１１の制御に基づいて、１水平走査期間の前半に選択される信号線群に書き込まれる分離データ１１Ａ、１２Ａ、１３Ａ、１４Ａ、１５Ａ、１６Ａと、１水平走査期間の後半に選択される信号線群に書き込まれる分離データ１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１５Ｂ、１６Ｂとに分離する。
【００８１】
続いて、ＲＯＭ６１１は、データ分離部６１２を制御して、これらの分離データを、第１表示領域ＤＡ１に含まれる信号線群に書き込まれるデータ群と、第２表示領域ＤＡ２に含まれる信号線群に書き込まれるデータ群とに分離する。
【００８２】
すなわち、データ分離部６１２は、ＲＯＭ６１１の制御に基づいて、分離データ１１Ａ、１２Ａ、１３Ａ、１４Ａ、１５Ａ、１６Ａを、第１データ群１−１Ａ（１１Ａ、１２Ａ、１３Ａ）と、第３データ群１−２Ａ（１４Ａ、１５Ａ、１６Ａ）とに分離する。
【００８３】
第１データ群１−１Ａは、ＴＣＰ５００−１〜５００−３の各信号線駆動用ＩＣ５１１を介して１水平走査期間の前半に第１表示領域ＤＡ１の第１信号線群に書き込まれるデータに相当する。また、第３データ群１−２Ａは、ＴＣＰ５００−４〜５００−６の各信号線駆動用ＩＣ５１１を介して１水平走査期間の前半に第２表示領域ＤＡ２の第３信号線群に書き込まれるデータに相当する。
【００８４】
また、データ分離部６１２は、ＲＯＭ６１１の制御に基づいて、分離データ１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１５Ｂ、１６Ｂを、第２データ群１−１Ｂ（１１Ｂ、１２Ｂ、１３Ｂ）と、第４データ群１−２Ｂ（１４Ｂ、１５Ｂ、１６Ｂ）とに分離する。
【００８５】
第２データ群１−１Ｂは、ＴＣＰ５００−１〜５００−３の各信号線駆動用ＩＣ５１１を介して１水平走査期間の後半に第１表示領域ＤＡ１の第２信号線群に書き込まれるデータに相当する。また、第４データ群１−２Ｂは、ＴＣＰ５００−４〜５００−６の各信号線駆動用ＩＣ５１１を介して１水平走査期間の後半に第２表示領域ＤＡ２の第４信号線群に書き込まれるデータに相当する。
【００８６】
続いて、データ分離部６１２は、生成した第１データ群１−１Ａ、第２データ群１−１Ｂ、第３データ群１−２Ａ、及び第４データ群１−２Ｂをそれぞれ振分回路６１３に出力する。
【００８７】
振分回路６１３は、ＲＯＭ６１１の制御に基づいて、第１のタイミングで第１データ群１−１ＡをメモリＡに一時的に記憶し、同時に、第２データ群１−１ＢをメモリＢに一時的に記憶する。
【００８８】
続いて、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第１のタイミングに続く第２のタイミングで、第１データ群１−１ＡをメモリＡから読み出し、第１出力ポートＯＵＴ１から出力する。また、このとき同時に、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、振分回路６１３によって振り分けられた第３データ群１−２Ａを第２出力ポートＯＵＴ２から出力する。さらに、このとき同時に、振分回路６１３は、ＲＯＭ６１１の制御に基づいて、第１データ群１−１Ａを順次出力して空き容量ができたメモリＡに第４データ群１−２Ｂを順次一時的に記憶する。
【００８９】
第１出力ポートＯＵＴ１から出力された第１データ群１−１Ａの各データ１１Ａ、１２Ａ、１３Ａは、第１バスライン６２０−１を介してそれぞれＴＣＰ５００−１、５００−２、５００−３の各信号線駆動用ＩＣ５１１に出力される。
【００９０】
第２出力ポートＯＵＴ２から出力された第３データ群１−２Ａの各データ１４Ａ、１５Ａ、１６Ａは、第２バスライン６２０−２を介してそれぞれＴＣＰ５００−４、５００−５、５００−６の各信号線駆動用ＩＣ５１１に出力される。
【００９１】
これにより、Ｎラインにおける１水平走査期間の前半に、表示領域ＤＡの第１表示領域ＤＡ１に含まれる第１信号線群に第１データ群１−１Ａが書き込まれ、第２表示領域ＤＡ２に含まれる第３信号線群に第３データ群１−２Ａが書き込まれる。
【００９２】
続いて、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第２のタイミングに続く第３のタイミングで、第４データ群１−２ＢをメモリＡから読み出し、第２出力ポートＯＵＴ２から出力する。また、このとき同時に、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第２データ群１−１ＢをメモリＢから読み出し、第１出力ポートＯＵＴ１から出力する。
【００９３】
第１出力ポートＯＵＴ１から出力された第２データ群１−１Ｂの各データ１１Ｂ、１２Ｂ、１３Ｂは、第１バスライン６２０−１を介してそれぞれＴＣＰ５００−１、５００−２、５００−３の各信号線駆動用ＩＣ５１１に出力される。
【００９４】
第２出力ポートＯＵＴ２から出力された第４データ群１−２Ｂの各データ１４Ｂ、１５Ｂ、１６Ｂは、第２バスライン６２０−２を介してそれぞれＴＣＰ５００−４、５００−５、５００−６の各信号線駆動用ＩＣ５１１に出力される。
【００９５】
これにより、Ｎラインの１水平走査期間の後半に、表示領域ＤＡの第１表示領域ＤＡ１に含まれる第２信号線群に第２データ群１−１Ｂが書き込まれ、第２表示領域ＤＡ２に含まれる第４信号線群に第４データ群１−２Ｂが書き込まれる。
【００９６】
一方で、外部からＰＣＢ基板６００の制御ＩＣ６１０には、（Ｎ＋１）番目の走査ラインを駆動する際に各信号線Ｘ１〜Ｘ８００に書き込まれる入力データ信号が入力される。この入力データ信号のデータ２１、２２、２３、２４、２５、２６は、それぞれＴＣＰ５００−１、５００−２、５００−３、５００−４、５００−５、５００−６の信号線駆動用ＩＣ５１１に入力されるデータに相当する。
【００９７】
そして、データ分離部６１２は、ＲＯＭ６１１の制御に基づいて、１水平走査期間の前半に選択される信号線群に書き込まれる分離データ２１Ａ、２２Ａ、２３Ａ、２４Ａ、２５Ａ、２６Ａと、１水平走査期間の後半に選択される信号線群に書き込まれる分離データ２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、２５Ｂ、２６Ｂとに分離する。
【００９８】
続いて、データ分離部６１２は、ＲＯＭ６１１の制御に基づいて、分離データ２１Ａ、２２Ａ、２３Ａ、２４Ａ、２５Ａ、２６Ａを、第１データ群２−１Ａ（２１Ａ、２２Ａ、２３Ａ）と、第３データ群２−２Ａ（２４Ａ、２５Ａ、２６Ａ）とに分離する。
【００９９】
第１データ群２−１Ａは、ＴＣＰ５００−１〜５００−３の各信号線駆動用ＩＣ５１１を介して１水平走査期間の前半に第１表示領域ＤＡ１の第１信号線群に書き込まれるデータに相当する。また、第３データ群２−２Ａは、ＴＣＰ５００−４〜５００−６の各信号線駆動用ＩＣ５１１を介して１水平走査期間の前半に第２表示領域ＤＡ２の第３信号線群に書き込まれるデータに相当する。
【０１００】
また、データ分離部６１２は、ＲＯＭ６１１の制御に基づいて、分離データ２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、２５Ｂ、２６Ｂを、第２データ群２−１Ｂ（２１Ｂ、２２Ｂ、２３Ｂ）と、第４データ群２−２Ｂ（２４Ｂ、２５Ｂ、２６Ｂ）とに分離する。
【０１０１】
第２データ群２−１Ｂは、ＴＣＰ５００−１〜５００−３の各信号線駆動用ＩＣ５１１を介して１水平走査期間の後半に第１表示領域ＤＡ１の第２信号線群に書き込まれるデータに相当する。また、第４データ群２−２Ｂは、ＴＣＰ５００−４〜５００−６の各信号線駆動用ＩＣ５１１を介して１水平走査期間の後半に第２表示領域ＤＡ２の第４信号線群に書き込まれるデータに相当する。
【０１０２】
続いて、データ分離部６１２は、生成した第１データ群２−１Ａ、第２データ群２−１Ｂ、第３データ群２−２Ａ、及び第４データ群２−２Ｂをそれぞれ振分回路６１３に出力する。
【０１０３】
振分回路６１３は、ＲＯＭ６１１の制御に基づいて、上述した第３のタイミングで、（Ｎラインの）第４データ群１−２Ｂを順次出力して空き容量ができたメモリＡに（（Ｎ＋１）ラインの）第１データ群２−１Ａを順次一時的に記憶する。また、このとき同時に、振分回路６１３は、ＲＯＭ６１１の制御に基づいて、（Ｎラインの）第２データ群１−１Ｂを順次出力して空き容量ができたメモリＢに（（Ｎ＋１）ラインの）第２データ群２−１Ｂを順次一時的に記憶する。
【０１０４】
続いて、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第３のタイミングに続く第４のタイミングで、第１データ群２−１ＡをメモリＡから読み出し、第１出力ポートＯＵＴ１から出力する。また、このとき同時に、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、振分回路６１３によって振り分けられた第３データ群２−２Ａを第２出力ポートＯＵＴ２から出力する。さらに、このとき同時に、振分回路６１３は、ＲＯＭ６１１の制御に基づいて、第１データ群２−１Ａを順次出力して空き容量ができたメモリＡに第４データ群２−２Ｂを順次一時的に記憶する。
【０１０５】
第１出力ポートＯＵＴ１から出力された第１データ群２−１Ａの各データ２１Ａ、２２Ａ、２３Ａは、第１バスライン６２０−１を介してそれぞれＴＣＰ５００−１、５００−２、５００−３の各信号線駆動用ＩＣ５１１に出力される。
【０１０６】
第２出力ポートＯＵＴ２から出力された第３データ群２−２Ａの各データ２４Ａ、２５Ａ、２６Ａは、第２バスライン６２０−２を介してそれぞれＴＣＰ５００−４、５００−５、５００−６の各信号線駆動用ＩＣ５１１に出力される。
【０１０７】
これにより、（Ｎ＋１）ラインの１水平走査期間の前半に、表示領域ＤＡの第１表示領域ＤＡ１に含まれる第１信号線群に第１データ群２−１Ａが書き込まれ、第２表示領域ＤＡ２に含まれる第３信号線群に第３データ群２−２Ａが書き込まれる。
【０１０８】
続いて、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第４のタイミングに続く第５のタイミングで、第４データ群２−２ＢをメモリＡから読み出し、第２出力ポートＯＵＴ２から出力する。また、このとき同時に、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第２データ群２−１ＢをメモリＢから読み出し、第１出力ポートＯＵＴ１から出力する。
【０１０９】
第１出力ポートＯＵＴ１から出力された第２データ群２−１Ｂの各データ２１Ｂ、２２Ｂ、２３Ｂは、第１バスライン６２０−１を介してそれぞれＴＣＰ５００−１、５００−２、５００−３の各信号線駆動用ＩＣ５１１に出力される。
【０１１０】
第２出力ポートＯＵＴ２から出力された第４データ群２−２Ｂの各データ２４Ｂ、２５Ｂ、２６Ｂは、第２バスライン６２０−２を介してそれぞれＴＣＰ５００−４、５００−５、５００−６の各信号線駆動用ＩＣ５１１に出力される。
【０１１１】
これにより、（Ｎ＋１）ラインの１水平走査期間の後半に、表示領域ＤＡの第１表示領域ＤＡ１に含まれる第２信号線群に第２データ群２−１Ｂが書き込まれ、第２表示領域ＤＡ２に含まれる第４信号線群に第４データ群２−２Ｂが書き込まれる。
【０１１２】
上述したような処理を同様に繰り返すことにより、１水平走査期間の前半および後半に、それぞれ選択された信号線群に２系統のバスラインからパラレルに信号を書き込むことが可能となる。これにより、バスラインの配線長を短縮することが可能となり、信号の劣化を抑制することが可能となる。したがって、表示不良の発生を防止することが可能となる。
【０１１３】
また、制御ＩＣは、少なくとも１／４水平走査期間分のデータを記憶可能な容量を有するメモリを２個備えている。このため、これらのメモリの総容量を、従来のメモリ容量と比較して、１／２にすることができ、コストを削減することが可能となる。
【０１１４】
次に、Ｖライン反転駆動方式を例として、より具体的な実施の形態について説明する。
【０１１５】
すなわち、図１２の（ａ）に示すように、Ｖライン反転駆動方式では、１走査ラインにおける各信号線に書き込まれる信号の極性は、１信号線毎に反転している。例えば、第１走査ラインにおいて、ＲＯ１に相当する信号線には、正（＋）極性の信号が書き込まれ、ＧＯ１に相当する信号線には、負（−）極性の信号線が書き込まれる。
【０１１６】
以下同様に、ＢＯ１、ＧＥ１、ＲＯ２、ＢＯ２、ＧＥ２、ＲＯ３…に相当する信号線には、正極性の信号が書き込まれ、ＲＥ１、ＢＥ２、ＧＯ２、ＲＥ２、ＢＥ２、ＧＯ３…に相当する信号線には、負極性の信号が書き込まれる。
【０１１７】
続く第２走査ライン、第３走査ライン…においても、同様に、ＲＯ１、ＢＯ１、ＧＥ１、ＲＯ２、ＢＯ２、ＧＥ２、ＲＯ３…に相当する信号線には、正極性の信号が書き込まれ、ＧＯ１、ＲＥ１、ＢＥ１、ＧＯ２、ＲＥ２、ＢＥ２、ＧＯ３…に相当する信号線には、負極性の信号が書き込まれる。
【０１１８】
Ｎ番目の走査ラインを駆動する際に入力データ信号は、各画素ＲＯ１、ＧＯ１、ＢＯ１、ＲＥ１、ＧＥ１、ＢＥ１、…、ＲＯ８００、ＧＯ８００、ＢＯ８００、ＲＥ８００、ＧＥ８００、ＢＥ８００に対応する各信号線にそれぞれ書き込まれるデータ列によって構成されている。この入力データ信号は、奇数番目の信号線に書き込まれる正極性のデータと、偶数番目の信号線に書き込まれる負極性のデータとを有している。すなわち、この入力データ信号は、＋−＋−＋−＋−＋−＋−＋−…と順に極性が反転するシリアルなデータ列によって構成されている。
【０１１９】
このような入力データ信号が外部からＰＣＢ基板６００の制御ＩＣ６１０に入力されると、ＲＯＭ６１１は、データ分離部６１２を制御して、入力データ信号を所定の分離データに分離する。
【０１２０】
すなわち、データ分離部６１２は、図１２の（ｂ）に示すように、１水平走査期間の前半に選択される信号線群に書き込まれる分離データ（ＲＯ１、ＲＥ１、…、ＢＯ８００、ＢＥ８００）と、図１２の（ｃ）に示すように、１水平走査期間の後半に選択される信号線群に書き込まれる分離データ（ＧＯ１、ＢＯ１、…、ＲＥ８００、ＧＥ８００）とに分離する。
【０１２１】
続いて、ＲＯＭ６１１は、データ分離部６１２を制御して、これらの分離データを、第１表示領域ＤＡ１に含まれる信号線群に書き込まれるデータ群と、第２表示領域ＤＡ２に含まれる信号線群に書き込まれるデータ群とに分離する。
【０１２２】
すなわち、データ分離部６１２は、図１３に示すように、図１２の（ｂ）に示した分離データ（ＲＯ１、ＲＥ１、…、ＢＯ８００、ＢＥ８００）を、第１データ群Ｎ−１Ａ（ＲＯ１、ＲＥ１、…、ＢＯ４０２、ＢＥ４０２）と、第３データ群Ｎ−２Ａ（ＲＯ４０３、ＲＥ４０３、…、ＢＯ８００、ＢＥ８００）とに分離する。
【０１２３】
第１データ群Ｎ−１Ａは、ＴＣＰ５００−１〜５００−３の各信号線駆動用ＩＣ５１１を介して１水平走査期間の前半に第１表示領域ＤＡ１の第１信号線群に書き込まれるデータに相当する。また、第３データ群Ｎ−２Ａは、ＴＣＰ５００−４〜５００−６の各信号線駆動用ＩＣ５１１を介して１水平走査期間の前半に第２表示領域ＤＡ２の第３信号線群に書き込まれるデータに相当する。
【０１２４】
また、データ分離部６１２は、図１３に示すように、図１２の（ｃ）に示した分離データ（ＧＯ１、ＢＯ１、…、ＲＥ８００、ＧＥ８００）を、第２データ群Ｎ−１Ｂ（ＧＯ１、ＢＥ１、…、ＲＥ４０２、ＧＥ４０２）と、第４データ群Ｎ−２Ｂ（ＧＯ４０３、ＢＯ４０３、…、ＲＥ８００、ＧＥ８００）とに分離する。
【０１２５】
第３データ群Ｎ−２Ａ及び第４データ群Ｎ−２Ｂは、第１データ群Ｎ−１Ａ及び第２データ群Ｎ−１Ｂのデータ容量と整合するためにダミーデータを有している。
【０１２６】
第２データ群Ｎ−１Ｂは、ＴＣＰ５００−１〜５００−３の各信号線駆動用ＩＣ５１１を介して１水平走査期間の後半に第１表示領域ＤＡ１の第２信号線群に書き込まれるデータに相当する。また、第４データ群Ｎ−２Ｂは、ＴＣＰ５００−４〜５００−６の各信号線駆動用ＩＣ５１１を介して１水平走査期間の後半に第２表示領域ＤＡ２の第４信号線群に書き込まれるデータに相当する。
【０１２７】
続いて、データ分離部６１２は、生成した第１データ群Ｎ−１Ａ、第２データ群Ｎ−１Ｂ、第３データ群Ｎ−２Ａ、及び第４データ群Ｎ−２Ｂをそれぞれ振分回路６１３に出力する。
【０１２８】
振分回路６１３は、ＲＯＭ６１１の制御に基づいて、第１のタイミングで第１データ群Ｎ−１ＡをメモリＡに一時的に記憶し、同時に、第２データ群Ｎ−１ＢをメモリＢに一時的に記憶する。
【０１２９】
続いて、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第１のタイミングに続く第２のタイミングで、第１データ群Ｎ−１ＡをメモリＡから読み出し、第１出力ポートＯＵＴ１から出力する。また、このとき同時に、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、振分回路６１３によって振り分けられた第３データ群Ｎ−２Ａを第２出力ポートＯＵＴ２から出力する。さらに、このとき同時に、振分回路６１３は、ＲＯＭ６１１の制御に基づいて、第１データ群Ｎ−１Ａを順次出力して空き容量ができたメモリＡに第４データ群Ｎ−２Ｂを順次一時的に記憶する。
【０１３０】
このとき、出力タイミング制御部６１５は、クロック信号に同期して、各ＴＣＰに含まれる信号線駆動ＩＣの６個の入力端子Ｄ０、Ｄ１…Ｄ５毎にデータ信号をパラレルに出力する。
【０１３１】
例えば、出力タイミング制御部６１５は、図１３に示すように、クロック信号１に同期して、メモリＡから、第１データ群Ｎ−１ＡのＤ０にＲＯ１用の書き込み信号を出力し、同様に、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５にそれぞれＲＥ１、ＧＥ１、ＧＯ２、ＢＯ２、ＢＥ２用の書き込み信号を出力する。また同時に、出力タイミング制御部６１５は、クロック信号１に同期して、メモリＡに、第４データ群Ｎ−２ＢのＤ０にＧＯ４０３用の書き込み信号を記憶し、同様に、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５にそれぞれＢＯ４０３、ＢＥ４０３、ＲＯ４０４、ＲＥ４０４、ＧＥ４０４用の書き込み信号を記憶する。
【０１３２】
そして、出力タイミング制御部６１５は、クロック信号２に同期して、同様に、第１データ群Ｎ−１ＡのメモリＡからの出力と、第４データ群Ｎ−２ＢのメモリＡへの記憶を同時に行う。
【０１３３】
第１出力ポートＯＵＴ１から出力された第１データ群１−１Ａの各データは、第１バスライン６２０−１を介してそれぞれＴＣＰ５００−１、５００−２、５００−３の各信号線駆動用ＩＣ５１１に出力される。
【０１３４】
第２出力ポートＯＵＴ２から出力された第３データ群１−２Ａの各データは、第２バスライン６２０−２を介してそれぞれＴＣＰ５００−４、５００−５、５００−６の各信号線駆動用ＩＣ５１１に出力される。
【０１３５】
これにより、Ｎラインにおける１水平走査期間の前半に、表示領域ＤＡの第１表示領域ＤＡ１に含まれる第１信号線群に第１データ群Ｎ−１Ａが書き込まれ、第２表示領域ＤＡ２に含まれる第３信号線群に第３データ群Ｎ−２Ａが書き込まれる。
【０１３６】
続いて、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第２のタイミングに続く第３のタイミングで、第４データ群Ｎ−２ＢをメモリＡから読み出し、第２出力ポートＯＵＴ２から出力する。また、このとき同時に、出力タイミング制御部６１５は、ＲＯＭ６１１の制御に基づいて、第２データ群Ｎ−１ＢをメモリＢから読み出し、第１出力ポートＯＵＴ１から出力する。
【０１３７】
第１出力ポートＯＵＴ１から出力された第２データ群Ｎ−１Ｂの各データは、第１バスライン６２０−１を介してそれぞれＴＣＰ５００−１、５００−２、５００−３の各信号線駆動用ＩＣ５１１に出力される。
【０１３８】
第２出力ポートＯＵＴ２から出力された第４データ群Ｎ−２Ｂの各データは、第２バスライン６２０−２を介してそれぞれＴＣＰ５００−４、５００−５、５００−６の各信号線駆動用ＩＣ５１１に出力される。
【０１３９】
これにより、Ｎラインの１水平走査期間の後半に、表示領域ＤＡの第１表示領域ＤＡ１に含まれる第２信号線群に第２データ群Ｎ−１Ｂが書き込まれ、第２表示領域ＤＡ２に含まれる第４信号線群に第４データ群Ｎ−２Ｂが書き込まれる。
【０１４０】
以下、同様に、図１４に示すように、第１のタイミングで、メモリＡに第１データ群Ｎ−１Ａを記憶すると同時に、メモリＢに第２データ群Ｎ−１Ｂを記憶する。
【０１４１】
そして、第２のタイミングで、メモリＡから第１データ群Ｎ−１Ａを第１出力ポートから出力すると同時に、第３データ群Ｎ−２Ａを直接第２出力ポートから出力する。この第２のタイミングで、第１データ群Ｎ−１Ａを出力することによって形成されたメモリＡの空き容量を利用して第４データ群Ｎ−２Ｂを記憶する。
【０１４２】
そして、第３のタイミングで、メモリＢから第２データ群Ｎ−１Ｂを第１出力ポートから出力すると同時に、メモリＡから第４データ群Ｎ−２Ｂを第２出力ポートから出力する。この第３のタイミングで、第２データ群Ｎ−１Ｂを出力することによって形成されたメモリＢの空き容量を利用して次のラインの第２データ群（Ｎ＋１）−１Ｂを記憶すると同時に、第４データ群Ｎ−２Ｂを出力することによって形成されたメモリＡの空き容量を利用して次のラインの第１データ群（Ｎ＋１）−１Ａを記憶する。
【０１４３】
。
【０１４４】
このように、メモリへのデータの書き込み、及び、メモリからのデータの出力を繰り返すことにより、メモリの容量を削減することができ、表示不良の発生を防止可能な表示装置を提供することが可能となる。
【０１４５】
【発明の効果】
以上説明したように、この発明によれば、メモリの容量を低減してコストを削減しつつ、画素の高精細化を可能とし、且つ、大表示画面であっても消費電力を増大することなく表示不良の発生を防止することが可能な表示装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、この発明の表示装置の一実施の形態に係る液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した液晶表示装置の一辺に設けられるＴＣＰの構成を概略的に示す図である。
【図３】図３は、図１に示した液晶表示装置の信号線駆動回路の構成を概略的に示す図である。
【図４】図４は、図１に示した液晶表示装置の各画素にデータ信号を書き込む際のタイミングチャートを示す図である。
【図５】図５は、図１に示した液晶表示装置の各画素にデータ信号を書き込む際のタイミングチャートを示す図である。
【図６】図６は、図１に示した液晶表示装置の一辺に設けられるＴＣＰの構成を概略的に示す図である。
【図７】図７は、図１に示した液晶表示装置のアレイ基板の一端側に設けられた配線パッドの構成を概略的に示す図である。
【図８】図８は、図１に示した液晶表示装置のアレイ基板の中央部に設けられた配線パッドの構成を概略的に示す図である。
【図９】図９は、図１に示した液晶表示装置のアレイ基板の他端側に設けられた配線パッドの構成を概略的に示す図である。
【図１０】図１０は、図１に示した表示装置のＰＣＢ基板に備えられる制御ＩＣの構造を概略的に示すブロック図である。
【図１１】図１１は、この発明の表示装置に適用されるデータ群のメモリへの記憶及びメモリからの出力のタイミングを説明するための図である。
【図１２】図１２の（ａ）は、Ｖライン反転駆動方式を説明するための図であり、図１２の（ｂ）は、１水平走査期間の前半に選択された信号線に書き込まれる信号を示す図であり、図１２の（ｃ）は、１水平走査期間の後半に選択された信号線に書き込まれる信号を示す図である。
【図１３】図１３は、図１２の（ａ）に示した入力データ信号を分離して生成された第１〜第４データ群を示す図である。
【図１４】図１４は、図１０に示したそれぞれのメモリに記憶されるデータ群及びそれぞれのメモリから出力されるデータ群のタイミングを概略的に示す図である。
【符号の説明】
１…液晶表示装置
１００…アレイ基板
１１０…多結晶シリコン薄膜トランジスタ
１５０…ゲート線駆動回路
１６０…信号線駆動回路
１７０…選択回路
２００…対向基板
３００…液晶層
５００−Ｎ…ＴＣＰ
５１１…信号線駆動用ＩＣ
６００…ＰＣＢ基板
６１０…制御ＩＣ
６１１…ＣＰＵ
６１２…データ分離部
６１３…振分回路
６１４（Ａ、Ｂ）…メモリ（Ａ、Ｂ）
６１５…出力タイミング制御部
ＯＵＴ１…第１出力ポート
ＯＵＴ２…第２出力ポート
６２０−１…第１バスライン
６２０―２…第２バスライン
【図１】
0004551519.tif 000002
【図２】
0004551519.tif 000003
【図３】
0004551519.tif 000004
【図４】
0004551519.tif 000005
【図５】
0004551519.tif 000006
【図６】
0004551519.tif 000007
【図７】
0004551519.tif 000008
【図８】
0004551519.tif 000009
【図９】
0004551519.tif 000010
【図１０】
0004551519.tif 000011
【図１１】
0004551519.tif 000012
【図１２】
0004551519.tif 000013
【図１３】
0004551519.tif 000014
【図１４】
0004551519.tif 000015