(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと、各メモリセルに対応して設けられたメモリセル選択線とを備え、各メモリセルに固有のアドレス信号が割当てられた半導体記憶装置であって、
電源電位が与えられる主電源線、
その第１の電極が前記主電源線に接続され、前記アドレス信号が入力されたことに応じて導通する第１のトランジスタ、
前記第１のトランジスタの第２の電極に接続された副電源線、
各メモリセル選択線に対応して設けられて前記副電源線から与えられる電源電位によって駆動され、対応のアドレス信号が入力されたことに応じて対応のメモリセル選択線を選択電位にし、対応のメモリセルを活性化させるデコーダ、および
前記デコーダによって活性化されたメモリセルと外部との間でデータの入出力を行なうためのデータ入出力回路を備え、
前記デコーダは、
対応のアドレス信号が入力されたことに応じてメモリセル選択信号を出力する論理回路、および
前記副電源線と対応のメモリセル選択線との間に接続され、前記論理回路から前記メモリセル選択信号が出力されたことに応じて導通する第２のトランジスタを含み、
複数の前記メモリセル選択線は予め定められたピッチで配置され、
前記第１のトランジスタは並列接続された複数の第３のトランジスタに分割され、
複数の前記メモリセル選択線に対応する複数の前記第２のトランジスタの配置領域に前記複数の第３のトランジスタが分散配置されている、半導体記憶装置。
【請求項２】
前記複数のメモリセルはそれぞれが少なくとも１つのメモリセルを含む複数のグループに分割され、前記アドレス信号に含まれる固有のグループ選択信号が各グループに割当てられ、
前記第１のトランジスタは、各グループに対応して設けられて対応のグループ選択信号が入力されたことに応じて導通し、
前記副電源線は、各グループに対応して設けられて対応の第１のトランジスタの第２の電極に接続され、
前記デコーダは、対応の副電源線から与えられる電源電位によって駆動される、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２のトランジスタのしきい値電圧は、前記第１のトランジスタのしきい値電圧よりも小さい、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第２のトランジスタのしきい値電圧は、前記第１のトランジスタのしきい値電圧と等しい、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記第１のトランジスタは、さらに、前記主電源線に前記電源電位が与えられたことに応じて予め定められた時間だけ導通する、請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
それぞれが、複数のメモリセルを含み、複数のメモリブロックに分割された複数のメモリアレイと、各メモリセルに対応して設けられたメモリセル選択線とを備え、各メモリアレイに固有のメモリアレイ選択信号が割当てられ、各メモリアレイにおいて各メモリセルに固有のアドレス信号が割当てられ、前記アドレス信号に含まれる固有のブロック選択信号が各メモリブロックに割当てられた半導体記憶装置であって、
電源電位が与えられる主電源線、
各メモリブロックに対応して設けられてその第１の電極が前記主電源線に接続され、対応のメモリアレイ選択信号およびブロック選択信号が入力されたことに応じて導通する第１のトランジスタ、
各メモリブロックに対応して設けられ、対応の第１のトランジスタの第２の電極に接続された副電源線、
各メモリセル選択線に対応して設けられて対応の副電源線から与えられる電源電位によって駆動され、対応のメモリアレイ選択信号およびアドレス信号が入力されたことに応じて対応のメモリセル選択線を選択電位にし、対応のメモリセルを活性化させる第１のデコーダ、および
前記第１のデコーダによって活性化されたメモリセルと外部との間でデータの入出力を行なうためのデータ入出力回路を備え、
前記第１のデコーダは、
対応のメモリアレイ選択信号およびアドレス信号が入力されたことに応じてメモリセル選択信号を出力する論理回路、および
対応の副電源線と対応のメモリセル選択線との間に接続され、前記論理回路から前記メモリセル選択信号が出力されたことに応じて導通する第２のトランジスタを含み、
複数の前記メモリセル選択線は予め定められたピッチで配置され、
前記第１のトランジスタは並列接続された複数の第３のトランジスタに分割され、
複数の前記メモリセル選択線に対応する複数の前記第２のトランジスタの配置領域に前記複数の第３のトランジスタが分散配置されている、半導体記憶装置。
【請求項７】
前記第２のトランジスタのしきい値電圧は、前記第１のトランジスタのしきい値電圧よりも小さい、請求項６に記載の半導体記憶装置。
【請求項８】
前記第２のトランジスタのしきい値電圧は、前記第１のトランジスタのしきい値電圧と等しい、請求項６に記載の半導体記憶装置。
【請求項９】
前記副電源線は、各少なくとも２つのメモリブロックに共通に設けられ、
さらに、各少なくとも２つのメモリブロックに対応して設けられ、前記主電源線と対応の副電源線との間に接続され、対応のメモリアレイ選択信号およびブロック選択信号のうちの少なくとも１つが入力されたことに応じて導通する第４のトランジスタを備え、
前記論理回路は、対応の副電源線から与えられる電源電位によって駆動される、請求項６から請求項８のいずれかに記載の半導体記憶装置。
【請求項１０】
さらに、各メモリアレイに対応して設けられ、対応のメモリアレイ選択信号および前記アドレス信号に従って前記ブロック選択信号を生成する第２のデコーダを備え、
前記第１のトランジスタは、対応の第２のデコーダから対応のブロック選択信号が出力されたことに応じて導通する、請求項６から請求項９のいずれかに記載の半導体記憶装置。
【請求項１１】
前記第１のトランジスタは、さらに、前記主電源線に前記電源電位が与えられたことに応じて予め定められた時間だけ導通する、請求項６から請求項１０のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、さらに詳しくは、分割型階層電源構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
（１）  従来例１
近年、ＣＭＯＳ型半導体集積回路装置においては、ＭＯＳトランジスタなどのデバイスの微細化が進められるとともに、微細化されたデバイスの信頼性向上および消費電力の低減化を目的として低電源電圧化が進められている。また、低電源電圧で高速動作を行なわせるためＭＯＳトランジスタのしきい値電圧Ｖｔｈの低減化も図られている。
【０００３】
しかし、ＭＯＳトランジスタのしきい値電圧Ｖｔｈを低くするとＭＯＳトランジスタの非導通時にそのソース−ドレイン間を流れるサブスレショルド・リーク電流が増大してしまう。これは、ＣＭＯＳ型半導体集積回路装置全体の直流消費電流の増大、特にスタンバイ時の直流消費電流の増大につながる。そこで、この問題の対策案としてＭＴ−ＣＭＯＳ（Multi-Threshold CMOS）方式が提案された。
【０００４】
図６０は、ＭＴ−ＣＭＯＳ方式が採用されたＣＭＯＳ型半導体集積回路装置の要部を示す回路図である。図６０を参照して、このＣＭＯＳ型半導体集積回路装置は、低いしきい値電圧ＬＶｔｈｐ，ＬＶｔｈｎのＰチャネルＭＯＳトランジスタＱＰ１およびＮチャネルＭＯＳトランジスタＱＮ１で構成されたＣＭＯＳ型論理回路（図ではインバータＩＮＶ）と、比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタＱＰ２とを備える。
【０００５】
ＰチャネルＭＯＳトランジスタＱＰ１およびＮチャネルＭＯＳトランジスタＱＮ１は、インバータＩＮＶの電源ノードＮ１と接地ノードＮ２との間に直列接続され、各々のゲートはインバータＩＮＶの入力ノードＮ３に接続され、各々のドレインはインバータＩＮＶの出力ノードＮ４となる。ＰチャネルＭＯＳトランジスタＱＰ２は、電源電位ＶｃｃのラインとインバータＩＮＶの電源ノードＮ１との間に接続され、そのゲートはチップ選択信号／ＣＳを受ける。インバータＩＮＶの接地ノードＮ２は、接地電位ＧＮＤのラインに接続される。
【０００６】
アクティブ時は信号／ＣＳが活性化レベルの「Ｌ」レベルとなり、ＰチャネルＭＯＳトランジスタＱＰ２が導通してインバータＩＮＶの電源ノードＮ１に電源電位Ｖｃｃが与えられる。インバータＩＮＶの入力信号ＶＩが「Ｈ」レベルから「Ｌ」レベルに立下がると、ＰチャネルＭＯＳトランジスタＱＰ１が導通しＮチャネルＭＯＳトランジスタＱＮ１が非導通となってインバータＩＮＶの出力信号ＶＯは「Ｈ」レベルとなる。このとき、ＰチャネルＭＯＳトランジスタＱＰ１およびＮチャネルＭＯＳトランジスタＱＮ１のしきい値電圧ＬＶｔｈｐ，ＬＶｔｈｎが低いので、高速動作が得られる。
【０００７】
スタンバイ時は信号／ＣＳが非活性化レベルの「Ｈ」レベルとなり、ＰチャネルＭＯＳトランジスタＱＰ２が非導通となってインバータＩＮＶの電源ノードＮ１への電源電位Ｖｃｃの供給は停止される。また、入力信号ＶＩが「Ｌ」レベルから「Ｈ」レベルに立下がり、ＰチャネルＭＯＳトランジスタＱＰ１が非導通となりＮチャネルＭＯＳトランジスタＱＮ１が導通して出力信号ＶＯは「Ｌ」レベルとなる。このとき、電源電位ＶｃｃのラインからＭＯＳトランジスタＱＰ２，ＱＰ１，ＱＮ１を介して接地電位ＧＮＤのラインにサブスレショルド・リーク電流が流れるが、比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタＱＰ２があるため、ＰチャネルＭＯＳトランジスタＱＰ２がない場合に比べ、サブスレショルド・リーク電流が小さく抑えられる。
【０００８】
（２）  従来例２
一方、トランジスタの微細化、電源の低電圧化に伴い、トランジスタのしきい値が小さくなると、トランジスタがオフになっていても流れるサブスレッショルド電流が大きくなる。特開平６−２３７１６４号公報には、このようなサブスレッショルド電流を低減するためのＳＣＲＣ（Subthreshold Current Reduction Control）技術が開示されている。このＳＣＲＣ技術によると、ＣＭＯＳインバータ回路と電源との間、およびＣＭＯＳインバータ回路と接地との間にそれぞれスイッチが挿入される。アクティブ状態では両方のスイッチがオンにされ、インバータ回路は通常どおり入力信号に応答して出力信号を供給する。スタンバイ状態でこのインバータ回路がＨ（論理ハイ）レベルの出力信号を供給する場合は、電源側のスイッチがオンにされ、接地側のスイッチがオフにされる。
【０００９】
ここで、接地側のスイッチがオフにされるので、インバータ回路中のＮチャネルＭＯＳトランジスタに流れるサブスレッショルド電流が低減される。一方、スタンバイ状態でこのインバータ回路がＬ（論理ロー）レベルの出力信号を供給する場合は、電源側のスイッチがオフにされ、接地側のスイッチがオンにされる。この場合、電源側のスイッチがオフにされるので、インバータ回路中のＰチャネルＭＯＳトランジスタに流れるサブスレッショルド電流が低減される。
【００１０】
特開平６−２０３５５８号公報には、上記のようなＳＣＲＣ技術を採用したダイナミックランダムアクセスメモリ（ＤＲＡＭ）が開示されている。このＤＲＡＭでは、ワード線ドライバがブロックに分割され、各ブロックには複数のワード線ドライバと、これらワード線ドライバに共通に接続された１本のサブ電源線とが設けられる。各サブ電源線は選択トランジスタを介して１本のメイン電源線に共通に接続される。各選択トランジスタは対応するブロックがアクティブ状態のときオンになり、スタンバイ状態のときオフになる。したがって、スタンバイ状態のブロックにおいては、ワード線ドライバ中に流れるサブスレッショルド電流が低減される。
【００１１】
（３）  従来例３
さらに、図６１は、いわゆる階層電源方式が採用されたＣＭＯＳ型半導体集積回路装置の要部を示す回路図である。図６１を参照して、このＣＭＯＳ型半導体集積回路装置は、メイン電源線ＭＬ、メイン接地線ＭＬ′、サブ電源線ＳＬ、サブ接地線ＳＬ′、ＰチャネルＭＯＳトランジスタＱＰ５、ＮチャネルＭＯＳトランジスタＱＮ５、および複数のインバータＩＮＶ１，ＩＮＶ２，…を備える。ＰチャネルＭＯＳトランジスタＱＰ５およびＮチャネルＭＯＳトランジスタＱＮ５は、比較的高いしきい値電圧ＭＶｔｈｐ，ＭＶｔｈｎを有する。インバータＩＮＶ１，ＩＮＶ２，…は、図６０のインバータＩＮＶと同様、比較的低いしきい値電圧ＬＶｔｈｐ，ＬＶｔｈｎのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタで構成される。
【００１２】
メイン電源線ＭＬには、外部から電源電位Ｖｃｃが与えられる。ＰチャネルＭＯＳトランジスタＱＰ５は、メイン電源線ＭＬとサブ電源線ＳＬとの間に接続され、そのゲートが活性化信号φａの反転信号／φａを受ける。
【００１３】
メイン接地線ＭＬ′には、外部から接地電位ＧＮＤが与えられる。ＮチャネルＭＯＳトランジスタＱＮ５は、メイン接地線ＭＬ′とサブ接地線ＳＬ′との間に接続され、そのゲートは活性化信号φａを受ける。
【００１４】
活性化信号φａは、図６２に示すように、スタンバイ状態ではＬレベルとなり、アクティブ状態ではＨレベルとなる。スタンバイ状態ではＭＯＳトランジスタＱＰ５，ＱＮ５がオフしてサブ電源線ＳＬおよびサブ接地線ＳＬ′がメイン電源線ＭＬおよびメイン接地線ＭＬ′から切り離され、アクティブ状態ではＭＯＳトランジスタＱＰ５，ＱＮ５がオンしてサブ電源線ＳＬおよびサブ接地線ＳＬ′がメイン電源線ＭＬおよびメイン接地線ＭＬ′に接続される。
【００１５】
インバータＩＮＶ１，ＩＮＶ２，…は、直列接続される。初段のインバータＩＮＶ１には、信号ＶＩが入力される。信号ＶＩは、スタンバイ状態ではＬレベルとなり、アクティブ状態ではＨレベルとなる信号である。
【００１６】
スタンバイ状態でＰチャネルＭＯＳトランジスタが導通してＨレベルを出力する奇数段のインバータＩＮＶ１，ＩＮＶ３，…の電源ノードはメイン電源線ＭＬに接続され、各々の接地ノードはサブ接地線ＳＬ′に接続される。
【００１７】
スタンバイ状態でＮチャネルＭＯＳトランジスタが導通してＬレベルを出力する偶数段のインバータＩＮＶ２，ＩＮＶ４，…の電源ノードはサブ電源線ＳＬに接続され、各々の接地ノードはメイン接地線ＭＬ′に接続される。
【００１８】
スタンバイ状態ではメイン電源線ＭＬおよびメイン接地線ＭＬ′とサブ電源線ＳＬおよびサブ接地線ＳＬ′とが切り離されて、スタンバイ電流すなわちインバータＩＮＶ１，ＩＮＶ２，…に含まれるＭＯＳトランジスタのサブスレッショルドリーク電流が低減化される。このとき、Ｈレベルを出力するインバータＩＮＶ１，ＩＮＶ３，…の電源ノードはメイン電源線ＭＬに接続され、Ｌレベルを出力するインバータＩＮＶ２，ＩＮＶ４，…の接地ノードはメイン接地線ＳＬに接続されているので、インバータＩＮＶ１，ＩＮＶ２，…の出力が不安定になることはない。
【００１９】
アクティブ状態ではメイン電源線ＭＬおよびメイン接地線ＭＬ′とサブ電源線ＳＬおよびサブ接地線ＳＬ′とが接続されて、各インバータに電源電位Ｖｃｃおよび接地電位ＧＮＤが与えられる。各インバータは、比較的低いしきい値電圧ＬＶｔｈｐ，ＬＶｔｈｎのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタで構成されているので、高速に動作する。
【００２０】
【発明が解決しようとする課題】
しかし、図６０のＣＭＯＳ型半導体集積回路装置では、アクティブ時においては、インバータＩＮＶに電源電位Ｖｃｃを供給する必要がない場合（ＶＩが「Ｈ」レベルの場合）でも常にＰチャネルＭＯＳトランジスタＱＰ２を導通させていたので、消費電流は依然として大きかった。
【００２１】
また、上記のようにＳＣＲＣ技術はスタンバイ状態で流れるサブスレッショルド電流を低減することができるが、スタンバイ状態でサブ電源線がメイン電源線から電気的に切り離されるため、スタンバイ状態でサブ電源線の電圧が電源電圧から大幅に低下する。スタンバイ状態からアクティブ状態になるとサブ電源線はメイン電源線に接続されるが、サブ電源線の電圧が電源電圧に達するまでには所定の時間がかかる。そのため、アクティブ状態になった直後においては、そのサブ電源線に接続された論理回路は正しく動作することができない。
【００２２】
特開平８−８３４８７号公報には、このような問題を解決するための１つの方法が開示されている。この方法によると、メイン電源線の電圧を電源電圧よりも低い所定電圧に設定する電圧設定回路が設けられる。しかしながら、この電圧設定回路はスタンバイ時だけでなくアクティブ時でも動作するため、電圧設定回路による消費電流が増大する。
【００２３】
さらに、図６１のＣＭＯＳ型半導体集積回路装置では、パワーオン後の最初のアクティブサイクルでは、ＭＯＳトランジスタＱＰ５，ＱＮ５がオンされてからサブ電源線ＳＬおよびサブ接地線ＳＬ′が電源電位Ｖｃｃおよび接地電位ＧＮＤになるまである程度の時間が必要となるので、回路動作が遅くなり、誤動作が生じるという問題があった。
【００２４】
それゆえに、この発明の主たる目的は、消費電流が小さな半導体記憶装置を提供することである。
【００２７】
【課題を解決するための手段】
この発明の１つの局面に従うと、複数のメモリセルと、各メモリセルに対応して設けられたメモリセル選択線とを備え、各メモリセルに固有のアドレス信号が割当てられた半導体記憶装置は、主電源線、第１のトランジスタ、副電源線、デコーダ、およびデータ入出力回路を備える。主電源線には、電源電位が与えられる。第１のトランジスタは、その第１の電極が主電源線に接続され、アドレス信号が入力されたことに応じて導通する。副電源線は、第１のトランジスタの第２の電極に接続される。デコーダは、各メモリセル選択線に対応して設けられて副電源線から与えられる電源電位によって駆動され、対応のアドレス信号が入力されたことに応じて対応のメモリセル選択線を選択電位にし、対応のメモリセルを活性化させる。データ入出力回路は、デコーダによって活性化されたメモリセルと外部との間でデータの入出力を行なう。ここで、デコーダは、対応のアドレス信号が入力されたことに応じてメモリセル選択信号を出力する論理回路と、副電源線と対応のメモリセル選択線との間に接続され、論理回路からメモリセル選択信号が出力されたことに応じて導通する第２のトランジスタを含む。複数のメモリセル選択線は予め定められたピッチで配置される。第１のトランジスタは並列接続された複数の第３のトランジスタに分割される。複数のメモリセル選択線に対応する複数の第２のトランジスタの配置領域に複数の第３のトランジスタが分散配置されている。
【００２８】
好ましくは、上記複数のメモリセルはそれぞれが少なくとも１つのメモリセルを含む複数のグループに分割され、アドレス信号に含まれる固有のグループ選択信号が各グループに割当てられる。第１のトランジスタは、各グループに対応して設けられて対応のグループ選択信号が入力されたことに応じて導通する。副電源線は、各グループに対応して設けられて対応の第１のトランジスタの第２の電極に接続される。デコーダは、対応の副電源線から与えられる電源電位によって駆動される。
【００３１】
好ましくは、上記第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧よりも小さい。
【００３２】
好ましくは、上記第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧と等しい。
【００３４】
好ましくは、上記第１のトランジスタは、さらに、主電源線に電源電位が与えられたことに応じて予め定められた時間だけ導通する。
【００３５】
この発明のもう１つの局面に従うと、それぞれが、複数のメモリセルを含み、複数のメモリブロックに分割された複数のメモリアレイと、各メモリセルに対応して設けられたメモリセル選択線とを備え、各メモリアレイに固有のメモリアレイ選択信号が割当てられ、各メモリアレイにおいて各メモリセルに固有のアドレス信号が割当てられ、アドレス信号に含まれる固有のブロック選択信号が各メモリブロックに割当てられた半導体記憶装置は、主電源線、第１のトランジスタ、副電源線、第１のデコーダ、およびデータ入出力回路を備える。主電源線には、電源電位が与えられる。第１のトランジスタは、各メモリブロックに対応して設けられてその第１の電極が主電源線に接続され、対応のメモリアレイ選択信号およびブロック選択信号が入力されたことに応じて導通する。副電源線は、各メモリブロックに対応して設けられ、対応の第１のトランジスタの第２の電極に接続される。第１のデコーダは、各メモリセル選択線に対応して設けられて対応の副電源線から与えられる電源電位によって駆動され、対応のメモリアレイ選択信号およびアドレス信号が入力されたことに応じて対応のメモリセル選択線を選択電位にし、対応のメモリセルを活性化させる。データ入出力回路は、第１のデコーダによって活性化されたメモリセルと外部との間でデータの入出力を行なう。ここで、第１のデコーダは、対応のメモリアレイ選択信号およびアドレス信号が入力されたことに応じてメモリセル選択信号を出力する論理回路と、対応の副電源線と対応のメモリセル選択線との間に接続され、論理回路からメモリセル選択信号が出力されたことに応じて導通する第２のトランジスタを含む。複数のメモリセル選択線は予め定められたピッチで配置される。第１のトランジスタは並列接続された複数の第３のトランジスタに分割される。複数のメモリセル選択線に対応する複数の第２のトランジスタの配置領域に複数の第３のトランジスタが分散配置されている。
【００３７】
好ましくは、上記第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧よりも小さい。
【００３８】
好ましくは、上記第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧と等しい。
【００４０】
好ましくは、副電源線は、各少なくとも２つのメモリブロックに共通に設けられ、第４のトランジスタがさらに設けられる。第４のトランジスタは、各少なくとも２つのメモリブロックに対応して設けられ、主電源線と対応の副電源線との間に接続され、対応のメモリアレイ選択信号およびブロック選択信号のうちの少なくとも１つが入力されたことに応じて導通する。第２の副電源線は、各少なくとも２つのメモリブロックに対応して設けられ、対応の第３のトランジスタの第２の電極に接続される。論理回路は、対応の副電源線から与えられる電源電位によって駆動される。
【００４１】
好ましくは、各メモリアレイに対応して設けられ、対応のメモリアレイ選択信号およびアドレス信号に従ってブロック選択信号を生成する第２のデコーダがさらに設けられる。第１のトランジスタは、対応の第２のデコーダから対応のブロック選択信号が出力されたことに応じて導通する。
【００４２】
好ましくは、上記第１のトランジスタは、さらに、主電源線に電源電位が与えられたことに応じて予め定められた時間だけ導通する。
【００８６】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。
【００８７】
［実施の形態１］
図１は、この発明の実施の形態１によるシンクロナスダイナミックランダムアクセスメモリ（以下、ＳＤＲＡＭと称す）の構成を示すブロック図、図２は、その要部の構成を示す回路ブロック図である。図１および図２を参照して、このＳＤＲＡＭ１は、クロックバッファ２、制御信号バッファ３、アドレスバッファ４、モードレジスタ５、および制御回路６を備える。
【００８８】
クロックバッファ２は、信号ＣＫＥによって活性化され、外部クロック信号ＣＬＫを制御信号バッファ３、アドレスバッファ４および制御回路６に伝達させる。制御信号バッファ３は、クロックバッファ２からの外部クロック信号ＣＬＫに同期して、外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭを制御回路６に伝達させる。アドレスバッファ４は、クロックバッファ２からの外部クロック信号ＣＬＫに同期して、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは０以上の整数である）およびバンク選択信号ＢＡを制御回路６に伝達させる。モードレジスタ５は、外部アドレス信号Ａ０〜Ａｍなどによって指示されたモードを記憶する。制御回路６は、バッファ２〜４およびモードレジスタ５からの信号に従って種々の内部信号を生成し、ＳＤＲＡＭ１全体を制御する。
【００８９】
また、このＳＤＲＡＭ１は、メモリアレイ７ａ（バンク♯０）、メモリアレイ７ｂ（バンク♯１）、冗長メモリアレイ（ＲＡＭ）８ａ，８ｂ、センスリフレッシュアンプ＋入出力制御回路９ａ，９ｂ、行デコーダ１０ａ，１０ｂ、列デコーダ１１ａ，１１ｂ、冗長列デコーダ１２ａ，１２ｂ、および入出力バッファ１３を備える。
【００９０】
メモリアレイ７ａは、図２に示すように、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、アクセス用のトランジスタと情報記憶用のキャパシタを含む周知のものである。ワード線ＷＬは、行デコーダ１０ａの出力を伝達し、選択された行のメモリセルＭＣを活性化させる。ビット線対ＢＬ，／ＢＬは、選択されたメモリセルＭＣとデータ信号の入出力を行なう。
【００９１】
冗長メモリアレイ８ａは、列の数がメモリアレイ７ａよりも少ないことを除けば、メモリアレイ７ａと同じ構成である。メモリアレイ７ａと冗長メモリアレイ８ａは同じ行数を有し、ワード線ＷＬはメモリアレイ７ａと冗長メモリアレイ８ａとで共用されている。この冗長メモリアレイ８ａは、ｒ＋１（ｒは０以上の整数である）個の列を有するものとする。メモリアレイ７ａに不良な列が存在する場合は、その列は冗長メモリアレイ８ａの列と置換される。
【００９２】
センスリフレッシュアンプ＋入出力制御回路９ａは、メモリアレイ７ａに対応して設けられたデータ入出力線対ＩＯ１，／ＩＯ１と、冗長メモリアレイ８ａに対応して設けられたデータ入出力線対ＩＯ２，／ＩＯ２と、メモリアレイ７ａと８ａに共通に設けられたデータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）と、ＩＯ切換スイッチ１４とを含む。ＩＯ切換スイッチ１４は、冗長メモリアレイ８ａが選択された場合はデータ入出力線対ＩＯ２，／ＩＯ２とＩＯ，／ＩＯとを接続し、冗長メモリアレイ８ａが選択されない場合はデータ入出力線対ＩＯ１，／ＩＯ１とＩＯ，／ＩＯとを接続する。
【００９３】
また、センスリフレッシュアンプ＋入出力制御回路９ａは、メモリアレイ７ａの各列に対応して設けられた列選択線ＣＳＬ、冗長メモリアレイ８ａの各列に対応して設けられたスペア列選択線ＳＣＳＬ、各列に対応して設けられた列選択ゲート１５、センスリフレッシュアンプ１６およびイコライザ１７を含む。列選択ゲート１５は、対応の列のビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ１，／ＩＯ１またはＩＯ２，／ＩＯ２との間に接続された１対のＮチャネルＭＯＳトランジスタを含む。各ＮチャネルＭＯＳトランジスタのゲートは、対応の列の列選択線ＣＳＬまたはスペア列選択線ＳＣＳＬを介して列デコーダ１１ａまたは冗長列デコーダ１２ａに接続される。列デコーダ１１ａまたは冗長列デコーダ１２ａによって列選択線ＣＳＬまたはスペア列選択線ＳＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタが導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ１，／ＩＯ１またはＩＯ２，／ＩＯ２とが結合される。
【００９４】
センスリフレッシュアンプ１６は、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電位Ｖｃｃに増幅する。イコライザ１７は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコライズする。
【００９５】
行デコーダ１０ａは、制御回路６からのプリデコード信号Ｘ０〜Ｘｐ（ただし、ｐは０以上の整数である）に従って、複数のワード線ＷＬのうちの一方のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。列デコーダ１１ａは、制御回路６からのプリデコード信号Ｙ０〜Ｙｑ（ただし、ｑは０以上の整数である）に従って、複数の列選択線ＣＳＬのうちの１本の列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立上げる。冗長列デコーダ１２ａは、制御回路６からのプリデコード信号Ｚ０〜Ｚｒに従ってｒ＋１本のスペア列選択線ＳＣＳＬのうちの１本のスペア列選択線ＳＣＳＬを選択レベルの「Ｈ」レベルに立上げる。
【００９６】
メモリアレイ７ａと７ｂ、冗長メモリアレイ８ａと８ｂ、センスリフレッシュアンプ＋入出力制御回路９ａと９ｂ、行デコーダ１０ａと１０ｂ、列デコーダ１１ａと１１ｂ、冗長列デコーダ１２ａと１２ｂは、それぞれ同じ構成である。データ入出力線対ＩＯＰの他端は、図１に示すように、入出力バッファ１３に接続される。入出力バッファ１３は、書込モード時においては外部から与えられたデータＤＱをデータ入出力線対ＩＯＰを介して選択されたメモリセルＭＣに与え、読出モード時においては選択されたメモリセルＭＣからの読出データを外部に出力する。
【００９７】
次に、図１および図２で示したＳＤＲＡＭ１の動作について簡単に説明する。書込モード時においては、選択されたバンク（たとえば♯０）に対応する列デコーダ（この場合は、１１ａまたは１２ａ）が、プリデコード信号Ｙ０〜ＹｑまたはＺ０〜Ｚｒに応じた列の列選択線ＣＳＬまたはＳＣＳＬを活性化レベルの「Ｈ」レベルに立上げて列選択ゲート１５を導通させる。データ入出力線対ＩＯ，／ＩＯは、スイッチ１４を介してデータ入出力線対ＩＯ１，／ＩＯ１またはＩＯ２，／ＩＯ２に接続される。
【００９８】
入出力バッファ１３は、外部から与えられた書込データをデータ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに与える。書込データはビット線対ＢＬ，／ＢＬ間の電位差として与えられる。次いで、行デコーダ１０ａが、プリデコード信号Ｘ０〜Ｘｑに応じた行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣを活性化させる。選択されたメモリセルＭＣのキャパシタには、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。
【００９９】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが非活性化レベルの「Ｌ」レベルに立下がり、イコライザ１７が非活性化されてビット線ＢＬ，／ＢＬのイコライズが停止される。行デコーダ１０ａは、プリデコード信号Ｘ０〜Ｘｑに対応する行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタの電荷量に応じて微小量だけ変化する。
【０１００】
続いて、センスアンプ活性化信号ＳＥ，／ＳＥはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、センスリフレッシュアンプ１６が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高い場合は、ビット線ＢＬの電位が「Ｈ」レベルまで引き上げられ、ビット線／ＢＬの電位が「Ｌ」レベルまで引き下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高い場合、ビット線／ＢＬの電位が「Ｈ」レベルまで引き上げられ、ビット線ＢＬの電位が「Ｌ」レベルまで引き下げられる。
【０１０１】
次いで、列デコーダ１１ａまたは１２ａが、プリデコード信号Ｙ０〜ＹｑまたはＺ０〜Ｚｒに対応する列の列選択線ＣＳＬまたはＳＣＳＬを選択レベルの「Ｈ」レベルに立上げて、その列の列選択ゲート１５を導通させる。選択された列のビット線対ＢＬ，／ＢＬのデータが列選択ゲート１５、スイッチ１４およびデータ入出力線対ＩＯ，／ＩＯを介して入出力バッファ１３へ与えられる。入出力バッファ１３は、読出データを外部に出力する。
【０１０２】
次に、この発明の特徴である列デコーダ活性化方法について詳細に説明する。今、センスリフレッシュアンプ＋入出力制御回路９ａは２５６本の列選択線ＣＳＬを有するものとする。この２５６本の列選択線ＣＳＬは、それぞれが６４本の列選択線ＣＳＬを含む４つのブロックに予め分割され、各ブロックはそれぞれが１６本の列選択線ＣＳＬを含む４つのグループに予め分割される。この場合、ｑ＝２３となり、２４個のプリデコード信号Ｙ０〜Ｙ２３が生成される。プリデコード信号Ｙ２０〜Ｙ２３はそれぞれ４つのブロックに割当てられ、プリデコード信号Ｙ１６〜Ｙ１９はそれぞれ４つのグループに割当てられ、プリデコード信号Ｙ０〜Ｙ１５はそれぞれ１６本の列選択線ＣＳＬに割当てられる。
【０１０３】
したがって、プリデコード信号Ｙ２０〜Ｙ２３のうちの１つの信号Ｙｋ（ｋは２０〜２３の整数である）と、プリデコード信号Ｙ１６〜Ｙ１９のうちの１つの信号Ｙｊ（ｊは１６〜１９の整数である）と、プリデコード信号Ｙ０〜Ｙ１５のうちの１つの信号Ｙｉ（ｉは０〜１５の整数である）とで、２５６本の列選択線ＣＳＬのうちの１本の列選択線ＣＳＬが指定される。
【０１０４】
列デコーダ１１ａは、図３に示すように、それぞれが６４本の列選択線ＣＳＬのブロックに対応する４つの列デコーダブロックＤＢ１〜ＤＢ４に分割される。列デコーダブロックＤＢ１〜ＤＢ４の各々は、それぞれが６４本の列選択線ＣＳＬに対応する６４個の列デコーダ単位回路２０を含む。各列デコーダ単位回路２０は、低いしきい値電圧ＬＶｔｈのＭＯＳトランジスタを含み、対応の列選択線ＣＳＬに予め割当てられたプリデコード信号Ｙｉ，Ｙｊ，Ｙｋに応答して、対応の列選択線ＣＳＬを活性化レベルの「Ｈ」レベルに立上げる。
【０１０５】
列デコーダブロックＤＢ１〜ＤＢ４に対応して、それぞれ副電源線ＳＬ１〜ＳＬ４が設けられる。副電源線ＳＬ１〜ＳＬ４は、それぞれ対応の列デコーダブロックＤＢ１〜ＤＢ４に含まれる列デコーダ単位回路２０の電源ノード２０ａに接続される。また、副電源線ＳＬ１〜ＳＬ４は、それぞれ比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタ２１〜２４を介して主電源線ＭＬに接続される。主電源線ＭＬは電源電位Ｖｃｃのラインに接続される。プリデコード信号Ｙ２０〜Ｙ２３は、それぞれインバータ２５〜２８を介してＰチャネルＭＯＳトランジスタ２１〜２４のゲートに入力される。
【０１０６】
アクセス期間であっても、プリデコード信号Ｙ２０〜Ｙ２３が非活性化レベルの「Ｌ」レベルであって列選択が行なわれない期間は、ＰチャネルＭＯＳトランジスタ２１〜２４が非導通となって副電源線ＳＬ１〜ＳＬ４には電源電位Ｖｃｃが供給されない。したがって、列デコーダ単位回路２０で生ずるサブスレショルド・リーク電流は小さく抑えられる。
【０１０７】
たとえばプリデコード信号Ｙ２０が活性化レベルの「Ｈ」レベルになるとＰチャネルＭＯＳトランジスタ２１が導通し、主電源線ＭＬからＰチャネルＭＯＳトランジスタ２１、副電源線ＳＬ１を介して列デコーダブロックＤＢ１の各列デコーダ単位回路２０に電源電位Ｖｃｃが供給される。列デコーダブロックＤＢ１に含まれる６４個の列デコーダ単位回路２０のうち信号Ｙｉ，Ｙｊで指定された１つの列デコーダ単位回路２０が対応の列選択線ＣＳＬを活性化レベルの「Ｈ」レベルに立上げる。
【０１０８】
詳しく説明すると図４（ａ）に示すように、列デコーダ単位回路２０は、ＮＡＮＤゲート３５およびインバータ３６を含む。ＮＡＮＤゲート３５は、プリデコード信号Ｙｋ（たとえばＹ２０），Ｙｉ，Ｙｊを受け、その出力信号φ３５はインバータ３６に入力される。インバータ３６は、電源ノード２０ａと接地電位ＧＮＤのラインとの間に直列接続された低しきい値電圧ＬＶｔｈｐ，ＬＶｔｈｎのＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８を含む。インバータ３６の出力ノードが対応の列選択線ＣＳＬに接続される。
【０１０９】
また、図１の制御回路６内には各バンクに対応して、８個のトランスファゲート３０、インバータ３１およびプリデコーダ３２が設けられ、信号Ｙ０〜１５の各々に対応してＮＡＮＤゲート３３およびインバータ３４が設けられる。８個のトランスファゲート３０の一方導通電極はそれぞれ列アドレス信号ＣＡ０〜ＣＡ７を受け、各々の他方導通電極はプリデコーダ３２に接続される。対応のバンク（たとえば♯０）が選択されたことを示すバンクヒット信号（この場合はＢＨ０）が、各トランスファゲート３０のＮチャネルＭＯＳトランジスタ側のゲートに直接入力されるとともに、インバータ３１を介して各トランスファゲート３０のＰチャネルＭＯＳトランジスタ側のゲートに入力される。信号ＣＡ０〜ＣＡ７，ＢＨ０は、図１のバッファ２〜４からの信号に従って制御回路６内で生成される。
【０１１０】
プリデコーダ３２は、８個のトランスファゲート８０の他方電極から与えられた列アドレス信号ｃａ０〜ｃａ７に基づいてプリデコード信号Ｙｉ，Ｙｊ，Ｙｋを生成する。ｃａ０〜ｃａ３に基づいてＹｉ（Ｙ０〜Ｙ１５）が生成され、ｃａ４，ｃａ５に基づいてＹｊ（Ｙ１６〜Ｙ１９）が生成され、ｃａ６，ｃａ７に基づいてＹｋ（Ｙ２０〜Ｙ２３）が生成される。
【０１１１】
ＮＡＮＤゲート３３は、信号Ｙｉと信号ＣＤＥを受け、その出力はインバータ３４に入力される。インバータ３４の出力がプリデコード信号Ｙｉとなる。
【０１１２】
一方、冗長列デコーダ１２ａの活性化は、バンクの選択に応答して行なわれる。すなわち図４（ｂ）に示すように、冗長列デコーダ１２ａは、それぞれがｒ＋１本のスペア列選択線ＳＣＳＬに対応するｒ＋１個のインバータ４２を含む。各インバータ４２は、電源ノード４２ａと接地電位ＧＮＤのラインとの間に直列接続された低しきい値電圧ＬＶｔｈｐ，ＬＶｔｈｎのＰチャネルＭＯＳトランジスタ４３およびＮチャネルＭＯＳトランジスタ４４を含む。インバータ４２は、対応のスペア列選択線ＳＣＳＬに予め割当てられたプリデコード信号（たとえばＺ０）を受け、その出力ノードが対応のスペア列選択線ＳＣＳＬに接続される。
【０１１３】
冗長列デコーダ１２ａに対して副電源線ＳＬ１０が設けられる。副電源線ＳＬ１０は、冗長列デコーダ１２ａに含まれるｒ＋１個のインバータ４２の電源ノード４２ａに接続される。また、副電源線ＳＬ１０は、比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタ４５を介して主電源線ＭＬに接続される。バンクヒット信号ＢＨ０は、インバータ３１を介してＰチャネルＭＯＳトランジスタ４５のゲートに入力される。
【０１１４】
また、図１の制御回路６内には、各スペア選択線ＳＣＳＬに対応して冗長判定回路４０およびＮＡＮＤゲート４１が設けられる。冗長判定回路４０は、不良な列選択線ＣＳＬのアドレスをプログラムするための複数のプログラムヒューズを含み、８個のトランスファゲート３０の他方導通電極からアドレス信号ｃａ０〜ｃａ７を受ける。冗長判定回路４０の出力信号である冗長ヒット信号ＲＨ０は、プログラムされたアドレス信号ｃａ０〜ｃａ７が入力されたことに応じて活性化レベルの「Ｈ」レベルとなる。ＮＡＮＤゲート４１は信号ＲＨ０と信号ＣＤＥを受ける。ＮＡＮＤゲート４１の出力信号がプリデコード信号Ｚ０となる。
【０１１５】
図５は、図３および図４に示した列選択に関連する部分の動作を示すタイムチャートである。図５を参照して、バンク選択信号ＢＡによってバンク♯０が指定されると、バンクヒット信号ＢＨ０が活性化レベルの「Ｈ」レベルに立上がる。これに応じてインバータ３１の出力信号φ３１が「Ｌ」レベルとなってＰチャネルＭＯＳトランジスタ４５が導通し、冗長列デコーダ１２ａ用の副電源線ＳＬ１０の電位がＶｃｃ−ΔＶからＶｃｃに上昇する。
【０１１６】
また、バンクヒット信号ＢＨ０が「Ｈ」レベルになったことに応じてトランスファゲート３０が導通し、プリデコーダ３２および冗長判定回路４０にアドレス信号ｃａ０〜ｃａ７が与えられる。プリデコーダ３２は、アドレス信号ｃａ０〜ｃａ７をプリデコードしてプリデコード信号ｙｉ，Ｙｊ，Ｙ２０を出力する。
【０１１７】
冗長判定回路４０は、アドレス信号ｃａ０〜ｃａ７がプログラムされている場合は「Ｈ」レベルの信号を出力し、プログラムされていない場合は「Ｌ」レベルの信号を出力する。所定のタイミングで信号ＣＤＥが「Ｈ」レベルになると、信号ｙｉがＮＡＮＤゲート３３およびインバータ３４を通過して信号Ｙｉとなり、ＮＡＮＤゲート３５の出力信号φ３５が「Ｌ」レベルに立下がり、インバータ３６によって対応の列選択線ＣＳＬが「Ｈ」レベルに立上げられる。また、信号ＣＤＥが「Ｈ」レベルになると、信号ＲＨ０がＮＡＮＤゲート４１を通過して信号Ｚ０となり、インバータ４２によって対応のスペア列選択線ＳＣＳＬが「Ｈ」レベルに立上げられる。
【０１１８】
選択された列選択線ＣＳＬに対応するビット線対ＢＬ，／ＢＬは図２のデータ入出力線対ＩＯ１，／ＩＯ１に接続され、選択されたスペア列選択線ＳＣＳＬに対応するビット線対ＢＬ，／ＢＬは図２のデータ入出力線対ＩＯ２，／ＩＯ２に接続される。スペア列選択線ＳＣＳＬが選択された場合はデータ入出力線対ＩＯ２，／ＩＯ２がスイッチ１４を介してデータ入出力線対ＩＯ，／ＩＯに接続され、スペア列選択線ＳＣＳＬが選択されない場合はデータ入出力線対ＩＯ１，／ＩＯ１がスイッチ１４を介してデータ入出力線対ＩＯ，／ＩＯに接続される。データ入出力線対ＩＯ，／ＩＯに接続されたビット線対ＢＬ，／ＢＬと外部との間でデータの入出力が行なわれる。
【０１１９】
この実施の形態では、列デコーダを複数のブロックＤＢ１〜ＤＢ４に分割し、各ブロックに対応して副電源線ＳＬを設け、対応のブロックが選択されたときのみ副電源線ＳＬに電源電位Ｖｃｃを与える。したがって、アクティブ期間においては選択されないブロックにも電源電位Ｖｃｃを供給していた従来に比べ、サブスレショルド・リーク電流が小さくて済む。
【０１２０】
なお、この実施の形態では、不良な列選択線ＣＳＬを指定するアドレス信号ＣＡ０〜ＣＡ７が入力された場合はその不良な列選択線ＣＳＬとスペア列選択線ＳＣＳＬとの両方が「Ｈ」レベルになることとしたが、不良な列選択線ＣＳＬを指定するアドレス信号ＣＡ０〜ＣＳ７が入力された場合はその不良な列選択線ＣＳＬは「Ｈ」レベルにならずスペア列選択線ＳＣＳＬのみが「Ｈ」レベルになるようにしてもよい。
【０１２１】
この場合は、図６に示すように、図４の２入力ＮＡＮＤゲート３３が３入力ＮＡＮＤゲート４６で置換され、ＮＯＲゲート４７が新たに設けられる。冗長ヒット信号ＲＨ０〜ＲＨｒはＮＯＲゲート４７を介してＮＡＮＤゲート４６に入力される。また、図７に示すように、図２のスイッチ１４が除去され、メモリアレイ７ａと冗長メモリアレイ８ａに共通のデータ入出力線対ＩＯ，／ＩＯが設けられる。プログラムされたアドレス信号ＣＡ０〜ＣＡ７が入力されて冗長ヒット信号ＲＨ０が活性化レベルの「Ｈ」レベルになると、ＮＡＮＤゲート４６の出力が「Ｈ」レベルに固定され、信号ｙｉの通過が阻止される。したがって、図８に示すように、信号Ｙｉは「Ｈ」レベルに立上がらず、列選択線ＣＳＬは「Ｌ」レベルに固定される。
【０１２２】
また、図９に示すようにプリデコーダ３２の入力信号ｃａ６，ｃａ７をデコードして信号φ４８を生成し、信号φ４８をＰチャネルＭＯＳトランジスタ２１のゲートに与える簡易デコーダ（ＮＡＮＤゲート）４８を設けてもよい。信号ｃａ６，ｃａ７が「Ｈ」レベルになると信号φ４８が「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ２１が導通する。
【０１２３】
また、この実施の形態では、この発明が列デコーダに適用された場合について説明したが、これに限るものではなく、この発明は行デコーダ、または行デコーダと列デコーダの両方に適用可能であることは言うまでもない。
【０１２４】
［実施の形態２］
図１０，１１は、この発明の実施の形態２によるＳＤＲＡＭの要部を示す図であって、図３と対比される図である。
【０１２５】
図１０，１１を参照して、図３と異なる点は、冗長列デコーダ１２ａが２分割されて列デコーダブロックＤＢ２，ＤＢ３に組込まれている点と、信号Ｙ２１，Ｙ２２の代わりにバンクヒット信号ＢＨ０がインバータ２６，２７に入力される点である。
【０１２６】
２分割された冗長列デコーダ１２ａが組込まれた列デコーダブロックＤＢ２は、ノーマル＋冗長列デコーダブロックＤＢ２′を構成する。ノーマル＋冗長列デコーダブロックＤＢ２′は、図３の列デコーダブロックＤＢ２の列デコーダ単位回路２０と、図３の冗長列デコーダ１２ａの１／２の数ｓ＋１（ただし、ｓ＜ｒである）のインバータ４２とを含む。
【０１２７】
２分割された冗長列デコーダ１２ａが組込まれた列デコーダブロックＤＢ３は、ノーマル＋冗長列デコーダブロックＤＢ３′を構成する。ノーマル＋冗長列デコーダブロックＤＢ３′は、図３の列デコーダブロックＤＢ３の列デコーダ単位回路２０と、図３の冗長列デコーダ１２ａの１／２の数ｒ−ｓ−１のインバータ４２を含む。
【０１２８】
バンクヒット信号ＢＨ０が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタ２２，２３が導通し、電源電位Ｖｃｃが主電源線ＭＬ、ＰチャネルＭＯＳトランジスタ２２，２３および副電源線ＳＬ２，ＳＬ３を介してノーマル＋冗長列デコーダブロックＤＢ２′，ＤＢ３′の列デコーダ単位回路２０およびインバータ４２に与えられる。他の構成および動作は実施の形態１のＳＤＲＡＭと同じであるので、その説明は繰返さない。
【０１２９】
この実施の形態では、実施の形態１と同じ効果が得られる。
［実施の形態３］
図１２は、この発明の実施の形態３によるＳＤＲＡＭの要部を示す回路図である。図１２を参照して、このＳＤＲＡＭの列デコーダ１１ａは、それぞれが２５６本の列選択線ＣＳＬに対応して設けられた２５６個の列デコーダ単位回路２０を備え、各列デコーダ単位回路２０は実施の形態１と同様に３入力ＮＡＮＤゲート３５およびインバータ３６を含む。各列デコーダ単位回路２０は、電源ノード２０ａから電源電位Ｖｃｃを受け、予め割当てられたプリデコード信号Ｙｉ，Ｙｊ，Ｙｋがともに「Ｈ」レベルになったことに応じて対応の列選択線ＣＳＬを選択レベルの「Ｈ」レベルにする。
【０１３０】
また、このＳＤＲＡＭは、電源電位Ｖｃｃを受ける主電源線ＭＬと、各バンクに対応して設けられた副電源線ＳＬとを備える。副電源線ＳＬの断面積は比較的小さいので、副電源線ＳＬには無視できない抵抗値が存在する。
【０１３１】
また、このＳＤＲＡＭは、比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタ５０と、それぞれが２５６個の列デコーダ単位回路２０に対応して設けられた２５６個の比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタ５１とを備える。ＰチャネルＭＯＳトランジスタ５０，５１のシンボルの大きさはゲート幅の大きさを示しており、ＰチャネルＭＯＳトランジスタ５０のゲート幅は大きくＰチャネルＭＯＳトランジスタ５１のゲート幅は小さい。
【０１３２】
各列デコーダ単位回路２０の電源ノード２０ａは、副電源線ＳＬのうちのその列デコーダ単位回路２０の近傍の部分に接続され、さらに対応のＰチャネルＭＯＳトランジスタ５１を介して主電源線ＭＬに接続される。ＰチャネルＭＯＳトランジスタ５１のゲートは、対応の列デコーダ単位回路２０に含まれるＮＡＮＤゲート３５の出力を受ける。ＰチャネルＭＯＳトランジスタ５１は、対応のプリデコード信号Ｙｉ，Ｙｊ，Ｙｋがともに「Ｈ」レベルになってＮＡＮＤゲート３５の出力が「Ｌ」レベルになると導通し、副電源線ＳＬのうちの対応の列デコーダ単位回路２０の近傍の部分に電源電位Ｖｃｃを局所的に与える。
【０１３３】
ＰチャネルＭＯＳトランジスタ５０は、副電源線ＳＬの中央部と主電源線ＭＬとの間に接続され、そのゲートはバンクヒット信号ＢＨ０の反転信号／ＢＨ０を受ける。ＰチャネルＭＯＳトランジスタ５０は、対応のバンク♯０が選択されて信号／ＢＨ０が「Ｌ」レベルになると導通し、副電源線ＳＬに電源電位Ｖｃｃを与える。
【０１３４】
一方、冗長列デコーダ１２ａの活性化は、列デコーダ１１ａの活性化と同様に行なわれる。すなわち図１３に示すように、冗長列デコーダ１２ａは実施の形態１と同様にｒ＋１個のインバータ４２を含む。ｒ＋１個のインバータ４２に対応してｒ＋１個のＰチャネルＭＯＳトランジスタ５２が設けられる。ＰチャネルＭＯＳトランジスタ５２は、ＰチャネルＭＯＳトランジスタ５１と同様に、比較的高いしきい値電圧ＭＶｔｈｐを有し、そのゲート幅は小さい。
【０１３５】
各インバータ４２の電源ノード４２ａは副電源線ＳＬに接続され、さらに対応のＰチャネルＭＯＳトランジスタ５２を介して主電源線ＭＬに接続される。ＰチャネルＭＯＳトランジスタ５２のゲートは、対応のプリデコード信号（たとえばＺ０）を受ける。ＰチャネルＭＯＳトランジスタ５２は、対応のプリデコード信号Ｚ０が「Ｌ」レベルになると導通し、副電源線ＳＬのうちの対応のインバータ４２の近傍の部分に電源電位Ｖｃｃを局所的に与える。
【０１３６】
図１４は、図１２および図１３で示した列選択に関連する部分の動作を示すタイムチャートである。バンクヒット信号ＢＨ０が「Ｈ」レベルに立上がるとＰチャネルＭＯＳトランジスタ５０が導通して副電源線ＳＬが電源電位Ｖｃｃに充電される。また、アドレス信号ｃａ０〜ｃａ７に応じた列選択線ＣＳＬおよびスペア列選択線ＳＣＳＬが「Ｈ」レベルに立上げられる。他の構成および動作は実施の形態１と同じであるので、その説明は繰返さない。
【０１３７】
この実施の形態では、各バンクに対応して副電源線ＳＬを設け、対応のバンクが選択されたときのみ副電源線ＳＬに電源電位Ｖｃｃを与える。したがって、アクティブ期間においては、選択されないバンクにも電源電位Ｖｃｃを供給していた従来に比べサブスレッショルド・リーク電流が小さくて済む。また、各列デコーダ単位回路２０に対応してＰチャネルＭＯＳトランジスタ５１を設け、対応の列デコーダ単位回路２０が選択されたことに応じて副電源線ＳＬのうちのその列デコーダ単位回路２０の近傍の部分に電源電位Ｖｃｃを局所的に供給するので、副電源線ＳＬの抵抗値に起因して副電源線ＳＬの端部の電位が低下するのを防止できる。
【０１３８】
なお、この実施の形態では、不良な列選択線ＣＳＬを指定するアドレス信号ＣＡ０〜ＣＡ７が入力された場合はその不良な列選択線ＣＳＬとスペア列選択線ＳＣＳＬとの両方が「Ｈ」レベルになることとしたが、不良な列選択線ＣＳＬを指定するアドレス信号ＣＡ０〜ＣＡ７が入力された場合はその不良な列選択線ＣＳＬは「Ｈ」レベルにならずスペア列選択線ＳＣＳＬのみが「Ｈ」レベルになるようにしてもよい。
【０１３９】
この場合は、図１５に示すように、図１３の２入力ＮＡＮＤゲート３３が３入力ＮＡＮＤゲート４６で置換されてＮＯＲゲート４７が新たに設けられる。冗長ヒット信号ＲＨ０〜ＲＨｒはＮＯＲゲート４７を介してＮＡＮＤゲート４６に入力される。また、図７に示すように、図２のスイッチ１４が除去され、メモリアレイ７ａと冗長メモリアレイ８ａに共通のデータ入出力線対ＩＯ，／ＩＯが設けられる。プログラムされたアドレス信号ＣＡ０〜ＣＡ７が入力されて冗長ヒット信号ＲＨ０が活性化レベルの「Ｈ」レベルになると、ＮＡＮＤゲート４６の出力が「Ｈ」レベルに固定され、信号ｙｉの通過が阻止される。したがって、図１６に示すように信号Ｙｉは「Ｈ」レベルに立上がらず、列選択線ＣＳＬは「Ｌ」レベルに固定される。
【０１４０】
また、この実施の形態では、各列デコーダ単位回路２０に対応して局所充電用のＰチャネルＭＯＳトランジスタ５１を設けたが、複数の列デコーダ単位回路２０に１つの割合でＰチャネルＭＯＳトランジスタ５１を設けてもよい。たとえば、図１７に示すように、列デコーダ１１ａを１６個の列デコーダブロックＤＢ１〜ＤＢ１６に分割し、各列デコーダブロックにＰチャネルＭＯＳトランジスタ５１を設けてもよい。各ブロックは、プリデコード信号Ｙｊ，Ｙｋで特定される。たとえばブロックＤＢ１はプリデコード信号Ｙ１６，Ｙ２０で特定され、ブロックＤＢ１に含まれる各列デコーダ単位回路２０はプリデコード信号Ｙ０〜Ｙ１５で特定される。各ブロック内に信号Ｙｊ，Ｙｋを受けるＮＡＮＤゲート５３が設けられ、ＮＡＮＤゲート５３の出力信号φ５３が対応のＰチャネルＭＯＳトランジスタ５１のゲートに入力される。ブロック（たとえばＤＢ１）が選択されると、ブロックＤＢ１内のＮＡＮＤゲート５３の出力信号φ５３が「Ｌ」レベルとなってブロックＤＢ１用のＰチャネルＭＯＳトランジスタ５１が導通し、副電源線ＳＬのうちのブロックＤＢ１の近傍の部分が局所的に充電される。
【０１４１】
［実施の形態４］
この実施の形態では、電源供給用トランジスタのレイアウトについて検討する。列選択線ＣＳＬのピッチは、図２から明らかなようにメモリセルＭＣのピッチで決まる。列選択線ＣＳＬ４本分のピッチは、たとえば１０．２４μｍとなる。図４で示した列デコーダ単位回路２０は各列選択線ＣＳＬに対応して設けられるので、列デコーダ単位回路２０に含まれるＰチャネルＭＯＳトランジスタ３７も列選択線ＣＳＬと同じピッチで配置する必要がある。
【０１４２】
今、図１８（ａ）に示すように、列デコーダ単位回路２０に含まれるＰチャネルＭＯＳトランジスタＱ１〜Ｑ１６（ＰチャネルＭＯＳトランジスタ３７）を列選択線ＣＳＬと同じピッチで配置し、ＰチャネルＭＯＳトランジスタＱ１〜Ｑ１６に電源電位Ｖｃｃを供給するための比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタＰ１（ＰチャネルＭＯＳトランジスタ２１）を集中配置したとする。このようなレイアウトでは、ＰチャネルＭＯＳトランジスタＰ１のレイアウト面積が余分に必要になる。
【０１４３】
そこで、図１８（ｂ）に示すように、ＰチャネルＭＯＳトランジスタＱ１〜Ｑ１６を４個ずつグループ化し、各グループのＰチャネルＭＯＳトランジスタの幅を２／３倍にして中央に集中配置し、余った領域にＰチャネルＭＯＳトランジスタＰ１を８個のＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１８に分割して分散配置する。これにより、エリアペナルティなしにＰチャネルＭＯＳトランジスタＰ１を配置できる。
【０１４４】
図１９は、図１８（ｂ）のうちのＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２，Ｑ１〜Ｑ４の部分のレイアウトを詳細に示す平面図、図２０は図１９のＡ−Ａ′線断面図、図２１は図１９のＢ−Ｂ′線断面図である。但し、図１９では図面の簡単化のため図２０，２１の第３金属配線層６８は省略されている。図１９中の領域１，２には、それぞれ第３金属配線層６８で形成された副電源線ＳＬおよび主電源線ＭＬが図を横切るように設けられている。
【０１４５】
図１９および図２０を参照して、図１９中の領域１ではＰ型シリコン基板のＮ型ウェル６０の表面にゲート酸化膜６２を介してゲート電極ｇ１１，ｇ１，ｇ１，…，ｇ４，ｇ４，ｇ１２が形成される。ゲート電極ｇ１１，ｇ１２はそれぞれＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のゲートとなり、ゲート電極ｇ１，ｇ１；…；ｇ４，ｇ４はそれぞれＰチャネルＭＯＳトランジスタＱ１〜Ｑ４のゲートとなる。ゲート電極ｇ１１とｇ１２，ｇ１とｇ１，…，ｇ４とｇ４は、それぞれ一方端同士が接続される。ゲート電極ｇ１１，ｇ１，ｇ１，…，ｇ４，ｇ４，ｇ１２の各間における両側のＮ型ウェル６０にＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２，Ｑ１〜Ｑ４のドレインまたはソースとなるＰ+ 型不純物拡散領域６１が形成される。
【０１４６】
これらを覆うようにして絶縁層６３が形成され、その表面に第１金属配線層６４が形成される。第１金属配線層６４は、エッチングされて主電源線ＭＬおよび接続電極ＥＬとなる。主電源線ＭＬは、両端部のＰ+ 型不純物拡散領域６１に対向して設けられる。接続電極ＥＬは、ゲート電極ｇ１１，ｇ１，ｇ１，…，ｇ４，ｇ４，ｇ１２の各間のＰ+ 型不純物拡散領域６１に対向して設けられる。各Ｐ+ 型不純物拡散領域６１は、コンタクトホールＣＨを介して対応の主電源線ＭＬまたは接続電極ＥＬに接続される。
【０１４７】
さらに、これらを覆うようにして絶縁層６５が形成され、その表面に第２金属配線層６６が形成される。第２金属配線層６６は、エッチングされて列選択線ＣＳＬおよび接続電極ＥＬとなる。４本の列選択線ＣＳＬは、それぞれゲート電極ｇ１とｇ１、ｇ２とｇ２、ｇ３とｇ３、ｇ４とｇ４の間のＰ+ 型不純物拡散領域６１に対向して設けられる。５つの接続電極ＥＬは、それぞれゲート電極ｇ１１とｇ１、ｇ１とｇ２、ｇ２とｇ３、ｇ３とｇ４、ｇ４とｇ１２の間のＰ+ 型不純物拡散領域６１に対向して設けられる。第１金属配線層６４で形成された接続電極ＥＬは、スルーホールＴＨを介して対応の列選択線ＣＳＬまたは第２金属配線層６６で形成された接続電極ＥＬに接続される。
【０１４８】
さらに、これらを覆うようにして絶縁層６７が形成され、その表面に第３金属配線層６８が形成される。第３金属配線層６８は、エッチングされて副電源線ＳＬとなる。第２金属配線層６６で形成された接続電極ＥＬは、スルーホールＴＨを介して対応の副電源線ＳＬに接続される。最後に、これらを覆うようにして絶縁層６９が形成される。
【０１４９】
次に図２１を参照して、図１９の領域２では、絶縁層６３の表面に第１金属配線層６４が形成されるまでは領域１と同じである。第１の金属配線層６４は、エッチングされて接続電極ＥＬおよび副電源線ＳＬとなる。接続電極ＥＬおよび副電源線ＳＬは、ゲート電極ｇ１１，ｇ１，ｇ１，…，ｇ４，ｇ４，ｇ１２の各間のＰ+ 型不純物拡散領域６１に対向して、交互に設けられる。各Ｐ+ 型不純物拡散領域６１は、コンタクトホールＣＨを介して対応の接続電極ＥＬまたは副電源線ＳＬに接続される。
【０１５０】
さらに、これらを覆うようにして絶縁層６５が形成され、その表面に第２金属配線層６６が形成される。第２金属配線層６６は、エッチングされて列選択線ＣＳＬおよび接続電極ＥＬとなる。４本の列選択線ＣＳＬは、それぞれゲート電極ｇ１とｇ１、ｇ２とｇ２、ｇ３とｇ３、ｇ４とｇ４の間のＰ+ 型不純物拡散領域６１に対向して設けられる。２つの接続電極ＥＬは、第１金属配線層６４で形成された両端部の接続電極ＥＬに対向して設けられる。第１金属配線層６４で形成された接続電極ＥＬは、スルーホールＴＨを介して対応の列選択線ＣＳＬまたは第２金属配線層６６で形成された接続電極ＥＬに接続される。
【０１５１】
さらに、これらを覆うようにして絶縁層６７が形成され、その表面に第３金属配線層６８が形成される。第３金属配線層６８は、エッチングされて主電源線ＭＬとなる。第２金属配線層６６で形成された接続電極ＥＬは、スルーホールＴＨを介して主電源線ＭＬに接続される。最後に、これらを覆うようにして絶縁層６９が形成される。
【０１５２】
［実施の形態５］
図２２は、この発明の実施の形態５によるＳＤＲＡＭの要部の構成を示す回路図である。図２２を参照して、このＳＤＲＡＭが実施の形態１のＳＤＲＡＭと異なる点は、列デコーダ単位回路２０が列デコーダ単位回路７０で置換され、インバータ７６が新たに設けられている点である。図２２では、図３の列デコーダブロックＤＢ１に含まれる列デコーダ単位回路７０が代表的に示される。
【０１５３】
列デコーダ単位回路７０は、ＮＡＮＤゲート７１、インバータ７２，７５，ＰチャネルＭＯＳトランジスタ７３およびトランスファゲート７４を含む。ＮＡＮＤゲート７１は、プリデコード信号Ｙｊ，Ｙｋ（この場合はｋ＝２０）を受ける。ＮＡＮＤゲート７１の出力は、インバータ７２を介してＰチャネルＭＯＳトランジスタ７３のゲートに入力される。ＰチャネルＭＯＳトランジスタ７３は、主電源線ＭＬとノードＮ７３との間に接続される。プリデコード信号Ｙｉは、インバータ７６を介してトランスファゲート７４の一方導通端子に入力される。トランスファゲート７４の他方導通端子はノードＮ７３に接続され、そのＰチャネルＭＯＳトランジスタ側のゲートはＮＡＮＤゲート７１の出力を受け、そのＮチャネルＭＯＳトランジスタ側のゲートはインバータ７２の出力を受ける。インバータ７５は、ノードＮ７３と対応の列選択線ＣＳＬとの間に接続される。列デコーダ単位回路７４の電源ノード７０ａは、副電源線ＳＬ１とインバータ７５の電源ノード７５ａとに接続される。
【０１５４】
プリデコード信号Ｙｉ，Ｙｊ，Ｙ２０が非活性化レベルの「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ２１が非導通となってインバータ７５に電源電位Ｖｃｃが供給されず、インバータ７５におけるサブスレショルド・リーク電流は小さく抑えられる。また、トランスファゲート７４が非導通となりＰチャネルＭＯＳトランジスタ７３が導通してノードＮ７３が「Ｈ」レベルに固定され、対応の列選択線ＣＳＬが「Ｌ」レベルに固定される。なお、ＮＡＮＤゲート７１およびインバータ７２に含まれるＭＯＳトランジスタはインバータ７５に含まれるＭＯＳトランジスタよりも小さいので、ＮＡＮＤゲート７１およびインバータ７２におけるサブスレショルド・リーク電流は小さい。
【０１５５】
プリデコード信号Ｙｉ，Ｙｊ，Ｙ２０が活性化レベルの「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタ２１が導通してインバータ７５に電源電位Ｖｃｃが与えられる。トランスファゲート７４が導通しＰチャネルＭＯＳトランジスタ７３が非導通となり、列選択線ＣＳＬが「Ｈ」レベルに立上げられる。
【０１５６】
図２３は、図２２に示した列デコーダ単位回路７０のレイアウトを示す平面図であって、図１９と対比される図である。
【０１５７】
図２３を参照して、図２３が図１９と異なる点は、４本の列選択線ＣＳＬに対応してそれぞれＰチャネルＭＯＳトランジスタ７３．１〜７３．４（図２２のＰチャネルＭＯＳトランジスタ７３）が配置されている点である。ＰチャネルＭＯＳトランジスタ７３．１〜７３．４は、それぞれ１対のゲート電極ｇ２１とｇ２１，…，ｇ２４とｇ２４を含む。ゲート電極ｇ２１〜ｇ２４の一方端は共通接続されている。ゲート電極ｇ２１とｇ２１，…，ｇ２４とｇ２４の各間に接続配線８１〜８４が設けられる。接続配線８１の一方端はコンタクトホールＣＨを介してゲート電極ｇ２１とｇ１の間のＰ+ 型不純物拡散領域８０に接続され、接続配線８１の他方端はスルーホールＴＨを介してＰチャネルＭＯＳトランジスタＱ１のゲート電極ｇ１に接続される。主電源線ＭＬとゲート電極ｇ２１の間、ゲート電極ｇ２１とｇ２２、ｇ２２とｇ２３、ｇ２３とｇ２４の各間、ゲート電極ｇ２４と主電源線ＭＬの間に、それぞれ電源線８５〜８９が設けられる。電源線８５〜８９の各々は、主電源線ＭＬに接続されるとともに、コンタクトホールＣＨを介してＰ+ 型不純物拡散領域８０に接続される。
【０１５８】
なお、図２４に示すように、列デコーダブロックＤＢ１〜ＤＢ４に対応して副電源線ＳＬをさらに設けてもよい。副電源線ＳＬは、対応のバンク（図では♯０）に含まれる列デコーダ単位回路７０のインバータ７２の電源ノード７２ａに接続されるとともに、比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタ７７を介して主電源線ＭＬに接続される。ＰチャネルＭＯＳトランジスタ７７のゲートは、インバータ３１の出力信号（バンクヒット信号ＢＨ０の反転信号）を受ける。
【０１５９】
バンクヒット信号ＢＨ０が「Ｈ」レベルになるとバンク♯０に含まれるすべての列デコーダ単位回路７０のインバータ７２に電源電位Ｖｃｃが供給され、次いでプリデコード信号Ｙ２０が「Ｈ」レベルになると列デコーダブロックＤＢ１に含まれるすべての列デコーダ単位回路７０のインバータ７５に電源電位Ｖｃｃが供給される。この場合は、図２２の回路に比べてインバータ７２におけるサブスレショルド・リーク電流が低減化され、消費電力の一層の低減化が図られる。
【０１６０】
［実施の形態６］
この実施の形態では、ノーマル部と冗長部が独立して設けられているＳＤＲＡＭにおいて、電源電位供給用のＭＯＳトランジスタのサイズについて検討する。
【０１６１】
図２５は、このＳＤＲＡＭの１つのバンク♯０の構成を示す一部省略したブロック図である。図２５を参照して、このＳＤＲＡＭは、行列状に配列された複数のメモリアレイブロックＭＢ１〜ＭＢ４，…と、各メモリアレイブロック行に対応して設けられた冗長メモリアレイブロックＲＭＢと、各ブロックＭＢ，ＲＭＢに対応して設けられた副行デコーダＳＲＤおよびセンスアンプＳＡと、各メモリアレイブロック列に対応して設けられた列デコーダブロックＤＢと、主行デコーダ８０とを備える。主行デコーダ８０は、複数のメモリアレイブロック行のうちのいずれかのメモリアレイブロック行を選択する。副行デコーダ８０は、対応のメモリアレイブロックＭＢのうちのいずれかのワード線を選択する。列デコーダブロックＤＢは、対応のメモリアレイブロック列のうちのいずれかの列選択線ＣＳＬを選択する。冗長列デコーダＲＣＤは、冗長メモリアレイブロック列のうちのいずれかの列選択線ＳＣＳＬを選択する。センスアンプＳＡは、デコーダ８０，ＳＲＤ，ＤＢ，ＲＣＤによって選択されたメモリセルのデータを読出す。
【０１６２】
このＳＤＲＡＭのノーマル部（図２３のＤＢ１〜ＤＢ４）では、図２６（ａ）に示すように、１つの電源電位供給用のＰチャネルＭＯＳトランジスタ８１に対応してＮ個の列選択線駆動用のＰチャネルＭＯＳトランジスタ８２．１〜８２．Ｎが設けられているものとする。
【０１６３】
ＰチャネルＭＯＳトランジスタ８１は主電源線ＭＬと副電源線ＳＬ１との間に接続され、そのゲートはブロック選択信号／φ８１を受ける。ＰチャネルＭＯＳトランジスタ８１のゲート幅をＷｓ（μｍ）、そのしきい値電圧をＶｔｈｓ（Ｖ）、そのＳファクタをＳｓ（Ｖ／ｄｅｃ）とする。
【０１６４】
ＰチャネルＭＯＳトランジスタ８２．１〜８２．Ｎの各々は、副電源線ＳＬ１と対応の列選択線ＣＳＬとの間に接続される。ＰチャネルＭＯＳトランジスタ８２．１〜８２．Ｎの各々のゲート幅をＷｄ（μｍ）、各々のしきい値電圧をＶｔｈｄ（Ｖ）、各々のＳファクタをＳｄ（Ｖ／ｄｅｃ）とする。
【０１６５】
また、副電源線ＳＬ１の容量値Ｃ１は、ＰチャネルＭＯＳトランジスタ８２．１〜８２．Ｎの数Ｎに比例するものとする。スタンバイ時においては、副電源線ＳＬ１の電位はＶｃｃ−ΔＶ１に低下するものとする。ここで、ΔＶ１は次式（１）で表わされる。
【０１６６】
ΔＶ１＝−（Ｓｄ／Ｓｓ）・Ｖｔｈｓ＋Ｖｔｈｄ−Ｓｄ・ｌｏｇ１０｛Ｗｓ／（Ｎ・Ｗｄ）｝    …式（１）
また、このＳＤＲＡＭの冗長部（図２５のＲＣＤ）では、図２６（ｂ）に示すように、１つの電源電位供給用のＰチャネルＭＯＳトランジスタ８３に対応してＭ個（ただし、Ｍ＜Ｎである）のスペア列選択線駆動用のＰチャネルＭＯＳトランジスタ８４．１〜８４．Ｍが設けられているものとする。
【０１６７】
ＰチャネルＭＯＳトランジスタ８３は、主電源線ＭＬと副電源線ＳＬ２との間に接続され、そのゲートはバンク選択信号／φ８３を受ける。ＰチャネルＭＯＳトランジスタ８３のゲート幅をＷｓｒ（μｍ）、そのしきい値電圧Ｖｔｈｓ（Ｖ）、そのＳファクタをＳｓ（Ｖ／ｄｅｃ）とする。
【０１６８】
ＰチャネルＭＯＳトランジスタ８４．１〜８４．Ｍの各々は、副電源線ＳＬ２と対応のスペア列選択線ＳＣＳＬとの間に接続される。ＰチャネルＭＯＳトランジスタ８４．１〜８４．Ｍの各々のゲート幅をＷｄ（μｍ）、各々のしきい値電圧Ｖｔｈｄ（Ｖ）、各々のＳファクタをＳｄ（Ｖ／ｄｅｃ）とする。
【０１６９】
また、副電源線ＳＬ２の容量値Ｃ２は、ＰチャネルＭＯＳトランジスタ８４．１〜８４．Ｍの数Ｍに比例するものとする。スタンバイ時においては、副電源線ＳＬ２の電位はＶｃｃ−ΔＶ２に低下するものとする。ここで、ΔＶ２は次式（２）で表わされる。
【０１７０】
ΔＶ２＝−（Ｓｄ／Ｓｓ）・Ｖｔｈｓ＋Ｖｔｈｄ−Ｓｄ・ｌｏｇ１０｛Ｗｓ／（Ｍ・Ｗｄ）｝    …式（２）
ここで、副電源線ＳＬ１がＶｃｃ−ΔＶ１からＶｃｃまで回復する時間を、副電源線ＳＬ２がＶｃｃ−ΔＶ２からＶｃｃまで回復する時間に比べて遅延のないようにするためには、ΔＶ１≦ΔＶ２とすればよい。このためには、式（１）（２）でＷｓ／（Ｎ・Ｗｄ）≧Ｗｓｒ／（Ｍ・Ｗｄ）が成立すればよい。すなわちＷｓｒ≦（Ｍ／Ｎ）・Ｗｓ＜Ｗｓが成立する。
【０１７１】
したがって、冗長部の電流電位供給用のＰチャネルＭＯＳトランジスタ８３のゲート幅Ｗｓｒは、ノーマル部の電源電位供給用のＰチャネルＭＯＳトランジスタ８１のゲート幅Ｗｓよりも小さくするのが適当である。
【０１７２】
［実施の形態７］
この実施の形態では、ノーマル部の一部に冗長部が組込まれているＳＤＲＡＭ（図１１，１２参照）において、電源電位供給用のＭＯＳトランジスタのサイズについて検討する。
【０１７３】
図２７は、このＳＤＲＡＭの１つのバンクの構成を示す一部省略したブロック図であって、図２５と対比される図である。図２７を参照して、このＳＤＲＡＭが図２５のＳＤＲＡＭと異なる点は、列デコーダブロックＤＢ１〜ＤＢ４がそれぞれ列デコーダブロックＤＢ１とＤＢ２、ＤＢ３とＤＢ４、ＤＢ５とＤＢ６、ＤＢ７とＤＢ８に２分割され、冗長列デコーダＲＣＤが２分割されて列デコーダブロックＤＢ４とＤＢ５に組込まれ、冗長メモリアレイブロックＲＭＢが２分割されてメモリアレイブロックＭＢ２とＭＢ３に組込まれている点である。
【０１７４】
２分割された冗長列デコーダＲＣＤが組込まれた列デコーダブロックＤＢ４，ＤＢ５は、それぞれノーマル＋冗長列デコーダブロックＤＢ４′ＤＢ５′を構成する。２分割冗長メモリアレイブロックＲＭＢが組込まれたメモリアレイブロックＭＢ２，ＭＢ３は、ノーマル＋冗長メモリアレイブロックＭＢ２′，ＭＢ３′を構成する。
【０１７５】
したがって、このＳＤＲＡＭのノーマル部（図２７のＤＢ１〜ＤＢ３，ＤＢ６〜ＤＢ８）は、図２８（ａ）に示すように、ＰＭＯＳ８２の数が１／２になっていることを除けば図２６（ａ）と同じである。冗長＋ノーマル部（図２７のＤＢ４′，ＤＢ５′）は、図２８（ｂ）に示すように、図２６（ａ）（ｂ）を組合せて２分割した構成となっている。すなわち、冗長＋ノーマル部では、主電源線ＭＬと副電源線ＳＬ３との間にＰチャネルＭＯＳトランジスタ８３が接続され、副電源線ＳＬ３とＮ′本（ただし、Ｎ′＝Ｎ／２である）の列選択線ＣＳＬとの間にそれぞれＰチャネルＭＯＳトランジスタ８２．１〜８２．Ｎ′が接続され、副電源線ＳＬ３とＭ′本（ただし、Ｍ′＝Ｍ／２である）のスペア列選択線ＳＣＳＬとの間にそれぞれＰチャネルＭＯＳトランジスタ８４．１〜８４．Ｎ′が接続されている。
【０１７６】
副電源線ＳＬ３の容量値は、ＰチャネルＭＯＳトランジスタ８２．１〜８２．Ｎ′，８４．１〜８４．Ｍ′の数Ｎ′＋Ｍ′に比例するものとする。スタンバイ時においては、副電源線ＳＬ３の電位はＶｃｃ−ΔＶ３に低下するものとする。ここで、ΔＶ３は次式（３）で表わされる。
【０１７７】
ΔＶ３＝−（Ｓｄ／Ｓｓ）・Ｖｔｈｓ＋Ｖｔｈｄ−Ｓｄ・ｌｏｇ１０｛Ｗｓ′／（Ｍ′＋Ｎ′）Ｗｄ′｝    …式（３）
ここで、副電源線ＳＬ１がＶｃｃ−ΔＶ１からＶｃｃまで回復する時間が、副電源線ＳＬ３がＶｃｃ−ΔＶ３からＶｃｃまで回復する時間に比べて遅延のないようにするためには、ΔＶ１≦ΔＶ３とすればよい。このためには、式（１）（３）でＷｓ′／（Ｎ′・Ｗｄ′）≧Ｗｓｒ′／（Ｎ′＋Ｍ′）Ｗｄ′が成立すればよい。すなわちＷｓｒ′−Ｗｓ′≦（Ｍ′／Ｎ′）・Ｗｓ′＜Ｗｓ′が成立する。
【０１７８】
したがって、冗長＋ノーマル部の電源電位供給用のＰチャネルＭＯＳトランジスタ８３のゲート幅Ｗｓｒ′とノーマル部の電源電位供給用のＰチャネルＭＯＳトランジスタ８１のゲート幅Ｗｓ′との差Ｗｓｒ′−Ｗｓ′は、Ｗｓ′よりも小さくするのが適当である。
【０１７９】
［実施の形態８］
この実施の形態では、図２５および図２６で示したＳＤＲＡＭの電源供給用のＰチャネルＭＯＳトランジスタ８１，８３のゲート幅Ｗｓ，Ｗｓｒを、列選択線ＣＳＬ，ＳＣＳＬを駆動する能力の観点から検討する。ここで列選択線ＣＳＬを駆動する能力とは、図２６（ａ）のたとえばＰチャネルＭＯＳトランジスタ８２．１を導通させた場合に、そのＰチャネルＭＯＳトランジスタ８２．１を介して列選択線ＣＳＬに電流を供給する能力をいう。この能力は、ＰチャネルＭＯＳトランジスタ８１のゲート幅Ｗｓと副電源線ＳＬ１の容量値Ｃ１との積に比例するものとする。また、ノーマル部で同時に活性化される列選択線ＣＳＬの最大本数をａとし、冗長部で同時に活性化されるスペア列選択線ＳＣＳＬの最大本数をｂとする。
【０１８０】
ここで、冗長部においてスペア列選択線ＳＣＳＬを駆動する能力が、ノーマル部において列選択線ＣＳＬを駆動する能力に比べて劣らないようにするためには、次式（４）が成立することが必要となる。
【０１８１】
（Ｗｓ／ａ）・（Ｃ１／ａ）≦（Ｗｓｒ／ｂ）・（Ｃ２／ｂ）  …式（４）
したがって、Ｗｓｒ≧（Ｃ１／Ｃ２）・（ｂ／ａ）・（ｂ／ａ）・Ｗｓを満足するＷｓｒが必要となる。
【０１８２】
ａ＝１，ｂ≧１のときＷｓｒ≧（Ｃ１／Ｃ２）・Ｗｓ＞Ｗｓとなる。すなわち、冗長部の電源電位供給用のＰチャネルＭＯＳトランジスタ８３のゲート幅Ｗｓｒは、ノーマル部の電源電位供給用のＰチャネルＭＯＳトランジスタ８１のゲート幅Ｗｓよりも大きくなければならない。
【０１８３】
なお、図２９に示すように、副電源線ＳＬ２と接地電位ＧＮＤのラインとの間に容量値Ｃ３（ｆＦ）の補助キャパシタ８５を設ければ、次式（５）が成り立つ。
【０１８４】
（Ｗｓ／ａ）・（Ｃ１／ａ）＝（Ｗｓｒ／ｂ）・｛（Ｃ２＋Ｃ３）／ｂ｝
…式（５）
ａ＝１、ｂ＝１のときＣ３＝Ｃ１−Ｃ２を満足するキャパシタ８５を設ければ、Ｗｓｒ＝Ｗｓとなる。すなわち、冗長部の副電源線ＳＬ２に適当な容量値Ｃ３の補助キャパシタ８５を設ける場合は、ＰチャネルＭＯＳトランジスタ８３のゲート幅ＷｓｒとＰチャネルＭＯＳトランジスタ８１のゲート幅Ｗｓとを等しくする。
【０１８５】
［実施の形態９］
この実施の形態では、図２７および図２８で示したＳＤＲＡＭの電源供給用のＰチャネルＭＯＳトランジスタ８１，８３のゲート幅Ｗｓ′，Ｗｓｒ′を、列選択線ＣＳＬ，ＳＣＳＬを駆動する能力の観点から検討する。
【０１８６】
ノーマル部で同時に活性化される列選択線ＣＳＬの最大本数をａとし、冗長＋ノーマル部で同時に活性化される列選択線ＣＳＬ，ＳＣＳＬの最大本数をｂとする。ここで、冗長＋ノーマル部において列選択線ＣＳＬ，ＳＣＳＬを駆動する能力が、ノーマル部において列選択線ＣＳＬを駆動する能力に比べて劣らないようにするためには、次式（６）が成立することが必要とされる。
【０１８７】
（Ｗｓ′／ａ）・（Ｃ１／ａ）≦（Ｗｓｒ′／ｂ）・｛（Ｃ１＋Ｃ２）／ｂ｝
…式（６）
したがって、数式Ｗｓｒ′≧｛Ｃ１／（Ｃ１＋Ｃ２）｝（ｂ／ａ）（ｂ／ａ）Ｗｓ′を満足するＷｓｒ′が必要となる。ａ＝１、ｂ＝１、Ｃ２／Ｃ１＝１６のとき数式Ｗｓｒ′−Ｗｓ′≧（４７／１７）・Ｗｓ′＞Ｗｓ′が成り立つ。すなわち、冗長＋ノーマル部の電源電位供給用のＰチャネルＭＯＳトランジスタ８３のゲート幅Ｗｓｒ′とノーマル部の電源電位供給用のＰチャネルＭＯＳトランジスタ８１のゲート幅Ｗｓ′との差Ｗｓｒ′−Ｗｓ′は、Ｗｓ′よりも大きくなければならない。
【０１８８】
なお、図３０に示すように、副電源線ＳＬ３と接地電位ＧＮＤのラインとの間に容量値Ｃ３（ｆＦ）の補助キャパシタ８６を設ければ、次式（７）が成り立つ。
【０１８９】
Ｗｓｒ′＝｛（Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）｝・｛１＋（ｂ／ａ）｝・｛１＋（ｂ／ａ）｝・Ｗｓ′    …式（７）
ａ＝１、ｂ＝１、Ｃ２／Ｃ１＝１／１６のときＣ３＝１５・Ｃ２を満足するキャパシタ８６を設ければＷｓｒ′−Ｗｓ′＝Ｗｓ′となる。すなわち、冗長＋ノーマル部の副電源線ＳＬに適当な容量値Ｃ３の補助キャパシタ８６を設ける場合は、ＰチャネルＭＯＳトランジスタ８３のゲート幅Ｗｓｒ′とＰチャネルＭＯＳトランジスタ８１のゲート幅Ｗｓ′との差Ｗｓｒ′−Ｗｓ′とＰチャネルＭＯＳトランジスタ８１のゲート幅Ｗｓ′とを等しくする。
【０１９０】
［実施の形態１０］
この実施の形態では、電源電位供給用のＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｓおよびゲート幅Ｗｓについて検討する。
【０１９１】
ここでは、列選択線ＣＳＬの総本数を１６３８４本、各列選択線ＣＳＬに対応して設けられた列選択線駆動用のＰチャネルＭＯＳトランジスタのゲート幅Ｗｄを６０μｍ、そのしきい値電圧Ｖｔｈｄを−０．１７Ｖ、そのＳファクタＳｄを１３０ｍＶ／ｄｅｃとする。また、しきい値電圧Ｖｔｈｄは、ゲート幅１０μｍ当り１μＡ流れるときのゲート電圧とする。
【０１９２】
ゲート幅Ｗ、しきい値電圧Ｖｔｈ、ＳファクタＳのＰチャネルＭＯＳトランジスタに流れるスタンバイサブリーク電流（サブスレショルド・リーク電流）Ｉは、次式（８）で表わされる。
【０１９３】
Ｉ＝Ｉ０・（Ｗ／Ｗ０）・１０(Vth/S)     …式（８）
ここで、Ｉ０はしきい値電圧を定義した際の電流（ここでは１μＡ）、Ｗ０はしきい値電圧を定義した際のゲート幅（ここでは１０μｍ）である。
【０１９４】
もし、列選択線駆動用のＰチャネルＭＯＳトランジスタのソースを主電源線ＭＬに直接接続すると、Ｉ＝１μＡ・（１６３８４×６０μｍ／１０μｍ）・１０(-0.17V/0.13V/dec)＝４．８ｍＡとなり、列デコーダで許容されるスタンバイサブリーク電流Ｉの上限値である３００μＡを完全に超えてしまう。
【０１９５】
逆に、３００μＡのスタンバイサブリーク電流を流すＰチャネルＭＯＳトランジスタのゲート幅Ｗを式（８）から計算すると、Ｗ＝６０９２７．５μｍとなる。
【０１９６】
そこで、１６３８４本の列選択線ＣＳＬを１２８本ずつ１２８ブロックに分割し、各ブロックに電源電位供給用のＰチャネルＭＯＳトランジスタを１つずつ設ける。電源電位供給用のＰチャネルＭＯＳトランジスタとして列選択線駆動用のＰチャネルＭＯＳトランジスタと同じしきい値電圧およびＳファクタのものを用いると、電源電位供給用のＰチャネルＭＯＳトランジスタのゲート幅Ｗｓは、Ｗｓ＝６０９２７．５μｍ／１２８＝４７５μｍとなる。
【０１９７】
このゲート幅（４７５μｍ）は列選択線駆動用のＰチャネルＭＯＳトランジスタのゲート幅（６０μｍ）の約８倍であるので、電源電位供給用のＰチャネルＭＯＳトランジスタのインピーダンスによって列選択線ＣＳＬの活性化が遅延されることはないと考えられる。
【０１９８】
［実施の形態１１］
この実施の形態でも、電源電位供給用のＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｓおよびゲート幅Ｗｓについて検討する。
【０１９９】
ここでは、列選択線ＣＳＬの総本数を１６３８４本、列選択線駆動用のＰチャネルＭＯＳトランジスタのゲート幅Ｗｄを６０μｍ、そのしきい値電圧を−０．０５Ｖ、そのＳファクタを１３０ｍＶ／ｄｅｃとする。
【０２００】
もし、列選択線駆動用のＰチャネルＭＯＳトランジスタのソースを主電源線ＭＬに直接接続すると、Ｉ＝１μＡ・（１６３８４×６０μｍ／１０μｍ）・１０(-0.06V/0.13V/dec)＝９８ｍＡとなり、列デコーダで許容されるスタンバイサブリーク電流Ｉの上限である３００μＡを完全に超えてしまう。
【０２０１】
逆に、３００μＡのスタンバイサブリーク電流を流すＰチャネルＭＯＳトランジスタのゲート幅Ｗを式（８）から計算すると、Ｗ＝７２７３．３８μｍとなる。
【０２０２】
そこで、１６３８４本の列選択線ＣＳＬを１２８本ずつ１２８ブロックに分割し、各ブロックに電源電位供給用のＰチャネルＭＯＳトランジスタを１つずつ設ける。電源電位供給用のＰチャネルＭＯＳトランジスタとして列選択線駆動用のＰチャネルＭＯＳトランジスタと同じしきい値電圧およびＳファクタのものを用いると、電源電位供給用のＰチャネルＭＯＳトランジスタのゲート幅Ｗｓは、Ｗｓ＝７２７３．３８μｍ／１２８＝５６．８μｍとなる。この値（５６．８μｍ）は、列選択線駆動用のＰチャネルＭＯＳトランジスタのゲート幅（６０μｍ）よりも小さいので、明らかに列選択線ＣＳＬの活性化が電源電位供給用のＰチャネルＭＯＳトランジスタのインピーダンスによって遅延される。
【０２０３】
そこで、電源電位供給用のＰチャネルＭＯＳトランジスタとしてしきい値電圧Ｖｔｈｓが−０．１５Ｖのものを採用して、３００μＡのスタンバイサブリーク電流を流すＰチャネルＭＯＳトランジスタのゲート幅Ｗを式（８）から計算すると、Ｗ＝４７２５３μｍとなる。この場合は、電源電位供給用のＰチャネルＭＯＳトランジスタのゲート幅Ｗｓは４２７５３μｍ／１２８＝３３４μｍとなり、列選択線駆動用のＰチャネルＭＯＳトランジスタのゲート幅（６０μｍ）の約５．５倍となる。したがって、電源電位供給用のＰチャネルＭＯＳトランジスタのインピーダンスによって列選択線ＣＳＬの活性化が遅延されることはないと考えられる。
【０２０４】
一方、電源電位供給用のＰチャネルＭＯＳトランジスタとしてしきい値電圧が−０．１５Ｖのものを採用した場合、スタンバイ時における副電源線ＳＬの電位低下はΔＶを式（１）から計算すると、ΔＶ＝０．２７７Ｖとなる。
【０２０５】
また、電源電位供給用のＰチャネルＭＯＳトランジスタとしてゲート幅が同じ値（３３４μｍ）でしきい値電圧が−０．５Ｖのものを採用した場合、スタンバイ時における副電源線ＳＬの電位低下ΔＶを式（１）から計算すると、ΔＶ＝０．６２７Ｖとなる。
【０２０６】
したがって、電源電位供給用のＰチャネルＭＯＳトランジスタのしきい値電圧を大きくすると、確かにスタンバイサブリーク電流は減少するが、スタンバイ時における副電源線ＳＬの電位低下ΔＶが大きくなり、ΔＶの回復に時間がかかる。また、このＰチャネルＭＯＳトランジスタのしきい値電圧を大きくし、かつΔＶを小さく抑えようとすると、ＰチャネルＭＯＳトランジスタのゲート幅を大きくする必要が生じ、エリアペナルティが大きくなる。
【０２０７】
したがって、電源電位供給用のＰチャネルＭＯＳトランジスタのしきい値電圧およびゲート幅は、サブリーク電流値、副電源線ＳＬの電位低下、エリアペナルティの３つの観点から決定する必要がある。
【０２０８】
［実施の形態１２］
図３１および図３２は、この発明の実施の形態１によるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）の構成を示すブロック図である。図３１および図３２を参照して、このＳＤＲＡＭ１０００は、８つのバンク♯０〜♯７に分割されたメモリセルアレイ１１００〜１１０７を備える。このＳＤＲＡＭ１０００はさらに、概略、制御信号、アドレス信号などを受ける入力系１２００と、入力系１２００からの信号に応答して動作するセンター系１３００と、センター系１３００からの信号に応答して動作する中間系１４００と、８つのバンク♯０〜♯７に分割されたロウ系１５００〜１５７０と、８つのバンク♯０〜♯７に分割されたコラム系１６００〜１６７０と、３２ビットのデータ信号ＤＱ０〜ＤＱ３１を入出力するデータ入出力系１７００と、データ入出力系１７００のデータ入出力を制御する入出力制御系１８００とを備える。
【０２０９】
入力系１２００は、外部クロック信号ＣＬＫおよび外部クロック信号ＣＬＫと相補的な外部クロック信号／ＣＬＫに応答して内部クロック信号Ｉｎｔ．ＣＬＫを生成するクロックバッファ１２０１と、外部クロック信号ＣＬＫおよび／ＣＬＫに応答して内部クロック信号／Ｉｎｔ．ＣＬＫを生成するクロックバッファ１２０２と、外部クロックイネーブル信号ＣＫＥに応答して内部クロックイネーブル信号を生成するクロックイネーブルバッファ１２０３と、外部チップセレクト信号／ＣＳに応答して内部チップセレクト信号を生成するＣＳバッファ１２０４と、外部ロウアドレスストローブ信号／ＲＡＳに応答して内部ロウアドレスストローブ信号を生成するＲＡＳバッファ１２０５と、外部コラムアドレスストローブ信号／ＣＡＳに応答して内部コラムアドレスストローブ信号を生成するＣＡＳバッファ１２０６と、外部ライトイネーブル信号／ＷＥに応答して内部ライトイネーブル信号を生成するＷＥバッファ１２０７と、外部データマスク信号ＤＭ０〜ＤＭ３に応答して内部データマスク信号を生成するＤＭバッファ１２０８と、外部制御信号ＤＭ０〜ＤＭ３に応答して内部制御信号を生成するＤＭバッファ１２０９と、１３ビットの外部アドレス信号Ａ０〜Ａ１２に応答して内部アドレス信号を生成するアドレスバッファ１２１０〜１２２２と、３ビットの外部バンクアドレス信号ＢＡ０〜ＢＡ２に応答して内部バンクアドレス信号を生成するバンクアドレスバッファ１２２３〜１２２５とを備える。バッファ１２０４〜１２２５の各々は、外部から与えられる基準電圧Ｖｒｅｆに基づいてその入力信号の論理レベルを判定する。
【０２１０】
この入力系１２００はさらに、バッファ１２０４〜１２０６からの信号に応答してＳＤＲＡＭ１０００の内部回路を制御するための種々の制御信号ＲＯＷＡ，ＣＯＬＡ，ＰＣ，ＲＥＡＤ，ＷＲＩＴＥ，ＡＰＣ，ＳＲを生成するモードデコーダ１２２６を備える。制御信号ＲＯＷＡはロウ系を活性化するための信号であり、制御信号ＣＯＬＡはコラム系を活性化するための信号であり、制御信号ＰＣはビット線対のプリチャージを指示するための信号であり、制御信号ＲＥＡＤはコラム系の読出動作を指示する信号であり、制御信号ＷＲＩＴＥはコラム系の書込動作を指示する信号であり、制御信号ＡＰＣはオートプリチャージを指示する信号であり、制御信号ＳＲはセルフリフレッシュを指示するための信号である。
【０２１１】
入力系１２００はさらに、アドレスバッファ１２１０〜１２２２からの内部アドレス信号に応答して、動作モード、バースト長、シングルデータレート、ダブルデータレートなどに関する情報を保持するモードレジスタ１２２７と、内部アドレス信号に応答してロウ系１５００〜１５０７に与えられるべきロウアドレス信号を保持するロウアドレスラッチ回路１２２８と、内部アドレス信号に応答してコラム系１６００〜１６０７に与えられるべきコラムアドレス信号を保持するコラムアドレスラッチ回路１２２９と、バンクアドレスバッファ１２２３〜１２２５からの内部バンクアドレス信号に応答してロウ系１５００〜１５０７に与えられるべきバンクアドレス信号を保持するバンクアドレスラッチ回路１２３０とを備える。
【０２１２】
センター系１３００は、リフレッシュアドレス信号を内部的に生成するリフレッシュアドレスカウンタ１３０１と、モードデコーダ１２２６からの制御信号ＳＲに応答して所定時間経過後にリフレッシュアドレスカウンタ１３０１を活性化するセルフリフレッシュタイマ１３０２と、ロウアドレスラッチ回路１２２８からのロウアドレス信号およびリフレッシュアドレスカウンタ１３０１からのリフレッシュアドレス信号のうち一方を選択してロウ系１５００〜１５０７に供給するマルチプレクサ（ＭＵＸ）１３０３と、インタリーブシーケンシャルアドレス変更回路１３０４と、モードレジスタ１２２７からのバースト長のデータに応じて列アドレス信号を生成するバーストアドレスカウンタ１３０５とを備える。
【０２１３】
中間系１４００は、マルチプレクサ１３００からのロウアドレス信号をプリデコードするロウプリデコーダ１４０１と、バーストアドレスカウンタ１３０５からのコラムアドレス信号をプリデコードするコラムプリデコーダ１４０２と、バンクアドレスラッチ回路１２３０からのバンクアドレス信号をデコードしてバンクデコード信号ＢＤ０〜ＢＤ７を生成するバンクデコーダ１４０３とを備える。
【０２１４】
ロウ系１５００〜１５７０は、それぞれ、ロウデコーダ１５０１〜１５７１と、ロウデコーダ１５０１〜１５７１を制御するロウ制御回路１５０２〜１５７２とを備える。ロウ制御回路１５０２〜１５７２は、バンクデコーダ１４０３からのバンクデコード信号ＢＤ０〜ＢＤ７に応答して８つのバンク♯０〜♯７のうち１つを選択する。選択されたバンク内において、ロウデコーダはロウプリデコーダ１４０１からのロウプリデコード信号に応答してメモリセルアレイ内のワード線（図示せず）を選択的に駆動する。
【０２１５】
コラム系１６００〜１６７０は、それぞれ、コラムデコーダ１６０１〜１６７１と、コラムデコーダ１６０１〜１６７１を制御するコラム制御回路１６０２〜１６７２と、メモリセルアレイ１１００〜１１０７のデータ信号を入出力するＩ／Ｏポート１６０３〜１６７３とを備える。上記選択されたバンク内において、コラムデコーダはコラムプリデコーダ１４０２からのコラムプリデコード信号に応答してメモリセルアレイ内のコラム選択線を選択的に駆動する。
【０２１６】
データ入出力系１７００は、３２ビットのデータ信号ＤＱ０〜ＤＱ３１を入出力する入出力バッファ１７１０〜１７４１と、読出動作時にパラレルなデータ信号ＤＱ０〜ＤＱ３１をシリアルなデータ信号に変換し、ライト時にシリアルなデータ信号をパラレルなデータ信号ＤＱ０〜ＤＱ３１に変換し、かつダブルデータレート変換を行なうデータ変換回路１７５０とを備える。入出力バッファ１７１０〜１７４１もまた、外部から与えられた基準電圧Ｖｒｅｆに基づいて入力されたデータ信号ＤＱ０〜ＤＱ３１の論理レベルを判定する。
【０２１７】
入出力制御系１８００は、入出力バッファ１７１０〜１７４１を制御するＤＬＬ／ＰＬＬ／ＳＭＤ回路１８１０を備える。
【０２１８】
このＳＤＲＡＭ１０００においては、Ｉ／Ｏポート１６０３〜１６７３はそれぞれローカルデータバス１９００〜１９０７を介して共通のグローバルデータバス１９１０に接続される。グローバルデータバス１９１０はデータ変換回路１７５０に接続される。したがって、メモリセルアレイ１１００〜１１０７から読出されたデータ信号はローカルデータバス１９００〜１９０７およびグローバルデータバス１９１０を介してデータ変換回路１７５０に転送され、また、データ変換回路１７５０からのデータ信号はグローバルデータバス１９１０およびローカルデータバス１９００〜１９０７を介してメモリセルアレイ１１００〜１１０７に書込まれる。
【０２１９】
このＳＤＲＡＭ１０００においては、後に詳述する種々の制御信号ＰＰＵｃｔｒ，／ＰＰＵｃｔｒ，ＲＦ，／ＲＦ，ＦＬＡＧ，／ＦＬＡＧ，ＣＰＬ，／ＣＰＬ，ＰＰＤ，／ＰＰＵ，ＣＦ，／ＣＦを生成するタイミング発生器１９５０が設けられる。
【０２２０】
メモリセルアレイ１１００〜１１０７はすべて同じ構成であるので、ここでは代表的にメモリセルアレイ１１００の構成について説明する。図３３に示されるように、メモリセルアレイ１１００は、複数行および複数列に配置された複数のメモリセルＭＣと、複数行に配置された複数のワード線ＷＬと、複数列に配置された複数のビット線対ＢＬ，／ＢＬと、複数のビット線対ＢＬ，／ＢＬに接続された複数のセンスアンプＳＡとを備える。各メモリセルＭＣは、対応するワード線ＷＬの電圧に応答してオン／オフになるアクセストランジスタ２００１と、アクセストランジスタ２００１に接続されたキャパシタ２００２とを有する。ワード線ＷＬは図２に示されたロウデコーダ１５０１に接続される。
【０２２１】
Ｉ／Ｏポート１６０３は、複数のビット線対ＢＬ，／ＢＬとローカルデータバス１９００との間にそれぞれ接続された複数のコラム選択ゲートＣＳを有する。コラム選択ゲートＣＳはコラム選択線ＣＳＬを介して図３２に示されたコラムデコーダ１６０１に接続される。
【０２２２】
このＳＤＲＡＭ１０００は、図３４に示されるように、メイン電源線ＭＶＣＣと、メイン接地線ＭＶＳＳとを備える。このメイン電源線ＭＶＣＣは図３１に示された電源端子１００１に接続され、外部から電源電圧ＶＣＣ（たとえば１．５Ｖ）を受ける。メイン接地線ＭＶＳＳは図３１に示された接地端子１００２に接続され、外部から接地電圧ＶＳＳを受ける。
【０２２３】
入力系１２００、センター系１３００、中間系１４００、ロウ系１５００〜１５７０、コラム系１６００〜１６７０、およびデータ入出力系１７００の各々は、図３１および図３２に示されるような内部回路群からなり、各内部回路群はアクティブ状態またはスタンバイ状態になる。
【０２２４】
このＳＤＲＡＭ１０００においては、入力系１２００に対応してサブ電源線ＳＶＣＣｉｎおよびサブ接地線ＳＶＳＳｉｎが設けられ、センター系１３００に対応してサブ電源線ＳＶＣＣｃおよびサブ接地線ＳＶＳＳｃが設けられ、中間系１４００に対応してサブ電源線ＳＶＣＣｍおよびサブ接地線ＳＶＳＳｍが設けられ、ロウ系１５００〜１５７０の各々に対応してサブ電源線ＳＶＣＣＢｉ（ｉ＝０〜７）およびサブ接地線ＳＶＳＳＢｉが設けられ、コラム系１６００〜１６７０の各々に対応してサブ電源線ＳＶＣＣＣｉおよびサブ接地線ＳＶＳＳＣｉが設けられ、さらにデータ入出力系１７００に対応してサブ電源線ＳＶＣＣｏｕｔおよびサブ接地線ＳＶＳＳｏｕｔが設けられる。なお、図３４には示されていないが、図３１に示されるように、入出力制御系１８００に対応してサブ電源線ＳＶＣＣｐＩＩおよびサブ接地線ＳＶＳＳｐＩＩが設けられる。
【０２２５】
また、入力系１２００、センター系１３００、中間系１４００、ロウ系１５００〜１５７０、コラム系１６００〜１６７０、およびデータ入出力系１７００に対応して、複数のＰチャネルＭＯＳトランジスタ３００１〜３００６および複数のＮチャネルＭＯＳトランジスタ３０１１〜３０１６が設けられる。トランジスタ３００１はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣｉｎとの間に接続され、制御信号／ＰＰＵｃｔｒを受けるゲートを有する。トランジスタ３０１１はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳｉｎとの間に接続され、制御信号ＰＰＵｃｔｒを受けるゲートを有する。入力系１２００がアクティブ状態にあるとき、制御信号／ＰＰＵｃｔｒはＬレベルになり、かつ制御信号ＰＰＵｃｔｒはＨレベルになる。したがって、入力系１２００がアクティブ状態になるときトランジスタ３００１および３０１１はオンになり、入力系１２００がスタンバイ状態になるときトランジスタ３００１および３０１１はオフになる。
【０２２６】
トランジスタ３００２はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣｃとの間に接続され、制御信号／ＲＦを受けるゲートを有する。トランジスタ３０１２はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳｃとの間に接続され、制御信号ＲＦを受けるゲートを有する。センター系１３００がアクティブ状態のとき、制御信号／ＲＦはＬレベルになり、かつ制御信号ＲＦはＨレベルになる。センター系１３００がスタンバイ状態のとき、制御信号／ＲＦはＨレベルになり、かつ制御信号ＲＦはＬレベルになる。したがって、センター系１３００がアクティブ状態になるときトランジスタ３００２および３０１２はオンになり、センター系１３００がスタンバイ状態になるときトランジスタ３００２および３０１２はオフになる。
【０２２７】
また、トランジスタ３００３はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣｍとの間に接続され、制御信号／ＲＦを受けるゲートを有する。トランジスタ３０１３はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳｉｎとの間に接続され、制御信号ＲＦを受けるゲートを有する。中間系１４００がアクティブ状態のとき、制御信号／ＲＦはＬレベルになり、かつ制御信号ＲＦはＨレベルになる。中間系１４００がスタンバイ状態のとき、制御信号／ＲＦはＨレベルになり、かつ制御信号ＲＦはＬレベルになる。したがって、中間系１４００がアクティブ状態になるときトランジスタ３００３および３０１３はオンになり、中間系１４００がスタンバイ状態になるときトランジスタ３００３および３０１３はオフになる。
【０２２８】
また、トランジスタ３００４はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣＢｉとの間に接続され、制御信号／ＦＬＡＧを受けるゲートを有する。トランジスタ３０１４はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＢｉとの間に接続され、制御信号ＦＬＡＧを受けるゲートを有する。ロウ系１５００〜１５７０がアクティブ状態のとき、制御信号／ＦＬＡＧはＬレベルになり、かつ制御信号ＦＬＡＧはＨレベルになる。ロウ系１５００〜１５７０がスタンバイ状態のとき、制御信号／ＦＬＡＧはＨレベルになり、かつ制御信号ＦＬＡＧはＬレベルになる。したがって、ロウ系１５００〜１５７０がアクティブ状態になるときトランジスタ３００４および３０１４はオンになり、ロウ系１５００〜１５７０がスタンバイ状態になるときトランジスタ３００４および３０１４はオフになる。
【０２２９】
また、トランジスタ３００５はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣＣｉとの間に接続され、制御信号／ＣＰＬを受けるゲートを有する。トランジスタ３０１５はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＣｉとの間に接続され、制御信号ＣＰＬを受けるゲートを有する。コラム系１６００〜１６７０がアクティブ状態のとき、制御信号／ＣＰＬはＬレベルになり、かつ制御信号ＣＰＬはＨレベルになる。コラム系１６００〜１６７０がスタンバイ状態のとき、制御信号／ＣＰＬはＨレベルになり、かつ制御信号ＣＰＬはＬレベルになる。したがって、コラム系１６００〜１６７０がアクティブ状態になるときトランジスタ３００５および３０１５はオンになり、コラム系１６００〜１６７０がスタンバイ状態になるときトランジスタ３００５および３０１５はオフになる。
【０２３０】
また、トランジスタ３００６はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣｏｕｔとの間に接続され、制御信号／ＣＦを受けるゲートを有する。トランジスタ３０１６はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳｏｕｔとの間に接続され、制御信号ＣＦを受けるゲートを有する。データ入力系１７００がアクティブ状態のとき、制御信号／ＣＦはＬレベルになり、かつ制御信号ＣＦはＨレベルになる。データ入力系１７００がスタンバイ状態のとき、制御信号／ＣＦはＨレベルになり、かつ制御信号ＣＦはＬレベルになる。したがって、データ入力系１７００がアクティブ状態になるときトランジスタ３００６および３０１６はオンになり、データ入力系１７００がスタンバイ状態になるときトランジスタ３００６および３０１６はオフになる。
【０２３１】
このＳＤＲＡＭ１０００においてはさらに、センター系１３００に対応してダイオード３０２２および３０３２が設けられ、かつＰチャネルＭＯＳトランジスタ３０４２およびＮチャネルＭＯＳトランジスタ３０５２が設けられる。また、中間系１４００に対応して、ダイオード３０２３および３０３３が設けられ、ＰチャネルＭＯＳトランジスタ３０４３およびＮチャネルＭＯＳトランジスタ３０５３が設けられる。また、ロウ系１５００〜１５７０に対応して、ダイオード３０２４および３０３４が設けられ、かつＰチャネルＭＯＳトランジスタ３０４４およびＮチャネルＭＯＳトランジスタ３０５４が設けられる。また、コラム系１６００〜１６７０に対応して、ダイオード３０２５および３０３５が設けられ、かつＰチャネルＭＯＳトランジスタ３０４５およびＮチャネルＭＯＳトランジスタ３０５５が設けられる。
【０２３２】
ダイオード３０２２はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣｃとの間に順方向に接続され、ダイオード３０３２はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳｃとの間に順方向に接続される。トランジスタ３０４２はダイオード３０２２と直列に接続され、制御信号／ＰＰＵｃｔｒを受けるゲートを有する。トランジスタ３０５２はダイオード３０３２と直列に接続され、制御信号／ＰＰＵｃｔｒを受けるゲートを有する。後述するように、センター系１３００がアクティブ状態になる前に、制御信号／ＰＰＵｃｔｒはＬレベルになり、かつ制御信号ＰＰＵｃｔｒはＨレベルになる。したがって、センター系１３００がアクティブ状態になる前にトランジスタ３０４２および３０５２はオンになる。
【０２３３】
また、ダイオード３０２３はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣｍとの間に順方向に接続される。ダイオード３０３３はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳｍとの間に順方向に接続される。トランジスタ３０４３はダイオード３０２３と直列に接続され、制御信号／ＰＰＵｃｔｒを受けるゲートを有する。トランジスタ３０５３はダイオード３０３３と直列に接続され、制御信号／ＰＰＵｃｔｒを受けるゲートを有する。後述するように、中間系１４００がアクティブ状態になる前に、制御信号／ＰＰＵｃｔｒはＬレベルになり、かつ制御信号ＰＰＵｃｔｒはＨレベルになる。したがって、中間系１４００がアクティブ状態になる前に、トランジスタ３０４３および３０５３はオンになる。
【０２３４】
また、ダイオード３０２４はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣＢｉとの間に順方向に接続される。ダイオード３０３４はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＢｉとの間に順方向に接続される。トランジスタ３０４４はダイオード３０２４と直列に接続され、制御信号／ＲＦを受けるゲートを有する。トランジスタ３０５４はダイオード３０３４と直列に接続され、制御信号／ＲＦを受けるゲートを有する。後述するように、ロウ系１５００〜１５７０がアクティブ状態になる前に、制御信号／ＲＦはＬレベルになり、かつ制御信号ＲＦはＨレベルになる。したがって、ロウ系１５００〜１５７０がアクティブ状態になる前に、トランジスタ３０４４および３０５４はオンになる。
【０２３５】
また、ダイオード３０２５はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣＣｉとの間に順方向に接続される。ダイオード３０３５はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＣｉとの間に順方向に接続される。トランジスタ３０４５はダイオード３０２５と直列に接続され、制御信号／ＰＰＵを受けるゲートを有する。トランジスタ３０５５はダイオード３０３５と直列に接続され、制御信号／ＰＰＤを受けるゲートを有する。後述するように、コラム系１６００〜１６７０がアクティブ状態になる前に、制御信号／ＰＰＵはＬレベルになり、かつ制御信号ＰＰＤはＨレベルになる。したがって、コラム系１６００〜１６７０がアクティブ状態になる前に、トランジスタ３０４５および３０５５はオンになる。
【０２３６】
ダイオード３０２２〜３０２５，３０５２〜３０５５の各々はＰＮ接合により形成され、約０．７Ｖの接触電位差を有する。したがって、ダイオード３０２２およびトランジスタ３０４２は、センター系１３００がアクティブ状態になる前にサブ電源線ＳＶＣＣｃを電源電圧ＶＣＣ（たとえば１．５Ｖ）よりも低くかつ接地電圧ＶＳＳ（たとえば０Ｖ）よりも高い所定電圧（たとえば０．８Ｖ）にプリチャージすることができる。その他のダイオード素子３０２３〜３０２５およびトランジスタ３０４３〜３０４５もこれと同様に機能する。また、ダイオード３０３２およびトランジスタ３０５２は、センター系１３００がアクティブ状態になる前にサブ接地線ＳＶＳＳｃを電源電圧ＶＣＣ（たとえば１．５Ｖ）よりも低くかつ接地電圧ＶＳＳ（たとえば０Ｖ）よりも高い所定電圧（たとえば０．７Ｖ）にプリチャージすることができる。その他のダイオード素子３０３３〜３０３５およびトランジスタ３０５３〜３０５５もこれと同様に機能する。
【０２３７】
ロウ系１５００〜１５７０に含まれるロウ制御回路１５０２〜１５７２およびロウデコーダ１５０１〜１５７１はすべて周知かつ同一の構成を有する。したがって、図３５に示されるように、たとえばロウ系１５００はインバータ回路１５０３，１５０４、ＮＡＮＤ回路１５０５，１５０６、ＮＯＲ回路１５０７，１５０８など、多数の論理回路の結合により構成される。インバータ回路１５０３は、ＰチャネルＭＯＳトランジスタ１５０３ＰおよびＮチャネルＭＯＳトランジスタ１５０３Ｎを含む。ロウ系１５００がアクティブ状態のとき、インバータ回路１５０３はＨまたはＬレベルの入力信号に応答してＬまたはＨレベルの出力信号を供給する。他方、ロウ系１５００がスタンバイ状態のとき、インバータ回路１５０３は常にＨレベルの入力信号を受ける。そのため、インバータ回路１５０３はＨレベルの入力信号に応答してＬレベルの出力信号を常に供給する。インバータ回路１５０３の電源端子はサブ電源線ＳＶＣＣＢ０に接続され、接地端子はメイン接地線ＭＶＳＳに接続される。上述したようにロウ系１５００がアクティブ状態のときトランジスタ３００４および３０１４はオンになるので、インバータ回路１５０３はＨレベルの出力信号として電源電圧ＶＣＣを供給し、Ｌレベルの出力信号として接地電位ＶＳＳを供給することができる。他方、ロウ系１５００がアクティブ状態のときトランジスタ３００４および３０１４はオフになるが、インバータ回路１５０３の接地端子はメイン接地線ＭＶＳＳに接続されているので、インバータ回路１５０３は常にＬレベルの出力信号として接地電圧ＶＳＳを供給することができる。また、インバータ回路１５０３の電源端子はメイン電源線ＭＶＣＣから切り離されたサブ電源線ＳＶＣＣＢ０に接続されているので、トランジスタ１５０３Ｐ中に流れるサブスレッショルド電流が抑えられる。
【０２３８】
また、インバータ回路１５０４はＰチャネルＭＯＳトランジスタ１５０４ＰおよびＮチャネルＭＯＳトランジスタ１５０４Ｎを含む。インバータ回路１５０４はロウ系１５００がアクティブ状態のときＨまたはＬレベルの入力信号に応答してＬまたはＨレベルの出力信号を供給する。他方、インバータ回路１５０４はロウ系１５００がスタンバイ状態のとき常にＬレベルの入力信号に応答してＨレベルの出力信号を供給する。インバータ回路１５０４の電源端子はメイン電源線ＭＶＣＣに接続され、接地端子はサブ接地線ＳＶＳＳＢ０に接続される。ロウ系１５００がアクティブ状態のときトランジスタ３００４および３０１４はオンになるので、インバータ回路１５０４はＨレベルの出力信号として電源電圧ＶＣＣを供給し、Ｌレベルの出力信号として接地電圧ＶＳＳを供給することができる。他方、ロウ系１５００がスタンバイ状態のときトランジスタ３００４および３０１４はオフになるが、インバータ回路１５０４の電源端子はメイン電源線ＭＶＣＣに接続されているので、インバータ回路１５０４はＨレベルの出力信号として電源電圧ＶＣＣを常に供給することができる。インバータ回路１５０４の接地端子はメイン接地線ＭＶＳＳから切り離されたサブ接地線ＳＶＳＳＢ０に接続されているので、トランジスタ１５０４Ｎ中に流れるサブスレッショルド電流が抑えられる。
【０２３９】
同様に、ロウ系１５００がスタンバイ状態のときＬレベルの出力信号を供給するＮＡＮＤ回路１５０５およびＮＯＲ回路１５０７はサブ電源線ＳＶＣＣＢ０およびメイン接地線ＭＶＳＳに接続される。また、ロウ系１５００がスタンバイ状態のときＨレベルの出力信号を供給するＮＡＮＤ回路（負論理）１５０６およびＮＯＲ回路（負論理）１５０８はメイン電源線ＭＶＣＣおよびサブ接地線ＳＶＳＳＢ０に接続される。したがって、ロウ系１５００がスタンバイ状態のときこれら論理回路１５０５〜１５０８中に流れるサブスレッショルド電流が抑えられる。
【０２４０】
その他の入力系１２００、センター系１３００、中間系１４００、コラム系１６００〜１６７０、およびデータ入出力系１７００の内部回路群も有機的に結合された多数の論理回路を含み、そのうちスタンバイ状態でＬレベルの出力信号を供給する論理回路はサブ電源線ＳＶＣＣｉｎ，ＳＶＣＣｍ，ＳＶＣＣＣｉ，ＳＶＣＣｏｕｔおよびメイン接地線ＭＶＳＳに接続され、スタンバイ状態でＨレベルの出力信号を供給する論理回路はメイン電源線ＭＶＣＣおよびサブ接地線ＳＶＳＳｉｎ，ＳＶＳＳｃ，ＳＶＳＳｍ，ＳＶＳＳｃｉ，ＳＶＳＳｏｕｔに接続される。
【０２４１】
電源電圧ＶＣＣが１．５Ｖのように比較的低い場合はダイオード３０２２〜３０２５，３０３２〜３０３５の代わりにダイオード接続された低しきい値のＭＯＳトランジスタを用いることもできる。より具体的には、図３６に代表的に示されるように、ダイオード接続されたＮチャネルＭＯＳトランジスタ３０６２がトランジスタ３０４２と直列に接続される。トランジスタ３０６２のゲートおよびドレインは互いに接続される。また、図３７に代表的に示されるように、ダイオード接続されたＰチャネルＭＯＳトランジスタ３０７２がトランジスタ３０５２と直列に接続される。トランジスタ３０７２のゲートおよびドレインは互いに接続される。ＭＯＳトランジスタのしきい値は一般に制御可能であるが、トランジスタ３０６２および３０７２のしきい値が仮に０．１Ｖに設定されたとすると、電源電圧ＶＣＣが１．５Ｖの場合、トランジスタ３０６２および３０４２はサブ電源線ＳＶＣＣｃを４．０Ｖにプリチャージすることができる。また、トランジスタ３０７２および３０５２はサブ接地線ＳＶＳＳｃを０．１Ｖにプリチャージすることができる。
【０２４２】
なお、ここではダイオード３０２２〜３０２５はメイン電源線ＭＶＣＣとトランジスタ３０４２〜３０４５との間に接続されているが、これに代えてダイオード３０２２〜３０２５はトランジスタ３０４２〜３０４５とサブ電源線ＳＶＣＣｃ，ＳＶＣＣｍ，ＳＶＣＣＢｉ，ＳＶＣＣＣｉとの間にそれぞれ接続されていてもよい。同様に、ダイオード３０２０〜３０３５はサブ接地線ＳＶＳＳｃ，ＳＶＳＳｍ，ＳＶＳＳＢｉ，ＳＶＳＳＣｉとの間にそれぞれ接続されていてもよい。同様に、図３５に示されたトランジスタ３０６２はトランジスタ３０４２とサブ電源線ＳＶＣＣｃとの間に接続されていてもよく、図３７に示されたトランジスタ３０７２はサブ接地線ＳＶＳＳｃとトランジスタ３０５２との間に接続されていてもよい。
【０２４３】
次に、上記のように構成されたＳＤＲＡＭ１０００の動作を図３８のタイミング図を参照して説明する。
【０２４４】
クロックイネーブル信号ＣＫＥがＨレベルになるとバッファ１２０４〜１２０９が動作可能にされるため、このＳＤＲＡＭ１０００のアクセスが可能になる。これにより外部クロック信号ＣＬＫおよび／ＣＬＫに応答して内部クロック信号Ｉｎｔ．ＣＬＫおよび／Ｉｎｔ．ＣＬＫが生成され、まず制御信号／ＰＰＵｃｔｒがＬレベルになる。このＬレベルの制御信号／ＰＰＵｃｔｒに応答して図３４に示されるトランジスタ３００１がオンになり、かつＨレベルの制御信号ＰＰＵｃｔｒに応答してトランジスタ３０１１がオンになる。そのため、入力系１２００は最初にアクティブ状態になる。
【０２４５】
制御信号／ＰＰＵｃｔｒおよびＰＰＵｃｔｒは図３４に示されるトランジスタ３０４２および３０５２のゲートにも与えられるので、トランジスタ３０４２および３０５２もオンになる。このとき、制御信号／ＲＦはＨレベルでありかつ制御信号ＲＦはＬレベルであるので、トランジスタ３００２および３０１２はオフになっているが、ダイオード３０２２およびトランジスタ３０４２によりサブ電源線ＳＶＣＣｃが電源電圧ＶＣＣよりもダイオード３０２２の接触電位差だけ低い所定電圧にプリチャージ（プリプルアップ）される。また、ダイオード３０３２およびトランジスタ３０５２によりサブ接地線ＳＶＳＳｃが接地電圧ＶＳＳよりもダイオード３０３２の接触電位差だけ高い所定電圧にプリチャージ（プリプルダウン）される。このとき、センター系１３００は未だスタンバイ状態にあるが、サブ電源線ＳＶＣＣＣおよびサブ接地線ＳＶＳＳｃは予備的にプリチャージされる。また、制御信号／ＰＰＵｃｔｒおよびＰＰＵｃｔｒは中間系１４００に対応するトランジスタ３０４３および３０５３のゲートにも与えられるので、中間系１４００に対応するサブ電源線ＳＶＣＣｍおよびサブ接地線ＳＶＳＳｍもセンター系１３００と同時に予備的にプリチャージされる。
【０２４６】
続いて、センター系１３００が入力系１２００からの信号に応答してアクティブ状態になるので、制御信号／ＲＦがＬレベルになる。このＬレベルの制御信号／ＲＦに応答してセンター系１３００に対応するトランジスタ３０２がオンになり、Ｈレベルの制御信号ＲＦに応答してセンター系１３００に対応するトランジスタ３０１２がオンになるので、サブ電源線ＳＶＣＣｃはメイン電源線ＭＶＣＣに短絡され、サブ接地線ＳＶＳＳｃはメイン接地線ＭＶＳＳに短絡される。制御信号／ＲＦおよびＲＦは中間系１４００に対応するトランジスタ３００３および３０１３のゲートにも与えられるので、中間系１４００に対応するサブ接地線ＳＶＣＣｍおよびサブ接地線ＳＶＳＳｍもそれぞれメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳに短絡される。上述したようにセンター系１３００がアクティブ状態になる前にサブ電源線ＳＶＣＣｃおよびサブ接地線ＳＶＳＳｃは予備的に所定電圧にプリチャージされているため、センター系１３００がアクティブ状態になったときサブ電源線ＳＶＣＣｃは接地電圧ＶＣＣに、サブ接地線ＳＶＳＳｃは接地電圧ＶＳＳに速やかに到達する。したがって、センター系１３００内の内部回路は直ちに動作を開始することができる。
【０２４７】
中間系１４００はセンター系１３００からの信号に応答して動作するので、センター系１３００に続いてアクティブ状態になるが、上述したように中間系１４００に対応するサブ電源線ＳＶＣＣｍおよびサブ接地線ＳＶＳＳｍも中間系１４００がアクティブ状態になる前に予備的にプリチャージされているので、中間系１４０９内の内部回路も直ちに動作を開始することができる。
【０２４８】
制御信号／ＲＦおよびＲＦはロウ系１５００〜１５７０に対応するトランジスタ３０４４および３０５４のゲートにも与えられるので、センター系１３００および中間系１４００がアクティブ状態になっているとき、トランジスタ３０４４および３０５４はオンになる。このとき、制御信号／ＦＬＡＧはＨレベルにありかつ制御信号ＦＬＡＧはＬレベルにあるので、トランジスタ３００４および３０１４にオフになっているが、サブ電源線ＳＶＣＣＢｉおよびサブ接地線ＳＶＳＳＢｉは所定電圧にプリチャージされる。
【０２４９】
ロウ系１５００〜１５７０は中間系１４００からの信号に応答して動作するので、ロウ系１５００〜１５７０は中間系１４００に続いてアクティブ状態になる。ここでは、バンクデコード信号ＢＤ０〜ＢＤ７のうちバンクデコード信号ＢＤ０がＨレベルになり、バンク♯０が選択される。これと同時に、ロウ系１５００〜１５７０を活性化するための制御信号ＲＯＷＡがＨレベルになる。選択されたバンク♯０においては、イコライズ信号ＥＱがＬレベルになり、イコライズ回路（図示せず）によるビット線対ＢＬ，／ＢＬのイコライズが終了する。続いて、ロウプリデコーダ１４０１からのロウプリデコード信号に応答して選択されたワード線ドライバ（図示しないが、ロウデコーダ１５０１に含まれる。）にワード線駆動信号ＲＸＴが与えられる。これによりそのワード線ドライバが対応するワード線ＷＬを駆動し、そのワード線の電圧ＭＷＬが立上がる。これに応じて、そのワード線ＷＬに接続されたメモリセルＭＣからビット線対ＢＬ，／ＢＬにデータ信号が読出され、続いてセンスアンプイネーブル信号ＳＥがＨレベルになる。そのため、ビット線対ＢＬ，／ＢＬに読出されたデータ信号がセンスアンプＳＡによって増幅される。
【０２５０】
一方、ロウ系１５００が活性化されると同時に、バンク♯０においては、制御信号／ＦＬＡＧがＬレベルになりかつ制御信号ＦＬＡＧがＨレベルになる。したがって、ロウ系１５００に対応するトランジスタ３００４および３０１４がオンになり、サブ電源線ＳＶＣＣＢｉおよびサブ接地線ＳＶＳＳＢｉがメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳにそれぞれ接続される。このようにロウ系１５００がアクティブ状態になる前にサブ電源線ＳＶＣＣＢ０およびサブ接地線ＳＶＳＳＢ０が予備的にプリチャージされているため、トランジスタ３００４および３０１４がオンになると直ちにサブ電源線ＳＶＣＣＢ０の電圧は電源電圧ＶＣＣに到達し、サブ接地線ＳＶＳＳＢ０の電圧は接地電圧ＶＳＳに到達する。そのため、ロウ系１５００内のロウデコーダ１５０１および１５０２は直ちに動作を開始することができる。また、バンクデコード信号ＢＤ０および制御信号ＲＯＭＡがＨレベルになると、制御信号／ＰＰＵはＬレベルになり、かつ制御信号ＰＰＤはＨレベルになる。したがって、このバンク♯０のコラム系１６００に対応するトランジスタ３０４５および３０５５がオンになり、サブ電源線ＳＶＣＣＣ０およびサブ接地線ＳＶＳＳＣ０が予備的にプリチャージされる。
【０２５１】
続いて、バンクデコード信号ＢＤ０およびコラム系の活性化を示す制御信号ＣＯＬＡがＨレベルになり、これに応じて制御信号／ＣＦおよび／ＣＰＬがＬレベルになる。したがって、これらと相補的な制御信号ＣＦおよびＣＰＬはＨレベルになる。このＬレベルの制御信号／ＣＰＬに応答してコラム系１６００に対応するトランジスタ３００５がオンになり、Ｈレベルの制御信号ＣＰＬに応答してトランジスタ３０１５がオンになる。その結果、サブ電源線ＳＶＣＣＣ０およびサブ接地線ＳＶＳＳＣ０がメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳにそれぞれ短絡される。また、これと同時に、Ｌレベルの制御信号／ＣＦに応答してデータ入出力系１７００に対応するトランジスタ３００６がオンになり、Ｈレベルの制御信号ＣＦに応答してトランジスタ３０１６がオンになる。その結果、データ入出力系１７００に対応するサブ電源線ＳＶＣＣｏｕｔおよびサブ接地線ＳＶＳＳｏｕｔがメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳにそれぞれ短絡される。
【０２５２】
このとき、コラム系１６００に対応するサブ電源線ＳＶＣＣＣ０およびサブ接地線ＳＶＳＳＣ０はコラム系１６００がアクティブ状態になる前にプリチャージされているため、トランジスタ３００５および３０１５がオンになると直ちにサブ電源線ＳＶＣＣＣ０の電圧は電源電圧ＶＣＣに到達し、サブ接地線ＳＶＳＳＣ０の電圧は接地電圧ＶＳＳに到達する。したがって、コラム系１６００内のコラムデコーダ１６０１、コラム制御回路１６０２、およびＩ／Ｏポート１６０３は直ちに動作を開始することができる。
【０２５３】
続いて、バンクデコード信号ＢＤ３およびロウ系の活性化を示す制御信号ＲＯＷＡがＨレベルになると、バンク♯３が選択され、バンク♯３内の回路が上記バンク♯０と同様に動作する。より具体的には、制御信号ＦＬＡＧがＨレベルになると、バンク♯３のロウ系に対応するサブ電源線およびサブ接地線がメイン電源線およびメイン接地線にそれぞれ短絡される。このとき、サブ電源線およびサブ接地線は既にプリチャージされているので、ロウ系内のロウデコーダおよびロウ制御回路は直ちに動作を開始することができる。
【０２５４】
また、これと同時に制御信号／ＰＰＵはＬレベルになりかつ制御信号ＰＰＤはＨレベルになるので、バンク♯３のコラム系に対応するサブ電源線およびサブ接地線は予備的にプリチャージされる。
【０２５５】
続いて、図３１に示されるモードデコーダ１２２６からプリチャージ動作を示す制御信号ＰＣが出力され、かつバンクデコード信号ＢＤ０およびロウ系の活性化を示す制御信号ＲＯＷＡがＨレベルになると、バンク♯０において、ビット線対ＢＬ，／ＢＬがプリチャージされ、バンク♯０の読出動作が終了する。このとき、バンク♯０において、制御信号ＦＬＡＧがＬレベルになるため、バンク♯０のロウ系１５００に対応するトランジスタ３００４および３０１４がオフになり、サブ電源線ＳＶＣＣＢ０およびサブ接地線ＳＶＳＳＢ０がメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳから切り離される。
【０２５６】
この実施の形態１２では、制御信号／ＰＰＵおよびＰＰＤが制御信号／ＣＰＬが活性化される前の所定期間だけ活性化されるが、この所定期間内にコラム系１６００〜１６７０に対応するサブ電源線ＳＶＣＣＣｉおよびサブ接地線ＳＶＳＳＣｉは十分にプリチャージされる。したがって、サブ電源線ＳＶＣＣＣｉおよびサブ接地線ＳＶＳＳＣｉをプリチャージするために必要以上の電力が消費されることはない。
【０２５７】
ここでは、ロウ系１５００〜１５７０を活性化する外部クロック信号ＣＬＫの立上がり時にコラム系１６００〜１６７０に対応するサブ電源線ＳＶＣＣＣｉおよびサブ接地線ＳＶＳＳＣｉのプリチャージを開始し、外部クロック信号ＣＬＫのその次の立上がり時にプリチャージを終了している。
【０２５８】
また、この実施の形態１２では、入力系１２００に対応するサブ電源線ＳＶＣＣｉｎおよびサブ接地線ＳＶＳＳｉｎは予備的にプリチャージされていない。これは、外部クロックイネーブル信号ＣＫＥに応答して入力系１２００に対応するサブ電源線ＳＶＣＣｉｎおよびサブ接地線ＳＶＳＳｉｎは直ちにメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳにそれぞれ短絡されるからである。また、データ入出力系１７００に対応するサブ電源線ＳＶＣＣｏｕｔおよびサブ接地線ＳＶＳＳｏｕｔは予備的にプリチャージされていない。データ入出力系１７００は読出動作時に最後のアクティブ状態になるもので、コラム系１６００〜１６７０の活性化時にサブ電源線ＳＶＣＣｏｕｔおよびサブ接地線ＳＶＳＳｏｕｔがメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳにそれぞれ短絡されていれば、データ入出力系１７００がデータ信号の出力を開始する前に、サブ電源線ＳＶＣＣｏｕｔの電圧は十分に電源電圧ＶＣＣに到達し、サブ接地線ＳＶＳＳｏｕｔの電圧は接地電圧ＶＳＳに到達しているからである。
【０２５９】
以上のように、この実施の形態１２によれば、センター系１３００、中間系１４００、ロウ系１５００〜１５７０、およびコラム系１６００〜１６７０の各々がアクティブ状態になる前に、対応するサブ電源線およびサブ接地線のプリチャージを開始しかつ終了しているため、各系がアクティブ状態になると直ちにその内部回路は動作を開始することができる。その結果、動作遅延および誤動作が生じることがなく、しかもプリチャージに必要な消費電力の増大が抑えられる。
【０２６０】
また、サブ電源線ＳＶＣＣｃ，ＳＶＣＣｍ，ＳＶＣＣＢｉ，ＳＶＣＣＣｉ，ＳＶＣＣｏｕｔを電源電圧ＶＣＣよりもダイオード３０２２〜３０２５の接触電位差だけ低い電圧にプリチャージしているため、電源電圧ＶＣＣが低い場合であってもサブ電源線ＳＶＣＣｃ，ＳＶＣＣｍ，ＳＶＣＣＢｉ，ＳＶＣＣＣｉ，ＳＶＣＣｏｕｔを電源電圧ＶＣＣよりもわずかに低い電圧までプリチャージすることができ、サブ電源線ＳＶＣＣｃ，ＳＶＣＣｍ，ＳＶＣＣＢｉ，ＳＶＣＣＣｉ，ＳＶＣＣｏｕｔの電圧をより急速に電源電圧ＶＣＣに到達させることができる。一方、サブ接地線ＳＶＳＳｃ，ＳＶＳＳｍ，ＳＶＳＳＢｉ，ＳＶＳＳＣｉ，ＳＶＳＳｏｕｔを接地電圧ＶＳＳよりもダイオード３０３２〜３０３５の接触電位差だけ高い電位差にプリチャージしているため、上記と同様にサブ接地線ＳＶＳＳｃ，ＳＶＳＳｍ，ＳＶＳＳＢｉ，ＳＶＳＳＣｉ，ＳＶＳＳｏｕｔの電圧をより急速に接地電圧ＶＳＳまで到達させることができる。
【０２６１】
上記実施の形態１２では電源および接地の両側にサブ電源線およびサブ接地線を設けているが、電源側だけまたは接地側だけにサブ電源線またはサブ接地線を設けることもできる。
【０２６２】
［実施の形態１３］
上記実施の形態１２ではコラム系１６００〜１６７０がアクティブ状態になる前にサブ電源線およびサブ接地線のプリチャージを開始しかつ終了しているが、これに代えてこの実施の形態１３ではコラム系１６００〜１６７０がアクティブ状態になる前にサブ電源線およびサブ接地線のプリチャージを開始し、コラム系１６００〜１６７０がアクティブ状態にある期間中においてもサブ電源線およびサブ接地線のプリチャージを続けている。より具体的には、図３９に示されるように、制御信号／ＰＰＵは図３７と同じタイミングでＬレベルになるが、この制御信号／ＰＰＵは一連の読出動作が終了するビット線対のプリチャージ動作時にＨレベルになる。制御信号ＰＰＤは制御信号／ＰＰＵの反転信号であり、制御信号／ＰＰＵがＬレベルになるときＨレベルになり、制御信号／ＰＰＵがＨレベルになるときＬレベルになる。
【０２６３】
したがって、コラム系１６００〜１６７０がアクティブ状態になる前に対応するサブ電源線ＳＶＣＣＣｉおよびサブ接地線ＳＶＳＳＣｉのプリチャージが開始され、コラム系１６００〜１６７０がアクティブ状態にある期間中、つまり制御信号／ＣＰＬがＨレベルにある期間中、サブ電源線ＳＶＣＣＣｉおよびサブ接地線ＳＶＳＳＣｉは連続的に充電される。
【０２６４】
以上のようにこの実施の形態１３によれば、コラム系１６００〜１６７０がアクティブ状態にある期間中も続けてサブ電源線ＳＶＣＣＣｉおよびＳＶＳＳＣｉが充電されるため、トランジスタ３００５および３０１５を補ってコラム系１６００〜１６７０に電力を供給することができる。
【０２６５】
［実施の形態１４］
この発明の実施の形態１４によるＳＤＲＡＭにおいては、各バンクのコラムデコーダおよびメモリセルアレイが複数のマットに分割される。図３２に示されたバンク♯０のコラムデコーダ１６０１およびメモリセルアレイ１１００は、図４０に代表的に示されるように、４つのマットＭＴ０〜ＭＴ３に分割される。マットＭＴ０のコラムデコーダ１６０１０はマットＭＴ０のメモリセルアレイ１１０００内のコラム選択線を選択的に駆動する。マットＭＴ１のコラムデコーダ１６０１１はマットＭＴ１のメモリセルアレイ１１００１内のコラム選択線を選択的に駆動する。マットＭＴ２のコラムデコーダ１６０１２はマットＭＴ２のメモリセルアレイ１１００２内のコラム選択線を選択的に駆動する。マットＭＴ３のコラムデコーダ１６０１３はマットＭＴ３のメモリセルアレイ１１００３内のコラム選択線を選択的に駆動する。図３２に示されたその他のバンクもバンク♯０と同様に構成される。
【０２６６】
上記実施の形態１ではコラム系１６００〜１６７０に対応するサブ電源線ＳＶＣＣＣｉおよびサブ接地線ＳＶＳＳＣｉは各バンクごとに１本ずつ設けられているが、この実施の形態１４では各バンクごとに設けられたサブ電源線およびサブ接地線が各マットごとに分割されている。
【０２６７】
より具体的には図４１および図４２に示されるように、バンク♯０においては、マットＭＴ０〜ＭＴ３に対応して、サブ電源線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３およびサブ接地線ＳＶＳＳＣ００〜ＳＶＳＳＣ０３が設けられる。バンク♯１においては、マットＭＴ０〜ＭＴ３に対応して、サブ電源線ＳＶＣＣＣ１０〜ＳＶＣＣＣ１３およびサブ接地線ＳＶＳＳＣ１０〜ＳＶＳＳＣ１３が設けられる。バンク♯２においては、マットＭＴ０〜ＭＴ３に対応して、サブ電源線ＳＶＣＣＣ２０〜ＳＶＣＣＣ２３およびサブ接地線ＳＶＳＳＣ２０〜ＳＶＳＳＣ２３が設けられる。バンク♯３においては、マットＭＴ０〜ＭＴ３に対応して、サブ電源線ＳＶＣＣＣ３０〜ＳＶＣＣＣ３３およびサブ接地線ＳＶＳＳＣ３０〜ＳＶＳＳＣ３３が設けられる。
【０２６８】
このＳＤＲＡＭにおいてはさらに、バンクデコーダ１４０３からのバンクデコード信号ＢＤ０〜ＢＤ３をデコードしてマットデコード信号ＭＤ００〜ＭＤ３，／ＭＤ００〜／ＭＤ０３，ＭＤ１０〜ＭＤ１３，／ＭＤ１０〜／ＭＤ１３，ＭＤ２０〜ＭＤ２３，／ＭＤ２０〜／ＭＤ２３，ＭＤ３０〜ＭＤ３３，／ＭＤ３０〜／ＭＤ３３を生成するマットデコーダ１４０４が設けられる。
【０２６９】
上記のようにサブ電源線およびサブ接地線がマットごとに分割されているので、バンク♯０においては、マットＭＴ０〜ＭＴ３に対応してＰチャネルＭＯＳトランジスタ３００５００〜３００５０３が設けられる。トランジスタ３００５００〜３００５０３はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３との間にそれぞれ接続され、マットデコード信号／ＭＤ００〜／ＭＤ０３を受けるゲートをそれぞれ有する。また、マットＭＴ０〜ＭＴ３に対応してＮチャネルＭＯＳトランジスタ３０１５００〜３０１５０３が設けられる。トランジスタ３０１５００〜３０１５０３はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＣ００〜ＳＶＳＳＣ０３との間にそれぞれ接続され、プリデコード信号ＭＤ００〜ＭＤ０３を受けるゲートをそれぞれ有する。
【０２７０】
バンク♯１においても同様に、ＰチャネルＭＯＳトランジスタ３００５１０〜３００５１３がメイン電源線ＭＶＣＣとサブ接地線ＳＶＣＣＣ１０〜ＳＶＣＣＣ１３との間にそれぞれ接続され、マットデコード信号／ＭＤ１０〜／ＭＤ１３を受けるゲートをそれぞれ有する。また、ＮチャネルＭＯＳトランジスタ３０１５１０〜３０１５１３がメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＣ１０〜ＳＶＳＳＣ１３との間にそれぞれ接続され、マットデコード信号ＭＤ１０〜ＭＤ１３を受けるゲートをそれぞれ有する。
【０２７１】
バンク♯２においても同様に、ＰチャネルＭＯＳトランジスタ３００５２０〜３００５２３がメイン電源線ＭＶＣＣとサブ接地線ＳＶＣＣＣ２０〜ＳＶＣＣＣ２３との間にそれぞれ接続され、マットデコード信号／ＭＤ２０〜／ＭＤ２３を受けるゲートを有する。また、ＮチャネルＭＯＳトランジスタ３０１５２０〜３０１５２３がメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＣ２０〜ＳＶＳＳＣ２３との間にそれぞれ接続され、マットデコード信号ＭＤ２０〜ＭＤ２３を受けるゲートを有する。
【０２７２】
バンク♯３においても同様に、ＰチャネルＭＯＳトランジスタ３００５３０〜３００５３３がメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣＣ３０〜ＳＶＣＣＣ３３との間にそれぞれ接続され、マットデコード信号／ＭＤ３０〜／ＭＤ３３を受けるゲートをそれぞれ有する。また、ＮチャネルＭＯＳトランジスタ３０１５３０〜３０１５３３がメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＣ３０〜ＳＶＳＳＣ３３との間にそれぞれ接続され、マットデコード信号ＭＤ３０〜ＭＤ３３を受けるゲートをそれぞれ有する。
【０２７３】
また、サブ電源線およびサブ接地線がマットごとに分割されているので、バンク♯０においては、マットＭＴ０〜ＭＴ３に対応してダイオード３０２０００〜３０２５０３が設けられる。ダイオード３０２５００〜３０２５０３はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３との間に順方向にそれぞれ接続される。ＰチャネルＭＯＳトランジスタ３０４５００〜３０４５０３もまたマットＭＴ０〜ＭＴ３に対応して設けられ、ダイオード３０２５００〜３０２５０３とそれぞれ直列に接続される。トランジスタ３０４５００〜３０４５０３のゲートには、上述した制御信号／ＰＰＵが共通に与えられる。同様に、ダイオード３０３５００〜３０３５０３はメイン接地線ＭＶＳＳとサブ接地線ＳＶＳＳＣ１０〜ＳＶＳＳＣ０３との間にそれぞれ順方向に接続される。ＮチャネルＭＯＳトランジスタ３０５５００〜３０５５０３はダイオード３０３５００〜３０３５０３とそれぞれ直列に接続される。トランジスタ３０５５００〜３０５５０３のゲートには、上述した制御信号ＰＰＢが共通に与えられる。
【０２７４】
その他のバンク♯１〜♯３においても同様に、ダイオード３０２５１０〜３０２５１３，３０３５１０〜３０３５１３，３０２５２０〜３０２５２３，３０３５２０〜３０３５２３，３０２５３０〜３０２５３３，３０３５３０〜３０３５３３が接続される。トランジスタ３０４５１０〜３０４５１３，３０５５１０〜３０５５１３，３０４５２０〜３０４５２３，３０５５２０〜３０５５２３，３０４５３０〜３０４５３３，３０５５３０〜３０５５３３もまた上記と同様に接続される。これらのＰチャネルＭＯＳトランジスタのゲートには制御信号／ＰＰＵが共通に与えられ、ＮチャネルＭＯＳトランジスタのゲートには制御信号ＰＰＤが共通に与えられる。
【０２７５】
なお、バンクデコーダ１４０３は、各バンク毎に独立した制御信号／ＰＰＵおよびＰＰＤを生成する。したがって、アクセスされるバンクの制御信号／ＰＰＵおよびＰＰＤが活性化され、これによりサブ電源線が充電され、サブ接地線が放電される。
【０２７６】
上記のように構成されたＳＤＲＡＭにおいては、マットデコード１４０４によってマットＭＴ０〜ＭＴ３が選択され、その選択されたマットに対応するサブ電源線およびサブ接地線がメイン電源線ＭＶＣＣおよびＭＶＳＳにそれぞれ接続される前に、バンクアドレスのデコード時に生成される制御信号／ＰＰＵおよびＰＰＤに応答してマットＭＴ０〜ＭＴ３に対応する４本のサブ電源線およびサブ接地線がメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳにそれぞれ短絡される。したがって、マットＭＴ０〜ＭＴ３のコラムデコーダ１６０１０〜１６０１３の各々がアクティブ状態になる前に、対応するサブ電源線およびサブ接地線は予備的にプリチャージされ、その結果、コラムデコーダ１６０１０〜１６０１３の動作遅延や誤動作が生じることはない。
【０２７７】
［実施の形態１５］
この発明の実施の形態１５によるＳＤＲＡＭにおいてはさらに、図４３および図４４に示されるように、ＡＮＤ回路１４０５および１４０６と、ＲＳフリップフロップ回路１４０７とが設けられる。これらの回路１４０５〜１４０７は各バンクごとに設けられる。バンク♯０においては、ＡＮＤ回路１４０５はロウ系の活性化を示す制御信号ＲＯＷＡおよびバンクデコード信号ＢＤ０を受けて、フリップフロップ回路１４０７にセット信号ＳＥＴを供給する。ＡＮＤ回路１４０６はプリチャージを指示する制御信号ＰＣおよびバンクデコード信号ＢＤ０を受け、フリップフロップ回路１４０７にリセット信号ＲＳＥＴを供給する。フリップフロップ回路１４０７はセット信号ＳＥＴに応答してセットされるとＬレベルの制御信号／ＰＰＵを生成し、リセット信号ＲＳＥＴに応答してリセットされるとＨレベルの制御信号ＰＰＤを生成する。その他のバンク♯１〜♯３においても上記回路１４０５〜１４０７は同様に構成される。
【０２７８】
上記のように構成されたＳＤＲＡＭの動作を示すタイミング図は図３９と同様である。すなわち、バンクデコード信号ＢＤ０〜ＢＤ３のうち１つがＨレベルになり、これにより選択されたバンクにおいては、制御信号ＲＯＷＡがＨレベルになると、制御信号／ＰＰＵがＬレベルになりかつ制御信号ＰＰＤがＨレベルになる。また、制御信号ＰＣがＨレベルになると、制御信号／ＰＰＵがＨレベルになりかつ制御信号ＰＰＤがＬレベルになる。
【０２７９】
したがって、マットＭＴ０〜ＭＴ３に対応する４本のサブ電源線および４本のサブ接地線は、ロウ系の活性時、つまりマットＭＴ０〜ＭＴ３のコラムデコーダ（コラム系）の活性前に、同時にプリチャージされる。続いて、ビット線対のプリチャージ時に、サブ電源線およびサブ接地線の充電が終了する。したがって、サブ電源線およびサブ接地線のプリチャージはコラム系の活性化前に開始され、コラム系の活性期間中持続される。
【０２８０】
［実施の形態１６］
上記実施の形態１２〜１５では各マットごとにサブ電源線およびサブ接地線をプリチャージするためのダイオードおよびトランジスタが設けられているが、この実施の形態１６では４本のサブ電源線をプリチャージするために１つのレベルシフト回路が設けられ、４本のサブ接地線をプリチャージするためにもう１つのレベルシフト回路が設けられている。
【０２８１】
図４５に代表的に示されるように、バンク♯０においては、３つのＰチャネルＭＯＳトランジスタ１２１〜１２３がサブ電源線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３の間にそれぞれ接続される。トランジスタ１２１〜１２３のゲートには制御信号／ＰＰＵが共通に与えられる。レベルシフト回路１２４は外部電源電圧Ｅｘｔ．ＶＣＣに基づいてそれよりも低い内部電源電圧Ｉｎｔ．ＶＣＣをメイン電源線ＭＶＣＣに供給する。レベルシフト回路１２５は内部電源電圧Ｉｎｔ．ＶＣＣに基づいてそれと同じかまたはそれよりも低い所定電圧を定電流回路１２６を介して１本のサブ電源線ＳＶＣＣＣ０３に供給する。
【０２８２】
一方、サブ接地線ＳＶＳＳＣ００〜ＳＶＳＳＣ０３の間にはそれぞれＮチャネルＭＯＳトランジスタ１２７〜１２９が接続される。トランジスタ１２７〜１２９のゲートには制御信号ＰＰＤが共通に与えられる。レベルシフト回路１３０は外部接地電圧Ｅｘｔ．ＶＳＳに基づいてそれよりも高い内部接地電圧Ｉｎｔ．ＶＳＳをメイン接地線ＭＶＳＳに供給する。レベルシフト回路１３１は内部接地電圧Ｉｎｔ．ＶＳＳに基づいてそれと同じかまたはそれよりも高い所定電圧を定電流回路１３２を介して１本のサブ接地線ＳＶＳＳＣ０３に供給する。
【０２８３】
上記のように構成されたＳＤＲＡＭにおいては、ロウ系の活性時に生成されたＬレベルの制御信号／ＰＰＵに応答してトランジスタ１２１〜１２３がオンになるため、マットＭＴ０〜ＭＴ３内のコラムデコーダ（コラム系）が活性化される前に、１つのレベルシフト回路１２５によってすべてのサブ電源線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３が予備的にプリチャージされる。同様に、ロウ系の活性時に生成されたＨレベルの制御信号ＰＰＤに応答してトランジスタ１２７〜１２９がオンになるため、コラム系の活性化前に、すべてのサブ接地線ＳＶＳＳＣ００〜ＳＶＳＳＣ０３が１つのレベルシフト回路１３１によって予備的にプリチャージされる。
【０２８４】
また、定電流回路１２６および１３２が設けられているため、プリチャージ時に流れるピーク電流を抑えることができる。
【０２８５】
この場合、サブ電源線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３がメイン電源線ＭＶＣＣと短絡されるときトランジスタ１２１〜１２３はオフになるのが望ましく、同様に、サブ接地線ＳＶＳＳＣ００〜ＳＶＳＳＣ０３がメイン接地線ＭＶＳＳと短絡するときにトランジスタ１２７〜１２９はオフになるのが望ましい。しかしながら、これに代えて、トランジスタ１２１〜１２３，１２７〜１２９のゲートに中間電圧の制御信号／ＰＰＵおよびＰＰＤをそれぞれ与え、トランジスタ１２１〜１２３，１２７〜１２９を高抵抗状態になるようにしてもよい。高抵抗状態における抵抗値は、あるサブ電源線およびサブ接地線がメイン電源線およびメイン接地線に短絡されるときに、他のサブ電源線の電圧に大きな影響を与えないように設定される。この場合、直流的には各サブ電源線の電圧を一定に保持できるような抵抗値に設定するのが有効である。これは、１つのサブ電源線がアクセスされたときそのサブ電源線に対応するマットでは大きなリーク電流が流れるが、このリーク電流が他のサブ電源線に対応するマットに流れるリーク電流の増大を抑えるためである。また、直流的には、各サブ電源線の電圧を一定に保持することは、各マットにアクセスするときに各サブ電源線の電圧が電源電圧まで回復するのに必要な時間を短縮することができる。
【０２８６】
レベルシフト回路１２４は周知の電圧ダウンコンバータ（ＶＤＣ）を用いることができるが、レベルシフト回路１２５もこれと同じ回路を用いることができる。より具体的には、レベルシフト回路１２５は、図４６に示されるように、ＰチャネルＭＯＳトランジスタ１２５１と、差動増幅器１２５２とを含む。ＰチャネルＭＯＳトランジスタ１２５１はメイン電源線ＭＶＣＣとサブ電源線ＳＶＣＣＣ０３との間に接続され、差動増幅器１２５２の出力電圧に応答して制御される。差動増幅器１２５２はサブ電源線ＳＶＣＣＣ０３をプリチャージするための所定電圧がフィードバックされ、その電圧が基準電圧Ｖｒｅｆと等しくなるようにトランジスタ１２５１を制御する。
【０２８７】
差動増幅器１２５２は、図４７に示されるように周知の構成を備え、差動増幅器１２５２中のＮチャネルＭＯＳトランジスタ１２５３のゲートに出力信号を供給するＮＡＮＤ回路（負論理）１２５４が設けられる。このＮＡＮＤ回路１２５４は制御信号／ＰＰＵおよびパワーオンリセット信号／ＰＯＲを受ける。パワーオンリセット信号／ＰＯＲは、電源投入直後の所定期間の間Ｌレベルになる信号である。したがって、このレベルシフト回路１２５は電源投入直後にサブ電源線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３をプリチャージするとともに、コラム系活性前のロウ系活性時にもサブ電線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３をプリチャージする。
【０２８８】
また、レベルシフト回路１２５は上記に代えて、図４８に示されるようにダイオード接続されたＰチャネルＭＯＳトランジスタ１２５５を用いてもよい。この場合、メイン電源線ＭＶＣＣの電源電圧ＶＣＣよりもトランジスタ１２５５のしきい値電圧だけ低い電圧がサブ電源線ＳＶＣＣＣ０３に供給される。
【０２８９】
レベルシフト回路１２５は上記に代えて、図４９に示されるようにＰチャネルＭＯＳトランジスタ１２５６および所定のオフセットを有する差動増幅器１２５７から構成されていてもよい。差動増幅器１２５７のオフセット電圧は、反転入力端子（−）側のトランジスタのしきい値と非反転入力端子（＋）側のトランジスタのしきい値とを異なるようにすることで発生させることができる。この場合、メイン電源線ＭＶＣＣの電圧ＶＣＣとサブ電源線ＳＶＣＣＣ０３をプリチャージするための電圧との差がオフセット電圧に等しくなるように差動増幅器１２５７がトランジスタ１２５６を制御する。したがって、電源電圧ＶＣＣよりもオフセット電圧だけ低い電圧がサブ電源線ＳＶＣＣＣ０３に供給される。
【０２９０】
図４５に示された定電流回路１２６は、たとえば図５０に示されるように、レベルシフト回路１２５とサブ電源線ＳＶＣＣＣ０３との間に接続されたダミー抵抗１２６１と、ダミー抵抗１２６１に直列に接続されたＰチャネルＭＯＳトランジスタ１２６２と、所定のオフセットを有する差動増幅器１２６３とを含む。ダミー抵抗１２６１の両側の電圧はそれぞれ差動増幅器１２６３の反転増幅端子（−）および非反転増幅端子（＋）に与えられる。差動増幅器１２６３の出力端子はトランジスタ１２６２のゲートに接続される。したがって、この差動増幅器１２６３は、ダミー抵抗１２６１の両端の間に生じた電圧がオフセット電圧に等しくなるようにトランジスタ１２６２を制御する。ダミー抵抗１２６１の値をＲｄとし、オフセット電圧をＶｏｆｆとすると、この定電流回路１２６には一定の電流Ｖｏｆｆ／Ｒｄが流れる。
【０２９１】
図５０に示された差動増幅器１２６３は、たとえば図５１に示されるように、周知の構成を有する。ただし、この差動増幅器１２６３がオフセット電圧を有するように、トランジスタ１２６４のしきい値はトランジスタ１２６５のしきい値と異なっている。また、トランジスタ１２６６のゲートに出力信号を供給するＮＡＮＤ回路（負論理）１２６７が設けられる。したがって、この差動増幅器１２６３は図１７に示された差動増幅器１２５２と同様に電源投入時に動作するとともに、コラム系活性前のロウ系活性時に動作する。その結果、このような差動増幅器１２６３を含む定電流回路１２６は、電源投入直後およびロウ系活性時に一定電流をサブ電源線ＳＶＣＣＣ０３に供給することができる。
【０２９２】
［実施の形態１７］
上記実施の形態１６ではサブ電源線ＳＶＣＣＣ００〜ＳＶＣＣＣ０３の間にＰチャネルＭＯＳトランジスタ１２１〜１２３がそれぞれ接続され、かつサブ接地線ＳＶＳＳＣ００〜ＳＶＳＳＣ０３の間にＮチャネルＭＯＳトランジスタ１２７〜１２９がそれぞれ接続されているが、図５２に示されるように、この実施の形態６ではこれらに代えて高抵抗素子１９１〜１９６が接続されている。また、レベルシフト回路１２５として図４８に示されるようなダイオード接続されたＰチャネルＭＯＳトランジスタ１２５５がメイン電源線ＭＶＣＣおよびサブ電源線ＳＶＣＣＣ０３の間に接続される。また、接地側のレベルシフト回路１３１としてダイオード接続されたＮチャネルＭＯＳトランジスタ１３１５がメイン接地線ＭＶＳＳおよびサブ接地線ＳＶＳＳＣ０３の間に接続される。
【０２９３】
この実施の形態１７において、高抵抗素子１９１〜１９３は中間電圧の制御信号／ＰＰＵを受けるＰチャネルＭＯＳトランジスタ１２１〜１２３に代わるものであり、高抵抗素子１９４〜１９６は中間電圧の制御信号ＰＰＤを受けるＮチャネルＭＯＳトランジスタ１２７〜１２９に代わるものである。したがって、これら高抵抗素子１９１〜１９６の抵抗値は、上述したように、あるサブ電源線およびサブ接地線がメイン電源線ＭＶＣＣおよびメイン接地線ＭＶＳＳと短絡するときに他のサブ電源線およびサブ接地線に影響を及ぼさないように、適宜設定される。
【０２９４】
［実施の形態１８］
図５３は、この発明の実施の形態１８によるＣＭＯＳ型半導体集積回路装置の要部を示す回路図であって、図６１と対比される図である。
【０２９５】
図５３を参照して、このＣＭＯＳ型半導体集積回路装置が図６１のＣＭＯＳ型半導体集積回路装置と異なる点は、ＮＯＲゲートＧ１およびＮＡＮＤゲートＧ２が新たに設けられている点である。ＮＯＲゲートＧ１は、信号φａ，ＰＵＰを受け、その出力がＰチャネルＭＯＳトランジスタＱＰ５のゲートに入力される。ＮＡＮＤゲートＧ２は、信号／φａ，／ＰＵＰを受け、その出力がＮチャネルＭＯＳトランジスタＱＮ５のゲートに入力される。したがって、信号φａとＰＵＰのうちの少なくとも一方がＨレベルになるとＰチャネルＭＯＳトランジスタＱＰ５が導通し、信号／φａと／ＰＵＰのうちの少なくとも一方がＬレベルになるとＮチャネルＭＯＳトランジスタＱＮ５が導通する。
【０２９６】
図５４は、図５３のＣＭＯＳ型半導体集積回路装置の動作を示すタイムチャートである。電源投入前は、信号ＰＵＰ，／ＰＵＰは共にＬレベルとなり、サブ電源線ＳＬおよびサブ接地線ＳＬ′は共に接地電位ＧＮＤとなっている。ある時刻ｔ０に電源電圧Ｖｃｃが投入されると、信号ＰＵＰがＨレベルに立上がり信号／ＰＵＰがＬレベルになる。これにより、ＭＯＳトランジスタＱＰ５，ＱＮ５がオンし、メイン電源線ＭＬとサブ電源線ＳＬが結合されてサブ電源線ＳＬが電源電位Ｖｃｃにプリチャージされ、メイン接地線ＭＬ′とサブ接地線ＳＬ′が結合されてサブ接地線ＳＬ′が接地電位ＧＮＤにプリチャージされる。
【０２９７】
なお、このとき入力信号ＶＩはスタンバイ状態のＬレベルに保持される。これにより、各インバータの出力レベルは電流供給能力が比較的大きなメイン電源線ＭＬまたはメイン接地線ＭＬ′から供給されるので、各インバータの出力レベルが短時間で確定され、インバータの入力レベルが中間レベルになっているときに流れる貫通電流を最小限に抑えることができる。これに反して、プリチャージ期間内に入力信号ＶＩをＨレベルにすると、各インバータの出力レベルは電流供給能力が比較的小さなサブ電源線ＳＬまたはサブ接地線ＳＬ′から供給されるので、各インバータの出力レベルの確定に長時間を要し、インバータの入力レベルが中間レベルになっているときに貫通電流が流れ続ける。
【０２９８】
時刻ｔ０から所定時間経過後の時刻ｔ１において信号ＰＵＰがＬレベルに立下がり信号／ＰＵＰがＨレベルとなる。これにより、ＭＯＳトランジスタＱＰ５，ＱＮ５がオフし、メイン電源線ＭＬとサブ電源線ＳＬが切り離されるとともに、メイン接地線ＭＬ′とサブ接地線ＳＬ′が切り離される。
【０２９９】
この後は図６１のＣＭＯＳ型半導体集積回路装置と同様、スタンバイ状態ではメイン電源線ＭＬおよびメイン接地線ＭＬ′とサブ電源線ＳＬおよびサブ接地線ＳＬ′とが切り離されてスタンバイ電流が低減化され、アクティブ状態ではメイン電源線ＭＬおよびメイン接地線ＭＬ′とサブ電源線ＳＬおよびサブ接地線ＳＬ′とが接続されてインバータＩＮＶ１，ＩＮＶ２，…に電源電位Ｖｃｃが供給される。
【０３００】
この実施の形態では、電源投入後の一定時間にサブ電源線ＳＬおよびサブ接地線ＳＬ′がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにプリチャージされる。したがって、プリチャージが行なわれなかった従来のように電源投入後の最初のアクティブ時に動作時間が長くなって誤動作が生じることがない。
【０３０１】
なお、この発明は実施の形態１のＳＤＲＡＭにも適用可能である。すなわち、図３の回路で、電源投入後、最初に信号Ｙ２０〜Ｙ２３，ＢＨ０が入力されたときは、ＭＯＳトランジスタ２１〜２４，４５がオンしてからサブ電源線ＳＬ１〜ＳＬ４，ＳＬ１０が電源電位Ｖｃｃになるまである程度の時間が必要となるので、列選択線ＣＳＬ，ＳＣＳＬの立上げに時間がかかり誤動作が生じる恐れもある。
【０３０２】
そこで、図５５に示すように、ＯＲゲートＧ１０〜Ｇ１４が設けられる。信号ＰＵＰは、ＯＲゲートＧ１０〜Ｇ１４の一方入力ノードに入力される。信号ＢＨ０，Ｙ２０〜Ｙ１３は、それぞれＯＲゲートＧ１０〜Ｇ１４の他方入力ノードに入力される。ＯＲゲートＧ１０〜Ｇ１４の出力信号ＢＨ０′，Ｙ２０′〜Ｙ２３′は、それぞれ信号ＢＨ０，Ｙ２０〜Ｙ２３の代わりに、図３のインバータ３１，２５〜２８に入力される。したがって、電源投入後のプリチャージ期間にサブ電源線ＳＬ１〜ＳＬ４，ＳＬ１０が電源電位Ｖｃｃにプリチャージされるので、上述のような誤動作が生じることがない。
【０３０３】
［実施の形態１９］
図５３のＣＭＯＳ型半導体集積回路装置では、動作速度の高速化を図るためインバータＩＮＶ１，ＩＮＶ２，…の各々は比較的低いしきい値電圧ＬＶｔｈｐ，ＬＶｔｈｎのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタで構成されている。
【０３０４】
しかし、アクティブ状態からスタンバイ状態への遷移動作を高速に行なう必要がない場合は、スタンバイ状態でオンする方のＭＯＳトランジスタを比較的高いしきい値電圧ＭＶｔｈのＭＯＳトランジスタで置換することで消費電流の一層の低減化を図ることが可能となる。
【０３０５】
図５６は、この発明の実施の形態１９によるＣＭＯＳ型半導体集積回路装置の要部を示す回路図であって、図５３と対比される図である。
【０３０６】
図５６を参照して、このＣＭＯＳ型半導体集積回路装置が図５３のＣＭＯＳ型半導体集積回路装置と異なるところは、インバータＩＮＶ１，ＩＮＶ２，…がそれぞれインバータＩＮＶ１′，ＩＮＶ２′，…で置換されている点と、入力信号ＶＩが電源投入時に一定時間パルス的にＨレベルになる点である。
【０３０７】
スタンバイ状態でＨレベルを出力する奇数段のインバータＩＮＶ１′，ＩＮＶ３′，…は、図５７に示すように、電源ノードＮ１と接地ノードＮ２の間に直列接続された比較的高いしきい値電圧ＭＶｔｈｐのＰチャネルＭＯＳトランジスタＱＰ１′および比較的低いしきい値電圧ＬＶｔｈｎのＮチャネルＭＯＳトランジスタＱＮ１を含む。
【０３０８】
スタンバイ状態でＬレベルを出力する偶数段のインバータＩＮＶ２′，ＩＮＶ４′，…は、図５８に示すように、電源ノードＮ１と接地ノードＮ２の間に直列接続された比較的低いしきい値電圧ＬＶｔｈｐのＰチャネルＭＯＳトランジスタＱＰ１および比較的高いしきい値電圧ＭＶｔｈｎのＮチャネルＭＯＳトランジスタＱＮ１′を含む。
【０３０９】
図５９は、このＣＭＯＳ型半導体集積回路装置の動作を示すタイムチャートである。電源投入時に、入力信号ＶＩが一定時間Ｈレベルとなる。これにより、インバータＩＮＶ１′，ＩＮＶ２′，…に含まれる比較的高いしきい値電圧ＭＶｔｈｐ，ＭＶｔｈｎのＭＯＳトランジスタがすべてオフ状態となり、電源投入時のサブスレショルドリーク電流が小さくなる。したがって、図５３の回路に比べ、回路内の各ノードの電位確定までに要する時間が短くなる。
【０３１０】
この実施の形態では、インバータ１′，ＩＮＶ２′，…の各々に含まれるＭＯＳトランジスタ対のうちのスタンバイ状態でオンする方のＭＯＳトランジスタのしきい値電圧を比較的高くし、かつ、電源投入時に入力信号ＶＩを一定時間Ｈレベルにするので、電源投入時およびアクティブ状態におけるサブスレショルドリーク電流を小さくすることができ、各ノードの電位確定までの時間の短縮化および消費電流の低減化を図ることができる。
【０３１１】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
【０３１２】
【発明の効果】
以上のように、この発明では、アドレス信号に応答して導通する第１のトランジスタが主電源線と副電源線の間に接続され、デコーダは、主電源線から副電源線を介して与えられる電源電位によって駆動され、アドレス信号に応答してメモリセル選択線を選択電位にする。したがって、デコーダにはアドレス信号の入力時のみ電源電位が与えられるので、アクティブ期間であればアドレス信号が入力されない期間でもデコーダに電源電位を与えていた従来に比べ、デコーダにおけるサブスレショルド・リーク電流が小さくなり、消費電流の低減化が図られる。
また、第１のデコーダは論理回路と第２のトランジスタを含み、複数のメモリセル選択線は予め定められたピッチで配置される。第１のトランジスタは並列接続された複数の第３のトランジスタに分割される。複数のメモリセル選択線に対応する複数の第２のトランジスタの配置領域に複数の第３のトランジスタが分散配置されている。第１のトランジスタを集中配置した場合、その集中配置した第１のトランジスタから遠い位置で副電源線と接続される回路に関しては、副電源線の抵抗が影響し、集中配置した第１のトランジスタに近い位置で副電源線と接続される回路に比べ、電流駆動能力が劣ってしまっていたが、本発明の分散配置により、副電源線に接続される複数の回路は、すべて、集中配置した第１のトランジスタに近い位置で副電源線と接続される回路と同等の高い電流駆動能力を持つ。また、分散配置することにより、エリアペナルティが小さくて済む。
【０３１３】
また、複数のメモリセルが複数のグループに分割され、アドレス信号に含まれる固有のグループ選択信号が各グループに割当てられ、第１のトランジスタおよび副電線は各グループに対応して設けられ、第１のトランジスタは対応のグループ選択信号に応答して導通する。したがって、デコーダには対応のグループ選択信号の入力時のみ電源電位が与えられ、選択されないグループのデコーダには電源電位は与えられないので、消費電流の一層の低減化が図られる。
【０３１６】
また、第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧よりも小さくされる。この場合は、第１のトランジスタによってサブスレショルド・リーク電流の低減化を図るとともに、第２のトランジスタの動作速度の高速化を図ることができる。
【０３１７】
また、第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧に等しい。この場合は、第１および第２のトランジスタを容易に作成できる。
【０３１９】
また、第１のトランジスタは、さらに、主電源線に電源電位が与えられたことに応じて所定時間だけ導通する。したがって、電源投入時に副電源線がプリチャージされているので、電源投入時に最初にアドレス信号が入力された場合でも、デコーダの動作が遅延して誤動作が生じることはない。
【０３２０】
また、それぞれが複数のメモリブロックに分割された複数のメモリアレイが設けられ、各メモリブロックに対応して副電源線および第１のトランジスタが設けられる。第１のトランジスタは、主電源線と対応の副電源線との間に接続され、対応のメモリアレイ選択信号およびブロック選択信号に応答して導通し、第１のデコーダは、対応の副電源線から電源電位を受け、対応のメモリアレイ選択信号およびアドレス信号に応答して対応のメモリセル選択線を選択電位にする。したがって、第１のデコーダには対応のブロック選択信号の入力時のみ電源電位が与えられ、選択されないメモリアレイの第１のデコーダには電源電位が与えられないので、アクティブ期間はすべての第１のデコーダに電源電位が与えられていた従来に比べ、第１のデコーダにおけるサブスレショルド・リーク電流が小さくなり、消費電流の低減化が図られる。
また、第１のデコーダは論理回路と第２のトランジスタを含み、複数のメモリセル選択線は予め定められたピッチで配置される。第１のトランジスタは並列接続された複数の第３のトランジスタに分割される。複数のメモリセル選択線に対応する複数の第２のトランジスタの配置領域に複数の第３のトランジスタが分散配置されている。第１のトランジスタを集中配置した場合、その集中配置した第１のトランジスタから遠い位置で副電源線と接続される回路に関しては、副電源線の抵抗が影響し、集中配置した第１のトランジスタに近い位置で副電源線と接続される回路に比べ、電流駆動能力が劣ってしまっていたが、本発明の分散配置により、副電源線に接続される複数の回路は、すべて、集中配置した第１のトランジスタに近い位置で副電源線と接続される回路と同等の高い電流駆動能力を持つ。また、分散配置することにより、エリアペナルティが小さくて済む。
【０３２２】
また、第２のトランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧よりも小さくされる。この場合は、第１のトランジスタによってサブスレショルド・リーク電流の低減化を図るとともに、第２のトランジスタの動作速度の高速化を図ることができる。
【０３２３】
また、第の２トランジスタのしきい値電圧は、第１のトランジスタのしきい値電圧に等しい。この場合は、第１および第２トランジスタを容易に作成できる。
【０３２５】
また、副電源線は、各少なくとも２つのメモリブロックに共通に設けられ、第４のトランジスタがさらに設けられる。第４のトランジスタは、主電源線と対応の副電源線との間に接続され、対応のメモリアレイ選択信号およびブロック選択信号のうちの少なくとも１つが入力されたことに応じて導通する。第１のデコーダの論理回路は、対応の副電源線から電源電位を受ける。この場合は、論理回路におけるサブスレショルド・リーク電流を小さく抑えることができ、消費電力の一層の低減化が図られる。
【０３２６】
また、各メモリアレイに対応して設けられ、対応のメモリアレイ選択信号およびアドレス信号に従ってブロック選択信号を生成する第２のデコーダがさらに設けられる。この場合は、ブロック選択信号を迅速に生成して第１のトランジスタを迅速に導通させることができる。
【０３２７】
また、第１のトランジスタは、さらに、主電源線に電源電位が与えられたことに応じて所定時間だけ導通する。したがって、電源投入時に副電源線がプリチャージされているので、電源投入時に最初にアドレス信号が入力された場合でも、第１のデコーダの動作が遅延して誤動作が生じることはない。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＳＤＲＡＭの全体構成を示すブロック図である。
【図２】  図１に示したＳＤＲＡＭの要部を示す一部省略した回路ブロック図である。
【図３】  図１に示したＳＤＲＡＭにおける列デコーダ活性化方法を説明するための回路ブロック図である。
【図４】  図１に示したＳＤＲＡＭにおける列デコーダ活性化方法を説明するための他の回路ブロック図である。
【図５】  図３および図４で示した回路の動作を示すタイムチャートである。
【図６】  図１に示したＳＤＲＡＭの改良例を示す回路ブロック図である。
【図７】  図１に示したＳＤＲＡＭの改良例を示す他の回路ブロック図である。
【図８】  図６および図７で示した回路の動作を示すタイムチャートである。
【図９】  図１に示したＳＤＲＡＭの他の改良例を示す回路ブロック図である。
【図１０】  この発明の実施の形態２によるＳＤＲＡＭの要部の前半部を示す回路ブロック図である。
【図１１】  図１０に示したＳＤＲＡＭの要部の後半部を示す回路ブロック図である。
【図１２】  この発明の実施の形態３によるＳＤＲＡＭにおける列デコーダ活性化方法を説明するための回路図である。
【図１３】  図１２で示したＳＤＲＡＭにおける列デコーダ活性化方法を説明するための他の回路ブロック図である。
【図１４】  図１２および図１３で示した回路の動作を示すタイムチャートである。
【図１５】  図１２〜図１４で示したＳＤＲＡＭにおける列デコーダ活性化方法の改良例を示す回路ブロック図である。
【図１６】  図１５で示した回路の動作を示すタイムチャートである。
【図１７】  図１２〜図１４で示したＳＤＲＡＭにおける列デコーダ活性化方法の他の改良例を示す回路ブロック図である。
【図１８】  この発明の実施の形態４によるＳＤＲＡＭの列選択に関連する部分のレイアウトを説明するための図である。
【図１９】  図１８で説明した列選択に関連する部分のレイアウトを詳細に示す平面図である。
【図２０】  図１９のＡ−Ａ′線断面図である。
【図２１】  図１９のＢ−Ｂ′線断面図である。
【図２２】  この発明の実施の形態５によるＳＤＲＡＭの要部を示す回路図である。
【図２３】  図２２に示した回路のレイアウトを詳細に示す平面図である。
【図２４】  図２２に示したＳＤＲＡＭの改良例を示す回路図である。
【図２５】  この発明の実施の形態６によるＳＤＲＡＭの要部のレイアウトを示す図である。
【図２６】  図２５に示したＳＤＲＡＭの電源電位供給用のＭＯＳトランジスタのゲート幅などを説明するための回路図である。
【図２７】  この発明の実施の形態７によるＳＤＲＡＭの要部のレイアウトを示す図である。
【図２８】  図２７に示したＳＤＲＡＭの電源電位供給用のＭＯＳトランジスタのゲート幅などを説明するための回路図である。
【図２９】  この発明の実施の形態８によるＳＤＲＡＭの電源電位供給用のＭＯＳトランジスタのゲート幅などを説明するための回路図である。
【図３０】  この発明の実施の形態９によるＳＤＲＡＭの電源電位供給用のＭＯＳトランジスタのゲート幅などを説明するための回路図である。
【図３１】  この発明の実施の形態１２によるＳＤＲＡＭの全体構成（左半分）を示すブロック図である。
【図３２】  この発明の実施の形態１２によるＳＤＲＡＭの全体構成（右半分）を示すブロック図である。
【図３３】  図３２に示されたバンク♯０のメモリセルアレイの構成を示すブロック図である。
【図３４】  図３１および図３２に示されたＳＤＲＡＭにおける分割型階層電源構成を示すブロック図である。
【図３５】  図３２に示されたバンク♯０のロウ系に含まれる論理回路を示す回路図である。
【図３６】  図３４に示された電源側のダイオードに代わるＮチャネルＭＯＳトランジスタを示す回路図である。
【図３７】  図３４に示された接地側のダイオードに代わるＰチャネルＭＯＳトランジスタを示す回路図である。
【図３８】  図３４に示された分割型階層電源構成を有するＳＤＲＡＭの動作を示すタイミング図である。
【図３９】  この発明の実施の形態１３によるＳＤＲＡＭの動作を示すタイミング図である。
【図４０】  この発明の実施の形態１４によるＳＤＲＡＭにおけるバンク♯０のコラム系の構成を示すブロック図である。
【図４１】  図４０に示されるようにマットに分割されたコラムデコーダを有するＳＤＲＡＭの構成（左半分）を示すブロック図である。
【図４２】  図４０に示されるようにマットに分割されたコラムデコーダを有するＳＤＲＡＭの構成（右半分）を示すブロック図である。
【図４３】  この発明の実施の形態１５によるＳＤＲＡＭの構成（左半分）を示すブロック図である。
【図４４】  この発明の実施の形態１５によるＳＤＲＡＭの構成（右半分）を示すブロック図である。
【図４５】  この発明の実施の形態１６によるＳＤＲＡＭにおける１つのバンクの構成を示すブロック図である。
【図４６】  図４５に示されたレベルシフト回路の構成を示す回路図である。
【図４７】  図４６に示された差動増幅器の構成を示す回路図である。
【図４８】  図４５に示されたレベルシフト回路のもう１つの構成を示す回路図である。
【図４９】  図４５に示されたレベルシフト回路のさらにもう１つの構成を示す回路図である。
【図５０】  図４５に示された定電流回路の構成を示す回路図である。
【図５１】  図５０に示された差動増幅器の構成を示す回路図である。
【図５２】  この発明の実施の形態１７によるＳＤＲＡＭにおける１つのバンクの構成を示すブロック図である。
【図５３】  この発明の実施の形態１８によるＣＭＯＳ型半導体集積回路装置の要部の構成を示す回路図である。
【図５４】  図５３に示したＣＭＯＳ型半導体集積回路装置の動作を示すタイムチャートである。
【図５５】  実施の形態１８の変更例を示す回路図である。
【図５６】  この発明の実施の形態１９によるＣＭＯＳ型半導体集積回路装置の要部の構成を示す回路図である。
【図５７】  図５６に示したインバータＩＮＶ１′の構成を示す回路図である。
【図５８】  図５６に示したインバータＩＮＶ２′の構成を示す回路図である。
【図５９】  図５６に示したのＣＭＯＳ型半導体集積回路装置の動作を示すタイムチャートである。
【図６０】  従来のＣＭＯＳ型半導体集積回路装置の要部の構成を示す回路図である。
【図６１】  従来の階層電源方式が採用されたＣＭＯＳ型半導体集積回路装置の要部の構成を示す回路図である。
【図６２】  図６１に示したＣＭＯＳ型半導体集積回路装置の動作を示すタイムチャートである。
【符号の説明】
１  ＳＤＲＡＭ、２  クロックバッファ、３  制御信号バッファ、４  アドレスバッファ、５  モードレジスタ、６  制御回路、７  メモリアレイ、８  冗長メモリアレイ、９  センスリフレッシュアンプ＋入出力制御回路、１０  行デコーダ、１１  列デコーダ、１２  冗長列デコーダ、１３  入出力バッファ、１４ＩＯ切換スイッチ、１５  列選択ゲート、１６  センスリフレッシュアンプ、１７  イコライザ、２０，７０  列デコーダ単位回路、２１〜２４，３７，４３，４５，５０，５１，５２，７３，７７，８１〜８４，ＱＰ１  ＰチャネルＭＯＳトランジスタ、２５〜２８，３１，３４，３６，４２，７２，７５，７６，ＩＮＶ  インバータ、３０，７４  トランスファゲート、３２  プリデコーダ、３３，３５，４１，４６，４８，７１，Ｇ２  ＮＡＮＤゲート、３８，４４，ＱＮＮチャネルＭＯＳトランジスタ、４０  冗長判定回路、４７，Ｇ１  ＮＯＲゲート、Ｇ１０〜Ｇ１４  ＯＲゲート、６１，８０  Ｐ+ 型不純物拡散領域、６２ゲート酸化膜、６３，６５，６７，６９  絶縁層、６４，６６，６８  金属配線層、８１〜８４  接続配線、８５〜８８  電源線、ＭＣ  メモリセル、ＣＳＬ列選択線、ＭＬ  主電源線、ＳＬ  副電源線、１０００  ＳＤＲＡＭ、１１００〜１１０７  メモリセルアレイ、１２００  入力系、１３００  センター系、１４００  中間系、１５００〜１５７０  ロウ系、１６００〜１６７０  コラム系、１７００  データ入出力系、１９５０  タイミング発生器、１４０３  バンクデコーダ、１５０１〜１５７１  ロウデコーダ、１６０１〜１６７１  コラムデコーダ、ＭＣ  メモリセル、ＭＶＣＣ  メイン電源線、ＳＶＣＣｉｎ，ＳＶＣＣＣ，ＳＶＣＣｍ，ＳＶＣＣＢ０〜７，ＳＶＣＣＣ０〜７，ＳＶＣＣｏｕｔ  サブ電源線、ＭＶＳＳ，ＭＬ′  メイン接地線、ＳＶＳＳｉｎ，ＳＶＳＳＣ，ＳＶＳＳｍ，ＳＶＳＳＢ０〜７，ＳＶＳＳＣ０〜７，ＳＶＳＳｏｕｔ，ＳＬ′  サブ接地線、３０２２〜３０２５，３０３２〜３０３５  ダイオード、１５０３〜１５０８  論理回路、♯０〜♯７  バンク、ＭＴ０〜ＭＴ３  マット、１２５，１３１  レベルシフト回路、１２６，１３２  定電流回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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