(57)【特許請求の範囲】
【請求項１】
配列された複数の画素と、
前記複数の画素のうちの所定数の画素の信号を加算して読み出すために、前記所定数の画素を共通に接続するための第１のスイッチ手段と、
前記所定数の画素と前記第１のスイッチ手段とをそれぞれ含む複数の第１の画素群の信号を加算して読み出すために、前記複数の第１の画素群を共通に接続するための第２のスイッチ手段と、
前記第１のスイッチ手段のオン又はオフを制御するため、及び、前記第２のスイッチ手段のオン又はオフを制御するための制御手段と、
を有し、
第２の画素群が前記複数の第１の画素群と前記第２のスイッチ手段とを含むとしたとき、
前記制御手段は、前記複数の画素からの信号をそれぞれ読み出す場合には前記第１及び第２のスイッチ手段をオフに、前記第１の画素群内の信号を加算して読み出す場合には前記第１のスイッチ手段をオンに且つ前記第２のスイッチ手段をオフに、前記第２の画素群内の信号を加算して読み出す場合には前記第１及び第２のスイッチ手段をオンにするように制御することを特徴とする撮像装置。
【請求項２】
前記所定数より１つ少ない数の前記第１のスイッチ手段により、前記第１の画素群に含まれる画素を共通に接続することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第２の画素群に含まれる前記第１の画素群の数より１つ少ない数の前記第２のスイッチ手段により、前記第２の画素群に含まれる前記複数の第１の画素群を共通に接続することを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
前記画素はフォトダイオードと該フォトダイオードからの信号を蓄積する容量とを備え、前記第１及び第２のスイッチ手段は前記容量どうしの接続を制御する手段である請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項５】
複数の前記第２の画素群の信号を加算して読み出すために前記複数の第２の画素群を共通に接続するための第３のスイッチ手段を更に有し、
第３の画素群が前記複数の第２の画素群と前記第３のスイッチ手段とを含むとしたとき、
前記制御手段は、前記第３の画素群内の信号を加算して読み出す場合には前記第１、第２及び第３のスイッチ手段をオンにするように、前記第３のスイッチ手段のオン又はオフを更に制御することを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記第３の画素群に含まれる前記第２の画素群の数より１つ少ない数の前記第３のスイッチ手段により、前記第３の画素群に含まれる複数の前記第２の画素群を共通に接続することを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記第３のスイッチ手段は前記容量どうしの接続を制御する手段である請求項５又は６に記載の撮像装置。
【請求項８】
前記第１、第２、及び第３のスイッチ手段のいずれかに接続される制御線を複数有する請求項５乃至７のいずれか１項に記載の撮像装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の撮像装置と、該撮像装置からの信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は撮像装置および撮像システムに係わり、特に２以上の画素からの出力を加算して出力可能な撮像装置および撮像システムに関する。
【０００２】
【従来の技術】
撮像装置の中には、全画素を読み出す標準的な動作に加えて、解像度が低下しても速いフレームレート（スピード）で読み出す動作が可能な方式が要求されることがある。この場合、画素を間引いてスキャンする方法もあるが、この場合、読み飛ばした画素の情報を捨ててしまうので感度的に不利となる。そこで、画素からの出力を撮像領域内で加算して加算信号として読み出し、速いフレームレートで信号を読み出す方式が提案されている。
【０００３】
図１３は撮像装置の撮像領域における画素間の加算方式の一例を示す模式的構成図である。図１３に示す撮像装置では、配列された画素（図中、■で一画素を示す）間に加算用スイッチを配し、各加算用スイッチを制御するためにデコータ（図中、□でデコーダを示す）を各加算用スイッチごとに設けている。さらに、各デコータを制御するために複数の制御線ＣＬを撮像装置内に張り巡らし、撮像装置の加算モード時に各デコーダを制御して各加算用スイッチを個別にオンオフする。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１３に示したような加算用スイッチを各画素間に設け、また加算用スイッチごとにデコーダ等のスイッチ制御手段や制御線を設けることは、撮像領域の占有面積の増大を招くことになる。
【０００５】
【課題を解決するための手段】
本発明の撮像装置は、配列された複数の画素と、
前記複数の画素のうちの所定数の画素の信号を加算して読み出すために、前記所定数の画素を共通に接続するための第１のスイッチ手段と、
前記所定数の画素と前記第１のスイッチ手段とをそれぞれ含む複数の第１の画素群の信号を加算して読み出すために、前記複数の第１の画素群を共通に接続するための第２のスイッチ手段と、
前記第１のスイッチ手段のオン又はオフを制御するため、及び、前記第２のスイッチ手段のオン又はオフを制御するための制御手段と、
を有し、
第２の画素群が前記複数の第１の画素群と前記第２のスイッチ手段とを含むとしたとき、
前記制御手段は、前記複数の画素からの信号をそれぞれ読み出す場合には前記第１及び第２のスイッチ手段をオフに、前記第１の画素群内の信号を加算して読み出す場合には前記第１のスイッチ手段をオンに且つ前記第２のスイッチ手段をオフに、前記第２の画素群内の信号を加算して読み出す場合には前記第１及び第２のスイッチ手段をオンにするように制御することを特徴とする。
【０００６】
本発明の撮像システムは、本発明の撮像装置と、該撮像装置からの信号を処理する信号処理回路とを有することを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【０００８】
（第１の実施形態）
図１は本発明の撮像装置の第１の実施形態を示す模式的構成図である。ここでは８×８の画素を示している。Ａ11〜Ａ88は各画素を示し、Ｓ１〜Ｓ８は加算スイッチ（ＳＷ）を制御する制御線を示し、ＣＬは複数の加算モード制御線を示し、１１〜１８はデコータを示す。図２（ａ）〜（ｃ）は一画素の構成を示す構成図である。図３（ａ）〜（ｄ）はそれぞれ、４画素加算状態、１６画素加算状態、６４画素加算状態、２５６画素加算状態を示す概念図である。
【０００９】
図３（ａ）に示すように、４画素加算の場合には、図１に示す制御線Ｓ1，Ｓ3，Ｓ5，Ｓ7をハイレベルとして、それぞれに接続される加算用スイッチをオンして、４画素単位で画素を共通に接続する。例えば、図３（ａ）に示す領域Ａでは画素Ａ11，Ａ12，Ａ21，Ａ22が共通に接続され信号の加算が行われる。
【００１０】
図３（ｂ）に示すように、１６画素加算の場合には、図１に示す制御線Ｓ1，Ｓ2，Ｓ3，Ｓ5，Ｓ6，Ｓ7をハイレベルとして、それぞれに接続される加算用スイッチをオンして、１６画素単位で画素を共通に接続する。例えば、図３（ｂ）に示す領域Ｂでは画素Ａ11〜Ａ14，Ａ21〜Ａ24，Ａ32〜Ａ34，Ａ41〜Ａ44が共通に接続され信号の加算が行われる。
【００１１】
図３（ｃ）に示すように、６４画素加算の場合には、図１に示す制御線Ｓ1〜Ｓ7、Ｓ9〜Ｓ15（Ｓ9〜Ｓ15は不図示）をハイレベルとして、それぞれに接続される加算用スイッチをオンして、６４画素単位で画素を共通に接続する。例えば、図３（ｃ）に示す領域Ｃでは画素Ａ11〜Ａ88が共通に接続され信号の加算が行われる。
【００１２】
図３（ｄ）に示すように、２５６画素加算の場合には、図１に示す制御線Ｓ1〜Ｓ15、Ｓ17〜（Ｓ9〜Ｓ17は不図示）をハイレベルとして、それぞれに接続される加算用スイッチをオンして、２５６画素単位で画素を共通に接続する。
【００１３】
なお、本実施形態において、図３（ａ）に示す領域Ａを第１の画素群とすると（４個の画素と３個の加算用スイッチ）、第２の画素群は図３（ｂ）に示す領域Ｂ、第３の画素群は図３（ｃ）に示す領域Ｃである。また、図３（ｂ）に示す領域Ｂを第１の画素群とすると（１６個の画素と１５個の加算用スイッチ）、第２の画素群は図３（ｃ）に示す領域Ｃである。
【００１４】
上記加算方式を図４（ａ）〜（ｄ）を用いて説明すると、４画素加算の場合には図４（ａ）に示すように、画素（図中、■で一画素を示す）の４つを３つの加算用スイッチを用いて加算する。ここでの加算画素単位は加算領域Ａとなる。次に１６画素加算の場合には図４（ｂ）に示すように、４画素が加算された加算領域Ａの４つを３つの加算用スイッチを用いて加算する。ここでの加算画素単位は加算領域Ｂとなる。次に６４画素加算の場合には図４（ｃ）に示すように、１６画素が加算された加算領域Ｂの４つを３つの加算用スイッチを用いて加算する。
ここでの加算画素単位は加算領域Ｃとなる。次に２５６画素加算の場合には図４（ｄ）に示すように、６４画素が加算された加算領域Ｃの４つを３つの加算用スイッチを用いて加算する。ここでの加算画素単位は加算領域Ｄとなる。図４（ａ）〜（ｄ）から理解されるように、本実施形態ではそれぞれ画素又は加算領域の４つを３つの加算用スイッチをオンして接続する構成となっている。
【００１５】
次に図２（ａ）〜（ｃ）を用いて一画素の構成について説明する。図２（ａ）に示すように、フォトダイオードＰＤのカソード側は第１のアンプＡｍｐ１に接続され、第１のアンプＡｍｐ１の出力側にサンプルホールド回路を構成するスイッチ（このスイッチはサンプル／ホールド信号（Ｓ／Ｈ）により制御されるサンプリングスイッチである。）、容量Ｃが接続され、容量Ｃは第２のアンプＡｍｐ２に接続される。第２のアンプＡｍｐ２の出力は制御信号Ｇにより制御されるスイッチを介して垂直出力線ＳＬに出力される。第１のアンプＡｍｐ１は例えば図２（ｂ）に示すように、ＭＯＳトランジスタＭ１と電流源Ｉ１から構成されるソースフォロワ回路から構成される。第２のアンプＡｍｐ２とスイッチ（選択用スイッチ）は例えば図２（ｃ）に示すように、ＭＯＳトランジスタＭ２とそのドレイン側に接続される（制御線ＧＬに印加される制御信号Ｇにより制御される）ＭＯＳトランジスタＭ３から構成される。画素の加算は画素の容量Ｃどうしを加算用スイッチ（ＳＷ）で接続することで行われ、容量Ｃに蓄積された電荷を加算して、別の言い方をすると電位の平均値として出力することができる。
【００１６】
以上、画素の加算読み出し動作について説明したが、加算用スイッチを全てオフすることで、全画素から出力を読み出す動作を行うことができる。
【００１７】
（第２の実施形態）
上述した第１の実施形態では、画素を加算する加算用スイッチを制御するためのデコーダを画素からの信号を読み出すための走査回路とは別に設けた場合を示した。本実施形態では、画素からの信号を読み出すためのシフトレジスタ等の走査回路からの信号を用いて画素を加算する加算用スイッチを制御する例について説明する。
【００１８】
図５は本発明の撮像装置の第２の実施形態を示す模式的構成図である。図５において、Ｓｗ１〜Ｓｗ８は加算スイッチを制御する信号であり、Ｇ１〜Ｇ８は一方向に配列された画素群からそれぞれ信号出力させる制御を行う信号である。信号Ｇ１〜Ｇ８の各信号は例えば図２（ａ）に示す制御線ＧＬに印加される。図６は加算用スイッチと画素の選択用スイッチとを制御する信号を出力するための回路を示す図である。図７は論理演算回路及びその真理値表を示す図である。
【００１９】
また図８は全画素読み出しモードの場合のタイミングチャート、図９は４画素加算モードの場合のタイミングチャート、図１０は１６画素加算モードの場合のタイミングチャート、図１１は６４画素加算モードの場合のタイミングチャートである。
【００２０】
加算用スイッチと画素の選択用スイッチとを制御する信号を出力するための回路は、図６に示すように、信号Ｑ１〜Ｑ８を出力するシフトレジスタと論理演算回路で構成される。論理演算回路は図７（ａ）に示す論理ゲート１と図７（ｂ）に示す論理ゲート（アンドゲート）からなり、論理ゲート１、２の入力側はそれぞれシフトレジスタの信号Ｑ１〜Ｑ８を出力する端子間に接続され、論理ゲート１の出力側からは制御信号Ｇ１〜Ｇ８が出力され、論理ゲート２の出力側からは制御信号Ｓｗ１〜Ｓｗ８が出力される。ＯＥはシフトレジスタの出力をオンオフ制御する信号である。
【００２１】
図８に示す全画素読み出しモードでは、ＳＩＮがハイレベルのときクロックＣＬＫを１パルスのみで動作させているので、シフトレジスタから出力される信号Ｑ１〜Ｑ８に合わせて制御信号Ｇ１〜Ｇ８は順次ハイレベルとなり、制御信号Ｓｗ１〜Ｓｗ８は全てロウレベルに保持され、加算スイッチは全てオフ状態となるので、画素行ごとに各画素から垂直出力線に信号が出力される。
【００２２】
図９に示す４画素加算モードでは、ＳＩＮがハイレベルのときクロックＣＬＫを２パルス入力しているため、シフトレジスタ内部で２つのシフトパルスが生成される。シフトレジスタからは信号Ｑ１とＱ２、Ｑ３とＱ４、・・・と２パルス同時に出力され、このパルスに合わせて制御信号Ｇ２、Ｇ４、Ｇ６、Ｇ８はハイレベル、制御信号Ｓｗ１、Ｓｗ３、Ｓｗ５、Ｓｗ７はハイレベルとなり、制御信号Ｓｗ１、Ｓｗ３、Ｓｗ５、Ｓｗ７により制御される加算スイッチがオン状態となるので、図３（ａ）に示したような４画素加算処理が行われ、例えば図３（ａ）の領域Ａ内の画素の加算（平均）値が出力される。
【００２３】
図１０に示す１６画素加算モードでは、ＳＩＮがハイレベルのときクロックＣＬＫを４パルス入力しているため、シフトレジスタ内部で４つのシフトパルスが生成される。シフトレジスタからは信号Ｑ１〜Ｑ４、Ｑ５〜Ｑ８と４パルス同時に出力され、このパルスに合わせて制御信号Ｇ４、Ｇ８はハイレベル、制御信号Ｓｗ１〜Ｓｗ３、Ｓｗ５〜Ｓｗ７はハイレベルとなり、制御信号Ｓｗ１〜Ｓｗ３、Ｓｗ５〜Ｓｗ７により制御される加算スイッチがオン状態となるので、図３（ｂ）に示したような１６画素加算処理が行われ、例えば図３（ｂ）の領域Ｂ内の画素の加算（平均）値が出力される。
【００２４】
図１１に示す６４画素加算モードでは、ＳＩＮがハイレベルのときクロックＣＬＫを８パルス入力しているため、シフトレジスタ内部で８つのシフトパルスが生成される。シフトレジスタからは信号Ｑ１〜Ｑ８の８パルス同時に出力され、このパルスに合わせて制御信号Ｇ８はハイレベル、制御信号Ｓｗ１〜Ｓｗ７はハイレベルとなり、制御信号Ｓｗ１〜Ｓｗ７により制御される加算スイッチがオン状態となるので、図３（ｃ）に示したような６４画素加算処理が行われ、例えば図３（ｃ）の領域Ｃ内の画素の加算（平均）値が出力される。
【００２５】
以上説明した実施形態では、配列された４（ａ＝４）個の画素と、３（ａ−１＝３）個の第１のスイッチ手段とで第１の画素群を構成し、配列された４（ｂ＝４）個の第１の画素群と、３（ｂ−１＝３）個の第２のスイッチ手段とで第２の画素群を構成し、配列された４（ｃ＝４）個の第２の画素群と、３（ｂ−１＝３）個の第３のスイッチ手段とで第３の画素群を構成した場合を例にとり、４画素加算、１６画素加算、６４画素加算を行っているが、画素又は画素群の数は４つに限定されず、２、３又は５以上の画素又は画素群としてもよい。
【００２６】
次に上記撮像装置を用いた撮像システムについて説明する。図１２に基づいて、本発明の撮像装置をスチルカメラに適用した場合の一実施形態について詳述する。
【００２７】
図１２は本発明の撮像装置を“スチルビデオカメラ”に適用した場合を示すブロック図である。
【００２８】
図１２において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を撮像素子（撮像装置）１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための撮像素子、１０６は撮像素子１０４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶するためのメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信するためのインターフェース部である。
【００２９】
次に、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。
【００３０】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００３１】
それから、露光量を制御するために、全体制御・演算部１０９は絞り１０３を開放にし、撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００３２】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００３３】
次に、撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００３４】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ−Ｄ変換され、信号処理部１０７を通り全体制御・演算１０９によりメモリ部に書き込まれる。その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。又外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、撮像領域の占有面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の撮像素子の第１の実施形態を示す模式的構成図である。
【図２】（ａ）〜（ｃ）は一画素の構成を示す構成図である。
【図３】（ａ）〜（ｄ）はそれぞれ、４画素加算状態、１６画素加算状態、６４画素加算状態、２５６画素加算状態を示す概念図である。
【図４】（ａ）〜（ｄ）加算方式を説明するための説明図である。
【図５】本発明の撮像素子の第２の実施形態を示す模式的構成図である。
【図６】加算用スイッチと画素の選択用スイッチとを制御する信号を出力するための回路を示す図である。
【図７】論理演算回路及びその真理値表を示す図である。
【図８】全画素読み出しモードの場合のタイミングチャートである。
【図９】４画素加算モードの場合のタイミングチャートである。
【図１０】１６画素加算モードの場合のタイミングチャートである。
【図１１】６４画素加算モードの場合のタイミングチャートである。
【図１２】本発明の撮像装置をスチルビデオカメラに適用した場合を示すブロック図である。
【図１３】撮像素子の撮像領域における画素間の加算方式の一例を示す模式的構成図である。
【符号の説明】
Ａ11〜Ａ88  画素
Ｓ１〜Ｓ８  加算スイッチ（ＳＷ）の制御線
ＣＬ  複数の加算モード制御線
【図１】
0004551588.tif 000002
【図２】
0004551588.tif 000003
【図３】
0004551588.tif 000004
【図４】
0004551588.tif 000005
【図５】
0004551588.tif 000006
【図６】
0004551588.tif 000007
【図７】
0004551588.tif 000008
【図８】
0004551588.tif 000009
【図９】
0004551588.tif 000010
【図１０】
0004551588.tif 000011
【図１１】
0004551588.tif 000012
【図１２】
0004551588.tif 000013
【図１３】
0004551588.tif 000014