(57)【特許請求の範囲】
【請求項１】
第１の電流をドレインに受ける第１のトランジスタと、
前記第１のトランジスタのゲート−ソース間に接続された第１の抵抗素子と、
前記第１のトランジスタのドレインにゲートが接続され、前記第１のトランジスタのゲートにソースが接続された第２のトランジスタと、
前記第１の抵抗素子の抵抗値と相関のある抵抗値を有する第２の抵抗素子と、
前記第２の抵抗素子がゲート−ソース間に接続され、前記第１のトランジスタと相関のある素子サイズを有し、前記第２のトランジスタのドレイン電流に基づく第２の電流をゲートに受け、ドレインから前記第１の電流と相関のある第３の電流を出力する第３のトランジスタと、
を備えたことを特徴とする電流出力回路。
【請求項２】
前記第１のトランジスタのゲート電圧と前記第３のトランジスタのゲート電圧を等しくするように前記第１及び第２の抵抗素子の抵抗値と前記第２の電流を設定し、
前記第１及び第３のトランジスタの素子サイズ比を設定することで、前記第１及び第３の電流の電流値の比を設定したことを特徴とする請求項１記載の電流出力回路。
【請求項３】
前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値とが等しいことを特徴とする請求項１又は２に記載の電流出力回路。
【請求項４】
第１の電流をドレインに受ける第１のトランジスタと、
前記第１のトランジスタのゲート−ソース間に接続された第１の抵抗素子と、
前記第１のトランジスタのドレインにゲートが接続され、前記第１のトランジスタのゲートにソースが接続された第２のトランジスタと、
ゲートにそれぞれ第１及び第２の入力信号が印加される一対のトランジスタからなる差動対と、前記一対のトランジスタのドレインにそれぞれ接続された第２及び第３の抵抗素子とを備え、前記差動対に前記第２のトランジスタのドレイン電流に基づく第２の電流がバイアス電流として供給される差動入力回路と、
前記第２の抵抗素子がゲート−ソース間に接続され、ドレインから前記第１の電流と相関のある第３の電流を出力する第３のトランジスタと、
前記第３の抵抗素子がゲート−ソース間に接続され、ドレインから前記第１の電流と相関のある第５の電流を流す第１の出力トランジスタと、
前記第３のトランジスタのドレインにゲートが接続され、ゲート−ソース間に第４の抵抗素子が接続され、該第４の抵抗素子と前記第３の電流に基づくゲート電圧に応じた第６の電流を流す第２の出力トランジスタと、
を備えたことを特徴とするオペアンプ回路。
【請求項５】
前記第１のトランジスタのゲート電圧と前記第３のトランジスタ及び第１の出力トランジスタのゲート電圧を等しくするように前記第１〜第３の抵抗素子の抵抗値と前記第２の電流の値を設定したことを特徴とする請求項４記載のオペアンプ回路。
【請求項６】
第４のトランジスタと、そのトランジスタのゲート−ソース間に接続された第５の抵抗素子とを有し、該第５の抵抗素子に流れる第７の電流と前記第４のトランジスタのドレイン電流とを一致させるように制御した定電流源回路を備え、
前記第１の電流を前記第４のトランジスタのドレイン電流と等しくし、
前記第７の電流の電流値との比が、前記第５及び第４の抵抗素子の抵抗比の逆数比となる第３の電流を前記第４の抵抗素子に流し、該第４の抵抗素子の抵抗値と前記第３の電流の電流値により前記第２の出力トランジスタのゲート電圧を設定したことを特徴とする請求項４又は５記載のオペアンプ回路。
【請求項７】
前記第２の出力トランジスタを前記第４のトランジスタの素子サイズに比例した素子サイズとし、前記第６の電流を、前記第７の電流との比が前記第４のトランジスタと前記第２の出力トランジスタの素子サイズ比となるように設定したことを特徴とする請求項６記載のオペアンプ回路。
【請求項８】
前記第４の抵抗素子は、前記第１の抵抗素子の抵抗値と等しい抵抗値を有する複数本の抵抗を並列に接続した抵抗値を有することを特徴とする請求項４〜７のうちの何れか一項記載のオペアンプ回路。
【請求項９】
請求項１〜３のうちの何れか一項記載の電流出力回路と、請求項４〜８のうちの何れか一項記載のオペアンプ回路と、のうちの少なくとも一つの回路を備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電流出力回路、オペアンプ回路及び半導体装置に関するものである。
【０００２】
半導体集積回路装置において、カレントミラー回路等のように電流を伝達・出力する回路は、オペアンプ回路やアナログスイッチ回路等のアナログ基本回路の基幹をなす部分である。半導体集積回路装置の動作速度の高速化にともない、これらのアナログ基本回路の動作速度向上が望まれている。
【０００３】
【従来の技術】
図４は、従来の電流出力回路１０の回路図である。
この電流出力回路１０は、カレントミラー回路１１、電流源１２を備える。カレントミラー回路１１は、ＰチャネルＭＯＳトランジスタＱ１１，Ｑ１２から構成される。トランジスタＱ１１，Ｑ１２のソースは高電位電源ＶＤに接続され、トランジスタＱ１１のドレインは両トランジスタＱ１１，Ｑ１２のゲートに接続される。
【０００４】
トランジスタＱ１１のドレインは電流源１２に接続され、トランジスタＱ１２のドレインは出力端子に接続される。従って、トランジスタＱ１１，Ｑ１２のドレイン電圧を等しくするように出力端子に電圧を印加することで、トランジスタＱ１２は、トランジスタＱ１１のドレイン電流、即ち電流源１２の電流Ｉ１１と等しい電流Ｉ１２を流す。このように、電流出力回路１０は、入力側の電流Ｉ１１と等しい電流Ｉ１２を出力側へ伝達する。
【０００５】
このように構成された電流出力回路１０のように、電流を伝達する回路構成は、他のアナログ回路に用いられる。尚、アナログ回路の構成により、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを相互に置き換えた構成の回路が用いられる。
【０００６】
図５は、従来のアナログスイッチ回路２０の回路図である。
このアナログスイッチ回路２０は、電流源２１、カレントミラー回路２２、差動対２３、カレントミラー回路２４を備える。
【０００７】
電流源２１は、電流Ｉ２１をカレントミラー回路２２に供給する。カレントミラー回路２２は、ＮチャネルＭＯＳトランジスタＱ２１，Ｑ２２から構成され、トランジスタＱ２１のドレインが電流源２１に接続される。両トランジスタＱ２１，Ｑ２２のソースは低電位電源ＶＳに接続され、トランジスタＱ２１のドレインは両トランジスタＱ２１，Ｑ２２のゲートに接続される。出力側のトランジスタＱ２２は入力側のトランジスタＱ２１の２倍の素子サイズを有し、そのドレインは差動対２３に接続される。従って、トランジスタＱ２２は、トランジスタＱ２１のドレイン電流、即ち電流源２１の電流Ｉ２１の２倍のバイアス電流Ｉ２２を差動対２３に供給する。
【０００８】
差動対２３はＮＭＯＳトランジスタＱ２３，Ｑ２４から構成され、両トランジスタＱ２３，Ｑ２４のソースの接続ノードがトランジスタＱ２２のドレインに接続される。トランジスタＱ２３，Ｑ２４のドレインはカレントミラー回路２４のＰＭＯＳトランジスタＱ２５，Ｑ２６のドレインに接続される。両トランジスタＱ２５，Ｑ２６のソースは高電位電源ＶＤに接続され、トランジスタＱ２５のドレインは両トランジスタＱ２５，Ｑ２６のゲートに接続される。トランジスタＱ２３のゲートは入力端子Ｔｉに接続され、入力信号ＶＩＮを受ける。トランジスタＱ２４のゲートは出力端子ＴｏとトランジスタＱ２４のドレインに接続され、出力端子Ｔｏから出力信号ＶＯＵＴを出力する。
【０００９】
この様に構成されたアナログスイッチ回路２０は、入力端子Ｔｉから出力端子Ｔｏに対し、電流成分を伝達せずに、電圧成分のみを伝達する。即ち、差動対２３のトランジスタＱ３１、Ｑ３２のソースは互いに接続されており、トランジスタＱ３１，Ｑ３２のドレイン電流Ｉ２３，Ｉ２４が同一となった時、ソース・ゲート間電圧Ｖgsも同一となる。従って、カレントミラー回路２４のトランジスタＱ２５，Ｑ２６が同一電流を伝達した時、入力信号ＶＩＮと等しい電圧の出力信号ＶＯＵＴを出力する。
【００１０】
図６は、従来のオペアンプ回路３０の回路図である。尚、説明の便宜上、図５と同様の構成については同一の符号を付して説明する。
このオペアンプ回路３０は、電流源２１、カレントミラー回路２２、差動入力回路３１、出力段回路３２を備える。差動入力回路３１は差動対２３とカレントミラー回路２４から構成される。差動対２３を構成するトランジスタＱ２３，Ｑ２４のゲートはそれぞれ第１及び第２入力端子Ｔ１，Ｔ２に接続され、それぞれ第１及び第２入力信号ＩＭ，ＩＰを受ける。両トランジスタＱ２３，Ｑ２４のドレイン（トランジスタＱ２５，Ｑ２６のドレイン）は出力段回路３２に接続される。
【００１１】
出力段回路３２は、ＰＭＯＳトランジスタＱ３１，Ｑ３２とカレントミラー回路３３を備え、カレントミラー回路３３はＮＭＯＳトランジスタＱ３３，Ｑ３４から構成される。
【００１２】
トランジスタＱ３１はトランジスタＱ２５と等しい素子サイズを有し、ソースが高電位電源ＶＤに接続され、ドレインがトランジスタＱ３３に接続され、ゲートがトランジスタＱ２５のドレインに接続される。トランジスタＱ３２は最終出力段上段のトランジスタであり、トランジスタＱ２６の１０倍の素子サイズを有する。トランジスタＱ３２は、ソースが高電位電源ＶＤに接続され、ドレインが出力端子Ｔｏに接続され、ゲートがトランジスタＱ２６のドレインに接続される。
【００１３】
トランジスタＱ３３はカレントミラー回路２２のトランジスタＱ２１と等しい素子サイズを有し、ソースが低電位電源ＶＳに接続され、ドレインがトランジスタＱ３１とトランジスタＱ３３，Ｑ３４のゲートに接続される。トランジスタＱ３４は最終出力段下段のトランジスタであり、トランジスタＱ３３の１０倍の素子サイズを有する。トランジスタＱ３４は、ソースが低電位電源ＶＳに接続され、ドレインが出力端子Ｔｏに接続され、出力端子Ｔｏから出力信号ＯＵＴが出力される。
【００１４】
この様に構成されたオペアンプ回路３０は、出力信号ＯＵＴを第１入力信号ＩＭとして入力する、即ち第１端子Ｔ１と出力端子Ｔｏを接続したボルテージフォロア接続において、トランジスタＱ３１と出力トランジスタＱ３２とが、１対１０なドレイン電流を出力する時、第２入力信号ＩＰと第１入力信号ＩＭが等しくなる。従って、トランジスタＱ３１のゲート電圧と出力トランジスタＱ３２のゲート電圧とが同一な電圧、即ち、トランジスタＱ２５とトランジスタＱ２６によるカレントミラー回路２４が同一な電流を伝達する時、第２入力信号ＩＰと第１入力信号ＩＭを等しくする。
【００１５】
【発明が解決しようとする課題】
ところで、ＭＯＳ型トランジスタは、その構造上、各端子に対する容量成分を持ち、各ノード電圧はその容量に充放電することによりなる。このため、図４の電流出力回路１０においては、入力側のトランジスタＱ１１の容量成分に対し、高電位電源ＶＤ及び電流源１２による充放電が行われ、出力側のトランジスタＱ１２のゲート電圧を決定する。
【００１６】
この充放電は、容量、抵抗と電流による時定数で決定され、カレントミラー回路１１を構成するトランジスタＱ１１，Ｑ１２の素子サイズが大きいほど、伝達する電流が小さいほどにより長い時間を要する。
【００１７】
図５のアナログスイッチ回路２０において、その回路動作速度は、トランジスタＱ２３，Ｑ２４による差動対２３と、トランジスタＱ２５，Ｑ２６によるカレントミラー回路２４の動作速度により決定する。
【００１８】
同様に、図６のオペアンプ回路３０において、その回路動作速度は、トランジスタＱ２３，Ｑ２４による差動対２３と、トランジスタＱ２５，Ｑ２６によるカレントミラー回路２４と、トランジスタＱ３１，Ｑ３２と、トランジスタＱ３３，Ｑ３５によるカレントミラー回路３３によって決定する。
【００１９】
以上のように、図４〜図６に示されるように、カレントミラー回路を搭載する回路においては、そのカレントミラー回路の動作速度が回路全体の動作時間に制約を及ぼしている。これは、回路全体の動作速度の向上を妨げる要因となっている。
【００２０】
本発明は上記問題点を解決するためになされたものであって、その目的は動作速度の速い電流出力回路、オペアンプ回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、第２の抵抗素子による電流／電圧変換により第３のトランジスタのゲート電圧を第２の電流に基づいて設定しているため、第１の電流に対する第３の電流の伝達時間が短縮され、電流出力回路が高速に動作する。
【００２２】
請求項２に記載の発明のように、第１のトランジスタのゲート電圧と第３のトランジスタのゲート電圧を等しくするように第１及び第２の抵抗素子の抵抗値と第２の電流を設定し、第１及び第３のトランジスタの素子サイズ比を設定することで、第１及び第３の電流の電流値の比を設定した。
【００２３】
請求項３に記載の発明のように、第１の抵抗素子の抵抗値と第２の抵抗素子の抵抗値とが等しい。
【００２５】
請求項４に記載の発明によれば、第３のトランジスタと第１の出力トランジスタのゲート電圧を、差動入力回路の第２及び第３の抵抗素子による電流／電圧変換により設定するため、第１及び第２入力信号の変化に対して第３のトランジスタ（第２の出力トランジスタ）と第１の出力トランジスタに流れる電流への伝達時間が短縮され、オペアンプ回路が高速に動作する。
【００２６】
請求項５に記載の発明のように、第１のトランジスタのゲート電圧と第３のトランジスタ及び第１の出力トランジスタのゲート電圧を等しくするように第１〜第３の抵抗素子の抵抗値と第２の電流の値を設定した。
【００２７】
請求項６に記載の発明のように、第４のトランジスタと、そのトランジスタのゲート−ソース間に接続された第５の抵抗素子とを有し、該第５の抵抗素子に流れる第７の電流と第４のトランジスタのドレイン電流とを一致させるように制御した定電流源回路を備え、第１の電流を第４のトランジスタのドレイン電流と等しくし、第７の電流の電流値との比が、第５及び第４の抵抗素子の抵抗比の逆数比となる第３の電流を第４の抵抗素子に流し、該第４の抵抗素子の抵抗値と第３の電流の電流値により第２の出力トランジスタのゲート電圧を設定した。このように、トランジスタ及び抵抗素子のサイズ比により第２の出力トランジスタのアイドリング電流を設定する。
【００２８】
請求項７に記載の発明のように、第２の出力トランジスタを第４のトランジスタの素子サイズに比例した素子サイズとし、第６の電流を、第７の電流との比が第４のトランジスタと第２の出力トランジスタの素子サイズ比となるように設定した。
請求項８に記載の発明のように、第４の抵抗素子は、第１の抵抗素子の抵抗値と等しい抵抗値を有する複数本の抵抗を並列に接続した抵抗値を有する。
【００２９】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１に従って説明する。
【００３０】
図１は、電流出力回路４０の回路図である。
電流出力回路４０は、電流変換回路４１、定電流源４２、カレントミラー回路４３、出力段回路４４を備える。
【００３１】
電流変換回路４１は、ＰチャネルＭＯＳトランジスタＱ４１，Ｑ４２、第１抵抗素子Ｒ１１から構成される。第１トランジスタＱ４１は、ソースが高電位電源ＶＤに接続され、ゲートが第１抵抗素子Ｒ１１を介して高電位電源ＶＤに接続され、ドレインが定電流源４２に接続される。第２トランジスタＱ４２は、ソースが第１トランジスタＱ４１のゲートに接続され、ゲートが第１トランジスタＱ４１のドレインに接続され、ドレインがカレントミラー回路４３に接続される。
【００３２】
カレントミラー回路４３はＮチャネルＭＯＳトランジスタＱ４３，Ｑ４４から構成され、入力側のトランジスタＱ４３のドレインが前記トランジスタＱ４２のドレインに接続される。両トランジスタＱ４３，Ｑ４４はソースが低電位電源ＶＳに接続され、トランジスタＱ４３のドレインは両トランジスタＱ４３，Ｑ４４のゲートに接続され、トランジスタＱ４４のドレインは出力段回路４４に接続される。
【００３３】
出力側のトランジスタＱ４４は、入力側のトランジスタＱ４３と同一の素子サイズを有し、トランジスタＱ４３のドレイン電流、即ち前記トランジスタＱ４２のドレイン電流と等しいドレイン電流を流す。
【００３４】
出力段回路４４は、第２抵抗素子Ｒ１２、ＰＭＯＳトランジスタＱ４５から構成され、前記トランジスタＱ４４のドレインは第２抵抗素子Ｒ１２を介して高電位電源ＶＤに接続される。トランジスタＱ４５はソースが高電位電源ＶＤに接続され、ゲートが第２抵抗素子Ｒ１２を介して高電位電源ＶＤに接続され、ドレインが出力端子Ｔｏに接続される。
【００３５】
トランジスタＱ４５は前記トランジスタＱ４１と相関のある素子サイズ（本実施形態では同一の素子サイズ）を有し、第２抵抗素子Ｒ１２は、第１抵抗素子Ｒ１１の抵抗値と相関のある抵抗値（本実施形態では同一抵抗値）を持つ。
【００３６】
次に、上記のように構成された電流出力回路４０の作用を説明する。
トランジスタＱ４１，Ｑ４２及び第１抵抗素子Ｒ１１は定電流源４２の電流Ｉ４１を受け、トランジスタＱ４２から電流Ｉ４２を出力させる。
【００３７】
トランジスタＱ４２は、トランジスタＱ４１に電流Ｉ４１となるドレイン電流を第１抵抗素子Ｒ１１に流すことでトランジスタＱ４１のゲート電圧を制御する。即ち、この時の電流Ｉ４２は、第１抵抗素子Ｒ１１により、トランジスタＱ４１に定電流Ｉ４１と等しいドレイン電流を流すようにそのトランジスタＱ４１のゲート・ソース間電圧を生じさせる電流値である。
【００３８】
電流Ｉ４２は、トランジスタＱ４３，Ｑ４４で構成されるカレントミラー回路４３により電流Ｉ４３として第２抵抗素子Ｒ１２に伝えられる。両トランジスタＱ４３，Ｑ４４の素子サイズが同一であることから、トランジスタＱ４４は、トランジスタＱ４３のドレイン電流Ｉ４２と等しいドレイン電流Ｉ４３（Ｉ４２＝Ｉ４３）を流す。
【００３９】
そして、第１抵抗素子Ｒ１１と第２抵抗素子Ｒ１２とは同一抵抗値であるため、第１抵抗素子Ｒ１１と電流Ｉ４２によるトランジスタＱ４１のゲート電圧Ｖａと、第２抵抗素子Ｒ１２と電流Ｉ４３によるトランジスタＱ４５のゲート電圧Ｖｂは同一電圧値となる。
【００４０】
トランジスタＱ４５は、トランジスタＱ４１と同一素子サイズであり、そのソースはともに高電位電源ＶＤに接続され、ゲート電圧Ｖｂ，Ｖａは同一電圧値（Ｖａ＝Ｖｂ）である。これにより、出力段のトランジスタＱ４５は、トランジスタＱ４１のドレイン電流Ｉ４１と等しいドレイン電流Ｉ４４（Ｉ４４＝Ｉ４１）を流す。
【００４１】
次に、定電流源４２の電流Ｉ４１を変更した場合、その変更された電流Ｉ４１によりトランジスタＱ４１のゲート電圧Ｖａが決定され、そのゲート電圧Ｖａと等しいゲート電圧Ｖｂが第１及び第２抵抗素子Ｒ１１，Ｒ１２に流れる電流Ｉ４２，Ｉ４３の電流値に関わらず設定される。更に、トランジスタＱ４５のゲート電圧Ｖｂは、第２抵抗素子Ｒ１２による電流／電圧変換により設定される。
【００４２】
従って、本実施形態では、トランジスタＱ４１のドレイン電流Ｉ４１によってトランジスタＱ４１及びＱ４５のゲート電圧Ｖａ，Ｖｂが直ちに決定され、それによりトランジスタＱ４５は電流Ｉ４１と相関のあるドレイン電流Ｉ４４を流し、応答時間が従来に比べて短くなる。
【００４３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）電流出力回路４０では、第２抵抗素子Ｒ１２による電流／電圧変換により出力側であるトランジスタＱ４５のゲート電圧Ｖｂを設定している。これに対し、従来の電流出力回路１０（図４参照）では、入力側であるトランジスタＱ１１の容量成分に対して充放電を行うことで、出力側であるトランジスタＱ１２のゲート電圧を設定していた。従って、本発明回路では、従来回路でのトランジスタＱ１１の容量成分充放電時間分、電流伝達の時間を短縮することが可能である。
【００４４】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図２に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。
【００４５】
図２は、アナログスイッチ回路５０の回路図である。
このアナログスイッチ回路５０は、電流変換回路４１、定電流源４２、カレントミラー回路５１、差動回路５２を備える。
【００４６】
電流変換回路４１は、ＰチャネルＭＯＳトランジスタＱ４１，Ｑ４２、第１抵抗素子Ｒ１１から構成される。トランジスタＱ４１はドレインに定電流源４２の電流Ｉ４１を受け、トランジスタＱ４２のドレインがカレントミラー回路５１に接続される。
【００４７】
カレントミラー回路５１はＮチャネルＭＯＳトランジスタＱ５１，Ｑ５２から構成され、入力側のトランジスタＱ５１のドレインが前記トランジスタＱ４２のドレインに接続される。両トランジスタＱ５１，Ｑ５２はソースが低電位電源ＶＳに接続され、トランジスタＱ５１のドレインは両トランジスタＱ５１，Ｑ５２のゲートに接続され、トランジスタＱ５２のドレインは差動回路５２に接続される。
【００４８】
出力側のトランジスタＱ５２は、入力側のトランジスタＱ５１の２倍の素子サイズを有し、トランジスタＱ５１のドレイン電流、即ち前記トランジスタＱ４２のドレイン電流の２倍のドレイン電流をバイアス電流として差動回路５２に供給する。
【００４９】
差動回路５２は、一対のＮチャネルＭＯＳトランジスタＱ５３，Ｑ５４からなる差動対５３を含み、両トランジスタＱ５３，Ｑ５４のソースが前記トランジスタＱ５２のドレインに接続される。トランジスタＱ５３はゲートが入力端子Ｔｉに接続され、入力信号ＶＩＮを受け、ドレインが第２抵抗素子Ｒ１２を介して高電位電源ＶＤに接続される。トランジスタＱ５４はゲートが出力端子Ｔｏに接続され、ドレインが出力端子ＴｏとＰチャネルＭＯＳトランジスタＱ５５のドレインに接続される。トランジスタＱ５５は、ゲートが第２抵抗素子Ｒ１２を介して高電位電源ＶＤに接続に接続され、ソースが高電位電源ＶＤに接続される。
【００５０】
次に、上記のように構成されたアナログスイッチ回路５０の作用を説明する。
トランジスタＱ４１，Ｑ４２，抵抗素子Ｒ１１は、外部電流Ｉ４１を受け、電流Ｉ４２をトランジスタＱ５１に出力する。トランジスタＱ５１，Ｑ５２は２倍のカレントミラー回路５１を構成しており、トランジスタＱ５２はトランジスタＱ４２のドレイン電流の２倍のドレイン電流（＝Ｉ４２×２）を出力する。
【００５１】
そして、外部電流Ｉ４１をトランジスタＱ４２のドレイン電流Ｉ４２と同一電流値（Ｉ４２＝Ｉ４１）に設定した場合、トランジスタＱ５２のドレイン電流Ｉ５１は、トランジスタＱ４１のドレイン電流Ｉ４１の２倍（Ｉ５１＝Ｉ４１×２）となる。
【００５２】
・入力信号ＶＩＮと出力信号ＶＯＵＴの電位が等しい（ＶＩＮ＝ＶＯＵＴ）時。
トランジスタＱ５３，Ｑ５４の差動対５３は、トランジスタＱ５２のドレイン電流を入力側のトランジスタＱ５３と出力側のトランジスタＱ５４へそれぞれ均一に分配し、両トランジスタＱ５３，Ｑ５４に流れる電流Ｉ５２，Ｉ５３は同一値（Ｉ５２＝Ｉ５３）となる。
【００５３】
トランジスタＱ４１のゲート電圧ＶａとトランジスタＱ５５のゲート電圧Ｖｂとが等しくなる（Ｖａ＝Ｖｂ）ことから、トランジスタＱ５５のドレイン電流Ｉ５３はトランジスタＱ４１のドレイン電流Ｉ４１、更にはトランジスタＱ４２のドレイン電流Ｉ４２と等しく（Ｉ５３＝Ｉ４１＝Ｉ４２）なる。これにより、トランジスタＱ５３，Ｑ５４による差動対５３は、ドレイン側流入電流とソース側流出電流が一致し、出力信号ＶＯＵＴの電位を入力信号ＶＩＮのそれと一致（ＶＩＮ＝ＶＯＵＴ）させ、その安定した状態を保持する。
【００５４】
・入力信号ＶＩＮの電位が出力信号ＶＯＵＴよりも低い（ＶＩＮ＜ＶＯＵＴ）時（過渡的な電圧条件）。
トランジスタＱ５３，Ｑ５４の差動対５３は入力信号ＶＩＮを受け、入力側のトランジスタＱ５３の電流Ｉ５２を出力側の電流Ｉ５３より少なくする（Ｉ５２＜Ｉ５３）。
【００５５】
これにより、トランジスタＱ５５のゲート電圧ＶｂがトランジスタＱ４１のゲート電圧Ｖａより高くなる（Ｖａ＜Ｖｂ）ことから、トランジスタＱ５５のドレイン電流Ｉ５３はトランジスタＱ４１のドレイン電流Ｉ４１よりも少なく（Ｉ５３＜Ｉ４１）なる。これにより、トランジスタＱ５３，Ｑ５４による差動対５３は入力信号ＶＩＮ及び出力信号ＶＯＵＴによる分配電流をトランジスタＱ５４から引き込むことができず、トランジスタＱ５４のゲート・ソース間電圧は小さくなり、出力信号ＶＯＵＴの電位が低下する。
【００５６】
・入力信号ＶＩＮの電位が出力信号ＶＯＵＴよりも高い（ＶＩＮ＞ＶＯＵＴ）時（過渡的な電圧条件）。
トランジスタＱ５３，Ｑ５４の差動対５３は、入力側のトランジスタＱ５３の電流Ｉ５２を多くする（Ｉ５２＞Ｉ５３）。
【００５７】
これにより、トランジスタＱ５５のゲート電圧ＶｂがトランジスタＱ４１のゲート電圧Ｖａより低くなる（Ｖａ＞Ｖｂ）ことから、トランジスタＱ５５のドレイン電流Ｉ５３はトランジスタＱ４１のドレイン電流Ｉ４１よりも多く（Ｉ５３＞Ｉ４１）なる。これにより、トランジスタＱ５３，Ｑ５４による差動対５３は入力信号ＶＩＮ及び出力信号ＶＯＵＴによる分配電流をトランジスタＱ５３から引き込むことができなくなり、トランジスタＱ５３のゲート・ソース間電圧は小さくなり、出力信号ＶＯＵＴの電位が上昇する。
【００５８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第２抵抗素子Ｒ１２による電流／電圧変換により入力側の電流Ｉ５２に応答してトランジスタＱ５５のゲート電圧Ｖｂを設定し、出力側の電流Ｉ５３を変化させるようにした。その結果、入力側の電流Ｉ５２を出力側の電流Ｉ５３へ伝達するのに要する時間が、図５のカレントミラー回路２４に比べて短く、アナログスイッチ回路５０を高速に動作させることができる。
【００５９】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図３に従って説明する。
尚、説明の便宜上、図１，２と同様の構成については同一の符号を付してその説明を一部省略する。
【００６０】
図３は、プッシュプル型のオペアンプ回路６０の回路図である。
このオペアンプ回路６０は、定電流源回路６１、電流変換回路４１、カレントミラー回路４３、差動入力回路６２、出力段回路６３を備える。
【００６１】
定電流源回路６１は、カレントミラー回路６４、ＮチャネルＭＯＳトランジスタＱ６１，Ｑ６２、抵抗素子Ｒ２１から構成される。
カレントミラー回路６４はＰチャネルＭＯＳトランジスタＱ６３，Ｑ６４から構成され、両トランジスタＱ６３，Ｑ６４のソースは高電位電源ＶＤに接続され、トランジスタＱ６３のドレインはトランジスタＱ６３，Ｑ６４のゲートに接続される。トランジスタＱ６３，Ｑ６４のドレインはそれぞれトランジスタＱ６１，Ｑ６２のドレインに接続される。
【００６２】
トランジスタＱ６１はゲートがトランジスタＱ６２のドレインに接続され、ソースが抵抗素子Ｒ２１を介して低電位電源ＶＳに接続される。トランジスタＱ６１と抵抗素子Ｒ２１の間のノードＮ１１はトランジスタＱ６２のゲートに接続され、トランジスタＱ６２のソースは低電位電源ＶＳに接続される。
【００６３】
トランジスタＱ６５は、ソースが低電位電源ＶＳに接続され、ゲートがトランジスタＱ６２のゲートに接続され、ドレインが電流変換回路４１に接続される。トランジスタＱ６５はトランジスタＱ６２と同一の素子サイズを有し、トランジスタＱ６２のドレイン電流Ｉ６２（＝Ｉ６１）と等しいドレイン電流Ｉ６３を電流変換回路４１に供給する。
【００６４】
トランジスタＱ６１は第１抵抗素子Ｒ２１へ電流を供給することにより、トランジスタＱ６２のゲート電圧を設定する。トランジスタＱ６２はそのドレイン電流Ｉ６２によりドレイン電圧を決定し、トランジスタＱ６１のゲート電圧を設定する。カレントミラー回路６４はトランジスタＱ６１のドレイン電流Ｉ６１を受け、トランジスタＱ６２へのドレイン電流を制御する。
【００６５】
そして、電流Ｉ６１の電流値は、抵抗素子Ｒ２１によって、トランジスタＱ６２にドレイン電流Ｉ６２を流すようにそのトランジスタＱ６２のゲート・ソース間電圧差を生じさせる。これらにより、トランジスタＱ６１はトランジスタＱ６２のドレイン電流Ｉ６２がトランジスタＱ６１のドレイン電流Ｉ６１と同一電流になるよう、トランジスタＱ６２のゲート電圧を制御している。
【００６６】
この時のトランジスタＱ６１のドレイン電流Ｉ６１とトランジスタＱ６２のゲート電圧Ｖｃは、トランジスタＱ６２の素子サイズと抵抗素子Ｒ２１の抵抗値によって決定され、その値は固有である。
【００６７】
電流変換回路４１はＰチャネルＭＯＳトランジスタＱ４１，Ｑ４２及び第２抵抗素子Ｒ１１を備え、トランジスタＱ４１のドレインが前記トランジスタＱ６５のドレインに接続されてそのドレイン電流Ｉ６３を受け、トランジスタＱ４２のドレイン電流Ｉ６４を流す。
【００６８】
この時のドレイン電流Ｉ６４は、第２抵抗素子Ｒ１１によって、トランジスタＱ４１に電流Ｉ６３と等しいドレイン電流を流すようにそのトランジスタＱ４１のゲート・ソース間電圧差を生じさせる。
【００６９】
カレントミラー回路４３は、一対のＮチャネルＭＯＳトランジスタＱ４３，Ｑ４４から構成され、入力側のトランジスタＱ４３のドレインが前記トランジスタＱ４２のドレインに接続される。トランジスタＱ４３，Ｑ４４はソースが低電位電源ＶＳに接続され、トランジスタＱ４３のドレインはトランジスタＱ４３，Ｑ４４のゲートに接続される。
【００７０】
トランジスタＱ４４はトランジスタＱ４３と等しい素子サイズを有し、トランジスタＱ４４はトランジスタＱ４３のドレイン電流Ｉ６３と等しい電流をバイアス電流として差動入力回路６２に供給する。
【００７１】
差動入力回路６２は、差動対６５を構成する一対のＮチャネルＭＯＳトランジスタＱ６６，Ｑ６７、第３及び第４抵抗素子Ｒ２２，Ｒ２３から構成され、両トランジスタＱ６６，Ｑ６７のソースの接続点が前記トランジスタＱ４４のドレインに接続される。
【００７２】
トランジスタＱ６６，Ｑ６７のドレインはそれぞれ第３及び第４抵抗素子Ｒ２２，Ｒ２３を介して高電位電源ＶＤに接続される。トランジスタＱ６６のゲートは第１入力端子Ｔ１に接続され、そのゲートに第１入力信号ＩＭを受ける。トランジスタＱ６７のゲートは第２入力端子Ｔ２に接続され、そのゲートに第２入力信号ＩＰを受ける。
【００７３】
第３及び第４抵抗素子Ｒ２２，Ｒ２３は第２抵抗素子Ｒ１１の抵抗値と同一の抵抗値を有する複数（本実施形態では２本）の抵抗素子Ｒ２２ａ，Ｒ２２ｂ，Ｒ２３ａ，Ｒ２３ｂを直列接続して構成される。従って、第３及び第４抵抗素子Ｒ２２，Ｒ２３は、第２抵抗素子Ｒ１１と相関のある抵抗値（２倍の抵抗値）を有する。
【００７４】
一対のトランジスタＱ６６，Ｑ６７は同一の素子サイズを有する。従って、差動入力回路６２は、トランジスタＱ４４から供給されるバイアス電流Ｉ６５に基づいて動作し、第１及び第２入力信号ＩＭ，ＩＰの電位差に応じて流すドレイン電流Ｉ６６，Ｉ６７により、トランジスタＱ６６と第３抵抗素子Ｒ２２の間のノードＮ１２の電位と、トランジスタＱ６７と第４抵抗素子Ｒ２３の間のノードＮ１３の電位とを、相補的に変更する。また、第１及び第２入力信号ＩＭ，ＩＰの電位が等しいとき、それぞれのトランジスタＱ６６，Ｑ６７は等しいドレイン電流Ｉ６６，Ｉ６７を流す。
【００７５】
差動入力回路６２のノードＮ１２，Ｎ１３は、出力段回路６３に接続される。
出力段回路６３は、ＰＭＯＳトランジスタＱ６８，Ｑ６９、ＮＭＯＳトランジスタＱ７０、第５抵抗素子Ｒ２４から構成され、トランジスタＱ６８，Ｑ６９のゲートが各ノードＮ１２，Ｎ１３にそれぞれ接続される。
【００７６】
トランジスタＱ６８はソースが高電位電源ＶＤに接続され、ドレインが第５抵抗素子Ｒ２４に接続される。トランジスタＱ６８はトランジスタＱ４１の素子サイズのｎ倍（ｎは整数であり、本実施形態ではｎ＝２）の素子サイズを有すし、そのゲート電圧Ｖｂ１に応じたドレイン電流Ｉ６８を流す。
【００７７】
トランジスタＱ６９は最終出力段の上段トランジスタであり、ソースが高電位電源ＶＤに接続され、ドレインが出力端子Ｔｏに接続される。トランジスタＱ６９はトランジスタＱ４１の１０倍の素子サイズを有する。トランジスタＱ６９は、そのゲート電圧Ｖｂ２に応じたドレイン電流Ｉ６９を出力端子Ｔｏに供給する。
【００７８】
第５抵抗素子Ｒ２４は、第１抵抗素子Ｒ２１の抵抗値と同じ抵抗値を有するｎ本（本実施形態では２本）の抵抗を並列に接続した抵抗値を有する。即ち、第５抵抗素子Ｒ２４は、並列接続された抵抗素子Ｒ２４ａ，Ｒ２４ｂから構成され、それら抵抗素子Ｒ２４ａ，Ｒ２４ｂは第１抵抗素子Ｒ２１と同一の抵抗値を有する。従って、第５抵抗素子Ｒ２４は、第１抵抗素子Ｒ２１と相関のある抵抗値（第１抵抗素子Ｒ２１の抵抗値の１／２）を有する。
【００７９】
第５抵抗素子Ｒ２４とトランジスタＱ６８の間のノードＮ１４は、トランジスタＱ７０のゲートに接続される。トランジスタＱ７０は最終出力段の下段トランジスタであり、ソースが低電位電源ＶＳに接続され、ドレインが出力端子Ｔｏに接続される。
【００８０】
トランジスタＱ７０はトランジスタＱ６２の１０倍の素子サイズを有し、トランジスタＱ６８のドレイン電流Ｉ６８と抵抗素子Ｒ２４の抵抗値により決まるノードＮ１４と等しいの電位を持つゲート電圧Ｖｄに応じたドレイン電流Ｉ７０を出力端子Ｔｏから引き込む。
【００８１】
このように構成されたオペアンプ回路３０は、入力信号ＩＰ，ＩＭの電位に応じて、最終出力段のトランジスタＱ６９のドレイン電流Ｉ６９を出力端子Ｔｏから吐出させ、又はトランジスタＱ７０のドレイン電流Ｉ７０を出力端子Ｔｏから吸引する、所謂プッシュプル動作する。
【００８２】
次に、上記のように構成されたオペアンプ回路６０の作用を説明する。
定電流源回路６１は、トランジスタＱ６１〜Ｑ６４及び第１抵抗素子Ｒ２１により、トランジスタＱ６１のドレイン電流Ｉ６１と等しいトランジスタＱ６２のドレイン電流Ｉ６２を発生する。
【００８３】
トランジスタＱ６５は、トランジスタＱ６２と同一ゲート、ソース電圧であり、トランジスタＱ６２のドレイン電流Ｉ６２と等しいドレイン電流Ｉ６３（Ｉ６３＝Ｉ６２）を出力する。
【００８４】
電流変換回路４１は、トランジスタＱ４１，Ｑ４２，抵抗素子Ｒ１１によって、電流Ｉ６３を受け、トランジスタＱ４２から電流Ｉ６４を出力させる。この時の電流Ｉ６４は、抵抗素子Ｒ１１によって、トランジスタＱ４１にドレイン電流Ｉ６３を流すためのゲート・ソース間電圧差を生じさせる電流値である。
【００８５】
トランジスタＱ４３，Ｑ４４によるカレントミラー回路４３により、電流Ｉ６４は同一な電流値のバイアス電流Ｉ６５としてトランジスタＱ６６，Ｑ６７による差動対６５へ伝えられる。
【００８６】
そして、出力信号ＯＵＴを第１入力信号ＩＭとして入力する、即ち第１端子Ｔ１と出力端子Ｔｏを接続したボルテージフォロア接続において、第１及び第２入力信号ＩＭ，ＩＰの電位に対する動作を説明する。
【００８７】
・第１及び第２入力信号ＩＭ，ＩＰの電位が等しい（ＩＭ＝ＩＰ）時。
トランジスタＱ６６，Ｑ６７により、バイアス電流Ｉ６５はトランジスタＱ６６，Ｑ６７へ均一に分配され、それらのドレイン電流Ｉ６７，Ｉ６８は等しく（Ｉ６６＝Ｉ６７）なり、その電流値は電流Ｉ６４の１／２（Ｉ６６＝Ｉ６７＝Ｉ６４×０．５）となる。
【００８８】
第３抵抗素子Ｒ２２の抵抗値は、第２抵抗素子Ｒ１１と等しい抵抗値を持つ抵抗素子Ｒ２２ａとＲ２２ｂを直列接続した合成抵抗値であり、第２抵抗素子Ｒ１１の２倍の抵抗値となる。従って、トランジスタＱ６８のゲート電圧Ｖｂ１は、第３抵抗素子Ｒ２２の抵抗値と電流Ｉ６６から、
Ｖｂ１＝Ｉ６６×Ｒ２２＝Ｉ６４×０．５×Ｒ１１×２＝Ｖａ
となる。即ち、トランジスタＱ６８のゲート電圧Ｖｂ１は、トランジスタＱ４１のゲート電圧Ｖａと等しくなる。
【００８９】
同様にして、トランジスタＱ６９のゲート電圧Ｖｂ２は、
Ｖｂ２＝Ｉ６７×Ｒ２３＝Ｉ６４×０．５×Ｒ１１×２＝Ｖａ
となり、トランジスタＱ４１のゲート電圧Ｖａと等しくなる。
【００９０】
トランジスタＱ６９はトランジスタＱ４１のゲート電圧Ｖａと等しいゲート電圧Ｖｂ２（Ｖｂ２＝Ｖａ）を受け、その素子サイズがトランジスタＱ４１の１０倍であることから、トランジスタＱ４１の１０倍の電流Ｉ６９（Ｉ６９＝Ｉ６３×１０）を出力する。
【００９１】
トランジスタＱ６８はトランジスタＱ４１のゲート電圧Ｖａと等しいゲート電圧Ｖｂ１（Ｖｂ１＝Ｖａ）を受け、その素子サイズがトランジスタＱ４１の２倍であることから、トランジスタＱ４１の２倍の電流Ｉ６８（Ｉ６８＝Ｉ６３×２＝Ｉ６２×２）を第５抵抗素子Ｒ２４へ出力する。
【００９２】
第５抵抗素子Ｒ２４の抵抗値は、第１抵抗素子Ｒ２１と等しい抵抗値を持つ抵抗素子Ｒ２４ａ，Ｒ２４ｂを並列接続した合成抵抗値であり、第１抵抗素子Ｒ２１の０，５倍である。従って、トランジスタＱ７０のゲート電圧Ｖｄは、第５抵抗素子Ｒ２４の抵抗値と電流Ｉ６８から、
Ｖｄ＝Ｉ６８×Ｒ２４＝Ｉ６２×２×Ｒ２１÷２＝Ｖｃ
となり、トランジスタＱ６２のゲート電圧Ｖｃと等しくなる。
【００９３】
トランジスタＱ７０は、その素子サイズがトランジスタＱ６２の１０倍であることから、トランジスタＱ６２の１０倍の電流Ｉ７０（Ｉ７０＝Ｉ６２×１０）となる。
【００９４】
トランジスタＱ６９のドレイン電流Ｉ６９と、トランジスタＱ７０のドレイン電流Ｉ７０が等しい（Ｉ６９＝Ｉ７０＝Ｉ６３×１０）ため、第１入力信号ＩＭと第２入力信号ＩＰの電位を等しく（ＩＭ＝ＩＰ）し、この安定状態が保持される。
【００９５】
・第２入力信号ＩＰの電位が第１入力信号ＩＭの電位（出力信号ＯＵＴの電位）より低い（ＩＰ＜ＩＭ）時（過渡的な電圧条件）
トランジスタＱ６６，Ｑ６７よりなる差動対６５は、第１及び第２入力信号ＩＭ，ＩＰによりバイアス電流Ｉ６５をトランジスタＱ６６側へ多く分配（Ｉ６６＞Ｉ６７）する。従って、トランジスタＱ６６のドレイン電流Ｉ６６は、トランジスタＱ４２のドレイン電流Ｉ６４の１／２より多く（Ｉ６６＞Ｉ６４×０．５）なる。
【００９６】
第３抵抗素子Ｒ２２の抵抗値は、第２抵抗素子Ｒ１１の２倍（Ｒ２２＝Ｒ１１×２）であるため、トランジスタＱ６８のゲート電圧Ｖｂ１は、
Ｖｂ１＝Ｉ６６×Ｒ２２＜Ｖａ
となり、トランジスタＱ４１のゲート電圧Ｖａより低くなる。
【００９７】
同様にして、トランジスタＱ６９のゲート電圧Ｖｂ２は、
Ｖｂ２＝Ｉ６７×Ｒ２３＞Ｖａ
となり、トランジスタＱ４１のゲート電圧Ｖａより高くなる。
【００９８】
トランジスタＱ６９はゲート電圧Ｖｂ２（Ｖｂ２＞Ｖａ）を受け、その素子サイズがトランジスタＱ４１の１０倍であるが、ドレイン電流Ｉ６９は１０倍以下（Ｉ６９＜Ｉ６３×１０）となる。
【００９９】
トランジスタＱ６８はゲート電圧Ｖｂ１（Ｖｂ１＜Ｖａ）を受け、その素子サイズがトランジスタＱ４１の２倍であるが、トランジスタＱ４１の２倍以上の電流Ｉ６８（Ｉ６８＝＞Ｉ６３×２）を第５抵抗素子Ｒ２４へ出力する。
【０１００】
第５抵抗素子Ｒ２４の抵抗値は、第１抵抗素子Ｒ２１の抵抗値の１／２であるため、トランジスタＱ７０のゲート電圧Ｖｄは、
Ｖｄ＞Ｖｃ
となり、トランジスタＱ６２のゲート電圧Ｖｃより高くなる。
【０１０１】
トランジスタＱ７０は、その素子サイズはトランジスタＱ６２の１０倍であるが、ゲート電圧Ｖｄ（Ｖｄ＞Ｖｃ）を受け、トランジスタＱ６２の１０倍以上の電流Ｉ７０（Ｉ７０＞Ｉ６２×１０）を出力する。
【０１０２】
トランジスタＱ６９のドレイン電流Ｉ６９が、トランジスタＱ７０のドレイン電流Ｉ７０より少なく（Ｉ６９＜Ｉ７０）なり、出力信号ＯＵＴの電位は低電位電源ＶＳに近くなり、第１入力信号ＩＭの端子電圧を低下させる。
【０１０３】
・第２入力信号ＩＰの電位が第１入力信号ＩＭ（出力信号ＯＵＴの電位）より高い（ＩＰ＞ＩＭ）時（過渡的な電圧条件）。
トランジスタＱ６６，Ｑ６７よりなる差動対６５は、第１及び第２入力信号ＩＭ，ＩＰによりバイアス電流Ｉ６５をトランジスタＱ６７側へ多く分配（Ｉ６６＜Ｉ６７）する。従って、トランジスタＱ６６のドレイン電流Ｉ６６は、トランジスタＱ４２のドレイン電流Ｉ６４の１／２より少なく（Ｉ６６＜Ｉ６４×０．５）なる。
【０１０４】
第３抵抗素子Ｒ２２の抵抗値は、第２抵抗素子Ｒ１１の２倍（Ｒ２２＝Ｒ１１×２）であるため、トランジスタＱ６８のゲート電圧Ｖｂ１は、
Ｖｂ１＝Ｉ６６×Ｒ２２＞Ｖａ
となり、トランジスタＱ４１のゲート電圧Ｖａより高くなる。
【０１０５】
同様にして、トランジスタＱ６９のゲート電圧Ｖｂ２は、
Ｖｂ２＝Ｉ６７×Ｒ２３＜Ｖａ
となり、トランジスタＱ４１のゲート電圧Ｖａより低くなる。
【０１０６】
トランジスタＱ６９はゲート電圧Ｖｂ２（Ｖｂ２＜Ｖａ）を受け、その素子サイズがトランジスタＱ４１の１０倍であるが、ドレイン電流Ｉ６９は１０倍以上（Ｉ６９＞Ｉ６３×１０）となる。
【０１０７】
トランジスタＱ６８はゲート電圧Ｖｂ１（Ｖｂ１＞Ｖａ）を受け、その素子サイズがトランジスタＱ４１の２倍であるが、トランジスタＱ４１の２倍以下の電流Ｉ６８（Ｉ６８＝＜Ｉ６３×２）を第５抵抗素子Ｒ２４へ出力する。
【０１０８】
第５抵抗素子Ｒ２４の抵抗値は、第１抵抗素子Ｒ２１の抵抗値の１／２であるため、トランジスタＱ７０のゲート電圧Ｖｄは、
Ｖｄ＜Ｖｃ
となり、トランジスタＱ６２のゲート電圧Ｖｃより低くなる。
【０１０９】
トランジスタＱ７０は、その素子サイズはトランジスタＱ６２の１０倍であるが、ゲート電圧Ｖｄ（Ｖｄ＜Ｖｃ）を受け、トランジスタＱ６２の１０倍以下の電流Ｉ７０（Ｉ７０＜Ｉ６２×１０）を出力する。
【０１１０】
トランジスタＱ６９のドレイン電流Ｉ６９が、トランジスタＱ７０のドレイン電流Ｉ７０より多く（Ｉ６９＞Ｉ７０）なり、出力信号ＯＵＴの電位は高電位電源ＶＤに近くなり、第１入力信号ＩＭの端子電圧を上昇させる。
【０１１１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）トランジスタＱ４１のドレイン電流Ｉ６３と相関のある電流Ｉ６８，Ｉ６９を流すように第３及び第４抵抗素子Ｒ２２，Ｒ２３によってトランジスタＱ６８と出力トランジスタＱ６９のゲート電圧Ｖｂ１，Ｖｂ２を設定し、第３及び第４抵抗素子Ｒ２２，Ｒ２３による電流／電圧変換により第１及び第２入力信号ＩＭ，ＩＰによってゲート電圧Ｖｂ１，Ｖｂ２を変化させて第１出力トランジスタＱ６９のドレイン電流Ｉ６９と、トランジスタＱ６８のドレイン電流Ｉ６８により第２出力トランジスタＱ７０のドレイン電流Ｉ７０とを変化させるようにした。その結果、第１及び第２入力信号ＩＭ，ＩＰの変化に基づく電流Ｉ６９，Ｉ７０の変化、即ち伝達時間が従来回路に比べて短くなり、オペアンプ回路６０を高速に動作させることができる。
【０１１２】
（２）定電流源回路６１は、ゲート−ソース間に抵抗素子Ｒ２１が接続されたトランジスタＱ６２を備え、トランジスタＱ６１，Ｑ６３，Ｑ６４により、抵抗素子Ｒ２１に流れる電流Ｉ６１とトランジスタＱ６２のドレイン電流Ｉ６２を一致させる。出力トランジスタＱ７０はトランジスタＱ６２の１０倍の素子サイズを有し、ソース−ゲート間に抵抗素子Ｒ２１と同じ抵抗値を有する抵抗素子Ｒ２４ａ，Ｒ２４ｂを並列接続した抵抗素子Ｒ２４が接続され、その抵抗素子Ｒ２４にドレイン電流Ｉ６２の２倍の電流Ｉ６８が供給され、それにより出力トランジスタＱ７０のゲート電圧Ｖｄが設定される。これにより、トランジスタＱ７０のドレイン電流Ｉ７０は、ゲート電圧Ｖｃに対して２次特性で反応するため、出力駆動能力の低下を抑えることができる。
【０１１３】
（３）出力段回路６３は、抵抗素子Ｒ２４にドレイン電流Ｉ６８を流すトランジスタＱ６８を備え、そのトランジスタＱ６８のゲートは差動入力回路６２の差動対６５を構成するトランジスタＱ６６のドレインに接続される。従って、差動対６５から見てトランジスタＱ６８と出力トランジスタＱ７０の２段にて電圧電流変換を行っているため、高速に動作することができる。
【０１１４】
尚、前記実施形態は、以下の態様に変更してもよい。
・上記各実施形態において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを適宜入れ替えて実施してもよい。その際、高電位電源ＶＤと低電位電源ＶＳとを入れ替えて供給することはいうまでもない。
【０１１５】
・上記各実施形態において、各抵抗素子の抵抗値、各トランジスタの素子サイズを適宜変更して実施してもよい。例えば、図３のオペアンプ回路６０において、出力トランジスタＱ７０のゲート電圧ＶｄをトランジスタＱ６２のゲート電圧Ｖｃと等しく設定できれば、第１及び第５抵抗素子Ｒ２１，Ｒ２４の抵抗値の比を適宜変更して実施してもよい。もちろん、それに対応してトランジスタＱ６８の素子サイズを変更してドレイン電流Ｉ６８を変更することはいうまでもない。
【０１１６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）  第１の電流をドレインに受ける第１のトランジスタと、
前記第１のトランジスタのゲート−ソース間に接続された第１の抵抗素子と、前記第１のトランジスタのドレインにゲートが接続され、前記第１のトランジスタのゲートにソースが接続された第２のトランジスタと、
前記第１の抵抗素子の抵抗値と相関のある抵抗値を有する第２の抵抗素子と、
前記第２の抵抗素子がゲート−ソース間に接続され、前記第１のトランジスタと相関のある素子サイズを有し、前記第２のトランジスタのドレイン電流に基づく第２の電流をゲートに受け、ドレインから前記第１の電流と相関のある第３の電流を出力する第３のトランジスタと、
を備えたことを特徴とする電流出力回路。
（付記２）  前記第１のトランジスタのゲート電圧と前記第３のトランジスタのゲート電圧を等しくするように前記第１及び第２の抵抗素子の抵抗値と前記第２の電流を設定し、
前記第１及び第３のトランジスタの素子サイズ比を設定することで、前記第１及び第３の電流の電流値の比を設定したことを特徴とする付記１記載の電流出力回路。
（付記３）  前記第２及び第３のトランジスタのドレインにカレントミラー回路を接続し、該カレントミラー回路により前記第２のトランジスタのドレイン電流に基づく前記第２の電流を前記第３のトランジスタのドレインに受けるようにしたことを特徴とする付記１又は２記載の電流出力回路。
（付記４）  前記カレントミラー回路の入力側トランジスタと出力側トランジスタの素子サイズ比を、前記第１の抵抗素子と前記第２の抵抗素子の抵抗比の逆数比としたことを特徴とする付記３記載の電流出力回路。
（付記５）  入力信号の電圧成分を出力信号へ伝達するアナログスイッチ回路であって、
第１の電流をドレインに受ける第１のトランジスタと、
前記第１のトランジスタのゲート−ソース間に接続された第１の抵抗素子と、
前記第１のトランジスタのドレインにゲートが接続され、前記第１のトランジスタのゲートにソースが接続された第２のトランジスタと、
ゲートに前記入力信号が印加された入力トランジスタと、ゲートとドレインが接続され該ゲート電圧を持つ前記出力信号を出力する出力トランジスタからなり、前記第２のトランジスタのドレイン電流に基づく第２の電流がバイアス電流として供給される差動対と、
前記入力トランジスタのドレインに接続され、前記第１の抵抗素子の抵抗値と相関のある抵抗値を有する第２の抵抗素子と、
前記第２の抵抗素子がゲート−ソース間に接続され、前記第１のトランジスタと相関のある素子サイズを有し、ドレインが前記出力トランジスタのドレインに接続され、ドレインから前記第１の電流と相関のある第３の電流を出力する第３のトランジスタと、
を備えたことを特徴とするアナログスイッチ回路。
（付記６）  前記第１のトランジスタのゲート電圧と前記第３のトランジスタのゲート電圧を等しくするように前記第１及び第２の抵抗素子の抵抗値と前記第２の電流を設定したことを特徴とする付記５記載のアナログスイッチ回路。
（付記７）  前記第２のトランジスタのドレイン電流をミラーして前記バイアス電流を前記差動対に供給するカレントミラー回路を備えたことを特徴とする付記５又は６記載のアナログスイッチ回路。
（付記８）  前記カレントミラー回路の入力側トランジスタと出力側トランジスタの素子サイズ比を、前記第２のトランジスタのドレイン電流と前記差動対に流れる電流の合計値の比としたことを特徴とする付記７記載のアナログスイッチ回路。
（付記９）  第１の電流をドレインに受ける第１のトランジスタと、
前記第１のトランジスタのゲート−ソース間に接続された第１の抵抗素子と、
前記第１のトランジスタのドレインにゲートが接続され、前記第１のトランジスタのゲートにソースが接続された第２のトランジスタと、
ゲートにそれぞれ第１及び第２の入力信号が印加される一対のトランジスタからなる差動対と、前記一対のトランジスタのドレインにそれぞれ接続された第２及び第３の抵抗素子とを備え、前記差動対に前記第２のトランジスタのドレイン電流に基づく第２の電流がバイアス電流として供給される差動入力回路と、
前記第２の抵抗素子がゲート−ソース間に接続され、ドレインから前記第１の電流と相関のある第３の電流を出力する第３のトランジスタと、
前記第３の抵抗素子がゲート−ソース間に接続され、ドレインから前記第１の電流と相関のある第５の電流を流す第１の出力トランジスタと、
前記第３のトランジスタのドレインにゲートが接続され、ゲート−ソース間に第４の抵抗素子が接続され、該第４の抵抗素子と前記第３の電流に基づくゲート電圧に応じた第６の電流を流す第２の出力トランジスタと、
を備えたことを特徴とするオペアンプ回路。
（付記１０）  前記第１のトランジスタのゲート電圧と前記第３のトランジスタ及び第１の出力トランジスタのゲート電圧を等しくするように前記第１〜第３の抵抗素子の抵抗値と前記第２の電流の値を設定したことを特徴とする付記９記載のオペアンプ回路。
（付記１１）  前記第２のトランジスタのドレイン電流をミラーして前記バイアス電流を前記差動対に供給する第１のカレントミラー回路を備えたことを特徴とする付記９又は１０記載のオペアンプ回路。
（付記１２）  前記第１のカレントミラー回路の入力側トランジスタと出力側トランジスタの素子サイズ比を、前記第２のトランジスタのドレイン電流と前記差動対に流れる電流の合計値の比としたことを特徴とする付記１１記載のオペアンプ回路。
（付記１３）  第４のトランジスタと、そのトランジスタのゲート−ソース間に接続された第５の抵抗素子とを有し、該第５の抵抗素子に流れる第７の電流と前記第４のトランジスタのドレイン電流とを一致させるように制御した定電流源回路を備え、
前記第１の電流を前記第４のトランジスタのドレイン電流と等しくし、
前記第７の電流の電流値との比が、前記第５及び第４の抵抗素子の抵抗比の逆数比となる第３の電流を前記第４の抵抗素子に流し、該第４の抵抗素子の抵抗値と前記第３の電流の電流値により前記第２の出力トランジスタのゲート電圧を設定したことを特徴とする付記９〜１２のうちの何れか一項記載のオペアンプ回路。
（付記１４）  前記第２の出力トランジスタを前記第４のトランジスタの素子サイズに比例した素子サイズとし、前記第６の電流を、前記第７の電流との比が前記第４のトランジスタと前記第２の出力トランジスタの素子サイズ比となるように設定したことを特徴とする付記１３記載のオペアンプ回路。
（付記１５）  前記定電流源回路は、
前記第５の抵抗素子にソースが接続され、前記第４のトランジスタのドレインにゲートが接続された第５のトランジスタと、
前記第５及び第４のトランジスタのドレインにそれぞれドレインが接続された第６及び第７トランジスタからなる第２のカレントミラー回路と
を備えたことを特徴とする付記１３又は１４記載のオペアンプ回路。
（付記１６）  付記１〜４のうちの何れか一項記載の電流出力回路と、付記５〜８のうちの何れか一項記載のアナログスイッチ回路と、付記９〜１５のうちの何れか一項記載のオペアンプ回路と、のうちの少なくとも一つの回路を備えた半導体装置。
【０１１７】
【発明の効果】
以上詳述したように、本発明によれば、動作速度の速い電流出力回路、オペアンプ回路を提供することができる。
【図面の簡単な説明】
【図１】  第一実施形態の電流出力回路の回路図である。
【図２】  第二実施形態のアナログスイッチの回路図である。
【図３】  第三実施形態のオペアンプ回路の回路図である。
【図４】  従来の電流出力回路の回路図である。
【図５】  従来のアナログスイッチの回路図である。
【図６】  従来のオペアンプ回路の回路図である。
【符号の説明】
Ｉ４１  第１の電流
Ｉ４３  第２の電流
Ｉ４４  第３の電流
Ｑ４１  第１のトランジスタ
Ｑ４２  第２のトランジスタ
Ｑ４５  第３のトランジスタ
Ｒ１１  第１の抵抗素子
Ｒ１２  第２の抵抗素子
５３  差動対
Ｉ５１  第２の電流
Ｉ５３  第３の電流
Ｑ５３  入力トランジスタ
Ｑ５４  出力トランジスタ
Ｑ５５  第３のトランジスタ
６２  差動入力回路
６５  差動対
Ｉ６３  第１の電流
Ｉ６５  第２の電流
ＩＭ，ＩＰ  第１及び第２の入力信号
Ｑ６８  第３のトランジスタ
Ｑ６９  第１の出力トランジスタ
Ｑ７０  第２の出力トランジスタ
Ｒ２２  第２の抵抗素子
Ｒ２３  第３の抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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