(57)【特許請求の範囲】
【請求項１】
アドレス信号に基づいて、記憶したデータを出力する記憶手段と、
上記アドレス信号に同期してHigh又はLowに遷移するダミー信号を発生するダミー信号生成手段と、
該ダミー信号に遅延を付加する遅延手段と、
該遅延ダミー信号に基づき、上記出力データを保持し、該保持データをクロック信号に同期して出力する保持手段とを備え、
上記保持手段は、ダミー信号がHigh又はLowに遷移するときに、上記出力データを保持して出力する第１の保持回路と、
ダミー信号がLow又はHighに遷移するときに、上記出力データを保持して出力する第２の保持回路と、
クロック信号に基づいて、上記第１の保持回路の出力データを保持して出力する第３の保持回路と、
クロック信号に基づいて、上記第２の保持回路の出力データを保持して出力する第４の保持回路と、
クロック信号に基づいて、上記第３の保持回路又は第４の保持回路の出力を選択する選択回路とを備えたものであることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線を、記憶手段から保持手段へデータを導通するためのデータ線の長さより長いものとすることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線に負荷を与える負荷容量であることを特徴とする半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかに記載の半導体記憶装置において、
前記ダミー信号生成手段は、
前記アドレス信号に同期して第１の信号及び第２の信号を生成するダミーコラムデコーダと、
前記第１の信号を受けHighに遷移し、前記第２の信号を受けLowに遷移する前記ダミー信号を生成するダミーアンプとを備えたものであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリに記憶されたデータを、クロック信号に同期させて出力する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
マルチメディア機器の普及に伴い、その機器システムや機器を構成する半導体デバイスは高性能化、特に処理速度の高速化が行われている。最近は特に、コンピュータの中枢部であるプロセッサ部の高速化が著しく、それに伴ない、記憶装置の処理速度の高速化も要求されている。
【０００３】
一般に、半導体記憶装置は、データを装置内部のキャパシタに記憶し、そのデータを増幅して出力する構成をとるため、プロセッサ部に比べて、処理速度を高速化することが難しい。そのため、半導体記憶装置の基本的構成は変更せずに、入出力データを処理する周辺回路をクロック同期型の高速論理回路技術を使って高速化することにより、記憶装置の処理速度を高速化している。
【０００４】
図１１は、従来の半導体記憶装置を説明するためのブロック図であり、該半導体装置の構成を示している。
図において、３００は上記半導体記憶装置であり、メモリコアとセンスアンプとコラムスイッチとダミーアンプとからなり、記憶したデータを出力するメモリブロック３０１ａ，３０１ｂ，３０１ｃ，３０１ｄと、各メモリブロックが出力したデータを増幅するリードアンプ（Ｒ／Ａ）３０２ａ，３０２ｂ，３０２ｃ，３０２ｄと、各リードアンプが出力するデータをクロック信号に基づいて保持する保持回路３０３と、保持回路３０３が保持しているデータを出力する出力回路３０４と、各メモリブロックから出力すべきデータを指定するためのアドレス信号を受け、各メモリブロックのワード線を制御するロウデコーダ３０６と、各メモリブロックから出力すべきデータを指定するためのアドレス信号を受け、各メモリブロックのコラムスイッチを制御するコラムデコーダ３０７とからなる。
【０００５】
次に動作について説明する。
出力すべきデータのアドレスを示すアドレス信号が、ロウデコーダ３０６と、コラムデコーダ３０７とに入力される。ロウデコーダ３０６とコラムデコーダ３０７により指定されたメモリブロックは、出力すべきデータを出力し、そのメモリブロックに対応するリードアンプは該データを増幅する。増幅されたデータは、グローバルデータ線を通じて保持回路３０３に入力される。保持回路３０３は、クロック信号ＣＬＫに基づいて、入力されたデータを保持し、出力回路３０４は、クロック信号に基づいて該データを出力する。
このようにして、従来の半導体記憶装置は、アドレス信号により特定されるメモリブロック内のデータを、クロック信号に同期して出力する。
【０００６】
【発明が解決しようとする課題】
上記半導体記憶装置３００において、各メモリブロックは、ロウデコーダ３０６及びコラムデコーダ３０７へのアドレス入力に対して、ワード線、ビット線、センスアンプ、カラムスイッチ等の一連の動作をシリアルに行うものであり、いわば一つの大きな遅延回路とみなすことができ、また、クロックに同期しない非同期回路でもある。メモリブロックのチップ面積にもよるが、一般に、各メモリブロックと、出力データを保持する保持回路との間の配線の長さは、各メモリブロック毎に異なる。従って、保持回路３０３から比較的近い位置、すなわち配線が短いメモリブロックＤ３０１ｄからデータが転送される場合と、保持回路から比較的遠い位置、すなわち配線が長いメモリブロックＡ３０１ａからデータが転送される場合とでは、それぞれのメモリブロックがデータを出力してから、該データが保持回路３０３へ到着するまでの時間（以下「転送時間」という。）が異なる。すなわち、メモリブロックＤ３０１ｄのデータ転送時間は比較的短く、メモリブロックＡ３０１ａのデータ転送時間は比較的長くなり、メモリブロック毎にデータ転送時間にばらつきが生じる。
【０００７】
一方、保持回路３０３は、クロック信号ＣＬＫに同期して、すなわちクロック信号がHighからLow へ、又はLow からHighへ遷移するタイミングでデータを保持するものである。上述したように、転送時間がばらついた場合、特に転送時間が長い場合には、クロック信号ＣＬＫが遷移するタイミングより遅れて、保持回路３０３にデータが入力されることがあり、保持回路３０３で該データを保持できない結果、データの転送ミスが生ずる。
また、半導体記憶装置に使用されるクロックの周波数は高速化される一方であり、上記転送時間のばらつきにより、データの転送ミスが起こる可能性は、一層高まると考えられる。
本発明は、上記問題を鑑みなされたものであり、メモリブロックに記憶されたデータを、高速化されたクロック信号に確実に同期させて出力する半導体記憶装置を提供するものである。
【０００８】
本発明に係る半導体記憶装置は、アドレス信号に基づいて、記憶したデータを出力する記憶手段と、上記アドレス信号に同期してHigh又はLowに遷移するダミー信号を発生するダミー信号生成手段と、該ダミー信号に遅延を付加する遅延手段と、該遅延ダミー信号に基づき、上記出力データを保持し、該保持データをクロック信号に同期して出力する保持手段とを備え、上記保持手段は、ダミー信号がHigh又はLowに遷移するときに、上記出力データを保持して出力する第１の保持回路と、ダミー信号がLow又はHighに遷移するときに、上記出力データを保持して出力する第２の保持回路と、クロック信号に基づいて、上記第１の保持回路の出力データを保持して出力する第３の保持回路と、クロック信号に基づいて、上記第２の保持回路の出力データを保持して出力する第４の保持回路と、クロック信号に基づいて、上記第３の保持回路又は第４の保持回路の出力を選択する選択回路とを備えたものである。
【０００９】
また、本発明は、上記半導体記憶装置において、上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線を、記憶手段から保持手段へデータを導通するためのデータ線の長さより長いものとするものである。
【００１０】
また、本発明は、上記半導体記憶装置において、上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線に負荷を与える負荷容量である。
【００１２】
また、本発明は、上記半導体記憶装置において、前記ダミー信号生成手段は、前記アドレス信号に同期して第１の信号及び第２の信号を生成するダミーコラムデコーダと、前記第１の信号を受けHighに遷移し、前記第２の信号を受けLowに遷移する前記ダミー信号を生成するダミーアンプとを備えたものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、説明する。
（実施の形態１）
図１は本発明の実施の形態１の半導体記憶装置を説明するためのブロック図であり、該半導体記憶装置の構成を示している。
図において、１００は本実施の形態１の半導体記憶装置であり、データを記憶するメモリコア１０１と、該メモリコア１０１が出力したデータを増幅するセンスアンプ（Ｓ／Ａ）１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ，１０２ｇ，１０２ｈと、各センスアンプのデータ出力を制御するコラムスイッチ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆ，１０３ｇ，１０３ｈと、ダミー信号を発生するダミーアンプ１０４と、上記メモリコア１０１から出力されたデータをダミー信号に基づいて保持する保持回路１０５と、上記メモリコア１０１のワード線を制御するロウデコーダ１０６と、上記各コラムスイッチを制御するコラムデコーダ１０７と、上記ダミーアンプ１０４を制御するダミーコラムデコーダ１０８と、ダミー信号に遅延を付加する遅延回路１０９と、容量１１０とからなる。
【００１４】
上記各コラムスイッチは、それぞれデータ線ＤＬに接続されており、該出力データ線ＤＬを介してメモリコア１０１から出力されるデータを保持回路１５に出力する構成となっている。また、コラムデコーダ１０７は、コラム線ＹＬａ，ＹＬｂ，ＹＬｃ，ＹＬｄ，ＹＬｅ，ＹＬｆ，ＹＬｇ，ＹＬｈにより各コラムスイッチと接続されおり、各コラム線を介して各コラムスイッチを制御する構成となっている。
【００１５】
また、ダミーアンプ１０４は、ダミー信号線ＳＬに接続されており、該ダミー信号線ＳＬを介してダミー信号を遅延回路１０９に出力し、該遅延回路１０９は該ダミー信号に遅延を付加して保持回路１０５に出力する構成となっている。また、ダミーコラムデコーダ１０８は、２本のダミーコラム線によりダミーアンプ１０４と接続されており、それぞれのダミーコラム線によりセット信号、又はリセット信号がダミーアンプ１０４に出力される構成となっている。
【００１６】
ダミー信号線ＳＬにおいて、ダミーアンプ１０４との接続部から保持回路１０５との接続部までの長さは、データ線ＤＬにおける各コラムスイッチとの接続部から保持回路１０５との接続部までの長さのいずれよりも長くなるように構成されている。またダミー信号線ＳＬには、ダミーアンプ接続部から保持回路接続部までの間に容量１１０が設けられている。
【００１７】
図２は、上記保持回路１０５の内部を説明するための図であり、該保持回路１０５の内部構成を示している。
上記保持回路１０５は、ダミー信号に基づいて、入力データを保持する第１，第２のＤ型フリップフロップ（以下「ＤＦＦ」という。）１１，１２と、クロック信号に基づいて、第１のＤＦＦ１１の出力を保持する第３のＤＦＦ１３と、クロック信号に基づいて、第２のＤＦＦ１２の出力を保持する第４のＤＦＦ１４と、クロック信号に基づいて、第３又は第４のＤＦＦの出力のいずれかを選択して出力するセレクタ１５とからなる。
【００１８】
次に、動作について説明する。
図３は、メモリコア１０１のデータ出力とダミーアンプ１０４のダミー信号出力とのタイミングを説明するための図である。
ロウデコーダ１０６及びコラムデコーダ１０７は、メモリコア１０１から出力すべきデータのアドレスを指定するアドレス信号を受け、ロウデコーダ１０６は、メモリコア１０１のワード線を導通状態とし、コラムデコーダ１０７は、各コラム線を介して、各コラムスイッチのいずれかを選択する選択信号を、例えばコラムスイッチ１０３ａ，１０３ｇ，１０３ｈ，１０３ｂの順に出力する。選択信号を受けたコラムスイッチは導通状態となり、対応するセンスアンプは、メモリコア１０１に記憶されたデータＤａ，Ｄｇ，Ｄｈ，Ｄｂを出力する。データＤａ，Ｄｇ，Ｄｈ，Ｄｂはデータ線ＤＬを通じて、保持回路１０５に入力される。
【００１９】
一方、ダミーコラムデコーダ１０８は、上記アドレス信号に同期したSet 信号とReset 信号とを出力する。ダミーアンプ１０４は、セット信号を受けた場合にはHighレベルに、リセット信号を受けた場合にはLow レベルに遷移したダミー信号を出力する。遅延回路１０９は、該ダミー信号に遅延を付加して保持回路１０５に出力する。
【００２０】
ここで、ダミー信号が通過するダミー信号線ＳＬの、ダミーアンプ１０４との接続部から保持回路１０５との接続部までの長さは、出力データが通過する出力データ線ＤＬの、各コラムスイッチとの接続部から保持回路１０５との接続部までの長さのいずれと比べても長いため、ダミー信号とデータが同時に出力された場合に、ダミー信号は常に該データより遅れて保持回路１０５に入力される。
【００２１】
従って、保持回路１０５には、出力データの変化点、例えばデータＤａとＤｇの変化点より遅れて、ダミー信号の変化点、すなわちHighレベルとLow レベルの遷移点が入力され、保持回路１０５は、既に入力されている出力データを、その直後に入力されるダミー信号の遷移によって保持する。
【００２２】
図４は、保持回路１０５のデータの保持及び出力のタイミングを説明するための図である。
図に示すように、出力されたデータＤａ，Ｄｇ，Ｄｈ，Ｄｂは、出力データが通過する出力データ線ＤＬの、各コラムスイッチとの接続部から保持回路１０５との接続部までの長さに比例して、上記選択信号の出力タイミングより遅れて保持回路１０５に入力される。
【００２３】
第１のＤＦＦ１１は、ダミー信号がLow からHighに遷移するときに入力データを保持して出力する。一方、第２のＤＦＦ１２は、ダミー信号がHighからLow に遷移するときに、入力データを保持して出力する。
【００２４】
また、第３のＤＦＦ１３は、クロック信号がLow からHighに遷移するときに、上記第１のＤＦＦ１１の出力データを保持して出力し、第４のＤＦＦ１４は、クロック信号がHighからLow に遷移するときに、上記第２のＤＦＦ１２の出力データを保持して出力する。セレクタ１５は、クロック信号がHighである場合には第３のＤＦＦ１３の出力を、Low である場合は第４のＤＦＦ１４の出力を選択して出力する。従って、図に示すように、保持回路１０５は、メモリブロック１０１から出力されたデータをダミー信号により保持した後、クロック信号に同期して該データを出力する。
【００２５】
このように、本実施の形態１に係る半導体記憶装置によれば、メモリコア１０１より出力されるデータに同期したダミー信号を発生し、該ダミー信号を常に出力データの直後に保持回路１０５に入力することにより、メモリコア１０１から出力されるデータは、その直後に入力されるダミー信号の遷移に基づいて保持回路１０５にて保持され、クロック信号に同期して出力されるので、データの転送時間のばらつきにかかわらず、高速化されたクロック信号と確実に同期させた安定なデータ出力を行うことができる。
【００２６】
なお、ダミー信号線ＳＬの負荷と出力データ線ＤＬの負荷は異なる場合があり、図１では、出力データ線ＤＬの負荷のほうが各コラムスイッチが接続されている分だけ大きい。このような場合には、負荷容量１１０を接続して、ダミー信号線ＳＬの負荷と出力データ線ＤＬの負荷を等しくすることが望ましい。
【００２７】
（実施の形態１の変形例）
図５は、本発明の実施の形態１の変形例の半導体記憶装置を説明するためのブロック図であり、該半導体記憶装置の構成を示している。
図において、１００’は本実施の形態１の変形例の半導体記憶装置であり、ダミー信号を発生するダミーアンプ１０４’と、該ダミーアンプ１０４’に、ダミー信号がHighからLow に、又はLow からHighに遷移するための信号であるタイミング信号を出力するダミーコラムデコーダ１０８’とを有し、ダミーアンプ１０４’とダミーコラムデコーダ１０８’とは、１本のダミーコラム線で接続されている点を除いては、実施の形態１の半導体記憶装置１００と同様である。
なお、上記ダミーアンプ１０４’は、トグル信号を固定としたＴ型フリップフロップで構成されている。
動作についても、ダミーコラムデコーダ１０８’が出力するタイミング信号に基づいてダミーアンプ１０４’がダミー信号を発生する点以外は、実施の形態１と同様である。
【００２８】
すなわち、図６に示すように、ダミーコラムデコーダ１０８’は、コラムデコーダ１０７に入力されるアドレス信号に同期したタイミング信号を出力する。該タイミング信号は、アドレス信号に同期してLow からHighへと遷移し、一定期間経過後Low に遷移するものである。ダミーアンプ１０４’は該タイミング信号を受け、該タイミング信号がLow からHighに遷移するときに、ダミー信号をLow からHighへ、又はHighからLow へ遷移して出力する。遅延回路１０９は、該ダミー信号に遅延を付加して保持回路１０５に出力し、保持回路１０５は、メモリコア１０１の出力データを、その直後に入力されるダミー信号の遷移によって保持する。
このように、本実施の形態１の変形例による半導体記憶装置１００’によっても、実施の形態１と同様の効果を得ることができる。
【００２９】
（実施の形態２）
図７は、本実施の形態２の半導体装置を説明するためのブロック図であり、該半導体記憶装置の構成を示している。
図において、２００は、本実施の形態２の半導体装置であり、メモリコアとセンスアンプとコラムスイッチとダミーアンプとからなり、記憶したデータを出力すると同時にダミー信号を出力するメモリブロック２０１ａ，２０１ｂ，２０１ｃ，２０１ｄと、各メモリブロックが出力したデータ及びダミー信号を増幅するリードアンプ（Ｒ／Ａ）２０２ａ，２０２ｂ，２０２ｃ，２０２ｄと、各リードアンプが出力するデータをクロック信号に基づいて保持して出力する保持回路２０３と、各リードアンプが出力するダミー信号とクロック信号とのタイミングを比較し、その比較結果を出力する比較回路２０４と、該比較結果を保持し、出力すべきデータを指定するアドレス信号に基づいて、クロック信号に遅延を付加して出力する遅延調整回路２０５と、上記アドレス信号を受け、各メモリブロックのワード線を制御するロウデコーダ２０６と、上記アドレス信号を受け、各メモリブロックのコラムスイッチを制御するコラムデコーダ２０７とからなる。
なお、上記比較回路２０４は、一般的に用いられる位相比較器である。
【００３０】
図８は、上記遅延調整回路２０５の詳細を説明するためのブロック図であり、該回路の内部構造を示している。
上記遅延調整回路２０５は、上記アドレス信号を受け、該アドレス信号からメモリブロックを指定するメモリブロック情報のみを選択して出力するデコーダ５１と、比較回路２０４の比較結果に基づいて、クロック信号を制御するための遅延量制御信号を出力する制御回路５２と、上記メモリブロック情報と遅延量制御信号とを受け、各メモリブロック毎の遅延量制御信号を保持し、上記デコーダ５１が出力するメモリブロック情報に基づいて、保持している遅延量制御信号を出力するレジスタ５３と、該遅延量制御信号を受け、バッファ段数を制御するセレクタ５４と、クロック信号を、上記セレクタ５４により設定された段数分のバッファ回路を通過させて出力するタイミングジェネレータ５５とからなる。
【００３１】
次に動作について説明する。
本半導体記憶装置２００は、メモリブロックからデータを出力する前に、各メモリブロック毎の遅延量を設定する。まず、半導体記憶装置２００を、遅延量を設定するプリアクセスモードとするために、イネーブル信号ＥＮがHighとなる。これを受け、比較回路２０４及び遅延量調整回路２０５は、比較モードとなる。アドレス信号は、メモリブロックＡ２０１ａ、メモリブロックＢ２０１ｂ、メモリブロックＣ２０１ｃ、メモリブロックＤ２０１ｄの順にアドレスを指定し、各メモリブロックは、アドレス信号に同期したダミー信号を出力する。該ダミー信号を出力したメモリブロックに対応するリードアンプは、該ダミー信号を増幅して出力する。出力されたダミー信号は、順次、比較回路２０４に入力される。
【００３２】
図９は、上記比較回路２０４の動作を説明するための図であり、比較回路２０４に入力されるクロック信号ＣＬＫ、入力ダミー信号、比較結果出力のタイミングを示している。
図９(a) は、入力ダミー信号とクロック信号ＣＬＫのタイミングに差がない場合を示している。この場合、比較結果を示すLate信号及びFast信号はいずれもLow のままである。図９(b) は、入力ダミー信号がクロック信号ＣＬＫより時間Ｔ１だけ遅い場合を示している。この場合には、時間Ｔ１だけHighとなるLate信号を出力する。Fast信号はLow のままである。一方、図９(c) は、入力ダミー信号が時間Ｔ２だけ早い場合を示している。この場合には，時間Ｔ２だけHighとなるFast信号を出力する。Late信号はLow のままである。
【００３３】
遅延調整回路２０５は、上記比較結果を示すLate信号及びFast信号を受け、レジスタ５３は、メモリブロック情報に対応させて、クロック信号ＣＬＫを制御するための遅延量制御信号を保持する。
【００３４】
次に、半導体記憶装置２００は、イネーブル信号ＥＮがLow となることによりアクセスモードとなる。
出力すべきデータを示すアドレス信号が、ロウデコーダ２０６と、コラムデコーダ２０７と、遅延調整回路２０５とに入力される。ロウデコーダ２０６とコラムデコーダ２０７とにより指定されたメモリブロックは、出力すべきデータを出力し、該メモリブロックに対応するリードアンプは出力データを増幅する。増幅されたデータは、グローバルデータ線を通じて保持回路２０３に入力される。遅延調整回路２０５は、入力されたアドレス信号に基づいて、クロック信号ＣＬＫに遅延を付加する。
【００３５】
すなわち、デコーダ５１は、入力されたアドレス信号からメモリブロック情報をレジスタ５３に出力する。これを受け、レジスタ５３は、保持されている遅延量制御情報から、該メモリブロック情報が示すメモリブロックに対応する遅延量制御情報をセレクタ５４に出力する。該遅延量制御情報に基づいて、セレクタ５４は、タイミングジェネレータ５５に入力されるクロック信号ＣＬＫが通過するバッファ段数を設定する。
【００３６】
図１０は、上記遅延調整回路２０５の動作を説明するための図であり、入力されるクロック信号ＣＬＫと出力されるクロック信号ＣＬＫ’のタイミングを示している。
【００３７】
アドレス信号に基づいて、レジスタ５３から出力される遅延量制御信号が、図９(a) に示すように、クロック信号とタイミング差がないことを示すものである場合は、出力されるクロック信号ＣＬＫ’は、入力されたクロック信号ＣＬＫから１クロック（２π）遅れた信号となる（図１０(a) ）。
一方、遅延量制御信号が、図９(b) に示すようにクロック信号から時間Ｔ１だけ遅れていることを示す場合は、入力されたクロック信号ＣＬＫに、時間Ｔ１分だけ遅延を付加し、出力されるクロック信号ＣＬＫ’は、入力されたクロック信号ＣＬＫから１クロックと時間Ｔ１分遅れた信号となる（図１０(b) ）。
また、遅延量制御信号が、図９(c) に示すようにクロック信号から時間Ｔ２だけ早いことを示す場合は、入力されたクロック信号ＣＬＫに遅延を付加せず、出力されるクロック信号ＣＬＫ’は、入力されたクロック信号ＣＬＫから１クロック遅れた信号となる（図１０(c) ）。
保持回路２０３は、遅延が付加されたクロック信号ＣＬＫ’に基づいて、入力されたデータを保持して出力する。
【００３８】
このように、本実施の形態２に係る半導体記憶装置によれば、メモリブロックからデータを読み出す前に、各メモリブロックからアドレス信号に同期したダミー信号を出力し、該ダミー信号が保持回路２０３に入力されるタイミングと、クロック信号ＣＬＫが入力されるタイミングとを各メモリブロック毎に比較し、その比較結果に基づいて、クロック信号に付加する遅延量を示す遅延量制御情報を遅延調整回路２０５に保持し、メモリブロックからデータを読み出す際に、上記遅延量制御情報からアドレス信号が示すメモリブロックに対応する情報を選択し、該情報に基づいてクロック信号ＣＬＫに遅延を付加し、保持回路２０３は、遅延を付加したクロック信号ＣＬＫ’により、入力されたデータを保持するようにしたので、データの転送時間のばらつきにかかわらず、高速化されたクロック信号と確実に同期させた安定なデータ出力を行うことができる。
【００３９】
【発明の効果】
本発明に係る半導体記憶装置によれば、アドレス信号に基づいて、記憶したデータを出力する記憶手段と、上記アドレス信号に同期してHigh又はLowに遷移するダミー信号を発生するダミー信号生成手段と、該ダミー信号に遅延を付加する遅延手段と、該遅延ダミー信号に基づき、上記出力データを保持し、該保持データをクロック信号に同期して出力する保持手段とを備え、上記保持手段は、ダミー信号がHigh又はLowに遷移するときに、上記出力データを保持して出力する第１の保持回路と、ダミー信号がLow又はHighに遷移するときに、上記出力データを保持して出力する第２の保持回路と、クロック信号に基づいて、上記第１の保持回路の出力データを保持して出力する第３の保持回路と、クロック信号に基づいて、上記第２の保持回路の出力データを保持して出力する第４の保持回路と、クロック信号に基づいて、上記第３の保持回路又は第４の保持回路の出力を選択する選択回路とを備えたものとしたので、記憶手段より出力されるデータは、常に出力データの直後に保持手段に入力されるダミー信号により保持された後、クロック信号に同期して出力されることにより、データの転送時間のばらつきにかかわらず、高速化されたクロック信号と確実に同期させた安定なデータ出力を行うことができるとともに、記憶手段より出力されるデータを確実に保持することができる。
【００４０】
また、本発明は、上記半導体記憶装置において、上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線を、記憶手段から保持手段へデータを導通するためのデータ線の長さより長いものとしたので、アドレス信号に同期して発生したダミー信号を、常に出力データの直後に保持手段に入力されることにより、上記保持手段は、該ダミー信号に基づいて出力データを確実に保持することができる。
【００４１】
また、本発明は、上記半導体記憶装置において、上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線に負荷を与える負荷容量としたので、アドレス信号に同期して発生したダミー信号を、常に出力データの直後に保持手段に入力されることにより、上記保持手段は、該ダミー信号に基づいて出力データを確実に保持することができる。
【００４３】
また、本発明は、上記半導体記憶装置において、前記ダミー信号生成手段は、前記アドレス信号に同期して第１の信号及び第２の信号を生成するダミーコラムデコーダと、前記第１の信号を受けHighに遷移し、前記第２の信号を受けLowに遷移する前記ダミー信号を生成するダミーアンプとを備えたものとしたので、記憶手段より出力されるデータは、常に出力データの直後に保持手段に入力されるダミー信号により保持された後、クロック信号に同期して出力されることにより、データの転送時間のばらつきにかかわらず、高速化されたクロック信号と確実に同期させた安定なデータ出力を行うことができるとともに、記憶手段より出力されるデータを確実に保持することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体記憶装置を説明するためのブロック図である。
【図２】  保持回路１０５の内部構成を説明するための図である。
【図３】  データとダミー信号の出力タイミングを説明するための図である。
【図４】  保持回路１０５によるデータの保持及び出力を説明するための図である。
【図５】  本発明の実施の形態１の変形例の半導体記憶装置を説明するための図である。
【図６】  データとダミー信号の出力タイミングを説明するための図である。
【図７】  本発明の実施の形態２の半導体記憶装置を説明するためのブロック図である。
【図８】  遅延調整回路２０５の内部構成を説明するための図である。
【図９】  比較回路２０４の動作を説明するための図である。
【図１０】  遅延調整回路２０５の動作を説明するための図である。
【図１１】  従来の半導体記憶装置を説明するためのブロック図である。
【符号の説明】
１１：第１のＤ型フリップフロップ
１２：第２のＤ型フリップフロップ
１３：第３のＤ型フリップフロップ
１４：第４のＤ型フリップフロップ
１５：セレクタ
１００：半導体記憶装置
１００’：半導体記憶装置
１０１：メモリコア
１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ，１０２ｇ，１０２ｈ：センスアンプ
１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆ，１０３ｇ，１０３ｈ：コラムスイッチ
１０４：ダミーアンプ
１０４’：ダミーアンプ
１０５：保持回路
１０６：ロウデコーダ
１０７：コラムデコーダ
１０８：ダミーコラムデコーダ
１０８’：ダミーコラムデコーダ
１０９：遅延回路
１１０：負荷容量
２００：半導体記憶装置
２０１ａ：メモリブロックＡ
２０１ｂ：メモリブロックＢ
２０１ｃ：メモリブロックＣ
２０１ｄ：メモリブロックＤ
２０２ａ，２０２ｂ，２０２ｃ，２０２ｄ：リードアンプ
２０３：保持回路
２０４：比較回路
２０５：遅延調整回路
２０６：ロウデコーダ
２０７：コラムデコーダ
３００：半導体記憶装置
３０１ａ：メモリブロックＡ
３０１ｂ：メモリブロックＢ
３０１ｃ：メモリブロックＣ
３０１ｄ：メモリブロックＤ
３０２ａ，３０２ｂ，３０２ｃ，３０２ｄ：リードアンプ
３０３：保持回路
３０４：出力回路
３０６：ロウデコーダ
３０７：コラムデコーダ
５１：デコーダ
５２：制御回路
５３：レジスタ
５４：セレクタ
５５：タイミングジェネレータ
【図１】
0004467091.tif 000002
【図２】
0004467091.tif 000003
【図３】
0004467091.tif 000004
【図４】
0004467091.tif 000005
【図５】
0004467091.tif 000006
【図６】
0004467091.tif 000007
【図７】
0004467091.tif 000008
【図８】
0004467091.tif 000009
【図９】
0004467091.tif 000010
【図１０】
0004467091.tif 000011
【図１１】
0004467091.tif 000012