(57)【特許請求の範囲】
【請求項１】
プリント基板上にて互いに略均等な間隔を隔てつつ正方形の頂角部に配置された表面実装素子用の第一〜第四のパッドを有し、互いに隣接する上記表面実装素子用の第一および第二のパッドは終端用の信号線に接続し、上記表面実装素子用の第三および第四のパッドを所定の基準電位を供給するラインに接続し、表面実装素子が上記第一および第二のパッド間あるいは上記第一および第三のパッド間と上記第二および第四のパッド間との間に配置可能とし、
上記表面実装素子は、上記信号線が差動信号を形成する場合、各信号線の各電位と所定の基準電位との電位差に基づいて、第一および第二のパッド間あるいは上記第一および第三のパッド間と上記第二および第四のパッド間とに適宜配置されることを特徴とする表面実装構造。
【請求項２】
上記請求項１に記載の表面実装構造において、上記表面実装素子は、ジャンパによって上記第一〜第四のパッド間に適宜配置されることを特徴とする表面実装構造。
【請求項３】
上記請求項１または請求項２に記載の表面実装構造において、上記表面実装素子は、プリント配線によって上記第一〜第四のパッド間に適宜配置されることを特徴とする表面実装構造。
【請求項４】
上記請求項１〜請求項３のいずれか１項に記載の表面実装構造において、上記表面実装素子は、チップキャパシターにて形成されることを特徴とする表面実装構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表面実装構造に関し、特に、信号線の終端にて当該信号線の態様に応じて所定の表面実装の形状を適宜変更可能な表面実装構造に関する。
【０００２】
【従来の技術】
従来においては、プリント基板上に配置された信号線の終端にて、各信号線の遅延時間などのバランスを取るために配設される等価負荷を形成する際に、表面実装が利用されている。この等価負荷を形成する表面実装の方法は二通り知られている。
一つ目の方法を図１４に示す。同図においては、プリント基板上に、終端用の上記信号線１００，１０１に接続された表面実装素子用の第一のパッド１０２および第二のパッド１０３と、グランド線１０４に接続された表面実装素子用の第三のパッド１０５および第四のパッド１０６とを配置する。そして、チップキャパシター等の表面実装素子１０７，１０８を上記第一のパッド１０２および第三のパッド１０５間と、上記第二のパッド１０３および第四のパッド１０６間との間に配置して等価負荷のパターンを形成する方法である。
次に、二つ目の方法を図１５に示す。同図においては、プリント基板上に、終端用の上記信号線１１０，１１１に接続された表面実装素子用の第五のパッド１１２および第六のパッド１１３とを配置する。そして、チップキャパシター等の表面実装素子１１４を同第五のパッド１１２および第六のパッド１１３間に配置して等価負荷のパターンを形成する方法である。
これらの二つの方法は、信号線に送信される信号の態様や、要求されるスペックに対応して、適宜一方の方法が設計段階で選択され、プリント基板にはどちらか一方のパターンが形成されることになる。
【０００３】
【発明が解決しようとする課題】
上述した従来の表面実装方法においては、一方の方法によってプリント基板上に等価負荷のパターンが配設されてしまうと、その後に信号線に送信される信号の態様に設計変更があった場合、再度、この配設したパターンをプリント基板上から削除して、設計変更後のパターンをプリント基板上に配設しなければならなかった。
本発明は、上記課題にかんがみてなされたもので、信号線に送信される信号の態様や要求されるスペック等に設計変更があった場合においても、柔軟に当該設計変更に対応することが可能な表面実装構造の提供を目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、本発明の表面実装構造は、プリント基板上にて互いに略均等な間隔を隔てつつ正方形の頂角部に配置された表面実装素子用の第一〜第四のパッドを有し、互いに隣接する上記表面実装素子用の第一および第二のパッドは終端用の信号線に接続し、上記表面実装素子用の第三および第四のパッドを所定の基準電位を供給するラインに接続し、表面実装素子が上記第一および第二のパッド間あるいは上記第一および第三のパッド間と上記第二および第四のパッド間との間に配置可能とし、上記表面実装素子は、上記信号線が差動信号を形成する場合、各信号線の各電位と所定の基準電位との電位差に基づいて、第一および第二のパッド間あるいは上記第一および第三のパッド間と上記第二および第四のパッド間とに適宜配置される構成としてある。
【０００５】
上記のように構成した表面実装構造においては、信号線の終端に配置され、適宜状況に対応して表面実装素子の配設方法を選択可能な表面実装構造を提供する。かかる場合、本発明にかかる表面実装構造をプリント基板上にて互いに略均等な間隔を隔てつつ正方形の頂角部に配置された表面実装素子用の第一〜第四のパッドを有する構成とした。そして、表面実装素子を所定のパッド間に適宜配置することによって、二通りの表面実装素子の配設方法を可能とした。ここで、上記第一〜第四のパッドは、互いに隣接するように配置されているとともに、同第一および第二のパッドは終端用の信号線に接続されている。また、同第三および第四のパッドは、グランド線に接続されている。
【０００６】
このように構成および配置された各第一〜第四のパッド間に、上述した二通りの方法によって、表面実装素子を配設することとなる。第一の配設方法は、上記表面実装素子を第一および第二のパッド間に配置して所定の回路を形成する。第二の方法は、表面実装素子を上記第一および第三のパッド間と上記第二および第四のパッド間との間に配置して所定の回路を成形する。このように、第一〜第四のパッドを構成し、表面実装素子を所定の第一〜第四のパッド間に適宜配置することによって、二通りの表面実装素子の配設方法から、所望の一つの配設方法を選択することを可能にする。
また、上記表面実装素子は、上記信号線が差動信号を形成する場合、各信号線の各電位と所定の基準電位との電位差に基づいて、第一および第二のパッド間あるいは上記第一および第三のパッド間と上記第二および第四のパッド間とに適宜配置される。該構成は、信号線に送信される信号が差動信号を形成する場合の表面実装素子の配置である。
この配置では、各信号線の各電位と所定の基準電位との電位差が考慮されている。例えば「一方の信号線の電位と所定の基準電位との電位差」および「他方の信号線の電位と同所定の基準電位との電位差」が略均等、すなわち、信号線のバランスが取れている場合は、グランド線に信号電流が流れない。従って、各信号線をグランド線に接続する必要がないこととなり、表面実装素子を第一および第二のパッド間に配置すれば良いこととなる。反対に、「一方の信号線の電位と所定の基準電位との電位差」および「他方の信号線の電位と同所定の基準電位との電位差」のバランスが取れていない場合は、グランド線に信号電流を流す必要があるので、グランド線に接続された第三のパッドおよび第四のパッドを利用する。すなわち、表面実装素子を第一および第三のパッド間と上記第二および第四のパッド間との間に配置する。
【０００７】
上述した第三および第四のパッドは共にグランド線に接続されることになる。かかる場合にて当該第三および第四のパッドを一体に形成するとプリント基板上の基板面を効率よく利用できて好適である。かかる態様の一例として、上記第三および第四のパッドは、一体に形成される構成としてもよい。該構成においては、第三および第四のパッドを一体に形成する。これによって、プリント基板上において、当該第三および第四のパッドが占める面積を小さくすることが可能になり、プリント基板面を効率的に利用することが可能になる。
【０００８】
第一〜第四のパッド間に配置される表面実装素子の態様を示す一例として、請求項２にかかる発明は、上記請求項１に記載の表面実装構造において、上記表面実装素子は、ジャンパによって上記第一〜第四のパッド間に適宜配置される構成としてある。上記のように構成した請求項２にかかる発明においては、第一〜第四のパッド間をジャンパする態様にて表面実装素子を配置する。これにより、簡易な構成にて表面実装を形成することができるとともに、表面実装の態様を容易に変更することが可能になる。
【０００９】
第一〜第四のパッド間に配置される表面実装素子の態様を示す他の一例として、請求項３にかかる発明は、上記請求項１または請求項２に記載の表面実装構造において、上記表面実装素子は、プリント配線によって上記第一〜第四のパッド間に配置される構成としてある。上記のように構成した請求項３にかかる発明においては、第一〜第四のパッド間にプリント配線にて表面実装素子を配置する。これにより、第一〜第四のパッドと表面実装素子とにより構成される表面実装構造を簡素化することが可能になる。
【００１０】
上述してきた表面実装素子の具体的態様の一例として、請求項４にかかる発明は、上記請求項１〜請求項３のいずれか１項に記載の表面実装構造において、上記表面実装素子は、チップキャパシターにて形成される構成としてある。上記のように構成した請求項４にかかる発明においては、表面実装素子をチップキャパシターにて形成する。
【００１３】
【発明の効果】
以上説明したように本発明は、プリント基板上に第一〜第四のパッドを構成し、表面実装素子を上記第一〜第四のパッド間に適宜配置することによって、二通りの表面実装素子の配設方法から所望の一つの方法を選択することが可能な表面実装構造を提供することができる。さらに、表面実装素子を各パッド間に配置するに際して考慮される条件の一態様を示している。
【００１４】
さらに、請求項２にかかる発明によれば、簡易な構成にて表面実装を形成することができるとともに、表面実装の態様を容易に変更することが可能になる。
さらに、請求項３にかかる発明によれば、各パッドと表面実装素子にて構成される表面実装構造を簡素化することが可能になる。
さらに、請求項４にかかる発明によれば、表面実装素子の一態様を示すことができる。
【００１５】
【発明の実施の形態】
以下、図面にもとづいて本発明の実施形態を説明する。
図１は、本発明の一実施形態にかかる表面実装構造のクレーム対応図を示している。
同図において、表面実装構造Ａは、プリント基板Ｐ上に形成され、図示しない表面実装素子を配置して形成されるものであり、終端用の信号線Ｓに接続して配設されるとともに、この表面実装素子を配置して等価負荷等を配設するために、第一から第四のパッドがプリント基板Ｐ上に配置されている。この信号線Ｓは、信号線Ｓ１と、信号線Ｓ２とにより構成され、信号線Ｓ１の終端には、表面実装素子を配置させるための第一のパッドＣ１が接続されている。
【００１６】
また、信号線Ｓ２の終端には、表面実装素子を配置させるための第二のパッドＣ２が接続されている。また、表面実装素子を配置させるための第三のパッドＣ３はグランド線Ｇ１に接続されている。そして、グランド線Ｇ２には、表面実装素子を配置させるための第四のパッドＣ４が接続されている。これらの第一のパッドＣ１〜第四のパッドＣ４は、プリント基板Ｐ上にて互いに略均等な間隔を隔てて配設されるとともに、正方形状Ｂの頂角部Ｂ１〜Ｂ４に配設されている。
【００１７】
本実施形態では、表面実装素子を利用して形成される表面実装構造の一例として、等価負荷を形成する態様を採用しているものの、本発明にかかる表面実装構造は、等価負荷の形成に利用される態様に限定されるものではなく、当該表面実装構造の構成にて実現可能な電子回路を形成する場合にも利用され得ることは言うまでもない。
【００１８】
ここで、等価負荷が利用される状況を図２の概略回路の構成を示した構成図にて説明する。同図において、信号線Ｓ１，Ｓ２は、ＤＤＲ−ＳＤＲＡＭやＳＤＲＡＭなどの複数の負荷Ｌ１〜Ｌｎが接続可能になっている場合に利用されるものである。このように、複数の負荷Ｌ１〜Ｌｎが接続可能な場合、信号線Ｓ１，Ｓ２は、これらの負荷Ｌ１〜Ｌｎに対応して終端に端子（ｔ１ａ，ｔ１ｂ）〜（ｔｎａ，ｔｎｂ）が設けられている。そして、これらの端子（ｔ１ａ，ｔ１ｂ）〜（ｔｎａ，ｔｎｂ）に負荷Ｌ１〜Ｌｎが接続される。この負荷Ｌ１〜Ｌｎは、単に端子（ｔ１ａ，ｔ１ｂ）〜（ｔｎａ，ｔｎｂ）に接続可能になっているに過ぎず、スペック上、全ての端子（ｔ１ａ，ｔ１ｂ）〜（ｔｎａ，ｔｎｂ）に負荷Ｌ１〜Ｌｎが接続されるものではない。
【００１９】
例えば、図２に示す端子（ｔｎａ，ｔｎｂ）に負荷Ｌｎが接続されない場合のように、当該端子（ｔｎａ，ｔｎｂ）が開放された状態では、信号線Ｓ１，Ｓ２に流れる信号の遅延時間のバランスが崩れることがある。そこで、この遅延時間のバランスを取るために、この端子（ｔｎａ，ｔｎｂ）に「等価負荷構造」を配設する。本実施形態は、この等価負荷構造を形成するにあたり、本発明にかかる表面実装構造を利用するものである。
次に、本発明にかかる表面実装構造Ａに表面実装素子を配置する二通りの態様を図３および図４のクレーム対応図に示す。図において、表面実装構造Ａ１および表面実装構造Ａ２は、所定の抵抗値を備える抵抗素子あるいは所定の電気容量を備えるキャパシターにて形成される表面実装素子Ｃ５を適宜第一のパッドＣ１〜第四のパッドＣ４間に配置することによって形成される。
【００２０】
図３は、第一の表面実装構造Ａ１の態様を示した図である。図３においては、表面実装素子Ｃ５を第一のパッドＣ１と、第二のパッドＣ２との間に配置して表面実装構造Ａ１を形成している。
そして、図４においては、表面実装素子Ｃ５を二つの表面実装素子Ｃ５１，Ｃ５２にて構成し、表面実装素子Ｃ５１を第一のパッドＣ１と、第三のパッドＣ３間に配置するとともに、表面実装素子Ｃ５２を第二のパッドＣ２と、第四のパッドＣ４間に配置して表面実装構造Ａ２を形成している。
【００２１】
本発明は、このように、予め第一のパッドＣ１〜第四のパッドＣ４をプリント基板Ｐ上の所定の位置に配置し、要求されるスペックなどに応じて、適宜表面実装素子Ｃ５，Ｃ５１，Ｃ５２を第一のパッドＣ１〜第四のパッドＣ４間に配置することによって、図３および図４に示す表面実装構造Ａ１，Ａ２を適宜選択して利用可能にしたものである。
【００２２】
図５は、本発明の一実施形態にかかる表面実装構造を利用したメモリモジュールを搭載するコンピュータの外観図を示しているとともに、図６〜図８は、このメモリモジュールを搭載するマザーボードと、このメモリモジュールの具体的なハードウェア例であるＤＩＭＭと、同マザーボードに同ＤＩＭＭを搭載した状態を示している。図において、コンピュータ１０は、本体１１と、所定の入力操作を行うキーボード１２およびマウス１３と、所定の画面表示を行うディスプレイ１４とを備えているとともに、本体１４には、このコンピュータ１０の動作を実行する各種装置を搭載したマザーボード１５が配設されている。
【００２３】
このマザーボード１５は、概略、コンピュータ１０に商用電源と接続し同コンピュータ１０の動作電源を供給する電源１５ａと、コンピュータ１０にて実現される各種処理を実行するＣＰＵ１５ｂと、所定の拡張機能を有するボードなどを設置するための複数のスロット１５ｃ，１５ｅと、メインメモリであるＤＩＭＭ１６を挿入するＤＩＭＭソケット１５ｄとを備えている。そして、ＤＩＭＭ１６は、ＤＩＭＭソケット１５ｄに挿入された状態により動作可能になる。
【００２４】
次に、ＤＩＭＭ１６の概略内部構成を図９のブロック図により示す。
同図において、ＤＩＭＭ１６は、ダブルデータレート（ＤＤＲ）を利用したメモリチップであるＤＤＲ−ＳＤＲＡＭ１６１〜１６８を備えている。
このＤＤＲ−ＳＤＲＡＭ１６１〜１６８には、概略、チップセレクト信号ＣＳと、データ信号ＤＡＴＡと、ライトイネーブル信号ＷＥと、カラムアドレスストローブ信号ＣＡＳと、ロウアドレスストローブ信号ＲＡＳと、クロック信号ＣＬＫ１，ＣＬｋ２とがそれぞれ入力されている。データ信号ＤＡＴＡは、ＤＤＲ−ＳＤＲＡＭ１６１〜１６８に対するアクセスに伴うデータ信号であり、８本の信号線から構成され、この８本の信号線にて８ビットデータを同時にＤＤＲ−ＳＤＲＡＭ１６１〜１６８に入力可能になっている。また、クロック信号ＣＬＫ１，ＣＬＫ２は、当該ＤＤＲ−ＤＲＡＭ１６１〜１６８の動作クロック周波数を示している。
【００２５】
上述したＤＤＲ−ＳＤＲＡＭ１６１〜１６８の内部は、ワークシートにような格子状に形成されており、データはこのワークシートのセルに相当する部分（メモリセル）に、１ビット分が格納される構成となっている。
【００２６】
従って、このデータにアクセスするときは、データを格納するセルを行アドレスと列アドレスとを入力して特定することになる。具体的には、行アドレスを入力するときには、ロウアドレスストローブ信号ＲＡＳをアクティブにして、行アドレスを入力するとともに、列アドレスを入力するときはカラムアドレス信号ＣＡＳをアクティブにして列アドレスを入力することになる。また、チップセレクト信号ＣＳとは、ＤＤＲ−ＳＤＲＡＭ１６１〜１６８の中から、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳにより特定される行・列アドレスを有するＤＤＲ−ＳＤＲＡＭ１６１〜１６８を選択する信号である。
【００２７】
当該ＤＤＲ−ＳＤＲＡＭ１６１〜１６８は、クロック信号ＣＬＫ１，ＣＬＫ２の両エッジに同期してデータを入出力することによって、最大データ転送速度を従来のＳＤＲＡＭの２倍するものであり、特に、高速性を要求されるコンピュータに搭載されるものである。このとき、上記クロック信号ＣＬＫ１，ＣＬＫ２は、差動伝送されることによって差動クロック信号を構成する。この差動クロック信号は交差するタイミングを利用することによって、ジッタの影響を抑制可能にしている。
【００２８】
本実施形態においては、メモリチップをＤＤＲ−ＳＤＲＡＭ１６１〜１６８で構成しているが、むろん、ＤＤＲ−ＳＤＲＡＭに限定されるものではなく、ＥＤＯ−ＤＲＡＭで構成してもよいし、通常のＤＲＡＭで構成してもよい。
また、本実施形態においては、８個のＤＤＲ−ＳＤＲＡＭ１６１〜１６８の構成を採用しているが、むろん、このように８個のＤＤＲ−ＳＤＲＡＭ１６１〜１６８に限定されるものではなく、その接続数は適宜変更可能である。
【００２９】
このように、ＤＤＲ−ＳＤＲＡＭ１６１〜１６８の接続数が適宜変更された場合、クロック信号ＣＬＫ１，ＣＬＫ２が接続される端子に空きが発生する。このとき、この空きが原因で接続されているＤＤＲ−ＳＤＲＡＭ１６１〜１６８に入力されるクロック信号ＣＬＫ１，ＣＬＫ２の遅延時間のバランスが崩れてしまうことがある。そこで、このようなＤＤＲ−ＳＤＲＡＭ１６１〜１６８が配設されない端子に、上述した本発明にかかる表面実装構造を配設して利用することによって、上記クロック信号ＣＬＫ１，ＣＬＫ２の遅延時間のバランスの崩れを防止する。
【００３０】
図１０は、ＤＤＲ−ＳＤＲＡＭ１６１〜１６８のうち配設されないものがある場合の一態様を例示している。そして、当該ＤＤＲ−ＳＤＲＡＭが配設されない箇所に表面実装構造からなる等価負荷構造を配設した一例を示した構成図である。同図においては、ＤＤＲ−ＳＤＲＡＭ１６１〜１６８のうち配設されない箇所に等価負荷構造１６９を配設する。本実施形態における等価負荷構造１６９は、キャパシター１６９ａの両端部をそれぞれクロック信号ＣＬＫ１，ＣＬＫ２の終端に接続することによって実現している。
【００３１】
また、図１１は、ＤＤＲ−ＳＤＲＡＭ１６１〜１６８のうち配設されないものがある場合の一態様を例示している。そして、当該ＤＤＲ−ＳＤＲＡＭが配設されない箇所に表面実装構造からなる等価負荷構造を配設した他の一例を示した構成図である。
同図においては、ＤＤＲ−ＳＤＲＡＭ１６１〜１６８のうち配設されない箇所に、等価負荷構造１７０を配設する。本実施形態における等価負荷構造１７０は、キャパシター１７０ａ，１７０ｂの一方の端部をクロック信号ＣＬＫ１，ＣＬＫ２の終端に接続するとともに、他方の端部をグランド１７０ｃ，１７０ｄに接続することによって実現している。
【００３２】
ここで、本実施形態のようにクロック信号ＣＬＫ１，ＣＬＫ２が差動クロック信号を構成する場合に、図１０に示した等価負荷構造と図１１に示した等価負荷構造との何れの等価負荷構造を使用するかを選択する基準について説明する。本実施形態では、最初に、等価負荷構造を決定するに際して、クロック信号ＣＬＫ１を流れる信号の電位と所定の基準電位との電位差、および、クロック信号ＣＬＫ２を流れる信号の電位と所定の基準電位との電位差を測定する。そして、測定した結果、この電位差が略均等な場合（バランスが取れている場合）には、図１０に示した等価負荷構造を採用する。これは、電位差が略均等である場合は、グランド線に電流が流れないため、キャパシター１６９ａをグランド線に接続されていない端子１６９ｂ，１６９ｃ間に接続すれば良いためである。
【００３３】
一方、測定した結果、クロック信号ＣＬＫ１を流れる信号の電位と所定の基準電位との電位差、および、クロック信号ＣＬＫ２を流れる信号の電位と所定の基準電位との電位差が、プリント基板の構造上の問題から略均等でない場合（バランスが取れていない場合）には、図１１に示した等価負荷構造を採用する。これは、電位差が略均等でない場合は、グランド線に電流を流す必要があるため、キャパシター１７０ａ，１７０ｂをグランド線に接続されている端子１７０ｇ，１７０ｈに接続する必要が生じるためである。
【００３４】
この表面実装構造を利用した等価負荷構造１６９，１７０においては、キャパシターが本発明にかかる表面実装素子を構成し、キャパシター１６９ａが表面実装素子Ｃ５を構成するとともに、キャパシター１６９ａが表面実装素子Ｃ５１を構成を構成している。そして、キャパシター１６９ａの一方の端部と接続している端子１６９ｂが第一のパッドＣ１を構成し、他方の端部と接続している端子１６９ｃが第二のパッドＣ２を構成することになる。また、キャパシター１７０ａの一方の端部と接続している端子１７０ｅが第一のパッドＣ１を構成し、他方の端部と接続している端子１７０ｇが第三のパッドＣ３を構成している。そして、キャパシター１７０ｂの一方の端部と接続している端子１７０ｆが第二のパッドＣ２を構成し、他方の端部と接続している端子１７０ｈが第四のパッドＣ４を構成している。
【００３５】
図１２は、上述してきた表面実装構造を利用した等価負荷構造が適用されたＤＩＭＭ１６の具体的な構成態様を示した図である。
同図において、図中丸印にて指示した部分が上述した表面実装構造１６９，１７０が適用された部分を示している。また、図１３は当該表面実装構造１６９，１７０が適用された部分を拡大した図を示している。
図において、クロック信号ＣＬＫ１，ＣＬＫ２と、第一のパッド１６９ｂ，１７０ｅと、第二のパッド１６９ｃ，１７０ｆと、第三のパッド１７０ｇと、第四のパッド１７０ｈと、グランド１７０ｃ，１７０ｄとが具体的なＤＩＭＭ１６上に形成されていることが分る。
【００３６】
このように、複数のＤＤＲ−ＳＤＲＡＭ１６１〜１６８を配設可能なＤＩＭＭ１６において、適宜ＤＤＲ−ＳＤＲＡＭ１６１〜１６８を減少させるに際して、空いた部分に等価負荷を配設するにあたり、この等価負荷を配設する表面実装構造を第一のパッド〜第四のパッドにて構成し、この第一のパッド〜第四のパッド間にて適宜キャパシター１６９ａ，１７０ａ，１７０ｂを配置することによって、二通りの表面実装構造を選択可能にする。
【図面の簡単な説明】
【図１】本発明にかかる表面実装構造のクレーム対応を示したクレーム対応図である。
【図２】本発明にかかる表面実装構造が利用される構成状況を示した構成図である。
【図３】表面実装構造のクレーム対応にて示される一態様を示した構成図である。
【図４】表面実装構造のクレーム対応にて示される他の一態様を示した構成図である。
【図５】本発明にかかる表面実装構造を利用したメモリモジュールを利用するコンピュータの概略外観図である。
【図６】同コンピュータに配設されているマザーボードの概略平面図である。
【図７】同メモリモジュールの具体的ハードウェアであるＤＩＭＭの外観斜視図である。
【図８】同マザーボードに同ＤＩＭＭを設置した外観斜視図である。
【図９】同ＤＩＭＭの内部構成を示したブロック図である。
【図１０】表面実装構造にてキャパシターを配置した第一の態様を示した構成図である。
【図１１】表面実装構造にてキャパシターを配置した第二の態様を示した構成図である。
【図１２】本実施形態の表面実装構造が実施されたＤＩＭＭの具体的な構成を示した構成図である。
【図１３】表面実装構造の拡大図である。
【図１４】従来の表面実装構造の構成を示した図である。
【図１５】従来の表面実装構造の構成を示した図である。
【符号の説明】
Ａ…表面実装構造
Ｓ…信号線
Ｃ１…第一のパッド
Ｃ２…第二のパッド
Ｃ３…第三のパッド
Ｃ４…第四のパッド
Ｇ１…グランド線
Ｇ２…グランド線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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