(57)【特許請求の範囲】
【請求項１】
いずれか一方がチップ内電源端子として動作し且つ他方がチップ内ＧＮＤ端子として動作する第１及び第２の端子と、２つの端部を有し且つ一端を前記第１の端子に接続された回路部と、前記回路部の他端と前記第２の端子との間の電気的接続をオン・オフするための第１のスイッチと、前記回路部の２つの端部間において当該回路部に並列接続された容量部とを備えた半導体装置において、
前記第１のスイッチのオン・オフに応じて、前記第１のスイッチ側における前記容量部と前記回路部との接続をオン・オフするための第２のスイッチを更に備え、前記第１のスイッチをオンにするとき前記第２のスイッチをオンにし、前記第１のスイッチをオフにするとき前記第２のスイッチをオフすることを特徴とする半導体装置。
【請求項２】
前記第２の端子は前記チップ内電源端子であり、前記第２のスイッチは前記容量部と前記第１のスイッチとの間に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のスイッチは、ｐＭＯＳトランジスタからなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の端子は前記チップ内電源端子であり、前記第２のスイッチは前記容量部と前記第１のスイッチとの間に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１及び第２のスイッチは、ｎＭＯＳトランジスタからなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記容量部の容量値は、前記回路部の有する寄生容量の容量値よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２のスイッチのオン抵抗は前記第１のスイッチのオン抵抗よりも小さいことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記回路部、前記容量部、並びに第１及び第２のスイッチを一単位とするブロックを複数個有することを特徴とする請求項１記載の半導体装置。
【請求項９】
２つの端部を有する回路部に対して直列的に接続されたスイッチを有し、当該スイッチをオフすることにより、前記回路部での消費電力を抑えたスタンバイ状態を実現するとともに、前記回路部に対して並列的に接続された容量部を有し、前記スイッチがオンになった際には、前記回路部における瞬時的な電圧変動に対して当該容量部に蓄積された電荷で対応することにより他の回路へのノイズ伝播を抑える半導体装置において、前記回路部がスタンバイ状態から復帰する際に前記回路部の有する寄生容量に起因してノイズが発生するのを防止するために、
前記スイッチ側における前記回路部と前記容量部との接続をオン・オフする付加的なスイッチを設け、
前記スイッチがオンしている場合には、前記付加的なスイッチをオンして、前記容量部に対する充電を行い、
前記スイッチがオフした場合には、前記付加的なスイッチをオフして、前記容量部に充電された電荷を保持させ、
前記スイッチを再度オンした際には、前記付加的なスイッチを再度オンして、前記回路部の有する寄生容量への充電を前記容量部に保持された電荷でまかない、その後、再度前記容量部に対する充電を行う
ことを特徴とする半導体装置におけるスイッチ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、内包する回路部をスタンバイ状態にする機能を有する半導体装置の改良に関する。
【０００２】
【従来の技術】
原理上、ＣＭＯＳ回路で構成される半導体装置においては、状態変動がない限り、電源−ＧＮＤ間のパスが遮断される。したがって、一般的に、ＣＭＯＳ回路で構成される半導体装置の消費電力が低いことも知られている。
【０００３】
しかし、近年の半導体装置の高集積化が進み、ＣＭＯＳ回路を構成するＭＯＳトランジスタ（以下、単に「トランジスタ」ともいう。）のゲート長が短く素子サイズが小さくなるにつれて、トランジスタのサブスレッショルド特性が劣化し、リーク電流が流れてしまうという問題が生じている。
【０００４】
このようなリーク電流は、一部の回路部をスタンバイ状態におく機能を有するような半導体装置において、特に問題となる。かかる半導体装置に対してスタンバイ状態を設けたのは、消費電力を更に低減するためであるにもかかわらず、リーク電流が流れることにより、無駄に電力を消費してしまうからである。
【０００５】
その一方、素子サイズが小さくなると、トランジスタの閾値が下がり、動作速度が速くなるという利点もあり、この利点は、保持しておきたいという要望もある。
【０００６】
従来、かかる課題に着目し、速い動作速度を所望する回路部を低閾値のトランジスタで構成すると共に、その低閾値のトランジスタで構成される回路部をスタンバイ状態におく際には、その回路部への電源経路を遮断してしまうという技術が提案されている。例えば、特開昭６０−４８５２５号においては、スイッチとして、スタンバイ状態におかれる回路部を構成するトランジスタよりも、チャネル長の長い（従って、閾値の高い）トランジスタを用いる技術が開示されており、また、特許第２６３１３３５号においては、複数の閾値のトランジスタを用意し、低閾値トランジスタを内部回路に用いる一方、高閾値トランジスタをスイッチとして用いることにより、高速な回路を構成しつつリーク電流を抑制することとしている。いずれの技術においても、スイッチとしてサブスレッショルド特性の良い高閾値のトランジスタを採用していることから、低閾値のトランジスタと比較してリーク電流を遥かに小さくでき、実質上、スタンバイ状態においては回路部への電源供給が遮断されることとなる。
【０００７】
更に、この種の半導体装置では、通常の動作状態の回路部における瞬時的な電源変動に対応するため、瞬時的な電荷供給用の容量部が回路部に対して並列に接続される。この容量部は、デカップリング容量やバイパスコンデンサと呼ばれる。
【０００８】
このようなスイッチ及びデカップリング容量を有する半導体装置の一例（以下、従来例という）は、図９に示される。
【０００９】
従来例の半導体装置４００は、外部電源に接続されるチップ内電源端子１０１と、外部ＧＮＤに接続されるチップ内ＧＮＤ端子１０２とを有する。
【００１０】
従来例の半導体装置４００において、第１回路部１１１は、低閾値のトランジスタで構成されている。この第１回路部１１１には、デカップリング容量１１４が並列に接続されていると共に、チャネル長の長い高閾値のｐＭＯＳトランジスタからなるスイッチ１１３が直列に接続されている。
【００１１】
このスイッチ１１３は、スタンバイ状態におかれることのない第２回路部１２０に含まれる制御回路１２１からの制御信号１２３を入力されることにより、制御される。スイッチ１１３がｐＭＯＳトランジスタからなることからも明らかなように、制御信号１２３の入力先は、トランジスタのゲートであり、制御信号１２３がローレベルを有するときに、スイッチがオンされることとなる。
【００１２】
なお、第２回路部１２０は、例えば閾値の高いトランジスタで構成され、常時電源が供給されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述した従来例の半導体装置においては、スタンバイ状態から復帰して通常の動作状態に移行する際に、図１０において参照符合１５０で示されるように、チップ内電源端子１０１（第１の接続点１３１）における電位が一時的に急降下するなど種々の問題が生じる。以下、この問題について詳述する。
【００１４】
図９に示されるような半導体装置４００において、第１及び第２回路部１１１及び１２０は、一般に、ある程度の寄生容量１１２及び１２２を有しており、この寄生容量１１２及び１２２とデカップリング容量１１４は、スイッチ１１３がオンしている際には充電されている。しかし、スイッチ１１３がオフすると、第２回路部１２０の寄生容量１２２のみがその状態を保ち、その一方で、第１回路部１１１の寄生容量１１２やデカップリング容量１１４に充電されていた電荷は第１回路部１１１のリーク電流として消費されて。すなわち、スイッチ１１３をオンする直前において電荷を保持しているのは、第２回路部１２０の寄生容量１２２のみということになる。
【００１５】
この状態においてスイッチ１１３がオンになると、寄生容量１２２に充電されている電荷は、寄生容量１１２及び１２２並びにデカップリング容量１１４間において、平衡状態になるまで再分配されることとなり、その結果、チップ内電源端子１０１（第１の接続点１３１）における電位は、図１０において参照符号１５０で示されるように、一時的に急降下する。また、これにより、チップ内電源端子１０１と外部電源との間には、電位差が生じることとなるため、外部電源から半導体装置４００に対して過渡電流が流れようとする。
【００１６】
ここで、チップ内電源端子１１１と外部電源との間に介在するボンディングワイヤやプリント配線などは、寄生インダクタンスＬを構成している。このインダクタンスＬは、過渡電流が流れる際に、ｊωＬのインピーダンスとして働き、外部からのスムーズな電荷の供給に対する足枷となる。そのため、チップ内電源端子１１１等の電位が安定するまでには所定の時間を要することとなる。
【００１７】
それに加えて、寄生インダクタンスや寄生容量等は、一種のＬＣＲ回路を構成しているので、発振する可能性もある。このような発振は、電源ノイズとなり、これにより、図示されない他の回路が誤動作に至るという問題も起こり得る。
【００１８】
本発明は、このような従来の半導体装置における問題点を解決し、スタンバイ状態から復帰する際における電源ノイズを抑制することのできる半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上述した課題を解決するために、回路部（第１回路部）と容量部（デカップリング容量）との間の接続のうち、スタンバイ状態に関連して制御されるスイッチ側の接続を、オン・オフするための付加的なスイッチを設けることとした。そして、もともとからあるスイッチのオン・オフに併せて、この付加的なスイッチをオン・オフすることとした。
【００２０】
このようなスイッチ制御を行うと、前記スイッチがオンしている場合には、前記付加的なスイッチをオンすることとなり、前記容量部に対する充電が行われ、その後、前記スイッチがオフした場合には、前記付加的なスイッチがオフになることから、前記容量部に充電された電荷が保持されることとなる。従って、スタンバイ状態から復帰する際に、前記スイッチを再度オンすると共に前記付加的なスイッチをも再度オンした場合には、前記回路部の有する寄生容量への充電が、前記容量部に保持された電荷によりまかなえる。そのため、従来例において問題とされるような、チップ内電源端子における瞬時的な電圧降下は、かなり低減されることとなる。
【００２１】
具体的には、本発明は、以下に示すような半導体装置を提供する。
【００２２】
すなわち、本発明によれば、第１の半導体装置として、いずれか一方がチップ内電源端子として動作し且つ他方がチップ内ＧＮＤ端子として動作する第１及び第２の端子と、２つの端部を有し且つ一端を前記第１の端子に接続された回路部と、前記回路部の他端と前記第２の端子との間の電気的接続をオン・オフするための第１のスイッチと、前記回路部の２つの端部間において当該回路部に並列接続された容量部とを備えた半導体装置において、
前記第１のスイッチのオン・オフに応じて、前記第１のスイッチ側における前記容量部と前記回路部との接続をオン・オフするための第２のスイッチを更に備え、前記第１のスイッチをオンにするとき前記第２のスイッチをオンにし、前記第１のスイッチをオフにするとき前記第２のスイッチをオフすることを特徴とする半導体装置が得られる。
【００２３】
また、本発明によれば、第２の半導体装置として、前記第１の半導体装置において、前記第２の端子は前記チップ内電源端子であり、前記第２のスイッチは前記容量部と前記第１のスイッチとの間に設けられていることを特徴とする半導体装置が得られる。
【００２４】
更に、本発明によれば、第３の半導体装置として、前記第２の半導体装置において、前記第１及び第２のスイッチは、ｐＭＯＳトランジスタからなることを特徴とする半導体装置が得られる。
【００２５】
また、本発明によれば、第４の半導体装置として、前記第１の半導体装置において、前記第１の端子は前記チップ内電源端子であり、前記第２のスイッチは前記容量部と前記第１のスイッチとの間に設けられていることを特徴とする半導体装置が得られる。
【００２６】
更に、本発明によれば、第５の半導体装置として、前記第４の半導体装置において、前記第１及び第２のスイッチは、ｎＭＯＳトランジスタからなることを特徴とする半導体装置が得られる。
【００２７】
また、本発明によれば、第６の半導体装置として、前記第１の半導体装置において、前記容量部の容量値は、前記回路部の有する寄生容量の容量値よりも大きいことを特徴とする半導体装置が得られる。
【００２８】
また、本発明によれば、第７の半導体装置として、前記第１の半導体装置において、前記第２のスイッチのオン抵抗は前記第１のスイッチのオン抵抗よりも小さいことを特徴とする半導体装置が得られる。
【００２９】
更に、本発明によれば、第８の半導体装置として、前記第１の半導体装置において、前記回路部、前記容量部、並びに第１及び第２のスイッチを一単位とするブロックを複数個有することを特徴とする半導体装置が得られる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態による半導体装置及びそのスイッチ制御方法について図面を参照して詳細に説明する。
【００３１】
（第１の実施の形態）
本発明の第１の実施の形態による半導体装置１００は、図１に示されるように、チップ内電源端子１０１及びチップ内ＧＮＤ端子１０２の二つの端子を備えている。特に、本実施の形態においては、半導体装置１００は、半導体チップの形態で提供されるものであり、従って、チップ内電源端子１０１及びチップ内ＧＮＤ端子１０２は、それぞれ、電源用電極パッド及びＧＮＤ用電極パッドの形態で構成される。このような半導体装置１００は、ワイヤボンディングなどにより、外部に電源用及びＧＮＤ用のラインを引き出され、パッケージングされる。使用時においては、それら引き出されたラインに外部電源１０３及びＧＮＤ１０４が接続される。この際、ラインを構成するボンディングワイヤやプリント配線等は、寄生インダクタンス１０５及び１０６を有する。従って、図１においては、外部電源１０３及びチップ内電源端子１０１間を寄生インダクタンス１０５で示し、ＧＮＤ１０４及びチップ内ＧＮＤ端子１０２間を寄生インダクタンス１０６で示してある。
【００３２】
半導体装置１００は、詳しくは、図２に示されるように、第１回路部１１１、第２回路部１２０、第１のスイッチ１１３、第２のスイッチ１１５及びデカップリング容量１１４を有している。このうち、第１回路部１１１、第１のスイッチ１１３、第２のスイッチ１１５及びデカップリング容量で構成される部分を、説明の便宜上、ブロック１１０とも呼ぶ。
【００３３】
第１のスイッチ１１３は、第１の接続点１３１及び第２の接続点１３２間に接続されており、第１回路部１１１は、第２の接続点１３２及び第３の接続点１３３間に接続されている。すなわち、第１のスイッチ１１３と第１回路部１１１は、チップ内電源端子１０１及びチップ内ＧＮＤ端子１０２間において、直列に接続されている。この第１のスイッチ１１３は、接続関係から明らかなように、電源経路を接続・切断するものであり、電源スイッチとも呼ばれる。
【００３４】
第２の接続点１３２及び第３の接続点１３３間には、第２のスイッチ１１５及びデカップリング容量１１４を直列接続してなる回路が接続されている。特に、第２のスイッチ１１５は、デカップリング容量１１４の第１スイッチ１１３側に設けられている。すなわち、従来例（図９参照）と比較すれば明らかなように、第２のスイッチは、第１回路部１１１とデカップリング容量１１４との接続のうち、第１スイッチ１１３側の接続をオン・オフできる位置に設けられている。この第２のスイッチは、デカップリング容量１１４における電荷の充放電と電荷保持とを切り換えるものであることから、容量スイッチとも呼ばれる。
【００３５】
第２回路部１２０は、第１の接続点１３１及び第３の接続点１３３間に接続されており、第１及び第２のスイッチ１１３及び１１５を制御するための制御回路１２１を含んでいる。詳しくは、制御回路１２１は、第１のスイッチ１１３に対して第１の制御信号１２３を入力し、第２のスイッチ１１５に対して第２の制御信号１２４を入力することで、スイッチ制御を行う。特に、本実施の形態においては、第１及び第２のスイッチ１１３及び１１５は、図３に示されるように、ｐＭＯＳトランジスタで構成されており、従って、第１及び第２の制御信号１２３及び１２４は、第１及び第２のスイッチ１１３及び１１５をオンにしたい場合にはローレベルを示し、第１及び第２のスイッチ１１３及び１１５をオフにしたい場合にはハイレベルを示す。なお、このｐＭＯＳトランジスタの構成（ゲート長、イオン注入量、ゲート絶縁膜厚等）と制御信号レベルとは、オフリーク電流が極めて小さくなるように選択・設計されている。
【００３６】
以下、上述した構成の半導体装置１００の動作について、図４に示されるタイミングチャートを用いて、詳細に説明する。なお、本実施の形態における半導体装置１００においても、第１回路部１１１及び第２回路部１２０には夫々寄生容量１１２及び１２２があるものとする。
【００３７】
前述の通り、本実施の形態においては、第１及び第２のスイッチ１１３及び１１５の双方ともｐＭＯＳトランジスタで構成されていることから、各スイッチは、制御信号がハイレベルの時にオフになり、制御信号がローレベルの時にオンになる。また、スタンバイ状態に入る前は両スイッチ１１３及び１１５ともオンになっており、この際、寄生容量１１２及び１２２並びにデカップリング容量１１４は、充電されている。
【００３８】
この状態で、第１及び第２の制御信号１２３及び１２４の双方ともハイレベルとなると、第１及び第２のスイッチ１１３及び１１５は、いずれもオフになる。これにより、寄生容量１１２に充電されていた電荷は、第１回路部１１１を構成するトランジスタのリーク電流として放電される（第２の接続点のレベル降下参照）ものの、デカップリング容量１１４に充電された電荷は、第１回路部１１１側への電流経路が第２のスイッチ１１５により遮断されていることから、第２のスイッチ１１５がオンするまで保持されることとなる。なお、第２の回路部１２０は、第１のスイッチ１１３とは無関係に電源を供給され続けているので、寄生容量１２２における電荷量は、第１のスイッチがオフすることによっては変化しない。このことは、図４においてチップ内電源端子１０１（第１の接続点１３１）のレベルが、第１のスイッチ１１３がオフになるのとは無関係に、一定のレベルを保っていることからも理解される。
【００３９】
次いで、第１及び第２の制御信号１２３及び１２４がローレベルをとり、第１及び第２のスイッチ１１３及び１１５がオンすると、第１回路部１１１がスタンバイ状態から動作状態へと移行することとなる。この際、従来例と同様、寄生容量１１２及び１２２並びにデカップリング容量１１４間で電荷の再分配が行われることとなる。
【００４０】
ここで、本実施の形態と従来例との異なる点は、寄生容量１１２及び１２２並びにデカップリング容量１１４間で再分配される電荷の総量である。従来例においては、再分配される電荷の総量は、寄生容量１２２に充電されていた電荷量であったが、本実施の形態においては、デカップリング容量１１４の電荷を保持していることから、再分配される電荷の総量は、寄生容量１２２の電荷量とデカップリング容量１１４の電荷量との和ということになる。従って、電荷の再分配が生じたとしても、第１の接続点１３１における電圧降下は、従来例に比して格段に小さくなる。
【００４１】
また、この電圧降下によって外部電源１０３及びチップ内電源端子１０１間には電位差が生じ、過渡電流が流れようとする。この際、寄生インダクタンス１０５などは、インピーダンスとして働くこととなるが、電位差自体が小さいことから、外部からの電荷の供給に要する時間は、従来例と比較して、短縮される。従って、図４に示されるように、第２の接続点１３２のレベル立ち上がりは、従来例と比較して急峻なものとなる。
【００４２】
更に、電荷の再分配に関し、視点を変えてみると、ブロック１１０外からブロック１１０内への電荷の移動も低減されていることが理解される。すなわち、第１回路部１１１の寄生容量１１２に対する電荷の供給を、ある程度までブロック１１０内部においてまかなえることとなったことから、電源ノイズが低減される。この効果を更に顕著なものとするために、デカップリング容量１１４の容量値を第１回路部１１１の寄生容量１１２の容量値よりも大きくすることとしても良い。デカップリング容量１１４が大きければ大きいほど、第２回路部１２０の寄生容量１２２やチップ外部からの電荷の供給を考慮せずとも、電源ノイズ低減の効果は顕著なものとなる。
【００４３】
また、本実施の形態においては、第１のスイッチ１１３がオフした際に、従来、第１の回路部１１１におけるリーク電流として消費されていた、デカップリング容量１１４の電荷は上述のように保持される。これは、スイッチ１１３がオフの際の第１回路部１１１におけるリーク電流が削減できることを意味する。すなわち、従来例と比較して、更なる低消費電力化が図られているといえる。
【００４４】
なお、上述した実施の形態においては、第１のスイッチ１１３と第２のスイッチ１１５を同時にオン・オフするようにスイッチング制御しているが、これらの制御に関しては、わずかであれば時間差を持たせるとしてもよい。
【００４５】
また、第１のスイッチ１１３のオン抵抗をある程度大きなものとしておくことで、ブロック１１０から外へ伝搬されるノイズのピークを抑制することが可能となる。加えて、このような構成を採用すると、電源系をＬＣＲ回路とみたときの発振条件を満たさなくなるため、発振を回避できる。
【００４６】
一方、第２のスイッチ１１５は、そのオン抵抗が大きいと、デカップリング容量１１４からの電荷の供給を妨げることとなってしまい、本発明による効果が低減されることとなるので、小さい方が好ましい。特に、第１のスイッチ１１３との関係で言及すれば、ブロック１１０の電源ノイズがブロック１１０の外へ伝わるのを抑制するためにも、第２のスイッチ１１５のオン抵抗は、第１のスイッチ１１３のオン抵抗以下であることが望まれる。
【００４７】
（第２の実施の形態）
本発明の第２の実施の形態による半導体装置１００は、上述した第１の実施の形態による半導体装置の変形例である。その構成は、図５に示される通りであり、第１のスイッチ１１３ａが第１回路部１１１のＧＮＤ側に設けられ、第２のスイッチ１１５ａもまた第１のスイッチ１１３ａ側、すなわちデカップリング容量１１４のＧＮＤ側に設けられている。更には、本実施の形態においては、第１及び第２のスイッチ１１３ａ及び１１５ａとして、図６に示されるように、ｎＭＯＳトランジスタを採用している。それに伴い、第１及び第２の制御信号１２３ａ及び１２４ａは、第１及び第２のスイッチ１１３ａ及び１１５ａをオンさせる場合にハイレベルをとり、第１及び第２のスイッチ１１３ａ及び１１５ａをオフさせる場合にローレベルをとる。
【００４８】
このようなスイッチ配置に関する変更は、上述のように、ｎＭＯＳトランジスタをスイッチ素子として用いた場合に、特に有用である。上述の第１の実施の形態による第１のスイッチとして、ｎＭＯＳトランジスタを採用するとＶGSとVthとの関係から、第２の接続点１３２における電位の上限が制限される（いわゆる「Ｖth落ち」が生じる）こととなるが、本実施の形態のように配置すると、ｎＭＯＳトランジスタを用いたとしてもその制限が生じることがない。しかも、良く知られているように、ｎＭＯＳトランジスタからなるスイッチは、ｐＭＯＳトランジスタからなるスイッチよりも駆動能力が大きい。換言すれば、ｎＭＯＳトランジスタをスイッチとして用いることにより、スイッチサイズを小さくすることができる。
【００４９】
なお、上述した本発明の実施の形態においては、第１回路部１１１及び第２回路部１２０は、便宜上、抽象化して示してある。特開昭６０−４８５２５号を参照すれば明らかなように、第１回路部１１１は例えばＣＰＵなどであり、また、第２回路部１２０は例えばＲＡＭやその他の回路などである。すなわち、第１回路部１１１は、比較的高速な動作を望まれるものであり、低閾値のトランジスタで構成され、また、スタンバイ状態の対象となるものである。一方、第２回路部１２０の方は、常時、チップ内電源端子１０１及びチップ内ＧＮＤ端子１０２間に接続されるものであり、第１回路部１１１に要求されるような仕様は必要とされないものである。
【００５０】
更には、これら第１回路部１１１等を含むブロック１１０と第２回路部１２０との数的関係は、かならずしも１：１である必要はなく、上述した実施の形態に制限されるわけではない。例えば、図７に示されるように、１つの第２回路部１２０に対して、ｎ個のブロック１１０−１〜１１０−ｎが並列に接続され、これらｎ個のブロック１１０−１〜１１０−ｎが第２の回路部１２０に含まれる制御回路１２１からの制御信号によってスイッチ制御されるものとしても良い。また、図８に示されるように、ｍ個の第２回路部１２０−１〜１２０−ｍとｎ個のブロック１１０−１〜１１０−ｎが並列接続されていても良い。この場合、ｍ個の第２回路部１２０−１〜１２０−ｍは夫々所定数個のブロック１１０に対し制御信号を送出し、スイッチ制御を行うこととなる。これらのように複数のブロックがある場合においては、上述した効果に加え、１つのブロックがスタンバイ状態から動作状態に移行する際に、通常動作中の他のブロックへのノイズの影響をも削減することができる。
【００５１】
また、上述した実施の形態において、第１及び第２のスイッチとして、２つの異なる極性のトランジスタスイッチを共用することとしても良い。この場合、各スイッチの特性を考慮し、Ｖth落ちなどの現象が起きないように配慮する必要がある。更には、第１及び第２のスイッチを互いに異なる極性のトランジスタで構成することとしても良い。また、第２のスイッチの位置は、スタンバイ状態においてデカップリング容量に保持された電荷が第１回路部におけるリーク電流として消費されるのを防ぎうる位置であれば、いずれの場所でも良い。たとえば、第１のスイッチ側における第１回路部とデカップリング容量との接続をオン・オフするために、第１回路部と第１のスイッチとの間に第２のスイッチを設けることとしても良い。この場合であっても、第１のスイッチがオフになった際に第２のスイッチもオフになれば、デカップリング容量に充電された電荷が流出することはなく保持され、上述した実施の形態と同様の効果を得ることができる。
【００５２】
【発明の効果】
以上説明したように、本願発明によれば、デカップリング容量に対し、スタンバイ状態において電荷を保持させるように接続を遮断することができるスイッチを更に設けたことにより、スタンバイ状態から通常の動作状態に移行する際における電荷の再分配時の電源ノイズ発生を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置と外部電源及びＧＮＤとの関係を示す図である。
【図２】本発明の第１の実施の形態による半導体装置の回路図である。
【図３】本発明の第１の実施の形態による半導体装置におけるスイッチの具体的構成を示す図である。
【図４】本発明の第１の実施の形態による半導体装置における動作を説明するためのタイムチャートである。
【図５】本発明の第２の実施の形態による半導体装置の回路図である。
【図６】本発明の第２の実施の形態による半導体装置におけるスイッチの具体的構成を示す図である。
【図７】本発明による他の形態による半導体装置の回路図である。
【図８】本発明による他の形態による半導体装置の回路図である。
【図９】従来の実施の形態の回路図である。
【図１０】従来の実施の形態の動作を説明するためのタイムチャートである。
【符号の説明】
１００        半導体装置
１０１        チップ内電源端子
１０２        チップ内ＧＮＤ端子
１０３        外部電源
１０４        ＧＮＤ
１０５        寄生インダクタンス
１０６        寄生インダクタンス
１１０        ブロック
１１１        第１回路部
１１２        寄生容量
１２２        寄生容量
１１３        第１のスイッチ
１１４        デカップリング容量
１１５        第２のスイッチ
１２０        第２回路部
１３１        第１の接続点
１３２        第２の接続点
１３３        第３の接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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