(57)【特許請求の範囲】
【請求項１】
基板の一方の面に能動領域が設けられる半導体装置であって、
前記能動領域に半導体素子が設けられ、
前記基板の他方の面に受動素子が設けられ、
前記受動素子は、前記基板を貫通する貫通導電部を介して前記一方の面に設けられた電極と電気的に接続され、
前記基板の他方の面に、前記能動領域と前記受動素子と挟まれる位置に接地電極膜が設けられることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記基板の他方の面には、絶縁性材料で形成された応力緩和層が設けられ、
前記受動素子の少なくとも一部は、前記応力緩和層上に設けられることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記受動素子は、前記基板の他方の面側に配置される配線パターンを用いて形成もしくは、接続されることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記受動素子は、複数の層に積層された配線パターンを用いて形成もしくは、接続されることを特徴とする半導体装置。
【請求項５】
請求項３または４記載の半導体装置において、
前記配線パターンの少なくとも一部は、外部接続用端子をなすことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記外部接続用端子に、電子部品が表面実装されていることを特徴とする半導体装置。
【請求項７】
請求項５または６記載の半導体装置において、
前記基板が前記外部接続端子で互いに接続されて複数積層されることを特徴とする半導体装置。
【請求項８】
請求項１から７のいずれかに記載の半導体装置において、
前記基板の他方の面に、少なくとも前記受動素子を保護する保護膜を有することを特徴とする半導体装置。
【請求項９】
請求項１から８のいずれかに記載の半導体装置において、
前記基板の一方の面に第２の受動素子が設けられることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２の受動素子は、前記基板の一方の面側に配置される配線パターンを用いて形成もしくは、接続されることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第２の受動素子は、前記基板の一方の面側に実装されるデバイスに設けられることを特徴とする半導体装置。
【請求項１２】
請求項１から１１のいずれかに記載の半導体装置が実装されていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子基板とその製造方法及び電子機器に関するものである。
【背景技術】
【０００２】
近年、半導体装置は、電子機器の小型化及び高機能化に伴って、パッケージ自体の小型化または高密度化が求められようになっている。
そこで、特許文献１及び特許文献２には、基板の能動面（主面）にインダクタ素子を形成することにより、半導体装置（電子基板）としての小型化及び高機能化を実現する技術が開示されている。
【特許文献１】特開２００２−１６４４６８号公報
【特許文献２】特開２００３−３４７４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述したような従来技術には、以下のような問題が存在する。
インダクタ素子等の受動素子が能動素子の近傍に配置されることになるため、能動素子との電気的なカップリングが起こり、能動素子の特性や、この基板を用いた半導体装置全体の特性が悪化する虞があるという問題が生じる。
例えば、上記の技術では、インダクタ素子から漏れた電流でトランジスタ等の特性が変動するという問題が生じてしまう。
【０００４】
本発明は、以上のような点を考慮してなされたもので、基板に受動素子を設ける場合でも能動素子の特性の悪化を抑制できる電子基板とその製造方法、及びこの電子基板を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の半導体装置は、基板の一方の面に能動領域が設けられる半導体装置であって、前記能動領域に半導体素子が設けられ、前記基板の他方の面に受動素子が設けられ、前記受動素子は、前記基板を貫通する貫通導電部を介して前記一方の面に設けられた電極と電気的に接続され、前記基板の他方の面に、前記能動領域と前記受動素子と挟まれる位置に接地電極膜が設けられることを特徴とするものである。
【０００６】
従って、本発明の電子基板では、能動領域に設けられる能動素子（基板に配線形成される素子や、チップ部品として搭載される素子）と基板を挟んで設けられる受動素子との離間距離が大きくなるため、能動素子との電気的なカップリングが起こりにくくなる。
そのため、本発明では、能動素子の特性やこの電子基板が実装されたシステム全体の特性が悪化することを抑制できる。
【０００７】
受動素子としては、前記基板を貫通する貫通導電部を介して前記一方の面に設けられた電極と電気的に接続される構成を好適に採用できる。
これにより、本発明では一方の面の電極を介して容易に他の素子と受動素子との電気接続を確保することが可能になる。
【０００８】
また、受動素子としては、前記基板の他方の面側に配置される配線パターンを用いて形成もしくは、接続される構成を好適に採用できる。この場合、薄型化が実現された電子基板を得ることができる。
配線パターンを用いて受動素子を形成する場合、受動素子は、複数の層に積層された配線パターンを用いて形成もしくは、接続される構成も採用できる。
この構成では、例えば誘電体層（絶縁層）を挟んだ配線パターンにより、容易にキャパシタ等を形成することができる。
なお、受動素子を配線パターンで形成する構成ではなく、受動素子の機能を有するチップ部品を基板の他方の面に搭載する構成としてもよい。
【０００９】
また、本発明では、前記配線パターンの少なくとも一部が外部接続用端子をなす構成も好適に採用できる。この場合、前記外部接続用端子に、電子部品が表面実装される構成とすることができる。また、この電子部品に前記受動素子が含まれる構成とすることも好適である。
この構成では、他の電子部品と受動素子、または能動素子との電気的接続を容易に実現することが可能になる。
また、前記基板が前記外部接続端子で互いに接続されて複数積層される構成を採った場合には、複数の基板が積層された多層基板を有するモジュールを容易に形成することができる。
【００１０】
また、本発明では、前記基板の他方の面には、絶縁性材料で形成された応力緩和層が設けられ、前記受動素子の少なくとも一部は、前記応力緩和層上に設けられる構成も好適に採用できる。
この構成では、基板の他方に面に熱応力が加わっても受動素子の信頼性や寿命の低下を抑制することができる。
また、応力緩和層が絶縁層である場合には、受動素子と能動素子との電気的なカップリングが一層起こりにくくなるため、受動素子の特性等の悪化を防止でき、受動素子からの浮遊容量を低減できる等の効果が得られる。
【００１１】
また、本発明では、前記基板の他方の面に、接地電極膜が設けられる構成も好適に採用できる。
この構成では、能動素子等、基板の一方の面に設けられた素子と受動素子との間の電磁シールド効果を得ることができる。
【００１２】
接地電極膜としては、前記基板の一方の面に設けられた能動領域の配置に応じた位置に成膜されることが好ましい。
これにより、本発明では、能動素子に対して効果的に電磁シールド効果を得ることが可能になるとともに、効果的なノイズ対策を採ることが可能になる。
【００１３】
さらに、本発明では、前記接地電極膜は、前記他方の面側に配設される素子のインピーダンスに基づく諸元で成膜される構成も好適に採用できる。
これにより、本発明では、厚さ等、接地電極膜の諸元を調整することにより、基板の他方の面側に配設される素子のインピーダンスを制御することが可能になる。
【００１４】
そして、本発明では、前記基板の他方の面に、少なくとも前記受動素子を保護する保護膜を有する構成を好適に採用できる。
これにより、本発明では、受動素子を保護し、腐食や短絡を防止することが可能になる。
【００１５】
また、本発明では、能動領域に半導体素子が設けられる構成も好適に採用できる。
この場合、半導体素子としては、能動領域に形成される配線パターンによりトランジスタ等のスイッチング素子を形成する構成や、半導体素子を内蔵する半導体デバイスを能動領域に実装する構成とすることができる。
【００１６】
また、本発明では、前記基板の一方の面に第２の受動素子が設けられる構成も好適に採用できる。
前記第２の受動素子としてはは、前記基板の一方の面側に配置される配線パターンを用いて形成もしくは、接続される構成や、前記基板の一方の面側に実装されるデバイスに設けられる構成を採用できる。
【００１７】
一方、本発明の電子機器は、先に記載の電子基板が実装されていることを特徴とするものである。
従って、本発明では、能動素子の特性やこの電子基板が実装されたシステム全体の特性が悪化することを抑制でき、高品質の電子機器を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の電子基板とその製造方法及び電子機器の実施の形態を、図１ないし図９を参照して説明する。
ここでは、基板の能動領域に半導体素子が設けられ、また受動素子としてキャパシタ及びコイル（インダクタ）が配線パターンを用いて設けられる場合の例を用いて説明する。
【００１９】
（第１実施形態）
図１は、シリコン基板に半導体素子が設けられた半導体装置（電子基板）１の断面図である。
この半導体装置１は、図１に示すように、シリコン基板（基板）１０と、シリコン基板１０の第１の面（一方の面）１０ａに形成され、プリント配線板等の外部機器Ｐに電気的に接続される接続部２０と、シリコン基板１０の第２の面（他方の面）１０ｂに形成され、後述する表面実装用のランドを有する配線部４１とを備えている。
【００２０】
シリコン基板１０は、第１の面１０ａの所定領域（能動領域）に例えばトランジスタ，メモリ素子を有する集積回路等の半導体素子が形成されている。また、シリコン基板１０には、厚さ方向に貫通する溝１１が設けられており、この溝１１の内部には導電性材料が充填された導電部（貫通導電部）１２が設けられている。また、溝１１の側壁には絶縁膜１３が設けられており、導電部１２とシリコン基板１０とは電気的に絶縁されている。
また、シリコン基板１０の第２の面１０ｂの表面には、溝１１が形成された領域以外の領域に裏面絶縁層１４が形成されている。
【００２１】
接続部２０は、シリコン基板１０の第１の面１０ａ上に設けられた下地層（パッシベーション）２１と、下地層２１上の複数の所定領域のそれぞれに設けられた第１電極２２及び第２電極２３と、これら電極２２，２３が設けられた領域以外の領域に設けられた第１絶縁層２４と、この第１絶縁層２４上に形成された配線部３０とを備えている。この下地層２１は、例えば酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等の絶縁性材料によって形成されている。また、第１，第２電極２２，２３の材料としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、あるいは、これらを含む合金等が挙げられる。
なお、シリコン基板１０には、図２の平面図に示すように、複数の電極が形成されていても構わないが、本実施形態では、第１電極２２及び第２電極２３のみについて説明する。また、第２電極２３は、第１絶縁層２４に覆われていても構わない。
そして、これら第１電極２２及び第２電極２３が上述した集積回路等の半導体素子と電気的に接続されている。
【００２２】
配線部３０は、図１及び図２に示すように、第１絶縁層２４上に設けられた第１電極２２と電気的に接続された第１配線３１と、第２電極２３の表面に設けられた金属膜３２と、この第１配線３１及び金属膜３２上に設けられた第２絶縁層（応力緩和層）３３と、第２絶縁層３３上に形成されるとともに、第１配線３１と電気的に接続された第２配線３４と、第２配線３４上に形成された第３絶縁層３５とを備えている。また、第１配線３１の一部が第２絶縁層３３から露出してランド部３６を形成しており、このランド部３６と第２配線３４とが電気的に接続されている。さらに、第２配線３４上にはバンプ（外部接続端子）３７が設けられ、半導体装置１はこのバンプ３７を介してプリント配線板等の外部機器Ｐに電気的に接続されている。また、第３絶縁層３５は、第２絶縁層３３上及び第２配線３４上のバンプ３７が形成される領域以外の領域を覆うように設けられている。
【００２３】
また、第１電極２２は、第１配線３１及び第２配線３４を介してバンプ３７と電気的に接続されている。また、第２電極２３は、シリコン基板１０の第１の面１０ａ上に設けられた下地層２１上に形成されとともに、溝１１において一部（裏面側）が露出されている。これにより、この第２電極２３は、第２電極２３の裏面２３ａで溝１１の内部の導電部１２の一端部１２ａと電気的に接続されている。また、導電部１２の他端部１２ｂは、シリコン基板１０の第２の面１０ｂに設けられた配線４２と電気的に接続されている。すなわち、第２電極２３はシリコン基板１０の第２の面１０ｂに設けられる電子素子と電気的に接続可能になっている。
【００２４】
第１，第２配線３１，３４の材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。この第１，第２配線３１，３４としては、上述した材料の単層構造であっても良いし、複数組み合わせて積層構造にしても良い。
【００２５】
また、第１，第２，第３絶縁層２４，３３，３５は、樹脂（合成樹脂）によって形成されている。これら第１，第２，第３絶縁層２４，３３，３５を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等、絶縁性がある材料であれば良い。
なお、第１絶縁層２４は、酸化珪素（ＳｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）等の絶縁性材料によって形成されていても良い。
【００２６】
また、金属膜３２の材料は、第１，第２配線３１，３４と同一の材料であることが好ましい。金属膜３２の材料としては、Ａｕ、ＴｉＷ、Ｃｕ、Ｃｒ、Ｎｉ、Ｔｉ、Ｗ、ＮｉＶ、Ａｌ等の金属を使用することができる。また、金属膜３２は、これらの金属を積層して形成することも可能である。なお、金属膜（積層構造の場合、少なくとも１層）３２は、電極よりも耐腐食性の高い材料、例えばＡｕ、ＴｉＷ、Ｃｒを用いて形成することが好ましい。これにより、電極の腐食を阻止して、電気的不良の発生を防止することが可能になるからである。
【００２７】
配線部４１は、シリコン基板１０の第２の面１０ｂ上に設けられた下地層（裏面絶縁層、パッシベーション）１４と、下地層１４上に設けられた配線（配線パターン）４３、下地層１４上に配線４３を覆って設けられた絶縁層４４、下地層１４及び絶縁層４４に跨って形成された配線４２、４５、絶縁層４４上に形成された配線４６、これら配線（配線パターン）４２、４５、４６及び下地層１４の一部を覆って設けられた絶縁層４７とを備えている。
【００２８】
配線４２は、下地層１４上に設けられた一端側において導電部１２の他端部１２ｂと電気的に接続されており、他端側において絶縁層４４上に配置されている。また、配線４２は、絶縁層４４上において一部が絶縁層４７から露出してランド部（外部接続用端子）４８を形成している。
【００２９】
配線４５は、一端側が絶縁層４４上において配線４３と対向して配置されている。すなわち、配線４５と配線４３とは、絶縁層４４を挟んで対向して積層されたキャパシタ（受動素子）Ｃを構成している。この場合、絶縁層４４としては誘電体により形成される。この絶縁層４４及び４７、さらに下地層１４は、上記第１，第２，第３絶縁層２４，３３，３５と同様に、誘電体であるポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）及びＰＢＯ（polybenzoxazole）等の絶縁性樹脂により形成される。
また、配線４５においても、絶縁層４４上において一部が絶縁層４７から露出してランド部（外部接続用端子）４９を形成している。
【００３０】
配線４６は、例えば渦巻き状に形成されたスパイラルインダクタ（受動素子）Ｌを構成している。なお、図１では、インダクタＬを簡略化して図示している。
これらキャパシタＣ及びインダクタＬは、図示しない貫通導電部を介して第１の面１０ａ側の第１電極２２及び半導体素子に接続されている。
【００３１】
上記の配線４２、４３、４５、４６は、第１，第２配線３１、３４と同様に、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の単層材料、またはこれらを複数組み合わせた積層構造の材料により形成される。
【００３２】
次に、図３乃至図５を参照しながら半導体装置１の製造方法について説明する。ここで、本実施形態においては、半導体装置１は同一のシリコン基板（基板）１００上に複数（図６参照）同時に一括して形成されるが、便宜上、図３乃至図５においては１つの半導体装置１を形成する場合を示す。
【００３３】
まず、図３（ａ）に示すように、シリコン基板１０の第１の面１０ａ上に下地層２１を形成した後、下地層２１上に第１，第２電極２２，２３を形成する。そして、第１，第２電極２２，２３上に第１絶縁層２４を形成し、周知のフォトリソグラフィ法及びエッチング法により、第１，第２電極２２，２３を覆う絶縁材料を除去する。なお、第２電極２３を覆う絶縁材料は必ずしも除去しなくても良い。次いで、第１電極２２を含む第１絶縁層２４上には第１配線３１を形成し、第２電極２３の表面には金属膜３２を形成する。第１配線３１の形成方法としては、例えば、ＴｉＷ、Ｃｕの順にスパッタ法により形成した後、Ｃｕをめっき法で形成することにより行われる。
【００３４】
次に、第１配線３１及び金属膜３２を覆うように第２絶縁層３３を形成し、周知のフォトリソグラフィ法により、第２絶縁層３３のランド部３６に対応する領域が除去され、第１配線３１の一部が露出されてランド部３６となる。そして、ランド部３６に接続するように、第２絶縁層３３上に第２配線３４が形成され、その後、第２絶縁層３３上及び第２配線３４上のバンプ３７が形成される領域以外の領域を覆うように第３絶縁層３５を設けることにより、図３（ａ）に示すような形態となる。
【００３５】
次に、図３（ｂ）に示すように、シリコン基板１０の第２の面１０ｂ上にフォトレジスト４０を塗布、パターニングするとともに、このフォトレジスト４０をマスクとして用い、ドライエッチングにより、第２電極２３に対応したシリコン基板１０及び下地層２１を除去する。これにより、図３（ｃ）に示すように、シリコン基板１０の第２の面１０ｂから、第１の面１０ａに設けられた第２電極２３の裏面２３ａが露出するまでエッチングが行われ、溝１１が形成される。
なお、フォトレジスト４０をマスクとして用いる構成としたが、これに限ることはなく、例えば、ハードマスクとしてＳｉＯ２膜を用いても良く、フォトレジストマスク及びハードマスクを併用しても良い。また、エッチング方法としてはドライエッチングに限らず、ウエットエッチング、レーザ加工、あるいはこれらを併用しても良い。
【００３６】
次に、図４（ａ）に示すように、シリコン基板１０の第２の面１０ｂ及び溝１１の内壁に裏面絶縁層（下地層）１４及び絶縁膜１３を形成する。裏面絶縁層１４及び絶縁膜１３は、電流リークの発生、酸素及び水分等による半導体基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、すなわちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、すなわちＯ３−ＴＥＯＳまたはＣＶＤを用いて形成した酸化珪素（ＳｉＯ２）を用いることができる。なお、裏面絶縁層１４及び絶縁膜１３は、絶縁性があれば、他の物でも良く、樹脂でもよい。そして、第２電極２３の裏面２３ａ部分に設けられた絶縁膜１３をドライエッチングあるいはレーザ加工により除去することで、図４（ｂ）に示すように、溝１１の側壁のみに絶縁層１３が設けられた形態となる。
【００３７】
次に、電気化学プレーティング（ＥＣＰ）法を用いて、溝１１の内部にめっき処理が施され、図４（ｃ）に示すように、その溝１１の内側に導電部１２を形成するための導電性材料を配置し、導電部１２の一端部１２ａと露出した第２電極２３とが、第２電極２３の裏面２３ａで電気的に接続される。導電部１２を形成するための導電性材料としては、例えば銅（Ｃｕ）を用いることができ、導電部１２には銅（Ｃｕ）が埋め込まれる。本実施形態における導電部１２を形成する工程には、例えば、ＴｉＮ、Ｃｕをスパッタ法で形成（積層）する工程と、Ｃｕをめっき法で形成する工程とが含まれる。なお、ＴｉＷ、Ｃｕをスパッタ法で形成（積層）する工程と、Ｃｕをめっき法で形成する工程とが含まれたものであってもよい。なお、導電部１２の形成方法としては、上述した方法に限らず、導電ペースト、溶融金属、金属ワイヤ等を埋め込んでもよい。
また、本実施形態では、溝１１の内部を導電部１２で埋め込んでいるが、完全に埋め込まなくても、溝１１の内壁に導電部１２を設けて、第２電極２３の裏面２３ａで電気的に接続される形態でも良い。
【００３８】
導電部１２を形成した後、シリコン基板１０の第２の面１０ｂに配線４３を成膜する。配線４３の成膜方法としては、スパッタ法、めっき法、液滴吐出方式等を採用できる。配線４３が成膜された後には、配線４３を覆い、且つ導通部１２から外れた領域に絶縁層４４を形成する。絶縁層４４の形成方法としては、上述した絶縁層２４、３３、３５と同様である。
【００３９】
次に、図５（ａ）に示すように、絶縁層４４上に配線４６を形成するとともに、下地層１４及び絶縁層４４に跨る配線４２、４５を形成する。配線４２、４５の形成方法としては、配線４３と同様に、スパッタ法、めっき法、液滴吐出方式等を採用できる。
配線４２、４５、４６が形成されると、図５（ｂ）に示すように、これら配線４２、４５、４６及び下地層１４の一部を覆うように絶縁層４７を形成する。
そして、周知のフォトリソグラフィ法及びエッチング法により、図５（ｃ）に示すように、配線４２、４５を覆いランド部４８、４９に対応する絶縁材料を除去することにより、ランド部４８、４９を形成する。
【００４０】
次に、シリコン基板１０の第１の面１０ａ側に設けられた第２配線３４上に、例えば鉛フリーはんだからなるバンプ３７を搭載する。なお、バンプ３７を設ける際には、はんだボールを第２配線３４上に搭載する形態でもよいし、はんだペーストを第２配線３４上に印刷する形態でもよい。
【００４１】
そして、図６に示すように、ダイシング装置１１０によって、シリコン基板１００が半導体装置１毎にダイシング（切断）される。このように、シリコン基板１００上に複数の半導体装置１を略同時に形成し、その後、そのシリコン基板１００を半導体装置１毎に切断することで、図１に示す半導体装置１を得ることができる。このようにして、効率良く半導体装置１を製造することができ、半導体装置１の低コスト化を実現できる。
【００４２】
以上説明したように、本実施の形態では、受動素子であるキャパシタＣやインダクタＬが半導体素子等の能動素子が設けられる第１面１０ａの能動領域とはシリコン基板１０を挟んだ逆側の第２面１０ｂに設けられているので、能動素子との離間距離が大きくなる。そのため、本実施形態では能動素子と受動素子との電気的なカップリングが起こりにくくなり、能動素子の特性の悪化を抑制することができる。そのため、本実施形態では、半導体装置１を備えたシステム（電気光学装置や電子機器）全体の特性悪化を抑制することができるため、超高密度のモジュール形成を実現することも可能になる。
特に、本実施の形態では、能動領域に半導体素子が設けられているため、ｐ型またはｎ型の半導体ウエル層を間に介在させることになり、能動素子と受動素子との電気的なカップリングを一層起こりにくくすることができる。
【００４３】
また、本実施の形態では、応力緩和層としても機能する絶縁層４４上に、受動素子の一部を構成する配線４５、４６を配置しているので、半導体素子の裏側と受動素子との電気的カップリングも起こりにくくなっており、受動素子の特性低下も抑制可能であるとともに、受動素子からの浮遊容量も抑制可能である。
また、本実施形態では、ランド部４８、４９を配設しているため、半導体装置１を他の電子部品と容易に接続させることが可能になる。
【００４４】
（第２実施形態）
続いて、半導体装置（電子基板）の第２実施形態について図７を参照して説明する。
この図において、図１乃至図６に示す第１実施形態の構成要素と同一の要素については同一符号を付し、その説明を省略する。
第２実施形態は、接地電極膜Ｇが成膜された構成となっている。
【００４５】
図７に示すように、本実施形態では、下地層４１上に位置して接地電極膜Ｇが成膜されている。この接地電極膜Ｇは、図示しないアースに接続されることで接地されており、配線４３と同一工程で同一の材料で、且つ配線４３と離間する領域に形成される。より詳細には、接地電極膜Ｇは、第１の面１０ａの能動領域と対向する位置や、能動領域と受動素子と挟まれる位置に配置される。
【００４６】
上記の構成の半導体装置１では、接地電極膜Ｇが電磁シールドとして機能するため、受動素子による能動素子へのノイズや、逆に能動素子による受動素子へのノイズを抑制することが可能になる。
また、本実施形態では、接地電極膜Ｇの厚さや大きさ等の諸元を調整することにより、ランド部４８、４９に接続される電子部品（電子素子）のインピーダンスも制御することも可能である。
【００４７】
（第３実施形態）
次に、半導体装置（電子基板）の第３実施形態について図８を参照して説明する。
図８に示す半導体装置１は、バンプ１１０を有する半導体素子１１１が厚さ方向に複数積層されて、図１に示したランド部４８、４９に接続された積層型半導体装置を形成している。
この場合、半導体素子１１１としては、第１実施形態と同様に、能動素子及び受動素子の双方を備える構成であっても、受動素子のみを備える構成であってもよい。
上記の構成の半導体装置１では、実装密度をさらに向上させることができる。また、本実施形態では、機能の異なる半導体装置を積層することにより、一つのシステムブロックを構築することも可能である。
【００４８】
（電子機器）
図９は、上述した半導体装置１を搭載した電子機器の一例を示す図であって、携帯電話３００を示す図である。小型化・薄型化及び高機能化が実現された本発明の電子部品を搭載したので、高品質で小型の携帯電話３００が実現される。
また、半導体装置１が実装される電子機器としては、携帯電話の他にも、液晶表示装置や、有機エレクトロルミネッセンス表示装置、プラズマ型表示装置等の電気光学装置を備えた電子機器とすることもできる。
【００４９】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【００５１】
また、上記実施形態では、半導体素子等の能動素子、キャパシタＣやインダクタＬがシリコン基板１０に内蔵される構成としたが、これに限定されるものではなく、半導体チップ等の能動素子が能動領域に実装され、キャパシタやインダクタ等の機能を有する受動素子チップが能動領域とは逆側の面に実装される構成であってもよい。
例えば、図１０に示すように、上述した受動素子を有する電子部品５１の接続パッド５２、５３がシリコン基板１０のランド部４８、４９において接続されて表面実装される構成であってもよい。この構成においても、上述した実施形態と同様の作用・効果が得られる。
さらに、図１に示した受動素子を内蔵するシリコン基板１０のランド部４８、４９に受動素子を有していない電子部品（半導体デバイス等）が表面実装される構成であってもよい。
【００５２】
また、上記実施形態では、シリコン基板１０の第１の面１０ａには、半導体素子が設けられる構成として説明したが、バンプ３７や第２配線３４等と干渉しなければ、他の電子素子を設けてもよい。この場合の電子素子としては、半導体デバイスや上記の受動素子を選択することができる。受動素子を第２の受動素子として一方の面１０ａ側に設ける場合には、他方の面１０ｂ側と同様に、配線４２を用いて受動素子を形成する構成でも、第２の受動素子を有する電子デバイスを一方の面１０ａ側に実装する構成としてもよい。
【００５３】
さらに、上記実施形態では、受動素子としてキャパシタＣ及びインダクタＬを例示したが、この他にも配線パターンの厚さや幅等を一部調整することにより抵抗を形成する構成としてもよい。また、上記実施形態では、インダクタＬとしてスパイラル型のものを例示したが、これ以外にもトロイダル型のインダクタを形成・実装する構成としてもよい。
【００５４】
また、上記実施形態では、シリコン基板１０を貫通する導通部１２によって、第１の面１０ａ側の電極と第２の面１０ｂ側の受動素子とを接続させる構成ととしたが、導通部１２のような貫通導電部を用いることなく、例えばシリコン基板１０の側面（端面）に形成された配線パターンを用いて接続させる構成としてもよい。
【００５５】
また、上記実施形態で示したシリコン基板１０の第２の面１０ｂ側をソルダーレジスト等の樹脂材で覆うことにより保護膜を形成する構成としてもよい。この保護膜は、少なくとも受動素子を覆うように形成することが好ましく、例えばフォトリソグラフィ法や液滴吐出方式、印刷法、ディスペンス法等を用いることにより形成できる。
さらにまた、本実施例では半導体素子が形成されたシリコン基板の例で説明してきたが、化合物半導体基板や、ポリシリコンなどの半導体が上に形成されたガラス基板、石英基板、有機半導体が上に形成された、有機基板などでもまったく同様の構造をとることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態を示す図であって、半導体装置を示す断面図である。
【図２】図１の半導体装置のＡ矢視図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す斜視図である。
【図７】第２実施形態に係る半導体装置を示す断面図である。
【図８】第３実施形態に係る半導体装置を示す断面図である。
【図９】本発明の電子基板が搭載された電子機器を示す斜視図である。
【図１０】別形態の電子基板の一例を示す断面図である。
【符号の説明】
【００５７】
Ｃ…キャパシタ（受動素子）、  Ｇ…接地電極膜、  Ｌ…インダクタ（受動素子）、  １…半導体装置（電子基板）、  １０、１００…シリコン基板（基板）、  １０ａ…第１の面（一方の面）、  １０ｂ…第２の面（他方の面）、  １２…導電部（貫通導電部）、  ２２…第１電極（電極）、  ３３…第２絶縁層（応力緩和層）、  ４２、４３、４５、４６…配線（配線パターン）、  ４４…絶縁層（応力緩和層）、  ４８、４９…ランド部（外部接続用端子）、  ５１…電子部品、  ３００…携帯電話（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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