(57)【特許請求の範囲】
【請求項１】
アドレスの遷移及びチップイネーブル（ＣＥ）信号に応答してアドレス遷移検出信号（以下、ＡＴＤ信号という。）を発生し、内部同期を行う半導体記憶装置において、
前記複数のＡＴＤ信号を受信し、全てのＡＴＤ信号の総和を内部同期信号として出力する同期信号生成回路を備え、前記同期信号生成回路は、ドレイン又はソースのいずれかが共通の第１のノードに接続されたＡＴＤ信号の入力手段と、
前記内部同期信号を出力するための第２のノードと、
前記第２のノードに設けられた、プルアップトランジスタと、前記チップイネーブル（ＣＥ）信号の遷移信号（ＣＴＤ）を受信し内部同期信号を発生する手段と、
前記第１のノードと前記第２のノードの間に挿入された前記チップイネーブル（ＣＥ）信号と同期させた同期信号制御信号（ＣＥ＿ＳＡＴ）信号がゲートに入力されるＭＯＳトランジスタと、を備え、
前記ＭＯＳトランジスタは、前記同期信号制御信号（ＣＥ＿ＳＡＴ）信号により、内部同期を行わない時に前記第２のノードを一定の電位にし、前記第１のノードと前記第２のノードの接続を切り離すように制御することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置に関し、特に、ＡＴＤ信号を使用して内部同期を行うダイナミックＲＡＭ、スタティックＲＡＭ等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
一般的に内部同期型のＳＲＡＭ等のメモリ回路では、アドレスの変化に応じて内部同期信号を発生しているため、アドレス遷移検出回路（以下、ＡＴＤ回路という。）がアドレス入力回路に用いられている。
【０００３】
図７に従いＡＴＤ回路を備えた従来のアドレス入力回路につき説明する。各アドレス信号Ａ０〜Ａｎは各ナンド回路１…の一方に入力される。このナンド回路１…の他方には、スタンバイ状態においては外部から信号を受け付けないようにするチップイネーブル（ＣＥ）信号の逆極性の信号が与えられている。ナンド回路１…の信号がアドレス遷移検出回路２に与えられると共に、インバータ３からデコーダへ与えられる。アドレス遷移検出回路２からはアドレス信号の変化を検出して、内部回路で必要となる内部動作タイミング制御用の基準パルスとなるアドレス遷移（ＡＴＤ）信号を出力する。ＣＥ信号は、インバータ４，５を介して内部回路へ与えられると共に。インバータ４からＣＥ信号がＣＥ遷移検出回路６に与えられる。ＣＥ遷移検出回路６からは、ＣＥが変化すると遷移検出信号ＣＴＤが出力される。このように、内部同期型のメモリ回路では、アドレス入力回路にＡＴＤ回路２を備え、そして、ＣＥ信号が初段に入力された構成となっている。
【０００４】
図８にアドレス遷移検出回路の一例を、図９にＣＥ遷移検出回路の一例を示す。
【０００５】
メモリの規模が大きくなるとそれに応じてアドレスの本数も増えるため、複数のＡＴＤ信号を合成するための回路（ＳＡＴ回路）として図１０に示すようなワイヤードオア回路７が一般的に用いられている。この回路７は、各アドレスの変化に応じて発生したＡＴＤ信号を受信して、いずれのアドレスからの信号に対しても同様の同期信号（ＳＡＴ）を出力として発生するためのものである。また、ＣＥからのアクセスを考えＣＥ遷移検出信号（ＣＴＤ）をＡＴＤ信号と同様に入力する場合もある。これらの遷移検出信号により発生した内部同期信号は用途に応じてプリチャージ信号、イコライズ信号、センスアンプ制御信号、ワードライン（デコーダ）、制御信号、出力ラッチ信号などに使用することができる。
【０００６】
しかし、このような従来型のＳＡＴ回路を使用する場合、いかなるＡＴＤ信号にも反応してしまうため、場合によっては不要なＡＴＤ信号により内部で無駄な同期信号を発生してしまうこともある。例えば、図１１に示すように、０番地（アドレス入力が全て”Ｌ”）以外を示している状態でＣＥを変化させスタンバイ状態になった場合、アドレス入力が”Ｈ”であるアドレスではＣＥの変化により一時的にＡＴＤ信号を発生する。したがって、内部同期信号（ＳＡＴ）が発生してしまうが、回路自体はスタンバイ状態であるため内部同期信号は必要なく不要な電流を消費することになる。
【０００７】
不要な内部同期信号の出力を無くすために、ＳＡＴ回路（ＳＡＴ）の出力にＣＥを同期させた回路を図１３に示す。この図１３に示すように、ＳＡＴ回路の出力にＣＥを同期させることにより内部同期信号の発生を防ぐことができる。即ち、ＳＡＴの信号をナンド回路の一方に入れ、他方に制御信号を入力させ、このナンド回路８の出力をノア回路９の一方に入力し、他方にＣＴＤ信号を入力させる構成をとることで、内部同期信号の発生を防ぐことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のように構成すると、図１３に示すように、ゲート数が増えるため内部同期信号の遅延を生じてしまうことになる。また、ワイヤードオア部でのＡＴＤパルスによる貫通電流も防げない。ＣＥ遷移検出信号（ＣＴＤ）を図８と同様にワイヤードオア入力した場合、ＣＴＤ信号の発生前にＣＥの入力されたゲートをイネーブルとしなければならないため、ＣＥアクセス時の不要なＡＴＤ信号を除去するという目的が達成できない。
【０００９】
また、スタンバイ時の内部同期信号を発生させない方法として、ＡＴＤ信号自体を発生させないようにしようとすると、ＣＥ信号でアドレスをラッチする回路をアドレス入力回路内に設ければよい。しかし、この場合複数のアドレス入力回路を制御しなければならないため、ＣＥ信号の負荷が大きく制御信号の遅延時間が大きくなる。よってスタンバイ状態に移行と同時ないしは直後のアドレスの変化に対してはアドレスのラッチが間に合わずＡＴＤ信号を発生してしまう。当然アクセスタイムを犠牲にはできないためアドレス入力側に遅延回路を入れることはできない。したがってアクセスタイムを考慮に入れた回路設計においてＡＴＤ信号側で制御するのは事実上困難である。
【００１０】
また、特公平１１−３３９４７５号公報には、スタンバイ解除時のＣＥ信号により発生するＡＴＤ信号を無効にする回路を複数の回路を利用して構成することが開示されている。しかしながら、この回路では、上述したように、制御回路が多いため通常のアドレスアクセスタイムが従来型に比べて遅くなるという問題がある。また、この公報のＳＡＴ回路については単純な多入力ＮＯＲかワイヤードオアかは不明であるが、いずれにしても貫通電流を消費するという問題がある。
【００１１】
この発明は、上記のような問題点を解決するためになされたものであり、その目的とするところは、内部動作に関与しないＡＴＤ信号による内部同期信号の発生を防ぎ、消費電流の増加を防ぐことにある。そして、それを実現するための制御回路の増加は行わず、メモリ回路の性能劣化やチップ面積の増加をさせず容易に実現することにある。
【００１２】
【課題を解決するための手段】
この発明は、アドレスの遷移及びチップイネーブル（ＣＥ）信号に応答してアドレス遷移検出信号（以下、ＡＴＤ信号という。）を発生し、内部同期を行う半導体記憶装置において、前記複数のＡＴＤ信号を受信し、全てのＡＴＤ信号の総和を内部同期信号として出力する同期信号生成回路を備え、前記同期信号生成回路は、ドレイン又はソースのいずれかが共通の第１のノードに接続されたＡＴＤ信号の入力手段と、前記内部同期信号を出力するための第２のノードと、前記第２のノードに設けられた、プルアップトランジスタと、前記チップイネーブル（ＣＥ）信号の遷移信号（ＣＴＤ）を受信し内部同期信号を発生する手段と、前記第１のノードと前記第２のノードの間に挿入された前記チップイネーブル（ＣＥ）信号と同期させた同期信号制御信号（ＣＥ＿ＳＡＴ）信号がゲートに入力されるＭＯＳトランジスタと、を備え、前記ＭＯＳトランジスタは、前記同期信号制御信号（ＣＥ＿ＳＡＴ）信号により、内部同期を行わない時に前記第２のノードを一定の電位にし、前記第１のノードと前記第２のノードの接続を切り離すように制御することを特徴とする。
【００１３】
上記した構成により、ＣＥの変化時に生じる不要なＡＴＤ信号をＳＡＴ回路の出力として発生させないようにしている。よって内部同期信号が発生しないので余分な動作をすることがなく、すぐにスタンバイ状態やアクティブ状態へと移行できる。また不要なＡＴＤ信号による貫通電流を防ぐことができる。
【００１４】
【発明の実施の形態】
図１は、この発明の一実施形態を示す回路図、図２は、図１の回路でスタンバイ状態に変化したときの波形図を、図３は図１の回路でＣＥアクセスを行うときの波形図を示すものである。また、図４にはＳＡＴ制御信号生成回路をそれぞれ一例として示した。
【００１５】
図１に示すように、複数のＡＴＤ信号を合成するための回路（ＳＡＴ回路）としてワイヤードオア回路７が用いられている。このＳＡＴ回路はドレイン又はソースのいずれかが共通に接続され、第１のノード（ゲート）にＡＴＤ信号が与えられ、ＡＴＤ信号の総和を第２のノードＮ２からインバータ１２を介して内部回路へ与える。この図１に示すものはドレインが共通に接続され、ソースは接地されている。
【００１６】
この図１に示す実施形態においては、第１のノードＮ１と第２のノードＮ２との間にＮチャネルＭＯＳトランジスタ１３が挿入されている。
【００１７】
上記の回路７は、各アドレスの変化に応じて発生したＡＴＤ信号を受信して、いずれのアドレスからの信号に対しても同様の同期信号（ＳＡＴ）を出力として発生するためのものである。そして、このＮチャネルＭＯＳトランジスタ１３にＣＥと同期させたＳＡＴ制御信号（ＣＥ＿ＳＡＴ）が与えられる。このＮチャネルＭＯＳトランジスタ１３は、ＳＡＴ制御信号により、内部同期を行わないときには第２のノードを一定の電位に保つものである。又、第２のノードＮ２にはＮチャネルＭＯＳトランジスタ１１ａを介してＣＴＤ信号が与えられている。
【００１８】
ＳＡＴ制御信号（ＣＥ＿ＳＡＴ）の生成は、例えば、図４に示す回路により作成される。ＣＥ信号がＳＡＴ制御信号生成回路のインバータ４１に入力され、このインバータ４１の出力が遅延回路４３とナンド回路４４の一方に与えられる。ナンド回路４４の他方の入力に遅延回路４３からの入力が与えられる。従って、このナンド回路４４から遅延回路４３で遅延されたＣＥ信号に同期した信号が出力される。そして、ナンド回路４４からの出力がインバータ４５を介して上記したＮチャネルＭＯＳトランジスタ１３のゲートに与えられる。又、インバータ４１の出力はインバータ４２を介して内部回路へ与えられる。
【００１９】
図１の回路において通常のアドレスアクセスを行う場合、アドレスの変化により発生したＡＴＤ信号を受信すると、ＣＥ＿ＳＡＴは”Ｈ”であるため内部同期信号を発生する。図１０の従来回路と比較してもＮチャネルＭＯＳトランジスタ１３が１段追加されただけであり、アクセスタイムは従来回路と同等となる。
【００２０】
次に、ＣＥがアクティブ状態からスタンバイ状態に変化する場合について説明する。図２に示すように、ＣＥの反転信号が”Ｈ”に変化するとアドレス回路では”０”番地を示そうとするため擬似的なＡＴＤ信号が発生する。これらの信号はＳＡＴ回路７に入力されるが、ＣＥ＿ＳＡＴも”Ｈ”から”Ｌ”に変化しているためＳＡＴ回路４０ではＡＴＤ信号の受信部分が出力側から切り離されており、内部同期信号は発生しない。また、この時ＡＴＤ信号の受信部はプルアップトランジスタとも切り離されているためＳＡＴ回路７内で貫通電流は流れない。
【００２１】
次に、ＣＥがスタンバイ状態からアクティブ状態に変化した場合について説明する。図３に示すように、ＣＥがイネーブルに変化したことによる遷移信号（ＣＴＤ）はＣＥ＿ＳＡＴの状態に関係なく内部同期信号を発生する。アドレス入力が０番地である場合を除いてＣＥ＿ＡＤＤの変化によるＡＴＤ信号が発生するが、回路構成上このＡＴＤ信号が不用な場合は図５中の遅延回路４３によりＣＥ＿ＳＡＴのタイミングを一定時間遅らせればよい。これによりＡＴＤ信号は内部同期信号に影響を与えない。回路構成上ＡＴＤ信号を全て受信する必要がある場合にはＣＥ＿ＳＡＴのタイミングをＣＴＤ信号の終了までに変化させて内部同期信号に反映させる。
【００２２】
このように、本発明の特徴はＡＴＤの受信回路とＳＡＴ回路の出力との間にＳＡＴ制御信号（ＣＥ＿ＳＡＴ）を入力している点であり、これによりＣＥの変化時に生じる不要なＡＴＤ信号をＳＡＴ回路の出力として発生させないようにしている。よって内部同期信号が発生しないので余分な動作をすることがなく、すぐにスタンバイ状態やアクティブ状態へと移行できる。また不要なＡＴＤ信号による貫通電流を防ぐことができる。
【００２３】
図５は本発明の他の実施形態であり、ＳＡＴ回路のソース側を制御信号でコントロールすることで実現している。即ち、ソース側をＮチャネルＭＯＳトランジスタ１３ａを介して接地している。このＮチャネルＭＯＳトランジスタ１３ａのゲートには、ＣＥと同期させたＳＡＴ制御信号（ＣＥ＿ＳＡＴ）が与えられる。この回路の動作は図１の実施形態と同じである。
【００２４】
図６は、ＳＡＴ制御信号生成回路の他の例を示す回路図である。図６に示すものは、ライトイネーブル（ＷＥ）からの信号を組み合わせたＣＷ＿ＳＡＴを制御信号を作成するものである。この制御信号を前記した図１、図４の回路の制御信号として入力すれば、ライト状態におけるＡＴＤ信号をも無効にすることが可能である。このため、図６においては、ライトイネーブル（ＷＥ）信号がインバータ４７を介してナンド回路４６の一方に入力される。ナンド回路４６の他方には上記したＣＥと同期させた信号が入力される。ナンド回路４６からライトイネーブル（ＷＥ）からの信号を組み合わせたＣＷ＿ＳＡＴを制御信号として出力される。また、ライトイネーブル（ＷＥ）信号はインバータ４８から内部回路に与えられる。
【００２５】
ライトイネーブル（ＷＥ）からの信号を組み合わせたＣＷ＿ＳＡＴを制御信号として入力することで、アドレスセットアップタイムを短くして使用する場合のライトモードや、その他の使用時にライトモードには不要なＡＴＤ信号を打ち消す事ができる。それによりイコライズやプリチャージといったリードモード用の動作とライトモード用の書きこみ動作とが重ならず、消費電流の低減となる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば、ＣＥの変化時に生じる不要なＡＴＤ信号をＳＡＴ回路の出力として発生させないので、内部同期信号が発生せず余分な動作をすることがなく、すぐにスタンバイ状態やアクティブ状態へと移行できる。また、不要なＡＴＤ信号による貫通電流を防ぐことができる。
【図面の簡単な説明】
【図１】  この発明の一実施形態を示す回路図である。
【図２】  図１の回路でスタンバイ状態に変化したときの波形図である。
【図３】  図１の回路でＣＥアクセスを行うときの波形図である。
【図４】  この発明の他の実施形態を示す回路図である。
【図５】  この発明に用いられるＳＡＴ制御信号生成回路の一例を示す回路図である。
【図６】  この発明に用いられるＳＡＴ制御信号生成回路の他の例を示す回路図である。
【図７】  従来のアドレス入力回路を示す回路図である。
【図８】  アドレス遷移検出回路の一例を示す回路図である。
【図９】  ＣＥ遷移検出回路の一例を示す回路図である。
【図１０】  従来のＡＴＤ信号合成（ＳＡＴ）回路を示す回路図である。
【図１１】  図１０の回路でスタンバイ状態に変化したときの波形図である。
【図１２】  図１０の回路でＣＥアクセスを行うときの波形図である。
【図１３】  従来のＡＴＤ信号合成（ＳＡＴ）回路を示す回路図である。
【符号の説明】
７  ＳＡＴ回路
１３  ＮチャネルＭＯＳトランジスタ
Ｎ１  第１のノード
Ｎ２  第２のノード
【図１】
0004494613.tif 000002
【図２】
0004494613.tif 000003
【図３】
0004494613.tif 000004
【図４】
0004494613.tif 000005
【図５】
0004494613.tif 000006
【図６】
0004494613.tif 000007
【図７】
0004494613.tif 000008
【図８】
0004494613.tif 000009
【図９】
0004494613.tif 000010
【図１０】
0004494613.tif 000011
【図１１】
0004494613.tif 000012
【図１２】
0004494613.tif 000013
【図１３】
0004494613.tif 000014