(57)【特許請求の範囲】
【請求項１】
ドライバ回路と電源グランド線路構造とをチップ内に含む回路構造において、前記電源グランド線路はペア構造を有しており、更に、前記チップ内の前記電源グランド線路ペア間には、予め定められた容量を有する容量素子が接続されると共に、前記容量素子は前記ドライバ回路を構成するトランジスタの直近の隣接位置か、或いは、前記トランジスタを覆うように設けられており、且つ、前記電源グランド線路の特性インピーダンスは、前記ドライバ回路を通じて信号を伝える信号伝送線路の特性インピーダンスより低く、且つ、前記電源グランド線路ペア間に接続される前記容量素子の予め定められた容量は、前記ドライバ回路の寄生容量よりも大きいことを特徴とする回路構造。
【請求項２】
請求項１において、前記容量素子は、前記ドライバ回路の容量素子と相補的に交互に動作するように接続されていることを特徴とする回路構造。
【請求項３】
請求項１又は２において、前記容量素子は、ｐｎ拡散容量（接合容量）、電極容量（蓄積容量）の少なくとも一つによって構成されており、前記容量素子は前記トランジスタの直近の隣接位置に設けられていることを特徴とする回路構造。
【請求項４】
請求項１〜３のいずれかに一項において、更に、トランジスタを含むユニット回路をチップ内で前記電源グランド線路に接続した構成を備えていることを特徴とする回路構造。
【請求項５】
それぞれ信号伝送線路に接続され、トランジスタを含むＮ（Ｎは２以上の整数）個のユニット回路によって構成されたユニット回路群と、当該ユニット回路群に対して電源を供給する電源グランド配線部とをチップ内に備え、前記電源グランド配線部は、ペア構造を有し、前記電源グランド配線部には、ユニット回路群の分岐直前の部分に容量調整部分を備えると共に、前記容量調整部分は、前記ペア構造の前記電源グランド配線部に接続された前記チップ内の電源グランド配線部に設けられたバイパスコンデンサによって構成され、
前記バイパスコンデンサを含む前記電源グランド配線部の特性インピーダンスＺｏｐｓは、前記各信号伝送線路の特性インピーダンスＺｏとしたとき、ａ（１／Ｎ）Ｚｏ（但し、ａは、同時アクセスしないことを考慮して定められた実行アクセスに相当する係数であり、ａ＜１である。）より大きくないように設定され、
前記バイパスコンデンサは、前記信号伝送線路の寄生容量より大きいことを特徴とする半導体集積回路。
【請求項６】
請求項５において、微細接続パッドをチップ全面に設け、交互に電源グランドパッドとして取り出す一方、前記バイパスコンデンサをバンプレスフリップチップ接続（バンプレススーパーコネクト）で同じ半導体材料で作られたキャパシタ群によって構成しておき、これらキャパシタ群を前記電源グランドパッドに接続した構成を有することを特徴とする半導体集積回路。
【請求項７】
請求項６において、前記微細接続パッドは、チップ周辺に２列に配置されており、これらのパッドは信号とグランドのペアパッドを構成していることを特徴とする半導体集積回路。
【請求項８】
請求項６又は７において、前記バンプレスフリップチップの接続ピッチは１０μｍ以下であることを特徴とする半導体集積回路。
【請求項９】
請求項８において、前記バンプレスフリップチップは、チップ内のほぼ全面に配置されていることを特徴とする半導体集積回路。
【請求項１０】
請求項６〜９のいずれか一項において、前記パッドは、外部配線とそれにつながる別チップのレシーバの負荷を駆動するドライバ回路に接続された信号パッドを有し、当該信号パッドを通して接続されたドライバ回路につながるバイパスコンデンサは、内部回路のキャパシタより大きいことを特徴とする半導体集積回路。
【請求項１１】
請求項１０において、前記バイパスコンデンサは、チップ周辺の空きスペース、キャパシタ基板、及び、信号パッドより外側の領域のいずれかに設けられていることを特徴とする半導体集積回路。
【請求項１２】
請求項１０において、前記信号パッドは、チップの中心部に設けられていないことを特徴とする半導体集積回路。
【請求項１３】
請求項６において、前記キャパシタはチップと異なる材質で構成されたキャパシタ基板に形成されていることを特徴とする半導体集積回路。
【請求項１４】
請求項１３において、前記キャパシタ基板は、Ｓｉのキャパシタ基板、チップ内キャパシタと同程度の面積（寸法）を持つキャパシタ埋め込みセラミック基板（薄膜配線）、及び、キャパシタ埋め込みプラスティック薄膜配線基板のいずれか一つであることを特徴とする半導体集積回路。
【請求項１５】
請求項１４において、前記キャパシタは分割度を減らして（場合によっては、べたキャパシタ構造）、より大きなキャパシタとして形成されていることを特徴とする半導体集積回路。
【請求項１６】
請求項１５において、前記各キャパシタには、キャパシタよりも多くの取り出し電極が設けられていることを特徴とする半導体集積回路。
【請求項１７】
請求項１５又は１６において、出力トランジスタの空乏層などによる寄生容量チャージによる瞬時スパイク電流を緩和するため、出力トランジスタの直前に直流抵抗が挿入されていることを特徴とする半導体集積回路。
【請求項１８】
請求項１７において、電源グランドの特性インピーダンスと直列抵抗の合計が、信号線の特性インピーダンスより小さいことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速で動作を行う論理回路、メモリ等の電子回路に使用される回路構成に関し、特に、半導体集積回路の回路構成に関する。
【０００２】
【従来の技術】
一般に、この種の半導体集積回路には、半導体チップ内に形成された論理回路、メモリ等がある。最近におけるディジタル化の要求と共に、ＧＨｚ帯において高速で動作するディジタル半導体集積回路に対する要望も高くなっている。このようなディジタル半導体集積回路には、多数のトランジスタが含まれているのが普通である。この場合、各トランジスタは電気エネルギを供給する電源に接続され、且つ、供給されたエネルギを排出するグランドにも接続され、トランジスタ回路を構成している。
【０００３】
このようなトランジスタ回路は、ＯＮ／ＯＦＦするスイッチ或いはゲート回路として動作するが、トランジスタがオンしても電源から電気エネルギが供給されない限り、信号はトランジスタから発信されない。
【０００４】
ここで、トランジスタゲート回路を考慮すると、当該ゲート回路のオン状態は一瞬にして訪れ、そのオン抵抗が小さい時、接続されている電源から電気エネルギ（電荷）を供給しようとしても配線の電荷供給能力がないという現象が起こる。配線がなぜ電気エネルギを供給できないかについては後に詳しく述べるが、電源グランド配線を伝送線路と見立て、その特性インピーダンスを５０Ωとすると、トランジスタゲート回路のオン抵抗がそれより低い１５Ωであれば、供給能力がないということになる。幸い、信号線の特性インピーダンスが５０Ω以上のときが多く、供給不足という問題は免れるが、トランジスタ寄生容量に電荷をチャージするための瞬時変化にも対応しなければならない。ともかく電荷供給のパイプを太くする、すなわち、電源グランドの特性インピーダンスを下げる方法と構造が必要である。このため、本発明者等は、先に、特開２０００−１７４５０５号公報において、電源グランドの特性インピーダンスを低下させる方法及び回路構造を提案した。
【０００５】
【発明が解決しようとする課題】
更に、トランジスタ回路のスイッチング動作が高速化すると、上記問題のほかに、急峻な電流増加に対して、抵抗するインダクタンスが無視できなくなってしまうと言う問題も生じる。折角、電源グランドの特性インピーダンスが信号線のそれより小さくしても電源グランド配線の寄生インダクタンスにより、急峻なトランジスタゲート回路の開放と寄生容量チャージに追いつけない。寄生インダクタンスを下げる方法とその構造が必要となる。
【０００６】
さらにもう一つ、受信トランジスタゲート内の全容量にオン抵抗に支配される電流でチャージが完了するまで、受信を確定する信号エネルギ（電荷量）が十分でないと言う問題もある。これが受信トランジスタ自身の動作遅れであり、結果として、この時間電源の電流が流れつづける。
【０００７】
このように、電源グランドの供給能力に律速されてトランジスタゲート回路のスイッチングをスムーズに制御できない状態がＧＨｚ帯のディジタル回路で顕著となる。
【０００８】
本発明の目的は、高速動作が要求される場合にも、電源グランドの電荷供給能力を十分にし、トランジスタゲート回路の特性が制限とならない条件にする回路構造並びに半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一態様によれば、ドライバ回路と電源グランド線路とをチップ内に含む回路構造において、前記電源グランド線路には、前記ドライバ回路に隣接して、予め定められた容量を有する容量素子が電源グランド間接続回路として接続されていることを特徴とする回路構造が得られる。
【００１０】
この場合、前記予め定められた容量は、前記ドライバ回路の寄生容量よりも大きいか、或いは、前記ドライバ回路の容量素子と相補的に動作するように接続されている。
【００１１】
また、前記予め定められた容量は、少なくともドライバ回路の蓄積電荷と、当該回路構成の全寄生容量と同等かそれより大きな容量であれば良い。
【００１２】
更に、前記容量素子は、ｐｎ拡散容量（接合容量）、電極容量（蓄積容量）の少なくとも一つによって構成されていることが望ましい。
【００１３】
本発明の別の態様によれば、更に、トランジスタを含むユニット回路をチップ内で前記電源グランド線路に接続した構成を備え、前記電源グランド線路の特性インピーダンスは、前記ドライバ回路を通じて信号を伝える信号伝送線路の特性インピーダンスより低いことを特徴とする回路構造が得られる。
【００１４】
本発明の他の態様によれば、トランジスタを含む複数のユニット回路によって構成されたユニット回路群と、当該ユニット回路群に対して電源を供給する電源グランド配線部とをチップ内に備え、前記電源グランド配線部は、ユニット回路群の分岐直前の部分に容量調整部分を備えていることを特徴とする半導体集積回路が得られる。
【００１５】
ここで、前記容量調整部分は、容量がユニット回路群よりも大きくなるように構成された配線部であっても良い。
【００１９】
また、前記ユニット回路群を構成する各ユニットは、複数の記憶用メモリセルを含むメモリであっても良い。この場合、バイパスコンデンサの容量ＣＴは、各メモリセルのセル容量よりも大きくなるように、設定される。
【００２０】
この場合、ユニット数Ｎは１〜１０の範囲であることが好ましい。
【００２１】
具体的には、前記バイパスコンデンサの容量ＣＴは、各メモリセルのセル容量の数倍に選択されている。
【００２３】
本発明の更に態様によれば、微細接続パッドをチップ全面に設け、交互に電源グランドパッドとして取り出す一方、前記バイパスコンデンサをバンプレスフリップチップ接続（バンプレススーパーコネクト）で同じ半導体材料で作られたキャパシタ群によって構成しておき、これらキャパシタ群を前記電源グランドパッドに接続した構成を有することを特徴とする半導体集積回路が得られる。
【００２４】
ここで、前記微細接続パッドは、チップ周辺に２列に配置されており、これらのパッドは信号とグランドのペアパッドを構成している。
【００２５】
一方、前記バンプレスフリップチップの接続ピッチは１０μｍ以下になるように配置される。
【００２６】
ここで、バンプレスフリップチップは、チップ内のほぼ全面に配置されていても良い。
【００２７】
また、前記パッドは、外部配線とそれにつながる別チップのレシーバの負荷を駆動するドライバ回路に接続された信号パッドを有し、当該信号パッドを通して接続されたドライバ回路につながるバイパスコンデンサは、内部回路のキャパシタより大きいことが望ましい。
【００２８】
この場合、バイパスコンデンサは、チップ周辺の空きスペース、キャパシタ基板、及び、信号パッドより外側の領域のいずれかに設けられ、信号パッドは、チップの中心部に設けられていないことが望ましい。
【００２９】
更に、前記キャパシタはチップと異なる材質で構成されたキャパシタ基板に形成されていても良い。この場合、キャパシタ基板は、ＳＯＩのキャパシタ基板、チップ内キャパシタと同程度の面積（寸法）を持つキャパシタ埋め込みセラミック基板（薄膜配線）、及び、キャパシタ埋め込みプラスティック薄膜配線基板のいずれか一つである。
【００３０】
ここで、キャパシタは分割度を減らして（場合によってはべたキャパシタ構造）、より大きなキャパシタとして形成されている。一方、各キャパシタには、キャパシタよりも多くの取り出し電極が設けられていても良い。
【００３１】
本発明では、出力トランジスタの空乏層などによる寄生容量チャージによる瞬時スパイク電流を緩和するため、出力トランジスタの直前に直流抵抗が挿入されても良い。
【００３２】
また、この場合、電源グランドの特性インピーダンスと直列抵抗の合計が、信号線の特性インピーダンスと同じか小さいことが望ましい。
【００３３】
【発明の実施の形態】
ここで、本発明の実施の形態に係る回路構成並びに半導体集積回路を説明する前に、本発明の理解を容易にするために、本発明の原理について説明しておく。
【００３４】
電源グランドのソースは通常チップの外にあり、配線の長さによる遅延で、トランジスタのオン時の電荷供給に間に合わない。これが高速スイッチにおける基本的な問題となる。この問題は火事現場に消防自動車が到着するのに時間がかかるという問題に相当し、火事の場合には、火事現場に消火栓が用意されていれば、この消火栓を消火に用いることにより、火事に対して即応できる。
【００３５】
このことは、電子回路においても、信号を発信するトランジスタの電源グランド接続部にそのトランジスタの負荷容量を充足するに十分な電荷の貯蔵庫、即ち、バイパスコンデンサ（デカップリングキャパシタとも呼ばれている）があれば即応できることに相当している。貯蔵庫の電荷量はそのトランジスタ動作を保証する最低電位の電圧低下しかしない量であれば良い。火事の場合に、初期消火に十分な水か消化剤であれば良いということと同様である。
【００３６】
電子回路において、例えば、電圧降下が２０％以内をよしとするならば、送信トランジスタの蓄積電荷量と寄生容量の合計を５ｆＦとし、信号受信トランジスタの同様の定義のものが５ｆＦ、その間をつなぐ配線容量が１０ｆＦであるとするとＱ＝ＣＶの関係を勘案して２０ｆＦ／０．２＝１００ｆＦ＝０．１ｐＦのバイパスコンデンサが発振トランジスタ電源グランド接続部（厳密に言えば物理的に配線長さ０という事である）にあれば良い。
【００３７】
本発明では、上記した原理に基づき、負荷である受信側トランジスタとそれにつながる伝送線路の負荷への電荷供給に対して、バイパスコンデンサの配置と構造を提案する。また、外部電源からバイパスコンデンサを通じて信号発振トランジスタ（ドライバ）につながる電力伝送パイプが信号を伝える伝送線路（支線）パイプより太いことが重要であり、この点については、先の引用文献１で詳述した。以下では、引用文献１で説明した構造を前提として、本発明の回路構造を説明するが、本発明は、必ずしも、この構造に限定されない。
【００３８】
次に、図面を参照して、上記した本発明の原理を更に詳細に説明する。
【００３９】
まず、図１を参照して、トランジスタによるドライバ回路の過渡応答を説明する。ここで、理想的ＭＯＳトランジスタＱ１が理想的入力信号でオンしたときは、オン電流Ｉ０＝Ｖｄｄ／Ｒｏｎが流れる。電源が一瞬にしてこの電流に相当する電荷を供給できる時にこの前提が生まれる。トランジスタスイッチ遅れが無いとすると、次の瞬間、電流は伝送線路に遭遇し、その特性インピーダンスに相当する抵抗を受ける。
【００４０】
この時の等価回路が図１の中段に示されている。このとき、オン電流ＩＴ＝Ｖｄｄ／（Ｒｏｎ＋Ｚ０）が流れる。通常、電流Ｉ０は無視し、ＩＴの流れる電荷を電源が供給できるかが問われることになる。電流は電荷の移動量を定義するもので、電荷量はＱ＝Ｉ×ｔである。そして、空間的電荷密度を規定することは難しいがこの各場所の空間的な電荷密度がその場の電圧となる。Ｖｄｄが各場所で保証されないことはイメージ的に判明しよう。電源が理想的で、ｔｐｄの間、この状態が続いたとすると伝送線路にチャージされた電荷量はＱＴ＝ＩＴ×ｔｐｄとなる。
【００４１】
この後、電流ＩＴは新たな負荷ＲＬを感じることになる。伝送線路はチャージが完了しているため、負荷とはならず、図１下段の等価回路となる。すなわち、ＩＩ＝Ｖｄｄ／（Ｒｏｎ＋ＲＬ）となる。ＩＴで流れてきた電流が、負荷に遭遇した瞬間ＩＩになる。この場合、ＩＴ＞ＩＩであれば電荷はそのまま反射して伝送線路をもどることになる。ＩＴ＜ＩＩのときは負の反射が出る。
【００４２】
時間２ｔｐｄの経過後、この反射の影響を電源が受けるが、本発明の趣旨は、あくまでも初期状態、即ち、過渡状態における問題を解決することにあるから、ここでは、この問題に触れない。ただし、最初の問題をよくすることは２次的な問題をよくすることになり、結果として回路形式に対する設計的マージンを拡大することに繋がることを指摘しておく。
【００４３】
図１に示された電子回路では、上述した状態変化は光速で行われる。従来のトランジスタのスイッチ速度は伝送線路の長さの光速に対して、あまりにも遅く、潮の満ち引きに似た状態であったため、図１のような時間ずれの問題を意識することは無かった。
【００４４】
次に、本発明の理解を容易にするために、電荷密度の変化状態を比喩的に説明する図２を参照して説明する。図２では、水の詰まった大きなタンクからパイプを通してバルブがつながり、バルブに下には空のパイプを通して負荷パイプがつながっているパイプラインが想定されている。図２に示されたタンクを供給電源に対応させると、それにつながるパイプは電源配線、バルブシャッターはトランジスタゲート、空の供給配管は信号配線、細いパイプの負荷は負荷というように、図１の回路に対応させることができる。図２において、濃く塗りつぶした部分は水が詰まっていることを示し、ここで水はバルブの直上まで詰まっている。
【００４５】
今、電源線と信号線を同じパイプの太さ、すなわち同じ特性インピーダンスとすると、図３のような概念となる。次に、図３を参照して、水源配管と供給配管が同じ太さの時、バルブ開放の瞬間に生じる現象について説明する。
【００４６】
図３に示すように、バルブ開放された瞬間、図３上段のように、水源配管のバルブ直上まで詰まっていた水はバルブより下に流れ落ちる。重力という問題を無視しても、水圧０の空間に水は拡散していく。バルブ直上の水圧は当然落ちる。低下した水圧の情報を圧力の伝わる速度でタンクへ伝えるが、水源配管が長いため、しばらく時間がかかる。圧力の伝わる速さは音速である。水の場合、約１０００ｍ／ｓである。この間拡散していくパイプの体積分を補うためにはその対象部分の水は体積膨張しなければならない。すなわち、その分の水圧低下となる。上下配管が同じ太さのため、ちょうど２倍の体積となる。水は固体と同様体積の膨張はほとんどない。したがって、図３の下段のように、配管断面の１／２しか詰まらない水の流れとなる。
【００４７】
一方、図１に示された電子回路でも全く同様な現象が生じる。電子密度はいくらでも変えられる（空気のように）ため、伝達速度は光速であることを念頭においておけば、図３の上段に示す概念図によって説明できる。１／２に希釈された電子密度、すなわち、電圧は（１／２）Ｖｄｄであることは言うまでもない。トランジスタ特性からオン電流ＩＴ＝Ｖｄｄ／（Ｒｏｎ＋Ｚ０）が期待されたが、２ｔｐｄまでの時間は（１／２）ＩＴ＝（１／２）Ｖｄｄ／（Ｒｏｎ＋Ｚ０）しか流れないことになる。ここで電源配線は信号配線と同じ長さで同じ特性インピーダンスとした時である。もし、線路のｔｐｄが１ｎｓであるとすると、１ＧＨｚクロック（オン時間０．５ｎｓ以下）ここまで説明すれば分かることであるが、電源配線のパイプの太くする、すなわち、特性インピーダンスを小さくすればよいことになる。
【００４８】
これが、特願２０００−３５０９０４号（特開２００２−１５８５０７号公報）（引用文献２と呼ぶ）で記述した第一と第二の効果を発揮する原理である。本発明もこの基本構成を前提にしているため、繰り返して図４にこの概念を示す。
【００４９】
図４から電子回路を考えると、希釈される体積が小さい分、電圧の低下が少なくなる。たとえば、電源配線の特性インピーダンスを１０Ωとし、信号配線を５０Ωとすると、トランジスタオン抵抗１０Ωの時の電圧低下は（（５０＋１０）／（１０＋１０＋５０））Ｖｄｄ＝０．８５７Ｖｄｄということになる。
【００５０】
簡単な例としてこれを説明すると、図５のようになる。図５では、電源線及びグランド線とのペアを電源グランドペア線として示しており、ここでは、分布定数回路をあらわす円筒形状によってあらわされているが、実際には、チップ上に配置された電源及びグランド配線パターンである。図示された電源グランドペア線は、特性インピーダンスＺ０ｐｓ、伝送遅れｔｐｄｐｓを有するものとする。また、同様に、信号線も分布定数回路としてあらわされており、特性インピーダンスＺ０及び伝送遅れｔｐｄを有しているものとする。
【００５１】
図５において、電源ソースから導かれる電源グランドペア線の特性インピーダンスＺ０ｐｓを介して電流が流れるため、電源グランドペア線路の長さによる伝送遅れｔｐｄｐｓの時間だけ信号線のＶｄｄ×（Ｒｏｎ＋Ｚ０）／（Ｒｏｎ＋Ｚ０＋Ｚ０ｐｓ）の電圧低下が起こる。もう少し正確に時間を規定する。ｔを電圧低下の起こる時間とすると、ｔｐｄ≧ｔｐｄｐｓのとき、０＜ｔ＜ｔｐｄｐｓ間の電圧低下となる。ｔｐｄ≦ｔｐｄｐｓのときは０＜ｔ＜ｔｐｄとなる。遅延時間がｔｐｄｐｓまでのｔｐｄ＜ｔ＜ｔｐｄｐｓのときはＶｄｄ×（Ｒｏｎ＋ＲＬ）／（Ｒｏｎ＋ＲＬ＋Ｚ０ｐｓ）の電圧低下に変化する。
【００５２】
電源が電源グランドペア線路の電圧低下を感じてそれを補充する操作の時間があり、さらに後に引き続いた電圧変動があるが、本発明は、この初期状態の改善にかかわるものであるので、以後の電圧変動についての説明は省略する。
【００５３】
さて、電源グランドペア線の特性インピーダンスが信号線のそれと同じであるとし、トランジスタのオン抵抗がその特性インピーダンスに比べ無視できるとすると、（１／２）Ｖｄｄの振幅が先ずレシーバ端に流れる。レシーバ端がＣＭＯＳゲートで数ｆＦであれば、ほぼ開放端であると見え、信号エネルギは全反射する。これにより、ＣＭＯＳゲートが感じる電圧は（１／２）×２Ｖｄｄ＝Ｖｄｄとなる。これでゲートに伝わる信号は正常となり、信号伝送線路の伝送線路遅れのみで伝送されたことになる。
【００５４】
数本の信号線が１本の電源グランドペア線で供給されるときは、電源グランドペア線の特性インピーダンスは信号線のそれの本数分の１以下である、すなわち、Ｚ０ｐｓ≦Ｚ０／Ｎ（ここでＮは共有される信号線本数）が望ましくなる。これも引用文献２に示された第二の条件となる。
【００５５】
このことを前提にしても電源グランド揺らぎの問題は無くならないと共にトランジスタスイッチングの遅延も伴う次の各種の問題が解決できていない。
【００５６】
第１の問題は、出力信号の先に存在する負荷に必要な電荷を供給できないと言うことであり、本発明はこのための手段を提供する。負荷に対する電荷の供給の例としては、既に記述されているように、信号線路のチャージアップと、レシーバのゲート容量へのチャージアップがある。電源グランドの特性インピーダンスを小さくすればそれだけ急激なチャージアップに耐えることができるが、所詮は遠くの電源からの電荷の供給は期待できないだけでなく、その間に、反対の遷移時間になってしまう。従来の製品では、できるだけパスコンを負荷の近くに持ってきてそれに対応しようとしていて、チップ内にバイパスコンデンサを取り込む事が良く行われるようになっている（Ｉｎｔｅｌ  Ｐｅｎｔｉｕｍ（登録商標）ＩＩ，Ｐｅｎｔｉｕｍ（登録商標）ＩＩＩ，Ｐｅｎｔｉｕｍ（登録商標）４など）。
【００５７】
しかし、従来の製品では、電源グランドの線路的な取り扱いができておらず、短い配線にもかかわらず、寄生インダクタンス（Ｌｃ）が大きく、問題を解決しきれていない（Ｐｅｎｔｉｕｍ（登録商標）ＩＩＩの発表ではパスコンはゲートの１００μｍ以内とする）。
【００５８】
本発明では、寄生インダクタンスをも考慮した場合、伝送線路をチップ内に取り込むことが極めて有効であることを見出した。図６を参照すると、本発明の概念構成が示されており、ここでは、この電源グランドペアの伝送線路化に加えてさらに効果的なチップ内バイパスコンデンサ（Ｃｐ）の埋め込む構造が採用されていることが分かる。
【００５９】
より具体的に説明すると、図６に示された回路構成は、電源グランドペア伝送線路２０とチップ２１とを含み、電源グランドペア伝送線路２０の一端は、電源２２に接続され、他端はチップ２１内に配置されている。図示された電源グランドペア伝送線路２０の電源線は、チップ２１内で、入力信号に応答して動作する複数のドライバ回路２５に接続されている。また、チップ２１には、ドライバ回路２５のほかに、複数のレシーバ回路２６が設けられており、これらドライバ回路２５とレシーバ回路２６とは、それぞれチップ内信号伝送線路２７によって接続されている。
【００６０】
この例の場合、Ｎ本のチップ内信号伝送線路２７が設けられており、且つ、各伝送線路は特性インピーダンスＺ０及び伝送遅れｔｐｄを有しているものとする。一方、電源グランドペア伝送線路２０は、特性インピーダンスＺ０ｐｓ及び伝送遅れｔｐｄｐｓとを有しており、電源グランドペア伝送線路２０の特性インピーダンスＺ０ｐｓは、ａ（１／Ｎ）Ｚ０より大きくないように設定されているものとする（但し、ａはＮ本のチップ内信号伝送線路２７が同時にアクセスされないことを考慮して定められた実行アクセスに相当する係数であり、ａ＜１である）。
【００６１】
更に、チップ２１内の電源グランドペア伝送線路２０には、前述したように、バイパスコンデンサＣｐが接続され、且つ、当該電源グランドペア伝送線路２０には、寄生インダクタンスＬｃが伴っているものとする。
【００６２】
以下では、電源グランドペア伝送線路２０と信号線路２７の特性インピーダンスＺ０ｐｓ及びＺ０を変数としてシミュレーションを行う。この場合、ドライバ回路２５及びレシーバ回路２６のトランジスタがＭＯＳトランジスタによって構成されているものとし、送信側即ちドライバ回路２５のトランジスタのオン抵抗はＲｏｎ＝Ｌ／１２ｋＷ（ＶＧ−｜ＶＴ｜）＝１２０Ωであり、ゲート容量Ｃｏｘ＝ｂεｏｘＬＷ／ｔｏｘは５ｆＦとする。
【００６３】
ここで、Ｌはゲート長（０．１８μｍ）、Ｗはゲート幅（０．５μｍ）、ｔｏｘは実効ゲート酸化膜厚み（０．００１５μｍ）、εｏｘはＳｉＯ２の誘電率４×８．８５４×１０−１２Ｆ／ｍ、ｋはトランジスタのゲイン要素（０．００１）、ｂは寄生容量に対するゲート実効面積比＝２．３、ＶＧはゲート電圧（０．５Ｖ）、ＶＤＤ＝１．５Ｖ、ＶＴはしきい値電圧（０．２５Ｖ；レシーバにおいて）である。
【００６４】
信号の遷移時間が２５ｐｓとし、信号線路の遅延時間は無視できる時間とし、線路の寄生容量Ｃｌ＝１０ｆＦ、レシーバのゲート容量Ｃｒ＝５ｆＦとした時、図６の等価回路は図７のようにあらわすことができる。
【００６５】
図７に示された等価回路にしたがうと共に、電源グランドペア伝送線路２０と信号線路２７の特性インピーダンスＺ０ｐｓ及びＺ０を変化させることによって、シミュレーションした結果に基づき、本質的な構造のあり方を規定する。ここで、表１には、シミュレーションの条件が示されている。
【００６６】
【表１】
0004572054.tif 000002
【００６７】
表１の条件１及び２は、電源グランドペア伝送線路２０の特性インピーダンスＺ０ｐｓが２本のチップ内信号伝送線路２５の特性インピーダンスＺ０より大きい場合であり、他方、条件３及び４は、電源グランドペア伝送線路２０の特性インピーダンスＺ０ｐｓが２本のチップ内信号伝送線路２５の特性インピーダンスＺ０より小さい場合である。このことからも明らかな通り、条件３及び４は本発明の前提条件を満足している。他方、条件２は寄生インダクタンスＬｃについては、本発明の前提条件を満足している。
【００６８】
図８は、シミュレーションに用いられた具体的な回路構成を示しており、ここでは、２本の信号伝送線路を１本の伝送線路で代表し、表１で上げたシミュレーション条件の一例が示されている。図８を図７と比較しても明らかなように、図８では、バイパスコンデンサＣｐを６０ｆＦにし、その寄生インダクタンスＬｃ（即ち、（Ｌ１＋Ｌ５））を変化させるように構成している。
【００６９】
図９を参照すると、図８に示された回路構成を表１に示された各条件１、２、３、及び４でシミュレーションした結果が示されている。図９では、上段に電流変化、下段に電圧変化が示されている。図９に示されているように、電流及び電圧が、条件３及び４においても若干共振しているものも見受けられるが、現実には配線抵抗などが挿入されていて、この程度の共振エネルギは吸収される。グランドの揺らぎはこの回路シミュレーションではできないため、電源電圧低下部分を注目する。図９に示された出力結果をまとめたものが表２である。よい条件順に並べると、条件４、条件３、条件２、条件１となる。
【００７０】
これから電源グランドペア線路の特性インピーダンスは負荷線路の特性インピーダンスＺ０ｐｓより小さければよいということ、バイパスコンデンサに寄生しているインダクタンスＬｃが小さいとよいということが判明する。
【００７１】
【表２】
0004572054.tif 000003
【００７２】
表２からも明らかな通り、条件３及び４の下におけるシミュレーションの入力立ち上がりは２５ｐｓ以下であり、パルス相当周波数ｆは、ｆ＝０．３５／２５ｐｓ＝１４ＧＨｚとなる。この結果は、実質上、１４ＧＨｚにおけるスイッチングを可能にするものであり、現行技術で実現されている結果を遥かに凌駕しており、本発明は高速動作において極めて有効であることが分かる。
【００７３】
また、条件２のように、バイパスコンデンサＣｐのインダクタンスＬｃを低減することによっても、特性の改善が見られるため、本発明では、バイパスコンデンサＣｐのインダクタンスＬｃを低減する構造をも提案する。
【００７４】
図８に示された等価回路において、電源グランドペア線路の伝送遅れを１００ｐｓとしたが、誘電率４の絶縁物内の線路であれば、上記伝送遅れは１５ｍｍの配線長さに相当する。ちょうどＬＳＩパッケージのピン近傍にバイパスコンデンサを設けることによって、この場合の電源の役目を実現できる。
【００７５】
図８では、バイパスコンデンサから伝送線路でトランジスタまで配線されているとして、寄生インダクタンスが５０ｐＨだけであると言うよい電源線路としている。グランドに対しても同様である。バイパスコンデンサの容量ＣＰは６０ｆＦと負荷容量Ｃｌの２倍の容量が２セットのドライバに対して１個ついていて、その寄生インダクタンスが非常に大きい５ｎＨと今回提案で実現可能な１０ｐＨを付けその効果を見たものである。伝送線路は今回提案のセットになる５Ωとあまり伝送線路として配慮しないときに生じる１００Ωを想定した。当然１００Ωの場合はその寄生インダクタンスは５０ｐＨという小さな値でなく数ｎＨ程度になってひどい状態となるが、比較のため、低い寄生インダクタンスのままとした。なお、電源グランドの寄生インダクタンスが大きくなるとどんどんと電源供給時間が遅れ、バイパスコンデンサＣＰの効果が大きくなる。本発明では、これにも対応できるようにするため、バイパスコンデンサの寄生インダクタンスの小さな状態（条件２と４）を実現することが効果的であることも明らかにしている。
【００７８】
チップ内への電源グランドの供給配線方法として、いわゆるコプレーナ線路が伝送線路として採用されている。例えば、インテルの０．２５μｍプロセスで作られているＰｅｎｔｉｕｍ（登録商標）ＩＩチップでは第５層（最上層）電源グランド配線は２．５６μｍピッチと広い配線である。しかし、この線路で問題なことは、電源グランド配線の特性インピーダンスを５０Ωより小さくすることは寸法的に現実的でない。
【００７９】
このことを考慮して、本発明では、図１０のようなスタックトペア線路を採用することによって、線路の容量を大きくし、これによって、特性インピーダンスを５０Ωより小さくする構造を採用している。
【００８０】
図１０を参照して、本発明の実施形態に係るスタックトペア線路の構造をより具体的に説明する。図示された例は、電源グランドペアが複数層に亘って配置されている場合を示しており、ここでは、電源グランドペア以外の部品、基板等は簡略化のために省略されている。幅広の電源線３１ａが、図１０の最上層に配置されており、この電源線３１ａの左右には、幅の狭い電源線３１ｂが複数配置されている。また、電源線３１ａと同様に幅広のグランド線３２ａが電源線３１ａと対向するように、即ち、スタックト（積層）されるように電源線３１ａの下側に配置されている。グランド線３２ａの両側にも、幅の狭い複数のグランド線３２ｂが配置されており、これらグランド線３２ｂも上部の電源線３１ｂと対向するように配置されている。
【００８１】
更に、図示された例では、電源線３１ａは、グランド線３２ａの下層に設けられた電源層３１ｃにプラグ３３ａを介して電気的に接続されている。この下側電源層３１ｃは電源層３１ａに比較して狭い幅を有している。他方、グランド層３２ａもプラグ３３ｂを介して、電源層３１ｃの下側に配置された下側グランド層３２ｃに電気的に接続されており、この下側グランド層３２ｃは、下側電源層３１ｃと互いに対向するように配置されている。
【００８２】
このように、電源層を幅広くすること、並びに、グランド線とスタックトすることにより、電源グランドペアの容量を大きくすることができ、これによって、これら電源グランドペアに必要な特性インピーダンスを実現することができる。
【００８３】
上記した層構造になっていることで位相のずれによる損失があり、チップ内スタックトペア線路であっても長いアプローチを必要とするとき、バイパスコンデンサはできるだけトランジスタの近くになければならず、チップに埋め込むことが理想である。
【００８４】
なお、スタックトペア線路にすると総数が増えるが、供給エネルギが前述のように増えるため、１ペア層か多くても２ペア層で十分である。
【００８５】
図１１を参照すると、本発明の他の実施形態に係る回路構造は、図１０に示した階層構造の最下面のプラグ３３ｂと同様なプラグ４０を通して電源グランド配線に接続することによって、所望の容量を実現することができる。具体的に説明すると、図１１に示された回路構造では、チップ上に設けられた電源線４１と、この電源線４１に対して平面的に間隔を置いて配置されたグランド線４２とを有している。
【００８６】
両電源線４１とグランド線４２との間のチップ領域には、ＮＭＯＳ４３及びＰＭＯＳ４４とによって構成されたインバータが形成されている。ここで、ＮＭＯＳ４３のソースはグランド線４２に接続され、他方、ＰＭＯＳ４４のソースは電源線４１に接続されている。また、ＮＭＯＳ４１及びＰＭＯＳ４２のゲートは入力端子４５に共通に接続されると共に、ＮＭＯＳ４１のドレインとＰＭＯＳ４２のドレインとは出力端子４６に電気的に接続されている。図示された例ではインバータが１個の場合を示しているが、半導体集積回路では、多数の素子（図示せず）がインバータと共に集積化されているのが普通である。
【００８７】
更に、電源線４１及びグランド線４２は、図１０と同様に多層構造を有しており、図示された電源線４１及びグランド線４２は他の層のグランド線及び電源線とスタックト構造を有している。電源線４１及びグランド線４２は他の層のグランド線及び電源線とプラグ４０を介して電気的に接続されている。
【００８８】
図示された例では、他の層のグランド線或いは電源線には、２点鎖線で示されたように、幅広の電極部４７が設けられており、この電極部４７によって所望の容量が得られるように構成されている。このことからも明らかな通り、図示された構成は、電極部４７だけによって所望の容量を達成できる。このような電極部４７を他のユニットに対しても設けることによって、図６を参照して説明した電源グランドペアの特性インピーダンスをえることができる。
【００８９】
図１２を参照すると、図１１に示したＮＭＯＳ４３及びＰＭＯＳ４４を使用して、容量素子を構成している。図示された容量素子は、ＮＭＯＳ４３のドレイン及びＰＭＯＳ４４のソースをそれぞれ拡散層４８、４９によって、グランド線４２及び電源線４１に接続することにより、大きな容量が得られるように構成している。また、ＰＭＯＳ４４のゲート及びソースは、それぞれＮＭＯＳ４３のソース及びゲートに接続されている。このように、特別に設計したゲート容量を有するバイパスコンデンサを設けることによっても、所望の容量並びに特性インピーダンスを得ることができる。
【００９０】
図１３を参照すると、本発明の更に他の実施形態に係る回路構成として、ＤＲＡＭに使用されるキャパシタをバイパスコンデンサとして使用した例が上げられている。具体的に説明すると、常にオン状態に保たれたアクセストランジスタ５１がＰ型基板５２内に設けられており、このアクセストランジスタ５１は２つのＮ型拡散領域５３と、ゲート領域に設けられたゲート電極５４とを備え、当該ゲート電極５４はワード線に接続されている。この例では、ワード線上には、常に、アクセストランジスタ５１がオンとなるような信号が与えられているものとする。
【００９１】
更に、各拡散領域５３にはプラグ５５及び５６が設けられており、このうち、プラグ５５はビット線５７に接続され、このビット線５７は上層の電源層に電気的に接続されている。
【００９２】
他方、プラグ５７上には、ＤＲＡＭ用のキャパシタと同様な構造を有するバイパスコンデンサ６０が接続されている。図示されたバイパスコンデンサ６０は、下部電極６１、上部電極６２、及び、両電極間に設けられた高誘電体材料層６３とによって構成されている。
【００９３】
図１４を参照して、本発明の別の実施形態に係る回路構成を説明する。図示された例では、半導体チップ７１とキャパシタ部を埋め込んだ基板７２とをバンプレススーパーコネクト技術を用いて接続した構成が示されている。この場合、チップ７１には、チップアクティブ層及び配線層７３が形成されており、他方、基板７２には、基板配線部及びキャパシタ部７４が設けられている。チップ７１及び基板７２を接続するバンプレススーパーコネクト技術については、特開２０００−２９９３７９号公報に記載されているので、ここでは説明を省略する。図示された構造において、チップ７１又は基板７２のいずれかに、抵抗を挿入することによって、より良好なシミュレーション結果が得られることが確認されている。この場合、抵抗はゲートチャネル抵抗、拡散層抵抗等の半導体抵抗でもよく、或いは、薄膜抵抗であっても良い。
【００９４】
図１５を参照すると、図１４に示した構造がより具体的に示されている。図示された例では、チップ７１側にスタックトペア線路７５が設けられており、他方、基板７２側にもスタックトペア線路７６が設けられている。両スタックトペア線路７５及び７６は前述した電源グランドペア線路を構成している。図示された例の場合、両スタックトペア線路７５及び７６が直交するように配列されており、且つ、パンプレススーパーコネクト技術により、プラグ７７を介して互いに接続されている。
【００９５】
図１６を参照すると、両スタックトペア線路７５及び７６が上下に対向して位置付けられ、且つ、並行に配列されている点以外、図１５と同様である。
【００９６】
図１７を参照して、バンプレススーパーコネクトの一断面例を説明する。チップ７１内には、チップ内電源線７１ａとチップ内グランド線７１ｂがスタックトペアの形で配線されている。一方、基板７２内には、基板内電源線７２ａ及び基板内グランド線７２ｂが設けられている。この例では、基板７２内の電源線７２ａとグランド線７２ｂの一部に埋込キャパシタが設けられており、この関係で、電源線７２ａとグランド線７２ｂの一部の間には、高誘電体８３が配置されている。更に、チップ７１側の各線路はプラグ８４を通して基板側の電源グランドスタックとペア線路につながっている。両者の接続がプラグで連続的に書かれているが、その境界接続がバンプレススーパーコネクト法で接続されていて、プラグのないところの接続を確実にするため、ダミー配線層８５により接続が行われている。また、このプラグ間にもプラグが設けられており、このプラグによって、基板側のキャパシタが接続されている。キャパシタは、この例では対向面積を少なくするため、高誘電体８３を用いたキャパシタとなっているが、通常の誘電体キャパシタでもよいことはいうまでもない。この場合、ダミー接続配線８５を利用してキャパシタ電極とする構造であっても良いことは言うまでもない。
【００９７】
【発明の効果】
以上説明したように、最上層の電源グランドペア層は製造プロセスの微細化に関係なく、電力量による支配条件で、幅広の配線がストライプ状に形成されている。その配線ピッチは数μｍであり、このピッチに相当する外部接続パッドが図１５、図１６のように形成されていれば、チップ内にバイパスコンデンサを設けず、取り付け基板にキャパシタを埋め込んでも同様な効果を生むことになる。この場合、前述したバンプレススーパーコネクト方式を採用すれば良いことは前述した通りである。いずれにしても、バンプピッチ、或いは、プラグピッチを２〜１０μｍの範囲にすることが望ましい。基板の埋め込みバイパスコンデンサはＳｉ基板であれば、チップ内と同様な構造が取れる。もし、アルミナやポリイミド、ベンゾシクロブタンなどの絶縁基板であれば金属電極キャパシタや積層キャパシタなどあらゆる従来のキャパシタ構造を採用することができる。
【００９８】
更に、本発明に係るバイパスコンデンサは、ドライバ回路に可変容量素子が設けられている場合、当該可変容量素子と相補的に動作するように構成しても良い。具体的には、バイパスコンデンサを図１２に示すように構成しておき、当該パイパスコンデンサをインバータと同じ寸法にすることにより、相補的な動作を実現できる。
【図面の簡単な説明】
【図１】本発明の一原理を説明するための回路構成を示す図である。
【図２】水のパイプラインモデルを用いて、本発明の原理を比喩的に説明するための図である。
【図３】図２に示されたシステムにおける動作をより詳細に説明するための図である。
【図４】図２のモデルを修正したモデルにおける動作を説明するための図である。
【図５】図４のモデルに対応した電子回路を等価的に説明するための図である。
【図６】本発明を概念的に説明するための回路構成図である。
【図７】図６に示された回路構成図の等価回路図である。
【図８】図７の等価回路図をより具体的に示す等価回路図である。
【図９】図８に示された回路を用いてシミュレーションした結果を示す図である。
【図１０】本発明の実施形態に係る回路構造を説明するための実体配線図である。
【図１１】本発明の他の実施形態に係る回路構造を示すための平面図である。
【図１２】本発明の別の実施形態に係る回路構造を示し、ここでは、図１１に示した回路構造の変形例を示している。
【図１３】本発明の他の実施形態に係る回路構造を示す図である。
【図１４】本発明の更に別の実施形態に係る回路構造を形成する際に使用される接続方法を示す図である。
【図１５】図１４に示した接続方法を使用して接続される配線構造の一例を示す図である。
【図１６】図１４に示した接続方法を使用して接続される配線構造の他の例を示す図である。
【図１７】上記接続方法によって接続されたチップ及び基板をより具体的に示す図である。
【符号の説明】
２０                        電源グランドペア伝送線路
２１                        チップ
２２                        電源
２５                        ドライバ回路
２６                        レシーバ回路
２７                        信号伝送線路
Ｃｐ                        バイパスコンデンサ
Ｌｃ                        寄生インダクタンス
３１ａ、３１ｂ、３１ｃ、４１        電源線
３２ａ、３２ｂ、３２ｃ、４２        グランド線（グランド層）
３３ａ、３３ｂ、４０            プラグ
４３                        ＮＭＯＳ
４４                        ＰＭＯＳ
４５                        入力端子
４６                        出力端子
４７                        電極部
４８、４９                  拡散層
５１                        アクセストランジスタ
５２                        Ｐ型基板
５３                        Ｎ型拡散領域
５４                        ゲート電極
５５、５６                  プラグ
６０                        バイパスコンデンサ
６１                        下部電極
６２                        上部電極
６３                        高誘電体材料
７１                        チップ
７１ａ、７１ｂ              チップ内配線層
７２                        基板
７２ａ、７２ｂ              基板内電源線及びグランド線
７３                        チップアクティブ層及び配線層
７４                        基板配線部及び埋込キャパシタ部
７５                        チップのスタックトペア線路
７６                        基板のスタックトペア線路
７７、８４                  プラグ
８３                        高誘電体
８５                        ダミー配線層
【図１】
0004572054.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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