(57)【特許請求の範囲】
【請求項１】
リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、
第１及び第２プログラムノードに信号を印加するための第１及び第２プログラムパッド等と、
上記第１及び第２プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、
上記第２プログラムノードと接地との間に結合された負荷キャパシタと、
電源信号の供給が開始される場合には電源信号のレベルを追従して電源信号が安定されると接地レベルにとる電源開始信号パワーアップを発生し、これを上記第１プログラムノードに伝達する電源開始信号発生手段と、
上記電源信号が供給される初期に上記第２プログラムノードの信号をラッチし、上記電源信号が安定されると、ラッチされた状態をそのまま維持して出力するラッチ手段と、
上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサと、
上記第２プログラムノードの信号を増幅する増幅回路とを含み、
上記増幅回路は、
電源と接地との間にドレイン−ソース経路が直列に結合されているＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、
上記共通ドレイン−ソースに入力が結合されてその出力を上記ラッチ手段に印可するインバータとを含んで、上記ＰＭＯＳトランジスタのゲートは、これらの共通ドレイン−ソースに結合され、上記ＮＭＯＳトランジスタのゲートは、上記第２プログラミングノードに結合される半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項２】
上記ラッチ手段は一入力端子に上記増幅回路の出力及び上記第１プログラムノード信号を各々入力し、他入力端子が相手の出力に結合されている第１及び第２ＮＯＲゲートを含む請求項１記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項３】
上記マルチプレクサは
上記ラッチ手段の出力である選択信号Ｓに応じて選択的にターンオンされ各々アドレスビット信号Ａ及び反転アドレスビット信号／Ａを入力する２つの伝送ゲートを含む請求項２記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項４】
リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、
上記リダンダンシーアドレスビットプログラミング回路は、
電源信号の供給が開始される場合には電源信号のレベルを追従して、電源信号が安定されると、接地レベルとなる電源開始信号パワーアップを発生する電源開始信号発生手段と、
内蔵される強誘電体キャパシタが相応する欠陥アドレスビット値に応じてプログラムされており、相応する入力アドレスビット値が一致する時を検出する複数のリダンダンシーアドレスビットプログラミング回路と、
当該リダンダンシーメモリセルが不良メモリセルに代替できるかどうかの如何によって、その中に含まれる強誘電体キャパシタがプログラミングされるマスタープログラミング回路と、
上記複数のリダンダンシーアドレスビットプログラミング回路の出力及び上記マスタープログラミング回路の出力に基づいて、該リダンダンシーメモリセルの欠陥アドレスが入力された場合を検出してリダンダンシーワードライン選択信号を活性化させる検出回路と
を含んで、
上記複数のリダンダンシーアドレスビットプログラミング回路の各々は、複数の第１及び第２プログラムノードに信号を印加するための複数の第１及び第２プログラムパッドと、
上記第１及び第２プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、
上記第２プログラムノードと接地との間に結合された負荷キャパシタと、
上記電源信号が供給される初期に上記第２プログラムノードの信号をラッチし、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するラッチ手段と、
上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサとを
含んで、上記第１プログラムノードは上記電源開始信号が入力される半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項５】
上記マスタープログラミング回路は、
複数の第１及び第２マスタープログラムノードに信号を印加するための複数の第１及び第２マスタープログラムパッドと、
上記第１及び第２マスタープログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされるマスター強誘電体キャパシタと、
上記第２プログラムノードと接地との間に結合されたマスター負荷キャパシタと、
上記電源信号が供給される初期に上記第２プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するマスターラッチ手段と
を含んで、上記第１マスタープログラムノードは上記電源開始信号が入力される請求項４記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項６】
上記リダンダンシーアドレスビットプログラミング回路は
上記第２プログラムノードの信号を増幅する増幅回路をさらに含む請求項５記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項７】
リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、
複数の第１及び第２プログラムノードに信号を印加するための複数の第１及び第２プログラムパッドと、
上記第１及び第２プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、
上記第２プログラムノードと接地との間に結合された負荷キャパシタと、
上記電源信号が供給される初期に上記第２プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するラッチ手段と、
電源信号の供給が開始される場合には、電源信号のレベルを追従して、電源信号が安定されると接地レベルとなり、電源供給が終了する場合には、上記ラッチ手段の出力に応じて接地レベルになるか、または電源信号のレベルを追従することになる電源開始／終了信号パワーアップ／ダウンを発生し、これを上記第１プログラムノードに伝達する電源開始／終了信号発生部と、
電源信号が終了される場合には、上記ラッチ手段の出力に応じて電源信号のレベルを追従するかまたは接地レベルとなり、そうでない場合には、接地レベルとなる電源終了信号パワーダウンを出力する電源終了信号発生部と、
上記電源終了の時、上記電源終了信号発生部の出力を上記第２プログラムノードに伝達する伝送手段と、
上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサと
を含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項８】
上記第２プログラムノードの信号を増幅する増幅回路をさらに含む請求項７記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項９】
上記増幅回路は
電源と接地との間にドレイン−ソース経路が直列に結合されているＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、
上記共通ドレイン−ソースに入力が結合され、その出力を上記ラッチ手段に印可するインバータと
を含んで、上記ＰＭＯＳトランジスタのゲートは、これらの共通ドレイン−ソースに結合されて、上記ＮＭＯＳトランジスタのゲートは、上記第２プログラミングノードに結合される請求項８記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項１０】
上記ラッチ手段は、一入力端子に上記増幅回路の出力及び上記第１プログラムノード信号を各々入力して、他入力端子が相手の出力に結合されている第１及び第２ＮＯＲゲートを含む請求項９記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項１１】
上記マルチプレクサは
上記ラッチ手段の出力である選択信号Ｓに応じて選択的にターンオンされ、各々アドレスビット信号Ａ及び反転アドレスビット信号／Ａを入力する２つの伝送ゲートを含む請求項１０記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【請求項１２】
リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、
上記リダンダンシーアドレスビットプログラミング回路は、
内蔵される強誘電体キャパシタが相応する欠陥アドレスビット値に応じてプログラムされており、相応する入力アドレスビット値が一致する時を検出する複数のリダンダンシーアドレスビットプログラミング回路と、
該リダンダンシーメモリセルが不良メモリセルに代替できるかどうかの如何によって、その中に含まれる強誘電体キャパシタがプログラミングされるマスタープログラミング回路と、
上記複数のリダンダンシーアドレスビットプログラミング回路の出力及び上記マスタープログラミング回路の出力に基づいて、該リダンダンシーメモリセルの欠陥アドレスが入力された場合を検出してリダンダンシーワードライン選択信号を活性化させる検出回路と
を含んで、
上記複数のリダンダンシーアドレスビットプログラミング回路の各々は、
複数の第１及び第２プログラムノードに信号を印加するための複数の第１及び第２プログラムパッドと、
上記第１及び第２プログラムノードの間に結合されて、欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、
上記第２プログラムノードと接地との間に結合された負荷キャパシタと、
上記電源信号が供給される初期に、上記第２プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するラッチ手段と、
電源信号の供給が開始される場合には、電源信号のレベルを追従して、電源信号が安定されると接地レベルとなり、電源供給が終了する場合には、上記ラッチ手段の出力に応じて接地レベルになるか、または電源信号のレベルを追従することになる電源開始／終了信号パワーアップ／ダウンを発生して、これを上記第１プログラムノードに伝達する電源開始／終了信号発生部と、
電源信号が終了される場合には、上記ラッチ手段の出力に応じて電源信号のレベルを追従するか、または接地レベルになって、そうでない場合には接地レベルとなる電源終了信号パワーダウンを出力する電源終了信号発生部と、
上記電源終了の時、上記電源終了信号発生部の出力を上記第２プログラムノードに伝達する伝送手段と、
上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサと
を含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に半導体メモリ装置のリダンダンシー回路に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置において、高集積化が進められることによって、一つのチップにはさらに多くの半導体メモリセルが集積される。このようなメモリセルの中ある一つでも欠陥があると、該半導体メモリチップは不良品として処理されて使用できなくなる。このように、ある一つのセルでも不良である場合にメモリチップ全体を不良品として処理すると、メモリの集積度が増加するほど半導体メモリチップが不良品として処理される確率が高くなり、実質的に経済性のある半導体メモリチップの生産が不可能となる。したがって、このような問題を解決するため、リダンダンシー回路を採用することはこの技術分野で周知の事実である。
【０００３】
リダンダンシー回路は、リダンダンシーメモリセルとリダンダンシーアドレスプログラミング回路とにより構成される。リダンダンシーメモリセル及びそれに相応するリダンダンシーアドレスプログラミング回路は、半導体製造工程で予め形成されて、テスト段階で不良として判定されたメモリセルの代りにリダンダンシーメモリセルが用いられるように、それに相応するリダンダンシーアドレスプログラミング回路がプログラミングされる。このようなプログラミング動作を修理（repair）といい、一般的にレーザービームを使用してリダンダンシーアドレスプログラミング回路内に含まれたヒューズを選択的に切ることによりなされる。
【０００４】
複数のリダンダンシーメモリセルをアクセスするためにリダンダンシーワードラインが用いられる場合に、毎リダンダンシーワードラインごとにリダンダンシーアドレスプログラミング回路が構成されることができるし、各リダンダンシーアドレスプログラミング回路内には、用いられるアドレスビットの数に相応する複数のリダンダンシーアドレスビットプログラミング回路が含まれる。
【０００５】
図１は、ヒューズを用いた従来のリダンダンシーアドレスビットプログラミング回路を示す。
【０００６】
図１を参照すると、図１に示されたリダンダンシーアドレスビットプログラミング回路は、一般的にアドレスビットごとに１つずつ形成される回路として、入力信号は、電源開始信号POWER-UP、該アドレスビット信号Ａ及びその反転アドレスビット信号／Ａであり、出力はＱである。リダンダンシーアドレスビットプログラミング回路は、伝送ゲートＴ２、Ｔ４と、インバータＩＮＶ２と、ヒューズＦ２と、ＮＭＯＳトランジスタＮ２、Ｎ４とを含む。
【０００７】
図１で、ヒューズF2は、不良が発生したセルのアドレスの中、相応するビットに応じてプログラミング(すなわち選択的に断線)される。ここで電源開始信号POWER-UPは、図２に示したように、電源が供給され始めると電源信号VDDと共にそのレベルが上昇し、一定時間が過ぎたらまた“ロー”レベルとなる信号である。
【０００８】
まずヒューズＦ２が切れた場合を見ると、ＮＭＯＳトランジスタＮ４は、そのゲートに印加される“ハイ”レベル電源開始信号POWER-UPによりターンオンされる。それに応じて、ノードＮＡは“ロー”レベルとなり、伝送ゲートＴ２はターンオンされて、伝送ゲートＴ４はターンオフされ、アドレスビット信号Ａが出力Ｑされる。一方、インバータＩＮＶ２によりノードＮＡの“ロー”レベルは“ハイ”レベルに反転されて、ＮＭＯＳトランジスタＮ２のゲートに印加される。かくして、ＮＭＯＳトランジスタＮ２はターンオンされ、ノードＮＡは“ロー”レベルを安定的に維持することになる。すなわち、電源開始信号POWER-UPが一定の時間後また“ロー”レベルになっても、インバータＩＮＶ２とＮＭＯＳトランジスタＮ２とにより構成されるラッチによってノードＮＡのレベルが安定的に維持される。
【０００９】
これに対し、ヒューズＦ２が切れていない場合を見ると、ノードＮＡは、ヒューズＦ２とＮＭＯＳトランジスタＮ４との各々の抵抗値に応じて分配された電圧レベルを有することになる。一般的にヒューズＦ２は、導電性ポリシリコンで形成されるため、ノードＮＡのレベルは、電源信号ＶＤＤのレベルがほとんどそのまま表われることになる。ノードＮＡのレベルは、インバータＩＮＶ２及びＮＭＯＳトランジスタＮ２によりラッチされるため、ノードＮＡの“ハイ”レベルにより伝送ゲートＴ２はターンオフされ、伝送ゲートＴ４はターンオンされて、反転アドレスビット信号／Ａが出力Ｑされる。
【００１０】
図３は、図１のようなアドレスビットプログラミング回路を含んで構成されるリダンダンシーアドレスプログラミング回路を示したもので、一つのリダンダンシーワードラインに結合されたメモリセルを不良メモリセルのアドレスにプログラミングするための回路である。ここでは、説明の便宜のため、アドレスが４ビットである場合を説明する。
【００１１】
図３を参照すると、リダンダンシーアドレスプログラミング回路は、４つのリダンダンシーアドレスビットプログラミング回路１０２、１０４、１０６、１０８と、リダンダンシーマスタープログラミング回路１００と、ＮＡＮＤゲートＮＤ２、ＮＤ４と、ＮＯＲゲートＮＲ２とにより構成される。リダンダンシーアドレスビットプログラミング回路１０２、１０４、１０６、１０８内の複数のヒューズは、不良メモリセルのアドレスの該複数のビットに応じてプログラミングされる。例えば、不良メモリセルのアドレスが“1001”であると、リダンダンシーアドレスビットプログラミング回路１０４、１０６内の複数のヒューズは切れていない状態のまま残し、リダンダンシーアドレスビットプログラミング回路１０２、１０８内の複数のヒューズは切る。かくして、各回路１０２、１０４、１０６、１０８の出力Ｑ０、Ｑ１、Ｑ２、Ｑ３が各々Ａ０、／Ａ１、／Ａ２、Ａ３となるようにする。リダンダンシーマスタープログラミング回路１００はマスターヒューズＦＭと、ＮＭＯＳトランジスタＮ６、Ｎ８と、インバータＩＮＶ４とにより構成されたものであって、マスターヒューズＦＭが切れた場合に出力Ｍは“ハイ”レベルとなり、そうでない場合に、出力Ｍは、“ロー”レベルとなる。このような、リダンダンシーマスタープログラミング回路１００内のマスターヒューズＦＭは、該リダンダンシーメモリセルを使用したものであるか、どうかの如何によってプログラムできる。
【００１２】
図３で、ＮＡＮＤゲートＮＤ２、ＮＤ４及びＮＯＲゲートＮＲ２は論理積動作を遂行し、リダンダンシーワードライン選択信号RWLを出力する。したがって、リダンダンシーワードライン選択信号RWLは、信号Ｑ０、Ｑ１、Ｑ２、Ｑ３、Mが全部“ハイ”レベルである場合に、“ハイ”レベルとなり、そうでない場合には、“ロー”レベルとなる。したがって、不良メモリセルのアドレスが入力される場合(すなわち、Ａ０、Ａ１、Ａ２、Ａ３が各々１、０、０、１である場合)に、“ハイ”レベルとなる。
【００１３】
しかし、このような従来のリダンダンシープログラミング回路は、ヒューズプログラミングのため、高価のレーザー装備を利用すべき問題点があって、その製造原価が高くなる短所がある。
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、高価のレーザー装備を利用しなくても、迅速かつ容易に不良セルの修理のできる半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路を提供することにある。
【００１５】
本発明の他の目的は、上記したリダンダンシーアドレスビットプログラミング回路を含んで構成される半導体メモリ装置のリダンダンシーアドレスプログラミング回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、第１及び第２プログラムノードに信号を印加するための第１及び第２プログラムパッド等と、上記第１及び第２プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、上記第２プログラムノードと接地との間に結合された負荷キャパシタと、電源信号の供給が開始される場合には電源信号のレベルを追従して電源信号が安定されると接地レベルにとる電源開始信号パワーアップを発生し、これを上記第１プログラムノードに伝達する電源開始信号発生手段と、上記電源信号が供給される初期に上記第２プログラムノードの信号をラッチし、上記電源信号が安定されると、ラッチされた状態をそのまま維持して出力するラッチ手段と、上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサと、上記第２プログラムノードの信号を増幅する増幅回路とを含み、上記増幅回路は、電源と接地との間にドレイン−ソース経路が直列に結合されているＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、上記共通ドレイン−ソースに入力が結合されてその出力を上記ラッチ手段に印可するインバータとを含んで、上記ＰＭＯＳトランジスタのゲートは、これらの共通ドレイン−ソースに結合され、上記ＮＭＯＳトランジスタのゲートは、上記第２プログラミングノードに結合される半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路が提供される。
【００１８】
また、好ましい実施例によると、上記ラッチ手段は、一入力端子に上記増幅回路の出力及び上記第１プログラムノード信号を各々入力し、他入力端子が相手の出力に結合されている第１及び第２ＮＯＲゲートを含んで構成される。上記マルチプレクサは、上記ラッチ手段の出力である選択信号Sに応じて選択的にターンオンされ、各々アドレスビット信号A及び反転アドレスビット信号/Aを入力する２つの伝送ゲートを含む。
【００１９】
さらに、本発明は、リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスプログラミング回路において、上記リダンダンシーアドレスプログラミング回路は、電源信号の供給が開始される場合には、電源信号のレベルを追従して、電源信号が安定されると接地レベルとなる電源開始信号POWER-UPを発生する電源開始信号発生手段と、内蔵される強誘電体キャパシタが相応する欠陥アドレスビット値に応じてプログラムされており、相応する入力アドレスビット値が一致する時を検出する複数のリダンダンシーアドレスビットプログラミング回路と、該リダンダンシーメモリセルが不良メモリセルに代替できるかどうかの如何によって、その中に含まれる強誘電体キャパシタがプログラミングされるマスタープログラミング回路と、上記複数のリダンダンシーアドレスビットプログラミング回路の出力及び上記マスタープログラミング回路の出力に基づいて、該リダンダンシーメモリセルの欠陥アドレスが入力された場合を検出してリダンダンシーワードライン選択信号を活性化させる検出回路とを含むリダンダンシーアドレスプログラミング回路が提供される。好ましい実施例で、マスタープログラミング回路は、複数の第１及び第２マスタープログラムノードに信号を印加するための複数の第１及び第２マスタープログラムパッドと、上記第１及び第２マスタープログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされるマスター強誘電体キャパシタと、上記第２プログラムノードと接地との間に結合されたマスター負荷キャパシタと、上記電源信号が供給される初期に上記第２プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するマスターラッチ手段とを含む。
【００２０】
また、本発明は、リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、複数の第１及び第２プログラムノードに信号を印加するための複数の第１及び第２プログラムパッドと、上記第１及び第２プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、上記第２プログラムノードと接地との間に結合された負荷キャパシタと、上記電源信号が供給される初期に上記第２プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するラッチ手段と、電源信号の供給が開始される場合には、電源信号のレベルを追従して、電源信号が安定されると、接地レベルとなり、電源供給が終了する場合には、上記ラッチ手段の出力に応じて接地レベルになるか、または電源信号のレベルを追従することになる電源開始/終了信号POWER-UP/DOWNを発生し、これを上記第１プログラムノードに伝達する電源開始/終了信号発生部と、電源信号が終了される場合には、上記ラッチ手段の出力に応じて電源信号のレベルを追従するか、または接地レベルとなり、そうでない場合には、接地レベルとなる電源終了信号POWER-DOWNを出力する電源終了信号発生部と、上記電源終了の時、上記電源終了信号発生部の出力を上記第２プログラムノードに伝達する伝送手段と、上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサとを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路が提供される。
【００２１】
要するに、本発明は、従来のポリシリコンヒューズの代りに電気信号によるプログラミングの可能な強誘電体キャパシタを用いてリダンダンシープログラミング回路を具現したものである。
【００２２】
次いで、添附した図面を参照し本発明の好ましい実施例を詳細に説明する。
【００２３】
図４（ａ）は、本発明で使用する強誘電体キャパシタの特性を示す図面であって、図４（ｂ）は、強誘電体キャパシタの回路の表示を示したものである。これらの図面から分かるように、強誘電体キャパシタは、ヒステリシス特性を有し、外部から印加される電圧が“０”である場合にも“ａ”または“ｂ”のいずれかの状態を維持することになる。強誘電体キャパシタＦＣのこのような不揮発性特徴を利用してリダンダンシーアドレスビットプログラミング回路を構成しようとする。
【００２４】
図５は、本発明にかかるリダンダンシーアドレスビットプログラミング回路の一実施例を示す図面であって、強誘電体キャパシタの不揮発性特徴を利用してアドレスビットプログラミングが行われる。
【００２５】
図５を参照すると、リダンダンシーアドレスビットプログラミング回路は、強誘電体キャパシタＦＣと、キャパシタンスＣＬと、増幅回路２０６と、ラッチ２０８と、マルチプレクサ２１０とを含んで構成される。また、強誘電体キャパシタＦＣの両端に電圧を印加するための２つのプログラミングパッド２０２、２０４を含む
ここで、図６〜８及び図９〜１１を参照し強誘電体キャパシタをプログラミングすることに関して説明する。
【００２６】
図６は、図５の強誘電体キャパシタFCにデータ“０”を書きこむためにノードＮＸ、ＮＹに印加すべき電圧レベルを示したものであって、図７及び図８は、それに応じた強誘電体キャパシタの状態変化を示す図面である。
【００２７】
図６を参照すると、データ“０”を書きこむため、ノードＮＹに持続的に接地レベルＶＳＳを印加しながらノードＮＸには一定期間“ハイ”レベルとなるパルスを印加する。強誘電体キャパシタＦＣが“ｂ”の状態にあり、図６に示したことのような信号を印加する場合の強誘電体キャパシタの状態変化を図７に示した。まず正（＋）の電圧が印加される期間▲１▼では強誘電体キャパシタは“ｂ”状態から“ｂ”状態に変換にされ、続いて外部印加電圧を除去すると(期間▲２▼)、“ｃ”状態から“ａ” 状態となる。一方、図８に示したように、初期状態が“ａ”の状態である場合には、期間▲１▼から“ｃ”状態に変換されて期間▲２▼でまた“ａ”状態となる。したがって、ノードＮＹに対してノードＮＸに印加される電圧が正のしきい電圧Ｖtp以上になると、強誘電体キャパシタの状態は“ａ”に変換される。図９は、図５の強誘電体キャパシタＦＣにデータ“１”を書きこむためにノードＮＸ、ＮＹに印加すべき電圧レベルを示したものであって、図１０及び図１１はそれに応じた強誘電体キャパシタの状態変化を示す図面である。
【００２８】
図９に示したように、データ“１”を書きこむためにはノードＮＸに持続的に接地レベルＶＳＳを印加しながらノードＮＹに一定期間“ハイ”レベルパルスを印加する。これはノードＮＹを基準とみれば、強誘電体キャパシタには負（−）のパルスを印可することになる。ここで負（−）のパルスは負のしきい電圧-Vtmより低い値となるように(すなわちパルスの大きさの絶対値がVtm以上となるように)する。
【００２９】
まず、図１０に示したように、初期状態が“ａ”である場合には、期間▲３▼(負（−）のパルスが印加される期間)で強誘電体キャパシタは“ｄ”状態に変換されて、外部印加電圧がなくなる期間▲４▼で“ｂ”状態に変換される。また、初期状態が“ｂ”である場合、強誘電体キャパシタは、期間▲３▼で“ｄ”状態に変換されて、期間▲４▼で“ｂ”状態に変換される。すなわち、負のしきい電圧-Ｖtmより低い電圧を印加することで強誘電体キャパシタの状態を“ｂ”(すなわちデータ“１”)にプログラミングすることができる。
【００３０】
また、図６〜８及び図９〜１１において、“ａ”状態をデータ“０”と、“ｂ”状態をデータ“１”と説明したが、その逆にすることも可能であることが分かる。
【００３１】
図１２ないし図１４は強誘電体キャパシタをデータ“０”または“１”にプログラミングした後の電源開始信号POWER-UPの変化に応じたノードＮＹベル変化を説明するためのものである。
【００３２】
図１４に示したように、電源開始信号POWER-UPは電源供給が開始されると電源信号ＶＤＤに応じて増加して、電源信号ＶＤＤが安定されると、また接地レベルとなる信号である。
【００３３】
図１３を参照すると、外部から電圧が印加されない時、強誘電体キャパシタＦＣはプログラミング状態に応じて電荷量が蓄積されている。ここでは、この初期電荷量を“Ｑ０”という。初期電荷量Ｑ０は、負荷キャパシタＣＬにも蓄積されており、初期状態でノードＮＹの電位は接地レベルと同じである。電源開始信号POWER-UPのレベルが増加するによって強誘電体キャパシタＦＣ及び負荷キャパシタＣＬにも電圧がかかることになる。ここでは、強誘電体キャパシタＦＣにかかる電圧を“ＶＦ”とし、負荷キャパシタＣＬにかかる電圧を“ＶＬ”として、電源開始信号POWER-UPの電圧レベルを“ＶＰ”とすれば、ＶＬ＝ＶＰ−ＶＦとなる。一方、強誘電体キャパシタＦＣに蓄積される電荷量を“ＱＦ”とし、負荷キャパシタＣＬに蓄積される電荷量を“ＱＬ”とすれば、ＱＦ＝ＱＬが成立する。また、負荷キャパシタＣＬにおける蓄積された電荷量と印加される電圧との関係は、ＱＬ＝ＣＬ・ＶＬ＋Ｑ０であるため、次の数式１及び数式２が成立する。
【００３４】
【数１】
VL=(QL-Q0)/CL=VP-VF
【００３５】
【数２】
QF=QL=(VP-VF)・CL+Q0
QF=-CL・VF+CL・VP+Q0
【００３６】
一方、図１２に示したグラフは、横軸が強誘電体キャパシタＦＣの両端にかかる電圧ＶＦを示し、縦軸が強誘電体キャパシタＦＣに蓄積される電荷量を示したものである。また、数式２は、傾きが−ＣＬであって、縦軸截片がＣＬ・ＶＰ＋Ｑ０である直線グラフとして見ることができる。ここで、Ｑ０は強誘電体キャパシタＦＣのプログラム状態に応じて“ａ”状態の電荷量または“ｂ”状態の電荷量となる。
【００３７】
まず、“ａ”の状態にある強誘電体キャパシタFCに、図１４に示したことのような、電源開始信号POWER-UPを印加すると、電源開始信号POWER-UPがピックレベルであるＶＰとなる時、強誘電体キャパシタＦＣは直線¨Iとヒステリシス曲線が会う点である“ｅ”状態に変換されるため、負荷キャパシタＣＬの両端には“ＶＰ−Ｖ０”の電圧がかかり、ノードＮＹの電位は“ＶＰ−Ｖ０”となる。次いで、電源開始信号POWER-UPのレベルが下降するとノードＮＹの電位も下降することになる。（図１４グラフ参照）
【００３８】
また、“ｂ”状態にある強誘電体キャパシタＦＣに、図１４に示したような、電源開始信号POWER-UPを印加すると、電源開始信号POWER-UPがピックレベルであるＶＰとなる時、強誘電体キャパシタＦＣは直線¨Iとヒステリシス曲線が会う点である“ｆ”の状態に変換されるため、負荷キャパシタＣＬの両端には“ＶＰ−Ｖ１”の電圧がかかり、ノードＮＹの電位は“ＶＰ−Ｖ１”となる。次いで、電源開始信号POWER-UPのレベルが下降するとノードＮＹの電位も下降する。（図１４グラフ参照）
【００３９】
また図５を参照すると、増幅回路２０６はノードＮＹの電位を増幅し、ラッチ２０８は増幅回路２０６の出力をラッチする。ラッチ２０８は、電源開始信号POWER-UPが“ハイ”レベルである場合、ノードＮＹの信号をラッチし、“ロー”レベルの場合には、その以前の出力をそのまま表す。マルチプレクサ２１０はラッチ２０８の出力に応じてアドレスビット信号Ａ及び反転アドレスビット信号／Ａのいずれかを選択して出力する。
【００４０】
図１５は、本発明にかかるリダンダンシーアドレスビットプログラミング回路の好ましい一実施例を示す具体的な回路図であって、図１６は、これのシミュレーション結果を示す図面である。
【００４１】
図１５及び図１６を参照すると、増幅回路２０６はＰＭＯＳトランジスタＰ２２2とＮＭＯＳトランジスタＮ２２とインバータＩＮＶ２２とを含んで構成されている。ＰＭＯＳトランジスタＰ２２及びＮＭＯＳトランジスタＮ２２は、ドレイン-ソース経路が電源信号ＶＤＤと接地レベルＶＳＳとの間に直列に接続されている。ノードＮＹ信号がＮＭＯＳトランジスタＮ２２のゲートに印加されて、ＰＭＯＳトランジスタＰ２２のゲートは、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２との共通ドレイン−ソースに結合されいる。またＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２との共通ドレイン−ソースは、インバータＩＮＶ２２の入力に結合されいる。
【００４２】
強誘電体キャパシタＦＣに貯蔵された値に応じて変わるノードＮＹの信号はＰＭＯＳトランジスタＰ２２及びＮＭＯＳトランジスタＮ２２により構成される共通ソース増幅器によって１次増幅された後、インバータＩＮＶ２２によってまた増幅される。ここで、インバータＩＮＶ２２を感知増幅器で具現することができる。したがって、インバータＩＮＶ２２の論理しきい電圧に応じて増幅回路２０６の出力Ｒがロジック“ハイ”レベルとなるか、または“ロー”レベルとなる。図１６に示したように、強誘電体キャパシタＦＣにデータ“１”が貯蔵された場合に、増幅回路２０６の出力Ｒは“ハイ”レベルとなり、強誘電体キャパシタＦＣにデータ“０”が貯蔵された場合に、増幅回路２０６の出力Ｒは“ロー”レベルとなる。
【００４３】
ラッチ２０８は、クロスカップルされた２つののＮＯＲゲートＮＲ２２、ＮＲ２４を含んでいる。電源開始信号POWER-UPが“ハイ”レベルであると、ＮＯＲゲートＮＲ２４の出力は、“ロー”レベルとなるため、ＮＯＲゲートＮＲ２２は、増幅回路２０６の出力を反転してこれを選択信号Sとして出力することになる。したがって、電源開始信号POWER-UPが“ハイ”レベルであると、強誘電体キャパシタＦＣのプログラム状態に応じたノードＮＹの信号が増幅回路２０６を介して増幅され、ラッチ２０８のＮＯＲゲートＮＲ２２により反転されて出力される。一方、電源開始信号POWER-UPがまた“ロー”レベルとなると、選択信号SはＮＯＲゲートＮＲ２４、ＮＲ２２によりラッチされるため、その以前状態をそのまま維持することになる。
【００４４】
マルチプレクサ２１０は、２つのの伝送ゲートＴ２２、Ｔ２４及びインバータＩＮＶ２４を含む。選択信号Sが“ロー”レベルである時は、伝送ゲートＴ２２がターンオンされ、アドレスビット信号Ａが出力Ｑされて、選択信号Sが“ハイ”レベルである場合には、伝送ゲートＴ２４がターンオンされ、反転アドレスビット信号/Ａが出力Ｑされる。図１５に示した好ましい実施例で、ロジック“ハイ”及びロジック“ロー”を互いに変えて構成することができるということはこの技術分野の熟練者には当然のことである。
【００４５】
図１６で、ＶＤＤは電源信号、POWER-UPは電源開始信号、ＮＹ“０”はデータ“０”である時のノードＮＹ信号、ＮＹ“１”はデータ“１”である時のノードＮＹ信号、Ｒ“０”はデータ“０”である時の増幅回路２０６の出力、Ｒ“１”はデータ“１”である時の増幅回路２０６の出力、S“０”はデータ“０”である時の選択信号、S“１”はデータ“１”である時の選択信号を各々表す。
【００４６】
図１７は、４-ビットアドレスである場合の本発明の好ましい一実施例にかかるリダンダンシーアドレスプログラミング回路を示したものであって、４つのリダンダンシーアドレスビットプログラミング回路２２０、２２２、２２４、２２６、リダンダンシーマスタープログラミング回路２２８、検出回路２３０を含んで構成される。
【００４７】
４つのリダンダンシーアドレスビットプログラミング回路２２０、２２２、２２４、２２６は、内蔵された強誘電体キャパシタＦＣのプログラム状態に応じて相応するアドレスビット信号Ａ０、Ａ１、Ａ２、Ａ３、または反転アドレスビット信号／Ａ０、／Ａ１、／Ａ２、／Ａ３のいずれかを選択的に各々出力Ｑ０、Ｑ１、Ｑ２、Ｑ３する。ここで、複数の強誘電体キャパシタＦＣは、欠陥が発生したセルにアドレスの各ビット値に応じてプログラミングされ、入力されるアドレスＡ０、Ａ１、Ａ２、Ａ３が欠陥アドレスと一致する場合に出力Ｑ０、Ｑ１、Ｑ２、Ｑ３が全部“ハイ”レベルとなる。
【００４８】
リダンダンシーマスタープログラミング回路２２８は、強誘電体キャパシタＦＣ２、負荷キャパシタＣＬ２、増幅部、ラッチ、プログラミングパッド２３２、２３４を含んで構成される。ここで、ＰＭＯＳトランジスタＰ２４と、ＮＭＯＳトランジスタＮ２４と、インバータＩＮＶ２４とは増幅部を構成し、２つのＮＯＲゲートＮＲ２８、ＮＲ３０はラッチを構成する。
【００４９】
相応するリダンダンシーメモリセルが不良メモリセルに代えて用いられる場合、プログラミングパッド２３２、２３４を介して強誘電体キャパシタＦＣ２にデータ“０”が貯蔵され、そうでない場合には、データ“１”が貯蔵される。マスタープログラミング回路２２８の動作は、実質的に図１５に示したリダンダンシーアドレスビットプログラミング回路における動作と類似しているため、出力Ｍは、リダンダンシーセルが用いられる場合には“ハイ”であって、そうでない場合には“ロー”となる。
【００５０】
検出回路２３０は、該リダンダンシーメモリセルが用いられ、該欠陥アドレスが入力される時“ハイ”レベルとなるリダンダンシーワードライン選択信号RWLを出力する。具体的に、検出回路２３０は、ＮＡＮＤゲートＮＤ２２、ＮＤ２４及びＮＯＲゲートＮＲ２６を含んで構成されるもので、リダンダンシーアドレスビットプログラミング回路２２０、２２２、２２４、２２６の出力Ｑ０、Ｑ１、Ｑ２、Ｑ３及びマスタープログラミング回路２２８の出力Ｍが全部“ハイ”レベルである場合を検出する。
【００５１】
図１８は、本発明にかかる電源開始信号POWER-UPを発生するための回路の一例を示した図面である。
【００５２】
図１８を参照すると、ＰＭＯＳトランジスタＰ３２及びＮＭＯＳトランジスタＮ３２のゲートは、各々ノードＮＩに結合されて電源信号ＶＤＤが増加するほど、ノードＮＩの信号レベルが増加することになる。ここで、ノードＮＩレベルがしきい電圧以上になると、ＮＭＯＳトランジスタＮ３４がターンオンされ、ノードＮＪは“ロー”レベルとなる。ノードＮＪレベルは、インバータＩＮＶ３２、ＩＮＶ３４、ＩＮＶ３６、ＩＮＶ３８によりバッファーリングされて出力される。ＰＭＯＳトランジスタＰ３４、Ｐ３６は負荷として作用するため、ノードＮＪは、初期に電源信号ＶＤＤが増加するによって増加している途中にＮＭＯＳトランジスタＮ３４がターンオンされた後には“ロー”レベルとなる。また、ＮＭＯＳトランジスタＮ３６及びＰＭＯＳトランジスタＰ３８はキャパシタとして作用して高周波雑音を除去する。
【００５３】
一方、図１８に示した電源開始信号発生回路は、ＰＭＯＳトランジスタＰ３２、Ｐ３４、Ｐ３６及びＮＭＯＳトランジスタＮ３２、Ｎ３４の大きさを調節することによって、図１９に示したことのように、電源開始信号POWER-UP、電源開始/終了信号POWER-UP/DOWN、電源終了信号POWER-DOWNに変形されることができる。
【００５４】
図２０及び図２１は、本発明の他の実施例にかかるリダンダンシーアドレスビットプログラミング回路における強誘電体キャパシタＦＣの再プログラミングを説明するための図面である。
【００５５】
強誘電体キャパシタは、データを読み出すと、貯蔵されたデータが破壊されるため、必ず再貯蔵をしなければまた読み出すことができない。このような再貯蔵は、電源終了power-downを利用してできるが、もしデータが“１”であると、図２１（ａ）に示したように、ノードＮＸには接地レベルＶＳＳを、ノードＮＹには“ハイ”レベルを印加して強誘電体キャパシタを図４（ａ）の“ｂ”の状態に戻るようにする。これに対し、データが“０”であると、図２１（ｂ）に示したように、ノードＮＸには“ハイ”レベルを、ノードＮＹには接地レベルＶＳＳを印加して強誘電体キャパシタを図４（ａ）の“ａ”の状態に戻るようにする。
【００５６】
図２２は、本発明の好ましい一実施例にかかるリダンダンシーアドレスビットプログラミング回路を示したものであって、特に強誘電体キャパシタに貯蔵されたデータを再書きこむできるようにしたものである。
【００５７】
図２２で、電源開始/終了POWER-UP/DOWN信号発生部２４２は、図２１（ａ）及び図２１（ｂ）に示したような、ノードＮＸに印加される信号を発生する。一方、POWER-UP/DOWN信号は電源信号ＶＤＤが供給され始める時及び終了する時には、電源信号ＶＤＤレベルに追従し、電源信号ＶＤＤが安定的に供給される時は接地レベルＶＳＳの信号である。ノードＮＰのレベルは、ＰＭＯＳトランジスタＰ４２及びＮＭＯＳトランジスタＮ４２により電源信号ＶＤＤレベルを一定の割合で追従することになり、ノードＮＰが“ハイ”レベルになるとＮＭＯＳトランジスタＮ４４がターンオンされる。ノードＮＱは、ＮＭＯＳトランジスタＮ４４がターンオンされると接地レベルを示し、そうでない場合には、電源信号ＶＤＤでＰＭＯＳトランジスタＰ４４、Ｐ４６による電圧降下ほど低い電圧レベルが表われる。したがってＰＭＯＳトランジスタＰ４４、Ｐ４６による電圧降下を極めて低く設定することによって電源終了の時電源信号ＶＤＤレベルを追従するように構成することができる。ＰＭＯＳトランジスタＰ４８及びＮＭＯＳトランジスタＮ４６は、インバータとして作用する。したがって、ノードＮＱの信号は、このインバータＰ４８、Ｎ４６及びそれに直列に連結されたインバータＩＮＶ４４、ＩＮＶ４６、ＩＮＶ４８によりバッファーリングされて出力される。ＮＭＯＳトランジスタＮ４８は、選択信号Sが“ハイ”レベルである場合にターンオンされ、そうでない場合には、ターンオフされる。
【００５８】
かくして、電源開始/終了POWER-UP/DOWN信号発生部２４２は、電源が供給され始める時には電源信号ＶＤＤに追従する信号を出力し、電源供給が終了する時には選択信号Sによって接地レベルまたは電源信号ＶＤＤに追従する信号をノードＮＸに出力する。すなわち、選択信号Sが“ロー”レベルである場合には、図２１（ａ）のＮＸのような信号を出力し、選択信号Sが“ハイ”レベルである場合には、図２１（ｂ）のＮＸのような信号を出力する。
【００５９】
電源終了信号POWER-DOWN発生部２４４は、図１９に示したことのような、POWER-DOWN信号を発生する。伝送ゲートＴ４２は、電源終了信号発生部244の出力が“ハイ”レベルである場合にターンオンされて、電源終了信号発生部２４４の出力をノードＮＹに伝達する。したがって、強誘電体キャパシタＦＣが元来貯蔵されていたデータ状態に再書きこまれる。
【００６０】
本発明で使用する電源開始信号POWER-UP、または電源開始/終了信号から電源供給が開始される時、接地レベルから電源信号ＶＤＤレベルの５０〜８０％まで追従してまた接地レベルになるようにし、また電源供給が終了される時、電源信号ＶＤＤレベルの５０〜８０％まで下降する時から電源終了信号POWER-DOWN及び電源開始/終了信号が電源信号ＶＤＤレベルを追従するようにすることができる。
【００６１】
本発明は、上記の実施例に限定されないし、種々の変形が本発明の技術思想の範囲内で、該分野で通常の知識を有するものによって可能であることは勿論のことである。
【００６２】
【発明の効果】
上述したとおり、本発明は、ポリシリコンヒューズを使用しないため、ポリシリコンヒューズをプログラムするためのレーザー装備を必要としない利点がある。かくして、製造の単価を低くする効果がある。
【図面の簡単な説明】
【図１】ヒューズを使用した従来のリダンダンシーアドレスビットプログラミング回路を示す回路図である。
【図２】図１のリダンダンシーアドレスビットプログラミング回路で用いられる電源開始信号POWER-UPの波形図である。
【図３】従来のリダンダンシーアドレスプログラミング回路の一例を示す回路図である。
【図４】（ａ）は本発明で用いる強誘電体キャパシタの特性を示す図面で、（ｂ）強誘電体キャパシタの回路の表示を示す図面である。
【図５】本発明の好ましい一実施例にかかる半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路を示す回路図である。
【図６】図5の強誘電体キャパシタFCにデータ“0”を書きこむため、ノードNX、NYに印加すべき電圧レベルを示した図面である。
【図７】図６の電圧レベルに応じた強誘電体キャパシタの状態変化を示す図面である。
【図８】図６の電圧レベルに応じた強誘電体キャパシタの状態変化を示す図面である。
【図９】図５の強誘電体キャパシタFCにデータ“1”を書きこむため、ノードNX、NYに印加すべき電圧レベルを示した図面である。
【図１０】図９の電圧レベルに応じた強誘電体キャパシタの状態変化を示す図面である。
【図１１】図９の電圧レベルに応じた強誘電体キャパシタの状態変化を示す図面である。
【図１２】強誘電体キャパシタをデータ“0”または“1”にプログラミングした後の電源開始信号POWER-UPの変化に応じたノードNYのレベル変化を説明するための図面である。
【図１３】強誘電体キャパシタをデータ“0”または“1”にプログラミングした後の電源開始信号POWER-UPの変化に応じたノードNYのレベル変化を説明するための図面である。
【図１４】強誘電体キャパシタをデータ“0”または“1”にプログラミングした後の電源開始信号POWER-UPの変化に応じたノードNYのレベル変化を説明するための図面である。
【図１５】本発明にかかるリダンダンシーアドレス ビットプログラミング回路の好ましい一実施例を示す具体回路図である。
【図１６】図１５に示したリダンダンシーアドレスビットプログラミング回路におけるシミュレーション結果を示す図面である。
【図１７】４-ビットアドレスである場合の本発明の好ましい一実施例にかかるリダンダンシーアドレスプログラミング回路を示す回路図である。
【図１８】本発明にかかる電源開始信号POWER-UPを発生するための回路の一例を示した図面である。
【図１９】電源開始信号POWER-UP、電源開始/終了信号POWER-UP/DOWN、電源終了信号POWER-DOWNを説明するための波形図である。
【図２０】本発明の他の実施例にかかるリダンダンシーアドレスビットプログラミング回路における強誘電体キャパシタFCの再-プログラミングを説明するための図面である。
【図２１】（ａ），（ｂ）は、本発明の他の実施例にかかるリダンダンシーアドレスビットプログラミング回路における強誘電体キャパシタFCの再-プログラミングを説明するための図面である。
【図２２】本発明の好ましい一実施例にかかるリダンダンシーアドレスビットプログラミング回路を示した回路図である。
【符号の説明】
２０２、２０４  プログラミングパッド
ＦＣ  強誘電体キャパシタ
ＣＬ  負荷キャパシタ
２０６  増幅回路
２０８  ラッチ
２１０  マルチプレクサ
２２０、２２２、２２４、２２６  リダンダンシーアドレスビットプログラミング回路
２２８  マスタープログラミング回路
２３０  検出回路
２４２  電源開始/終了信号発生部
２４４  電源終了信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0004422836.tif 000021
【図２１】
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【図２２】
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