(57)【特許請求の範囲】
【請求項１】
高アスペクト比トレンチおよび導体を持つ高周波集積回路マイクロシステム・アセンブリであって、
パッドおよびチップ面を有する少なくとも１つのチップ（７０９）用凹部と、少なくとも１つの平面状の表面（７１０、７１１´）とを、チップ・パッド露出面上に有する第１基板（７０２、７０３）であって、少なくともこの機能面は導電性を有する、前記第１基板と、
前記第１および第２基板の各機能面の前記平面状表面（７１０、７１１´、７０８、７１０´）と位置を合わせて組み立てられ、チップ・パッド（６１２）、周辺接触点、および共通接地領域と接続するように構成された機能面の上に、平面状の表面（７０８、７１０´）、接地、ならびにＨＦ信号およびＤＣ信号用の信号経路を備えた高アスペクト比のトレンチおよび導体（７０５、７０６、７０７、７０８）を有するコンダクター・オン・インシュレータ（ｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）の第２基板（７０１）であって、前記信号経路および接地は、前記第１基板の前記機能面に面する導体をそれぞれ有し、前記高アスペクト比の導体は前記チップ面においてチップ（６０９）の表面と前記第２基板の基部（６０２）との間のエア・ギャップ（６１６）を拡大する、前記第２基板（７０１）と、
１つの基板に取り付けられ、信号経路（７０５、７０６）用の保護されたキャビティ（６１５）を形成する前記第１基板と第２基板との間の共通接地領域（７１０、７１０´）と、少なくとも前記ＨＦ信号経路（７０６）に隣接するチップを取り囲む前記第１および第２基板によって形成された共通接地（７０７、７０８、７１０、７１０´、７１１、７１１´）と、
前記チップのそれぞれのパッド（６１０、６１２）と前記第２基板の前記それぞれの信号経路（６０３、６１１）との間の接続と、
を備える高周波集積回路マイクロシステム・アセンブリ。
【請求項２】
請求項１記載の高周波集積回路マイクロシステム・アセンブリであって、更に、金属化半導体を前記第１基板として備える前記高周波集積回路マイクロシステム・アセンブリ。
【請求項３】
請求項１記載の高周波集積回路マイクロシステム・アセンブリであって、更に、金属構造を前記第１基板として備える前記高周波集積回路マイクロシステム・アセンブリ。
【請求項４】
請求項３記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
コア金属を有する前記第１基板を備え、前記金属化層は前記コア金属より導電性が高い前記高周波集積回路マイクロシステム・アセンブリ。
【請求項５】
請求項１記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
成型された導電性または金属化非導電性ポリマーを、前記第１基板として備える前記高周波集積回路マイクロシステム・アセンブリ。
【請求項６】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
金属化されたセミコンダクタ・オン・インシュレータを前記第２基板として備える前記高周波集積回路マイクロシステム・アセンブリ。
【請求項７】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリであって、更に、メタル・オン・インシュレータを前記第２基板として備える前記高周波集積回路マイクロシステム・アセンブリ。
【請求項８】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリであって、更に、自立金属を前記第２基板として備える前記高周波集積回路マイクロシステム・アセンブリ。
【請求項９】
請求項６または請求項７に記載の高周波集積回路マイクロシステム・アセンブリであって、更に、低誘電率材料を前記絶縁体として備える前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１０】
請求項６または請求項７に記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
高誘電率材料を前記絶縁体として備える前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１１】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
ＨＦ信号経路を備え、該ＨＦ信号経路は、高アスペクト比の導体とトレンチからなる導波路がチップ端部にあり、マイクロストリップ線が対向側端部にあって対向側端部において他チップのパッドあるいはコネクタのピンである接触点の幅と一致する幅を有する、前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１２】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
ＨＦ信号経路を備え、該ＨＦ信号経路は、高アスペクト比の導体とトレンチからなる導波路がチップ端部および対向端部双方において形成され、対向端部において他チップのパッドあるいはコネクタのピンである接触点の幅と一致する幅を有する、前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１３】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリにおいて、該高周波集積回路マイクロシステム・アセンブリは、低周波回路、ＭＥＭＳコンポーネント、光電集積回路、光伝送線、または光ファイバ・アセンブリの内の少なくともひとつに適用可能である前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１４】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
複数のコネクタを有するケースを含み、各コネクタは前記ケースの周辺部にあって、前記ケース内の前記第２基板のそれぞれの接触点と接続する前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１５】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリにおいて、該高周波集積回路マイクロシステム・アセンブリはプリント回路基板に埋め込まれたサブアセンブリを形成する前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１６】
請求項１に記載の高周波集積回路マイクロシステム・アセンブリにおいて、該高周波集積回路マイクロシステム・アセンブリは独立型のプリント回路基板として用いられる前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１７】
請求項１に記載の高アスペクト比トレンチおよび導体を持つ高周波集積回路マイクロシステム・アセンブリであって、
前記第１基板は、パッドとチップ面を有する少なくとも１つのチップ凹部を有する高周波集積回路マイクロシステム・アセンブリの第１導電性基板であって、チップ・パッド露出面上に少なくとも１つの平面状表面（７１０、７１１´）を持ち、少なくとも機能面が導電性であり、
前記第２基板は、セミコンダクタ・オン・インシュレータ・ウエハで高アスペクト比トレンチおよび導体の高周波集積回路マイクロシステム・アセンブリの第２基板であって、前記第１および第２基板の各機能面の前記平面状表面（７１０、７１１´、７０８、７１０´）と位置を合わせて組み立てられたときに、第２基板は、チップ・パッド（６１２）、周辺接触点、および共通接地領域と接続するように構成された機能面の上に、平面状の表面（７０８、７１０´）、接地、ならびにＨＦ信号およびＤＣ信号用の信号経路を備えた高アスペクト比のトレンチおよび導体（７０５、７０６、７０７、７０８）を有し、前記信号経路および接地は、前記第１基板の前記機能面に面する導体をそれぞれ有し、前記高アスペクト比の導体は前記チップ面においてチップ（６０９）の表面と前記第２基板の基部（６０２）との間のエア・ギャップ（６１６）を拡大し、
高アスペクト比トレンチおよび導体の前記第２基板の上の高周波集積回路チップが置かれ、
前記第１基板と前記第２基板とは接合されている、前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１８】
請求項１７記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
前記第１導電性基板は半導体ウエハで作製され、最初にパターニング、エッチングされ、次に金属層でコートされている前記高周波集積回路マイクロシステム・アセンブリ。
【請求項１９】
請求項１７記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
セミコンダクタ・オン・インシュレータ・ウエハは、最初にパターニング、エッチングされ、正面、側面およびそれらの間に底面を有する高アスペクト比のトレンチと導体が形成されている前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２０】
請求項１９記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
少なくとも正面と側面とが金属層でコートされている前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２１】
請求項１９記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
前記底面もまた金属層でコートされている前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２２】
請求項１に記載の高アスペクト比トレンチおよび導体を持つ高周波集積回路マイクロシステム・アセンブリであって、
前記第１基板は、パッドとチップ面を有する少なくとも１つのチップ凹部を有する高周波集積回路マイクロシステム・アセンブリの第１導電性基板であって、チップ・パッド露出面上に少なくとも１つの平面状表面（７１０、７１１´）を持ち、少なくとも機能面が導電性であり、
前記第２基板は、メタル・オン・インシュレータ・キャリアで高アスペクト比トレンチおよび導体の高周波集積回路マイクロシステム・アセンブリの第２基板であって、前記第１および第２基板の各機能面の前記平面状表面（７１０、７１１´、７０８、７１０´）と位置を合わせて組み立てられたときに、第２基板は、チップ・パッド（６１２）、周辺接触点、および共通接地領域と接続するように構成された機能面の上に、平面状の表面（７０８、７１０´）、接地、ならびにＨＦ信号およびＤＣ信号用の信号経路を備えた高アスペクト比のトレンチおよび導体（７０５、７０６、７０７、７０８）を有し、前記信号経路および接地は、前記第１基板の前記機能面に面する導体をそれぞれ有し、前記高アスペクト比の導体は前記チップ面においてチップ（６０９）の表面と前記第２基板の基部（６０２）との間のエア・ギャップ（６１６）を拡大し、
高アスペクト比トレンチおよび導体の前記第２基板の上に高周波集積回路チップが搭載され、
前記第１基板と前記第２基板とは接合されている、
前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２３】
請求項２２記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
前記第１基板は、金属キャリアまたは絶縁体上の金属キャリアである前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２４】
請求項２２記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
前記絶縁体が使用され、前記絶縁体上に金属構造が選択的に堆積されて、高アスペクト比のトレンチと導体を形成されている前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２５】
請求項２２記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
犠牲キャリアが用いられ、金属構造が選択的に堆積されて高アスペクト比のトレンチと導体および自立フレームを形成し、その後で前記犠牲キャリアは除去され、前記フレームは前記アセンブリの組み立て後に除去される前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２６】
請求項２２記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
金属構造は化学機械研磨法によって研磨された前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２７】
請求項１に記載の高アスペクト比トレンチおよび導体を持つ高周波集積回路マイクロシステム・アセンブリであって、
前記第１基板は、パッドとチップ面を有する少なくとも１つのチップ凹部を有する高周波集積回路マイクロシステム・アセンブリの第１導電性基板であって、チップ・パッド露出面上に少なくとも１つの平面状表面（７１０、７１１´）を持ち、少なくとも機能面が導電性であり、
前記第２基板は、ポリマー・オン・インシュレータ・キャリアで高アスペクト比トレンチおよび導体の高周波集積回路マイクロシステム・アセンブリの第２基板であって、前記第１および第２基板の各機能面の前記平面状表面（７１０、７１１´、７０８、７１０´）と位置を合わせて組み立てられたときに、第２基板は、チップ・パッド（６１２）、周辺接触点、および共通接地領域と接続するように構成された機能面の上に、平面状の表面（７０８、７１０´）、接地、ならびにＨＦ信号およびＤＣ信号用の信号経路を備えた高アスペクト比のトレンチおよび導体（７０５、７０６、７０７、７０８）を有し、前記信号経路および接地は、前記第１基板の前記機能面に面する導体をそれぞれ有し、前記高アスペクト比の導体は前記チップ面においてチップ（６０９）の表面と前記第２基板の基部（６０２）との間のエア・ギャップ（６１６）を拡大し、
高アスペクト比トレンチおよび導体の前記第２基板の上に高周波集積回路チップは搭載されており、
前記第１基板と前記第２基板とは接合されている、
前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２８】
請求項２７記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
高周波集積回路マイクロシステム・アセンブリの前記第１基板が、導電性または非導電性のポリマー・オン・インシュレータの熱および機械成型により作成されている、前記高周波集積回路マイクロシステム・アセンブリ。
【請求項２９】
請求項２７記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
高周波集積回路マイクロシステム・アセンブリの前記第２基板が、導電性または非導電性のポリマー・オン・インシュレータを熱および機械成型、ならびにエッチングによって作製されている、
前記高周波集積回路マイクロシステム・アセンブリ。
【請求項３０】
請求項２７記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
金属層コーティングが非導電性ポリマー上に堆積されている、前記高周波集積回路マイクロシステム・アセンブリ。
【請求項３１】
請求項２７記載の高周波集積回路マイクロシステム・アセンブリであって、更に、
金属層コーティングが導電性ポリマー上で用いられることにより前記表面における前記導電性を増加させる、前記高周波集積回路マイクロシステム・アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板、チップ、電力用信号経路およびＨＦ信号、ならびに接地構造を備えた高周波集積回路（ＨＦＩＣ）マイクロシステム・アセンブリに関するものである。ここで述べる高周波数とは、広帯域での使用、および、例えば、特に５ギガヘルツ（５ＧＨｚ）超の周波数を意味している。また、本発明は前述の製品の作製方法に関する。
【背景技術】
【０００２】
マイクロ波回路、種々のマイクロ波基板上でパターンニングされた金属トレースのパッケージングは、試験装置および金属ハウジングを利用して３０年以上にわたって実用化されてきたが、そのやり方の大部分は依然として変わっていない。従来の電子パッケージングは低周波用途においては電子回路を保護する目的にかなっていたが、一方でパッケージそれ自体がマイクロ波使用における劣化の主因である。今日、ＩＶ群の回路はＵＬＳＩ時代に、ＩＩＩ‐Ｖ群のＩＣはＬＳＩ／ＶＬＳＩ時代に到達している。初期のモノリシックのＩＣでは、ＩＣを単一のチップ・パッケージにパッケージングする必要があったが、１９９０年代初期にはＭＣＭが一般的となった。今日、パッケージ方法は非常に多様化し、インフラストラクチャは複雑になっている場合が多い。最近まで、ＥＭＳ提供者、即ちパッケージ創始者はＩＣをパッケージし、半導体業界はクリーン・ルームで作製されたチップを提供してきたが、クリーン・ルームでのＰＣＢの取り扱いは困難であった。ＰＣＢの特徴サイズは、いまや、チップの特徴サイズよりも数桁大きなものとなっている。したがって、従来の電子パッケージングの仕切りは、ミクロの世界とマクロの世界との間のインターフェースの改善が求められているＨＦＩＣを一層小型化する上で明らかなコンフリクトを招来した。
【０００３】
従来、ＨＦＩＣチップ上の共通接地は、大きくなる傾向にあるビア・ホールを介して基板および金属ハウジングの共通接地に接続される必要があった。製造技術の進展によってビア・ホールの直列インダクタンスは低減された。理想としては、チップ上の共通接地はビア・ホールを介することなく、アセンブリの共通接地に直接接続されることが望ましい。しかし、この理想的なオプションは市場には呈示されていない。また、通常、ＨＦＩＣの共通接地と低周波ＩＣとは異なる電位において設定されており、このため、種々のＩＣを１つのアセンブリに統合することは一層困難となる。
【０００４】
高周波集積回路（ＨＦＩＣ）のパッケージングは、モノリシック・マイクロ波ＩＣ（ＭＭＩＣ）と低中波ＩＣとを、真に立体的に統合するレベルにまではまだ到達していない。１９９９年６月１５日発行のＤｒａｙｔｏｎその他による米国特許第５，９１３，１３４号はシリコン微細加工を用いて受動ＭＩＣが作成する方法を論じている。これらの種類の回路は、例えば、ＫＯＨのような等方性シリコン・ウエット・エッチングを使用すれば容易に作成可能であるが、９０度の角度は維持されず、そのことは図面によって明示されている。Ｄｒａｙｔｏｎその他による研究は、ＨＦＩＣの集積には適切ではない。その理由は、ＩＣは、通常、非常に多数の接触点を有するため基板構造はできる限りコンパクトでなければならないが、シリコン・ウエット・エッチングではそれを達成することはできないからである。ＨＦＩＣでは、通常、ＨＦ信号は差分的にチップから取り出される。接地および伝送線に加えて、電力提供、更に例えば、制御信号の分散、電力および接地平面の分割を行う必要がある。したがって、新しいタイプのＨＦＩＣマイクロシステム・アセンブリを拡張して、チップ上でＨＦＩＣ回路を形成することが必要である。通常のＭＩＣのレイアウトの構造は本来簡単であるが、高集積のコンパクトＭＭＩＣの構造は複雑である。したがって、Ｄｒａｙｔｏｎの手法は適用できない。多数のＩＣパッドは、第３信号面が欠如し、しっかりと保持されているため、Ｄｒａｙｔｏｎの手法は本発明では役に立たない。この分野におけるＨＦＩＣアセンブリおよび全般的な技術に特に関連する問題は、２０００年５月発行のＲｏｙａｌ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  ＴｅｃｈｎｏｌｏｇｙのＴａｒｊａ  Ａ.  Ｊｕｈｏｌａによる刊行物「高周波マルチ・チップモジュール材、デザインおよび作製技術」のＩＳＲＮＫＴＨ／ＭＶＴ／ＦＲ−００／１‐ＳＥ，ＩＳＳＮ  ０３４８‐４４６７、ＴＲＩＴＡ‐ＭＶＴ  レポート２０００：１の中で論じられている。
【発明の開示】
【課題を解決するための手段】
【０００５】
したがって、本発明の目的は高周波集積回路（ＨＦＩＣ）マイクロシステム・アセンブリおよびその作製方法を提供することである。作製に関しては、全面的にプレーナーな手法によって、最適のＨＦＩＣアセンブリを費用効果が高く製造することができ、伝送線の損失は最も少ない。この手法によりＩＣの一層の小型化が可能となり、チップ・パッドの大きさを著しく縮小させることができ、ミクロの世界とマクロの世界との間のインターフェースを改善する。この手法により、電力と接地との広範囲にわたる切り離しの効果をアセンブリ基板上に伝達することができる。本発明は相互接続に用いられる領域を最適化する。本方法はＩＣ処理との一体化が容易にでき、アセンブリの設計プロセスをよりしっかりとした信頼性の高いものとすることができる。チップ端部において用いられるトラップＣＰＷ伝送線によって、ＩＩＩ−Ｖ群およびＩＶ群をベースとした回路双方を同じアセンブリにおいて統合することが可能となる。
【０００６】
本発明は、アセンブリから最も危険な物質を除去し、このアセンブリを既存のＰＣＢ技術に対する環境に優しい代替とする。本アセンブリ・プロセスは特にＨＦＩＣパッケージングを目的としたものであるが、その汎用性により、モノリシック・マイクロ波集積回路（ＭＭＩＣ）パッケージングからパーシャルＰＣＢアセンブリへその用途を拡大し、環境への優しさから特に高性能用途において他のＰＣＢ技術に取って代わる可能性を秘めている。
【０００７】
ＨＦＩＣアセンブリ製造の好適な方法では、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）・ウエハが用いられ、プロトタイピングおよび小規模生産に適している。他方において、特に、電鋳法は本発明の適用範囲を量産にまで拡張し、低周波システムの費用効果の高い代替製造法でもある。
【０００８】
全ての分割された製造段階、即ち、ＩＣ作製、電子パッケージング、およびＰＣＢアセンブリは、外部からの汚染、および不適合物質の工程不整合を回避するため、微粒子はほぼ存在しないクリーン・ルームにおいて行うことが可能である。
【０００９】
ＩＣは（Ｄｒａｙｔｏｎその他）の受動ＭＩＣ構造と比較して、けた違いに大きい数のトランジスタとはるかに大きい数の入出力（Ｉ／Ｏ）を有する場合が多いことから、例えば、異方性シリコン微細加工のような特別のアセンブリ手法が求められる。半導体のＤＲＩＥだけが、上方から見て変形のない不規則な角度を作成し、シリコン基板の端部への最も短い信号経路を作成することができよう。全面的にプレーナーな製造によってワイヤボンディング又はあらゆる種類のフリップ・バンプあるいは類似の物質を使用することなくチップから基板への移行が可能となる。
【００１０】
本発明は、ＩＣの後処理および／またはフィルタ、インダクタ等をアセンブリ内に埋め込むことによって受動構成要素の構成部分を統合するという利点を有する。
【００１１】
吸湿は、（数十ギガヘルツの）より高い周波数、また数ギガヘルツ領域でさえも問題となる可能性があるため、密閉カバーを使用することが好ましい。提案したＨＦＩＣアセンブリは、効果的なハーメチック・シールを可能とし、電気の途切れおよび伝送損失を最小化する。
【００１２】
本発明によるＨＦＩＣアセンブリの固有の特徴を添付の請求項１に示す。ＨＦＩＣアセンブリの好適な作製方法を請求項１９、２４および２９に示す。
【００１３】
本発明の更なる目的、特徴、および利点は、以下の説明および添付の特許請求の範囲を添付図面に関係付けて検討することによって明らかとなろう。
【発明の効果】
【００１４】
高度集積回路（ＨＦＩＣ）アセンブリは、例えば、従来のマクロ波パッケージング・アセンブリまたはプリント回路基板（ＰＣＢ）内の高性能アセンブリにおいて使用可能であり、またはそれ自身でＰＣＢのような構造を形成することができ、アセンブリ加工から最も危険な物質を除去してＩＣアセンブリ目的のための環境に優しい代替方法することができる。このアセンブリは、１つ以上のチップを含み、単一または多重レベル構造とすることができる。
【発明を実施するための最良の形態】
【００１５】
図１ないし図７はＨＦＩＣアセンブリが形成される状況を示し、図８ないし図１０はＨＦＩＣアセンブリが従来のマイクロ波パッケージ構造においてＰＣＢボード内のサブアセンブリとして実現することができる状況を、またはＰＣＢボード自身として実現することができる状況を示す。
【００１６】
図１ないし図３は、ＨＦＩＣチップ１０３を含んだアセンブリの主要部分、第１基板２０１、第２基板３０１および第３基板１０１を示す。図１は、第３基板１０１の機能部１０２およびＨＦＩＣチップ１０３を示す。図２は、第１基板２０１の機能部２０２を示す。図３は、第２基板３０１の機能部３０２を示す。
【００１７】
図１および図２に示す実施形態では、第１および第２基板は二つの別々の部分に作製されている。または、第１および第３基板を１つまたは多数の部分に作製することも可能である。
【００１８】
第１、第２および第３基板のそれぞれは基部と機能部とから構成されている。第３基板１０１は（例えば、３００−２０００ｕｍの厚さの）八角形の基部からなり、例えば、（例えば、０.５−３ｕｍの厚さの）銅の金属層が堆積されて機能部１０２を形成する。または、金属板を使用することにより金属堆積は不要とすることもできる。
【００１９】
伝送線を最短とし、伝送損失が最も小さくなるようするためには、八角形状、または好ましくは丸形状が最適である。また、矩形またはその他のあらゆる形状も使用可能である。
【００２０】
図２では、第１基板２０１の機能部２０２はスルー・ホール・キャビティ２０５、突出共通接地領域２０４、および（例えば、５０−３００ｕｍ下方）非突出領域２０３を有する。例えば、銅のような金属層が機能部上に均一に堆積している。第１基板の基部の標準的な厚さは３００−６００ｕｍの範囲にある。
【００２１】
図３において、第２基板３０１は第１基板２０１より僅かに大きく、端部において接触点を露出させている。
【００２２】
図３は第２基板３０１の機能部３０２を示し、導電信号経路は特定のチップと一致する。本発明は、あらゆるチップまたは他の構成要素にも適用されることは当業者には明らかであろう。この例では、高周波（ＨＦ）信号経路３０４、接地線３０３、電力および制御線３０５、３０６がある。機能部における伝送線の標準的な厚さは、４０１０００ｕｍ（一般的には２０−３０００ｕｍ）の範囲にあることが好ましい。すべての信号経路および接地は導電性を有し、当然ながら互いに絶縁されている。ここでは電力線３０５は慣例的に接続されている（差し込まれている）。基板上でのあらゆるワイヤボンディングを回避するようにパターンを設計することができることは勿論である。
【００２３】
アセンブリは、少なくとも２つの基板を有するが、２つの機能基板は２つ以上の副基板を有する場合もある。本発明では、多段構造は三つ以上の基板からなり、それら基板は本質的に完全密閉であり、その特質上、超短波用途において求められている。
【００２４】
図４は第２基板３０２の機能部３０２の表面処理方法の１つを示し、高周波チップ１０３および第１基板２０１の機能部２０２は第２基板３０１の機能部３０２に機械的且つ電気的に接続可能である。主題４０１は、マスクであって、堅固な部分４０２上にスルーホール開口４０４および４０３を有する。主題４０１が第２基板３０１の機能部３０２を覆うように位置合わせを行う。導電性粘着材、例えば、導電エポキシ・ポリマーを主題４０１のスルーホール開口を介して第２基板３０１の機能部３０２上に塗布することができる。次に、ＨＦＩＣチップ１０３および第１基板２０１の機能部２０２の位置を合わせ、第２基板３０１の機能部３０２に機械的、且つ電気的に接続する。また、半田、溶接、金属結合等を含む他の接続方法を用いて、上述の機械的および電気的接続を確立することも可能である。類似の接続方法を用いて、第１基板２０１の基部を第３基板１０１の機能部１０２に接続する。
【００２５】
図５Ａは、チップ端部で用いられる低損失高周波伝送線構造を示す。主題５０２は第２基板５０１の基部である。第２基板５０１の機能部は、導電性接地線５０３および導電性高周波信号線５０４から成る。主題５０６は、第１基板５０９の基部である。第１基板５０９の機能部は、その内部にトレンチ５０８を有する平坦な表面からなる。第１基板５０９全体で導電性ユニットを形成し、例えば、金属層５０５がユニット全体を覆う。第１基板５０９の機能部の位置合わせを行って、これを第２基板５０１の機能部と機械的および電気的に接続する。第２基板５０１の機能部の上の導電性接地線５０３は、ここで第１基板５０９全体と共に共通の接地を形成する。第２基板上の導体は高いアスペクト比を有するが、第１基板上のトレンチはウエット・エッチングによって作製され、Ｖ溝（点線５１１）を形成することは極めて重要なことである。主題５０７は第３基板５１０の基部である。第３基板の機能部は導電性の平らな表面であり、位置合わせを行った後、第１基板の基部と機械的且つ電気的に接続される。
【００２６】
図５Ｂはコネクタ端部における低損失高周波伝送線構造を示す。主題５０２は第２基板５０１の基部である。第２基板５０１の機能部は導電性高周波信号線５０４を備える。主題５０６は第１基板５０９の基部である。第１基板５０９の機能部は平らの表面からなる。第１基板５０９全体は、導電性ユニットを形成し、例えば、金属層５０５はユニット全体を覆う。第１基板５０９機能部の位置合わせを行って、導電性接地線５０３を介して、第２基板５０１の機能部に機械的且つ電気的に接続する。導電性接地線５０３は図５Ｂには図示しない。主題５０７は第３基板５１０の基部である。第３基板の機能部は導電性の平らな表面であり、位置合わせを行って、第１基板の基部に機械的且つ電気的に接続する。
【００２７】
チップからは一定の距離をおいて、トラップＣＰＷ構造（図５Ａ）から逆のマイクロストリップ線（図５Ｂ）へ移行する。通常この距離は伝送線の全体の長さの約３分の１である。ＣＰＷ構造によって、パッド幅を通常２００−４００ｕｍであるところを、１０ｕｍに減少させ、ＨＦＩＣを５０−７５ｕｍとすることができる。逆マイクロストリップには、第２基板５０２上で拡大する導体５０４、および第１基板５０９上で拡大するトレンチ５０８が形成される。アセンブリ端部における導体５０４の最終幅は接点、例えば、図８におけるコネクタ・ピン８０４の幅によって決まる。
【００２８】
「トラップＣＰＷおよび逆マイクロストリップ」構造の代わりに、「トラップＣＰＷ」または「トラップＣＰＷおよびトラップ・マイクロストリップ」構造を用いることができる。
【００２９】
図６Ａおよび図６Ｂは第１基板６０１、第２基板６０５および第３基板６０６の間に配置されるチップ６０９を示す。図５ａおよび図５ｂにおいて用いられているそれぞれの参照番号は、括弧に入れる。
【００３０】
図６ＡはＨＦＩＣチップの１つのコンタクト・パッド６１０からＨＦＩＣアセンブリの共通の接地結合への接続を示す。主題６０２（５０２）は第２基板６０１（５０１）の基部である。第２基板６０１の機能部の共通接地線６０３（５０３）の位置あわせを行って、次にコンタクト・パッド６１０を介してチップ６０９上の共通接地に機械的に且つ電気的に接続する。主題６０４（５０６）は、第１基板６０５（５０９）突出共通接地領域である。第１基板６０５全体は導電ユニットを形成し、例えば、金属層はユニット全体を覆う。第１基板６０５の機能領域の突出共通接地領域６０４の位置を合わせ、第２基板６０１の共通接地線６０３と機械的に且つ電気的に接続する。主題６０８（５０７）は第３基板６０６（５１０）の基部である。第３基板６０６全体は導電ユニットを形成し、例えば金属層はユニット全体を覆う。第３基板６０６の機能領域の位置を合わせ、次に第１基板６０５の基部の共通接地と接続する。
【００３１】
図６Ｂは、１つのＨＦ信号またはＨＦＩＣチップの電源コンタクト・パッド６１２からＨＦＩＣアセンブリのそれぞれの信号伝送または電力結合への接続を示す。主題６０２は第２基板６０１の基部である。第２基板６０１の機能部のＨＦ信号または電源線６１１（５０４）の位置あわせを行って、次にコンタクト・パッド６１２を介してチップ６０９上のそれぞれのＨＦ信号、または電力コンタクト・パッドと接続する。キャビティ６１５（５１３）内の空気が信号経路に対する最善の誘電体絶縁を形成する。主題６１３（５０６）は第１基板６０５の非突出共通の接地領域である。第１基板６０５全体は導電ユニットを形成し、例えば、金属層はユニット全体を覆う。第１基板６０５の機能領域の位置決めを行って、次に第２基板６０１と機械的且つ電気的に接続する。第２基板６０１は、図６Ｂには示されていない。主題６０８は第３基板６０６の基部である。第３基板６０６全体は導電ユニット形成し、例えば、金属層はユニット全体を覆う。第３基板６０６の機能領域の位置決めを行って、次に、第１基板６０５の基部の共通接地と機械的且つ電気的に接続する。接合方法の１つが図内挿入図に示されている。パッド６１４は接続圧力を高める。パッドの大きさは、チップ・パッドの大きさに匹敵する。
【００３２】
図６Ａおよび６Ｂにおいて、導体６０３および６１１は、それぞれのパッド６１０、６１２に面するところでは、チップ６０９のキャビティ以上に延びる。チップ面における空気の隙間６１６は最善の誘電絶縁体を形成する。
【００３３】
図７Ａおよび図７Ｂは、ＨＦＩＣアセンブリの軸測投影図を示す。これらの図は、第１基板７０２（５０９）、第２基板７０１（５０１）、および第３基板７０３（５１０）を示し、ＨＦＩＣチップ７０９（６０９）は位置決めされた後、図５Ａないし図６Ｂの説明に従って一緒に接続される。接触点を露出するため、第２基板７０１は第１基板７０２および第３基板７０３よりも大きい。
【００３４】
図７Ａにおいて、主題７０４は、第２基板７０１の基部である。主題７０６（５０４）はＨＦ信号線である。主題７０５は、電力または制御線である。主題７０７（５０３）および７０８（５０６、５０３）は、共通の接地領域を示す。主題７０９は、ＨＦＩＣチップである。主題７１０は、第１基板７０２の突出共通接地領域を示す。主題７１１は、第１基板７０２の非突出共通接地領域を示す。主題７０３は第３基板を示す。主題７０７、７０８および７１０のプレーナー表面は、それぞれの位置決めされ、一緒に接続される。基板７０２および７０３は、位置決めされて、同様に接続される。
【００３５】
図７Ｂにおいて、主題７０４は第２基板７０１の基部である。主題７０６はＨＦ信号線である。主題７０５は電力または制御線である。主題７０７および７０８は共通接地領域を示す。主題７０９は、ＨＦＩＣチップである。主題７１０´は、第２基板７０２の突出共通接地領域を示す。主題７１１´は、第２基板７０２の非突出共通接地領域を示す。突出共通設置領域、および主題７１０´を位置決めして、主題７１１´と接続する。主題７０３は第３基板を示す。突出した主題７１０（図７ａ）および７１０´（図７ｂ）は主題７１１および７１１´の表面を信号経路７０５、７０６から上昇させる。ここで呈示された３層の基板は、２段階でエッチングされる。第１段階で、共通接地領域７１０´が形成され、第２段階では導体７０５、７０６、７０８の層が形成される。
【００３６】
図８は従来のマイクロ波ケース構造を示し、ＨＦＩＣアセンブリが、本発明にしたがって搭載されている。ケース８０１はその壁上にコネクタ８０２を有する。カバー８０３は示されていないが、密閉構造は共通接地にとっては非常に重要である。第１基板８０６および第３基板８０９は、ケース８０１の共通接地の一部である。主題８０５は第２基板である。主題８０４は、マイクロ波ケース構造８０１の壁上のコネクタ８０２のピンである。主題８１０はＨＦＩＣチップである。主題８０７は第１基板８０６の非突出共通接地領域である。主題８０８は第１基板８０６の突出共通接地領域である。
【００３７】
図９は、高周波集積回路（ＨＦＩＣ）アセンブリがＰＣＢ基板上に搭載されていることを示す。図９において、主題９０９は、プリント回路基板（ＰＣＢ）である。主題９０７はＰＣＢ基板上で高周波信号および電源と導電接続される。主題９０８は、ＰＣＢ基板上の共通接地と導電接続される。主題９０５は、高周波集積回路チップである。主題９０４は、ＨＦＩＣアセンブリの第３基板であり、主題９０２は第１基板である。主題９０１は第２基板の基部である。第２基板の機能部上において、主題９０６は高周波信号または電源用の伝送線であり、主題９０３は共通接地線である。また、この技術は低周波にも適用可能であり、環境に優しい製造を提供する。
【００３８】
図１０は、プリント回路基板（ＰＣＢ）が高周波集積回路（ＨＦＩＣ）アセンブリの第２基板として直接機能することを示している。高周波集積回路１００２、１００３および１００４は、パッケージングを追加することなくＰＣＢ上に直接取り付けられている。ＰＣＢボート基板１００１は、ＨＦＩＣアセンブリの第２基板の基部として機能する。主題１００６および１００７は、高周波信号または電源／制御用のＰＣＢ上での伝送線である。主題１００５は、共通接地線である。主題１００８は、ＨＦＩＣアセンブリの第２基板であり、ＰＣＢ基板およびそのＰＣＢ上に導電線を備える。主題１００９は第１基板であり、主題１０１０は、ＨＦＩＣアセンブリの第３基板である。
【００３９】
最後に、高周波集積回路（ＨＦＩＣ）の全ての実施形態は、低周波回路、ＭＥＭＳコンポーネント、光電子集積回路、光通信線、または光ファイバ・アセンブリの中の少なくとも１つにも適用可能であることを指摘することは重要である。また、本発明は、受動構成要素を独立して、または一体的に統合することを可能とする。本発明は、チップ周辺における回路パッドの制約、およびミクロの世界（チップ）をマクロの世界（ＰＣＢ）に結合するという公知の方法を解除する。チップ・パッドおよびチップ自体の大きさを大幅に縮小することができる。本発明はＨＦＩＣの後加工を非常に有用なものとする。
【００４０】
以下の実施形態は、ＨＦＩＣアセンブリ用の第１、第２基板を作製する異なる作製技術の３つの集合について詳述する。第３基板は第１基板と同じ方法で作製可能である。図１１、図１２Ａおよび図１２Ｂに示したように、第１集合の作製技術はシリコン・ウエハを用いて第１基板を作製し、更にシリコン・オン・インシュレータ（ＳＯＩ）・ウエハを用いて第２基板を作製する。
【００４１】
図１３Ａ、図１３Ｂ、図１４Ａ、および図１４Ｂに示すように、第２集合の作製技術は、金属構造即ちメタル・オン・インシュレータ（ＭＯＩ）構造を用いて第１基板および第２基板の双方を作製する。
【００４２】
図１５Ａ、図１５Ｂ、図１６Ａ、および図１６Ｂに示すように、第３集合の作製技術は導電性または非導電性ポリマー・モールディングを用いて第１基板の第２基板の双方を作製する。
【００４３】
自立の一体キャリア構造と少なくとも１つのＨＦＩＣチップとを有するＨＦＩＣアセンブリの好適な作製方法のひとつは、次のような主要ステップを含む。即ち、少なくとも１つのチップ凹部を有するＨＦＩＣアセンブリの第１導電性基板を作成するステップと、セミコンダクタ・オン・インシュレータ（ＳＯＩ）・ウエハでＨＦＩＣアセンブリの第２基板を作成するステップと、第２基板上にＨＦＩＣチップを装着するステップと、第１および第２基板を接合するステップである。
【００４４】
図１１はシリコン・ウエハが作成されて第１基板となることを示している。まず、シリコン・ウエハ１１０２をパターニングし、次に一定の領域から選択的にエッチングする。次に、金属層１１０１をシリコン表面上に堆積する。パターニングは、通常、シリコン・ミクロファブリケーション業界で一般に用いられている写真平版工程で行われる。エッチングは、通常、化学エッチング、またはディープ反応性イオン・エッチング（ＤＲＩＥ）、即ち、ドライ・エッチングで行う。金属層は、例えば、スパッタリング、蒸着、電気メッキ、電鋳、無電解メッキ等の工程によって堆積可能である。
【００４５】
図１２Ａおよび図１２Ｂは、ＳＯＩウエハを用いてＨＦＩＣアセンブリ用の第２基板を作製する作製技術に対応する。図１２Ａを参照すると、ＳＯＩウエハの最上層のシリコン１２０１および中間のシリコン二酸化物層１２０２がパターニングされ、更にエッチングされている。パターニングは、通常、シリコン・ミクロファブリケーション業界で一般に用いられている写真平版工程で行われる。エッチングは、反応性イオン・エッチング（ＤＲＩＥ）で行われることが好ましい。ＳＯＩウエハ１２０３の基板は、通常加工を行わない。
【００４６】
図１２Ｂを参照すると、金属層１２０４および１２０５がＳＯＩウエハ上に堆積されている。金属堆積は、通常、スパッタリングか、または蒸着工程によって行われる。フォトリソグラフィ工程およびウエット・エッチングを用いることによって、金属層１２０４と１２０３とを互いに確実に分離することができる。
【００４７】
図１３Ａは、金属構造またはＭＯＩを用いてＨＦＩＣアセンブリの第１基板を作製するために、絶縁体１３０２上で堆積される金属表面の上で、犠牲材１３０１と一緒に金属層１３０３が選択的に堆積されることを示している。堆積方法は、電気メッキ、電鋳、または無電解メッキとすることができる。金属構造は、ニッケル、銅、銀、または金から構成することができる。化学機械研磨法（ＣＭＰ）を用いることにより、金属層１３０３の表面を処理することができる。絶縁体１３０２は、セラミックス、ガラス、高分子材料等、通常は低誘電率材、特定の場合には高誘電率材とすることができる。自立の金属構造の場合、絶縁体１３０２を除去することによって、または金属基板だけを加工することによって、自立の金属基板が形成される。
【００４８】
犠牲材層１３０１は金属または非金属とすることができる。次に、犠牲層は、図１３Ｂに示すように化学酸または化学溶剤によって除去される。
【００４９】
図１４Ａは、金属構造またはＭＯＩを用いてＨＦＩＣアセンブリの第２基板を作製するために、絶縁体１４０２上のシード層１４０４の上で、犠牲材１４０１と一緒に金属層１４０３が選択的に堆積されることを示している。堆積方法は、電気メッキ、電鋳、または無電解メッキとすることができる。金属構造は、ニッケル、銅、銀、または金から構成することができる。化学機械研磨法（ＣＭＰ）を用いることによって、金属層１４０３の表面を処理することができる。絶縁体１４０２は、セラミックス、ガラス、高分子材料等、通常は低誘電率材とし、特定の場合には高誘電率材とすることができる。自立の金属構造の場合、犠牲キャリアを用い、金属構造を選択的に堆積することによって、アスペクト比の高い導体および支持フレームを形成し、その後、犠牲キャリアを除去し、アセンブリ組み立て後にフレームを除去する。
【００５０】
犠牲材層１４０１は金属または非金属とすることができる。次に、犠牲層は、図１４Ｂに示すように化学酸または化学溶剤によって除去される。金属構造の場合、材料１４０２は犠牲層として除去され自立金属構造が形成される。
【００５１】
図１５Ａを参照すると、高分子構造１５０１が絶縁体１５０２の上で熱的に且つ機械的にモールディングによって形成されている。絶縁体は、セラミックス、ガラス、高分子材料、酸化シリコン、ウエハ等とすることができる。導電性ポリマーを用いる場合、図１５Ａの説明はＨＦＩＣアセンブリの第１基板を作製する作製工程の最終とすることができる。しかし、また、非導電性ポリマーと同様に導電性ポリマーを更に加工することによって、金属層１５０３を図１５Ｂに示すようにコートすることができる。
【００５２】
図１６Ａを参照すると、高分子構造１６０１が絶縁体１６０２の上で熱的に且つ機械的にモールディングによって形成されている。また、エッチング法を用いることによって、ポリマー構造は確実に互いに分離される。エッチング法は、ウエット化学エッチング、または反応性イオン・エッチング（ＲＩＥ）とすることができる。ポリマーは吸湿しやすいため、超高周波用途にはあまり適切ではないが、低周波システムに対しては費用効率が非常に高い。
【００５３】
絶縁体は、セラミックス、ガラス、高分子材料等とすることができる。導電性ポリマーを用いる場合、図１６Ａの説明は、ＨＦＩＣアセンブリの第２基板を作成する作成工程の最終とすることができる。しかし、また、非導電性ポリマーと同様に、導電性ポリマーを更に加工することによって、金属層１６０３を図１６Ｂに示すようにコートすることができる。
【００５４】
第１基板と第２基板とを作製後、これらの位置決めを行って、例えば、導電接着剤、半田、溶接、金属ボンディング等によって機械的、電気的、且つ熱的に互いに接続させることができる。
【図面の簡単な説明】
【００５５】
本発明を添付図面のいくつかの図によって、限定ではなく例として示す。同図の中で同じ参照番号はＨＦＩＣアセンブリの類似の要素を示す。
【図１】図１は、一実施形態によるチップが内蔵された第３基板の機能部を示す。
【図２】図２は、別の実施形態による非突出側から目視した第１基板の機能部を示す。
【図３】図３は、別の実施形態による非突出側から目視した第２基板の機能部を示す。
【図４】図４は、別の実施形態による第２基板の機能部に塗布された接着層を示す。
【図５Ａ】図５Ａは、別の実施形態によるチップ端部における伝送線の断面図である。
【図５Ｂ】図５Ｂは、別の実施形態によるコネクタ端部における伝送線の断面図である。
【図６Ａ】図６Ａは、別の実施形態によるチップ端部における共通接地の断面図である。
【図６Ｂ】図６Ｂは、別の実施形態によるチップ端部における伝送線の接続の断面図である。
【図７Ａ】図７Ａは、別の実施形態によるＨＦＩＣアセンブリの分解軸測投影図である。
【図７Ｂ】図７Ｂは、別の実施形態によるＨＦＩＣアセンブリの分解軸測投影図である。
【図８】図８は、別の実施形態による従来のマイクロ波のパッケージング構造におけるＨＦＩＣアセンブリの断面図である。
【図９】図９は、別の実施形態によるＰＣＢボードに埋め込まれたＨＦＩＣサブアセンブリの断面図である。
【図１０】図１０は、別の実施形態によるＰＣＢボードであるＨＦＩＣアセンブリの断面図である。
【図１１】図１１は、別の実施形態によるフォトリソグラフィ加工、エッチング加工および金属堆積加工をシリコン・ウエハ上で施し、第１基板を形成する加工ステップを示す側断面図である。
【図１２Ａ】図１２Ａは、別の実施形態によるフォトリソグラフィ加工、エッチング加工および金属堆積加工をシリコン・オン・インシュレータ（ＳＯＩ）上で施し、第２基板を形成する加工ステップを示す側断面図である。
【図１２Ｂ】図１２Ｂは、別の実施形態によるフォトリソグラフィ加工、エッチング加工および堆積加工をシリコン・オン・インシュレータ（ＳＯＩ）上で施し、第２基板を形成する加工ステップを示す側断面図である。
【図１３Ａ】図１３Ａは、別の実施形態によるフォトリソグラフィ加工、エッチング加工および金属堆積加工を絶縁体上で施し、第１基板を形成する加工ステップを示す側断面図である。
【図１３Ｂ】図１３Ｂは、別の実施形態によるフォトリソグラフィ加工、エッチング加工および金属堆積加工を絶縁体上で施し、第１基板を形成する加工ステップを示す側断面図である。
【図１４Ａ】図１４Ａは、別の実施形態によるフォトリソグラフィ加工、エッチング加工および金属堆積加工を絶縁体上で施し、第２基板を形成する加工ステップを示す側断面図である。
【図１４Ｂ】図１４Ｂは、別の実施形態によるフォトリソグラフィ加工、エッチング加工および金属堆積加工を絶縁体上で施し、第２基板を形成する加工ステップを示す側断面図である。
【図１５Ａ】図１５Ａは、別の実施形態による絶縁体基板の導電性又は非導電性ポリマーの上に熱および機械式モールディング加工ならびに金属堆積加工を施し第１基板を形成する加工工程を示す側断面図である。
【図１５Ｂ】図１５Ｂは、別の実施形態による絶縁体基板の導電性又は非導電性ポリマーの上に熱および機械式モールディング加工ならびに金属堆積加工を施し第１基板を形成する加工工程を示す側断面図である。
【図１６Ａ】図１６Ａは、別の実施形態による絶縁体基板の導電性又は非導電性ポリマーの上に熱および機械式モールディング加工ならびに金属堆積加工を施し第２基板を形成する加工工程を示す側断面図。
【図１６Ｂ】図１６Ｂは、別の実施形態による絶縁体基板の導電性又は非導電性ポリマーの上に熱および機械式モールディング加工ならびに金属堆積加工を施し第２基板を形成する加工工程を示す側断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５ａ】
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【図１５ｂ】
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【図１６ａ】
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【図１６ｂ】
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