(57)【特許請求の範囲】
【請求項１】
テストモードで初期設定された集積回路チップのデバイスピンを再設定するためのテストモード制御回路であって、
集積回路チップ上の１若しくはそれ以上のコンポーネントにトリム／設定データを適用する入力レジスタと、
デバイスピンと、
１若しくはそれ以上の素子がトリム／再設定済みである前記集積回路チップ上の集積回路から出力データを受信する出力レジスタと、
前記デバイスピンを制御してテストピンとして操作する入出力論理回路であって、前記入力レジスタへ前記トリム／設定データを選択的に配信し前記出力レジスタから出力データを受信する、前記入出力論理回路と、
選択された前記トリム／設定データセットを前記入力レジスタから永久的にマッピングする複数の論理状態素子を含むプログラム可能なアレイであって、テストビットを含む前記プログラム可能なアレイと、
スイッチングシステムであって、前記テストビットが第１のテストモードにある場合、前記集積回路上の前記１若しくはそれ以上のコンポーネントに前記トリム／設定データを適用し、前記テストビットが第２の通常モードの場合、前記永久的にマッピングされたトリム／設定データを前記コンポーネントに適用する、前記スイッチングシステムと
を有するテストモード制御回路。
【請求項２】
請求項１のテストモード制御回路において、前記スイッチングシステムは、マルチプレクサを含むものである。
【請求項３】
請求項１のテストモード制御回路において、前記論理状態素子はヒューズを含むものである。
【請求項４】
請求項１のテストモード制御回路において、前記論理状態素子はアンチヒューズを含むものである。
【請求項５】
請求項１のテストモード制御回路において、前記論理状態素子はＥＥＰＲＯＭを含むものである。
【請求項６】
請求項１のテストモード制御回路において、前記テストビットは、前記第１のテストモードに初期設定されるものである。
【請求項７】
請求項１のテストモード制御回路において、
さらに、第２のピンを有し、
前記入出力論理回路は、前記第２のピンの論理状態および前記テストビットに応答して、前記デバイスピンが選択的にデータを入出力できるようにするものである。
【請求項８】
請求項７のテストモード制御回路において、前記入出力論理回路は、テストモードに設定されたテストビットと、第１および第２の状態のどちらかにある前記第２のピンとに応答して、それぞれ入力データおよび出力データを提供するように前記デバイスピンを設定し、また、通常モードに設定された前記テストビットと、第１および第２の状態のどちらかにある前記第２のピンとに応答して、それぞれ高インピーダンスおよび出力データを提供するように前記デバイスピンを設定するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路チップのデバイスピンがテストモードでテストピンとして機能したのち、通常モードでデバイスピン機能に戻るように、その集積回路チップのデバイスピンを再設定するためのテストモード制御回路に関するものである。
【背景技術】
【０００２】
今日、高分解能のアナログデジタルコンバータ（ＡＤＣｓ）は、より小型構造で少数ピンのパッケージに組み付けられている。僅か６ピンの小型外形パッケージ（ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ）がその好適な例である。このようにピン数が少ない場合、必要な機能を提供するだけのピン数がないため、高分解能ＡＤＣｓに特定の設計課題が生じる。伝統的には、ＡＤＣは、アナログ入力ピンと、専用参照入力と、アナログ回路およびデジタル回路用の別個の電源と、データインターフェースとを有する。
【０００３】
これらの機能は、すべて６本のピンにまとめられてきた。アナログ入力には１ピン必要で、電源／参照には２ピン必要で、デジタルインターフェースがマイクロプロセッサおよびデジタル信号プロセッサ（ＤＳＰｓ）に標準接続できるようにするには、３ピンが必要である。高分解能ＡＤＣｓには、必要なコンポーネント精度をもたらすため、何らかの形態のパッケージ内トリミングが通常必要であり、そのため、テストモード中にパッケージの一部にデータを書き込むことが必要である。
【０００４】
ＡＶＤＤ    正電源および参照
ＡＧＮＤ    負電源および参照
ＡＩＮ      デジタル化すべきアナログ入力信号
ＳＣＬＫ    データインターフェース：シリアルクロック入力
ＣＳＢ      データインターフェース：フレーミング信号およびサンプル／変換入力
ＤＯＵＴ    データインターフェース：出力データ
【０００５】
この標準デジタルインターフェースピン割り当てでは、集積回路へのデータ書き込みが不可能である。ＡＩＮは非常に高感度のアナログ入力であるため、このピンでテストデータを多重化するのは賢明ではない。ＳＣＬＫは、アナログデジタル変換を制御するシリアルクロックである。ＣＳＢはチップ選択信号である。ピン数の減少により、この入力は、出力データ用の変換開始（サンプル）信号およびフレーム同期信号としてすでに倍増されている。ＤＯＵＴは専用出力ピンである。ＣＳＢがロジックロー（低）の場合に変換データを出力し、ＣＳＢがロジックハイ（高）の場合に高インピーダンスとなる。この高インピーダンス状態は、共通クロックおよびワイヤーオアド（ｗｉｒｅ−ＯＲｅｄ）されたデータ出力を使用するために多数のＡＤＣｓが相互リンクされている場合に使われる。
【０００６】
フォームファクタが小さくハンドヘルドで電池式の装置は、構造の小型化とピン数削減の方向へパッケージ技術を推進している。この課題に対処するため、今後より多くの製品が専用テストモードピンを犠牲にしなければならなくなるであろう。新しい製品設計でより一般化しつつあるもう１つの特徴は、ウエハー製造後に派生部品ファミリーにするためのプログラム可能な汎用回路の設計能力である。伝統的には、これは別個の開発および／または金属マスクにより実現されてきた。工程技術が小型化し、ウエハーサイズが増大するに伴い、ウエハーロットからの良好なダイの数は、特定の金属マスク派生部品の耐用年限内の販売数を超えることもありうる。ＡＤＣｓ、スイッチ、多重通信回路などの製品には、専用テストモードもテストアクセスもないため、トリミングおよびコンフィギュレーション（派生部品）の問題に対する回避策が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記を鑑み、本発明の目的は、関連付けられた回路をトリミング／再設定するため初期にテストモードである集積回路チップのデバイスピンを再設定するための、改善されたテストモード制御回路を提供することである。
【０００８】
さらに、本発明の目的は、テストモードのテストピンとして通常デバイスピンを採用したのち、テストモードのトリミング／再設定終了時に前記通常デバイスピン本来のデバイスピン機能を復帰させる集積回路チップのデバイスピンを再設定するための、改善されたテストモード制御回路を提供することでもある。
【０００９】
さらに、本発明の目的は、別個の入力ピンの論理状態に応答してテストピン機能からデバイスピン機能へ再設定されるように集積回路チップのデバイスピンを再設定するための、改善されたテストモード制御回路を提供することでもある。
【００１０】
さらに、本発明の目的は、少ピン数の集積回路チップパッケージ用にテストアクセスを可能にする集積回路チップのデバイスピンを再設定するための、改善されたテストモード制御回路を提供することでもある。
【００１１】
さらに、本発明の目的は、アナログデジタル変換器などの集積回路の精度を上げるためパッケージ内でのテストを可能にする集積回路チップのデバイスピンを再設定するための、改善されたテストモード制御回路を提供することでもある。
【００１２】
さらに、本発明の目的は、包括的な設計を多様な標準部品へと容易に再設定できるようにする集積回路チップのデバイスピンを再設定するための、改善されたテストモード制御回路を提供することでもある。  
【課題を解決するための手段】
【００１３】
本発明は、プログラム可能なオンチップアレイであって、製造中にテストモードに事前設定され、コンポーネントを永久的にトリムおよび／または再設定するために使用でき、その後、通常モードにリセットしてデバイスピンの通常機能を再確立することが可能なプログラム可能なオンチップアレイと併用した第２のピンの論理状態の制御下で、テストピンとして機能するよう前記デバイスピンを再設定することにより、オンボード集積回路をトリミングおよび再設定するための少ピン数集積回路チップへのテストアクセスが実現されるという知見に起因する。
【００１４】
本発明は、テストモードに初期設定された集積回路チップのデバイスピンを再設定するためのテストモード制御回路を特徴とする。入力レジスタは、集積回路チップ上の１若しくはそれ以上のコンポーネントにトリム／設定データを適用する。デバイスピンおよび出力レジスタは、前記集積回路チップ上の集積回路であって、１若しくはそれ以上の素子がトリム／再設定済みである集積回路から出力データを受信する。入出力論理回路は、前記入力レジスタへ前記トリム／設定データを選択的に配信し前記出力レジスタから出力データを受信するため、前記デバイスピンを制御してテストピンとして操作する。プログラム可能なアレイは、選択された前記トリム／設定データセットを前記入力レジスタから永久的にマッピングする複数の論理状態素子を含む。このプログラム可能なアレイは、テストビットを含む。スイッチングシステムは、前記テストビットが第１のテストモードにある場合、前記集積回路上の前記１若しくはそれ以上のコンポーネントに前記トリム／設定データを適用し、前記テストビットが第２の通常モードの場合、前記で永久的にマッピングされたトリム／設定データを前記コンポーネントに適用する。
【００１５】
好適な実施形態では、前記スイッチングシステムは、マルチプレクサを含んでよい。論理状態素子は、ヒューズ、アンチヒューズ、ＥＥＰＲＯＭ、または類似装置を含んでよい。前記テストビットは、前記初期設定にいて第１のテストモードであってよい。前記入出力論理回路は、第２のピンの論理状態と、前記テストビットとに応答して、前記デバイスピンが選択的にデータを入出力できるようにしてよい。前記入出力回路は、テストモードのテストビットと、第１および第２の状態のどちらかにある前記第２ピンとに応答して、それぞれ入力データおよび出力データを提供するように前記デバイスピンを設定し、また、通常モードの前記テストビットと、第１および第２の状態のどちらかにある前記第２のピンとに応答して、それぞれ高インピーダンスおよび出力データを提供するように前記デバイスピンを設定する。
【発明を実施するための最良の形態】
【００１６】
本発明では、以下に開示する好適な実施形態以外の他の実施形態が可能であり、種々の方法で実施または実行することができる。このように、本発明はその用途において、以下の説明に記載され図面に例示された構造の詳細やコンポーネントの配置に限定されるものでないことは言うまでもない。
【００１７】
図１には、集積回路チップ１２上に含まれた、本発明に従ったテストモード制御回路１０を示し、典型的に複数の（図示せず）他の集積回路、例えばアナログデジタル変換器（ＡＤＣ）および他の回路を含む。テストモード制御回路１０は、出力シフトレジスタ１４、入力シフトレジスタ１６、テストビット段階１９を伴うプログラム可能なアレイ１８、多重通信回路２２などのスイッチングシステム２０、および入出力論理回路２４を含む。デバイスピンまたはデバイスパッド２６も含まれ、これは示したようにＤＯＵＴなどであってよい。この実施形態では、デバイスパッドまたはデバイスピン２６は、通常動作モードでデータ出力を提供する。テストモードでは、本発明によれば、デバイスピン２６は、入出力論理回路２４の状態に応じて入力データを配信するか、あるいは出力データを受信するように機能する。初期において集積回路チップ１２の製造完了時には、テストモード制御回路１０はテストモードに事前設定される。トリミング後、テストモードで再設定が遂行されると、制御回路１０は通常モードに戻り、デバイスピン２６は再び通常モードで動作して出力データまたは高インピーダンス出力を提供する。また、ＳＣＬＫなどのクロック信号を提供して、出力シフトレジスタ１４および入力レジスタ１６経由でデータをクロック制御するクロックパッドまたはクロックピン２８も含まれる。第２のデバイスピン３０は、チップ選択バーなどの入出力回路２４に論理信号を提供するか、またはＣＳＢ信号であって、その論理状態によりデバイスピン２６が入力データを受信するよう機能するか、あるいは出力データを受信するように機能するかが決定されるＣＳＢ信号を提供する。
【００１８】
この実施形態の入出力論理回路２４は、ＡＮＤゲート３２、出力バッファ増幅器３４、および入力バッファ増幅器３６を含む。初期においてテストモードでハイ（高）に設定されたテストビットを伴うＡＮＤゲート３２は、ＣＳＢパッド３０からの入力がハイである場合、ハイ出力を提供する。ＡＮＤゲート３２からのこのハイ出力により、バッファ３６は、ＤＯＵＴピン２６から入力シフトレジスタ１６に命令入力データを渡せるようになる。ピン３０からの同じハイ状態のＣＳＢ信号は、３８で反転され、出力シフトレジスタ１４でのデータがデバイスピン２６に渡されないよう出力バッファ３４を無効にする。出力シフトレジスタ１４におけるデータは、前記集積回路チップ１２基板上の集積回路のいずれか１つから選択的に送信される。例えばＡＤＣの場合、前記出力シフトレジスタ１４内のデータは、ＡＤＣ変換の結果であり得る。
【００１９】
ピン３０からの前記ＣＳＢ信号の論理状態がロー（低）に変化した場合、ＡＮＤゲート３２はロー出力を有するため、バッファ３６が無効にされて入力シフトレジスタ１６への入力データが供給不可能になる。ただし、このロー状態の信号がインバーター３８により変換された場合には、バッファ３４が有効になり、出力シフトレジスタ１４からデバイスピン２６へデータが渡されるようになる。
【００２０】
作動時は、スイッチングシステム２０または多重通信回路２２が有効にされて、１若しくはそれ以上の集積回路オンボードチップ１２で、命令入力データを入力シフトレジスタ１６からトリミング／設定スイッチへ渡す。トリム／設定された回路は、次に操作されて、出力シフトレジスタ１４へ出力を配信する。この出力は、前記第２のピン３０の適切な論理状態に応答してバッファ３４経由でデバイスピン２６へルーティングされたのち、評価テスト回路（図示せず、もしくは本明細書では重要ではない）により再検討される。この出力が不精確で許容範囲外と判断された場合、異なる別のデータ命令セットが入力シフトレジスタ１６へロードされ、そのデータ命令は多重通信回路２２により同じ回路のトリム／設定スイッチへ配信される。これは、出力が精確および許容範囲内であると評価されるまで継続される。これは、集積回路チップ１２上の集積回路の１若しくはそれ以上について行われる。
【００２１】
操作全体が完了した時点で、入力シフトレジスタ１６内に現存するトリム／設定スイッチの特定配置が前記プログラム可能なアレイ１８へ通信され、その各論理素子（ヒューズ、アンチヒューズ、ＥＥＰＲＯＭ、または類似装置）は入力シフトレジスタ１６において１または０のデータ命令のマッピングを反映するよう条件付けられる。このマッピングにより、プログラム可能なアレイ１８における論理条件が永久的にインストールされ、前記システムがこの時点でテストモードから通常モードになるように、前記テストビット段階１９の状態がオンからオフに変更される。この状態では、段階１９のヒューズビットがオフになっているため、多重通信回路２２は、入力シフトレジスタ１６からの入力が無効にされてこの時点でプログラム可能なアレイ１８の論理素子からの入力だけを受信できる状態になる。そして、デバイスピン２６はそれまでのテストピン機能から、デバイスピン機能を実行するように再設定された状態になる。
【００２２】
以下の真理値表、表Ｉに示したように、前記テストビット段階１９が１を保持している場合は、当該システムはテストモードであり、０を保持している場合は、当該システムは通常モードである。
【００２３】
【表１】
0004422617.tif 000002
【００２４】
このように、パッド／ピン３０の論理状態、例えばＣＳＢ信号が１の場合、デバイスピン２６は、入力データを受信するよう条件付けられている。ＣＳＢが論理状態０で、テストビット段階１９がまだ１に維持されテストモードであることを示している場合、デバイスピン２６は出力データを受信するよう条件付けられている。これと対照的に、テストビット段階が０で、当該システムが通常モードの場合は、パッド／ピン３０での論理状態が１であれば高インピーダンス出力となり、パッド／ピン３０での論理状態が０であれば出力ピン装置が出力データ用に条件付けられる。ここで留意すべきは、テストビットの状態が１か０かにかかわらず、前記デバイスピン２６は、前記第２のピン３０が０の場合、常に出力データを受信するよう条件付けられている。言い換えると、この第２のピン３０が０の場合には、デバイスピン２６は、テストビット状態に無関係に出力データを受信するように条件付けられている。
【００２５】
ＳＣＬＫ信号２８ａ、ＣＳＢ信号３０ａ、およびＤＯＵＴ信号２６ａを図２に示す。ＳＣＬＫ  ２８ａは、従来のクロック信号である。ＣＳＢ  ３０ａは２つの状態、ハイ状態４０およびロー状態４２を有する。ハイ状態４０の間、ＤＯＵＴ信号２６ａは、３状態システムの高インピーダンス４４になる。ＣＳＢ  ３０ａがロー状態４２の間は、データ４６が、デバイスピン２６からクロックアウトされる。ＣＳＢ信号３０ａのロー状態４２の終了時、ＤＯＵＴは再び高インピーダンスレベル４４に戻る。これと対称的に、図３のテストモードでは、ＳＣＬＫ  ２８ａおよびＣＳＢ  ３０ａが同じ状態の場合、ＤＯＵＴ信号２６ｂが有効化され、ＣＳＢ  ３０ａがハイであれば入力５０を受信し、ＣＳＢ  ３０ａがローであれば出力５２を行うようになる。
【００２６】
このように、本発明の前記改善されたテストモード制御回路は、集積回路チップのオンボード集積回路をトリム／設定するために、初期設定でテストモードにある集積回路チップのデバイススピンを再設定する。このシステムは、前記第２のピンの論理状態、例えばＣＳＢ信号の論理状態を使用して、当該デバイスピンの機能をテストピンとしてテストモードで制御することにより、ピンの用途と空間を節約しつつ、包括的設計の種々の標準部品へのより精確な試験を可能にし、さらに再設定を可能にする。
【００２７】
各特徴は、図面の一部のみで本発明の具体的な特徴を示しているが、これは単に便宜上のもので、本発明に従った他の特徴のいずれか、またはすべてと組み合わせてよい。本明細書における用語「含む」、「有する」、および「伴う」は、広義かつ包括的に解釈されるべきものであり、いかなる物理的相互接続にも限定されるものではない。さらに、掲題の用途に開示したいかなる実施形態も、考えうる唯一の実施形態として解釈されるべきではない。
【００２８】
当業者であれば、他の実施形態も以下の請求項内であることが理解されるであろう。
【図面の簡単な説明】
【００２９】
当業者であれば、他の目的、特徴、および優位性が、以下の好適な実施形態の説明および添付の図面から理解されるであろう。
【図１】図１は、本発明に従いテストピンとして一時的に機能するようデバイスピンを再設定するための、テストモード制御回路の概略ブロック図。
【図２】図２は、図１のＳＣＬＫピン、ＣＳＢピン、およびＤＯＵＴピンにおける、通常モードでの波形を示す図。
【図３】図３は、図１のＳＣＬＫピン、ＣＳＢピン、およびＤＯＵＴピンにおける、テストモードでの波形を示す図。
【図１】
0004422617.tif 000003
【図２】
0004422617.tif 000004
【図３】
0004422617.tif 000005