(57)【特許請求の範囲】
【請求項１】
前段の論理素子および前記前段論理素子の後段の論理素子を有する電子デバイスにおいて、前記前段論理素子が出力する第１出力信号を前記後段論理素子に入力する配線の不良を検出する不良検出装置であって、
前記電子デバイスに供給する電源電圧を、前記電子デバイスが有する論理素子のしきい値電圧より小さい初期電圧値に設定する初期化部と、
前記後段論理素子が出力する第２出力信号の論理値が変化しない速度で、前記電源電圧を、前記初期電圧値から前記論理素子の動作電圧となるまで昇圧していく昇圧部と、
前記電源電圧を前記動作電圧に昇圧した状態で、前記前段論理素子が出力する前記第１出力信号の論理値を反転させる反転動作部と、
前記第１出力信号を反転してから前記第２出力信号が反転するまでの遅延時間に基づいて、前記前段論理素子および前記後段論理素子の間の接続不良を検出する不良検出部と
を備える不良検出装置。
【請求項２】
前記初期化部は、前記電源電圧を実質的に０Ｖの前記初期電圧値に設定する請求項１に記載の不良検出装置。
【請求項３】
前記昇圧部は、前記後段論理素子が出力する前記第２出力信号の論理値が変化しない傾きのランプ波形により前記電源電圧を昇圧する請求項１に記載の不良検出装置。
【請求項４】
前記電源電圧の昇圧後前記第１出力信号の反転前において前記第１出力信号の論理値を予め定められた期待値とするべく前記電子デバイスの信号入力端子をＨレベルとする場合に、前記昇圧部は、前記電源電圧の昇圧を開始した後、前記電子デバイスの信号入力端子に対して前記電源電圧と実質的に同一の電圧を入力する請求項１に記載の不良検出装置。
【請求項５】
前記電源電圧の昇圧後前記第１出力信号の反転前において前記第１出力信号の論理値を予め定められた期待値とするべく前記電子デバイスの信号入力端子をＬレベルとする場合に、前記昇圧部は、前記電源電圧の昇圧を開始した後、前記電子デバイスの信号入力端子に対して前記初期電圧値と実質的に同一値の電圧を入力する請求項１に記載の不良検出装置。
【請求項６】
前記第１出力信号を反転してから予め設定された基準遅延時間の経過時に前記第２出力信号を取得する取得部を更に備え、
前記不良検出部は、前記取得部が取得した前記第２出力信号が反転していなかったことを条件として、前記前段論理素子および前記後段論理素子の間の接続不良を検出する
請求項１に記載の不良検出装置。
【請求項７】
前記昇圧部が前記電源電圧を前記初期電圧値から前記動作電圧まで昇圧していく間に前記第２出力信号の論理値が変化したことを条件として、前記初期化部は、前記電源電圧を前記初期電圧値に再度設定し、前記昇圧部は、前回と比較しより遅い速度で前記電源電圧を昇圧する
請求項１に記載の不良検出装置。
【請求項８】
前記電子デバイスは、前段論理素子および後段論理素子の組を複数有し、
それぞれの前記前段論理素子および前記後段論理素子の間の配線の不良を順次検出する場合において、
前記初期化部は、一の前記前段論理素子および一の前記後段論理素子の間の接続不良の有無を試験した後、他の前記前段論理素子および他の前記後段論理素子の接続不良の有無を試験する前に、前記電源電圧を前記初期電圧値に設定する
請求項１に記載の不良検出装置。
【請求項９】
前記電子デバイスに試験信号を供給する試験信号供給部と、
前記試験信号に応じて前記電子デバイスが出力する信号に基づいて、前記電子デバイスの論理動作の良否を判定する判定部と
を更に備え、
前記初期化部は、前記試験信号供給部および前記判定部による前記電子デバイスの論理動作試験の終了後、前記前段論理素子および前記後段論理素子の間の接続不良の有無を試験する前に、前記電源電圧を前記初期電圧値に設定する
請求項１に記載の不良検出装置。
【請求項１０】
前記電子デバイスは、
前記前段論理素子および前記後段論理素子に供給される第１の前記電源電圧とは異なる第２の電源電圧により動作する複数のフリップフロップと、
前記複数のフリップフロップを縦続接続し、前記電子デバイスのスキャン入力端子から順次入力されるスキャンパターン列を先頭の前記フリップフロップから後続の前記フリップフロップに順次伝播させることにより前記複数のフリップフロップに前記スキャンパターン列を設定するスキャンパスと
を更に有し、
前記初期化部は、前記第２の電源電圧を前記フリップフロップの動作電圧とした状態で前記第１の電源電圧を前記初期電圧値に設定し、
当該不良検出装置は、前記昇圧部が前記第１の電源電圧を前記初期電圧値から前記論理素子の動作電圧となるまで昇圧する間に、前記スキャン入力端子にスキャンパターン列を入力し、前記複数のフリップフロップに設定させるスキャンパターン供給部を更に備える
請求項１に記載の不良検出装置。
【請求項１１】
前記反転動作部は、少なくとも１つの前記フリップフロップからスキャンパターンに基づく信号を出力させることにより、前記第１出力信号を反転させる請求項１０に記載の不良検出装置。
【請求項１２】
前記第１の電源電圧の負側入力と、前記第２の電源電圧の負側入力とは電気的に分離されており、
前記電源電圧の昇圧後前記第１出力信号の反転前において前記第１出力信号の論理値をあらかじめ定められた期待値とするべく一の前記フリップフロップから前記前段論理素子および前記後段論理素子を有する論理回路への入力をＨレベルとする場合に、
前記初期化部は、当該フリップフロップと前記論理回路との間の接続を切り離した状態で、前記第２の電源電圧の負側入力をグランド電位、正側入力を電源電位とし、前記第１の電源電圧の正側入力および負側入力を電源電位とし、
前記昇圧部は、前記第１の電源電圧の負側入力の電位を前記電源電位から前記グランド電位まで低下させていくことにより前記第１の電源電圧を昇圧していく
請求項１０に記載の不良検出装置。
【請求項１３】
論理素子間の配線の不良を不良検出装置により検出させる機能を有する電子デバイスであって、
前段の論理素子、および、前記前段論理素子が出力する第１出力信号を入力する後段の論理素子を有する論理回路と、
前記前段論理素子および前記後段論理素子に供給される第１の電源電圧とは異なる第２の電源電圧により動作する複数のフリップフロップと、
前記複数のフリップフロップを縦続接続し、当該電子デバイスのスキャン入力端子から順次入力されるスキャンパターン列を先頭の前記フリップフロップから後続の前記フリップフロップに順次伝播させることにより前記複数のフリップフロップに前記スキャンパターン列を設定するスキャンパスと、
前記複数のフリップフロップのそれぞれに対応して設けられ、当該フリップフロップが出力する信号、または、当該電子デバイスに入力される前記第１の電源電圧の正側電位または負側電位の少なくとも一方の電位のいずれを前記論理回路内の論理素子の入力信号として供給するかをそれぞれ選択する複数の選択部と
を備える電子デバイス。
【請求項１４】
前記選択部は、前記スキャン入力端子から前記複数のフリップフロップに対してスキャンパターン列が入力されるスキャンイン期間において、前記第１の電源電圧の正側電位または負側電位の少なくとも一方の電位を前記論理回路内の論理素子の入力信号として供給する請求項１３に記載の電子デバイス。
【請求項１５】
前記選択部は、
対応する前記フリップフロップと前記論理回路との間に設けられ、前記スキャン入力端子にスキャンパターン列を入力するテストモードにおいて当該フリップフロップの出力に関わらず前記論理回路側をハイインピーダンスとし、前記テストモード以外の通常モードにおいて当該フリップフロップの出力を前記論理回路へ供給する第１ゲートと、
前記第１ゲートおよび前記論理回路の間の配線と前記第１の電源電圧の正側電位または負側電位の少なくとも一方の電位との間に設けられ、前記テストモードにおいて当該配線に対し当該電位を供給し、前記通常モードにおいて当該配線をハイインピーダンスとする第２ゲートと
を備える請求項１４に記載の電子デバイス。
【請求項１６】
前記複数のフリップフロップおよび前記スキャンパス上のＦＥＴの第１サブストレートと、前記論理回路内のＦＥＴの第２サブストレートとは電気的に分離されており、
前記第１ゲートおよび前記第２ゲート内のＦＥＴのサブストレートは、前記第１サブストレートと電気的に接続される
請求項１５に記載の電子デバイス。
【請求項１７】
前段の論理素子および前記前段論理素子の後段の論理素子を有する電子デバイスにおいて、前記前段論理素子が出力する第１出力信号を前記後段論理素子に入力する配線の不良を検出する不良検出方法であって、
前記電子デバイスに供給する電源電圧を、前記電子デバイスが有する論理素子のしきい値電圧より小さい初期電圧値に設定する初期化段階と、
前記後段論理素子が出力する第２出力信号の論理値が変化しない速度で、前記電源電圧を、前記初期電圧値から前記論理素子の動作電圧となるまで昇圧していく昇圧段階と、
前記電源電圧を前記動作電圧に昇圧した状態で、前記前段論理素子が出力する前記第１出力信号の論理値を反転させる反転動作段階と、
前記第１出力信号を反転してから前記第２出力信号が反転するまでの遅延時間に基づいて、前記前段論理素子および前記後段論理素子の間の接続不良を検出する不良検出段階と
を備える不良検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良検出装置、不良検出方法および電子デバイスに関する。特に本発明は、前段の論理素子および前段論理素子の後段の論理素子を有する電子デバイスにおいて、前段論理素子が出力する第１出力信号を後段論理素子に入力する配線の不良を検出する不良検出装置および不良検出方法と、当該不良検出装置および不良検出方法を適用する電子デバイスに関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の電子デバイスの高速化・高集積化を目的として、多層金属配線および銅配線プロセスが多用されている。これに伴い、論理素子間の配線にオープン故障が発生する割合が増えてきている（非特許文献１から３参照。）。オープン故障により、電子デバイスのノイズマージンの低下、信号の信頼性低下、および動作周波数の低下等の問題が生じる。
【０００３】
従来の縮退故障用テスト等の論理試験においては、オープン故障を検出するために、故障が顕在化したときに故障箇所に誤り論理値が生成されることを期待している（非特許文献４から８）。そして、１個の故障を検出・伝播するのにｎ個の異なるテストベクトルを印加するｎ回検出テストが効果的であるとして提案されている（非特許文献９）。
【非特許文献１】J. Figueras, "Test Challenges in Nanometric World", Invited Talk, 2nd IEEE Latin American Test Workshop, 2001.
【非特許文献２】R. Rodriguez-Montanes他２名, "Resistance Characterization for Weak Open Defects", IEEE Design & Test Computers, vol.19, no.5, pp.18-26, 2002.
【非特許文献３】J.Segura他３名, "Parametric Failures in CMOS Ics - A Defect-Based Analysis", Proc. Int. Test Conf., pp. 90-99, 2002.
【非特許文献４】M. Renovell他４名, "Optimal Conditions for Boolean and Current Detection of Floating Gate Faults", Proc. Int. Test Conf., pp.477-486, 1999.
【非特許文献５】V.H. Champac他１名, "Detectability Conditions for Interconnection Open Defect", Proc. VLSI test Symp., pp.305-311, 2000.
【非特許文献６】B. Kruseman, "Comparison of Defect Detection Capabilities of Current-based and Voltage-based Test Methods", Proc. European Test Workshop, pp.175-180, 2000.
【非特許文献７】J.C.-M. Li,他２名, "Testing for Resistive Opens and Stuck Opens", Proc. Int. Test Conf., pp.1049-1058, 2001.
【非特許文献８】Y. Sato他４名, "An Evaluation of Defect-Oriented Test: Well-controlled Low Voltage Test", Proc. Int. Test Conf., pp.358-366, 2001.
【非特許文献９】C.-W. Tseng他１名, "Multiple-Output Propagation Transition Fault Test", Proc. Int. Test Conf., pp.358-366, 2001.
【非特許文献１０】S. Ghosh他１名, "Estimating Detection Probability of Interconnect Opens using Stuck-at Tests", Proc. Great Lakes Symp. VLSI, pp.254-259, 2004.
【非特許文献１１】J.M. Rabaey, "Digital Integrated Circuits: A Design Perspective", Prentice-Hall, NJ, 1996.
【非特許文献１２】Z. Li他４名, "A Circuit Level Fault Model for Resistive Opens and Bridges", Proc. VLSI Test Symp., pp.379-384, 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
オープン故障箇所の近傍の内部状態、すなわち近傍の各論理素子が出力する論理値は、印加するテストベクトルに依存する。このため、従来のｎ回検出テストによっても、オープン故障を論理値誤りとして検出できる確率は低く、オープン故障を確実に検出するのは困難である（非特許文献１０）。
【０００５】
そこで本発明は、上記の課題を解決することのできる不良検出装置、不良検出方法および電子デバイスを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、前段の論理素子および前記前段論理素子の後段の論理素子を有する電子デバイスにおいて、前記前段論理素子が出力する第１出力信号を前記後段論理素子に入力する配線の不良を検出する不良検出装置であって、前記電子デバイスに供給する電源電圧を、前記電子デバイスが有する論理素子のしきい値電圧より小さい初期電圧値に設定する初期化部と、前記後段論理素子が出力する第２出力信号の論理値が変化しない速度で、前記電源電圧を、前記初期電圧値から前記論理素子の動作電圧となるまで昇圧していく昇圧部と、前記電源電圧を前記動作電圧に昇圧した状態で、前記前段論理素子が出力する前記第１出力信号の論理値を反転させる反転動作部と、前記第１出力信号を反転してから前記第２出力信号が反転するまでの遅延時間に基づいて、前記前段論理素子および前記後段論理素子の間の接続不良を検出する不良検出部とを備える不良検出装置を提供する。
【０００７】
前記初期化部は、前記電源電圧を実質的に０Ｖの前記初期電圧値に設定してもよい。前記昇圧部は、前記後段論理素子が出力する前記第２出力信号の論理値が変化しない傾きのランプ波形により前記電源電圧を昇圧してもよい。
【０００８】
前記電源電圧の昇圧後前記第１出力信号の反転前において前記第１出力信号の論理値を予め定められた期待値とするべく前記電子デバイスの信号入力端子をＨレベルとする場合に、前記昇圧部は、前記電源電圧の昇圧を開始した後、前記電子デバイスの信号入力端子に対して前記電源電圧と実質的に同一の電圧を入力してもよい。
【０００９】
前記電源電圧の昇圧後前記第１出力信号の反転前において前記第１出力信号の論理値を予め定められた期待値とするべく前記電子デバイスの信号入力端子をＬレベルとする場合に、前記昇圧部は、前記電源電圧の昇圧を開始した後、前記電子デバイスの信号入力端子に対して前記初期電圧値と実質的に同一値の電圧を入力してもよい。
【００１０】
前記第１出力信号を反転してから予め設定された基準遅延時間の経過時に前記第２出力信号を取得する取得部を更に備え、前記不良検出部は、前記取得部が取得した前記第２出力信号が反転していなかったことを条件として、前記前段論理素子および前記後段論理素子の間の接続不良を検出してもよい。
【００１１】
前記昇圧部が前記電源電圧を前記初期電圧値から前記動作電圧まで昇圧していく間に前記第２出力信号の論理値が変化したことを条件として、前記初期化部は、前記電源電圧を前記初期電圧値に再度設定し、前記昇圧部は、前回と比較しより遅い速度で前記電源電圧を昇圧してもよい。
【００１２】
前記電子デバイスは、前段論理素子および後段論理素子の組を複数有し、それぞれの前記前段論理素子および前記後段論理素子の間の配線の不良を順次検出する場合において、前記初期化部は、一の前記前段論理素子および一の前記後段論理素子の間の接続不良の有無を試験した後、他の前記前段論理素子および他の前記後段論理素子の接続不良の有無を試験する前に、前記電源電圧を前記初期電圧値に設定してもよい。
【００１３】
前記電子デバイスに試験信号を供給する試験信号供給部と、前記試験信号に応じて前記電子デバイスが出力する信号に基づいて、前記電子デバイスの論理動作の良否を判定する判定部とを更に備え、前記初期化部は、前記試験信号供給部および前記判定部による前記電子デバイスの論理動作試験の終了後、前記前段論理素子および前記後段論理素子の間の接続不良の有無を試験する前に、前記電源電圧を前記初期電圧値に設定してもよい。
【００１４】
前記電子デバイスは、前記前段論理素子および前記後段論理素子に供給される第１の前記電源電圧とは異なる第２の電源電圧により動作する複数のフリップフロップと、前記複数のフリップフロップを縦続接続し、前記電子デバイスのスキャン入力端子から順次入力されるスキャンパターン列を先頭の前記フリップフロップから後続の前記フリップフロップに順次伝播させることにより前記複数のフリップフロップに前記スキャンパターン列を設定するスキャンパスとを更に有し、前記初期化部は、前記第２の電源電圧を前記フリップフロップの動作電圧とした状態で前記第１の電源電圧を前記初期電圧値に設定し、当該不良検出装置は、前記昇圧部が前記第１の電源電圧を前記初期電圧値から前記論理素子の動作電圧となるまで昇圧する間に、前記スキャン入力端子にスキャンパターン列を入力し、前記複数のフリップフロップに設定させるスキャンパターン供給部を更に備えてもよい。
【００１５】
前記反転動作部は、少なくとも１つの前記フリップフロップからスキャンパターンに基づく信号を出力させることにより、前記第１出力信号を反転させてもよい。
【００１６】
前記第１の電源電圧の負側入力と、前記第２の電源電圧の負側入力とは電気的に分離されており、前記電源電圧の昇圧後前記第１出力信号の反転前において前記第１出力信号の論理値をあらかじめ定められた期待値とするべく一の前記フリップフロップから前記前段論理素子および前記後段論理素子を有する論理回路への入力をＨレベルとする場合に、前記初期化部は、当該フリップフロップと前記論理回路との間の接続を切り離した状態で、前記第２の電源電圧の負側入力をグランド電位、正側入力を電源電位とし、前記第１の電源電圧の正側入力および負側入力を電源電位とし、前記昇圧部は、前記第１の電源電圧の負側入力の電位を前記電源電位から前記グランド電位まで低下させていくことにより前記第１の電源電圧を昇圧していってもよい。
【００１７】
本発明の第２の形態によると、論理素子間の配線の不良を不良検出装置により検出させる機能を有する電子デバイスであって、前段の論理素子、および、前記前段論理素子が出力する第１出力信号を入力する後段の論理素子を有する論理回路と、前記前段論理素子および前記後段論理素子に供給される第１の電源電圧とは異なる第２の電源電圧により動作する複数のフリップフロップと、前記複数のフリップフロップを縦続接続し、当該電子デバイスのスキャン入力端子から順次入力されるスキャンパターン列を先頭の前記フリップフロップから後続の前記フリップフロップに順次伝播させることにより前記複数のフリップフロップに前記スキャンパターン列を設定するスキャンパスと、前記複数のフリップフロップのそれぞれに対応して設けられ、当該フリップフロップが出力する信号、または、当該電子デバイスに入力される前記第１の電源電圧の正側電位または負側電位の少なくとも一方の電位のいずれを前記論理回路内の論理素子の入力信号として供給するかをそれぞれ選択する複数の選択部とを備える電子デバイスを提供する。
【００１８】
前記選択部は、前記スキャン入力端子から前記複数のフリップフロップに対してスキャンパターン列が入力されるスキャンイン期間において、前記第１の電源電圧の正側電位または負側電位の少なくとも一方の電位を前記論理回路内の論理素子の入力信号として供給してもよい。
【００１９】
前記選択部は、対応する前記フリップフロップと前記論理回路との間に設けられ、前記スキャン入力端子にスキャンパターン列を入力するテストモードにおいて当該フリップフロップの出力に関わらず前記論理回路側をハイインピーダンスとし、前記テストモード以外の通常モードにおいて当該フリップフロップの出力を前記論理回路へ供給する第１ゲートと、前記第１ゲートおよび前記論理回路の間の配線と前記第１の電源電圧の正側電位または負側電位の少なくとも一方の電位との間に設けられ、前記テストモードにおいて当該配線に対し当該電位を供給し、前記通常モードにおいて当該配線をハイインピーダンスとする第２ゲートとを備えてもよい。
【００２０】
前記複数のフリップフロップおよび前記スキャンパス上のＦＥＴの第１サブストレートと、前記論理回路内のＦＥＴの第２サブストレートとは電気的に分離されており、前記第１ゲートおよび前記第２ゲート内のＦＥＴのサブストレートは、前記第１サブストレートと電気的に接続されてもよい。
【００２１】
本発明の第３の形態によると、前段の論理素子および前記前段論理素子の後段の論理素子を有する電子デバイスにおいて、前記前段論理素子が出力する第１出力信号を前記後段論理素子に入力する配線の不良を検出する不良検出方法であって、前記電子デバイスに供給する電源電圧を、前記電子デバイスが有する論理素子のしきい値電圧より小さい初期電圧値に設定する初期化段階と、前記後段論理素子が出力する第２出力信号の論理値が変化しない速度で、前記電源電圧を、前記初期電圧値から前記論理素子の動作電圧となるまで昇圧していく昇圧段階と、前記電源電圧を前記動作電圧に昇圧した状態で、前記前段論理素子が出力する前記第１出力信号の論理値を反転させる反転動作段階と、前記第１出力信号を反転してから前記第２出力信号が反転するまでの遅延時間に基づいて、前記前段論理素子および前記後段論理素子の間の接続不良を検出する不良検出段階とを備える不良検出方法を提供する。
【００２２】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００２３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２４】
図１は、本実施形態に係る試験対象の電子デバイス（ＤＵＴ：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）が有する論理回路１０の一例を示す。図１（ａ）に示した論理回路１０は、論理素子１００、１１０、１２０、および１３０を有する。本例において、論理素子１１０および論理素子１２０の間の接続不良に着目し、前段の論理素子１１０が出力する出力信号（以下「第１出力信号」と示す）を後段の論理素子１２０に入力する配線１５０の不良を検出する場合について示す。ここで、前段の論理素子１１０を駆動側論理素子、後段の論理素子１２０を被駆動側論理素子と表現してもよい。
【００２５】
なお、本実施形態においては説明の便宜上、ＮＯＴ論理素子の間の配線１５０の接続不良について示すが、前段論理素子１１０および後段論理素子１２０は、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、およびバッファ等の各種の論理素子であってよい。
【００２６】
論理素子１１０および論理素子１２０の間の配線１５０には、論理素子１２０内のｎＭＯＳのＦＥＴ１２４およびｐＭＯＳのＦＥＴ１２２の両方のゲート端子をオープン状態とするｆ１のオープン故障（ゲート信号線オープン故障）、ｎＭＯＳのＦＥＴ１２４のゲート端子のみをオープン状態とするｆ２のオープン故障（トランジスタ信号線オープン故障）、および、ｐＭＯＳのＦＥＴ１２２のゲート端子のみをオープン状態とするｆ３のオープン故障（トランジスタ信号線オープン故障）が発生しうる。
【００２７】
図１（ａ）のｆ１、ｆ２、またはｆ３に発生しうる信号線のオープン故障は、図１（ｂ）に示したＲＣ回路の故障モデル１５としてモデル化することができる（非特許文献１１から１２参照。）。故障抵抗１６０は、オープン故障に起因する抵抗を表す。故障抵抗１６０の抵抗値Ｒｆが非常に大きい場合または無限大であるとき、接点Ｎ１およびＮ２の間の信号線オープン故障はフローティングゲート故障と呼ばれる。一方、フローティングゲート故障と比較し抵抗値Ｒｆが比較的小さいときには、抵抗性オープン故障と呼ばれる。
【００２８】
配線容量１７０および配線容量１８０は、オープン故障のある信号線と、正側の電源電圧ＶＤＤおよび負側（グランド側）の電源電圧ＶＳＳの電位を持つ信号線間の容量を示す。配線容量１７０および配線容量１８０の値は、設計プロセスおよび回路レイアウトに起因する。
回路にテストベクトルνが印加されたとき、信号線ｓについての容量Ｃｗ１およびＣｗ２は、以下の式で与えられる。
【数１】
0004559321.tif 000002
ここで、Ｃｗ（ｌｉｎｅ）は信号線ｓとＶＤＤ電位またはＶＳＳ電位の信号線間の配線容量を示す。
【００２９】
論理テストにより上記のオープン故障を検出するためには、予め定めた論理値をテストベクトルにより故障箇所に設定しなければならない。しかし、故障箇所近傍の信号線の電位は印加するテストベクトルに依存し、故障箇所の電位はＣｗ１およびＣｗ２の容量のバランスに依存する。ここで、いずれの信号線との間に配線容量が存在するか、および、配線容量１７０および配線容量１８０の容量値はいかなる値かを予め知ることができない。したがって、従来の論理テストによっては予め定めた論理値を故障箇所に確実に設定することができず、オープン故障を確実に検出するのが非常に困難である。
【００３０】
図２は、本実施形態に係る不良検出装置３０の構成をＤＵＴ２０と共に示す。本実施形態に係る不良検出装置３０は、オープン故障が存在する配線１５０の電位を確実に設定した後に前段論理素子１１０を動作させることにより、オープン故障の有無を効率よく試験することができる。
【００３１】
不良検出装置３０は、制御装置２００と、試験信号供給部２１０と、スキャンパターン供給部２２０と、判定部２３０と、電源制御部２４０と、反転動作部２５０と、取得部２６０と、不良検出部２７０とを備える。制御装置２００は、不良検出装置３０の各部を制御する。試験信号供給部２１０は、ＤＵＴ２０の論理動作の試験に用いられ、ＤＵＴ２０に試験信号を供給する。試験信号供給部２１０は、例えば、使用者により指定された試験シーケンスに含まれる命令列を実行し、各命令に対応付けられた試験パターンを出力するシーケンシャル・パターン・ジェネレータ（ＳＱＰＧ）を含み、ＳＱＰＧが出力した試験パターンに基づく試験信号をＤＵＴ２０に供給しても良い。これに代えて試験信号供給部２１０は、予め設定された演算アルゴリズムに基づいて試験パターンを更新するアルゴリズミック・パターン・ジェネレータ（ＡＬＰＧ）を含み、ＡＬＰＧが出力した試験パターンに基づく試験信号をＤＵＴ２０に供給しても良い。
【００３２】
スキャンパターン供給部２２０は、ＤＵＴ２０が有するスキャン入力端子に対し、スキャンパターン列を供給する。判定部２３０は、試験信号供給部２１０が供給する試験信号、及び／又は、スキャンパターン供給部２２０が供給するスキャンパターン列に応じてＤＵＴ２０が出力する信号に基づいて、ＤＵＴ２０の論理動作の良否を判定する。より具体的には、判定部２３０は、ＤＵＴ２０が出力する信号を期待値と比較し、不一致であった場合に不良を検出する。
【００３３】
電源制御部２４０は、初期化部２４２および昇圧部２４４を含み、ＤＵＴ２０の電源電圧を制御する。初期化部２４２は、配線１５０の不良を検出する接続不良試験において、ＤＵＴ２０に供給する電源電圧を、ＤＵＴ２０が有する論理素子のしきい値電圧より小さい初期電圧値に設定する。一例として初期化部２４２は、電源電圧を実質的に０Ｖの初期電圧値に設定してよい。これにより、初期化部２４２は、試験対象の配線１５０の電圧を初期電圧値からＶＳＳの間の値に設定することができる。
【００３４】
昇圧部２４４は、後段論理素子１２０が出力する出力信号（以下「第２出力信号」と示す）の論理値が変化しない速度で、電源電圧を、初期電圧値から論理素子の動作電圧となるまで昇圧していく。これにより、昇圧部２４４は、配線１５０の論理値を予め定めた期待値に維持したまま、ＤＵＴ２０の電源電圧を試験時における動作電圧とすることができる。
【００３５】
反転動作部２５０は、ＤＵＴ２０の電源電圧を動作電圧に昇圧した状態で、前段論理素子１１０が出力する第１出力信号の論理値を反転させる。取得部２６０は、後段論理素子１２０が出力する第２出力信号を取得する。不良検出部２７０は、取得部２６０から第２出力信号の値を受け取り、第１出力信号を反転してから第２出力信号が反転するまでの遅延時間に基づいて、前段論理素子１１０および後段論理素子１２０の間の接続不良を検出する。
【００３６】
図３は、本実施形態に係る不良検出装置３０の動作フローを示す。図４は、論理素子１１０が出力する第１出力信号をＬレベルからＨレベルに変化させたときの第２出力信号の変化に基づき配線１５０の接続不良を検出する場合における不良検出装置３０による試験のタイミングを示す。図５は、論理素子１１０が出力する第１出力信号をＨレベルからＬレベルに変化させたときの第２出力信号の変化に基づき配線１５０の接続不良を検出する場合における不良検出装置３０による試験のタイミングの変形部分を示す。以下、図３の動作フローを図４および図５のタイミングに関連付けて説明する。
【００３７】
不良検出装置３０は、試験対象とする各配線について、Ｓ３１０からＳ３６０の処理を行う（Ｓ３００、Ｓ３７０）。各配線の試験において、初期化部２４２は、予め指定された期間の間、ＤＵＴ２０に供給する電源電圧を初期電圧値に設定する（Ｓ３１０、図４および図５の時刻ｔ０からｔ１）。本実施形態において、初期電圧値は０Ｖである場合を例として説明する。
【００３８】
次に、昇圧部２４４は、電源電圧を、初期電圧値から論理素子１１０および論理素子１２０等の動作電圧となるまで昇圧していく（Ｓ３２０、図４および図５の時刻ｔ１からｔ２）。ここで、電源電圧の値は、正側の電源電位から負側の電源電位を減じた差分により定まるものである。そして、電源電圧を昇圧するとは、正側の電源電位から負側の電源電位を減じた差分を増加させることを意味し、負側の電源電位に対して正側の電源電位を相対的に上昇させることを意味する。したがって、昇圧部２４４は、負側の電源電位を基準電位（例えば０Ｖ）に保ちながら正側の電源電位を上昇させてもよく、正側の電源電位を基準電位（例えばＶＤＤまたは０Ｖ）に保ちながら負側の電源電位を低下させてもよい。また、昇圧部２４４は、正側の電源電位および負側の電源電位の両方を変化させて、正側の電源電位及び負側の電源電位の差分を増加させてもよい。
本実施形態において、昇圧部２４４は、後段論理素子１２０が出力する第２出力信号の論理値が変化しないように設定された傾きのランプ波形により電源電圧を昇圧する。
【００３９】
ここで、昇圧部２４４は、第２出力信号の論理値を変化させないために、論理素子１２０に入力される配線１５０の論理値を予め定めた期待値（図４においてはＬレベル、図５においてはＨレベル）に維持する。これを実現するため、昇圧部２４４は、初期化期間（図４および図５の時刻ｔ０からｔ３）の間、論理素子１１０に当該期待値の第１出力信号を出力させる。例えば、論理素子１１０が出力する第１出力信号の論理値がＤＵＴ２０の信号入力端子への入力に応じて変化する場合、昇圧部２４４は、電源電圧の昇圧後第１出力信号の反転前において第１出力信号の論理値を予め定められた期待値とするべく以下の処理を行う。
【００４０】
第１出力信号の論理値を当該期待値とするべくＤＵＴ２０の信号入力端子をＨレベルとする場合、昇圧部２４４は、電源電圧の昇圧を開始した後、ＤＵＴ２０の信号入力端子に対して電源電圧と実質的に同一の電圧を入力する。一例として、初期化部２４２は、図５に示したように、ＤＵＴ２０の電源電圧の正側入力、負側入力、および各信号入力端子を、グランド電位０Ｖとする。そして、昇圧部２４４は、ＤＵＴ２０の電源入力の正側入力および各信号入力端子をグランド電位０Ｖに保ったまま、電源電圧の負側入力を負の電位−ＶＤＤとする。これにより、電源制御部２４０は、ＤＵＴ２０の電源電圧および各信号入力端子を、電源電圧の負側入力に対し電圧ＶＤＤだけ高い電圧に昇圧することができる。この方法によれば、ＤＵＴ２０の電源電圧の負側入力の電位を変化させることにより、正側入力および各信号入力端子の電位を保ったまま正側入力および各信号入力端子の電圧を昇圧させることができる。
これに代えて、昇圧部２４４は、電源電圧の正側入力および各信号入力端子の電位を昇圧することにより、これらに供給される電圧を昇圧しても良い。
【００４１】
一方、第１出力信号の論理値を当該期待値とすべくＤＵＴ２０の信号入力端子をＬレベルとする場合に、昇圧部２４４は、電源電圧の昇圧を開始した後、ＤＵＴ２０の信号入力端子に対して初期電圧値と実質的に同一値の電圧を入力する。一例として、初期化部２４２は、図４に示したように、ＤＵＴ２０の電源電圧の正側入力、負側入力、および各信号入力端子を、グランド電位０Ｖとする。そして、昇圧部２４４は、ＤＵＴ２０の電源入力の負側入力および各信号入力端子をグランド電位０Ｖに保ったまま、電源電圧の正側入力を正の電位ＶＤＤとする。これにより、電源制御部２４０は、ＤＵＴ２０の電源電圧を、電源電圧の負側入力および各信号入力端子に対し電圧ＶＤＤだけ高い電圧に昇圧することができる。この方法によれば、ＤＵＴ２０の電源電圧の正側入力の電位を変化させることにより、負側入力および各信号入力端子の電位を保ったまま正側入力の電圧を昇圧させることができる。
【００４２】
故障モデル１５に示した信号線オープン故障において、第１出力信号を０Ｖに保ったまま電源電圧を昇圧する場合（図４）、Ｃｗ１に接続されるＶＤＤを正側とし接点Ｎ１を負側とする電圧源Ｖｉ（ｔ）を設け、Ｃｗ２に接続されるＶＳＳおよび接点Ｎ１をグランド電位に接続した等価回路によりモデル化することができる。この場合、Ｖｉ（ｔ）をランプ電圧ｋｔ（ｋは電圧の傾き）、Ｖｉ（０）＝０とすると、接点Ｎ２の電圧ＶＮ２は以下の式で表される。
【数２】
0004559321.tif 000003
【００４３】
また、Ｖｉ（ｔ）が初期電圧値Ｖ０のステップ電圧の場合、接点Ｎ２の電圧ＶＮ２は以下の式で表される。
【数３】
0004559321.tif 000004
【００４４】
論理素子１２０に入力される接点Ｎ２の論理値をＬレベルに保つため、昇圧部２４４は、ＶＮ２の最大値が論理素子１２０のポジ側のしきい値電圧ＶｔｈＨ未満となる速度で、電源電圧を昇圧することが望ましい。ＶＮ２が電圧ＶｔｈＨ以上となると、論理素子１２０内のポジ側のＦＥＴ１２２がオンとなって論理素子１２０の出力にＶＤＤが接続される結果、第２出力信号の論理値が変化してしまうからである。
【００４５】
好ましくは、昇圧部２４４は、ＶＮ２の最大値Ｖｆｍａｘが動作電圧の１／２を超えない速度で電源電圧を昇圧してよい。また、昇圧部２４４は、第１出力信号の反転直前（時刻ｔ３）において第１出力信号の論理値を期待値Ｌレベルとするために、ＶＮ２の最大電圧値Ｖｆｍａｘがネガ側のしきい値電圧ＶｔｈＬを超えた場合であっても、第１出力信号の反転直前におけるＶＮ２の電圧値Ｖｆｍｉｎがしきい値電圧ＶｔｈＬ未満となるように電源電圧を昇圧してよい。
ここで、試験対象とする信号線オープン故障のＲｆ、Ｃｗ１、およびＣｗ２と、ＶＮ２の最大値Ｖｆｍａｘとを定めれば、式（３）によりランプ電圧の傾きｋを求めることができる。
【００４６】
同様に、故障モデル１５に示した信号線オープン故障において、第１出力信号および正側の電源電位をグランド電位に保ったまま負側の電源電位を下げていくことにより電源電圧を昇圧する場合（図５）、Ｃｗ１に接続されるＶＤＤおよび接点Ｎ１をグランド電位に接続し、Ｃｗ２に接続されるＶＳＳを負側としグランド電位を正側とする電圧源Ｖｉ（ｔ）を設けた等価回路によりモデル化することができる。この場合、論理素子１２０に入力される接点Ｎ２の論理値をＨレベルに保つため、昇圧部２４４は、ＶＮ２の最小値が論理素子１２０のネガ側のしきい値電圧ＶｔｈＬより大きくなる速度で、電源電圧を昇圧することが望ましい。ＶＮ２が電圧ＶｔｈＬ以下となると、論理素子１２０内のネガ側のＦＥＴ１２４がオンとなって論理素子１２０の出力にＶＳＳが接続される結果、第２出力信号の論理値が変化してしまうからである。
【００４７】
好ましくは、昇圧部２４４は、ＶＮ２の最大値が動作電圧の１／２未満とならない速度で電源電圧を昇圧してよい。また、昇圧部２４４は、第１出力信号の反転直前（時刻ｔ３）において第１出力信号の論理値を期待値Ｈレベルとするために、ＶＮ２の最小電圧値がポジ側のしきい値電圧ＶｔｈＨ未満となった場合であっても、第１出力信号の反転直前におけるＶＮ２の電圧値がしきい値電圧ＶｔｈＨを超えるように電源電圧を昇圧してよい。
【００４８】
取得部２６０は、昇圧部２４４が電源電圧を初期電圧値から動作電圧まで昇圧していく間に第２出力信号の論理値が変化したかどうかを検出する（Ｓ３３０）。例えば、取得部２６０は、第２出力信号をＤＵＴ２０の信号出力端子を介して直接観測することにより、第２出力信号の論理値の変化を検出してよい。また、取得部２６０は、論理素子１３０等の他の論理を介して間接的に第２出力信号を観測することにより、第２出力信号の論理値の変化を検出してもよい。また、取得部２６０は、電源電圧の昇圧後第１出力信号の反転前における所定のタイミングで第２出力信号を直接的または間接的に取得し、第２出力信号の論理値が変化したかどうかを検出してもよい。取得部２６０は、ＤＵＴ２０の信号出力端子を介して第２出力信号を取得してもよく、ＤＵＴ２０内部に設けたスキャン用のフリップフロップにより第２出力信号を取得させ、スキャンアウトにより出力させてもよい。
【００４９】
昇圧部２４４が電源電圧を初期電圧値から動作電圧まで昇圧していく間に第２出力信号の論理値が変化したことを条件として（Ｓ３３０：Ｙｅｓ）、初期化部２４２は、電源電圧を初期電圧値に再度設定し（Ｓ３１０）、昇圧部２４４は、前回と比較しより遅い速度で電源電圧を昇圧する（Ｓ３２０）。これにより、電源制御部２４０は、後段論理素子１２０が出力する第２出力信号の論理値が変化しない速度で電源電圧を昇圧するように昇圧速度を調整することができる。
【００５０】
第２出力信号の論理値が変化しない速度で電源電圧を昇圧してから電圧安定化期間の後、反転動作部２５０は、前段論理素子１１０が出力する第１出力信号の論理値を反転させる（Ｓ３３０）。この電圧安定化期間は、後段論理素子１２０に入力される電圧がＦＥＴ１２４のしきい値電圧ＶｔｈＬ未満（期待値Ｌレベル）、またはＦＥＴ１２２のしきい値電圧ＶｔｈＨを超える値（期待値Ｈレベル）となるように設定される。
【００５１】
例えば前段論理素子１１０の論理値が信号入力端子への入力に応じて変化する場合、反転動作部２５０は、当該信号入力端子へ入力する信号の論理値を反転させることにより、第１出力信号の論理値を反転させてもよい。また、論理素子１１０の入力が直接的または間接的にスキャン用のフリップフロップに接続されている場合、反転動作部２５０は、スキャンパターン供給部２２０により次のスキャンパターンをＤＵＴ２０へスキャンインさせることにより、スキャンパターン列をシフトさせ、論理素子１１０へ入力する信号の論理値を反転させてもよい。
【００５２】
次に、取得部２６０は、第１出力信号を反転してから予め設定された基準遅延時間の経過時に第２出力信号を取得する（Ｓ３５０）。ここで、取得部２６０は、Ｓ３３０と同様にして、第２出力信号を取得してもよい。取得部２６０は、この基準遅延時間として、不良でない配線１５０における、第１出力信号を反転してから第２出力信号が反転するまでの時間の最大値を用いる。この基準遅延時間は、第２出力信号の出力サイクル期間より小さい時間に設定される。
なお、図４および図５においては、取得部２６０は、第１出力信号を反転した時刻ｔ３から上記基準遅延時間が経過した時刻ｔ４において、論理素子１３０による第２出力信号の反転値を信号出力端子を介して取得している。
【００５３】
次に、不良検出部２７０は、取得部２６０が時刻ｔ４において取得した第２出力信号が反転していなかったことを条件として、前段論理素子１１０および後段論理素子１２０の間の接続不良を検出する（Ｓ３６０）。すなわち、時刻ｔ４において第２出力信号が反転していない場合、第１出力信号の反転から第２出力信号の反転までの経過時間ｔｐｄは、上記の基準遅延時間より長い。このため、不良検出部２７０は、配線１５０上に故障モデル１５に示した信号線オープン故障があるものとして接続不良を検出する。
【００５４】
不良検出装置３０は、以上に示したＳ３１０からＳ３６０の処理を試験対象の各配線について繰り返す（Ｓ３７０）。
【００５５】
以上に示したように、本実施形態に係る不良検出装置３０によれば、後段論理素子１２０に入力される信号の論理値を予め定めた期待値に確実に設定した後に前段論理素子１１０を動作させることにより、信号線オープン故障の有無を効率よく試験することができる。ここで、ＤＵＴ２０が有する複数の前段論理素子および後段論理素子の組の間の配線の不良を順次検出する場合において、初期化部２４２は、一の前段論理素子および一の後段論理素子の間の接続不良の有無を試験した後、他の前段論理素子および他の後段論理素子の接続不良の有無を試験する前に、電源電圧を初期電圧値に設定してよい（Ｓ３１０）。これにより、不良検出装置３０は、各配線の試験前に当該配線の電圧を初期電圧値から０Ｖの範囲内に設定することができる。
【００５６】
また、試験信号供給部２１０および判定部２３０によるＤＵＴ２０の論理動作試験の終了後に接続不良の試験をする場合、昇圧部２４４は、論理動作試験の終了後前段論理素子および後段論理素子の間の接続不良の有無を試験する前に、電源電圧を初期電圧値に設定してよい（Ｓ３１０）。これにより、不良検出装置３０は、論理動作による最終のＤＵＴ２０の内部状態に関わらず、各配線の電圧を初期電圧値から０Ｖの範囲内に設定することができる。
【００５７】
図６は、本実施形態に係るＤＵＴ２０の構成の一例を示す。本実施形態に係るＤＵＴ２０は、論理素子間の配線の不良を不良検出装置３０により検出させる機能を有する。これにより、ＤＵＴ２０は、論理素子間の接続不良を効率よく試験可能とし、テスタビリティを向上する。ＤＵＴ２０は、論理回路６００と、複数のＦＦ６１０（６１０ａ、ｂ）と、スキャンパス６１５と、複数のマルチプレクサ６２０（６２０ａ、ｂ）と、本発明に係る第２ゲートの一例である複数のゲート６３０（６３０ａ、ｂ）とを備える。
【００５８】
論理回路６００は、接続不良の試験対象となる前段論理素子、前段論理素子が出力する第１出力信号を入力する後段論理素子、およびこれらの間の配線を有する。ここで、論理回路６００は、一例として組合せ論理回路であってよい。本実施形態に係る論理回路６００は、第１の電源電圧により動作する。
【００５９】
複数のＦＦ６１０（フリップフロップ）は、前段論理素子および後段論理素子に供給される第１の電源電圧とは異なる第２の電源電圧により動作する。スキャンパス６１５は、複数のＦＦ６１０を縦続接続し、ＤＵＴ２０のスキャン入力端子（Ｓｃａｎ−ｉｎ）から順次入力されるスキャンパターン列を先頭のＦＦ６１０ａから後続のＦＦ６１０に順次伝播させることにより複数のＦＦ６１０にスキャンパターン列を設定する。また、スキャンパス６１５は、スキャンパターン列が設定された状態でＤＵＴ２０が動作した結果、論理回路６００から複数のＦＦ６１０へ入力される論理値を、各ＦＦ６１０から後続のＦＦ６１０に順次伝播させることによりスキャン出力端子（Ｓｃａｎ−ｏｕｔ）から順次出力させる。
【００６０】
各マルチプレクサ６２０は、各ＦＦ６１０に対応して設けられ、論理回路６００からの信号、および、スキャンパス６１５における直前のＦＦ６１０が出力する信号（先頭のマルチプレクサ６２０についてはスキャン入力端子から入力される信号）のいずれをＦＦ６１０に入力するかを選択する。各マルチプレクサ６２０は、スキャン入力端子にスキャンパターン列を入力するテストモード（ＴＥ＝１、ＴＥＢ＝０）において直前のＦＦ６１０が出力する信号を当該ＦＦ６１０へ入力する。一方、テストモード以外の通常動作モード（ＴＥ=０、ＴＥＢ＝１）において論理回路６００が当該ＦＦ６１０に対して出力する信号を当該ＦＦ６１０へ入力する。
【００６１】
複数のゲート６３０は、複数のＦＦ６１０に対応して設けられ、対応するＦＦ６１０および論理回路６００の間の配線と第１の電源電圧の正側電位または負側電位の少なくとも一方の電位との間に接続される。各ゲート６３０は、例えばトランスミッションゲート等であり、テストモードにおいて当該配線に対し当該電位を供給し、通常モードにおいて当該配線をハイインピーダンスとする。
【００６２】
図７は、本実施形態に係るＦＦ６１０ａの構成の一例をマルチプレクサ６２０ａと共に示す。ＦＦ６１０ｂは、ＦＦ６１０ａと同様の構成をとるため、以下相違点を除き説明を省略する。ＦＦ６１０ａは、ＦＦ本体７００ａと、本発明に係る第１ゲートの一例であるバッファ７１０ａとを含む。ＦＦ本体７００ａは、マルチプレクサ６２０ａを介して入力される信号をクロック信号ＣＬおよび反転クロック信号ＣＬＢに応じて取り込み、入力信号Ｆｘ−ｉｎの反転出力信号ＱＢとして出力する。バッファ７１０ａは、例えばトライステートインバータであり、対応するＦＦ本体７００ａと論理回路６００との間に設けられる。バッファ７１０ａは、テストモードにおいて当該ＦＦ本体７００ａの出力に関わらず論理回路６００側をハイインピーダンスとし、通常モードにおいて当該ＦＦ本体７００ａの出力を反転した信号Ｑを論理回路６００へ供給する。
【００６３】
複数のバッファ７１０およびゲート６３０の組は、複数のＦＦ本体７００に対応して設けられ、本発明に係る複数の選択部として機能する。各選択部は、当該ＦＦ本体７００が出力する信号、または、ＤＵＴ２０に入力される第１の電源電圧の正側電位または負側電位の少なくとも一方の電位のいずれを論理回路６００内の論理素子の入力信号として供給するかを選択する。より具体的には、選択部は、スキャン入力端子から複数のＦＦ６１０に対してスキャンパターン列が入力されるスキャンイン期間において、第１の電源電圧の正側電位または負側電位の少なくとも一方の電位を論理回路６００内の論理素子の入力信号として供給する。
【００６４】
図８は、本実施形態に係る不良検出装置３０による試験のタイミングの第２変形例を示す。本図は、不良検出装置３０により図６および図７に示したＤＵＴ２０を試験する場合のタイミングを示す。図６および７に示したＤＵＴ２０は、論理回路６００に供給される第１の電源電圧の負側入力と、ＦＦ６１０、スキャンパス６１５およびマルチプレクサ６２０に供給される第２の電源電圧の負側入力とが電気的に分離されている。これにより、不良検出装置３０は、ＤＵＴ２０内の各ＦＦ６１０および各マルチプレクサ６２０を動作させてスキャンインを行いながら、論理回路６００の電源電圧を昇圧させることができる。
【００６５】
本実施形態に係る初期化部２４２は、図３のＳ３１０において、第２の電源電圧をＦＦ６１０およびマルチプレクサ６２０の動作電圧とした状態で第１の電源電圧を初期電圧値に設定する。これにより、初期化部２４２は、スキャンインを可能としつつ論理回路６００内の試験対象の配線の電位を初期電圧値から０Ｖの範囲内に設定することができる。
【００６６】
次に、本実施形態に係る昇圧部２４４は、第１の電源電圧を初期電圧値から論理素子の動作電圧となるまで昇圧させる。スキャンパターン供給部２２０は、第１の電源電圧を昇圧する間に、ＤＵＴ２０をテストモードとしてスキャン入力端子にスキャンパターン列を入力し、複数のＦＦ６１０に設定させる。これにより、不良検出装置３０は、スキャンイン動作と第１の電源電圧の昇圧とを並行して行うことができる。
【００６７】
次に、本実施形態に係る反転動作部２５０は、図３のＳ３４０において、少なくとも１つのＦＦ６１０からスキャンパターンに基づく信号を出力させることにより、第１出力信号を反転させる。
【００６８】
以上に示したように、図６に示したＤＵＴ２０によれば、スキャンイン動作と並行して論理回路６００に供給する第１の電源電圧を昇圧することができる。
【００６９】
図９は、本実施形態に係るＤＵＴ２０に供給する電源電圧の一例を示す。本実施形態に係るＤＵＴ２０において、複数のＦＦ６１０およびスキャンパス６１５上の論理素子が有するＦＥＴのサブストレート（第１サブストレート）と、論理回路６００内の論理素子が有するＦＥＴのサブストレート（第２サブストレート）とは電気的に分離されている。そして、図７に示したバッファ７１０および図６に示したゲート６３０内のＦＥＴのサブストレートは、スキャンパス６１５上の論理素子が有するサブストレートと電気的に接続され、論理回路６００内の論理素子が有するＦＥＴのサブストレートとは電気的に分離される。これにより、不良検出装置３０は、第１の電源電圧の負側電位と第２の電源電圧の負側電位を独立に制御することができ、かつ第１の電源電圧の負側電位によらずバッファ７１０およびゲート６３０のオン・オフを制御できる。
【００７０】
図９（ａ）は、第１の電源電圧の昇圧後第１出力信号の反転前において第１出力信号の論理値をあらかじめ定められた期待値とするべく一のＦＦ６１０から前段論理素子および後段論理素子を有する論理回路６００への入力をＬレベルとする場合に、論理回路６００側に供給する第１の電源電圧およびスキャンパス６１５側に供給する第２の電源電圧の一例を示す。
【００７１】
この場合、初期化部２４２は、ＤＵＴ２０をテストモードとしてバッファ７１０により当該ＦＦ６１０と論理回路６００との間の接続を切り離した状態で、第２の電源電圧の負側入力ＶＳＳ２をグランド電位、正側入力ＶＤＤ２を電源電位とし、第１の電源電圧の正側入力ＶＤＤ１および負側入力ＶＳＳ１をグランド電位とする。次に、昇圧部２４４は、第１の電源電圧の正側入力ＶＤＤ１の電位をグランド電位から電源電位まで上昇させていくことにより第１の電源電圧を昇圧していく。そして、スキャンパターン供給部２２０は、ＤＵＴ２０を通常モードとしてＦＦ６１０および論理回路６００の間を接続してＦＦ６１０の出力を反転させることにより、第１出力信号の論理値を反転させる。
【００７２】
図９（ｂ）は、第１の電源電圧の昇圧後第１出力信号の反転前において第１出力信号の論理値をあらかじめ定められた期待値とするべく一のＦＦ６１０から前段論理素子および後段論理素子を有する論理回路６００への入力をＨレベルとする場合に、論理回路６００側に供給する第１の電源電圧およびスキャンパス６１５側に供給する第２の電源電圧の一例を示す。
【００７３】
この場合、初期化部２４２は、ＤＵＴ２０をテストモードとしてバッファ７１０により当該ＦＦ６１０と論理回路６００との間の接続を切り離した状態で、第２の電源電圧の負側入力ＶＳＳ２をグランド電位、正側入力ＶＤＤ２を電源電位とし、第１の電源電圧の正側入力ＶＤＤ１および負側入力ＶＳＳ１を電源電位とする。次に、昇圧部２４４は、第１の電源電圧の負側入力ＶＳＳ１の電位を電源電位からグランド電位まで低下させていくことにより第１の電源電圧を昇圧していく。そして、スキャンパターン供給部２２０は、ＤＵＴ２０を通常モードとしてＦＦ６１０および論理回路６００の間を接続してＦＦ６１０の出力を反転させることにより、第１出力信号の論理値を反転させる。
【００７４】
以上に示したＤＵＴ２０によれば、ＤＵＴ２０内の各ＦＦ６１０および各マルチプレクサ６２０を動作させてスキャンインを行いながら、論理回路６００の電源電圧を昇圧させることができる。したがって、ある程度長い時間を要するスキャンインおよび昇圧を並行して試験時間を短縮することができる。
【００７５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態に係る試験対象の論理回路１０の一例を示す。
【図２】本発明の実施形態に係る不良検出装置３０の構成を示す。
【図３】本発明の実施形態に係る不良検出装置３０の動作フローを示す。
【図４】本発明の実施形態に係る不良検出装置３０による試験のタイミングを示す。
【図５】本発明の実施形態に係る不良検出装置３０による試験のタイミングの第１変形例を示す。
【図６】本発明の実施形態に係るＤＵＴ２０の構成の一例を示す。
【図７】本発明の実施形態に係るＦＦ６１０ａの構成の一例を示す。
【図８】本発明の実施形態に係る不良検出装置３０による試験のタイミングの第２変形例を示す。
【図９】本発明の実施形態に係るＤＵＴ２０に供給する電源電圧の一例を示す。
【符号の説明】
【００７７】
１０  論理回路
１５  故障モデル
２０  ＤＵＴ
３０  不良検出装置
１００  論理素子
１１０  論理素子
１２０  論理素子
１２２  ＦＥＴ
１２４  ＦＥＴ
１３０  論理素子
１５０  配線
１６０  故障抵抗
１７０  配線容量
１８０  配線容量
２００  制御装置
２１０  試験信号供給部
２２０  スキャンパターン供給部
２３０  判定部
２４０  電源制御部
２４２  初期化部
２４４  昇圧部
２５０  反転動作部
２６０  取得部
２７０  不良検出部
６００  論理回路
６１０ａ〜ｂ  ＦＦ
６１５  スキャンパス
６２０ａ〜ｂ  マルチプレクサ
６３０ａ〜ｂ  ゲート
７００ａ〜ｂ  ＦＦ本体
７１０ａ〜ｂ  バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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