(57)【特許請求の範囲】
【請求項１】
半導体試験装置から得られたフェイルビットマップデータを入力し、
予め設定され、不良パターンの判定基準を規定した特徴量を入力し、
前記特徴量に規定されている不良パターンの第１の判定基準に従って、前記フェイルビットマップデータの基本ブロック毎に不良パターン判定を行い、得られた判定結果と前記基本ブロックのアドレス情報とを基本パターン判定結果として第１のメモリ内に格納し、
前記基本ブロック毎の不良パターン判定を、前記フェイルビットマップデータの全体に渡って繰り返し行い、
前記第１のメモリ内に格納されている前記基本パターン判定結果を読み出し、前記特徴量に規定されている不良パターンの第２の判定基準に従って、前記基本ブロックを組み合わせて得られる組み合わせブロック毎に不良パターン判定を行い、
前記組み合わせブロック毎の不良パターン判定を、前記フェイルビットマップデータの全体に渡って繰り返し行い、
前記判定結果を第２のメモリ内に格納して、不良パターン判定処理を実行する不良解析方法。
【請求項２】
前記基本ブロックのアドレス情報とは、前記フェイルビットマップデータ内における前記基本ブロックの始点アドレス、終点アドレス、不良ビット数であることを特徴とする請求項１記載の不良解析方法。
【請求項３】
前記特徴量を元に、不良パターンの判定に使用する判定領域の判定基準を計算し、計算結果を保持し、保持した計算結果を、以降で実行される基本ブロック毎の不良パターン判定、及び、組み合わせブロック毎の不良パターン判定における、前記第１の判定基準、前記第２の判定基準として使用することを特徴とする請求項１記載の不良解析方法。
【請求項４】
半導体の試験装置から得られたフェイルビットマップデータを入力し、予め設定され、不良パターンの判定基準を規定した特徴量を入力し、前記特徴量を元に不良パターンの判定を行う不良パターン判定装置を備えた不良解析装置において、
前記不良パターン判定装置は、入力した前記特徴量に規定されている不良パターンの第１の判定基準に従って、前記フェイルビットマップデータの基本ブロック毎に不良パターン判定を行い、前記基本ブロック毎の不良パターン判定を、前記フェイルビットマップデータの全体に渡って繰り返し行い、
得られた判定結果と前記基本ブロックのアドレス情報とを基本パターン判定結果として格納する第１のメモリを備え、
さらに、前記第１のメモリ内に格納されている前記基本パターン判定結果を読み出し、前記特徴量に規定されている不良パターンの第２の判定基準に従って、前記基本ブロックを組み合わせて得られる組み合わせブロック毎に不良パターン判定を行い、前記組み合わせブロック毎の不良パターン判定を、前記フェイルビットマップデータの全体に渡って繰り返し行い、
前記判定結果を格納する判定結果記憶装置をさらに備えたことを特徴とする不良解析装置。
【請求項５】
前記第１のメモリ内に格納される前記基本ブロックのアドレス情報とは、前記フェイルビットマップデータ内における前記基本ブロックの始点アドレス、終点アドレス、不良ビット数であることを特徴とする請求項４記載の不良解析装置。
【請求項６】
前記不良パターン判定装置は、予め設定された前記特徴量の読み込み時に、不良パターンの判定に使用する判定領域の判定基準を計算し、計算結果を保持し、保持した計算結果を、以降で実行される前記基本ブロック毎の不良パターン判定、及び、前記組み合わせブロック毎の不良パターン判定における、前記第１の判定基準、前記第２の判定基準として使用することを特徴とする請求項４記載の不良解析装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリの不良解析装置に関し、特に、メモリ不良の原因を解析する手法の１つであるフェイルビットマップ（Ｆａｉｌ  Ｂｉｔ  Ｍａｐ）の不良パターンを自動的に、かつ、効率良く解析する不良解析方法、及び、不良解析装置に関するものである。
【０００２】
【従来の技術】
不良パターンの判定エンジンとしての不良パターン判定装置は、メモリを電気的に試験するメモリ試験装置で測定され出力されたフェイルビットマップを基にして、フェイルビットマップ内の不良パターンの判定を行うものである。
【０００３】
この不良パターン判定装置は、不良パターンの名前およびその不良パターンが定義された情報を含む定義情報に従って、フェイルビットマップ内の不良パターンの判定を実行する。
【０００４】
この不良パターンを定義する情報は、大きく分けて以下の（１）および（２）の情報から構成されている。
【０００５】
（１）定義された不良パターンかどうかをチェックする領域の情報、及び、そのスキャン方法の情報。
【０００６】
（２）その領域内の不良ビットのパターンに関する情報。
【０００７】
上記（１）の情報には、横ｎビット、縦ｍビットの領域指定、及び、当該領域内を縦方向または横方向にｘビットずつ移動させて不良パターンのチェックを行うというスキャン情報が定義される。
【０００８】
例えば、縦１０２４ビット、横１０２４ビットのメモリ領域内で、１本の横ライン不良の定義情報を作成する場合では、図３に示す様に、チェック対象領域のサイズを横１０２４ビット、縦１ビットとする。そして、このチェック対象領域内で、開始アドレス１から１０２４まで縦方向に１ビットずつ移動して各横ラインをチェックするという指定を含む定義情報が作成される。
【０００９】
また、２本の横ライン不良の定義情報を作成する場合では、図９に示す様に、チェック対象領域のサイズを、横１０２４ビット、縦２ビットとする。そして、このチェック対象領域を、開始アドレス１から１０２３まで縦に２ビットずつ移動してチェックするという指定を含む定義情報が作成される。
【００１０】
また、上記（２）の情報では、フェイルビットマップ内のチェック対象領域のパターンを不良パターンと判定する場合の判定情報を定義する。例えば、１本の横ライン不良の判定では、図４に示す様に、１ライン（上記のチェック対象領域の定義から、横１０２４ビット、及び、縦１ビットの領域）中の不良率は、
不良率  ＝  不良ビット数／全ビット数（１０２４）
が９０％以上である場合に、当該チェック対象領域は、不良パターンと判定する。
【００１１】
同様に、２本の横ライン不良の判定では、図１０に示す様に、２ライン（上記のチェック対象領域の定義から、横１０２４ビット、及び、縦２ビットの領域）中の各ラインの不良率（＝不良ビット数／全ビット数（１０２４））が９０％以上である場合に、当該チェック対象領域は、不良パターンであると判定する。
【００１２】
【発明が解決しようとする課題】
従来の不良解析方法及び不良解析装置は以上のように構成されていたので、ｎ本以上（３本，４本，５本，６本，．．．，等々）の横ライン不良の場合、そのすべてを定義する必要があり、不良パターンの判定に多くの時間を必要とするといった課題があった。
【００１３】
例えば、２本以上の隣接した横ライン不良の判定を実行する場合、上記の２本の横ライン不良の定義と同様に、３本、４本、５本、．．．の不良パターンの定義をする必要がある。もし、最大１０２４本が隣接するパターンを定義する場合、１本，２本，３本，．．．，そして、１０２４本のそれぞれにおける横ライン不良を定義する必要があり、その作業量は膨大となる。
【００１４】
さらに、上記定義した不良パターンの判定を実行するため、
0004551582.tif 000002
という回数だけチェックを行わなければならない。
【００１５】
例えば、図９及び図１０に示す様に、２本の横ライン不良の判定では、始点アドレス１、終点アドレス１０２３で２ビットおきにフェイルビットマップを移動して２本の横ラインのパターンをチェックし、各ラインの不良率が９０％以上であれば２本の横ライン不良と判定する。
【００１６】
これが、８本の横ライン不良の判定であれば、先ず、８本の横ライン不良の有無を、フェイルビットマップを８ビット単位で縦方向へ移動して不良パターンか否かを判定し、次に、７本の横ラインの場合での不良パターンの判定、さらに６本の場合、．．．と判定を続け、最後に１本の横ライン不良の判定までを行う必要がある。
【００１７】
上記の場合における不良パターンの判定回数は、以下のようになる。
【００１８】
８本×１０１７回＝８１３６回
７本×１０１８回＝７１２６回
６本×１０１９回＝６１１４回
５本×１０２０回＝５１００回
４本×１０２１回＝４０８４回
３本×１０２２回＝３０６６回
２本×１０２３回＝２０４６回
１本×１０２４回＝１０２４回
の総合計３６６９６回の不良パターンのチェックを実行する必要があり作業時間が膨大となる。
【００１９】
また、フェイルビットマップ内に１本の横ライン不良が３個、４本の横ライン不良が１個しかない場合でも、８本、７本、６本、５本、３本、２本の不良パターンの判定を実行する必要があり、その分無駄な処理を行うことになるといった課題があった。
【００２０】
本発明は上記の従来の課題を解決するためになされたもので、メモリを電気的に試験するテスト装置で測定されたフェイルビットマップを入力して、不良パターンの判定を自動的に行うものであり、フェイルビットマップを定義情報に基づいてスキャンし、不良パターンの有無を判定する基本パターン判定と、基本パターン判定で判定された結果を組み合わせて判定する組み合わせパターン判定とに分けて判定を行い、判定パターン定義の効率化、不良パターンの判定処理を効率的に高速に実行可能な不良解析方法、及び、不良解析装置を得ることを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係る不良解析方法は、半導体試験装置から得られたフェイルビットマップデータを入力し、予め設定され、不良パターンの判定基準を規定した特徴量を入力する。そして、前記特徴量に規定されている不良パターンの第１の判定基準に従って、前記フェイルビットマップデータの基本ブロック毎に不良パターン判定を行い、得られた判定結果と前記基本ブロックのアドレス情報とを基本パターン判定結果として第１のメモリ内に格納する。この前記基本ブロック毎の不良パターン判定を、前記フェイルビットマップデータの全体に渡って繰り返し行う。
【００２２】
次に、前記第１のメモリ内に格納されている前記基本パターン判定結果を読み出し、前記特徴量に規定されている不良パターンの第２の判定基準に従って、前記基本ブロックを組み合わせて得られる組み合わせブロック毎に不良パターン判定を行い、前記組み合わせブロック毎の不良パターン判定を、前記フェイルビットマップデータの全体に渡って繰り返し行う。最後に、前記判定結果を第２のメモリ内に格納するものである。
【００２３】
本発明に係る不良解析方法では、前記基本ブロックのアドレス情報は、前記フェイルビットマップデータ内における前記基本ブロックの始点アドレス、終点アドレス、不良ビット数であることを特徴とするものである。
【００２４】
本発明に係る不良解析方法では、前記特徴量を元に、不良パターンの判定に使用する判定領域の判定基準を計算し、計算結果を保持し、保持した計算結果を、以降で実行される基本ブロック毎の不良パターン判定、及び、組み合わせブロック毎の不良パターン判定における、前記第１の判定基準、前記第２の判定基準として使用することを特徴とするものである。
【００２５】
本発明に係る不良解析装置は、半導体の試験装置から得られたフェイルビットマップデータを入力し、予め設定され、不良パターンの判定基準を規定した特徴量を入力し、前記特徴量を元に不良パターンの判定を行う不良パターン判定装置を備えた不良解析装置である。特に、前記不良パターン判定装置は、入力した前記特徴量に規定されている不良パターンの第１の判定基準に従って、前記フェイルビットマップデータの基本ブロック毎に不良パターン判定を行い、前記基本ブロック毎の不良パターン判定を、前記フェイルビットマップデータの全体に渡って繰り返し行う。また、この得られた判定結果と前記基本ブロックのアドレス情報とを基本パターン判定結果として格納する第１のメモリを備えている。さらに、前記第１のメモリ内に格納されている前記基本パターン判定結果を読み出し、前記特徴量に規定されている不良パターンの第２の判定基準に従って、前記基本ブロックを組み合わせて得られる組み合わせブロック毎に不良パターン判定を行い、前記組み合わせブロック毎の不良パターン判定を、前記フェイルビットマップデータの全体に渡って繰り返し行う。そして、前記判定結果を格納する判定結果記憶装置をさらに備えたことを特徴とする。
【００２６】
本発明に係る不良解析装置では、前記第１のメモリ内に格納される前記基本ブロックのアドレス情報とは、前記フェイルビットマップデータ内における前記基本ブロックの始点アドレス、終点アドレス、不良ビット数であることを特徴とするものである。
【００２７】
本発明に係る不良解析装置では、前記不良パターン判定装置は、予め設定された前記特徴量の読み込み時に、不良パターンの判定に使用する判定領域の判定基準を計算し、計算結果を保持し、保持した計算結果を、以降で実行される前記基本ブロック毎の不良パターン判定、及び、前記組み合わせブロック毎の不良パターン判定における、前記第１の判定基準、前記第２の判定基準として使用することを特徴とするものである。
【００２８】
【発明の実施の形態】
以下、本発明の実施の一形態を説明する。
【００２９】
実施の形態１．
図１は、本発明の不良解析方法を実行する不良解析装置を含むシステムを示すブロック図である。図１のシステムにおいて、本発明の不良解析装置は、不良パターン判定装置２、及び、判定結果記憶装置３から構成されている。
【００３０】
実施の形態１における不良パターン判定処理の概略は、以下のとおりである。
【００３１】
メモリ試験装置１は、測定対象としてのメモリの各ビットを電気的に試験し、測定結果であるフェイルビットマップデータを不良パターン判定装置２へ出力する。
【００３２】
不良パターン判定装置２は、予め設定されメモリ２０内に格納され、不良パターン判定時に使用する判定基準情報である特徴量を定義した特徴量定義情報を読み込み、特徴量を計算し、得られた特徴量に基づいてフェイルビットマップ内の不良パターンの判定を実行し、最終的な判定結果を出力する。
【００３３】
判定結果記憶装置３は、不良パターン判定装置２の最終的な判定結果を、判定結果ファイルとして格納する。
【００３４】
不良パターン判定装置２における不良パターン判定処理を以下に詳細に説明する。
【００３５】
図２は、不良パターン判定装置２で実行される不良パターン判定処理の詳細な動作を示すフローチャートである。
【００３６】
先ず、不良パターン判定装置２は、メモリ試験装置１で得られた測定結果としてのフェイルビットマップデータを入力する（ステップＳ１）。ここで、すべてのフェイルビットマップデータを読み込む必要はなく、判定対象領域の基本ブロック分のデータを読み込み、その判定対象領域に対する不良パターン判定終了後に、次の判定対象領域のデータを読み込むようにしても良い。この場合、不良パターン判定装置のメモリサイズを小さく設定することができる。
【００３７】
次に、不良パターン判定装置２は、予め定義されメモリ２０内に格納されている不良パターン判定の為の判定基準を定義した特徴量定義情報の読み込みを行う（ステップＳ２）。この特徴量とは、判定対象領域のフェイルビットマップデータに対する不良パターンの判定基準を定義したものである。通常、フェイルビットマップデータに対する不良パターンの判定では、複数の特徴量を使用するので、複数の特徴量定義情報を読み込む。この実施の形態１では、読み込んだ１つの特徴量定義情報から以下の特徴量を計算し（ステップＳ２）、続く不良パターン判定処理で使用する。
【００３８】
特徴量：フェイルビットマップデータの各ライン（行）の不良数を各ライン毎にカウントし、不良ビットが９０％以上であれば、不良ラインと判定する。
【００３９】
次に、不良パターン判定装置２は、入力したフェイルビットマップデータに対して基本パターン判定を自動的に実行し（ステップＳ３）、判定結果はメモリ２１へ出力される。
【００４０】
この基本パターン判定処理（ステップＳ３）では、以下の処理を行う。
【００４１】
特徴量に従って判定対象領域の移動と当該判定対象領域に対するパターン判定を繰り返す。この処理を、図３、４の例を用いて説明する。
【００４２】
ステップＳ１で入力したフェイルビットマップデータ、即ち、判定対象領域の基本ブロックのサイズを横１０２４ビット、縦１０２４ビットとする。１本毎の横ライン（行）不良の判定を行う。
【００４３】
先ず、図３に示す様に、判定対象領域は横１０２４ビット、縦１ビットであり、判定対象領域の開始アドレスは１である（ステップＳ３１）。
【００４４】
次に、図４に示す様に、判定対象領域である１ライン（横１０２４ビット、縦１ビット）中のデータの不良率が９０％以上かをチェックする（ステップＳ３２）。ここで、条件にマッチすれば、当該判定対象領域は、不良パターンとして分類される。特徴量定義情報に「不良パターンとして分類された判定対象領域内に含まれる不良ビットを削除する。」と定義されていれば、この特徴量定義情報から計算された特徴量に従って、不良ビットを削除する処理（即ち、正常ビットとして書き換える等）を実行することも可能である。この削除された不良ビットは別の不良パターン判定時に良品ビットとして判定される。判定結果は、メモリ２１内に格納される。
【００４５】
最初の判定対象領域の判定が終了すると、未判定対象領域としてアドレス２（縦２ビット目）〜アドレス１０２４（１０２４ビット目）が残っているので、処理の流れはステップＳ３１へ戻り、判定対象領域として、アドレス２の縦２ビット目（２ライン目）である判定対象領域に移動する（ステップＳ３１）。このアドレス２の判定対象領域に関するフェイルビットマップデータに対して、ステップ３２の判定を同様に行い、判定結果をメモリ２１内に格納する。これらの処理は、各アドレスの判定対象領域に対して順次実行され、最終アドレス１０２４の判定対象領域に対する判定処理が終了するまで繰り返される。
【００４６】
実施の形態１においては、１個の特徴量を用いて不良パターンの判定を実行しているので、ステップ３４からステップ４の処理に進む。
【００４７】
基本パターンの判定（ステップＳ３）が終了すると、メモリ２１内に格納した判定結果を見て、その位置関係から組み合わせパターンとしてまとめられるかをチェックする（ステップＳ４）。
【００４８】
例えば、図５に示す様に、基本パターンの判定の結果、横ライン不良が２本存在し、それらが互いに縦方向に隣接しているか、否かをチェックする。チェックの結果、それらの横ライン不良が、互いに縦方向に隣接して場合２本の横ライン不良として判定する。この判定では、基本パターンの判定結果内に、始点・終点アドレスや不良ビット数等の情報を対応させて保持しておき、それらの情報を基に不良ラインの位置関係を判定することができる。
【００４９】
そして、不良パターン判定装置２は、上記の判定の結果、最終的に得られた判定結果のみ判定結果記憶装置３へ出力する。判定結果記憶装置３は、判定結果を入力し、判定結果ファイルとして格納し保持する（ステップＳ５）。判定結果記憶装置３内に保持された判定結果は、メモリの不良原因の解析等に使用され、製造プロセスにフイードバックされ、不良品発生に原因の解明、メモリの製造プロセスにおける歩留まりの向上等に使用される。
【００５０】
本実施の形態１の不良解析方法及び装置と、従来の不良解析方法及び装置との比較例として、複数本の横ライン不良の場合に関して以下に説明する。
【００５１】
既に説明したように、従来技術による８本の横ライン不良の判定の場合、先ず、８本の横ライン不良の有無を、フェイルビットマップを８ビット単位で縦方向へ移動して不良パターンか否かを判定し、次に、７本の横ラインの場合での不良パターンの判定、さらに６本の場合、．．．と判定を続け、最後に１本の横ライン不良の判定までを行う必要がある。従って、総判定回数は、３６６９６回のパターンのチェックを行なう必要がある。
【００５２】
これに対して、本発明の実施の形態１の不良解析方法及び装置の場合では、不良パターンのチェックは、１本の横ライン不良の判定回数である１０２４回のみで良い。そして、得られた基本パターンのデータには、アドレス始点・終点アドレスや不良ビット数等の情報を対応させて保持しているので、組み合わせ判定においても、該当する１本の横ライン不良が存在する数だけをチェックすればよいので無駄な処理を行う必要が無くなる。これにより、不良判定の処理時間を削減することができ、処理効率を向上させることが可能である。
【００５３】
また、不良判定パターンの定義でも図３、４に示す基本パターンの定義を行うことで、後の２本、３本、…、８本の横ライン不良については図５に示す対象不良パターンと位置関係の定義だけを行えばよい。しかし、従来の方法では図９及び図１０に示す様にして２本、３本、…、８本の横ライン不良の定義を行わなければならず、与えなければならない情報量は図６に示す判定領域に相当する情報だけ余分に定義しなければならず、判定パターンの量により無視できない作業量となる。
【００５４】
上記したように、本発明の実施の形態１における不良パターン判定方法、及び不良パターン判定装置では、前もって定義された特徴量に基づいて、メモリ試験装置１等から得られたフェイルビットマップデータを読み込み、読み込んだフェイルビットマップデータの各ライン（アドレス）毎に不良パターンの判定を行い、判定結果を各ラインのアドレスや不良ビット数等の属性情報とともに判定結果情報としてメモリ２１内に格納し、格納した各ライン（アドレス）毎の判定結果情報を基に、不良ラインの位置関係を判定するようにしたので、従来の不良解析方法や不良解析装置のように、ｎ本の横ライン不良の判定、（ｎ−１）本の横ライン不良の判定，．．．，そして、１本の横ライン不良の判定を順次行う必要はなく、不良パターンの判定に要する時間を大幅に削減できる。即ち、本実施の形態１では、フェイルビットマップデータ内の不良パターンを、不良パターン判定装置２が、基本パターンと組み合わせパターンとに分けて求めることで、パターン判定の効率化を図ることができる。
【００５５】
実施の形態２．
実施の形態２に係る不良解析方法の動作、及び、不良解析装置の構成は、実施の形態１のものと基本的に同じであるが、実施の形態２では複数の特徴量を使った不良パターンの判定を行う。
【００５６】
実施の形態１で説明した様に、特徴量定義情報とは、フェイルビットマップデータを用いた不良パターン判定に必要となる不良率、不良数、不良の分散等を指定した定義情報である。本発明の不良解析方法及び不良解析装置は、少なくとも１種以上の特徴量定義情報を用いて不良パターンの判定処理の効率化を図るものである。
【００５７】
特徴量定義情報は、フェイルビットマップデータの判定条件の用途・目的に応じて、予め定義し、特徴量定義情報ファイルとして不良パターン判定装置２内のメモリ２０内に格納しておく。
【００５８】
特徴量定義情報としては、実施の形態１で説明したものがあるが、その他にも、用途に応じて定義することができる。例えば、以下の特徴量定義情報１〜４等が考えられるが、これに限定されるものではなく、判定条件の用途・目的に応じて、不良パターンの判定処理の前に定義し、メモリ２０内に格納しておく。
【００５９】
特徴量１：各ラインの奇数および偶数ビット毎の不良数をカウントする；不良率は６０％以上である。
【００６０】
特徴量２：２ライン毎の不良パターンを解析する；不良率は９０％以上である。
【００６１】
特徴量３：各ラインの不良数をカウントする；３ライン毎の不良パターンを解析する；不良率は４０％以上である。
【００６２】
特徴量４：各ラインの不良数をカウントする；８ライン毎の不良パターンを解析する；不良率は７０％以上である、等々。
【００６３】
実施の形態２の不良パターン判定処理の概略は以下のとおりである。
【００６４】
メモリ試験装置１は、測定対象としてのメモリの各ビットを電気的に試験し、測定結果であるフェイルビットマップデータを不良パターン判定装置２へ出力する。
【００６５】
不良パターン判定装置２は、予め設定されメモリ２０内に格納され、不良パターン判定時に使用する判定基準情報である複数の特徴量定義情報を読み込み、これらの特徴量定義情報に基づいて特徴量を計算し、得られた特徴量を基にフェイルビットマップ内の不良パターンの判定を実行し、最終的な判定結果を出力する。
【００６６】
判定結果記憶装置３は、不良パターン判定装置２の最終的な判定結果を判定結果ファイルとして格納する。
【００６７】
次に、実施の形態２における不良パターン判定装置２の不良パターン判定処理を、図２のフローチャート、及び図６〜図８を参照しながら詳細に説明する。
【００６８】
先ず、不良パターン判定装置２は、メモリ試験装置１で得られた測定結果としてのフェイルビットマップデータを入力する（ステップＳ１）。ここで、すべてのフェイルビットマップデータを読み込む必要はなく、判定対象領域の基本ブロック分のデータを読み込み、その判定対象領域に対する不良パターン判定終了後に、次の判定対象領域のデータを読み込むようにしても良い。この場合、不良パターン判定装置のメモリサイズを小さく設定することができる。
【００６９】
次に、不良パターン判定装置２は、予め定義されメモリ２０内に格納されている不良パターン判定に用いる判定基準を指定した複数の特徴量定義情報の読み込みを行う（ステップＳ２）。
【００７０】
次に、読み込んだ複数の特徴量定義情報に基づいて特徴量の計算を行う。ここでは、図６に示す様に、基本パターン判定処理（ステップＳ３）で使用する特徴量、例えば、各縦ラインの不良率や各横ラインの不良率などを求める。尚、この特徴量の計算は、不良パターン判定処理の直前（ステップＳ２）で、すべての特徴量を計算する必要はない。ステップＳ３の基本パターン判定処理で、各特徴量を最初に用いる際に計算を行い、それ以降の不良パターン判定処理で、同一の特徴量を使用する場合は、以前使用した特徴量を使用しても良い。これにより、同じ特徴量を計算する無駄を省くことができる。
【００７１】
次に、基本パターン判定処理を実行する（ステップＳ３）。
【００７２】
この基本パターン判定処理は、基本的に実施の形態１の場合と同様であるが、ステップＳ３４で、未処理の特徴量が残っていれば、次の特徴量の基づく不良パターン判定処理を実行する必要があるので、処理の流れはステップＳ３１へ戻る。
【００７３】
特徴量に基づく不良パターン判定処理の具体例としては、図４に示す１ライン（横１０２４ビット、縦１ビット）中の不良率が９０％以上かの判定を行い、この判定条件にマッチすればそのラインを不良パターンとして分類する。
【００７４】
この判定結果は、ラインのアドレスや不良ビット数等の属性情報とともに、メモリ２１内に格納される。
【００７５】
また、他の特徴量に基づく不良パターン判定処理の例としては、図７、及び、図８に示す様に、１ビットおきの横ライン不良の判定を行う。これは、１ライン中の不良が１ビット間隔に発生しているか否かを判定するものである。この場合の特徴量としては、偶数アドレス、奇数アドレスの不良数を計算し、偶数アドレスの不良数＝５１２かつ奇数アドレスの不良数＝０、または、偶数アドレスの不良数＝０かつ奇数アドレスの不良数＝５１２であれば、不良パターンの条件にマッチするので、そのラインを不良パターンに分類する。この場合も、アドレス及び不良ビット数等の属性情報とともに、メモリ２１内に格納される。
【００７６】
ここで、１ビットおき横ライン不良のための特徴量は、ステップＳ２での特徴量の計算時にではなく、この基本パターン判定時に計算しても良い。
【００７７】
これは、不良パターン判定に使用されるすべての特徴量を最初に計算する場合、９０％の不良パターン判定で、例えば半分の特徴量のみ使用しているとすると、残りの特徴量に基づく不良パターン判定では無駄な計算を行うことになり、判定時間が無駄となる。そこで、全データで共通して使用される特徴量と、頻繁には出現しない不良パターン判定に必要な特徴量とに分類し、前者の特徴量のみを不良パターン判定処理の最初に計算し（ステップＳ２）、２番目の特徴量は判定で必要になる際に、例えば、ステップＳ３２等で適宜計算するようにすることで、全体の不良パターン判定処理に要する時間を短縮することが可能である。従って、同一の判定対象領域に対する不良パターン判定を行う場合に、それ以前に計算した特徴量を使用することで１回あたりの判定処理の処理時間短縮が可能である。
【００７８】
【発明の効果】
以上のように、本発明によれば、不良パターンの判定を、基本パターンと組み合わせパターンとの２つの処理に分けるようにしたので、従来の方法と比較して不良パターンの判定に要する作業量を大幅に削減することができる。例えば、１〜８本の横ライン不良の場合、従来技術では、３６，６９６回の特徴量のチェックが必要になるが、本発明では１，０２４回の特徴量のチェック、及び、（１本の横ライン不良の発生数−１）回の位置関係のチェックのみでよい。
【００７９】
また、本発明では、判定パターンの定義も基本パターンとその位置関係だけを定義すればよいため、組み合わせパターンについては定義しなければならない情報量は従来技術と比較して約１／２となる。
【００８０】
また、本発明では、特徴量を使った判定において、判定パターンのチェック毎に実行する必要のある判定領域のチェックを、同一項目に関しては、最初の１度だけ計算し、結果をメモリに格納しておけば、以後はメモリ内等に格納した計算値の参照のみで良いため、処理効率を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の不良解析装置を含むシステムを示すブロック図である。
【図２】本発明の不良解析方法の動作を示すフローチャートである。
【図３】１本の横ライン不良の特徴量定義情報例を示す説明図である。
【図４】１本の横ライン不良の判定パターンの例である。
【図５】２本の横ライン不良の判定パターンの例である。
【図６】特徴量の具体例を示す説明図である。
【図７】１本の１ビットおき（偶数番目、あるいは、奇数番目毎）の横ライン不良を示す判定パターンを示す説明図である。
【図８】１本の１ビットおき（偶数番目毎、及び、奇数番目毎）の横ライン不良の特徴量を示す説明図である。
【図９】従来技術における２本の横ライン不良の判定パターンの例である。
【図１０】従来技術における１本の１ビット単位の横ライン不良の判定パターンの例である。
【符号の説明】
１  メモリ試験装置
２  不良パターン判定装置
３  判定結果記憶装置
２０，２１  メモリ
【図１】
0004551582.tif 000003
【図２】
0004551582.tif 000004
【図３】
0004551582.tif 000005
【図４】
0004551582.tif 000006
【図５】
0004551582.tif 000007
【図６】
0004551582.tif 000008
【図７】
0004551582.tif 000009
【図８】
0004551582.tif 000010
【図９】
0004551582.tif 000011
【図１０】
0004551582.tif 000012