(57)【特許請求の範囲】
【請求項１】
第１のクロック領域において動作するバスを接続し、かつ前記バスと第２のクロック領域において動作している装置との間をインターフェースするロジック・ユニットであって、前記第２のクロック領域の周波数が前記第１のクロック領域の周波数より低い前記ロジック・ユニットにおいて、
前記装置により発行される信号に応答して、前記第２のクロック領域において第１の割り込み信号を主張する割り込み発生源と、
前記割り込み信号に応答して前記第１のクロック領域において動作しているプロセッサにバスを介して第２の割り込み信号を出力する出力ロジックであって、前記プロセッサが前記第２の割り込み信号により表された割り込みを処理し、かつ前記割り込みの処理中に所定の時点でクリア要求信号を発行するようにされた出力ロジックと、
前記第１の割り込み信号が主張している間に、前記クリア要求信号の受け取りに応答して、前記割り込み発生源に対するクリア信号を主張し、かつ前記出力ロジックに対する制御信号を主張するようにされたクリア発生ロジックとを備え、
前記出力ロジックは、前記制御信号の受け取りに応答して前記第２の割り込み信号を出力するのを停止させ、
前記割り込み発生源は、前記クリア信号に応答して前記第１の割り込み信号を主張なしにし、前記第１の割り込み信号の主張なしは、クリア肯定応答信号を発生させ、
前記クリア発生ロジックは、前記クリア肯定応答信号に応答して前記クリア信号を主張なしにする
ロジック・ユニット。
【請求項２】
前記クリア発生ロジックは、前記第１の割り込み信号を受け取るようにされ、かつ前記主張なしの第１の割り込み信号は、クリア肯定応答信号を形成する請求項１記載のロジック・ユニット。
【請求項３】
前記クリア発生ロジックは、前記第１のクロック領域において動作するようにされ、かつ前記ロジック・ユニットは、更に、前記第１の割り込み信号を前記第１のクロック領域に再同期させる再同期ロジックを備えている請求項２記載のロジック・ユニット。
【請求項４】
前記クリア発生ロジックは、クリア要求信号をセット信号として、及び前記クリア肯定応答信号をリセット信号として受け取るようにされ、前記クリア発生ロジックは、前記クリア要求信号を受け取ることにより、前記クリア信号を主張するように、かつ前記クリア肯定応答信号を受け取り、前記クリア信号を主張なしとなる時点まで、前記クリア信号を維持する請求項１記載のロジック・ユニット。
【請求項５】
前記クリア発生ロジックは、前記クリア要求信号及び前記クリア発生ロジックの出力を受け取るようにされた第１のロジック要素と、前記第１のロジック要素の出力及び前記クリア肯定応答信号を受け取るようにされた第２のロジック要素とを備え、前記２つのロジック要素は、前記クリア要求信号の受け取りにより前記クリア信号を主張し、かつ前記クリア要求信号が維持されているかいないかに無関係に、前記クリア肯定応答信号を受け取る時点まで維持される請求項４記載のロジック・ユニット。
【請求項６】
前記出力ロジックは、前記制御信号を主張しているか否かに従った前記第２の割り込み信号として、前記第１の割り込み信号を条件出力するようにされた論理ゲートを備えている請求項１記載のロジック・ユニット。
【請求項７】
前記クリア信号が前記クリア信号をクリアし、前記出力ロジックは、前記クリア信号を反転するインバータと、前記第１の割り込み信号及び前記反転されたクリア信号を受け取る論理ＡＮＤゲートを備え、前記第１の割り込み信号は、前記クリア信号が主張され、前記論理ＡＮＤゲートが前記第２の割り込み信号の出力を停止する時点まで、前記第２の割り込み信号として出力される請求項６記載のロジック・ユニット。
【請求項８】
前記クリア信号は、前記制御信号を形成し、前記出力ロジックは、前記第１の割り込み信号及び前記制御信号の反転信号を受け取る論理ＮＯＲゲートを備え、前記割り込み発生源は、前記クリア信号が主張され、前記論理ＮＯＲゲートが前記第２の割り込み信号の出力を停止する時点まで、前記第２の割り込み信号として出力される請求項６記載のロジック・ユニット。
【請求項９】
前記クリア発生ロジックは、前記クリア信号の反転信号として前記制御信号を発生するようにされ、前記出力ロジックは、前記第１の割り込み信号及び前記制御信号を受け取る論理ＡＮＤゲートを備え、前記第１の割り込み信号は、前記クリア信号が主張され、前記論理ＡＮＤゲートが前記第２の割り込み信号の出力を停止する時点まで、前記第２の割り込み信号として出力される請求項６記載のロジック・ユニット。
【請求項１０】
前記クリア発生ロジックは、前記第１のクロック領域において動作するようにされ、更に、前記ロジック・ユニットは、前記第１の割り込み信号を前記第１のクロック領域に再同期させる再同期ロジックを備え、更に、前記ロジック・ユニットは、前記第１のクロック領域に再同期されたときに、前記第１の割り込み信号を割り込みステータス情報として記憶するレジスタを備えている請求項１記載のロジック・ユニット。
【請求項１１】
割り込みを処理するプロセッサと、
請求項１記載のロジック・ユニットと、
前記ロジック・ユニット及び前記プロセッサを接続するバスと
を備えている集積回路。
【請求項１２】
更に、前記バスに接続され、かつ前記出力ロジックから前記第２の割り込み信号を受け取るように、かつ前記割り込みを処理のために前記プロセッサに転送する時を判断するようにされた割り込みコントローラを備えている請求項１１記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、割り込みをクリアするロジック・ユニット及び集積回路に関し、特に割り込みを処理するプロセッサが動作しているクロック領域よりも低い周波数で動作しているクロック領域で発生した割り込みを効率的にクリアするロジック・ユニット及び集積回路に関する。
【０００２】
【従来の技術】
割り込みの処理を含め、多数の処理オペレーションを実行するプロセッサを備え、かつこのプロセッサを１以上のバスを介して多数のロジック・ユニットに接続することが知られている。このバスは、第１のクロック領域において動作するようにされてもよく、またロジック・ユニットは、バスと第２のクロック領域で動作する装置との間をインターフェースするように使用されてもよい。一例として、ロジック・ユニットは、バスと周辺装置との間をインターフェースする周辺インターフェースを形成することができる。多くの実施において、周辺装置は周辺クロックを使用しており、これはバスをクロッキングするために使用しているクロックよりもかなり遅い。特定的な一例を考えると、このバスは第１のクロック領域において動作可能であり、かつバス・クロックは、１００ＭＨｚで動作する。逆に、「汎用非同期送受信ロジック・ユニット」（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅ  Ｔｒａｎｓｍｉｔ：ＵＡＲＴ）のような周辺インターフェースは、周辺装置のクロック領域（第２のクロック領域）において使用される１．８４３２ＭＨｚクロックを使用するようにされてもよい。
【０００３】
【発明が解決しようとする課題】
ＵＡＲＴは、これに関連する周辺装置からの信号を受信し、必要のときは、低速クロック領域において割り込み信号を発生する。この割り込み信号は、バスを介してプロセッサに転送され、次いでプロセッサがその割り込みを処理する。割り込みの処理中の適当な時点において、例えば、プロセッサが割り込みを受け取ったとき、又はプロセッサが割り込みを処理したときは、プロセッサは、典型的に、割り込みをクリアさせるクリア要求信号を発行するようにされる。しかしながら、割り込みは、周辺装置の低速クロック領域においてクリアされる必要があるので、割り込みをクリアするためにプロセッサの高速クロック領域において数クロック・サイクル掛かることを理解すべきである。これは、もし回路が正しく設計されていなければ、割り込みは依然として低速クロック領域に存在するので、元の割り込み信号により再び割り込みされるだけのために、プロセッサがクリア・コマンドを書き込み、次いで通常の処理に戻る必要があるという問題を発生させる。
【０００４】
この問題を避ける一方法は、割り込みが低速クロック領域においてクリアされるまで、プロセッサをホールトさせることである。しかしながら、このアプローチは、プロセッサのクロック・サイクルを無駄にし、これによってプロセッサの効率に影響を与えることを理解すべきである。
【０００５】
従って、低速クロック領域において発生した割り込みをもっと効率的にクリアする技術が得られることが望ましい。
【０００６】
【発明を解決するための手段】
本発明は、第１の特徴によれば、第１のクロック領域において動作するバスを接続し、かつ前記バスと第２のクロック領域において動作している装置との間をインターフェースするロジック・ユニットであって、前記第２のクロック領域の周波数が前記第１のクロック領域の周波数より低い前記ロジック・ユニットにおいて、前記装置により発行される信号に応答して、前記第２のクロック領域において第１の割り込み信号を主張（ａｓｓｅｒｔ）する割り込み発生源と、前記割り込み信号に応答して前記第１のクロック領域において動作しているプロセッサにバスを介して第２の割り込み信号を出力する出力ロジックであって、前記プロセッサが前記第２の割り込み信号により表された割り込みを処理し、かつ前記割り込みの処理中に所定の時点でクリア要求信号を発行するようにされている出力ロジックと、前記第１の割り込み信号が主張している間に、前記クリア要求信号の受け取りに応答して、前記割り込み発生源に対するクリア信号を主張し、かつ前記出力ロジックに対する制御信号を主張するようにされたクリア発生ロジックとを備え、前記出力ロジックは、前記制御信号の受け取りに応答して、前記第２の割り込み信号の出力を停止させ、前記割り込み発生源は、前記クリア信号に応答して前記第１の割り込み信号を主張し、前記第１の割り込み信号の主張なし（ｄｅ−ａｓｓｅｒｔ）がクリア肯定応答信号を発生させ、前記クリア発生ロジックは前記クリア肯定応答信号に応答して前記クリア信号を主張なしにする。
【０００７】
本発明によれば、出力ロジックは、前記第２のクロック領域においてロジック・ユニットが第１の割り込み信号を発生したときに、第２の割り込み信号として、その第１の割り込み信号を条件付きで出力し、次にこれを前記バスを介してプロセッサに送出するようにされ、前記プロセッサは、前記割り込みを処理して、前記割り込みの処理中の所定点でクリア要求信号を発行するようにされる。以上で述べたように、この所定点は、前記割り込み処理中の適当な点でよく、好ましい実施例では、前記割り込みを処理したならば、前記プロセッサにより前記クリア要求信号を送出する。しかしながら、代わりに、前記クリア要求信号は、前記プロセッサが前記割り込みの受け取ることにより、発行されてもよいことを理解すべきである。
【０００８】
更に、前記クリア要求信号の受信に応答して、前記割り込み信号に対してクリア信号を主張し、また前記出力ロジックに対して制御信号を主張するクリア発生ロジックを設ける。前記制御信号は、前記出力ロジックから前記第２の割り込み信号の出力を停止させ、従って、前記プロセッサは、他の処理を続けるように開放される。この段階では、前記第１の割り込み信号はまだ前記割り込み発生源により主張されている。しかしながら、前記クリア信号は、前記割り込み信号により使用されて、前記第１の割り込み信号を主張なしにする。次いで、前記第１の割り込み信号を主張なしにした時を表すために、クリア肯定応答信号が発生される。この第１の割り込み信号が主張なしになる間は、前記クリア発生ロジックが前記クリア信号を主張し続ける。しかしながら、前記クリア発生ロジックが前記クリア肯定応答信号を受け取ると、前記クリア発生ロジックは、前記クリア信号を主張なしにするようにされる。
【０００９】
以上のアプローチにより、前記プロセッサからクリア要求信号を受け取ることにより、前記ロジック・ユニットから前記第２の割り込み信号の出力を停止させ、更にクリア要求信号は、前記ロジック・ユニットから前記割り込み発生源に対してクリア信号を主張させるのが解る。この時点で、前記プロセッサは、前記ロジック・ユニットが主張したクリア信号を使用して前記第１の割り込み信号をクリアする責任を実行する間に、更なるオペレーションを実行するために復帰ることができる。前記第２のクロック領域における前記第１の割り込み信号が主張なしになると、クリア肯定応答信号を発生してクリア信号を主張なしにし、これによって関連のロジックをその元の状態に復帰させる。
【００１０】
前記クリア肯定応答信号は、前記第１の割り込み信号が主張なしになったときに発生された個別的な信号であってもよいことを理解すべきである。しかしながら、好ましい実施例では、前記クリア発生ロジックが前記第１の割り込み信号を受け取るようにされ、かつ主張なしの第１の割り込み信号がクリア肯定応答信号を形成する。これは、更に割り込み発生源の出力を前記クリア肯定応答信号として直接使用するので、設計が簡単になる。従って、前記第１の割り込み信号がリセットされている状態を、前記クリア発生ロジックに対するクリア肯定応答信号として使用して、前記クリア発生ロジックをエネーブルし、次いで使用しているクリア信号を主張なしにし、前記第１の割り込み信号をリセットさせる。
【００１１】
前記クリア発生ロジックは、種々の方法により実施されてもよいことを理解すべきである。しかしながら、好ましい実施例において、前記クリア発生ロジックは、前記第１のクロック領域において動作するようにされ、更に、前記ロジック・ユニットは、前記第１のクロック領域に対して前記第１の割り込み信号を再同期させる再同期ロジックを備える。
【００１２】
好ましい実施例において、前記クリア発生ロジックは、前記クリア要求信号をセット信号として、また前記クリア肯定応答信号をリセット信号として受け取るようにされて、前記クリア発生ロジックは、前記クリア要求信号の受け取りにより、前記クリア信号を主張し、かつ前記クリア肯定応答信号を受け取り、前記クリア信号を主張なしにする時点まで、前記クリア信号を維持するようにされる。
【００１３】
好ましい実施例において、「セット」即ち「主張した」信号は、論理値「１」を有し、「リセット」即ち「主張なし」信号は、論理値「０」である。しかし、特定的な実施により、これを逆にしてもよいことは、当該技術分野に習熟する者が理解すべきことである。
【００１４】
好ましい実施例において、前記クリア発生ロジックは、前記クリア要求信号及び前記クリア発生ロジックの出力を受け取るようにされた第１のロジック要素と、前記第１のロジック要素の出力及び前記クリア肯定応答信号を受け取るようにされた前記第２のロジック要素とを備え、２つの前記ロジック要素は、前記クリア要求信号の受け取りにより、前記クリア信号を主張すると共に、前記クリア要求信号を維持しているか否かに拘わらず、前記クリア肯定応答信号を受け取る時点まで、前記クリア信号を維持するようにされる。前記第１及び第２のロジック要素は、種々の形成を取ることができ、また実際に、一個のロジック内に実施されてもよいことを理解すべきである。しかしながら、好ましい実施例において、前記第１のロジック要素は、論理ＯＲゲートであり、かつ前記第２のロジック要素は、論理ＡＮＤゲートである。
【００１５】
前記出力ロジックは、種々の方法により実施されてもよいことを理解すべきである。しかしながら、好ましい実施例において、前記出力ロジックは、前記制御信号を主張しているかのか否かに従った前記第２の割り込み信号として、前記第１の割り込み信号を条件出力するようにされたロジック・ゲートを備えている。
【００１６】
第１の実施例において、前記クリア信号は前記条件信号を形成し、また前記出力ロジックは、前記制御信号を反転するインバータと、前記第１の割り込み信号及び反転制御信号を受け取る論理ＡＮＤゲートとを備え、前記第１の割り込み信号は、前記クリア信号が主張されて前記ＡＮＤゲートが前記第２の割り込み信号の出力を停止するまで、前記第２の割り込み信号として出力される。
【００１７】
他の実施例において、前記クリア信号は、制御信号を形成し、また前記出力ロジックは、前記第１の割り込み信号及び前記制御信号の反転信号を受け取る論理ＮＯＲゲートを備え、前記第１の割り込み信号は、前記クリア信号が主張され、前記論理ＮＯＲゲートが前記第２の割り込み信号の出力を停止する時点まで、前記第２の割り込み信号として出力される。
【００１８】
更なる実施例において、前記クリア発生ロジックは、前記クリア信号の反転信号として前記制御信号を発生するようにされ、前記出力ロジックは、前記第１の割り込み信号及び前記制御信号を受け取る論理ＡＮＤゲートを備え、前記第１の割り込み信号は、前記クリア信号が主張され、前記論理ＡＮＤゲートが前記第２の割り込み信号の出力を停止する時点まで、前記第２の割り込み信号として出力される。
【００１９】
前記出力ロジックに関する以上の３つの例は、可能とする単なる実施例ではないこと、及び前記制御信号の主張に従った前記第２の割り込み信号として、前記第１の割り込み信号を条件出力させるように、他の構成を使用してもよいことを当該技術分野に習熟する者は理解すべきである。
【００２０】
いくつかの実施例では、多くの特定のロジック・ユニットが種々の理由に対する割り込みを発生することが可能である。前記プロセッサが正しく割り込みを処理できるようにするために、発生した割り込みの形式を判断することが必要となることもある。従って、好ましい実施例において、前記ロジック・ユニットは、更に、前記第１のクロック領域に再同期された前記第１の割り込み信号を割り込みステータス情報として記憶するレジスタを備え、前記レジスタは、前記割り込みの処理中に前記プロセッサによりアクセス可能である。好ましくは、各形式の割り込みに対して別個的なレジスタを設け、従って前記プロセッサは、特定のレジスタ内の割り込みステータス情報の存在に基づいて発生した割り込みの形式を判断することができる。
【００２１】
第２の特徴により、前記集積回路は、割り込みを処理するプロセッサと、本発明の第１の特徴に従ったロジック・ユニットと、前記ロジック・ユニット及び前記プロセッサを接続するバスとを備える。
【００２２】
好ましい実施例において、集積回路は、更に、バスに接続された割り込みコントローラを備え、前記出力ロジックから前記第２の割り込み信号を受け取って、前記割り込みを処理するために前記プロセッサに転送する時を判断する。前記割り込みコントローラは、前記プロセッサの一部として統合されてもよい、又は別個のユニットとして形成されてもよいことを理解すべきである。好ましい実施例において、前記割り込みコントローラは、前記プロセッサに対して別個のユニットであり、割り込みを可能又は不可とするように、また前記プロセッサに送出される種々の割り込み信号を任意選択的に優先順位付けするようにしたことを理解すべきである。
【００２３】
添付図面に示されている好ましい実施例を参照して、本発明を単なる例により更に説明する。
【００２４】
【発明の実施の形態】
図１は、本発明の好ましい実施例のロジック・ユニットを利用できる集積回路の一例を示す。前記集積回路は、好ましくは、パーソナル・オーガナイザ、移動電話、テレビジョン・セットのトップ・ボックス等内で使用可能とされるマイクロプロセッサ・チップ即ちシステム・オン・チップ（ＳｏＣ）１５の形を取る。
【００２５】
チップ１５は、ブリッジ回路２０を介して接続されたシステム・バス１０及び周辺装置３０を有する。説明のために、これらのバスは、ＡＲＭ社により開発されたアーキテクチャー（ＡＭＢＡ）仕様に従って動作するように考慮されている。ＡＭＢＡ仕様は、高パフォーマンスの３２ビット及び１６ビット組み込みマイクロコントローラを設計するためのオン・チップ通信標準を定義すると共に、システム１０は、高パフォーマンス・システムの複数モジュールに使用され、一方、周辺バス３０は、複数の低電力周辺装置に使用される。高パフォーマンスのシステム・バス１０は、外部メモリ帯域幅を保持可能であると同時に、ブリッジ回路２０は、このシステム・バスを低帯域幅の複数の周辺装置が位置する低帯域幅の周辺バス３０に接続する。ブリッジ回路２０は、システム・バス１０と周辺バス３０との間で必要とするプロトコル変換を実行する。
【００２６】
好ましい実施例を示すために以上のアーキテクチャーを使用すると同時に、このようなアーキテクチャーを必要とすることなく、かつ実際に、全ての装置を単一バスに接続できることを理解すべきである。実際に、例えば、図１において、システム・バス及び周辺バスを論理的に単一バスと考えてもよく、また好ましい実施例において、これらのバスは同一の高い周波数クロック領域において動作し、以下、第１のクロック領域と呼ばれる。
【００２７】
チップ１５は、システム・バス１０に接続された多数のロジック・ユニットを有してもよく、本発明の好ましい実施例を説明するために、少数の装置について説明した。特に、中央処理装置（ＣＰＵ）４０は、システム・バス１０に接続されて、多数のオペレーションを実行するようにされている。ＣＰＵ４０から要求されたデータ及び命令は、ＲＡＭ６０に記憶されても、また要求されたときにシステム・バス１０を介してＣＰＵ４０に出力されてもよい。
【００２８】
更に、割り込みコントローラ５０を設けて、ＣＰＵ４０により処理されるべき割り込みを受け取ってこれらの割り込みを優先順位付けする。次に、割り込みコントローラ５０は、割り込みコントローラ５０が受け取った割り込みをＣＰＵ４０が処理すべきと判断したときに、ＣＰＵ４０に信号を送出する。
【００２９】
本発明の好ましい実施例において、周辺バス３０に多数の周辺インターフェース・ユニットを接続してもよい。しかし、好ましい実施例を説明するために、３周辺インターフェースのみを示す。まず、直列データを送受信するために「汎用非同期送受信ロジック・ユニット」（ＵＡＲＴ）が設けられて、例えば非同期装置７５に接続される。非同期装置７５は、適当な非同期装置でよいことを理解すべきである。しかしながら、チップ１５は、パーソナル・オーガナイザ内に存在することを仮定し、非同期装置７５は、例えば、パーソナル・オーガナイザがデータを交換するパーソナル・コンピュータ（ＰＣ）であってもよい。
【００３０】
周辺インターフェース・ユニットの更なる一例は、音声ＣＯＤＥＣインターフェース（ＡＣＩ）８０であり、これは、例えば、増幅器を介して、スピーカ８７に接続された、及び／又はマイクロホンに接続されたＣＯＤＥＣ８５に対するインターフェースに使用される。音声データは、ＡＣＩ８０を使用することにより、チップ１５の入力、及び／又はチップ１５からの出力であってもよい。
【００３１】
加えて、適当な装置、例えば移動電話９５の無線部分に接続可能な、又は移動電話アプリケーションで通常に使用されている数学的な反復オペレーションに最適化されたＣＰＵ形式の付加ディジタル信号プロセッサ（ＤＳＰ）チップに接続可能な同期直列インターフェース（ＳＳＩ）９０を設けてもよい。
【００３２】
周辺インターフェース・ユニット７０、８０及び９０のうちのいずれか１つは、一定の時点で割り込み信号を発生してＣＰＵ４０に一定の割り込みを処理させることが必要となることを理解すべきである。図２Ａは、これらの周辺インターフェース・ユニット７０、８０及び９０のうちのいずれか一つ、又は全て内に設けられ、このような割り込み信号の発生及びクリアを処理できる回路を示す。単一の周辺インターフェース・ユニットが１以上の割り込み発生源、例えば「送出準備完了」及び「受信した」及び「エラー」発生源を含むときは、図２Ａの回路は、好ましくは、これら割り込み発生源のそれぞれについて繰り返されることに注意すべきである。
【００３３】
割り込み信号を発生させるときは、周辺インターフェース・ユニット（以下、ロジック・ユニットと呼ぶ）内の割り込み発生源が第１の割り込み信号を発生し、これがパス１００に出現する。図２Ａにおいて、各フリップ・フロップ１１０、１２０及び１９０は、グローバル・リセットにより論理値０に初期化リセットされ、従って論理値０がパス１３５及び１５５に存在し、これによってＡＮＤゲート１３０にインバータ１９５から出力される論理値１が入力される。割り込みが発生すると、パス１００上の第１の割り込み信号は、更に論理値１になり、従ってＡＮＤゲート１３０は、パス１４０上の論理値１を第２の割り込み信号として出力する。この第２の割り込み信号は、周辺バス３０及びシステム・バス１０を介して割り込みコントローラ５０に発行され、そこでＣＰＵ４０により処理するようにスケジュールされる。従って、ＡＮＤゲート１３０は、非同期クロック領域（以下、第２のクロック領域と呼ぶ）における割り込み信号を割り込みコントローラに直接渡すようにされ、これによって周辺装置における再同期遅延がないことが保証され、従って割り込み遅延遅延が図２Ａの回路の存在により影響されないことが解る。
【００３４】
フリップ・フロップ１１０及び１２０は、低速の第２のクロック領域において発生した割り込み信号を高速の第１のクロック領域と再同期させるために、標準的な方法により使用されており、再同期された第１の割り込み信号は、パス１５０を介してロジック・ユニット内の所定のレジスタに出力され、割り込みの処理中に処理によりアクセス可能な割り込みステータス情報を提供する。この情報は、例えば、プロセッサが発生した割り込みの形式を判断できるようにするために、使用されてもよい。
【００３５】
加えて、再同期された第１の割り込み信号は、パス１２５を介してＡＮＤゲート１８０に転送される。ロジック要素１７０、１８０及び１９０は、相互にクリア発生ロジックを形成しており、このクリア発生ロジックは、プロセッサがクリア要求信号を発生したときに、割り込み発生源に対してクリア信号を発行するために使用される。特に、以上で述べたように、初期化時のパス１３５上の信号は、論理値０である。加えて、プロセッサは、未だクリア要求信号を発生しておらず、従って論理値０がパス１６０上に存在することになる。これは、ＯＲゲート１７０の出力を論理値０にし、従って更にＡＮＤゲート１８０の出力を論理値０にする。
【００３６】
しかしながら、ＣＰＵ４０による割り込みの処理中のある時点で、例えば、ＣＰＵ４０が割り込みを処理したときに、ＣＰＵ４０がクリア要求信号を発生することになる。好ましい実施例において、これは、ＣＰＵ４０が周辺装置アドレス・マップ内の特定のレジスタに論理１値を書き込むことにより達成される。この特定のレジスタは、好ましくは、図２Ａの回路に組み込まれたロジック・ユニットに存在する。これは、クリア要求信号をパス１６０を介して第１のクロック領域で入力させ、これによってＯＲゲート１７０の出力を論理１値に遷移させることになる。第１の割り込み信号は、未だ主張されているので、更にＡＮＤゲート１８０の出力を論理１値に遷移させ、これがまたフリップ・フロップ１９０の出力を第１のクロック領域における次のクロック信号の立上がり端で論理値１に遷移させる。この時点で、パス１５５が論理値１となり、インバータ１９５がＡＮＤゲート１３０に対して論理値０を出力し、これによって第２の割り込み信号をオフに切り換える。従って、この時点で、第２のクロック領域において割り込み発生源による第１の割り込み信号が未だ発生していても、割り込みコントローラは、割り込み発生源を受け取ることはなくなる。
【００３７】
好ましい実施例において、クリア要求信号は、第１のクロック領域において１クロック・サイクルだけ主張される。しかしながら、フリップ・フロップ１９０の出力が論理値１に遷移し、かつこの出力がＯＲゲート１７０に対する入力として供給されているので、クリア要求信号が除去されても、ＯＲゲート１７０の出力は、論理値１に維持される。従って、パス１６０上のクリア要求信号を受け取ることにより、パス１３５上にクリア信号を主張し、この信号は、クリア要求信号を発行するのを停止した後も主張し続ける。
【００３８】
多数の標準的な技術のうちの任意のものを使用して、パス１３５上の出力として、このクリア信号を第２のクロック領域に再同期することができ、好ましくは、この再同期されたクリア信号は、割り込み発生源に入力されて割り込み発生源に第１の割り込み信号をクリアさせる。
【００３９】
第１の割り込み信号は、ここで、高速の第１のクロック領域で動作しているＣＰＵ４０の動作効率に何ら影響を与えることなく、低速の第２のクロック領域でクリアされ得る。パス１３５上に発行されたクリア信号に応答して第１の割り込み信号を主張なしにすると、フリップ・フロップ１１０及び１２０は、主張なしにされた第１の割り込み信号の再同期信号を発生し、これを使用してパス１５０上のレジスタをリセットし、更にクリア肯定応答信号をパス１２５を介してＡＮＤゲート１８０に供給する。このクリア肯定応答信号は、論理値０となり、従ってＡＮＤゲート１８０の出力を論理値０に遷移させる。更に、第１のクロック領域におけるクロック信号の次の立上がり端で、フリップ・フロップ１９０が論理値０に遷移し、これがクリア信号を主張なしにし、かつインバータ１９５からＡＮＤゲート１３０への入力を論理値１に復帰させる。しかしながら、この段階で、第１の割り込み信号が主張なしとされ、従ってＡＮＤゲート１３０の他方の入力が論理値０になる。従って、ＡＮＤゲート１１３０の出力で、第２の割り込み信号は、主張なしのままとなる。
【００４０】
従って、図２Ａの回路は、プロセッサが発生したクリア要求信号をエネーブルにして割り込みコントローラに発行されていた割り込み信号を第１のクロック領域において主張なしにし、これによって、ＣＰＵ４０を開放して他の処理を継続させ、同時にクリア信号を発生して、割り込み発生源は第１のクロック領域における第１の割り込み信号を主張なしにする。クリア信号は、パス１２５を介してクリア肯定応答信号を受け取るまで、継続されたままとなり、また図１２Ａの実施例において、クリア肯定応答信号は、実際には、第１の割り込み信号を主張なしにした信号により直接形成される。クリア肯定応答信号は、クリア発生ロジックをリセットし、かつＡＮＤゲート１３０の入力をリセットすることを可能にして、次の割り込み入力が発生したときに応答するように準備完了となる。
【００４１】
図２Ｂは、図２Ａに示す時点Ａ、Ｂ、Ｃ、Ｄ及びＥに存在する信号の相対的な時間例と共に、第１のクロック領域の高速クロック（ＣＬＫ１）及び第２のクロック領域の低速クロック（ＣＬＫ２）を示すタイミング図である。
【００４２】
クロック信号ＣＬＫ２の立上がり端に続く時点３００において、第１の割り込み信号を発生し、僅かの遅延をもって続く時点３２０において、対応する第２の割り込み信号を発生する。この僅かの遅延は、ＡＮＤゲート１３０の存在のためである。第１のクロック領域における高速クロックＣＬＫ１の立上がり端に続く時点３３０において、再同期された第１の割り込み信号を発生する。
【００４３】
その後のある時点で、プロセッサは、クリア要求信号を発生するようにされ、これが、クロックＣＬＫ１の立上がり端に続く時点３４０で出現する。これに続くＣＬＫ１の立上がり端上の時点３５０で、クリア要求信号が主張なしとなる。加えて、ＣＬＫ１の当該立上がり端上の時点３６０において、フリップ・フロップ１９０により出力されるクリア信号が発生する。これは、インバータ１９５及びＡＮＤゲート１３０の存在による僅かな遅延に続く段階３７０において、第２の割り込み信号を主張なしにする。
【００４４】
次いで、クリア発生ロジックにより出力されたクリア信号は、割り込み発生源により第１の割り込み信号が主張なしにされる後続のある時点まで、維持され、これが、低速クロックＣＬＫ２の立上がり端に続く時点３８０で発生する。これは、クロックＣＬＫ１の立上がり端に続く時点３９０において、再同期された第１の割り込み信号を論理値０に降下させる。次いで、クロックＣＬＫ１の次の立ち上がり端上の時点３９５に示すように、フリップ・フロップ１９０の出力が論理値０に遷移する。
【００４５】
図２Ａに示された回路は、必要とされる機能を発生するためにロジック・ユニット内に含み得る単なる回路例である。図３及び図４は、使用可能とされる他の回路例を示す。図２Ａにおいて、インバータ１９５及びＡＮＤゲート１３０は、前記制御信号が主張されたか否かに従った第２の割り込み信号として、前記第１の割り込み信号を条件出力するようにされた出力ロジックとして動作する。図３は、インバータ１９５に対する必要条件をなくす他の実施例を示す。フリップ・フロップ１９０は、インバータ１９５の代わって、パス１３５に出力する信号の反転信号を更に発生するフリップ・フロップ２００により置換されている。この反転出力は、パス２１０を介して直接ＡＮＤゲート１３０に供給される。この変更以外に、図３における残りの回路は、図２Ａにおける回路と同一である。図３から理解されるように、パス１３５上にクリア信号を発生するや否や、クリア信号の反転信号が制御信号としてパス２１０上に発生される。従って、クリア信号が発生されるや否や、第２の割り込み信号は、パス２１０上に論理値０が存在するために、パス１４０上に出力するのを止める。
【００４６】
図４は、図２ＡのＡＮＤゲート１３０及びインバータ１９５がＮＯＲゲート２２０及び２３０により置換された他の実施例を示す。その初期状態では、論理値０がパス１００、更にパス２４０に存在し、従ってＮＯＲゲート２２０は、ＮＯＲゲート２３０に対して論理値１を出力することになる。かくして、ＮＯＲゲート２３０は、パス２５０の値と関係なく、論理値０となる。割り込み発生源により第１の割り込み信号が発生すると、パス１００に接続されているＮＯＲゲート２２０の入力は、論理値１に遷移し、ＮＯＲゲートの出力を論理値０にする。更に、パス２５０も論理値０となり、従ってＮＯＲゲート２３０の出力は、論理値１に遷移し、これにより第２の割り込み信号を発生する。
【００４７】
図２Ａを参照して以上で説明したように、パス１６０上にクリア要求信号が発生すると、これは、パス１３５上にクリア信号を論理値１で発生させる結果となり、従ってパス２５０上の信号を論理値１でＮＯＲゲート２３０に入力して、第２の割り込み信号が主張なしとなる（即ち、論理値０に遷移させる）。次いで、パス１３５に出力されるクリア要求信号に応答して、第１の割り込み信号を主張なしにすると、これは、ＮＯＲゲート２２０の入力が共に論理値０になり、従ってＮＯＲゲート２２０は論理値１を出力する。従って、パス１３５上の信号が論理値０にリセットされて、パス２５０を介してＮＯＲゲート２３０に対する入力が論理値０になっても、ＮＯＲゲート２３０の出力は、論理値０を維持する。
【００４８】
以上、本発明の特定の一実施例を説明したが、本発明がこれに限定されることなく、本発明の範囲内で多くの変更及び追加を行い得ることは、明らかである。例えば、本発明の範囲から逸脱することなく、以下の従属請求項の特徴の種々の組み合わせを行うことができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施例によるロジック・ユニットを利用できる集積回路を示すブロック図である。
【図２Ａ】本発明の第１の実施例によるロジック・ユニット内に設けられた回路を示すブロック図である。
【図２Ｂ】図２Ａの回路内で発生する種々の信号の相対的なタイミング図を示すタイミング図である。
【図３】図２Ａの回路の他の実施例を表す回路図である。
【図４】図２Ａの回路の他の実施例を表す回路図である。
【符号の説明】
１０  システム・バス
１５  チップ
３０  周辺バス
４０  ＣＰＵ
５０  割り込みコントローラ
１３０、１８０  ＡＮＤゲート
１１０、１２０、１９０、２００  フリップ・フロップ
１７０、２２０、２３０  ＯＲゲート
１９５  インバータ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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