(57)【特許請求の範囲】
【請求項１】
第１ビット語長または第２ビット語長で入力されたデータを遅延することにより、前記入力されたデータと前記遅延されたデータの両方を出力する信号処理装置であって、
入力された第１ビット語長のデータを、前記第１ビット語長よりも長い第２ビット語長に対応するビット幅に詰めたデータに変換する第１の変換手段と、
入力された第２ビット語長のデータ又は前記第１の変換手段により変換された第２ビット語長のデータの何れかのデータを選択して出力する第１の選択手段と、
前記選択手段により出力された第２ビット語長のデータを前記第２ビット語長の単位で遅延する遅延手段と、
前記遅延手段から出力された第２ビット語長のデータを第２ビット語長に対応するビット幅にした第１ビット語長のデータに変換する第２の変換手段と、
前記遅延手段から出力された前記第２ビット語長のデータ又は前記第２の変換手段から出力された第２ビット語長に対応するビット幅にした前記第１ビット語長のデータの何れかのデータを選択して出力する第２の選択手段と、を有し、
入力されるべきデータが第１ビット語長のデータである場合、前記第１の選択手段が前記第１の変換手段により変換された第２ビット語長のデータを選択し前記第２の選択手段が前記第２ビット語長に対応するビット幅にした第１のビット語長のデータを選択し、入力されるべきデータが第２ビット語長のデータである場合、前記第１の選択手段が前記入力された第２ビット語長のデータを選択し前記第２の選択手段が前記第２ビット語長のデータを選択することを特徴とする信号処理装置。
【請求項２】
前記第１の選択手段及び前記第２の選択手段の選択動作を制御する制御手段をさらに有することを特徴とする請求項１に記載の信号処理装置。
【請求項３】
アナログデータを前記第１ビット語長又は前記第２ビット語長のデジタルデータに変換し、前記入力されるべき前記第１ビット語長又は前記第２ビット語長のデータとして出力するＡ／Ｄ変換手段をさらに有することを特徴とする請求項１又は２に記載の信号処理装置。
【請求項４】
前記第２の選択手段により選択されたデータに対して前記第２ビット語長での信号処理を施す信号処理手段をさらに有することを特徴とする請求項１〜３のいずれか１項に記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、入力されたアナログ信号をディジタル信号に変換（Ａ／Ｄ変換）し、当該ディジタル信号に対して任意の遅延量を与えて信号処理する技術に関し、特に、Ａ／Ｄ変換でのビット語長と信号処理でのビット語長が異なる場合に対応可能とするための、信号処理装置に関するものである。
【０００２】
【従来の技術】
従来より例えば、ディジタルカメラでは、撮像センサにより被写体を撮像し、当該撮像センサから出力されるアナログ的な画像信号を、Ａ／Ｄ変換器によりディジタル的な画像信号に変換し、そのディジタル画像信号に対して所定の遅延量を与えた後、表示や記録等のための様々な信号処理を行うようになされているのが一般的である。
このようなディジタルカメラとしては、レンズ一体型のものや、レンズ交換型のものがある。
【０００３】
レンズ一体型のディジタルカメラでは、小型化や低コスト化の為に、撮像センサをも小型化する傾向がある。このため、撮像センサの受光素子も小さくなるので、撮像センサの出力をＡ／Ｄ変換する際には、１０ビット語長で実用上十分である。
【０００４】
一方、レンズ交換型のディジタルカメラでは、従来の銀塩カメラと同様のレンズを使用できることが望まれているため、撮像センサをフィルムサイズと同様のサイズにする傾向がある。このため、撮像センサの受光素子も大きくなるので、レンズ一体型のディジタルカメラで使用されている撮像センサと比較して、ダイナミックレンジも広く、撮像センサの出力をＡ／Ｄ変換する際には、レンズ一体型のディジタルカメラでの１０ビット語長よりも大きい、１２ビット語長が使われる傾向がある。
【０００５】
上述のように、レンズ一体型のディジタルカメラとレンズ交換型のディジタルカメラでは、Ａ／Ｄ変換でのビット語調が、１０ビット語長と１２ビット語長で互いに異なっているため、その後の信号処理のための回路として、それぞれ１０ビット語長用と１２ビット語長用で個別のものが使用されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したように従来では、ディジタルカメラでのＡ／Ｄ変換でのビット語長によって、信号処理のための構成が異なるため、例えば、ＩＣによって当該構成を実施する場合には、１０ビット語長と、１２ビット語長とで、Ａ／Ｄ変換でのビット語長に合わせて、２種類のＩＣを作成する必要があった。このため、ハードウェアの開発についても、Ａ／Ｄ変換でのビット語長に依存して個別に開発する必要があった。
【０００７】
したがって、従来では、信号処理のための構成をＡ／Ｄ変換のビット語長に依存して個別に開発して作成する必要があったので、開発期間に多くの時間が必要となり、それに伴うコスト上昇の問題を招いていた。
【０００８】
そこで、本発明は、上記の欠点を除去するために成されたもので、Ａ／Ｄ変換後の信号処理のための構成を、当該Ａ／Ｄ変換での複数語長に対応できるようにすることで、開発期間の短縮化及びコスト削減を図った、信号処理装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
斯かる目的下において、第１の発明は、第１ビット語長または第２ビット語長で入力されたデータを遅延することにより、前記入力されたデータと前記遅延されたデータの両方を出力する信号処理装置であって、入力された第１ビット語長のデータを、前記第１ビット語長よりも長い第２ビット語長に対応するビット幅に詰めたデータに変換する第１の変換手段と、入力された第２ビット語長のデータ又は前記第１の変換手段により変換された第２ビット語長のデータの何れかのデータを選択して出力する第１の選択手段と、前記選択手段により出力された第２ビット語長のデータを前記第２ビット語長の単位で遅延する遅延手段と、前記遅延手段から出力された第２ビット語長のデータを第２ビット語長に対応するビット幅にした第１ビット語長のデータに変換する第２の変換手段と、前記遅延手段から出力された前記第２ビット語長のデータ又は前記第２の変換手段から出力された第２ビット語長に対応するビット幅にした前記第１ビット語長のデータの何れかのデータを選択して出力する第２の選択手段と、を有し、入力されるべきデータが第１ビット語長のデータである場合、前記第１の選択手段が前記第１の変換手段により変換された第２ビット語長のデータを選択し前記第２の選択手段が前記第２ビット語長に対応するビット幅にした第１のビット語長のデータを選択し、入力されるべきデータが第２ビット語長のデータである場合、前記第１の選択手段が前記入力された第２ビット語長のデータを選択し前記第２の選択手段が前記第２ビット語長のデータを選択することを特徴とする。
【００１０】
第２の発明は、前記第１の選択手段及び前記第２の選択手段の選択動作を制御する制御手段をさらに有することを特徴とする。
【００１１】
第３の発明は、アナログデータを前記第１ビット語長又は前記第２ビット語長のデジタルデータに変換し、前記入力されるべき前記第１ビット語長又は前記第２ビット語長のデータとして出力するＡ／Ｄ変換手段をさらに有することを特徴とする。
【００１２】
第４の発明は、前記第２の選択手段により選択されたデータに対して前記第２ビット語長での信号処理を施す信号処理手段をさらに有することを特徴とする。
【００２６】
例えば、ビット語長（ビット幅）Ｙのデータ（画像信号等）を遅延可能であり、当該データにＮラインの遅延量を与える遅延回路に対して、Ａ／Ｄ変換器から、ビット語長Ｙより小さいビット語長Ｘのデータが入力された場合、上記遅延回路において、入力されたビット語長Ｘのデータａ個を、ビット語長Ｙのデータｂ個にビット詰する。具体的には、１２ビット語長の５個のデータを、１０ビット語長の６個のデータにビット詰めする。その後、そのビット詰めしたデータ（ビット展開後の出た）に対して、Ｎラインの遅延量を与え、上記ビット詰めの逆の処理を行なう。そして、当該処理後のデータに対して、当該データのＬＳＢ側に”０”のビットを附加する等して、信号処理回路でのビット語長に合わせる。これにより、Ａ／Ｄ変換器から出力されるデータのビット語長と、信号処理回路でのビット語長との違いが、遅延回路の入出力において吸収される。
【００２７】
また、例えば、撮像素子により得られたアナログの映像信号をデジタル信号に変換（Ａ／Ｄ変換）し、当該ディジタル信号から所定値を減算し、当該減算結果に上記撮像素子の色フィルタに応じた係数を乗算し、当該乗算結果に所定値を加算する際、上記減算処理での所定値を、上記Ａ／Ｄ変換するディジタル信号のビット語長に応じて変更し、上記乗算処理によって、上記撮像素子の色フィルタに応じたゲインの調整及びビット拡張を行う。また、上記加算処理での所定値は、上記Ａ／Ｄ変換するディジタル信号のビット語長に依存しない値とする。これにより、上記Ａ／Ｄ変換するディジタル信号するビット語長が、１２ビットや１０ビット等、異なる場合においても、上記加算結果のダイナミックレンジを一定にすることによって、複数の上記Ａ／Ｄ変換するディジタル信号するビット語長に対応可能となる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００２９】
（第１の実施の形態）
本発明は、例えば、図１に示すような撮像装置１００に適用される。
この撮像装置１００は、レンズ一体型やレンズ交換型のディジタルカメラ等に適用される装置であり、上記図１に示すように、撮像対象となる被写体の映像を電気信号（画像信号）に変換して出力する撮像素子（ここでは、”ＣＣＤセンサ”とする）１０１と、ＣＣＤセンサ１０１からの画像信号をクランプ、増幅、及びサンプルホールドする処理を実行するＳ／Ｈ及びＣＤＳ回路１０２と、Ｓ／Ｈ＆ＣＤＳ回路１０２での処理後の画像信号をディジタル化するＡ／Ｄ変換器１０３と、Ａ／Ｄ変換器１０３にてディジタル化された画像信号を遅延して出力する可変ビット遅延回路（可変ビット遅延ライン）１０４と、可変ビット遅延回路１０４からの画像信号からＹＣｒＣｂ信号（輝度信号及び色差信号）を生成する等の信号処理を実行する信号処理回路１０５と、信号処理回路１０５での処理後の画像信号を記憶するため等に用いられるＤＲＡＭ１０７と、ＤＲＡＭ１０７へのデータの書込及び読出動作を制御するＤＲＡＭコントローラ１０６と、ＬＣＤやモニタ等からなる表示部１０９と、ＤＲＡＭコントローラ１０６によりＤＲＡＭ１０７から読み出されたデータを表示部１０９に表示可能な信号形式のデータに変換する表示制御回路１０８とを備えている。
【００３０】
上述のような撮像装置１００の最も特徴とする構成は、Ａ／Ｄ変換器１０３の出力を遅延して信号処理回路１０５へ与える可変ビット遅延回路１０４の構成にあり、この可変ビット遅延回路１０４は、設定によってビット幅が変更可能となっている。
【００３１】
すなわち、可変ビット遅延回路１０４は、例えば、図２に示すような構成によって、Ａ／Ｄ変換器１０３での変換後のデータのビット語長（Ａ／Ｄ変換器１０３でのデータバス幅）が、１２ビットであっても、１０ビットであっても、何れのビット語長にも対応できるようになされている。
【００３２】
そこで、まず、可変ビット遅延回路１０４が備える各構成部を、上記図２を用いて説明する。
【００３３】
尚、ここでの信号処理回路１０５は、１２ビット語長のデータに対して信号処理を行なう構成であるものとする。
【００３４】
後述するセレクタ２０２からの１２ビットのデータが供給される１ＨＤＬＹ２０３、及び１ＨＤＬＹ２０３の出力が供給される１ＨＤＬＹ２０４はそれぞれ、ＲＡＭからなり、Ａ／Ｄ変換器１０３でのデータバス幅として最も大きい１２ビットのデータバス幅と同じ、１２ビットのデータバス幅を備える１Ｈ（水平同期）の遅延ラインである。
これにより、１ＨＤＬＹ２０３及び１ＨＤＬＹ２０４はそれぞれ、Ａ／Ｄ変換器１０３からのデータが１２ビットのデータであっても、停滞なく当該データの書き込み及び読み出しを行うことができる。
【００３５】
１０→１２変換器２０１は、Ａ／Ｄ変換器１０３からの入力データのｂｉｔ１１〜ｂｉｔ２の１０ビットのデータを１２ビットのデータにパックする変換回路である。
【００３６】
セレクタ２０２は、１ＨＤＬＹ２０３に対する入力データを、Ａ／Ｄ変換器１０３からの入力データそのものとするか、１０→１２変換器２０１を介したＡ／Ｄ変換器１０３からの入力データとするかを選択するセレクタである。
【００３７】
１２→１０変換器２０６は、１ＨＤＬＹ２０３から出力される１２ビットデータを、１０ビットづつ出力する回路であり、１２→１０変換器２０７も同様に、１ＨＤＬＹ２０４から出力される１２ビットデータを、１０ビットづつ出力する回路である。
すなわち、１２→１０変換器２０６及び１２→１０変換器２０７はそれぞれ、１０ビットのデータから１２ビットのデータヘ変換する１０→１２変換器２０１の逆変換を行なう回路である。
【００３８】
Ａ／Ｄ変換器１０３からの入力データが供給されるＤ−ＦＦ２０９、Ｄ−ＦＦ２０９の出力が供給されるＤ−ＦＦ２１０、及びＤ−ＦＦ２１０の出力が供給されるＤ−ＦＦ２１１はそれぞれ、１クロックの遅延回路である。
これらの３つのＤ−ＦＦ２０９〜２１１によって、Ａ／Ｄ変換器１０３からの入力データに対し、１０→１２変換器２０１、１２→１０変換器２０６、及び１２→１０変換器２０７でのそれぞれの１Ｈ遅延量を合わせた３Ｈ遅延量を与えることができる。
【００３９】
遅延ラインコントローラ２０５は、１ＨＤＬＹ２０３及び１ＨＤＬＹ２０４でのデータのリード／ライト動作や、１０→１２変換器２０１、１２→１０変換器２０６、及び１２→１０変換器２０７での変換動作等を制御するコントローラである。
【００４０】
セレクタ２１２は、可変ビット遅延回路１０４のライン遅延なし（以下、単に「遅延なし」とも言う）の出力（後段の信号処理回路１０５に対する出力）として、Ａ／Ｄ変換器１０３からの入力データそのものとするか、Ｄ−ＦＦ２１１の出力とするかを選択するセレクタである。
【００４１】
セレクタ２１３は、可変ビット遅延回路１０４の１Ｈ遅延の出力として、１ＨＤＬＹ２０３の出力とするか、１２→１０変換器２０６の出力とするかを選択するセレクタである。
【００４２】
セレクタ２１４は、可変ビット遅延回路１０４の２Ｈ遅延の出力として、１ＨＤＬＹ２０４の出力とするか、１２→１０変換器２０７の出力とするかを選択するセレクタである。
【００４３】
尚、セレクタ２１２〜２１４でのデータ選択動作（切り換え動作）は、例えば、本装置全体の動作制御を司るＣＰＵ（図示せず）により制御される。
【００４４】
つぎに、Ａ／Ｄ変換器１０３から可変ビット遅延回路１０４へ供給されるデータのビット語長による可変ビット遅延回路１０４の動作を説明する。
【００４５】
（１）Ａ／Ｄ変換器１０３から１２ビット語長のデータが供給された場合
【００４６】
先ず、セレクタ２０２は、１ＨＤＬＹ２０３に対する入力として、Ａ／Ｄ変換器１０３からの１２ビットのデータそのものを選択する。
また、セレクタ２１２は、可変ビット遅延回路１０４の遅延なしの出力として、Ａ／Ｄ変換器１０３からの１２ビットのデータそのものを選択する。
また、セレクタ２１３は、可変ビット遅延回路１０４の１Ｈ遅延の出力として、１ＨＤＬＹ２０３の出力を選択する。
また、セレクタ２１４は、可変ビット遅延回路１０４の２Ｈ遅延の出力として、１ＨＤＬＹ２０４の出力を選択する。
【００４７】
上述のようなセレクタ２０２、２１２〜２１４でのデータ選択により、可変ビット遅延回路１０４の遅延なしの出力として、Ａ／Ｄ変換器１０３からの１２ビットのデータがそのまま、セレクタ２１２を介して、後段の信号処理回路１０５に対して出力される。
【００４８】
また、可変ビット遅延回路１０４の１Ｈ遅延のデータとしては、Ａ／Ｄ変換器１０３からの１２ビットのデータが、セレクタ２０２を介して１ＨＤＬＹ２０３に書き込まれ、その後１Ｈ期間後に読み出されてセレクタ２１３を介して、後段の信号処理回路１０５に対して出力される。
【００４９】
また、可変ビット遅延回路１０４の２Ｈ遅延のデータとしては、１ＨＤＬＹ２０３から読み出されたデータ（Ａ／Ｄ変換器１０３からの１２ビットのデータが１Ｈ遅延されたデータ）が、１ＨＤＬＹ２０４に書き込まれ、その後１Ｈ期間後に読み出されセレクタ２１４を介して、後段の信号処理回路１０５に対して出力される。
【００５０】
上述のように、Ａ／Ｄ変換器１０３からのデータが１２ビット語長のものであった場合（Ａ／Ｄ変換器１０３でのデータバス幅が１２ビットの場合）、そのビット語長は信号処理回路１０５でのビット語長と同じであるため、可変ビット遅延回路１０４でのビット幅の変換は行なわれない。
【００５１】
（２）Ａ／Ｄ変換器１０３から１０ビット語長のデータが供給された場合
【００５２】
先ず、セレクタ２０２は、１ＨＤＬＹ２０３に対する入力として、１０→１２変換器２０１の出力を選択する。
また、セレクタ２１２は、可変ビット遅延回路１０４の遅延なしの出力として、Ｄ−ＦＦ２１１の出力を選択する。
また、セレクタ２１３は、可変ビット遅延回路１０４の１Ｈ遅延の出力として、１２→１０変換器２０６の出力を選択する。
また、セレクタ２１４は、可変ビット遅延回路１０４の２Ｈ遅延の出力として、１２→１０変換器２０７の出力を選択する。
【００５４】
具体的には例えば、１０→１２変換器２０１は、図３に示すような構成によって、１０ビットのデータを１２ビット化する。
【００５５】
すなわち、上記図３に示すような１０→１２変換器２０１において、先ず、Ｄ−ＦＦ３０１は、Ａ／Ｄ変換器１０３から１０ビット語長のデータを保持する。
２０−１２選択回路３０２は、詳細は後述するが、遅延ラインコントローラ２０５からの状態情報に基づいて、Ａ／Ｄ変換器１０３からの１０ビットのデータそのものと、Ｄ−ＦＦ３０１に保持されたデータ（１Ｈ期間前のＡ／Ｄ変換器１０３からの１０ビットのデータ）との合計２０ビットのデータから、１２ビットを選択して出力する。
Ｄ−ＦＦ３０３は、２０−１２選択回路３０２の出力（１２ビットのデータ）をラッチして出力する。
このＤ−ＦＦ３０３の出力が、セレクタ２０２を介して１ＨＤＬＹ２０３に供給される。
【００５６】
上述の２０−１２選択回路３０２は、遅延ラインコントローラ２０５からの状態１〜状態６を示す状態情報に基づいて、図４に示すように、状態１〜状態６に対応した６個の１０ビットの入力データ（Ａ／Ｄ変換器１０３からの１０ビットのデータ）が、５個の１２ビットのデータにビット詰めされるようにする。
このような２０−１２選択回路３０２により得られた５個の１２ビットのデータは、Ｄ−ＦＦ３０３にてラッチされる。そして、Ｄ−ＦＦ３０３にてラッチされた５個の１２ビットのデータは順次、１０→１２変換器２０１の出力としてセレクタ２０２へ供給される。
【００５７】
したがって、１０→１２変換器２０１の出力が供給される１ＨＤＬＹ２０３、及び１ＨＤＬＹ２０３の出力が供給される１ＨＤＬＹ２０４には、図５に示すように、Ａ／Ｄ変換器１０３から出力された１０ビットのデータが、１２ビットに詰められて書き込まれる。
【００５８】
上記図５において、Ｄｉｎ０〜Ｄｉｎ５は、１０→１２変換器２０１に対するの一連の入力データ（Ａ／Ｄ変換器１０３から出力される６個の１０ビットのデータ）を示し、Ｄｉｎｘ［ａ．．ｂ］という表記は、Ｄｉｎｘのｂｉｔａからｂｉｔｂのデータであることを示す。
【００５９】
このため、１ＨＤＬＹ２０３及び１ＨＤＬＹ２０４がそれぞれ、１２ビット幅でＨ（ｗｏｒｄ）の容量を有する場合には、１０ビットの入力データに対して見かけ上、
Ｈ’＝Ｈ×１２／１０＝１．２Ｈ
のｗｏｒｄ数の１０ｂｉｔ幅のメモリとして機能することになる。
このように、１ＨＤＬＹ２０３及び１ＨＤＬＹ２０４を有効に使用することで、可変ビット遅延回路１０４が対応できる最大水平サイズを増加することができる。
【００６０】
１ＨＤＬＹ２０３に書き込まれたデータは、１２→１０変換器２０６に対して読み出され、１ＨＤＬＹ２０４に書き込まれたデータは、１２→１０変換器２０７に対して読み出される。
【００６１】
１２→１０変換器２０６及び１２→１０変換器２０７はそれぞれ、例えば、図６に示すような構成によって、１ＨＤＬＹ２０３及び１ＨＤＬＹ２０４からの１２ビットのデータを１０ビットのデータへ変換する。
【００６２】
すなわち、上記図６に示すような１２→１０変換器２０６（１２→１０変換器２０７）において、先ず、Ｄ−ＦＦ５０１は、１ＨＤＬＹ２０３（１ＨＤＬＹ２０４）からの１２ビットのデータを保持する。
２４−１０選択回路５０２は、詳細は後述するが、遅延ラインコントローラ２０５からの状態情報に基づいて、１ＨＤＬＹ２０３（１ＨＤＬＹ２０４）からの１２ビットのデータそのものと、Ｄ−ＦＦ５０１に保持されたデータ（１ＨＤＬＹ２０３（１ＨＤＬＹ２０４）からの１Ｈ期間前の１２ビットのデータ）との合計２４ビットのデータから、１０ビットを選択して出力する。
Ｄ−ＦＦ５０３は、２４−１０選択回路５０２の出力（１０ビットのデータ）をラッチして出力する。
【００６３】
ここで、Ｄ−ＦＦ５０３の出力には、そのＬＳＢ側に２ビット（”００”）が附加される。すなわち、Ｄ−ＦＦ５０３から出力される１０ビットのデータを、１２ビットのデータ幅にしたものが、１２→１０変換器２０６（１２→１０変換器２０７）の出力となる。
【００６４】
上述の２４−１０選択回路５０２は、遅延ラインコントローラ２０５からの状態１〜状態６を示す状態情報に基づいて、図７に示すように、１０→１２変換器２０１でビット詰めされた５個の１２ビットデータが、状態１〜状態６に対応した６個の１０ビットデータとなるようにする。
このような２４−１０選択回路５０２により得られた６個の１０ビットのデータは、Ｄ−ＦＦ５０３にてラッチされる。
【００６５】
ここで、Ｄ−ＦＦ５０３にてラッチ６個の１０ビットのデータが出力される際、そのＬＳＢ側に２ビット（”００”）が附加される。したがって、この２ビット（”００”）が附加された合計１２ビットのデータが、１２→１０変換器２０６（１２→１０変換器２０７）の出力とされ、その後段のセレクタ２１３（セレクタ２１４）に供給されることになる。
【００６６】
上述したような、Ａ／Ｄ変換器１０３から出力されるデータが１０ビットのデータである場合の、１０→１２変換器２０７でのビット変換のタイミング、１ＨＤＬＹ２０３に対するデータの書込及び読出タイミング、及び１２→１０変換器２０６でのビット変換のタイミング等は、遅延ラインコントローラ２０５によって、図８に示すようなタイミングとなるように制御される。
【００６７】
尚、１ＨＤＬＹ２０４に対するデータの書込及び読出タイミング、及び１２→１０変換器２０７でのビット変換のタイミングの制御については、以下に説明する、１ＨＤＬＹ２０３に対するデータの書込及び読出タイミング、及び１２→１０変換器２０６でのビット変換のタイミングの制御と同様であるため、ここでは説明の簡単のために省略する。
【００６８】
上記図８において、”Ａｎ，Ｂｎ，Ｃｎ，Ｄｎ，Ｅｎ，Ｆｎ”は、６個の１０ビットのデータのそれぞれを示し、”Ａ”〜”Ｆ”によって、可変ビット遅延回路１０４に対する入力データ（Ａ／Ｄ変換器１０３からの１０ビットのデータ）が６個単位に管理されていることを表している。
【００６９】
そして、１０→１２変換器２０１、１２→１０変換器２０６、及び１ＨＤＬＹ２０３のそれぞれの動作タイミングは、遅延ラインコントローラ２０５からの状態情報によって決まる。この状態情報としては、状態１〜状態６の情報としている。
【００７０】
状態１においては、１０→１２変換器２０１は、Ａ／Ｄ変換器１０３からのＢｎデータと、１クロック前のＡｎデータ（Ｄ−ＦＦ３０１にラッチされているデータ：上記図３参照）とから、上記図４に示した状態１のデータ選択に従って、ＰＡＢｎデータを作成する。
【００７１】
また、１２→１０変換器２０６は、２クロック前に１ＨＤＬＹ２０３から出力されたＰＤＥｍ−１データと、１クロック前に１ＨＤＬＹ２０３から出力されたＰＥＦｍ−１データとから作成してあるＥｍ−１データを出力した後、１ＨＤＬＹ２０３から出力されたＰＥＦｍ−１データ（Ｄ−ＦＦ５０１にラッチされているデータ：上記図６参照）から、上記図７に示した状態１のデータ選択に従って、Ｆｍ−１データを作成する。
【００７２】
状態２においては、１０→１２変換器２０１は、状態１で作成したＰＡＢｎデータを出力し、Ａ／Ｄ変換器１０３からのＣｎデータと、１クロック前のＢｎデータ（Ｄ−ＦＦ３０１にラッチされているデータ）とから、上記図４に示した状態２のデータ選択に従って、ＰＢＣｎデータを作成する。
【００７３】
１ＨＤＬＹ２０３は、クロックの立ち上がりで、１Ｈ期間前に書き込んだＰＡＢｍデータを出力し、クロックの立ち下がりで、１０→１２変換器２０１から出力されたＰＡＢｎデータを書き込む。
【００７４】
１２→１０変換器２０６は、状態１で作成したＦｍ−１データを出力し、１ＨＤＬＹ２０３から出力されたＰＡＢｍデータから、上記図７に示した状態２のデータ選択に従って、Ａｍデータを作成する。
【００７５】
状態３においては、１０→１２変換器２０１は、状態２で作成したＰＢＣｎデータを出力し、Ａ／Ｄ変換器１０３からのＤｎデータと、１クロック前のＣｎデータ（Ｄ−ＦＦ３０１にラッチされているデータ）とから、上記図４に示した状態３のデータ選択に従って、ＰＣＤｎデータを作成する。
【００７６】
１ＨＤＬＹ２０３は、クロックの立ち上がりで、１Ｈ期間前に書き込んだＰＢＣｍデータを出力し、クロックの立ち下がりで、１０→１２変換器２０１から出力されたＰＢＣｎデータを書き込む。
【００７７】
１２→１０変換器２０６は、状態２で作成したＡｍデータを出力し、１ＨＤＬＹ２０３から出力されたＰＢＣｍデータと、１クロック前のＰＡＢｍデータ（Ｄ−ＦＦ５０１にラッチされているデータ）とから、上記図７に示した状態３のデータ選択に従って、Ｂｍデータを作成する。
【００７８】
状態４においては、１０→１２変換器２０１は、状態３で作成したＰＣＤｎデータを出力し、Ａ／Ｄ変換器１０３からのＥｎデータと、１クロック前のＤｎデータ（Ｄ−ＦＦ３０１にラッチされているデータ）とから、上記図４に示した状態４のデータ選択に従って、ＰＤＥｎデータを作成する。
【００７９】
１ＨＤＬＹ２０３は、クロックの立ち上がりで、１Ｈ期間前に書き込んだＰＣＤｍデータを出力し、クロックの立ち下がりで、１０→１２変換器２０１から出力されたＰＣＤｎデータを書き込む。
【００８０】
１２→１０変換器２０６は、状態３で作成したＢｍデータを出力し、１ＨＤＬＹ２０３から出力されたＰＣＤｍデータと、１クロック前のＰＢＣｍデータ（Ｄ−ＦＦ５０１にラッチされているデータ）とから、上記図７に示した状態４のデータ選択に従って、Ｃｍデータを作成する。
【００８１】
状態５においては、１０→１２変換器２０１は、状態４で作成したＰＤＥｎデータを出力し、Ａ／Ｄ変換器１０３からのＦｎデータと、１クロック前のＥｎデータ（Ｄ−ＦＦ３０１にラッチされているデータ）とから、上記図４に示した状態５のデータ選択に従って、ＰＥＦｎデータを作成する。
【００８２】
１ＨＤＬＹ２０３は、クロックの立ち上がりで、１Ｈ期間前に書き込んだＰＤＥｍデータを出力し、クロックの立ち下がりで、１０→１２変換器２０１から出力されたＰＤＥｎデータを書き込む。
【００８３】
１２→１０変換器２０６は、状態４で作成したＣｍデータを出力し、１ＨＤＬＹ２０３から出力されたＰＤＥｍデータと、１クロック前のＰＣＤｍデータ（Ｄ−ＦＦ５０１にラッチされているデータ）とから、上記図７に示した状態５のデータ選択に従って、Ｄｍデータを作成する。
【００８４】
状態６においては、１０→１２変換器２０１は、状態５で作成したＰＥＦｎデータを出力する。
【００８５】
１ＨＤＬＹ２０３は、クロックの立ち上がりで、１Ｈ期間前に書き込んだＰＥＦｍデータを出力し、クロックの立ち下がりで、１０→１２変換器２０１から出力されたＰＥＦｎデータを書き込む。
【００８６】
１２→１０変換器２０６は、状態５で作成したＤｍデータを出力し、１ＨＤＬＹ２０３から出力されたＰＥＦｍデータと、１クロック前のＰＤＥｍデータ（Ｄ−ＦＦ５０１にラッチされているデータ）とから、上記図７に示した状態６のデータ選択に従って、Ｅｍデータを作成する。
【００８７】
上述のようにして、１０→１２変換器２０７でのビット変換のタイミング、１ＨＤＬＹ２０３に対するデータの書込及び読出タイミング、及び１２→１０変換器２０６でのビット変換のタイミングは、遅延ラインコントローラ２０５から制御される。また、１ＨＤＬＹ２０４に対するデータの書込及び読出タイミング、及び１２→１０変換器２０７でのビット変換のタイミングについても、１ＨＤＬＹ２０３に対するデータの書込及び読出タイミング、及び１２→１０変換器２０６でのビット変換のタイミングと同様にして、遅延ラインコントローラ２０５から制御される。
【００８８】
また、可変ビット遅延回路１０４に対する入力が、Ｄ−ＦＦ２０９、２１０、及び２１１によって３クロック遅延されることで、上記図８の下部（”Ｄ−ＦＦ２１１の出力”）に示すように、１Ｈ期間前のデータの位相が合わせられる。
【００８９】
上述のように、本実施の形態では、Ａ／Ｄ変換器１０３の出力のビット語長が、信号処理回路１０５でのビット語長と異なる１０ビットであった場合、可変ビット遅延回路１０４は、遅延ラインとして動作すると共に、当該１０ビットの入力データのＬＳＢ側に２ビット”００”を附加して１２ビットデータ化して出力する。
これにより、信号処理回路１０５は、Ａ／Ｄ変換器１０３の出力が１０ビットのデータであっても、当該データを１２ビットのデータとして信号処理することができる。
【００９０】
したがって、本実施の形態によれば、Ａ／Ｄ変換器１０３でのビット語長が１０ビットであっても、１２ビット語長の信号処理回路１０５での信号処理に対応することができるため、Ａ／Ｄ変換器１０３でのビット語長に依存したハードウエア（ＩＣ）を別々に開発する必要が無くなる。これにより、開発期間の短縮化、開発コストの削減を図ることができる。
【００９１】
特に、Ａ／Ｄ変換器１０３の出力のビット語長と、信号処理回路１０５に対する入力のビット語長の違いが、可変ビット遅延回路１０４で吸収されるので、信号処理回路１０５を兼用することができる。これは、信号処理回路１０５が、複雑で且つ回路規模の大きい回路の場合に非常に有効である。
【００９２】
また、１０ビット語長においては、可変ビット遅延回路１０４で使用している１ＨＤＬＹ２０３及び１ＨＤＬＹ２０４を共に有効に使用することによって、可変ビット遅延回路１０４が対応できる最大水平サイズを増加させることができる。
【００９３】
尚、上述した第１の実施の形態において、Ａ／Ｄ変換器１０３の出力のビット語長が１０ビットであるとき、可変ビット遅延回路１０４において、当該１０ビットのＬＳＢ側に２ビット“００”を附加して１２ビット化するように構成したが、例えば、可変ビット遅延回路１０４とＡ／Ｄ変換器１０３が個々のハードウェア（ＩＣ）で構成されている場合、データ線の結線の際に、１２ビットデータポートの上位に１０ビットのＡ／Ｄ変換器１０３の出力を結線し、下位２ビットをグランドに結線することによって、１０ビットデータを１２ビット化する。
【００９４】
（第２の実施の形態）
まず、撮像装置では、ＣＣＤセンサにて得られた画像信号をＡ／Ｄ変換した後、それを遅延ラインに対して入力する前に、ＣＣＤセンサの色フィルタ配列に応じた画素ゲイン補正の乗算を行う場合がある。
【００９５】
そこで、本実施の形態では、上述した第１の実施の形態における撮像装置１００において、画素ゲイン補正の乗算を行なう場合であっても、当該乗算精度を損なうことなく、最適な画素ゲイン補正を行なえる構成とする。
【００９６】
図９は、本実施の形態における撮像装置（撮像装置６００）の構成を示したものである。
上記図９に示すように、撮像装置６００は、上記図１に示した撮像装置１００の構成に加えて、画素ゲイン調整回路６０１を備えた構成としている。また、撮像装置６００は、信号処理回路１０５の前段の遅延ラインとして、一般の遅延ライン（遅延回路）６０２を用いている。
【００９７】
尚、上記図９の撮像装置６００において、上記図１の撮像装置１００と同様に動作する箇所には同じ符号を付し、その詳細な説明は省略する。ここでは、上述した第１の実施の形態と異なる構成についてのみ、具体的に説明する。
また、ここでの遅延回路６０２及び信号処理回路１０５でのビット語長は、例えば、１２ビット語長とする。
【００９８】
画素ゲイン調整回路６０１は、Ａ／Ｄ変換器１０３と遅延回路１０４の間に設けられ、ＣＣＤセンサ１０１にて用いられている色フィルタ配列に応じた画素ゲイン補正の乗算を行う回路であり、特に、Ａ／Ｄ変換器１０３でのビット語長が１０ビットである場合には、乗算結果の１０ビットデータヘの丸めを行わない構成としている。
例えば、画素ゲイン調整回路６０１は、図１０に示すような構成としている。
【００９９】
上記図１０において、減算回路７０１は、入力データ（Ａ／Ｄ変換器１０３からのデータ）から、レジスタ７０６に設定された所定値（ＯＢ＿ＳＵＢ）を減算する回路であり、乗算器７０２は、減算回路７０１の減算結果に対してセレクタ７０４の出力を乗算する回路である。
加算器７０３は、乗算器２０２の乗算結果に対して、レジスタ７０７に設定された所定値（ＯＢ＿ＡＤＤ）を加算する回路である。
【０１００】
セレクタ７０４は、ＳＳＧ７０５の制御に基づいて、ＣＣＤセンサ１０１の色フィルタ配列に応じた係数をレジスタ７０８、７０９、７１０、７１１に予め設定されている係数の中から選択する。
ここでは、ＣＣＤセンサ１０１では補色のフィルタが用いられているものとする。したがって、この色フィルタに依存した係数として、”Ｍｇ”Ｇａｉｎ、”Ｇ”Ｇａｉｎ、”Ｃｙ”Ｇａｉｎ、”Ｙｅ”Ｇａｉｎの各係数がそれぞれレジスタ７０８、レジスタ７０９、レジスタ７１０、及びレジスタ７１１に設定されている。
【０１０１】
尚、レジスタ７０６及び７０７、レジスタ７０８〜７１１に対する設定等は、例えば、本装置全体の動作制御を司るＣＰＵ（図示せず）により行なわれる。
【０１０２】
以下、Ａ／Ｄ変換器１０３から画素ゲイン調整回路６０１へ供給されるデータのビット語長による画素ゲイン調整回路６０１の動作を説明する。
【０１０３】
（１）Ａ／Ｄ変換器１０３から１２ビット語長のデータが供給された場合
【０１０４】
先ず、レジスタ７０６及び７０７にはそれぞれ、１２ビット語長の場合のＯＢレベルを設定する。例えば、１２ビット語長のＯＢレベルを”１２８”として、これをレジスタ７０６及び７０７にそれぞれ設定する。このとき、Ｓ／Ｈ＆ＣＤＳ回路１０２に対しても、ＯＢレベルが”１２８”となるような調整を予め行なっておく。
【０１０５】
上述のような設定により、画素ゲイン調整回路６０１に対する入力データＤｉｎ（Ａ／Ｄ変換器１０３からの１２ビット語長のデータ）に対して、
0004422825.tif 000002
なる演算が行なわれることになる。この演算により得られた出力データＤｏｕｔが、後段の遅延回路６０２に供給される。
【０１０６】
尚、入力データＤｉｎと、出力データＤｏｕｔとは、共に１２ビット語長のデータであるので、レジスタ７０８〜７１１に対して設定される値は”１”以下となる。
【０１０７】
（２）Ａ／Ｄ変換器１０３から１０ビット語長のデータが供給された場合
【０１０８】
先ず、レジスタ７０６には、１０ビット語長の場合のＯＢレベルを設定する。例えば、１０ビット語長のＯＢレベルを”３２”として、これをレジスタ７０６に設定する。このとき、Ｓ／Ｈ＆ＣＤＳ回路１０２に対しても、ＯＢレベルが”３２”となるような調整を予め行なっておく。
【０１０９】
一方、レジスタ７０７には、Ａ／Ｄ変換器１０３のビット語長とは異なる１２ビット語長の場合のＯＢレベルを設定する。例えば、１２ビット語長のＯＢレベルを”１２８”として、これをレジスタ７０７に設定する。
【０１１０】
そして、Ａ／Ｄ変換器１０３からの１０ビット語長のデータに対して、そのＭＳＢ側に２ビット”００”を附加し、１２ビット幅のデータを入力データＤｉｎとする。
【０１１１】
上述のような設定により、画素ゲイン調整回路６０１に対する入力データＤｉｎ（Ａ／Ｄ変換器１０３からの１０ビット語長のデータに”００”が附加された１２ビット語長のデータ）に対して、
0004422825.tif 000003
なる演算が行なわれることになる。この演算により得られた出力データＤｏｕｔが、後段の遅延回路６０２に供給される。
【０１１２】
尚、１２ビット語長の入力データＤｉｎの有効データは１０ビットであり、出力データＤｏｕｔは１２ビット語長であるので、レジスタ７０８〜７１１に対して設定される値は”４”以下となる。
【０１１３】
上述のような本実施の形態での構成によっても、上述した第１の実施の形態と同様の効果が得られ、特に、Ａ／Ｄ変換器１０３でのビット語長が１０ビットであっても、１２ビットであっても、何れの場合でも、画素ゲイン補正を行なうことができる。また、Ａ／Ｄ変換器１０３でのビット語長が１０ビットであった場合、画素ゲイン補正の乗算結果（乗算器７０２の演算結果）に対して、１０ビットデータヘの丸めを行わないので、演算精度を損なわない。この結果、高輝度、高彩度の画像に対しても良好な色再現性をもたらすことができる。
【０１１４】
尚、上述した第２の実施の形態において、ＯＢレベルに画素依存が無いが、ＯＢレベルを画素の色フィルタに応じて変化させてもよい。
【０１１５】
また、上述した各実施の形態では、信号処理回路１０５に対する入力のビット語長を１２ビットとし、これと異なる１０ビットのデータがＡ／Ｄ変換器１０３から出力される場合に、当該１０ビットのデータを１２ビット化するようにしたが、ここで示した１０ビット語長及び１２ビット語長のような語長数は一例であり、これに限られることはない。
【０１１６】
また、本発明の目的は、上述した各実施の形態のホスト及び端末の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読みだして実行することによっても、達成されることは言うまでもない。
この場合、記憶媒体から読み出されたプログラムコード自体が上記各実施の形態の機能を実現することとなり、そのプログラムコードを記憶した記憶媒体は本発明を構成することとなる。
プログラムコードを供給するための記憶媒体としては、ＲＯＭ、フロッピーディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード等を用いることができる。
また、コンピュータが読みだしたプログラムコードを実行することにより、上記各実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ等が実際の処理の一部又は全部を行い、その処理によって上記各実施の形態の機能が実現される場合も含まれることは言うまでもない。
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された拡張機能ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって上記各実施の形態の機能が実現される場合も含まれることは言うまでもない。
【０１１７】
【発明の効果】
以上説明したように本発明によれば、Ａ／Ｄ変換でのビット語長と、信号処理でのビット語長が異なる場合であっても、そのビット語長の違いが、Ａ／Ｄ変換の出力を遅延する際に吸収されるため、複数のＡ／Ｄ変換語長に対応できる信号処理構成を提供することができる。これにより、従来のように、Ａ／Ｄ変換語長に依存した信号処理のハードウェアを別々に開発する必要がなくなり、開発期間の短縮化、及びコストの削減を図ることができる。これは特に、信号処理構成が複雑でかつ回路規模の大きい部分である場合には有効である。
【０１１８】
また、Ａ／Ｄ変換後のデータに所定の演算を行なう場合であっても、複数のＡ／Ｄ変換語長のデータを同一のハードウェアで扱えるため、開発期間の短縮化、及びコストの削減を図ることができる。
特に、上記演算を行なう際、例えば、Ａ／Ｄ変換後のデータが１０ビット語長のデータである場合、当該データに対する演算の結果に対して１０ビットデータヘの丸めが行われないので、演算精度を損なうことはない。これにより、Ａ／Ｄ変換後のデータに画素ゲイン調整演算を施す構成に本発明を適用すれば、高輝度、高彩度の画像データに対しても良好な色再現性をもたらすことができる。
【図面の簡単な説明】
【図１】第１の実施の形態において、本発明を適用した撮像装置の構成を示すブロック図である。
【図２】上記撮像装置の可変ビット遅延回路の構成を示すブロック図である。
【図３】上記可変ビット遅延回路の１０→１２変換器の構成を示すブロック図である。
【図４】上記１０→１２変換器でのビット変換方法を説明するための図である。
【図５】上記１０→１２変換器でのビット詰めを説明するための図である。
【図６】上記可変ビット遅延回路の１２→１０変換器の構成を示すブロック図である。
【図７】上記１２→１０変換器でのビット変換方法を説明するための図である。
【図８】上記可変ビット遅延回路における各構成部の動作タイミングを説明するための図ある。
【図９】第２の実施の形態において、本発明を適用した撮像装置の構成を示すブロック図である。
【図１０】上記撮像装置の画素ゲイン調整回路の構成を示すブロック図である。
【符号の説明】
１００  撮像装置
１０１  ＣＣＤ
１０２  Ｓ／Ｈ＆ＣＤＳ回路
１０３  Ａ／Ｄ変換器
１０４  可変ビット遅延回路
１０５  信号処理回路
１０６  ＤＲＡＭコントローラ
１０７  ＤＲＡＭ
１０８  表示制御回路
１０９  表示部
１１２  加算器
２０１  １０→１２変換器
２０２  セレクタ
２０３，２０４  １ＨＤＬＹ回路
２０５  遅延ラインコントローラ
２０６，２０７  １２→１０変換器
２０９〜２１１  Ｄ−ＦＦ回路
２１２〜２１４  セレクタ
【図１】
0004422825.tif 000004
【図２】
0004422825.tif 000005
【図３】
0004422825.tif 000006
【図４】
0004422825.tif 000007
【図５】
0004422825.tif 000008
【図６】
0004422825.tif 000009
【図７】
0004422825.tif 000010
【図８】
0004422825.tif 000011
【図９】
0004422825.tif 000012
【図１０】
0004422825.tif 000013