(57)【特許請求の範囲】
【請求項１】
複数組の第１及び第２の行信号線と、
複数組の第１及び第２の列信号線と、
上記第１及び第２の行信号線と上記第１及び第２の列信号線との交点位置に配置されている複数の記憶素子と、
を有し、
上記記憶素子が、第１の記憶ノードに入力が接続され、第２の記憶ノードに出力が接続された第１のインバータと、上記第２の記憶ノードに入力が接続され、上記第１の記憶ノードに出力が接続された第２のインバータと、上記第１の行信号線と上記第１の記憶ノードとの間に接続され、その導通動作が上記第２の列信号線により制御される第１のスイッチ素子と、上記第２の行信号線と上記第２の記憶ノードとの間に接続され、その導通動作が上記第１の列信号線により制御される第２のスイッチ素子とを有し、
行方向に並んだ複数の記憶素子に対して連続的にデータを書き込む場合、書き込み対象の行の記憶素子に接続される上記第１及び第２の行信号線に第２の電圧を印加するとともに書き込み対象の記憶素子に接続される上記第１及び第２の列信号線の一方に上記第１又は第２のスイッチ素子が導通状態となる電圧を順次に印加する、
不揮発性記憶装置。
【請求項２】
上記第１及び第２のインバータにより上記第１及び第２の記憶ノードが第１又は第２の電圧に相補的に保持され、
上記第１及び第２のインバータにおける上記第１の電圧を保持する電流駆動能力が上記第１及び第２のスイッチ素子の電流駆動能力よりも小さく、
上記第１及び第２のインバータにおける上記第２の電圧を保持する電流駆動能力が上記第１及び第２のスイッチ素子の電流駆動能力よりも大きい、
請求項１に記載の不揮発性記憶装置。
【請求項３】
上記第１及び第２のインバータがｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタにより構成され、
上記第１及び第２のスイッチ素子がｎチャネルＭＯＳトランジスタにより構成されている、
請求項２に記載の不揮発性記憶装置。
【請求項４】
上記第１及び第２の電圧がそれぞれ電源電圧及び接地電圧であり、
上記第１及び第２のインバータのｐチャネルＭＯＳトランジスタの電流駆動能力が上記第１及び第２のスイッチ素子のｎチャネルＭＯＳトランジスタの電流駆動能力よりも小さく、
上記第１及び第２のインバータｎチャネルＭＯＳトランジスタの電流駆動能力が上記第１及び第２のスイッチ素子のｎチャネルＭＯＳトランジスタの電流駆動能力よりも大きい、
請求項２又は３に記載の不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は記憶装置の分野にかかり、特に、行列変換が容易な不揮発性記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性記憶装置１０３を図４に示す。
この記憶装置１０３は、行列状に配置された複数の記憶素子１０５を有している。各記憶素子１０５間には、同一列上に位置する記憶素子１０５に対し、１本のワード線ＷＬが配置されており(図面横方向が列)、同一行上に位置する記憶素子１０５に対し、１本のビット線ＢＬａと１本の反転ビット線ＢＬｂとが配置されている(図面縦方向が行)。
【０００３】
同一列上に位置する記憶素子１０５は、同じワード線ＷＬに接続されており、同一行上に位置する記憶素子１０５は、同じビット線ＢＬａ及び同じ反転ビット線ＢＬｂに接続されている。
【０００４】
この図４では、記憶装置１０３が有する複数の記憶素子１０５の一部が示されており、ｊ行ｋ列目の記憶素子を、符号１０５k,jで表すと、図４では、三行四列に配置された１２個の記憶素子１０５1,1〜１０５4,3と、第一行目から第三行目までの３本のビット線ＢＬａ1〜ＢＬａ3及び３本の反転ビット線ＢＬｂ1〜ＢＬｂ3と、第一列目から第四列目までの４本のワード線ＷＬ1〜ＷＬ4とが示されている。
【０００５】
各ワード線ＷＬ1〜ＷＬ4は、それぞれ制御回路１２１に接続されており、また、各ビット線ＢＬａ1〜ＢＬａ3と各反転ビット線ＢＬｂ1〜ＢＬｂ3とは、入出力回路１２２にそれぞれ接続されている。
【０００６】
記憶装置１０３内の各記憶素子１０５1,1〜１０５4,3の構成は同一であり、ここでは第一行一列目の記憶素子１０５1,1を例にとって構成を説明すると、この１個の記憶素子１０５1,1は、第１、第２のインバータ１１１、１１２と、それぞれｎチャネルＭＯＳトランジスタで構成された第１、第２のスイッチ素子１１５、１１６とを有している。
【０００７】
第１、第２のインバータ１１１、１１２は、互いの出力端子が他方の入力端子に接続されると共に、第１、第２のインバータ１１１、１１２の入力端子は、第１、第２のスイッチ素子１１５、１１６によって、ビット線ＢＬａ1と反転ビット線ＢＬｂ1にそれぞれ接続されている。
【０００８】
第１、第２のインバータ１１１、１１２は、互いに極性の異なる電圧を出力した状態で安定するから、各インバータ１１１、１１２がローを示す電圧を出力しれいるか、又はハイを示す電圧を出力しているかの二種類の状態がある。
【０００９】
従って、例えば、第１のインバータ１１１が、ハイを示す電圧を出力している状態を“１”、ローを示す電圧を出力している状態を“０”と決めておけば、記憶素子１０５1,1一個で１ビットのデータを記憶できることになる。
【００１０】
１個の記憶素子５1,1中の第１、第２のスイッチ素子１１５、１１６のゲート端子は、同じワード線ＷＬ1に接続されており、第１、第２のスイッチ素子１１５、１１６は、ワード線ＷＬ1にｎチャネルＭＯＳトランジスタを導通させる信号が印加されると一緒に導通し、遮断させる信号が印加されると一緒に遮断する(非導通となる)。
【００１１】
この記憶装置１０３で、列方向にデータを書き込む場合、先ず、制御回路１２１により、全てのワード線ＷＬ1〜ＷＬ4に遮断信号を印加し、全てのビット線ＢＬａ1〜ＢＬａ3及び全ての反転ビット線ＢＬｂ1〜ＢＬｂ3にハイを示す電圧を印加する。
【００１２】
次に、第一列目のワード線ＷＬ1に導通信号を印加すると、そのワード線ＷＬ1に接続された記憶素子１０５1,1〜１０５1,3内の第１、第２のスイッチ素子１１５、１１６がすべて導通し、第１、第２のインバータ１１１、１１２の入力端子は、それぞれビット線ＢＬａ1〜ＢＬａ3と、反転ビット線ＢＬｂ1〜ＢＬｂ3に接続される。
【００１３】
その状態で、先ず、第一行一列目の記憶素子１０５1,1に１ビットのデータを書き込むために、一行目のビット線ＢＬａ1と反転ビット線ＢＬｂ1のいずれか一方にハイ、他方にローを示す電圧を印加すると、第一行一列目の記憶素子１０５1,1の第１、第１のインバータ１１１、１１２は、ビット線ＢＬａ1と反転ビット線ＢＬｂ1の電圧に応じた状態で安定する。
【００１４】
次に、第二行一列目の記憶素子１０５1,2にデータを書き込むために、二行目のビット線ＢＬａ2と反転ビット線ＢＬｂ2のいずれか一方にハイ、他方にローを示す電圧を印加する。
【００１５】
このように、書き込みを行いたい列のワード線ＷＬにだけ導通信号を印加した状態で、各ビット線ＢＬａ1〜ＢＬａ3及び各反転ビット線ＢＬｂ1〜ＢＬｂ3の電圧を、書き込みデータに対応した電圧に設定することで、同一列に位置する記憶素子に連続してデータを書き込むことができる。
【００１６】
しかしながら、上記のような従来の記憶装置１０５では、行方向には連続してデータを容易に書き込むことができない。例えば第一行目に位置する記憶素子１０５1,1〜１０５4,1にデータを書き込む場合には、先ず、各ワード線ＷＬ1〜ＷＬ4に遮断信号を印加し、各ビット線ＢＬａ1〜ＢＬａ3及び各反転ビット線ＢＬｂ1〜ＢＬｂ3にハイを示す電圧を印加し、書き込み対象の第一行に位置する最初の記憶素子１０５1,1にデータを記憶させるために、第一行目のビット線ＢＬａ1、ＢＬｂ1の一方にハイを示す電圧、他方にローを示す電圧を印加し、第一列目のワード線ＷＬ1に導通信号を印加する。
【００１７】
次いで、第一列目のワード線ＷＬ1に遮断信号を印加し、第一列目に位置する記憶素子１０５1,1〜１０５1,3にデータが書き込まれないようにした後、第二列目のワード線ＷＬ2に導通信号を印加すると共に、第二行目のビット線ＢＬａ2と反転ビット線ＢＬｂ2に、一方にハイを示す電圧を印加し、他方にローを示す電圧を印加し、第一行第ニ列目の記憶素子１０５2,1にデータを書き込む。
【００１８】
以上のように、同じ行に位置する記憶素子１０５にデータを書き込む場合、各ワード線ＷＬ1〜ＷＬ4に印加する信号を切換える操作と、一行中のビット線ＢＬａ及び反転ビット線ＢＬｂに印加する電圧を設定する操作とを交互に繰り返し行う必要があるため、書き込みに長い時間を必要する。
【００１９】
従って、エラー訂正等の二次元のデータを扱う必要がある場合には、処理時間が長くなるため、リアルタイムな処理を行うことができない、という不都合がある。
【００２０】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、行方向にも列方向にも高速に書き込むことができる不揮発性記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載の発明は、複数組の第１及び第２の行信号線と、複数組の第１及び第２の列信号線と、上記第１及び第２の行信号線と上記第１及び第２の列信号線との交点位置に配置されている複数の記憶素子とを有し、上記記憶素子が、第１の記憶ノードに入力が接続され、第２の記憶ノードに出力が接続された第１のインバータと、上記第２の記憶ノードに入力が接続され、上記第１の記憶ノードに出力が接続された第２のインバータと、上記第１の行信号線と上記第１の記憶ノードとの間に接続され、その導通動作が上記第２の列信号線により制御される第１のスイッチ素子と、上記第２の行信号線と上記第２の記憶ノードとの間に接続され、その導通動作が上記第１の列信号線により制御される第２のスイッチ素子とを有する不揮発性記憶装置に係わる。
請求項２に記載の発明は、請求項１に記載の不揮発性記憶装置であって、上記第１及び第２のインバータにより上記第１及び第２の記憶ノードが第１又は第２の電圧に相補的に保持され、上記第１及び第２のインバータにおける上記第１の電圧を保持する電流駆動能力が上記第１及び第２のスイッチ素子の電流駆動能力よりも小さく、上記第１及び第２のインバータにおける上記第２の電圧を保持する電流駆動能力が上記第１及び第２のスイッチ素子の電流駆動能力よりも大きい。
請求項３に記載の発明は、請求項２に記載の不揮発性記憶装置であって、上記第１及び第２のインバータがｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタにより構成され、上記第１及び第２のスイッチ素子がｎチャネルＭＯＳトランジスタにより構成されている。
請求項４に記載の発明は、請求項２又３に記載の不揮発性記憶装置であって、上記第１及び第２の電圧がそれぞれ電源電圧及び接地電圧であり、上記第１及び第２のインバータのｐチャネルＭＯＳトランジスタの電流駆動能力が上記第１及び第２のスイッチ素子のｎチャネルＭＯＳトランジスタの電流駆動能力よりも小さく、上記第１及び第２のインバータのｎチャネルＭＯＳトランジスタの電流駆動能力が上記第１及び第２のスイッチ素子のｎチャネルＭＯＳトランジスタの電流駆動能力よりも大きい。
請求項５に記載の発明は、請求項２、３又は４に記載の不揮発性記憶装置であって、上記第１及び第２の記憶ノードに上記第１及び第２の電圧をそれぞれ書き込む場合、上記第１及び第２の行信号線に上記第１及び第２の電圧をそれぞれ印加するとともに上記第１及び第２の列信号線に上記第１及び第２のスイッチ素子が導通状態となる電圧をそれぞれ印加する。
請求項６に記載の発明は、請求項２、３又は４に記載の不揮発性記憶装置であって、上記第１及び第２の記憶ノードに上記第１及び第２の電圧をそれぞれ書き込む場合、上記第２の列信号線に対して上記第２のスイッチ素子が導通状態となる電圧を印加するとともに上記第２の行信号線に上記第２の電圧を印加する。
請求項７に記載の発明は、請求項２、３又は４に記載の不揮発性記憶装置であって、列方向に並んだ複数の記憶素子に対して連続的にデータを書き込む場合、所望の列の上記第１及び第２の列信号線に対して上記第１及び第２のスイッチ素子が導通状態となる電圧を印加するとともに書き込み対象の記憶素子に接続される上記第１及び第２の行信号線に対して書き込みデータに応じた上記第１及び第２の電圧を順次に印加する。
請求項８に記載の発明は、請求項２、３又は４に記載の不揮発性記憶装置であって、行方向に並んだ複数の記憶素子に対して連続的にデータを書き込む場合、書き込み対象の行の記憶素子に接続される上記第１及び第２の行信号線に第２の電圧を印加するとともに書き込み対象の記憶素子に接続される上記第１及び第２の列信号線の一方に上記第１又は第２のスイッチ素子が導通状態となる電圧を順次に印加する。
【００２２】
本発明の不揮発性記憶装置は上記のように構成されており、第１の記憶ノードと第２の記憶ノードが、第１、第２のスイッチ素子によって、それぞれ第１の行信号線と第２の行信号線に接続される。また、第１、第２のスイッチ素子は、第１、第２の列信号線によってそれぞれ制御される。
【００２３】
従って、一組の第１、第２の列信号線に導通信号を印加し、同じ列の記憶素子内の第１、第２のスイッチ素子を導通させ、その状態で第１、第２の行信号線の一方に第１の電圧を印加し、他方に第２の電圧を印加すると、同じ列に位置する記憶素子に連続してデータを書き込むことができる。
【００２４】
また、第１、第２のスイッチ素子は、第１、第２の列信号線により、一方を導通状態、他方を遮断状態にできるから、同じ行の第１、第２の行信号線の両方に、第１又は第２の電圧を印加した状態で、第１又は第２の列信号線の一方に導通信号を印加することで、同じ行に位置する記憶素子に連続してデータを書き込むことができる。
【００２５】
【発明の実施の形態】
本発明の実施例を図面を用いて説明する。
図１の符号３は、本発明の一例の不揮発性記憶装置であり、列制御回路２１と、行制御回路２２と、複数の記憶素子５とを有している。
【００２６】
この図１では、複数の記憶素子５の一部が示されている。各記憶素子５は、行列状に接続されており、それらのうち、図１では、三行四列に配置された１２個の記憶素子５が示されている。図１の紙面縦方向が行、横方向が列である。
【００２７】
ｊ行ｋ列の記憶素子を符号５k,jで表すと、１２個の記憶素子５は、行列中の位置を含め、符号５1,1〜５4,3で表される。
【００２８】
この記憶装置３は、二本を一組とする第１、第２の行信号線ＣＯＬａ、ＣＯＬｂを複数組有している。また、同様に二本を一組とする第１、第２の列信号線ＲＯＷａ、ＲＷＯｂを複数組有している。
【００２９】
ｊ番目の組の第１、第２の行信号線ＣＯＬａj、ＣＯＬｂjと、ｋ番目の組の第１、第２の列信号線ＲＯＷａk、ＲＯＷｂkは、それぞれｊ行目の行信号線であり、ｋ列目の列信号線である。
【００３０】
図１では、第１行〜第３行の第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3と、第１列〜第４列の第１、第２の列信号線ＲＯＷａ1〜ＲＯＷａ4、ＲＯＷｂ1〜ＲＯＷｂ4が示されている。
【００３１】
各記憶素子５1,1〜５4,3の内部は同じ構成になっており、第一行一列目の記憶素子５1,1を例にとって説明する。図２は、その記憶素子５1,1の内部回路図である。該記憶素子５1,1は、第１、第２のインバータ１１、１２と、第１、第２のスイッチ素子１５、１６とを有している。
【００３２】
符号４１、４２は、第１、第２の記憶点であり、第１のインバータ１１の入力端子と出力端子は、それぞれ第１、第２の記憶点に接続され、第２のインバータ１２の入力端子と出力端子は、それぞれ第２、第１の記憶点に接続されている。従って、第１、第２のインバータ１１、１２は、一方のインバータの入力端子が他方のインバータの出力端子に接続されており、互いの出力電圧がそれぞれ入力されるようになっている。
【００３３】
第１、第２のインバータ１１、１２は、入力信号を反転して出力するから、第１、第２のインバータ１１、１２のうち、一方のインバータがハイを示す電圧を出力していれば、他方のインバータはローを示す電圧を出力し、その状態で互いに安定する。
【００３４】
即ち、ハイを示す電圧とローを示す電圧の一方を第１の電圧とし、他方を第２の電圧とすると、第１の記憶点４１が第１の電圧を保持している場合には、第２の記憶点４２は、第２の電圧を保持し、その逆に第１の記憶点４１が第２の電圧を保持している場合には、第２の記憶点４２は、第１の電圧を保持することになる。
【００３５】
第１、第２の記憶点４１、４２が保持する電圧は二種類あるから、第１、又は第２の記憶点４１、４２が保持する電圧により、記憶素子５は、１ビットのデータを記憶できることになる。
【００３６】
次に、第１、第２のインバータ１１、１２の内部構成を説明すると、第１、第２のインバータ１１、１２は、ｐチャネルＭＯＳトランジスタ３１、３３とｎチャネルＭＯＳトランジスタ３２、３４とを１個ずつ有している。ｐチャネルＭＯＳトランジスタ３１、３３のゲート端子とｎチャネルＭＯＳトランジスタ３２、３４のゲート端子は互いに接続され、各インバータ１１、１２の入力端子となっている。
【００３７】
また、ｐチャネルＭＯＳトランジスタ３１、３３のドレイン端子とｎチャネルＭＯＳトランジスタ３２、３４のドレイン端子とは互いに接続され、インバータ１１、１２の出力端子、即ち、第１、第２の記憶点４１、４２となっている。
【００３８】
図１には示されていないが、記憶装置３は、電源電圧ラインＶｄｄと接地電圧ラインＧＮＤを有しており、インバータ１１、１２内のｐチャネルＭＯＳトランジスタ３１、３３とｎチャネルＭＯＳトランジスタ３２、３４のソース端子は、電源電圧ラインＶｄｄと接地電圧ラインＧＮＤにそれぞれ接続されている。
【００３９】
第１、第２のスイッチ素子１５、１６は、２個の入出力端子(ソース端子とドレイン端子)と１個の制御端子(ゲート端子)を有している。この第１、第２のスイッチ素子１５、１６は、ｎチャネルＭＯＳトランジスタで構成されており、ハイを示す電圧が導通信号として制御端子に入力されると導通し、入出力端子間を短絡させ、ローを示す電圧が遮断信号として入力されると、遮断状態になり、入出力端子間を開放させるよういなっている。
【００４０】
第１、第２の記憶点４１、４２は、第１、第２のスイッチ素子１５、１６によってそれぞれ第一行目の第１、第２の行信号線ＣＯＬａ1、ＣＯＬｂ1に接続されている。
【００４１】
また、第１、第２のスイッチ素子１５、１６の制御端子は、それぞれ第一列目の第１、第２の列信号線ＲＯＷａ1、ＲＯＷｂ1に接続されている。
【００４２】
一般に、第ｎ行目の第１、第２の行信号線ＣＯＬａn、ＣＯＬｂnと、第ｍ列目の第１、第２の列信号線ＲＯＷａm、ＲＯＷｂmには、第ｎ行ｍ列に位置する記憶素子５m,nの第１、第２のスイッチ素子１５、１６が接続されている。
【００４３】
本発明の記憶装置３は、上記のように構成されており、その記憶装置３の記憶素子５にデータを書き込む手順を、列方向にデータを書き込む場合と行方向にデータを書き込む場合に分けて説明する。
【００４４】
ここで、この記憶装置３の初期状態として、各記憶素子５1,1〜５4,3内の第１、第２の記憶点４１、４２の一方には、ハイを示す電圧が記憶され、他方には、ローを示す電圧が記憶されているものとする。ハイが記憶されている方の記憶点は、導通状態にあるｐチャネルＭＯＳトランジスタ３１又は３３によって電源電圧線Ｖｄｄに接続されている。ローが記憶されている方の記憶点は、導通状態にあるｎチャネルＭＯＳトランジスタ３２又は３４によって接地電圧線ＧＮＤに接続されている。
【００４５】
先ず、列方向にデータを書き込む方法について説明する。第一列目の記憶素子５1,1〜５1,3にデータを書き込む場合を例にとると、先ず、行制御回路２２と列制御回路２１により、第一行〜第三行の第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3にハイを示す電圧を印加し、第一列〜第四列の第１、第２の列信号線ＲＯＷａ1〜ＲＯＷａ4、ＲＯＷｂ1〜ＲＯＷｂ4にローを示す電圧を印加しておく。
【００４６】
その状態で、第一列目の第１、第２の列信号線ＲＯＷａ1、ＲＯＷｂ1の両方にハイを示す電圧を印加し、その第１、第２の列信号線ＲＯＷａ1、ＲＯＷｂ1に接続された記憶素子５1,1〜５1,3の第１、第２のスイッチ素子１１、１２を一斉に導通させる。
【００４７】
導通した第１、第２のスイッチ素子１５、１６により、第一列目の記憶素子５1,1〜５1,3内の第１、第２の記憶点４１、４２は、第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3に接続される。
【００４８】
記憶素子５1,1〜５1,3内の第１、第２の記憶点４１、４２は、いずれか一方にローが保持され、他方にハイが保持されているが、第１又は第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3には、ハイを示す電圧が印加されているから、ローが保持されている記憶点には、第１又は第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3から電流が流入する。
【００４９】
この記憶装置３では、第１、第２のスイッチ素子１５、１６の導通時の内部抵抗よりも、インバータ１１、１２を構成するｎチャネルＭＯＳトランジスタ３２、３４の導通時の内部抵抗の方が小さくなるように設定されている。従って、第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3から第１又は第２の記憶点４１、４２に電流が流入しても、その電流はｎチャネルＭＯＳトランジスタ３２又は３４によって全部接地電圧線ＧＮＤに流され、ローが維持される。従って、第１、第２の記憶点４１、４２が、ハイ状態にある第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3に接続されても、第１、第２の記憶点４１、４２に保持されている電圧(論理データ)には実質的に変化がない。
【００５０】
次に、最初に、第一行一列目の記憶素子５1,1に書き込みを行う。例えば、第１の記憶点４１にハイを示す電圧を保持させたい場合には、一行目の第１の行信号線ＣＯＬａ1にハイを示す電圧を印加したまま、第２の行信号線ＣＯＬｂ1の電圧を反転させ、ローを示す電圧を印加する。
【００５１】
ここで、書き込み前の記憶素子５1,1は、第１、第２の記憶点４１、４２に、書き込む電圧とは逆の、ローを示す電圧と、ハイを示す電圧とがそれぞれ保持されていた場合、第１、第２の記憶点４１、４２には、それぞれ保持電圧とは逆のハイを示す電圧とローを示す電圧とが印加される。
【００５２】
この記憶装置３では、各記憶素子５内のインバータ１１、１２を構成するｐチャネルＭＯＳトランジスタ３１、３３は、その導通時の内部抵抗が、第１、第２のスイッチ素子１５、１６の導通時の内部抵抗よりも大きくなっている。
【００５３】
ハイが保持されている第２の記憶点４２は、ｐチャネルＭＯＳトランジスタ３１によって電源電圧Ｖｄｄに接続されているが、その第２の記憶点４２が、第２のスイッチ素子１６によって、ローを示す電圧が印加されている第２の行信号線ＣＬＯｂ1に接続されると、ｐチャネルＭＯＳトランジスタ３１の内部抵抗は大きく、第２のスイッチ素子１６の内部抵抗は小さいため、第２の記憶点４２は第２の行信号線ＣＯＬｂ1の電圧まで低下する。即ち、第２の記憶点４２は、ハイからローに切り替わる。そして、第２の記憶点４２の電圧の変化により、第１の記憶点４１の電圧は、ローからハイに切り替わる。
【００５４】
次に、第二行一列目の記憶素子５1,2に記憶させる内容に応じ、第二行目の第１、第２の行信号線ＣＯＬａ2、ＣＯＬｂ2のいずれか一方にローを示す電圧を印加すると、その行信号線に接続された記憶点にローが書き込まれる。
【００５５】
このように、第１、第２の列信号線ＲＯＷａ1、ＲＯＷｂ1にハイ状態を示す電圧を印加したままで、第一行〜第三行の第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3の一方にローを示す電圧を印加することで、同じ列に配置された複数の記憶素子５1,1〜５1,3に、連続してデータを書き込むことができる。
【００５６】
次に、行方向に連続してデータを書き込む方法について、第一行目の記憶素子５1,1〜５4,1に書き込む場合を例にとって説明する。この場合も、行制御回路２２と列制御回路２１により、各行の第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3にハイを示す電圧を印加し、各列の第１、第２の列信号線ＲＯＷａ1〜ＲＯＷａ4、ＲＯＷｂ1〜ＲＯＷｂ4にローを示す電圧を印加しておく。
【００５７】
その状態で、書き込み対象の行(ここでは第一行目)の第１、第２の行信号線ＣＯＬａ1、ＣＯＬｂ1の両方にローを示す電圧を印加する。
【００５８】
次いで、先ず、第一列目の第１、第２の列信号線ＲＯＷａ1、ＲＯＷｂ1のうち、第一行一列の記憶素子５1,1に書き込む内容に応じた方の列信号線にだけにハイを示す電圧を印加する。
【００５９】
例えば、第１の列信号線ＲＯＷａ1にハイを示す電圧を印加すると、第一行一列目の記憶素子５1,1内の第１の記憶点４１にローを示す電圧が保持され、第２の記憶点４２にハイを示す電圧が保持される。
【００６０】
次に、第二列目の第１、第２の列信号線ＲＯＷａ2、ＲＯＷｂ2の一方にハイを印加すると、第一行第二列目の記憶素子５2,1内の、その行信号線に接続された方の記憶点にローを示す電圧が保持される。
【００６１】
このように、書き込みを行いたい行の第１、第２のＣＯＬｂ1〜ＣＯＬｂ3の両方にローを示す電圧を印加したままで、各行の第１又は第２の列信号線ＲＯＷａ1〜ＲＯＷａ4、ＲＯＷｂ1〜ＲＯＷｂ4の一方にハイを示す電圧を印加すると、第一行目に配置された記憶素子５1,1〜５4,1内に連続してデータを書き込むことができる。
【００６２】
このとき、第一行目以外の行では、第１、第２の行信号線ＣＯＬａ2、ＣＯＬａ3、ＣＯＬｂ2、ＣＯＬｂ3の両方にハイを示す電圧が印加されているから、第１又は第２の列信号線ＲＯＷａ1〜ＲＯＷａ4、ＲＯＷｂ1〜ＲＯＷｂ4の一方にローを示す電圧が印加されても、第一行目以外に位置する記憶素子５1,2〜５4,2、５1,3〜５4,3の記憶内容には変化がない。
【００６３】
図３(ａ)は、ｎビットのデータａ〜ｆが６列ＲＯＷ1〜ＲＯＷ6の各列中の記憶素子に記憶された状態を示している。
【００６４】
図３(ｂ)は、このｎビットのデータａ〜ｆを列方向から連続して読み込み、本発明の記憶装置３の行方向に書き込んだ状態を示している。図３(ａ)に示したｎ行６列のデータの行と列が交換され、６行ｎ列に変換された状態になっている。本発明の記憶装置３は、行列状のデータの行方向から連続して読み出せるから、任意の行ｘのデータａx〜ｆxを取り出すことができる。
【００６５】
各データａ〜ｆの最後のデータ(ｎビット目のデータａn〜ｆn)がパリティビットである場合、ｎ行目のデータをａn〜ｆnを読み込むことで、エラーチェックを素早く行うことができる。
【００６６】
なお、上記記憶装置３では、第１、第２のスイッチ素子１５、１６がｎチャネルＭＯＳトランジスタで構成されていたが、ｐチャネルＭＯＳトランジスタで構成することも可能である。この場合には、ハイを示す電圧が遮断信号となり、ローを示す電圧が導通信号となる。
【００６７】
また、上記実施例では、列方向にデータを書き込む場合、第一行〜第三行の第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3の電圧を順番に変化させたが、特定の列の第１、第２の列信号線ＲＯＷａ、ＲＯＷｂに第１、第２のスイッチ素子１５、１６を導通させる導通信号を印加した状態で、各第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3の電圧を一斉に変化させてもよい。
【００６８】
また、行方向にデータを書き込む場合、特定の行の第１、第２の行信号線ＣＯＬａ、ＣＯＬｂの両方に第１の電圧、又は両方に第２の電圧を印加し、各列の第１又は第２の列信号線ＲＯＷａ、ＲＯＷｂの一方に一斉に導通信号を印加し、一行中の記憶素子の内容を一斉に書き換えてもよい。
【００６９】
以上は、列方向又は行方向の記憶素子５に、連続してデータを書き込む場合について説明したが、本発明の記憶装置３では、特定の列の第１、第２の列信号線ＲＯＷａ、ＲＯＷｂに導通信号を印加し、他の列の第１、第２の列信号線ＲＯＷａ、ＲＯＷｂに遮断信号を印加した状態で、各行の第１、第２の行信号線ＣＯＬａ1〜ＣＯＬａ3、ＣＯＬｂ1〜ＣＯＬｂ3の電圧を検出すると、列方向に位置する記憶素子５のデータを連続して読み込むことができる。
【００７０】
【発明の効果】
行方向にも列方向にも連続してデータを書き込めるので、行と列の変換が容易であり、その変換動作が速い。
通常のＳＲＡＭと同じ６トランジスタで構成されているため、従来と同程度の大きさで済む。
【図面の簡単な説明】
【図１】本発明の不揮発性記憶装置を説明するための図
【図２】その記憶装置内の記憶素子の構成を説明するための図
【図３】(ａ)、(ｂ)：本発明の不揮発性記憶装置を用いて行と列の変換を行う方法を説明するための図
【図４】従来技術の不揮発性記憶装置を説明するための図
【符号の説明】
３……記憶装置
５……記憶素子
１５……第１のスイッチ素子
１６……第２のスイッチ素子
３１、３３……ｐチャネルＭＯＳトランジスタ
３２、３４……ｎチャネルＭＯＳトランジスタ
４１……第１の記憶点
４２……第２の記憶点
ＲＯＷａ……第１の列信号線
ＲＯＷｂ……第２の列信号線
ＣＯＬａ……第１の行信号線
ＣＯＬｂ……第２の行信号線
【図１】
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【図２】
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【図３】
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【図４】
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