(57)【特許請求の範囲】
【請求項１】
集積回路であって、
１以上のシリコンベースの半導体材料の層と、第１の表面を有するバラクタとを備える前記集積回路の第１の部分と、
少なくとも１つの導電層と誘電層とを備えるコンデンサーと、
を含み、
前記コンデンサーは、前記バラクタの第１の表面上に形成されており、前記コンデンサーに備えられた少なくとも１つの前記導電層は、シリコンウェハープロセスによって製造されたものであり、
前記バラクタは、
Ｐ基板（１３０）と、
前記Ｐ基板（１３０）の上に積層されたＮ＋埋設層（１３５）と、
前記Ｎ＋埋設層（１３５）の上に積層された第１のＮ＋シンカー領域（１４５）と、
前記Ｎ＋埋設層（１３５）の上に積層された第２のＮ＋シンカー領域（１４５）と、
前記Ｎ＋埋設層（１３５）の上に積層され、かつ、前記第１のＮ＋シンカー領域（１４５）と前記第２のＮ＋シンカー領域（１４５）との間に配置されたＮ−エピタキシャル層（１４０）と、
前記Ｎ−エピタキシャル層（１４０）の上に積層されたＰ＋領域（１５５）と、
前記第１のＮ＋シンカー領域（１４５）、前記第２のＮ＋シンカー領域（１４５）および前記Ｐ＋領域（１５５）の上にそれぞれ積層された複数の第１の導電層（Ｍ１）と、
前記複数の第１の導電層（Ｍ１）の上にそれぞれ積層され、かつ、第１のバイア（１８０）を介して対応する該複数の第１の導電層（Ｍ１）と接続した複数の第２の導電層（Ｍ２）と、
前記複数の第２の導電層（Ｍ２）の上にそれぞれ積層された複数の第３の導電層（Ｍ３）であって、前記複数の第３の導電層（Ｍ３）の一部が前記第１のバイア（１８０）を介して対応する該複数の第２の導電層（Ｍ２）と接続した前記複数の第３の導電層（Ｍ３）と
を備え、
前記複数の第３の導電層（Ｍ３）のうち前記第１のＮ＋シンカー領域（１４５）の上方に積層された１つの第３の導電層（Ｍ３）は、陰極電極（１９０）として使用され、
前記複数の第３の導電層（Ｍ３）のうち前記Ｎ−エピタキシャル層（１４０）と前記第２のＮ＋シンカー領域（１４５）との上方に積層された１つの第３の導電層（Ｍ３）は、陽極電極（１９７）として使用され、
前記複数の第２の導電層（Ｍ２）のうち前記第１のＮ＋シンカー領域（１４５）の上方に積層された１つの第２の導電層（Ｍ２）は、陰極電極（１８５）として使用されることを特徴とする集積回路。
【請求項２】
前記集積回路は、発振器であることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記発振器は、電圧制御発振器であることを特徴とする請求項２に記載の集積回路。
【請求項４】
前記発振器は、電流制御発振器であることを特徴とする請求項２に記載の集積回路。
【請求項５】
前記発振器は、電力制御発振器であることを特徴とする請求項２に記載の集積回路。
【請求項６】
前記集積回路は、ミキサーであることを特徴とする請求項１に記載の集積回路。
【請求項７】
前記集積回路は、増幅器であることを特徴とする請求項１に記載の集積回路。
【請求項８】
前記集積回路は、アナログ−デジタル変換器であることを特徴とする請求項１に記載の集積回路。
【請求項９】
前記集積回路は、変調器であることを特徴とする請求項１に記載の集積回路。
【請求項１０】
前記集積回路は、復調器であることを特徴とする請求項１に記載の集積回路。
【請求項１１】
前記集積回路は、デジタル−アナログ変換器であることを特徴とする請求項１に記載の集積回路。
【請求項１２】
前記集積回路は、フィルタであることを特徴とする請求項１に記載の集積回路。
【請求項１３】
前記集積回路は、調整可能なフィルタであることを特徴とする請求項１に記載の集積回路。
【請求項１４】
前記集積回路は、ＣＭＯＳプロセスを用いて製造されたものであることを特徴とする請求項１に記載の集積回路。
【請求項１５】
前記集積回路は、ＢＩＣＭＯＳプロセスを用いて製造されたものであることを特徴とする請求項１に記載の集積回路。
【請求項１６】
前記集積回路は、ＳｉＧｅプロセスを用いて製造されたものであることを特徴とする請求項１に記載の集積回路。
【請求項１７】
前記陰極電極（１８５、１９０）は、相互に短絡されていることを特徴とする請求項１に記載の集積回路。
【請求項１８】
前記導電層（Ｍ１，Ｍ２，Ｍ３）の少なくとも一つは、Ａｌ、Ｔｉ、Ｗ及びＡｌＣｕからなるグループから選択された材料から形成されていることを特徴とする請求項１に記載の集積回路。
【発明の詳細な説明】
【０００１】
背景
本願発明は、一般に、集積回路に関し、とりわけ、アクティブな電気回路および固定コンデンサーを含む集積回路に関する。
【０００２】
可変コンデンサー（バラクタ）および固定コンデンサーは、ともに、多種多様な電気回路において慣例的に使用されている。そのような回路には、例えば可変回路（ローパス、ハイパス、バンドパス、またはバンドストップフィルタ）や、電圧制御発振器（ＶＣＯ）が含まれている。そのような回路において回路の出力を「調整する」ために、１以上の固定コンデンサーと連携して適用電圧を可変にしながらバラクタは使用される。フィルタ回路において、入力信号の周波数関数として、フィルタの出力電圧応答を「調整する」ために、バラクタに適用される電圧は変更される。従来のバラクタにより調整されるフィルタの例は、米国特許第５，１０７，２３３号において適切に開示されている。バラクタに適用される電圧は、発振器の出力周波数を「調整する」ために変更される。従来のバラクタにより制御された発振器の例は、米国特許第５，６９４，０９２号において開示されている。
【０００３】
調整可能なフィルタ回路とＶＣＯは、回路サイズの制約によって集積回路の使用を余儀なくされている機器など、多種多様な電気機器に対し適応可能である。そのような制約は、例えば、移動無線電話機に含まれている複数のトランシーバー回路など、商業利用が可能な機器における共通の制約である。そのような機器において集積回路を使用すれば、小さいハウジング内に電気回路を収容でき、その結果、機器全体の携帯性がより向上する。従って、調整可能なフィルタ回路とＶＣＯは、一般的に多くの機器において、半導体集積回路として製造される。モノリシックに集積されたＶＣＯの例は、ファン氏に付与された米国特許第４，４５８，２１５号において適切に開示されている。この特許の図１と図２が例示するように、一般に、半導体基板（２０）上の指定されたエリアに、バラクタ（５２、５４、５６、および６８）および固定コンデンサー（１５と１６）が配置される。しかし、この慣例的に構成された集積回路が持つ欠点は、バラクタ（５２、５４、５６、および６８）、コンデンサー（１５と１６）および、ＶＣＯ回路要素との間で使用される相対的に長い相互接続に関連する寄生容量とを並列に配置するために、相対的に大きな表面エリアを備えなければならないことである。ファン特許において開示されたＶＣＯなどの回路を装備した集積回路の総コストは、製造された電気回路における半導体エリアの面積の関数となる。さらに、集積回路に並列に配置された構成要素間の距離は、構成要素間の相互接続と関連し寄生容量を増大させる。この寄生容量は、ＶＣＯの調整可能範囲を狭めることになり、またＶＣＯの性能にとっても有害である。従って、バラクタとファン氏などの従来の集積回路による固定コンデンサーとの並列配置は、集積回路に関連する寄生容量と、集積回路の構成に関連した相対的なコストとを増大させてしまう。
【０００４】
発明の概要
そこで、本願発明の例示的な実施形態の目的は、集積回路を製造する方法であって、１以上のアクティブ回路と、１以上の固定コンデンサーとを含み、集積回路のコンポーネントおよび／または集積回路に関連した寄生容量の対策のために費された半導体の表面エリアを削減することである。
【０００５】
本願発明の例示的な実施形態は、上説された目的を達成するものであり、第１の表面と１以上の層を含んだ半導体材料とを備えた集積回路の第１の部分を含む集積回路を具備する。この例示的な実施形態の集積回路は、少なくとも１つの伝導性の層を含んでいるコンデンサーと、誘電性の層とをさらに含み、前記コンデンサーは集積回路の第１の部分の第１の表面に形成されている。
【０００６】
これらおよび他の目的、機能は、ここに記述された説明および添付図面から明らかにされる。上記説明は、便利な要約を提供し、保護されるべき発明は、特許発明とその均等物によって定義される。
詳細な説明
本願発明の例示的な実施形態によると、バラクタや固定コンデンサーなどのアクティブな回路は、アクティブ回路／固定コンデンサーの組み合わせに特化された半導体表面エリアを削減し、かつ、寄生的な静電容量を最小化するような手法に従って、半導体集積回路内に形成されうる。図１は、本願発明のバラクタ１１０および固定コンデンサー１０５の組み合わせである例示的な層構造１００を示している。例示的な実施形態において、固定コンデンサー１０５は、絶縁層１２５（例えば、ＳｉＯ、ＳｉＯ２、ＧａＡｓ、ＺｎＳ、ＭｇＦ２）を介在する２つの伝導性の層１１５と１２０とを含む。伝導性の層１１５と１２０は、Ａｌ、Ｔｉ、Ｗ、ＡｌＣｕのような材料によって構成されるが、当業者が、適切であると認める他の伝導性の材料が使用されてもよい。コンデンサー１０５は、基板１３０に代えてバラクタ１１０の表面に形成されるので、バラクタ／コンデンサーの組み合わせに特化された集積回路の表面エリアを多く必要としない。さらに、バラクタ１１０の表面に形成されたコンデンサー１０５の配置によって、バラクタ及びコンデンサー、または、バラクタ、コンデンサー及び周囲の電気回路との間の相互接続長を短縮することができる。特に、回路構成が集積回路のバラクタ１１０とコンデンサー１０５との間で直接的な電気接続を必要とするケースでは、寄生容量を最小化できる。そのようなケースにおいて、バラクタ１１０の表面のコンデンサー１０５の配置によって、２つの間の相互接続長さが最小化され、寄生的な静電容量を最小化することができる。
【０００７】
図１において例示された例示的な実施形態の層構造１００を製造するためには、ＣＭＯＳプロセスが用いることができる。しかしながら、当業者は、層構造１００を製造するのに、例えば、ＢＩＣＭＯＳ、ＳｉＧｅ、またはＧａＡｓプロセスなど、他の公知のプロセスを使用できると認めるかもしれない。例示的なＣＭＯＳプロセスにおいて、Ｎ＋埋設層１３５は、Ｐ基板１３０およびＮ−エピタキシャル層１４０との間に形成される。Ｎ＋シンカー領域１４５を成形するために、さらに微量添加物がエピタキシャル層１４０にドープされる。Ｐ伝導型ドーピング材料は、また、Ｐ＋領域１５５を作成するために、エピタキシャル層１４０にドープされる。絶縁領域１５０（例えば、ＳｉＯ、ＳｉＯ２、ＧａＡｓ、ＺｎＳ、ＭｇＦ２））は、さらに、Ｎ＋シンカー領域１４５とＰ＋領域１５５との間に成形される。上説された層または領域を成形する際に、当業者は、個々の層／領域形成のために使用される材料とドーピング濃度がプロセスに依存するものであることを理解できようよう。例えば、シリコンプロセスにおいては、Ｂ、Ａｓ、Ｓｂ、Ｐ、Ｇａ、及び、Ｉｎなどのドーパントが、一般に１ｃｍ３あたり１０１６から１０２０の範囲の濃度でもって使用される。
【０００８】
低抵抗でもって接続するためには、伝導性の層Ｍ１ １６０、Ｍ２ １６５、およびＭ３  １７０を、Ｎ＋シンカー領域１４５、絶縁領域１５０、および、Ｐ＋領域１５５の上に形成する。伝導性の層１６０、１６５、および１７０は、Ａｌ、Ｔｉ、Ｗ、ＡｌＣｕにより構成することができるが、当業者は、他の適切な伝導性の材料が使用されてもよいと認識してもよい。絶縁層１７５（例えば、ＳｉＯ、ＳｉＯ２、ＧａＡｓ、ＺｎＳ、ＭｇＦ２））は、各伝導性の層の間に形成され、バイア１８０は、各伝導性層を次の層に接続させるために使用される。伝導性層Ｍ１とＭ２の第１の部分は、第１の陰極電極１８５を形成する。伝導性層Ｍ１とＭ２の第１の部分、および伝導性層Ｍ３の第２の部分が、第２の陰極電極１９０を形成する。Ｍ１とＭ２の第３の部分およびＭ３の第３の部分が、陽極電極１９７を形成する。バラクタにおいて高いＱを得るためには、陰極電極１８５と１９０とを相互に短絡するようにしてもよい（図示は省略）。
【０００９】
バラクタ１１０とコンデンサー１０５との間にあるすき間の層として、さらに、絶縁層１９５が伝導性の層Ｍ３ １７０上に形成れる。しかしながら、もし、伝導性層Ｍ４ １２０とＭ３ １７０との間に実質的に直接的な接続が必要ならば  Ｍ４ １２０を陰極電極１９０または陽極電極１９７のどちらかと相互接続すべくバイア（不図示）が使用されてもよい。Ｍ４ １２０とＭ３ １７０層を相互接続するバイアを使用することによって寄生容量を低く保証できる。
【００１０】
コンデンサー１０５を組み立てるには、伝導性層Ｍ４ １２０は、コンデンサー１０５の下部プレートを作成するために絶縁層１９５上に形成される。コンデンサー１０５の上部プレートを作成すべく、絶縁層１２５は、伝導性層Ｍ４ １２０上に形成され、伝導性層Ｍ５ １１５は、絶縁層１２５の上に形成される。当業者により理解されると思われるが、バラクタ１１０及びコンデンサー１０５の上記層それぞれの構成は、層を形成するのに適切な、成長又は蒸着技術など、いずれかの従来技術を使用することができるが、本願発明はそれに制限されることはない。
【００１１】
第２の例示的な実施形態において、図１において例示されたコンデンサー１０５とバラクタ１１０の組み合わせは、特定用途向けＩＣ（ＡＳＩＣ）内に組み込まれた図２の例示的な電圧制御発振器２００においても使用できる。図２のＶＣＯにおいて、Ｃ０ ２０５、Ｃ２ ２１５、Ｃ１ ２１０とＣ３ ２２０のそれぞれは、図１の層構造において示された単一のバラクタ／コンデンサー組み合わせに一致する。従来の集積回路構成とともに、半導体の表面に並べられるように配置されたバラクタＣ０ ２０５とＣ１ ２１０を使用することで、結果として図３に示されたような表面レイアウトが得られる。しかしながら、バラクタ１１０の上にコンデンサー１０５を「積み重ねる」といった本願発明によれば、コンデンサー／バラクタの組み合わせに必要とされる表面エリアの面積を有効に縮小でき、ゆえに、より小さいＡＳＩＣを実現できるか、又は、他の回路成分により大きな表面エリアを割り当てることができよう。これは図４に示されており、コンデンサーＣ２ ２１５がバラクタＣ０ ２０５の上に配置され、コンデンサーＣ３ ２２０がバラクタＣ１ ２１０の上に配置されている。
【００１２】
例示的なＶＣＯを図２と関連して説明してきたが、当業者は、図１に例示されたバラクタ／コンデンサーの層構造を他の異なるＡＳＩＣでも適用できることを認識できよう。例えば、バラクタとコンデンサーを使用する調整可能なローパス、ハイパス、バンドパス、バンドストップフィルタなどの調整可能なフィルタ構成をそのようなＡＳＩＣは備えることができる。さらに、当業者は、一以上の付加的なコンデンサーを使用する集積回路内の如何なるアクティブ回路にも、本願発明の例示的な実施形態を広く適用できることを認識しよう。図５に例示するように、半導体の表面エリアを維持しつつ、ＡＳＩＣのパッケージ密度を増加させるために、基板５１０の上に代えて、どのようなアクティブ回路５０５上にも、コンデンサー層構造５００を「積み重ねる」ことができる。アクティブ回路５０５は、例えば、ミキサー、増幅器、アナログ−デジタル変換、デジタル−アナログ変換器、復調器、変調器、電力制御発振器、又は、電流制御発振器を備えることができる。
【００１３】
ここに、多くの実施形態が説明目的のために記述されているが、これらの実施形態は制限することを意図したものではない。当業者は、例示された実施形態においてなされうる部分修正を認識しよう。そのような部分修正も、添付の請求項の思想と範囲によってカバーされることが意図されている。
【図面の簡単な説明】
発明の目的と利点は、以下の図面と連携して詳細な説明を読むことによって理解されるよう。
【図１】バラクタおよび固定コンデンサーを採用している本願発明の例示的な実施形態の層構造を示す構造図である。
【図２】発明の別の例示的な実施形態における電圧制御発振器の概要図である。
【図３】従来技術におけるＶＣＯコンポーネントのレイアウトを示す図である。
【図４】本発明の例示的な実施形態におけるＶＣＯのレイアウトを示す図である。
【図５】アクティブな回路および固定コンデンサーを採用する本発明の例示的な実施形態における層構造の構造図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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