(57)【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル信号に変換するＡＤ変換装置であって、
参照信号と入力信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、
上記比較器の比較時間をカウントするカウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、
上記電圧発生回路は、複数の電圧を発生可能で、
上記複数の発生電圧は、それぞれ異なる容量を介して供給される
ＡＤ変換装置。
【請求項２】
アナログ入力信号をデジタル信号に変換するＡＤ変換装置であって、
参照信号と入力信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、
上記比較器の比較時間をカウントするカウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、
上記カウンタは、
初期値を設定可能であって、
上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する
ＡＤ変換装置。
【請求項３】
上記カウンタは、
シリアル入出力が可能な複数のフリップフロップを含み、カウンタモードとシフトレジスタモードに応じた動作が可能で、
上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、上記選択された初期値が入力され、シフトレジスタクロックに同期したシフトレジスタとして機能する
請求項２記載のＡＤ変換装置。
【請求項４】
上記電圧発生回路で発生された電圧および上記入力信号はそれぞれ容量を介して供給される
請求項２または３記載のＡＤ変換装置。
【請求項５】
入力信号電圧と参照信号電圧を比較する第１ステップと、
上記比較結果をモニタし、入力信号電圧が参照信号電圧より小さい場合には電圧を上記入力信号電圧に加え、加えた電圧に対応するカウント値をメモリに記憶させる第２ステップと、
上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となるまで上記第１および第２ステップを繰り返し、上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となったときの合計電圧を保持する第３ステップと、
上記メモリに記憶させておいたカウント値を初期値としてカウンタにセットする第４ステップと、
上記保持された合計電圧と参照信号電圧を比較する第５ステップと、
上記カウントされたカウント値と上記メモリに記憶させておいたカウント値を加算し、出力する第６ステップと、を含む
ＡＤ変換方法。
【請求項６】
入力信号電圧と参照信号電圧を比較する第１ステップと、
上記比較結果をモニタし、入力信号電圧が参照信号電圧より小さい場合には電圧を上記入力信号電圧に加え、加えた電圧に対応するカウント値をメモリに記憶させる第２ステップと、
上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となるまで上記第１および第２ステップを繰り返し、上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となったときの合計電圧を保持する第３ステップと、
上記メモリに記憶させておいたカウント値を初期値としてカウンタにセットする第４ステップと、
上記保持された合計電圧と参照信号電圧を比較する第５ステップと、
カウントされたカウント値を出力し、上記メモリに記憶させておいたカウント値を出力する第６ステップと、
上記第６ステップにおいて出力されたカウント値を後段のロジック回路で合成する第７ステップと、を含む
ＡＤ変換方法。
【請求項７】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、
上記各制御部は、
上記比較器の比較時間をカウントする上記カウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、
上記電圧発生回路は、複数の電圧を発生可能で、
上記複数の発生電圧は、それぞれ異なる容量を介して供給される
固体撮像素子。
【請求項８】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、
上記各制御部は、
上記比較器の比較時間をカウントする上記カウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、
上記カウンタは、
初期値を設定可能であって、
上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する
固体撮像素子。
【請求項９】
上記カウンタの初期値を保持するメモリが各カラムに共通に設置され、各カラムごとに上記コントロール回路により初期値を選択する
請求項８記載の固体撮像素子。
【請求項１０】
上記カウンタの初期値を保持するメモリの上位ビット分が各カラムに共通に設置され、カウンタ初期値のメモリの下位ビット分が各カラムごとに設置され、各カラムごとにコントロール回路により初期値を選択する
請求項８記載の固体撮像素子。
【請求項１１】
上記カウンタは、
シリアル入出力が可能な複数のフリップフロップを含み、カウンタモードとシフトレジスタモードに応じた動作が可能で、
上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、
上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、上記選択された初期値が入力され、シフトレジスタクロックに同期したシフトレジスタとして機能する
請求項８記載の固体撮像素子。
【請求項１２】
電圧発生源が各カラム共通に設置されている
請求項８から１１のいずれか一に記載の固体撮像素子。
【請求項１３】
上記電圧発生回路で発生された電圧および上記入力信号はそれぞれ容量を介して供給される
請求項８から１２のいずれか一に記載の固体撮像素子。
【請求項１４】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、
上記各制御部は、
上記比較器の比較時間をカウントする上記カウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、
上記電圧発生回路は、複数の電圧を発生可能で、
上記複数の発生電圧は、それぞれ異なる容量を介して供給される
カメラシステム。
【請求項１５】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、
上記各制御部は、
上記比較器の比較時間をカウントする上記カウンタと、
上記比較器の出力をモニタするコントロール回路と、
上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、
上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、
上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、
上記カウンタは、
初期値を設定可能であって、
上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能なＡＤ変換装置、ＡＤ変換方法、そのＡＤ変換装置を有する固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
以下に、一般的なＣＭＯＳイメージセンサについて説明する。
【０００６】
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【０００７】
この画素１０は、光電変換素子としてたとえばフォトダイオード１１を有し、この１個のフォトダイオード１１に対して、転送トランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、リセットトランジスタ１５の４つのトランジスタを能動素子として有する。
【０００８】
フォトダイオード１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【０００９】
フローティングディフュージョンＦＤには、増幅トランジスタ１３のゲートが接続されている。増幅トランジスタ１３は、選択トランジスタ１４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源１６とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
【００１０】
リセットトランジスタ１５は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１１】
より具体的には、画素をリセットするときは、転送トランジスタ１２をオンし、光電変換素子１１にたまった電荷をはきすて、次に転送トランジスタ１２をオフし、光電変換素子１１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００１２】
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【００１３】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【００１４】
図２は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００１５】
この固体撮像素子２０は、図２に示すように、撮像部としての画素部２１、垂直走査回路２２、水平転送走査回路２３、タイミング制御回路２４、ＡＤＣ群２５、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）２６、アンプ回路（Ｓ／Ａ）２７、および信号処理回路２８を有する。
【００１６】
画素部２１は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
【００１７】
ＡＤＣ群２５は、ＤＡＣ２６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器２５−１と、比較時間をカウントするカウンタ２５−２と、カウント結果を保持するラッチ２５−３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
【００１８】
ＡＤＣ群２５においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器２５−１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【００１９】
そして、ＡＤＣのダイナミックレンジを拡張する技術が種々提案されている。
【００２０】
特許文献２には、ＡＤＣのダイナミックレンジを拡張するために、信号入力に加算回路を設け、ＡＤＣのデジタル出力値をモニタして、オフセット電圧を作成して、オフセットを信号に加算しているものが開示されている。
【００２１】
また、非特許文献２には、ＡＤＣのダイナミックレンジを拡張するために、参照信号を加工するものが開示されている。
【００２２】
また、特許文献３には、複数の参照信号（スロープ信号）を用いる技術について提案されている。
【００２３】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【非特許文献２】2007 INTERNATIONAL IMAGE SENSOR WORKSHOP  予稿集P196-199の図１２
【特許文献１】特開２００５−２７８１３５号公報
【特許文献２】特開２００４−１４７３２６号公報の図１１
【特許文献３】米国特許第６６７０９０４号公報の図１３
【発明の開示】
【発明が解決しようとする課題】
【００２４】
とろこが、特許文献２に開示された技術では、ＡＤ変換後に入力レンジを確認しているが、この場合、ＡＤＣが一度入力レンジから外れないとオフセット電圧発生の判定ができない。このため、少なくとも一度はＡＤレンジ外れ（オーバーフロー）が発生するという不利益がある。
【００２５】
一方、非特許文献２に開示された技術では、ＡＤ変換器のダイナミックレンジを拡張するために、参照信号を加工（変更）するが、この手法では、ＡＤ変換の精度を高めることは困難である。
たとえば、参照信号の傾きを変える技術についても提案されている。この場合には、Ｐ相とＤ相の参照信号の傾きを同じにすることは困難であるため、ＣＤＳの精度が落ちる、ＣＤＳ自体が困難となる、という不利益がある。
【００２６】
また、特許文献３に開示された技術では、複数の参照信号（スロープ信号）を用いるが、この方法では、各参照信号は異なる回路で生成されるため、回路規模が大きくなってしまう、また、現実的にはスロープごとに傾きを同じにすることが困難で各スロープで傾きが異なってしまうため、複数のスロープをつなぎがずれてしまい、後段での補正が困難であるという不利益がある。
【００２７】
本発明は、ＡＤレンジ外れ（オーバーフロー）を伴うことなく、高精度でダイナミックレンジの拡張を図ることが可能で、変換処理の高速化を図ることが可能なＡＤ変換装置、ＡＤ変換方法、固体撮像素子、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２８】
本発明の第１の観点は、アナログ入力信号をデジタル信号に変換するＡＤ変換装置であって、参照信号と入力信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、上記比較器の比較時間をカウントするカウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、上記電圧発生回路は、複数の電圧を発生可能で、上記複数の発生電圧は、それぞれ異なる容量を介して供給される。
また、本発明の第１の観点は、アナログ入力信号をデジタル信号に変換するＡＤ変換装置であって、参照信号と入力信号とを比較し、参照信号と入力信号が一致すると出力を反転する比較器と、上記比較器の比較時間をカウントするカウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、上記カウンタは、初期値を設定可能であって、上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する。
【００２９】
好適には、上記電圧発生回路で発生された電圧および上記入力信号はそれぞれ容量を介して供給される。
【００３３】
好適には、上記カウンタは、シリアル入出力が可能な複数のフリップフロップを含み、カウンタモードとシフトレジスタモードに応じた動作が可能で、上記カウンタモード時には、上記複数のフリップフロップのデータ出力が次段のフリップフロップのクロック入力に供給され、上記比較器の出力が所定レベルのときに、カウンタクロックに同期したカウンタとして機能し、上記シフトレジスタモード時には、上記複数のフリップフロップが縦続接続されて、上記選択された初期値が入力され、シフトレジスタクロックに同期したシフトレジスタとして機能する。
【００３４】
本発明の第２の観点のＡＤ変換方法は、入力信号電圧と参照信号電圧を比較する第１ステップと、上記比較結果をモニタし、入力信号電圧が参照信号電圧より小さい場合には電圧を上記入力信号電圧に加え、加えた電圧に対応するカウント値をメモリに記憶させる第２ステップと、上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となるまで上記第１および第２ステップを繰り返し、上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となったときの合計電圧を保持する第３ステップと、上記メモリに記憶させておいたカウント値を初期値としてカウンタにセットする第４ステップと、上記保持された合計電圧と参照信号電圧を比較する第５ステップと、上記カウントされたカウント値と上記メモリに記憶させておいたカウント値を加算し、出力する第６ステップと、含む。
【００３６】
また、本発明の第２の観点のＡＤ変換方法は、入力信号電圧と参照信号電圧を比較する第１ステップと、上記比較結果をモニタし、入力信号電圧が参照信号電圧より小さい場合には電圧を上記入力信号電圧に加え、加えた電圧に対応するカウント値をメモリに記憶させる第２ステップと、上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となるまで上記第１および第２ステップを繰り返し、上記入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となったときの合計電圧を保持する第３ステップと、上記メモリに記憶させておいたカウント値を初期値としてカウンタにセットする第４ステップと、上記保持された合計電圧と参照信号電圧を比較する第５ステップと、カウントされたカウント値を出力し、上記メモリに記憶させておいたカウント値を出力する第６ステップと、上記第６ステップにおいて出力されたカウント値を後段のロジック回路で合成する第７ステップと、を含む。
【００３７】
本発明の第３の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、上記各制御部は、上記比較器の比較時間をカウントする上記カウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、上記電圧発生回路は、複数の電圧を発生可能で、上記複数の発生電圧は、それぞれ異なる容量を介して供給される。
また、本発明の第３の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、上記各制御部は、上記比較器の比較時間をカウントする上記カウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、上記カウンタは、初期値を設定可能であって、上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する。
【００３８】
本発明の第４の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、上記各制御部は、上記比較器の比較時間をカウントする上記カウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、上記電圧発生回路は、複数の電圧を発生可能で、上記複数の発生電圧は、それぞれ異なる容量を介して供給される。
また、本発明の第４の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、参照信号と入力信号が一致すると出力を反転する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタを含む複数の制御部と、を含み、上記各制御部は、上記比較器の比較時間をカウントする上記カウンタと、上記比較器の出力をモニタするコントロール回路と、上記コントロール回路のモニタ結果が上記比較器の出力が所定レベルである場合、当該モニタ結果に応じて直流電圧を発生する電圧発生回路と、上記電圧発生回路で発生された電圧を上記入力信号に加算して上記比較器の入力端子に供給するアナログ加算器と、上記コントロール回路による信号と上記カウンタの出力信号を用いてＡＤ変換値を計算するデジタル信号補正回路と、を有し、上記カウンタは、初期値を設定可能であって、上記コントロール回路からの信号により、複数のカウンタの初期値から任意の初期値を選択可能な選択回路を有する。
【発明の効果】
【００３９】
本発明によれば、ＡＤレンジ外れ（オーバーフロー）を伴うことなく、高精度でダイナミックレンジの拡張を図ることが可能で、変換処理の高速化を図ることが可能なとなる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態を図面に関連付けて説明する。
【００４１】
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００４２】
この固体撮像素子１００は、図３に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、画素信号読み出し回路としての複数のＡＤＣ（アナログ−デジタル（ＡＤ）変換装置）が並列に配置されたＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、および水平転送線１９０を有する。
【００４３】
画素部１１０は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１００においては、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００４４】
ＡＤＣ群１５０は、基本的に、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位Ｖｓｌ）とを比較する比較器１５１と、比較時間をカウントするカウンタを含み、比較器１５１の出力をモニタし、モニタ結果に応じたＤＣ（直流）電圧を発生し、発生したＤＣ電圧と入力アナログ信号とをアナログ加算し、その加算信号を比較器１５１のアナログ信号の入力端子に供給する制御部１５２と、を含むＡＤＣ２００が複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチの出力は、たとえば２ｎビット幅の水平転送線１９０に接続されている。
そして、水平転送線１９０に対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００４５】
ＡＤＣ群１５０においては、垂直信号線に読み出されたアナログ画素信号Ｖｓｉｇ（電位Ｖｓｌ）は列毎に配置された比較器（コンパレータ）１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形、ＲＡＭＰ波形）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタが動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタの入力クロックを停止し、または、入力を停止していたクロックをカウンタに入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチに保持されたデータが、水平転送線１９０に転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４６】
以下、本実施形態の特徴的な構成を有するＡＤＣ群（画素信号読み出し回路）１５０におけるＡＤＣの構成、機能等について詳細に説明する。
【００４７】
＜第１実施形態＞
図４は、本第１の実施形態に係るＡＤＣの構成例を示すブロック図である。
【００４８】
図４においては、ＡＤＣを符号２００で示している。そして、図３の比較器１５１を符号２１０で示している。
【００４９】
図４のＡＤＣ２００は、比較器２１０（１５１）、比較器２１０の比較時間をカウントするカウンタ２２０、比較器２１０の出力をモニタするコントロール回路２３０、コントロール回路２３０のモニタ結果によってＤＣ電圧を発生させる電圧発生回路２４０、比較器２１０のアナログ信号Ｖｓｉｇの入力部に接続されたキャパシタ(容量)Ｃ１、電圧発生回路２４０の出力側に接続されたキャパシタＣ２、キャパシタＣ１を介したアナログ信号ＶｓｉｇとキャパシタＣ２を介したＤＣ信号とを加算するアナログ加算器２５０、およびデジタル信号補正回路２６０とを有する。
なお、図４の構成では、アナログ加算器２５０は、ワイヤードオアとなっている。
【００５０】
比較器２１０は、参照波Ｖｒｅｆと画素信号Ｖｓｉｇとを比較し、たとえば画素信号Ｖｓｉｇが参照波Ｖｒｅｆのレベルとなると、換言すると画素信号Ｖｓｉｇが参照波Ｖｒｅｆと交わると出力レベルをローレベルからハイレベルに切り替える。
【００５１】
デジタル信号補正回路２６０は、コントロール回路２３０の信号Ｓ２３０とカウンタの信号Ｓ２２０を用いて、ＡＤ変換値を計算する機能を有する。
【００５２】
図５は、図４のＡＤＣの動作を説明するためのタイミングチャートである。
以下、図４のＡＤＣの動作を図５に関連付けて説明する。
【００５３】
＜動作の説明＞
期間Ａにおいて参照波Ｖｒｅｆを固定電圧に設定する。
このとき、比較器２１０の出力が０（ローレベル）の場合、コントロール回路２３０は電圧発生回路２４０より固定電圧Ｖａを発生させる。キャパシタＣ１とＣ２より比較器２１０の入力電圧は次のように変化する。
【００５４】
［数１］
ΔVin=C2/(C1+C2)*Va
【００５５】
そして、比較器２１０の出力がハイレベルに反転するまで繰り返すことにより、ＡＤＣ２００の入力レンジを変更する。
【００５６】
次に、期間Ｂにおいて階段状の参照波Ｖｒｅｆを作成しカウント動作を行うことによりＡＤ変換を実施する。
【００５７】
次に、比較器２１０の入力電圧Ｖｉｎの変化量ΔＶｉｎ（図５のｂ）に対応するカウント値情報をコントロール回路２３０から信号Ｓ２３０としてデジタル信号補正回路２６０に送る。
そして、カウンタ２２０の出力と、ΔＶｉｎに対応するカウント値とからデジタル信号補正回路２６０においてカウンタ値を補正し、補正済みのカウント値のデータを出力する。
【００５８】
なお、図４のデジタル信号補正回路２６０の構成、機能は、一般的なデジタル信号補正回路で構わない。
また、図４のａ、ｂは、ａの方がｂより大きい、すなわちｂ＜ａ（＝ａ１＋ａ２）となるように設定する。
【００５９】
図５においては、説明のために、期間Ａは期間Ｂと同程度の長さとなっているが、実際には、期間Ａは期間Ｂよりはるかに短い。
上記の動作を行うことにより、期間ＢのＡＤ変換時間を短縮することができるため、期間Ａと期間Ｂの合計時間は、通常のＡＤ変換に要する時間よりも短縮することができる。  たとえば、ａ１＝ａ２＝１／２ａである場合には、通常のＡＤ変換よりも期間Ｂを半分に短縮することができ、期間Ａを加えても、要する時間は通常の場合より短縮することができる。
【００６０】
前述したように、本ＡＤＣをカラムＡＤＣ方式の固体撮像素子に適用した場合には、画素からの出力信号が、図４の入力信号Ｖｓｉｇとして比較器１５１に入力され、ＤＡＣ１６０で生成された信号が、図４の参照信号Ｖｒｅｆとして比較器１５１に入力される。また、図４のデータ出力は、固体撮像素子のセンスアンプ１７０に入力される。
この場合、参照信号Ｖｒｅｆは、カラムごとに共通である。
【００６１】
さらに、デジタル信号補正回路２６０は、図４のように、ＡＤＣ２００に直結してもよいし、後段のＤＳＰ内であっても構わない。
また、デジタル信号補正回路２６０では、図４のような構成の場合であっても、後段のＤＳＰ内に配置される構成の場合であっても、γ補正などの固体撮像素子特有の信号処理を行うこともできる。このような場合には、固体撮像素子でリニアリティ補償は不要であるという効果がある。
【００６２】
次に、本第１の実施形態に係るＡＤＣの具体的な構成例について説明する。
【００６３】
図６は、第１の実施形態に係るＡＤＣの第１の構成例を示す回路図である。
【００６４】
図６において、カウンタ２２０は、２入力ＡＮＤ２２１、および複数（図６では４）のフリップフロップ２２２〜２２５により構成されている。
ＡＮＤ２２１の一方の入力に比較器２１０の出力Ｓ２１０が供給され、他方の入力にカウンタクロックＣＴＣＫが供給される。
そして、ＡＮＤ２２１の出力が初段のフリップフロップ２２２のクロック入力ＣＫに接続されている。フリップフロップ２２２のデータ出力Ｑが次段のフリップフロップ２２３のクロック入力ＣＫに接続され、フリップフロップ２２３のデータ出力Ｑが次段のフリップフロップ２２４のクロック入力ＣＫに接続され、フリップフロップ２２４のデータ出力Ｑが最終段のフリップフロップ２２５のクロック入力ＣＫに接続されている。
【００６５】
コントロール回路２３０は、２入力ＯＲ２３１、およびシフトレジスタを形成するフリップフロップ２３２，２３３を有する。
ＯＲ２３１の一方の入力に比較器２１０の出力Ｓ２１０が供給され、他方の入力にコントロール信号ＣＴＬが供給される。
ＯＲ２３１の出力が初段のフリップフロップ２３２のクロック入力ＣＫに接続され、フリップフロップ２３２のデータ出力Ｑがフリップフロップ２３３のクロック入力ＣＫに接続されている。
そして、フリップフロップ２３２，２３３のデータ出力Ｑがワイヤードオアされて信号Ｓ２３１として電圧発生回路２４０に供給される。
【００６６】
電圧発生回路２４０は、電源電位ＶＤＤと基準電位ＶＳＳとの間に接続された抵抗素子Ｒ２４０、および端子ａが抵抗素子の複数（図６では４）のタップに接続され、端子ｂが共通に接続されてキャパシタＣ２に接続されているスイッチ２４１〜２４４を有する。
スイッチ２４１〜２４４は、コントロール回路２３０の出力信号Ｓ２３１により選択的にオン、オフされ、その結果、抵抗素子Ｒ２４０で抵抗分割された電圧ＶａがキャパシタＣ２を介して比較器２１０のアナログ信号の入力端子に供給される。
【００６７】
図７は、図６のＡＤＣの動作を説明するためのタイミングチャートである。
以下、図６のＡＤＣの動作を図７に関連付けて説明する。
【００６８】
信号電圧Ｖｓｉｇを入力した時点において、参照電圧の下限値に固定する。
コントロール回路２３０のＯＲ２３１にコントロール信号（クロック）ＣＴＬを入力する。もし入力信号Ｖｓｉｇが参照電圧Ｖｒｅｆの下限値より高い場合、比較器２１０はハイレベルの信号Ｓ２１０を出力しているため、コントロール回路２３０のシフトレジスタは動作しない。
一方、入力信号Ｖｓｉｇが参照電圧Ｖｒｅｆの下限値より低い場合、比較器２１０はローレベルの信号Ｓ２１０を出力するため、コントロール回路２３０のシフトレジスタが動作し、その出力信号Ｓ２３１にみあう電圧発生回路２４０のスイッチ２４１〜２４４がオンとなる。その結果、電圧Ｖａが発生し、比較器２１０の入力電位Ｖｉｎが図７のように変異する。
この操作を繰り返し、比較器２１０の出力がハイレベルになった時点で、コントロール回路２３０の動作は停止し、電圧Ｖａは変化しなくなる。
【００６９】
次に、参照電圧Ｖｒｅｆを開始電圧に設定する。参照波Ｖｒｅｆを階段状に変異させ、カウンタクロックＣＴＣＫによりカウンタ２２０のカウント動作を行うことにより、ＡＤ変換が行われる。
カウンタ２２０の内部の値およびコントロール回路２３０内のシフトレジスタの値を読み出し、それらを合成することにより、入力信号Ｖｓｉｇの正確なＡＤ変換値を求めることができる。
【００７０】
なお、電圧Ｖａは等ステップである必要はなく、各ステップに対応するカウント値を認識できればよい。
ここで、本ＡＤＣをカラムＡＤＣ方式の固体撮像素子に適用した場合には、各カラムに共通の参照波を入力する場合には、上記下限値を各カラムで共通値に設定することになる。
【００７１】
本実施形態によれば、ＡＤ変換器のダイナミックレンジを拡大することができる。
ランプ波の傾きを変える（ゲインを変える）ようにＡＤ変換の参照波を加工する場合には、Ｐ相とＤ相の傾きをそろえる必要があり、これが困難であり、高精度のＡＤ変換が困難となるという問題がある。
これに対し、本実施形態では、参照波Ｖｒｅｆを加工する必要がないため、このような問題は生じず、高精度なＡＤ変換が可能となる。
【００７２】
また、複数のランプ波を用いる（ダブルスロープ）場合、各ランプ波は別回路で生成されるため、各ランプ波の傾きをそろえることは困難であり、各ランプ波のつなぎを精度よくＡＤ変換することは困難であるという問題がある。
これに対して、本実施形態では、期間Ａのカウントと期間Ｂのカウントとのつなぎ目が単純な加算で行うことができるため、精度の良いＡＤ変換が可能である。
【００７３】
また、ランプ波の傾きを変える方法の場合、加減算のみならず、乗算も必要なため、回路構成が大きくなってしまう。
これに対して、本実施形態の場合、加減算のみでよいため、回路構成を小さくできる。また、複数のランプ波を用いる方法の場合、各ランプ波をそれぞれ異なる回路で生成するため、回路構成が大きくなってしまうが、本実施形態の場合、このような問題が生じない。すなわち、本実施形態によれば、回路規模の増大を抑止することができる。
【００７４】
また、通常の参照信号（スロープ）を用いる場合には、１つ目の参照信号のレンジから外れている場合には、２つ目、３つ目・・・の参照信号（上記期間Ｂに対応）を引き続いて発生させる必要があり、入力信号がレンジ内に入るまで、異なる参照信号と比較する必要があるため、ＡＤ変換に長時間を要する。
これに対して、本実施形態によれば、上記期間Ａに要する時間は、上記期間Ｂに要する時間より短くてすみ、通常のように期間Ｂを繰り返すより、期間Ｂのみですむ本実施形態の方が、ＡＤ変換に要する時間を短縮することができる。
【００７５】
さらにまた、既存技術では、ＡＤＣが一度入力レンジから外れないとオフセット電圧発生の判定ができないため、少なくとも一度はＡＤレンジ外れ（オーバーフロー）が発生するという問題があった。
これに対して、本実施形態によれば、アナログ信号の段階で、オフセット電圧を入力信号に加算しているため、オーバーフローを生じることなく、ダイナミックレンジを拡大することができ、ＡＤ変換の精度を向上することができる。
【００７６】
また、複数の参照信号（スロープ信号）を用いる技術では、スロープごとに傾きが異なり、複数のスロープをつなぎがずれてしまい、ＡＤ変換の精度が落ちるという問題があった。
これに対して、本実施形態では、このような問題を生じることなく、ダイナミックレンジを拡大することができ、ＡＤ変換の制度を向上させることができる。
すなわち、本実施形態によれば、ＡＤ変換の高速化とＡＤ変換精度の向上の両方を同時に実現することができる。
また、本実施形態によれば、参照信号発生用のＤＡＣの振幅を小さくすることができ、また、ＡＤ変換の入力レンジを下げることができるため、ＡＤ変換装置やＤＡＣの低電力化、低消費電力化が可能である。
さらに、参照信号を変更する手法では、ＡＤ変換の精度を高めることは困難であったが、本実施形態によれば、ＡＤ変換の精度を高めることができる。
【００７７】
図８は、第１の実施形態に係るＡＤＣの第２の構成例を示す回路図である。
【００７８】
図８のＡＤＣ２００Ｂが図６のＡＤＣ２００Ａと異なる点は、コントロール回路２３０Ｂにシフトレジスタを用い、各フリップフロップ２３２，２３３からそれぞれ制御信号Ｓ２３２、Ｓ２３３を出力し、電圧発生回路２４０Ｂで複数（図８の例では２）のＤＣ信号Ｖａ１，Ｖａ２を複数のキャパシタＣ２、Ｃ３により比較器２１０のアナログ信号入力端子に接合したことにある。
【００７９】
電圧発生回路２４０Ｂは、スイッチ回路２４５および２４６を有する。
スイッチ回路２４５は、端子ａが電源電位Ｖａ１に接続され、端子ｂが基準電位Ｖｓｓに接続され、端子ｃがキャパシタＣ２に接続されている。そして、スイッチ回路２４５は、コントロール回路２３０Ｂによる制御信号Ｓ２３２に応じて端子ｃと端子ａまたは端子ｂとの接続切り替えを行う。
スイッチ回路２４６は、端子ａが電源電位Ｖａ２に接続され、端子ｂが基準電位Ｖｓｓに接続され、端子ｃがキャパシタＣ３に接続されている。そして、スイッチ回路２４６は、コントロール回路２３０Ｂによる制御信号Ｓ２３３に応じて端子ｃと端子ａまたは端子ｂとの接続切り替えを行う。
【００８０】
図８の例において、比較器２１０の信号変化量は次のようになる。
【００８１】
［数２］
ΔVin=(C2/(C1+C2+C3) * Va1) + (C3/(C1+C2+C3) * Va2)
【００８２】
適切な電圧比、もしくは容量比に設定することにより比較器２１０の入力電圧Ｖｉｎを調整することができる。たとえばＣ２=Ｃ３とし、Ｖａ１=２*Ｖａ２とすることにより、次式で与えられる。
【００８３】
［数３］
ΔVin=(C2/(C1+2*C2) * Va1) + (C2/(C1+2*C2) * Va2)
【００８４】
したがって、コントロール回路２３０Ｂのシフトレジスタによる制御信号Ｓ２３２、Ｓ２３３と組み合わせることにより、入力電圧Ｖｉｎを等ステップで変移させることができる。
【００８５】
図８の例では、２つの電源系を備えた電圧発生回路２４０Ｂにより、Ｖａ１：ＯＦＦ，Ｖａ２：ＯＦＦ、Ｖａ１：ＯＮ，Ｖａ２：ＯＦＦ、Ｖａ１：ＯＦＦ，Ｖａ２：ＯＮ、Ｖａ１：ＯＮ，Ｖａ２：ＯＮの４段階に電圧を加算することができる。すなわち、電圧発生回路により、２ビットの電圧加算が可能である。
【００８６】
本第２の構成例においても、上述した第１の構成例と同様の効果を奏する。
【００８７】
＜第２実施形態＞
図９は、本第２の実施形態に係るＡＤＣの構成例を示すブロック図である。
【００８８】
本第２の実施形態に係るＡＤＣ２００Ｃは、図４の第１の実施形態に係るＡＤＣ２００の構成に加えて、初期値を設定できるメモリ２７０を有し、コントロール回路２３０からの信号Ｓ２３０により、異なるカウンタ２２０の初期値を選択できるように構成されている。
【００８９】
図１０は、図９のＡＤＣの動作を説明するためのタイミングチャートである。
以下、図９のＡＤＣの動作を図１０に関連付けて説明する。
【００９０】
＜動作の説明＞
期間Ａにおいて信号電圧Ｖｓｉｇ、電圧発生回路２４０からの電圧Ｖａ、参照波Ｖｒｅｆを固定電圧にする。そして、その比較器２１０の出力をコントロール回路２３０で判定し、電圧発生回路２４０の出力電圧Ｖａを切り替える。
比較器２１０の出力が０の場合、コントロール回路２３０は電圧発生回路２４０より固定電圧Ｖａを発生させ、ＡＤＣ２００Ｃの入力レンジを変更する。
次に、期間Ｂ’においてコントロール回路２３０の設定をもとに、そのとき電圧発生回路２４０により発生した電圧に対応するカウント値をカウンタ２２０に初期値として設定する。
次に、期間Ｂにおいて階段状の参照波を作成しカウント動作を行うことによりＡＤ変換を実施する。
【００９１】
上記動作の解説に示したＡＤ変換方法は、カウンタ２２０に、メモリ２７０上の値を初期値としてセットした後でカウントすることにより、ＡＤ変換を行う方法であるが、以下のＡＤ変換方法も可能である。
すなわち、カウンタ動作した後、メモリ２７０上の値とカウント値を加算し、出力することによりＡＤ変換を行う方法、あるいは、カウンタ値とメモリ値を別々に出力し、ロジック回路で合成する方法等を採用することも可能である。
【００９２】
本第２の実施形態によれば、第１実施形態と比較して、ＡＤ変換回路内で上記のＡＤ変換を行うことができる。
ここで、本ＡＤＣをカラムＡＤＣ方式の固体撮像素子に適用した場合には、画素からの出力信号が、図９の入力信号Ｖｓｉｇとして比較器２１０に入力され、ＤＡＣ１６０で生成された信号が、図９の参照信号Ｖｒｅｆとして比較器２１０に入力される。また、図９のデータ出力は、固体撮像素子のセンスアンプ１７０に入力される。
この場合、参照信号Ｖｒｅｆは、カラムごとに共通である。
【００９３】
次に、本第２の実施形態に係るＡＤＣの具体的な構成例について説明する。
【００９４】
図１１は、第２の実施形態に係るＡＤＣの構成例を示す回路図である。
【００９５】
図１１において、カウンタ２２０Ｄは、シリアル入出力が可能なフリップフロップＦＦ０〜ＦＦ（Ｎ−１）、各フリップフロップＦＦ０〜ＦＦ（Ｎ−１）のデータ入力Ｄの入力段に配置されたスイッチＳＷ１０〜スイッチＳＷ１（Ｎ−１）、および各フリップフロップＦＦ０〜ＦＦ（Ｎ−１）のクロック入力ＣＫの入力段に配置されたスイッチＳＷ２０〜スイッチＳＷ２（Ｎ−１）を有する。
【００９６】
カウンタ２２０Ｄにおいて、スイッチＳＷ１０は端子ａがフリップフロップＦＦ０の反転出力／Ｑ（／は反転を示す）に接続され、端子ｂがメモリ２７０に含まれるカウンタ初期値入力選択回路２７１の出力に接続され、端子ｃがフリップフロップＦＦ０のデータ入力Ｄに接続されている。
スイッチＳＷ１１は端子ａがフリップフロップＦＦ１の反転出力／Ｑに接続され、端子ｂが前段のフリップフロップＦＦ０のデータ出力Ｑに接続され、端子ｃがフリップフロップＦＦ１のデータ入力Ｄに接続されている。
同様にして、スイッチＳＷ１（Ｎ−１）は端子ａがフリップフロップＦＦ（Ｎ−１）の反転出力／Ｑに接続され、端子ｂが前段のフリップフロップＦＦ（Ｎ−２）のデータ出力Ｑに接続され、端子ｃがフリップフロップＦＦ（Ｎ−１）のデータ入力Ｄに接続されている。
【００９７】
カウンタ２２０Ｄにおいて、スイッチＳＷ２０は端子ａが２入力ＡＮＤ２８０の出力に接続され、端子ｂがシフトレジスタクロックＳＦＣＫの供給ラインに接続され、端子ｃがフリップフロップＦＦ０のクロック入力ＣＫに接続されている。
スイッチＳＷ２１は端子ａが前段のフリップフロップＦＦ０のデータ出力Ｑに接続され、端子ｂがシフトレジスタクロックＳＦＣＫの供給ラインに接続され、端子ｃがフリップフロップＦＦ１のクロック入力ＣＫに接続されている。
同様にして、スイッチＳＷ２（Ｎ−１）は端子ａが前段のフリップフロップＦＦ（Ｎ−２）のデータ出力Ｑに接続され、端子ｂがシフトレジスタクロックＳＦＣＫの供給ラインに接続され、端子ｃがフリップフロップＦＦ（Ｎ−１）のクロック入力ＣＫに接続されている。
【００９８】
２入力ＡＮＤ２８０は、一方の入力が比較器２１０の出力に接続され、他方の入力がカウンタクロックＣＴＣＫの供給ラインに接続され、出力がカウンタ２２０ＤのスイッチＳＷ２０の端子ｂに接続されている。
【００９９】
カウンタ２２０ＤのスイッチＳＷ１０〜スイッチＳＷ１（Ｎ−１）、およびスイッチＳＷ２０〜スイッチＳＷ２（Ｎ−１）は、カウンタ‐シフトレジスタ切替信号（以下、切替信号という）ＣＳＳＷにより切り替え制御される。
スイッチＳＷ１０〜スイッチＳＷ１（Ｎ−１）、およびスイッチＳＷ２０〜スイッチＳＷ２（Ｎ−１）は、切替信号ＣＳＳＷがハイレベルの場合（カウンタモード）、端子ａと端子ｃとが接続され、切替信号ＣＳＳＷがローレベルの場合（シフトレジスタモード）、端子ｂと端子ｃとが接続される。
【０１００】
図１２は、カウンタモード時のカウンタのスイッチの接続状態を含む構成を模式的に示す図である。
図１３は、シフトレジスタモード時のカウンタのスイッチの接続状態を含む構成を模式的に示す図である。
【０１０１】
カウンタ２２０において、カウンタモード時には、図１２に示すように、初段のフリップフロップは比較器２１０の出力がハイレベルのときにカウンタクロックＣＴＣＫをクロック入力ＣＫにカウンタクロックＣＴＣＫを受けて自身の反転出力データをラッチする。
２段目以降のフリップフロップＦＦ１〜ＦＦ（Ｎ−１）は前段のフリップフロップＦＦ０〜ＦＦ（Ｎ−２）のデータ出力をクロック入力ＣＫに受けて自身の反転出力データをラッチする。
【０１０２】
カウンタ２２０Ｄにおいて、シフトレジスタモード時には、図１３に示すように、各フリップフロップＦＦ０〜ＦＦ（Ｎ−１）は縦続接続され、クロック入力ＣＫにはシフトレジスタクロックＳＦＣＫが入力される。
そして、初段のフリップフロップＦＦ０のデータ入力Ｄには、カウンタ初期値入力選択回路２７１の出力が入力される。
【０１０３】
コントロール回路２３０Ｄは、２入力ＯＲ２３１、およびフリップフロップ２３２により構成されている。
ＯＲ２３１の一方の入力に比較器２１０の出力Ｓ２１０が供給され、他方の入力にコントロール信号ＣＴＬが供給される。
ＯＲ２３１の出力がフリップフロップ２３２のクロック入力ＣＫに接続され、フリップフロップ２３２のデータ出力Ｑが制御信号Ｓ２３２として電圧発生回路２４０Ｄに供給される。
【０１０４】
電圧発生回路２４０Ｄは、スイッチ回路２４５を有する。
スイッチ回路２４５は、端子ａが電源電位Ｖａ１に接続され、端子ｂが基準電位Ｖｓｓに接続され、端子ｃがキャパシタＣ２に接続されている。そして、スイッチ回路２４５は、コントロール回路２３０Ｄによる制御信号Ｓ２３２に応じて端子ｃと端子ａまたは端子ｂとの接続切り替えを行う。
【０１０５】
メモリ２７０Ｄは、カウンタ初期値入力選択回路２７１を有する。
カウンタ初期値入力選択回路２７１において、端子ａがＶａ選択時初期値入力ラインに接続され、端子ｂが通常初期値入力ラインに接続され、端子ｃがカウンタ２２０ＤのスイッチＦＦ１０の端子ｂに接続されている。
コントロール回路２３０Ｄによる制御信号Ｓ２３２に応じて端子ｃと端子ａまたは端子ｂとの接続切り替えを行う。
【０１０６】
このように、本構成は、シフトレジスタ動作が可能なカウンタ２２０Ｄを用いた実施例である。カウンタをシフトレジスタとした状態にすることにより初期値を選択することができる。上記例において、コントロール回路２３０Ｄの出力制御信号Ｓ２３２により、２つの初期値を設定することができる。
【０１０７】
図１４は、図１１のＡＤＣの動作を説明するためのタイミングチャートである。
以下、図１１のＡＤＣの動作を図１４に関連付けて説明する。
【０１０８】
＜動作の説明＞
期間Ａの前に、０、Ｖａそれぞれの場合（本例の場合には、電圧発生回路２４０Ｄによる発生電圧が、０、Ｖａであるため、発生電圧が多種ある場合には、それぞれに関して）についてＡＤ変換することによって、電圧発生回路２４０Ｄによる入力が０とＶａのときのカウント差を別途測定しておく。このカウント差をメモリまたは後段ＤＳＰに保存しておく。
期間Ａにおいて、比較器２１０で比較動作を行い、比較器２１０の出力がローレベルからハイレベルになるときの電圧が加算される電圧発生回路２４０Ｄの動作を決める。同時にカウンタ初期値の選択を行う。
期間Ｂ’においてカウンタ２２０Ｄの初期値を設定する。図１４では電圧Ｖａの入力があるため、カウンタ値に、Ｖａ入力時の初期値にカウント差分のカウント値ｃを設定している。
期間Ｂにおいてカウンタ２２０Ｄにおけるカウント動作を行う。この結果が補正済み（上記カウント差ｃを含んだ）のＡＤ変換値となっている。
図１１のカウンタ初期値入力選択回路２７１は、電圧発生回路２４０Ｄによる入力がＶａである場合にはＶａ選択時初期値入力を選択し、０である場合には通常初期値入力を選択する。Ｖａの場合には、上記カウント差ｃをカウンタ回路に初期値として入力する。
【０１０９】
本構成例においても、上述した効果と同様の効果を奏する。
【０１１０】
＜第３実施形態＞
図１５は、本第３の実施形態に係るカラムＡＤＣの構成例を示すブロック図である。
【０１１１】
本第３の実施形態に係るカラムＡＤＣは、カラムごとに、初期値を設定できるカウンタ２２０Ｅと、メモリ２７０Ｅとを含み、コントロール回路２３０Ｅからの信号により、異なるカウンタの初期値を選択できる構成を有し、アレイ化した構成において、共通な参照信号Ｖｒｅｆと電圧発生源２９０を有している。
【０１１２】
図１５において、電圧発生源２９０は、各カラムに共通であり、カラムＡＤＣの外に配置される。電圧発生源２９０が一つであるので、回路規模はそれほど大きくならない。
【０１１３】
上記構成の変形例として、カウンタ初期値メモリを共通にもち、個別のコントロール回路で選択する構成を採用することができる。
【０１１４】
また、共通なメモリとカラム毎にメモリをもつ構成を有し、上位ビット分は共通でもち、下位ビット（たとえば、２ビット程度）分のカラム毎に異なるバラつきを各カラムにもつことにより、カラム毎のバラつきを補正できる。カラムごとに異なるばらつきは、下位ビットに限定されるので、ばらつきのあるビット以外は共通とし、ばらつきのあるビットのみカラムごとに独立して持つような構成を採用することも可能である。
【０１１５】
本第３の実施形態においては、上記各実施形態と同様の効果のほか、以下の効果も奏する。
カラムＡＤＣでも、個別に補正が可能であり、バラつきをおさえることができる。
【０１１６】
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（ＡＤＣ群）１５０と、を有し、ＡＤＣ群（画素信号読み出し回路）１５０は、
ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位Ｖｓｌ）とを比較する比較器１５１と、比較時間をカウントするカウンタを含み、比較器１５１の出力をモニタし、モニタ結果に応じたＤＣ（直流）電圧を発生し、発生したＤＣ電圧と入力アナログ信号とをアナログ加算し、その加算信号を比較器１５１のアナログ信号の入力端子に供給する制御部１５２と、を含むＡＤＣ２００が複数列配列されている。
本実施形態においては、比較器２１０で入力信号電圧Ｖｓｉｇと参照信号電圧Ｖｒｅｆを比較し、コントロール回路２３０でその比較結果をモニタし、入力信号電圧が参照信号電圧より小さい場合には電圧を入力信号電圧Ｖｓｉｇに加え、たとえば加えた電圧に対応するカウント値をメモリに記憶させ、入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となるまでその動作を繰り返し、入力信号電圧と加えられた電圧との合計電圧が参照信号電圧以上となったときの合計電圧を保持し、メモリに記憶させておいたカウント値を初期値としてカウンタにセットし、保持された合計電圧と参照信号電圧を比較するように構成することが可能であることから、以下の効果を得ることができる。
【０１１７】
ＡＤ変換器のダイナミックレンジを拡大することができる。
本実施形態によれば、ＡＤ変換の高速化ができる。さらに、参照波を変更する手法と比較して、高い精度でＡＤ変換を行うことができる。
そして、ＡＤ変換回路やＤＡＣの低電圧化、低消費電力化が可能となる。
また、カラムＡＤＣでも、個別に補正が可能であり、バラつきをおさえることができる。
【０１１８】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１１９】
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１２０】
本カメラシステム３００は、図１６に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【０１２１】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【０１２２】
また、信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１２３】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【図面の簡単な説明】
【０１２４】
【図１】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図２】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図３】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図４】第１の実施形態に係るＡＤＣの構成例を示すブロック図である。
【図５】図４のＡＤＣの動作を説明するためのタイミングチャートである。
【図６】第１の実施形態に係るＡＤＣの第１の構成例を示す回路図である。
【図７】図６のＡＤＣの動作を説明するためのタイミングチャートである。
【図８】第１の実施形態に係るＡＤＣの第２の構成例を示す回路図である。
【図９】本第２の実施形態に係るＡＤＣの構成例を示すブロック図である。
【図１０】図９のＡＤＣの動作を説明するためのタイミングチャートである。
【図１１】第２の実施形態に係るＡＤＣの構成例を示す回路図である。
【図１２】カウンタモード時のカウンタのスイッチの接続状態を含む構成を模式的に示す図である。
【図１３】シフトレジスタモード時のカウンタのスイッチの接続状態を含む構成を模式的に示す図である。
【図１４】図１１のＡＤＣの動作を説明するためのタイミングチャートである。
【図１５】第３の実施形態に係るＡＤＣの構成例を示す回路図である。
【図１６】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【０１２５】
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・制御部、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・水平転送線、２００，２００Ａ・・・ＡＤＣ、２１０・・・比較器、２２０・・・カウンタ、２３０・・・コントロール回路、２４０・・・電圧発生回路、２５０・・・アナログ加算器、２６０・・・デジタル信号補正回路、２７０・・・メモリ、２８０・・・ＡＮＤ、２９０・・・電圧発生源、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
0004569647.tif 000002
【図２】
0004569647.tif 000003
【図３】
0004569647.tif 000004
【図４】
0004569647.tif 000005
【図５】
0004569647.tif 000006
【図６】
0004569647.tif 000007
【図７】
0004569647.tif 000008
【図８】
0004569647.tif 000009
【図９】
0004569647.tif 000010
【図１０】
0004569647.tif 000011
【図１１】
0004569647.tif 000012
【図１２】
0004569647.tif 000013
【図１３】
0004569647.tif 000014
【図１４】
0004569647.tif 000015
【図１５】
0004569647.tif 000016
【図１６】
0004569647.tif 000017