(57)【特許請求の範囲】
【請求項１】
入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅器と、前記第１の差動増幅器の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅器と、前記第１の差動増幅器の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅器とを具備し、前記第１の差動増幅器は、第１及び第２のトランジスタを用いてなり、これら第１及び第２のトランジスタの各々のべ一スが所定のバイアス状態で入力信号が印加される入力端とされ、前記第２の差動増幅器は、第３及び第４のトランジスタを用いてなり、これら第３及び第４のトランジスタのエミッタは、前記第１の差動増幅器の第１のトランジスタのコレクタに接続され、前記第３の差動増幅器は、第５及び第６のトランジスタを用いてなり、これら第５及び第６のトランジスタのエミッタは、前記第１の差動増幅器の第２のトランジスタのコレクタに接続され、前記第３及び第６のトランジスタのコレクタには電源電圧が印加され、前記第４及び第５のトランジスタの各々のコレクタには、それぞれ負荷抵抗を介して電源電圧が印加され、前記第３及び第６のトランジスタのべ一スには、所定電圧の第１のバイアス電圧が、前記第４及び第５のトランジスタのべ一スには、入力信号に応じて変化させる第２のバイアス電圧が、それぞれ印加されるよう構成された可変利得増幅回路において、前記第３及び第６のトランジスタのコレクタと電源間に接続され、前記第３及び第６のトランジスタのコレクタ電流そのものを直接検出し、該コレクタ電流の値に応じた電流を可変抵抗器に出力する検出器と、前記第１のトランジスタのべ一スと前記第２のトランジスタのべ一スの間に前記検出器の出力を受けて抵抗値が変化し入力信号をシャントする前記可変抵抗器とを具備することを特徴とした可変利得増幅回路。
【請求項２】
前記検出器は、前記第３及び第６のトランジスタのコレクタの各々に接続した２つのカレントミラー回路を具備し、該２つのカレントミラー回路から取り出した前記第３及び第６のトランジスタのコレクタ電流の値に応じた電流を前記可変抵抗器に出力することを特徴とする請求項１記載の可変利得増幅回路。
【請求項３】
前記検出器を前記第４及び第５のトランジスタのコレクタと電源間に接続され、前記第４及び第５のトランジスタのコレクタ電流そのものを直接検出し、該コレクタ電流の値に応じた電流を前記可変抵抗器に出力する検出器に代えたことを特徴とした請求項１記載の可変利得増幅回路。
【請求項４】
前記検出器は、前記第４及び第５のトランジスタのコレクタの各々と接続した２つのカレントミラー回路と、コレクタとエミッタが前記可変抵抗器の入力とアース間に接続され、ベースに前記２つのカレントミラー回路から取り出したコレクタ電流が入力されるトランジスタと、該トランジスタに並列接続された負荷抵抗及びバイアス電源とを具備し、前記第４及び第５のトランジスタのコレクタ電流の大きさに応じて前記バイアス電源を前記可変抵抗器の入力に繋ぐことを特徴とする請求項３記載の可変利得増幅回路。
【請求項５】
前記可変抵抗器は、前記入力信号に対して差動的に動作するよう構成されてなる第４の差動増幅器と、前記検出器の出力がベースに入力されるトランジスタとを具備し、前記第４の差動増幅器は２つのトランジスタからなり、該２つのトランジスタのベースの各々が前記第１及び第２のトランジスタの各々のベースに接続され、前記２つのトランジスタのコレクタに電源電圧が印加され、前記２つのトランジスタのエミッタが負荷抵抗を介してアースに接続され、前記検出器の出力が入力されるトランジスタのコレクタとエミッタが前記２つのトランジスタのエミッタと前記アースの間に接続されていることを特徴とする請求項１乃至４記載の可変利得増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＴＶチューナやＢＳチューナなどにおけるｌＦ周波数帯あるいはＲＦ周波数帯の信号を、その入力レベルに応じた増幅度で増幅する可変利得増幅回路に係わり、特に、大入力時の歪み特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図５に示されたようなものがある。以下、同図を参照しつつ、この従来回路について説明する。この従来回路は、入力信号に対して差動増幅動作するよう構成されてなる第１の差動増幅器１００と、この第１の差動増幅器１００の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅器１０１Ａと、同じく第１の差動増幅器１００の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅器１０２Ａとを具備してなるものである。
【０００３】
第１の差動増幅器１００を構成する第１及び第２のトランジスタＱ１，２のべ一スにはそれぞれ抵抗Ｒ１，５を介して所定の第３のバイアス電源Ｖ３の電圧が印加されると共に、入力信号が印加されるようになっており、その増幅出力が第２及び第３の差動増幅器１０１Ａ，１０２Ａへ入力されるようになっている。
【０００４】
また、第２の差動増幅器１０１Ａを構成する第３のトランジスタＱ３及び第３の差動増幅器１０２Ａを構成する第６のトランジスタＱ６の各々のべ一スには、所定の第１のバイアス電源Ｖ１の電圧が印加されるようになっている。
【０００５】
一方、第２の差動増幅器１０１Ａを構成する第４のトランジスタＱ４及び第３の差動増幅器１０２Ａを構成する第５のトランジスタＱ５の各々のべ一スには、所定の第２のバイアス電源Ｖ２の電圧が印加されるようになっている。
【０００６】
かかる構成の可変利得増幅回路においては、第２のバイアス電源Ｖ２を可変バイアス電源とし、第１及び第２の入力端子ＩＮ１，２に印可される入力信号に応じて変化されるようになっており、入力信号が大きい場合には、第２のバイアス電源Ｖ２の電圧は、第１のバイアス電源Ｖ１の電圧より小さくなるように制御されるようになっている。そして、この場合、第４及び第５のトランジスタＱ４，５のコレクタ電圧は第８及び第９の抵抗Ｒ８，９における電圧降下分だけ電源電圧Ｖｃｃの出力電圧よりも小さな値となる。
【０００７】
そして、第２のバイアス電源Ｖ２の電圧変化により抵抗Ｒ８，９に流れる電流が小さくなりすぎることにより、大入力時の歪みが発生する。これは、抵抗Ｒ２を大きくすることと、トランジスタＱ１，２に流れる電流を大きくすることで低減することが可能である。しかし、抵抗Ｒ２を大きくし同一の利得を得るためには負荷抵抗である抵抗Ｒ８，９を大きくしなければならないので高い電源電圧が必要になる。一般的に、使用する装置等の条件により電源電圧や消費電流に制限があるため、大入力時の歪みが良い条件での使用は困難である。
【０００８】
本発明は、上記実情に鑑みてなされたもので、大入力時の歪み特性が劣化することなく、安定した動作が確保できる可変利得増幅回路を提供するものである。
【０００９】
【課題を解決するための手段】
入力信号に対して差動的に動作するよう構成されてなる第１の差動増幅器と、前記第１の差動出力信号の一方に対して差動的に動作するよう構成されてなる第２の差動増幅器と、前記第１の差動出力信号の他方に対して差動的に動作するよう構成されてなる第３の差動増幅器とを具備し、前記第１の差動増幅器は、第１及び第２のトランジスタを用いてなり、これら第１及び第２のトランジスタの各々のべ一スが所定のバイアス状態で入力信号が印加される入力端とされ、前記第２の差動増幅器は、第３及び第４のトランジスタを用いてなり、これら第３及び第４のトランジスタのエミッタは、前記第１の差動増幅器の第１のトランジスタのコレクタに接続され、前記第３の差動増幅器は、第５及び第６のトランジスタを用いてなり、これら第５及び第６のトランジスタのエミッタは、前記第１の差動増幅器の第２のトランジスタのコレクタに接続され、前記第３及び第６のトランジスタのコレクタには電源電圧が印加され、前記第４及び第５のトランジスタの各々のコレクタには、それぞれ負荷抵抗を介して電源電圧が印加され、前記第３及び第６のトランジスタのべ一スには、所定電圧の第１のバイアス電圧が、前記第４及び第５のトランジスタのべ一スには、入力信号に応じて変化させる第２のバイアス電圧が、それぞれ印加されるよう構成された可変利得増幅回路において、前記第２及び第３の差動増幅器の出力から直接コレクタ電流を取り出し、該コレクタ電流またはこれに応じた電流を次段の可変抵抗器に出力する検出器と、前記第１のトランジスタのべ一スと前記第２のトランジスタのべ一スの間に前記検出器の出力を受けて抵抗値が変化し入力信号をシャントする可変抵抗器とを具備されてなるものである。
【００１０】
なお、上記検出回路はカレントミラー回路を応用したものとして好適で、前記可変抵抗器を差動増幅器で構成するものとしてもよい。
【００１１】
【作用】
かかる構成において、前記第３及び第６のトランジスタのべ一スと前記第４及び第５のトランジスタのべ一スとに接続された検出器により大入力信号を検出し、検出器の出力で可変抵抗器の抵抗を小さくすることで、第１及び第２のトランジスタのべ一ス入力信号がシャントされて大入力時の歪み特性が改善される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。なお、以下に説明する部材、配置などは本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
【００１３】
最初に、図１を参照しつつこの発明の実施の形態における可変利得増幅回路の構成について説明する。この可変利得増幅回路は、入力段を構成する第１の差動増幅器１００と、次段を構成する第２及び第３の差動増幅器１０１Ａ，１０２Ａと、第２の差動増幅器１０１Ａの各々のべ一ス電圧及び第３の差動増幅器１０２Ａの各々のべ一ス電圧を比較検出する検出器（図にはＳＥＮＣＥと表示）と、検出器の出力により動作する可変抵抗器（図にはＶＯＬと表示）とで構成されたものとなっている。
【００１４】
第１の差動増幅器１００は、ｎｐｎ型の第１及び第２のトランジスタＱ１，２を主たる構成要素としてなるもので、第１のトランジスタＱ１のべ一スには、第１の入力端子ＩＮ１が、第２のトランジスタＱ２のべ一スには、第２の入力端子ＩＮ２が、それぞれ接続されており、各々のべ一スが入力端となっている。
【００１５】
また、第１のトランジスタＱ１のべ一スは、第１の抵抗Ｒ１を介して、第２のトランジスタＱ２のべ一スは、第５の抵抗Ｒ５を介して、共に第３のバイアス電源に接続され、第３のバイアス電源Ｖ３の電圧が印加されている。
【００１６】
一方、第１のトランジスタＱ１のエミッタは、エミッタ抵抗としての第３の抵抗Ｒ３を介して、第２のトランジスタＱ２のエミッタは、エミッタ抵抗としての第４の抵抗Ｒ４を介して、それぞれアースに接続されると共に、双方のエミッタは電流帰還抵抗としての第２の抵抗Ｒ２を介して相互に接続されている。
【００１７】
第１のトランジスタＱ１のコレクタは、第２の差動増幅器１０１Ａを構成する第３及び第４のトランジスタＱ３，４のエミッタに、第２のトランジスタＱ２のコレクタは、第３の差動増幅器１０２Ａを構成する第５及び第６のトランジスタＱ５，６のエミッタに、それぞれ接続されている。
【００１８】
第２の差動増幅器１０１Ａは、ｎｐｎ型の第３及び第４のトランジスタＱ３，Ｑ４を主たる構成要素としてなるもので、第３及び第４のトランジスタＱ３，４の各々のエミッタは、先に述べたように第１のトランジスタＱ１のコレクタに共通に接続される一方、第３のトランジスタＱ３のコレクタは、所定の電源電圧Ｖｃｃが印加されるようになっている。一方、第４のトランジスタＱ４のコレクタは、負荷抵抗としての第９の抵抗Ｒ９に接続されており、この第９の抵抗Ｒ９を介して電源電圧Ｖｃｃが印加されるようになっていると共に、第１の出力端子ＯＵＴ１に接続されており、出力端となっている。
【００１９】
また、第３のトランジスタＱ３のべ一スは、第３の差動増幅器１０２Ａを構成する第６のトランジスタＱ６のべ一スと相互に接続されると共に、第１のバイアス電源Ｖ１に接続されて、所定の電圧が印加され、さらに第７の抵抗Ｒ７を介して第４及び第５のトランジスタＱ４，５のべ一スに接続されている。
【００２０】
一方、第４のトランジスタＱ４のべ一スは、第３の差動増幅器１０２Ａを構成する第５のトランジスタＱ５のべ一スと相互に接続されると共に、バイアス抵抗としての第６の抵抗Ｒ６を介して第２のバイアス電源Ｖ２に接続されて、その電圧が印加されるようになっている。
【００２１】
第３の差動増幅器１０２Ａは、ｎｐｎ型の第５及び第６のトランジスタＱ５，６を主たる構成要素としてなるもので、各々のべ一ス、エミッタの接続は、先に示した通りである。
【００２２】
そして、第５のトランジスタＱ５のコレクタは、負荷抵抗としての第８の抵抗Ｒ８に接続されており、この第８の抵抗Ｒ８を介して電源電圧Ｖｃｃが印加されるようになっていると共に、第２の出力端子ＯＵＴ２に接続されており、出力端となっている。
【００２３】
さらに、第４及び第５のトランジスタＱ４，５のべ一スと第３及び第６のトランジスタＱ３，６のべ一スとの間にその電位差を検出する検出器ＳＥＮＣＥが接統され、検出器ＳＥＮＣＥの出力が可変抵抗器ＶＯＬに接続されている。また、第１のトランジスタＱ１のべ一スから、検出器ＳＥＮＣＥの出力に応じて抵抗値が変化し入力信号をシャントする可変抵抗器ＶＯＬを介して第２のトランジスタＱ２のべ一スに接続されている。検出器及び可変抵抗器の具体例は後述する図２乃至図４に示す。
【００２４】
次に、図１の構成における動作について説明する。まず、前提として、第２のバイアス電源Ｖ２の電圧は、第１及び第２の入力端子ＩＮ１，２に印加される入力信号に応じて変わるものであり、入力信号が小さい場合、出力電圧は大きく、入力信号が大きい場合は小さくなるものとする。また、第２のバイアス電源Ｖ２の電圧が小さい場合に、その大きさは、第１のバイアス電源Ｖ１の電圧以下となるような相互の関係が予め設定されているものとする。
【００２５】
かかる前提のもと、第１及び第２の入力端子ＩＮ１，２に入力信号が印加されると、その入力信号は、第１の差動増幅器１００により増幅され、その増幅出力は、次段の第２及び第３の差動増幅器１０１Ａ，１０２Ａに入力される。例えば、第１及び第２の入力端子ＩＮ１，２に印加された入力信号が小さくなると、それに伴い第２のバイアス電源Ｖ２の電圧は大きくなり、第４及び第５のトランジスタＱ４，５のエミッタ電流が増加し、第３及び第６のトランジスタＱ３，６のエミッタ電流が減少する。さらに入力信号が小さくなると、３及び第６のトランジスタＱ３，６のエミッタ電流は流れなくなる一方、第４及び第５のトランジスタＱ４，５のエミッタ電流は最大となり、それぞれ入力段の第１及び第２のトランジスタＱ１，２のコレクタ電流と等しくなる。これにより第１及び第２の出力端子ＯＵＴ１，２に最大出力が得られる。
【００２６】
次に、入力信号が大きくなった場合の動作を説明する。この場合、入力信号の増大と共に、第２のバイアス電源Ｖ２の電圧は減少していくこととなり、前述とは逆の動作となる。ここで、所定の入力レベル以上であることを、第４及び第５のトランジスタＱ４，５のべ一ス電圧と第３及び第６のトランジスタＱ３，６のべ一ス電圧との電位差の比較により検出器ＳＥＮＣＥが検出する。そして、検出器ＳＥＮＣＥは可変抵抗器ＶＯＬへ抵抗値を下げるように出力する。可変抵抗器ＶＯＬの抵抗値が減少することで、第１及び第２の入力端子ＩＮ１，２の入力端子間でシャント動作することで入力段の第１及び第２のトランジスタＱ１，２のべ一ス間の入力信号が減衰する。つまり、所定の入力レベル以上になると第４及び第５のトランジスタＱ４，５のエミッタ電流を所定の電流以下にならないように、入力端子間でシャント動作し利得を下げることで、大入力時の歪み特性が改善される。
【００２７】
図２は図１に示した可変利得増幅回路の具体的な構成例を示す。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
本図の検出回路ＳＥＮＣＥは、第３及び第６のトランジスタＱ３，６のベース電圧と、第４及び第５のトランジスタＱ４，５のベース電圧との差を検出し、その検出された電圧差に応じた差動増幅器１０３Ａの出力を可変抵抗器ＶＯＬに出力するように構成されてなるものである。すなわち、この検出回路ＳＥＮＣＥは、ｎｐｎ形の第７及び第８のトランジスタＱ７，８と、ｐｎｐ形の第９及び第１０のトランジスタＱ９，１０と、定電流源Ｉ１とを主たる構成要素としてなり、第７及び第８のトランジスタＱ７，８により第４の差動増幅器１０３Ａが構成される一方、第９及び第１０のトランジスタＱ９，１０により構成されたカレントミラー回路の第９のトランジスタＱ９が第７のトランジスタＱ７の能動負荷となるように接続されて構成されたものとなっている。
【００２８】
すなわち、まず、第７のトランジスタＱ７のベースは、第３及び第６のトランジスタＱ３，６のベースに接続される一方、第８のトランジスタＱ８のベースは、第４及び第５のトランジスタＱ４，５のベースに接続されたものとなっている。
また、第７及び第８のトランジスタＱ７，８は、エミッタが相互に接続されると共に、定電流源Ｉ１に接続される一方、第７のトランジスタＱ７のコレクタは、第９のトランジスタＱ９を介して、第８のトランジスタＱ８のコレクタには直接電源電圧Ｖｃｃが印可されるようになっている。
第９及び第１０のトランジスタＱ９，１０は、ベースが相互に接続され、第１０のトランジスタＱ１０のエミッタに電源電圧Ｖｃｃが印可されるようになっている。また、第９のトランジスタＱ９のベースとコレクタは、相互に接続されたものとなっている。
【００２９】
さらに、第１０のトランジスタＱ１０のコレクタは、一端がアースに接続された第１０の抵抗の他端に接続され、その接続点が次述する可変抵抗器ＶＯＬの制御信号入力段となる第１３のトランジスタＱ１３のベースに接続されたものとなっている。
【００３０】
このような構成であるため、検出回路ＳＥＮＣＥは、第４及び第５のトランジスタＱ４，５のベース電圧が第３及び第６のトランジスタＱ３，６のベース電圧よりも小さい場合には、第７及び第９のトランジスタＱ７，９のコレクタ電流が流れ、これがカレントミラー回路によって取り出され、第１０のトランジスタＱ１０のコレクタにも流れることから、第１０の抵抗Ｒ１０に電圧が発生し、これが第１３のトランジスタＱ１３のバイアス電圧となり、コレクタ電流が次段の可変抵抗器ＶＯＬに出力される。
【００３１】
一方、可変抵抗器ＶＯＬは、上述したように検出回路ＳＥＮＣＥの検出結果に応じて抵抗値が制御されるようになっている。すなわち、ｎｐｎトランジスタからなる第１１，第１２及び第１３のトランジスタＱ１１，１２，１３並びに第１１の抵抗Ｒ１１を主たる構成要素とし、第１１及び第１２のトランジスタＱ１１，１２により第５の差動増幅器１０４が構成される一方、それらのエミッタが相互接続されて第１３のトランジスタＱ１３、第１１の抵抗Ｒ１１を介してアースに接続され、コレクタには電源電圧Ｖｃｃが印可されるようになっている。
【００３２】
従って、例えば入力端子ＩＮ１，２に大きな入力信号が印可される結果、第２のバイアス電源Ｖ２の出力が小さくなり、そのため第８及び第９の抵抗Ｒ８，９に流れる電流が非常に小さくなったとき、検出回路ＳＥＮＣＥから出力があり、可変抵抗回路ＶＯＬの第１３のトランジスタＱ１３が作動するため、第１の入力端子ＩＮ１から第１１のトランジスタＱ１１のベース、エミッタ、第１３のトランジスタＱ１３、第１１の抵抗Ｒ１１を通る電流パスが形成され、同様に入力端子ＩＮ２から第１２のトランジスタＱ１２のベース、エミッタ、第１３のトランジスタＱ１３、第１１の抵抗Ｒ１１を通る電流パスが形成される。従って、所定レベル以上の大入力時においては、入力端子ＩＮ１とＩＮ２がショートされる状態となり、入力信号をシャントすることができる。
【００３３】
図３は図１に示した可変利得増幅回路の具体的な構成の他の例を示す。なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
本図に示した検出回路ＳＥＮＣＥは、第２の差動増幅器及び第３の差動増幅器１０１Ａ，１０２Ａ各々の出力ＯＵＴ１，２とは反対の出力電流を取り出し、それらを合成した電流値に基づく電圧を次段の可変抵抗器ＶＯＬに出力するように構成されてなるものである。
【００３４】
すなわち、この検出回路ＳＥＮＣＥは、ｐｎｐ形の第１４乃至第１７のトランジスタＱ１４〜１７と、第１２の抵抗Ｒ１２とを主たる構成要素とし、第１４のトランジスタＱ１４のコレクタが自身のベースに相互接続されると共に第３のトランジスタＱ３のコレクタに接続されて能動負荷となる一方、ベースが第１７のトランジスタＱ１７のベースに相互接続されてカレントミラー回路を構成し、他方でも同様に第１５のトランジスタＱ１５が第６のトランジスタＱ６のコレクタに接続して第１６のトランジスタＱ１６と共にカレントミラー回路を構成している。また、第１６及び第１７のコレクタは相互接続され、一端がアースに接続された第１２の抵抗Ｒ１２の他端に接続され、エミッタには電源電圧Ｖｃｃが印可されるようになっている。
【００３５】
このような構成であるため、大入力時、第２のバイアス電源Ｖ２の電圧値が小さくなると、第３及び第６のトランジスタＱ３，Ｑ６のコレクタ電流が増大し、これを第１４及び第１７のトランジスタＱ１４，１７からなるカレントミラー回路並びに第１５及び第１６のトランジスタＱ１５，１６からなるカレントミラー回路でそれぞれ取り出し、それらの合成した電流を第１２の抵抗Ｒ１２に流し、その電圧が第１３のトランジスタＱ１３のバイアス電圧となり、合成されたコレクタ電流が次段の可変抵抗器ＶＯＬに出力される。
本構成によれば、図２に示した定電流源Ｉ１を用いずに済むので、部品点数を少なくすることができる。なお、可変抵抗器ＶＯＬは、図２に示したものと同じである。
【００３６】
図４は図１に示した可変利得増幅回路の具体的な構成のさらに他の例を示す。なお、図１乃至図３に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
本図に示した検出回路ＳＥＮＣＥは、第２の差動増幅器及び第３の差動増幅器１０１Ａ，１０２Ａ各々の出力ＯＵＴ１，２の出力電流を取り出し、それらを合成した電流値が所定値未満である場合に可変抵抗器ＶＯＬの信号入力端を短絡させ、所定値以上の場合に可変抵抗器ＶＯＬの信号入力端に動作に必要な所定の電圧と電流を印可するように構成されてなるものである。
【００３７】
すなわち、この検出回路ＳＥＮＣＥは、ｐｎｐ形の第１８乃至第２１のトランジスタＱ１８〜２１と、ｎｐｎ形の第２２のトランジスタＱ２２と、第１３及び第１４の抵抗Ｒ１３，１４と、第４のバイアス電源Ｖ４とを主たる構成要素とし、第１８のトランジスタＱ１８のコレクタが自身のベースに接続すると共に第４のトランジスタＱ４のコレクタに第９の抵抗Ｒ９を介して接続されて能動負荷となる一方、ベースが第２１のトランジスタＱ２１のベースに相互接続されてカレントミラー回路を構成し、他方でも同様に第１９のトランジスタＱ１９が第５のトランジスタＱ５のコレクタに第８の抵抗Ｒ８を介して接続し、第２０のトランジスタＱ２０と共にカレントミラー回路を構成している。また、第２０及び第２１のコレクタは相互接続され、一端がアースに接続された第１３の抵抗Ｒ１３の他端と第２２のトランジスタＱ２２のベースに接続され、エミッタには電源電圧Ｖｃｃが印可されるようになっている。
また、第２２のトランジスタＱ２２のコレクタは第１３のトランジスタＱ１３のベースに接続され、エミッタはアースに接続されている。そのコレクタ、エミッタ間には、第１４の抵抗Ｒ１４と第４のバイアス電源Ｖ４が並列接続されている。
【００３８】
このような構成であるため、通常の入力時、第２のバイアス電源Ｖ２には所定の電圧が印可され、第４及び第５のトランジスタＱ４，Ｑ５のコレクタ電流が流れ、これを第１８及び第２１のトランジスタＱ１８，２１からなるカレントミラー回路並びに第１９及び第２０のトランジスタＱ１９，２０からなるカレントミラー回路でそれぞれ取り出し、それらの合成した電流を第１３の抵抗Ｒ１３に流れるので、その電圧がバイアス電圧となり、第２２のトランジスタＱ２２を動作させ、次段の可変抵抗器ＶＯＬの第１３のトランジスタＱ１３のベースをアースに短絡させる。つまりは、可変抵抗器ＶＯＬを動作させず、第１及び第２の入力端子ＩＮ１，２間を開放状態とするので、回路動作は図１に示したものと等価になる。
【００３９】
一方、大入力時、第４及び第５のトランジスタＱ４，５のコレクタ電流は流れなくなるため、第１３の抵抗Ｒ１３による電圧降下で第２２のトランジスタＱ２２のベースエミッタ間電圧を所定値にまで上げることができず、第１３のトランジスタＱ１３のベースをアースに短絡させることができなくなる。従って、第４のバイアス電源Ｖ４の電圧が第１４の抵抗Ｒ１４を介して次段の可変抵抗器ＶＯＬの第１３のトランジスタＱ１３のベースに印可され、図２の説明で述べた電流パスを形成し、第１及び第２の入力端子ＩＮ１，２間がショートされる状態となり、入力信号をシャントすることができる。
なお、可変抵抗器ＶＯＬは、図２及び図３に示したものと同じである。
【００４０】
【発明の効果】
以上、述べたように、本発明によれば、第３及び第６のトランジスタのべ一スと第４及び第５のトランジスタのべ一スとに接続された検出器により大入力を検出し、検出器の出力で可変抵抗器の抵抗を小さくすることで、第１及び第２のトランジスタのべ一ス入力がシャントされて大入力時の歪み特性が改善される。
【００４１】
さらに、大入力時の歪み特性の改善により、第１及び第２のトランジスタＱ１，２のドライブ電流の低減が可能となり、消費電流の低減が図れる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す図である。
【図２】図１の実施形態の具体例を示す図である。
【図３】図１の実施形態の他の具体例を示す図である。
【図４】図１の実施形態のさらに他の具体例を示す図である。
【図５】従来例を示す図である。
【符号の説明】
Ｒ１〜Ｒ１４：抵抗、Ｑ１〜Ｑ８，Ｑ１１〜Ｑ１３，Ｑ２２：ｎｐｎトランジスタ、Ｑ９，Ｑ１０，Ｑ１４〜Ｑ２１：ｐｎｐトランジスタ、ＩＮ１：第１の入力端子、ＩＮ２：第２の入力端子、Ｖ１：第１のバイアス電源、Ｖ２：第２のバイアス電源、Ｖ３：第３のバイアス電源、Ｖ４：第４のバイアス電源、ＯＵＴ１：第１の出力端子、ＯＵＴ２：第２の出力端子、１００：第１の差動増幅器、１０１Ａ：第２の差動増幅器、１０２Ａ：第３の差動増幅器、１０３Ａ：第４の差動増幅器、１０４：第５の差動増幅器、
【図１】
0004516177.tif 000002
【図２】
0004516177.tif 000003
【図３】
0004516177.tif 000004
【図４】
0004516177.tif 000005
【図５】
0004516177.tif 000006