(57)【特許請求の範囲】
【請求項１】
任意のマクロセルの組み合わせで構成されたスタンダードセル方式の半導体集積回路の配線設計方法において、
前記マクロセルは、半導体により構成される電子素子の電源ノード部分または接地ノード部分となるノード部分を有し、前記ノード部分はセル自体では電源メタルまたは接地メタルに配線されておらずメタル層との接続を担うビアホールとなる部分を一つ以上備えるとともに、前記ノード部分は互いに配線されずにオープンとし、
更に、前記ノード部分は、配置配線で電源メタルまたは接地メタルとなる上層のメタル層に達することになるグローバルノード部分と、配置配線で前記上層のメタル層より下層のメタル層に達することになるローカルノード部分とが混在するようにして設けておき、
前記配置配線では、前記ローカルノード部分を前記下層のメタル層に前記ビアホールを介して接続するとともに、前記下層のメタル層をグローバルノード部分または他のローカルノード部分に接続し、
前記グローバルノード部分を、それよりも上層に配置された前記下層のメタル層及び更に上層に配置された前記上層のメタル層にビアホールを介して接続することにより、前記電源メタルまたは前記接地メタルとなる上層のメタル層への接続を、ローカルノード部分では少なくともグローバルノード部分を介して行うことを特徴とするスタンダードセル方式の半導体集積回路の配線設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタンダードセル方式の半導体集積回路の配線設計方法に関する。
【０００２】
【従来の技術】
スタンダードセル方式の半導体集積回路は、複数種類の基本的な動作をなす電子素子である論理ゲート（例えば、ＮＡＮＤ回路やインバータ回路など）を、高さが一定の矩形領域に予めレイアウトし、これをマクロセルとしてデータベース上に登録しておき、顧客の要求に合った仕様の動作を実現するのに必要となるマクロセルを電子計算機上で選び出し、自動的に配置配線計算を行って、かかるマクロセルを最適に配置して、この領域を数段に備え、相互に配線を行って設計されるようになっている。
【０００３】
図５（ａ）は、２入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成る従来のマクロセルｍｓを示している。このマクロセルｍｓは、矩形領域の上端側において水平方向にＶＤＤ線１０１を備え、下端側において水平方向にＧＮＤ線１０２を備えている。これらＶＤＤ線１０１およびＧＮＤ線１０２は、第１のメタル層を用いて成るもので、当該ＶＤＤ線１０１およびＧＮＤ線１０２となる部分を所定形状にパターニングされることで形成される。そして、ＶＤＤ線１０１とＧＮＤ線１０２との間（一定の距離Ｙが確保されている）の素子形成領域において前記の図５（ｂ）で示している各種トランジスタが構成されている。２入力ＮＡＮＤ回路における信号出力線となるのは図５（ｃ）のｏ1 で示された配線部分（ハッチングを施している）であり、この配線部分および他のハッチングを施している配線部分は、前記第１のメタル層を用いて形成されている。２入力ＮＡＮＤ回路における信号入力線となる部分は、図のｉ1 ，ｉ2 で示された部分であり、この部分はポリシリコンである。また、図の方形状黒塗り部分は、コンタクト部分１０５を示している。
【０００４】
図６は、１１個の従来のマクロセルｍｓ１〜ｍｓ１１から成るセル配置ｒｏｗ０，ｒｏｗ１を示した模式図である。各ｒｏｗは、マクロセルｍｓを横方向に並べて成り、各マクロセルｍｓのＶＤＤ線１０１が連続することでｒｏｗにおけるＶＤＤ線１１１が形成され、また、ＧＮＤ線１０２が連続することでｒｏｗにおけるＧＮＤ線１１２が形成される。
【０００５】
ｒｏｗ０とｒｏｗ１の間では、信号線１２０，１２１，１２２によって信号伝送がなされる。信号線１２０における縦方向（ＶＤＤ線１１１と直行する方向）および横方向（ＶＤＤ線１１１と平行な方向）の線部分はいずれも第２のメタル層を用いて形成され、この信号線１２０の両端は、ビアホール（第１のメタル層と第２のメタル層を接続している）１２５にてマクロセルｍｓの所定部分に接続されている。信号線１２１における縦方向の線部分は第２のメタル層を用いて形成され、横方向の線部分は第１のメタル層を用いて形成され、この信号線１２１の両端はビアホール１２５にてマクロセルｍｓの所定部分に接続され、第１，第２のメタル層同士の接続点もビアホール１２５にて互いに接続されている。また、縦方向に延びる信号線１２２は、第２のメタル層を用いて形成され、この信号線１２２の両端は、ビアホール１２５にてマクロセルｍｓの所定部分に接続されている。
【０００６】
このようなスタンダードセル方式の半導体集積回路に関する従来技術として、特開平２−２８５６５６号公報のスタンダードセル方式の半導体集積回路、特開平２−１２９６４号公報の半導体集積回路、特開平２−１６５６５２号公報の半導体集積回路装置、および特開昭６４−３７０３４号公報のスタンダードセルが知られている。
【０００７】
【発明が解決しようとする課題】
上述したごとく、従来のスタンダードセル方式を用いた半導体集積回路においては、配置配線ソフトウェアによるマクロセルｍｓを横方向に並べてｒｏｗを形成するレイアウトにおいて、連続した電源ラインおよび接地ライン（ＶＤＤ線１１１、ＧＮＤ線１１２）が得られるようにするために、マクロセルｍｓの上下両縁に電源ラインとなる配線領域および接地ラインとなる配線領域（ＶＤＤ線１０１、ＧＮＤ線１０２）を、各種のマクロセルｍｓにおいて共通の寸法で形成しなければならないという制約が生じていた。
【０００８】
このように、各種のマクロセルｍｓにおいて、上下両縁に電源ラインとなる配線領域および接地ラインとなる配線領域を共通寸法で形成するという制約を受けると、マクロセルｍｓの設計の自由度が小さくなり、半導体集積回路の集積度向上が阻害されるという欠点がある。また、第１のメタル層は電源線以外の信号配線にできるだけ多く用いることができれば有利なのであるが、従来は、上述した上下両縁に電源ラインとなる配線領域および接地ラインとなる配線領域を第１のメタル層で形成するため、この第１のメタル層を電源ライン以外の信号線として多く用いたいという要求に答えることができなかった。
【０００９】
なお、特開平２−９１４９号公報には、共通の寸法を持たないマクロセルｍｓを用いることが開示されているが、この技術では既存の配置配線ソフトウェアを用いることができないという欠点がある。
【００１０】
また、特開平７−１６９８４２号公報には、多層配線構造（３層構造や４層構造、或いはそれ以上の多層構造がある）の半導体集積回路の設計において、各層のメタル配線のピッチ等について考察した技術が開示されている。この技術においても、上記従来のマクロセルｍｓを用いると考えられるが、いずれかの層に配置される幹線となる電源用メタル配線と、コンタクトレベルである第１のメタル層（ＶＤＤ線１１１、ＧＮＤ線１１２）との接続を図るためには、第１のメタル層から第２のメタル層、第２のメタル層から第３のメタル層、という具合に、各層のメタル配線間をビアホールで接続する必要がある。そして、各層においてビアホール数が増えると、その層において信号線に配線制限を受けることになる。従って、上層ほど配線の自由度が低くなり、また、プロセス上、上層ほど配線幅やピッチが大きく設定される場合があるため、上層のメタル層ほど幹線となる電源用メタル配線として使用されがちとなるが、幹線となる電源用メタル配線が上層になればなるほど、前述のごとく各層におけるビアホールが増えてしまうから、信号線の配線制限が増大するという悪循環が生じる。その一方、下層側に基幹たる電源線や接地線を確保しようとしたのでは、かかる電源線や接地線を太幅にすることが困難である。
【００１１】
また、このように、第１のメタル層を電源線や接地線として用いるために、信号配線が十分に行えず、第２，第３といった上層のメタル層で多くの配線をしなければならない結果、信号配線のためのビアホールが増加し、上層ほど配線制限が増え、例えば最上層の基幹となる電源線や接地線と前記第１のメタル層の電源線や接地線との接続を確保するためのビアホールの設置箇所にも制限を受けることになり、一群のマクロセルに対して電源用のビアホールを１箇所しか確保できないようなことが生じ、このような場合には、各マクロセルに対して十分な電流を与えることができないといった問題も招来する。
【００１２】
この発明は、上記の事情に鑑み、設計の自由度が高く、高集積化が図れるとともに、既存の配置配線ソフトウェアを利用してスタンダードセルの設計が行え、各マクロセルの電流容量の増大にも柔軟に対応できるスタンダードセル方式の半導体集積回路の配線設計方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明は、任意のマクロセルの組み合わせで構成されたスタンダードセル方式の半導体集積回路の配線設計方法において、前記マクロセルは、半導体により構成される電子素子の電源ノード部分または接地ノード部分となるノード部分を有し、前記ノード部分はセル自体では電源メタルまたは接地メタルに配線されておらずメタル層との接続を担うビアホールとなる部分を一つ以上備えるとともに、前記ノード部分は互いに配線されずにオープンとし、更に、前記ノード部分は、配置配線で電源メタルまたは接地メタルとなる上層のメタル層に達することになるグローバルノード部分と、配置配線で前記上層のメタル層より下層のメタル層に達することになるローカルノード部分とが混在するようにして設けておき、前記配置配線では、前記ローカルノード部分を前記下層のメタル層に前記ビアホールを介して接続するとともに、前記下層のメタル層をグローバルノード部分または他のローカルノード部分に接続し、前記グローバルノード部分を、それよりも上層に配置された前記下層のメタル層及び更に上層に配置された前記上層のメタル層にビアホールを介して接続することにより、前記電源メタルまたは前記接地メタルとなる上層のメタル層への接続を、ローカルノード部分では少なくともグローバルノード部分を介して行うことを特徴とする。
【００１４】
上記の構成であれば、従来のマクロセルがそれ自体で備えていた第１のメタル層からなる電源線並びに接地線は不要となる。従って、電源線を規定位置に配するといった制約は受けないことになり、設計の自由度が増す。また、電源線が不要になった分、その部分に信号配線を配することが可能となり、集積度が向上する。また、電源ノード部分の個数や接続形態を情報化し、当該情報を配置配線ソフトウェアにおいて通常のマクロセルの入出力端子間の接続情報と同様に追加すればよいから、既存の配置配線ソフトウェアを容易に利用できる。また、基本的には各マクロセルが基幹電源線となる上層のメタル層から直接的に電力の供給を受けることになり、且つ、各マクロセルのノード部分の個数に制限がなく、適宜変更が可能であるから、マクロセルの電流容量の増大に対しても柔軟に対応することができる。更に、基幹電源線となるメタル層を上層側に配することで太幅等の利点を享受する一方、基幹電源線となるメタル層を上層側に配することでビアホールが増えたとしても、第１のメタル層で多くの信号配線を賄うことができるから、第２，第３層といった上層のメタル層での信号配線は複雑でなく、この信号配線が上記ビアホールで制限されることも少ない。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態を図に基づいて説明する。
【００１６】
図１（ａ）は、４入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成るこの発明の実施の形態のマクロセルＭＳを示している。マクロセルＭＳは、略矩形状の素子形成領域に、図１（ｂ）の各種トランジスタを構成して成るものである。
【００１７】
図１（ｃ）の“Ａ”は、グローバルなノード部分を示しており、グローバルなＶＤＤノードにはＶＤＤＧの符号を付記し、グローバルなＧＮＤノードにはＧＮＤＧの符号を付記している。ここで、グローバルとは、例えば第４メタル層をスタンダードセルにおける配置配線で基幹たるＶＤＤ線およびＧＮＤ線とする場合に、当該第４メタル層に接続されることになる部分と定義される。このグローバルなＶＤＤノード（ＶＤＤＧ）およびグローバルなＧＮＤノード（ＧＮＤＧ）には、第３ビアホール（第３メタル層と第４メタル層を接続）ＶＩＡ３、第２ビアホール（第２メタル層と第３メタル層を接続）ＶＩＡ２、及び第１ビアホール（第１メタル層と第２メタル層を接続）ＶＩＡ１が重ねて形成される。
【００１８】
また、図の“Ｂ”はローカルなノード部分を示しており、ローカルな第１のＶＤＤノードにはＶＤＤＬ１の符号を付記し、ローカルな第２のＶＤＤノードにはＶＤＤＬ２の符号を付記している。ここで、ローカルとは、前記第４メタル層に直接に接続されるのではなく、前記グローバルなＶＤＤノード（ＶＤＤＧ）を介して第４メタル層に接続されるものであると定義される。ローカルなＶＤＤノード（ＶＤＤＬ１）には、第２ビアホールＶＩＡ２、及び第１ビアホールＶＩＡ１が重ねて形成され、ローカルなＶＤＤノード（ＶＤＤＬ２）には、第１ビアホールＶＩＡ１が形成される。また、図の方形状黒塗り部分Ｆ…は、コンタクト部分（フィールドと第１メタル層を接続）を示している。
【００１９】
４入力ＮＡＮＤ回路における信号出力線となるのは図１（ｃ）のＯ1 で示された部分（ハッチングを施している）であり、この部分および他のハッチングを施している部分は、第１のメタル層１を用いて形成されている。４入力ＮＡＮＤ回路における信号入力線となる部分は、図のＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 で示された部分であり、この部分はポリシリコン層Ｐ…にて形成される。
【００２０】
図２（ａ）は、２入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成るこの発明の実施の形態のマクロセルＭＳを示している。マクロセルＭＳは、略矩形状の素子形成領域に、図２（ｂ）の各種トランジスタを構成して成るものである。図１（ｃ）の“Ａ”は、グローバルなノード部分を示しており、グローバルなＶＤＤノードにはＶＤＤＧの符号を付記し、グローバルなＧＮＤノードにはＧＮＤＧの符号を付記している。このグローバルなＶＤＤノード（ＶＤＤＧ）およびグローバルなＧＮＤノード（ＧＮＤＧ）には、第３ビアホールＶＩＡ３、第２ビアホールＶＩＡ２、及び第１ビアホールＶＩＡ１が重ねて形成される。
【００２１】
また、図の“Ｂ”はローカルなノード部分を示しており、ローカルなＶＤＤノードにはＶＤＤＬ１の符号を付記し、ローカルなＧＮＤノードにはＧＮＤＬ１の符号を付記している。ローカルなＶＤＤノード（ＶＤＤＬ１）には、第２ビアホールＶＩＡ２、及び第１ビアホールＶＩＡ１が重ねて形成され、ローカルなＧＮＤノード（ＧＮＤＬ１）には、第１ビアホールＶＩＡ１が形成される。また、図の方形状黒塗り部分Ｆ…は、コンタクト部分（フィールドと第１メタル層を接続）を示している。
【００２２】
このように、この発明に用いられるマクロセルＭＳは、半導体により構成される論理ゲートの電源ノード部分はセル自体ではメタル配線されておらずにメタル配線との接続を担うビアホールとなる部分を有している。そして、前記電源ノード部分を複数備える場合にはそれらは互いに配線されずにオープンになっている。即ち、従来のマクロセルｍｓがそれ自体で備えていた第１のメタル層からなる電源線や接地線は備えない構造を実現している。
【００２３】
図３は、前述したこの発明のマクロセルＭＳから成るスタンダードセルの一部をなすＲＯＷ０，ＲＯＷ１を示すとともに、各ＲＯＷ０，ＲＯＷ１間の配線構造を示している。ただし、第１メタル層およびそれ以下の層（フィールド、ポリシリコン、コンタクト等）は示していない。ＲＯＷ０の上側縁部分を覆うように横方向に長く第４メタル層４からなる第１のグローバルライン（グローバル電源ラインＶＤＤ５）が形成され、ＲＯＷ０の下側縁部分とＲＯＷ１の上側縁部分を跨いで横方向に長く第４メタル層４からなる第２のグローバルライン（グローバル接地ラインＧＮＤ６）が形成され、ＲＯＷ１の下側縁部分を覆うように横方向に長く第４メタル層４からなる第３のグローバルライン（グローバル電源ラインＶＤＤ７）が形成されている。
【００２４】
図の“Ａ”で示されている部分は、グローバルなノード部分（ＶＤＤＧ，ＧＮＤＧ）を示しており、このグローバルなノード部分Ａは、前記のグローバルラインＶＤＤ５，ＧＮＤ６，ＶＤＤ７に対応するように形成されている。また、図の“Ｂ”で示されている部分は、ローカルなノード部分（ＶＤＤＬ，ＧＮＤＬ）を示している。そして、右から左へ引かれた斜め線のハッチング部分は、第３メタル層３を示しており、左から右へ引かれた斜め線のハッチング部分は、第２メタル層２を示している。また、図の“＋”で示された部分は、入出力ノード（Ｉ／Ｏ端子）を示している。
【００２５】
そして、第４メタル層から成る前記のグローバル電源ラインＶＤＤ５，ＶＤＤ７、及びグローバル接地ラインＧＮＤ６と、前記のグローバルなノード部分Ａ（ＶＤＤＧ，ＧＮＤＧ）とが接続されている。そして、ローカルなノード部分Ｂは、種々の接続形態でグローバルなノード部分Ａに接続されている。例えば、図のＱ矢示部に示すごとく、ローカルノードＢが第３メタル層３を介して自身のマクロセルのグローバルノードＡに接続されたり、図のＲ矢示部に示すごとく、異なるＲＯＷ０，ＲＯＷ１間において、ローカルノードＢが他のＲＯＷにおけるマクロセルのグローバルノードＡに接続されたり、図のＳ矢示部に示すごとく、異なるＲＯＷ０，ＲＯＷ１間において、ローカルノードＢが他のＲＯＷにおけるマクロセルのローカルノードＢを介し、更にその隣のマクロセルのグローバルノードＡに接続されている。
【００２６】
図４は、上述したＲＯＷから成る半導体装置のネットリストの一部分を例示した説明図である。配置配線のためのソフトウェア上で前述したマクロセルＭＳを使用する場合には、マクロセルＭＳ単位で予め定められた数のローカルノード（ＶＤＤＬ、ＧＮＤＬ）とグローバルノード（ＶＤＤＧ、ＧＮＤＧ）を接続する情報（図のαで示された部分）を把握しておく。例えば、Ｘ１（２入力ＮＡＮＤ）は、一つのローカルノードＶＤＤＬ１だけを持ち、Ｘ２（インバーター）は、ローカルノードを持たず、Ｘ３（２入力ＮＯＲ）は二つのローカルノードＶＤＤＬ１，ＶＤＤＬ２と一つのローカルノードＧＮＤＬ１を持つという情報を用意する。そして、回路図から配置配線用ネットリストを生成する際に、上記の情報を、通常のマクロセルＭＳ間の入出力端子間の接続情報（図のβで示された部分）と同様に追加すればよい。
【００２７】
以上説明したように、この発明であれば、従来のマクロセルがそれ自体で備えていた第１のメタル層からなる電源線や接地線は不要となる。従って、電源線や接地線を規定位置に配するといった制約は受けないことになり、マクロセルの高さを適宜変更できる等、設計の自由度が増す。また、電源線や接地線が不要になった分、その部分に信号配線を配することが可能となり、集積度が向上するとともに、ドレインコンタクトをフィールド内に配置するときの制限（図５の従来マクロセルでは、ドレインコンタクトがＶＤＤ線１０１に触れないように数を少なくしている）も無くなり、トランジスタの性能の向上も図れる。また、電源ノード部分や接地ノード部分の個数や接続形態を情報化し、当該情報を配置配線ソフトウェアにおいて通常のマクロセルの入出力端子間の接続情報と同様に追加すればよいから、既存の配置配線ソフトウェアを容易に利用できる。また、基本的には各マクロセルＭＳが基幹電源線となる上層のメタル層（この実施の形態では第４のメタル層）から直接的に電力の供給を受けることになり、且つ、各マクロセルＭＳのノード部分の個数に制限がなく、適宜変更が可能であるから、マクロセルＭＳの電流容量の増大に対しても柔軟に対応することができる。更に、基幹電源線となるメタル層を上層側に配することで太幅等の利点を享受する一方、基幹電源線となるメタル層を上層側に配することでビアホールが増えたとしても、第１のメタル層で多くの信号配線を賄うことができるから、第２，第３層といった上層のメタル層での信号配線は複雑でなく、この信号配線が上記ビアホールで制限されることも少ない。
【００２８】
なお、この実施の形態では、第４のメタル層に基幹となる電源線や接地線を配したが、これに限られるものではない。また、マクロセルとして４入力ＮＡＮＤゲートマクロセルと２入力ＮＯＲマクロセルを示したが、これ以外のマクロセルにおいてもこの発明を適用できることは勿論である。
【００２９】
【発明の効果】
以上説明したように、この発明によれば、従来のマクロセルがそれ自体で備えていた第１のメタル層からなる電源線は不要となるので、設計の自由度、集積度、及びトランジスタ性能が向上するとともに、既存の配置配線ソフトウェアの利用が可能であり、マクロセルの電流容量の増大に対しても柔軟に対応できる等の優れた諸効果を奏する。
【図面の簡単な説明】
【図１】  同図（ａ）は４入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成るこの発明の実施の形態のマクロセルを示した説明図である。
【図２】  同図（ａ）は、２入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成るこの発明の実施の形態のマクロセルを示した説明図である。
【図３】  この発明のスタンダードセル方式の半導体集積回路におけるスタンダードセルの一部をなすＲＯＷを示した説明図である。
【図４】  この発明のスタンダードセル方式の半導体集積回路のネットリストの一部分を例示した説明図である。
【図５】  同図（ａ）は、２入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成る従来のマクロセルを示した説明図である。
【図６】  従来のマクロセルから成るスタンダードセル方式の半導体集積回路における二組のｒｏｗを示した模式図である。
【符号の説明】
１    第１のメタル層
２    第２のメタル層
３    第３のメタル層
４    第４のメタル層
ＶＤＤＧ  グローバルなＶＤＤノード
ＧＮＤＧ  グローバルなＧＮＤノード
ＶＤＤＬ  ローカルなＶＤＤノード
ＧＮＤＬ  ローカルなＧＮＤノード
ＶＩＡ    ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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