(57)【特許請求の範囲】
【請求項１】
プログレッシブ方式の信号をインターレース方式の信号に変換する変換回路であって、
上記プログレッシブ方式の信号に対応する第１の水平同期信号に基づいて、上記プログレッシブ方式のデータ信号を一つおきに書き込むように指示する書き込みリクエストを生成し、上記第１の水平同期信号を分周した分周同期信号に基づいて、上記書き込みリクエストに応じて書き込まれるデータを読み出すように指示する読み出しリクエスト信号を生成する第１の回路と、
上記第１の回路による書き込みリクエストおよび上記プログレッシブ方式の信号に対応する第１のクロック信号に同期して上記プログレッシブ方式のデータ信号を一つおきに書き込みながら、上記読み出しリクエスト信号および上記第１のクロック信号を上記第１の水平同期信号の分周比と同じ分周比をもって分周された第２のクロック信号に同期して書き込んだデータを読み出す第２の回路と、
上記第２の回路に入力されるプログレッシブ方式の信号が、インターレース方式の信号から変換した信号であるかプログレッシブ方式の信号に基づいて生成された信号であるかを判別し、判別結果を示すパリティ信号を生成して上記第１の回路に出力する第３の回路と、を有し、
上記第３の回路は、
上記第２の回路に入力されるプログレッシブ方式の信号が、インターレース方式の信号から変換した信号の場合、当該インターレース方式の信号を奇数フィールドであるのか偶数フィールドであるのかのフィールド判別をインターレース方式の信号に対応した第１の水平同期信号および第１の垂直同期信号に基づいて行い、判別結果を示すパリティ信号を生成して上記第１の回路に出力し、
上記第２の回路に入力されるプログレッシブ方式の信号が、プログレッシブ方式の信号に基づいて生成されたものである場合には、上記第１の回路に入力されるプログレッシブ方式の信号に対応した第１の垂直同期信号に基づいてパリティ信号を生成し上記第１の回路に出力し、
上記第１の回路は、
上記パリティ信号に基づいて奇数フィールドまたは偶数フィールドの対応するデータの書き込みリクエスト、および読み出しリクエストを生成する
変換回路。
【請求項２】
上記第１の回路は、
上記第２の回路に入力されるプログレッシブ方式の信号が、インターレース方式の信号から変換した信号の場合、プログレッシブ／インターレース変換に使うパリティ信号を入力信号のパリティと極性を合わせる
請求項１記載の変換回路。
【請求項３】
プログレッシブ方式またはインターレース方式の画像信号を入力して、所定の信号処理を施してプログレッシブ方式の信号として出力する信号処理回路と、
上記信号処理回路から出力されるプログレシッブ方式の信号をインターレース方式の信号に変換する変換回路と、を有し、
上記変換回路は、
上記信号処理回路から出力された上記プログレッシブ方式の信号に対応する第１の水平同期信号に基づいて、上記プログレッシブ方式のデータ信号を一つおきに書き込むように指示する書き込みリクエストを生成し、上記第１の水平同期信号を分周した分周同期信号に基づいて、上記書き込みリクエストに応じて書き込まれるデータを読み出すように指示する読み出しリクエスト信号を生成する第１の回路と、
上記第１の回路による書き込みリクエストおよび上記信号処理回路から出力された上記プログレッシブ方式の信号に対応する第１のクロック信号に同期して上記信号処理回路による上記プログレッシブ方式のデータ信号を一つおきに書き込みながら、上記読み出しリクエスト信号および上記第１のクロック信号を上記第１の水平同期信号の分周比と同じ分周比をもって分周された第２のクロック信号に同期して書き込んだデータを読み出す第２の回路と、
上記第２の回路に入力される上記プログレッシブ方式の信号が、上記信号処理回路においてインターレース方式の信号から変換した信号であるかプログレッシブ方式の信号に基づいて生成された信号であるかを判別し、判別結果を示すパリティ信号を生成して上記第１の回路に出力する第３の回路と、を有し、
上記第３の回路は、
上記第２の回路に入力されるプログレッシブ方式の信号が、上記信号処理回路においてインターレース方式の信号から変換した信号の場合、当該インターレース方式の信号を奇数フィールドであるのか偶数フィールドであるのかのフィールド判別をインターレース方式の信号に対応した第１の水平同期信号および第１の垂直同期信号に基づいて行い、判別結果を示すパリティ信号を生成して上記第１の回路に出力し、
上記第２の回路に入力されるプログレッシブ方式の信号が、上記信号処理回路においてプログレッシブ方式の信号に基づいて生成されたものである場合には、上記第１の回路に入力されるプログレッシブ方式の信号に対応した第１の垂直同期信号に基づいてパリティ信号を生成し上記第１の回路に出力し、
上記第１の回路は、
上記パリティ信号に基づいて奇数フィールドまたは偶数フィールドの対応するデータの書き込みリクエスト、および読み出しリクエストを生成する
画像処理装置。
【請求項４】
上記第１の回路は、
上記第２の回路に入力されるプログレッシブ方式の信号が、インターレース方式の信号から変換した信号の場合、プログレッシブ／インターレース変換に使うパリティ信号を入力信号のパリティと極性を合わせる
請求項３記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば固定画質のプログレッシブ出力するスキャンコンバータ等の信号処理回路により、インターレース方式のプラズマディスプレイパネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ；ＰＤＰ）等の表示装置を駆動する際に、信号処理回路のデータを１ラインおきに取り出してインターレースに変換する変換回路、およびそれを用いた画像処理装置に関するものである。
【０００２】
【従来の技術】
現在、液晶ディスプレイデバイス（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｅｖｉｃｅ；ＬＣＤ）やＰＤＰなどの固定画素の表示装置はプログレッシブ方式が主流である。
したがって、これらに使われるスキャンコンバーターもプログレッシブ方式の出力のものが多い。
【０００３】
たとえば、ＰＤＰを用いた表示装置においては、入力画像信号から３原色信号Ｒ（赤）、Ｇ（緑）、Ｂ（青）が復元された後、アナログ信号をデジタル信号に変換してスキャンコンバータに供給する。
そして、スキャンコンバータにおいて、入力信号と表示装置の縦横の画素数が異なることがあることから、その調整、変換を行う。たとえば、入力したデジタル信号を所定クロックで画像メモリに書き込み、次に書き込まれたデータをたとえば書き込み用クロックと異なる周波数のクロックに同期させて読み出して、たとえばプラズマディスプレイの縦横の画素数に合わせた映像信号を生成して、ディスプレイに供給する。
【０００４】
【発明が解決しようとする課題】
ところで、ＰＤＰでは、解像度や明るさやコストの面でメリットなどがあることから、インターレース方式を採用したものが存在する。
【０００５】
しかしながら、上述したように、現在では、プログレッシブ出力のスキャンコンバータしか実用に供されていないことから、インターレース方式の表示装置を駆動する場合はそのままでは不可能である。
したがって、プログレッシブ出力のスキャンコンバータであっても、インターレース方式の表示装置に表示することができる回路の実現が望まれている。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、プログレッシブ出力の信号処理回路であっても、インターレース方式の表示装置に表示することができる変換回路およびそれを用いた画像処理装置を提供することにある。
【０００７】
【課題を解決するための課題】
上記目的を達成するため、本発明は、プログレッシブ方式の信号をインターレース方式の信号に変換する変換回路であって、上記プログレッシブ方式の信号に対応する第１の水平同期信号に基づいて、上記プログレッシブ方式のデータ信号を一つおきに書き込むように指示する書き込みリクエストを生成し、上記第１の水平同期信号を分周した分周同期信号に基づいて、上記書き込みリクエストに応じて書き込まれるデータを読み出すように指示する読み出しリクエスト信号を生成する第１の回路と、上記第１の回路による書き込みリクエストおよび上記プログレッシブ方式の信号に対応する第１のクロック信号に同期して上記プログレッシブ方式のデータ信号を一つおきに書き込みながら、上記読み出しリクエスト信号および上記第１のクロック信号を上記第１の水平同期信号の分周比と同じ分周比をもって分周された第２のクロック信号に同期して書き込んだデータを読み出す第２の回路と、上記第２の回路に入力されるプログレッシブ方式の信号が、インターレース方式の信号から変換した信号であるかプログレッシブ方式の信号に基づいて生成された信号であるかを判別し、判別結果を示すパリティ信号を生成して上記第１の回路に出力する第３の回路と、を有し、上記第３の回路は、上記第２の回路に入力されるプログレッシブ方式の信号が、インターレース方式の信号から変換した信号の場合、当該インターレース方式の信号を奇数フィールドであるのか偶数フィールドであるのかのフィールド判別をインターレース方式の信号に対応した第１の水平同期信号および第１の垂直同期信号に基づいて行い、判別結果を示すパリティ信号を生成して上記第１の回路に出力し、上記第２の回路に入力されるプログレッシブ方式の信号が、プログレッシブ方式の信号に基づいて生成されたものである場合には、上記第１の回路に入力されるプログレッシブ方式の信号に対応した第１の垂直同期信号に基づいてパリティ信号を生成し上記第１の回路に出力し、上記第１の回路は、上記パリティ信号に基づいて奇数フィールドまたは偶数フィールドの対応するデータの書き込みリクエスト、および読み出しリクエストを生成する。
【００１１】
また、本発明の画像処理装置は、プログレッシブ方式またはインターレース方式の画像信号を入力して、所定の信号処理を施してプログレッシブ方式の信号として出力する信号処理回路と、上記信号処理回路から出力されるプログレシッブ方式の信号をインターレース方式の信号に変換する変換回路と、を有し、上記変換回路は、上記信号処理回路から出力された上記プログレッシブ方式の信号に対応する第１の水平同期信号に基づいて、上記プログレッシブ方式のデータ信号を一つおきに書き込むように指示する書き込みリクエストを生成し、上記第１の水平同期信号を分周した分周同期信号に基づいて、上記書き込みリクエストに応じて書き込まれるデータを読み出すように指示する読み出しリクエスト信号を生成する第１の回路と、上記第１の回路による書き込みリクエストおよび上記信号処理回路から出力された上記プログレッシブ方式の信号に対応する第１のクロック信号に同期して上記信号処理回路による上記プログレッシブ方式のデータ信号を一つおきに書き込みながら、上記読み出しリクエスト信号および上記第１のクロック信号を上記第１の水平同期信号の分周比と同じ分周比をもって分周された第２のクロック信号に同期して書き込んだデータを読み出す第２の回路と、上記第２の回路に入力される上記プログレッシブ方式の信号が、上記信号処理回路においてインターレース方式の信号から変換した信号であるかプログレッシブ方式の信号に基づいて生成された信号であるかを判別し、判別結果を示すパリティ信号を生成して上記第１の回路に出力する第３の回路と、を有し、上記第３の回路は、上記第２の回路に入力されるプログレッシブ方式の信号が、上記信号処理回路においてインターレース方式の信号から変換した信号の場合、当該インターレース方式の信号を奇数フィールドであるのか偶数フィールドであるのかのフィールド判別をインターレース方式の信号に対応した第１の水平同期信号および第１の垂直同期信号に基づいて行い、判別結果を示すパリティ信号を生成して上記第１の回路に出力し、上記第２の回路に入力されるプログレッシブ方式の信号が、上記信号処理回路においてプログレッシブ方式の信号に基づいて生成されたものである場合には、上記第１の回路に入力されるプログレッシブ方式の信号に対応した第１の垂直同期信号に基づいてパリティ信号を生成し上記第１の回路に出力し、上記第１の回路は、上記パリティ信号に基づいて奇数フィールドまたは偶数フィールドの対応するデータの書き込みリクエスト、および読み出しリクエストを生成する。
【００１３】
本発明によれば、第１の回路において、プログレッシブ方式の信号に対応する同期信号に基づいて、プログレッシブ方式のデータ信号を一つおきに書き込むように指示する書き込みリクエストが生成され、かつ同期信号を分周した分周同期信号に基づいて、書き込みリクエストに応じて書き込まれるデータを読み出すように指示する読み出しリクエスト信号が生成されて第２の回路に供給される。
第２の回路では、第１の回路による書き込みリクエストに基づいてプログレッシブ方式のデータ信号が一つおきに書き込まれながら、読み出しリクエスト信号に基づいて書き込んだデータが読み出される。
すなわち、プログレッシブ方式の信号がインターレース方式の信号に変換されて出力される。
【００１４】
また、本発明によれば、第１の回路に入力されるプログレッシブ方式の信号が、インターレース方式の信号から変換した信号の場合、第３の回路において、当該インターレース方式の信号が奇数フィールドであるのか偶数フィールドであるのかのフィールド判別が行われ、その結果がパリティ信号として第１の回路に供給される。
そして、第１の回路では、パリティ信号に基づいて奇数フィールドまたは偶数フィールドの対応するデータの書き込みリクエスト、および読み出しリクエストが生成される。
【００１５】
【発明の実施の形態】
図１は、本発明に係る変換回路を採用した画像処理装置の一実施形態を示すブロック構成図である。
【００１６】
本画像処理装置１０は、図１に示すように、信号処理回路としてのスキャンコンバータ１１、およびプログレッシブ−インターレース（ＰＩ）変換回路１２を主構成要素として有している。
そして、ＰＩ変換回路１２は、第２の回路としてのＤＣ−ＦＩＦＯ(Dual Clock First in First Out) メモリ１２１、ＤＣ−ＦＩＦＯメモリ１２１をコントロールする第１の回路としてのメモリコントローラ１２２、および第３の回路としてのパリティ生成器１２３により構成されている。
【００１７】
スキャンコンバータ１１は、図示しないアナログ／デジタル（Ａ／Ｄ）コンバータでデジタル信号に変換された３原色信号Ｒ（赤）、Ｇ（緑）、Ｂ（青）、水平同期信号Ｈ−ＳＹＮＣ、垂直同期信号Ｖ−ＳＹＮＣ、およびクロック信号ＣＬＫを受けて、入力３原色信号、すなわちＲ、Ｇ、Ｂデジタル信号を所定クロックで画像メモリに書き込み、次に書き込まれたデータをたとえば書き込み用クロックと異なる周波数のクロックに同期させて読み出して、たとえばプラズマディスプレイの縦横の画素数に合わせたプログレッシブ方式の映像信号を生成して、ＰＩ変換回路１２のＤＣ−ＦＩＦＯ(Dual Clock First in First Out) メモリに供給する。
【００１８】
スキャンコンバータ１１は、さまざまな入力信号を画像変換して固定画素のプログレッシブ方式で出力する。
すなわち、プログレッシブ方式の入力信号はプログレッシブ方式で出力することはもとより、インターレース方式の入力信号をプログレッシブ方式の映像信号に変換して出力する。
スキャンコンバータ１１は、このプログレッシブ方式の映像信号を出力する際には、それに対応した水平同期信号Ｈ−ＳＹＮＣＯ、垂直同期信号Ｖ−ＳＹＮＣＯ、およびクロック信号ＣＬＫＯを、ＰＩ変換回路１２の、メモリコントローラ１２２に供給し、垂直同期信号Ｖ−ＳＹＮＣＯをパリティ生成器１２３に供給し、たとえば周波数８０ＭＨｚのクロック信号をＤＣ−ＦＩＦＯメモリ１２１に供給する。
【００１９】
ＤＣ−ＦＩＦＯメモリ１２１は、スキャンコンバータ１１によるプログレッシブ方式のＲ、Ｇ、Ｂデジタル信号を、８０ＭＨｚのクロック信号でメモリコントローラ１２２により書き込みリクエストＷＲＥＱに同期して書き込みながら、４０ＭＨｚのクロックおよび読み出しリクエストＲＲＥＱに同期して、奇数フィールド（ｏｄｄ  ｆｉｅｌｄ）の場合には図２に示すように、１，３，５．．．ラインを取り出して出力し、偶数フィールド（ｅｖｅｎ  ｆｉｅｌｄ）の場合には、図３に示すように、２，４，６．．．ラインを取り出して出力する。
すなわち、ＤＣ−ＦＩＦＯメモリ１２１は、プログレッシブ方式の信号をインターレース方式の信号に変換して出力する。
【００２０】
たとえば、ＤＣ−ＦＩＦＯメモリ１２１における書き込みクロック信号は８０ＭＨｚ，書き込み水平同期信号は（H.Sync）は６７．５ｋＨｚで、読み出し側はそれぞれ半分の、読み出しクロック信号は４０ＭＨｚ、水平同期信号（H.Sync）は３３．７５ｋＨｚである。
【００２１】
図２に示すように、奇数フィールドの場合は、まず１ライン目のデータを８０ＭＨｚの書き込みクロック信号でＤＣ−ＦＩＦＯメモリ１２１に書き込みながら、４０ＭＨｚの読み出しクロック信号でそのデータを読み出して出力する。
そして、２ライン目は何もせずに、次は３ライン目を同様に書き込みながら読み出して出力する。
この動作を繰り返して１ラインおきにデータを取り出してインターレースに変換する。
【００２２】
偶数フィールドの場合は、図３に示すように、同様にして、２，４，６．．．ラインを取り出して出力する。
【００２３】
メモリコントローラ１２２は、スキャンコンバータ１１による水平同期信号Ｈ−ＳＹＮＣＯを受けて、たとえば図２（Ｂ）または図３（Ｂ）に示すように、水平同期信号Ｈ−ＳＹＮＣＯの奇数フィールドまたは偶数フィールドを規定する隣接するパルス間に所定パルス幅の書き込みリクエスト信号ＷＲＥＱを生成してＤＣ−ＦＩＦＯメモリ１２１に供給し、また、たとえばスキャンコンバータ１１による水平同期信号Ｈ−ＳＹＮＣＯを受けて、たとえば図２（Ｄ）または図３（Ｄ）に示すように、水平同期信号Ｈ−ＳＹＮＣＯを２分周した読み出し水平同期信号を生成し、そのパルス間に所定パルス幅の読み出しリクエスト信号ＲＲＥＱを生成してＤＣ−ＦＩＦＯメモリ１２１に供給する。
また、メモリコントローラ１２２は、パリティ生成器１２３によるパリティ信号Ｓ１２３を受けて、奇数または偶数に応じた書き込みリクエストＷＲＥＱおよび読み出しリクエストＲＲＥＱを生成し、またパリティ信号を図示しない表示装置であるたとえばＰＤＰに供給する。
【００２４】
パリティ生成器１２３は、まず、スキャンコンバータ１１に入力される水平同期信号Ｈ−ＳＹＮＣおよび垂直同期信号Ｖ−ＳＹＮＣをもとにスキャンコンバータ１１への入力信号がプログレッシブ方式の信号であるのか、インターレース方式の信号であるのかを判別し、本変換回路１２がプログレッシブ方式の信号をインターレース方式の信号に変換することから、インターレース方式の信号である場合、奇数フィールドであるのか偶数フィールドであるのかのフィールド判別を行い、その判別結果を示すパリティ信号Ｓ１２３をメモリコントローラ１２２に供給する。
【００２５】
なお、スキャンコンバータ１１からの出力はプログレッシブ方式の信号であることから、それをインターレースに変換するためには、パリティ信号の極性はどっちでもいいと考えられる。
パリティ生成器１２３は、実際にスキャンコンバータ１１への入力信号がプロフレッシブ信号の場合の極性はどっちでもいいので、スキャンコンバータ１１の出力の垂直同期信号Ｖ−ＳＹＮＣＯを受けて図示しないＴ型フリップフロップ（T-FF（Toggle-Flip Flop））を用いてパリティ信号Ｓ１２３を生成する。
【００２６】
しかし、スキャンコンバータ１１への入力信号がインターレース信号の場合は、実験の結果、入力のパリティと極性を合わせないと画質が劣化する。
そのために、本実施形態に係るパリティ生成器１２３は、スキャンコンバータ１１に入力される水平同期信号Ｈ−ＳＹＮＣおよび垂直同期信号Ｖ−ＳＹＮＣをもとにしてパリティ信号Ｓ１２３を生成している。
【００２７】
なお、ＮＴＳＣやＰＡＬ、ＤＴＶのインターレース信号の水平同期信号Ｈ−ＳＹＮＣおよび垂直同期信号Ｖ−ＳＹＮＣを簡単に図示すると図４に示すような関係にある。
すなわち、垂直同期信号Ｖ−ＳＹＮＣの縁においてあるフィールドでは、水平同期信号Ｈ−ＳＹＮＣおよび垂直同期信号Ｖ−ＳＹＮＣの縁は揃っていて、次のフィールドで０．５Ｈずれる。
【００２８】
次に、上記構成による動作を説明する。
【００２９】
スキャンコンバータ１１に対して、図示しないＡ／Ｄコンバータでデジタル信号に変換された３原色のＲ、Ｇ、Ｂデジタル信号、水平同期信号Ｈ−ＳＹＮＣ、垂直同期信号Ｖ−ＳＹＮＣ、およびクロック信号ＣＬＫが供給される。
スキャンコンバータ１１では、たとえばＲ、Ｇ、Ｂデジタル信号が所定クロックで画像メモリに書き込まれ、次に書き込まれたデータがたとえば書き込み用クロックと異なる周波数のクロックに同期されて読み出され、ＰＤＰの縦横の画素数に合わせたプログレッシブ方式の映像信号が生成されて、ＰＩ変換回路１２のＤＣ−ＦＩＦＯメモリ１２１に供給される。
【００３０】
また、スキャンコンバータ１１からは、プログレッシブ方式の映像信号を出力する際には、それに対応した水平同期信号Ｈ−ＳＹＮＣＯ、垂直同期信号Ｖ−ＳＹＮＣＯ、およびクロック信号ＣＬＫＯが、ＰＩ変換回路１２のメモリコントローラ１２２に供給され、垂直同期信号Ｖ−ＳＹＮＣＯがパリティ生成器１２３に供給され、たとえば周波数８０ＭＨｚのクロック信号がＤＣ−ＦＩＦＯメモリ１２１に供給される。
【００３１】
ここで、パリティ生成器１２３には、スキャンコンバータ１１に入力される水平同期信号Ｈ−ＳＹＮＣおよび垂直同期信号Ｖ−ＳＹＮＣが供給されている。
【００３２】
そして、パリティ生成器１２３では、スキャンコンバータ１１に入力される水平同期信号Ｈ−ＳＹＮＣおよび垂直同期信号Ｖ−ＳＹＮＣをもとにスキャンコンバータ１１への入力信号がプログレッシブ方式の信号であるのかインターレース方式の信号であるのかが判別される。
判別の結果、スキャンコンバータ１１への入力信号がプログレッシブ方式の信号である場合には、スキャンコンバータ１１から供給された垂直同期信号Ｖ−ＳＹＮＣＯに基づいてパリティ信号Ｓ１２３が生成されてメモリコントローラ１２２に供給される。
【００３３】
一方、判別の結果、スキャンコンバータ１１への入力信号がインターレース方式の信号である場合には、奇数フィールドであるのか偶数フィールドであるのかのフィールド判別が行われ、その判別結果がパリティ信号Ｓ１２３としてメモリコントローラ１２２に供給される。
【００３４】
メモリコントローラ１２２においては、スキャンコンバータ１１による水平同期信号Ｈ−ＳＹＮＣＯを受けて、たとえば図２（Ｂ）または図３（Ｂ）に示すように、水平同期信号Ｈ−ＳＹＮＣＯの奇数フィールドまたは偶数フィールドを規定する隣接するパルス間に所定パルス幅の書き込みリクエスト信号ＷＲＥＱが生成されてＤＣ−ＦＩＦＯメモリ１２１に供給される。
また、メモリコントローラ１２２においては、たとえばスキャンコンバータ１１による水平同期信号Ｈ−ＳＹＮＣＯを受けて、たとえば図２（Ｄ）または図３（Ｄ）に示すように、水平同期信号Ｈ−ＳＹＮＣＯを２分周した読み出し水平同期信号が生成され、そのパルス間に所定パルス幅の読み出しリクエスト信号ＲＲＥＱが生成されてＤＣ−ＦＩＦＯメモリ１２１に供給される。
なお、メモリコントローラ１２２では、パリティ生成器１２３によるパリティ信号Ｓ１２３を受けて、奇数または偶数に応じた書き込みリクエストＷＲＥＱおよび読み出しリクエストＲＲＥＱが生成され、またパリティ信号が図示しない表示装置であるたとえばＰＤＰに供給される。
【００３５】
そして、ＤＣ−ＦＩＦＯメモリ１２１では、スキャンコンバータ１１によるプログレッシブ方式のＲ、Ｇ、Ｂデジタル信号が、たとえば８０ＭＨｚのクロック信号でメモリコントローラ１２２による書き込みリクエストＷＲＥＱに同期して書き込まれ、これに並行するように、４０ＭＨｚのクロックおよび読み出しリクエストＲＲＥＱに同期して、奇数フィールドの場合には図２に示すように、１，３，５．．．ラインが取り出されて出力され、偶数フィールドの場合には、図３に示すように、２，４，６．．．ラインが取り出されて出力される。
すなわち、ＤＣ−ＦＩＦＯメモリ１２１において、プログレッシブ方式の信号がインターレース方式の信号に変換されて出力される。
【００３６】
以上説明したように、本実施形態によれば、入力画像信号に対して所定の信号処理を施してプログレッシブ方式の信号として出力するスキャンコンバータ１１と、スキャンコンバータ１１によるプログレッシブ方式の信号に対応する同期信号に基づいて、プログレッシブ方式のデータ信号を一つおきに書き込むように指示する書き込みリクエストＷＲＥＱを生成し、同期信号を分周した分周同期信号に基づいて、上記書き込みリクエストに応じて書き込まれるデータを読み出すように指示する読み出しリクエスト信号ＲＲＥＱを生成するメモリコントローラ１２２と、書き込みリクエストに基づいて入力されるプログレッシブ方式のデータ信号を一つおきに書き込みながら、読み出しリクエスト信号に基づいて書き込んだデータを読み出すＤＣ−ＦＩＦＯメモリ１２１とを設けたので、出力がプログレッシブのスキャンコンバータの場合であっても、インターレース方式の表示装置に表示することができる。
【００３７】
また、スキャンコンバータ１１に入力される信号が、インターレース方式の信号である場合、当該インターレース方式の信号を奇数フィールドであるのか偶数フィールドであるのかのフィールド判別を行い、判別結果を示すパリティ信号を生成するパリティ生成器１２３を設けたので、入力信号がインターレース信号の場合、プログレッシブ／インターレース変換に使うパリティ信号を入力信号のパリティと極性を合わせることにより、画質の劣化が少なくすることができる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、出力がプログレッシブの信号処理回路の場合であっても、インターレース方式の表示装置に表示することができる。
【００３９】
また、本発明によれば、入力信号がインターレース信号の場合、プログレッシブ／インターレース変換に使うパリティ信号を入力信号のパリティと極性を合わせることにより、画質の劣化が少なくすることができる利点がある。
【図面の簡単な説明】
【図１】本発明に係る変換回路を採用した画像処理装置の一実施形態を示すブロック構成図である。
【図２】奇数フィールドの場合の変換動作を説明するためのタイミングチャートである。
【図３】偶数フィールドの場合の変換動作を説明するためのタイミングチャートである。
【図４】インターレース信号の水平同期信号Ｈ−ＳＹＮＣおよび垂直同期信号Ｖ−ＳＹＮＣの関係を示す図である。
【符号の説明】
１０…画像処理装置、１１…スキャンコンバータ、１２…プログレッシブ−インターレース（ＰＩ）変換回路、１２１…ＤＣ−ＦＩＦＯメモリ、１２２…メモリコントローラ、１２３…パリティ生成器。
【図１】
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【図２】
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【図３】
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【図４】
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