(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、前記メモリセルアレイの両側に配置された第１及び第２感知増幅器と、前記第１感知増幅器に連結されると共に当該連結部分において互いに隣接して配置された第１ビットライン及び第１相補ビットラインと、前記第２感知増幅器に連結された第２ビットライン及び第２相補ビットラインとを備えた半導体メモリ装置において、
前記第２ビットライン及び前記第２相補ビットラインの中の１本の全体が前記連結部分における前記第１ビットライン及び前記第１相補ビットラインの配置位置の外側に配置され、
前記第１ビットライン及び前記第１相補ビットラインの中の１本は、前記第１ビットライン及び前記第１相補ビットラインの中の他の１本並びに前記第２ビットライン及び前記第２相補ビットラインの中の他の１本とツイストされていることを特徴とする半導体メモリ装置。
【請求項２】
前記第１ビットライン及び前記第１相補ビットラインのうち、前記第１ビットライン及び前記第１相補ビットラインの中の他の１本並びに前記第２ビットライン及び前記第２相補ビットラインの中の他の１本とツイストされる方の１本は、ツイストされる部分のラインを形成する物質が、前記第１ビットライン及び前記第１相補ビットラインのうち前記ツイストされる部分のライン以外の部分を形成する物質と異なる物質であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１ビットライン及び前記第１相補ビットラインのうち前記ツイストされる部分のライン以外の部分を形成する物質はメタルであり、前記第１ビットライン及び前記第１相補ビットラインのうち前記ツイストされる部分のラインを形成する物質はポリサイドであることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１ビットライン及び前記第１相補ビットラインの中の１本は、前記メモリセルアレイの中央部で、前記第１ビットライン及び前記第１相補ビットラインの中の他の１本並びに前記第２ビットライン及び前記第２相補ビットラインの中の他の１本とツイストされていることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特にツイストされたビットライン構造を有する高集積半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化及び大容量化の趨勢に従って、半導体メモリ装置における隣接したビットライン間の間隔は徐々に狭くなっている。隣接したビットライン間の間隔が狭くなると、隣接したビットライン間に発生する結合キャパシタンスが増加し、これにより、リーク雑音が増加する。
【０００３】
図１は、従来の半導体メモリ装置におけるツイストされたビットライン構造を示す回路図である。図１を参照すれば、従来の半導体メモリ装置は、一つのメモリブロック100に多数の感知増幅器121〜126、多数のビットライン対(BLi,/BLi;i=0,1,2,3,4,5)、多数本のワ−ドライン(WLn;n=0,1,2,...)及びメモリセルアレイ141を備える。
【０００４】
メモリセルアレイ141は、多数のメモリセルMを備えており、多数の感知増幅器(121〜126)は、メモリセルアレイ141の両側に配置される。
【０００５】
感知増幅器121〜126には ビットライン対BLi,/BLiが各々一本ずつ連結されて、ビットライン対BLi,/BLiは、対応するビットラインBLiと相補ビットライン/BLiがその中央部でツイストされた構造を有する。
ワ−ドラインWLnは、ビットライン対BLi,/BLiと絶縁された状態で直交している。ワ−ドラインWLnとビットラインBliとが交差する交差点には、メモリセルMが各々一つずつ形成される。即ち、メモリセルMは、一本のワ−ドラインに着目すると、一本おきに選択されるビットライン(相補ビットラインを含む)との交差点に配置される。
【０００６】
ここで、図１に示すメモリブロック100では、多数本のメモリセルMの中から所定のセル101が選択された時にビットライン対BL2,/BL2に発生する結合キャパシタンスについて説明する。
【０００７】
セル101が選択された場合について考えると、セル101の電荷共有に影響を与える結合キャパシタンスは、セル101に連結されたビットラインBL2に発生する結合キャパシタンスと、セル101に連結された相補ビットライン/BL2に発生する結合キャパシタンスとに分けることができる。この場合、セル101周辺のビットラインBL1,BL3では、電荷共有動作が起こらないため、セル101のビットラインBL2が有する結合キャパシタンス成分は全くない。セル101が感知増幅器123により感知される時に影響を及ぼす相補ビットライン/BL2の結合キャパシタンス成分は、セル101のビットラインBL2による(1/2)Cbb1及び(1/2)Cbb2と、セル103のビットラインBL1による(1/2)Cbb3と、セル105の相補ビットライン/BL3による(1/2)Cbb4である。従って、セル101のビットラインBL2に発生する全体の結合キャパシタンスCbbtは、（１）式の通りである。
【０００８】
Cbbt＝（1/2)Cbb1＋(1/2)Cbb2＋(1/2)Cbb3＋(1/2)Cbb4  ・・・（１）
ここで、Cbb1、Cbb2、Cbb3及びCbb4は同一な容量なので、セル101のビットラインBL2に発生する全体キャパシタンスCbbtは、（２）式の通りである。
【０００９】
Cbbt＝2Cbb  ・・・（２）
ここで、Cbbは、ビットライン間に発生する一般の結合キャパシタンスの大きさである。
【００１０】
前述したように、従来の技術によると、セル101が選択される場合において、セル101に連結されたビットラインBL2に発生する結合キャパシタンスCbbtは、一般の結合キャパシタンスCbbの2倍に達するため、これによるリーク雑音が非常に大きくなる。このようなリーク雑音を減少させるためには、ビットライン間に発生する結合キャパシタンスを減少させなければならない。
【００１１】
又、米国特許第5144583号に示された第31図によると、三本のビットライン／相補ビットラインが相互にツイストされている。このツイストされる部分のビットライン／相補ビットラインは、相異なる導電物質で構成される。即ち、二つの導電物質が必要される。この二つの導電物質を使用してビットライン／相補ビットラインをツイストさせると、面積が増加する。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、ビットラインに発生する結合キャパシタンスを減少させた半導体メモリ装置を提供することにある。
【００１３】
本発明の他の目的は、ツイストさせるビットライン及び相補ビットラインが占める面積が小さい半導体メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するため、本発明は、例えば、メモリセルアレイの両側に配置された第１及び第２感知増幅器と、前記第１感知増幅器に連結されると共に当該連結部分において互いに隣接して配置された第１ビットライン及び第１相補ビットラインと、前記第２感知増幅器に連結された第２ビットライン及び第２相補ビットラインとを備え、前記第２ビットライン及び第２相補ビットラインの中の１本は前記第１ビットライン及び第１相補ビットラインの中の１本の外側に配置された半導体メモリ装置において、前記第１ビットライン及び第１相補ビットラインの中の１本が、前記第１ビットライン及び第１相補ビットラインの中の他の１本と第２ビットライン及び第２相補ビットラインの中の１本とツイストされていることを特徴とする。
【００１５】
前記本発明によれば、例えば、半導体メモリ装置のリーク雑音を減少させることができる。
【００１６】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
図２は、本発明の好適な実施の形態に係る半導体メモリ装置のメモリブロックの構造を示す回路図である。図２に示すように、本発明の好適な実施の形態に係る半導体メモリ装置のメモリブロック200は、多数本のビットライン対(BLi,/BLi;i=0,1,2,3,4,5)、多数本のワ−ドライン(WLn;n=0,1,2,...)、メモリセルアレイ211及び多数の感知増幅器SA0〜SA5を備える。
【００１７】
メモリセルアレイ211は、多数のメモリセルMを備えており、多数の感知増幅器SA0〜SA5は、メモリセルアレイ211の両側に配置される。多数のワ−ドラインWLnは、ビットライン対BLi,/BLiと絶縁させて、該ビットライン対BLi,/BLiと交差するように配置される。
【００１８】
多数のメモリセルMは、ビットライン対BLi,/BLiとワ−ドラインWLnとが交差する所定の交差点に各々一ずつ配置される。より詳しくは、メモリセルMは、ワ−ドラインWLnのうち一本のワ−ドラインに着目すると、所定の交差点に一つずつ形成されると共に連続する交差点のうち隣り合う２つの交差点を単位として、当該単位おきに交互に配置される。また、メモリセルMは、例えば、各々MOSトランジスタとMOSキャパシタで構成される。
【００１９】
多数の感知増幅器SA0〜SA5は、ビットライン対BLi,/BLiに各々一つずつ連結される。さらに具体的には、感知増幅器SA0はビットライン対BL0,/BL0に連結され、感知増幅器SA1はビットライン対BL1,/BL1に連結され、感知増幅器SA2はビットライン対BL2,/BL2に連結され、感知増幅器SA3はビットライン対BL3,/BL3に連結され、感知増幅器SA4はビットライン対BL4、/BL4に連結され、感知増幅器SA5はビットライン対BL5,BL5に連結される。
ビットライン対BLi,/BLiにおける隣接した二つのビットライン対において、一方のビットライン対が、他のビットライン対を構成する二本のビットラインの内側に形成される区間がある。さらに具体的には、ビットライン対BL0,/BL0はビットライン対BL1,/BL1の内側に形成される区間があり、ビットライン対BL2,/BL2はビットライン対BL3,/BL3の内側に形成される区間があり、ビットライン対BL4,/BL4はビットライン対BL5,/BL5の内側に形成される区間がある。
【００２０】
前記隣接した二組のビットライン対を各々構成する二本のビットラインは、該二本のビットラインの一端（図中の左端）から中央部までは、互いに隣り合った位置関係を保つ。また、隣接した二組のビットライン対を各々構成する二本の相補ビットラインは、互いに隣り合った位置関係を保ちながら、該二本の相補ビットラインの中央部で２度折れ曲がって進路を変える。また、該二本のビットラインのうち一方のビットラインは、中央部で二度折れ曲がって進路を変え、その後は前記二本の相補ビットラインのうちの一本の相補ビットラインと隣り合った位置関係を保ちながら、該一方のビットラインの他端（図中の右端）まで進む。
【００２１】
具体的には、ビットライン対BL0,/BL0のうちビットラインBL0は、その一端から中央部まではビットライン対BL1,/BL1のうちビットラインBL1と隣接している。相補ビットライン/BL0,/BL1は、その中央部で二度折れ曲がって進路を変える。ビットライン対BL0,/BL0のうちビットラインBL0は、相補ビットライン/BL0,/BL1が折れ曲がった部分で該相補ビットライン/BL0,/BL1とツイストされて、その後、ビットライン対BL0,/BL0のうちビットラインBL0は、ビットライン対BL1,/BL1の相補ビットライン/BL1と隣接される。
【００２２】
また、ビットライン対BL2,/BL2のうちビットラインBL2は、その一端から中央部まではビットライン対BL3,/BL3のうちビットラインBL3と隣接している。相補ビットライン/BL2,/BL3は、その中央部で二度折れ曲がって進路を変える。ビットライン対BL2,/BL2のうちビットラインBL2は、相補ビットライン/BL2,/BL3が折れ曲がった部分で該相補ビットライン/BL2,/BL3とツイストされて、その後、ビットライン対BL2,/BL2のうちビットラインBL2は、ビットライン対BL3,/BL3の相補ビットライン/BL3と隣接される。
【００２３】
また、ビットライン対BL4,/BL4のうちビットラインBL4は、その異端から中央部まではビットライン対BL5,/BL5のうちビットラインBL5と隣接している。相補ビットライン/BL4,/BL5は、その中央部で二度折れ曲がって進路を変える。ビットライン対BL4,/BL4のうちビットラインBL4は、相補ビットライン/BL4,/BL5が折れ曲がった部分で該相補ビットライン/BL4,/BL5とツイストされて、その後、ビットライン対BL4、/BL4のうちビットラインBL4は、ビットライン対BL5,/BL5の相補ビットライン/BL5と隣接される。
【００２４】
相補ビットライン/BL0、/BL1、/BL2、/BL3、/BL4、/BL5は、設計方式に従って各々二箇所以上の部分で折り曲げて進路を変更してもよい。
【００２５】
ビットライン222と相補ビットライン223は、導電物質、例えばメタルで形成され、ビットラインBL0が相補ビットライン/BL0及び相補ビットライン/BL1とツイストされるライン221は、異なる導電物質、例えばポリサイドで形成される。ビットラインBL0の中でビットライン222とビットライン221は、接合点231,232を通じて相互に連結される。
【００２６】
感知増幅器SA0〜SA5は、その番号順に、左側、右側、左側・・・のように交互に配置される。即ち、感知増幅器SA0,SA2,SA4は、図２の左側に配置されて、感知増幅器SA1,SA3,SA5は、感知増幅器SA0,SA3,SA4の反対側に配置される。
【００２７】
このように隣接した二個のビットライン対の中で一本のビットラインのみが二つの相補ビットラインとツイストさせることにより、ツイストされるビットライン対の形成が容易になる。
【００２８】
図３は、図２に示されたビットライン対BLi,/BLiのうち一本のビットラインBL3に発生する結合キャパシタンスを説明するための回路図である。図３に示されたメモリセルM0〜M5の中でセルM3が選択された時、ビットライン対BL3,/BL3に発生する結合キャパシタンスに関して説明する。
セルM3が選択されると、セルM3の電荷共有に影響を与える結合キャパシタンスは、セルM3に連結されたビットラインBL3に発生する結合キャパシタンスと、セルM3に関する相補ビットライン/BL3に発生する結合キャパシタンスとに区分される。
セルM3に連結されたビットラインBL3に発生する結合キャパシタンスには、セルM0との間で電荷共有がなされるビットラインBL0による結合キャパシタンス(1/2)Cbb1と、セルM2との間で電荷共有がなされるビットラインBL2による結合キャパシタンス(1/2)Cbb2とがある。
【００２９】
セルM3に関する相補ビットライン/BL3に発生する結合キャパシタンスには、セルM2との間で電荷共有がなされるビットラインBL2による結合キャパシタンス(1/2)Cbb3と、セルM5との間で電荷共有がなされるビットラインBL5による結合キャパシタンス(1/2)Cbb4とがある。
【００３０】
ここで、セルM2に連結されたビットラインBL2による結合キャパシタンス(1/2)Cbb2,(1/2)Cbb3は、セルM3に連結されたビットラインBL3及び相補ビットライン/BL3に対して同様の影響を与えるので、これらの影響は互いに相殺され、無視することができる。従って、セルM3が選択されてセルM3に貯えられたデ−タが感知増幅器SA3により感知される時、これに影響を与える結合キャパシタンスは、セルM0に連結されたビットラインBL0による結合キャパシタンス(1/2)Cbb1と、セルM5に連結されたビットラインBL5による結合キャパシタンス(1/2)Cbb4のみである。即ち、セルM3に連結されたビットラインBL3に発生する全体の結合キャパシタンスCbbtは、（３）式の通りである。
【００３１】
Cbbt＝(1/2)Cbb1＋(1/2)Cbb4  ・・・（３）
ここで、Cbb1及びCbb4は相互同一な容量であるため、セルM3に連結されたビットラインBL3に発生する全体の結合キャパシタンスCbbtは、（４）式の通りである。
【００３２】
Cbbt＝1Cbb  ・・・（４）
ここで、Cbbは、各ビットライン間に発生する一般の結合キャパシタンスである。
【００３３】
図４は、従来の半導体メモリ装置のツイストされたビットライン構造と、本発明の好適な実施の形態に係る半導体メモリ装置のツイストされたビットライン構造とにおいて、結合キャパシタンスが読み出す時にデ−タに及ぼす影響を比較した図面である。図４を参照して、結合キャパシタンス(1/2)Cbb1,(1/2)Cbb4がビットライン対BL3,/BL3の動作に及ぼす影響を説明する。
先ず、メモリセルM3にデ−タ"1"が貯えられていると仮定する。この状態でワ−ドラインWL0がアクティブになると、ビットラインBL3の電圧VBLはメモリセルM3との電荷共有により上昇し、相補ビットライン/BL3の電圧501は結合キャパシタンス1Cbbにより相補ビットライン/BL3のプリチャ−ジ電圧Vpreから所定のレベルV1まで上昇する。この上昇分(V1-Vpre)は、従来の上昇分(V2-Vpre)の半分程度である。従って、本発明の好適な実施の形態によれば、リーク雑音が低減される。
【００３４】
前述したように、本発明によると、ビットライン対BLi,/BLiに発生する結合キャパシタンスを減少させることができるため、ビットライン対BLi,/BLiに発生するリーク雑音が低減される。従って、ビットライン対BLi,/BLiの形成が容易であり、ビットライン対BLi,/BLiをツイストさせるための面積を減少させることができる。
【００３５】
以上、図面を参照しながら本発明の好適な実施の形態を説明したが、この説明の中で使用された限定的な用語等は、単に本発明の理解を容易にすることを目的として使用されたものであって、これらの限定的な用語等は、特許請求の範囲に記載された発明の技術的範囲を限定することを意図したものではない。当業者であれば、特許請求の範囲に記載された発明に基づいて、上記の実施の形態に対して様々な変形を加える他、均等な他の様々な実施の形態を採用し得る。
【００３６】
【発明の効果】
本発明によれば、例えば、ビットラインに発生する結合キャパシタンスを減少させることができる。
【００３７】
また、本発明によれば、例えば、ツイストさせるビットライン及び相補ビットラインが占める面積を縮小することができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置におけるツイストされたビットライン構造を示す回路図である。
【図２】本発明の好適な実施の形態に係る半導体メモリ装置のメモリブロックの構造を示す回路図である。
【図３】図２に示すビットライン対のうち一本のビットラインに発生する結合キャパシタンスを説明するための回路図である。
【図４】従来の半導体メモリ装置におけるツイストされたビットライン構造と、本発明の好適な実施の形態に係る半導体メモリ装置におけるツイストされたビットライン構造において、結合キャパシタンスが読み出す時にデ−タに及ぼす影響を比較した図面である。
【符号の説明】
100、200  メモリブロック
101,103,105,M,M0,M1,M2,M3,M4,M5  メモリセル
121,122,123,124,125,126,SA0,SA1,SA2,SA3,SA4,SA5  感知増幅器
141、211  メモリセルアレイ
221、222、BL0,BL1,BL2,BL3,BL4,BL5,BLi  ビットライン
223,/BL0,/BL1,/BL2,/BL3,/BL4,/BL5,/BLi  相補ビットライン
231、232  接合点
1Cbb,Cbb1,Cbb2,Cbb3,Cbb4,Cbbt  結合キャパシタンス
V1,VBL,Vpre  電圧
WL0,WL1,WL2,...WLn  ワ−ドライン
【図１】
0004513074.tif 000002
【図２】
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【図３】
0004513074.tif 000004
【図４】
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