(57)【特許請求の範囲】
【請求項１】
複数の集積回路チップを備えた集積半導体装置であって、
内側領域に並置された前記複数の集積回路チップと、
前記複数の集積回路チップのそれぞれの間を満たして前記複数の集積回路チップを保持し、石英フィラを含有する第１絶縁部と、
前記内側領域の表面に配置され、前記複数の集積回路チップの少なくともいずれかに接続された配線層と、
前記内側領域に配置され、前記複数の集積回路チップの少なくともいずれかと外部回路とを接続するための入出力部と、
前記内側領域の周囲の外側領域の少なくとも一部に配置され、前記第１絶縁部よりも低い石英フィラ含有比率を有する第２絶縁部と、
前記第２絶縁部を貫通し表面と裏面とを接続する貫通電極と、
を備えたことを特徴とする集積半導体装置。
【請求項２】
前記第２絶縁部に石英フィラが含有され、前記第２絶縁部に含有される石英フィラは、前記第１絶縁部に含有される石英フィラよりも、平均粒径及び最大粒径の少なくともいずれかが小さいことを特徴とする請求項１記載の集積半導体装置。
【請求項３】
前記第１絶縁部及び前記第２絶縁部は、エポキシ樹脂、ポリイミド樹脂及びベンゾシクロブテンよりなる群から選ばれた少なくとも１つを含むことを特徴とする請求項１または２に記載の集積半導体装置。
【請求項４】
前記複数の集積回路チップの少なくともいずれか２つは、電子回路構成及び外形寸法の少なくともいずれかが互いに異なることを特徴とする請求項１〜３のいずれか１つに記載の集積半導体装置。
【請求項５】
前記複数の集積回路チップのうち少なくとも１つは、電気機械素子であることを特徴とする請求項１〜４のいずれか１つに記載の集積半導体装置。
【請求項６】
前記入出力部と電気的に接続されたバンプ電極をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載の集積半導体装置。
【請求項７】
前記バンプ電極は、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｐｂ、Ｓｎ、Ｐｄ、Ｐｄ及びＷからなる群から選ばれた少なくとも１つ、または、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｐｂ、Ｓｎ、Ｐｄ、Ｐｄ及びＷからなる群から選ばれた少なくとも２つからなる合金を含むことを特徴とする請求項６記載の集積半導体装置。
【請求項８】
請求項１〜７のいずれか１つに記載の集積半導体装置と、
前記集積半導体装置と積層され、前記複数の集積回路チップの少なくともいずれかと電気的に接続された半導体装置と、
を備えたことを特徴とする集積３次元半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の集積回路チップを搭載した集積半導体装置及び集積３次元半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化技術が進行して、その半導体装置を構成する半導体素子の集積化技術も高密度化が求められている。特に、最近の半導体装置の高集積化技術には、各種の高性能半導体素子（ＬＳＩ：Large Scale Integration）と共に、電気機械素子（ＭＥＭＳ：Micro Electro Mechanical System）を高度に集積化する技術が要求されている。
【０００３】
ＭＥＭＳは、ミクロな構造体を有する電気機械素子であり、例えば、シリコン微細加工プロセスを用いて製作される。ＭＥＭＳは、圧力センサ、加速度センサ、ＲＦ（Radio Frequency）フィルターなど、幅広い電子部品分野での応用が期待されている。このようなＭＥＭＳをＬＳＩと集積化する技術として、各々のＬＳＩとＭＥＭＳとを直接的に積層する高密度３次元実装技術がある。しかし、この技術は、ＬＳＩとＭＥＭＳとに縦方向の貫通孔を形成する必要があることから、プロセスコストが高い。このため、ＬＳＩとＭＥＭＳとを同一平面上に高集積化する技術が要求されている。
【０００４】
一般的な半導体素子を同一平面上に高集積化する方法として、代表的には、ＳＯＣ（System on Chip）とＳＩＰ（System in Package）の２方式がある。  
ＳＯＣは、複数のデバイスを１チップ上に直接形成することにより集積する方法である。このＳＯＣは、集積度を高くすることが可能であるが、集積できるデバイスの種類に制限がある。例えば、Ｓｉ基板上にＧａＡｓなどの別の結晶系からなるデバイスを形成することは、プロセスの違いなどから困難である。また、ＳＯＣは、新規デバイスを製作する場合の設計期間が長く、開発コストが高くなるという問題がある。
【０００５】
一方、ＳＩＰは、各々のＬＳＩチップを個別に形成した後、それぞれを集積基板上に搭載するものである。このＳＩＰは、各々のデバイスが個別に形成できるため、集積するデバイスに対する制限がない。さらに、新規システムを製作する場合にも、既存のチップの利用が可能であるため、設計期間を短縮できることから開発コストを安価にできる利点がある。しかしながら、ＳＩＰにおいては、集積基板上で個々のデバイスを配線により接続することから、高密度化が困難であるという問題がある。
【０００６】
これに対し、例えば、個別の製造技術で完成されたＬＳＩとＭＥＭＳをダイシングにより個別のチップとした後、それらをチップレベルで隣接再配置してＭＥＭＳ集積ウェハとして再構築する集積半導体装置が提案されている（特許文献１）。この再構築型の集積半導体装置は、製造技術の異なる異種デバイスの集積化が可能であり、また、検査選別された正常動作品のみを再集積することにより、製造コストの低下も可能とする。さらに、再構築型の集積半導体装置においては、ＳＩＰのように集積基板を用いないため、搭載されるＬＳＩとＭＥＭＳとの接続は、微細配線層によって行われる。これにより、再構築型の集積半導体装置によれば、これまでのＳＩＰでは達成できない高集積化と、ＳＯＩでは達成できない設計製造の短期間化が実現できる特徴を有している。
【０００７】
この再構築型の集積半導体装置では、大型面積の集積半導体装置を構成することが現実的でない場合、積層方向を実装領域とする３次元実装構造が用いられる。また、集積密度をさらに向上させるためにも、積層方向を実装領域とする３次元実装構造は有利であるため、電子機器システム構成の必要性に応じて、半導体装置を３次元実装することが考えられている。  
一般的に、半導体素子を３次元実装する構造では、半導体素子を積層方向に接続するための貫通電極を形成する必要がある。この貫通電極の形成方法として、例えば、シリコン半導体デバイスにＲＩＥ（Reactive Ion Etching）などで貫通孔を形成した後、貫通孔を金属充填する方法、すなわち、ＴＳＶ（Through Silicon Via）法を挙げることができるが、デバイスが形成されていない領域に形成するなどの貫通孔形成領域が限定されることと、貫通孔を形成する場合のプロセスが複雑で製造コストが高価になる課題がある。  
このため、再構築型の集積半導体装置においては、半導体素子間に配置する絶縁材料部分に貫通孔を形成することが一般的には有利であるとされている。これは、再構築型の集積半導体装置に用いられる絶縁材料が例えばエポキシ樹脂のような有機系材料である場合、貫通孔を形成するプロセスが、シリコンに貫通孔を配置するＴＳＶ構造と比較して容易であるからである。
【０００８】
このような再構築型の集積半導体装置に用いられる有機系材料としては、応力歪信頼性を向上させるため、熱膨張係数、ヤング率などの機械的な物性の高い石英フィラを含有したものを用いることが好ましい。しかしながら、石英フィラを含有させた場合、絶縁材料中に形成する貫通孔が微細化すると、この石英フィラが障害物となり微細な貫通電極を形成し難く、貫通孔不良が発生する場合があった。さらに、絶縁材料中に貫通電極を形成することで、集積回路チップを保持する集積回路チップ間の絶縁材料の強度が低下して、集積半導体装置が破壊される課題もあった。
【特許文献１】特開２００７−２６０８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の課題に基づいたものであり、その目的は、貫通孔不良を解消して、信頼性の高い異種デバイスが搭載可能な集積半導体装置及び集積３次元半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、複数の集積回路チップを備えた集積半導体装置であって、内側領域に並置された前記複数の集積回路チップと、前記複数の集積回路チップのそれぞれの周囲に充填され前記複数の集積回路チップを保持し、石英フィラを含有する第１絶縁部と、前記内側領域の表面に配置され、前記複数の集積回路チップの少なくともいずれかに接続された配線層と、前記内側領域に配置され、前記複数の集積回路チップの少なくともいずれかと外部回路とを接続するための入出力部と、前記内側領域の周囲の外側領域の少なくとも一部に配置され、前記第１絶縁部よりも低い石英フィラ含有比率を有する第２絶縁部と、前記第２絶縁部を貫通し表面と裏面とを接続する貫通電極と、を備えたことを特徴とする集積半導体装置が提供される。
【００１１】
また、本発明の別の一態様によれば、上記の集積半導体装置と、前記集積半導体装置と積層され、前記複数の集積回路チップの少なくともいずれかと電気的に接続された半導体装置と、を備えた集積３次元半導体装置が提供される。
【発明の効果】
【００１２】
本発明によれば、貫通孔不良を解消して、信頼性の高い異種デバイスが搭載可能な集積半導体装置及び集積３次元半導体装置が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る集積半導体装置の構成を例示する模式図である。  
すなわち、図１（ａ）は、第１の実施形態に係る集積半導体装置の模式平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’線模式断面図である。  
図１（ａ）、（ｂ）に表したように、本発明の第１の実施形態に係る集積半導体装置１０は、複数の集積回路チップ１０５を備える。集積半導体装置１０の場合、面内に並置された５個の集積回路チップ１０５が配置されている。この集積回路チップ１０５が搭載されている領域が内側領域１０１である。  
なお、これら集積回路チップ１０５の上面（表面）は集積回路チップ間を微細配線層で接続する必要から同一の面上に載せられる。
【００１４】
そして、この内側領域１０１において、集積回路チップ１０５のそれぞれの周囲に充填されこれら集積回路チップ１０５を保持する第１絶縁部２１０が配置されている。この第１絶縁部２１０は、集積回路チップ１０５のそれぞれの間、及び、集積回路チップ１０５の第２主面３０２側に、配置することができる。
【００１５】
そして、この内側領域１０１において、集積半導体装置１０の第１主面（表面）３０１及び第２主面（裏面）３０２に、入出力部（Ｉ／Ｏ電極）１７０が配置されている。集積半導体装置１０においては、集積半導体装置１０の第１主面３０１及び第２主面３０２の両方に配置されているが、Ｉ／Ｏ電極１７０は、集積半導体装置１０の第１主面３０１及び第２主面３０２の少なくともいずれかに配置することができる。
【００１６】
さらに、内側領域１０１の第１主面３０１側には、集積回路チップ１０５どうしを接続する微細配線層（配線層）２８０が配置されている。  
すなわち、集積半導体装置１０は、複数の集積回路チップ１０５を備える。そして、集積回路チップ１０５が搭載される内側領域１０１に配置され、集積回路チップ１０５を保持する第１絶縁部２１０と、内側領域１０１の第１主面３０１に配置され、集積回路チップの少なくともいずれかに接続された微細配線層２８０と、内側領域１０１に配置され、集積回路チップ１０５の少なくともいずれかと外部回路とを接続するための入出力部１７０と、をさらに備える。
【００１７】
そして、第１絶縁部２１０の周囲の外側領域１０２の少なくとも一部には、第２絶縁部２２０が配置されている。図１に表した具体例においては、内側領域１０１よりも外側の外側領域１０２、すなわち、集積半導体装置１０の外周部に、第２絶縁部２２０が配置されている。  
そして、この第２絶縁部２２０の部分には、集積半導体装置１０の第１主面３０１の例えば配線と、第１主面３０１の裏面である第２主面３０２の例えば配線と、を電気的に接続する貫通電極２００が配置されている。すなわち、複数の集積半導体装置１０が並置された面に対して垂直方向に第２絶縁部２２０を貫通する貫通電極２００が配置されている。
【００１８】
すなわち、集積半導体装置１０は、内側領域１０１の周囲の外側領域１０２に配置され、第１主面３０１及び第２主面３０２を電気的に接続する貫通電極２００と、外側領域１０２のうち少なくとも貫通電極２００の周りに配置された第２絶縁部２２０と、をさらに備える。
【００１９】
なお、上記において、第２絶縁部２２０は、外側領域１０２の全ての領域に配置される必要はなく、後述するように、外側領域１０２において、少なくとも貫通電極２００の周りに配置されることができる。
【００２０】
第１絶縁部２１０と第２絶縁部２２０には、例えば、エポキシ樹脂等の有機絶縁材料を用いることができる。  
さらに、第２絶縁部２２０の石英フィラの含有比率は、第１絶縁部２１０の石英フィラの含有比率と比較して低い構成とする。  
例えば、集積半導体装置１０の場合、第１絶縁部２１０には、石英フィラを８０％含有したエポキシ樹脂を用い、第２絶縁部２２０には、石英フィラが含有されないエポキシ樹脂を用いることができる。ただし、本発明はこれに限らず、第２絶縁部２２０の石英フィラ含有比率が、第１絶縁部２１０の石英フィラ含有比率より低ければ良い。なお、本発明においては、第２絶縁部２２０の石英フィラの含有比率が零の場合、すなわち、第２絶縁部２２０が石英フィラを含有しない場合も含む。
【００２１】
例えば、第１絶縁部２１０の石英フィラの含有比率は、５０％以上とすることができ、第２絶縁部の石英フィラの含有比率は５０％未満とすることができる、さらに、第１絶縁部２１０の石英フィラの含有比率は５０％以上８０％以下、第２絶縁部２２０の石英フィラの含有比率は２０％以下とすることが特に望ましい。
【００２２】
なお、第１絶縁部２１０と第２絶縁部２２０には、エポキシ樹脂、ポリイミド樹脂、ベンゾシクロブテン（ＢＣＢ）などの有機絶縁材料を用いることができる。さらに、第１絶縁部２１０及び第２絶縁部２２０には、異なる系の有機絶縁材料を用いることができる。例えば、第１絶縁部２１０及び第２絶縁部２２０には、エポキシ樹脂、ポリイミド樹脂、及び、ベンゾシクロブテン（ＢＣＢ）からなる群から選ばれた少なくとも１つを含むことができ、同じ材料系の有機絶縁物における石英フィラの含有比率を変化させることも可能であり、また異なる材料系の有機絶縁物を用いて石英フィラの含有比率を変化させることも可能である。  
さらに、第１絶縁部２１０と第２絶縁部２２０における、含有する石英フィラの種類、形状、粒径などを変化させることも可能である。このとき、第２絶縁部２２０に含有される石英フィラは、第１絶縁部２１０に含有される石英フィラよりも、平均粒径及び最大粒径の少なくともいずれかを小さくすることが特に望ましい。
【００２３】
また、上記の集積半導体装置１０は、Ｉ／Ｏ電極１７０に接して配置されたバンプ電極等によって、集積半導体装置１０とは別の電気回路との電気的接続を行うことで集積半導体装置１０を動作させることができる。
【００２４】
図２は、本発明の第１の実施形態に係る集積半導体装置における貫通孔の形成状態を例示する模式部分断面図である。  
なお、本願明細書と図２以降の各図については、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。  
すなわち、図２（ａ）、（ｂ）は、第１の実施形態に係る集積半導体装置１０における貫通孔形成工程の、前後の状態を各々例示している。
【００２５】
図２（ａ）に例示したように、集積半導体装置１０においては、集積回路チップ１０５が搭載される内側領域１０１には、石英フィラ２１２の含有比率が高い（この例では８０％の）第１絶縁部２１０が配置されている。そして、内側領域１０１の周囲の外側領域１０２には、石英フィラの含有比率が低い（この例では０％の）第２絶縁部２２０が配置されている。  
そして、図２（ｂ）に表したように、この構造の第２絶縁部２２０に、貫通電極２００（図示しない）を形成するための貫通孔２０１を、例えば、レーザ加工によって設ける。この時、第２絶縁部２２０の石英フィラの含有比率は低い（この例では０％）ので、容易に貫通孔２０１を形成することができ、貫通孔２０１の形成不良は実質的に発生しない。
【００２６】
このように、本実施形態に係る集積半導体装置１０においては、石英フィラの含有比率の低い第２絶縁部２２０に貫通電極２００を配置することで、貫通電極２００を形成する際の石英フィラによる貫通孔不良が解消され、結果として貫通電極２００の形成不良を低減することができる。
【００２７】
なお、第２絶縁部２２０の熱的及び機械的強度は、貫通電極２００を配置することによって低下するが、集積回路チップ１０５とＩ／Ｏ電極１７０が配置される内側領域１０１の外の、熱膨張係数差に起因する発生する熱的及び機械的応力が集中し難い外側領域１０２に第２絶縁部２２０が配置されるため、実質的には問題とはならない。
【００２８】
一方、集積回路チップ１０５及びＩ／Ｏ電極１７０を、石英フィラ含有比率が高く、熱的及び機械的強度が高い第１絶縁部２１０を有する内側領域１０１に配置することで、熱膨張係数差に起因する集積半導体装置１０の応力歪みに対する高信頼性を維持することができる。
【００２９】
すなわち、貫通電極２００を集積半導体装置１０の周辺部分（外側領域１０２）に配置し、Ｉ／Ｏ電極１７０を貫通電極２００が配置されない内側領域１０１に配置することで、応力歪による貫通電極２００部分での破壊不良を防止できる。これにより、結果的に集積半導体装置１０の応力歪みに対する信頼性を向上させることが可能になる。  
外側領域１０２に貫通電極２００を配置することにより、応力変形の影響を受けないため、バンプ電極を用いた接続信頼性が向上する。  
貫通電極２００を、応力歪みが集中する集積半導体装置１０の中心部分に配置しないことにより、熱膨張係数差に起因するバンプ応力歪みの影響を排除できるため、集積半導体装置の信頼性をさらに向上させることができる。
【００３０】
このように、本実施形態に係る集積半導体装置１０によって、これまで課題になっていた貫通孔不良を解消することができ、信頼性の高い異種デバイスが搭載可能な集積半導体装置が提供できる。
【００３１】
（第１の比較例）
図３は、第１の比較例の集積半導体装置の構成を例示する模式図である。  
図３（ａ）は、第１の比較例の集積半導体装置の模式平面図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ’線模式断面図である。  
図３（ａ）、（ｂ）に表したように、第１の比較例の集積半導体装置９１においては、その全部の領域に、石英フィラを高含有比率で含有する絶縁部２３０が配置されている。すなわち、集積回路チップ１０５が配置された領域のみならず、その領域の外側の外周部も、石英フィラを高含有比率で含有する絶縁部２３０が配置されている。この絶縁部２３０以外は、第１の実施形態に係る集積半導体装置１０と同様なので、説明は省略する。
【００３２】
図４は、第１の比較例の集積半導体装置における貫通孔の形成状態を例示する模式部分断面図である。  
すなわち、図４（ａ）は、第１の比較例の集積半導体装置における貫通孔形成工程の前の状態を例示している。また、図４（ｂ）は、貫通孔形成工程の後の状態を例示している。  
図４（ａ）に表したように、第１の比較例の集積半導体装置９１においては、その全体に、石英フィラ２１２の含有比率が高い（この例では８０％）絶縁部２３０が配置されている。  
そして、図４（ｂ）に表したように、この構造の絶縁部２３０に、貫通電極２００（図示しない）を形成するための貫通孔を、例えば、レーザ加工によって設けようとした時、絶縁部２３０には高含有比率で石英フィラが充填されているため、貫通孔の形成が困難であり、例えば、図４（ｂ）に例示したように貫通孔が貫通せず深さ方向の途中までが空隙となった孔２０２が形成される。また、図４（ｂ）に例示したように、孔２０２の径が不均一になる課題があった。さらに、図４（ｂ）に例示したように、孔２０２の壁面に石英フィラ２１２が残存し、孔２０２の形状が不均一になるなど、貫通孔形成不良が発生する。
【００３３】
これに対し、既に説明したように、本実施形態の集積半導体装置１０においては、貫通孔２０１を形成する第２絶縁部２２０の石英フィラの含有比率が第１絶縁部２１０よりも低いため、貫通孔２０１の形成不良は実質的に発生しない。
【００３４】
（第２の比較例）
第２の比較例の集積半導体装置は、第１の比較例とは逆に、その全部の領域に、石英フィラを低含有比率で含有する絶縁部２４０（図示しない）が配置されている。すなわち、外側の外周部のみならず、集積回路チップ１０５が配置された内側の領域も、石英フィラの含有比率が低い（本例では１０％の）絶縁部２４０が配置されている。この絶縁部２４０以外は、第１の実施形態に係る集積半導体装置１０と同様なので、説明は省略する。
【００３５】
このような構成の集積半導体装置９２では、集積回路チップ１０５とＩ／Ｏ電極１７０などが配置される内側の領域の絶縁部２４０は、石英フィラの含有比率が低いため、熱膨張係数、ヤング率などの機械的な物性が低く、応力歪信頼性が集積半導体装置としては十分でない課題があった。
【００３６】
これに対し、本実施形態に係る集積半導体装置１０においては、集積回路チップ１０５及びＩ／Ｏ電極１７０を、石英フィラ含有比率が高く、熱膨張係数、ヤング率などの機械的な物性が高く、熱的及び機械的強度が高い第１絶縁部２１０を有する内側領域１０１に配置されていることから、熱膨張係数差に起因する変位量を小さくすることができるため、集積半導体装置１０の応力歪みに対する高信頼性を効果的に維持することができる。
【００３７】
（第３の比較例）
図５は、第３の比較例の集積半導体装置の要部の構成を例示する模式断面図である。  
第３の比較例である集積半導体装置９３は、シリコン基板に貫通孔を形成し、この貫通孔に金属を充填して形成された貫通電極２０９を有しており、図５は、この貫通電極２０９及びその周辺領域の拡大模式断面図である。  
図５に表したように、第３の比較例の集積半導体装置９３においては、シリコン基板１０９に貫通孔（図示しない）が配置され、その貫通孔に金属を充填することにより、貫通電極２０９が形成される。この場合、シリコン基板１０９と貫通電極２０９との間には、各種のバリアメタルやパッシベーション層２０８を形成する必要があり、プロセスが複雑で、製造コストが高価になる課題があった。また、この方法では、貫通孔を形成する領域が限定され、電子回路構成または外形寸法の異なる異種デバイスを集積化するのに制限がある。
【００３８】
これに対し、本実施形態に係る集積半導体装置１０においては、貫通電極２００が、主に有機絶縁体からなる第２絶縁部２２０に配置されるので、貫通電極２００を形成するための貫通孔を形成するプロセスが容易であり、製造コストを低減することができる特徴を有している。さらに、貫通孔を形成する領域に関する制限は、外側領域１０２に形成するという制限のみであり、これを除けば、その形成領域は任意である。これにより、本実施形態に係る集積半導体装置１０では、電子回路構成または外形の異なる異種デバイスを集積化することが可能となる。
【００３９】
本実施形態に係る集積半導体装置の製造方法については、後述の実施例によって詳しく説明するので、以下ではその概要を説明する。  
本実施形態に係る集積半導体装置の製造方法においては、まず、集積回路チップ１０５をガラスマスク（集積転写基板）に搭載する。  
次に、集積回路チップ１０５が搭載される領域に、石英フィラ含有比率が高い第１絶縁材を、例えば、公知の印刷法により形成し、第１絶縁部２１０を形成する。そして、その外側の領域に、石英フィラ含有比率が低い（または含有しない）第２絶縁材を、例えば、公知の印刷法により形成し、第２絶縁部２２０を形成する。なお、第１絶縁部２１０及び第２絶縁部２２０の形成方法は、印刷法に限らず、例えば、インクジェット法などを用いることができる。また、第１絶縁部２１０及び第２絶縁部２２０の形成順序は任意であり、さらにこれらを同時に形成することも可能である。  
次に、ガラスマスクを介した露光と、現像により、所定部分に電気接続のための電極部を露出させ、絶縁層を所定パターンで形成する。  
次いで、ＬＳＩチップ１１０及びＭＥＭＳチップ１２０の電気接続のための微細配線層２８０を形成する。  
次いで、ＭＥＭＳチップ１２０を保護するＭＥＭＳ封止材（ＭＥＭＳキャップ２９０）を形成し、ＭＥＭＳチップ１２０を封止する。  
このような製造方法により、図１に例示した本実施形態の集積半導体装置１０を形成できる。
【００４０】
図６は、本発明の第１の実施形態に係る別の集積半導体装置の構成を例示する模式平面図である。  
図６に表したように、本発明の第１の実施形態に係る別の集積半導体装置１１では、集積回路チップ１０５が搭載される内側領域１０１に、第１絶縁部２１０が配置され、内側領域１０１の上下の２辺の外側領域１０２に、貫通電極２００と第２絶縁部２２０とが配置されている。そして、この第２絶縁部２２０は、貫通電極２００の周りに配置されている。すなわち、図１に例示した集積半導体装置１０においては、第２絶縁部２２０及び貫通電極２００が、集積半導体装置１０の外周部の４辺に渡って配置されていたのに対して、図６に例示した集積半導体装置１１では、上下の２辺の領域に、第２絶縁部２２０及び貫通電極２００が配置されている。集積半導体装置１１は、この平面配置の違い以外は、集積半導体装置１０と同様とすることができるので、その他の部分の説明は省略する。
【００４１】
このように、第２絶縁部２２０及び貫通電極２００は、集積半導体装置の外周部の全辺に渡って配置する必要はなく、貫通電極２００は、集積回路チップ１０５が搭載される内側領域１０１より外の外側領域１０２であれば、配置する場所は任意であり、例えば、上下の２辺や左右の２辺、または、上下左右のいずれか１辺に配置することができる。ただし、応力の平均化のために、左右または上下に、実質的に対称な領域に配置することが望ましい。
【００４２】
これにより、集積半導体装置１１によって貫通孔不良を解消し、信頼性の高い異種デバイスが搭載可能な集積半導体装置が提供できる。
【００４３】
図７は、本発明の第１の実施形態に係る別の集積半導体装置の構成を例示する模式平面図である。  
図７に表したように、本発明の第１の実施形態に係る別の集積半導体装置１２では、集積回路チップ１０５が搭載される内側領域１０１に、第１絶縁部２１０が配置され、内側領域１０１（同図中の破線で例示）の外の外側領域１０２のうち、集積半導体装置１２の４つの角部に、貫通電極２００及び第２絶縁部２２０が配置されている。そして、この例では、貫通電極２００が配置されていない外側領域１０２（４つの角部以外の４辺）には、第１絶縁部２１０が延在して配置されている。この平面配置の違い以外は、集積半導体装置１０と同様とすることができるので、その他の部分の説明は省略する。
【００４４】
このように、貫通電極２００は、集積回路チップ１０５が搭載される内側領域１０１の周囲の外側領域であれば、配置する場所は任意である。また貫通電極２００は、必ずしも線状に配列する必要はなく、外側領域１０２であれば配置する場所は任意であり、また領域として独立して配置することも可能である。
【００４５】
なお、図７に例示した集積半導体装置１２では、貫通電極２００を４つの角部に配置した例であるが、上下または左右の２つの角部、左上と右下の２つの角部、右上と左下の角部、または、上下左右のいずれか１つの角部に配置することができる。ただし、応力の平均化のために、例えば、左右または上下に実質的に対称な、または、実質的に点対称な領域に配置することが望ましい。さらに、図７の例では、４つの角部に、それぞれ４つの貫通電極２００を配置した例であるが、各角部における貫通電極２００の数は任意である。また、貫通電極２００は、必ずしも角部に配置する必要はなく、４つの辺のいずれかの、例えば中央部分に配置しても良い。  
これにより、集積半導体装置１２によって貫通孔不良を解消し、信頼性の高い異種デバイスが搭載可能な集積半導体装置が提供できる。
【００４６】
図８は、本発明の第１の実施形態に係る別の集積半導体装置の構成を例示する模式平面図である。  
図８に表したように、本発明の第１の実施形態に係る別の集積半導体装置１３では、集積回路チップ１０５が搭載される内側領域１０１に、第１絶縁部２１０が配置され、内側領域１０１（同図中の破線で例示）の外の外側領域１０２に、貫通電極２００が配置されている。そして、第２絶縁部２２０は、外側領域１０２のうち少なくとも貫通電極２００の周りに配置されている。そして、この例では、貫通電極２００の周り以外の外側領域１０２には、第１絶縁部２１０が延在して配置されている。この平面配置の違い以外は、集積半導体装置１０と同様とすることができるので、その他の部分の説明は省略する。
【００４７】
このように、第２絶縁部２２０は、貫通電極２００の周囲に配置すれば良く、これにより、貫通電極２００を形成する際の貫通孔２０１が容易に形成できる。  
これにより、集積半導体装置１２によって貫通孔不良を解消し、信頼性の高い、異種デバイスが搭載可能な集積半導体装置が提供できる。
【００４８】
図９は、本発明の第１の実施形態に係る別の集積半導体装置の要部の構成を例示する模式断面図である。  
図９に表したように、本発明の第１の実施形態に係る別の集積半導体装置１４においては、Ｉ／Ｏ電極１７０に接して配置されたバンプ電極１８０をさらに備えている。バンプ電極１８０は、集積半導体装置１０とは別の電気回路との電気的接続を行い、集積半導体装置１０を動作させることを目的としている。  
なお、同図においては、このＩ／Ｏ電極１７０及びバンプ電極１８０は、集積半導体装置１４の第１主面３０１及び第２主面３０２の両方に配置されているが、どちらか一方に配置しても良い。  
また、Ｉ／Ｏ電極１７０の一部は、集積回路チップ１０５どうしの電気的接続を行う微細配線層２８０と電気的に接続されている。
【００４９】
なお、上記のバンプ電極１８０には、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｐｂ、Ａｎ及びＰｄからなる群から選ばれた少なくとも１つを含む材料、及び、その群から選ばれた少なくとも２つを含む合金を用いることができる。
【００５０】
また、バンプ電極１８０のバリアメタルには、Ｃｕ／Ｎｉ／Ｔｉを用いることができる。ただし、これら金属に限定されず、例えば、Ｃｕ、Ｎｉ、Ｐａ及びＷからなる群から選ばれた少なくとも１つを含む材料、及び、その群から選ばれた少なくとも２つを含む合金を用いることもできる。
【００５１】
（第１の実施例）
以下、本実施形態に係る集積半導体装置の第１の実施例を説明する。  
第１の実施例は、図１に例示した本実施形態に係る集積半導体装置１０と同様の構成を有する。以下図１を参照しながら説明する。  
図１（ａ）、（ｂ）に表したように、第１の実施例に係る集積半導体装置１８においては、集積回路チップ１０５として、５個のＬＳＩチップ１１０、及び、１個のＭＥＭＳチップ１２０が搭載されている。さらに、ＬＳＩチップ１１０は、本例では、２個のＣＰＵ、２個のドライバ及び１個のメモリである。また、ＬＳＩチップ１１０とＭＥＭＳチップ１２０とは、微細配線層２８０により相互接続されている。
【００５２】
このＬＳＩチップ１１０とＭＥＭＳチップ１２０との間、それらの裏面（本例では第２主面３０２）には、第１絶縁部２１０が配置されている。すなわち、ＬＳＩチップ１１０とＭＥＭＳチップ１２０が搭載された内側領域１０１に第１絶縁部２１０が配置されている。そして、集積半導体装置１８の外周部には、第２絶縁部２２０が配置されている。すなわち、内側領域１０１の周囲の外側領域１０２に、第２絶縁部２２０が配置されている。  
さらに、この外周部の第２絶縁部２２０の部分には、集積半導体装置１０の第１主面３０１と第２主面３０２を電気的に接続する貫通電極２００が配置されている。
【００５３】
本実施例の場合、第１絶縁部２１０には、石英フィラが８０％含有されたエポキシ樹脂を用い、第２絶縁部２２０には、石英フィラが含有されないエポキシ樹脂が用いられている。また、微細配線層２８０には、Ａｌ／Ｔｉが用いられている。
【００５４】
また、集積半導体装置１８のＩ／Ｏ電極１７０は、貫通電極２００が配置された領域（外側領域１０２）よりも内側の領域（内側領域１０１）に配置されており、このＩ／Ｏ電極１７０の上にはバンプ電極１８０が配置されている。本実施例では、バンプ電極１８０として、ＰｂＳｎ合金はんだが用いられ、バンプ電極１８０のバリアメタルには、Ｃｕ／Ｎｉ／Ｔｉが用いられている。既に説明したように、これら金属に限定されず、バンプ電極１８０及びバリアメタルには、既に説明した各種の材料を用いることができる。
【００５５】
本実施例の集積半導体装置１８の外形寸法は、１０ｍｍ×１５ｍｍである。  
なお、本実施例の集積半導体装置１８は、集積回路チップ１０５として、ＬＳＩチップ１１０とＭＥＭＳ１２０とが搭載される例であるが、搭載される集積回路チップ１０５の数は任意である。  
さらに、集積半導体装置１８においては、ＬＳＩチップ１１０として、ＣＰＵ、ドライバ（Driver）及びメモリ（Memory）としたが、本発明はこれに限定されるものではない。
【００５６】
以下、本実施例の集積半導体装置１８の製造方法について説明する。  
図１０は、本発明の第１の実施例に係る集積半導体装置の製造方法を例示する工程順模式断面図である。  
また、図１１は、図１０に続く工程順模式断面図であり、図１２は、図１１に続く工程順模式断面図であり、図１３は、図１２に続く工程順模式断面図である。  
図１０（ａ）は、製造工程における最初の状態を例示しており、図１０（ｂ）は、図１０（ａ）に続く図、図１０（ｃ）は図１０（ｂ）に続く図である。また、図１１（ａ）〜（ｃ）は、図１０（ｃ）に続く図であり、図１２（ａ）〜（ｃ）は、図１１（ｃ）に続く図であり、図１３（ａ）〜（ｃ）は、図１２（ｃ）に続く図である。
【００５７】
本発明の第１の実施例の集積半導体装置１８の製造方法においては、まず、図１０（ａ）に表したように、５個のＬＳＩチップ１１０、１個のＭＥＭＳチップ１２０、及び、所定の遮光パターン２５３を有するガラスマスク（集積転写基板）２５０を、個別のプロセスで製造する。このガラスマスク２５０には、ＬＳＩチップ１１０主面に、面内で接着強度差を有する有機絶縁膜２５２が形成されている。本実施例では、説明のため、有機絶縁膜２５２としてポリイミド樹脂が用いられている。
【００５８】
次いで、図１０（ｂ）に表したように、ＬＳＩチップ１１０及びＭＥＭＳチップ１２０をガラスマスク２５０の上に、ＬＳＩチップ１１０とＭＥＭＳチップ１２０の主面が実質的に同一平面になるように配置する。
【００５９】
次いで、図１０（ｃ）に表したように、ＬＳＩチップ１１０とＭＥＭＳチップ１２０との間の隙間部分、ＬＳＩチップ１１０とＭＥＭＳチップ１２０の裏面を、第１絶縁部２１０となる第１絶縁材として、石英フィラを８０％含有したエポキシ樹脂で被覆する。このエポキシ樹脂の被覆形成には、真空印刷技術を用いることが好ましい。
【００６０】
次いで、図１１（ａ）に表したように、同様の方法を用いて、第２絶縁部２２０となる第２絶縁材として、石英フィラの含有されないエポキシ樹脂を、上記の石英フィラ含有比率８０％のエポキシ樹脂の周囲に塗布形成する。  
なお、この塗布形成方法として、印刷法を用いた場合、印刷マスクは特に限定されるものではない。なお、印刷法に限らず、インクジェット法など、樹脂を塗布する各種の手法を用いることもできる。
【００６１】
次いで、図１１（ｂ）に表したように、この状態で第１絶縁材及び第２絶縁材を、高温クリーンオーブンで硬化させ、第１絶縁部２１０と第２絶縁部２２０を形成した後、第２絶縁部２２０の所定の場所に貫通孔２０１を形成する。この貫通孔２０１の形成方法には、レーザ加工を用いることができるが、このレーザ加工に用いるレーザは、特に限定されるものではなく、例えば炭酸ガスレーザなどを用いることができる。
【００６２】
次いで、図１１（ｃ）に表したように、開口された貫通孔２０１に、導電性材料を充填して、貫通電極２００を形成する。本実施例の場合は、電気めっき法により、貫通孔２０１にＣｕを充填した。ただし、導電性材料の充填方法は、これに制限されるものではなく、例えば、金属ペースト充填法、はんだなどの溶融金属充填法など、各種の方法を使用することができる。
【００６３】
次いで、図１２（ａ）に表したように、絶縁層を形成した後、Ａｌ／Ｔｉから構成される微細配線層１５０の形成を行う。なお、本実施例では、説明のため、Ａｌ／Ｎｉを使用したが、これら金属に限定されるものではなく、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｂ、Ｓｎ、Ｐｄ及びＷからなる群から選ばれた少なくとも１つ、または、その群から選ばれた少なくとも２つを有する合金を用いることができる。
【００６４】
次いで、図１２（ｂ）に表したように、このＬＳＩチップ１１０及びＭＥＭＳチップ１２０が、ガラスマスク２５０の上に位置合わせ搭載された状態で、ガラスマスク２５０の主面から露光光２５４によって露光する。露光は、多層配線を構成する有機絶縁膜２５２となる感光性樹脂の感度に応じて実施する。なお、有機絶縁膜２５２となる感光性樹脂としてポリイミド（東レ株式会社製：商標名フォトニースＵＲシリーズ）を使用した場合は、１００ｍＪ／ｃｍ２程度の露光エネルギーが好ましい。
【００６５】
次いで、図１２（ｃ）に表したように、ガラスマスク２５０を取り外した後、現像液（東レ株式会社製：商標名ＤＶ−５０５）を用いて現像を行い、ＬＳＩチップ１１０とＭＥＭＳチップ１２０とを相互に接続する外部接続端子１７１に対応する領域上の感光性樹脂を選択的に除去し、開口部２５５を形成する。
【００６６】
さらに、図１３（ａ）に表したように、この有機絶縁膜上に、外部接続端子１７１を接続する薄膜金属を公知の技術で形成し、コンタクトビア１４０を形成する。本実施例では、この薄膜金属として、Ａｌ／Ｔｉを使用したが、これら金属に限定されるものではなく、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｂ、Ｓｎ、Ｐｄ及びＷからなる群から選ばれた少なくとも１つ、または、その群から選ばれた少なくとも２つを含む合金を用いることができる。  
なお、図１３（ａ）〜（ｃ）は、説明のため、１２（ｃ）以前の図に対して、上下を反転させて描いている。
【００６７】
その後、図１３（ｂ）に表したように、感光性ポリイミドとＡｌ／Ｔｉとを相互に積層した後、最上層をポリイミド膜で被覆して、Ｉ／Ｏ電極に対応する開口部２５６を形成する。
【００６８】
次いで、ポリイミド膜上に、ＥＢ（Electron Beam）蒸着でＣｕ／Ｔｉ膜を形成した後、厚膜めっきレジストＡＺ４９０３（ヘキスト・ジャパン株式会社製）をスピンコート法により膜厚５０μｍで形成し、露光及び現像により、５０μｍφの開口寸法を有するＩ／Ｏ電極よりも大きい、８０μｍの開口部を形成する。露光は、レジストの厚みに対して十分な量のエネルギーを照射し、現像には、ＡＺ４００Ｋデベロッパー（ヘキスト・ジャパン社製）を使用した。
【００６９】
次いで、下記のＰｂ／Ｓｎめっき液に浸漬して、Ｎｉ／Ｔｉを陰極として、下記の電気めっき液に対応する、例えば高純度共晶はんだ板を陽極としてめっきを行う。この時、電流密度は、１〜４（Ａ／ｄｍ２）で行い、浴温度は２５℃とし、緩やかに攪拌しながら、はんだ組成（Ｐｂ／Ｓｎ）が共晶組成にほぼ等しい、あるいは、Ｐｂ側またはＳｎ側にわずかに移行した組成のはんだ合金を、Ｎｉ／Ｔｉ層の上に５０μｍの厚さで析出させた。
【００７０】
スルホン酸はんだめっき液の組成
錫イオン（Ｓｎ２＋）                          １２ｖｏｌ％
鉛イオン（Ｐｂ２＋）                          ３０ｖｏｌ％
脂肪族スルホン酸                              ４１ｖｏｌ％
ノニオン系界面活性剤                            ５ｖｏｌ％
カチオン系界面活性剤                            ５ｖｏｌ％
イソプロピルアルコール                          ７ｖｏｌ％
次いで、電気めっきレジストをアセトンで除去し、さらに、クエン酸／過酸化水素水から構成される溶液に浸漬して、Ｃｕをエッチング除去した後、エチレンジアミン４酢酸／アンモニア／過酸化水素水／純水から構成される混合溶液に浸漬してＴｉをエッチング除去した。  
上記の工程により、バンプ電極１８０を設置することにより、図１３（ｃ）及び図１に表した集積半導体装置１８を製作した。
【００７１】
このような工程により製作される実施例の集積半導体装置１８により、貫通孔不良が解消でき、信頼性の高い異種デバイスが搭載可能な集積半導体装置を提供することができる。
【００７２】
（第２の実施形態）
図１４は、本発明の第２の実施形態に係る集積３次元半導体装置の構成を例示する模式断面図である。  
図１４に表したように、本発明の第２の実施形態に係る集積３次元半導体装置２０は、第１の実施形態に係る集積半導体装置１８と、集積半導体装置１８に積層された別の半導体装置４００とを備えている。さらに、集積半導体装置１８と半導体装置４００とは、バンプ電極１８０によって接続されている。  
すなわち、本実施形態に係る集積３次元半導体装置２０は、集積半導体装置と集積半導体装置が３次元実装された集積半導体装置である。
【００７３】
本例では、半導体装置４００は、２つの半導体基板、すなわち、第１ＬＳＩ回路配線基板４１０と第２ＬＳＩ回路配線基板４２０とした。ただし、本発明は、これには限定されず、半導体装置４００の数は任意である。また、第１の実施形態に係る集積半導体装置を複数積層することも可能である。
【００７４】
このような集積３次元半導体装置２０によって、貫通孔不良が解消された、信頼性の高い異種デバイスが搭載可能な集積３次元半導体装置を提供することができる。
【００７５】
（第２の実施例）
以下、本実施形態に係る第２の実施例の集積３次元半導体装置について説明する。第２の実施例の集積３次元半導体装置２１は、図１４に例示した構造を有する。  
すなわち、第１の実施例の集積半導体装置１８と、第１ＬＳＩ回路配線基板４１０と、第２ＬＳＩ回路配線基板４２０とが積層された集積３次元半導体装置の構造である。第１ＬＳＩ回路配線基板４１０にはＣＰＵチップが搭載され、第２ＬＳＩ回路配線基板４２０にはメモリチップが搭載されている。ただし、本発明は、これに限定されるものではなく、例えばドライバチップ等を搭載しても良く、ＬＳＩチップの種類は特に限定されるものではない。
【００７６】
以下、本実施例の集積３次元半導体装置２１の製造方法を説明する。  
まず、公知の技術であるハーフミラーを利用して位置合わせを行うフリップチップボンダーを用いて、集積半導体装置１８のバンプ電極１８０と、第１ＬＳＩ回路配線基板４１０の電極端子との位置合わせを行う。なお、集積半導体装置１８は、加熱機構を有するコレットに保持され、３５０℃の窒素雰囲気中で予備加熱されている。
【００７７】
次いで、集積半導体装置１８のバンプ電極１８０と第１ＬＳＩ回路配線基板４１０の電極端子とが接触した状態で、コレットを下方移動して、３０ｋｇ／ｍｍ２の圧力を加え、さらにこの状態で温度を３７０℃まで上昇させて、はんだを溶融させ、集積半導体装置１８と第１ＬＳＩ回路配線基板４１０の電極端子とを接続する。  
同様の方法を用いて、第２ＬＳＩ回路配線基板４２０を第１ＬＳＩ回路配線基板４１０と接続する。  
以上の工程により、図１４に示す、本実施例の集積３次元半導体装置２１が形成できる。
【００７８】
なお、必要に応じて、集積半導体装置１８、第１ＬＳＩ回路配線基板４１０及び第２ＬＳＩ回路配線基板４２０の相互の隙間部分に、公知の技術である、封止樹脂を配置することもできる。この封止樹脂としては、例えば、ビスフェノール系エポキシ、イミダゾール硬化触媒及び酸無水物硬化剤からなる樹脂に、球状の石英フィラを重量比で４５ｗｔ％添加したエポキシ樹脂を用いることができる。  
また、例えば、クレゾールノボラックタイプのエポキシ樹脂（商標名ＥＣＯＮ−１９５ＸＬ：住友化学株式会社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０．５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用いることも可能であり、その材料は限定されるものではない。
【００７９】
次に、本実施例の集積３次元半導体装置２１の接続信頼性の試験結果について説明する。  
本接続信頼性試験においては、集積３次元半導体装置２１の入出力ピンの数は２５６ピンであり、この２５６ピンの中で１箇所でも接続がオープンになった場合を不良と定義した。
【００８０】
サンプル数は１０００個で、温度サイクル試験条件は、一回の温度サイクルを、−５５℃３０分間〜２５℃５分間〜１２５℃３０分間〜２５℃５分間として行った。
【００８１】
また、第４の比較例として、上記の第２の実施例の集積３次元半導体装置２１に対して、貫通電極２００を石英フィラ含有比率が８０％の外側領域とした集積３次元半導体装置９４（図３に例示した構成を用いた集積３次元半導体装置）を作製し、本実施例の集積３次元半導体装置２１と同様に、温度サイクル試験を行った。
【００８２】
その結果、第４の比較例の集積３次元半導体装置９４においては、１５００サイクルで、ＬＳＩチップ１１０及びＭＥＭＳチップ１２０を固定保持する絶縁材料部分の破壊が、１００％の割合で確認された。
【００８３】
これに対し、本実施例の集積３次元半導体装置２１では、３０００サイクルでも、破壊不良は確認されなかった。  
本実施例の集積３次元半導体装置２１においては、Ｉ／Ｏ電極１７０及びバンプ電極１８０が内側領域１０１に配置されることによって、温度サイクルに起因する集積３次元半導体装置２１の変形による応力破壊を防止できたと考えられる。  
このように、本温度サイクル試験により、本実施例の集積３次元半導体装置２１の接続信頼性が極めて高いことが確認できた。
【００８４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、集積半導体装置及び集積３次元半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８５】
その他、本発明の実施の形態として上述した集積半導体装置及び集積３次元半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての集積半導体装置及び修正３次元半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る集積半導体装置の構成を例示する模式図である。
【図２】本発明の第１の実施形態に係る集積半導体装置における貫通孔の形成状態を例示する模式部分断面図である。
【図３】第１の比較例の集積半導体装置の構成を例示する模式図である。
【図４】第１の比較例の集積半導体装置における貫通孔の形成状態を例示する模式部分断面図である。
【図５】第３の比較例の集積半導体装置の要部の構成を例示する模式断面図である。
【図６】本発明の第１の実施形態に係る別の集積半導体装置の構成を例示する模式平面図である。
【図７】本発明の第１の実施形態に係る別の集積半導体装置の構成を例示する模式平面図である。
【図８】本発明の第１の実施形態に係る別の集積半導体装置の構成を例示する模式平面図である。
【図９】本発明の第１の実施形態に係る別の集積半導体装置の要部の構成を例示する模式断面図である。
【図１０】本発明の第１の実施例に係る集積半導体装置の製造方法を例示する工程順模式断面図である。
【図１１】図１０に続く工程順模式断面図である。
【図１２】図１１に続く工程順模式断面図である。
【図１３】図１２に続く工程順模式断面図である。
【図１４】本発明の第２の実施形態に係る集積３次元半導体装置の構成を例示する模式断面図である。
【符号の説明】
【００８８】
１０、１１、１２、１３、１４、１８、９１、９３  集積半導体装置
２０、２１、９４  集積３次元半導体装置
１０１  内側領域
１０２  外側領域
１０５  集積回路チップ
１０９  シリコン基板
１１０  ＬＳＩチップ
１２０  ＭＥＭＳチップ
１４０  コンタクトビア
１５０  微細配線層
１７０  Ｉ／Ｏ電極（入出力部）
１７１  外部接続端子
１８０  バンプ電極
２００、２０９  貫通電極
２０１  貫通孔
２０２  孔
２０８  パッシベーション層
２１０  第１絶縁部
２１２  石英フィラ
２２０  第２絶縁部
２３０、２４０  絶縁部
２５０  ガラスマスク
２５２  有機絶縁膜（絶縁層）
２５３  遮光パターン
２５４  露光光
２５５、２５６  開口部
２８０  微細配線層
２９０  ＭＥＭＳ封止材（ＭＥＭＳキャップ）
３０１  第１主面
３０２  第２主面
４００  半導体装置
４１０  第１ＬＳＩ回路配線基板
４２０  第２ＬＳＩ回路配線基板
【図１】
0004538058.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004538058.tif 000008
【図８】
0004538058.tif 000009
【図９】
0004538058.tif 000010
【図１０】
0004538058.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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