(57)【特許請求の範囲】
【請求項１】
Ａ．試験パターンデータを発生するパターン発生器と、
Ｂ．各種のタイミング信号を発生するタイミング発生器と、
Ｃ．上記パターン発生器とタイミング発生器から出力される試験パターンデータ及びタイミング信号によりセットパルスとリセットパルスを生成する波形生成部と、
Ｄ．上記波形生成部が出力するセットパルスとリセットパルスを、試験周期に同期して複数のフリップフロップに順次時分割して与える第１切替手段と、
Ｅ．上記セットパルスとリセットパルスを受信して試験パターンを出力する上記フリップフロップと、
Ｆ．各上記フリップフロップの出力する試験パターン信号を被試験ＩＣに供給する複数のドライバと、
Ｇ．上記複数の被試験ＩＣから出力される応答出力信号を所定の電圧と比較してその比較結果を出力する複数のコンパレータと、
Ｈ．上記複数のコンパレータの出力を試験周期に同期して論理比較器に選択的に与える第２切替手段と、
Ｉ．上記第２切替手段の出力信号が予め予定した期待値と一致するか否かを判定する上記論理比較器と、
を具備して構成したことを特徴とするＩＣ試験装置。
【請求項２】
請求項１記載のＩＣ試験装置において、上記第１切替回路及び第２切替回路に強制的に固定信号を与え、上記第１切替回路及び第２切替回路を一定の切替位置に固定し、単一のＩＣに試験パターンを供給する状態に切替える手段を設けたことを特徴とするＩＣ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は各種のＩＣを試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】
ＩＣは今後ロジック部とメモリ部とを装備した混載型ＩＣが増加する傾向にある。この混載型ＩＣはメモリ部用のピン数は数１０ピン程度であるのに対し、ロジック部用のピン数は多く、全体として例えば１２８〜２５６ピンのように多くのピン数となる。
【０００３】
一方、ＩＣ試験装置では試験可能なピン数は有限であるため、試験しようとするＩＣのピン数によって同時に試験できるＩＣの数が制限される。例えば２５６ピンのＩＣ試験装置によれば１２８ピンの混載型ＩＣは２個しか同時に試験することはできない。
図４は従来のＩＣ試験装置の概略の構成を示す。図中１１はパターン発生器、１２はタイミング発生器、１３は波形フォーマッタ、１４はドライバ、１５は被試験ＩＣ  、１６はコンパレータ、１７は論理比較器をそれぞれ示す。
【０００４】
パターン発生器１１は“１”か“０”かの試験パターンデータを出力する。この試験パターンデータは波形フォーマッタ１３でタイミング発生器１２から与えられるタイミング信号に従って波形の立上がり、立下がりのタイミングを規定されたアナログの実波形を持つ試験パターン信号を生成する。
タイミング発生器１２は概念的に表現すると多数の可変遅延装置１２Ａ，１２Ｂ，１２Ｃ…１２Ｆとによって構成され、これら複数の可変遅延装置に適宜遅延時間を設定する。各可変遅延装置１２Ａ〜１２Ｆに基準位相を規定するクロックＲＡＴＥ１とクロックＲＥＦＣＬＫを与えることにより、クロックＲＥＦＣＬＫをクロックＲＡＴＥ１が定める基準位相から各設定された遅延時間に従って遅延されて出力される。この遅延パルスをタイミング信号として利用して波形フォーマッタ１３を制御する。
【０００５】
波形フォーマッタ１３は波形生成部１３ＡとＳ−Ｒフリップフロップ１３Ｂとによって構成される。波形生成部１３Ａはタイミング発生器１２から与えられる各種のタイミングを持つタイミング信号を利用してＳ−Ｒフリップフロップ１３Ｂのセット端子Ｓとリセット端子Ｒに与えるパルスを生成し、セット端子Ｓに与えるセットパルスＳＰのタイミングで試験パターン信号の波形をＨ論理に立上げ、リセット端子Ｒに与えるリセットパルスＲＰのタイミングで試験パターン信号の波形をＬ論理に立下げる。このようにしてＳ−Ｒフリップフロップ１３ＢからＨ論理とＬ論理を繰り返す試験パターン信号を出力させる。
【０００６】
Ｓ−Ｒフリップフロップ１３Ｂから出力された試験パターン信号はドライバ１４を通じて被試験ＩＣ１５に供給される。
被試験ＩＣ１５の応答出力信号はコンパレータ１６を通じて論理比較器１７に取り込まれる。コンパレータ１６は被試験ＩＣ１５が出力する応答出力信号の論理値が正規の電圧を持っているか、否かを判定する。被試験ＩＣ１５が出力する応答出力信号の論理値が正規の電圧に達していない場合は不良を表すＨ論理を出力する。
【０００７】
コンパレータ１６から出力される比較結果は論理比較器１７に取り込まれる。論理比較器１７では被試験ＩＣ１５が出力した応答出力信号と、パターン発生器１１が出力する期待値パターンとを比較し、不一致の発生を検出する。不一致の発生を検出すると、そのＩＣは不良と判定される。図４には特に表示しないが不良解析メモリが設けられ、不一致が発生した場合は不一致が発生したアドレスと試験パターン等を記憶させ、不良の解析に供される。
【０００８】
図４に示した構成は、被試験ＩＣ１５の一つのピンを試験するに要する構成である。現実にはこのような構成のユニットＵＮが例えば２５６個程度用意され、これら２５６個のユニットＵＮを使って例えば１２８ピンの被試験ＩＣ１５を２個同時に試験している。
【０００９】
【発明が解決しようとする課題】
上述したように、ＩＣ試験装置の試験可能なＩＣ数はＩＣのピン数によって制限される。つまり、ピン数が多いＩＣを試験する場合は、同時に試験することができるＩＣの数は少ない数に制限される。同時に試験することができるＩＣの数を大きく採ることができると処理能力が向上し、スループットを向上させることができる。
【００１０】
しかしながら、従来は上述した理由により、１台のＩＣ試験装置が装備する試験可能なピン数は２５６ピン乃至は５１２ピン程度に制限されるため、一度に試験することができるＩＣの数を多く採ることはできない。
また、多ピンのＩＣを多量に同時に試験することができるＩＣ試験装置を構成しようとすると、ユニットＵＮの数を増加させなくてはならないから、ＩＣ試験装置の規模が肥大化しそのコストの上昇は著しく経済的な負担が大きい。
【００１１】
この発明の目的は、コストの上昇を抑えながら、一度に試験することができるＩＣの数を倍増させることができるＩＣ試験装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
この発明では、各ユニットごとに複数のＩＣに試験パターン信号を供給することができる構成を付加し、ユニットＵＮの数を増すことなく、試験可能なＩＣの数を倍増させることができるＩＣ試験装置を提供しようとするものである。
このため、この発明では波形フォーマッタの後段と、論理比較器の入力側のそれぞれに第１切替回路と、第２切替回路とを設け、第１切替回路によって波形フォーマッタから出力される試験パターン信号を試験周期に同期させて複数の被試験ＩＣに時分割して分配し、複数の被試験ＩＣに試験の周期分ずつ時間をずらして同一試験パターンを与える。
【００１３】
第２切替回路は複数の被試験ＩＣが出力する応答出力信号を試験時間分ずつ時間をずらして論理比較器に入力し、時分割して論理比較を実行させる。
従って、この発明によればユニットを増すことなく、同時に試験できるＩＣの数を倍増させることができる。１ユニット当たりＮ個のＩＣに試験パターンを与える構成とした場合には、試験可能なＩＣの数はＮ倍となる。
【００１４】
【発明の実施の形態】
図１にこの発明の一実施例を示す。図４と対応する部分には同一符号を付して示す。この発明の特徴とする構成は、波形生成部１３Ａの後段に第１切替回路２１を設けた点と、論理比較器１７の入力側に第２切替回路２２を設けた構成とした点である。
【００１５】
図１に示した実施例では１ピン分のユニットＵＮを利用して２個のＩＣ１５Ａ，１５Ｂを試験できるように構成した場合を示す。このために、第１切替回路２１は２個のゲートＧ１，Ｇ２を交互に開閉する２個のゲート回路２１Ａと２１Ｂによって構成し、この２個のゲート回路２１Ａと２１Ｂの各ゲートＧ１とＧ２を交互に開閉制御して波形生成部１３Ａが出力する例えばセットパルスＳＰ１，ＳＰ２を一方のゲート回路２１Ａによって２台のＳ−Ｒフリップフロップ１３Ｂ，１３Ｃのセット端子Ｓに交互（図２ＦとＨ参照）に与え、波形生成部１３Ａが出力するリセットパルスＲＰ１とＲＰ２を他方のゲート回路２１Ｂによって２台のＳ−Ｒフリップフロップ１３Ｂ，１３Ｃのリセット端子Ｒに交互（図２ＧとＩ参照）に入力する。
【００１６】
これらゲート回路２１Ａと２１Ｂの各ゲートの切替えは試験周期の基準となる内部レートクロックＲＡＴＥ２（図２Ｃ参照）に周期して実行される。Ｓ−Ｒフリップフロップ１３Ｂ，１３Ｃを交互にセット、リセットさせることにより、被試験ＩＣ１５Ａと１５Ｂには図２ＪとＫに示すように同一試験パターンが時間をずらして与えられる。第２切替回路２２はコンパレータ１６Ａと１６Ｂの判定結果を交互に論理比較器１７に取込み、論理比較器１７で同一の期待値パターンと比較することにより２個の被試験ＩＣ１５Ａと１５Ｂを同一の条件で試験することができる。
【００１７】
なお、図２Ａに示す外部レートクロックＲＡＴＥ１はドライバ１４Ａから出力される試験パターン信号の周期を規定するレートクロックを示す。この実施例では、内部レートクロックＲＡＴＥ２を外部レートクロックＲＡＴＥ１の２倍の速度で変化するクロックとし、Ｓ−Ｒフリップフロップ１３Ｂと１３Ｃを通常の２倍の速度で動作させることにより従来と同一の試験時間内に２倍の数のＩＣを試験することができる。よって、スループットを２倍に改善することができる。
【００１８】
図３はこの発明の変形実施例を示す。この実施例では切替制御部２３の出力側にオアゲート２４を設け、オアゲート２４にフリップフロップ或いはレジスタのような論理記憶器２５から強制的に「１」論理を入力することにより、第１切替回路２１と第２切替回路２２を一方の切替え状態に固定し、１ユニットＵＮ当たり１個のＩＣ１５Ａに試験パターンを与えることができる構成とした場合を示す。
【００１９】
このモードでは試験パターンは内部レートクロックＲＡＴＥ２の周期で出力されるから、従来のテスト周期の２倍の速度で試験を行うことができる。
この構成を付加したことにより、高速ＩＣを試験する場合は１ユニット当たり１個のＩＣとし、高速を要求しないＩＣの場合は、論理記憶器２５に「０」論理を記憶させれば１ユニットから時分割して複数のＩＣに試験パターンを供給することができ、スループットを向上させることができる。
【００２０】
【発明の効果】
以上説明したように、この発明によれば各ユニットを時分割して利用して複数のＩＣに試験パターン信号を分配し、複数のＩＣを同時に試験できるように構成したから、構成上の違いは、第１切替回路２１と第２切替回路２２と切替制御部２３を追加するだけで済ませることができる。よって、わずかなコストの上昇によって同時に試験できるＩＣの数を倍加することができ、その効果は実用に供して頗る大である。
【００２１】
なお、上述の実施例では１ピン分のユニットによって２個のＩＣを試験パターン信号を供給する構成を説明したが、１ピン分のユニットによりＮ個のＩＣに試験パターン信号を供給するように構成することもできる。この場合、パターン発生器１１，タイミング発生器１２，波形フォーマット１３の何れでも動作速度をＮ倍に高速化する必要があるが、そのためのコストの上昇もわずかで済ませることができる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】図１の動作を説明するためのタイミングチャート。
【図３】この発明の変形実施例を説明するためのブロック図。
【図４】従来の技術を説明するためのブロック図。
【符号の説明】
ＵＮ    ユニット
１１    バターン発生器
１２    タイミング発生器
１３    波形フォーマッタ
１４    ドライバ
１５    被試験ＩＣ
１６    コンパレータ
１７    論理比較器
２１    第１切替回路
２２    第２切替回路
２３    切替制御部
【図１】
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【図２】
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【図３】
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【図４】
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