(57)【特許請求の範囲】
【請求項１】
下側層と上側層を含み、第１導電型のドープ単結晶性半導体材料からなる基板であって、前記下側層のドーパント濃度が前記上側層のドーパント濃度より高い前記基板、
互いに異なる幅を有する２つのセグメント、即ち、誘電体材料で充填された小幅の底側セグメントと、誘電体材料でライニングされ導電性材料で充填されゲート領域を形成する大幅の上側セグメントとからなる前記上側層の延長トレンチ、
前記延長トレンチの一方側にのみ上側表面から前記上側層中に延長する反対の第２導電型のドープ延長ゾーン、
前記上側層中にある前記第１導電型のドレインゾーンであって、前記トレンチの反対側の前記ドレインゾーンの上部が前記トレンチの前記底側セグメントにより前記ドープ延長ゾーンから絶縁された前記ドレインゾーン、
前記上側層中の前記ドレインゾーンの前記上部上にある前記第２導電型のドープウェル領域、
前記上側層中の前記ドレインゾーンの下部は前記延長トレンチの下にあって、前記ドープ延長ゾーンと接触しており、前記ドープ延長ゾーンから下方に前記下側層の上面まで延長しており、
前記ドープ延長ゾーンに対向する前記トレンチの側にのみ前記ウェル領域の前記上側表面に配置される前記第１導電型の高ドープソース領域と前記第２導電型の高ドープボディ領域、
前記ゲート領域と前記ソース領域との上にある前記上側表面上の中間誘電体層、および
前記上側表面と前記中間誘電体層との上にあって、前記ドープソース領域、前記高ドープボディ領域及び前記ドープ延長ゾーンに電気的に接触する金属層を含むことを特徴とするトレンチＭＯＳゲートデバイス。
【請求項２】
前記ドープ延長ゾーンは、前記延長トレンチの深さに等しい深さまで前記上側層中に延長することを特徴とする請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項３】
前記トレンチの前記上側セグメントと前記底側セグメントの前記幅は、１．２：１〜１２：１の比にあることを特徴とする請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項４】
前記幅は、１０：１の比にあることを特徴とする請求項３記載のトレンチＭＯＳゲートデバイス。
【請求項５】
前記トレンチの前記上側セグメントと前記延長トレンチは、それぞれ所定の深さまで延長し、前記上側セグメントと前記延長トレンチの前記深さは、互いに対して１：２〜１：８の比にあることを特徴とする請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項６】
前記深さは、１：５の比にあることを特徴とする請求項５記載のトレンチＭＯＳゲートデバイス。
【請求項７】
前記上側層は、エピタキシャル層であることを特徴とする請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項８】
前記誘電体材料は、二酸化ケイ素からなることを特徴とする請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項９】
前記トレンチの前記上側セグメントの前記導電性材料は、ドープポリシリコンからなることを特徴とする請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項１０】
前記第１導電型はＮで、前記第２導電型はＰであることを特徴とする請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項１１】
前記デバイスは、複数の前記延長トレンチを含むことを特徴とする請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項１２】
前記複数の延長トレンチは、オープンセルのストライプトポロジーを有することを特徴とする請求項１１記載のトレンチＭＯＳゲートデバイス。
【請求項１３】
前記複数の延長トレンチは、クローズドセルのセル状トポロジーを有することを特徴とする請求項１１記載のトレンチＭＯＳゲートデバイス。
【請求項１４】
パワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ、及びＭＯＳ制御サイリスタからなるグループから選択される請求項１記載のトレンチＭＯＳゲートデバイス。
【請求項１５】
下側層と上側層を含み、上側表面を有し第１導電型のドープ単結晶性半導体材料からなり、前記下側層のドーパント濃度が前記上側層のドーパント濃度よりも高い基板を設ける工程、
前記基板の前記上側層にトレンチを形成する工程であって、前記トレンチは、側壁とフロアとを有し、更に前記トレンチは、上側セグメントと底側セグメントとからなる延長トレンチの上側セグメントの幅に相当する幅を有し前記延長トレンチの前記上側セグメントの深さに相当する深さまで延長する工程、
前記基板の前記上側層上および前記トレンチの前記側壁と前記フロアとの上にコンフォーマルマスキング酸化物層を形成する工程、
前記コンフォーマルマスキング酸化物層を異方的にエッチングして前記トレンチの前記フロアから前記マスキング酸化物層を除去し、前記フロアの下にある基板半導体材料に開口を形成する工程、
前記トレンチの前記フロアの下にある前記半導体材料をエッチングし、前記延長トレンチの前記底側セグメントを形成する工程であって、前記底側セグメントは、前記トレンチの前記上側セグメントの大幅に対して小幅を有し、前記延長トレンチの合計の深さに相当する深さまで延長する工程、
残留マスキング酸化物層を前記基板の前記上側層と前記トレンチの前記側壁とから除去する工程、
前記延長トレンチを誘電体材料で充填する工程、
反対の第２導電型のドーパントを、前記延長トレンチの一方側の前記上側層に選択的に注入、拡散し、それにより前記延長トレンチの一方側のみに前記上側表面から前記上側層中に延長し前記上側層中の前記第１導電型のドレインゾーンの上部から分離された延長ゾーンを形成する工程であって、前記上側層中の前記ドレインゾーンの前記上部が前記トレンチの前記底側セグメントにより前記延長ゾーンから絶縁され、前記上側層中の前記ドレインゾーンの下部が前記延長トレンチの下にあって、前記延長ゾーンと接触しており、前記延長ゾーンから下方に前記下側層の上面まで延長する工程、
前記誘電体材料を、前記延長トレンチの前記上側セグメントから選択的に除去し、前記誘電体材料で充填された前記延長トレンチの前記底側セグメントを残す工程、
誘電体材料からなる側壁とフロアとを、前記延長トレンチの前記上側セグメントに形成し、前記上側セグメントを導電性材料で充填し、前記延長トレンチの前記上側セグメントにゲート領域を形成する工程、
前記第２導電型のドープウェル領域を前記上側層に前記ドレインゾーンの前記上部上に形成する工程、
前記第１導電型の高ドープソース領域と前記第２導電型の高ドープボディ領域を、前記上側表面において前記ウェル領域に形成する工程、
中間誘電体層を、前記ゲート領域と前記ソース領域との上にある前記上側表面上に形成する工程、及び
金属層を前記上側表面と前記中間誘電体層との上に形成する工程であって、前記金属層は、前記ソース領域、前記高ドープボディ領域及び前記延長ゾーンに電気的に接触する工程を含むことを特徴とするトレンチＭＯＳゲートデバイス製造方法。
【請求項１６】
前記トレンチの前記上側セグメントと前記底側セグメントの前記幅は、１．２：１〜１２：１の比にあることを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項１７】
前記トレンチの前記上側セグメントと前記延長トレンチは、それぞれ所定の深さまで延長し、前記上側セグメントと前記延長トレンチの前記深さは、互いに対して１：２〜１：８の比にあることを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項１８】
前記上側層は、エピタキシャル層であることを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項１９】
前記基板は、単結晶性シリコンからなることを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項２０】
前記誘電体材料は、二酸化ケイ素からなることを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項２１】
前記トレンチの前記上側セグメントの前記導電性材料は、ドープポリシリコンからなることを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項２２】
前記第１導電型はＮで、前記第２導電型はＰであることを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項２３】
前記基板に、前記延長トレンチを複数形成することを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項２４】
前記複数の延長トレンチは、オープンセルのストライプトポロジーを有することを特徴とする請求項２３記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項２５】
前記複数の延長トレンチは、クローズドセルのセル状トポロジーを有することを特徴とする請求項２３記載のトレンチＭＯＳゲートデバイス製造方法。
【請求項２６】
前記デバイスは、パワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ、及びＭＯＳ制御サイリスタからなるグループから選択されることを特徴とする請求項１５記載のトレンチＭＯＳゲートデバイス製造方法。
【発明の詳細な説明】
【関連出願の相互参照】
この出願は、１９９９年５月１９日に申請された米国特許出願第０９／３１４，３２３号の利益を主張する２０００年１０月１２日に申請された米国特許出願第０９／６８９，９３９号の一部継続出願の利益を主張するものである。
【発明の属する分野】
本発明は、半導体デバイス、より詳細には、セグメントトレンチと延長ドーピングゾーンとを有するＭＯＳゲートパワーデバイス、及びそのようなデバイスの製造方法に関するものである。
【発明の背景】
トレンチゲート構造を有するＭＯＳトランジスタは、高電流、低電圧スイッチング用プレーナートランジスタより重要な利点を提供する。ＤＭＯＳトレンチゲートは通例、ソースからドレインへ延長すると共に、熱成長二酸化ケイ素層でそれぞれライニングされた側壁とフロアとを有するトレンチを含む。ライニングされたトレンチは、ドープポリシリコンで充填される。このトレンチゲートの構造により、電流の流れの制限を少なくできるので、固有オン抵抗値が低くなる。更に、このトレンチゲートにより、トランジスタの本体を横切るソースの底から下のドレインへトレンチの垂直な側壁に沿って延長するＭＯＳチャネルにおけるセルピッチを減少させることが可能である。これによって、チャネル密度が増加し、チャネルのオン抵抗への寄与が減少する。トレンチＤＭＯＳトランジスタの構造と性能は、ＢｕｌｕｃｅａとＲｏｓｓｅｎによりＳｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ， １９９１， Ｖｏｌ．３４， Ｎｏ．５， ｐｐ４９３−５０７の「Ｔｒｅｎｃｈ ＤＭＯＳＴｒａｎｓｉｓｔｏｒ Ｔｅｃｈｎｏｌｏｇｙｆｏｒ Ｈｉｇｈ−Ｃｕｒｒｅｎｔ（１００ ＡＲａｎｇｅ） Ｓｗｉｔｃｈｉｎｇ」に開示されている。ＤＭＯＳデバイスにおけるそれらの効用に加え、トレンチゲートはまた、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、及び他のＭＯＳゲートデバイスにおいて有益に採用される。
図１は、Ｎ＋基板１０１の上側層１０１ａ上に形成された従来のトレンチゲートＮ型ＭＯＳＦＥＴデバイス１００の断面の略図である。デバイス１００は、二酸化ケイ素のようなゲート誘電体でライニングされた側壁１０４とフロア１０３とを有するトレンチ１０２を含む。トレンチ１０２は、ドープポリシリコンのような導電材料１０５で充填され、導電材料１０５はゲート領域１０６用の電極となる。
基板１０１の上側層１０１ａは更に、Ｎドレインゾーン１０８の上にあるＰウェル領域１０７を含む。上側層１０１ａの上側面１０９でＰウェル領域１０７内に、高ドープＰ＋ボディ領域１１０及び高ドープＮ＋ソース領域１１１を配置する。中間誘電体層１１２を、ゲート領域１０６とソース領域１１１の上に形成する。接触用開口１１３を介して、金属層１１４を、ボディ領域１１０及びソース領域１１１に接触させることができる。Ｎ＋基板１０１の裏側１１５は、ドレインとして働く。
図１はＭＯＳＦＥＴを１個のみ示すが、現在産業で使用されるデバイスの典型は、種々のセル状またはストライプ状のレイアウトに配置されたＭＯＳＦＥＴアレイからなる。最近の半導体製造の改善によりトレンチゲートデバイスの密度が増加した結果、導通モードにあるデバイスの主な損失は、その下側ゾーンにおいて、即ちドレイン抵抗の増大によって生じる。ドレインドーピングレベルは通常、要求される電圧阻止能力によって決まるので、抵抗を低減させるためにドレインドーピングを増加することは選択ではない。従って、半導体デバイスのドレイン領域の抵抗を、その阻止能力を低下させることなく、低減させる必要がある。本発明は、この必要性を満たすものである。
【発明の概要】
本発明の目的は、上側層を含む第１導電型のドープ単結晶性半導体基板からなるトレンチＭＯＳゲートデバイスを提供することにある。基板の上側層の延長トレンチは、互いに異なる幅を有する２つのセグメント、即ち、誘電体材料で充填された小幅の底側セグメントと、誘電体材料でライニングされ導電性材料で充填されゲート領域を形成する大幅の上側セグメントとを含む。
反対の第２導電型のドープ延長ゾーンは、トレンチの一方側にのみ基板の上側表面から上側層中に延長し、第１導電型のドレインゾーン上にある第２導電型のドープウェル領域は、トレンチの反対側の上側層に配置する。ドレインゾーンは、トレンチの誘電体が充填された底側セグメントにより、ドープ延長ゾーンから絶縁される。
第１導電型の高ドープソース領域と第２導電型の高ドープボディ領域は、ドープ延長ゾーンに対向するトレンチの側にのみウェル領域の上側表面に配置する。中間誘電体層は、ゲート領域とソース領域との上にある上側表面上に配置し、上側層の上側表面と中間誘電体層との上に配置される金属層は、ドープソース領域、高ドープボディ領域及びドープ延長ゾーンに電気的に接触する。
本発明の更なる目的は、上側表面を有し第１導電型のドープ単結晶性半導体材料からなる基板を設け、この基板の上側層にトレンチを形成することを含む、トレンチＭＯＳゲートデバイスの製造方法を提供することにある。トレンチは、側壁とフロアとを有し、更に、上側セグメントと底側セグメントとからなる延長トレンチの上側セグメントの幅と深さとに応じて幅を有すると共に深さまで延長する。
マスキング酸化物層を、基板の上側層上およびトレンチの側壁とフロアとの上に形成し、異方的にエッチングしトレンチのフロアから除去し、それによりフロアの下にある基板半導体材料に開口を形成する。トレンチのフロアの下にある半導体材料をエッチングし、延長トレンチの底側セグメントを形成する。底側セグメントは、トレンチの上側セグメントの大幅に対して小幅を有し、延長トレンチの合計の深さに相当する深さまで延長する。
残留マスキング酸化物層を基板の上側層とトレンチの側壁とから除去し、延長トレンチを誘電体材料で充填する。反対の第２導電型のドーパントを、延長トレンチの一方側の上側層に注入、拡散し、それにより上側表面から上側層中に延長するドープ延長ゾーンを形成する。誘電体材料を、延長トレンチの上側セグメントから選択的に除去し、誘電体材料で充填されたトレンチの底側セグメントを残す。誘電体材料からなる側壁とフロアとを、トレンチの上側セグメントに形成した後、上側セグメントを導電性材料で充填しゲート領域を形成する。
第２導電型のドープウェル領域を、ドープ延長ゾーンに対向する延長トレンチの側に基板の上側層に形成する。第１導電型の高ドープソース領域と第２導電型の高ドープボディ領域を、上側層の上側表面においてウェル領域に形成する。
中間誘電体層を、ゲート領域とソース領域との上にある上側表面上に蒸着し、金属層を上側表面と中間誘電体層との上に形成し、金属層は、ドープソース領域、高ドープボディ領域及びドープ延長ゾーンに電気的に接触する。
［発明の詳細な説明］
図２は、本発明のＭＯＳゲートパワーデバイス２００の断面の略図である。基板２０１の上側層２０１ａに、上側セグメント２０３と底側セグメント２０４とからなる延長トレンチ２０２を形成する。延長トレンチ２０２の上側セグメント２０３は、誘電体の側壁２０５とフロア２０６でライニングされ導電性材料２０７で充填されゲート領域２０８を形成する。上側セグメント２０３より小幅の底側セグメント２０４は、二酸化ケイ素のような誘電体材料２０９で充填される。トレンチの上側セグメントの側壁２０５とフロア２０６に含まれる誘電体材料も二酸化ケイ素であり、導電性材料２０７はドープポリシリコンである。
トレンチの上側と底側のセグメント２０３、２０４の幅は、約１．２：１〜約１２：１の比にあるのが好ましく、約１０：１の比にあるのがより好ましい。上側セグメント２０３の深さと延長トレンチ２０２の合計の深さとは、約１：２〜約１：８の比にあるのが好ましく、約１：５の比にあるのがより好ましい。
延長トレンチ２０２の一方側に、Ｎドレインゾーン２１１の上にあるＰウェル領域２１０がある。上側面２１２でＰウェル領域２１０内に、高ドープＰ＋ボディ領域２１３及び高ドープＮ＋ソース領域２１４を配置する。延長トレンチ２０２の他方側に、延長Ｐゾーン２１５がある。延長トレンチ２０２により、延長Ｐゾーン２１５を反対導電型Ｎドレインゾーン２１１から隔てる。中間誘電体層２１６を、ゲート領域２０８とソース領域２１４と延長Ｐゾーン２１５の上に形成する。接触用開口２１７を介して、金属層２１８を、Ｐ＋ボディ領域２１３とＮ＋ソース領域２１４と延長Ｐゾーン２１５に接触させることができる。基板２０１の裏側２１９は、ドレインとして働く。
延長Ｐゾーン２１５は、阻止電圧が印加されるとき、空乏化するように働くので、ドレイン構成にずっと高導電性の材料を使用でき、それによりデバイスのオン抵抗を低減させその効率を改善させる。トレンチの下側セグメント２０４の誘電体材料２０９は、延長Ｐゾーン２１５からＮドレインゾーン２１１へのドーパントの横拡散を防ぐ。ゲート領域２０８とこのように自己配列させられた延長Ｐゾーン２１５は、金属層２１８により、ソース領域２１４に短絡させる。自己配列により、構造２００を使用して、１００Ｖより十分低い阻止電圧能力を有する高密度デバイスを製造できる。誘電体材料２０９は、ドーパント拡散に対する障壁としてのみ働くので、その質はデバイス２００の性能に重要ではなく、たとえゾーン２１１と２１５が誘電体材料２０９を介して電気的に短絡したとしても、デバイス２００は依然機能するだろう。デバイス２００が阻止状態にあるとき、ゾーン２１１と２１５は反対符号を有する電荷に寄与するだろうが、両ゾーンの誘導電界は互いに打ち消しあう。これにより、延長Ｐゾーン２１５に対して、そして特にＮドレインゾーン２１１に対して、ずっと高いドーピングの使用が可能になる。トレンチの下側セグメント２０４の減少させた幅によって、デバイス２００の導通状態時に、伝導電流路が増加する。ドレインゾーン２１１を流れる電流は、ずっと低い抵抗の低下を受けるので、デバイス全体のオン抵抗が減少し、効率が改善する。
説明したデバイスはＮチャネルシリコンデバイスであるが、本発明を他のデバイスや他の半導体材料やドーパント  にも適用できる。例えば、記述した導電型を、ＰをＮに、ＮをＰにするといった具合に、逆にすることができる。説明したデバイスはパワーＭＯＳＦＥＴであるが、本発明をＩＧＢＴやＭＣＴのような全てのＭＯＳゲートデバイスに適用することも考えられる。
図２Ａ〜２Ｈは、本発明のＭＯＳゲートデバイス２００の製造工程の略図である。図２Ａに示すように、マスキング誘電体層２２０、例えば低温酸化物（ＬＴＯ）を、基板２０１の上側層２０１ａ上に蒸着する。層２２０と２０１ａを、既知の手段にてパターン化してエッチングし、トレンチの上側セグメント２０３を形成する。
図２Ｂに示すように、コンフォーマルマスキング酸化物層２２１を、マスキング誘電体層２２０上およびトレンチの上側セグメント２０３のフロア２２２と側壁２２３との上に蒸着或いは成長させてから、図２Ｃに示すように、異方的にエッチングし酸化物をフロア２２２から除去し、下にある層２０１ａに開口２２４を形成する。開口２２４の形成に加え、異方的エッチングにより、誘電体層２２０上の酸化物層２２１の水平部分を薄くする。
図２Ｄに示すように、層２０１ａを、開口２２４を介してエッチングし、トレンチの底側セグメント２０４を形成する。その後、図２Ｅに示すように、マスキング誘電体層２２０及びコンフォーマルマスキング酸化物層２２１の残留部分をエッチングにより除去し、延長トレンチ２０２を形成する。図２Ｆに示すように、延長トレンチ２０２を誘電体材料２２５、好ましいのは酸化物で充填する。平面化エッチング工程を使用して、上側層２０１ａの上側表面２１２を有する誘電体材料２２５を平面化できる。Ｐドーパントを、標準的な写真平板技術を使用して、トレンチ２０２の一方側に選択的に注入する。高温拡散により、ドーパントを層２０１ａ中に深く注入し、延長Ｐゾーン２１５を形成する。
図２Ｇに示すように、誘電体材料２２５を、ドライエッチング技術を使用して、トレンチの上側セグメント２０３から除去し、酸化物誘電体２０９で充填されたトレンチの底側セグメントを残す。誘電体酸化物の側壁２０５とフロア２０６とを、トレンチの上側セグメント２０３に形成した後、上側セグメント２０３を導電性ポリシリコン２０７で充填しゲート領域２０８を形成する。
図２Ｈに示すように、Ｐウェル領域２１０を、延長Ｐゾーン２１５に対向するトレンチ２０２の側に上側層２０１ａ中に埋め込み、Ｐ＋ボディ領域２１３とＮ＋ソース領域２１４を、ウェル領域２１０中に埋め込む。中間誘電体層２１６と金属層２１８の蒸着、及び接触用開口２１７の形成により、デバイス２００の製造は完成する。
説明した特定の工程の流れの変更は、本発明の範囲内で考えられる。例えば、トレンチの形成、埋め込み、及びエッチングの順序は、最終デバイスの機能とレイアウトに影響することなく、変更可能である。
上述した実施例はＭＯＳパワーデバイスであるが、本発明を絶縁ゲートバイポーラトランジスタやＭＯＳ制御サイリスタを含む他のデバイスに採用できる。
本発明を図示の目的のために詳述したが、斯かる詳細は一重にこの目的のためであり、請求の範囲に記載される発明の精神及び範囲から逸脱することなく、変更可能である。
【図面の簡単な説明】
【図１】従来のトレンチＭＯＳゲートデバイス１００の断面の略図である。
【図２】本発明のトレンチＭＯＳゲートデバイス２００の断面の略図である。
図２Ａ〜２Ｈは、本発明によるデバイス２００の形成工程の略図である。図は、必ずしも縮尺で描いていない。
【図２】
0004429601.tif 000002
【図１】
0004429601.tif 000003