(57)【特許請求の範囲】
【請求項１】
ｐ（ｐは２以上の整数）行毎にブロック化された複数行の走査線と、複数列のデータ線と、前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、前記走査線がゲート電極に接続された画素トランジスタと、前記走査線が前記画素トランジスタのゲート電極をオンするレベルとなったときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、を有する電気光学装置に対し、前記複数行の走査線を所定の順番で選択して、当該選択した走査線の電位を前記画素トランジスタのゲート電極をオンするレベルとする走査線駆動回路であって、
前記複数行の走査線のそれぞれに対応した単位回路を有し、
ブロック化されたｐ行の走査線に対応する単位回路のｐ個には、当該ｐ行に対応する走査線のそれぞれの選択を示す期間において前記画素トランジスタのゲート電極をオンするレベルとなる論理信号が共通に供給され、
前記各単位回路は、
ソース電極に前記論理信号が供給され、ドレイン電極が自身に対応する走査線に接続された第１トランジスタと、
ゲート電極の制御信号として第１制御信号が供給され、ソース電極に前記第１トランジスタのゲート電極を制御する第２制御信号が供給され、ドレイン電極が、前記第１トランジスタのゲート電極に接続された第２トランジスタと、
リセット信号が供給され、前記第１トランジスタの寄生容量を短絡させる短絡回路とを備え、
前記短絡回路は、前記リセット信号の入力に基づき、前記第１トランジスタのゲート・ドレイン電極間の寄生容量を短絡させ、
その後、第１制御信号と第２制御信号がそれぞれ各ゲート電極をオンするレベルとなった際に、前記寄生容量により前記第１トランジスタのゲート電極の電位を前記ゲート電極がオンになるレベルに維持し、
その後、前記第１制御信号と第２制御信号が前記ゲート電極をオフするレベルとなった際に、前記論理信号が供給され、第１トランジスタのゲート電極の電位を、前記ゲート電極がオンになるレベルに前記論理信号のレベルを加えたレベルとする
ことを特徴とする走査線駆動回路。
【請求項２】
前記短絡回路は、第３乃至第５トランジスタを有し、
前記第３トランジスタは、ゲート電極に前記リセット信号が供給され、ソース電極が前記第５トランジスタのゲート電極をオンするレベルに接続され、
前記第４トランジスタは、ゲート電極が前記第１トランジスタのゲート電極に接続され、
前記第５トランジスタは、ゲート電極が前記第３および第４トランジスタのドレイン電極に共通接続され、そのドレイン電極が前記第１トランジスタのゲート電極に接続され、
前記第４および第５トランジスタのソース電極が、記第５トランジスタのゲート電極をオフするレベルに接続されていることを特徴とする請求項１に記載の走査線駆動回路。
【請求項３】
前記第３トランジスタのソース電極が、ゲートオン電圧を給電するゲートオン電源線に接続されていることを特徴とする請求項２に記載の走査線駆動回路。
【請求項４】
前記第３トランジスタのソース電極が、自身のゲート電極に接続されていることを特徴とする請求項２に記載の走査線駆動回路。
【請求項５】
前記第４および第５トランジスタのソース電極が、ゲートオフ電圧を給電するゲートオフ電源線に接続されていることを特徴とする請求項２乃至４の何れか１項に記載の走査線駆動回路。
【請求項６】
前記第４および第５トランジスタのソース電極が、自身に対応する走査線に接続されていることを特徴とする請求項２乃至４の何れか１項に記載の走査線駆動回路。
【請求項７】
前記複数行の走査線のそれぞれに対応して設けられ、一端が、自身に対応する走査線に接続され、他端同士が、共通接地されて、前記複数行の走査線のいずれもが選択されない期間の一部または全部において一斉にオンする複数のスイッチを備えることを特徴とする請求項１乃至６の何れか１項に記載の走査線駆動回路。
【請求項８】
ｐ（ｐは２以上の整数）行毎にブロック化された複数行の走査線と、複数列のデータ線と、前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、前記走査線がゲート電極に接続された画素トランジスタと、前記走査線が前記画素トランジスタのゲート電極をオンするレベルとなったときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、を有する電気光学装置に対し、
前記複数行の走査線を所定の順番で選択して、当該選択した走査線の電位を前記画素トランジスタのゲート電極をオンするレベルとする走査線駆動回路と、
前記前記画素トランジスタのゲート電極をオンするレベルとされた走査線に対応する画素の階調に応じたデータ信号を、前記データ線を介して供給するデータ線駆動回路と、を具備し、
前記走査線駆動回路は、
ブロック化されたｐ行の走査線に対応する単位回路のｐ個には、当該ｐ行に対応する走査線のそれぞれの選択を示す期間において前記画素トランジスタのゲート電極をオンするレベルとなる論理信号が共通に供給され、
前記各単位回路は、
ソース電極に前記論理信号が供給され、ドレイン電極が自身に対応する走査線に接続された第１トランジスタと、
ゲート電極の制御信号として第１制御信号が供給され、ソース電極に前記第１トランジスタのゲート電極を制御する第２制御信号が供給され、ドレイン電極が、前記第１トランジスタのゲート電極に接続された第２トランジスタと、
リセット信号が供給され、前記第１トランジスタの寄生容量を短絡させる短絡回路とを備え、
前記短絡回路は、前記リセット信号の入力に基づき、前記第１トランジスタのゲート・ドレイン電極間の寄生容量を短絡させ、
その後、第１制御信号と第２制御信号がそれぞれ各ゲート電極をオンするレベルとなった際に、前記寄生容量により前記第１トランジスタのゲート電極の電位を前記ゲート電極がオンになるレベルに維持し、
その後、前記第１制御信号と第２制御信号が前記ゲート電極をオフするレベルとなった際に、前記論理信号が供給され、第１トランジスタのゲート電極の電位を、前記ゲート電極がオンになるレベルに前記論理信号のレベルを加えたレベルとする
ことを特徴とする電気光学装置。
【請求項９】
請求項８に記載の電気光学装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、デマルチプレクサを用いて走査線を駆動する技術に関する。
【背景技術】
【０００２】
液晶などの電気光学装置では、複数行の走査線と複数列のデータ線との交差に対応して画素が設けられる。画素は、自身に対応する走査線がアクティブレベル（例えばＨレベル）になったときに、自身に対応するデータ線の電圧（または電流）に応じた階調となり、当該走査線がノン・アクティブレベル（アクティブレベルがＨレベルであれば、Ｌレベル）になっても、その階調を維持する構成となっている。したがって、複数行の走査線を所定の順番でアクティブレベルにする一方、当該アクティブレベルとした走査線に位置する画素に対し、階調に応じた電圧（または電流）を、データ線を介して供給することにより、目的とする画像を表示させることができる。
【０００３】
ここで、複数行の走査線を所定の順番でアクティブレベルにする回路は、走査線駆動回路と呼ばれ、一般的にはシフトレジスタが用いられる。このような走査線駆動回路については、外付けの集積回路を実装するよりも、画素と同じスイッチング素子で構成した、いわゆる周辺回路内蔵型の方が、プロセスの共用化による製造効率の向上などの面において有利とされる。
【０００４】
ところで、シフトレジスタは、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとを組み合わせた相補型の論理回路（インバータやクロックドインバータ）を有するが、ｐチャネル型とｎチャネル型とで電気的特性が揃わないと、貫通電流が流れてしまうなどの不都合が発生する。
そこで、走査線を複数行（例えば３行）毎にブロック化するとともに、各走査線にスイッチとしてもトランジスタ（ＴＦＴ）を設けて、これらのブロックを１つずつアドレス信号で選択するとともに、選択した１ブロックにおける複数行の走査線のスイッチを、セレクト信号により順番に１つずつオンさせて、走査線を順番にアクティブレベルとさせる、いわゆるデマルチプレクサ方式が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１６９５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の従来技術にあっては、走査線に設けられるトランジスタをオンさせるためには、走査線のアクティブレベルよりも、当該トランジスタの閾値電圧以上高くした電圧を、ゲート電極に印加しなければならない。したがって、上記技術では、アクティブレベルよりも、さらに高い電圧を別途生成する必要があるために、これらの電圧を生成する電源回路の高耐圧化や、構成の複雑化を招いてしまう。
【０００６】
そこで、本発明は、デマルチプレクサ方式を用いて走査線を駆動する場合に、アクティブレベルよりも、さらに高い電圧を生成する必要のない電気光学装置、走査線駆動回路及び電子機器を提供することを課題としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、第１の発明に係る走査線駆動回路は、ｐ（ｐは２以上の整数）行毎にブロック化された複数行の走査線と、複数列のデータ線と、前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、前記走査線の論理レベルがアクティブレベルとなったときに、前記データ線に供給されたデータ信号に応じた階調となる
画素と、を有する電気光学装置に対し、前記複数行の走査線を所定の順番で選択して、当該選択した走査線の論理レベルをアクティブレベルとする走査線駆動回路であって、
前記複数行の走査線のそれぞれに対応した単位回路を有し、
ブロック化されたｐ行の走査線に対応する単位回路のｐ個には、当該ｐ行に対応する走査線のそれぞれの選択を示す期間においてアクティブレベルとなる論理信号が共通に供給され、
前記各単位回路は、
ソース電極に前記論理信号が供給され、ドレイン電極が自身に対応する走査線に接続された第１トランジスタと、
ゲート電極に第１制御信号が供給され、ソース電極に第２制御信号が供給され、ドレイン電極が、前記第１トランジスタのゲート電極に接続された第２トランジスタと、
前記第１トランジスタの寄生容量を短絡させる短絡回路と、
を備えることを特徴としている。
【０００８】
これにより、第１トランジスタのゲート電極の電圧を、アクティブレベル及びノン・アクティブレベルを用いて自己生成することができるので、走査線を駆動するにあたって、アクティブレベル及びノン・アクティブレベル以外の電圧を生成する必要がなくなる。その結果、外部に特段高耐圧ドライバや電源を増設する必要がなく、構成の簡易化を図ることができる。
【０００９】
さらに、第１トランジスタの寄生容量を短絡させる短絡回路を設けることで、第１制御信号のみがアクティブレベルとなった後で前記論理信号がノン・アクティブレベルからアクティブレベルへ変化する際に、当該寄生容量の影響により第１トランジスタのゲート電極電圧が変化して半オン状態となってしまうことを防止することができ、上記半オン状態となることに起因する画素におけるＴＦＴのオフリークを防止して表示品質の向上を図ることができる。
【００１０】
また、第２の発明は、第１の発明において、前記短絡回路は、第３乃至第５トランジスタを有し、
前記第３トランジスタは、ゲート電極に第３制御信号が供給され、ソース電極がアクティブレベルに接続され、
前記第４トランジスタは、ゲート電極が前記第１トランジスタのゲート電極に接続され、
前記第５トランジスタは、ゲート電極が前記第３および第４トランジスタのドレイン電極に共通接続され、そのドレイン電極が前記第１トランジスタのゲート電極に接続され、
前記第４および第５トランジスタのソース電極が、ノン・アクティブレベルに接続されていることを特徴としている。
【００１１】
これにより、第３トランジスタにアクティブレベルとなる第３制御信号を供給することで第５トランジスタをオン状態とし、第１トランジスタのゲート・ドレイン電極間の寄生容量を短絡させることができる。
また、第３制御信号をアクティブレベルからノン・アクティブレベルとした後、第１及び第２制御信号をアクティブレベルとした場合には、第４トランジスタがオン状態になることにより、第５トランジスタをオフ状態とすることができるので、上記寄生容量の短絡を解除することができる。
【００１２】
さらに、第３制御信号をアクティブレベルからノン・アクティブレベルとした後、第１制御信号のみをアクティブレベルとした場合には、第４トランジスタをオフ状態に維持して上記寄生容量の短絡状態を維持することができるので、その後論理信号がアクティブレベルとなっても、第１トランジスタのゲート電極電圧の上昇を防止することができる。こ
のように、比較的簡易な回路構成で短絡回路を構成することができる。
【００１３】
さらに、第３の発明は、第２の発明において、前記第３トランジスタのソース電極が、ゲートオン電圧を給電するゲートオン電源線に接続されていることを特徴としている。
これにより、第３トランジスタにアクティブレベルとなる第３制御信号を供給したときに第５トランジスタをオン状態とすることができる。
また、第４の発明は、第２の発明において、前記第３トランジスタのソース電極が、自身のゲート電極に接続されていることを特徴としている。
【００１４】
これにより、第３トランジスタにアクティブレベルとなる第３制御信号を供給したときに第５トランジスタをオン状態とすることができると共に、別途ゲートオン電圧を給電する信号線を設ける必要がなくなり、回路の簡略化を図ることができる。
さらにまた、第５の発明は、第２乃至第４の何れかの発明において、前記第４および第５トランジスタのソース電極が、ゲートオフ電圧を給電するゲートオフ電源線に接続されていることを特徴としている。
【００１５】
これにより、第４トランジスタがオン状態となったときに第５トランジスタをオフ状態とすることができると共に、第５トランジスタがオン状態となったときに第１トランジスタの寄生容量を短絡させることができる。
また、第６の発明は、第２乃至第４の何れか１の発明において、前記第４および第５トランジスタのソース電極が、自身に対応する走査線に接続されていることを特徴としている。
【００１６】
これにより、第４トランジスタがオン状態となったときに第５トランジスタをオフ状態とすることができると共に、第５トランジスタがオン状態となったときに第１トランジスタの寄生容量を短絡させることができる。また、別途ゲートオフ電圧を給電する信号線を設ける必要がなくなり、回路の簡略化を図ることができる。
さらに、第７の発明は、第１乃至第６の何れかの発明において、前記複数行の走査線のそれぞれに対応して設けられ、一端が、自身に対応する走査線に接続され、他端同士が、前記ノン・アクティブレベルに共通接地されて、前記複数行の走査線のいずれもが選択されない期間の一部または全部において一斉にオンする複数のスイッチを備えることを特徴としている。
【００１７】
これにより、いずれの走査線にも選択電圧を印加しない期間において、上記スイッチをオンすることで、非選択電圧をすべての走査線に印加することができ、長期間ハイ・インピーダンス状態になるのを防止することができる。その結果、長期間ハイ・インピーダンス状態が続くことに起因して、例えば非選択電位がリーク等で上昇して画素電圧リークといった画質低下が発生することを防止することができる。
【００１８】
また、第８の発明に係る電気光学装置は、ｐ（ｐは２以上の整数）行毎にブロック化された複数行の走査線と、複数列のデータ線と、前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、前記走査線の論理レベルがアクティブレベルとなったときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、を有する電気光学装置に対し、
前記複数行の走査線を所定の順番で選択して、当該選択した走査線の論理レベルをアクティブレベルとする走査線駆動回路と、
前記アクティブレベルとされた走査線に対応する画素の階調に応じたデータ信号を、前記データ線を介して供給するデータ線駆動回路と、を具備し、
前記走査線駆動回路は、
前記複数行の走査線のそれぞれに対応した単位回路を有し、
ブロック化されたｐ行の走査線に対応する単位回路のｐ個には、当該ｐ行に対応する走査線のそれぞれの選択を示す期間においてアクティブレベルとなる論理信号が共通に供給され、
前記各単位回路は、
ソース電極に前記論理信号が供給され、ドレイン電極が自身に対応する走査線に接続された第１トランジスタと、
ゲート電極に第１制御信号が供給され、ソース電極に第２制御信号が供給され、ドレイン電極が、前記第１トランジスタのゲート電極に接続された第２トランジスタと、
前記第１トランジスタの寄生容量を短絡させる短絡回路と、
を有することを特徴としている。
【００１９】
これにより、簡易な構成で、走査線をデマルチプレクサ方式で駆動することが可能な電気光学装置とすることができる。
さらに、第９の発明の電子機器は、第８の発明の電気光学装置を備えることを特徴としている。
これにより、表示品質の向上を実現することが可能な電子機器とすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、第１の実施形態に係る走査線駆動回路を適用した電気光学装置の全体構成を示す図である。
この図に示されるように、この電気光学装置１は、表示パネル１０と、制御回路２０と、Ｙドライバ３０と、データ線駆動回路５０とに大別される。このうち、表示パネル１０では、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように、一定の間隙を保って貼り合わせられるとともに、この間隙に例えばＴＮ（twisted nematic）型の液晶を封入した構成となっている。
【００２１】
表示パネル１０の素子基板には、後述する画素のスイッチング素子とともに単位回路４０の構成素子が共通プロセスによって形成されるとともに、半導体チップであるＹドライバ３０とデータ線駆動回路５０とが、ＣＯＧ技術等により実装されている。なお、Ｙドライバ３０や、単位回路４０、データ線駆動回路５０には、各種の制御信号がＦＰＣ（Flexible Printed Circuit）基板等を介して制御回路２０から供給される。
【００２２】
表示パネル１０は表示領域１００を有する。この表示領域１００には、本実施形態では、２４０行の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、３２０列のデータ線１１４が列（Ｙ）方向に延在するように、かつ、各走査線１１２と互いに電気的な絶縁を保つように設けられている。本実施形態では、２４０行の走査線１１２が３行毎にブロック化されている。このため、走査線ブロック数は「８０」となる。
【００２３】
画素１１０は、２４０行の走査線１１２と３２０列のデータ線１１４との交差部に対応して、それぞれ配列している。したがって、本実施形態では、画素１１０が表示領域１００において縦２４０行×横３２０列でマトリクス状に配列することになる。
便宜的に、表示領域における行（ブロック）を一般化して説明するために、１以上８０以下の整数ｍを用いると、図１において上から数えて（３ｍ−２）行目、（３ｍ−１）行目および（３ｍ）行目の走査線１１２はいずれもｍ番目の走査線ブロックに属することになる。
【００２４】
次に、画素１１０の構成について説明する。図２は、画素１１０の構成を示す図であり、ｍ番目の走査線ブロックに属する（３ｍ−２）行目、（３ｍ−１）行目および（３ｍ）行目の走査線１１２と、ある列、および、これに隣接する列との交差に対応する３×２の
計６画素分の構成が示されている。
図２に示されるように、各画素１１０は、画素のスイッチング素子であるｎチャネル型薄膜トランジスタ（thin film transistor：以下単に「ＴＦＴ」と略称する）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については、互いに同一構成である。このため、１つの画素に着目すると、当該着目画素１１０において、ＴＦＴ１１６のゲート電極は、自身に対応する走査線１１２に接続される一方、そのソース電極は自身に対応するデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端たる画素電極１１８と、蓄積容量１３０の一端とにそれぞれ接続されている。
【００２５】
画素容量１２０の他端はコモン電極１０８である。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、本実施形態では、時間的に一定の電圧ＬＣｃｏｍに保たれている。
一方、蓄積容量１３０の他端は容量線１３２である。この容量線１３２は、図１において図示省略されているが、例えばコモン電極１０８と同じ電圧ＬＣｃｏｍに保たれている。なお、容量線１３２は、電圧ＬＣｃｏｍ以外に保たれる構成であっても良い。
【００２６】
表示領域１００は、画素電極１１８が形成された素子基板とコモン電極１０８が形成された対向基板との一対の基板同士を、電極形成面が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶１０５を封止した構成となっている。このため、画素容量１２０は、画素電極１１８とコモン電極１０８とで誘電体の一種である液晶１０５を挟持したものとなって、画素電極１１８とコモン電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０の透過光量は、当該保持電圧の実効値に応じて変化する。なお、本実施形態では説明の便宜上、画素容量１２０において保持される電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小の黒色表示になるノーマリーホワイトモードであるとする。
【００２７】
図１において、Ｙドライバ３０は、制御回路２０による制御にしたがって走査線ブロックの１、２、３、…、８０番目に属する３行の走査線を順番に選択するためのアドレス信号（論理信号）Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０を生成するものである。ここで、説明便宜のために、ｍ番目の走査線ブロックに対応して供給されるアドレス信号をＡｄ−ｍと表記する。
【００２８】
本実施形態において、走査線駆動回路は、１〜２４０行目の各走査線１１２に一対一に対応するように設けられた単位回路４０の集合体である。各単位回路４０の出力端は、自身に対応する走査線１１２に接続されている。このため、１、２、３、…、２４０行目に対応する単位回路４０は、１、２、３、…、２４０行目の走査線１１２に走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０をそれぞれ供給する。
【００２９】
ここで、ｍ番目の走査線ブロックに属する（３ｍ−２）行目、（３ｍ−１）行目および（３ｍ）行目の走査線１１２に対応する３つの単位回路４０の入力端には、当該走査線ブロックに対応して出力されたアドレス信号Ａｄ−ｍが共通に供給される。例えば、８０番目の走査線ブロックに属する２３８行目、２３９行目および２４０行目の走査線１１２に対応する３つの単位回路４０の入力端には、アドレス信号Ａｄ−８０が共通に供給される。
【００３０】
また、すべての単位回路４０には、クロック信号（第１制御信号）Ｃｌｋが共通に供給される。
一方、ｍ番目の走査線ブロックに属する３行の単位回路には、それぞれ異なるセレクト信号（第２制御信号）が供給される。詳細には、（３ｍ−２）行目に対応する単位回路４
０にはセレクト信号Ｓｅｌ−１が、（３ｍ−１）行目に対応する単位回路４０にはセレクト信号Ｓｅｌ−２が、（３ｍ）行目に対応する単位回路４０にはセレクト信号Ｓｅｌ−３が、それぞれ供給される。換言すれば、１つの走査線ブロックについてみれば、３行の単位回路においては、上から順番に、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３が供給される構成となっている。ここで、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３について、ｎを用いて一般的に表す場合、Ｓｅｌ−ｎと表記する。なお、ｎは、１、２、３のいずれかである。
【００３１】
さらに、すべての単位回路４０には、リセット信号（第３制御信号）Ｒｓｔが共通に供給される。
そして、クロック信号Ｃｌｋ、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３及びリセット信号Ｒｓｔは、それぞれ制御回路２０から出力される。
ここで、アドレス信号Ａｄ−ｍや、セレクト信号Ｓｅｌ−ｎ、クロック信号Ｃｌｋ、リセット信号Ｒｓｔについて図４を参照して説明する。
【００３２】
この図に示されるように、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０は、それぞれパルス幅がＨであるパルスが３ショット連続するパルス列であり、パルス列の始端から終端までが互いに重複しないように順番に出力される。
セレクト信号Ｓｅｌ−１は、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０の各パルス列のそれぞれにおいて、最初の１ショット目が出力される直前であって、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０がすべてＬレベルである期間に出力されるパルスである。セレクト信号Ｓｅｌ−２は、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０の各パルス列のそれぞれにおいて、１ショット目と２ショット目との間に出力されるパルスである。セレクト信号Ｓｅｌ−３は、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０の各パルス列のそれぞれにおいて、２ショット目と３ショット目との間に出力されるパルスである。
【００３３】
本実施形態では、セレクト信号Ｓｅｌ−１の立ち下がりと、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０における１ショット目のパルスの立ち上がりとは一致するように生成される。同様に、セレクト信号Ｓｅｌ−２の立ち下がりと、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０における２ショット目のパルスの立ち上がりとは一致するように生成され、セレクト信号Ｓｅｌ−３の立ち下がりと、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０における３ショット目のパルスの立ち上がりとは一致するように生成される。
【００３４】
クロック信号Ｃｌｋは、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３においていずれかのパルスが出力されるタイミングにおいて出力される。すなわち、クロック信号Ｃｌｋは、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３の論理和に相当する信号である。
リセット信号Ｒｓｔは、クロック信号Ｃｌｋが出力される直前であって、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０がすべてＬレベルである期間に出力されるパルスである。本実施形態では、リセット信号Ｒｓｔの立ち下がりと、クロック信号Ｃｌの立ち上がりとは一致するように生成される。
【００３５】
データ線駆動回路５０は、アクティブレベルのＨレベルとなった走査線１１２に位置する画素１１０の階調に応じた電圧のデータ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０を、１、２、３、…、３２０列目のデータ線１１４にそれぞれ供給するものである。
ここで、データ線駆動回路５０は、縦２４０行×横３２０列のマトリクス配列に対応した記憶領域（図示省略）を有し、各記憶領域には、それぞれに対応する画素１１０の階調値（明るさ）を指定する表示データＤaが記憶される。各記憶領域に記憶される表示デー
タＤaは、表示内容に変更が生じた場合に、制御回路２０によってアドレスとともに変更
後の表示データＤaが供給されて書き換えられる。
【００３６】
データ線駆動回路５０は、Ｈレベルとなる走査線１１２に位置する画素１１０の表示データＤaを記憶領域から読み出すとともに、当該階調値に応じた電圧のデータ信号に変換
してデータ線１１４に供給する動作を、当該走査線１１２に位置する１〜３２０列のそれぞれについて実行する。
なお、Ｈレベルとなる走査線１１２が何行目であるのか、また、いかなるタイミングで走査線１１２がＨレベルとなるかについては、後述するように制御回路２０によるＹドライバ３０への制御（アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０）および、単位回路４０への制御（セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３）で決定される。
【００３７】
このため、データ線駆動回路５０は、例えば制御回路２０から制御内容の通知を受けることによって、どの行の表示データＤaを読み出すべきなのか、また、どのタイミングで
データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０を出力すべきなのかを知ることができる。
また、ここでいう階調値に応じた電圧とは、コモン電極１０８に印加される電圧ＬＣｃｏｍよりも高位側である正極性と、低位側である負極性との２通りが存在し、データ線駆動回路５０は、同一の画素について例えば１フレームの期間毎に正極性と負極性とで交互に切り替える。なお、書込極性については電圧ＬＣｃｏｍを基準とするが、電圧については、特に説明のない限り、電源の接地電位Ｇｎｄを基準とし、論理レベルのＬレベルを当該接地電位Ｇｎｄとし、論理レベルのＨレベルを電圧Ｖｄｄとする。
【００３８】
次に、本発明の特徴部分である単位回路４０について説明する。
１〜２４０行目の走査線１１２に対応する単位回路４０は、構成的には互いに同一であるが、供給されるアドレス信号とセレクト信号とは、対応する走査線１１２が何番目の走査線ブロックに属するのか、その走査線ブロックにおいて何行目であるかによって異なる。上述したように、ｍは、走査線ブロックの番目を示し、ｎは、各走査線ブロックに属する３行の走査線の行目を示すので、ｍ番目の走査線ブロックに属する３行の走査線のうち、ｎ行目の走査線１１２は、表示パネル１０における１〜２４０行目のうち、｛３（ｍ−１）＋ｎ｝行目となり、この走査線に対応する単位回路には、アドレス信号Ａｄ−ｍおよびセレクト信号Ｓｅｌ−ｎが供給される、と言い表すことができる。
【００３９】
図３は、この｛３（ｍ−１）＋ｎ｝行目の走査線１１２に対応する単位回路４０の構成を示す図である。
このうち、ＴＦＴ４２（第１トランジスタ）のソース電極は、アドレス信号Ａｄ−ｍが供給される入力端Ｉｎに接続され、そのドレイン電極は、｛３（ｍ−１）＋ｎ｝行目の走査線１１２の一端である出力端Ｏｕｔに接続されている。
【００４０】
ＴＦＴ４４（第２トランジスタ）のゲート電極には、クロック信号Ｃｌｋが供給され、ソース電極には、セレクト信号Ｓｅｌ−ｎが供給され、そのドレイン電極は、ＴＦＴ４２のゲート電極に接続されている。
また、Ｃ１は、ＴＦＴ４２においてゲート・ドレイン電極間に寄生する容量である。
さらに、ＴＦＴ６２（第３トランジスタ）のゲート電極には、リセット信号Ｒｓｔが供給され、そのソース電極はゲートオン電圧（Ｖｄｄ）が給電されるゲートオン電源線Ｖｇｏｎに接続されている。
【００４１】
また、ＴＦＴ６４（第４トランジスタ）のゲート電極はＴＦＴ４２のゲート電極に接続され、ＴＦＴ６６（第５トランジスタ）のゲート電極は、ＴＦＴ６２及びＴＦＴ６４のドレイン電極に共通接続され、そのドレイン電極はＴＦＴ４２のゲート電極に接続されてい
る。
さらに、ＴＦＴ６４及びＴＦＴ６６のソース電極は、それぞれ｛３（ｍ−１）＋ｎ｝行目の走査線１１２の一端である出力端Ｏｕｔに接続されている。
【００４２】
ＴＦＴ４２、４４、６２、６４、６６は、画素１１０におけるＴＦＴ１１６と共通プロセスによって形成される。
なお、この図３において、ＴＦＴ６２，６４，６６が短絡回路に対応している。
次に、単位回路４０の動作について説明する。
｛３（ｍ−１）＋ｎ｝行目の走査線１１２に対応する単位回路４０では、図５（図４）に示されるように、リセット信号Ｒｓｔが期間ＳにわたってＨレベルになり、その後、リセット信号ＲｓｔがＬレベルに立ち下がるとともにセレクト信号Ｓｅｌ−ｎ及びクロック信号Ｃｌｋが期間ＳにわたってＨレベルになる。その後、両信号がＬレベルに立ち下がるとともに、アドレス信号Ａｄ−ｍがＨレベルに立ち上がり、この立ち上がりから期間Ｈが経過すると、アドレス信号Ａｄ−ｍがＬレベルに立ち下がる。セレクト信号Ｓｅｌ−ｎがＬレベルの状態で、リセット信号ＲｓｔがＨレベルとなりその後クロック信号ＣｌｋがＨレベルになる状態を２回経ると、次にリセット信号ＲｓｔがＨレベルとなった後にはセレクト信号Ｓｅｌ−ｎ及びクロック信号Ｃｌｋが再び同時にＨレベルになる。
【００４３】
このようなセレクト信号Ｓｅｌ−ｎ、クロック信号Ｃｌｋ、リセット信号Ｒｓｔおよびアドレス信号Ａｄ−ｍの出力において、先ず、リセット信号ＲｓｔがＨレベルとなると、｛３（ｍ−１）＋ｎ｝行目の走査線１１２に対応する単位回路４０では、ＴＦＴ６２のゲート電極がＨレベルに相当する電圧Ｖｄｄになって、当該ＴＦＴ６２が導通（オン）状態になるため、ＴＦＴ６６もオン状態になる。その結果、容量Ｃ１が短絡される。
【００４４】
その後、リセット信号ＲｓｔがＬレベルとなるとともに、セレクト信号Ｓｅｌ−ｎおよびクロック信号ＣｌｋがＨレベルになると、ＴＦＴ４４のゲート電極がＨレベルに相当する電圧Ｖｄｄになるので、当該ＴＦＴ４４がオン状態になる。
一方、アドレス信号Ａｄ−ｍは、Ｌレベルであるので、ＴＦＴ４２のゲート電極Ｖｇは、容量Ｃ１を充電しながら、セレクト信号Ｓｅｌ−ｎのＨレベルである電圧ＶｄｄからＴＦＴ４４のオン抵抗による電圧降下分を減じた電圧Ｖａに、上昇しながら達することになる。
【００４５】
この電圧ＶａによってＴＦＴ４２もオンするので、出力端Ｏｕｔは入力端Ｉｎと導通状態になる。また同時に、ＴＦＴ６４がオンとなり、ＴＦＴ６６が非導通（オフ）状態となって、容量Ｃ１の短絡が解除される。このとき、アドレス信号Ａｄ−ｍのＬレベルが、そのまま走査信号Ｇ［３（ｍ−１）＋ｎ］となる。
次に、セレクト信号Ｓｅｌ−ｎおよびクロック信号ＣｌｋがＬレベルに立ち下がる一方でアドレス信号Ａｄ−ｍがＨレベルに立ち上がると、ＴＦＴ４４がオフ状態になる。したがって、ＴＦＴ４２のゲート電極は、電気的にどの部分にも接続されないハイ・インピーダンス状態になるが、アドレス信号Ａｄ−ｍがＨレベルに相当する電圧Ｖｄｄに持ち上がるため、ＴＦＴ４２のゲート電極Ｖｇも、直前の電圧Ｖａから電圧Ｖｄｄを加えた電圧（Ｖａ＋Ｖｄｄ）に上昇する。
【００４６】
このとき、ＴＦＴ４２は、引き続きオン状態になるので、アドレス信号Ａｄ−ｍのＨレベルが、そのまま走査信号Ｇ［３（ｍ−１）＋ｎ］として現れる（選択電圧が出力される）。
続いて、アドレス信号Ａｄ−ｍがＬレベルに立ち下がる。このため、ＴＦＴ４２のゲート電極Ｖｇは、電圧Ｖｄｄ分だけ下がり電圧Ｖａに戻る。このとき、ＴＦＴ４２は、引き続きオン状態にあるので、アドレス信号Ａｄ−ｍのＬレベルが、そのまま走査信号Ｇ［３（ｍ−１）＋ｎ］として現れる（非選択電圧が出力される）。
【００４７】
この状態で、リセット信号ＲｓｔがＨレベルとなると、ＴＦＴ６２がオンするとともにＴＦＴ６６がオンし、容量Ｃ１が再び短絡される。
その後、セレクト信号Ｓｅｌ−ｎおよびアドレス信号Ａｄ−ｍがＬレベルの状態で、クロック信号ＣｌｋがＨレベルになると、ＴＦＴ４４がオン状態になる。このため、ゲート電極Ｖｇがセレクト信号Ｓｅｌ−ｎのＬレベルになるので、ＴＦＴ４２はオフする。
【００４８】
このとき、ＴＦＴ６４がオフであり、ＴＦＴ６６はオン状態を維持する。すなわち、容量Ｃ１の短絡状態が維持される。
したがって、再びアドレス信号Ａｄ−ｍがＨレベルとなっても、ゲート電極ＶｇはＬレベルのままで、オフ状態を保って、ハイ・インピーダンス状態を維持する。
なお、この回路構成において、ＴＦＴ４４は、ＴＦＴ６６がオンになった状態で、ＴＦＴ６４のゲート電圧をしきい値電圧以上に引き上げる能力をもたせてある。
【００４９】
ところで、ｍ番目の走査線ブロックに属する３行の走査線１１２を順番にＨレベルとした後においては、１フレームの期間Ｆが経過するまで、アドレス信号Ａｄ−ｍはＬレベルを維持するが、セレクト信号Ｓｅｌ−ｎについては、他の走査線ブロックに属する３行の走査線１１２を順番に選択するために、期間Ｕ毎にＨレベルとなる。クロック信号Ｃｌｋは、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３の論理和であるような性格を有するので、期間Ｕ／３毎に、いずれかのセレクト信号とともにＨレベルとなる。
【００５０】
ここで、アドレス信号Ａｄ−ｍがＬレベルである場合に、セレクト信号Ｓｅｌ−ｎおよびクロック信号ＣｌｋがＨレベルになると、ＴＦＴ４２のゲート電極がＨレベルになるので、出力端Ｏｕｔはアドレス信号Ｌレベルに確定する。このため、出力端Ｏｕｔは、ハイ・インピーダンス状態になった後、期間Ｕの周期で定期的にＬレベルにリフレッシュされるので、ノイズ等や各種の寄生容量による電圧変化が抑制されることになる。
【００５１】
上記のように、アドレス信号Ａｄ−ｍがＬレベルである場合にゲート電極ＶｇがＨレベルになって当該ＴＦＴ４２がオンすると、容量Ｃ１に電圧Ｖａが充電されることになるが、その後リセット信号ＲｓｔがＨレベルになることによって、容量Ｃ１が短絡され当該充電電圧がゼロにリセットされる。
なお、ここでは、一般的に、｛３（ｍ−１）＋ｎ｝行目に対応する単位回路４０について説明したが、ｍについて１〜８０、ｎについて１、２、３であるから、図４に示されるようなアドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０に対し、同図に示されるようにセレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３が出力されると、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０は、それぞれ自身に対応したアドレス信号における３つのパルス列のうち、走査線ブロックの行目に対応するパルスを、そのＬレベル区間を含むように抜き出したものとなる。
【００５２】
さらに、走査信号のＬレベルに相当する期間では、一時的に出力端Ｏｕｔがハイ・インピーダンス状態になるため電圧不確定に陥りやすいが、本実施形態では、期間Ｕ毎に電位ＧｎｄのＬレベルに定期的にリフレッシュされるので、実際には、Ｌレベルでほぼ安定することになる。
図４において各走査信号のＬレベルである期間のうち、細線は、ハイ・インピーダンス状態であるがために、走査線の寄生容量等により不安定ながらもＬレベルを保持している期間を示し、太線は、リフレッシュによるＬレベルに確定している期間を示している。
【００５３】
このように｛３（ｍ−１）＋ｎ｝行目に対応する単位回路４０では、当該行の走査線１１２をＨレベルにする前に、ＴＦＴ４２をオンさせることによって、Ｌレベルのアドレス信号Ａｄ−ｍをそのまま走査信号Ｇ［３（ｍ−１）＋ｎ］にするとともに、容量Ｃ１に電
圧Ｖａを充電させ、この後、アドレス信号Ａｄ−ｍをＨレベルに変化させたときに、ＴＦＴ４２のゲート電圧を電圧Ｖａに当該変化分を上乗せすることによりＴＦＴ４２を引き続きオンさせて、Ｈレベルのアドレス信号Ａｄ−ｍを走査信号Ｇ［３（ｍ−１）＋ｎ］として出力する構成となっている。
【００５４】
このため、デマルチプレクサを構成するＴＦＴ４２のゲート電圧については、論理レベルであるＨおよびＬレベルを用いて自己生成されるので、走査線をＨレベルにするときにＴＦＴ４２のゲート電極に印加すべきオン電圧としてＨレベルよりもＴＦＴ４２のしきい値電圧以上高くした電圧を別途生成する必要がなくなる。したがって、走査線を駆動するにあたって、Ｌレベルに相当する電位Ｇｎｄのほかには、Ｈレベルに相当する電圧Ｖｄｄのみを生成すれば良いので、電源回路の構成素子を高耐圧化する必要がなくなって、構成の簡易化を図ることが可能となる。
【００５５】
ところで、単位回路４０にＴＦＴ６２、６４、６６を設けない場合、クロック信号ＣｌｋのみがＨレベルとなった後、セレクト信号Ｓｅｌ−ｎ及びクロック信号ＣｌｋがＬレベルである状態でアドレス信号Ａｄ−ｍがＬからＨレベルに立ち上がったとき、容量Ｃ１や他の容量等の影響により、ＴＦＴ４２のゲート電極電圧が、アドレス信号Ａｄ−ｍの電圧変化方向である上昇方向に変化し、これにより、ＴＦＴ４２のオフ抵抗が無視できない程度に小さくなる状態（半オン状態）になってしまう可能性がある。ＴＦＴ４２が半オン状態になると、出力端Ｏｕｔである走査線がＬレベルから上昇し、画素におけるＴＦＴ１１６のオフリークを増大させてしまう。
【００５６】
この半オン状態を防止するために、本実施形態では、ＴＦＴ６２、６４、６６を設けるとともに、リセット信号Ｒｓｔを設定することにより、リセット信号Ｒｓｔの立ち上がりタイミングで容量Ｃ１を短絡させ、セレクト信号Ｓｅｌ−ｎがＬレベルである状態でアドレス信号Ａｄ−ｍがＬからＨレベルに立ち上がったときでも、ＴＦＴ４２がオフ状態を維持するようにしている。
【００５７】
なお、電気光学装置の動作について簡単に説明すると、あるフレームの最初においては走査信号Ｇ１がＨレベルになる。走査信号Ｇ１がＨレベルになると、データ線駆動回路５０は、１行目であって１、２、３、…、３２０列目の画素の表示データＤａを読み出すとともに、読み出した表示データＤａで指定された電圧だけ、電圧ＬＣｃｏｍを基準に高位または低位の電圧に変換し、データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０として、それぞれ１、２、３、…、３２０列のデータ線１１４に供給する。
【００５８】
一方、走査信号Ｇ１がＨレベルになると、１行１列〜１行３２０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０が印加される。このため、１行１列〜１行３２０列の画素容量１２０には、データ信号ｄ１〜ｄ３２０と電圧ＬＣｃｏｍとの差電圧が書き込まれる。
走査信号Ｇ２がＨレベルになる直前において、走査信号Ｇ１がＬレベルになり、これにより、１行１列〜１行３２０列の画素におけるＴＦＴ１１６がオフするが、画素容量１２０に書き込まれた電圧は、その容量性とともに並列接続された蓄積容量１３０に保持されるので、１行１列〜１行３２０列の画素容量１２０は、書き込まれた電圧に応じた階調を維持することになる。
【００５９】
次に、走査信号Ｇ２がＨレベルになる。走査信号Ｇ２がＨレベルになると、データ線駆動回路５０は、２行目であって１、２、３、…、３２０列目の画素の表示データＤａを読み出すとともに、読み出した表示データＤａで指定された電圧だけ、電圧ＬＣｃｏｍを基準に高位または低位の電圧に変換し、データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０として、それぞれ１、２、３、…、３２０列のデータ線１１４に供給する。
【００６０】
一方、走査信号Ｇ２がＨレベルになると、２行１列〜２行３２０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０が印加される。このため、２行１列〜２行３２０列の画素容量１２０には、データ信号ｄ１〜ｄ３２０と電圧ＬＣｃｏｍとの差電圧が書き込まれる。
以下同様にして、データ信号を介した電圧の書き込みが、走査信号Ｇ３、Ｇ４、…、Ｇ２４０がＨレベルになるまで繰り返され、これによりすべての画素に対して、階調値に応じた電圧が書き込まれる。なお、次のフレームでも同様にして電圧の書き込みが、書込極性を反転した状態で実行される。すなわち、ある画素について着目したときに、あるフレームにおいて階調値に応じた電圧が、電圧ＬＣｃｏｍよりも高位または低位の一方の極性であったならば、次のフレームでは、電圧ＬＣｃｏｍよりも高位または低位の他方の極性とされる。このような極性反転によって、液晶１０５に直流成分が印加されることが回避されて、劣化が防止される。
【００６１】
図６は、｛３（ｍ−１）＋ｎ｝行における、ある列の画素電極１１８の電圧について、走査信号Ｇ［３（ｍ−１）＋ｎ］との関係において示す図である。この図においては、走査信号Ｇ［３（ｍ−１）＋ｎ］がＨレベルになったときに、電圧ＬＣｃｏｍに対して当該画素に対する階調値に応じた分だけ高位または低位の電圧（図において↑または↓で示されている）のデータ信号が当該列目のデータ線１１４に供給されて、当該画素電極１１８に書き込まれている様子を示している。また、走査信号Ｇ［３（ｍ−１）＋ｎ］においては、Ｌレベルは安定化されているものとしている。
【００６２】
このように、上記第１の実施形態では、ＴＦＴ４２のゲート電極の電圧を、アクティブレベル及びノン・アクティブレベルを用いて自己生成することができるので、走査線を駆動するにあたって、アクティブレベル及びノン・アクティブレベル以外の電圧を生成する必要がなくなる。その結果、外部に特段高耐圧ドライバや電源を増設する必要がなく、構成の簡易化を図ることができる。
【００６３】
さらに、ＴＦＴ４２の寄生容量Ｃ１を短絡させる短絡回路を設けることで、クロック信号Ｃｌｋのみがアクティブレベルとなった後にアドレス信号Ａｄ−ｍがノン・アクティブレベルからアクティブレベルへ変化する際に、当該寄生容量Ｃ１の影響によりＴＦＴ４２のゲート電極電圧Ｖｇが変化して半オン状態となってしまうことを防止することができ、上記半オン状態となることに起因する画素におけるＴＦＴのオフリークを防止して表示品質の向上を図ることができる。
【００６４】
また、上記短絡回路は、ＴＦＴ６２，６４，６６を有し、ＴＦＴ６２は、ゲート電極にリセット信号Ｒｓｔが供給され、ソース電極がアクティブレベルに接続され、ＴＦＴ６４は、ゲート電極がＴＦＴ４２のゲート電極に接続され、ＴＦＴ６６は、ゲート電極がＴＦＴ６２およびＴＦＴ６４のドレイン電極に共通接続され、そのドレイン電極がＴＦＴ４２のゲート電極に接続され、ＴＦＴ６４およびＴＦＴ６６のソース電極が、ノン・アクティブレベルに接続された構成とする。
【００６５】
これにより、ＴＦＴ６２にアクティブレベルとなるリセット信号Ｒｓｔを供給することでＴＦＴ６６をオン状態とし、ＴＦＴ４２のゲート・ドレイン電極間の寄生容量Ｃ１を短絡させることができる。
また、リセット信号Ｒｓｔをアクティブレベルからノン・アクティブレベルとした後、クロック信号Ｃｌｋ及びセレクト信号Ｓｅｌ−ｎをアクティブレベルとした場合には、ＴＦＴ６４をオン状態としてＴＦＴ６６をオフ状態とすることができるので、上記寄生容量Ｃ１の短絡を解除することができる。
【００６６】
さらに、リセット信号Ｒｓｔをアクティブレベルからノン・アクティブレベルとした後、クロック信号Ｃｌｋのみをアクティブレベルとした場合には、ＴＦＴ６４をオフ状態に維持して上記寄生容量Ｃ１の短絡状態を維持することができるので、その後アドレス信号Ａｄ−ｍがアクティブレベルとなっても、ＴＦＴ４２のゲート電極電圧Ｖｇの上昇を防止することができる。このように、比較的簡易な回路構成で短絡回路を構成することができる。
【００６７】
また、ＴＦＴ６２のソース電極をゲートオン電源線に接続するので、ＴＦＴ６２にアクティブレベルとなるリセット信号Ｒｓｔを供給したときにＴＦＴ６６をオン状態とすることができる。
さらにまた、ＴＦＴ６４およびＴＦＴ６６のソース電極を自身に対応する走査線に接続するので、ＴＦＴ６４がオン状態となったときにＴＦＴ６６をオフ状態とすることができると共に、ＴＦＴ６６がオン状態となったときにＴＦＴ４２の寄生容量Ｃ１を短絡させることができる。また、別途ゲートオフ電圧を給電する信号線を設ける必要がなくなり、回路の簡略化を図ることができる。
【００６８】
また、上記のような走査線駆動回路を適用した電気光学装置とすることで、簡易な構成で、走査線をデマルチプレクサ方式で駆動することができる電気光学装置とすることができる。
なお、上記第１の実施形態においては、ＴＦＴ６２のソース電極をゲートオン電源線Ｖｇｏｎに接続する場合について説明したが、ＴＦＴ６２がオンしたときにＴＦＴ６６のゲート電極がＨレベルとなる構成であればよく、図７（ａ）に示すように、ＴＦＴ６２のソース電極を当該ＴＦＴ６２のゲート電極に接続する、すなわちＴＦＴ６２をダイオードで構成することもできる。この場合、単位回路４０を上述した図３に示す構成とした場合と同様の作用効果を得ることができると共に、別途ゲートオン電圧を給電する信号線を設ける必要がなくなり、回路の簡略化を図ることができる。
【００６９】
また、上記第１の実施形態においては、ＴＦＴ６４及びＴＦＴ６６のソース電極を走査線１１２に接続する場合について説明したが、ＴＦＴ６６がオンしたときに容量Ｃ１が短絡すると共に、ＴＦＴ６４がオンしたときにＴＦＴ６６のゲート電極がＬレベルとなる構成であればよく、図７（ｂ）に示すように、ＴＦＴ６４及びＴＦＴ６６のソース電極をゲートオフ電圧（Ｇｎｄ）を給電するゲートオフ電源線Ｖｇｏｆｆに接続することもできる。さらには、図７（ｃ）に示すように、ＴＦＴ６４及びＴＦＴ６６のソース電極をゲートオフ電源線Ｖｇｏｆｆに接続すると共に、ＴＦＴ６２のソース電極を当該ＴＦＴ６２のゲート電極に接続することもできる。この場合にも、単位回路４０を上述した図３に示す構成とした場合と同様の作用効果を得ることができる。
【００７０】
次に、本発明の第２実施形態に係る走査線駆動回路について説明する。
この第２の実施形態は、前述した第１の実施形態において、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３およびクロック信号Ｃｌｋを入れ替えたものである。
すなわち、各単位回路４０は、構成的には図３と同一であるが、図３の括弧書で示されるように、ｍ番目の走査線ブロックに属する３行の走査線のうち、ｎ行目に対応する単位回路４０にあっては、ＴＦＴ４４のゲート電極に、第１制御信号としてのセレクト信号Ｓｅｌ−ｎが供給され、ＴＦＴ４４のソース電極に、第２制御信号としてのクロック信号Ｃｌｋが供給されるようになっている。
【００７１】
図８は、第２実施形態のアドレス信号Ａｄ−ｍや、セレクト信号Ｓｅｌ−ｎ、クロック信号Ｃｌｋ、リセット信号Ｒｓｔの波形を示す。この図８に示されるように、アドレス信号Ａｄ−１〜Ａｄ−８０は、第１実施形態と同じである。
ただし、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３は、第１実施形態と相違し
ている。すなわち、セレクト信号Ｓｅｌ−１は、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０の各パルス列のそれぞれにおいて最初の１ショット目が出力される直前であって、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０がすべてＬレベルである期間に出力される第１パルスを含む点においては、第１実施形態と共通であるが、第２実施形態では、さらに、アドレス信号における最初の１ショット目が出力された後から次の２ショット目が出力されるまでであって、アドレス信号およびクロック信号ＣｌｋがＬレベルである期間に出力される第２パルスを含む。なお、セレクト信号Ｓｅｌ−２及びＳｅｌ−３についても同様である。
【００７２】
このため、第２実施形態において、クロック信号Ｃｌｋは、第１実施形態と同じであるが、セレクト信号Ｓｅｌ−１、Ｓｅｌ−２、Ｓｅｌ−３の論理和ではない。
また、リセット信号Ｒｓｔは、セレクト信号Ｓｅｌ−ｎの第２パルスが出力される直前であって、アドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０がすべてＬレベルである期間に出力される。ここで、リセット信号Ｒｓｔの立ち下がりと、セレクト信号Ｓｅｌ−ｎの第２パルスの立ち上がりとは一致するようになっている。
【００７３】
この第２実施形態においても、｛３（ｍ−１）＋ｎ｝行目に対応する単位回路４０では、図８に示されるように、当該行の走査線１１２をＨレベルにする前に、セレクト信号Ｓｅｌ−ｎおよびクロック信号ＣｌｋがＨレベルになることによって、Ｌレベルのアドレス信号Ａｄ−ｍをそのまま走査信号Ｇ［３（ｍ−１）＋ｎ］にするとともに、容量Ｃ１に電圧Ｖａを充電させ、この後、アドレス信号Ａｄ−ｍをＨレベルに変化させたときに、ＴＦＴ４２のゲート電圧を電圧Ｖａに当該変化分を上乗せすることによりＴＦＴ４２を引き続きオンさせて、Ｈレベルのアドレス信号Ａｄ−ｍを走査信号Ｇ［３（ｍ−１）＋ｎ］として出力する構成となっている。その後、アドレス信号Ａｄ−ｍがＬレベルになると、アドレス信号Ａｄ−ｍのＬレベルがそのまま走査信号Ｇ［３（ｍ−１）＋ｎ］として現れ、リセット信号ＲｓｔがＨレベルなると、容量Ｃ１が短絡される。その後、セレクト信号Ｓｅｌ−ｎの第２パルスによって、ＴＦＴ４２がオフする。
【００７４】
したがって、第２実施形態においても、第１実施形態と同様に、ＴＦＴ４２のゲート電圧については、論理レベルであるＨおよびＬレベルを用いて自己生成するので、電源回路の構成素子を高耐圧化する必要がなくなって、構成の簡易化を図ることが可能となる。また、アドレス信号Ａｄ−ｍがＨレベルとなる前に、リセット信号ＲｓｔをＨレベルとして容量Ｃ１を短絡させておくので、走査線１１２をＨレベルとした後で再びアドレス信号Ａｄ−ｍがＨレベルとなっても、ＴＦＴ４２をオフ状態に保って走査線１１２をＬレベルに保つことができる。
【００７５】
なお、上記各実施形態においては、図９に示すように、各走査線１１２にそれぞれＴＦＴ１４０（スイッチ）を設けた構成としても良い。ここで、各ＴＦＴ１４０のソース電極は、Ｌレベルである電位Ｇｎｄに共通接地され、ドレイン電極が走査線１１２にそれぞれ接続され、ゲート電極には、信号Ｓｅｔが共通に供給される。このため、信号ＳｅｔがＨレベルになったときに、全走査線１１２がＬレベルに確定することになる。
【００７６】
ここで、信号Ｓｅｔとしては、いずれかのアドレス信号Ａｄ−１、Ａｄ−２、Ａｄ−３、…、Ａｄ−８０がＨレベルにならない期間、すなわち、すべてのアドレス信号がＬレベルとなる期間においてＨレベルとなる信号であれば良く、例えば上述したクロック信号Ｃｌｋをそのまま用いることができる。
このような構成により、各走査線１１２は、Ｌレベルに確定する間隔が短くなるので、ハイ・インピーダンス状態が長く継続することによる電圧不安定状態が低減されるとともに、走査線１１２同士におけるＬレベルの均質化が図られる。
【００７７】
ハイ・インピーダンス状態における電圧変動により走査線１１２同士の電圧が相違してしまうと、行毎に、画素におけるＴＦＴ１１６のオフリークによる影響が異なり、行方向における表示のムラとなって現れるが、この構成によれば、図４と場合と比較して、Ｌレベルの確定周期が短く、かつ、全走査線１１２について共通なので、表示のムラが現れにくい。
【００７８】
なお、上記各実施形態においては、走査線ブロックを構成する走査線の行数ｐを「３」として説明したが、「２」でも良いし、「４」以上の整数としても良い。特に走査線数の平方根に近い整数にすることで、アドレス線とセレクト線との総数を最少化出来る。
また、上記各実施形態においては、本発明を、液晶を用いた電気光学装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた電気光学装置に適用することもできる。例えば、有機ＥＬや発光ポリマーなどのＯＬＥＤ素子を電気光学物質として用いた表示パネルや、着色された液体とこの液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示パネル、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイパネル、黒色トナーを電気光学物質として用いたトナーディスプレイパネル、ヘリウムやネオン等の高圧ガスを電気光学物質として用いたプラズマディスプレイパネルなど、各種の電気光学装置に対して本発明を適用することができる。
【００７９】
次に、上述した電気光学装置１を適用した電子機器について説明する。
図１０は、電気光学装置１を適用した携帯電話１２００の構成を示す斜視図である。
この図１０に示すように、携帯電話１２００は、複数の操作ボタン１２０１のほか、受話口１２０２、送話口１２０３とともに、上述した表示領域１００を備えるものである。なお、電気光学装置１のうち、表示領域１００以外の構成要素については電話器に内蔵されるので、外観としては現れない。
【００８０】
また、電気光学装置１が適用される電子機器としては、図１０に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１が適用可能であることは言うまでもない。
【図面の簡単な説明】
【００８１】
【図１】第１の実施形態における電気光学装置の構成を示すブロック図ある。
【図２】画素の構成を示す図である。
【図３】単位回路の構成を示す図である。
【図４】第１の実施形態における走査線駆動回路の動作を示すタイムチャートである。
【図５】第１の実施形態における単位回路の動作を示すタイムチャートである。
【図６】電気光学装置の動作を説明するための図である。
【図７】単位回路の別の構成を示す図である。
【図８】第２の実施形態における単位回路の動作を示すタイムチャートである。
【図９】電気光学装置の応用例を示すブロック図である。
【図１０】本発明の電気光学装置を適用した携帯電話を示す図である。
【符号の説明】
【００８２】
１…電気光学装置、２０…制御回路、３０…Ｙドライバ、４０…単位回路、４２，４４…ＴＦＴ、５０…データ線駆動回路、６２，６４，６６…ＴＦＴ、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ
、１２０…画素容量、１２００…携帯電話
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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