(57)【特許請求の範囲】
【請求項１】
各々が行列状に配列される複数のメモリセルを有しかつ前記行の方向に沿って整列して配置される複数のメモリブロックを有する少なくとも１つの行ブロック、
前記行ブロックにわたって前記行方向に沿って延在して配置されかつ前記複数のメモリブロック各々の各前記行に対応して配置される複数のメインワード線、
前記メモリブロック各々において各前記行に対応して配置され、各々に対応の行のメモリセルが接続される複数のサブワード線、
各前記メモリブロックに対応して配置され、対応のメモリブロックの前記複数のサブワード線のうちの非選択サブワード線を非選択状態とする電圧を伝達する電源線、
前記電源線に隣接してかつ前記電源線を間に挟むように各前記メモリブロックにおいて列方向に延在するように配置され、対応のメモリブロックのサブワード線を選択する相補デコード信号を伝達するサブデコード信号線対、
各前記メモリブロックにおいて各行に対応して列方向に整列して配置され、各々が対応のメインワード線上の信号と対応のサブデコード信号線対上のサブデコード信号とに従って対応のサブワード線の非選択時、該対応のサブワード線へ対応の前記電源線上の電圧を伝達する複数のサブデコーダを備える、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、ワード線がメインワード線とサブワード線とに階層化されかつデータ線がローカルデータ線とグローバルデータ線に階層化される半導体記憶装置に関し、より特定的には、階層ワードライン構成および階層データ入出力線構成を有するダイナミック・ランダム・アクセス・メモリに関する。より具体的には、この発明は、階層ワード線／階層データ線構造のダイナミック・ランダム・アクセス・メモリにおける階層データ線の配置に関する。
【背景技術】
【０００２】
図８は、従来の半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。図８において、この半導体記憶装置のメモリアレイは、各々が、行列状に配列される複数のメモリセルＭＣを有する複数のメモリブロックＭＢ００〜ＭＢｎｍに分割される。列方向に沿って整列して配置されるメモリブロックは列ブロックＣＢ♯０〜ＣＢ♯ｍを構成し、行方向に沿って整列して配置されるメモリブロックは、行ブロックＲＢ♯０〜ＲＢ♯ｎをそれぞれ形成する。たとえば、メモリブロックＭＢ００、ＭＢ１０、…、ＭＢｎ０は、列ブロックＣＢ♯０を構成し、メモリブロックＭＢ００、ＭＢ０１、…、ＭＢ０ｍは、行ブロックＲＢ♯０を構成する。
【０００３】
１つの行ブロックに含まれるメモリブロックに対し、共通にワード線ＷＬが配設される。一方、１つの列ブロックに含まれるメモリブロックに対し、共通に列選択線ＣＳＬが配設される。このワード線ＷＬ上には、ロウデコーダＲＤからのワード線選択信号が伝達され、列選択線ＣＳＬ上には、コラムデコーダＣＤからの列選択信号が伝達される。
【０００４】
メモリブロックＭＢ００〜ＭＢｎｍそれぞれに対し、ローカルデータ入出力バスＬＩＯ００〜ＬＩＯｎｍが行方向に延在して配置される。これらのローカルデータ入出力バスＬＩＯ００〜ＬＩＯｎｍは、対応のメモリブロックＭＢ００〜ＭＢｎｍが配置されている領域内においてのみ行方向に延在して配置される。一方、列方向に沿って、列ブロックＣＢ♯０〜ＣＢ♯ｍそれぞれに対しグローバルデータ入出力バスＧＩＯ０〜ＧＩＯｍが配置される。グローバルデータ入出力バスＧＩＯ０〜ＧＩＯｍ、対応の列ブロックＣＢ♯０〜ＣＢ♯ｍに含まれるメモリブロックに共通に配置される。たとえば、グローバルデータ入出力バスＧＩＯ０は、列ブロックＣＢ♯０に含まれるメモリブロックＭＢ００、ＭＢ１０、…、ＭＢｎ０に対して共通に設けられる。
【０００５】
ローカルデータ入出力バスＬＩＯｉｊとグローバルデータ入出力バスＧＩＯｊは、図示しない行ブロック選択信号に応答して導通する行ブロック選択ゲートにより選択的に接続される。選択された行ブロックに含まれるメモリブロックに対応して設けられたローカルデータ入出力バスが対応のグローバルデータ入出力バスに接続される。
【０００６】
このデータ入出力バスを、ローカルデータ入出力バスＬＩＯとグローバルデータ入出力バスＧＩＯとの階層構造とすることにより、多ビットデータの入出力を容易に行なうことができる。また、グローバルデータ入出力バスをこのメモリブロックの間の領域（ワード線シャント領域）に配置することにより、グローバルデータ入出力バスの占有面積増加を抑制することができ、アレイ占有面積を増加させることなく多ビットデータの入出力を容易に行なうことができる。また、行ブロック単位で、このメモリアレイを選択状態へ駆動し、かつ非選択行ブロックをプリチャージ状態とすることにより、消費電流の低減を図る。
【０００７】
このグローバルデータ入出力バスＧＩＯ０〜ＧＩＯｍのバス幅およびローカルデータ入出力バスＬＩＯ００〜ＬＩＯｎｍのバス幅は、適当に定められる。
【０００８】
図９は、図８に示すメモリセルＭＣの構成を示す図である。図９において、メモリセルＭＣは、情報を記憶するためのキャパシタＭＱと、ワード線ＷＬ上の信号電位に応答して導通しキャパシタＭＱをビット線ＢＬに接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。このビット線／ＢＬには、図示しない別のワード線との交差部に対応してメモリセルが配置される。この構成は、「折返しビット線」構成と呼ばれている。メモリキャパシタＭＱの一方電極ノードへは、一定の基準電圧ＶＣＰ（通常電源電圧の１／２の電圧）が与えられており、メモリキャパシタＭＱの他方電極ノード（ストレージノード）には、この電圧ＶＣＰを基準として正または負の電荷が格納される。データ読出時においては、このメモリセルＭＣの記憶データに応じて変化したビット線ＢＬの電位を、補のビット線／ＢＬのプリチャージ電圧を基準電圧として差動増幅する。
【０００９】
この図９に示すようなメモリセルＭＣは、キャパシタＭＱに電荷の形態で情報を記憶している。この電荷が基板またはビット線ＢＬへのリーク電流により減少した場合、その記憶情報が損なわれる。この記憶情報が失われるのを防止するために、所定間隔で定期的にデータの再書込が行なわれる。この動作はリフレッシュ動作と呼ばれている。このリフレッシュ動作中、外部装置はこの半導体記憶装置へアクセスすることができず、またリフレッシュ動作時においては、ビット線ＢＬおよび／ＢＬの充放電が行なわれるため、この消費電力を低減するとともに、アクセス効率の低下を抑制するために、リフレッシュ期間はできるだけ長く設定される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
半導体記憶装置の記憶容量が増大すると、アレイ面積も増大する。たとえば、２５６Ｍビットの記憶装置は、６４Ｍビットの記憶装置の４倍の記憶容量を備えている。したがって単純に計算すると、メモリアレイの行および列方向には、それぞれ２倍のメモリセルを配置することが必要となり、行ブロックにおいて、１本のワード線ＷＬに接続されるメモリセルの数が増加し、またその配線長も長くなる。このような、ワード線ＷＬの配線長および接続するメモリセルの数が増大すると、ワード線ＷＬの配線抵抗および配線容量が増大し、高速でワード線ＷＬを選択状態へ駆動することができず、アクセス時間が長くなるという問題が生じる。
【００１１】
このような大容量の半導体記憶装置におけるワード線駆動を高速で行なうために、ワード線を、メインワード線と、実際にメモリセルが接続されるサブワード線に分割することにより、高速でメインワード線終端にまでワード線選択信号を伝達することを考える。
【００１２】
図１０は、このような、メインワード線とサブワード線とを有する階層ワード線構成の半導体記憶装置のアレイ部の構成を概略的に示す図である。図１０においては、３つの行ブロックＲＢ♯ｉ、ＲＢ♯ｊおよびＲＢ♯ｋにおける２つの列ブロックに属するメモリブロックＭＢｉａ〜ＭＢｋｂを示す。メモリブロックＭＢｉａ、ＭＢｊａおよびＭＢｋａが、列ブロックＣＢ♯ａに含まれ、メモリブロックＭＢｉｂ、ＭＢｊｂおよびＭＢｋｂは、列ブロックＣＢ♯ｂに含まれる。また行ブロックＲＢ♯ｉは、メモリブロックＭＢｉａおよびＭＢｉｂを含み、行ブロックＲＢ♯ｊは、メモリブロックＭＢｊａおよびＭＢｊｂを含み、行ブロックＲＢ♯ｋは、メモリブロックＭＢｋａおよびＭＢｋｂを含む。
【００１３】
メモリブロックＭＢｉａ〜ＭＢｋｂそれぞれにおいて、メモリセルの各行に対応して、サブワード線ＳＷＬを配置する。これらのサブワード線ＳＷＬに、対応の行のメモリセルが接続される。また、各行ブロックにおいて、その行ブロックに含まれるメモリブロックに共通にメインワード線ＭＷＬを配設する。メインワード線ＭＷＬは、対応の行ブロックの対応の行に対応して配置されたサブワード線ＳＷＬに共通に設けられる。したがって、メインワード線ＭＷＬは、対応の行ブロック全体にわたって延在して配設され、サブワード線ＳＷＬは、対応のメモリブロック内においてのみ行方向に延在して配置される。
【００１４】
行ブロックＲＢ♯ｉおよびＲＢ♯ｊの間の行方向に延在する領域には、後に説明するセンスアンプが配置されるセンスアンプ帯ＳＡ♯ａが配設され、行ブロックＲＢ♯ｊおよびＲＢ♯ｋの間の行方向に延在する領域には、センスアンプが配置されるセンスアンプ帯ＳＡ♯ｂが設けられる。このセンスアンプ帯ＳＡ♯ａおよびＳＡ♯ｂに含まれるセンスアンプは、いわゆるシェアードセンスアンプ構成を備え、隣接メモリブロックの対応の列のメモリセルデータの検知および増幅およびラッチを行なう。このセンスアンプ帯ＳＡ♯ａおよびＳＡ♯ｂには、対応のメモリブロック領域内において行方向に延在してローカルデータ入出力バスが配設されるが、図１０においては図面を簡略化するため示していない。
【００１５】
センスアンプ帯ＳＡ♯ａには、さらにロウデコーダＲＤからのサブデコード信号を伝達するサブデコード信号線ＳＤＡが行方向に延在して配設され、センスアンプ帯ＳＡ♯ｂには、同様、ロウデコーダＲＤからのサブデコード信号を伝達するサブデコード信号線ＳＤＢが配置される。後に詳細に説明するが、メインワード線ＭＷＬが、複数本（たとえば４本）のサブワード線を１つのメモリブロックにおいて同時に選択状態とし、このサブデコード信号線ＳＤＡおよびＳＤＢ上のサブデコード信号に従ってメインワード線が指定する複数のサブワード線から１つのサブワード線を選択する。
【００１６】
列ブロックＣＢ♯ａおよびＣＢ♯ｂの間の領域には、このメインワード線ＭＷＬ上の信号電位とサブデコード信号とに従ってサブワード線を選択状態へ駆動するサブデコーダを配置するサブデコード帯ＳＤ♯ａが列方向に延在して配置され、また、列ブロックＣＢ♯ｂと図示しない隣接列ブロックの間のサブデコード帯ＳＤ♯ｂ内に、同様メインワード線上の信号電位とサブデコード信号ＳＤＡとに従ってサブワード線を選択状態へ駆動するサブデコーダが配置される。
【００１７】
サブデコード信号線ＳＤＢは、サブデコード帯ＳＤ♯ａにおいて、メモリブロックＭＢｊａおよびＭＢｋａに対して列方向に延在して配置されるローカルサブデコード信号線ＳＤＢａおよびＳＤＢｂを介してサブデコード信号を伝達する。サブデコード信号線ＳＤＡは、メモリブロックＭＢｉｂおよびＭＢｊｂに対し、列方向にメモリブロックＭＢｉｂおよびＭＢｊｂに対してのみ延在するローカルサブデコード信号線ＳＤＡａおよびＳＤＡｂを介してサブデコード信号を伝達する。サブデコード信号線ＳＤＡおよびＳＤＢにおいて、交互にサブデコード帯ＳＤ♯ａおよびＳＤ♯ｂにおいて列方向に延在するローカルサブデコード信号線を配設することにより、１つのメモリブロック（たとえばＭＢ♯ｊｂ）は、そのサブデコード帯ＳＤ♯ａおよびＳＤ♯ｂに含まれるサブデコーダにより両側からサブワード線がそれぞれ駆動される。したがって、このサブデコード帯ＳＤ♯ａに含まれるサブデコーダは、行方向において隣接する２つのメモリブロックに共有され、またサブデコード帯ＳＤ♯ｂに含まれるサブデコーダも行方向に隣接する２つのメモリブロックに共有される。このサブデコード信号を利用することにより、メインワード線ＭＷＬのピッチを緩和し、ロウデコーダＲＤに含まれるデコード回路のピッチを緩和し、またサブデコード信号を利用して、交互にローカルサブデコード信号線をサブデコード帯に延在させることにより、このサブデコード信号をデコードするサブデコーダのピッチを緩和する。
【００１８】
図１１は、１つのメモリブロックＭＢの１つのメインワード線ＭＷＬに関連する部分の構成を概略的に示す図である。図１１において、メインワード線ＭＷＬに対応して、メモリブロックＭＢ内に、４本のサブワード線ＳＷＬ０〜ＳＷＬ３が配置される。これらのサブワード線ＳＷＬ０〜ＳＷＬ３とビット線対ＢＬＰの交差部にメモリセルＭＣが配置される。
【００１９】
サブワード線ＳＷＬ０〜ＳＷＬ３それぞれに対しサブデコーダＳＢＤ０〜ＳＤＢ３が設けられる。サブデコーダＳＢＤ０は、メインワード線ＭＷＬの信号電位とサブデコード信号線ＳＤＡからのサブデコード信号ＳＤ０とに従ってサブワード線ＳＷＬ０を選択状態または非選択状態へ駆動する。サブデコーダＳＢＤ１は、メインワード線ＭＷＬ上の信号電位とサブデコード信号線ＳＤＢ上のサブデコード信号ＳＤ１に従って、対応のサブワード線ＳＷＬ１を選択状態へ駆動する。サブデコーダＳＢＤ２は、サブデコード信号線ＳＤＡからのサブデコード信号ＳＤ２とメインワード線ＭＷＬ上の信号電位とに従ってサブワード線ＳＷＬ２を選択状態へ駆動する。サブデコーダＳＢＤ３は、メインワード線ＭＷＬ上の信号電位とサブデコード信号線ＳＤＢからのサブデコード信号ＳＤ３に従ってサブワード線ＳＷＬ３を選択状態へ駆動する。サブデコーダＳＢＤ０およびＳＢＤ２をメモリブロックＭＢの一方側に配置し、サブデコーダＳＢＤ１およびＳＢＤ３をメモリブロックＭＢの他方側に配置するいわゆる「サブデコーダ交互配置」を実現することにより、サブデコーダの列方向のピッチが２本のサブワード線のピッチとなり、サブデコーダを容易に配設することができる。サブデコード信号ＳＤ０〜ＳＤ３は、たとえば２ビットの最下位行アドレス信号をデコードして得られ、４つのサブワード線ＳＷＬ０〜ＳＷＬ３のうちの１つを特定する。
【００２０】
この図１１に示すような階層ワード線構成を用いれば、図１２に示すように、高速でワード線を選択状態へ駆動することができる。
【００２１】
図１２は、行ブロックＲＢ♯ｊにおけるサブワード線ＳＷＬｊ０〜ＳＷＬｊｎとメインワード線ＭＷＬの対応関係を概略的に示す図である。メインワード線ＭＷＬの信号電位は、サブデコーダＳＢＤ♯０〜ＳＢＤ♯ｐに与えられる。サブデコーダＳＢＤ♯０は、サブワード線ＳＷＬｊ０およびＳＷＬｈを駆動し、サブデコーダＳＢＤ♯１は、サブワード線ＳＷＬｊ２およびＳＷＬｊ３を駆動し、サブデコーダＳＢＤ♯ｐは、サブワード線ＳＷＬｊ（ｎ−１）およびＳＷＬｊｎを駆動する。
【００２２】
サブデコーダＳＢＤ♯０〜ＳＢＤ♯ｐは、図１０に示すようにサブデコード帯に配置される。このサブデコード帯ＳＤ♯ａ、およびＳＤ♯ｂはメモリブロックの間の領域であり、いわゆるワード線シャント領域に対応する（メモリセルが存在しない領域）。このワード線シャント領域においてサブデコーダＳＢＤ♯０〜ＳＢＤ♯ｂを配置する。メインワード線ＭＷＬならびにサブデコード信号線ＳＤＡおよびＳＤＢにはメモリセルは接続されておらず、高速で信号を伝達することができる。したがって、このワード線シャント領域において、サブデコーダＳＢＤ♯０〜ＳＢＤ♯ｐを配置することにより、メモリセルが接続するサブワード線ＳＷＬｊ０〜ＳＷＬｊｎを高速で選択状態へ駆動することができ、記憶容量が増大する場合においても、高速でワード線を選択状態へ駆動して行選択動作を行なうことができる。
【００２３】
図１３は、図１０に示すメモリブロックＭＢ♯ｊｂに対するサブデコード帯ＳＤ♯ａおよびＳＤ♯ｂならびにセンスアンプ帯ＳＡ♯ａおよびＳＡ♯ｂの構成をより具体的に示す図である。図１３においては、メモリブロックＭＢ♯ｊｂに含まれる２本のサブワード線ＳＷＬ２およびＳＷＬ３に対するサブデコーダＳＢＤ２およびＳＢＤ３を代表的に示す。
【００２４】
また、メモリブロックＭＢ♯ｊｂにおいては、１つの列選択信号により同時に選択される４つのビット線対ＢＬＰａ、ＢＬＰｂ、ＢＬＰｃおよびＢＬＰｄを代表的に示す。
【００２５】
センスアンプ帯ＳＡ♯ａにおいては、このビット線対ＢＬＰｂの電位を差動的に増幅しかつラッチするセンスアンプＳＡｂと、ビット線対ＢＬＰｄの電位を差動的に増幅するセンスアンプＳＡｄが設けられる。このセンスアンプＳＡｂおよびＳＡｄにより検知し増幅されたデータは、図示しない列選択ゲートを介して、列方向に延在するローカルデータ入出力バスＬＩＯｂおよびＬＩＯｄ上に伝達される。
【００２６】
一方、ビット線対ＢＬＰａおよびＢＬＰｃ上の信号は、センスアンプ帯ＳＡ♯ｂに設けられるセンスアンプＳＡａおよびＳＡｃにより差動増幅されてラッチされる。このセンスアンプＳＡａおよびＳＡｃにより検知増幅されたデータは、センスアンプ帯ＳＡ♯ｂにおいてメモリブロックＭＢｊｂに対して設けられたローカルデータ入出力バスＬＩＯａおよびＬＩＯｃにより伝達される（列選択ゲートは図示せず）。これらのローカルデータ入出力バスＬＩＯａ〜ＬＩＯｄの各々は、第１層アルミニウム配線層で構成される。
【００２７】
サブデコード帯ＳＤ♯ａにおいては、列方向に延在して、デコード信号ＳＤ０、ＳＤ２および補のデコード信号ＺＳＤ０およびＺＳＤ２を伝達するデコード信号線ＳＤ０、ＳＤ２、ＺＳＤ０およびＺＳＤ２が配置される（ここで、信号と配線の名称を同一符号で示す）。補の信号線間に接地電圧ＧＮＤを伝達する接地線Ｇａが配置される。さらに、列方向に延在して、グローバルデータ入出力バスＧＩＯａおよびＧＩＯｂが配設される。グローバルデータ入出力バスＧＩＯａは、ブロック選択ゲート（図示せず）を介してローカルデータ入出力バスＬＩＯａに接続される。グローバルデータ入出力バスＧＩＯｂは、センスアンプ帯ＳＡ♯ａにおいて図示しないブロック選択ゲートを介してローカルデータ入出力バスＬＩＯｂに接続される。
【００２８】
このサブデコード帯ＳＤ♯ａに配設される信号線ＳＤ０、ＳＤ２、ＺＳＤ０、ＺＳＤ２、接地線Ｇａおよびグローバルデータ入出力バスＧＩＯａおよびＧＩＯｂは、第１層アルミニウム配線層よりも上層の第２層アルミニウム配線により形成される。
【００２９】
サブデコーダＳＢＤ２は、これらの信号線ＳＤ２およびＺＳＤ２間の領域に形成される。サブデコーダＳＢＤ２は、メインワード線ＭＷＬ上の信号が選択状態を示すＬレベルのとき導通し、サブデコード信号ＳＤ２をサブワード線ＳＷＬ２へ伝達するｐチャネルＭＯＳトランジスタＰ１と、サブデコード信号ＺＳＤ２が非選択状態を示すＨレベルのとき導通し、サブワード線ＳＷＬ２へ、接地線Ｇａ上の接地電圧ＧＮＤを伝達するｎチャネルＭＯＳトランジスタＮ１と、メインワード線ＭＷＬ上の信号電位が非選択状態を示すＨレベルのときに導通し、接地線Ｇａ上の接地電圧ＧＮＤをサブワード線ＳＷＬ２へ伝達するｎチャネルＭＯＳトランジスタＮ２を含む。
【００３０】
サブデコード信号ＺＳＤ０およびＳＤ０は、列方向において隣接して配置される図示しないサブデコーダＳＢＤ０へ与えられる。
【００３１】
グローバルデータ入出力バスＧＩＯａおよびＧＩＯｂを接地線Ｇａに隣接して配置し、サブデコード線ＳＤ０、ＳＤ２、ＺＳＤ０および０ＳＤ２の行方向についての距離を長くしているのは、このサブデコーダＳＢＤ２におけるトランジスタＰ１、Ｎ１およびＮ２の行方向のサイズを十分に大きくし、かつサブデコーダを列方向に整列して配置するためである。
【００３２】
サブデコーダ帯ＳＤ♯ｂにおいて、第２層アルミニウム配線層で構成されるグローバルデータ入出力バスＧＩＯｃおよびＧＩＯｄが列方向に延在して配置される。グローバルデータ入出力バスＧＩＯｃは、センスアンプ帯ＳＡ♯ｂにおいて図示しないブロック選択ゲートによりローカルデータ入出力バスＬＩＯｃに接続される。グローバルデータ入出力バスＧＩＯｄは、センスアンプ帯ＳＡ♯ａにおいて図示しないブロック選択ゲートにより、ローカルデータ入出力バスＬＩＯｄに接続される。
【００３３】
このサブデコーダ帯ＳＤ♯ｂにおいて、さらに、サブデコード信号ＳＤ１、ＳＤ３、ＺＳＤ１およびＺＳＤ３を伝達する信号線が列方向に延在して配置される。信号線ＳＤ１、ＳＤ３、ＺＳＤ１およびＺＳＤ３は、メモリブロックＭＢ♯ａｂを越えては延在しない。サブデコーダＳＢＤ３は、メインワード線ＭＷＬ上の信号電位がＬレベルのときに信号線ＳＤ３からのサブデコード信号ＳＤ３をサブワード線ＳＷＬ３へ伝達するｐチャネルＭＯＳトランジスタＰ２と、サブデコード信号ＺＳＤ３がＨレベルのとき導通し、接地線Ｇｂ上の接地電圧ＧＮＤをサブワード線ＳＷＬ３へ伝達するｎチャネルＭＯＳトランジスタＮ３と、メインワード線ＭＷＬの信号電位がＨレベルのとき導通し、接地線Ｇｂ上の接地電圧ＧＮＤをサブワード線ＳＷＬ３へ伝達するｎチャネルＭＯＳトランジスタＮ４を含む。
【００３４】
接地線ＧＮＤ、および信号線ＳＤ１，ＳＤ３、ＺＳＤ１およびＺＳＤ３は、それぞれ第２層アルミニウム配線で形成される。接地線ＧａおよびＧｂは、それぞれサブデコーダに接地電圧を伝達するために、列方向に延在して列ブロックの各メモリブロックに共通に設けられる。このサブデコード帯ＳＤ♯ｂにおいても、グローバルデータ入出力バスＧＩＯｃおよびＧＩＯｄが接地線Ｇｂに隣接して配置されているのは、信号線ＳＤ３およびＺＳＤ３の行方向についての距離を十分にとり、このサブデコーダＳＢＤ３に含まれるＭＯＳトランジスタＰ２、Ｎ４およびＮ３の行方向についての大きさを十分に確保しかつサブデコーダを列方向に整列して配置するためである。信号線ＳＤ１およびＺＳＤ１は、図示しないサブデコーダＳＢＤ１へ与えられる。次に、この図１３に示す構成の動作について、図１４に示す動作について説明する。図１４においては、アドレス信号ビットＡ０およびＡ１を代表的に示す。残りの上位アドレス信号ビットも同様に与えられている。また、符号“ＧＩＯｉ，ＺＧＩＯｉ”は各データ入出力バスの相補グローバルデータ入出力線を示す。
【００３５】
時刻ｔ０以前においては、ロウアドレスストローブ信号／ＲＡＳはＨレベルの非活性状態にあり、グローバルデータ入出力線ＧＩＯｉ，ＺＧＩＯｉはＨレベルにプリチャージされている。
【００３６】
時刻ｔ０において、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がり、メモリサイクルが始まる。このとき与えられたアドレスビット（Ａ１，Ａ０）は、（１，０）であり、サブワード線ＳＷＬ０〜ＳＷＬ３のうちのサブワード線ＳＷＬ２が指定され、サブデコード信号ＳＤ２がＨレベルに立下がる。
【００３７】
一方、メインワード線ＭＷＬについては、アドレス指定された行に対応するメインワード線の電位がＨレベルからＬレベルに立下がり、サブデコーダＳＢＤ２において、ｐチャネルＭＯＳトランジスタＰ１が導通し、サブワード線ＳＷＬ２が、Ｈレベルに駆動される。サブデコーダＳＢＤ２において、ＭＯＳトランジスタＮ１およびＮ２は、ともに非導通状態となる。
【００３８】
サブデコーダＳＢＤ３においては、信号ＳＤ３がＬレベルとされ、ｐチャネルＭＯＳトランジスタＰ２を介して、このＬレベルのサブデコード信号ＳＤ３がサブワード線ＳＷ３へ伝達され、サブワード線ＳＷＬ３は、非選択状態を維持する。一方、このとき、また信号ＺＳＤ３がＨレベルとなり、ｎチャネルＭＯＳトランジスタＮ３が導通し、非選択サブワード線ＳＷＬ３へ、接地線Ｇｂ上の接地電圧ＧＮＤを伝達し、このサブワード線ＳＷＬ３を非選択状態に保持する。このワード線選択動作が行なわれると、次にセンスアンプＳＡａ〜ＳＡｄが活性化され、各ビット線対に現われた電位差が差動増幅されてラッチされる。
【００３９】
時刻ｔ１において、コラムアドレスストローブ信号／ＣＡＳが立下がると列選択動作が開始される。このときアドレス信号ビットＡ１，Ａ０は、０，０であり、たとえばビット線対ＢＬＰａが選択される。この状態においては、センスアンプＳＡａが選択されてローカルデータ入出力バスＬＩＯａに接続され、ローカルデータ入出力バスＬＩＯａのデータがグローバルデータ入出力バスＧＩＯａ上に伝達される。この時刻ｔ１において、書込指示信号／ＷＥはＬレベルであり、データ“０”の書込が指定される。したがって、グローバルデータ入出力バスＧＩＯａからローカルデータ入出力バスＬＩＯａを介してＬレベルのデータが伝達され、選択メモリセルへデータ“０”が書込まれる。このときグローバルデータ入出力線ＺＧＩＯｉへは、Ｈレベルのデータが伝達される。この動作は各グローバルデータ入出力バスにおいて生じる。
【００４０】
このデータ書込が完了すると、一旦コラムアドレスストローブ信号／ＣＡＳをＨレベルに立上げ、列選択動作が完了する。次いで、時刻ｔ２において再びコラムアドレスストローブ信号／ＣＡＳをＬレベルに立下げる。この状態において、書込データＤＱはＨレベルの“１”である。アドレス信号ビットＡ１，Ａ０は、０，１であり、別のビット線対が選択される。この状態においては書込データに従って、グローバルデータ入出力線ＧＩＯｉの電位がＨレベルとなり、一方、補のグローバルデータ入出力バス線ＺＧＩＯｉは、Ｌレベルに立下がる。次に、選択ビット線対に接続されるメモリセルに対しては、対応のグローバルデータ入出力バスＧＩＯからローカルデータ入出力バスＬＩＯを介してビット線対ＢＬＰ上の書込データが伝達される。ここで、図１３の構成では、４列が同時に選択され、４ビットのデータが書込まれる。しかし、図１４の波形では１ビットデータのみを示す。
【００４１】
このメモリセルデータ書込が完了すると、再びコラムアドレスストローブ信号／ＣＡＳがＨレベルに立上げられる。次いで、所定期間（ＣＡＳプリチャージ期間）が経過すると、時刻ｔ３において、再びコラムアドレスストローブ信号／ＣＡＳがＬレベルに立下げられる。この状態において、コラムアドレス信号ビットＡ１，Ａ０は、１，０であり、さらに別のビット線対が選択される。書込データＤＱは０であり、選択ビット線対ＢＬＰに対しては、対応のグローバルデータ入出力バスＧＩＯ、対応のローカルデータ入出力バスＬＩＯ、対応のセンスアンプＳＯを介して“０”のデータが書込まれる。したがって、グローバルデータ入出力バス線ＧＩＯｉはＬレベル、補のグローバルデータ入出力バス線ＺＧＩＯｉはＨレベルを維持する。次にこのデータ書込が完了すると、コラムアドレスストローブ信号／ＣＡＳがＨレベルに立上げられ、列選択動作が完了する。
【００４２】
再び、時刻ｔ４において、コラムアドレスストローブ信号／ＣＡＳをＬレベルに立下げる。このように与えられたアドレス信号ビットＡ１，Ａ０は、１，１であり、さらに別のビット線対が選択される。書込データＤＱは、“１”である。したがって、選択ビット線対ＢＬＰ、対応のグローバルデータ入出力バスＧＩＯ、対応のローカルデータ入出力バスＬＩＯおよび対応のセンスアンプＳＡを介して“１”のデータが書込まれる。この状態において、グローバルデータ入出力バス線ＧＩＯｉおよびＺＧＩＯｉには、それぞれＨレベルおよびＬレベルのデータが伝達される。
【００４３】
時刻ｔ５において、ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上げられ、データ書込動作が完了し、応じてサブ行アドレスがリセットされ、サブデコード信号ＳＤ２がＬレベルに立下がり、サブワード線ＳＷＬ２は、非選択状態のＬレベルとなる。
【００４４】
上述のように、ロウアドレスストローブ信号／ＲＡＳをＬレベルに保持して、コラムアドレスストローブ信号／ＣＡＳをトグルしてデータの書込を行なうことは、ページ書込モードとして知られており、高速でデータの書込を行なう場合に用いられる。
【００４５】
このデータ書込時においては、各グローバルデータ入出力バスにおいてバス線ＧＩＯｉおよびＺＧＩＯｉの電位が、電源電圧と接地電圧の間でフルスイングするため、以下のような問題が生じる。
【００４６】
図１５は、サブデコード帯の配線レイアウトを概略的に示す図である。図１５において、サブデコード信号ＳＤｉを伝達するサブデコード信号線９００、データ入出力を行なうグローバルデータ入出力線９０２、補のグローバルデータ入出力線９０４、接地電圧ＧＮＤを伝達する接地線９０６およびサブデコード信号ＺＳＤｉを伝達するサブデコード信号線９０８が同一配線層（第２層アルミニウム配線層）に間隔をおいて配置される。この同一配線層に形成されるグローバルデータ入出力線９０４と接地線９０６の間に寄生容量９１０が形成される。グローバルデータ入出力線９０４へは、書込時、電源電圧と接地電圧の間でフルスイングする信号が伝達される。
【００４７】
図１６は、１つの非選択メモリセルに関連する部分の構成を概略的に示す図である。メモリセルＭＣは、非選択サブワード線ＳＷＬとビット線ＢＬの間に設けられる。この非選択サブワード線ＳＷＬは、サブデコード回路を介して接地線９０６に接続される。接地線９０６に隣接して、グローバルデータ入出力線９０４が配置される。メモリセルＭＣは、キャパシタＭＱと、このサブワード線ＳＷＬ上の信号電位に応答してキャパシタＭＱをビット線ＢＬに接続するアクセストランジスタＭＴを含む。
【００４８】
ページモード動作時においては、センスアンプＳＡは、ロウアドレスストローブ信号／ＲＡＳが活性状態の間活性化され、ビット線ＢＬおよび／ＢＬの電位を差動的に増幅してかつラッチしている。したがって、ビット線ＢＬおよび／ＢＬの電位は、電源電圧ＶＣＣおよび接地電圧ＧＮＤのレベルに保持される。今、図示しない選択サブワード線に接続されるメモリセルのデータに従ってビット線ＢＬの電位が接地電圧レベルのＬレベル、補のビット線ＢＬの電位が電源電圧レベルのＨレベルに保持されている状態を考える。なお、メモリセルＭＣは、Ｈレベルのデータを格納しているとする。
【００４９】
サブワード線ＳＷＬは、非選択ワード線であり、接地電圧レベルに固定される。このサブワード線ＳＷＬが、接地電圧レベルになれば、アクセストランジスタＭＴが非導通状態となり、メモリセルキャパシタＭＱは、ビット線ＢＬと分離される。しかしながら、先の図１４に示すようにページモードアクセスを行なったとき、コラムアドレスストローブ信号／ＣＡＳの活性化に従って、所定時間幅の書込パルスが発生され、グローバルデータバス入出力線９０４の電位が電源電圧と接地電圧ＧＮＤの間で変化する。書込完了後、このグローバルデータ入出力線９０４の電位は、電源電圧レベルにプリチャージされる。
【００５０】
したがって、今、このグローバルデータ入出力線９０４にＬレベルのデータが伝達されると、書込完了後このグローバルデータ入出力線９０４の電位が、接地電圧レベルから電源電圧レベルに復帰する。このグローバルデータ入出力線９０４の電位上昇は、寄生容量９１０を介して接地線９０６へ与えられ、接地線９０６の電位が上昇する。この接地線９０６は、非選択サブワード線ＳＷＬに電気的に接続されている。したがって、この接地線９０６の容量結合による電位上昇に従って、非選択ワード線ＳＷＬの電位が上昇し、応じてアクセストランジスタＭＴが導通し始め、キャパシタＭＱに格納された電荷がビット線ＢＬに流出する。
【００５１】
特に、最近の、半導体記憶装置における電源電圧は、２．０Ｖ、１．２Ｖと低くされており、アクセストランジスタＭＴのしきい値電圧も小さくされている。したがって、この非選択サブワード線ＳＷＬの電位上昇に従って、アクセストランジスタＭＴが導通し、比較的大きなリーク電流ＩｌをキャパシタＭＱからビット線ＢＬへ流す。このリーク電流Ｉｌは、ページモードなどの高速シリアルアクセスモードに従ってデータの書込が行なわれるときごとに生じ、したがって、図１７に示すようにメモリキャパシタＭＱの蓄積電荷が徐々に放電され、記憶情報が失われる。したがって、予め定められたリフレッシュ期間よりも早い期間で、メモリキャパシタＭＱの蓄積電荷が放電され、メモリセルＭＣの記憶情報が失われるという「ディスターブリフレッシュ不良」の問題が生じる。グローバルデータ入出力バス線および接地線は、列ブロックの各メモリブロックに対して共通に設けられており、この寄生容量９１０の容量値が大きく、非選択サブワード線の電位浮き上がりが大きくなる。
【００５２】
この接地線９０６に隣接してグローバルデータ入出力バス線９０２および９０４を配設するのは、サブデコーダのトランジスタピッチに合わせてサブデコード線９００および９０８を配設する必要があるためである。すなわち、サブデコーダは、サブワード線を駆動しており、比較的大きな電流駆動力を有しており、そのトランジスタのサイズは比較的大きく、サブデコーダの行方向についての大きさを十分にとるためである。
【００５３】
したがって、接地線とグローバルデータ入出力線との容量結合を小さくするのは現状のサブデコーダのレイアウトでは困難である。
【００５４】
この発明の目的は、階層データ入出力線と階層ワード線構成を有する、確実に記憶情報を保持することのできる半導体記憶装置を提供することである。
【００５５】
この発明の他の目的は、階層ワード線構成を有する半導体記憶装置において、ディスターブリフレッシュ特性が改善される電源線およびサブデコード信号伝達線のレイアウトを提供することである。
【００５６】
この発明のさらに他の目的は、階層ワード線構成を有する半導体記憶装置において、ディスターブリフレッシュ特性が改善されるサブデコーダのレイアウトを提供することである。
【課題を解決するための手段】
【００５７】
この発明に係る半導体記憶装置は、少なくとも１つの行ブロックと、複数のメインワード線と、複数のサブワード線とを含む。行ブロックは、各々が行列状に配列される複数のメモリセルを有しかつ前記行の方向に沿って整列して配置される複数のメモリブロックを有する。複数のメインワード線は、行ブロックにわたって行方向に沿って延在して配置されかつこれら複数のメモリブロック各々の各行に対応して配置される。複数のサブワード線は、メモリブロック各々において各行に対応して配置され、各々に対応の行のメモリセルが接続される。
【００５８】
この発明に係る半導体記憶装置は、さらに、各メモリブロックに対応して配置される電源線と、各メモリブロックにおいて列方向に延在するように配置されるサブデコード信号線対と、複数のサブデコーダとを備える。電源線は、対応のメモリブロックの複数のサブワード線のうちの非選択サブワード線を非選択状態とする電圧を伝達する。サブデコード信号線対は、対応の電源線に隣接してかつ該電源線を間に挟むように配置され、対応のメモリブロックのサブワード線を選択する相補デコード信号を伝達する。複数のサブデコーダは、各々が対応のメインワード線上の信号と対応のサブデコード信号線対上のサブデコード信号とに従って対応のサブワード線の非選択時、該対応のサブワード線へ対応の電源線上の電圧を伝達する。
【発明の効果】
【００５９】
メイン／サブワード線の階層ワード線構成においてサブワード線を選択するサブワードドライバへサブデコード信号を伝達するサブデコード信号線でサブワード線を非選択状態とする電圧を伝達する電源線を間に挟むように隣接して配置するように構成している。従って、電源線を他の信号線から遮蔽することができ、電源線の電位が容量結合により浮き上がり、非選択サブワード線の電位が上昇するのを防止することができ、ディスターブリフレッシュ特性を改善することができる。
【発明を実施するための最良の形態】
【００６０】
［実施の形態１］
図１は、この発明の実施の形態１の半導体記憶装置のアレイ部の構成を概略的に示す図である。図１においては、２つの行ブロックＲＢ♯ｉおよびＲＢ♯ｊに関する部分を概略的に示す。このメモリアレイは、列ブロックＣＢ♯０〜ＣＢ♯ｎに分割される。行ブロックＲＢ♯ｉにおいては、メモリブロックＭＢｉ０〜ＭＢｉｎが行方向に整列して配置され、行ブロックＭＢ♯ｊにおいては、メモリブロックＭＢｊ０〜ＭＢｊｎが行方向に整列して配置される。
【００６１】
隣接行ブロックの間に、従来と同様、行方向に延在してセンスアンプ帯が配設される。さらに、行ブロックＲＢ♯ｉと図示しない行ブロック（ＲＢ♯ｈ）の間に、行方向に延在してセンスアンプ帯ＳＡ♯ｈが配設され、行ブロックＲＢ♯ｉおよびＲＢ♯ｊの間に、センスアンプ帯ＳＡ♯ｉが配設され、行ブロックＲＢ♯ｉと図示しない行ブロック（ＲＢ♯ｊ＋１）との間にセンスアンプ帯ＳＡ♯ｊが配設される。これらのセンスアンプ帯ＳＡ♯ｈ、ＳＡ♯ｉおよびＳＡ♯ｊには、従来と同様、各メモリブロックに対応して設けられるローカルデータ入出力バスおよび対応のメモリブロックの各列に対応して設けられるセンスアンプＳＡが配設されるが、図１においては、図面を簡略化するために示していない。
【００６２】
このセンスアンプ帯ＳＡ♯ｈ、ＳＡ♯ｉおよびＳＡ♯ｊの各領域において、ロウデコーダＲＤからのサブデコード信号を伝達する信号線が配設される。センスアンプ帯ＳＡ♯ｈにおいて、行方向に延在してサブデコード信号バスＳＤＡｉが配設され、センスアンプ帯ＳＡ♯ｉにおいては、サブデコードバスＳＤＢｉが配設され、センスアンプ帯ＳＡ♯ｊにおいては、サブデコードバスＳＤＡｉが配設される。行ブロックの各行に対して、ロウデコーダＲＤからの行選択信号を受けるメインワード線が配設されるが、図１においては、行ブロックＲＢ♯ｉに対して設けられる１本のメインワード線ＭＷＬを代表的に示す。
【００６３】
サブデコードバスは、各メモリブロックに対してサブデコード信号を伝達するために、列方向に延在して配置されるローカルサブデコードバスを含む。１つのメモリブロックは、その両側から（行方向についての）サブデコード信号を受けて、図示しないサブデコーダにより、サブワード線が選択状態へ駆動される。
【００６４】
これらのローカルサブデコードバスは、列ブロックの間に設けられるサブデコード帯ＳＤ♯内において列方向に延在して対応のメモリブロックに対してのみ配設される。すなわち、サブデコード帯ＳＤ♯０においては、サブデコードバスＳＤＢｉに接続されるローカルサブデコードバスＬＤＢｉ０およびＬＤＢｊ０が行ブロックＲＢ♯ｉおよびＲＢ♯ｊに対してそれぞれ設けられる。センスアンプ帯ＳＡ♯１において、行ブロックＲＢ♯ｉに対しては、サブデコードバスＳＤＡｉに接続されるローカルサブデコードバスＬＤＡｉ０が配設され、行ブロックＲＢ♯ｊに対しては、サブデコードバスＳＤＡｊに接続するローカルサブデコードバスＬＤＡｊ０が配設される。
【００６５】
列ブロックＣＢ♯１およびＣＢ♯２の間のサブデコード帯ＳＤ♯２においては、行ブロックＲＢ♯ｉに対しては、サブデコードバスＳＤＢｉに接続するローカルサブデコードバスＬＤＢｉ１が配設され、行ブロックＲＢ♯ｊに対してはローカルサブデコードバスＬＤＢｊ１が配設される。列ブロックＣＢ♯２と図示しない列ブロックＣＢ♯３の間のサブデコード帯ＳＤ♯３においては、行ブロックＲＢ♯ｉに対して、サブデコードバスＳＤＡｉに接続されるローカルサブデコードバスＬＤＡｉ２が配設され、行ブロックＲＢ♯ｊに対しては、サブデコードバスＳＤＡｊに接続されるローカルサブデコードバスＬＤＡｊ２が配設される。
【００６６】
同様にして、サブデコード帯ＳＤ♯ｎ−１においては、行ブロックＲＢ♯ｉに対しては、サブデコードバスＳＤＢｉに接続されるローカルサブデコードバスＬＤＢｉｎが配設され、行ブロックＲＢ♯ｊに対しては、ローカルサブデコードバスＬＤＢｊｎが配設される。サブデコード帯ＳＤ♯ｎにおいては、行ブロックＲＢ♯ｉに対して、サブデコードバスＳＤＡｉに接続するローカルサブデコードバスＬＤＡｉｎが配設され、行ブロックＲＢ♯ｊに対しては、サブデコードバスＳＤＡｊに接続するローカルサブデコードバスＬＤＡｊｎが配設される。サブデコード帯に含まれるサブデコーダは、ローカルサブデコードバスを介して与えられるサブデコード信号をデコードし、各対応のサブワード線を選択状態または非選択状態へ駆動する。１つの行ブロックにおいては、メモリブロックの各サブワード線は選択的にたとえば第１層ポリシリコン配線層で接続される。このサブデコード帯において、サブデコーダのデコード結果に従って対応のサブワード線を選択状態または非選択状態に設定する。
【００６７】
サブデコード帯ＳＤ♯０〜ＳＤ♯ｎ各々において、対応の列ブロックに含まれるメモリブロックに共通に、列方向に延在して配置されてデータの入出力を行なうためのグローバルデータ入出力バスが配設される。すなわち、サブデコード帯ＳＤ♯０〜ＳＤ♯ｎそれぞれにおいて、列方向に延在してグローバルデータ入出力バスＧＢ０〜ＧＢｎが配設される。これらのグローバルデータ入出力バスＧＢ０〜ＧＢｎは、複数のグローバルデータバス線対を含む。図１においては、グローバルデータ入出力バスＧＢ０〜ＧＢｎは、それぞれ各列ブロックに対して設けられるように示される。しかしながら、このグローバルデータ入出力バスは、隣接列ブロックのメモリブロックのデータの入出力を行なう複数のグローバルデータバス線対を含んでもよい。
【００６８】
このグローバルデータ入出力バスＧＢ０〜ＧＢｎと平行に、列方向に延在して、メモリブロックにおける非選択サブワード線を接地電圧レベルに保持するための接地電圧を伝達する接地線Ｇ０〜Ｇｎが配設される。これらの接地線Ｇ０〜Ｇｎの接地電圧は図示しないサブデコーダを介して非選択サブワード線上に伝達される。
【００６９】
さらに、各サブデコーダ帯において、グローバルデータ入出力バスＧＢｘ（ＧＢ０〜ＧＢｎ）と接地線Ｇｘ（Ｇ０〜Ｇｎ）の間に、列方向に延在して、グローバルデータ入出力バスＧＢ０に含まれる各グローバルデータ入出力線と接地線Ｇｘとの間の静電シールド層として機能する配線ＳＨＸが配設される（ＳＨ０〜ＳＨｎ）。この静電シールド用配線ＳＨ０〜ＳＨｎは、対応のグローバルデータ入出力バスＧＢ０に含まれる各グローバルデータ入出力バス線と対応の接地線の間に設けられる。この静電シールド用配線ＳＨ０〜ＳＨｎの各々は、したがって複数の信号線（または基準電圧伝達線）を含んでもよい。このシールド配線ＳＨ０〜ＳＨｎは、グローバルデータ入出力バスに含まれる各グローバルデータ入出力バス線、および接地線と同一配線層に形成される。グローバルデータ入出力バス線ＧＢ０〜ＧＢｎそれぞれに含まれるグローバルデータ入出力バス線と対応の接地線Ｇ０〜Ｇｎの間に静電シールド配線ＳＨ０〜ＳＨｎを配設することにより、グローバルデータ入出力バスに含まれるグローバルデータ入出力線と接地線の間の容量結合を抑制することができ、グローバルデータ入出力バス線の電位変化が接地線に伝達されるのを防止することができ、確実に非選択ワード線を非選択状態に保持することができる。
【００７０】
図２は、図１に示すサブデコード帯における信号線のレイアウトを概略的に示す図である。図２において、シールド配線（ＳＨｉ）２は、接地線（ＧＮＤ）４とグローバルデータ入出力バス線（ＧＩＯｉ）６の間に配設される。接地線４に隣接して、サブデコード信号線（ＳＤｉ）８がシールド配線２と対向して配置される。シールド線２、接地線４、グローバルデータ入出力バス線６、およびサブデコード信号線８は、すべて同一配線層（第２層アルミニウム配線層）に形成される。したがって、このシールド配線２は、グローバルデータ入出力バス線６と接地線４の間に配設することにより、グローバルデータ入出力バス線６と接地線４の間の容量結合を抑制することができ、グローバルデータ入出力バス線の電位変化が接地線４に伝達されるのを防止することができる。この接地線４上の接地電圧ＧＮＤは、図示しないサブデコーダを介して非選択サブワード線上に伝達される。これにより、非選択サブワード線が確実に接地電圧レベルに保持される。この場合、接地線４に隣接して、サブデコード信号線８が配設される。このサブデコード信号線８上のサブデコード信号ＳＤｉは、ロウアドレスに従って変化する。したがって、その電位の変化回数は、グローバルデータ入出力バス線の電位変化回数に較べて少なく（ページモードなどの高速シリアルアクセスモードの場合）、非選択サブワード線上の電位の変化回数は少なく、グローバルデータ入出力バス線６と接地線４の間の容量結合による非選択ワード線の電位上昇の回数に比べてほぼ無視することができ、確実に非選択メモリセルのリーク電流を抑制することができ、ディスターブリフレッシュ特性を改善することができる。
【００７１】
以上のように、この発明の実施の形態１に従えば、グローバルデータ入出力バス線と非選択サブワード線を非選択状態に駆動するための接地線の間にシールド配線を配設したため、グローバルデータ入出力バス線と接地線の間の容量結合を抑制することができ、非選択サブワード線の電位の浮き上がりを確実に防止することができ、非選択メモリセルのリーク電流を抑制し、ディスターブリフレッシュ特性を改善することができる。
【００７２】
［実施の形態２］
図３は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を示す図である。図３においては、１つのサブデコーダに関連する部分の構成を示す。
【００７３】
図３において、第１層アルミニウム配線層（１ＡＬ）で構成されるメインワード線ＭＷＬが行方向に延在して行ブロックに含まれる複数のメモリブロック（ＭＢ♯ｉａおよびＭＢ♯ｉｂ）に共通に配設される。サブデコード帯ＳＤ♯において、ローカルサブデコード信号線ＺＳＤ０、ＺＳＤ１、ＳＤ０およびＳＤ１がメモリブロックＭＢ♯ｉａおよびＭＢ♯ｉｂに対して列方向に延在して配設される。サブデコード信号線ＺＳＤ０およびＺＳＤ１の間に、列方向に延在して、列ブロックに含まれるメモリブロックに共通に接地線ＧＮＤ（４）が配設される。ローカルサブデコード信号線ＺＳＤ０に隣接して、メモリブロックＭＢ♯ｉｂ側に、グローバルデータ入出力バス線ＺＧＩＯ１が列方向に延在して配置される。ローカルサブデコード信号線ＳＤ０およびＳＤ１の間に、列方向に延在してグローバルデータ入出力バス線ＧＩＯ１、ＺＧＩＯ０およびＧＩＯ０が配設される。ここで、文字「Ｚ」は、補の信号を伝達する信号線であることを示す。
【００７４】
この配置においては、ローカルサブデコード信号線ＺＳＤ０が接地線ＧＮＤとグローバルデータ入出力バス線ＺＧＩＯ１の間に配設され、接地線ＧＮＤとグローバルデータ入出力バス線ＧＩＯ１〜ＧＩＯ０の間に、ローカルサブデコード信号線ＺＳＤ１およびＳＤ０が配設される。したがって、これらのローカルサブデコード信号線ＺＳＤ０、ＺＳＤ１およびＳＤ０がシールド配線として作用し、接地線ＧＮＤとグローバルデータ入出力バス線ＺＧＩＯ１、ＧＩＯ１〜ＧＩＯ０の容量結合を抑制し、接地線ＧＮＤ上の接地電圧ＧＮＤが、データ書込時において浮き上がるのを確実に抑制することができる。
【００７５】
サブデコーダは、メインワード線ＭＷＬ上の信号に従って、接地線ＧＮＤ上の接地電圧ＧＮＤをサブワード線ＳＷＬ０およびＳＷＬ１に伝達するｎチャネルＭＯＳトランジスタＱ１およびＱ２と、ＭＯＳトランジスタＱ３およびＱ４と並列に接続され、サブデコード信号ＺＳＤ０およびＺＳＤ１に従って接地線ＧＮＤ上の接地電圧ＧＮＤをサブワード線ＳＷＬ０およびＳＷＬ１へそれぞれ伝達するｎチャネルＭＯＳトランジスタＱ３およびＱ４を含む。
【００７６】
ＭＯＳトランジスタＱ１およびＱ２は、メインワード線ＭＷＬ上の信号を第１層アルミニウム配線層で構成される信号線１０を介してゲートに受ける。ＭＯＳトランジスタＱ１〜Ｑ４は、それぞれのソースが第１層アルミニウム配線で構成される信号線１１を介して第２層アルミニウム配線層で構成される接地線ＧＮＤに接続される。ＭＯＳトランジスタＱ１およびＱ３の一方端（ドレイン）は、第１層アルミニウム配線層の信号線１２を介してビット線と同一配線層に形成される駆動信号線１４に接続される。この駆動信号線１４は、メモリブロックＭＢ♯ｉａおよびＭＢ♯ｉｂのサブワード線ＳＷＬ０を構成する第１層ポリシリコン配線（ＴＧ０）に電気的に接続される。ＭＯＳトランジスタＱ２およびＱ４のドレインは、第１層アルミニウム配線１３を介して、メモリブロックＭＢ♯ｉａおよびＭＢ♯ｉｂのサブワード線ＳＷＬ１を構成する第１層ポリシリコン配線（ＴＧ１）に接続される。ＭＯＳトランジスタＱ３およびＱ４のゲートは第１層アルミニウム配線層で構成される配線１７および１８を介してそれぞれローカルサブデコード信号線ＺＳＤ０およびＺＳＤ１に接続される。
【００７７】
サブデコーダは、さらに、メインワード線ＭＷＬ上の信号がＬレベルのときに導通し、サブデコード信号ＳＤ０をサブワード線ＳＷＬ０に伝達するｐチャネルＭＯＳトランジスタＱ５と、メインワード線ＭＷＬ上の信号電位に応答して導通し、サブデコード信号ＳＤ１を、メモリブロックＭＢ♯ｉａおよびＭＢ♯ｉｂのサブワード線ＳＷＬに伝達するｐチャネルＭＯＳトランジスタＱ６を含む。ｐチャネルＭＯＳトランジスタＱ５およびＱ６のゲートは、第１層アルミニウム配線層で構成される信号線２０を介してメインワード線ＭＷＬに接続される。ＭＯＳトランジスタＱ５の一方導通ノードは、第１層アルミニウム配線層で構成される信号線２１を介して第１の駆動信号線１４に接続される。ＭＯＳトランジスタＱ６の一方導通ノードは、第１層アルミニウム配線層で構成される信号線２２を介して第２の駆動信号線１５に接続される。
【００７８】
メインワード線ＭＷＬがＨレベルの非選択状態のとき、ＭＯＳトランジスタＱ１，Ｑ２が導通し、ＭＯＳトランジスタＱ５，Ｑ６が非導通状態であり、サブワード線ＳＷＬ０，ＳＷＬ１へ接地電圧ＧＮＤがＭＯＳトランジスタＱ１，Ｑ２を介して伝送される。メインワード線ＭＷＬがＬレベルの選択状態のときＭＯＳトランジスタＱ１，Ｑ２が非導通状態、ＭＯＳトランジスタＱ５，Ｑ６が導通状態となる。この場合、サブデコード信号ＳＤ０，ＳＤ１，ＺＳＤ０，ＺＳＤ１に従ってサブワード線ＳＷＬ０，ＳＷＬ１の電位が決定される。
【００７９】
図３に示すサブデコーダの構成は、２本の隣接サブワード線を駆動する。非選択サブワード線を非選択状態に駆動するためのｎチャネルＭＯＳトランジスタＱ１〜Ｑ４と、選択サブワード線を選択状態へ駆動するためのｐチャネルＭＯＳトランジスタＱ５およびＱ６が、それぞれ別々の領域に設けられる。この構成の場合、ＭＯＳトランジスタＱ１〜Ｑ４を、ｐウェル内に形成し、ｐチャネルＭＯＳトランジスタＱ５およびＱ６をｎウェル内に形成することができる。したがって従来と異なり、１つのサブデコーダ内にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを構成する必要がなく、このウェル分離領域の占有面積を低減することができ、少占有面積のサブデコーダを作製することができる。
【００８０】
図４は、メモリセル部の配線レイアウトを概略的に示す図である。図４において、メモリセルは、ｐ型基板領域（エピタキシャル層またはウェル）３０表面に間をおいて形成されるｎ型不純物領域（ｎ＋）３２ａおよび３２ｂと、高濃度不純物領域３２ａおよび３２ｂの間のチャネル領域上に図示しないゲート絶縁膜を介して形成されるゲート電極３４を含む。ゲート電極３４は、第１層ポリシリコン（ＴＧ）で構成される。
【００８１】
メモリセルは、さらに、ｎ型不純物領域３２ｂに電気的に接続されるプラグ層３５と、このプラグ層３５に接続される平坦な断面形状を有する導電層３６を含む。これらのプラグ層３５および導電層３６は、第１層ポリシリコン層で構成され、メモリセルキャパシタの一方電極（ストレージノード）を構成する。
【００８２】
メモリセルキャパシタは、この導電層３６とキャパシタ絶縁膜３７を介して対向して配置される導電層３８を他方電極として有する。この他方電極（セルプレート電極）は、第４層ポリシリコン層で構成される。
【００８３】
メモリセルトランジスタのゲート電極３４は、このゲート電極（ＴＧ）３４と平行に行方向に延在して配置されるメインワード線３９とサブデコード帯で電気的に結合される。このメインワード線３９は、第１層アルミニウム配線層で構成される。
【００８４】
一方、メモリセルトランジスタのｎ型不純物領域３２ａは、列方向に延在して配置されかつ導電層３６よりも下方に配置される第２層ポリシリコン層で構成されるビット線４０に接続される。このビット線４０の延在方向（列方向）と平行に、電源線、接地線、またはサブデコード信号線である第２層アルミニウム配線層で構成される信号配線４１が配設される。
【００８５】
したがって、図３に示すレイアウトにおいて、サブデコーダの出力信号をビット線と同一の第２層ポリシリコン層で受け、この第２層ポリシリコン層で構成される駆動信号線１４および１５を第１層ポリシリコン層で構成されるメモリセルトランジスタのゲート電極配線（サブワード線）へ接続することにより、効率的に余分の配線層を用いることなく接地線をグローバルデータ入出力バス線からシールドするレイアウトを実現することができる。
【００８６】
図５は、１本のメインワード線ＭＷＬに関連する部分の構成を概略的に示す図である。図５において、メモリブロックＭＢ♯ｉ０およびＭＢ♯ｉ２におけるサブワード線の配置を概略的に示す。メインワード線ＭＷＬにより、メモリブロックＭＢ♯ｉ０においては、サブワード線ＳＷＬ００〜ＳＷＬ３０が設けられる。メモリブロックＭＢ♯ｉ１においては、メインワード線ＭＷＬに対応して、サブワード線ＳＷＬ０１〜ＳＷＬ３１が設けられる。メモリブロックＭＢ♯ｉ２においては、メインワード線ＭＷＬに対応してサブワード線ＳＷＬ０２〜ＳＷＬ３２が設けられる。
【００８７】
サブデコード帯ＳＤ♯０においては、メインワード線ＭＷＬ上の信号電位および図示しないサブデコード信号に従ってサブワード線ＳＷＬ２０、ＳＷＬ３０、ＳＷＬ２１およびＳＷＬ３１を駆動するサブデコーダ５０ａが設けられる。サブデコード帯ＳＤ♯１においては、サブワード線ＳＷＬ００、ＳＷＬ１０、ＳＷＬ０１およびＳＷＬ１１をメインワード線ＭＷＬ上の信号電位および図示しないサブデコード信号に従って駆動するサブデコーダ５０ｂが設けられる。サブデコード線ＳＤ♯２においては、メインワード線ＭＷＬ上の信号電位と図示しないサブデコード信号に従ってサブワード線ＳＷＬ２１、ＳＷＬ３１、ＳＷＬ２２およびＳＷＬ３２を駆動するサブデコーダ５０ｃが設けられる。サブデコード帯ＳＤ♯３においては、メインワード線ＭＷＬの信号電位と図示しないサブデコード信号とに従ってサブワード線ＳＷＬ０２、ＳＷＬ１２を駆動するサブデコーダ５０ｄが設けられる。サブデコーダの列方向のピッチは４本のサブワード線のピッチとなり、余裕を持ってサブデコーダを配置することができる。
【００８８】
行ブロックに含まれるサブワード線は、第１層ポリシリコン層により相互接続され、かつサブデコーダにより駆動信号線を介して選択信号が伝達される。したがって各サブワード線は両側のサブデコーダから駆動信号を伝達されるため、高速でサブワード線を選択状態へ駆動することができる。また、これに代えて、各サブワード線は、１つのサブデコーダでのみ駆動されるように、１つ置きのサブデコード帯で分離されるように構成されてもよい。たとえば、サブデコード帯ＳＤ♯１においてサブワード線ＳＷＬ２０およびＳＷＬ３０は、サブワード線ＳＷＬ２１およびＳＷＬ３１から分離されてもよい。この領域において、サブワード線が設けられていない場合、サブデコーダの列方向についてのピッチを大きくとることができる。
【００８９】
なお、図３に示す配置において、グローバルデータ入出力バス線の配置は、接地線ＧＮＤに対し、少なくとも１本の信号線が配設されている限りその配置内容は任意である。
【００９０】
また、図３に示す配置において、接地線ＧＮＤに隣接してサブデコード信号伝達線ＺＳＤ０およびＺＳＤ１が配設されている。これらのサブデコード信号ＺＳＤ０およびＺＳＤ１は、ロウアドレスの変化に従って変化する。したがって、通常、ページモードなどの高速シリアルアクセスモードにおいては、１回だけ変化するだけであり、その変化回数は少なく、ワード線の浮き上がりが仮に生じたとしても、その回数はグローバルデータ入出力バス線における電位変化の回数に比べて十分少なく、非選択サブワード線の電位浮き上がりによるメモリセルトランジスタのリーク電流が生じる回数は十分少なく、したがって、その影響はほぼ無視することができる。また、これらのサブデコード信号ＺＳＤ０およびＺＳＤ１が、Ｈレベルへ電位変化する場合はワード線が選択されるときであり、ビット線は中間電圧レベルにプリチャージされている。したがって、仮にゲート電位が上昇しても、ビット線電位はメモリセルトランジスタのゲート電位よりも十分高く、メモリセルトランジスタはゲート−ソース間で逆バイアス状態とされ、リーク電流が生じるのが抑制される。メモリセルトランジスタがＬレベルデータを格納している場合、この電位浮き上がりにより、プリチャージ状態のビット線からメモリセルキャパシタへ電荷が流入するのが考えられるが、メモリセルトランジスタのしきい値電圧の影響により、このような流入時におけるメモリセルキャパシタのＬレベルデータの電位上昇は十分に抑制することができ、ディスターブリフレッシュ不良が生じることはほとんどない。
【００９１】
以上のように、この発明の実施の形態２に従えば、グローバルデータ入出力バス線と非選択サブワード線を非選択状態に駆動するための接地線との間に少なくとも１本の信号線を配設しているため、この接地電圧が浮き上がるのを防止することができ、確実に非選択メモリセルを非選択状態に保持することができ、応じてメモリセルキャパシタの電荷リークを抑制することができ、ディスターブリフレッシュ特性を改善することができる。
【００９２】
［実施の形態３］
図６は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。図６においては、サブデコーダ６０に対する構成を概略的に示す。このサブデコーダ６０は、ｐチャネルＭＯＳトランジスタ（Ｑ５，Ｑ６）が形成されるｎウェル領域６２と、ｎチャネルＭＯＳトランジスタ（Ｑ１−Ｑ４）が形成されるｐウェル領域６４を含む。このｎウェル領域６２は、列方向に延在して配置される電源線ＶＣＣにより、電源電圧レベルに固定される。ｐウェル領域６４に形成されるＭＯＳトランジスタは接地線ＧＮＤ上の接地電圧ＧＮＤを非選択ワード線上に伝達する。このｐウェル領域６４は、接地電圧ＧＮＤレベルにバイアスされる。この接地線ＧＮＤとグローバルデータ入出力バス線ＧＩＯｉの間に、その電位が固定された幅の広い電源線ＶＣＣを配置することにより、接地線ＧＮＤとデータ入出力バス線ＧＩＯｉの容量結合をより低減することができ、接地電圧ＧＮＤのデータ書込時におけるグローバルデータ入出力バス線ＧＩＯｉの電位変化による非選択サブワード線電位の変動を抑制することができる。
【００９３】
図６に示す配置において、サブデコード信号の配置は、適当に定められる。また、このｎウェルおよびｐウェルは、サブデコード帯において列方向に延在して配置するように形成され、各サブデコーダに共通に設けられる構成が用いられてもよい。
【００９４】
［変更例］
図７は、この発明の実施の形態３の変更例の構成を示す図である。図７に示す構成においては、メモリブロックＭＢの両側のサブデコード帯において列方向に延在して、接地線ＧＮＤ、電源線ＶＣＣおよびグローバルデータ入出力バス線ＧＩＯｉおよびＧＩＯｊがそれぞれ配置される。サブデコード帯ＳＤ♯ａの電源線ＶＣＣとサブデコード帯ＳＤ♯ｂの電源線ＶＣＣは、センスアンプＳＡ♯において列方向に沿ってたとえば第１層アルミニウム配線層で構成される配線（サブ電源線）６６により相互接続される。このサブ電源線６６は、センスアンプ群ＳＡＢに含まれるセンスアンプの一方電源として作用する。この図７に示す配置においても、接地線ＧＮＤとグローバルデータ入出力バス線ＧＩＯｉおよびＧＩＯｊの間に電位が固定された電源線ＶＣＣが配設されており、グローバルデータ入出力バス線と接地線ＧＮＤの間の容量結合を抑制することができ、接地電圧ＧＮＤの電位を安定に接地電圧レベルに固定することができる。
【００９５】
また、このグローバルデータ入出力バス線と接地線ＧＮＤの間に配設される配線としては、電位変化の回数の少ない配線であればよく、たとえば、中間電圧を供給する中間電圧伝達線であってもよく、また他の信号線であってもよい。
【００９６】
以上のように、この発明の実施の形態３に従えば、非選択サブワード線に伝達される接地電圧を供給する接地線とグローバルデータ入出力バス線との間に、一定の基準電圧を伝達する基準電圧伝達線を設けているため、グローバルデータ入出力バス線と接地線との間の容量結合を抑制することができ、応じて非選択サブワード線の電位浮き上がりを防止することができ、非選択メモリセルのリーク電流を抑制し、応じてディスターブリフレッシュ特性を改善することができる。
【００９７】
［その他の例］
上述の実施例においては、各メモリブロックに対して、４対のローカルデータ入出力線対および４対のグローバルデータ入出力バス線対が設けられている構成が示されている。しかしながら、これらの各メモリブロックに対して設けられるローカルデータ入出力バス線対およびグローバルデータ入出力バス対の数は任意である。また１本のメインワード線に対応して設けられるサブワード線の数も４本でなくてもよい。
【図面の簡単な説明】
【００９８】
【図１】この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２】図１に示す半導体記憶装置のサブデコード帯における配線のレイアウトを概略的に示す図である。
【図３】この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図４】メモリセルアレイの各配線のレイアウトを概略的に示す図である。
【図５】この発明の実施の形態２におけるサブデコーダの配置態様を概略的に示す図である。
【図６】この発明の実施の形態３における半導体記憶装置の要部の構成を概略的に示す図である。
【図７】この発明の実施の形態３の変更例の構成を概略的に示す図である。
【図８】従来の半導体記憶装置の要部の構成を概略的に示す図である。
【図９】従来の半導体記憶装置におけるメモリセルの構成を概略的に示す図である。
【図１０】図８に示す半導体記憶装置に対し、階層ワード線構成を適用した際のアレイ部の構成を概略的に示す図である。
【図１１】図１０に示すメモリアレイ部の１つのメモリブロックの１つのメインワード線に関連する部分の構成を概略的に示す図である。
【図１２】図１０に示す半導体記憶装置における１つの行ブロックにおける１行に関連する部分の構成を概略的に示す図である。
【図１３】図１０に示す半導体記憶装置の１つのメモリブロックに関連する部分の構成をより具体的に示す図である。
【図１４】図１３に示す半導体記憶装置の動作を示す信号波形図である。
【図１５】図１０に示す半導体記憶装置の配線レイアウトを概略的に示す図である。
【図１６】図１０に示す半導体記憶装置の問題点を説明するための図である。
【図１７】図１６に示すメモリセルのリーク電流による蓄積電荷の変化を概略的に示す図である。
【符号の説明】
【００９９】
ＭＢｉ０〜ＭＢｉｎ，ＭＢｊ０〜ＭＢｊｎ  メモリブロック、ＭＷＬ  メインワード線、ＲＢ♯ｉ，ＲＢ♯ｊ  行ブロック、ＳＡ♯ｈ，ＳＡ♯ｉ，ＳＡ♯ａ  センスアンプ帯、ＣＢ♯０〜ＣＢ♯ｍ  列ブロック、ＳＤ♯０〜ＳＤ♯ｎ  サブデコード帯、ＧＢ０〜ＧＢｎ  グローバルデータ入出力バス、ＳＤＡｉ，ＳＤＢｉ  サブデコード信号線、ＬＤＢｉ０〜ＬＤＢｉｎ，ＬＤＢｊ０〜ＬＤＢｊｎ  ローカルサブデコード信号線、Ｇ０〜Ｇｎ  接地線、ＳＨ０〜ＳＨｎ  静電シールド線、２  静電シールド配線、４  接地線、６  グローバルデータ入出力バス線、８  ローカルサブデコード信号配線、Ｑ１〜Ｑ３  ｎチャネルＭＯＳトランジスタ、Ｑ５，Ｑ６  ｐチャネルＭＯＳトランジスタ、１０，２０  第１層アルミニウム配線層、１２，１３  第１層アルミニウム配線層、１４，１５  第１および第２の駆動信号線、ＧＮＤ  接地線、ＺＳＤ０，ＺＳＤ１，ＳＤ０，ＳＤ１  ローカルサブデコード信号線、ＳＷＬ  サブワード線、５０ａ〜５０ｄ  サブデコーダ、ＳＷＬ００〜ＳＷＬ３２  サブワード線、６０  サブデコーダ、６２  ｎウェル、６４  ｐウェル、ＶＣＣ  電源線、ＳＡＧ  センスアンプ群、６６  センスアンプ駆動電源線、ＲＢ  ロウデコーダ。
【図１】
0004420919.tif 000002
【図２】
0004420919.tif 000003
【図３】
0004420919.tif 000004
【図４】
0004420919.tif 000005
【図５】
0004420919.tif 000006
【図６】
0004420919.tif 000007
【図７】
0004420919.tif 000008
【図８】
0004420919.tif 000009
【図９】
0004420919.tif 000010
【図１０】
0004420919.tif 000011
【図１１】
0004420919.tif 000012
【図１２】
0004420919.tif 000013
【図１３】
0004420919.tif 000014
【図１４】
0004420919.tif 000015
【図１５】
0004420919.tif 000016
【図１６】
0004420919.tif 000017
【図１７】
0004420919.tif 000018