(57)【特許請求の範囲】
【請求項１】
ゲートが差動入力端子に接続された第１の閾値電圧のトランジスタ対でなる第１の入力差動対と、ゲートが前記差動入力端子に接続された前記第１の閾値電圧と異なる第２の閾値電圧のトランジスタ対でなる第２の入力差動対と、両入力差動対に共通の電流源トランジスタと、前記第１の入力差動対の各トランジスタのドレインにドレインが接続されたトランジスタ対でなる第１の能動負荷と、前記第２の入力差動対の各トランジスタのドレインにドレインが接続され且つ前記第１の能動負荷の各トランジスタのソースにドレインが接続されたトランジスタ対でなる第２の能動負荷とを具備し、
前記第１，第２の能動負荷の各トランジスタのゲートを、前記第１の入力差動対の一方のトランジスタのドレインに接続し、前記第１の入力差動対の他方のトランジスタのドレインから出力を取り出し、
且つ、前記第２の閾値電圧の絶対値を、前記第１の閾値電圧の絶対値より小さい値に設定したことを特徴とする差動増幅回路。
【請求項２】
請求項１に記載の差動増幅回路において、
前記第１、第２の閾値電圧の絶対値を、前記電流源トランジスタ、前記第１，第２の能動負荷のトランジスタの閾値電圧の絶対値より小さい値に設定したことを特徴とする差動増幅回路。
【請求項３】
請求項１又は２に記載の差動増幅回路において、
前記共通の電流源トランジスタに代えて、前記第１，第２の入力差動対毎に個々に電流源トランジスタを設けたことを特徴とする差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の並列接続入力差動対と複数の段積み能動負荷を使用した差動増幅回路に関するものである。
【０００２】
【従来の技術】
例えば入力差動対トランジスタとして閾値電圧が図２１に示す一般的な値ＶＴＰ（ほぼ−0.55Ｖ）のエンハンスメント型でｐ型のＭＯＳトランジスタを使用した差動増幅回路では、入力電圧がＶＤＤ（高電位電源電圧）に近いとその差動対のトランジスタがカットオフして動作しなくなったり、入力オフセット電圧（差動増幅回路を出力端子と反転入力端子を短絡して電圧フォロア構成として測定したときの出力電圧から入力電圧を差し引いた値）の精度が悪くなる問題がある。一方、閾値電圧が図２１に示す一般的な値ＶＴＮ（ほぼ0.55Ｖ）のエンハンスメント型でｎ型ＭＯＳトランジスタを使用した差動増幅回路では、入力電圧がＶＳＳ（低電位電源電圧）に近いと同様な問題がある。
【０００３】
［第１の従来技術］
そこで、入力差動対のトランジスタに小さい閾値電圧のものを使用した差動増幅回路が提案されている。図９は小閾値電圧のｐ型ＭＯＳトランジスタＰ１５１、Ｐ１５２を入力差動対として使用した差動増幅回路１００Ｃを示す図である。この閾値電圧は図２１のＶＴＰ１（｜ＶＴＰ１｜＜｜ＶＴＰ｜で、ＶＴＰ１はほぼ−0.2Ｖ）である。なお、このトランジスタＰ１５１，Ｐ１５２はデプレッション型のシンボルで表しているが、通常の閾値電圧のものより小さい閾値電圧のエンハンスメント型トランジスタを示すためであり、以後で説明する回路図においても小閾値電圧のエンハンスメント型トランジスタには全て同様の記号で表す。また、以後の説明ではこのようなトランジスタを通常のエンハンスメント型トランジスタと区別してデプレッション型トランジスタと呼ぶこともある。Ｐ１５０は電流源としてのｐ型ＭＯＳトランジスタ、Ｎ１５３，Ｎ１５４はカレントミラー接続の能動負荷を構成するｎ型のＭＯＳトランジスタであり、それらの閾値電圧は通常の値(図２１のＶＴＰ、ＶＴＮ）である。
【０００４】
２００はｐ型ＭＯＳトランジスタＰ２００〜Ｐ２０２、ｎ型ＭＯＳトランジスタＮ２０３〜Ｎ２０６からなる出力回路、３００は抵抗Ｒ３００、ｐ型ＭＯＳトランジスタＰ３００，Ｐ３０１、ｎ型ＭＯＳトランジスタＮ３０２，Ｎ３０３からなるバイアス回路である。このバイアス回路３００で生成したバイアス電圧は、差動増幅回路１００ＣのトランジスタＰ１５０、出力回路２００のトランジスタＰ２００のゲートに印加されている。
【０００５】
図９の差動増幅回路１００Ｃは、入力差動対のトランジスタＰ１５１，Ｐ１５２の閾値電圧を通常より小さな値ＶＴＰ１としているので、ＶＤＤ側の入力電圧範囲が拡大し、ノードＴＯＰの電圧を下げる動作が行われ、そのノードＴＯＰの電圧がＶＤＤに近づくのが抑制される。このため、ノードＴＯＰの電圧は図１９のＡに示す特性となり、電流源トランジスタＰ１５０の動作が維持される。この結果、入出力電圧を電源電圧範囲つまりＶＤＤ−ＶＳＳの範囲までフルスイングさせることが可能となり、入力オフセット電圧特性は、図１０のＡに示す特性となる。
【０００６】
図１１は図９に示した回路のトランジスタの極性を反転させた差動増幅回路１００Ｃ’を示す図である。この差動増幅回路１００Ｃ’は電流源としてのｎ型ＭＯＳトランジスタＮ１５０、差動対を構成するｎ型ＭＯＳトランジスタＮ１５１，Ｎ１５２、カレントミラー接続された能動負荷としてのｐ型ＭＯＳトランジスタＰ１５３，Ｐ１５４から構成されている。２００’はｎ型ＭＯＳトランジスタＮ２００〜Ｎ２０２、ｐ型ＭＯＳトランジスタＰ２０３〜Ｐ２０６からなる出力回路、３００’は抵抗Ｒ３００、ｎ型ＭＯＳトランジスタＮ３００，Ｎ３０１、ｐ型ＭＯＳトランジスタＰ３０２，Ｐ３０３からなるバイアス回路である。
【０００７】
この図１１の差動増幅回路１００Ｃ’は、トランジスタＮ１５１，Ｎ１５２の閾値電圧は図２１に示すＶＴＮ１（ＶＴＮ１＜ＶＴＮ、ＶＴＮ１はほぼ0.2Ｖ）であり、ノードＴＯＰの電圧は図２０のＡに示す特性となり、電流源トランジスタＮ１５０の動作が維持される。この結果、入出力電圧をＶＤＤ−ＶＳＳの範囲までフルスイングさせることが可能となり、入力オフセット電圧特性は、図１２のＡに示す特性となる。
【０００８】
ところが、一般的に差動増幅回路では、その動作速度を向上させるには、電流源トランジスタの電流を増大させる必要がある。図９に示す差動増幅回路１００ＣではトランジスタＰ１５０の電流Ｉｄを増大させることになるが、この電流増大によってノードＴＯＰの電圧がＶＤＤ近くまで上昇して、図１９のＢに示す特性となり、Ａに示す特性よりもＶＤＤ側に移動してしまう。そして、ノードＴＯＰの電圧がＶＤＤに近くなると、電流源トランジスタＰ１５０はそのソース・ドレイン間の電圧差が小さくなり、動作しなくなる。この結果、入力オフセット電圧特性は図１０のＢに示すようになり、ＶＤＤ側で精度が低下する。また、ＡＣ動作では、図２３の(c)に示すように、正常な場合の(b)に比べて、ＶＤＤ側で歪みが生じる。また、図１１に示す差動増幅回路１００Ｃ’ではＶＳＳ側で同様の動作となり、ノードＴＯＰの電圧は図２０のＢに示す特性、入力オフセット電圧特性は図１２のＢに示す特性となる。また、ＡＣ動作では図２３の(d)に示すように、ＶＳＳ側で歪みが生じる。
【０００９】
［第２の従来技術］
以上のような問題を解決するために、入力差動対のトランジスタの閾値電圧を更に小さくする手法がある。すなわち、図９の差動増幅回路１００Ｃでは、入力差動対トランジスタＰ１５１，Ｐ１５２の閾値電圧を、図２１のＶＴＰ２（｜ＶＴＰ２｜＜｜ＶＴＰ１｜)とするものである。これにより、入力差動対はＶＤＤ側の入力電圧範囲が広がり、ノードＴＯＰの電圧を下げる動作となり、ＶＤＤ側の動作がより改善される。
【００１０】
しかし、動作電流Ｉｄが増大すると、ノードＴＯＰの電圧特性は図１９のＣに示すように更に下がってしまい。今度はＶＳＳ側の動作でノードＴＯＰの電圧が低くなり過ぎてしまう。これにより、ノードＴＯＰとノードＶＯ−との間、ノードＴＯＰとノードＶＯ＋との間の電位差が小さくなり、差動対のトランジスタＰ１５１，Ｐ１５２が動作し難くなる。これは、図１９の特性Ｃを見ても明らかなように、ＶＳＳ側では本来的には直線特性となるべきところが、トランジスタＰ１５１，Ｐ１５２が動作しずらくなってＶＳＳの付近で電流源トランジスタＰ１５０によってノードＴＯＰの電位が引き上げられてしまうためである。以上より、入力オフセット電圧特性は図１０のＣに示す特性となり、今度はＶＳＳ側の精度が低下してしまう。また、ＡＣ動作では図２３の(d)に示すように、ＶＳＳ側で歪みが生じる。
【００１１】
一方、図１１の差動増幅回路１００Ｃ’では、入力差動対のトランジスタＮ１５１，Ｎ１５２の閾値電圧を、図２１のＶＴＮ２（ＶＴＮ２＜ＶＴＮ１)とすることにより、ＶＳＳ側での動作は改善されるが、ＶＤＤ側での動作が上記同様に問題となる。図２０のＣにノードＴＯＰの電圧特性を、図１２のＣにオフセット電圧特性を示した。
【００１２】
［第３の従来技術］
図１３は閾値電圧が図２１のＶＴＰ２又はＶＴＰ１のデプレッション型トランジスタＰ１５１，Ｐ１５２と、閾値電圧がＶＴＰのエンハンスメント型トランジスタＰ１５６，Ｐ１５７の２組で入力差動対を構成し、デプレッション型トランジスタＰ１５１，Ｐ１５２の電流源としてトランジスタＰ１５０を、エンハンスメント型トランジスタＰ１５６，Ｐ１５７の電流源としてトランジスタＰ１５５を接続した差動増幅回路１００Ｄを示すものである。この回路は特開平８−２５６０２６号公報で提案されているものであり、ＶＳＳ側をエンハンスメント型トランジスタＰ１５６，Ｐ１５７で、ＶＤＤ側をデプレッション型トランジスタＰ１５１，Ｐ１５２で、各々補わせようとするものである。
【００１３】
しかし、トランジスタＰ１５１とＰ１５６のドレインがノードＶＯ−に、トランジスタＰ１５２とＰ１５７のドレインがノードＶＯ＋に共通接続されており、このため、ノードＶＯ−、ＶＯ＋はデプレッション型トランジスタＰ１５１，Ｐ１５２とエンハンスメント型トランジスタＰ１５６，Ｐ１５７の中間的な動作でトランジスタＮ１５３，Ｎ１５４の能動負荷を動作させることとなる。よって、エンハンスメント型トランジスタではＶＳＳ側は良好に動作するもののＶＤＤ側では特性が悪く、仮にＶＳＳ側とＶＤＤ側の特性が良いデプレッション型トランジスタで構成したとしても、中間的な動作しかしないため、入力オフセット電圧特性は図１４に示すように、ＶＤＤ側で精度が低下する。
【００１４】
図１５は図１３に示した差動増幅回路１００Ｄのトランジスタの極性を反転させた差動増幅回路１００Ｄ’を示す図である。ここでは、入力差動対を閾値電圧が図２１のＶＴＮ２又はＶＴＮ１のデプレッション型トランジスタＮ１５１，Ｎ１５２と、ＶＴＮのエンハンスメント型トランジスタＮ１５６，Ｎ１５７の２組で構成し、デプレッション型トランジスタＮ１５１，Ｎ１５２の電流源にＮ１５０を、エンハンスメント型トランジスタＮ１５６，Ｎ１５７の電流源にＮ１５５を接続した構成としている。しかし、この差動増幅回路１００Ｄ’ではＶＳＳ側で同様な動作となり、入力オフセット電圧特性は図１６に示すように、ＶＳＳ側で精度が低下する。
【００１５】
［第４の従来技術］
図１７の差動増幅回路１００Ｅは、トランジスタＰ１５０，Ｐ１５６，Ｐ１５７，Ｎ１５３，Ｎ１５４で構成したｐ型差動増幅回路と、トランジスタＮ１５０，Ｎ１５６，Ｎ１５７，Ｐ１５３，Ｐ１５４で構成したｎ型差動増幅回路とを入力端子ＩＮ−，ＩＮ＋に各々共通接続し、差動形式でノードＶＯＮ，ＶＯＰから取り出した出力を出力回路２００ＡのトランジスタＰ２１０，Ｎ２１１に入力させたものである。この差動増幅回路１００Ｅは、ｐ型ｎ型入力コンプリメンタリ差動増幅回路と呼ばれているもので、ｐ型差動増幅回路でＶＳＳ側の入力範囲を担当させ、ｎ型差動増幅回路でＶＤＤ側の入力範囲を担当させるようにしたものである。
【００１６】
しかし、ｐ型差動増幅回路とｎ型差動増幅回路では動作に切り替わり点が存在するため、その切り替わり点で動作が不連続となる。入力オフセット電圧特性は図１８に示すようになり、切り替わり点での入力オフセット電圧の変動が起こり、精度が低下する。
【００１７】
【発明が解決しようとする課題】
以上から明らかなように、第１、第２の従来技術のように入力差動対に小閾値電圧のトランジスタを使用する差動増幅回路１００Ｃ，１００Ｃ’では、動作電流を増大させると入力オフセット電圧特性が低下するという問題があるため、高速化できない。また、第３の従来技術のようにエンハンスメント型の入力差動対とデプレッション型の入力差動対の入力を並列接続した差動増幅回路１００Ｄ，１００Ｄ’や、第４の従来技術のようにｐ型差動増幅回路とｎ型差動増幅回路の入力を並列接続した差動増幅回路１００Ｅでは、動作電流を増大させて高速化することは可能であるが、入力オフセット電圧特性が悪いという問題がある。以上より、従来では、入出力フルスイング可能で且つ高速動作が可能な差動増幅回路の実現は困難であった。
【００１８】
本発明の目的は、電源電圧範囲いっぱいでの入出力フルスイング及び高速動作を実現させ、なお且つ入力オフセット電圧特性を高精度化することで、同相信号除去比の特性も向上させた差動増幅回路を提供することである。
【００１９】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、ゲートが差動入力端子に接続された第１の閾値電圧のトランジスタ対でなる第１の入力差動対と、ゲートが前記差動入力端子に接続された前記第１の閾値電圧と異なる第２の閾値電圧のトランジスタ対でなる第２の入力差動対と、両入力差動対に共通の電流源トランジスタと、前記第１の入力差動対の各トランジスタのドレインにドレインが接続されたトランジスタ対でなる第１の能動負荷と、前記第２の入力差動対の各トランジスタのドレインにドレインが接続され且つ前記第１の能動負荷の各トランジスタのソースにドレインが接続されたトランジスタ対でなる第２の能動負荷とを具備し、前記第１，第２の能動負荷の各トランジスタのゲートを、前記第１の入力差動対の一方のトランジスタのドレインに接続し、前記第１の入力差動対の他方のトランジスタのドレインから出力を取り出し、且つ、前記第２の閾値電圧の絶対値を、前記第１の閾値電圧の絶対値より小さい値に設定した。
【００２０】
第２の発明は、第１の発明において、前記第１、第２の閾値電圧の絶対値を、前記電流源トランジスタ、前記第１，第２の能動負荷のトランジスタの閾値電圧の絶対値より小さい値に設定した。
【００２１】
第３の発明は、請求項１又は２に記載の差動増幅回路において、前記共通の電流源トランジスタに代えて、前記第１，第２の入力差動対毎に個々に電流源トランジスタを設けた。
【００２３】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態の差動増幅回路１００Ａを示す図である。Ｐ１００は電流源としてのｐ型ＭＯＳトランジスタ、Ｐ１０１，Ｐ１０２は第１の入力差動対を構成する閾値電圧が図２１のＶＴＰ１のｐ型ＭＯＳトランジスタ、Ｐ１０３，Ｐ１０４は第２の入力差動対を構成する閾値電圧が図２１のＶＴＰ２のｐ型ＭＯＳトランジスタ、Ｎ１０５，Ｎ１０６はカレントミラー接続されトランジスタＰ１０１，Ｐ１０２の能動負荷として働くｎ型ＭＯＳトランジスタ、Ｎ１０７，Ｎ１０８はカレントミラー接続されトランジスタＰ１０１，Ｐ１０２とＰ１０３，Ｐ１０４の能動負荷として働くｎ型ＭＯＳトランジスタである。トランジスタＰ１００，Ｎ１０５〜Ｎ１０８の閾値電圧は図２１のＶＴＰ，ＶＴＮである。
【００２４】
すなわち、トランジスタＰ１０１，Ｐ１０３のゲートは入力端子ＩＮ−に共通接続され、トランジスタＰ１０２，Ｐ１０４のゲートは入力端子ＩＮ＋に共通接続されている。また、トランジスタＮ１０５，Ｎ１０６のドレインはトランジスタＰ１０１，Ｐ１０２のドレインに各々接続され、トランジスタＮ１０７のドレインはトランジスタＰ１０３のドレインとトランジスタＮ１０５のソースに共通接続され、トランジスタＮ１０８のドレインはトランジスタＰ１０４のドレインとトランジスタＮ１０６のソースに共通接続されている。なお、２００は出力回路、３００はバイアス回路であり、前記した図９に示したものと同じである。
【００２５】
さて、閾値電圧がＶＴＰ１のトランジスタＰ１０１，Ｐ１０２の入力差動対では、高速化のために電流源トランジスタＰ１００の電流を増大させたとき、入力電圧がＶＤＤ近くになるとその特性が悪化し、入力オフセット電圧特性は入力電圧がＶＳＳ側にあるときと比べて悪くなる。逆に、閾値電圧がＶＴＰ２のトランジスタＰ１０３，Ｐ１０４の入力差動対では、入力電圧がＶＳＳ近くになるとその特性が悪化し、入力オフセット電圧特性は入力電圧がＶＤＤ側にあるときと比べて悪くなる。本発明ではこのような特性をもった小閾値電圧ＶＴＰ１,ＶＴＰ２の第１，第２の入力差動対を組み合わせている。
【００２６】
まず、入力電圧がＶＳＳ近くにある場合、閾値電圧がＶＴＰ１のトランジスタＰ１０１，Ｐ１０２の入力差動対とトランジスタＮ１０５，Ｎ１０６からなる差動回路では、入力差動対の閾値電圧がＶＴＰ１の一般的な差動増幅回路と同様に正常に動作する。一方、閾値電圧がＶＴＰ２のトランジスタＰ１０３，Ｐ１０４の入力差動対とトランジスタＮ１０７，Ｎ１０８からなる差動回路では、通常ならノードＴＯＰとノードＡ−，Ａ＋との電位差が小さくなり、動作し難くなるが、トランジスタＮ１０７，Ｎ１０８のドレインをトランジスタＮ１０５，Ｎ１０６のソースに接続しているので、ノードＡ−，Ａ＋の電圧はノードＶＯ−，ＶＯ＋の電圧に対してトランジスタＮ１０５，Ｎ１０６の閾値電圧分だけ低くなり、ノードＴＯＰとノードＡ−，Ａ＋との電位差が小さくなることが抑制される。また、トランジスタＮ１０７，Ｎ１０８のゲートがノードＶＯ−に接続されているので、ノードＡ−のドレイン電圧に対してそのゲート電圧はトランジスタＮ１０５の閾値電圧分だけ高いため、トランジスタＮ１０７，Ｎ１０８の動作範囲が拡大する。更に、ノードＶＯ−，ＶＯ＋は閾値電圧が低いＶＴＰ１の差動対をもつ差動回路の出力部であることから、トランジスタＮ１０７，Ｎ１０８のゲート電圧が補われ、これらにより閾値電圧がＶＴＰ２の差動対トランジスタをもつ差動回路も正常動作することになる。
【００２７】
次に、入力電圧がＶＤＤ近くにある場合、閾値電圧がＶＴＰ２のトランジスタＰ１０３，Ｐ１０４の入力差動対とトランジスタＮ１０７，Ｎ１０８からなる差動回路では、入力差動対の閾値電圧がＶＴＰ２の一般的な差動増幅回路と同様に正常に動作する。一方、閾値電圧がＶＴＰ１のトランジスタＰ１０１，Ｐ１０２の入力差動対とトランジスタＮ１０５，Ｎ１０６からなる差動回路では、通常ならノードＴＯＰの電圧がＶＤＤに近づき、動作し難くなるが、閾値電圧がＶＴＰ２の差動対のトランジスタＰ１０３，Ｐ１０４をもつ差動回路によってノードＴＯＰの電圧がＶＤＤに近づくのが抑制される。また、この差動回路の出力ノードＡ−，Ａ＋の電圧によって、トランジスタＮ１０５，Ｎ１０６のソース電圧が補われ、動作範囲が拡大する。これらにより閾値電圧がＶＴＰ１の差動対トランジスタをもつ差動回路も正常動作することになる。
【００２８】
以上のように、入力電圧範囲が電源電圧内いっぱいであっても、閾値電圧がＶＴＰ１の差動回路と閾値電圧がＶＴＰ２の差動回路の相補的な動作によって、本差動増幅回路１００Ａの出力ノードＶＯ−，ＶＯ＋の正常動作が維持される。また、ノードＴＯＰの電圧は、図１９のＤの特性となり、閾値電圧がＶＴＰ１の差動増幅回路の特性Ｂと比べてＶＤＤ側のレベルが下がっており、また閾値電圧がＶＴＰ２の差動増幅回路の特性Ｃと比べてＶＳＳ側の変化が直線的となっている。このことからも、本差動増幅回路１００Ａが相補的な動作をしていることが分かり、入力オフセット電圧特性は図２に示すように電源電圧内いっぱいでの特性が向上し、これにより同相信号除去比も改善される。また、ＡＣ動作も図２３の(b)に示すように、歪みのない動作となる。また、電流源の電流を増大させることができるため、ゲインの周波数特性も図２２のＡに示すように、図９に示した差動増幅回路１００Ｃの特性Ｂに比べて高くなり、高速動作が可能となる。
【００２９】
図３は図１に示した差動増幅回路１００Ａのトランジスタの極性を反転した差動増幅回路１００Ａ’を示す図である。Ｎ１００は電流源としてのｎ型ＭＯＳトランジスタ、Ｎ１０１，Ｎ１０２は第１の入力差動対を構成する閾値電圧が図２１のＶＴＮ１のｎ型ＭＯＳトランジスタ、Ｎ１０３，Ｎ１０４は第２の入力差動対を構成する閾値電圧が図２１のＶＴＮ２のｎ型ＭＯＳトランジスタ、Ｐ１０５，Ｐ１０６はカレントミラー接続されトランジスタＮ１０１，Ｎ１０２の能動負荷として働くｐ型ＭＯＳトランジスタ、Ｐ１０７，Ｐ１０８はカレントミラー接続され、トランジスタＮ１０１，Ｎ１０２とＮ１０３，Ｎ１０４の能動負荷として働くｐ型ＭＯＳトランジスタである。トランジスタＮ１００，Ｐ１０５〜Ｐ１０８の閾値電圧は図２１のＶＴＮ，ＶＴＰである。
【００３０】
すなわち、トランジスタＮ１０１，Ｎ１０３のゲートは入力端子ＩＮ−に共通接続され、トランジスタＮ１０２，Ｎ１０４のゲートは入力端子ＩＮ＋に共通接続されている。また、トランジスタＰ１０５，Ｐ１０６のドレインはトランジスタＮ１０１，Ｎ１０２のドレインに各々接続され、トランジスタＰ１０７のドレインはトランジスタＮ１０３のドレインとトランジスタＰ１０５のソースに共通接続され、トランジスタＰ１０８のドレインはトランジスタＮ１０４のドレインとトランジスタＰ１０６のソースに共通接続されている。なお、２００’は出力回路、３００’はバイアス回路であり、前記した図１１に示したものと同じである。
【００３１】
この差動増幅回路１００Ａ’では、前記した差動増幅回路１００Ａと比べて、入力電圧がＶＤＤ近くの場合の動作とＶＳＳ近くの場合の動作とが逆となる。また、入力オフセット電圧特性は図４に示す特性となる。ノードＴＯＰの電圧は図２０のＤの特性となり、閾値電圧がＶＴＮ１の差動増幅回路の特性Ｂと比べてＶＳＳ側のレベルが上がっており、また閾値電圧がＶＴＮ２の差動増幅回路の特性Ｃと比べてＶＤＤ側の変化が直線的となっている。
【００３２】
［第２の実施形態］
図５は本発明の第２の実施の形態の差動増幅回路１００Ｂを示す図である。図１の差動増幅回路１００Ａと異なるところは、電流源としてのトランジスタＰ１００は第１の入力差動対のトランジスタＰ１０１，Ｐ１０２用とし、第２の入力対のトランジスタＰ１０３，Ｐ１０４用の電流源として新たにｐ型ＭＯＳトランジスタＰ１０９を接続した点である。このトランジスタＰ１０９の閾値電圧は図２１のＶＴＰである。
【００３３】
この差動増幅回路１００Ｂでは、第１，第２の差動対の電流源が別々になっているので、ノードＴＯＰの電圧変化が相補的とならない分だけ入力オフセット電圧特性が図６に示すように若干劣るが、ノードＯ−，ＶＯ＋の電圧変化、Ａ−，Ａ＋の電圧変化は前記した差動増幅回路１００Ａと同じである。
【００３４】
図７は図５に示した差動増幅回路１００Ｂのトランジスタの極性を反転した差動増幅回路１００Ｂ’を示す図であり、図３の差動増幅回路１００Ａ’と比べて、電流源としてのトランジスタＮ１００を第１の入力差動対のトランジスタＮ１０１，Ｎ１０２用とし、第２の入力対のトランジスタＮ１０３，Ｎ１０４用の電流源として新たにｎ型ＭＯＳトランジスタＮ１０９を接続した点が異なる。動作は図５の差動増幅回路１００Ｂと反対となる。
【００３５】
【発明の効果】
以上から本発明によれば、入力電圧範囲が電源電圧内いっぱいであっても、正常動作が維持され、入力オフセット電圧特性を高精度化することが可能となり、同相信号除去比も改善される。また、電流源の電流を増大させることができるため、高速動作も可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態の差動増幅回路の回路図である。
【図２】  図１の差動増幅回路の入力オフセット電圧の特性図である。
【図３】  図１のトランジスタの極性を反転させた差動増幅回路の回路図である。
【図４】  図３の差動増幅回路の入力オフセット電圧の特性図である。
【図５】  本発明の第２の実施形態の差動増幅回路の回路図である。
【図６】  図５の差動増幅回路の入力オフセット電圧の特性図である。
【図７】  図５のトランジスタの極性を反転させた差動増幅回路の回路図である。
【図８】  図７の差動増幅回路の入力オフセット電圧の特性図である。
【図９】  第１、第２の従来技術の差動増幅回路の回路図である。
【図１０】  図９の差動増幅回路の入力オフセット電圧の特性図である。
【図１１】  図９のトランジスタの極性を反転させた差動増幅回路の回路図である。
【図１２】  図１１の差動増幅回路の入力オフセット電圧の特性図である。
【図１３】  第３の従来技術の差動増幅回路の回路図である。
【図１４】  図１３の差動増幅回路の入力オフセット電圧の特性図である。
【図１５】  図１３のトランジスタの極性を反転させた差動増幅回路の回路図である。
【図１６】  図１５の差動増幅回路の入力オフセット電圧の特性図である。
【図１７】  第４の従来技術の差動増幅回路の回路図である。
【図１８】  図１７の差動増幅回路の入力オフセット電圧の特性図である。
【図１９】  ｐ型ＭＯＳトランジスタの差動対をもつ各差動増幅回路のノードＴＯＰの電圧特性図である。
【図２０】  ｎ型ＭＯＳトランジスタの差動対をもつ各差動増幅回路のノードＴＯＰの電圧特性図である。
【図２１】  ＭＯＳトランジスタのＶgs−Ｉds特性図である。
【図２２】  差動増幅回路のゲインの周波数特性図である。
【図２３】  差動増幅回路の入出力の波形図である。
【符号の説明】
１００Ａ，１００Ａ’，１００Ｂ，１００Ｂ’，１００Ｃ，１００Ｃ’，１００Ｄ，１００Ｄ’，１００Ｅ：差動増幅回路
２００，２００’，２００Ａ：出力回路
３００，３００’：バイアス回路
【図１】
0004509399.tif 000002
【図２】
0004509399.tif 000003
【図３】
0004509399.tif 000004
【図４】
0004509399.tif 000005
【図５】
0004509399.tif 000006
【図６】
0004509399.tif 000007
【図７】
0004509399.tif 000008
【図８】
0004509399.tif 000009
【図９】
0004509399.tif 000010
【図１０】
0004509399.tif 000011
【図１１】
0004509399.tif 000012
【図１２】
0004509399.tif 000013
【図１３】
0004509399.tif 000014
【図１４】
0004509399.tif 000015
【図１５】
0004509399.tif 000016
【図１６】
0004509399.tif 000017
【図１７】
0004509399.tif 000018
【図１８】
0004509399.tif 000019
【図１９】
0004509399.tif 000020
【図２０】
0004509399.tif 000021
【図２１】
0004509399.tif 000022
【図２２】
0004509399.tif 000023
【図２３】
0004509399.tif 000024