(57)【特許請求の範囲】
【請求項１】
システムボードに、メモリ動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備えるメモリシステムであって、
前記メモリモジュールは、複数のメモリチップと、複数のメモリチップに夫々対応して接続するように個別に設けられた第１のモジュール配線と、第２のモジュール配線とを有し、
前記メモリコネクタは、装着された複数のメモリモジュールの前記第１のモジュール配線をメモリモジュール間で直列的に接続する直列経路と、装着された複数のメモリモジュールの前記第２のモジュール配線に並列的に接続する並列経路とを有し、
前記システムボードは、前記直列経路に接続する第１のシステム配線と、前記並列経路に共通接続する第２のシステム配線とを有して成るものであることを特徴とするメモリシステム。
【請求項２】
前記第１のモジュール配線及び前記直列経路は、第１のシステム配線と直列接続形態を成して前記コントローラに接続するメモリアクセスデータバスを構成し、前記並列経路は電源を供給する第２のシステム配線に対して分岐電源配線を構成するものであることを特徴とする請求項１記載のメモリシステム。
【請求項３】
システムボードに、メモリを制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを有するメモリシステムであって、
前記メモリモジュールは、チップデータ端子を有する複数のメモリチップ、複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ配線、及びモジュール電源配線を有し、
前記メモリコネクタは、装着された複数のメモリモジュールの前記モジュールデータ配線をメモリモジュール間で直列的に接続する直列経路と、装着された複数のメモリモジュールのモジュール電源配線に並列的に接続する並列経路とを有し、
前記システムボードは、前記直列経路に接続するシステムデータ配線と、前記並列経路に共通接続するシステム電源配線とを有し、
前記直列経路は、メモリコネクタに装着されたメモリモジュールのモジュールデータ配線及びシステムデータ配線と共にメモリアクセスデータバスを構成し、
前記並列経路は、メモリコネクタに装着されたメモリモジュールのモジュール電源配線及びシステム電源配線と共に電源配線を構成するものであることを特徴とするメモリシステム。
【請求項４】
システムボードに、メモリの動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備えるメモリシステムであって、
前記メモリモジュールは、複数のメモリチップ、及び複数のメモリチップに夫々対応して接続するように個別に設けられた複数のモジュールデータ配線を有し、
前記メモリコネクタは、装着された複数のメモリモジュールの前記モジュールデータ配線をメモリモジュール間で直列的に接続する直列経路を有し、
前記システムボードは、一端が前記直列経路に接続し他端が終端抵抗に接続され、中間部に前記コントローラのデータ端子が接続されたシステムデータ配線を有して成るものであることを特徴とするメモリシステム。
【請求項５】
前記システムデータ配線と前記コントローラのデータ端子との接続点は、一筆書き可能な配線経路に含まれて成るものであることを特徴とする請求項４記載のメモリシステム。
【請求項６】
前記コントローラによるメモリチップの書込み動作に呼応して前記終端抵抗を前記システムデータ配線から切り離すスイッチ手段を更に有して成るものであることを特徴とする請求項４記載のメモリシステム。
【請求項７】
システムボードに、メモリ動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備えるメモリシステムであって、
前記メモリモジュールは、チップデータ端子を有する複数のメモリチップ、及び複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ配線を有し、
前記メモリコネクタは、装着された複数のメモリモジュールの前記モジュールデータ配線をメモリモジュール間で直列的に接続する直列経路を有し、
前記システムボードは、前記直列経路の一端部に接続すると共に前記コントローラのデータ端子に接続されたシステムデータ配線を有し、
前記メモリチップは、チップデータ端子に結合するオープンドレイン出力回路を有し、前記直列経路の他端部に終端抵抗が接続されて成るものであることを特徴とするメモリシステム。
【請求項８】
システムボードに、メモリ動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備えるメモリシステムであって、
前記メモリモジュールは、チップデータ端子を有する複数のメモリチップ、及び複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ配線を有し、
前記メモリコネクタは、装着された複数のメモリモジュールの前記モジュールデータ配線をメモリモジュール間で直列的に接続する直列経路を有し、
前記システムボードは、前記直列経路の一端部に接続すると共に前記コントローラのデータ端子に接続されたシステムデータ配線を有し、
前記コントローラは、そのデータ端子に結合するオープンドレイン出力回路を有し、前記システムデータ配線に終端抵抗が接続されて成るものであることを特徴とするメモリシステム。
【請求項９】
システムボードに、メモリ動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備えるメモリシステムであって、
前記メモリモジュールは、夫々複数のメモリチップデータ端子を有する複数個のメモリチップと、
前記複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ配線と、を有し、
前記システムボードは、前記モジュールデータ配線に別々に接続するコントローラチップデータ端子を有する前記コントローラと、
前記夫々のモジュールデータ配線に接続された終端抵抗と、を有し、
前記モジュールデータ配線に対する前記コントローラチップデータ端子の接続点と、前記モジュールデータ配線に対するメモリチップデータ端子の接続点とは、一筆書き可能な配線経路に含まれて成るものであることを特徴とするメモリシステム。
【請求項１０】
請求項１乃至９の何れか１項記載のメモリシステムと、前記メモリシステムに含まれるコントローラに接続され、前記メモリシステムのメモリチップをアクセス可能なデータプロセッサを更に備えて成るものであることを特徴とするデータ処理システム。
【請求項１１】
システムボードに、メモリの動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備えるメモリシステムであって、
前記メモリモジュールは、複数のメモリチップ、及び複数のメモリチップに夫々対応して接続するように個別に設けられた複数のモジュールデータ配線を有し、
前記メモリコネクタは、装着された複数のメモリモジュールの前記モジュールデータ配線をメモリモジュール間で直列的に接続する直列経路を有し、
前記システムボードは、前記直列経路に接続されると共に前記コントローラのデータ端子に接続されたシステムデータ配線を有し、
前記コントローラは、前記システムデータ配線に接続可能な終端抵抗を内蔵して成るものであることを特徴とするメモリシステム。
【請求項１２】
システムボードに、メモリ動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備えるメモリシステムであって、
前記メモリモジュールは、チップデータ端子を有する複数のメモリチップ、及び複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ配線を有し、
前記メモリコネクタは、装着された複数のメモリモジュールの前記モジュールデータ配線をメモリモジュール間で直列的に接続する直列経路を有し、
前記システムボードは、前記直列経路の一端部に接続すると共に前記コントローラのデータ端子に接続されたシステムデータ配線を有し、
前記コントローラは、そのデータ端子に結合するオープンドレイン出力回路と、前記システムデータ配線に接続可能な終端抵抗とを有して成るものであることを特徴とするメモリシステム。
【請求項１３】
実装基板と、前記実装基板に実装された複数の接続部とを含むシステムであって、
前記複数の接続部は、複数のメモリモジュールが接続可能とされ、
前記複数のメモリモジュールの各々は、第１及び第２端子を有するメモリチップ、外部端子対、及び前記外部端子対の間に接続され且つ前記第１端子に接続される第１配線を有し、
前記複数のメモリモジュールが前記複数の接続部に実装された場合、前記複数のメモリモジュールの各々に含まれる前記メモリチップの前記第１端子は、第１配線経路を介して接続され、
前記複数のメモリモジュールの各々に含まれる前記メモリチップの前記第２端子は、第２配線経路を介して接続され、
前記第１配線経路は、前記実装基板を介さず、前記第１配線及び前記複数の接続部を介する経路であり、
前記第２配線経路は、前記複数のメモリモジュール、前記複数の接続部及び前記実装基板を介する経路であることを特徴とするシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリモジュール等を用いるメモリシステムにおいて配線の分岐に起因する伝送信号の反射を抑える技術に関し、高速アクセス対応のメモリシステムに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
メモリシステム向けの小振幅インタフェースとしてＳＳＴＬ（Stub Series Terminated Transceiver Logic）がある。ＳＳＴＬについては、例えば、１９９９年３月、電子情報通信学会発行、英文論文誌VOL.E82−C，N0.3，Yasuhiro KONISHI他著，「Interface Technologies for Memories and ASICs-Review and Future Direction」に記載されている。
【０００３】
ＳＳＴＬによるメモリシステムは主にマザーボードに実装されたメモリコントローラ、信号配線、コネクタ及びメモリモジュールから構成されている。メモリモジュールはモジュール基板の両面に夫々ｍ個のメモリチップを有し、ｍ個単位で各メモリチップのデータ端子はモジュールデータ端子に接続され、各メモリチップのアドレス端子などのアクセス制御データ端子は夫々対応するモジュールアクセス制御端子に接続される。前記信号配線の片端はメモリコントローラの信号端子に接続され、他端は所定の電圧に終端されている。前記信号配線には複数のメモリモジュールがコネクタを介して並列に接続されている。ここでメモリチップのデータ端子の数をｎ、各メモリモジュールの片面に搭載されているメモリチップの数をｍとすると、本メモリシステムはｍ×ｎのデータ信号配線を有しており、１回のアクセスにおいては、メモリコントローラが発生するチップセレクト信号により複数のメモリモジュールの内の１枚の片面に搭載されているｍ個のメモリチップが選択される。前記信号配線の終端は終端抵抗を介して終端電圧に接続されている。またメモリコントローラとコネクタを結ぶ信号配線にはメモリコントローラ用スタブ抵抗が直列接続されている。
【０００４】
ここで、メモリモジュールのモジュール端子とメモリチップの端子とを結ぶモジュール配線はマザーボードの信号配線からコネクタを介して分岐した配線を構成する。これらのモジュール配線にはスタブ抵抗が配置されている。これらのスタブ抵抗は信号配線における信号反射を緩和するための整合負荷としての役目をもっている。一般に配線の分岐点では特性インピーダンスに不整合が生じ、それを緩和するためのスタブ抵抗が必要となる。配線の特性インピーダンスをＺ０、スタブ配線の特性インピーダンスをＺｓ０とすると、スタブ抵抗の抵抗値としてはＺｓ０−Ｚ０／２が適当である。しかしながら、スタブ抵抗の抵抗値を大きくすると抵抗による電圧降下が大きくなり、これによってアドレスやデータ等の信号電圧が減衰して、メモリ動作に誤りを生ずる虞がある。そうだからといって、信号電圧の減衰を避けるためにスタブ抵抗の抵抗値を小さく抑えると、逆に信号反射が顕在化し、信号波形が乱れ、同じく誤動作の虞を生ずる。動作が高速化されて信号周波数が高くされるに従い、そしてスタブ抵抗によって対策しようとする分岐配線が長いほど、受信端における信号波形の乱れが大きくなる。
【０００５】
一方、別のメモリシステムとして、マザーボード上でメモリコントローラに接続された信号配線に複数のメモリモジュールをコネクタを介して直列に接続する形式がある。メモリモジュールには複数のメモリチップがモジュールデータ信号配線を介して一筆書き配線経路で接続されている。このメモリシステムではメモリ素子のデータ信号端子数をｎとすると、メモリモジュールの片面に搭載されているメモリ素子の数ｍに拘わらず、ｎのモジュールデータ信号配線を有し、１回のアクセスでは複数のメモリチップの内の１個のメモリチップが選択される。
【０００６】
【発明が解決しようとする課題】
上記別のメモリシステムにおいて、マザーボードの信号配線に対して全てのメモリモジュールが直列に接続されており、メモリモジュール内のモジュール信号配線は一列に並んだメモリチップ全てに直列接続され、メモリモジュールの長辺方向に沿って敷設される。したがって、前記ＳＳＴＬのようにマザーボード上の信号配線に対してメモリモジュールは殆ど分岐配線を形成せず、分岐配線で生じる不所望な信号反射による波形の乱れといった問題は少ない。
【０００７】
しかしながら、信号配線の長さが増大し、メモリコントローラから最遠端のメモリチップへの信号伝播時間が長くなり、アクセス時間の遅延が大きくなることが本発明者によって明らかにされた。
【０００８】
以上のように、ＳＳＴＬ形式ではメモリモジュールのモジュール配線がメモリシステム上で分岐配線を構成する事になり、これによる信号反射による誤動作を生じ、メモリ動作の高速化を制限することになるという問題があり、また、複数のメモリモジュールを直列接続し、各メモリモジュール内のメモリチップを直列的に接続する形式のメモリシステムでは前記ＳＳＴＬのような信号配線の分岐がほとんど存在しないので分岐配線による問題は少ないが、メモリモジュール内の信号配線が長くなることによってアクセス時間が遅延し、一層の高速アクセスに対応できなくなる虞のあることが本発明者によって明らかにされた。
【０００９】
本願発明者は本願発明を完成した後、以下の公知例を認識した。特開平５−２３４３５５号公報、特開平６−１５００８５号公報には、メモリモジュールの両方の長辺部分にコネクタを設け、複数のメモリモジュールを縦続接続できるようにした発明が開示される。但し、それらにはメモリモジュール内部の配線構造が開示されていない。更に電源やクロック信号等を直列的に供給する場合にはその供給が不安定になる場合のある事が本発明者によって明らかにされた。特開平７−３３４４１５号公報には拡張用メモリモジュールを縦続接続可能とする拡張用コネクタを有するメモリモジュールを開示する。特開平７−２６１８９２号公報には、メモリモジュールに入り口コネクタと出口コネクタを設け、その間をメモリモジュール上のメモリバスで接続し、当該メモリバスにメモリ素子を直列に接続して、不所望な信号反射を抑えるようにした発明が開示される。しかしながら、前記第１乃至第３の公知例はメモリモジュールを縦続接続してメモリシステムを構成可能にする技術を提供するに過ぎず、第４の公知例はメモリモジュール上のメモリバスに複数のメモリ素子を直列形態に接続する方式を示すに過ぎず、何れの公知例も本願発明に至る着想を与えるものではない。
【００１０】
本発明の目的は、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることができると共に、メモリ動作の安定性を増し、また、アクセス時間の増大を抑制することができるメモリモシステムを提供することにある。
【００１１】
本発明の別の目的は、メモリシステムを用いたコンピュータシステムによるデータ処理速度を向上させる事にある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕メモリシステムは、システムボードに、メモリ動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備える。前記メモリモジュールは第１のモジュール配線と第２のモジュール配線とに接続された複数のメモリチップを有する。前記メモリコネクタは、装着された複数のメモリモジュールの第１のモジュール配線をメモリモジュール間で直列的に接続する直列経路（１３３，１３４，１３５）と、装着された複数のメモリモジュールの第２のモジュール配線に並列的に接続する並列経路（１３７，１３８，１３９）とを有する。前記システムボードは前記直列経路に接続する第１のシステム配線（１０７）と、前記並列経路に共通接続する第２のシステム配線（１０８）とを有する。
【００１５】
前記第１のモジュール配線及び前記直列経路は、例えば、第１のシステム配線と直列接続形態を成して前記コントローラに接続するメモリアクセスデータバスを構成し、前記並列経路は電源を供給する第２のシステム配線に対して分岐電源配線を構成する。
【００１６】
別の態様として、前記第１のモジュール配線及び直列経路は、例えば第１のシステム配線と直列接続形態を成して前記コントローラに接続するクロック配線を構成する。
【００１７】
更に別の態様として、前記第１のモジュール配線及び直列経路は第１のシステム配線と直列接続形態を成して前記コントローラに接続するコマンド・アドレス配線を構成する。
【００１８】
上記メモリシステムでは、メモリモジュール上の第１のモジュール配線（モジュールデータ配線）がメモリアクセスデータバスを構成するから、複数個のメモリモジュールを並列させたメモリシステムでは各メモリモジュールのモジュールデータ配線が一連に接続され、個々のモジュールデータ配線は、メモリシステムのシステムボード上の第１のシステム配線に対する分岐配線を構成しない。したがって、システムボード上の第１のシステム配線のようなデータバスに対する分岐に起因するような信号反射を生じない。電源などは並列経路を介してシステムボードから各メモリモジュールに並列的に供給されるから、電源の供給が安定化する。例えば電源をメモリモジュールに直列的に供給すると、途中で一つのメモリモジュールが電源ノイズを生ずるとその影響が後段に伝播する虞がある。上記手段ではそのような虞はなく、メモリ動作に高い信頼性を保証することが可能になる。
【００１９】
〔２〕更に具体的な観点によるメモリシステムは、システムボードに、メモリを制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを有する。前記メモリモジュールは、チップデータ端子を有する複数のメモリチップ、複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ配線、及びモジュール電源配線を有する。前記メモリコネクタは、装着された複数のメモリモジュールの前記モジュールデータ配線をメモリモジュール間で直列的に接続する直列経路と、装着された複数のメモリモジュールのモジュール電源配線に並列的に接続する並列経路とを有する。前記システムボードは前記直列経路に接続するシステムデータ配線と、前記並列経路に共通接続するシステム電源配線とを有する。前記直列経路はメモリコネクタに装着されたメモリモジュールのモジュールデータ配線及びシステムデータ配線と共にメモリアクセスデータバスを構成し、前記並列経路はメモリコネクタに装着されたメモリモジュールのモジュール電源配線及びシステム電源配線と共に電源配線を構成する。
【００２０】
この手段によっても上記同様、メモリシステムのマザーボード上のデータバスに対する分岐に起因するような信号反射を生じない。更に、電源などは並列経路を介してシステムボードから各メモリモジュールに並列的に供給されるから、電源の供給が安定化する。その上、上記メモリシステムでは、メモリモジュールは、メモリアクセスデータバスのバス幅に応じたビット数の並列アクセスが保証されている。これにより、アクセス時間の増大を抑制しながら、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることが可能になる。
【００２１】
〔３〕更に別の観点によるメモリシステムは、システムボードに、メモリの動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備え、前記メモリモジュールは、複数のメモリチップ、及び複数のメモリチップに夫々対応して接続するように個別に設けられた複数のモジュールデータ配線を有し、前記メモリコネクタは、装着された複数のメモリモジュールのモジュールデータ配線をメモリモジュール間で直列的に接続する直列経路をする。そして、前記システムボードは一端が前記直列経路に接続し他端が終端抵抗に接続され、中間部に前記コントローラのデータ端子が接続されたシステムデータ配線を有して成る。
【００２２】
特に、この手段によれば、コントローラのデータ端子は直接システムデータ配線に接続されるから、システムデータ配線からコントローラへの不所望な分岐も実質的に存在せず、その部分でも不所望な信号反射を生じない。
【００２３】
前記システムデータ配線と前記コントローラのデータ端子との接続点に不所望な分岐を生じていない事を積極的に表明しようとするなら、その接続点は一筆書き可能な配線経路に含まれている、と定義できる。或いは分岐を生じていても、正常動作を保証すべき信号の状態遷移時間に比べて当該信号が分岐部分の配線経路を往復する時間の方が短くなるように、当該分岐部分の配線経路長が短くされていれば全く問題ない。
【００２４】
前記コントローラによるメモリチップの書込み動作に呼応して前記終端抵抗を前記システムデータ配線から切り離してよい。メモリコントローラ側の終端抵抗はメモリチップから読み出された信号反射を想定しているので、メモリチップの書込み動作に呼応して前記終端抵抗を前記システムデータ配線から切り離せば、低消費電力と、信号振幅を大きくすることが可能になる。
【００２５】
〔４〕出力回路の形式と終端抵抗に着目すると、メモリシステムは、システムボードに、メモリ動作を制御可能なコントローラと、メモリモジュールを装着可能なメモリコネクタとを備え、前記メモリモジュールは、チップデータ端子を有する複数のメモリチップ、及び複数のメモリチップにおける夫々のチップデータ端子に対応して個別に設けられた複数のモジュールデータ配線を有し、前記メモリコネクタは、装着された複数のメモリモジュールのモジュールデータ配線をメモリモジュール間で直列的に接続する直列経路を有し、前記システムボードは前記直列経路の一端部に接続すると共に前記コントローラのデータ端子に接続されたシステムデータ配線を有する。このとき、前記メモリチップがチップデータ端子に結合するオープンドレイン出力回路を有しているとき、前記システムデータ配線に終端抵抗を設けず、前記直列経路の他端に終端抵抗を接続すればよい。逆に、前記コントローラがそのデータ端子に結合するオープンドレイン出力回路を有しているときは、前記直列経路の他端に終端抵抗を設けず、前記システムデータ配線に終端抵抗を接続すればよい。
【００２６】
オープンドレイン出力回路は出力インピーダンスが高く出力動作時の出力インピーダンスはほぼ一定に保たれるので、当該オープンドレイン出力回路から出力される信号の伝播終端部に対しては終端抵抗を設けなくても不所望な電圧反射の影響を受け難い。これによって、低消費電力と、信号振幅を大きくすることが可能になる。
【００２７】
〔５〕上記メモリシステムは、例えばパーソナル・コンピュータ、ワークステーション、或いはサーバといった、大容量メモリを必要とするデータ処理システムに利用して特に有効である。このとき、前記メモリシステムのコントローラに接続され前記メモリシステムのメモリチップをアクセス可能なデータプロセッサを設けてデータ処理システムが構成される。メモリシステムの周波数を高くしても、上記より信号波形が乱れ難く、高速データ伝送も可能になり、コンピュータシステムによるデータ処理速度の向上に寄与する。
【００２８】
〔６〕終端抵抗はシステムデータ配線に接続可能に前記コントローラに内蔵させ、システムデータ配線との接続をメモリチップに対するアクセス態様等に従って制御するようにしてもよい。
【００２９】
【発明の実施の形態】
《第１のメモリシステム》
図１は本発明に係るメモリシステムの平面図、図２はメモリシステムの正面図である。
【００３０】
同図に示されるメモリシステムは、特に制限されないが、マザーボード１０１にメモリコントローラ１０２、コネクタ１０４Ａ，１０４Ｂ、終端抵抗１０５、１０６、信号配線１０７、電源配線１０８、終端電圧電源配線１０９を有し、コネクタ１０４Ａ，１０４Ｂに、例えば前記メモリモジュール１が装着されて構成される。
【００３１】
前記信号配線１０７は、図２に例示されるデータ信号配線１１２、アドレス・コマンド信号配線１１３、クロック信号配線１１７から構成されている。
【００３２】
図２に示されるように、一つのメモリモジュール１の同一の面に搭載されているメモリチップ１１のメモリアドレス・コマンド入力端子とコマンド・アドレスバッファチップ１２のアドレス・コマンド信号出力端子はそれぞれモジュールアドレス・コマンド分配配線１９によって接続されており、メモリモジュール１上のメモリチップ１１はアドレス・コマンド信号を前記アドレス・コマンドバッファチップ１２からモジュールアドレス・コマンド分配配線１９を介して受取る。
また、一つのメモリモジュール１の同一の面に搭載されているメモリチップ１１のクロック入力端子とアドレス・コマンドバッファチップ１２のクロック入力端子とＰＬＬチップ１３のクロック出力端子はそれぞれクロック分配配線２０によって接続されており、メモリチップ１１とアドレス・コマンドバッファチップ１２はクロック信号をＰＬＬチップ１３からクロック分配配線２０を介して受取る。
【００３３】
また、図２に示されるように、一つのメモリモジュール１の同一の面に搭載されているメモリチップ１１のメモリデータ端子はメモリモジュール１に形成されているモジュールデータ配線１５に接続され、コマンド・アドレスバッファチップ１２のコマンド・アドレス入力端子はメモリモジュール１に形成されているモジュールコマンド・アドレス配線１６に接続され、ＰＬＬチップ１３のクロック入力端子はメモリモジュール１に形成されているクロック配線１７に接続される。
【００３４】
図１に例示されるように、複数個のメモリモジュール１はマザーボード１０１上で平行に配置され、メモリモジュール１は左右のコネクタ１０４Ａ，１０４Ｂによって相互に直列形態で接続される。
【００３５】
図１を参照すると、前記コネクタ１０４Ａ，１０４Ｂは、装着された複数のメモリモジュール１のモジュールデータ配線１５（モジュールコマンド・アドレス配線１６、モジュールクロック配線１７）を夫々メモリモジュール１の間で直列的に接続するコネクタ内配線１３５，１３３を有し、それらコネクタ内配線１３５，１３３はモジュールデータ配線１５（モジュールコマンド・アドレス配線１６、モジュールクロック配線１７）を直列形態に接続する直列経路を構成する。
また、図１及び図２には図示を省略してあるが、モジュール基板には比較的幅広の数種類の電源パターンとしてのモジュール電源配線が形成されている。このモジュール電源配線はコネクタ内電源配線１３７，１３８，１３９に並列的に接続して並列経路を構成する。
【００３６】
図２に例示されるように、コネクタ１０４Ａ，１０４Ｂはマザーボード１０１からメモリモジュール１に電源を供給するための電源配線１０８を持ち、また隣り合うメモリモジュールの信号端子間を接続する信号配線１０７（１１２，１１３，１１７）を持っている。前記信号配線１０７は前記直列経路に接続する第１のシステム配線を構成し、前記電源配線１０８は前記並列経路に共通接続する第２のシステム配線を構成する。マザーボード上で信号配線１０７はメモリコントローラ１０２の下を通り、複数のメモリモジュール１１内及びコネクタ１０４Ａ，１０４Ｂ内に導通し、その両端あるいは少なくとも片側の端には終端抵抗１０５、１０６を介して終端電圧電源配線１０９で所定の電圧ＶＴＴに終端されている。
【００３７】
図２に示されるように、前記メモリコントローラ１０２の信号端子はメモリコントローラ１０２の下を通過する信号配線１０７にメモリコントローラ１０２下面側で接続している。図１のように、メモリモジュール１上のメモリチップ１１のデータ端子はメモリモジュール１を通過するデータ信号配線１１２に接続している。なおアドレス・コマンド信号配線１１３及びクロック信号配線１１７に対してはメモリコントローラ１０２側の終端抵抗１１４は無くてもよい。アドレス・コマンド信号及びクロック信号は一方向にのみ伝播される信号だからである。
メモリモジュール１上のアドレス・コマンドバッファ１２のアドレス・コマンド入力端子はメモリモジュール１を通過するアドレス・コマンド信号配線１１３にそれぞれ接続している。メモリモジュール１上のＰＬＬチップ１３のクロック入力端子はメモリモジュール１を通過するクロック信号配線１１７に接続している。ここでメモリチップ１１のデータ端子数をｎ、メモリモジュール１の片面に搭載されているメモリチップ１１の数をｍとすると、図１のメモリシステムはｍ×ｎのデータ信号配線１１２を有しており、１回のアクセスにおいてはメモリコントローラ１０２が発生するコマンド信号のうちのチップセレクト信号により複数のメモリモジュールの内の一つのメモリモジュールの片面に搭載されているｍ個のメモリチップ１１が選択されるようになっている。
【００３８】
図３は図１及び図２のメモリシステムの概略的な等価回路図であり、特に１本のデータ信号配線系を示している。このデータ信号配線系を回路的に見ると、主に終端電源１０９、終端抵抗１０５，１０６、マザーボードのデータ信号配線１１２、コネクタ１０４Ａの内部配線１３５、コネクタ１０４Ｂの内部配線１３５、メモリモジュール１のモジュールデータ配線１５が直列に接続されている。ここでマザーボード１０１のデータ信号配線１１２及びメモリモジュールのモジュールデータ配線１５の全体の長さは数１０ｍｍとなるので、回路的には伝送線として扱われる。そしてマザーボード１０１のデータ信号配線１１２の終端抵抗１０５側の片端にはメモリコントローラ１０２のメモリコントローラＩ／Ｏ端子１２８があり、メモリコントローラ１０２の出力回路１２３の出力容量及びメモリコントローラ１０２の入力回路１２４の入力容量等がメモリコントローラＩ／Ｏ負荷容量１２５として見えている。また同様に各メモリモジュール１のデータ信号配線１５の途中にはメモリチップ１１のデータ端子（Ｉ／Ｏ端子）１２９があり、メモリチップ１１の出力回路１２０の出力容量及び入力回路１２１の入力容量等がメモリＩ／Ｏ負荷容量１２２として見えている。メモリコントローラ出力回路１２３及びメモリチップ１１の出力回路１２０において回路方式はプッシュプル型、オープンドレイン型などが考えられるがここでは特に問わない。また、特に図示はしないが、例えばスルーレートを制御する機構や、出力インピーダンスを制御する機構があってもよい。このデータ信号配線系において両側が終端抵抗で終端されているのは、メモリコントローラ出力回路１２３からメモリチップ１１の入力回路１２１へ伝送される信号とメモリチップ１１の出力回路１２０からメモリコントローラ入力回路１２４へ伝送される信号の両方に対して反射を防ぐ事が目的である。従って、メモリコントローラ１０２のアドレス出力やコマンド出力のような一方向のみの信号伝達経路に対しては遠端にだけ終端抵抗を配置してよく、前述のように、図１の終端抵抗１１４は省略しても差し支えない。
【００３９】
ここで、前記メモリモジュール１の一例を説明する。図４はメモリモジュール１の平面図、図５は側面図である。図４及び図５に示されるメモリモジュール１は、エポキシ樹脂等で成るような概略長方形状のモジュール基板１０の表裏に、複数個のメモリチップ１１、コマンド・アドレスバッファチップ１２、及びＰＬＬチップ１３が夫々実装される。
【００４０】
メモリモジュール１は、モジュール内の配線として、モジュール基板１０の短辺方向に、モジュールデータ配線１５、モジュールコマンド・アドレス配線１６、モジュールクロック配線１７を有し、モジュール基板１０の長辺方向に、モジュールコマンド・アドレス分配配線１９、及びモジュールクロック分配配線２０を有する。モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０には終端抵抗２２，２３が設けられている。終端抵抗２２，２３はモジュールコマンド・アドレス分配配線１９、モジュールクロック分配配線２０の末端を終端電源に終端しており、接続されている配線の特性インピーダンスもしくは実効的な特性インピーダンスの抵抗値を有している。それら配線１５，１６，１７，１９，２０はモジュール基板１０の表裏に同等に形成されている。尚、メモリモジュール上のマーク２８はメモリモジュール１をコネクタに装着する際、メモリモジュール１の装着方向を指示するものである。
【００４１】
メモリモジュール１はモジュール外部端子として、モジュール基板１０の対向する長辺部分にモジュールデータ端子対２４Ｒ，２４Ｌ、モジュールコマンド・アドレス端子対２５Ｒ，２５Ｌ、及びモジュールクロック端子対２６Ｒ，２６Ｌを有する。それらモジュール外部端子２４Ｒ，２４Ｌ，２５Ｒ，２５Ｌ，２６Ｒ，２６Ｌはモジュール基板１０の表裏に同等に形成されている。
【００４２】
前記モジュールデータ配線１５は左右の対応するモジュールデータ端子対２４Ｒ，２４Ｌを接続する。そしてモジュールデータ配線１５の途中に、メモリチップ１１のメモリデータ端子Ｄｍが接続される。メモリチップ１１は例えば回路基板実装用のバンプ電極をアレイ状に有するフリップチップ（若しくはフリップチップ型半導体集積回路）である。メモリデータ端子Ｄｍは例えばフリップチップの半田バンプ電極とされる。メモリチップ１１においてそのようなメモリデータ端子Ｄｍには○印が付されている。
【００４３】
前記モジュールコマンド・アドレス配線１６は左右の対応するモジュールコマンド・アドレス端子対２５Ｒ，２５Ｌを接続する。そしてモジュールコマンド・アドレス配線１６の途中に、コマンド・アドレスバッファチップ１２のバッファコマンド・アドレス入力端子ＣＡｉが接続される。例えばコマンド・アドレスバッファチップ１２も前記フリップチップであり、前記バッファコマンド・アドレス入力端子ＣＡｉは半田バンプ電極とされ、コマンド・アドレスバッファチップ１２においてそのようなバッファコマンド・アドレス入力端子ＣＡｉは○印が付されている。
【００４４】
前記モジュールクロック配線１７は左右の対応するモジュールクロック端子対２６Ｒ，２６Ｌを接続する。そしてモジュールクロック配線１７の途中に、ＰＬＬチップ１３のＰＬＬクロック入力端子ＣＬｉが接続される。例えばＰＬＬチップ１３はフリップチップであり、ＰＬＬクロック入力端子ＣＬｉは半田バンプ電極とされ、ＰＬＬチップ１３においてそのようなＰＬＬクロック入力端子ＣＬｉは○印が付されている。
【００４５】
前記モジュールコマンド・アドレス分配配線１９はモジュール基板１０の長辺方向に沿って敷設され、その中間部分が前記コマンド・アドレスバッファチップ１２のバッファコマンド・アドレス出力端子ＣＡｊに接続される。同様にモジュールクロック分配配線２０はモジュール基板１０の長辺方向に沿って敷設され、その中間部分がＰＬＬクロック出力端子ＣＬｊに接続される。前記バッファコマンド・アドレス出力端子ＣＡｊ及びＰＬＬクロック出力端子ＣＬｊは三角形で示された出力バッファの出力端子が接続されているようにシンボリックに表示されている。
【００４６】
前記メモリチップ１１のコマンド・アドレス入力用のメモリコマンド・アドレス端子（図示せず）は前記モジュールコマンド・アドレス分配配線１９に接続され、また、前記メモリチップ１１のクロック入力用のメモリクロック端子（図示せず）及びバッファチップ１２のクロック入力用のバッファクロック端子（図示せず）は前記モジュールクロック分配配線２０に接続される。メモリチップ１１及びバッファチップ１２はＰＬＬチップ１３からモジュールクロック分配配線２０を介して供給されるクロック信号に同期して、メモリ動作及びラッチ動作が可能にされる。
【００４７】
なお、図４では前記メモリコマンド・アドレス端子、メモリクロック端子、バッファクロック端子、及びチップ電源端子は明示的に図示していない。また、図４において動作電源用のモジュール電源端子は符号２０２Ｌ，２０２Ｒで示される。
【００４８】
図６には前記メモリモジュール１におけるメモリチップに関する布線の例が示される。モジュール基板１０は、表裏夫々について第１層（表層）及び第２層（内層）の２層配線構造を有し、第１層の配線は実線で示し、第２層の配線は破線で示す。図において○印はメモリチップのバンプ電極のような外部端子、●印は配線層のヴィア（層間孔）である。図のメモリチップはシンクロナスＤＲＡＭを一例とするものであり、Ａ０〜Ａ１３はアドレス、Ｄ０〜１５はデータ、ＣＬＫ，／ＣＬＫは２相クロックである。ＣＫＥはクロックイネーブル、ＤＭＬ，ＤＭＵはデータマスク、／ＣＳはチップ選択、／ＲＡＳはロウアドレスストローブ、／ＣＡＳはカラムアドレスストローブ、／ＷＥはライトイネーブル、ＤＱＳＬ，ＤＱＳＵはデータストローブ、のアクセス制御信号若しくはコマンド信号である。図６に示されるＶＣＣＱ，ＶＳＳＱ，ＶＣＣ，ＶＳＳ，ＶＳＳＱは電源端子である。
【００４９】
モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０はモジュール基板１０上のモジュールデータ配線１５に直交する形で布線される。図６より明かなように、それぞれの信号配線１９，２０はメモリチップ１１の対応端子と一筆書き可能な配線経路を介して接続される。この一筆書き配線経路によれば、モジュールコマンド・アドレス分配配線１９及びモジュールクロック分配配線２０それ自体に分岐のないことは明らかである。
【００５０】
不所望な信号反射の抑制という観点からすれば、前記一筆書き経路は最適であるが、全ての配線分岐を否定するものではない。大凡以下の条件を満足すれば不所望な信号反射を生じない。すなわち、Ｄ０，Ｄ１等のためのモジュールデータ配線１５はモジュール基板１０の第２層の配線層に形成されており、ヴィア（層間孔）を介してメモリチップ１１のメモリデータ端子Ｄｍに接続するとき、ヴィアの部分が僅かに分岐部を形成する。したがって、モジュールデータ配線１５は一筆書き可能な第１の配線経路になるがこの第１の配線経路から分岐してメモリデータ端子Ｄｍに接続するヴィアの部分が第２の配線経路を構成することになる。このとき、前記第２の配線経路の配線経路長は、例えば正常動作を保証すべき信号の状態遷移時間に比べて当該信号が前記第２の配線経路を往復する時間の方が短くなるように設定されていればよい。要するは、信号反射の点で無視し得るほど信号経路の短い分岐部分は実質的に一筆書き配線経路の一部と見なし得てもよい。
【００５１】
図６のＤ０，Ｄ１のように前記メモリデータ端子を少なくとも隣接する端子相互間でモジュールデータ配線の延在方向にずらして配置すると、メモリデータ端子Ｄｍとモジュールデータ配線１５とのコンタクトが形成し易くなる。
【００５２】
図７はコネクタ１０４Ａ，１０４Ｂのデータ配線部分を概略的に示す縦断面図である。コネクタ１０４Ａは一方の側面に１条の水平溝を有し、この水平溝の内面の上面及び下面にコネクタ端子列１３０が形成されている。コネクタ端子列１３０はコネクタ端子毎にコネクタ内配線１３５を介してデータ信号配線１１２の対応配線に接続される。コネクタ１０４Ｂは両側面に夫々１条の水平溝を有し、この水平溝の内面の上面及び下面にコネクタ端子列１３１，１３２が形成されている。ここのコネクタ端子列１３１の端子とコネクタ端子列１３２の端子とは対応端子同士がコネクタ内配線１３３，１３４によって直列に接続されている。
【００５３】
図８はコネクタ１０４Ａ，１０４Ｂの電源配線部分を概略的に示す縦断面図である。マザーボード１０１には電源配線１０８が設けられ、前記電源配線１０８には、コネクタ端子列１３０に含まれる電源コネクタ端子がコネクタ内配線１３７を介して接続され、コネクタ端子列１３１に含まれる電源コネクタ端子がコネクタ内配線１３８を介して接続され、コネクタ端子列１３２に含まれる電源コネクタ端子がコネクタ内配線１３９を介して接続される。電源に関しても図７の接続を採用する事は可能であるが、図８の接続形態を採用した方がメモリチップ１１などに対する電源供給が安定化する。前記コマンド・アドレス配線１１３に関しても電源配線１３６と同じようにコネクタ１０４Ａ，１０４Ｂのコネクタ端子列１３０，１３１，１３２に接続してもよい。
【００５４】
図９はコネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着する際の斜視図である。前記コネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着するには、図９のように、メモリモジュール１の端子列がコネクタ１０４Ａ，１０４Ｂの端子列１３０，１３１に挿入するように差し込む。このときコネクタのマーク１４０はメモリモジュール１の面の向きや方向を指示するためのもので、メモリモジュール１の装着方向指示マーク２８とコネクタのマーク１４０が最も近づくようにメモリモジュール１の面と方向を合わせる。
【００５５】
図１０はコネクタ１０４Ａ，１０４Ｂに上記メモリモジュール１を装着した時の断面図である。図１０では便宜上、メモリモジュール１の上側のメモリチップに接続する経路を信号経路とし、メモリモジュール１の下側のメモリチップに接続する経路を電源経路としている。データ信号経路はコネクタ１０４Ａ，１０４Ｂ及びメモリモジュール１を分岐せずに通過する配線経路とされる。また各メモリモジュール１の電源配線もマザーボード１０１の電源配線１０８とそれぞれ装着されているコネクタ１０４Ａ，１０４Ｂを介して接続されるので、十分な電力供給を実現でき、電源の電圧降下を防止する事ができる。
【００５６】
上記第１のメモリシステムによれば以下の作用効果を得ることができる。図１及び図２より明らかなように、メモリモジュール１上のモジュールデータ配線１５は、マザーボード１０１上のデータ信号配線１１２と共にメモリアクセスデータバスを構成するから、複数個のメモリモジュール１を直列させたメモリシステムでは、各メモリモジュール１のモジュールデータ配線１５が一連に接続され、個々のモジュールデータ配線１５は、メモリシステムのマザーボード１０１上のデータ信号配線１１２に対する分岐配線を構成しない。したがって、メモリシステムのマザーボード１０１上のデータ信号配線１１２に対する分岐に起因するような信号反射を生じない。例えば、図１１及び図１２のＳＳＴＬインタフェースを有する比較例に係るメモリシステムの場合には、マザーボード上のバスに対してメモリモジュールは分岐接続されているから、各分岐毎にスタブ抵抗を配置して不所望な信号反射に対処しようとしている。このため比較例ではマザーボード上のバス信号の振幅が小さくなって安定動作が妨げられてしまう。図１及び図２のメモリシステムではマザーボード上の信号配線の不所望な負荷は大きくならず、信号反射を阻止する構成が信号振幅の低下を妨げることはない。
【００５７】
更に、個々のメモリモジュール１上において、メモリチップ１１のデータ端子Ｄｍは直接前記モジュールデータ配線１５に接続するから、モジュールデータ配線１５に対する分岐に起因するような信号反射も生じない。
【００５８】
そして、メモリモジュール１は、メモリアクセスデータバスのバス幅に応じたビット数の並列アクセスが保証されている。これにより、アクセス時間の増大を抑制しながら、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることが可能になる。図１３及び図１４に示される比較例の場合にはメモリモジュール上で複数のメモリチップはモジュール内データバスを共有し、メモリモジュールはシリアルバスに直列的に接続され、当該メモリモジュールはシリアルバスに分岐接続されていないから分岐に起因する信号反射は実質的に生じないが、バスが長くなって配線遅延が増大するために、高速アクセスには限界がある。
【００５９】
電源などは前記コネクタ内配線１３７，１３８，１３９から成る並列経路を介してマザーボード１０１から各メモリモジュール１に並列的に供給されるから、電源やクロックの供給が安定化する。例えば電源をメモリモジュールに直列的に供給すると、途中で一つのメモリモジュールが電源ノイズを生ずるとその影響が後段に伝播する虞がある。並列経路から動作電源を並列に供給する場合にはそのような虞はなく、メモリ動作に高い信頼性を保証することが可能になる。
【００６０】
モジュールデータ端子対２４Ｌ、２４Ｒやモジュールデータ配線１５の態様として、前記複数のメモリチップ１１がモジュール基板１０の長手方向に沿って配列されるとき、前記モジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０のメモリチップ搭載面における一方の長辺部分と他方の長辺部分とに配置する。換言すると、前記モジュールデータ配線１５を、モジュール基板１０のメモリチップ搭載面における一方の長辺部分から他方の長辺部分に向けて延在させる。
これにより、モジュールデータ配線１５の配線長は必然的に短くなり、配線の寄生容量や配線抵抗が小さくなる。
【００６１】
モジュールデータ配線１５をモジュール基板１０の短辺方向に直線状に敷設し、モジュールコマンド・アドレス配線１６，２０を概略十文字に敷設するから、モジュールデータ配線と共にモジュールコマンド・アドレス配線の配線長短縮に最適である。
【００６２】
また、モジュールアドレス端子対２５Ｒ、２５Ｌを結合する前記モジュールコマンド・アドレス配線１６は、コマンド・アドレスバッファチップ１２を介してコマンド・アドレス分配配線１９と分離されているから、モジュールコマンド・アドレス配線１６上に無視し得ないインピーダンス不整合点が形成されることも阻止可能である。
【００６３】
前記モジュールコマンド・アドレス分配配線１９配線に対しては、その特性インピーダンスを有する抵抗素子２２，２３で終端することによって、モジュールコマンド・アドレス配線１９の端が整合終端され、当該配線１９において信号反射による波形の乱れを極力抑えることが可能になる。
【００６４】
ここで、図１及び図２のメモリシステムにおけるデータ信号波形のシミュレーション結果を説明する。
【００６５】
先ず、比較例として、図１５には図１１の形式のメモリシステムにおけるＳＳＴＬのシミュレーション回路が示される。図１６の（Ａ）には図１５のシミュレーション回路におけるライト時のＳＳＴＬ信号波形シミュレーションの結果が示される。図１６の（Ｂ）には図１５のシミュレーション回路におけるリード時のＳＳＴＬ信号波形シミュレーションの結果が示される。図１１のような回路形式のＳＳＴＬでは高速動作や分岐配線が長い場合には受信端の信号波形に乱れが生じる場合がある。
【００６６】
図１７には図２で説明したようなメモリシステムのデータ信号に関するシミュレーション回路が例示される。ここで、ライト動作シミュレーションの時、ドライバ２０１０はメモリコントローラ１０２にあり、リード動作シミュレーションの場合は各メモリモジュールにあるとする。ドライバ２０１０は出力抵抗２００９を有するプッシュプル型出力回路を想定している。ここでは出力抵抗を５０Ωとしている。また終端抵抗Ｒｔはデータ信号配線の実効的特性インピーダンスとほぼ同じ値にしている。メモリコントローラ側の終端抵抗５５Ωはメモリコントローラと近端メモリモジュールの間の伝送線の特性インピーダンスとほぼ同じ値にしている。
【００６７】
図１８の（Ａ）は図１７のシミュレーション回路（図２で説明したメモリシステム）におけるライト動作のシミュレーション結果である。メモリチップに入力されるデータ信号ｂＱＲ０〜３（２００１〜２００４）を見ると、比較例である図１６の（Ａ）に示されるライト動作のシミュレーション結果におけるメモリチップに入力されるデータ信号ｂＱＲ０〜３（２１０１〜２１０４）と比べて波形の乱れが小さい事がわかる。図１８の（Ｂ）は図１７のシミュレーション回路（図２で説明したメモリシステム）におけるリード動作のシミュレーション結果である。図中ＤＱＲＳＩＮ１〜ＤＱＲＳＩＮ４は夫々メモリチップのデータ信号ｂＱＲ０〜３（２００１〜２００４）を出力させた時にそれぞれメモリコントローラに入力されるデータ信号ＤＱＲＳＩＮ１〜４（２００６）である。図１６の（Ｂ）の比較例に係るメモリシステムのリード動作のシミュレーション結果におけるメモリチップで入力されるデータ信号ＤＱＲＳＩＮ１〜４（２１０６）と比べると、波形の乱れが小さい事がわかる。出力抵抗を１５Ωにした系においても同様に良好な波形が得られる。この場合には消費電力は増えるが論理振幅を大きくできる効果がある。
【００６８】
《第２乃至第５のメモリシステム》
図１９は本発明による第２のメモリシステムにおけるデータ信号配線系の等価回路図である。本メモリシステムでは図３の第１のメモリシステムと比較すると、メモリコントローラ１０２側の終端抵抗１０５に第１のスイッチ２３０が、またメモリコントローラ１０２と逆側の終端抵抗１０６に第２のスイッチ２３１が新しく追加されている。このうち第１のスイッチ２３０をメモリのリード（読み出し）時にオン、そしてメモリのライト（書き込み）時にオフとすることにより、メモリのリード（読み出し）時に信号配線１１２のメモリコントローラ１０２側の終端をインピーダンス整合させる事ができる。また第２のスイッチ２３１をメモリのライト（書き込み）時にオン、メモリのリード（読み出し）時にオフとすることにより、メモリのライト（書き込み）時にメモリコントローラ１０２から最遠端の信号配線１３５につながる終端をインピーダンス整合させる事ができる。
【００６９】
第１のスイッチ２３０及び第２のスイッチ２３１は、例えばＭＯＳトランジスタから成るようスイッチ素子で実現でき、その制御はメモリコントローラ１０２がアクセス動作に応じて制御すればよい。またコマンド・アドレスバッファチップ１２にそのスイッチ制御機能を持たせてもよい。
【００７０】
上記図３の第１のメモリシステムでは信号配線１１２及びコネクタ内配線１３５等から成る直列配線経路の両端の終端が常に抵抗終端されており、メモリのライト（書き込み）時とメモリのリード（読み出し）時において両方の抵抗に電流が流れ、消費電力が大きくなる。図１９の第２のメモリシステムでは信号配線１１２及びコネクタ内配線１３５等から成る直列配線経路の両端の終端のうち、メモリのライト（書き込み）時とメモリのリード（読み出し）時に応じて一方だけが抵抗終端され、一方の終端抵抗にしか電流が流れないので、第１のメモリシステムに比べて低消費電力を図ることができる。また論理振幅を大きくできるのでノイズマージンを大きくする事も可能である。
【００７１】
図２０は本発明による第３のメモリシステムにおけるデータ信号配線系の等価回路図である。同図に示されるメモリシステムは、図３の第１のメモリシステムに対して、メモリコントローラ１０２側の終端抵抗１０５にスイッチ２３０を追加した点が相違される。スイッチ２３０をメモリのリード（読み出し）時にオン、メモリのライト（書き込み）時にオフとすることにより、メモリのリード（読み出し）時に信号配線１１２のメモリコントローラ１０２側の終端をインピーダンス整合させる事ができる。なおスイッチ２３０はＭＯＳトランジスタで実現でき、その制御はメモリコントローラ１０２で行えばよい。上記第１のメモリシステムでは信号配線１１２の両端の終端が常に抵抗終端されており、メモリのライト時とメモリのリード時において両方の抵抗に電流が流れ、消費電力が大きくなる。これに対し、第３のメモリシステムでは信号配線１１２の両端の終端のうち、メモリのライト時にはメモリコントローラ１０２と逆側の終端のみ抵抗１０６で終端され、一方しか電流が流れないので、第１のメモリシステムに比べて低消費電力化できる。またライト時のノイズマージンを大きくすることも可能に成る。また第２のメモリシステムでは信号配線１１２及びコネクタ内配線１３３，１３５の直列経路の両端に２つのスイッチが必要となり製造コストが大きくなる。
この点において、第３のメモリシステムではスイッチは１つとなり、第２のメモリシステムに比べて低コスト化できる。
【００７２】
図２１は本発明による第４のメモリシステムにおけるデータ信号配線系の等価回路図である。本メモリシステムでは図３の第１のメモリシステムに対し、メモリコントローラ１０２側の終端抵抗１０５が取り除かれ、更に、メモリチップ１１の出力回路としてオープンドレイン型の出力トランジスタ２３３を採用する。
プッシュプル型出力回路は動作時においてトランジスタの出力抵抗が変動するので、信号配線１１２等からなるデータ用の直列配線経路の実効的な特性インピーダンスを乱し、反射が起き易くなる。これに対し、オープンドレイン型出力トランジスタ２３３によって構成されるオープンドレイン出力回路を採用すれば、動作時の出力抵抗を高くほぼ一定にできるので、動作時において前記データ用直列配線経路の実効的な特性インピーダンスを乱さない。この理由により、本メモリシステムではメモリコントローラ１０２と逆側の終端のみを抵抗１０６でインピーダンス整合している。これにより終端抵抗は一つとなるので，第１のメモリシステムに比べて低コスト化かつ低消費電力化できる。
【００７３】
図２２には第４のメモリシステムにおけるコマンド・アドレス信号配線系に関する等価回路図である。コマンド・アドレス信号配線系では信号はメモリコントローラ１０２からコマンド・アドレスバッファチップ１２へ向かって一方向にのみ伝送されるので、他の例と同様に終端抵抗はメモリコントローラ１０２と逆側の終端の抵抗１０６のみで構わない。
【００７４】
図２３は本発明による第５のメモリシステムにおけるデータ信号配線系の等価回路図である。同図に示されるメモリシステムでは前記第１のメモリシステムに対し、図２１の第４のメモリシステムとは逆にメモリコントローラ１０２と逆側の終端抵抗１０６が取り除かれ、メモリコントローラ１０２の出力回路にオープンドレイン型出力回路を構成するオープンドレイン出力トランジスタ２３５を採用する。これにより図２１の第４のメモリシステムと同様の理由により、 第１のメモリシステムに比べて低コスト化かつ低消費電力化が可能になる。
【００７５】
《メモリコントローラ》
図２４は本発明による第１のメモリシステム（図３参照）に最適なメモリコントローラ１０２の回路図である。同図に示されるメモリコントローラ１０２はデータ信号配線１１２の実効的な特性インピーダンスと整合する抵抗１０５Ａを内蔵しており、データ信号端子２４０とメモリコントローラ内部の終端電源１０９Ａに接続されている。同図に示される構成を採用したメモリコントローラ１０２を第１のメモリシステムに用いる事により、図１に示したマザーボード１０１のメモリコントローラ１０２側の外付け終端抵抗１０５が不要となり、低コスト化できる。
【００７６】
図２５は本発明による第２のメモリシステム（図１９参照）に最適なメモリコントローラ１０２の回路図である。同図に示されるメモリコントローラ１０２は第１のスイッチ切り替え信号端子２４１及び第２のスイッチ切り替え信号端子２４１を有しており、それぞれメモリコントローラ１０２の外部に設けられた第１のスイッチ２４３及び第２のスイッチ２４４のオン・オフを切り替える信号を出力する。これらの信号端子２４１，２４２の出力はメモリコントローラ１０２の入力モード信号２４５を出力回路２４６が第１のスイッチ切り替え信号端子２４１へ出力し、またメモリコントローラの入力モード信号２４５を反転出力回路２４７が第２のスイッチ切り替え信号端子２４２へ反転出力する事によって出力される。ここでメモリコントローラ１０２の入力モード信号２４５は、データ入力時にレベル“Ｈ”、データ出力時にレベル“Ｌ”にされる。また、メモリコントローラ１０２の外部に設けられた第１のスイッチ２４３及び第２のスイッチ２４４は例えば、ＭＯＳトランジスタで構成され、ゲートレベル“Ｈ”でオン、ゲートレベル“Ｌ”でオフにされる。本メモリコントローラ１０２を第２のメモリシステムに用いる事により、前述のように、不要な終端抵抗による電力消費を抑えることが可能になる。終端抵抗１０５は図２４のようにメモリコントローラ１０２に内蔵してもよい。
【００７７】
図２６は本発明による第３のメモリシステム（図２０参照）に最適なメモリコントローラ１０２の回路図である。同図に示されるメモリコントローラ１０２は、図２４の第１のメモリシステムにおけるメモリコントローラに対して内蔵終端抵抗１０５Ａの信号端子２４０への接続を制御するスイッチ２５０が内蔵されている。このスイッチ２５０はメモリコントローラ１０２の入力モード信号２４５でオン・オフされる。これによって終端抵抗１０５Ａはそれが必要となるタイミング、即ちメモリコントローラ１０２の入力時のみ有効となる。これにより、図２６のメモリコントローラ１０２の構成を第３のメモリシステムに採用する事により、不要な終端抵抗による電力消費が抑えられ、低消費電力のメモリシステムを提供する事が可能となる。メモリコントローラ１０２側のマザーボード１０１上に終端抵抗１０５を設置する必要がないので低コスト化できる。
【００７８】
図２７には本発明による第３のメモリシステム（図２０参照）に最適なメモリコントローラ１０２の更に別の回路例を示す。同図に示されるメモリコントローラ１０２は、図２５の第２のメモリシステムにおけるメモリコントローラの反転出力回路２４７及びスイッチ切り替え信号端子２４２が取り除かれたものである。図２７の構成を第３のメモリシステムのメモリコントローラ１０２に採用することにより、不要な終端抵抗による電力消費が抑えられ、低消費電力のメモリシステムを提供する事が可能となる。
【００７９】
図２８は本発明による図２３の第５のメモリシステムに最適なメモリコントローラの回路図である。同図に示されるメモリコントローラ１０２は図２４の第１のメモリシステムにおけるメモリコントローラ１０２の出力回路にオープンドレイン型出力回路を構成するオープンドレイントランジスタ２５１を用いたものである。構成を本発明の第５のメモリシステムのメモリコントローラ１０２に採用する事により、マザーボード１０１のメモリコントローラ側の終端抵抗１０５が不要となり、低コスト化できる。もちろん図１に示したように終端抵抗（１０５）をメモリコントローラの外側に設置すしても良い。
【００８０】
《その他のメモリモシステムの例》
図２９には図４とは異なった構造の第２のメモリモジュールの断面が示される。図２９の（Ａ）は１バンク形式のメモリモジュールにおけるデータ信号配線に関する断面図である。本メモリモジュール２においてモジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０の一方の長辺部分に沿って両面に配置される。モジュールデータ配線１５は貫通孔２００を介してモジュールデータ端子対２４Ｒ，２４Ｌを接続している。モジュールデータ配線１５は図４の第１のメモリモジュール１と同じように一筆書きの配線経路をもち、モジュールデータ配線１５とメモリチップ１１のチップデータ端子Ｄｍとの間には前記ヴィア（層間孔）によって形成されるような実質的に無視し得るほど小さな分岐を生じている。この分岐部分は前述より明らかな如く不所望な信号反射の要因にはならない。
【００８１】
図２９の（Ｂ）は２バンク形式のメモリモジュールの場合における信号配線に関する断面図である。図２９の（Ａ）のメモリモジュール２では１本のモジュールデータ配線１５はモジュール１０の片面に設置されている一つのメモリチップ１１のメモリデータ端子Ｄｍに接続されているのに対し、図２９の（Ｂ）のメモリモジュールでは、１本のモジュールデータ配線１５はモジュール基板１０の両面に設置されているメモリチップ１１，１１のメモリデータ端子Ｄｍ，Ｄｍに一筆書き接続されている。
【００８２】
図２９の（Ｃ）はメモリモジュール２の電源配線に関する断面図である。モジュール電源配線２０１は、メモリチップ１１のチップ電源端子Ｄｐに配線されているが、一筆書き配線経路で接続する必要はなく、モジュール電源端子２０２Ｌ、２０２Ｒから夫々分岐する如く延在されている。なおモジュールコマンド・アドレス配線１６やモジュールクロック配線１７はモジュール電源配線２０１と同様に扱ってもよいし、図４のようにモジュールデータ配線１５と同様に扱ってもよい。
【００８３】
図３０の（Ａ）は第２のメモリモジュール２のためのコネクタ２１０を信号配線に着目して示す。コネクタ２１０は一条の垂直溝を有し、垂直溝の左右内面にコネクタ端子列が紙面の表裏方向に形成され、図では代表してコネクタ端子２１１，２１２が示されている。マザーボード上のデータ信号配線１１２はコネクタ端子２１１、２１２に接続され、そこでで分断されている。
【００８４】
図３０の（Ｂ）は第２のメモリモジュール２のためのコネクタ２１０を電源配線に着目して示す。電源用のコネクタ端子として代表的に示されたコネクタ端子２１３，２１４は、電源配線１０８から分岐された分岐配線２１５，２１６に夫々接続されており、電源配線１０８は途中で電気的に分断されていない。
【００８５】
図３１の（Ａ）にはメモリモジュール２を装着したメモリシステムの断面が信号配線に関して示される。同図に示されるメモリシステムにおいて、メモリモジュール２がコネクタ２１０に装着されると、コネクタ２１０で分断されたデータ信号配線１１２が、メモリモジュール２のモジュールデータ配線１５を介して繋がる。
【００８６】
図３１の（Ｂ）にはメモリモジュール２を装着したメモリシステムの断面が電源配線に関して示される。本メモリシステムにおいてはメモリモジュール２がコネクタ２１０に装着されると、メモリモジュール２のモジュール電源端子がコネクタ２１０の電源コネクタ端子２１３，２１４を介してマザーボード１０１の電源配線１０８に接続する。尚、前記コマンド・アドレス信号配線１１３は、図３０の（Ｂ）の電源配線１０８と同じように、マザーボード１０１のコマンド・アドレス信号線１１３からコネクタ２１０を介してメモリモジュール２に接続してもよいし、もちろん図３１の（Ｂ）のように接続してもよい。
【００８７】
第２のメモリモジュール２によっても、上記同様に、不所望な信号反射の原因になる分岐を作らず、配線長の増大を招くことなく、マザーボード１０１のデータ信号配線にメモリチップを電気的に接続させることがができる。
【００８８】
図３２は第３のメモリモジュールの平面図である。同図に示されるメモリモジュール３において、モジュールデータ端子対２４Ｌ，２４Ｒはモジュール基板１０の同じ面の同じ辺で隣り合うように配置され、当該端子対２４Ｌ，２４Ｒは往復的に敷設されたモジュールデータ配線１５によって結合され、そのモジュールデータ配線１５の途中で一つのメモリチップ１１のメモリデータ端子Ｄｍに一筆書き接続されている。
【００８９】
図３３は第３のメモリモジュール３をコネクタで接続する形態を例示する。図３３の（Ａ）は図３２のモジュールデータ端子２４Ｌの位置での縦断面を想定し、図３３の（Ｂ）は図３２のモジュールデータ端子２４Ｒの位置での縦断面を想定している。図３３の（Ａ）においてデータ信号配線１１２はマザーボード１０１からコネクタ３００のデータコネクタ端子３０１Ｌ及びモジュールデータ端子２４Ｌを介してメモリモジュール３のモジュールデータ配線１５に接続される。
前記モジュールデータ配線１５はモジュール基板１０上で経路が折り返され、図３３の（Ｂ）に例示されるように、その隣のモジュールデータ端子２４Ｒに至り、コネクタ３００のデータコネクタ端子３０１Ｒからマザーボード１０１のデータ信号配線１１２に導通する。マザーボード１０１上の電源配線１０８との接続態様については特に図示はしないが、図３１の（Ｂ）と同様に、マザーボード１０１の電源配線１０８からコネクタを介してメモリモジュール３のモジュール電源端子に接続すればよい。
【００９０】
第３のメモリモジュール３によっても、上記同様に、分岐を作ることなくまた配線長の増大を招くことなくデータ信号配線にメモリチップを接続する事ができる。
【００９１】
《ダミーメモリモジュール》
メモリシステムを構成するメモリモジュールの一部を置き換え可能なダミーメモリモジュールについて説明する。
【００９２】
図３４には図４で説明した第１のメモリモジュール１と共に利用してメモリシステムを構成可能なダミーメモリモジュール１Ａの平面図、図３５にはダミーメモリモジュールの側面図が示される。同図に示されるダミーメモリモジュール１Ａは図４のメモリモジュール１に対してメモリチップ１１、コマンド・アドレスバッファチップ１２、ＰＬＬチップ１３、モジュールコマンド・アドレス分配配線１９、モジュールクロック分配配線２０、終端抵抗２２，２３を省略した構成を備える。換言すれば、ダミーメモリモジュール１Ａは、モジュール基板１０に、２４Ｌ、２５Ｒで代表されるモジュール端子対、モジュールデータ配線１５、モジュールコマンド・アドレス配線１６、及びモジュールクロック配線１７を有する。図３４に示されるダミーメモリモジュール１Ａは図１及び図２で説明したメモリシステムにおいて、メモリモジュール１の代わりにコネクタ１０４Ａ，１０４Ｂに装着して利用すれば、信号線１１２，１１３，１１７の経路に分岐を作ることなくまた配線長の増大を招くことなく、メモリシステムのメモリ容量を変更することが可能になる。
【００９３】
特に図示はしないが、ダミーメモリモジュール１Ａ上の配線１５，１６，１７にチップ１１，１２，１３の入力容量を再現したダミー容量を設ければ、実効的特性インピーダンスを乱さず、波形の乱れを更に抑える事が可能になる。
【００９４】
図３６は第２のメモリモジュール２と共に利用可能なダミーメモリモジュール２Ａを示し、（Ａ）はａ−ａ断面図、（Ｂ）は拡大表面図、（Ｃ）は拡大裏面図である。図３６のダミーメモリモジュール２Ａは、図２９に示されるメモリモジュール２に対してメモリチップ１１等のデバイスが搭載されていない構成を有する。要するに、モジュール基板１０の表裏に２４Ｌ，２５Ｒで代表されるモジュール端子対、１５で代表されるモジュール配線、モジュール配線の貫通孔２００によって構成されている。図３１のメモリシステムにおいてメモリモジュール２の代わりに前記ダミーメモリモジュール２Ａを用いれば、分岐を作ることなく、また配線長の増大を招くことなく、メモリシステムのメモリ容量を変更する事が可能になる。
【００９５】
図３７には第３のメモリモジュール３と共に利用可能なダミーメモリモジュール３Ａが示される。同図に示されるメモリモジュール３Ａは、図３２に示されるメモリモジュール３に対してメモリチップ１１等のデバイスが搭載されていない構成を有する。要するに、モジュール基板１０の表面に２４Ｌ，２５Ｒで代表されるモジュール端子対、１５で代表されるモジュール配線が設けられて構成されている。第３のメモリモジュール３の代わりにダミーメモリモジュール３Ａを用いれば、分岐を作ることなく、また配線長の増大を招くことなく、メモリシステムのメモリ容量を変更する事が可能になる。
【００９６】
《終端用メモリモジュール》
メモリシステムのマザーボードに外付けされる終端抵抗を搭載した終端用のメモリモジュールを説明する。
【００９７】
図３８は第１のメモリモジュール１に終端抵抗を搭載して成る終端用のメモリモジュール１Ｂを示し、（Ａ）は部分平面図、（Ｂ）は側面図である。図３８に示されるメモリモジュール１Ｂは、図１のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。図３８の（Ｂ）に示されるようにモジュール基板１０の裏面側も同様に構成される。
【００９８】
図３９は図３４のダミーメモリモジュール１Ａに対応される終端用のダミーメモリモジュール１Ｃを示す。図３４のダミーメモリモジュールに対してモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。
【００９９】
図１のメモリシステムにおいて前記メモリモジュール１の代わりに図３８に示されるメモリモジュール１Ｂ又は図３９に示されるメモリモジュール１Ｃを用いれば、マザーボード１０１上の終端抵抗１０６を使うことなく、マザーボード１０１上の信号配線１１２、１１３、１１７をメモリモジュール上で終端できる。
【０１００】
図４０は図２９の（Ａ）に示されるメモリモジュール２に終端抵抗を搭載して成る終端用のメモリモジュール２Ｂを示し、（Ａ）はａ−ａ断面図、（Ｂ）は拡大表面図、（Ｃ）は拡大裏面図である。図４０に示されるメモリモジュール２Ｂは、図２９のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。
【０１０１】
図３１のメモリシステムにおいてメモリモジュール２の代わりに前記終端用メモリモジュール２Ｂを利用すれば、マザーボード１０１上の終端抵抗１０６を使うことなく、信号配線１１２をメモリモジュール上で終端する事が可能となる。
別の信号配線１１３，１１７についても同様の構成を採用する事が可能である。
【０１０２】
図４１は図３２に示されるメモリモジュール３に終端抵抗を搭載して成る終端用のメモリモジュール３Ｂを示す。図４１に示されるメモリモジュール３Ｂは、図３２のモジュール端子対２４Ｌ，２４Ｒ等の一方のモジュール端子２４Ｒ等を取り除き、残りのモジュール端子２４Ｌなどに接続されたモジュールデータ配線１５などに終端抵抗１０６Ａを接続し、この終端抵抗１０６Ａに終端電源端子３０を接続して構成される。図３２に示されるメモリモジュール３の代わりに前記終端用メモリモジュール３Ｂを利用すれば、マザーボード１０１上の終端抵抗１０６を使うことなく、信号配線１１２などをメモリモジュール上で終端する事が可能となる。
【０１０３】
《コネクタのその他の形態》
メモリシステムを構成するコネクタのその他の形態について説明する。
【０１０４】
図４２及び図４３には図７及び図８の前記コネクタ１０４Ａ，１０４Ｂの別の形態が例示される。図４２はデータ信号線１１２に接続する部分を断面で示し、図４３は電源線１０８に接続する部分を断面で示す。コマンド、アドレス信号線１１３、クロック信号線１１７に接続する部分は例えば図４３のように構成される。
【０１０５】
要するに、図４２、図４３の構成は図７、図８のコネクタ１０４Ａ，１０４Ｂを上下２分割で着脱可能に構成して、メモリモジュール１、１Ａ，１Ｂの装着を容易化したものである。
【０１０６】
即ち、コネクタ１０４Ａを１０４Ａａと１０４Ａｂに２分割し、分割片１０４Ａａの底面には凸条に形成された１条のコネクタ端子部１０４Ａｐが設けられ、分割片１０４Ａｂの上面には凹条に形成された１条のコネクタ端子部１０４Ａｇが設けられる。同様に、分割片１０４Ｂａの底面には凸条に形成された２条のコネクタ端子部１０４Ｂｐ１，１０４Ｂｐ２が設けられ、分割片１０４Ｂｂの上面には凹条に形成された２条のコネクタ端子部１０４Ｂｂ１，１０４Ｂｇ２が設けられる。
【０１０７】
図４２において、前記コネクタ端子部１０４Ａｐ、１０４Ａｇのデータ信号線１１２に対応する部分では、コネクタ内蔵配線１３５ａ，１３５ｂによってデータ信号配線１１２がコネクタ端子列１３０の対応端子に導通可能にされる。また、図４３において、前記コネクタ端子部１０４Ａｐ、１０４Ａｇの電源配線１０８に対応する部分ではコネクタ内蔵配線１３７ａ，１３７ｂによって電源配線１０８がコネクタ端子列１３０の対応端子に導通可能にされる。コマンド・アドレス信号配線１１３、クロック信号線１１７に接続するコネクタ１０４Ａａ，１０４Ａｂの部分も図４３の場合と同様にされる。
【０１０８】
更に、図４２に示されるようにコネクタ１０４Ｂの分割片１０４Ｂａにおけるコネクタ端子列１３１と１３２のデータ信号線１１２に対応する対応端子はコネクタ内蔵配線１３３，１３４によって相互に導通され、実質的に図７と同様に構成される。また、図４３において、前記コネクタ端子部１０４Ｂｐ１、１０４Ｂｇ１の電源配線１０８に対応する部分ではコネクタ内蔵配線１３８ａ，１３８ｂによって電源配線１０８がコネクタ端子列１３１の対応端子に導通可能にされる。同様に、前記コネクタ端子部１０４Ｂｐ２、１０４Ｂｇ２の電源配線１０８に対応する部分ではコネクタ内蔵配線１３９ａ，１３９ｂによって電源配線１０８がコネクタ端子列１３２の対応端子に導通可能にされる。コマンド・アドレス信号配線１１３、クロック信号線１１７に接続するコネクタ１０４Ｂａ，１０４Ｂｂの部分も図４３の場合と同様にされる。
【０１０９】
図４２及び図４３のコネクタを用いたメモリシステムにメモリモジュールを装着する作業は次の通りである。例えば、メモリモジュール１の左右のモジュール端子にコネクタ分割片１０４Ａａのコネクタ端子列１３０とコネクタ分割片１０４Ｂａのコネクタ端子列１３１を結合する。続けて次のメモリモジュール１の左右のモジュール端子にコネクタ分割片１０４Ｂａのコネクタ端子列１３２とコネクタ分割片１０４Ｂａのコネクタ端子列１３１を結合する。このようにして、必要な数のメモリモジュールを横に直列に結合した後、メモリモジュールに結合されたコネクタ分割片１０４Ａａのコネクタ端子１０４Ａｐを対応するコネクタ分割片１０４Ａｂのコネクタ端子１０４Ａｇに結合すると共に、メモリモジュールに結合されたコネクタ分割片１０４Ｂａのコネクタ端子１０４Ｂｐ１，１０４Ｂｐ２を対応するコネクタ分割片１０４Ｂｂのコネクタ端子１０４Ｂｇ１，１０４Ｂｇ２に結合する。これにより、メモリモジュールの設置作業に必要となる空間がメモリシステムの上方空間のみとなるので、メモリシステムの周囲に他の装置を設置したり、メモリシステムを壁で囲まれた場所に設置する事ができる。
【０１１０】
図４４にはコネクタの機能を一部備えたメモリモジュールの例が示される。同図に示されるメモリモジュール１Ｃは、図４のメモリモジュール１に、図４３のコネクタ端子列１３２に相当する機能を持つコネクタ端子列１３２Ｅと前記コネクタ端子部１０４Ｂｐ２に相当する機能を持つコネクタ端子部１０４ＢｐＥとを付加して構成される。コネクタ端子列１３２Ｅはモジュールデータ配線１５に接続され、コネクタ端子部１０４ＢｐＥはモジュール電源配線、モジュールコマンド・アドレス配線１６、及びモジュールクロック配線１７に接続される。前記コネクタ端子部１０４ＢｐＥに対応してマザーボード１０１にはコネクタ１０４Ｂが配置される。図４４の構成を採用することにより、メモリモジュール設置作業において図４２及び図４３の構成に比べてメモリモジュールをマザーボードに接続する作業量を低減できる。更にメモリシステムの部品点数も削減でき、メモリシステムの低コスト化に寄与することも可能であると考えられる。
【０１１１】
図４５はメモリモジュール１に適用可能な別の形態のコネクタをデータ信号線１１２に接続する部分の断面で示す。コネクタ１５４，１５５，１５６は、夫々上向きの凹溝に形成されたコネクタ端子１５４Ａ，１５５Ａ，１５６Ａを有し、メモリモジュール１を起立させて支持することができる。コネクタ１５７は下向きの凹溝に形成されたコネクタ端子１５７Ａ，１５７Ｂを有し、起立された一対のメモリモジュール１に挿入される。マザーボード１０１上データ信号配線１１２は、コネクタ内配線１５４ａ，１５４ｂを介してコネクタ端子１５４Ａに、コネクタ内配線１５５ａ，１５５ｂを介してコネクタ端子１５５Ａに、コネクタ内配線１５６ａ，１５６ｂを介してコネクタ端子１５６Ａに、コネクタ内配線１５７ａ，１５７ｂを介してコネクタ端子１５７Ａ、１５７Ｂに、夫々結合する。したがって、コネクタ１５４，１５５，１５７にメモリモジュール１を装着すると、配線１５４ａ，１５７ａ，１５６ａが夫々データ信号線１１２に導通し、配線１５４ｂ，１５７ｂ，１５６ｂが夫々データ信号線１１２に導通する。メモリモジュール１は分岐を有すること無くデータ信号配線１１２に導通可能になる。
【０１１２】
図４６はメモリモジュール１に適用可能な更に別の形態のコネクタをデータ信号線１１２に接続する部分の断面で示す。コネクタ１６４は上向きの凹溝に形成されたコネクタ端子１６４Ａを有し、コネクタ１６５は上向きの凹溝に形成されたコネクタ端子１６５Ａ，１６５Ｂを有し、メモリモジュール１を起立させて支持することができる。コネクタ１６６は下向きの凹溝に形成されたコネクタ端子１６６Ａ，１６６Ｂを有し、起立された一対のメモリモジュール１に挿入される。マザーボード１０１上のデータ信号配線１１２は、コネクタ内配線１６４ａ，１６４ｂを介してコネクタ端子１６４Ａに接続する。コネクタ端子１６５Ａと１６５Ｂはコネクタ内配線１６５ａ，１６５ｂを介して相互に結合する。コネクタ端子１６６Ａと１６６Ｂはコネクタ内配線１６６ａ，１６６ｂを介して相互に結合する。したがって、コネクタ１６４，１６５，１６７にメモリモジュール１を装着すると、配線１６４ａ，１６６ａ，１６５ａが夫々データ信号線１１２に導通し、配線１６４ｂ，１６６ｂ，１６５ｂが夫々データ信号線１１２に導通する。メモリモジュール１は分岐を有すること無くデータ信号配線１１２に導通可能になる。
【０１１３】
図４７は図４６のコネクタにおける電源配線部分の断面を示す。マザーボード１０１上の電源配線１０８は、途中で分岐してコネクタ内配線１６４ｃ、１６５ｃを介して対応するコネクタ端子１６４Ａ、１６５Ａの電源用端子に接続する。
【０１１４】
図４８には図４６及び図４７のコネクタにメモリモジュールを搭載した状態が示される。このコネクタ１６４〜１６６を用いれば、分岐を作ることなく、また配線長の増大を招くことなく、データ信号配線にメモリ素子を接続するメモリシステムをマザーボード上に小占有面積で形成できる。図４５のコネクタ１５４〜１５７を用いても同じである。また、コマンド・アドレス信号配線１１３、クロック信号配線１１７の接続に関しても図４５又は図４６のコネクタを用いればよい。
【０１１５】
《メモリシステムのその他の形態》
図４９の（Ａ）斜視図、（Ｂ）側面図にはメモリモジュールの更に別の形態が示される。同図に示されるメモリモジュール１Ｃは前記メモリモジュール１に対して、データ端子対２４Ｌ，２４Ｒに代表されるモジュール端子対１７０Ｌ，１７０Ｒがモジュール基板１０に対して直交する向きに形成されている点が相異される。
【０１１６】
図５０には図４９のメモリモジュールを搭載したメモリシステムの一例が示される。マザーボード１０１上のコネクタとして、特に制限されないが、図４６のコネクタ１６４、１６５が用いられている。図４５のコネクタ１５４、１５５、１５６などを用いてもよい。図４６のコネクタ１６６、図４５のコネクタ１５７などが不用になり、また、メモリモジュールの設置作業に必要となる空間がメモリシステムの上方のみとなるので、メモリシステムの周囲に他の装置を設置したり、メモリシステムを壁で囲まれた場所に設置する事ができる。
【０１１７】
図５１には図１のメモリシステムをコネクタ、メモリモジュールを使わずに一つの基板２６０に形成した例が示される。これにより、メモリシステムを小型化でき、データアクセス時間も短縮できる。部品点数が削減され、低コスト化に寄与する。さらに、図５２に例示されるように、メモリシステムを同一基板２６０上の両面に形成してもよい。これにより、小型化と同時にメモリ容量を拡大できる。
【０１１８】
また、図５３に例示されるように、図５２のメモリシステム２６１をＣＰＵ２６２と一緒に基板２６３に実装し、全体をパッケージ２６４で封止し、ＭＣＭ（マルチチップモジュール）を構成してもよい。前記ＣＰＵ２６２は、メモリモジュール２６１のメモリコントローラ１０２に接続され、このメモリコントローラ１０２を介してメモリチップ１１をアクセスする。
【０１１９】
図５４には以上説明したメモリシステムを用いたデータ処理システムの一例としてパーソナルコンピュータ装置が例示される。パーソナルコンピュータ装置は、特に制限されないが、比較的動作速度の速いプロセッサバスＢＵＳ１と相対的に動作速度の遅い周辺バスＢＵＳ２を有する。プロセッサバスＢＵＳ１にはデータプロセッサの一例であるマイクロプロセッサ２８０、Ｌ２キャッシュメモリ２８１、以上説明したメモリシステム２８２が結合される。メモリシステム２８２には以上説明した種々の形態のメモリシステムを適用可能であることは言うまでも無いが、図５４ではメモリコントローラ１０２とメモリモジュール１を備える構成を代表的に図示している。マイクロプロセッサ２８０はＣＰＵ、Ｌ１キャッシュメモリ等を内蔵し、メモリモジュール１内蔵のメモリチップをメインメモリとしてアクセスする。プロセッサバスＢＵＳ１と周辺バスＢＵＳ２とのインタフェース制御はブリッジ回路２８４が行う。周辺バスＢＵＳ２には、ＩＤＥ（Integrated Device Electronics）コントローラ２８７、グラフィックスコントローラ２８５、及びその他インタフェースコントローラ２８８が接続される。ＩＤＥコントローラ２８７にはハードディスク装置等の補助記憶装置２９０が接続され、ディスクアクセス制御を行う。グラフィックスコントローラ２８５にはフレームバッファメモリ２８６及びディスプレイ２９１が接続され、描画制御や表示制御を行う。その他インタフェースコントローラ２８８にはキーボード、ポインティングデバイス等、その他の周辺回路２９２が接続される。
【０１２０】
パーソナルコンピュータシステムにメモリシステム２８２を採用すれば、メモリシステムの周波数を向上しても、信号波形が乱れることなく、またレーテンシも抑えて高速データ伝送する事が可能となるので、コンピュータシステムによるデータ処理速度の向上に寄与する。
【０１２１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２２】
例えば、メモリチップはシンクロナスＤＲＡＭに限定されず、その他の記憶形式のメモリであってもよい。また、メモリモジュールは以上で説明のコネクタ以外の構成のコネクタを利用してメモリシステムを実現してよい。
【０１２３】
本発明に係るメモリモジュールは、パーソナル・コンピュータ、ワークステーション、或いはサーバといった、大容量メモリを必要とするコンピュータシステムに利用して特に有効である。
【０１２４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１２５】
すなわち、信号反射による信号波形の乱れを抑えて信号伝送の信頼性を向上させることができると共に、メモリ動作の安定性を増し、また、アクセス時間の増大を抑制することができる。
【０１２６】
本発明のメモリシステムをコンピュータシステムに適用すれば、メモリシステムの周波数を向上しても、信号波形が乱れることなく、またレーテンシも抑えて高速データ伝送する事が可能となるので、コンピュータシステムによるデータ処理速度を向上させる事が可能になる。
【図面の簡単な説明】
【図１】本発明に係るメモリシステムの一例を示す正面図である。
【図２】図１のメモリシステムの平面図である。
【図３】図２のメモリシステムの概略的な等価回路図である。
【図４】図１のメモリシステムに適用される第１のメモリモジュールの平面図である。
【図５】図４の第１のメモリモジュールの側面図である。
【図６】図４のメモリモジュールにおけるメモリチップに関する布線の例を示す説明図である。
【図７】図１のメモリモジュールに適用可能なコネクタのデータ配線部分の概略縦断面図である。
【図８】図４のメモリモジュールに適用可能なコネクタの電源配線部分の概略縦断面図である。
【図９】図４のメモリモジュールに適用可能なコネクタにメモリモジュールを装着する際の斜視図である。
【図１０】図４のメモリモジュールに適用可能なコネクタのにメモリモジュールを装着した状態の断面図である。
【図１１】ＳＳＴＬインタフェースを有する比較例に係るメモリシステムの斜視図である。
【図１２】図１１の比較例に係るメモリシステムの等価回路図である。
【図１３】メモリチップをシリアル接続したメモリモジュールを直列的に接続した比較例に係るメモリシステムの斜視図である。
【図１４】図１３の比較例に係るメモリシステムの等価回路図である。
【図１５】図１１の形式のメモリシステムにおけるＳＳＴＬのシミュレーション回路図である。
【図１６】図１５のシミュレーション回路におけるライト時とリード時のＳＳＴＬ信号波形シミュレーション結果を示す説明図である。
【図１７】図２で説明したようなメモリシステムのデータ信号に関するシミュレーション回路図である。
【図１８】図１７のシミュレーション回路におけるライト動作とリード動作のシミュレーション結果を示す説明図である。
【図１９】本発明による第２のメモリシステムにおけるデータ信号配線系の等価回路図である。
【図２０】本発明による第３のメモリシステムにおけるデータ信号配線系の等価回路図である。
【図２１】本発明による第４のメモリシステムにおけるデータ信号配線系の等価回路図である。
【図２２】第４のメモリシステムにおけるコマンド・アドレス信号配線系に関する等価回路図である。
【図２３】本発明による第５のメモリシステムにおけるデータ信号配線系の等価回路図である。
【図２４】本発明による第１のメモリシステムに最適なメモリコントローラの回路図である。
【図２５】本発明による第２のメモリシステムに最適なメモリコントローラの回路図である。
【図２６】本発明による第３のメモリシステムに最適なメモリコントローラの回路図である。
【図２７】本発明による第３のメモリシステムに最適なメモリコントローラの更に別の回路図である
【図２８】本発明による第５のメモリシステムに最適なメモリコントローラの回路図である。
【図２９】第２のメモリモジュールに関する断面図である。
【図３０】第２のメモリモジュールに適用可能なコネクタの説明図である。
【図３１】第２のメモリモジュールを装着したメモリシステムの断面図である。
【図３２】本発明に係る第３のメモリモジュールの平面図である。
【図３３】第３のメモリモジュールをコネクタで接続する形態を例示する断面図である。
【図３４】第１のメモリモジュールと共に利用可能なダミーメモリモジュールの平面図である。
【図３５】図３４のダミーメモリモジュールの側面図である。
【図３６】第２のメモリモジュールと共に利用可能なダミーメモリモジュールの説明図である。
【図３７】第３のメモリモジュールと共に利用可能なダミーメモリモジュールの平面図である。
【図３８】第１のメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図３９】図３４のダミーメモリモジュールに対応される終端用のダミーメモリモジュールの説明図である。
【図４０】図２９の（Ａ）に示されるメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図４１】図３２に示されるメモリモジュールに終端抵抗を搭載して成る終端用のメモリモジュールの説明図である。
【図４２】図７及び図８のコネクタに関する別の形態をデータ信号線部分に着目して示す断面図である。
【図４３】図７及び図８のコネクタに関する別の形態を電源配線部分に着目して示す断面図である。
【図４４】コネクタの機能を一部備えたメモリモジュールを例示する断面図である。
【図４５】メモリモジュールに適用可能な別の形態のコネクタをデータ信号線部分に着目して示す断面図である。
【図４６】メモリモジュールに適用可能な更に別の形態のコネクタをデータ信号線部分に着目して示す断面図である。
【図４７】図４６のコネクタにおける電源配線部分に着目した断面図である。
【図４８】図４６及び図４７のコネクタにメモリモジュールを搭載した状態を示す断面図である。
【図４９】下向きのモジュール端子対を備えたメモリモジュールの更に別の形態を示す斜視図である。
【図５０】図４９のメモリモジュールを搭載したメモリシステムの一例を示す段面図である。
【図５１】図１のメモリシステムをコネクタ、メモリモジュールを用いずに一つの基板に形成した例を示す正面図である。
【図５２】モリシステムを同一基板上の両面に形成した例を示す正面図である。
【図５３】メモリシステムと共にＣＰＵを搭載してマルチチップモジュール化した例を示す平面図である。
【図５４】メモリシステムを用いたパーソナルコンピュータ装置のブロック図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ  メモリモジュール
２、２Ａ、２Ｂ  メモリモジュール
３、３Ａ、３Ｂ  メモリモジュール
１０  モジュール基板
１１  メモリチップ
１２  コマンド・アドレスバッファチップ
１３  ＰＬＬチップ
１５  モジュールデータ配線
１６  モジュールコマンド・アドレス配線
１７  モジュールクロック配線
１９  モジュールコマンド・アドレス分配配線
２０  モジュールクロック分配配線
２４Ｌ，２４Ｒ  データ端子対
２５Ｌ，２５Ｒ  コマンド・アドレス端子対
２６Ｌ，２６Ｒ  クロック端子対
１０１  マザーボード
１０２  メモリコントローラ
１０４Ａ，１０４３Ｂ  コネクタ
１０５，１０６  終端抵抗
１０８  電源配線
１１２  データ信号配線
１１３  コマンド・アドレス信号配線
１１７  クロック信号配線
１３３、１３４、１３５  直列経路を構成するコネクタ内配線
１３７、１３８，１３９  並列経路を構成するコネクタ内配線
２３０、２３１  スイッチ
２３３、２３５、２５１  オープンドレイン出力ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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