(57)【特許請求の範囲】
【請求項１】
データ通信装置およびＡＴＭ（Asynchronous Transfer Mode）網間の中継方法であって、
前記データ通信装置よりの少なくとも１つの制御信号線上の制御信号各々を、端末速度と、ＡＴＭセルのペイロードへのデータ信号格納ビット数と、当該制御信号について予め定められたＡＴＭセルのペイロードへの格納ビット数とに応じて定まるラッチ周期でラッチする第１の処理と、
ＡＴＭセルを、そのペイロードに、前記データ通信装置よりのデータ信号線上のデータ信号を前記データ信号格納ビット数分格納すると共に、前記第１の処理でラッチした制御信号各々を当該制御信号について前記予め定められた格納ビット数分格納して、前記ＡＴＭ網へ送出する第２の処理と、
最小パルス幅がラッチ周期より短い制御信号を、少なくとも前記最小パルス幅よりも短いプリラッチ周期でプリラッチし、プリラッチした値が信号オンを示している場合に、少なくとも当該制御信号の前記第１の処理でのラッチタイミングとなるまで保持する第３の処理と、を有し、
前記第１の処理は、
前記最小パルス幅がラッチ周期より短い制御信号について、前記第３の処理によりプリラッチされている値をラッチすること
を特徴とする中継方法。
【請求項２】
請求項１記載の中継方法であって、
前記ＡＴＭ網よりのＡＴＭセルのペイロードからデータ信号および制御信号各々を抽出する第４の処理と、
前記データ通信装置へのデータ信号線上および少なくとも１つの制御信号線上の各々に、前記第４の処理で抽出したデータ信号および制御信号各々を送出する第５の処理と、をさらに有すること
を特徴とする中継方法。
【請求項３】
請求項１または２記載の中継方法であって、
前記最小パルス幅がラッチ周期より短い制御信号とは、ＲＳ/ＣＤ信号であること
を特徴とする中継方法。
【請求項４】
データ通信装置およびＡＴＭ（Asynchronous Transfer Mode）網間の中継を行なう中継装置であって、
前記データ通信装置よりの少なくとも１つの制御信号線上の制御信号を、端末速度と、ＡＴＭセルのペイロードへのデータ信号格納ビット数と、当該制御信号について予め定められたＡＴＭセルのペイロードへの格納ビット数とに応じて定まるラッチ周期でラッチする制御信号ラッチ手段と、
ＡＴＭセルを、そのペイロードに、前記データ通信装置よりのデータ信号線上のデータ信号を前記データ信号格納ビット数分格納すると共に、前記制御信号ラッチ手段でラッチした制御信号各々を当該制御信号について前記予め定められた格納ビット数分格納して、前記ＡＴＭ網へ送出する多重化手段と、
最小パルス幅がラッチ周期より短い制御信号を、少なくとも前記最小パルス幅よりも短いプリラッチ周期でプリラッチし、プリラッチした値が信号オンを示している場合に、少なくとも当該制御信号の前記制御信号ラッチ手段でのラッチタイミングとなるまで保持する制御信号プリラッチ手段と、を有し、
前記制御信号ラッチ手段は、
前記最小パルス幅がラッチ周期より短い制御信号について、前記制御信号プリラッチ手段によりプリラッチされている値をラッチすること
を特徴とする中継装置。
【請求項５】
請求項４記載の中継装置であって、
前記ＡＴＭ網よりのＡＴＭセルのペイロードからデータ信号および制御信号各々を抽出する分離手段と、
前記データ通信装置へのデータ信号線上に、前記分離処理で抽出したデータ信号を送出するデータ信号送出手段と、
前記データ通信装置への少なくとも１つの制御信号線上に、前記分離手段で抽出した制御信号を送出する制御信号送出手段と、をさらに有すること
を特徴とする中継装置。
【請求項６】
請求項４または５記載の中継装置であって、
前記最小パルス幅がラッチ周期より短い制御信号とは、ＲＳ/ＣＤ信号であること
を特徴とする中継装置。
【請求項７】
ＡＴＭ網を介して互いに接続された１対の請求項４、５または６記載の中継装置と、前記ＡＴＭ網および前記１対の中継装置を介して互いに接続された１対のデータ通信装置と、を有すること
を特徴とするＡＴＭネットワークシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ通信装置およびＡＴＭ（Asynchronous Transfer Mode）網間の中継技術に関し、特に、ＸシリーズやＶシリーズといったインターフェースを有するデータ通信装置が、データ信号線上のデータ信号（ユーザデータ）に加えて制御信号線上の制御信号（制御データ）を、ＡＴＭ網と送受するのに好適な技術に関する。
【０００２】
【従来の技術】
従来より、ＸシリーズやＶシリーズといったインターフェースを有するデータ通信装置間のデータ通信をＡＴＭ網を介して中継する通信システムの構築が行なわれている。
【０００３】
この種の通信システムでのデータ通信は、従来、常時固定モード（全二重通信）で運用されていた。これは、ＡＴＭセルのヘッダに、データ通信装置よりの各種制御信号線上の制御信号（ＲＳ/ＣＤ、ＣＳ、ＥＲ/ＤＲ、ＣＩ信号等）を格納するためのスロットが用意されていないためである。このため、半二重通信で各種制御信号を送受することによりデータの提供サービスを実施するオンライン端末等のデータ通信装置を、上記のＡＴＭ網を介してデータ通信を中継する通信システムに組み込むことが困難であった。
【０００４】
そこで、本発明者等は、ＡＴＭセルのペイロードの１部にデータ通信装置間で送受する各種制御信号を格納するためのスロットを設け、このスロットを用いて各種制御信号をデータ通信装置間で送受する方法および装置を発明した（特開２０００-２６１４３７号公報参照）。
【０００５】
【発明が解決しようとする課題】
ところで、特開２０００-２６１４３７号公報記載の発明では、各種制御信号線上の制御信号を、端末速度と、ＡＴＭセルのペイロードに格納するデータ信号の格納ビット数と、当該制御信号について予め定められたＡＴＭセルへの格納ビット数とに応じて定まるラッチ周期でラッチしている。そして、ラッチした各種制御信号のそれぞれを、当該制御信号について予め定められたＡＴＭセルのペイロードへの格納ビット数分、当該ペイロード中の前記格納ビット数分のスロットに格納するようにしている。
【０００６】
したがって、ＡＴＭセルへの格納ビット数が少ないと、制御信号の種類によっては、最小パルス幅がラッチ周期よりも短くなってしまい、当該ラッチ周期では、このようなパルス幅の制御信号をもはやラッチできなくなってしまう。
【０００７】
いま、データ信号のＡＴＭセルへの格納ビット数を３６０ビット、端末速度をＡ(bit/sec)とすると、１つのＡＴＭセルへデータ信号を格納するのにかかる時間は、３６０/Ａ(sec)となる。ここで、ＲＳ/ＣＤ信号のＡＴＭセルへの格納ビット数を８ビットとした場合、ＲＳ/ＣＤ信号のラッチ周期は、３６０/Ａ(sec)間に８回ラッチすればよいから、４５/Ａ(sec)となる。例えば、データ通信装置の端末速度を９６００(bit/sec)とすると、ＲＳ/ＣＤ信号のラッチ周期は約４.７ｍ(sec)となる。したがって、ＲＳ/ＣＤ信号には、このラッチ周期約４.７ｍ(sec)よりも短いパルス幅（例えば０.４ｍ(sec)程度）の信号が存在し得るため、ＲＳ/ＣＤ信号を確実にラッチできない。
【０００８】
なお、以下の説明では、端末速度の逆数、つまり、１ビットの伝送時間を、端末速度の１ビット間隔と呼ぶこととする。上記の例の場合、ＲＳ/ＣＤ信号のラッチ周期は、端末速度の４５ビット間隔ということになる。
【０００９】
本発明は、上記事情を鑑みてなされたものであり、本発明の目的は、データ通信装置およびＡＴＭ網間において、各種制御信号を確実に送受できるようにすることにある。
【００１０】
【課題を解決するための手段】
上記目的達成のために、本発明は、ＸシリーズやＶシリーズといったインターフェースを有するデータ通信装置よりの各種制御信号線上の制御信号各々を、端末速度と、ＡＴＭセルのペイロードへのデータ信号格納ビット数と、当該制御信号について予め定められたＡＴＭセルのペイロードへの格納ビット数とに応じて定まるラッチ周期でラッチする第１の処理と、
ＡＴＭセルを、そのペイロードに、前記データ通信装置よりのデータ信号線上のデータ信号を前記データ信号格納ビット数分格納すると共に、前記第１の処理でラッチした制御信号各々を当該制御信号について前記予め定められた格納ビット数分格納して、前記ＡＴＭ網へ送出する第２の処理と、
最小パルス幅がラッチ周期より短い制御信号を、少なくとも前記最小パルス幅よりも短いプリラッチ周期でプリラッチし、プリラッチした値が信号オンを示している場合に、少なくとも当該制御信号の前記第１の処理でのラッチタイミングとなるまで保持する第３の処理と、を有する。
【００１１】
そして、前記第１の処理において、前記最小パルス幅がラッチ周期より短い制御信号について、前記第３の処理によりプリラッチされている値をラッチさせるようにしている。
【００１２】
上記の構成により、例えば、前記第３の処理によりＲＳ/ＣＤ信号をプリラッチするようにした場合、端末速度と、ＡＴＭセルのペイロードへのデータ信号格納ビット数と、ＲＳ/ＣＤ信号のＡＴＭセルのペイロードへの格納ビット数とに応じて定まるラッチ周期（例えば、データ信号の格納ビット数を３６０ビット、制御信号の格納ビット数を８ビットとした場合、端末速度の４５ビット間隔）よりも短いパルス幅のＲＳ/ＣＤ信号が、データ通信装置より送出された場合でも、このＲＳ/ＣＤ信号をプリラッチして、次のラッチタイミングとなるまで保持するので、ＲＳ/ＣＤ信号を確実にＡＴＭ網へ伝送することができる。
【００１３】
このように本発明によれば、データ通信装置およびＡＴＭ網間において、各種制御信号を確実に送受することが可能となる。
【００１４】
【発明の実施の形態】
以下に、本発明の一実施形態について説明する。
【００１５】
図１は、本発明の一実施形態が適用されたＡＴＭネットワークシステムの概略例を示す図である。
【００１６】
図１において、Ａビルには、データ通信装置Ａ１０1、Ｄ１０4およびＥ１０5と、これらのデータ通信装置と接続するＡＴＭ多重化装置Ａ２０1とが設置されている。また、Ｂビルには、データ通信装置Ｂ１０2と、このデータ通信装置と接続するＡＴＭ多重化装置Ｂ２０2とが設置されている。また、Ｃビルには、データ通信装置Ｃ１０3、Ｆ１０6と、これらのデータ通信装置と接続するＡＴＭ多重化装置Ｃ２０3とが設置されている。なお、データ通信装置Ｃ１０3は、モデム３０1、３０2を介してＡＴＭ多重化装置Ｃ２０3と接続している。また、データ通信装置Ｆ１０6は、ＤＣＥ（Data Circuit Terminating Equipment)としての機能を有している。各ビルに設置されているＡＴＭ多重化装置Ａ２０1、Ｂ２０2およびＣ２０3は、ＡＴＭ網４０を介して互い接続されている。
【００１７】
図１では、点線で示すように、Ａビル内のデータ通信装置Ａ１０1とＢビル内のデータ通信装置Ｂ１０2とが、ＡＴＭ多重化装置Ａ２０1、Ｂ２０2およびＡＴＭ網４０を介して通信を行ない、また、Ａビル内のデータ通信装置Ｄ１０4とＣビル内のデータ通信装置Ｃ１０3とが、ＡＴＭ多重化装置Ａ２０1、Ｃ２０3、ＡＴＭ網４０およびモデム３０1、３０2を介して通信を行ない、そして、Ａビル内のデータ通信装置Ｅ１０5とＣビル内のデータ通信装置Ｆ１０6とが、ＡＴＭ多重化装置Ａ２０1、Ｃ２０3およびＡＴＭ網４０を介して通信を行なっている。
【００１８】
ここで、各データ通信装置Ａ１０1〜Ｆ１０6は、Ｘシリーズ（例えばＸ．２１）やＶシリーズ（例えばＶ．２４、Ｖ．３５）といったインターフェースを介して、それぞれ対応するＡＴＭ多重化装置Ａ２０1〜Ｃ２０3と接続している。図２に、ＸシリーズやＶシリーズといったインターフェースを持つデータ通信装置Ａ１０1〜Ｆ１０6同士を通信させるために必要な各種信号線を示す。
【００１９】
図示するように、各種信号線５０には、ＳＤ、ＲＤ、ＳＴ１、ＲＴ、ＳＴ２、ＲＳ、ＣＳ、ＣＤ、ＥＲ、ＤＲ、ＣＩ等がある。ＳＤ（Send Data）は、端末から送信されるデータである。ＲＤ（Receive Data）は、端末へ送信するデータである。ＳＴ１（Signal Timing 1）は、端末からのデータ信号受信エレメントタイミングである。ＳＴ２（Signal Timing 2）は、端末のデータ送信用エレメントタイミングである。ＲＴ（Recevie Timing）は、端末のデータ受信用エレメントタイミングである。ＲＳ（Request to Send）は、ＤＣＥへ出力するデータがあることを示す。ＣＳ（Clear to Send）は、ＤＣＥが通信回線へのデータ送信が可能であることを示す。ＣＤ（Carrier Detect）は、ＤＣＥが通信回線から有効な信号を受信していることを示す。ＥＲ（Equipment Ready）は、ＤＴＥ(Data Terminal Equipment)がＤＣＥに対し、データの入出力ができることを示す。ＤＲ（Dataset Ready）は、ＤＣＥが動作できることを示す。そして、ＣＩ（Call Indicate）は、ＤＣＥが通信回線から呼び出されていることを示す。
【００２０】
さて、本実施形態において、各ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3は、ＡＴＭセルのペイロードに、ＲＳ、ＣＳ、ＣＤ、ＥＲ、ＤＲ、ＣＩといった各種制御信号を、データ信号と共に多重化している。これにより、データ通信装置Ａ１０1〜Ｆ１０6間において、各種制御信号を送受できるようにしている。
【００２１】
なお、データ通信装置Ａ１０1〜Ｆ１０6間で送受される各種制御信号の伝送形態は、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3がＤＴＥとして機能するか、それとも、ＤＣＥとして機能するかで異なってくる。
【００２２】
図３に、データ通信装置Ａ１０1〜Ｆ１０6間で送受される各種制御信号の伝送形態の１例を示す。ここでは、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3間を接続するＡＴＭ網４０を省略している。
【００２３】
図３に示すように、ＤＣＥモードで機能するＡＴＭ多重化装置Ａ２０1に接続されたデータ通信装置Ａ１０1と、ＤＣＥモードで機能するＡＴＭ多重化装置Ｂ２０2に接続されたデータ通信装置Ｂ１０2との間で送受される各種制御信号の信号形態は、以下のようになる。
【００２４】
すなわち、一方のデータ通信装置から送信されたＲＳ信号、ＥＲ信号は、当該一方のデータ通信装置に接続されたＡＴＭ多重化装置およびＡＴＭ網４０を介して、他方のデータ通信装置に接続されたＡＴＭ多重化装置へ伝送され、それから、前記他方のデータ通信装置へ、ＲＳ信号はＣＤ信号として、そして、ＥＲ信号はＤＲ信号として伝送される。ここで、前記一方のデータ通信装置に接続されたＡＴＭ多重化装置は、当該一方のデータ通信装置からＲＳ信号を受け取ると、ＣＳ信号を前記一方のデータ通信装置に送信する。また、各ＡＴＭ多重化装置は、自装置に接続されたデータ通信装置へＣＩ信号を送信する。
【００２５】
また、ＤＣＥモードで機能するＡＴＭ多重化装置Ａ２０1に接続されたデータ通信装置Ｅ１０5と、ＤＴＥモードで機能するＡＴＭ多重化装置Ｃ２０3に接続されたデータ通信装置Ｆ１０6（ＤＣＥとしての機能を有するデータ通信装置）との間で送受される各種制御信号の信号形態は、以下のようになる。
【００２６】
すなわち、ＤＣＥモードで機能するＡＴＭ多重化装置Ａ２０1に接続されたデータ通信装置Ｅ１０5から送信されたＲＳ信号、ＥＲ信号は、ＡＴＭ多重化装置Ａ２０1およびＡＴＭ網４０を介して、ＤＴＥモードで機能するＡＴＭ多重化装置Ｃ２０3へ伝送され、それから、ＡＴＭ多重化装置Ｃ２０3に接続するデータ通信装置Ｆ１０6へ、ＲＳ信号はＲＳ信号として、そして、ＥＲ信号はＥＲ信号として伝送される。また、データ通信装置Ｆ１０6から送信されたＣＳ信号、ＣＤ信号、ＤＲ信号およびＣＩ信号は、ＡＴＭ多重化装置Ｃ２０3およびＡＴＭ網４０を介してＡＴＭ多重化装置Ａ２０1へ伝送され、それから、ＡＴＭ多重化装置Ａ２０1に接続するデータ通信装置Ｅ１０5へ、ＣＳ信号はＣＳ信号として、ＣＤ信号はＣＤ信号として、ＤＲ信号はＤＲ信号として、そして、ＣＩ信号はＣＩ信号として、それぞれ伝送される。
【００２７】
また、ＤＣＥモードで機能するＡＴＭ多重化装置Ａ２０1に接続されたデータ通信装置Ｄ１０4と、ＤＴＥモードで機能するＡＴＭ多重化装置Ｃ２０3にモデム３０1、３０2を介して接続されたデータ通信装置Ｃ１０3との間で送受される各種制御信号の信号形態は、以下のようになる。
【００２８】
すなわち、ＤＣＥモードで機能するＡＴＭ多重化装置Ａ２０1に接続されたデータ通信装置Ｄ１０4から送信されたＲＳ信号、ＥＲ信号は、ＡＴＭ多重化装置Ａ２０1およびＡＴＭ網４０を介して、ＤＴＥモードで機能するＡＴＭ多重化装置Ｃ２０3へ伝送され、それから、ＡＴＭ多重化装置Ｃ２０3に接続するモデム３０1へ、ＲＳ信号はＲＳ信号として、そして、ＥＲ信号はＥＲ信号として伝送される。モデム３０2がモデム３０1より受け取ったＲＳ信号、ＥＲ信号は、それぞれＣＤ信号、ＤＲ信号として、モデム３０2に接続されたデータ通信装置Ｃ１０3へ伝送される。ここで、ＡＴＭ多重化装置Ａ２０1は、データ通信装置Ｄ１０4からＲＳ信号を受け取るとＣＳ信号をデータ通信装置Ｄ１０4に送信する。また、ＡＴＭ多重化装置Ａ２０1は、データ通信装置Ｄ１０4へＣＩ信号を送信する。
【００２９】
また、モデム３０2に接続されたデータ通信装置Ｃ１０3から送信されたＲＳ信号、ＥＲ信号は、モデム３０2を介してモデム３０1へ伝送され、それから、ＤＴＥモードで機能するＡＴＭ多重化装置Ｃ２０3へ、ＲＳ信号はＣＤ信号として、そして、ＥＲ信号はＤＲ信号として伝送される。ＡＴＭ多重化装置Ｃ２０3がモデム３０1より受け取ったＣＤ信号、ＤＲ信号は、ＡＴＭ網４０およびＡＴＭ多重化装置Ａ２０1を介してデータ通信装置Ｄ１０4へ、ＣＤ信号はＣＤ信号として、そして、ＤＲ信号はＤＲ信号として伝送される。
【００３０】
次に、本実施形態において、各ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3間で送受されるＡＴＭセルのフォーマットについて説明する。
【００３１】
図４に、本実施形態で用いるＡＴＭセルのフォーマット例を示す。
【００３２】
図示するように、本実施形態で用いるＡＴＭセルは、ＴＴＣ標準のＡＴＭヘッダ６１と、ペイロード６２とを有する。
【００３３】
ＡＴＭヘッダ６１には、ＧＦＣ（一般的フロー制御）、ＶＰＩ（仮想パス識別子）、ＶＣＩ（仮想チャンネル識別子）、ＰＴＩ（ペイロードタイプ識別子）、ＣＬＰ（セル損失優先表示）およびＨＥＣ（ヘッダ誤り制御）が含まれている。
【００３４】
ペイロード６２には、データ信号（ユーザデータ）を格納するためのユーザデータ格納領域６２１と、シーケンス番号およびシーケンス番号保護のためのＳＮ/ＳＮＰ領域６２２と、各種制御信号を格納するための制御信号Ａ格納領域６２３および制御信号Ｂ格納領域６２４とを有する。
【００３５】
本実施形態では、図５に示すように、制御信号Ａ格納領域６２３にＲＳ/ＣＤ信号を８ビット格納し（図５（ａ））、制御信号Ｂ格納領域６２４に、ＣＳ信号、ＥＲ/ＤＲ信号およびＣＩ信号を、それぞれ、４ビット、２ビットおよび２ビットずつ格納するようにしている（図５（ｂ））。なお、図５において、下段に示すラッチタイミング番号は、後述する図７のラッチタイミング番号を示しており、このラッチタイミング番号でラッチされた情報が、そのラッチタイミング番号が付されたスロットに格納される。
【００３６】
ここで、各種制御情報のラッチ周期について説明する。
【００３７】
本実施形態では、本発明者等の特許出願（特開２０００-２６１４３７号）と同じように、各種制御信号線上の制御信号各々を、端末速度と、ＡＴＭセルのペイロードに格納するデータ信号格納ビット数と、当該制御信号について予め定められたＡＴＭセルへの格納ビット数とに応じて定まるラッチ周期でラッチしている。そして、ラッチした各種制御信号のそれぞれを、当該制御信号について予め定められたＡＴＭセルのペイロードへの格納ビット数分、当該ペイロード中の前記格納ビット数分のスロットに格納するようにしている。
【００３８】
例えば、１つのＡＴＭセル中に格納されるデータ信号のビット数が３６０ビットの場合、図５（ａ）に示すように、１つのＡＴＭセル中にＲＳ/ＣＤ信号が８ビット格納されるならば、ＲＳ/ＣＤ信号のラッチ周期は、端末速度の３６０/８＝４５ビット間隔となる。また、図５（ｂ）に示すように、１つのＡＴＭセル中にＣＳ信号が４ビット格納されるならば、ＣＳ信号のラッチ周期は、端末速度の３６０/４＝９０ビット間隔となる。また、１つのＡＴＭセル中にＥＲ/ＤＲ信号およびＣＩ信号がそれぞれ２ビット格納されるならば、ＥＲ/ＤＲ信号およびＣＩ信号のラッチ周期は、共に、端末速度の３６０/２＝１８０ビット間隔となる。
【００３９】
次に、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の機能構成とその処理を具体的に説明する。
【００４０】
まず、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の多重部の機能構成とその処理について説明する。
【００４１】
図６は、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の多重部の機能構成を示す図である。図示するように、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の多重部は、ルート選択部２０１と、ラッチ部２０２と、Ｓ/Ｐセル化部２０３と、セル多重部２０４と、プリラッチ部２０５と、ＤＣＥ/ＤＴＥモード制御部２０６とを有する。ＤＣＥ/ＤＴＥモード制御部２０６は、自身のＡＴＭ多重化置の動作モードに従って各部の動作を制御する。ルート選択部２０１は、データ通信装置よりの各信号線に接続されており、ＤＣＥ/ＤＴＥモード制御部２０６より指示された動作モードに従って各信号線上の各信号を内部へ中継する。
【００４２】
なお、図６に示す例では、図３に示すデータ通信装置Ｅ１０5-データ通信装置Ｆ１０6間のデータ通信におけるＡＴＭ多重化装置Ａ２０1、Ｂ２０2の多重部の動作モードを示しているが、その他のデータ通信装置Ａ１０1〜Ｆ１０6間におけるＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の多重部の動作モードも、ルート選択部２０１における各信号の内部への中継内容が異なる点（図３参照）を除いて基本的に同様である。
【００４３】
さて、図６において、データ通信装置よりのＲＳ信号線、ＣＤ信号線、ＣＳ信号線、ＥＲ信号線、ＤＲ信号線およびＣＩ信号線は、入力制御信号線として、ルート選択部２０１に接続されている。ルート選択部２０１は、出力制御信号線として、ＲＳ/ＣＤ信号線、ＣＳ信号線、ＥＲ/ＤＲ信号線およびＣＩ信号線を有しており、ＤＣＥ/ＤＴＥモード制御部２０６よりの指示に従い、ＤＣＥモードまたはＤＴＥモードに応じて、入力制御信号線を、ＲＳ/ＣＤ信号線、ＣＳ信号線、ＥＲ/ＤＲ信号線およびＣＩ信号線と接続する。具体的には、ＤＣＥモードのときは、入力側のＲＳ信号線を出力側のＲＳ/ＣＤ信号線に接続し、入力側のＥＲ信号線を出力側のＥＲ/ＤＲ信号線に接続する。一方、ＤＴＥモードのときは、入力側のＣＤ信号線を出力側のＲＳ/ＣＤ信号線に接続し、入力側のＤＲ信号線を出力側のＥＲ/ＤＲ信号線に接続し、そして、入力側のＣＳ信号線、ＣＩ信号線を、それぞれ、出力側のＣＳ信号線、ＣＩ信号線に接続する。
【００４４】
また、データ通信装置よりのデータ信号線は、ルート選択部２０１を介して、Ｓ/Ｐセル化部２０３と接続される。Ｓ/Ｐセル化部２０３は、データ信号線を介してデータ通信装置より端末速度でシリアルに送られてくるデータ信号を、８ビット単位のパラレル信号に変換し、セル多重部２０４へ送出する。
【００４５】
ラッチ部２０２は、ルート選択部２０５よりのＲＳ/ＣＤ信号線、ＣＳ信号線、ＥＲ/ＤＲ信号線およびＣＩ信号線上の制御信号各々を、端末速度と、ＡＴＭセルのペイロードに格納するデータ信号格納ビット数と、当該制御信号について予め定められたＡＴＭセルへの格納ビット数とに応じて定まるラッチ周期でラッチする。そして、ラッチしたＲＳ/ＣＤ信号、ＣＳ信号、ＥＲ/ＤＲ信号およびＣＩ信号の各々を、セル多重部２０４へ送出する。
【００４６】
セル多重部２０４は、ラッチ部２０２より送られてきたＲＳ/ＣＤ信号、ＣＳ信号、ＥＲ/ＤＲ信号およびＣＩ信号と、Ｓ/Ｐセル化部２０３より送られてきたデータ信号とを、所定のセル化タイミングでＡＴＭセルのペイロード６２へ格納する。例えば、図４および図５に示すＡＴＭセルのフォーマットの場合は、Ｓ/Ｐセル化部２０３より８ビット単位で送られてくるデータ信号を、３６０ビット分、ユーザデータ格納領域６２１に格納する。また、ラッチ部２０２より送られてくるＲＳ/ＣＤ信号を、８ビット分、制御信号Ａ格納領域６２３に格納する。また、ラッチ部２０２よりＣＳ信号、ＥＲ/ＤＲ信号およびＣＩ信号とを、ＣＳ信号については４ビット分、ＥＲ/ＤＲ信号およびＣＩ信号についてはそれぞれ２ビット分、制御信号Ｂ格納領域６２４に格納する。そして、このようにして作成したＡＴＭセルをＡＴＭ網４０へ送出する。
【００４７】
ここで、図７に、ラッチ部２０２でのＲＳ/ＣＤ信号、ＣＳ信号、ＥＲ/ＤＲ信号およびＣＩ信号各々のラッチタイミングを示す。この例では、図４および図５に示すＡＴＭセルのフォーマットの場合、つまり、データ信号のＡＴＭセルへの格納ビット数が３６０ビット、ＲＳ/ＣＤ信号のＡＴＭセルへの格納ビット数が８ビット、ＣＳ信号のＡＴＭセルへの格納ビット数が４ビット、そして、ＥＲ/ＤＲ信号およびＣＩ信号各々のＡＴＭセルへの格納ビット数がそれぞれ２ビットの場合を例示している。データ信号のＡＴＭセルへの格納ビット数が３６０ビットの場合、１つのＡＴＭセルに格納するに必要なデータ信号をデータ通信装置より受け取るのにかかる時間は、３６０ビット/端末速度である。したがって、上述したように、ＲＳ/ＣＤ信号のＡＴＭセルへの格納ビット数が８ビットであれば、３６０ビット/端末速度の時間内に、ＲＳ/ＣＤ信号を８回ラッチすればよいので、ラッチ周期７０１は（３６０ビット/端末速度）/８ビット＝４５ビット/端末速度、つまり、端末速度の４５ビット間隔となる。同様に、ＣＳ信号のラッチ周期７０２は端末速度の９０ビット間隔、そして、ＥＲ/ＤＲ信号およびＣＩ信号のラッチ周期７０３は、端末速度の１８０ビット間隔となる。なお、上述したように、図５に示すラッチタイミング番号は、図７に示すラッチタイミング番号でラッチしたときの情報が格納されるスロットを示している。
【００４８】
ところで、上述したように、ＲＳ/ＣＤ信号には、非常に短いパルス幅の信号が存在し得る。このため、ＲＳ/ＣＤ信号のラッチ周期７０１が長いと、このような短いパルス幅のＲＳ/ＣＤ信号を確実にラッチできない場合がある。例えば、端末速度を９６００(bit/sec)とすると、ＲＳ/ＣＤ信号のラッチ周期（端末速度の４５ビット間隔）は約４.７ｍ(sec)となる。したがって、ＲＳ/ＣＤ信号には、このラッチ周期約４.７ｍ(sec)よりも短いパルス幅（例えば０.４ｍ(sec)程度）の信号が存在し得るため、ＲＳ/ＣＤ信号を確実にラッチできない。
【００４９】
そこで、本実施形態では、ルート選択部２０１とラッチ部２０２との間に、ルート選択部２０５よりのＲＳ/ＣＤ信号線上のＲＳ/ＣＤ信号を、少なくともＲＳ/ＣＤ信号の最小パルス幅よりも短いプリラッチ周期（例えば端末速度の４ビット間隔）でプリラッチし、プリラッチした値がＲＳ/ＣＤ信号オフを示している場合は、当該値を次のプリラッチタイミングとなるまで保持し、プリラッチした値がＲＳ/ＣＤ信号オンを示している場合は、当該値を、ラッチ部２０２がＲＳ/ＣＤ信号の次のラッチタイミングとなるまで保持するプリラッチ部２０５を設けている。そして、ラッチ部２０２に、プリラッチ部２０５で保持されている値をラッチさせるようにしている。
【００５０】
図８に、プリラッチ部２０５とラッチ部２０２のＲＳ/ＣＤ信号ラッチ部分との具体的な構成例を、そして、図９に、図８の各点での信号タイミングを示す。ここで、ＦＦ（フリップフロップ）回路２０２１がラッチ部２０２のＲＳ/ＣＤ信号ラッチ部分に相当し、その他の構成はプリラッチ部２０５に相当する。
【００５１】
図８および図９において、ＦＦ回路２０５１は、プリラッチ周期パルスがオンになるタイミングで、ルート選択部２０１よりのＲＳ/ＣＤ信号線上のＲＳ/ＣＤ信号をラッチし、その値を出力する（ａ点）。ＦＦ回路２０５２は、プリラッチ周期パルスがオンになるタイミングでＦＦ回路２０５１の出力をラッチし、その値の反転値を出力する（ｂ点）。したがって、ＡＮＤ回路２０５７の出力は、ＲＳ/ＣＤ信号線上のＲＳ/ＣＤ信号がオンのとき、プリラッチ周期パルスがオンになるタイミングでオンになる、プリラッチ周期幅のパルスとなる（ｃ点）。このパルスは、ＥＮ（イネーブル）パルスとしてＦＦ回路２０５３に入力される。
【００５２】
ＦＦ回路２０５３は、ＥＮパルスがオンになると、プリラッチ周期パルスがオンになるタイミングでＨレベルを出力する。そして、Ｒ（リセット）パルスが入力されるまで、Ｈレベルの出力を維持する。ここで、ＦＦ回路２０５４およびＦＦ回路２０５５により構成される遅延回路により、４５ビット周期パルスが遅延され、これがＲパルスとしてＦＦ回路２０５３に入力される（ｅ点）。したがって、ＦＦ回路２０５３より出力されるＨレベルは、ＲＳ/ＣＤ信号がすでにオンからオフに移行している場合でも、ＦＦ回路２０５３がＨレベルを出力してから端末速度の４５ビット周期パルスが最初にオンとなるまで、維持される（ｄ点）。
【００５３】
このため、ＯＲ回路２０５８の出力は、ＲＳ/ＣＤ信号がオンになるとオンになり、ＲＳ/ＣＤ信号がオンからオフに移行してから端末速度の４５ビット周期パルスが最初にオンとなるまで、オン状態を維持するパルスとなる（ｆ点）。したがって、ＦＦ回路２０５３は、端末速度の４５ビット周期パルスのラッチタイミングで、端末速度の４５ビット周期よりも短いパルス幅のＲＳ/ＣＤ信号を確実にラッチできる。
【００５４】
なお、図８および図９に示す具体例は一例にすぎない。ルート選択部２０５よりのＲＳ/ＣＤ信号線上のＲＳ/ＣＤ信号を、少なくともＲＳ/ＣＤ信号の最小パルス幅よりも短いプリラッチ周期でプリラッチし、プリラッチした値がＲＳ/ＣＤ信号オフを示している場合は、当該値を次のプリラッチタイミングとなるまで保持し、プリラッチした値がＲＳ/ＣＤ信号オンを示している場合は、当該値を、ラッチ部２０２がＲＳ/ＣＤ信号の次のラッチタイミングとなるまで保持することができるものであれば、他の構成のプリラッチ部２０５を設けても構わない。
【００５５】
次に、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の分離部の機能構成とその処理について説明する。
【００５６】
図１０は、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の分離部の機能構成を示す図である。図示するように、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の分離部は、セル分離部２１１と、信号生成部２１２と、Ｐ/Ｓデセル化部２１３と、ルート選択部２１４と、ＤＣＥ/ＤＴＥモード制御部２１５とを有する。ＤＣＥ/ＤＴＥモード制御部２１５は、自身のＡＴＭ多重化置の動作モードに従って、各部の動作を制御する。ルート選択部２１４は、データ通信装置への各信号線に接続されており、ＤＣＥ/ＤＴＥモード制御部２１５より指示された動作モードに従って各信号を各信号線上へ中継する。
【００５７】
なお、図１０に示す例では、図３に示すデータ通信装置Ｅ１０5-データ通信装置Ｆ１０6間のデータ通信におけるＡＴＭ多重化装置Ａ２０1、Ｂ２０2の分離部の動作モードを示しているが、その他のデータ通信装置Ａ１０1〜Ｆ１０6間におけるＡＴＭ多重化装置Ａ２０1〜Ｃ２０3の分離部の動作モードも、ルート選択部２０１における各信号の外部への中継内容が異なる点（図３参照）を除いて基本的に同様である。
【００５８】
さて、図１０において、セル分離部２１１は、ＡＴＭ網４０より受け取ったＡＴＭセルのペイロード６２のユーザデータ格納領域６２１からデータ信号を取り出し、８ビット単位のパラレル信号としてＰ/Ｓデセル化部２１３へ送出する。また、前記ペイロード６２の制御信号Ａ格納領域６２３から８ビットのＲＳ/ＣＤ信号を取り出して、信号生成部２１２へ送出すると共に、前記ペイロード６２の制御信号Ｂ格納領域６２４から、４ビットのＣＳ信号、２ビットのＥＲ/ＤＲ信号および２ビットのＣＩ信号を取り出して、信号生成部２１２へ送出する。
【００５９】
Ｐ/Ｓデセル化部２１３は、セル分離部２１１より８ビット単位のパラレル信号として順次受け取ったデータ信号をシリアル信号に変換し、これを端末速度で、ルート選択部２１４へのデータ信号線上に送出する。
【００６０】
一方、信号生成部２１２は、セル分離部２１１より受け取った８ビットのＲＳ/ＣＤ信号の各ビットを示す信号を、端末速度の４５ビット間隔で、ルート選択部２１４へのＲＳ/ＣＤ信号線上に送出する。この際、ビット値が信号オンを示している場合は、例えば、端末速度の４５ビット間隔のパルス幅を持つパルス信号として送出する。また、セル分離部２１１より受け取った４ビットのＣＳ信号の各ビットを示す信号を、端末速度の９０ビット間隔で、ルート選択部２１４へのＣＳ信号線上に送出する。この際、ビット値が信号オンを示している場合は、例えば、端末速度の９０ビット間隔のパルス幅を持つパルス信号として送出する。また、セル分離部２１１より受け取った２ビットのＥＲ/ＤＲ信号の各ビットを示す信号および２ビットのＣＩ信号の各ビットを示す信号を、それぞれ、端末速度の１８０ビット間隔で、ルート選択部２１４へのＥＲ/ＤＲ信号線、ＣＩ信号線上に送出する。この際、ビット値が信号オンを示している場合は、例えば、端末速度の１８０ビット間隔のパルス幅を持つパルス信号として送出する。
【００６１】
信号生成部２１２よりのＲＳ/ＣＤ信号線、ＣＳ信号線、ＥＲ/ＤＲ信号線およびＣＩ信号線は、入力制御信号線として、ルート選択部２１４に接続されている。ルート選択部２１４は、出力制御信号線として、データ通信装置へのＲＳ信号線、ＣＤ信号線、ＣＳ信号線、ＥＲ信号線、ＤＲ信号線およびＣＩ信号線を有しており、ＤＣＥ/ＤＴＥモード制御部２１５よりの指示に従い、ＤＣＥモードまたはＤＴＥモードに応じて、入力制御信号線を、ＲＳ信号線、ＣＤ信号線、ＣＳ信号線、ＥＲ信号線、ＤＲ信号線およびＣＩ信号線と接続する。具体的には、ＤＣＥモードのときは、入力側のＲＳ/ＣＤ信号線を出力側のＣＤ信号線に接続し、入力側のＥＲ/ＤＲ信号線を出力側のＤＲ信号線に接続し、そして、入力側のＣＳ信号線、ＣＩ信号線を、それぞれ、出力側のＣＳ信号線、ＣＩ信号線に接続する。一方、ＤＴＥモードのときは、入力側のＲＳ/ＣＤ信号線を出力側のＲＳ信号線に接続し、入力側のＥＲ/ＤＲ信号線を出力側のＥＲ信号線に接続する。
【００６２】
また、Ｐ/Ｓデセル化部２１３よりのデータ信号線は、ルート選択部２１４を介して、データ通信装置へのデータ信号線に接続されている。
【００６３】
これにより、データ通信装置へのデータ信号線上にデータ信号が送出され、データ通信装置への各種制御線上に、そのときのＤＣＥモードまたはＤＴＥモードに応じた制御信号が送出される。
【００６４】
以上、本発明の一実施形態について説明した。
【００６５】
本実施形態によれば、上記のプリラッチ部２０５を設けたことにより、最小パルス幅がラッチ周期（例えば端末速度４５ビット間隔）より短いＲＳ/ＣＤ信号を、確実にＡＴＭセルのペイロード６２に格納してＡＴＭ網４０へ伝送することが可能となる。
【００６６】
なお、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
【００６７】
例えば、上記の実施形態では、プリラッチ部２０５をラッチ部２０２のＲＳ/ＣＤ信号ラッチ部分の前段に設けた場合について説明したが、プリラッチ部２０５は、ラッチ部２０２の、最小パルス幅がラッチ周期より短いその他の制御信号のラッチ部分の前段に設けてもよい。
【００６８】
また、上記の実施形態において、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3に、各種制御信号の伝送機能を必要に応じてオフさせるための手段を設けてもよい。例えば、ルート選択部２１０、２１４およびデータ通信装置間の各種制御線の接続をオン・オフするスイッチを設け、これに、各種制御信号の伝送を行なう制御信号伝送モードおよび各種制御信号の伝送を行なわない常時固定モードのうちいずれかを選択するためのルート選択信号を入力する。そして、当該スイッチに、入力されたルート選択信号に従って、各種制御信号の伝送機能をオン・オフさせる。
【００６９】
また、図１１に示すように、ＡＴＭ多重化装置Ａ２０1〜Ｃ２０3に設けられた、図６、図１０に示した多重部１００２、分離部１００３のそれぞれに、上記のスイッチ１００１ａ、１００１ｂを設けると共に、スイッチ１００１ａ、１００１ｂにルート選択信号を入力するための動作モード（制御信号伝送モードおよび常時固定モードのいずれか）設定部１００４を設けてもよい。
【００７０】
図１１に示すＡＴＭ多重化装置Ａ２０1〜Ｃ２０3によれば、モード設定部１００４で制御信号伝送モードが選択された場合、データ通信装置から出力された制御信号およびデータ信号は、スイッチ１００１ａを介してそのまま多重部１００２へ送られ、分離部１００３から出力された制御信号およびデータ信号はスイッチ１００１ｂを介してデータ通信装置へ出力される。
【００７１】
一方、モード設定部１００４で常時固定モードが選択された場合には、制御信号の伝送は行われず、データ信号のみが多重部１００２へ送られ、分離部１００３からはデータ信号だけがデータ通信装置へ出力される。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、データ通信装置およびＡＴＭ網間において、各種制御信号を確実に送受することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態が適用されたＡＴＭネットワークシステムの構成例を示す図である。
【図２】図１に示すデータ通信装置間で通信を行なうために必要な信号線を説明するための図である。
【図３】図１において、各種制御信号の伝送形態の一例を説明するための図である。
【図４】本発明の一実施形態で用いるＡＴＭセルフォーマットの一例を説明するための図である。
【図５】図４に示す制御信号Ａ格納エリア６２３、制御信号Ｂ格納エリア６２４に格納される各種制御信号を説明するための図である。
【図６】図１に示すＡＴＭ多重化装置の多重部の機能構成を示す図である。
【図７】図６に示すラッチ部２０２でのＲＳ/ＣＤ信号、ＣＳ信号、ＥＲ/ＤＲ信号およびＣＩ信号各々のラッチタイミングを示す図である。
【図８】図６に示すプリラッチ部２０５とラッチ部２０２のＲＳ/ＣＤ信号ラッチ部分との具体的な構成例を示す図である。
【図９】図８の各点での信号タイミングを説明するための図である。
【図１０】図１に示すＡＴＭ多重化装置の分離部の機能構成を示す図である。
【図１１】図１に示すＡＴＭ多重化装置の変形例を示す図である。
【符号の説明】
１０1〜１０6…データ通信装置
２０1〜２０3…ＡＴＭ多重化装置
３０1、３０2…モデム
４０…ＡＴＭ網
５０…信号線
６１…ＡＴＭヘッダ
６２…ペイロード
２０１、２１４…ルート選択部
２０２…ラッチ部
２０３…Ｓ/Ｐセル化部
２０４…セル多重部
２０５…プリラッチ部
２０６、２１５…ＤＣＥ/ＤＴＥモード制御部
２１１…セル分離部
２１２…信号生成部
２１３…Ｐ/Ｓデセル化部
６２１…ユーザデータ格納領域
６２２…ＳＮ/ＳＮＰ格納領域
６２３…制御信号Ａ格納領域
６２４…制御信号Ｂ格納領域
１００１ａ、１００１ｂ…スイッチ
１００２…多重部
１００３…分離部
１００４…動作モード設定部
２０２１、２０５１〜２０５５…ＦＦ回路
２０５７…ＡＮＤ回路
２０５８…ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004422356.tif 000010
【図１０】
0004422356.tif 000011
【図１１】
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