(57)【特許請求の範囲】
【請求項１】
電気的に書き込み及び消去可能な不揮発性のセルよりなるデータ格納用のセルと、パリティ格納用のセルとを含むセルアレイと、
不良セルを置換するためのリダンダンシセルと、
前記セルのデータの誤り訂正を行う誤り訂正回路と、
前記誤り訂正回路で誤り訂正されたセルのロウ座標とカラム座標を記憶保持する誤り訂正セル座標記憶部と、
前記誤り訂正セル座標記憶部に記憶保持される情報に基づき、同一カラム線上で誤り訂正されたセルの数があらかじめ定められた値を超えたことが検出された場合、前記カラム線をリダンダンシセルで置換するように切替える手段と、
を備え、
前記誤り訂正セル座標記憶部は、前記誤り訂正されたセルのロウ座標を記憶する誤り訂正セルロウ座標格納レジスタと、
前記誤り訂正されたセルのカラム座標を記憶する誤り訂正セルカラム座標格納レジスタと、を備え、
前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出す訂正数検出回路を備え、
消去時に、前記訂正数検出回路は、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出し、前記マーキング情報のパターンからカラム不良と推定された場合に、前記カラム線が前記リダンダンシセルと置換えられる、ことを特徴とする半導体記憶装置。
【請求項２】
前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルの少なくとも１つは、未使用時はセル閾値が低いオンセル状態とし、書込みにより、セル閾値が高いオフセル状態になり、消去でオンセル状態になる、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記誤り訂正セルロウ座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのロウ選択線に対応した位置のビットにマーキング情報が書き込まれ、
前記誤り訂正セルカラム座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのカラム選択線に対応した位置のビットにマーキング情報が書き込まれる、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記データ格納用のセルからの読み出しデータと、前記データ格納用のセルに対応した前記パリティ格納用のセルからのパリティ情報から、シンドロームを計算するパリティデコード回路と、
アドレスデコーダでデコードされたロウアドレスデコード信号とカラムアドレスデコード信号と前記シンドロームとから、不良ビットのロウ座標とカラム座標を特定するエラー位置検出回路と、
を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
消去時には、前記データ格納用のセルよりデータが読み出され、前記データ格納用のセルに対応した前記パリティ格納用のセルよりパリティ情報が読み出され、前記パリティデコード回路で計算されたシンドロームから不良が検出された場合、前記エラー位置検出回路は、不良ビットのロウ座標とカラム座標を特定し、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタの対応するビットに、マーキングする、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか一記載の前記半導体記憶装置を備えた端末装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、ＥＣＣ（Error  Correcting  Code）訂正回路を有した半導体記憶装置に関する。
【背景技術】
【０００２】
Ｆｌａｓｈメモリ等の電気的に消去及び書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）は、メモリセルの特性がＷｒｉｔｅ（書込み）やＥｒａｓｅ（消去）動作によって、劣化していくため、ある規定回数以上書込み／消去を実行した場合、セル動作不良として見えてくる。かかるセル動作の不良対策として、誤り訂正符号（ＥＣＣ）により、不良セルの誤り訂正を行うことで、メモリセルの書込み／消去の規定回数を増やすような手法が用いられている。
【０００３】
ＥＣＣにより誤り訂正を行う技術（「ＥＣＣ訂正技術」という）を使用する場合、以下に例を挙げるように、データ（情報ビット）格納用のメモリセル領域に加え、検査ビット（パリティビット）格納用のパリティセル領域が必要になる。パリティセルの数を増やすことで、誤り訂正が可能なビット数は増えるが、その分、チップサイズが増える。このため、製品コストとの兼合いから、現在は、１ビット誤り訂正を採用する場合が多い。誤り訂正ビットとパリティの関係について説明すると、６４ビット中の１ビットエラーを訂正する場合、６４ビット毎に、７ビットのパリティセルが必要である。６４ビット中の２ビットエラーを訂正する場合、６４ビット毎に１２ビットのパリティセルが必要である。
【０００４】
図４に、ＥＣＣの符号化と復号を行うエンコード回路とデコード回路と、誤り訂正回路を備えた半導体記憶装置の典型的な構成例を示しておく（特許文献５、６等参照）。なお、特許文献５には、ＥＣＣ誤り訂正回路を備えたＤＲＡＭが開示され、特許文献６には、オンチップのＥＣＣ誤り訂正回路を備えたＳＤＲＡＭ（Synchronous DRAM）が開示されている。図４において、１０１は、データを保持するメインセルのメモリセルアレイ、１０２は、パリティデータを格納するパリティセル用のメモリセルアレイ（パリティセルアレイ）、１０３は、メモリセルアレイ１０１のカラム線を選択するカラムセレクタ、１０４は、パリティセルアレイ１０２のカラム線を選択するカラムセレクタ、１０５はロウデコーダ、１０６は、メインセルの書込み回路、１０７はメインセルの読み出し回路、１０８はパリティセルの読み出し回路、１０９はパリティセルの書込み回路、１１０は誤り訂正回路、１１１は誤り訂正符号を復号するパリティデコード回路、１１２は誤り訂正符号を生成するパリティエンコード回路、１１３は入出力バッファ、１１４はロウ選択線、１１５はメインセルのカラム選択線、１１６はパリティセルのカラム選択線、１１７はアドレスデコーダである。
【０００５】
入出力バッファ１１３から入力された書込みデータに対して、パリティエンコード回路１１２が、ハミング符号等に基づくパリティ検査符号（パリティビット）を生成し、書込み回路１０９からパリティセル用のカラムセレクタ１０４で選択されたカラムと、ロウ選択線１１４で選択されたパリティセルに、パリティビットを書き込む。書込みデータは、書込み回路１０６からカラムセレクタ１０３で選択されたカラムと、ロウ選択線１１４で選択されたセルに書き込まれる。
【０００６】
データの読み出し時、メモリセルアレイ１０１からカラムセレクタ１０３を介して読み出し回路１０７で読み出されたセルデータと、パリティセルからカラムセレクタ１０４を介して読み出し回路１０８で読み出されたパリティをパリティデコード回路１１１が受けて復号し、誤り訂正回路１１０に復号結果を渡す。誤り訂正回路１１０は、メモリセルアレイのセルデータに誤りがある場合、これを訂正し、訂正したデータを入出力バッファ１１３を介して読み出しデータとして出力する。
【０００７】
次に、不揮発性半導体記憶装置における書込み（Ｗｒｉｔｅ）／消去（Ｅｒａｓｅ）の繰返し実行による不良発生のメカニズムについて説明しておく。不良原因としては、大きく分けて、
・書込み／消去の繰返し実行によるトンネル酸化膜劣化と、
・書込み／消去時のメモリセル高電圧印加による配線ショート、
の２つがあげられる。
【０００８】
まず、書込み／消去の繰返し実行によるトンネル酸化膜劣化について説明する。図５は、Ｆｌａｓｈメモリ用のメモリセルの断面構成を模式的に示す図である。フローティングゲート方式のＦｌａｓｈメモリのセルでは、フローティングゲート１４に蓄積された電子の数によって、メモリセルの閾値Ｖｔをコントロールしている。図５を参照して、セルの消去・書込み動作の一例を説明する。
【０００９】
消去時は、コントロールゲート電極１９をＬＯＷレベル、ウェル１０の電位を高電圧にして、フローティングゲート１４とウェル１０間にかかる高電界によってフローティングゲート１４内の電子を引き抜く（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング）。
【００１０】
書込み時は、コントロールゲート電極１９を高電圧、ソース電極１７をＬＯＷレベルの状態で、ドレイン電極１８に高電圧を印加することによってセルをオン状態とし、ソース１１からドレイン１２へ電子が移動する状態を作る。この時、コントロールゲート電極１９に高電圧がかかっているため、フローティングゲート１４に電子が注入される（ＣＨＥ  チャネルホットエレクトロン注入）。
【００１１】
消去と書込みを一回ずつ行うと、電子がトンネル酸化膜１３を一回往復することになる。トンネル酸化膜１３は、電子の往復回数の増加とともに劣化し、最終的にはビット不良となって見えてくる。以上は、標準的なテキストの記載（当業者には周知の内容）に基づくものである（例えば非特許文献１）。
【００１２】
次に、書込み、消去時のメモリセル高電圧印加による配線ショートについて説明する。
【００１３】
Ｆｌａｓｈメモリでは、消去及び書込み時に、高電圧を、メモリセルの特定の電極に印加する。例えば、書込み動作では、メモリセルのドレイン電極１８、及びコントロールゲート電極１９に高電圧を印加し、ソース電極１７はＧＮＤレベルになる状態が想定される。例えばメモリ製造時の拡散工程での異物等が、メモリセルのドレイン電極１８とソース電極１７の間に付着していた場合、書込みによる電界ストレスが複数回印加されることにより、ドレイン電極１８とソース電極１７がエレクトロマイグレーション等の現象によりショートする場合がある。
【００１４】
メモリセルのドレイン電極１８とソース電極１７がエレクトロマイグレーション等の現象によりショートしてしまうと、メモリセルアレイのカラム方向の全てのメモリセルのアクセスができなくなり、カラム不良のモードとして認識される。
【００１５】
なお、不良セルの救済のためのリダンダンシセル（冗長セル）を備えた半導体メモリとして、例えば特許文献１乃至４等の記載も参照される。このうち、特許文献１には、Ｉ／Ｏ単位に不良の発生したセルプレート置換するリダンダンシ機能を有する半導体メモリ装置において、組み立て後にリダンダンシ使用の有無の確認を容易に行うことができるロールコール回路を有する半導体メモリ装置が開示されている。特許文献２には、リダンダンシヒューズとリダンダンシドライバの配線長が最短となるように配置され配線遅延を最小とする構成が開示されている。特許文献３には、メモリセルアレイの不良情報を格納するフェイルメモリと、特定のメモリセルから出力された値と期待値が異なる場合、特性のメモリセルを不良ビットと検出する比較判定回路を備え、フェイルメモリの情報から同一ロウライン上に不良が基準値以上発生した不良ローラインを検出する不良ロウライン検知回路を備えた構成が開示されている。
【００１６】
【特許文献１】特開平１０−９７７９８号公報
【特許文献２】特開平９−１１５２９７号公報
【特許文献３】特開２００５−０１１４６４号公報
【特許文献４】特開２００３−０５９２８９号公報
【特許文献５】特開昭６３−１７５２９９号公報
【特許文献６】特開２００２−２６９９９５号公報
【非特許文献１】岸野  正剛，小柳  光正著、「ＶＬＳＩデバイスの物理」、第１８２−１８９頁、丸善株式会社、１９８６年
【発明の開示】
【発明が解決しようとする課題】
【００１７】
前述したように、メモリセルのドレイン電極とソース電極が、エレクトロマイグレーション（例えば書込みによる電界ストレスによる）等の現象によりショートしてしまうと、メモリセルアレイ上のカラム線が１本全て読めなくなってしまう不良モードであるカラム不良が生じる。このカラム不良は、バーンイン工程において初期不良としてスクリーニング（選別）されるべきであるが、異物の形状、大きさなどでバーンイン工程を抜けてしまい（不良としてスクリーニングされない）、この結果、残留不良として、出荷後のユーザー使用時に不良となる場合がある。
【００１８】
前述の通り、書込み／消去の繰返し実行による不良モードは、ビット性の不良とカラム不良がある。例えば、１ビット誤り訂正機能を搭載したメモリにおいて、書込み／消去の実行中に、カラム不良が発生した場合、カラム不良が発生した付近のメモリセル領域は、ＥＣＣによる誤り訂正が行われる確率が高くなる（なお、誤り訂正は、図４の構成において、読み出しデータとパリティに基づきパリティデコード回路１１１で算出されたシンドローム１３２に基づき、誤り訂正回路１１０で行われる）。
【００１９】
誤り訂正の行われる確率が高くなると、他の原因により、１ビットでも不良が発生すると、ＥＣＣ誤り訂正機能がオーバーフローしてしまい、その結果、当該半導体記憶装置が不良品となる可能性が高くなる。
【００２０】
上記の如く、ＥＣＣを用いて誤り訂正を行う半導体記憶装置においては、不良が一定の領域に集中してしまうカラム不良などに対しては、誤り訂正の効果を得られない場合がある。
【００２１】
したがって、本発明の主たる目的は、例えばカラム不良が発生した場合にも、誤り訂正効率の低下を回避する装置を提供することにある。本発明は、書込み／消去回数を増加可能とする不揮発性半導体記憶装置を提供することも、その目的としている。
【課題を解決するための手段】
【００２２】
本願で開示される発明は、上記課題を解決するため、概略以下のような構成とされる。
【００２３】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、
データ格納用のセルと、パリティ格納用のセルとを含むセルアレイと、
不良セルを置換するためのリダンダンシセルと、
前記セルのデータの誤り訂正を行う誤り訂正回路と、
前記誤り訂正回路で誤り訂正されたセルのロウ座標とカラム座標を記憶保持する誤り訂正セル座標記憶部と、
前記誤り訂正セル座標記憶部に記憶保持される情報に基づき、同一カラム線上で誤り訂正されたセルの数があらかじめ定められた値を超えたことが検出された場合、前記カラム線をリダンダンシセルで置換するように切替えるリダンダンシ切替回路と、
を備えている。
【００２４】
本発明において、前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルは、電気的に消去及び書込み可能な不揮発性のセルよりなる。
【００２５】
本発明において、前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルの少なくとも１つは、未使用時はセル閾値が低いオンセル状態とし、書込みにより、セル閾値が高いオフセル状態になり、消去でオンセル状態になる、構成としてもよい。
【００２６】
本発明において、前記誤り訂正セル座標記憶部は、前記誤り訂正されたセルのロウ座標を記憶する誤り訂正セルロウ座標格納レジスタと、前記誤り訂正されたセルのカラム座標を記憶する誤り訂正セルカラム座標格納レジスタと、を備えた、構成としてもよい。
【００２７】
本発明において、前記誤り訂正セルロウ座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのロウ選択線に対応した位置のビットにマーキング情報が書き込まれ、前記誤り訂正セルカラム座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのカラム選択線に対応した位置のビットにマーキング情報が書き込まれる、構成としてもよい。
【００２８】
本発明において、前記データ格納用のセルからの読み出しデータと、前記データ格納用のセルに対応した前記パリティ格納用のセルからのパリティ情報から、シンドロームを計算するパリティデコード回路と、アドレスデコーダでデコードされたロウアドレスデコード信号とカラムアドレスデコード信号と前記シンドロームとから、不良ビットのロウ座標とカラム座標を特定するエラー位置検出回路と、を備えた、構成としてもよい。
【００２９】
本発明において、消去時には、前記データ格納用のセルよりデータが読み出され、前記データ格納用のセルに対応した前記パリティ格納用のセルよりパリティ情報が読み出され、前記パリティデコード回路で計算されたシンドロームから不良が検出された場合、前記エラー位置検出回路は、不良ビットのロウ座標とカラム座標を特定し、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタの対応するビットに、マーキングする、構成としてもよい。
【００３０】
本発明において、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出す訂正数検出回路を備え、消去時に、前記訂正数検出回路は前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出し、前記マーキング情報のパターンからカラム不良と推定された場合、前記リダンダンシ切替回路は、前記カラム線をリダンダンシセルと置き換える、構成としてもよい。
【００３１】
本発明の他のアスペクト（側面）に係る装置は、上記半導体記憶装置を備えた携帯型等の端末装置よりなる。
【発明の効果】
【００３２】
本発明によれば、書込み／消去等に起因するカラム不良発生時にも、ＥＣＣ誤り訂正回路の誤り訂正効率の低下を回避することができる。
【発明を実施するための最良の形態】
【００３３】
上記した本発明について更に詳細に説述すべく、添付図面を参照して以下に説明する。本発明は、メモリセルのリード時に、ＥＣＣ訂正が行われたメモリセルのロウ（Ｒｏｗ）座標及びカラム（Ｃｏｌｕｍｎ）座標を格納する訂正セル座標格納レジスタ（図１の１１９、１２０）を備え、メモリセルの消去時に、訂正セル座標格納レジスタの情報を読み出し、不良のモードを検出し、同一のカラム上に不良が予め定められた数以上発生していることが検出された場合には、該カラムをカラム不良と認識し、リダンダンシ切替回路（図１の１２７）で、該カラムをリダンダンシセル（図１の１１８）と置換する。すなわち、不良カラムが選択された場合、該不良カラムに対応するリダンダンシセルのカラム選択線がリダンダンシ用のカラムセレクタ（図１の１２２）により選択され、該カラム選択線と、メインセルアレイのロウ選択線とで選択されるリダンダンシセルのアクセスが行われる。
【００３４】
本発明によれば、書込み／消去動作の繰返しに起因する劣化で発生した不良カラム線は、自動的に、リダンダンシセルに置き換えられる構成とされているため、誤り訂正がオーバーフローするまでの時間が延び、その結果、メモリの品質を向上させることができる。
【００３５】
リダンダンシセルとリダンダンシ置換回路の構成については、公知の回路構成が用いられる（例えば特許文献１、２等参照）。なお、特許文献１、２等は、ＤＲＡＭの冗長回路が開示されており、テスト工程によるフェイルマップ情報等に基づき、不良セルのリダンダンシセルへの置換を、レーザ照射によるヒューズ溶断（ヒューズＲＯＭ）により、製品出荷前に行っている。これに対して、本発明の場合、製品出荷後のカラム不良のリダンダンシセルへの置き換えを行うため、リダンダンシ切替回路（図１の１２７）は、アドレス切替情報(リダンダンシセルに切り替えるアドレス情報)を、ヒューズＲＯＭではなく、電気的に書き換え可能なＥＥＰＲＯＭ等で用いて行うようにしてもよい。以下、実施例に即して説明する。
【実施例】
【００３６】
図１は、本発明の一実施例の電気的に消去及び書込み可能な不揮発性半導体記憶装置構成を示す図である。図１において、図４と同一の要素には同一の参照符号が付されている。図１を参照すると、本実施例は、図４の構成に、図５に示した構成のメモリセルよりなるリダンダンシセル１１８、訂正セルロウ座標格納レジスタ１１９、訂正セルカラム座標格納レジスタ１２０、リダンダンシ用のカラムセレクタ１２２、訂正セルカラム座標格納レジスタ用のカラムセレクタ１２３、リダンダンシ用の書込み回路１２４、リダンダンシ用の読み出し回路１２５、訂正セル座標格納レジスタの書込み回路１２６、リダンダンシ切替回路１２７、訂正セル座標格納レジスタの情報を読み出し１カラム当たり誤り訂正が行われた数を検出するＥＣＣ訂正数検出回路１２８、及び、エラー位置検出回路１２９をさらに備えて構成されている。
【００３７】
本実施例の不揮発性半導体記憶装置において、未使用時（出荷時）のメインセル用のメモリアレイ１０１（「メインセルアレイ」ともいう）、パリティセル用のメモリセルアレイ１０２（「パリティセルアレイ」ともいう）、リダンダンシセル１１８は、全てセル閾値が低いオンセル状態とし、書込みにより、セル閾値が高いオフセル状態になり、消去でオンセル状態になるものとする。
【００３８】
メインセルアレイ１０１のメインセルにデータ書込み時は、外部から入力されたアドレス情報によって、ロウデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）１０５と、カラムセレクタ（カラム  Ｓｅｌｅｃｔｏｒ）１０３によって選択されるメインセル（ロウ選択線１１４とカラム選択線１１５で選択されるセル）に対して、外部から入出力バッファ１１３に入力された書込みデータを、書込み回路１０６によって書込むとともにに、該書込みデータを入力するパリティエンコード回路１１２はパリティ（検査ビット）を生成し、パリティエンコード回路１１２で生成されたパリティは、パリティセル用の書込み回路１０９を介して、パリティセルアレイ１０２に書込む。なお、パリティビットは、パリティセルアレイ１０２において、メインセルアレイ１０１と同一のロウ選択線１１４（ワード線）と、パリティセル用のカラムセレクタ１０４で選択されたカラム選択線１１６で選択されるパリティセルに書き込まれる。
【００３９】
次に、データの読み出しについて説明する。アドレスデコーダ１１７によって選択されるメインセルアレイ１０１のメインセル（ロウ選択線１１４(選択されたワード線)とカラム選択線１１５（選択されたビット線）で選択されるセル）と、パリティセルアレイ１０２のパリティセル（ロウ選択線１１４とパリティ用のカラム選択線１１６で選択されるセル）の情報を、それぞれ、メインセル用の読み出し回路１０７とパリティセル用の読み出し回路１０８で読み出し、メインセルアレイ１０１とパリティセルアレイ１０２からそれぞれ読み出されたデータはパリティデコード回路１１１に入力され、パリティデコード回路１１１はシンドローム１３２を生成する。シンドローム１３２は、不良ビットの有無と不良ビットの位置を表し、不良があるビットのみに、”１”が立つ（不良が無い場合には、全て”０”）。
【００４０】
パリティデコード回路１１１からのシンドローム１３２を受ける誤り訂正回路１１０では、不良が検出された場合には、シンドローム１３２を基に、不良ビットのデータを反転させて訂正を行う。
【００４１】
次に、消去について説明する。メインセルの消去時には、メインセルアレイ１０１のセル（メインセル）の不良の有無を調べるため、メインセルアレイ１０１全セル領域の読み出しを実行する。その際、メインセルの読み出し時に、該メインセルに対応したパリティセルからもパリティ情報が読み出され、メインセルデータとパリティ情報から、パリティデコード回路１１１にてシンドローム１３２が生成される。
【００４２】
シンドローム１３２で不良が検出された場合、エラー位置検出回路１２９において、ロウアドレスデコード信号１３０と、カラムアドレスデコード信号１３１と、シンドローム信号１３２とから、不良ビットのロウ座標とカラム座標を特定し、訂正セルロウ座標格納レジスタ１１９、及び、訂正セルカラム座標格納レジスタ１２０の対応するビットに、マーキングする。なお、訂正セルロウ座標格納レジスタ１１９は、メインセルアレイ１０１、パリティセルアレイ１０２と同一のロウ選択線で選択される不揮発性のセル群で構成してもよい。訂正セルカラム座標格納レジスタ１２０は、メインセルアレイ１０１、パリティセルアレイ１０２と同一のカラム選択線で選択される不揮発性のセル群で構成してもよい。あるいは、本実施例において、訂正セルロウ座標格納レジスタ１１９、及び、訂正セルカラム座標格納レジスタ１２０は、消去時の全セル読み出し時に不良セルの位置をマーキングするためのものであり、記憶素子であれば、フリップフロップ、あるいは揮発性メモリであってもよい。
【００４３】
図２に、本発明の一実施例における、不良ビットと、訂正セルロウ座標格納レジスタ１１９、及び訂正セルカラム座標格納レジスタ１２０のマーキングの関係の一例を示す。
【００４４】
図２に示す例では、訂正セルロウ座標格納レジスタ１１９は、メインセルアレイ１０１、パリティセルアレイ１０２の共通のロウ座標（ワード線）に対応してマーキング情報を記憶するためのセルを備え、訂正セルカラム座標格納レジスタ１２０は、メインセルアレイ１０１、リダンダンシセル１１８、パリティセルアレイ１０２の各カラム線に対応して、マーキング情報を記憶するためのセルを備えている。
【００４５】
エラー位置検出回路１２９で、図２のメインセルアレイ１０１の不良ビットＡ、不良ビットＢに不良が検出された場合、
・不良ビットＡのロウ選択線に対応する訂正セルロウ座標格納レジスタ１１９（マーキングＲＡ）と、
・不良ビットＡのカラム選択線に対応する訂正セルカラム座標格納用レジスタ１２０（マーキングＣＡＢ）と、
にマーキングする（不揮発性のメモリのセルトランジスタに情報を書き込む）。
【００４６】
同様に、不良ビットＢに対しては、不良ビットＢのロウ選択線に対応する訂正セルロウ座標格納レジスタ（マーキングＲＢ）と、不良ビットＢのカラム選択線に対応する訂正セルカラム座標格納用レジスタ（マーキングＣＡＢ）にマーキングする。
【００４７】
図２に示すように、不良ビットＡ、Ｂのロウ選択線１１４とそれぞれ同一行の訂正セルロウ座標格納レジスタ１１９に、マーキングＲＡ、ＲＢが書き込まれる。不良ビットＡ、Ｂのカラム選択線とそれぞれ同一列の訂正セルカラム座標格納レジスタ１２０に、マーキングＣＡＢが書き込まれる。
【００４８】
全メモリ領域（メインセルアレイ１０１のメモリセル）の読み出しを実行することで、全不良ビットのロウ座標とカラム座標が、訂正セルロウ座標格納レジスタ１１９、訂正セルカラム座標格納レジスタ１２０に、マーキングされる。
【００４９】
訂正セルロウ座標格納レジスタ１１９、訂正セルカラム座標格納レジスタ１２０のマーキング情報は、メモリセルの消去時にＥＣＣ訂正数検出回路１２８によって読み出され、該マーキングのパターンから、不良モードを推定し、ＥＣＣ訂正のオーバー・フローの可能性が高いカラム不良が推定される場合、そのカラム線をリダンダンシセルと置き換える。
【００５０】
図３は、ＥＣＣ誤り訂正のオーバーフローの例を模式的に示す説明図である。図３を参照して、誤り訂正のオーバーフローを説明する。１ビット誤り訂正回路は、一回の読み出し動作で同時に選択されるメモリセル単位内に１ビット不良が発生した場合、不良位置を検出し、自動的に不良を訂正する。
【００５１】
例えば図３において、符号１４０を、１回の読み出し動作で同時選択されるカラム線群とし、ロウ選択線１１４０（ｎ０）をＨＩＧＨレベルにした場合（すなわち選択ワード線を活性化）、ロウ選択線１１４０（ｎ０）とカラム線群１４０が交差する部分のメモリセルが同時に選択される。同時に選択されるメモリセル群に、１ビット不良が発生した場合には、ＥＣＣによる誤り訂正により不良が訂正されるが、２ビット不良が発生した場合は、不良が正しく訂正されない（すなわちオーバーフローとなる）。
【００５２】
書込み、消去時のメモリセル高電圧印加による配線ショートによって、カラム不良（図３の１４１）が発生したとする。この場合、カラム線群１４０の選択時の読み出し動作は、必ず１ビット不良の訂正が実行される状態になる。
【００５３】
ここで、従来の１ビット訂正ＥＣＣ回路では、１４１のカラム不良に加え、書込み／消去の繰返し実行によるトンネル酸化膜劣化によって、１４２の位置に、ビット不良が発生すると、ロウ選択線１１４ｍ−１（ｎｍ−１）とカラム線群１４０の交差部分のメモリセル群を選択しリードした場合、２ビット不良になり、ＥＣＣオーバーフローにより、不良訂正が正しく行われない。
【００５４】
本実施例によれば、メモリセルの消去時に、訂正セルロウ座標格納レジスタ１１９、及び訂正セルカラム座標格納レジスタ１２０のマーキングを読み出し、その情報から、カラム線不良を検出し、不良カラム線を、リダンダンシセル１１８と、カラム線ごと置換してしまう。メインセルアレイ１０１の不良カラム線が選択された場合、リダンダンシ切替回路１２７の制御のもと、リダンダンシ用カラムセレクタ１２２により選択されたリダンダンシセル１８のカラムとロウ選択線１１４で選択されたセルに、リダンダンシ用の書込み回路１２４、又は読み出し回路１２５から、書込み又は読み出しが行われる。かかる構成により、ＥＣＣオーバーフローの発生確率を下げ、その結果、製品としての書込み／消去回数制限を伸ばすことが可能である。
【００５５】
本実施例によれば、ＥＣＣ回路のみの場合に比べ、ＥＣＣ誤り訂正のオーバーフローの頻度が確実に低くなるため、書込み／消去の保証回数を伸ばすことが可能である。
【００５６】
本発明は、携帯端末装置等の電子装置等に組み込んで好適とされる。すなわち、上記した実施例の不揮発性半導体メモリを出荷後、あるいは、携帯端末装置等の電子装置等へ不揮発性半導体メモリデバイス組み込み後に、書込み／消去に起因するカラム不良が生じた場合にも、書込み／消去の保証回数を伸ばすことを可能としており、製品寿命の延長に貢献する。以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成に制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例のメモリセル構成を示す図である。
【図３】本発明の一実施例における誤り訂正オーバーフローを説明する図である。
【図４】従来の誤り訂正回路を備えた半導体装置の構成を示す図である。
【図５】不揮発性メモリの断面を模式的に示す図である。
【符号の説明】
【００５８】
１０  ウェル
１１  ソース（拡散領域）
１２  ドレイン（拡散領域）
１３  トンネル酸化膜
１４  フローティングゲート
１５  絶縁膜（キャパシタ）
１６  コントロールゲート
１７  ソース電極
１８  ドレイン電極
１９  コントロールゲート電極
１０１  メモリセルアレイ（メインセル用）
１０２  メモリセルアレイ（パリティセル用）
１０３  カラムセレクタ（メインセル用）
１０４  カラムセレクタ（パリティセル用）
１０５  ロウデコーダ
１０６  書込み回路（メインセル用）
１０７  読み出し回路（メインセル用）
１０８  読み出し回路（パリティセル用）
１０９  書込み回路（パリティセル用）
１１０  誤り訂正回路
１１１  パリティデコード回路
１１２  パリティエンコード回路
１１３  入出力バッファ
１１４  ロウ選択線
１１５  カラム選択線（メインセル用）
１１６  カラム選択線（パリティセル用）
１１７  アドレスデコーダ
１１８  リダンダンシセル
１１９  訂正セルロウ座標格納レジスタ
１２０  訂正セルカラム座標格納レジスタ
１２１  カラム選択線（リダンダンシ用）
１２２  カラムセレクタ（リダンダンシ用）
１２３  訂正セルカラム座標格納レジスタ用のカラムセレクタ
１２４  リダンダンシ用の書込み回路
１２５  リダンダンシ用の読み出し回路
１２６  訂正セル座標格納レジスタの書込み回路
１２７  リダンダンシ切替回路
１２８  ＥＣＣ訂正数検出回路
１２９  エラー位置検出回路
１３０  ロウアドレスデコード信号
１３１  カラムアドレスデコード信号
１３２  シンドローム
１４０  カラム線群
１４１  カラム不良
１４２  ビット不良
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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