(57)【特許請求の範囲】
【請求項１】
出力ノードと、
前記出力ノード上の信号レベルを制御する、プルアップ・トランジスタ及びプルダウン・トランジスタを含む一組のトランジスタと、
第１電圧供給と、
第２電圧供給と、
前記第１電圧供給または前記第２電圧供給がホットソケット状態を示す所定の値より低くい時を識別し、そしてそれに応答して、前記プルアップ・トランジスタ及びプルダウン・トランジスタを高インピーダンス状態に置く制御信号を発生するホットソケット検出回路と、
を有することを特徴とする回路。
【請求項２】
ホットソケット状態中の集積回路出力信号を制御する方法において、
ホットソケット状態を示す第１電圧供給または第２電圧供給が所定の値よりも低い時を識別し、
前記識別ステップに応答して、前記集積回路の出力ノードにおけるプルアップ・トランジスタ及びプルダウン・トランジスタの両方を高インピーダンス状態に置く、
各ステップを有することを特徴とする方法。
【請求項３】
さらに、
前記プルアップ・トランジスタのゲートに接続されたシャットオフ（ＳＨＵＴＯＦＦ）ＰＭＯＳトランジスタと、
前記プルダウン・トランジスタのゲートに接続されたシャットオフ（ＳＨＵＴＯＦＦ）ＮＭＯＳトランジスタと、
を有することを特徴する請求項１に記載の回路。
【請求項４】
前記ホットソケット検出回路は、前記シャットオフＰＭＯＳトランジスタ及びシャットオフＮＭＯＳトランジスタのゲートに前途制御信号を供給することによって、前記シャットオフＰＭＯＳトランジスタをオンにして前記プルアップ・トランジスタをシャットオフするとともに、前記シャットオフＮＭＯＳトランジスタをオンにして前記プルダウン・トランジスタをシャットオフして、前記高インピーダンス状態に置くことを特徴とする請求項３に記載の回路。
【請求項５】
前記ホットソケット検出回路は、
電圧源ノードと、
制御信号ノードと、
前記電圧源ノードと前記制御信号ノードとの間に接続され、ゲートに前記第１電圧供給が接続された第１のプルアップ・トランジスタと、
前記電圧源ノードと前記制御信号ノードとの間に接続され、ゲートに前記第２電圧供給が接続された第２のプルアップ・トランジスタとを有し、
前記第１電圧供給は前記ホットソケット状態のときに前記第１のプルアップ・トランジスタをオンとし、前記第２電圧供給は前記ホットソケット状態のときに前記第２のプルアップ・トランジスタをオンとして、前記制御信号ノード上の信号をハイに駆動することを特徴とする請求項１に記載の回路。
【請求項６】
前記ホットソケット検出回路は、さらに、
出力パッド電圧を示すウエル・バイアス信号を受け取るウエル・バイアス回路ノードと、
前記ウエル・バイアス回路ノードと前記電圧源ノードとの間に接続され、前記ウエル・バイアス信号をステップダウンする一組のステップダウントランジスタと、
を有することを特徴とする請求項５に記載の回路。
【請求項７】
前記ホットソケット検出回路は、さらに、
前記制御信号ノードと接地ノードとの間に接続され、ゲートに前記第１電圧供給が接続された第１のプルダウン・トランジスタと、
前記制御信号ノードと接地ノードとの間に接続され、ゲートに前記第２電圧供給が接続された第２のプルダウン・トランジスタと、を有し、
前記第１電圧供給はホットソケット状態でないときに前記第１のプルダウン・トランジスタをオンにし、前記第２電圧供給はホットソケット状態でないときに前記第２のプルダウン・トランジスタをオンにすることによって、前記制御信号ノードを接地電位に放電することを特徴とする請求項６に記載の回路。
【請求項８】
前記ホットソケット検出回路は、さらに、入力ノードが前記制御信号ノードに接続され、出力ノードが前記一組のトランジスタに接続されているインバータを有することを特徴とする請求項７に記載の回路。
【請求項９】
前記ホットソケット検出回路は、さらに、前記ウエル・バイアス回路ノードに接続された第１のノード、前記制御信号ノードに接続された第２のノード、そして前記インバータの出力ノードに接続されたゲートを有している第１のラッチトランジスタを有する、請求項８に記載の回路。
【請求項１０】
前記第１電圧供給及び前記第２電圧供給が、前記ホットソケット状態の終わりを示す前記所定の電圧をいつ上回ったかを認識するステップと、
前記認識するステップに応答して、前記集積回路の前記出力ノードをローインピーダンス状態に切り替えるステップと、
をさらに含むことを特徴とする請求項２に記載の方法。
【請求項１１】
前記認識するステップは、出力パッド電圧を処理して前記ホットソケット状態を識別するステップを含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記識別するステップは、前記出力パッド電圧信号をステップダウンするステップを含むことを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【０００１】
本出願は、１９９８年１１月３０日に予備特許出願されたシリアル番号６０／１１０，２６０の発明の名称「ホットソケット保護回路」の優先権を主張する。
【０００２】
【発明の属する技術分野】
本発明は、一般に集積回路に関する。詳細には、本発明は混合電圧システムに使用される動的ホットソケット保護回路に関する。
【０００３】
【従来技術】
デジタル・システムが普通、印刷回路基板上にはめ込まれている。一つの印刷回路基板に置かれた異なる集積回路は異なる電圧で動作するであろう。例えば、プロセス技術の改良により、集積回路は、３．３ボルトまたは２．５ボルトのようなまたはさらに低い、電源電圧を使用する。これらプロセスにより製造された集積回路は、前の世代の集積回路と互換性を維持しなければならない。例えば、新しい世代の３．３ボルト集積回路は、印刷回路基板上で古い世代の５ボルト集積回路と共に使用される必要性があるだろう。このタイプのシステムは、一般に混合電圧システムと呼ばれる。
【０００４】
３．３ボルト集積回路は動作のために適当な電源と入力電圧を有することが必要とされる。これに加えて、３．３ボルト集積回路は他の集積回路と接続するための適当な出力電圧を発生または供給しなければならない。集積回路の正しい接続は、正しい動作機能のために必須である。さらに、正しい接続は、素子への過度なストレスなどの好ましくない状態を防止し、大電流の可能性またはラッチアップまたはその他の懸念を防ぎ、よって素子の寿命を改良する。
【０００５】
混合電圧システムにおいて多くの回路アーキテクチャアは、雑音の多いおよび静かな別個の電圧供給配置に依存している。例えば、Ｉ／Ｏドライバは雑音の多い供給に結合されていて、一方、オン・チップ変換回路は静かな供給に結合されている。このように電力供給を分離することにより、静かな電力供給に結合されている回路が、雑音の多い電力源に存在するスイッチングおよび他のタイプの雑音からある程度隔離される。
【０００６】
【発明が解決しようとする課題】
回路を、混合電圧システムから、システム内の電力を遮断することなく取り外す必要が時々ある。この状態を「ホットソケット」と呼ぶ。この状態は、１日２４時間、１週間７日の間、運転しなければならないシステムにおいてしばしば生ずる。チップが挿入される時に、電源ピンおよび入力／出力ピンの間で競争状態が存在するので問題が発生する。もし、システム電源がチップの電源ピンに到達する前に、システム信号がチップ入力／出力に到達すると、入力／出力は誤って動作するおそれがあり、これによりシステム内に混乱を発生する。この混乱は、取るに足ら無いグリッチからシステムを停止するものまでの範囲にわたる。
【０００７】
上記から、ホットソケット状態を識別し、そしてホットソケット状態が完了するまで、影響を受ける回路の出力ピンを隔離する機構を提供することが、大変に所望されている。
【０００８】
【課題を解決するための手段】
回路が、出力ノードと、出力ノードの信号レベル制御する一組の出力トランジスタと、第１電圧供給および第２電圧供給を有する。ホットソケット検出回路が、第１電圧供給または第２電圧供給がホットソケット状態を示す所定の値よりも下にある時を識別する。ホットソケット状態に応答して、ホットソケット検出回路が出力トランジスタの一組を高インピーダンス状態に置く制御信号を発生する。
【０００９】
従って、本発明の回路は、ホットソケット状態を識別し、その後、ホットソケット状態が完了するまで出力ピンを隔離する。
【００１０】
この結果、本発明は印刷回路基板上の半導体のホットソケット取り替えを支援するための便利な機構を提供する。好都合なことには、本発明の回路は相対的に少ない数の標準の電子部品を用いて容易に実現できる。
【００１１】
本発明をより良く理解するために、以下の詳細な説明を添付図面を参照しながら説明する。図中、同様の参照番号は対応する部品を示す。
【００１２】
【実施例】
図１は、本発明による出力バッフアを組み込んだプログラマブル・ロジック素子（ＰＬＤ）２０を示す。ＰＬＤ（時々、ＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＰＬＤ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡまたはＦＰＧＡと呼ばれる）は、カスタム集積回路の柔軟性と固定の集積回路の利点を備える周知の集積回路である。このような素子は、標準のオフザシエルフのロジック・エレメントをユーザの特別な目的に合うように、ユーザが電気的にプログラムすることができる。
【００１３】
例として、米国特許番号４，６１７，４７９を参照する。このような素子としては、例えば、アルテラのＭＡＸ（登録商標）シリーズのＰＬＤおよびＦＬＥＸ（登録商標）シリーズのＰＬＤが現在代表的である。前者は、例えば米国特許番号５，２４１，２２４および４，８７１，９３０およびアルテラ・データ・ブック、１９９６年６月、に記載されている。後者は、例えば米国特許番号５，２５８，６６８および５，２６０，６１０および５，２６０，６１１および５，４３６，５７５およびアルテラ・データ・ブック、１９９６年６月、に記載されている。
【００１４】
ＰＬＤ２０は、データ処理システム２２の一部を形成する。データ処理システム２２は以下の部品、プロセッサ２４、メモリ２６、入力／出力回路２８および周辺装置３０、の一つまたは複数を含むことができる。これらの部品はシステム・バス３２により一緒に結合され、そして回路基板３４の上に置かれる。基板はエンド・ユーザ・システム３６の中に含まれる。
【００１５】
システム２２は、コンピュータ・ネットワーキング、データ・ネットワーキング、計装機器、ビデオ処理、デジタル信号処理、および再プログラミング・ロジックを使用する利点が好ましいその他の応用などの、広い範囲のさまざまの応用に使用できる。ＰＬＤ２０はさまざまなロジック機能を実行するために使用できる。例えば、ＰＬＤ２０は、プロセッサ２４と共同して働くコトローラまたはプロセッサとして構成することができる。ＰＬＤ２０はまた、システム２２内の共有資源へのアクセスを調停するアービターとしても使用することができる。また別の例としては、ＰＬＤ２０はプロセッサ２４とシステム２２内の他の部品の一つとの間のインターフエイスとしても構成できる。
【００１６】
システム２２内の残りの部品が動作可能にある時に、ＰＬＤ２０を置き換えなければならない場合が発生する。本発明はこのような場合に生ずる問題を解決するものである。新しいＰＬＤ２０のホットソケット挿入の際に、ＰＬＤ２０の入力／出力ピンと電源ピンの間で競争状態が発生する。もし、システム電源がチップの電力ピンに到達する前にシステム信号がＰＬＤ入力／出力に到達すると、入力／出力はシステム２２の残部に混乱を生ずるであろう。本発明は、静かな電圧供給と雑音の多い電圧供給のような、混合された電圧と一緒に動作するＰＬＤのこの問題を解決する。
【００１７】
図２は、本発明によるプログラマブル・ロジック素子２０を示す。プログラマブル・ロジック素子２０は一組のロジック配列ブロック４０を含む。周知の様に、ロジック配列ブロック４０はプログラムされたロジック操作を実行する。行相互接続回路４２および列相互接続回路４４はさまざまなロジック配列ブロック４０を結び付ける。行相互接続回路４２および列相互接続回路４４は既知の技術である。本発明は、アルテラ社、カリフォルニア、サンノゼ、から販売されているＭＡＸ（登録商標）およびＦＬＥＸ（登録商標）シリーズのＰＬＤに使用されているタイプのロジック配列ブロック４０、行相互接続回路４２および列相互接続回路４４を用いて構成される。
【００１８】
入力／出力エレメント５０は、行相互接続回路４２および列相互接続回路４４の終わりに位置している。入力／出力エレメント５０は標準の入力／出力機能のために用いられる。入力／出力エレメント５０は入力バッフアおよび出力バッフアを含む。入力バッフアは従来技術のアーキテクチャアを用いて構成できる。一方、出力エレメントまたは出力バッフアは本発明により構成される。以下に説明するように、出力バッフアはホットソケット状態の時に遮断されるように構成される。従って、出力バッフアはシステムの性能に影響する誤った信号を発生しない。
【００１９】
本発明の出力バッフアは、混合電圧環境中で使用される半導体（チップ）内に設けられる。すなわち、本発明の出力バッフアは、静かなまたは内部電圧供給（Ｖｃｃｉｎｔ）および雑音の多いまたは入力／出力電圧供給（Ｖｃｃｉｏ）に依存している。本発明の回路はまた、ＰＡＤＶと呼ばれる第３の電圧に依存する。ＰＡＤＶは、出力バッフアが接続されるパッド上の電圧である。ホットソケット状態では、パッドはシステム２２内の他のコンピュータからのデジタル高電圧信号にさらされるであろう。
【００２０】
ＶｃｃｉｎｔおよびＰＡＤＶは、両方とも出力バッフアの拡散に到達している。
従って、出力バッフア・トランジスタのためのウエル・バイアス電圧はＶｃｃｉｎｔおよびＰＡＤＶよりも高くすることが必要である。このウエル・バイアス回路の出力は、ＶＣＰＡＤと呼ばれる。ＶＣＰＡＤは常時、ＶｃｃｉｎｔおよびＰＡＤＶより高い。
【００２１】
図３は、本発明の一実施例により構成された出力バッフア５２を示す。出力バッフア５２はウエル・バイアス回路５３を含む。ウエル・バイアス回路５３は出力ノードまたはＰＡＤに接続されている。上述したように、ＰＡＤは電圧ＰＡＤＶを運搬する。出力ノードまたはＰＡＤはシステム２２内の他の要素からの信号を受けるので、ＰＡＤＶ信号はホットソケット状態中、デジタル高信号であろう。
ウエル・バイアス回路５３はまた静かな電圧供給Ｖｃｃｉｏ信号と雑音の多い電圧供給信号Ｖｃｃｉｎｔを受け取る。ウエル・バイアス回路５３はＶｃｃｉｎｔおよびＶＰＡＤよりも常時高いＶＣＰＡＤ出力信号を発生するように構成されている。当業者には理解されるように、この機能は複数の方法で実施できる。
【００２２】
出力バッフア５２は、コア・ロジック５４から駆動信号ＰＧＡＴＥおよびＮＧＡＴＥを受け取る。コア・ロジック５４は、例えば、図２のロジック配列ブロック４０から発生された信号である。ＰＧＡＴＥ信号は、プルアップ・トランジスタＯＵＴＰＵＴ  ＰＭＯＳを制御する。一方、ＮＧＡＴＥ信号は、プルダウン・トランジスタＯＵＴＰＵＴ  ＮＭＯＳを制御する。プルアップ・トランジスタおよびプルダウン・トランジスタは、出力バッフア５２の出力バッド（ＰＡＤ）上のデジタル信号を制御する。
【００２３】
ホット・ソケット検出回路６０は、プルアップ・トランジスタＯＵＴＰＵＴ  ＰＭＯＳおよびプルダウン・トランジスタＯＵＴＰＵＴ  ＮＭＯＳのゲート信号を制御する。これにより、コア・ロジック５４からの信号をくつがえす。図３に示すように、ホット・ソケット回路６０は３入力信号、Ｖｃｐａｄ、ＶｃｃｉｏおよびＶｃｃｉｎｔを受け取る。
【００２４】
これらの信号に基づいて、回路はホットソケット状態が存在するかどうかを決定する。もしこのような状態が存在すると、回路６０はデジタル低ＮＨＯＴＳＣＫＴ信号を発生して、トランジスタＳＨＵＴＯＦＦ  ＰＭＯＳをオンに切り換えて、これによりプルアップ・トランジスタＯＵＴＰＵＴ  ＰＭＯＳをオフに切り換える。回路６０はまた、トランジスタＳＨＵＴＯＦＦ  ＮＭＯＳをオンに切り換えるデジタル高信号ＨＯＴＳＣＫＴを発生することにより、ホットソケット状態に応答する。
【００２５】
ＳＨＵＴＯＦＦ  ＮＭＯＳトランジスタがオンになる時、プルダウン・トランジスタＯＵＴＰＵＴ  ＮＭＯＳのゲートを引き下げて、プルダウン・トランジスタを遮断する。従って、ホットソケット検出回路６０は、出力バッフア５２の出力ピン（ＰＡＤ）に関連するプルアップおよびプルダウン・トランジスタの両方を遮断するように動作する。従って、ホットソケット検出回路は、ホットソケット状態中に損傷から出力バッフアを隔離する三状態または高インピーダンス状態を作り出す。
【００２６】
図４は、本発明の一実施例により構成されたホットソケット検出回路６０を示す。回路６０はホットソケット状態を検出する。特に、回路は、システムの残りが動作可能な際に、ＰＬＤ２０がシステム２２中に挿入されるときに生ずる状態を識別する。このような状態では、ＶＣＰＡＤが電源オンとなるが、ＶｃｃｉｎｔまたはＶｃｃｉｏのいずれかはまだ低にあるだろう。換言すれば、出力パッド（ＰＡＤ）に電圧信号が存在するかもしれないが、静かな電圧供給Ｖｃｃｉｎｔおよび／または雑音の多い電圧供給Ｖｃｃｉｏはまだ電力供給されていない。このような状態においては、前述した図３の出力トランジスタは遮断されているか、高インピーダンスの三状態に置かれている。
【００２７】
前述したように、ＶＣＰＡＤはウエル・バイアス回路５３により生成された電圧であり、ＰＡＤＶおよびＶｃｃｉｎｔの高いほうに常時等しい。ステップダウン回路はＶＣＰＡＤからの電圧をステップダウンするのに用いられる。図４の実施例において、トランジスタＴ２およびＴ３はステップダウン回路として用いられ、定常状態の動作におけるＶｃｃｉｎｔまたはＶｃｃｉｏよりも決して高くない電圧をノードＶＣＶＴ２に発生する。従って、ノードＶＣＶＴ２の電圧は定常状態の動作中にトランジスタＴ５およびＴ６をオンに切り換えない。もし必要ならば、追加のトランジスタが所望のＶＣＶＴ２値に到達するために使用できる。
【００２８】
トランジスタＴ５およびＴ６は、ＶｃｃｉｎｔまたはＶｃｃｉｏがＶＣＶＴ２よりも一つのＶｔだけ低いとオンである。ＶｃｃｉｎｔおよびＶｃｃｉｏが存在せず、ＶｃｃｉｎｔおよびＶｃｃｉｏがそれらの完全な値に上昇するような電力上昇状態の時のホットソケット状態中に、これは発生する。この状態は、ノードＨＯＴＳをデジタル高にする。インバータＸ２はそしてＮＨＯＴＳＣＫＴノードをデジタル低値に駆動する。一方、インバータＸ１はＨＯＴＳＣＫＴノード上をデジタル高信号に駆動する。
【００２９】
トランジスタＴ７およびインバータＸ２は半ラッチを形成し、ＨＯＴＳノードをＶＣＰＡＤにレベル回復する。換言すれば、インバータＸ１からのデジタル低信号がＰＭＯＳトランジスタＴ７のゲートに加えられる時、トランジスタＴ７はオンに切り換わり、これにより電圧ＶＣＰＡＤをＨＯＴＳノードに接続する。
【００３０】
ノードＮＨＯＴＳＣＫＴはホットソケット状態中に低い。インバータＸ１は、ノードＨＯＴＳＣＫＴ上にホットソケット状態の活性高指示子を提供する。ＨＯＴＳＣＫＴおよびＮＨＯＴＳＣＫＴは、図３に関連して前述したように、出力バッドに到達する全てのトランジスタを遮断するトランジスタを駆動するのに用いられる。
【００３１】
ＶｃｃｉｎｔまたはＶｃｃｉｏが接地電位よりも一つのＶｔ高い時、トランジスタＴ４およびＴ８がオンとなる。両トランジスタが一旦、オンになると、ノードＨＯＴＳが接地電位に放電されて、ホットソケット状態が終了したことを知らせる。
【００３２】
従って、本発明の回路はホットソケット状態を識別して、そしてその後にホットソケット状態が完了するまで出力パッドを隔離する。この結果、印刷回路基板上の半導体のホットソケット取替えを支援する便利な機構を提供する。有利なことに、本発明の回路は相対的により少ない数の標準の電子部品を用いて容易に実現できる。
【００３３】
以上の説明では、本発明の完全な理解の説明の目的のために特別な命名方法を用いた。しかし、当業者に明らかなように本発明を実施するために特別な詳細を必要としない。他の例においては、周知の回路や素子がブロック図で示されて発明の説明を不必要な煩雑さから防いでいる。従って、前述の本発明の特別な実施例の説明は、説明の目的のために提供され、網羅的な意図は無く、また本発明を開示された正確な形式に限定する意図も無い。前記に開示したものから、多くの変形変容が可能であることは明らかである。実施例は、本発明の原理およびその応用を説明するのに最適であるから選ばれて記述された。従って、実施例の説明により当業者が本発明を最適に実施でき、そして意図する特別な用途にふさわしいように様様な修正を実施例に施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例により構成された出力バッフアを有するプログラマブル・ロジック素子を用いたデータ処理システムを示す図。
【図２】本発明の一実施例により構成されたプログラマブル・ロジック素子を示す図。
【図３】本発明の一実施例によるホットソケット検出回路を有する出力バッフアを示す図。
【図４】本発明の一実施例によるホットソケット検出回路を示す図。
【符号の説明】
２０    プログラマブル・ロジック素子
２２    データ処理システム
３４    回路基板
４０    ロジック配列ブロック
５０    入力／出力エレメント
５２    出力バッフア
５３    ウエル・バイアス回路
６０    ホットソケット検出回路
ＰＡＤ  出力ノード
Ｖｃｃｉｏ    入力／出力電圧供給
Ｖｃｃｉｎｔ  内部電圧供給
【図１】
0004551517.tif 000002
【図２】
0004551517.tif 000003
【図３】
0004551517.tif 000004
【図４】
0004551517.tif 000005