(57)【特許請求の範囲】
【請求項１】
少なくとも１つの出力パッドを有し、自動テスト装置内での使用に適応された半導体チップであって、
各々が制御入力および出力を有する複数の変調回路であって、該変調回路の各々は該変調回路の出力において、該変調回路の制御入力における値を表すデジタルビットのそれぞれのストリームを生成する変調回路と、
複数の入力および１つの出力を有する組合せ回路であって、該組合せ回路の各入力は前記変調回路の出力に結合され、該組合せ回路の出力は前記出力パッドに接続され、該組合せ回路は該組合せ回路の複数の入力におけるデジタルビットのそれぞれのストリームから、該組合せ回路の出力においてデジタルビットのストリームを形成する組合せ回路と、
を備える半導体チップ。
【請求項２】
前記チップはＣＭＯＳ技術を使用して実装される請求項１に記載の半導体チップ。
【請求項３】
さらに複数のタイミングジェネレータ回路を含み、各タイミングジェネレータ回路は制御入力と、該制御入力上の値によって決定された時間に信号を有する出力とを有し、
前記タイミングジェネレータ回路の出力は、前記半導体チップの前記出力パッドに結合されている請求項１に記載の半導体チップ。
【請求項４】
前記複数の変調回路はデジタル・シグマデルタ変調器を含む請求項１に記載の半導体チップ。
【請求項５】
請求項１に記載の半導体チップを備える自動テストシステムであって、さらに、第２の半導体チップを含み、該第２の半導体チップは、
該第２の半導体チップの上に形成され、複数の基準入力を有する、少なくとも１つのドライバ／レシーバ・チャネルと、
１つの入力および複数の出力を有する組合せ解除回路であって、入力が前記組合せ回路の出力に結合され、出力が前記デジタルビットのストリームから分離されたデジタル信号を搬送する組合せ解除回路と、
複数の変換回路であって、各々が前記組合せ解除回路の出力に結合されたデジタル入力と、前記ドライバ／レシーバ・チャネルの基準入力に結合されたアナログ出力とを有する複数の変換回路と、
を備える自動テストシステム。
【請求項６】
前記請求項１の半導体チップはＣＭＯＳ技術を使用して実装され、前記第２の半導体チップはバイポーラ技術を使用して実装される請求項５に記載の自動テストシステム。
【請求項７】
第１の集積回路チップ上に実装された複数の基準入力を有するドライバ／レシーバ回路を有するタイプの自動テスト装置を動作させる方法であって、
ａ）前記第１の集積回路チップにシリアル・ビットストリームを供給するステップと、
ｂ）前記第１の集積回路チップ上の回路を使用して、前記シリアル・ビットストリームを複数の分離されたビットストリームに分離するステップと、
ｃ）前記分離されたビットストリームの各々を使用して、前記ドライバ／レシーバ回路にアナログ基準レベルを生成するステップと、
を含む方法。
【請求項８】
前記シリアル・ビットストリームを供給するステップは、ＣＭＯＳ技術で実装された第２の集積回路チップを使用して前記シリアル・ビットストリームを生成するステップを含む請求項７に記載の方法。
【請求項９】
前記第１の集積回路チップはバイポーラ技術で実装される請求項８に記載の方法。
【請求項１０】
前記シリアル・ビットストリームを供給するステップは、前記第１の集積回路チップのシングルピンを介して前記シリアル・ビットストリームを供給するステップを含む請求項７に記載の方法。
【請求項１１】
前記第１の集積回路チップは、該第１の集積回路の上に複数のドライバ／レシーバ回路を有し、
前記第１の集積回路チップ上の回路を使用して前記シリアル・ビットストリームを分離するステップは、該シリアル・ビットストリームを前記ドライバ／レシーバ回路ごとに複数の分離されたビットストリームに分離するステップを含む請求項７に記載の方法。
【請求項１２】
前記シリアル・ビットストリームを供給するステップは、
複数のシグマデルタ変調器を使用して、各ビットストリームが１つの基準レベルを表す複数のビットストリームを生成するステップと、
前記複数のビットストリームを多重化してシングルビットストリームを形成するステップと、
を含む請求項７に記載の方法。
【請求項１３】
請求項７に記載の方法を使用して半導体チップを製造する方法であって、該方法は、
ａ）  複数のダイを上に有するウェハを提供するステップと、
ｂ）  請求項７の方法にしたがって動作するテスト装置で該ダイをテストして、機能しているダイを識別するステップと、
ｃ）  前記機能しているダイをパッケージするステップと、
を含む方法。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、一般にアナログ基準レベルの生成に関し、より具体的にはアナログ基準レベルが内部にプログラミングされている自動テスト装置に関する。
【０００２】
発明の背景
自動テスト装置（「テスタ」としても知られている）は、半導体デバイス、プリント回路基板、および他の電子構成要素やアセンブリをテストするために広く使用されている。多くのテスタ、特に半導体デバイスをテストするために使用されるテスタは「ピンスライス（pin slice）」構造を使用する。このようなテスタは一般に多数のピンスライス回路を含み、各ピンスライス回路はテスト対象デバイス（ＤＵＴ）上の別々のピンに関連づけられている。さらに、各ピンスライス回路は一般に、ＤＵＴ上でそれに関連づけられたピンにおいて信号を生成し、測定する回路を含む。
【０００３】
典型的なテスタは、各ピンが独自のピンスライス回路を有する数百から数千のピンの上で信号を生成し測定する場合がある。これは、ピンスライス回路はテスタ内で数百回または数千回反復（複製）される（duplicate）ということを意味する。したがって、テスタが面積とコストの両方の面で効率的なピンスライス回路を使用することが非常に重要である。
【０００４】
さらに、典型的なテストセッションの間に、各ピンスライス回路内で使用される１つまたはいくつかのアナログ基準電圧レベルの変更が必要になることがしばしばある。これは特に、ＤＵＴの駆動（ドライブ）レベルおよび受信レベルのパラメトリックテストを実行する場合に起きる。
【０００５】
たとえば、基準電圧レベルのシーケンスが生成され、ピンスライス回路の所定のセクションに供給される場合がある。基準電圧レベルを生成し、変更を提供するステップが長い時間を必要とする場合、全テストセッションが終了する時間は非常に長くなり、特に、数百の異なる基準電圧レベルのシーケンスを生成することが必要なテストセッションの場合に長くなる。したがって、テスタが所望の基準電圧レベルの変更を知らせ、新しい基準電圧レベルを迅速に生成することが非常に重要である。
【０００６】
しかし、ピンスライス回路はまた、高い精度で信号を生成し、測定しなければならない。たとえば、ピンスライス回路によって生成または測定された信号レベルの精度がよくない場合、テスト結果の精度に影響を与えることになる。さらに、ピンスライス回路は、テストされている半導体デバイスとコンパチブル（両立する）レベルで信号を生成し、測定できなければならない。
【０００７】
これらの要件を満足させる１つの方法は、異なる構成要素技術の組合せを使用してピンスライス回路を設計することである。たとえば、ピンスライス回路はＣＭＯＳ構成要素技術およびバイポーラ構成要素技術の組合せを使用して設計されてきた。
【０００８】
主に、ＣＭＯＳ構成要素の電力要件は低いという理由のために、ＣＭＯＳはコンピュータおよび電子デバイスの多くの設計者が選択する技術となっている。その結果、ＣＭＯＳ構成要素は広く入手可能で、比較的安くなっている。そして、コンピュータおよび電子デバイスをより高速に、かつより小さく作成したいという理由のために、ＣＭＯＳ構成要素の大きさは長年の間に大幅に小さくなった。したがって、ピンスライス回路の部分は、回路をより安いコストで、かつよりコンパクトに作成しようという努力の中で、ＣＭＯＳ技術を使用して設計されている。
【０００９】
しかし、ＣＭＯＳ技術を使用して回路を設計することの１つの欠点は、タイミング特性が不安定で予測できない可能性があるということである。たとえば、同じＣＭＯＳ回路でも、タイミング特性は構成要素によって変化することが発見されている。
【００１０】
さらに、ＣＭＯＳ構成要素のタイミング特性は温度と共に変化することも発見されている。たとえば、ＣＭＯＳ構成要素によって処理される信号の周波数が増加すると、ＣＭＯＳ構成要素の電力要件も一般に増大し、構成要素を加熱させる。この温度の上昇はＣＭＯＳ構成要素を介した伝搬遅延に影響を与える可能性がある。
【００１１】
一般に、大抵のコンピュータおよび電子デバイス内のＣＭＯＳ回路は、通常は内部クロックと同期化されているため、ＣＭＯＳ技術のこの欠点がこれらのデバイスの性能に重大な影響を与えることはほとんどない。このような同期設計技法は、しばしば、電子回路の安定性と予測可能性を強化するために使用される。
【００１２】
ピンスライス回路の一部はテスタ内のクロックと同期化できるが、ピンスライス回路の他の部分のタイミングが同じように同期化できるわけではない。たとえば、ピンスライス回路がＤＵＴのピンにおいて信号を生成し、そして測定する時間は、通常はＤＵＴによって決定されるのであり、テスタ内のクロックによって決定されるわけではない。
【００１３】
したがって、ＣＭＯＳ技術を使用してピンスライス回路内のタイミング信号を生成する回路を実装するには、一般には、知られた補償技法を使用してＣＭＯＳ回路のタイミング特性を向上させなければならない。このような補償技法は、米国マサチューセッツ、ボストンのＴＥＲＡＤＹＮＥ（登録商標）Ｉｎｃ．に譲渡された、米国特許出願番号第０８／５１０，０７９号に説明されている。
【００１４】
ピンスライス回路の信号生成部分を実装するためにＣＭＯＳ技術を使用しない場合がある別の理由は、ＣＭＯＳ回路は一般に低い駆動機能（ドライブ能力）を有するということである。
【００１５】
これらの理由により、しばしば、バイポーラ技術を使用して従来のテスタ内のピンスライス回路の信号生成部分および測定部分を実装する。バイポーラ技術で作成された回路のタイミング特性は一般に、ＣＭＯＳ回路よりも安定しており、予測可能である。さらに、バイポーラ回路はＣＭＯＳ回路よりも高い電力レベルで信号を駆動し、測定することが可能である。
【００１６】
このような従来のテスタ１００が図１に示されている。テスタ１００は特殊用途コンピュータを含むテストシステム・コントローラ１１０と、テスト結果、およびテスタ１００を制御するために必要な情報を格納するメモリ１２４を含む。テストシステム・コントローラ１１０およびメモリ１２４の両方は、通常ＣＭＯＳ技術を使用して実装される。これは、テストシステム・コントローラ１１０およびメモリ１２４が、典型的にはテストシステム・クロックと同期化されているためである。さらに、テストシステム・コントローラ１１０とメモリ１２４のどちらも、高い電力レベルを伴う信号をドライブ（駆動）またはレシーブ（受信）することを要求されない。
【００１７】
テスタ１００は、また多数のピンスライス回路１１４を含み、多数のピンスライス回路１１４は、ＤＵＴ１１２の別々のピンにおいて信号を生成して測定し、ＤＵＴはディスクリートな１つの半導体デバイスである場合もあり、半導体ウェハ上の複数のダイ（ダイス）のうち１つである場合もある。
【００１８】
各ピンスライス回路１１４は、典型的には、ＣＭＯＳ技術またはバイポーラ技術のいずれかを使用して実装される部分を有する。たとえば、ピンスライス回路１１４は、ＣＭＯＳ技術を使用して実装される場合のあるタイミングジェネレータ１１６を含む。この場合、上記の補償技法は、典型的にはＣＭＯＳ回路のタイミング特性を改善するために使用される。タイミングジェネレータ１１６はテストシステム・コントローラ１１０からのコマンドに応答してタイミング信号を生成し、ドライバ／レシーバ・チャネル１１８がＤＵＴ１１２のピンにおいてデジタル信号を駆動または測定する時を決定する。
【００１９】
ピンスライス回路１１４の中のドライバ／レシーバ・チャネル１１８は典型的には、バイポーラ技術を使用して実装される。これによって、ドライバ／レシーバ・チャネル１１８が正しい時間にＤＵＴ１１２のピンにおいてデジタル信号を駆動し測定する機能を有するようになる。
【００２０】
テストシステム・コントローラ１１０がピンスライス回路１１４を制御するために使用する２種類の情報は、ドライバ／レシーバ・チャネル１１８がＤＵＴ１１２に供給すべき論理ハイレベルの値および論理ローレベルの値、および、ドライバ／レシーバ・チャネル１１８が正しく機能しているＤＵＴ１１２から受けとるべき論理ハイレベルの値および論理ローレベルの値を示す。
【００２１】
特に、ピンスライス回路１１４は、典型的には個別の（ディスクリートな）アナログ回路を使用して実装される基準電圧１２２を含む。基準電圧１２２は多数の基準電圧をドライバ／レシーバ・チャネル１１８に供給する。したがって、テストシステム・コントローラ１１０は、論理ハイレベルおよび論理ローレベルとして使用する基準電圧を示す情報をドライバ／レシーバ・チャネル１１８に供給する。
【００２２】
ピンスライス回路１１４は、また、典型的にはバイポーラ技術および別個のアナログ回路を使用して実装されるパラメトリック測定ユニット（ＰＭＵ）１２０を含む。ドライバ／レシーバ・チャネル１１８はデジタル信号を生成して、測定するが、ＰＭＵ１２０はＤＣレベルを生成して、測定する。
【００２３】
基準電圧１２２はまた、多数の基準電圧をＰＭＵ１２０に供給する。したがって、テストシステム・コントローラ１１０はＤＵＴ１１２のピンにおいて、ＤＣレベルを生成し、測定する時に使用する基準電圧を示す情報をＰＭＵ１２０に供給する。
【００２４】
典型的なテスト構成では、一度に起動するのはピンスライス回路１１４の中のドライバ／レシーバ・チャネル１１８またはＰＭＵ１２０のいずれかのみである。したがって、通常はスイッチまたはリレー（図示せず）を使用して、ドライバ／レシーバ・チャネル１１８とＰＭＵ１２０を相互に分離している。
【００２５】
発明者らは、ピンスライス回路のサイズおよびコストの大部分は、回路内に使用されている個別のアナログ回路が原因であることを理解した。テスタは何千ものピンスライス回路を含む場合があり、使用される別個のアナログ回路の量を低減すると、テスタのサイズおよびコストに大きな影響を与える可能性がある。
【００２６】
さらに本発明者らは、ピンスライス回路のサイズおよびコストの別の大部分は、回路内で使用されるＩＣのサイズに起因することを理解した。
したがって、サイズおよびコストが低減され、電子デバイスまたはアセンブリを正常にテストできるテスタを有することが望ましい。また、ピンスライス構成を使用して設計されたテスタで、低減されたサイズおよびコストを達成することが望ましい。
【００２７】
発明の概要
上記の背景を考えると、本発明の目的はテスタのサイズおよびコストを低減することである。
【００２８】
本発明の別の目的は、低コストのＣＭＯＳ技術を使用して実装されるピンスライス回路の量を増加することである。
本発明のさらに別の目的は、ピンスライス回路内で使用されるＩＣのサイズを低減することである。
【００２９】
上記の目的および他の目的は、テスタに多数のピンスライス回路を提供することによって達成され、各ピンスライス回路がＣＭＯＳ技術を使用して実装される回路，およびバイポーラ技術を使用して実装される回路を含む。好ましい実施形態では、ＣＭＯＳ回路は多数のデジタル・シグマデルタ変調器を含み、各デジタル・シグマデルタ変調器はアナログ基準電圧レベルのシーケンスを表すビットストリームを生成し、さらに、バイポーラ回路は複数のデジタル・シグマデルタ復号器（デコーダ）を含み、各デジタル・シグマデルタ復号器は各デジタル・シグマデルタ変調器からビットストリームを受けとり、そのビットストリームをアナログ基準電圧レベルのシーケンスに変換する。アナログ基準電圧レベルの各シーケンスは次いで、ドライバ／レシーバ・チャネルおよび／またはパラメトリック測定ユニットなどの回路に供給される。
【００３０】
１つの特徴によれば、デジタル・シグマデルタ変調器回路は多数のビットストリームを限定された数のライン（line）に組み合わせる回路を含む。本発明の別の特徴によれば、デジタル・シグマデルタ復号器回路は、限定された数のラインから多数のビットストリームを分離する回路を含む。
【００３１】
別の実施形態では、シリアル・ビットストリームが集積回路チップに供給される。次に、集積回路チップ上の回路を使用してシリアル・ビットストリームを複数の分離されたビットストリームに分離する。分離されたビットストリームは、次いで、集積回路チップ内でドライバ／レシーバ回路のためにアナログ基準レベルを生成するために使用される。
【００３２】
１つの特徴によれば、集積回路チップはバイポーラ技術を使用して実装される。
さらに別の実施形態では、半導体ウェハに複数のダイ（die）が提供される。次に、このダイは集積回路チップの中に実装されたドライバ／レシーバ回路を使用してテストされ、これによって良品のダイを識別する。良品のダイはついでパッケージ化（package）される。
【００３３】
１つの特徴によれば、ドライバ／レシーバ回路にデジタル・ビットストリームから生成された基準レベルが供給される。
さらなる目的および利点は、以後の説明および図面を検討することから明らかになるであろう。
【００３４】
本発明は、次の詳細な説明および図面を参照することにより、よく理解されるであろう。
【００３５】
好適な実施の形態の説明
図２は、本発明によるピンスライス回路２１４の部分構成図を示す。ピンスライス回路２１４は、図１に示されたテスタ１００などの、ピンスライス構造を使用するテスタに組み込まれることを目的としている。
【００３６】
したがって、ピンスライス回路２１４は、通常はテスタの中で少なくとも数百回、可能性としては数千回繰り返される（複製される）。さらに、ピンスライス回路２１４の各反復は、通常は図１に示されたＤＵＴ１１２などのテスト対象デバイス（ＤＵＴ）の別々のピンにおいて信号およびレベルを生成し、測定するために使用される。
【００３７】
ピンスライス回路２１４は、通常は、テスタ内で多くの回数反復されるため、ピンスライス回路２１４のサイズおよびコストを可能な限り低減しようとする強い経済的な動機がある。しかし、ピンスライス回路２１４のサイズおよびコストは、ピンスライス回路２１４によって生成され、測定される信号の精度に悪影響を与えない方法で低減されなければならない。
【００３８】
この理由のために、ピンスライス回路２１４は、好ましくは、回路技術の組合せを使用して実装される。特に、ピンスライス回路２１４は、ＣＭＯＳ技術を使用して実装される部分２４０、およびバイポーラ技術を使用して実装される部分２４２を含む。一般に、ＣＭＯＳ技術を使用して実装される回路は、比較的コンパクト、低コスト、低電力で作成することが可能である。さらに、バイポーラ技術を使用して実装される回路は一般に、優れたタイミング特性および駆動機能を有する。たとえば、エミッタ結合論理（ＥＣＬ）は、ほとんどのピンスライス回路用途が必要とする速度と駆動を提供する。この方法で、ピンスライス回路２１４のサイズおよびコストを低減し、しかも生成され、測定された信号の精度を高いレベルに維持することが可能になる。
【００３９】
ＣＭＯＳ部分２４０はタイミングジェネレータ２１６のいくつかのコピーを含み、一般的には、テストサイクルの開始後に、プログラミングされた時間量においてタイミング信号または「エッジ」を生成する。各タイミングジェネレータ２１６は特定の機能を実行するためにテストシステム・コントローラ（たとえば図１に示されたテストシステム・コントローラ１１０）によって制御される可能性があるので、タイミングジェネレータ２１６はいくつかのコピーがある。
【００４０】
たとえば、１つのタイミングジェネレータはテスト信号の生成を開始するように制御される可能性があり、他のタイミングジェネレータはテスト信号の生成を停止するように制御される可能性がある。同様に、さらに別のタイミングジェネレータは、受信した信号の測定を開始するように制御される可能性があり、さらに別のタイミングジェネレータは、信号の測定を停止するように制御される可能性がある。
【００４１】
ＣＭＯＳ部分２４０はまた、デジタル・シグマデルタ変調器（ＤΣΔM）回路２２６を含み、これもテストシステム・コントローラ１１０によって制御され、好ましくはピンスライス回路２１４によって使用される一連の基準電圧に関するデータを生成するために使用される。ＤΣΔM回路２２６を使用して基準電圧を生成する新しい方法は、以下に詳細に説明する。
【００４２】
ＣＭＯＳ部分２４０は、テスタの内部にあるクロック（図示せず）に同期化できるシーケンシャルな部分を伴う回路（図示せず）を含む場合がある。たとえば、タイミングジェネレータ２１６およびＤΣΔM回路２２６の両方は、典型的にはテスト装置の内部クロックと同期化できる回路（図示せず）を含む。この理由のために、ピンスライス回路２１４のＣＭＯＳ部分２４０の中にあるこの回路は、通常は、ＣＭＯＳ回路のタイミング特性の変動によって重大な影響を受けることはない。これらのタイミング特性の変動は、ピンスライス回路２１４の温度の変化、ピンスライス回路２１４によって処理される信号の周波数の変化などの要因によって生じる場合がある。
【００４３】
しかし、ＣＭＯＳ部分２４０はまた、テスト装置の内部クロックと同様には同期化できない回路（図示せず）を含む場合がある。たとえば、タイミングジェネレータ２１６は一般には、テスト装置の内部クロックによって決定される時間だけではなく、ＤＵＴのタイミングによって示される時間にもエッジを生成するように求められる。この理由のために、好ましくは知られた補償技法がタイミングジェネレータ２１６の中で使用されて、ＣＭＯＳ回路のタイミング特性を改善する。このようにして、タイミングジェネレータ２１６およびＤΣΔM回路２２６は、ＣＭＯＳ部分２４０のタイミング特性の変動によって重大な影響を受けることなく、ピンスライス回路２１４のＣＭＯＳ部分２４０の低減されたサイズ、コスト、電力という利点を得ることが可能である。
【００４４】
ピンスライス回路２１４のバイポーラ部分２４２は、ドライバ／レシーバ・チャネル２１８、パラメトリック測定ユニット（ＰＭＵ）２２０、およびデジタル・シグマデルタ復号器（ＤΣΔＤ）回路２２８を含む。
【００４５】
ＣＭＯＳ部分２４０の中のタイミングジェネレータ２１６によって生成されるエッジは、バイポーラ部分２４２の中のドライバ／レシーバ・チャネル２１８に供給される。ドライバ／レシーバ・チャネル２１８はＤＵＴ１１２のピンにおいてデジタル信号およびレベルを生成し、測定するために必要なドライバおよびコンパレータ回路を含む（図３の参照符号３５２および３５４をそれぞれ参照のこと）。
【００４６】
同様に、ＣＭＯＳ部分２４０の中のＤΣΔM回路２２６によって生成されたデータは、バイポーラ部分２４２の中のＤΣΔＤ回路２２８に供給される。上記のように、このデータはピンスライス回路２１４によって使用される基準電圧に関連する。
【００４７】
さらに、ＤΣΔM回路２２６によって生成されたデータは、好ましくはシリアル・ビットストリームの形態である。これは、ピンスライス回路２１４のＣＭＯＳ部分２４０およびバイポーラ部分２４２が、好ましくはカスタムＩＣとして実装されているためであり、本発明者らは、カスタムＩＣのコストはＩＣ上のピンの数を最小にすることにより低減できることを理解した。したがって、ＤΣΔM回路２２６は、１ビット幅のライン２４４を使用して、データをＤΣΔＤ回路２２８に渡すため、ＣＭＯＳ部分２４０を実装するＩＣ上に１つの出力パッド（図示せず）しか必要とせず、バイポーラ部分を実装する別のＩＣ上にも１つの入力パッド（図示せず）しか必要としない。
【００４８】
ライン２４４上のＤΣΔM回路２２６によって供給されるデータを使用して、ＤΣΔＤ回路２２８は多数の基準電圧をドライバ／レシーバ・チャネル２１８およびＰＭＵ２２０に供給する。ドライバ／レシーバ・チャネル２１８は、ＤＵＴ１１２のピンにおいてデジタル信号を生成または測定する時に、これらの基準電圧から選択された一部を論理ハイレベルおよび論理ローレベルとして使用する。
【００４９】
ＤΣΔＤ回路２２８は、好ましくは２０個の、多数の基準電圧をドライバ／レシーバ・チャネル２１８に供給する。これは、ピンスライス回路２１４が典型的には、１０個の基準電圧が各チャネルに供給されるデュアルチャネル構成で実装されているためである。さらに、ピンスライス回路２１４は典型的には、異なる論理レベルに従って動作する可能性のある異なる技術を使用して実装された半導体デバイスをテストするために使用される。テストシステム・コントローラ１１０は、異なるＤＵＴ技術に関して論理ハイレベルおよび論理ローレベルとして使用される基準電圧を示す制御信号を、ドライバ／レシーバ・チャネル２１８に送る。
【００５０】
ＰＭＵ２２０はまた、ＤΣΔＤ回路２２８によって生成される基準電圧から選択された一部を使用する。ドライバ／レシーバ・チャネル２１８は基準電圧を使用して、デジタル信号に関する論理ハイレベルおよび論理ローレベルを定義するのに対し、ＰＭＵ２２０は基準電圧を使用して、ＤＵＴ１１２のピンにおいてＤＣレベルを生成し、測定する。テストシステム・コントローラ１１０は、要求されるＤＣレベルを生成し、測定する時に使用される基準電圧を示す制御信号をＰＭＵ２２０に送る。
【００５１】
図２は、ドライバ／レシーバ・チャネル２１８の出力とＰＭＵ２２０の出力が、同じラインを使用してＤＵＴ１１２のピンへ信号およびレベルを供給することを示しているが、これらのうち一度に起動できるのは１つのみであり、実際にはラインの競合はないことを理解されたい。したがって、テストシステム・コントローラ１１０は、好ましくは、スイッチまたはリレー（図示せず）を制御して、テストの間、ドライバ／レシーバ・チャネル２１８およびＰＭＵ２２０を互いに分離する。
【００５２】
図３は、ＤΣΔM回路２２６、ＤΣΔＤ回路２２８、およびドライバ／レシーバ・チャネル２１８の詳細な図を示す。
ＤΣΔM回路２２６は、多数のＤΣΔM３３０を含む。当業者には知られているように、ＤΣΔMは、デジタル回路で実装でき、高い分解能のデジタル入力信号を再量子化するために使用される、簡単で非常に非線型的なアルゴリズムであるので、高いサンプリングレートで忠実性をほとんど損失しない、低い分解能数として入力信号を表す。ＤΣΔMが本発明で使用される１つの理由は、これらが、知られた技法を使用して、ピンスライス回路２１４のＣＭＯＳ部分２４０の中の他の回路と容易に統合できるためである。
【００５３】
１ビットのＤ／Ａコンバータ等の、低い分解能であり、高速度のデジタルーアナログ（Ｄ／Ａ）コンバータ３３５（図３を参照のこと）を使用して、ドライバ／レシーバ・チャネル２１８およびＰＭＵ２２０によって使用される多数の基準電圧を再生することが可能である。これらのＤ／Ａコンバータは、バイポーラ製法でも最小の面積で容易に作成できる。したがって、このように高い分解能デジタル入力信号を低い分解能で表現することは、ピンスライス回路２１４のバイポーラ部分２４２において多数の、アナログに切り換えられた基準電圧を再生する、面積もコストも効率的な方法を導く。
【００５４】
図３に示された例としての実施形態では、多数のＤΣΔM３３０がＤΣΔM回路２２６の中に示されている。これは、ドライバ／レシーバ・チャネル２１８が、テスト信号をＤＵＴ１１２に供給するドライバ回路３５２と、ＤＵＴ１１２によって生成された信号を測定するコンパレータ回路３５４と共に示されているためである。ドライバ回路３５２は、選択された論理ハイ電圧ＶR1、および選択された論理ロー電圧ＶR2に一致するデジタル信号およびレベルをＤＵＴ１１２に供給する。同様に、コンパレータ回路３５４は、選択された論理ハイ閾値電圧ＶR3、および選択された論理ロー閾値電圧ＶR4を使用して導出される測定出力をテストシステム・コントローラ１１０に供給する。したがって、複数のＤΣΔM３３０を使用して、基準電圧ＶR1、ＶR2、ＶR3およびＶR4を生成する。
【００５５】
ＤΣΔM回路２２６の中のＤΣΔM３３０の数は、ＤΣΔＤ回路２２８によって供給される基準電圧の数に等しいことを理解されたい。好ましい実施形態では、ＤΣΔＤ回路２２８は２０個の基準電圧を供給するので、ＤΣΔM回路２２６は、好ましくは２０個のＤΣΔM３３０を含む。
【００５６】
各ＤΣΔM３３０は入力として、テストシステム・コントローラ１１０によって供給された、スイッチングされた（切り換えられた）一定値のシーケンスを受け入れる。各一定値は所定の期間に渡って、変調器３３０に関連する基準電圧出力ＶＲ１、ＶＲ２・・・またはＶＲ２０における、望ましいＤＣレベルに対応する。ＤΣΔM３３０の入力において一定値を変更すると、ＤΣΔM３３０によって供給される数が変更される。これらの数はついで復号化（デコード）され、アナログレベルに変換され、ＤΣΔＤ回路２２８内で濾波され、その結果、ＤΣΔＤ回路２２８の出力において新しいＤＣレベルが生じる。ＤΣΔＤ回路２２８の各出力は、ドライバ／レシーバ・チャネル２１８またはＰＭＵ２２０のいずれかにおいて、割り当てられた電圧基準入力にワイヤ接続（配線）される。この方法で、基準電圧を、テストシステム・コントローラ１１０のプログラミングの間、テスタのオペレータが指定することが可能である。
【００５７】
各ＤΣΔM３３０の入力における一定値のシーケンスはついでサンプリングされ、知られた技法を使用してＤΣΔM３３０によって、オーバサンプリングされたノイズシェープ・パルス密度変調（ＯＮＰＤＭ：over-sampled, noise shaped, pulse-density-modulated）出力信号に変換され、この信号は好ましくは、オーバサンプリングクロック（図示せず）の周波数で、１ビット幅の出力ストリームである。一般には、ＤΣΔMによって生成されたＯＮＰＤＭ信号は、所与の期間に渡ってＯＮＰＤＭ信号内のデジタルパルスの平均密度が、同じ期間に渡るＤΣΔMの入力における平均値（mean value）に等しいという特徴がある。したがって、ＤΣΔM３３０は、その入力において一定値に等しい平均パルス密度を伴うＯＮＰＤＭ出力信号を生成する。
【００５８】
さらに、各ＤΣΔM３３０は、所望によりアナログに切り換えられた基準電圧の高分解能のデジタル表現をサンプリングし、その出力において、入力信号のナイキストサンプリング周波数の何倍ものレートで、オーバサンプリングされたノイズシェープ低分解能デジタルビットストリームを供給する。これは、再量子化の間に生成されたノイズのほとんどは、出力サンプルレートが増大するとアナログ低域フィルタ３３８の通過帯域以上の周波数内に含まれるようになるためである（図３を参照のこと）。スペクトラム上、高い周波数に形成される再量子化ノイズ電力が多いほど、アナログ低域フィルタ３３８の出力で現れるノイズは少ない。ノイズが周波数スペクトラムのより望ましい部分に移動されている高いレート出力データストリームを生成する方法は、一般には「ノイズシェープ、オーバサンプリング」として知られている。
【００５９】
好ましい実施形態では、各ＤΣΔM３３０は、５ＭＨｚのサンプリングレートで出力サンプルを生成し、これは、２．５ＭＨｚのナイキスト限界まで信号周波数の表現を可能にする。アナログ低域フィルタ３３８が、１０ｋＨｚの後、急激にロールオフする通過帯域のために設計されている場合、オーバサンプリングされた帯域幅とアナログ出力帯域幅の比は２５０対１になり、これは、所望のノイズレベルを伴うアナログ出力信号を供給するために十分であると考えられる。
【００６０】
上記のように、カスタムＩＣのコストは、ＩＣ上のピンの数を最小にすることによって低減することが可能である。このため、ＤΣΔM３３０によって生成されるＯＮＰＤＭ出力はマルチプレクサ３３２に供給され、マルチプレクサ３３２はＤΣΔM３３０からの出力の、時間多重化したシーケンスを１ビット幅のライン２４４上に生成する。
【００６１】
特に、ＤΣΔM３３０は好ましくは、入力において値を同期的にサンプリングする。その結果、各ＤΣΔM３３０によって生成された出力ストリーム内のビットは、同期的な方法でマルチプレクサ３３２の入力に供給される。さらに、マルチプレクサ３３２の入力は、カウンタ３３４によってシーケンシャルに選択される。この方法で、ＤΣΔM３３０によって生成された出力ストリーム内のビットは、シーケンシャルな方法で１ビット幅のライン２４４上に配列される。
【００６２】
上記のように、ＤΣΔM回路２２６は、好ましくは２０個のＤΣΔM３３０を含む。これは、マルチプレクサ３３２が、好ましくは２０個の入力を有して、ライン２４４上の２０個のＰＤＭ出力を組み合わせるということである。さらに、マルチプレクサ３３２の２０個の入力は、カウンタ３３４によってシーケンシャルに選択される。この方法で、２０個のＤΣΔM３３０によって生成された出力ストリーム内のビットは、シーケンシャルにライン２４４に出される。
【００６３】
テストシステム・コントローラ１１０は、ＤΣΔM３３０およびカウンタ３３４を制御し、新しい２０個のビットの組がマルチプレクサ３３２の入力において使用可能になった時のみ、カウンタ３３４が全サイクルをカウントするようにプログラミングされる。したがって、カウンタ３３４のクロック周波数は、ＤΣΔM３３０のサンプリングレートの２０（２０）倍でなければならない。すなわち、５ＭＨｚという好適サンプリング周波数を使用すると、カウンタ３３４のクロック周波数は１００ＭＨｚでなければならないことを意味する。
【００６４】
ライン２４４上の組み合わされた出力ストリームは次いで、ＤΣΔＤ回路２２８に含まれるシフトレジスタ３３７に供給される。シフトレジスタ３３７は、２０個のＤΣΔM３３０によって生成された出力ストリームを、ライン２４４上の組み合わされた出力ストリームから分離するために使用される。さらに、テストシステム・コントローラ１１０は、ライン３６２上のクロック信号およびライン３６４上の同期信号をシフトレジスタ３３７に供給することを制御するようにプログラミングされる。
【００６５】
特に、ライン３６２上のシフトレジスタ３３７に供給されるクロック信号の周波数は、カウンタ３３４のクロック周波数に等しくなければならない。たとえば、カウンタ３３４に供給される１００ＭＨｚクロックによって、マルチプレクサ３３２が１００ＭＨｚの周波数でライン２４４上にビットストリームを生成させる。これは、シフトレジスタ３３７も、２０個のビットを一度に２０個のレジスタ３３６にシフトするために、１００ＭＨｚレートでクロックされていなければならないことを意味する。さらに、新しい２０個のビットの組がレジスタ３３６の中で使用可能になるといつでも、レジスタ３３６の出力が使用可能（イネーブル）になり、２０個のデータパルスは２０個の同一の同期化ゲート３３９に同時に供給される。この方法で、各ゲート３３９に、各ＤΣΔM３３０によって生成されたビットストリームが供給される。
【００６６】
テストシステム・コントローラ１１０は、各ゲート３３９に、ライン３６６のウィンドウ信号を供給する。ウィンドウ信号は好ましくは、エッジタイミング精度を最大にするための差分信号である。このために、ライン３６６は、２ビット幅のラインとして示されている。さらに、ウィンドウ信号はゲート３３９と共に使用され、データパルスの幅を制御し、また、セトリング時間（settling time）がデータパルス幅に影響を与えないように、各ストリーム内のデータパルスの間隔を十分に広くする。
【００６７】
次に、ゲート３３９はデータストリームを各Ｄ／Ａコンバータ３３５に供給する。Ｄ／Ａコンバータ３３５は、デジタル数を、所望のＤＣレベルのノイズを含むバージョンに変換する。Ｄ／Ａコンバータ３３５のアナログ出力は次いで、アナログ低域フィルタ３３８によって低域濾波され、これによってノイズのほとんどを除去する。低い分解能のＤ／Ａコンバータ３３５およびアナログフィルタ３３８の具体的な実装は、本発明には重要でないことに注意されたい。
【００６８】
フィルタ３３８によって生成される基準電圧ＶR1からＶR20は、ついでドライバ／レシーバ・チャネル２１８に含まれる選択回路３５０に供給される。テストシステム・コントローラ１１０は、選択回路３５０を制御するようにプログラミングされ、これによって、ドライバ３５２およびコンパレータ３５４へ正しい基準電圧を供給する。たとえば、選択回路３５０は、基準電圧ＶR1およびＶR2をドライバ３５２に供給するように制御され、タイミングジェネレータ２１６によって供給されたタイミングエッジを使用してデジタルテスト信号を生成する。デジタルテスト信号は、ＶR1に等しい論理ハイレベル、およびＶR2に等しい論理ローレベルで生成され、次いで、後方一致抵抗器（back-match resister）３５６を介してＤＵＴ１１２に送ることが可能である。
【００６９】
同様に、選択回路３５０は、基準電圧ＶR3およびＶR4をコンパレータ３５４に供給するように制御され、コンパレータ３５４は、ＤＵＴ１１２によって生成された信号を基準電圧に対して比較または測定する。ＤＵＴ信号は、ＶR3に等しい論理ハイ閾値電圧、およびＶR4に等しい論理ロー閾値電圧と比較される場合がある。コンパレータ３５４は次いで、次の分析のために、測定結果をテストシステム・コントローラ１１０に渡す。
【００７０】
基準電圧ＶR1からＶR20は、ＰＭＵ２２０に含まれる選択回路（図示せず）にも同様に供給される場合があることに注意されたい。テストシステム・コントローラ１１０は、したがって、この選択回路を制御し、ＰＭＵ２２０の中のＤＣレベル生成測定回路に正しい基準電圧を供給するようにプログラミングされる。
【００７１】
図４は、ＤΣΔＤ回路２２８の回路図を示す。特に、マルチプレクサ３３２によって生成された１００ＭＨｚビットストリームは、ライン２４４上のシフトレジスタ３３７内の第１のレジスタ３３６−１に供給される。レジスタ３３６―１〜３３６−２０の各々は、好ましくはそれぞれレジスタ４７０および４７２を含み、レジスタ４７０および４７２は、従来のＤフリップフロップを使用して実装される場合がある。さらに、レジスタ４７０の各々は、図４に示すように直列に接続されている。
【００７２】
上記のように、シフトレジスタ３３７は、好ましくは、ライン２４４上のビットストリームから２０個のビットを、２０個のレジスタ３３６にシフトするように１００ＭＨｚレートでクロックされている。したがって、１００ＭＨｚクロックはライン３６２上の各レジスタ４７０に供給される。さらに、２０個のビットの新しい組が各レジスタ４７０で使用可能になるといつでも、同期信号がライン３６４に供給され、各レジスタ４７２の中の２０個のビットをラッチする。２０個のビットの組は、好ましくは１００ＭＨｚレートでレジスタ４７０にクロックされているため、同期信号は５ＭＨｚレートでライン３６４に供給される。
【００７３】
レジスタ４７２の中にラッチされたビットの各組は、次いで、同期ゲート３３９に供給され、同期ゲートは従来のＡＮＤゲート構成を使用して実装することが可能である。同期ゲート３３９の動作は、図５に示されたタイミング図を使用して説明することが可能である。
【００７４】
図５は、例として、同期ゲート３３９のうち１つの入力に接続されている、ライン４７４（図４）上の一連のデータパルスを示す。一連のデータパルスはＤΣΔM３３０のうち１つによって生成されたビットストリームに対応する。さらに、各ＤΣΔM３３０は、好ましくは、入力において５ＭＨｚのサンプリング周波数を使用して値をサンプリングするため、ライン４７４上の各データパルスの幅は２００η秒である。したがって、値が論理「１」のデータビットは、１η秒と２００η秒の時間の間に発生し、値が論理「０」のデータビットは、２００η秒と４００η秒の時間の間に発生し、値が論理「１」のデータビットは、４００η秒と６００η秒の時間の間に発生する。
【００７５】
図５は、また、ライン３６６上のウインドウ信号を示す。上記のように、ウインドウ信号は好ましくは差分信号である。したがって、図４は、各同期ゲート３３９の２つの入力に接続された２ビット幅のラインとしてライン３３６を示している。
【００７６】
発明者らは、レジスタ４７２によって供給されるデータパルスの幅と間隔を正しく制御することによって精度が向上することを理解した。この目的のために、同期ゲート３３９は、ライン４７４上のデータをライン３６６上のウインドウ信号に同期化する。ライン４７６上の同期化されたデータ（図５）は次いで、フィルタ３３８に供給される。
【００７７】
図５に示されたように、ライン４７６上のデータパルスの幅は、ライン３６６上のパルスの幅に等しく、ライン４７６上の隣接するデータパルスの間の最小の間隔は、ライン３６６上のパルス間の間隔に等しい。さらに、レジスタ４７２が同期ゲート３３９に、論理「１」の値を有するデータビットを供給する場合、同期ゲート３３９は、固定幅のパルスをフィルタ３３８に供給する。別法としては、レジスタ４７２が同期ゲート３３９に論理「０」の値を有するデータビットを供給する場合、同期ゲート３３９はフィルタ３３８にパルスを送らない。最後に、フィルタ３３８は、これらのデータビットストリームをＰＤＭ信号から、所望のＤＣ基準電圧ＶR1からＶR20に等しい一定値を伴うＰＣＭ信号へ変換する。
【００７８】
１つの実施形態を説明したが、多くの代替の実施形態または変形形態も作成することが可能である。たとえば、ピンスライス回路はＣＭＯＳ部分とバイポーラ部分を有し、タイミングジェネレータおよびＤΣΔ変調器回路はＣＭＯＳ部分の中にあり、ＤΣΔ復号器回路、ドライバ／レシーバ・チャネルおよびＰＭＵはバイポーラ部分にあると説明した。しかしこれは説明のための例にすぎない。ピンスライス回路は、ＣＭＯＳ部分およびバイポーラ部分内の異なる回路ブロックで構成される場合もある。
【００７９】
たとえば、ＤΣΔ復号器回路は、ＣＭＯＳ部分に含まれる場合もある。これは、マルチプレクサおよびカウンタを使用して多数のビットストリームを組み合わせ、次いで、シフトレジスタを使用してビットストリームを分離する必要性を除去する。さらに、これは、ＣＭＯＳ  ＩＣの中のＤΣΔ復号器回路から、バイポーラＩＣの中のドライバ／レシーバ・チャネルおよびＰＭＵへ基準電圧を渡すために対応するＩＣの中により多くのピンを必要とするので、その結果できるシステムはコストと面積の両方の面で効率的ではなくなる。
【００８０】
さらに、ドライバ／レシーバ・チャネル内の選択回路を完全に除去し、基準電圧をドライバおよびコンパレータ回路に直接ルーティングする場合もある。
さらに、ここに説明したＤΣΔ変調器は、好ましくは２次変調器である。しかし、より高次の変調器を使用して、低域濾波の後に基準電圧上の残留ノイズをさらに低減する場合もある。より高次の変調器は一般に、高次のアナログ濾波を必要とするので、回路の全体の複雑さは増大すると予想され、面積およびコストの効率が低減する。
【００８１】
このように、本発明は、請求項の精神および範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【図１】  ピンスライス構成を使用する従来のテスタの構成図である。
【図２】  本発明によるピンスライス回路の部分構成図である。
【図３】  図２に示されたピンスライス回路の部分の詳細な図である。
【図４】  図２に示されたピンスライス回路に含まれる復号器回路の概要図である。
【図５】  図４に示された復号器回路の動作を説明するために使用されるタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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