(57)【特許請求の範囲】
【請求項１】
所望の信号遅延量を得るためのディレイロックループ回路において、
入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、
カウント値に対する初期値、最大値および最小値が設定され、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号に基づいてカウントアップまたはカウントダウンを行い、前記カウント値が前記最大値および前記最小値となった場合には、次のカウント値を前記初期値にセットするサブカウンタを具備し、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記サブカウンタによるカウント値が前記最大値であるときカウントアップを行い、前記最小値であるときカウントダウンを行うアップダウンカウンタと、
前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させるディレイ手段と、
前記第２のパルスデータの立ち上がりと、前記ディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、
を有することを特徴とするディレイロックループ回路。
【請求項２】
前記サブカウンタは、
供給されたデータを前記第３のパルスデータの立ち上がりのタイミングでラッチして出力するラッチ手段と、
前記ラッチ手段からのラッチデータの値に１を加算する加算手段と、
前記ラッチデータの値から１を減算する減算手段と、
前記ラッチデータの値が前記最大値と等しい場合に、これを示す第１のリセット信号を出力する第１の比較手段と、
前記ラッチデータの値が前記最小値と等しい場合に、これを示す第２のリセット信号を出力する第２の比較手段と、
前記アップダウン制御信号に基づいて、前記加算手段および前記減算手段からのデータを選択出力する第１のセレクタと、
前記第１および第２のリセット信号のいずれかが供給された場合には前記初期値を、それ以外の場合には前記第１のセレクタによる出力データを、前記ラッチ手段に対して供給する第２のセレクタと、
によって構成されることを特徴とする請求項１記載のディレイロックループ回路。
【請求項３】
入力信号を任意の遅延量だけ遅延させることが可能な可変遅延回路において、
入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、
カウント値に対する初期値、最大値および最小値が設定され、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号に基づいてカウントアップまたはカウントダウンを行い、前記カウント値が前記最大値および前記最小値となった場合には、次のカウント値を前記初期値にセットするサブカウンタを具備し、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記サブカウンタによるカウント値が前記最大値であるときカウントアップを行い、前記最小値であるときカウントダウンを行うアップダウンカウンタと、
前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させる第１のディレイ手段と、
前記第２のパルスデータの立ち上がりと、前記第１のディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、
を具備する基準ディレイ段数出力手段と、
前記クロックが供給されるとともに、前記基準ディレイ段数と所要のディレイ比率とを乗算するディレイ段数設定手段と、
前記第１のディレイ手段と同様に構成されて、前記ディレイ段数設定手段によって設定されたディレイ段数により、入力したデータを遅延させる第２のディレイ手段と、
を有することを特徴とする可変遅延回路。
【請求項４】
始端パルス、バーストパルス、および終端パルスを合成して得られる記録パルスにしたがって、データをディスク状記録媒体に記録するための記録信号補償回路において、
入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、
カウント値に対する初期値、最大値および最小値が設定され、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号に基づいてカウントアップまたはカウントダウンを行い、前記カウント値が前記最大値および前記最小値となった場合には、次のカウント値を前記初期値にセットするサブカウンタを具備し、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記サブカウンタによるカウント値が前記最大値であるときカウントアップを行い、前記最小値であるときカウントダウンを行うアップダウンカウンタと、
前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させる第１のディレイ手段と、
前記第２のパルスデータの立ち上がりと、前記第１のディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、
を具備する基準ディレイ段数出力手段と、
前記クロックが供給されるとともに、前記基準ディレイ段数と所要のディレイ比率とを乗算するディレイ段数設定手段と、
前記第１のディレイ手段と同様に構成されて、前記ディレイ段数設定手段によって設定されたディレイ段数により、入力したデータを遅延させる第２のディレイ手段と、
によってともに構成され、前記始端パルスの始端エッジの位置、および前記終端パルスの終端エッジの位置を遅延させることにより、前記始端パルスおよび前記終端パルスのパルス幅をそれぞれ変化させる始端パルス変化手段および終端パルス変化手段を有することを特徴とする記録信号補償回路。
【請求項５】
所望の信号遅延量を得るためのディレイロックループ回路において、
入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいてカウントアップを行い、カウント値があらかじめ設定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リセット信号を出力するとともに、カウント値をリセットする第１のカウンタ、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号がハイレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第２のカウンタ、および、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力された前記アップダウン制御信号がローレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第３のカウンタを具備し、前記リセット信号の出力時において、前記第２のカウンタによるカウント値があらかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを行い、前記第３のカウンタによるカウント値が前記設定値Ｎ以上である場合にカウントダウンを行うアップダウンカウンタと、
前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させるディレイ手段と、
前記第２のパルスデータの立ち上がりと、前記ディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、
を有することを特徴とするディレイロックループ回路。
【請求項６】
前記アップダウンカウンタは、
前記第２のカウンタによるカウント値が前記設定値Ｎ以上であるとき、出力する第１のフラグ信号をハイレベルとする第１の比較手段と、
前記第３のカウンタによるカウント値が前記設定値Ｎ以上であるとき、出力する第２のフラグ信号をハイレベルとする第２の比較手段と、
前記リセット信号が入力されたとき、前記第１のフラグ信号がハイレベルである場合は、前記第３のパルスデータの立ち上がりのタイミングにおいてカウントアップを行い、前記第２のフラグ信号がハイレベルである場合は、前記第３のパルスデータの立ち上がりのタイミングにおいてカウントダウンを行う第４のカウンタと、
をさらに具備することを特徴とする請求項５記載のディレイロックループ回路。
【請求項７】
入力信号を任意の遅延量だけ遅延させることが可能な可変遅延回路において、
入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいてカウントアップを行い、カウント値があらかじめ設定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リセット信号を出力するとともに、カウント値をリセットする第１のカウンタ、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号がハイレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第２のカウンタ、および、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力された前記アップダウン制御信号がローレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第３のカウンタを具備し、前記リセット信号の出力時において、前記第２のカウンタによるカウント値があらかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを行い、前記第３のカウンタによるカウント値が前記設定値Ｎ以上である場合にカウントダウンを行うアップダウンカウンタと、
前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させる第１のディレイ手段と、
前記第２のパルスデータの立ち上がりと、前記第１のディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、
を具備する基準ディレイ段数出力手段と、
前記クロックが供給されるとともに、前記基準ディレイ段数と所要のディレイ比率とを乗算するディレイ段数設定手段と、
前記第１のディレイ手段と同様に構成されて、前記ディレイ段数設定手段によって設定されたディレイ段数により、入力したデータを遅延させる第２のディレイ手段と、
を有することを特徴とする可変遅延回路。
【請求項８】
始端パルス、バーストパルス、および終端パルスを合成して得られる記録パルスにしたがって、データをディスク状記録媒体に記録するための記録信号補償回路において、
入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいてカウントアップを行い、カウント値があらかじめ設定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リセット信号を出力するとともに、カウント値をリセットする第１のカウンタ、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号がハイレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第２のカウンタ、および、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力された前記アップダウン制御信号がローレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第３のカウンタを具備し、前記リセット信号の出力時において、前記第２のカウンタによるカウント値があらかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを行い、前記第３のカウンタによるカウント値が前記設定値Ｎ以上である場合にカウントダウンを行うアップダウンカウンタと、
前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させる第１のディレイ手段と、
前記第２のパルスデータの立ち上がりと、前記第１のディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、
前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、
を具備する基準ディレイ段数出力手段と、
前記クロックが供給されるとともに、前記基準ディレイ段数と所要のディレイ比率とを乗算するディレイ段数設定手段と、
前記第１のディレイ手段と同様に構成されて、前記ディレイ段数設定手段によって設定されたディレイ段数により、入力したデータを遅延させる第２のディレイ手段と、
によってともに構成され、前記始端パルスの始端エッジの位置、および前記終端パルスの終端エッジの位置を遅延させることにより、前記始端パルスおよび前記終端パルスのパルス幅をそれぞれ変化させる始端パルス変化手段および終端パルス変化手段を有することを特徴とする記録信号補償回路。
【請求項９】
１クロックに対応するパルス幅をＴとし、前記記録パルスにおけるハイレベルをＭ、ローレベルをＳとし、パルス立ち上がり位置の補正量をｘ、パルス立ち下がり位置の補正量をｙとするとき、長さがｎＴのマークに対応する前記記録パルスが、
ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ
（ただし、ｎは２以上の整数）
または、
ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋（１−ｙ）Ｓ
（ただし、ｎは３以上の整数）
で表されることを特徴とする請求項４または８に記載の記録信号補償回路。
【請求項１０】
前記始端パルス変化手段および前記終端パルス変化手段と同様に構成され、前記バーストパルスの始端エッジまたは終端エッジの位置を遅延させることにより、前記バーストパルスのパルス幅を変化させるバーストパルス変化手段を有することを特徴とする請求項４または８に記載の記録信号補償回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所望の信号遅延量を得るためのディレイロックループ回路、このディレイロックループ回路を具備する可変遅延回路、およびこの可変遅延回路を具備する記録信号補償回路に関する。
【０００２】
【従来の技術】
近年、開発が進められている光ディスクを用いた高密度記録システムとして、光磁気ディスクシステムと相変化型光ディスクシステムが挙げられる。このうち、相変化型光ディスクシステムは、記録層を結晶状態または非結晶状態（アモルファス状態）に変化させることで情報を記録する方式を用いており、例えば、磁気ヘッドが不要なため光学ヘッドの小型化が容易であること、記録面におけるマークの有無にかかわらず１回のレーザ照射で情報を記録できるダイレクトオーバーライト方式が容易に実現可能であること、信号強度が高く、再生系のＳ／Ｎ（Signal／Noise）比を高くすることが可能なこと等の理由から、近年ではこの相変化型光ディスクシステムの開発が特に重点的に進められている傾向にある。
【０００３】
高記録密度の光ディスクシステムにおいては、微少なマーク列を正確な位置に記録する必要があるが、特に相変化型光ディスクの場合、信号記録は純粋な熱記録であることから、正確なマーク形成のためには記録時の熱の管理が大変重要となる。例えば、比較的長いマークを形成するために記録レベルのレーザ光を長時間照射する場合、記録膜の蓄熱効果により後ろの部分ほどディスク半径方向の幅が太くなったマークが形成されてしまう。このようなマークを再生すると、その終端部分のエッジが理想的な位置からずれるため、エラーレートが増加する。このため、相変化型光ディスクシステムでは、記録時の熱の管理のために、マーク形成に用いるレーザ光として連続したパルス列を用いており、また、単にクロックに同期したパルスではなく、位置および幅を最適に設定するための、いわゆる記録補償を行うことが必須となっている。
【０００４】
このような記録補償を行うデータ記録装置の一例が、特開平１０−０９１９６１号公報に開示されている。この公報では、長さ１．５Ｔの始端パルスに続いて、クロックに同期したパルス列が現れる記録パルスを生成することにより、マークの幅が広がらないようにマークの後半部分におけるレーザ光の照射量を弱めている。しかし、これによってマークの終端部分のエッジが熱的に不安定になり、正確な位置にマークが形成されない場合があることから、さらにパルスの始端における立ち上がり位置および終端における立ち下がり位置を遅延させ、始端パルスおよび終端パルスのパルス幅を変化させている。上記公報のデータ記録装置では、このような記録パルスＢを通常の論理回路と遅延量可変型の遅延素子を用いた記録補償回路によって得ている。
【０００５】
ところで、入力信号を遅延させるための遅延素子としては、例えばＬＣ（インダクタとキャパシタ）、あるいは分布定数回路等によって形成されるオールパスフィルタが知られている。また、遅延量可変型の遅延素子としては、複数のＬＣ遅延素子を直列接続し、それぞれの出力をセレクタにより選択するものがある。この構造の遅延素子は、比較的安定した遅延量が得られる反面、素子自体が大きくなって実装面積がより必要となること、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスを用いたＩＣ（Integrated Circuit）等と比較して素子単価がひじょうに高価であること等の問題を有している。また、例えばＣＭＯＳのＩＣに内蔵可能な遅延量可変型の遅延素子を、ＰＬＬ（Phase-Locked Loop）の具備する周波数逓倍機能を用いて実現する方法も存在する。この方法では、遅延素子をＩＣに内蔵することにより実装面積の問題は解決するが、ＰＬＬを内蔵することにより、コストは抑制されない。
【０００６】
これに対して、特にゲートアレイやエンベデッドアレイ等のデジタル集積回路への応用を念頭に開発されたのが、インバータやＮＡＮＤゲートにより構成したバッファの組み合わせを単位遅延素子として用い、ＣＭＯＳロジックにおける信号の伝搬遅延時間を積極的に利用して実現した遅延回路である。このような遅延回路は、例えば、２段のインバータを直列接続したディレイラインを、所望する遅延量となるような段数だけ直列に接続することにより得られる。この構造の遅延回路は基本論理素子で構成可能であるため、ＣＭＯＳのＩＣ等に容易に内蔵することができ、実装面積およびコストの上昇がほとんどない。その反面、ＩＣの内部に構成されるゲートによる遅延量は、温度や電源電圧の変動、プロセス条件等によって、最大３倍程度大きく変動してしまう。
【０００７】
ＣＭＯＳロジックによる遅延回路のこのような問題を解決するために、ディレイロックループ回路を用いて、１Ｔ分の遅延量を得るためのディレイラインの段数を調整することを可能にした可変遅延回路が、特開平２０００−１３４０７２公報に開示されている。ここで図１５に、上記公報に示された可変遅延回路に用いられるディレイロックループ回路の構成例を示す。
【０００８】
図１５に示すディレイロックループ回路４０は、入力パルスを所定の周期に分周して出力する分周器４１と、ディレイ段数を変化させて任意の遅延量を得ることが可能なディレイライン４２と、入力パルスの先着順位を判定してこれに基づく制御信号を出力する遅延量検出部４３と、この制御信号に応じてディレイライン４２におけるディレイ段数をコントロールするアップダウンカウンタ（以下、Ｕ／Ｄカウンタと略称する）４４と、Ｕ／Ｄカウンタ４４の出力信号よりディレイライン４２による遅延量が１Ｔとなるディレイ段数を出力するディレイロック検出部４５によって構成される。
【０００９】
分周器４１は、入力されたクロックＣＬＫを２分周した１ＴのデータパルスＴＰ、４分周した２ＴのデータパルスＴＰ２、および８分周した４ＴのデータパルスＴＰ４を生成する。ディレイライン４２は、例えば２つのインバータを直列接続し、これを所定の段数だけ直列接続することにより遅延量が可変とされた信号遅延回路であり、Ｕ／Ｄカウンタ４４によるカウント値ＳＥＬをディレイ段数の設定データとして、分周器４１からのデータパルスＴＰを１Ｔ分だけ遅延させる。遅延量検出部４３は、ディレイライン４２により遅延されたデータパルスＤＴＰと、分周器４１からのデータパルスＴＰ２に基づいて、Ｕ／Ｄカウンタ４４のカウントアップおよびカウントダウンを制御するアップダウン制御信号（以下、Ｕ／Ｄ制御信号と略称する）ＵＤを出力する。
【００１０】
ここで、図１６に遅延量検出部４３の回路構成例を示す。
遅延量検出部４３は、入力段とされるＤ−フリップフロップ（以下、Ｄ−ＦＦと略称する）４３１と、排他的論理和ゲート（以下、ＥＯＲゲートと略称する）４３２と、インバータ４３３と、出力段とされるＤ−ＦＦ４３４によって構成される。この遅延量検出部４３では、Ｄ−ＦＦ４３１において、ディレイライン４２より出力されたデータパルスＤＴＰに基づき、分周器４１からのデータパルスＴＰ２をラッチすることによって、ディレイライン４２によって１Ｔ分だけ遅延されたデータパルスＤＴＰの立ち上がりと、遅延量１Ｔ分のタイミングの基準となる、データパルスＴＰ２の反転との先着判定を行うことにより、Ｄ−ＦＦ４３４からディレイ段数の増減を選択する制御信号として、Ｕ／Ｄ制御信号ＵＤを出力している。出力されるＵ／Ｄ制御信号ＵＤは、データパルスＴＰ２の立ち上がりがデータパルスＤＴＰの立ち上がりより早い場合にハイレベル、遅い場合にローレベルとされる。
【００１１】
ここで、図１５に戻って説明する。Ｕ／Ｄカウンタ４４は、遅延量検出部４３からのＵ／Ｄ制御信号ＵＤに基づいて、ディレイ段数のカウントアップおよびカウントダウンを行い、カウント値ＳＥＬを出力して、ディレイライン４２による遅延量１Ｔあたりのディレイ段数を制御する。ディレイロック検出部４５は、分周器４１からのデータパルスＴＰ４のタイミングで、Ｕ／Ｄカウンタ４４によるカウント値ＳＥＬに基づき、現在と１クロック前および２クロック前とのディレイ段数の比較を行い、ディレイ段数がロックされているか否かを示すディレイロック信号ＬＯＣＫ、および、ディレイライン４２によって１Ｔの遅延量を得るための基準ディレイ段数ＤＲＥＦを出力する。ここで、現在のディレイ段数、すなわちＵ／Ｄカウンタ４４による現在のカウント値ＳＥＬに対して、クロック入力ＣＫとされるデータパルスＴＰ４の１クロック前および２クロック前のディレイ段数をそれぞれＳＥＬ１およびＳＥＬ２とすると、ＳＥＬ＝ＳＥＬ２のときディレイロック信号ＬＯＣＫがハイレベルとされ、それ以外のときローレベルとされる。また、ＳＥＬ＝ＳＥＬ２またはＳＥＬ＞ＳＥＬ１のとき基準ディレイ段数ＤＲＥＦとしてＳＥＬ１が出力され、これ以外のとき現在のカウント値ＳＥＬが出力される。
【００１２】
次に、図１７にディレイロックループ回路４０における各信号のタイミングを示す。
図１７において、９００ｎｓｅｃから１１００ｎｓｅｃの期間では、例えば、ディレイライン４２を構成するゲートによる遅延量が、温度や電源電圧の変動等により変動した状態を示している。このとき、ディレイライン４２におけるディレイ段数を示すカウント値ＳＥＬによる遅延量が、１Ｔ分の遅延に対して不足しているため、Ｕ／Ｄカウンタ４４によるカウント値ＳＥＬおよび基準ディレイ段数ＤＲＥＦは、それぞれ１ずつカウントアップされ、ディレイロック信号ＬＯＣＫはローレベルとなる。
【００１３】
これに対して、１１００ｎｓｅｃのタイミングでは、遅延量検出部４３に入力されるデータパルスＴＰ２の反転タイミングが、データパルスＤＴＰの立ち上がりより早くなり、出力されるＵ／Ｄ制御信号ＵＤがローレベルとなって、Ｕ／Ｄカウンタ４４のカウント値ＳＥＬがカウントダウンされる。以降、データパルスＴＰ４の立ち上がりにおいて、Ｕ／Ｄ制御信号ＵＤはハイレベル、ローレベルを交互に繰り返すことになり、これによってＵ／Ｄカウンタ４４のカウント値ＳＥＬは「２９」および「２８」の値を交互に採ることになる。また、１０５０ｎｓｅｃのタイミングにおいて、ディレイロック検出部４５では、現在のカウント値ＳＥＬと、データパルスＴＰ４による２クロック前のカウント値ＳＥＬ２とが、ともに「２９」と一致したことが検出されて、ディレイロック信号ＬＯＣＫがハイレベルとされる。これにより、ディレイライン４２によって１Ｔ分だけ遅延されるときの基準ディレイ段数ＤＲＥＦの値が「２８」で固定され、ディレイロックループ回路４０の動作がロックされる。
【００１４】
このようなディレイロックループ回路４０を用いた可変遅延回路では、１Ｔパルス幅に対する遅延量の比率を任意に設定し、この値と基準ディレイ段数ＤＲＥＦの値とを乗算し、ディレイライン４２と同様に構成されたディレイラインに対して、この値をディレイ設定段数として設定して、入力されたデータパルスを遅延させる。これによって、ディレイロックループ回路４０を用いた可変遅延回路では、温度や電源電圧の変動等によりディレイラインを構成するゲートによる遅延量が変動した場合でも、その変動量にかかわらず常に所望する遅延量を得ることが可能となっている。したがって、上述した相変化型光ディスクシステムでは、このような可変遅延回路を用いて、記録パルスの始端における立ち上がり位置および終端における立ち下がり位置を、任意の量だけ正確に遅延させ、ディスク上に形成されるマークの形状を正確に制御することが可能となる。
【００１５】
【発明が解決しようとする課題】
上記のディレイロックループ回路４０は、ＣＭＯＳゲートによるディレイラインの欠点を解消し、安価で安定した遅延量が得られるため、光ディスクドライブの記録補償のためのＩＣとして実現されている。しかし、このディレイロックループ回路４０による実際の動作においては、基準ディレイ段数ＤＲＥＦがほぼ安定した状態でも、Ｕ／Ｄカウンタ４４によるカウント値ＳＥＬが±１段でなく、数段の幅で不規則な変動を繰り返す現象が観測されている。
【００１６】
ここで、図１８にこのような異常動作が発生した場合のディレイロックループ回路４０における各信号のタイミングを示す。
図１８において、１５７０ｎｓｅｃまでの期間は、基準ディレイ段数ＤＲＥＦが「２８」でロックされた状態となっている。しかし、１６７０ｎｓｅｃ、１５７０ｎｓｅｃおよび１８７０ｎｓｅｃのタイミングにおいてＵ／Ｄ制御信号ＵＤがハイレベルとなり、カウント値ＳＥＬが連続してカウントアップされている。このため、ディレイロック検出部４５の検出によりディレイロック信号ＬＯＣＫがローレベルとなる。この後、カウント値ＳＥＬは「２ｂ」の値までカウントアップして、「２８」の値までカウントダウンし、２２５０ｎｓｅｃのタイミングにおいて再びディレイロックループ回路４０の動作がロックした状態となる。
【００１７】
このような基準ディレイ段数ＤＲＥＦの不規則な変動は、遅延量検出部４３に使用されているＤ−ＦＦ４３１に起因すると考えられる。遅延量検出部４３におけるタイミング比較では、Ｄ−ＦＦ４３１におけるクロック入力ＣＫのデータパルスＤＴＰの立ち上がりと、データ入力ＤのデータパルスＴＰ２の反転の先着順に基づいて、Ｑ出力すなわち位相比較中間信号ＱＡを出力し、ＥＯＲゲート４３２で位相比較中間信号ＱＡとデータパルスＴＰ２との排他的論理和をとることで、位相比較信号ＵＰを出力している。ところが、Ｄ−ＦＦ４３１におけるクロック入力ＣＫの立ち上がりとデータ入力Ｄの反転とが、Ｄ−ＦＦ４３１の最小セットアップタイムおよびホールドタイムより短い時間に続けて入力された場合は、出力される位相比較中間信号ＱＡが確定しないため、出力されるＵ／Ｄ制御信号ＵＤに短期間の擾乱が生じる。
【００１８】
ここで、クロック入力ＣＫの立ち上がりとデータ入力Ｄの反転とがほぼ同時となる場合とは、すなわち、ディレイライン４２によるデータパルスＴＰとデータパルスＤＴＰの間の遅延量が１Ｔに一致している場合であり、ディレイロックループ回路４０においては、常にこのような状態となるように制御が行われることから、位相比較中間信号ＱＡが不定の状態は動作がほぼロックしているときに高い割合で発生していると考えられる。図１８における１５７０ｎｓｅｃおよび１８７０ｎｓｅｃのタイミングでのＵ／Ｄ制御信号ＵＤは、このような場合に発生したノイズ成分と考えられ、これによってＵ／Ｄカウンタ４４のカウント値ＳＥＬも交互にカウントアップおよびカウントダウンをせずに不規則に変化し、基準ディレイ段数ＤＲＥＦの値がロックせずに±数段の大きさで不安定に変化する。
【００１９】
したがって、このようなディレイロックループ回路４０を用いた可変遅延回路では、ディレイラインにおけるディレイ段数の設定において、例えばＴ／２の遅延を得るために基準ディレイ段数ＤＲＥＦに１／２を乗じても、基準ディレイ段数ＤＲＥＦが一定とならないために、ディレイラインの出力信号にジッタが生じてしまう。
【００２０】
本発明はこのような課題に鑑みてなされたものであり、低コストで実装面積の小さい遅延回路を用いた場合に、温度および電源電圧の変動やプロセス条件等によるディレイ量の変動にかかわらず、安定した遅延量を得ることを可能にするディレイロックループ回路を提供することを目的とする。
【００２１】
また、本発明の他の目的は、低コストで実装面積の小さい遅延回路を用い、温度および電源電圧の変動やプロセス条件等によるディレイ量の変動にかかわらず、安定した遅延量を得ることが可能な可変遅延回路を提供することである。
【００２２】
さらに、本発明の他の目的は、ディスク状記憶媒体にデータを記録する際に、低コストで実装面積の小さい遅延回路を用い、記録パルスを正確に遅延させることが可能な記録信号補償回路を提供することである。
【００２３】
【課題を解決するための手段】
本発明では上記課題を解決するために、所望の信号遅延量を得るためのディレイロックループ回路において、入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、カウント値に対する初期値、最大値および最小値が設定され、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号に基づいてカウントアップまたはカウントダウンを行い、前記カウント値が前記最大値および前記最小値となった場合には、次のカウント値を前記初期値にセットするサブカウンタを具備し、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記サブカウンタによるカウント値が前記最大値であるときカウントアップを行い、前記最小値であるときカウントダウンを行うアップダウンカウンタと、前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させるディレイ手段と、前記第２のパルスデータの立ち上がりと、前記ディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、を有することを特徴とするディレイロックループ回路が提供される。
【００２４】
このようなディレイロックループ回路では、遅延量検出手段からのアップダウン制御信号に基づいて初期値から最大値または最小値へのカウントアップまたはカウントダウンを行うサブカウンタを具備し、このカウント値が最大値または最小値となった場合にアップダウンカウンタのカウントアップおよびカウントダウンをそれぞれ行うので、アップダウン制御信号の短期間における擾乱が無視され、ディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。
【００２５】
また、本発明では、入力信号を任意の遅延量だけ遅延させることが可能な可変遅延回路において、入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、カウント値に対する初期値、最大値および最小値が設定され、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号に基づいてカウントアップまたはカウントダウンを行い、前記カウント値が前記最大値および前記最小値となった場合には、次のカウント値を前記初期値にセットするサブカウンタを具備し、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記サブカウンタによるカウント値が前記最大値であるときカウントアップを行い、前記最小値であるときカウントダウンを行うアップダウンカウンタと、前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させる第１のディレイ手段と、前記第２のパルスデータの立ち上がりと、前記第１のディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、を具備する基準ディレイ段数出力手段と、前記クロックが供給されるとともに、前記基準ディレイ段数と所要のディレイ比率とを乗算するディレイ段数設定手段と、前記第１のディレイ手段と同様に構成されて、前記ディレイ段数設定手段によって設定されたディレイ段数により、入力したデータを遅延させる第２のディレイ手段と、を有することを特徴とする可変遅延回路が提供される。
【００２６】
このような可変遅延回路では、基準ディレイ段数出力手段が、遅延量検出手段からのアップダウン制御信号に基づいて初期値から最大値または最小値へのカウントアップまたはカウントダウンを行うサブカウンタを具備し、このカウント値が最大値または最小値となった場合にカウントアップおよびカウントダウンをそれぞれ行うアップダウンカウンタを有するディレイロックループを形成しており、これにより第１のディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。したがって、第１のディレイ手段と同様に構成された第２のディレイ手段によって、常に正確な遅延量を得ることが可能となる。
【００２７】
また、本発明では、始端パルス、バーストパルス、および終端パルスを合成して得られる記録パルスにしたがって、データをディスク状記録媒体に記録するための記録信号補償回路において、入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、カウント値に対する初期値、最大値および最小値が設定され、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号に基づいてカウントアップまたはカウントダウンを行い、前記カウント値が前記最大値および前記最小値となった場合には、次のカウント値を前記初期値にセットするサブカウンタを具備し、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記サブカウンタによるカウント値が前記最大値であるときカウントアップを行い、前記最小値であるときカウントダウンを行うアップダウンカウンタと、前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させる第１のディレイ手段と、前記第２のパルスデータの立ち上がりと、前記第１のディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、を具備する基準ディレイ段数出力手段と、前記クロックが供給されるとともに、前記基準ディレイ段数と所要のディレイ比率とを乗算するディレイ段数設定手段と、前記第１のディレイ手段と同様に構成されて、前記ディレイ段数設定手段によって設定されたディレイ段数により、入力したデータを遅延させる第２のディレイ手段と、によってともに構成され、前記始端パルスの始端エッジの位置、および前記終端パルスの終端エッジの位置を遅延させることにより、前記始端パルスおよび前記終端パルスのパルス幅をそれぞれ変化させる始端パルス変化手段および終端パルス変化手段を有することを特徴とする記録信号補償回路が提供される。
【００２８】
このような記録信号補償回路では、基準ディレイ段数出力手段がディレイロックループを形成することにより、第１のディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。したがって、始端パルス変化手段および終端パルス変化手段においては、それぞれが第１のディレイ手段と同様に構成された第２のディレイ手段を使用することによって、記録パルスの始端位置および終端位置を常に正確な量だけ遅延させることができ、ディスク状記録媒体上において、遅延量に応じた正確な位置にマークを形成することが可能になる。
【００２９】
また、本発明では、所望の信号遅延量を得るためのディレイロックループ回路において、入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、前記第３のパルスデータの立ち上がりのタイミングにおいてカウントアップを行い、カウント値があらかじめ設定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リセット信号を出力するとともに、カウント値をリセットする第１のカウンタ、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号がハイレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第２のカウンタ、および、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力された前記アップダウン制御信号がローレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第３のカウンタを具備し、前記リセット信号の出力時において、前記第２のカウンタによるカウント値があらかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを行い、前記第３のカウンタによるカウント値が前記設定値Ｎ以上である場合にカウントダウンを行うアップダウンカウンタと、前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させるディレイ手段と、前記第２のパルスデータの立ち上がりと、前記ディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、を有することを特徴とするディレイロックループ回路が提供される。
【００３０】
このようなディレイロックループ回路では、一定時間ごとにリセット信号を出力する第１のカウンタと、遅延量検出手段からのアップダウン制御信号がハイレベルおよびローレベルの場合にそれぞれカウントアップを行う第２および第３のカウンタを具備し、第１のカウンタによるリセット信号の出力時において、第２および第３のカウンタによる各カウント値が設定値Ｎに達している場合に、アップダウンカウンタのカウントアップおよびカウントダウンがそれぞれ行われるので、アップダウン制御信号の短期間における擾乱が無視され、ディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。
【００３１】
また、本発明では、入力信号を任意の遅延量だけ遅延させることが可能な可変遅延回路において、入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、前記第３のパルスデータの立ち上がりのタイミングにおいてカウントアップを行い、カウント値があらかじめ設定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リセット信号を出力するとともに、カウント値をリセットする第１のカウンタ、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号がハイレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第２のカウンタ、および、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力された前記アップダウン制御信号がローレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第３のカウンタを具備し、前記リセット信号の出力時において、前記第２のカウンタによるカウント値があらかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを行い、前記第３のカウンタによるカウント値が前記設定値Ｎ以上である場合にカウントダウンを行うアップダウンカウンタと、前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させる第１のディレイ手段と、前記第２のパルスデータの立ち上がりと、前記第１のディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、を具備する基準ディレイ段数出力手段と、前記クロックが供給されるとともに、前記基準ディレイ段数と所要のディレイ比率とを乗算するディレイ段数設定手段と、前記第１のディレイ手段と同様に構成されて、前記ディレイ段数設定手段によって設定されたディレイ段数により、入力したデータを遅延させる第２のディレイ手段と、を有することを特徴とする可変遅延回路が提供される。
【００３２】
このような可変遅延回路では、基準ディレイ段数出力手段が、一定時間ごとにリセット信号を出力する第１のカウンタと、遅延量検出手段からのアップダウン制御信号がハイレベルおよびローレベルの場合にそれぞれカウントアップを行う第２および第３のカウンタを具備し、第１のカウンタによるリセット信号の出力時において、第２および第３のカウンタによる各カウント値が設定値Ｎに達している場合に、アップダウンカウンタのカウントアップおよびカウントダウンがそれぞれ行われるので、アップダウン制御信号の短期間における擾乱が無視され、ディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。したがって、第１のディレイ手段と同様に構成された第２のディレイ手段によって、常に正確な遅延量を得ることが可能となる。
【００３３】
また、本発明の始端パルス、バーストパルス、および終端パルスを合成して得られる記録パルスにしたがって、データをディスク状記録媒体に記録するための記録信号補償回路において、入力されたクロックに基づいて、第１のパルスデータと、前記第１のパルスデータより大きい周期を有する第２のパルスデータと、前記第２のパルスデータより大きい周期を有する第３のパルスデータを生成する分周手段と、前記第３のパルスデータの立ち上がりのタイミングにおいてカウントアップを行い、カウント値があらかじめ設定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リセット信号を出力するとともに、カウント値をリセットする第１のカウンタ、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力されたアップダウン制御信号がハイレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第２のカウンタ、および、前記第３のパルスデータの立ち上がりのタイミングにおいて、入力された前記アップダウン制御信号がローレベルの場合にのみカウントアップを行い、前記リセット信号が入力されるとカウント値をリセットする第３のカウンタを具備し、前記リセット信号の出力時において、前記第２のカウンタによるカウント値があらかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを行い、前記第３のカウンタによるカウント値が前記設定値Ｎ以上である場合にカウントダウンを行うアップダウンカウンタと、前記アップダウンカウンタによるカウント出力に基づくディレイ段数によって前記第１のパルスデータを遅延させる第１のディレイ手段と、前記第２のパルスデータの立ち上がりと、前記第１のディレイ手段による出力パルスの立ち上がりとの先着判定を行い、判定結果に基づいて前記アップダウン制御信号を出力する遅延量検出手段と、前記第３のパルスデータの立ち上がりのタイミングにおいて、前記アップダウンカウンタによる現在のカウント値と過去のカウント値とを比較して遅延量がロックされているか否かを検出し、かつ、前記現在および過去のカウント値のうちいずれか一方の値を選択して、基準ディレイ段数として出力するディレイロック検出手段と、を具備する基準ディレイ段数出力手段と、前記クロックが供給されるとともに、前記基準ディレイ段数と所要のディレイ比率とを乗算するディレイ段数設定手段と、前記第１のディレイ手段と同様に構成されて、前記ディレイ段数設定手段によって設定されたディレイ段数により、入力したデータを遅延させる第２のディレイ手段と、によってともに構成され、前記始端パルスの始端エッジの位置、および前記終端パルスの終端エッジの位置を遅延させることにより、前記始端パルスおよび前記終端パルスのパルス幅をそれぞれ変化させる始端パルス変化手段および終端パルス変化手段を有することを特徴とする記録信号補償回路が提供される。
【００３４】
このような記録信号補償回路では、基準ディレイ段数出力手段がディレイロックループを形成することにより、第１のディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。したがって、始端パルス変化手段および終端パルス変化手段においては、それぞれが第１のディレイ手段と同様に構成された第２のディレイ手段を使用することによって、記録パルスの始端位置および終端位置を常に正確な量だけ遅延させることができ、ディスク状記録媒体上において、遅延量に応じた正確な位置にマークを形成することが可能になる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。まず、図１に本発明のディレイロックループ回路の構成例を示す。
【００３６】
図１に示すディレイロックループ回路１０は、入力パルスを所定の周期に分周して出力する分周器１１と、ディレイ段数を変化させて任意の遅延量を得ることが可能なディレイライン１２と、入力パルスの先着順位を判定してこれに基づく制御信号を出力する遅延量検出部１３と、この制御信号に応じてディレイライン１２におけるディレイ段数をコントロールするアップダウンカウンタ（以下、Ｕ／Ｄカウンタと略称する）１４と、Ｕ／Ｄカウンタ１４の出力信号よりディレイライン１２による遅延量が１Ｔとなるディレイ段数を出力するディレイロック検出部１５によって構成される。
【００３７】
分周器１１は、入力されたクロックＣＬＫを２分周した１ＴのデータパルスＴＰ、４分周した２ＴのデータパルスＴＰ２、および８分周した４ＴのデータパルスＴＰ４を生成する。ディレイライン１２は、例えば２つのインバータを直列接続する等によって構成される単位遅延素子を所定の段数だけ直列接続することにより構成され、この単位遅延素子の段数を選択することにより遅延量が可変とされた信号遅延回路である。このような信号遅延回路は、例えばＣＭＯＳロジックにより容易に形成可能である。このディレイライン１２は、Ｕ／Ｄカウンタ１４によるカウント値ＳＥＬをディレイ段数の設定データとして、分周器１１からのデータパルスＴＰを１Ｔ分だけ遅延させる。遅延量検出部１３は、ディレイライン１２により遅延されたデータパルスＤＴＰと、分周器１１からのデータパルスＴＰ２に基づいて、Ｕ／Ｄカウンタ１４によるカウント値ＳＥＬのカウントアップおよびカウントダウンを制御するアップダウン制御信号ＵＤを出力する。
【００３８】
ここで、図２に遅延量検出部１３の構成例を示す。
遅延量検出部１３は、入力段とされるＤ−フリップフロップ（以下、Ｄ−ＦＦと略称する）１３１と、排他的論理和ゲート（以下、ＥＯＲゲートと略称する）１３２と、インバータ１３３と、出力段とされるＤ−ＦＦ１３４によって構成される。この遅延量検出部１３では、Ｄ−ＦＦ１３１において、ディレイライン１２より出力されたデータパルスＤＴＰに基づき、分周器１１からのデータパルスＴＰ２をラッチすることによって、ディレイライン１２によって１Ｔ分だけ遅延されたデータパルスＤＴＰの立ち上がりと、遅延量１Ｔ分のタイミングの基準となる、データパルスＴＰ２の反転との先着判定を行うことにより、Ｄ−ＦＦ１３４からディレイ段数の増減を選択する制御信号として、Ｕ／Ｄ制御信号ＵＤを出力している。出力されるＵ／Ｄ制御信号ＵＤは、データパルスＴＰ２の立ち上がりがデータパルスＤＴＰの立ち上がりより早い場合にハイレベル、遅い場合にローレベルとされる。
【００３９】
ここで、図１に戻って説明する。Ｕ／Ｄカウンタ１４は、遅延量検出部１３からのＵ／Ｄ制御信号ＵＤに基づいて、ディレイ段数のカウントアップおよびカウントダウンを行い、カウント値ＳＥＬを出力して、ディレイライン１２による遅延量１Ｔあたりのディレイ段数を制御する。なお、このＵ／Ｄカウンタ１４の詳細については後述する。ディレイロック検出部１５は、分周器１１からのデータパルスＴＰ４のタイミングで、Ｕ／Ｄカウンタ１４によるカウント値ＳＥＬに基づき、現在と１クロック前および２クロック前とのディレイ段数の比較を行い、ディレイ段数がロックされているか否かを示すディレイロック信号ＬＯＣＫ、および、ディレイライン１２によって１Ｔの遅延量を得るための基準ディレイ段数ＤＲＥＦを出力する。ここで、現在のディレイ段数、すなわちＵ／Ｄカウンタ１４による現在のカウント値ＳＥＬに対して、クロック入力ＣＫとされるデータパルスＴＰ４の１クロック前および２クロック前のディレイ段数をそれぞれＳＥＬ１およびＳＥＬ２とすると、ＳＥＬ＝ＳＥＬ２のときディレイロック信号ＬＯＣＫがハイレベルとされ、それ以外のときローレベルとされる。また、ＳＥＬ＝ＳＥＬ２またはＳＥＬ＞ＳＥＬ１のとき基準ディレイ段数ＤＲＥＦとしてＳＥＬ１が出力され、これ以外のとき現在のカウント値ＳＥＬが出力される。
【００４０】
ところで、前述したように、遅延量検出部１３におけるタイミング比較では、Ｄ−ＦＦ１３１におけるクロック入力ＣＫのデータパルスＤＴＰの立ち上がりと、データ入力ＤのデータパルスＴＰ２の反転とが、Ｄ−ＦＦ１３１の最小セットアップタイムおよびホールドタイムより短い時間に続けて入力された場合は、出力される位相比較中間信号ＱＡが確定せず、遅延量検出部１３から出力されるＵ／Ｄ制御信号ＵＤに短期間の擾乱が発生する。したがって、このようなＵ／Ｄ制御信号ＵＤに基づいてカウントされたＵ／Ｄカウンタ１４のカウント値ＳＥＬは不規則に変化し、基準ディレイ段数ＤＲＥＦの値がロックせずに±数段の大きさで不安定に変化する。本発明では、Ｕ／Ｄカウンタ１４において、遅延量検出部１３から出力されたＵ／Ｄ制御信号ＵＤを、ローパスフィルタと同等の動作を行う非線形カウンタに通過させた後にカウントアップおよびカウントダウンの動作を行うようにすることで、上記の問題を解決する。
【００４１】
以下、このような動作を可能とするＵ／Ｄカウンタ１４の回路構成の一例について説明する。図３に、Ｕ／Ｄカウンタ１４の第１の構成例を示す。
図３に示すＵ／Ｄカウンタ１４は、現在のカウント値ＢＩＣを保持するためのＤ−フリップフロップ（以下、Ｄ−ＦＦと略称する）１４１と、カウント値ＢＩＣに１を加算する加算回路１４２と、カウント値ＢＩＣから１を減算する減算回路１４３と、カウント値ＢＩＣと設定最大値ＢＩＣ−ＭＡＸとを比較し、これに応じてリセット信号ＲＭＡＸを出力する比較回路１４４と、カウント値ＢＩＣと設定最小値ＢＩＣ−ＭＩＮとを比較し、これに応じてリセット信号ＲＭＩＮを出力する比較回路１４５と、入力ＸとされたＵ／Ｄ制御信号ＵＤに応じて入力ＡまたはＢを選択出力Ｓとして出力するセレクタ１４６と、入力されたリセット信号ＲＭＡＸおよびＲＭＩＮに応じて、選択出力Ｓと設定初期値ＢＩＣ−ＩＮＴとを選択してＤ−ＦＦ１４１に出力するセレクタ１４７と、リセット信号ＲＭＡＸおよびＲＭＩＮに応じてカウント値ＳＥＬのカウントアップまたはカウントダウンを行うカウンタ１４８によって構成される。
【００４２】
このＵ／Ｄカウンタ１４では、出力するカウント値ＳＥＬのカウントアップおよびカウントダウンを行うために、Ｄ−ＦＦ１４１、加算回路１４２、減算回路１４３、比較回路１４４および１４５、セレクタ１４６および１４７によって構成されるサブカウンタが用いられる。このサブカウンタのカウント値ＢＩＣに対しては、カウントアップの最大値である設定最大値ＢＩＣ−ＭＡＸ、カウントダウンの最小値である設定最小値ＢＩＣ−ＭＩＮ、およびカウントアップ、カウントダウンの際に初期値となるＢＩＣ−ＩＮＴがそれぞれ任意に設定される。また、カウンタ１４８のカウント値ＳＥＬの初期値として、設定初期値ＤＩＮＴが設定される。
【００４３】
Ｄ−ＦＦ１４１は、セレクタ１４７からの選択出力ＢＩＣ−０を、データパルスＴＰ４によってラッチし、加算回路１４２、減算回路１４３，比較回路１４４および１４５に対してカウント値ＢＩＣを出力する。セレクタ１４６は、加算回路１４２および減算回路１４３においてカウント値ＢＩＣに対してそれぞれ１を加算、１を減算されたカウント値ＢＩＣ−Ｉ、ＢＩＣ−Ｄの供給を受け、遅延量検出部１３からのＵ／Ｄ制御信号ＵＤが例えばハイレベルの場合にカウント値ＢＩＣ−Ｉを、ローレベルの場合にカウント値ＢＩＣ−Ｄを、選択出力Ｓとしてセレクタ１４７に出力する。また、比較回路１４４および１４５は、入力されたカウント値ＢＩＣが設定最大値ＢＩＣ−ＭＡＸ、設定最小値ＢＩＣ−ＭＩＮと等しい場合に、それぞれリセット信号ＲＭＡＸおよびＲＭＩＮをハイレベルとして出力する。セレクタ１４７は、入力されたリセット信号ＲＭＡＸおよびＲＭＩＮのいずれかがハイレベルの場合に、設定初期値ＢＩＣ−ＩＮＴを選択し、それ以外の場合にセレクタ１４６からの選択出力Ｓを選択して、選択出力ＢＩＣ−０としてＤ−ＦＦ１４１に対して出力する。
【００４４】
これによってカウント値ＢＩＣは、データパルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ制御信号ＵＤがハイレベルの場合には、設定初期値ＢＩＣ−ＩＮＴから設定最大値ＢＩＣ−ＭＡＸまでの間を繰り返しカウントアップされ、Ｕ／Ｄ制御信号ＵＤがローレベルの場合には、設定初期値ＢＩＣ−ＩＮＴから設定最小値ＢＩＣ−ＭＩＮまでの間を繰り返しカウントダウンされる。また、Ｕ／Ｄ制御信号ＵＤが変化したタイミングでは、カウント値ＢＩＣは必ず設定初期値ＢＩＣ−ＩＮＴの値にセットされる。
【００４５】
また、カウンタ１４８は、データパルスＴＰ４の立ち上がりのタイミングにおいて、比較回路１４４からのリセット信号ＲＭＡＸがハイレベルの場合に、カウント値ＳＥＬをカウントアップし、比較回路１４５からのリセット信号ＲＭＩＮがハイレベルの場合に、カウント値ＳＥＬをカウントダウンする。これによって、カウント値ＢＩＣが設定初期値ＢＩＣ−ＩＮＴよりカウントアップされて設定最大値ＢＩＣ−ＭＡＸとなったときに、カウント値ＳＥＬのカウントアップが行われ、カウント値ＢＩＣが設定初期値ＢＩＣ−ＩＮＴよりカウントダウンされて設定最小値ＢＩＣ−ＭＩＮとなったときに、カウント値ＳＥＬのカウントダウンが行われる。
【００４６】
次に、図４に上記のＵ／Ｄカウンタ１４を具備するディレイロックループ回路１０における各信号のタイミングを示す。
図４は、遅延量検出部１３から出力されるＵ／Ｄ制御信号ＵＤに擾乱が発生していない場合の信号波形を示している。また、Ｕ／Ｄカウンタ１４における設定最大値ＢＩＣ−ＭＡＸ、設定最小値ＢＩＣ−ＭＩＮ、および設定初期値ＢＩＣ−ＩＮＴは、例としてそれぞれ「０８」「００」「０４」に設定されている。この図４において、７０００ｎｓｅｃのタイミング以前では、データパルスＴＰ４の立ち上がりのタイミングで遅延量検出部１３から出力されるＵ／Ｄ制御信号ＵＤがローレベルとなっているため、カウント値ＢＩＣがカウントダウンされる。このとき、カウント値ＳＥＬが「２９」で、基準ディレイ段数ＤＲＥＦの値が「２８」でロックされている。やがて、カウント値ＢＩＣが「００」となって設定最小値ＢＩＣ−ＭＩＮと一致すると、これを検出した比較回路１４５よりリセット信号ＲＭＩＮが出力されて、セレクタ１４７によって設定初期値ＢＩＣ−ＩＮＴの値である「０４」が選択出力される。これによって、７０００ｎｓｅｃのタイミングにおいて、カウント値ＢＩＣが「０４」に戻り、これと同時に、リセット信号ＲＭＩＮの入力に基づき、カウンタ１４８によってカウント値ＳＥＬが「２８」にカウントダウンされる。
【００４７】
また、７０００ｎｓｅｃから７０９０ｎｓｅｃの期間では、カウント値ＳＥＬのカウントダウンによって、ディレイライン１２による遅延量が１Ｔ分より短くなるため、これを検出した遅延量検出部１３においてＵ／Ｄ制御信号ＵＤがハイレベルに切り替わる。これにより、セレクタ１４６はカウント値ＢＩＣに１が加算された値を出力し、この値がセレクタ１４７より出力されて、７０９０ｎｓｅｃのタイミングでカウント値ＢＩＣが「０５」にカウントアップされる。以後、５４００ｎｓｅｃのタイミングまでの間、Ｕ／Ｄ制御信号ＵＤが概ねハイレベルとなって、カウント値ＢＩＣが設定最大値ＢＩＣ−ＭＡＸの「０８」までカウントアップされ、５４００ｎｓｅｃのタイミングにおいて、再び設定初期値ＢＩＣ−ＩＮＴの「０４」に戻り、同時にカウント値ＳＥＬが「２９」にカウントアップされる。この直後に、ディレイライン１２による遅延量が１Ｔ分より長くなってＵ／Ｄ制御信号ＵＤがローレベルに切り替わり、カウント値ＢＩＣがカウントダウンされる。このように、カウント値ＢＩＣは設定初期値ＢＩＣ−ＩＮＴを中心にカウントアップおよびカウントダウンを交互に繰り返し、カウント値ＳＥＬが「２８」と「２９」の値を交互にとることによって、ディレイロックループ回路１０の動作がロックされ、ディレイライン１２よる遅延量が常に１Ｔとなるように制御される。
【００４８】
次に、図５にＵ／Ｄ制御信号ＵＤに擾乱が発生した場合のディレイロックループ回路１０における各信号のタイミングを示す。なお、図５では、図４と同様に、Ｕ／Ｄカウンタ１４における設定最大値ＢＩＣ−ＭＡＸ、設定最小値ＢＩＣ−ＭＩＮ、および設定初期値ＢＩＣ−ＩＮＴはそれぞれ「０８」「００」「０４」に設定されている。
【００４９】
この図５において、７８００ｎｓｅｃまでの期間では、カウント値ＳＥＬが「２９」で、カウント値ＢＩＣが設定最小値ＢＩＣ−ＭＩＮの「００」までカウントダウンされており、７８００ｎｓｅｃのタイミングにおいて、カウント値ＢＩＣが「０４」に戻ると同時に、カウント値ＳＥＬが「２８」にカウントダウンされる。これによって、ディレイライン１２による遅延量が１Ｔ分より短くなり、遅延量検出部１３で出力されるＵ／Ｄ制御信号ＵＤがハイレベルに切り替えられて、７８９０ｎｓｅｃから８１２０ｎｓｅｃの期間においてカウント値ＢＩＣはカウントアップされる。
【００５０】
ところが、カウント値ＢＩＣが設定最大値ＢＩＣ−ＭＡＸの「０８」となる前に、８１２０ｎｓｅｃのタイミングにおいてＵ／Ｄ制御信号ＵＤの擾乱が発生してローレベルとなり、カウント値ＢＩＣが「０７」から「０６」にカウントダウンされている。さらに次の８２１０ｎｓｅｃのタイミングにおいても、同様にカウント値ＢＩＣがカウントダウンされている。この後、Ｕ／Ｄ制御信号ＵＤはハイレベルで安定し、８３００ｎｓｅｃから８５４０ｎｓｅｃの期間においてカウント値ＢＩＣは再び正常にカウントアップされ、８５４０ｎｓｅｃのタイミングにおいて設定初期値ＢＩＣ−ＩＮＴの「０４」に戻り、カウントダウンが行われる。
【００５１】
このようなカウント値ＢＩＣの異常なカウント動作は、上述したように遅延量検出部１３におけるＤ−ＦＦ１３１に入力されたデータパルスＤＴＰの立ち上がりとデータパルスＴＰ２の反転とが、Ｄ−ＦＦ１３１の最小セットアップタイムおよびホールドタイムより短い時間に続けて入力された場合に、位相比較中間信号ＱＡが確定しないために、Ｕ／Ｄ制御信号ＵＤに短期間のノイズ成分が含まれてしまうことにより発生する。しかし、Ｕ／Ｄカウンタ１４では、図５のように、８１２０ｎｓｅｃおよび８２１０ｎｓｅｃにおけるＵ／Ｄ制御信号ＵＤの擾乱発生の際、カウント値ＢＩＣのカウント動作に変化が現れるだけで、カウント値ＳＥＬは変動しない。すなわち、カウント値ＢＩＣのカウントによって、Ｕ／Ｄ制御信号ＵＤに含まれる高周波のノイズ成分のカウント値ＳＥＬに対する影響が断絶され、これによりカウント値ＳＥＬは「２８」と「２９」の値を交互にとって正常なカウントが行われる。
【００５２】
以上のＵ／Ｄカウンタ１４によるカウント動作によって、ディレイロック検出部１５から出力されるディレイロック信号ＬＯＣＫはハイレベルに保持され、ディレイロックループ回路１０の動作は安定的にロックされる。これにより、遅延量検出部１３のＤ−ＦＦ１３１での誤動作の発生にかかわらず、１Ｔ分の遅延を得るために必要な基準ディレイ段数ＤＲＥＦが一定に保たれ、ディレイライン１２と同様に構成されるディレイラインを使用して常に正確な遅延量を得ることが可能となる。
【００５３】
ところで、図３に示した上記のＵ／Ｄカウンタ１４の回路構成は一例に過ぎず、これに限ったことではない。以下、このＵ／Ｄカウンタの他の実施形態について説明する。図６にＵ／Ｄカウンタの第２の構成例を示す。
【００５４】
図６に示したＵ／Ｄカウンタ２４は、カウント値が所定値となるまで繰り返しカウントアップするカウンタ２４１と、遅延量検出部１３から出力されるＵ／Ｄ制御信号ＵＤのハイレベルおよびローレベルの状態に基づいてそれぞれカウントアップを行うカウンタ２４２および２４３と、カウンタ２４２および２４３からの各カウント値ＣＡおよびＣＢが所定値に達している場合に、出力する各フラグ信号Ｕ−ＦＬＧおよびＤ−ＦＬＧをハイレベルにする比較回路２４４および２４５と、フラグ信号Ｕ−ＦＬＧおよびＤ−ＦＬＧに基づいてカウントアップおよびカウントダウンするカウント値ＳＥＬを出力するカウンタ２４６によって構成される。
【００５５】
カウンタ２４１は、カウント値の最大値として設定値ＣＭがあらかじめ任意に与えられて、データパルスＴＰ４の立ち上がりのタイミングにおいてカウントアップを行い、カウント値が設定値ＣＭに達すると、次のデータパルスＴＰ４の立ち上がりのタイミングにおいて、リセット信号ＲＳＴを出力するとともに、カウント値をリセットして０からカウントを行う。これによりカウンタ２４１は、一定時間ごとにリセット信号ＲＳＴを出力する。
【００５６】
カウンタ２４２および２４３には、遅延量検出部１３よりＵ／Ｄ制御信号ＵＤが供給される。カウンタ２４２は、データパルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ制御信号ＵＤがハイレベルの場合にはカウント値ＣＡのカウントアップを行い、ローレベルの場合にはカウント値ＣＡを保持する。また、カウンタ２４１よりリセット信号ＲＳＴが入力された場合には、データパルスＴＰ４の次の立ち上がりのタイミングにおいてカウント値ＣＡをリセットする。一方、カウンタ２４３は、データパルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ制御信号ＵＤがローレベルの場合にはカウント値ＣＢのカウントアップを行い、ハイレベルの場合にはカウント値ＣＢを保持する。また、カウンタ２４１よりリセット信号ＲＳＴが入力された場合には、データパルスＴＰ４の次の立ち上がりのタイミングにおいてカウント値ＣＢをリセットする。
【００５７】
比較回路２４４および２４５には、あらかじめ任意の設定値ＣＮが与えられ、比較回路２４４は、カウンタ２４２によるカウント値ＣＡが設定値ＣＮ以上である場合に、出力するフラグ信号Ｕ−ＦＬＧをハイレベルとし、比較回路２４５は、カウンタ２４５によるカウント値ＣＢが設定値ＣＮ以上である場合に、出力するフラグ信号Ｄ−ＦＬＧをハイレベルとする。カウンタ２４６は、カウンタ２４１からリセット信号ＲＳＴが入力された時点における各フラグ信号Ｕ−ＦＬＧおよびＤ−ＦＬＧの状態を検出し、フラグ信号Ｕ−ＦＬＧがハイレベルである場合は、データパルスＴＰ４の次の立ち上がりのタイミングにおいて、カウント値ＳＥＬのカウントアップを行い、フラグ信号Ｄ−ＦＬＧがハイレベルである場合は、データパルスＴＰ４の次の立ち上がりのタイミングにおいて、カウント値ＳＥＬのカウントダウンを行う。
【００５８】
以上のＵ／Ｄカウンタ２４では、リセット信号ＲＳＴが出力される一定時間内に、データパルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ制御信号ＵＤがハイレベルおよびローレベルのいずれかとなった回数が設定値Ｎに達した場合にのみ、カウンタ２４６におけるカウント値ＳＥＬのカウントアップまたはカウントダウンが行われ、Ｕ／Ｄ制御信号ＵＤのハイレベルおよびローレベルのそれぞれの回数が少ない場合には、カウント値ＳＥＬは変化しない。これにより、Ｕ／Ｄ制御信号ＵＤに含まれる高周波のノイズ成分が無視され、カウント値ＳＥＬが正確かつ安定的に出力される。
【００５９】
次に、図７および図８に、上記のＵ／Ｄカウンタ２４を具備する場合のディレイロックループ回路１０における各信号のタイミングの第１および第２の例を示す。なお、図８では図７より継続した各信号のタイミングが示されている。
【００６０】
図７および図８では、Ｕ／Ｄカウンタ２４における設定値ＣＭが例として「ｆ」に設定され、カウンタ２４１によるカウント値ＣＴは、「０」から「ｆ」まで繰り返しカウントアップしている。また、比較回路２４４および２４５には、設定値Ｎとして「ｄ」が設定されている。まず、図７において、１７０００ｎｓｅｃのタイミング以前では、データパルスＴＰ４の立ち上がりのタイミングで遅延量検出部１３から出力されるＵ／Ｄ制御信号ＵＤが、概ねローレベルとなっており、カウンタ２４３によるカウント値ＣＢがカウントアップされている。このとき、カウント値ＳＥＬが「２９」で、基準ディレイ段数ＤＲＥＦの値は「２８」であるが、例えばロックされていないものとする。
【００６１】
やがて、１７０００ｎｓｅｃのタイミングにおいて、カウント値ＣＴが「０」となってカウンタ２４１からリセット信号ＲＳＴが出力される。このときカウント値ＣＢが「ｆ」となり、設定値ＣＮより大きいことから、これを検出した比較回路２４５からのフラグ信号Ｄ−ＦＬＧがハイレベルとされて、次のデータパルスＴＰ４の立ち上がりタイミングである１７０８０ｎｓｅｃにおいて、カウンタ２４６によるカウント値ＳＥＬが「２８」にカウントダウンされる。これにより、ディレイロック検出部１５において、基準ディレイ段数ＤＲＥＦの値が「２８」でロックされる。また、これと同時に、カウンタ２４２および２４３によるカウンタ値ＣＡおよびＣＢが「０」にリセットされる。
【００６２】
その後、データパルスＴＰ４の立ち上がりのタイミングにおいて、カウント値ＣＴのカウントアップが行われ、このタイミングにおいて、Ｕ／Ｄ制御信号ＵＤがハイレベルの場合はカウント値ＣＡがカウントアップされ、ローレベルの場合はカウント値ＣＢがカウントアップされる。そして、１８２８０ｎｓｅｃのタイミングにおいて、カウント値ＣＴが「０」となる。このとき、カウント値ＣＡおよびＣＢの値はそれぞれ「ｃ」「３」であり、ともに設定値ＣＮの値「ｄ」に達していないため、カウンタ２４６に入力されたフラグ信号Ｕ−ＦＬＧおよびＤ−ＦＬＧはともにローレベルとなって、データパルスＴＰ４の次の立ち上がりタイミングである１８３６０ｎｓｅｃでは、カウント値ＳＥＬは変化しない。
【００６３】
次に、図８において、１８３６０ｎｓｅｃのタイミングより、カウント値ＣＴのカウントアップが再び行われ、次のリセット信号ＲＳＴの出力タイミングである１９５６０ｎｓｅｃのタイミングまで、データパルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ制御信号ＵＤがハイレベルの場合はカウント値ＣＡがカウントアップされ、ローレベルの場合はカウント値ＣＢがカウントアップされる。１９５６０ｎｓｅｃのタイミングにおいて、カウント値ＣＴが「０」となり、このときカウント値ＣＡが「ｄ」となるので、フラグ信号Ｕ−ＦＬＧがハイレベルとなる。これにより、次のデータパルスＴＰ４の立ち上がりタイミングである１９６４０ｎｓｅｃにおいて、カウンタ２４６によるカウント値ＳＥＬが「２９」にカウントアップされる。また、カウンタ２４２および２４３によるカウンタ値ＣＡおよびＣＢが再び「０」にリセットされる。
【００６４】
以上のようなＵ／Ｄカウンタ２４では、Ｕ／Ｄ制御信号ＵＤを出力する遅延量検出部１３が正常に作動した場合は、通常、カウンタ２４６によるカウント値ＳＥＬが例えば「２８」と「２９」の値を交互にとる。上記の図７および図８では、１７０００〜１８２８０ｎｓｅｃの期間において、遅延量検出部１３の誤動作により発生したＵ／Ｄ制御信号ＵＤの擾乱が、カウンタ値ＣＡおよびＣＢの双方のカウントアップ動作によって吸収されている。これにより、Ｕ／Ｄ制御信号ＵＤに含まれる高周波のノイズ成分のカウント値ＳＥＬに対する影響が断絶されて、１９６４０ｎｓｅｃのタイミングとなるまでカウント値ＳＥＬが「２８」の値のまま変化せずに、正常なカウント動作が行われており、ディレイ段数ＤＲＥＦが安定的にロックされている。
【００６５】
次に、図９に、上記のようなディレイロックループ回路１０を使用して構成される可変遅延回路の構成例を示す。
図９に示す可変遅延回路１は、図１において示したディレイロックループ回路１０と、所望の遅延量となるようにディレイ段数を設定するディレイ段数設定部２０と、設定されたディレイ段数で入力信号を遅延させるディレイライン３０によって構成される。ディレイロックループ回路１０は、図３に示すＵ／Ｄカウンタ１４または図６に示すＵ／Ｄカウンタ２４のいずれかを具備し、ディレイライン３０によって１Ｔ分遅延させるための基準ディレイ段数ＤＲＥＦを、ディレイ段数設定部２０に対して出力する。ディレイ段数設定部２０は、１Ｔ分の遅延量に対する遅延比率ＤＲＡＴＥの供給を受けて、この遅延比率ＤＲＡＴＥと基準ディレイ段数ＤＲＥＦとを乗算したディレイ段数ＤＳＤを出力する。ディレイライン３０は、例えば、２つのインバータを直列接続する等によって構成される単位遅延素子が複数の段数だけ直列接続される等、ディレイロックループ回路１０の具備するディレイライン１２と同様の構成とされており、例えばディレイライン１２と同一チップ内に形成される。このディレイライン３０は、ディレイ段数設定部２０において設定されたディレイ段数ＤＳＤに基づき、入力データＤＩＮを遅延させる。
【００６６】
これによって可変遅延回路１では、ディレイ段数設定部２０において、入力データＤＩＮに対するディレイライン３０における遅延量を任意に設定することができる。このとき、ディレイロックループ回路１０の動作によって、温度や電源電圧の変動、プロセス条件等のためにディレイライン３０における遅延量が変動した場合に、この変動に応じて基準ディレイ段数ＤＲＥＦが変化することで、所望の遅延量を正確に得ることができる。また、これに加え、ディレイロックループ回路１０の遅延量検出部１３から出力されるＵ／Ｄ制御信号ＵＤが、短期間に不規則に変動した場合に、この変動にかかわらず正確な遅延量を安定的に得ることが可能となり、例えば、クロックの周期Ｔと比較して微少な遅延量を正確に得る必要がある場合に特に有効である。このような可変遅延回路１、およびディレイロックループ回路１０は、ディレイライン３０および１２を含めてＣＭＯＳの論理回路プロセスにより作製可能であり、製造コストや実装面積、消費電力を増加させることなく、信頼性の高い可変遅延回路１、およびディレイロックループ回路１０を実現することが可能である。
【００６７】
次に、上記の可変遅延回路１の具体的な使用例について説明する。図１０に、可変遅延回路１を使用して構成される光ディスク装置の概略構成例を示す。
図１０に示す光ディスク装置５０は、いわゆる相変化型の記録方式を用いて光ディスク５１の記録再生を行うための装置であり、光ディスク５１を回転駆動するスピンドルモータ５２と、光ディスク５１の信号記録面に対してレーザ光を照射するレーザダイオード（以下、ＬＤと略称する）５３ａ、および光ディスク５１からの反射光を受光するフォトディテクタ（以下、ＰＤと略称する）５３ｂを具備する光学ヘッド５３と、スピンドルモータ５２の回転、および光学ヘッド５３の移動を制御するサーボ制御部５４と、ＬＤ５３ａからのレーザ光の出力を制御するレーザダイオードコントローラ（以下、ＬＤＣと略称する）５５と、記録パルスを始めとする種々の制御信号を生成するライトプロセッサ（以下、ＷＰと略称する）５６と、記録信号を変調するデータ変調部５７と、ＰＤ５３ｂからの出力信号を復調するリードプロセッサ（以下、ＲＰと略称する）７８と、記録信号および再生信号のエンコード、デコードや、光ディスク装置５０全体の制御を行うシステムコントローラ（以下、シスコンと略称する）５９によって構成される。
【００６８】
この光ディスク装置５０において、光ディスク５１の再生が行われる場合は、まず、サーボ制御部５４を介したシスコン５９の制御によりスピンドルモータ５２が回転駆動され、光学ヘッド５３が所定の位置へ移動されて、ＬＤ５３ａより光ディスク５１に対して再生レベルのレーザ光が照射される。このレーザ光は、光ディスク５１の記録面で反射されてＰＤ５３ｂに受光され、ＲＰ７８において増幅および復調される。サーボ制御部５４は、ＲＰ７８からの復調信号およびシスコン５９からの制御信号に基づいて、スピンドルモータ５２の回転速度制御、および光学ヘッド５３の移動によるトラッキング制御、フォーカス制御を行う。一方、シスコン５９はＲＰ７８からの復調信号に対して、例えばＮＲＺＩ（Non Return to Zero Inverted）方式等の復調処理や所定のデコード処理、エラー訂正処理等を行い、再生信号を出力する。
【００６９】
また、光ディスク装置５０において、光ディスク５１への信号記録が行われる場合は、シスコン５９において所定のエンコード処理等が行われた記録信号に対して、データ変調部５７において例えばＮＲＺＩ方式等の変調処理が行われ、この変調信号を始めとする信号がＬＤＣ５５に供給される。ＬＤＣ５５は供給された信号に基づいてＬＤ５３ａを駆動し、これにより光ディスク５１の信号記録面にレーザ光が照射され、記録動作が行われる。ここで、データ変調部５７からの出力を記録データＡ、ＷＰ５６からの出力信号をそれぞれ読み出し用制御信号Ｂ、記録用制御信号Ｃ、および記録パルスＤとし、ＬＤＣ５５によるＬＤ５３ａの駆動電流を駆動電流Ｅとして、図１１に信号記録時に出力されるこれらの信号および電流の波形を示す。
【００７０】
図１１において、記録データＡは、記録を行う信号に対してエンコード処理やＮＲＺＩ方式等の変調処理等が行われた後のデータであり、これはすなわち光ディスク５１上に理想的に形成されるマークを示している。また、読み出し用制御信号Ｂは、光ディスク５１に対する信号の書き込みが行われるまでに、光ディスク５１にレーザ光を照射するための信号で、この信号に基づいて照射されたレーザ光の反射光をＰＤ５３ｂにおいて受光して、信号を書き込み位置の検出が行われた後、記録用制御信号Ｃおよび記録パルスＤを合成した信号に基づくレーザ光の照射が行われ、信号の書き込みが開始される。
【００７１】
また、相変化型光ディスクの書き込みにおいては、正確なマーク形成のためにディスク記録面における熱の管理が大変重要となる。このため記録時においては、ＬＤ５３ａに対してＤＣバイアスを与える記録用制御信号Ｃと、入力データを変調した記録パルスＤとが合成された信号に基づく駆動電流Ｅが、ＬＤ５３ａに対して供給される。また、記録パルスＤは、例えば図１１に示すように、パルスの始端エッジが遅延され、この始端パルスの後の部分がクロックに同期したパルス列となるように、記録データＡが変調された信号となっており、これによっていわゆる記録補償が行われる。記録補償は、特に記録密度の高い相変化型光ディスクの書き込みの際に、マークの幅や長さを記録面に正確に生成するために必要とされ、照射するレーザ光を変化させて、レーザ光の照射面における温度を制御する。
【００７２】
このような記録補償を行う例として、記録パルスＤとして以下に示す式（１）または（２）で表される信号波形を生成する方法が挙げられる。この方法では、１クロックに対応するパルス幅をＴとしたとき、長さがｎＴ（ｎ：整数）のマークを形成するために、式（１）または（２）で表される記録パルスＤ１またはＤ２によってレーザダイオードを駆動して、信号の記録を行う。
【００７３】
【数１】
ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ          ………（１）
【００７４】
【数２】
ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋（１−ｙ）Ｓ          ………（２）
ただし、Ｍ：長さＴのハイレベルに対応するマーク、Ｓ：長さＴのローレベルに対応するスペース、ｘ、ｙ、ｚ：遅延量である。
【００７５】
この式（１）および（２）で表される記録パルスＤ１およびＤ２では、パルス全体の始端エッジおよび終端エッジの位置をそれぞれｘ、ｙだけ遅延させることにより、正確にマークが形成されるような記録補償が行われている。また、例えばこの式（１）および（２）の中において（０．５Ｓ＋０．５Ｍ）で表されるバーストパルスのデューティ比を制御することによる記録補償が行われることもある。
【００７６】
ここで、図１２に上記の式（１）および（２）を用い、記録補償を行う場合の記録パルスの波形の様子を示す。図１２（ａ）は記録パルスＤ１、（ｂ）は記録パルスＤ２をそれぞれ示す。
【００７７】
式（１）においてｘ＝ｙ＝０とすると、図１２（ａ）において実線で示すように、記録パルスＤ１は、例えば長さ３Ｔすなわちｎ＝３の場合、１．５Ｔのハイレベルに続き、０．５Ｔのスペースをはさんで０．５Ｔのハイレベルが現れるパルス列となり、長さ５Ｔすなわちｎ＝５の場合、１．５Ｔのハイレベルに続き、０．５Ｔのローレベルと０．５Ｔのハイレベルとが交互に３回現れるパルス列となって、このようなパルス列によってＬＤ５３ａが駆動される。また、同様に式（２）においてｘ＝ｙ＝０とすると、図１２（ｂ）において実線で示すように、記録パルスＤ２は、例えばｎ＝３の場合、１．５Ｔのハイレベルのみによってなるパルスとなり、ｎ＝５の場合、１．５Ｔのハイレベルに続き、０．５Ｔのスペースをはさんで０．５Ｔのハイレベルが現れるパルス列となる。さらに、ｘの値を設定した場合は、このｘの値に応じて各パルスにおける始端の立ち上がり位置が遅延され、さらにｙの値を設定すると、式（１）による記録パルスＤ１の場合は、ｙの値に応じて各パルスにおける終端の立ち下がり位置が遅延され、式（２）による記録パルスＤ２の場合は、終端から０．５Ｔ分だけ後に、ｙの値に応じたパルスが形成される。
【００７８】
また、このような式（１）および（２）による記録パルスＤ１およびＤ２で行われる記録補償に加え、例えば図１２中に示した遅延量ｚの値に応じた遅延のように、０．５Ｔのパルス幅で現れているバーストパルスの始端エッジまたは終端エッジの位置を遅延させることによる記録補償が行われることもある。
【００７９】
このような記録補償を行うための記録パルスＤ１およびＤ２の生成は、例えば多段シフトレジスタ等を用いた論理回路によって実現することができる。この論理回路において、ｘ、ｙおよびｚの設定によるパルスの変化は、遅延量を任意に設定可能な可変遅延回路によって実現されるが、特に高記録密度の光ディスク装置５０の場合、クロック周期に対して微少な遅延量が要求される。そこで、微少な遅延を正確に得るために、図９に示した可変遅延回路１が用いられる。
【００８０】
ここで例として、図１３に式（１）による記録パルスＤ１を生成して記録補償を行うための記録信号補償回路の構成例を示す。なお、この記録信号補償回路１００では、式（１）による記録パルスＤ１の生成に加えて、上述したバーストパルスの始端エッジまたは終端エッジの位置の遅延のための構成を含めて示されている。
【００８１】
図１３に示す記録信号補償回路１００は、入力データＤＡＴＡに対する多段シフトレジスタを構成するＤ−フリップフロップ（以下、Ｄ−ＦＦと略称する）１０１、１０２、１０３、１０４、１０５、１０６、１０７、およびインバータ１０８と、Ｄ−ＦＦ１０３および１０４からの各出力を任意の量だけ遅延するディレイライン１ａおよび１ｂと、シフトレジスタからの出力に対するインバータ１０９および１１０、ＡＮＤゲート１１１、１１２および１１３と、ディレイライン１ｃを用いてクロックＣＬＫのパルス幅を調整するクロック調整部１１４と、ＡＮＤゲート１１１および１１２とクロック調整部１１４からの出力に対するＯＲゲート１１５と、出力段とされるＡＮＤゲート１１６によって構成される。
【００８２】
Ｄ−ＦＦ１０１では入力データＤＡＴＡをクロックＣＬＫの立ち上がりでラッチしたＣＤＡＴＡ０が生成され、Ｄ−ＦＦ１０２〜１０７ではこのＣＤＡＴＡ０に対してそれぞれ０．５Ｔずつ遅延されたデータパルスＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、ＤＡＴＡ４およびＤＡＴＡ５が生成される。なお、入力データＤＡＴＡは、図１１に示す記録データＡに相当する。ディレイライン１ａおよび１ｂは、図９に示した可変遅延回路１と同様の構成によってなり、データパルスＤＡＴＡ１およびＤＡＴＡ２を、任意に設定したｙおよびｘの値に応じた量だけ遅延したデータパルスＤＤＡＴＡ１、ＤＤＡＴＡ２を出力する。ＡＮＤゲート１１２では、データパルスＤＡＴＡ５の逆相とデータパルスＤＤＡＴＡ５との論理積により始端パルスＴＯＰが出力される。ＡＮＤゲート１１１では、データパルスＤＡＴＡ０の逆相とデータパルスＤＡＴＡ３との論理積により終端パルスＥＮＤが出力される。ＡＮＤゲート１１３では、データパルスＤＤＡＴＡ１およびＤＤＡＴＡ２の論理積によりデータパルスＧＡＴＥが出力される。
【００８３】
ディレイライン１ｃは、図９で示した可変遅延回路１と同様の構成となっており、クロック調整部１１４は、クロックＣＬＫと、ディレイライン１ｃにおいてクロックＣＬＫを、任意に設定したｚの値に応じた量だけ遅延したパルスとの論理和あるいは論理積をとったバーストパルスＢＰを出力する。ＯＲゲート１１５では、始端パルスＴＯＰ、終端パルスＥＮＤおよびバーストパルスＢＰの論理和によりデータパルスＭＰが出力される。ＡＮＤゲート１１６では、データパルスＭＰおよびＧＡＴＥの論理積により記録パルスＲＥＣが出力される。なお、この記録パルスＲＥＣは図１１に示す記録パルスＤに相当する。
【００８４】
次に、図１４にこの記録信号補償回路１００における各信号のタイミングを示す。
図１４では例として、入力データＤＡＴＡすなわち記録パルスＤが長さ２Ｔ、３Ｔおよび５Ｔ、すなわちｎ＝２、３、５とされた場合についての各信号を示している。また、図中の信号はディレイライン１ａ、１ｂおよび１ｃにおける遅延量が０の場合、すなわちｘ＝ｙ＝ｚ＝０の場合を示している。この図１４のように、ＡＮＤゲート１１２および１１１から出力される始端パルスＴＯＰおよび終端パルスＥＮＤは、ともに長さが１．５Ｔのパルスとなり、ＯＲゲート１１５によりこれらとバーストパルスＢＰが合成され、データパルスＭＰとなる。また、ＡＮＤゲート１１６において、このデータパルスＭＰの始端エッジおよび終端エッジがデータパルスＧＡＴＥによって決定されて、記録パルスＲＥＣが生成される。この結果、記録パルスＲＥＣは、ｎ＝２の場合、パルス幅が１．５Ｔのパルスとなり、ｎ＝３の場合、１．５Ｔのハイレベルに続き、０．５Ｔのスペースをはさんで０．５Ｔのハイレベルが現れるパルス列となり、長さ５Ｔすなわちｎ＝５の場合、１．５Ｔのハイレベルに続き、０．５Ｔのローレベルと０．５Ｔのハイレベルとが交互に３回現れるパルス列となる。
【００８５】
また、ディレイライン１ａおよび１ｂにおいて、それぞれ遅延量ｙおよびｘが設定された場合には、データパルスＧＡＴＥの終端エッジおよび始端エッジの位置がｙおよびｘの値に応じてそれぞれ遅延され、これによって、記録パルスＲＥＣの終端エッジおよび始端エッジの位置が遅延される。さらに、ディレイライン１ｃにおいて遅延量ｚが設定されると、記録パルスＲＥＣに現れるクロックパルス成分、例えばｎ＝５の記録パルスＲＥＣに示したバーストパルスＢＰ５の始端エッジの位置あるいは終端エッジの位置が、遅延量ｚの値に応じて遅延される。例えば、クロック調整部１１４においてこのディレイライン１ｃを通過した信号とクロックＣＬＫとの論理積がとられた場合は、バーストパルスＢＰ５の始端エッジの位置が遅延され、論理和がとられた場合はバーストパルスＢＰ５の終端エッジの位置が遅延される。
【００８６】
前述したように、ディレイライン１ａ、１ｂおよび１ｃは、それぞれ図９に示した可変遅延回路１によって構成され、温度や電源電圧の変動、プロセス条件等のために、各ディレイライン１ａ、１ｂおよび１ｃの具備する同一構成の遅延素子における遅延量が変動した場合に、この変動にかかわらず、所望の微少な遅延量を正確に得ることができる。したがって、相変化型光ディスクに対する信号書き込み時に欠かせない記録補償において、レーザ光の照射をクロックＣＬＫより短い時間で正確に制御することが可能となり、このような信頼性の高い記録補償を実現する回路を、製造コストや実装面積、消費電力を増加させずに実現することが可能となる。
【００８７】
なお、図１３では上記の式（１）による記録パルスＤ１を生成するための回路を示したが、式（２）による記録パルスＤ２を生成するためには、例えば、図１３において、ディレイライン１ａの入力を、Ｄ−ＦＦ１０３の出力からＤ−ＦＦ１０２の出力となるように変更し、ＡＮＤゲート１１３の入力が、Ｄ−ＦＦ１０４の出力と、このディレイライン１ａの出力となるように変更すればよい。
【００８８】
【発明の効果】
以上説明したように、本発明のディレイロックループ回路では、遅延量検出手段からのアップダウン制御信号に基づいて初期値から最大値または最小値へのカウントアップまたはカウントダウンを行うサブカウンタを具備し、このカウント値が最大値または最小値となった場合にアップダウンカウンタのカウントアップおよびカウントダウンをそれぞれ行うので、アップダウン制御信号の短期間における擾乱が無視され、ディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。
【００８９】
また、本発明の可変遅延回路では、基準ディレイ段数出力手段が、遅延量検出手段からのアップダウン制御信号に基づいて初期値から最大値または最小値へのカウントアップまたはカウントダウンを行うサブカウンタを具備し、このカウント値が最大値または最小値となった場合にカウントアップおよびカウントダウンをそれぞれ行うアップダウンカウンタを有するディレイロックループを形成しており、これにより第１のディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。したがって、第１のディレイ手段と同様に構成された第２のディレイ手段によって、常に正確な遅延量を得ることが可能となる。
【００９０】
また、本発明の記録信号補償回路では、基準ディレイ段数出力手段がディレイロックループを形成することにより、第１のディレイ手段によるディレイ量の変動にかかわらずディレイロック検出手段が正常に動作して、基準ディレイ段数が安定して出力される。したがって、始端パルス変化手段および終端パルス変化手段においては、それぞれが第１のディレイ手段と同様に構成された第２のディレイ手段を使用することによって、記録パルスの始端位置および終端位置を常に正確な量だけ遅延させることができ、ディスク状記録媒体上において、遅延量に応じた正確な位置にマークを形成することが可能になる。
【図面の簡単な説明】
【図１】本発明のディレイロックループ回路の構成例を示す図である。
【図２】遅延量検出部の構成例を示す図である。
【図３】アップダウンカウンタの第１の構成例を示す図である。
【図４】本発明のディレイロックループ回路における各信号のタイミングを示す図である。
【図５】Ｕ／Ｄ制御信号ＵＤに擾乱が発生した場合のディレイロックループ回路における各信号のタイミングを示す図である。
【図６】アップダウンカウンタの第２の構成例を示す図である。
【図７】第２の構成例によるアップダウンカウンタを具備する場合のディレイロックループ回路における各信号のタイミングを示す第１の図である。
【図８】第２の構成例によるアップダウンカウンタを具備する場合のディレイロックループ回路における各信号のタイミングを示す第２の図である。
【図９】本発明のディレイロックループ回路を使用して構成される可変遅延回路の構成例を示す図である。
【図１０】可変遅延回路を使用して構成される光ディスク装置の概略構成例を示す図である。
【図１１】信号記録時に出力される各信号および電流を表す波形を示す図である。
【図１２】記録補償を行う場合の記録パルスの波形の例を示す図であり、（ａ）は記録パルスＤ１を示し、（ｂ）は記録パルスＤ２を示す。
【図１３】記録パルスＤ１を生成する記録信号補償回路の構成例を示す図である。
【図１４】記録信号補償回路における各信号のタイミングを示す図である。
【図１５】従来の可変遅延回路に用いられるディレイロックループ回路の構成例を示す図である。
【図１６】従来の遅延量検出部の回路構成例を示す図である。
【図１７】従来のディレイロックループ回路における各信号のタイミングを示す図である。
【図１８】異常動作が発生した場合の従来のディレイロックループ回路における各信号のタイミングを示す図である。
【符号の説明】
１……可変遅延回路、１０……ディレイロックループ回路、１１……分周器、１２……ディレイライン、１３……遅延量検出部、１４……Ｕ／Ｄカウンタ、１５……ディレイロック検出部、２０……ディレイ段数設定部、３０……ディレイライン、１３１……Ｄ−フリップフロップ、１３２……排他的論理和ゲート、１３３……インバータ、１３４……Ｄ−フリップフロップ、１４１……Ｄ−フリップフロップ、１４２……加算回路、１４３……減算回路、１４４、１４５……比較回路、１４６、１４７……セレクタ、１４８……カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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