(57)【特許請求の範囲】
【請求項１】
アナログ回路によって構成されて所定の周期Ｔ０で積分動作を行う積分回路と、
水晶振動子を用いずにアナログ回路によって構成されて所定の周期のクロックパルスを発生するクロックパルス発生回路と、
予め定めた第１の基準電圧Ｖ１と前記第１の基準電圧よりも高い第２の基準電圧を発生する基準電圧発生回路と、
前記積分回路の出力、前記クロックパルス発生回路の出力及び前記基準電圧発生回路の出力を入力として、前記積分回路の出力が予め定めた前記第１の基準電圧Ｖ１を超えてから前記第２の基準電圧Ｖ２に達するまでの間に前記クロックパルス発生回路から出力される前記クロックパルスの数Ｆrefをカウントする第１のカウンタと、
前記積分回路の出力、前記第２の基準電圧Ｖ２よりも小さいデジタル変換の対象とするアナログ電圧Ｖｍ及び前記基準電圧発生回路の出力とを入力として、前記積分回路の出力が予め定めた前記第１の基準電圧Ｖ１を超えてから前記アナログ電圧Ｖｍに達するまでの間に前記クロックパルス発生回路から出力される前記クロックパルスの数Ｆｍをカウントする第２のカウンタと、
前記第２のカウンタでカウントしたカウント値Ｆｍを前記第１のカウンタがカウントしたカウント値Ｆrefにより除した値Ｆｍ／Ｆrefまたは前記第１のカウンタでカウントしたカウント値Ｆrefを前記第２のカウンタがカウントしたカウント値Ｆｍにより除した値Ｆref／Ｆｍに係数ｋを乗算した値（Ｆｍ／Ｆref）×ｋまたは（Ｆref／Ｆｍ）×ｋを前記アナログ電圧Ｖｍのデジタル変換値として出力するゲートアレイからなる演算回路と、
前記積分回路１の出力と同期して切り替わり、前記所定の周期Ｔ０の間で前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１に達する前には前記第１の基準電圧Ｖ１を選択し、前記積分回路１の出力電圧Ｖが前記第１の基準電圧Ｖ１に達した後は前記第２の基準電圧Ｖ２を選択し、前記積分回路の出力電圧Ｖが前記第２の基準電圧に達した後は前記第１の基準電圧Ｖ１を選択するように構成された第１のスイッチ回路と、
前記積分回路の出力と同期して切り替わり、前記第１のスイッチ回路と一緒に前記第１の基準電圧Ｖ１を選択するが、前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１に達した後は、直ちに切換動作を行って前記アナログ電圧Ｖｍの出力を第２のカウンタに出力し、さらに前記第１のスイッチ回路が前記第２の基準電圧Ｖ２の選択から前記第１の基準電圧Ｖ１の選択に切り替わるときに、それに同期して前記第１の基準電圧Ｖ１を選択する第２のスイッチ回路とを具備し、
前記第１のカウンタは、前記積分回路の出力電圧Ｖ及び前記第１のスイッチ回路からの信号を入力として両者を比較し、前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１を超えてから前記第２の基準電圧Ｖ２に達するまでの間、比較信号Ｓ０を出力する第１のコンパレータと、前記第１のコンパレータからの前記比較信号Ｓ０と前記クロックパルス発生回路から出力された前記クロックパルスとが入力されて、前記第１のコンパレータから前記比較信号Ｓ０が出力されている時間Ｔref内だけ、前記クロックパルス発生回路から出力される前記クロックパルスをカウントして、その数Ｆrefをデジタル値として出力する第１のカウンタ回路とを備え、
前記第２のカウンタは、前記積分回路の出力電圧Ｖ及び前記第２のスイッチ回路が選択した電圧信号（Ｖ１，Ｖｍ）を２つの入力電圧とし、前記２つの入力電圧を比較して前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１を超えてから前記アナログ電圧Ｖｍに達するまでの間、比較信号Ｓ１を出力する第２のコンパレータと、前記比較信号Ｓ１と前記クロックパルスとを入力として、前記第２のコンパレータが前記比較信号Ｓ１を出力している時間Ｔｍの間だけ、前記クロックパルスの数Ｆｍをカウントして、その値をデジタル値として出力する第２のカウンタ回路とを備えていることを特徴とするＡ／Ｄ変換器。
【請求項２】
半導体圧力センサのアナログ電圧Ｖｍをデジタル値に変換して出力するＡ／Ｄ変換器を備えた半導体圧力センサ装置であって、
前記Ａ／Ｄ変換器が、
アナログ回路によって構成されて所定の周期Ｔ０で積分動作を行う積分回路と、
水晶振動子を用いずにアナログ回路によって構成されて所定の周期のクロックパルスを発生するクロックパルス発生回路と、
予め定めた第１の基準電圧Ｖ１と前記第１の基準電圧よりも高い第２の基準電圧を発生する基準電圧発生回路と、
前記積分回路の出力、前記クロックパルス発生回路の出力及び前記基準電圧発生回路の出力を入力として、前記積分回路の出力が予め定めた前記第１の基準電圧Ｖ１を超えてから前記第２の基準電圧Ｖ２に達するまでの間に前記クロックパルス発生回路から出力される前記クロックパルスの数Ｆrefをカウントする第１のカウンタと、
前記積分回路の出力、前記第２の基準電圧Ｖ２よりも小さいデジタル変換の対象とするアナログ電圧Ｖｍ及び前記基準電圧発生回路の出力とを入力として、前記積分回路の出力が予め定めた前記第１の基準電圧Ｖ１を超えてから前記アナログ電圧Ｖｍに達するまでの間に前記クロックパルス発生回路から出力される前記クロックパルスの数Ｆｍをカウントする第２のカウンタと、
前記第２のカウンタでカウントしたカウント値Ｆｍを前記第１のカウンタがカウントしたカウント値Ｆrefにより除した値Ｆｍ／Ｆrefまたは前記第１のカウンタでカウントしたカウント値Ｆrefを前記第２のカウンタがカウントしたカウント値Ｆｍにより除した値Ｆref／Ｆｍに係数ｋを乗算した値（Ｆｍ／Ｆref）×ｋまたは（Ｆref／Ｆｍ）×ｋを前記アナログ電圧Ｖｍのデジタル変換値として出力するゲートアレイからなる演算回路と、
前記積分回路の出力と同期して切り替わり、前記所定の周期Ｔ０の間で前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１に達する前には前記第１の基準電圧Ｖ１を選択し、前記積分回路１の出力電圧Ｖが前記第１の基準電圧Ｖ１に達した後は前記第２の基準電圧Ｖ２を選択し、前記積分回路の出力電圧Ｖが前記第２の基準電圧に達した後は前記第１の基準電圧Ｖ１を選択するように構成された第１のスイッチ回路と、
前記積分回路の出力と同期して切り替わり、前記第１のスイッチ回路と一緒に前記第１の基準電圧Ｖ１を選択するが、前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１に達した後は、直ちに切換動作を行って前記半導体圧力センサから出力される前記アナログ電圧Ｖｍを第２のカウンタに出力し、さらに前記第１のスイッチ回路が前記第２の基準電圧Ｖ２の選択から前記第１の基準電圧Ｖ１の選択に切り替わるときに、それに同期して前記第１の基準電圧Ｖ１を選択する第２のスイッチ回路とを具備し、
前記第１のカウンタは、前記積分回路の出力電圧Ｖ及び前記第１のスイッチ回路からの信号を入力として両者を比較し、前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１を超えてから前記第２の基準電圧Ｖ２に達するまでの間、比較信号Ｓ０を出力する第１のコンパレータと、前記第１のコンパレータからの前記比較信号Ｓ０と前記クロックパルス発生回路から出力された前記クロックパルスとが入力されて、前記第１のコンパレータから前記比較信号Ｓ０が出力されている時間Ｔref内だけ、前記クロックパルス発生回路から出力される前記クロックパルスをカウントして、その数Ｆrefをデジタル値として出力する第１のカウンタ回路とを備え、
前記第２のカウンタは、前記積分回路の出力電圧Ｖ及び前記第２のスイッチ回路が選択した電圧信号（Ｖ１，Ｖｍ）を２つの入力電圧とし、前記２つの入力電圧を比較して前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１を超えてから前記アナログ電圧Ｖｍに達するまでの間、比較信号Ｓ１を出力する第２のコンパレータと、前記比較信号Ｓ１と前記クロックパルスとを入力として、前記第２のコンパレータが前記比較信号Ｓ１を出力している時間Ｔｍの間だけ、前記クロックパルスの数Ｆｍをカウントして、その値をデジタル値として出力する第２のカウンタ回路とを備えていることを特徴とする半導体圧力センサ装置。
【請求項３】
半導体圧力センサのアナログ電圧Ｖｍをデジタル値に変換して出力するＡ／Ｄ変換器を備えた半導体圧力センサ装置であって、
前記Ａ／Ｄ変換器が、
アナログ回路によって構成されて所定の周期Ｔ０で積分動作を行う積分回路と、
水晶振動子を用いずにアナログ回路によって構成されて所定の周期のクロックパルスを発生するクロックパルス発生回路と、
予め定めた第１の基準電圧Ｖ１と前記第１の基準電圧よりも高い第２の基準電圧を発生する基準電圧発生回路と、
前記半導体圧力センサの温度を測定して測定結果を電圧値として出力する温度センサと、
前記積分回路の出力、前記クロックパルス発生回路の出力及び前記基準電圧発生回路の出力を入力として、前記積分回路の出力が予め定めた前記第１の基準電圧Ｖ１を超えてから前記第２の基準電圧Ｖ２に達するまでの間に前記クロックパルス発生回路から出力される前記クロックパルスの数Ｆrefをカウントする第１のカウンタと、
前記積分回路の出力、前記第２の基準電圧Ｖ２よりも小さいデジタル変換の対象とする前記アナログ電圧Ｖｍ及び前記基準電圧発生回路の出力とを入力として、前記積分回路の出力が予め定めた前記第１の基準電圧Ｖ１を超えてから前記アナログ電圧Ｖｍに達するまでの間に前記クロックパルス発生回路から出力される前記クロックパルスの数Ｆｍをカウントする第２のカウンタと、
前記積分回路の出力、前記クロックパルス発生回路の出力及び前記温度センサの出力電圧Ｖｔを入力として、前記積分回路の出力が予め定めた前記第１の基準電圧Ｖ１を超えてから前記温度センサの前記出力電圧Ｖｔに達するまでの間に前記クロックパルス発生回路から出力される前記クロックパルスの数Ｆｔをカウントする第３のカウンタと、
前記第２のカウンタでカウントしたカウント値Ｆｍを前記第１のカウンタがカウントしたカウント値Ｆrefにより除した値Ｆｍ／Ｆrefに係数ｋを乗算した値（Ｆｍ／Ｆref）×ｋを、前記第３のカウンタでカウントした値Ｆｔを前記第１のカウンタがカウントしたカウント値Ｆrefにより除した値Ｆｔ／Ｆrefを用いて補正して前記アナログ電圧Ｖｍのデジタル変換値として出力するゲートアレイからなる演算回路と、
前記積分回路の出力と同期して切り替わり、前記所定の周期Ｔ０の間で前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１に達する前には前記第１の基準電圧Ｖ１を選択し、前記積分回路１の出力電圧Ｖが前記第１の基準電圧Ｖ１に達した後は前記第２の基準電圧Ｖ２を選択し、前記積分回路の出力電圧Ｖが前記第２の基準電圧に達した後は前記第１の基準電圧Ｖ１を選択するように構成された第１のスイッチ回路と、
前記積分回路の出力と同期して切り替わり、前記第１のスイッチ回路と一緒に前記第１の基準電圧Ｖ１を選択するが、前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１に達した後は、直ちに切換動作を行って前記半導体圧力センサから出力される前記アナログ電圧Ｖｍの出力を第２のカウンタに出力し、さらに前記第１のスイッチ回路が前記第２の基準電圧Ｖ２の選択から前記第１の基準電圧Ｖ１の選択に切り替わるときに、それに同期して前記第１の基準電圧Ｖ１を選択する第２のスイッチ回路と、
前記積分回路の出力と同期して切り替わり、前記第１のスイッチ回路と一緒に前記第１の基準電圧Ｖ１を選択するが、前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１に達した後は、直ちに切換動作を行って前記温度センサの出力を第３のカウンタに出力し、さらに前記第１のスイッチ回路が前記第２の基準電圧Ｖ２の選択から前記第１の基準電圧Ｖ１の選択に切り替わるときに、それに同期して前記第１の基準電圧Ｖ１を選択する第３のスイッチ回路とを具備し、
前記第１のカウンタは、前記積分回路の出力電圧Ｖ及び前記第１のスイッチ回路からの信号を入力として両者を比較し、前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１を超えてから前記第２の基準電圧Ｖ２に達するまでの間、比較信号Ｓ０を出力する第１のコンパレータと、前記第１のコンパレータからの前記比較信号Ｓ０と前記クロックパルス発生回路から出力された前記クロックパルスとが入力されて、前記第１のコンパレータから前記比較信号Ｓ０が出力されている時間Ｔref内だけ、前記クロックパルス発生回路から出力される前記クロックパルスをカウントして、その数Ｆrefをデジタル値として出力する第１のカウンタ回路とを備え、
前記第２のカウンタは、前記積分回路１の出力電圧Ｖ及び前記第２のスイッチ回路が選択した電圧信号（Ｖ１，Ｖｍ）を２つの入力電圧とし、前記２つの入力電圧を比較して前記積分回路１の出力電圧Ｖが前記第１の基準電圧Ｖ１を超えてから前記アナログ電圧Ｖｍに達するまでの間、比較信号Ｓ１を出力する第２のコンパレータと、前記比較信号Ｓ１と前記クロックパルスとを入力として、前記第２のコンパレータが前記比較信号Ｓ１を出力している時間Ｔｍの間だけ、前記クロックパルスの数Ｆｍをカウントして、その値をデジタル値として出力する第２のカウンタ回路とを備え、
前記第３のカウンタは、前記積分回路の出力電圧Ｖ及び前記第３のスイッチ回路から入力される電圧信号（Ｖ１、Ｖｔ）を比較し、前記積分回路の出力電圧Ｖが前記第１の基準電圧Ｖ１を超えてから前記温度センサの前記出力電圧Ｖｔに達するまでの間、比較信号Ｓ２を出力する第３のコンパレータと、前記第３のコンパレータからの前記比較信号Ｓ２と前記クロックパルス発生回路から出力された前記クロックパルスとが入力されて、前記第３のコンパレータから前記比較信号Ｓ２が出力されている時間Ｔｔ内だけ、前記クロックパルス発生回路から出力される前記クロックパルスをカウントして、その数Ｆｔをデジタル値として出力する第３のカウンタ回路とを備えていることを特徴とする半導体圧力センサ装置。
【請求項４】
前記演算回路は、前記値（Ｆｍ／Ｆref）×ｋに前記値Ｆｔ／Ｆrefを加減算した値を前記デジタル変換値として出力することを特徴とする請求項３に記載の半導体圧力センサ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ回路により構成された積分回路とクロックパルス発生回路とを用いたＡ／Ｄ変換器及びこのＡ／Ｄ変換器を用いた半導体圧力センサ装置に関するものである。
【０００２】
【従来の技術】
マイクロコンピュータや水晶発振器を用いるとＡ／Ｄ変換器の変換精度を高めることができることは分かっている。しかしながら最近の電子部品及びセンサの価格についての低下要求は非常に強く、価格の点からマイクロコンピュータや水晶発振器を用いることができない場合も多い。このような要求に応えるためには、アナログ回路の積分回路やＣＲ発振回路等からなる水晶振動子を用いないクロックパルス発生回路を用いてＡ／Ｄ変換器を構成せざるを得ない。
【０００３】
【発明が解決しようとする課題】
しかしながらアナログ回路の積分回路やＣＲ発振回路等は、使用する部品の性能によって出力に誤差やバラツキが発生するため、変換精度を高めることは難しい。
【０００４】
本発明の目的は、マイクロコンピュータを用いることなく、簡単な構成で、変換精度を高めることができるＡ／Ｄ変換器を提供することにある。
【０００５】
本発明の他の目的は、精度が高くしかも安価な半導体圧力センサ装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明のＡ／Ｄ変換器は、アナログ回路によって構成されて積分動作を行う積分回路と、水晶振動子を用いずにアナログ回路によって構成されて所定の周期のクロックパルスを発生するクロックパルス発生回路と、予め定めた第１の基準電圧Ｖ１とこの第１の基準電圧よりも高い第２の基準電圧Ｖ２を発生する基準電圧発生回路と、第１及び第２のカウンタと、ゲートアレイからなる演算回路とを備えている。
【０００７】
第１のカウンタは、積分回路の出力、クロックパルス発生回路の出力及び基準電圧発生回路の出力を入力として、積分回路の出力が予め定めた第１の基準電圧Ｖ１を超えてから第２の基準電圧Ｖ２に達するまでの間に前記クロックパルス発生回路から出力される前記クロックパルスの数Ｆrefをカウントする。また第２のカウンタは、積分回路の出力、第２の基準電圧Ｖ２よりも小さいデジタル変換の対象とするアナログ電圧Ｖｍ及び基準電圧発生回路の出力とを入力として、積分回路の出力が予め定めた第１の基準電圧Ｖ１を超えてからアナログ電圧Ｖｍに達するまでの間にクロックパルス発生回路から出力されるクロックパルスの数Ｆｍをカウントする。そして演算回路は、第２のカウンタでカウントしたカウント値Ｆｍを第１のカウンタがカウントしたカウント値Ｆrefにより除した値Ｆｍ／Ｆrefまたは第１のカウンタでカウントしたカウント値Ｆrefを第２のカウンタがカウントしたカウント値Ｆｍにより除した値Ｆref／Ｆｍに係数ｋを乗算した値（Ｆｍ／Ｆref）×ｋまたは（Ｆref／Ｆｍ）×ｋをアナログ電圧Ｖｍのデジタル変換値として出力する。なおこの演算回路をゲートアレイによって構成すると、必要な演算をマイクロコンピュータを用いずに実行することができて、しかもＡ／Ｄ変換器を用いる装置の価格を下げることができる。
【０００８】
本発明では、共通の１つの積分回路の出力とクロックパルス発生回路の出力を用いて第１及び第２のカウンタでカウント動作を行い、しかも演算回路でＦｍ／ＦrefまたはＦref／Ｆｍの除算を行うため、共通の積分回路及びクロックパルス発生回路が原因となって発生する誤差または出力のバラツキを除算動作によって除去することができる。したがってアナログ回路から構成される積分回路及びクロックパルス発生回路を用いても、両回路の構成及び使用部品が原因になって発生するＡ／Ｄ変換器の出力のバラツキを小さくすることができる。なお係数ｋは、使用する積分回路及びクロックパルス回路によって任意に定まる値である。
【０００９】
本発明のＡ／Ｄ変換器の用途は任意であるが、特に小形でしかも低価格のセンサの信号処理回路に適している。例えば、半導体圧力センサのアナログ出力電圧Ｖｍをデジタル値に変換して出力するＡ／Ｄ変換器を備えた半導体圧力センサ装置に、本発明のＡ／Ｄ変換器を適用すると、装置の価格を大幅に下げることができる。
【００１０】
半導体圧力センサ装置では、温度の変動により半導体圧力センサの出力が変動する。そのためセンサ出力に温度補償を行うのが一般的である。そこで温度センサの出力をＡ／Ｄ変換する場合にも本発明を適用すれば、センサの出力精度を更に上げることができる。その場合には、半導体圧力センサの温度を測定して測定結果を電圧値として出力する温度センサと、積分回路の出力、クロックパルス発生回路の出力及び温度センサの出力電圧を入力として、積分回路の出力が予め定めた第１の基準電圧Ｖ１を超えてから温度センサの出力電圧に達するまでの間にクロックパルス発生回路から出力されるクロックパルスの数Ｆｔをカウントする第３のカウンタとを設ける。そしてゲートアレイからなる演算回路は、第２のカウンタでカウントしたカウント値Ｆｍを第１のカウンタがカウントしたカウント値Ｆrefにより除した値Ｆｍ／Ｆrefに係数ｋを乗算した値（Ｆｍ／Ｆref）×ｋを、第３のカウンタでカウントした値Ｆｔを第１のカウンタがカウントしたカウント値Ｆrefにより除した値Ｆｔ／Ｆrefを用いて補正してアナログ電圧Ｖｍのデジタル変換値として出力する。このようにすると温度センサの測定値も補正されるため、半導体圧力センサ装置の測定精度が更に向上する。
【００１１】
なお温度補正の方法は任意であるが、値（Ｆｍ／Ｆref）×ｋに値Ｆｔ／Ｆrefを加減算した値を半導体圧力センサ装置の出力のデジタル変換値として出力するようにしてもよい。このようにすると簡単に温度補正を行える。
【００１２】
【発明の実施の形態】
以下図面を参照して、本発明のＡ／Ｄ変換器を適用した本尾発明の半導体圧力センサ装置の実施の形態の一例について説明する。図１は本発明の実施の形態の一例の構成を示すブロック図である。同図において、１はアナログ回路によって構成され、所定の一定周期Ｔ０で積分動作を繰り返す積分回路である。この積分回路１としては、例えばオペアンプとコンデンサと抵抗体とを組み合わせて構成される公知の回路を用いることができる。積分回路１は、図２（A）に示すように周期的な３角波を発生する。積分回路１の出力電圧Ｖは、時間ｔの関数としてｔ＝０からＴ０の間にＶ＝０からＶmaxまでほぼリニアに増加し、ｔ＝Ｔ０でＶ＝０に戻る。積分回路１の出力は、この過程を周期的に繰り返す。Ｖmax＝Ａ・Ｔ０の定数Ａは電圧Ｖと時間ｔの直線関係の立ち上がりの勾配である。
【００１３】
図１において、３は水晶振動子を用いずにアナログ回路によって構成されて周期Ｔｓのクロックパルスを発生するクロックパルス発生回路である。この水晶振動子を用いないクロックパルス発生回路３としては、例えば公知のＬＣ発振回路やＣＲ発振回路を用いることができる。
【００１４】
５は予め定めた第１の基準電圧Ｖ１と第１の基準電圧Ｖ１よりも高い第２の基準電圧Ｖ２を発生する基準電圧発生回路である。この基準電圧発生回路５は例えば複数の抵抗体を直列に接続した分圧回路からなり、２つの分圧点から２種類の基準電圧Ｖ１及びＶ２を出力する。２種の基準電圧Ｖ１、Ｖ２は、デジタル変換の対象とするアナログ電圧Ｖｍの下限値と上限値とを規定する。
【００１５】
６は公知の半導体圧力センサであり、Ａ／Ｄ変換の対象とするアナログ電圧Ｖｍを出力する。またスイッチ回路ＳＷ１は、基準電圧発生回路５から出力される第１及び第２の基準電圧Ｖ１及びＶ２を選択して第１のコンパレータ７ａに供給するものであり、トランジスタ等の半導体スイッチ回路により構成される。スイッチ回路ＳＷ１は、積分回路１の出力と同期して切り替わり、周期Ｔ０の間で積分回路１の出力電圧がＶ１に達する前には第１の基準電圧Ｖ１を選択しており、積分回路１の出力電圧ＶがＶ１に達した後第２の基準電圧Ｖ２を選択し、積分回路１の出力電圧Ｖが第２の基準電圧に達した後に第１の基準電圧Ｖ１を選択するように構成されている。
【００１６】
またスイッチ回路ＳＷ２は基準電圧発生回路５の第１の基準電圧Ｖ１を出力する出力端子と半導体圧力センサ６の出力端子とを選択して、それぞれの出力を第２のコンパレータ７ｂに選択的に出力する。スイッチ回路ＳＷ２もスイッチ回路ＳＷ１と同様に積分回路１の出力と同期して切り替わり、スイッチ回路ＳＷ１と一緒に第１の基準電圧Ｖ１を選択する。但し、スイッチ回路ＳＷ２は積分回路１の出力電圧Ｖが第１の基準電圧Ｖ１に達した後は、直ちに切換動作を行って半導体圧力センサ６の出力を第２のコンパレータ７ｂに出力する。そしてスイッチ回路ＳＷ２は、スイッチ回路ＳＷ１が第２の基準電圧Ｖ２の選択から第１の基準電圧Ｖ１の選択に切り替わるときに、それに同期して第１の基準電圧Ｖ１を選択する。
【００１７】
第１のコンパレータ７ａは、積分回路１の出力電圧Ｖとスイッチ回路ＳＷ１からの信号（第１及び第２の基準電圧Ｖ１及びＶ２）とを入力として両者を比較し、図２（Ｂ）に示すような矩形波状の比較信号をＳ０出力する。即ち第１のコンパレータ７ａは、積分回路１の出力電圧Ｖが第１の基準電圧Ｖ１を超えてから第２の基準電圧Ｖ２に達するまでの間、論理値１を意味する比較信号Ｓ０を出力し、それ以外の時間は論理値０の信号を出力する。積分回路１の出力の１周期Ｔ０内で比較信号Ｓ０が論理値１の状態になっている時間Ｔrefは、Ｔref＝（Ｖ２−Ｖ１）／Ａで求められる。
【００１８】
第２のコンパレータ７ｂには、積分回路１の出力電圧Ｖとスイッチ回路ＳＷ２が選択した電圧信号（Ｖ１，Ｖｍ）とが入力される。第２のコンパレータ７ｂは、２つの入力電圧を比較して、図２（C）のような比較信号Ｓ１を出力する。すなわち第２のコンパレータ７ｂは、積分回路１の出力電圧Ｖが基準電圧Ｖ１を超えてからアナログ電圧Ｖｍに達するまでの間、論理値１の比較信号Ｓ１を出力し、それ以外の時間は論理値０の信号を出力する。積分回路１の出力の１周期Ｔ０内で比較信号Ｓ１が論理値１の状態になっている時間Ｔｍは、Ｔｍ＝（Ｖｍ−Ｖ１）／Ａで求められる。
【００１９】
第１及び第２のコンパレータ７ａ及び７ｂの出力は、それぞれ第１及び第２のカウンタ回路９ａ及び９ｂに入力される。第１及び第２のカウンタ回路９ａ及び９ｂには、それぞれクロックパルス発生回路３からクロックパルス信号ＣＰが入力される。第１及び第２のカウンタ回路９ａ及び９ｂは、それぞれアンド回路ＡＮＤａ及びＡＮＤｂとカウント手段ＣＭａ及びとＣＭｂとから構成されている。第１のカウンタ回路９ａのアンド回路ＡＮＤａには第１のコンパレータ７ａからの比較信号Ｓ０とクロックパルス発生回路３から出力された周期Ｔｓ（＜Ｔ０）のクロックパルス信号ＣＰが入力される。アンド回路ＡＮＤａの出力信号は図２（Ｄ）のような波形になる。即ち、第１のコンパレータ７ａは、論理値１の状態にある時間Ｔref内だけクロックパルス発生回路３から出力されるクロックパルス信号ＣＰを出力する。そしてカウント手段ＣＭａは、この間に発生するパルス数Ｆrefをカウントし、これをデジタル値として出力する。このＦrefは次式のように表現することができる。
【００２０】
Ｆref＝［（Ｖ２−Ｖ１）／（Ａ・Ｔｓ）］            （１）
また第２のカウンタ回路９ｂのアンド回路ＡＮＤｂには第２のコンパレータ７ｂからの比較信号Ｓ１とクロックパルス発生回路３からのクロックパルス信号ＣＰとが入力される。アンド回路ＡＮＤｂの出力信号は図２（Ｅ）のような波形になる。即ち、第２のコンパレータ７ｂから入力される比較信号Ｓ１が論理値１の状態にある時間Ｔｍの間だけ、クロックパルス信号ＣＰがアンド回路ＡＮＤｂから出力される。カウント手段ＣＭｂは、この時間Ｔｍの間にアンド回路ＡＮＤｂから出力されるクロックパルスの数Ｆｍをカウントして、デジタル値として出力する。ここでパルス数Ｆｍは次式のように表現することができる。
【００２１】
Ｆｍ＝［（Ｖｍ−Ｖ１）／（Ａ・Ｔｓ）］            （２）
第１及び第２のカウンタ回路９ａ、９ｂの出力Ｆref、Ｆｍは積分回路１の１周期Ｔ０の間保持される。積分回路１の１周期が終了し、三角波形の出力電圧Ｖが０になると第１及び第２のカウンタ回路９ａ及び９ｂの出力は０にリセットされる。なおこの例では、第１のコンパレータ７ａと第１のカウンタ回路９ａとにより第１のカウンタ１０ａが構成され、第２のコンパレータ７ｂと第２のカウンタ回路９ｂとにより第２のカウンタ１０ｂが構成されている。
【００２２】
第１及び第２のカウンタ回路９ａ及び９ｂの出力は、ゲートアレイによって構成された演算回路１１に入力される。演算回路１１は、第２のカウンタ回路９ｂでカウントしたカウント値Ｆｍを第１のカウンタ回路９ａがカウントしたカウント値Ｆrefにより除した値Ｆｍ／Ｆrefまたはこれに係数ｋを乗算した値（Ｆｍ／Ｆref）×ｋ、あるいは値Ｆrefを値Ｆｍにより除した値Ｆref／Ｆｍまたはこれに係数ｋを乗算した値（Ｆref／Ｆｍ）×ｋをアナログ電圧Ｖｍのデジタル変換値として積分回路１の１サイクル内に出力する。
【００２３】
ここでＡＤ変換の出力としてＦｍ／Ｆref（またはＦref／Ｆｍ）の比を用いる理由を説明する。ＦｍとＦrefの値は、部品の性能のバラツキにより、（１）式、（２）式に示すように積分回路１の定数Ａとクロックパルス発生回路３の出力の周期Ｔｓが変わると変動する。しかしながら、Ｆｍ／Ｆrefの比をとるとこれらの定数は消去され、部品の性能のバラツキにより定数Ａと周期Ｔｓが変動しても演算結果は変わらない。以上の関係を用いると、
Ｖｍ−Ｖ１≒（Ｆｍ／Ｆref）（Ｖ２−Ｖ１）            （３）
の関係が成立する。第１及び第２の基準電圧Ｖ１、Ｖ２が変動しないとすれば、Ｖｍの変換値は正しい。ここで「ほぼ等しい」の意味の等式≒の左辺と右辺の式は一見デジタル数とアナログ変数が混合した式になっている。そこで等式の中のアナログ変数をデジタル数と同じ有効数字の桁数の数値で書いたものとする。そうすると、左辺と右辺はデジタル数になって、これらの間の等式が近似的に成立する。以下全ての等号≒はそのような意味を表現しているものとする。ここで例えば（Ｖ２−Ｖ１）≒ｋのように（Ｖ２−Ｖ１）をデジタル値ｋで表すと
Ｖｍ−Ｖ１≒ｋ（Ｆｍ／Ｆref）                        （４）
よりＶ１を基準とするＶｍのデジタル変換値が求まる。この変換値には積分回路の定数Ａとクロック回路の周期Ｔｓの変動に起因する誤差は含まれない。
【００２４】
図３は本発明の第２の実施の形態の構成を示すブロック図である。この実施の形態では、図１のＡ／Ｄ変換器に温度センサ１３の信号をＡ／Ｄ変換する回路と温度補償を行う演算機能を備えた演算回路１１´を備えている。その他の回路構成は図１に示したものと同じであるため、同じ機能を果す回路ブロックに対しては図１に付した符号と同じ符号を付して説明を省略する。
【００２５】
温度センサ１３は、半導体圧力センサ６のセンサ素子を構成する半導体基板上に形成された拡散抵抗体により構成されるものであり、半導体基板の温度変化に応じてその抵抗値が変わることにより、温度の変化に応じたアナログ信号を出力する。温度センサ１３の出力端子は、スイッチ回路ＳＷ３の一方の接点に接続されている。スイッチ回路ＳＷ３の他方の接点には、基準電圧発生回路５から出力される第１の基準電圧Ｖ１が入力される。スイッチ回路ＳＷ３は、スイッチ回路ＳＷ１及びＳＷ２と同期して、基準電圧発生回路５から出力される第１の基準電圧Ｖ１と温度センサ１３からの出力電圧Ｖｔとを切り替える。スイッチ回路ＳＷ３もスイッチ回路ＳＷ１と同様に積分回路１の出力と同期して切り替わり、スイッチ回路ＳＷ１と一緒に第１の基準電圧Ｖ１を選択する。但し、スイッチ回路ＳＷ３は積分回路１の出力電圧Ｖが第１の基準電圧Ｖ１に達した後は、直ちに切換動作を行って温度センサ１３の出力を第３のコンパレータ７ｃに出力する。第３のコンパレータ７ｃは、積分回路１の出力電圧［図４（Ａ）］とスイッチ回路ＳＷ３の出力を入力とする。第３のコンパレータ７ｃは、積分回路１の出力電圧Ｖとスイッチ回路ＳＷ３から入力される信号（Ｖ１，Ｖｔ）とを比較し、積分回路１の出力Ｖが基準電圧Ｖ１を超えてから温度センサ１３の出力電圧Ｖｔに達するまでの間に論理値１を意味する比較信号Ｓ２を出力し、それ以外の時間は論理値０の信号を出力する。積分回路の１周期Ｔ０内で比較信号Ｓ２が論理値１の状態にある時間Ｔｔは、Ｔｔ＝（Ｖｔ−Ｖ１）／Ａで求められる。
【００２６】
第３のコンパレータ７ｃの出力は第３のカウンタ回路９ｃ入力される。第３のカウンタ回路９ｃは、第１及び第２のカウンタ回路９ａ及び９ｂと同様にアンド回路とＡＮＤｃとカウント手段ＣＭｃとから構成されている。そして第３のカウンタ回路９ｃも第１及び第２のカウンタ回路９ａ、９ｂと同様の働きをする。第３のカウンタ回路９ｃのアンド回路ＡＮＤｃにはコンパレータ７ｃから出力される比較信号Ｓ２とクロックパルス発生回路３から出力される周期Ｔｓのクロックパルス信号ＣＰとが入力される。アンド回路ＡＮＤｃの出力信号は図４（Ｃ）のような出力波形になる。即ち、コンパレータ７ｃから出力される比較信号Ｓ２が論理値１の状態にある時間Ｔｔ内だけクロックパルス発生回路３から入力されるパルス信号を出力する。カウント手段ＣＭｃは、この時間Ｔｔ内に発生するパルス数Ｆｔをカウントする。このパルス数Ｆｔは、次式のように表現することができる。
【００２７】
Ｆｔ＝［（Ｖｔ−Ｖ１）／（Ａ・Ｔｓ）］
第１乃至第３のカウンタ回路９ａ〜９ｃの出力Ｆref、Ｆｍ、Ｆｔは積分回路１の出力の１周期Ｔ０の間保持される。積分回路１の出力の１周期が終了し、積分回路１の三角波形の出力電圧Ｖが０になるとカウンタ回路９ａ〜９ｃの出力は０にリセットされる。なおこの例では、第３のコンパレータ７ｃと第３のカウンタ回路９ｃとから第３のカウンタ１０ｃが構成されている。
【００２８】
ゲートアレイから構成された演算回路１１´は、Ｆｍ／ＦrefとＦｔ／Ｆrefの計算をする。それによって積分回路１のパラメータＡとクロックパルス発生回路３の周期Ｔｓに起因するＡ／Ｄ変換の誤差が消去される。この点は図１の実施の形態の半導体圧力センサの出力の処理と同じである。半導体圧力センサ６の特性が温度の関数として変動するときはＦｍ／Ｆrefも温度の関数になる。Ｆｔ／Ｆrefは温度に対応しているからこのような温度依存性をＦｔ／Ｆrefを用いて、温度によって圧力センサのデジタル変換値が変動しないように補償することができる。特に狭い温度範囲では、Ｆｔ／ＦrefもＦｍ／Ｆrefも温度変化に関してリニアな関数になるから、Ｆｍ／Ｆref±ｋ×Ｆｔ／Ｆref、またはｋ×Ｆｍ／Ｆref±Ｆｔ／Ｆrefの形で温度補償を実現できる。
【００２９】
【発明の効果】
本発明によれば、共通の１つの積分回路の出力とクロックパルス発生回路の出力を用いて第１及び第２のカウンタでカウント動作を行い、しかも演算回路でＦｍ／ＦrefまたはＦref／Ｆｍの除算を行うため、共通の積分回路及びクロックパルス発生回路が原因となって発生する誤差または出力のバラツキを除算動作によって除去することができる。したがってアナログ回路から構成される積分回路及びクロックパルス発生回路を用いても、両回路の構成及び使用部品が原因になって発生するＡ／Ｄ変換器の出力のバラツキを小さくすることができる。
【図面の簡単な説明】
【図１】  本発明のＡ／Ｄ変換器を用いた半導体圧力センサ装置の実施の形態の一例の構成を示すブロック図である。
【図２】  （Ａ）〜（Ｅ）は図１の各部の出力波形を示す図である。
【図３】  本発明のＡ／Ｄ変換器を用いた半導体圧力センサ装置の第２の実施の形態の一例の構成を示すブロック図である。
【図４】  （Ａ）〜（Ｅ）は図３の各部の出力波形を示す図である。
【符号の説明】
１  積分回路
３  クロックパルス発生回路
５  基準電圧発生回路
６  半導体圧力センサ
ＳＷ１、ＳＷ２、ＳＷ３  第１乃至第３のスイッチ回路
７ａ〜７ｃ  第１乃至第３のコンパレータ
９ａ〜９ｃ  第１乃至第３のカウンタ回路
１０ａ〜１０ｃ  第１乃至第３のカウンタ
１１、１１′  演算回路
１３  温度センサ
【図１】
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【図２】
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【図３】
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【図４】
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