(57)【特許請求の範囲】
【請求項１】
基板に対して平面矩形形状の表示領域を設定すると共に前記表示領域を長辺方向に第１領域および第２領域に２分し、前記第１領域には各々薄膜トランジスタを有する複数の副画素を有する第１画素列を複数配置し、前記第２領域には各々薄膜トランジスタを有する複数の副画素を有する第２画素列を複数配置し、前記第１画素列の各副画素において前記薄膜トランジスタのソース／ドレインを第１方向にレイアウトし、前記第２画素列の各副画素において前記薄膜トランジスタのソース／ドレインを前記第１方向とは逆の第２方向にレイアウトするようにゲート電極を形成する工程と、
前記ゲート電極を覆う状態で前記基板上にゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
前記第１領域に対して第１の走査方向で前記エネルギー線を照射すると同時に前記第２領域に対して前記第１領域とは逆の第２の走査方向で前記エネルギー線を照射することにより当該半導体薄膜を結晶化させる工程と、
前記薄膜トランジスタに接続された発光素子を形成する工程と
を有する表示装置の製造方法。
【請求項２】
前記ソース／ドレインのレイアウトに対する前記エネルギー線の走査方向は、前記ソース側を下流とし前記ドレイン側を上流とする
請求項１記載の表示装置の製造方法。
【請求項３】
前記副画素に設けられた薄膜トランジスタのうち、前記基板上に配線された走査線および信号線に接続されたスイッチング用の薄膜トランジスタ、および前記発光素子にソースまたはドレインが接続された駆動用の薄膜トランジスタの少なくとも一方が、前記第１画素列の各副画素においてソース／ドレインが前記第１方向にレイアウトされ、前記第２画素列の各副画素においてソース／ドレインが前記第２方向にレイアウトされている
請求項２記載の表示装置の製造方法。
【請求項４】
前記第１画素列および前記第２画素列で共有する電源線を、当該画素列間に形成する工程を行う
請求項３記載の表示装置の製造方法。
【請求項５】
前記ゲート電極は、モリブデンを用いて形成される
請求項１〜４のうちの１項に記載の表示装置の製造方法。
【請求項６】
前記エネルギー線は、固体レーザから照射されたレーザ光である
請求項５記載の表示装置の製造方法。
【請求項７】
基板に対して平面矩形形状の表示領域が設定されると共に前記表示領域が長辺方向に第１領域および第２領域に２分され、前記第１領域には各々薄膜トランジスタを有する複数の副画素を有する第１画素列が複数配置され、前記第２領域には各々薄膜トランジスタを有する複数の副画素を有する第２画素列が複数配置され、前記第１画素列の各副画素において前記薄膜トランジスタのソース／ドレインが第１方向にレイアウトされ、前記第２画素列の各副画素において前記薄膜トランジスタのソース／ドレインが前記第１方向とは逆の第２方向にレイアウトされるように設けられたゲート電極と、
前記ゲート電極を覆う状態で前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた非晶質の半導体薄膜を、前記第１領域に対して第１の走査方向で前記エネルギー線を照射すると同時に前記第２領域に対して前記第１領域とは逆の第２の走査方向で前記エネルギー線を照射することにより結晶化された半導体薄膜と、
前記薄膜トランジスタに接続された複数の発光素子と
を備えた表示装置。
【請求項８】
前記画素に設けられた薄膜トランジスタのうち、前記基板上に配線された走査線および信号線に接続されたスイッチング用の薄膜トランジスタ、および前記発光素子にソースまたはドレインが接続された駆動用の薄膜トランジスタの少なくとも一方が、前記第１画素列の各副画素においてソース／ドレインが前記第１方向にレイアウトされ、前記第２画素列の各副画素においてソース／ドレインが前記第２方向にレイアウトされている
請求項７記載の表示装置。
【請求項９】
基板に対して平面矩形形状の領域を設定すると共に前記領域を長辺方向に第１領域および第２領域に２分し、前記第１領域には各々複数の薄膜トランジスタを有する第１列を複数配置し、前記第２領域には各々複数の薄膜トランジスタを有する第２列を複数配置し、前記第１列の各薄膜トランジスタにおいてソース／ドレインを第１方向にレイアウトし、前記第２列の各薄膜トランジスタにおいてソース／ドレインを前記第１方向とは逆の第２方向にレイアウトするようにゲート電極を形成する工程と、
前記ゲート電極を覆う状態で前記基板上にゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
前記第１領域に対して第１の走査方向で前記エネルギー線を照射すると同時に前記第２領域に対して前記第１領域とは逆の第２の走査方向で前記エネルギー線を照射することにより当該半導体薄膜を結晶化させる工程と
を有する薄膜トランジスタ基板の製造方法。
【請求項１０】
基板に対して平面矩形形状の領域が設定されると共に前記領域が長辺方向に第１領域および第２領域に２分され、前記第１領域には各々複数の薄膜トランジスタを有する第１列が複数配置され、前記第２領域には各々複数の薄膜トランジスタを有する第２列が複数配置され、前記第１列の各薄膜トランジスタにおいてソース／ドレインが第１方向にレイアウトされ、前記第２列の各薄膜トランジスタにおいてソース／ドレインが前記第１方向とは逆の第２方向にレイアウトされるように設けられたゲート電極と、
前記ゲート電極を覆う状態で前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた非晶質の半導体薄膜を、前記第１領域に対して第１の走査方向で前記エネルギー線を照射すると同時に前記第２領域に対して前記第１領域とは逆の第２の走査方向で前記エネルギー線を照射することにより結晶化された半導体薄膜と
を備えた薄膜トランジスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の製造方法および表示装置、ならびに薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板に関し、特には有機電界発光素子を備えたアクティブマトリックス駆動の表示装置の製造方法およびその構成、ならびにこの表示装置に好適に用いられる薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板に関する。
【背景技術】
【０００２】
有機電界発光素子とこれに接続された画素回路とを基板上に配列形成してなるアクティブマトリックス駆動の表示装置においては、画素回路を構成する薄膜トランジスタ（thin film transistor：ＴＦＴ）の電流量によって有機電界発光素子の輝度が決定される。このため輝度ムラが抑えられた表示特性良好な表示装置を得るためには、薄膜トランジスタの特性ばらつきを抑えることが重要である。
【０００３】
薄膜トランジスタのチャネル領域を多結晶シリコンで構成する場合、チャネル領域内に存在する結晶粒の大きさが不均一なためトランジスタ特性がばらつきやすい。そこで、チャネル領域を構成する半導体薄膜を結晶粒の大きさが不均一にならない程度に微結晶化する方法として、固体レーザを用いて非晶質薄膜を微結晶化する結晶化アニールが行われている。
【０００４】
図２３には、上記結晶化アニール工程を説明するための薄膜トランジスタ基板のレイアウト図を示す。また図２４には薄膜トランジスタ基板における２表示画素分のレイアウト図を示す。これらの図に示すように、中・小型の表示パネルの製造工程では、１枚のガラス基板１に対して、例えば２枚の表示パネル２が配置される。この場合、ガラス基板１の長辺対して、表示パネル２の短辺が平行に配置される。また各表示パネル２内には、表示パネルと略相似形の表示領域２ａが設定され、各表示領域２ａ内には平面矩形形状の副画素ａが配列形成される。これらの副画素ａは、表示領域２ａの短辺方向ｙに対して、各副画素ａの長辺を平行にして配置される。さらにこれらの副画素ａは、これらの短辺方向に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの副画素ａを１組とした略正方形の表示画素Ａを構成している。
【０００５】
また各表示パネル２における表示領域２ａ内には、表示領域２ａの長辺方向ｘに沿って走査線１１および電源線１２が配線され、これと垂直に信号線１３が配線され、これらの各交差部に対応して副画素ａが配置されている。各副画素ａ内には、信号線１３と平行に延設されたゲート電極１４を備えた薄膜トランジスタＴｒ１’，Ｔｒ２’、さらには容量素子Ｃｓが配置されている。この場合、隣接する副画素ａのレイアウトを反転して配置する事で電源線１２の一部を共通化する事ができ、表示画素内の配線間隔を広げる事ができ製造工程におけるダストの混入等によるショートの発生、ひいては表示画素の不良発生を抑え、歩留りの向上を図る事ができる。特に有機電界発光素子を駆動する画素回路は素子数が多く、配線間隔を広げる事は重要である。
【０００６】
以上のような薄膜トランジスタ基板を作製する場合の結晶化アニール工程は、先ず図２５に示すように、ガラス基板１上の各表示領域２ａに、第１金属パターン２１からなるゲート電極１４を形成し、さらに第１金属パターン２１からなる他の配線部分、例えば信号線１３の一部や容量素子（Ｃｓ）の下部電極を形成する。次に、これらの第１金属パターン２１を覆う状態で、ゲート絶縁膜３１、非晶質の半導体薄膜３２を成膜し、さらにここでの図示を省略したバッファ層や光熱変換層を必要に応じて成膜する。次に、これらの層を介して、半導体薄膜３２に対してレーザ光を走査させながら照射する。これにより、レーザ光の照射部に対応する半導体薄膜３２部分を微結晶化させた半導体薄膜３２Ａとする。
【０００７】
この際、レーザ光の走査方向ｖ（−ｖ）は、表示領域２ａの長辺方向ｘに対して平行、つまり図２３に示すように基板１の短辺に対して平行としている。これにより、レーザ光の走査距離が長いことによるレーザ光Ｌｈのエネルギーばらつきを防止し、より均一な結晶が得られるようにしている。またこれにより、図２４に示した構成例においては、薄膜トランジスタＴｒ１’，Ｔｒ２’のチャネル長方向がレーザ光の走査方向ｖ（−ｖ）となる。
【０００８】
以上のような結晶化アニール工程の後には、図２６（ａ）の平面図および図２６（ｂ）の断面図に示す様に、ゲート電極１４を覆う形状に微結晶化させた半導体薄膜３２Ａをパターニングし、さらにゲート電極１４上に重ねてエッチングストッパ層３３を形成する。
尚、断面図は平面図のＡ−Ａ’断面に相当する。次に、エッチングストッパ層３３上で分離された状態で半導体薄膜３２Ａ上に重ねるように、ｎ型半導体薄膜からなるソース／ドレイン３４ｓｄ（断面図のみに図示）を形成する。その後、さらに第２金属パターン２２からなるソース電極／ドレイン電極２２ｓｄを形成して薄膜トランジスタＴｒ１’，Ｔｒ２’を得る。またこれと共に第２金属パターン２２からなる他の配線部分、例えば図２４の走査線１１、電源線１２、容量素子Ｃｓの上部電極等を形成する。
【０００９】
ところで、上述した固体レーザを用いた結晶化アニールは、エキシマレーザを用いた結晶化アニールと比較して、半導体薄膜の結晶化に必要な熱量を供給した場合の熱拡散長が長くなる。このため、半導体薄膜３２の下層に設けたゲート電極１４による熱伝導の影響が顕著であり、半導体薄膜３２の結晶性に影響が及ぼされている。
【００１０】
そこで、図２６に示したように、薄膜トランジスタＴｒ１’，Ｔｒ２’のゲート電極１４を、チャネル長方向に延設し（つまりゲート電極１４を幅方向に太らせ）、この延設した部分ΔＬｓ、ΔＬｄを伝熱部材とする構成が提案されている。このような構成とすることにより、上述した結晶化アニール工程においては、ゲート電極１４による熱伝導の影響を、ゲート電極１４と重なるチャネル領域に対して均一化させ、チャネル領域の結晶性を均一に行うことが可能であるとしている（下記特許文献１参照）。
【００１１】
【特許文献１】特開２００７−３５９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図２６を用いて説明したように半導体薄膜３２の下層のゲート電極１４を線幅方向に太らせた場合であっても、レーザ光の走査方向によってゲート電極１４上方の半導体薄膜の結晶性に疎密が生じる。つまり、ゲート電極１４の線幅方向（チャネル長方向）をレーザ光の走査方向とした場合、走査方向の上流側ではゲート電極１４が熱的に飽和し難く、レーザ光の走査方向の下流側ではゲート電極１４が熱的に飽和し易い。
【００１３】
このため、ゲート電極１４を挟んでレーザ光の走査方向ｖ（−ｖ）の上流側では、レーザ光照射によってゲート電極１４が十分に加熱される前に半導体薄膜３２の結晶化が行われ易く、結晶性が疎になる。これに対して、ゲート電極１４を挟んでレーザ光の走査方向ｖ（−ｖ）の下流側では、レーザ光照射によってゲート電極１４が十分に加熱された状態で半導体薄膜３２の結晶化が行われるため、結晶性が密になる。
【００１４】
したがって図２４に示したレイアウトの薄膜トランジスタＴｒ１’，Ｔｒ２’では、半導体薄膜のチャネル領域におけるチャネル長方向の端部で結晶性に疎密が発生することになる。そしてこのようなチャネル領域におけるチャネル長方向での結晶性の疎密は、薄膜トランジスタのオン電流に大きな影響を及す。下記表１には、結晶化アニールの際のレーザ光の走査方向ｖ（−ｖ）を、薄膜トランジスタＴｒ１’，Ｔｒ２’のソース側上流とした場合と、ドレイン側上流とした場合とで反転させて各位置１〜１２に形成した薄膜トランジスタのオン電流の値を示す。各オン電流の値は、図２７に示すように、基板の表示パネル２上に分散して設定した各位置１〜１２に作製した薄膜トランジスタに関する値である。各薄膜トランジスタのゲート幅Ｗとゲート長Ｌは、Ｗ／Ｌ＝２０／８である。
【００１５】
【表１】
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【００１６】
この表１からも明らかなように、結晶性が疎な側（すなわち走査方向の上流側）がドレインであればオン電流は大きくなり、同側がソースであればオン電流は小さくなるのである。
【００１７】
したがって、図２４に示したように、隣接する副画素ａのレイアウトが反転している構成であれば、隣接する表示画素内の同一色の副画素ａの薄膜トランジスタＴｒ１’，Ｔｒ２’のレイアウトが反転するため同一色の副画素ａ間の薄膜トランジスタＴｒ１’，Ｔｒ２に上述したチャネル長方向の端部での結晶性の疎密に起因するトランジスタ特性、例えばオン電流に差が生じる。これにより、隣接する表示画素内の同一色の副画素ａ間では薄膜トランジスタＴｒ１’，Ｔｒ２’に接続された発光素子の輝度差が生じ、結果として隣接する表示画素間の輝度差が輝度ムラとして視認されてしまう。
【００１８】
また、例えば結晶化アニール工程の短縮を目的として、１列目の副画素ａ列に対して走査方向ｖでレーザ照射した後に、２列目の副画素ａ列に対して走査方向−ｖでレーザ照射するような、レーザ光の走査の往復において異なる列の副画素ａに対してレーザ照射を行う場合がある。このような場合であれば、列毎に薄膜トランジスタの特性差が生じ、これに接続された発光素子の輝度差が生じる事になる。
【００１９】
そこで本発明は、半導体薄膜の結晶化アニール工程の短縮化を図りながらも、オン電流が均一な薄膜トランジスタを得ることが可能で、これにより薄膜トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置の製造方法を提供すること、さらにはこのような製造方法によって得られた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
このような目的を達成するための本発明の表示装置の製造方法、および薄膜トランジスタ基板の製造方法は、次のような工程を行う。先ず、基板に対して平面矩形形状の表示領域を設定すると共に表示領域を長辺方向に第１領域および第２領域に２分し、第１領域には各々薄膜トランジスタを有する複数の副画素を有する第１画素列を複数配置し、第２領域には各々薄膜トランジスタを有する複数の副画素を有する第２画素列を複数配置し、第１画素列の各副画素において薄膜トランジスタのソース／ドレインを第１方向にレイアウトし、第２画素列の各副画素において薄膜トランジスタのソース／ドレインを第１方向とは逆の第２方向にレイアウトするようにゲート電極を形成する。次に、ゲート電極を覆う状態で基板上にゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する。その後、第１領域に対して第１の走査方向でエネルギー線を照射すると同時に第２領域に対して第１領域とは逆の第２の走査方向でエネルギー線を照射することにより、半導体薄膜を結晶化させる。そして、表示装置の製造においては、このようにして形成された薄膜トランジスタに接続される発光素子を形成する。
【００２１】
また本発明は、このような製造方法によって得られた薄膜トランジスタを発光素子に接続させた表示装置、および薄膜トランジスタ基板でもあり、基板に対して平面矩形形状の表示領域が設定されると共に表示領域が長辺方向に第１領域および第２領域に２分され、第１領域には各々薄膜トランジスタを有する複数の副画素を有する第１画素列が複数配置され、第２領域には各々薄膜トランジスタを有する複数の副画素を有する第２画素列が複数配置され、第１画素列の各副画素において薄膜トランジスタのソース／ドレインが第１方向にレイアウトされ、第２画素列の各副画素において薄膜トランジスタのソース／ドレインが第１方向とは逆の第２方向にレイアウトされるように設けられたゲート電極と、ゲート電極を覆う状態で基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた非晶質の半導体薄膜を、第１領域に対して第１の走査方向でエネルギー線を照射すると同時に第２領域に対して第１領域とは逆の第２の走査方向でエネルギー線を照射することにより結晶化された半導体薄膜と、各薄膜トランジスタに接続された複数の発光素子とを備えている。
【００２２】
上述した本発明の製造方法では、エネルギー線照射による半導体薄膜の結晶化の際に、第１領域に対して第１の走査方向でエネルギー線を照射すると同時に第２領域に対して第１領域とは逆の第２の走査方向でエネルギー線を照射する。これにより、ゲート電極上方の半導体薄膜部分に対しては、必ずドレイン側からソース側（またはこの逆）にエネルギー線が走査されることになる。このため、ゲート電極に対するエネルギー線の走査方向の違いに起因する、ソース側とドレイン側との半導体薄膜部分の結晶性の差が各薄膜トランジスタで同一となる。しかも、ソース／ドレインのレイアウトは、第１画素列の各副画素において薄膜トランジスタのソース／ドレインが第１方向にレイアウトされ、第２画素列の各副画素において薄膜トランジスタのソース／ドレインが第１方向とは逆の第２方向にレイアウトされるようにゲート電極が形成されている。このため、第１画素列が配置された第１領域と、第２画素列が配置された第２領域とに対して同時にエネルギー線が照射されるため、半導体薄膜の結晶化アニール工程を短縮化することが可能である。
【発明の効果】
【００２３】
以上説明したように本発明によれば、第１領域に対して第１の走査方向でエネルギー線を照射すると同時に第２領域に対して第１領域とは逆の第２の走査方向でエネルギー線を照射することで半導体薄膜の結晶化アニール工程を短縮化することが可能である。しかも、エネルギー線の走査方向に起因するゲート電極上方のソース側とドレイン側との半導体薄膜部分の結晶性の違いが各薄膜トランジスタで同一となることで、オン電流が均一な薄膜トランジスタを得ることが可能である。この結果、より短縮されたＴＡＴ（turn-around time）で、薄膜トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を、薄膜トランジスタに有機電界発光素子を接続されたアクティブマトリックス型の表示装置に適用した各実施形態を図面に基づいて詳細に説明する。説明は、以下の順序で行なう。
１．第１実施形態（駆動用の薄膜トランジスタのソース／ドレインのレイアウトが画素列毎に反転しており、２つの画素列が電源線を共有している例）
２．第２実施形態（駆動用の薄膜トランジスタのソース／ドレインのレイアウトが画素列毎に反転している例）
３．第３実施形態（スイッチング用および駆動用の薄膜トランジスタのソース／ドレインのレイアウトが画素列毎に反転しており、２つの画素列が電源線を共有している例）
４．第４実施形態（ソース／ドレインのレイアウトが反転する画素列を、表示領域内の２つの領域に分けて配置した例）
５．第５実施形態（画素列方向に配列された副画素のうち青色の副画素のみ画素回路を反転させた例）
【００２５】
尚、各実施形態においては、薄膜トランジスタに発光素子を接続されたアクティブマトリックス型の表示装置の製造手順を、薄膜トランジスタ基板の製造工程から順に説明する。また、図２３〜図２６を用いて説明した従来の構成と同一の構成要素には同一の符号を付して説明を行う。
【００２６】
＜第１実施形態＞
図１および図２を用いて第１実施形態の製造方法を実施するための薄膜トランジスタ基板のレイアウトを説明する。また図３には、参考のため、各副画素の回路図を示す。
【００２７】
図１に示すように、平面矩形形状のガラス基板１を用意する。そして、このガラス基板１に対して、例えば２枚の表示パネル２の形成領域を設定する。この際、１枚のガラス基板１に対して、効率よく２枚の表示パネル２を配置できるように、ガラス基板１の長辺に対して、表示パネル２の短辺を平行に配置する。そして、各表示パネル２内には、各表示パネル２と略相似形で平面矩形形状の表示領域２ａを設定する。表示領域２ａ内には、平面矩形形状の副画素ａを配列する。これらの副画素ａは、表示領域２ａの短辺方向ｙに対して、各副画素ａの長辺を平行にして配置される。さらにこれらの副画素ａは、これらの短辺方向に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）を１組とした略正方形の表示画素を構成している。以上までは、従来と同様のレイアウトである。
【００２８】
また、図２に示すように、各表示領域２ａ内には、表示領域２ａの長辺方向ｘに沿って走査線１１および電源線１２が配線され、これと垂直に信号線１３が配線されている。ここでは特に、２本の走査線１１の間に１本の電源線１２が配線されていることとする。そして、これらの走査線１１および電源線１２と、信号線１３との各交差部に対応して副画素ａが配置されている。
【００２９】
各副画素ａ内には（図３を参照し）、スイッチング用の薄膜トランジスタ（以下スイッチングトランジスタと記す）Ｔｒ１、駆動用の薄膜トランジスタ（以下、駆動トランジスタと記す）Ｔｒ２、さらには容量素子Ｃｓが配置され、これらによって画素駆動回路が構成されている。スイッチングトランジスタＴｒ１は、ゲート電極を走査線１１に接続させ、ドレインＤを信号線１３に接続させ、ソースＳを容量素子Ｃｓと駆動トランジスタＴｒ２とに接続させている。駆動トランジスタＴｒ２は、ゲート電極を容量素子ＣｓとスイッチングトランジスタＴｒ１とに接続させ、ドレインＤを電源線１２に接続させ、ソースＳを発光素子ＥＬに接続させている。
【００３０】
このような構成の各画素駆動回路は、走査線１１で選択されたスイッチングトランジスタＴｒ１を介して信号線１３から書き込まれた映像信号が保持容量Ｃｓに保持される。そして、保持された信号量に応じた電流が、駆動トランジスタＴｒ２のソースＳから、発光素子ＥＬに供給され、この電流値に応じた輝度で発光素子ＥＬが発光する構成となっている。
【００３１】
尚、各副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）に設けた発光素子ＥＬは、駆動トランジスタＴｒ２の電流値に応じた輝度で発光する。このため、各副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）に設けた駆動トランジスタＴｒ２は、それぞれに設けられた各色の発光素子ＥＬの発光効率によって異なるチャネル幅を有していることとする。つまり、発光効率が低い色の発光素子ＥＬを備えた副画素ほど、駆動トランジスタＴｒ２のチャネル幅が広く設定されていることとする。ここでは例えば、青色の発光素子ＥＬの発光効率が最も低く、副画素ａ（Ｂ）において駆動トランジスタＴｒ２のチャネル幅が最も広く、続いて緑色の副画素ａ（Ｇ），赤色の副画素ａ（Ｒ）の順に、駆動トランジスタＴｒ２のチャネル幅が狭くなっていることとする。
【００３２】
また各副画素ａ内において、薄膜トランジスタＴｒ１，Ｔｒ２は、ボトムゲート型の薄膜トランジスタとして配置されていることとする。これらの薄膜トランジスタＴｒ１，Ｔｒ２は、そのチャネル長方向が副画素ａの短辺と平行となるように、すなわちゲート電極１４ａ，１４ｂが副画素ａの長辺方向であって、表示領域２ａの短辺方向ｙに延設されるように配置されている。
【００３３】
そして特に、走査線１１と平行な副画素ａの列を画素列とした場合、各表示領域２ａ内には、駆動トランジスタＴｒ２のソースＳ／ドレインＤのレイアウトによって第１画素列Ａ１と第２画素列Ａ２とが配置されていることとする。第１画素列Ａ１と第２画素列Ａ２とは、駆動トランジスタＴｒ２のソースＳとドレインＤとが、画素列の方向に対して逆にレイアウトされている。つまり、第１画素列Ａ１の各副画素ａにおいては、駆動トランジスタＴｒ２のソースＳとドレインＤとが、第１方向に向かって（例えば図２において左から右に向かって）ドレインＤ、ソースＳの順で配置されている。これに対して第２画素列Ａ２の各副画素ａにおいては、駆動トランジスタＴｒ２のソースＳとドレインＤとが、第１方向と逆の第２方向に向かって（例えば図２において右から左に向かって）ドレインＤ、ソースＳの順で配置されている。
【００３４】
これらの第１画素列Ａ１と第２画素列Ａ２とは、信号線１３の配線方向に沿って交互に隣接して配置されていることが好ましい。そして交互に配置された第１画素列Ａ１と第２画素列Ａ２とに配置される各駆動トランジスタＴｒ２で、電源線１２を共有する構成となっている。
【００３５】
以上のようなレイアウトの薄膜トランジスタ基板を作製する場合、次の手順を行う。
【００３６】
先ず、図４の平面図、および図５（１）の断面図（図４の平面図のＡ−Ａ’断面図に相当する）に示すように、ガラス基板１上の各表示領域２ａに、第１金属パターン２１からなるゲート電極１４ａ，１４ｂを形成し、さらに第１金属パターン２１からなる他の配線部分、例えば信号線１３の一部および容量素子（Ｃｓ）の下部電極部分を形成する。この際、スイッチングトランジスタ（Ｔｒ１）のゲート電極１４ａ、および駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂは、表示領域２ａの短辺方向ｙと平行に延設されるようにパターニングする。また信号線１３の一部は、表示領域２ａの短辺方向ｙと平行となるようにパターニングする。
【００３７】
そして特に、駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂは、信号線１３の延設方向と垂直な画素列毎に、ソース／ドレインのレイアウトが、副画素ａの配列方向に反転するように設けられていることとする。つまり、各表示領域２ａ内には、駆動トランジスタＴｒ２のソースＳ／ドレインＤのレイアウトによって第１画素列Ａ１と第２画素列Ａ２とが配置されていることとする。第１画素列Ａと第２画素列Ａ２とでは、駆動トランジスタ（Ｔｒ２）のソースＳ／ドレインＤが副画素ａの配列方向に逆の順となる。尚、駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂは、容量素子（Ｃｓ）の下部電極と連続したパターンとして形成され、この連続したパターンのうちのゲート電極１４ｂとなる部分が、表示領域２ａの短辺方向ｙと平行に延設される構成である。
【００３８】
このような、ゲート電極１４ａ，１４ｂを含む第１金属パターン２１は、例えばスパッタ法により成膜したモリブデン（Ｍｏ）膜を、レジストパターンをマスクにしてパターンエッチングすることによって形成する。尚、第１金属パター２１は、モリブデン（Ｍｏ）により構成されているとは限らず、後の熱工程において変質しにくい高融点の金属であればよい。
【００３９】
次に、これらの第１金属パターン２１を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜３１を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜３２を成膜する。
【００４０】
その後、図５（２）に示すように、半導体薄膜３２上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層４１を成膜し、さらに続けてモリブデン（Ｍｏ）を用いた光熱変換層４２をこの順に成膜する。尚、この光熱変換層４２は、後述するレーザ光などのエネルギー線を吸収し、光エネルギーを熱エネルギーに変換するためのものである。したがって、この光熱変換層４２としては、次に行う結晶化アニールの際に使用するレーザ光（エネルギー線）の吸収率が高いこと、バッファ層４１や半導体薄膜３２への熱拡散速度が低いこと、後の結晶化の際に生じる熱によっても変質しにくい高融点の材料であること、などの条件を満たせばどのような材料であってもよく、例えば他に炭素（Ｃ）などを用いるようにしてもよい。
【００４１】
以上の後、図５（３）および図３の平面図に示すように、光熱変換層４２およびバッファ層４１を介して半導体薄膜３２に間接的にレーザ光Ｌｈを照射し、この半導体薄膜３２に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Ｌｈを照射する。これにより半導体薄膜３２におけるレーザ光Ｌｈの照射部をナノメートルオーダーの結晶粒に結晶化させた微結晶シリコン薄膜３２Ａとする。
【００４２】
またここでのレーザ光Ｌｈの照射においては、副画素ａの列方向（すなわちここでは信号線１３に垂直な方向）において、ソースＳとドレインＤのレイアウトに対して同一の走査方向となるようにレーザ光Ｌｈを走査させながら、ゲート電極１４ｂ上方における半導体薄膜３２に対してレーザ光Ｌｈを照射することが重要である。
【００４３】
このためここでは、第１画素列Ａ１と第２画素列Ａ２とで、副画素ａの配列方向に対するレーザ光Ｌｈの走査方向ｖ（-ｖ）を逆にする。つまり、第１画素列Ａ１に対してはレーザ光Ｌｈの走査方向ｖ（−ｖ）として半導体薄膜３２に対してレーザ光Ｌｈを照射する。一方、第２画素列Ａ２に対してはレーザ光Ｌｈの走査方向−ｖ（ｖ）として半導体薄膜３２に対してレーザ光Ｌｈを照射する。特に、レーザ光Ｌｈの走査方向ｖ（-ｖ）は、駆動トランジスタ（Ｔｒ２）のソースＳ側を下流としドレインＤ側を上流とすることが好ましい。したがって、第１画素列Ａ１に対しては走査方向ｖで、第２画素列Ａ２に対しては走査方向−ｖでレーザ光Ｌｈを照射することが好ましい。これにより、各表示領域２ａに対しては、表示領域２ａの長辺方向ｘに往復でレーザ光Ｌｈを走査させながら照射することができる。
【００４４】
また、第１画素列Ａ１と第２画素列Ａ２とは、信号線１３の配線方向に沿って交互に配置されている。このため、レーザ光Ｌｈを往復で走査させる際のレーザ光Ｌｈの走査方向ｖ（−ｖ）端部では、レーザ光Ｌｈを隣接する画素列にまで移動させれば良く、移動距離を最短にすることができる。
【００４５】
尚、レーザ光Ｌｈの走査方向ｖ（−ｖ）と垂直な方向の照射幅は、トランジスタＴｒ１,Ｔｒ２の形成部を覆う程度であることとする。そして、ここでのレーザ光Ｌｈの照射は、図２を用いて説明したように配置形成される薄膜トランジスタＴｒ１，Ｔｒ２の形成位置に対応する部分のみに、すなわちゲート電極（１４ａ），１４ｂの上方を含む領域に対して選択的に照射すれば良い。
【００４６】
以上のようなレーザ光Ｌｈ照射の後、図５（４）に示すように、半導体薄膜３２Ａ上の光熱変換層４２およびバッファ層４１をエッチングにより除去する。
【００４７】
次に、図６（１）に示すように、半導体薄膜３２Ａ上においてゲート電極（１４ａ），１４ｂに重なる位置で、チャネル領域となる半導体薄膜３２Ａ部分の上部に、絶縁性のストッパ層３３をパターン形成する。
【００４８】
次いで、図６（２）に示すように、ストッパ層３３を覆う状態で、例えばｎ型の不純物を含有するシリコンからなるｎ型半導体層３４を成膜する。
【００４９】
その後、図６（３）に示すように、ｎ型半導体層３４と半導体薄膜３２Ａとを、ゲート電極（１４ａ），１４ｂの上方において島状にパターニングする。
【００５０】
しかる後、図６（４）に示すように、ｎ型半導体層３４を覆う金属膜を形成してこれをパターニングすることにより、第２金属パターン２２からなるソース電極２２ｓとドレイン電極２２ｄとを形成する。このソース電極２２ｓ／ドレイン電極２２ｄは、ストッパ層３３上において分割された状態となっている。また、ｎ型半導体層３４も、ストッパ層３３上で分離するようにパターニングし、このｎ型半導体層３４からなるソースＳ／ドレインＤを形成する。これにより、微結晶性の半導体薄膜３２Ａによってチャネル領域ｃｈが構成され、このチャネル領域ｃｈに接するソースＳ／ドレインＤにソース電極２２ｓ／ドレイン電極２２ｄが接続されたボトムゲート型の薄膜トランジスタＴｒ１，Ｔｒ２を得る。また、ソース電極２２ｓ／ドレイン電極２２ｄの形成と同じ工程で、第２金属パターン２２からなる他の配線部分、例えば図２に示した走査線１１、電源線１２、容量素子Ｃｓの上部電極、信号線１３の一部分等を形成する。
【００５１】
以上により図２に示したように、ガラス基板１上の各表示領域２ａに走査線１１、電源線１２、および信号線１３が配線され、さらに各副画素ａに薄膜トランジスタＴｒ１，Ｔｒ２および容量素子Ｃｓを有する画素駆動回路が設けられた薄膜トランジスタ基板（駆動基板）を得る。尚、以上説明したプロセスと同一プロセスを適用して、ここでの図示を省略した表示領域の周辺に設けられる周辺駆動回路を構成する他の素子および配線を形成する。周辺駆動回路としては、例えば表示領域２ａの長辺方向ｘに沿って信号線駆動回路が設けられ、短辺方向ｙに沿って走査線駆動回路が設けられる。
【００５２】
次に、以上のようにして作製した薄膜トランジスタ基板の上部に発光素子を形成する工程を説明する。図７はアクティブマトリックス方式の有機ＥＬ表示装置の１画素（副画素）分の断面構成を示す図であり、図２のＡ−Ａ’断面に相当する。
【００５３】
この図に示すように、以上の薄膜トランジスタＴｒ１,Ｔｒ２および容量素子Ｃｓを有する回路が形成されたガラス基板１上を覆う状態で、パッシベーション膜５１を成膜し、この上部に平坦化絶縁膜５２を形成する。パッシベーション膜５１および平坦化絶縁膜５２には、駆動トランジスタＴｒ２のソース電極２２ｓ／ドレイン電極２２ｄの一方（例えばソース電極２２ｓ）に達する接続孔（図示省略）を形成する。次に、接続孔を介してソース電極２２ｓに接続された下部電極５３を、平坦化絶縁膜５２上にパターン形成する。この下部電極５３は、有機電界発光素子ＥＬの陽極（または陰極）として用いられるものであり、画素毎にパターン形成されていることとする。尚、下部電極５３の形成と同一工程で、当該下部電極５３とは絶縁された形状の補助配線５３ａを形成する。
【００５４】
次に、下部電極５３の中央部分を広く露出して周縁を覆う状態で絶縁性パターン５４を形成する。この絶縁性パターン５４の開口部分が画素開口となる。またこの絶縁パターン５４は、補助配線５３ａに達する接続孔も有していることとする。
【００５５】
その後、絶縁性パターン５４から露出した下部電極５３を覆う状態で、有機材料を用いて構成される発光機能層５５を形成する。この発光機能層５５は、少なくとも有機発光層を備えており、例えば陽極側から正孔注入層、正孔輸送層、有機発光層、電子輸送層などを必要に応じて積層成膜して形成する。
【００５６】
次に、発光機能層５５を覆う状態で、上部電極５６を形成する。この上部電極５６は、有機電界発光素子ＥＬの陰極（または陽極)として用いられるものであり、全画素に共通の電極として形成されていることとする。尚、この上部電極５６は、絶縁パターン５４に設けられた接続孔を介して補助配線５３ａに接続されていることとする。
【００５７】
以上により、平坦化絶縁膜５２上に、下部電極５３と上部電極５６との間に有機発光層を含む発光機能層５５を挟持してなる有機電界発光素子ＥＬを形成する。この有機電界発光素子ＥＬは、下部電極５３において駆動トランジスタＴｒ２に接続された構成となっている。
【００５８】
次に、ガラス基板１の有機電界発光素子ＥＬ形成面側に封止基板５７を対向配置し、接着性の封止剤５８を介してガラス基板１と封止基板５７とを貼合せる。そして、図１に示したように、１枚のガラス基板１に複数の表示パネル２の形成領域が設定されている場合であれば、表示パネル２毎にガラス基板１および対向基板を分割する。
【００５９】
その後は、図８に示すように、各分割部分に対して必要に応じて所定手順でフレキシブルプリント基板６１，６３，６５を接続させる。これらのフレキシブルプリント基板６１，６３，６５は、例えば映像信号供給用基板６１、電源供給用基板６３、走査信号供及び電源制御信号給用基板６５である。
【００６０】
以上により、表示装置５９を完成させる。
【００６１】
このような構成の表示装置５９では、各副画素ａにおいてスイッチングトランジスタＴｒ１を介して信号線１３から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電流が駆動トランジスタＴｒ２から有機電界発光素子ＥＬに供給され、この電流値に応じた輝度で有機電界発光素子ＥＬが発光する。
【００６２】
以上説明した第１実施形態の製造方法によれば、例えば図４（図２参照）に示したように、レーザ光Ｌｈ照射による半導体薄膜３２の結晶化の際に、駆動トランジスタ（Ｔｒ２）のソースＳとドレインＤとのレイアウト（配列順）に対して同一の走査方向となるように、レーザ光Ｌｈを走査させる。これにより、ゲート電極１４ｂ上方の半導体薄膜３２部分に対しては、必ずドレインＤ側からソースＳ側（またはこの逆）にレーザ光Ｌｈが走査されることになる。このため、レーザ光Ｌｈの走査方向に起因するゲート電極１４ｂ上方のソースＳ側とドレインＤ側との半導体薄膜３２部分の結晶性の違いが、各駆動トランジスタＴｒ２で同一となる。したがって、オン電流が均一な駆動トランジスタＴｒ２を得ることが可能であり、この駆動トランジスタＴｒ２に接続された有機電界発光素子ＥＬの輝度ムラが防止される。
【００６３】
しかも、駆動トランジスタ（Ｔｒ２）のソースＳとドレインＤとのレイアウトは、隣接する画素列（第１画素列Ａ１と第２画素列Ａ２と）で逆になっている。このため上述したように、レーザ光Ｌｈの走査方向が、駆動トランジスタ（Ｔｒ２）のソースＳとドレインＤとのレイアウト（配列順）に対して同一の走査方向となるようにレーザ光Ｌｈを走査させるには、副画素ａの配列方向に対して往復でのレーザ光Ｌｈの走査が行われるようになる。したがって、半導体薄膜の結晶化アニール工程を短縮化することが可能である。
【００６４】
以上の結果、より短縮されたＴＡＴ（turn-around time）で、駆動トランジスタＴｒ２に接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置を得ることが可能になる。
【００６５】
＜第２実施形態＞
図９は、第１実施形態の変形例としての第２実施形態を説明するためのレイアウト図である。この図を用いて説明する第２実施形態と先の第１実施形態との異なるところは、第１画素列Ａ１と第２画素列Ａ２とで電源線１２を共有せず、各画素列Ａ１，Ａ２毎に走査線１１および電源線１２が配置されているところにある。そして、各副画素ａに配置される薄膜トランジスタＴｒ１，Ｔｒ２のレイアウトは、第１実施形態と同様である。
【００６６】
すなわち、薄膜トランジスタＴｒ１，Ｔｒ２は、そのチャネル長方向が副画素ａの短辺と平行となるように、すなわちゲート電極１４ａ，１４ｂが副画素ａの長辺方向であって、表示領域２ａの短辺方向ｙに延設されるように配置されている。
【００６７】
そして特に、走査線１１と平行な副画素ａの列を画素列とした場合、各表示領域２ａ内には、駆動トランジスタＴｒ２のソースＳ／ドレインＤのレイアウトによって第１画素列Ａ１と第２画素列Ａ２とが配置されていることとする。第１画素列Ａ１と第２画素列Ａ２とは、駆動トランジスタＴｒ２のソースＳとドレインＤとが、画素列の方向に対して逆にレイアウトされている。つまり、第１画素列Ａ１の各副画素ａにおいては、駆動トランジスタＴｒ２のソースＳとドレインＤとが、第１方向に向かって（例えば図９において左から右に向かって）ドレインＤ、ソースＳの順で配置されている。これに対して第２画素列Ａ２の各副画素ａにおいては、駆動トランジスタＴｒ２のソースＳとドレインＤとが、第１方向と逆の第２方向に向かって（例えば図９において右から左に向かって）ドレインＤ、ソースＳの順で配置されている。
【００６８】
これらの第１画素列Ａ１と第２画素列Ａ２とは、信号線１３の配線方向に沿って交互に配置されていることが好ましい。
【００６９】
以上のようなレイアウトの薄膜トランジスタ基板を作製する場合、第１実施形態と同様の手順を行う。
【００７０】
つまり、図１０に示すように、先ず第１実施形態において図５（１）を用いて説明した手順で、ガラス基板１上の各表示領域２ａに、第１金属パターン２１からなるゲート電極１４ａ，１４ｂを形成し、さらに第１金属パターン２１からなる他の配線部分、例えば信号線１３の一部および容量素子（Ｃｓ）の下部電極部分を形成する。この際、スイッチングトランジスタ（Ｔｒ１）のゲート電極１４ａ、および駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂは、表示領域２ａの短辺方向ｙと平行に延設されるようにパターニングする。また信号線１３の一部は、表示領域２ａの短辺方向ｙと平行となるようにパターニングする。
【００７１】
そして特に、駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂは、信号線１３の延設方向と垂直な画素列毎に、ソース／ドレインのレイアウトが、副画素ａの配列方向に反転するように設けられていることとする。つまり、各表示領域２ａ内には、駆動トランジスタＴｒ２のソースＳ／ドレインＤのレイアウトによって第１画素列Ａ１と第２画素列Ａ２とが配置されていることとする。第１画素列Ａと第２画素列Ａ２とでは、駆動トランジスタ（Ｔｒ２）のソースＳ／ドレインＤが副画素ａの配列方向に逆の順となる。尚、駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂは、容量素子（Ｃｓ）の下部電極と連続したパターンとして形成され、この連続したパターンのうちのゲート電極１４ｂとなる部分が、表示領域２ａの短辺方向ｙと平行に延設される構成である。
【００７２】
次に、これらの第１金属パターン２１を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜３１を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜３２を成膜する。
【００７３】
その後、図５（２）に示すように、半導体薄膜３２上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層４１を成膜し、さらに続けてモリブデン（Ｍｏ）を用いた光熱変換層４２をこの順に成膜する。
【００７４】
以上の後、図５（３）および図１０に示すように、光熱変換層４２およびバッファ層４１を介して半導体薄膜３２に間接的にレーザ光Ｌｈを照射し、この半導体薄膜３２に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Ｌｈを照射する。これにより半導体薄膜３２におけるレーザ光Ｌｈの照射部をナノメートルオーダーの結晶粒に結晶化させた微結晶シリコン薄膜３２Ａとする。
【００７５】
またここでのこのレーザ光Ｌｈの照射においては、副画素ａの列方向（すなわちここでは信号線１３に垂直な方向）において、ソースＳとドレインＤのレイアウトに対して同一の走査方向となるようにレーザ光Ｌｈを走査させながら、ゲート電極１４ｂ上方における半導体薄膜３２に対してレーザ光Ｌｈを照射することが重要である。
【００７６】
このためここでは、第１画素列Ａ１と第２画素列Ａ２とで、副画素ａの配列方向に対するレーザ光Ｌｈの走査方向ｖ（-ｖ）を逆にする。つまり、第１画素列Ａ１に対してはレーザ光Ｌｈの走査方向ｖ（−ｖ）として半導体薄膜３２に対してレーザ光Ｌｈを照射する。一方、第２画素列Ａ２に対してはレーザ光Ｌｈの走査方向−ｖ（ｖ）として半導体薄膜３２に対してレーザ光Ｌｈを照射する。特に、レーザ光Ｌｈの走査方向ｖ（-ｖ）は、駆動トランジスタ（Ｔｒ２）のソースＳ側を下流としドレインＤ側を上流とすることが好ましい。したがって、第１画素列Ａ１に対しては走査方向ｖで、第２画素列Ａ２に対しては走査方向−ｖでレーザ光Ｌｈを照射することが好ましい。これにより、各表示領域２ａに対しては、表示領域２ａの長辺方向ｘに往復でレーザ光Ｌｈを走査させながら照射することができる。
【００７７】
また、第１画素列Ａ１と第２画素列Ａ２とは、信号線１３の配線方向に沿って交互に配置されている。このため、レーザ光Ｌｈを往復で走査させる際のレーザ光Ｌｈの走査方向ｖ（−ｖ）端部では、レーザ光Ｌｈを隣接する画素列にまで移動させれば良く、移動距離を最短にすることができる。
【００７８】
尚、レーザ光Ｌｈの走査方向ｖ（−ｖ）と垂直な方向の照射幅は、トランジスタＴｒ１,Ｔｒ２の形成部を覆う程度であることとする。そして、ここでのレーザ光Ｌｈの照射は、図９を用いて説明したように配置形成される薄膜トランジスタＴｒ１，Ｔｒ２の形成位置に対応する部分のみに、すなわちゲート電極（１４ａ），１４ｂの上方を含む領域に対して選択的に照射すれば良い。
【００７９】
そして以上のようなレーザ光Ｌｈ照射の後には、第１実施形態において図５（４）〜図６（４）を用いて説明したと同様の工程を行えば良く、これによって図９に示した本第２実施形態の薄膜トランジスタ基板を得ることができる。またさらに、この薄膜トランジスタ基板の上部に発光素子を形成してアクティブマトリックス方式の有機ＥＬ表示装置を作製する場合には、第１実施形態において図７，８を用いて説明したと同様の工程を行なう。
【００８０】
以上説明した第２実施形態の製造方法によれば、例えば図１０（図９参照）に示したように、レーザ光Ｌｈ照射による半導体薄膜３２の結晶化の際に、駆動トランジスタ（Ｔｒ２）のソースＳとドレインＤとのレイアウト（配列順）に対して同一の走査方向となるように、レーザ光Ｌｈを走査させる。これにより、第１実施形態と同様に、ゲート電極１４ｂ上方の半導体薄膜３２部分に対しては、必ずドレインＤ側からソースＳ側（またはこの逆）にレーザ光Ｌｈが走査されることになる。このため、オン電流が均一な駆動トランジスタＴｒ２を得ることが可能であり、この駆動トランジスタＴｒ２に接続された有機電界発光素子ＥＬの輝度ムラが防止される。しかも、駆動トランジスタ（Ｔｒ２）のソースＳとドレインＤとのレイアウトは、隣接する画素列（第１画素列Ａ１と第２画素列Ａ２と）で逆になっている。このため半導体薄膜の結晶化アニール工程を短縮化することが可能である。
【００８１】
以上の結果、このような第２実施形態のレイアウトであっても、上述した第１実施形態と同様に、より短縮されたＴＡＴ（turn-around time）で、駆動トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置を得ることが可能になる。
【００８２】
＜第３実施形態＞
図１１は、本発明の第３実施形態を説明するためのレイアウト図である。この図を用いて説明する第３実施形態が、先の第１実施形態との異なるところは、スイッチングトランジスタＴｒ１のソースＳ／ドレインＤのレイアウトによって、第１画素列Ａ１と第２画素列Ａ２とが配置されているところにある。他の構成は、第１実施形態と同様であることとする。
【００８３】
第１画素列Ａ１と第２画素列Ａ２とは、スイッチングトランジスタＴｒ１のソースＳとドレインＤとが、画素列の方向に対して逆にレイアウトされている。つまり、第１画素列Ａ１の各副画素ａにおいては、スイッチングトランジスタＴｒ１のソースＳとドレインＤとが、第１方向に向かって（例えば図１１において左から右に向かって）ドレインＤ、ソースＳの順で配置されている。これに対して第２画素列Ａ２の各副画素ａにおいては、スイッチングトランジスタＴｒ１のソースＳとドレインＤとが、第１方向と逆の第２方向に向かって（例えば図１１において右から左に向かって）ドレインＤ、ソースＳの順で配置されている。
【００８４】
これらの第１画素列Ａ１と第２画素列Ａ２とは、信号線１３の配線方向に沿って交互に隣接して配置されていることが好ましいことは、第１実施形態と同様である。
【００８５】
また本第３実施形態においては、駆動トランジスタＴｒ２についても、第１画素列Ａ１と第２画素列Ａ２とで、ソースＳとドレインＤとが、画素列の方向に対して逆にレイアウトされていることとする。ここでは、第１実施形態とは逆に、第１画素列Ａ１の各副画素ａにおいては、駆動トランジスタＴｒ２のソースＳとドレインＤとが、第１方向に向かって（例えば図１１において左から右に向かって）ソースＳ、ドレインＤの順で配置されている。これに対して第２画素列Ａ２の各副画素ａにおいては、駆動トランジスタＴｒ２のソースＳとドレインＤとが、第１方向と逆の第２方向に向かって（例えば図１１において右から左に向かって）ソースＳ、ドレインＤの順で配置されている。
【００８６】
以上のように、交互に配置された第１画素列Ａ１と第２画素列Ａ２とに配置される各駆動トランジスタＴｒ２で、電源線１２を共有する構成となっていることは、第１実施形態と同様である。
【００８７】
また以上の他の構成は、第１実施形態と同様であることとする。
【００８８】
以上のようなレイアウトの薄膜トランジスタ基板を作製する場合、第１実施形態と同様の手順を行う。
【００８９】
つまり、図１２に示すように、先ず第１実施形態において図５（１）を用いて説明した手順で、ガラス基板１上の各表示領域２ａに、第１金属パターン２１からなるゲート電極１４ａ，１４ｂを形成し、さらに第１金属パターン２１からなる他の配線部分、例えば信号線１３−１、１３−２の一部および容量素子（Ｃｓ）の下部電極部分を形成する。この際、スイッチングトランジスタ（Ｔｒ１）のゲート電極１４ａ、および駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂは、表示領域２ａの短辺方向ｙと平行に延設されるようにパターニングする。また信号線１３−１、１３−２の一部は、表示領域２ａの短辺方向ｙと平行となるようにパターニングする。
【００９０】
そして特に、スイッチングトランジスタ（Ｔｒ１）のゲート電極１４ａは、信号線１３−１、１３−２の延設方向と垂直な画素列毎に、ソース／ドレインのレイアウトが、副画素ａの配列方向に反転するように設けられていることとする。つまり、各表示領域２ａ内には、スイッチングトランジスタ（Ｔｒ１）のソースＳ／ドレインＤのレイアウトによって第１画素列Ａ１と第２画素列Ａ２とが配置されていることとする。第１画素列Ａと第２画素列Ａ２とでは、スイッチングトランジスタ（Ｔｒ１）のソースＳ／ドレインＤが副画素ａの配列方向に逆の順となる。
【００９１】
また、駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂも、信号線１３−１、１３−２の延設方向と垂直な画素列毎に、ソース／ドレインのレイアウトが、副画素ａの配列方向に反転するように設けられていることとする。ここでは、１つの副画素ａ内において、スイッチングトランジスタ（Ｔｒ１）のソース／ドレインのレイアウトと、駆動トランジスタ（Ｔｒ２）のソース／ドレインのレイアウトが逆であることとする。尚、駆動トランジスタ（Ｔｒ２）のゲート電極１４ｂは、容量素子（Ｃｓ）の下部電極と連続したパターンとして形成され、この連続したパターンのうちのゲート電極１４ｂとなる部分が、表示領域２ａの短辺方向ｙと平行に延設される構成である。
【００９２】
次に、これらの第１金属パターン２１を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜３１を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜３２を成膜する。
【００９３】
その後、図５（２）に示すように、半導体薄膜３２上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層４１を成膜し、さらに続けてモリブデン（Ｍｏ）を用いた光熱変換層４２をこの順に成膜する。
【００９４】
以上の後、図５（３）および図１２に示すように、光熱変換層４２およびバッファ層４１を介して半導体薄膜３２に間接的にレーザ光Ｌｈを照射し、この半導体薄膜３２に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Ｌｈを照射する。これにより半導体薄膜３２におけるレーザ光Ｌｈの照射部をナノメートルオーダーの結晶粒に結晶化させた微結晶シリコン薄膜３２Ａとする。
【００９５】
またここでのこのレーザ光Ｌｈの照射においては、副画素ａの列方向（すなわちここでは信号線１３−１、１３−２に垂直な方向）において、ソースＳとドレインＤのレイアウトに対して同一の走査方向となるようにレーザ光Ｌｈを走査させながら、ゲート電極１４ｂ上方における半導体薄膜３２に対してレーザ光Ｌｈを照射することが重要である。
【００９６】
このためここでは、第１画素列Ａ１と第２画素列Ａ２とで、副画素ａの配列方向に対するレーザ光Ｌｈの走査方向ｖ（-ｖ）を逆にする。つまり、第１画素列Ａ１に対してはレーザ光Ｌｈの走査方向ｖ（−ｖ）として半導体薄膜３２に対してレーザ光Ｌｈを照射する。一方、第２画素列Ａ２に対してはレーザ光Ｌｈの走査方向−ｖ（ｖ）として半導体薄膜３２に対してレーザ光Ｌｈを照射する。特に、レーザ光Ｌｈの走査方向ｖ（-ｖ）は、スイッチングトランジスタ（Ｔｒ１）のソースＳ側を下流としドレインＤ側を上流とすることが好ましい。したがって、第１画素列Ａ１に対しては走査方向ｖで、第２画素列Ａ２に対しては走査方向−ｖでレーザ光Ｌｈを照射することが好ましい。これにより、各表示領域２ａに対しては、表示領域２ａの長辺方向ｘに往復でレーザ光Ｌｈを走査させながら照射することができる。
【００９７】
また、第１画素列Ａ１と第２画素列Ａ２とは、信号線１３−１、１３−２の配線方向に沿って交互に配置されている。このため、レーザ光Ｌｈを往復で走査させる際のレーザ光Ｌｈの走査方向ｖ（−ｖ）端部では、レーザ光Ｌｈを隣接する画素列にまで移動させれば良く、移動距離を最短にすることができる。
【００９８】
尚、レーザ光Ｌｈの走査方向ｖ（−ｖ）と垂直な方向の照射幅は、トランジスタＴｒ１,Ｔｒ２の形成部を覆う程度であることとする。そして、ここでのレーザ光Ｌｈの照射は、図１１を用いて説明したように配置形成される薄膜トランジスタＴｒ１，Ｔｒ２の形成位置に対応する部分のみに、すなわちゲート電極（１４ａ），１４ｂの上方を含む領域に対して選択的に照射すれば良い。
【００９９】
そして以上のようなレーザ光Ｌｈ照射の後には、第１実施形態において図５（４）〜図６（４）を用いて説明したと同様の工程を行えば良く、これによって図１１に示した本第３実施形態の薄膜トランジスタ基板を得ることができる。またさらに、この薄膜トランジスタ基板の上部に発光素子を形成してアクティブマトリックス方式の有機ＥＬ表示装置を作製する場合には、第１実施形態において図７，８を用いて説明したと同様の工程を行なう。
【０１００】
以上説明した第３実施形態の製造方法によれば、例えば図１２（図１１参照）に示したように、レーザ光Ｌｈ照射による半導体薄膜３２の結晶化の際に、駆動トランジスタ（Ｔｒ２）のソースＳとドレインＤとのレイアウト（配列順）に対して同一の走査方向となるように、レーザ光Ｌｈを走査させる。具体的には、ゲート電極１４ｂ上方の半導体薄膜３２部分に対しては、必ずソースＳ側からドレインＤ側にレーザ光Ｌｈが走査されることになる。このため、オン電流が均一な駆動トランジスタＴｒ２を得ることが可能であり、この駆動トランジスタＴｒ２に接続された有機電界発光素子ＥＬの輝度ムラが防止される。
【０１０１】
ここで図１３には、上記結晶化アニールの際のレーザ光の走査方向毎の、薄膜トランジスタの電流特性を示す。このグラフに示すように、ソース側を上流として得られたた薄膜トランジスタと、ドレイン側を上流として得られた薄膜トランジスタとでは、得られるドレイン電流Ｉｄｓに大きな差が生じることが分かる。しかしながら、本第３実施形態の構成では、全ての副画素において、駆動トランジスタＴｒ２のソース／ドレインの配置に対して同一方向からレーザ光が走査される。このため、この駆動トランジスタＴｒ２に接続された有機電界発光素子ＥＬの輝度ムラが防止されるのである。
【０１０２】
そして特に、本第３実施形態では、スイッチングトランジスタＴｒ１のソースＳとドレインＤとのレイアウトも、レーザ光Ｌｈ照射による半導体薄膜３２の結晶化の際のレーザ光の走査方向に対して全副画素で同一となっている。これにより、特性の均一なスイッチングトランジスタＴｒ１を得ることが可能であり、このスイッチングトランジスタＴｒ１によって、有機電界発光素子ＥＬを均一に駆動することが可能になる。
【０１０３】
ここで図１４には、上記結晶化アニールの際のレーザ光の走査方向毎の、信号書込み時間に対する電流値の値を示す。このグラフに示すように、ドレイン側を上流としたレーザ光照射によって得られた薄膜トランジスタは、ソース側を上流とした薄膜トランジスタと比較して、より短い信号書き込み時間で大きな電流値が得られることがわかる。したがって、スイッチングトランジスタＴｒ１のドレイン側を上流としている本第３実施形態の構成では、より短い信号書込み時間で均一に有機電界発光素子ＥＬを駆動することが可能になる。
【０１０４】
以上の他、本第３実施形態の構成であっても、薄膜トランジスタＴｒ１,Ｔｒ２のソースＳとドレインＤとのレイアウトは、隣接する画素列（第１画素列Ａ１と第２画素列Ａ２と）で逆になっている。このため半導体薄膜の結晶化アニール工程を短縮化することが可能である。
【０１０５】
以上の結果、このような第３実施形態のレイアウトであれば、より短縮されたＴＡＴ（turn-around time）で、スイッチングトランジスタＴｒ１によって均一に発光素子をオンオフ制御でき、また駆動トランジスタＴｒ２によって均一な輝度で発光素子を駆動することが可能な表示特性の良好な表示装置を得ることが可能になる。
【０１０６】
尚、上述した第３実施形態においては、半導体薄膜３２の結晶化に際してのレーザ光の走査方向に対して、スイッチングトランジスタＴｒ１においてはドレインＤが上流となり、駆動トランジスタＴｒ２においてはソースＳが上流となるようにレイアウトした。しかしながら、スイッチングトランジスタＴｒ１と共に、駆動トランジスタＴｒ２もドレインＤが上流となるようにレイアウトすることにより、この駆動トランジスタＴｒ２に接続させた発光素子をより大電流で駆動することが可能になり、さらに好ましい。
【０１０７】
また、第３実施形態においても、第２実施形態と同様に第１画素列Ａ１と第２画素列Ａ２とで電源線１２を共有せず、各画素列Ａ１，Ａ２毎に走査線１１および電源線１２が配置された構成としても良い。この場合、各副画素ａに配置される薄膜トランジスタＴｒ１，Ｔｒ２のレイアウトは、第３実施形態と同様であって良い。このような構成であっても、第３実施形態と同様の効果を得ることができる。
【０１０８】
＜第４実施形態＞
図１５を用いて第４実施形態の製造方法を実施するための薄膜トランジスタ基板のレイアウトを説明する。この図を用いて説明する第４実施形態と先の第１実施形態および第２実施形態との異なるところは、第１実施形態および第２実施形態で説明した第１画素列Ａ１と第２画素列Ａ２との配置状態にある。本第４実施形態においては、表示領域２ａが長辺方向ｘに第１領域２ａ−１と第２領域２ａ−２とで２分されている。そして、第１画素領域２ａ-1に第１画素列Ａ１が配置され、第２画素領域２ａ-2に第２画素列Ａ２が配置されているところが特徴的である。第１画素Ａ１内の構成および第２画素列Ａ２内の構成は、第１実施形態または第２実施形態と同様であって良い。
【０１０９】
すなわち、表示領域２ａ内における画素の配置状態、および各画素に配置される画素回路の構成は、第１実施形態および第２実施形態と同様であって良い。そして、表示領域２ａの長辺方向ｘと平行な画素の列を画素列とした場合、各表示領域２ａ内には、駆動トランジスタまたはスイッチングトランジスタのソースＳ／ドレインＤのレイアウトによって第１画素列Ａ１と第２画素列Ａ２とが配置されていることも同様である。
【０１１０】
これらの第１画素列Ａ１と第２画素列Ａ２とは、第１実施形態および第２実施形態と同様に、例えば図２または図９に示したように駆動トランジスタＴｒ２のソースＳとドレインＤとが、画素列の方向（表示領域２ａの長辺方向ｘと平行な方向）に対して逆にレイアウトされている。つまり、第１画素列Ａ１の各副画素ａにおいては、駆動トランジスタＴｒ２のソースＳとドレインＤとが、第１方向に向かって（例えば図１５において左から右に向かって）ドレインＤ、ソースＳの順で配置されている。これに対して第２画素列Ａ２の各副画素ａにおいては、駆動トランジスタＴｒ２のソースＳとドレインＤとが、第１方向と逆の第２方向に向かって（例えば図１５において右から左に向かって）ドレインＤ、ソースＳの順で配置されている。
【０１１１】
そして特に本第４実施形態においては、このような第１画素列Ａ１と第２画素列Ａ２とが、表示領域２ａを長辺方向ｘに２分した第１領域２ａ−１と第２領域２ａ−２とに分けて配置されているところが特徴的である。
【０１１２】
このようなレイアウトの薄膜トランジスタ基板を作製する場合であっても、第１実施形態および第２実施形態と同様の手順を行うことができる。
【０１１３】
特に、ゲート電極を覆う状態で成膜した半導体薄膜に対してレーザ光を照射して微結晶化を行う際には、図９に示したように、第１画素列Ａ１が配置された第１領域２ａ−１に対して走査方向ｖでレーザ光を照射すると同時に、第２画素列Ａ２が配置された第２領域２ａ−２に対して走査方向−ｖでレーザ光を照射することができる。
【０１１４】
以上説明した第４実施形態の製造方法であっても、第１実施形態および第２実施形態と同様に、レーザ光Ｌｈ照射による半導体薄膜の結晶化の際に、駆動トランジスタ（Ｔｒ２）のソースＳとドレインＤとのレイアウト（配列順）に対して同一の走査方向となるように、レーザ光Ｌｈを走査させる。これにより、第１実施形態および第２実施形態と同様に、ゲート電極１４ｂ上方の半導体薄膜３２部分に対しては、必ずドレインＤ側からソースＳ側（またはこの逆）にレーザ光Ｌｈが走査されることになる。このため、オン電流が均一な駆動用の薄膜トランジスタＴｒ２を得ることが可能であり、この駆動トランジスタＴｒ２に接続された有機電界発光素子ＥＬの輝度ムラが防止される。しかも、第１画素列Ａ１が配置された第１領域２ａ−１と、第２画素列Ａ２が配置された第２領域２ａ−２とに対して同時にレーザ光が照射されるため、半導体薄膜の結晶化アニール工程を短縮化することが可能である。
【０１１５】
以上の結果、このような第４実施形態のレイアウトであっても、上述した第１実施形態および第２実施形態と同様に、より短縮されたＴＡＴ（turn-around time）で、薄膜トランジスタに接続された発光素子の輝度ムラが防止された表示特性の良好な表示装置を得ることが可能になる。
【０１１６】
尚、この第４実施形態は、第３実施形態と組み合わせることも可能である。すなわち第１画素列Ａ１と第２画素列Ａ２とは、第３実施形態と同様に、例えば図１１に示したようにスイッチングトランジスタＴｒ１のソースＳとドレインＤとが、画素列の方向（表示領域２ａの長辺方向ｘと平行な方向）に対して逆にレイアウトされていても良い。つまり、第１画素列Ａ１の各副画素ａにおいては、スイッチングトランジスタＴｒ１のソースＳとドレインＤとが、第１方向に向かって（例えば図１５において左から右に向かって）ドレインＤ、ソースＳの順で配置されている。これに対して第２画素列Ａ２の各副画素ａにおいては、スイッチングトランジスタＴｒ１のソースＳとドレインＤとが、第１方向と逆の第２方向に向かって（例えば図１５において右から左に向かって）ドレインＤ、ソースＳの順で配置されている。
【０１１７】
このような構成とすることにより、第３実施形態と同様の効果を得ることができる。
【０１１８】
＜第５実施形態＞
図１６を用いて第５実施形態の製造方法を実施するための薄膜トランジスタ基板のレイアウトを説明する。尚、第１実施形態〜第４実施形態と同様の構成要素には同一の符号を付し、重複する説明は省略する。
【０１１９】
この図を用いて説明する第５実施形態と、先の第１実施形態〜第３実施形態との異なるところは、走査線１１と平行な副画素ａの列を画素列とした場合、１つの画素列内においてボトムゲート型の駆動トランジスタＴｒ２におけるソースＳ／ドレインＤのレイアウトが画素列の方向に反転しているところにある。また、他の構成は、第１実施形態〜第３実施形態同様であることとする。
【０１２０】
つまり、図１を参照した第１実施形態と同様に、１枚のガラス基板１に配置された２枚の表示パネル２内には表示領域２ａが設定され、各表示領域２ａ内には平面矩形形状の副画素ａが配列されている。これらの副画素ａは、表示領域２ａの短辺方向ｙに対して、各副画素ａの長辺を平行にして配置される。さらにこれらの副画素ａは、これらの短辺方向に配列された赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）を１組とした略正方形の表示画素を構成している。
【０１２１】
特に本第５実施形態においては、上述した３つで１組の表示画素を構成する副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）のうちの１つの副画素ａを、画素列の方向に対して反転させた構成となっている。ここでは例えば、最も発光効率が低い発光素子を備えた副画素が、走査線１１と平行な画素列方向にソースＳ／ドレインＤを反転させてレイアウトされた構成であり、一例として青色の副画素ａ（Ｂ）を反転させた構成を図示している。
【０１２２】
またここでの図示は省略したが、走査線１１と平行な全ての画素列において、同様に青色の副画素ａ（Ｂ）を反転させた構成であることとする。そして、青色の副画素ａ（Ｂ）と隣接する緑色の副画素ａ（Ｇ）とで、駆動トランジスタＴｒ２のドレインに接続される電源線１２を共有する構成であることとする。
【０１２３】
また以上の他の構成は、第１実施形態と同様であることとする。特に、図３を用いて説明した画素駆動回路では、各副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）に設けた発光素子ＬＥは、駆動トランジスタＴｒ２の電流値に応じた輝度で発光する。このため、各副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）に設けた駆動トランジスタＴｒ２は、それぞれに設けられた各色の発光素子ＥＬの発光効率によって異なるチャネル幅を有していることとする。つまり、発光効率が低い色の発光素子ＥＬを備えた副画素ほど、駆動トランジスタＴｒ２のチャネル幅が広く設定されていることとする。ここでは例えば、青色の発光素子ＥＬの発光効率が最も低く、副画素ａ（Ｂ）において駆動トランジスタＴｒ２のチャネル幅が最も広く、続いて緑色の副画素ａ（Ｇ），赤色の副画素ａ（Ｒ）の順に、駆動トランジスタＴｒ２のチャネル幅が狭くなっていることとする。
【０１２４】
以上のようなレイアウトの薄膜トランジスタ基板を作製する場合、次のように行う。
【０１２５】
先ず、図１７に示すように、第１実施形態において図５（１）を用いて説明した手順で、ガラス基板１上の各表示領域２ａに、第１金属パターン２１からなるゲート電極１４ａ、１４ｂを形成し、さらに第１金属パターン２１からなる他の配線部分、例えば信号線１３の一部および容量素子（Ｃｓ）の下部電極部分を形成する。この際、スイッチング用の薄膜トランジスタ（Ｔｒ１）のゲート電極１４ａ、および駆動用の薄膜トランジスタ（Ｔｒ２）のゲート電極１４ｂは、表示領域２ａの短辺方向ｙと平行に延設されるようにパターニングする。また信号線１３の一部は、表示領域２ａの短辺方向ｙと平行となるようにパターニングする。
【０１２６】
そして特に、３つで１組の副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）のうちの１つの副画素ａ（Ｂ）のレイアウトが、画素列の方向に反転するように第１金属パターン２１を形成する。
【０１２７】
このような、ゲート電極１４ａ，１４ｂを含む第１金属パターン２１は、例えばスパッタ法により成膜したモリブデン（Ｍｏ）膜を、レジストパターンをマスクにしてパターンエッチングすることによって形成する。尚、第１金属パター２１は、モリブデン（Ｍｏ）により構成されているとは限らず、後の熱工程において変質しにくい高融点の金属であればよい。
【０１２８】
次に、これらの第１金属パターン２１を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜３１を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜３２を成膜する。
【０１２９】
その後、図５（２）に示すように、半導体薄膜３２上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層４１を成膜し、さらに続けてモリブデン（Ｍｏ）を用いた光熱変換層４２をこの順に成膜する。尚、この光熱変換層４２は、後述するレーザ光などのエネルギー線を吸収し、光エネルギーを熱エネルギーに変換するためのものである。したがって、この光熱変換層４２としては、次に行う結晶化アニールの際に使用するレーザ光（エネルギー線）の吸収率が高いこと、バッファ層４１や半導体薄膜３２への熱拡散速度が低いこと、後の結晶化の際に生じる熱によっても変質しにくい高融点の材料であること、などの条件を満たせばどのような材料であってもよく、例えば他に炭素（Ｃ）などを用いるようにしてもよい。
【０１３０】
以上の後、図５（３）および図１７に示すように、光熱変換層４２およびバッファ層４１を介して半導体薄膜３２に間接的にレーザ光Ｌｈを照射し、この半導体薄膜３２に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Ｌｈを照射する。これにより半導体薄膜３２におけるレーザ光Ｌｈの照射部をナノメートルオーダーの結晶粒に結晶化させた微結晶シリコン薄膜３２Ａとする。
【０１３１】
またここでのこのレーザ光Ｌｈの照射においては、副画素ａの列方向（すなわちここでは走査線１１に沿った方向）のうちの一方向を走査方向ｖとしてレーザ光Ｌｈを走査させながら、ゲート電極１４ｂ上方における半導体薄膜３２にレーザ光Ｌｈを照射する。この際、青色の副画素ａ（Ｂ）の駆動トランジスタＴｒ２部分に対して、ドレインＤを上流とした走査方向ｖにレーザ光Ｌｈを走査させることが好ましい。
【０１３２】
尚、レーザ光Ｌｈの走査方向ｖと垂直な方向の照射幅は、トランジスタＴｒ１,Ｔｒ２の形成部を覆う程度であることとする。そして、ここでのレーザ光Ｌｈの照射は、図１６を用いて説明したように配置形成される薄膜トランジスタＴｒ１，Ｔｒ２の形成位置に対応する部分のみに、すなわちゲート電極（１４ａ），１４ｂの上方を含む領域に対して選択的に照射すれば良い。
【０１３３】
そして以上のようなレーザ光Ｌｈ照射の後には、第１実施形態において図５（４）〜図６（４）を用いて説明したと同様の工程を行えば良く、これによって図１６に示した本第５実施形態の薄膜トランジスタ基板を得ることができる。またさらに、この薄膜トランジスタ基板の上部に発光素子を形成してアクティブマトリックス方式の有機ＥＬ表示装置を作製する場合には、第１実施形態において図７，８を用いて説明したと同様の工程を行なう。
【０１３４】
以上説明した第５実施形態の製造方法によれば、上述した３つで１組の表示画素を構成する副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）のうちの１つの副画素ａを、画素列の方向に対して反転させた構成であって、このうちの２つの副画素ａ（Ｇ），ａ（Ｂ）で電源線１２を共有している。したがって、副画素ａ内の省スペース化が図られ、配線間隔が広くなり、ショート防止効果による歩留まりの向上が図られる。
【０１３５】
そして、レーザ光Ｌｈ照射による半導体薄膜３２の結晶化の際には、画素列と平行な同一の走査方向ｖでレーザ光Ｌｈを照射する構成である。したがって、半導体薄膜３２に対しては、副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）毎に必ずドレインＤ側からソースＳ側（またはこの逆）にレーザ光Ｌｈが走査されることになる。このため、各色の副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）毎にオン電流が均一な薄膜トランジスタＴｒ１，Ｔｒ２を得ることが可能である。この結果、この薄膜トランジスタＴｒ１，Ｔｒ２を用いた画素回路に接続された有機電界発光素子ＥＬの輝度ムラが、発光色毎に防止された表示特性の良好な表示装置を得ることが可能になる。
【０１３６】
また特に本第５実施形態においては、３つの副画素ａ（Ｒ），ａ（Ｇ），ａ（Ｂ）のうち反転させる副画素ａを、最も発光効率の低い発光素子ＥＬを備えた副画素ａ［ここでは青色の副画素ａ（Ｂ）］とした。そして、半導体薄膜の結晶化に際しては、青色の副画素ａ（Ｂ）の駆動トランジスタＴｒ２部分に対して、ドレインＤを上流とした走査方向ｖにレーザ光Ｌｈを走査させる構成とした。これにより、青色の副画素ａ（Ｂ）の駆動トランジスタＴｒ２は、赤色の副画素ａ（Ｒ）および緑色の副画素ａ（Ｇ）の駆動トランジスタＴｒ２と比較して、大きなドレイン電流が得られるものとなる。これは、第３実施形態で図１３を用いて説明したことから明らかである。
【０１３７】
したがって、青色の副画素ａ（Ｂ）に設けられる発光効率の低い青色の発光素子ＥＬを、より大きな電流で駆動することが可能になる。この結果、青色の副画素ａ（Ｂ）においては、他の画素と比較して最も大きなチャネル幅を必要としていた駆動トランジスタＴｒ２を、その駆動電流を大きく出来る分だけチャネル幅を狭くすることができる。これにより、青色の副画素ａ（Ｂ）の駆動トランジスタＴｒ２の占有面積を縮小することができる。
【０１３８】
＜適用例＞
以上説明した本発明に係る製造方法によって得られる表示装置は、図１８〜図２２に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。以下に、本発明が適用される電子機器の一例について説明する。
【０１３９】
図１８は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明に係る表示装置を用いることにより作成される。 
【０１４０】
図１９は、本発明が適用されるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明に係る表示装置を用いることにより作製される。
【０１４１】
図２０は、本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明に係る表示装置を用いることにより作製される。 
【０１４２】
図２１は、本発明が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明に係る表示装置を用いることにより作製される。
【０１４３】
図２２は、本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本発明に係る表示装置を用いることにより作製される。
【図面の簡単な説明】
【０１４４】
【図１】第１実施形態を説明するための基板上のレイアウト図である。
【図２】第１実施形態を説明するための６画素（副画素）分のレイアウト図である。
【図３】各副画素の回路図である。
【図４】第１実施形態の製造工程の一部を説明するための６画素（副画素）分の平面工程図である。
【図５】第１実施形態の製造工程を説明するための断面工程図（その１）である。
【図６】第１実施形態の製造工程を説明するための断面工程図（その２）である。
【図７】第１実施形態の発光素子の製造工程を説明するための断面図である。
【図８】第１実施形態の表示装置の全体構成図である。
【図９】第２実施形態の特徴部を説明するための６画素（副画素）分のレイアウト図である。
【図１０】第２実施形態の製造工程の一部を説明するための６画素（副画素）分の平面工程図である。
【図１１】第３実施形態の特徴部を説明するための６画素（副画素）分のレイアウト図である。
【図１２】第３実施形態の製造工程の一部を説明するための６画素（副画素）分の平面工程図である。
【図１３】結晶化アニールの際のレーザ光の走査方向を変えて作製した各薄膜トランジスタの電流特性を示すグラフである。
【図１４】結晶化アニールの際のレーザ光の走査方向を変えて作製した各薄膜トランジスタの信号書込み時間に対する電流値の値を示すグラフである。
【図１５】第４実施形態を説明するための基板上のレイアウト図である。
【図１６】第５実施形態の製造工程の一部を説明するための６画素（副画素）分の平面工程図である。
【図１７】第５実施形態の製造工程の一部を説明するための６画素（副画素）分の平面工程図である。
【図１８】本発明が適用されるテレビを示す斜視図である。
【図１９】本発明が適用されるデジタルカメラを示す図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２０】本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。
【図２１】本発明が適用されるビデオカメラを示す斜視図である。
【図２２】本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図２３】従来の表示装置の製造における結晶化アニール工程を説明するための薄膜トランジスタ基板のレイアウト図である。
【図２４】従来の表示装置の製造における結晶化アニール工程を説明するための２表示画素のレイアウト図である。
【図２５】従来の表示装置の製造工程の一部を説明するための２表示画素の平面工程図である。
【図２６】従来の表示装置の製造工程を説明するための平面図および断面図である。
【図２７】オン電流の値を測定した基板上の位置と薄膜トランジスタに対するレーザ光の走査方向を説明する図である。
【符号の説明】
【０１４５】
１…ガラス基板（基板）、１２…電源線、１４ｂ…ゲート電極、３１…ゲート絶縁膜、３２…（非晶質の）半導体薄膜、５９…表示装置、ａ…副画素、Ａ１…第１画素列（第１列）、Ａ２…第２画素列（第２列）、Ｄ…ドレイン、ＥＬ…有機電界発光素子、Ｌｈ…レーザ光（エネルギー線）、Ｓ…ソース、Ｔｒ１…スイッチングトランジスタ（スイッチング用の薄膜トランジスタ）、Ｔｒ２…駆動トランジスタ（駆動用の薄膜トランジスタ）、ｖ，−ｖ…走査方向
【図１】
0004538767.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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