(57)【特許請求の範囲】
【請求項１】
第１の方向に延在するように基板上に設けられ、かつ電子の通路を一次元化する幅を有する複数の凸状半導体層と、
前記複数の凸状半導体層の上部にそれぞれ設けられた第１の導電型の複数のチャネル領域と、
前記複数のチャネル領域の両端にそれぞれ設けられた第２の導電型の第１及び第２の拡散層と、
前記第１の拡散層に接するように前記基板上に設けられ、かつ磁化方向が固定された第１の強磁性層と、
前記第２の拡散層に接するように前記基板上に設けられ、かつ磁化方向が可変の第２の強磁性層と、
前記複数のチャネル領域上に設けられたゲート電極と
を具備することを特徴とするスピントランジスタ。
【請求項２】
前記ゲート電極と前記複数のチャネル領域との間に設けられたゲート絶縁膜をさらに具備することを特徴とする請求項１に記載のスピントランジスタ。
【請求項３】
前記ゲート電極は、前記チャネル領域と逆導電型の半導体からなることを特徴とする請求項１に記載のスピントランジスタ。
【請求項４】
前記第１の強磁性層上に設けられた第１の反強磁性層をさらに具備することを特徴とする請求項１乃至３のいずれかに記載のスピントランジスタ。
【請求項５】
前記第２の強磁性層上に設けられた非磁性層と、
前記非磁性層上に設けられ、かつ磁化方向が固定された第３の強磁性層と
をさらに具備することを特徴とする請求項１乃至４のいずれかに記載のスピントランジスタ。
【請求項６】
前記第３の強磁性層上に設けられた第２の反強磁性層をさらに具備することを特徴とする請求項５に記載のスピントランジスタ。
【請求項７】
前記第１の強磁性層と前記第１の拡散領域との間、及び前記第２の強磁性層と前記第２の拡散領域との間の少なくとも一方に設けられたトンネルバリア層をさらに具備することを特徴とする請求項１乃至６のいずれかに記載のスピントランジスタ。
【請求項８】
請求項１乃至７のいずれかに記載のスピントランジスタと、
前記第１の強磁性層に電気的に接続された第１のビット線と、
前記第２の強磁性層に電気的に接続された第２のビット線と、
前記ゲート電極に電気的に接続されたワード線と
を具備することを特徴とする磁気メモリ。
【請求項９】
前記第１のビット線及び前記第２のビット線に接続され、かつ前記スピントランジスタに双方向の書き込み電流を供給する電源回路をさらに具備することを特徴とする請求項８に記載の磁気メモリ。
【請求項１０】
前記第１のビット線又は前記第２のビット線に接続され、かつ前記スピントランジスタのデータを検知するセンスアンプをさらに具備することを特徴とする請求項８又は９に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントランジスタ及び磁気メモリに係り、例えば、キャリアのスピンの向きに依存する出力特性を有するスピントランジスタ、及びこのスピントランジスタを用いて情報を記録することが可能な磁気メモリに関する。
【背景技術】
【０００２】
近年、電子の電荷とスピンの性質を同時に利用した新しいデバイスの研究が盛んになってきている。その中の１つであるスピントランジスタでは、ソース電極及びドレイン電極に磁性体を用い、ソース電極及びドレイン電極の相対的な磁化方向を変えることにより出力特性を制御することのできるトランジスタである（例えば、非特許文献１参照）。すなわち、ソース電極及びドレイン電極の相対的な磁化方向が略平行なときにドレイン電流Ｉｄ(P)が大きくなり、一方、相対的な磁化方向が略反平行であるときにドレイン電流Ｉｄ(AP)が小さくなることを利用する。
【０００３】
スピントランジスタをメモリやリコンフィギュラブルロジック回路に用いる際には、Ｉｄ(P)／Ｉｄ(AP)比、すなわち、ソース電極及びドレイン電極の相対的な磁化方向が略平行のときと略反平行のときのドレイン電流変化を大きくする必要がある。このＩｄ(P)／Ｉｄ(AP)比を大きくするためには、（１）ソース電極及びドレイン電極に用いる磁性体のスピン偏極率を大きくする、（２）半導体チャネルへのスピン注入効率を高くする、（３）半導体中でのスピン拡散、スピン緩和を抑える、等の工夫が必要になる。現状では、半導体中でのスピン拡散、スピン緩和が大きいために、応用上必要となるＩｄ(P)／Ｉｄ(AP)比を確保できないという問題がある。
【０００４】
なお、半導体及び磁性体の種類を調整することにより、ソース電極及びドレイン電極の相対的な磁化方向が略平行であるときにドレイン電流Ｉｄ(P)が小さくなり、一方、相対的な磁化方向が略反平行であるときにドレイン電流Ｉｄ(AP)が大きくなる、いわゆるインバース型のスピントランジスタを構成することもできる。この場合には、Ｉｄ(AP)／Ｉｄ(P)比を大きくするために、半導体中のスピン拡散、スピン緩和を小さくする必要がある。
【非特許文献１】S. Sugahara and M. Tanaka, Appl. Phys. Lett. 84(2004)2307
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情に鑑みてなされたものであり、チャネル領域内でのスピン拡散或いはスピン緩和を抑えることで、Ｉｄ(P)／Ｉｄ(AP)比を改善することが可能なスピントランジスタ及び磁気メモリを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の視点に係るスピントランジスタは、第１の方向に延在するように基板上に設けられ、かつ電子の通路を一次元化する幅を有する複数の凸状半導体層と、前記複数の凸状半導体層の上部にそれぞれ設けられた第１の導電型の複数のチャネル領域と、前記複数のチャネル領域の両端にそれぞれ設けられた第２の導電型の第１及び第２の拡散層と、前記第１の拡散層に接するように前記基板上に設けられ、かつ磁化方向が固定された第１の強磁性層と、前記第２の拡散層に接するように前記基板上に設けられ、かつ磁化方向が可変の第２の強磁性層と、前記複数のチャネル領域上に設けられたゲート電極とを具備することを特徴とする。
【０００７】
本発明の第２の視点に係るスピントランジスタは、基板上に設けられ、かつ磁化方向が固定された第１の強磁性層と、前記基板上に前記第１の強磁性層から第１の方向に離間して設けられ、かつ磁化方向が可変の第２の強磁性層と、前記第１の方向に延在するように前記基板上に設けられ、かつ前記第１の強磁性層及び前記第２の強磁性層に挟まれ、かつ前記第１の方向に直交する方向に対して上面が傾斜した複数の半導体層と、前記複数の半導体層にそれぞれ設けられた複数のチャネル領域と、前記複数のチャネル領域上に設けられたゲート電極とを具備することを特徴とする。
【０００８】
本発明の第３の視点に係るスピントランジスタは、半導体基板内に設けられ、かつ磁化方向が固定された第１の強磁性層と、前記半導体基板内に前記第１の強磁性層から第１の方向に離間して設けられ、かつ磁化方向が可変の第２の強磁性層と、前記第１の方向に延在するように、前記第１の強磁性層及び前記第２の強磁性層間で前記半導体基板内に設けられた複数のチャネル領域と、前記複数のチャネル領域上に設けられたゲート電極とを具備することを特徴とする。
【０００９】
本発明の第４の視点に係る磁気メモリは、上記第１乃至３の視点のいずれかのスピントランジスタと、前記第１の強磁性層に電気的に接続された第１のビット線と、前記第２の強磁性層に電気的に接続された第２のビット線と、前記ゲート電極に電気的に接続されたワード線とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、チャネル領域内でのスピン拡散或いはスピン緩和を抑えることで、Ｉｄ(P)／Ｉｄ(AP)比を改善することが可能なスピントランジスタ及び磁気メモリを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図２は、図１に示したスピントランジスタ１０の構造を示す斜視図である。図３は、凸状半導体層（フィン）１２をＹ方向に切断したスピントランジスタ１０の断面図である。なお、図２ではフィン１２及びチャネル領域１３の構造の理解を容易にするために、ゲート電極１９、ゲート絶縁膜１８、及び電極２１の図示を省略している。また、図１は、図２に示したフィン１２をＸ方向に切断した断面図に対応する。
【００１３】
半導体基板１１上には、Ｘ方向に延在し、かつＹ方向に切断した断面形状が凸状である凸状半導体層（フィン）１２が１個或いは複数個設けられている。各フィン１２は、トランジスタの活性層として用いられる。フィン１２の数については特に限定されず、本実施形態では、２個のフィン１２について例示している。
【００１４】
半導体基板１１としては、
（ａ）Ｎ型或いはＰ型のＳｉ（シリコン）
（ｂ）Ｇｅ（ゲルマニウム）、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）
（ｃ）ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体
（ｄ）磁性半導体
などを用いることができる。フィン１２は、半導体基板１１と同じ材料から構成されていてもよいし、異なる材料を用いてもよい。フィン１２としては、上記（ａ）〜（ｄ）の材料を用いることができる。
【００１５】
なお、基板としてＳＯＩ（Silicon On Insulator）型基板を用いてもよい。この場合は、埋め込み絶縁層（ＢＯＸ（Buried Oxide）絶縁層）上に設けられた半導体層（ＳＯＩ層）にフィン１２が形成される。このＳＯＩ層の材料としては、半導体基板１１の材料として例示した各種半導体のいずれかが用いられる。
【００１６】
各フィン１２には、キャリアの通路であるチャネル領域１３が設けられている。このチャネル領域１３は、フィン１２の上面から不純物を導入することで形成される。或いは、超格子構造を作製する方法、変調ドープを用いたヘテロ界面成長プロセスなどを用いることもできる。
【００１７】
半導体基板１１上でフィン１２の両側にはそれぞれ、フィン１２に接触するように、第１の強磁性層１４及び第２の強磁性層１５が設けられている。第１の強磁性層１４及び第２の強磁性層１５は、チャネル領域１３により電気的に接続されている。第２の強磁性層１５上には、非磁性層１６、第３の強磁性層１７が順に設けられている。
【００１８】
第１の強磁性層（ソース電極）１４及び第３の強磁性層１７は、磁化固定層として機能する強磁性体であり、その磁化は所定の方向に固定される。換言すれば、この第１の強磁性層１４に含まれる電子の大部分が所定の方向にスピン偏極されている。第１の強磁性層１４と第３の強磁性層１７との磁化方向は、例えば同じ方向に設定される。しかし、これに限定されず、これらの磁化方向は、逆方向に設定されるようにしてもよい。また、第１の強磁性層１４及び第３の強磁性層１７は、一方向異方性を有することが望ましい。
【００１９】
第２の強磁性層（ドレイン電極）１５は、磁化記録層として機能する強磁性体であり、外部から与えられる磁界やスピン注入によって、その磁化方向が変化する。第２の強磁性層１５は、一軸異方性を有することが望ましい。なお、第１の強磁性層１４、第２の強磁性層１５、及び第３の強磁性層１７の容易磁化方向は膜面に対して平行（面内磁化）であってもよいし、垂直（垂直磁化）であってもよい。
【００２０】
第２の強磁性層１５の磁化方向が可変であるため、この第２の強磁性層１５の磁化方向を、第１の強磁性層１４の磁化方向に対して、「平行」或いは「反平行」に制御することが可能である。ここで、ある磁化方向に対して「平行」とは、２つの磁化方向が略一致することを意味し、ある磁化方向に対して「反平行」とは、２つの磁化方向が互いに略反対であることを意味する。以下の説明においても、「平行」と「反平行」という表現はこの定義に従う。
【００２１】
チャネル領域１３上及びフィン１２の両側面には、ゲート絶縁膜１８が設けられている。すなわち、ゲート絶縁膜１８は、フィン１２を覆うように設けられている。ゲート絶縁膜１８上及び側面上には、ゲート電極１９が設けられている。ゲート絶縁膜１８としては、例えば酸化シリコンが用いられる。ゲート電極１９としては、例えば不純物が導入された導電性の多結晶シリコンが用いられる。
【００２２】
第１の強磁性層１４、ゲート電極１９、及び第３の強磁性層１７上にはそれぞれ、保護膜を兼ねた電極２０、２１、及び２２が設けられている。電極２０〜２２としては、例えばＡｌ（アルミニウム）が用いられる。
【００２３】
次に、このように構成されたスピントランジスタ１０の動作について説明する。まず、電極２０と電極２２との間に電圧を印加し、さらに、電極２１（すなわち、ゲート電極１９）に閾値以上のゲート電圧を印加する。この場合、ソース側の第１の強磁性層１４の磁化方向に応じて、スピン偏極した電子が各チャネル領域１３に入射される。
【００２４】
電極２０と電極２２との間に電圧を印加した際のドレイン電流Ｉｄは、電極２１に印加された電圧（ゲート電圧）の大きさ、及び、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向に依存する。第２の強磁性層１５が第１の強磁性層１４と同じ向きに磁化されている場合にはチャネル電流は流れやすく、一方、逆向きに磁化されている場合にはチャネル電流は流れにくい。
【００２５】
このように、スピントランジスタ１０は、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向に応じてドレイン電流Ｉｄが変化するという特性を有する。すなわち、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向が略平行であれば大きなドレイン電流Ｉｄ(P)が流れ、略反平行であればドレイン電流Ｉｄ(AP)は小さくなる。従って、閾値以上のゲート電圧を印加した状態において、電極２０と電極２２との間のドレイン電流Ｉｄを計測すれば、第２の強磁性層１５の磁化方向が第１の強磁性層１４の磁化方向に対して略平行であるか略反平行であるかを特定することができる。
【００２６】
これは、スピントランジスタ１０にメモリ機能が備わっていることを意味する。特に、第２の強磁性層１５は、電流磁場やスピン注入などによって外部からエネルギーが与えられない限り、その磁化方向を保持するので、スピントランジスタ１０は不揮発性のメモリ機能を実現することができる。
【００２７】
ところで、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向が略平行な場合のドレイン電流Ｉｄ(P)と、略反平行な場合のドレイン電流Ｉｄ(AP)との比（Ｉｄ(P)／Ｉｄ(AP)比）が大きいほど、スピントランジスタ１０としての性能は高くなる。このＩｄ(P)／Ｉｄ(AP)比は、強磁性層のスピン偏極率、強磁性層からチャネル領域１３へのスピン注入効率、チャネル領域１３中でのスピン拡散或いはスピン緩和に依存する。なお、スピン緩和とは、所定の方向にスピン偏極された電子のスピンが緩和されて、電子がそのスピン情報を保持できなくなる状態をいう。
【００２８】
チャネル領域１３の幅（チャネル幅）が大きい場合には、第１の強磁性層１４からチャネル領域１３へ入射した電子の走行角度が一様でなくなるために、Rashba効果に起因するスピン緩和が大きくなる。そして、スピン緩和が大きくなると、第１の強磁性層１４によってスピン偏極した電子のスピン情報が第２の強磁性層１５に伝わらないため、Ｉｄ(P)／Ｉｄ(AP)比が小さくなってしまう。
【００２９】
一方、本実施形態では、スピントランジスタ１０のチャネル領域１３をフィン１２に形成している。さらに、フィン１２の幅（プロセスの制約により決定される）を小さくすることで、チャネル領域１３の幅を小さく設定する。そして、チャネル領域１３の幅を小さくして、電子の通路を一次元に近づけるようにする。なお、電子の通路を一次元に近づけるには、各チャネル領域１３の幅はできる限り小さい方がよい。
【００３０】
このように構成されたスピントランジスタ１０では、第１の強磁性層１４からチャネル領域１３への電子の入射角を略ゼロにすることができる。このとき、Rashba効果に起因して電子に印加される磁界は電子のスピンの方向と略同一方向となるため、スピンには歳差運動が起きない。これにより、電子のスピン緩和を抑えることができる。このように幅の狭いチャネルを利用することにより、Rashba効果によるスピン緩和を抑えて大きなＩｄ(P)／Ｉｄ(AP)比を実現することができる。
【００３１】
また、本実施形態では、第１の強磁性層１４と第２の強磁性層１５との間に、幅の狭いチャネル領域１３を複数本並列に形成している。幅の狭いチャネル領域１３を複数本用いることで、第２の強磁性層１５の磁化方向を変化させるのに必要なドライブ電流を大きくできるという利点がある。これにより、スピン注入を利用した第２の強磁性層１５の磁化方向の書き換えを容易に行うことができる。なお、フィン１２の数（すなわち、チャネル領域１３の数）については、スピントランジスタ１０のサイズや、所望のドライブ電流の大きさに起因して設定される。
【００３２】
すなわち、幅の狭い１本のチャネル領域１３のみで所望のドライブ電流を確保できるのであれば、チャネル領域１３は１本でも構わない。しかし、通常は、所望のドライブ電流を確保するのに必要な幅を有するチャネル領域を複数に分割し、それぞれが幅の狭い複数のチャネル領域として使用する。
【００３３】
また、図１に示すように、第２の強磁性層１５上には、非磁性層１６、及び磁化方向が固定された第３の強磁性層１７が順に設けられている。すなわち、第２の強磁性層１５、非磁性層１６、及び第３の強磁性層１７は、磁気抵抗効果素子を構成している。この磁気抵抗効果素子に流れる電流も同様に、第２の強磁性層１５と第３の強磁性層１７との相対的な磁化方向によって変化する。従って、磁気抵抗効果素子による電流変化分も加味されるため、スピントランジスタ１０のＩｄ(P)／Ｉｄ(AP)比をより大きくすることができる。
【００３４】
次に、スピントランジスタ１０に用いられる材料について説明する。
【００３５】
第１の強磁性層１４、第２の強磁性層１５、及び第３の強磁性層１７に用いられる強磁性材料は、
（ａ）Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｎｉ（ニッケル）、或いはこれらの合金
（ｂ）Ｃｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃｏ−Ｃｒ−Ｐｔ、Ｎｉ−Ｍｎ−Ｓｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌなどの合金
（ｃ）ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｇ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体
を用いることができる。
【００３６】
なお、上記磁性材料に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加することで、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００３７】
また、第１の強磁性層１４、第２の強磁性層１５、及び第３の強磁性層１７の膜厚はそれぞれ、０．１乃至１００ｎｍが好ましい。さらに、これらの強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、この条件を加味すると、０．４ｎｍ以上であることがより好ましい。
【００３８】
非磁性層１６としては、
（ａ）Ｃｕ（銅）、Ｃｒ（クロム）、Ａｕ（金）、Ａｇ（銀）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｒｈ（ロジウム）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ａｌ（アルミニウム）からなる群から選ばれる少なくとも１種の元素、或いはこれらの合金
（ｂ）Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｍｇ（マグネシウム）、Ｔｉ（チタン）などの酸化物或いは窒化物
（ｃ）ＳｒＴｉＯ、ＮｄＧａＯ、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）
（ｄ）ＩＩＩ−Ｖ族或いはＩＩ−ＶＩ族の化合物半導体
（ｅ）磁性半導体
を用いることができる。
【００３９】
以上詳述したように本実施形態では、第１の強磁性層１４と第２の強磁性層１５との間に複数のフィン１２を形成し、各フィン１２にチャネル領域１３を形成する。そして、各フィン１２の幅を小さくすることで、各チャネル領域１３の幅を小さくするようにしている。換言すると、チャネル領域を複数に分割することで、１つのチャネル領域の幅を小さくするようにしている。
【００４０】
従って本実施形態によれば、電子の通路を一次元に近づけることができるため、スピン緩和を抑えることができる。これにより、Ｉｄ(P)／Ｉｄ(AP)比を大きくすることができる。
【００４１】
また、フィン１２を覆うようにゲート電極１９を形成している。これにより、通常のフィン型ＭＯＳトランジスタと同様に、ゲート電圧によるスピントランジスタ１０の制御性を向上させることができる。
【００４２】
また、第２の強磁性層１５上に、非磁性層１６、及び磁化方向が固定された第３の強磁性層１７を順に形成している。これにより、第２の強磁性層１５と第３の強磁性層１７との間でも磁気抵抗効果が発現するため、Ｉｄ(P)／Ｉｄ(AP)比をより大きくすることができる。なお、非磁性層１６及び第３の強磁性層１７は必ずしも必要ではない。第１の強磁性層１４及び第２の強磁性層１５のみでもスピントランジスタとしての機能を十分に果たすことが可能である。
【００４３】
なお、図１乃至図３には、デプレッション型のスピントランジスタについて示しているが、これに限定されるものではなく、エンハンスメント型のスピントランジスタを用いることも可能であることは勿論である。図４は、エンハンスメント型のスピントランジスタ１０の構成を示す断面図である。図５は、図４に示したエンハンスメント型のスピントランジスタ１０の構造を示す斜視図である。なお、図５ではフィン１２及びチャネル領域１３の構造の理解を容易にするために、ゲート電極１９及びゲート絶縁膜１８の図示を省略している。
【００４４】
各フィン１２の上部には、Ｐ型のチャネル領域１３が設けられている。このチャネル領域１３は、フィン１２の上面から、Ｐ型不純物（ホウ素（Ｂ）等）を導入することで形成される。
【００４５】
フィン１２の両端部にはそれぞれ、第１の強磁性層１４（或いは、第２の強磁性層１５）の膜厚と同じ深さのＮ＋拡散領域３０及び３１が設けられている。Ｎ＋拡散領域３０及び３１はそれぞれ、ゲート電極１９の下方に入り込むように（ゲート絶縁膜１８に接触するように）形成されている。Ｎ＋拡散領域３０及び３１はそれぞれ、フィン１２の上面から、高濃度のＮ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）など）を導入することで形成される。
【００４６】
第１の強磁性層１４は、Ｎ＋拡散領域３０に接触している。同様に、第２の強磁性層１５は、Ｎ＋拡散領域３１に接触している。このように、本実施形態のチャネル構造をエンハンスメント型のスピントランジスタに適用した場合でも、デプレッション型のスピントランジスタを用いて説明した効果と同様の効果を得ることができる。
【００４７】
さらに、図１乃至図３に示したデプレッション型のスピントランジスタに、チャネル領域１３と同じ導電型の拡散領域３０及び３１を設けるようにしてもよい。このように構成することで、第１の強磁性層１４と第２の強磁性層１５との間に流れるドレイン電流Ｉｄを大きくすることが可能となる。
【００４８】
なお、半導体及び磁性体の種類を調整することにより、ソース電極及びドレイン電極の相対的な磁化方向が略平行であるときにドレイン電流Ｉｄ(P)が小さくなり、一方、相対的な磁化方向が略反平行であるときにドレイン電流Ｉｄ(AP)が大きくなる、いわゆるインバース型のスピントランジスタを構成することもできる。この場合においても、Ｉｄ(AP)/Ｉｄ(P)比を大きくするために本実施形態の手法を用いることができる。以下の実施形態においても同様である。
【００４９】
（第２の実施形態）
第２の実施形態は、上面が傾斜した半導体層２３を複数備えた傾斜ステップ基板を用い、これら半導体層２３にチャネル領域１３を形成することで、各チャネル領域１３の幅を小さくする。そして、この幅の小さいチャネル領域１３を電子が通ることで、スピン緩和を抑えるようにしている。
【００５０】
図６は、本発明の第２の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図７は、図６に示したスピントランジスタ１０の構造を示す斜視図である。図８は、半導体層２３をＹ方向に切断したスピントランジスタ１０の断面図である。なお、図７では、半導体層２３及びチャネル領域１３の構成の理解を容易にするために、ゲート電極１９及びゲート絶縁膜１８の図示を省略している。また、図６は、図７に示した半導体層２３をＸ方向に切断した断面図に対応する。
【００５１】
本実施形態の半導体基板としては、傾斜ステップ基板が用いられる。すなわち、半導体基板１１上には、Ｘ方向に延在し、かつ上面がＹ方向に対して傾斜し、かつＹ方向に切断した断面形状が三角形である半導体層２３が１個或いは複数個設けられている。各半導体層２３は、トランジスタの活性層として用いられる。半導体層２３の数については特に限定されず、本実施形態では、４個の半導体層２３について例示している。
【００５２】
各半導体層２３の傾斜面に相当する上部には、キャリアの通路であるチャネル領域１３が設けられている。このチャネル領域１３は、例えば、ヘテロ界面成長プロセスを利用して形成される。
【００５３】
半導体基板１１上で半導体層２３の両側にはそれぞれ、半導体層２３に接触するように、第１の強磁性層１４及び第２の強磁性層１５が設けられている。第１の強磁性層１４及び第２の強磁性層１５は、チャネル領域１３により電気的に接続されている。第２の強磁性層１５上には、非磁性層１６、第３の強磁性層１７が順に設けられている。
【００５４】
チャネル領域１３上及び半導体層２３の側面には、ゲート絶縁膜１８が設けられている。すなわち、ゲート絶縁膜１８は、複数の半導体層２３を覆うように設けられている。ゲート絶縁膜１８上には、ゲート電極１９が設けられている。第１の強磁性層１４、ゲート電極１９、及び第３の強磁性層１７上にはそれぞれ、保護膜を兼ねた電極２０、２１、及び２２が設けられている。
【００５５】
ここで、各半導体層２３の傾斜面の幅（プロセスの制約により決定される）を小さくすることで、チャネル領域１３の幅を小さく設定する。そして、チャネル領域１３の幅を小さくして、電子の通路を一次元に近づけるようにする。
【００５６】
このように構成されたスピントランジスタ１０では、第１の強磁性層１４からチャネル領域１３への電子の入射角を略ゼロにすることができる。このとき、Rashba効果に起因して電子に印加される磁界は電子のスピンの方向と略同一方向となるため、スピンには歳差運動が起きない。これにより、電子のスピン緩和を抑えることができる。このように幅の狭いチャネルを利用することにより、Rashba効果によるスピン緩和を抑えて大きなＩｄ(P)／Ｉｄ(AP)比を実現することができる。その他の効果については、第１の実施形態と同様である。
【００５７】
また、本実施形態のチャネル構造をエンハンスメント型のスピントランジスタに適用することも可能である。さらに、図６乃至図８に示したデプレッション型のスピントランジスタに、チャネル領域１３と同じ導電型の拡散領域３０及び３１を設けるようにしてもよい。
【００５８】
（第３の実施形態）
第３の実施形態は、半導体基板１１内に複数のチャネル領域１３を形成し、各チャネル領域１３の幅を小さくする。そして、この幅の小さいチャネル領域１３を電子が通過することで、スピン緩和を抑えるようにしている。
【００５９】
図９は、本発明の第３の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図１０は、図９に示したスピントランジスタ１０の構造を示す平面図である。図１１は、チャネル領域１３をＹ方向に切断したスピントランジスタ１０の断面図である。なお、図１０では、チャネル領域１３の構成の理解を容易にするために、ゲート電極１９及びゲート絶縁膜１８の図示を省略している。また、図９は、図１０に示したチャネル領域１３をＸ方向に切断した断面図に対応する。
【００６０】
半導体基板１１は、離間した２つの開口部を有している。一方の開口部には、第１の強磁性層１４が設けられている。他方の開口部には、第２の強磁性層１５が設けられている。第２の強磁性層１５上には、非磁性層１６、第３の強磁性層１７が順に設けられている。
【００６１】
第１の強磁性層１４と第２の強磁性層１５との間の半導体基板１１内には、Ｘ方向に延在するように、複数のチャネル領域１３が設けられている。チャネル領域１３の数については特に限定されず、本実施形態では、４個のチャネル領域１３について例示している。第１の強磁性層１４及び第２の強磁性層１５は、これらチャネル領域１３により電気的に接続されている。チャネル領域１３は、例えば、半導体基板１１内に不純物を導入して形成される。
【００６２】
チャネル領域１３上には、ゲート絶縁膜１８が設けられている。ゲート絶縁膜１８上には、ゲート電極１９が設けられている。第１の強磁性層１４、ゲート電極１９、及び第３の強磁性層１７上にはそれぞれ、保護膜を兼ねた電極２０、２１、及び２２が設けられている。
【００６３】
ここで、チャネル領域１３の幅は、電子の通路を一次元に近づけるようにするために、小さく設定される。換言すると、チャネル領域を複数に分割することで、１つのチャネル領域の幅を小さくするようにしている。
【００６４】
このように構成されたスピントランジスタ１０では、第１の強磁性層１４からチャネル領域１３への電子の入射角を略ゼロにすることができる。これにより、電子のスピン緩和を小さくすることができる。このように幅の狭いチャネルを利用することにより、Rashba効果によるスピン緩和を抑えて大きなＩｄ(P)／Ｉｄ(AP)比を実現することができる。その他の効果は、第１の実施形態と同様である。
【００６５】
また、本実施形態のチャネル構造をエンハンスメント型のスピントランジスタに適用することも可能である。さらに、図９乃至図１１に示したデプレッション型のスピントランジスタに、チャネル領域１３と同じ導電型の拡散領域３０及び３１を設けるようにしてもよい。
【００６６】
（第４の実施形態）
第４の実施形態は、第１の実施形態の変形例であり、フィン構造を有するスピントランジスタ１０において、チャネル領域１３上に直接、導電体からなるゲート電極１９を設けるようにしている。すなわち、第４の実施形態は、フィン構造及びＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）構造を有するスピントランジスタ１０の構成例である。
【００６７】
図１２は、本発明の第４の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図１３は、フィン１２をＹ方向に切断したスピントランジスタ１０の断面図である。なお、スピントランジスタ１０の斜視図は、図２と同じである。
【００６８】
チャネル領域１３上及びフィン１２の両側面には、ゲート電極１９が設けられている。すなわち、フィン１２とゲート電極１９とは、ショットキー接触している。ゲート電極１９としては、例えば金属が用いられる。その他の構成は、第１の実施形態で示したスピントランジスタ１０と同じである。
【００６９】
このようなＭＥＳＦＥＴ構造を適用したスピントランジスタ１０においても、第１の実施形態と同様の動作が可能であり、また第１の実施形態と同様の効果を得ることができる。
【００７０】
なお、本実施形態は、第２の実施形態に適用することも可能である。すなわち、図６に示したスピントランジスタ１０において、半導体層２３上に直接、導電体からなるゲート電極１９を形成し、半導体層２３とゲート電極１９とをショットキー接触させる。このように構成した場合でも、第２の実施形態と同様の動作が可能であり、また第２の実施形態と同様の効果を得ることができる。
【００７１】
さらに、本実施形態は、第３の実施形態に適用することも可能である。すなわち、図９に示したスピントランジスタ１０において、半導体基板１１上に直接、導電体からなるゲート電極１９を形成し、半導体基板１１とゲート電極１９とをショットキー接触させる。このように構成した場合でも、第３の実施形態と同様の動作が可能であり、また第３の実施形態と同様の効果を得ることができる。
【００７２】
（第５の実施形態）
第５の実施形態は、第１の実施形態の変形例であり、フィン構造を有するスピントランジスタ１０において、チャネル領域１３上に、チャネル領域１３と逆導電型の半導体からなるゲート電極１９を設けるようにしている。すなわち、第５の実施形態は、フィン構造及び接合型（junction-gate）ＦＥＴ（ＪＦＥＴ）構造を有するスピントランジスタ１０の構成例である。
【００７３】
図１４は、本発明の第５の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図１５は、フィン１２をＹ方向に切断したスピントランジスタ１０の断面図である。なお、スピントランジスタ１０の斜視図は、図２と同じである。
【００７４】
チャネル領域１３上及びフィン１２の両側面には、ゲート電極１９が設けられている。ゲート電極１９は、チャネル領域１３と逆導電型の不純物が導入された半導体層から構成される。その他の構成は、第１の実施形態で示したスピントランジスタ１０と同じである。
【００７５】
このようなＪＦＥＴ構造を適用したスピントランジスタ１０においても、第１の実施形態と同様の動作が可能であり、また第１の実施形態と同様の効果を得ることができる。
【００７６】
なお、本実施形態は、第２の実施形態に適用することも可能である。すなわち、図６に示したスピントランジスタ１０において、半導体層２３上にチャネル領域１３と逆導電型の不純物が導入された半導体層から構成されるゲート電極１９を形成する。このように構成した場合でも、第２の実施形態と同様の動作が可能であり、また第２の実施形態と同様の効果を得ることができる。
【００７７】
さらに、本実施形態は、第３の実施形態に適用することも可能である。すなわち、図９に示したスピントランジスタ１０において、半導体基板１１上にチャネル領域１３と逆導電型の不純物が導入された半導体層から構成されるゲート電極１９を形成する。このように構成した場合でも、第３の実施形態と同様の動作が可能であり、また第３の実施形態と同様の効果を得ることができる。
【００７８】
（第６の実施形態）
第６の実施形態は、第１の実施形態の変形例であり、フィン構造を有するスピントランジスタ１０において、磁化方向が固定された第１の強磁性層１４及び第３の強磁性層１７上にそれぞれ、これらの磁化方向を強固に固定するための反強磁性層を積層するようにしている。
【００７９】
図１６は、本発明の第６の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図１７は、図１６に示したスピントランジスタ１０の構造を示す斜視図である。なお、図１７ではフィン１２及びチャネル領域１３の構成の理解を容易にするために、ゲート電極１９及びゲート絶縁膜１８の図示を省略している。
【００８０】
第１の強磁性層１４上には、反強磁性層２４が設けられている。反強磁性層２４上には、電極２０が設けられている。反強磁性層２４は、第１の強磁性層１４の磁化方向を固定するために用いられる。すなわち、第１の強磁性層１４と反強磁性層２４との交換結合により、第１の強磁性層１４の磁化が一方向に固定される。同時に、第１の強磁性層１４と反強磁性層２４との交換結合により、第１の強磁性層１４には高い磁気異方性エネルギーが付与され、磁化固定層としての機能が付与される。
【００８１】
第３の強磁性層１７上には、反強磁性層２５が設けられている。反強磁性層２５上には、電極２２が設けられている。反強磁性層２５は、第３の強磁性層１７の磁化方向を固定するために用いられる。すなわち、第３の強磁性層１７と反強磁性層２５との交換結合により、第３の強磁性層１７の磁化が一方向に固定される。同時に、第３の強磁性層１７と反強磁性層２５との交換結合により、第３の強磁性層１７には高い磁気異方性エネルギーが付与され、磁化固定層としての機能が付与される。
【００８２】
反強磁性層２４及び２５としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを用いることができる。
【００８３】
このように構成されたスピントランジスタ１０では、第１の強磁性層１４及び第３の強磁性層１７の磁化安定性を得ることができる。これにより、スピントランジスタ１０の安定した動作を実現することができる。
【００８４】
なお、本実施形態は、第２の実施形態に適用することも可能である。すなわち、図６に示したスピントランジスタ１０において、第１の強磁性層１４及び第３の強磁性層１７上にそれぞれ、反強磁性層２４及び２５を積層する。これにより、第１の強磁性層１４及び第３の強磁性層１７の磁化安定性を得ることができる。
【００８５】
さらに、本実施形態は、第３の実施形態に適用することも可能である。すなわち、図９に示したスピントランジスタ１０において、第１の強磁性層１４及び第３の強磁性層１７上にそれぞれ、反強磁性層２４及び２５を積層する。これにより、第１の強磁性層１４及び第３の強磁性層１７の磁化安定性を得ることができる。
【００８６】
（第７の実施形態）
第７の実施形態は、第１の実施形態の変形例であり、強磁性層と半導体基板（フィンを含む）との間に、トンネルバリア層を設けるようにしている。このトンネルバリア層の付与により、チャネル領域１３に高スピン偏極率で電子を注入することができる。
【００８７】
図１８は、本発明の第７の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図１９は、図１８に示したスピントランジスタ１０の構造を示す斜視図である。なお、図１９ではフィン１２及びチャネル領域１３の構成の理解を容易にするために、ゲート電極１９及びゲート絶縁膜１８の図示を省略している。
【００８８】
第１の強磁性層１４の底面及び側面には、トンネルバリア層２６が設けられている。すなわち、トンネルバリア層２６は、第１の強磁性層１４とフィン１２との間に設けられている。また、トンネルバリア層２６は、第１の強磁性層１４と半導体基板１１との間に設けられている。
【００８９】
第２の強磁性層１５の底面及び側面には、トンネルバリア層２７が設けられている。すなわち、トンネルバリア層２７は、第２の強磁性層１５とフィン１２との間に設けられている。また、トンネルバリア層２７は、第２の強磁性層１５と半導体基板１１との間に設けられている。
【００９０】
トンネルバリア層２６及び２７としては、
（ａ）Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｍｇ（マグネシウム）、Ｔｉ（チタン）などの酸化物或いは窒化物
（ｂ）ＳｒＴｉＯ、ＮｄＧａＯ
などを用いることができる。
【００９１】
このように構成されたスピントランジスタ１０では、トンネルバリア層を付与したことにより、チャネル領域１３に高スピン偏極率で電子を注入することができる。この結果、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向の変化に伴うコンダクタンスの変化を大きくすることができる。
【００９２】
また、このトンネルバリア層は、半導体基板１１の表面（或いは、フィン１２の表面）と第１の強磁性層１４との間で生じうる反応（相互拡散など）や、半導体基板１１の表面（或いは、フィン１２の表面）と第２の強磁性層１５との間で生じうる反応をそれぞれ防止する役割を果たす。従って、第１の強磁性層１４と半導体基板１１の表面との間の接合、及び第２の強磁性層１５と半導体基板１１の表面との間の接合を良好に形成することができ、スピントランジスタ１０の製造歩留まりを向上させることが可能である。
【００９３】
なお、本実施形態は、第２乃至第６の実施形態を適用することも可能であることは勿論である。
【００９４】
（第８の実施形態）
第８の実施形態は、第１の実施形態の変形例であり、フィン構造を有するＭＯＳトランジスタのソース領域上に第１の強磁性層１４を設け、ドレイン領域上に第２の強磁性層１５を設けるようにしている。すなわち、第１の強磁性層１４及び第２の強磁性層１５は、第１の実施形態のようにフィン１２の両側に配置されず、フィン１２上に設けられる。
【００９５】
図２０は、本発明の第８の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図２１は、図２０に示したスピントランジスタ１０のチャネル領域１３をチャネル幅方向に切断した断面図である。図２２は、図２０に示したスピントランジスタ１０のソース領域３２をチャネル幅方向に切断した断面図である。
【００９６】
半導体基板１１上には、Ｘ方向に延在するように、例えば２個のフィン１２が設けられている。フィン１２の上部には、離間したソース領域３２及びドレイン領域３３が設けられている。なお、ドレイン領域３３は、図２２に示したソース領域３２と同じ形状である。ソース領域３２及びドレイン領域３３は、フィン１２の上面から、高濃度のＮ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）など）を導入して形成されたＮ＋拡散領域から構成されている。
【００９７】
フィン１２の上部でソース領域３２及びドレイン領域３３間には、Ｐ型のチャネル領域１３が設けられている。チャネル領域１３上には、ゲート絶縁膜１８、ゲート電極１９、電極２１が順に積層されている。
【００９８】
ソース領域３２上には、トンネルバリア層２６、第１の強磁性層１４、電極２０が順に積層されている。ドレイン領域３３上には、トンネルバリア層２７、第２の強磁性層１５、非磁性層１６、第３の強磁性層１７、電極２２が順に積層されている。
【００９９】
このようにしてスピントランジスタ１０を構成した場合でも、第１の実施形態と同様の効果を得ることができる。また、本実施形態に、第４乃至第６の実施形態を適用することも可能である。
【０１００】
（第９の実施形態）
第９の実施形態は、第２の実施形態の変形例であり、傾斜ステップ基板にＭＯＳトランジスタを形成し、さらにこのＭＯＳトランジスタのソース領域上に第１の強磁性層１４を設け、ドレイン領域上に第２の強磁性層１５を設けるようにしている。
【０１０１】
図２３は、本発明の第９の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図２４は、図２３に示したスピントランジスタ１０のチャネル領域１３をチャネル幅方向に切断した断面図である。図２５は、図２３に示したスピントランジスタ１０のソース領域３２をチャネル幅方向に切断した断面図である。
【０１０２】
傾斜ステップ基板１１は、Ｘ方向に延在し、かつ上面が傾斜した半導体層２３を例えば４個備えている。各半導体層２３の傾斜面に相当する上部には、離間したソース領域３２及びドレイン領域３３が設けられている。なお、ドレイン領域３３は、図２５に示したソース領域３２と同じ形状である。ソース領域３２及びドレイン領域３３は、半導体層２３の傾斜面から、高濃度のＮ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）など）を導入して形成されたＮ＋拡散領域から構成されている。
【０１０３】
半導体層２３の上部でソース領域３２及びドレイン領域３３間には、Ｐ型のチャネル領域１３が設けられている。チャネル領域１３上には、ゲート絶縁膜１８、ゲート電極１９、電極２１が順に積層されている。
【０１０４】
ソース領域３２上には、トンネルバリア層２６、第１の強磁性層１４、電極２０が順に積層されている。ドレイン領域３３上には、トンネルバリア層２７、第２の強磁性層１５、非磁性層１６、第３の強磁性層１７、電極２２が順に積層されている。
【０１０５】
このようにしてスピントランジスタ１０を構成した場合でも、第２の実施形態と同様の効果を得ることができる。また、本実施形態に、第４乃至第６の実施形態を適用することも可能である。
【０１０６】
（第１０の実施形態）
第１０の実施形態は、第３の実施形態の変形例であり、半導体基板にＭＯＳトランジスタを形成し、さらにこのＭＯＳトランジスタのソース領域上に第１の強磁性層１４を設け、ドレイン領域上に第２の強磁性層１５を設けるようにしている。
【０１０７】
図２６は、本発明の第１０の実施形態に係るスピントランジスタ１０の構造を示す断面図である。図２７は、図２６に示したスピントランジスタ１０の平面図である。なお、図２７では、チャネル領域１３の構成の理解を容易にするために、ゲート電極１９及びゲート絶縁膜１８の図示を省略している。
【０１０８】
半導体基板１１内には、離間したソース領域３２及びドレイン領域３３が設けられている。ソース領域３２及びドレイン領域３３は、半導体基板１１に高濃度のＮ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）など）を導入して形成されたＮ＋拡散領域から構成されている。
【０１０９】
半導体基板１１内でソース領域３２及びドレイン領域３３間には、Ｘ方向に延在するように、Ｐ型のチャネル領域１３が例えば４個設けられている。チャネル領域１３上には、ゲート絶縁膜１８、ゲート電極１９、電極２１が順に積層されている。
【０１１０】
ソース領域３２上には、トンネルバリア層２６、第１の強磁性層１４、電極２０が順に積層されている。ドレイン領域３３上には、トンネルバリア層２７、第２の強磁性層１５、非磁性層１６、第３の強磁性層１７、電極２２が順に積層されている。
【０１１１】
このようにしてスピントランジスタ１０を構成した場合でも、第３の実施形態と同様の効果を得ることができる。また、本実施形態に、第４乃至第６の実施形態を適用することも可能である。
【０１１２】
（第１１の実施形態）
第１１の実施形態は、スピントランジスタ１０を用いた磁気メモリの構成例である。図２８は、本発明の第１１の実施形態に係る磁気メモリの構成を示す回路図である。
【０１１３】
メモリセルアレイ４１は、複数のスピントランジスタ１０がマトリクス状に配列されて構成されている。データの記憶単位である１つのメモリセルは、１つのスピントランジスタ１０により構成される。このスピントランジスタ１０としては、第１乃至第１０の実施形態で示したスピントランジスタ１０のいずれかが用いられる。
【０１１４】
具体的には、磁化方向が可変の第２の強磁性層１５を記憶部として用い、データを第２の強磁性層１５の磁化方向として記憶する。そして、磁化方向が固定された第１の強磁性層１４と磁化方向が可変の第２の強磁性層１５との間に生ずる磁気抵抗効果を利用して当該データを読み出すことで、スピントランジスタ１０をメモリセルとして利用することができる。
【０１１５】
スピントランジスタ１０のドレインは、カラム方向に延在するビット線ＢＬに電気的に接続されている。スピントランジスタ１０のソースは、カラム方向に延在するビット線／ＢＬに電気的に接続されている。
【０１１６】
ビット線ＢＬの一端には、ＣＭＯＳタイプの第１の電源回路４３が接続されている。第１の電源回路４３は、直列に接続されたＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１を備えている。ＭＯＳトランジスタＰ１のソースは、電源端子Ｖｄｄに接続されている。ＭＯＳトランジスタＮ１のソースは、接地端子Ｖｓｓに接続されている。ＭＯＳトランジスタＰ１とＮ１との接続点には、ビット線ＢＬが接続されている。ＭＯＳトランジスタＰ１のゲートには、制御信号Ａが入力される。ＭＯＳトランジスタＮ１のゲートには、制御信号Ｂが入力される。
【０１１７】
ビット線／ＢＬの一端には、ＣＭＯＳタイプの第２の電源回路４４が接続されている。第２の電源回路４４は、直列に接続されたＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２を備えている。ＭＯＳトランジスタＰ２のソースは、電源端子Ｖｄｄに接続されている。ＭＯＳトランジスタＮ２のソースは、接地端子Ｖｓｓに接続されている。ＭＯＳトランジスタＰ２とＮ２との接続点には、ビット線／ＢＬが接続されている。ＭＯＳトランジスタＰ２のゲートには、制御信号Ｃが入力される。ＭＯＳトランジスタＮ２のゲートには、制御信号Ｄが入力される。
【０１１８】
ビット線ＢＬの他端には、第３の電源回路４５が接続されている。第３の電源回路４５は、ＮチャネルＭＯＳトランジスタＮ３を備えている。ＭＯＳトランジスタＮ３のソースは、接地端子Ｖｓｓに接続されている。ＭＯＳトランジスタＮ３のドレインは、ビット線ＢＬに接続されている。ＭＯＳトランジスタＮ３のゲートには、データ読み出し時にハイレベルとなる制御信号Ｅが入力される。
【０１１９】
ビット線／ＢＬの他端には、カラム選択スイッチとしてのＮチャネルＭＯＳトランジスタＳＴを経由して、センスアンプＳＡが接続されている。センスアンプＳＡは、例えば、差動増幅器から構成され、ビット線／ＢＬの読み出し電圧Ｖｒとリファレンス電圧Ｖｒｅｆとに基づいて、スピントランジスタ１０に記憶されたデータを判定する。センスアンプＳＡの出力信号は、選択されたスピントランジスタ１０の読み出しデータとなる。ＭＯＳトランジスタＳＴのゲートには、カラムデコーダ（図示せず）から供給されるカラム選択信号Ｆが入力される。
【０１２０】
スピントランジスタ１０のゲートには、ワード線ＷＬが接続されている。ワード線ＷＬは、ロウデコーダ４２に接続されている。ロウデコーダ４２は、ワード線ＷＬを介して、スピントランジスタ１０のオン／オフを制御する。
【０１２１】
次に、このように構成された磁気メモリの動作について説明する。まず、スピントランジスタ１０へのデータの書き込み動作について説明する。
【０１２２】
スピントランジスタ１０へデータ“０”を書き込む場合には、選択ワード線ＷＬにスピントランジスタ１０がオンするゲート電圧を印加し、さらに、制御信号Ａ及びＢをハイレベル、制御信号Ｃ及びＤをローレベルにする。これにより、スピントランジスタ１０には、第１の電源回路４３から第２の電源回路４４に向かうスピン注入電流が流れる。なお、本実施形態では、電流とは、電子の流れをいうものとする。
【０１２３】
一方、スピントランジスタ１０へデータ“１”を書き込む場合には、選択ワード線ＷＬにスピントランジスタ１０がオンするゲート電圧を印加し、さらに、制御信号Ａ及びＢをローレベル、制御信号Ｃ及びＤをハイレベルにする。これにより、スピントランジスタ１０には、第２の電源回路４４から第１の電源回路４３に向かうスピン注入電流が流れる。なお、データ書き込み時は、第３の電源回路４５及びセンスアンプＳＡは、非活性化される。このようにして、スピントランジスタ１０にデータ“０”或いは“１”を書き込むことができる。
【０１２４】
次に、スピントランジスタ１０からのデータの読み出し動作について説明する。データ読み出しの場合には、選択ワード線ＷＬにスピントランジスタ１０がオンするゲート電圧を印加し、さらに、制御信号Ｅをハイレベル、カラム選択信号Ｆをハイレベルにする。これにより、読み出し電流は、第３の電源回路４５からスピントランジスタ１０を経由してセンスアンプＳＡに流れる。この時、センスアンプＳＡは、読み出し電位Ｖｒと参照電位Ｖｒｅｆとを比較してデータを出力する。
【０１２５】
なお、データ読み出し時には、第１の電源回路４３及び第２の電源回路４４は、非活性化される。また、読み出し電流は、スピン注入電流よりも小さく設定し、読み出し時に誤書き込みが発生するのを防止する。このようにして、スピントランジスタ１０に記憶されたデータを読み出すことができる。
【０１２６】
以上詳述したように本実施形態によれば、第１乃至第１０の実施形態で示したスピントランジスタ１０のいずれかを用いて磁気メモリを構成することができる。また、データの記憶単位である１つのメモリセルを１つのスピントランジスタ１０のみで構成することができるため、メモリセルアレイの構成が容易である。
【０１２７】
（実施例１）
次に、第１の実施形態で示したフィン構造を有するスピントランジスタ１０のより具体的な実施例について説明する。本実施例では、第１の実施形態で示したフィン構造を有するスピントランジスタ１０に、さらに、反強磁性層２４，２５、及びトンネルバリア層２６，２７を付加したスピントランジスタを作製した。図２９及び図３０は、実施例１に係るスピントランジスタ１０の製造工程を示す断面図である。
【０１２８】
図２９に示すように、基板１１Ａ、ＢＯＸ絶縁層１１Ｂ、ＳＯＩ層が順に積層されたＳＯＩ基板を準備し、通常のＣＭＯＳプロセスを用いてＢＯＸ絶縁層１１Ｂ上に素子分離絶縁層Ｉ１，Ｉ２、及び活性層を形成する。
【０１２９】
続いて、活性層上にＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜を堆積し、フォトリソグラフィを用いてこの絶縁膜をパターニングする。続いて、レジスト層を除去した後に、上記絶縁膜をハードマスクとしてＲＩＥ（Reactive Ion Etching）法を用いて活性層をエッチングし、ＢＯＸ絶縁層１１Ｂ上に複数のフィン１２を形成する。
【０１３０】
続いて、各フィン１２に不純物をイオン注入して、各フィン１２にキャリアの通路であるチャネル領域１３を形成する。
【０１３１】
続いて、フィン１２の露出した表面に、熱酸化法を用いてゲート絶縁膜１８を形成する。続いて、ゲート絶縁膜１８上にゲート電極１９となるメタル層をスパッタリング法若しくはＣＶＤ法により堆積する。続いて、フォトリソグラフィを用いてメタル層をパターニングすることにより、ゲート電極１９を形成する。
【０１３２】
続いて、図３０に示すように、フィン１２の両端部にトンネルバリア層２６及び２７となるＳｉＯ２層を形成する。続いて、トンネルバリア層２６及び２７上にそれぞれ、第１の強磁性層１４及び第２の強磁性層１５となるＣｏＦｅ（３ｎｍ）、Ｔａ（５ｎｍ）を順に堆積する。
【０１３３】
続いて、第１の強磁性層１４以外の領域をレジスト層で保護した後に、第１の強磁性層１４上のＴａ層を除去する。続いて、第１の強磁性層１４上に、反強磁性層２４となるＰｔＭｎ（２０ｎｍ）、電極２０となるＡｌを順に堆積する。その後、必要な箇所以外のＰｔＭｎ層、及びＡｌ層を除去する。なお、上記Ｔａ層の除去と、ＰｔＭｎ層の成膜プロセスとを行うチャンバー間は搬送室を介して接続されており、真空を保ったまま試料を移動することができる。また、第１の強磁性層１４及び反強磁性層２４は、指向性の良いスパッタ装置を用いて成膜することが望ましい。
【０１３４】
続いて、第２の強磁性層１５以外の領域をレジスト層で保護した後に、第２の強磁性層１５上のＴａ層を除去する。続いて、第２の強磁性層１５上に、非磁性層１６となるＣｕ、第３の強磁性層１７となるＣｏ９０Ｆｅ１０、反強磁性層２５となるＰｔＭｎ（２０ｎｍ）、電極２０となるＡｌを順に堆積する。
【０１３５】
続いて、各層のパターニングを行った後に、層間絶縁層やコンタクトホールを形成し、測定電極となるＡｌ配線を形成する。最後に、試料に、１Ｔの一様磁場中で２７０℃１時間のアニール処理を行う。
【０１３６】
上記の手順で作製した本実施例のスピントランジスタ１０に対して、ドレイン電流Ｉｄ(P)、及びＩｄ(AP)を測定する。測定手順は次の通りである。
【０１３７】
まず、閾値電圧Ｖｔｈ以上のゲート電圧を電極２１に印加した後に磁場を掃引し、スピン注入により、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向を略平行に設定する。そして、電極２０及び２２間に電圧を印加して、ドレイン電流Ｉｄ(P)を測定する。続いて、外部磁場を印加して、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向を略反平行に設定する。そして、電極２０及び２２間に電圧を印加して、ドレイン電流Ｉｄ(AP)を測定する。この場合のＩｄ(P)／Ｉｄ(AP)比は３程度である。
【０１３８】
次に、比較例として、合計したチャネル幅（すなわち、複数のチャネル領域１３の合計幅）は第１の実施例で作成したスピントランジスタ１０と同じであるが、この合計したチャネル幅と同じ１本のチャネル領域を有するスピントランジスタを作製する。この比較例のＩｄ(P)／Ｉｄ(AP)比を測定すると、２程度である。つまり、チャネル領域を複数に分割することで、スピン緩和が抑えられ、Ｉｄ(P)／Ｉｄ(AP)比を増大させることができる。
【０１３９】
（実施例２）
次に、第３の実施形態で細線チャネル構造を有するスピントランジスタ１０のより具体的な実施例について説明する。本実施例では、第３の実施形態で示した細線チャネル構造を有するスピントランジスタ１０に、さらに、反強磁性層２４，２５、及びトンネルバリア層２６，２７を付加したスピントランジスタを作製する。図３１及び図３２は、実施例２に係るスピントランジスタ１０の製造工程を示す断面図である。
【０１４０】
図３１に示すように、通常のＣＭＯＳプロセスを用いて、シリコン基板１１内に素子分離絶縁層Ｉ１及びＩ２を形成する。続いて、シリコン基板１１上に、複数の細線列からなるマスク層を形成した後、シリコン基板１１に不純物をイオン注入することで、シリコン基板１１内に複数のチャネル領域１３を形成する。
【０１４１】
続いて、シリコン基板１１の表面に、熱酸化法を用いてゲート絶縁膜１８となるシリコン酸化膜を成長させる。続いて、このゲート絶縁膜１８上に、ゲート電極１９となる多結晶シリコンを堆積する。続いて、この多結晶シリコン層に不純物をイオン注入し、さらに試料をアニール処理する。
【０１４２】
続いて、フォトリソグラフィ及びＲＩＥ法を用いて、ゲート電極１９及びゲート絶縁膜１８をパターニングする。続いて、ゲート電極１９の両側面に、自己整合プロセスを用いて、ＳｉＯ２からなる側壁Ｓ１及びＳ２を形成する。
【０１４３】
続いて、ゲート電極１９及び側壁Ｓ１，Ｓ２をマスクとして、ＲＩＥ法を用いて第１の強磁性層１４及び第２の強磁性層１５の形成予定領域である開口部Ｏ１及びＯ２をシリコン基板１１内に形成する。
【０１４４】
続いて、図３２に示すように、開口部Ｏ１及びＯ２内に、トンネルバリア層２６及び２７となるＳｉＯ２層を形成する。続いて、トンネルバリア層２６及び２７上にそれぞれ、第１の強磁性層１４及び第２の強磁性層１５となるＣｏＦｅ（３ｎｍ）、Ｔａ（５ｎｍ）を順に堆積する。
【０１４５】
続いて、第１の強磁性層１４以外の領域をレジスト層で保護した後に、第１の強磁性層１４上のＴａ層を除去する。続いて、第１の強磁性層１４上に、反強磁性層２４となるＰｔＭｎ（２０ｎｍ）、電極２０となるＡｌを順に堆積する。その後、必要な箇所以外のＰｔＭｎ層、及びＡｌ層を除去する。なお、上記Ｔａ層の除去と、ＰｔＭｎ層の成膜プロセスとを行うチャンバー間は搬送室を介して接続されており、真空を保ったまま試料を移動することができる。また、第１の強磁性層１４及び反強磁性層２４は、指向性の良いスパッタ装置を用いて成膜することが望ましい。
【０１４６】
続いて、第２の強磁性層１５以外の領域をレジスト層で保護した後に、第２の強磁性層１５上のＴａ層を除去する。続いて、第２の強磁性層１５上に、非磁性層１６となるＣｕ、第３の強磁性層１７となるＣｏ９０Ｆｅ１０、反強磁性層２５となるＰｔＭｎ（２０ｎｍ）、電極２０となるＡｌを順に堆積する。
【０１４７】
続いて、各層のパターニングを行った後に、層間絶縁層やコンタクトホールを形成し、測定電極となるＡｌ配線を形成する。最後に、試料に、１Ｔの一様磁場中で２７０℃１時間のアニール処理を行う。
【０１４８】
上記の手順で作製した本実施例のスピントランジスタ１０に対して、ドレイン電流Ｉｄ(P)、及びＩｄ(AP)を測定する。測定手順は次の通りである。
【０１４９】
まず、閾値電圧Ｖｔｈ以上のゲート電圧を電極２１に印加した後に磁場を掃引し、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向を略平行に設定し、ドレイン電流Ｉｄ(P)を測定した。続いて、第１の強磁性層１４と第２の強磁性層１５との相対的な磁化方向を略反平行に設定し、ドレイン電流Ｉｄ(AP)を測定した。この場合のＩｄ(P)／Ｉｄ(AP)比は３程度である。
【０１５０】
本実施例においても、チャネル領域を複数に分割することで、スピン緩和が抑えられ、Ｉｄ(P)／Ｉｄ(AP)比を増大させることができる。
【０１５１】
なお、上記各実施形態のスピントランジスタを用いて集積回路を構成してもよい。また、上記各実施形態のスピントランジスタを用いて再構成可能（reconfigurable)なロジック回路を構成してもよい。リコンフィギュラブルロジック回路とは、プログラムデータに基づいて、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる回路のことである。
【０１５２】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１５３】
【図１】本発明の第１の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図２】図１に示したスピントランジスタ１０の構造を示す斜視図。
【図３】図１に示した凸状半導体層（フィン）１２をＹ方向に切断したスピントランジスタ１０の断面図。
【図４】スピントランジスタ１０の変形例の構成を示す断面図。
【図５】図４に示したエンハンスメント型のスピントランジスタ１０の構造を示す斜視図。
【図６】本発明の第２の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図７】図６に示したスピントランジスタ１０の構造を示す斜視図。
【図８】図６に示した半導体層２３をＹ方向に切断したスピントランジスタ１０の断面図。
【図９】本発明の第３の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図１０】図９に示したスピントランジスタ１０の構造を示す平面図。
【図１１】図９に示したチャネル領域１３をＹ方向に切断したスピントランジスタ１０の断面図。
【図１２】本発明の第４の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図１３】図１２に示したフィン１２をＹ方向に切断したスピントランジスタ１０の断面図。
【図１４】本発明の第５の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図１５】図１４に示したフィン１２をＹ方向に切断したスピントランジスタ１０の断面図。
【図１６】本発明の第６の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図１７】図１６に示したスピントランジスタ１０の構造を示す斜視図。
【図１８】本発明の第７の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図１９】図１８に示したスピントランジスタ１０の構造を示す斜視図。
【図２０】本発明の第８の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図２１】図２０に示したスピントランジスタ１０のチャネル領域１３をチャネル幅方向に切断した断面図。
【図２２】図２０に示したスピントランジスタ１０のソース領域３２をチャネル幅方向に切断した断面図。
【図２３】本発明の第９の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図２４】図２３に示したスピントランジスタ１０のチャネル領域１３をチャネル幅方向に切断した断面図。
【図２５】図２３に示したスピントランジスタ１０のソース領域３２をチャネル幅方向に切断した断面図。
【図２６】本発明の第１０の実施形態に係るスピントランジスタ１０の構造を示す断面図。
【図２７】図２６に示したスピントランジスタ１０の平面図。
【図２８】本発明の第１１の実施形態に係る磁気メモリの構成を示す回路図。
【図２９】本発明の実施例１に係るスピントランジスタ１０の製造工程を示す断面図。
【図３０】図２９に続くスピントランジスタ１０の製造工程を示す断面図。
【図３１】本発明の実施例２に係るスピントランジスタ１０の製造工程を示す断面図。
【図３２】図３１に続くスピントランジスタ１０の製造工程を示す断面図。
【符号の説明】
【０１５４】
１０…スピントランジスタ、１１…半導体基板、１１Ａ…基板、１１Ｂ…ＢＯＸ絶縁層、１２…凸状半導体層（フィン）、１３…チャネル領域、１４…第１の強磁性層、１５…第２の強磁性層、１６…非磁性層、１７…第３の強磁性層、１８…ゲート絶縁膜、１９…ゲート電極、２０〜２２…電極、２３…半導体層、２４，２５…反強磁性層、２６，２７…トンネルバリア層、３０，３１…Ｎ＋拡散領域、３２…ソース領域、３３…ドレイン領域、４１…メモリセルアレイ、４２…ロウデコーダ、４３…第１の電源回路、４４…第２の電源回路、４５…第３の電源回路、ＢＬ，／ＢＬ…ビット線、ＷＬ…ワード線、Ｐ１，Ｐ２…ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ３，ＳＴ…ＮチャネルＭＯＳトランジスタ、ＳＡ…センスアンプ、ＷＬ…選択ワード線、Ｉ１，Ｉ２…素子分離絶縁層、Ｓ１，Ｓ２…側壁、Ｏ１，Ｏ２…開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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