(57)【特許請求の範囲】
【請求項１】
データ記憶装置を有する撮像システムであって、この撮像システムは、複数のピクセルを有するセンサアレイが設けられたチップを具えている当該撮像システムにおいて、前記ピクセルのうち第１の部分が、前記センサアレイに入射される光を表わす信号を生ぜしめるのに用いられ、前記ピクセルのうち第２の部分が、検査情報を有するプログラミングされたデータを記憶させるのに用いられ、前記ピクセルのうち前記第２の部分が、
回路を変更して第１論理状態のデータを表わしたピクセルと、
回路を変更せずに第２論理状態のデータを表わしたピクセルと
を有し、
回路を変更して第１論理状態のデータを表わした前記ピクセルが、変更された光感応領域を有している撮像システム。
【請求項２】
請求項１に記載の撮像システムにおいて、回路を変更して第１論理状態のデータを表わした前記ピクセルが無効化されている撮像システム。
【請求項３】
請求項１に記載の撮像システムにおいて、回路を変更して第１論理状態のデータを表わした前記ピクセルは変更しえないようになっている撮像システム。
【請求項４】
請求項１に記載の撮像システムにおいて、回路を変更して第１論理状態のデータを表わした前記ピクセルの各々の前記光感応領域が、ホトダイオードを有している撮像システム。
【請求項５】
請求項１に記載の撮像システムにおいて、回路を変更して第１論理状態のデータを表わした前記ピクセルの各々の前記光感応領域が、レーザ変更されている撮像システム。
【請求項６】
イメージセンサのピクセルアレイのうちの選択ピクセルをプログラミングするプログラミング工程により、このピクセルアレイ中にデータを記憶する工程を有するイメージセンサ動作方法において、前記プログラミング工程が更に、
前記選択ピクセルの第１のサブセットの回路を変更して、第１論理状態を表わすデータを前記選択ピクセルの前記第１のサブセット内に記憶する回路変更工程と、
前記選択ピクセルの第２のサブセットの回路を変更せずに、第２論理状態を表わすデータを前記選択ピクセルの前記第２のサブセット内に記憶する工程と
を有し、変更されたピクセルの前記第１のサブセットの回路が前記選択ピクセルの前記第１のサブセットの各ピクセルの光感応領域となるようにし、記憶するデータが検査情報を有するようにするイメージセンサ動作方法。
【請求項７】
請求項６に記載のイメージセンサ動作方法において、この方法が、前記ピクセルアレイ中に記憶された前記データを読出す工程を更に有するイメージセンサ動作方法。
【請求項８】
請求項７に記載のイメージセンサ動作方法において、この方法が、前記ピクセルアレイ中に記憶された前記データを解読する工程を更に有するイメージセンサ動作方法。
【請求項９】
請求項８に記載のイメージセンサ動作方法において、前記データを解読する前記工程が、前記ピクセルアレイ中に記憶された前記データを論理状態に変換する工程を有するイメージセンサ動作方法。
【請求項１０】
請求項６に記載のイメージセンサ動作方法において、前記データが更に製造情報を有するようにするイメージセンサ動作方法。
【請求項１１】
請求項６に記載のイメージセンサ動作方法において、前記データが更にピクセル識別情報を有するようにするイメージセンサ動作方法。
【請求項１２】
請求項６に記載のイメージセンサ動作方法において、前記検査情報が欠陥ピクセル情報を有するようにするイメージセンサ動作方法。
【請求項１３】
請求項６に記載のイメージセンサ動作方法において、前記データを記憶する前記工程が、前記データを記憶する前記ピクセルアレイ内の位置を決定する初期工程を有するイメージセンサ動作方法。
【請求項１４】
請求項１３に記載のイメージセンサ動作方法において、データを記憶する前記位置を決定する前記工程が、前記データを記憶する前記ピクセルアレイ内の行及び列を決定する工程を有するイメージセンサ動作方法。
【請求項１５】
請求項６に記載のイメージセンサ動作方法において、前記回路変更工程が、回路を無効化する工程を有するイメージセンサ動作方法。
【請求項１６】
請求項６に記載のイメージセンサ動作方法において、前記選択ピクセルの前記第１のサブセットの各ピクセルの前記光感応領域をホトダイオードとするイメージセンサ動作方法。
【請求項１７】
請求項１６に記載のイメージセンサ動作方法において、前記選択ピクセルの前記第１のサブセットの各ピクセルの前記光感応領域をレーザにより変更するイメージセンサ動作方法。
【請求項１８】
複数のピクセルを有するセンサアレイを具える半導体チップであって、前記ピクセルのうち第１の部分が、前記センサアレイに入射される光を表わす信号を生ぜしめるのに用いられ、前記ピクセルのうち第２の部分が、データを種々の信号状態として生ぜしめるのに用いられるようになっており、前記ピクセルのうち前記第２の部分が、欠陥ホトセンサを有して第１論理状態のデータを表わしているピクセルを具え、前記データが検査情報を有するようにする半導体チップ。
【請求項１９】
請求項１８に記載の半導体チップにおいて、前記データを生ぜしめるのに用いられる前記第２の部分のピクセルが更に、
欠陥ホトセンサを有さずに第２論理状態のデータを表わしているピクセル
を有している半導体チップ。
【請求項２０】
請求項１８に記載の半導体チップにおいて、前記欠陥ホトセンサがホトダイオードを有している半導体チップ。
【請求項２１】
請求項１８に記載の半導体チップにおいて、前記欠陥ホトセンサがレーザ変更されている半導体チップ。
【請求項２２】
プロセッサと、
このプロセッサに結合されているとともに複数のピクセルを有するピクセルセンサアレイと
を具えるプロセッサシステムにおいて、
前記ピクセルのうち第１の部分が、前記ピクセルセンサアレイに入射する光を表わす信号を生ぜしめるのに用いられ、前記ピクセルのうち第２の部分が、プログラミングされたデータを記憶させるのに用いられるようになっており、
プログラミングされたデータを記憶させるのに用いられた前記ピクセルの前記第２の部分が、
第１論理状態を表わすように構成されたピクセルであって、変更した光感応領域を有している当該ピクセルと、
第２論理状態を表わすように構成されたピクセルと
を具え、
記憶させる前記プログラミングされたデータが前記ピクセルセンサアレイの検査情報を有するようにしたプロセッサシステム。
【請求項２３】
請求項２２に記載のプロセッサシステムにおいて、前記変更した光感応領域が無効化されているプロセッサシステム。
【請求項２４】
請求項２２に記載のプロセッサシステムにおいて、前記変更した光感応領域が、ホトダイオードを有しているプロセッサシステム。
【請求項２５】
請求項２２に記載のプロセッサシステムにおいて、前記変更した光感応領域が、レーザ変更されているプロセッサシステム。
【請求項２６】
請求項２２に記載のプロセッサシステムにおいて、第１論理状態を表わすように構成された前記ピクセルが、前記光感応領域におけるホトセンサに代えて金属ヒューズを有しているプロセッサシステム。
【請求項２７】
請求項２６に記載のプロセッサシステムにおいて、第２論理状態を表わすように構成された前記ピクセルが、前記光感応領域におけるホトセンサに代えて金属ヒューズを有しているプロセッサシステム。
【請求項２８】
請求項１に記載の撮像システムにおいて、前記ピクセルのうち前記第２の部分が更に、ホトセンサに代えて金属ヒューズを有している撮像システム。
【請求項２９】
請求項６に記載のイメージセンサ動作方法において、この方法が更に、選択ピクセルの回路を更に変更することにより前記ピクセルアレイに記憶された前記データを再プログラミングする工程を有するイメージセンサ動作方法。
【請求項３０】
請求項６に記載のイメージセンサ動作方法において、前記選択ピクセルがホトセンサに代えてヒューズを有し、この方法が更に、
前記選択ピクセルの前記第１のサブセットの前記ピクセルのヒューズを、前記第１論理状態を表わすように設定する工程と、
前記第２のサブセットの前記ピクセルのヒューズを設定しない工程と
を有するイメージセンサ動作方法。
【請求項３１】
請求項１８に記載の半導体チップにおいて、前記ピクセルの前記第２の部分が再プログラミングしうるようになっている半導体チップ。
【請求項３２】
請求項２２に記載のプロセッサシステムにおいて、前記ピクセルの前記第２の部分が再プログラミングしうるようになっているプロセッサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体撮像装置に関するものであり、特にピクセルアレイを有し、その一部をプログラミングしてデータを記憶させるＣＭＯＳピクセルセンサイメージャに関するものである。
【背景技術】
【０００２】
現在の関心事は、低価格の撮像装置として用いられるＣＭＯＳ能動（アクティブ）ピクセルイメージャにある。ＣＭＯＳ能動ピクセルセンサ（ＡＰＳ）の代表的なピクセル回路を、図１を参照して以下に説明する。この図１では、このピクセル回路を符号１００で示してある。能動ピクセルセンサはピクセルユニットセル内に１つ以上の能動トランジスタを有することができ、ＣＭＯＳ技術に匹敵でき、受動ピクセルセンサに比べて読出し速度を速くしうる。図１に示すピクセルは、符号１５０で示してある３ＴＡＰＳピクセルである。ここで、３Ｔは当該技術分野で一般に用いられており、ピクセルを動作させるのに３つのトランジスタを用いることを示すものである。３ＴＡＰＳには、ホトダイオード１６２と、リセットトランジスタ１８４と、ソースホロワトランジスタ１８６と、行選択トランジスタ１８８とが含まれている。図１は単一のピクセルを動作させる回路を示しているが、実際には、イメージャは行及び列に配置された同じピクセルのＭ×Ｎアレイをもって構成されているということに注意すべきであり、以下に詳細に説明するように、行及び列選択回路を用いてアレイのピクセルがアクセスされる。
【０００３】
ホトダイオード１６２は入射光子を電子に変換し、これら電子をノードＡに集める。このノードＡにはソースホロワトランジスタ１８６のゲートが接続されており、従って、このソースホロワトランジスタ１８６がこのノードＡに現われる信号を増幅する。セル１５０を含む特定の行が行選択トランジスタ１８８により選択されると、トランジスタ１８６により増幅された信号が列ライン１７０を経て読出し回路に供給される。ホトダイオード１６２は光発生電荷を基板のドープ領域内に蓄積する。ＣＭＯＳイメージャは、光発生電荷を生ぜしめるために、ホトダイオード以外に光ゲート又はその他の光変換装置を有するようにしうることに注意すべきである。
【０００４】
リセット電圧源Ｖrst はリセットトランジスタ１８４を経てノードＡに選択的に結合される。リセットトランジスタ１８４のゲートは、リセット動作、すなわち、リセット電圧源Ｖrst をノードＡに接続するのを制御する作用をするリセット制御ライン１９１に結合されている。Ｖrst はＶddに等しくすることができる。行選択制御ライン１６０はアレイの同じ行における全てのピクセルに結合されている。電圧源Ｖddはソースホロワトランジスタ１８６に結合されており、このソースホロワトランジスタの出力端は行選択トランジスタ１８８を経て列ライン１７０に選択的に結合される。図１には図示していないが、列ライン１７０はアレイの同じ列における全てのピクセルに結合されており、代表的にはこの列ラインの下端に電流シンクが設けられている。行選択トランジスタ１８８のゲートは行選択ゲートライン１６０に結合されている。
【０００５】
当該技術分野において既知のように、２つの処理工程で、ピクセル１５０から値が読出される。電荷積分期間中、ホトダイオード１６２が光子を電子に変換し、これら電子がノードＡに集められる。ノードＡにおける電荷は、ソースホロワトランジスタ１８６により増幅され、行アクセストランジスタ１８８により列ライン１７０に選択的に供給される。リセット期間中は、リセットトランジスタ１８４がターンオンされることにより、ノードＡがリセットされ、リセット電圧Ｖrst がノードＡに印加され、次に、この電圧が、ソースホロワトランジスタ１８６により、動作させられている行選択トランジスタ１８８を介して列ライン１７０に読出される。その結果、２つの異なる値、すなわち、リセット電圧Ｖrst 及びイメージ信号電圧Ｖsig がピクセルから読出され、列ライン１７０により読出し回路に送られ、この読出し回路において、当該技術分野において既知のように他の処理のために各電圧がサンプル‐ホールド処理される。
【０００６】
各行における全てのピクセルは対応の列ライン上に同時に読出され、列ラインはリセット及び信号電圧の読出しのために順次に駆動される。ピクセルの行も対応の列ライン上に順次に読出される。
【０００７】
図２は、ＣＭＯＳ能動ピクセルセンサ集積回路チップを示しており、これはピクセルアレイ２３０と、コントローラ２３２とを有し、コントローラ２３２は、当業者にとって一般に知られているように、ピクセル内に記憶された信号の読出しを制御するタイミング及び制御信号を生じる。代表的なアレイはＭ×Ｎ個のピクセルの寸法を有するが、ピクセルアレイ２３０の寸法は特定の適用分野に依存する。イメージャでは、列並列読出し機構を用いて１行が同時に読出される。コントローラ２３２は、行アドレス回路２３４及び行ドライバ２４０の動作を制御することによりアレイ２３０中のピクセルの特定の行を選択する。選択した行のピクセルに記憶された電荷信号は、前述したように列ライン１７０（図１）を介して読出し回路２４２に供給される。次に、各列から読出されたピクセル信号を、列アドレス回路２４４を用いて順次に読出すことができる。読出しリセット信号及び積分電荷信号に相当する微分（差分）ピクセル信号（Ｖrst , Vsig）がそれぞれ読出し回路２４２の出力Ｖout1及びＶout2として取り出される。
【０００８】
図３は、ピクセル３５０の行３２１及び列３４９をより一層明瞭に示している。各列は複数行のピクセル３５０を有する。特定の列におけるピクセル３５０の信号はこの列と関連する読出し回路３５１に読出すことができる。この読出し回路３５１は、ピクセルリセット信号（Ｖrst ）及び積分電荷信号（Ｖsig ）を記憶するためのサンプル‐ホールド回路を有する。従って、読出し回路３５１に記憶された信号を、ピクセル３３０のアレイ全体に共通な出力段３５４に列順次に読出すことができる。次に、これらアナログ出力信号を例えば、微分アナログ回路に供給し、この回路によりリセット信号と積分電荷信号との差をとり、その結果をアナログ‐デジタル変換器（ＡＤＣ）に供給するようにするか、又はリセット信号と積分電荷信号とを直接アナログ‐デジタル変換器に供給するようにすることができる。
【０００９】
図４は、サンプル‐ホールド読出し回路４０１と増幅器４３４とを有する列読出し回路３５１をより一層明瞭に示している。図４の回路は、サンプル‐ホールド処理を行い、次に、出力段３５４（図３）による後の使用のためにＶrst 及びＶsig の値を増幅することができる。
【００１０】
製造に際しては、通常、撮像用の各ピクセルアレイが個々に検査される。これらの検査により、欠陥のあるピクセル回路、ピクセル信号レベル及びその他のアレイ特性を検出し、情報はロット及び個々の装置の識別番号に基づいて記憶される。検査中に得られる情報を用いて、例えば、欠陥ピクセルを補償したり、ピクセル信号レベル及びその他の検査したピクセル特性を区別することにより、装置の動作を向上させることができる。
【００１１】
更に、撮像センサは、これらを製造している際には識別不可能である。セキュリティ／識別値は、完全なシステムが製造された後に割り当てられ、従って、追加の製造工程が生じ、これが製造費の増大につながる。更に、識別番号を割り当てる前に、欠陥のあるピクセル情報を追跡することに関する管理上の負担もある。その理由は、センサや、ピクセルに関する欠陥ピクセル情報を、製造処理全体に亘って物理的に追跡する必要がある為である。製造段階でセンサが誤配置されると、集積回路の撮像アレイや、順序付けが間違ったその他の全ての集積回路の撮像アレイを再度検査する必要がある。
【００１２】
各センサ当りある個数の欠陥画素が許容されると、所定数のセンサが利用可能とみなされ、製造費は正当なものとなる。これらのセンサでは、欠陥であるとみなされたピクセルはセンサ全体に対して予め決定した個数を越えないばかりか、予め決定した領域内の予め決定した個数をも越えない。これらピクセルの位置は検査中に見いだされるが、このことは、前述したように製造中にこの情報を追跡するために管理上の負担となる。更に重要なことに、センサにより欠陥ピクセルに関する情報が供給されるのを確実にすることは、センサの製造費の増大につながる。例えば、センサを製造する企業は、カメラを製造する企業に欠陥ピクセル情報を提供する必要がある。欠陥情報は殆どの場合、個別の媒体（例えば、フロッピーディスク、コンピュータ可読テープ、又はその他のコンピュータ可読媒体）に与えられ、このことが価格の増大につながる。この場合も、各センサとその欠陥ピクセル情報との整合をとる問題が生じる。
【００１３】
ＣＭＯＳセンサアレイに対するピクセル情報及び識別情報を記憶するためのオンチッププログラマブルメモリを有するＣＭＯＳイメージャは既知である。例えば、Heller氏等の発明による米国特許第 6,396,539号明細書には、複雑でかさばるオンチッププログラマブルフラッシュメモリが開示されている。プログラマブルメモリを使用するには、追加の記憶回路（すなわち、メモリ）と、メモリにおける情報の読出し、書込み及び解読を行う関連の回路とを必要とする。メモリを構成するのに必要とする追加の回路量を最少にするオンチップ記憶システムを有するイメージセンサを提供するのが望ましい。更に、記憶された情報をアクセス及び解読する追加の回路を必要としないオンチップ記憶システムを提供するのが望ましい。更に、ピクセルアレイ情報を後の使用のためにチップ上に記憶させる簡便な方法も望ましい。
【発明の開示】
【００１４】
本発明は、ＣＭＯＳイメージセンサアレイであって、その一部として情報記憶システムを有する当該ＣＭＯＳイメージセンサアレイを提供する。識別番号、ピクセル欠陥位置及びヒューズＩＤ情報のようなピクセル情報はイメージセンサアレイ内に記憶される。ホトダイオードをレーザヒューズとして用いることにより、ピクセルアレイの１行又は複数の行を、種々の情報を記憶するようにプログラミングすることができる。本発明のシステムは情報を復号するのに現存の構造を用いる為、追加の回路を必要としない。
【００１５】
本発明の上述した及びその他の特徴及び利点は、添付図面と関連させた本発明の以下の詳細な説明から更に容易に理解されるであろう。
【実施例】
【００１６】
以下の説明では、本発明を実行しうる特定の実施例の一部を示す添付図面を参照する。これらの実施例は、当業者が本発明を実施及び使用しうるように詳細に説明したものであり、これらの特定の実施例には、本発明の精神及び範囲を逸脱することなく、構造的、論理的、その他の変更を加えうることに注意すべきである。
【００１７】
本発明では、ＣＭＯＳピクセルアレイの一部を、情報を記録するようにプログラミングする。特に、情報を記録するために、ヒューズ回路としてホトダイオードを用いる。
【００１８】
Ｍ×Ｎ個のＣＭＯＳピクセルより成るアレイでは、アレイの検査中に、欠陥のある行及び列が見つかった場合に冗長性を得るために、アレイの設計に当たって、ピクセルの追加の行及び列の双方又はいずれか一方を導入するのが一般的である。本発明によれば、追加の行及び列の双方又はいずれか一方を用いて、追加のピクセルアレイ情報を記憶させる。情報は、アレイ内に二進形態でプログラミングする。すなわち、各ピクセルは、“１”又は“０”の何れかを表わすようにプログラミングする。従って、（行中の）一連のピクセルは、情報の一連の二進ビットを表わすのに用いる。ピクセルアレイ中の代表的な行に３８０〜１０２４個のホトダイオードを接続しうる場合には、多量の情報を記憶しうる。例えば、符号化情報は欠陥セルの位置及び製造ロット情報を識別しうる。
【００１９】
図５は、本発明の代表的な実施例を示す。図５には、ＣＭＯＳピクセルアレイ５１０の行５２１の一部が示されており、これは、数個の代表的なピクセル５５２ａ、５５２ｂ、５５２ｃ、５５２ｙ及び５５２ｚを有している。行５２１には５個のみのピクセル５５２が示されているが、本発明はこの個数に限定されるものではない。ピクセル５５２ｂ、５５２ｃ及び５５２ｙは故意に物理的に“変更”したものとして示してある。好適な実施例では、データを表わすのにビットにはどんな論理状態が必要かを決定することにより、ピクセルをプログラミングする。ピクセルは、その所望の論理状態に応じて変更することができ、この場合、変更されたピクセルが第１論理状態を表わし、変更されないピクセルが第２論理状態を表わすようにする。好適実施例では、製造中にヒューズにレーザ又は充分な電圧を与えるのと同様に、製造中にホトダイオードにレーザを与えて、このホトダイオードを欠陥のあるものとすることにより、ピクセルを変更する。対応のホトダイオードに“×”印を付して示すピクセル５５２ｂ、５５２ｃ及び５５２ｙは、これらピクセル５５２ｂ、５５２ｃ及び５５２ｙが故意に欠陥のあるホトダイオードを製造しているということを表わしている。
【００２０】
ピクセルアレイ５１０の製造、検査及びデータ記憶処理に際しては、現存の行及び列のスイッチングトランジスタを用いることにより、個々のピクセル５５２を書込みのために選択する。あるピクセル５５２が選択されると、充分な電圧のレーザが与えられてこの選択したピクセルのホトダイオード５６２が欠陥のあるものとされる。このように、プログラミングは、データ情報パターンに応じて欠陥のあるもの又は欠陥のないものの何れかとしてプログラミングされたピクセル５５２として、全てのデータが適切に記憶されるまで続行される。
【００２１】
ピクセルアレイ５１０に記憶された、プログラミングされたデータは、現存の回路構造を用いてアクセス及び読出しされる。ピクセルアレイ５１０におけるプログラミングされたデータに対するアクセスは、ピクセル５５２又は特にピクセルの行５２１を読出すための当該技術分野で既知のアクセスと同じであり、データは行デコーダ２３４及び列デコーダ２４４（図２）によりアクセスされ、選択されたヒューズが読出されて、記憶されたデータが決定される。故意に変更したホトダイオード５６２は欠陥のある又は間違ったホトダイオード電圧として現われるとともに１つの論理状態、例えば、“０”として読出され、欠陥のないホトダイオード５６２は他の論理状態、例えば、“１”として読出される。現存の回路が、読出された電圧をアナログデータ形態、例えば、ピクセル５５２から読出された電圧レベルをデジタルデータ形態、例えば、“０”又は“１”に変換する。
【００２２】
代表的な実施例の他の観点では、光感応領域又はホトダイオードに代えてピクセル内に金属ヒューズを用いる。金属ヒューズのプログラミング及びピクセルからの信号の読出しは上述した方法に類似している。好適実施例では、イメージャアレイの最上部の行をプログラミング用に採用し、従って、この最上部の行におけるピクセルは光感応領域に代えて金属ヒューズを有する。本発明の更に他の観点では、ピクセルを再プログラミング可能とする。例えば、１つの論理状態を表わすようにピクセルをプログラミングするが、このピクセルを、後に他の論理状態を表わすように再プログラミングしうるようにする。
【００２３】
本発明の方法及び装置の観点は、イメージ出力信号を生じる図６に示すイメージャ装置１１４０内に具現する。このイメージ出力信号は、図６にも示すプロセッサシステム１１００にも用いることができる。コンピュータシステムのようなプロセッサ主体のシステムは一般に、例えば、マイクロプロセッサのような中央処理ユニット（ＣＰＵ）１１１０を有し、このＣＰＵ１１１０が１つ以上のバス１１７０を介して１つ以上の入力／出力（Ｉ／Ｏ）装置１１５０と通信する。ＣＰＵ１１１０は、代表的にメモリコントローラを用いて、１つ以上のバス１１７０を介してランダムアクセスメモリ（ＲＡＭ）とデータの交換をも行う。このプロセッサシステムは、フロッピーディスクドライブ１１２０及びコンパクトディスク（ＣＤ）ＲＯＭドライブ１１３０のような周辺装置をも有することができ、これら周辺装置も１つ以上のバス１１７０を介してＣＰＵ１１１０と通信する。
【００２４】
本発明の好適実施例を上述したが、これらは本発明の例示にすぎず、本発明はこれらの実施例に限定されるものではないことに注意すべきである。本発明の精神又は範囲を逸脱することなく、追加、削除、置換及びその他の変更を行いうるものである。例えば、ホトダイオードを含むピクセルを開示したが、他の種類のピクセルを用いることができる。他の種類の光収集装置、例えば、光ゲートを用いることもできる。上述した実施例では、特定の個数のトランジスタ、ホトダイオード、導電性ライン又はピクセルの種類（例えば、３Ｔ、４Ｔ）等を開示したが、本発明はこれらの個数に限定されるものではない。更に、好適実施例では、能動ピクセルを用いることを開示したが、受動ピクセルやダミーピクセルを用いることもできる。更に、プログラミングのために選択するピクセルは、冗長性を得るためのイメージアレイにおける追加の列及び行に配置するのに限定されるものではない。従って、本発明は上述したことによって限定されるものではなく、特許請求の範囲の記載によってのみ限定されるものである。
【図面の簡単な説明】
【００２５】
【図１】図１は、従来の能動ピクセルである。
【図２】図２は、従来のＣＭＯＳ能動センサチップのブロック線図である。
【図３】図３は、従来の能動ピクセルアレイ及び関連の読出し回路のブロック線図である。
【図４】図４は、従来の列読出し回路である。
【図５】図５は、プログラミングされたピクセルを有するＣＭＯＳピクセルアレイの代表的な実施例である。
【図６】図６は、本発明の代表的な実施例によるＣＭＯＳ撮像装置を導入したプロセッサ主体システムを示すブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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