(57)【特許請求の範囲】
【請求項１】
半導体基板上にパッド酸化膜、ナイトライド膜及び第１感光膜を順次に形成するステップと、
所定形状を有するように第１感光膜をパターニングして第１感光膜パターンを形成するステップと、
前記第１感光膜パターンをマスクとして前記パッド酸化膜、ナイトライド膜及び前記半導体基板をエッチングすることによって、半導体基板内に第１の深さの第１及び第２ディープトレンチアイソレーションを形成するステップと、
前記第１感光膜パターンを除去し、第１ディープトレンチアイソレーションが形成された領域に第２感光膜パターンを形成した後、窒化処理工程を行い、第２ディープトレンチアイソレーションの内壁にバリア膜を形成するステップと、
前記第２感光膜パターンを除去した後、シリコンエピタキシャル成長工程により、第２感光膜により覆われていた第１ディープトレンチアイソレーション領域の内部シリコンを成長させ、前記第１の深さよりも浅いシャロートレンチアイソレーションを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記バリア膜は窒化物の膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記窒化処理の際、５０Ｗ〜３００ＷのＲＦパワーと、０.１ｍ〜１０ｍＴｏｒｒの圧力下で行うことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記シリコンエピタキシャル成長工程の際、成長温度は５００〜１１００℃範囲で維持し、シリコンを成長させることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関するもので、より詳しく述べると、半導体アイソレーション形成技法中、半導体基板に適当な深さのトレンチを形成し、このトレンチの内部に絶縁膜を配置させるシャロートレンチアイソレーションとディープトレンチアイソレーションの形成時、各々別途にエッチングする必要が無く１回のエッチング工程で、同一の基板上で一直線に形成する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の集積度が増加するに従ってデザインルールが減少されていく傾向にある。それに伴って半導体素子と半導体素子を分離する素子分離膜のサイズも同様のスケールの分だけ縮小され、既存のＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）、ＳＥＰＯＸ、ＰＳＬ、ＰＢＬなどのような素子分離方法は、ほぼ限界状況になった。
【０００３】
このような問題を解決するために、より強化されたアイソレーション技術であるディープトレンチアイソレーション（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；  以下「ＤＴＩ」と称する）が必要となった。
【０００４】
最近では、半導体素子と半導体素子を分離するために、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；  以下、「ＳＴＩ」と称する）とＤＴＩを併用して素子分離膜を形成している。
【０００５】
図１から図３は、従来半導体素子の素子分離膜の形成方法を順次に示す断面図である。
【０００６】
まず、図１に示すように、所定の下部構造を有する半導体基板１０上に、第１感光膜２０を塗布した後、複数のＳＴＩ３０が形成されるように所定形状でパターニングを行い、所定形状を有する第１感光膜２０を得た後に、これをマスクとして利用し、前記半導体基板１０を第１所定の深さまでエッチングすることで、前記半導体基板１０内に複数のＳＴＩ３０を形成するようになる。
【０００７】
続いて、図２に示すように、所定形状を有する第１感光膜２０を除去した後、前記第１感光膜２０が除去された結果物上にＤＴＩが形成されるように、所定形状を有するようにパターニングを行った第２感光膜４０を塗布する。
【０００８】
そして、前記パターニングされた第２感光膜４０をマスクとして利用し、第１エッチング工程よりさらに深く第２エッチング工程を行うことによって、結果物上の所定領域にＤＴＩ５０が形成される。
【０００９】
次に、図３に示すように、前記第２感光膜４０を除去すると、半導体基板１０上にＳＴＩ３０とＤＴＩ５０とが形成される。
【００１０】
しかし、前記第２エッチング工程時、前記半導体基板１０内に予め形成されたＳＴＩ３０のプロファイルと第２感光膜４０のパターンが一致しない場合に、ＳＴＩ３０とＤＴＩ５０が「Ａ」のように相互交差して一直線上に形成出来ない問題があった。
【００１１】
その上、第１エッチング工程と第２エッチング工程時に発生したプラズマにより、ＳＴＩ３０とＤＴＩ５０の内部が損傷する問題があった。
【００１２】
【発明が解決しようとする課題】
このような問題点を解決するための本発明における目的は、半導体アイソレーション形成技法中、半導体基板に適当な深さのトレンチを形成し、このトレンチの内部に絶縁膜を配置させるシャロートレンチアイソレーションとディープトレンチアイソレーションの形成時、各々別途のエッチング工程でなく１回のエッチング工程で、同一基板上で一直線に形成することによって、半導体アイソレーション形成工程の段階を最小化して単純化できるだけでなく、プラズマによる損傷を最小化することができる半導体素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前述の目的を達成するために、本発明の半導体素子の製造方法は、半導体基板上にパッド酸化膜、ナイトライド膜及び第１感光膜を順次に形成するステップと、所定形状を有するように第１感光膜をパターニングして第１感光膜パターンを形成するステップと、前記第１感光膜パターンをマスクとして前記パッド酸化膜、ナイトライド膜及び前記半導体基板をエッチングすることによって、半導体基板内に第１の深さの第１及び第２ディープトレンチアイソレーションを形成するステップと、前記第１感光膜パターンを除去し、第１ディープトレンチアイソレーションが形成された領域に第２感光膜パターンを形成した後、窒化処理工程を行い、第２ディープトレンチアイソレーションの内壁にバリア膜を形成するステップと、前記第２感光膜パターンを除去した後、シリコンエピタキシャル成長工程により、第２感光膜により覆われていた第１ディープトレンチアイソレーション領域の内部シリコンを成長させ、前記第１の深さよりも浅いシャロートレンチアイソレーションを形成するステップと、を含むことを特徴とする。
【００１５】
また、前記バリア膜は窒化物の膜で形成することが好ましい。
【００１６】
さらに、前記窒化処理の際、５０Ｗ〜３００ＷのＲＦパワーと、０.１ｍ〜１０ｍＴｏｒｒの圧力下で行うことが好ましい。
【００１７】
さらに、前記シリコンエピタキシャル成長工程の際、ファーネス（成長温度）は５００〜１１００℃範囲で維持し、シリコンを成長させることが好ましい。
【００１８】
【発明の実施の形態】
以下、添付図面を参照にして本発明の好ましい実施形態に係る半導体素子の製造方法について詳細に説明する。
【００１９】
図４から図６は、本発明に係る半導体素子の製造方法を順次に示す断面図である。
【００２０】
まず、図４に示すように、半導体基板１００上にパッド酸化膜１１０及びナイトライド膜１２０を順次に積層した後、前記ナイトライド膜１２０上の所定領域にディープトレンチアイソレーション形成領域を形成するように第１感光膜を所定形状にパターニングし、第１感光膜パターン１３０を形成する。
【００２１】
そして、前記第１感光膜パターン１３０をマスクとして利用しエッチング工程を行い、半導体基板内に第１及び第２ディープトレンチアイソレーション（ＤＴＩ）１４０、１４５を形成する。
【００２２】
続いて、図５に示すように、第１感光膜パターンを除去し、第１感光膜パターンが除去された結果物のナイトライド膜１２０上に、第２感光膜を形成した後、第２の所定形状を有するようにパターニングを行い、第２の所定形状を有する第２感光膜パターン１５０を形成する。ここで、前記第２感光膜パターン１５０は、予め形成された第１及び第２ディープトレンチアイソレーション１４０、１４５のうち、前記第１ディープトレンチアイソレーション１４０の領域にだけ残って覆われるが、前記第２ディープトレンチアイソレーション１４５の領域は開くようになる。
【００２３】
そして、前記第１及び第２ディープトレンチアイソレーション１４０、１４５の形成のためのエッチング工程を行ったチャンバー内で、第２感光膜パターン１５０でシャロートレンチアイソレーションが形成される領域だけ覆った結果物を、５０Ｗ〜３００Ｗ程度のＲＦパワーと０．１ｍ〜１０ｍＴｏｒｒ程度の圧力下で窒素ガスを供給し、窒化処理工程を行う。
【００２４】
この時、前記窒化処理工程によって第２感光膜パターン１５０で覆われていない第２ディープトレンチアイソレーション１４５領域の表面に窒素ガスが入り込んで、第２ディープトレンチアイソレーション１４５領域の内壁にバリア膜１６０が形成される。この時、前記バリア膜１６０は、酸化物または窒化物の膜で形成される。
【００２５】
そして次に、図６に示すように、前記第２感光膜パターン（不図示）を除去した後、第２感光膜パターンが除去された結果物を５００〜１１００℃範囲のファーネス（成長温度）でシリコンエピタキシャル成長工程であるＥＳＬ（ｅｌｅｖａｔｅｄ Ｓｉ ｌａｙｅｒ）を行い、前記第２感光膜パターンで覆われていた第１ディープトレンチアイソレーション１４０領域内部にシリコンを、所望の用途に適合した高さの分だけ成長させることによって、第１ディープトレンチアイソレーション（不図示）の内部に成長シリコン層１７０が形成され、予め形成した第２ディープトレンチアイソレーション１４５と同一基板上で一直線にシャロートレンチアイソレーション１８０が形成される。
【００２６】
【発明の効果】
以上のように、本発明の半導体素子の製造方法によれば、半導体アイソレーション形成技法中、半導体基板に適切な深さのトレンチを形成し、このトレンチの内部に絶縁膜を配置させるシャロートレンチアイソレーションとディープトレンチアイソレーションの形成時、各々別途のエッチング工程なく１回のエッチング工程で、同一基板上で一直線に形成することによって、半導体アイソレーション形成工程の段階を最小化して単純化できるだけでなく、プラズマによる損傷が減少する効果がある。
【００２７】
更にまた、前記ディープトレンチアイソレーション領域の窒化処理の程度を調節してフィールドとアクティブの面積もまた調節できるだけでなく、シリコンエピタキシャル成長工程であるＥＳＬ工程の進行を制御してもフィールドとアクティブの面積を制御できるので、各素子の特性に容易なアクティブ領域とフィールド領域を確保できるという効果がある。
【図面の簡単な説明】
【図１】  従来の半導体素子の製造方法を順次に示す断面図である。
【図２】  従来の半導体素子の製造方法を順次に示す断面図である。
【図３】  従来の半導体素子の製造方法を順次に示す断面図である。
【図４】  本発明に係る半導体素子の製造方法を順次に示す断面図である。
【図５】  本発明に係る半導体素子の製造方法を順次に示す断面図である。
【図６】  本発明に係る半導体素子の製造方法を順次に示す断面図である。
【符号の説明】
１００  半導体基板、１１０  パッド酸化膜、１２０  ナイトライド膜、１３０  第１感光膜パターン、１４０  第１ディープトレンチアイソレーション、１４５  第２ディープトレンチアイソレーション、１５０  第２感光膜パターン、１６０  バリア膜、１７０  成長シリコン、１８０  シャロートレンチアイソレーション。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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