(57)【特許請求の範囲】
【請求項１】
表面に所定の配線パターンが多数形成された配線基板と、
前記配線基板上に列状に固定された多数の受動回路素子を前記配線パターンにより互いに直列に接続してなる直列接続回路と、
を備え、
前記直列接続回路の一端は、前記配線基板に形成されて高電位が印加される高電位ターミナルに接続され、
前記直列接続回路の他端は、前記配線基板に形成されて低電位が印加される低電位ターミナルに接続される受動回路素子直列接続式電子回路装置において、
高電位側に配置される前記直列接続回路である高電位側直列接続回路と、
低電位側に配置される前記直列接続回路である低電位側直列接続回路と、
外部の電位差を検出する差動電圧増幅回路と、
を有し、
前記高電位側直列接続回路の前記高電位ターミナルは、外部から高電位を印加され、
前記高電位側直列接続回路の前記低電位ターミナルは、前記差動電圧増幅回路の第１入力端に電気的に接続され、
前記低電位側直列接続回路の前記高電位ターミナルは、前記差動電圧増幅回路の第２入力端に電気的に接続され、
前記低電位側直列接続回路の前記低電位ターミナルは、外部から低電位を印加され、
前記両直列接続回路は、前記配線基板の両面に背向配置されて略同方向に配列され、
前記高電位側直列接続回路の前記低電位ターミナルと、前記低電位側直列接続回路の前記高電位ターミナルとは、前記両直列接続回路の配列方向同一端側に近接配置されることを特徴とする受動回路素子直列接続式電子回路装置。
【請求項２】
請求項１記載の受動回路素子直列接続式電子回路装置において、
前記直列接続回路は、前記配線基板上にて屈曲配置されている受動回路素子直列接続式電子回路装置。
【請求項３】
請求項２記載の受動回路素子直列接続式電子回路装置において、
前記直列接続回路は、前記配線基板上にて略コ字状に屈曲配置されている受動回路素子直列接続式電子回路装置。
【請求項４】
請求項２記載の受動回路素子直列接続式電子回路装置において、
前記直列接続回路は、前記配線基板上にてつづら折れ状に屈曲配置されている受動回路素子直列接続式電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば抵抗素子のごとき受動回路素子を多数直列接続した直列接続回路を有する受動回路素子直列接続式電子回路装置に関する。
【背景技術】
【０００２】
自動車用特にハイブリッド車用の電源系は、配線損失の低減、スイッチング素子の小型化及び冷却負担の軽減を目的としてますます高電圧化している。このことは、車載電源回路を構成する種々の回路素子たとえばプリント基板に実装される抵抗素子などの受動回路素子などの絶縁性能向上を要求することになる。
【０００３】
しかしながら、回路素子特に受動回路素子は、小型化のためにチップ形状に形成されてプリント基板表面の導体層パターンにはんだ付け実装されるのが通常であるが、数百Ｖといった高電圧の車載電源回路の回路素子をプリント基板に実装する場合、相互間の距離が短いため回路素子の各端子に個別に接続される各導体層パターン間の沿面放電が問題となる。
【０００４】
この問題を解決するために、たとえば下記の特許文献１に記載されるように、電位差が大きい２つの導体層パターン間など、高電位部と低電位部との間に電気絶縁性の側壁を形成することが提案されている。
【特許文献１】特開平９−２３２０８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように車載電源回路に使用される回路素子では、数百Ｖといった高電圧を印加することがしばしば必要となる。しかし、両端に数百Ｖが印加されるチップ抵抗を考えた場合、その両端子やそれらに接続される導体層パターン間の沿面放電の防止はほとんど絶望的となる。また、チップ抵抗が負担可能な電位差以上の電位差がチップ抵抗に印加されることになり、チップ抵抗自体が絶縁破壊してしまうという問題も生じる。
【０００６】
この問題解決のため高電位部と低電位部との間に電気絶縁性の側壁を形成する特許文献１の手法は製造工程及び製造コストが増大するという問題を発生させる他、電気絶縁性の側壁を配置するスペースを確保できない場合には採用が困難であった。
【０００７】
これらの問題を改善する一つの対策は、この高電圧が印加される抵抗素子をプリント基板上に一列に配列した多数のチップ抵抗を直列接続した直列接続回路を構成することである。このようにすれば、一つのチップ抵抗が負担する電位差はその許容電位差範囲内に入ることになり、更に、最高電位側のチップ抵抗及び導体層パターンと、最低電位型のチップ抵抗及び導体層パターンとの間の距離を稼ぐことができるため、沿面放電も問題なく防止することができる。
【０００８】
しかしながら、この場合、この直列接続回路の実装長が大幅に増大して、回路装置の大型化を招くという問題が生じる。一例を挙げると、５００Ｖの電位差に耐える抵抗素子をこのチップ抵抗直列接続体により構成する場合、許容耐電圧５０Ｖのチップ抵抗を１０個を一列に配列する必要がある。この時、各チップ抵抗の両端子に接続される二つの導体層パターンの間の間隔は５０Ｖの沿面放電電圧に耐え得る距離（沿面絶縁距離とも言う）Ｘより大きくする必要がある。結局、この直列接続回路の全長は、チップ抵抗の端子間距離をＹとすると、１０（Ｘ＋Ｙ）以上とする必要があり、安全率α（１より大きい）を考えると、１０（αＸ＋Ｙ）以上とする必要がある。
【０００９】
回路装置のコンパクト化は、車載回路装置に課せられた第２の重要課題であり、このような直列接続回路の大型化はその実用化を阻んでいた。
【００１０】
本発明は、上記問題点に鑑みなされたものであり、大電圧に耐え得るとともに小型でコンパクトな受動回路素子直列接続式電子回路装置を提供することをその目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決する本発明は、表面に所定の配線パターンが多数形成された配線基板と、前記配線基板上に列状に固定された多数の受動回路素子を前記配線パターンにより互いに直列に接続してなる直列接続回路とを備え、前記直列接続回路の一端が、前記配線基板に形成されて高電位が印加される高電位ターミナルに接続され、前記直列接続回路の他端が、前記配線基板に形成されて低電位が印加される低電位ターミナルに接続される受動回路素子直列接続式電子回路装置において、高電位側に配置される前記直列接続回路である高電位側直列接続回路と、低電位側に配置される前記直列接続回路である低電位側直列接続回路と、外部の電位差を検出する差動電圧増幅回路とを有し、前記高電位側直列接続回路の前記高電位ターミナルは外部から高電位を印加され、前記高電位側直列接続回路の前記低電位ターミナルは前記差動電圧増幅回路の第１入力端に電気的に接続され、前記低電位側直列接続回路の前記高電位ターミナルは前記差動電圧増幅回路の第２入力端に電気的に接続され、前記低電位側直列接続回路の前記低電位ターミナルは外部から低電位を印加され、前記両直列接続回路は前記配線基板の両面に背向配置されて略同方向に配列され、前記高電位側直列接続回路の前記低電位ターミナルと前記低電位側直列接続回路の前記高電位ターミナルとは前記両直列接続回路の配列方向同一端側に近接配置されることを特徴としている。
【００１２】
なお、上記で言う「電気的に接続される」とは、直接接続される場合に加えて抵抗素子などの他の受動回路素子を通じて接続する場合も包含している。
【００１３】
このようにすれば、この発明の受動回路素子直列接続式電子回路装置は、高い電位差を入力可能な差動電圧増幅回路をコンパクトに実現することができる。すなわち、この差動電圧増幅回路の一対の入力端（略同電位）からそれぞれ延設される高電位側直列接続回路と低電位側直列接続回路とが、配線基板の表裏側に延設されるため、差動電圧増幅回路の−入力端（反転入力端）側の受動回路素子（通常は抵抗素子）と、＋入力端（非反転入力端）側の受動回路素子（通常は抵抗素子）との間の沿面放電を良好に防止しつつ、簡素な製造工程によりコンパクトな回路装置を実現することができる。
【００１４】
好適な態様において、前記直列接続回路は、前記配線基板上にて屈曲配置されている。
【００１５】
すなわち、所定の電位差が印加される受動回路素子を、配線基板上に一列に配列された多数（３個以上）の受動回路素子を配線基板の配線パターンにより直列接続してなる直列接続回路において、その配列方向を屈曲させている。屈曲角度は略直角とすることが好適であるが、それに限定されるものではなく、たとえば斜めに屈曲しても良い。ただし、直列接続回路の一端側の受動回路素子及び配線パターンと、他端側の受動回路素子及び配線パターンとの間の沿面放電電圧は、この直列接続回路に印加される電位差より大きく設定される。このようにすれば、各受動回路素子を一列に配置した場合に比べて直列接続回路の全長を大幅に低減することができるので、複雑な製造技術を採用することなく、大電位差に耐える受動回路素子をもつ電力用電子回路装置をコンパクトに製造することができる。
【００１６】
好適な態様において、前記直列接続回路は、前記配線基板上にて略コ字状に屈曲配置されている。このようにすれば、更なるコンパクト化が可能となる。ただし、所定距離隔てて平行配置される直列接続回路の二つの部分の間の距離は、これら二つの部分の電位差より大きな沿面放電電圧を確保するように設定される。
【００１７】
好適な態様において、前記直列接続回路は、前記配線基板上にてつづら折れ状に屈曲配置されている。このようにすれば、高い耐電位差を確保しつつ更にコンパクト化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の受動回路素子直列接続式電子回路装置である高電圧差動電圧増幅回路の好適な実施態様を図面を参照して以下に説明する。ただし、本発明は下記の実施形態に限定解釈されるべきではなく、その他の技術を組み合わせて実施しても良いことはもちろんである。
【００１９】
（回路構成）
この高電圧差動電圧増幅回路の模式回路図を図１を参照して説明する。この高電圧差動電圧増幅回路は、中間タップをもつ車載高電圧電源（図示せず）の電圧を検出するための回路であって、第１差動電圧増幅回路１と、第２差動電圧増幅回路２とからなる。
【００２０】
第１差動電圧増幅回路１は、組電池である車載高電圧電源の高電位端（正極端）と低電位端（負極端）との間の電位差を検出し、第２差動電圧増幅回路２は、中間タップ電位と上記低電位端（負極端）との間の電位差を検出する。
【００２１】
後述するように、第１差動電圧増幅回路１及び第２差動電圧増幅回路２は、プリント基板（プリント回路基板とも言う）上に実装され、配線されている。
【００２２】
なお、高電圧差動電圧増幅回路が検出する電位源が上記に限定されないこと、並びに、高電圧差動電圧増幅回路の回路構成が上記と異なっていてもよいことは当然である。
【００２３】
第１差動電圧増幅回路１は、オペアンプ１１と、入力抵抗素子１２、１３と、帰還抵抗素子１４と、電位規定用抵抗素子１５とを少なくとも有し、その他、通常のオペアンプ型差動電圧増幅回路と同様の種々の回路素子を有しているが、図１では模式的に必須回路素子のみを図示している。
【００２４】
同じく、第２差動電圧増幅回路２は、オペアンプ２１と、入力抵抗素子２２、２３と、帰還抵抗素子２４と、電位規定用抵抗素子２５とを少なくとも有し、その他、通常のオペアンプ型差動電圧増幅回路と同様の種々の回路素子を有しているが、図１では模式的に必須回路素子のみを図示している。
【００２５】
３は第１差動電圧増幅回路１の高電位入力端（第１の高電位入力端）であり、車載高電圧電源の高電位端（正極端）に接続されている。４は第２差動電圧増幅回路２の高電位入力端（第２の高電位入力端）であり、車載高電圧電源の中間タップに接続されている。５は第１差動電圧増幅回路１及び第２差動電圧増幅回路２の低電位入力端であり、車載高電圧電源の低電位端（負極端）に接続されている。第１差動電圧増幅回路１は出力電圧Ｖｏ１を、第２差動電圧増幅回路２は出力電圧Ｖｏ２を出力する。
【００２６】
オペアンプ１１、１２のー入力端及び＋入力端の電位はほぼ接地電位（車体電位）となっている。上記車載高電圧電源の電圧は約１０００Ｖであり、このため、ほぼ等しい電気抵抗値をもつ入力抵抗素子１２と入力抵抗素子１３とにはそれぞれ約５００Ｖの電位差が印加され、同様にほぼ等しい電気抵抗値をもつ入力抵抗素子２２と入力抵抗素子２３とにはそれぞれ約２５０Ｖの電位差が印加されている。
【００２７】
入力抵抗素子１３の構成を図２を参照して詳しく説明する。
【００２８】
入力抵抗素子１３は、プリント基板６の表面に一列に固定された８本のチップ抵抗１３１〜１３８を導体層パターン７０〜７８にハンダ接続することにより、直列接続してなる。導体層パターン７０は、プリント基板６の表面に固定されたオペアンプ１１の＋入力端に接続されている。導体層パターン７８はオペアンプ１１及び入力抵抗素子１３から遠ざかる方向へ長く延設され、導体層パターン７８の先端は、第１の高電位入力端３をなすスルーホール部分に達し、このスルーホール部分に挿入されたピン（高電位ターミナル）３１に接続されている。
【００２９】
入力抵抗素子１３は、図２に示すように、全体としてコ字状に形成され、チップ抵抗１３２，１３３及び導体層パターン７１〜７３からなる直線部は、チップ抵抗１３６〜１３８及び導体層パターン７５〜７８からなる直線部と平行に配置されている。ただし、導体層パターン７１と導体層パターン７７及び７８との間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定されている。同じく、導体層パターン７４、７６の間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定され、導体層パターン７４、７２の間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定されている。これにより、コンパクトな入力抵抗素子１３を実現することができる。
【００３０】
入力抵抗素子２３の構成を図２を参照して詳しく説明する。
【００３１】
入力抵抗素子２３は、プリント基板６の表面に一列に固定された８本のチップ抵抗２３１〜２３８を導体層パターン８０〜８８にハンダ接続することにより、直列接続してなる。導体層パターン８０は、プリント基板６の表面に固定されたオペアンプ２１の＋入力端に接続されている。導体層パターン８８はオペアンプ２１及び入力抵抗素子２３から遠ざかる方向へ長く延設され、導体層パターン８８の先端は、第２の高電位入力端４をなすスルーホール部分に達し、このスルーホール部分に挿入されたピン（高電位ターミナル）４１に接続されている。
【００３２】
入力抵抗素子２３は、図２に示すように、全体としてコ字状に形成され、チップ抵抗２３２，２３３及び導体層パターン８１〜８３からなる直線部は、チップ抵抗２３６〜２３８及び導体層パターン８５〜８８からなる直線部と平行に配置されている。ただし、導体層パターン８１と導体層パターン８７及び８８との間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定されている。同じく、導体層パターン８４、８６の間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定され、導体層パターン８４、８２の間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定されている。これにより、コンパクトな入力抵抗素子２３を実現することができる。
【００３３】
入力抵抗素子１２の構成を図３を参照して詳しく説明する。
【００３４】
入力抵抗素子１２は、プリント基板６の裏面における入力抵抗素子１３と背向する位置（すなわち面方向同位置）にて一列に固定された８本のチップ抵抗１３１’〜１３８’を導体層パターン７０’〜７８’にハンダ接続することにより、直列接続してなる。導体層パターン７０’は、プリント基板６の裏面に固定されたオペアンプ１１の−入力端に接続されている。導体層パターン７８’はオペアンプ１１及び入力抵抗素子１３から遠ざかる方向へ長く延設され、導体層パターン７８’の先端は、低電位入力端５をなすスルーホール部分に達し、このスルーホール部分に挿入されたピン（高電位ターミナル）５１に接続されている。
【００３５】
入力抵抗素子１２は、図３に示すように、全体としてコ字状に形成され、チップ抵抗１３２’，１３３’及び導体層パターン７１’〜７３’からなる直線部は、チップ抵抗１３６’〜１３８’及び導体層パターン７５’〜７８’からなる直線部と平行に配置されている。ただし、導体層パターン７１’と導体層パターン７７’及び７８’との間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定されている。同じく、導体層パターン７４’、７６’の間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定され、導体層パターン７４’、７２’の間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定されている。これにより、コンパクトな入力抵抗素子１２を実現することができる。
【００３６】
入力抵抗素子２２の構成を図３を参照して詳しく説明する。
【００３７】
入力抵抗素子２２は、プリント基板６の裏面における入力抵抗素子２３と背向する位置（すなわち面方向同位置）にて一列に固定された８本のチップ抵抗２３１’〜２３８’を導体層パターン８０’〜８８’にハンダ接続することにより、直列接続してなる。導体層パターン８０’は、プリント基板６の裏面に固定されたオペアンプ２１の−入力端に接続されている。導体層パターン８８’はオペアンプ２１及び入力抵抗素子２２から遠ざかる方向へ長く延設され、導体層パターン８８’の先端は、低電位入力端５をなすスルーホール部分に達し、このスルーホール部分に挿入されたピン（高電位ターミナル）５１に接続されている。したがって、導体層パターン８８’は、導体層パターン７８’に連なっている。
【００３８】
入力抵抗素子２２は、図３に示すように、全体としてコ字状に形成され、チップ抵抗２３２’，２３３’及び導体層パターン８１’〜８３’からなる直線部は、チップ抵抗２３６’〜２３８’及び導体層パターン８５’〜８８’からなる直線部と平行に配置されている。ただし、導体層パターン８１’と導体層パターン８７’及び８８’との間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定されている。同じく、導体層パターン８４’、８６’の間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定され、導体層パターン８４’、８２’の間の間隔により得られる沿面絶縁電圧はこれらの間の電位差より大きく設定されている。これにより、コンパクトな入力抵抗素子２２を実現することができる。
【００３９】
二つの入力抵抗素子１２、１３の間の間隔はそれらの間の沿面放電防止可能な距離を確保しており、二つの入力抵抗素子２２、２３の間の間隔はそれらの間の沿面放電防止可能な距離を確保している。また、ピン３１、４１、５１間の間隔も同様である。
【００４０】
なお、この実施形態では、差動電圧増幅回路の二つの入力抵抗素子１２、１３をプリント基板６の両面のほぼ面方向同位置に配置したので、電磁波ノイズなどの影響がこれら入力抵抗素子１２、１３に同程度作用することになり、差動電圧増幅回路により良好にキャンセルできる利点を得ることができる。
【００４１】
（変形態様）
変形態様を図４を参照して説明する。
【００４２】
図４において、９は、チップ抵抗と導体層パターンとを一列に配列した抵抗・導体ラインである。この抵抗・導体ライン９は、横線部９１と、縦線部９２とを交互に有してつづら折れ状に配置され、各横線部９１は、縦線部９２に対して斜めに配置されている。同一の縦線部９２に連なる２つの横線部９１、９１は、縦線部９２から離れるにつれて互いに離れるように配置されている。更に、抵抗・導体ライン９の任意の部位は、その周辺に存在する抵抗・導体ラインの他の部位に対して沿面放電が生じない距離を確保している。すなわち、図４に示す各距離Ｌ１、Ｌ２、Ｌ３、Ｌ４は、それらの両端の抵抗・導体ラインの部位間の沿面放電が生じない距離を確保している。
【００４３】
このようにすれば、更にコンパクトかつ高い電位差を実現可能な抵抗・導体ラインを実現することができる。
【００４４】
（変形態様）
上記説明では、直列接続回路としてチップ抵抗を多数直列接続して構成したが、その代わりにチップコンデンサやチップインダクタを採用してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の受動回路素子直列接続式電子回路装置の実施形態としての差動電圧増幅回路を示す回路図である。
【図２】図１の入力抵抗素子の配置を示すプリント基板の表面の一部を示す模式平面図である。
【図３】図１の入力抵抗素子の配置を示すプリント基板の裏面の一部を示す模式平面図である。
【図４】変形態様を示す模式部分平面図である。
【符号の説明】
【００４６】
１      差動電圧増幅回路
２      差動電圧増幅回路
３      第１の高電位入力端
４      第２の高電位入力端
５      低電位入力端
６      プリント基板
９      導体ライン
１１      オペアンプ
１２      入力抵抗素子
１３      入力抵抗素子
１４      帰還抵抗素子
１５      電位規定用抵抗素子
２１      オペアンプ
２２      入力抵抗素子
２３      入力抵抗素子
２４      帰還抵抗素子
２５      電位規定用抵抗素子
３１      ピン
７０〜７８      導体層パターン
８０〜８８      導体層パターン
９１      横線部
９２      縦線部
１３１〜１３８      チップ抵抗
２３１〜２３８      チップ抵抗
【図１】
0004569503.tif 000002
【図２】
0004569503.tif 000003
【図３】
0004569503.tif 000004
【図４】
0004569503.tif 000005