(57)【特許請求の範囲】
【請求項１】
独特のリード構成を有する集積回路パッケージ（１００）であって、
集積回路を含み、前記集積回路との間で電気信号を伝える複数のリード（５０４）を有するダイ（５０２）であって、該複数のリードが前記ダイの底面にわたって配置されている、ダイ（５０２）と、
少なくとも２つの信号層を有する多層基板（５０６）であって、前記多層基板が、前記ダイ（５０２）に対して並置され、少なくとも２つの信号層内の導電性経路に前記電気信号を伝えるために前記ダイ（５０２）の前記リード（５０４）と位置合せされ、上面に沿って配置された複数の端子（５０７）を有し、前記多層基板（５０６）が、前記ダイ（５０２）よりも大きな隣接表面積を有し、プリント回路ボード（５０８）との接続のために下面全体に配置された複数のリード（５２０）を有し、前記下面の前記リードが前記導電性経路によって前記上面のリードと通信する多層基板（５０６）とからなり、
前記ダイの前記リードが、
高周波電気信号を伝えるものである、少なくとも２つの高速行（６２０、６２２）が、前記ダイ（５０２）の中央の近くに平行な形で配置され、
少なくとも２つの低速行（６２４、６２６、６２８、６３０）のリードのうちの第１組（６１９）が、前記ダイ（５０２）の第１の側近くに平行な形で配置され、前記少なくとも２つの低速行のリードが、前記少なくとも２つの高速行に対して平行な関係で対称的に配置されて離間され、
少なくとも２つの低速行のリードの第２組（６１７）が、前記ダイの第２の側の近くに平行な形で配置され、前記少なくとも２つの低速行のリードが、前記少なくとも２つの高速行（６２０、６２２）に対して平行な関係で対称的に配置されて離間される、構成で配置される、集積回路パッケージ。
【請求項２】
制御信号（６０６）を伝えるために前記ダイの上縁の近くに配置された複数のリードの部分をさらに含む、請求項１に記載の集積回路パッケージ。
【請求項３】
前記高速行のリードに電気的に接続される前記基板の導電性経路（６２３）が、前記高速行に実質的に平行な形で延びる、請求項２に記載の集積回路パッケージ。
【請求項４】
前記低速行のリードに電気的に接続される前記基板の導電性経路が、前記低速行に実質的に垂直な形で延びる、請求項３に記載の集積回路パッケージ。
【請求項５】
電力信号を伝えるために前記高速行のうちの１つの行と隣り合って配置されたリードの行をさらに含む、請求項１に記載の集積回路パッケージ。
【請求項６】
基板（５０６）上のパッド（５０７）との電気接続のための領域内に配置された複数のリード端子を有する集積回路パッケージ（１００）用のダイ（５０２）であって、
前記領域の中心近くに列の形で配置された第１の複数のリード端子（６２０）と、
前記領域の中心近くに列の形で配置され、前記第１の複数のリード端子（６２０）から平行に離間された第２の複数のリード端子（６２２）と、
前記領域の第１の縁近くに位置する少なくとも２つの列で、且つ前記第１の複数のリード端子と平行な関係で配置された第３の複数のリード端子（６１９）と、
前記領域の第１の縁と反対側の第２の縁の近くに、前記第２の複数のリード端子と平行な関係で位置する少なくとも２つの列で配置された第４の複数のリード端子（６１７）とからなる、集積回路パッケージ（１００）用のダイ（５０２）。
【請求項７】
前記領域の上縁の近くに配置された複数のリード端子（６０６）をさらに含む、請求項６に記載の集積回路パッケージ用のダイ。
【請求項８】
前記第１と第２の複数（６２０、６２２）のリード端子が、高周波信号を伝えるように配置される、請求項６に記載の集積回路パッケージ用のダイ。
【請求項９】
前記第３と第４の複数のリード端子が、低周波信号（６１７と６１９）を伝えるように配置される、請求項８に記載の集積回路パッケージ用のダイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に集積回路に関し、より詳細には、パッケージ基板に使用される信号層の数を最少にし、それにより低コストの集積回路パッケージを実現することができる独特なリード構成を有するダイを備えた集積回路パッケージに関する。
【０００２】
【従来の技術】
様々な集積回路デバイスから設計された様々な計算装置があることは周知である。過去何年も、回路設計者の主な関心事は、適切でかつ所望の機能を達成する回路を設計することであった。回路設計において速度は常に１つの要素であり関心事であったが、過去においては、主に、より高速な部品を使用することと、様々な装置または集積回路パッケージ間に生じることがある乱調状態やその他の衝突を回避することに焦点が当てられてきた。
【０００３】
しかしながら、現在、クロックとバスの速度が、より高いレベル（すなわち、より高速に）にドライブされている。これにより、回路設計に新しい問題が生じた。たとえば、これまでの集積回路パッケージの物理的サイズは、所定のサイズのプリント回路ボードのレイアウトを容易にしたり電力消費を改善したりするために一般に小さなパッケージが望ましいという点以外に、設計上の問題はなかった。しかしながら、多くの最新のシステムにおいては、信号周波数と電子信号の移動速度が、集積回路チップの物理的サイズに関してパッケージを押し動かしている。より具体的には、製造技術は（常に改良され、ますますより小さな集積回路パッケージを可能にしているが）、一般に、所定のトランジスタ数の所定の集積回路パッケージのサイズ限界を定める。一定の待ち時間を有する所定のパッケージ・サイズ内では、パッケージのリード・レイアウトに特別な注意を払わずにそのパッケージが処理できる信号移動速度または周波数には、限界があることが分かっている。
【０００４】
この問題をより具体的に示すために、ボール・グリッド・アレイ・パッケージ型の集積回路チップを検討する。周知のように、ボール・グリッド・アレイ回路パッケージは、形状が正方形または長方形の平坦な底面を有する。この面は、一般に、チップまたは集積回路パッケージの一部分である集積回路との間で電気信号をやりとりする小さな球形リードで覆われている。周知のように、平坦な底面は、基板（一般に、多層基板）の集積回路ダイを取り付ける部分となる。基板リード上の信号は、ダイ上のより小さなリードによって、回路ダイとの間でやりとりされる。
【０００５】
【発明が解決しようとする課題】
従来、このようなダイ・リードは、ダイの周囲に配置されていた。その結果、あるリードに入り別のリードから出る信号が、ダイ全体を横切ることがあった。ダイの物理サイズは比較的小さいが、それにもかかわらず、このサイズが、最新回路のより高い信号周波数に関する要素になっていた。したがって、このようなリードの特定の構成またはレイアウトを考慮しない場合、チップを通過する信号は、チップの寸法とほぼ等しい距離だけ移動することがある（たとえば、より具体的には、チップの高さと幅）。したがって、これにより、チップの待ち時間が増大し、システムの設計を「最悪の事態」の観点から行わなければならないため、このより大きな待ち時間は、システム内で信号を駆動することができる速度を制限する。
【０００６】
したがって、待ち時間が少なくなる集積回路パッケージ用の改善されたリード構成またはレイアウトを提供することが望ましい。
【０００７】
【課題を解決するための手段】
本発明のいくつかの目的、利点および新規な特徴は、部分的に次の説明で説明され、部分的に以下の考察に基づいて当業者に明らかになり、あるいは本発明の実施により学習することができる。本発明の目的および利点は、特許請求の範囲において詳細に指摘された手段および組合わせによって実現し達成することができる。
【０００８】
利点と新規な特徴を達成するために、本発明は、一般に、集積回路パッケージを対象とする。本発明の１つの態様にしたがって、集積回路パッケージは、集積回路を含むダイを含む。ダイは、集積回路との間で電気信号を伝えるための複数のリードを有し、この複数のリードは、ダイの底面にわたって配置される。パッケージは、さらに、少なくとも２つの信号層を有する多層基板を含む。パッケージ基板は、ダイに対して並置され、ダイのリードと位置合せして電気信号を少なくとも２つの信号層内の導電性経路に伝えるために上面に沿って配置された複数の端子を有する。多層パッケージ基板は、ダイよりも大きい隣接表面積を有し、さらにプリント回路ボードとの接続のために下面全体に配置された複数のリードを有し、この下面のリードは、基板内に配置された導電性経路によって上面のリードと通信する。
【０００９】
本発明の１つの態様によれば、ダイのリードは、少なくとも２つの高速行のリードがダイの中心近くに平行な形で配置されるように配置され、この高速行は、高周波電気信号を伝えるためのものである。少なくとも２つの低速行のリードの第１組は、ダイの第１の側近くに平行に配置され、２つの低速行のリードは、高速行に対して平行な関係で（しかし、離間されて）対称的に配置される。同様に、少なくとも２つの低速行のリードの第２組は、ダイの第２の側近くに平行な形で対称的に配置され、少なくとも２つの低速行のリードは、少なくとも２つの高速行に対して平行に（しかし、やはり離間されて）対称的に配置される。この低速行は、低周波電気信号を伝えるためのものである。
【００１０】
本発明の好ましい実施態様によれば、制御信号ならびに電力信号と接地信号を伝えるために、ダイ上に追加の複数のリードが設けられる。電力信号と接地信号のリードは、ダイの下面の信号パッドの近くに分散され、それに対して制御信号は、ダイの１つの縁の近くにまとめられることが好ましい。
【００１１】
本発明のもう１つの態様によれば、集積回路パッケージ用のダイが提供される。本発明のこの態様によれば、ダイは、基板上のパッドとの電気接続のためにマトリックス領域内に配置された複数のリード端子を含む。より具体的には、ダイは、マトリックス領域の中心近くに列の形で配置された第１の複数のリード端子と、マトリックス領域の中心近くに列の形で平行に配置され、第１の複数のリード端子から離間された第２の複数のリード端子とを含む。ダイは、さらに、マトリックスの第１の縁の近くに少なくとも２つの列で、第１の複数のリード端子と平行な関係で配置された第３の複数のリード端子と、マトリックスの第１の縁と反対側の第２の縁の近くに少なくとも２つの列で、第２の複数のリード端子と平行な関係で配置された第４の複数のリード端子とを含む。
【００１２】
組み込まれ本明細書の一部を構成する添付図面は、本発明のいくつかの態様を示し、説明と共に、本発明の原理を説明するものである。
【００１３】
【発明の実施の形態】
本発明の様々な態様を要約して、次に、図面に図示されるような本発明の詳細を説明する。本発明をそのような図面に関して説明するが、本発明を、開示した実施態様に制限するものではない。その反対に、特許請求の範囲によって定義されるような本発明の思想および範囲に含まれるすべての代替案、修正案および等価物を含むものである。
【００１４】
次に図面を参照すると、図１は、本発明により構成された制御装置チップ１００（制御装置回路１００とも言う）を利用するシステムの一部分のブロック図を示す。本発明の概念および教示は、他のタイプの回路装置に容易に拡張できるが（機能的に）、本発明は、特定のシステム設計に関して考案された。この点について、本発明は、プロセッサ・チップ１０２とメモリ１０４のバンクとの間に配置された制御装置回路１００に関して考案された。このシステムの実施態様において、プロセッサ１０２は、高速データ・バス１２０を駆動してメモリ１０４と通信する。具体的には、高速データ・バス１２０は、９つのデータ・ビットと２つのストローブ・ビットを含み、２５０ＭＴ／秒のデータ転送速度を有するソース同期バスである。ソース同期バスは、バス転送がバス上の他の装置と同期されるという点で同期バスである。しかしながら、ソース（すなわち、バスを駆動する構成要素）は、大域クロックによって他の装置と同期されるのではなく、バス上にあるデータと（ソースによって）同期された１つまたは複数のストローブ信号を駆動して、受信側でデータを捕捉する。
【００１５】
制御装置回路１００は、プロセッサ１０２とメモリ１０４のバンクの間に挿入され、複数のメモリ装置間に連続的なデータ転送を分割するように動作する。好ましい実施態様において、４つのメモリ・チップ１０６、１０８、１１０および１１２が使用される。プロセッサ１０２とメモリ１０４間の連続的な読書きを分割することにより（メモリ１０６、１０８、１１０および１１２間で）、それぞれ個々のメモリ装置と関連したバス速度を遅くすることができることを理解されたい。好ましい実施態様では、４つのメモリ装置１０６、１０８、１１０および１１２があるため、各メモリ装置に対するバス速度を、高速バスの１／４の速度にすることができる。したがって、バス１２２、１２４、１２６および１２８はそれぞれ、毎秒６２．５百万転送（million transfers per second）（ＭＴ／秒）の最大データ速度を有する（または、システム構成によっては１２５ＭＴ／秒）。これにより、システムを実現する際に低コストのメモリ装置を使用できるようになることが理解されよう。
【００１６】
しかしながら、システム設計の際に、制御装置チップ１００のために高速バス１２０のデータ転送速度に待ち時間の問題が起こることが分かった。
【００１７】
この待ち時間の問題をより良く示すため、簡単に図２を参照する。簡略化するために、高速バス１２０からのデータ信号が、リード２０２において制御装置チップ１００に入ると仮定する。一般に、制御装置チップ１００内の信号を駆動するために、バッファまたはドライバ２０６が、リード２０２の近くに配置される。同様に、ソース同期バス１２０からのストローブ信号が、リード２０３において制御装置１００に入ると仮定する。また、このストローブ信号は、バッファまたはドライバ２０７を通過する。次に、データ信号は、ソース同期バスからのストローブ信号を使用して、ラッチ２１０内にラッチされる。レジスタ２１２および２１６は、データをチップの内部クロックと同期させる。
【００１８】
「論理機構」と示したブロック２１４内で、データ信号によるその他の操作が可能である。しかしながら、場合によっては、データ信号を低速データ・バス（たとえば、１２２）上に配置することもできる。この点に関して、データ信号は、リード２０４を介して制御装置チップ１００から出る。しかしながら、制御装置チップ１００を出る直前に、データ信号は、バッファまたはドライバ２０８によって駆動される。
【００１９】
レジスタ２１２および２１６によって囲まれた論理機構２１４は、一般に、チップを横切る待ち時間を定義するが、制御装置チップ１００と関連した待ち時間は、信号が通過しなければならないチップ（たとえば、２０６、２０８、２１０、２１２、２１４および２１６）内の構成要素の数によって部分的に決定される。しかしながら、信号が制御装置チップ１００内の横切らなければならない物理的な長さ「ｄ」によっても部分的に決定される。この経路は、ＲＣ回路としてモデル化することができることが理解されよう。長さ「ｄ」が大きくなるほど、ＲとＣの値も大きくなる。ＲＣの値が大きくなると、制御装置チップ１００内の信号立上り時間と立下り時間が長くなる。周知のように、立上がり時間と立下り時間は、一般に、仕様を満たすかまたはその他の理由のために、所定の値の範囲内に制限されなければならない。したがって、制御装置チップ１００の内部信号経路の長さ「ｄ」が長くなるほど、チップの待ち時間も長くなる。
【００２０】
したがって、本発明の主な目的は、最悪の事態の（すなわち、最も長い）信号経路を短縮する制御装置チップ１００を設計することである。
【００２１】
次に、本発明の好ましい実施態様の制御装置チップ１００の機能的な態様を示すブロック図である図３を参照する。要するに、制御装置チップ１００は、高速バス１２０と通信する高速内部信号経路２２０と、低速バス１２２、１２４、１２６および１２８と通信する４つの信号経路２２２、２２４、２２６および２２８とを含む。機能回路ブロック２３０は、高速バス２２０上の入力データ転送を、低速データ・バス２２２、２２４、２２６および２２８による出力転送に分割する機能を実行するために提供される。これと逆に、制御装置１００は、バス２２２、２２４、２２６、２２８で入力低速転送を受け取り、それらを高速バス２２０に出力するように動作する。当業者が、この動作を実現するのに必要な機能回路を理解し、容易に実現することができるので、回路２３０の詳細はここで説明する必要がないことを理解されたい。
【００２２】
その代わりに、本発明は、最悪の事態の内部信号経路を最小にして、制御装置１００と関連した最悪の事態の信号待ち時間を最小にするようにはたらく集積回路パッケージのダイの新規なリード構成を対象とする。本発明の進歩をより良く示すために、まず、従来技術において既知の集積回路チップ４００（集積回路デバイス４００または集積回路パッケージ４００とも言う）の側面図である図４を参照する。すべての集積回路チップの中核となるのは、内部処理ユニットまたはダイ４０２である。ダイ４０２は、複数の信号層を含むことがあるパッケージ基板４０６上に位置決めされる。本明細書で使用されるように、特に注意しない限り、「基板」という用語は、ダイの下にあるパッケージ基板を指し、半導体ダイを成長させる基板のことは指さない。
【００２３】
基板４０６の下、ダイ４０２と反対側には、集積回路デバイス４００との間で信号を導くはたらきをする複数のリード４２０がある。図４のパッケージは、球状に成形されたリード４２０のマトリックスを有するボール・グリッド・アレイ（ＢＧＡ）型回路パケットであるように示される。プリント回路ボード４０８も示した。複数の集積回路パッケージ４００が、プリント回路ボード４０８全体の様々な場所に配置され、プリント回路ボード４０８上またはその内部に含まれる導電性経路によって相互接続できることを理解されたい。髪の毛状のボンディング・ワイヤ４１０と４１２は、ダイ４０２から基板４０６に信号を伝えるはたらきをする。ダイ４０２は、オーバーモールド合成物４１４によって基板４０６に封止される。
【００２４】
図示されるように、従来の回路構成要素において、ボンディング・ワイヤは、ダイ４０２の周囲に接続され、そこから延長されていた。その結果、ダイ４０２と関連付けられたリードは、一般に、ダイ４０２の周囲に配置されていた。したがって、信号が入口位置から出口位置まで完全にダイを横切って移動しなければならないことがあるため、距離「ｄ」（図２を参照）は、ダイ４０２の高さと幅に等しくなることもあった。
【００２５】
しかしながら、フリップチップ技術がこれを変化させた。この点について、図５と図６に、フリップチップ型回路構成要素を示す。従来のパッケージと同じように、フリップチップ・パッケージは、回路ボード５０８上に配置された基板５０６に隣接して配置された中央のダイ５０２を含む。この場合も、フリップチップ・パッケージは、従来のパッケージと同じように、プリント回路ボード５０８にはんだ付けまたは接着されたＢＧＡ型リード５２０を形成する。しかしながら、従来のチップと異なり、フリップチップは、ダイ５０２を基板５０６に電気的に接続するリードまたは端子５０４のマトリックスを含む。この点について、名前が暗黙的に示すように、ダイ５０２は、その回路端子が直接（ボンディングワイヤなしで）基板５０６と接触できるように、裏返される。図６の分解斜視図に図示されているように、リード５０４は、例えばはんだパッド５０７に取り付けられる。図示されるように、リードは、ダイ５０２の表面領域全体にマトリックスで配置される。このようにして、リードレイアウトを検討し事前に考慮することにより、ダイ５０２内の信号経路寸法「ｄ」は、ダイ５０２の物理的寸法を完全に横切って延びる必要がなくなる。
【００２６】
次に、本発明により構成された制御装置チップ１００のダイ５０２の好ましいリード・レイアウトを示す図７と図８を参照する。本発明の好ましい実施態様によれば、基板５０６は、信号層を２つだけ有する多層基板（図５と図６を参照）である。信号層の他に、電力層と接地層も設けられるが、これらは、本発明の一部を構成せず、したがってここでは考察しない。基板の層の数が少ないほど、集積回路パッケージ１００全体のコストも下がることが理解されよう。したがって、本発明のリード・レイアウトは、チップと関連した待ち時間を短縮するだけでなく、基板の層の数を最少限に抑え、それにより経済性に優れる回路パッケージを提供する。したがって、図７と図８は、好ましい実施態様のリード・レイアウトを示すだけでなく、基板５０６内の導電性エレメントのルーティングも示す。この点について、図７は、第１の信号層における導電性経路のルーティングを示し、図８は、第２の信号層におけるいくつかの導電性経路のルーティングを示す。図７では、高速行のリード６１０および６１２に電気的に接続される基板の導電性経路６２３のほとんどが、高速行に実質上平行な形で延びており、また低速行のリード６４１および６４２に電気的に接続される基板の導電性経路のほとんどが、低速行に実質上垂直な形で延びている。
【００２７】
前述のように、本発明の機能回路は、その動作を詳細に考察することなく当業者が実施することができる。そのため、チップ１００の機能回路は、単に、ブロック６０２および６０４で示した。同様に、「制御信号」６０６と示したブロックも示す。この領域全体には、いくつかの制御信号と、ダイ５０２と基板５０６の間で伝送される電力信号と接地信号がある（図５と図６を参照）。制御信号の特定のレイアウトは、本発明の一部分を構成するとは考えられず、したがって、ここでは、制御信号に関して具体的に考察しない。制御信号は、一般に、ダイ５０２の１つの縁の近くの領域にまとめられるのが好ましい。
【００２８】
さらに、本発明の概念と教示は、その他のタイプの回路構成要素（本発明の好ましい実施態様の制御装置１００以外の）にも拡張されるため、制御信号の数とタイプが異なることを理解されたい。したがって、本明細書において、制御信号６０６を一般的な用語で示すことは説明上最も適切である。また、電力信号と接地信号をダイ５０２の表面のリード全体にある程度均等に分配できるように、一般に、比較的多数の電力リードと接地リードを設けることが望ましいことが理解されよう。制御信号と同じように、電力信号と接地信号は、本発明の一部分を構成せず、したがってここでは具体的に説明しない。
【００２９】
以上一般的な説明をしたが、次に、図７に関してより詳細に説明する。本発明の好ましい実施態様によれば、制御装置１００は、一般に、高速転送バスで受け取ったデータを、制御装置チップ１００とメモリ装置の間に延びる４つの低速データ・バスに均等に分割するように（機能的に）動作する。同様に、チップ１００は、逆の形で、４つの低速バスから入力データを受け取り、それらを単一の高速バス上に出力するように動作する。前に説明したように、バスは、９データ・ビット幅であることが好ましい。
【００３０】
好ましい実施態様の制御装置チップ１００において、実際には、４つの低速データ・バス６１６、６１７と６１８および６１９のそれぞれの４つのグループにそれぞれに至る４つの高速バス６１０、６１１と６１２、および６１３がある。低速バス・リードでダイ５０２に到達する信号は、別の低速バス・リード上には存在せず、同様に、高速バス・リードで到達する信号は、別の高速バス・リード上には存在しないという事実を認識することにより、リード・レイアウトが設計される。この点について、高速データ・バス・リードは、ダイ５０２の中心近くに配置され離間した２つの平行な列６２０および６２２で配置される。高速バス信号の２つの列６２０および６２２は離間されているが、高速データ・リードで送られた信号をダイ５０２から取り出すことができるように導電性経路を配置することができる。実際に、２つの列６２０および６２２を分離し、列６２０および６２２をそれぞれ最も近い低速バス列（たとえば、列６２２および６２４）から離す間隔は、すべての高速信号をパッケージ基板の底面のリードにルーティングするのにちょうど十分な大きさであることが好ましい。
【００３１】
この点について、図５と図６を再度簡単に参照すると、図７に示した導電性経路６２３は、ダイ５０２上に実際に形成されないが、基板５０６の信号層のうちの１つの上に実際にルーティングされることを理解されたい。この点について、バイア（図示せず）が、はんだパッド５０７（図５Ｂ）と位置合わせされ、基板５０６内にまっすぐに入り、所定のリード上の信号を第１の信号層または第２の信号層に伝える。
【００３２】
同様に、リード６２４、６２６、６２８および６３０の４つの列は、ダイ５０２のそれぞれの縁の近くに、高速データ信号を伝える列６２０および６２２と平行な関係で配置される。
【００３３】
基板５０６内の導電性経路の特定のルーティングを示すために、図７と図８の両方において、図の左下角の近くに点線の楕円６４０を示す。この楕円は、４つの関連した低速バス（リードとも言う）６４１、６４２、６４３および６４４の所定のビット（たとえば、ビット０）と関連した４つのリードと、関連した高速バスの１つのリード６４５を囲む。より詳細には、リード６４５は、点線の楕円６５０で識別された９つのデータ・ビットを含む高速バスと関連付けられる（図８）。例示のため、リード６４５が、そのデータ・バスのビット０と関連付けられていると仮定する。同様に、リード６４１、６４２、６４３および６４４は、高速バス６５０と関連した４つの各低速バスごとのビット０と関連付けられる。
【００３４】
ダイ（パッケージ基板ではなく）の内部で、導電性経路（図示せず）が、リード６４５を機能回路６０２に接続することができる。この場合、機能回路６０２を、ダイ内のリード６４１、６４２、６４３および６４４のそれぞれに電気的に接続しなければならない。さらに、図７（信号層１）と図８（信号層２）に図示されるように、リードが隣り合ったリード間に信号経路が１本だけ延びることができるように接近して配置され、リード６４１、６４２、６４３および６４４間の相互接続を行うことができると仮定する。リード・レイアウトをそのように離間することにより、ダイの物理的サイズまたは底面積を最小にすることができる。また、同様の信号経路レイアウトを、ダイの表面を横切るダイ・リードの他の各グループに設けることもできる。「最悪の事態」の信号経路は、リード６４５がリード６３０に接続されたものであり、チップ幅の約２／３の距離であることを理解されたい。
【００３５】
しかしながら、特定の信号経路のルーティングは、本発明の一部分を構成するとは考えられない。より正確に言うと、本発明は、信号ルーティングの長さを短縮し、それによりチップと関連した待ち時間を最小にするリードの一般的なレイアウトと関係がある。この点について、示した方法で高速バスをグループ化し、図示したように関連した低速データ・バスのリードを密にグループ化することにより、任意の場合において、ダイ５０２の幅を横切るすべての信号経路が延長されないことが分かる。
【００３６】
また、ソース駆動ストローブ信号を伝えるために、リード６３２および６３３を図示された一般的な位置に設けることもできる。また、電力リードと接地リード（図示せず）は、ダイの底面全体に分散されることが好ましく、信号パッドの近くに配置されることが好ましい。
【００３７】
以上の説明は、例示と説明のために述べられ、網羅的なものではなく、または開示した厳密な形態に本発明を制限するものでもない。前述の教示を考慮して、明らかな修正または変形が可能である。開示した実施態様は、本発明の原理とその実用例の最良の例示を提供し、それにより、当業者が、熟慮した特定の使用法に適切なように様々な実施態様と様々な変形において本発明を利用することができるように、選択され開示された。そのようなすべての修正と変形は、公正かつ法律的に与えられる権利の広さと関連して解釈されるとき、特許請求の範囲によって定義されるような本発明の範囲内にある。
【００３８】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
【００３９】
１．独特のリード構成を有する集積回路パッケージ（１００）であって、
集積回路を含み、集積回路との間で電気信号を伝える複数のリード（５０４）を有するダイ（５０２）であって、該複数のリードが前記ダイの底面にわたって配置されている、ダイ（５０２）と、
少なくとも２つの信号層を有する多層基板（５０６）であって、ダイ（５０２）に対して並置され、少なくとも２つの信号層内の導電性経路に前記電気信号を伝えるために前記ダイ（５０２）の前記リード（５０４）と位置合せされ、上面に沿って配置された複数の端子（５０７）を有し、前記ダイ（５０２）よりも大きな隣接表面積を有し、プリント回路ボード（５０８）との接続のために下面全体に配置された複数のリード（５２０）を有し、前記下面の前記リードが前記導電性経路によって前記上面のリードと通信する多層基板（５０６）とからなり、
前記ダイの前記リードが、
高周波電気信号を伝えるものである、少なくとも２つの高速行（６２０、６２２）が、前記ダイ（５０２）の中央の近くに平行な形で配置され、
少なくとも２つの低速行（６２４、６２６、６２８、６３０）のリードのうちの第１組（６１９）が、前記ダイ（５０２）の第１の側近くに平行な形で配置され、前記少なくとも２つの低速行のリードが、前記少なくとも２つの高速行に対して平行な関係で対称的に配置され離間され、及び
少なくとも２つの低速行のリードの第２組（６１７）が、前記ダイの第２の側の近くに平行な形で配置され、前記少なくとも２つの低速行のリードが、前記少なくとも２つの高速行（６２０、６２２）に対して平行な関係で対称的に配置され離間される、構成で配置される集積回路パッケージ。
【００４０】
２．制御信号（６０６）を伝えるために前記ダイの上縁の近くに配置された複数のリードの部分をさらに含む、上記１の集積回路パッケージ。
【００４１】
３．前記高速行のリードに電気的に接続される前記基板の導電性経路（６２３）のほとんどが、前記高速行に実質上平行な形で延びる、上記２の集積回路パッケージ。
【００４２】
４．前記低速行の前記リードに電気的に接続される前記基板の導電性経路のほとんどが、前記低速行に実質上垂直な形で延びる、上記３の集積回路パッケージ。
【００４３】
５．電力信号を伝えるために前記高速行のうちの１つの行と隣り合って配置されたリードの行をさらに含む、上記１の集積回路パッケージ。
【００４４】
６．基板（５０６）上のパッド（５０７）との電気接続のためにマトリックス領域内に配置された複数のリード端子を有する集積回路パッケージ（１００）用のダイ（５０２）であって、
前記マトリックス領域の中心近くに列の形で配置された第１の複数のリード端子（６２０）と、
前記マトリックス領域の中心近くに列の形で配置され、前記第１の複数のリード端子（６２０）から平行に離間された第２の複数のリード端子（６２２）と、
前記マトリックスの第１の縁近くに位置する少なくとも２つの列で、前記第１の複数のリード端子と平行な関係で配置された第３の複数のリード端子（６１９）と、
前記マトリックスの第１の縁と反対側の第２の縁の近くに前記第２の複数のリード端子と平行な関係で位置する少なくとも２つの列で配置された第４の複数のリード端子（６１７）とからなる、ダイ（５０２）。
【００４５】
７．前記マトリックスの上縁の近くに配置された複数のリード端子（６０６）をさらに含む、上記６の集積回路パッケージ用基板。
【００４６】
８．前記第１と第２の複数（６２０、６２２）のリード端子が、高周波信号を伝えるように配置される、上記６の集積回路パッケージ用基板。
【００４７】
９．前記第３と第４の複数のリード端子が、低周波信号（６１７と６１９）を伝えるように配置される、上記８に記載の集積回路パッケージ用基板。
【００４８】
【発明の効果】
本発明により、チップと関連した待ち時間を短縮するだけでなく、基板の層の数を最小限に抑えることにより経済性に優れる回路パッケージを提供できる、リード構成またはレイアウトが提供される。
【図面の簡単な説明】
【図１】プロセッサとメモリ装置のバンクとの間に挿入された、本発明により構成された制御装置を示すブロック図である。
【図２】ダイ内の導電性経路の物理的距離の待ち時間の影響を示す概略図である。
【図３】本発明の制御装置チップのブロック図である。
【図４】従来技術において既知の従来の集積回路パッケージの側面図である。
【図５】フリップチップ型集積回路パッケージの側面図である。
【図６】図５のフリップチップ集積回路パッケージの組立分解斜視図である。
【図７】本発明により構成されたダイの好ましいリード構成を示し、第１の信号層上のいくつかの導電性経路を示す図である。
【図８】本発明により構成されたダイの好ましいリード構成を示し、第２の信号層上のいくつかの導電性経路を示す図である。
【符号の説明】
100  制御装置チップ
502  ダイ
504  リード
506  多層基板
507  はんだパッド
508  プリント回路ボード
520  リード
606  制御信号
620,622  高速行
623  導電性経路
624,626,628,630  低速行
【図１】
0004408990.tif 000002
【図２】
0004408990.tif 000003
【図３】
0004408990.tif 000004
【図４】
0004408990.tif 000005
【図５】
0004408990.tif 000006
【図６】
0004408990.tif 000007
【図７】
0004408990.tif 000008
【図８】
0004408990.tif 000009