(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板の一方の表面に形成された反対導電型の制御領域と、この制御領域と接触するように形成された制御電極と、前記制御領域で囲まれる前記半導体基板の表面の中央部に形成された反対導電型の主電極短絡領域と、前記制御領域で囲まれた前記半導体基板と前記主電極短絡領域との間に形成され、前記半導体基板と同じ一導電型であるが不純物濃度が前記半導体基板よりも大きい空乏層抑止領域と、前記半導体基板の一方の表面側において前記制御領域のみに隣接して、制御領域との間にpn接合を形成する一導電型の半導体からなる一方の主電極領域と、この一方の主電極領域の表面および前記主電極短絡領域の表面とオーミック接触する一方の主電極と、前記半導体基板の他方の表面に形成された他方の主電極領域と、この他方の主電極領域とオーミック接触するように形成された他方の主電極とを具え、
前記一導電型の半導体基板の一方の表面に第１および第２の凹部を形成し、前記第１の凹部により囲まれている第１の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して前記制御領域を形成し、前記第１の島状領域の表面の中央部に形成された前記第２の凹部の底部表面から反対導電型の不純物および一導電型の不純物を熱拡散法で添加して前記主電極短絡領域および前記空乏層抑止領域を各々形成し、前記第１の島状領域に隣接する第２の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して第２の島状領域内に前記制御領域を形成し、この制御領域のみに隣接する前記一方の主電極領域を、一導電型半導体基板からなる前記第２の島状領域と、その表面に形成した一導電型の高不純物濃度領域とにより構成し、前記制御領域の不純物濃度および厚みを、前記第２の島状領域の周辺部からその内部に向かって減少させ、互いに対向する前記周辺部からの制御領域を中心部で連続させたことを特徴とする主電極短絡型半導体装置。
【請求項２】
一導電型の半導体基板の一方の表面に形成された反対導電型の制御領域と、この制御領域と接触するように形成された制御電極と、前記制御領域で囲まれる前記半導体基板の表面の中央部に形成された反対導電型の主電極短絡領域と、前記制御領域で囲まれた前記半導体基板と前記主電極短絡領域との間に形成され、前記半導体基板と同じ一導電型であるが不純物濃度が前記半導体基板よりも大きい空乏層抑止領域と、前記半導体基板の一方の表面側において前記制御領域のみに隣接して、制御領域との間にpn接合を形成する一導電型の半導体からなる一方の主電極領域と、この一方の主電極領域の表面および前記主電極短絡領域の表面とオーミック接触する一方の主電極と、前記半導体基板の他方の表面に形成された他方の主電極領域と、この他方の主電極領域とオーミック接触するように形成された他方の主電極とを具え、
前記一導電型の半導体基板の一方の表面に、互いに隣接する第１および第２の島状領域を画成するように凹部を形成し、前記第１の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して前記制御領域を形成し、前記第１の島状領域の表面の中央部から前記半導体基板内に反対導電型の不純物および一導電型の不純物を熱拡散法で添加して前記主電極短絡領域および前記空乏層抑止領域を各々形成し、前記第１の島状領域に隣接する第２の島状領域の全周辺の底部表面から反対導電型の不純物を熱拡散法で添加して前記第２の島状領域内に前記制御領域を形成し、この制御領域のみに隣接している一導電型半導体基板からなる前記第２の島状領域およびその表面に形成した一導電型の高不純物濃度領域とにより前記一方の主電極領域を形成し、前記制御領域の不純物濃度および厚みを、前記第２の島状領域の周辺部からその内部に向かって減少させ、互いに対向する前記周辺部からの制御領域を中心部で連続させたことを特徴とする主電極短絡型半導体装置。
【請求項３】
前記一方の主電極領域の不純物濃度を前記pn接合近傍では小さく、前記一方の主電極と接触する表面では大きくしたことを特徴とする請求項１または２に記載の主電極短絡型半導体装置。
【請求項４】
前記主電極短絡領域および前記空乏層抑止領域を、それらの全周辺部に沿って前記制御領域とほぼ等間隔となるように形成したことを特徴とする請求項１〜３の何れかに記載の主電極短絡型半導体装置。
【請求項５】
前記空乏層抑止領域の不純物濃度を、前記主電極短絡領域との境界における最大値から、前記半導体基板との境界における半導体基板の不純物濃度まで単調に減少させたことを特徴とする請求項４に記載の主電極短絡型半導体装置。
【請求項６】
前記空乏層抑止領域の不純物濃度の最大値を、５×１０１４ｃｍ−３〜５×１０１５ｃｍ−３としたことを特徴とする請求項５に記載の主電極短絡型半導体装置。
【請求項７】
前記反対導電型の制御領域と前記一導電型の一方の主電極領域との間に形成された前記pn接合が、ターンオフ過程における逆ゲート電圧印加により空乏層化した後に、前記空乏層抑止領域がピンチオフするように構成したことを特徴とする請求項１〜６の何れかに記載の主電極短絡型半導体装置。
【請求項８】
前記一導電型の半導体基板の一方の一様に平坦な表面に前記制御領域、前記主電極短絡領域、前記空乏層抑止領域および前記一方の主電極領域を形成したことを特徴とする請求項１〜７の何れかに記載の主電極短絡型半導体装置。
【請求項９】
前記一導電型の半導体基板の一方の一様に平坦な表面に、前記空乏層抑止領域、前記主電極短絡領域、前記制御領域およびこの制御領域の間に不純物濃度と厚みがそれぞれ小さい制御領域を形成し、その表面に一導電型のエピタキシャル成長層を形成し、さらに制御領域のみに隣接する前記エピタキシャル成長層およびその表面に形成した一導電型の高不純物濃度領域とにより構成される前記一方の主電極領域を設けた後、前記第１および第２の凹部を形成して前記第１および第２の島状の領域を画成したことを特徴とする請求項１に記載の主電極短絡型半導体装置。
【請求項１０】
前記半導体基板内に、前記一方の主電極領域を有する半導体装置のユニット領域を前記主電極短絡領域を有する領域の間に少なくとも１個以上並列に配置したことを特徴とする請求項１、３〜９の何れかに記載の主電極短絡型半導体装置。
【請求項１１】
前記一導電型の一方の主電極領域をカソード領域とし、前記他方の主電極領域を反対導電型のアノード領域とし、前記制御領域をゲート領域とし、前記制御電極をゲート電極としてカソード短絡型GTOサイリスタを構成したことを特徴とする請求項１〜１０の何れかに記載の主電極短絡型半導体装置。
【請求項１２】
前記一導電型の一方の主電極領域をエミッタ領域とし、前記他方の主電極領域を一導電型のコレクタ領域とし、前記制御領域をベース領域とし、前記制御電極をベース電極としてエミッタ短絡型バイポーラトランジスタを構成したことを特徴とする請求項１〜１０の何れかに記載の主電極短絡型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速スイッチング動作するゲートターンオフサイリスタ（以下GTOサイリスタと略称）およびバイポーラトランジスタに関するものである。
【０００２】
【従来の技術】
GTOサイリスタは電力制御用として広く用いられており、例えば以下のような文献に記載されている。
1.  B. J. Baliga et al.: "The Evolution of Power Technology"
IEEE Trans. ED-31, 157 (1984)
２. B. J. Baliga: "Modern Power Device", John Wiley Sons, 350 (1987)
3.  M. Ishidoh et al.: "Advanced High Frequency GTO",
Proc. ISPSD, 189 (1988)
4.       T.Yatsuo,et al.:”Desigh Considerations for Large Current GTO”,
PESC’88 Record,895(1988)
5.       O.Hashimoto,et al.:”4.5kV 3kA High Power Revers Conducting
Gate Turn-Off Thyristor”, PESC’88 Record,915(1988)
【０００３】
上述した従来のGTOサイリスタでは、より大きな電流を逆ゲート電圧印加により遮断する目的で、幅が約数十〜数百μｍのユニットデバイスを多数個並列に配置した大口径デバイス構造となっている。また、高速ターンオフ動作を得るために、金、白金などを拡散させたり、電子線やプロトン照射によってキャリアのライフタイムを制御する方法を採用することも提案されている。
また、上述した従来のGTOサイリスタの基本構造は導電型が交互に異なるpnpn４層の半導体で構成されている。したがって、ゲート・カソード間に逆ゲート電圧を印加しなくても、アノード・カソード間印加電圧を阻止できる長所を有している。したがって、突発的にゲート回路が誤動作して逆ゲート印加電圧がゼロになっても、オフ状態を持続できるので、信頼性の高いノーマリオフ型スイッチング素子となり得る。しかし、その反面、以下に述べる短所を有している。
【０００４】
【発明が解決しようとする課題】
上述した従来のユニットデバイスを多数個並列に配置した大口径のGTOサイリスタでは、各ユニットデバイスのゲート領域からゲート電極リード線取り出し点までの距離が長くなり、各ユニットデバイスのゲート領域からゲート電極リード線までのゲート層の抵抗を無視することができない。すなわち、ターンオフ時にベース領域内のキャリアは各ユニットデバイスのゲート領域を通ってゲート電極リード線取り出し点に集中して大きな電流となり、そこからゲート回路に流出することになる。この大きなゲート電流によりゲート領域およびゲート回路では、ターンオフ用の逆ゲート電圧とは逆方向の電圧降下が生じ、この電圧降下によりターンオン動作が行なわれてしまい、小さなゲート電流で大きなアノード電流を高速遮断できないという問題がある。この問題を解決する目的で、ゲート領域の抵抗を小さくする方法として、従来のGTOサイリスタではゲート領域の不純物濃度を大きくしているが、ターンオン動作が遅くなり、大きなターンオン用ゲート電流を必要とする欠点がある。このように、従来のGTOサイリスタでは、ターンオンおよびターンオフ動作の両特性を共に改善することは困難である。
【０００５】
また、上述のように、オン状態において素子内に蓄積されていたキャリアの掃き出しが遅くなることに起因して、ターンオフ過程の終期に大きなテール電流が流れ、その結果として素子内でのターンオフ電力損失が大きくなり、高周波スイッチング素子として使用できないという問題もある。
【０００６】
このような問題を解決するために、キャリアのライフタイムを短く制御することにより、ターンオフ動作の高速化を図ることが提案されている。しかし、この方法ではオン抵抗が高くなり、素子内での電力損失が大きくなるという欠点がある。特に、大きな順方向印加電圧を阻止する目的でベース領域を厚くした高耐圧素子では、キャリアのライフタイムを短くするとオン抵抗が著しく大きくなるので、高耐圧、高周波GTOサイリスタの実現は困難である。
【０００７】
本発明の目的は、このような問題を解決するために、ターンオフ時に、ベース領域内の蓄積キャリアを、各ユニットデバイスに設けてある低抵抗のカソード短絡領域から直接カソード電極へ高速で掃き出すことにより、小さなゲート電流で大電流を高速スイッチングできるノーマリオフ型高耐圧・高周波スイッチング素子を提供することである。
【０００８】
【課題を解決するための手段】
本発明による主電極短絡型半導体装置は、一導電型の半導体基板の一方の表面に形成された反対導電型の制御領域と、この制御領域と接触するように形成された制御電極と、前記制御領域で囲まれる前記半導体基板の表面の中央部に形成された反対導電型の主電極短絡領域と、前記制御領域で囲まれた前記半導体基板と前記主電極短絡領域との間に形成され、前記半導体基板と同じ一導電型であるが不純物濃度が前記半導体基板よりも大きい空乏層抑止領域と、前記半導体基板の一方の表面側において前記制御領域のみに隣接して、制御領域との間にpn接合を形成する一導電型の半導体からなる一方の主電極領域と、この一方の主電極領域の表面および前記主電極短絡領域の表面とオーミック接触する一方の主電極と、前記半導体基板の他方の表面に形成された他方の主電極領域と、この他方の主電極領域とオーミック接触するように形成された他方の主電極とを具え、
前記一導電型の半導体基板の一方の表面に第１および第２の凹部を形成し、前記第１の凹部により囲まれている第１の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して前記制御領域を形成し、前記第１の島状領域の表面の中央部に形成された前記第２の凹部の底部表面から反対導電型の不純物および一導電型の不純物を熱拡散法で添加して前記主電極短絡領域および前記空乏層抑止領域を各々形成し、前記第１の島状領域に隣接する第２の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して第２の島状領域内に前記制御領域を形成し、この制御領域のみに隣接する前記一方の主電極領域を、一導電型半導体基板からなる前記第２の島状領域と、その表面に形成した一導電型の高不純物濃度領域とにより構成し、前記制御領域の不純物濃度および厚みを、前記第２の島状領域の周辺部からその内部に向かって減少させ、互いに対向する前記周辺部からの制御領域を中心部で連続させたことを特徴とするものである。
【００１０】
さらに、本発明による主電極短絡型半導体装置は、一導電型の半導体基板の一方の表面に形成された反対導電型の制御領域と、この制御領域と接触するように形成された制御電極と、前記制御領域で囲まれる前記半導体基板の表面の中央部に形成された反対導電型の主電極短絡領域と、前記制御領域で囲まれた前記半導体基板と前記主電極短絡領域との間に形成され、前記半導体基板と同じ一導電型であるが不純物濃度が前記半導体基板よりも大きい空乏層抑止領域と、前記半導体基板の一方の表面側において前記制御領域のみに隣接して、制御領域との間にpn接合を形成する一導電型の半導体からなる一方の主電極領域と、この一方の主電極領域の表面および前記主電極短絡領域の表面とオーミック接触する一方の主電極と、前記半導体基板の他方の表面に形成された他方の主電極領域と、この他方の主電極領域とオーミック接触するように形成された他方の主電極とを具え、
前記一導電型の半導体基板の一方の表面に、互いに隣接する第１および第２の島状領域を画成するように凹部を形成し、前記第１の島状領域の全周辺の底部表面から反対導電型不純物を熱拡散法で添加して前記制御領域を形成し、前記第１の島状領域の表面の中央部から前記半導体基板内に反対導電型の不純物および一導電型の不純物を熱拡散法で添加して前記主電極短絡領域および前記空乏層抑止領域を各々形成し、前記第１の島状領域に隣接する第２の島状領域の全周辺の底部表面から反対導電型の不純物を熱拡散法で添加して前記第２の島状領域内に前記制御領域を形成し、この制御領域のみに隣接している一導電型半導体基板からなる前記第２の島状領域およびその表面に形成した一導電型の高不純物濃度領域とにより前記一方の主電極領域を形成し、前記制御領域の不純物濃度および厚みを、前記第２の島状領域の周辺部からその内部に向かって減少させ、互いに対向する前記周辺部からの制御領域を中心部で連続させたことを特徴とする。
【００１１】
このような本発明による主電極短絡型半導体装置は、例えばカソード短絡型GTOサイリスタとして構成することができる。この本発明GTOサイリスタでは、ターンオフ用の逆ゲート電圧をゲート・カソード電極間に印加した場合、反対導電型のカソード短絡領域と反対導電型のゲート領域との間に介在する一導電型の半導体基板内および空乏層抑止領域内に高抵抗の空乏層が形成される。したがって、カソード短絡領域を通してのターンオフ用ゲート電流のバイパスは発生しないので、正常にターンオフ動作が行なわれる。しかも、カソード短絡領域と一導電型半導体基板との間に形成した一導電型半導体からなる空乏層抑止領域の不純物濃度を高くすることによって、大きな逆ゲート電圧の印加が可能となり、さらにターンオフ時に、ベース領域（n−）内の蓄積キャリアを低抵抗の前記カソード短絡領域から直接カソード電極へ掃き出すことにより、小さい逆ゲート電流で大電流を高速遮断できる高耐圧・高周波スイッチング素子を実現することができる。
さらに、本発明では、一導電型半導体からなる一方の主電極領域（カソード領域）は反対導電型の制御領域（ゲート領域）のみに隣接し、ベース領域には隣接していないので、ベース・ゲート領域間pn接合はアノード・カソード間順方向印加電圧により逆バイアスされ、ベース領域内に高抵抗の空乏層が形成される。したがって、逆ゲート電圧を印加しなくても、アノード・カソード間順方向印加電圧を阻止できるノーマリオフ型高耐圧・高周波スイッチング素子を実現することができる。
【００１２】
【発明の実施の形態】
図１は、本発明によるカソード短絡型GTOサイリスタの一実施例の構造を示すものである。図１において、Ａは断面図、Ｂはカソード、ゲートの各電極およびシリコン酸化膜を除去して示す平面図である。前記一導電型の半導体基板であるｎ型シリコン基板（n−）１１の一方の一様に平坦な表面に形成された反対導電型のゲート領域（p＋）１２によって囲まれているｎ型シリコン基板（n−）１１の一方の表面の中央部に、ｐ型の主電極短絡領域、本例ではカソード短絡領域（p＋）１３を、これらの両領域１２，１３がそれらの全周でほぼ等間隔となるように形成する。
【００１３】
本発明においては、このカソード短絡領域１３を囲むように、n型不純物濃度がシリコン基板１１のそれよりも大きいが、カソード短絡領域１３のそれよりも小さいｎ型の空乏層抑止領域（n）１４を形成する。この空乏層抑止領域１４は、カソード短絡領域１３を囲むように設けてあるので、本発明による半導体装置の製造プロセスにおいては、先ずシリコン基板１１内へn型不純物を熱拡散法を用いて添加して空乏層抑止領域１４を形成し、次に、同じく熱拡散法を用いてp 型不純物を空乏層抑止領域１４内へ添加して、カソード短絡領域１３を形成することができる。したがって、空乏層抑止領域１４内のn型不純物濃度は、カソード短絡領域（p＋）１３との境界（接合）からシリコン基板（n−）１１との境界まで単調に減少している。
【００１４】
本実施例においては、ゲート領域（p＋）１２の表面に、一方の主電極領域として、その表面でのn型不純物濃度が約１０１９ｃｍ−３以上と大きいカソード領域（n＋）１５を形成する。また、シリコン基板１１の一方の表面のほぼ全体はシリコン酸化膜１６によって覆われているが、ゲート領域１２の上方のシリコン酸化膜を選択的に除去して、ゲート電極１７を形成すると共に、カソード短絡領域１３の表面およびカソード領域１５の表面の上方のシリコン酸化膜を選択的に除去して、一方の主電極としてカソード電極１８を設ける。本実施例では、カソード電極１８は、カソード領域１５及びカソード短絡領域１３の両表面でオーミック接触を構成できるアルミニウム（Al）で形成してある。さらに、シリコン基板１１の裏面には、他方の主電極領域として、その表面でのp型不純物濃度が約１０１８ｃｍ−３以上と大きいアノード領域（p＋）１９を形成すると共に、このアノード領域とオーミック接触するように他方の主電極としてアノード電極２０を形成する。
【００１５】
上述したように、ゲート領域（ｐ＋）１２とカソード短絡領域（ｐ＋）１３との間にそれらと反対導電型の逆ゲート電圧阻止領域 (n−n)２１が形成されている。そして、カソード短絡領域１３の表面にはカソード電極１８およびゲート領域１２にはゲート電極１７がそれぞれ接続されている。したがって、ゲート・カソード間（ｐ＋n−nｐ＋  接合）に、ゲート領域（ｐ＋）が負電位となる逆ゲート電圧を、ゲートバイアス電源２２によって印加すると、ゲート領域（ｐ＋）１２と逆ゲート電圧阻止領域（n−n）２１からなるｐ＋n−n接合が逆バイアスされて、逆ゲート電圧阻止領域（n−n）２１内に空乏層が形成される。この空乏層によりゲート領域１２はカソード短絡領域１３に対して完全に包囲されているので、カソード短絡領域１３はゲート領域１２と電気的に高抵抗状態で絶縁される。したがって、カソード短絡領域１３を通してのターンオフ用ゲート電流のバイパスは発生しないので、正常なターンオフ動作が可能となる。
【００１６】
しかも、ベース領域（n−）１１（ｎ−型シリコン基板で構成されているので同じ符号で示す）内に蓄積されている正孔は、低抵抗であるカソード短絡領域１３を介してカソード電極１８へ直接、高速で掃き出される。したがって、ゲート回路を通してゲート・カソード間を流れる電流は小さくなり、ターンオフ用逆ゲート電圧の低下は起こらない。したがって、主電源２３によりアノード・カソード間に流れる大きなアノード電流を小さな逆ゲート電流で高速遮断することができるようになる。
【００１７】
また、ベース領域（n−）１１内の蓄積キャリアが迅速に掃き出されるので、テール電流に起因するスイッチング損失が小さくなり、最大スイッチング周波数を高くすることができる。また、本発明では、ターンオフ過程において、アノード電流はベース領域（n−）１１から低抵抗のカソード短絡領域１３へ流入し、直接カソード電極１８へ流出する。したがって、本発明では、〔０００４〕で述べたように、従来のGTOサイリスタにおいて問題となるゲート領域を通ってゲート電極へ流出するアノード電流に起因するゲート領域での電圧降下（ターンオフ用逆ゲート印加電圧とは逆方向）は発生しない。したがって、ゲート領域の不純物濃度を小さくしても、大きなアノード電流を遮断できる。このように、本発明では、ゲート領域の不純物濃度を小さくすることにより、小さな順方向ゲート電流で高速ターンオンし、かつ小さな逆ゲート電流で高速ターンオフする高性能GTOサイリスタを実現できる。
【００１８】
図１に示す本発明による半導体装置とは相違して、逆ゲート電圧阻止領域２１に空乏層抑止領域1４が形成されていない従来のカソード短絡型GTOサイリスタにおいては、アノード・カソード間の順方向最大阻止電圧を大きくするために、ベース領域（n−）１１を構成するシリコン基板の不純物濃度を小さくすると、低い逆ゲート電圧印加により、カソード短絡領域１３とゲート領域１２との間の逆ゲート電圧阻止領域
（n−）２１がピンチオフ（空乏層化）してしまう。その結果、カソード短絡領域（ｐ＋）１３から逆ゲート電圧阻止領域２１へ拡散により流入する正孔は、ピンチオフした逆ゲート電圧阻止領域（n−）２１内の高電界によってゲート領域１２の方向へ加速され、大きな逆ゲート電流が流れることになる。したがって、ゲート・カソード間耐圧が低くなってしまう欠点がある。カソード短絡領域１３とゲート領域１２の間の逆ゲート電圧阻止領域（n−）２１の幅を、例えば３０μｍと広くしても、ベース領域（n−）の不純物濃度を２×１０13ｃｍ−3と小さくした場合、−１２Ｖの逆ゲート電圧で大きな逆ゲート電流が流れ始めてしまい、ゲート・カソード間耐圧は１２Ｖと低くなる。GTOサイリスタは、大きな逆ゲート電圧を印加することにより高速でターンオフ動作するので、ゲート・カソード間耐圧の増大はGTOサイリスタの高速化のための重要な技術課題である。
【００１９】
本発明では、ターンオフ過程において、ゲートバイアス電源２２によってゲート・カソード間に逆ゲート電圧が印加された場合に、ゲート領域１2とカソード領域１５で形成されるpn接合の逆方向最大阻止電圧よりも大きな逆ゲート電圧で、ゲート領域１2とカソード短絡領域１3との間の逆ゲート電圧阻止領域（n−n）２１がピンチオフするように、不純物濃度がｎ型シリコン基板（n−）１１のそれよりも大きい空乏層抑止領域（n）1４を形成したことを特徴としている。
【００２０】
すなわち、逆ゲート電圧印加により、ゲート領域１２とカソード短絡領域１３との間の逆ゲート電圧阻止領域（n−n）２１に形成される空乏層はカソード短絡領域１３に向かって拡がるが、不純物濃度の大きな空乏層抑止領域１４内での空乏層の拡がりは狭くなり、大きな逆ゲート電圧が印加されてもカソード短絡領域１３までは空乏層が拡がることはない。このように、本発明においては、ゲート・カソード間に大きな逆ゲート電圧が印加されても、逆ゲート電圧阻止領域（n−n）２１を通って大きな逆ゲート電流が流れることはない。
【００２１】
したがって、大きな逆ゲート電圧印加により、ゲート領域１２とカソード領域１５からなるpn接合を高速で空乏層化できる。その結果、ゲート領域１２を通ってカソード領域１５に流入していたアノード電流はベース領域１１から空乏層抑止領域１４を通って低抵抗のカソード短絡領域１３へ流入し、そこから直ちにカソード電極１８へ流出する。したがって、カソード短絡領域１３と空乏層抑止領域１４で形成されるpn接合は、主電源２３によってアノード・カソード間に印加される順方向電圧により逆バイアスされるので、カソード短絡領域１３から逆ゲート電圧阻止領域（n−n）２１内へ正孔は流入しない。したがって、ゲート領域１２とカソード領域１５からなるpn接合を空乏層化する以前に、逆ゲート電圧阻止領域（n−n）２１において、空乏層がカソード短絡領域１３まで拡がらなければ、逆ゲート電圧を高くしても、逆ゲート電圧阻止領域（n−n）２１を通って大きな逆ゲート電流は流れない。
【００２２】
このように本発明では、大きな逆ゲート電圧印加により、ゲート領域１２とカソード領域１５からなるpn接合を高速で空乏層化し、かつベース領域１１内の蓄積キャリアを低抵抗のカソード短絡領域１３から直接カソード電極１８へ掃き出すことにより、大電流を高速で遮断できる高耐圧・高周波GTOサイリスタを実現できることを特徴としている。
【００２３】
図２は、カソード短絡領域１３との境界（接合）における空乏層抑止領域（n）１４の不純物濃度NJ（横軸）と、ゲート・カソード間耐圧（縦軸）との関係を示すものである。ここに、ゲート領域１２とカソード短絡領域１３との間の逆ゲート電圧阻止領域（n−n）２１の構造として、n−層の不純物濃度を２×１０１３ｃｍ−３  、n層の厚みを８〜１０μｍ及び逆ゲート電圧阻止領域（n−n）２１の幅を１５μｍとした場合である。本例から、空乏層抑止領域（n）１４の不純物濃度NJ がn−層の不純物濃度２×１０１３ｃｍ−３  である場合、すなわち空乏層抑止領域１４を形成しない場合、ゲート・カソード間耐圧は4Ｖであるが、不純物濃度NJを増大するに従ってゲート・カソード間耐圧は増大し、不純物濃度NJを５×１０１４ｃｍ−３  以上にすると約５倍以上にゲート・カソード間耐圧を増大できることが示される。
【００２４】
図３は、空乏層抑止領域１４の不純物濃度NJ（横軸）とアノード・カソード間耐圧（縦軸）との関係を示すものである。ここに、図１に示す実施例において、ベース領域（n−）１１を薄くしても高耐圧が得られるように、ベース領域（n−）１１とアノード領域（ｐ＋）１９との間にｎ型不純物濃度がベース領域（n−）１１のそれよりも大きいn層を形成した場合のカード短絡領域（ｐ＋）１３、空乏層抑止領域（n）１４およびベース領域（n−）１１からなるｐ＋n n− n接合のアノード・カソード間耐圧である。ベース領域（n−）１１の不純物濃度を２×１０１３ｃｍ−３および厚みを１７０μｍ、空乏層抑止領域（n）１４の厚みを約８μｍにした場合である。図３から、空乏層抑止領域１４の不純物濃度NJを５×１０１５ｃｍ−３よりも大きくすると、アノード・カソード間耐圧が急激に低下することがわかる。したがって、本発明においては、空乏層抑止領域１４の不純物濃度NJは５×１０１４ｃｍ−３〜５×１０１５ｃｍ−３とするのが好適であることがわかる。
【００２５】
図４は、空乏層抑止領域１４を形成した場合と、形成しない場合におけるゲート・カソード間耐圧（縦軸）と逆ゲート電圧阻止領域（n−n）２１の幅（横軸）との関係を示している。ここに、ベース領域（n−）１１の不純物濃度を２×１０１３ｃｍ−３、 空乏層抑止領域１４の不純物濃度NJおよび厚みをそれぞれ１．８×１０１５ｃｍ−３および約８μｍにした場合である。図３により、本発明では、空乏層抑止領域１４を持たない従来素子に比べてゲート耐圧を約１０倍以上大きくできることが示される。
【００２６】
したがって、逆ゲート電圧が−２０Ｖでターンオフ時間が１４μｓとなる本実施例において、−５０Ｖという大きな逆ゲート電圧を印加した場合、ターンオフ時間を約２μｓと約１／７に短縮することができた。また、ベース領域１１内の蓄積キャリアは、主電流通路に隣接しているカソード短絡領域１３から直接カソード電極１８へ掃き出されるので、テール電流はほぼ無視できる程度まで小さくなると共にターンオフ用のゲート電流も従来の約１／５と著しく低減できた。このように、本発明により、小ゲート電流で高周波動作する高性能スイッチング素子を実現できる。
【００２７】
図５ＡおよびＢは、本発明の第２の実施例を示す断面図および平面図である。n型シリコン基板（n−）１１の一方の表面に第１および第２の凹部３１および３２を、第１の凹部３１により囲まれている第１の島状領域3３の表面の中央部に第２の凹部３2が位置するように形成する。これら第１の凹部３１および第２の凹部32の底部表面からp 型不純物を熱拡散法で添加して、ゲート領域(p＋）１2及びカソード短絡領域（p＋）１3を両領域がそれらの全周でほぼ等間隔となるように形成する。また、第１の島状領域3３に隣接する第２の島状領域３４を形成して、この第２の島状領域３４の全周辺の底部表面からp 型不純物を熱拡散法で添加して、ゲート領域(p＋）１2をn型シリコン基板（n−）１１の内部に形成する。この場合、ゲート領域(p＋）１2の不純物濃度および厚みは、第２の島状領域３４の周辺部から内部に向かって減少し、対向する周辺部からのゲート領域(p＋）１2は中心部で連続していることを特徴としている。このようにゲート領域を構成することによって、高速ターンオン動作するGTOサイリスタを実現できる。
【００２８】
また、カソード領域となる前記一方の主電極領域は、ゲート領域(p＋）１2のみに隣接している不純物濃度の小さいｎ型シリコン基板（n−）１１から成る第２の島状領域３４と、その表面に形成したｎ型高不純物濃度領域（n＋）１５とにより構成されている。したがって、ゲート・カソード電極間に形成されるp＋n− n＋接合の耐圧、すなわちゲート耐圧は、図１に示した第１の実施例のそれよりも大きくなる。したがって、第１の実施例よりも大きな逆ゲート電圧を印加して、より高速にターンオフ動作するGTOサイリスタを実現できる。
【００２９】
上述した図５に示す本発明の第２の実施例の他の製作法として、エピタキシャル成長技術を用いて製作した本発明の第３の実施例の断面構造および平面構造を図６ＡおよびＢに示す。最初に一導電型の半導体基板（n−）１１の一方の一様に平坦な表面に、空乏層抑止領域（n）１４、カソード短絡領域（p＋）１３、ゲート領域（p＋）１２および高速ターンオン用として不純物濃度と厚みがそれぞれ小さいゲート領域（p）４１をゲート領域（p＋）１２の間に形成する。その後、この半導体基板（ｎ−）１１の表面に，導電型がベース領域（n−）１１と同じｎ型のエピタキシャル成長層（n）４２を形成し、さらにその表面にカソード領域を構成するｎ型高不純物濃度領域（n＋）１５を形成した後、図６に示すように第１および第２の凹部３１および３２を形成して第１および第２の島状の領域３３および３４を設ける。エピタキシャル成長層（n）４２の不純物濃度をベース領域（n−）１１のそれよりも大きくしておけば、エピタキシャル成長層（n）４２はカソード短絡領域（p＋）１３を囲む空乏層抑止領域（n）１４として作用する。また、第２の実施例の場合と同様に、カソード領域を構成するｎ型のエピタキシャル成長層（n）４２の不純物濃度を小さくすれば、第１の実施例よりも大きな逆ゲート電圧を印加して、より高速にターンオフ動作するGTOサイリスタを実現できる。
【００３０】
本発明の第４の実施例の断面構造を図７に示す。本実施例は、図５に示した第２の実施例において、第１の島状領域３４に第２の凹部３２を形成する代わりに、第１の島状領域の表面の中央部からｎ型シリコン基板（n−）１１内へ不純物を熱拡散法を用いて添加して、空乏層抑止領域１４およびカソード短絡領域１３を形成したこと以外は、第２の実施例と同じである。本実施例では、カソード電極18とオーミック接触するカソード短絡領域（p＋）１３およびカソード領域（n＋）１５の両表面が同一面にあるので、放熱特性の良い金属板より成るカソード電極１８を圧接し易い構造になっている。
【００３１】
スイッチング素子の適用範囲に依存して、スイッチング速度よりも、低オン抵抗を必要とする場合は、半導体基板内にカソード短絡領域を有しない従来のユニット素子（例えば図５に示すカソード領域を有する第２の島状領域３４）をカソード短絡領域を有する第１の島状領域（例えば図５の３３）の間に１個以上並列に配置して、オン抵抗を低減する。
【００３２】
本発明は上述した実施例のみに限定されるものではなく、幾多の変更や変形が可能である。例えば、図１に示した第１の実施例において、アノード領域（p＋）１９の一部分をｎ型半導体層（n＋）としたアノード短絡構造とすれば、ベース領域（n−）11内に蓄積された伝導電子をアノード電極へ高速で掃き出せるので、より高速なターンオフ動作を実現できる。
【００３３】
また、以上述べた実施例では、主電極短絡型半導体装置をGTOサイリスタとして構成したが、図８に示すように、他方の主電極領域としてアノード領域（p＋）をｎ型不純物濃度の大きいコレクタ領域（n＋）１９に変えれば、バイポーラトランジスタとなる。この場合、各部の名称は、GTOサイリスタでのアノード、カソード、ゲートおよびベース領域（n−）１１の各名称をそれぞれコレクタ、エミッタ、ベースおよびコレクタ領域と称する以外は、上述したカソード短絡型GTOサイリスタの実施例でのそれらと同じである。
【００３４】
また、コレクタ・エミッタ間およびベース・エミッタ間への電圧印加方法は、カソード短絡型GTOサイリスタの場合と同じである。したがって、エミッタ短絡型バイポーラトランジスタでの本発明の作用と効果は、上述したカソード短絡型GTOサイリスタの場合と同じである。従来のバイポーラトランジスタでは、オン状態において、ベース・エミッタ間（GTOサイリスタでのゲート・カソード間）への順バイアス電圧印加により、コレクタ領域（n−）１１内に多量のキャリアが蓄積されるので、オン抵抗を他の素子に比較して著しく減少できるが、ターンオフ動作が遅くなるという短所がある。一方、本発明のエミッタ短絡型バイポーラトランジスタでは、ベース・エミッタ間に大きな逆ベース電圧を印加して、コレクタ領域（n−）内に蓄積された多量のキャリアをエミッタ短絡領域から高速で掃き出せる。したがって、他の素子に比較してオン抵抗が著しく小さい高速バイポーラトランジスタを実現できる。
【００３５】
pn接合へのバイアス電圧印加により、スイッチング動作を制御する本発明での半導体装置では、各領域の導電型を反対導電型にして、各主電極および制御電極に印加する電位を逆電位にすれば、上述した本発明実施例の場合と同様な作用と効果が得られる。
【図面の簡単な説明】
【図１】ＡおよびＢは、本発明によるカソード短絡型GTOサイリスタの第１の実施例の構造を示す断面図および平面図である。
【図２】ゲート・カソード間耐圧の不純物濃度依存性を示す。
【図３】アノード・カソード間耐圧の不純物濃度依存性を示す。
【図４】従来素子および本発明による素子のゲート・カソード間耐圧の逆ゲート電圧阻止領域の幅依存性を示す。
【図５】ＡおよびBは、本発明によるカソード短絡型GTOサイリスタの第２の実施例の構造を示す断面図および平面図である。
【図６】ＡおよびＢは、エピタキシャル成長技術を用いて製作した本発明の第３の実施例の構造を示す断面図および平面図である。
【図７】本発明によるカソード短絡型GTOサイリスタの第４の実施例の構造を示す断面図である。
【図８】ＡおよびＢは、バイポーラトランジスタとして構成した本発明による半導体装置の第５の実施例の構造を示す断面図および平面図である。
【符号の説明】
１１  シリコン基板（ベース領域）、  １２  制御（ゲート）領域、  １３  主電極（カソード）短絡領域、  １４  空乏層抑止領域、  １５  一方の主電極領域（カソード領域）、  １６  シリコン酸化膜、  １７  制御（ゲート）電極、１８  一方の主電極（カソード電極）、１９  他方の主電極領域（アノード領域）、  ２０  他方の主電極（アノード電極）、  ２１  逆ゲート電圧阻止領域、  ２２  ゲートバイアス電源、  ２３  主電源、  ３１  第１の凹部、  ３2 第２の凹部、  ３３  第１の島状領域、  ３４  第２の島状領域、  ４１  制御（ゲート）領域、  ４２  エピタキシャル成長層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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