(57)【特許請求の範囲】
【請求項１】
オペアンプの入力端子にサンプルコンデンサが接続され、前記オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、前記切換スイッチのＯＮによって、前記入力端子と前記出力端子間が短絡された状態で、前記サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、前記切換スイッチのＯＦＦによって、前記入力信号が、前記サンプルコンデンサと前記フィードバックコンデンサの容量比に応じて増幅されて前記出力信号として出力されるサンプルホールド回路において、
前記サンプルモードから前記ホールドモードへの切換時において、前記オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化に対応する電流を前記フィードバックコンデンサに供給する電圧制御電流供給手段を有することを特徴とするサンプルホールド回路。
【請求項２】
請求項１記載のサンプルホールド回路において、前記電圧制御電流供給手段の初段には、利得がほぼ２倍の差動増幅器がプリアンプとして設けられていることを特徴とするサンプルホールド回路。
【請求項３】
アナログ信号をサンプルホールドする前段サンプルホールド回路と、
前段から入力される第１のアナログ信号をデジタルコードに変換するＡＤ変換器、前記デジタルコードをＤＡ変換するＤＡ変換器、及び前記第１のアナログ信号と前記ＤＡ変換器の出力信号に基づき設定される第２のアナログ信号との差信号を、所定の増幅度てサンプルホールドするサンプルホールド回路からなる単位ＡＤ変換ブロックが、複数段従属接続されたＡＤ変換ユニットと
を備えたＡＤ変換器において、
前記前段サンプルホールド回路と前記単位ＡＤ変換ブロックのサンプルホールド回路とが、
オペアンプの入力端子にサンプルコンデンサが接続され、前記オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが、互いに並列に接続され、
サンプルモードでは、前記切換スイッチのＯＮによって、前記入力端子と前記出力端子間が短絡された状態で、前記サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、前記切換スイッチのＯＦＦによって、前記参照電圧に基づいた入力信号が、前記サンプルコンデンサと前記フィードバックコンデンサの容量比に応じて増幅されて前記出力信号として出力されるサンプルホールド回路に対して、
前記サンプルモードから前記ホールドモードへの切換時において、前記オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化に対応する電流を前記フィードバックコンデンサに供給する電圧制御電流供給手段が設けられていることを特徴とするＡＤ変換器。
【請求項４】
請求項３記載のＡＤ変換器において、前記所定増幅度は、前記ＡＤ変換器の分解能をａとして、２（a-1）であることを特徴とするＡＤ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サンプルホールド回路とサンプルホールド回路を用いたＡＤ変換器に関する。
【０００２】
【従来の技術】
従来のサンプルホールド回路は、図６（ａ）、（ｂ）に示すように、同時に論理値が“１”とはならず、オーバーラップしない第１、第２のクロックで駆動制御されて、サンプルモードとホールドモードとでの動作を行うもので、図５に示すような構成を有している。
このサンプルホールド回路２５Ａは、差動形のオペアンプ１０の反転入力端子と出力端子ｔｏ１間に、フィードバックコンデンサＣ２とスイッチＳＷ３とが、互いに並列に接続され、オペアンプ１０の非反転入力端子と出力端子ｔｏ２間に、フィードバックコンデンサＣ４とスイッチＳＷ６とが、互いに並列に接続されている。
また、入力端子ｔｉ１とオペアンプ１０の反転入力端子間に、スイッチＳＷ１とサンプルコンデンサＣ１が直列に接続され、入力端子ｔｉ２とオペアンプ１０の非反転入力端子間に、スイッチＳＷ５とサンプルコンデンサＣ３が直列に接続され、スイッチＳＷ１とホールドコンデンサＣ１との接続点と、入力端子ｔ３間にスイッチＳＷ４が、スイッチＳＷ５とホールドコンデンサＣ３との接続点と、入力端子ｔ３間にスイッチＳＷ２が、それぞれ接続されている。
【０００３】
サンプルモードでは、スイッチＳＷ３、ＳＷ６がＯＮされることによって、オペアンプ１０の入力端子と出力端子間が短絡され、オペアンプ１０は最大利得の動作点の参照電圧Ｖａｇにバイアスされ、入力電圧Ｖｉｐ、Ｖｉｎは、サンプルコンデンサＣ１、或いはサンプルコンデンサＣ３に、電圧Ｖａｇに対して入力されてチャージされる。
ここで、サンプルコンデンサＣ１とフィードバックコンデンサＣ２にチャージされる電荷に着目すると次式が得られる。
【０００４】
ＱＣ１＝Ｃ１（Ｖｉｐ−Ｖａｇ）                    ・・ （１）
ＱＣ２＝０                                        ・・ （２）
【０００５】
一方、ホールドモードでは、スイッチＳＷ３、ＳＷ６はＯＦＦとされ、オペアンプ１０は容量帰還形のアンプとなり、その後にスイッチＳＷ１がＯＦＦ、スイッチＳＷ４がＯＮとなる。
この時Ｖｉｐ−Ｖａｇの電圧変分△Ｖがオペアンプ１０の入力端子に生じ、この変分△Ｖに従ってオペアンプ１０から電流が出力され、この電流はオペアンプ１０の入力端子の電圧変分△Ｖが０になるまで出力される。
この場合、サンプルコンデンサＣ１とフィードバックコンデンサＣ２に、それぞれチャージされる電荷は次式で表される。
【０００６】
ＱＣ１＝０                                        ・・  （３）
ＱＣ２＝Ｃ２（Ｖｏｎ−Ｖａｇ）                    ・・  （４）
【０００７】
サンプルモードとホールドモードとで全電荷量は一定なので、（５）式が得られ（５）式から出力電圧Ｖｏｎが（６）に示すように求められる。
【０００８】
Ｃ１（Ｖｉｐ−Ｖａｇ）＝Ｃ２（Ｖｏｎ−Ｖａｇ）    ・・  （５）
Ｖｏｎ＝（Ｃ１／Ｃ２）（Ｖｉｐ−Ｖａｇ）＋Ｖａｇ  ・・  （６）
【０００９】
（６）式から明らかなように、この種のサンプルホールド回路２５Ａでは、参照電圧Ｖａｇを基準にして、入力電圧がＣ１／Ｃ２倍されて出力され、Ｃ１／Ｃ２＝１に選択すると、ゲイン１倍のリセット型サンプルホールド回路が得られる。
【００１０】
【発明が解決しようとする課題】
前述の従来のサンプルホールド回路２５Ａでは、サンプルモードからホールドモードへの切換時に、サンプルコンデンサＣ１への入力電圧が入力電圧Ｖｉｐから参照電圧Ｖａｇに切り換えられるので、オペアンプ１０の反転入力端子にＶｉｐ−Ｖａｇの電圧変化が発生し、オペアンプ１０からはこの電圧変化に対応する電流が出力され、フィードバックコンデンサＣ２の電荷に変化を与える。
一般にこの種のサンプルホールド回路では、サンプリング電圧が入力電圧に到達するまでの遅延時間を示すアクイジョンタイムよりも、オペアンプの応答特性によってその性能が決まるセトリング特性が性能上では重要である。
この場合、オペアンプの相互コンダクタンスｇｍが重要であり、ｇｍが大きいほどオペアンプの入力端子に生じる電圧変化が、オペアンプの出力電流に大きく変換され、セトリング時間が短縮され迅速なセトリング動作が行われる。
【００１１】
しかし、ＭＯＳ・ＦＥＴの場合には、バイポーラトランジスタのように、バイアス電流当たりのｇｍの値が大きくないために、ｇｍを大きくするには高電流の大型サイズのものが要求され、ＭＯＳ・ＦＥＴを大型化すると、トランジスタ自体の寄生容量が増大し、ノンドミナントポールとなってアンプの周波数特性上悪影響を及ぼす。このように、ｇｍが大きいとアンプの動作帯域は拡大するが、帰還アンプとして使用する場合に、前述したようなコンデンサ切換式のサンプルホールド回路では、サンブルモードとホールドモードで帰還率が変化するために、ノンドミナントポールが原因で、動作が不安定になるおそれがあり安定な回路の設計が困難になる。
このように、従来のサンプルホールド回路２５Ａでは、オペアンプにＭＯＳ・ＦＥＴを使用する場合に、安定した動作を行うオペアンプを得るためには、ｇｍを大きく設定することができず、ｐチャネル形ＭＯＳとｎチャネル形ＭＯＳを用いたＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｔｒａｎｓｉｓｔｏｒ）回路を利用した場合に期待される高速動作が抑制されることになる。
【００１２】
本発明は、前述したような従来のサンプルホールド回路の動作の現状に鑑みてなされたものであり、その第１の目的は、常にサンプルホールド動作を安定且つ高速に行うことが可能なサンプルホールド回路を提供することにある。
また、本発明の第２の目的は、常に高精度のＡＤ変換を安定且つ高速に行うことが可能なＡＤ変換器を提供することにある。
【００１３】
【課題を解決するための手段】
前記第１の目的を達成するために、請求項１記載の発明は、オペアンプの入力端子にサンプルコンデンサが接続され、前記オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、前記切換スイッチのＯＮによって、前記入力端子と前記出力端子間が短絡された状態で、前記サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、前記切換スイッチのＯＦＦによって、前記入力信号が、前記サンプルコンデンサと前記フィードバックコンデンサの容量比に応じて増幅されて前記出力信号として出力されるサンプルホールド回路において、前記サンプルモードから前記ホールドモードへの切換時において、前記オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化に対応する電流を前記フィードバックコンデンサに供給する電圧制御電流供給手段を有することを特徴とするものである。
【００１４】
このような手段によると、電圧制御電流供給手段によって、サンプルモードからホールドモードへの切換時において、オペアンプの入力端子に発生する信号レベルの変化が検出され、得られる変化に対応する電流が、オペアンプの出力電流とは別にフィードバックコンデンサに供給され、ｇｍの小さいオペアンプを使用した場合でも、セトリング時間を短縮して、迅速安定に高精度のサンプルホールド動作が行われる。
【００１５】
同様に前記第１の目的を達成するために、請求項２記載の発明は、請求項１記載のサンプルホールド回路において、前記電圧制御電流供給手段の初段には、利得がほぼ２倍の差動増幅器がプリアンプとして設けられていることを特徴とするものである。
【００１６】
このような手段によると、電圧制御電流供給手段の初段にプリアンプとして設けられた利得がほぼ２倍の差動増幅器による増幅によって、請求項１記載の発明で得られる効果がより高められる。
【００１７】
前記第２の目的を達成するために、請求項３記載の発明は、アナログ信号をサンプルホールドする前段サンプルホールド回路と、前段から入力される第１のアナログ信号をデジタルコードに変換するＡＤ変換器、前記デジタルコードをＤＡ変換するＤＡ変換器、及び前記第１のアナログ信号と前記ＤＡ変換器の出力信号に基づき設定される第２のアナログ信号との差信号を、所定の増幅度てサンプルホールドするサンプルホールド回路からなる単位ＡＤ変換ブロックが、複数段従属接続されたＡＤ変換ユニットとを備えたＡＤ変換器において、前記前段サンプルホールド回路と前記単位ＡＤ変換プロックのサンプルホールド回路とが、以下のように構成されている。
即ちこの場合は、オペアンプの入力端子にサンプルコンデンサが接続され、前記オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、前記切換スイッチのＯＮによって、前記入力端子と前記出力端子間が短絡された状態で、前記サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、前記切換スイッチのＯＦＦによって、前記入力信号が、前記サンプルコンデンサと前記ホールドコンデンサの容量比に応じて増幅されて前記出力信号として出力されるサンプルホールド回路に対して、前記サンプルモードから前記ホールドモードへの切換時において、前記オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化に対応する電流をフィードバックコンデンサに供給する電圧制御電流供給手段が設けられ、該電圧制御電流供給手段を備えたサンプルホールド回路が、前段サンプルホールド回路と単位ＡＤ変換プロックのサンプルホールド回路とに用いられている。
【００１８】
このような手段によると、前段サンプルホールド回路と単位ＡＤ変換ブロックのサンプルホールド回路において、サンプルモードからホールドモードへの切換時において、ｇｍの小さいオペアンプを使用した場合でも、セトリング時間を短縮して、迅速安定に高精度のサンプルホールド動作を行わせることにより、高速で安定したＡＤ変換動作が行われる。
【００１９】
同様に前記目的を達成するために、請求項４記載の発明は、請求項３記載のＡＤ変換器において、前記所定増幅度は、前記ＡＤ変換器の分解能をａとした場合に、２（a-1）であることを特徴とするものである。
【００２０】
このような手段によると、ＡＤ変換器の分解能をａとした場合に、所定増幅度が２（a-1）の状態で、請求項３記載の発明での効果が実現される。
【００２１】
【発明の実施の形態】
［第１の実施の形態］
サンプルホールド回路に係る本発明の第１の実施の形態を図１を参照して説明する。
図１は本実施の形態の構成を示す回路図である。
【００２２】
本実施の形態のサンプルホールド回路２５では、すでに図５を参照して説明した従来のサンプルホールド回路２５Ａに対して、サンプルモードからホールドモードへの切換時において、オペアンプ１０の反転入力端子と非反転入力端子間に発生する電圧の変化量である電圧変分を△Ｖとし、自己の相互コンダクタンスをｇｍ’として、電圧変分△Ｖを検出して、対応する変分補償電流△Ｉ＝△Ｖ・ｇｍ’を、フィードバックコンデンサＣ２の出力端子ｔｏ１と の接続点に供給す る電圧 制御電流供給回路１１ａが設けられている。
同様にして、サンプルモードからホールドモードへの切換時において、オペアンプ１０の反転入力端子と非反転入力端子間に生じる電圧変分△Ｖを検出して、対応する変分補償電流△Ｉ＝△Ｖ・ｇｍ’を、ホールドコンデンサＣ４の出力端子ｔｏ２との接続点に供給する電圧制御電流供給回路１１ｂが設けられている。
本実施の形態のその他の部分の構成は、すでに図５を参照して説明した従来のサンプルホールド回路２５Ａと同一なので、重複する説明は行わない。
【００２３】
このような構成の本実施の形態の動作を説明する。
本実施の形態では、入力電圧が正値のＶｉｐの場合について説明すると、サンプルモードからホールドモードへの切換時には、スイッチＳＷ３はＯＮからＯＦＦに切り換えられ、その後にスイッチＳＷ１がＯＦＦ、スイッチＳＷ４がＯＮとなる。
この際にＶｉｐ−Ｖａｇの電圧変分△Ｖが、オペアンプ１０の入力端子に発生し、オペアンプ１０からは、入力端子の電圧変分△Ｖが０になるまで、電圧変分△Ｖに対応する電流が出力される。
本実施の形態では、この電圧変分△Ｖが検出され、電圧制御電流供給回路１１ａの相互コンダクタンスをｇｍ’として、得られる電圧変分△Ｖに対応する電流△Ｉ＝△Ｖ・ｇｍ’が、オペアンプ１０の出力電流とは別にフィードバックコンデンサに供給され、相互コンダクタンスｇｍの小さいオペアンプを使用した場合でも、セトリング時間を短縮して迅速安定に高精度のサンプルホールド動作が行なわれる。
【００２４】
このように、本実施の形態では、サンプルコンデンサＣ１とフィードバックコンデンサ２によるサンプルホールド動作の場合を説明すると、サンプルホールド回路２５におけるサンプルモードからホールドモードへの切換時に、オペアンプ１０の反転入力端子と非反転入力端子間に発生する電圧変分△Ｖ＝Ｖｉｐ−Ｖａｇが、相互コンダクタンスｇｍ’の電圧制御電流供給回路１１ａによって検出され、電圧変分△Ｖに対応する変分補償電流△Ｉ＝△Ｖ・ｇｍ’が、電圧制御電流供給回路１１ａから、オペアンプ１０の出力電流とは別にフィードバックコンデンサＣ２に供給されるので、相互コンダクタンスｇｍの小さいオペアンプを使用した場合でも、セトリング時間が短縮され、安定したサンプリング動作を高速で行うサンプルホールド回路を提供することが可能になる。
【００２５】
［第２の実施の形態］
サンプルホールド回路に係る本発明の第２の実施の形態を図２を参照して説明する。
図２は本実施の形態の電圧制御電流供給回路の構成を示す回路図である。
【００２６】
本実施の形態では、すでに説明した第１の実施の形態に対して、図２に示すような構成の電圧制御電流供給回路１１ＣＭが、電圧制御電流供給回路として使用されている。
本実施の形態のその他の部分の構成は、すでに説明した第１の実施の形態と同一なので、重複する説明は行わない。
【００２７】
本実施の形態の電圧制御電流供給回路１１ＣＭは、図２に示すように、プリアンプとしての差動増幅回路Ａの出力端子にソースフォロワＢが接続され、ソースフォロワＢの出力端子にカスコード形の電圧電流変換回路Ｃが接続されており、差動増幅回路Ａに入力される入力差電圧が０の時には、電圧電流変換回路Ｃから出力される出力電流が０となるのが望ましいので、全体がＢ級回路構成となっている。
電圧制御電流供給回路１１ＣＭの差動増幅回路Ａは、ゲートが互いに接続されたｎチャネルエンハンスメント形のＭＯＳ・ＦＥＴ（以下ｎ−ＭＯＳ・ＦＥＴと表示する）Ｔｒ１、Ｔｒ２をアクティブ負荷とするｎ−ＭＯＳ・ＦＥＴＴｒ３、Ｔｒ４で構成され、ソースフォロワＢには、ｎ−ＭＯＳ・ＦＥＴＴｒ６とｐチャネルエンハンスメント形のＭＯＳ・ＦＥＴ（以下ｐ−ＭＯＳ・ＦＥＴと表示する）Ｔｒ５とが設けられ、差動増幅回路Ａのｎ−ＭＯＳ・ＦＥＴＴｒ３、Ｔｒ４のドレインが、ｎ−ＭＯＳ・ＦＥＴＴｒ６のゲートとｐ−ＭＯＳ・ＦＥＴＴｒ５のゲートにそれぞれ接続されている。
【００２８】
また、電圧制御電流供給回路１１ＣＭのカスコード形の電圧電流変換回路Ｃには、ゲートが互いに接続されたｐ−ＭＯＳ・ＦＥＴＴｒ７、ｎ−ＭＯＳ・ＦＥＴＴｒ８、及びｐ−ＭＯＳ・ＦＥＴＴｒ９、ｎ−ＭＯＳ・ＦＥＴＴｒ１０がそれぞれ設けられ、ｐ−ＭＯＳ・ＦＥＴＴｒ７のドレインとｐ−ＭＯＳ・ＦＥＴＴｒ９のソースが互いに接続され、ｎ−ＭＯＳ・ＦＥＴＴｒ８のソースとｎ−ＭＯＳ・ＦＥＴＴｒ１０のドレインが互いに接続されている。
また、ｐ−ＭＯＳＦＥＴＴｒ９のドレインが、ｎ−ＭＯＳ・ＦＥＴＴｒ１１のドレインに接続され、ｎ−ＭＯＳ・ＦＥＴＴｒ１１のソースがｐ−ＭＯＳ・ＦＥＴＴｒ１２のソースに接続され、ゲートが互いに接続されたｎ−ＭＯＳ・ＦＥＴＴｒ１３、ｎ−ＭＯＳ・ＦＥＴＴｒ１４、及びｎ−ＭＯＳ・ＦＥＴＴｒ１５、ｎ−ＭＯＳ・ＦＥＴＴｒ１６がそれぞれ設けられている。
【００２９】
さらに、ｐ−ＭＯＳ・ＦＥＴＴｒ１２のドレインが、ｎ−ＭＯＳ・ＦＥＴＴｒ１３のドレインに接続され、ｎ−ＭＯＳ・ＦＥＴＴｒ１３のソースが、ｎ−ＭＯＳ・ＦＥＴＴｒ１５のドレインに接続され、ｎ−ＭＯＳ・ＦＥＴＴｒ１４のソースが、ｎ−ＭＯＳ・ＦＥＴＴｒ１６のドレインに接続されている。
そして、ソースフォロワＢのｐ−ＭＯＳ・ＦＥＴＴｒ５、ｎ−ＭＯＳ・ＦＥＴＴｒ６のソースが、カスコード形の電圧電流変換回路Ｃのｎ−ＭＯＳ・ＦＥＴＴｒ１１、ｐ−ＭＯＳ・ＦＥＴＴｒ１２のゲートにそれぞれ接続され、ｎ−ＭＯＳ・ＦＥＴＴｒ１１とｐ−ＭＯＳ・ＦＥＴＴｒ１２のドレインが、ｎ−ＭＯＳ・ＦＥＴＴｒ７とｎ−ＭＯＳＦＥＴＴｒ１５のゲートにそれぞれ接続されている。
【００３０】
本実施の形態においては、このような構成の電圧制御電流供給回路１１ＣＭの入力端子ｔ１、ｔ２が、図１を流用して説明すると、オペアンプ１０の反転入力端子と非反転入力端子にそれぞれ接続されており、サンプルモードからホールドモードへの切換時に、オペアンプ１０の反転入力端子と非反転入力端子間に電圧変分△Ｖが発生すると、この電圧変分△Ｖが、ｎ−ＭＯＳＦＥＴＴｒ１、Ｔｒ２をアクティブ負荷とする差動増幅回路Ａで増幅され、その増幅された変化分△Ｖが、ソースフォロワＢのｐ−ＭＯＳＦＥＴＴｒ５のゲートと、ｎ−ＭＯＳＦＥＴＴｒ６にてそれぞれレベルシフトされて、電圧電流変換回路Ｃのｎ−ＭＯＳ・ＦＥＴＴｒ１１とｐ−ＭＯＳ・ＦＥＴＴｒ１２とに印加される。
【００３１】
そして、電圧電流変換回路Ｃのｎ−ＭＯＳ・ＦＥＴＴｒ１１とｐ−ＭＯＳ・ＦＥＴＴｒ１２は、印加された電圧に応じて電流を生成し、カレントミラーにより、出力端子ｔ３、ｔ４間からオペアンプ１０の入力端子間に発生する電圧変分△Ｖに対応する変分補償電流△Ｉが出力される。
図１を流用して、サンプルコンデンサＣ１とフィードバックコンデンサＣ２によるサンプルホールド動作の場合を説明すると、この変分補償電流△Ｉは、カスコード形の電圧電流変換回路Ｃの出力端子ｔ３、ｔ４から、フィードバックコンデンサＣ２に供給され、相互コンダクタンスの小さいオペアンプを使用した場合のセトリング時間が短縮され、迅速安定に高精度のサンプルホールド動作が行なわれる。
【００３２】
このように、本実施の形態によると、オペアンプ１０の入力端子間に、サンプルモードからホールドモードへの切換時に発生する電圧変分△Ｖが、電圧制御電流供給回路１１ＣＭに入力され、アクティブ負荷付きの差動増幅回路Ａで、高利得増幅され、ソースフォロワＢでレベルシフトされた後に、カスコード形の電圧電流変換回路Ｃに入力される。そして、ミラー係数がほぼ１で高精度のミラー電流が、出力端子ｔ３、ｔ４から変分補償電流△Ｉとして、フィードバックコンデンサＣ２に供給されることにより、第１の実施の形態と同様に、相互コンダクタンスの小さいオペアンプを使用した場合でも、安定したサンプルホールド動作を高速で行うサンプルホールド回路を提供することが可能になる。
この場合、特に本実施の形態の電圧制御電流供給回路１１ＣＭに係る相互コンダクタンスｇｍは、差動増幅回路Ａのゲイン、ソースフォロワＢのｐ−ＭＯＳ・ＦＥＴＴｒ５、ｎ−ＭＯＳ・ＦＥＴＴｒ６のサイズと、カスコード形の電圧電流変換回路Ｃのｎ−ＭＯＳ・ＦＥＴＴｒ１１、ｐ−ＭＯＳ・ＦＥＴＴｒ１２のサイズの比により設定され、所望値に設定設計することが可能になり、また、カスコード形の電圧電流変換回路Ｃによつて、出力抵抗が高まり、オペアンプ１０の利得低下を防止することも可能になる。
【００３３】
［第３の実施の形態］
ＡＤ変換器に係る本発明の一実施の形態を、第３の実施の形態として、図３及び図４を参照して説明する。
図３は本実施の形態の構成を示す説明図、図４は図３のマルチプライングＤＡ変換器の構成を示す回路図である。
【００３４】
本実施の形態では、図３に示すように、アナログ信号が入力される１倍の前段サンプルホールド回路１３が設けられ、この前段サンプルホールド回路１３の後段に、１．５ビット／ｓｔａｇｅのビットブロックが分解能に応じて複数段従属接続されており、この場合は、ビットブロック１４ａ〜１４ｉが従属接続され、ビットブロック１４ｉの後段に１．５ビットのＡＤ変換器１５が接続され、ビッドロック１４ａ〜１４ｉとＡＤ変換器１５とは、エラー補正したデジタルデータを出力するエラー補正出力回路１６に接続されている。
各ビットプロック１４ａ〜１４ｉは同一の構成を有し、ビットブロック１４ａを取り上げて説明すると、図３で矢印で引き出されて示されるように、前段のアナログ信号ＦａをＡＤ変換する１．５ビットのＡＤ変換器１７が設けられ、このＡＤ変換器１７の出力端子は、エラー補正出力回路１６と、３値のアナログ信号を変換出力するＤＡ変換器１８とに接続されている。
また、前段からのアナログ信号Ｆａと、ＤＡ変換器１８の出力信号とが入力され、両信号の差分値を出力する減算回路２０が設けられ、この減算回路２０の出力端子に、減算回路２０から出力される差分値を、ａをＡＤ変換器１７の分解能として、２（a-1）に増幅してサンプルホールドするサンプルホ ールド回路２５が接続されている。１．５ビットＡＤの場合は、分解能としては２ビット分を有するためこの場合には２倍となる。
【００３５】
図３に一点鎖線で示すように、ＡＤ変換器１７、ＤＡ変換器１８、減算回路２０及びサンプルホールド回路２５で、各ビットブロック１４ａ〜１４ｉが構成され、同図で点線で示すように、ＤＡ変換器１８、減算回路２０及びサンプルホールド回路２５でマルチプライングＤＡ変換器２１が構成される。図４はこのマルチプライングＤＡ変換器の一構成例を示したものである。
【００３６】
本実施の形態に係るＡＤ変換器において、前段サンプルホールド回路１３とマルチプライングＤＡ変換器２１に図４に示すサンプルホールド回路２１Ａを使用した場合について説明すると、すでに第１の実施形態及び第２の実施の形態で説明したように、サンプルモードからホールドモードへの切換時に、オペアンプ１０の入力端子に発生する電圧変分△Ｖを検出し、自己の相互コンダクタンスをｇｍ’として、電圧変分△Ｖに対応する変分補償電流△Ｉ＝△Ｖ・ｇｍ’を出力して、フィードバックコンデンサＣ５、Ｃ６に供給する電圧制御電流供給回路が設けられている。このために、小さいｇｍのオペアンプを使用した場合でも、セトリング時間が短縮され、高速で高精度のサンプルホールド動作が安定に行なわれ、高速度で高精度のＡＤ変換動作を行うことが可能になる。
【００３７】
【発明の効果】
請求項１記載の発明によると、オペアンプの入力端子にサンプルコンデンサが接続され、オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、切換スイッチのＯＮによって、入力端子と出力端子間が短絡された状態で、サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、切換スイッチのＯＦＦによって、参照電圧に基づいた入力信号が、サンプルコンデンサとフィードバックコンデンサの容量比に応じて増幅されて出力信号として出力されるが、電圧制御電流供給手段によって、サンプルモードからホールドモードへの切換時において、オペアンプの入力端子に発生する信号レベルの変化が検出され、得られる変化に対応する電流が、オペアンプの出力電流とは別にフィードバックコンデンサに供給されるので、ｇｍの小さいオペアンプを使用した場合でも、セトリング時間を短縮して、迅速安定に高精度のサンプルホールド動作が可能になる。
【００３８】
請求項２記載の発明によると、電圧制御電流供給手段の初段には、利得がほぼ２倍の差動増幅器がプリアンプとして設けられているので、請求項１記載の発明で得られる効果をより高めることが可能になる。
【００３９】
請求項３記載の発明に係るＡＤユニットは、アナログ信号をサンプルホールドする前段サンプルホールド回路と、前段から入力される第１のアナログ信号をデジタルコードに変換するＡＤ変換器、デジタルコードをＤＡ変換するＤＡ変換器、及び第１のアナログ信号とＤＡ変換器の出力信号に基づき設定される第２のアナログ信号との差信号を、所定の増幅度てサンプルホールドするサンプルホールド回路からなる単位ＡＤ変換ブロックが複数段従属接続されているが、前段サンプルホールド回路と単位ＡＤ変換プロックのサンプルホールド回路とが以下のように構成されている。
即ちこの場合には、オペアンプの入力端子にサンプルコンデンサが接続され、オペアンプの入力端子と出力端子間に、フィードバックコンデンサと切換スイッチとが互いに並列に接続され、サンプルモードでは、切換スイッチのＯＮによって、入力端子と出力端子間が短絡された状態で、サンプルコンデンサに参照電圧に基づいた入力信号に対応する電荷が蓄積され、ホールドモードでは、切換スイッチのＯＦＦによって、参照電圧に基づいた入力信号が、サンプルコンデンサとフィードバックコンデンサの容量比に応じて増幅されて出力信号として出力されるサンプルホールド回路に対して、サンプルモードからホールドモードへの切換時において、オペアンプの入力端子に発生する信号レベルの変化を検出し、該変化率に対応する電流をホールドコンデンサに供給する電圧制御電流供給手段が設けられ、該電圧制御電流供給手段を備えたサンプルホールド回路が、前段サンプルホールド回路と単位ＡＤ変換プロックのサンプルホールド回路とに使用されている。
このために、前段サンプルホールド回路と単位ＡＤ変換ブロックのサンプルホールド回路において、サンプルモードからホールドモードへの切換時において、ｇｍの小さいオペアンプを使用した場合でも、セトリング時間を短縮して、迅速安定に高精度のサンプルホールド動作を行わせることにより、高速で安定したＡＤ変換動作を行うことが可能になる。
【００４０】
請求項４記載の発明によると、ＡＤ変換器の分解能をａとして、所定増幅度が２（a-1）の状態で、請求項３記載の発明での効果を実現することが可能になる。
【図面の簡単な説明】
【図１】サンプルホールド回路に係る本発明の第１の実施の形態の構成を示す回路図である。
【図２】サンプルホールド回路に係る本発明の第２の実施の形態の電圧制御電流供給回路の構成を示す回路図である。
【図３】ＡＤ変換器に係る本発明の第３の形態の構成を示す説明図である。
【図４】図３のマルチプライングＤＡ変換器の構成を示す回路図である。
【図５】従来のサンプルホールド回路の構成を示す回路図である。
【図６】サンプルホールド回路を駆動する制御クロックの波形図である。
【図７】図５のサンプルホールド回路の動作時の各部の信号波形図である。
【符号の説明】
１０・・オペアンプ、１１ａ、１１ｂ、１１ＣＭ・・電圧制御電流供給回路、１３・・前段サンプルホールド回路、１４ａ〜１４ｉ・・ビットブロック、１６・・エラー補正出力回路、１７・・ＡＤ変換器、１８・・ＤＡ変換器、２０・・減算回路、２１・・マルチプライングＤＡ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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