(57)【特許請求の範囲】
【請求項１】
同一基板上に画素部及び駆動回路を含む電気光学装置であって、
前記駆動回路には、ＬＤＤ領域の全部がゲート絶縁膜を挟んでゲート配線と重なるように形成された第１のｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート絶縁膜を挟んでゲート配線と重なるように形成された第２のｎチャネル型ＴＦＴとを有し、
前記画素部には、ＬＤＤ領域がゲート絶縁膜を挟んでゲート配線と重ならないよう形成され、かつチャネル形成領域及びＬＤＤ領域の間にはオフセット領域が形成された画素ＴＦＴを有することを特徴とする電気光学装置。
【請求項２】
同一基板上に画素部及び駆動回路を含む電気光学装置であって、
前記駆動回路には、ＬＤＤ領域の全部がゲート絶縁膜を挟んでゲート配線と重なるように形成された第１のｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート絶縁膜を挟んでゲート配線と重なるように形成された第２のｎチャネル型ＴＦＴとを有し、
前記画素部には、ＬＤＤ領域がゲート絶縁膜を挟んでゲート配線と重ならないよう形成され、かつチャネル形成領域及びＬＤＤ領域の間にはオフセット領域が形成された画素ＴＦＴを有し、
前記第１のｎチャネル型ＴＦＴに形成されたＬＤＤ領域は、前記第１のｎチャネル型ＴＦＴのチャネル形成領域とソース領域もしくはドレイン領域のいずれか一方との間に形成され、
前記第２のｎチャネル型ＴＦＴに形成されたＬＤＤ領域は、前記第２のｎチャネル型ＴＦＴのチャネル形成領域と、ソース領域及びドレイン領域との間にそれぞれ形成されることを特徴とする電気光学装置。
【請求項３】
請求項１または請求項２において、
前記画素部は、保持容量を有し、
前記保持容量は、層間絶縁膜上に設けられた遮蔽膜、該遮蔽膜の酸化物および画素電極で形成されており、
前記遮蔽膜は、アルミニウム膜、チタン膜、タンタル膜、アルミニウムを主成分とする膜、チタンを主成分とする膜、またはタンタルを主成分とする膜であることを特徴とする電気光学装置。
【請求項４】
請求項３において、
前記層間絶縁膜は有機樹脂膜であることを特徴とする電気光学装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記オフセット領域上には前記ゲート絶縁膜を介してサイドウォールが形成されており、
前記ゲート配線は当該サイドウォールに挟まれていることを特徴とする電気光学装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記第１のｎチャネル型ＴＦＴのＬＤＤ領域及び前記第２のｎチャネル型ＴＦＴのＬＤＤ領域のうちの少なくとも一方には２×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型不純物元素が含まれ、前記画素ＴＦＴのＬＤＤ領域には１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型不純物元素が含まれていることを特徴とする電気光学装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記画素ＴＦＴの前記オフセット領域と前記チャネル形成領域とは同一組成の半導体膜からなることを特徴とする電気光学装置。
【請求項８】
請求項１乃至７のいずれか一項において、
前記オフセット領域には１×１０１５〜１×１０１８ａｔｏｍｓ／ｃｍ３の濃度範囲でｐ型不純物元素が含まれることを特徴とする電気光学装置。
【請求項９】
請求項１乃至８のいずれか一項において、
前記画素部にＥＬ素子を有することを特徴とする電気光学装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の電気光学装置を表示部として用いることを特徴とする電気器具。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部（画素回路）とその周辺に設けられる駆動回路（制御回路）を同一基板上に設けた液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置に代表される電気光学装置（電気光学装置ともいう）、および電気光学装置を搭載した電気器具（電子機器ともいう）に関する。
【０００２】
尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電気器具も半導体装置に含まれる。
【０００３】
【従来の技術】
絶縁表面を有する基板上にＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ、レベルシフタ、バッファ、サンプリング回路などの画素部を制御するための駆動回路（周辺駆動回路とも呼ばれる）が一枚の基板上に形成される。
【０００５】
このような駆動回路はそれぞれにおいて動作条件が必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっている。画素部においては、スイッチ素子として機能する画素ＴＦＴと補助の保持容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が多く採用されている。従って、要求されるＴＦＴの特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流値）を十分低くさせておく必要があった。また、バッファは高い駆動電圧が印加されるため、高電圧がかかっても壊れない程度にまで耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流値）を十分確保する必要があった。
【０００６】
しかし、ポリシリコンＴＦＴのオフ電流値は高くなりやすいといった問題点がある。また、ＩＣなどで使われるＭＯＳトランジスタと同様にポリシリコンＴＦＴにはオン電流値の低下といった劣化現象が観測される。主たる原因はホットキャリア注入であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられている。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly  Doped  Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。
【０００８】
また、ホットキャリア注入によるオン電流値の劣化を防ぐための構造として、いわゆるＧＯＬＤ（Gate-drain  Overlapped  LDD）構造が知られている。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲート配線と重なるように配置されているため、ドレイン近傍のホットキャリア注入を防ぎ、信頼性を向上させるのに有効である。例えば、「Mutsuko  Hatano,Hajime  Akimoto  and  Takeshi  Sakai,IEDM97  TECHNICAL  DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造を開示しているが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【０００９】
また、アクティブマトリクス型液晶表示装置の画素部には、数十から数百万個の各画素にＴＦＴが配置され、そのＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【００１０】
ところが、このコンデンサはオフ電流値等に起因するリーク電流により次第にその蓄積容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコンデンサ（保持容量）を並列に設け、液晶を誘電体とするコンデンサが損失する容量を補っていた。
【００１１】
【発明が解決しようとする課題】
しかしながら、画素部のＴＦＴ（以下、画素ＴＦＴという）と、シフトレジスタやバッファなどの駆動回路のＴＦＴ（以下、駆動ＴＦＴという）とでは、その要求される特性は必ずしも同じではない。例えば、画素ＴＦＴにおいては、ゲート配線に大きな逆バイアス（ｎチャネル型ＴＦＴであればマイナス）電圧が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス電圧が印加されて動作されることはない。また、前者の動作速度は後者ほど高いものが要求されない。
【００１２】
また、ＧＯＬＤ構造は確かにオン電流値の劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比べてオフ電流値が大きくなってしまう問題があった。従って、特に画素ＴＦＴにとっては好ましい構造とは言えなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ホットキャリア注入には弱いことが知られていた。
【００１３】
このように、アクティブマトリクス型液晶表示装置のような複数の電気回路を有する電気光学装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。
【００１４】
さらに、従来例に示したように画素部に容量配線を用いた保持容量を形成して十分な容量を確保しようとすると、開口率（一画素の面積に対して画像表示が可能な面積の割合）を犠牲にしなければならなかった。特に、プロジェクター型表示装置に用いられるような小型の高精細パネルでは、一個当たりの画素面積も小さいため、容量配線による開口率の低下は問題となっていた。
【００１５】
本発明はこのような課題を解決するための技術であり、電気光学装置の駆動回路や画素部に配置されるＴＦＴの構造を、その機能に応じて適切なものとすることにより、電気光学装置の動作性能および信頼性を向上させることを目的とする。また、そのような電気光学装置を実現するための作製方法を提供することを課題とする。
【００１６】
また、他の目的として画素部を有する電気光学装置において、画素に設けられる保持容量の面積を縮小化し、開口率を向上させるための構造を提供することを目的とする。また、そのような画素部の作製方法を提供する。
【００１７】
【課題を解決するための手段】
上記問題点を解決するために本発明の構成は、
同一基板上に画素部及び駆動回路を含む電気光学装置において、
前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、一部または全部が該ｎチャネル型ＴＦＴのゲート配線とゲート絶縁膜を挟んで重なるように形成され、
前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線とゲート絶縁膜を挟んで重ならないように形成され、
前記画素ＴＦＴのチャネル形成領域及びＬＤＤ領域の間にはオフセット領域が形成されていることを特徴とする。
【００１８】
上記構成において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型不純物元素が含まれることが好ましい。具体的には、前記画素ＴＦＴのＬＤＤ領域よりも２〜１０倍の濃度が好ましい。さらに具体的には、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には２×１０16〜５×１０19atoms/cm3の濃度範囲でｎ型不純物元素が含まれ、前記画素ＴＦＴのＬＤＤ領域には１×１０16〜５×１０18atoms/cm3の濃度範囲でｎ型不純物元素が含まれる。
【００１９】
また、他の発明の構成は、
同一基板上に画素部及び駆動回路を含む電気光学装置において、
前記駆動回路には、ＬＤＤ領域の全部がゲート配線とゲート絶縁膜を挟んで重なるように形成された第１のｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート配線とゲート絶縁膜を挟んで重なるように形成された第２のｎチャネル型ＴＦＴとを有し、
前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線とゲート絶縁膜を挟んで重ならないように配置され、
前記画素ＴＦＴのチャネル形成領域及びＬＤＤ領域の間にはオフセット領域が形成されていることを特徴とする。
【００２０】
上記構成において、前記第１のｎチャネル型ＴＦＴのＬＤＤ領域及び／又は前記第２のｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤＤ領域よりも高い濃度（具体的には２〜１０倍）でｎ型不純物元素が含まれる。
【００２１】
また、前記第１のｎチャネル型ＴＦＴに形成されるＬＤＤ領域は、該第１のｎチャネル型ＴＦＴのドレイン領域とチャネル形成領域との間に形成され、前記第２のｎチャネル型ＴＦＴに形成されるＬＤＤ領域は、該第２のｎチャネル型ＴＦＴのチャネル形成領域を挟んで形成されることが好ましい。
【００２２】
また、本願発明の構成を実現するための作製工程に関する構成は、
同一基板上に画素部及び駆動回路を含む電気光学装置の作製方法において、
前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に２×１０16〜５×１０19atoms/cm3の濃度範囲でｎ型不純物元素を含む領域を形成する工程（Ａ）と、
前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型不純物元素を含む領域を形成する工程（Ｂ）と、
前記駆動回路を形成するｐチャネル型ＴＦＴの活性層に３×１０20〜３×１０21atoms/cm3の濃度範囲でｐ型不純物元素を含む領域を形成する工程（Ｃ）と、
前記画素部を形成する画素ＴＦＴの活性層に１×１０16〜５×１０18atoms/cm3の濃度範囲でｎ型不純物元素を含む領域を形成する工程（Ｄ）と、を有し、
前記工程（Ｄ）は、珪素を含む絶縁膜で覆われたゲート配線をマスクにしてｎ型不純物元素を添加することにより行われることを特徴とする。
【００２３】
なお、この構成において、（Ａ）〜（Ｄ）の各工程の順序は適宜変更しても構わない。どのような順序としても、最終的に形成されるＴＦＴの基本的な機能は変化せず、本発明の効果を損なうものではない。
【００２４】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【００２５】
[実施例１]
本発明の実施例について図１〜図４を用いて説明する。ここでは、同一基板上に画素部とその画素部を制御するための駆動回路とを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路では、シフトレジスタ、バッファ等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。
【００２６】
図１（Ａ）において、基板１０１には、石英基板やシリコン基板を使用することが望ましい。本実施例では石英基板を用いる。その他にも金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。本実施例の場合、８００℃以上の温度に耐えうる耐熱性を要求されるので、それを満たす基板であればどのような基板を用いても構わない。
【００２７】
そして、基板１０１のＴＦＴが形成される表面には、２０〜１００ｎｍ（好ましくは４０〜８０ｎｍ）の厚さの非晶質構造を含む半導体膜１０２を減圧熱ＣＶＤ方、プラズマＣＶＤ法またはスパッタ法で形成する。なお、本実施例では６０ｎｍ厚の非晶質シリコン膜を形成するが、後に熱酸化工程があるのでこの膜厚が最終的なＴＦＴの活性層の膜厚になるわけではない）
【００２８】
また、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。さらに、基板上に下地膜と非晶質シリコン膜とを大気解放しないで連続的に形成することも有効である。そうすることにより基板表面の汚染が非晶質シリコン膜に影響を与えないようにすることが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００２９】
次に、非晶質シリコン膜１０２上に珪素（シリコン）を含む絶縁膜でなるマスク膜１０３を形成し、パターニングによって開口部１０４a、１０４bを形成する。この開口部は、次の結晶化工程の際に結晶化を助長（促進）する触媒元素を添加するための添加領域となる。（図１（Ａ））
【００３０】
なお、珪素を含む絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜を用いることができる。窒化酸化シリコン膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、ＳｉＯｘＮｙで表される絶縁膜である。窒化酸化シリコン膜はＳｉＨ4、Ｎ2Ｏ及びＮＨ3を原料ガスとして作製することが可能であり、含有する窒素濃度が２５atomic%以上５０atomic%未満とすると良い。
【００３１】
また、このマスク膜１０３のパターニングを行うと同時に、後のパターニング工程の基準となるマーカーパターンを形成しておく。マスク膜１０３をエッチングする際に非晶質シリコン膜１０２も僅かにエッチングされるが、この段差が後にマスク合わせの時にマーカーパターンとして用いることができるのである。
【００３２】
次に、特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）に記載された技術に従って、結晶構造を含む半導体膜を形成する。同公報記載の技術は、非晶質構造を含む半導体膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素）を用いる結晶化手段である。
【００３３】
具体的には、非晶質構造を含む半導体膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質構造を含む半導体膜を、結晶構造を含む半導体膜に変化させるものである。なお、結晶化手段としては、特開平７−１３０６５２号公報の実施例１に記載された技術を用いても良い。また、結晶質構造を含む半導体膜には、いわゆる単結晶半導体膜も多結晶半導体膜も含まれるが、同公報で形成される結晶構造を含む半導体膜は結晶粒界を有している。
【００３４】
なお、同公報では触媒元素を含む層をマスク膜上に形成する際にスピンコート法を用いているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手段をとっても良い。
【００３５】
また、非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で１時間程度の加熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。その場合、含有水素量を５atom％以下とすることが好ましい。
【００３６】
結晶化工程は、まず４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１６時間（好ましくは８〜１４時間）の熱処理を行う。
【００３７】
本実施例では、触媒元素としてニッケルを用い、５７０℃で１４時間の熱処理を行う。その結果、開口部１０４a、１０４bを起点として概略基板と平行な方向（矢印で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶構造を含む半導体膜（本実施例では結晶質シリコン膜）１０５a〜１０５dが形成される。(図１（Ｂ）)
【００３８】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工程を行う。本実施例では、先ほど形成したマスク膜１０３をそのままマスクとして周期表の１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部１０４a、１０４bで露出した結晶質シリコン膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むリン添加領域（以下、ゲッタリング領域という）１０６a、１０６bを形成する。（図１（Ｃ））
【００３９】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質シリコン膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域１０６a、１０６bに捕獲される。即ち、結晶質シリコン膜中からニッケルが除去されるため、ゲッタリング後の結晶質シリコン膜１０７a〜１０７dに含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【００４０】
次に、マスク膜１０３を除去し、結晶質シリコン膜１０７a〜１０７d上に後の不純物添加時のために保護膜１０８を形成する。保護膜１０８は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いると良い。この保護膜１０８は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。
【００４１】
そして、その上にレジストマスク１０９を形成し、保護膜１０８を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００４２】
この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域１１０a、１１０bを形成する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、リンは含まれていない領域）をｐ型不純物領域（ｂ）と定義する。（図１（Ｄ））
【００４３】
次に、レジストマスク１０９を除去し、結晶質シリコン膜をパターニングして島状の半導体層（以下、活性層という）１１１〜１１４を形成する。なお、活性層１１１〜１１４は、ニッケルを選択的に添加して結晶化することによって、非常に結晶性の良い結晶質シリコン膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並んだ結晶構造を有している。また、結晶化後、ニッケルをリンのゲッタリング作用により除去又は低減しており、活性層１１１〜１４中に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3である。（図１（Ｅ））
【００４４】
また、ｐチャネル型ＴＦＴの活性層１１１は意図的に添加された不純物元素を含まない領域であり、ｎチャネル型ＴＦＴの活性層１１２〜１１４はｐ型不純物領域（ｂ）となっている。本明細書中では、この状態の活性層１１１〜１１４は全て真性または実質的に真性であると定義する。即ち、ＴＦＴの動作に支障をきたさない程度に不純物元素が意図的に添加されている領域が実質的に真性な領域と考えて良い。
【００４５】
次に、プラズマＣＶＤ法またはスパッタ法により１０〜１００ｎｍ厚の珪素を含む絶縁膜を形成する。本実施例では、３０ｎｍ厚の窒化酸化シリコン膜を形成する。この珪素を含む絶縁膜は、他の珪素を含む絶縁膜を単層または積層で用いても構わない。
【００４６】
次に、８００〜１１５０℃（好ましくは９００〜１０００℃）の温度で１５分〜８時間（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。本実施例では酸素雰囲気中に３体積％の塩化水素を添加した雰囲気中で９５０℃８０分の熱処理工程を行う。なお、図１（Ｄ）の工程で添加されたボロンはこの熱酸化工程の間に活性化される。（図２（Ａ））
【００４７】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、本実施例では酸素雰囲気中にハロゲン元素を含ませた雰囲気としたが、１００％酸素雰囲気で行っても構わない。
【００４８】
この熱酸化工程の間、珪素を含む絶縁膜とその下の活性層１１１〜１１４との界面においても酸化反応が進行する。本願発明ではそれを考慮して最終的に形成されるゲート絶縁膜１１５の膜厚が５０〜２００nm（好ましくは１００〜１５０nm）となるように調節する。本実施例の熱酸化工程では、６０ｎｍ厚の活性層のうち２５ｎｍが酸化されて活性層１１１〜１１４の膜厚は４５ｎｍとなる。また、３０ｎｍ厚の珪素を含む絶縁膜に対して５０ｎｍ厚の熱酸化膜が加わるので、最終的なゲート絶縁膜１１５の膜厚は１１０nmとなる。
【００４９】
次に、新たにレジストマスク１１６〜１１９を形成する。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１２０〜１２２を形成する。なお、ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリンまたは砒素を用いることができる。
（図２（Ｂ））
【００５０】
この不純物領域１２０〜１２２は、後にＣＭＯＳ回路およびサンプリング回路のｎチャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００５１】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、ゲート膜１１５を介して結晶質シリコン膜にリンを添加する。
【００５２】
次に、６００〜１０００℃（好ましくは７００〜８００℃）の不活性雰囲気中で熱処理を行い、図２（Ｂ）の工程で添加されたリンを活性化する。本実施例では８００℃１時間の熱処理を窒素雰囲気中で行う。（図２（Ｃ））
【００５３】
この時、同時にリンの添加時に損傷した活性層及び活性層とゲート絶縁膜との界面を修復することが可能である。この活性化工程は電熱炉を用いたファーネスアニールが好ましいが、ランプアニールやレーザーアニールといった光アニールを併用しても良い。
【００５４】
この工程によりｎ型不純物領域（ｂ）１２０〜１２２の境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性又は実質的に真性な領域（勿論、ｐ型不純物領域（ｂ）も含む）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００５５】
次に、ゲート配線となる導電膜を形成する。なお、ゲート配線は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例では、第１導電膜１２３と第２導電膜１２４とでなる積層膜を形成する。（図２（Ｄ））
【００５６】
ここで第１導電膜１２３、第２導電膜１２４としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜等）を用いることができる。
【００５７】
なお、第１導電膜１２３は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２４は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、第１導電膜１２３として、５０ｎｍ厚の窒化タングステン（ＷＮ）膜を、第２導電膜１２４として、３５０ｎｍ厚のタングステン膜を用いる。なお、図示しないが、第１導電膜１２３の上もしくは下にシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。これによりその上に形成される導電膜の密着性の向上と、酸化防止を図ることができる。
【００５８】
また、第１導電膜１２３として窒化タンタル膜、第２導電膜としてタンタル膜を用いることも有効である。
【００５９】
次に、第１導電膜１２３と第２導電膜１２４とを一括でエッチングして４００ｎｍ厚のゲート配線１２５〜１２８を形成する。この時、駆動回路のｎチャネル型ＴＦＴのゲート配線１２６、１２７はｎ型不純物領域（ｂ）１２０〜１２２の一部とゲート絶縁膜１１５を挟んで重なるように形成する。この重なった部分が後にＬov領域となる。なお、ゲート配線１２８a、１２８bは断面では二つに見えるが実際は連続的に繋がった一つのパターンから形成されている。（図２（Ｅ））
【００６０】
次に、レジストマスク１２９を形成し、ｐ型不純物元素（本実施例ではボロン）を添加して高濃度にボロンを含む不純物領域１３０、１３１を形成する。本実施例ではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図３（Ａ））
【００６１】
次に、レジストマスク１２９を除去し、ゲート配線及びｐチャネル型ＴＦＴとなる領域を覆う形でレジストマスク１３２〜１３４を形成する。そして、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域１３５〜１４１を形成する。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）とする。（図３（Ｂ））
【００６２】
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。また、不純物領域１３５〜１４１が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細書中では不純物領域１３５〜１４１はｎ型不純物領域（ａ）と言い換えても構わない。
【００６３】
次に、レジストマスク１３２〜１３４を除去し、珪素を含む絶縁膜でなるキャップ膜１４２を形成する。膜厚は２５〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすれば良い。本実施例では２５ｎｍ厚の窒化珪素膜を用いることとする。キャップ膜１４２は後の活性化工程でゲート配線の酸化を防ぐ保護膜としても機能するが、厚く形成しすぎると応力が強くなって膜はがれ等の不具合が発生するので好ましくは１００ｎｍ以下とすることが好ましい。
【００６４】
次に、ゲート配線１２５〜１２８をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成された不純物領域１４３〜１４６には前記ｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域（但し、ｐ型不純物領域（ａ）を除く）をｎ型不純物領域（ｃ）と定義する。（図３（Ｃ））
【００６５】
この工程では１０５ｎｍの膜厚の絶縁膜（キャップ膜１４２とゲート絶縁膜１１５との積層膜）を通してリンを添加することになるが、ゲート配線１３４a、１３４bの側壁に形成されたキャップ膜もマスクとして機能する。即ち、キャップ膜１４２の膜厚に相当する長さのオフセット領域が形成されることになる。なお、オフセット領域とは、チャネル形成領域に接して形成され、チャネル形成領域と同一組成の半導体膜でなるが、ゲート電圧が印加されないため反転層（チャネル領域）を形成しない高抵抗な領域を指す。オフ電流値を下げるためにはＬＤＤ領域とゲート配線の重なりを極力抑えることが重要であり、そういう意味でオフセット領域を設けることは有効と言える。
【００６６】
なお、本実施例のように、チャネル形成領域にも１×１０15〜１×１０18atoms/cm3の濃度でｐ型不純物元素を含んでいる場合、当然オフセット領域にも同濃度でｐ型不純物元素が含まれる。
【００６７】
このオフセット領域の長さは、実際にゲート配線の側壁に形成されるキャップ膜の膜厚や不純物元素を添加する際の回り込み現象（マスクの下に潜り込むように不純物が添加される現象）によって決まるが、ＬＤＤ領域とゲート配線との重なりを抑えるという観点からすれば、本願発明のようにｎ型不純物領域（ｃ）を形成する際に、前もってキャップ膜を形成しておくことは非常に有効である。
【００６８】
なお、この工程ではゲート配線で隠された部分を除いて全ての不純物領域にも１×１０16〜５×１０18atoms/cm3の濃度でリンが添加されているが、非常に低濃度であるため各不純物領域の機能には影響を与えない。また、ｎ型不純物領域（ｂ）１４３〜１４６には既にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加されているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、この場合もボロンはｎ型不純物領域（ｂ）の機能には影響を与えないと考えて良い。
【００６９】
但し、厳密にはｎ型不純物領域（ｂ）１４７、１４８のうちゲート配線に重なった部分のリン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート配線に重ならない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。
【００７０】
次に、第１層間絶縁膜１４９を形成する。第１層間絶縁膜１４９としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００ｎｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いる。
【００７１】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらを併用して行うことができる。ファーネスアニール法で行う場合は、不活性雰囲気中において５００〜８００℃、好ましくは５５０〜６００℃で行えば良い。本実施例では６００℃、４時間の熱処理を行い、不純物元素を活性化する。（図３（Ｄ））
【００７２】
なお、本実施例では窒化シリコン膜１４２と窒化酸化シリコン膜１４９とを積層した状態でゲート配線を覆い、その状態で活性化工程を行っている。本実施例ではタングステンを配線材料として用いているが、タングステン膜は非常に酸化に弱いことが知られている。即ち、保護膜で覆って酸化してもピンホールが保護膜に存在すればただちに酸化されてしまう。ところが、本実施例では酸化防止膜としては非常に有効な窒化シリコン膜を用い、且つ、窒化シリコン膜に対して窒化酸化シリコン膜を積層しているため、窒化シリコン膜のピンホールの問題を気にせずに高い温度で活性化工程を行うことが可能である。
【００７３】
次に、活性化工程の後、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜４時間の熱処理を行い、活性層の水素化を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００７４】
活性化工程を終えたら、第１層間絶縁膜１４９の上に５００ｎｍ〜１．５μm厚の第２層間絶縁膜１５０を形成する。本実施例では第２層間絶縁膜１５０として８００ｎｍ厚の酸化シリコン膜をプラズマＣＶＤ法により形成する。こうして第１層間絶縁膜（窒化酸化シリコン膜）１４９と第２層間絶縁膜（酸化シリコン膜）１５０との積層膜でなる１μm厚の層間絶縁膜を形成する。
【００７５】
なお、後の工程で耐熱性が許せば、第２層間絶縁膜１５０として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂膜を用いることも可能である。
【００７６】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース配線１５１〜１５４と、ドレイン配線１５５〜１５７を形成する。なお、ＣＭＯＳ回路を形成するためにドレイン配線１５５はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの間で共通化されている。また、図示していないが、本実施例ではこの配線を、Ｔｉ膜を２００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１００ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。なお、ソース配線もしくはドレイン配線として銅配線と窒化チタン配線とを積層しても良い。（図４（Ａ））
【００７７】
次に、パッシベーション膜１５８として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する。この時、本実施例では膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行う。この前処理により励起された水素が第１、第２層間絶縁膜中に供給される。この状態で熱処理を行うことで、パッシベーション膜１５８の膜質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【００７８】
また、パッシベーション膜１５８を形成した後に、さらに水素化工程を行っても良い。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、水素化工程後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１５８に開口部（図示せず）を形成しておいても良い。
【００７９】
その後、有機樹脂からなる第３層間絶縁膜１５９を約１μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【００８０】
次に、画素部となる領域において、第３層間絶縁膜１５９上に遮蔽膜１６０を形成する。なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。遮蔽膜１６０はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素でなる膜またはいずれかの元素を主成分とする膜で１００〜３００ｎｍの厚さに形成する。本実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成する。
【００８１】
なお、第３層間絶縁膜１５９上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この上に形成する遮蔽膜の密着性を高めることができる。また、有機樹脂で形成した第３層間絶縁膜１５９の表面にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができる。
【００８２】
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第３層間絶縁膜にコンタクトホールを形成しておく必要がある。
【００８３】
次に、遮蔽膜１６０の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物１６１を形成する。本実施例では遮蔽膜１６０としてアルミニウムを主成分とする膜を用いたため、陽極酸化物１６１として酸化アルミニウム膜（アルミナ膜）が形成される。
【００８４】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜１６０が形成されている基板を溶液に浸し、遮蔽膜１６０を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流す。
【００８５】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして遮蔽膜１６０の表面には厚さ約５０ｎｍの陽極酸化物１６１を形成することができる。また、その結果、遮蔽膜１６０の膜厚は９０ｎｍとなる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【００８６】
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）膜、酸化タンタル膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【００８７】
次に、第３層間絶縁膜１５９、パッシベーション膜１５８にドレイン配線１５７に達するコンタクトホールを形成し、画素電極１６２を形成する。なお、画素電極１６３は隣接する別の画素の画素電極である。画素電極１６２、１６３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）膜を１１０ｎｍの厚さにスパッタ法で形成する。
【００８８】
また、この時、画素電極１６２と遮蔽膜１６０とが陽極酸化物１６１を介して重なり、保持容量（キャパシタンス・ストレージ）１６４を形成する。なお、この場合、遮蔽膜１６０をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【００８９】
こうして同一基板上に、駆動回路と画素部とを有したアクティブマトリクス基板が完成した。なお、図４（Ｂ）においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４が形成される。
【００９０】
駆動回路のｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１、ソース領域２０２、ドレイン領域２０３がそれぞれｐ型不純物領域（ａ）で形成される。但し、厳密にはソース２０２領域及びドレイン領域２０３に１×１０16〜５×１０18atoms/cm3の濃度でリンを含んでいる。
【００９１】
また、ｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ドレイン領域２０６、そしてチャネル形成領域とドレイン領域との間に、ゲート絶縁膜を挟んでゲート配線と重なったＬＤＤ領域（本明細書中ではこのような領域をＬov領域という。なお、ovはoverlapの意味で付した。）２０７が形成される。この時、Ｌov領域２０７は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と全部重なるように形成される。
【００９２】
また、図４（Ｂ）ではできるだけ抵抗成分を減らすためにチャネル形成領域２０４の片側のみ（ドレイン領域側のみ）にＬov領域を配置しているが、チャネル形成領域２０４を挟んで両側に配置しても良い。
【００９３】
また、ｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０８、ソース領域２０９、ドレイン領域２１０、そしてチャネル形成領域を挟むようにしてＬＤＤ領域２１１、２１２が形成される。即ち、ソース領域とチャネル形成領域との間及びドレイン領域とチャネル形成領域との間にＬＤＤ領域が形成される。
【００９４】
なお、この構造ではＬＤＤ領域２１１、２１２の一部がゲート配線と重なるように配置されたために、ゲート絶縁膜を介してゲート配線と重なった領域（Ｌov領域）とゲート配線と重ならない領域（本明細書中ではこのような領域をＬoff領域という。なお、offはoffsetの意味で付した。）が実現されている。
【００９５】
ここで図６に示す断面図は図４（Ｂ）に示したｎチャネル型ＴＦＴ３０３を図３（Ｃ）の工程まで作製した状態を示す拡大図である。ここに示すように、ＬＤＤ領域２１１はさらにＬov領域２１１a、Ｌoff領域２１１bに区別できる。また、前述のＬov領域２１１aには２×１０16〜５×１０19atoms/cm3の濃度でリンが含まれるが、Ｌoff領域２１１bはその１〜２倍（代表的には１．２〜１．５倍）の濃度でリンが含まれる。
【００９６】
また、画素ＴＦＴ３０４には、チャネル形成領域２１３、２１４、ソース領域２１５、ドレイン領域２１６、Ｌoff領域２１７〜２２０、Ｌoff領域２１８、２１９に接したｎ型不純物領域（ａ）２２１が形成される。この時、ソース領域２１５、ドレイン領域２１６はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff領域２１７〜２２０はｎ型不純物領域（ｃ）で形成される。
【００９７】
本実施例では、画素部および駆動回路が要求する回路仕様に応じて各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と、低オフ電流動作を重視したＴＦＴ構造とを実現できる。
【００９８】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重視するシフトレジスタ、分周波回路、信号分割回路、レベルシフタ、バッファなどの駆動回路に適している。即ち、チャネル形成領域とドレイン領域との間のみにＬov領域を形成することで、できるだけ抵抗成分を低減させつつホットキャリア対策を重視した構造となっている。これは上記回路群の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（電子）の移動する方向が一定だからである。
【００９９】
但し、必要に応じてチャネル形成領域を挟んでＬov領域を形成することもできる。即ち、ソース領域とチャネル形成領域の間、及びドレイン領域とチャネル形成領域との間に形成することも可能である。
【０１００】
また、ｎチャネル型ＴＦＴ３０３はホットキャリア対策と低オフ電流動作の双方を重視するサンプリング回路（トランスファゲートともいう）に適している。
即ち、Ｌov領域を形成することでホットキャリア対策とし、さらにＬoff領域を形成することで低オフ電流動作を実現する。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリアの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としなければならない。なお、場合によってはＬov領域のみとすることもありうる。
【０１０１】
また、ｎチャネル型ＴＦＴ３０４は低オフ電流動作を重視した画素部、サンプリング回路に適している。即ち、オフ電流値を増加させる要因となりうるＬov領域を配置せず、Ｌoff領域とオフセット領域を配置することで低オフ電流動作を実現している。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff領域として用いることで、多少オン電流値が低下しても徹底的にオフ電流値を低減する対策を打っている。さらに、ｎ型不純物領域（ａ）２２１はオフ電流値を低減する上で非常に有効であることが確認されている。
【０１０２】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は０．３〜３．０μｍ、代表的には０．５〜１．５μｍとすれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領域２１１a、２１２aの長さ（幅）は０．３〜３．０μｍ、代表的には０，５〜１．５μｍ、Ｌoff領域２１１b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ３０４に設けられるＬoff領域２１７〜２２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１０３】
さらに、ｐチャネル型ＴＦＴ３０１は自己整合（セルフアライン）的に形成され、ｎチャネル型ＴＦＴ３０２〜３０４は非自己整合（ノンセルフアライン）的に形成されている点も本発明の特徴の一つである。
【０１０４】
また、本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたことで、必要な容量を形成するために必要な保持容量の占有面積を少なくすることができる。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。
【０１０５】
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本出願人による特願平９−３１６５６７号出願、特願平９−２７３４４４号出願または特願平１０−２５４０９７号出願に記載された構造の保持容量を用いることもできる。
【０１０６】
ここでアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図５に示すように、図４（Ｂ）の状態の基板に対し、配向膜５０１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５０２には、透明導電膜からなる対向電極５０３と、配向膜５０４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１０７】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶５０５を注入し、封止剤（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０８】
次に、このアクティブマトリクス型液晶表示装置の構成を、図８の斜視図を用いて説明する。なお、図８は、図１〜図４の断面構造図と対応付けるため、共通の符号を用いている。アクティブマトリクス基板は、石英基板１０１上に形成された、画素部８０１と、走査（ゲート）信号駆動回路８０２と、画像（ソース）信号駆動回路８０３で構成される。画素部の画素ＴＦＴ３０４はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路８０２と、画像信号駆動回路８０３はそれぞれゲート配線１２８とソース配線１５４で画素部８０１に接続されている。また、ＦＰＣ８０４が接続された端子８０５と駆動回路とが接続配線８０６、８０７によって電気的に接続されている。
【０１０９】
次に、図８に示したアクティブマトリクス型液晶表示装置の回路構成の一例を図９に示す。本実施例のアクティブマトリクス型液晶表示装置は、画像信号駆動回路９０１、走査信号駆動回路（Ａ）９０７、走査信号駆動回路（Ｂ）９１１、プリチャージ回路９１２、画素部９０６を有している。なお、本明細書中において、駆動回路には画像信号処理回路９０１および走査信号駆動回路９０７が含まれる。
【０１１０】
画像信号駆動回路９０１は、シフトレジスタ９０２、レベルシフタ９０３、バッファ９０４、サンプリング回路９０５を備えている。また、走査信号駆動回路（Ａ）９０７は、シフトレジスタ９０８、レベルシフタ９０９、バッファ９１０を備えている。走査信号駆動回路（Ｂ）９１１も同様な構成である。
【０１１１】
ここでシフトレジスタ９０２、９０８は駆動電圧が３．５〜１６Ｖ（代表的には５Ｖ又は１０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図４（Ｂ）の３０２で示される構造が適している。
【０１１２】
また、レベルシフタ９０３、９０９、バッファ９０４、９１０は、駆動電圧は１４〜１６Ｖと高くなるが、シフトレジスタと同様に、図４（Ｂ）のｎチャネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート構造、トリプルゲート構造といったマルチゲート構造とすることは、各回路の信頼性を向上させる上で有効である。
【０１１３】
また、サンプリング回路９０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とドレイン領域が反転する上、オフ電流値を低減する必要があるので、図４（Ｂ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回路が適している。なお、図４（Ｂ）ではｎチャネル型ＴＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせて形成すると大電流を流しやすくなり好ましい。
【０１１４】
また、画素部９０６は駆動電圧が１４〜１６Ｖであり、サンプリング回路９０５よりもさらに低いオフ電流値が要求されるので、Ｌov領域を配置しない構造とすることが望ましく、図４（Ｂ）のｎチャネル型ＴＦＴ３０４を画素ＴＦＴとして用いることが望ましい。
【０１１５】
本願発明において最も大きな特徴は、画素ＴＦＴのＬＤＤ領域とチャネル形成領域との間にオフセット領域が存在する点にある。そのことについて、図７を用いて説明する。図７は、図３（Ｃ）の工程までを終えた状態の画素ＴＦＴの一部を拡大した断面図である。
【０１１６】
本実施例の作製工程で画素ＴＦＴを作製した場合、図７に示すように、チャネル形成領域２１４とｎ型不純物領域（ｃ）でなるＬＤＤ領域２２０（または２１９）との間にオフセット領域７０１（または７０２）が存在する。このオフセット領域７０１の長さは、ほぼキャップ膜１４２の膜厚（ここでいう膜厚は厳密にはゲート配線の側壁に形成されている部分の膜厚）に一致する。
【０１１７】
但し、リンを添加する際の回り込みによってオフセット領域７０１の長さはキャップ膜１４２の膜厚よりも短くなることは言うまでもない。
【０１１８】
本願発明では、このオフセット領域７０１、７０２の長さが０〜２００ｎｍ（好ましくは２０〜１００ｎｍ、さらに好ましくは３０〜７０ｎｍ）とする。この長さはキャップ膜１４２の膜厚を調節することで制御することができる。
【０１１９】
このように本願発明では、画素ＴＦＴに対してＬＤＤ領域とオフセット領域の二つの抵抗領域を設けているため、オフ電流値を極めて低い値にすることが可能である。即ち、ソース−ドレイン間の電圧が１４Ｖ、ゲート電圧が−１７．５ＶといったようにＴＦＴが完全にオフ状態にある時、５ｐＡ以下（好ましくは１ｐＡ以下）といったオフ電流値を達成しうる。
【０１２０】
なお、本実施例の構成は、図１〜４に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、実施例１の作製工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらにはマイクロプロセッサ回路などの信号処理回路（論理回路と言っても良い）を同一基板上に形成することも可能である。
【０１２１】
このように本発明は、同一基板上に画素部及び画素部を制御するための駆動回路を含む電気光学装置、例えば同一基板上に駆動回路及び画素部を具備した電気光学装置を実現しうる。
【０１２２】
また、本実施例の図２（Ｂ）までの工程を行うと、結晶格子に連続性を持つ特異な結晶構造の結晶質シリコン膜が形成される。このような結晶質シリコン膜に関する詳細は、本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。以下、本出願人が実験的に調べた結晶構造の特徴について概略を説明する。なお、この特徴は、本実施例によって完成されたＴＦＴの活性層を形成する半導体層の特徴と一致する。
【０１２３】
上記結晶質シリコン膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【０１２４】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると結晶質シリコン膜の表面（チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの配向面として｛１１０｝面を有することを確認できる。この時、電子線回折で分析を行えば｛１１０｝面に対応する回折斑点がきれいに現れるのを確認することができる。また、各斑点は同心円上に分布を持っていることも確認できる。
【０１２５】
また、個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察すると、結晶粒界において結晶格子に連続性があることを確認できる。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認することができる。
【０１２６】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１２７】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１２８】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１２９】
実際に本実施例の結晶質シリコン膜を詳細にＴＥＭを用いて観察すれば、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、典型的には｛２１１｝双晶粒界であることが判る。
【０１３０】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。本実施例の結晶質シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界はΣ３の対応粒界であると言える。
【０１３１】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の対応粒界も存在する。いずれにしても不活性であることに変わりはない。
【０１３２】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１３３】
またさらに、８００〜１１５０℃という高い温度での熱処理工程（実施例１における熱酸化工程に相当する）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１３４】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の結晶質シリコン膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１３５】
以上の事から、本実施例の結晶質シリコン膜は結晶粒内の欠陥が極端に少なく、結晶粒界が実質的に存在しないと見なせるため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１３６】
［実施例２］
本実施例では、実施例１に示した構造を有する画素部の構成について図１０を用いて説明する。なお、図１０に示す上面図では画素部の任意の一画素に注目し、実施例１で用いた符号をそのまま引用する。
【０１３７】
図１０（Ａ）は活性層、ゲート配線、ソース配線の重ねあわせを示す上面図であり、同図（Ｂ）はその上に遮蔽膜、画素電極を重ねあわせた状態を示す上面図である。図１０（Ａ）において、ゲート配線１２８は、図示されていないゲート絶縁膜を介してその下の活性層１１４と交差している。また、図示はしていないが、活性層１１４には、ソース領域、ドレイン領域、ｎ型不純物領域（ｃ）でなるＬoff領域が形成されている。また、１００１はソース配線１５４と活性層１１４とのコンタクト部、１００２はドレイン配線１５７と活性層１１４とのコンタクト部である。
【０１３８】
また、図１０（Ｂ）において、画素ＴＦＴの上には表面に陽極酸化物（ここでは図示しないが、図４（Ｂ）の陽極酸化物１６１を指す）が形成された遮蔽膜１６０と、各画素ごとに設けられる画素電極１６２、１６３が形成されている。そして、遮蔽膜１６０と画素電極１６２とが陽極酸化物を介して重なる領域で保持容量１６４が形成される。なお、１００３はドレイン配線１５７と画素電極１６２とのコンタクト部である。
【０１３９】
本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いることで、必要な容量を形成するための面積を少なくすることが可能である。さらに、本実施例のように画素ＴＦＴ上に形成される遮光膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。
【０１４０】
［実施例３］
本実施例では、画素部の構成を実施例２（図１０参照）とは異なるものとした場合について図１１を用いて説明する。なお、実施例１、２で説明した画素部の構造とはゲート配線の一部分が異なるだけで全て同一構造である。従って、同一の部分に関しては説明はするか同じ符号を用いる。
【０１４１】
図１１（Ａ）は本実施例の画素部の断面図であり、ゲート配線（但し活性層と重なる部分を除く）１１０１を、第１導電膜１１０２、第２導電膜１１０３および第３導電膜１１０４を積層して形成する点に特徴がある。即ち、第１導電膜１１０２と第２導電膜１１０３とで第３導電膜１１０４を挟んだ構造をとる。
【０１４２】
本実施例では第１導電膜１１０２として窒化タンタル膜、第２導電膜１１０３としてタンタル膜、第３導電膜１１０４としてアルミニウムを主成分とする合金膜を用いる。この構造を形成するには、まずゲート絶縁膜上に第１導電膜１１０２を形成し、その上に第３導電膜１１０４を形成する。そして、第３導電膜１１０４を所定の形状にパターニングして、その上を第２導電膜１１０３で覆う。この後、第１導電膜１１０２と第２導電膜１１０３とを一括でエッチングして図１１（Ａ）に示すような構造のゲート配線が形成される。
【０１４３】
そして、この時の上面図は図１１（Ｂ）に示すようなものとなる。即ち、ゲート配線のうち活性層と重なる部分（この部分はゲート電極と呼んでもよい）１１０５a、１１０５b（それぞれ図２（Ｅ）のゲート配線１２８a、１２８bに相当する）は第１および第２の導電膜の積層構造でなる。一方、ゲート配線１１０１はゲート配線１１０５a、１１０５bよりも配線幅が太く、且つ、図１１（Ａ）に示すような三層構造で形成される。即ち、ゲート配線の中でも単に配線として用いる部分はできるだけ配線抵抗を小さくするために、本実施例のような構造とすることが好ましい。
【０１４４】
また、実施例１の図８に示したアクティブマトリクス型液晶表示装置においては、端子８０５と走査信号駆動回路８０２や画像信号駆動回路８０３をつなぐ接続配線８０６、８０７は、本実施例で説明したような三層構造の配線を用いることで配線の低抵抗化を図ることが望ましい。
【０１４５】
なお、図１１（Ｂ）に示した構造は、実施例１と本実施例で説明した配線構造の形成方法とを組み合わせることで実現可能である。従って、実施例１で説明したアクティブマトリクス型液晶表示装置に本実施例の構成を組み合わせることは可能である。
【０１４６】
［実施例４］
本実施例では実施例１と異なる構造の画素部について図１２を用いて説明する。なお、基本的な構造は図３（Ｃ）に示した画素部と同一構造であるので、相違点のみを説明する。
【０１４７】
まず、図１２（Ａ）の構造は第３層間絶縁膜１５９と遮蔽膜１６０との間にバッファ層１２０１を形成した例である。バッファ層１２０１としては、１０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の膜厚の珪素を含む絶縁膜を用いる。但し、第３層間絶縁膜１５９が有機樹脂膜である場合、真空に曝すと樹脂膜中からの脱ガスが問題となるため、スパッタ法で形成できる絶縁膜を用いることが好ましい。
【０１４８】
本実施例では５０ｎｍ厚の酸化シリコン膜をバッファ層１２０１として用いる。このバッファ層を形成することで、第３層間絶縁膜１５９と遮蔽膜１６０の密着性が向上する。実施例１のように酸化物１６１を陽極酸化法によって形成する際、密着性が悪いと第３層間絶縁膜と遮蔽膜との界面に潜り込むようにして陽極酸化物が形成される不具合が発生する。しかしながら、図１２（Ａ）の構造とすることでそのような不具合を防ぐことができる。
【０１４９】
また、図１２（Ｂ）の構造は、基本構造は図１２（Ａ）と同様であるが、遮蔽膜１６０の下に自己整合的にバッファ層１２０２を形成する例である。この場合、遮蔽膜１６０をマスクとして自己整合的にバッファ層のエッチングを行うことで図１２（Ｂ）の構造を実現できる。
【０１５０】
エッチング工程は、遮蔽膜１６０を形成した直後に行っても良いし、酸化物１６１を形成した後で行っても良い。但し、バッファ層１２０２の材料と酸化物１６１の材料が同じエッチャントでエッチングされてしまう場合は、酸化物１６１を形成する前にエッチング工程を行うことが望ましい。
【０１５１】
また、図１２（Ｂ）の構造とすることで第３層間絶縁膜１５９にコンタクトホールを開けるときに有利である。有機樹脂膜の上に酸化シリコン膜等が存在すると、有機樹脂膜をエッチングする際に酸化シリコン膜がひさし状に残ってしまう恐れがある。そのため、図１２（Ｂ）の構造のように予めコンタクトホールを形成する位置ではバッファ層を除去しておくことが好ましい。
【０１５２】
また、図１２（Ｃ）の構造は、遮蔽膜１６０、酸化物１６１を形成した後で絶縁膜でなるスペーサー１２０３a〜１２０３dを形成し、その後で画素電極１２０４を形成する例を示す。スペーサー１２０３a〜１２０３dの材料としては、有機樹脂膜が好ましく、特に感光性を有するポリイミドやアクリルを用いることが好ましい。
【０１５３】
図１２（Ｃ）のような構造とすることで、遮蔽膜１６０の端部（エッヂ部）をスペーサーで隠すことになるので、遮蔽膜１６０の端部で遮蔽膜と画素電極とが短絡するようなことを防ぐことができる。
【０１５４】
なお、本実施例の構成は、実施例１の作製工程において第３層間絶縁膜の形成〜画素電極の形成までを変更しただけであり、その他の工程は実施例１と同様の工程で良い。従って、実施例１に示したアクティブマトリクス型液晶表示装置に適用することも可能である。また、実施例１〜３に示したいずれの構成とも自由に組み合わせることが可能である。
【０１５５】
［実施例５］
画素部の各画素に設けられる保持容量は画素電極に接続されていない方の電極（本発明の場合は遮蔽膜）を固定電位としておくことで保持容量を形成することができる。その場合、遮蔽膜をフローティング状態（電気的に孤立した状態）かコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１５６】
そこで本実施例では遮蔽膜をコモン電位に固定する場合の接続方法について図１３を用いて説明する。なお、基本構造は図４（Ｂ）で説明した画素部と同様であるので、同一部位には同じ符号を用いて説明する。
【０１５７】
図１３（Ａ）において、３０４は実施例１と同様にして作製された画素ＴＦＴ（ｎチャネル型ＴＦＴ）であり、１６０は保持容量の一方の電極として機能する遮蔽膜である。画素部の外側に延在した遮蔽膜１３０１は第３層間絶縁膜１５９、パッシベーション膜１５８に設けられたコンタクトホール１３０２を介してコモン電位を与える電源供給線１３０３と接続している。この電源供給線１３０３はソース配線またはドレイン配線と同時に形成しておけば良い。
【０１５８】
このように画素部の外側において、遮蔽膜１３０１とコモン電位を与える電源供給線１３０３とを電気的に接続することで、遮蔽膜１６０をコモン電位に保持することができる。従って、この場合には遮蔽膜１３０１を形成する前に第３層間絶縁膜１５９、パッシベーション膜１５８をエッチングしてコンタクトホールを形成しておく工程が必要となる。
【０１５９】
次に、図１３（Ｂ）において、３０４は実施例１と同様にして作製された画素ＴＦＴであり、１６０は保持容量の一方の電極として機能する遮蔽膜である。画素部の外側まで延在した遮蔽膜１３０４は、１３０５で示される領域において導電膜１３０６と酸化物１３０７を介して重なる。この導電膜１３０６は画素電極１６２と同時に形成される。
【０１６０】
そして、この導電膜１３０６は第３層間絶縁膜１５９、パッシベーション膜１５８に設けられたコンタクトホール１３０８を介してコモン電位を与える電源供給線１３０９と接続している。この時、領域１３０５では遮蔽膜１３０４、酸化物１３０７、導電膜１３０６でなるコンデンサが形成される。このコンデンサの容量が十分に大きい（１走査ライン分の全画素に接続された全保持容量の合計容量の１０倍程度）場合、領域１３０５で形成された静電結合によって遮蔽膜１３０４及び１６０の電位変動を低減することができる。
【０１６１】
また、図１３（Ｂ）の構造を採用する場合は、アクティブマトリクス型液晶表示装置の駆動方法としてはソースライン反転駆動を採用することが好ましい。ソースライン反転駆動ならば画素電極に印加される電圧極性が１フレーム毎に反転するので、時間的に平均化すれば遮蔽膜１６０に蓄積される電荷量は殆どゼロとなる。即ち、非常に電位変動の小さい状態を維持できるので、安定した保持容量を形成することができる。
【０１６２】
このように図１３（Ｂ）の構造を採用することで、工程数を増やすことなく遮蔽膜をコモン電位に保持することが可能となる。
【０１６３】
なお、本実施例の構成は、実施例１の作製工程を一部変更するだけで実現可能であり、その他の工程は実施例１と同様の工程で良い。従って、実施例１に示したアクティブマトリクス型液晶表示装置に適用することも可能である。また、実施例１〜３に示したいずれの構成とも自由に組み合わせることが可能である。
【０１６４】
［実施例６］
実施例１では非晶質シリコン膜を結晶化するために用いたニッケルをリンを用いてゲッタリングする例を示したが、本実施例では他の元素を用いて上記触媒元素をゲッタリングする場合について説明する。
【０１６５】
まず、実施例１の工程（図１（Ｂ）の工程まで）に従って、結晶構造を有する半導体膜（本実施例では結晶質シリコン膜）を得る。但し、本実施例では結晶化に用いる触媒元素（ニッケルを例にとる）の導入濃度を極力低いものとする。具体的には、非晶質シリコン膜上に重量換算で０．５〜３ppmのニッケル含有層を形成し、結晶化のための熱処理を行う。これにより形成された結晶質シリコン膜中に含まれるニッケル濃度は、１×１０17〜１×１０19atoms/cm3（代表的には５×１０17〜１×１０18atoms/cm3）となる。
【０１６６】
そして、結晶質シリコン膜を形成したら、マスク膜を除去した後にハロゲン元素を含む酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０分〜２時間）とする。
【０１６７】
本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中において、９５０℃３０分の熱処理を行う。この工程により結晶質シリコン膜中のニッケルは揮発性の塩化化合物（塩化ニッケル）となって処理雰囲気中に離脱する。即ち、ハロゲン元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質シリコン膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行するという問題を生じる。そのため、結晶化の段階で用いるニッケルの濃度を極力低くする必要がある。
【０１６８】
こうして形成された結晶質シリコン膜中にに残存するニッケルの濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3となる。この後は、実施例１に従って図１（Ｄ）以降の工程を実施すれば良い。
【０１６９】
なお、本実施例の構成は実施例１に適用することも可能であるし、実施例１に示したアクティブマトリクス型液晶表示装置に適用することも可能である。また、実施例２〜５のいずれの構成とも自由に組み合わせることが可能である。また、実施例１に示したリンによるゲッタリング工程と併用することも可能である。
【０１７０】
［実施例７］
本実施例では、ｎ型不純物領域（ｃ）の形成方法に関して、実施例１と異なる工程を用いる例を示す。説明には図１４を用いる。
【０１７１】
まず、実施例１の工程に従って図３（Ｂ）の状態を得る。次に、レジストマスク１３２〜１３４を除去し、キャップ膜１４２を形成する。本実施例ではキャップ膜１４２の膜厚を２０ｎｍとする。
【０１７２】
次に、０．８〜１μmの厚さに半導体膜（図示せず）を形成し、異方性エッチングを行うことによりサイドウォール１４０１a、１４０１bを形成する。そして、この状態で図３（Ｃ）と同様にｎ型不純物元素を添加し、ｎ型不純物領域（ｃ）１４０２a、１４０２bを形成する。この時、サイドウォール１４０１a、１４０１bもマスクとして機能するので、オフセット領域１４０３a、１４０３bが形成される。
【０１７３】
本実施例では、オフセット領域１４０３a、１４０３bの長さ（幅）が、サイドウォール１４０１a、１４０１bとキャップ膜１４２の膜厚によって決定される。特に、オフセット領域を１００〜２００ｎｍといったように長めに形成したい場合に本実施例は有効である。
【０１７４】
実施例１ではキャップ膜１４２の膜厚（ゲート配線の側壁に形成された部分の膜厚）によってオフセット領域の長さが決定されるが、１００〜２００ｎｍといった長さを実現するにはキャップ膜１４２の膜厚もそれに応じて厚くしなければならない。ところがｎ型不純物領域（ｃ）はゲート絶縁膜とキャップ膜との積層膜を通してｎ型不純物元素を添加するので、ゲート絶縁膜の膜厚を極端に薄くしないと不純物添加工程のスループットを大幅に低下させてしまう。
【０１７５】
従って、本実施例のような構成とすると、オフセット領域１４０３a、１４０３bの長さは実質的にサイドウォール１４０１a、１４０１bで決まり、ゲート絶縁膜の膜厚と無関係に決めることができる。なお、本実施例ではサイドウォール１４０１a、１４０１bを形成する際にエッチング選択比を確保する目的でキャップ膜１４２を形成しているが、必要がなければ省略しても良い。
【０１７６】
なお、本実施例の構成は実施例１と組み合わせることもできるし、実施例１に示したアクティブマトリクス型液晶表示装置に適用することもできる。また、実施例２〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１７７】
［実施例８］
本実施例では、実施例１と異なる工程でアクティブマトリクス基板を作製する場合の例について説明する。
【０１７８】
実施例１では、ｐ型不純物領域（ａ）の形成工程及びｎ型不純物領域（ａ）の形成工程ともにゲート絶縁膜を介したスルードーピングによって一導電型を付与する不純物元素を添加している。しかし、これらの不純物領域を形成する際はゲート絶縁膜を除去して活性層を露出させた状態で行っても良い。
【０１７９】
この場合、実施例１の工程に従って図２（Ｅ）の工程まで進めたら、ゲート配線１２５〜１２８をマスクとして自己整合的にゲート絶縁膜をエッチングし、活性層１１１〜１１４の一部を露出させる。なお、このとき、ゲート配線の形成時に用いたレジストマスク（図示せず）をそのまま残してマスクとすればゲート配線にダメージを与えることなくエッチング工程を行うことができる。
【０１８０】
この後は、実施例１と同様にｐ型不純物領域（ａ）及びｎ型不純物領域（ａ）を順次形成していけば良い。但し、不純物元素の添加条件は実施例１と異なり、ゲート絶縁膜を通す必要がないので加速電圧を低く設定する。添加条件に関してはｐ型不純物領域（ａ）及びｎ型不純物領域（ａ）に含まれる不純物濃度が実現されるように実施者が最適な条件を選択すれば良い。
【０１８１】
本実施例の作製工程を採用した場合、実施例１の図３（Ｃ）に相当する工程は図１５（Ａ）に示すようになる。図１５（Ａ）において、１５０１〜１５０５はゲート配線をマスクとして自己整合的に形成されたゲート絶縁膜であり、ゲート配線を覆ってキャップ膜１５０６が形成される。そして、この状態で図３（ｃ）と同様にｎ型不純物元素を添加し、ｎ型不純物領域（ｃ）１５０７〜１５１０を形成する。このとき、チャネル形成領域１５１１、１５１２とｎ型不純物領域（ｃ）１５０７〜１５１０との間にはキャップ膜１５０６の膜厚にほぼ相当する長さのオフセット領域（図示せず）が形成される。
【０１８２】
また、場合によっては図１５（Ｂ）に示すように、キャップ膜１５０６の上にさらに第２キャップ膜１５１３を積層して、その積層膜を通してｎ型不純物元素を添加しても良い。これにより形成されたｎ型不純物領域（ｃ）１５１４〜１５１７とチャネル形成領域１５１８、１５１９との間にはキャップ膜１５０６及び第２キャップ膜１５１３の合計膜厚にほぼ相当する長さのオフセット領域（図示せず）が形成される。
【０１８３】
図１５（Ｂ）の構成では、第２キャップ膜１５１３の膜厚を調節することでオフセット領域の長さを自由に調節することができる。第２キャップ膜１５１３は珪素を含む絶縁膜（好ましくは窒化酸化シリコン膜）を用い、膜厚は３０〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）とすれば良い。
【０１８４】
本実施例ではキャップ膜（第１キャップ膜）１５０６として窒化シリコン膜を用いているが、窒化シリコン膜は厚くつけると応力が強くなって膜はがれ等の不具合を生じる恐れがある。従って、ゲート配線の酸化防止膜としてある程度の膜厚では形成しておきたいが、膜厚が薄いと有効なオフセット領域が形成できない場合がある。そのような時に図１５（Ｂ）に示した構成は有効である。
【０１８５】
なお、本実施例の構成は実施例１を変形すれば実現可能であり、実施例１に示したアクティブマトリクス型液晶表示装置に適用することもできる。また、実施例２〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１８６】
［実施例９］
本実施例では、実施例１と異なる工程でアクティブマトリクス基板を作製する場合の例について図１６を用いて説明する。
【０１８７】
まず、実施例１の工程に従って図２（Ｅ）の工程まで行う。次に、ゲート絶縁膜と同一材料でなるキャップ膜（本実施例では窒化酸化シリコン膜）１６０１を３０ｎｍの厚さに形成する。そして、図３（Ｃ）と同様の条件でＮ型不純物元素の添加工程を行い、ｎ型不純物領域（ｃ）１６０２〜１６０３を形成する。（図１６（Ａ））
【０１８８】
次に、ゲート配線をマスクとして自己整合的にゲート絶縁膜をエッチングし、ゲート配線の直下にゲート絶縁膜１６０５〜１６０９を形成する。次にレジストマスク１６１０を形成し、図３（Ａ）と同様にｐ型不純物元素の添加工程を行って、ｐ型不純物領域（ａ）１６１１、１６１２を形成する。（図１６（Ｂ））
【０１８９】
次に、レジストマスク１６１０を除去し、新たにレジストマスク１６１３〜１６１６を形成する。そして、図３（Ｂ）と同様にｎ型不純物元素の添加工程を行って、ｎ型不純物領域（ａ）１６１７〜１６２３を形成する。（図１６（Ｃ））
【０１９０】
次にレジストマスク１６１３〜１６１６を除去し、第１層間絶縁膜１６２４を形成する。本実施例では５０ｎｍ厚の窒化シリコン膜と２００ｎｍ厚の窒化酸化シリコン膜との積層膜を用いるが、多層構造に限らず珪素を含む絶縁膜でなる単層構造を用いることも可能である。
【０１９１】
次に、第１層間絶縁膜１６２４を形成した後で添加された不純物元素の活性化工程を行う。本実施例では８００℃１時間のファーネスアニールによって活性化を行う。（図１６（Ｄ））
【０１９２】
以上のような作製工程に従って、アクティブマトリクス基板を作製し、公知のセル組み工程を行ってアクティブマトリクス型液晶表示装置を作製することができる。なお、実施例１に示したアクティブマトリクス基板（図４（Ｂ））と構造的に異なる点はゲート絶縁膜と第１層間絶縁膜の構成のみであり、駆動回路及び画素部の機能は実施例１と変わらないものが得られる。
【０１９３】
なお、本実施例の構成は実施例１の該当部分を変更すれば実現可能であり、実施例１に示したアクティブマトリクス型液晶表示装置と同等のアクティブマトリクス型液晶表示装置を作製することも可能である。また、実施例２〜８のいずれの構成とも自由に組み合わせることが可能である。
【０１９４】
［実施例１０］
実施例１に示した作製工程においては、ｎチャネル型ＴＦＴとなる領域のみにチャネルドープ工程を行ってしきい値電圧を制御する例を示しているが、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴの区別なしに全面にチャネルドープ工程を行うことも可能である。その場合、作製工程のフォトマスク数が減るので工程のスループットおよび歩留まりの向上が図れる。
【０１９５】
また、場合によっては全面にチャネルドープ工程を施して、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのどちらか一方に、全面に添加した不純物元素と逆の導電型を付与する不純物元素を添加する場合もありうる。
【０１９６】
なお、本実施例の構成は、実施例２〜９に示したいずれの構成とも自由に組み合わせることが可能である。
【０１９７】
［実施例１１］
実施例１に示した作製工程例では、ｎチャネル型ＴＦＴのゲート配線を形成する前に、前もって後にＬov領域として機能するｎ型不純物領域（ｂ）を形成することが前提となっている。そして、ｐ型不純物領域（ａ）、ｎ型不純物領域（ｃ）はともに自己整合的に形成されることが特徴となっている。
【０１９８】
しかしながら、本発明の効果を得るためには最終的な構造が図４（Ｂ）のような構造となっていれば良く、そこに至るプロセスに限定されるものではない。従って、不純物領域の形成順序は実施者が適宜変更して構わない。また、場合によってはｐ型不純物領域（ａ）やｎ型不純物領域（ｃ）を、レジストマスクを用いて形成することも可能である。即ち、最終的に図４（Ｂ）に示したように、各回路に応じて異なる構成の活性層を有するＴＦＴが形成されるのであれば、あらゆる組み合わせの工程順序を採用しても構わない。
【０１９９】
［実施例１２］
本実施例では、本発明をシリコン基板上に作製した半導体装置に適用した場合について説明する。典型的には、画素電極として反射率の高い金属膜を用いた反射型液晶表示装置に適用できる。
【０２００】
本実施例は、実施例１においてシリコン基板（シリコンウェハ）に直接的にｎ型またはｐ型不純物元素を添加してＬＤＤ領域、ソース領域またはドレイン領域といった不純物領域を形成する。その際、各不純物領域の形成順序やゲート絶縁膜の形成順序は問わない。
【０２０１】
なお、本実施例の構成は実施例１〜１１のいずれの構成とも自由に組み合わせることが可能である。但し、活性層となる半導体層は単結晶シリコン基板と決まっているので、結晶化工程以外での組み合わせとなる。
【０２０２】
［実施例１３］
実施例１では、Ｌov領域やＬoff領域をｎチャネル型ＴＦＴのみに配置し、その位置を回路仕様に応じて使い分けることを前提に説明を行ったが、ＴＦＴサイズが小さくなる（チャネル長が短くなる）と、ｐチャネル型ＴＦＴに対しても同様のことが言えるようになる。
【０２０３】
即ち、チャネル長が２μm以下となると短チャネル効果が顕在化するようになるため、場合によってはｐチャネル型ＴＦＴにもＬov領域を配置する必要性が出てくる。このように、本発明においてｐチャネル型ＴＦＴは実施例１、４〜３１に示した構造に限定されるものではなく、ｎチャネル型ＴＦＴと同一構造であっても構わない。
【０２０４】
なお、本実施例を実施する場合は、実施例１の構成においてｎ型不純物領域（ｂ）の形成と同じように、ｐ型不純物元素が２×１０16〜５×１０19atoms/cm3で含まれる不純物領域を形成しておけば良い。また、本実施例の構成は実施例２〜１３のいずれの構成とも自由に組み合わせることが可能である。
【０２０５】
［実施例１４］
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０２０６】
なお、本実施例の構成は、実施例１〜１２のいずれの構成とも自由に組み合わせることが可能である。
【０２０７】
［実施例１５］
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物（反強誘電性混合液晶）が挙げられる。
【０２０８】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid crystals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０２０９】
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘電性混合液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。そのため、画素部用の電源電圧が５〜８Ｖ程度で済む場合があり、駆動回路と画素部を同じ電源電圧で動作させる可能性が示唆されている。即ち、液晶表示装置全体の低消費電力化を図ることができる。
【０２１０】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。本発明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０２１１】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。そういった意味で実施例１の図３（Ｃ）で示した保持容量は小さい面積で大きな容量を蓄積することができるので好ましい。
【０２１２】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプレイとして用いることが有効であることは言うまでもない。
【０２１３】
また、本実施例の構成は、実施例１〜１４のいずれの構成とも自由に組み合わせることが可能である。
【０２１４】
［実施例１６］
本願発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（アクティブマトリクス型ＥＬ表示装置ともいう）に適用することも可能である。その例を図１７に示す。
【０２１５】
図１７は本実施例のアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ソース側）駆動回路８２、Ｙ方向（ゲート側）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向信号線（ソース信号線）８８a（または８８b）、Ｙ方向信号線（ゲート信号線）８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２１６】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向制御回路８２及びＹ方向制御回路８３を図４（Ｂ）のｐチャネル型ＴＦＴ３０１並びにｎチャネル型ＴＦＴ３０２もしくは３０３を組み合わせて形成する。また、スイッチング用ＴＦＴ８４には図４（Ｂ）のｎチャネル型ＴＦＴ３０４を用い、電流制御用ＴＦＴ８６には図４（Ｂ）のｐチャネル型ＴＦＴ３０１を用いる。勿論、ＴＦＴの組み合わせはこれに限定する必要はない。
【０２１７】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜１３のいずれの構成を組み合わせても良い。
【０２１８】
［実施例１７］
本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１８（Ａ）は本願発明のＥＬ表示装置の上面図であり、図１８（Ｂ）はその断面図である。
【０２１９】
図１８（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２２０】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２２１】
また、図１８（Ｂ）は図１８（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０２２２】
本実施例では、駆動ＴＦＴ４２０１には図４（Ｂ）のｐチャネル型ＴＦＴ３０１とｎチャネル型ＴＦＴ３０２と同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図４（Ｂ）のｐチャネル型ＴＦＴ３０１と同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２２３】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。
【０２２４】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２２５】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２２６】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２２７】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２２８】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２２９】
カバー材４１０２としては、ガラス板、金属板（代表的にはステンレス板）、セラミックス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３０】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２３１】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
【０２３２】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０２３３】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０２３４】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１８（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１、３、６〜１１、１３、１４のいずれの構成を組み合わせて作製しても構わない。
【０２３５】
ここで画素部のさらに詳細な断面構造を図１９に、上面構造を図２０（Ａ）に、回路図を図２０（Ｂ）に示す。図１９、図２０（Ａ）及び図２０（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２３６】
図１９において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図４（Ｂ）のｎチャネル型ＴＦＴ３０４を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ３０４の説明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
【０２３７】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０２３８】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は図４（Ｂ）のｐチャネル型ＴＦＴ３０１を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ３０１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０２３９】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２４０】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。画素電極４４１０としては酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いることができる。
【０２４１】
画素電極４４１０の上にはＥＬ層４４１２が形成される。なお、図１９では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２４２】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２４３】
次に、ＥＬ層４４１２の上には遮光性の導電膜からなる陰極４４１３が設けられる。本実施例の場合、遮光性の導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２４４】
この陰極４４１３まで形成された時点でＥＬ素子４４１４が完成する。なお、ここでいうＥＬ素子４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１２及び陰極４４１３で形成されたコンデンサを指す。
【０２４５】
次に、本実施例における画素の上面構造を図２０（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。
【０２４６】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も保持容量として用いることが可能である。
【０２４７】
なお、本実施例のＥＬ表示装置を作製するにあたって、実施例１、３、６〜１１、１３、１４の構成を自由に組み合わせても良い。
【０２４８】
［実施例１８］
本実施例では、実施例１７とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図２１を用いる。なお、図１９と同一の符号が付してある部分については実施例１７の説明を参照すれば良い。
【０２４９】
図２１では電流制御用ＴＦＴ４５０１として図４（Ｂ）のｎチャネル型ＴＦＴ３０２と同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
【０２５０】
本実施例では、画素電極４５０４がＥＬ素子の陰極として機能し、遮光性の導電膜を用いて形成する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２５１】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図２１では一画素しか図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０２５２】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
【０２５３】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陰極４５０６で形成されたコンデンサを指す。
【０２５４】
このとき、電流制御用ＴＦＴ４５０１が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴ４５０１のドレイン側に、ゲート絶縁膜４５０８を介してゲート電極４５０２に重なるようにＬＤＤ領域４５０９を設ける本願発明の構造は極めて有効である。
【０２５５】
また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図２０（Ａ）、（Ｂ）に示した保持容量４４１８と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。
【０２５６】
なお、本実施例のＥＬ表示装置を作製するにあたって、実施例１、３、６〜１１、１３、１４の構成を自由に組み合わせても良い。
【０２５７】
［実施例１９］
本実施例では、実施例１７もしくは実施例１８に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図２２（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０２５８】
図２２（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２５９】
また、図２２（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図２２（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２６０】
また、図２２（Ｃ）は、図２２（Ｂ）の構造と同様に電流供給線４６０８をゲート配線４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２６１】
〔実施例２０〕
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２３〜２５に示す。
【０２６２】
図２３（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０２６３】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０２６４】
図２３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６５】
図２３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６６】
図２３（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６７】
図２３（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は液晶表示装置２５０３に用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６８】
図２４（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２６９】
図２４（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０２７０】
図２４（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０２７１】
図２４（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０２７２】
なお、図２３（Ｅ）のリアプロジェクターや図２３（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図２５に示す。なお、図２５（Ａ）は光学エンジンであり、図２５（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０２７３】
図２５（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図２５（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０２７４】
また、図２５（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図２５（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０２７５】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜１９のどのような組み合わせからなる構成を用いても実現することができる。
【０２７６】
〔実施例２１〕
図２６は実施例１に従って作製されたｎチャネル型ＴＦＴ３０２のドレイン電流（ＩＤ）とゲート電圧（ＶＧ）との関係を表すグラフ（以下、ＩＤ−ＶＧ曲線という）及び電界効果移動度（μFE）のグラフである。このとき、ソース電圧（ＶＳ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖとした。なお、実測値はチャネル長（Ｌ）が７．５μm、チャネル幅（Ｗ）が７．８μm、ゲート絶縁膜の膜厚（Ｔox）が１１０ｎｍであった。
【０２７７】
図２６において、太線はストレス試験前、点線はストレス試験後のＩＤ−ＶＧ曲線および電界効果移動度を示しているが、ストレス試験前後で曲線に殆ど変化はなく、ホットキャリア劣化が抑制されていることが判った。なお、ここで行ったストレス試験は、室温にてソース電圧０Ｖ、ドレイン電圧２０Ｖ、ゲート電圧２Ｖをかけた状態で６０秒保持する試験であり、ホットキャリア劣化を促進させる試験である。
【０２７８】
【発明の効果】
本願発明を用いることで同一基板上に、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、電気光学装置の動作性能や信頼性を大幅に向上させることができる。
【０２７９】
また、液晶表示装置に代表される電気光学装置の画素部において、小さい面積で大きなキャパシティを有する保持容量を形成することができる。そのため、対角１インチ以下の電気光学装置においても開口率を低下させることなく、十分な保持容量を確保することが可能となる。
【０２８０】
また、そのような電気光学装置を表示部として有する電気器具の動作性能と信頼性も向上させることができる。
【図面の簡単な説明】
【図１】画素部と駆動回路の作製工程を示す図。
【図２】画素部と駆動回路の作製工程を示す図。
【図３】画素部と駆動回路の作製工程を示す図。
【図４】画素部と駆動回路の作製工程を示す図。
【図５】アクティブマトリクス型液晶表示装置の断面構造図。
【図６】ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。
【図７】ｎチャネル型ＴＦＴ（画素ＴＦＴ）のＬＤＤ構造を示す図。
【図８】アクティブマトリクス型液晶表示装置の斜視図。
【図９】アクティブマトリクス型液晶表示装置の回路ブロック図。
【図１０】画素部の上面構造を示す図。
【図１１】画素部の断面構造及び上面構造を示す図。
【図１２】保持容量の構造を示す図。
【図１３】保持容量の構成を示す断面図。
【図１４】ｎチャネル型ＴＦＴ（画素ＴＦＴ）のＬＤＤ構造を示す図。
【図１５】画素部と駆動回路の作製工程を示す図。
【図１６】画素部と駆動回路の作製工程を示す図。
【図１７】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１８】ＥＬ表示装置の上面構造及び断面構造を示す図。
【図１９】ＥＬ表示装置の断面構造を示す図。
【図２０】ＥＬ表示装置の画素部の上面構造を示す図。
【図２１】ＥＬ表示装置の断面構造を示す図。
【図２２】ＥＬ表示装置の画素部の回路構成を示す図。
【図２３】電気器具の一例を示す図。
【図２４】電気器具の一例を示す図。
【図２５】光学エンジンの構成を示す図。
【図２６】ＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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