(57)【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域、および、該フローティングボディ領域の両側にあるソース・ドレイン領域を含むＦＩＮ型半導体層と、
前記フローティングボディ領域の両側面に形成されたゲート絶縁膜と、
前記ソース・ドレイン領域の側面に設けられた保護膜と、
前記フローティングボディ領域の両側面に前記ゲート絶縁膜を介して設けられ、前記ソース・ドレイン領域の両側面に前記保護膜を介して設けられ、かつ、隣接する前記ＦＩＮ型半導体層の間に充填され、前記ＦＩＮ型半導体層に沿ってライン状に形成されたゲート電極と、
前記ソース・ドレイン領域の上面に接触するソース・ドレイン電極と、
を備え、
前記絶縁層の表面と平行に前記ＦＩＮ型半導体層を切断した断面において、前記フローティングボディ領域における該ＦＩＮ型半導体層の厚みが、前記ソース・ドレイン領域における該ＦＩＮ型半導体層の厚みよりも薄く、該保護膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体記憶装置。
【請求項２】
絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域、および、該フローティングボディの両側にあるソース・ドレイン領域を含むＦＩＮ型半導体層を備えた半導体記憶装置の製造方法であって、
前記絶縁層上に半導体層が設けられた基板を準備し、
前記半導体層のうち隣り合う前記ソース・ドレイン領域間の半導体層を除去する第１のエッチング工程と、
前記第１のエッチング工程によって形成された前記ソース・ドレイン領域の側面に保護膜を形成し、
斜めインプランテーションを用いてソース・ドレイン用の不純物を前記ソース・ドレイン領域の側面へ注入し、
前記半導体層のうち隣り合う前記フローティングボディ領域間の半導体層を除去する第２のエッチング工程と、
前記第２のエッチング工程によって形成された前記フローティングボディ領域の側面に前記ゲート絶縁膜を形成し、
前記第１および前記第２のエッチング工程によって前記半導体層に形成されたトレンチ内にゲート電極材料を充填することをさらに具備し、
前記第１のエッチング工程によりエッチングされる前記ソース・ドレイン領域間の間隔は、前記第２のエッチング工程によりエッチングされる前記フローティングボディ領域間の間隔よりも狭く、かつ、前記保護膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＮ型ＭＯＳトランジスタを有し、このボディ領域に蓄積されているホール数によってデータ“１”またはデータ“０”を記憶する。例えば、ＦＢＣがｎ型ＦＥＴである場合、ボディ領域内のホール数が多い状態をデータ“１”とし、ホール数が少ない状態をデータ“０”とする。
【０００３】
近年、ＳＯＩ基板上にＦＢＣ(Floating Body Cell)を形成し、支持基板にバックゲート電極を設けたＦＢＣメモリ装置が開発されている。バックゲート電極からバックバイアスを印加することによって、フローティングボディ領域を完全に空乏化することができる。また、バックバイアスを制御することによってメモリセルからの信号電圧を増加させることができる。
【０００４】
バックバイアスを制御するために埋込み酸化膜（ＢＯＸ（Buried Oxidation ）層）の膜厚は薄い方が好ましい。例えば、ＢＯＸ層の膜厚は、２５ｎｍ以下であることが好ましい。さらに、信号量を増加させるために、フローティングボディ領域（チャネル領域）の膜厚、即ち、ＳＯＩ層の膜厚も薄い方が好ましい。例えば、ＳＯＩ層の膜厚は、５０ｎｍ以下であることが好ましい。しかしながら、ＢＯＸ層は、通常、約１５０ｎｍであり、これを５０ｎｍ以下に薄膜化することは技術的に困難である。
【０００５】
そこで、ＦＢＣをＦＩＮ型ＦＥＴで構成する手法が考えられている。ＦＩＮ型ＦＥＴは、ＦＩＮの両側面にゲート電極を設けることができるので完全空乏型にしやすい。また、ＦＩＮ型ＦＥＴは、支持基板にバックゲート電極を設ける必要がないので、ＢＯＸ層の膜厚は厚くても差し支えない。
【０００６】
しかし、信号量を充分確保するために、ＦＩＮを薄膜化した場合、フローティングボディ領域だけでなく、ソース・ドレイン領域も薄膜化する。ソース・ドレイン領域が薄膜化すると、ソース・ドレイン領域へのコンタクト抵抗が高くなるという問題が発生する。さらに、ソース・ドレイン領域への不純物注入は、通常、ＦＩＮの上方からＦＩＮの上面に向かって行なわれる。ソース・ドレイン領域全体に不純物を拡散させるために、長時間あるいは高温のアニール工程が必要であった。このようなアニール工程は不純物をチャネル領域にも拡散させる。よって、メモリセルの特性が変化してしまうという問題があった。
【非特許文献１】T. Tanaka et al. “Scalability Study on a Capacitorless 1T-DRAM: From Single-gate PD-SOI to Double-gate FinDRAM” IEDM 04-919~04-923
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ソース・ドレイン領域へのコンタクト抵抗が小さく、かつ、電気的特性が従来よりも安定したＦＩＮ型ＦＥＴからなるメモリセルを備えた半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、絶縁層と、前記絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域、および、該フローティングボディ領域の両側にあるソース・ドレイン領域を含むＦＩＮ型半導体層と、前記フローティングボディ領域の両側面に形成されたゲート絶縁膜と、前記ソース・ドレイン領域の側面に設けられた保護膜と、前記フローティングボディ領域の両側面に前記ゲート絶縁膜を介して設けられ、前記ソース・ドレイン領域の両側面に前記保護膜を介して設けられ、かつ、隣接する前記ＦＩＮ型半導体層の間に充填され、前記ＦＩＮ型半導体層に沿ってライン状に形成されたゲート電極と、前記ソース・ドレイン領域の上面に接触するソース・ドレイン電極と、を備え、前記絶縁層の表面と平行に前記ＦＩＮ型半導体層を切断した断面において、前記フローティングボディ領域における該ＦＩＮ型半導体層の厚みが、前記ソース・ドレイン領域における該ＦＩＮ型半導体層の厚みよりも薄く、該保護膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域、および、該フローティングボディの両側にあるソース・ドレイン領域を含むＦＩＮ型半導体層を備えた半導体記憶装置の製造方法であって、
前記絶縁層上に半導体層が設けられた基板を準備し、前記半導体層のうち隣り合う前記ソース・ドレイン領域間の半導体層を除去する第1のエッチング工程と、前記第１のエッチング工程によって形成された前記ソース・ドレイン領域の側面に保護膜を形成し、
斜めインプランテーションを用いてソース・ドレイン用の不純物を前記ソース・ドレイン領域の側面へ注入し、
前記半導体層のうち隣り合う前記フローティングボディ領域間の半導体層を除去する第２のエッチング工程と、
前記第２のエッチング工程によって形成された前記フローティングボディ領域の側面に前記ゲート絶縁膜を形成し、
前記第１および前記第２のエッチング工程によって前記半導体層に形成されたトレンチ内にゲート電極材料を充填することをさらに具備し、
前記第１のエッチング工程によりエッチングされる前記ソース・ドレイン領域間の間隔は、前記第２のエッチング工程によりエッチングされる前記フローティングボディ領域間の間隔よりも狭く、かつ、前記保護膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、ソース・ドレイン領域へのコンタクト抵抗が小さく、かつ、電気的特性が従来よりも安定したＦＩＮ型ＦＥＴからなるメモリセルを備える。また、本発明による半導体記憶装置の製造方法は、ソース・ドレイン領域へのコンタクト抵抗が小さく、かつ、電気的特性が従来よりも安定したＦＩＮ型ＦＥＴからなるメモリセルを備えた半導体記憶装置を製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
図１（Ａ）から図１２は、本発明に係る実施形態に従った半導体記憶装置の製造方法を示す平面図または断面図である。まず、図１（Ａ）に示すようなＳＯＩ基板を準備する。ＳＯＩ基板は、半導体層としてのＳＯＩ層１０と、絶縁膜としてのＢＯＸ層２０と、支持基板３０とを備えている。ＳＯＩ層１０は、例えば、約１×１０１６ｃｍ−３の濃度を有するＰ型シリコン単結晶であり、その厚さは、例えば、約１００ｎｍである。ＢＯＸ層２０は、例えば、約２００ｎｍのシリコン酸化膜である。支持基板３０は、例えば、シリコン単結晶からなり、不純物濃度は特に問わない。
【００１３】
次に、図１（Ｂ）に示すように、ＦＢＣ形成領域と論理回路（周辺回路）形成領域とを分離するために、それらの間のＳＯＩ層２０を選択的に除去する。図２（Ａ）から図１２は、図１（Ｂ）のＦＢＣ形成領域の一部（破線枠Ｆ）についての平面または断面を示す。
【００１４】
次に、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて、図２（Ａ）に示すようにＳＯＩ層１０をメッシュ状にエッチングする（第１のエッチング工程）。この第１のエッチング工程により、ＢＯＸ層２０まで達する空洞部５がＳＯＩ層１０に形成される。隣り合う空洞部５の間隔をＤ１とする。この間隔Ｄ１は、ＦＩＮ型半導体層のソース・ドレイン領域Ｒ１の幅（厚み）となる。即ち、第１のエッチング工程によって、ソース・ドレイン領域Ｒ１の幅（厚み）が決定される。図２（Ａ）の２Ｂ−２Ｂ線に沿った断面が図２（Ｂ）に示されている。
【００１５】
次に、ＳＯＩ層２０を熱酸化することによって、図３（Ａ）に示すように保護膜４０を形成する。保護膜４０は、シリコン酸化膜からなり、その膜厚は、例えば、約２０ｎｍである。保護膜４０は、ＳＯＩ層２０の上面、および、空洞部５に面するＳＯＩ層２０の側面（ソース・ドレイン領域Ｒ１の側面）に形成される。図３（Ｂ）は、図３（Ａ）の３Ｂ−３Ｂ線に沿った断面図である。
【００１６】
保護膜４０の形成後、図３（Ｂ）に示すように、斜めイオン注入を用いて、ソース・ドレイン用の不純物を入射角約４５度で注入する。例えば、まず、図３（Ｂ）の実線矢印のようにソース・ドレイン領域Ｒ１の一方の側面に不純物をイオン注入し、次に、破線矢印のようにソース・ドレイン領域Ｒ１の他方の側面に不純物をイオン注入する。不純物は、Ｎ型の不純物、例えば、燐または砒素でよい。その濃度は、約１×１０１５ｃｍ−３である。このように不純物を斜め方向から注入することによって、不純物は、ソース・ドレイン領域Ｒ１の上面から注入されるだけでなく、ソース・ドレイン領域Ｒ１の側面からも注入される。
【００１７】
従来では、ＦＩＮ形成前のＳＯＩ層の上面に対してほぼ垂直に不純物をディープイオン注入し、この不純物を拡散および活性化するために、高温かつ長時間のアニールを必要とした。
【００１８】
しかし、本実施形態では、ＦＩＮのうちソース・ドレイン領域Ｒ１を形成後に、斜めイオン注入を用いている。これにより、本実施形態は、ソース・ドレイン領域Ｒ１を形成するために、ディープイオン注入および高温かつ長時間のアニールを実行することを要せず、より低温かつ短時間のアニールで足りる。その結果、ソース・ドレイン領域Ｒ１からチャネル領域への不純物拡散が抑制される。
【００１９】
続いて、フォトリソグラフィ技術およびＲＩＥを用いて、図４（Ａ）に示すようにライン状のＦＩＮ型半導体層４５を形成すべく、空洞部５間のＳＯＩ層２０をエッチングする（第２のエッチング工程）。この第２のエッチング工程により、空洞部５がライン状に接続されてトレンチ５５が形成される。これに伴い、トレンチ５５間にライン状のＦＩＮ半導体層４５が形成される。トレンチ５５内のＢＯＸ層２０の表面にシリコン酸化膜柱（図示せず）が残存する場合がある。この場合、トレンチ５５の形成後、そのシリコン酸化膜柱を除去する。
【００２０】
隣り合うトレンチ５５の間隔をＤ２とすると、この間隔Ｄ２は、ＦＩＮ型半導体層のフローティングボディ領域Ｒ１（チャネル領域）の幅（厚み）となる。即ち、第２のエッチング工程によって、チャネル領域の幅（厚み）が決定される。図４（Ａ）の３Ｂ−３Ｂ線に沿った断面は図３（Ｂ）と同様である。図４（Ａ）の４Ｂ−４Ｂ線に沿った断面は図４（Ｂ）に示されている。
【００２１】
図２（Ｂ）および図４（Ｂ）に示されるように、フローティングボディ領域Ｒ２におけるＦＩＮ型半導体層４５の厚みＤ２が、ソース・ドレイン領域Ｒ１におけるＦＩＮ型半導体層４５の厚みＤ１よりも薄い。これは、ＢＯＸ層２０の表面と平行にＦＩＮ型半導体層４５を切断した断面（図４（Ａ）参照）においても観察することができる。本実施形態では、ソース・ドレイン領域Ｒ１およびフローティングボディ領域Ｒ２は、同一のＦＩＮ型半導体層４５に含まれているが、ソース・ドレイン領域Ｒ１およびフローティングボディ領域Ｒ２を別個の工程で形成している。これにより、ソース・ドレイン領域Ｒ１の幅（厚み）Ｄ１とフローティングボディ領域Ｒ１の幅（厚み）Ｄ２とを、図２（Ｂ）および図４（Ｂ）のように互いに異ならせることができる。本実施形態では、ソース・ドレイン領域Ｒ１の幅（厚み）Ｄ１を比較的厚く形成することによってソース・ドレイン領域Ｒ１へのコンタクト抵抗が低下する。一方、フローティングボディ領域Ｒ１の幅（厚み）Ｄ２を比較的薄く形成することによってメモリセルからの信号量を多くすることができる。
【００２２】
次に、図５（Ａ）および図５（Ｂ）に示すように、フローティングボディ領域Ｒ２の側面にゲート絶縁膜５０を形成する。ゲート絶縁膜５０は、例えば、シリコン酸化膜である。ゲート絶縁膜５０の膜厚は、保護膜４０の膜厚よりも薄く、例えば、１０ｎｍである。なお、図５（Ｂ）は、図５（Ａ）の５Ｂ−５Ｂ線に沿った断面図である。
【００２３】
次に、トレンチ５５にゲート電極材料としてドープトポリシリコン７０を堆積し、トレンチ５５内をポリシリコン７０で充填する。ドープトポリシリコン７０は、例えば、Ｎ型不純物が高濃度にドーピングされたポリシリコンである。さらに、このポリシリコン７０をＣＭＰ（Chemical Mechanical Polishing）を用いて、ＦＩＮ型半導体層４５の上面が露出するまで研磨する。これにより、図７および図８に示すような構造が得られる。図７は図６の７−７線に沿った断面図であり、図８は図６の８−８線に沿った断面図である。ポリシリコン７０は、複数のゲート電極がライン状に接続された形態を成し、メモリセルのフロントゲートおよびバックゲートとして作用するだけでなく、ＦＢＣメモリ装置のワード線としても機能する。
【００２４】
続いて、１０００℃以上のＲＴＡ（Rapid Thermal Annealing）によってポリシリコン７０内の不純物を活性化させる。次に、フォトリソグラフィ技術およびＲＩＥを用いて、メモリセル領域以外のポリシリコン（図示せず）を加工し、配線を形成する。図９に示すように、ビット線ＢＬおよびソース線ＳＬを形成する。このとき、ＲＴＡを用いているので、ソース・ドレインからチャネルへの不純物拡散は生じない。
【００２５】
次に、図１０に示すように、フォトリソグラフィ技術およびＲＩＥを用いて、隣り合うビット線コンタクト領域間の半導体層（シリコン柱）４５をエッチングする。これにより、メモリがビット単位ごとに素子分離される。これを、第３のエッチング工程とする。第３のエッチング工程によって、図１０の領域Ｒ３で示すようにＢＯＸ層２０が隣り合うビット線コンタクト領域間において露出される。
【００２６】
次に、層間絶縁膜２５としてシリコン酸化膜を３００ｎｍ以上堆積する。さらに、コンタクトホール２６を層間絶縁膜２５に形成する。本実施形態では、ソース・ドレイン領域Ｒ１の面積が広いので、大きな径または大きなサイズのコンタクトホール２６をソース・ドレイン領域Ｒ１に形成することができる。
【００２７】
次に、コンタクトホール２６を充填するように金属膜２７を堆積する。金属膜２７は、例えば、アルミニウム、銅等である。フォトリソグラフィ技術およびウェットエッチングを用いて金属膜２７をエッチングすることによって、ビット線ＢＬおよびソース線ＳＬを形成する。このようにして、ＦＢＣメモリ装置が完成する。
【００２８】
図１１は、図１０の１０−１０線に沿った断面図であり、図１２は、図１０の１１−１１線に沿った断面図である。ビット線ＢＬおよびソース線ＳＬは、それぞれドレイン領域およびソース領域へ直接コンタクトする。ソース・ドレイン領域Ｒ１とコンタクトホール２６とのコンタクト面積が大きいので、ビット線ＢＬとドレイン領域との間の抵抗、および、ソース線ＳＬとソース領域との間の抵抗が低くなる。なお、ポリシリコン７０は、メモリセル領域の外側で上層の金属配線と接続されている（図示せず）。
【００２９】
本実施形態において、ＦＩＮ型半導体層４５が複数のエッチング工程で形成されることにより、ソース・ドレイン用の不純物をソース・ドレイン領域Ｒ１の側面からも注入することができる。その結果、従来よりも低温かつ短時間のアニールで、ソース・ドレイン領域Ｒ１の不純物を拡散し、かつ活性化することができる。また、ソース・ドレイン領域Ｒ１の不純物がチャネル領域へ拡散することが抑制される。
【００３０】
本実施形態では、ＦＩＮ型半導体層４５のうちソース・ドレイン領域Ｒ１とフローティングボディ領域Ｒ２とが異なるエッチング工程で形成される。よって、ＢＯＸ層２０の表面と平行な断面において、ソース・ドレイン領域Ｒ１の厚み（幅）Ｄ１とフローティングボディ領域Ｒ２の厚み（幅）Ｄ２とを相違させることができる。その結果、ソース・ドレイン領域Ｒ１へのコンタクト抵抗を低く維持しつつ、メモリセルからの信号量を多くすることができる。
【００３１】
本実施形態では、ＦＩＮ型半導体層４５のうちソース・ドレイン領域Ｒ１とフローティングボディ領域Ｒ２とが異なるエッチング工程で形成される。これにより、ソース・ドレイン領域Ｒ１の側面に比較的厚い保護膜４０を形成することができ、かつ、フローティングボディ領域Ｒ２の側面に比較的薄いゲート絶縁膜５０を形成することができる。保護膜４０が厚いことによって、ソース・ドレイン領域Ｒ１とワード線ＷＬとの距離が大きくなり、ソース・ドレイン領域Ｒ１とワード線ＷＬとの間の相互作用が低下し、ＧＩＤＬの抑制効果がある。
【００３２】
上記実施形態による製造方法に従って製造されたＦＢＣメモリ装置は、図１１および図１２に示すように、絶縁層としてＢＯＸ層２０と、ＦＩＮ型半導体層４５と、ゲート絶縁膜５０と、ゲート電極７０と、ソース電極としてソース線ＳＬと、ドレイン電極としてビット線ＢＬとを備えている。
【００３３】
ＦＩＮ型半導体層４５はＢＯＸ層２０上に設けられている。ＦＩＮ型半導体層４５は、電気的に浮遊状態のフローティングボディ領域Ｒ２、および、フローティングボディ領域Ｒ２の両側にあるソース・ドレイン領域Ｒ１を含む。ＢＯＸ層２０の表面と平行にＦＩＮ型半導体層４５を切断した断面において、フローティングボディ領域Ｒ２におけるＦＩＮ型半導体層４５の厚みＤ２が、ソース・ドレイン領域Ｒ１におけるＦＩＮ型半導体層４５の厚みＤ１よりも薄い。
【００３４】
ゲート絶縁膜５０は、フローティングボディ領域Ｒ２の両側面に形成されている。ゲート電極７０は、フローティングボディ領域Ｒ２の両側面にゲート絶縁膜５０を介して設けられている。ソース・ドレイン領域Ｒ１の側面には、保護膜４０が設けられている。保護膜４０は、ゲート絶縁膜５０よりも厚い。例えば、保護膜４０は約２０ｎｍであり、ゲート絶縁膜５０は１０ｎｍである。
【００３５】
ビット線ＢＬおよびソース線ＳＬは、ソース・ドレイン領域Ｒ２の上面にコンタクトしている。ソース・ドレイン領域Ｒ１の厚みＤ１は、フローティングボディ領域Ｒ２の厚みＤ２よりも大きいため、ソース・ドレイン領域Ｒ２の上面のコンタクト面積を大きくすることができる。これにより、ビット線ＢＬおよびソース線ＳＬは、低いコンタクト抵抗でソース・ドレイン領域Ｒ１と接続される。また、ソース・ドレイン領域Ｒ１の厚みを考慮することなくフローティングボディ領域Ｒ２の厚みＤ２を薄くできるので、メモリセルからの信号量を増加させることができる。
【００３６】
ＦＢＣメモリ装置は、フローティングボディ領域Ｒ２に蓄積された電荷数によってバイナリデータ（“０”または“１”）を格納することができる。
【００３７】
本実施形態によるＦＢＣメモリ装置は、フローティングボディ領域Ｒ２の両側面にゲート電極７０を備え、かつ、フローティンボディグ領域Ｒ２の厚みＤ２が比較的薄い。従って、本実施形態によるＦＢＣメモリ装置は、完全空乏型（full-depletion type）のＦＢＣメモリ装置とすることができる。これにより、メモリセルからの信号電圧を増加させることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る実施形態に従った半導体記憶装置の製造方法を示す断面図および平面図。
【図２】図１に続く、本実施形態に従った半導体記憶装置の製造方法を示す平面図および断面図。
【図３】図２に続く、本実施形態に従った半導体記憶装置の製造方法を示す平面図および断面図。
【図４】図３に続く、本実施形態に従った半導体記憶装置の製造方法を示す平面図および断面図。
【図５】図４に続く、本実施形態に従った半導体記憶装置の製造方法を示す平面図および断面図。
【図６】図５に続く、本実施形態に従った半導体記憶装置の製造方法を示す平面図。
【図７】図６の７−７線に沿った断面図。
【図８】図６の８−８線に沿った断面図。
【図９】図６に続く、本実施形態に従った半導体記憶装置の製造方法を示す平面図。
【図１０】図９に続く、本実施形態に従った半導体記憶装置の製造方法を示す平面図。
【図１１】図１０の１０−１０線に沿った断面図。
【図１２】図１０の１１−１１線に沿った断面図。
【符号の説明】
【００３９】
１０  ＳＯＩ層
２０  ＢＯＸ層
３０  支持基板
４０  保護膜
４５  ＦＩＮ型半導体層
５０  ゲート絶縁膜
７０  ゲート電極
Ｒ１  ソース・ドレイン領域
Ｒ２  フローティングボディ領域（チャネル領域）
【図１】
0004496179.tif 000002
【図２】
0004496179.tif 000003
【図３】
0004496179.tif 000004
【図４】
0004496179.tif 000005
【図５】
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【図６】
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【図７】
0004496179.tif 000008
【図８】
0004496179.tif 000009
【図９】
0004496179.tif 000010
【図１０】
0004496179.tif 000011
【図１１】
0004496179.tif 000012
【図１２】
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