(57)【特許請求の範囲】
【請求項１】
基板上に配置され、マトリクスアレイの形に配列された薄膜フィルムトランジスタにおいて、
前記基板上に形成され、前記マトリクスアレイの列方向に延在し、前記薄膜フィルムトランジスタに電気的に接続された走査線と；
前記基板上に形成され、前記走査線に電気的に接続され、前記走査線から突出して少なくとも１つの略長方形の切欠きを形成するゲート電極と；
前記基板上に形成され、前記走査線及び前記ゲート電極を覆うゲート絶縁層と；
前記ゲート電極の前記切欠き全体を覆うように形成された略長方形のドレイン領域と；
前記ゲート絶縁層上に形成された三ツ又のソース領域と；
前記ゲート電極と、前記ドレイン領域及び前記三ツ又のソース領域との間に形成されたチャンネル層とを具え、
前記ドレイン領域は、前記切欠きの端部において、前記ゲート電極の一部及び前記走査線の一部にオーバラップし、
前記三ツ又のソース領域は、
前記ゲート絶縁層上に形成された２つの第１突起部と；
前記走査線上の、前記２つの第１突起部どうしの間に形成された第２突起部と；
前記第２突起部と前記２つの第１突起部とを接続する接続部とを具え、
前記接続部、及び前記接続部と前記第１突起部及び前記第２突起部との接続位置は、前記走査線にオーバラップせず、
前記２つの第１突起部は、前記ゲート電極の前記切欠きの外部の領域上にあり、前記ゲート電極の一部にオーバラップし、
前記２つの第１突起部の各々は少なくとも１つの長辺を有し、前記切欠きは２つの長辺を有し、前記２つの第１突起部の各々の長辺は、前記切欠きのそれぞれの長辺に沿って延在し、
前記第２突起部の突起の長さは、前記２つの第１突起部の突起の長さよりも短いことを特徴とする薄膜フィルムトランジスタ。
【請求項２】
さらに、前記チャンネル層と、前記ドレイン領域及び前記三ツ又のソース領域との間に形成されたエッチング停止層を具えていることを特徴とする請求項１に記載の薄膜フィルムトランジスタ。
【請求項３】
さらに、前記チャンネル層と、前記ドレイン領域及び前記三ツ又のソース領域との間に形成されたオーミック接触層を具えていることを特徴とする請求項１に記載の薄膜フィルムトランジスタ。
【請求項４】
前記基板が略長方形であり、前記薄膜フィルムトランジスタがさらに、前記ゲート絶縁層上に形成され、前記三ツ又のソース領域に電気的に接続され、そして前記基板の辺方向に沿って延在するデータ線を具えていることを特徴とする請求項１に記載の薄膜フィルムトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願のクロスリファレンス）
本願は、中華民国特許出願第92,121,252号、2003年8月4日出願において優先権を主張する。
【０００２】
（発明の背景）
（発明の分野）
本発明は半導体デバイスの構造に関するものであり、特に、薄膜フィルムトランジスタ（ＴＦＴ：thin film transistor）、及び薄膜フィルムトランジスタを有する画素構造に関するものである。
【背景技術】
【０００３】
（関連技術の説明）
薄膜フィルムトランジスタ液晶ディスプレイは、薄膜フィルムトランジスタ・アレイ基板、カラーフィルタ・アレイ基板、及び液晶層から構成され、薄膜フィルムトランジスタ・アレイ基板は、アレイに配置した多数の薄膜フィルムトランジスタ、及び各薄膜フィルムトランジスタに対応する画素電極から構成されて、画素構造を形成する。上述した薄膜フィルムトランジスタは、ゲート電極、チャンネル層、ソース領域、及びドレイン領域を具えて、液晶表示素子用のスイッチとして作用すべく構成されている。しかし、通常の画素構造は、図１Ａ及び図１Ｂに示すようなオーバラップの移動の問題を有する。
【０００４】
図１Ａ及び図１Ｂは、従来技術による画素構造の図式的な上面図であり、それぞれオーバラップの移動の問題を有しないもの、オーバラップの移動の問題を有するものを示す。図１Ａには、従来技術による、オーバラップの移動の問題を有しない画素構造１００の図式的な上面図を示す。画素構造１００は、ゲート電極１０２、走査線１０４、ゲート絶縁層（図示せず）、チャンネル層１０６、ソース領域１０８、ドレイン領域１１０、データ線１１２、保護層（図示せず）、及び画素電極１１４を具えている。走査線１０４はゲート電極１０２に電気的に接続し、そして基板（図示せず）上に形成し、ここでは走査線１０４及びゲート電極１０２は第１金属層から形成する。ゲート絶縁層は、走査線１０４及びゲート電極１０２を覆う。これに加えて、ゲート電極１０２上に形成したゲート絶縁層上にチャネル層１０６を形成し、ゲート電極１０２の付近のゲート絶縁層上に、ソース領域１０８及びドレイン領域１１０を形成する。ソース領域１０８及びドレイン領域１１０はチャンネル層１０６に部分的にオーバラップ（重複）し、ここではソース領域１０８及びドレイン領域１１０は、第２金属層を用いて形成する。さらに、ゲート絶縁層上にデータ線１１２を形成してソース領域１０８に電気的に接続し、ここではデータ線１１２も第２金属層を用いて形成する。ゲート電極１０２、チャンネル層１０６、ソース領域１０８、及びドレイン領域１１０がまとまって、薄膜フィルムトランジスタ１２０を形成する。薄膜フィルムトランジスタ１２０、走査線１０４、及びデータ線１１２上には保護層を形成し、この保護層は、ドレイン領域１１０を外に出す接点１１６を有する。画素電極１１４は、接点１１６を通してドレイン領域１１０に電気的に接続する。
【０００５】
上述した画素構造では、ゲート電極１０２とドレイン領域１１０との間の寄生容量Ｃgd(a)は、ゲート電極１０２とドレイン領域１１０とがオーバラップする面積に依存する。ゲート電極１０２とドレイン領域１１０との間の寄生容量が変化すれば、この変化が液晶ディスプレイに影響を与える。
【０００６】
ゲート電極とドレイン領域との間の寄生容量が変化する主な原因は、前記第１金属層即ちゲート電極と、前記第２金属層即ちソース／ドレイン領域とのミスアライメント（不整合）である。図１Ｂに示す、データ線１１２、ソース領域１０８／ドレイン領域１１０を含む第２金属層は、図１Ａに比べて移動（シフト）しており、従って、ゲート電極１０２とドレイン領域１１０との間の寄生容量Ｃgd(a)が、ゲート電極１０２とドレイン領域１１０とがオーバラップする面積と共に変化してムラ効果を生じさせる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
（発明の概要）
従って、本発明の１つの目的は、ゲート電極とドレイン領域との間の寄生容量の変動を実質的に低減させた薄膜フィルムトランジスタ、及びこうした薄膜フィルムトランジスタを有する画素構造を提供することにある。ゲート電極とドレイン領域との間にオーバラップの移動が生じても、寄生容量が変化しない。
【課題を解決するための手段】
【０００８】
上記目的及び他の利点のため、本発明は、少なくとも１つの切欠き（ノッチ）を有するゲート電極と、ゲート絶縁層と、ソース領域と、ドレイン領域と、チャンネル層とを具えた薄膜フィルムトランジスタを提供する。基板上にゲート電極を形成し、この基板上にゲート絶縁層を形成して、このゲート電極を覆う。このゲート絶縁層上にソース領域を形成し、このソース領域は、前記ゲート電極の切欠きの外部の領域上にあって、前記ゲート電極の一部にオーバラップする。前記ドレイン領域は、前記ゲート絶縁層上の、前記ソース領域のない部分に形成され、前記ドレイン領域は、前記ゲート電極の切欠き全体上に存在し、前記ゲート電極の前記切欠きの端部において前記ゲート電極の一部にオーバラップする。さらに、前記ゲート電極上の、前記ソース領域と前記ドレイン領域との間に形成された前記ゲート絶縁層上に、チャンネル層を形成する。
【０００９】
１つの好適例では、前記ソース領域が前記ゲート電極にオーバラップ可能にするか、あるいは、前記ソース領域を２つのストリップ領域に分割可能にし、これら２つのストリップ領域の各々は前記ドレイン領域の各長辺に隣接する。
【００１０】
本発明はさらに、走査線、データ線、ゲート電極、ゲート絶縁層、チャンネル層、ソース領域、保護層、接点、及び画素電極を具えた画素構造を提供する。この走査線は基板上に形成する。このゲート電極も、前記基板上に形成して前記走査線に接続し、このゲート電極は少なくとも１つの切欠きを有する。前記ゲート絶縁層は前記基板上に形成して前記走査線及び前記ゲート電極を覆う。前記チャンネル層は、前記ゲート電極上に形成した前記ゲート絶縁層上に形成する。前記ソース領域は前記チャンネル層上に形成し、前記ソース領域は、前記ゲート電極の切欠きの外部の領域上にあって、前記ゲート電極の一部にオーバラップする。前記ドレイン領域は、前記チャンネル層上の、前記ソース領域のない部分に形成され、前記ドレイン領域は前記ゲート電極の切欠き全体上に存在し、前記ゲート電極の前記切欠きの端部において前記ゲート電極の一部にオーバラップする。前記データ線は、前記ゲート絶縁層上に形成して前記ソース領域に電気的に接続する。前記保護層は前記基板上に形成して、前記ゲート電極、前記ゲート絶縁層、前記チャンネル層、前記ソース領域、前記ドレイン領域、前記走査線、及び前記データ線を覆う。前記接点は、前記保護層内に形成して前記ドレイン領域に電気的に接続する。これに加えて、前記画素電極は前記保護層上に形成し、前記接点を通して前記ドレイン領域に電気的に接続する。
【００１１】
１つの好適例では、前記ソース領域が前記ゲート電極にオーバラップするか、あるいは前記ソース領域を２つのストリップ領域に分割して、これら２つのストリップ領域の各々が前記ドレイン領域の各長辺に隣接することを可能にする。前記ソース領域はさらに、前記走査線上に形成した前記ゲート絶縁層上に延在する。
【００１２】
本発明はさらに、走査線、ゲート電極、ゲート絶縁層、チャンネル層、ドレイン領域、及び三ツ又のソース領域を具えた薄膜フィルムトランジスタを提供する。この走査線は基板上に形成する。前記ゲート電極は前記基板上に形成して前記走査線に電気的に接続し、前記ゲート電極は少なくとも１つの切欠きを有する。前記ゲート絶縁層は前記基板上に形成され、前記走査線及び前記ゲート電極を覆う。前記ドレイン領域は前記ゲート電極の切欠き全体上に形成され、前記ゲート電極の前記切欠きの端部において前記ゲート電極の一部にオーバラップし、そして前記走査線の一部にオーバラップする。前記三ツ又のソース領域は前記ゲート絶縁層上に形成し、前記三ツ又のソース領域は、２つの第１突起部と、第２突起部と、接続部から成り、前記２つの第１突起部は、前記ゲート絶縁層上に形成され、前記ゲート電極の切欠きの外部の領域上にあって前記ゲート電極の一部にオーバラップし、前記第２突起部は、前記２つの第１突起部の間にある前記走査線上に形成されて、前記２つの第１突起部よりも短く、そして前記接続部は、前記第２突起部と前記２つの第１突起部とを接続する。これに加えて、前記チャンネル層は、前記ゲート電極と前記ドレイン領域及び前記三ツ又のソース領域との間に形成する。
【００１３】
上述した構造では、前記三ツ又のソース領域の前記接続部分が前記走査線上に延在する。これに加えて、前記構造はさらに、前記ゲート絶縁層上に形成したデータ線を具えて、湖のデータ線は前記三ツ又のソース領域に電気的に接続する。
【００１４】
本発明は、ソース領域及びドレイン領域について非対称な設計を用いているので、前記第１金属層、即ちゲート電極と、前記第２金属層、即ち前記ソース領域及びドレイン領域とのミスアライメントが生じた際に、前記寄生容量Ｃgd(a)は大幅には変化しない。これに加えて、本発明によるソース／ドレイン領域の構造は、補修可能な構造にも適用可能である。
【００１５】
以上説明した本発明、その目的、特徴、及び利点をわかりやすくするために、以下に、本発明の好適な実施例について図面を参照して詳細に説明する。
【発明を実施するための最良の形態】
【００１６】
図２は、本発明の好適な実施例による画素構造の図式的な上面図である。図２に示すように、画素構造２００は、走査線２０４、ゲート電極２０２、ゲート絶縁層２０５、ソース領域２０８、ドレイン領域２１０、チャンネル層２０６、データ線２１２、保護層（図示せず）、接点２１６、及び画素電極２１４を具えている。走査線２０４は基板（図示せず）上に形成する。ゲート電極２０２もこの基板上に形成して走査線２０４と電気的に接続し、ゲート電極２０２は少なくとも１つの切欠き２０３を有する。さらに、ゲート電極２０２の切欠き２０３の形状は、二等辺三角形、不等辺三角形、正三角形のような三角形、あるいは長方形、正方形、台形のような四角形、あるいは不等辺多角形にすることができ、図に示す形状には限定されない。ゲート絶縁層２０５は前記基板上に形成して走査線２０４及びゲート電極２０２を覆う。チャンネル層２０６は、ゲート電極２０２上に形成した絶縁層２０５上に形成する。ソース領域２０８はチャンネル層２０６上に形成し、ソース領域２０８は、ゲート電極２０２の切欠き２０３の外部の領域上にあって、ゲート電極２０２の一部にオーバラップする。ドレイン領域２１０は、チャンネル層２０６上の、ソース領域２０８のない部分に形成し、ドレイン領域２１０は、ゲート電極２０２の切欠き２０３全体上にあり、ゲート電極２０２の切欠き２０３の端部においてゲート電極２０２の一部にオーバラップする。さらに、チャンネル層２０６、ソース領域２０８、ドレイン領域２１０、及びゲート電極２０２は薄膜フィルムトランジスタ２２０を構成する。さらに、Ｉストッパのようなエッチング停止層を、チャンネル層２０６とソース領域２０８及びドレイン領域２１０との間に形成する。データ線２１２はゲート絶縁層２０５上に形成してソース領域２０８に電気的に接続する。前記保護層は、薄膜フィルムトランジスタ２２０、走査線２０４、及びデータ線２１２の上に形成する。接点２１６は前記保護層内に形成してドレイン領域２１０に電気的に接続する。これに加えて、画素電極２１４を前記保護層上に形成して接点２１６を通してドレイン領域２１０に電気的に接続する。以下、図３Ａ及び図３Ｂを参照して、本発明の利点を詳細に説明する。
【００１７】
図３Ａ及び図３Ｂは、図２の薄膜フィルムトランジスタの領域IIIの図式的な拡大上面図であり、それぞれオーバラップの移動のないもの、オーバラップの移動のあるものを示す。図３Ａ及び図３Ｂに示すように、本発明の薄膜フィルムトランジスタでは、図３Ａに示すようにゲート電極２０２とドレイン領域２１０とのオーバラップの移動がない場合の寄生容量Ｃgd(a+b)、及び図３Ｂに示すようにゲート電極２０２とドレイン領域２１０とのオーバラップの移動がある場合の寄生容量Ｃgd(a'+b')は、ゲート電極２０２とドレイン領域２１０とがオーバラップする面積に依存する。本発明の設計は、寄生容量の変動を実質的に低減することができ、さらに、ゲート電極とドレイン領域とのオーバラップの移動が生じた場合でも、ゲート電極２０２とドレイン領域２１０との間の寄生容量が変化しない。図ではチャンネル層２０６を、ゲート電極２０２上の点を打った領域で表わす。
【００１９】
図４Ａ〜図４Ｆは、図３の線IV−IVに沿って切断した図式的な断面図であり、本発明による薄膜フィルムトランジスタの製造プロセスのステップの進行を示す。図４Ａに示すように、本実施例の薄膜フィルムトランジスタでは、図３Ａに示す走査線２０４及びゲート電極２０２を形成するための第１金属層を基板４００上に形成する。次にゲート絶縁層４０２を基板４００上に形成して走査線２０４及びゲート電極２０２を覆う。この上に、アモルファスシリコン（α−Ｓi）層４０４及びエッチング停止層４０６をこの順に形成し、エッチング停止層４０６の材料は、たとえば窒化シリコンにする。
【００２０】
次に、図４Ｂに示すように、フォトレジスト層４０８を基板４００上に形成する。ゲート電極２０２上に位置するフォトマスク４１０を利用して、フォトレジスト層４０８に対する露光プロセス４１２を実行する。この露光プロセス中に露光される領域４０８ａを、この領域内に図３Ａに示すチャンネル層２０６を形成すべき領域として規定する。
【００２１】
図４Ｃに示すように、次に他の露光プロセス４１４を、基板４００の裏側からフォトレジスト層４０８に対して実行し、この露光プロセスで露出される領域４０８ｂは、第１金属層、すなわちゲート電極２０２をフォトマスクとして用いる。
【００２２】
図４Ｄに示すように、露光したフォトレジスト層４０８を現像し、残ったフォトレジスト層４０８ｃが、エッチング停止層４０６をパターン化するエッチングマスクとして作用する。
【００２３】
図４Ｅに示すように、残ったフォトレジスト層を除去し、オーミック（抵抗性）接触（コンタクト）層４１６を基板４００上に形成し、アモルファスシリコン層４０４及びエッチング停止層４０６を覆う。次に、第２金属層４１８をオーミック接触層４１６上に形成する。
【００２４】
図４Ｆに示すように、第２金属層４１８をパターン化することによって、ソース領域２０８及びドレイン領域２１０を形成する。第２金属層４１８のパターン化に使用したフォトマスクから、オーミック接触層４１６及びアモルファスシリコン層４０４の部分を除去する。エッチング停止層４０６はゲート電極２０２の部分の上に形成されているので、エッチング停止層４０６の下にあるアモルファスシリコン層４０４は除去されずに、チャンネル層２０６を形成する。
【００２５】
これに加えて、本発明の薄膜フィルムトランジスタの構造は、図５に示すものと図６に示すものとで幾分異なる。
【００２６】
図５及び図６は、本発明による好適な実施例の図式的な上面図である。図５及び図６に示す走査線５０４及びゲート電極５０２の構造は、図４Ａに示すものと同一である。図５及び図６のチャンネル層５０６、即ち点を打った領域は共に、ゲート電極５０２上に形成したゲート絶縁層５０５上に形成し、図５と図６の違いは、ソース領域５０８及びドレイン領域５１０の構造にある。図５に示すように、ドレイン領域５１０は、ゲート電極５０２の切欠き５０３の端部においてゲート電極５０２の一部にオーバラップし、ソース領域５０８が２つのストリップ領域を具えて、これら２つのストリップ領域の各々が、ドレイン領域５１０の各長辺に隣接する。図６に示すように、ドレイン領域５１０は、ゲート電極５０２の切欠き５０３の端部においてゲート電極５０２の一部にオーバラップし、かつ走査線５０４の一部にオーバラップし、ソース領域５０８が２つのストリップ領域を具え、これら２つのストリップ領域の各々は、ドレイン領域５１０の各長辺に隣接し、かつ走査線５０４上に延在する。
【００２７】
これに加えて、図７に示すように、本発明の構造は補修可能な構造にも適用可能である。
【００２８】
図７に、本発明の好適な実施例による薄膜フィルムトランジスタの図式的な上面図である。図７に示すように、本発明の薄膜フィルムトランジスタ７００は、走査線７０４、ゲート電極７０２、ゲート絶縁層７０５、チャンネル層７０６、ドレイン領域７１０、及び三ツ又のソース領域７０８を具えている。図７の構造は図４Ｃの構造と類似し、チャンネル層７０６即ちドットを打った領域は、ゲート電極７０２上に形成したゲート絶縁層７０５上にある。図７と図４Ｃとの違いは、図７の三ツ又のソース領域７０８をゲート絶縁層７０５上に形成し、三ツ又のソース領域７０８は、ゲート絶縁層７０５上に形成した第１突起部７０８ａと、走査線７０４上の２つの第１突起部７０８ａの間に形成した第２突起部７０８ｂと、第２突起部７０８ｂと２つの第１突起部７０８ａとを接続する接続部７０８ｃから成る、という点にある。２つの第１突起部７０８ａは、ゲート電極７０２の切欠き７０３の外部の領域上にあって、ゲート電極７０２の一部にオーバラップする。さらに、第２突起部７０８ｂは２つの第１突起部７０８ａよりも短く、接続部７０８ｃは走査線７０４上に存在可能である。従って、三ツ又のソース領域７０８の、突起部７０８ａまたは７０８ｂの一方が動作しない際には、補修のために、接続部７０８ｃと故障した突起部との接続を切断することができる。
【００２９】
上述したように、本発明の特徴は、ドレイン領域とソース領域が非対称の構造を形成し、これにより、第１金属層即ちゲート電極と、第２金属層即ちドレイン領域とのミスアライメントが生じた際の、寄生容量Ｃgdの変動を実質的に低減することができる、ということを含む。これに加えて、本発明のソース／ドレイン構造は、補修可能な構造にも適用可能であり、従って、デバイスの歩留りを向上させることができる。
【００３０】
本発明は好適な実施例について説明して来たが、これに限定されるものではない。請求項は、当業者が本発明の範囲を逸脱することなく実施可能な、本発明の変形及び他の実施例を含むべく、より広く構成したものである。従って、本発明の範囲は請求項によってのみ規定される。
【図面の簡単な説明】
【００３１】
【図１Ａ】従来技術による、オーバラップの移動の問題を有しない画素構造の図式的な上面図である。
【図１Ｂ】従来技術による、オーバラップの移動の問題を有する画素構造の図式的な上面図である。
【図２】本発明の好適な実施例による画素構造の図式的な上面図である。
【図３Ａ】図２の薄膜フィルムトランジスタのIII領域の図式的な拡大上面図であり、オーバラップの移動の問題を有しない。
【図３Ｂ】図２の薄膜フィルムトランジスタのIII領域の図式的な拡大上面図であり、オーバラップの移動の問題を有する。
【図４Ａ】図３の線IV−IVに沿って切断した図式的な断面図であり、本発明による薄膜フィルムトランジスタの製造プロセスの進行の第１ステップを示す。
【図４Ｂ】図３の線IV−IVに沿って切断した図式的な断面図であり、本発明による薄膜フィルムトランジスタの製造プロセスの進行の第２ステップを示す。
【図４Ｃ】図３の線IV−IVに沿って切断した図式的な断面図であり、本発明による薄膜フィルムトランジスタの製造プロセスの進行の第３ステップを示す。
【図４Ｄ】図３の線IV−IVに沿って切断した図式的な断面図であり、本発明による薄膜フィルムトランジスタの製造プロセスの進行の第４ステップを示す。
【図４Ｅ】図３の線IV−IVに沿って切断した図式的な断面図であり、本発明による薄膜フィルムトランジスタの製造プロセスの進行の第５ステップを示す。
【図４Ｆ】図３の線IV−IVに沿って切断した図式的な断面図であり、本発明による薄膜フィルムトランジスタの製造プロセスの進行の第６ステップを示す。
【図５】本発明の好適な実施例の図式的な上面図である。
【図６】本発明の好適な実施例の図式的な上面図である。
【図７】本発明の好適な実施例による薄膜フィルムトランジスタの図式的な上面図である。
【符号の説明】
【００３２】
１００  画素構造
１０２  ゲート電極
１０４  走査線
１０６  チャンネル層
１０８  ソース領域
１１０  ドレイン領域
１１２  データ線
１１４  画素電極
１１６  接点
１２０  薄膜フィルムトランジスタ
２００  画素構造
２０２  ゲート電極
２０３  切欠き
２０４  走査線
２０５  ゲート絶縁層
２０６  チャンネル層
２０８  ソース領域
２１０  ドレイン領域
２１２  データ線
２１４  画素電極
２１６  接点
４００  基板
４０２  ゲート絶縁層
４０４  アモルファスシリコン層
４０６  エッチング停止層
４０８  フォトレジスト層
４１０  フォトマスク
４１６  オーミック接触層
４１８  第２金属層
５０２  ゲート電極
５０３  切欠き
５０４  走査線
５０５  ゲート絶縁層
５０６  チャンネル層
５０８  ソース領域
５１０  ドレイン領域
７００  薄膜フィルムトランジスタ
７０２  ゲート電極
７０３  切欠き
７０４  走査線
７０５  ゲート絶縁層
７０６  チャンネル層
７０８  ソース領域
７１０  ドレイン領域
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６】
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【図７】
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