(57)【特許請求の範囲】
【請求項１】
不良解析部門はメモリ部及び制御回路から成るフェイルメモリとフェイルメモリ制御部とを有し、パターン比較器からの不良情報を受けてスタート番地より開始させ、ＭＡＸ番地をオーバーフローした場合に先頭番地から順次上書きしていくメモリ部に記憶し、テストプロセッサとデータの授受を行って不良解析を行うロジックＬＳＩ用の半導体試験装置において、
フェイルメモリの制御回路に設けたフェイルメモリアドレス加算・判定器の後段に、メモリ部のオーバーフローの回数を計数する計数器を備え、
オーバーフロー回数が１以上の場合に、不良情報の最終データのストップ番地＋１番地からストップ番地までを、メモリ部に記憶されている不良情報の有効データとすることを特徴とする半導体試験装置。
【請求項２】
前記メモリ部のオーバーフローによって試験結果の記憶が消去された不良情報の数を、前記メモリ部に記憶されている不良情報の前記有効データの数とオーバーフロー回数から判別し、
再度部分テストを行うことにより消去された不良情報を得ることを特徴とする
請求項１に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はロジックＬＳＩ（大規模集積回路）用の半導体試験装置において、不良（フェイル：Fail）解析を行う際に適切に解析できるフェイルメモリを用いた半導体試験装置に関する。
【０００２】
【従来の技術】
始めに、従来の半導体試験装置の概略について説明する。図３に半導体試験装置の基本的な概念ブロック図を示す。
テストプロセッサ１は装置全体の制御を行い、テスタ・バス５０を介して各部署に制御信号を与えると共にデータの授受を行う。
パターン発生器２は被試験デバイス（ Device Under Test：以後、「ＤＵＴ」という）３０に与える印加パターンと、パターン比較器７に与える期待値パターンを生成する。
【０００３】
タイミング発生器３は装置全体の同期を取るためにタイミングパルス信号を発生して、パターン発生器２、波形整形器４やパターン比較器７等に与え、図示していないが、コンパレータ６にストローブパルスを与える。
波形整形器４はパターン発生器２からの印加パターンとタイミング発生器３からのタイミングパルスを受けて、テスト信号波形に整形しドライバ５に与える。
ドライバ５は波形整形器からの信号を受け、所定の印可電圧としたテスト信号波形をＤＵＴ３０の入力端子に与える。
【０００４】
ＤＵＴ３０の出力端子からの応答信号はコンパレータ６に与えられる。
コンパレータ６は応答信号をハイレベルの基準電圧ＶＯＨとローレベルの基準電圧ＶＯＬとで電圧比較し、電圧比較結果の論理信号はパターン比較器７に与えられる。電圧比較のタイミングは、タイミング発生器からのストローブパルスの時点で行う。
【０００５】
パターン比較器７はコンパレータ６からの試験結果の論理パターンと、パターン発生器２からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ３０の良否判定を行う。不良の場合にはフェイルメモリ（不良記憶装置）８及びフェイルメモリ制御部９を主とした不良解析部門に不良情報を与え、パターン発生器２からのアドレス情報と共に記憶させ、後に不良解析が行われる。
【０００６】
半導体試験装置には、ロジックＬＳＩ用とメモリＬＳＩ用とロジック及びメモリが混在したミクスドＬＳＩ用の３種類がある。
【０００７】
一方、ロジックＬＳＩ用のフェイルメモリ８は、主にＤＵＴ３０や試験用プログラムのデバッグ時に高速で使用するために、外付けのメモリを用いることは困難であるので、例えばＡＳＩＣ（ Application Specific Integrated Circuit）で構成したりしている。ＡＳＩＣとは、特定のユーザ向けあるいは用途向けの専用ＩＣやＬＳＩである。従って、メモリＬＳＩ用のフェイルメモリに比べてメモリ容量は極めて少なく、例えば２５６ワード程度であるが、非常に高速で動作する。
【０００８】
図４に従来のロジックＬＳＩ用のフェイルメモリ８を主とした不良解析部門の一例の構成図を、図５に動作を説明するメモリ状況の説明図を示す。
不良解析部門はフェイルメモリ８とフェイルメモリ制御部９とから構成されており、テストプロセッサ１とデータの授受を行って不良解析を行っている。
フェイルメモリ８は、前述したように、例えばＡＳＩＣによって制御回路とメモリ部１０から構成されている。
【０００９】
フェイルメモリ制御部９は、フェイルメモリ８を制御するために、パターン比較器７より不良情報、つまりアドレス情報（ad情報）とカウント情報（cn情報）とを得、テストプロセッサ１からの制御信号によって、書込（ライト）クロック（Ｗ clk）、読出（リード）クロック（Ｒ clk）、フェイルメモリレート（ＦＭ rate ）やスタートクリヤ（Ｓ clr）信号、ストア(STORE）信号、リードアドレス（Ｒ addres ）信号等を生成してフェイルメモリ８に与えている。
【００１０】
フェイルメモリ８の制御回路は、パターン比較器７より不良情報（フェイル情報ともいう）、つまりアドレス情報（ad情報）とカウント情報（cn情報）とを受け、一度ラッチしてメモリ部１０に与える。
また、フェイルメモリ制御部９からのストア信号を受けて、メモリ部１０のライトイネーブル（Ｗ enable ）を与えると共に、フェイルメモリアドレス加算・判定器（ FM ad Inc・Judge）２０はストア信号毎に１づつ加算して、例えば８ビットのライトアドレス（Ｗ addres ）を生成し、このライトアドレスを８ビットのアドレス用フリップフロップ２２にラッチしてメモリ部１０に与え、そのライトアドレスのメモリ部１０にパターン比較器７からの不良情報を記憶する。
【００１１】
また、メモリ部１０のフェイルメモリアドレスがオーバーフローしているか否かを判定するために、フェイルメモリアドレス加算・判定器２０の後段に１ビットのオーバーフロー判定用フリップフロップ（ＦＦ１）２１を設けて、オーバーフローするとフェイルメモリアドレス加算・判定器２０に帰還してライトアドレスを再び０番地より生成するようにしている。
後に、このオーバーフロー情報とメモリ部１０から読み出したデータとが、読出回路１５とテスタ・バス５０とを介してテストプロセッサで読み出されて、不良解析が行われる。
このオーバーフロー情報の関係を、図５を用いて説明する。
【００１２】
フェイルメモリ８にメモリするスタート（ start）番地は０番地からでも、前回終了の任意の番地からでもよい。ＭＡＸ（最大）番地は、例えばライトアドレスが８ビットのときには２５５番地である。オーバーフロー判定用フリップフロップ（ＦＦ１）２１の情報は、スタートポイントではスタートクリア信号で“０”とされている。
図５（Ａ）は、不良情報が少ない場合である。スタート番地は前回終了の任意の番地よりスタートし、ストップ番地はＭＡＸ番地を越えていないので、ストップポイントでのＦＦ１も“０”のままである。
【００１３】
図５（Ｂ）では、不良情報が任意のライト番地より記憶をスタートし、ＭＡＸ番地を越えて０番地から再び記憶されているが、不良情報は全メモリ量以内の情報である。この場合には、ＦＦ１はＭＡＸ番地を越えるときに“１”となり、フェイルメモリはフェイル情報を０番地から再び記憶させている。
【００１４】
図５（Ｃ）では、不良情報の記憶を任意のライト番地よりスタートさせ、ＭＡＸ番地を越えて０番地から再び記憶されているが、不良情報量は全メモリ量を越える情報となっている。この場合には、ＦＦ１はＭＡＸ番地を越えるときに“１”となり、不良情報を０番地から再び記憶させ、スタート番地を越えてストップしている。そのために、１回目のスタート番地からストップ番地までの不良情報は上書きされて過去のデータは消去されている。つまり、斜線の部分の過去データが消去されて上書きされている。
【００１５】
図５（Ｄ）では、不良情報の記憶を任意のライト番地よりスタートさせ、ＭＡＸ番地を越えて０番地から再び記憶され、不良情報量は全メモリ量を二重に越える情報量である。この場合には、ＦＦ１は１回目のＭＡＸ番地を越えるときに“１”となり、フェイルメモリの０番地から再び記憶させ、更に２回目のＭＡＸ番地を越え、スタート番地を越えてストップしている。そのために、１回目のスタート番地からストップ番地までの不良情報は上書きされて消去されている。つまり、斜線の部分が消去され、更に二重斜線の部分は２度も消去されている。ＦＦ１は“０”又は“１”となっていた。ＦＦ１は、一度ＭＡＸ番地を越えると二度三度越えても、常に“１”情報を保つようにしてもよい。
【００１６】
【発明が解決しようとする課題】
従来のロジックＬＳＩ用半導体試験装置のフェイルメモリ８であっても、比較的小規模のＬＳＩの開発品や、汎用品の超規模ＬＳＩの製造時のテストであれば不良情報が少ないので充分に試験ができていた。
しかしながら、半導体製造技術の飛躍的な向上によって、ＬＳＩの集積度は益々向上し、入出力端子も１，０００ピンを越えるようになり、そのテストプログラムのステップ数も飛躍的に多数となっている。
【００１７】
このような現状に対して、開発試作時の超規模ＬＳＩのデバッグ時やそのテストプログラムのデバッグ時においては、状況によってその不良情報の数が従来に比し格段に増えてきた。
従来技術においては、図５（Ｄ）に示すように、不良情報数が記憶容量数、つまりＭＡＸ番地より多くなると、次々に先の不良情報を消して上書きするが、オーバーフロー判定用フリップフロップ（ＦＦ１）は、一度ＭＡＸ番地を越えるとＦＦ１は“１”情報となり、何度も上書きされるようになる。つまり、不良情報の内容はもとより、その不良情報数の個数すら不明となっていた。
【００１８】
この発明の目的は、不良情報量がメモリ（記憶）量の制限、つまりＭＡＸ番地より多くなっても、不良情報の数を正しく計数し、どこまでの不良情報の内容が有効か否かを容易に検出できるロジックＬＳＩ用の半導体試験装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、この発明は不良情報の数を正しく計数するためにオーバーフロー判定用フリップフロップ（ＦＦ１）２１をオーバーフロー判定用複数フリップフロップ（ FF1・FF2）に換える。オーバーフロー判定用複数フリップフロップはフリップフロップを従属に接続して例えば２進カウンタの構成とする。そして、メモリ部のオーバーフローの回数を正しく計数して、テスタ・バスを介してテストプロセッサに伝送し不良解析を行う。
【００２０】
テストプロセッサでは、スタートアドレスとストップアドレスとオーバーフローの回数とによって、不良情報の数と現在記憶されている不良情報の有効性とを検出する。消去された不良情報を必要とするときには、制御信号によって再度部分テストを行い、必要とする不良情報を再現することも容易にできる。
【００２１】
次に、本発明の構成について述べる。この発明は、▲１▼不良解析部門はメモリ部及び制御回路から成るフェイルメモリとフェイルメモリ制御部とを有し、パターン比較器からの不良情報を受けてメモリ部に記憶し、テストプロセッサとデータの授受を行って不良解析を行うロジックＬＳＩ用の半導体試験装置であって、▲２▼フェイルメモリの制御回路に設けたフェイルメモリアドレス加算・判定器の後段に、複数のフリップフロップを従属接続し計数器の構成にしてメモリ部のオーバフローの回数を計数し、不良情報の発生回数をテスタ・バスに伝送して不良解析を行うオーバーフロー判定用複数フリップフロップを具備する半導体試験装置である。
【００２２】
【発明の実施の形態】
発明の実施の形態を実施例に基づき図面を参照して説明する。図１に本発明の一実施例のフェイルメモリを主とする不良解析部門の構成図を、図２に本発明の動作を説明するメモリ状況の説明図を示す。先ず、図１について説明する。
【００２３】
主な構成は、図４の従来構成と大差は無いので、この発明部分を重点にして従来技術と比較し説明する。
図４の従来技術においては、フェイルメモリアドレス加算・判定器（ FM ad Inc・Judge）２０の後段に１ビットのオーバーフロー判定用フリップフロップ（ＦＦ１）２１を設けて、ライトアドレスがＭＡＸ番地を越えたか否かを判定し、フェイルメモリアドレス加算・判定器２０に情報信号を帰還させると共に読出回路１５とテスタ・バス５０を介してテストプロセッサに情報を伝送していた。
【００２４】
図１のこの発明においては、フェイルメモリアドレス加算・判定器（ FM ad Inc・Judge）の後段に従来のオーバーフロー判定用フリップフロップ（ＦＦ１）２１に換えて、オーバーフロー判定用複数フリップフロップ（ FF1・FF2）２５を設けている。オーバーフロー判定用複数フリップフロップ２５は、複数のフリップフロップを従属接続し計数器（カウンタ）の構成とし、メモリ部１０のオーバーフローの回数を計測する。計数器の構成は公知であるので省略する。この計数結果は読出回路１５とテスタ・バス５０を介してテストプロセッサに情報を伝送する。従って、不良解析の際には不良情報の数が正確に判明できる。
【００２５】
図２を用いて、フリップフロップが２つの場合のオーバーフロー判定用複数フリップフロップ２５の動作について説明する。理解しやすいように、図２の（ａ）欄は従来技術の図５（ａ）欄を用いた。よって、図２の（ａ）欄のメモリ状況の説明は省略する。（ｂ）欄にオーバーフロー判定用複数フリップフロップ２５の情報内容を示している。フリップフロップにＦＦ１とＦＦ２を用いて計数器を構成したので、メモリ部１０のオーバーフローの回数が計数されている。
【００２６】
図２（Ａ）では、不良情報がＭＡＸ番地を越えていないのでＦＦ１とＦＦ２ともストップポイントの情報は“０”である。つまり、オーバーフロー回数は０である。
図２（Ｂ）では、不良情報が一度ＭＡＸ番地を越えているのでＦＦ１のストップポイントの情報は“１”であり、ＦＦ２のストップポイントの情報は“０”である。つまり、オーバーフロー回数は１である。
【００２７】
図２（Ｃ）では、ストップ番地がスタート番地より大きくなっているが、ＭＡＸ番地を一度越えているのでＦＦ１のストップポイントの情報は“１”であり、ＦＦ２のストップポイントの情報は“０”である。つまりオーバーフロー回数は１である。不良情報の有効データは（ストップ番地＋１番地）からストップ番地までである。
図２（Ｄ）では、ストップ番地がスタート番地より大きく、ＭＡＸ番地を二度越えている。このときはＦＦ１のストップポイントの情報は“０”となり、ＦＦ２のストップポイントの情報は“１”となる。つまり、オーバーフロー回数は２である。不良情報の有効データは最終データの（ストップ番地＋１番地）からストップ番地までである。
【００２８】
２つのフリップフロップＦＦ１とＦＦ２を用いることにより、三度のオーバーフロー回数まで計数できる。それ以上のオーバーフロー回数が予測されるときは更にフリップフロップを増やすとよい。
これらの情報はテストプロセッサに伝送され不良解析が行われる。
【００２９】
【発明の効果】
以上詳細に説明したように、従来のロジックＬＳＩ用半導体試験装置のフェイルメモリ８には、高速動作が必要なために、記憶容量は比較的少ないが高速に動作する、例えばＡＳＩＣで構成されていた。そこで、不良情報がメモリ部１０の記憶容量を超えたか否かを判定するオーバーフロー判定用フリップフロップ（ＦＦ１）を設けていた。しかしながら、半導体製造技術の飛躍的発展により、ＬＳＩの集積度が益々向上し、超規模ＬＳＩの試作品のデバッグやそのテストプログラムのデバッグにおいて、不良情報が予想以上に増えるものもでてきて、不良解析に支障を生じることもあった。
【００３０】
この発明は、これらの問題点に鑑み、従来のオーバーフロー判定用フリップフロップに換えて、複数のフリップフロップによる計数器の構成によるオーバーフロー判定用複数フリップフロップとした。この情報をテストプロセッサに伝送して不良解析を行うことにより、この問題は解決した。
【００３１】
つまり、メモリ部１０のオーバーフローの回数が明確になり、不良情報の数も明確になり、有効データも明確になる。従って、消去されたデータ数も明確になる。消去されたデータの内容が必要であれば、再度部分テストを行うことにより得ることができる。
上記のように、この発明は従来装置の多少の改善により、大きな技術的効果を得た。
【図面の簡単な説明】
【図１】本発明の一実施例のフェイルメモリを主とした不良解析部門の構成図である。
【図２】本発明の動作を説明するメモリ状況の説明図である。
【図３】半導体試験装置の基本的な概念ブロック図である。
【図４】従来のフェイルメモリを主とした不良解析部門の一例の構成図である。
【図５】従来構成例の動作を説明するメモリ状況の説明図である。
【符号の説明】
１    テストプロセッサ
２    パターン発生器
３    タイミング発生器
４    波形整形器
５    ドライバ
６    コンパレータ
７    パターン比較器
８    フェイルメモリ（ＦＭ）
９    フェイルメモリ（ＦＭ）制御部
１０    メモリ部
１５    読出回路
２０    フェイルメモリアドレス加算・判定器(FM ad Inc・Judge)
２１    オーバーフロー判定用フリップフロップ（ＦＦ１）
２２    アドレス用フリップフロップ
２５    オーバーフロー判定用複数フリップフロップ(FF1・FF2)
３０    被試験デバイス（ＤＵＴ）
【図１】
0004429449.tif 000002
【図２】
0004429449.tif 000003
【図３】
0004429449.tif 000004
【図４】
0004429449.tif 000005
【図５】
0004429449.tif 000006