(57)【特許請求の範囲】
【請求項１】
光を受光して光電荷を生成および蓄積するフォトダイオードと、
前記フォトダイオードから光電荷を転送する転送トランジスタと、
前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、
前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続する蓄積トランジスタと、
チャネル形成領域を有する第１導電型の第１半導体層と、前記第１半導体層の前記チャネル形成領域上においてゲート絶縁膜を介して形成され、前記フローティングディフュージョンに接続されたゲート電極と、前記ゲート電極の両側部における前記第１半導体層の表層部に形成された第２導電型の１対の第２半導体層と、前記チャネル形成領域の下方の所定の深さにおける前記第１半導体層中に形成され、一方の第２半導体層に接続して形成された第２導電型の第３半導体層とを有する電界効果トランジスタである増幅トランジスタと
を有する画素が半導体基板にアレイ状に複数個集積されている
固体撮像装置。
【請求項２】
前記電界効果トランジスタを構成する前記第１半導体層中において、前記第３半導体層と他方の前記第２半導体層の間に第１導電型のパンチスルー防止層が形成されている
請求項１に記載の固体撮像装置。
【請求項３】
前記フローティングディフュージョン及び前記ゲート電極を接続して形成された第１配線と、
一方の前記第２半導体層に接続して形成された第２配線と
をさらに有し、
前記第１配線と前記第２配線が絶縁膜を介して重なり領域を有し、前記第１配線、前記絶縁膜及び前記第２配線から静電容量素子が構成される
請求項１または２に記載の固体撮像装置。
【請求項４】
前記第２配線の電位を制御することにより、前記フローティングディフュージョンの電位を制御する
請求項１〜３のいずれかに記載の固体撮像装置。
【請求項５】
前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する
請求項１〜４のいずれかに記載の固体撮像装置。
【請求項６】
前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する
請求項１〜５のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、特にＣＭＯＳプロセスで形成された電界効果トランジスタを画素に有する固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。
【０００３】
上記のイメージセンサは、さらなる特性向上が望まれており、その一つがダイナミックレンジを広くすることである。
例えば、特許文献１〜４などに広ダイナミックレンジ化を実現する固体撮像装置が開示されているが、これらの固体撮像装置は高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することが困難であり、この課題を解決するために特許文献５に記載の固体撮像装置が開発された。
特許文献５に記載の固体撮像装置においては、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、各画素の信号として、光電子がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電子からＳ1信号を読み出し、溢れた場合にはフォトダイオード内の光電子とフォトダイオードから溢れた光電子を合わせてＳ1＋Ｓ２信号を読み出すものである。
【０００４】
ここで、特許文献５などに記載の固体撮像装置においては、各画素においてフローティングディフュージョンをソースフォロワとも称せられる増幅トランジスタのゲート電極に接続して、光電荷を電圧に変換してソースフォロワにおいてトランジスタのソース・ドレイン間の電流として電流増幅し、固体撮像装置内のアナログメモリ部に信号レベルを保持して、ライン毎に読み出しを行っている。
【０００５】
ここで、画素のソースフォロワは基板バイアス効果によりゲインが１ではなく、ソースフォロワのゲインに応じて、ソースフォロワのゲインをＡで示すとすると（１−Ａ）＊（Ｃｏｘ＋Ｃｇｓ）で示されるゲート容量がフローティングディフュージョンの寄生容量に付加される。
【０００６】
また、基板バイアス効果によりソースフォロワの閾値が信号レベルにより変動するため、画素の出力に非線形性が発生してしまう。
Ｓ1信号の画素部でのゲインを取るためにはソースフォロワのゲインを１に近づける必要がある。この目的のために、ソース電位をトランジスタのウェルに接続し、基板バイアス効果を低減する方法が一般に知られているが、実際に画素内部に個別にソース電圧を印加するようなウェルを設けることは困難である。
【０００７】
フローティングディフュージョンの容量を小さくしすぎると、フォトダイオードの容量よりもフローティングディフュージョンの容量が小さくなり、Ｓ1信号の飽和レベルが低下してしまうことになる。
【特許文献１】特開２００３−１３４３９６号公報
【特許文献２】特開２０００−１６５７５４号公報
【特許文献３】特開２００２−７７７３７号公報
【特許文献４】特開平５−９０５５６号公報
【特許文献５】特開２００５−３２８４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、広ダイナミックレンジ化した固体撮像装置において、Ｓ1信号の線形性を高め、飽和レベルを向上させることが困難である点である。
【課題を解決するための手段】
【００１２】
上記の問題点を解決するため、本発明の固体撮像装置は、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続する蓄積トランジスタと、チャネル形成領域を有する第１導電型の第１半導体層と、前記第１半導体層の前記チャネル形成領域上においてゲート絶縁膜を介して形成され、前記フローティングディフュージョンに接続されたゲート電極と、前記ゲート電極の両側部における前記第１半導体層の表層部に形成された第２導電型の１対の第２半導体層と、前記チャネル形成領域の下方の所定の深さにおける前記第１半導体層中に形成され、一方の第２半導体層に接続して形成された第２導電型の第３半導体層とを有する電界効果トランジスタである増幅トランジスタとを有する画素が半導体基板にアレイ状に複数個集積されている。
【００１３】
上記の本発明の固体撮像装置は、光を受光して光電荷を生成および蓄積するフォトダイオードと、フォトダイオードから光電荷を転送する転送トランジスタと、転送トランジスタを通じて光電荷が転送されるフローティングディフュージョンと、転送トランジスタを介してフォトダイオードに接続して設けられ、蓄積動作時にフォトダイオードから溢れる光電荷を少なくとも転送トランジスタを通じて蓄積する蓄積容量素子と、フローティングディフュージョンと蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域がフローティングディフュージョンとなり、他方のソース・ドレイン領域が蓄積容量素子に接続する蓄積トランジスタと、増幅トランジスタとを有する画素が半導体基板にアレイ状に複数個集積されている。
ここで、増幅トランジスタは、チャネル形成領域を有する第１導電型の第１半導体層のチャネル形成領域上において、ゲート絶縁膜を介してゲート電極が形成され、ゲート電極の両側部における第１半導体層の表層部に第２導電型の１対の第２半導体層が形成され、チャネル形成領域の下方の所定の深さにおける第１半導体層中に、一方の第２半導体層に接続して第２導電型の第３半導体層が形成された電界効果トランジスタである。
【００１４】
上記の本発明の固体撮像装置は、好適には、前記電界効果トランジスタを構成する前記第１半導体層中において、前記第３半導体層と他方の前記第２半導体層の間に第１導電型のパンチスルー防止層が形成されている。
【００１５】
上記の本発明の固体撮像装置は、好適には、前記フローティングディフュージョン及び前記ゲート電極を接続して形成された第１配線と、一方の前記第２半導体層に接続して形成された第２配線とをさらに有し、前記第１配線と前記第２配線が絶縁膜を介して重なり領域を有し、前記第１配線、前記絶縁膜及び前記第２配線から静電容量素子が構成される。
【００１６】
上記の本発明の固体撮像装置は、好適には、前記第２配線の電位を制御することにより、前記フローティングディフュージョンの電位を制御する。
【００１７】
上記の本発明の固体撮像装置は、好適には、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する。
【００１８】
上記の本発明の固体撮像装置は、好適には、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する。
【発明の効果】
【００２０】
本発明の固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、Ｓ1信号の線形性を高め、飽和レベルを向上させることが可能である。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の固体撮像装置と、その画素における増幅トランジスタ（ソースフォロワ）に採用する電界効果トランジスタの実施の形態について図面を参照して説明する。
【００２２】
本実施形態に係る固体撮像装置はＣＭＯＳイメージセンサであり、図１は１画素（ピクセル）分の等価回路図である。
各画素は、光を受光して光電荷を生成および蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティングディフュージョンＦＤ、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子ＣS、フローティングディフュージョンＦＤと蓄積容量素子ＣSのポテンシャルを結合または分割する蓄積トランジスタＴｒ２、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタ（ソースフォロワ）Ｔｒ４、および、ソースフォロワに接続して形成され、画素を選択するための選択トランジスタＴｒ５から構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタからなる。
【００２３】
本実施形態に係るＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴｒ１、蓄積トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φT、φS、φRの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φX）が接続され、さらに、増幅トランジスタＴｒ４の出力側ソース・ドレインに画素出力ラインＶｏｕｔが接続され、列シフトレジスタにより制御されて出力される。
選択トランジスタＴｒ５，駆動ラインφＸについては、画素の選択、非選択動作ができるように、フローティングディフュージョンＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。
【００２４】
図２は本実施形態のＣＭＯＳ固体撮像装置において、プレーナ型蓄積容量素子を採用した場合の画素（ピクセル）のレイアウト図の一例である。
フォトダイオードＰＤ、蓄積容量素子ＣSおよび５つのトランジスタＴｒ１〜Ｔｒ５を図のように配置し、さらにトランジスタＴｒ１とトランジスタＴｒ２の間のフローティングディフュージョンＦＤとトランジスタＴｒ４のゲートを配線Ｗ１で接続し、さらにトランジスタＴｒ２とトランジスタＴｒ３の間の拡散層と蓄積容量素子ＣSの上部電極を配線Ｗ２で接続して、図１に示す本実施形態の等価回路図に相当する回路を実現することができる。
このレイアウトにおいて、転送トランジスタＴｒ１のチャネルの幅は、フォトダイオードＰＤ側で広く、フローティングディフュージョンＦＤ側で狭くなるように形成されている。このため、フォトダイオードから溢れた電荷を効率よくフローティングディフュージョン側にオーバーフローさせることができる。一方、フローティングディフュージョンＦＤ側で狭くすることで、フローティングディフュージョンＦＤの容量を小さくとることができ、フローティングディフュージョンＦＤ中に蓄積した電荷に対する電位の変動幅を大きくとることができる。
【００２５】
図３は、本実施形態に係るＣＭＯＳイメージセンサの各画素の一部（フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣS）における模式的断面図である。
例えば、ｎ型シリコン半導体基板（ｎ−ｓｕｂ）１０にｐ型ウェル（ｐ−ｗｅｌｌ）１１が形成されており、各画素および蓄積容量素子ＣS領域を区分するＬＯＣＯＳ法などによる素子分離絶縁膜（２０，２１，２２）が形成され、さらに画素を分離する素子分離絶縁膜２０の下方に相当するｐ型ウェル１１中には、ｐ+型分離領域１２が形成されている。
ｐ型ウェル１１中にｎ型半導体領域１３が形成され、その表層にｐ+型半導体領域１４が形成され、このｐｎ接合により電荷転送埋め込み型のフォトダイオードＰＤが構成されている。ｐｎ接合に適当なバイアスを印加して発生させた空乏層中に光ＬＴが入射すると、光電効果により光電荷が生じる。
【００２６】
ｎ型半導体領域１３の端部においてｐ+型半導体領域１４よりはみ出して形成された領域があり、この領域から所定の距離を離間してｐ型ウェル１１の表層にフローティングディフュージョンＦＤとなるｎ+型半導体領域１５が形成され、さらにこの領域から所定の距離を離間してｐ型ウェル１１の表層にｎ+型半導体領域１６が形成されている。
ここで、ｎ型半導体領域１３とｎ+型半導体領域１５に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜２３を介してポリシリコンなどからなるゲート電極３０が形成され、ｎ型半導体領域１３とｎ+型半導体領域１５をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する転送トランジスタＴｒ１が構成されている。
また、ｎ+型半導体領域１５とｎ+型半導体領域１６に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜２４を介してポリシリコンなどからなるゲート電極３１が形成され、ｎ+型半導体領域１５とｎ+型半導体領域１６をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する蓄積トランジスタＴｒ２が構成されている。
また、素子分離絶縁膜（２１，２２）で区分された領域において、ｐ型ウェル１１の表層に下部電極となるｐ+型半導体領域１７が形成されており、この上層に酸化シリコンなどからなる容量絶縁膜２５を介してポリシリコンなどからなる上部電極３２が形成されており、これらから蓄積容量素子ＣSが構成されている。
【００２７】
転送トランジスタＴｒ１、蓄積トランジスタＴｒ２および蓄積容量素子ＣSを被覆して、酸化シリコンなどからなる絶縁膜が形成されており、ｎ+型半導体領域１５、ｎ+型半導体領域１６および上部電極３２に達する開口部が形成され、ｎ+型半導体領域１５に接続する配線３３と、ｎ+型半導体領域１６および上部電極３２を接続する配線３４がそれぞれ形成されている。
また、転送トランジスタＴｒ１のゲート電極３０には駆動ラインφTが接続して設けられており、また、蓄積トランジスタＴｒ２のゲート電極３１には駆動ラインφSが接続して設けられている。
【００２８】
図４（Ａ）は本実施形態に係るＣＭＯＳイメージセンサの各画素の一部（ソースフォロワＴｒ４および選択トランジスタＴｒ５）における模式的断面図である。
例えば、ｎ型シリコン半導体基板に形成されたｐ型ウェル（第１半導体層）１１の上面に、酸化シリコンなどからなるゲート絶縁膜５０を介して、ポリシリコンなどからなるゲート電極６０が形成されており、ゲート電極６０の両側部におけるｐ型ウェル１１の表層部に１対のｎ+型半導体領域（第２半導体層）（４０，４１）が形成されており、ｎ+型半導体領域（４０，４１）をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有するｎチャネル型の電界効果トランジスタであるソースフォロワＴｒ４が構成されている。
【００２９】
ここで、ソースフォロワＴｒ４のチャネル形成領域の下方の所定の深さにおけるｐ型ウェル１１中にｎ+型半導体領域（第３半導体層）４３が形成されている。ｎ+型半導体領域４３は、ｎ+型半導体領域４４によってソースフォロワＴｒ４の一方のソース・ドレインであるｎ+型半導体領域４０に接続されている。
【００３０】
また、例えば、ｐ型ウェル１１の上面に上記と同様にゲート絶縁膜５１を介してゲート電極６１が形成されており、ゲート電極６１の両側部におけるｐ型ウェル１１の表層部に１対のｎ+型半導体領域（４１，４２）が形成されており、ｎ+型半導体領域（４１，４２）をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有するｎチャネル型の電界効果トランジスタである選択トランジスタＴｒ５が構成されている。
上記のｎ+型半導体領域４１はソースフォロワＴｒ４のソース・ドレインでもあり、ソースフォロワＴｒ４と選択トランジスタＴｒ５が直列に接続された構成である。
【００３１】
また、例えば、ソースフォロワＴｒ４及び選択トランジスタＴｒ５を被覆して酸化シリコンなどの第１層間絶縁膜５２が形成されている。
第１層間絶縁膜５２には、ソースフォロワＴｒ４のゲート電極６０、選択トランジスタＴｒ５のゲート電極６１及びｎ+型半導体領域４０，４２に達するコンタクトホールが開口され、金属などからなる第１配線（６２，６３，６４，６６）が形成されている。
さらに、例えば、第１配線（６２，６３，６４，６６）を被覆して第２層間絶縁膜５３が形成されている。
また、例えば、第２層間絶縁膜５３には、第１配線６６に達するコンタクトホールが開口され、金属などからなる第２配線６５が形成されている。
【００３２】
また、例えば、ソースフォロワＴｒ４のゲート電極６０は、第１配線６２を介してフローティングディフュージョンに接続されており、一方、選択トランジスタＴｒ５のゲート電極６１には画素選択の駆動ラインが接続される。
また、例えば、上記の選択トランジスタＴｒ５のｎ+型半導体領域４２に接続する第１配線６４には電源電位ＶＤＤが印加され、一方、ソースフォロワＴｒ４のｎ+型半導体領域４０に接続する第２配線６５から画素出力Ｖｏｕｔが出力される。
【００３３】
ここで、ソースフォロワＴｒ４のゲート電極６０に接続する第１配線６２とソースフォロワＴｒ４のｎ+型半導体領域４０に接続する第２配線６５は第２層間絶縁膜５３を介して重なり領域を有しており、第１配線６２、第２層間絶縁膜５３及び第２配線６５から静電容量素子が構成されている。これに関しては後述する。
【００３４】
図４（Ｂ）は、図４（Ａ）における点ａ〜ｄにおけるポテンシャルを滑らかに繋いで得られた、ソースフォロワＴｒ４のチャネル形成領域における半導体基板の深さ方向に対するポテンシャルプロファイルを示す。
例えば、ｐ型ウェル１１へ０Ｖが印加され、画素出力Ｖｏｕｔを３Ｖ、ソースフォロワＴｒ４のゲート電極６０に３Ｖ程度の電圧を印加するものとする。
ｐ型ウェル１１に印加された０Ｖの電圧とｎ+型半導体領域（４１，４２，４３）に印加されたプラスの電位により、空乏化したチャネル形成領域下方のｐ層が、さらに下方に形成されているｎ+型半導体領域４３をバックゲートとするときのゲート絶縁膜として機能する。
【００３５】
ゲート絶縁膜の容量をＣｏｘ、空乏層容量Ｃｄｅｐとすると、ソースフォロワのゲインはＣｏｘ／（Ｃｏｘ＋Ｃｄｅｐ）で示され、ゲインを１に近づけるためには、空乏層容量Ｃｄｅｐを小さくする必要がある。ｐ型ウェル１１の不純物濃度を下げることで空乏層容量Ｃｄｅｐを小さくできるが、この場合、ソースフォロワのパンチスルーの問題が生じてくる。
ここで、本実施形態においては、上記のようにソース電位に接続されたバックゲートを有し、基板電位とゲート電位が一緒に動く構成とすることで、ｐ型ウェル１１の不純物濃度を下げずにＣｄｅｐが実質的に０とみなすことができるようになり、パンチスルーの問題を引き起こすことなく、ソースフォロワＴｒ４のゲインをほぼ１とすることが可能である。
【００３６】
図５は本実施形態に係るＣＭＯＳイメージセンサの各画素の一部（ソースフォロワＴｒ４および選択トランジスタＴｒ５）における他の例の模式的断面図である。
図４（Ａ）に対して、ｐ型ウェル１１中において、ｎ+型半導体領域（第３半導体層）４３とソースフォロワＴｒ４の他方のソース・ドレインであるｎ+型半導体領域４１の間にｐ+型のパンチスルー防止層４５が形成されている点で相違している。
ソースフォロワＴｒ４において、ゲート電極６０の印加電圧が０Ｖでもｎ+型半導体領域４１とｎ+型半導体領域４３がパンチスルーしないように、この２つのｎ+型半導体領域（４１，４３）間が中性化している必要があり、ｎ+型半導体領域４１とｎ+型半導体領域４３の間隔が短い場合にはｐ型不純物を高濃度に含有するパンチスルー防止層４５が形成されていることが好ましい。
【００３７】
図６は、本実施形態に係る固体撮像装置のフォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子ＣSに相当する模式的なポテンシャル図である。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量ＣPDを構成し、フローティングディフュージョンＦＤおよび蓄積容量素子ＣSは相対的に深いポテンシャルの容量（ＣFD、ＣS）を構成する。
ここで、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２はトランジスタのｏｎ／ｏｆｆに応じて２準位を取りうる。
【００３８】
図１の等価回路図と図６のポテンシャル図により本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図７は、駆動ライン（φT，φS，φR）に印加する電圧を、ｏｎ／ｏｆｆの２準位、φTについてはさらに（＋α）で示す準位を加えた３準位で示したタイミングチャートである。
駆動ラインφＴに印加する電圧はＯＮ／（＋α）の２準位でもよいが、本例の如く３準位とした方がフローティングディフュージョンＦＤにおける最大信号電圧を大きく取ることができる。φＴを２準位で駆動する場合、図７中のＯＦＦ準位を（＋α）準位とすればよい。
【００３９】
また、図８（Ａ）〜（Ｃ）および図９（Ｄ）〜（Ｆ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。
【００４０】
まず、１つのフィールド（１Ｆ）の始まりにおいて、φSをｏｎとした状態でφT，φRをｏｎとして、前フィールドで生じた光電荷を全て排出してリセットし、時刻Ｔ1においてφT，φRをｏｆｆとする。但し、φTについては（＋α）準位とする。
このとき、図８（Ａ）に示すように、φSがｏｎとなっているのでＣFDとＣSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるｋＴＣノイズがＣFD＋ＣSに発生する。ここで、φN2をｏｎとして、このＣFD＋ＣSのリセットレベルの信号をノイズＮ2として読み出す。
【００４１】
次に、φＲがｏｆｆに変化（Ｔ１）して開始される蓄積時間の間、フォトダイオードＰＤにおいて生成される光電荷を蓄積する。このとき、φTについては（＋α）準位としてＣPDとＣFD間の障壁をわずかに下げておく。
電荷の蓄積が開始すると、光電荷はまずＣPDに蓄積していき、光電子がＣPDを飽和させる量以上である場合には、図８（Ｂ）に示すように、φTを（＋α）準位としてわずかに下げられた障壁を乗り越えて光電荷がＣPDから溢れ、この画素のＣFD＋ＣSに選択的に蓄積されていく。
このようにして、光電子がフォトダイオードＰＤを飽和させる量以下である場合にはＣPDのみに光電荷が蓄積し、光電子がフォトダイオードＰＤを飽和させる量以上である場合にはＣPDに加えてＣFDとＣSにも光電荷が蓄積する。
図８（Ｂ）は、ＣPDが飽和しており、ＣPDに飽和前電荷ＱBが蓄積し、ＣFDとＣSに過飽和電荷ＱAが蓄積している状態を示す。
【００４２】
次に、φTを（＋α）準位からｏｆｆに戻し、さらに時刻Ｔ2において、φSをｏｆｆとして、図８（Ｃ）に示すように、ＣFDとＣSのポテンシャルを分割する。このとき、過飽和電荷ＱAがＣFDとＣSの容量比に応じて、ＱA１とＱA２に分割される。ここで、φN1をｏｎとして、過飽和電荷の一部ＱA１を保持しているＣFDのレベルの信号をノイズＮ1として読み出す。
【００４３】
次に、φTをｏｎとして、図９（Ｄ）に示すように、ＣPD中の飽和前電荷ＱBをＣFDに転送し、元からＣFDに保持されていた過飽和電荷の一部ＱＡ１と混合する。
ここで、ＣPDのポテンシャルがＣFDよりも浅く、転送トランジスタの準位がＣPDより深くなっているので、ＣPD中にあった飽和前電荷ＱBを全てＣFDに転送する完全電荷転送を実現できる。
次に、時刻Ｔ3においてφTをｏｆｆに戻し、φS1+N1をｏｎとして、ＣFDに転送された飽和前電荷ＱB から飽和前電荷信号Ｓ1を読み出す。但し、ＣFDには飽和前電荷ＱBと過飽和電荷の一部ＱA１の和の電荷が存在しており、実際に読みだされるのはＳ1＋Ｎ1となる。図９（Ｄ）は、φTをｏｆｆに戻す前の状態を示している。
【００４４】
次に、φS，φTをｏｎとすることでＣFDとＣSのポテンシャルを結合させ、図９（Ｅ）に示すように、ＣFD中の飽和前電荷ＱBと過飽和電荷の一部ＱA１の和の電荷と、ＣS中の過飽和電荷の一部ＱA2を混合する。過飽和電荷の一部ＱA１と過飽和電荷の一部ＱA２との和は分割前の過飽和電荷ＱAに相当するので、ＣFDとＣSの結合したポテンシャル中に飽和前電荷ＱBと過飽和電荷ＱAの和の信号が保持された状態となる。
ここで、時刻Ｔ4においてφTをｏｆｆに戻し、φS1'+S2'+N２をｏｎとして、ＣFD＋ＣSに広がる飽和前電荷ＱB＋過飽和電荷ＱAから飽和前電荷信号Ｓ1と過飽和電荷信号Ｓ2の和の信号を読み出す。但し、ここではＣFD＋ＣSノイズが乗っており、さらにＣFD＋ＣSに広がった電荷から読み取っていることから、実際に読みだされるのはＳ1’＋Ｓ2’＋Ｎ2（Ｓ1’とＳ2’はそれぞれＣFDとＣSの容量比率によって縮小変調されたＳ1とＳ2の値）となる。図９（Ｅ）は、φTをｏｆｆに戻す前の状態を示している。
【００４５】
以上で１つのフィールド（１Ｆ）が終了し、次のフィールドに移って、φSをｏｎとした状態でφT，φRをｏｎとして、図９（Ｆ）に示すように、前のフィールドで生じた光電荷を全て排出してリセットする。
【００４６】
次に、上記の構成の画素をアレイ状に集積したＣＭＯＳイメージセンサ全体の回路構成について説明する。
図１０は本実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素（Ｐｉｘｅｌ）がアレイ状に配置されており、各画素（Ｐｉｘｅｌ）には行シフトレジスタＳＲVで制御された駆動ライン（φT，φS，φR，φX）と、電源ＶＤＤおよびグラウンドＧＮＤなどが接続されている。
各画素（Ｐｉｘｅｌ）からは、列シフトレジスタＳＲHおよび駆動ライン（φS1+N1，φN1，φS1'+S2'+N2，φN2）で制御され、上述のように、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）、ＣFDノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）およびＣFD＋ＣSノイズ（Ｎ2）の４つの値がそれぞれのタイミングで各出力ラインに出力される。
ここで、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）とＣFDノイズ（Ｎ1）の各出力端部分ＣＴaは、以下に説明するようにこれらの差分を取ることから、差動アンプＤＣ１を含む回路ＣＴbをＣＭＯＳイメージセンサチップ上に形成しておいてもよい。
【００４７】
図１１は、上記のように出力された飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）、ＣFDノイズ（Ｎ1）、変調された飽和前電荷信号（Ｓ１’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）およびＣFD＋ＣSノイズ（Ｎ2）の４つの信号の処理を行う回路である。
上記の出力から、飽和前電荷信号（Ｓ1）＋ＣFDノイズ（Ｎ1）とＣFDノイズ（Ｎ1）を差動アンプＤＣ１に入力し、これらの差分を取ることでＣFDノイズ（Ｎ1）をキャンセルし、飽和前電荷信号（Ｓ1）が得られる。飽和前電荷信号（Ｓ1）は、必要に応じて設けられるＡ／ＤコンバータＡＤＣ１によりデジタル化してもよく、ＡＤＣ１を設けずにアナログ信号のままでもよい。
一方、変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）＋ＣFD＋ＣSノイズ（Ｎ2）とＣFD＋ＣSノイズ（Ｎ2）を差動アンプＤＣ２に入力し、これらの差分を取ってＣFD＋ＣSノイズ（Ｎ2）をキャンセルし、さらにアンプＡＰによりＣFDとＣSの容量比率によって復元して飽和前電荷信号（Ｓ1）と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）が得られる。Ｓ1’＋Ｓ2’＋Ｎ2信号とＮ2信号は、差動アンプＤＣ２に入力する前に、必要に応じて設けられるＡ／ＤコンバータＡＤＣ２，３によりそれぞれデジタル化してもよく、あるいはＡＤＣ２，３を設けずにアナログ信号のまま差動アンプＤＣ２に入力してもよい。
【００４８】
ここで、図７のタイミングチャートに示すように、ＣFD＋ＣSノイズ（Ｎ2）は他の信号に比べて相対的に早く取得されるので、他の信号が取得されるまで記憶手段であるフレームメモリＦＭに一旦格納しておき、他の信号が取得されるタイミングでフレームメモリＦＭから読みだし、以下の処理を行うようにする。
【００４９】
上記の変調された飽和前電荷信号（Ｓ1’）＋変調された過飽和電荷信号（Ｓ2’）の復元について説明する。
Ｓ1’、Ｓ2’、α（ＣFDからＣFD＋ＣSへの電荷分配比）は以下の数式により表される。
【００５０】
Ｓ1’＝Ｓ1×α                （１）
Ｓ2’＝Ｓ2×α                （２）
α＝ＣFD／（ＣFD＋ＣS）       （３）
【００５１】
従って、ＣFDとＣSの値から上記式（３）よりαを求め、それを上記式（１）および（２）に代入することで、Ｓ1＋Ｓ2に復元し、別途取得されたＳ1と同じゲインに調整することができる。
【００５２】
次に、図１１に示すように、上記のように得られたＳ1とＳ1＋Ｓ2のどちらか一方を選択して最終的な出力とする。
これには、まず、Ｓ1をコンパレータＣＰに入力し、予め設定した基準電位Ｖ0と比較する。一方、Ｓ1とＳ1＋Ｓ2はセレクタＳＥに入力され、上記のコンパレータＣＰの出力に応じて、Ｓ1とＳ1＋Ｓ2のどちらかが選択されて出力される。基準電位Ｖ0はフォトダイオードＰＤの容量に応じて飽和する前の電位が選択され、例えば０．３Ｖ程度とする。
即ち、Ｓ1からＶ0を引いて負となれば、即ち、Ｓ1がＶ0よりも小さければ、フォトダイオードＰＤは飽和していないと判断され、Ｓ1が出力される。
逆に、Ｓ1からＶ0を引いて正となれば、即ち、Ｓ1がＶ0よりも大きければ、フォトダイオードＰＤは飽和していると判断され、Ｓ1＋Ｓ2が出力される。
【００５３】
例えば、この出力までをＣＭＯＳイメージセンサチップＣＨ上に形成し、差動アンプＤＣ１およびフレームメモリＦＭ以降の回路を外付けで実現する。また、上記のように差動アンプＤＣ１についてはＣＭＯＳイメージセンサチップＣＨ上に形成してもよい。
また、差動アンプＤＣ１およびフレームメモリＦＭ以降の回路については、取り扱うアナログデータが大きくなることから、差動アンプＤＣ１およびフレームメモリＦＭに入力する前にＡ／Ｄ変換を行い、差動アンプＤＣ１およびフレームメモリＦＭ以降をデジタル処理することが好ましい。この場合、用いるＡ／Ｄコンバータの入力レンジに合わせて、予め不図示のアンプにより増幅しておくことが好ましい。
【００５４】
上記のように、本実施形態のＣＭＯＳイメージセンサにおいては、１つの画素あたり、１フィールド毎に、飽和前電荷信号（Ｓ1）と飽和前電荷信号と過飽和電荷信号の和（Ｓ1＋Ｓ2）の２つの信号が得られることになり、実際にフォトダイオードＰＤ（ＣPD）が飽和あるいはそれに近い状態であったかどうか判断して、Ｓ1とＳ1＋Ｓ2のどちらかを選択することになる。
【００５５】
図１２（Ａ）は上記のようにして容量ＣFDを用いたときに得られる電荷数を相対光量に対してプロットした図であり、これは信号Ｓ1に相当する。一方、図１２（Ｂ）は容量ＣFD＋ＣSを用いたときに得られる電荷数を相対光量に対してプロットした図であり、これは信号Ｓ1＋Ｓ2に相当する。
例えば、基準電位Ｖ0（例えば０．３Ｖ）として、これより低照度側では図１２（Ａ）で示される信号Ｓ1を用い、高照度側では図１２（Ｂ）で示される信号Ｓ1＋Ｓ2を用いる。
このとき、両グラフにおいて低照度領域にノイズＮｏｉｓｅが現れるが、これは信号Ｓ1の方が信号Ｓ1＋Ｓ2よりも小さく、低照度側では信号Ｓ1を採用するのでノイズレベルを高くしてしまうという問題がない。
また、ＣFDの飽和電位は画素毎にばらつきを有しており、電荷数で１×１０4〜２×１０4程度でばらついているが、この領域に入る前にＣFD＋ＣSを用いた信号Ｓ1＋Ｓ2に切り換えてしまうので、ＣFDの飽和電位のばらつきの影響を受けないで済むという利点がある。
また、例え基準電位Ｖ0がばらついても、基準電位の近傍一帯でＣFDの電荷数とＣFD＋ＣSの電荷数は一致するので、基準電位付近においては、信号Ｓ１を用いても、信号Ｓ１＋Ｓ２を用いても、問題はない。
【００５６】
図１２（Ｃ）は、図１２（Ａ）に示す容量ＣFDを用いたときのフローティングディフュージョンの電圧を相対光量に対してプロットしたグラフ（ＣFDと表示）と、図１２（Ｂ）に示す容量ＣFD＋ＣSを用いたときのフローティングディフュージョンの電圧を相対光量に対してプロットしたグラフ（ＣFD＋ＣSと表示）を重ねて示した図である。それぞれ、図１２（Ａ）と図１２（Ｂ）に示すグラフを電荷数から電圧に変換したものに対応する。
ただし、容量ＣFD＋ＣSを用いると、同じ光量を照射して同じ電荷数を得てもＣSの分容量値が大きくなっているため、変換される電圧はその分低くなる。
例えば、上記のように基準電位０．３Ｖを超えるまでの低照度側ではＣFDで表示したグラフの信号Ｓ1を用い、０．３Ｖを超える高照度側では、ＣFD＋ＣSと表示したグラフの信号Ｓ１＋Ｓ２に切り替えて用いる。
【００５７】
図１３は、本実施形態の固体撮像装置において、ゲインを１にしたソースフォロワ部分の回路図である。
本実施形態の固体撮像装置において、ソースフォロワのゲインを１にすることにより、ＦＤ従来構造では１ｆＦ程度あったＦＤ（フローティングディフュージョン）容量がほぼ半減する。
フローティングディフュージョンの容量Ｃｆｄを含むＦＤコンタクト周りの容量は、０．２５μｍルールでは、従来構造においても本実施形態においても０．３ｆＦ程度である。
一方、ソースフォロワのゲートソース間容量Ｃｇｓを含むソースフォロワトランジスタ周りの容量としては、ゲインを１としたことにより、０．５ｆＦ程度あるＣｏｘ＋Ｃｇｓが実質的にゼロとみなせるようになるため、ソースフォロワトランジスタのＣｇｄだけが残り、従来構造の０．７ｆＦから０．２ｆＦ程度にまで下がる。
上記により、ＦＤコンタクト周りの容量とソースフォロワトランジスタ周りの容量を合計したＦＤ容量は、１．０ｆＦ程度から０．５ｆＦに半減する。
【００５８】
本実施形態の固体撮像装置において、ＦＤ部は電荷を転送する前に基準電位を得るためにリセットトランジスタによるスイッチＳＷＲによってリセット動作を行うことが必要である。
ここで、ＦＤ容量が非常に小さいと、リセットトランジスタのゲートとＦＤ部の容量結合によりリセットレベルがかなり低くなってしまう。例えば、ＦＤ容量が半減した場合、フィードスルーによるリセットレベルの変動が倍になる。
さらに、ＦＤ容量が小さいために、従来と同じ数の電荷がＰＤから転送されても、振幅が倍となってしまう。
上記のことから、ＦＤ容量が減少することにより、ＦＤの飽和信号電子数も急激に減少することになる。
【００５９】
そこで、画素の出力信号線Ｖｏｕｔにリセットスイッチを設け、０Ｖ付近にリセットしてからソースフォロワをｏｎにする、いわゆるブートストラップを行うことが好ましい。これにより、ソースフォロワのゲート−ソース間容量Ｃｇｓによりソース側（出力信号線側）の電位の上昇に伴い、ＦＤ電位も上昇し、ＦＤのリセット電位を高めることができる。ここで、ブートストラップの効果を高めるには、ソースフォロワのゲート−ソース間容量Ｃｇｓを大きくするとることが必要となる。
図４（Ａ）を参照すると、ソースフォロワのゲート−ソース間容量は、ソースフォロワＴｒ４のｎ+型半導体領域４０に接続する第２配線６５とソースフォロワＴｒ４のゲート電極６０に接続する第１配線６２間の容量に相当する。即ち、ブートストラップは、第２配線６５の電位を制御することにより、フローティングディフュージョンＦＤの電位を制御することになる。
ここで、図４（Ａ）に示すように、ソースフォロワＴｒ４のゲート電極６０に接続する第１配線６２とソースフォロワＴｒ４のｎ+型半導体領域４０に接続する第２配線６５は第２層間絶縁膜５３を介して重なり領域を有しており、第１配線６２、第２層間絶縁膜５３及び第２配線６５から静電容量素子を構成することで、ソースフォロワのゲート−ソース間容量Ｃｇｓを大きくするとることが可能となり、上記のブートストラップ動作を効果的に行うことが可能となる。
【００６０】
図１４は、上記のブートストラップ動作を行う場合の駆動ラインに印加する電圧を示したタイミングチャートである。
露光時間が終了して、水平ブランキング期間が開始した直後に、画素出力線に接続したリセットスイッチφＸＣＬＲをｏｎにして、画素出力線を０Ｖにリセットする。
ここで、上記のリセットスイッチφＸＣＬＲをｏｎにしている間に、駆動ラインφS1+N1，φN1，φS1'+S2'+N2，φN2についてもｏｎとすることにより、ノイズＮ2，ノイズＮ1，信号Ｓ1＋Ｎ1，信号Ｓ1’＋Ｓ2’＋Ｎ2の各信号を一時的に記憶しておく静電容量素子をもリセットする。
上記以外については、実質的に図７のタイミングチャートと同様である。また、このリセット動作を行う回路の構成については、図１０に記載のとおりである。
【００６１】
本実施形態に係る固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、増幅トランジスタ（ソースフォロワ）として上記の構造の電界効果トランジスタを適用することによりＳ1信号の線形性を高めることが可能となり、さらに、ソースフォロワのゲインを１に近づけることによってソースフォロワのゲート−ソース間容量Ｃｇｓを大きくするとることが可能となり、飽和レベルを向上させることができる。
【００６２】
本実施形態に係る電界効果トランジスタは、広ダイナミックレンジ化した固体撮像装置において、増幅トランジスタとして適用すると、Ｓ1信号の線形性を高め、飽和レベルを向上させることが可能な電界効果トランジスタである。固体撮像素子の画素以外でも使用可能であり、ゲインをほぼ１とするトランジスタを実現でき、バックゲート効果によりｏｎ抵抗を低下できる利点がある。
【００６３】
本発明は上記の説明に限定されない。
例えば、１画素あたりのトランジスタが５個のＣＭＯＳセンサについて説明しているが、これ以上の数のトランジスタを有するＣＭＯＳセンサにも適用可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。
【産業上の利用可能性】
【００６４】
本発明の電界効果トランジスタは、ＣＭＯＳイメージセンサの画素を構成する増幅トランジスタ（ソースフォロワ）などの電界効果に適用できる。
【００６５】
本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。
【図面の簡単な説明】
【００６６】
【図１】図１は本発明の実施形態に係るＣＭＯＳイメージセンサの１画素分の等価回路図である。
【図２】図２は本発明の実施形態に係るＣＭＯＳイメージセンサにおいてプレーナ型蓄積容量素子を採用した場合の約１画素分のレイアウト図の一例である。
【図３】図３は本発明の実施形態に係るＣＭＯＳイメージセンサの各画素の一部における模式的断面図である。
【図４】図４（Ａ）は本発明の実施形態に係るＣＭＯＳイメージセンサの各画素の一部（ソースフォロワおよび選択トランジスタ）における模式的断面図であり、図４（Ｂ）は図４（Ｂ）は、図４（Ａ）における点ａ〜ｄにおけるポテンシャルを滑らかに繋いで得られたポテンシャルプロファイルを示す。
【図５】図５は本発明の実施形態に係るＣＭＯＳイメージセンサの各画素の一部（ソースフォロワおよび選択トランジスタ）における他の例の模式的断面図である。
【図６】図６は本発明の実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。
【図７】図７は本発明の実施形態に係るＣＭＯＳイメージセンサの駆動ラインに印加する電圧を、ｏｎ／ｏｆｆの２準位で示したタイミングチャートである。
【図８】図８（Ａ）〜（Ｃ）は本発明の実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。
【図９】図９（Ｄ）〜（Ｆ）は本発明の実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜蓄積容量素子に相当する模式的なポテンシャル図である。
【図１０】図１０は本発明の実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
【図１１】図１１は飽和前電荷信号＋ＣFDノイズ、ＣFDノイズ、変調された過飽和電荷信号＋ＣFD＋ＣSノイズおよびＣFD＋ＣSノイズの４つの信号の処理を行う回路である。
【図１２】図１２（Ａ）および図１２（Ｂ）はそれぞれ容量ＣFDまたは容量ＣFD＋ＣSを用いたときに得られる電荷数を相対光量に対してプロットした図であり、図１２（Ｃ）は、図１２（Ａ）と図１２（Ｂ）の電荷数を電圧に変換して相対光量に対してプロットして重ねて示したグラフである。
【図１３】図１３は本発明の実施形態の固体撮像装置において、ゲインを１にしたソースフォロワ部分の回路図である。
【図１４】図１４は本発明の実施形態の固体撮像装置においてブートストラップ動作を行う場合の駆動ラインに印加する電圧を示したタイミングチャートである。
【符号の説明】
【００６７】
１０…ｎ型半導体基板、１１…ｐ型ウェル、１２…ｐ+型分離領域、１３…ｎ型半導体領域、１４，１７…ｐ+型半導体領域、１５，１６…ｎ+型半導体領域、２０，２１，２２…素子分離絶縁膜、２３，２４…ゲート絶縁膜、２５…容量絶縁膜、３０，３１…ゲート電極、３２…上部電極、３３，３４…配線、４０，４１，４２，４３，４４…ｎ+型半導体領域、４５…ｐ+型半導体領域、５０，５１…ゲート絶縁膜、５２…第１層間絶縁膜、５３…第２層間絶縁膜、６０，６１…ゲート電極、６２，６３，６４…第１配線、６５…第２配線、ＡＤＣ１〜３…Ａ／Ｄコンバータ、ＡＰ…アンプ、ＣFD，ＣPD，Ｃ…容量、ＣS…蓄積容量素子、ＣＨ…チップ、ＣＰ…コンパレータ、ＣＴa，ＣＴb…回路、ＤＣ１，ＤＣ２…差動アンプ、ＦＤ…フローティングディフュージョン、ＦＭ…フレームメモリ、ＧＮＤ…グラウンド、ＬＴ…光、Ｎ1…ＣFDのリセットレベルの信号（ノイズ）、Ｎ2…ＣFD＋ＣSのリセットレベルの信号（ノイズ）、Ｎｏｉｓｅ…ノイズ、Ｖｏｕｔ…画素出力（ライン）、ＰＤ…フォトダイオード、Ｐｉｘｅｌ…画素、ＱA…過飽和電荷、ＱA１，ＱA２…過飽和電荷の一部、ＱB…飽和前電荷、Ｓ1…飽和前電荷信号、Ｓ1’…変調された飽和前電荷信号、Ｓ2…過飽和電荷信号、Ｓ2’…変調された過飽和電荷信号、ＳＥ…セレクタ、ＳＬ…選択ライン、ＳＲH…列シフトレジスタ、ＳＲV…行シフトレジスタ、Ｔ1〜Ｔ4…時刻、Ｔｒ１…転送トランジスタ、Ｔｒ２…蓄積トランジスタ、Ｔｒ３…リセットトランジスタ、Ｔｒ４…増幅トランジスタ（ソースフォロワ）、Ｔｒ５…選択トランジスタ、ＶＤＤ…電源電圧、φT，φS，φR，φX，φS1+N1，φN1，φS1'+S2'+N2，φN2，φV1，φV2…駆動ライン、Ｓ／Ｆ…ソースフォロワ
【図１】
0004467542.tif 000002
【図２】
0004467542.tif 000003
【図３】
0004467542.tif 000004
【図４】
0004467542.tif 000005
【図５】
0004467542.tif 000006
【図６】
0004467542.tif 000007
【図７】
0004467542.tif 000008
【図８】
0004467542.tif 000009
【図９】
0004467542.tif 000010
【図１０】
0004467542.tif 000011
【図１１】
0004467542.tif 000012
【図１２】
0004467542.tif 000013
【図１３】
0004467542.tif 000014
【図１４】
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