(57)【特許請求の範囲】
【請求項１】
入力されたクロック信号の遅延時間を調節するための制御可能な遅延チェーン部と、
該制御可能な遅延チェーン部から出力された遅延されたクロック信号と基準クロック信号とを比較して、遅延時間の増減を判断するための比較器と、
遅延時間の増減が比較判断された前記比較器からの活性化された出力信号の個数をカウントして一定の値以上となった際に、前記制御可能な遅延チェーン部の遅延時間の加算・減算を制御する遅延制御器とを備え、
前記遅延制御器が、
前記比較器からの出力信号の中で、遅延時間の増加を指令する情報を有する第1出力信号に応答して、前記第1出力信号が活性化された回数をカウントする加算遅延カウンタと、
該加算遅延カウンタからカウント回数を表す出力信号が入力されて、一定の回数に達したか否かを判断して、一定の回数に達した際には、前記制御可能な遅延チェーン部に遅延時間の増加を指令する制御信号を出力する加算遅延デコーダと、
該加算遅延デコーダからの出力信号と、前記比較器からの出力信号の中で、遅延時間の減少を指令する情報を有する第2出力信号とを論理和して、前記加算遅延カウンタをリセットする第1リセット手段と、
前記比較器からの前記第2出力信号に応答して、前記第2出力信号が活性化された回数をカウントする減算遅延カウンタと、
該減算遅延カウンタからカウント回数を表す出力信号が入力されて、一定の回数に達したか否かを判断して、一定の回数に達した際に、前記制御可能な遅延チェーン部に遅延時間の減少を指令する制御信号を出力する減算遅延デコーダと、
該減算遅延デコーダからの出力信号と前記第1出力信号とを論理和して、前記減算遅延カウンタをリセットする第2リセット手段と
を備える半導体メモリ用遅延固定ループ装置。
【請求項２】
前記第1リセット手段及び前記第2リセット手段が、各々ORゲートで構成されている請求項1に記載の半導体メモリ用遅延固定ループ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源からの雑音やその他の雑音に起因するクロック信号の遅延時間の誤差の発生を防止または低減することができる半導体メモリ用遅延固定ループ装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置では、同期をとるためにクロックが用いられており、遅延固定ループ装置は、同期式半導体メモリ装置における内部クロックと、外部クロックとを一致させるようにするために用いられる回路である。すなわち、遅延固定ループは、外部から入力されるクロックが内部で用いられる際にタイミング遅延が発生するので、このタイミング遅延を調節することによって、同一のタイミングになるようにするために用いられる。
【０００３】
図1は、従来の技術に係る半導体メモリ用遅延固定ループ装置を示すブロック図である。クロック信号Clock 1が遅延時間を調節できる制御可能な遅延チェーン部100に入力されると、一定の遅延を経た後に遅延された信号Delayed clockが生成される。次に、遅延されたクロック信号Delayed clockが、遅延時間を増やすべきかまたは減らすべきかを判断する比較器110に入力され、基準クロック信号Clock referenceと比較されて、遅延時間を増やすべきか、または減らすべきかが判断される。比較器110は、このようにして判断された出力信号Add delay、Subtract delay（以下、Sub delayと記す）を出力し、これらの信号は、制御可能な遅延チェーン部100にフィードバックされて、遅延を加算・減算して基準クロック信号と遅延された信号(Delayed clock)とが同期がとれるまで比較する過程が繰り返される。
【０００４】
上記のように、従来の技術では、比較器110で遅延時間を増やすべきか、または減らすべきかを判断すれば、その情報を有する出力信号Add delay、Sub delayが直ちに制御可能な遅延チェーン部100に入力（フィードバック）されて遅延時間を調節する。
【０００５】
しかしながら、このような装置を用いる場合の短所は、雑音に敏感であるということである。もし比較器110が電源からの雑音あるいはその他のランダムな雑音の影響を受けて、瞬間的に誤った判断をすると、直ちに制御可能な遅延チェーン部100で誤った遅延時間の調節が行われるので、遅延時間に誤差が生じる。
【０００６】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術の問題点を解決するためになされたもので、電源からの雑音やその他のランダムな雑音に起因するクロックの遅延時間の誤差の発生を低減または除去することができる半導体メモリ用遅延固定ループ装置(DLL)を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体メモリ用遅延固定ループ装置は、クロック信号が入力されて、クロック信号の遅延時間を調節するための制御可能な遅延チェーン部と、制御可能な遅延チェーン部から出力された遅延されたクロック信号と基準クロック信号とを比較して、遅延時間の増減を判断するための比較器と、遅延時間の増減が比較判断された比較器からの出力信号が活性化される個数をカウントして一定の値以上となった際に、上記制御可能な遅延チェーン部の遅延時間の加算・減算を制御する遅延制御器とを備え、前記遅延制御器が、前記比較器からの出力信号の中で、遅延時間の増加を指令する情報を有する第1出力信号に応答して、前記第1出力信号が活性化された回数をカウントする加算遅延カウンタと、該加算遅延カウンタからカウント回数を表す出力信号が入力されて、一定の回数に達したか否かを判断して、一定の回数に達した際には、前記制御可能な遅延チェーン部に遅延時間の増加を指令する制御信号を出力する加算遅延デコーダと、該加算遅延デコーダからの出力信号と、前記比較器からの出力信号の中で、遅延時間の減少を指令する情報を有する第2出力信号とを論理和して、前記加算遅延カウンタをリセットする第1リセット手段と、前記比較器からの前記第2出力信号に応答して、前記第2出力信号が活性化された回数をカウントする減算遅延カウンタと、該減算遅延カウンタからカウント回数を表す出力信号が入力されて、一定の回数に達したか否かを判断して、一定の回数に達した際に、前記制御可能な遅延チェーン部に遅延時間の減少を指令する制御信号を出力する減算遅延デコーダと、該減算遅延デコーダからの出力信号と前記第1出力信号とを論理和して、前記減算遅延カウンタをリセットする第2リセット手段とを備える。
【０００８】
このように、本発明の半導体メモリ用遅延固定ループ装置は、遅延時間の増減が比較判断された比較器からの出力信号Add delay i、Subtract delay i（以下、Sub delay iと記す）に応答して、制御可能な遅延チェーン部の遅延時間の加算・減算を制御する遅延制御器を含んで構成されている。したがって、遅延時間がある一定の値に達した際に、遅延時間の加算・減算を調節することになるため、電源からの雑音やその他のランダム雑音に起因するクロックの遅延時間の誤差を防止するか、または低減することができる。
【０００９】
【発明の実施の形態】
以下、本発明が属する技術分野において、通常の知識を有するものが、本発明を容易に実施することができるように、添付した図面を参照して、本発明に係る好ましい実施の形態を説明する。
【００１０】
図2は、本発明の実施の形態に係る遅延制御器を有する半導体メモリ用遅延固定ループ装置の構成を概念的に示すブロック図である。クロック信号Clock 1が制御可能な遅延チェーン部200に入力されて遅延された信号Delayed clockを生成し、遅延された信号Delayed clockは比較器210に入力されて基準クロック信号Clock referenceと比較され、比較器210で遅延時間を増やすべきか、または減らすべきかが判断される。
【００１１】
比較器からの出力信号Add delay i、Sub delay iは、遅延制御器220に入力される。遅延制御器220は、電源線の雑音あるいはランダムな雑音に起因する遅延時間に対する瞬間的な誤った決定を回避するために、比較器210で遅延時間の加算、あるいは減算に対する判断をすぐに行わないようにする。そのために、遅延制御器220は、２回以上にわたる連続的な遅延時間の加算、あるいは減算に対する判断を行い、一定の基準を満足した後に制御可能な遅延チェーン部200を調節して遅延時間を変えるようにする役割をする。遅延制御器220からの出力信号Add delay、Sub delayは、制御可能な遅延チェーン部200にフィードバックされて、再び制御可能な遅延チェーン部200における遅延時間の調節に用いられる。
【００１２】
図3は、本発明の一実施の形態である半導体メモリ用遅延固定ループ装置に用いられる遅延制御器に関するブロック図である。まず、遅延制御器220を構成する加算・減算積分器300に、比較器210からの出力信号Add delay i、Sub delay iが入力されて、遅延時間の増加（加算）または減少（減算）とに応じてカウントされ、遅延時間の加算、または減算を指令する信号Add delay、Sub delayが生成される。
【００１３】
加算・減算積分器300からの出力信号Add delay、Sub delayが、リセット発生器310に入力されて、加算・減算積分器300をリセットする役割をするリセット信号resetが生成される。加算・減算積分器300は、一種のカウンタとして機能し、遅延時間の加算を指令する入力信号Add delay iが入力された際には、「1」だけカウント値を増加させ、遅延時間の減算を指令する入力信号Sub delay iが入力された際には、「1」だけカウント値を減少させる。
【００１４】
その結果、カウント値がある一定の値に達した場合には、実際に遅延時間の増加を指令する信号Add delayを出力し、またある他の一定のカウント値に達した場合には、実際に遅延時間の減少を指令する信号Sub delayを出力する。
【００１５】
図4は、本発明の別の実施の形態に係る遅延制御器に関するブロック図である。比較器210からの出力信号Add delay i、Sub delay iが、遅延時間の加算と減算に応じてカウントされる加算・減算積分器400に入力されて、遅延時間の増加または減少を指令する信号Add delay、Sub delayが生成される。加算・減算積分器400からの出力信号Add delay、Sub delayと加算・減算積分器400への入力信号Add delay i、Sub delay iとがリセット発生器410に入力されて、加算・減算積分器400をリセットする役割をするリセット信号resetが生成される。加算・減算積分器400は、遅延時間の加算を指令する入力信号Add delay iが入力された際には、「1」だけカウント値を加算し、遅延時間の減算を指令する入力信号Sub delay iが入力された際には、「1」だけカウント値を減算する。
【００１６】
上記リセット発生器410の入力端に加算・減算積分器400への入力信号Add delay i、Sub delay iが入力された際に、カウンタが出力信号Add delay、Sub delayによってリセットされる。また、遅延時間の増加を指令する入力信号が入力される途中に遅延時間の減少を指令する信号が入力されるか、またはその反対の場合にも、カウンタはリセットされる。
【００１７】
すなわち、遅延制御器では、連続的に続けて遅延時間の加算を指令する信号がある一定の回数以上入力された際に、実際に遅延時間を増加させるように調節するためのリセット信号が出力され、一方、連続的に続けて遅延時間の減算を指令する信号がある一定の回数以上入力された際に、実際に遅延時間を減少させるように調節するためのリセット信号が出力される。
【００１８】
図5は、両方向シフトレジスタを用いて加算・減算積分器300、400を具体化する方法を示した回路図である。この回路は、複数のシフトレジスタで構成されており、比較器210からの出力信号Add delay i、Sub delay iとリセット信号resetとが、入力信号として各シフトレジスタに入力される。これらのシフトレジスタにおいて、Sub delay iに応じてセッティングされるシフトレジスタ値である出力信号Add delay int、Sub delay intが生成される。
【００１９】
一列に接続されたシフトレジスタには、これらがリセットされると、初期値が「1」にセッティングされるものと、初期値が「0」にセッティングされるものとがあり、初期値が「1」にセッティングされるシフトレジスタ（第1シフトレジスタ）の右側と左側には、複数個の初期値が「0」にセッティングされるシフトレジスタ（第2シフトレジスタ）が配置された構造となっている。
【００２０】
リセット信号が入力されると、シフトレジスタの種類に応じて、初期値がそれぞれ異なるようにセッティングされる。リセットディスエーブルとなっているシフトレジスタ510では、初期値が状態「0」にセッティングされ、リセットイネーブルとなっているシフトレジスタ520では、初期値が状態「1」にセッティングされる。
【００２１】
入力信号Add delay i、Sub delay iが活性化されると、その都度状態「1」のシフトレジスタの位置が左側か右側に移動する。この場合、状態「1」であったシフトレジスタが、リセットイネーブルというシフトレジスタ520の右側に位置すると、遅延時間の増加を指令する出力信号Add delayを出力し、左側に位置すると、遅延時間の減少を指令する信号Sub delayを出力する。また、リセット信号resetが入力されて、はじめに初期値がセッティングされていた位置に状態「1」をフィードバックさせる。
【００２２】
図6は、両方向シフトレジスタを用いて、加算・減算積分器300を具体化するもう一つの方法を示した回路図である。この回路は、一列に接続された複数のレジスタで構成されており、比較器210からの出力信号Add delay i、Sub delay iとリセット信号resetが、入力信号として各シフトレジスタに入力される。これらのシフトレジスタにおいて、入力信号Add delay i、Sub delay iに応じてセッティングされるシフトレジスタ値である出力信号Add delay int、Sub delay intが生成される。
【００２３】
一列に接続されたシフトレジスタには、これらがリセットされると、初期値が「1」にセッティングされるものと、初期値が「0」にセッティングされるものとがあり、初期値が「1」にセッティングされたシフトレジスタは、一列に接続されたシフトレジスタの右側に全て一列に位置させ、初期値が「0」にセッティングされたレジスタは、一列に接続されたシフトレジスタの左側に全て一列に位置させた構造となっている。
【００２４】
図6に示した加算・減算積分器の動作は、図5に示した加算・減算積分器と同じである。ただし異なる点は、リセットした時、初期値が状態「0」にセッティングされるシフトレジスタ610と、初期値が状態「1」にセッティングされるシフトレジスタ620とに分けて配列されているという点である。
【００２５】
すなわち、最終的な出力信号Add delayを発生させるものは、常に状態ローを右側シフトレジスタに伝達すればよく、出力信号Sub delayを発生させるものは、常に状態ハイを左側シフトレジスタに伝達すればよい。
【００２６】
図7は、普通のカウンタを用いて、加算・減算積分器400を具体化した本発明に係る別の実施の形態を示したブロック図である。図7に示されているように、本発明の別の実施の形態に係る加算・減算積分器400は、加算遅延カウンタ710と、加算遅延デコーダ730と、減算遅延カウンタ720と、減算遅延デコーダ740および第1ORゲート750、第2ORゲート760とを備えている。
【００２７】
加算遅延カウンタ710は、比較器210からの出力信号の中で、遅延の加算を指令する情報を有する第1出力信号Add delay iが入力されて、第1出力信号が活性化された回数をカウントする。加算遅延デコーダ730は、加算遅延カウンタ710からのカウント回数を表す出力信号が入力されて、予め決められた回数に達したか否かを判断する。加算遅延デコーダ730は、カウント回数が、予め決められた回数に達した場合には、制御可能な遅延チェーン部200に出力信号Add delay intを出力する。
【００２８】
第1ORゲート（第1リセット手段）750は、加算遅延デコーダ730からの出力信号Add delay intと、遅延の減算を指令する情報を有する比較器210の第2出力信号Sub delay iとを論理和して、加算遅延カウンタ710をリセットするためのリセット信号を出力する。
【００２９】
減算遅延カウンタ720は、比較器210の第2出力信号Sub delay iが入力されて、活性化された第2出力信号の回数をカウントする。減算遅延デコーダ740は、減算遅延カウンタ720のカウント回数を表す出力信号が入力されて、予め決められた回数に達したか否かを判断し、もし予め決められた回数に達した場合には、制御可能な遅延チェーン部200に出力信号Sub delay intを出力する。第2ORゲート（第2リセット手段）760は、減算遅延デコーダ740からの出力信号Sub delay intと、第1出力信号Add delay iとを論理和して、減算遅延カウンタ720をリセットするためのリセット信号を発生する。
【００３０】
加算遅延カウンタ710がリセットされる場合は２つある。第1番目は、比較器210からの第2出力信号Sub delay iが入力されて、比較器210からの第1出力信号Add delay iの連続的な入力が途切れる時であって、第２番目は、連続する入力信号Add delay iが予め決められた回数以上になって、出力信号Add delay intが出力される場合である。減算遅延カウンタ720がリセットされる場合も同様である。すなわち、第1番目は、信号Add delay iが入力される場合であって、第２番目は、上記信号Sub delay iの入力回数が予め決められた回数以上となって、出力信号Sub delay intが出力される場合である。
【００３１】
本発明の技術思想は、上述の好ましい実施の形態によって具体的に記述されたが、上述の実施の形態はその説明のためのものであって、その制限のためのものではない。また、本発明の技術分野における通常の知識を有するものであれば、本発明の技術思想の範囲内で種々の実施の形態に想到することが可能であり、それらも本発明の技術的範囲に属する。
【００３２】
【発明の効果】
上述のように、本発明に係る半導体メモリ用遅延固定ループ装置によれば、予め決められた一定の条件を満足するか否かを確認して、遅延時間を調節することができる遅延制御器を用いているので、制御可能な遅延チェーン部で遅延時間を調節する際、電源からの雑音あるいはその他のランダムな雑音等に起因するクロックの遅延時間の誤差の発生を防止することまたは低減することが可能である。
【図面の簡単な説明】
【図１】  従来の半導体メモリ用遅延固定ループ装置を示すブロック図である。
【図２】  本発明の実施の形態に係る半導体メモリ用遅延固定ループ装置に用いられる遅延制御器を示すブロック図である。
【図３】  本発明の実施の形態に係る半導体メモリ用遅延固定ループ装置に用いられる遅延制御器を示すブロック図である。
【図４】  本発明に係る半導体メモリ用遅延固定ループ装置に用いられる別の遅延制御器を示すブロック図である。
【図５】  両方向シフトレジスタを用いて加算・減算積分器を具体化する方法を示した回路図である。
【図６】  両方向シフトレジスタを用いて加算・減算積分器を具体化する別の方法を示した回路図である。
【図７】  通常のカウンタを用いて加算・減算積分器を具体化する方法を示したブロック図である。
【符号の説明】
100, 200      制御可能な遅延チェーン部
110, 210      比較器
220        遅延制御器
300, 400      加算・減算積分器
310, 410      リセット発生器
710            加算遅延カウンタ
720            減算遅延カウンタ
730730            加算遅延デコーダ
740            減算遅延デコーダ
【図１】
0004411504.tif 000002
【図２】
0004411504.tif 000003
【図３】
0004411504.tif 000004
【図４】
0004411504.tif 000005
【図５】
0004411504.tif 000006
【図６】
0004411504.tif 000007
【図７】
0004411504.tif 000008