(57)【特許請求の範囲】
【請求項１】
複数のバンクと、
前記バンクに内部電源を供給する複数の内部電源生成回路と、
前記内部電源生成回路の動作を制御する制御回路と
を備えた半導体装置であって、
前記バンクの動作周波数は、各バンクにおいて活性から次の活性までのサイクルタイムに対応し、前記サイクルタイムは、１つのバンクが活性化された場合を最小値とし、規定によって、外部信号により活性化されるバンクの数に基づき、バンク数の増加に対して前記最小値から長くなるように変化し、
各バンクの消費電流は、前記動作周波数に応じて変化し、
前記制御回路は、
活性化されたバンクの数に応じた前記半導体装置の消費電流の変化に応じて、活性化する前記内部電源生成回路の数を調節することにより、該内部電源生成回路の電流供給能力を調節することを特徴とする半導体装置。
【請求項２】
前記制御回路は、外部信号により活性化されるバンクの位置に基づいて、活性化する前記内部電源生成回路の位置を調整することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記内部電源生成回路は、各バンク毎に複数設けられ、前記制御回路は、各バンクの消費電流の変化に応じて、各バンクの内部電源生成回路と当該バンクの近傍に位置するバンクの内部電源生成回路の中から活性化する内部電源生成回路を選択することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記制御回路は、活性化されたバンクに設けられた内部電源生成回路をすべて活性化し、さらに前記バンクの近傍のバンクの中から活性化する内部電源生成回路の少なくとも一部を選択することを特徴とする請求項３記載の半導体装置。
【請求項５】
複数のバンクと、前記バンクに内部電源を供給する複数の内部電源生成回路と、前記内部電源生成回路の動作を制御する制御回路とを備え、前記バンクに供給する内部電源を生成する半導体装置の内部電源生成方法であって、
前記バンクの動作周波数は、各バンクにおいて活性から次の活性までのサイクルタイムに対応し、前記サイクルタイムは、１つのバンクが活性化された場合を最小値とし、規定によって、外部信号により活性化されるバンクの数に基づき、バンク数の増加に対して前記最小値から長くなるように変化し、
各バンクの消費電流は、前記動作周波数に応じて変化し、
前記制御回路は、活性化されたバンクの数に応じた前記半導体装置の消費電流の変化に応じて、活性化する前記内部電源生成回路の数を調節することにより、該内部電源生成回路の電流供給能力を調節することを特徴とする半導体装置の内部電源生成方法。
【請求項６】
前記制御回路は、外部信号により活性化されるバンクの位置に基づいて、活性化する前記内部電源生成回路の位置を調整することを特徴とする請求項５記載の半導体装置の内部電源生成方法。
【請求項７】
前記制御回路は、活性化されるバンクの消費電流に応じて、活性化する内部電源生成回路の数を選択し、その数に応じて各バンクの内部電源生成回路と当該バンクの近傍に位置するバンクの内部電源生成回路の中から、活性化する内部電源生成回路を選択することを特徴とする請求項５記載の半導体装置の内部電源生成方法。
【請求項８】
前記制御回路は、一つのバンクに対して設けられる内部電源生成回路の電流供給能力は、当該バンクの活性時に必要な電流供給能力以下に設定し、一つのバンクの活性化に応じて当該バンクの内部電源生成回路とそれ以外のバンクの内部電源生成回路とを活性化させることを特徴とする請求項５記載の半導体装置の内部電源生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部から供給される電源電圧を昇圧あるいは降圧した内部電源を生成する内部電圧生成回路に関するものである。
【０００２】
半導体装置、特にクロック同期式ＤＲＡＭ（以下ＳＤＲＡＭ）等のメモリデバイスには、ワード線に供給する昇圧電圧や、基板に供給する負電圧等を内部電源として生成する内部電圧生成回路が搭載されている。近年の半導体装置では、消費電力の低減を図るために、外部電源が低電圧化され、これにともない内部電源電圧の低電圧化が図られている。このため、内部電圧生成回路においても、外部電源の低電圧化に関わらず、必要にして十分な電流供給能力及び安定した内部電圧を確保し、かつ低消費電力化を図る必要がある。
【０００３】
【従来の技術】
図８は、第一〜第四の４つのバンクを備えたＳＤＲＡＭにおいて、昇圧電圧生成回路の動作を制御する昇圧電圧生成制御回路を示すものである。
【０００４】
制御回路１ａ〜１ｄは、各バンク毎に独立して設けられ、各バンクが活性化されると、対応する制御回路１ａ〜１ｄに活性化信号Ａ０〜Ａ３が入力される。
各制御回路１ａ〜１ｄには、例えば２つずつの昇圧電圧生成回路２ａ〜２ｈが接続される。各昇圧電圧生成回路２ａ〜２ｈは、その活性化時にクロック信号に基づくポンピング動作により、例えばワード線やその他の制御回路に供給する昇圧電源Ｖppを生成するものである。
【０００５】
そして、各制御回路１ａ〜１ｄに活性化信号Ａ０〜Ａ３が入力されると、当該制御回路１ａ〜１ｄに接続された昇圧電圧生成回路２ａ〜２ｈが活性化され、その動作に基づいて、共通の出力端子から昇圧電源Ｖppが出力される。
【０００６】
ＳＤＲＡＭでは、任意のワード線を立ち上げて読み出し動作、書き込み動作あるいはリフレッシュ動作を行った後、ワード線を立ち下げ、再び任意のワード線を立ち上げ可能な状態となるまでの１サイクルに要する時間を、ｔＲＣ（ＲＡＳサイクルタイム）として設定されている。
【０００７】
また、通常のＳＤＲＡＭでは、１サイクルのＲＡＳサイクル内で消費される電源Ｖppの消費電荷量はほぼ一定であるため、電源Ｖppの消費電流はｔＲＣが短くなるほど大きくなる。従って、動作保証範囲内において、最も短いｔＲＣで動作したとき、電源Ｖppの消費電流は最大となる。
【０００８】
このようなことから、各バンクに対応する昇圧電圧生成回路２ａ〜２ｈは、当該バンクで消費される電源Ｖppの最大消費電流を十分に供給し得る電流供給能力を備えている。
【０００９】
すなわち、例えば昇圧電圧生成回路２ａ，２ｂは、第一のバンクが活性化された時動作して、当該バンクに電源Ｖppを供給する。
また、第一〜第四のバンクが同時に活性化されると、昇圧電圧生成回路２ａ〜２ｈが同時に動作して、各バンクに電源Ｖppが供給される。
【００１０】
このような動作により、活性化されるバンク数に応じた昇圧電圧生成回路が活性化されて、消費電流に見合う十分な電流を供給可能として、電源Ｖpp電圧の安定化を図っている。
【００１１】
なお、各仕様圧電圧生成回路２ａ〜２ｈで生成された電源Ｖppは、各バンク毎に独立した電源配線に接続してもよい。
【００１２】
【発明が解決しようとする課題】
ところが、上記のような構成では、同時に活性化されるバンク数が多いほど、昇圧電圧生成回路の電流供給能力が過剰となる。
【００１３】
すなわち、図９の上段に示すように、１００ＭＨｚの動作周波数で動作する各バンクのｔＲＣの最小値は６０ｎｓである時、各バンクに対応する昇圧電圧生成回路は、６０ｎｓのｔＲＣで動作した場合の消費電流を十分に供給可能とした電流供給能力を備えている。
【００１４】
図９において、ＡＣＴは任意のバンクの活性化コマンドであり、ＰＲＥはそのバンクの非活性化コマンドである。つまり、任意のバンクのＡＣＴからＰＲＥを経て次のＡＣＴまでが、そのバンクのＲＡＳサイクルタイムとなる。
【００１５】
図９の上段に示すように、一つのバンク（バンク０）が活性化された場合と、中上段に示すように、二つのバンク（バンク０，１）が連続して同時に活性化された場合までは、それぞれのバンクが最高動作周波数で動作可能である。
【００１６】
図９の中下段に示すように、三つのバンク（バンク０，１，２）が連続して活性化する場合には、デバイス動作上の規定からそれぞれのバンク動作の動作周波数（ＡＣＴからＰＲＥを経て次のＡＣＴまで）は低下する。
【００１７】
三つのバンクが活性化された場合、各バンクのｔＲＣは７０ｎｓであり、６０ｎｓよりも１０ｎｓ延びる。
従って、同時に活性化するバンク数が増大するにつれて、昇圧電圧生成回路２ａ〜２ｈの電流供給能力が過剰となり、各昇圧電圧生成回路２ａ〜２ｈのポンピング動作により、電源Ｖppの電圧が却って不安定となるという問題点がある。
【００１８】
仮に、電源Ｖppの電圧を検出して安定化させる安定化手段を設けたとしても、過剰な電流供給能力を備えた昇圧電圧生成回路の回路面積が大きくなることから、チップ面積の増大を招き、コスト上昇の原因となる。
【００１９】
この発明の第一の目的は、活性化されたバンクの数と位置とに基づいて、活性化させる内部電源生成回路の数と位置を制御することにより、適切な電流供給能力を備えた内部電源生成回路を提供することにある。
【００２０】
この発明の第二の目的は、最大数のバンク活性時における動作周波数での各バンクの消費電流に適合した電流供給能力を備えることにより、回路面積の縮小を図り得る内部電源生成回路を提供することにある。
【００２１】
【課題を解決するための手段】
半導体装置は、複数のバンクと、前記バンクに内部電源を供給する複数の内部電源生成回路と、前記内部電源生成回路の動作を制御する制御回路とを備える。前記バンクの動作周波数は、各バンクにおいて活性から次の活性までのサイクルタイムに対応し、前記サイクルタイムは、１つのバンクが活性化された場合を最小値とし、規定によって、外部信号により活性化されるバンクの数に基づき、バンク数の増加に対して前記最小値から長くなるように変化し、各バンクの消費電流は、前記動作周波数に応じて変化し、前記制御回路は、活性化されたバンクの数に応じた前記半導体装置の消費電流の変化に応じて、活性化する前記内部電源生成回路の数を調節することにより、該内部電源生成回路の電流供給能力を調節する。
【００２２】
本発明では、活性化されるバンクの数により、内部電源生成回路の動作個数を調節する。例えば活性化バンク数が一つの場合には、内部電源生成回路１４を三つ動作させ、活性化バンク数が二つの場合には、内部電源生成回路１４を六つ動作させ、活性化バンク数が三つの場合には、内部電源生成回路１４を七つ動作させ、活性化バンク数が四つの場合には、内部電源生成回路１４を八つ動作させる。従って、内部電源生成回路１４から各バンクの消費電流に見合った電流を供給することができるので、内部電源生成回路の電流供給能力を最適化して、回路面積の縮小を図ることができる。
【００２３】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した昇圧電圧生成制御回路の第一の実施の形態を示す。この実施の形態は、４つのバンクを備えたＳＤＲＡＭにおいて、昇圧電源Ｖppを生成するための昇圧電圧生成回路を制御する回路である。なお、各バンクの基準クロック信号は、前記従来例と同様に１００ＭＨｚである。
【００２４】
活性化信号Ａ０〜Ａ３は、４つのバンクがそれぞれ活性化される時、制御回路１１に入力される。制御回路１１には第一〜第四の昇圧電圧生成回路群１２ａ〜１２ｄが接続されている。
【００２５】
各昇圧電圧生成回路群１２ａ〜１２ｄは、それぞれ１２個の昇圧電圧生成回路１３で構成され、前記制御回路１１によりそれぞれ独立して制御される。そして、各昇圧電圧生成回路１３の電流供給能力は、各バンクが最小ｔＲＣで動作したときの消費電流を１としたとき、０．１に設定される。従って、各昇圧電圧生成回路群１２ａ〜１２ｄは、それぞれ１．２の電流供給能力を備える。
【００２６】
そして、各昇圧電圧生成回路１３で生成された電源Ｖppは、共通の電源配線を介して各バンクに供給される。
前記制御回路１１は、次に示すように動作する。例えば一つのバンクのみが活性化されて、活性化信号Ａ０が制御回路１１に入力されると、制御回路１１は第一の昇圧電圧生成回路群１２ａ内の昇圧電圧生成回路１３をすべて活性化する。
【００２７】
すると、図３に示すように、１．０の消費電流に対し、２０％のマージンを確保した１．２の電流供給能力で電源Ｖppが供給される。
二つのバンクが活性化されて、例えば制御回路１１に活性化信号Ａ０，Ａ１が入力されると、制御回路１１は第一及び第二の昇圧電圧生成回路群１２ａ，１２ｂ内の昇圧電圧生成回路１３をすべて活性化する。
【００２８】
すると、二つのバンクにおける２．０の消費電流に対し、２０％のマージンを確保した２．４の電流供給能力で電源Ｖppが供給される。
また、三つのバンクが活性化されて、制御回路１１に活性化信号Ａ０〜Ａ２が入力されると、制御回路１１は第一〜第三の昇圧電圧生成回路群１２ａ〜１２ｃ内の３１個の昇圧電圧生成回路１３を活性化する。
【００２９】
すなわち、三つのバンクが同時に活性化される場合には、各バンクのｔＲＣは７０ｎｓとなるため、三つのバンクでの電源Ｖppの最大消費電流は、
３．０×（６／７）＝２．５７
となる。この値に２０％のマージンを加味すると、
２．５７×１．２＝３．０８４
となり、３１個の昇圧電圧生成回路１３を活性化すればよいことになる。
【００３０】
このとき、制御回路１１は第一〜第三の昇圧電圧生成回路群１２ａ〜１２ｃでほぼ均等数の昇圧電圧生成回路１３を活性化し、例えば第一の昇圧電圧生成回路群１２ａで１１個の昇圧電圧生成回路１３を活性化し、第二及び第三の昇圧電圧生成回路１２ｂ，１２ｃで１０個ずつの昇圧電圧生成回路１３を活性化する。
【００３１】
また、四つのバンクが活性化されて、制御回路１１に活性化信号Ａ０〜Ａ３が入力されると、制御回路１１は第一〜第四の昇圧電圧生成回路群１２ａ〜１２ｄ内の３６個の昇圧電圧生成回路１３を活性化する。
【００３２】
すなわち、四つのバンクが同時に活性化される場合には、各バンクのｔＲＣは８０ｎｓとなるため、四つのバンクでの電源Ｖppの最大消費電流は、
４．０×（６／８）＝３．０
となる。この値に２０％のマージンを加味すると、
３．０×１．２＝３．６
となり、３６個の昇圧電圧生成回路１３を活性化すればよいことになる。
【００３３】
このとき、制御回路１１は第一〜第四の昇圧電圧生成回路群１２ａ〜１２ｄで均等数の昇圧電圧生成回路１３を活性化し、例えば９個ずつの昇圧電圧生成回路１３を活性化する。
【００３４】
上記のように構成された昇圧電圧生成制御回路では、次に示す作用効果を得ることができる。
（１）昇圧電源生成回路の電流供給能力を、活性化されているバンクの実際の消費電流に応じて設定することができるので、すべてのバンクが同時に動作した場合にも、電源Ｖppの電圧変動を抑制することができる。
【００３５】
（２）各昇圧電圧生成回路群１２ａ〜１２ｄを構成する昇圧電圧生成回路１３の数を増やし、昇圧電圧生成回路１３の１個あたりの電流供給能力を小さくすることにより、電流供給能力の調整を実際の消費電流に合わせて、さらに細かく調整することができる。
【００３６】
なお、前述の制御回路１１の動作は、バンク活性化数に応じた昇圧電圧生成回路の活性化数を制御し、生成された昇圧電圧レベルを検出して昇圧電圧生成回路の活性化数を制御する機能も備える。
【００３７】
すなわち、消費電流に対しマージンを持たせた電流供給能力で設計した昇圧電圧生成回路の電流供給能力が過剰となって、供給電圧が上昇し過ぎないように、供給電圧があらかじめ設定された電圧まで上昇した場合には、昇圧電圧生成回路の活性化数を減らすように制御する。また、供給電流の不足により供給電圧が低下しないように、供給電圧があらかじめ設定された電圧まで低下した場合には、昇圧電圧生成回路の活性化数を増やすように制御する。
（第二の実施の形態）
図４は、昇圧電圧生成制御回路の第二の実施の形態を示す。この実施の形態では、４つのバンクにそれぞれ二つずつ、計８個の昇圧電圧生成回路１４ａ〜１４ｈが設けられる。
【００３８】
各昇圧電圧生成回路１４ａ〜１４ｈの電流供給能力は、各バンクが最小ｔＲＣで動作したときの消費電流を１としたとき、０．４５に設定される。
各昇圧電圧生成回路１４ａ〜１４ｈは、それぞれ対応する第一の制御回路１５ａ〜１５ｈで制御される。そして、各バンクにおいて一つずつの第一の制御回路１５ｂ，１５ｄ，１５ｆ，１５ｈは、第二の制御回路１６で制御される。
【００３９】
活性化信号Ａ０〜Ａ３は、４つのバンクがそれぞれ活性化される時、入力される。第一のバンクの活性化信号Ａ０は、第一の制御回路１５ａと、第二の制御回路１６に入力される。第二のバンクの活性化信号Ａ１は、第一の制御回路１５ｃと、第二の制御回路１６に入力される。
【００４０】
第三のバンクの活性化信号Ａ２は、第一の制御回路１５ｅと、第二の制御回路１６に入力される。第四のバンクの活性化信号Ａ３は、第一の制御回路１５ｇと、第二の制御回路１６に入力される。
【００４１】
上記のような第一の制御回路１５ａ〜１５ｈ及び第二の制御回路１６は、次のように動作する。
例えば第一のバンクのみが活性化されて、活性化信号Ａ０が第二の制御回路１６及び第一の制御回路１５ａに入力されると、第一の制御回路１５ａの動作に基づいて昇圧電圧生成回路１４ａが活性化される。
【００４２】
また、第二の制御回路１６により第一の制御回路１５ｂ，１５ｄが活性化され、昇圧電圧生成回路１４ｂ，１４ｄが活性化される。
従って、活性化信号Ａ０に基づいて昇圧電圧生成回路１４ａ，１４ｂ，１４ｄが活性化され、電流供給能力は、図５に示すように、一つのバンクの実際の消費電流を１としたとき、
０．４５×３＝１．３５
となる。
【００４３】
また、第二のバンクのみが活性化されて、活性化信号Ａ１が第二の制御回路１６及び第一の制御回路１５ｃに入力されると、第一の制御回路１５ｃの動作に基づいて昇圧電圧生成回路１４ｃが活性化される。
【００４４】
また、第二の制御回路１６により第一の制御回路１５ｄ，１５ｆが活性化され、昇圧電圧生成回路１４ｄ，１４ｆが活性化される。
従って、活性化信号Ａ１に基づいて昇圧電圧生成回路１４ｃ，１４ｄ，１４ｆが活性化され、電流供給能力は、同様に１．３５となる。
【００４５】
また、他のバンクが一つずつ活性化される場合においても、当該バンクに対応する二つの昇圧電圧生成回路と、隣接するバンクにおいて、第二の制御回路１６で制御される一つの昇圧電圧生成回路が活性化されて、電源Ｖppが供給される。
【００４６】
一方、第一及び第二のバンクが活性化されて、活性化信号Ａ０，Ａ１が第二の制御回路１６及び第一の制御回路１５ａ，１５ｃに入力されると、第一の制御回路１５ａ，１５ｃの動作に基づいて昇圧電圧生成回路１４ａ，１４ｃが活性化される。
【００４７】
また、第二の制御回路１６により第一の制御回路１５ｂ，１５ｄ，１５ｆ，１５ｈが活性化され、昇圧電圧生成回路１４ｂ，１４ｄ，１４ｆ，１４ｈが活性化される。
【００４８】
従って、活性化信号Ａ０，Ａ１に基づいて昇圧電圧生成回路１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｆ，１４ｈが活性化され、電流供給能力は、図５に示すように、実際の消費電流が２．０であるのに対し、
０．４５×６＝２．７０
となる。
【００４９】
また、他のバンクが二つずつ活性化される場合においても、当該バンクに対応する四つの昇圧電圧生成回路と、隣接するバンクにおいて、第二の制御回路１６で制御される二つの昇圧電圧生成回路が活性化され、同様にして２．７０の電流供給能力で電源Ｖppが供給される。
【００５０】
一方、第一〜第三のバンクが活性化されて、活性化信号Ａ０，Ａ１，Ａ２が第二の制御回路１６及び第一の制御回路１５ａ，１５ｃ，１５ｅに入力されると、第一の制御回路１５ａ，１５ｃ，１５ｅの動作に基づいて昇圧電圧生成回路１４ａ，１４ｃ，１４ｅが活性化される。
【００５１】
また、第二の制御回路１６により第一の制御回路１５ｂ，１５ｄ，１５ｆ，１５ｈが活性化され、昇圧電圧生成回路１４ｂ，１４ｄ，１４ｆ，１４ｈが活性化される。
【００５２】
従って、活性化信号Ａ０，Ａ１，Ａ２に基づいて昇圧電圧生成回路１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｈが活性化され、電流供給能力は、図５に示すように、実際の消費電流が２．５７であるのに対し
０．４５×７＝３．１５
となる。
【００５３】
また、他のバンクが三つずつ活性化される場合においても、当該バンクに対応する六つの昇圧電圧生成回路と、隣接するバンクにおいて、第二の制御回路１６で制御される一つの昇圧電圧生成回路が活性化され、同様にして３．１５の電流供給能力で電源Ｖppが供給される。
【００５４】
一方、第一〜第四のバンクが活性化されて、活性化信号Ａ０，Ａ１，Ａ２，Ａ３が第二の制御回路１６及び第一の制御回路１５ａ，１５ｃ，１５ｅ，１５ｇに入力されると、すべての昇圧電圧生成回路１４ａ〜１４ｈが活性化される。
【００５５】
従って、電流供給能力は、図５に示すように、実際の消費電流が３．０であるのに対し
０．４５×８＝３．６
となる。
【００５６】
上記のように構成された昇圧電圧生成回路では、次に示す作用効果を得ることができる。
（１）昇圧電圧生成回路の電流供給能力を、活性化されているバンクの実際の消費電流に応じて設定することができるので、すべてのバンクが同時に動作した場合にも、電源Ｖppの電圧変動を抑制することができる。
【００５７】
（２）一つから四つのいずれの数のバンクが活性化された場合にも、電源Ｖppの電流供給能力に２０％前後のマージンを確保することができる。
（３）すべてのバンクが活性化されたとき、すべての昇圧電圧生成回路１４ａ〜１４ｈを活性化して、実際の消費電流３．０に対し、３．６の電流供給能力とすることができる。従って、前記従来例における４．８の電流供給能力に対し、最大電流供給能力を抑制しながら、十分なマージンを確保することができるので、昇圧電圧生成回路を形成するための回路面積を縮小することができる。
（第三の実施の形態）
図６は、前記第二の実施の形態の昇圧電圧生成回路１４ａ〜１４ｈと、第一及び第二の制御回路１５ａ〜１５ｈ，１６のレイアウトを示す。
【００５８】
第一〜第四のバンクＢ０〜Ｂ３は、第二の制御回路１６を中心として、その一側に第一及び第二のバンクＢ０，Ｂ１がレイアウトされ、他側に第三及び第四のバンクＢ２，Ｂ３がレイアウトされる。
【００５９】
前記各バンクＢ０〜Ｂ３の両側には、前記昇圧電圧生成回路１４ａ〜１４ｈがそれぞれ配設されている。前記昇圧電圧生成回路１４ａ〜１４ｈの一側、すなわち前記第二の制御回路１６に近い側には、それぞれ第一の制御回路１５ａ〜１５ｈが配設されている。
【００６０】
そして、各バンクＢ０〜Ｂ３の近傍には、コマンド入力部１７ａ〜１７ｄがそれぞれ配設され、そのコマンド入力部１７ａ〜１７ｄから前記活性化信号Ａ０〜Ａ３が各第一の制御回路１５ａ，１５ｃ，１５ｅ，１５ｇに入力され、あるいは、第二の制御回路１６を介して各第一の制御回路１５ｂ，１５ｄ，１５ｆ，１５ｈに入力される。
【００６１】
このようにレイアウトした昇圧電圧生成制御回路を前記第二の実施の形態で説明したように動作させると、例えばバンクＢ０が活性化されると、昇圧電圧生成回路１４ａ，１４ｂ，１４ｄが活性化され、バンクＢ０，Ｂ１が活性化されると、昇圧電圧生成回路１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｆ，１４ｈが活性化される。
【００６２】
このようにして、活性化されたバンク以外のバンクの昇圧電圧生成回路が活性化される場合には、活性化されたバンクの近くにレイアウトされた昇圧電圧生成回路が活性化される。
【００６３】
このような動作により、電源Ｖppの供給電流が消費されるバンクの近傍に位置する昇圧電圧生成回路から電源Ｖppを供給することができるので、電源Ｖppを容易に安定化させることができる。
（第四の実施の形態）
図７は、前記第二の実施の形態の昇圧電圧生成回路１４ａ〜１４ｈと、第一及び第二の制御回路１５ａ〜１５ｈ，１６のレイアウトの別の実施の形態を示す。
【００６４】
第一〜第四のバンクＢ０〜Ｂ３は、それぞれ並列にレイアウトされる。前記各バンクＢ０〜Ｂ３の両側には、前記昇圧電圧生成回路１４ａ〜１４ｈがそれぞれ配設されている。
【００６５】
前記昇圧電圧生成回路１４ａ，１４ｃ間には、第一の制御回路１５ａ，１５ｃが配設され、昇圧電圧生成回路１４ｂ，１４ｄ間には第一の制御回路１５ｂ，１５ｄが配設される。
【００６６】
また、昇圧電圧生成回路１４ｅ，１４ｇ間には、第一の制御回路１５ｅ，１５ｇが配設され、昇圧電圧生成回路１４ｆ，１４ｈ間には第一の制御回路１５ｆ，１５ｈが配設される。
【００６７】
前記バンクＢ０〜Ｂ３の一側には、コマンド入力部１７ａ〜１７ｄがそれぞれ配設され、前記バンクＢ１，Ｂ２の中間部側方には第二の制御回路１６が配設される。
【００６８】
そして、コマンド入力部１７ａ〜１７ｄから前記活性化信号Ａ０〜Ａ３が各第一の制御回路１５ａ，１５ｃ，１５ｅ，１５ｇに入力され、あるいは、第二の制御回路１６を介して各第一の制御回路１５ｂ，１５ｄ，１５ｆ，１５ｈに入力される。
【００６９】
このようにレイアウトした昇圧電圧生成制御回路を前記第二の実施の形態で説明したように動作させると、例えばバンクＢ０が活性化されると、昇圧電圧生成回路１４ａ，１４ｂ，１４ｄが活性化され、バンクＢ０，Ｂ１が活性化されると、昇圧電圧生成回路１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｆ，１４ｈが活性化される。
【００７０】
このような動作により、電源Ｖppの供給電流が消費されるバンクの近傍に位置する昇圧電圧生成回路から電源Ｖppを供給することができるので、電源Ｖppを容易に安定化させることができる。
【００７１】
上記実施の形態は、次に示すように変更することもできる。
・昇圧電圧生成回路に代えて、基板電位である負電圧生成回路あるいはその他の任意の電圧を生成する内部電圧生成回路としてもよい。
・バンクの数は、任意の数にしてもよい。
【００７２】
【発明の効果】
以上詳述したように、この発明は同時に活性化されるバンク数に関わらず、適正な電流供給能力を備えた内部電源生成回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示すブロック図である。
【図３】  消費電流と電流供給能力との関係を示す説明図である。
【図４】  第二の実施の形態を示すブロック図である。
【図５】  消費電流と電流供給能力との関係を示す説明図である。
【図６】  第三の実施の形態を示すレイアウト図である。
【図７】  第四の実施の形態を示すレイアウト図である。
【図８】  従来例を示すブロック図である。
【図９】  活性化バンク数とＲＡＳサイクルタイムの関係を示す説明図である。
【符号の説明】
１４          内部電源生成回路（昇圧電圧生成回路）
１５，１６        制御回路
Ｂ０〜Ｂ３        バンク
【図１】
0004485637.tif 000002
【図２】
0004485637.tif 000003
【図３】
0004485637.tif 000004
【図４】
0004485637.tif 000005
【図５】
0004485637.tif 000006
【図６】
0004485637.tif 000007
【図７】
0004485637.tif 000008
【図８】
0004485637.tif 000009
【図９】
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