(57)【特許請求の範囲】
【請求項１】
基体層に活性領域が形成される複数の第１領域と、該各第１領域同士の間にそれぞれ設けられて素子分離領域が形成される第２領域とを有する半導体装置を製造する方法であって、
前記第１領域にゲート電極を形成するゲート電極形成工程と、
平坦な表面を有する第１平坦化膜を、前記各第２領域の少なくとも一部の平坦な領域に同じ厚みで形成する第１平坦化膜形成工程と、
前記第１平坦化膜の表面に連続する平坦な表面を有する第２平坦化膜を、前記第１平坦化膜同士の間に形成する第２平坦化膜形成工程と、
前記第１平坦化膜又は前記第２平坦化膜を介して前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、
前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、
前記第１平坦化膜形成工程では、前記第１平坦化膜を前記ゲート電極の表面の高さ以上に形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記第２平坦化膜形成工程では、少なくとも前記第１平坦化膜同士の間に、第１絶縁膜を前記第１平坦化膜の表面の高さ以上に形成し、前記第１平坦化膜をストッパーとして前記第１絶縁膜の一部を研磨除去することにより、前記第１絶縁膜の表面を前記第１平坦化膜の表面に連続するように平坦化する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
前記第１平坦化膜形成工程では、前記第１領域及び第２領域に第２絶縁膜を形成した後に、前記第２絶縁膜を少なくとも前記第１領域から除去することによって、前記第２領域の少なくとも一部に前記第２絶縁膜を残し、前記第１平坦化膜を前記第２領域に残された第２絶縁膜を含むように形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記第１平坦化膜形成工程では、前記第２絶縁膜を前記第１平坦化膜として形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、
前記第２絶縁膜はシリコン窒化膜であり、
前記第１絶縁膜はシリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項３において、
前記素子分離領域には、素子分離用絶縁膜が形成され、
前記第２絶縁膜は、前記素子分離用絶縁膜と同じ材質により形成され、
前記第１平坦化膜形成工程では、前記第２絶縁膜と異なる材質の第３絶縁膜を、前記第２領域に残された第２絶縁膜に積層し、前記第２絶縁膜及び前記第３絶縁膜を前記第１平坦化膜として形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
前記第１絶縁膜及び第２絶縁膜はシリコン酸化膜であり、
前記第３絶縁膜はシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１において、
前記第１平坦化膜及び第２平坦化膜に絶縁膜を介して基板を貼り付ける貼付工程を備え、
前記貼付工程は、前記分離工程の前に行われる
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８において、
前記基板は、ガラス基板又はシリコン基板である
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１において、
前記基体層は、シリコン層、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマニウム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層の何れか１つである
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１において、
前記剥離用物質は、水素及び不活性元素の少なくとも一方である
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項２において、
前記第２平坦化膜形成工程では、前記第１絶縁膜をＣＭＰ（Chemical Mechanical Polishing）により平坦化する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１において、
前記第１領域には、ＭＯＳトランジスタが形成されている
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるＳＯＩ（Silicon On Insulator）基板が知られている。ＳＯＩ基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。
【０００３】
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去してＳＯＩ基板を作製する方法が知られている（例えば、非特許文献１参照）。
【０００４】
ここで、上記貼り合わせによるＳＯＩ基板の作製方法について、図２０〜図２３を参照して説明する。なお、ＳＯＩ層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図２０に示すように、第１の基板であるシリコン基板１０１の表面を酸化処理することにより、絶縁層である酸化シリコン（ＳｉＯ２）層１０２を形成する。次に、図２１に示すように、酸化シリコン（ＳｉＯ２）層１０２を介してシリコン基板１０１の内部に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板１０１の所定の深さ位置に剥離層である水素注入層１０４を形成する。続いて、ＲＣＡ洗浄等の基板表面洗浄処理を行った後、図２２に示すように、上記酸化シリコン層１０２の表面に第２の基板である例えばシリコン基板１０３を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図２３に示すように、シリコン基板１０１の一部を上記水素注入層１０４に沿って分離する。こうして、シリコン基板１０１を薄膜化してシリコン層１０１を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
【０００５】
以上のようにして、シリコン基板（第２の基板）１０３の表面にＳｉＯ２層（絶縁層）１０２が形成されると共に、ＳｉＯ２層１０２の表面にシリコン層１０１が薄く形成されたＳＯＩ基板が作製される。
【非特許文献１】Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、ＭＯＳトランジスタ等の半導体素子の少なくとも一部を形成した半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に薄膜化して製造できることを見出した。そして、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体装置を、液晶表示装置に適用することが可能となる。
【０００７】
しかし、以下に示すように、水素注入層の深さが不均一になって平面状に形成されない結果、半導体装置の基体層であるシリコン層の厚みが不均一になってしまうという問題がある。
【０００８】
図２４に示すように、シリコン基板２０１の表面には、ＬＯＣＯＳ酸化膜２１１が形成された複数の素子分離領域Ｓと、各素子分離領域Ｓ同士の間に形成された活性領域Ｋとが設けられている。活性領域Ｋには、例えばＭＯＳトランジスタのゲート電極２１２ａ，２１２ｂが設けられている。ゲート電極２１２ａとゲート電極２１２ｂは、シリコン基板２０１において、互いに比較的離れた異なる領域にそれぞれ形成されている。
【０００９】
次に、図２５に示すように、基板全体の表面を平坦化するため、シリコン基板２０１の上にＣＶＤ等によってＳｉＯ２膜２１３を堆積させた後、ＣＭＰ（Chemical Mechanical Polishing）によってその表面を平坦化する。仮に、この平坦化工程を行わずに水素注入を行うと、注入された水素の深さ分布が大きくばらついてしてしまう。その結果、シリコン基板にマイクロクラックを発生させてその一部を分離する分離工程において不具合が生じ易く、ＭＯＳトランジスタ等を含むデバイスを他の基板に移すことが困難になる。このことは、本発明者らの実験によって確認されている。したがって、上記平坦化工程は必須の工程といえる。
【００１０】
ところで、ゲート電極２１２ａ，２１２ｂが形成されている活性領域Ｋと、ＬＯＣＯＳ酸化膜２１１が形成されている素子分離領域Ｓとでは、その表面高さが互いに異なっており、全体として基板表面の起伏は比較的大きくなっている。したがって、図２５に２点鎖線で示すように、活性領域Ｋ及び素子分離領域Ｓに堆積して形成したＳｉＯ２膜２１３の表面にも起伏が形成されてしまう。すなわち、このような起伏を有するＳｉＯ２膜２１３の表面に対し、ＣＭＰによって高精度に平坦化を行うことには限界があるという問題がある。
【００１１】
一方、堆積したＳｉＯ２膜２１３の表面の起伏をなるべく小さくするためには、ＳｉＯ２膜２１３を１μｍ程度以上に厚く形成する必要がある。しかし、ＳｉＯ２膜２１３を比較的厚く堆積して形成すると、図２５に２点鎖線で示すように、シリコン基板２０１上の異なる各領域（図２５で左右の各領域）において、ＳｉＯ２膜２１３の平均的な厚みに差が生じ易くなるため、ＣＭＰ後の平坦化膜２１３の厚みにばらつきが生じるという問題もある。
【００１２】
その結果、ＭＯＳトランジスタのゲート電極２１２ａ，２１２ｂに対向するシリコン基板２０１の表面から、平坦化膜２１３の表面までの厚み２１４ａ，２１４ｂは、シリコン基板２０１上の異なる各領域において互いに相違することとなる。
【００１３】
この状態で、さらにシリコン基板２０１に水素２１５を注入すると、図２６に示すように、シリコン基板２０１上の異なる各領域には、ＭＯＳトランジスタのゲート電極２１２ａ，２１２ｂに対向するシリコン基板２０１の表面から異なる深さ２１７ａ，２１７ｂに水素注入層２１６ａ，２１６ｂがそれぞれ形成される。その後、平坦化膜２１３の表面に他の基板２２０を貼り付けて熱処理を施すと、図２７に２点鎖線で示すように、シリコン基板２０１の一部は水素注入層２１６ａ，２１６ｂに沿って分離される。そのため、分離直後のシリコン層２０１の厚み２１７ａ，２１７ｂは、各領域において互いに異なる。
【００１４】
その結果、その後の工程で素子分離のために、ＬＯＣＯＳ酸化膜２１１が露出するまでシリコン層２０１を所定の厚みだけエッチング等により除去して薄膜化すると、ゲート電極２１２ａ，２１２ｂに対向するチャネル領域の厚み２１８ａ，２１８ｂが互いに異なることとなり、各ＭＯＳトランジスタのしきい値電圧や電流電圧特性に差異が生じてしまう。また、このように形成された半導体装置を液晶表示装置に適用すると、その表示品位が低下することが避けられない。
【００１５】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、平坦化膜を均一な厚みに形成することにより、活性領域が形成される基体層の厚みを均一化して、半導体装置の信頼性を向上させることにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、この発明では、活性領域を有する第１領域同士の間に設けられた第２領域の少なくとも一部に第１平坦化膜を形成し、その第１平坦化膜同士の間に第２平坦化膜を形成するようにした。
【００１７】
具体的に、本発明に係る半導体装置の製造方法は、基体層に活性領域が形成される複数の第１領域と、該各第１領域同士の間にそれぞれ設けられて素子分離領域が形成される第２領域とを有する半導体装置を製造する方法であって、前記第１領域にゲート電極を形成するゲート電極形成工程と、平坦な表面を有する第１平坦化膜を、前記各第２領域の少なくとも一部の平坦な領域に同じ厚みで形成する第１平坦化膜形成工程と、前記第１平坦化膜の表面に連続する平坦な表面を有する第２平坦化膜を、前記第１平坦化膜同士の間に形成する第２平坦化膜形成工程と、前記第１平坦化膜又は前記第２平坦化膜を介して前記基体層に剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、前記剥離層に沿って前記基体層の一部を分離する分離工程とを備え、前記第１平坦化膜形成工程では、前記第１平坦化膜を前記ゲート電極の表面の高さ以上に形成する。
【００１８】
前記第２平坦化膜形成工程では、少なくとも前記第１平坦化膜同士の間に、第１絶縁膜を前記第１平坦化膜の表面の高さ以上に形成し、前記第１平坦化膜をストッパーとして前記第１絶縁膜の一部を研磨除去することにより、前記第１絶縁膜の表面を前記第１平坦化膜の表面に連続するように平坦化することが好ましい。
【００１９】
前記第１平坦化膜形成工程では、前記第１領域及び第２領域に第２絶縁膜を形成した後に、前記第２絶縁膜を少なくとも前記第１領域から除去することによって、前記第２領域の少なくとも一部に前記第２絶縁膜を残し、前記第１平坦化膜を前記第２領域に残された第２絶縁膜を含むように形成することが好ましい。
【００２０】
前記第１平坦化膜形成工程では、前記第２絶縁膜を前記第１平坦化膜として形成してもよい。この場合、前記第２絶縁膜はシリコン窒化膜であり、前記第１絶縁膜はシリコン酸化膜であることが好ましい。
【００２１】
前記素子分離領域には、素子分離用絶縁膜が形成され、前記第２絶縁膜は、前記素子分離用絶縁膜と同じ材質により形成され、前記第１平坦化膜形成工程では、前記第２絶縁膜と異なる材質の第３絶縁膜を、前記第２領域に残された第２絶縁膜に積層し、前記第２絶縁膜及び前記第３絶縁膜を前記第１平坦化膜として形成してもよい。この場合には、前記第１絶縁膜及び第２絶縁膜はシリコン酸化膜であり、前記第３絶縁膜はシリコン窒化膜であることが好ましい。
【００２２】
前記第１平坦化膜及び第２平坦化膜に絶縁膜を介して基板を貼り付ける貼付工程を備え、前記貼付工程は、前記分離工程の前に行うようにしてもよい。
【００２３】
前記基板は、ガラス基板又はシリコン基板であってもよい。
【００２４】
前記基体層は、シリコン層、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマニウム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層の何れか１つであることが好ましい。
【００２５】
前記剥離用物質は、水素及び不活性元素の少なくとも一方であることが望ましい。
【００２６】
前記第２平坦化膜形成工程では、前記第１絶縁膜をＣＭＰ（Chemical Mechanical Polishing）により平坦化することが好ましい。
【００２７】
前記第１領域には、ＭＯＳトランジスタが形成されていてもよい。
【００２８】
また、本発明に係る半導体装置は、基体層に活性領域が形成される複数の第１領域と、該各第１領域同士の間にそれぞれ設けられて素子分離領域が形成された第２領域とを有する半導体装置であって、前記各第２領域の少なくとも一部の平坦な領域に同じ厚みで形成された第１平坦化膜と、前記各第１平坦化膜の間に形成され、前記第１平坦化膜の表面に連続する平坦な表面を有する第２平坦化膜とを備え、前記基体層の一部は、剥離用物質がイオン注入されることにより形成された剥離層に沿って分離されている。
【００２９】
前記第１平坦化膜における前記基体層とは反対側の表面は、シリコン窒化膜により構成され、前記第２平坦化膜における前記基体層とは反対側の表面は、シリコン酸化膜により構成されていることが好ましい。
【００３０】
前記第１平坦化膜及び第２平坦化膜には、基板が貼り付けられていることが好ましい。
【００３１】
前記基板は、ガラス基板又はシリコン基板であることが好ましい。
【００３２】
前記基体層は、シリコン層、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマニウム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層の何れか１つであることが好ましい。
【００３３】
前記剥離用物質は、水素及び不活性元素の少なくとも一方であることが望ましい。
【００３４】
前記第１領域には、ＭＯＳトランジスタが形成されていてもよい。
【００３５】
−作用−
次に、本発明の作用について説明する。
【００３６】
本発明に係る半導体装置は、例えばＭＯＳトランジスタが形成される複数の第１領域と、各第１領域同士の間にそれぞれ設けられた第２領域とを有している。第１領域は、例えばシリコン層等の基体層に活性領域が形成されている。一方、第２領域には素子分離領域が形成されている。基体層には、シリコン層、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマニウム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層の何れか１つを適用することが可能である。
【００３７】
この半導体装置を製造する場合には、第１平坦化膜形成工程と、第２平坦化膜形成工程と、剥離層形成工程と、分離工程とを行う。
【００３８】
第１平坦化膜形成工程では、平坦な表面を有する第１平坦化膜を各第２領域の少なくとも一部の平坦な領域に同じ厚みで形成する。例えば、まず、第１領域及び第２領域に第２絶縁膜を形成する。第１領域にゲート電極を形成し、第１平坦化膜をゲート電極の表面高さ以上に形成する。その後に、第２絶縁膜を少なくとも第１領域から除去することによって、第２領域の少なくとも一部の平坦な領域に第２絶縁膜を残す。そして、第１平坦化膜を第２領域に残された第２絶縁膜を含むように形成する。
【００３９】
第１平坦化膜は、平坦な第２領域に形成されるので、第１領域の起伏に拘わらず、比較的薄い膜厚で形成される。したがって、半導体装置の異なる各領域において、第１平坦化膜の厚みに差じは生じにくい。さらに、ＣＭＰ等の研磨を行わずに済むため、第１平坦化膜を容易且つ高精度に平坦に形成することが可能となる。
【００４０】
この第１平坦化膜形成工程では、シリコン窒化膜等の第２絶縁膜を第１平坦化膜として形成することが可能である。このとき、第２平坦化膜は、シリコン酸化膜等の第１絶縁膜により形成される。
【００４１】
また、第１平坦化膜形成工程において、第２絶縁膜を素子分離領域の素子分離用絶縁膜と同じ材質であるシリコン酸化膜等により形成し、第２絶縁膜と異なるシリコン窒化膜等の第３絶縁膜を、第２領域に残された第２絶縁膜に積層してもよい。そのことにより、第２領域の第２絶縁膜及び第３絶縁膜を第１平坦化膜として形成する。この場合、その後に形成する第１絶縁膜は、シリコン酸化膜であることが好ましい。
【００４２】
第２平坦化膜形成工程では、第１平坦化膜の表面に連続する平坦な表面を有する第２平坦化膜を、第１平坦化膜同士の間に形成する。すなわち、少なくとも第１平坦化膜１３同士の間に、第１絶縁膜を第１平坦化膜の表面の高さ以上に形成し、厚みが均一に形成された第１平坦化膜をストッパーとして第１絶縁膜の一部をＣＭＰ等により研磨除去する。そのことにより、第１絶縁膜の表面を第１平坦化膜の表面に連続するように平坦化することができる。こうして、第１平坦化膜における基体層とは反対側の表面は、シリコン窒化膜により構成される一方、第２平坦化膜における基体層とは反対側の表面は、シリコン酸化膜により構成されることとなる。
【００４３】
剥離層形成工程では、第１平坦化膜又は第２平坦化膜を介して基体層に、水素及び不活性元素の少なくとも一方である剥離用物質をイオン注入して剥離層を形成する。上述のように、第１平坦化膜が素子分離用絶縁膜と同じ材質の絶縁膜を含む場合には、イオンが通過する層又は膜の材質をなるべく同じにして、剥離層の深さ位置を均一にすることが可能となる。
【００４４】
貼付工程を行う場合には、第１平坦化膜及び第２平坦化膜に、絶縁膜を介して例えばガラス基板又はシリコン基板を貼り付ける。その後、分離工程では、剥離層に沿って基体層の一部を分離する。その結果、互いに離れた領域においても、第１平坦化膜及び第２平坦化膜が均一な厚みに形成されるため、活性領域が形成される基体層の厚みが均一化され、半導体装置の信頼性が向上する。
【発明の効果】
【００４５】
本発明によれば、活性領域を有する第１領域同士の間に設けられた第２領域の少なくとも一部の平坦な領域に第１平坦化膜を形成し、その第１平坦化膜同士の間に第２平坦化膜を形成するようにしたので、第１平坦化膜を均一な厚みに形成できると共に、その第１平坦化膜に合わせて第２平坦化膜も高精度に平坦化できる。その結果、活性領域が形成される基体層の厚みを均一にして、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００４６】
【図１】図１は、実施形態１の半導体装置の構造を模式的に示す断面図である。
【図２】図２は、溝部形成工程において窒化膜を形成した状態を示す断面図である。
【図３】図３は、溝部形成工程における溝部を形成した状態を示す断面図である。
【図４】図４は、ＬＯＣＯＳ酸化膜形成工程を示す断面図である。
【図５】図５は、第１のイオン注入工程を示す断面図である。
【図６】図６は、ゲート電極形成工程及びゲート配線層形成工程を示す断面図である。
【図７】図７は、第２イオン注入工程を示す断面図である。
【図８】図８は、第３イオン注入工程を示す断面図である。
【図９】図９は、活性化工程を示す断面図である。
【図１０】図１０は、第１平坦化膜形成工程を示す断面図である。
【図１１】図１１は、第２平坦化膜形成工程及び剥離層形成工程を示す断面図である。
【図１２】図１２は、導電部形成工程、平坦化膜形成工程及び貼付工程を示す断面図である。
【図１３】図１３は、実施形態２の半導体装置の構造を模式的に示す断面図である。
【図１４】図１４は、実施形態３の半導体装置の構造を模式的に示す断面図である。
【図１５】図１５は、第２絶縁膜を形成した状態を示す断面図である。
【図１６】図１６は、第１絶縁膜及び第３絶縁膜を形成した状態を示す断面図である。
【図１７】図１７は、剥離層形成工程を示す断面図である。
【図１８】図１８は、導電部形成工程、平坦化膜形成工程及び貼付工程を示す断面図である。
【図１９】図１９は、実施形態４の半導体装置の構造を模式的に示す断面図である。
【図２０】図２０は、従来のＳＯＩ基板の作製工程において、酸化シリコン層を形成した状態を示す図である。
【図２１】図２１は、従来のＳＯＩ基板の作製工程において、水素注入層を形成した状態を示す図である。
【図２２】図２２は、従来のＳＯＩ基板の作製工程において、ガラス基板に貼り付けた状態を示す図である。
【図２３】図２３は、従来のＳＯＩ基板の作製工程において、シリコン層の一部を分離した状態を示す図である。
【図２４】図２４は、シリコン基板の異なる領域に形成されたゲート電極を示す断面図である。
【図２５】図２５は、シリコン基板に平坦化のためのＳｉＯ２膜膜を形成した状態を示す断面図である。
【図２６】図２６は、シリコン基板に水素注入層を形成した状態を示す断面図である。
【図２７】図２７は、他の基板を貼り付けてシリコン基板の一部を除去した状態を示す断面図である。
【符号の説明】
【００４７】
Ｓ      半導体装置
Ｒ１      第１領域
Ｒ２      第２領域
１      基体層、シリコン基板、シリコン層
５      ＬＯＣＯＳ酸化膜（素子分離用絶縁膜）
８ａ    ゲート電極
１３      第１平坦化膜
１４      第２平坦化膜
１６      剥離層
１７      層間絶縁膜
２０      絶縁膜
２１      ガラス基板
３５      平坦化膜
３６      溝部
４０      活性領域
４１      素子分離領域
４２      チャネル領域
５０      ＮＭＯＳトランジスタ
５１      第１絶縁膜
５２      第２絶縁膜
５３      第３絶縁膜
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。また、以下の実施形態では、基体層１を、シリコン基板１又はシリコン層１と称することがある。
【００４９】
《発明の実施形態１》
図１〜図１２は、本発明に係る半導体装置及びその製造方法の実施形態１を示す断面図である。
【００５０】
本実施形態では、説明を理解し易くするために、半導体装置Ｓにおける１つのＮＭＯＳトランジスタ５０が含まれる領域について説明する。ＰＭＯＳトランジスタについては示さないが、イオン注入時の不純物導電型を適宜変更することでＮＭＯＳトランジスタ５０と同様に形成できる。そして、半導体装置Ｓは、複数個のＮＭＯＳトランジスタ５０及びＰＭＯＳトランジスタが同一の半導体基板上に作り込まれた構造となっている。
【００５１】
半導体装置Ｓは、例えば、図示省略は省略するが、液晶表示装置の表示パネルを構成するガラス基板に直接に形成され、表示パネルの複数の画素を駆動制御するドライバとして適用することが可能である。
【００５２】
図１は、半導体装置Ｓを模式的に示す断面図である。半導体装置Ｓは、ガラス基板２１と、ガラス基板２１上に高密度且つ高精度に形成された半導体デバイス部３１とにより構成されている。半導体デバイス部３１には、トランジスタ５０が含まれている。
【００５３】
尚、半導体装置Ｓを液晶表示装置に適用する場合には、基板２１はガラス基板２１等の透明基板が好ましいが、液晶表示装置以外に適用する場合には、基板２１はシリコン基板等の他の基板を適用することができる。
【００５４】
半導体デバイス部３１は、活性領域４０が形成される複数の第１領域Ｒ１（図１では１つの第１領域Ｒ１のみを図示している。）と、各第１領域Ｒ１同士の間にそれぞれ設けられた第２領域Ｒ２とを有している。第１領域Ｒ１には半導体素子であるＮＭＯＳトランジスタ５０が形成されている。第２領域Ｒ２には、トランジスタ５０同士の間を電気的に分離する素子分離領域４１が形成され、素子分離領域４１には素子分離用膜であるＬＯＣＯＳ酸化膜５が形成されている。
【００５５】
活性領域４０は、基体層１に形成され、チャネル領域４２の左右両外側に形成された低濃度不純物領域９と、その低濃度不純物領域９の外側に形成された高濃度不純物領域１１とによって構成されたＬＤＤ（Lightly Doped Drain）構造を有している。基体層１は、例えばシリコン層等の半導体層である。尚、基体層１には、シリコン層以外に、シリコンカーバイド層、シリコンゲルマニウム層、ゲルマニウム層、ガリウムナイトライド層、ガリウム砒素層、インジウムリン層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層の何れか１つを適用することが可能である。
【００５６】
基体層１の一部は、後述するように、水素等の剥離用物質がイオン注入されることにより形成された剥離層に沿って分離されている。尚、剥離用物質には、水素及び不活性元素（すなわち、ヘリウム、ネオン、アルゴン、クリプトン等）の少なくとも一方を適用することが可能である。さらに、研磨されることによって、活性領域４０以外の基体層１は除去されているため、活性領域４０自体が基体層１になっている。尚、活性領域４０におけるガラス基板２１とは反対側に活性領域４０以外の基体層１が残されていてもよい。
【００５７】
図１に示すように、ガラス基板２１の表面には絶縁膜２０が積層されている。この絶縁膜２０には、層間絶縁膜１７、平坦化膜３５、及び層間絶縁膜１２が、この順に積層されている。さらに、層間絶縁膜１２の上には、第１領域Ｒ１にゲート酸化膜７が形成される一方、第２領域Ｒ２にＬＯＣＯＳ酸化膜５が形成されている。
【００５８】
ＬＯＣＯＳ酸化膜５のガラス基板２１側の表面は、ゲート酸化膜７のガラス基板２１側の表面と同一の平面を構成している。ゲート酸化膜７の上には上記活性領域４０が形成されている。そして、上記活性領域４０及びＬＯＣＯＳ酸化膜５は、その表面を保護するための保護膜２２によって覆われている。
【００５９】
第２領域Ｒ２には、ゲート配線層８ｂ及びサイドウォール１０ｂが層間絶縁膜１２とゲート酸化膜７との間に形成されている。第２領域Ｒ２の平坦化膜３５は局部的に凹状に窪んでおり、その窪みに層間絶縁膜１２を介してゲート配線層８ｂ及びサイドウォール１０ｂが配置されている。
【００６０】
第１領域Ｒ１には、ゲート電極８ａ及びサイドウォール１０ａが層間絶縁膜１２とゲート酸化膜７との間に形成されている。第１領域Ｒ１の平坦化膜３５も局部的に凹状に窪んでおり、その窪みに層間絶縁膜１２を介してゲート電極８ａ及びサイドウォール１０ａが配置されている。ゲート電極８ａは、ゲート酸化膜７を介してチャネル領域４２に対向している。一方、サイドウォール１０ａは、ゲート酸化膜７を介して低濃度不純物領域９に対向している。
【００６１】
層間絶縁膜１７、平坦化膜３５、層間絶縁膜１２及びゲート酸化膜７には、各高濃度不純物領域１１と重なる位置において、コンタクトホール１８ｓ，１８ｄが貫通形成されている。コンタクトホール１８ｓ，１８ｄには、メタル電極であるソース電極１９ｓ及びドレイン電極１９ｄがそれぞれ形成されている。
【００６２】
本発明の特徴として、上記平坦化膜３５は、各第２領域Ｒ２の少なくとも一部の平坦な領域に同じ厚みで形成された第１平坦化膜１３と、各第１平坦化膜１３の間に形成された第２平坦化膜１４とにより構成されている。第２平坦化膜１４は、第１平坦化膜１３の表面に連続する平坦な表面を有している。
【００６３】
図１に示すように、第２領域Ｒ２では、ＬＯＣＯＳ酸化膜５のガラス基板２１側の表面が平坦になっているため、その表面に直接に薄く形成されている層間絶縁膜１２のガラス基板２１側の表面も平坦になっている。すなわち、第２領域Ｒ２のゲート配線層８ｂ及びサイドウォール１０ｂ等の構造物が配置されていない領域では、層間絶縁膜１２のガラス基板２１側の表面が平坦になっている。そこで、第１平坦化膜１３は、第２領域Ｒ２であってＬＯＣＯＳ酸化膜５に対向する平坦な領域にのみ形成されている。そのことにより、第１平坦化膜１３のガラス基板２１側表面は、ＣＭＰ（Chemical Mechanical Polishing）等の研磨工程が不要となり、堆積等させることで容易且つ精度良く平坦に形成される。また、第１平坦化膜１３のガラス基板２１側表面は、上記ゲート電極８ａ及びゲート配線層８ｂ等よりもガラス基板２１の近くに形成されている。
【００６４】
一方、第２平坦化膜１４は、第１領域Ｒ１と、第２領域Ｒ２における少なくともゲート配線層８ｂ及びサイドウォール１０ｂ等の構造物が配置されている領域とに、それぞれ形成されている。第２平坦化膜１４は、各第１領域Ｒ１同士の間に充填されるように形成されている。第２平坦化膜１４のガラス基板２１側表面は、第１平坦化膜１３のガラス基板２１側表面と同一平面を構成している。こうして、第２平坦化膜１４は、第１平坦化膜１３と共に、第１領域Ｒ１及び第２領域Ｒ２の起伏を平坦化する平坦化膜３５を構成している。
【００６５】
すなわち、第１平坦化膜１３はその全体がシリコン窒化膜により形成され、第２平坦化膜１４はその全体がシリコン酸化膜により形成されている。第１平坦化膜１３における基体層１とは反対側の表面（つまり、ガラス基板２１側の表面）は、シリコン窒化膜により構成されている。一方、第２平坦化膜１４における基体層１とは反対側の表面は、シリコン酸化膜により構成されている。
【００６６】
−製造方法−
次に、本発明に係る半導体装置Ｓの製造方法について説明する。
【００６７】
本実施形態の製造方法には、溝部形成工程、ＬＯＣＯＳ酸化膜形成工程、イオン注入工程、ゲート電極形成工程、ゲート配線層形成工程、活性化工程、第１平坦化膜形成工程、第２平坦化膜形成工程、剥離層形成工程、導電部形成工程、平坦化工程、貼付工程、及び分離工程が含まれる。
【００６８】
まず、溝部形成工程では、図３に示すように、第２領域Ｒ２におけるシリコン基板１の表面に対し、予め溝部３６を形成する。この溝部３６の形成は、まず、図２に示すように、ウェハであるシリコン基板１（後の基体層１に相当する）に対し、１０００℃程度の酸素雰囲気中で高温熱処理を行うことにより、３０ｎｍ程度の厚みの熱酸化膜２を形成する。続いて、ＣＶＤ法等により、２００ｎｍ程度の厚みのシリコン窒化膜３を形成する。
【００６９】
その後、図３に示すように、後述のＬＯＣＯＳ酸化膜５を形成するために、レジスト４をマスクとして、上記シリコン窒化膜３及び熱酸化膜２のパターニングを行うと共に、シリコン基板１を８０ｎｍ程度エッチングすることにより溝部３６を形成する。すなわち、シリコン基板１の第１領域Ｒ１は、レジスト４によりマスクされてエッチングされないが、シリコン基板１の第２領域Ｒ２は、エッチングされることとなる。
【００７０】
次に、ＬＯＣＯＳ酸化膜形成工程では、図４に示すように、溝部３６に対し、熱酸化膜２の表面（後に形成されるゲート酸化膜７の表面）と同じ高さになるように、素子分離用絶縁膜であるＬＯＣＯＳ酸化膜５をＬＯＣＯＳ法により形成する。すなわち、レジスト４を除去した後に、シリコン窒化膜３をマスクとして酸素雰囲気中で高温熱処理による熱酸化を行う。このことにより、ＬＯＣＯＳ酸化膜５を２００〜５００ｎｍ程度の厚みに形成する。このとき、酸化により消費されるシリコン層１の膜厚はＬＯＣＯＳ酸化膜５の４５％程度であるので、例えば、形成するＬＯＣＯＳ酸化膜５の膜厚が２００ｎｍであれば、上記シリコン基板１の溝部３６の深さが８０ｎｍになるようにエッチング量を制御することにより、ＬＯＣＯＳ酸化膜５の表面を熱酸化膜２の表面と略同じ高さに揃えることができる。
【００７１】
続いて、第１のイオン注入工程を行う。この工程では、図５に示すように、シリコン窒化膜３をウェットエッチング等により除去した後、ＮＭＯＳトランジスタ５０のしきい値電圧を調整するために、不純物元素６を、後にＮＭＯＳトランジスタ５０の活性領域４０となるシリコン基板１の所定領域にイオン注入等により導入する。不純物元素としては、例えばボロン元素を適用し、注入エネルギーを１０〜３０ＫｅＶ程度にすると共に、ドーズ量を１〜５×１０１２ｃｍ−２程度とする。
【００７２】
次に、ゲート電極形成工程及びゲート配線層形成工程を行う。この工程では、図６に示すように、第１領域Ｒ１のゲート酸化膜７の表面にＮＭＯＳトランジスタのゲート電極８ａを形成すると共に、ＬＯＣＯＳ酸化膜５上に、ＭＯＳトランジスタのゲート電極８ａに接続されるゲート配線層８ｂを形成する。
【００７３】
すなわち、ＮＭＯＳトランジスタ形成領域（後の活性領域４０）の上の熱酸化膜２をウェットエッチング等により一旦除去した後に、酸素雰囲気中で１０００℃程度の熱処理を行って、シリコン基板１の上にゲート酸化膜７を１０〜２０ｎｍ程度の厚みに形成する。したがって、ゲート酸化膜７及びＬＯＣＯＳ酸化膜５の表面は、略同じ高さとなっている。
【００７４】
続いて、上記ゲート酸化膜７及びＬＯＣＯＳ酸化膜５の表面に対し、ＣＶＤ法等によりポリシリコンを堆積して３００ｎｍ程度の厚みに形成する。このポリシリコン層に、リン等のＮ型不純物を拡散させ、又はイオン注入等により導入することにより、Ｎ型ポリシリコン層とする。その後、このＮ型ポリシリコン層に対してフォト工程及びエッチング工程を行うことにより、ゲート酸化膜７上にゲート電極８ａをパターン形成する一方、ＬＯＣＯＳ酸化膜５上にゲート配線層８ｂをパターン形成する。ゲート電極８ａ及びゲート配線層８ｂは、同時に形成される。また、ゲート酸化膜７及びＬＯＣＯＳ酸化膜５の表面が略同じ高さであるので、ゲート電極８ａ及びゲート配線層８ｂの高さを互いに揃えることができる。
【００７５】
次に、第２のイオン注入工程を行う。この工程では、図７に示すように、少なくともＮＭＯＳトランジスタ形成領域（後の活性領域４０）の上方で開口するレジスト（図示省略）を形成した後に、ゲート電極８ａをマスクとしてＮ型不純物をイオン注入する。このことにより、低濃度不純物領域９を形成する。Ｎ型不純物は、例えばリン元素とし、そのイオン注入条件は、例えばドーズ量を１×１０１２〜１×１０１３ｃｍ−２程度とする。
【００７６】
続いて、第３のイオン注入工程を行う。この工程では、図示省略の上記レジストを除去した後に、第１領域Ｒ１及び第２領域Ｒ２にＣＶＤ等によりＳｉＯ２膜を堆積させる。その後、図８に示すように、異方性エッチングを行うことによって、ゲート電極８ａ及びゲート配線層８ｂの側壁部分にＳｉＯ２等のサイドウォール１０ａ，１０ｂを形成する。その後、少なくともＮＭＯＳトランジスタ形成領域（後の活性領域４０）の上方で開口するレジスト（図示省略）を形成した後に、ゲート電極８ａ及びサイドウォール１０ａをマスクとしてＮ型不純物をイオン注入する。このことにより、高濃度不純物領域１１を形成する。
【００７７】
その後、活性化工程では、図９に示すように、層間絶縁膜１２を、１００ｎｍ程度の厚みでゲート電極８ａ及びゲート配線層８ｂを覆うように形成した後に、熱処理によってイオン注入等によりシリコン基板１に導入された不純物元素の活性化を行う。熱処理としては例えば９００℃で１０分間の処理を行う。このことにより、活性領域４０が形成される。
【００７８】
次に、第１平坦化膜形成工程を行う。この工程では、図１０に示すように、平坦な表面を有する第１平坦化膜１３を、各第２領域Ｒ２の少なくとも一部の平坦な領域に同じ厚みで形成する。
【００７９】
すなわち、まず、第１領域Ｒ１及び第２領域Ｒ２の層間絶縁膜１２の表面に、第２絶縁膜５２を、ゲート電極８ａ及びゲート配線層８ｂに対向している層間絶縁膜１２よりも高く（すなわち、ゲート電極８ａの表面の高さ以上に）堆積して形成する。その後に、第２絶縁膜５２を少なくとも第１領域Ｒ１から除去し、層間絶縁膜１２を露出させる。さらに、第２絶縁膜５２を、第２領域Ｒ２の少なくともゲート配線層８ｂ及びサイドウォール１０ｂが配置されている領域から除去する。そうして、第２領域Ｒ２の少なくとも一部のＬＯＣＯＳ酸化膜５に対向する平坦な領域に第２絶縁膜５２を残し、この第２絶縁膜５２によって第１平坦化膜１３を形成する。言い換えれば、第１平坦化膜１３は第２領域Ｒ２に残された第２絶縁膜５２を含んでいる。第２絶縁膜５２（第１平坦化膜１３）には、シリコン酸化膜に対する選択比が大きいシリコン窒化膜を適用する。
【００８０】
次に、第２平坦化膜形成工程を行う。この工程では、図１１に示すように、第１平坦化膜１３の表面に連続する平坦な表面を有する第２平坦化膜１４を、第１平坦化膜１３同士の間に形成する。
【００８１】
すなわち、まず、第１領域Ｒ１及び第２領域Ｒ２（少なくとも第１平坦化膜１３同士の間）に対して第１絶縁膜５１を第１平坦化膜１３の表面の高さ以上に堆積して形成し、第１平坦化膜１３を研磨ストッパーとして第１絶縁膜５１の一部をＣＭＰ等により研磨除去する。第１絶縁膜５１にはシリコン酸化膜を適用する。このＣＭＰでは、第２絶縁膜５２のシリコン窒化膜に対して高い選択性を得るために、酸化セリウム（ＣｅＯ２）を砥粒に用いたスラリーを用いることが好ましい。
【００８２】
そのことにより、第２絶縁膜５２（シリコン窒化膜）が露出した時点で第１絶縁膜５１のＣＭＰ研磨がストップするため、図１１に示すように、残された第１絶縁膜５１の表面は、第１平坦化膜１３（第２絶縁膜５２）の表面に連続するように平坦化される。その結果、上記第１平坦化膜１３と第２平坦化膜１４との全体により、平坦化膜３５が形成され、ゲート電極８ａに対向する活性領域４０のシリコン基板１表面から、第１平坦化膜１３の表面（シリコン基板１とは反対側の表面）までの距離１５を、複数の各第１領域Ｒ１において均一に揃えることができる。
【００８３】
続いて、剥離層形成工程では、図１１に示すように、剥離用物質である水素元素を、第１平坦化膜１３又は第２平坦化膜１４（つまり平坦化膜３５）を介してシリコン基板１（つまり、基体層１）の内部にイオン注入して導入することにより、剥離層１６を形成する。注入条件としては、例えばドーズ量を２×１０１６〜１×１０１７ｃｍ−２とし、注入エネルギーを１００〜２００ＫｅＶ程度とする。尚、水素元素だけでなく、他の元素を共に導入してもよい。
【００８４】
このとき、ゲート電極８ａとゲート配線層８ｂとを同じ高さの平面上に形成しているため、平坦化膜３５の厚さを比較的薄くすることができ、水素注入層である剥離層１６を比較的浅くすることができる。したがって、イオンが注入される深さのばらつきが少なく、平坦化膜３５の表面から一定の深さに比較的正確にイオン注入することができる。
【００８５】
その後、導電部形成工程では、図１２に示すように、ＭＯＳトランジスタのソース領域又はドレイン領域に接続される導電部であるソース電極１９ｓ及びドレイン電極１９ｄを形成する。すなわち、図１２に示すように、上記平坦化膜３５の表面に、層間絶縁膜１７を形成する。さらに、活性領域４０のドレイン領域及びソース領域の上方位置に、ゲート酸化膜７、層間絶縁膜１２、第１平坦化膜１３、及び層間絶縁膜１７を上下に貫通するコンタクトホール１８ｄ，１８ｓをそれぞれ形成する。次に、金属等の導電材料を堆積させパターニングすることによって、コンタクトホール１８の内部に導電材料を充填すると共に、ソース電極１９ｓ及びドレイン電極１９ｄを形成する。
【００８６】
次に、平坦化工程では、図１２に示すように、第１領域Ｒ１及び第２領域Ｒ２の層間絶縁膜１７に対し、絶縁膜２０を堆積して形成した後に、ＣＭＰ等によりその絶縁膜２０の表面を平坦化する。続いて、貼付工程では、平坦化膜３５に層間絶縁膜１７及び絶縁膜２０を介してガラス基板２１を貼り付ける。すなわち、絶縁膜２０の表面をＲＣＡ洗浄等により表面洗浄した後に、その絶縁膜２０の表面にガラス基板２１を貼り付ける。
【００８７】
次に、分離工程では、シリコン基板１に６００℃程度の熱処理を行うことにより、そのシリコン基板１の一部（つまり、剥離層１６を介して活性領域４０とは反対側の部分）を、剥離層１６に沿って分離除去する。その結果、ガラス基板２１には、上記シリコン基板１の一部が基体層１であるシリコン層１として残ることとなり、シリコン基板１上に形成されていた半導体デバイス部３１が、ガラス基板２１上に移されることとなる。
【００８８】
その後、水素元素（つまり、剥離層１６の一部）を含むシリコン層１の一部を、エッチング等により除去する。エッチングは、ドライエッチングやウェットエッチング、又はその両方を組み合わせることが可能である。ただし、ドライエッチングのみによると、シリコン層１の表面にエッチングダメージが残る恐れがあるため、ドライエッチング後に適当なウェットエッチングを行うことが好ましい。さらに、ＬＯＣＯＳ酸化膜５が露出するまでシリコン層１をエッチングすることにより、素子分離をこの工程で同時に行う。その結果、図１に示すように、活性領域４０が形成されているシリコン層１のみが第１領域Ｒ１に残される。続いて、水素元素が除去されたシリコン層１の表面を保護するために、酸化膜等の保護膜２２を形成する。以上のようにして、半導体装置Ｓを製造する。
【００８９】
−実施形態１の効果−
第１領域Ｒ１にはゲート電極８ａ等がゲート酸化膜７の表面から突出して形成されているため、第１領域Ｒ１は全体として起伏が大きくなっている。一方、第２領域Ｒ２のゲート配線層８ｂ等がＬＯＣＯＳ酸化膜５の表面から突出して形成されているため、第２領域Ｒ２は、ＬＯＣＯＳ酸化膜５の表面が平坦であるにも拘わらず、全体として起伏が大きくなっている。したがって、仮に、第１領域Ｒ１及び第２領域Ｒ２の全体に絶縁膜を堆積してＣＭＰにより一度に平坦化しようとすると、比較的厚い絶縁膜を第１領域Ｒ１及び第２領域Ｒ２の全体に堆積させて、その表面の起伏をなるべく小さくする必要がある。ところが、起伏を有する絶縁膜をＣＭＰによって高精度に平坦化するには限界がある。さらに、絶縁膜を比較的厚く堆積すると、シリコン基板１上の異なる各領域において、その堆積した絶縁膜の平均的な厚みに差が生じ易くなる結果、ＣＭＰ後の平坦化膜の厚みにばらつきが生じることが避けられない。
【００９０】
これに対し、本実施形態では、平坦化膜３５を第１平坦化膜１３と第２平坦化膜１４とにより構成するようにし、まず第１平坦化膜１３については、第２領域Ｒ２におけるＬＯＣＯＳ酸化膜５上の平坦な表面（すなわち、ゲート配線層８ｂ等が形成されていない第２領域Ｒ２の表面）に形成するようにした。そのため、第１領域Ｒ１の大きな起伏に拘わらず、ゲート電極８ａ等よりも高い必要十分な比較的薄い膜厚で第１平坦化膜１３を形成することができる。したがって、シリコン窒化膜等の第２絶縁膜５２をＣＭＰ研磨せずに層間絶縁膜１２の表面に堆積させるだけで、その第２絶縁膜５２の表面を容易且つ精度良く平坦に形成できる。しかも、第２絶縁膜５２自体の膜厚が比較的薄く、その厚みに差が生じにくいため、第１平坦化膜１３を均一且つ平坦に形成できる。
【００９１】
次に、第２平坦化膜１４は、第１領域Ｒ１及び第２領域Ｒ２に対して、シリコン酸化膜等の第１絶縁膜５１を第１平坦化膜１３の表面よりも高く堆積し、その第１絶縁膜５１の表面側の一部をＣＭＰにより研磨するようにした。そのため、精度良く平坦化された第１平坦化膜１３を第１絶縁膜５１の研磨ストッパーとして機能させることができる。その結果、第２平坦化膜１４を第１平坦化膜１３の表面に連続する平坦な平面に形成できるので、全体として、厚みが均一で且つ表面が高精度に平坦な平坦化膜３５を形成することができる。
【００９２】
そうして、この平坦化膜３５を介して水素をイオン注入することにより、シリコン基板１における水素の注入深さのばらつきを抑制することができ、剥離層をシリコン基板１の所定の深さに精度良く形成することができる。その後、熱処理してシリコン基板１の一部を剥離層に沿って分離除去することにより、残されたシリコン基板１の一部（つまり、基体層１）の厚みを、各第１領域Ｒ１の活性領域４０が形成されている領域において均一にすることが可能となる。つまり、基体層１の厚みの制御性を向上させることができる。そのため、続いて研磨された基体層１のチャネル領域４２の厚みを、各第１領域Ｒ１において均一にすることができ、各ＮＭＯＳトランジスタ５０のしきい値電圧や電流電圧特性を均一にすることができる。したがって、各半導体装置Ｓの信頼性を向上させることができる。また、この半導体装置Ｓを液晶表示装置に適用すれば、当該液晶表示装置の表示品位を向上させることができる。
【００９３】
《発明の実施形態２》
図１３は、本発明の半導体装置Ｓの実施形態２を示す断面図である。尚、以降の各実施形態では、図１〜図１２と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００９４】
本実施形態では、半導体装置Ｓは、ガラス基板２１に予め形成された電気素子２５に接続されている。
【００９５】
図１３に示すように、ガラス基板２１には、電気素子２５が形成されている。電気素子２５は、例えば、薄膜トランジスタ等の能動素子や、抵抗素子、容量素子及びコイル素子等の受動素子、又は配線等により構成されている。また、ガラス基板２１には、上記実施形態１と略同様に、半導体デバイス部３１が形成されている。
【００９６】
本実施形態では、保護膜２２が半導体デバイス部３１の全体を覆うと共に、その周りのガラス基板２１及び電気素子２５をも覆っている。半導体デバイス部３１には、ソース電極１９ｓの上方位置で、層間絶縁膜１７、第１平坦化膜１３、層間絶縁膜１２、ＬＯＣＯＳ酸化膜５及び保護膜２２を上下に貫通するコンタクトホール２３が形成されている。一方、電気素子２５の上方の保護膜２２には、その保護膜２２を貫通するコンタクトホール２６が形成されている。
【００９７】
ソース電極１９ｓ及び電気素子２５は、メタル配線電極２４を介して互いに接続されている。すなわち、メタル配線電極２４は、各コンタクトホール２３，２６の内部に充填されると共に、各コンタクトホール２３，２６の開口部同士を繋ぐようにパターン形成されている。そして、例えば、電気素子２５からメタル配線電極２４及びソース電極１９ｓを介して、活性領域４０のソース領域１１にソース信号を供給するようになっている。
【００９８】
《発明の実施形態３》
図１４〜図１８は、本発明の半導体装置Ｓの実施形態２を示す断面図である。本実施形態では、第１平坦化膜１３及び第２平坦化膜１４が、それぞれ互いに異なる２つの絶縁膜によって構成されている点で、上記実施形態１と異なっている。
【００９９】
第１平坦化膜１３は、図１４に示すように、層間絶縁膜１７に積層された第３絶縁膜５３と、第３絶縁膜５３及び層間絶縁膜１２の間に介在された第２絶縁膜５２とを有している。また、第２絶縁膜５２の側面は第３絶縁膜５３によって覆われている。
【０１００】
第２平坦化膜１４は、層間絶縁膜１７に積層された第１絶縁膜５１と、第１絶縁膜５１又は層間絶縁膜１７と層間絶縁膜１２との間に介在された第３絶縁膜５３とにより構成されている。第３絶縁膜５３は、ゲート電極８ａ又はゲート配線層８ｂに対向する領域において、層間絶縁膜１７と層間絶縁膜１２との間に介在されている。
【０１０１】
上記実施形態１の第２絶縁膜５２はシリコン窒化膜であったが、本実施形態の第２絶縁膜５２はシリコン酸化膜である点で異なっている。すなわち、第２絶縁膜５２及び第１絶縁膜５１は、ＬＯＣＯＳ酸化膜５と同じ材質であるシリコン酸化膜により形成され、第３絶縁膜５３は例えばシリコン窒化膜により形成されている。
【０１０２】
こうして、前記第１平坦化膜１３及び第２平坦化膜１４によって、平坦化膜３５が形成されており、その第１平坦化膜１３及び第２平坦化膜１４の活性領域４０と反対側の表面は、連続する平坦な平面状に形成されている。また、第１平坦化膜１３の活性領域４０と反対側の表面は、シリコン窒化膜である第３絶縁膜５３により構成される。一方、第２平坦化膜１４の活性領域４０と反対側の表面は、その少なくとも一部の領域がシリコン酸化膜である第１絶縁膜５１により構成されている。
【０１０３】
−製造方法−
本実施形態の半導体装置Ｓの製造方法では、上記実施形態１における第１平坦化膜形成工程及び第２平坦化膜形成工程の一部（すなわち、後述の第３絶縁膜５３を形成する工程）を同時に行う。
【０１０４】
まず、上記実施形態１の活性化工程までの工程を行う。その後、第１平坦化膜形成工程では、図１５に示すように、平坦な表面を有する第２絶縁膜５２を、各第２領域Ｒ２の少なくとも一部の平坦な領域に同じ厚みで形成する。
【０１０５】
すなわち、まず、第１領域Ｒ１及び第２領域Ｒ２の層間絶縁膜１２の表面全体に、シリコン酸化膜である第２絶縁膜５２を堆積し、ゲート電極８ａ及びゲート配線層８ｂに対向している層間絶縁膜１２と同じ高さに形成する。その後、第２絶縁膜５２を少なくとも第１領域Ｒ１から除去し、層間絶縁膜１２を露出させる。さらに、第２絶縁膜５２を、第２領域Ｒ２の少なくともゲート配線層８ｂ及びサイドウォール１０ｂが配置されている領域から除去する。そうして、第２領域Ｒ２の少なくとも一部のＬＯＣＯＳ酸化膜５に対向する平坦な領域に、平坦な第２絶縁膜５２を残す。
【０１０６】
続いて、第２絶縁膜５２と異なる材質の第３絶縁膜５３を、図１６に示すように、第１領域Ｒ１及び第２領域Ｒ２の全体に薄膜状に形成し、層間絶縁膜１２及び上記第２領域Ｒ２に残された第２絶縁膜５２に積層する。第３絶縁膜５３には例えばシリコン窒化膜を適用する。この第３絶縁膜５３を形成する工程は、第１平坦化膜形成工程及び第２平坦化膜形成工程に共通する工程となる。
【０１０７】
各第２絶縁膜５２を覆っている第３絶縁膜５３の表面は、互いに同じ高さに揃っている。また、ゲート電極８ａ又はゲート配線層８ｂに対向している第３絶縁膜５３の表面もまた、上記各第２絶縁膜５２を覆っている第３絶縁膜５３と同じ高さに揃っている。このようにして、第２領域Ｒ２には、層間絶縁膜１２の表面に形成された第２絶縁膜５２と、この第２絶縁膜５２の表面に積層された第３絶縁膜５３とにより構成された第１平坦化膜１３が形成される。
【０１０８】
その後、第２平坦化膜形成工程では、第１絶縁膜５１を、第１領域Ｒ１及び第２領域Ｒ２の第３絶縁膜５３の表面全体に、シリコン酸化膜である第１絶縁膜５１を堆積する。その後に、第１平坦化膜１３を研磨ストッパーとして第１絶縁膜５１の一部をＣＭＰ等により研磨除去する。このＣＭＰでは、酸化セリウム（ＣｅＯ２）を砥粒に用いたスラリーを用いる。
【０１０９】
そのことにより、第１平坦化膜１３の第３絶縁膜５３（シリコン窒化膜）が露出した時点で第１絶縁膜５１のＣＭＰ研磨がストップするため、図１７に示すように、残された第１絶縁膜５１の表面は、第１平坦化膜１３の表面（つまり、第３絶縁膜５３の表面）及びゲート電極８ａ又はゲート配線層８ｂに対向している第３絶縁膜５３の表面に連続して平坦化される。その結果、上記第１平坦化膜１３と第２平坦化膜１４との全体により、平坦化膜３５が形成され、ゲート電極８ａに対向する活性領域４０のシリコン基板１表面から、第１平坦化膜１３の表面（シリコン基板１とは反対側の表面）までの距離１５を、複数の各第１領域Ｒ１において均一に揃えることができる。
【０１１０】
次に、剥離層形成工程を行い、平坦化膜３５を介してシリコン基板１に剥離物質である水素をイオン注入する。すなわち、水素は、第１平坦化膜１３を構成する第３絶縁膜５３及び第２絶縁膜５２を通過して、シリコン基板１の内部へ導入される。また、水素は、第２平坦化膜１４を構成する第１絶縁膜５１及び第３絶縁膜５３を通過して、シリコン基板１の内部へ導入される。こうして、図１７に示すように、シリコン基板１の内部に、剥離層１６を平坦化膜３５の表面から一定の深さに形成する。
【０１１１】
続いて、上記実施形態１と同様に、導電部形成工程、平坦化工程、貼付工程、及び分離工程を行うことによって、図１８に示すように、半導体装置Ｓを形成する。
【０１１２】
−実施形態３の効果−
したがって、本実施形態によっても、上記実施形態１と同様の効果を得ることができる。そのことに加え、第１平坦化膜１３及び第２平坦化膜１４が、ＬＯＣＯＳ酸化膜５と同じ材質のシリコン酸化膜を含むようにしたので、水素をシリコン基板１にイオン注入する際に、その水素の注入深さを容易に制御することができる。すなわち、平面状の剥離層１６を容易且つ精度良く形成することが可能となる。
【０１１３】
《発明の実施形態４》
図１９は、本発明の半導体装置Ｓの実施形態４を示す断面図である。本実施形態の半導体装置Ｓは、上記実施形態３と略同様の構成を有する半導体デバイス部３１が、ガラス基板２１に予め形成された電気素子２５に接続されている。
【０１１４】
図１９に示すように、ガラス基板２１には、上記実施形態２と同様の電気素子２５が形成されている。そして、保護膜２２は、半導体デバイス部３１の全体を覆うと共に、その周りのガラス基板２１及び電気素子２５をも覆っている。半導体デバイス部３１には、ソース電極１９ｓの上方位置で、層間絶縁膜１７、第１平坦化膜１３（第３絶縁膜５３及び第２絶縁膜５２）、層間絶縁膜１２、ＬＯＣＯＳ酸化膜５及び保護膜２２を上下に貫通するコンタクトホール２３が形成されている。一方、電気素子２５の上方の保護膜２２には、その保護膜２２を貫通するコンタクトホール２６が形成されている。そうして、ソース電極１９ｓ及び電気素子２５は、上記実施形態２と同様に、メタル配線電極２４を介して互いに接続されている。
【０１１５】
《その他の実施形態》
上記各実施形態では、ＬＯＣＯＳ酸化膜５の表面がゲート酸化膜７と同じ平面を有するようにして、活性領域４０と素子分離領域との高さを揃える目的で、シリコン基板１に予め溝部３６を形成したが、本発明はこれに限らず、ＬＯＣＯＳ酸化膜５を形成した後にシリコン窒化膜３を除去し、ＬＯＣＯＳ酸化膜５をＣＭＰ研磨するようにしてもよく、ＳＴＩ(Shallow Trench Isolation)等の方法により素子分離領域を形成してもよい。また、このような溝部３６を形成せずに、活性領域４０と素子分離領域との高さを揃えないようにしてもよい。
【産業上の利用可能性】
【０１１６】
以上説明したように、本発明は、例えば液晶表示装置等に適用される半導体装置の製造方法について有用であり、特に、活性領域が形成される基体層の厚みを均一化して、半導体装置の信頼性を向上させる場合に適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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