(57)【特許請求の範囲】
【請求項１】
支持基板、前記支持基板上の絶縁層、及び前記絶縁層上の半導体層を有するＳＯＩ基板に形成されたＳＲＡＭセルにおいて、
前記半導体層内に形成される第１及び第２活性領域、および、ボディー延長部を限定するフィールド領域と、
前記第１活性領域の上部を横切る一直線のワードラインと、
前記第１活性領域及び前記第２活性領域の上部を横切り、前記ワードラインと接することなく、かつ、前記ワードラインと垂直方向に配置された第１ゲート電極と、
前記第１活性領域及び前記第２活性領域の上部を横切り、前記ワードラインと接することなく、かつ、前記第１ゲート電極と平行に配置された第２ゲート電極と、
前記第１活性領域内であって、前記ワードラインと前記第１ゲート電極との間に位置する第１導電型の第１ノード領域と、
前記第１活性領域内であって、前記ワードラインと前記第２ゲート電極との間に位置する第１導電型の第２ノード領域と、
前記第１活性領域内であって、前記第１ゲート電極と前記第２ゲート電極との間に位置する第１導電型の共通ソース領域と、
前記第２活性領域内であって、前記第１ゲート電極と前記第２ゲート電極との間に位置する第２導電型の共通ソース領域と、
前記第２活性領域内であって、前記第１ゲート電極と隣接し、前記第２導電型の共通ソース領域の反対側に位置する第２導電型の第１ドレイン領域と、
前記第２活性領域内であって、前記第２ゲート電極と隣接し、前記第２導電型の共通ソース領域の反対側に位置する第２導電型の第２ドレイン領域と、
を含み、
前記第１活性領域および第２活性領域は互いに分離して形成され、
前記ボディー延長部は、第２導電型であり、前記ワードラインと交差する前記第１活性領域から延長した位置であり、かつ、前記ワードラインの下部と平行に配置され、前記第１導電型の共通ソース領域と連結することを特徴とするＳＲＡＭセル。
【請求項２】
前記第１導電型はｎ型であることを特徴とする請求項１に記載のＳＲＡＭセル。
【請求項３】
前記ボディー延長部は前記第１導電型共通ソース領域と接触する第２導電型のボディーピックアップ領域を含み、
前記ボディーピックアップ領域は前記ワードラインの一側面に位置し、
前記ボディーピックアップ領域に注入されるイオンは前記ボディー延長部に注入されるイオンの濃度よりも高いドーピングイオンであることを特徴とする請求項１に記載のＳＲＡＭセル。
【請求項４】
前記第１導電型の共通ソース領域と第２導電型のボディーピックアップ領域の間を連結するシリサイド層をさらに含むことを特徴とする請求項３に記載のＳＲＡＭセル。
【請求項５】
前記第１導電型の共通ソース領域と第２導電型のボディーピックアップ領域の間を連結する導電性コンタクトプラグをさらに含み、前記導電性コンタクトプラグは接地ラインＶSSと連結されることを特徴とする請求項３または４に記載のＳＲＡＭセル。
【請求項６】
前記第２導電型はｐ型であることを特徴とする請求項３から５のいずれか１項に記載のＳＲＡＭセル。
【請求項７】
前記ボディー延長部の幅は前記ワードラインの幅より狭いことを特徴とする請求項１に記載のＳＲＡＭセル。
【請求項８】
前記ワードラインの両側壁から延長された突出部をさらに含み、前記突出部は各々前記ボディー延長部の両側に位置することを特徴とする請求項１に記載のＳＲＡＭセル。
【請求項９】
前記第２導電型の共通ソース領域と連結される電源ラインＶDDをさらに含むことを特徴とする請求項１に記載のＳＲＡＭセル。
【請求項１０】
前記第１ノード領域、前記第２導電型の第１ドレイン領域、及び前記第２ゲート電極を連結する第１相互連結ラインと、
前記第２ノード領域、前記第２導電型の第２ドレイン領域及び前記第１ゲート電極を連結する第２相互連結ラインとをさらに含むことを特徴とする請求項１に記載のＳＲＡＭセル。
【請求項１１】
前記ワードラインと隣接し、前記第１ノード領域の反対側に位置した前記第１活性領域に形成された第１導電型の第１ドレイン領域と、
前記ワードラインと隣接し、第２ノード領域の反対側に位置した前記第１活性領域に形成された第１導電型の第２ドレイン領域と、
前記第１導電型の第１ドレイン領域と連結される第１ビットラインと、前記第１導電型の第２ドレイン領域と連結される第２ビットラインとをさらに含むことを特徴とする請求項１０に記載のＳＲＡＭセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：以下ＳＲＡＭという）セルに関するものであり、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板を使用する場合に発生する浮動体効果（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔ）を防止するＳＲＡＭセルに関するものである。
【０００２】
【従来の技術】
ＳＲＡＭのセル構造は二つのインバーターで構成されており、これらインバーターの出力段が互いにクロスカップルされたフリップフロップ構造を有している。ＳＲＡＭセルは、情報の貯蔵のためには、原則的に四つのトランジスタのみでも十分であるが、外部から特定のセルが選択できるように、二つのトランジスタを追加に連結する。
【０００３】
このようなＳＲＡＭセルはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とは異なり、電源が印加されている限り、フリップフロップのフィードバック効果によりリフレッシュ動作がなくても、スタッチックなデータの保存が可能である。
【０００４】
図１は従来の技術によるＳＲＡＭのセルを示す回路図である。
【０００５】
図１を参照すれば、ＳＲＡＭセルは二つのアクセストランジスタＡＴ1、ＡＴ2、二つのプルアップトランジスタＰＴ1、ＰＴ2及び二つのドライバトランジスタＤＴ1、ＤＴ2で構成されている。
【０００６】
トランジスタＰＴ1及びＤＴ1は第１インバーターを構成し、トランジスタＰＴ2及びＤＴ2は第２インバーターを構成する。これら第１及び第２インバーターはノードＮ１およびＮ２においてクロスカップルされている。
【０００７】
トランジスタＤＴ1及びＤＴ2のソース領域は接地ラインＶSSに接続され、トランジスタ及びＰＴ1及びＰＴ2のソース領域は電源ラインＶDDに接続されている。トランジスタＡＴ1のドレインはビットラインＢＬ１に接続され、トランジスタＡＴ2のドレインはビットラインＢＬ２に接続される。トランジスタＡＴ1のソース及びトランジスタＡＴ2のソースは各々ノードＮ１及びノードＮ２に接続されている。トランジスタＡＴ1及びＡＴ2のゲート電極は共通ワードラインＷＬに接続されている。
【０００８】
図２は従来の技術によるＳＲＡＭメモリセルを示す平面図である。
【０００９】
基板には第１活性領域２００ａ及び第２活性領域２００ｂを定義するフィールド領域２１０が形成されている。図面符号Ａ部分ではｎ型で高ドーピングイオン注入されて、ｎ型のイオン注入された活性領域Ｎ＋が形成されており、図面符号Ｂ部分には、Ｐ型で高ドーピングイオン注入されて、ｐ型のイオン注入された活性領域Ｐ＋が形成されている。
【００１０】
ワードライン２２０は前記活性領域２００ａの上部を横切ってトランジスタＡＴ1、ＡＴ2のゲートを形成する。
【００１１】
第１ゲート電極２３０ａは前記ワードライン２２０と直角に配置され、前記活性領域２００ａ、２００ｂの上部を横切ってトランジスタＤＴ1及びトランジスタＰＴ1に対するゲートを形成し、これらゲートを連結する。
【００１２】
第２ゲート電極２３０ｂは前記第１ゲート電極２３０ａと平行に配置され、トランジスタＤＴ2及びトランジスタＰＴ1に対するゲートを形成し、これらゲートを連結する。
【００１３】
トランジスタＡＴ1及びトランジスタＤＴ1の間のｎ型イオン注入領域Ｎ＋はノードＮ１になる。ノードＮ１はコンタクトＣＴ２ａを通じて相互連結ライン（図示せず）に連結され、相互連結ラインはコンタクトＣＴ５ａを通じてトランジスタＰＴ1のドレインと連結され、コンタクトＣＴ３ｂを通じてトランジスタＤＴ2及びトランジスタＰＴ2のゲートと連結される。
【００１４】
トランジスタＡＴ2及びトランジスタＤＴ2の間のｎ型イオン注入領域Ｎ＋はノードＮ２になる。ノードＮ２はコンタクトＣＴ２ｂを通じて相互連結ライン（図示せず）に連結され、前記相互連結ラインはコンタクトＣＴ５ｂを通じてトランジスタＰＴ2のドレインと連結され、コンタクトＣＴ３ａを通じてトランジスタＤＴ1及びトランジスタＰＴ1のゲートと連結される。
【００１５】
コンタクトＣＴ１ａ及びＣＴ１ｂは各々トランジスタＡＴ1、ＡＴ2のドレインを各々のビットライン（図示せず）に接続させ、コンタクトＣＴ４はトランジスタＰＴ1及びトランジスタＰＴ2のソースを電源ラインＶDD（図示せず）に連結させ、コンタクトＣＴ６はトランジスタＤＴ1及びＤＴ2のソースを接地ラインＶSS（図示せず）に連結させる。
【００１６】
一方、半導体集積回路の高集積化、高速化及び低電力化の趨勢が加速することによって、絶縁層上に単結晶シリコンを形成し、この単結晶シリコン上に単位素子を集積するＳＯＩ技術が注目されている。
【００１７】
図３は従来の技術によるＳＯＩ基板に形成されたトランジスタを示す断面図である。
【００１８】
図３を参照すると、ＳＯＩ基板は支持基板３００上に絶縁層３０５が形成されており、前記絶縁層３０５上に低ドーピングｐ導電型の半導体層が形成されている。
【００１９】
そして、半導体素子（ＳＯＩ素子）として、前記半導体層に活性領域を定義するフィールド領域３１０が形成され、半導体層には、ソース及びドレイン領域３１５が存在し、その間にはボディー３２０が存在する。前記ボディー３２０上にはゲート絶縁膜３２５を挟んでゲート電極３３０が形成されている。前記ゲート電極３３０の側壁にはゲートスペーサ３３５が形成されている。
【００２０】
ＳＯＩ基板を利用して製造されたＳＯＩ素子は、通常のバルク基板を利用して製造された半導体素子に比べて小さい接合静電容量（ｊｕｎｃｔｉｏｎ  ｃａｐａｃｉｔａｎｃｅ）に従う高速化、メモリ素子でα−粒子（α−ｐａｒｔｉｃｌｅ）によるソフトエラー減少などの長所を有している。
【００２１】
しかし、ＳＯＩ構造は浮動体効果の問題点を有している。浮動体効果はデバイスのボディーが固定電位に連結されていないので、デバイスがデバイスの履歴に基づいて電化を取る場合に発生する。すなわち、トランジスタのソース及びドレイン領域全部がハイ論理レベル状態にある場合に、ボディー領域も同一の電圧に充電される。その後に、トランジスタのソース（またはドレイン）がロー論理レベルに素早く変わると、ソース（またはドレイン）領域とボディー領域の間の接合は順方向にバイアスされ、寄生バイポーラトランジスタが動作して漏洩電流を発生させる。
【００２２】
図４及び図５はＭＯＳトランジスタで、バイポーラトランジスタが作動して漏洩電流が発生することを示す。
【００２３】
図４を参照すると、ノードにハイ信号を貯蔵した状態で、ビットライン電圧をハイ状態に十分な時間（１μｓ乃至１００ｍｓ）印加した後に、短い時間（１ｎｓ乃至１０ｎｓ）にビットライン電圧をローに進行した場合に、アクセストランジスタがオフ状態にもかかわらず、浮動体効果によって漏洩電流が発生るすることを示す。すなわち、ノードでビットラインに漏洩電流が発生する。
【００２４】
図５を参照すると、ビットラインの動作電圧による漏洩電流を示すグラフである。
【００２５】
ゲート電極の長さを０．１１μｍにした。充電時間として１０ｍｓ程度とり十分な時間ビットライン動作電圧をハイに印加した後に、５ｎｓの短い時間、ビットライン動作電圧をローに印加した場合に、漏洩電流が発生することが分かる。
【００２６】
この場合に、ハイを貯蔵するセル内のデータがローに変換される誤動作が発生する。
【００２７】
【発明が解決しようとする課題】
本発明は、上述のような問題点を解決するために、ＳＯＩ基板を使用するＭＯＳトランジスタで、フローティングされているボディーを接地配線に連結することによって、浮動体効果を防止するＳＲＡＭセルを提供することに目的がある。
【００２８】
【課題を解決するための手段】
上述の目的を達成するための本発明のＳＲＡＭセルは、支持基板、前記支持基板上の絶縁層、及び前記絶縁層上の半導体層を有するＳＯＩ基板に形成される。前記半導体層内に形成される第１及び第２活性領域、および、ボディー延長部を限定するフィールド領域と、前記第１活性領域の上部を横切る一直線のワードラインと、前記第１活性領域及び前記第２活性領域の上部を横切り、前記ワードラインと接することなく、かつ、前記ワードラインと垂直方向に配置された第１ゲート電極と、前記第１活性領域及び前記第２活性領域の上部を横切り、前記ワードラインと接することなく、かつ、前記第１ゲート電極と平行に配置された第２ゲート電極と、前記第１活性領域内であって、前記ワードラインと前記第１ゲート電極との間に位置する第１導電型の第１ノード領域と、前記第１活性領域内であって、前記ワードラインと前記第２ゲート電極との間に位置する第１導電型の第２ノード領域と、前記第１活性領域内であって、前記第１ゲート電極と前記第２ゲート電極との間に位置する第１導電型の共通ソース領域と、前記第２活性領域内であって、前記第１ゲート電極と前記第２ゲート電極との間に位置する第２導電型の共通ソース領域と、前記第２活性領域内であって、前記第１ゲート電極と隣接し、前記第２導電型の共通ソース領域の反対側に位置する第２導電型の第１ドレイン領域と、前記第２活性領域内であって、前記第２ゲート電極と隣接し、前記第２導電型の共通ソース領域の反対側に位置する第２導電型の第２ドレイン領域と、含み、前記第１活性領域および第２活性領域は互いに分離して形成され、前記ボディー延長部は、第２導電型であり、前記ワードラインと交差する前記第１活性領域から延長した位置であり、かつ、前記ワードラインの下部と平行に配置され、前記第１導電型の共通ソース領域と連結することを特徴とする。
【００３０】
【発明の実施の形態】
上述の目的、特徴及び長所は添付した図面と関連した詳細な説明を通じてより明らかである。以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００３１】
図６は本発明によるＳＲＡＭセルを示す回路図である。
【００３２】
図６に示した本発明によって形成されたＳＲＡＭセルと図２に示した従来の技術によるＳＲＡＭセルを比較すると、本発明では、トランジスタＡＴ1のボディーがトランジスタＤＴ1のソースと連結されており、トランジスタＡＴ2のボディーがトランジスタＤＴ2のソースと連結されている。
【００３３】
具体的には、トランジスタＰＴ1及びトランジスタＰＴ2の共通ソースは電源ラインＶDDと連結される。トランジスタＰＴ1のドレインはノードＮ１と連結され、トランジスタＰＴ2のドレインはノードＮ２と連結される。トランジスタＰＴ1のゲートはトランジスタＤＴ1のゲート及びノードＮ２に連結され、トランジスタＰＴ2のゲートはトランジスタＤＴ2のゲート及びノードＮ１に連結されている。
【００３４】
アクセストランジスタＡＴ1のドレインはビットラインＢＬ１と連結され、ソースはノードＮ１に連結されている。同様に、アクセストランジスタＡＴ2のドレインはビットラインＢＬ２と連結され、ソースはノードＮ２と連結されている。アクセストランジスタＡＴ1及びＡＴ2のゲート電極は全部ワードラインＷＬと連結されている。
【００３５】
ドライバトランジスタＤＴ1のドレインはノードＮ１と連結され、ゲートは上述のように、プルアップトランジスタＰＴ1のゲート及びノードＮ２と連結されている。同様に、ドライバトランジスタＤＴ2のドレインはノードＮ２と連結され、ゲートは上述のように、プルアップトランジスタＰＴ2のゲート及びノードＮ１に連結されている。ドライバトランジスタＤＴ1及びトランジスタＤＴ2のソースは全部接地ラインＶSSに接続されている。
【００３６】
本発明は従来の技術と異なり、アクセストランジスタのボディーをドライバトランジスタのソースと連結することによって、アクセストランジスタのボディーがフローティングされた時に発生するバイポーラトランジスタの漏洩電流を抑制することができる。
【００３７】
図７乃至図９は本発明の一実施形態によるＳＲＡＭセルを示す平面図である。セルはミラー状に対称に繰り返して形成される。
【００３８】
図７は素子分離、第１導電層及びコンタクトプラグを示す平面図である。
【００３９】
図７を参照すると、活性領域６００ａ、６００ｂ、６００ｄを定義するフィールド領域６１０が形成されている。活性領域はｎ型トランジスタが形成される第１活性領域６００ａ、ｐ型トランジスタが形成される第２活性領域６００ｂ、ボディー延長部６００ｃ及びボディーピックアップ領域６００ｄで構成されている。
【００４０】
前記活性領域及びフィールド領域上には第１導電層６２０、６３０ａ、６３０ｂが配置されている。第１導電層はワードライン６２０及びゲート電極６３０ａ、６３０ｂを構成する。
【００４１】
ワードライン６２０は前記第１活性領域６００ａを横切ってトランジスタＡＴ1及びトランジスタＡＴ2に対するゲートを形成する。前記ワードライン６２０は上下にワードラインの両側壁から延長された突出部６２１を有する＋形状がある。また、前記ワードライン６２０の下部には前記ワードラインと平行に活性領域からなるボディー延長部６００ｃがアクセストランジスタＡＴ1、ＡＴ2のボディー領域６０１ａ、６０１ｂとドライバトランジスタＤＴ1、ＤＴ2の共通ソース領域６０３を連結するために形成されている。前記ボディー延長部６００ｃはワードライン６２０の幅より狭いことが望ましい。
【００４２】
第１ゲート電極６３０ａは前記ワードライン６２０と垂直に配置され、前記活性領域６００ａ、６００ｂの上部を横切ってトランジスタＤＴ1及びトランジスタＰＴ1に対するゲートを形成し、これらゲートを連結する。第２ゲート電極６３０ｂは前記第１ゲート電極と平行に配置され、前記活性領域６００ａ、６００ｂを横切ってトランジスタＤＴ2及びトランジスタＰＴ2のゲートを形成し、これらゲートを連結する。
【００４３】
第１導電層が形成された後には、前記第１導電層６２０、６３０ａ、６３０ｂ及びフィールド領域６１０をイオン注入マスクとして使用して活性領域６００ａ、６００ｂ、６００ｄにイオン注入されている。図面符号Ａ部分には、ｎ型で高ドーピングイオン注入されて、ｎ型イオン注入された活性領域（図面で、Ｎ＋で表示されている）が形成される。図面符号Ｂ部分には、ｐ型で高ドーピングされたイオン注入されて、ｐ型イオン注入された活性領域（図面で、Ｐ＋で表示されている）が形成される。
【００４４】
ｎ型イオン注入された活性領域（Ｎ＋領域）には、前記ワードライン６２０及び前記第１ゲート電極６３０ａの間の第１ノード領域６０２ａ、Ｎ１、前記ワードライン６２０及び前記第２ゲート電極６３０ｂの間の第２ノード領域６０２ｂ、Ｎ２、前記第１ゲート電極６３０ａ及び前記第２ゲート電極６３０ｂの間のトランジスタＤＴ1及びトランジスタＤＴ2の共通ソース領域６０３、前記ワードライン６２０と隣接し、前記第１ノード領域Ｎ１の反対側に配置されたトランジスタＡＴ1の第１ドレイン領域６０４ａ、前記ワードライン６２０と隣接し、前記第２ノード領域Ｎ２の反対側に配置されたトランジスタＡＴ2の第２ドレイン領域６０４ｂがある。
【００４５】
ｐ型イオン注入された活性領域（Ｐ＋領域）には前記第１ゲート電極６３０ａ及び前記第２ゲート電極６３０ｂの間のトランジスタＰＴ1及びトランジスタＰＴ2の共通ソース領域６０５、前記第１ゲート電極６３０ａと隣接し、前記共通ソース領域６０５の反対側に位置したトランジスタＰＴ1の第１ドレイン領域６０６ａ、前記第２ゲート電極６３０ｂと隣接し、前記共通ソース領域６０５の反対側に位置したトランジスタＰＴ2の第２ドレイン領域６０６ｂがある。注目する点は、従来の技術と比べて、前記ボディー延長部６００ｃと連結されたｐ型イオン注入領域であるボディーピックアップ領域６００ｄが追加にさらに形成されている。
【００４６】
ところで、本発明の目的は、前記アクセストランジスタＡＴ1、ＡＴ2のボディー領域６０１ａ、６０１ｂと前記ドライバトランジスタＤＴ1、ＤＴ2の共通ソース領域を電気的に連結することであって、前記ボディー延長部６００ｃと連結されたボディーピックアップ領域６００ｄとドライバトランジスタＤＴ1及びＤＴ2の共通ソース領域６０３の間には所望しないＰＮダイオードが形成されている。すなわち、ｎ型でイオン注入された共通ソース領域（６０３、Ｎ＋領域）と前記ボディー延長部６００ｃと連結されたｐ型でイオン注入されたボディーピックアップ領域（６００ｄ、Ｐ＋領域）の間にＰＮダイオードが形成されていることが分かる。このＰＮダイオードはアクセストランジスタのボディー領域６０１ａ、６０１ｂと連結されるボディーピックアップ領域６００ｄで、共通ソース領域６０３に電流経路を作ることにおいて、バリヤとして作用する。すなわち、ＰＮダイオードのしきい値電圧以上でのみ電流経路が作られるので、バリヤなしに電流経路を有するようにする追加的な工程が必要になる。
【００４７】
前記第１導電層６２０、６３０ａ、６３０ｂを含む基板の全面に層間絶縁膜が形成され、前記層間絶縁膜を貫通して導電性コンタクトプラグ（以下、コンタクトという）が形成されている。
【００４８】
前記コンタクトでは、前記トランジスタＡＴ1の第１ドレイン領域６０４ａに形成されたコンタクトＣＴ１ａ、前記トランジスタＡＴ2の第２ドレイン領域６０４ｂに形成されたコンタクトＣＴ１ｂ、前記第１ノード領域６０２ａ、Ｎ１に形成されたコンタクトＣＴ２ａ、前記第２ノード領域６０２ｂ、Ｎ２に形成されたコンタクトＣＴ２ｂ、前記第１ゲート電極６３０ａに形成されたコンタクトＣＴ３ａ、前記第２ゲート電極６３０ｂに形成されたコンタクトＣＴ３ｂ、前記トランジスタＰＴ1及びＰＴ2の共通ソース領域６０５に形成されたＣＴ４、前記トランジスタＰＴ1の第１ドレイン領域６０６ａに形成されたコンタクトＣＴ５ａ、前記トランジスタＰＴ２の第２ドレイン領域６０６ｂに形成されたコンタクトＣＴ５ｂ、前記トランジスタＤＴ1及びＤＴ2の共通ソース領域６０３に形成されたＣＴ６がある。
【００４９】
図８は前記図７の図面上に第２導電層６４０ａ、６４０ｂ、６５０、６６０を示した平面図である。前記第２導電層は相互連結ライン６４０ａ、６４０ｂ、電源ラインＶDD６５０、接地ラインＶSS６６０を構成する。
【００５０】
図７及び図８を参照すると、第１相互連結ライン６４０ａはコンタクトＣＴ２ａを通じて第１ノード領域６０２ａ、Ｎ１と連結され、コンタクトＣＴ５ａを通じてトランジスタＰＴ1の第１ドレイン領域６０６ａと連結され、コンタクトＣＴ３ｂを通じてトランジスタＤＴ2及びトランジスタＰＴ2のゲート電極６３０ｂと連結される。同様に、第２相互連結ライン６４０ｂはコンタクトＣＴ２ｂを通じて第２ノード領域６０２ｂ、Ｎ２と連結され、コンタクトＣＴ５ｂを通じてトランジスタＰＴ2の第２ドレイン領域６０６ｂと連結され、コンタクトＣＴ３ａを通じてトランジスタＤＴ1及びトランジスタＰＴ1のゲート電極６３０ａと連結される。
【００５１】
電源ラインＶDD６５０はトランジスタＰＴ1及びトランジスタＰＴ2の共通ソース領域６０５をコンタクトＣＴ４を通じて電源電圧と連結する。
【００５２】
接地ラインＶSS６６０はトランジスタＤＴ1及びトランジスタＤＴ2の共通ソース領域６０３をＣＴ６を通じて接地と連結する。
【００５３】
図９は図８の平面図に第３導電層であるビットライン６７０ａ、６７０ｂを示す平面図である。
【００５４】
図７、図８及び図９を参照すると、第１ビットライン６７０ａはコンタクトＣＴ１ａを通じてトランジスタＡＴ1の第１ドレイン領域６０４ａをビットライン電源に接続させる。同様に、第２ビットライン６７０ｂはコンタクトＣＴ１ｂを通じてトランジスタＡＴ2の第２ドレイン領域６０４ｂをビットライン電源に接続させる。
【００５５】
図１０は前記図７のＩ−Ｉ’ラインを取った断面図であり、図１１は前記図８のＩＩ−ＩＩ’ラインを取った断面図であり、図１２は図９のＩＩＩ−ＩＩＩ’ラインを取った断面図である。図１０乃至図１２の断面図は、理解の便宜のために、アクセストランジスタＡＴ1、ドライバトランジスタＤＴ1及びワードラインＷＬの方向に切断し、図面符号は図７乃至図９と重畳される部分は同一の図面符号を使用する。また、図７乃至図９で曲がった点は図１０乃至図１２で破線で示す。
【００５６】
図１０を参照すると、図７のＩ−Ｉ’ラインを取った断面図であって、ＳＯＩ半導体基板で素子分離工程、第１導電層形成及びコンタクトプラグ形成工程まで進行した断面図である。
【００５７】
ＳＯＩ基板は支持基板６０７、前記支持基板６０７上の絶縁層６０９及び前記絶縁層６０９上の低ドーピングｐ導電型の半導体層を含む。
【００５８】
前記半導体層に活性領域を定義するフィールド領域６１０を形成する。すなわち、前記半導体層をエッチングしてトレンチを形成し、前記トレンチを十分に充填する絶縁物を埋め込み、化学機械的研磨してフィールド領域６１０を形成する。
【００５９】
次に、前記基板の全面にゲート絶縁膜６１２及び第１導電層６２０、６３０ａを形成し、パターニングしてワードライン６２０、トランジスタＡＴ1のゲート電極６２０及びトランジスタＤＴ1のゲート電極６３０ａを形成する。前記第１導電層６２０、６３０ａはドーピングされたポリサイド、コバルトＣｏ、タングステンＷ、チタンＴｉ、ニケールＮｉ、タンタルＴａ、チタン窒化膜ＴｉＮ、タンタル窒化膜ＴａＮ、タングステン窒化膜ＷＮで構成された一群から選択された少なくとも一つを使用することができる。
【００６０】
次に、第１導電層６２０、６３０ａ及びフィールド領域６１０をイオン注入マスクとして使用して前記活性領域に低ドーピングイオン注入６３２を実施することができる。
【００６１】
次に、基板の全面にゲート絶縁膜を形成し、全面エッチングして前記第１導電層６２０、６３０ａの側壁にスペーサ６３４を形成することができる。
【００６２】
次に、感光膜パターン（図示せず）をイオン注入マスクとして利用して高ドーピングにイオン注入して、ｎ型イオン注入された活性領域６０２ａ、６０３、６０４ａを形成する。ｎ型イオン注入された活性領域には、第１ノード領域６０２ａ、トランジスタＤＴ1の共通ソース領域６０３、トランジスタＡＴ1の第１ドレイン領域６０４ａが図示されている。
【００６３】
次に、感光膜パターン（図示せず）をイオン注入マスクを利用して高ドーピングにｐ型イオン注入されたボディーピックアップ領域６００ｄを形成する。図７及び図１０を参照すると、前記アクセストランジスタＡＴ1のボディー領域６０１ａは前記ワードライン６２０ＷＬの下部に形成されたボディー延長部６００ｃを通じて高ドーピングにイオン注入されたｐ型ボディーピックアップ領域６００ｄと連結される。前記ｐ型ボディーピックアップ領域６００ｄは既に形成されたトランジスタＤＴ1の共通ソース領域６０３とＰＮダイオードを形成する。上述のように、前記ダイオードはしきい値電圧を有するので、バリヤない電流経路を形成することが必要である。
【００６４】
次に、前記基板にシリサイド工程を進行してシリサイド層６３６を形成することができる。基板にＴｉ、Ｃｏ及びＮｉで構成された金属物質の中から一つを蒸着した後に、急速熱処理（ＲＴＰ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）方法または炉（ｆｕｒｎａｃｅ）を利用した熱処理を実施することができる。
【００６５】
前記熱処理によって前記フィールド領域６１０及び前記スペーサ６３４上にある金属物質はシリサイド反応を起こさないが、前記活性領域６０２ａ、６０３、６０４及び前記第１導電層６２０、６３０ａ上にある金属物質は活性領域及び第１導電層とシリサイド化してＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ2のうちの一つであるシリサイド６３６を形成する。前記熱処理が完了した半導体基板に硫酸Ｈ2ＳＯ4と過酸化水素Ｈ2Ｏ2混合溶液で洗浄工程を進行することによって、シリサイド化反応を起こさなかった金属物質を除去する。前記シリサイド６３６は低い抵抗を有するので、素子の速度を速くするために使用される。これに加えて、本発明では、前記シリサイド６３６がＰＮダイオードの接合バリヤなしに、電流を流すようにする役割も遂行する。
【００６６】
次に、基板の全面に層間絶縁膜６３８を形成し、平坦化工程を進行する。次に、前記層間絶縁膜６３８を貫通して前記半導体基板の活性領域と連結されるコンタクトホールを形成し、導電性物質で前記コンタクトホールを充填し、コンタクトＣＴ１ａ、コンタクトＣＴ２ａ、コンタクトＣＴ６を形成する。前記コンタクトホールを形成する時に、上述のＰＮダイオード領域を過エッチングさせることができる。次に、コンタクトホールを導電物質で充填すれば、前記コンタクトＣＴ６によって上述のＰＮダイオードの接合バリヤなしに、導電させることができる。
【００６７】
図１１を参照すると、コンタクトを含む基板の全面に第２導電層を形成し、パターニングして接地ライン６６０、相互連結ライン６４０ａ、６４０ｂを形成する。
【００６８】
図１２を参照すると、前記第２導電層６４０ａ、６４０ｂ、６６０を含む基板の全面に第２層間絶縁膜６６５を形成し、コンタクトＣＴ１ａを形成する。
【００６９】
次に、前記コンタクトＣＴ１ａを含む基板の全面に第３導電層を形成し、パターニングして第１ビットライン６７０ａを形成する。
【００７０】
図１３及び図１４は本発明の実施形態において、ワードラインに＋字形状に突出部を形成した理由を説明する部分平面図である。
【００７１】
図１３はワードラインを従来のように、直線にする場合に、誤整列によってワードラインが上部に移動した場合の平面図である。ワードラインが誤整列によって活性領域が連結されれば、以後のシリサイド工程で電流経路が形成され、接地ラインＶSSに漏洩電流が増加して不良を誘発する。誤整列を防止するために、ワードラインの幅を広める方法もあるが、素子の集積化には望ましくない。
【００７２】
図１４はワードラインの両側壁から延長された突出部を形成する場合に、ワードラインが上部に移動する誤整列が発生した場合の平面図である。ワードラインが上部に移動する誤整列が発生しても、ワードラインの突出部によって漏洩電流を予防することができる。同様に、前記ワードラインが下部に移動する誤整列が発生した場合にも、ワードラインの突出部によって漏洩電流を予防することができる。
【００７３】
以上で説明した本発明は上述の実施形態及び添付した図面により限定されず、本発明の技術的思想を逸脱しない範囲内で多様な置換、変形及び変更が可能なことは、本発明が属する技術分野で通常の知識を持つ者において自明である。
【００７４】
【発明の効果】
上述のように、本発明は、ＳＯＩ半導体基板に形成したＳＲＡＭセルにおいて、アクセストランジスタのボディー領域を、活性領域を延長したボディー延長部を通じてドライバトランジスタのソースと連結させて不動体効果を除去することができる。
【００７５】
また、本発明はワードライン下部にボディー延長部を形成することによって、セル面積の増加なしに、アクセストランジスタのボディーとドライバトランジスタのソースを連結することができる。
【図面の簡単な説明】
【図１】  従来の技術によるＳＲＡＭのメモリセルを示す回路図。
【図２】  従来の技術によるＳＲＡＭセルを示す平面図。
【図３】  従来の技術によるＳＯＩ基板に形成されたトランジスタを示す断面図。
【図４】  ＭＯＳトランジスタでバイポーラトランジスタが作動して漏洩電流が発生することを示す図面。
【図５】  ＭＯＳトランジスタでバイポーラトランジスタが作動して漏洩電流が発生することを示す図面。
【図６】  本発明によるＳＲＡＭメモリセルを示す回路図。
【図７】  本発明の一実施形態によるＳＲＡＭセルを示す平面図。
【図８】  本発明の一実施形態によるＳＲＡＭセルを示す平面図。
【図９】  本発明の一実施形態によるＳＲＡＭセルを示す平面図。
【図１０】  図７のＩ−Ｉ’ラインを切断した断面図。
【図１１】  図８のＩＩ−ＩＩ’ラインを切断した断面図。
【図１２】  図９のＩＩＩ−ＩＩＩ’ラインを切断した断面図。
【図１３】  本発明の一実施形態でワードラインに＋字形状の突出部を形成した理由を説明する部分平面図。
【図１４】  本発明の一実施形態でワードラインに＋字形状の突出部を形成した理由を説明する部分平面図。
【符号の説明】
６００，６００ｂ，６００ｃ，６００ｄ  活性領域
６１０，６３０ａ，６３０ｂ  第１導電層
６４０ａ，６４０ｂ，６５０，６６０  第２導電層
６７０  第３導電層
ＡＴ  アクセストラジスタ
ＤＴ  ドライバトラジスタ
ＰＴ  プルアップトランジスタ
ＷＬ  ワードライン
ＢＬ  ビットライン
ＣＴ  コンタクトプラグ
Ｎ＋  ｎ型高ドーピング領域
Ｐ＋  ｐ型高ドーピング領域
Ｂ  ボディー領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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