(57)【特許請求の範囲】
【請求項１】
発振周波数を基準周波数で除して得られるデジタル値である分周比により発振回路をデジタル制御するＰＬＬ回路であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記発振回路の間に配設され、前記ＰＬＬ回路のループ利得を制御する第１の可変利得回路と、
前記位相比較器の出力の可変範囲内のデジタル値を設定するデジタル値設定手段と、
前記第１の可変利得回路と等価な利得を有する第２の可変利得回路と、
を備え、
前記デジタル値設定手段が設定したデジタル値を第２の前記可変利得回路で変換して、デジタル値の分周比から減じた後、前記第１の可変利得回路の出力値と加算して、前記発振回路の制御に用いる、
ことを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較器と前記第１の可変利得回路の間にデジタル低域通過フィルタを配設する、
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記位相比較器の出力の収束度合いを検出する収束検出回路をさらに備え、
前記収束検出回路による前記位相比較器の出力の収束度合いの検出結果に応じて、前記第１の可変利得回路及び前記第２の可変利得回路の利得を切り替える、
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
前記収束検出回路の検出結果を用い、前記位相比較器の出力が収束するまでの間は前記第１の可変利得回路及び前記第２の可変利得回路の利得を大きくし、前記位相比較器の出力が十分収束したことを検知したことに応答して前記第１の可変利得回路及び前記第２の可変利得回路の利得を小さくするよう利得切り替えを行なう、
ことを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
前記位相比較器と前記第１の可変利得回路の間にデジタル低域通過フィルタを配設する、
ことを特徴とする請求項４に記載のＰＬＬ回路。
【請求項６】
請求項１乃至５のいずれかに記載のＰＬＬ回路を備える、
ことを特徴とする無線通信装置。
【請求項７】
発振周波数を基準周波数で除して得られるデジタル値である分周比により発振回路をデジタル制御する位相調整方法であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の比較を行なう位相比較ステップと、
前記位相比較ステップにおける出力を変換する第１の可変利得増幅ステップと、
前記位相比較ステップにおける出力の可変範囲内のデジタル値を設定するデジタル値設定ステップと、
前記第１の可変利得増幅ステップと等価な利得を用いて該設定したデジタル値を変換する第２の可変利得増幅ステップと、
該変換した後のデジタル設定値をデジタル値の分周比から減じた後、前記第１の可変利得ステップの出力値と加算して、前記発振回路の制御に用いるステップと、
を有することを特徴とする位相調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、搬送波周波数を正確な周波数にロックさせておくためのＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）回路に係り、特に、デジタル制御発振器（ＤＣＯ）を用いて構成されるデジタル制御のＰＬＬ回路に関する。
【０００２】
さらに詳しくは、本発明は、位相比較器出力のビット数を極端に増やすことなくループを安定化するＰＬＬ回路に係り、特に、ループ利得を適切に制御してループ誤差の低減と収束の応答性の向上を実現するＰＬＬ回路に関する。
【背景技術】
【０００３】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくために、通常はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられる。データ通信や衛星通信などの分野においては、デジタル構成の位相比較器と低域通過フィルタと電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）から成るデジタルＰＬＬ回路が多用されるようになり、盛んに研究がなされている。
【０００４】
典型的なデジタルＰＬＬ回路は、デジタル位相比較器と低域通過フィルタと電圧制御発振器をループ状に接続して構成される。デジタル位相比較器が基準信号と電圧制御発振器の出力信号とを位相比較して、その位相差が小さくなるようその位相差に応じた電圧を発生し、電圧制御発振器の発振周波数を変化させるよう動作する。位相比較器の検出する位相差がゼロ又はその近傍となる状態が位相同期状態であり、同期が外れた状態から位相同期状態に達するまでが引き込み状態である（例えば、特許文献１を参照のこと）。なお、低域通過フィルタは、単に位相比較器の出力信号から高周波成分を取り除き平滑化した直流信号を生成するだけではなく、ＰＬＬの同期特性や応答特性を決定し、そのカットオフ周波数などの設定次第でループ・ゲインが決定され、同期状態の安定度や引き込みに要する時間を左右する重要な要素である。
【０００５】
従来のデジタルＰＬＬ回路の多くは、電圧制御発振器以外のコンポーネントをデジタル回路で集積化した、デジタル回路とアナログ回路が並存する（ハイブリッド型）ＰＬＬ−ＩＣとして実現される。この場合、位相比較器はロジックで構成したデジタル位相比較器であり、位相比較器の出力はチャージ・ポンプにより３状態の出力となる。位相比較器をリニアで動作させるにはドレイン・ソース間電圧ＶDSを消費するため、低電圧には不向きとされている。
【０００６】
近年では、半導体プロセスの微細化に伴い、アナログ電圧で制御するＶＣＯをデジタル制御発振器（Ｄｉｇｉｔａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）に置き換えた、フルデジタル構成のＰＬＬ回路が着目されつつある。図７には、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ  ＰＬＬ回路の構成例を示している。同図において、分周比のＦｒａｃｔｉｏｎａｌ成分に相当する時間差をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ成分をアキュムレータ回路でそれぞれデジタル値に変換し、検出したこれらの分周比に相当するデジタル値をさまざまな手法でフィードバックし、ＤＣＯをデジタル的に制御する（例えば、非特許文献１を参照のこと）。
【０００７】
この種のデジタルＰＬＬでの位相比較は、基準信号の各周期において、デジタル値に変換された分周比と発振周波数の小数点表示されたクロックの各累積加算値のデジタル値での減算処理になるため、その可変レンジはビット数で制約される。このため、可変範囲を超えるような領域での位相比較処理は不正確となり、ループを不安定にしてしまう。さらに、発振周波数を基準周波数で割って得られる分数分周比に相当するデジタル値を使ってＤＣＯの制御を行なう場合、ループ利得は位相比較器の出力と分数分周比の比となる。よって、クローズド・ループでの誤差を低減するためにループ利得を大きくしようとすると、位相比較器の出力値を表現するビット数を増やす必要がある。
【０００８】
また、ループ利得を大きく設定すると、収束のための応答時間が長くなる。よって、各無線システムで要求される時間内に精度良く収束させるために、負帰還を利用したシステムではループ利得を切り替えることが一般的に行なわれている。すなわち、初期段階では比較的小さなループ利得を設定するが、収束が進むとより大きなループ利得に切り替える。ここで、問題になるのがループ利得を切り替えた際の不連続であり、収束を遅らせる原因となる。そこで、図８に示すようにループ利得を切り替える方法が提案されている（例えば、特許文献２、非特許文献２を参照のこと）。但し、図示の例では、切り替え時のφＥの連続性は考慮されているものの、大きなループ利得を得るためには、加算器のビット数を位相比較器に比べ、多ビットにする必要がある。
【０００９】
【特許文献１】特開平８−１４８９９４号公報、段落０００２、図１４
【特許文献２】米国特許第６８５１４９２号明細書
【非特許文献１】Ｒ．Ｂ．Ｓｔａｓｚｅｗｓｋｉ ｅｔ  ａｌ．“Ａｌｌ−Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｄｏｍａｉｎ  ＴＸ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒ  ｆｏｒ  Ｂｌｕｅｔｏｏｔｈ  Ｒａｄｉｏｓ  ｉｎ  ０．１３μｍ  ＣＭＯＳ”（ＩＳＳＣＣ２００４  Ｄｉｇｅｓｔ）
【非特許文献２】ＩＳＳＣＣ  ２００７  Ｓｈｏｒｔ  Ｃｏｕｒｓｅ  ｏｎ  Ａｎａｌｏｇ， Ｍｉｘｅｄ−Ｓｉｇｎａｌ，ａｎｄ  ＲＦ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ  ｉｎ  Ｎａｎｏｍｅｔｅｒ  ＣＭＯＳテキストのＦｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒｓ  ｉｎ  Ｎａｎｏｍｅｔｅｒ  ＣＭＯＳ章
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ＤＣＯを用いて構成される、デジタル制御の優れたＰＬＬ回路を提供することにある。
【００１１】
本発明のさらなる目的は、位相比較器出力のビット数を極端に増やすことなくループを安定化することができる、デジタル制御の優れたＰＬＬ回路を提供することにある。
【００１２】
本発明のさらなる目的は、ループ利得を適切に制御してループ誤差の低減と収束の応答性の向上を実現することができる、デジタル制御の優れたＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、上記課題を参酌してなされたものであり、発振周波数を基準周波数で除して得られるデジタル値である分周比により発振回路をデジタル制御するＰＬＬ回路であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の比較を行なう位相比較器と、
前記ＰＬＬ回路のループ利得を制御するループ利得制御手段と、
前記位相比較器の出力を収束させる出力収束手段と、
を具備することを特徴とするＰＬＬ回路である。
【００１４】
従来のデジタルＰＬＬ回路の多くはデジタル回路とアナログ回路が並存するハイブリッド型であるが、近年では、アナログ電圧で制御するＶＣＯをＤＣＯに置き換えた、フルデジタル構成のＰＬＬ回路が着目されつつある。
【００１５】
デジタルＰＬＬでの位相比較は、基準周波数の各周期において、デジタル値に変換された分周比と発振周波数の小数点表示されたクロック数の各累積加算値のデジタル値での減算処理になり、その可変レンジはビット数で制約されることから、このため、可変範囲を超えるような領域での位相比較処理は不正確となり、ループを不安定にしてしまう。また、クローズド・ループでの誤差を低減するためにループ利得を大きくしようとすると、位相比較器の出力値を表現するビット数を増やす必要があるとともに、収束のための応答時間が長くなる。負帰還を利用したシステムではループ利得を切り替えることが一般的に行なわれているが、問題になるのは、ループ利得を切り替えた際の不連続であり、収束を遅らせる原因となる。
【００１６】
本発明に係るＰＬＬ回路は、印加されるデジタル信号に応じて発振周波数が変化する発振回路（ＤＣＯ）と、発振周波数を基準周波数で除して得られるデジタル値である分周比と発振周波数の小数点表示されたクロック数の各累積加算値の比較を行なう位相比較器と、位相比較器の出力を増幅する第１の可変利得回路を備え、位相比較器出力を増幅した後、発振周波数を基準周波数で除して得られるデジタル値である分周比により発振回路を制御する構成となっている。なお、発振周波数のクロック数を小数点表示するためには、発振周波数１クロック未満の時間差に関しては、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で別途検出することによって実現される。
【００１７】
ここで、位相比較器における位相比較は、基準信号の各周期において、デジタル値に変換された分周比と発振周波数の小数点表示されたクロック数の各累積加算値のデジタル値での減算処理になるため、その可変レンジは位相比較器のビット数で制限される。ループの安定性を確保するためには、位相比較器の出力をこの可変レンジの中央付近に能動的に収束させたい。
【００１８】
また、第１の可変利得回路の利得をより小さくすることで、オープン・ループの利得が大きくなり、位相誤差の低減と低位相雑音化を実現することができるが、位相比較器の出力ビット数を増やす必要がある。
【００１９】
そこで、本発明に係るＰＬＬ回路は、位相比較器の出力を所望の目標値に収束させるための機構を設けることにより、オープン・ループの利得を大きくして位相誤差を低減させつつ、位相比較器の出力のビット数を抑圧するようにしている。具体的には、ループ利得制御手段として、前記位相比較器と前記発振回路の間に配設された第１の可変利得増幅回路を備えている。また、ＰＬＬ回路は、位相比較器出力の可変範囲内のデジタル値を設定するデジタル値設定手段と、第１の可変利得回路と等価な利得を有する第２の可変利得回路を備え、設定したデジタル値を第２の可変利得回路で変換して、デジタル値の分周比から減じた後、第１の可変利得回路の出力値と加算した後、発振回路の制御に用いる構成になっている。
【００２０】
すなわち、本発明に係るＰＬＬ回路は、位相比較器と発振回路間に配設された第１の可変利得回路によってループ利得を変え、その際、位相比較器の出力であるデジタル値が可変範囲に収まるように、分周比と設定値から計算されるデジタル値を発振回路の制御データに加算するように構成されており、位相比較器の出力であるデジタル値のビット数を増やすことなく、ループ利得を大きくすることができる。さらに、位相比較器の出力を可変範囲内の任意の設定値に収束させることができるので、安定性を改善することが可能である。
【００２１】
また、本発明に係るＰＬＬ回路は、位相比較器の後段にデジタル低域通過フィルタを配設するようにしてもよい。このデジタル低域通過フィルタは、位相比較器の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、発振回路の出力での帯域外雑音への影響を低減することができる。
【００２２】
また、本発明に係るＰＬＬ回路は、位相比較器の出力の収束度合いを検出する収束検出回路をさらに備え、収束検出回路による位相比較器の出力の収束度合いの検出結果に応じて、第１の可変利得回路及び第２の可変利得回路の利得を切り替えるように構成してもよい。雑音低減と収束応答は、オープン・ループの利得に関してトレード・オフの関係にあり、低雑音化のためには利得を大きく設定したい一方、高速収束のためには利得は小さくする必要がある。収束検出回路の検出結果を用い、収束するまでの間はオープン・ループ利得を小さくして高速収束を実現することができ、十分収束したことを検知した後、オープン・ループ利得を大きくするよう第１の可変利得回路及び第２の可変利得回路の利得を切り替えることによって、低雑音化を実現することができる。また、この場合も、位相比較器の後段にデジタル低域通過フィルタを配設することによって、位相比較器の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけて、発振回路の出力での帯域外雑音への影響を低減することができる。
【００２３】
本発明に係るＰＬＬ回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【発明の効果】
【００２４】
本発明によれば、位相比較器出力のビット数を極端に増やすことなくループを安定化することができる、デジタル制御の優れたＰＬＬ回路を提供することができる。
【００２５】
本発明に係るＰＬＬ回路は、位相比較器出力を所望の設定値に収束させることができるので、ループの安定性を改善することができる。
【００２６】
また、本発明に係るＰＬＬ回路は、デジタル・フィルタを備えて最適なループ帯域を設定することで、位相比較器で発生する位相誤差の影響を低減することができる。
【００２７】
また、本発明に係るＰＬＬ回路は、ループの収束度合いに応じてループ利得を可変にすることができるので、ＰＬＬの高速ロックを実現することができる。この場合も、デジタル・フィルタを用いて最適なループ帯域を設定することによって、位相比較器で発生する位相誤差の影響を低減することができる。
【００２８】
また、本発明に係るＰＬＬ回路を用いることによって、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【００２９】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００３１】
図１には、本発明の一実施形態に係るデジタルＰＬＬ回路１００の構成を示している。デジタルＰＬＬ回路１００は、基本的には、入力デジタル値に応じて発振周波数を制御するＤＣＯ（Ｄｉｇｉｔａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）１０２と、基準信号の周波数とＤＣＯ１０２の発振周波数との位相比較を行なう位相比較器１０１と、位相比較器１０１の出力を増幅する第１の可変利得回路１０３で構成される。
【００３２】
位相比較器１０１は、基準信号と、ＤＣＯ１０２の発振信号（ＲＦ  ＯＵＴ）との位相比較処理として、基準信号の各周期において、デジタル信号で与えられる分周比と発振周波数の小数点表示されたクロック数の各累積加算値の減算処理を行う。位相比較器１０１の出力は第１の可変利得回路１０３を通して増幅された後、ＤＣＯ１０２の発振周波数を制御する制御電圧信号としてＤＣＯ１０２に帰還される。この帰還ループにより、基準信号の各周期において、ＤＣＯ１０２の発振周波数のクロック数が分周比と等価になるように収束する。すなわち、基準信号の周波数に分周比を乗じた周波数がＤＣＯ１０２から出力される。
【００３３】
図示のように、ＤＣＯ１０２の入力は、第１の可変利得回路１０３を介して位相比較器１０１の出力に接続されている。デジタルＰＬＬの場合、位相比較器１０１における位相比較は、基準周波数の各周期において、デジタル値に変換された分周比と発振周波数の小数点表示されたクロック数の各累積加算値の減算処理になるため、その可変レンジは位相比較器１０１のビット数で制限される（前述）。位相比較器１０１の出力がＵｎｓｉｇｎｅｄ（符号なし）の１０ビットの場合、出力レベルは０〜１０２３の１０２４通りとなるが、ループの安定性を確保するためには、位相比較器１０１の出力をこの可変レンジの中央である５１２付近に能動的に収束させたい。
【００３４】
この第１の可変利得回路１０３の利得Ｇ1をより小さく設定することにより、ＤＣＯ回路１０２の入力から位相比較器１０１の出力までの利得をより大きくすることが可能になる。つまり、ＤＣＯ回路１０２の入力から位相比較器１０１の出力までの利得を相殺する利得分Ｇ1を第１の可変利得回路１０３で発生させ、クローズド・ループの利得を１にすることで負帰還ループとして動作する。そして、第１の可変利得回路１０３の利得Ｇ1をより小さくすることで、オープン・ループの利得自身は大きくなり、誤差の小さい負帰還ループが実現される。
【００３５】
また、第１の可変利得回路１０３は、位相比較器１０１の出力に現れるデジタル特有の量子化誤差に起因する位相誤差を減衰する方向に動作するので、低位相雑音化にも貢献する。
【００３６】
一方、ＤＣＯ回路１０２は発振周波数を基準周波数で除して得られるデジタル値で表現される分周比で制御されるため、位相比較器１０１の出力は、この分周比にオープン・ループの利得を乗じた値となる。よって、誤差の小さな負帰還ループを構成するために、オープン・ループの利得を大きくすると、位相比較器１０１の出力は非常に大きな値となる。つまり、位相比較器１０１における出力の可変範囲を十分得るためには、位相比較器１０１力のデジタル値を表現するためのビット数は、より多ビットなものになってしまう。
【００３７】
そこで、図１に示したデジタルＰＬＬ回路は、位相比較器１０１の出力を所望の目標値に収束させるための機構を設けることにより、オープン・ループの利得を大きくして位相誤差を低減させつつ、位相比較器１０１の出力のビット数を抑圧するようにしている。具体的には、位相比較器１０１の出力の可変範囲内のデジタル値を設定値Ａとして設定する手段１０４と、分周比Ｎを入力する手段１０６を持ち、設定値Ａを第１の可変利得回路１０３と等価な利得Ｇ2を有する第２の可変利得回路１０５で変換し、第１の加算回路１０７で分周比Ｎから減じた後、第２の加算回路１０８で第１の可変利得回路１０３の出力と加算するようにしている。
【００３８】
第１の可変利得回路１０３の出力をＸ、第１の加算回路１０７の出力をＹ、第２の加算回路１０８の出力をＺとすると、第２の加算回路１０８での演算は下式（１）の通りとなる。
【００３９】
【数１】
0004420094.tif 000002
【００４０】
例えば、搬送波周波数を３．４ＧＨｚとし、基準周波数を５０ＭＨｚとすると、分周比Ｚ（＝Ｎ）は６８である。
【００４１】
ここで、第１の加算回路１０７は、設定値Ａを第１の可変利得回路１０３で増幅した後に分周比Ｎから減じるので、その演算は下式（２）の通りとなる。
【００４２】
【数２】
0004420094.tif 000003
【００４３】
また、第２の加算回路１０８の出力Ｚは分周比に等しく（Ｚ＝Ｎ）収束し、第１の可変利得回路１０３と第２の可変利得回路１０５の利得は等価であることから（Ｇ1＝Ｇ2）、上式（１）は次式（３）のように変形することができる。
【００４４】
【数３】
0004420094.tif 000004
【００４５】
上式（３）から、位相比較器１０１の出力を、設定値Ａに能動的に収束させることができることが分かる。
【００４６】
位相比較器１０１の出力の整数部を例えば１０ビットのＵｎｓｉｇｎｅｄ（符号なし）のデジタル値（０：１０２３）で表現する場合、位相比較器１０１の整数部の可変レンジは、０〜１０２３となる。手段１０４において設定値Ａに例えばその中点となる５１２を設定することにより、位相比較器１０１は可変レンジのほぼ中点で動作することになるので、安定した動作を行なうことが可能となる。
【００４７】
しかも、第１の可変利得回路１０３は、オープン・ループの利得を相殺する利得を持つ。このため、オープン・ループの利得を大きく設定した場合でも、後段の第２の加算回路１０８は、位相比較器１０１のビット数より多くする必要はない。
【００４８】
図２には、本発明の他の実施形態に係るデジタルＰＬＬ回路１００−２の構成を示している。これは、図１に示したデジタルＰＬＬ回路１００の構成に加え、位相比較器１０１及び第１の可変利得回路１０３の間にデジタル低域通過フィルタ１０９を備えている。これにより、位相比較器１０１の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、ＤＣＯ回路１０２出力での帯域外雑音への影響を低減することができる。また、デジタル・フィルタであることから、カットオフ周波数を比較的容易に変更することができるため、複数の無線システムを共用するリコンフィギャラブル（再構成可能）ＲＦに適合することができる構成であると思料する。
【００４９】
また、図３には、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路１００−３の構成を示している。これは、図１に示したデジタルＰＬＬ回路１００の構成に加え、収束検出回路１１０を備えている。収束検出回路１１０は、位相比較器１０１の出力の収束度合いを検出し、その収束度合いに応じて、第１の可変利得回路１０３及び第２の可変利得回路１０５の利得を、利得切り替え信号１１１を介して切り替えるようになっている。
【００５０】
雑音低減と収束応答は、オープン・ループの利得に関してトレード・オフの関係にある。すなわち、低雑音化のためには利得を大きく設定したい一方、高速収束のためには、利得は小さくする必要がある（前述）。そこで、図３に示した構成において、収束の度合いに応じてオープン・ループの切り替えを行なうようにしている。
【００５１】
初期状態から位相比較器１０１の出力がある程度まで収束するまでの間はオープン・ループ利得を小さくしておく（言い換えれば、可変利得回路１０３及び１０５の利得Ｇ1（＝Ｇ2）を大きくしておく）。その後、十分収束したことを収束検出回路１１０で検知した後、オープン・ループ利得を大きくするように、利得切り替え信号１１１を介して第１の利得可変回路１０３及び第２の利得可変回路１０５に対して利得の切り替えを指示する。これによって、高速収束及び低雑音化をともに実現することができる。
【００５２】
ここで、第１の可変利得回路１０３及び第２の可変利得回路１０５の利得が常に等価になるよう制御することで、上式（３）式が成立する。したがって、利得の切り替え時にも、位相比較器１０１の出力、及び、ＤＣＯ回路１０２の入力のデジタル値に不連続が生じることもなく、安定した収束を実現することが可能である。
【００５３】
また、図４には、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路１００−４の構成を示している。これは、図３に示したデジタルＰＬＬ回路１００−３の構成に加え、位相比較器１０１及び第１の可変利得回路１０３の間にデジタル低域通過フィルタ１０９を備えている。これにより、位相比較器１０１の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、ＤＣＯ回路１０２出力での帯域外雑音への影響を低減することができる。また、デジタル・フィルタであることから、カットオフ周波数を比較的容易に変更することができるため、複数の無線システムを共用するリコンフィギャラブル（再構成可能）ＲＦに向いた構成であると思料する。
【００５４】
図５には、図４に示したデジタルＰＬＬ回路１００−４において、可変利得Ｇ1（＝Ｇ2）を１／２9に固定した場合の位相比較器１０１の出力のシミュレーション結果を示している。図示のグラフは、横軸に時間を、縦軸に位相比較器１０１の出力デジタル値をとっている。また、同図下は、位相比較器１０１の出力デジタル値の５００〜５４０の範囲で縦軸のスケールを拡大して示している。
【００５５】
また、図６には、図４に示したデジタルＰＬＬ回路１００−４において、位相比較器１０１の出力の収束度合いに応じて、可変利得Ｇ1（＝Ｇ2）を１／２6から１／２9への切り替えを行なった場合の位相比較器１０１の出力のシミュレーション結果を示している。図示のグラフは、横軸に時間を、縦軸に位相比較器１０１の出力デジタル値をとっている。また、同図下は、位相比較器１０１の出力デジタル値の５００〜５４０の範囲で縦軸のスケールを拡大して示している。
【００５６】
図５と図６を比較すれば明らかなように、位相比較器１０１の出力の収束度合いに応じて可変利得Ｇ1（＝Ｇ2）を１／２6から１／２9への切り替えを行なうことにより、１０マイクロ秒以内で十分に出力が収束しており、位相比較器１０１の応答が高速化されることが分かる。
【００５７】
これまで、位相比較器出力のビット数を極端に増やすことなくループを安定化するＰＬＬ回路について説明してきた。図１〜図４などに示したＰＬＬ回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。これらのデジタルＰＬＬ回路を搭載することができる無線通信装置の構成例を図９に示しておく。
【産業上の利用可能性】
【００５８】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【００５９】
本発明に係るＰＬＬ回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。
【００６０】
本明細書では、デジタルＰＬＬ回路を無線通信端末において搬送波周波数の周波数及び位相を追従（ロック）させるために使用する場合を例にとって説明してきたが、本発明の要旨はこれに限定されるものではない、デジタルＰＬＬ回路の多くはその出力がクロックとして利用されるが、無線通信端末以外にも、デジタルテレビやＡＶアンプなどに用いられるＩＥＥＥ１３９４、ＨＤＭＩ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）などのデジタル・インターフェースで伝送されたクロックの再生に適用することができる。
【００６１】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明の一実施形態に係るデジタルＰＬＬ回路１００の構成を示した図である。
【図２】図２は、本発明の他の実施形態に係るデジタルＰＬＬ回路１００−２の構成を示した図である。
【図３】図３は、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路１００−３の構成を示した図である。
【図４】図４は、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路１００−３の構成を示した図である。
【図５】図５は、図４に示したデジタルＰＬＬ回路１００−４において、可変利得Ｇ1（＝Ｇ2）を１／２9に固定した場合の位相比較器１０１出力でのシミュレーション結果を示した図である。
【図６】図６は、図４に示したデジタルＰＬＬ回路１００−４において、位相比較器１０１の出力の収束度合いに応じて、可変利得Ｇ1（＝Ｇ2）を１／２6から１／２9への切り替えを行なった場合の位相比較器１０１出力でのシミュレーション結果を示した図である。
【図７】図７は、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ  ＰＬＬ回路の構成例を示した図である。
【図８】図８は、デジタルＰＬＬ回路においてループ利得を切り替える方法を説明するための図である。
【図９】図９は、本発明に係るデジタルＰＬＬ回路を搭載する無線通信装置の構成例を示した図である。
【符号の説明】
【００６３】
１００、１００−１、１００−２、１００−３、１００−４…デジタルＰＬＬ回路
１０１…位相比較器
１０２…ＤＣＯ
１０３…第１の可変利得回路
１０４…デジタル値設定手段
１０５…第２の可変利得回路
１０６…分周比入力手段
１０７…第１の加算回路
１０８…第２の加算回路
１０９…デジタル低域通過フィルタ
１１０…収束検出回路
１１１…利得切り替え信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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