(57)【特許請求の範囲】
【請求項１】
外部クロックと内部クロックとの位相差を比較する位相比較器と、
前記位相比較器からの出力信号により遅延時間を制御するアップダウンカウンタと、
前記外部クロックの遅延を制御して前記内部クロックとするため、前記アップダウンカウンタのビット出力に接続した複数個の単位遅延回路が縦続接続された遅延ラインと、
を備え、
前記複数個の単位遅延回路のそれぞれは、前記アップダウンカウンタのビット出力の何れか１つにより制御することで前記単位遅延回路の１個分の遅延の追加をするかしないかを実現するように構成されており、
前記遅延ラインは、前記アップダウンカウンタの同一ビットの出力により制御される前記単位遅延回路が隣り合わないように接続されており、前記アップダウンカウンタのビット出力の変化によって前記単位遅延回路の１個分の遅延追加となる状態に変化するとき、不安定な状態の前記単位遅延回路が直列接続のうちの一つおきとなることで連続しないように、前記縦続接続された複数個の単位遅延回路のそれぞれは前記アップダウンカウンタのビット出力の何れか１つにより制御されることで当該単位遅延回路の１個分の遅延を追加するかしないかが調整され、
これによって、前記遅延ラインは、前記アップダウンカウンタの出力変化時点に前記遅延ライン上にあった信号の制御したい遅延量に対するずれが前記単位遅延回路の１個分の遅延量に抑えられる
遅延同期ループ回路。
【請求項２】
前記複数個の単位遅延回路のそれぞれは、クロック信号を伝送する論理素子と、前記論理素子ごとに設けられた容量素子と、前記論理素子の出力に１つの前記容量素子を接続するかしないかを切り替えるスイッチを備え、前記スイッチを介して前記容量素子を前記論理素子の出力に接続するかしないかを全ての容量素子について前記アップダウンカウンタのビット出力の何れか１つにより制御することで前記単位遅延回路の１個分の遅延の追加をするかしないかを実現するように構成されている
請求項１に記載の遅延同期ループ回路。
【請求項３】
前記アップダウンカウンタの最上位ビットが「０」でそれ以外のビットが全て「１」である状態から前記アップダウンカウンタの最上位ビットが「１」でそれ以外のビットが全て「０」である状態に変化するとき、不安定な状態の前記単位遅延回路が一つおきに配置されるように、前記複数個の単位遅延回路のそれぞれと前記アップダウンカウンタのビット出力との接続関係がとられている
請求項１または請求項２に記載の遅延同期ループ回路。
【請求項４】
前記アップダウンカウンタの最上位ビットが「０」でそれ以外のビットが全て「１」である状態から前記アップダウンカウンタの最上位ビットが「１」でそれ以外のビットが全て「０」である状態に変化するとき、この変化時点に前記遅延ライン上にある信号の制御したい遅延量に対するずれが前記単位遅延回路の１個分の遅延量に抑えられるように、前記複数個の単位遅延回路のそれぞれと前記アップダウンカウンタのビット出力との接続関係がとられている
請求項１または請求項２に記載の遅延同期ループ回路。
【請求項５】
前記アップダウンカウンタの最上位ビットが「０」でそれ以外のビットが全て「１」である状態から前記アップダウンカウンタの最上位ビットが「１」でそれ以外のビットが全て「０」である状態に変化するとき、この変化時点に前記遅延ライン上にある信号がオフ状態の前記単位遅延回路を連続して通過しないように、前記複数個の単位遅延回路のそれぞれと前記アップダウンカウンタのビット出力との接続関係がとられている
請求項１または請求項２に記載の遅延同期ループ回路。
【請求項６】
前記遅延ラインは、前記アップダウンカウンタから出力される複数ビットのうち最上位のビットの出力により制御される複数の前記単位遅延回路が、前記複数個の単位遅延回路の直列の接続における一つおきの位置に配置されており、
最下位のビットの出力により制御される１つの前記単位遅延回路が、前記複数個の単位遅延回路の直列の接続における中央の位置に配置されている
請求項１から請求項５の何れか一項に記載の遅延同期ループ回路。
【請求項７】
前記遅延ラインの入力側に、前記アップダウンカウンタのオーバフローを表す出力信号によって制御される遅延再調整部が配置されており、
前記遅延ラインでは前記単位遅延回路の１個分の遅延による細かい幅での遅延調整が可能であるとともに、前記遅延再調整部では前記前記遅延ラインでの遅延調整よりも大きな幅での遅延調整が可能に構成されている
請求項１から請求項６の何れか一項に記載の遅延同期ループ回路。
【請求項８】
前記遅延再調整部は、縦続接続された２つの遅延ラインおよび各遅延ラインの入出力の何れかを選択する３つのスイッチを有し、前記スイッチを前記オーバフローを表す出力信号に基づいて制御することで、通常状態、前記遅延ラインにて調整可能な遅延量を超え、さらに遅延させたい場合、あるいは速めたい場合の、３つの状態の切り替えが可能になっており、
通常動作状態にて前記遅延ラインで調整可能な遅延量を超えてしまった場合、前記遅延再調整部において、前記内部クロックの位相を速めたい場合であれば前記２つの遅延ラインの１段目での遅延分をさらに速め、前記内部クロックの位相を遅らせたい場合であれば前記２つの遅延ラインの２段目での遅延分をさらに遅らせるように調整をし、
この後に、再び前記遅延ラインにて調整を行なう
請求項７に記載の遅延同期ループ回路。
【請求項９】
内部クロックによって表示タイミングが制御される表示部と、
外部クロックと位相が同期した前記内部クロックを前記表示部に与えるため、前記外部クロックと前記内部クロックとの位相差を比較する位相比較器、前記位相比較器からの出力信号により遅延時間を制御するアップダウンカウンタ、前記外部クロックの遅延を制御して前記内部クロックとするため、前記アップダウンカウンタのビット出力に接続した複数個の単位遅延回路が縦続接続された遅延ラインを有する遅延同期ループ回路と、
を備え、
前記複数個の単位遅延回路のそれぞれは、前記アップダウンカウンタのビット出力の何れか１つにより制御することで前記単位遅延回路の１個分の遅延の追加をするかしないかを実現するように構成されており、
前記遅延ラインは、前記アップダウンカウンタの同一ビットの出力により制御される前記単位遅延回路が隣り合わないように接続されており、前記アップダウンカウンタのビット出力の変化によって前記単位遅延回路の１個分の遅延追加となる状態に変化するとき、不安定な状態の前記単位遅延回路が直列接続のうちの一つおきとなることで連続しないように、前記縦続接続された複数個の単位遅延回路のそれぞれは前記アップダウンカウンタのビット出力の何れか１つにより制御されることで当該単位遅延回路の１個分の遅延を追加するかしないかが調整され、
これによって、前記遅延ラインは、前記アップダウンカウンタの出力変化時点に前記遅延ライン上にあった信号の制御したい遅延量に対するずれが前記単位遅延回路の１個分の遅延量に抑えられる
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部クロックと内部クロックとの同期を保つ遅延同期ループ回路およびこれを用いた表示装置に関する。
【背景技術】
【０００２】
クロック同期システムで適用されるクロックジェネレータは、遅延同期ループ回路(Delay Locked Loop、以下「ＤＬＬ」と言う。)で代表されるように、外部データ（例えば、外部クロック）と内部クロックの同期を保つために必要不可欠な要素回路である。ＤＬＬを構成する回路の中でも、位相ずれの調整を行う遅延制御ラインは、ＤＬＬの最高動作周波数、または出力ジッタを決定する重要な部分である（例えば、特許文献１参照。）。
【０００３】
図８は、クロックジェネレータの例としてデジタル方式によるＤＬＬを説明するブロック図である。デジタル方式は低電圧動作、低ジッタといった観点からアナログ方式より優れており、近年盛んに研究開発が行われている。ＤＬＬは、外部クロックと内部クロックとの位相差を比較する位相比較器１、位相比較器１からの出力信号ＵＰおよびＤＮにより遅延時間を制御するアップ/ダウンカウンタ(以下、「カウンタ」と言う。)２、遅延時間の調整を行うデジタル制御遅延ライン３、そしてクロックドライバ４から構成されている。
【０００４】
この例では、カウンタは４ｂｉｔとし、デジタル制御遅延ラインを構成する単位遅延回路（以下、「Delay-Cell」と言う。）は１５個であり、カウンタ出力信号のＬＳＢに１個、２ｎｄ ｂｉｔに２個、３ｒｄ ｂｉｔに４個、ＭＳＢに８個のDelay-Cellがそれぞれ接続されている。
【０００５】
図９は、デジタル制御遅延ラインを構成するDelay-Cellの例を示す回路図である。Delay-Cellは、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、スイッチＳＷ１、ＳＷ２、容量Ｃ１、Ｃ２より構成されている。
【０００６】
Delay-Cellは、カウンタ２からの出力信号ｎ ｂｉｔのレベルにより容量Ｃ１およびＣ２を遅延ラインに接続するかしないかを切り替えることで、遅延量の調整を実現している。
【０００７】
図１０は、デジタル方式ＤＬＬのタイミングチャートである。この図をもとに位相調整の動作原理を説明する。外部クロックＣＬＫEXTより内部クロックＣＬＫINTの方が遅れている場合(期間１)は、信号ＤＮが”Ｈ”レベルとなり、カウンタ２はダウンカウントしていく。これにより、遅延調整用の容量(図９のＣ１およびＣ２)が次々と遅延ラインから切り離され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTとの位相差は縮まっていく。
【０００８】
逆に、内部クロックＣＬＫINTが外部クロックＣＬＫEXTを追い越してしまった場合(期間２)は信号ＵＰが”Ｈ”レベルとなり、カウンタ２はアップウントしていく。これにより、遅延調整用の容量(図９のＣ１およびＣ２)が次々と遅延ラインに接続され、外部クロックＣＬＫEXTと内部クロックＣＬＫINTの位相差は縮まっていくことになる。
【０００９】
【特許文献１】特開２００５−００６１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記構成のデジタルＤＬＬでは、一連の動作の中で次のような問題がある。すなわち、カウンタ出力のＭＳＢが「０」、それ以外のビットが全て「１」である状態から１個分の遅延追加となり、ＭＳＢが「１」、それ以外のビットが全て「０」に変化するとき、不安定な単位遅延回路が連続することになる。例えば、４ｂｉｔのカウンタ出力の場合、ある時刻でカウンタ出力が「０１１１」から「１０００」に変化した場合、制御したい遅延量はDelay-Cellの１個分の遅延追加である。しかし、カウンタ出力が上記変化した時点でデジタル制御遅延ライン上にあった信号は、所望の遅延量より多く遅延することになる。
【００１１】
例えば、カウンタ出力が上記変化した時点で図８の左から７番目のDelay-Cellにあった信号は、Delay-Cellの８個分の遅延追加がなされることになり、所望のDelay-Cellの１個分の遅延追加がなされた信号が位相比較器１に入力されるまで、非常に不安定な動作状態が続き、誤った状態でロックかかってしまうなど誤動作を起こす可能性がある。さらに、上記構成のままロックレンジを広げようとした場合（周波数帯域を広げる場合）、カウンタｂｉｔ数を増やす必要があり、例えば５ｂｉｔ化すればDelay-Cellは３１段、６ｂｉｔ化すれば６３段と回路規模が非常に大きくなり、上記の問題点が非常に顕著となる。
【課題を解決するための手段】
【００１２】
本発明は、外部クロックと内部クロックとの位相差を比較する位相比較器と、位相比較器からの出力信号により遅延時間を制御するアップダウンカウンタと、外部クロックの遅延を制御して内部クロックとするため、アップダウンカウンタから出力される信号の複数ビットに対応した複数個の単位遅延回路を備え、この複数個の単位遅延回路を直列に接続するにあたり、アップダウンカウンタからの出力における同一ビットの出力により制御される単位遅延回路が隣り合わないよう接続される遅延ラインとを有する遅延同期ループ回路である。
【００１３】
このような本発明では、複数の単位遅延回路が直列に接続される遅延ラインについて、アップダウンカウンタからの出力における同一ビットの出力により制御される単位遅延回路が隣り合わないよう接続されることから、所望の単位遅延回路の１個分の遅延追加がなされた場合、不安定な単位遅延回路が連続しない状態となる。
【００１４】
また、本発明は、内部クロックによって表示タイミングが制御される表示部と、外部クロックと位相が同期した内部クロックを表示部に与えるため、外部クロックと内部クロックとの位相差を比較する位相比較器、位相比較器からの出力信号により遅延時間を制御するアップダウンカウンタ、外部クロックの遅延を制御して内部クロックとするため、アップダウンカウンタから出力される信号の複数ビットに対応した個数の単位遅延回路を備え、この複数個の単位遅延回路を直列に接続するにあたり、アップダウンカウンタからの出力における同一ビットの出力により制御される単位遅延回路が隣り合わないよう接続される遅延ラインを備える遅延同期ループ回路とを有する表示装置である。
【００１５】
このような本発明では、外部クロックと位相が同期した内部クロックを表示部に与えるための遅延同期ループ回路として、複数の単位遅延回路が直列に接続される構成の場合、アップダウンカウンタからの出力における同一ビットの出力により制御される単位遅延回路が隣り合わないよう接続されることから、所望の単位遅延回路の１個分の遅延追加がなされた場合であっても不安定な単位遅延回路が連続しない状態となる。
【発明の効果】
【００１６】
本発明によれば、所望の単位遅延回路の１個分の遅延追加がなされた信号が位相比較器に入力されるまでの動作を安定させることができ、誤った状態でロックかかってしまうことを回避して誤動作の発生を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図に基づき説明する。
【００１８】
＜第１実施形態に係るＤＬＬの構成＞
図１は、第１実施形態に係るデジタル方式ＤＬＬの一例を説明するブロック図である。本実施形態に係るＤＬＬは、外部クロックと内部クロックとの位相差を比較する位相比較器１、位相比較器１からの出力信号ＵＰおよびＤＮにより遅延時間を制御するカウンタ２、遅延時間の調整を行うデジタル制御遅延ライン３そしてクロックドライバ４から構成されている。
【００１９】
図８に示す従来のＤＬＬとの相違点は、カウンタ２の出力信号とデジタル制御遅延ライン３を構成するDelay-Cellとの接続である。すなわち、デジタル制御遅延ラインを構成する複数個のDelay-Cellを直列に接続するにあたり、カウンタからの出力における同一ビットの出力により制御されるDelay-Cellが隣り合わないよう接続される点で従来のＤＬＬと相違する。
【００２０】
具体的には、カウンタから出力される複数ビットのうち最上位のビット（ＭＳＢ）の出力により制御される複数のDelay-Cellが、Delay-Cellの直列の接続における一つおきの位置に配置されている。
【００２１】
さらには、上記のようなＭＳＢに対応したDelay-Cellの一つおきの配置において、この一つおき以外の空いている一つおきの位置の中央の位置に、カウンタからの最下位のビット（ＬＳＢ）に対応した１個のDelay-Cellが配置されている。
【００２２】
図１に示す例では、カウンタの出力が４ｂｉｔであることから、デジタル制御遅延ラインとしては、カウンタの各ビットの出力線に対応して合計１５個のDelay-Cellが直列に接続されている。これらのDelay-CellのうちＯＮとなるDelay-Cellの個数によって遅延が決まることになる。
【００２３】
図１に示す４ｂｉｔのカウンタでは、カウンタの出力信号である複数のビットのうち、ＬＳＢは左から８番目のDelay-Cellに接続し、２ｎｄ ｂｉｔは４、１２番目のDelay-Cellに接続し、３ｒｄ ｂｉｔは２、６、１０、１４番目のDelay-Cellに接続し、ＭＳＢには１、３、５、７、９、１１、１３、１５番目のDelay-Cellに接続してある。
【００２４】
このようにカウンタ２の各ビット出力をデジタル制御遅延ラインを構成するDelay-Cellに交互に、つまり同一ビットの出力により制御されるDelay-Cellが隣り合わないように接続することにより従来技術であったような不安定期間をなくすことが可能となる。
【００２５】
具体的には、カウンタ２の出力信号（複数ビット）におけるＭＳＢが「０」、それ以外のビットが全て「１」である状態から１個分の遅延追加となり、ＭＳＢが「１」、それ以外のビットが全て「０」に変化するとき、不安定な状態のDelay-Cellは直列接続のうちの一つおきとなり、連続しないことになる。不安定な状態のDelay-Cellが連続しないことで、デジタル制御遅延ライン３の途中にある信号に対する動作を安定させることができる。
【００２６】
例えば、ある時刻で４ｂｉｔのカウンタ出力が「０１１１」から１遅延分追加するため「１０００」に変化した場合でも、カウンタ出力変化時点にデジタル制御遅延ライン上にあった信号の制御したい遅延量に対するずれは、Delay-Cellの１個分の遅延量に抑えられ、安定した動作が保障できる。
【００２７】
ここで、本実施形態のＤＬＬの動作を従来の構成での動作と比較する。すなわち、従来のＤＬＬ（図８参照）のように、カウンタの出力信号である複数のビットについて、同一ビットに対応したDelay-Cellが連続するよう直列に配置されていると、次のような動作となる。
【００２８】
例えば、カウンタ出力が「０１１１」の場合、ＬＳＢ、２ｎｄ ｂｉｔ、３ｒｄ ｂｉｔに対応した左から１番目から７番目までの７個のDelay-CellがＯＮ状態、ＭＳＢに対応した８番目から１５番目までの８個のDelay-CellがＯＦＦ状態となる。
【００２９】
この状態から１遅延分追加するためカウンタ出力が「１０００」に変化した場合、ＬＳＢ、２ｎｄ ｂｉｔ、３ｒｄ ｂｉｔに対応した左から１番目から７番目までの７個のDelay-CellがＯＦＦ状態、ＭＳＢに対応した８番目から１５番目までの８個のDelay-CellがＯＮ状態に切り替わる。
【００３０】
そうすると、それまで１番目から７番目までの７個のDelay-Cellにあった信号が、８番目のDelay-Cellに到達するまでの間、不安定な状態となってしまう。特に、１番目にあった信号は、８番目のDelay-Cellに到達するまでＯＦＦ状態となっているDelay-Cellを多く通過する必要があり、非常に不安定となる。
【００３１】
一方、本実施形態のＤＬＬ（図１参照）のように、カウンタからの出力における同一ビットの出力により制御されるDelay-Cellが隣り合わないよう接続されていると、次のような動作となる。
【００３２】
例えば、カウンタ出力が「０１１１」の場合、ＬＳＢ、２ｎｄ ｂｉｔ、３ｒｄ ｂｉｔに対応した左から２番目、４番目、６番目、８番目、１０番目、１２番目、１４番目の７個のDelay-CellがＯＮ状態、ＭＳＢに対応した１番目、３番目、５番目、７番目、９番目、１１番目、１３番目、１５番目までの８個のDelay-CellがＯＦＦ状態となる。
【００３３】
この状態から１遅延分追加するためカウンタ出力が「１０００」に変化した場合、ＬＳＢ、２ｎｄ ｂｉｔ、３ｒｄ ｂｉｔに対応した２番目、４番目、６番目、８番目、１０番目、１２番目、１４番目の７個のDelay-CellがＯＦＦ状態、ＭＳＢに対応した１番目、３番目、５番目、７番目、９番目、１１番目、１３番目、１５番目までの８個のDelay-CellがＯＮ状態に切り替わる。
【００３４】
このような本実施形態のＤＬＬでは、４ｂｉｔのカウンタ出力が「０１１１」から１遅延分追加するため「１０００」に変化した場合でも、信号がＯＦＦ状態のDelay-Cellを連続して通過することがなくなり、不安定状態を短時間で済ませることになる。
【００３５】
なお、本実施形態では、図１に示すカウンタ出力のビットとDelay-Cellとの接続の関係を示しているが、本発明はこれに限定されるものではない。すなわち、カウンタから出力される複数ビットのうち最上位のビット（ＭＳＢ）の出力により制御される複数のDelay-Cellが、Delay-Cellの直列の接続における一つおきの位置に配置されていればよい。さらに好ましくは、このようなＭＳＢに対応したDelay-Cellの一つおきの配置において、この一つおき以外の空いている一つおきの位置の中央の位置に、カウンタからの最下位のビット（ＬＳＢ）に対応した１個のDelay-Cellが配置されているものであればよい。
【００３６】
＜第２実施形態に係るＤＬＬの構成＞
図２は、第２実施形態に係るデジタル方式ＤＬＬの一例を説明するブロック図である。第２実施形態に係るＤＬＬは、外部クロックと内部クロックとの位相差を比較する位相比較器１、位相比較器１からの出力信号ＵＰおよびＤＮにより遅延時間を制御するカウンタ２、遅延時間の調整を行うデジタル制御遅延ライン３、クロックドライバ４を備える点で先に説明した第１実施形態と同様であるが、デジタル制御遅延ライン３の入力側にカウンタ２の出力信号Ｐｌｕｓ、Ｍｉｎｕｓによって制御される遅延再調整部５が付加されている点で相違する。
【００３７】
本実施形態のＤＬＬの主要部であるデジタル制御遅延ライン３は、第１実施形態と同様であり、複数個のDelay-Cellを直列に接続するにあたり、カウンタからの出力における同一ビットの出力により制御されるDelay-Cellが隣り合わないよう接続されている。
【００３８】
具体的には、カウンタから出力される複数ビットのうち最上位のビット（ＭＳＢ）の出力により制御される複数のDelay-Cellが、Delay-Cellの直列の接続における一つおきの位置に配置されている（図１参照）。
【００３９】
さらには、上記のようなＭＳＢに対応したDelay-Cellの一つおきの配置において、この一つおき以外の空いている一つおきの位置の中央の位置に、カウンタからの最下位のビット（ＬＳＢ）に対応した１個のDelay-Cellが配置されている（図１参照）。
【００４０】
これにより、第１実施形態と同様、カウンタ出力のＭＳＢが１遅延分追加によって０から１に変化する場合でも、信号がＯＦＦ状態のDelay-Cellを連続して通過することがなくなり、不安定状態を短時間で済ませることになる。
【００４１】
また、第２実施形態では、以下に示すカウンタおよび遅延差調整部によって、遅延ラインで調整可能な遅延量を超えてしまった場合でも、小規模でありながらロックレンジの広いＤＬＬ回路を構成することが可能となる。
【００４２】
図３は、第２実施形態におけるカウンタの一例を説明する回路図である。カウンタは、動作を安定させるためにマスタのクロックＣＫを数回分周したクロックＣＫinで動作させる。図３に示す例では、ＴＦＦ１〜４を用いているが、分周回数に特に制限はない。主な構成要素はアップダウンフリップフロップ(以下、「ｕｄｆｆ」と言う。)１〜４であり、その回路図例を図４に示す。
【００４３】
ｕｄｆｆは、インバータＩＮＶ１５、ＰチャネルトランジスタＰ１〜Ｐ４およびＮチャネルトランジスタＮ１〜Ｎ４で構成される複合ゲートＮＡＮＤＯＲ１、ＮＡＮＤＯＲ２、およびＤ型フリップフロップＤＦＦから構成されている。これら回路構成によりｕｄｆｆは、カウントアップ信号ＵＰ、カウントダウン信号ＤＮの極性に応じ、次段のｕｄｆｆへのキャリー信号ＣＯを、ＤＦＦの正論理出力Ｑとするか負論理出力Ｑｂとするか切り替え、カウントアップ/ダウン動作の切り替えを実現している。
【００４４】
第２実施形態で用いるカウンタの特徴は、図３に示す付加回路が設けられている点である。付加回路２０はＤ型フリップフロップＤＦＦ、ＮＯＲ１〜３、ＡＮＤ１およびセットリセットフリップフロップ（以下、「ＳＲＦＦ」と言う。）１、２より構成されている。付加回路は、カウンタを構成する全ｕｄｆｆのキャリーアウト信号ＣＯ全てをデコードした信号Ｃｉｂ５を入力信号としている。さらに、付加回路は、カウントアップ/ダウン信号ＵＰおよびＤＮをインバータＩＮＶ１３、１４でそれぞれ反転した信号ＵＰｂおよびＤＮｂも入力信号としている。
【００４５】
次に、図５に示す付加回路動作波形をもとに動作の説明を行う。なお、図５はカウンタクロックＣＫinに同期してカウントアップ動作が行われていた場合を想定しているが、カウントダウン時も同様の動作を行うことになる。
【００４６】
先ず、カウントアップが続き、カウンタ出力が全て”Ｈ”レベル１１１１となると、オーバフロー信号ＣＩｂ５が”Ｌ”レベルとなる。ＤＦＦは、カウンタクロックＣＫinより周期の速いクロックＣＫx4に同期して、このＣＩｂ５の信号変化を取り込む。この際、カウントアップ動作中であれば信号ＵＰｂが”Ｌ”レベルであるため、ＳＲＦＦ１にデータがセットされ、信号Ｐｌｕｓが”Ｈ”レベルとなる。
【００４７】
逆に、カウントダウン動作中であれば信号ＤＮｂが”Ｌ”レベルであるため、ＳＲＦＦ２にデータがセットされ信号Ｍｉｎｕｓが”Ｈ”レベルとなる。これらＰｌｕｓ／Ｍｉｎｕｓ信号が”Ｈ”レベルになるとＡＮＤ１、ＮＯＲ３によりＤＦＦにリセットがかかり、次の動作に備えることとなる。また、システムリセット信号ｒｓｔが”Ｌ”レベルとなった場合もＤＦＦ、およびＳＲＦＦ１、２にリセットがかかるようになっている。
【００４８】
つまり、カウンタがフルカウントしてしまった場合、すなわち遅延ラインで調整可能な遅延量を超えてしまってもなおロックポイントが見つけられなかった場合、付加回路２０が動作して信号Ｐｌｕｓ／Ｍｉｎｕｓを出力することになる。
【００４９】
図６は、信号Ｐｌｕｓ／Ｍｉｎｕｓにより制御される遅延再調整部の一例を説明する回路図である。遅延再調整部５は、数段のバッファから構成される遅延ラインＤＬ１、ＤＬ２、スイッチＳＷ１〜３、インバータＩＮＶ４〜８およびＮＯＲ４から構成されている。
【００５０】
遅延再調整部５の通常動作時は、信号Ｐｌｕｓ／Ｍｉｎｕｓとも”Ｌ”レベルであるためＳＷ４が開いており、入力信号ＩＮが遅延ラインＤＬ１を通過し、出力信号ＯＵＴとして出力されることになる。
【００５１】
次に、遅延再調整部５に入力される信号Ｍｉｎｕｓが”Ｈ”レベルとなった場合は、ＳＷ３が開くため、入力信号ＩＮがそのまま出力信号ＯＵＴとして出力されることになる。一方、遅延再調整部に入力される信号Ｐｌｕｓが”Ｈ”レベルとなった場合は、ＳＷ４が開くため、入力信号ＩＮが遅延ラインＤＬ１およびＤＬ２を通過し、出力信号ＯＵＴとして出力されることになる。
【００５２】
つまり、通常動作状態にて遅延ラインで調整可能な遅延量を超えてしまった場合、カウントダウン動作時すなわち内部生成クロックの位相を速めたい場合であれば遅延ラインＤＬ１での遅延分をさらに速めることが可能であり、逆にカウントアップ動作時すなわち内部生成クロックの位相を遅らせたい場合であれば遅延ラインＤＬ２での遅延分をさらに遅らせることが可能となる。これら再調整を行った後、再び図２に示す位相比較器１、カウンタ２およびデジタル制御遅延ライン３にて詳細な位相合わせを再開することになる。
【００５３】
第２実施形態に係るＤＬＬでは、遅延再調整部の遅延ラインＤＬ１およびＤＬ２にて大幅な遅延調整が可能となるようバッファサイズ/段数を設定しておき、遅延ラインにて細かいステップでの遅延調整を可能となるように設定しておくことにより、制御回路、遅延ラインともに小規模でありながらロックレンジの広いＤＬＬ回路を構成することが可能となる。
【００５４】
＜表示装置＞
図７は、本実施形態に係るＤＬＬを用いた表示装置の構成例を説明するブロック図である。表示装置１００は、複数の画素が例えばマトリクス状に配列された表示エリア１０１を中心として、その周辺に垂直ドライバ１１１、水平ドライバ１１２、共通電極１１３、リファレンスドライバ１１４、インタフェース回路１１５、データ処理回路１１６、タイミング発生回路１１７、シリアルインタフェース回路１１８が構成されている。
【００５５】
この表示装置１００には、外部のデジタル信号処理回路２００からマスタークロック（Master CLK）、垂直同期信号（Vsync）、水平同期信号（Hsync）およびデジタルデータ（画像データ）が供給され、これらの信号に基づき周辺の各回路を駆動して表示エリア１１０に画像を表示する。
【００５６】
本実施形態のＤＬＬは、例えばインタフェース回路１１５に組み込まれており、外部のデジタル信号処理回路２００から送られるマスタークロック（Master CLK）と、内部で発生するクロックとの位相ずれを補正している。つまり、マスタークロック（Master CLK）は、表示装置１００の内部でのレベルシフトやドライブによって内部クロックとの間で位相ずれが発生し、この位相ずれを本実施形態のＤＬＬにより補正する。この補正されたクロックは、データ処理回路１１６に入力され、高精度でのデータサンプリングが行われることになる。
【００５７】
＜実施形態の効果＞
［１］アップダウンカウンタにより制御されるデジタル制御遅延ラインにおいて、カウンタ２の各ビット出力と対応して接続されるデジタル制御遅延ラインの複数のDelay-Cellを交互に、つまり同一ビットの出力により制御されるDelay-Cellが隣り合わないように接続することによって、カウンタの出力ビットの切り替わりでの不安定期間をなくすことが可能となる。
【００５８】
［２］アップダウンカウンタがフルカウントしてしまった場合、すなわちデジタル制御遅延ラインで調整可能な遅延量を超えてしまってもなおロックポイントが見つけられなかった場合、カウンタのオーバフロー信号およびカウントアップ／ダウン信号によりさらに遅延させたいのか、あるいは速めたいのかを表す信号Ｐｌｕｓ／Ｍｉｎｕｓを出力する手段を加えることにより、制御回路の増加分を抑えながら、ロックレンジを広げることが可能となる。
【００５９】
［３］２つの遅延ラインおよび出力を切り替える３つスイッチから構成される遅延再調整部をデジタル制御遅延ラインの入力側に設けることで、（１）通常状態、（２）デジタル制御遅延ラインにて調整可能な遅延量を超え、さらに遅延させたい場合、（３）あるいは速めたい場合の３つの状態を切り替えることを可能とすることにより、遅延ラインの規模を抑えつつ、ロックレンジを広げることが可能となる。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態に係るデジタル方式ＤＬＬの一例を説明するブロック図である。
【図２】第２実施形態に係るデジタル方式ＤＬＬの一例を説明するブロック図である。
【図３】第２実施形態におけるカウンタの一例を説明する回路図である。
【図４】アップダウンフリップフロップの一例を説明する回路図である。
【図５】付加回路動作波形を示す図である。
【図６】信号Ｐｌｕｓ／Ｍｉｎｕｓにより制御される遅延再調整部の一例を説明する回路図である。
【図７】本実施形態に係るＤＬＬを用いた表示装置の構成例を説明するブロック図である。
【図８】クロックジェネレータの例としてデジタル方式によるＤＬＬを説明するブロック図である。
【図９】デジタル制御遅延ラインを構成するDelay-Cellの例を示す回路図である。
【図１０】デジタル方式ＤＬＬのタイミングチャートである。
【符号の説明】
【００６１】
１…位相比較器、２…アップダウンカウンタ（カウンタ）、３…デジタル制御遅延ライン、４…クロックドライバ、５…遅延再調整部、１００…表示装置、２００…デジタル信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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