(57)【特許請求の範囲】
【請求項１】
液滴を噴射して受像部材上に画像を形成する複数の液滴エジェクタで構成される液滴エジェクタアレイと、
前記複数のエジェクタ各々を駆動する複数の駆動トランジスタで構成される駆動トランジスタアレイと、
一定量以上の電荷を保持し続けることを可能にするために電荷を供給することであるリフレッシュが所定間隔でされ、該リフレッシュがされたときから、保持する電荷が徐々に漏れ出し、漏れ出すことにより保持する電荷の量が該一定量となるまでの予め定まる第１の保持時間τhd、電荷を保持し、該リフレッシュがされたときから、該第１の保持時間τhdより短い予め定められたリフレッシュ時間としての、前記画像を形成するために前記駆動トランジスタによって前記液滴エジェクタを駆動することにより液滴を噴射することが予定される時間である画像形成予定時間τr内に、該保持した一定量以上の電荷を複数の駆動トランジスタ各々に選択的に供給することにより駆動信号を出力すると共に、該第１の保持時間τhd内に該リフレッシュがされないと、該保持した電荷が漏れ出し一定量未満となる論理回路と、
前記論理回路を前記リフレッシュするフェイルセーフ回路と、
を備えたプリントヘッドであって、
前記フェイルセーフ回路は、
前記論理回路と前記駆動トランジスタアレイとの間で、前記複数の駆動トランジスタアレイに対応して設けられると共に、前記論理回路から出力された前記駆動信号が入力される第１の入力端子と入力信号が入力される第２の入力端子を各々備え、第１の入力端子に前記駆動信号が入力されかつ第２の入力端子に該入力信号が入力された場合にのみ、前記駆動信号を、対応する駆動トランジスタに供給する複数の論理素子で構成される論理素子アレイと、
前記リフレッシュが前記所定間隔でされ、該リフレッシュがされたときから前記第１の保持時間τhdより短くかつ前記画像形成予定時間τrより長い予め定められた第２の保持時間τhfに渡って、前記入力信号を各論理素子に入力するタイマー回路と、
前記論理回路及び前記タイマー回路に前記所定間隔でクロック信号を出力することにより前記リフレッシュをするクロック信号出力器と、
を備えたプリントヘッド。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック論理回路を用いて、大量の電力負荷をスイッチするか、さもなければ、回路をコントロールする、フェイルセーフ電気コンポーネントを作成する方法及び装置に関する。
【０００２】
【従来の技術】
サーマル・インクジェット・プリントヘッドは、複数の液滴エジェクタからインクの液滴を選択的に噴射する。エジェクタは、所望される画像を受像部材上に形成するためにディジタルインストラクションに応じて動作される。プリントヘッドは、スワス（ｓｗａｔｈ：印刷幅）内に画像をプリントするために受像部材に対して前後に移動することもできるし、又は、プリントヘッドは、受像部材の幅全体にわたって延びて、スキャン動作を必要とせずに、画像をプリントすることもできる。
【０００３】
エジェクタは一般に毛管流路、又は一つ以上の共通インク供給マニフォールドに接続された他のインク流路を有する。インクは、対応するディジタル信号に応答して、流路内のインクが流路内の表面上に配置された加熱素子によって急速に加熱され気化されるまで、各流路内に保持される。流路に隣接するインクの急速な気化によって気泡が形成され、気泡は、この流路に対応する開口を介して、所定量のインクをプリントシートに噴射させる。一般的なインクジェットプリントヘッドの代表的な構成を示す一つの特許としては、全体が参照することによって本明細書中に組み込まれている米国特許第４，７７４，５３０号があげられる。
【０００４】
コントロールサーキットリが加熱素子をコントロールするために使用される、サーマルインクジェットプリントヘッドなどのデバイスの中で、設計上重要な関心の対象とされるのは、エジェクタを点火するために使用されるディジタル論理回路と、インク又は他の流体を加熱するために使用される電源回路と、の間の電圧の差、従って、電力について、である。例えば、代表的なサーマルインクジェットプリントヘッドにおいて、画像をプリントするために特定のエジェクタを特定の回数で起動させるために使用されるディジタル論理信号は、一般に約５ボルトで動作し、３．３ボルトのアドレッシング論理回路へ向かって移動する傾向にある。とりわけ、これらの相対的に低い電圧の論理アドレッシング回路は、加熱素子をターンオンする駆動トランジスタをスイッチするために使用される。これに対して、加熱素子は、加熱素子に隣接する液体インクの所望される位相変形を提供するために、一般に３０乃至５０ボルトの範囲の電圧を必要とする。加熱素子を動作するためにより低電圧を使用することが好ましいとされる場合には、ジュール（Ｊｏｕｌｅ）加熱が採用されているので、より大きな電流が必要とされる。
【０００５】
【特許文献１】
米国特許第４，７７４，５３０号明細書
【０００６】
【発明が解決しようとする課題】
サーマルインクジェットプリントヘッドは、一般に、パワートランジスタの大規模アレイと、対応する加熱素子と、を有する集積回路を使用し、この集積回路において、パワートランジスタのサブセットのみが同時にスイッチオンされる。一般に、加熱素子アレイは、素子当りの電流の引き込みが非常に大きく、全流路を同時に起動させると、オーバーヒートによるチップの急速な故障が生じ得ることから、連続的に点火される。更に、加熱素子の点火の順序は、頻繁にリップルファイア（連続点火）パターンである場合が多く、各加熱素子に印加される加熱パルスの形状は、しばしば、複雑であり、プリントヘッドの温度の関数である場合もある。つまり、インクジェットプリントヘッドの増加した解像度とは、インクジェットプリントヘッドに高解像度でアドレスするために必要とされる論理回路の量が増加することを意味する。従って、パワートランジスタに選択的にアドレスするために使用される論理回路はますます複雑化してきた。アドレッシング論理回路のコストを削減するとともにアドレッシング論理回路によって占有される領域を削減するためには、スタティックよりもむしろダイナミックな論理回路が使用される。ダイナミックな回路素子は、電荷を蓄積することによって情報を保持する。しかしながら、電荷は、常に、ダイナミック回路素子蓄積ノードから漏れ出てしまう。ダイナミック回路素子の保持時間は、蓄積された電荷に十分なロスが発生してサーキットリの論理状態が定義付けられなくなる前の最大量の保持時間として定義付けられる。多くの場合、蓄積された電荷のロスは、「１」状態：「０」状態では、論理ゲート毎に異なるので、回路の出力は真に定義付けられなくなる。これは、「状態のロス」（ロス状態）として記述されてもよい。
【０００７】
この「ロス状態」を防止するために、大部分のシステムは、ダイナミック回路素子がこのダイナミック回路素子の保持時間よりも短い時間周期でリフレッシュされなければならないことを必要とする。電源接続の失敗、時間依存性論理回路の故障などのいくつかの理由から、ダイナミック回路素子がロス状態となる前に、リフレッシュ事象が発生しない場合は、故障回路動作が発生する。
【０００８】
サブセットのパワートランジスタだけが同時にイネーブルとされる、大規模アレイのパワートランジスタを有するサーマルインクジェットチップなどの集積回路においては、ロス状態によって高い電流状態が生じ、これにより、チップ自体は溶けなくても、チップと電源との間の相互接続部が溶けることもある。システムのヒューズはチップほど速くは反応しないが、少なくともチップは破壊される。過剰な電流の流れによってヒューズが飛んだ場合は、回路の適切な動作を再度得るためにヒューズを取り替えなければならない。従って、サーマルインクジェットプリントヘッドではこのサーキットリを保護する必要がある。回路及びコンポーネントが事象後もまだ十分に使用可能であるように保護回路が真にフェイルセーフであることが最も望ましい。
【０００９】
【課題を解決するための手段】
本発明の目的は、ダイナミック回路ロス状態の致命的な結果が発生する可能性を低減するシステム及び方法を提供することである。
【００１０】
本発明の一つの態様は、ダイナミック論理回路を有する回路へのダメージの尤度（可能性）を低減させるために使用可能なダイナミックフェイルセーフ回路であって、ダイナミック論理回路が、特定保持時間τhdと、ダイナミック論理回路ロス状態では、保持時間τhdより短い公称のリフレッシュ時間τrと、を有し、ダイナミックフェイルセーフ回路が、τr＜τhf＜τhdである保持時間τhfを有するダイナミックタイマー回路、を備えるダイナミックフェイルセーフ回路である。
【００１１】
本発明の他の態様は、一つ以上のダイナミック回路素子ロス状態へ致命的な結果が発生する可能性を低減するダイナミックフェイルセーフ回路を提供する。
【００１２】
本発明のまた他の態様は、ダイナミックフェイルセーフ回路に対する安全係数保持時間を求める方法を提供する。
【００１３】
本発明の更に他の態様は、ロス状態による結果に対して保護されるべきダイナミック回路素子に密接して配置可能であるダイナミックフェイルセーフ回路を提供する。
【００１４】
本発明の更なる態様は、保護されるべきダイナミック回路素子に密接して配置されることによって、保護されるダイナミック回路素子とほぼ同じ処理上のばらつきを経験する。
【００１５】
種々の実施の形態において、本発明のシステム及び方法は、ダイナミックフェイルセーフ回路を提供することによって、ロス状態による決定的な影響からダイナミック回路素子を保護する。このダイナミックフェイルセーフ回路は、保護されるダイナミック回路素子として同一クロック率でリフレッシュされる。しかしながら、このダイナミックフェイルセーフ回路は、保護されるダイナミック回路素子の保持時間よりも短いが、公称のリフレッシュ時間よりも長い、保持時間を有する。従って、リフレッシュ信号が保護されるダイナミック回路素子が状態をロスする程に破壊される場合は、ダイナミックフェイルセーフ回路はその保持時間を前もって超過しているはずであり、これによって、ダイナミックフェイルセーフ回路は、ダイナミック回路素子は、一つ以上の致命的な影響を受けないようにダイナミック回路素子を保護する保護モードにおかれる。そうでない場合、保護されるダイナミック回路素子は、状態をロスした後で一つ以上の致命的な影響を受けることになる。
【００１６】
種々の実施の形態において、ダイナミックフェイルセーフ回路は、ダイナミックラッチを有する。通常の動作においては、ダイナミックラッチは、保護されるダイナミック回路素子を有する集積回路を通常に動作させる第１の状態におけるリフレッシュ信号によって保持される。ダイナミックラッチがそのフェイルセーフ保持時間内でリフレッシュされないとき、ダイナミックラッチは、保護されるダイナミック回路素子を保護する第２の状態に復帰する。
【００１７】
種々の実施の形態において、ダイナミックフェイルセーフ回路は、多数のＡＮＤゲートも有する。各ＡＮＤゲートは、直接的又は間接的にダイナミックラッチに接続される入力を有する。ＡＮＤゲートへの他の入力は、ダイナミック論理回路に接続される。ＡＮＤゲートの出力は、駆動トランジスタアレイに接続される。
【００１８】
第１の状態において、ダイナミックラッチの出力は、直接的でも間接的でも、ハイレベル論理信号がＡＮＤゲートへの入力の一つに配置される。このようにして、ＡＮＤゲートは、ダイナミック論理信号を駆動トランジスタアレイへパスする。これに対して、第２の状態では、ダイナミックラッチの出力は、ロー論理信号がＡＮＤゲートへの入力の一つに配置されるように構成される。従って、ＡＮＤゲートは、ダイナミック論理信号を駆動トランジスタアレイへパスしない。これによって、致命的な結果を招き得る偶然性を低減する。
【００１９】
ダイナミックラッチの保持時間は、選択された安全ファクタの範囲で、ダイナミックラッチの保持時間によって、ダイナミックラッチが、ダイナミック回路素子が状態をロスする前に、第１の状態から第２の状態へシフトされる。
【００２０】
種々の実施の形態において、ダイナミックラッチは、保護されるダイナミック回路素子と同じ集積回路チップ上に形成される。これによって、ダイナミックラッチは、保護されるダイナミック回路素子と同じ処理上のばらつきを経験する。これらの処理上のばらつきによって、ダイナミックラッチと保護されるダイナミック回路素子の保持時間が、公称の設計規準保持時間から変化される。ダイナミックラッチと保護されるダイナミック回路素子は、同じばらつきを経験するので、これらの保持時間は略同様に変動し、保持時間の相対値を実質的に維持する。
【００２１】
本発明の目的、利点、及び様々な特徴は、本発明の実施の形態を開示する、添付図面を参照することによってより詳細に理解され得るであろう。
【００２２】
本発明は以下の添付図面を参照することによって記述される。
【００２３】
【発明の実施の形態】
本発明の種々の実施の形態による回路及び方法が、サーマルインクジェットプリントヘッド技術を用いて記述されている。多数の他のミクロ流体的及びミクロ機械的システムがダイナミック論理サーキットリによってもアドレスされ、コントロール論理セクションでの「ロス状態」によって遭遇され得る致命的な状態を有する場合もあることが理解されよう。これらのミクロ流体的及びミクロ機械的システムが全て本発明の精神の範囲内にあると考えられる。
【００２４】
本発明は、フェイルセーフ回路を提供し、このフェイルセーフ回路は、プリントヘッド回路リフレッシュ事象を連続的にモニタし、一つ以上のダイナミック回路素子のリフレッシュ時間τrがダイナミック回路素子の保持時間τhdに接近するときに一つ以上のダイナミック回路素子を含む回路の回路素子を保護する。本発明の一つの実施の形態においては、ダイナミックタイマー回路が提供され、この回路は、実際のリフレッシュ時間τraを測定し、その値を最大許容可能時限τhfと比較する。最大許容可能時限τhfは、集積回路チップ上に形成されたダイナミック回路素子の保持時間において予測されるばらつきと、ダイナミックフェイルセーフ回路と故障ダイナミック回路素子との予測されるレースタイミングに基づいた安全のマージンと、によって、指定される。
【００２５】
このレースは、ダイナミックフェイルセーフ回路がリフレッシュ状態の故障を検出して、その保護信号を時間τdfにおいて保護される回路素子へ送ることの重要性によって特徴付けられる。保護される回路素子を保護するためには、時間τdfは、ダイナミック論理回路の少なくとも一つがその故障状態を検知しその誤り状態が保護される回路素子に致命的な信号到着時間τddで到着する以前の時間でなければならない。
【００２６】
また、処理上のばらつきによって、タイミングパラメータは公称の値から変動する。これらのタイミングパラメータは、最大許容可能時限τhf、ダイナミック回路の保持時間τhd、保護信号送信時間τdf、及びダイナミック回路の故障状態及び誤り状態の検知時間、即ち、致命的信号到着時間τddである。これらのパラメータはガウス分布で分配される場合は、各タイミングパラメータは、タイミングパラメータのタイミングのばらつきにおける幅を記述するタイミングパラメータと関連付けられるパラメータ（τ、σ）を有する。これらは、σhf、σhd、σdf、及びσddとして表される。
【００２７】
最後に、タイマ回路が集中関数である場合、最遠隔位置にある保護される回路素子への到着時間が最も長い。この場合、最も長い保護される回路の相互接続遅延時間τlは、遅延決定の際のオフセット期間として使用される。更に、クロックスキューは、遅延計算に埋め込まれてもよい。
【００２８】
定義付けされる前の論理出力が到着する前に、フェイルセーフ信号が、保護される回路素子を、大部分の時間、保護することを保証するには、以下の関係が定義付けられる。即ち、
【００２９】
τhf＋４σhf＋τdf＋４σdf＋τl＜τhd−４σhd＋τdd−４σdd  （１）及び
【００３０】
τhf＜τhd−４σhd＋τdd−４σdd−（４σhf＋τdf＋４σdf＋τl）（２）
である。
【００３１】
時間依存故障の確率は、安全マージンの選択に関係する。安全マージンは従って等式（１）及び（２）において使用される標準偏差（σ）の数によって定義付けられる。上記の実施の形態は、四つの標準偏差（σ）を使用するが、他の実施の形態においては、これより多いか又はこれより少ない標準偏差が使用される。
【００３２】
図１は、本発明によるフェイルセーフ回路の実施の形態を示すブロック図である。図１に示されるように、フェイルセーフ回路１００は、液滴エジェクタアレイ１４０と、駆動トランジスタアレイ１３０と、トランジスタアレイ１３０へコントロール信号及び／又は駆動信号を送る、ダイナミック論理回路１１０と、を有する。予備駆動アレイ１２０は、ダイナミック論理回路１１０と駆動トランジスタアレイ１３０との間に配置される。予備駆動アレイは、中間電圧を出力し、通常は、ロー電圧論理回路とハイ電圧トランジスタアレイの界面として作用する。図４に示されるように、ＡＮＤゲートアレイ１６０は、そのサーキトリ内に、ＡＮＤゲート１６０−ｘのアレイを有する。
【００３３】
図４に示されるように、本実施の形態において、ＡＮＤゲートアレイ１６０に配置されるＡＮＤゲート１６０−ｘ（ここで、ｘは整数であり、１６０−１、１６０−２、．．．．．となり得る。なお、本実施の形態においては、ｘ＝２の場合を例に取り、説明する。）のアレイは、ダイナミックフェイルセーフタイマー回路１５０と共に、本発明によるダイナミックフェイルセーフ回路１００を形成する。クロック１５５は、ダイナミックフェイルセーフタイマー回路１５０とダイナミック論理回路１１０の両方にクロック信号を出力する。クロック信号１は、ダイナミックフェイルセーフタイマー回路１５０とダイナミック論理回路１１０のダイナミック回路素子をリフレッシュする。
【００３４】
図４に示されている、予備駆動アレイ１２０に接続されているＡＮＤゲートアレイ１６０は、複数のＡＮＤゲート１６０−ｘを有する。ＡＮＤゲートアレイ１６０は、図４に示されるように、フェイルセーフ回路とは別個のストラクチャ又は一部の中にあってもよく、予備駆動アレイ１２０の一部である必要はない。ＡＮＤゲートアレイ１６０が予備駆動アレイ１２０内に配置されている場合、ＡＮＤゲートは、一般に、予備駆動アレイの相対的に高い電圧で動作される。ＡＮＤゲートアレイが予備駆動アレイ１２０とは別個に配置されている場合、ＡＮＤゲートは、ダイナミック論理回路１１０の相対的に低い電圧で動作される。各ＡＮＤゲート１６０−ｘは、ダイナミックフェイルセーフタイマー１５０に接続された一つの入力端子と、ダイナミック論理回路の出力に接続された一つ以上の入力端子と、を有する。駆動トランジスタアレイ１３０の保護されるサーキットリに致命的な影響を与える有効確率を有するダイナミック論理回路１１０からの出力だけが、ＡＮＤゲートアレイ１６０のＡＮＤゲート１６１−１等の一つを介した経路指定を必要とすることが理解されよう。しかしながら、ダイナミック論理回路１１０からの任意の出力信号が、駆動トランジスタアレイ１３０の保護されるサーキットリに致命的な影響を与え得ることは可能である。従って、ダイナミック論理回路１１０からの任意又は全ての出力信号がＡＮＤゲートアレイ１６０を介して経路指定されてもよい。同様に、致命的な影響の有効確率のレベルは、ＡＮＤゲートアレイ１６０を介して経路指定された実際の出力信号が設計選択の基準となり得るような、リスク及び／又はコスト分析などの多種多様なベースによって決定され得る。
【００３５】
他のタイプの論理回路素子、例えば、他のタイプの論理ゲート、マルチプレクサ、フリップフロップ、ラッチ、バッファ、トリステート（ｔｒｉ−ｓｔａｔｅ）デバイス、又は任意の知られている又は今後開発される論理素子、及びこれらの論理素子の一つ以上の組合せが、ＡＮＤゲートアレイ１６０のＡＮＤゲート１６０−ｘのいくつか又は全ての代わりに使用することができる。このため、この場合、ＡＮＤゲートアレイ１６０を「論理素子アレイ１６０」と称することがよりふさわしい。従って、ダイナミックフェイルセーフタイマー回路１５０からの信号の状態に反応して、保護される回路素子にダメージを与え、ダイナミック論理回路１１０になんらかのロス状態の致命的な影響を形成する可能性を低減させることができる限り、論理素子アレイ１６０の各このような「素子」が、一つ以上の知られている又は今後開発される論理素子の任意の適切な組合せであってもよいことが理解されよう。
【００３６】
図４に示されるように、論理素子アレイ１６０の論理素子としてＡＮＤゲートアレイ（論理素子アレイ）１６０を使用する本実施の形態において、論理素子アレイ１６０は、第１のＡＮＤゲート１６０−１及び第２のＡＮＤゲート１６０−２を有する。図４に示されるように、ＡＮＤゲート１６０−２は、フェイルセーフタイマー回路１５０に最も近接したプリントヘッド１０上に物理的に配置されている。ＡＮＤゲート１６０−１は、フェイルセーフタイマー回路１５０から最遠隔位置にあるプリントヘッド１０上に物理的に配置されている。相互接続遅延時間τl（図１も参照）は、ダイナミックフェイルセーフタイマー回路１５０からの信号が、第２のＡＮＤゲート１６０−２を通過して、第１のＡＮＤゲート１６０−１に達するまでの時間である。ＡＮＤゲートアレイ（論理素子アレイ）１６０は、図４に示されるように、予備駆動アレイ１２０とダイナミック論理回路１１０の間に配置される、回路内の任意の好適な位置に配置され得る。
【００３７】
図４に示されるように、種々の実施の形態において、ダイナミックフェイルセーフタイマー回路１５０は、クロック１５５からのクロック信号の周期が、ダイナミックフェイルセーフタイマー回路１５０を実施するために使用されるダイナミックラッチの公称の保持時間τhfを超えない時のみ、論理値「１」をパスするダイナミックラッチである。当然のことながら、論理素子アレイ１６０（その値がダイナミックフェイルセーフタイマー１５０の一つ以上のダイナミック回路素子がロス状態になったか否かに基づいて無曖昧に求められる）へ信号を出力することが可能である任意の好適なダイナミック回路が、ダイナミックフェイルセーフタイマー１５０を実行するために使用され得ることが理解されよう。クロック１５５からのクロック信号の周期がタイマー回路１５０の公称の保持時間τhfを超えない限り、論理値「１」は、予備駆動アレイ１２０へパスされる。更に、種々の実施の形態において、ダイナミック論理回路１１０は、ダイナミック回路素子の少なくとも一部として一つ以上のダイナミックラッチを有する。この場合、種々の実施の形態において、このダイナミックフェイルセーフタイマー回路１５０のダイナミックラッチは、トランジスタの幅及び長さの調整を除いて、ダイナミック論理回路１１０のダイナミックラッチと同一である。ダイナミックフェイルセーフタイマー回路１５０を実施するために使用されるダイナミックラッチを形成するトランジスタの幅及び長さは、所望される安全マージンに応じた最大許容可能時限τhfを設定するために使用される。
【００３８】
これらの実施の形態において、フェイルセーフタイマー回路１５０の回路素子が、ダイナミック論理１１０、即ち、保護されるダイナミック回路を形成する回路素子と略同じであるため、フェイルセーフタイマー回路１５０の公称の保持時間τhfは、公称の保護されるダイナミック回路保持時間τhdに非常に接近した状態でトラッキングする。フェイルセーフタイマー回路１５０とダイナミック論理回路１１０の物理的近接性によって、比率τhf／τhdは、略一定している。二つの経路の回路遅延は、回路作製中に発生する任意の処理上のばらつきによって均等に影響を受けるので、任意の処理上のばらつきとは無関係に、安全マージンは、チップからチップまで一定のままである。一般的なリフレッシュ時間τrは、クロック１５５に対して、５０ナノ秒乃至１００００ナノ秒である。一般的なフェイルセーフ回路保持時間τhsの最小値は、約３００μ秒である。一般的なダイナミック論理保持時間τhdの最小値は、約６００μ秒である。これらの値は、τr＜τhf＜τhdであると仮定される。
【００３９】
図２は、本発明のフェイルセーフ特性が付与されない電圧バッファタイプのプリントヘッドの予備駆動アレイを示す略図である。本発明のフェイルセーフの特性が付与されない場合、予備駆動アレイ１２０は、ダイナミック論理回路１１０と駆動トランジスタアレイ１３０の間でインターフェースし、予備駆動アレイ１２０は、駆動トランジスタアレイサーキットリ１１０の約４０Ｖの相対的に高い作動電圧と、ダイナミック論理サーキットリ１３０の約５Ｖの相対的に低い作動電圧の間で電圧インターフェースとして動作する。
【００４０】
図３は、一般的なマルチカラーサーマルインクジェットプリンタ１１を示し，このマルチカラーサーマルインクジェットプリンタ１１は、米国特許第５，１０７，２７６号及び第４，５７１，５９９号においてより詳細に開示・説明されており、その主旨が本明細書中に参照されることによって組み込まれる。各々が一体的に装着されたプリントヘッド１０を含むいくつかの使い捨てインク供給カートリッジ２２を有するプリンタ１１が示されている。カートリッジとプリントヘッドの組合せは、漸進可能キャリッジ上に取外し可能に取りつけられている。キャリッジは、矢印４５によって示されるように、例えば、記録媒体４４に平行な一つ以上のガイドレール４３上を、前後に往復運動する。キャリッジが一方向へ移動する間、記録媒体は固定的に保持、キャリッジ４０が逆方向へ移動する前にこの記録媒体は矢印４６方向へステップ運動する。各プリントヘッドは、米国特許第５，１０７，２７６号の図５Ａ及び図５Ｂに示されるように、駆動回路４９を有し、論理コントローラ５８によってコントロールされる。本発明のフェイルセーフ回路は、上記の米国特許第５，１０７，２７６号に示されるプリントヘッド駆動回路アレイ４９とともに使用されてもよいし、米国特許第５，１０７，２７６号のプリントヘッド駆動回路アレイ４９と同等の本出願の図１の駆動トランジスタアレイとともに使用されてもよい。
【００４１】
本発明の開示された構造及び方法によって記述されているが、上述の詳細に制約されるものではなく、以下の請求の範囲を逸脱しない限りはいかなる改良又は変更が可能であることは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるプリントヘッド回路を示すブロック図である。
【図２】フェイルセーフ回路がない場合のプリントヘッド回路を示すブロック図である。
【図３】図１のプリントヘッド回路を有するプリントシステムの斜視図である。
【図４】本発明の第２の実施の形態によるプリントヘッド回路を示すブロック図である。
【符号の説明】
１００：フェイルセーフ回路
１１０：ダイナミック論理回路
１２０：予備駆動アレイ
１３０：駆動トランジスタアレイ
１４０：液滴エジェクタアレイ
【図１】
0004436607.tif 000002
【図２】
0004436607.tif 000003
【図３】
0004436607.tif 000004
【図４】
0004436607.tif 000005