(57)【特許請求の範囲】
【請求項１】
基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１の絶縁膜からなる第１のサイドウォールを形成する工程と、
前記第１のサイドウォールの表面に、第２の絶縁膜からなる第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、
前記第２のサイドウォールを除去する工程と、
少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。
【請求項２】
前記第１のサイドウォールはシリコン窒化膜からなり、前記第２のサイドウォールはシリコン酸化膜からなる
請求項１記載の半導体装置の製造方法。
【請求項３】
前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる
請求項１記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する工程を有する
請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１のサイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程である
請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２のサイドウォールを形成する工程は、全面に前記第２の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第２の絶縁膜が残るように、異方性エッチングを行う工程である
請求項１記載の半導体装置の製造方法。
【請求項７】
基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１の絶縁膜からなる第１のサイドウォールを形成する工程と、
前記第１のサイドウォールの表面に、第２の絶縁膜からなる第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、
全面に高融点金属層を形成する工程と、
熱処理を行い、前記ソース／ドレイン領域の表面に高融点金属シリサイドを形成する工程と、
未反応の高融点金属層を除去する工程と、
前記第２のサイドウォールを除去する工程と、
少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第３の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。
【請求項８】
前記高融点金属層は、コバルト、チタンあるいはニッケルを含有する
請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１のサイドウォールはシリコン窒化膜からなり、前記第２のサイドウォールはシリコン酸化膜からなる
請求項７記載の半導体装置の製造方法。
【請求項１０】
前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる
請求項７記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有する
請求項７記載の半導体装置の製造方法。
【請求項１２】
前記第１のサイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程である
請求項７記載の半導体装置の製造方法。
【請求項１３】
前記第２のサイドウォールを形成する工程は、全面に前記第２の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第２の絶縁膜が残るように、異方性エッチングを行う工程である
請求項７記載の半導体装置の製造方法。
【請求項１４】
基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１の絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、
前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、
少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。
【請求項１５】
前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程である
請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記サイドウォールはシリコン窒化膜からなる
請求項１４記載の半導体装置の製造方法。
【請求項１７】
前記サイドウォールはシリコン酸化膜からなる
請求項１４記載の半導体装置の製造方法。
【請求項１８】
前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる
請求項１４記載の半導体装置の製造方法。
【請求項１９】
前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有する
請求項１４記載の半導体装置の製造方法。
【請求項２０】
前記サイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程である
請求項１４記載の半導体装置の製造方法。
【請求項２１】
基板上に、導電体層を形成する工程と、
前記導電体層上に、オフセット絶縁膜を形成する工程と、
前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１の絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、
全面に高融点金属層を形成する工程と、
熱処理を行い、前記ソース／ドレイン領域の表面に高融点金属シリサイドを形成する工程と、
未反応の高融点金属層を除去する工程と、
前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、
少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上層に、層間絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、
前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有する
半導体装置の製造方法。
【請求項２２】
前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程である
請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記高融点金属層は、コバルト、チタンあるいはニッケルを含有する
請求項２１記載の半導体装置の製造方法。
【請求項２４】
前記サイドウォールはシリコン窒化膜からなる
請求項２１記載の半導体装置の製造方法。
【請求項２５】
前記サイドウォールはシリコン酸化膜からなる
請求項２１記載の半導体装置の製造方法。
【請求項２６】
前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなる
請求項２１記載の半導体装置の製造方法。
【請求項２７】
前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有する
請求項２１記載の半導体装置の製造方法。
【請求項２８】
前記サイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程である
請求項２１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、電界効果トランジスタのゲート電極間に、コンタクト不良が防止された自己整合コンタクトを形成することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴い、トランジスタのゲートと半導体基板表面に形成された不純物拡散層との間の距離が縮小されている。このため、リソグラフィー工程の合わせずれにより、不純物拡散層上に設けられたコンタクトと、ゲート電極との間が短絡することが問題とされてきた。このような短絡を回避するため、ゲート電極上部および側壁部を層間絶縁膜とは異なる材質で被覆し、コンタクトがゲートに接触または接近するのを防止する自己整合コンタクト（ＳＡＣ；ｓｅｌｆ−ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ）技術が提案されてきた。
【０００３】
また、リソグラフィー工程におけるコンタクトと不純物拡散層との合わせずれが大きい場合には、上記のようなゲート電極とコンタクト間の短絡以外にも問題が発生する。合わせずれによってコンタクトが素子分離領域上に配置されると、コンタクトエッチング時に素子分離膜の表面がエッチングされる。これにより、コンタクトが不純物拡散層または不純物拡散層と接合する基板側壁部に接触することになり、接合リークが増大する。
【０００４】
上記のような素子分離膜のエッチングを防止するために、不純物拡散層および素子分離膜上に、層間絶縁膜よりもエッチング速度の遅い材質からなるエッチング停止膜（エッチングストッパー）を形成し、その上層に層間絶縁膜を堆積する方法が提案された。この方法によれば、コンタクトホールを形成する際に、エッチング停止膜でエッチング速度が遅くなるような条件でエッチングを行う。エッチング停止膜が露出した段階でエッチングを止め、エッチング条件を変更してからエッチングを再開し、エッチング停止膜を除去する。これにより、素子分離膜のエッチングが抑制されるため、接合リークが低減される。
【０００５】
近年、半導体装置の集積化が加速され、レイアウト縮小の要求が高くなっている。したがって、ゲート電極間の不純物拡散層上への自己整合コンタクトの形成と、コンタクト形成時の素子分離膜のエッチング防止とを両立させることが必要となっている。
コンタクト形成時の素子分離膜のエッチングを防止しながら、ゲート電極間の不純物拡散層上へ自己整合的にコンタクトを形成するための従来の技術について、図８および図９を参照して以下に説明する。
【０００６】
まず、図８（Ａ）に示すように、シリコン基板１の表面に素子分離領域２（例えば熱酸化によるＬＯＣＯＳ）を形成する。素子分離領域２により隔てられたアクティブ領域上に、ゲート酸化膜（ＳｉＯ2 膜）３を形成する。その上層に、ポリシリコン層４、窒化タングステンとタングステンとの積層膜５、およびオフセット絶縁膜（シリコン窒化膜）６を積層してから、これらの層をゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば０．１５μｍおよび０．１８μｍとする。
パターニングされたゲート電極をマスクとして、シリコン基板１に相対的に低濃度の不純物をイオン注入し、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域７を形成する。
【０００７】
次に、図８（Ｂ）に示すように、全面にシリコン窒化膜を堆積してからエッチバックを行い、ゲート側壁にのみシリコン窒化膜８を残す。これにより、シリコン窒化膜からなるサイドウォール８が形成される。このとき、サイドウォール８の膜厚を例えば７０ｎｍとすると、ゲート電極の間隔は０．０４μｍとなる。
サイドウォール８をマスクとして、シリコン基板１に相対的に高濃度の不純物をイオン注入してから、アニールを行って不純物を活性化させ、ソース／ドレイン領域９を形成する。
【０００８】
次に、図８（Ｃ）に示すように、全面にエッチング停止膜となるシリコン窒化膜１０を、例えば膜厚３０ｎｍで形成する。このとき、図８（Ｃ）に模式的に示すように、ゲート電極間はシリコン窒化膜１０により埋め込まれる。
その後、図９（Ａ）に示すように、全面に層間絶縁膜となるシリコン酸化膜１１を堆積してから、例えば化学的機械研磨（ＣＭＰ；ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）を行い表面を平坦化する。
【０００９】
フォトリソグラフィー工程によりシリコン酸化膜１１の上層にレジスト（不図示）を形成してから、レジストをマスクとしてシリコン酸化膜１１にエッチングを行う。これにより、コンタクトホール１２が形成される。このエッチングは異方性エッチングとし、シリコン酸化膜１１に対してシリコン窒化膜１０のエッチング速度が遅くなるような条件で行う。これにより、図９（Ａ）に示すように、シリコン窒化膜１０上でエッチングが停止する。
続いて、図９（Ｂ）に示すように、エッチング条件を変更してシリコン窒化膜１０の異方性エッチングを行うと、素子分離領域２のエッチングを防止しながら、ゲート電極間の不純物拡散層上に自己整合的にコンタクトホールを形成することができる。
【００１０】
上記のように、エッチング停止膜を成膜してコンタクトホールを形成する方法としては、例えば、特開平９−２７５１４０号公報あるいは特開平９−２３２２５２号公報記載の方法がある。
特開平９−２７５１４０号公報に開示されたコンタクトホールの形成方法は、エッチング停止膜とその上層の層間絶縁膜との層間に、少なくともゲート電極上部を被覆する絶縁膜を追加することを特徴としている。
【００１１】
前述した従来のコンタクトホール形成方法において、実際には、層間絶縁膜１１のエッチング停止膜１０に対するエッチング選択比は、マイクロローディング効果等の影響によりウェハ面内で一様とならず、ゲート電極間（コンタクトホール１２底部）の拡散層上に比較してゲート電極上でエッチング選択比が低下する。したがって、図９（Ａ）に示す工程において、コンタクトホール１２の側壁に露出する、ゲート電極の肩部のエッチング停止膜１０は、コンタクトホール１２の底部のエッチング停止膜１０よりも速く消失しやすい。ゲート電極肩部のエッチング停止膜１０がエッチングされることにより、オフセット絶縁膜６やサイドウォール８の一部がエッチングされると、ゲート電極とコンタクトホール１２との耐圧が低下し、極端な場合には、ゲート電極とコンタクトホール１２とが短絡する。
【００１２】
そこで、特開平９−２７５１４０号公報記載の方法によれば、エッチング停止膜１０がエッチングされる膜厚を予め考慮した上で、少なくともゲート電極の上部に、層間絶縁膜に対してエッチング速度の遅い絶縁膜を設けている。これにより、ゲート電極とコンタクトホール１２との耐圧が確保される。
【００１３】
また、特開平９−２３２２５２号公報に開示されたコンタクトホールの形成方法は、エッチング停止膜を形成して層間絶縁膜にコンタクトホールを開口し、さらに、開口底部にシリサイドを形成してコンタクト抵抗を低減する方法である。この発明も、前述した特開平９−２７５１４０号公報記載の発明と同様に、エッチング停止膜のエッチング速度がゲート電極上部とゲート電極間の拡散層上とで異なることに対する解決手段の一つである。
【００１４】
ゲート電極間の拡散層上（コンタクトホール底部）ではゲート電極上部に比較してエッチング停止膜のエッチング速度が低く、コンタクトホール底部のエッチング停止膜を完全に除去するためにオーバーエッチングを行うと、ゲート電極のオフセット絶縁膜等がエッチングされてしまう。これを避けるため、エッチング量（あるいはオーバーエッチング）を少なくすると、コンタクトホール底部にエッチング停止膜が残存することになり、コンタクト不良となる。
【００１５】
そこで、特開平９−２３２２５２号公報記載の方法によれば、コンタクトホール底部にエッチング停止膜が一部残った状態でエッチングを止め、エッチング停止膜上に金属層を形成して、金属層と基板中のシリコンとを反応させることにより金属シリサイドを形成する。さらに好適には、シリコン窒化膜からなるエッチング停止膜を形成し、コンタクトホール底部に残存させるエッチング停止膜を膜厚５ｎｍ以下（０．５〜５ｎｍ）の薄膜とした上で、エッチング停止膜にシリコンをイオン注入する。これにより、コンタクトホール底部のエッチング停止膜中のシリコンを、その上層の金属層と積極的にシリサイド化反応させることができる。
【００１６】
【発明が解決しようとする課題】
以上のように、ゲート電極に絶縁膜からなるサイドウォールを設け、さらに、コンタクトホールを形成するためのエッチングで素子分離領域がエッチングされるのを防止する目的で、エッチング停止膜を形成する場合には、エッチング停止膜の膜厚がゲート間隔の半分以下となるとコンタクト不良が発生する。
半導体装置の高集積化によりゲート間隔が縮小されると、図９（Ｂ）に示すように、ゲート間のスペースがシリコン窒化膜（エッチング停止膜）１０により埋め込まれたままとなる。この場合、ゲート間のコンタクトがシリコン基板１に到達せず、コンタクト不良となる。
【００１７】
ゲート間のコンタクト不良を回避するため、ゲート電極のサイドウォールであるシリコン窒化膜の膜厚を薄くすると、イオン注入によりソース／ドレイン領域を形成する際に、ソース／ドレイン領域がゲート電極直下に接近し、トランジスタの短チャネル効果が増大する。
また、サイドウォールの膜厚を薄くすると、不純物拡散層を低抵抗化する目的で不純物拡散層にシリサイド化を行った場合に、シリサイドがトランジスタ直下に接近することになる。したがって、高融点金属の拡散や応力により、トランジスタの短チャネル効果が増大したり、ゲート下周辺の拡散層における接合リークが増大したりする。
【００１８】
前述した特開平９−２７５１４０号公報あるいは特開平９−２３２２５２号公報に記載されたコンタクトホール形成方法は、いずれもエッチング停止膜のエッチング速度がゲート電極上部とゲート電極間の拡散層上とで異なることに対する解決策である。
しかしながら、ゲート間のスペースが縮小されると、これらの方法によってもゲート電極間の拡散層上のエッチング停止膜を除去することが困難となる。特開平９−２３２２５２号公報記載の方法においては、意図的にエッチング停止膜の一部をゲート電極間の拡散層上に残存させるが、残存するエッチング停止膜の膜厚が所定の値を超えると、シリサイド化が十分に行われなくなり、コンタクト不良となる。
【００１９】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、ゲート間スペースが縮小された場合にも、コンタクト不良あるいは接合リークを防止して自己整合的にコンタクトホールを形成できる半導体装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第１の絶縁膜からなる第１のサイドウォールを形成する工程と、前記第１のサイドウォールの表面に、第２の絶縁膜からなる第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとして前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、前記第２のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース／ドレイン領域上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第３の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【００２１】
本発明の半導体装置の製造方法は、好適には、前記第１のサイドウォールはシリコン窒化膜からなり、前記第２のサイドウォールはシリコン酸化膜からなることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第１のサイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記第２のサイドウォールを形成する工程は、全面に前記第２の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第２の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【００２２】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成することができる。
したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００２３】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第１の絶縁膜からなる第１のサイドウォールを形成する工程と、前記第１のサイドウォールの表面に、第２の絶縁膜からなる第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、全面に高融点金属層を形成する工程と、熱処理を行い、前記ソース／ドレイン領域の表面に高融点金属シリサイドを形成する工程と、未反応の高融点金属層を除去する工程と、前記第２のサイドウォールを除去する工程と、少なくとも前記ゲート電極および前記ソース／ドレイン領域上に、第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第３の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【００２４】
本発明の半導体装置の製造方法は、好適には、前記高融点金属層は、コバルト、チタンあるいはニッケルを含有することを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記第１のサイドウォールはシリコン窒化膜からなり、前記第２のサイドウォールはシリコン酸化膜からなることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
【００２５】
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第１のサイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記第２のサイドウォールを形成する工程は、全面に前記第２の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第２の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【００２６】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、本実施形態の半導体装置の製造方法によれば、第２のサイドウォールの除去をシリサイドの形成後に行う。シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、第２のサイドウォールが形成された状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
【００２７】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第１の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして、前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、少なくとも前記ゲート電極および前記ソース／ドレイン領域上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第２の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【００２８】
本発明の半導体装置の製造方法は、好適には、前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン窒化膜からなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン酸化膜からなることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。
【００２９】
本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【００３０】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成することができる。
したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００３１】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に導電体層を形成する工程と、前記導電体層上にオフセット絶縁膜を形成する工程と、前記導電体層および前記オフセット絶縁膜を所定のパターンに加工して、ゲート電極を形成する工程と、前記ゲート電極の側壁に、第１の絶縁膜からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記基板に不純物を導入し、ソース／ドレイン領域を形成する工程と、全面に高融点金属層を形成する工程と、熱処理を行い、前記ソース／ドレイン領域の表面に高融点金属シリサイドを形成する工程と、未反応の高融点金属層を除去する工程と、前記サイドウォールの表面を除去し、前記サイドウォールにより被覆された前記基板の少なくとも一部を露出させる工程と、少なくとも前記ゲート電極および前記ソース／ドレイン領域上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上層に層間絶縁膜を形成する工程と、前記第２の絶縁膜をエッチング停止膜として、前記ゲート電極間の前記層間絶縁膜にエッチングを行い、自己整合的にコンタクトホールを開口する工程と、前記コンタクトホール底部の前記エッチング停止膜を除去する工程とを有することを特徴とする。
【００３２】
本発明の半導体装置の製造方法は、好適には、前記サイドウォールの表面を除去する工程は、前記サイドウォールに等方性エッチングを行う工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記高融点金属層は、コバルト、チタンあるいはニッケルを含有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン窒化膜からなることを特徴とする。あるいは、本発明の半導体装置の製造方法は、好適には、前記サイドウォールはシリコン酸化膜からなることを特徴とする。
【００３３】
本発明の半導体装置の製造方法は、好適には、前記エッチング停止膜はシリコン窒化膜からなり、前記層間絶縁膜はシリコン酸化膜からなることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記ゲート電極をマスクとして、前記基板に前記ソース／ドレイン領域よりも低濃度の不純物を導入し、ＬＤＤ領域を形成する工程を有することを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記サイドウォールを形成する工程は、全面に第１の絶縁膜を成膜し、前記ゲート電極の側壁にのみ前記第１の絶縁膜が残るように、異方性エッチングを行う工程であることを特徴とする。
【００３４】
これにより、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、本実施形態の半導体装置の製造方法によれば、サイドウォール表面の除去（サイドウォールの薄膜化）をシリサイドの形成後に行う。シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、サイドウォールを薄膜化する前の状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
【００３５】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
（実施形態１）
本実施形態の半導体装置の製造方法について、図１〜図３を参照して下記に説明する。
まず、図１（Ａ）に示すように、従来の方法と同様にしてシリコン基板１の表面に素子分離領域２を形成する。さらに、必要に応じて基板１にｐウェルあるいはｎウェルを形成するための不純物のイオン注入を行う。素子分離領域２により隔てられたアクティブ領域上に、ゲート酸化膜（ＳｉＯ2 膜）３を形成する。ゲート酸化膜の膜厚は例えば３ｎｍとする。
【００３６】
その上層に、ポリシリコン層４、窒化タングステンとタングステンとの積層膜５、およびオフセット絶縁膜（シリコン窒化膜）６を積層させる。各層の膜厚は、それぞれ例えば７０ｎｍ、５ｎｍ（窒化タングステン）、６０ｎｍ（タングステン）および１００ｎｍとする。これらの層を積層後、レジスト（不図示）をマスクとしてエッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば０．１５μｍおよび０．１８μｍとする。
パターニングされたゲート電極をマスクとして、シリコン基板１に相対的に低濃度の不純物をイオン注入し、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域７を形成する。
【００３７】
次に、図１（Ｂ）に示すように、全面にシリコン窒化膜を堆積してからエッチバックを行って、ゲート側壁にのみシリコン窒化膜８を残し、第１のサイドウォール８を形成する。このとき、ゲート側壁部に残るシリコン窒化膜の基板表面に水平な方向の厚さ（第１のサイドウォール８の厚さ）は、シリコン窒化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば５０ｎｍである。したがって、ゲート電極の間隔は０．０８μｍとなる。
【００３８】
次に、図１（Ｃ）に示すように、全面にシリコン酸化膜１３を例えば膜厚２０ｎｍで堆積する。ゲート電極側壁、すなわち第１のサイドウォール８の表面に形成されたシリコン酸化膜１３は、第２のサイドウォール１３’となる。シリコン基板１にソース／ドレイン領域９を形成するため、第２のサイドウォール１３’をマスクとして、相対的に高濃度の不純物をイオン注入する。ゲート電極の側壁には膜厚５０ｎｍの第１のサイドウォール（シリコン窒化膜）８と、膜厚２０ｎｍの第２のサイドウォール１３’が形成されており、これらはイオン注入の際に、ゲートに対して膜厚７０ｎｍのスペーサーとして機能する。
【００３９】
図２（Ａ）に示すように、イオン注入後、窒素雰囲気中で１０００℃、１０秒のアニールを行うと、ソース／ドレイン領域９が形成される。
次に、シリコン酸化膜１３に異方性エッチングを行い、ゲート側壁部のシリコン酸化膜１３のみ残して除去する。ゲート側壁部に残る第１のサイドウォール８と第２のサイドウォール１３’の、基板表面に水平な方向の厚さ（サイドウォール膜厚の合計）は、例えば７０ｎｍとなる。
【００４０】
次に、図２（Ｂ）に示すように、高融点金属として例えばコバルトを全面に膜厚１０ｎｍ堆積し、コバルトシリサイド１４を形成する。コバルト層の成膜は、例えば基板温度４５０℃で行い、その後、５５０℃、３０秒のランプアニールによりコバルト層をポリシリコンと反応させる。未反応のコバルト層は、例えば硫酸／過酸化水素水を用いて除去する。以上により、基板の不純物拡散層上部にのみ自己整合的にコバルトシリサイド１４が形成される。
その後、図２（Ｃ）に示すように、ゲート側壁部のシリコン酸化膜１３（第２のサイドウォール１３’）を、例えばフッ酸系の溶液を用いたライトエッチング（ＨＦ／Ｈ2 Ｏ＝１／４００、８０秒）により除去する。
【００４１】
本実施形態の半導体装置の製造方法によれば、第２のサイドウォール１３’の除去を、ソース／ドレイン領域９を形成するためのイオン注入、およびコバルトシリサイド１４の形成後に行う。
したがって、膜厚の薄いサイドウォールを形成した場合にみられる、ソース／ドレイン領域の広がりに起因した短チャネル効果の増大が防止される。また、シリサイド化を行う際には、高融点金属の拡散や応力により点欠陥あるいは転位といった結晶欠陥が発生するが、第２のサイドウォール１３’が形成された状態でシリサイド化を行うため、高融点金属の拡散や応力の影響が軽減される。したがって、シリサイド化による結晶欠陥に起因した短チャネル効果の増大も防止することができる。
本実施形態の半導体装置の製造方法は、ソース／ドレイン領域の広がりあるいは結晶欠陥に起因した、トランジスタの短チャネル効果を増大させずに、ゲート側壁の絶縁膜（サイドウォール）を薄膜化することが可能であり、コンタクト不良を防止することができる。
【００４２】
次に、図３（Ａ）に示すように、全面にエッチング停止膜としてシリコン窒化膜１０を、例えば膜厚２０ｎｍで形成する。その上層に、層間絶縁膜としてシリコン酸化膜１１を例えば膜厚１２００ｎｍで堆積し、シリコン基板１の表面に形成された段差を平坦化する。さらに、シリコン酸化膜１１の膜厚が例えば７００ｎｍとなるまでＣＭＰを行い、シリコン酸化膜１１の表面を平坦化する。
続いて、図３（Ｂ）に示すように、フォトリソグラフィー工程によりシリコン酸化膜１１の上層にレジスト（不図示）を形成してから、レジストをマスクとしてシリコン酸化膜１１にエッチングを行う。これにより、コンタクトホール１２が形成される。
【００４３】
このエッチングは異方性エッチングとし、シリコン窒化膜１０に対してシリコン酸化膜１１のエッチング速度が２０倍（シリコン酸化膜１１のエッチング選択比が２０）となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚９００ｎｍのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜１０上でエッチングが停止する。
（エッチング条件）
ＲＦパワー：２ｋＷ
エッチングガス：Ａｒ／Ｏ2 ／Ｃ4 Ｆ8 ＝２００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００４４】
次に、図３（Ｃ）に示すように、シリコン窒化膜１０のエッチング速度がシリコン基板１に対して１０倍（エッチング選択比１０）、シリコン酸化膜１１に対して７倍（エッチング選択比７）となるような条件で、シリコン窒化膜１０にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚３０ｎｍのシリコン窒化膜に相当する分のエッチングを、例えば以下の条件で行う。
（エッチング条件）
ＲＦパワー：５００Ｗ
エッチングガス：Ａｒ／Ｏ2 ／ＣＨＦ3 ＝１００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００４５】
上記のようにコンタクトホール１２を形成した後、従来法により、コンタクトホール１２内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば２０ｎｍ、５０ｎｍの膜厚で形成する。さらに、コンタクトホール１２内を埋め込むようにタングステン層を２５０ｎｍの膜厚で形成する。その後、ＣＭＰを行って層間絶縁膜１１上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール１２内にタングステンプラグが形成される。
【００４６】
図３（Ｃ）において、ゲート側壁に設けられる絶縁膜サイドウォールの膜厚は、従来法で作成する場合（図８（Ｂ）参照）の７０ｎｍに比較して、シリコン酸化膜１３（第２のサイドウォール１３’）を除去した分、２０ｎｍ薄膜化することができる。したがって、従来法と同様に、膜厚２０ｎｍのエッチング停止膜（シリコン窒化膜１０）を形成しても、ゲート電極間のスペースがシリコン窒化膜１０により埋め込まれる（図９（Ｂ）参照）ことがなく、コンタクトはゲート電極間の不純物拡散層（ソース／ドレイン領域９）に接続される。これにより、コンタクト不良を防止することができる。
【００４７】
上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００４８】
（実施形態２）
本実施形態の半導体装置の製造方法について、図４および図５を参照して下記に説明する。
まず、図４（Ａ）に示すように、従来の方法と同様にしてシリコン基板１の表面に素子分離領域２を形成する。さらに、必要に応じて基板１にｐウェルあるいはｎウェルを形成するための不純物のイオン注入を行う。素子分離領域２により隔てられたアクティブ領域上に、ゲート酸化膜（ＳｉＯ2 膜）３を形成する。ゲート酸化膜の膜厚は例えば３ｎｍとする。
【００４９】
その上層に、ポリシリコン層４、窒化タングステンとタングステンとの積層膜５、およびオフセット絶縁膜（シリコン窒化膜）６を積層させる。各層の膜厚は、それぞれ例えば７０ｎｍ、５ｎｍ（窒化タングステン）、６０ｎｍ（タングステン）および１００ｎｍとする。これらの層を積層後、レジスト（不図示）をマスクとして異方性エッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば０．１５μｍおよび０．１８μｍとする。
パターニングされたゲート電極をマスクとして、シリコン基板１に相対的に低濃度の不純物をイオン注入し、ＬＤＤ領域７を形成する。
【００５０】
次に、図４（Ｂ）に示すように、全面に例えば膜厚７０ｎｍのシリコン窒化膜を堆積してからエッチバックを行って、ゲート側壁にのみシリコン窒化膜８を残し、サイドウォール８を形成する。このとき、ゲート側壁部に残るシリコン窒化膜の基板表面に水平な方向の厚さ（第１のサイドウォール８の厚さ）は、シリコン窒化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば７０ｎｍである。したがって、ゲート電極の間隔は０．０４μｍとなる。
シリコン基板１にソース／ドレイン領域９を形成するため、サイドウォール８をマスクとして、相対的に高濃度の不純物をイオン注入する。イオン注入後、窒素雰囲気中で１０００℃、１０秒のランプアニールを行うと、ソース／ドレイン領域９が形成される。
【００５１】
次に、図４（Ｃ）に示すように、ゲート電極表面のシリコン窒化膜からなるオフセット絶縁膜６、およびシリコン窒化膜からなるサイドウォール８を、例えば２０ｎｍ等方的にエッチングする。このエッチングは、シリコン基板１およびシリコン酸化膜からなる素子分離領域２に対してシリコン窒化膜８のエッチング速度が５倍以上（エッチング選択比５倍以上）となるような条件で行い、例えば、以下のエッチング条件とすることができる。
（エッチング条件）
ＲＦパワー：７００Ｗ
エッチングガス：ＣＦ4 ／ＣＨ2 Ｆ2 ／Ｏ2 ／Ｎ2 ＝２００／２００／３００／２００ｓｃｃｍ
圧力：１３０Ｐａ
【００５２】
本実施形態の半導体装置の製造方法においては、ソース／ドレイン領域９の形成後に、シリコン窒化膜（サイドウォール）８を薄膜化させる。したがって、膜厚の薄いサイドウォールを形成した場合にみられるようなソース／ドレイン領域の広がりは起こらず、ソース／ドレイン領域の広がりに起因した短チャネル効果の増大が防止される。また、サイドウォール８を薄膜化することにより、ゲート間の不純物拡散層上に十分なコンタクト面積が確保され、コンタクト不良が防止される。
【００５３】
次に、図５（Ａ）に示すように、全面にエッチング停止膜としてシリコン窒化膜１０を、例えば膜厚２０ｎｍで形成する。その上層に、図５（Ｂ）に示すように、層間絶縁膜としてシリコン酸化膜１１を例えば膜厚１２００ｎｍで堆積し、シリコン基板１の表面に形成された段差を平坦化する。さらに、シリコン酸化膜１１の膜厚が例えば７００ｎｍとなるまでＣＭＰを行い、シリコン酸化膜１１の表面を平坦化する。
続いて、フォトリソグラフィー工程によりシリコン酸化膜１１の上層にレジスト（不図示）を形成してから、レジストをマスクとしてシリコン酸化膜１１にエッチングを行う。これにより、コンタクトホール１２が形成される。
【００５４】
このエッチングは異方性エッチングとし、シリコン窒化膜１０に対してシリコン酸化膜１１のエッチング速度が２０倍（シリコン酸化膜１１のエッチング選択比が２０）となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚９００ｎｍのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜１０上でエッチングが停止する。
（エッチング条件）
ＲＦパワー：２ｋＷ
エッチングガス：Ａｒ／Ｏ2 ／Ｃ4 Ｆ8 ＝２００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００５５】
次に、図５（Ｃ）に示すように、シリコン窒化膜１０のエッチング速度がシリコン基板１に対して１０倍（エッチング選択比１０）、シリコン酸化膜１１に対して７倍（エッチング選択比７）となるような条件で、シリコン窒化膜１０にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚３５ｎｍのシリコン窒化膜に相当する分のエッチングを、例えば以下の条件で行うことができる。
（エッチング条件）
ＲＦパワー：５００Ｗ
エッチングガス：Ａｒ／Ｏ2 ／ＣＨＦ3 ＝１００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００５６】
上記のようにコンタクトホール１２を形成した後、従来法により、コンタクトホール１２内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば２０ｎｍ、５０ｎｍの膜厚で形成する。さらに、コンタクトホール１２内を埋め込むようにタングステン層を２５０ｎｍの膜厚で形成する。その後、ＣＭＰを行って層間絶縁膜１１上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール１２内にタングステンプラグが形成される。
【００５７】
本実施形態の半導体装置の製造方法においては、図４（Ｂ）に示すように、ゲート電極間のスペースが０．０４μｍの状態でソース／ドレイン領域９の形成を行った後、図４（Ｃ）に示すように、２０ｎｍの等方性エッチングを行い、ゲート電極間のスペースを０．０８μｍとする。したがって、従来法と同様に、膜厚２０ｎｍのエッチング停止膜（シリコン窒化膜１０）を形成しても、ゲート電極間のスペースがシリコン窒化膜１０により埋め込まれる（図９（Ｂ）参照）ことがなく、コンタクトはゲート電極間の不純物拡散層（ソース／ドレイン領域９）に接続される。これにより、コンタクト不良を防止することができる。
【００５８】
以上のように、上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止するため、エッチング停止膜を形成しても、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００５９】
（実施形態３）
本実施形態の半導体装置の製造方法について、図６および図７を参照して下記に説明する。
まず、図６（Ａ）に示すように、従来の方法と同様にしてシリコン基板１の表面に素子分離領域２を形成する。さらに、必要に応じて基板１にｐウェルあるいはｎウェルを形成するための不純物のイオン注入を行う。素子分離領域２により隔てられたアクティブ領域上に、ゲート酸化膜（ＳｉＯ2 膜）３を形成する。ゲート酸化膜の膜厚は例えば３ｎｍとする。
【００６０】
その上層にポリシリコン層４、窒化タングステンとタングステンとの積層膜５、およびオフセット絶縁膜（シリコン窒化膜）６を積層させる。各層の膜厚は、それぞれ例えば７０ｎｍ、５ｎｍ（窒化タングステン）、６０ｎｍ（タングステン）および１００ｎｍとする。これらの層を積層後、レジスト（不図示）をマスクとして異方性エッチングを行い、ゲート電極の形状にパターニングする。ここで、ゲート線幅およびゲート間隔は、それぞれ例えば０．１５μｍおよび０．１８μｍとする。
パターニングされたゲート電極をマスクとして、シリコン基板１に相対的に低濃度の不純物をイオン注入し、ＬＤＤ領域７を形成する。
【００６１】
次に、図６（Ｂ）に示すように、全面に例えば膜厚７０ｎｍのシリコン酸化膜１５を堆積してからエッチバックを行って、ゲート側壁にのみシリコン酸化膜１５を残し、サイドウォール１５を形成する。このとき、ゲート側壁部に残るシリコン酸化膜の基板表面に水平な方向の厚さ（サイドウォール１５の厚さ）は、シリコン酸化膜を全面に堆積させた時の膜厚とほぼ等しくなり、例えば７０ｎｍである。したがって、ゲート電極の間隔は０．０４μｍとなる。
シリコン基板１にソース／ドレイン領域９を形成するため、サイドウォール１５をマスクとして、相対的に高濃度の不純物をイオン注入する。イオン注入後、窒素雰囲気中で１０００℃、１０秒のランプアニールを行うと、ソース／ドレイン領域９が形成される。
【００６２】
次に、図６（Ｃ）に示すように、シリコン酸化膜からなるサイドウォール１５を、例えば２０ｎｍ等方的にエッチングする。このエッチングは、シリコン基板１およびゲート電極表面のオフセット絶縁膜（シリコン窒化膜）６に対してシリコン酸化膜１５のエッチング速度が５倍以上（エッチング選択比５倍以上）となるような条件で行う。このエッチングは例えば、フッ酸系の薬液を用いたライトエッチング（ＨＦ／Ｈ2 Ｏ＝１／４００、８０秒）とすることができる。
【００６３】
次に、図７（Ａ）に示すように、全面にエッチング停止膜としてシリコン窒化膜１０を、例えば膜厚２０ｎｍで形成する。
続いて、図７（Ｂ）に示すように、シリコン窒化膜１０の上層に、層間絶縁膜としてシリコン酸化膜１１を例えば膜厚１２００ｎｍで堆積し、シリコン基板１の表面に形成された段差を平坦化する。さらに、シリコン酸化膜１１の膜厚が例えば７００ｎｍとなるまでＣＭＰを行い、シリコン酸化膜１１の表面を平坦化する。フォトリソグラフィー工程によりシリコン酸化膜１１の上層にレジスト（不図示）を形成してから、レジストをマスクとしてシリコン酸化膜１１にエッチングを行う。これにより、コンタクトホール１２が形成される。
【００６４】
このエッチングは異方性エッチングとし、シリコン窒化膜１０に対してシリコン酸化膜１１のエッチング速度が２０倍（シリコン酸化膜１１のエッチング選択比が２０）となるような条件で行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚９００ｎｍのシリコン酸化膜に相当する分のエッチングを、例えば以下のエッチング条件で行うことにより、シリコン窒化膜１０上でエッチングが停止する。
（エッチング条件）
ＲＦパワー：２ｋＷ
エッチングガス：Ａｒ／Ｏ2 ／Ｃ4 Ｆ8 ＝２００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００６５】
次に、図７（Ｃ）に示すように、シリコン窒化膜１０のエッチング速度がシリコン基板１に対して１０倍（エッチング選択比１０）、シリコン酸化膜１１に対して７倍（エッチング選択比７）となるような条件で、シリコン窒化膜１０にエッチングを行う。エッチングされる表面を平坦化するためのオーバーエッチングも含め、膜厚３５ｎｍのシリコン窒化膜に相当する分のエッチングを、例えば以下のエッチング条件で行う。
（エッチング条件）
ＲＦパワー：５００Ｗ
エッチングガス：Ａｒ／Ｏ2 ／ＣＨＦ3 ＝１００／１０／２０ｓｃｃｍ
圧力：５Ｐａ
【００６６】
上記のようにコンタクトホール１２を形成した後、従来法により、コンタクトホール１２内を含む全面に密着層あるいはバリア層となるチタン層、窒化チタン層をそれぞれ例えば２０ｎｍ、５０ｎｍの膜厚で形成する。さらに、コンタクトホール１２内を埋め込むようにタングステン層を２５０ｎｍの膜厚で形成する。その後、ＣＭＰを行って層間絶縁膜１１上部のチタン層、窒化チタン層およびタングステン層を除去することにより、コンタクトホール１２内にタングステンプラグが形成される。
【００６７】
本実施形態の半導体装置の製造方法においては、図６（Ｂ）に示すように、ゲート電極間のスペースが０．０４μｍの状態でソース／ドレイン領域９の形成を行った後、図６（Ｃ）に示すように、２０ｎｍの等方性エッチングを行い、ゲート電極間のスペースを０．０８μｍとする。したがって、従来法と同様に、膜厚２０ｎｍのエッチング停止膜（シリコン窒化膜１０）を形成しても、ゲート電極間のスペースがシリコン窒化膜１０により埋め込まれる（図９（Ｂ）参照）ことがなく、コンタクトはゲート電極間の不純物拡散層（ソース／ドレイン領域９）に接続される。これにより、コンタクト不良を防止することができる。
【００６８】
以上のように、上記の本実施形態の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大することができる。また、素子分離領域端部におけるリーク電流を防止する目的でエッチング停止膜を形成した場合にも、従来より狭いゲート電極間の拡散層上にコンタクトを形成できる。したがって、設計ルールの縮小が可能となり、半導体装置を高集積化して高速化・低消費電力化することができる。
【００６９】
本発明の半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、実施形態２あるいは実施形態３において、実施形態１と同様に不純物拡散層（ソース／ドレイン領域９）の表面をシリサイド化してもよい。この場合、等方性エッチングによりサイドウォールを薄膜化する工程の前に、拡散層のシリサイド化を行う。これにより、シリサイド化を行う際に、高融点金属の拡散や応力による点欠陥あるいは転位といった結晶欠陥の発生を低減し、結晶欠陥に起因した短チャネル効果の増大が防止される。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７０】
【発明の効果】
本発明の半導体装置の製造方法によれば、短チャネル効果の増大によるトランジスタ特性の悪化を防止しながら、ゲート側壁の絶縁膜（サイドウォール）を薄膜化し、ソース／ドレイン領域とゲート電極間のスペースを拡大できる。したがって、ゲート間スペースが狭い場合にも、コンタクト不良あるいは接合リークを防止して自己整合的にコンタクトホールを形成することが可能となる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は、本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】（Ａ）〜（Ｃ）は、本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】（Ａ）〜（Ｃ）は、本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】（Ａ）〜（Ｃ）は、本発明の実施形態３に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】（Ａ）〜（Ｃ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図９】（Ａ）および（Ｂ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１…シリコン基板、２…素子分離領域、３…ゲート酸化膜、４…ポリシリコン層、５…窒化タングステンとタングステンとの積層膜、６…オフセット絶縁膜（シリコン窒化膜）、７…ＬＤＤ領域、８…サイドウォール、９…ソース／ドレイン領域、１０…エッチング停止膜、１１…層間絶縁膜、１２…コンタクトホール、１３…シリコン酸化膜、１３’…第２のサイドウォール、１４…コバルトシリサイド、１５…シリコン酸化膜（サイドウォール）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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