(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴで構成される主回路と、
上記ＭＯＳＦＥＴが形成される半導体領域に正のバイアス電圧を供給する基板バイアス回路と、
上記ＭＯＳＦＥＴが形成される半導体領域とソースとの間に流れる基板電流に応答して上記半導体領域に供給される電流を制限する電流制限回路とを備え、
上記電流制限回路は、複数個の抵抗素子と、かかる複数個の抵抗素子を選択するスイッチ素子とを含み、上記スイッチ素子の選択的なスイッチ制御により複数通りの抵抗値に設定されるものであることを特徴とする半導体集積回路装置。
【請求項２】
ＭＯＳＦＥＴで構成される主回路と、
上記ＭＯＳＦＥＴが形成される半導体領域に正のバイアス電圧を供給する基板バイアス回路と、
上記ＭＯＳＦＥＴが形成される半導体領域とソースとの間に流れる基板電流に応答して上記半導体領域に供給される電流を制限する電流制限回路とを備え、
上記電流制限回路は、複数個のＭＯＳＦＥＴと、かかる複数個のＭＯＳＦＥＴを選択的にオン状態にさせる制御回路により構成されて、ＭＯＳＦＥＴの選択的な動作により複数通りの抵抗値に設定されるものであることを特徴とする半導体集積回路装置。
【請求項３】
ＭＯＳＦＥＴで構成される主回路と、
上記ＭＯＳＦＥＴが形成される半導体領域に正のバイアス電圧を発生する基板電圧バイアス回路と、
上記バイアス電圧を上記半導体領域に伝えるとともに、その最大電流が一定に制限されたＭＯＳＦＥＴを含む電流制限回路とを備え、
上記電流制限回路に含まれるＭＯＳＦＥＴは、所定の定電流が流れるようにされたＭＯＳＦＥＴと電流ミラー形態に接続されるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記ＭＯＳＦＥＴは、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなり、
上記基板バイアス回路は、上記Ｐチャンネル型ＭＯＳＦＥＴに対応した第１基板バイアス回路と、上記Ｎチャンネル型ＭＯＳＦＥＴに対応した第２基板バイアス回路からなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、主に複数通りの動作速度で動作させられるＣＭＯＳ回路や高速動作が要求されるＣＭＯＳ回路を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平１１−１２２０４７号公報（以下、先行技術１という）があることが判明した。先行技術１の公報においては、処理性能を劣化させることなく消費電流を低減するため、内部回路に含まれるＭＯＳトランジスタのバックゲートへ与えられるバックゲート電圧の電圧レベルを、モード検出信号からの動作モードに応じて、複数の異なる電圧レベルの電圧を発生する電圧発生回路の出力電圧を選択して供給してＭＯＳトランジスタのしきい値電圧を変化させるものである。また、上記のような先行技術１とは発明の前提が異なり、本願発明者等によりなされ、基板バアイス制御によりＭＯＳトランジスタのプロセスばらつきを補償するという発明を本願出願人が特開平８−２７４６２０号公報（以下、先行技術２という）において提案している。
【特許文献１】特開平１１−１２２０４７号公報
【特許文献２】特開平８−２７４６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記先行技術１においては、低消費電力のためにＭＯＳトランジスタのバックゲート電圧を変化させるために、それに対応した数の電圧発生回路を有するものである。かかる電圧発生回路は、負のバックゲート電圧を形成する場合には例えば上記公報の添付図面の図９に示されるようなチャージポンプ回路が用いられる。このチャージポンプ回路は、ＤＣ−ＤＣコンバータであるが、その電圧変換効率は低くその消費電力は比較的大きなものとなる。
【０００４】
上記先行技術１においては、上記のように複数通りの動作モードがある場合、それに対応した数の電圧発生回路が必要となって回路規模を大きくしてしまうとともに、１つの動作モードにおいては必要なバッグゲートは１つであるのに対して、上記のように複数通りの動作モードに対応したバックゲートを発生させるものでは、使用しないバックゲート電圧を発生させるために無駄な電流消費を生じさせてしまうという問題がある。そこで、１つの動作モードのときには、それに対応した電圧発生回路のみを動作させ、他のバックゲート電圧に対応された電圧発生回路の動作を停止させればよいが、その場合には動作モードの切り換え応答性が犠牲になってしまうものである。
【０００５】
前記先行技術１のかかる問題を解決するために、それとは全く別の観点で本願発明者等においては先に発明された先行技術２を組み合わせることにより、回路の簡素化と低消費電力化を併せ持つ上に、プロセスばらつきにも対応でき、製品歩留りの大幅な改善を可能とするＣＭＯＳ構成の半導体集積回路装置や製品歩留りの改善と信頼性とを確保しつつ高速化を可能にしたＭＯＳ構成の半導体集積回路装置を開発するに至った。
【０００６】
この発明の目的は、製品歩留りの改善と信頼性を確保しつつ高速化を実現した半導体集積回路装置を提供することにある。この発明の他の目的は、上記に加えて、制御性と素子の微細化に適合した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。主回路を構成するＭＯＳＦＥＴが形成される半導体領域に基板バイアス回路により正のバイアス電圧を供給するとともに、上記半導体領域とソースとの間に流れる基板電流に応答して上記半導体領域に供給れる電流を制限する電流制限回路を設ける。
【発明の効果】
【０００８】
製品歩留りの改善と信頼性を確保しつつ高速化を実現した半導体集積回路装置を得ることができる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る半導体集積回路装置の一実施例の基本的なブロック図が示されている。同図には、この発明に関連する回路ブロックを取り出して示されている。同図の各回路ブロックは、公知のＣＭＯＳ集積回路の製造技術によって、特に制限されないが、単結晶シリコンのような１個の半導体基板上において形成される。
【００１０】
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴ又はＭＯＳトランジスタもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ及びＭＯＳトランジスタ等は一般的呼称に習っている。
【００１１】
同図の主回路は、その基本的な構成であるＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回路が代表として例示的に示されている。かかるＣＭＯＳ回路を用いて主回路が構成されてなる半導体集積回路装置が消費する電力には，スイッチング時の充放電によるダイナミックな消費電力と，サブスレッショルドリーク電流によるスタティックな消費電力が存在する。ダイナミックな消費電力は，電源電位ｖｄｄの二乗に比例するため，電源電位ｖｄｄの値を下げると効果的に消費電力を低下できる。近年、上記主回路として、例えばマイクロプロセッサ等では，電源電位ｖｄｄを下げて低消費電力化する傾向にある。
【００１２】
上記ＣＭＯＳ回路の動作速度は電源電位ｖｄｄの低下にともない遅くなる。動作速度の劣化を防ぐためには，電源電位ｖｄｄの低下にともないＭＯＳＦＥＴのしきい値電圧を下げる必要がある。しかし、しきい値電圧を下げると図３５のしきい値電圧と電流との特性図に示すように極端にサブスレッショルドリーク電流が増加する。このため、電源電位ｖｄｄの低下が進むにつれて、従来はそれほど大きくなかったサブスレッショルドリーク電流によるスタティックな消費電力の増加が顕著になってきた。このため、高速性と低電力性の二点を両立したマイクロプロセッサ等のＣＭＯＳデジタル回路を実現することが重要な課題となっている。
【００１３】
上記の問題を解決する方法として、前記先行技術１（例えば特開平１１−１２２０４７号公報）により提案されているように、基板バイアスを動作モードに応じて複数の異なる電位に固定することにより、ＭＯＳトランジスタのしきい値電圧を調整する方法が挙げられる。しかしながら、先行技術１では、前記のようにバックゲート電圧に対応した、言い換えるならば、低速動作モード、中速動作モード及び高速動作モードのそれぞれに対応して複数の電圧発生回路を必要とするため、回路規模が大きくなってしまうとともに、電圧発生回路での無駄な電流消費が生じてしまうという問題を有する。
【００１４】
この実施例では、前記本願発明者等において先に開発された先行技術２における電圧制御技術を利用するものである。すなわち、主回路の動作速度を測定するために同じＣＭＯＳ回路で速度モニタ回路を構成する。速度モニタ回路及び主回路は、基板バイアス制御回路で形成されたＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスによりＭＯＳＦＥＴのしきい値電圧を変化させることができ、その結果動作速度を制御することができる。
【００１５】
速度モニタ回路は、速度切り換えのための制御信号を受け、その動作速度に応じて速度検出信号を出力する。基板バイアス制御回路は、速度モニタ回路が出力する速度検出信号をもとに速度モニタ回路の動作速度を検出し、上記制御信号と比較して動作速度が所望の値になるようにＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスを発生して、速度モニタ回路及び主回路のＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２がそれぞれ形成される半導体領域（通常、ウェル領域）に供給する。
【００１６】
例えば、速度モニタ回路に対して上記制御信号により設定された動作速度に対して、その速度検出信号が遅い場合は基板バイアスを浅くしてＭＯＳＦＥＴのしきい値電圧を下げるように制御して、速度モニタ回路及び主回路の動作速度を速くする。反対に、速度モニタ回路の速度検出信号上記設定値よりも速い場合は基板バイアスを深くしてＭＯＳＦＥＴのしきい値電圧を上げ、速度モニタ回路及び主回路の動作速度を遅くする。速度モニタ回路の動作速度が上記設定値に等しい時には基板バイアスをそのまま保ち続ける。この結果、速度モニタ回路及び主回路は、上記制御信号により設定された動作モードに対応した動作速度を保つことができる。
【００１７】
この実施例では、特に制限されないが、ＰＭＯＳ基板バイアスは電圧ｖｈｈ１〜ｖｈｈ２、及びＮＭＯＳ基板バイアスはｖｌｌ１〜ｖｌｌ２のように、逆バイアスにも順バイアスにも印加することができるようにされている。図３６の基板バイアスとしきい値電圧との特性図に示すように、（ａ）に示したＮチャンネル型ＭＯＳＦＥＴの特性と、（ｂ）に示したＰチャンネル型ＭＯＳＦＥＴの特性に示すように、ＭＯＳトランジスタに逆バイアスを印加すると、基板バイアスは深くなる方向で、しきい値電圧は高くなる。ＭＯＳトランジスタに順バイアスを印加すると、基板バイアスは浅くなる方向で、しきい値電圧は低くなる。
【００１８】
例えばＮチャンネル型ＭＯＳＦＥＴは基板バイアスを大きくするとしきい値電圧が下がり、Ｐチャンネル型ＭＯＳＦＥＴは基板バイアスを小さくするとしきい値電圧が下がる。Ｎチャンネル型ＭＯＳＦＥＴでは、基板バイアスがＮチャンネル型ＭＯＳＦＥＴのソース電位と比較して負の電位である場合、ＰＮ接合の逆方向にバイアスされている事から逆バイアスと呼ばれる。また、基板バイアスがソース電位と比較して正の電位である場合、ＰＮ接合の順方向にバイアスされている事から順バイアスと呼ばれる。Ｐチャンネル型ＭＯＳＦＥＴの場合は反対で、基板バイアスがＰチャンネル型ＭＯＳＦＥＴのソース電位と比較して正の電位である場合を逆バイアス、負の電位である場合を順バイアスと呼ぶ。
【００１９】
以下、本明細書においては、基板バイアスをＭＯＳＦＥＴの逆バイアス方向に大きくすることを「基板バイアスを深くする」と、また順バイアス方向に大きくする事を「基板バイアスを浅くする」と表現する。このことから、ＣＭＯＳ回路は基板に逆バイアスを印加すると動作速度を遅くし、順バイアスを印加すると動作速度を速くすることがわかる。
【００２０】
この実施例では、各動作モードに対応して共通に用いられる速度モニタ回路と基板バイアス制御回路により、各動作モードに応じた複数通りのＰＭＯＳバイアスとＮＭＯＳバイアスを形成することができる。この結果、回路の簡素化を図ることができるとともに、その動作モードでは使用しないバックゲート電圧に対応した電圧発生回路が存在しないから、そこでの無駄な電流消費がなく、効率のよい電圧発生動作を行わせることができる。例えば、半導体集積回路装置が何も動作を行わないスタンバイ状態、遅い信号処理動作で設定される低速モード、中間的な信号処理動作時に設定される中速モード及び最高速の信号処理時に設定される高速モードの４通りの動作モードを設けても、上記速度モニタ回路及び基板バイアス制御回路はそれぞれの動作モードに対して共通に使用される。
【００２１】
このことは、単に回路の簡素化や低消費電力をもたらすことだけではなく、上記制御信号の設定により、上記低速モードと中速モードとの中間に例えば低中速モードを設定したり、上記中速モードと高速モードとの間に例えば中高速モードを設定したりすることもできる。つまり、上記の回路構成では上記制御信号の変更による、いわばソフトウェアによりＣＭＯＳ回路の動作速度をその時々の信号処理時間に応じて任意の速度に設定することができ、使い勝手の飛躍的な向上も実現できるという別の効果も奏することができる。
【００２２】
この実施例においては、別の観点からすると半導体集積回路装置の製造歩留りを飛躍的に改善することができる。近年のようにＭＯＳＦＥＴの微細化が進むと、作成プロセスにおけるＭＯＳＦＥＴ寸法やＭＯＳＦＥＴ性能のばらつきが大きくなる。ところで、マイクロプロセッサ等のＣＭＯＳ回路で構成される半導体集積回路装置では、多数のＭＯＳＦＥＴを総合した結果が動作速度や消費電力を決定する。このため、マイクロプロセッサチップの内部でＭＯＳＦＥＴが性能ばらつきを持っている場合でも、チップとして性能を見た場合には個々のＭＯＳＦＥＴ性能のばらつきは平均化される。従って、チップ内の性能平均がチップ間でばらつきを持つ事が問題となる。
【００２３】
図３７に示すように、チップの数が多いとチップ内の平均しきい値電圧は図のように正規分布をする。この分布の広がりが、近年の微細化により大きくなってきている。このようにばらつきを持つマイクロプロセッサ等の半導体集積回路装置において、全マイクロプロセッサチップに対し、前記先行技術１のような低速と高速動作モードに対応して固定的な基板バイアスを逆バイアス（例えば−１．５Ｖ）や順バイアス（例えば＋０．５Ｖ）として印加すると、ばらつきの分布は図３８のように広がりを持ったまま変化する。
【００２４】
もし仮に図３８の（ａ）点よりもしきい値電圧が低くなるとサブスレッショルドリーク電流によるスタティックな消費電力が増大しすぎるとしたら、製造されたマイクロプロセッサチップのうち約１／３は高速モードで使用できない。同様に、図３８の（ｂ）点よりもしきい値電圧が高くなると動作速度が遅くなりすぎるとしたら、やはりチップの約１／３が低消費電力モードで使用できないことになる。結局、チップの歩留りは１／３にしかならず、半導体集積回路装置の製造効率を悪化させるものになる。
【００２５】
この実施例においては、前記のように速度モニタ回路と基板バイアス制御回路を組み合わせて、ＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスを形成するものであるために、個々のチップのしきい値電圧の分布がばらつき抑制効果によって狭い範囲に集中することとなる。つまり、個々のチップ毎において、基板バイアスを逆バイアスから順バイアスまでの間（例えば−１．５Ｖから＋０．５Ｖ）変化させることにより、マイクロプロセッサチップの性能ばらつきを所望の位置に抑制できる。
【００２６】
上記のようにばらつきを抑制する位置を、モード切替信号により変化させると、図４０のように高速モード、中速モード、低速低消費電力モードのそれぞれの位置にばらつきを集約させることができる。したがって、本願発明の適用によって、ＣＭＯＳデジタル回路で構成されるマイクロプロセッサチップは、前記のように高速化と低消費電力化を同時に実現しつつ、さらにチップの歩留まりを飛躍的に向上させる事ができる。
【００２７】
また、このばらつきを抑制する位置を図４１のようにサブスレッショルドリーク電流が増大しすぎる限界である（ａ）点に置くと、約１／３のマイクロプロセッサチップを（ａ）点にそろえることができ、最高速モードを設定する事ができる。同様に動作速度が遅くなる限界である（ｂ）点にばらつきの抑制位置を置くと、約１／３のチップを（ｂ）点にそろえることができ、最低消費電力モードを設定する事ができる。さらに、ＣＭＯＳ回路が動作しないスタンバイ状態においては、基板バイアスを最も深く印加する事により図４２のようにスタンバイモードを設定し、超低消費電力モードにすることができる。
【００２８】
この実施例のように共通に使用される基板バイアス制御回路において、基板バイアス電圧を前記図３６に示したように順バイアスから逆バイアスの範囲で変化させることは、制御効率を高くする上で極めて有益なものとなる。すなわち、本願出願人の先願に係る先行技術２のように、ＭＯＳＦＥＴに対して逆バイアス電圧のみを印加して、そのしきい値電圧（Threshold Voltage)を変化させる場合に比べ、この実施例のように順バイアスから逆バイアスの範囲とした場合は、図４３の特性図に示すように基板バイアス（Substrate Bias) の電圧変化幅をほぼ半減させることができる。
【００２９】
図４３には、基板バイアスとしきい値電圧の関係を示す特性図が示されている。順バイアスと逆バイアスとを用い、しきい値電圧を０．１５Ｖに制御する場合、ベスト(BEST)側の範囲でばらつきが生じるＭＯＳＦＥＴのしきい値電圧を上記目標の０．１５Ｖに戻すには最大で電圧（ｃ）の基板バイアスを発生させればよいし、ワートス（WORST)側の範囲でばらつきが生じるＭＯＳＦＥＴのしきい値電圧を上記目標の０．１５Ｖに戻すには、最大で（ｂ）の基板バイアス電圧を発生させればよい。つまり、上記ベストとワートスの範囲でばらつきを持つＭＯＳＦＥＴのしきい値電圧を目標値（TYPCAL）に制御するに必要な制御電圧の範囲は、（ｂ）＋（ｃ）のように約１Ｖ程度でよい。
【００３０】
これに対して、先行技術２のように逆バイアス電圧のみを用いるものでは、ＭＯＳＦＥＴのしきい値電圧を全体的に小さくなるように下側にシフトさせる。つまり、前記ワースト（ＷＯＲＳＴ）特性を図示のように下げた特性として、これに従って、前記のＴＹＰＩＣＡＬ特性をＢＥＳＴ特性に置き換え、ＷＯＲＳＴ特性をＴＹＰＣＡＬ特性に置き換えるようにするものである。この場合には、前記と同じ範囲でばらつきを持つＭＯＳＦＥＴを目標値に制御するに必要な制御電圧の範囲は、（ａ）のように約１．９Ｖまで大きくする必要がある。
【００３１】
更に別の観点からすると、この実施例のように基板バイアスを順バイアスから逆バイアスの範囲で変化させることは、高集積化を図る上で極めて有益なものとなる。すなわち、図４４に示されたしきい値電圧（Threshold Voltage)とゲート長（Gete Length)との特性図において、基板バイアス電圧Ｖｂｂの電圧値が逆バイアス方向に大きいときにはゲート長の変化に対するしきい値電圧の変化が大きくなる。特に、素子の微細化のためにゲート長を短くし、ショートチャンネル効果が生じる付近で設計すると、ゲート長のプロセスばらつきに対するしきい値電圧の変化が極端に大きくなる。
【００３２】
ＭＯＳＦＥＴのレイアウト設計において、高集積化のために上記ショートチャンネル効果が生じる付近でＭＯＳＦＥＴのゲート長を設定することが多い。この場合、この実施例のように基板バイアスを順バイアスから逆バイアスの範囲で変化させ、ＭＯＳＦＥＴを大きな逆バイアス電圧を印加した状態で動作させないようにすると、上記しきい値電圧の変化幅が小さくすることができ、素子の微細化を図りつつ安定したしきい値電圧の設定及び制御が可能になるものである。
【００３３】
ところで、基板バイアスを順バイアスに印加してマイクロプロセッサの性能ばらつきを抑制するにあたり、次の問題が生じる。まず、順バイアスでしきい値を下げることによりサブスレッショルドリーク電流が増加する。次に、順バイアスによりＭＯＳトランジスタの基板内部でバイポーラ構造のバイポーラ電流が増大する。さらに、順バイアスによりラッチアップが発生しついにはＭＯＳＦＥＴを破壊に至らしめる。
【００３４】
つまり、ＣＭＯＳ回路に順バイアスをかけた場合、しきい値電圧の低下に伴いサブスレッショルドリーク電流が増加し、順バイアスによりＣＭＯＳ回路を形成している基板の内部でバイポーラ電流が増加し、また順バイアスが大きすぎるとラッチアップ現象を起こしてＭＯＳトランジスタを破壊する可能性がある。これら、電流の増加は、半導体集積回路装置の低消費電力化にとっては致命的な欠点となる。またラッチアップは起きてはならない。
【００３５】
そこで、この実施例では、電流増加とラッチアップの発生を防止するため、電力制限回路は主回路の電流または温度を計測し、主回路がある一定の電流または温度を示した場合には、制限信号を発生して基板バイアス制御回路がＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスをそれ以上浅くしないように制限する。このことで、電流増加とラッチアップの発生を防止できる。このことにより、信頼性の高いマイクロプロセッサを提供できる。このような電力制限回路の付加によって、前記のような動作制御よる種々の利点を享受しつつ、半導体集積回路装置の信頼性を実現するものである。
【００３６】
図２には、本発明に係る半導体集積回路装置の一実施例のブロック図が示されている。同図は、図１の速度モニタ回路及び基板バイアス制御回路をより具体的に示したものであり、速度モニタ回路は、クロックデューティ変換回路と遅延列から構成され、基板バイアス制御回路は位相周波数比較回路と基板バイアス発生回路から構成される。以下、主回路の代表として示されたＣＭＯＳインバータ回路は、前記図１のＣＭＯＳインバータ回路と同様であり、その回路記号は省略するものである。
【００３７】
クロックデューティ変換回路は、速度情報が周波数の形態とされたクロック信号からなる制御信号を受け、かかる制御信号のデューティ比を所望の値に変化させて基準信号として出力する。例えば、図６の波形図に示したように、制御信号に対して周波数を１／４に分周し、デューティ比を１：３にした信号を基準信号として出力させる。この基準信号は、遅延列により遅延される。遅延列は上記基準信号を受けて、ＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスの値に応じた遅延時間を経て遅延信号を出力する。
【００３８】
例えば、上記遅延列は図４に示されているように、ＣＭＯＳインバータ回路が直列接続されており、初段のインバータに基準信号が供給される。各インバータのＭＯＳトランジスタには、ＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスが印加され、かかる基板バイアスに対応して遅延時間を変化させられる。この実施例では、最終段から３個目のインバータ出力の遅延が、図６の制御信号（クロック信号）１周期だけ遅れるような段数のインバータを接続する。例えば、最終段から４段目のインバータから出力を遅延信号１１として取り出し、２段目のインバータ出力を遅延信号１２として取り出す。
【００３９】
この時遅延列の入出力信号は図７のようになる。すなわち、基準信号の立ち下がりエッジと比べて、遅延信号１１の立ち上がりエッジは速く発生し遅延信号１２の立ち上がりエッジは遅く発生するように設計されている。それぞれの位相差は、基準信号と遅延信号１１、あるいは基準信号と遅延信号１２とのＡＮＤ（アンド）をとることで計測できる。
【００４０】
図７に示した状態、つまり、基準信号の立ち下がり、言い換えるならば、制御信号の１周期に対して、遅延信号１１の立ち上がりは速く、遅延信号１２の立ち上がりは遅くなるような位相関係が標準的な遅延列の持つ遅延時間であり、プロセスばらつきや電源電位の変動、温度の変化等により遅延列の遅延時間が変化すると、図２に示した位相周波数比較回路が速いか遅いかを判断する。例えば遅延列の遅延時間が速くなると、遅延信号１１と１２の立ち上がりエッジは基準信号の立ち下がりエッジよりも速く発生し、逆に遅延時間が遅くなると遅延信号１１と１２の立ち上がりエッジは遅く発生するようになる。
【００４１】
遅延時間が速い場合は、位相周波数比較回路はダウン信号を出力し、遅延時間が遅い場合は位相周波数比較回路がアップ信号を出力する。基板バイアス発生回路は、ダウン信号を受け取ると基板バイアスを深くする。すなわち、ＰＭＯＳ基板バイアスを大きくし、ＮＭＯＳ基板バイアスを小さくして逆バイアス方向に基板バイアスを深くしていく。その結果、遅延列及び主回路の動作速度は遅くなる。また基板バイアス発生回路がアップ信号を受け取ると、基板バイアスを浅くする。すなわち、ＰＭＯＳ基板バイアスを小さくし、ＮＭＯＳ基板バイアスを大きくして順バイアス方向に基板バイアスを浅くしていく。その結果、遅延列及び主回路の動作速度は速くなる。
【００４２】
上記のような帰還制御動作によって、遅延列の動作速度が設定値になると、アップ信号やダウン信号はとまり、基板バイアス発生回路も一定の基板バイアスを供給することで、遅延列と主回路の動作速度が一定に保たれる。遅延列は、インバータ以外にもＡＮＤゲートやＮＯＲゲートといったＣＭＯＳ論理回路を用いてもよいし、また主回路となるマイクロプロセッサのクリティカルパスと同じ組合せのＣＭＯＳ回路を用いてもよい。
【００４３】
電力制限回路は、主回路の電流若しくは温度を計測し、電流値若しくは温度が設定の値よりも大きくなると制限信号を発生する。制限信号が位相周波数比較回路31に入力される場合、位相周波数比較回路はアップ信号を停止する。また、制限信号が基板バイアス発生回路に入力される場合、基板バイアス発生回路は現時点の基板バイアスより浅い基板バイアスを供給しなくなる。このようにして、主回路の電流が増大したり温度が上昇しすぎるのを防ぎ、しきい値電圧低下に伴うサブスレッショルドリーク電流の上昇を抑え、順バイアスに伴うバイポーラ電流の増加を抑え、ラッチアップの発生を防ぐ。
【００４４】
図３には、本発明の他の実施例のブロック図が示されている。同図は、図１の速度モニタ回路及び基板バイアス制御回路をより具体的に示したものであり、速度モニタ回路は、リング発振回路から構成され、基板バイアス制御回路は位相周波数比較回路と基板バイアス発生回路から構成される。リング発振回路は、ＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスの値に応じて発振周波数を変化させ、速度検出信号としての発振信号を出力する。
【００４５】
図５にはリング発振回路の一実施例の回路図が示されている。図のように、リング発振回路は、奇数個のＣＭＯＳインバータ回路がリング状に接続されており、一ヶ所から発振信号が出力される。各インバータのＭＯＳＦＥＴには、ＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスが印加され、その遅延時間が変化させられることにより発振周波数を調節できる。位相周波数比較回路では、速度情報が周波数の形態とされたクロック信号からなる制御信号とリング発振回路の発振信号の周波数を比較する。
【００４６】
図８に位相周波数比較回路の一実施例の回路図が示されている。制御信号とリング発振回路の発振信号の周波数が等しい時、位相周波数比較回路は出力を出さない。つまり、上記両信号の周波数（位相）が等しいときには、例えばアップ信号とダウン信号は共にロウレベルのままである。プロセスばらつきや電源電位の変動、温度の変化等によりリング発振回路の遅延列の遅延時間が変化して発振周波数が変化すると、位相周波数比較回路がアップ信号またはダウン信号を出力する。
【００４７】
例えばリング発振回路の発振周波数が制御信号よりも高くなると、位相周波数比較回路はダウン信号を例えばハイレベルとし、発振周波数が低い場合は位相周波数比較回路がアップ信号を例えばハイレベルとする。基板バイアス発生回路は、ダウン信号のハイレベルにより基板バイアスを深くするよう動作する。すなわち、ＰＭＯＳ基板バイアスを大きくし、ＮＭＯＳ基板バイアスを小さくして逆バイアス方向に基板バイアスを深くしていく。その結果、上記リング発振回路の遅延列の遅延時間が長くなってリング発振回路の発振周波数が低くなる。基板バイアス発生回路は、上記のようにアップ信号がハイレベルにされると、基板バイアスを浅くする。すなわち、ＰＭＯＳ基板バイアスを小さくし、ＮＭＯＳ基板バイアスを大きくして順バイアス方向に基板バイアスを浅くしていく。その結果、リング発振回路の発振周波数は高くなる。
【００４８】
上記のような帰還制御動作によって、リング発振回路の発振周波数が制御信号の周波数と等しくなると、アップ信号やダウン信号はとまり、基板バイアス発生回路も一定の基板バイアスを供給することで、遅延列と主回路の動作速度が一定に保たれる。上記リング発振回路を構成する遅延列は、インバータ以外にもＡＮＤゲートやＮＯＲゲートといったＣＭＯＳ論理回路を用いてもよいし、また主回路となるマイクロプロセッサのクリティカルパスと同じ組合せのＣＭＯＳ回路を用いてもよい。
【００４９】
この実施例においても、電力制限回路は、主回路の電流若しくは温度を計測し、電流値若しくは温度が設定の値よりも大きくなると制限信号を発生する。制限信号が位相周波数比較回路に入力される場合、位相周波数比較回路はアップ信号を停止する。また、制限信号が基板バイアス発生回路に入力される場合、基板バイアス発生回路は現時点の基板バイアスより浅い基板バイアスを供給しなくなる。このようにして、主回路の電流が増大したり温度が上昇しすぎるのを防ぎ、しきい値電圧低下に伴うサブスレッショルドリーク電流の上昇を抑え、順バイアスに伴うバイポーラ電流の増加を抑え、ラッチアップの発生を防ぐ。
【００５０】
図９には、図２又は図３に示された基板バイアス発生回路の一実施例の回路図が示されている。この実施例の基板バイアス発生回路は、アップ／ダウンカウンタ、デコーダ、Ｄ／Ａコンバータから構成される。アップ／ダウンカウンタは、前記位相周波数比較回路で形成されたアップ信号及びダウン信号を受け、アップ信号ではカウンタ信号のカウントを増加し、ダウン信号ではカウンタ信号のカウントを減少する。
【００５１】
デコーダは上記アップ／ダウンカウンタのカウンタ信号をデコードし、デコーダ信号を出力する。Ｄ／Ａコンバータはデコーダ信号に応じた電位をＰＭＯＳ基板バイアス、ＮＭＯＳ基板バイアスとして出力する。例えばＮＭＯＳ基板バイアスを逆バイアス−１．５Ｖから順バイアス＋０．５Ｖまで変化させる場合、ダウン信号がアサート（例えばハイレベル）されるとＮＭＯＳ基板バイアスは深くなる方向、すなわち＋０．５Ｖから−１．５Ｖの方向へダウン信号に応じて所定の電圧毎に変化していく。また、アップ信号がアサート（例えばハイレベル）されるとＮＭＯＳ基板バイアスは浅くなる方向、すなわち−１．５Ｖから＋０．５Ｖの方向へアップ信号に応じて所定の電圧毎に変化していく。
【００５２】
また、例えばＰＭＯＳ基板バイアスを逆バイアス＋１．５Ｖ（電源電位が１．８Ｖの時には３．３Ｖ）から順バイアス−０．５Ｖ（電源電位が１．８Ｖの時には１．３Ｖ）まで変化させる場合、ダウン信号がアサートされるとＰＭＯＳ基板バイアスは深くなる方向、すなわち−０．５Ｖから＋１．５Ｖの方向へダウン信号に応じて所定の電圧毎に変化していく。また、アップ信号がアサートされるとＰＭＯＳ基板バイアスは浅くなる方向、すなわち＋１．５Ｖから−０．５Ｖの方向へアップ信号に応じて所定の電圧毎に変化していく。
【００５３】
図１０には、図２又は図３に示された基板バイアス発生回路の他の一実施例の回路図が示されている。この実施例の基板バイアス発生回路は、アップ／ダウンシフトレジスタ、Ｄ／Ａコンバータから構成される。アップ／ダウンシフトレジスタは、前記位相周波数比較回路で形成されたアップ信号及びダウン信号を受け、アップ信号によりレジスタ信号出力のうち選択される位置を上に移動し、ダウン信号によりレジスタ信号出力のうち選択される位置を下に移動する。
【００５４】
Ｄ／Ａコンバータはレジスタ信号に応じた電位をＰＭＯＳ基板バイアス、ＮＭＯＳ基板バイアスとして出力する。例えばＮＭＯＳ基板バイアスを逆バイアス−１．５Ｖから順バイアス＋０．５Ｖまで変化させる場合、ダウン信号がアサートされるとＮＭＯＳ基板バイアスは深くなる方向、すなわち＋０．５Ｖから−１．５Ｖの方向へダウン信号に応じて所定の電圧毎に変化していく。  また、アップ信号がアサートされるとＮＭＯＳ基板バイアスは浅くなる方向、すなわち−１．５Ｖから＋０．５Ｖの方向へアップ信号に応じて所定の電圧毎に変化していく。
【００５５】
例えばＰＭＯＳ基板バイアスを逆バイアス＋０．５Ｖ（電源電位が１．８Ｖの時には３．３Ｖ）から順バイアス−０．５Ｖ（電源電位が１．８Ｖの時には１．３Ｖ）まで変化させる場合、ダウン信号がアサートされるとＰＭＯＳ基板バイアスは深くなる方向、すなわち−０．５Ｖから＋１．５Ｖの方向へダウン信号に応じて所定の電圧毎に変化していく。また、アップ信号がアサートされるとＰＭＯＳ基板バイアスは浅くなる方向、すなわち＋１．５Ｖから−０．５Ｖの方向へアップ信号に応じて所定の電圧毎に変化していく。
【００５６】
図１１には、図２又は図３に示された基板バイアス発生回路の更に他の一実施例の回路図が示されている。この実施例の基板バイアス発生回路はインバータ回路、チャージポンプ、ループフィルタ、ＤＣ／ＤＣコンバータから構成される。チャージポンプは、前記位相周波数比較回路で形成されたアップ信号をインバータで反転した信号と、ダウン信号を入力し、アップ信号が入っている間は電源電位ｖｄｄから電流が出力に供給され、ダウン信号が入っている間は電源電位ｖｓｓ方向へ電流が出力から放出され、出力の電位を変化させる。
【００５７】
この出力電位は抵抗と容量からなるループフィルタを通って直流電位になり、直流電位はＤＣ／ＤＣコンバータによりＰＭＯＳ基板バイアスとＮＭＯＳ基板バイアスに変換される。例えばＮＭＯＳ基板バイアスを逆バイアス−１．５Ｖから順バイアス＋０．５Ｖまで変化させる場合、ダウン信号がアサートされるとＮＭＯＳ基板バイアスは深くなる方向、すなわち＋０．５Ｖから−１．５Ｖの方向へダウン信号に応じてアナログ的に変化していく。また、アップ信号がアサートされるとＮＭＯＳ基板バイアスは浅くなる方向、すなわち−１．５Ｖから＋０．５Ｖの方向へアップ信号に応じてアナログ的に変化していく。
【００５８】
例えばＰＭＯＳ基板バイアスを逆バイアス＋１．５Ｖ（電源電位が１．８Ｖの時には３．３Ｖ）から順バイアス−０．５Ｖ（電源電位が１．８Ｖの時には１．３Ｖ）まで変化させる場合、ダウン信号がアサートされるとＰＭＯＳ基板バイアスは深くなる方向、すなわち−０．５Ｖから＋１．５Ｖの方向へダウン信号に応じてアナログ的に変化していく。また、アップ信号がアサートされるとＰＭＯＳ基板バイアスは浅くなる方向、すなわち＋１．５Ｖから−０．５Ｖの方向へアップ信号に応じてアナログ的に変化していく。
【００５９】
図１２には、電力制限回路の一実施例のブロック図示されている。この実施例の電力制限回路は、電流測定回路と電圧比較器から構成される。電流測定回路は測定している電流を電圧値に変換して出力電圧を生成する。電圧比較器は基準電位と出力電圧の電位を比較し、出力電圧が基準電位より大きくなると制限信号をアサートする。
【００６０】
図１４には、上記電流測定回路の一実施例の回路図が示されている。この回路では、ＰＭＯＳ基板バイアスによるＰＭＯＳトランジスタのリーク電流を測定し電圧に変換する。つまり、Ｐチャンネル型ＭＯＳＦＥＴのゲートとソースに電源電圧ｖｄｄを供給し、その基板（バックゲート）にＰＭＯＳ基板バイアスを印加する。Ｐチャンネル型ＭＯＳＦＥＴのゲートに上記のようにソースと同電位の電源電圧ｖｄｄを印加した場合、オフ状態にされてリーク電流が抵抗に流れる。
【００６１】
ＭＯＳＦＥＴは、正の温度特性を持つものであるために、主回路の電流が増大したり温度が上昇しすぎると、しきい値電圧低下に伴うサブスレッショルドリーク電流が増大し、抵抗で発生する電圧降下を大きする。この電圧降下が、基準電圧より高くなると、電圧比較回路により上記制限信号を形成する。このため、電圧比較回路は、上記基準電圧付近の入力信号に対して高感度の電圧比較動作、言い換えるならば、高利得の電圧増幅動作を行うよう形成される。
【００６２】
上記構成において、Ｐチャンネル型ＭＯＳＦＥＴの基板バイアスとして、順バイアスを印加してディプレッションモードにすれば、上記のようにゲートとソースとを同電位としても電流が流れる。しかしながら、前記のような帰還制御動作での基板バイアス制御回路では、Ｐチャンネル型ＭＯＳＦＥＴをディプレッションモードにするような基板バイアスを行わないから、上記リーク電流が抵抗に流れるものとなる。
【００６３】
図１５には、上記電流測定回路の他の一実施例の回路図が示されている。この回路は、ＮＭＯＳ基板バイアスによるＮＭＯＳトランジスタのリーク電流を測定し電圧に変換する。つまり、Ｎチャンネル型ＭＯＳＦＥＴのドレインに電源電圧ｖｄｄを供給し、ゲートとソースを共接続して回路の接地電位ｖｓｓとの間に抵抗を接続する。Ｎチャンネル型ＭＯＳＦＥＴのゲートとソースを接続した場合、オフ状態にされてリーク電流が抵抗に流れる。前記同様に主回路の電流が増大したり温度が上昇しすぎると、しきい値電圧低下に伴ってリーク電流が増大し、抵抗で発生する電圧降下を大きする。この電圧降下分が、基準電圧より高くなると、電圧比較回路により上記制限信号を形成する。
【００６４】
図１６には、上記電流測定回路の更に他の実施例の回路図が示されている。この回路は、前記のようなゲートとソースが共通接続されたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴを共通接続し、Ｎチャンネル型ＭＯＳＦＥＴのソースと回路の接地電位ｖｓｓとの間に上記抵抗を接続するものである。つまり、電源電圧ｖｄｄと回路の接地電位ｖｓｓとの間に、逆方向の電圧が印加されるダイオード接続のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ及び抵抗を直列形態に接続する。この実施例回路では、ＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスによりＣＭＯＳ回路のサブスレッショルドリーク電流を検出し、それを抵抗に流すことにより電圧信号に変換するものである。
【００６５】
図１７には、上記電流測定回路の他の一実施例の概略素子構造断面図が示されている。この同図では、寄生素子の役割を判り易くするために、使用するＭＯＳＦＥＴを前記のような単なる回路記号ではなく、デバイスの断面構造で表している。この実施例で使用するＮチャンネル型ＭＯＳＦＥＴは、特に制限されないが、Ｐ型基板上に形成された深い深さのウェル領域（N-isolation)にｐウェルが形成されて、ｎ領域からなるソースとドレインが形成される。このような素子構造では、Ｎチャンネル型ＭＯＳＦＥＴの基板内に存在するＮＰＮ型バイポーラトランジスタ、つまり、ｎ領域をコレクタとし、Ｐウェルをベースとし、深い深さのウェル領域（N-isolation)をエミッタとするＮＰＮ型の寄生トランジスタが存在する。
【００６６】
上記コレクタとして作用するｎ領域には、抵抗を介して電源電圧ｖｄｄを印加し、エミッタとして作用するウェル領域（N-isolation)には抵抗を介して回路の接地電位ｖｓｓを供給する。上記Ｐウェルには、前記主回路や速度モニタ回路等のＮチャンネル型ＭＯＳＦＥＴと同様に、ＮＭＯＳ基板バイアスが印加されている。上記寄生バイポーラ型トランジスタのコレクタ−エミッタ経路には電流が流れないようにバイアスする必要があり、プロセスばらつき等によってＮＭＯＳ基板バイアスによって電流を生じると、出力電圧が低下して、前記のような電圧比較回路でそれを検出することができる。
【００６７】
図１８には、上記電流測定回路の更に他の一実施例の概略素子構造断面図が示されている。この同図でも前記同様に寄生素子の役割を判り易くするために、使用するＭＯＳＦＥＴを前記のような単なる回路記号ではなく、デバイスの断面構造で表している。この実施例で使用するＰチャンネル型ＭＯＳＦＥＴは、特に制限されないが、Ｐ型基板に形成されたＮ型ウェル領域に形成される。この構成に代えて、前記同様に深い深さのウェル領域（N-isolation)にＮ型ウェル領域を形成してもよい。
【００６８】
このような素子構造では、Ｐチャンネル型ＭＯＳＦＥＴの基板内に存在するＰＮＰ型バイポーラトランジスタ、つまり、Ｐ基板をコレクタとし、Ｎウェルをベースとし、ソース，ドレインを構成するｐ領域をエミッタしたＰＮＰ型の寄生トランジスタが存在する。上記コレクタとして作用するＰ基板には、抵抗を介して回路の接地電位ｖｓｓを印加し、エミッタとして作用するｐ領域には抵抗を介して電源電圧ｖｄｄを供給する。上記Ｎウェルには、前記主回路や速度モニタ回路等のＰチャンネル型ＭＯＳＦＥＴと同様に、ＰＭＯＳ基板バイアスが印加されている。上記寄生バイポーラ型トランジスタのコレクタ−エミッタ経路には電流が流れないようにバイアスする必要があり、プロセスばらつき等によってＰＭＯＳ基板バイアスによって電流を生じると、出力電圧が低下して、前記のような電圧比較回路でそれを検出することができる。
【００６９】
これらの各実施例回路により、電力制限回路は主回路のサブスレッショルドリーク電流やバイポーラ構造に起因するリーク電流が設定値より大きくなると、制限信号をアサートする。実際の回路においては、前述の異なる複数の電力測定回路を用いて複数の電力制限回路を形成し、全制限信号出力のＯＲ（論理和）をとって基板バイアス制御回路への制限信号を供給してもよい。
【００７０】
図１３には、上記電力制限回路の他の一実施例のブロック図が示されている。この実施例の電力制限回路は、温度測定回路と電圧比較器から構成される。温度測定回路は測定している温度を電圧値に変換して出力電圧を生成する。電圧比較器は基準電位と出力電位の電位を比較し、出力電圧が基準電位より大きくなると制限信号をアサートする。
【００７１】
図１９には、上記温度測定回路の一実施例の回路図が示されている。この回路では、ダイオードの逆接合抵抗が温度により変化することを利用している。つまり、温度が高くなると、逆接合抵抗が小さくなって固定抵抗との抵抗比が変化して、出力電圧を電源電圧ｖｄｄ方向に変化させる。電圧比較器は、上記のような出力電圧と基準電位とを比較し、出力電圧が基準電位より大きくなると制限信号をアサートする。従って、この温度検出回路により、温度を測定しそれを電圧に変換できる。
【００７２】
この温度測定回路の検出信号を受けて電力制限回路は主回路の温度が設定値よりも高くなると、制限信号をアサートする。実際の回路においては、温度測定用の電力制限回路と電流測定用の電力制限回路を組みあわせ、必要な種類の電力測定回路を用いて複数の電力制限回路を形成し、全制限信号出力のＯＲ（論理和）をとって基板バイアス回路への制限信号を供給してもよい。
【００７３】
図２０には、本発明の他の一実施例のブロック図が示されている。同図は、基本的には図１の変形例であり、速度モニタ回路に対して、制御信号発生回路が設けられる。制御信号発生回路は、クロック信号とモード切替信号を受けて、モード切替信号に対応してクロック信号の周波数を変化させる。つまり、低速モード、中速モード及び高速モードのいずれか１つを選択し、制御信号として速度モニタ回路に供給する。
【００７４】
この構成では、クロック信号を基準として、その周波数を基準にモード切替信号に対応した複数種類の周波数にされた制御信号を形成することができる。つまり、半導体集積回路装置の内部で周波数の形態とされた制御信号（速度情報）を形成することができる。他の構成は、前記図１の実施例と同様である。
【００７５】
図２４には、図２０の実施例における制御信号発生回路の一実施例のブロック図が示されている。この実施例の制御信号発生回路はクロック発生回路、分周回路、セレクタから構成される。クロック信号は例えば位相同期ループ回路などで構成されるクロック発生回路により周波数を逓倍させる。かかる逓倍された生成クロック信号は、分周回路を用いて分周される。分周回路では、複数の分周段を持ち、各分周段からそれぞれの段数に応じた分周信号が形成される事により複数の異なる周波数を持った分周信号を生成する。
【００７６】
セレクタは上記複数の分周信号の中から、モード切替信号に応じて１つの分周信号を選択し、前記のように周波数の形態とされた制御信号として、前記のような速度モニタ回路に供給する。このような制御信号発生回路を用いることによって、前記図２０の実施例に示されたように、モード切替信号に応じた周波数の制御信号を速度モニタに供給する事ができる。
【００７７】
前記図４０に示されたように、高速モード、中速モード及び低速モードの中かから、マイクロプロセッサの性能ばらつきを高速モードに統一するためには、図２０の実施例のようにモード切替信号を用いて周波数の高い制御信号を供給すればよい。また、同様に、マイクロプロセッサの性能ばらつきを中速モードあるいは低速モードに統一するためには、図２０の実施例でモード切替信号を用いて周波数の低い分周信号を選択して制御信号を形成し、速度モニタ回路に供給すればよい。
【００７８】
図２１には、本発明の他の一実施例のブロック図が示されている。同図は、基本的には図１の変形例であり、速度モニタ回路に直接モード切替信号を供給する。モード切替信号を用いて速度モニタ回路の遅延時間若しくはリング発振回路の発振周波数を変化させる事で、主回路を高速モード、中速モード、低速モードといった、所望のモードごとにばらつきを抑制できる。他の構成は、前記図１の実施例と同様である。
【００７９】
図２２には、本発明の他の一実施例のブロック図が示されている。同図は、図２の実施例にモード切替信号を付加した変形例であり、図２の実施例における遅延列に直接モード切替信号が供給される。つまり、遅延列に対してモード切替信号により遅延段数が切替られる。
【００８０】
例えば、遅延段数を少なくすると、同じ基板バイアスなら遅延時間が短くなる。その結果、基準となるクロック信号の１周期に上記遅延時間を合わせるように基板バイアスを逆バイアス方向に大きくする。つまり、遅延段数が少なくなった分だけ１つの遅延段当たりの遅延時間を大きくするような基板バイアスの制御がかかることとなる。かかる基板バイアスでは、上記のような速度モニタ回路での長くされた遅延時間に対応して主回路は、低速モードで動作することとなる。
【００８１】
逆に、遅延段数を増やすと、同じ基板バイアスなら遅延時間が長くなる。その結果、長くなった遅延時間を基準となるクロック信号を１周期に合わせるように基板バイアスを順バイアス方向に小さくして、遅延段数が多くなくなった分だけ１つの遅延段当たりの遅延時間を小さくするような基板バイアスの制御が行われる。これにより、上記とは逆に主回路及び速度モニタ回路は高速モードに設定される。中速モードは、その中間の遅延段数が選択される。
【００８２】
図２５には、上記図２２の遅延列の一実施例の回路図が示されている。遅延列は、インバータ等のＣＭＯＳ論理回路で構成される複数個の遅延素子と２つのセレクタ２２、セレクタ２３からなる。遅延素子は直列に接続され、初段の遅延素子に基準信号が入力される。遅延素子列の任意の位置から出力が出され、セレクタ２２やセレクタ２３はモード切替信号に応じた位置にある遅延素子の出力を選択し、遅延信号１１、遅延信号１２として出力する。
【００８３】
上記遅延信号１１と１２は、前記図７に示した位相関係のときに動作モードに対応した目標値に基板バイアスが設定される。逆にいうなら、基準信号のパルス幅（クロック信号の１周期）に対して、遅延信号１１は短く、遅延信号１２は長くなるように基板バイアスの制御がなされる。この基準信号のパルス幅が一定であるので、モード切替信号によりセレクタ２２と２３により遅延列の遅延段数が切り替えられることによって、個々の遅延段での遅延時間が選択された段数と逆比例となるように基板バイアスが制御されるので、主回路での動作速度の切り替えが行われる。上記遅延列の遅延素子はインバータ以外にもＮＡＮＤやＮＯＲといったＣＭＯＳ論理回路でよく、あるいはマイクロプロセッサのクリティカルパスを用いてもよい。
【００８４】
図２６には、上記遅延列の他の一実施例の回路図が示されている。この実施例では、図２５と逆に、モード選択信号に応じてセレクタ２４により、基準信号をどの位置の遅延素子（遅延段）へ入力させるかを決定する。出力位置は固定されている。これらの構成によっても、前記図２５と同様な動作を行わせることができる。この実施例でも、前記同様に高速モードでは遅延素子列中の遅延素子数を増やし、遅延列の遅延時間を長くする。逆に低速モードでは遅延素子列中の遅延素子数を減らし、遅延列中の遅延時間を短くする。この実施例では、上記２つの遅延信号１１と１２の組み合わせにより、速度判定を行う場合において、１つのセレクタ２４により構成できるので、回路の簡素化を図ることができる。
【００８５】
図２３には、本発明の更に他の一実施例のブロック図が示されている。同図は、図３の実施例にモード切替信号を付加した変形例であり、図３の実施例におけるリング発振回路に直接モード切替信号が供給される。つまり、リング発振回路に対してモード切替信号によりリング発振回路のインバータ段数が切替られる。
【００８６】
例えば、遅延段数を少なくすると、同じ基板バイアスなら帰還ループでの遅延時間が短くなる。その結果、リング発振回路の発振周波数は高くなる。したがって、基準となるクロック信号の周波数（位相）とリング発振回路の発振周波数を合わせるようにリング発振回路の発振周波数を低くするように、基板バイアスを逆バイアス方向に変化させる。つまり、リング段数が少なくなった分だけ１つの遅延段当たりの遅延時間を大きくするような基板バイアスの制御がかかることとなり、かかる基板バイアスでは、主回路は低速モードで動作することとなる。
【００８７】
逆に、遅延段数を増やすと、同じ基板バイアスなら遅延時間が長くなる。その結果、リング発振回路の発振周波数は高くなる。したがって、基準となるクロック信号の周波数に上記リング発振回路の発振周波数を合わせるように（遅延時間を短くするように）基板バイアスを順バイアス方向に小さくするような制御がかかり、上記のように遅延段数が多くなくなった分だけ１つの遅延段当たりの遅延時間を小さくするような基板バイアスが小さくなる。これにより、上記とは逆に主回路及び速度モニタ回路は高速モードに設定される。中速モードは、その中間の遅延段数が選択される。
【００８８】
図２７には、リング発振回路の一実施例の回路図が示されている。リング発振回路は、インバータ等のＣＭＯＳ論理回路で構成される複数個かつの遅延素子とセレクタ２５からなる。遅延素子はリング状に接続され、任意の遅延素子から発進信号を出力する。モード切替信号に応じて、セレクタ２５はインバータ列が何段でリングを形成するかを決定する。遅延素子はインバータ以外にもＮＡＮＤやＮＯＲといったＣＭＯＳ論理回路でよく、あるいはマイクロプロセッサのクリティカルパスを用いてもよい。これらの構成により、図２３実施例では、例えば高速モードではリング発進回路中の素子数を増やし、発振周波数を低くする。逆に低速モードではリング発進回路中の素子数を減らして、リング発進回路中の遅延時間を高くする。
【００８９】
図２８には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例の半導体集積回路装置は、主回路に対して１つの制御回路が設けられる。この実施例では、前記図１等で説明してきた基板バイアスを制御するための制御回路が組み込まれている。同一チップにこのような制御回路を組み込み、半導体集積回路装置の主回路のＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスを生成する事が可能である。制御回路に与えられる制御信号及びモード切替信号は、チップの外部から供給されてもよい。あるいはチップ内で命令をデコードして与えてもよい。
【００９０】
図２９には、この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図が示されている。この実施例では、主回路の規模が大きい場合、主回路は複数のブロックに分割される。このように分割された複数のブロック毎に前記図１等で説明した制御回路が設けられる。このことにより基板に生じる基板ノイズを防止したり、あるいはブロック毎に異なる制御をする事で、きめ細かな高速化や低消費電力化を実現できる。この場合でも、制御信号及びモード切替信号はチップ外部から供給されても、チップ内部から命令を与えてもよい。また、制御信号及びモード切替信号をブロック毎に変える事で、前述したブロック毎の異なる制御を可能とする。
【００９１】
図３０には、この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図が示されている。この実施例でも、主回路は複数のブロックに分割される。このように分割された複数のブロックが設けられた場合、制御回路のうち直接的に基板バイアスを形成するＤ／Ａコンバータ回路だけを、各ブロック毎に分散して複数個配置することにより、面積の増加を抑える事ができる。
【００９２】
図３１には、この発明に係る半導体集積回路装置の更に他の一実施例の概略ブロック図が示されている。この実施例では、主回路内に制御回路を組み込み、制御回路のうちＤ／Ａコンバータだけを主回路のチップと別チップで用意し、制御回路からデコーダ信号をＤ／Ａコンバータに伝え、それに応じてＤ／ＡコンバータがＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスを主回路に供給する。このようにＤ／Ａコンバータを別チップで用意する場合には、バイポーラ型トランジスタ等を用いて低電源インピーダンスで基板バイアス電圧を形成することができる。
【００９３】
図３２には、この発明に係る半導体集積回路装置の一実施例の構成図が示されている。この実施例では、動作モードは通常動作とスタンバイモードの２種類から構成される。主回路及び速度モニタ回路の電源電圧がｖｄｄ＝１．８Ｖ、ｖｓｓ＝０．０ｖである場合、制御を行わなければＰＭＯＳ基板バイアスを１．８Ｖ、ＮＭＯＳ基板バイアスを０．０Ｖとすることで通常動作を行わせる。しきい値電圧のばらつき制御動作をするためには、ＰＭＯＳ基板バイアスを逆バイアス３．３Ｖから順バイアス１．３Ｖまで変化させ、ＮＭＯＳ基板バイアスを逆バイアス−１．５Ｖから順バイアス０．５Ｖまで変化させる。
【００９４】
そして、主回路が動作をしないスタンバイモードにあるときには、基板バイアスを最も深くする、すなわちＰＭＯＳ基板バイアスを３．３Ｖ、ＮＭＯＳ基板バイアスを−１．５Ｖとすることで、スタンバイ中のサブスレッショルドリーク電流を低減できる。これらの動作を組み合わせる事で、高速でかつ低消費電力な半導体集積回路装置を実現する事ができる。このような動作モードの指示は、例えば前記制御信号をロウレベル又はハイレベルに固定すること、言い換えるならば、速度情報が周波数の形態で入力されたクロック信号の周波数をゼロにすればよい。あるいは、前記モード切替信号により、モニタ回路や基板バイアス制御回路の動作を実質的に停止させ、上記電圧３．３Ｖと−１．５Ｖを固定的に供給するものであってもよい。
【００９５】
図３３には、この発明に係る半導体集積回路装置の他の一実施例の構成図が示されている。この実施例では、電源電圧の制御によって、前記基板バイアスの制御と同様な速度制御を行うようにするものである。つまり、前記図１ないし図３２等で説明した実施例では、主回路や速度モニタの動作速度を制御するために、基板バイアスを変化させるものであるが、このような基板バイアスの制御の代わりに、電源電圧を制御しても同じように高速化、低消費電力化、ばらつきの抑制を同時に実現する事ができる。
【００９６】
この場合は、電源電圧が１．３Ｖと０．５Ｖのときに低電力、あるいはスタンバイモードにあり、電源電位が３．３Ｖと−１．５Ｖの時に高速モードになる。そして、かかる低速モードあるいは高速モードにおけるＭＯＳＦＥＴのしきい値電圧のばらつき制御は、高電圧側が３．３Ｖ〜１．３Ｖであり、低電圧側が−１．５Ｖ〜０．５Ｖとなる。上記低電圧側は接地電位ｖｓｓに固定するものであってもよい。このような電源電圧を制御する場合は、前記図２等の実施例におけるアップとダウン信号の入力を交換する必要がある。
【００９７】
図３４には、この発明に係る半導体集積回路装置の更に他の一実施例の構成図が示されている。この実施例では、基本的には図３３と同様に電源電圧の制御によって、前記基板バイアスの制御と同様な速度制御を行うようにするものである。前記図３３と異なる点は、ＭＯＳＦＥＴの基板バイアスをｖｄｄやｖｓｓに固定し、電源電圧を制御するものである。この場合には、図３３のように低電圧側を接地電位に固定するというような変形を採ることができず、例えば電源電圧が１．３Ｖと０．５Ｖのときに低電力、あるいはスタンバイモードにあり、電源電位が３．３Ｖと−１．５Ｖの時に高速モードになり、かかる低速モードあるいは高速モードにおけるＭＯＳＦＥＴのしきい値電圧のばらつき制御は、高電圧側が３．３Ｖ〜１．３Ｖであり、低電圧側が−１．５Ｖ〜０．５Ｖとなる。したがって、基板バイアスを固定した場合、ソースに与えられる電源電圧との相対的関係で、前記基板バイアスの制御と同様となり、図３３の実施例に比べて制御性を改善することができる。
【００９８】
以上の実施例では、高速かつ低消費電力で動作が可能な半導体集積回路において，以下に示す課題を同時に満たすＣＭＯＳ回路，及びそれで構成されたＣＭＯＳ−ＬＳＩチップならびに半導体集積回路装置を提供できる。
（１）ＣＭＯＳ回路の性能ばらつきを抑制し歩留まりを向上する。
（２）ばらつきによって，低速になったチップを高速化できる。
（３）ばらつきによって高消費電力になったチップを低電力化できる。
【００９９】
この発明の基板バイアス電圧の制御による前記半導体集積回路装置の製造歩留りを改善するという発想は、次のような発展形へと導かれる。すなわち、近年のようなＭＯＳＦＥＴの低電圧動作のために、しき値電圧を低くする必要がある。しかし、このようにしきい値電圧を低くするためにはゲート絶縁膜の膜厚を薄く形成することが必要であり、作成プロセスにおけるばらつきが大きくなるとともに、耐圧が低下して信頼性に問題が生じる。
【０１００】
そこで、発展させられた本発明の別の実施例では、プロセス的な真性のしきい値電圧は耐圧やプロセスのばらつきを優先させて比較的大きく設定する。いわば一世代前の確立されたプロセスを用いることにより、比較的安定した素子特性ばらつきやゲート絶縁耐圧を確保することができる。しかし、このような素子をそのまま用いると、低消費電力化のために動作電圧を低くすると回路が動作しないか、あるいは回路が動作しても充分な動作電流が得られなくなって、所望の動作速度が得られなくってしまう。そこで、所望の回路動作を実現するために、言い換えるならば、実効的なＭＯＳＦＥＴのしきい値電圧を低くするために、ＭＯＳＦＥＴが形成される半導体領域に順バイアス方向の基板電圧を与えるようにするものである。つまり、前記の「基板バイアスを浅くする」ためだけの基板バイアス回路を設ける。
【０１０１】
もとより、ＭＯＳＦＥＴの基板バイアスを浅くするとＭＯＳＦＥＴのしきい値電圧を低して動作速度を速すること自体は、一般的に知られている。しかしながら、このように基板バイアスを浅くするのは、基板バイアスを深くすることとの組み合わせからなるものであり、ＭＯＳＦＥＴが形成される半導体領域に専ら順バイアス電圧のみを供給するようにして、信頼性や所望の動作速度を確保しつつ、製品歩留りの改善を図るというような発想は存在しない。
【０１０２】
つまり、従来技術では、ＭＯＳＦＥＴが形成される半導体領域に順バイアスを加えてＭＯＳＦＥＴのしきい値電圧を低して動作を高速にすると、反面においてラッチアップ等の素子破壊に至るという致命的な問題が生じるため、比較的大きな素子のプロセスばらつきを考慮したマージンを設けるなど、素子破壊防止を最優先の条件として回路を構成するものである。これに対して、本願発明の発展させられた発明の別の実施例では、以下に説明するような電流制限回路の付加によって、高い信頼性のもとに所望の動作速度を確保しつつ、製品歩留りの改善を図ることができるものとなる。そして、制御性と素子の微細化に適合した半導体集積回路装置を得ることができる。
【０１０３】
図４５には、本発明に係る半導体集積回路装置の他の一実施例の基本的なブロック図が示されている。同図には、前記同様に本発明に関連する回路ブロックを取り出して示されている。基板バイアス発生回路ＳＢＧ１は、主回路ＬＳＩ１を構成するＭＯＳＦＥＴの基板に与える電圧を発生し、ＰＭＯＳトランジスタへの基板バイアスＮ１とｎＭＯＳトランジスタへの基板バイアスＮ３を出力する。上記基板バイアスＮ１とＮ３は、上記ＭＯＳＦＥＴのソースとそれが形成される半導体領域との間のＰＮ接合に順バイアス方向の電圧とされる。
【０１０４】
このような順バイアスＮ１とＮ３を印加した場合において、前記のようなラッチアップ等による素子破壊を確実に防止するために電流制限回路ＣＬＣ１およびＣＬＣ２が設けられる。これらの電流制限回路ＣＬＣ１およびＣＬＣ２のそれぞれは、上記基板バイアスＮ１およびＮ３を受けて、同じ電位の基板バイアスをＮ２，Ｎ４として主回路ＬＳＩ１のＭＯＳＦＥＴの基板に供給するとともに、それに流れる電流を制限するように機能する。
【０１０５】
上記電流制限回路ＣＬＣ１およびＣＬＣ２は、基板バイアス発生回路ＳＢＧ１が発生する基板バイアスにより主回路ＬＳＩ１内で流れる素子破壊に至るような電流量を制限する。つまり、ＰＭＯＳトランジスタの基板バイアスが電源電位ＶＤＤよりも低い場合、あるいはＮＭＯＳトランジスタの基板バイアスがグランド電位よりも高い場合、この基板バイアスは順方向バイアスとなり、トランジスタ内に存在するＰＮ接合や、寄生バイポーラトランジスタに大きな電流を流してしまう。この大電流は、無駄な電力を増やし、主回路ＬＳＩ１を誤動作させ、また大電流が流れすぎてトランジスタを破壊してしまうラッチアップという現象を引き起こすことがある。
【０１０６】
そこで、電流制限回路ＣＬＣ１およびＣＬＣ２を用いて主回路ＬＳＩ１内のＭＯＳトランジスタ基板に流れる電流量を制限することで、主回路ＬＳＩ１の動作信頼性を向上させることができる。前記図１４ないし図１９のような実施例の電力制限回路は、それモニタ回路に流れる電流を検知して、主回路での電流制御を行なうようにするものである。これに対して、図４５の実施例は、主回路そのものに流れる電流に応答して、その電流制限をものであるので信頼性の上で格段に優れている。つまり、前記の実施例では、１つの半導体集積回路に形成される素子特性のばらつきの影響を受けるので、素子ばらつきのワーストケースを考慮したマージンが必要になるものである。これに対して、この実施例では、主回路そのものに流れる電流に応答して電流制限動作が行なわれるために素子ばらつきを考慮したマージンが不要になるものである。
【０１０７】
図４６には、本発明に係る半導体集積回路装置の他の一実施例の基本的なブロック図が示されている。この実施例では、基板バイアス発生回路ＳＢＧ１は、図４６に示すように、基板バイアス用電圧源ＶＧＮ１と電流増幅回路ＡＭＰ１，ＡＭＰ２から構成されることに着目し、上記電流増幅回路ＡＭＰ１，ＡＭＰ２の電流供給能力に電流制限機能を付加するものである。別の見方をすると、電流増幅回路は出力回路であり、有限の出力インピーダンスを有している。この出力インピーダンスを積極的に活用し、主回路そのものに流れる電流が予め決められた電流量を超えたなら、その電圧降下によって順方向のバイアス電圧を低下させられるため、リーク電流量制限が行なわれるものである。
【０１０８】
つまり、基板バイアス用電圧源ＶＧＮ１は、主回路ＬＳＩ１に与える基板バイアスにあたる電圧をそれぞれＮ５，Ｎ６から出力する。電流増幅回路ＡＭＰ１，ＡＭＰ２はＮ５，Ｎ６の電位を保ったまま、供給できる電流量を増幅させる。このようにして、増幅されて充分な電流を供給できるようになった基板バイアス発生回路ＳＢＧ１は基板バイアスをＮ１，Ｎ３から出力する。これらのバイアスは、主回路ＬＳＩ１に与えられる。このことにより、主回路ＬＳＩ１に与えられる順バイアスにより、ＭＯＳトランジスタ内部に存在するＰ／Ｎ接合や寄生バイポーラトランジスタに流れる無駄な電流を減らして誤動作を抑えることができる。この実施例では、出力回路の出力インピーダンスを利用するので、回路素子数を低減できるものとなる。
【０１０９】
電流増幅回路ＡＭＰ１，ＡＭＰ２による電流を制限は、基板バイアスを供給する主回路ＬＳＩ１の回路規模が変わる場合には、規模に応じて電流制限回路ＡＭＰ１，ＡＭＰ２を設計しなおす必要がある。この点に関しては、前記図４５の実施例のように基板バイアス回路ＳＢＧ１は、専ら基板バイアスの出力とし、その電流量制限を電流制限回路ＣＬＣ１及びＣＬＣ２に受け持たせた方が回路の設計の簡素化あるは汎用化できる点で優れている。つまり、電流制限回路ＣＬＣ１，ＣＬＣ２を基板バイアス発生回路ＳＢＧ１と主回路ＬＳＩ１の間に設ければ、基板バイアス回路ＳＢＧ１を標準化（セル化）しておき、電流制限回路ＣＬＣ１，ＣＬＣ２だけを、個々の回路に対応して設計することにより主回路ＬＳＩ１に応じた最適な電流制限が簡単に実現できる。
【０１１０】
図４７には、上記電流制限回路の一実施例が回路図が示されている。この実施例では、上記電流制限回路は、抵抗ＲＥＳ１で構成される。前記図４５において、接続端子Ｎ１，Ｎ２間に対応した素子が示されているが、接続端子Ｎ３，Ｎ４間においても同様な抵抗が設けられる。例えば主回路ＬＳＩ１が標準的な１００万ＭＯＳトランジスタ規模のマイクロプロセッサである場合には、基板バイアス用に約１ｍＡ程度の電流を供給できれば充分であると仮定すると、０．５Ｖの順バイアスを与える場合には０．５ｋΩの抵抗が必要になる。
【０１１１】
上記の抵抗値０．５ｋΩを持つ抵抗ＲＥＳ１を通常の半導体プロセスで用いられるアルミニウムあるいは銅などの配線で作ろうとすると、面積が大きくなり無駄になる。例えば、０．５μｍ幅のアルミニウム配線では、０．５ｋΩの抵抗を実現するためには４ｍもの長さが必要となってしまう。そこで、この実施例の抵抗ＲＥＳ１は、ポリシリコン配線や拡散層抵抗など、比較的抵抗の高い材料を用いて形成される。このような素子を用いた場合には、配線長が１０μｍ程度と面積も小さく済み、またアルミニウムや銅などの端子間接続用の配線については設計上の長さ等を考慮する必要がなくなり、設計が簡易になる。この抵抗ＲＥＳ１による電流制限回路は、基板電圧制限回路と見ることもできる。つまり、上記リーク電流に対応して、抵抗ＲＥＳ１で電圧降下が発生して基板に印加される順バイアス電圧が小さくされ、結果としてリーク電流が制限される。
【０１１２】
前記図４６に示される電流増幅回路ＡＭＰ１，ＡＭＰ２で電流量を制限するための設計をする場合には、上記主回路ＬＳＩ１のＭＯＳトランジスタ規模などに対応して個々に設計する必要があるが、前記図４５のように電流制限回路ＣＬＣ１，ＣＬＣ２を用い、それを抵抗ＲＥＳ１で行う場合には、上記主回路ＬＳＩ１のＭＯＳトランジスタ規模などに対応して抵抗値の変更だけで済む。
【０１１３】
図４８には上記電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、ＮＭＯＳトランジスタＭＮ１で構成される。通常は、制御電圧ＶＣＮＴ１を電源電圧と等しくし、ＮＭＯＳトランジスタＭＮ１の寸法を調整することで、電流制限量を制御する。制御電圧ＶＣＮＴ１を可変にすると、ＮＭＯＳトランジスタＭＮ１の寸法は一定にしたまま、すなわち主回路ＬＳＩ１の回路規模によって設計を変更することなしに、制御電圧ＶＣＮＴ１を変化させることで、最適な電流制限が可能となる。
【０１１４】
図４９には上記電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、ＰＭＯＳトランジスタＭＰ１で構成される。通常は、制御電圧ＶＣＮＴ２をグランド電圧と等しくし、ＰＭＯＳトランジスタＭＰ１の寸法を調整することで、電流制限量を制御する。制御電圧ＶＣＮＴ２を可変にすると、ＰＭＯＳトランジスタＭＰ１の寸法は一定にしたまま、すなわち主回路ＬＳＩ１の回路規模によって設計を変更することなしに、制御電圧ＶＣＮＴ２を変化させることで、最適な電流制限が可能となる。
【０１１５】
図５０には上記電流制限回路の他の一実施例の回路図が示されている。この実施例では、カレントミラー型回路により、電流制限を実現している。電流は、この回路を構成するＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＮ１３の寸法により、あるいは制御電圧ＶＣＮＴ３の電圧により制御できる。つまり、制御電圧ＶＣＮＴ３がゲートに印加されたＮＭＯＳトランジスタＭＮ１３により電流を形成し、それをＰＭＯＳトランジスタＭ１２，Ｍ１３によるカレントミラー回路に供給して電流制限を行なうようにするものである。この場合、接続端子Ｎ１とＮ２の間に流れる最大電流は、ＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＮ１３の寸法、あるいは制御電圧ＶＣＮＴ３の電圧により制御できるが、基板電流がそれ以下の場合には基板電流に従った電流しか流れないのはいうまでもない。
【０１１６】
図５１には電流制限回路の他の一実施例の回路図が示されている。この実施例では、図５０の実施例と同様にカレントミラー型回路により、電流制限を実現している。この実施例では、ＭＯＳトランジスタの導電型が前記図５０の実施例とは逆になっており、前記同様に電流は、この回路を構成するＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＰ１３の寸法により、あるいは制御電圧ＶＣＮＴ４の電圧により制御できる。
【０１１７】
図５２は、この発明を説明するための半導体集積回路装置の概略素子構造断面図が示されている。この実施例では、基板制御用３重ウエル構造に向けられている。基板バイアス制御を実現するためには、シリコンウエハのＰ型基板ＰＳＵＢ１と、各ＭＯＳトランジスタのウエルを構成するＰ型ウエルＰＷＥＬ１，Ｎ型ＮＷＥＬ１それぞれをＮ型基板分離層ＮＩＳＯ１で分離する必要があり、図のような素子断面構造になる。
【０１１８】
このとき、ＭＯＳトランジスタに順バイアスを与えると、ウエル内に存在するＰ／Ｎ接合に順方向電流Ｃ１が流れる。この電流は、電流制限回路ＣＬＣ１，ＣＬＣ２で供給電流を制限することにより直接抑制できる。また、ＭＯＳトランジスタの基板内には図に示すように寄生バイポーラトランジスタＮＰＮ１，ＰＮＰ１が存在する。寄生バイポーラトランジスタＮＰＮ１では、ベース電流を電流制限回路ＣＬＣ２で制限し、コレクタ／エミッタ間電流を電流制限回路ＣＬＣ１で制限することにより過大電流が流れるのを防いでいる。寄生バイポーラトランジスタＰＮＰ１では、電流制限回路ＣＬＣ１がベース電流を制限し、またＮ型基板分離層ＮＩＳＯ１の厚みによりこのトランジスタのベース距離が長くなることで、コレクタ／エミッタ間電流は小さくなる。このようにして、電流制限回路ＣＬＣ１やＣＬＣ２は、順方向の基板バイアスによって増加するＰ／Ｎ接合電流や、寄生バイポーラ電流を抑制する。
【０１１９】
図５３は、この発明を説明するための半導体集積回路装置の概略素子構造断面図が示されている。この実施例でも、前記同様に基板制御用３重ウエル構造に向けられている。上記３重ウエル構造では、隣接するＰ型ウェルＰＷＥＬ１とＮ型ウェルＮＷＥＬ１との間でも寄生バイポーラトランジスタＮＰＮ２，ＰＮＰ２が存在する。このトランジスタは、サイリスタ構造をしており、ひとたびバイポーラ動作を始めると大電流を流してしまい、ラッチアップという現象をおこす。その結果、基板内に過大電流が流れてＭＯＳトランジスタを破壊してしまったり、回路の誤動作を引き起こすことになる。この実施例では、前記のような電流制限回路ＣＬＣ１，ＣＬＣ２が電流量を制限することによって、このラッチアップが起こらないように抑制している。
【０１２０】
図５４には、この発明を説明するための半導体集積回路装置の概略素子構造断面図が示されている。この実施例では基板制御用シリコン・オン・インシュレータ構造に向けられている。基板バイアス制御を実現するもう一つの手段として、Ｐ型基板ＰＳＵＢ１とＭＯＳトランジスタのウエルを酸化膜分離層ＳＯＩ１によって分離する方法がある。この場合も、基板バイアスを順バイアスにすると、Ｐ／Ｎ接合順方向電流Ｃ１や、寄生バイポーラトランジスタＮＰＮ３，ＰＮＰ３によるラッチアップ現象がおこりやすくなるが、電流制限回路ＣＬＣ１，ＣＬＣ２によって、その危険性を取り除くことができる。
【０１２１】
図５５には、本発明に係る半導体集積回路装置の他の一実施例の基本的なブロック図が示されている。基板バイアス発生回路ＳＢＧ１が生成した基板バイアスはノード（接続点）Ｎ１，Ｎ３を通して電流制限回路ＣＬＣ１１，ＣＬＣ１２に供給され、ノード（接続点）Ｎ２，Ｎ４を経て主回路ＬＳＩ１の基板に供給される。電流制限回路ＣＬＣ１１，ＣＬＣ１２は、選択回路ＳＥＬ１の選択信号Ｎ１１に応じて電流制限量を変化させる。このことにより、主回路ＬＳＩ１の基板制御を行う際に、製造プロセスのばらつきや回路規模に応じて最適な電流制限を設計変更することなく行うことが可能である。また動作中に温度や電源電圧などが変化するような場合でも、そのつど最適な電流制限を施すことが可能である。
【０１２２】
図５６には、本発明に係る半導体集積回路装置の他の一実施例の基本的ブロック図が示されている。基板バイアス発生回路ＳＢＧ１は、基板バイアス用電圧源ＶＧＮ１および電流増幅回路ＡＭＰ１，ＡＭＰ２から構成されている。電流増幅回路ＡＭＰ１，ＡＭＰ２は、その出力インピーダンスが選択回路ＳＥＬ１の選択信号Ｎ１１により、最適な電流制限を行うよう制御される。このような出力インピーダンスの制御によって、主回路ＬＳＩ１の基板制御を行う際に、製造プロセスのばらつきや回路規模に応じた最適な電流制限を設計変更することなく行うことが可能となる。
【０１２３】
図５７には、前記図５５の実施例に対応した電流制限回路の一実施例の回路図が示されている。この実施例の電流制限回路は、並列な複数の抵抗ＲＥＳ１１，ＲＥＳ１２，ＲＥＳ１３，ＲＥＳ１４からなる。抵抗は、それと直列に配置されたスイッチ用のＮチャンネル型ＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４によって選ばれる。選択回路ＳＥＬ１はスイッチ用のＮチャンネル型ＭＯＳトランジスタのうち１つのスイッチを選び、そこに配置されている抵抗が電流制限回路として動作する。抵抗ＲＥＳ１１，ＲＥＳ１２，ＲＥＳ１３，ＲＥＳ１４は異なる抵抗値を持っており、選択回路ＳＥＬ１の信号に応じて電流制限量を変えることが可能とされる。この構成に変え、スイッチ用スイッチ用ＭＯＳトランジスタは１ないし複数個が同時にオン状態にされるようにし、その合成抵抗値を変化させることによって、電流制限量を変えるようにしてもよい。
【０１２４】
図５８には、前記図５５の実施例に対応した電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、並列な複数の抵抗ＲＥＳ１１，ＲＥＳ１２，ＲＥＳ１３，ＲＥＳ１４からなる。抵抗は、それと直列に配置されたスイッチ用のＰチャンネル型ＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ２４によって選ばれる。選択回路ＳＥＬ１はスイッチ用のＰチャンネル型ＭＯＳトランジスタのうち１つのスイッチを選び、そこに配置されている抵抗が電流制限回路として動作する。抵抗ＲＥＳ１１，ＲＥＳ１２，ＲＥＳ１３，ＲＥＳ１４は異なる抵抗値を持っており、選択回路ＳＥＬ１の信号に応じて電流制限量を変えることが可能である。この構成に変え、前記同様にスイッチ用スイッチ用ＭＯＳトランジスタは１ないし複数個が同時にオン状態にされるようにし、その合成抵抗値を変化させることによって、電流制限量を変えるようにしてもよい。
【０１２５】
図５９には、前記図５５の実施例に対応した電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、複数の並列なＮチャンネル型ＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４からなる。各Ｎチャンネル型のＭＯＳトランジスタは寸法がそれぞれ異なり、選択回路ＳＥＬ１により選ばれた少なくとも１つのトランジスタが持つインピーダンスにより、電流制限を行うことができる。各トランジスタの寸法が同じで、選択回路ＳＥＬ１が選ぶトランジスタ数を変化させることによっても電流制限量を制御することができる。
【０１２６】
図６０には、前記図５５の実施例に対応した電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、１つのＮチャンネル型ＭＯＳトランジスタＭＮ４１で構成される。選択回路ＳＥＬ１１が出力する制御用アナログ電圧Ｎ３１の電圧値に応じてＮチャンネル型ＭＯＳトランジスタＭＮ４１のインピーダンスは変化するので、選択回路ＳＥＬ１１によって電流制限量を変化させることができる。
【０１２７】
図６１には、前記図５５の実施例に対応した電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、複数の並列なＰチャンネル型ＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４からなる。各Ｐチャンネル型トランジスタは寸法がそれぞれ異なり、選択回路ＳＥＬ１により選ばれた少なくとも１つのトランジスタが持つインピーダンスにより、電流制限を行うことができる。各トランジスタの寸法が同じで、選択回路ＳＥＬ１が選ぶトランジスタ数を変化させることによっても電流制限量を制御することができる。
【０１２８】
図６２には、前記図５５の実施例に対応した電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、１つのＰチャンネル型ＭＯＳトランジスタＭＰ４１で構成される。選択回路ＳＥＬ１１が出力する制御用アナログ電圧Ｎ３１の電圧値に応じてＰチャンネル型ＭＯＳトランジスタＭＰ４１のインピーダンスは変化するので、選択回路ＳＥＬ１１によって電流制限量を変化させることができる。
【０１２９】
図６３には、前記図５５の実施例に対応した電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、カレントミラー回路が用いられる。カレントミラー回路に供給する電流を形成するＮチャンネル型ＭＯＳトランジスタをＮＭＯＳトランジスタＭＮ５１，ＭＮ５２，ＭＮ５３，ＭＮ５４のように並列に配置し、各Ｎチャンネル型ＭＯＳトランジスタの寸法を異なるように設定しておき、選択回路ＳＥＬ１に選ばれたＭＯＳトランジスタに流れる電流に応じて、上記カレントミラー回路を動作させて電流制限量を調節することができる。上記各トランジスタ寸法が異なっていても同じでも、選択回路ＳＥＬ１が選ぶトランジスタの数を変化させることにより、同様に電流制限量を調節するようにしてもよい。
【０１３０】
図６４には、前記図５５の実施例に対応した電流制限回路の他の一実施例の回路図が示されている。この実施例の電流制限回路は、カレントミラー回路が用いられる。カレントミラー回路に供給する電流を形成するＰチャンネル型ＭＯＳトランジスタをＭＰ５１，ＭＰ５２，ＭＰ５３，ＭＰ５４のように並列に配置し、各ＰＭＯＳトランジスタの寸法を異なるもので構成すると、選択回路ＳＥＬ１に選ばれたトランジスタに応じて、電流制限量を調節できる。各トランジスタ寸法が異なっていても同じでも、選択回路ＳＥＬ１が選ぶトランジスタの数を変化させることにより、同様に電流制限量を調節できる。
【０１３１】
図６５には、前記図５７等の実施例に用いられる選択回路の一実施例のブロック図が示されている。主回路ＬＳＩ１内部に制御電流選択レジスタＲＥＧ１が設けられる。このレジスタＲＥＧ１には、内部命令によりレジスタ信号Ｎ４１を生成し、選択回路ＳＥＬ１がその信号をデコードすることにより、前記選択信号Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４を形成される。
【０１３２】
図６６には、前記選択回路の他の一実施例のブロック図が示されている。主回路ＬＳＩ１の入出力端子部分に制御電流選択ピンＰＩＮ１が設けられる。この制御電流選択ピンＰＩＮ１には、かかる選択ピンに電源電圧に対応したハイレベルと回路の接地電位に対応したロウレベルの供給することにより選択信号Ｎ４２が生成され、選択回路ＳＥＬ１がその信号をデコードすることにより、選択信号Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４が形成される。
【０１３３】
図６７には、前記選択回路の他の一実施例のブロック図が示されている。主回路ＬＳＩ１内部に制御電流選択ヒューズＦＵＳ１が設けられる。このヒューズＦＵＳ１は、半導体ウェハ上に回路が完成された時点でレーザー光線により選択的に切断されること応じて選択信号Ｎ４３を生成し、選択回路ＳＥＬ１がその信号をデコードすることにより、選択信号Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４が形成される。
【０１３４】
図６８には、前記選択回路の他の一実施例のブロック図が示されている。主回路ＬＳＩ１内部に基板電流検出回路ＳＣＤ１が設けられる。この基板電流検出回路ＳＣＤ１は主回路ＬＳＩ１の基板電流を測定し、電流に応じて選択信号Ｎ４４を生成し、選択回路ＳＥＬ１がその信号をデコードすることにより、選択信号Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４を出力する。
【０１３５】
図６９には、前記図６２等の実施例に用いられる選択回路の一実施例のブロック図が示されている。主回路ＬＳＩ１内部に制御電流選択レジスタＲＥＧ１が設けられる。このレジスタＲＥＧ１には、内部命令によりレジスタ信号Ｎ４１を生成し、選択回路ＳＥＬ１がその信号をデコード（又はデジタル／アナログ変換）することにより前記選択信号Ｎ３１が形成される。
【０１３６】
図７０には、前記選択回路の他の一実施例のブロック図が示されている。主回路ＬＳＩ１の入出力端子部分に制御電流選択ピンＰＩＮ１が設けられる。この制御電流選択ピンＰＩＮ１には、かかる選択ピンに電源電圧に対応したハイレベルと回路の接地電位に対応したロウレベルの供給することにより選択信号Ｎ４２が生成され、選択回路ＳＥＬ１がその信号をデコード（又はデジタル／アナログ変換）することにより前記選択信号Ｎ３１が形成される。
【０１３７】
図７１には、前記選択回路の他の一実施例のブロック図が示されている。主回路ＬＳＩ１内部に制御電流選択ヒューズＦＵＳ１が設けられる。このヒューズＦＵＳ１は、半導体ウェハ上に回路が完成された時点でレーザー光線により選択的に切断されること応じて選択信号Ｎ４３を生成し、選択回路ＳＥＬ１がその信号をデコード（又はデジタル／アナログ変換）することにより前記選択信号Ｎ３１が形成される。
【０１３８】
図７２には、前記選択回路の他の一実施例のブロック図が示されている。主回路ＬＳＩ１内部に基板電流検出回路ＳＣＤ１が設けられる。この基板電流検出回路ＳＣＤ１は主回路ＬＳＩ１の基板電流を測定し、電流に応じて選択信号Ｎ４４を生成し、選択回路ＳＥＬ１がその信号をデコード（又はデジタル／アナログ変換）することにより前記選択信号Ｎ３１が形成される。
【０１３９】
図７３には、前記基板電流検出回路の一実施例のブロック図が示されている。この実施例の基板電流検出回路は、リーク電流測定回路ＬＣＭ１、比較器ＣＭＰ１、アップカウンタＵＣＴ１、分周器ＤＩＶ１から構成される。リーク電流測定回路ＬＣＭ１は、測定されたリーク電流に応じた出力電圧をＮ５１から発生し、比較器ＣＭＰ１はＮ５１の電圧と基準電位ＶＲＦ１を比較する。リーク電流に対応した電圧Ｎ５１が基準電位ＶＲＦ１より低い間は、比較器ＣＭＰ１からアップ信号Ｎ５２が出力される。
【０１４０】
分周器ＤＩＶ１はクロック信号ＣＬＫ１を分周して適当な周波数に落とし、アップカウンタＵＣＴ１のカウント用クロックＮ５３を与える。アップカウンタＵＣＴ１はアップ信号Ｎ５２を受け取るとカウント用クロックＮ５３に従って出力信号Ｎ４４をカウントアップしていく。リーク電流測定回路ＬＣＭ１の測定する電流が所定の値以上になり、出力電圧Ｎ５１が基準電位ＶＲＦ１より高くなると、比較器ＣＭＰ１はアップ信号を出力しなくなり、アップカウンタＵＣＴ１は出力信号のカウントアップを停止する。
【０１４１】
アップカウンタＵＣＴ１の出力信号Ｎ４４がカウントアップされると、図６８で示される選択回路ＳＥＬ１の出力がアップしていき、例えば図５７に示すような電流制限回路が供給できる電流量が増える。このようにして、リーク電流測定回路ＬＣＭ１によって測定されるリーク電流が所定の値以上に増加すると、アップカウンタＵＣＴ１の出力が固定され、最適な電流制限回路が自動的に選択されることになる。
【０１４２】
図７４には、前記基板電流検出回路の他の一実施例のブロック図が示されている。この実施例の基板電流検出回路は、リーク電流測定回路ＬＣＭ１、比較器ＣＭＰ２、ダウンカウンタＤＣＴ１、分周器ＤＩＶ１から構成される。リーク電流測定回路ＬＣＭ１は、測定されたリーク電流に応じた出力電圧をＮ５１から発生し、比較器ＣＭＰ２はＮ５１の電圧と基準電位ＶＲＦ２を比較する。リーク電流に対応した電圧Ｎ５１が基準電位ＶＲＦ２より高い間は、比較器ＣＭＰ２からダウン信号Ｎ５４が出力される。
【０１４３】
分周器ＤＩＶ１はクロック信号ＣＬＫ１を分周して適当な周波数におとし、ダウンカウンタＤＣＴ１のカウント用クロックＮ５３を与える。ダウンカウンタＤＣＴ１はダウン信号Ｎ５４を受け取るとカウント用クロックＮ５３に従って出力信号Ｎ４４をカウントダウンしていく。リーク電流測定回路ＬＣＭ１の測定する電流が所定の値以上になり、出力電圧Ｎ５１が基準電位ＶＲＦ２より低くなると、比較器ＣＭＰ２はダウン信号を出力しなくなり、ダウンカウンタＤＣＴ１は出力信号のカウントダウンを停止する。
【０１４４】
ダウンカウンタＤＣＴ１の出力信号Ｎ４４がカウントダウンされると、図６８で示される選択回路ＳＥＬ１の出力がダウンしていき、例えば図５７に示すような電流制限回路が供給できる電流量が減る。このようにして、リーク電流測定回路ＬＣＭ１によって測定されるリーク電流が所定の値以下に現象すると、ダウンカウンタＤＣＴ１の出力が固定され、最適な電流制限回路が自動的に選択されることになる。
【０１４５】
図７５には、前記基板電流検出回路の他の一実施例のブロック図が示されている。この実施例の基板電流検出回路は、リーク電流測定回路ＬＣＭ１、比較器ＣＭＰ１、ＣＭＰ２、アップダウンカウンタＵＤＴ１、分周器ＤＩＶ１から構成される。リーク電流測定回路ＬＣＭ１は、測定されたリーク電流に応じた出力電圧をＮ５１から発生し、比較器ＣＭＰ１，ＣＭＰ２はそれぞれＮ５１の電圧と基準電位ＶＲＦ１、ＶＲＦ２を比較する。
【０１４６】
リーク電流に対応した電圧Ｎ５１が基準電位ＶＲＦ１より低い間は、比較器ＣＭＰ１からアップ信号Ｎ５２が出力される。リーク電流に対応した電圧Ｎ５１が基準電位ＶＲＦ２より高い間は、比較器ＣＭＰ２からダウン信号Ｎ５４が出力される。分周器ＤＩＶ１はクロック信号ＣＬＫ１を分周して適当な周波数におとし、アップダウンカウンタＵＤＴ１のカウント用クロックＮ５３を与える。
【０１４７】
アップダウンカウンタＵＤＴ１はアップ信号Ｎ５２を受け取るとカウント用クロックＮ５３に従って出力信号Ｎ４４をカウントアップし、ダウン信号Ｎ５４を受け取るとカウント用クロックＮ５３に従って出力信号Ｎ４４をカウントアップていく。リーク電流測定回路ＬＣＭ１の測定する電流がある２つの所定値の間となり、出力電圧Ｎ５１が基準電位ＶＲＦ１より高く、ＶＲＦ２より低くなると，比較器ＣＭＰ１，ＣＭＰ２はアップ、ダウン信号を出力しなくなり、アップダウンカウンタＵＤＴ１は出力信号の変化を停止する。
【０１４８】
アップダウンカウンタの出力信号Ｎ４４がカウントアップされると、図６８で示される選択回路ＳＥＬ１の出力がアップしていき、例えば図５７に示すような電流制限回路が供給できる電流量が増える。また、出力信号Ｎ４４がカウントダウンされると、電流制限回路が供給できる電流量は減少する。このようにして、リーク電流測定回路ＬＣＭ１によって測定されるリーク電流が所定の値となると、アップダウンカウンタＵＤＴ１の出力が固定され、最適な電流制限回路が自動的に選択されることになる。
【０１４９】
図７６には、前記リーク電流測定回路の一実施例の素子構造断面図が示されている。Ｎチャンネル型ＭＯＳトランジスタの基板に順バイアスを印加したときに生じるリーク電流は、図７６に示すようにＮ型拡散層ｎ＋，Ｐ型ウエルＰＷＥＬ１，Ｎ型基板分離層ＮＩＳＯ１を流れる。そこで、図のように抵抗ＲＥＳ２１とＲＥＳ２２を接続し、Ｎ５１端子からの出力電圧を測定すると、リーク電流の大きさに応じた電圧が観測される。この電圧の大小によってリーク電流の増加、減少を判別することができる。
【０１５０】
図７７には、前記リーク電流測定回路の他の一実施例の素子構造断面図が示されている。Ｐチャンネル型ＭＯＳトランジスタの基板に順バイアスを印加したときに生じるリーク電流は、図７７に示すようにＰ型拡散層ｐ＋，Ｎ型ウエルＮＷＥＬ１，Ｎ型基板分離層ＮＩＳＯ１，Ｐ型基板ＰＳＵＢ１を流れる。そこで、図のように抵抗ＲＥＳ２３とＲＥＳ２４を接続し、Ｎ５１端子からの出力電圧を測定すると、リーク電流の大きさに応じた電圧が観測される。この電圧の大小によってリーク電流の増加、減少を判別することができる。
【０１５１】
図７８には、この発明に係る半導体集積回路装置の他の一実施例の基本的ブロック図が示されている。前記のように速度モニタＤＭＮ６１の遅延に応じて基板バイアス制御を行うシステム（半導体集積回路装置）において、基板バイアス発生回路ＳＢＧ６１の出力に電流制限回路ＣＬＣ６１，ＣＬＣ６２を配置することによって、主回路ＬＳＩ１のトランジスタ基板内で無駄なリーク電流が増加することを防止し、回路の動作信頼性を向上することができる。これらの電流制限回路ＣＬＣ６１，ＣＬＣ６２は、前記図４７〜図５１及び図５７〜図７２等が用いられる。
【０１５２】
つまり、前記図１などに示すような電力制限回路の場合は、回路の電力が増加しすぎることを防ぐために、出力電圧を制御しているのに対し、この実施例の方式は、基板バイアス回路から基板に与えられる出力電流そのものを制限することにより、ＭＯＳトランジスタ基板内の無駄なリーク電流を抑制することで回路の誤動作を防止し、ラッチアップ現象を起きにくくしてトランジスタの破壊を防ぐことで、回路動作の信頼性を向上することができる。
【０１５３】
別の観点では、前記電力制限回路は、モニタ回路（電流測定回路）を設けてそこでのリーク電流を測定して基板バイアス回路を制御するものである。１つの半導体チップに形成される素子は、同時に形成されるので似た特性を持つものであるが、全く同じになるのではなく、相互にプロセスばらつきを持つものとなる。したがって、主回路に流れるリーク電流と前記電流測定回路に流れる電流とは必ずしも精度よく一致してない場合がある。このため、前記の電流制限回路ではプロセスばらつきのワーストケースを想定した一定のマージンを設定する必要がある。これに対して、この実施例では主回路に流れるリーク電流に応答として、電力制限動作が行なわれるので信頼性が高く、かつ基板バイアス制御範囲を広くできる。
【０１５４】
図７９には、本発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例の集積回路（主回路）ＬＳＩ１１は、入出力モジュールＩＯ１、プロセッサコアＣＯＲＥ１、基板制御回路ＳＣＮＴ１から構成されている。主回路ＬＳＩ１１と外部との信号のやりとりは、入出力モジュールＩＯ１が入出力信号ＳＩＧ１を用いて行う。入出力モジュールＩＯ１用には、例えば３．３Ｖの電圧源ＶＤＤＱが用いられる。プロセッサコアＣＯＲＥ１には、例えば１．５Ｖの電源ＶＤＤが用いられる。
【０１５５】
前記図１の実施例のようにＭＯＳトランジスタが形成される半導体領域又は基板に負電圧から正電圧までの範囲でバイアス電圧を設定するものでは、基板制御回路ＳＣＮＴ１にも外部から電源が供給され、基板制御用電源として例えば３．３ＶのＶＷＥＬＬ１および−１．５ＶのＶＳＵＢ１が与えられる。また、プロセッサコアＣＯＲＥ１用の電源ＶＤＤも供給される。これらの電源を用いて、制御用基板バイアスＮ７１，Ｎ７２を発生し、プロセッサコアＣＯＲＥ１に供給してコアの回路速度を制御する。
【０１５６】
図８０には、本発明に係る半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例の集積回路（主回路）ＬＳＩ１１は、入出力モジュールＩＯ１、プロセッサコアＣＯＲＥ１、基板制御回路ＳＣＮＴ１、チャージポンプ回路ＣＨＰ１から構成されている。主回路ＬＳＩ１１と外部との信号のやりとりは、入出力モジュールＩＯ１が入出力信号ＳＩＧ１を用いて行う。入出力モジュールＩＯ１用には、例えば３．３Ｖの電圧源ＶＤＤＱが用いられる。プロセッサコアＣＯＲＥ１には、例えば１．５Ｖの電源ＶＤＤが用いられる。
【０１５７】
前記図１の実施例のようにＭＯＳトランジスタが形成される半導体領域又は基板に負電圧から正電圧までの範囲でバイアス電圧を設定するものでは、チャージポンプ回路ＣＨＰ１には電源ＶＤＤＱとＶＤＤが与えられ、これらの電圧を用いて基板制御用電圧ＶＷＥＬＬ２およびＶＳＵＢ２を主回路ＬＳＩ１１内部で生成する。基板制御回路ＳＣＮＴ１にはチャージポンプ回路ＣＨＰ１が内部で生成した電位を、例えば３．３ＶのＶＷＥＬＬ２および−１．５ＶのＶＳＵＢ２として与えられる。これらの電源を用いて、制御用基板バイアスＮ７１，Ｎ７２を発生し、プロセッサコアＣＯＲＥ１に供給してコアの回路速度を制御する。
【０１５８】
図８１には、上記チャージポンプ回路の一実施例の回路図が示されている。例えば図のように、リングオシレータ，容量，ダイオード接続された２つのＮＭＯＳトランジスタを用いることで、ＮＭＯＳトランジスタ用基板バイアス電源として−１．５ＶのＶＳＵＢ２を生成することができる。
【０１５９】
図８２には、上記チャージポンプ回路の一実施例の回路図が示されている。例えば図のように、リングオシレータ，容量，ダイオード接続された２つのＰＭＯＳトランジスタを用いることで、電源電圧ＶＤＤ以上に昇圧されたＭＯＳトランジスタ用基板バイアス電源として３．３ＶのＶＷＥＬＬ２を生成することができる。
【０１６０】
図８３には、本発明の他の一実施例の基本的ブロック図が示されている。この実施例は、前記図７８の変形例であり、前記図１の実施例のように速度モニタＤＭＮ６１の遅延に応じて基板バイアス制御を行う半導体集積回路装置において、基板バイアス発生回路ＳＢＧ６１の出力に電流制限回路ＣＬＣ６１，ＣＬＣ６２を配置することによって、主回路ＬＳＩ１のトランジスタ基板内で無駄なリーク電流が増加することを防止し、回路の動作信頼性を向上するものである。
【０１６１】
速度モニタＤＭＮ６１の基板には、前記図７８の実施例とは異なり基板バイアス発生回路ＳＢＧ６１の出力Ｎ６２，Ｎ６４を直接接続し、電流制限を行わない。速度モニタＤＭＮ６１を構成するＭＯＳトランジスタの数は、主回路ＬＳＩ１に比べるとごくわずかであり、リーク電流の増加は問題にならない。速度モニタＤＭＮ６１では、電流制限を行わずに最適な基板バイアスを設定し、主回路ＬＳＩ１では電流制限を行うことによって誤動作等を防止することができる。
【０１６２】
前記図１などに示す電力制限回路は、ある個所でリーク電流を測定し、それが設定値を超えないように制限を与えるが、その場合、リーク電流を測定している位置と主回路ＬＳＩ１全体のリーク電流にずれがある場合、電力制限の役目を果たせないことがある。これに対して、前記図７８や図８３の実施例のようにすれば、実際のＬＳＩ１が消費する電流を制限することができる。
【０１６３】
図８４には、本発明に係る半導体集積回路装置の一実施例のブロック図が示されている。集積回路（主回路）ＬＳＩ１１は、入出力モジュール１０１，プロセッサコアＣＯＲＥ１、基板制御回路ＳＣＮＴ１から構成されている。主回路ＬＳＩ１１と外部との信号のやりとりは、入出力モジュールＩＯ１が入出力信号ＳＩＧ１を用いて行う。入出力モジュールＩＯ１用には、例えば３．３Ｖの電圧源ＶＤＤＱが用いられる。プロセッサコアＣＯＲＥ１には、例えば１．５Ｖの電源ＶＤＤが用いられる。
【０１６４】
前記図４５の実施例のようにＭＯＳトランジスタが形成される半導体領域又は基板に正電圧のバイアス電圧のみを供給するものでは、基板制御回路ＳＣＮＴ１が生成する基板バイアスが順バイアスのみとなるので、電源としてＶＤＤだけを利用すればよい。つまり、前記図７９のように他の外部電源を用いたり、図８０のようにチャージポンプ回路を持つ必要も無くなり、設計が簡易になるとともに、電力も削減できる。
【０１６５】
さらに、もし入出力モジュールＩＯ１とプロセッサコアＣＯＲＥ１が同じ電位の電源で動く場合には、１種類の電源だけでまかなえるという利点がある。基板制御回路ＳＣＮＴ１が出力する制御用基板バイアスＮ７１，Ｎ７２は、電源ＶＤＤを降圧するだけで生成できる。これは、バイアス値を固定して順バイアスを印加し主回路ＬＳＩ１１の動作速度を向上させる場合でも、また、基板バイアスを順バイアスの範囲で変化させて特性変動を補償する場合でも同じである。
【０１６６】
図８５には、本発明を説明するための半導体集積回路装置の速度分布図が示されている。集積回路の動作速度が、製造プロセスのばらつきによって分布を持つ。例えば、ＭＯＳトランジスタのゲート絶縁膜等を厚く形成して、そのしきい値電圧を大きくすると、(1) の特性のようにチップの速度が低くなっている。これに対して、順バイアスを印加することによって、(2) の分布のように全体が移動し、全体として集積回路の動作速度が速くすることができる。
【０１６７】
この場合、(1) の分布曲線の右端は、動作電力からくる動作速度の限界である。順バイアスを印加すると、(2) の分布曲線の右端部分は、電力の限界領域に入ってしまい、この部分にある集積回路は熱暴走を起こしたり誤動作を起こすなどの問題を有するので、製品としては使用できなくなる。つまり、この電力限界領域に入るチップは、不良チップとして使用できない。実際には、電力限界領域には、温度変化や安全マージンを考慮して電力限界領域を動作速度の低い方に設定することが必要とされる。このようにすると、更に不良チップが増加して製品歩留りが悪くなってしまう。
【０１６８】
そこで、本発明に係る電流制限回路を用いると、電力限界領域にまで集積回路の速度を速めずに制限することができる。これにより、図８６の速度分布曲線のようになり、電力制限で使えない集積回路が現れることを防ぐことができる。つまり、前記製造プロセスにより設定されたしきい値電圧による(1) のような速度分布曲線を持つチップに対して、前記のような順バイアス電圧を与え、かつ主回路に流れるリーク電流に応答して電流制限を行なうような安全回路を付加することにより、前記電力の限界領域に入ってしまい、熱暴走を起こしたり誤動作を起こすなどの問題を有すものは、上記電流制限回路により電力限界領域に入らないように制限される。
【０１６９】
この構成により、前記電流制限回路が動作して電流制限が行なわれるチップは、集積回路が熱暴走を起こしたり誤動作を起こすなどの問題を生じる上記電力の限界領域に入る直前で動作することなり、チップの動作速度が最高レベルを維持しつつ、その安全性又は信頼性を確保することができるので、製品としての歩留りを大幅に改善できるものとなる。
【０１７０】
図８７には、前記順バイアス値を変化させて動作速度を一定に補償する例が示されている。一定のばらつきを持つ集積回路に対して、補償中心よりも速いものには順バイアスを小さくして速度を遅くし、補償中心よりも遅いものには順バイアスを大きくして速くし、(1) の分布特性のように全集積回路の速度を補償中心に集める。
【０１７１】
ところが、動作時の環境などにより集積回路の温度が上がるような場合、(2) の分布曲線に示すように集積回路の速度は低下する。すると、前記順バイアス値を変化させて、温度上昇による速度低下分を補うように分布曲線(2) のあみかけを行った領域には、更に順バイアスをかけることが必要となり、電力限界を超えてしまうことがある。そのような場合にも、電流制限回路を設けることによって、集積回路の電力が限界を超えてしまうことを防止することができるものとなる。
【０１７２】
上記の実施例から得られる作用効果は、次の通りである。
（１）ＣＭＯＳで構成される主回路に対して、その動作速度に対応した速度検出信号を形成する速度モニタ回路と、上記主回路及び上記速度モニタ回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとがそれぞれ形成される半導体領域に、対応する基板バイアス電圧を供給する基板バイアス制御回路を設け、上記基板バイアス制御回路により、複数種類の動作速度に対応して設定された速度信号と上記速度検出信号とが一致するように上記基板バイアス電圧を形成することにより、回路規模を縮小しつつ、低消費電力化と製品歩留りの向上を実現した半導体集積回路装置を得ることができるという効果が得られる。
【０１７３】
（２）上記に加えて、上記動作速度を低速度モード、中速度モード及び高速度モードと動作停止モードのいずれか少なくとも２つを含むものとすることにより、それぞれの回路機能に対応させて低消費電力化を実現することができるという効果が得られる。
【０１７４】
（３）上記に加えて、上記基板バイアス制御回路として、上記主回路及び速度モニタ回路をそれぞれ構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのそれぞれに対して、上記半導体領域とソース領域とが順方向から逆方向の範囲で所望の基板バイアス電位を与えるようにすることにより、効率的なバイアス制御が可能になるとともに、ショートチャンネル効果によるしきい値電圧の変動が抑えられるから素子の微細化に適合させることができるという効果が得られる。
【０１７５】
（４）上記に加えて、上記速度モニタ回路をクロックデューティ変換回路と遅延列で構成し、速度情報を周波数の形態で入力されたクロック信号をクロックデューティ変換回路により所望のデューティ比を持つ信号に変換して基準信号とし、上記遅延列により上記基準信号を入力して所望の遅延時間を経て少なくとも１つの遅延信号を出力させ、位相周波数比較回路と基板バイアス発生回路により基板バイアス制御回路を構成して、上記基準信号と上記遅延信号を入力して２信号の位相差を比較し位相差に応じてアップ信号若しくはダウン信号を出力させて基板バイアス発生回路により上記Ｐチャンネル型ＭＯＳＦＥＴの基板バイアス及びＮチャンネル型ＭＯＳＦＥＴの基板バイアスを生成することにより、上記クロック信号の周波数と上記遅延列の遅延時間の組み合わせより、簡単な構成でしかも上記クロック信号の周波数を変化させるというソトフウェア的な信号入力によっても上記主回路を所望の動作速度に設定できるという効果が得られる。
【０１７６】
（５）上記に加えて、上記速度モニタ回路を上記バイアス電圧に対応して発振周波数が変化するリング発振回路で構成し、位相周波数比較回路と基板バイアス発生回路とで基板バイアス制御回路を構成し、速度情報が周波数の形態で入力されたクロック信号と上記発振信号を入力して２信号の周波数差を比較し周波数差に応じてアップ信号若しくはダウン信号を出力させて、基板バイアス発生回路により上記Ｐチャンネル型ＭＯＳＦＥＴの基板バイアス及びＮチャンネル型ＭＯＳＦＥＴの基板バイアスを生成することにより、上記クロック信号の周波数と上記リング発振回路の遅延段数の組み合わせより、簡単な構成でしかも上記クロック信号の周波数を変化させるというソトフウェア的な信号入力によっても上記主回路を所望の動作速度に設定できるという効果が得られる。
【０１７７】
（６）上記に加えて、電力制限回路を更に設け、上記主回路の電流若しくは温度に応じて少なくとも１つの制限信号を発生し、上記速度モニタ回路による上記基板バイアス制御回路に対する制御に制限を与え、上記主回路に流れる電流若しくは上記主回路の動作温度が所望の値より大きくなることを防ぐことにより、上記基板バイアスを順バイアス領域まで使用しつつ、半導体集積回路装置の高信頼性を実現することができるという効果が得られる。
【０１７８】
（７）上記に加えて、上記電力制限回路として、上記位相周波数比較回路及び上記基板バイアス発生回路のうち少なくとも一方に上記制限信号を伝えるようにすることにより、上記基板バイアスを順バイアス領域まで使用しつつ、半導体集積回路装置の高信頼性を実現することができるという効果が得られる。
【０１７９】
（８）上記に加えて、制御信号発生回路を更に設け、クロック信号及び動作速度を指示するモード切替信号を受けて、上記複数種類の動作速度に対応して設定された速度信号を形成することにより、半導体集積回路装置の内部で速度設定信号を形成することができるから、使い勝手を良くすることができるという効果が得られる。
【０１８０】
（９）上記に加えて、上記制御信号発生回路として、クロック発生回路と分周回路と第１のセレクタとで構成し、上記クロック発生回路により所定の周波数のクロック信号を形成し、上記分周回路により少なくとも２種類の周波数を持つ分周信号を出力し、上記第１のセレクタにより上記モード切替信号対応した上記分周信号のうち１つの周波数の分周信号を選んで出力させることにより、簡単な構成で上記複数種類の速度情報を半導体集積回路装置の内部で発生させることができるという効果が得られる。
【０１８１】
（１０）上記に加えて、上記速度モニタ回路の遅延列に出力選択回路を設けけ、上記基準信号を入力して所望の遅延時間を経た複数通りの遅延信号の中の１つを動作速度を指示するモード切替信号に対応して出力させることにより、簡単な構成で上記複数種類の速度情報を半導体集積回路装置の内部で発生させることができるという効果が得られる。
【０１８２】
（１１）上記に加えて、上記速度モニタ回路のリング発振回路に複数の帰還ループの選択回路を設け、上記複数の帰還ループの中の１つを動作速度を指示するモード切替信号に対応して選択することにより、簡単な構成で上記複数種類の速度情報を半導体集積回路装置の内部で発生させることができるという効果が得られる。
【０１８３】
（１２）上記に加えて、上記主回路を複数の回路ブロックに分割し、上記回路ブロック毎に上記速度モニタ回路及び基板バイアス制御回路を設けることによって、回路ブロック毎のきめこまかな速度制御が実施でき、いっそうの低消費電力化を図ることができるという効果が得られる。
【０１８４】
（１３）上記に加えて、上記基板バイアス制御回路として基板電圧に対応したデジタル信号を形成する制御信号発生回路と、上記デジタル信号を受けてアナログ電圧を形成するＤ／Ａ変換回路を上記分割された複数の回路ブロック毎に設けることにより、基板バイアスの安定化を図りつつ回路の簡素化を図ることができるという効果が得られる。
【０１８５】
（１４）上記に加えて、上記基板バイアス制御回路を基板電圧に対応したデジタル信号を形成する制御信号発生回路とし、上記半導体集積回路装置の外部に上記デジタル信号を受けて上記基板電圧を形成するＤ／Ａ変換回路を設けることにより、それぞれの半導体集積回路装置に最適な基板バイアス電源を選択することができるという効果が得られる。
【０１８６】
（１５）上記に加えて、少なくとも上記主回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとがそれぞれ形成される半導体領域の各々に、対応する基板バイアス電圧を供給する電圧供給経路に設けられたインピーダンス手段からなり、かかるインピーダンス手段に流れる電流に応答して上記半導体領域に供給される正のバイアス電圧を制限することより、実際のＬＳＩ１が消費するリーク電流に対応した高い精度での電力制限動作が可能となり、信頼性の向上を図ることができるという効果が得られる。
【０１８７】
（１６）上記に加えて、上記インピーダンス手段として半導体集積回路に形成される抵抗素子を用いることにより、高集積化を維持することができるという効果が得られる。
【０１８８】
（１７）上記に加えて、上記インピーダンス手段としてゲートに定常的に所定電圧が印加されてオン状態にされたＭＯＳＦＥＴを用いることにより、高集積化を維持することができるという効果が得られる。
【０１８９】
（１８）上記に加えて、上記インピーダンス手段として、複数個の抵抗素子と、かかる複数個の抵抗素子を選択するスイッチ素子とを用い、上記スイッチ素子の選択的なスイッチ制御により複数通りの抵抗値に設定することにより最適な電力制御を選択することができるという効果が得られる。
【０１９０】
（１９）上記に加えて、上記インピーダンス手段として、複数個のＭＯＳＦＥＴと、かかる複数個のＭＯＳＦＥＴを選択的にオン状態にさせる制御回路により構成し、ＭＯＳＦＥＴの選択的な動作により複数通りの抵抗値に設定することにより最適な電力制御を選択することができるという効果が得られる。
【０１９１】
（２０）ＣＭＯＳで構成される主回路に対して、その動作速度に対応した速度検出信号を形成する速度モニタ回路と、電源電圧発生回路とを設け、上記電源電圧発生回路により、複数種類の動作速度に対応して設定された速度信号と上記速度検出信号とが一致するように上記主回路と速度モニタ回路の動作電圧を制御する回路規模を縮小しつつ、低消費電力化と製品歩留りの向上を実現した半導体集積回路装置を得ることができるという効果が得られる。
【０１９２】
（２１）主回路を構成するＭＯＳＦＥＴが形成される半導体領域に基板バイアス回路により正のバイアス電圧を供給するとともに、上記半導体領域とソースとの間に流れる基板電流に応答して上記半導体領域に供給れる電流を制限する電流制限回路を設けることにより、製品歩留りの改善と信頼性を確保しつつ高速化を実現した半導体集積回路装置を得ることができるという効果ガ得られる。
【０１９３】
（２２）上記に加えて、上記電流制限回路として上記基板バイアス回路に設けられて、上記基板電圧を出力する出力回路の出力インピーダンスを利用して構成することにより、回路素子数を削減することができるという効果が得られる。
【０１９４】
（２３）上記に加えて、上記電流制限回路として半導体集積回路に形成される抵抗素子を用いることにより、高集積化を維持しつつ主回路の回路規模に応じた電流制限動作の回路設計が容易になるという効果が得られる。
【０１９５】
（２４）上記に加えて、上記電流制限回路としてゲートに定常的に所定電圧が印加されてオン状態にされたＭＯＳＦＥＴを用いることにより、高集積化を維持しつつ主回路の回路規模に応じた電流制限動作の回路設計が容易になるという効果が得られる。
【０１９６】
（２５）上記に加えて、上記電流制限回路として複数個の抵抗素子と、かかる複数個の抵抗素子を選択するスイッチ素子を用い、上記スイッチ素子の選択的なスイッチ制御により複数通りの抵抗値を設定することにより、最適な電力制御を選択することができるという効果が得られる。
【０１９７】
（２６）上記に加えて、上記電流制限回路として複数個のＭＯＳＦＥＴと、かかる複数個のＭＯＳＦＥＴを選択的にオン状態にさせる制御回路を用い、ＭＯＳＦＥＴの選択的な動作により複数通りの抵抗値に設定することにより、最適な電力制御を選択することができるという効果が得られる。
【０１９８】
（２７）上記に加えて、上記ＭＯＳＦＥＴをＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ回路とし、上記基板バイアス回路を上記Ｐチャンネル型ＭＯＳＦＥＴに対応した第１基板バイアス回路と、上記Ｎチャンネル型ＭＯＳＦＥＴに対応した第２基板バイアス回路で構成することにより、個々のＭＯＳＦＥＴに対応した基板電圧を得ることができるという効果が得られる。
【０１９９】
（２８）主回路を構成するＭＯＳＦＥＴが形成される半導体領域に正のバイアス電圧を発生する基板電圧バイアス回路と、上記バイアス電圧を上記半導体領域に伝えるとともに、その最大電流が一定に制限されたＭＯＳＦＥＴを設けることにより、製品歩留りの改善と信頼性を確保しつつ高速化を実現した半導体集積回路装置を得ることができるという効果ガ得られる。
【０２００】
（２９）上記に加えて、上記電流制限を行なうＭＯＳＦＥＴは、所定の定電流が流れるようにされたＭＯＳＦＥＴと電流ミラー形態に接続されるものを用いることにより、安定した電流制限動作を行なわせることができるという効果が得られる。
【０２０１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、速度モニタ回路、基板バイアス制御回路、及び位相周波数比較回路や基板バイアス電圧発生回路の具体的構成は、種々の実施形態を採ることができるものである。この発明は、ＭＯＳＦＥＴで構成される半導体集積回路装置に広く利用することができる。
【０２０２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。ＣＭＯＳで構成される主回路に対して、その動作速度に対応した速度検出信号を形成する速度モニタ回路と、上記主回路及び上記速度モニタ回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとがそれぞれ形成される半導体領域に、対応する基板バイアス電圧を供給する基板バイアス制御回路を設け、上記基板バイアス制御回路により、複数種類の動作速度に対応して設定された速度信号と上記速度検出信号とが一致するように上記基板バイアス電圧を形成することにより、回路規模を縮小しつつ、低消費電力化と製品歩留りの向上を実現した半導体集積回路装置を得ることができる。
【０２０３】
ＣＭＯＳで構成される主回路に対して、その動作速度に対応した速度検出信号を形成する速度モニタ回路と、電源電圧発生回路とを設け、上記電源電圧発生回路により、複数種類の動作速度に対応して設定された速度信号と上記速度検出信号とが一致するように上記主回路と速度モニタ回路の動作電圧を制御する回路規模を縮小しつつ、低消費電力化と製品歩留りの向上を実現した半導体集積回路装置を得ることができる。
【０２０４】
主回路を構成するＭＯＳＦＥＴが形成される半導体領域に基板バイアス回路により正のバイアス電圧を供給するとともに、上記半導体領域とソースとの間に流れる基板電流に応答して上記半導体領域に供給される電流を制限する電流制限回路を設けることにより、製品歩留りの改善と信頼性を確保しつつ高速化を実現した半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【０２０５】
【図１】この発明に係る半導体集積回路装置の一実施例を示す基本的なブロック図である。
【図２】本発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図３】本発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図４】図１の遅延列の一実施例を示す回路図である。
【図５】図３のリング発振回路の一実施例を示す回路図である。
【図６】図２のクロックデューティ変換回路の動作を説明するための波形図である。
【図７】図２の遅延列の動作を説明するための波形図である。
【図８】図２及び図３の位相周波数比較回路の一実施例を示す回路図である。
【図９】図２及び図３の基板バイアス発生回路の一実施例を示すブロック図である。
【図１０】上記基板バイアス発生回路の他の一実施例を示すブロック図である。
【図１１】上記基板バイアス発生回路の更に他の一実施例を示すブロック図である。
【図１２】図２及び図３の電力制限回路の一実施例を示すブロック図である。
【図１３】上記電力制限回路の他の実施例を示すブロック図である。
【図１４】上記電力制限回路に用いられる電流測定回路の一実施例を示す回路図である。
【図１５】上記電流測定回路の他の一実施例を示す回路図である。
【図１６】上記電流測定回路の他の一実施例を示す回路図である。
【図１７】上記電流測定回路の他の一実施例を示す概略素子構造断面図である。
【図１８】上記電流測定回路の他の一実施例を示す概略素子構造断面図である。
【図１９】上記電力制限回路に用いられる温度測定回路の一実施例を示す回路図である。
【図２０】本発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図２１】本発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図２２】本発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図２３】本発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図２４】図２０の制御信号発生回路の一実施例を示すブロック図である。
【図２５】図２２の遅延列の一実施例を示す回路図である。
【図２６】上記遅延列の他の一実施例を示す回路図である。
【図２７】図２３のリング発振回路の一実施例を示す回路図である。
【図２８】この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図２９】この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図３０】この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図３１】この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図３２】この発明に係る半導体集積回路装置の一実施例を示す構成図である。
【図３３】この発明に係る半導体集積回路装置の他の一実施例を示す構成図である。
【図３４】この発明に係る半導体集積回路装置の他の一実施例を示す構成図である。
【図３５】この発明を説明するためのしきい値電圧と電流の特性図である。
【図３６】この発明を説明するためのしきい値電圧の基板バイアス特性図である。
【図３７】この発明を説明するためのチップ内しきい値電圧平均値の分布図である。
【図３８】この発明を説明するためのチップ内しきい値電圧平均値の分布図である。
【図３９】この発明を説明するためのチップ内しきい値電圧平均値の分布図である。
【図４０】この発明を説明するためのチップ内しきい値電圧平均値の分布図である。
【図４１】この発明を説明するためのチップ内しきい値電圧平均値の分布図である。
【図４２】この発明を説明するためのチップ内しきい値電圧平均値の分布図である。
【図４３】この発明を説明するためのしきい値電圧と基板バイアスとの特性図である。
【図４４】この発明を説明するためのしきい値電圧とゲート長との特性図である。
【図４５】この発明に係る半導体集積回路装置の他の一実施例を示す基本的なブロック図である。
【図４６】この発明に係る半導体集積回路装置の他の一実施例を示す基本的なブロック図である。
【図４７】図４５の電流制限回路の一実施例を示す回路図である。
【図４８】図４５の電流制限回路の他の一実施例を示す回路図である。
【図４９】図４５の電流制限回路の他の一実施例を示す回路図である。
【図５０】図４５の電流制限回路の他の一実施例を示す回路図である。
【図５１】図４５の電流制限回路の他の一実施例を示す回路図である。
【図５２】この発明を説明するための半導体集積回路装置の概略素子構造断面図である。
【図５３】この発明を説明するための半導体集積回路装置の概略素子構造断面図である。
【図５４】この発明を説明するための半導体集積回路装置の概略素子構造断面図である。
【図５５】この発明に係る半導体集積回路装置の他の一実施例を示す基本的なブロック図である。
【図５６】この発明に係る半導体集積回路装置の他の一実施例を示す基本的なブロック図である。
【図５７】図５５の電流制限回路の一実施例を示す回路図である。
【図５８】図５５の電流制限回路の他の一実施例を示す回路図である。
【図５９】図５５の電流制限回路の他の一実施例を示す回路図である。
【図６０】図５５の電流制限回路の他の一実施例を示す回路図である。
【図６１】図５５の電流制限回路の他の一実施例を示す回路図である。
【図６２】図５５の電流制限回路の他の一実施例を示す回路図である。
【図６３】図５５の電流制限回路の他の一実施例を示す回路図である。
【図６４】図５５の電流制限回路の他の一実施例を示す回路図である。
【図６５】図５７等の選択回路の一実施例を示すブロック図である。
【図６６】図５７等の選択回路の他の一実施例を示すブロック図である。
【図６７】図５７等の選択回路の他の一実施例を示すブロック図である。
【図６８】図５７等の選択回路の他の一実施例を示すブロック図である。
【図６９】図６２等の選択回路の他の一実施例を示すブロック図である。
【図７０】図６２等の選択回路の他の一実施例を示すブロック図である。
【図７１】図６２等の選択回路の他の一実施例を示すブロック図である。
【図７２】図６２等の選択回路の他の一実施例を示すブロック図である。
【図７３】図６８等の基板電流検出回路の一実施例を示すブロック図である。
【図７４】図６８等の基板電流検出回路の他の一実施例を示すブロック図である。
【図７５】図６８等の基板電流検出回路の他の一実施例を示すブロック図である。
【図７６】図７３等のリーク電流測定回路の一実施例を示す素子構造断面図である。
【図７７】図７３等のリーク電流測定回路の他の一実施例を示す素子構造断面図である。
【図７８】この本発明に係る半導体集積回路装置の他の一実施例を示す基本的ブロック図である。
【図７９】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図８０】この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図８１】図８０の  チャージポンプの一実施例を示す回路図である。
【図８２】図８０のチャージポンプの他の一実施例を示す回路図である。
【図８３】この本発明に係る半導体集積回路装置の他の一実施例を示す基本的ブロック図である。
【図８４】この発明に係る半導体集積回路装置の他の一実施例を示すブロック図である。
【図８５】この発明を説明するための半導体集積回路装置の動作速度分布図である。
【図８６】この発明を説明するための半導体集積回路装置の動作速度分布図である。
【図８７】この発明を説明するための半導体集積回路装置の動作速度分布図である。
【符号の説明】
【０２０６】
Ｑ１，Ｑ２…ＭＯＳＦＥＴ、ＡＭＰ１、ＡＭＰ２…電流増幅回路、ＣＨＰ１：チャージポンプ回路、ＣＬＣ１〜ＣＬＣ６２…電流制限回路、ＣＭＰ１，ＣＭＰ２…比較器、ＣＯＲＥ１…プロセッサコア、ＤＣＴ１…ダウンカウンタ、ＤＩＶ１…分周器、ＤＭＮ６１…速度モニタ回路、ＦＵＳ１…制御電流選択ヒューズ、ＩＯ１…入出力モジュール、ＬＣＭ１…リーク電流測定回路、ＬＳＩ１，ＬＳＩ１１…主回路、ＭＮ１〜ＭＮ５４：Ｎチャンネル型ＭＯＳトランジスタ、ＭＰ１〜ＭＰ５４…Ｐチャンネル型ＭＯＳトランジスタ、ｎ＋…Ｎ型拡散層、ＮＩＳＯ１…Ｎ型基板分離層、ＮＰＮ１〜ＮＰＮ３…ＮＰＮ型バイポーラトランジスタ、ＮＷＥＬ１〜ＮＷＥＬ３：Ｎ型ウエル、ｐ＋…Ｐ型拡散層、ＰＩＮ１…制御電流選択ピン、ＰＮＰ１〜ＰＮＰ３…ＰＮＰ型バイポーラトランジスタ、ＰＳＵＢ１…Ｐ型基板、ＰＷＥＬ１〜ＰＷＥＬ３…Ｐ型ウエル、ＲＥＧ１…制御電流選択レジスタ、ＲＥＳ１〜ＲＥＳ２４…抵抗、ＳＢＧ１，ＳＢＧ６１…基板バイアス発生回路、ＳＣＤ１…基板電流検出回路、ＳＣＮＴ１…基板制御回路、ＳＥＬ１，ＳＥＬ１１…選択回路、ＳＯＩ１…酸化膜分離層、ＵＣＴ１…アップカウンタ、ＵＤＣ１…アップダウンカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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