(57)【特許請求の範囲】
【請求項１】
液晶表示素子の基板上に、透明導電膜、及びゲート金属膜を形成する段階と、
前記ゲート金属膜と前記透明導電膜をパターニングして画素電極と、ゲートラインと、ゲート電極と、ゲートパッド及びデータパッドを含むゲートパターンとを第１のマスク工程で形成する段階と、
前記ゲートパターンが形成された前記基板上に、半導体パターンとゲート絶縁パターンを第２のマスク工程で形成する段階と、
前記ゲート絶縁パターンをマスクとして用いて、前記ゲートパッド、前記データパッド及び前記画素電極のゲート金属膜をパターニングして前記ゲートパッド、前記データパッド及び前記画素電極の透明導電膜を露出させる段階と、
前記半導体パターンが形成された前記基板上に、データライン、ソース電極及びドレーン電極を含むデータパターンを第３のマスク工程で形成する段階と、
前記半導体パターンのチャンネル内の活性化層を酸素または窒素プラズマのうち少なくとも１つに露出することによって、前記半導体パターンの露出した活性層上に、半導体保護膜を形成する段階と
を含み、
前記データパッドは、前記透明導電膜と、前記データラインと重畳する領域で前記透明導電膜上に形成される前記ゲート金属膜とで構成される
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記画素電極は、前記画素領域に形成された前記透明導電膜と、前記透明導電膜に隣接する前記ゲート金属膜とを含み、
前記ゲート金属膜は、前記画素電極を形成する前記透明導電膜を取り囲む
ことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記半導体パターンと前記ゲート絶縁パターンは、前記ゲートパターンよりも広く前記ゲートパターンに沿って形成されることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記半導体パターンとゲート絶縁パターンを第２のマスク工程で形成する段階は、
前記ゲートパターンと前記画素電極上に、ゲート絶縁膜、第１及び第２の半導体層を順次に積層する段階と、
前記ゲート絶縁膜、前記第１及び第２の半導体層をパターニングし、同様のパターンで前記ゲート絶縁パターン、前記活性層及びオーミック接触層を形成する段階と
を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記半導体パターンとゲート絶縁パターンを第２のマスク工程で形成する段階は、
前記ゲートパターンと前記画素電極上に、ゲート絶縁膜、第１及び第２の半導体層を順次に積層する段階と、
部分露光マスクを用いて、前記第２の半導体層上に、段差のあるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを用いて前記ゲート絶縁膜、第１及び第２の半導体層をパターニングし、前記ゲート絶縁パターン、前記活性層及びオーミック接触層を形成する段階と、
前記フォトレジストパターンをアッシングする段階と、
前記アッシングされたフォトレジストパターンを用いて、薄膜トランジスタの前記活性層及び前記オーミック接触層を除いた露出した活性層及びオーミック接触層を除去する段階と
を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記ゲートパッドは、前記ゲートラインと接続され、前記ゲートラインと連結される連結領域で、前記透明導電膜と前記ゲート金属膜とを含み、パッド領域で、前記透明導電膜を含む
ことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記ゲート絶縁パターンを挟んで前記ゲートラインと重畳され、前記画素電極と接続されてストレージキャパシタを形成するストレージ電極を前記第３のマスク工程で形成する段階をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記ソース電極及び前記ドレーン電極は、前記半導体保護膜まで配設されることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に関し、特に、工程を単純化させることができる薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、電界を用いて液晶の光透過率を調節することで画像を表示することとなる。このような液晶表示装置は、図１に示されているように、液晶７６を挟んで互いに対向して貼り合わせられた薄膜トランジスタ基板７０及びカラーフィルタ基板８０を備える。
【０００３】
カラーフィルタ基板８０には、光の漏れを防止するためのブラックマトリックス６８と、カラー表示のためのカラーフィルタ６２と、画素電極７２と垂直電界をなす共通電極６４と、これらの上に液晶の配向のために塗布された上部配向膜を含むカラーフィルタアレーとが上部基板１１上に形成される。
【０００４】
薄膜トランジスタ基板７０には、互いに交差して形成されたゲートライン８２及びデータライン７４と、これらゲートライン８２及びデータライン７４の交差部に形成された薄膜トランジスタ５８と、薄膜トランジスタ５８と接続された画素電極７２と、これらの上に液晶の配向のために塗布された下部配向膜を含む薄膜トランジスタアレーとが下部基板１上に形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような液晶表示装置において、薄膜トランジスタアレー基板は、半導体工程と共に多数のマスク工程が必要となり、製造工程が複雑で、液晶パネルの製造コストが上昇する主な原因となっている。これは、一つのマスク工程に、薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などのような多くの工程が含まれているからである。これを解決するために、薄膜トランジスタアレー基板は、マスク工程を減らす方向で発展している。
【０００６】
従って、本発明の目的は、マスクの工程数を節減することができる薄膜トランジスタ基板の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明による薄膜トランジスタ基板の製造方法は、液晶表示素子の基板上に、透明導電膜、及びゲート金属膜を形成する段階と、前記ゲート金属膜と前記透明導電膜をパターニングして画素電極と、ゲートラインと、ゲート電極と、ゲートパッド及びデータパッドを含むゲートパターンとを第１のマスク工程で形成する段階と、前記ゲートパターンが形成された前記基板上に、半導体パターンとゲート絶縁パターンを第２のマスク工程で形成する段階と、前記ゲート絶縁パターンをマスクとして用いて、前記ゲートパッド、前記データパッド及び前記画素電極のゲート金属膜をパターニングして前記ゲートパッド、前記データパッド及び前記画素電極の透明導電膜を露出させる段階と、前記半導体パターンが形成された前記基板上に、データライン、ソース電極及びドレーン電極を含むデータパターンを第３のマスク工程で形成する段階と、前記半導体パターンのチャンネル内の活性化層を酸素または窒素プラズマのうち少なくとも１つに露出することによって、前記半導体パターンの露出した活性層上に、半導体保護膜を形成する段階とを含み、前記データパッドは、前記透明導電膜と、前記データラインと重畳する領域で前記透明導電膜上に形成される前記ゲート金属膜とで構成される。
【発明の効果】
【００１０】
本発明による薄膜トランジスタ基板及びその製造方法は、３つのマスク工程のみで薄膜トランジスタアレー基板を製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の望ましい実施の形態を図２乃至図９を参照して詳しく説明する。
【００１２】
図２は、本発明の実施の形態１による液晶表示パネルの薄膜トランジスタ基板を示す平面図であり、図３は、図２で線Ｉ-Ｉ’、ＩＩ-ＩＩ’、ＩＩＩ-ＩＩＩ’に沿って切断した薄膜トランジスタ基板の断面図である。
【００１３】
図２及び図３に示されている薄膜トランジスタ基板は、下部基板１０１の上に、ゲート絶縁パターン１１２を挟んで交差して形成されたゲートライン１０２及びデータライン１０４と、その交差部毎に形成された薄膜トランジスタ１３０と、その交差構造により設けられた画素領域１０５に形成された画素電極１２２と、薄膜トランジスタ１３０のチャンネルを保護する半導体保護膜１２０と、画素電極１２２とゲートライン１０２との重畳部に形成されたストレージキャパシタ１４０と、ゲートライン１０２から延長されたゲートパッド１５０と、データライン１０４から延長されたデータパッド１６０とを備える。
【００１４】
ゲート信号を供給するゲートライン１０２とデータ信号を供給するデータライン１０４とは、交差構造で形成され、画素領域１０５を定義する。
【００１５】
薄膜トランジスタ１３０は、ゲートライン１０２のゲート信号に応じて、データライン１０４の画素信号が画素電極１２２に充電され、保持されることとなる。このために、薄膜トランジスタ１３０は、ゲートライン１０２に接続されたゲート電極１０６と、データライン１０４に接続されたソース電極１０８と、画素電極１２２に接続されたドレーン電極１１０とを備える。また、薄膜トランジスタ１３０は、ゲート電極１０６とゲート絶縁パターン１１２を挟んで重畳され、且つソース電極１０８とドレーン電極１１０との間にチャンネルを形成する半導体パターン１１４、１１６を備える。
【００１６】
ゲート電極１０６とゲートライン１０２を含むゲートパターンは、透明導電膜１７０と、その透明導電膜１７０上に、ゲート金属膜１７２とが積層された構造で形成される。
【００１７】
半導体パターンは、ソース電極１０８とドレーン電極１１０との間のチャンネルを形成し、ゲート絶縁パターン１１２を挟んでゲートパターンと部分的に重畳されるように形成された活性層１１４を備える。また、半導体パターンは、活性層１１４上に形成され、ストレージ電極１２８、ソース電極１０８及びドレーン電極１１０とのオーミック接触のためのオーミック接触層１１６をさらに備える。
【００１８】
半導体保護膜１２０は、ソース電極１０８及びドレーン電極１１０の間にチャンネルを形成する活性層１１４上に、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）で形成される。この半導体保護膜１２０は、ソース電極１０８及びドレーン電極１１０の間のチャンネルをなす活性層１１４が露出することを防止する。また、半導体保護膜１２０は、ゲート絶縁パターン１１２を挟んでゲートライン１０２に沿って形成される活性層１１４が露出することを防止する。
【００１９】
画素電極１２２は、薄膜トランジスタ１３０のドレーン電極１１０と直接接続され、画素領域１０５に形成される。画素電極１２２は、画素領域１０５に形成された透明導電膜１７０と、半導体パターンと重畳される領域の前記透明導電膜１７０上に形成されたゲート金属膜１７２とで形成される。画素電極１２２のゲート金属膜１７２は、導電率が相対的に高く、透明導電膜１７０の抵抗成分を補償する。
【００２０】
これにより、薄膜トランジスタ１３０を通じて画素信号が供給された画素電極１２２と、基準電圧が供給された共通電極（図示せず）との間には、電界が形成される。このような電界により、カラーフィルタ基板と薄膜トランジスタ基板との間の液晶分子が誘電異方性により回転し、液晶分子の回転の度合いによって画素領域１０５を透過する光透過率が変わり、階調表示される。
【００２１】
ストレージキャパシタ１４０は、ゲートライン１０２と、そのゲートライン１０２とゲート絶縁パターン１１２、活性層１１４及びオーミック接触層１１６を挟んで重畳され、画素電極１２２と接続されたストレージ電極１２８とから構成される。このようなストレージキャパシタ１４０は、画素電極１２２に充電された画素信号が、次の画素信号が充電されるまで安定して保持されるようにする。
【００２２】
ゲートパッド１５０は、ゲートドライバ（図示せず）と接続され、ゲートドライバから生成されたゲート信号をゲートライン１０２に供給する。このようなゲートパッド１５０は、ゲートライン１０２から伸長された透明導電膜１７０が露出した構造で形成される。
【００２３】
データパッド１６０は、データドライバ（図示せず）と接続され、データドライバから生成されたデータ信号をデータライン１０４に供給する。このようなデータパッド１６０は、透明導電膜１７０と、その透明導電膜１７０上にデータライン１０４と重畳される領域に形成されるゲート金属膜１７２とで形成される。このデータパッド１６０のゲート金属膜１７２は、導電率が相対的に高いことから透明導電膜１７０の抵抗成分を補償する。このようなデータパッド１６０のゲート金属膜１７２とデータライン１０４との間には、ゲート絶縁パターン１１２、活性層１１４及びオーミック接触層１１６が形成される。
【００２４】
図４Ａ及び図４Ｂは、本発明の実施の形態１による薄膜トランジスタアレー基板の製造方法のうち、第１のマスク工程を説明するための平面図及び断面図である。
【００２５】
図４Ａ及び図４Ｂに示されているように、第１のマスク工程で、下部基板１０１上に、画素電極１２２と、２層構造のゲートライン１０２と、ゲート電極１０６と、ゲートパッド１５０と、データパッド１６０とを含むゲートパターンが形成される。
【００２６】
このために、下部基板１０１上に、スパッタリングなどの蒸着方法により透明導電膜１７０とゲート金属膜１７２が順次に形成される。ここで、透明導電膜１７０には、インジウムティンオキサイド（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）、ティンオキサイド（Ｔｉｎ  Ｏｘｉｄｅ：ＴＯ）、インジウムティンジンクオキサイド（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＴＺＯ）、インジウムジンクオキサイド（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＺＯ）などのような透明導電性物質が用いられ、ゲート金属膜１７２には、アルミニウム／ネオジウム（ＡｌＮｄ）を含むアルミニウム（Ａｌ）係金属、モリブデン（Ｍｏ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などのような金属が用いられる。続いて、透明導電膜１７０とゲート金属層１７２とが、第１のマスクを用いたフォトリソグラフィ工程とエッチング工程によりパターニングされることによって、２層構造のゲートライン１０２及びゲート電極１０６と、ゲート金属膜１７２を含むゲートパッド１５０、データパッド１６０及び画素電極１２２とが形成される。
【００２７】
図５Ａ及び図５Ｂは、本発明の実施の形態１による薄膜トランジスタアレー基板の製造方法のうち、第２のマスク工程を説明するための平面図及び断面図である。
【００２８】
図５Ａ及び図５Ｂに示されているように、第２のマスク工程で、ゲートパターンが形成された下部基板１０１上に、ゲート絶縁パターン１１２と、活性層１１４及びオーミック接触層１１６を含む半導体パターンが形成される。
【００２９】
このため、ゲートパターンが形成された下部基板１０１上に、ＰＥＣＶＤ、スパッタリングなどの蒸着方法によりゲート絶縁膜と、第１及び第２の半導体層が順次に形成される。ここで、ゲート絶縁膜の材料には、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が用いられ、第１の半導体層には、不純物がドーピングされていない非晶質シリコンが用いられ、第２の半導体層には、Ｎ型またはＰ型の不純物がドーピングされている非晶質シリコンが用いられる。続いて、第１及び第２の半導体層とゲート絶縁膜が、第２のマスクを用いたフォトリソグラフィ工程とエッチング工程によりパターニングされることによって、ゲートライン１０２及びゲート電極１０６と重畳されるゲート絶縁パターン１１２と、そのゲート絶縁パターン１１２上に、活性層１１４及びオーミック接触層１１６を含む半導体パターンとが形成される。
【００３０】
その後、ゲート絶縁パターン１１２をマスクとして用いて、データパッド１６０、ゲートパッド１５０及び画素電極１２２の露出したゲート金属膜１７２を除去することによって、データパッド１６０、ゲートパッド１５０及び画素電極１２２に含まれた透明導電膜１７０が露出する。
【００３１】
図６Ａ及び図６Ｂは、本発明の実施の形態１による薄膜トランジスタアレー基板の製造方法のうち、第３のマスク工程を説明するための平面図及び断面図である。
【００３２】
図６Ａ及び図６Ｂに示されているように、第３のマスク工程で、ゲート絶縁パターン１１２と半導体パターンが形成された下部基板１０１上に、データライン１０４、ソース電極１０８、ドレーン電極１１０、ストレージ電極１２８を含むデータパターンと、ソース電極１０８及びドレーン電極１１０の間のチャンネルを保護する半導体保護膜１２０が形成される。このような第３のマスク工程を図７Ａ乃至図７Ｃを参照して詳しく説明する。
【００３３】
図７Ａに示されているように、半導体パターンが形成された下部基板１０１上に、スパッタリングなどの蒸着方法によりデータ金属層１０９が順次に形成される。ここで、データ金属層１０９は、モリブデン（Ｍｏ）、銅（Ｃｕ）などのような金属からなる。
【００３４】
このデータ金属層１０９が、フォトリソグラフィ工程とエッチング工程によりパターニングされることによって、図７Ｂに示されているように、ストレージ電極１２８、データライン１０４、ソース電極１０８及びドレーン電極１１０を含むデータパターンが形成される。
【００３５】
また、データパターンをマスクとして用いたドライエッチング工程で露出したオーミック接触層１１６が除去されることによって、薄膜トランジスタ１３０のチャンネルをなす活性層１１４と、ゲートライン１０２上の活性層１１４とが露出する。
【００３６】
その後、露出した活性層１１４の表面は、図７Ｃに示されているように、Ｏｘ（例えば、Ｏ２）またはＮｘ（例えば、Ｎ２）プラズマに露出する。そうすると、イオン状態のＯｘまたはＮｘは、活性層１１４に含まれているシリコン（Ｓｉ）と反応することによって、活性層１１４上には、ＳｉＯ２及びＳｉＮｘのうち何れか一つからなる半導体保護膜１２０が形成される。特に、半導体保護膜１２０は、後続工程の洗浄工程の際に用いられる洗浄液などに露出するチャンネル部の活性層１１４の損傷を防止することとなる。
【００３７】
図８は、本発明の実施の形態２による薄膜トランジスタ基板の断面図である。
【００３８】
図８を参照すると、本発明の実施の形態２による薄膜トランジスタ基板は、図３に示されている薄膜トランジスタ基板と対比して、ゲートライン１０２、データパッド１６０及びストレージキャパシタ１４０を除いた薄膜トランジスタ１３０に形成される半導体パターンを除いては、同様の構成要素を備える。これにより、同様の構成要素に対する詳細な説明は、省略する。
【００３９】
ストレージキャパシタ１４０は、ゲートライン１０２と、そのゲートライン１０２とゲート絶縁パターン１１２を挟んで重畳され、画素電極１２２と接続されたストレージ電極１２８とから構成される。このようなストレージキャパシタ１４０は、画素電極１２２に充電された画素信号が、次の画素信号が充電されるまで安定して保持されるようにする。図８に示されているストレージキャパシタ１４０は、図３に示されているストレージキャパシタに比べて、ストレージ下部電極のゲートライン１０２とストレージ上部電極のストレージ電極１２８との間の距離が近く、容量値が相対的に大きい。
【００４０】
データパッド１６０は、データドライバ（図示せず）と接続され、データドライバから生成されたデータ信号をデータライン１０４に供給する。このようなデータパッド１６０は、透明導電膜１７０と、その透明導電膜１７０上に、データライン１０４と重畳される領域に形成されるゲート金属膜１７２とで形成される。このデータパッド１６０のゲート金属膜１７２は、導電率が相対的に高いことから透明導電膜１７０の抵抗成分を補償する。このようなデータパッド１６０のゲート金属膜１７２は、ゲート絶縁パターンを挟んでデータライン１０４と重畳される。
【００４１】
このように、本発明の実施の形態２による薄膜トランジスタ基板は、半導体パターンがゲート電極と重畳されるゲート絶縁パターン上に形成されるため、半導体保護膜もチャンネル領域にのみ形成される。
【００４２】
図９Ａ乃至図９Ｄは、図８に示されている薄膜トランジスタ基板の第２のマスク工程を説明するための断面図である。
【００４３】
図９Ａに示されているように、ゲートパターンが形成された下部基板１０１上に、スパッタリングなどの蒸着方法により、ゲート絶縁膜２２０、第１及び第２の半導体層２２２、２２６とフォトレジスト膜２２８が順次に形成される。
【００４４】
その後、部分露光マスクの第２のマスクが、下部基板１０１の上部に並べられる。第２のマスクは、透明な材質のマスク基板と、マスク基板の遮断領域に形成された遮断部と、マスク基板の部分露光領域に形成された回折露光部（または半透過部）とを備える。ここで、マスク基板が露出した領域は、露光領域になる。このような第２のマスクを用いたフォトレジスト膜２２８を露光してから現像することによって、図９Ｂに示されているように、第２のマスクの遮断部と回折露光部に対応して、遮断領域と部分露光領域で段差を有するフォトレジストパターン２３０が形成される。即ち、部分露光領域（Ｓ３）に形成されたフォトレジストパターン２３０は、遮断領域で形成された第１の高さを有するフォトレジストパターン２３０より低い第２の高さを有する。
【００４５】
このようなフォトレジストパターン２３０をマスクとして用いたドライエッチング工程で、ゲート絶縁膜２２０、第１及び第２の半導体層２２２、２２６がパターニングされることによって、同様のパターンのゲート絶縁パターン１１２、活性層１１４及びオーミック接触層１１６が形成される。
【００４６】
続いて、酸素（Ｏ２）プラズマを用いたアッシング（Ａｓｈｉｎｇ）工程で、部分露光領域（Ｓ３）における第２の高さを有するフォトレジストパターン２３０は、図９Ｃに示されているように、除去され、遮断領域（Ｓ２）における第１の高さ（ｈ１）を有するフォトレジストパターン２３０は、高さが低くなった状態となる。このようなフォトレジストパターン２３０を用いたエッチング工程で、部分露光領域、即ち薄膜トランジスタ１３０のチャンネル部を除いた残りの領域上に形成された活性層１１４及びオーミック接触層１１６が除去される。
【００４７】
また、半導体パターン上に残っていたフォトレジストパターン２３０は、図９Ｄに示されているように、ストリップ工程で除去される。
【００４８】
上述したように、本発明による薄膜トランジスタ基板及びその製造方法は、第１のマスク工程で、画素電極とゲートパターンを形成し、第２のマスク工程で、半導体パターンを形成し、第３のマスク工程で、データパターンを形成することで薄膜トランジスタアレー基板が出来上がる。このように、薄膜トランジスタアレー基板を、リフトオフ工程またはパッドオープン工程を行わず、３つのマスク工程で形成することによって、構造及び製造工程が単純化され、製造コストを節減することができると共に歩留まりが向上する。
【００４９】
また、本発明による薄膜トランジスタアレー基板及びその製造方法は、薄膜トランジスタのチャンネルと対応される露出した活性層を、別の保護膜なく半導体保護膜を用いて保護することとなる。これにより、従来の保護膜を形成するための蒸着装備またはコーティング装備が不要となり、製造コストを節減することができ、従来のドレーン電極を露出させるコンタクトホールの段差部から発生する画素電極のオープンを防止することができる。
【図面の簡単な説明】
【００５０】
【図１】従来の液晶表示パネルを示す斜視図である。
【図２】本発明の実施の形態１による薄膜トランジスタ基板を示す平面図である。
【図３】図２に示されている薄膜トランジスタ基板を線“Ｉ-Ｉ’”、“ＩＩ-ＩＩ’”、“ＩＩＩ-ＩＩＩ’”に沿って切断した断面図である。
【図４Ａ】図２及び図３に示されている薄膜トランジスタ基板の第１のマスク工程を示す平面図である。
【図４Ｂ】図２及び図３に示されている薄膜トランジスタ基板の第１のマスク工程の断面図である。
【図５Ａ】図２及び図３に示されている薄膜トランジスタ基板の第２のマスク工程の平面図である。
【図５Ｂ】図２及び図３に示されている薄膜トランジスタ基板の第２のマスク工程の断面図である。
【図６Ａ】図２及び図３に示されている薄膜トランジスタ基板の第３のマスク工程の平面図である。
【図６Ｂ】図２及び図３に示されている薄膜トランジスタ基板の第３のマスク工程の断面図である。
【図７Ａ】図６Ａ及び図６Ｂに示されている第３のマスク工程を詳しく説明するための断面図である。
【図７Ｂ】図６Ａ及び図６Ｂに示されている第３のマスク工程を詳しく説明するための断面図である。
【図７Ｃ】図６Ａ及び図６Ｂに示されている第３のマスク工程を詳しく説明するための断面図である。
【図８】本発明の実施の形態２による薄膜トランジスタ基板の断面図である。
【図９Ａ】図８に示されている薄膜トランジスタ基板の第２のマスク工程を詳しく説明するための断面図である。
【図９Ｂ】図８に示されている薄膜トランジスタ基板の第２のマスク工程を詳しく説明するための断面図である。
【図９Ｃ】図８に示されている薄膜トランジスタ基板の第２のマスク工程を詳しく説明するための断面図である。
【図９Ｄ】図８に示されている薄膜トランジスタ基板の第２のマスク工程を詳しく説明するための断面図である。
【符号の説明】
【００５１】
１０２  ゲートライン、１０４  データライン、１０５  画素領域、１０６  ゲート電極、１０８  ソース電極、１１０  ドレーン電極、１１２  ゲート絶縁膜、１１４  活性層、１１６  オーミック接触層、１１８  保護膜、１２０  半導体保護膜、１２２  画素電極、１２８  ストレージ電極、１３０  薄膜トランジスタ、１４０  ストレージキャパシタ、１５０  ゲートパッド、１６０  データパッド、１７０  透明導電膜、１７２  ゲート金属膜。
【図１】
0004578402.tif 000002
【図２】
0004578402.tif 000003
【図３】
0004578402.tif 000004
【図４Ａ】
0004578402.tif 000005
【図４Ｂ】
0004578402.tif 000006
【図５Ａ】
0004578402.tif 000007
【図５Ｂ】
0004578402.tif 000008
【図６Ａ】
0004578402.tif 000009
【図６Ｂ】
0004578402.tif 000010
【図７Ａ】
0004578402.tif 000011
【図７Ｂ】
0004578402.tif 000012
【図７Ｃ】
0004578402.tif 000013
【図８】
0004578402.tif 000014
【図９Ａ】
0004578402.tif 000015
【図９Ｂ】
0004578402.tif 000016
【図９Ｃ】
0004578402.tif 000017
【図９Ｄ】
0004578402.tif 000018