(57)【特許請求の範囲】
【請求項１】
ベース電流に対するコレクタ電流の電流増幅率が減少するトランジスタの飽和状態を検出する飽和検出回路であって、
上記トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流を出力するコレクタ電流検出手段と、
上記トランジスタのベース電流を駆動するベース電流駆動手段と、
上記トランジスタのベース電流の大きさに応じたベース検出電流を出力するベース電流検出手段と、
ベースに上記ベース検出電流を入力し、コレクタからコレクタ複製電流を出力する複製トランジスタと、
上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号を出力する飽和検出信号出力手段と
を有する飽和検出回路。
【請求項２】
上記コレクタ電流検出手段は、
ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受け、コレクタから上記コレクタ検出電流を出力する第１のトランジスタを含む、
請求項１に記載の飽和検出回路。
【請求項３】
上記第１のトランジスタは、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有する、
請求項２に記載の飽和検出回路。
【請求項４】
上記ベース電流駆動手段は、
ベースとエミッタとの間に所定の電圧を受け、コレクタに上記トランジスタのベース電流を入力する第２のトランジスタを含み、
上記ベース電流検出手段は、
ベースとエミッタとの間に当該所定の電圧を受け、コレクタから上記ベース検出電流を出力する第３のトランジスタを含む、
請求項１に記載の飽和検出回路。
【請求項５】
上記第３のトランジスタは、エミッターとベースとの接合面積が、上記第２のトランジスタの上記接合面積に対して所定の比率を有する、
請求項４に記載の飽和検出回路。
【請求項６】
上記飽和検出信号出力手段は、
上記コレクタ検出電流を入力し、当該入力電流に対して所定の比率を有する電流を生成し、当該電流と上記コレクタ複製電流との差に応じた上記飽和検出信号を出力するカレントミラー回路を含む、
請求項１に記載の飽和検出回路。
【請求項７】
出力トランジスタによる出力電流を受けた負荷の電圧または電流を制御する出力制御回路であって、
上記出力トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流を出力するコレクタ電流検出手段と、
上記出力トランジスタのベース電流の大きさに応じたベース検出電流を出力するベース電流検出手段と、
ベースに上記ベース検出電流を入力し、コレクタからコレクタ複製電流を出力する複製トランジスタと、
上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号を出力する飽和検出信号出力手段と、
上記飽和検出信号に応じて、上記出力トランジスタのベース電流を駆動するベース電流駆動手段と
を有する出力制御回路。
【請求項８】
上記コレクタ電流検出手段は、
ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受け、コレクタから上記コレクタ検出電流を出力する第１のトランジスタを含む、
請求項７に記載の出力制御回路。
【請求項９】
上記第１のトランジスタは、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有する、
請求項８に記載の出力制御回路。
【請求項１０】
上記ベース電流駆動手段は、上記負荷の電圧または電流を検出し、当該検出値と所定の基準値との誤差および上記飽和検出信号に応じて、上記出力トランジスタのベース電流を駆動する、
請求項７に記載の出力制御回路。
【請求項１１】
上記ベース電流駆動手段は、
ベースとエミッタとの間に、上記誤差および上記飽和検出信号に応じたベース駆動電圧を受け、コレクタに上記トランジスタのベース電流を入力する第２のトランジスタを含み、
上記ベース電流検出手段は、
ベースとエミッタとの間に上記ベース駆動電圧を受け、コレクタから上記ベース検出電流を出力する第３のトランジスタを含む、
請求項１０に記載の出力制御回路。
【請求項１２】
上記第３のトランジスタは、エミッターとベースとの接合面積が、上記第２のトランジスタの上記接合面積に対して所定の比率を有する、
請求項１１に記載の出力制御回路。
【請求項１３】
上記ベース電流駆動手段は、
上記負荷の電圧または電流を検出する出力検出手段と、
上記出力検出手段による検出値と所定の基準値との誤差を、上記飽和検出信号に応じたゲインで増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含む、
請求項１１に記載の出力制御回路。
【請求項１４】
上記ベース電流駆動手段は、
上記負荷の電圧または電流を検出し、当該検出値を上記飽和検出信号に応じて可変して出力する出力検出手段と、
上記出力検出手段による検出値と所定の基準値との誤差を増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含む、
請求項１１に記載の出力制御回路。
【請求項１５】
上記ベース電流駆動手段は、
上記負荷の電圧または電流を検出する出力検出手段と、
上記出力検出手段による検出値と、上記飽和検出信号に応じて可変される所定の基準値との誤差を増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含む、
請求項１１に記載の出力制御回路。
【請求項１６】
上記飽和検出信号出力手段は、
上記コレクタ検出電流を入力し、当該入力電流に対して所定の比率を有する電流を生成し、当該電流と上記コレクタ複製電流との差に応じた上記飽和検出信号を出力するカレントミラー回路を含む、
請求項７に記載の出力制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ベース電流に対するコレクタ電流の電流増幅率が減少するトランジスタの飽和状態を検出する飽和検出回路と、この飽和検出回路を有し、出力トランジスタによる出力電流を受けた負荷の電圧または電流を制御する出力制御回路に関し、好適には、集積回路上に形成される飽和検出回路および出力制御回路に関するものである。
【０００２】
【従来の技術】
図５は、バイポーラトランジスタを用いた一般的な電圧制御回路の回路図を示す。
図５の電圧制御回路は、ｐｎｐ型トランジスタＱ１、ｎｐｎ型トランジスタＱ４、ｎｐｎ型トランジスタＱ９、差動増幅回路ＯＰ１、定電圧回路ＣＶ１、抵抗Ｒ１〜Ｒ４、端子Ｔ１〜Ｔ４により構成されている。
【０００３】
ｐｎｐ型トランジスタＱ１は、エミッタが入力端子Ｔ１に接続され、コレクタが出力端子Ｔ３に接続されているとともに、ベースがｎｐｎ型トランジスタＱ４のコレクタに接続されている。また、ベースとエミッタとの間に抵抗Ｒ１が接続されている。
ｎｐｎ型トランジスタＱ４は、コレクタがｐｎｐ型トランジスタＱ１のベースに接続され、エミッタがグランド端子Ｔ２に接続されているとともに、ベースがｎｐｎ型トランジスタＱ９のエミッタに接続されている。また、ベースとエミッタとの間に抵抗Ｒ２が接続されている。
ｎｐｎ型トランジスタＱ９は、コレクタが入力端子Ｔ１に接続され、エミッタがｎｐｎ型トランジスタＱ４のベースに接続されている。また、ベースに差動増幅回路ＯＰ１の出力電圧を受けている。
抵抗Ｒ３と抵抗Ｒ４は直列接続されており、この直列接続の抵抗Ｒ３側の一端がグランド端子Ｔ４に接続され、他端が出力端子Ｔ３に接続されている。
差動増幅回路ＯＰ１は、正側入力端子＋に定電圧回路ＣＶ１による電圧Ｖ１が入力され、負側入力端子−に抵抗Ｒ３と抵抗Ｒ４の接続中点の電圧Ｖ２が入力されている。そして、正側入力端子＋と負側入力端子−との間の電圧差に応じた出力電圧を、ｎｐｎ型トランジスタＱ９のベースに出力している。
グランド端子Ｔ４は、グランド端子Ｔ２に接続されている。
【０００４】
差動増幅回路ＯＰ１において定電圧回路ＣＶ１による電圧Ｖ１と、抵抗Ｒ３と抵抗Ｒ４の接続中点の電圧Ｖ２とが比較される。
出力電圧Ｖｏｕｔが上昇することにより電圧Ｖ２が上昇すると、差動増幅回路ＯＰ１の出力電圧は低下し、ｎｐｎ型トランジスタＱ９のベース電圧が低下する。これによりｎｐｎ型トランジスタＱ９のエミッタ電圧が低下するので、ｎｐｎ型トランジスタＱ４のコレクタ電流が減少し、ｐｎｐ型トランジスタＱ１のコレクタ電流が減少して、出力電圧Ｖｏｕｔの電圧上昇が抑制される。
また、出力電圧Ｖｏｕｔが低下することにより電圧Ｖ２が低下すると、差動増幅回路ＯＰ１の出力電圧は上昇し、ｎｐｎ型トランジスタＱ９のベース電圧が上昇する。これによりｎｐｎ型トランジスタＱ９のエミッタ電圧が上昇するので、ｎｐｎ型トランジスタＱ４のコレクタ電流が増大し、ｐｎｐ型トランジスタＱ１のコレクタ電流が増大して、出力電圧Ｖｏｕｔの電圧低下は抑制される。
このような負帰還の制御によって、出力電圧Ｖｏｕｔは電圧Ｖ１に応じた一定の電圧に制御される。
【０００５】
ところで、バイポーラトランジスタのベース電流に対すコレクタ電流の増幅率（以降、増幅率ｈfeと呼ぶ）は、コレクタ−エミッタ間の電圧が十分に大きい能動領域においては、コレクタ−エミッタ間の電圧に依らずほぼ一定の値を有しているが、コレクタ−エミッタ間の電圧が小さくなって、コレクタ接合に順電圧が印加される飽和領域まで達すると、その値が急激に低下する特性を持っている。図１に示す電圧制御回路では、例えば入力電圧Ｖｉｎが負荷電流によって低下してしまう場合などにおいて、このような増幅率ｈfeの急激な低下が発生する。
【０００６】
増幅率ｈfeが低下すると、同じコレクタ電流を流すために必要なベース電流が増えるので、制御回路の消費電流が増えてしまう。そればかりでなく、ベース駆動用トランジスタ（図５におけるｎｐｎ型トランジスタＱ４）の電流容量が出力トランジスタ（図５におけるｐｎｐ型トランジスタＱ１）の電流容量より小さい場合には、ベース駆動用トランジスタを破損してしまう恐れもある。
【０００７】
このようなバイポーラトランジスタの飽和によるベース電流の増大を防止するため、従来の電圧制御回路には、次に述べる幾つかの回路が用いられている。
【０００８】
図６は、ベース電流の増大を防止するための回路を有した、従来の第１の電圧制御回路を示す回路図である。
図６と図５の同一符号は同一の構成要素を示している。
図６に示す第１の電圧制御回路は、図５の同一構成要素に加えて、コンパレータＣＰ１、ｎｐｎ型トランジスタＱ８、定電圧回路ＣＶ２、定電流回路ＣＣ１、定電流回路ＣＣ２、抵抗Ｒ５、抵抗Ｒ１１、抵抗Ｒ１２により構成されている。
【０００９】
定電圧回路ＣＶ２は、正側が抵抗Ｒ１２を介して入力端子Ｔ１に接続されているとともに、負側が定電流回路ＣＣ２を介してグランド端子Ｔ２に接続されている。
定電流回路ＣＣ１は、一方の端子が抵抗Ｒ１１を介して出力端子Ｔ３に接続され、他方の端子がグランド端子Ｔ２に接続されている。出力端子Ｔ３からグランド端子Ｔ２の方向へ、定電流回路ＣＣ２の電流と大きさが等しい一定電流を流している。
定電流回路ＣＣ２は、一方の端子が定電圧回路ＣＶ２の負側に接続され、他方の端子がグランド端子Ｔ２に接続されている。入力端子Ｔ１からグランド端子Ｔ２の方向へ、定電流回路ＣＣ１の電流と大きさが等しい一定の電流を流している。
抵抗Ｒ１１および抵抗Ｒ１２は、それぞれ等しい抵抗値を有している。
コンパレータＣＰ１は、正側入力端子＋が抵抗Ｒ１１と定電流回路Ｃ１との接続中点に接続されており、負側入力端子−が定電圧回路ＣＶ２と定電流回路ＣＣ２との接続中点に接続されている。そして正側入力端子＋と負側入力端子−との電位の大小関係に応じた出力電圧をｎｐｎ型トランジスタＱ８のベースに出力している。
ｎｐｎ型トランジスタＱ８は、ベースにコンパレータＣＰ１の出力電圧が入力され、コレクタがｎｐｎ型トランジスタＱ９のベースに接続されているとともに、ソースが抵抗Ｒ５を介してグランド端子Ｔ２に接続されている。
【００１０】
抵抗Ｒ１１と抵抗Ｒ１２の抵抗値が等しく、また定電流回路ＣＣ１と定電流回路ＣＣ２の電流値が等しいので、抵抗Ｒ１１と抵抗Ｒ１２による電圧降下は等しくなる。したがって、コンパレータＣＰ１の正側入力端子＋と負側入力端子−との間には、定電圧回路ＣＶ２の電圧と、ｐｎｐ型トランジスタＱ１のエミッタ−コレクタ間電圧との差の電圧が印加される。ｐｎｐ型トランジスタＱ１のエミッタ−コレクタ間電圧が定電圧回路ＣＶ２の電圧よりも大きい場合、コンパレータＣＰ１の出力電圧はローレベルとなるため、ｎｐｎ型トランジスタＱ８はオフ状態となり、差動増幅回路ＯＰ１より出力される電流は全てｎｐｎ型トランジスタＱ９のベースに入力される。
【００１１】
ｐｎｐ型トランジスタＱ１のエミッタ−コレクタ間電圧が減少して、定電圧回路ＣＶ２の電圧よりも小さくなる場合には、コンパレータＣＰ１の出力電圧がハイレベルとなり、ｎｐｎ型トランジスタＱ８がオン状態となるため、差動増幅回路ＯＰ１より出力される電流は、差動増幅回路ＯＰ１の出力抵抗値と抵抗Ｒ５の抵抗値に応じて、抵抗Ｒ５に分流される。このため、ｎｐｎ型トランジスタＱ９のベースに入力される電流が減少し、ｎｐｎ型トランジスタＱ１のベース電流の増大が抑制される。
【００１２】
このように、図６に示した電圧制御回路においては、ｐｎｐ型トランジスタＱ１のエミッタ−コレクタ間電圧と定電圧回路ＣＶ２による一定の電圧とを比較し、エミッタ−コレクタ間電圧がこの一定電圧よりも小さくなる場合に、ベース電流を抑制させる回路を作動させている。
【００１３】
上述した方式の他に、例えば文献”特開平８−４４４４１”においては、一定の倍率でコレクタ電流とベース電流を検出し、この検出値の差を負帰還することによって、ベース電流の増大を抑制する方式が開示されている。
【００１４】
図７は、ベース電流の増大を防止するための回路を有した、従来の第２の電圧制御回路を示す回路図である。
図５と図７の同一符号は同一の構成要素を示している。
図７に示す第２の電圧制御回路は、ｐｎｐ型トランジスタＱ１１、ｐｎｐ型トランジスタＱ１１ａ、ｐｎｐ型トランジスタＱ１３、ｐｎｐ型トランジスタＱ１３ａ、ｎｐｎ型トランジスタＱ１２、ｎｐｎ型トランジスタＱ１２ａ、ｎｐｎ型トランジスタＱ１４、ｎｐｎ型トランジスタＱ１４ａ、差動増幅回路ＯＰ１、定電圧回路ＣＶ１、ダイオードＤ２、抵抗Ｒ１、抵抗Ｒ３、抵抗Ｒ４、端子Ｔ１〜Ｔ４により構成されている。
【００１５】
ｐｎｐ型トランジスタＱ１１は、エミッタが入力端子Ｔ１に接続され、コレクタが出力端子Ｔ３に接続されているとともに、ベースがｎｐｎ型トランジスタＱ１２のコレクタに接続され、更に、エミッタとベースとの間に抵抗Ｒ１が接続されている。
ｐｎｐ型トランジスタＱ１１ａは、エミッタおよびベースがｐｎｐ型トランジスタＱ１１のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがｎｐｎ型トランジスタＱ１４のコレクタに接続されている。
ｐｎｐ型トランジスタＱ１１のエミッタ接合面積は、ｐｎｐ型トランジスタＱ１１ａのエミッタ接合面積に対して倍率Ｎ11倍となるように形成されている。したがって、ｐｎｐ型トランジスタＱ１１のベース電流は、同一電圧をベース−エミッタ間に受けているｐｎｐ型トランジスタＱ１１ａのベース電流に対して倍率Ｎ11倍の大きさを有している。
【００１６】
ｐｎｐ型トランジスタＱ１３は、エミッタが入力端子Ｔ１に接続され、コレクタがｎｐｎ型トランジスタＱ１２ａのコレクタに接続されるとともに、ベースに差動増幅回路ＯＰ１の出力電圧を受けている。
ｐｎｐ型トランジスタＱ１３ａは、エミッタおよびベースがｐｎｐ型トランジスタＱ１３のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがｎｐｎ型トランジスタＱ１４ａのコレクタに接続されている。
ｐｎｐ型トランジスタＱ１３のエミッタ接合面積は、ｐｎｐ型トランジスタＱ１３ａのエミッタ接合面積に対して倍率Ｎ13倍となるように形成されている。したがって、ｐｎｐ型トランジスタＱ１３のベース電流は、同一電圧をベース−エミッタ間に受けているｐｎｐ型トランジスタＱ１３ａのベース電流に対して倍率Ｎ13倍の大きさを有している。
【００１７】
ｎｐｎ型トランジスタＱ１２は、コレクタがｐｎｐ型トランジスタＱ１１のベースに接続され、ベースがｎｐｎ型トランジスタＱ１２ａのベースに接続されているとともに、エミッタがグランド端子Ｔ２に接続されている。
ｎｐｎ型トランジスタＱ１２ａは、エミッタおよびベースがｎｐｎ型トランジスタＱ１２のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがｐｎｐ型トランジスタＱ１３のコレクタに接続されている。また、コレクタとベースとが接続されている。
ｎｐｎ型トランジスタＱ１２のエミッタ接合面積は、ｎｐｎ型トランジスタＱ１２ａのエミッタ接合面積に対して倍率Ｎ12倍となるように形成されている。したがって、ｎｐｎ型トランジスタＱ１２のベース電流は、同一電圧をベース−エミッタ間に受けているｎｐｎ型トランジスタＱ１２ａのベース電流に対して倍率Ｎ12倍の大きさを有している。
【００１８】
ｎｐｎ型トランジスタＱ１４は、コレクタがｐｎｐ型トランジスタＱ１１ａのコレクタに接続され、ベースがｎｐｎ型トランジスタＱ１４ａのベースに接続されているとともに、エミッタがグランド端子Ｔ２に接続されている。また、コレクタとベースとが接続されている。
ｎｐｎ型トランジスタＱ１４ａは、エミッタおよびベースがｎｐｎ型トランジスタＱ１４のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがｐｎｐ型トランジスタＱ１３ａのコレクタに接続されている。
ｎｐｎ型トランジスタＱ１４のエミッタ接合面積は、ｎｐｎ型トランジスタＱ１４ａのエミッタ接合面積に対して倍率Ｎ14倍となるように形成されている。したがって、ｎｐｎ型トランジスタＱ１４のベース電流は、同一電圧をベース−エミッタ間に受けているｎｐｎ型トランジスタＱ１４ａのベース電流に対して倍率Ｎ14倍の大きさを有している。
【００１９】
抵抗Ｒ３と抵抗Ｒ４は直列接続されており、この直列接続の抵抗Ｒ３側の一端がグランド端子Ｔ４に接続され、他端が出力端子Ｔ３に接続されている。
差動増幅回路ＯＰ１は、正側入力端子＋に定電圧回路ＣＶ１による電圧Ｖ１が入力され、負側入力端子−に抵抗Ｒ３と抵抗Ｒ４の接続中点の電圧Ｖ２が入力されている。そして、正側入力端子＋と負側入力端子−との間の電圧差に応じた出力電圧を、ｐｎｐ型トランジスタＱ１３のベースに出力している。
グランド端子Ｔ４は、グランド端子Ｔ２に接続されている。
【００２０】
図７に示す電圧制御回路において、ｐｎｐ型トランジスタＱ１１が飽和して電流増幅率が低下すると、ベースをドライブするための電流が増大するので、ｐｎｐ型トランジスタＱ１３ａのコレクタ電流Ｉc13aも増大する。ｐｎｐ型トランジスタＱ１３ａのコレクタ電流Ｉc13aがｎｐｎ型トランジスタＱ１４ａのコレクタ電流Ｉc14aよりも大きくなると、ダイオードＤ２がオン状態になって、電流Ｉc13aと電流Ｉc14aとの差の電流がダイオードＤ２を通じて抵抗Ｒ３と抵抗Ｒ４の接続点に流れ込む。これにより、差動増幅回路ＯＰ１の正側入力端子＋の電圧が上昇し、差動増幅回路ＯＰ１の出力電圧が上昇し、ｐｎｐ型トランジスタＱ１３のコレクタ電流Ｉc13 が減少して、ｐｎｐ型トランジスタＱ１１のベース電流Ｉb11 減少する。このようにして、ｐｎｐ型トランジスタＱ１１の飽和によるベース電流の増大が抑止される。
【００２１】
ｐｎｐ型トランジスタＱ１１とｐｎｐ型トランジスタＱ１１ａ、ｐｎｐ型トランジスタＱ１３とｐｎｐ型トランジスタＱ１３ａ、ｎｐｎ型トランジスタＱ１２とｎｐｎ型トランジスタＱ１２ａ、およびｎｐｎ型トランジスタＱ１４とｎｐｎ型トランジスタＱ１４ａは、それぞれカレントミラー回路を構成している。そして、各カレントミラー回路のコレクタ電流の比は、それぞれのエミッタ接合面積の比と等しい大きさを有している。
したがって、各トランジスタが飽和していない場合、ｐｎｐ型トランジスタＱ１３ａのコレクタ電流Ｉc13aおよびｎｐｎ型トランジスタＱ１４ａのコレクタ電流Ｉc14aは、ｐｎｐ型トランジスタＱ１１のコレクタ電流Ｉc11 およびベース電流Ｉb11 によって、それぞれ次式のように表される。
【００２２】
【数１】
Ｉc13a  ＝  Ｉb11 ／（Ｎ12×Ｎ13）  ・・・・（１）
Ｉc14a  ＝  Ｉc11 ／（Ｎ11×Ｎ14）  ・・・・（２）
【００２３】
ただし上式において、倍率Ｎ11は十分大きな値であり、ｐｎｐ型トランジスタＱ１１のベース電流Ｉb11 に比べてｐｎｐ型トランジスタＱ１１ａのベース電流Ｉb11aは十分小さいものとする。
【００２４】
式（１）および式（２）より、ダイオードＤ２に電流が流れ始める状態におけるｐｎｐ型トランジスタＱ１１の増幅率ｈfel は、次式のように表される。
【００２５】
【数２】
Ｉc11 ／（Ｎ11×Ｎ14）＝Ｉb11 ／（Ｎ12×Ｎ13）
ｈfel ＝Ｉc11 ／Ｉb11 ＝（Ｎ11×Ｎ14）／（Ｎ12×Ｎ13）・・・（３）
【００２６】
すなわち、増幅率ｈfeが式（３）に示す増幅率ｈfel よりも大きい状態においてはダイオードＤ２が導通せず、ｐｎｐ型トランジスタＱ１１のベース電流は抑制されない。ｐｎｐ型トランジスタＱ１１が飽和状態となり、増幅率ｈfeが減少して増幅率ｈfel よりも小さくなると、ダイオードＤ２が導通してベース電流が抑制される。
【００２７】
【発明が解決しようとする課題】
ところで、図６に示した電圧制御回路においては、ｐｎｐ型トランジスタＱ１が飽和状態になるであろうと思われるエミッタ−コレクタ間電圧を定電圧回路ＣＶ２にあらかじめ設定し、この電圧と実際のエミッタ−コレクタ間電圧を比較した結果に基づいてベース電流が抑制されているのであり、ｐｎｐ型トランジスタＱ１１の飽和状態が直接検出されている訳ではない。したがって、温度による回路定数の変動や、製品毎による回路定数のばらつき、コレクタ電流の変動に対して余裕をもつ必要があり、実際の飽和電圧に比べて大きい電圧を定電圧回路ＣＶ２に設定させる必要がある。すなわち、ベース電流を抑制させるエミッタ−コレクタ間電圧の最小電圧を余分に大きくしなくてはならず、その余分な電圧によって回路の消費電力が増大してしまう問題がある。さらに、所定の入力電圧に対する出力の電圧可変範囲が狭くなってしまう問題もある。
【００２８】
また、図７に示した電圧制御回路においては、式（３）において示しているように、エミッタ接合面積の比と増幅率ｈfeとが比較されており、この比較の結果に基づいてベース電流が抑制されている。しかしながら、エミッタ接合面積の比は、例えば同一のＩＣ内部に各トランジスタを形成することによって高精度に設定できるのに対して、増幅率ｈfeは、温度による回路定数の変動や製品毎のばらつき、コレクタ電流の変動等によって変動し易いパラメータであるので、変動する増幅率ｈfeに対して増幅率ｈfel を適切に設定できない場合がある。
【００２９】
例えば、非飽和状態の増幅率ｈfeが２００であるトランジスタに対して式（３）により増幅率ｈfel が１００となるよう倍率Ｎ11〜Ｎ14が設定されても、ばらつきにより非飽和状態の増幅率ｈfeが１５０となっているトランジスタに対しては、この設定された増幅率ｈfel が適切でない可能性がある。
すなわち、増幅率ｈfeの温度変動や個体毎のばらつきに対して、ベース電流を抑制させるしきい値の増幅率ｈfel が適切に設定できない問題がある。
【００３０】
本発明はかかる事情に鑑みてなされたものであり、その目的は、トランジスタの飽和状態を確実に検出でき、温度変動や個体毎のばらつきによる検出精度の低下を低減できる飽和検出回路および出力制御回路を提供することにある。
【００３１】
【課題を解決するための手段】
上記の目的を達成するため、本発明の飽和検出回路は、ベース電流に対するコレクタ電流の電流増幅率が減少するトランジスタの飽和状態を検出する飽和検出回路であって、上記トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流を出力するコレクタ電流検出手段と、上記トランジスタのベース電流を駆動するベース電流駆動手段と、上記トランジスタのベース電流の大きさに応じたベース検出電流を出力するベース電流検出手段と、ベースに上記ベース検出電流を入力し、コレクタからコレクタ複製電流を出力する複製トランジスタと、上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号を出力する飽和検出信号出力手段とを有している。
【００３２】
また、上記コレクタ電流検出手段は、ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受け、コレクタから上記コレクタ検出電流を出力する第１のトランジスタを含んでいる。
好適には、上記第１のトランジスタは、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有している。
【００３３】
また、上記ベース電流駆動手段は、ベースとエミッタとの間に所定の電圧を受け、コレクタに上記トランジスタのベース電流を入力する第２のトランジスタを含み、上記ベース電流検出手段は、ベースとエミッタとの間に当該所定の電圧を受け、コレクタから上記ベース検出電流を出力する第３のトランジスタを含んでいる。
好適には、上記第３のトランジスタは、エミッターとベースとの接合面積が、上記第２のトランジスタの上記接合面積に対して所定の比率を有している。
【００３４】
本発明の飽和検出回路によれば、上記コレクタ電流検出手段において、上記トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流が出力される。また、上記ベース電流駆動手段によって、上記トランジスタのベース電流が駆動され、このベース電流の大きさに応じたベース検出電流が、上記ベース電流検出手段において出力される。上記ベース検出電流は、上記複製トランジスタのベースに入力され、このベース検出電流に応じたコレクタ複製電流が上記複製トランジスタのコレクタから出力される。そして、上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号が、上記飽和検出信号出力手段において生成されて出力される。
また、上記コレクタ電流検出手段の第１のトランジスタは、ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受けているので、コレクタから出力される上記コレクタ検出電流は、上記トランジスタのコレクタ電流に応じた大きさを有している。上記第１のトランジスタの、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有している場合には、上記コレクタ検出電流は、上記トランジスタのコレクタ電流に対して当該所定の比率を有している。
。
また、上記ベース電流駆動手段の第２のトランジスタと、上記ベース電流検出手段の第３のトランジスタは、ベースとエミッタとの間に同じ所定の電圧を受けているので、上記ベース検出電流は上記トランジスタのベース電流に応じた大きさを有している。上記第３のトランジスタの、エミッターとベースとの接合面積が、上記第２のトランジスタの上記接合面積に対して所定の比率を有している場合には、上記ベース検出電流は、上記トランジスタのベース電流に対して当該所定の比率を有している。
【００３５】
本発明の出力制御回路は、出力トランジスタによる出力電流を受けた負荷の電圧または電流を制御する出力制御回路であって、上記出力トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流を出力するコレクタ電流検出手段と、上記出力トランジスタのベース電流の大きさに応じたベース検出電流を出力するベース電流検出手段と、ベースに上記ベース検出電流を入力し、コレクタからコレクタ複製電流を出力する複製トランジスタと、上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号を出力する飽和検出信号出力手段と、上記飽和検出信号に応じて、上記出力トランジスタのベース電流を駆動するベース電流駆動手段とを有している。
【００３６】
また、上記コレクタ電流検出手段は、ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受け、コレクタから上記コレクタ検出電流を出力する第１のトランジスタを含んでいる。
好適には、上記第１のトランジスタは、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有している。
【００３７】
また、上記ベース電流駆動手段は、上記負荷の電圧または電流を検出し、当該検出値と所定の基準値との誤差および上記飽和検出信号に応じて、上記出力トランジスタのベース電流を駆動しており、ベースとエミッタとの間に、上記誤差および上記飽和検出信号に応じたベース駆動電圧を受け、コレクタに上記トランジスタのベース電流を入力する第２のトランジスタを含んでいる。
上記ベース電流検出手段は、ベースとエミッタとの間に上記ベース駆動電圧を受け、コレクタから上記ベース検出電流を出力する第３のトランジスタを含んでいる。
好適には、上記第３のトランジスタは、エミッターとベースとの接合面積が、上記第２のトランジスタの上記接合面積に対して所定の比率を有している。
【００３８】
また、上記ベース電流駆動手段は、上記負荷の電圧または電流を検出する出力検出手段と、上記出力検出手段による検出値と所定の基準値との誤差を、上記飽和検出信号に応じたゲインで増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含んでいる。
【００３９】
本発明の出力制御回路によれば、上記コレクタ電流検出手段において、上記トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流が出力される。また、上記ベース電流駆動手段によって、上記トランジスタのベース電流が上記飽和検出信号に応じて駆動され、このベース電流の大きさに応じたベース検出電流が、上記ベース電流検出手段において出力される。上記ベース検出電流は、上記複製トランジスタのベースに入力され、このベース検出電流に応じたコレクタ複製電流が上記複製トランジスタのコレクタから出力される。そして、上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号が、上記飽和検出信号出力手段において生成されて出力される。
上記コレクタ電流検出手段の第１のトランジスタは、ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受けているので、コレクタから出力される上記コレクタ検出電流は、上記トランジスタのコレクタ電流に応じた大きさを有している。上記第１のトランジスタの、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有している場合には、上記コレクタ検出電流は、上記トランジスタのコレクタ電流に対して当該所定の比率を有している。
。
上記ベース電流駆動手段の第２のトランジスタと、上記ベース電流検出手段の第３のトランジスタは、ベースとエミッタとの間に上記ベース駆動電圧を受けているので、上記ベース検出電流は上記トランジスタのベース電流に応じた大きさを有している。上記第３のトランジスタの、エミッターとベースとの接合面積が、上記第２のトランジスタの上記接合面積に対して所定の比率を有している場合には、上記ベース検出電流は、上記トランジスタのベース電流に対して当該所定の比率を有している。
上記ベース電流駆動手段の上記出力検出手段において検出された上記負荷の電圧または電流は、上記誤差増幅手段において所定の基準値との誤差を検出される。この誤差が、上記飽和検出信号に応じたゲインで増幅されて、上記ベース駆動電圧として、上記第２のトランジスタのベースとエミッタの間に入力される。
【００４０】
また、上記ベース電流駆動手段は、上記負荷の電圧または電流を検出し、当該検出値を上記飽和検出信号に応じて可変して出力する出力検出手段と、上記出力検出手段による検出値と所定の基準値との誤差を増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含んでいる。
【００４１】
上記の構成を有する、本発明の出力制御回路によれば、上記ベース電流駆動手段の上記出力検出手段において検出された上記負荷の電圧または電流の検出値は、上記飽和検出信号に応じて可変されて出力される。そして、上記誤差増幅手段において、上記出力検出手段のよる検出値と所定の基準値との誤差が検出される。この誤差が所定のゲインで増幅されて、上記ベース駆動電圧として、上記第２のトランジスタのベースとエミッタの間に入力される。
【００４２】
また、上記ベース電流駆動手段は、上記負荷の電圧または電流を検出する出力検出手段と、上記出力検出手段による検出値と、上記飽和検出信号に応じて可変される所定の基準値との誤差を増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含んでいる。
【００４３】
上記の構成を有する、本発明の出力制御回路によれば、上記ベース電流駆動手段の上記出力検出手段において検出された上記負荷の電圧または電流は、上記誤差増幅手段において、上記飽和検出信号に応じて可変される所定の基準値との誤差を検出される。この誤差が所定のゲインで増幅されて、上記ベース駆動電圧として、上記第２のトランジスタのベースとエミッタの間に入力される。
【００４４】
【発明の実施の形態】
以下、本発明を電圧制御回路に適用した場合における４つの実施形態について、図面を参照しながら説明する。
【００４５】
＜第１の実施形態＞
図１は、本発明に係る電圧制御回路の第１の実施形態を示す回路図である。
図１に示す電圧制御回路は、ｐｎｐ型トランジスタＱ１〜Ｑ３、ｎｐｎ型トランジスタＱ４〜Ｑ９、差動増幅回路ＯＰ１、定電圧回路ＣＶ１、抵抗Ｒ１〜Ｒ５、端子Ｔ１〜Ｔ４により構成されている。
ｐｎｐ型トランジスタＱ１は、本発明におけるトランジスタの一実施形態であるとともに、出力トランジスタの一実施形態である。
ｐｎｐ型トランジスタＱ２は、本発明におけるコレクタ電流検出手段の一実施形態であるとともに、本発明における第１のトランジスタの一実施形態である。
ｐｎｐ型トランジスタＱ３は、本発明における複製トランジスタの一実施形態である。
ｎｐｎ型トランジスタＱ４、ｎｐｎ型トランジスタＱ８、ｎｐｎ型トランジスタＱ９、差動増幅回路ＯＰ１、定電圧回路ＣＶ１、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４および抵抗Ｒ５からなる回路は、本発明におけるベース電流駆動手段の一実施形態である。
ｎｐｎ型トランジスタＱ４は、本発明における第２のトランジスタの一実施形態である。
抵抗Ｒ３および抵抗Ｒ４からなる回路は、本発明における出力検出手段の一実施形態である。
差動増幅回路ＯＰ１、定電圧回路ＣＶ１、ｎｐｎ型トランジスタＱ８および抵抗Ｒ５からなる回路は、本発明における誤差増幅手段の一実施形態である。
ｎｐｎ型トランジスタＱ５は、本発明におけるベース電流検出手段の一実施形態であるとともに、本発明における第３のトランジスタの一実施形態である。
ｎｐｎ型トランジスタＱ６およびｎｐｎ型トランジスタＱ７からなる回路は、本発明の飽和検出信号出力手段の一実施形態であるとともに、本発明のカレントミラー回路の一実施形態である。
【００４６】
ｐｎｐ型トランジスタＱ１は、エミッタが入力端子Ｔ１に接続され、コレクタが出力端子Ｔ３に接続されているとともに、ベースがｎｐｎ型トランジスタＱ４のコレクタに接続されている。また、ベースとエミッタとの間に抵抗Ｒ１が接続されている。
ｐｎｐ型トランジスタＱ２は、エミッタおよびベースがｐｎｐ型トランジスタＱ１のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがｎｐｎ型トランジスタＱ６のコレクタに接続されている。
ｐｎｐ型トランジスタＱ１のエミッタ接合面積は、ｐｎｐ型トランジスタＱ２のエミッタ接合面積に対して倍率ｎ倍となるように形成されている。したがって、ｐｎｐ型トランジスタＱ１のベース電流は、同一電圧をベース−エミッタ間に受けているｐｎｐ型トランジスタＱ２のベース電流に対して倍率ｎ倍の大きさを有している。
【００４７】
ｎｐｎ型トランジスタＱ４は、コレクタがｐｎｐ型トランジスタＱ１のベースに接続され、エミッタがグランド端子Ｔ２に接続されているとともに、ベースがｎｐｎ型トランジスタＱ９のエミッタに接続されている。また、ベースとエミッタとの間に抵抗Ｒ２が接続されている。
ｎｐｎ型トランジスタＱ５は、エミッタおよびベースがｎｐｎ型トランジスタＱ４のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがｐｎｐ型トランジスタＱ３のベースに接続されている。
ｎｐｎ型トランジスタＱ４のエミッタ接合面積は、ｎｐｎ型トランジスタＱ５のエミッタ接合面積に対して倍率ｍ倍となるように形成されている。したがって、ｎｐｎ型トランジスタＱ４のベース電流は、同一電圧をベース−エミッタ間に受けているｎｐｎ型トランジスタＱ５のベース電流に対して倍率ｍ倍の大きさを有している。
【００４８】
ｐｎｐ型トランジスタＱ３は、エミッタが入力端子Ｔ１に接続され、ベースがｎｐｎ型トランジスタＱ５のコレクタに接続されているとともに、コレクタがｎｐｎ型トランジスタＱ７のコレクタおよびｎｐｎ型トランジスタＱ８のベースに接続されている。
【００４９】
ｎｐｎ型トランジスタＱ６は、コレクタがｐｎｐ型トランジスタＱ２のコレクタに接続され、ベースがｎｐｎ型トランジスタＱ７のベースに接続されているとともに、エミッタがグランド端子Ｔ２に接続されている。また、コレクタとベースとが接続されている。
ｎｐｎ型トランジスタＱ７は、エミッタおよびベースがｎｐｎ型トランジスタＱ６のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがｐｎｐ型トランジスタＱ３のコレクタに接続されている。
【００５０】
ｎｐｎ型トランジスタＱ９は、コレクタが入力端子Ｔ１に接続され、エミッタがｎｐｎ型トランジスタＱ４のベースに接続されている。また、ベースに差動増幅回路ＯＰ１の出力電圧を受けているとともに、ｎｐｎ型トランジスタＱ８のコレクタが接続されている。
ｎｐｎ型トランジスタＱ８は、コレクタがｎｐｎ型トランジスタＱ９のベースに接続され、ベースがｐｎｐ型トランジスタＱ３とｎｐｎ型トランジスタＱ７のコレクタの接続点に接続されているとともに、エミッタが抵抗Ｒ５を介してグランド端子Ｔ２に接続されている。
【００５１】
抵抗Ｒ３と抵抗Ｒ４は直列接続されており、この直列接続の抵抗Ｒ３側の一端がグランド端子Ｔ４に接続され、他端が出力端子Ｔ３に接続されている。
差動増幅回路ＯＰ１は、正側入力端子＋に定電圧回路ＣＶ１による電圧Ｖ１が入力され、負側入力端子−に抵抗Ｒ３と抵抗Ｒ４の接続中点の電圧Ｖ２が入力されている。そして、正側入力端子＋と負側入力端子−との間の電圧差に応じた出力電圧を、ｎｐｎ型トランジスタＱ９のベースに出力している。
グランド端子Ｔ４は、グランド端子Ｔ２に接続されている。
【００５２】
図１に示した電圧制御回路においては、ｎｐｎ型トランジスタＱ８にベース電流が流れてｎｐｎ型トランジスタＱ９のベース電流が抵抗Ｒ５に分流されることにより、ｎｐｎ型トランジスタＱ１のベース電流が抑制される。
まず、ｎｐｎ型トランジスタＱ８にベース電流が流れない通常の動作状態について説明する。
【００５３】
差動増幅回路ＯＰ１において定電圧回路ＣＶ１による電圧Ｖ１と、抵抗Ｒ３と抵抗Ｒ４の接続中点の電圧Ｖ２とが比較される。
出力電圧Ｖｏｕｔが上昇することにより電圧Ｖ２が上昇すると、差動増幅回路ＯＰ１の出力電圧は低下し、ｎｐｎ型トランジスタＱ９のベース電圧が低下する。これによりｎｐｎ型トランジスタＱ９のエミッタ電圧が低下するので、ｎｐｎ型トランジスタＱ４のコレクタ電流が減少し、ｐｎｐ型トランジスタＱ１のコレクタ電流が減少して、出力電圧Ｖｏｕｔの電圧上昇が抑制される。
また、出力電圧Ｖｏｕｔが低下することにより電圧Ｖ２が低下すると、差動増幅回路ＯＰ１の出力電圧は上昇し、ｎｐｎ型トランジスタＱ９のベース電圧が上昇する。これによりｎｐｎ型トランジスタＱ９のエミッタ電圧が上昇するので、ｎｐｎ型トランジスタＱ４のコレクタ電流が増大し、ｐｎｐ型トランジスタＱ１のコレクタ電流が増大して、出力電圧Ｖｏｕｔの電圧低下は抑制される。
このような負帰還の制御によって、出力電圧Ｖｏｕｔは電圧Ｖ１に応じた一定の電圧に制御される。
【００５４】
次に、ｎｐｎ型トランジスタＱ８にベース電流が流れる場合の動作について説明する。
【００５５】
ｐｎｐ型トランジスタＱ１のエミッタ−コレクタ間電圧が小さくなって飽和領域に達すると、電圧Ｖ１に応じた一定の電圧を出力するように帰還されているため、ｐｎｐ型トランジスタＱ１のベース電流Ｉb1は増大し、ｎｐｎ型トランジスタＱ４のコレクタに流れる電流も増大する。ｐｎｐ型トランジスタＱ１のベース電流Ｉb1は、ｐｎｐ型トランジスタＱ１のコレクタ電流Ｉc1および増幅率ｈfe1によって次式のように表される。
【００５６】
【数３】
Ｉb1  ＝  Ｉc1／ｈfe1   ・・・・（４）
【００５７】
倍率ｎが十分大きく設定されており、ｐｎｐ型トランジスタＱ１のベース電流Ｉb1がｐｎｐ型トランジスタＱのベース電流（Ｉb1／ｎ）に比べて十分大きい場合には、ｎｐｎ型トランジスタＱ４のコレクタ電流はほぼベース電流Ｉb1に等しくなる。したがって、ｎｐｎ型トランジスタＱ５のコレクタに流れるｐｎｐ型トランジスタＱ３のベース電流Ｉb3は、式（４）を用いて次式のように表される。
【００５８】
【数４】
0004411756.tif 000002
【００５９】
したがって、ｐｎｐ型トランジスタＱ３のコレクタ電流Ｉc3は、ｐｎｐ型トランジスタＱ３の増幅率ｈfe3 によって次式のように表される。
【００６０】
【数５】
0004411756.tif 000003
【００６１】
一方、ｐｎｐ型トランジスタＱ２のコレクタには、ｐｎｐ型トランジスタＱ１とｐｎｐ型トランジスタＱ２のエミッタ接合面積の比によるコレクタ電流（Ｉc1／ｎ）が流れており、この電流がｎｐｎ型トランジスタＱ６とｎｐｎ型トランジスタＱ７によるカレントミラー回路に入力されている。カレントミラー回路の出力であるｎｐｎ型トランジスタＱ７のコレクタ電流Ｉc7は、次式のように表される。
【００６２】
【数６】
Ｉc7  ＝  Ｉc1／ｎ  ・・・・（７）
【００６３】
したがって、式（６）および式（７）により、ｎｐｎ型トランジスタＱ８のベースに流れる電流Ｉs は、次式のように表される。
【００６４】
【数７】
0004411756.tif 000004
【００６５】
飽和領域においてｐｎｐ型トランジスタＱ１の増幅率ｈfe1 が低下すると、式（５）によって、ｐｎｐ型トランジスタＱ３のベース電流Ｉb3は増大する。一方、ｐｎｐ型トランジスタＱ３のコレクタ電流はｎｐｎ型トランジスタＱ７のコレクタおよびｎｐｎ型トランジスタＱ８のベースへ流れるので、ｐｎｐ型トランジスタＱ３のエミッタ−コレクタ間電圧が低下して飽和状態になることはなく、ｐｎｐ型トランジスタＱ１の増幅率ｈfe3 は低下しない。したがって式（６）により、ｐｎｐ型トランジスタＱ３のコレクタ電流Ｉc3は増大し、ｎｐｎ型トランジスタＱ８のベースに流れ込む電流Ｉs も増大する。これによりｎｐｎ型トランジスタＱ９のベース電流が減少してコレクタ電流が減少し、これに応じてｎｐｎ型トランジスタＱ４のベース電流が減少してコレクタ電流が減少するので、ｐｎｐ型トランジスタＱ１のベース電流Ｉb1は減少する。
このようしてｐｎｐ型トランジスタＱ１のベース電流が抑制され、ｐｎｐ型トランジスタＱ１の飽和が防止される。
【００６６】
また図１に示した電圧制御回路は、トランジスタの飽和状態に応じて変化する電流Ｉs によって、差動増幅回路ＯＰ１の出力抵抗と、抵抗Ｒ５およびｎｐｎ型トランジスタＱ８の直列回路との分圧比を可変させることにより、負帰還のループゲインを可変させる回路として考えることもできる。すなわち、飽和領域においてｐｎｐ型トランジスタＱ１の増幅率ｈfe1 が低下すると、式（８）により電流Ｉs が増大してｎｐｎ型トランジスタＱ８のエミッタ−コレクタ間抵抗が小さくなり、負帰還のループゲインが減少することによって、ベース電流Ｉb1の増大が抑止される。
【００６７】
なお式（８）において、コレクタ電流Ｉc3がコレクタ電流Ｉc7よりも小さく、電流Ｉs の極性が負になる場合には、ｎｐｎ型トランジスタＱ８のベースに逆方向の電流がほとんど流れないため、ｎｐｎ型トランジスタＱ７のコレクタ電圧が低下し、ｎｐｎ型トランジスタＱ７は飽和状態になる。このとき、ｎｐｎ型トランジスタＱ８はオフ状態になっており、電圧制御回路は上述した通常の動作状態となっている。
したがって、増幅率ｈfe1 、増幅率ｈfe3 、倍率ｎおよび倍率ｍが適切に設定されることにより、ｐｎｐ型トランジスタＱ１の非飽和状態においてｎｐｎ型トランジスタＱ８をオフ状態にさせ、飽和状態においてｎｐｎ型トランジスタＱ８を導通させてベース電流を抑制させることができる。
【００６８】
例えば、非飽和状態における増幅率ｈfe1 および増幅率ｈfe3 が２００、倍率ｎが１００、倍率ｍが２００に設定された場合には、ｐｎｐ型トランジスタＱ１が非飽和状態にあるとき、式（８）による電流Ｉs の極性が負になるので、ｎｐｎ型トランジスタＱ８はオフ状態になっており、ベース電流を抑制させる制御は行われない。ｐｎｐ型トランジスタＱ１が飽和して、増幅率ｈfe1 が増幅率ｈfe3 に対して５０％以下に低下すると、式（８）による電流Ｉs の極性は正となり、ｎｐｎ型トランジスタＱ８のベースに電流Ｉs が供給されて、ベース電流Ｉb1が抑制される。
【００６９】
以上説明したように、本発明の第１の実施形態によれば、検出対象のトランジスタの飽和を、電流増幅率ｈfeの低下として直接検出することができる。したがって、トランジスタの飽和を確実に検出することができる。
また、トランジスタの飽和に応じた電流Ｉs を出力トランジスタのベース電流に対して負帰還することにより、電圧制御回路における出力トランジスタの飽和を確実に防止することができる。
また、図６に示した電圧制御回路のようにエミッタ−コレクタ間電圧に過剰なマージンを持った電圧を設定する必要がないので、回路の消費電力が低減することができる。さらに、所定の入力電圧に対する出力電圧の可変範囲を広くすることができる。
【００７０】
また、図７に示した電圧制御回路においては、式（３）に示したように電流増幅率の絶対値と、エミッタ接合面積の比によって定められる所定のしきい値とが比較されているのに対し、本発明の電圧制御回路においては、式（８）に示したように、電流増幅率の相対値と、エミッタ接合面積の比によって定められる所定のしきい値とが比較されている。電流増幅率の絶対値は、上述したように温度変動や個体毎のばらつきによって変動しやすいが、例えば同一のＩＣ内部に形成されたトランジスタによる電流増幅率の比は、温度変動や個体毎のばらつきによっても変動を受け難い。したがって、ｐｎｐ型トランジスタＱ３としてｐｎｐ型トランジスタＱ１に対するレプリカを用い、増幅率ｈfe1 と増幅率ｈfe3 の温度変動や個体毎のばらつきを一致させることにより、これらの変動要因に影響されることなく、トランジスタの飽和状態を検出することができる。
すなわち本発明の第１の実施形態によれば、トランジスタの飽和状態の検出精度に対する温度変動や個体毎のばらつきの影響が従来の方式に比べて低減され、飽和状態を高い精度で検出することができる。
【００７１】
また式（８）から分かるように、電流Ｉs の極性はコレクタ電流Ｉc1に影響されず、増幅率ｈfe1 、増幅率ｈfe3 、倍率ｎおよび倍率ｍによってのみ決まるので、ベース電流Ｉb1を抑制させる制御の開始条件がコレクタ電流に依存しない。すなわち、本発明の第１の実施形態によれば、コレクタ電流の変動による飽和状態の検出精度の変動を低減できる。
【００７２】
なお、本発明の飽和検出回路を用いた出力制御回路は、上述した電圧制御回路に限定されるものではなく、例えば、電流制御回路であってもよい。例えば図１の電圧制御回路は、抵抗Ｒ３および抵抗Ｒ４による出力電圧の検出回路を、端子Ｔ４と負荷との間に直列に接続されたシャント抵抗の電圧を検出する出力電流の検出回路に変更することによって、電流制御回路に変更することができる。
【００７３】
また、本発明において飽和状態が検出されるトランジスタはｐｎｐ型トランジスタに限定されるものではなく、ｎｐｎ型トランジスタであっても良い。例えば、図１における各トランジスタのタイプをｎｐｎ型またはｐｎｐ型にそれぞれ逆にして置き換え、定電圧回路ＣＶ１の電圧極性を反転し、入力端子Ｔ１への入力電圧を負電圧にすることにより、図１の電圧制御回路を正電圧出力から負電圧出力に変更させることができる。
【００７４】
＜第２の実施形態＞
図２は、本発明に係る電圧制御回路の第２の実施形態を示す回路図である。
図１と図２の同一符号は同一の構成要素を示している。
図２に示す電圧制御回路は、図１に示す電圧制御回路の構成におけるｎｐｎ型トランジスタＱ８および抵抗Ｒ５が削除され、これらの代わりに、ダイオードＤ１が追加された構成を有している。
ダイオードＤ１、抵抗Ｒ３および抵抗Ｒ４からなる回路は、本発明における出力検出手段の一実施形態である。
【００７５】
ダイオードＤ１は、アノードがｐｎｐ型トランジスタＱ３およびｎｐｎ型トランジスタＱ７のコレクタの接続点に接続され、カソードが抵抗Ｒ３と抵抗Ｒ４の接続点に接続されている。
【００７６】
本発明の第２の実施形態は、ｐｎｐ型トランジスタＱ１の飽和状態に応じて変化する電流Ｉs を負帰還させる方法が、上述した第１の実施形態に対して変更されたものである。
すなわち、抵抗Ｒ３と抵抗Ｒ４の接続点に入力される電流Ｉs の増大に応じて、差動増幅回路ＯＰ１の負側入力端子−の電圧が上昇し、ｎｐｎ型トランジスタＱ９のベース電圧が低下するため、ｐｎｐ型トランジスタＱ１のベース電流Ｉb1は減少する方向に変化する。
【００７７】
このように、飽和状態に応じて変化する電流Ｉs を出力電圧の検出値に帰還させることによっても、ｐｎｐ型トランジスタＱ１のベース電流の増大を抑止させることができ、上述した第１の実施形態と同様な効果を奏することができる。
【００７８】
＜第３の実施形態＞
図３は、本発明に係る電圧制御回路の第３の実施形態を示す回路図である。
図１と図３の同一符号は同一の構成要素を示している。
図３に示す電圧制御回路は、図１に示す電圧制御回路の構成におけるｎｐｎ型トランジスタＱ８および抵抗Ｒ５が削除され、これらの代わりに、ｎｐｎ型トランジスタＱ１０、抵抗Ｒ８および抵抗Ｒ９が追加された構成を有している。
差動増幅回路ＯＰ１、定電圧回路ＣＶ１、ｎｐｎ型トランジスタＱ１０、抵抗Ｒ８および抵抗Ｒ９からなる回路は、本発明における誤差増幅手段の一実施形態である。
【００７９】
差動増幅回路ＯＰ１の正側入力端子＋には、抵抗Ｒ８を介して定電圧回路ＣＶ１の電圧が入力されているとともに、ｎｐｎ型トランジスタＱ１０のコレクタが接続されている。
ｎｐｎ型トランジスタＱ１０は、コレクタが差動増幅回路ＯＰ１の正側入力端子＋に接続され、エミッタが抵抗Ｒ９を介してグランド端子Ｔ２に接続されているとともに、ベースがｐｎｐ型トランジスタＱ３およびｎｐｎ型トランジスタＱ７のコレクタの接続点に接続されている。
【００８０】
本発明の第３の実施形態も第２の実施形態と同様であり、ｐｎｐ型トランジスタＱ１の飽和状態に応じて変化する電流Ｉs を負帰還させる方法が、上述した第１の実施形態に対して変更されたものである。
すなわち、ｎｐｎ型トランジスタＱ１０のベースに入力される電流Ｉs の増大に応じてｎｐｎ型トランジスタＱ１０のコレクタ−エミッタ間抵抗が減少し、これに応じて差動増幅回路ＯＰ１の正側入力端子＋の電圧が低下し、ｎｐｎ型トランジスタＱ９のベース電圧が低下するため、ｐｎｐ型トランジスタＱ１のベース電流Ｉb1は減少する方向に変化する。
【００８１】
このように、飽和状態に応じて変化する電流Ｉs を基準電圧値に帰還させることによっても、ｐｎｐ型トランジスタＱ１のベース電流の増大を抑止させることができ、上述した第１の実施形態と同様な効果を奏することができる。
【００８２】
＜第４の実施形態＞
図４は、本発明に係る電圧制御回路の第４の実施形態を示す回路図である。
図１と図４の同一符号は同一の構成要素を示している。
図４に示す電圧制御回路は、図１に示す電圧制御回路の構成においてｎｐｎ型トランジスタＱ６およびｎｐｎ型トランジスタＱ７からなるカレントミラー回路が削除され、これらの代わりに、差動増幅回路ＯＰ２、抵抗Ｒ６および抵抗Ｒ７が追加された構成を有している。
差動増幅回路ＯＰ２、抵抗Ｒ６および抵抗Ｒ７からなる回路は、本発明の飽和検出信号出力手段の一実施形態である
【００８３】
抵抗Ｒ６は、ｐｎｐ型トランジスタＱ３のコレクタとグランド端子Ｔ２との間に接続されている。
抵抗Ｒ７は、ｐｎｐ型トランジスタＱ２のコレクタとグランド端子Ｔ２との間に接続されている。
差動増幅回路ＯＰ２は、正側入力端子＋をｐｎｐ型トランジスタＱ３のコレクタと抵抗Ｒ６との接続中点に接続され、負側入力端子−をｐｎｐ型トランジスタＱ２のコレクタと抵抗Ｒ７との接続中点に接続されており、正側入力端子＋と負側入力端子−との間の電圧に応じた電圧をｎｐｎ型トランジスタＱ８のベースに出力している。
【００８４】
本発明の第４の実施形態は、ｐｎｐ型トランジスタＱ２のコレクタ電流Ｉc2と、ｐｎｐ型トランジスタＱ３のコレクタ電流Ｉc3との差に応じた信号（電流Ｉs）を出力する回路が、第１の実施形態に対して変更されたものである。
すなわち、コレクタ電流Ｉc3およびコレクタ電流Ｉc2は、抵抗Ｒ６および抵抗Ｒ７によってそれぞれグランド端子Ｔ２からの電圧に変換され、この電圧の差に応じた電圧が、ｎｐｎ型トランジスタＱ８のベースに印加される。ｐｎｐ型トランジスタＱ１が飽和することによってコレクタ電流Ｉc3がコレクタ電流Ｉc2より大きくなると、差動増幅回路ＯＰ２の出力電圧が上昇し、ｎｐｎ型トランジスタＱ８にベース電流が供給されてコレクタ−エミッタ間が導通し、ｎｐｎ型トランジスタＱ９のベース電流が減少することによって、ｐｎｐ型トランジスタＱ１のベース電流が減少する。
【００８５】
このように、コレクタ電流Ｉc3とコレクタ電流Ｉc2の差を、抵抗によって生じる電圧の差動電圧に変換して負帰還させることによっても、第１の実施例と同様な効果を奏することができる。また、この第４の実施形態を、上述した第２および第３の実施形態に適用させることも可能である。
【００８６】
【発明の効果】
本発明によれば、簡単な回路によって、検出対象のトランジスタの飽和を、電流増幅率の低下として直接検出できる。これにより、トランジスタの飽和を確実に検出できる。また、飽和状態の検出精度に対する温度変動や個体毎のばらつきの影響を低減できるので、飽和状態を高い精度で検出できる。
【図面の簡単な説明】
【図１】本発明に係る電圧制御回路の第１の実施形態を示す回路図である。
【図２】本発明に係る電圧制御回路の第２の実施形態を示す回路図である。
【図３】本発明に係る電圧制御回路の第３の実施形態を示す回路図である。
【図４】本発明に係る電圧制御回路の第４の実施形態を示す回路図である。
【図５】バイポーラトランジスタを用いた一般的な電圧制御回路の回路図を示す。
【図６】ベース電流の増大を防止するための回路を有した、従来の第１の電圧制御回路を示す回路図である。
【図７】ベース電流の増大を防止するための回路を有した、従来の第２の電圧制御回路を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ３…ｐｎｐ型トランジスタ、Ｑ４〜Ｑ１０…ｎｐｎ型トランジスタ、ＯＰ１，ＯＰ２…差動増幅回路、ＣＶ１…定電圧回路、Ｄ１…ダイオード、Ｒ１〜Ｒ９…抵抗、Ｔ１〜Ｔ４…端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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