(57)【特許請求の範囲】
【請求項１】
クロックを受け取って多相クロックを発生する多相クロック発生回路、および、該多相クロック発生回路の出力が供給された位相インターポレータを備え、前記クロックに対して実効的に可変の遅延を与えて第１のタイミング信号を発生する第１のタイミング信号発生手段と、
該第１のタイミング信号発生手段における前記第１のタイミング信号の位相を制御する位相制御手段と、
前記第１のタイミング信号を分周して該第１のタイミング信号の周波数の整数分の一の周波数を有する第２のタイミング信号を発生する分周回路と、を備え、
前記位相制御手段は、前記第１のタイミング信号の位相を順次増加または減少させて、該第１のタイミング信号の位相を複数ステップで制御することを特徴とするタイミング信号発生回路。
【請求項２】
請求項１に記載のタイミング信号発生回路において、前記複数ステップでは、前記クロックを基準とした位相の変化範囲幅がほぼ３６０°となるように前記第１のタイミング信号を制御することを特徴とするタイミング信号発生回路。
【請求項３】
請求項１に記載のタイミング信号発生回路において、前記分周回路における分周比を可変としたことを特徴とするタイミング信号発生回路。
【請求項４】
請求項３に記載のタイミング信号発生回路において、前記第１のタイミング信号発生手段の動作周波数を変化させると共に、前記分周回路の分周比を変化させて、前記第１のタイミング信号発生手段が有する最大クロック周波数以下の任意の周波数において前記第１のタイミング信号を発生させるようにしたことを特徴とするタイミング信号発生回路。
【請求項５】
請求項１に記載のタイミング信号発生回路において、前記第１のタイミング信号発生手段は可変遅延回路であり、且つ、前記分周回路は前記クロックをカウントして実効的な遅延を発生する遅延発生回路であり、該遅延発生回路の出力を前記可変遅延回路に供給するようにしたことを特徴とするタイミング信号発生回路。
【請求項６】
請求項１に記載のタイミング信号発生回路において、前記第１のタイミング信号発生手段は可変遅延回路であり、且つ、前記分周回路は前記クロック或いは前記第１のタイミング信号を入力とした順序回路の出力により該第１のタイミング出力をゲーティングする回路であることを特徴とするタイミング信号発生回路。
【請求項７】
請求項１に記載のタイミング信号発生回路において、該タイミング信号発生回路は、さらに、ＰＬＬ回路を備え、該ＰＬＬ回路により前記クロックを整数倍し、信号伝送に使われるクロック周波数よりも高い周波数として前記第１のタイミング信号発生手段に与えるようになっていることを特徴とするタイミング信号発生回路。
【請求項８】
請求項１および３〜６のいずれか１項に記載のタイミング信号発生回路において、前記位相制御手段は、前記第２のタイミング信号と外部から与えられた外部クロックとの位相を比較する位相比較回路を備え、該位相比較回路の出力により前記第１のタイミング信号の位相を制御するようにしたことを特徴とするタイミング信号発生回路。
【請求項９】
クロックを受け取り、該クロックに対して実効的に可変の遅延を与えて第１のタイミング信号を発生する第１のタイミング信号発生手段と、
前記第１のタイミング信号の位相を制御する位相制御手段と、
前記第１のタイミング信号を分周する分周回路と、を備え、
前記第１のタイミング信号発生手段は、多相クロック発生回路と、該多相クロック発生回路の出力を受け取る位相インターポレータと、を備え、
前記位相制御手段は、前記第１のタイミング信号の位相を、該第１のタイミング信号の周期毎に増加または減少させ、且つ、
前記分周回路は、前記第１のタイミング信号を分周して該第１のタイミング信号の周波数の整数分の一の周波数を有する第２のタイミング信号を発生することを特徴とするタイミング信号発生回路。
【請求項１０】
請求項９に記載のタイミング信号発生回路において、前記第１のタイミング信号の位相の増加または減少は、前記第１のタイミング信号の周期毎の起点に基づいて行うことを特徴とするタイミング信号発生回路。
【請求項１１】
請求項１０に記載のタイミング信号発生回路において、前記第１のタイミング信号の周期毎の起点は、位相が制御される前の前記第１のタイミング信号に対して定められることを特徴とするタイミング信号発生回路。
【請求項１２】
請求項９〜１１のいずれか１項に記載のタイミング信号発生回路において、前記第１のタイミング信号の位相は、前記第１のタイミング信号の周期毎に定倍で増加または減少することを特徴とするタイミング信号発生回路。
【請求項１３】
請求項９に記載のタイミング信号発生回路において、前記分周回路における分周比を可変としたことを特徴とするタイミング信号発生回路。
【請求項１４】
請求項１３に記載のタイミング信号発生回路において、前記第１のタイミング信号発生手段の動作周波数を変化させると共に、前記分周回路の分周比を変化させて、前記第１のタイミング信号発生手段が有する最大クロック周波数以下の任意の周波数において前記第１のタイミング信号を発生させるようにしたことを特徴とするタイミング信号発生回路。
【請求項１５】
請求項９〜１４のいずれか１項に記載のタイミング信号発生回路において、前記第１のタイミング信号発生手段は可変遅延回路であり、且つ、前記分周回路は前記クロックをカウントして実効的な遅延を発生する遅延発生回路であり、該遅延発生回路の出力を前記可変遅延回路に供給するようにしたことを特徴とするタイミング信号発生回路。
【請求項１６】
請求項９〜１４のいずれか１項に記載のタイミング信号発生回路において、前記第１のタイミング信号発生手段は可変遅延回路であり、且つ、前記分周回路は前記クロック或いは前記第１のタイミング信号を入力とした順序回路の出力により該第１のタイミング出力をゲーティングする回路であることを特徴とするタイミング信号発生回路。
【請求項１７】
請求項９および１３〜１６のいずれか１項に記載のタイミング信号発生回路において、該タイミング信号発生回路は、さらに、ＰＬＬ回路を備え、該ＰＬＬ回路により前記クロックを整数倍し、信号伝送に使われるクロック周波数よりも高い周波数として前記第１のタイミング信号発生手段に与えるようになっていることを特徴とするタイミング信号発生回路。
【請求項１８】
請求項９〜１７のいずれか１項に記載のタイミング信号発生回路において、前記位相制御手段は、前記第２のタイミング信号と外部から与えられた外部クロックとの位相を比較する位相比較回路を備え、該位相比較回路の出力により前記第１のタイミング信号の位相を制御するようにしたことを特徴とするタイミング信号発生回路。
【請求項１９】
請求項９〜１８のいずれか１項に記載のタイミング信号発生回路において、前記位相制御手段は、位相の変化範囲幅がほぼ３６０°となるように前記第１のタイミング信号の位相を複数ステップで制御することを特徴とするタイミング信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はタイミング信号発生回路に関し、特に、動作周波数範囲の広いタイミング信号発生回路に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システム全体の性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体間やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップ（ＬＳＩ：Large Scale Integration Circuit)の高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。その一方で、例えば、匡体間（例えば、サーバと主記憶装置間）を非常に長いケーブルで接続したり、或いは、信号伝送特性の悪いケーブルを使用して接続する場合等には、確実な信号伝送を行うために、動作周波数を低下させることも必要となって来ている。そこで、高精度で高速のタイミング信号を発生すると共に、広い動作周波数範囲を有するタイミング信号発生回路の提供が要望されている。
【０００２】
【従来の技術】
従来、例えば、ＬＳＩ間の信号伝送を高速化するためには、信号を受信する回路が信号に対して正確なタイミングで動作することが必要であり、そのための正確なタイミング信号を発生させる方法としてＤＬＬ(Delay Locked Loop) やＰＬＬ(Phase Locked Loop) といった方法が知られている。
【０００３】
図１は従来のタイミング信号発生回路の一例を示すブロック図であり、ＤＬＬ回路を使用したタイミング信号発生回路の例を示すものである。図１において、参照符号１００はＤＬＬ回路，１１１は可変遅延ライン，１１２は位相比較回路，１１３は制御信号発生回路，１１４は駆動回路（クロックドライバ），１０２は遅延回路，そして，１０３は受信回路を示している。
【０００４】
ＤＬＬ回路１００は、可変遅延ライン１１１，位相比較回路１１２，および，制御信号発生回路１１３を備えて構成されている。位相比較回路１１２には、基準クロックＣＫｒおよびクロックドライバ１１４の出力（内部クロックＣＫin）が入力され、これらのクロックＣＫｒおよびＣＫinの位相差ができるだけ小さくなるように可変遅延ライン１１１の遅延量（遅延ユニットＤの段数）を制御する。すなわち、位相比較回路１１２は、基準クロックＣＫｒおよび内部クロックＣＫinの位相差に応じてアップ信号ＵＰまたはダウン信号ＤＷを制御信号発生回路１１３に供給し、該制御信号発生回路１１３は、このアップ信号ＵＰまたはダウン信号ＤＷに応じた制御信号（遅延ユニットＤの段数を選択する信号）ＣＳにより可変遅延ライン１１１の遅延量を制御する。これにより、基準クロックＣＫｒと位相同期した内部クロックＣＫinを生成するようになっている。
【０００５】
クロックドライバ１１４の出力は、ＬＳＩチップ（半導体集積回路装置）の内部クロックＣＫinとして供給されるが、例えば、遅延回路（適当な遅延段）１０２を介して受信回路１０３のタイミング信号ＴＳとして使用される。すなわち、例えば、受信回路１０３は、遅延回路１０２を介して供給される内部クロックＣＫinに応じて与えられた信号ＳＳを取り込む（ラッチする）ことになる。ここで、遅延回路１０２は、例えば、クロックドライバ１１４のドライブ能力および信号線の負荷容量等に応じて遅延する内部クロックＣＫinのタイミング調整を行ってタイミング信号ＴＳを生成するために設けられている。なお、ＤＬＬ回路１００は、制御電圧でＶＣＯ（電圧制御発振器：Variable Controlled Oscillator) の発振周波数を制御するＰＬＬ回路に置き換えることもできる。
【０００６】
【発明が解決しようとする課題】
上述した図１に示す従来のＤＬＬ回路を使用したタイミング信号発生回路、或いは、ＤＬＬ回路をＰＬＬ回路に置き替えた同様の構成を有するタイミング信号発生回路は、基準クロックＣＫｒと同一の位相の内部クロックＣＫinを生成することはできるが、この内部クロックＣＫinを、例えば、ＬＳＩチップ間の高速信号伝送に用いる場合には、さらに、解決しなければならない課題がある。
【０００７】
まず、ＬＳＩチップ間（或いは、電子機器の間）の信号伝送では、必要な信号伝送帯域を得るために複数本の信号線を用いた多ビットの伝送を適用することが多いが、そうすると、それぞれの信号線の遅延特性のバラつき等により各ビットにおける最適な受信タイミングが異なることになる。そこで、例えば、各ビットにおけるタイミングを調整するために複数個のＤＬＬ回路を設けることになるが、その場合には、回路規模が大きくなり過ぎるという問題がある。
【０００８】
また、より高速の信号伝送を行うためにはＤＬＬ回路やＰＬＬ回路で発生する位相ゆらぎ（ジッター）を小さくする必要があるが、一般に、ジッターを小さくするためにはＰＬＬでは動作周波数を高くする必要があり、また、ＤＬＬ回路では遅延時間を小さくする必要がある。そのため、信号受信に必要とされる十分な位相範囲（或いは、遅延時間）が得られないことにもなる。
【０００９】
すなわち、例えば、匡体間（例えば、サーバと主記憶装置間）を非常に長いケーブルで接続したり、或いは、信号伝送特性の悪いケーブルを使用して接続する場合等には、確実な信号伝送を行うために、動作周波数を低下させることも必要となるが、高精度で高速のタイミング信号を発生するタイミング信号発生回路に広い動作周波数範囲を持たせることは困難であった。
【００１０】
例えば、或る周波数ｆ０のクロックに対して任意の位相のクロックを発生する回路があるとする。このような回路は、例えば、ＤＬＬおよび位相インターポレータの組み合わせにより構成することができ、周波数ｆ０のクロックから多相（例えば、４相）のクロックをＤＬＬにより発生させ、この４相のクロックを位相インターポレータで補間することで任意の位相を発生させる。
【００１１】
ところで、位相インターポレータは、ＰＬＬやＤＬＬに比べてフィードバック回路を含まず小型に作ることができ、さらに、ジッターも小さいため多信号の信号伝送回路のタイミング発生に適している。しかしながら、広い周波数範囲に渡って動作する位相インターポレータを実現するのは困難である。また、周波数ｆ０のクロックに対して最大遅延が１／ｆ０の可変遅延段を使うことによっても位相インターポレータと同等のタイミング発生回路を構成することができるが、より低い周波数のクロックに対しても動作させるためには、遅延時間を長くする必要がある。その結果、長い遅延時間を持たせるためには、回路規模が大きくなり、また、ジッターも増加することにもなる。
【００１２】
本発明は、上述した従来技術が有する課題に鑑み、高精度で高速のタイミング信号を発生することができると共に、簡単な回路構成で広い動作周波数範囲を有し、且つ、ジッターの小さいタイミング信号を発生することのできるタイミング信号発生回路の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明の第１の形態によれば、クロックを受け取って多相クロックを発生する多相クロック発生回路、および、該多相クロック発生回路の出力が供給された位相インターポレータを備え、前記クロックに対して実効的に可変の遅延を与えて第１のタイミング信号を発生する第１のタイミング信号発生手段と、該第１のタイミング信号発生手段における前記第１のタイミング信号の位相を制御する位相制御手段と、前記第１のタイミング信号を分周して該第１のタイミング信号の周波数の整数分の一の周波数を有する第２のタイミング信号を発生する分周回路と、を備え、前記位相制御手段は、前記第１のタイミング信号の位相を順次増加または減少させて、該第１のタイミング信号の位相を複数ステップで制御することを特徴とするタイミング信号発生回路が提供される。
本発明の第２の形態によれば、クロックを受け取り、該クロックに対して実効的に可変の遅延を与えて第１のタイミング信号を発生する第１のタイミング信号発生手段と、前記第１のタイミング信号の位相を制御する位相制御手段と、前記第１のタイミング信号を分周する分周回路と、を備え、前記第１のタイミング信号発生手段は、多相クロック発生回路と、該多相クロック発生回路の出力を受け取る位相インターポレータと、を備え、前記位相制御手段は、前記第１のタイミング信号の位相を、該第１のタイミング信号の周期毎に増加または減少させ、且つ、前記分周回路は、前記第１のタイミング信号を分周して該第１のタイミング信号の周波数の整数分の一の周波数を有する第２のタイミング信号を発生することを特徴とするタイミング信号発生回路が提供される。
図２は本発明に係るタイミング信号発生回路の原理構成を示すブロック図である。
本発明によれば、クロックＣＫｒを受け取り、該クロックＣＫｒに対して実効的に可変の遅延を与えて第１のタイミング信号ＣＫｓを発生する第１のタイミング信号発生手段（第１のタイミング信号発生部）１と、前記第１のタイミング信号発生手段１における前記第１のタイミング信号ＣＫｓの位相を制御する位相制御手段（位相制御部）２と、前記第１のタイミング信号ＣＫｓを分周して該第１のタイミング信号ＣＫｓの周波数の整数分の一の周波数を有する第２のタイミング信号ＣＫinを発生する第２のタイミング信号発生手段（第２のタイミング信号発生部）３とを備えたことを特徴とするタイミング信号発生回路が提供される。
【００１４】
本発明のタイミング信号発生回路によれば、第１のタイミング信号発生手段１により、クロックＣＫｒに実効的な可変の遅延が与えられた第１のタイミング信号ＣＫｓが発生される。この第１のタイミング信号ＣＫｓは、位相制御手段２によりその位相が制御され、そして、第２のタイミング信号発生手段３に供給される。第２のタイミング信号発生手段３では、第１のタイミング信号ＣＫｓが分周され、その周波数の整数分の一の周波数を有する第２のタイミング信号ＣＫin（タイミング信号）が発生される。ここで、クロックＣＫｒに実効的な可変の遅延を与えるということは、例えば、可変遅延ラインにより直接的にクロックＣＫｒを遅延させる場合だけでなく、例えば、位相インターポレータ等によりクロックＣＫｒの位相を制御することで結果的にクロックＣＫｒを遅延させる場合を含むことを示している。
【００１５】
そして、本発明のタイミング信号発生回路によれば、より高い周波数での任意の位相発生回路（或いは、より短い遅延の遅延発生回路）１の出力からより低い周波数での任意の位相（或いは、より長い遅延時間の可変遅延）を発生させることができる。ここで、高い周波数の位相インターポレータや短い遅延時間の可変遅延段はジッターが小さいため、本発明のタイミング信号発生回路により得られる内部クロック（第２のタイミング信号）ＣＫinに含まれるジッターは小さくなる。
【００１６】
このように、本発明のタイミング信号発生回路は、高精度で高速のタイミング信号を発生することができると共に、簡単な回路構成で広い動作周波数範囲を有し、且つ、ジッターの小さいタイミング信号を発生することができる。
【００１７】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生回路の各実施例を図面を参照して詳述する。
図３は本発明の第１実施例としてのタイミング信号発生回路の構成例を示すブロック図である。図３において、参照符号１は第１のタイミング信号発生部、２は位相制御回路（位相制御部）、そして、３は分周回路（第２のタイミング信号発生部）を示している。
【００１８】
図３に示されるように、第１のタイミング信号発生部１は、ＤＬＬを用いた４相クロック発生回路１１および位相インターポレータ１２を備えて構成され、４相クロック発生回路１１には、基準クロック（周期的なクロック）ＣＫｒが入力されている。４相クロック発生回路１１の出力信号（４相クロック）φ１，φ２，φ３，φ４は、位相インターポレータ１２に供給され、位相制御回路２の出力に応じた任意の位相を有する信号（ＣＫｓ）を出力するようになっている。
【００１９】
位相インターポレータ１２の出力信号ＣＫｓは、）例えば、バイナリカウンタを用いた分周回路（１／２n 分周回路）３に入力され、信号ＣＫｓ（ＣＫｒ）の１／２n の周波数の信号（内部クロック）ＣＫinが分周回路３から出力される。なお、内部クロックＣＫinは、前述した図１に示されるように、例えば、遅延回路（１０２）を介して受信回路（１０３）のタイミング信号（ＴＳ）として使用される。
【００２０】
図４は図３に示すタイミング信号発生回路の動作を説明するためのタイミング図である。なお、図４において、参照符号ＣＫ2rは、基準クロックＣＫｒの２倍の周期（１／２の周波数）を有する信号である。
位相インターポレータ１２の出力信号ＣＫｓは分周回路３に入力されるが、図４に示されるように、位相インターポレータ１２の出力信号ＣＫｓの位相遅れ（相対価）をクロック周期ごとに０°，１８０°，３６０°と増加させると、分周回路３の出力信号ＣＫinの位相は１８０°となる。また、次に、位相インターポレータ１２の出力信号ＣＫｓの位相をｘ°とすると、分周回路３の出力信号（内部クロック）ＣＫinの位相は１８０°＋ｘ°となり、実効的に元のクロック（基準クロック）ＣＫｒの１周期よりも長い遅延を実現することが可能となる。
【００２１】
このように、位相インターポレータ１２の出力信号の位相を順次変化（増加または減少）させることにより、分周回路３の出力信号ＣＫinの位相を０°から３６０°の全ての位相範囲でカバーすることができることになる。
このように、本第１実施例のタイミング信号発生回路によれば、位相インターポレータ（第１のタイミング信号発生部）の出力を分周回路（第２のタイミング信号発生部）により分周することで任意の長時間の遅延を発生させることができる。すなわち、位相インターポレータの出力を分周回路に通すことでより低い周波数に対しても任意の位相を発生することが可能となる。すなわち、本第１実施例によれば、高精度で高速のタイミング信号を発生することができると共に、簡単な回路構成で広い動作周波数範囲を有し、且つ、ジッターの小さいタイミング信号を発生することができる。
【００２２】
なお、位相インターポレータは、この位相インターポレータと同等の働きをする可変遅延段として構成することができ、また、分周回路（または、分周回路と同等の回路）を使用することにより、実効的により長い可変遅延を実現することができる。
図５は本発明の第２実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【００２３】
図５と図３との比較から明らかなように、本第２実施例のタイミング信号発生回路は、図３に示す第１実施例に対して、分周回路３の分周比（１／２n の値）を制御する分周比制御回路４を追加したものである。
ここで、分周比制御回路４は、例えば、ｎの値を０，１，２，３，４と変化させ、位相インターポレータ１２の出力信号ＣＫｓ（例えば、周波数ｆ）を１分周（ｆ），２分周（ｆ／２），４分周（ｆ／４），８分周（ｆ／８）および１６分周（ｆ／１６）できるようになっている。
【００２４】
これにより、位相インターポレータ１２の出力信号ＣＫｓの周波数範囲が６２５ＭＨz を中心に７０％から１４０％（約４３８ＭＨz から８７５ＭＨz)の範囲で動作すれば、分周回路３の出力信号（内部クロック）ＣＫinの周波数を約２７ＭＨz から８７５ＭＨz の範囲（ダイナミックレンジが３２倍）に拡大することができる。なお、約２７ＭＨz の値は、４３８÷１６（ＭＨz)から得られるもので、分周比制御回路４により制御するｎの値をより大きな値までとすることにより、分周回路３から出力される内部クロックＣＫinの周波数をより一層低いものとしてダイナミックレンジをさらに拡大することができる。
【００２５】
図６は本発明の第３実施例としてのタイミング信号発生回路の構成例を示すブロック図である。図６において、参照符号１３はタップ付遅延段、１４はセレクタ、そして、２０は選択信号発生回路を示している。
本第３実施例は、前述した図３に示す第１実施例において、位相インターポレータ（１２）の代わりにタップ付遅延段（可変の遅延段）１３を用いるようになっている。
【００２６】
タップ付遅延段１３は、縦列接続された複数の遅延段の所定個所にタップを設け、入力される基準クロックＣＫｒに対して異なる遅延量を与えた複数のタップ出力をセレクタ１４で選択して第１のタイミング信号ＣＫｓを発生するようになっている。ここで、選択信号発生回路２０（位相制御部２）は、セレクタ１４に入力された複数のタップ出力から１つのタップ出力を選択するための制御信号ＳＣ１，ＳＣ２を発生してセレクタ１４に供給し、タップ付遅延段１３およびセレクタ１４で構成された第１のタイミング信号発生部１における第１のタイミング信号ＣＫｓの遅延（位相）を制御する。
【００２７】
セレクタ１４の出力信号（第１のタイミング信号）ＣＫｓは分周回路３へ入力され、第１実施例と同様に、信号ＣＫｓの１／２n の周波数の信号（内部クロック）ＣＫinが分周回路３から出力されることになる。なお、本第３実施例においても、前述した第２実施例と同様に、分周比制御回路（４）を設け、ｎの値を変化させて分周回路３の分周比を制御するようにしてもよい。
【００２８】
本第３実施例は、前述した第１および第２実施例のように、ＤＬＬを用いた４相クロック発生回路（１１）が不要なため、簡単な回路構成でタイミング信号発生回路を実現することができる。
図７は本発明の第４実施例としてのタイミング信号発生回路の構成例を示すブロック図である。図７において、参照符号５１はカウンタ、５２は組み合わせ論理回路、５３はＮＡＮＤゲート、そして、５４はインバータを示している。
【００２９】
図７と図６との比較から明らかなように、本第４実施例では、図６の第３実施例における分周回路（３）の代わりにカウンタ５１、組み合わせ論理回路５２、ＮＡＮＤゲート５３およびインバータ５４を設けるようになっている。なお、本第４実施例において、タップ付遅延段１３、セレクタ１４および選択信号発生回路２０の構成は、前述した第３実施例と同様である。
【００３０】
図７に示されるように、基準クロックＣＫｒは、タップ付遅延段１３に入力されると共に、カウンタ５１に入力される。タップ付遅延段１３の各タップ出力は、前述の第３実施例と同様に、セレクタ１４に供給され、選択信号発生回路２０の出力ＣＳ１，ＣＳ２に応じて選択された信号（第１のタイミング信号）ＣＫｓがＮＡＮＤゲート５３の一方の入力に供給される。カウンタ５１の出力は、組み合わせ論理回路５２を介してＮＡＮＤゲート５３の他方の入力に供給され、ＮＡＮＤゲート５３の出力はインバータ５４を介して内部クロック（第２のタイミング信号）ＣＫinとして出力される。すなわち、本第４実施例では、基準クロックＣＫｒを入力とするカウンタ（順序回路）５１の出力によりセレクタ１４の出力（第１のタイミング信号）ＣＫｓをゲーティングするようになっている。
【００３１】
本第４実施例は、前述した第３実施例の利点に加えて、分周回路（３）で付加されるジッターが少ないこと、並びに、出力位相を変化させるのに必要な時間が短いという利点がある。
図８は本発明の第５実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【００３２】
図８に示されるように、本第５実施例では、信号伝送のクロック周波数ｆo を有する基準クロックＣＫｒを、ＰＬＬ回路６により２倍の周波数２ｆo として４相クロック発生回路１１に供給する。４相クロック発生回路１１は、この信号伝送の２倍の周波数２ｆo のクロックに基づいて４相クロックφ１',φ２',φ３',φ４' を発生して位相インターポレータ１２に供給する。ここで、位相インターポレータ１２には、制御信号として位相コードが供給され、それに従った位相を有する信号（第１のタイミング信号）ＣＫｓが位相インターポレータ１２から分周回路３に供給される。ここで、分周回路３は、入力された第１のタイミング信号ＣＫｓを２分周するようになっており、周波数２ｆo の第１のタイミング信号ＣＫｓは分２分周されて、分周回路３からは周波数ｆo の第２のタイミング信号（内部クロック）ＣＫinが出力されることになる。なお、ＰＬＬ回路６は、基準クロックＣＫｒの周波数ｆo を２倍とするものに限られず、整数倍（Ｎ）するものであってもよく、また、分周回路３は、基準クロックＣＫｒの整数倍の周波数（Ｎｆo ）を有する第１のタイミング信号ＣＫｓの周波数を１／ＮにするＮ分周回路として構成してもよい。
【００３３】
このように、本第５実施例によれば、第１のクロック発生部（１）の動作周波数が高いため、時間に換算したジッターが小さくなり、より高精度のタイミング信号（第２のタイミング信号ＣＫin）を発生することができる。
図９は本発明の第６実施例としてのタイミング信号発生回路の構成例を示すブロック図である。図９において、参照符号２１はアップダウン回路、そして、２２は位相比較回路を示している。
【００３４】
図９と図３との比較から明らかなように、本第６実施例は、図３に示す第１実施例における位相制御回路２を位相比較回路２１およびアップダウンカウンタ２２で構成したものである。
図９に示されるように、本第６実施例において、位相比較回路２１には、内部クロックＣＫinおよび外部から与えられた所定のクロック（外部クロック）ＣＫｅが供給されて位相比較が行われ、アップ信号ＵＰまたはダウン信号ＤＷがアップダウンカウンタ２２に供給される。すなわち、外部クロックＣＫｅに対して内部クロック（第２のタイミング信号）ＣＫinの位相が遅れている場合には、位相インターポレータ１２の位相遅れの値を小さくするように、逆に、外部クロックＣＫｅに対して内部クロックＣＫinの位相が進んでいる場合には、位相インターポレータ１２の位相遅れの値を大きくするように、アップダウンカウンタ２２を介してフィードバック制御するようになっている。具体的に、例えば、アップダウンカウンタ２２は、位相比較回路２１の出力する位相進み或いは遅れに対応したアップ信号ＵＰまたはダウン信号ＤＷを積分し、そのディジタル値で位相インターポレータ１２の位相を制御するようになっている。
【００３５】
本第６実施例によれば、外部クロック（ＣＫｅ）に位相がロックしたタイミング信号（内部クロックＣＫin）を得ることができる。
図１０〜図１２は本発明に係るタイミング信号発生回路の具体的な一構成例を示すブロック回路図である。図１０〜図１２において、参照符号１１０は符号切り換え回路、１２０は位相インターポレータ（クウォドゥラチャミキサ＋コンパレータ）、１３０および１７０は分周回路、１４０はアップダウン信号発生回路、１５０はアップダウンカウンタ、１６０はＤ／Ａコンバータ（ディジタル・アナログ変換器）、そして、１８０は内部状態モニタ回路を示している。
【００３６】
符号切り換え回路１１０は、例えば、ＤＬＬを使用した４相クロック発生回路（１１）の出力信号（４相クロックφ１，φ２，φ３，φ４）を受け取り、符号の切り換えを行ってクロックｃｌｋａ，ｃｌｋｂ，ｃｌｋ，ｃ，ｃｌｋｄを位相インターポレータ１２０に供給するようになっている。また、位相インターポレータ１２０は、Ｄ／Ａコンバータ１６０の出力Ｉout0, Ｉout1およびリセット信号／ｒｅｓｅｔ（信号ｒｅｓｅｔの反転論理の信号）を受け取り、Ｄ／Ａコンバータ１６０の出力Ｉout0, Ｉout1に応じた信号（相補信号）をインバータを介して分周回路１３０へ出力するようになっている。
【００３７】
分周回路（出力用の分周回路）１３０は、前述した第２実施例における分周比制御回路（４）の機能を有しており、位相インターポレータ１２０の相補出力（ＣＫｓ，／ＣＫｓ）の他に、例えば、分周比（１／２n ）を１，１／２，１／４，１／８と制御するための選択信号ＣＤ１，ＣＤ２が入力されている。さらに、分周回路１３０には、モード切り換え信号ｍｄｓおよびリセット信号ｒｅｓｅｔも入力されている。なお、分周回路１３０は、相補の内部クロック（第２のタイミング信号）ＣＫin, ／ＣＫinを出力するようになっている。
【００３８】
アップダウン信号発生回路１４０は、例えば、レシーバの出力ｉｎ，Ｒｕｐ，Ｒｄｗからアップダウン信号（／ＵＰ，／ＤＷ）を生成してアップダウンカウンタ１５０に供給するものである。なお、アップダウン信号発生回路１４０およびアップダウンカウンタ１５０には、分周回路（内部回路用の分周回路）１７０の出力（ｃｌｋ２，／ｃｌｋ２，ｃｌｋ４，／ｃｌｋ４）、モード切り換え信号ｍｄｓおよびリセット信号／ｒｅｓｅｔも入力されている。アップダウンカウンタ１５０の各カウンタ出力は、Ｄ／Ａコンバータ１６０に供給され、このＤ／Ａコンバータ１６０からは前述した内部出力Ｉout0, Ｉout1が位相インターポレータ１２０へ出力される。なお、アップダウンカウンタ１５０の上位２ビットのカウンタ出力ｃｄ０，ｃｄ１は符号切り換え回路１１０に供給され、４相クロックの符号切り換え信号として使用される。
【００３９】
分周回路１７０は、例えば、３つの分周器１７１，１７２，１７３により構成された内部回路用の分周回路であり、位相インターポレータ１２０の出力（ＣＫｓ，／ＣＫｓ）をインバータを介して受け取って、分周した出力（ｃｌｋ２，／ｃｌｋ２，ｃｌｋ４，／ｃｌｋ４）をアップダウン信号発生回路１４０およびアップダウンカウンタ１５０に供給するのは前述した通りである。なお、内部状態モニタ回路１８０は、分周回路１７０の出力（ｃｌｋ４，／ｃｌｋ４）およびインバータを介したアップダウン信号発生回路１４０の出力（ＵＰ，ＤＷ）を受け取って信号ｓｔ０，ｓｔ１を出力し、タイミング信号発生回路の内部状態をモニタ可能とするものである。
【００４０】
図１３および図１４は図１０〜図１２に示すタイミング信号発生回路における位相インターポレータの一例を示すブロック回路図である。
図１３および図１４に示されるように、タイミング信号発生回路１２０は、クウォドゥラチャミキサ部１２１、クランプ部１２２、コンパレータ１２３１，１２３２、ラッチ１２４１，１２４２、および、デュティー比調整部１２５により構成されている。
【００４１】
クウォドゥラチャミキサ部１２１は、符号切り換え回路１１０からのクロックｃｌｋａ，ｃｌｋｃおよびＤ／Ａコンバータ１６０の出力Ｉout0を受け取るミキサ回路１２１１と、符号切り換え回路１１０からのクロックｃｌｋｂ，ｃｌｋｄおよびＤ／Ａコンバータ１６０の出力Ｉout1を受け取るミキサ回路１２１２とを備えて構成され、また、クランプ部１２２は、各ミキサ回路１２１１および１２１２の相補出力ｍｏｕｔ０，／ｍｏｕｔ０およびｍｏｕｔ１，／ｍｏｕｔ１をそれぞれクランプするクランプ回路１２２１および１２２２を備えて構成されている。なお、クランプ回路１２２１および１２２２には電圧Ｈ−Ｖｄｄが供給されている。このクランプ回路１２２１および１２２２は、クウォドゥラチャミキサ部１２１のミキサ回路１２１１および１２１２の相補出力のコモンモード電圧を固定するために使われているが、一般に知られているコモンモードフィードバック回路を使用してもよい。
【００４２】
ミキサ回路１２１１および１２１２の正論理側の出力（ｍｏｕｔ０，ｍｏｕｔ１）は共通接続されて第１のコンパレータ１２３１の正入力に供給されると共に第２のコンパレータ１２３２の負入力に供給され、また、ミキサ回路１２１１および１２１２の負論理側の出力（／ｍｏｕｔ０，／ｍｏｕｔ１）は共通接続されて第１のコンパレータ１２３１の負入力に供給されると共に第２のコンパレータ１２３２の正入力に供給されている。コンパレータ１２３１および１２３２の出力は、それぞれ２つのインバータで構成されたラッチ１２４１および１２４２を介してデュティー比調整部１２５に供給されている。
【００４３】
デュティー比調整部１２５は、奇数段のインバータおよびＮＡＮＤゲートで構成されたパルス発生回路１２５１，１２５３、奇数段のインバータおよびＮＯＲゲートで構成されたパルス発生回路１２５２，１２５４、パルス発生回路１２５１，１２５２および１２５３，１２５４の出力をそれぞれ受け取る信号生成回路１２５５および１２５６、そして、ラッチ１２５７および１２５８を備えて構成されている。そして、ラッチ１２５７および１２５８の出力をそれぞれインバータを介して出力することで位相インターポレータ１２０の出力ＣＫｓ，／ＣＫｓを出力するようになっている。
【００４４】
ミキサ回路１２１１および１２１２、ラッチ１２４１および１２４２、並びに、ラッチ１２５７および１２５８は、リセット信号／ｒｅｓｅｔによりリセットされるようになっている。なお、この図１３および図１４に示す位相インターポレータ１２０の回路は単なる一例であり、様々な回路を適用することができるのはいうまでもない。
【００４５】
図１５は図１３および図１４に示す位相インターポレータにおけるクウォドゥラチャミキサ部１２１（ミキサ回路１２１１（１２１２））の一例を示す回路図である。
図１５に示されるように、ミキサ回路１２１１および１２１２は同様の回路として構成され、それぞれＮＯＲゲート２０１，２０２、ＮＡＮＤゲート２０３，２０４，インバータ２０５〜２０９、Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタ２１０〜２１７、および、Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタ２１８〜２２６を備えて構成することができる。ここで、入力クロックｃｌｋａ（ｃｌｋｂ）はＮＯＲゲート２０２およびＮＡＮＤゲート２０３の一方の入力に供給され、また、入力クロックｃｌｋｃ（ｃｌｋｄ）はＮＯＲゲート２０１およびＮＡＮＤゲート２０４の一方の入力に供給されている。さらに、リセット信号／ｒｅｓｅｔがＮＡＮＤゲート２０３および２０４の他方の入力に供給され、また、インバータで反転したリセット信号ｒｅｓｅｔがＮＯＲゲート２０１および２０２の他方の入力に供給されるようになっている。
【００４６】
図１６は図１３および図１４に示す位相インターポレータにおけるクランプ部１２２（クランプ回路１２２１（１２２２））の一例を示す回路図である。
図１６に示されるように、クランプ回路１２２１および１２２２は同様の回路として構成され、それぞれＰＭＯＳトランジスタ２３１，２３２、および、ＮＭＯＳトランジスタ２３３〜２３７を備えて構成することができる。ここで、ミキサ回路１２１１（１２１２）の相補出力ｍｏｕｔ０，／ｍｏｕｔ０（ｍｏｕｔ１，／ｍｏｕｔ１）は直列接続されたＮＭＯＳトランジスタ２３４および２３５のソース（ドレイン）と、２つのトランジスタ２３４および２３５に並列接続されたＮＭＯＳトランジスタ２３３のソースおよびドレインに共通に与えられるようになっている。なお、トランジスタ２３３〜２３５のゲートは共通接続されて電源電圧Ｖｄｄが印加されるようになっている。なお、この図１６に示すクランプ回路も様々な構成の回路を適用することができる。
【００４７】
図１７は図１０〜図１２に示すタイミング信号発生回路におけるＤ／Ａコンバータ１６０の一例を示す回路図である。
図１７に示されるように、Ｄ／Ａコンバータ１６０は、複数のＰＭＯＳトランジスタで構成され、アップダウンカウンタ１５０の各カウンタ出力が対応する各ＰＭＯＳトランジスタのゲートに供給されている。ここで、Ｄ／Ａコンバータ１６０において、各カウンタ出力がゲートに供給されたトランジスタは、正論理および負論理信号毎にドレインが共通接続され、それぞれ出力Ｉｏｕｔ０およびＩｏｕｔ１として位相インターポレータ１２０へ供給されることになる。
【００４８】
なお、前述したように、図１０〜図１７に示す各回路は一構成例であり、他に様々な回路を適用することができるのはいうまでもない。
【００４９】
【発明の効果】
以上、詳述したように、本発明によれば、高精度で高速のタイミング信号を発生することができると共に、簡単な回路構成で広い動作周波数範囲を有し、且つ、ジッターの小さいタイミング信号を発生することのできるタイミング信号発生回路を提供することができる。
【図面の簡単な説明】
【図１】従来のタイミング信号発生回路の一例を示すブロック図である。
【図２】本発明に係るタイミング信号発生回路の原理構成を示すブロック図である。
【図３】本発明のタイミング信号発生回路の動作を説明するためのタイミング図である。
【図４】本発明の第１実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図５】本発明の第２実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図６】本発明の第３実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図７】本発明の第４実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図８】本発明の第５実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図９】本発明の第６実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図１０】本発明に係るタイミング信号発生回路の具体的な一構成例を示すブロック回路図（その１）である。
【図１１】本発明に係るタイミング信号発生回路の具体的な一構成例を示すブロック回路図（その２）である。
【図１２】本発明に係るタイミング信号発生回路の具体的な一構成例を示すブロック回路図（その３）である。
【図１３】図１０〜図１２に示すタイミング信号発生回路における位相インターポレータの一例を示すブロック回路図（その１）である。
【図１４】図１０〜図１２に示すタイミング信号発生回路における位相インターポレータの一例を示すブロック回路図（その２）である。
【図１５】図１３および図１４に示す位相インターポレータにおけるクウォドゥラチャミキサ部の一例を示す回路図である。
【図１６】図１３および図１４に示す位相インターポレータにおけるクランプ部の一例を示す回路図である。
【図１７】図１０〜図１２に示すタイミング信号発生回路におけるＤ／Ａコンバータの一例を示す回路図である。
【符号の説明】
１…第１のタイミング信号発生部
２…位相制御部
３…第２のタイミング信号発生部（分周回路）
４…分周比制御回路
６…ＰＬＬ回路
１１…４相クロック発生回路
１２…位相インターポレータ
１３…タップ付遅延段
１４…セレクタ
２０…選択信号発生回路
２１…位相比較回路
２２…アップダウン回路
５１…カウンタ
５２…組み合わせ論理回路
５３…ＮＡＮＤゲート
５４…インバータ
１００…ＤＬＬ回路
１０２…遅延回路
１０３…受信回路
１１１…可変遅延ライン
１１２…位相比較回路
１１３…制御信号発生回路
１１４…駆動回路（クロックドライバ）
ＣＫin…第２のタイミング信号（内部クロック）
ＣＫｒ…クロック（基準クロック）
ＣＫｓ…第１のタイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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