(57)【特許請求の範囲】
【請求項１】
（ａ）  最高位面と、
複数の第１の外部結合子、複数の第２の外部結合子、複数の第３の外部結合子、複数の第４の外部結合子、及び複数の信号外部結合子を有する最低位面と、
前記複数の第１の外部結合子に接続された第１の導電面と前記複数の第３の外部結合子に接続された第３の導電面とを有する電源配線層に相当する第１の導電パタンと、
前記複数の第２の外部結合子に接続された第２の導電面と前記複数の第４の外部結合子に接続された第４の導電面を有する第２の導電パタンと、
前記最高位面と前記第１の導電パタンとの間に挟まれた第１の誘電体層、前記第１の導電パタンと前記第２の導電パタンとの間に挟まれた第２の誘電体層、及び前記第２の導電パタンと前記最低位面との間に挟まれた第３の誘電体層と、
を備え、さらに、
一つの電気的コンデンサを形成するために前記第１及び第２の導電面が互いに対向する二つの平面の関係に配設され、別の一つの電気的コンデンサを形成するために前記第３及び第４の導電面が互いに対向する二つの平面の関係に配設されたパッケージ基板と、
（ｂ）  前記パッケージ基板の前記最高位面に配置される半導体ダイであって、コア回路と、入出力回路と、該コア回路のための、前記第１の導電面に接続された複数の第１の電力結合パッドと、該コア回路のための、前記第２の導電面に接続された複数の第２の電力結合パッドと、該入出力回路のための、前記第３の導電面に接続された複数の第３の電力結合パッドと、該入出力回路のための、前記第４の導電面に接続された複数の第４の電力結合パッドと、前記パッケージ基板の前記信号外部結合子に接続された複数の信号結合パッドとを有する半導体ダイと、
を備え、
前記コア回路を前記入出力回路から減結合するように構成したこと、
を特徴とする半導体デバイスアセンブリ。
【請求項２】
前記パッケージ基板の前記第１、第２、及び第３の誘電体層はエポキシであることを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項３】
前記パッケージ基板の前記第１、第２、及び第３の誘電体層はポリイミドであることを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項４】
前記パッケージ基板の前記第１、第２、及び第３の誘電体層はファイバグラスで補強されたプラスチックであることを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項５】
前記パッケージ基板の前記第１、第２、及び第３の誘電体層はセラミックであることを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項６】
前記外部結合子はピンであることを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項７】
前記外部結合子ははんだボール突起であることを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項８】
前記第３の導電面が前記第１の平面を取り囲み、そして前記第４の導電面が前記第２の導電面を取り囲むように構成されたことを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項９】
さらに、前記パッケージ基板の前記第１の導電面に接続された一方の終端と前記パッケージ基板の前記第２の導電面に接続されたもう一方の終端を有するチップコンデンサを少なくとも一つ含むことを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項１０】
さらに、前記パッケージ基板の前記第３の導電面に接続された一終端と前記パッケージ基板の前記第４の導電面に接続された別の一終端を有するチップコンデンサを少なくとも一つ含むことを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項１１】
前記半導体ダイは複数の半導体ダイから成ることを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項１２】
前記複数の第１の外部結合子が第１の電圧への接続に適用され、前記複数の第２の外部結合子が第２の電圧への接続に適用され、前記複数の第３の外部結合子が第３の電圧への接続に適用され、そして前記複数の第４の外部結合子が第４の電圧への接続に適用されるとともに、前記第１及び第２の電圧は第１の電源から供給されるものであり、前記第３及び第４の電圧は第２の電源から供給されるものであることを特徴とする請求項１に記載の半導体デバイスアセンブリ。
【請求項１３】
前記複数の第１の外部結合子における電圧は負の電圧であり、前記複数の第２の外部結合子における電圧は前記複数の第１の外部結合子における電圧に関して正の電圧であり、前記複数の第３の外部結合子における電圧は負の電圧であり、前記複数の第４の外部結合子における電圧は前記複数の第３の外部結合子における電圧に関して正の電圧であることを特徴とする請求項１２に記載の半導体デバイスアセンブリ。
【請求項１４】
前記第１の電源の前記第１の電圧と前記第２の電源の前記第３の電圧が実質的に同じであることを特徴とする請求項１３に記載の半導体デバイスアセンブリ。
【請求項１５】
前記複数の第１の外部結合子における電圧は正の電圧であり、前記複数の第２の外部結合子における電圧は前記複数の第１の外部結合子における電圧に関して負の電圧であり、前記複数の第３の外部結合子における電圧は正の電圧であり、前記複数の第４の外部結合子における電圧は前記複数の第３の外部結合子における電圧に関して負の電圧であることを特徴とする請求項１２に記載の半導体デバイスアセンブリ。
【請求項１６】
前記第１の電源の前記第２の電圧と前記第２の電源の前記第４の電圧が実質的に同じであることを特徴とする請求項１５に記載の半導体デバイスアセンブリ。
【請求項１７】
前記複数の第１の外部結合子と前記複数の第２の外部結合子の間の電圧差が４．５ボルトから５．５ボルトまでであることを特徴とする請求項１２に記載の半導体デバイスアセンブリ。
【請求項１８】
前記複数の第３の外部結合子と前記複数の第４の外部結合子の間の電圧差が４．５ボルトから５．５ボルトまでであることを特徴とする請求項１７に記載の半導体デバイスアセンブリ。
【請求項１９】
前記複数の第３の外部結合子と前記複数の第４の外部結合子の間の電圧差が２．５ボルトから４．０ボルトまでであることを特徴とする請求項１７に記載の半導体デバイスアセンブリ。
【請求項２０】
コア回路と、入出力回路と、該コア回路のための第１の複数の電力結合パッド及び第２の複数の電力結合パッドと、該入出力回路のための第３の複数の電力結合パッド及び第４の複数の電力結合パッドと、複数の信号結合パッドとを備えた半導体ダイのためのパッケージ基板であって、
前記第１の複数の電力結合パッドに接続するための複数の第１のトレース、前記第２の複数の電力結合パッドに接続するための複数の第２のトレース、前記第３の複数の電力結合パッドに接続するための第３のトレース、前記第４の複数の電力結合パッドに接続するための複数の第４のトレース、及び前記複数の信号結合パッドに接続するための複数の信号トレースを有する最高位面と、
複数の第１の外部結合子、複数の第２の外部結合子、複数の第３の外部結合子、複数の第４の外部結合子、及び複数の信号外部結合子を有する最低位面と、
前記複数の第１のトレースと前記複数の第１の外部結合子に接続された第１の導電面と前記複数の第３のトレースと前記複数の第３の外部結合子に接続された第３の導電面とを有する電源配線層に相当する第１の導電パタンと、
前記複数の第２のトレースと前記複数の第２の外部結合子に接続された第２の導電面と、前記複数の第４のトレースと前記複数の第４の外部結合子に接続された第４の導電面とを有する第２の導電パタンと、
前記最高位面と前記第１の導電パタンとの間に挟まれた第１の誘電体層、前記第１の導電パタンと前記第２の導電パタンとの間に挟まれた第２の誘電体層、及び前記第２の導電パタンと前記最低位面との間に挟まれた第３の誘電体層と、
を備え、さらに、
一つの電気的コンデンサを形成するために前記第１及び第２の導電面が互いに対向する二つの平面の関係に配設され、別の一つの電気的コンデンサを形成するために前記第３及び第４の導電面が互いに対向する二つの平面の関係に配設され、前記コア回路が前記入出力回路から減結合されるとともに、
前記複数の信号トレースが前記複数の信号外部結合子に接続されたことを特徴とするパッケージ基板。
【請求項２１】
コア回路と、入出力回路と、該コア回路のための少なくとも一つの第１の電力結合パッドと、該コア回路のための少なくとも一つの第２の電力結合パッドと、該入出力回路のための少なくとも一つの第３の電力結合パッドと、該入出力回路のための少なくとも一つの第４の電力結合パッドと、複数の信号結合パッドとを有する半導体ダイと、
第１、第２、第３、及び第４の導電パタンと、各々少なくとも一つの第１、第２、第３、及び第４の最高位伝導路と、各々少なくとも一つの第１、第２、第３、及び第４の最低位伝導路と、複数の信号伝導路と、各々少なくとも一つの第１、第２、第３、及び第４の外部結合子と、複数の信号外部結合子と、前記第１の導電パタンと前記第２の導電パタンとの間に挟まれた第１の誘電体層、前記第２の導電パタンと前記第３の導電パタンとの間に挟まれた第２の誘電体層、及び前記第３の導電パタンと前記第４の導電パタンとの間に挟まれた第３の誘電体層と、その上に前記第１の導電パタンが位置する前記第１の誘電体層によって定義された最高位面と、を有するパッケージ基板と、
を備え、
前記第１の導電パタンは、前記少なくとも一つの第１の電力結合パッドを前記少なくとも一つの第１の最高位伝導路に接続するための少なくとも一つの第１の最高位トレース、前記少なくとも一つの第２の電力結合パッドを前記少なくとも一つの第２の最高位伝導路に接続するための少なくとも一つの第２の最高位トレース、前記少なくとも一つの第３の電力結合パッドを前記少なくとも一つの第３の最高位伝導路に接続するための少なくとも一つの第３の最高位トレース、前記少なくとも一つの第４の電力結合パッドを前記少なくとも一つの第４の最高位伝導路に接続するための少なくとも一つの第４の最高位トレース、及び前記複数の信号結合パッドを前記複数の信号伝導路に接続するための複数の最高位信号トレースを有し、
前記第２の導電パタンは、前記少なくとも一つの第１の最高位伝導路と前記少なくとも一つの第１の最低位伝導路に接続された少なくとも一つの第１の導電面と、前記少なくとも一つの第３の最高位伝導路と前記少なくとも一つの第３の最低位伝導路に接続された第３の導電面を有しており、前記第１の導電面と前記第３の導電面とを有する電源配線層に相当するものであり、
前記第３の導電パタンは、前記少なくとも一つの第２の最高位伝導路と前記少なくとも一つの第２の最低位伝導路に接続された少なくとも一つの第２の導電面と、前記少なくとも一つの第４の最高位伝導路と前記少なくとも一つの第４の最低位伝導路に接続された第４の導電面を有し、
一つの電気的コンデンサを形成するために前記第１及び前記第２の導電面が互いに対向する二つの平面の関係に配設され、別の一つの電気的コンデンサを形成するために前記第３及び前記第４の導電面が互いに対向する二つの平面の関係に配設され、
前記第４の導電パタンは、前記少なくとも一つの第１の最低位伝導路を前記少なくとも一つの第１の外部結合子に接続するための少なくも一つの第１の最低位トレースと、前記少なくとも一つの第２の最低位伝導路を前記少なくとも一つの第２の外部結合子に接続するための少なくも一つの第２の最低位トレースと、前記少なくとも一つの第３の最低位伝導路を前記少なくとも一つの第３の外部結合子に接続するための少なくも一つの第３の最低位トレースと、前記少なくとも一つの第４の最低位伝導路を前記少なくとも一つの第４の外部結合子に接続するための少なくも一つの第４の最低位トレースと、前記複数の信号伝導路を前記信号外部結合子に接続するための複数の最低位信号トレースとを有し、
前記半導体ダイの前記コア回路を前記半導体ダイの前記入出力回路から減結合するように構成されたされたこと、
を特徴とする半導体デバイスアセンブリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的に半導体パッケージ、特に半導体パッケージにおける半導体ダイへの電力分散のための技術に関する。また、本発明は、入出力回路への電力供給からコア回路への電力供給を減結合した半導体デバイスアセンブリに関する。
【０００２】
【従来の技術】
取り扱いや半導体ダイの外部システムへの接続を容易にするため、半導体産業では半導体ダイのパッケージ化が共通に行われている。半導体ダイのパッケージ化では通常、半導体ダイをパッケージ基板に物理的に取付けたり、電気的に接続して、半導体デバイスアセンブリを形成する。その後、パッケージ基板を外部システムに電気的に接続することができるようになる。（以下、文脈が他の用語、例えば「熱的接続（thermal connection）」あるいは「機械接合具（mechanicalconnector）」によって特に修正されない限りは、「接続する（connect)」という用語、あるいは語根「接続する（connect)」を使った用語、例えば「接続する（connects）」、「接続された（connected)」、「接続している（connecting）」、または「結合子（connector)」といったような用語は、電気的接続をさすものとする。）
【０００３】
半導体ダイは、入出力回路とコア回路の２つの主要部分に分解される。入出力回路は外部システムから半導体ダイに送られたすべての信号を受信する。このとき、受信された信号は入出力回路によって緩衝記憶（バッファ）され、続いてコア回路に送信される。コア回路は受信した信号を処理し、入出力回路に返信される処理信号を生成する。入出力回路は処理信号を緩衝記憶し、その後、外部システムに返信する。信号を受信すること、処理すること、そして返信することに加えて、入出力回路とコア回路には直流電力が供給されなければならない。すべての信号と電力は、半導体ダイの活性面に取付けられた結合パッドを通して半導体ダイを出入りする。
【０００４】
パッケージ基板は、セラミック、エポキシ積層板を用いたプリント配線ボード（ＰＣＢ(printed circuit board))（これはプリント配線ボード（ＰＷＢ(printed writing board))としても知られている）などから構成することができる。パッケージ基板は、最高位にある面（ここでは通して最高位面と呼ばれるが、外部の基準に対する位置関係を示すものでは必ずしもない）と、その最高位面上の中心にあるダイ受け領域（die receiving area）と、最高位面上にあって、その内縁部に結合指状突起を有するとともにダイ受け領域の周縁部を囲むように位置する導電トレースとを有する。半導体ダイは、ダイ受け領域の中心部に位置する。半導体ダイ上の結合バッドは、結合線、（半導体ダイが「フリップチップ」の場合の）はんだ突起などを使用して、パッケージ基板上にあるトレースの結合指状突起にそれぞれ電気的に接続される。トレースは一般的には、パッケージ基板を通過して最高位面とは反対側のもう一つの別の面（ここでは通して最低位面と呼ばれるが、外部の基準に対する位置関係を示すものでは必ずしもない）に通ずる（メッキされた貫通ホールである）伝導路（バイア、via)などに接続する。さらに伝導路は、パッケージを抜け出て、通常、ボール突起、ピンなどの外部の結合子（以下、外部結合子）で終点となる他のトレースに接続する。完成した半導体デバイスアセンブリは外部システムに接続される。ここでパッケージ基板は、すべての信号や電力が、そこを経由して半導体ダイへ、または半導体ダイからそこを経由して、伝えられる直接の通路としての役割を果たす。
【０００５】
図１６、図１７、図１８、図１９、及び図２０は代表的な従来技術による半導体デバイスアセンブリを示している。図１６は従来技術によるパッケージ基板で、単一の誘電体（絶縁体）層パッケージ基板を使用している。（以下、文脈が他の用語、例えば「熱的絶縁（thermal insulation）」あるいは「熱絶縁体（thermal insulator)」によって特に修正されない限りは、「絶縁する（insulate）」という用語、あるいは語根「絶縁する（insulate）」を使った用語、例えば「絶縁された（insulated)」、「絶縁している（insulating）」、または「絶縁するもの（insulator)」といったような用語は、電気的絶縁を指すものとする。）図１７、図１８、及び図１９は、３つの誘電体層を使用した従来技術によるパッケージ基板を示している。図２０は、５つの誘電体層を使用した従来技術によるパッケージ基板を示している。
【０００６】
ここで図１６参照すると、従来技術による半導体デバイスアセンブリ１００は略切断面図の中に示されている。アセンブリ１００はフリップチップ半導体ダイ１０２とパッケージ基板１０４を有する。パッケージ基板１０４は（絶縁する）単一の誘電体層１０６を使用している。最高位面１０８は中心的に位置するダイ受け領域１１０を有する。またダイ受け領域１１０は最高位トレース１１２に囲まれている。（説明を簡明にするために、たくさんあるこのような最高位トレースの内、ただ２つだけが示されている。）半導体ダイ１０２は、最高位トレース１１２と一対一に電気的に接続した結合パッド１１４（説明を簡明にするために、たくさんあるこのような結合パッドの内、ただ２つだけが示されている）を有する。各最高位トレース１１２は伝導路（バイア）１１６と一対一に電気的に接続している（説明を簡明にするために、たくさんあるこのような伝導路の内、ただ５つだけが示されている）。伝導路１１６はさらに最低位面１２０上のあるそれぞれの最低位トレース１１８に電気的に接続している。最低位トレース１１８は外部接合子１２２（ここでは、はんだボール突起として示されており、説明を簡明にするために、たくさんあるこのようなはんだ外部接合子の内、ただ少数が示されている。）で終点となっている。
【０００７】
この従来技術によるパッケージ基板１０４では、各半導体結合パッド１１４には、最高位トレース１１２、伝導路（バイア）１１６、最低位トレース１１８、そして外部結合子１２２を含んだ専用通路が一様に付随している。それゆえ、（特に図示されていない）すべての半導体信号結合パッドはもちろんのこと、正または負の電力電圧を（特に図示されていない）コア回路に接続するために使用される半導体ダイ上の各結合パッドと、正または負の電力電圧を（特に図示されていない）入出力回路に接続するために使用される半導体ダイ上の各結合パッドと、には各々専用通路が付随している。
【０００８】
半導体ダイの能力が増大するにつれ、（コア回路と入出力回路の両方あるいはいずれかへの）専用信号通路及び専用正負電圧電力通路についての寄生インダクタンスが重要になる。これらの寄生インダクタンスのいくつかを最小にするための方法は、正電圧電力通路のすべてを最高位トレースと最低位トレースとの間に位置する第１の導電面に電気的に接続することと、負電圧電力通路のすべてを第１の導電面と対向する平面でしかも最高位トレースと最低位トレースとの間に位置する第２の導電面に電気的に接続することである。（以下、文脈が他の用語、例えば「熱伝導（thermal conduction）」あるいは「熱伝導体（thermal conductor)」によって特に修正されない限りは、「伝導する（conduct)」という用語、あるいは語根「伝導する（conduct)」を使った用語、例えば「伝導する（conducts）」、「伝導された（conducted)」、「伝導している（conducting）」、「伝導（conduction）」、「伝導的（conductive）」または「伝導体（conductor)」といったような用語は、電気的伝導をさすものとする。）
【０００９】
ここで図１７及び図１８を参照すると、そこには第１、２の導電面２２４ａ、ｂを有する従来技術による半導体デバイスアセンブリ２００が示されている。図１７は略切断面図である。図１８は略部分切除平面図であり、そこには、説明の目的から、半導体デバイスアセンブリ２００の３つの四分の一区画２２、２３、そして２４が段々の深さに切り出されている。半導体デバイスアセンブリ１００と同様に、半導体デバイスアセンブリ２００は（ただ図１７に図示された）半導体ダイ２０２とパッケージ基板２０４を有する。パッケージ基板２０４は最高位トレース２１２（これは図１８の四分の一区画２１に部分的に示されている）に囲まれたダイ受け領域２１０を有する最高位面２０８と、最低位トレース２１８と外部結合子２２２（これは図１８の四分の一区画２４に部分的に示されている）を有する最低位面２２０を持つ。
【００１０】
半導体デバイスアセンブリ１００とは異なって、半導体デバイスアセンブリ２００は３つの誘電体層２０６ａ、ｂ、ｃを有する。誘電体層２０６ａ、ｂ、ｃは、それぞれ、第１の導電面２２４ａから最高位トレース２１２を絶縁し、第２の導電面２２４ｂから第１の導電面２２４ａを絶縁し、そして、最低位トレース２１８と外部結合子２２２から第２の導電面２２４ｂを絶縁する。第１の導電面２２４ａは図１８の四分の一区画２２に部分的に示され、第２の導電面２２４ｂは図１８の四分の一区画２３に部分的に示されている。半導体ダイ２０２は、結合線２２６（ここでは説明の便宜のために、たくさんあるこのような結合線の内、ただ２つが示されている。）を使って最高位トレース２１２と一対一に結合している結合パッド２１４（ここでは説明の便宜のために、たくさんあるこのような結合パッドの内、ただ２つが示されている）を有する。
【００１１】
信号を半導体ダイ２０２に送る、または半導体ダイ２０２から送られるために使用される各最高位トレース２１２ｅは、それぞれの最低位トレース２１８ｅと外部結合子２２２ｅに信号伝導路２１６ｅ（ここでは図示を明確にするために、たくさんあるこのような信号伝導路の内、ただ２つが示されている）を介して一対一に結合している。信号伝導路２１６ｅは３つの誘電体層２０６ａ、ｂ、ｃと、２つの導電面２２４ａ，ｂのそれぞれの中にある電気的絶縁ホール２２８ａ、ｂを通過する。
【００１２】
すべての正電圧電力通路は一つの導電面に接続され、すべての負電圧電力通路は残った一方の導電面に接続される。たとえば、各コア回路の正電圧電力通路の最高位のトレース２１２ａは、第１の導電面２２４ａに接続している伝導路２１６ａに接続される。各入出力回路の正電圧電力通路の最高位のトレース２１２ｃは、同じく第１の導電面２２４ａに接続している伝導路２１６ｃに接続される。第１の導電面２２４ａはさらに伝導路２１６ｐを介して最低位トレース２１８ｐと外部結合子２２２ｐに接続される。
【００１３】
各コア回路の負電圧電力通路の最高位のトレース２１２ｂは、第２の導電面２２４ｂに接続している伝導路２１６ｂに接続される。各入出力回路の負電圧電力通路の最高位のトレース２１２ｄは、同じく第２の導電面２２４ｂに接続している伝導路２１６ｄに接続される。第２の導電面２２４ｂはさらに伝導路２１６ｎを介して最低位トレース２１８ｎと外部結合子２２２ｎに接続される。
【００１４】
【発明が解決しようとする課題】
しかしながら、パッケージ基板２０４は専用の信号通路と正及び負の電圧電力通路の間の寄生インダクタンスを最小化するけれども、以下に述べる２つの欠点が存在する。第１に、最近の半導体ダイではコア回路と入出力回路の数量が増大しているために、グラウンドバウンスに関する影響が重要になりつつある。コア回路のスイッチング動作によって発生するノイズ（コアノイズと呼ばれる）と入出力回路の同時スイッチング動作によって発生するノイズ（同時スイッチングノイズまたはＳＳＮと呼ばれる）が十分大きな場合、グラウンドバウンスは、共通の電力面を使用することによってコア回路と（または）入出力回路における望ましくないスイッチングの誤動作が発生してしまうほど十分著しいものとなる可能性がある。この構造を使用している半導体デバイスのエンドユーザは、ある条件の下では、この現象に適応するとともにそれを最小化するため、システムの能力を下げざるを得なくなっている。
【００１５】
第２に、パッケージ基板２０４は、コア回路と入出力回路に別々の電源を接続する方法を提供していない。コア回路と入出力回路に対する電源を別々にすることは、グラウンドバウンスによるスイッチングの誤動作を最小化する上でのぞましい。また、コア回路がある一つの電位（たとえば、５ボルト）にある電力を必要とし、そして入出力回路が別の電位（たとえば、３．３ボルト）にある電力を必要したときにもそうすることが望ましい。
【００１６】
図１９と図２０はそれぞれ、従来技術による半導体デバイスアセンブリ３００と４００を略切断立体図の中に示している。半導体デバイスアセンブリ３００と４００は両方とも、半導体デバイスアセンブリ２００のパッケージ基板２０４の欠点を、コア回路の電力通路を入出力回路の電力通路から減結合（デカップリング；電気的に分離）することによって克服しようとしたものである。
【００１７】
図１９を参照すると、パッケージ基板３０４は、たとえば、コア回路の電力通路を第１または第２の電力面２２４ａ、ｂのいずれかに非電気的に接続することによって、入出力回路の電力通路からコア回路の電力通路を減結合している。その代わりに、各コア回路の正電圧電力の最高位トレース３１２ａは、最低位トレース３１８ａと外部結合子３２２ａに接続している伝導路３１６ａに接続される。各コア回路の負電圧電力の最高位トレース３１２ｂは、最低位トレース３１８ｂと外部結合子３２２ｂに接続している伝導路３１６ｂに接続される。パッケージ基板３０４はパッケージ２０４に付随したスイッチングの誤動作を最小化するが、しかし、コア回路の電力通路に関するインピーダンスが増大するため、それによって半導体ダイのコア回路の能力が低下する可能性がある。
【００１８】
図２０を参照すると、パッケージ４０４は、コア回路の電力通路を第１または第２の電力面２２４ａ、ｂのいずれかに非電気的に接続することによって、しかしその代わりに２つの付加的な電力面４２４ａ、ｂと２つの付加的な誘電体層４０６ａ，ｂを与えることによって、入出力回路の電力通路からコア回路の電力通路を減結合している。パッケージ基板４０４はパッケージ２０４に付随したスイッチングの誤動作を最小化するが、しかし、誘電体層と電力面の数が増大するために、生産コストが２０から３０パーセント増大し、生産力を低下させる生産欠陥が増大することはもちろんのこと、パッケージ基板４０４が受け入れがたいほど厚くなる可能性がある。
【００１９】
従って本発明が必要とするものは、パッケージ基板における専用信号通信路とコア回路及び入出力回路両者との間の寄生インダクタンスを最小化し、半導体ダイのコア回路と（または）入出力回路におけるスイッチングの誤動作を最小化し、電力通路が最小インピーダンスにあるコア回路基板及び入出力回路に接続した、実質的に同一のまたは異なった電圧を持った電源を別々にすることができ、そしてパッケージ基板が受け入れ可能な厚さと受け入れ可能な生産量を有するように３つの誘電体層を有するパッケージ基板を使用することができる、半導体デバイスアセンブリである。
【００２０】
本発明の目的は、３つの誘電体層と２つ以上の導電面を備え、それによって、入出力トレースの経路指示と、外部結合子と、入出力回路電力とアースのための一組の面及びコア回路電力とアースのための一組の面と、を提供するのに必要とされる層数を最小化する半導体デバイスアセンブリを提供することである。
【００２１】
本発明の他の目的は、その中で、半導体ダイのコア回路の電力通路が第１の双平面（biplanar）の関係（すなわち、互いに対向する二つの平面の関係）にある導電電力面の組（ＶＤＤとＶＳＳ）に接続され、入出力回路の電力通路が第２の双平面の関係にある導電電力面の組（ＶＤＤ２とＶＳＳ２）に接続されるともに第１及び２の導電電力面の組が絶縁され、パッケージ基板が３つの誘電体層を有する、半導体デバイスアセンブリを提供することである。
【００２２】
本発明の他の目的は、半導体ダイのコア回路と（または）入出力回路におけるグランドバンスによって誘発されるスイッチングの誤動作を最小化し、また、コア回路電力通路及び入出力回路電力通路の両者におけるインピーダンスを最小化するパッケージ基板を備えた半導体デバイスアセンブリを提供することである。
【００２３】
本発明の他の目的は、コア回路電力通路及び入出力回路電力通路におけるインダクタンスを最小化して、コア論理スイッチングと入出力スイッチングの結果として発生するスイッチングノイズを減少させるパッケージ基板を備えた半導体デバイスアセンブリを提供することである。
【００２４】
本発明の他の目的は、生産コストを減少させるために層数が最小化されたパッケージ基板を備えた半導体デバイスアセンブリを提供することである。本発明の他の目的は、パッケージ能力を向上させるため、パッケージ基板の中で最小数の誘電体層を使用して入出力電力面とコア電力面とが減結合された半導体デバイスアセンブリを提供することである。
【００２５】
本発明の他の目的は、電気的能力が最適化されたパッケージ基板を備えた半導体デバイスアセンブリを提供することである。
【００２６】
本発明の利点は、半導体ダイのコア回路をある電位を持った第１の電源に接続し、入出力回路を第１の電源または第２の独立電源と等しいまたは異なった電位を持った別の電源に接続することができることである。
【００２７】
本発明のさらなる目的、利点、そして新規特徴については、以下に詳細に説明する。また、これらのことは当業者にとって追行の際に明かとなり、実施によって了解することができる。本発明の目的と利点については特に特許請求の範囲の諸項において指摘される手段と組み合わせによって認識及び獲得することができる。
【００２８】
【課題を解決するための手段】
本発明によれば、上記目的と他の諸目的、利点、そして特徴は、パッケージ基板と一つ以上の半導体ダイを有する半導体デバイスアセンブリによって達成される。パッケージ基板は、最高位面、最低位面、そして第１及び第２の導電パタンを有する。最高位面は誘電体層によって第１の導電パタンから分離され、第１の導電パタンは別の誘電体層によって第２の導電パタンから分離され、そして第２の導電パタンはさらに別の誘電体層によって最低位面から分離される。最低位面は多数の信号結合子、一つ以上の第１の電力外部結合子、一つ以上の第２の電力外部結合子、一つ以上の第３の電力外部結合子、そして一つ以上の第４の電力外部結合子を備える。
【００２９】
第１の導電パタンは、同一平面上で互いに絶縁された第１及び第３の導電面を有する。また第１の導電面は一つ以上の第１の電力外部結合子に接続され、第３の導電面は一つ以上の第３の電力外部結合子に接続される。
【００３０】
第２の導電パタンは、同一平面上で互いに絶縁された第２及び第４の導電面を有する。また第２の導電面は一つ以上の第２の電力外部結合子に接続され、第４の導電面は一つ以上の第４の電力外部結合子に接続される。第１及び第２の導電面は互いに対向する二つの平面の関係の関係にあり、一つの電気コンデンサを形成する。第３及び第４の導電面は互いに対向する二つの平面の関係の関係にあり、一つの電気コンデンサを形成する。
【００３１】
一つ以上の半導体ダイがパッケージ基板の上に配設される。多数の信号結合パッドが多数の信号トレースに一対一に接続され、多数の信号トレースは多数の信号伝導路に接続される。また、多数の信号伝導路は多数の最低位信号トレースに接続される。
【００３２】
一つ以上の第１の電力結合パッドが第１の導電面に接続され、そして一つ以上の第２の電力結合パッドが第２の導電面に接続される。それによって、第１及び第２の電力結合パッドを第１及び第２の電力外部結合子にそれぞれ電気的に接続し、第１及び第２のコア回路の電力通路を形成する。
【００３３】
一つ以上の第３の電力結合パッドが第３の導電面に接続され、そして一つ以上の第４の電力結合パッドが第４の導電面に接続される。それによって、第３及び第４の電力結合パッドを第３及び第４の電力外部結合子にそれぞれ電気的に接続し、第３及び第４の入出力回路の電力通路を形成する。
【００３４】
第１及び第２のコア回路の電力通路がそれぞれ第１、第２の導電面を通して接続し、第３及び第４のコア回路の電力通路がそれぞれ第３、第４の導電面を通して接続するので、コア回路に対する電力は入出力回路に対する電力から減結合されている。電力的に減結合されているので、コアノイズと、同時スイッチングノイズによって誘発されたグランドバウンスとによって引き起こされる半導体ダイのコア回路及び（または）入出力回路におけるスイッチングの誤動作が最小化される。さらに、すべての電力通路が導電面を通して接続するので、信号通路及び電力通路の寄生インダクタンスが最小化されることはもちろんのこと、すべての電力通路のインピーダンスも最小化される。
【００３５】
一つ以上の第１の電力外部結合子が第１の電圧に接続し、一つ以上の第２の電力外部結合子が第２の電圧に接続することができる。また一つ以上の第３の電力外部結合子が第３の電圧に接続し、一つ以上の第４の電力外部結合子が第４の電圧に接続することができる。第１及び第２の電圧は第１の電源から得られ、第３及び第４の電圧は第１の電源または第２の電源のいずれかから得られる。
【００３６】
一つの電源に接続されようと２つの電源に接続されようと、第１の電圧を第２の電圧に関して負、そして第３の電圧を第４の電圧に関して負にすることができる。２つの電源が使用された場合は、第１及び第３の電圧の（外部結合子で計測された）電圧差が実質的にゼロになるように、第１及び第３の電圧を実質的に同じに接続することができる。一方、第１の電圧を第２の電圧に関して正、そして第３の電圧を第４の電圧に関して正にすることができる。また２つの電源が使用された場合に、第２及び第４の電圧の（外部結合子で計測された）電圧差が実質的にゼロになるように、第２及び第４の電圧を実質的に同じに接続することができる。
【００３７】
一つの電源に接続されようと２つの電源に接続されようと、第１及び第２の電圧の間の（外部結合子で計測された）電圧差を実質的に第３及び第４の電圧の間の（外部結合子で計測された）電圧差に等しくできる。たとえば、第１及び第２の電圧の間の電圧差を４．５ボルトから５．５ボルトの間、第３及び第４の電圧の間の電圧差を４．５ボルトから５．５ボルトの間にすることができる。逆に、第１及び第２の電圧の間の（外部結合子で計測された）電圧差を実質的に第３及び第４の電圧の間の（外部結合子で計測された）電圧差と異なるようにするこができる。たとえば、第１及び第２の電圧の間の電圧差を４．５ボルトから５．５ボルトの間、第３及び第４の電圧の間の電圧差を２．５ボルトから４．０ボルトの間にすることができる。またこの逆にすることもできる。
【００３８】
他のさらなる目的、特徴、そして利点は、開示の目的のために与えられた以下の本発明の好ましい実施形態の記述と添い付けの図面から明らかになるであろう。
【００３９】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら詳細に説明する。ただし図面において、同一要素は同じ番号が与えられており、類似の要素は同一番号と異なった添え字で代表されている。
【００４０】
図１、図２、図３、図４、及び図５を参照して、本発明の好ましい実施の一形態を説明する。図１及び図２は本発明を２つの異なった略切断立体図の中に示している。図１は説明の便宜のために、伝導路によって導電面の眺めが妨害されていない図である。図２はいかに導電面が伝導路と統合されているかを示している。
【００４１】
図３は本発明を略部分切除平面図において示しており、そこでは説明の便宜のために、半導体デバイスアセンブリの四分の一区画５２、５３、５４が段々の深さに（すなわち、最高位面から最低位面にかけて）切り出されている。
【００４２】
図４及び図５は本発明を２つの略切除平面図の中に示している。図４では、説明の便宜のために、第１の導電パタンを露にするために第１の誘電体層５０６ａが切り出されている。図５では、説明の便宜のために、第２の導電パタンを露にするために第１及び第２の誘電体層５０６ａ、５０６ｂが切り出されている。
【００４３】
半導体デバイスアセンブリ５００は半導体ダイ５０２（これは図３には部分的に示されている）とパッケージ基板５０４を有する。パッケージ基板５０４は、最高位トレース５１２ａ〜ｅ（これらは図３には部分的に示されている）によって囲まれたダイ受け領域５１０を有する最高位面５０８と、最低位トレース５１８ａ〜ｅと外部結合子５２２ａ〜ｅ（これらは図３の四分の一区画５４には部分的に示されている）を有する最低位面５２０を持つ。最高位トレース５１２ａ〜ｅと最低位トレース５１８ａ〜ｅは、金合金、アルミニウム合金、そして銅合金などから加工することができる。外部結合子５２２ａ〜ｅははんだボール突起（これは図示されている）、ピン（これは図示されていない）などとすることができる。
【００４４】
図１及び図２に最もよく示されているように、半導体ダイ５０２はダイ受け領域５１０の中のパッケージ基板５０４上に位置している。半導体ダイ５０２は、エポキシ５３２または他の有機的もしくは非有機的な接着剤を使用して、ダイ受け領域５１０の中のパッケージ基板５０４に機械的に取付けられる。
【００４５】
図３に最もよく示されているように、半導体ダイ５０２は（図示されていない）コア回路、（図示されていない）入出力回路、コア回路のための第１の電力結合パッド５１４ａ、コア回路のための第２の電力結合パッド５１４ｂ、入出力回路のための第３の結合パッド５１４ｃ、入出力回路のための第４の結合パッド５１４ｄ、そして信号結合パッド５１４ｅを有する。結合パッド５１４ａ〜ｅ（説明の便宜のために、たくさんあるこのような結合パッドの内、ただ２、３個だけが示されている）は、結合線５２６ａ〜ｅ（説明の便宜のために、たくさんあるこのような結合線の内、ただ２、３個だけが示されている）を使用して、それぞれ最高位トレース５１２ａ〜ｅ（明らかに示すため、たくさんあるこのような最高位トレースの内、ただ２、３個だけが示されている）と一対一に接続される。本発明の精神を離れることなく、半導体ダイは他に、（図示されていない）フリップチップまたは（図示されていない）テープによって自動化された技術を使用してパッケージ基板５０４に機械的そして電気的に接続することがきる。
【００４６】
図１、図３、図４、及び図５に最もよく示されているように、半導体デバイスアセンブリ５００はさらに、３つの誘電体層５０６ａ、ｂ、ｃ（これは図１に最もよく示されている）と、第１及び第３の導電面５２４ａ、５２４ｃ（これは図４に最もよく示され、図３の四分の一区画５２には部分的に示されている）を有する第１の導電パタンと、そして第２及び第４の導電面５２４ｂ、５２４ｄ（これは図５に最もよく示され、図３の四分の一区画５３には部分的に示されている）を有する第２の導電パタンを有する。誘電体層５０６ａは、第１及び第３の導電面５２４ａ、５２４ｃから最高位トレース５１２ａ〜ｅを絶縁する。誘電体層５０６ｂは、第２及び第４の導電面５２４ｂ、５２４ｄから第１及び第３の導電面５２４ａ、５２４ｃを絶縁する。また誘電体層５０６ｃは、第２及び第４の導電面５２４ｂ、５２４ｄから最低位トレース５１８ａ〜ｅと外部結合子５２２ａ〜ｅを絶縁する。誘電体層５０６ａ、ｂ、ｃは、エポキシ、ポリイミド、ファイバグラスで補強されたプラスチック、セラミック、ＰＴＦＥなどから製造することができる。導電面は、金合金、アルミニウム合金、そして銅合金などから加工することができる。
【００４７】
第１及び第３の導電面５２４ａ、ｃは互いに絶縁ギャップ５３０ａによって電気的に分離することができる。より好ましくは、第１の導電面５２４ａは、第３の導電面５２４ｃの中の、それによって囲まれた島である（これは図４に最もよく示されている）。同様に、第２及び第４の導電面５２４ｂ、ｄは互いに別の絶縁ギャップ５３０ｂによって電気的に分離することができる。より好ましくは、第２の導電面５２４ｂは、第４の導電面５２４ｄの中の、そしてそれによって囲まれた島である（これは図５最もよく示されている）。
【００４８】
図２及び図３に最もよく示されているように、信号を半導体ダイ５０２に送る、または半導体ダイ５０２から送られるために使用される各最高位トレース５１２ｅは、信号伝導路５３８（説明の便宜のために、たくさんあるこのような信号伝導路５３８の内、ただ１個だけが示されている）によって、それぞれの最低位トレース５１８ｅと外部結合子５２２ｅに一対一に接続される。信号伝導路５３８は３つの誘電体層５０６ａ、ｂ、ｃを通過し、第３及び第４の導電面５２４ｃ、５２４ｄの中の電気的絶縁ホール５２８を通過する。
【００４９】
第１の導電面５２４ａは、最高位伝導路５３４ａを介して最高位トレース５１２ａに接続し、第１の導電面はまた、第１の電力結合子５１４ａを外部結合子５２２ａに接続する第１の電力通路を形成している最低位伝導路５３６ａを介して最低位トレース５１８ａに接続している。第２の導電面５２４ｂはまた、最高位伝導路５３４ｂを介して最高位トレース５１２ｂに接続し、第２の導電面はまた、第２の電力結合子５１４ｂを外部結合子５２２ｂに接続する第２の電力通路を形成している最低位伝導路５３６ｂを介して最低位トレース５１８ｂに接続している。第１及び第２の導電面５２４ａ、ｂはそれぞれ、最低位伝導路５３６ａと最高位伝導路５３４ｂがそれぞれ、それを経由して通過することができる絶縁されたホールを有する。第１及び第２の導電面５２４ａ、ｂは、互いに対向する二つの平面の関係の関係にあって誘電体層５０６ｂによって分離され、第１の電圧が外部結合子５２２ａに加圧され、第２の電圧が外部結合子５２２ｂに加圧されたときに一つの電気的コンデンサを形成する導電面の組を形成する。
【００５０】
第３の導電面５２４ｃは最高位伝導路５３４ｃを介して最高位トレース５１２ｃに接続し、第３の導電面５２４ｃはまた、第３の電力結合子５１４ｃを外部結合子５２２ｃに接続する第３の電力通路を形成している最低位伝導路５３６ｃを介して最低位トレース５１８ｃに接続している。第４の導電面５２４ｄはまた、最高位伝導路５３４ｄを介して最高位トレース５１２ｄに接続し、第４の導電面はまた、第４の電力結合子５１４ｄを外部結合子５２２ｄに接続する第４の電力通路を形成している最低位伝導路５３６ｄを介して最低位トレース５１８ｄに接続している。第３及び第４の導電面５２４ｃ、５２４ｄはそれぞれ、最低位伝導路５３６ｃと最高位伝導路５３４ｄがそれぞれそれを経由して通過することができる絶縁されたホールを有する。第３及び第４の導電面５２４ｃ、５２４ｄは、互いに対向する二つの平面の関係の関係にあって誘電体層５０６ｂによって分離され、第３の電圧が外部結合子５２２ｃに加圧され、第４の電圧が外部結合子５２２ｄに加圧されたときに一つの電気的コンデンサを形成する導電面の組を形成する。
【００５１】
信号伝導路５３８、最高位伝導路５３４ａ〜ｄ、そして最低位伝導路ａ〜ｄはホールを貫いて配設され、金合金と、アルミニウム合金、銅合金などから加工することができる。
【００５２】
本実施態様に示されているように、半導体ダイ５０２のコア回路のための第１及び第２の電力結合パッド５１４ａ、５１４ｂは入出力回路のための第３及び第４の電力結合パッド５１４ｃ、５１４ｄからは減結合されている。これによって、ノイズによって引き起こされるスイッチングの誤動作が抑制される。図示されていないが、また別に本発明の精神を離れることなく、コア回路のための第１及び第２の電力結合パッド５１４ａ、５１４ｂを選択的に第３、第４の導電面５２４ｃ、５２４ｄにそれぞれ接続し、入出力回路のための第３及び第４の電力結合パッド５１４ｃ、５１４ｄを選択的に第１、第２の導電面５２４ａ、５２４ｂにそれぞれ接続するということが考えられる。
【００５３】
ここで図６及び図７を参照すると、本発明は切除平面図の中に示されている。説明の便宜のため、半導体デバイスアセンブリ６００における半導体ダイ、結合パッド、結合線、最高位トレース、最高位伝導路、最低位伝導路、信号伝導路、誘電体層、最低位トレース、そして外部結合子は、（図１、図２、図３、図４及び図５に示されたような）半導体デバイスアセンブリ５００における半導体ダイ５０２、結合パッド５１４ａ〜ｅ、結合線５２６ａ〜ｅ、最高位トレース５１２ａ〜ｅ、最高位伝導路５３４ａ〜ｅ、最低位伝導路５３６ａ〜ｅ、信号５３８伝導路ａ〜ｅ、誘電体層５０６ａ〜ｃ、最低位トレース５１８ａ〜ｅ、そして外部結合子５２２ａ〜ｅに同一的であると仮定する。図６は本発明の側面を示しており、説明の便宜のため、第１及び第２の誘電体層５０６ａ、５０６ｂは第２の導電パタンを露にするために切除されている。
【００５４】
半導体ダイ５０２において、あるコア回路を他のコア回路から孤立させ、そして（または）ある入出力回路を他の入出力回路から孤立させることが望ましいとき、互いに対向する二つの平面の関係にある第１及び第２の導電面５２４ａ、５２４ｂの組、そして（または）互いに対向する二つの平面の関係にある第３及び第４の導電面５２４ｃ、５２４ｄの組を互いに対向する二つの平面の部分面の組に電気的に細分化することができる。このような互いに対向する二つの平面の組によって、さらに入出力回路と（または）入出力回路にけるグランドバンスとノイズによって引き越されるスイッチングの誤作動が最小化される。
【００５５】
たとえば図６は、（第１及び第３の導電面５２４ａ、５２４ｃを電気的に分離する）絶縁ギャップ５３０ａを選択された導電面内部に選択的に拡張することによって、第１の導電面５２４ａがいかに電気的に分離した２つの部分面６５０、６５２に細分化でき、そして第３の導電面５２４ｃがいかに４つの分離した部分面６６０、６６２、６６４、６６６に細分化できるかを示したものである。図７は、絶縁ギャップ５３０ｂ（第１及び第３の導電面５２４ｂ、５２４ｄを電気的に分離する）を選択された導電面内部に選択的に拡張することによって、第２の導電面５２４ｂがいかに電気的に分離した２つの部分面６５４、６５６（それぞれ部分導電面６５０、６５２と互いに対向する平面の組を形成する）に細分化でき、そして第４の導電面５２４ｄがいかに４つの分離した部分面６６８、６７０、６７２、６７４（それぞれ部分導電面６６０、６６２、６６４、６６６と互いに対向する平面の組を形成する）に細分化できるかを示したものである。
【００５６】
本発明の精神に反することなく、互いに対向する二つの平面の関係にある第１と第２の導電面５２４ａ、５２４ｂの組と、互いに対向する二つの平面の関係にある第３と第４の導電面５２４ｃ、５２４ｄの組を部分導電面の２つ以上の互いに対向する二つの平面の関係にある組に細分化することできことが考えられる。これは本発明のある特定の応用に対して必要とされる。
【００５７】
ここで図８を参照すると、本発明の他の応用が略切断立体面図の中に示されている。ここでは、半導体デバイスアセンブリ７００において最高位伝導路７３４ａ〜ｄが最低位伝導路７３６ａ〜ｄに関して別の仕方で配置がなさているこが示されている。半導体デバイスアセンブリ５００においては、すでに説明したように、最高位伝導路５３４ａ〜ｄが対応する最低位伝導路５３６ａ〜ｄの直上に並ぶように位置している（たとえば、最高位伝導路５３４ａは最低位伝導路５３６ａと共通な直線を分け合っている）（「通し伝導路（through vias）」とし知られている）。一方、半導体デバイスアセンブリ７００では、最高位伝導路７３４ａ〜ｄは対応する最低位伝導路７３６ａ〜ｄの直上にならない状態で並ぶように位置している（たとえば、最高位伝導路７３４ａは最低位伝導路７３６ａと共通な直線を分け合っていない）（「盲伝導路（blind vias）」とし知られている）。
【００５８】
本発明の精神に反することなく、パッケージ基板は図２に示されたような通し伝導路（たとえば、５３４ａ〜ｄと５３６ａ〜ｄ）と図７に示されたような盲伝導路（たとえば、７３４ａ〜ｄと７３６ａ〜ｄ）の両方を持つことができると考えられる。
【００５９】
説明を簡明にするために、半導体デバイスアセンブリ５００と７００は両者とも、最低位伝導路と同数の最高位伝導路を有するものとして示されてきた。しかし、本発明の精神に反することなく、半導体パッケージは最低位伝導路よりも多くの、同数の、あるいは少数の最高位伝導路を有することができると考えられる。最高位伝導路の数と配置は半導体ダイ上の電力結合子５１４ａ〜ｄの数と位置によって指定されることとなり、また、最低位伝導路の数と配置は外部システムの要求によって指定されることとなる。
【００６０】
図９及び図１０を参照すると、ここには本発明の他の側面が示されている。図９は半導体デバイスアセンブリ８００の略切断立体図である。説明を簡明にするために、図９は、本発明の側面の視界に妨げのない図を提供するため、最高位伝導路、最低位伝導路、あるいは信号伝導路を省略している。図１０は、本発明の略部分切除平面図である。ここには、説明の便宜のために半導体デバイスアセンブリ８００の３つの四分の一区画８２、８３、そして８４が段々の深さに（すなわち、最高位面から最低位面にかけて）切り出されている。
【００６１】
半導体デバイスアセンブリ８００は半導体ダイ５０２（これは図１０には図示されていない）とパッケージ基板８０４を有する。パッケージ基板８０４は本発明のさまざまな側面を示す。第１に、コア回路の電力通路と（または）入出力回路の電力通路におけるノイズがさらに抑制されなければならない場合には、一つ以上のチップコンデンサを互いに対向する二つの平面の関係にある伝導面８２４ａと８２４ｂの第１の組に接続し、そして（または）一つ以上のチップコンデンサを互いに対向する二つの平面の関係にある伝導面８２４ｃと８２４ｄの第２の組に接続するとができる。
【００６２】
たとえば、半導体デバイスアセンブリ８００における最高位伝導路、最低位伝導路、そして信号伝導路は（図２及び図３に示された）半導体デバイスアセンブリ５００における最高位伝導路５３４ａ〜ｄ、最低位伝導路５３６ａ〜ｄ、そして信号伝導路５３８に同一的であると仮定すると、コア回路の電力通路におけるノイズをさらに減少させために、一つ以上の（図１０の四分の一区画８１の中に点線として表された）チップコンデンサ８４０ａをパッケージ基板８０４の最高位面５０８の上に配設し、そして第１及び第２のコンデンサ伝導路８４２ｃ、８４２ｄを使って第３及び第４の導電面８２４ｃ、８２４ｄに接続することができる。
【００６３】
図１０に本発明の別の側面がよく示されている。四分の一区画８２、８３を参照すると、（８４２ｂと８４２ｄのような）選択された伝導路を絶縁するために、または（８４２ａのような）選択された導電面を拡張してその導電面が一つの選択された伝導路に接続されるようにするために、第１及び第２の絶縁ギャップ８３０ａと８３０ｂを不規則な形にさせることができる。
【００６４】
また、説明を簡明にさせるために、第１、第２、第３、そして第４の導電面が（図３に示された５２４ａ〜ｄのような）実質的には正方形または（図１０に示された８２４ａ〜ｄのような）凡そ正方形であるとされてきたが、しかし本発明の精神に反することなく、導電面は正方形または方形に限定される必要はないと考えられる。導電面の形やサイズは半導体ダイのサイズ、基板のサイズ、そして通路形成の必要により変化させることができる。
【００６５】
ここで図１１、図１２、図１３、図１４、及び図１５を参照する。そこには本発明の他の側面が示されている。図１１及び図１２は半導体デバイスアセンブリ９００の略切断立体図である。説明を簡明にさせるために、図１１では、発明の本側面についての妨げのない図を提供するために最高位伝導路、最低位伝導路、または信号伝導路が省略されている。図１２は導電面がいかに伝導路と統合されるかを示したものである。図１３は、本発明を部分切除平面図の中に示している。ただしここで、説明の便宜のために、半導体デバイスアセンブリ９００の四分の一区画９２、９３、９４が段々の深さに（すなわち、最高位面から最低位面にかけて）切り出されている。
【００６６】
図１４及び図１５は本発明を２つの略切除平面図の中に示している。図１４は、本発明を示しているが、説明の便宜のために、第１の誘電体層５０６ａを切除して第１の導電面を露させている。図１５は、本発明を示しているが、説明の便宜のために、第１及び第２の誘電体層５０６ａ、５０６ｂを切除して第２の導電面を露にさせている。
【００６７】
半導体デバイスアセンブリ９００は本発明を多重チップ集合形態（一つのパッケージ基板上に２つ以上の半導体ダイが存在するもの）に適用したものを示している。半導体デバイスアセンブリ９００は、（図１３には示されていない）第１の半導体ダイ５０２と第２の半導体ダイ９０２と（図１３に四分の一区画９１の中に部分的に示されている）パッケージ基板９０４を有する。
【００６８】
説明の便宜のためであって限定ではないが、図１１及び図１２に示された半導体ダイ５０２、９０２は両方とも図１、図２、及び図３に示された半導体ダイ５０２と同一的であると仮定する。
【００６９】
また、（図２及び図３に示され、図１〜図５に伴って議論されたように）半導体ダイ５０２が最高位トレース５１２ａ〜ｅ、最高位伝導路５３４ａ〜ｄ、導電面５２４ａ〜ｄ、最低位伝導路５３６ａ〜ｄ、信号伝導路５３８、最低位トレース５１８ａ〜ｅ、そして外部結合子５２２ａ〜ｅに接続しているように、（図１２及び図１３に示されたような）半導体ダイ５０２も、最高位トレース、最高位伝導路、導電面、最低位伝導路、信号伝導路、最低位トレース、そして外部結合子に接続していると仮定する。
【００７０】
さらに、（図２及び図３に示され、図１〜図５に伴って議論されたように）半導体ダイ５０２が最高位トレース５１２ｃ〜ｅ、最高位伝導路５３４ｃ〜ｄ、導電面５２４ｃ〜ｄ、最低位伝導路５３６ｃ〜ｄ、信号伝導路５３８、最低位トレース５１８ｃ〜ｅ、そして外部結合子５２２ｃ〜ｅに接続しているように、（図１２及び図１３に示されたような）半導体ダイ９０２も、最高位トレース、最高位伝導路、導電面、最低位伝導路、信号伝導路、最低位トレース、そして外部結合子に接続していると仮定する。
【００７１】
図１２及び図１５によく示されているように、第１の導電パタンは第５の導電面９２４ａを有し、第２の導電パタンは第６の導電面９２４ｂを有する。第５の導電面９２４ａは第３の導電面５２４ｃと同一平面上にあり、絶縁ギャップ９３０ａによって互いに分離されている。第６の導電面９２４ｂは第３の導電面５２４ｄと同一平面上にあり、絶縁ギャップ９３０ｂによって互いに分離されている。図１１及び図１２に最もよく示されているように、第５の導電面９２４ａと第６の導電面９２４ｂは互いに対向する二つの平面の関係にある組を形成し、第２の誘電体層５０６ｂによって互いに分離されている。
【００７２】
半導体ダイ９０２上のコア回路のための第１の電力結合パッド５１４ａは第５の最高位トレース９１２ａに接続されている。ここで、最高位トレース９１２ａは第５の最高位伝導路９３４ａに接続され、最高位伝導路９３４ａは第５の導電面９２４ａに接続され、第５の導電面９２４ａは第５の最低位伝導路９３６ａに接続され、そして第５の外部結合子９２２ａで終点となる第５の最低位トレース９１８ａに接続されている。同様に、半導体ダイ９０２上のコア回路のための第６の電力結合パッド５１４ｂは第６の最高位トレース９１２ｂに接続されている。第６の最高位トレース９１２ｂは第６の最高位伝導路９３４ｂに接続され、最高位伝導路９３４ｂは第６の導電面９２４ｂに接続され、第６の導電面９２４ｂは第５の最低位伝導路９３６ｂに接続され、そして第６の外部結合子９２２ｂで終点となる第５の最低位トレース９１８ｂに接続されている。
【００７３】
こうようにして、半導体ダイ５０２と９０２の両方のコア回路は半導体ダイ５０２と９０２の両方の入出力回路から減結合される。また、半導体ダイ５０２のコア回路は半導体ダイ９０２のコア回路から減結合される。図示されていないが、本発明の精神を離れることなく、第３及び第４の導電面を、半導体ダイ５０２の入出力回路を半導体ダイ９０２の入出力回路から減結合することができるように、細分化することができる（図６及び図７に関係して議論された導電面の細分化と類似的である）と考えられる。
【００７４】
本発明の精神を逸脱することなく、半導体ダイ５０２と９０２の両方のコア回路は、実質的に類似のまたは実質的に異なった電位を提供する同一または異なった電源に接続できると考えられる。第３及び第４の導電面が半導体ダイ５０２と９０２の間で細分化される場合、本発明の精神を離れることなく、半導体ダイ５０２と９０２の両方の入出力回路は、実質的に類似のまたは実質的に異なった電位を提供する同一または異なった電源に接続できると考えられる。
【００７５】
図示されていないが、本発明の精神を逸脱することなく、「島」を形成している第１及び第２の導電面５２４ａ、５２４ｂは、各々、導電「地峡」によって「島」を形成している第５及び第６の導電面９２４ａ９２４ｂに接続できると考えられる。こうして電気的に半導体ダイ５０２と９０２のコア回路が結合される。このような仕方で両方の半導体ダイのコア回路が結合され、両方の半導体ダイの入出力回路が結合されるが、両方の半導体ダイのコア回路は両方の半導体ダイの入出力回路から結合が減結合されたままである。
【００７６】
本発明によれば、それ自身に本来備わっている他のものはもちろん、上記目的を実行し、上記最終物及び利点を獲得することができる。本発明の現時点で好ましい、また最も好ましいとされる実施形態は、開示、構成の詳細における数々の変更に対して与えられてきたものであるが、その部分部分の相互連結及び改作は当業者にとって明らかで、本発明の精神や請求範囲の諸項の範囲内にある。
【００７７】
【発明の効果】
以上の如く、本発明によれば、パッケージ基板における専用信号通信路とコア回路及び入出力回路両者との間の寄生インダクタンスを最小化し、半導体ダイのコア回路と（または）入出力回路におけるスイッチングの誤動作を最小化し、電力通路が最小インピーダンスにあるコア回路基板及び入出力回路に接続した、実質的に同一のまたは異なった電圧を持った電源を別々にすることができ、そしてパッケージ基板が受け入れ可能な厚さと受け入れ可能な生産量を有するように３つの誘電体層を有するパッケージ基板を使用するとができる半導体デバイスアセンブリを提供できる。また、３つの誘電体層と２つ以上の導電面を備え、それによって、入出力トレースの経路指示と、外部結合子と、入出力回路電力とアースのための一組の面及びコア回路電力とアースのための一組の面と、を提供するのに必要とされる層数を最小化する半導体デバイスアセンブリを提供できる。また、その中で、半導体ダイのコア回路の電力通路が第１の互いに対向する二つの平面の関係にある導電電力面の組（ＶＤＤとＶＳＳ）に接続され、入出力回路の電力通路が第２の互いに対向する二つの平面の関係にある導電電力面の組（ＶＤＤ２とＶＳＳ２）に接続されるともに第１及び２の導電電力面の組が絶縁され、パッケージ基板が３つの誘電体層を有する半導体デバイスアセンブリを提供できる。また、半導体ダイのコア回路と（または）入出力回路におけるグランドバンスによって誘発されるスイッチングの誤動作を最小化し、また、コア回路電力通路及び入出力回路電力通路の両者におけるインピーダンスを最小化するパッケージ基板を備えた半導体デバイスアセンブリを提供できる。また、コア回路電力通路及び入出力回路電力通路におけるインダクタンスを最小化して、コア論理スイッチングと入出力スイッチングの結果として発生するスイッチングノイズを減少させるパッケージ基板を備えた半導体デバイスアセンブリを提供できる。また、生産コストを減少させるために層数が最小化されたパッケージ基板を備えた半導体デバイスアセンブリを提供できる。また、パッケージ能力を向上させるため、パッケージ基板の中で最小数の誘電体層を使用して入出力電力面とコア電力面とが減結合された半導体デバイスアセンブリを提供できる。また、電気的能力が最適化されたパッケージ基板を備えた半導体デバイスアセンブリを提供できる。また、本発明の利点は、半導体ダイのコア回路をある電位を持った第１の電源に接続し、入出力回路を第１の電源または第２の独立電源と等しいまたは異なった電位を持った別の電源に接続することができることにある。入出力回路への電力供給からコア回路への電力供給を減結合させることができる半導体デバイスアセンブリを提供できることにある。コア回路と入出力回路に同一の電力または別々の電力を供給することが可能となる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る半導体デバイスアセンブリの断面図である。
【図２】  本発明の別の実施形態に係る半導体デバイスアセンブリの断面図である。
【図３】  本発明の実施形態に係る半導体デバイスアセンブリの一部を切欠して示す平面図である。
【図４】  本発明の一実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図５】  本発明の別の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図６】本発明の別の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図７】  本発明のさらに別の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図８】  本発明のさらに別の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図９】  本発明の他の実施形態に係る半導体デバイスアセンブリの断面図である。
【図１０】  本発明の他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１１】本発明のさらに他の実施形態に係る半導体デバイスアセンブリを示す断面図である。
【図１２】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリを示す断面図である。
【図１３】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリの一部を切欠いて示す平面図である。
【図１４】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１５】  本発明のさらに他の実施形態に係る半導体デバイスアセンブリを概略的に示す平面図である。
【図１６】  従来の半導体デバイスアセンブリの断面図である。
【図１７】  従来の別の半導体デバイスアセンブリの断面図である。
【図１８】  従来の別の半導体デバイスアセンブリを概略的に示す平面図である。
【図１９】  従来の別の半導体デバイスアセンブリの断面図である。
【図２０】  従来のさらに別の半導体デバイスアセンブリの断面図である。
【符号の説明】
５００ 半導体デバイスアセンブリ
５０２ 半導体ダイ
５０４ パッケージ基板
５０８ 最高位面
５１２ａ〜ｄ 導電面
５０６ａ〜ｄ 誘電体層
５１４ａ〜ｄ 電力結合パッド
５１４ｅ 信号結合パッド
５２０ 最低位面
５２４ａ〜５２４ｄ 導電面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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