(57)【特許請求の範囲】
【請求項１】
しきい電圧もしくはしきい電流が電気的に制御可能なアノード電極、カソード電極、ゲート電極を有する転送サイリスタ多数個を、列状に配列し、
隣接する転送サイリスタのしきい電圧もしくはしきい電流を制御するゲート電極を、電圧もしくは電流の一方向性をもつダイオードにて互いに接続し、
前記列状に配列された各転送サイリスタのアノード電極およびカソード電極のうちの一方に、外部からｎ相（ｎは２以上の整数）のクロックパルスラインを、それぞれｎ素子毎に順繰りに接続し、
ある相のクロックパルスにより、ある転送サイリスタがオンしているとき、その転送サイリスタ近傍の転送サイリスタのしきい電圧もしくはしきい電流を、前記ダイオードを介して変化させ、
他の相のクロックパルスにより、前記ある転送サイリスタに隣接する転送サイリスタをオンさせることにより、オン状態を順に転送させ、
発光のためのしきい電圧もしくはしきい電流が電気的に制御可能なアノード電極、カソード電極、ゲート電極を有する発光サイリスタ多数個を、列状に配列し、
前記転送サイリスタの各ゲート電極を、前記発光サイリスタの対応するゲート電極に第１の抵抗を介して接続し、
前記発光サイリスタのゲート電極を、発光サイリスタの点灯を制御する発光許可ラインに第２の抵抗を介して接続して、前記転送サイリスタのゲート電極の電圧と前記発光許可ラインの電圧とを前記第１の抵抗と前記第２の抵抗とにより分圧して前記発光サイリスタのゲート電極に印加する、ことを特徴とする自己走査型発光素子アレイ。
【請求項２】
しきい電圧もしくはしきい電流が電気的に制御可能なアノード電極、カソード電極、ゲート電極を有する転送サイリスタ多数個を、列状に配列し、
隣接する転送サイリスタのしきい電圧もしくはしきい電流を制御するゲート電極を、電圧もしくは電流の一方向性をもつダイオードにて互いに接続し、
前記列状に配列された各転送サイリスタのアノード電極またはカソード電極のうちの一方に、外部からｎ相（ｎは２以上の整数）のクロックパルスラインを、それぞれｎ素子毎に順繰りに接続し、
ある相のクロックパルスにより、ある転送サイリスタがオンしているとき、その転送サイリスタ近傍の転送サイリスタのしきい電圧もしくはしきい電流を、前記ダイオードを介して変化させ、
他の相のクロックパルスにより、前記ある転送サイリスタに隣接する転送サイリスタをオンさせることにより、オン状態を順に転送させ、
発光のためのしきい電圧もしくはしきい電流が電気的に制御可能なアノード電極、カソード電極、ゲート電極を有する発光サイリスタ多数個を、列状に配列し、
前記転送サイリスタの各ゲート電極を、前記発光サイリスタの対応するゲート電極に抵抗を介して接続し、
前記発光サイリスタのゲート電極を、発光サイリスタの点灯を制御する発光許可ラインに電圧もしくは電流の一方向性をもつダイオードを介して接続して、前記転送サイリスタのゲート電極の電圧と前記発光許可ラインの電圧とに基づいて、前記抵抗と前記ダイオードとにより定まる電圧を前記発光サイリスタのゲート電極に印加する、ことを特徴とする自己走査型発光素子アレイ。
【請求項３】
前記発光許可ラインのレベルの状態をラッチするために、発光のためのデータを書き込む第１のラッチ手段をさらに備えることを特徴とする請求項１または２記載の自己走査型発光素子アレイ。
【請求項４】
前記第１のラッチ手段は、２つの発光許可信号が共に発光許可のレベルに設定されたときにラッチ動作することを特徴とする請求項３記載の自己走査型発光素子アレイ。
【請求項５】
前記第１のラッチ手段に書き込まれたデータを移すことのできる第２のラッチ手段をさらに備えることを特徴とする請求項４記載の自己走査型発光素子アレイ。
【請求項６】
前記発光許可ラインのレベルの状態をラッチするために、発光のためのデータを書き込み、書き込まれたデータを移すことのできるラッチ素子列を備え、このラッチ素子列からデータ出力端子がとり出されていることを特徴とする請求項１または２記載の自己走査型発光素子アレイ。
【請求項７】
前記転送サイリスタの各ゲート電極が、２個の発光サイリスタのゲート電極にそれぞれ抵抗を介して接続され、前記２個の発光サイリスタの一方のゲート電極が抵抗を介して第１のラッチ素子列に、前記２個の発光サイリスタの他方のゲート電極が抵抗を介して第２のラッチ素子列に接続され、前記第１のラッチ素子列および前記第２のラッチ素子列からそれぞれデータ出力端子がとり出されていることを特徴とする請求項１または２記載の自己走査型発光素子アレイ。
【請求項８】
しきい電圧もしくはしきい電流が電気的に制御可能なアノード電極、カソード電極、ゲート電極を有する転送サイリスタ多数個を、列状に配列し、
隣接する転送サイリスタのしきい電圧もしくはしきい電流を制御するゲート電極を、電圧もしくは電流の一方向性をもつダイオードにて互いに接続し、
前記列状に配列された各転送サイリスタのアノード電極またはカソード電極のうちの一方に、外部からｎ相（ｎは２以上の整数）のクロックパルスラインを、それぞれｎ素子毎に順繰りに接続し、
ある相のクロックパルスにより、ある転送サイリスタがオンしているとき、その転送サイリスタ近傍の転送サイリスタのしきい電圧もしくはしきい電流を、前記ダイオードを介して変化させ、
他の相のクロックパルスにより、前記ある転送サイリスタに隣接する転送サイリスタをオンさせることにより、オン状態を順に転送させ、
発光のためのしきい電圧もしくはしきい電流が電気的に制御可能なアノード電極、カソード電極、ゲート電極を有する発光サイリスタ多数個を、列状に配列し、
しきい電圧もしくはしきい電流が電気的に制御可能なアノード電極、カソード電極、ゲート電極を有する制御サイリスタ多数個を、列状に配列し、
前記列状に配列された各制御サイリスタのアノード電極またはカソード電極のうちの一方に、第１のクロックラインを接続し、
前記転送サイリスタのゲート電極を、電圧もしくは電流の一方向性をもつ第１のダイオードを介して、前記制御サイリスタのゲート電極に接続し、
前記制御サイリスタのゲート電極を、電圧もしくは電流の一方向性をもつ第２のダイオードを介して、前記発光サイリスタのゲート電極に接続している、ことを特徴とする自己走査型発光素子アレイ。
【請求項９】
前記制御サイリスタのアノード電極またはカソード電極のうちの一方に、第２のクロックラインをさらに接続し、前記第１のクロックラインと前記第２のクロックラインとが共に発光許可レベルに設定されたときに動作することを特徴とする請求項８記載の自己走査型発光素子アレイ。
【請求項１０】
前記制御サイリスタは２列に配列され、対応するゲート電極間は、電圧もしくは電流の一方向性をもつダイオードにて互いに接続されていることを特徴とする請求項９記載の自己走査型発光素子アレイ。
【請求項１１】
請求項１〜１０のいずれかに記載の自己走査型発光素子アレイを備えることを特徴とする光プリンタヘッド。
【請求項１２】
請求項１１に記載の光プリンタヘッドを備えることを特徴とする光プリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発光素子アレイ、特に光プリンタヘッダ等の書き込み用電源に用いられる自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッダ等の書き込み用光源として利用されている。本発明者らは発光素子アレイの構成要素としてｐｎｐｎ構造を持つ発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号）。
【０００４】
図１に、この自己走査型発光素子アレイの等価回路図を示す。この自己走査型発光素子アレイは、転送素子Ｔ1 〜Ｔ4 、書き込み用発光素子Ｌ1 〜Ｌ4 からなる。シフト部の構成は、ダイオード接続を用いている。ＶGKは電源（通常５Ｖ）であり、負荷抵抗ＲL を経て各転送素子のゲート電極Ｇ1 〜Ｇ3 に接続されている。また、転送素子のゲート電極Ｇ1 〜Ｇ3 は、書き込み用発光素子のゲート電極にも接続される。転送素子Ｔ1 のゲート電極にはスタートパルスφS が加えられ、転送素子のアノード電極には、交互に転送用クロックパルスφ１，φ２が加えられ、書き込み用発光素子のアノード電極には、書き込み信号φI が加えられている。
【０００５】
なお図中、２１，２２，２３，２４は、それぞれ電流制限抵抗を示している。
【０００６】
動作を簡単に説明する。まず転送用クロックパルスφ１の電圧がハイレベルで転送素子Ｔ2 がオン状態であるとする。このとき、ゲート電極Ｇ2 の電位はＶGKの５Ｖからほぼ０Ｖにまで低下する。この電位降下の影響はダイオードＤ2 によってゲート電極Ｇ3 に伝えられ、その電位を約１Ｖに（ダイオードＤ2 の順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤ1 は逆バイアス状態であるためゲート電極Ｇ1 への電位の接続は行われず、ゲート電極Ｇ1 の電位は５Ｖのままとなる。発光サイリスタのオン電位は、ゲート電極電位＋ｐｎ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ２のＨレベル電圧は約２Ｖ（スイッチ素子Ｔ3 をオンさせるために必要な電圧）以上でありかつ約４Ｖ（スイッチ素子Ｔ5 をオンさせるために必要な電圧）以下に設定しておけばスイッチ素子Ｔ3 のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【０００７】
スタートパルスφS は、このような転送動作を開始させるためのパルスであり、スタートパルスφS をＬレベル（約０Ｖ）にすると同時に転送用クロックパルスφ２をＨレベル（約２〜約４Ｖ）とし、転送素子Ｔ1 をオンさせる。その後すぐ、スタートパルスφS はＨレベルに戻される。
【０００８】
いま、転送素子Ｔ2 がオン状態にあるとすると、ゲート電極Ｇ2 の電位は、ＶGK（ここでは５ボルトと想定する）より低下し、ほぼ０Ｖとなる。したがって、書き込み信号φI の電圧が、ｐｎ接合の拡散電位（約１Ｖ）以上であれば、発光素子Ｌ2 を発光状態とすることができる。
【０００９】
これに対し、ゲート電極Ｇ1 は約５Ｖであり、ゲート電極Ｇ3 は約１Ｖとなる。したがって、発光素子Ｌ1 の書き込み電圧は約６Ｖ、発光素子Ｌ3 の書き込み電圧は約２Ｖとなる。これから、発光素子Ｌ2 のみに書き込める書き込み信号φI の電圧は、１〜２Ｖの範囲となる。発光素子Ｌ2 がオン、すなわち発光状態に入ると、発光強度は書き込み信号φI に流す電流量で決められ、任意の強度にて画像書き込みが可能となる。また、発光状態を次の発光素子に転送するためには、書き込み信号φI ラインの電圧を一度０Ｖまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【００１０】
以上のような構成の自己走査型発光素子アレイが作製されたチップは、上述の説明から分かるように、ある時点で発光する発光素子は１個である（１点点灯型）。
【００１１】
以下の説明においては、自己走査型発光素子アレイを、ＳＬＥＤ（Ｓｅｌｆ−ｓｃａｎｎｉｎｇ  ｔｙｐｅ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｅｖｉｃｅ）と略記することがある。
【００１２】
【発明が解決しようとする課題】
１点点灯型のＳＬＥＤをヘッドに組むときに、例えば５６チップのＳＬＥＤを用いる場合について考える。
【００１３】
５６チップのＳＬＥＤを駆動するには、転送用の信号線は、全チップ共通でよく（φ１，φ２，φS ，ＶGK，ＧＮＤ）、各チップへの発光のためのデータ書き込みのために、次の方法があった。
（１）Ｎ本のデータ線上に、Ｍチップ分のデータを時系列的に送り、専用の駆動ＩＣで、それぞれのＳＬＥＤチップに振り分ける。例えば、７本の信号線に８チップ分のデータを乗せる場合、専用駆動ＩＣのためのタイミング信号線が３本程度必要となり、前述の転送用信号線とあわせて１６本（７＋３＋６）の配線となる。
（２）５６本のデータ線を使って、各データ線に対応するＳＬＥＤチップへのデータを乗せる。この場合は、全部で６２本（５６＋６）の配線となる（ドライバＩＣを乗せないヘッドの場合）。
（３）発光点の数を各チップ１点ではなく、２チップあたり１点にする。このことによって、データ線の数を半分の２８本に減らせられる。ただし、場合によっては、２チップのうちのどちらのチップを選ぶかを決めるため、信号線が１本増える。したがって、配線数は３５本（２８＋６＋１）となる。さらに、４チップあたり１点にすると、配線数は２３本（１４＋６＋３）となる（ドライバＩＣを乗せないヘッドの場合）。
【００１４】
しかし、（１）の方法では、専用のＩＣが必要であり、ヘッドの構成が複雑となり、小型化が難しい。（２），（３）の方法では、ヘッド内にドライバＩＣを内蔵せずに、ＳＬＥＤと抵抗器のみの構成が可能である。しかし（２）の方法は、配線数が多いため、使いにくい。また（３）の方法は、同時に発光できる発光点の数が減る、すなわち、発光デューティーが減るため、等価的に光出力が低下することになる。
【００１５】
そこで、本発明の目的は、複数個のチップの発光のためのデータを時系列的に多重化でき、少ない配線数でデータのチップへの書き込みができる自己走査型発光素子アレイを提供することにある。
【００１６】
【課題を解決するための手段】
本発明によれば、ＳＬＥＤチップに、φI 信号が入ったときに発光するか、しないかをコントロールする端子を設ける。このことにより、汎用のシフトレジスタＩＣを使うことにより、１本のデータ線に複数チップの発光のためのデータを多重化して乗せられるようになる。さらに、このコントロール端子に１ビット分のメモリ（ラッチ回路）を集積することにより、ＳＬＥＤと抵抗器のみでヘッドを構成できる。
【００１７】
【発明の実施の形態】
【００１８】
【実施例１】
図２は、本発明のＳＬＥＤの実施例１を示す等価回路図である。
【００１９】
この実施例は、図１に示した従来のシフト部と発光部が分離された１点点灯型ＳＬＥＤに、発光許可ライン１５を設けた構造を有している。発光許可ライン（データ線）１５は、ドライバ回路４０の発光許可用ドライブ出力端子４５に接続されている。なお、ドライバ回路４０において、４１はφ１用ドライバ出力端子、４２はφ２用ドライバ出力端子、４３はφS 用ドライバ出力端子、４４はφI 用ドライバ出力端子、７０は裏面電極用出力端子を示している。また、１０は裏面電極、１１はφ１クロックライン、１２はφ２クロックライン、１３はφS クロックライン、１４はφI クロックラインを示している。
【００２０】
発光許可ライン１５は、抵抗Ｒnbを介して発光素子Ｌn のゲートに接続される。また、発光素子Ｌn のゲートは、同時に抵抗Ｒnaを介して転送素子Ｔn のゲートに接続されている。
【００２１】
いま、簡単のために、３端子発光サイリスタのオン条件が次の式で表されるとする。
【００２２】
ＶA ―ＶG ＞ＶD
ただし、ＶA はアノード電圧、ＶG はゲート電圧、ＶD はｐｎ接合の順方向電圧である。さて、いま、ｎ番目の転送素子Ｌn がオン状態にあるとする。転送素子Ｔn のゲート電圧はほぼ基板電圧＝０Ｖになる。この状態で、発光許可ライン１５を＋５Ｖ（＝Ｈレベル）とすると、発光素子Ｌn のゲート電圧は、Ｒna＝Ｒnbであるとすると、２．５Ｖとなる。一方、発光許可ライン１５を０Ｖ（＝Ｌレベル）とすると、発光素子Ｌn のゲート電圧は０Ｖとなる。このため、発光許可ライン１５のレベルによって、発光素子Ｌn のオン電圧は、２．５Ｖ＋ＶD （発光許可ライン１５がＨ）、ＶD （発光許可ライン１５がＬ）となる。そこで、φI 用ドライバ出力端子４４のＨレベルを、２．５Ｖ＋ＶD とＶD との間に選ぶことによって、発光素子Ｌn の点／滅の状態を発光許可ライン１５上のデータでコントロールできる。このようなデータは、ドライバ回路４０のドライバ出力端子４５から与えられる。
【００２３】
ＲnaとＲnbの選び方は、ＲnaをＲnbよりも小さく選ぶと、発光許可ライン１５がＨのときの発光素子Ｌn のゲート電圧が高くなるため、φI ライン１４のＨレベルを高くすることができる。しかし、発光許可ライン１５がＬのときは発光素子Ｌn と発光素子Ｌn+1 の差が小さくなる。一方、ＲnaをＲnbよりも大きく選ぶと、逆の傾向となる。このため、Ｒna／Ｒnbの比率は１／５〜５の範囲で選ぶとよい。また、抵抗Ｒnbは発光素子Ｌn のオフ時にゲート電荷を速やかに放電するという、従来型ＳＬＥＤのＲL にあたる働きがあるので、大きくすると動作が遅くなる。
【００２４】
この回路の特徴は、前述したように、発光許可ライン１５を設け、２個の抵抗器Ｒna，Ｒnbを使って、発光許可ラインとシフト部のゲートの平均値（抵抗器Ｒna≠Ｒnbの場合は、重み付け平均）を発光部のゲートに印加する点にある。
【００２５】
このような回路構成を採る理由は、従来のＳＬＥＤでは、各チップに１本または複数本のφI ラインがあり、このラインに電流を流すかどうかで、発光／非発光を決めていた。このため、φI ラインの数だけ大きな電流の取れる電流バッファ回路が必要であった（例えば、１ヘッドに６０ＳＬＥＤを使い、各ＳＬＥＤに１本ずつのφI 端子があると、６０個のバッファが必要）。しかし、発光許可ラインを設けることによって、発光のコントロールを高入力インピーダンスの電圧信号で行えるため、原理的には、大きな電流の取れる電流バッファ回路は１個で済むため、回路の簡略化が可能となる。もちろん、電流値によっては、複数のブロックに分け、電流バッファを各ブロックに１個ずつ割り当てても良い。
【００２６】
実施例１のＳＬＥＤをＧａＡｓ基板上に集積した例を図３に示す。図３（ａ）は平面図、図３（ｂ）はｘ−ｙ断面図である。３１０はシフト部を、３２０は発光部を示す。
【００２７】
ｎ型基板４００上に、ｎ型層４０２，ｐ型層４０４，ｎ型層４０６，ｐ型層４０８が順次積層されて、ｐｎｐｎ構造が形成されている。ｐ型層４０８上には、ｐ型層用オーミック電極４１０が形成され、ｎ型層４０６上には、ｎ型層用オーミック電極４１２が形成されている。これら電極は、絶縁膜４２０に設けられたスルーホールを介して、配線に接続されている。図中、１１はφ１クロックライン、１１２はφ２クロックライン、１１３はスタート端子、１１４はφI クロックライン、１１５は発光許可ライン、１２１は配線である。
【００２８】
また、１２５はクロスアンダー配線、１２６はクロスアンダー配線用島、２０１は結合ダイオード（アノード）、２０３，２０９はゲート電極、２０５，２０７は転送素子のアノード、２１１は発光素子のアノード、３００は抵抗である。
【００２９】
発光許可ライン１５は、ｎｐｎ構造の島１２６の上に置かれたクロスアンダー配線１２５で実現されている。
【００３０】
【実施例２】
図４は、本発明のＳＬＥＤの実施例２を示す等価回路図である。この実施例２は、実施例１の抵抗Ｒnbを、ダイオードＤpnに変えた例である。その他の構成は、実施例１と同じである。
【００３１】
このような回路構成を採る理由は、ダイオードにすることによって、ｎ番目のシフト部および発光部のゲート電圧ＶＴn ，ＶＬn の電圧の差が、２．５Ｖから、４Ｖに広がり、より安定した動作が可能となる（表１参照）。また、集積回路では、抵抗値の大きな抵抗器よりもダイオードの方が素子面積が小さくなる場合があり、メリットとなる。
【００３２】
以下の表１は、実施例１と実施例２のそれぞれについて、シフト部ゲート電圧ＶＴn ，発光部のゲート電圧ＶＬn と、発光許可ライン１５のレベルとを示す。表１では、オンしているサイリスタのゲート電圧を０Ｖ、ダイオードの立ち上がり電圧を＋１Ｖとして計算した。
【００３３】
【表１】
0004411723.tif 000002
【００３４】
【実施例３】
図５は、本発明のＳＬＥＤの実施例３を示す等価回路図である。この実施例３では、図２の実施例１の発光素子アレイにラッチ用素子（３端子発光サイリスタ）８０を設けている。そのカソードは接地され、アノードはラッチ用端子１７に接続されている。また、ラッチ用端子８０は、抵抗２７を経て、ドライバ回路４０のラッチ用ドライバ出力端子４７に接続されている。
【００３５】
発光許可ライン１５は、ラッチ用素子８０のゲートに接続されている。ラッチ用素子８０のゲートは、抵抗２５を介してドライバ回路４０の発光許可ドライバ出力端子４５に接続されている。
【００３６】
いま、出力端子４５を基板電位（Ｌ）とし、さらに出力端子４７をＨレベルにすると、ラッチ用素子８０がオンする。この後、出力端子４５をＨとしても、ラッチ用素子８０はオン状態を保持し発光許可ライン１５がほぼ０Ｖとなり、シフト部で選ばれた発光素子Ｌn が点灯できる。一方、出力端子４５がＨの状態では出力端子４７がＨとなってもラッチ用発光素子８０はオンできず、シフト部で選ばれた発光素子Ｌn は点灯できない。
【００３７】
以上のように本実施例によれば、ラッチ用素子８０をオンすることによって、発光許可ライン１５のＨまたはＬの状態をラッチすることができる。
【００３８】
なお、ラッチ用素子を設けることは、図４の第２の実施例にも適用することができる。
【００３９】
以上のような回路構成を採る理由は、実施例１（または実施例２）では、発光許可ラインへの電圧信号を与える回路側にラッチ回路が必要であった。これは、発光中に発光許可ラインのレベルが「禁止（Ｈ）」から「許可（Ｌ）」に変化すると、変化したとたんにＬとなった素子が発光してしまうため、発光中は、発光許可ラインの信号レベルを維持する必要があるためである。そこで、このラッチ機能をＳＬＥＤ側に持たせることにより、ドライブ回路を簡略にできる。
【００４０】
【実施例４】
図６は、本発明のＳＬＥＤの実施例４を示す等価回路図である。この実施例４は、図５の実施例３に第２の発光許可ライン１６を設け、２つの発光許可出力のＡＮＤをラッチ用素子に書き込むようにしている。
【００４１】
図６に示すように、第１の発光許可ライン１５を、ラッチ用素子８０のゲートに接続し、ラッチ用素子８０のゲートは、抵抗２５を介して駆動回路４０の第１の発光許可用ドライバ出力端子４５に接続され、および抵抗２６，第２の発光許可ライン１６を介して駆動回路４０の第２の発光許可用ドライバ出力端子４６に接続されている。
【００４２】
出力端子４５，４６のレベルによって、ラッチ用素子８０のゲート電圧は、Ｈ＝５Ｖ，Ｌ＝０Ｖとして（抵抗器２５と２６の値が等しいとして）、次表のようになる。
【００４３】
【表２】
0004411723.tif 000003
【００４４】
実施例１と同様、出力端子４７のＨレベルをＶD と（ＶD ＋２．５Ｖ）の間に選ぶことによって、出力端子４５と出力端子４６の両方がＬとなったときのみラッチ用素子８０はオンできるようになる。
【００４５】
なお、第１および第２の発光許可ラインを設けることは、図４の実施例２にも適用することができる。
【００４６】
以上のような回路構成によれば、２本の発光許可ラインを設け、そのＡＮＤをラッチすることができる。このため、この２本をマトリクス状に配線することにより、ヘッドから取り出す発光許可用の信号線を減らすことができる。例えば、６０個のＳＬＥＤの発光をコントロールするには６０本の発光許可ライン信号線が必要であるが、６×１０のマトリクスを組むことによって１６本の信号線でコントロールできるようになる。
【００４７】
なお、本実施例では、２個の抵抗器を用いて、ＡＮＤを取ったが、ダイオード・ダイオードロジックを用いてＡＮＤを取ってもよい。
【００４８】
図７は、ダイオード・ダイオードロジックを用いた変形例を示す。図６の抵抗器２５，２６の代わりに、ダイオード９２５，９２６を用いる。この場合、抵抗器９９９が必要となる。駆動回路４０の端子４５，４６が共にＬとなったときだけラッチ用素子８０のゲートは０Ｖとなり「オン＝発光許可」、いずれかがＨとなると、＋４Ｖで、「オフ＝発光禁止」の状態が素子８０にラッチされる。
【００４９】
【実施例５】
図８は、本発明のＳＬＥＤの実施例５を示す等価回路図である。この実施例５は、図６の実施例４に第２のラッチ用素子（３端子発光サイリスタ）８１を設け、発光部の発光素子が点灯中に第１のラッチ用素子８０にデータを書き込み、消灯中に第２のラッチ用素子８１にデータを移すようにしている。
【００５０】
第２のラッチ用素子８１は、アノードが抵抗３１を介して、ドライバ回路４０のラッチ用ドライバ出力端子５１に接続されている。ラッチ用素子８０および８１のゲート間は、ダイオードＤで接続されている。また、第２のラッチ用素子８１のゲートは、抵抗を介して、ドライバ回路４０のＶGK用出力端子６０に接続されている。
【００５１】
このような回路構成を採る理由は、ラッチ用素子が１個しかないと、発光中にラッチの内容を書き換えることができないため、ラッチにデータを書き込む時間を別に設けなければならず、発光時間が小さくなるという問題点がある。そこで、発光中に発光許可ラインのデータ状態を保持する機能を素子８１に任せ、素子８０は発光中に次のタイミングのデータ書き込みを行う。このことによって、発光時間中にデータ書き込みができ、発光時間を大きく取ることができる。
【００５２】
【実施例６】
図９は、本発明のＳＬＥＤの実施例６を示す等価回路図である。この実施例６は、第１のラッチ用素子８０，第２のラッチ用素子８１，第３のラッチ用素子８２（いずれも３端子発光サイリスタ）を備え、これらラッチ用素子のゲートは、抵抗を介して、ドライバ回路４０のＶGK用出力端子６０に接続されている。さらにラッチ用素子のゲート間は、ダイオードにより接続されている。
【００５３】
このＳＬＥＤチップは、第２のラッチ用素子８１のゲートにダイオードを介して接続されたデータ出力端子５５を備えている。このデータ出力端子５５を次段ＳＬＥＤチップの発光許可ライン１５にカスケードに接続することで、発光のためのデータをパラレルで各チップに書き込み、書き込み終了後、第３のラッチ用素子８２にデータを移し、発光状態に反映させる。発光中に、次のパラレルデータを書き込む。
【００５４】
このような回路構成を採る理由は、データ出力端子５５をライン１５に接続することで、サイリスタ８０と８１がチップ数分繰り返される構造は、複数点灯ＳＬＥＤと同じである。つまり、複数点灯ＳＬＥＤ上に画像データを書き込み、このデータに応じて各チップの発光／非発光を行う。なお、サイリスタ８２は発光時間中この画像データを保持する（実施例５の第２のラッチ用素子と同じ働き）。この方式では、画像データをシリアルで送り、ＳＬＥＤチップのみでパラレルデータに展開できるので、原理的にはチップ数に関わらず１本の信号線で駆動できる。
【００５５】
【実施例７】
図１０は、本発明のＳＬＥＤの実施例７を示す等価回路図である。この実施例７は、実施例６の発光部を２相化し、１チップあたり２発光点をコントロールできるようにしている。
【００５６】
すなわち、発光許可ライン１５および第１，第２，第３のラッチ素子列を、（８０ａ，８１ａ，８２ａ），（８０ｂ，８１ｂ，８２ｂ）のように２相化し、図１０において上側のラッチ素子列のデータ出力端子は、下側のラッチ素子列のデータ入力端子に接続されている。また、上側の発光部は、シフト部および上側の発光許可ラインに接続され、下側の発光部は、シフト部および下側の発光許可ラインに接続されている。
【００５７】
本実施例によれば、発光許可ラインを２本設けることにより、１個のＳＬＥＤ上で２発光点の点灯／非点灯をコントロールできる。この２本の発光許可ラインを実施例６と同様な方法でコントロールする。
【００５８】
データ出力端子５５を発光許可ライン１５に接続することで、サイリスタ８０ａ，８１ａ，８０ｂ，８１ｂがチップ数分繰り返される構造は、複数点灯ＳＬＥＤと同じである。つまり複数点灯ＳＬＥＤ上に画像データを書き込み、このデータに応じて各チップ上の２本の発光許可ラインラッチ用素子８２ａ，８２ｂに発光／非発光のデータを書き込む。
【００５９】
【実施例８】
図１１は、本発明のＳＬＥＤの実施例８を示す等価回路図である。この実施例８は、実施例１の発光許可ラインを実現する別の方法であり、従来のシフト部と発光部が分離された１点点灯型ＳＬＥＤの、発光部とシフト部との間に、シフト部からの信号をコントロールする部分を設けたものである。
【００６０】
シフト部の転送素子Ｔn のゲートから、ダイオードＤanを介して、コントロール部の制御素子（３端子発光サイリスタ）Ｍn のゲートに接続される。同様に、コントロール部の制御素子Ｍn のゲートは、ダイオードＤbnを介して発光部の発光素子Ｌn に接続される。コントロール部の制御素子のアノードはコントロール部クロックライン１８に接続されている。クロックライン１８は、抵抗２８を介して、ドライバ回路４０のコントロール部クロックラインドライバ出力端子４８に接続されている。
【００６１】
また、シフト部，コントロール部，発光部の各３端子発光サイリスタのゲートは、それぞれ負荷抵抗を介して、ドライバ回路のＶGK用出力端子６０に接続されている。
【００６２】
いま、シフト部の転送素子Ｔn がオンしている状態で、コントロール部クロックラインドライバ出力端子４８がＬの場合、制御素子Ｍn はオフしている。このとき、発光素子Ｌn のオン条件は、おおよそ
Ｖ（４４）＞３ＶD
である。ここで、Ｖ（番号）は、番号の表す端子の電圧を表している。すなわちＶ（４４）は、φI 用ドライバ出力端子４４の電圧である。またＶD は、３端子発光サイリスタおよびダイオードのｐｎ接合の順方向電圧である。
【００６３】
一方、出力端子４８がＨのとき、制御素子Ｍn はオンできる。このため、発光素子Ｌn のオン条件は、
Ｖ（４４）＞２ＶD
となる。従って、φI 用ドライバ出力端子４４のＨレベルを２ＶD と３ＶD の間に選ぶことにより、出力端子４８のレベルにより、シフト部の指定する発光点の点／滅をコントロールできる。
【００６４】
【実施例９】
図１２は、本発明のＳＬＥＤの実施例９を示す等価回路図である。この実施例９は、実施例８と実施例４との組み合わせに係るものであり、実施例８のコントロール部クロックライン１８に抵抗２８に並列に抵抗２９を設け、ドライバ回路４０のコントロール部クロックラインドライバ出力端子４９に接続した。
【００６５】
転送素子Ｔn がオン状態にあるとき、制御素子Ｍn のオン条件は、
Ｖ（１８）＞２ＶD
である。したがって、出力端子４８と４９が共にＨの時にはこの条件を満たし、いずれかもしくは両方がＬの時にはこの条件からはずれるように出力端子４８および４９のＨレベルを選ぶ。
【００６６】
このことにより、出力端子４８と４９の出力のＡＮＤを取った結果によって、発光部の点／滅状態をコントロールできる。
【００６７】
【実施例１０】
図１３は、本発明のＳＬＥＤの実施例１０を示す等価回路図である。この実施例１０は、実施例８の方式の発光許可ラインで、実施例５のような、データ書き込みとラッチの機能を分けた構造にした例であり、具体的には、実施例８のコントロール部を２段に増やしたものである。図１３において、下段のコントロール部は、第２のコントロール部クロックライン２０と、制御素子（３端子発光サイリスタ）Ｎn とよりなる。クロックライン２０は、抵抗３０を介して、ドライバ回路４０のコントロール部クロックラインドライバ出力端子５０に接続されている。
【００６８】
転送素子Ｔn がオン状態の時、制御素子Ｍn のオン条件は、上述の通り、
Ｖ（１８）＞２ＶD
である。また、転送素子Ｔn がオン状態で制御素子Ｍn がオフ状態の時に制御素子Ｎn がオンするには、
Ｖ（２０）＞３ＶD
であり、さらに、発光素子Ｌn のオン条件は、
Ｖ（１４）＞４ＶD
となる。
【００６９】
一方、転送素子Ｔn ，制御素子Ｍn 共にオン状態であると、制御素子Ｎn ，発光素子Ｌn のオン条件は、
Ｖ（２０）＞２ＶD
Ｖ（１４）＞３ＶD
となる。
【００７０】
さらに、転送素子Ｔn ，制御素子Ｍn ，制御素子Ｎn がオンしていれば、発光素子Ｌn のオン条件は、
Ｖ（１４）＞２ＶD
となる。
【００７１】
結局、Ｈレベルを２ＶD と３ＶD の間に選ぶことで、出力端子４８および５０を同時にＨにしたときのみ、発光素子Ｌn はオンできるようになる。従って、実施例９と同様に出力端子４８と５０の出力のＡＮＤを取った結果によって、発光部の点／滅をコントロールできる。
【００７２】
以上の実施例８〜１０は、発光許可ラインを実施例１〜５とは、別の方法で実現した例である。本発明の特徴は、発光許可ラインを設けることにあり、この発光許可ラインのデータを、書き込み・保持する機能を発光サイリスタで実現したのがこれらの実施例である。
【００７３】
【実施例１１】
図２の実施例１または図４の実施例２のＳＬＥＤチップ８個のアレイを駆動する回路例を、図１４に示す。この回路は、８ビット・シリアル入力／パラレル出力シフトレジスタＩＣ７００を備えている。このシフトレジスタＩＣ７００には、シリアルデータ入力端子５５０，クロック入力端子５６０，リセット端子５７０が接続されている。
【００７４】
シリアルデータ入力端子５５０から入った８ビットのシリアル信号はシフトレジスタＩＣ７００によって、８ビットのパラレルデータＱA 〜ＱH に展開される。発光許可ライン１５はＬレベルが許可なので、シフトレジスタの出力をＮＯＴゲート７１０で反転し、信号線５４０を経てそれぞれのＳＬＥＤチップ６００の発光許可ライン１５に接続する。
【００７５】
図中、５１１はφ１ラインバスライン、５１２はφ２ラインバスライン、５１３はφS ラインバスライン、５１４はφI ラインバスラインであり、これらバスラインは、φ１ライン抵抗５２１，φ２ライン抵抗５２２，φS ライン抵抗５２３，φI ライン抵抗５２４を経て、それぞれＳＬＥＤチップ６００に接続されている。また５００は、裏面電極バスラインを示している。
【００７６】
この構成により、８ビットのシリアルシフトレジスタＩＣ７００を使って、１本のデータ線に８個のＳＬＥＤの発光のためのデータを多重化して乗せられるようになる。そして、８個のＳＬＥＤを８本の信号線５４０で駆動可能となる。
【００７７】
【実施例１２】
図５の実施例３のＳＬＥＤチップ８個のアレイを駆動する回路例を、図１５に示す。この回路は、実施例１１と同じ８ビット・シリアル入力／パラレル出力シフトレジスタＩＣ７００を備えている。
【００７８】
コントロール端子の付いたものＮＯＴゲート７２０を使い、ラッチ端子バスライン５８０を設けた。６１０は、ＳＬＥＤチップを示す。その他の構成は、図１４の実施例１１と同じである。したがって、同一の構成要素には、同一の参照番号を付して示している。
【００７９】
この構成では、シフトレジスタＩＣ７００で展開したデータをラッチ用素子８０が保持する。一方、一度データを書き込んだ後は、ＮＯＴ回路７２０をハイインピーダンスにして、シフトレジスタＩＣ７００のパラレルデータＱA 〜ＱH を書き直す。これは、シフトレジスタＩＣ７００によるデータ処理中も関係なくＳＬＥＤを動作できるという特徴がある。
【００８０】
【実施例１３】
図６の実施例４のＳＬＥＤチップ複数個をＸ行Ｙ列の二次元に配列したアレイを駆動する回路例を、図１６に示す。
【００８１】
二次元に配列された複数個のチップ６２０に対し、発光許可ライン１５，１６をＸ行Ｙ列のマトリクス状に結線する。図中、５３０は発光許可用列ドライバ行き信号線群、５４０は発光許可用行ドライバ行き信号線群である。発光許可ライン１５と１６が同時にＨになったＳＬＥＤチップ６２０のみラッチ用素子８０がオンできる。
【００８２】
まず、ラッチ端子バスライン５８０をＨ状態にする。次に、Ｘ行Ｙ列のチップのラッチ用素子をオンさせるには、Ｘ行およびＹ列のライン５３０，５４０をＬとする。このときＸ行Ｙ列ＳＬＥＤのラッチ用素子８０がオンする。これにより発光許可ライン１５のレベルをラッチする。すなわち、データを書き込む。引き続き、Ｗ行Ｚ列を指定する。これを繰り返し、すべての所望のラッチ用素子８０をオンさせる。その後、φI バスライン５１４をＨとすると、所望のＳＬＥＤチップの発光点のみ点灯できる。次に、ラッチ端子バスライン８０をＬにすることによって、書き込まれたデータを消去し、再びＨにして、次のデータを書き込む。
【００８３】
【実施例１４】
実施例１３の列ドライバにシフトレジスタＩＣを用いる例を、図１７に示す。シフトレジスタＩＣは、図１４に示した８ビット・シリアル入力／パラレル出力シフトレジスタ７００と同じである。
【００８４】
【実施例１５】
図９の実施例８のＳＬＥＤチップ８個のアレイを駆動する回路例を図１８に示す。８ビット・シリアル入力／パラレル出力レジストＩＣ７００を用いる。コントロール部クロックライン１８はＨレベルが点灯許可であるので、ＮＯＴ回路は使用しない。
【００８５】
このような回路によれば、１本のデータ線に、８個のＳＬＥＤの発光のためのデータを多重化して乗せ、８個のＳＬＥＤを８本の信号線で駆動可能となる。
【００８６】
【実施例１６】
図９の実施例６のＳＬＥＤチップ５個のアレイを駆動する回路例を、図１９に示す。図中、５１５はＶGKラインバスライン、５５１はデータ入力、５５２は第１のラッチライン、５５３は第２のラッチライン、５５４は第３のラッチラインである。データ入力５５１は、図９に示すドライブ回路４０の発光許可用ドライバ出力端子４６に相当している。
【００８７】
駆動波形を図２０に示す。データ５５１は、各チップ６６０のラッチ用素子に展開され、５個のデータが順次、各チップのラッチ用素子８１に蓄えられる。次に第３のラッチライン５５４をＨにすることで、ラッチ用素子８２にこのデータを移す。シフト部が指定する発光点を点灯させるかどうかは、このラッチ用素子８２の状態で決まる。発光点が点灯中に、次のデータ列を読み込んでいく。
【００８８】
【実施例１７】
実施例７のＳＬＥＤチップ５個のアレイを駆動する回路例である。この回路例は、実施例１６で示した図１９と同じである。
【００８９】
駆動波形の例を図２１に示す。各チップ２ビット分のデータをデータ入力５５１から書き込む。
【００９０】
ここでは、２ビット分を例にとったが、３ビット以上のチップも構成可能である。
【００９１】
【実施例１８】
図１２の実施例９のＳＬＥＤチップを使って、１０個のチップを駆動する回路例を、図２２に示す。
【００９２】
実施例１４と同様な動作である。ただし、チップ６４０の選択は、シフトレジスタＩＣ７００の出力と、信号ライン５４０との両方がＨのチップが選ばれる。
【００９３】
【実施例１９】
図１２の実施例１０のＳＬＥＤチップ複数個をＸ行Ｙ列の二次元配列したアレイを駆動する回路例を、図２３に示す。図１７において、ラッチ端子バスライン５８０のない構造と同じになる。
【図面の簡単な説明】
【図１】従来の自己走査型発光素子アレイの等価回路図である。
【図２】本発明の自己走査型発光素子アレイの実施例１を示す等価回路図である。
【図３】図１の実施例１の自己走査型発光素子アレイをＧａＡｓ基板上に集積した例を示す図である。
【図４】本発明の自己走査型発光素子アレイの実施例２を示す等価回路図である。
【図５】本発明の自己走査型発光素子アレイの実施例３を示す等価回路図である。
【図６】本発明の自己走査型発光素子アレイの実施例４を示す等価回路図である。
【図７】実施例４の変形例を示す等価回路図である。
【図８】本発明の自己走査型発光素子アレイの実施例５を示す等価回路図である。
【図９】本発明の自己走査型発光素子アレイの実施例６を示す等価回路図である。
【図１０】本発明の自己走査型発光素子アレイの実施例７を示す等価回路図である。
【図１１】本発明の自己走査型発光素子アレイの実施例８を示す等価回路図である。
【図１２】本発明の自己走査型発光素子アレイの実施例９を示す等価回路図である。
【図１３】本発明の自己走査型発光素子アレイの実施例１０を示す等価回路図である。
【図１４】実施例１または実施例２のチップを使って、複数のチップを駆動する回路例を示す図である。
【図１５】実施例３のチップを使って、複数のチップを駆動する回路例を示す図である。
【図１６】実施例４のチップを使って、複数のチップを駆動する回路例を示す図である。
【図１７】実施例１３の列ドライバにシフトレジスタＩＣを用いる例を示す図である。
【図１８】実施例８のチップを使って、複数のチップを駆動する回路例を示す図である。
【図１９】実施例６のチップを使って、複数のチップを駆動する回路例を示す図である。
【図２０】実施例１６の駆動波形を示す図である。
【図２１】実施例１７の駆動波形を示す図である。
【図２２】実施例９のチップを使って、複数のチップを駆動する回路例を示す図である。
【図２３】実施例１０のチップを使って、複数のチップを駆動する回路例を示す図である。
【符号の説明】
１０  裏面電極
１１  φ１クロックライン
１２  φ２クロックライン
１３  φS クロックライン
１４  φI クロックライン
１５  発光許可ライン
１７  ラッチ端子
１８  コントロール部クロックライン
８０，８１，８２  ラッチ用素子
４０  ドライバ回路
４１  φ１用ドライバ出力端子
４２  φ２用ドライバ出力端子
４３  φS 用ドライバ出力端子
４４  φI 用ドライバ出力端子
４５  発光許可用ドライバ出力端子
５５  データ出力端子
７０  裏面電極用出力端子
６００，６１０，６２０  ＳＬＥＤチップ
７００  シフトレジスタＩＣ
７１０  ＮＯＴゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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