(57)【特許請求の範囲】
【請求項１】
アナログ制御電圧信号を生成する制御信号生成回路と、
該制御信号生成回路の出力ノードに接続された、該アナログ制御電圧信号に応じて動作する被制御回路と、
前記出力ノードと電源電圧との間に接続された、該出力ノードの電位安定化用コンデンサと、
所定のパワーダウン信号に応じて前記出力ノードを所定の電位に固定することにより前記コンデンサに蓄積された電荷を放電するとともに前記被制御回路の動作を停止させるスリープ回路と、
前記パワーダウン信号の解除を受けて前記出力ノードとグラウンドとの間に接続され、前記コンデンサを充電する充電経路を形成するダイオードを有する充電回路とを備えたことを特徴とする電位制御回路。
【請求項２】
前記充電回路が、前記コンデンサへの充電を開始した後、該コンデンサの電圧が所定電圧に近づいたことをもって、前記充電経路を切断し、前記ダイオードを前記出力ノードと前記電源電圧との間に接続することによって、充電を停止するものであることを特徴とする請求項１記載の電位制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ制御電圧信号を生成する制御信号生成回路の出力ノードの電位を制御する電位制御回路に関する。
【０００２】
【従来の技術】
従来より、アナログ回路を構成するにあたり、そのアナログ回路の性能を補償するために、電位を高精度に安定して維持する必要性があるノードに、比較的大きな容量を有するコンデンサを接続するということが行なわれている。
【０００３】
図３は、電流セル型のＤＡコンバータを構成するアナログ回路部を示す図である。
【０００４】
図３に示す、電流セル型のＤＡコンバータを構成するアナログ回路部１００には、オペアンプ１１と、そのオペアンプ１１の出力ノードＡと電源ＶDDとの間に並列に配置されたコンデンサ１２およびＰＭＯＳトランジスタ１３が備えられている。コンデンサ１２は、比較的大きな容量を有する。また、アナログ回路部１００には、各ゲートがオペアンプ１１の出力ノードＡに接続された、定電流源を構成する複数のＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３（ここでは、例示的に３つのＰＭＯＳトランジスタを示す）が備えられている。
【０００５】
オペアンプ１１の逆相端子には基準電圧ＶREFが入力され、また正相端子にはＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３を流れる電流Ｉ1，Ｉ2，Ｉ3に基づいて生成されるモニタ電圧ＶMが入力される。さらに、ＰＭＯＳトランジスタ１３には、パワーダウン信号ＰＤ＿が入力される。図３に示すアナログ回路部１００を備えたＤＡコンバータは、パワーダウン信号ＰＤ＿のレベルに応じて、入力されたアナログ信号をディジタル信号に変換する動作モードと、消費電力の低減を図るためのスリープモードとを有する。
【０００６】
動作モードでは、ＰＭＯＳトランジスタ１３のゲートに‘Ｈ’レベルのパワーダウン信号ＰＤ＿が入力されて、ＰＭＯＳトランジスタ１３はオフ状態にされる。この状態において、オペアンプ１１は、モニタ電圧ＶMが基準電圧ＶREFと等しくなるように、そのオペアンプ１１によって生成されるアナログ制御電圧信号ＶＢＩＡＳでＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３に流れる電流Ｉ1，Ｉ2，Ｉ3を制御する。ここで、オペアンプ１１の出力ノードＡには、比較的大きな容量を有するコンデンサ１２が接続されているため、例えば電源変動やノイズ等に対してその出力ノードＡの電位を安定に保つことができる。
【０００７】
一方、スリープモードでは、ＰＭＯＳトランジスタ１３のゲートに‘Ｌ’レベルのパワーダウン信号ＰＤ＿が入力される。すると、ＰＭＯＳトランジスタ１３がオン状態になり、ＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３のゲートには、電源電圧ＶDDが入力される。これにより、ＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３が全てオフ状態になり、これらＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３に流れている電流Ｉ1，Ｉ2，Ｉ3が遮断される。このようにして、アナログ回路部１００を備えたＤＡコンバータの低消費電力化が図られる。
【０００８】
【発明が解決しようとする課題】
近年、電子機器の益々の携帯化に伴い、低消費電力化が大きな課題となっている。その対策の１つとして、例えば図３に示すアナログ回路部１００を備えたＤＡコンバータのように、ＤＡ変換が行なわれない時間帯ではスリープモードに移行することにより低消費電力化が図られている。
【０００９】
図３に示すアナログ回路部１００を備えたＤＡコンバータでは、スリープモードから動作モードへの移行にあたり、スリープモードにおいて放電されたコンデンサ１２の電荷を充電して出力ノードＡを所定の電位に固定する必要がある。しかし、このコンデンサ１２は、前述したように比較的大きな容量を有するため、オペアンプ１１によりコンデンサ１２が充電されてノードＡの電位が所定の電位に固定されるまでの時間は長く、従ってＤＡコンバータの起動時間が長いという問題がある。この問題を解決するために、オペアンプ１１の駆動能力を高めるということが考えられる。しかし、オペアンプ１１の駆動能力を高めると、動作モードにおいて定常的な消費電力が増加するという問題が発生する。
【００１０】
本発明は、上記事情に鑑み、消費電力を抑えたまま、起動時間の短縮化が図られた電位制御回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成する本発明の電位制御回路は、
（１）アナログ制御電圧信号を生成する制御信号生成回路
（２）その制御信号生成回路の出力ノードに接続された、そのアナログ制御電圧信号に応じて動作する被制御回路
（３）上記出力ノードの電位安定化用コンデンサ
（４）所定のパワーダウン信号に応じて上記出力ノードを所定の電位に固定することにより上記コンデンサに蓄積された電荷を放電するとともに上記被制御回路の動作を停止させるスリープ回路
（５）上記パワーダウン信号の解除を受けて上記コンデンサを充電する、充電経路上に配置されたダイオードを有する充電回路
を備えたことを特徴とする。
【００１２】
本発明の電位制御回路は、充電回路により、パワーダウン信号の解除を受けてコンデンサが急速に充電され、これにより制御信号生成回路の出力ノードが所定の電位に素早く固定される。従って、動作モードでの消費電力を抑えたまま、起動時間の短縮化が図られる。
【００１３】
ここで、上記充電回路は、動作モードでは必要ないため、あるタイミングで充電を停止させる必要があるが、その停止命令は上記コンデンサへの充電を開始した後、そのコンデンサの電圧が所定電圧に近づいたことをもって発することが好ましい。
【００１４】
このように充電回路を制御すると、出力ノードの電位が所定の電位に固定された時点で充電を終了することができ、スリープモードから動作モードへの移行時間を最短にすることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１６】
図１は、本発明の第１実施形態の電位制御回路の回路図である。
【００１７】
図１に示す電位制御回路１０は、電流セル型のＤＡコンバータを構成するアナログ回路部に相当する。この電位制御回路１０には、アナログ制御電圧信号ＶＢＩＡＳを生成するオペアンプ１１（本発明にいう制御信号生成回路に相当）が備えられている。また、この電位制御回路１０には、オペアンプ１１の出力ノードＡに接続された、そのアナログ制御電圧信号ＶＢＩＡＳに応じて動作するＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３（本発明にいう被制御回路に相当）と、その出力ノードＡの電位安定化用コンデンサ１２が備えられている。
【００１８】
さらに、電位制御回路１０には、所定のパワーダウン信号ＰＤ＿に応じて出力ノードＡを所定の電位に固定することによりコンデンサ１２に蓄積された電荷を放電するとともにＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３の動作を停止させるＰＭＯＳトランジスタ１３（本発明にいうスリープ回路に相当）が備えられている。
【００１９】
また、電位制御回路１０には、パワーダウン信号ＰＤ＿の解除を受けてコンデンサ１２を充電する、充電経路上に直列に配置されたダイオード１５とトランスファゲート１６＿２を有する充電回路１６が備えられている。トランスファゲート１６＿２には、トランスファゲート１６＿１が並列に配置されている。これらトランスファゲート１６＿１，１６＿２には、コンデンサ１２への充電を開始した後、そのコンデンサ１２の電圧が所定電圧に近づいたことをもって充電を停止するための制御信号Ｃ，Ｃ＿が入力される。また、オペアンプ１１の逆相端子には基準電圧ＶREFが入力され、正相端子にはＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３を流れる電流Ｉ1，Ｉ2，Ｉ3に基づいて生成されるモニタ電圧ＶMが入力される。
【００２０】
このように構成された電位制御回路１０は、動作モードでは、ＰＭＯＳトランジスタ１３に‘Ｈ’レベルのパワーダウン信号ＰＤ＿が入力される。また、トランスファゲート１６＿１，１６＿２には、‘Ｌ’レベルの制御信号Ｃ，‘Ｈ’レベルの制御信号Ｃ＿が入力される。
【００２１】
ＰＭＯＳトランジスタ１３に‘Ｈ’レベルのパワーダウン信号ＰＤ＿が入力されるため、ＰＭＯＳトランジスタ１３はオフ状態になる。また、トランスファゲート１６＿１，１６＿２には、‘Ｌ’レベルの制御信号Ｃ，‘Ｈ’レベルの制御信号Ｃ＿が入力されるため、トランスファゲート１６＿１，１６＿２はオン状態，オフ状態になる。従って、トランスファゲート１６＿１を経由して電源電圧ＶDDがダイオード１５のカソードに印加される。このため、オペアンプ１１のアナログ制御電圧信号ＶＢＩＡＳは何ら影響を受けることなく、そのオペアンプ１１でモニタ電圧ＶMが基準電圧ＶREFと等しくなるように、定電流源としてのＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３を制御する。このようにして、ＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３に流れる電流Ｉ1，Ｉ2，Ｉ3を、オペアンプ１１によって生成されるアナログ制御電圧信号ＶＢＩＡＳで制御する。
【００２２】
次に、スリープモードについて説明する。このスリープモードでは、ＰＭＯＳトランジスタ１３に‘Ｌ’レベルのパワーダウン信号ＰＤ＿が入力される。尚、トランスファゲート１６＿１，１６＿２に入力される制御信号Ｃ，Ｃ＿は、動作モードの場合と同じである。ＰＭＯＳトランジスタ１３に‘Ｌ’レベルのパワーダウン信号ＰＤ＿が入力されるため、ＰＭＯＳトランジスタ１３はオン状態になる。すると、ＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３のゲートには電源電圧ＶDDが入力される。これにより、ＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３がオフ状態になり、それらＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３に流れている電流Ｉ1，Ｉ2，Ｉ3が遮断される。尚、スリープモードでは、オペアンプ１１もスリープ状態となっており、その出力はハイインピーダンスとなっている。このようにして、図１に示す電位制御回路１０を備えたＤＡコンバータの低消費電力化が図られる。
【００２３】
次に、スリープモードから動作モードに移行する場合について説明する。この場合は、ＰＭＯＳトランジスタ１３に入力されているパワーダウン信号ＰＤ＿が‘Ｌ’レベルから‘Ｈ’レベルに変化し、これによりＰＭＯＳトランジスタ１３がオン状態からオフ状態になる。また、制御信号Ｃ，Ｃ＿が‘Ｈ’レベル，‘Ｌ’レベルに変化し、これによりトランスファゲート１６＿１，１６＿２がオフ状態，オン状態になる。トランスファゲート１６＿２がオン状態になるため、電源ＶDD→コンデンサ１２→ダイオード１５→トランスファゲート１６＿２→グラウンドＧＮＤの経路でコンデンサ１２が急速に充電される。これにより、オペアンプ１１の出力ノードＡの電位が素早く所定の電位に固定される。
【００２４】
さらに、図示しない回路で出力ノードＡの電位が所定の電位に固定されたことを受けて制御信号Ｃ，Ｃ＿が‘Ｌ’レベル，‘Ｈ’レベルに変化する。すると、トランスファゲート１６＿１，１６＿２が再びオン状態，オフ状態になり、上記経路によるコンデンサ１２への充電が停止するとともに、トランスファゲート１６＿１を経由して電源電圧ＶDDがダイオード１５のカソードに再び印加される。
【００２５】
このように、本実施形態では、スリープモードから動作モードに移行するにあたり、コンデンサ１２が急速に充電されて、オペアンプ１１の出力ノードＡの電位が素早く所定の電位に固定される。従って、消費電力を抑えたまま、ＤＡコンバータの起動時間の短縮化が図られる。
【００２６】
ここで、本実施形態におけるダイオード１５について説明する。出力ノードＡの電位安定化用コンデンサ１２の容量は大きく、これに伴いその形状も大きい。従って、ＤＡコンバータを半導体チップ上に形成するにあたり、コンデンサ１２はそのチップ外部に外付けされる場合が多い。その場合、出力ノードＡにはコンデンサ１２を外付けするための外部ピン（チップピン）が必要とされる。一般に、外部ピンは、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電放電）パルスを受けやすく、このＥＳＤパルスにより、外部ピンを介してそのノードＡに接続されている耐圧の弱い部分が破壊されやすい傾向にある。ここで、仮にダイオード１５を備えることなく、ＥＳＤパルスに耐えるためにサイズの大きなトランジスタを用いることが考えられる。しかし、このように大きなサイズのトランジスタはリーク電流の増加を招き、出力ノードＡの電位の安定性に欠ける面がある。
【００２７】
そこで、本実施形態では、以下に述べる理由により、出力ノードＡにダイオード１５が接続された構成が採用されている。一般に、ダイオードは、小面積であってもかなりの大きさの電流を流す能力を持っているため、ＭＯＳトランジスタに比べ、リーク電流の発生原因となる部分が極端に小さい。また、ＥＳＤパルスによる破壊は、一般にゲートとドレインの間や、ドレインコンタクトとサブコンタクトの間等で発生し、ダイオードのように単なるＰＮ接合が破壊されることは極めて少ない。本実施形態では、出力ノードＡにダイオード１５が接続された構成のため、ＥＳＤパルスによる破壊を防止することができる。
【００２８】
図２は、本発明の第２実施形態の電位制御回路の回路図である。
【００２９】
尚、図１に示す電位制御回路１０と同じ構成要素には同一の符号を付して説明する。
【００３０】
図２に示す電位制御回路２０には、定電流源を構成するＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３に並列にＰＭＯＳトランジスタ１４＿０が備えられている。また、このＰＭＯＳトランジスタ１４＿０とオペアンプ１１の正相端子との間に、ＰＭＯＳトランジスタ２１が備えられている。このＰＭＯＳトランジスタ２１には基準電圧ＶREFが入力される。さらに、オペアンプ１１の正相端子とグラウンドＧＮＤの間には、抵抗２２が備えられている。
【００３１】
また、電位制御回路２０には、オペアンプ１１の正相端子，逆相端子に接続されたコンパレータ２３と、一端がコンパレータ２３の出力側に接続されるとともに他端にパワーダウン信号ＰＤ（パワーダウン信号ＰＤ＿の論理が反転された信号）が入力されるエクスクルーシブオアゲート２４と、入力側がエクスクルーシブオアゲート２４の出力側に接続されるとともに出力側がトランスファゲート１６＿１，１６＿２の接続点に接続されたインバータ２５とが備えられている。尚、コンパレータ２３は、オフセットを有する。このオフセットは、その先の素子を考慮して、アナログ制御電圧信号ＶＢＩＡＳがグラウンドＧＮＤ側に行き過ぎないように配慮して設けたものである。
【００３２】
このように構成された電位制御回路２０は、動作モードでは、‘Ｈ’レベルのパワーダウン信号ＰＤ＿が入力されてＰＭＯＳトランジスタ１３はオフ状態になる。一方、エクスクルーシブオアゲート２４には‘Ｌ’レベルのパワーダウン信号ＰＤが入力される。オペアンプ１１からのアナログ制御電圧信号ＶＢＩＡＳは、ＰＭＯＳトランジスタ１４＿０，２１を経由して、そのオペアンプ１１の正相端子にフィードバックされて、オペアンプ１１の正相端子の電圧ＶMが基準電圧ＶREFと等しくなるようにアナログ制御電圧信号ＶＢＩＡＳが調整され、これによりＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３が制御される。また、コンパレータ２３には、それら互いに等しい電圧ＶM，基準電圧ＶREFが入力される。このコンパレータ２３は、前述したようにオフセットを有するため、そのコンパレータ２３から‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号はエクスクルーシブオアゲート２４の一方に入力される。エクスクルーシブオアゲート２４の他方には‘Ｌ’レベルのパワーダウン信号ＰＤが入力されているため、そのエクスクルーシブオアゲート２４から‘Ｌ’レベルの信号が出力され、これによりトランスファゲート１６＿１，１６＿２がオン状態，オフ状態になる。従って、トランスファゲート１６＿１を経由して電源電圧ＶDDがダイオード１５のカソードに印加される。このため、オペアンプ１１のアナログ制御電圧信号ＶＢＩＡＳは何ら影響を受けることなく、そのオペアンプ１１でモニタ電圧ＶMが基準電圧ＶREFと等しくなるように、定電流源としてのＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３を制御する。
【００３３】
一方、スリープモードでは、パワーダウン信号ＰＤ＿，ＰＤが‘Ｌ’レベル，‘Ｈ’レベルにされる。ＰＭＯＳトランジスタ１３には‘Ｌ’レベルのパワーダウン信号ＰＤ＿が入力されるため、そのＰＭＯＳトランジスタ１３はオン状態になり、これによりＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３がオフ状態となり、これらＰＭＯＳトランジスタ１４＿１，１４＿２，１４＿３に流れている電流Ｉ1，Ｉ2，Ｉ3が遮断されて低消費電力化が図られる。また、ＰＭＯＳトランジスタ１４＿０もオフ状態になるため、コンパレータ２３の逆相端子は抵抗２２を介してグラウンドＧＮＤ電位となり、そのコンパレータ２３から‘Ｈ’レベルの信号が出力される。この‘Ｈ’レベルの信号はエクスクルーシブオアゲート２４の一方に入力される。エクスクルーシブオアゲート２４の他方にも‘Ｈ’レベルのパワーダウン信号ＰＤが入力されているため、そのエクスクルーシブオアゲート２４からは‘Ｌ’レベルの信号が出力され続け、トランスファゲート１６＿１，１６＿２のオン状態，オフ状態が維持される。
【００３４】
次に、スリープモードから動作モードに移行する場合について説明する。この場合は、パワーダウン信号ＰＤ＿，ＰＤが‘Ｈ’レベル，‘Ｌ’レベルになる。これにより、ＰＭＯＳトランジスタ１３がオフ状態になる。また、エクスクルーシブオアゲート２４には、‘Ｌ’レベルに変化したパワーダウン信号ＰＤが入力されるため、そのエクスクルーシブオアゲート２４から‘Ｈ’レベルの信号が出力される。これにより、トランスファゲート１６＿１，１６＿２が、オフ状態，オン状態になる。トランスファゲート１６＿２がオン状態になるため、電源ＶDD→コンデンサ１２→ダイオード１５→トランスファゲート１６＿２→グラウンドＧＮＤの経路でコンデンサ１２が急速に充電される。これにより、オペアンプ１１の出力ノードＡの電位が素早く所定の電位に固定される。
【００３５】
さらに、出力ノードＡの電位が所定の電位に固定され、ＰＭＯＳトランジスタ１４＿０，２１を経由してコンパレータ２３の逆相端子に入力されている電圧ＶMが基準電圧ＶREFと等しくなる。コンパレータ２３はオフセットを有するため、そのコンパレータ２３からは‘Ｌ’レベルの信号が出力される。エクスクルーシブオアゲート２４の一方にはこの‘Ｌ’レベルの信号が入力される。また、エクスクルーシブオアゲート２４の他方にも、前述した‘Ｌ’レベルのパワーダウン信号ＰＤが入力されている。従って、エクスクルーシブオアゲート２４から‘Ｌ’レベルの信号が出力されて、トランスファゲート１６＿１，１６＿２がオン状態，オフ状態になり、上記経路によるコンデンサ１２への充電が停止するとともに、トランスファゲート１６＿１を経由して電源電圧ＶDDがダイオード１５のカソードに再び印加される。
【００３６】
このように、本実施形態では、スリープモードから動作モードに移行するにあたり、コンデンサ１２が急速に充電されて、オペアンプ１１の出力ノードＡの電位が素早く所定の電位に固定される。さらに、コンパレータ２３で、出力ノードＡの電位が所定の電位に固定されて安定状態に入ったことが検知された時点で、コンデンサ１２への充電が終了するため、出力ノードＡの電位を所定の電位に精度よく固定することができ、その結果、スリープモードから動作モードへの移行時間が最短のＤＡコンバータを提供できる。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、消費電力を抑えたまま、起動時間の短縮化を図ることができる。また、充電経路上に配置されたダイオードで、ＥＳＤパルスによる破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の電位制御回路の回路図である。
【図２】本発明の第２実施形態の電位制御回路の回路図である。
【図３】電流セル型のＤＡコンバータを構成するアナログ回路部を示す図である。
【符号の説明】
１０，２０，１００    電位制御回路
１１    オペアンプ
１２    コンデンサ
１３，１４＿０，１４＿１，１４＿２，１４＿３，２１    ＰＭＯＳトランジスタ
１５    ダイオード
１６  充電回路
１６＿１，１６＿２    トランスファゲート
２２    抵抗
２３    コンパレータ
２４    エクスクルーシブオアゲート
２５    インバータ
【図１】
0004422287.tif 000002
【図２】
0004422287.tif 000003
【図３】
0004422287.tif 000004