(57)【特許請求の範囲】
【請求項１】
ピン・マルチプレクスモードを用いてＤＵＴへの試験波形を発生する半導体試験装置において、
ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリから受け、同一パターンエッジ信号が連続するときに後続するパターンエッジ信号を消去し、異なるパターンエッジ信号の真に変化するパターンエッジ信号のみを出力する仮想タイミング発生器と、
前記仮想タイミング発生器から伝送された真に変化するパターンエッジ信号を順番に発生させて波形整形器に伝送するタイミング発生器と、
を備える半導体試験装置。
【請求項２】
ピン・マルチプレクスモードを用いてＤＵＴへの試験波形を発生する半導体試験装置において、
ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリから受け、同一のパターンエッジ信号が連続する場合の後続するパターンエッジ（ＥＮＡ）信号と、真に変化するパターンエッジ（ＥＮＡ）信号とを検出し区別して出力するエッジ検出手段と、
前記エッジ検出手段から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを仮想タイミング（ＶＴ）として出力するＥＮＡ−ＶＴ変換手段と、
前記エッジ検出手段から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを処理して、次テスト周期でどのＥＮＡ信号を対応させて発生させるかのエッジ・ポイントを出力するＥＤＧＥ・ＰＴＲと、
前記ＥＤＧＥ・ＰＴＲからのエッジ・ポイント信号に従って、前記ＥＮＡ−ＶＴ変換手段が出力する真に変化するＶＴ信号をタイミング発生器に割り当てるＶＴ選択手段と、
を具備することを特徴とする半導体試験装置。
【請求項３】
前記ＥＤＧＥ・ＰＴＲは、
前記エッジ検出手段からの複数のＥＮＡ信号を受けて、その内の真に変化するＥＮＡ信号を計数するＥＮＡ−ＣＮＴ変換手段と、
前記ＥＮＡ−ＣＮＴ変換手段の計数値と現テスト周期のエッジ・ポイントとを加算する加算器と、
前記加算器の出力をタイミング同期して次テスト周期のエッジ・ポイントとして記憶するレジスタと、
を備えることを特徴とする請求項２記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体試験装置において、ピン・マルチプレクスモードのような高速動作方式を用いて、基準クロックよりも高い繰り返しレートで、テストパターン等を発生させる際の問題点を解決し、よって半導体部品を高いタイミング精度で試験ができるように構成した半導体試験装置に関する。
【０００２】
【従来の技術】
本発明は、ピン・マルチプレクスモードのような高速動作方式を用いて、高速のテストパターン等を発生させる際の、従来技術における問題点を解決した半導体試験装置に関するものである。本発明は特に、パーピン構造の半導体試験装置（パーピン・テスタ）において特に顕著な効果を有し、以下の説明においても、主としてパーピン・テスタに適用された場合を記述している。しかし本発明は、そのようなパーピン・テスタに限定されるものではなく、一般的に用いられている、シェアド・リソース・テスタにおいても、ピン・マルチプレクスモードのような高速動作方式を取る場合には、同様に適用可能である。
【０００３】
本発明の説明において、ピン・マルチプレクスモードとは、半導体試験装置の複数のテスト・チャンネル（テスタピン）から発生されるテスト・パターン（試験信号、あるいはテスト信号とも言う）やストローブ信号を、時間軸上で合成（マルチプレクス）することにより、高速な試験信号やストローブ信号を生成するものである。すなわち、ピン・マルチプレクスモードとは、並列・直列変換に類似した概念である。本発明の記述においては、便宜上２つのテスタピン、例えば、奇数（Odd）ピンと偶数（Even）ピンを使用する場合を示すが、３つ以上のテストピンを合成することもある。パーピン・テスタとは、ＤＵＴ（被測定デバイス）に印加する試験信号等が、各テストピン毎に独立に設定できる機能を持つ半導体試験装置を言う。パーピン・テスタでは、試験装置の主要な内部装置資源（リソース）が、各テスタピンに個別に設けられている。一方、シェアード・リソース・テスタとは、タイミング発生器、リファレンス電圧等の複数のリソースを、全てのテスタピンで共有している半導体試験装置である。
【０００４】
ＩＣやＬＳＩ等の半導体部品（被試験デバイス）を半導体試験装置により試験する場合には、半導体試験装置から被試験デバイスに試験信号を与え、その結果として被試験デバイスから得られる出力信号を、ストローブ信号のタイミングで取り出し、その取り出した出力信号を、あらかじめ半導体試験装置で形成された期待値信号（期待値パターン）と比較して、被試験デバイスの動作の良否を決定する。このような試験はテスト周期（テストサイクル）を基準として行われる。試験信号やストローブ信号（以下「テストパターン」ともいう）は、被試験デバイスの評価のために、任意のタイミングが設定されるが、そのタイミングは、一般に各テスト周期の開始点等を基準に設定される。
【０００５】
従来の半導体試験装置について説明する。図４に半導体試験装置の基本的な概略構成図を示す。パターン発生器２は、ＤＵＴ（被試験デバイス）９に与える印加パターン（試験信号）と、パターン比較器（ロジック・コンパレータ）７に与える期待値パターン（期待値信号）を生成する。タイミング発生器３は、装置全体のタイミング同期を取るために、タイミングパルス信号を発生して波形整形器４やアナログ・コンパレータ６、あるいはパターン比較器７等に与えている。波形整形器４は、パターン発生器２からの印加パターンと、タイミング発生器３からのタイミングパルス信号とにより、実波形としてのテスト信号波形に整形し、ドライバ５に与えている。ドライバ５は、所定の振幅に整形して、ＤＵＴ９にテスト信号を印加する。
【０００６】
ＤＵＴ９からの応答信号は、アナログ・コンパレータ６で所定のストローブタイミングにより基準電圧と比較され、その結果の論理信号が、パターン比較器７に与えられる。パターン比較器７は、アナログ・コンパレータ６からの試験結果の論理パターンと、パターン発生器２からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ９の良否判定を行う。期待値パターンと不一致の場合には、その試験結果は不良とし、その結果をフェイルメモリ８に情報を与え、パターン発生器２からの不良アドレス等の情報と共に記憶させる。フェイルメモリ内のデータを用いて、後に不良解析が行われる。
【０００７】
これらの動作を行わせる各信号を生成するために、パターン発生器２やタイミング発生器３や波形整形器４のメモリには、データテーブルが準備され、所定のデータが記憶されている。これらのデータテーブルに与えるデータは、プログラマ等が、ＤＵＴ９の性能諸元を基に、テストパターンを考察してテストプログラムとして作成し、テストプロセッサ１からテスタ・バスを経由して、上記各ユニットに供給している。このように、テストプロセッサ１は、テストプログラムに従って、装置全体の制御を行っている。
【０００８】
上記のようなテストパターンを発生させるために、一般にそのテストパターンを発生させるデータとして、波形データ（フォーマット・コントロール・データ）とその波形におけるエッジのタイミングデータ（タイミング・セット・データ）とが用いられる。タイミングデータは試験の開始に先だって、タイミング発生器３に転送され格納される。波形データは、試験の実行中にタイミング発生器３に供給される。
【０００９】
タイミング発生器３には、ＲＡＴＥ設定テーブルとクロック設定テーブルとが設けられている。ＲＡＴＥ設定テーブルには、テスト周期（以後、「テストサイクル」、「ＲＡＴＥ」ともいう）のタイミングデータが記憶され、クロック設定テーブルには、ドライバ波形等の変化点を示すタイミングデータが記憶されている。パターン発生器から与えられる波形データ（フォーマット・コントロール・データ）に基づいて、エッジとそのタイミングが特定される。
【００１０】
一般に、より複雑な波形を生成できるように、上記各データを複数組み合わせて用いる。例えば、これらのデータを組み合わせて複数個のグループ、ＴＳ１グループ、ＴＳ２グループやＴＳｎグループ等を準備して読み出し、セット信号やリセット信号のタイミングパルスを生成している。後述する図５の波形整形器に示すように、これらのセット信号やリセット信号は、波形整形器内のＲＳフリップフロップに与えられて、テストパターンの立ち上がりや下がりのエッジを形成する。
【００１１】
被試験デバイスの特性を高精度で評価するために、最近の半導体試験装置においては、タイミング精度の高いテストパターンの発生が要求されている。このためタイミング発生器３において、設定するテストパターンのタイミング（テスト周期の所定の基準にたいするエッジの遅延時間）は、基準クロック（Reference Clock ：以後、「REFCLK」ともいう）周期の整数倍とは限らず、整数倍と端数との和になることが多い。したがって、タイミング発生器３に格納されるタイミングデータは、基準クロック周期の整数倍データと基準クロックの端数データ（Fractional Data ：以後、「ＨＲデータ」（高分解能データ）又は「ＨＲ信号」ともいう）の組み合わせとなっている。
【００１２】
そしてさらに、この基準クロックの端数データ前パターン周期からの端数の源ＨＲデータと固有のスキュー補正データとを加算して、ＨＲデータを生成することもある。後述するように、一般にタイミングデータの整数倍データによる遅延時間を形成するためには、デジタルカウンタで基準クロックを計数して遅延させ、端数データによる微少遅延時間は、アナログ可変遅延回路による微少遅延回路を用いて遅延させる。アナログ微少遅延回路では、基準クロック周期の例えば１／２、１／４、１／８、１／１６、…、等の分解能で精度良く遅延させて、端数時間のタイミングパルス信号を生成している。
【００１３】
パターン発生器２のデータテーブルには、多数チャンネルの試験パターンデータが準備されていて、それらのデータが、例えばＤＵＴ９のピン１からピンｎの各ピン用に割り当てられる。波形整形器４のテーブルには、波形モード（ＲＺ波形、ＮＲＺ波形、ＥＯＲ波形等）などに関するデータが準備され、パターン発生器２からの試験パターンデータと、タイミング発生器３からのセット信号やリセット信号等のタイミングパルス信号を用いて、所定のタイミングで所定の波形が形成される。このように波形整形器４で形成された信号は、テスト信号としてドライバ５に供給される。ドライバ５では、このテスト信号を所定の振幅値に設定して、被試験デバイスに印加する。
【００１４】
ところで、半導体ＩＣの発展はめざましく、最近のＬＳＩ（大規模集積回路）では、組合せ回路や記憶素子が、複雑な順序回路で高度に集積化されてきている。更に動作速度も１００ＭＨｚを越えてきている。これらの高速で複雑なＬＳＩをテストするために半導体試験装置も発展している。すなわち最近の半導体試験装置においては、従来のシェアード・リソース・テスタ(Shared Resource Tester)からパーピン・リソース・テスタ( Per-pin Resource Tester)への移行が見られる。上述したように、シェアード・テスタとはタイミング発生器、リファレンス電圧等の複数のリソースを全てのテスタ・ピンで共有しているテスタのことをいい、パーピン・テスタとは、各テスタピン毎に、リソースを個別に有することにより、ＤＵＴ９に印加するテスト・パラメータが、ＤＵＴ９の各ピン独立に設定できる機能を持つテスタをいう。
【００１５】
パーピン・テスタは、テスト・パラメータをＤＵＴ９の各ピン共通に使用するシェアード・テスタに比べ、複雑なテスト・パターン及びタイミング等の自由度の高い条件の発生が可能なために、高度化するＬＳＩのテストに向いている。パーピン・テスタでは、図４に示すタイミング発生器３と波形整形器４とをＤＵＴ９の各ピン毎にまとめて割り当てている。さらに、この各ピン対応のタイミング発生器３と波形整形器４等をまとめたピン信号生成部分に、パターン比較器７やキャリブレーションユニットをまとめたものを各ピンに割り付ける場合もある。
【００１６】
図５に従来のパーピン・テスタにおける、テスト信号形成部分の構成例を示す。波形メモリ（Wave Form Memory：以後、「ＷＦＭ」ともいう）１１は、パターン発生器２よりパターンデータＡ、Ｂ、Ｃ、…、を受けて、パターン・データのセット、リセットの各タイミングデータをタイミング発生器３に伝送する。この図の例では、２つのグループ（Ｔ１、Ｔ２）に関する、パターン・データのセット、リセットの各タイミングデータが、タイミング発生器３に伝送される。図において、符号ＳおよびＲは、それぞれセットおよびリセットを意味する。
【００１７】
図４の場合と同様に、上記のようなテストパターンを発生させるために、一般にそのテストパターンを発生させるデータとして、波形データ（フォーマット・コントロール・データ）と、その波形におけるエッジのタイミングデータ（タイミング・セット・データ）とが用いられる。タイミングデータは試験の開始に先だって、タイミング発生器３に転送され格納される。波形データは、試験の実行中にタイミング発生器３に供給される。
【００１８】
タイミング発生器３は、それぞれのパターンのセットタイム、リセットタイムを次のように生成する。つまり、ＲＡＴＥ内でリタイミングを行う基準クロックREFCLK が外部から印加されており、そのREFCLKの何番目のクロックを選択するかのＧＡＴＥ信号と、そのREFCLKの周期以下の高分解能遅延データであるＨＲ信号と、２グループ（Ｔ１、Ｔ２）の内、どのグループを選択するかのグループ選択とを、各々生成する。
【００１９】
リアルタイムセレクタ１２は、上記の各信号をリアルタイムに選択し、セット信号（ＳＥＴ）とリセット信号（ＲＥＳＥＴ）として、波形整形器４に振り分ける。図５の波形整形器４の上半分はセット信号通路（経路）であり、下半分はリセット信号通路（経路）となっている。セット信号とリセット信号は、フリップフロップ回路に与えられ、これらのタイミングに基づいて、テスト信号の立ち上がりや下がりのエッジが形成される。
【００２０】
ところで一般に、半導体試験装置において、同一の信号通路内に与えられる信号の間隔は、基準クロックより大きいことが必要である。例えば、波形整形器４のセット信号通路における２つのセット信号の間隔や、リセット信号通路における２つのリセット信号の間隔は、基準クロック周期より大でなければならい。この１つの理由は、半導体試験装置において、各機能素子や回路等は基準クロックに同期して動作するように構成されているからである。したがって、基準クロック周期より小さな周期の信号は認識されず、このためそのような信号を正しく伝達することができない。
【００２１】
このように基準クロックREFCLK の限度を超えた高速のパルスが印加された場合には、正常な動作を行うことができない。例えば、図５において、ＨＲ信号がREFCLK の周期以下で連続して印加された場合には、２番目のパルスを区別して認識することができず、連続した１個のパルスが印加されたように、小さい方のＨＲ信号でしか変化応答しない。
【００２２】
波形整形器４は、セットタイミングとリセットタイミングを別々の信号通路（波形フォマッタ）で生成する。各波形フォマッタでは精度劣化を防ぐために、 REFCLK の整数倍の分解能までは、デジタルカウンタによる粗アジャスタ（粗遅延回路）１４で遅延させて粗タイミング発生を行い、そのときの基準クロック周期 REFCLK 以下の端数遅延時間信号は、アナログ可変遅延回路１８で高分解能に遅延させている。アナログ可変遅延回路１８は、例えばＣＭＯＳゲートを、多数個直列に接続して構成される。
【００２３】
図５の例では、源ＨＲ信号はレジスタ１６に格納されている固有のスキュー補正データと加算器１７で加算され、その加算結果の上位ビットである REFCLK の整数倍のデータに示す遅延時間は、粗アジャスタ１４で形成され、下位ビットである、 REFCLK 周期以下のデータに示す遅延時間は、アナログ可変遅延回路１８で形成される。このようにして形成されたセット信号とリセット信号は、それぞれＲＳフリップフロップ１３に印加されてパターン信号が発生される。
【００２４】
図５の例におけるリアルタイムセレクタ１２の選択について、真理値で示すと、表１の通りとなる。なお、この真理値表では、ＳＥＴ側を示しているが、ＲＥＳＥＴ側についても同様である。
【００２５】
【表１】
0004408986.tif 000002
【００２６】
表１に示すように、Ｔ１のＧＡＴＥ信号が０であり、Ｔ２のＧＡＴＥ信号が０の時は、セットのＧＡＴＥ信号もＨＲ信号も０となる。ここで、０とは無しを、１とは有りを意味している。次に、Ｔ１のＧＡＴＥ信号が０であり、Ｔ２のＧＡＴＥ信号が１の時は、セットのＧＡＴＥ信号が１となり、ＨＲ信号はＴ２のＨＲ信号となる。Ｔ１のＧＡＴＥ信号が１であり、Ｔ２のＧＡＴＥ信号が０の時は、セットのＧＡＴＥ信号が１となり、ＨＲ信号はＴ１のＨＲ信号となる。Ｔ１とＴ２のＧＡＴＥ信号が１となると、セットのＧＡＴＥ信号が１で、ＨＲ信号はＴ１とＴ２の小さい方となる。
【００２７】
図６は図５の構成における動作例を説明するためのタイミングチャートである。図６（Ａ）はテスト周期ＲＡＴＥ（テスト・サイクル）であり、図６（Ｂ）は基準クロック REFCLK である。この図の例の場合、１のテスト周期が４周期の基準クロック REFCLK の間隔となっている。ユーザの意図したテストパターンを図６（Ｃ）に示す。
【００２８】
この状況下において、タイミング発生器３のグループＴ１は、１周期目のセット信号と２周期目のリセット信号を、グループＴ２は、１周期目のリセット信号と２周期目のセット信号を分担して生成する。これらの分担はユーザが任意に設定することができる。１周期目のセットのＧＡＴＥ信号では、図６（Ｄ）に示すように１基準クロック REFCLK 遅らせ、図６（Ｆ）に示すようにＨＲ信号で約１／８ 基準クロックREFCLK 遅らせている。リセットのＧＡＴＥ信号は、図６（Ｇ）のように３ REFCLK 遅らせ、ＨＲ信号は図６（Ｉ）のように約１／２ 基準クロックREFCLK 遅らせている。
【００２９】
すると、上記セット信号とリセット信号により、出力波形は図６（Ｊ）のようにパターン信号として生成される。２周期目以下も同様である。この例においては、基準クロック周期REFCLK の間隔以下のパルスが同一の経路（セット信号通路あるいはリセット信号通路）に発生する条件とはならない。したがって、上記のような問題が生じないため、正常な出力波形が得られる。
【００３０】
以上のように、半導体試験装置の各テスタピンにおける信号生成部分は、上記のようにしてテストパターンを生成している。ところで、最近の被試験半導体ＩＣは高速動作のものが多くなり、半導体試験装置も益々高速化されている。そこで、ピン・マルチプレクスモードを用いて、基準クロックの繰り返しレートよりも高いレートのテストパターンを用いて、被試験デバイスを試験する必要性が多くなってきている。ピン・マルチプレクスモードは、上述のように、複数のテスタピンのデータを、１のテスタピンに多重化して、高速なテストパターンを発生させるものである。
【００３１】
ピン・マルチプレクスモードを用いて、高速テストパターンを発生させる場合、従来技術における半導体試験装置では、正しく動作できない場合が生じている。この理由は、上述したように、同一経路の信号のパルス間隔を基準クロック REFCLK 周期以上に離さなければならないからである。
【００３２】
このような従来構成での不具合例を図７に示す。この例では、試験装置の高速動作を実現するために、図７（Ａ）に示すＲＡＴＥは最大、すなわち図７（Ｂ）に示す基準クロック REFCLK の周期とほぼ同一にしている。さらにピン・マルチプレクスモードを用いて、さらに１ＲＡＴＥ内にほぼ２倍の周波数のテストパターンを発生させて、被試験デバイスの試験を行うことを意図している。ここで便宜上ＲＡＴＥ（テスト周期）の１周期を、前前半、前後半、後前半と後後半とに４等分にして説明する。
【００３３】
図７（Ｃ）にその出力波形を示す。この図において、符号ＯおよびＥは、それぞれ奇数テスタピンおよび偶数テスタピンを意味する。この出力波形では、１周期目の奇数テスタピン前後半のエッジＴ３Ｏと２周期目の前前半のエッジＴ１Ｏとにより、出力波形の立ち上がりエッジを形成し、奇数テスタピンの前前半Ｔ１Ｏと偶数テスタピンの後前半Ｔ１Ｅと後後半Ｔ３Ｅとが、出力波形の下がりエッジを形成するようなデータ配列になっている。
【００３４】
ここで、奇数テスタピンの立ち上がりエッジ用のデータＴ３０とＴ１Ｏは、波形整形器においてセット信号を２個発生させることとなるが、このような回路を通過すべき信号の間隔Ｋが、基準クロックREFCLK 周期より小であるために、上述した問題が生じる。つまり、図７（Ｃ）の区間Ｋが、１ REFCLK 周期未満であるために、波形が正常に出力されず、半導体試験装置が正常動作しない。
【００３５】
このように、ピン・マルチプレクスモードは、現在のハードウェア資源で、基準クロックよりも高速なテストパターンによる試験ができるので、高速測定においては魅力的な機能であるが、テスト周期ＲＡＴＥが基準クロック周期 REFCLK と同等の場合には、上記図７（Ｃ）のような問題を生じることがあり、十分にその利点を生かせなかった。
【００３６】
【発明が解決しようとする課題】
この発明は、上記のような従来技術の問題を解決し、ＲＡＴＥが REFCLK と同一の場合であっても、基準クロックの倍速度まで試験可能な高速で高精度な半導体試験装置を提供することにある。
【００３７】
【課題を解決するための手段】
本発明では、ピン・マルチプレクスモードを用いてＤＵＴ９への試験波形を発生する半導体試験装置において、
ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリ１１から受け、同一パターンエッジ信号が連続するときに後続するパターンエッジ信号を消去し、異なるパターンエッジ信号の真に変化するパターンエッジ信号のみをタイミング発生器３に伝送し、タイミング発生器３は真に変化するパターンエッジ信号を順番に発生させて波形整形器４に伝送するようにした仮想タイミング発生器１９を、波形メモリ１１とタイミング発生器３の間に設けて、半導体試験装置を構成している。
【００３８】
また、ピン・マルチプレクスモードを用いてＤＵＴ９への試験波形を発生する半導体試験装置において、
ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリ１１から受け、同一のパターンエッジ信号が連続する場合の後続するパターンエッジ（ＥＮＡ）信号と、真に変化するパターンエッジ（ＥＮＡ）信号とを検出し区別して出力するエッジ検出手段２０と、
エッジ検出手段２０から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを仮想タイミング（ＶＴ）として出力するＥＮＡ−ＶＴ変換手段２５と、
エッジ検出手段２０から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを処理して、次テスト周期でどのＥＮＡ信号を対応させて発生するかのエッジポイントを出力するＥＤＧＥ・ＰＴＲ２７と、
ＥＤＧＥ・ＰＴＲ２７からのエッジ・ポイント信号に基づいて、ＥＮＡ−ＶＴ変換手段２５が出力する真に変化するＶＴ信号をタイミング発生器３に割り当てるＶＴ選択手段３０と、
を具備して、半導体試験装置を構成してもよい。
【００３９】
また、上記のＥＤＧＥ・ＰＴＲ２７は、エッジ検出手段２０からの複数のＥＮＡ信号を受けて、その内の真に変化するＥＮＡ信号を計数するＥＮＡ−ＣＮＴ変換手段２６と、その計数値と現テスト周期のエッジ・ポイントとを加算する加算器と、その加算器出力をタイミング同期して次テスト周期の開始エッジとするレジスタとから構成してもよい。
【００４０】
【発明の実施の形態】
上記目的を達成するために、本発明の半導体試験装置は、例えば図５の構成にによるＷＦＭ１１とタイミング発生器３との間に、この発明の仮想タイミング発生器を挿入した構成となっている。仮想タイミング発生器（Virtual Timing Generator）とは、ユーザのパターン設定は従来通りとし、パターンエッジ信号が例えば、セット信号“１”とセット信号“１”あるいはリセット信号“０”とリセット信号“０”とが連続して続く場合には、後続するパターンエッジ信号を消却してタイミング発生器３には与えず、真に変化するパターンエッジ信号のみをＷＦＭ１１からタイミング発生器３に伝送する機能を有するものである。
【００４１】
この仮想タイミング発生器を挿入することにより、タイミング発生器３からは次々と真に変化する信号のみを順番に発生させることができるので、波形整形器４においても、正しく目的とする、基準クロックの倍速度まで充分に動作を行うことができる。このように構成することにより、図７（Ｃ）に示した従来技術におけるような、基準クロック周期より小さな間隔の信号（セット信号またはリセット信号）同一信号経路に生じるという状況をさけることができる。したがって、ピン・マルチプレクスモードを用いて、高速なテストパターンの発生が、誤動作なく実施できる。
【００４２】
図４や図５の場合と同様に、テストパターンを発生させるために、一般にそのテストパターンを発生させるデータとして、波形データ（フォーマット・コントロール・データ）とその波形におけるエッジのタイミングデータ（タイミング・セット・データ）とが用いられる。タイミングデータは試験の開始に先だって、タイミング発生器３に転送され格納される。波形データは、試験の実行中にタイミング発生器３に供給される。本発明の説明において、波形データはエッジデータと称することもある。
【００４３】
仮想タイミング発生器１９の構成について説明する。仮想タイミング発生器は、
（Ａ）１テスト周期中にＷＦＭ１１から伝送される複数のパターンエッジ信号（エッジデータ）が、連続する同一パターンエッジ信号か、異なる真に変化するパターンエッジ信号（以後、「ＥＮＡ（ENABLE）信号」という）かを検出するエッジ検出手段（Edge Detector）と、
（Ｂ）ＥＮＡ信号を真に変化するパターンエッジ信号（エッジデータ）のみの仮想タイミング信号に変換するＥＮＡ−ＶＴ（ENABLE-VIRTUAL）変換手段と、
（Ｃ）次のテスト周期のエッジ・ポイントを指定するエッジ・ポインタ（EdgePointer：以後、「ＥＤＧＥ・ＰＴＲ」という）と、
（Ｄ）上記ＥＤＧＥ・ＰＴＲからの出力信号に基づいて、上記ＥＮＡ−ＶＴ変換手段からの出力を選択するＶＴ選択手段と、
（Ｅ）上記ＶＴ選択手段により選択された出力に示されたエッジ番号に基づいて、そのエッジ番号に該当するエッジの属性（セットかリセット）を選択する選択手段と、で構成することができる。
【００４４】
エッジ検出手段２０は、ＷＦＭから送られる直前のエッジデータと、現エッジデータとを比較するための一致回路で構成することができる。直前（Previous）のセット信号ＰＳとリセット信号ＰＲとを、現在（ Current）のセット信号Ｓとリセット信号Ｒと比較して、一致か不一致かにより、ＥＮＡ（イネーブル）信号を決めている。
【００４５】
すなわち、直前のセット信号ＰＳが”１”であり、現在のセット信号Ｓも”１”である場合には、真に変化するパターンエッジデータではないので、ＥＮＡ信号を”０”に設定している。同様に、直前のリセット信号ＰＲが”１”であり、現在のリセット信号Ｒも”１”である場合には、真に変化するパターンエッジ信号ではないので、ＥＮＡ信号を”０”に設定している。このＥＮＡ信号の様子を、表２に真理値表で示す。
【００４６】
【表２】
0004408986.tif 000003
【００４７】
表２において、ＰＳとＰＲとＳとＲとの各エッジデータを入力して、ＥＮＡ信号を送出する。数式で表現すると、ＥＮＡ＝Ｓ×＾ＰＳ＋Ｒ×＾ＰＲ  となる。ここで、＾ＰＳはＰＳの否定を、＾ＰＲはＰＲの否定を意味する。
【００４８】
表２において、ＳとＲの同時“１”は禁止規定、つまりユーザは設定していけないこととする。従って、このときのＥＮＡ信号は、無意味信号を意味する“Ｘ”と記述する。ＥＮＡ信号は、各チャンネル毎に送出され、例えば、図１では、Ｔ１Ｏからは出力信号ＥＮＡ０が、Ｔ３ＯからはＥＮＡ１が、Ｔ１ＥからはＥＮＡ２が、Ｔ３ＥからはＥＮＡ３が、それぞれ送出される。
【００４９】
次に、ＥＮＡ−ＶＴ変換手段２０では、各エッジ検出手段からＥＮＡ信号を受け、対応するエッジ番号を付与していく。エッジ検出手段から複数の（ＥＮＡ０、ＥＮＡ１、ＥＮＡ２、ＥＮＡ３）ＥＮＡ信号”１”を受けた場合には、各エッジ検出手段に対応したエッジ番号（０、１、２、３）を、４種の出力端（ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４）に、順次出力する。
【００５０】
この場合、上記のエッジ検出手段２０からのＥＮＡ信号”１”は、真に変化するパターンエッジ信号にのみ付与されているので、出力端（ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４）には、連続したエッジ信号（エッジデータ）を仮想消去して真に必要なエッジ番号のみが出力されている。なお、ＶＴとはカレント（現）サイクルの仮想的なタイミングを意味する。ＥＮＡ−ＶＴ変換手段はゲート回路で構成することができる。ＥＮＡーＶＴ変換の真理値表を表３に示す。
【００５１】
【表３】
0004408986.tif 000004
【００５２】
表３で示すように、ＥＮＡーＶＴ変換手段２５では、出力する複数のＶＴ信号に、それぞれＥＮＡ信号の真に変化するエッジ番号を順番に割り当てている。例えば、ＥＮＡ０〜ＥＮＡ３の“１”出力が、１、１、０、１、であるとすると、ＶＴ１〜ＶＴ４には、０、１、３、無、のように、ＥＮＡ信号の番号（エッジ番号）が割り当てられる。
【００５３】
ＥＮＡ−ＣＮＴ(ENABLE-COUNT ）変換手段２６は、エッジ検出手段から送出されたエッジＥＮＡ信号の中で、真に必要なエッジの数を計数する。つまり、表３のＥＤＧＣＮＴに示すように、ＥＮＡ−ＣＮＴ変換手段は真に必要なエッジ、つまり、ＥＮＡ０〜ＥＮＡ３の“１”出力の数を計数して示している。
【００５４】
次テスト周期のエッジポイントを指定するＥＤＧＥ・ＰＴＲ２７は、上記のＥＮＡ−ＣＮＴ変換手段と加算器とレジスタとで構成することができる。加算器をレジスタにより、アキュミュレータを形成している。図１に示すように、ＥＤＧＥ・ＰＴＲ２７は、前回の計数値と現テスト周期での計数値とを加算器で加算し、対応する次回のＶＴｎを規定する。
【００５５】
ＶＴ選択手段３０は、ＥＤＧＥ・ＰＴＲ２７からの出力信号、すなわちエッジ・ポイント指定信号に従って、上記のＶＴ１〜ＶＴ４の信号を、それぞれのＶＴ選択器でもって対応するＶＴｎを選択して、タイミング発生器３に伝送する。タイミング発生器３には、予めユーザ設定パターン信号のタイミング値を伝送しておき、ＶＴ選択手段からの指定されたエッジ番号に従って対応するタイミング発生を行う。
【００５６】
このＥＤＧＥ・ＰＴＲとタイミングセットデータ及びフォーマットコントロールデータ（エッジデータ）との関連を真理値表で表４に示す。
【００５７】
【表４】
0004408986.tif 000005
【００５８】
表４に示すように、ＥＤＧＥ・ＰＴＲからのエッジ・ポイントが０のときには、実働エッジは、ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４、の順番で稼動させるようにする。同様に、エッジポイントが１のときには、実働エッジは、ＶＴ４、ＶＴ１、ＶＴ２、ＶＴ３の順番で、エッジポイントが２のときには、実働エッジは、ＶＴ３、ＶＴ４、ＶＴ１、ＶＴ２、の順番で、エッジポイントが３のときには、実働エッジは、ＶＴ２、ＶＴ３、ＶＴ４、ＶＴ１、の順番で稼動させるようにする。
【００５９】
以上のような本発明の構成をまとめると、第１の態様は基本的なものであり、その構成は次による。ピン・マルチプレクスモードを用いてＤＵＴをテストする半導体試験装置であって、ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリから受け、同一パターンエッジ信号が連続するときに後続するパターンエッジ信号を消去し、異なるパターンエッジ信号の真に変化するパターンエッジ信号のみをタイミング発生器に伝送し、タイミング発生器は真に変化するパターンエッジ信号を順番に発生させて波形整形器に伝送するようにした仮想タイミング発生器を、波形メモリとタイミング発生器の間に設けた半導体試験装置である。
【００６０】
第２の態様は、仮想タイミング発生器の構成をより具体化したものである。つまり、ピン・マルチプレクスモードを用いてＤＵＴをテストする半導体試験装置であって、ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリから受け、同一のパターンエッジ信号が連続する場合の後続するパターンエッジ（ＥＮＡ）信号と、真に変化するパターンエッジ（ＥＮＡ）信号とを検出し区別して出力するエッジ検出手段と、エッジ検出手段から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを仮想タイミングＶＴとして出力するＥＮＡ−ＶＴ変換手段と、エッジ検出手段から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを処理して、次テスト周期でどのＥＮＡ信号から発生させるかのエッジポイントを出力するＥＤＧＥ・ＰＴＲと、ＥＤＧＥ・ＰＴＲからのエッジ・ポイント信号に従って、ＥＮＡ−ＶＴ変換手段が出力する真に変化するＶＴ信号を、タイミング発生器に割り当てるＶＴ選択手段と、を有する半導体試験装置である。
【００６１】
第３の態様は、上記のＥＤＧＥ・ＰＴＲをより具体化したものである。つまり、ＥＤＧＥ・ＰＴＲは、エッジ検出手段２０からの複数のＥＮＡ信号を受けて、その内の真に変化するＥＮＡ信号を計数するＥＮＡ−ＣＮＴ変換手段２６と、その計数値と現テスト周期のエッジ・ポイントとを加算する加算器と、その加算器出力をタイミング同期して次テスト周期の開始エッジとするレジスタとから構成した半導体試験装置である。
【００６２】
次に、実施例の動作を図面を参照して説明する。図１に本発明の一実施例の構成図を、図２に本発明のピン・マルチプレクス・モードによる高速動作の波形説明図を、図３に図１の構成の動作についてのタイミングチャートを示す。これらにおいて、図４、図５と同一部分には同一符号を付している。この実施例においては、説明の便宜上、二つのテスタピン間のデータや信号をマルチプレクスする場合を示している。
【００６３】
図１の構成による本発明の動作を説明するために、先ず条件として、図２の場合で説明する。図２（Ａ）のＲＡＴＥ（テスト周期）には、ユーザ設定パターン信号のフォーマットコントロールデータ（ＦＣＤＡＴＡ）としてＴ１ＯＲ、Ｔ３ＯＳ、Ｔ１ＥＳ、とＴ３ＥＲ、のパターンエッジ（エッジデータ）がある。その内容は図２（Ｂ）の出力波形に示すものとする。図５や図７の場合と同様に、符号ＳおよびＲは、それぞれセットおよびリセットを意味し、符号ＯおよびＥは、それぞれ奇数テスタピンおよび偶数テスタピンを意味する。
【００６４】
ここで、図示していないが、仮に図２（Ｂ）の第２テスト周期の開始直後に、エッジが立ち上がるためのＴ１ＯＳのエッジデータがあるものとする。その場合には、図７（Ｃ）のテストパターン波形と同じような状況となる。すなわちＴ３ＯＳとＴ１ＯＳの各エッジは、奇数テスタピンにおいて２つのセット信号により形成される必要があるが、その間の時間が基準クロックより小さい場合には、図７（Ｃ）に関して記載したような問題が生じる。
【００６５】
本発明では、エッジを形成するためのセット信号あるいはリセット信号を、他方のテスタピンに割り当て変更することにより、上記の問題を解決するものである。例えば上記の場合で想定した、図２（Ｂ）の第２テスト周期の開始直後の、エッジデータＴ１ＯＴ３ＥＲＳを、偶数テスタピンに変更するのである。図２（Ｂ）において、エッジデータ２Ｔ１Ｅは、Ｔ３ＯＳと同一のパターンエッジ“１”を示しているが、これが無意味なエッジであることは明らかである。本発明では、このＴ１ＥＳのパターンエッジを不要として、これをＴ３ＥＲの位置にシフトし、Ｔ３ＥＲをさらにＴ３ＥＲにシフトして、かつセットエッジに変更する。これにより、基準クロックより狭い間隔の２つの信号の一方が、異なるテスタピンで扱われるようにその割り当てが変更されるので、従来技術における問題を解決することができる。
【００６６】
このような動作を行うのが、仮想タイミング発生器１９である。図１にこの発明の一実施例の構成図を、図３に図１のタイミングチャートを示す。図３（Ａ）の不具合事例は、ユーザ設定パターンが図２のようになされていると、Ｔ３ＯとＴ１Ｏとが同一経路を通り、その間隔が REFCLK 以下であるから測定できない状況を示しており、上記で想定した図２（Ｂ）の問題と同じである。
【００６７】
そこで図２に示す同一エッジのＴ３Ｅを、仮想タイミング発生器１９でその位置から消去し、かつずらして、Ｔ３Ｅの時間位置のエッジを、図３（Ｂ）のようにｔ１Ｅのエッジとするようにする。よって、従来のＴ１Ｏの位置にｔ３Ｅのエッジが発生するようにするので、ユーザ設定パターンにおいて問題を生じるエッジが、他方のテスタピンに振り分けられる。したがって、同一テスタピンの同一信号経路で、２つの信号（セットあるいはリセット）が、基準クロックより狭い間隔で連続する状況を避けることができる。ここで、ＴＸＸはユーザ設定エッジを、ｔＸＸは実働エッジを示すことにする。
【００６８】
そのために、図１に示すように、波形メモリ（ＷＦＭ）１１とタイミング発生器３の間に仮想タイミング発生器１９を挿入する。仮想タイミング発生器１９は、エッジ検出手段２０と、ＥＮＡ−ＶＴ変換手段２５と、ＥＤＧＥ・ＰＴＲ２７と、ＶＴ選択手段３０とから成る。図１では更にユーザ設定パターンをタイミング発生器３のタイミングメモリに設定するための選択手段３５を設けているが、選択手段３５は仮想タイミング発生器１９の外に設けてもよい。
【００６９】
図１において、仮想タイミング発生器１９を駆動させる為に、先ず、１テスト周期ＲＡＴＥ内に、ユーザが設定するエッジの順番を決めることとする。この明細書では、波形フォマッタの奇数（Ｏ）ピン対応のＴ１Ｏ及びＴ３Ｏと、偶数（Ｅ）ピン対応のＴ１ＥとＴ３Ｅと用いることとして、その順番をＴ１Ｏ、Ｔ３Ｏ、Ｔ１Ｅ、Ｔ３Ｅと表現している。したがって、時間の大小関係は、Ｔ１０＜Ｔ３０＜Ｔ１Ｅ＜Ｔ３Ｅとなる。
【００７０】
ＷＦＭ１１には、テストプログラムにより、奇数テスタピン（Ｏ）のパターンＡ、Ｂ、Ｃ、…と、偶数テスタピン（Ｅ）のパターンＡ、Ｂ、Ｃ、…が印加され、格納されている。そして、それぞれのセット（Ｓ）信号及びリセット（Ｒ）信号、を形成するためのエッジデータ（信号）、すなわち、Ｔ１ＯＳやＴ１ＯＲ信号、Ｔ３ＯＳやＴ３ＯＲ信号、Ｔ１ＥＳやＴ１ＥＲ信号、Ｔ３ＥＳやＴ３ＥＲ信号を送出する。例えば、Ｔ１ＯＳはグループＴ１Ｏのセット（Ｓ）信号を示す。
【００７１】
ＷＦＭ１１から出力されたＳ（セット）信号及びＲ（リセット）信号は、エッジ検出手段２０でそれぞれ直前の信号と比較されて同一か異なるかを判断し、異なっている真に必要なエッジ信号であると、ＥＮＡ（ENABLE）信号を出力する。例えば、Ｔ１Ｅ信号は直前信号のＴ３Ｏと比較されて異なった信号であると、真のエッジとしてＥＮＡ信号“１”を送出する。同一信号の場合にはＥＮＡ信号“０”を出力する。つまり表２に示す真理値表の条件で動作し、図３の波形例では、図３（Ｅ）の通りとなる。フリップフロップ２２は、前テスト周期の最後のデータを一時記憶してタイミングをとっている。
【００７２】
エッジ検出手段２０が発生するＥＮＡ信号を受けて、ＥＮＡ−ＶＴ変換手段２５は、前述したエッジの時間の大小関係から、Ｔ１Ｏを“０”に、Ｔ３Ｏを“１”に、Ｔ１Ｅを“２”に、Ｔ３Ｅを“３”にと、それぞれにエッジ番号を割り振る。つまりエッジが真に変化する必要なエッジであるときに、ＶＴに割り当てている。ＶＴとはカレントサイクル中の仮想的なタイミングを現している。つまり、無変化のエッジは削除して、変化する必要エッジの順番にそのエッジ番号をＶＴに割り当てるようにしている。パターンの状況に応じて、その値は図３（Ｆ）に示している通りであり、真理値表の表３のように動作する。
【００７３】
図３（Ｅ）に示すＥＮＡ信号は、ＥＤＧＥ・ＰＴＲ２７にも送られる。ＥＤＧＥ・ＰＴＲ２７のＥＮＡ−ＣＮＴ変換手段２６は、真に変化する必要なエッジ“１”の数を計数する。その値は図３（Ｃ）に示す通りとなり、表３の真理値表ＥＤＧＥＣＮＴのように動作する。ＥＮＡ−ＣＮＴ変換手段２６の出力データは、現エッジ・ポイントのレジスタの値と加算器で加算されて、次テスト周期のエッジ・ポイントとしてレジスタに記憶される。その値は、図３（Ｄ）に示すようなＥＤＧＥ・  ＰＴＲの値である。この例ではテスト周期の１周期目は“０”である。２周期目は“０”と“３”とを加算して“３”である。３周期目は“３”と“３”とを加算して“６”であるが、加算器は４進数の加算器であるので“２”となる。以下、同様である。
【００７４】
ＶＴ選択手段３０は、ＥＤＧＥ・ＰＴＲ２７からのエッジ・ポイントに基づき、それぞれのマルチプレクサで対応するＶＴ信号をタイミング発生器３に割り付ける。１周期目は、ＥＤＧＥ・ＰＴＲ＝０であるので、図３（Ｇ）に示すように、ｔ１０＝０（Ｔ１Ｏ）、ｔ３Ｏ＝１（Ｔ３Ｏ）、ｔ１Ｅ＝３（Ｔ３Ｅ）となり、２周期目以降も、図３（Ｇ）のタイミング・セットデータのように動作する。
【００７５】
タイミング発生器３には、別の経路で選択手段３５を通して、Ｔ１Ｏ〜Ｔ３Ｅ４通りのタイミング・データを入れておき、指定されたエッジ番号に対応したタイミング発生ができるようにしておく。すなわちこの選択手段３５を通じて、セットあるいはリセットの変更が行われる。この選択手段３５には、選択手段３０の出力で示された、エッジ番号データが選択信号として与えられる。したがって、そのエッジ番号で指定されたエッジの属性（セットあるいはリセット）が、選択手段３５の出力により規定される。
【００７６】
そして、割り当てられたエッジ番号に従って、タイミング発生器３はそのタイミング発生を行う。なお、図３（Ｈ）に示すようにフォーマット・コントロールデータ（ＦＣＤＡＴＡ）も、同様にエッジ番号と同じところに割り当てられる。
【００７７】
【発明の効果】
図３（Ｉ）、（Ｊ）、（Ｋ）を用いて、この発明の動作をまてめてみる。ユーザ設定パターンは図３（Ｉ）に示すように従来通りでよい。ユーザ設定パターンの波形は、図３（Ｊ）とする。すると、１周期目のＴ１Ｅでは波形は変化しない無意味なエッジデータであるので、仮想タイミング発生器１９ではこれを消去し、仮想タイミングｔ１Ｅを１つずらして、ユーザ設定のＴ３Ｅに位置に設定する。
【００７８】
従って、２周期目のユーザ設定のＴ１Ｏの位置に仮想タイミングのｔ３Ｅが位置するようになる。よって、従来のピン・マルチプレクスモードでは１周期目のＴ３Ｏと２周期目のＴ１Ｏとが同一経路を通り、１ REFCLK 以下であるために発生不可能であったが、本発明による仮想タイミング発生器１９を挿入することによって、問題を生じるエッジを別経路（他方のテスタピン）に割り振ることができるので、基準クロック周期よりも狭い間隔でセットエッジやリセットエッジを発生することが可能となった。
【００７９】
この明細書では、ピン・マルチプレクスモードとして、１テスト周期中に２つのデータを用いるように説明してきたが、これに関わらず３つ以上のデータを用いる半導体試験装置にも適用できる。本発明はパーピン・テスタに用いるとその効果は顕著であるが、それに限るものではなく、従来のシェアド・テスタにおいても、ピン・マルチプレクスモードのよな高速動作を行う場合に、有意義な効果を得ることができる。
【００８０】
以上詳細に説明したように、この発明はピン・マルチプレクスモードを用いたパーピン・テスタで、基準クロックの倍速度まで充分に動作を可能とさせ、益々発展する半導体ＬＳＩのテストに寄与できるようになった。この発明は、実用に際して技術的に経済的にその効果は大である。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】本発明による倍速測定動作を示す波形説明図である。
【図３】図１の本発明の構成における動作タイミングチャートである。
【図４】半導体試験装置の基本的な概略構成図である。
【図５】本発明に関わる従来のパーピン・テスタでのテストパターン生成部分の構成例図である。
【図６】図５の従来構成のタイミングチャートである。
【図７】図５の従来構成における問題点を説明するための波形図である。
【符号の説明】
１    テストプロセッサ
２    パターン発生器
３    タイミング発生器
４    波形整形器
５    ドライバ
６    コンパレータ
７    パターン比較器
８    フェイルメモリ
９    ＤＵＴ（被試験デバイス）
１１    波形メモリ（ＷＦＭ）
１２    リアルタイムセレクタ（マルチプレクサ）
１３    ＲＳフリップフロップ
１４    粗アジャスタ
１５    ゲート回路
１６    レジスタ
１７    加算器
１８    アナログ可変遅延回路
１９    仮想タイミング発生器
２０    エッジ検出手段
２１    ＥＮＡ信号生成回路
２２    フリップフロップ
２５    ＥＮＡ−ＶＴ変換手段
２６    ＥＮＡ−ＣＮＴ変換手段
２７    ＥＤＧＥ・ＰＴＲ（エッジ・ポインタ）
３０    ＶＴ選択手段
３５    選択手段
【図１】
0004408986.tif 000006
【図２】
0004408986.tif 000007
【図３】
0004408986.tif 000008
【図４】
0004408986.tif 000009
【図５】
0004408986.tif 000010
【図６】
0004408986.tif 000011
【図７】
0004408986.tif 000012