(57)【特許請求の範囲】
【請求項１】
温度係数が異なる抵抗で電源電圧を分圧して周囲温度の上昇に伴って上昇する検知電圧を出力する温度検知部と、
温度係数が同じ抵抗で電源電圧を分圧して周囲温度に依存しない基準電圧を出力する基準電圧発生部と、
前記検知電圧と前記基準電圧の差の電圧を増幅して制御電圧を生成する増幅部と、
前記制御電圧に応じて出力信号の発振周波数が制御され、周囲温度が上昇したときに該発振周波数が高くなり、周囲温度が下降したときには該発振周波数が低くなる電圧制御発振回路とを、
備えたことを特徴とする温度制御発振器。
【請求項２】
前記増幅部から出力される制御電圧が前記基準電圧よりも低くならないように制限して前記電圧制御発振回路に与える電圧制限部を設けたことを特徴とする請求項１記載の温度制御発振器。
【請求項３】
前記増幅部は、前記検知電圧と前記基準電圧の差の電圧を変数とする指数関数に従って増幅して前記制御電圧を生成することを特徴とする請求項１または２記載の温度制御発振器。
【請求項４】
前記電圧制御発振回路は、
パルス信号に従ってキャパシタを充放電して鋸歯状のランプ電圧を発生する充放電部と、
前記ランプ電圧と前記制御電圧を比較して比較結果信号を出力する比較部と、
前記比較結果信号が出力されたときに、一定のパルス幅を有する前記パルス信号を発生するパルス発生部と、
前記パルス信号に基づいて前記出力信号を生成する出力部とを、
有することを特徴とする請求項１、２または３記載の温度制御発振器。
【請求項５】
前記電圧制御発振回路は、
前記制御電圧で応答速度が制御される演算増幅器と、
前記演算増幅器の出力信号の波形を整形するバッファアンプと、
前記バッファアンプの出力信号を反転して前記演算増幅器の入力側に帰還させることによってリング発振回路を構成するインバータとを、
有することを特徴とする請求項１、２または３記載の温度制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周囲温度に応じて発振周波数が連続的に変化する温度制御発振器に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平６−１６２７６９号公報
【特許文献２】特開平７−２９６５８２号公報
【特許文献３】特開２００５−１２４０４号公報
【０００３】
ＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）では、メモリセルのキャパシタに蓄積される電荷が漏洩して減少するので、セルフリフレッシュ動作によってキャパシタの電荷を周期的に復元する必要がある。キャパシタの電荷は、周囲温度が高くなるほど漏洩量が大きくなる。従って、セルフリフレッシュ動作のための消費電力を削減するためには、低温時はリフレッシュ周波数を下げ、高温時にはリフレッシュ周波数を上げる機能が必要になる。
【０００４】
上記特許文献１には、サーミスタが検出した温度情報と、温度指定レジスタに設定された情報を比較し、現在の温度が指定温度よりも低いときには長い時間をインターバルタイマに設定し、指定温度よりも高いときには短い時間をインターバルタイマに設定することにより、周囲温度に応じてメモリ素子のリフレッシュ間隔を制御する記憶制御装置が記載されている。
【０００５】
特許文献２には、温度感知器の出力信号を複数の基準電圧と比較し、現在の温度がどの温度領域にあるかを検出し、各温度領域に対応して設定された分周値で基本周波数を分周することにより、メモリ素子のリフレッシュ動作周期を制御するセルフリフレッシュ制御回路が記載されている。
【０００６】
特許文献３には、ＤＲＡＭのリフレッシュ動作制御用に、温度が高いときは高い周波数で発振し、温度が低いとき低い周波数で発振するように、温度の上昇に従って抵抗値が減少する負の温度特性を持つ抵抗を遅延素子として使用するリング発振器を設けた半導体集積回路が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記特許文献１，２では、温度変化に対する周波数変化がステップ状になるので、マージン設計が難しいという課題があった。一方、特許文献３では、負の温度特性を持つ抵抗を用いる必要があるが、この負の温度特性を持つ抵抗をＤＲＡＭと同一の基板上に形成する場合、製造工程が複雑になりコストアップにつながるという課題があった。
【０００８】
本発明は、複雑な製造工程を用いることなく製造でき、温度上昇に従って発振周波数が連続的に高くなる温度制御発振器を提供する目的としている。
【課題を解決するための手段】
【０００９】
本発明の温度制御発振器は、温度係数が異なる抵抗で電源電圧を分圧して周囲温度の上昇に伴って上昇する検知電圧を出力する温度検知部と、温度係数が同じ抵抗で電源電圧を分圧して周囲温度に依存しない基準電圧を出力する基準電圧発生部と、前記検知電圧と前記基準電圧の差の電圧を増幅して制御電圧を生成する増幅部と、前記制御電圧に応じて出力信号の発振周波数が制御され、周囲温度が上昇したときに該発振周波数が高くなり、周囲温度が下降したときには該発振周波数が低くなる電圧制御発振回路とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明では、温度係数が異なる抵抗で電源電圧を分圧して周囲温度の上昇に伴って上昇する検知電圧を出力する温度検知部と、温度係数が同じ抵抗で電源電圧を分圧して周囲温度に依存しない基準電圧を出力する基準電圧発生部と、前記検知電圧と前記基準電圧の差の電圧を増幅して制御電圧を生成する増幅部を有し、この増幅部で生成された制御電圧によって、電圧制御発振回路の発振周波数を制御するようにしている。これにより、負の温度特性を有する抵抗素子を用いる必要がないので、複雑な製造工程を用いずに、温度上昇に従って発振周波数が連続的に高くなる温度制御発振器が得られるという効果がある。
【発明を実施するための最良の形態】
【００１１】
増幅部から出力される制御電圧が基準電圧よりも低くならないように制限して電圧制御発振回路に与える電圧制限部を設ける。更に、電圧制御発振回路を、パルス信号に従ってキャパシタを充放電して鋸歯状のランプ電圧を発生する充放電部と、ランプ電圧と制御電圧を比較して比較結果信号を出力する比較部と、比較結果信号が出力されたときに、一定のパルス幅を有するパルス信号を発生するパルス発生部と、このパルス信号に基づいて出力信号を生成する出力部とで構成する。これにより、周波数可変範囲を広くすることが可能になり、かつ、低温時に極端に低い発振周波数が出力されることを防止できる。
【実施例１】
【００１２】
図１は、本発明の実施例１を示す温度制御発振器の構成図である。
この温度制御発振器は、ＤＲＡＭのセルフリフレッシュ動作の周期を制御するために、低温時は低い周波数で発振し高温時には高い周波数で発振するように、周囲温度に応じて発振周波数が連続的に変化するものである。
【００１３】
この温度制御発振器は、周囲温度を検出してその温度に応じた制御電圧ＣＶを生成する温度検出回路と、この制御電圧ＣＶに対応した周波数の出力信号ＯＵＴを生成する電圧制御発振回路とを備えている。
【００１４】
温度検出回路は、温度検知部１０、基準電圧発生部２０、増幅部３０及び電圧制限部４０で構成され、電圧制御発振回路は、充放電部５０、比較部６０、パルス発生部７０及び分周部８０で構成されている。
【００１５】
温度検知部１０は、電源電位ＶＤＤとノードＮ１の間に接続された抵抗１１と、このノードＮ１と接地電位ＧＮＤの間に接続された抵抗１２を有している。ノードＮ１には、ボルテージ・フォロワ接続された演算増幅器（ＯＰ）１３が接続され、この演算増幅器１３の出力側から、検知電圧ＶＴが出力されるようになっている。演算増幅器１３は、消費電流を抑制するために高抵抗で形成された抵抗１１，１２による分圧器の出力インピーダンスを下げると共に、ノードＮ１に生ずる雑音の影響を抑制するためのものである。
【００１６】
抵抗１１は、例えば、温度係数が比較的小さいポリシリコンを抵抗体として用いたものである。一方、抵抗１２は、シリコンに一定濃度の不純物を注入したもので、温度係数は比較的大きくなる。これらの抵抗１１，１２は、温度係数は異なるが、いずれも温度の上昇に従って抵抗値が増加する正の温度特性を有している。これにより、周囲温度が上昇すると、抵抗１２で分圧される電圧が抵抗１１の電圧よりも大きくなり、ノードＮ１の電位、即ち検知電圧ＶＴが上昇するようになっている。
【００１７】
基準電圧発生部２０は、温度検知部１０と同様に、電源電位ＶＤＤとノードＮ２の間に接続された抵抗２１と、このノードＮ２と接地電位ＧＮＤの間に接続された抵抗２２を有している。ノードＮ２には、ボルテージ・フォロワ接続された演算増幅器２３が接続され、この演算増幅器２３の出力側から、基準電圧ＶＲが出力されるようになっている。この演算増幅器２３も、演算増幅器１３と同じ目的で設けられたものである。
【００１８】
この基準電圧発生部２０の抵抗２１，２２は、例えばポリシリコンを抵抗体として用い、同じ温度係数となるように構成されている。更に、この基準電圧発生部２０から出力される基準電圧ＶＲは、電圧制御発振回路の発振周波数の下限値に対応する周囲温度の時に、温度検知部１０から出力される検知電圧ＶＴと同電圧となるように設定されている。
【００１９】
増幅部３０は、検知電圧ＶＴから基準電圧ＶＲを差し引いてその差分を一定の増幅率で増幅し、電圧制御発振回路に対する制御電圧ＣＶを出力するものである。この増幅部３０は、演算増幅器３１を有し、この演算増幅器３１の−入力端子に基準電圧ＶＲが与えられるようになっている。演算増幅器３１の＋入力端子には、抵抗３２を介して検知電圧ＶＴが与えられ、出力端子はＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３３のゲートに接続されている。ＰＭＯＳ３３のソースは電源電位ＶＤＤに接続され、ドレインはノードＮ３に接続されている。更に、ノードＮ３は抵抗３４を介して演算増幅器３１の＋入力端子に接続されている。そして、ノードＮ３から、検知電圧ＶＴと基準電圧ＶＲの差が、抵抗３２，３４の抵抗値で設定される増幅率で増幅され、制御電圧ＣＶとして出力されるようになっている。
【００２０】
電圧制限部４０は、増幅部３０から出力される制御電圧ＣＶが、基準電圧ＶＲよりも低い電圧にならないように制限するもので、比較器（ＣＭＰ）４１とＰＭＯＳ４２で構成されている。比較器４１の−入力端子には基準電圧ＶＲが与えられ、＋入力端子には制御電圧ＣＶが与えられるようになっている。比較器４１の出力端子はＰＭＯＳ４２のゲートに接続され、このＰＭＯＳ４２のソースは電源電位ＶＤＤに接続され、ドレインは制御電圧ＣＶが出力されるノードＮ３に接続されている。この電圧制限部４０では、制御電圧ＣＶが基準電圧ＶＲよりも低いとき、比較器４１の出力信号が“Ｌ”となり、ＰＭＯＳ４２がオン状態となってノードＮ３の電位を上昇させ、結果として制御電圧ＣＶが基準電圧ＶＲに等しくなるように動作する。一方、制御電圧ＣＶが基準電圧ＶＲよりも高い場合には、比較器４１の出力信号は“Ｈ”となり、ＰＭＯＳ４２がオフ状態となる。
【００２１】
充放電部５０は、パルス発生部７０から与えられる制御パルスＣＰによってキャパシタの充電及び放電を行い、このキャパシタから鋸歯状に変化する電圧を出力するものである。この充放電部５０は、電源電位ＶＤＤとノードＮ５の間に接続されたＰＭＯＳ５１と、このノードＮ５と接地電位ＧＮＤの間に直列接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）５２，５３を有している。ＰＭＯＳ５１とＮＭＯＳ５２のゲートには、制御パルスＣＰが与えられるようになっている。ＮＭＯＳ５３のゲートは、抵抗５４を介して電源電位ＶＤＤに接続されると共に、順方向にダイオード接続されたＮＭＯＳ５５を介して接地電位ＧＮＤに接続されている。また、ノードＮ５と接地電位ＧＮＤの間にはキャパシタ５６が接続され、このノードＮ５から鋸歯状に変化するランプ電圧ＲＶが出力されるようになっている。
【００２２】
比較部６０は、ランプ電圧ＲＶと制御電圧ＣＶを比較するもので、＋入力端子にランプ電圧ＲＶが与えられ、−入力端子には制御電圧ＣＶが与えられる比較器で構成されている。この比較部６０は、ランプ電圧ＲＶが制御電圧ＣＶよりも高いときには“Ｈ”の比較結果信号ＣＲを出力し、低いときには“Ｌ”の比較結果信号ＣＲを出力するようになっている。
【００２３】
パルス発生部７０は、比較結果信号ＣＲの立ち下がりのタイミングで、一定の時間だけ“Ｌ”になる制御パルスＣＰを発生するものである。このパルス発生部７０は、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）７１，７２を有し、このＮＡＮＤ７１の一方の入力側に比較結果信号ＣＲが与えられるようになっている。ＮＡＮＤ７１の出力側は、ＮＡＮＤ７２の一方の入力側に接続されると共に、直列接続された遅延素子７３とインバータ７４を介して、このＮＡＮＤ７２の他方の入力側に接続されている。ＮＡＮＤ７２の出力側は、ＮＡＮＤ７１の他方の入力側に接続されている。また、ＮＡＮＤ７１の出力信号はインバータ７５で反転され、制御パルスＣＰとして充放電部５０と分周部８０に与えられるようになっている。
【００２４】
分周部８０は、Ｄ型フリップフロップで構成され、制御パルスＣＰの周波数を１／２に分周してデューティ比が５０％の出力信号ＯＵＴを生成するものである。
【００２５】
図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を説明する。
【００２６】
温度検知部１０において、ノードＮ１には電源電圧ＶＤＤが抵抗１１，１２で分圧された電圧が生成されるが、これらの抵抗１１，１２の温度係数が異なるため、ノードＮ１の電圧は周囲温度に応じて変化する。このノードＮ１の電圧は、演算増幅器１３から検知電圧ＶＴとして出力される。一方、基準電圧発生部２０の抵抗２１，２２は、同じ温度係数に形成されているので、ノードＮ２の電圧は周囲温度の影響を受けずに一定である。このノードＮ２の電圧は、演算増幅器２３から基準電圧ＶＲとして出力される。
【００２７】
検知電圧ＶＴと基準電圧ＶＲは増幅部３０に与えられ、この検知電圧ＶＴから基準電圧ＶＲが差し引かれ、その差の電圧が所定の増幅率で増幅されて、ノードＮ３に制御電圧ＣＶが出力される。
【００２８】
制御電圧ＣＶは電圧制限部４０に与えられ、基準電圧ＶＲと比較される。もしも、制御電圧ＣＶが基準電圧ＶＲよりも低いときには、制御電圧ＣＶは基準電圧ＶＲまで引き上げられる。制御電圧ＣＶが基準電圧ＶＲよりも高いときには、制御電圧ＣＶはそのまま出力される。従って、制御電圧ＣＶが基準電圧ＶＲより低くなることはない。即ち、基準電圧ＶＲは、電圧制御発振回路における発振周波数範囲の下限（最低周波数）に対応する制御電圧ＣＶとなる。
【００２９】
制御電圧ＣＶは比較部６０に与えられ、充放電部５０から出力されるランプ電圧ＲＶと比較される。ここでは、周囲温度が４５℃であるとして、制御電圧ＣＶ４５とする。
【００３０】
図２の時刻ｔ１に示すように、ランプ電圧ＲＶが制御電圧ＣＶ４５よりも高く、かつ、制御パルスＣＰが“Ｈ”のときは、充放電部５０のＰＭＯＳ５１はオフとなり、ＮＭＯＳ５２はオンである。これにより、キャパシタ５６の電荷は、ＮＭＯＳ５２，５３を介して接地電位ＧＮＤに放電される。このときの時定数は、ＮＭＯＳ５３のゲートに与えられる制御電圧と、キャパシタ５６の容量によって決定される。キャパシタ５６の放電によってノードＮ５のランプ電圧ＲＶは次第に低下する。
【００３１】
時刻ｔ２において、ランプ電圧ＲＶが制御電圧ＣＶ４５まで低下すると、比較部６０の比較結果信号ＣＲが“Ｌ”になる。これにより、パルス発生部７０のＮＡＮＤ７１から出力される信号Ｓ７１が“Ｈ”となり、制御パルスＣＰは“Ｌ”に変化する。
【００３２】
ＮＡＮＤ７２の一方の入力側に与えられる信号Ｓ７１は“Ｈ”となるが、このＮＡＮＤ７２の他方の入力側にインバータ７４から与えられる信号Ｓ７４は、遅延素子７３を介して伝搬されるので、この時点では“Ｈ”である。従って、ＮＡＮＤ７２から出力される信号Ｓ７２は“Ｌ”となる。
【００３３】
一方、制御パルスＣＰが“Ｌ”になったことにより、充放電部５０のＰＭＯＳ５１はオンとなり、ＮＭＯＳ５２はオフとなる。これにより、キャパシタ５６は、ＮＭＯＳ５１を介して電源電位ＶＤＤに接続され、急速に充電される。これに従い、比較結果信号ＣＲは直ちに“Ｈ”に戻るが、パルス発生部７０では遅延素子７３による遅延時間のため、ＮＡＮＤ７２の信号Ｓ７２は“Ｌ”のまま変化しない。従って、制御パルスＣＰも“Ｌ”のままである。この期間に充放電部５０のキャパシタ５６は電源電位ＶＤＤまで十分に充電される。
【００３４】
時刻ｔ３において、遅延素子７３とインバータ７４を介しＮＡＮＤ７２に与えられる信号Ｓ７４が“Ｌ”になると、このＮＡＮＤ７２の信号Ｓ７２が“Ｈ”になり、ＮＡＮＤ７１の信号Ｓ７１が“Ｌ”になる。これにより、制御パルスＣＰは“Ｈ”になり、充放電部５０のキャパシタ５６は、ＮＭＯＳ５２，５３を通して放電を開始する。
【００３５】
時刻ｔ４において、ＮＡＮＤ７２に与えられる信号Ｓ７４が“Ｈ”になる。但し、この時点ではＮＡＮＤ７２の一方の入力側の信号Ｓ７１は“Ｌ”であるので、このＮＡＮＤ７２の信号Ｓ７２は変化しない。
【００３６】
以上の繰り返しにより、ランプ電圧ＲＶは、電源電位ＶＤＤと制御電圧ＣＶ４５の間で鋸歯状に変化する。制御パルスＣＰは分周部８０に与えられ、この分周部８０によって周波数が１／２に分周され、デューティ比５０％の出力信号ＯＵＴが得られる。
【００３７】
ここで、周囲温度が上昇して８５℃になると、制御電圧ＣＶも上昇してＣＶ８５となる。これにより、ランプ電圧ＲＶが制御電圧ＣＶ８５まで低下した時点で比較結果信号ＣＲが“Ｌ”となるので、この比較結果信号ＣＲが出力される間隔が短くなる。従って、出力信号ＯＵＴの周波数は、周囲温度の上昇に従って連続的に高くなる。
【００３８】
一方、周囲温度が低下すると制御電圧ＣＶも低下するので、出力信号ＯＵＴの周波数は、周囲温度の低下に従って連続的に低くなる。しかし、電圧制限部４０によって、制御電圧ＣＶの下限が制限されるので、この制御電圧ＣＶは基準電圧ＶＲよりも低くなることはない。従って、周囲温度が低下して検知電圧ＶＴが基準電圧ＶＲ以下なった場合には、出力信号ＯＵＴの周波数は、基準電圧ＶＲに対応する周波数となり、それ以下の周波数に低下することはない。
【００３９】
以上のように、この実施例１の温度制御発振器は、次のような利点を有する。
（１）  温度検知部１０は、正の温度特性を有し温度係数が異なる２つの抵抗１１，１２で電源電圧ＶＤＤを分圧して検知電圧ＶＴを出力するように構成しているので、負の温度特性を有する抵抗素子を形成する必要がない。これにより、製造工程を複雑にする必要がなく、通常のＤＲＡＭの製造工程で、温度制御発振器を同一基板上に形成することができる。
（２）  温度係数が等しい２つの抵抗２１，２２で電源電圧ＶＤＤを分圧して基準電圧ＶＲを出力する基準電圧発生部２０を設け、この基準電圧ＶＲと温度検知部１０の検知電圧ＶＴの差に基づいて制御電圧ＣＶを生成するようにしているので、電源電圧ＶＤＤの変動による制御電圧ＣＶの変動を抑制することができる。
（３）  温度検知部１０と基準電圧発生部２０は、抵抗分圧器から出力される電圧をボルテージ・フォロワ接続された演算増幅器を介して出力するように構成しているので、抵抗分圧器の抵抗値を大きくすることができ、消費電流を低減するとともに雑音による影響を抑制することができる。
（４）  増幅部３０によって検知電圧ＶＴと基準電圧ＶＲの電位差を増幅して、制御電圧ＣＶを生成するようにしているので、この制御電圧ＣＶの変化範囲が広がる。これにより、電圧制御発振回路の出力信号ＯＵＴの周波数制御範囲を広くすることができる。
（５）  制御電圧ＣＶが基準電圧ＶＲよりも低下することを制限する電圧制限部４０を設けているので、低温時に出力信号ＯＵＴの周波数が極端に低下してＤＲＡＭの記憶内容が消滅するおそれがない。
【実施例２】
【００４０】
図３は、本発明の実施例２を示す電圧制御発振回路の構成図である。
この電圧制御発振回路９０は、図１中の充放電部５０、比較部６０、パルス発生部７０及び分周部８０に代えて設けられるもので、演算増幅器８１，８２と、バッファアンプ８３，８４と、インバータ８５をループ状に接続したループ発振器となっている。
【００４１】
演算増幅器８１，８２の定電流回路であるＮＭＯＳのゲートには、制御電圧ＣＶが与えられるようになっている。バッファアンプ８３，８４は、演算増幅器８２から出力される小振幅の信号を論理レベルの振幅を有する信号に増幅するためのもので、例えば、それぞれインバータを２段縦続接続して構成される。また、インバータ８５は、発振動作を行わせるために、演算増幅器８２の出力信号を反転して演算増幅器８１の入力側に帰還させるものである。
【００４２】
この電圧制御発振回路９０では、制御電圧ＣＶが上昇すると演算増幅器８１，８２に流れる電流が増加して応答速度が速くなり、出力信号ＯＵＴの周波数が高くなる。一方、制御電圧ＣＶが低下すると演算増幅器８１，８２に流れる電流が減少して応答速度が遅くなり、出力信号ＯＵＴの周波数が低くなる。
【００４３】
この電圧制御発振回路９０は、一般的な演算増幅器やインバータで構成されているので、図１中の充放電部５０、比較部６０、パルス発生部７０及び分周部８０で構成された電圧制御発振回路に比べて、構成が簡素化できるという利点がある。但し、演算増幅器の応答速度を制御するため、出力信号ＯＵＴの周波数制御範囲が図１中の電圧制御発振回路に比べて狭くなるという制約がある。
【００４４】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  増幅部３０では、検知電圧ＶＴと基準電圧ＶＲの差に従って直線的に増加する制御電圧ＣＶを出力するように構成しているが、例えば関数発生器を用いて、検知電圧ＶＴと基準電圧ＶＲの差の電圧を変数とする指数関数、対数関数、２次関数等に従って増幅して制御電圧ＣＶを生成するようにしても良い。
（ｂ）  使用する周囲温度の範囲が限定されている場合には、電圧制限部４０を省略することができる。
（ｃ）  充放電部５０やパルス発生部７０の回路構成は一例であり、同様の機能を有する回路で置き換えることができる。
（ｄ）  ＤＲＡＭに適用する場合について説明したが、適用範囲はＤＲＡＭに限定されない。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１を示す温度制御発振器の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の実施例２を示す電圧制御発振回路の構成図である。
【符号の説明】
【００４６】
１０    温度検知部
２０    基準電圧発生部
３０    増幅部
４０    電圧制限部
５０    充放電部
６０    比較部
７０    パルス発生部
８０    分周部
９０    電圧制御発振回路
【図１】
0004551862.tif 000002
【図２】
0004551862.tif 000003
【図３】
0004551862.tif 000004