(57)【特許請求の範囲】
【請求項１】
第１の入力信号がゲートに印加され、ソースが接地されている第１の差動トランジスタと、
第２の入力信号がゲートに印加され、ソースが接地されている第２の差動トランジスタと、
上記第１と第２の差動トランジスタの出力端子から得られた出力信号の同相成分と基準信号に応じて、制御信号を出力する同相成分制御回路と、
上記第１の差動トランジスタの出力端子に接続され、上記制御信号に応じた電流を上記第１の差動トランジスタに供給する第１の電流供給回路と、
上記第２の差動トランジスタの出力端子に接続され、上記制御信号に応じた電流を上記第２の差動トランジスタに供給する第２の電流供給回路と、
上記第１の差動トランジスタの出力端子と上記制御信号の出力端子との間に接続されている第１の負荷容量と、
上記第２の差動トランジスタの出力端子と上記制御信号の出力端子との間に接続されている第２の負荷容量と
を有するトランスコンダクタ回路。
【請求項２】
上記第１の電流供給回路は、出力端子が上記第１の差動トランジスタに接続され、ゲートに上記制御信号が入力される第１の負荷用トランジスタ、
上記第２の電流供給回路は、出力端子が上記第２の差動トランジスタに接続され、ゲートに上記制御信号が入力される第２の負荷用トランジスタ
を含む請求項１記載のトランスコンダクタ回路。
【請求項３】
上記第１と第２の差動トランジスタのトランスコンダクタンスを上記第１と第２の負荷用トランジスタのトランスコンダクタンスより小さくなるように、それぞれのトランジスタのサイズが設定される
請求項２記載のトランスコンダクタ回路。
【請求項４】
上記第１の差動トランジスタと並列に接続されている第１のバイパス電流源と、
上記第２の差動トランジスタと並列に接続されている第２のバイパス電流源とを有する請求項１記載のトランスコンダクタ回路。
【請求項５】
上記同相成分制御回路は、カレントミラー回路と、
上記カレントミラー回路の一方の電流出力端子に接続され、ゲートに基準信号が入力される第１の制御用トランジスタと、
上記カレントミラー回路の他方の電流出力端子に並列に接続され、ゲートにそれぞれ上記第１と第２の差動トランジスタの出力端子から得られた出力信号が入力される第２と第３の制御用トランジスタと
を有する請求項１記載のトランスコンダクタ回路。
【請求項６】
上記第１の差動トランジスタの出力端子と上記第１の負荷用トランジスタとの間に第１のカスコードトランジスタが接続され、
上記第２の差動トランジスタの出力端子と上記第２の負荷用トランジスタとの間に第２のカスコードトランジスタが接続されている
請求項２記載のトランスコンダクタ回路。
【請求項７】
上記第１と第２のカスコードトランジスタのゲートに所定のバイアス電圧が入力される
請求項６記載のトランスコンダクタ回路。
【請求項８】
上記第１の差動トランジスタのソースと接地電位との間に、動作時に導通し、非動作時に遮断する第１のスイッチング素子が接続され、
上記第２の差動トランジスタのソースと接地電位との間に、動作時に導通し、非動作時に遮断する第２のスイッチング素子が接続されている
請求項１記載のトランスコンダクタ回路。
【請求項９】
上記第１と第２の負荷用トランジスタのゲートと接地電位との間に、動作時に遮断し、非動作時に導通するスイッチング素子が接続されている
請求項２記載のトランスコンダクタ回路。
【請求項１０】
差動入力端子と差動出力端子がそれぞれ共通に接続され、イネーブル信号に応じて動作／非動作状態を切り替える少なくとも二つのトランスコンダクタを含むトランスコンダクタ回路であって、
上記トランスコンダクタは、
上記差動入力端子として、第１と第２の差動トランジスタのゲートに差動入力信号が入力される差動対と、
上記差動対の出力端子に接続され、上記第１と第２の差動トランジスタにバイアス電流を供給する第１と第２の負荷用トランジスタと、
上記差動対の出力端子から得られた差動出力信号の同相成分と基準信号に応じて、制御信号を生成し、上記第１と第２の負荷用トランジスタのゲートに出力する同相成分制御回路と、
上記第１と第２の差動トランジスタの出力端子と上記制御信号の出力端子との間にそれぞれ接続されている第１と第２の負荷容量と、
上記第１と第２の差動トランジスタのソースと接地電位との間に接続され、上記イネーブル信号に応じて動作時に導通し、非動作時に遮断する第１と第２のスイッチング素子と、
上記第１と第２の負荷用トランジスタのゲートと接地電位との間に接続され、上記イネーブル信号に応じて動作時に遮断し、非動作時に導通する第３のスイッチング素子と
を有するトランスコンダクタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｇｍ−Ｃフィルタなどを構成するトランスコンダクタ回路に関するものである。
【０００２】
【従来の技術】
従来より、集積回路上に実現する連続時間フィルタ回路の一つとして、オペアンプを用いたアクティブフィルタと並び、トランスコンダクタとキャパシタによる積分器を構成要素とするＧｍ−Ｃフィルタが特に高速フィルタの用途に使用されていた。
【０００３】
オペアンプを用いたアクティブフィルタの線形性などの特性はオペアンプが高いゲイン（利得）を保っている限り、抵抗などの受動素子で決まる。このため能動素子自体に線形性は要求されない。しかし、このようなアクティブフィルタは、オペアンプの高利得によって能動素子のバラツキ、非線形性がフィルタ特性に影響しないようにしているため、フィルタの通過帯域に渡ってオペアンプが高い利得を確保していることが前提になる。従って、オペアンプの帯域を上げることが困難である高周波帯域への応用には向かない。
【０００４】
一方、オープンループのトランスコンダクタとキャパシタで積分器を構成するＧｍ−Ｃフィルタは、積分器のユニティゲイン周波数はフィルタの極周波数に相当するため、広帯域フィルタに適している。またここで、ユニティゲイン周波数はトランスコンダクタンス値、即ち、ｇm 値に比例する。しかし、フィルタの線形性はｇm の線形性で決まるため、トランスコンダクタ自体に良好な線形性が要求される。
【０００５】
従って、半導体集積回路で実現する高周波フィルタには、Ｇｍ−Ｃフィルタが有力候補であるが、ここでは、高い極周波数が要求されるためｇm 値自体が大きいことが望ましく、また、良好な歪み特性、即ち、ｇm のリニアリティが良いことが多くのアプリケーションでは不可欠である。
また、このようなフィルタ機能はディジタル信号処理の前処理、あるいは大規模集積回路の一部として必要となる機会が特に多く、高集積化、特にディジタル集積回路と親和性のよいＣＭＯＳ製造プロセスでフィルタ機能を実現したいという要望が強い。
【０００６】
図７はＭＯＳトランジスタによって構成された差動対からなる基本的なトランスコンダクタ（以下、便宜上ｇm セルと称する）を示す回路図である。図示のように、このｇm セルは、ＭＯＳトランジスタＭ１とＭ２及び電流源ＩＳによって構成され、トランジスタＭ１とＭのソースが電流源ＩＳに接続され、ゲートにそれぞれ電圧Ｖ１とＶ２が印加される。
【０００７】
このｇm セルにおいて、トランジスタＭ１とＭ２のドレイン電流Ｉ１とＩ２との差は、次式によって与えられる。
【０００８】
【数１】
0004572481.tif 000002
【０００９】
式（１）において、Ｉs は電流源ＩＳの供給電流値であり、Ｖ１とＶ２はそれぞれトランジスタＭ１とＭ２のゲートに印加される入力電圧である。式（１）によると、入力電圧Ｖ１＝Ｖ２のとき、ｇm は最大値をとり、この最大値ｇm,MAXは次式によって与えられる。
【００１０】
【数２】
0004572481.tif 000003
【００１１】
式（２）において、ＩD はトランジスタのドレイン電流である。なお、式（２）はＭＯＳトランジスタの素子単体のトランスコンダクタンスである。式（１）から分かるように、ｇm には非線形項が含まれている。このため、差動入力電圧の振幅（Ｖ１−Ｖ２）が大きくなるにつれｇm は減少し、大きな非線形性を示す。また、この非線形性の程度は多くのアプリケーションの許容範囲を越えている。
【００１２】
これまでに、ｇm セルの線形性を改善する線形化手法が幾つか提案されていた。図８は線形性を改善されたｇm セルの一例を示している。
図示のように、このｇm セルは、差動対を構成するｎＭＯＳトランジスタＮ１，Ｎ２、ｇm 調整のためにトランジスタＮ１とＮ２のソースの間に接続されているｎＭＯＳトランジスタＮ３，Ｎ４、差動対の負荷を構成するｐＭＯＳトランジスタＰ１，Ｐ２、さらに差動対に動作電流を与えるｎＭＯＳトランジスタＮ５，Ｎ６によって構成されている。
【００１３】
ｎＭＯＳトランジスタＮ３とＮ４は、３極管領域で動作するので、以下、これらを３極管領域トランジスタという。トランジスタＮ３のゲートがトランジスタＮ１のゲートに接続され、差動入力電圧の一方の入力電圧Ｖ１が入力され、トランジスタＮ４のゲートがトランジスタＮ２のゲートに接続され、差動入力電圧の他方の入力電圧Ｖ２が入力される。
３極管領域トランジスタＮ３とＮ４を用いることで、ｇm セルのリニアリティが向上し、大振幅入力時に並列に接続されている３極管領域トランジスタの一方のゲート電圧が上がることで、そのオン抵抗が下がり、ｇm の低下を相殺する。
図８に示すｇm セルのｇm は次式のように求められる。
【００１４】
【数３】
0004572481.tif 000004
【００１５】
式（３）において、Ｋi は入力トランジスタＮ１，Ｎ２のＫ（チャネル幅とチャネル長の比Ｗ／Ｌ）であり、Ｋt は３極管トランジスタのＫである。線形化は差動対を構成する入力トランジスタＮ１，Ｎ２とそれらのソース間に接続されている二つの３極管トランジスタのサイズ比を最適化することで実現できる。通常、線形性はＫi が４〜８Ｋt の範囲でもっとも良くなる。
ここで、例えば、Ｋi ＝４Ｋt とすれば、式（３）に基づいて、ｇm は次のように求められる。
【００１６】
【数４】
0004572481.tif 000005
【００１７】
式（２）に較べて分かる通り、こうして得られたｇm 値は素子本来のｇm よりも大幅に小さくなってしまう。Ｇｍ−Ｃフィルタの極周波数はｇm ／Ｃで決まるので、広帯域化するため、ｇm を大きくすることが必要である。このためこの方式のｇm セルではｇm 値を確保するのに大きなバイアス電流を必要とし、消費電力の増大を招いてしまう。また、素子数の増大に伴って寄生素子がｇm セルの特性を大きく影響し、特に位相特性の劣化を招く問題点がある。
【００１８】
図８に示す方式に限らず、他に幾つかの線形化の手法においてもｇm 値が素子本来のｇm より小さいものとなり、結局同一バイアス電流ＩD で比較すると、ｇm を犠牲にして線形性を確保するといえる。
【００１９】
図９には、ＭＯＳ素子の本来のｇm 値が得られ、しかも線形性の良いｇm セルの一例を示している。図示のように、このｇm セルは、ソースが接地されているＭＯＳトランジスタＭ１とＭ２からなる差動対で構成されている。トランジスタＭ１のゲートに同相電圧ＶC と差動入力電圧ｖi ／２との和ＶC ＋ｖi ／２が入力され、トランジスタＭ２のゲートに同相電圧ＶC と差動入力電圧ｖi ／２との差ＶC −ｖi ／２が入力される。トランジスタＭ１とＭ２のドレインから、それぞれ出力電流Ｉ１とＩ２が取り出される。
【００２０】
トランジスタＭ１とＭ２のドレイン電流は、それぞれ次式によって求められる。
【００２１】
【数５】
0004572481.tif 000006
【数６】
0004572481.tif 000007
【００２２】
そして、式（５）と（６）によって、トランジスタＭ１とＭ２からなるｇm セル出力差電流Ｉ２−Ｉ１は、次式のように求められる。
【００２３】
【数７】
0004572481.tif 000008
【００２４】
式（７）に示すように、図９に示すｇm セルの出力として差電流Ｉ２−Ｉ１を取り出せば、線形な入出力特性が得られる。
図１０は、トランジスタＭ１とＭ２の出力差電流Ｉ２−Ｉ１を取り出す回路を示している。図示のように、この回路はｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３とＭ４からなる二つの差動対、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とＰ４からなる二つのカレントミラー回路及びトランジスタＭ２とＭ４のドレインの間に接続されているキャパシタＣによって構成されている。トランジスタＰ１とＰ２で構成されたカレントミラー回路は、トランジスタＭ１とＭ２からなる差動対の負荷回路を構成し、トランジスタＰ３とＰ４で構成されたカレントミラー回路は、トランジスタＭ３とＭ４からなる差動対の負荷回路を構成している。
【００２５】
図１０に示すｇm セルでは信号経路にカレントミラー回路が入るため、寄生極周波数が比較的に低く、高周波数フィルタには適さない。即ち、積分器を構成した場合のユニティゲイン周波数での位相特性が理想積分器の−９０°からずれることによって位相比較器特性が劣化することがある。このため、特に等リップル位相フィルタなど位相特性に敏感なフィルタに不適である。
【００２６】
次に、低電流源負荷のソース接地ｇm セルについて、その入出力特性を考察する。
図１１は、定電流源負荷を持ち、ソース接地されているトランジスタＭ１とＭ２からなるｇm セルの一例を示している。図示のように、トランジスタＭ１とＭ２に、それぞれのドレインに接続されている定電流源によって定電流Ｉ０が供給される。この場合、トランジスタＭ１とＭ２の出力電流の差電流ｉ1 −ｉ2 は、次式によって求められる。
【００２７】
【数８】
0004572481.tif 000009
【００２８】
また、出力電流の同相成分は、次式を満たすものである。
【００２９】
【数９】
0004572481.tif 000010
【００３０】
このｇm セルによって積分器を構成する場合、出力端子、即ち、トランジスタＭ１とＭ２のドレインの間には容量素子が接続されるが、図１１に示す定電流源負荷の場合、同相成分のために、本来線形な差電流ｉ1 −ｉ2 が積分器を構成する容量素子の端子間電流として取り出すことができない。即ち、入力信号電圧に対する各トランジスタの変化電流は、良く知られた自乗特性に従っており、図１１の入力電圧変化時を例にとると、ｉ1 ＞−ｉ2 であり、大きな同相電流成分がトランジスタＭ１とＭ２を流れる。
【００３１】
ここで、図１２に示すように、同相フィードバック回路（ＣＭＦＢ）によって、ｉf ＝ｉoc／２＝（ｉ1 ＋ｉ2 ）／２を補償電流として、定電流源によって供給する場合を考える。
【００３２】
同相出力電流を除去すると、容量素子を流れる差動出力電流ｉodは、次のように求められる。
【００３３】
【数１０】
0004572481.tif 000011
【００３４】
【数１１】
0004572481.tif 000012
【００３５】
式（１１）から分かるように、差動出力電流ｉodは入力電圧に対して線形特性を示している。
【００３６】
上述したように、同相フィードバック回路によって同相成分を除去することによって、ソース接地トランジスタからなるｇm セルのリニアなｇm 特性が得られる。ここで、ｇm 値自体は式（１１）から分かるように、入出力トランジスタのサイズ（アスペクトレシオＫ）と入力信号の同相電位によって決定される。
【００３７】
【発明が解決しようとする課題】
ところで、上述した従来のｇm セルにおいて、同相出力電流即ち同相ゲインが非常に大きいソース接地方式の場合、同相フィードバック回路を実現する上で大きな問題がある。
図１３は同相フィードバック回路を有するｇm セルの構成を示す回路図である。図示のように、同相フィードバック回路（ＣＭＦＢ）１０は、トランジスタＭ１とＭ２からなる差動対の出力を受けて、これに応じてトランジスタＭ１とＭ２に供給する電流を制御する制御信号ＶB を出力する。
【００３８】
図１４は、図１３に示すｇm セルの一構成例を示す回路図である。
図示のように、トランジスタＭ１とＭ２によって差動対が構成されている。トランジスタＭ１とＭ２のソースが接地され、トランジスタＭ１のドレイン側に負荷トランジスタＰ１が接続され、トランジスタＭ２のドレインに負荷トランジスタＰ２が接続されている。トランジスタＭ１とＭ２のゲートに入力信号Ｓin1 とＳin2 がそれぞれ印加されている。差動対の出力端子、即ち、トランジスタＭ１とＭ２のドレインにそれぞれ負荷容量素子Ｃ１とＣ２が接続されている。なお、ここで、容量素子の容量値をともに２Ｃとすると、差動対の出力端子間の負荷容量はＣである。
【００３９】
トランジスタＰ３とＰ４はカレントミラー回路を構成する。また、トランジスタＰ３のドレイン側にトランジスタＭ３が接続され、トランジスタＭ４のドレイン側にトランジスタＭ４とＭ５が並列に接続されている。トランジスタＭ４のゲートに基準電圧Ｖcmが印加され、トランジスタＭ４とＭ５のゲートにそれぞれ差動対の出力電圧ＶO1とＶO2が印加される。トランジスタＭ３とＰ３のドレイン同士の接続点から制御電圧ＶB が取り出され、負荷トランジスタＰ１とＰ２のゲートに入力される。
【００４０】
上述した回路構成において、トランジスタＰ３とＰ４及びトランジスタＭ３，Ｍ４とＭ５によって、同相フィードバック回路１０が構成されている。当該同相フィードバック回路において、トランジスタＭ３とＭ４，Ｍ５によって差動回路が構成され、当該差動回路によって、差動出力ＶO1とＶO2の同相電位と基準電位Ｖcmとの比較が行われ、比較結果として出力される制御電圧ＶB を負荷トランジスタＰ１とＰ２のゲートにフィードバックさせることで、トランジスタＭ１とＭ２に供給されるバイアス電流の同相成分を制御し、出力ＶO1とＶO2の同相成分を所望の電位に保つように制御する。
【００４１】
図１５は、上述した同相フィードバック回路による同相出力電位制御を行うｇm セルの構成を一般化したブロック図である。
図１５において、ｇi は入力トランジスタの同相トランスコンダクタンス、Ｒ0 はｇm セルを構成するトランジスタ、即ち、トランジスタＭ１とＭ２のドレイン抵抗、Ｃ0 はｇm セルの負荷容量の同相成分及び寄生容量である。また、ｇSはｇm セルの出力電圧の同相成分を検出する差動回路のトランスコンダクタンス、ｇf はトランジスタＭ１とＭ２の電流源負荷を形成するトランジスタＰ１とＰ２のトランスコンダクタンスであり、Ｒf はｇm セルの出力電圧の同相成分を検出する差動回路の出力抵抗、Ｃf は電流源負荷を形成するトランジスタＰ１とＰ２のゲート端子の入力容量及び接続ノードに付随する寄生容量である。
【００４２】
以下、図１５を参照しつつ、このｇm セルにおける同相フィードバック制御について説明する。
図示のように、同相入力電圧Ｖi はｇm セルを構成する差動対のｇi によって電圧−電流変換され、出力ノードを駆動する。このときの負荷となる出力インピーダンスは、Ｒ0 とＣ0 によってなる。
ｇm セルの出力に含まれている同相出力電位Ｖ0 は、同相出力電位を検出する差動回路によって検出される。図示のように、この同相出力検出差動回路において、トランスコンダクタｇS を持ち、このｇS の負荷はＲf とＣf からなる。ｇS によって駆動されるｇm セルの電流源負荷は、トランスコンダクタンスｇf を持ち、このフィードバックループによって帰還された制御電圧によって、Ｒ0 とＣ0 からなるｇm セルの出力負荷を駆動する。この制御によって、ｇm セルの同相出力電位Ｖ0 が所望のレベルに制御される。
【００４３】
図１５によって、ｇm セルにおける同相電位の入出力伝達関数は、次式によって与えられる。
【００４４】
【数１２】
0004572481.tif 000013
【００４５】
式（１２）において、Ａ0 は、ｇm セルの同相ゲイン、Ａf は、同相フィードバック回路のループゲインを示す。また、式（１２）において、関数Ｈf （ｓ）は、次式によって与えられる。
【００４６】
【数１３】
0004572481.tif 000014
【００４７】
式（１３）において、ω0 及びＱは、それぞれ次式によって与えられる。
【００４８】
【数１４】
0004572481.tif 000015
【００４９】
図１６は、式（１３）に基づく伝達関数の極−零点配置を示す配置図である。
式（１３）及び図１６から分かるように、図１５に示す同相フィードバック制御機能を持つシステムの伝達関数は、複素共役な極の対を持つ。この結果、特に元もとの同相ゲインＡ0 （ここでは、Ａ0 ＝ｇi Ｒ0 ）が大きいソース接地ｇm セルの場合、同相フィードバック回路による出力同相電位の設定に大きな問題点がある。
【００５０】
式（１２）から分かるように、同相ゲインＡ0 を抑えるために、同相フィードバック回路のループゲインＡf を大きくする必要がある。一例として、Ｇｍ−Ｃ積分器のユニティゲイン周波数での位相誤差を０．７°以下に保とうとすると、直流ゲインは約４０ｄＢ以上が必要である。ソース接地ｇm セルの場合、同相ゲインＡ0 もこれに等しい。実際には同相フィードバック回路のループの方が狭帯域であるため、直流ループゲインとしてのＡf は、例えば、８０ｄＢといった値が必要となる。ここで、式（１３）は同相伝達関数に複素共役な極の対を持つことを示している。さらにこの式から分かるように、この極周波数でのＱは同相フィードバック回路のループゲインＡf のルートに比例している。即ち、同相ゲインＡ0 を抑えるために同相フィードバック回路のループゲインＡf を大きくすると、極周波数でのＱも増大し、結果として極周波数での同相ゲインのピークレベルが大きくなり、極周波数前後では同相ゲインが抑えられず、安定なフィルタが実現できないという不利益がある。
【００５１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、差動型ｇmセルにおいて同相成分をフィードバック制御することによって同相ゲインを抑えることができ、線形性が良く、安定したフィルタを実現できるトランスコンダクタ回路を提供することにある。
【００５２】
【課題を解決するための手段】
上記目的を達成するため、本発明のトランスコンダクタ回路は、第１の入力信号がゲートに印加され、ソースが接地されている第１の差動トランジスタと、第２の入力信号がゲートに印加され、ソースが接地されている第２の差動トランジスタと、上記第１と第２の差動トランジスタの出力端子から得られた出力信号の同相成分と基準信号に応じて、制御信号を出力する同相成分制御回路と、上記第１の差動トランジスタの出力端子に接続され、上記制御信号に応じた電流を上記第１の差動トランジスタに供給する第１の電流供給回路と、上記第２の差動トランジスタの出力端子に接続され、上記制御信号に応じた電流を上記第２の差動トランジスタに供給する第２の電流供給回路と、上記第１の差動トランジスタの出力端子と上記制御信号の出力端子との間に接続されている第１の負荷容量と、上記第２の差動トランジスタの出力端子と上記制御信号の出力端子との間に接続されている第２の負荷容量とを有する。
【００５３】
また、本発明では、好適には、上記第１の電流供給回路は、出力端子が上記第１の差動トランジスタに接続され、ゲートに上記制御信号が入力される第１の負荷用トランジスタを含み、上記第２の電流供給回路は、出力端子が上記第２の差動トランジスタに接続され、ゲートに上記制御信号が入力される第２の負荷用トランジスタを含む。
【００５４】
また、本発明では、好適には、上記第１と第２の差動トランジスタのトランスコンダクタンスを上記第１と第２の負荷用トランジスタのトランスコンダクタンスより小さくなるように、それぞれのトランジスタのサイズが設定される。
【００５５】
また、本発明では、好適には、上記第１の差動トランジスタと並列に接続されている第１のバイパス電流源と、上記第２の差動トランジスタと並列に接続されている第２のバイパス電流源とを有する。
【００５６】
また、本発明では、好適には、上記同相成分制御回路は、カレントミラー回路と、上記カレントミラー回路の一方の電流出力端子に接続され、ゲートに基準信号が入力される第１の制御用トランジスタと、上記カレントミラー回路の他方の電流出力端子に並列に接続され、ゲートにそれぞれ上記第１と第２の差動トランジスタの出力端子から得られた出力信号が入力される第２と第３の制御用トランジスタとを有する。
【００５７】
また、本発明では、好適には、上記第１の差動トランジスタの出力端子と上記第１の負荷用トランジスタとの間に第１のカスコードトランジスタが接続され、上記第２の差動トランジスタの出力端子と上記第２の負荷用トランジスタとの間に第２のカスコードトランジスタが接続されている。
【００５８】
また、本発明では、好適には、上記第１と第２のカスコードトランジスタのゲートに所定のバイアス電圧が入力される。
【００５９】
また、本発明では、好適には、上記第１の差動トランジスタのソースと接地電位との間に、動作時に導通し、非動作時に遮断する第１のスイッチング素子が接続され、上記第２の差動トランジスタのソースと接地電位との間に、動作時に導通し、非動作時に遮断する第２のスイッチング素子が接続されている。
【００６０】
また、本発明では、好適には、上記第１と第２の負荷用トランジスタのゲートと接地電位との間に、動作時に遮断し、非動作時に導通するスイッチング素子が接続されている。
【００６１】
また、本発明のトランスコンダクタ回路は、差動入力端子と差動出力端子がそれぞれ共通に接続され、イネーブル信号に応じて動作／非動作状態を切り替える少なくとも二つのトランスコンダクタを含むトランスコンダクタ回路であって、上記トランスコンダクタは、上記差動入力端子として、第１と第２の差動トランジスタのゲートに差動入力信号が入力される差動対と、上記差動対の出力端子に接続され、上記第１と第２の差動トランジスタにバイアス電流を供給する第１と第２の負荷用トランジスタと、上記差動対の出力端子から得られた差動出力信号の同相成分と基準信号に応じて、制御信号を生成し、上記第１と第２の負荷用トランジスタのゲートに出力する同相成分制御回路と、上記第１と第２の差動トランジスタの出力端子と上記制御信号の出力端子との間にそれぞれ接続されている第１と第２の負荷容量と、上記第１と第２の差動トランジスタのソースと接地電位との間に接続され、上記イネーブル信号に応じて動作時に導通し、非動作時に遮断する第１と第２のスイッチング素子と、上記第１と第２の負荷用トランジスタのゲートと接地電位との間に接続され、上記イネーブル信号に応じて動作時に遮断し、非動作時に導通する第３のスイッチング素子とを有する。
【００６２】
【発明の実施の形態】
図１は本発明に係るトランスコンダクタ回路の一実施形態を示す回路図である。図示のように、このトランスコンダクタ回路（以下、便宜上ｇm セルと表記する）は、ソースが接地されているトランジスタＭ１とＭ２からなる差動対、当該差動対の負荷を構成する電流源トランジスタＰ１とＰ２、電流源ＩＳ１，ＩＳ２負荷容量素子Ｃ１，Ｃ２及び同相フィードバック回路（ＣＭＦＢ）１００によって構成されている。
【００６３】
トランジスタＭ１とＭ２のゲートにそれぞれ入力信号Ｓin1 とＳin2 が入力される。トランジスタＭ１のドレインに負荷トランジスタＰ１が接続され、トランジスタＭ２のドレインに負荷トランジスタＰ２が接続されている。また、トランジスタＭ１のドレインに電流源ＩＳ１が接続され、トランジスタＭ２のドレインに電流源ＩＳ２が接続されている。
同相フィードバック回路１００は、トランジスタＭ１とＭ２からなる差動対の出力信号の同相成分に応じて、制御信号ＶB を負荷トランジスタＰ１とＰ２のゲートに出力する。
【００６４】
制御信号ＶB の出力ノードとトランジスタＭ１のドレインとの間に負荷容量素子Ｃ１が接続され、制御信号ＶB の出力ノードとトランジスタＭ２のドレインとの間に負荷容量素子Ｃ２が接続されている。
即ち、本実施形態のｇm セルにおいては、差動対を構成するトランジスタＭ１とＭ２のドレイン側に接続されている負荷容量素子は、従来のｇm セルのように他方の電極を接地させるのではなく、同相フィードバック回路の出力端子に接続する。即ち、負荷容量素子Ｃ１とＣ２はそれぞれ差動対で構成されるｇm セルの出力端子と同相フィードバック回路の出力端子との間に接続される。
【００６５】
また、図１に示すように、負荷容量の一部分（Ｃ１’、Ｃ２’）を従来のように差動対の出力端子と接地電位との間に接続し、他の部分を差動対の出力端子と同相フィードバック回路の出力端子との間に接続するという構成にすることもできる。このような構成にする場合、差動対の出力端子から見た負荷容量を所望の値となるように、負荷容量素子Ｃ１，Ｃ２及びＣ１’、Ｃ２’の容量をそれぞれ決定される。こうすることによって、積分器の容量としての差動負荷容量は従来とかわらない。従って、これによるＧｍ−Ｃ積分器あるいはフィルタの特性は変わらない。
【００６６】
次に、本実施形態のｇm セルにおける同相ゲインについて考察する。まず、低周波数領域では、従来とほぼ同様にＡ0 ／Ａf の減衰が得られる。また、一次零点（１／τf ）による６ｄＢ／ｏｃｔの特性に乗って同相ゲインが増加する。
従来のｇm セルでは、周波数がさらに増大すると、伝達関数の極によって同相ゲインにピークが生じる。これに対して本実施形態のｇm セルでは、負荷容量ＣがＡＣシャント容量として働き、低周波数領域ではハイインピーダンス電流源負荷であった負荷トランジスタＭがダイオード接続され、低インピーダンス負荷に変化する。
【００６７】
この場合、入力トランジスタＭ１とＭ２のトランスコンダクタをｇi 、直流的にダイオード接続されている負荷トランジスタＰ１とＰ２のトランスコンダクタをｇp とすると、ｇm セルの同相ゲインはｇi ／ｇP となる。従って、ｇi ＜ｇP となるようにトランジスタＭ１，Ｍ２及びＰ１，Ｐ２のサイズを設定することによって、ｇm セルの同相ゲインの最大値を０ｄＢ以下にすることができる。現実には同相トランスコンダクタｇi は積分器を構成する差動型のｇm セルのトランスコンダクタｇm によって一義的に決まるため、負荷トランジスタのｇP を大きく設定することによってｇi ＜ｇP を実現することができる。
【００６８】
なお、ｇP を大きくするにはトランジスタＰ１とＰ２のサイズを調整することによっても可能だが、図１に示すように、差動対を構成するトランジスタＭ１とＭ２をそれぞれバイパスするようにバイアス電流を流す方法もある。消費電流とのトレードオフになるが、こうすることによってｇm （即ちｇi ）を変えることなくｇP を大きく設定することができる。
【００６９】
さらに高周波領域になると、同相出力インピーダンスと出力ノードに関する同相寄生容量（あるいは、積分器容量の一部のみをＡＣシャント容量とした場合、残りの出力側積分器容量）による一次極の特性に乗って−６ｄＢで同相ゲインが減少する。
【００７０】
上述したように、本実施形態のｇm セルの同相ゲインの最大値は、ｇi ／ｇPであり、従来のような伝達関数の極によるゲインのピークが発生しない。最大値のｇi ／ｇP はトランジスタサイズの設定、または負荷トランジスタＰ１とＰ２に流すバイパス電流を大きく設定するなどの方法によって０ｄＢ以下に制御することが可能である。これにより、同相ゲインを抑えることができ、ソース接地型差動対で構成されるｇm セルの線形性を改善でき、安定したＧｍ−Ｃ積分回路またはフィルタを構成することができる。
【００７１】
図２は、本実施形態のｇm セルの一構成例を示す回路図である。
図示のように、本実施形態のｇm セルは、ｎＭＯＳトランジスタＮ２，Ｎ３からなる差動対、ｎＭＯＳトランジスタＮ４，Ｎ５からなる差動対及びｎＭＯＳトランジスタＮ１０〜Ｎ１９、ｐＭＯＳトランジスタＰ９〜Ｐ１３からなる同相フィードバック回路１００、負荷容量素子Ｃ１，Ｃ２及び電流源ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４によって構成されている。
【００７２】
トランジスタＮ２とＮ３からなる差動対では、トランジスタＮ２のソースがトランジスタＮ４を介して接地され、トランジスタＮ３のソースがトランジスタＮ５を介して接地されている。また、トランジスタＮ２のドレイン側にトランジスタＰ１，Ｐ３が直列接続され、トランジスタＮ３のドレイン側にトランジスタＰ２，Ｐ４が直列接続されている。また、トランジスタＮ２のドレインに電流源ＩＳ１が接続され、トランジスタＮ３のドレインに電流源ＩＳ２が接続されている。トランジスタＮ２のゲートに入力信号Ｓp1が入力され、トランジスタＮ２のゲートに入力信号Ｓn1が入力される。
トランジスタＮ６とＮ７からなる差動対では、トランジスタＮ６のソースがトランジスタＮ８を介して接地され、トランジスタＮ７のソースがトランジスタＮ９を介して接地されている。また、トランジスタＮ６のドレイン側にトランジスタＰ５，Ｐ７が直列接続され、トランジスタＮ７のドレイン側にトランジスタＰ６，Ｐ８が直列接続されている。また、トランジスタＮ６のドレインに電流源ＩＳ３が接続され、トランジスタＮ７のドレインに電流源ＩＳ４が接続されている。トランジスタＮ６のゲートに入力信号Ｓp2が入力され、トランジスタＮ７のゲートに入力信号Ｓn2が入力される。
【００７３】
トランジスタＮ４，Ｎ５，Ｎ８，Ｎ９のゲートにイネーブル信号Ｖenが印加される。このため、イネーブル信号Ｖenがハイレベルのとき、トランジスタＮ４，Ｎ５，Ｎ８，Ｎ９が導通状態にあり、差動対を構成するトランジスタＮ２，Ｎ３またはＮ６，Ｎ７のソースが接地される。即ち、図２に示すｇm セルは、ソース接地型差動対によって構成されている。
イネーブル信号Ｖenがローレベルのとき、トランジスタＮ４，Ｎ５，Ｎ８，Ｎ９が遮断するので、ｇm セルは動作しない。
【００７４】
トランジスタＰ３，Ｐ４及びＰ７とＰ８のゲートが同相フィードバック回路から出力されるバイアス電圧ＶB0が印加される。
トランジスタＰ１，Ｐ２及びＰ５，Ｐ６のゲートがトランジスタＮ１のドレインに接続され、また、トランジスタＮ１のゲートがインバータＩＮＶ１の出力端子に接続されている。
イネーブル信号Ｖenがハイレベルのとき、インバータＩＮＶ１の出力端子がローレベルにあり、トランジスタＮ１が非導通状態にある。このとき、トランジスタＰ１，Ｐ２及びＰ５，Ｐ６のゲートに同相フィードバック回路１００によって出力される制御電圧ＶB が印加される。即ち、このとき、差動対を構成するトランジスタＮ２，Ｎ３及びＮ６，Ｎ７に供給される動作電流は、同相フィードバック回路１００から出力される制御電圧ＶB によって決まる。
【００７５】
イネーブル信号Ｖenがローレベルのとき、インバータＩＮＶ１の出力端子がハイレベルにある。このとき、トランジスタＮ１が導通状態にあり、そのドレインが接地電位に保持されるので、トランジスタＰ１，Ｐ２及びＰ５，Ｐ６が導通状態にある。しかし、上述したようにこのとき、トランジスタＮ４，Ｎ５，Ｎ８，Ｎ９が遮断するので、ｇm セルは動作しない。
【００７６】
トランジスタＮ２のドレインとトランジスタＮ６のドレインが接続され、その接続点（出力ノード）ＮＤ１から差動電圧ＶO1が出力される。同様に、トランジスタＮ３のドレインとトランジスタＮ７のドレインが接続され、その接続点（出力ノード）ＮＤ２から差動電圧ＶO2が出力される。
出力ノードＮＤ１は、ｇm セルの出力端子ｏｕｔｎに接続され、出力ノードＮＤ２は、ｇm セルの出力端子ｏｕｔｐに接続されている。
また、出力ノードＮＤ１と制御電圧ＶB の出力端子との間に、差動対の負荷容量素子Ｃ１が接続され、出力ノードＮＤ２と制御電圧ＶB の出力端子との間に、差動対の負荷容量素子Ｃ２が接続されている。
【００７７】
同相フィードバック回路１００において、トランジスタＰ９、Ｎ１０とＮ１１が電源電圧ＶCCと接地電位ＧＮＤとの間に直列接続されている。トランジスタＰ９のゲートとドレインが接続されている。また、トランジスタＮ１０のゲートに外部から入力される基準電圧ＶCRが入力され、トランジスタＮ１１のゲートにイネーブル信号Ｖenが入力される。
【００７８】
また、トランジスタＰ１０とＰ１１のソースがともに電源電圧ＶCCに接続され、これらのトランジスタのゲートが接続されている。
トランジスタＰ１２とＰ１３がそれぞれトランジスタＰ１０とＰ１１のドレイン側に接続され、これらのトランジスタのゲートがともにトランジスタＰ９のゲートに接続されている。また、トランジスタＰ１０とＰ１１のゲート同士の接続点がトランジスタＰ１３のドレインに接続されている。
【００７９】
トランジスタＰ１２のドレインにトランジスタＮ１４とＮ１５のドレインが接続され、トランジスタＮ１４とＮ１５がソースがそれぞれトランジスタＮ１６とＮ１７を介して接地されている。トランジスタＮ１４とＮ１５のゲートに基準電圧ＶCRが印加され、トランジスタＮ１６とＮ１７のゲートにイネーブル信号Ｖenが印加される。
トランジスタＮ１３のドレインにトランジスタＮ１２とＮ１８のドレインが接続され、トランジスタＮ１２とＮ１８のソースがそれぞれトランジスタＮ１３とＮ１９を介して接地されている。トランジスタＮ１２のゲートがノードＮＤ１に接続され、トランジスタＮ１８のゲートがノードＮＤ２に接続されている。即ち、トランジスタＮ１２のゲートに差動出力信号ＶO1が印加され、トランジスタＮ１８のゲートに差動出力信号ＶO2が印加される。トランジスタＮ１３とＮ１９のゲートにイネーブル信号Ｖenが印加される。
【００８０】
このように構成された同相フィードバック回路１００において、トランジスタＰ１０，Ｐ１２とＰ１１，Ｐ１３がカレントミラー回路を構成している。また、トランジスタＰ９はトランジスタＮ１０とともにカスコード接続されているトランジスタＰ１２とＰ１３、並びにトランジスタＰ３，Ｐ４，Ｐ７及びＰ８に最適なバイアス電圧ＶB0を供給し、ダイナミックレンジを最大化している。
【００８１】
以下、図２に示すｇm セルの動作について説明する。
上述した構成を有するｇm セルにおいて、トランジスタＮ２，Ｎ３からなる差動対と、トランジスタＮ６，Ｎ７からなる差動対を二つ有する。これらの差動対は、共通の差動出力ノードＮＤ１とＮＤ２を持ち、また、共通の負荷容量素子Ｃ１とＣ２を持つ。イネーブル信号Ｖenがハイレベルのとき、ｇm セルが動作状態にあり、トランジスタＮ２とＮ３からなる差動対によって差動入力信号Ｓp1とＳn1に応じた差動信号が出力ノードＮＤ１とＮＤ２に出力され、また、トランジスタＮ２とＮ３からなる差動対によって差動入力信号Ｓp2とＳn2に応じた差動信号がノードＮＤ１とＮＤ２に出力される。
【００８２】
差動出力ノードＮＤ１とＮＤ２の出力信号ＶO1とＶO2がそれぞれ同相フィードバック回路１００に入力される。同相フィードバック回路１００によって、差動出力信号ＶO1とＶO2の同相成分と入力される基準電圧ＶCRとに応じて、制御信号ＶB が生成され、差動対にバイアス電流を供給するトランジスタＰ１，Ｐ２とＰ５，Ｐ６のゲートに入力される。このフィードバック制御によって、二つの差動対から出力される差動出力信号ＶO1とＶO2の同相成分が制御される。一例として、例えば、同相フィードバック回路１００によって、差動出力信号ＶO1とＶO2の同相成分を基準電圧ＶCRと同じレベルに制御することができる。
【００８３】
トランジスタＮ２，Ｎ３からなる差動対及びトランジスタＮ６，Ｎ７からなる差動対において、ｇm セルの出力インピーダンスを高くするため、それぞれ直列接続されているｐＭＯＳトランジスタで電流源負荷を構成している。さらに、出力信号の振幅、即ち出力ダイナミックレンジを拡大するために、いわゆるワイドスウィングカスコード構成を有する。
また、直流的にダイオード接続となる負荷トランジスタＰ１，Ｐ２及びＰ５，Ｐ６のバイアス電流のみを増やし、同相ゲインｇi ／ｇP を下げるため、差動対を構成するトランジスタＮ２，Ｎ３及びＮ６，Ｎ７とそれぞれ並列に電流源ＩＳ１，ＩＳ２，ＩＳ３及びＩＳ４が接続されている。
【００８４】
図２に示すｇm セルは、イネーブル信号Ｖenによって動作状態が制御される。
イネーブル信号Ｖenがハイレベルのとき、差動対及び同相フィードバック回路１００の接地側に接続されているスイッチング用トランジスタがすべて導通状態にあり、また、トランジスタＮ１が非導通状態にある。このため、ｇm セルが動作状態にあり、差動入力信号Ｓp1とＳn1及びＳp2とＳn2に応じた信号を差動出力端子ｏｕｔｐとｏｕｔｎに出力される。
一方、イネーブル信号Ｖenがローレベルのとき、差動対及び同相フィードバック回路１００の接地側に接続されているスイッチング用トランジスタがすべて非導通状態にあり、また、トランジスタＮ１が導通状態にある。このため、ｇm セルが非動作状態にあり、二つの差動対がハイインピーダンス状態となり、出力端子ｏｕｔｎとｏｕｔｐにはそれぞれキャパシタＣ１とＣ２が接続されている。なお、キャパシタＣ１とＣ２の他方の端子が導通するトランジスタＮ１を介して接地されている。
【００８５】
このため、ｇm セルが非動作状態にあるとき、その負荷容量素子Ｃ１とＣ２がｇm セルの差動出力端子ｏｕｔｎとｏｕｔｐに出力端子が共通に接続されている他の動作状態にあるｇm セルによって駆動される。即ち、出力端子が共通に接続されている複数のｇm セルにおいて、全体の負荷容量が変わらないまま、一部のｇm セルを非動作状態にすることで、極周波数を段階的に変化させることが可能となる。
【００８６】
なお、図２は本実施形態のｇm セルの一構成例を示しているに過ぎず、図１に示す本実施形態のｇm セルは、他の構成を取ることが可能である。例えば、差動対において、トランジスタＮ２とＮ３のソースを共通に接続し、その接続点をスイッチング用トランジスタを介して接地する。同様に、トランジスタＮ６とＮ７のソースを共通に接続し、その接続点をもう一つのスイッチング用トランジスタを介して接地することができる。この場合、イネーブル信号Ｖenがローレベルでｇm セルが非動作状態にあるとき、差動対を構成する二つのトランジスタのソースが接続されているので、トランジスタのゲート−ソース間容量が差動入力容量として表される。このため、このｇm セルを駆動する例えば前段の回路にとって寄生容量が増加してしまう結果となり、望ましくはない。ただし、これが問題にならない場合はこうした構成にすることで、スイッチング用トランジスタの数を減らすことができる。
【００８７】
上述したように、本実施形態のｇm セルには、種々の変形例があるが、その基本的な構成は変わらない。即ち、差動対からの出力のうち同相出力電位を基準電圧と比較し、当該比較結果に応じてｇm セルの電流源負荷を構成するトランジスタのゲートにフィードバックする制御電圧を制御することで、差動対の出力の同相成分を基準電圧に基づき制御する。差動対によって駆動される負荷容量素子を、差動対の出力端子と電流源負荷をなすトランジスタのゲート端子との間に接続することによって、ｇm セルの同相ゲインに極によるピークの発生が回避され、同相ゲインの最大値を０ｄＢ以下に制御することが可能である。
【００８８】
図３は、本実施形態のｇm セルの伝達関数に基づく求められた振幅特性と位相特性を示している。なお、比較のため、従来のｇm セルにおける振幅特性と位相特性の一例を示している。
図３において、線Ａと線Ｂはそれぞれ図１に示す本実施形態のｇm セルの差動振幅特性及び同相振幅特性を示しており、または、比較のため、線Ｃと線Ｄはそれぞれ従来のｇm セル、例えば、図１３に示すｇm セルの差動振幅特性及び同相振幅特性を示している。
【００８９】
図３に示すように、本実施形態のｇm セルは、従来のｇm セルとほぼ同じ差動振幅特性を有する。
なお、従来のｇm セルに較べて、本実施形態のｇm セルの差動ゲインがわずかに低下しているのは、上述したように本実施形態のｇm セルにおいて同相ゲインを抑えるために差動対を構成するトランジスタと並列に接続されている電流源によってｇm セルの出力インピーダンスがわずかに低下したことによる影響である。従って、もし同相ゲインの最大値をトランジスタサイズの設定のみによって実現できれば、差動対に並列に接続される電流源が不要となり、この場合本実施形態のｇm セルは従来のものと全く同じ差動伝達特性を示す。
【００９０】
本実施形態のｇm セルにおいて、同相ゲインのピークの発生が抑制されるので、図３の曲線ＣとＤから分かるように、従来のｇm セルに較べて本実施形態のｇm セルの同相ゲインが０ｄＢ以下に抑えられている。即ち、本実施形態のｇm セルにおいて、同相ゲインが従来のｇm セルに較べて低く抑えることができる。このため、本実施形態のｇm セルを用いることによって線形性が良く、安定性がよいフィルタを構成することが可能である。
【００９１】
図４は本発明のｇm セルによって構成されているｇm 値可変なＧｍ−Ｃ回路の一例を示す回路図である。図示のように、例えば、通常一つのｇm セルとこのｇm セルによって駆動される負荷容量素子からなるＧｍ−Ｃ回路に対して、入力端子及び出力端子がそれぞれ共通に接続されている複数のｇm セル、図４の例では、三つのｇm セルとこれらのｇm セルによって駆動されている共通の負荷容量素子ＣによってＧｍ−Ｃ回路が構成されている。
【００９２】
図４に示すＧｍ−Ｃ回路において、例えば、同じｇm 値を持つｇm セルｇm1，ｇm2及びｇm3によって、共通の負荷容量素子Ｃを駆動する。この場合、ｇm セルｇm1，ｇm2及びｇm3の入力端子及び出力端子がそれぞれ共通に接続されている。
なお、ｇm セルｇm1，ｇm2及びｇm3は、図１に示す本実施形態のｇm セルとする。また、図示のように、ｇm セルｇm1，ｇm2及びｇm3セルはそれぞれイネーブル信号ｅｎ０，ｅｎ１とｅｎ２によって動作状態が切り替えられるので、Ｇｍ−Ｃ回路全体のｇm 値が動作状態に設定されているｇm セルの数によって段階的に切り替わる。
【００９３】
こうして構成したＧｍ−Ｃ回路において、ｇm セルによって駆動される容量素子の容量Ｃが変わらずに、ｇm 値のみが段階的に切り替えられる。Ｇｍ−Ｃ回路の極周波数はｇm ／Ｃで表せるため、図４に示すＧｍ−Ｃ回路では、動作状態にあるｇm セルの数を設定することによって、Ｇｍ−Ｃ回路の極周波数を段階的に切り替えることができる。
【００９４】
図５は、本実施形態のｇm セルによって構成されている２次状態変数回路の一構成例を示している。図示のように、この２次状態変数回路は、ｇm セルｇm1，ｇm2，ｇm3及びｇm4によって構成されている。ｇm セルｇm1とｇm3が直列接続され、ｇm セルｇm2は、ｇm セルｇm3の出力に応じた信号をｇm セルｇm1の出力側にフィードバックし、また、ｇm セルｇm4は、ｇm セルｇm3の出力に応じた信号に応じた信号をさらにをｇm セルｇm4の出力側にフィードバックする。
ｇm セルｇm1とｇm2によって負荷容量Ｃが駆動され、また、ｇm セルｇm3とｇm4によって他の負荷容量Ｃが駆動されている。
【００９５】
ｇm セルｇm1，ｇm2，ｇm3及びｇm4は、例えば、図２に示すｇm セルによって構成される。上述したように、図２に示すｇm セルでは、出力端子を共通にする二つのｇm セルに共通の負荷容量Ｃが接続され、また、同相フィードバック回路も二つのｇm セルによって共有される。このため、図５に示すＧｍ−Ｃ回路を構成する場合、例えば、ｇm セルｇm1とｇm2をペアにし、ｇm セルｇm3とｇm4をペアにすることによって、簡素な回路構成で２次状態変数回路を実現できる。
【００９６】
こうして構成した２次状態変数回路において、それぞれのｇm セルにおいて同相ゲインが０ｄＢ以下に抑えられているので、線形性が良く、しかも安定した特性を実現できる。
【００９７】
図６は、本実施形態のｇm セルによって構成されているローパスフィルタの一例を示している。図示のように、このローパスフィルタは、二つのｇm セルｇm1とｇm2によって構成されている。
図示のように、ｇm セルｇm2によってｇm セルｇm1に応じた信号をさらにｇmセルｇm1の出力側にフィードバックされる。ｇm セルｇm1とｇm2によって負荷容量Ｃが駆動される。
【００９８】
このローパスフィルタにおいて、ｇm セルｇm1とｇm2は、例えば、図２に示すｇm セルによって構成されている。これらのｇm セルには共通の同相フィードバック回路を有し、また、出力端子が共通に接続され、負荷容量Ｃを駆動する。
【００９９】
上述した２次状態変数回路と同様に、本例のローパスフィルタでは、ｇm セルの同相ゲインが０ｄＢ以下に抑えられているので、フィルタの線形性が良く、伝達特性が安定である。
【０１００】
【発明の効果】
以上説明したように、本発明のトランスコンダクタによれば、ＭＯＳトランジスタ素子の本来のトランスコンダクタンスが得られ、しかも原理的に線形性の良好なＧｍ−Ｃ回路を構成することができる。さらに、トランスコンダクタはｇm値を決める差動トランジスタ対のゲートを入力とし、ドレインを出力とするシンプルな構成であるため、寄生容量あるいはこれに起因する寄生極によるトランスコンダクタの位相特性の劣化を防止できる。従って、本発明のトランスコンダクタ回路を用いることによって電流効率が高く、高周波フィルタに適し、かつ線形性が良好なＧｍ−Ｃフィルタを実現することができる。また、トランスコンダクタの一段での同相ゲインを十分抑えることができ、同相ループによる不安定要因を解消でき、安定した特性を持つ２次状態変数回路及び他のフィルタ回路を実現でき、フィルタの設計の自由度を向上できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るトランスコンダクタの一実施形態を示す回路図である。
【図２】本発明に係るトランスコンダクタの一構成例を示す回路図である。
【図３】本発明のトランスコンダクタの差動伝達特性及び同相伝達特性を示すグラフである。
【図４】本発明のトランスコンダクタによって構成されている極周波数可変なＧｍ−Ｃ回路の一例を示す回路図である。
【図５】本発明のトランスコンダクタによって構成されている２次状態変数回路の一例を示す回路図である。
【図６】本発明のトランスコンダクタによって構成されているローパスフィルタの一例を示す回路図である。
【図７】従来のＭＯＳ素子の差動対で構成されているトランスコンダクタの一例を示す回路図である。
【図８】線形性を改善されたトランスコンダクタの一例を示す回路図である。
【図９】ソース接地型差動対で構成されたトランスコンダクタの一例を示す回路図である。
【図１０】ソース接地型トランスコンダクタの出力差電流取り出す回路を示す回路図である。
【図１１】定電流源負荷を持つソース接地型トランスコンダクタの一例を示す回路図である。
【図１２】定電流源負荷を持つソース接地型トランスコンダクタの同相ゲインを考察するたえの回路である。
【図１３】同相フィードバック回路を持つトランスコンダクタの一例を示す回路図である。
【図１４】同相フィードバック回路を持つトランスコンダクタの一構成例を示す回路図である。
【図１５】同相フィードバック回路を持つトランスコンダクタの一般化したブロック図である。
【図１６】同相フィードバック回路を持つトランスコンダクタの伝達関数の極−零点配置を示す配置図である。
【符号の説明】
１０…同相フィードバック回路、１００…同相フィードバック回路、ｇm1，ｇm2，ｇm3，ｇm4…トランスコンダクタ、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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