(57)【特許請求の範囲】
【請求項１】
順方向にバイアスされ負の温度係数を有する半導体の順方向電圧を絶対温度に比例する電圧で補償して生成される基準電圧を出力するバンドギャップ基準電圧回路を構成する半導体集積回路において、
順方向にバイアスされる第１トランジスタと、この第１トランジスタの接合部電流密度より小さい接合部電流密度で順方向にバイアスされる第２トランジスタと、第１トランジスタのエミッタと第２トランジスタのエミッタとの間に接続される第２抵抗と、第１トランジスタのエミッタから電源0Vの間に接続され，順方向にバイアスされる第３トランジスタと第１抵抗との直列回路と、第１・第２トランジスタのベースおよび第１トランジスタのコレクタに一方の端子が接続される第５抵抗と、この第５抵抗の他方の端子に直列に一方の端子が接続される第４抵抗と、一方の端子が第２トランジスタのコレクタに接続され他方の端子が第４抵抗の他方の端子と共通に接続される第３抵抗と、第３抵抗と第４抵抗との共通点と前記基準電圧を出力する基準電圧出力との間に接続される第６の抵抗と２個の順方向にバイアスされる第４トランジスタとの直列回路と、第５抵抗と並列に接続され第５抵抗の電圧降下を分圧する複数の節点を設け、該複数の節点の中の一つの電圧を選択的に検出する調整手段と、この調整手段で検出された出力と第２トランジスタのコレクタの電位との差電圧を増幅し、この増幅出力を前記基準電圧として出力する増幅器回路と、を備える、ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
第１トランジスタは、ベース・コレクタ間を短絡してなるnpnトランジスタ、第２トランジスタはベースを第１トランジスタのベースと共通に接続し、コレクタおよびエミッタをそれぞれ並列接続してなる複数個のnpnトランジスタ回路から構成する、ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
増幅器回路は、２つのnpnトランジスタのエミッタ回路を共通に接続し、このエミッタ回路を順方向にバイアスされるトランジスタと抵抗の直列回路で電源0Vに接続し、コレクタ回路をPチャンネル電界効果トランジスタ（以下、Pch-FETと略称する）を定電流駆動する高抵抗回路により構成し、一方の高抵抗回路出力電圧をNチャンネル電界効果トランジスタ（以下、Nch-FETと略称する）のソースフォロワ回路で電力増幅して基準出力とする、ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記複数の節点の中の一つの電圧を選択的に検出する調整手段は、複数の直列抵抗回路と、この直列抵抗回路の節点に接続されスイッチ作用をなす第１電界効果トランジスタと、この第１電界効果トランジスタの隣接する他方の電極を２個１組に接続しこの節点に接続されスイッチ作用をなす第２電界効果トランジスタと、同様に第２電界効果トランジスタの隣接する他方の電極を２個１組に接続しこの節点に接続されスイッチ作用をなす第３電界効果トランジスタと、以下、順次同様にデコードして直列抵抗回路の任意の１節点を選択する第４〜第ｍ電界効果トランジスタと、第１〜第ｍ電界効果トランジスタにH,Lレベルの制御信号を賦与し２個１組で直列に接続される2m個のNOT 素子と、m個の先頭NOT 素子にH,Lレベルの制御信号を賦与する手段と、を備える、ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、温度依存特性の少ない基準電圧を出力できるバンドギャップ基準電圧を用いた半導体集積回路に関する。
【０００２】
【従来の技術】
図２に従来技術および本発明によるバンドギャップ基準電圧を用いた半導体集積回路の設計例を示す。図２において、バンドギャップ基準電圧を用いた半導体集積回路は、ベース・コレクタ間を短絡して順方向にバイアスされる npn型第１トランジスタQN1 と、この第１トランジスタQN1 の接合部電流密度(J1)より小さい接合部電流密度(J2)で順方向にバイアスされる第２トランジスタ(QN2〜QN5)と、第１・第２トランジスタQN1,(QN2〜QN5)のエミッタに接続される第２抵抗RP2 と、第１トランジスタQN1 のエミッタから電源0Vの間に接続され，順方向にバイアスされる第３トランジスタQN8 と第１抵抗RP1 との直列回路と、第１・第２トランジスタQN1,(QN2〜QN5)のコレクタに接続され、両トランジスタQN1,(QN2〜QN5)の順方向電流I1,I2 を予め定められた比率, 例えば, 等しい値に配分し、第１トランジスタQN1 のコレクタに接続される抵抗RP25と、第２トランジスタのコレクタに接続され抵抗RP25の他方の端子と共通に接続される第３抵抗RP3 と、この抵抗RP3,RP25の共通点と基準電圧出力Vrefとの間に接続される抵抗RP22と２個の順方向にバイアスされる第４トランジスタQN6,QN7 との直列回路と、第１・第２トランジスタQN1,(QN2〜QN5)のコレクタの電位との差電圧を増幅し、この増幅出力を基準電圧Vrefとして出力する演算増幅器、例えば、トランジスタ(QN9〜QN14), Pch-FET(MP1,MP2), Nch-FET(MN1),抵抗R1,RP23,容量C1からなる増幅器回路AMP と、を備えて構成される。
【０００３】
かかる構成により、温度依存性の少ないバンドギャップ基準電圧回路の１設計例を以下に説明する。ここでは、基準出力電圧Vref≒5V、抵抗 RP2＝7.5kΩ、抵抗 RP1の両端電圧降下≒0.3V、抵抗RP3 および抵抗RP25の両端電圧降下≒0.9Vを目標に定めた回路定数が図２に括弧で図示している。ただしここでは、抵抗値の単位 kΩを単にk で省略表示している。
【０００４】
説明を簡素化するため、今、増幅器回路AMP のオフセット電圧をゼロとする。また、抵抗定数として RP3＝RP25＝187.5kΩ,  RP1＝ 30kΩ, RP24＝127.5kΩとし、第１トランジスタQN1 とペアー特性の第２トランジスタ(QN2〜QN5)は４個とする。かかる条件下では、第１・第２トランジスタQN1,(QN2〜QN5)のエミッタ電流をI1,I2 とし、電流密度をJ1,J2 とすると、 (1)式および (2)式の関係が得られる。
【０００５】
【数１】
0004513209.tif 000002
【０００６】
【数２】
0004513209.tif 000003
また、このバンドギャップ基準電圧の温度特性は (2)式を温度T で偏微分することによって (3)式を得る。
【０００７】
【数３】
0004513209.tif 000004
である。ところが、上式 (1)〜(3) でln4 は、トランジスタQN1 とトランジスタ(QN2〜QN5)の特性が均一（ペア）とし、即ち、接合部の電流密度比(J1/J2) が４であることを条件にしているが、実際の半導体集積回路では、集積回路毎に特性のバラツキがあり、均一にはならず、従って (3)式で示される基準電圧の電圧値にもバラツキが発生し、また、温度特性も０にならない。
【０００８】
従来技術では、この様なバラツキによる温度特性の設計値からのズレを調整するため、図５に図示する抵抗RP22を調整抵抗RP24に置き替え、この調整抵抗RP24で温度特性の設計値からのズレを調整している。この回路では、調整抵抗RP24を7.5kΩ×ｎ（ｎ＞17) で製作し、ｎの何れの分圧点を選択するか調整端子を有するものであり、この調整は、基準電圧出力Vref＝4.864Vになる様に、分圧点を選択・調整を行う。
【０００９】
【発明が解決しようとする課題】
従来技術の構成では、演算増幅器の出力回路を形成する Nチャンネル電界効果トランジスタのソースと基準電圧出力との間に調整抵抗が挿入されている。従って、基準電圧出力から出力電流を取ったとき基準電圧の値が変動する、もしくは、出力電流がとれない、と言う問題が生じる。
【００１０】
本発明は上記の点にかんがみてなされたものであり、その目的は前記した課題を解決して、基準電圧出力から負荷電流を取っても基準電圧の変動がない、かつ、基準電圧出力を予め定められた許容電圧範囲内に収め、基準電圧の温度依存性の少ない基準電圧を出力する半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明による順方向にバイアスされ負の温度係数を有する半導体の順方向電圧を絶対温度に比例する電圧で補償するバンドギャップ基準電圧回路を構成する半導体集積回路は、順方向にバイアスされる第１トランジスタと、この第１トランジスタの接合部電流密度より小さい接合部電流密度で順方向にバイアスされる第２トランジスタと、第１トランジスタのエミッタと第２トランジスタのエミッタとの間に接続される第２抵抗と、第１トランジスタのエミッタから電源0Vの間に接続され，順方向にバイアスされる第３トランジスタと第１抵抗との直列回路と、第１・第２トランジスタのベースおよび第１トランジスタのコレクタに一方の端子が接続される第５抵抗と、この第５抵抗の他方の端子に直列に一方の端子が接続される第４抵抗と、一方の端子が第２トランジスタのコレクタに接続され他方の端子が第４抵抗の他方の端子と共通に接続される第３抵抗と、第３抵抗と第４抵抗との共通点と前記基準電圧を出力する基準電圧出力との間に接続される第６の抵抗と２個の順方向にバイアスされる第４トランジスタとの直列回路と、第５抵抗と並列に接続され第５抵抗の電圧降下を分圧する複数の節点を設け、該複数の節点の中の一つの電圧を選択的に検出する調整手段と、この調整手段で検出された出力と第２トランジスタのコレクタの電位との差電圧を増幅し、この増幅出力を前記基準電圧として出力する増幅器回路と、を備えるものとする。
【００１２】
かかる構成により、増幅器回路で調整手段が選択的に検出する電圧と第２トランジスタのコレクタの電位との差電圧を増幅し、バンドギャップ基準電圧としてフィードバックすることにより、第１トランジスタの順方向電圧と接合部電流密度より小さい第２トランジスタの順方向電圧との差電圧から絶対温度に比例する電流を第２抵抗で生成することができる。また、第１トランジスタおよび第２トランジスタのエミッタ電流比は、第４・第５抵抗および調整手段の複数の直列抵抗からなる直並列回路と、第３抵抗との予め定められた比率に制御されているので、順方向にバイアスされる第１トランジスタおよび第３・第４トランジスタの負の温度係数を有するベース・エミッタ順方向電圧を絶対温度に比例する上記第１・第２トランジスタのエミッタ電流が抵抗RP1,RP5,調整手段の直列抵抗,RP4,RP22 の電圧降下として発生する電圧で補償して、基準電圧の温度依存性の少ないバンドギャップ基準電圧回路を構成することができる。
【００１３】
また、第１トランジスタは、ベース・コレクタ間を短絡してなる npnトランジスタ、第２トランジスタはベースを第１トランジスタのベースと共通に接続し、コレクタおよびエミッタをそれぞれ並列接続してなる複数個の npnトランジスタ回路から構成することができる。
かかる構成により、第１トランジスタ接合部電流密度に対して第２トランジスタ接合部電流密度を複数個数分の１にすることができる。
【００１４】
また、増幅器回路は、２つのnpnトランジスタのエミッタ回路を共通に接続し、このエミッタ回路を順方向にバイアスされるトランジスタと抵抗の直列回路で電源0Vに接続し、コレクタ回路をPチャンネル電界効果トランジスタ（以下、Pch-FETと略称する）を定電流駆動する高抵抗回路により構成し、一方の高抵抗回路出力電圧をNチャンネル電界効果トランジスタ（以下、Nch-FETと略称する）のソースフォロワ回路で電力増幅して基準出力とすることができる。
【００１５】
かかる構成により、増幅器回路を構成する初段の差動増幅器のベース電位をバンドギャップ基準電圧を構成する第１・第２トランジスタのコレクタ電位とマッチングとることができるので、差動増幅器のエミッタ回路が簡単な回路で構成することができ、また、差動増幅器のコレクタ回路側の負荷抵抗としてPch-FET を定電流駆動して高抵抗回路を構成しているので、少ない回路素子で高利得を確保し、この増幅された電圧をNch-FET のソースフォロワ回路で電力増幅することにより、基準電圧出力として高利得を損なうことなく出力することができる。
【００１６】
前記複数の節点の中の一つの電圧を選択的に検出する調整手段は、複数の直列抵抗回路と、この直列抵抗回路の節点に接続されスイッチ作用をなす第１電界効果トランジスタと、この第１電界効果トランジスタの隣接する他方の電極を２個１組に接続しこの節点に接続されスイッチ作用をなす第２電界効果トランジスタと、同様に第２電界効果トランジスタの隣接する他方の電極を２個１組に接続しこの節点に接続されスイッチ作用をなす第３電界効果トランジスタと、以下、順次同様にデコードして直列抵抗回路の任意の１節点を選択する第４〜第ｍ電界効果トランジスタと、第１〜第ｍ電界効果トランジスタにH,Lレベルの制御信号を賦与し２個１組で直列に接続される2m個のNOT 素子と、m個の先頭NOT 素子にH,Lレベルの制御信号を賦与する手段と、を備えることができる。
【００１７】
かかる構成により、m個の先頭NOT 素子にH,Lレベルの制御信号を賦与して基準電圧出力が予め定められた基準電圧範囲内に調整し、次に、この調整されたH,Lレベルの制御信号の状態を集積回路内に固定化することにより、予め定められた基準電圧範囲内に入り、基準電圧の温度依存性の少ないバンドギャップ基準電圧回路を構成することができる。
【００１８】
【発明の実施の形態】
図１は本発明による１実施例の半導体集積回路図、図２は基準電圧回路に設計例を説明する回路図、図３は１実施例による調整手段の内部回路図、図４は調整手段で選択調整後の模式図であり、図５に対応する同一部材には同じ符号が付してある。
（実施形態１）
図１において、本発明による順方向にバイアスされ負の温度係数を有する半導体の順方向電圧を絶対温度T(°K)に比例する電圧で補償するバンドギャップ基準電圧回路を構成する半導体集積回路は、ベース・エミッタを順方向にバイアス(Vbe1)される第１トランジスタQN1 と、この第１トランジスタQN1 の接合部電流密度J1より小さい接合部電流密度J2で順方向にバイアス(Vbe2)される図示例では４個のトランジスタを並列に接続する第２トランジスタ(QN2〜QN5)と、第１・第２トランジスタQN1,(QN2〜QN5)のエミッタに接続される第２抵抗RP2 と、第１トランジスタQN1 のエミッタから電源0Vの間に接続され，順方向にバイアス(Vbe3)される第３トランジスタQN8 と第１抵抗RP1 との直列回路と、第１・第２トランジスタQN1,(QN2〜QN5)のコレクタに接続され、上記両トランジスタのQN1,(QN2〜QN5)順方向電流(I1,I2) を予め定められた比率に配分し、第１トランジスタQN1 のコレクタに接続される第５抵抗RP5 と、この第５抵抗RP5 に直列に接続される第４抵抗RP4 と、第２トランジスタ(QN2〜QN5)のコレクタに接続され第４抵抗RP4 の他方の端子と共通に接続される第３抵抗RP3 と、第３抵抗RP3 と第４抵抗RP4 との共通点と基準電圧Vrefの出力との間に接続される第６の抵抗22と２個の順方向にバイアス(Vbe6,Vbe7) される第４トランジスタQN6,QN7 との直列回路と、第５抵抗RP5 と並列に接続され第５抵抗RP5 の電圧降下を分圧して選択的に検出する調整手段TRIM-BGRと、この調整手段TRIM-BGRで検出された出力OUT と第２トランジスタ(QN2〜QN5)のコレクタの電位との差電圧を増幅し、この増幅出力を基準電圧として出力する増幅器回路AMP と、を備えて構成される。
【００１９】
かかる構成により、増幅器回路AMP で調整手段TRIM-BGRが選択的に検出する電圧と第２トランジスタ(QN2〜QN5)のコレクタの電位との差電圧を増幅し、バンドギャップ基準電圧Vrefとしてフィードバックすることにより、第１トランジスタQN1 の順方向電圧Vbe1と接合部電流密度がより小さい第２トランジスタ(QN2〜QN5)の順方向電圧Vbe2との差電圧ΔVbe から絶対温度T(°K)に比例する電流I2を第２抵抗RP2 で生成することができる。また、第１トランジスタQN1 および第２トランジスタ(QN2〜QN5)のエミッタ電流比(I1:I2) は、第４・第５抵抗RP4,RP5 および調整手段TRIM-BGRの複数の直列抵抗(RP6〜RP21) からなる直並列回路と、第３抵抗RP3 との予め定められた比率に制御されているので、順方向にバイアス(Vbe1)される第１トランジスタQN1 および第３・第４トランジスタQN8,QN6,QN7 の負の温度係数を有するベース・エミッタ順方向電圧(Vbe8,Vbe6,Vbe7)を絶対温度T(°K)に比例する上記第１・第２トランジスタのエミッタ電流I1,I2 が抵抗RP1,抵抗RP5 と調整手段の直列抵抗(RP6〜RP21) の並列抵抗、抵抗RP4,RP22の電圧降下として発生する電圧で補償して、基準電圧Ｖref の温度依存性の少ないバンドギャップ基準電圧回路を構成することができる。
【００２０】
【実施例】
（実施例１）図３において、第５抵抗RP5に並列に接続されて、第５抵抗RP5の電圧降下を選択的に検出する調整手段TRIM-BGRは、複数の直列抵抗、図示例では16個の抵抗で図示される直列抵抗回路(RP6〜RP21)(以下、16個の直列抵抗で説明する)と、この直列抵抗回路(RP6〜RP21)の節点(p1〜p16)に接続されスイッチ作用をなす第１電界効果トランジスタ(M0〜M15)と、隣接する第１電界効果トランジスタ(M0,M1),(M2,M3)・・(M12,M13),(M14,M15)の他方の電極を２個１組に接続しこの節点に接続されスイッチ作用をなす第２電界効果トランジスタ(M16〜M23)と、同様に第２電界効果トランジスタ(M16〜M23)の隣接する他方の電極を２個１組に接続しこの節点に接続されスイッチ作用をなす第３電界効果トランジスタ(M24〜M27)と、以下、順次同様にデコードして直列抵抗回路(RP6〜RP21)の任意の１節点px(x=1〜16)を選択する第４電界効果トランジスタ(M28,M29)と、第１〜第４電界効果トランジスタ(M1〜M29)にH,Lレベルの制御信号を賦与し２個１組で直列に接続される2m(=8)個のNOT 素子(N0〜N7)と、4個の先頭NOT 素子(N1,N2,N5,N6)にH,Lレベルの制御信号(Z1,Z2,Z3,Z4)を賦与する手段、例えば、内部端子を設けH,Lレベルの制御電圧を接続・印加する、あるいは、集積回路内部にフュ−ズの溶断・非溶断でH,Lレベルの制御電圧の接続を制御する、手段を備えて構成することができる。
【００２１】
かかる構成により、直列抵抗回路(RP6〜RP21) の抵抗RP21側のHIGHを図１に図示される抵抗RP5 の電位の高い側に接続し、抵抗RP6 側のLOW を抵抗RP5 の電位の低い側に接続し、制御信号(Z1,Z2,Z3,Z4) の制御により電界効果トランジスタ (M0〜M27)をON-OFF制御し検出出力OUT に選択された任意の節点 (p1〜p16)の電圧を増幅器回路AMP に入力し、この増幅器回路AMP で増幅した信号が基準電圧Vrefとして出力され、また、この基準電圧Vrefがバンドギャップ回路を介して増幅器回路AMP に負帰還制御される。
【００２２】
図３に図示される調整手段TRIM-BGRの制御信号(Z1,Z2,Z3,Z4) は、Z1〜Z4が全て Hレベルのとき直列抵抗回路(RP6〜RP21) の中央の節点p9が選択される。このときの基準電圧Vrefが予め定められた目標値より低ければ、Z4を Lレベルに設定し、なお、基準電圧Vrefが目標値より低ければ、Z3を Lレベルに設定し、以下、基準電圧Vrefの目標値よりの高低で、高のときは、制御信号(Z1,Z2,Z3,Z4) をZ4側から順にZ1側へ Hレベルに設定し, 目標値より低のときは、 Lレベルに設定することにより、基準電圧Vrefを予め定められた目標値範囲内に調整することができる。次に、この調整された H,Lレベルの制御信号(Z1,Z2,Z3,Z4) の状態を集積回路内に固定化することにより、予め定められた基準電圧範囲内に入り、基準電圧の温度依存性も予め定められた目標値範囲内に収めることができるバンドギャップ基準電圧回路を構成することができる。
（実施例２）
次に、図１で本発明による一実施例の増幅器回路AMP を説明する。図１において、増幅器回路AMP は、２つの npnトランジスタQN10,QN11 のエミッタ回路を共通に接続し、このエミッタ回路を順方向にバイアスされるトランジスタQN9 と抵抗RP23の直列回路で電源0Vに接続し、コレクタ回路を Pチャンネル電界効果トランジスタ（以下、Pch-FET と略称する）MP1,MP2 のゲートを共通に接続し、Pch-FET(MP2)のドレインにこのゲートを接続して、このPch-FET(MP1,MP2)を定電流駆動して高抵抗回路を構成する。そして、Pch-FET(MP1)の高抵抗回路出力電圧を Nチャンネル電界効果トランジスタ（以下、Nch-FET と略称する）(MN1) のソースフォロワ回路で電力増幅して基準出力Vrefとすることができる。なお、詳細説明は省略するが、抵抗R1、Pch-FET(MP3)、トランジスタQN12〜QN14は、この基準電圧回路の電源投入時の起動特性の改善に作用する。
【００２３】
かかる構成により、増幅器回路AMP を構成する初段の差動増幅器QN10,QN11 のベース電位をバンドギャップ基準電圧を構成する第１・第２トランジスタQN1,(QN2〜QN5)のコレクタ電位近傍に選択することができるので、差動増幅器のエミッタ回路QN9,RP23の簡単な回路で構成することができる。また、差動増幅器QN10,QN11 のコレクタ回路側の負荷抵抗としてPch-FET(MP1,MP2)を定電流駆動して高抵抗回路を構成しているので、少ない回路素子で高利得を確保し、この増幅された電圧をNch-FET(MN1)  のソースフォロワ回路で電力増幅することにより、基準電圧出力Vrefとして高利得を損なうことなく出力する増幅器回路AMP を構成することができる。
【００２４】
図４は本発明による一実施例の回路定数および基準電圧を目標値に調整した後の状態を図示するものである。即ち、先に図２で説明した基本設計思想を継承し、電流配分比(I1/I2≒1)とし、図２の抵抗RP25 (187.5kΩ) に代わって、抵抗RP4(142.5kΩ) と、抵抗RP5 (60kΩ) と調整手段TRIM-BGRの直列抵抗回路(RP6〜RP21)(120kΩ) との並列回路と、の直列回路 (182.5kΩ) に置換されている点が相違点である。
【００２５】
かかる構成により、増幅器回路AMP の差動増幅器QN10,QN11 の差動電圧でトランジスタQN10NOベース電圧を調整手段TRIM-BGRの直列抵抗(RP6〜RP21) のどの節点pxにするかを調整端子Z1〜Z4の4bit選択し、バンドギャップ基準電圧回路を構成するトランジスタQN1 と(QN2〜QN5)の電流値が同じになる様にする。実際には、基準電圧出力Vref≒4.864Vになる様にに調整が行われる。この結果、製作された各半導体集積回路で (3)式で示される温度依存性の特性式のln4 を保証することができ、基準電圧Vrefの温度特性を０近傍に調整することができ、また、負荷変動による基準電圧出力Vrefに影響のない半導体集積回路を構成することができる。また、差動増幅器回路のトランジスタQN10のベース回路に調整手段TRIM-BGRの選択スイッチとし作用する４個のNch-FET のON抵抗が挿入されるが、トランジスタQN10のベース電流が約40nAと非常に小さいのでその影響を無視することができる。
【００２６】
さらに本発明の特徴として、基準電圧Vref≒5Vの出力を20μA 前後の低消費電流で構成することができるので、携帯用機器などの電池で動作する機器の基準電圧回路に好適な半導体集積回路を提供することができる。
【００２７】
【発明の効果】
以上述べたように本発明によれば、基準電圧出力から負荷電流を取っても負荷変動の影響を受けない、かつ、基準電圧出力を予め定められた許容電圧範囲内に収め、基準電圧の温度依存性の少ない基準電圧を出力する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明による１実施例の半導体集積回路図
【図２】基準電圧回路の設計例を説明する回路図
【図３】１実施例による調整手段の内部回路図
【図４】調整手段で選択調整後の模式図
【図５】従来技術による半導体集積回路図
【符号の説明】
QN1 〜QN14    npn トランジスタ
MP1 〜MP3     Pch-FET
MN1     Nch-FET
R1,RP1〜RP25    抵抗
C1    容量
TRIM-BGR    調整手段
ZI〜Z4    制御信号
OUT     検出信号
Vref    基準電圧
VCC   電源電圧
I1,I2     電流
J1,J2     電流密度
N0〜N7    NOT 素子
MO〜M29     Nch-FET
p1〜p16,px    節点
Vbe,Vbe1,Vbe2     順方向バイアス電圧
【図１】
0004513209.tif 000005
【図２】
0004513209.tif 000006
【図３】
0004513209.tif 000007
【図４】
0004513209.tif 000008
【図５】
0004513209.tif 000009