(57)【特許請求の範囲】
【請求項１】
第１の周波数の入力クロックを入力とし、パラレルデータを取り込むフィリップフロップ回路と、
前記フィリップフロップ回路の出力を入力とし、シリアルデータを出力するセレクタ回路と、
前記セレクタ回路のシリアル変換制御を行うセレクタ制御回路と、
前記入力クロックを入力とし、前記入力クロックをそれぞれ異なる期間遅延させた前記第１の周波数を有する複数の制御クロックを出力するＰＬＬ回路とを備え、
前記セレクタ制御回路は、前記ＰＬＬ回路の電圧制御発振回路から導出された各前記制御クロックの立ち上がりエッジのみに応じて複数のセレクタ制御信号を生成し、生成した前記複数のセレクタ制御信号を前記セレクタ回路に印加してシリアル変換制御を行なうことを特徴とするパラレル−シリアル変換回路。
【請求項２】
前記セレクタ制御回路は、ｍ個（ｍは２以上の整数）の制御信号生成部を含み、
前記ｍ個の制御信号生成部の各々は、前記ＰＬＬ回路から導出された徐々に前記入力クロックからの遅延時間が増加するｍ個の制御クロックのうちの所定の２つに応じてセレクタ制御信号を発生し、
前記ｍ個の制御信号生成部の各々は、第１および第２のワンショットパルス生成回路ならびにＲＳラッチ回路を有し、
任意のｎ番目（ｎは１以上ｍ−１以下の整数）制御信号生成部は、ｎ番目の制御クロックが前記第１のワンショットパルス生成回路に入力され、ｎ＋１番目の制御クロックが前記第２のワンショットパルス生成回路に入力され、前記第１および第２のワンショットパルス生成回路の出力がそれぞれセットおよびリセット信号として前記ＲＳラッチ回路に入力され、前記ＲＳラッチ回路の出力がｎ番目のセレクタ制御信号となり、
ｍ番目の制御信号生成部は、ｍ番目の制御クロックが前記第１のワンショットパルス生成回路に入力され、１番目の制御クロックが前記第２のワンショットパルス生成回路に入力され、前記第１および第２のワンショットパルス生成回路の出力がそれぞれセットおよびリセット信号として前記ＲＳラッチ回路に入力され、前記ＲＳラッチ回路の出力がｍ番目のセレクタ制御信号となることを特徴とする請求項１に記載のパラレル−シリアル変換回路。
【請求項３】
前記複数のセレクタ制御信号の各々は、立ち上がり時間と立下り時間とが一致することを特徴とする請求項２に記載のパラレル−シリアル変換回路。
【請求項４】
前記ＲＳラッチ回路は、各々の出力が他方の入力となるように接続された２個の２入力ＮＯＲ回路を用いて構成され、
前記２個の２入力ＮＯＲ回路の各々は、第１〜第４の第１導電型トランジスタおよび第１導電型と反対の導電型である第１〜第４の第２の導電型トランジスタとを有し、
前記第１および第２の第１導電型トランジスタならびに前記第１および第２の第２導電型トランジスタは、この順で電源ノードと接地ノードとの間に直列に接続され、
前記第３および第４の第１導電型トランジスタならびに前記第３および第４の第２導電型トランジスタは、この順で前記電源ノードと前記接地ノードとの間に直列に接続され、
各前記２入力ＮＯＲ回路の第１の入力ノードは、前記第１および第４の第１導電型トランジスタならびに前記第３および第４の第２導電型トランジスタの各ゲート電極に接続され、
各前記２入力ＮＯＲ回路の第２の入力ノードは、前記第２および第３の第１導電型トランジスタならびに前記第１および第２の第２導電型トランジスタの各ゲート電極に接続され、
各前記２入力ＮＯＲ回路の出力ノードは、前記第２の第１導電型トランジスタと前記第１の第２導電型トランジスタとの接続ノード、および前記第４の第１導電型トランジスタと前記第３の第２導電型トランジスタとの接続ノードに接続されることを特徴とする請求項３に記載のパラレル−シリアル変換回路。
【請求項５】
前記パラレル−シリアル変換回路は、ＬＶＤＳに使用される請求項１に記載のパラレル-シリアル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パラレル−シリアル変換回路（ＳＥＲＩＡＬＬＺＥＲ）に関するものであり、例えばイーサネット（Ｅｔｈｅｒ  Ｎｅｔ）等の高速ネットワークスイッチからなるシステムに利用される。
【０００２】
【従来の技術】
ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）に使用されるシリアル−パラレル変換回路は、近年における、ＬＶＤＳのデータ転送量と、クロック周波数の向上から、ますます高速変換が要求されている。
【０００３】
しかし、従来の回路では、例えばパラレル−シリアル変換回路では、１０：１の変換を１２５ＭＨｚのクロックを用いて行う場合、内部回路に１２５ＭＨｚ×１０＝１．２５ＧＨｚという極めて高速のクロックが必要であった。
このような高速のクロックを用いることは、設計上大きな制約を課し、ＬＶＤＳの高速性のネックとなっていた。
【０００４】
図７にパラレル−シリアル変換回路の従来回路例を示す。
シリアル出力を得るフィリップフロップ回路１の制御のため１２５ＭＨｚのクロック信号を１．２５ＧＨｚに高速化する逓倍回路８が必要であった。
【０００５】
【発明が解決しようとする課題】
この発明は、上述した従来技術の問題点を解決するためになされたものであり、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、高速なパラレル−シリアル変換を行うパラレル−シリアル変換回路を得ようとするものである。
【０００６】
【課題を解決するための手段】
第１の発明に係るパラレル−シリアル変換回路では、入力クロックを入力とし、パラレルデータを取り込むフィリップフロップ回路と、前記フィリップフロップ回路の出力を入力とし、シリアルデータを出力するセレクタ回路と、前記セレクタ回路のシリアル変換制御を行うセレクタ制御回路と、入力クロックを入力とし、前記セレクタ制御回路の入力信号となるＰＬＬ回路とを備え、前記ＰＬＬ回路の電圧制御発振回路から導出された信号を前記セレクタ制御回路に印加してシリアル変換制御を行なわせるようにしたものである。
【０００７】
第２の発明に係るパラレル−シリアル変換回路では、ＰＬＬ回路から導出される任意のｎ番目の信号がセット信号に入力され、ｎ＋１番目の信号がリセット信号に入力され出力がｎ番目のセレクタ制御信号となる、ＲＳラッチ回路とワンショットパルス生成回路とにより構成されるセレクタ制御回路を備えるようにしたものである。
【０００８】
第３の発明に係るパラレル−シリアル変換回路では、セレクタ制御回路におけるＲＳラッチ回路に使用される２入力ＮＯＲ回路の構成を、両方の入力から見てたすきがけ構成にし、立ち上がり時間と立下り時間を一致させるようにしたものである。
【０００９】
第４の発明に係るパラレル−シリアル変換回路では、第３の発明において、第１導電型トランジスタのソース／ドレイン及び第２導電型トランジスタとを対をなすように直列に接続し、前記第１導電型トランジスタ及び前記第２導電型トランジスタの接続点に接続する２入力ＮＯＲ回路を備えるものである。
【００１０】
【発明の実施の形態】
実施の形態１．
この発明による実施の形態１を、図１および図２について説明する。
図１は、この発明による実施の形態１における回路構成を示す接続図である。図２は、動作タイミングを示す波形図である。
図において、１はフィリップフロップ回路、２はセレクタ回路、３はＰＬＬ回路、４は選択信号発生回路からなるセレクタ制御回路である。
【００１１】
この回路の動作を説明する。
まず、パラレルデータＤＩＮをフィリップフロップ回路１に低速クロック信号ＴxCLKで取り込み、フィリップフロップ回路１の出力信号ＦＦOUT を得る。
また、低速クロック信号ＴxCLKはＰＬＬ回路３に入力され、ＰＬＬ回路３内部の電圧制御発振回路ＶＣＯのＴＡＰから遅延線を介して信号を取り出す。
この遅延線を介して取り出された信号からパラレルデータＦＦOUT をシリアル化するセレクタ回路２の制御信号Ｓｅｌｅｃｔ−Ｓｉｇｎａｌを生成する。
制御信号Ｓｅｌｅｃｔ−Ｓｉｇｎａｌが「Ｈｉ」の期間パラレルデータがそれぞれ１本のみ選択され、シリアルデータを得る。
【００１２】
ここで、従来回路では入力クロックの１０倍の周波数のクロックが必要であったが、本回路では入力クロックより高い周波数を有する信号は使用しないため、高速性に向く。
【００１３】
この発明による実施の形態１によれば、入力クロックを入力とし、パラレルデータを取り込むフィリップフロップ回路１と、フィリップフロップ回路１の出力を入力とし、シリアルデータを出力するセレクタ回路２と、セレクタ回路２のシリアル変換制御を行うセレクタ制御回路４と、入力クロックを入力とし、セレクタ制御回路４の入力信号となるＰＬＬ回路３とを備え、ＰＬＬ回路３の電圧制御発振回路から導出された信号をセレクタ制御回路４に印加してシリアル変換制御を行なわせるようにしたので、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、高速なパラレル−シリアル変換を行うパラレル−シリアル変換回路を得ることができる。
【００１４】
実施の形態２．
この発明による実施の形態２を、図３ないし図５について説明する。
この実施の形態２は、図１に示した実施の形態１におけるセレクタ制御回路４の具体的構成を開示するものである。
【００１５】
実施の形態１におけるセレクタ回路２の制御信号は、制御信号の「Ｈｉ」幅が入力クロックのデューティ（ｄｕｔｙ）が変動に連動してしまうことは、仕様上、またタイミング設計上大きな問題がある。
この問題に対する対策として、セレクタの制御信号発生回路を以下のような回路構成することで、入力クロックのデューティに依存せず常に一定のセレクト時間（「Ｈｉ」幅）を有する制御信号を生成することが可能である。
【００１６】
図３において、５はＰＬＬ回路３（図１）の電圧制御発振回路から印加されるクロック信号ＣＬＫ 0〜ＣＬＫ 9に応じてセレクタ回路２（図１）を制御するための選択パルスＳＥＬ 0〜ＳＥＬ 9を発生する選択パルスブロックＳＥＬ＿ＰＵＬＳＥである。
【００１７】
選択パルスブロック５のセット端子Ｓには、ＰＬＬ回路３（図１）の電圧制御発振回路からの任意のｎ番目の信号が印加され、そのリセット端子Ｒには、ＰＬＬ回路３（図１）の電圧制御発振回路からの任意のｎ＋１番目の信号が印加されて、その出力信号はｎ番目のセレクタ制御信号となる。
例えば、図３において上下に並設表示された選択パルスブロックＳＥＬ＿ＰＵＬＳＥ：５のうち、上から２番目の選択パルスブロック５のセット端子ＳにはＰＬＬ回路３（図１）の電圧制御発振回路からの信号ＣＬＫ 1が印加され、そのリセット端子Ｒには、ＰＬＬ回路３（図１）の電圧制御発振回路からＣＬＫ 2が印加され、その出力信号はセレクタ制御信号ＳＥＬ 1となる。
【００１８】
図４は、選択パルスブロック５の論理構成を示すものである。図５は、選択パルスブロック５における動作を示すタイミング図である。
図４において、６は信号Ｓ，信号Ｒを受けワンショットパルスＸ，Ｙを生成するワンショットパルス生成回路、７はＲＳラッチ回路である。
ここで、ワンショットパルス生成回路６により、Ｓ信号，Ｒ信号から、ワンショットパルスＸ，Ｙを生成し、ラッチ回路７の入力とする。Ｓ信号はラッチ回路７の出力ＯＵＴを「Ｈｉ」に立ち上げ、Ｒ信号はラッチ回路７の出力を「Ｌｏｗ」に立ち下げする。
すなわち、ＰＬＬ回路３（図１）における電圧制御発振回路から遅延線を介して印加される信号の立ち上がりエッジのみを使用することで、ＰＬＬ回路の遅延線のデューティ、すなわち入力クロックのデューティに依存せず常に一定のセレクト時間（「Ｈｉ」幅）を有する制御信号を生成することが可能である。
【００１９】
この発明による実施の形態２によれば、ＰＬＬ回路から導出される任意のｎ番目の信号がセット信号に入力され、ｎ＋１番目の信号がリセット信号に入力され出力がｎ番目のセレクタ制御信号となる、ＲＳラッチ回路７とワンショットパルス生成回路６とにより構成されるセレクタ制御回路を備えたので、セレクタ制御回路の回路を工夫することで、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【００２０】
実施の形態３．
この発明による実施の形態３を、図６について説明する。
図６は、実施の形態３における構成を従来の技術における構成と対比して示すものである。
【００２１】
実施の形態２において、選択パルスブロックＳＥＬ＿ＰＵＬＳＥ：５のＲＳラッチ回路７に使用される２入力ＮＯＲは、セレクト制御信号のパルス幅の管理上、立ち上がり時間と、立ち下がり時間が一致していることが望ましい。
しかし、従来の２入力ＮＯＲ回路は、図６（ａ）のように、ＰｃｈトランジスタＰ１１，Ｐ１２およびＮｃｈトランジスタＮ１１，Ｎ１２で構成したものにおいて、Ｐｃｈシリアル，Ｎｃｈパラレル構成となっており、立ち上がり時間と立ち下がり時間は一致しない。
【００２２】
そこで、２入力ＮＯＲ回路７（図４）を、図６（ｂ）のように、その回路構成として、両方の入力から見てたすきがけ構成にし、立ち上がり時間と立下り時間を一致させるようにすることで、回路的な対称性が確保でき、立ち上がり時間と、立ち下がり時間をほぼ一致させることができる。
【００２３】
すなわち、この発明による実施の形態３を示す図６（ｂ）では、２入力ＮＯＲ回路を、電源と接地部位との間にソース，ドレインを直列に接続されたＰｃｈトランジスタＰ１，Ｐ２およびＮｃｈトランジスタＮ１，Ｎ２、ならびに、電源と接地部位との間にソース，ドレインを直列に接続されたＰｃｈトランジスタＰ３，Ｐ４およびＮｃｈトランジスタＮ３，Ｎ４で構成し、入力Ｘを受けるＰｃｈトランジスタＰ１のゲートをＰｃｈトランジスタＰ４およびＮｃｈトランジスタＮ３，Ｎ４のゲートに接続し、入力Ｙを受けるＰｃｈトランジスタＰ２のゲートをＰｃｈトランジスタＰ３およびＮｃｈトランジスタＮ１，Ｎ２のゲートに接続している。
【００２４】
この発明による実施の形態３によれば、セレクタ制御回路におけるＲＳラッチ回路に使用される２入力ＮＯＲ回路の構成を、両方の入力Ｘ，Ｙから見てたすきがけ構成にすよるように、ＰｃｈトランジスタＰ１〜Ｐ４とＮｃｈトランジスタＮ１〜Ｎ４とをソースとドレインを直列に接続した対をなすトランジスタ直列接続体を設け、ＰｃｈトランジスタＰ２，Ｐ４とＮｃｈトランジスタＮ１，Ｎ３との接続点から出力Ｏを導出する２入力ＮＯＲ回路７を備え、前記一方のトランジスタ接続体のＰｃｈトランジスタＰ１ならびにＰｃｈトランジスタＰ２およびＮｃｈトランジスタＮ１，Ｎ２のゲートにそれぞれ印加される入力Ｘ，Ｙを、他方のトランジスタ直列接続体のＰｃｈトランジスタＰ４およびＮｃｈトランジスタＮ３，Ｎ４ならびにＰｃｈトランジスタＰ３のゲートに印加するようにし、立ち上がり時間と立下り時間を一致させるようにしたので、ＰｃｈトランジスタとＮｃｈトランジスタを用いた２入力ＮＯＲ回路を設けたセレクタ制御回路の回路を工夫することで、セレクタ制御回路の立ち上がり時間と立ち下がり時間を一致させ、かつ内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【００２５】
【発明の効果】
第１の発明によれば、入力クロックを入力とし、パラレルデータを取り込むフィリップフロップ回路と、前記フィリップフロップ回路の出力を入力とし、シリアルデータを出力するセレクタ回路と、前記セレクタ回路のシリアル変換制御を行うセレクタ制御回路と、入力クロックを入力とし、前記セレクタ制御回路の入力信号となるＰＬＬ回路とを備え、前記ＰＬＬ回路の電圧制御発振回路から導出された信号を前記セレクタ制御回路に印加してシリアル変換制御を行なわせるようにしたので、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、高速なパラレル−シリアル変換を行うことが可能となる。
【００２６】
第２の発明によれば、ＰＬＬ回路から導出される任意のｎ番目の信号がセット信号に入力され、ｎ＋１番目の信号がリセット信号に入力され出力がｎ番目のセレクタ制御信号となる、ＲＳラッチ回路とワンショットパルス生成回路とにより構成されるセレクタ制御回路を備えたので、セレクタ制御回路の回路を工夫することで、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【００２７】
第３の発明によれば、セレクタ制御回路におけるＲＳラッチ回路に使用される２入力ＮＯＲ回路の構成を、両方の入力から見てたすきがけ構成にし、立ち上がり時間と立下り時間を一致させるようにしたので、セレクタ制御回路の回路を工夫することで、セレクタ制御回路の立ち上がり時間と立ち下がり時間を一致させ、かつ内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【００２８】
第４の発明によれば、第３の発明において、第１導電型トランジスタのソース／ドレイン及び第２導電型トランジスタとを対をなすように直列に接続し、前記第１導電型トランジスタ及び前記第２導電型トランジスタの接続点に接続する２入力ＮＯＲ回路を備えるようにしたので、第１導電型トランジスタ及び第２導電型トランジスタを用いた２入力ＮＯＲ回路を設けたセレクタ制御回路の回路を工夫することで、セレクタ制御回路の立ち上がり時間と立ち下がり時間を一致させ、かつ内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【図面の簡単な説明】
【図１】  この発明による実施の形態１における回路構成を示す接続図である。
【図２】  この発明による実施の形態１における動作タイミングを示す波形図である。
【図３】  この発明による実施の形態２における回路構成を示す接続図である。
【図４】  この発明による実施の形態２における選択パルスブロックの論理構成を示す図である。
【図５】  この発明による実施の形態２における動作タイミングを示す波形図である。
【図６】  この発明による実施の形態３における回路構成を示す接続図である。
【図７】  従来技術における回路構成を示す接続図である。
【符号の説明】
１  フィリップフロップ回路、２  セレクタ回路、３  ＰＬＬ回路、４  セレクタ制御回路、５  選択パルスブロック、６  ワンショットパルス発生回路、７  ２入力ＮＯＲ回路を用いたＲＳラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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