(57)【特許請求の範囲】
【請求項１】
検査対象である被検査回路を内蔵し且つ自己診断機能を持った第１の半導体集積回路と、検査対象である被検査回路を内蔵し且つ自己診断機能を持たない第２の半導体集積回路とを備えたシステムＬＳＩであって、
前記第１の半導体集積回路は、
前記半導体集積回路に接続されているグランド端子又は電源端子から検査に必要な所定の入力信号を取り込む入力／入出力パッドと、前記入力／入出力パッドに接続され、該入力／入出力パッドを介して入力される前記信号の出力状態を選択的に切り替えるスイッチと、前記スイッチから出力された出力信号に基づいて前記被検査回路における検査結果と比較するための検査期待値信号を生成する期待値生成回路とを有する検査期待値生成手段と、
前記半導体集積回路に接続されているグランド端子又は電源端子から検査に必要な所定の入力信号を取り込む入力／入出力パッドと、前記入力／入出力パッドに接続され、該入力／入出力パッドを介して入力される前記信号の出力状態を選択的に切り替えるスイッチと、前記スイッチから出力された出力信号に基づいて前記被検査回路に対する検査を行うための検査入力信号を生成する入力値生成回路とを有する検査入力値生成手段と、
前記第１の半導体集積回路の外部端子から入力された第１の入力信号と、検査入力信号を生成する入力値生成回路から出力された第２の入力信号とがそれぞれ入力されるセレクタとを備え、
前記セレクタは、自己診断時以外には前記第１の入力信号を出力する一方、自己診断時には前記第２の入力信号を出力して該出力した信号を前記第２の半導体集積回路に入力するように構成され、
前記第２の半導体集積回路は、前記出力信号に基づいて検査を行い、その検査結果を示す検査出力信号を前記第１の半導体集積回路に内蔵された期待値比較回路に対して出力するように構成されていることを特徴とするシステムＬＳＩ。
【請求項２】
請求項１に記載されたシステムＬＳＩにおいて、
前記第１の半導体集積回路は、前記入力値生成回路から出力された第２の入力信号を該第１の半導体集積回路の内部回路に対して入力し、この入力に応答して該内部回路から出力された出力信号を前記第１の半導体集積回路の期待値比較手段に入力してバーンイン動作を行うように構成されていることを特徴とするシステムＬＳＩ。
【請求項３】
検査対象である被検査回路を内蔵し且つ自己診断機能を持った第１の半導体集積回路と、検査対象である被検査回路を内蔵し且つ自己診断機能を持たない第２乃至第Ｎ（Ｎは自然数）の半導体集積回路とを備えたシステムＬＳＩであって、
前記第１の半導体集積回路は、
前記半導体集積回路に接続されているグランド端子又は電源端子から検査に必要な所定の入力信号を取り込む入力／入出力パッドと、前記入力／入出力パッドに接続され、該入力／入出力パッドを介して入力される前記信号の出力状態を選択的に切り替えるスイッチと、前記スイッチから出力された出力信号に基づいて前記被検査回路における検査結果と比較するための検査期待値信号を生成する期待値生成回路とを有する検査期待値生成手段と、
前記半導体集積回路に接続されているグランド端子又は電源端子から検査に必要な所定の入力信号を取り込む入力／入出力パッドと、前記入力／入出力パッドに接続され、該入力／入出力パッドを介して入力される前記信号の出力状態を選択的に切り替えるスイッチと、前記スイッチから出力された出力信号に基づいて前記被検査回路に対する検査を行うための検査入力信号を生成する入力値生成回路とを有する検査入力値生成手段と、
前記第１の半導体集積回路の外部端子から入力された第１の入力信号と、検査入力信号を生成する入力値生成回路から出力された第２の入力信号とがそれぞれ入力される複数のセレクタとを備え、
前記複数のセレクタは、自己診断時以外には前記第１の入力信号を出力する一方、自己診断時には前記第２の入力信号を出力して該出力した信号をそれぞれ対応する第２乃至第Ｎの半導体集積回路に入力するように構成され、
前記第２乃至第Ｎの半導体集積回路は、前記出力信号に基づいてそれぞれ検査を行い、その検査結果を示す複数の検査出力信号を前記第１の半導体集積回路に内蔵された期待値比較回路に対してそれぞれ出力するように構成されていることを特徴とするシステムＬＳＩ。
【請求項４】
請求項３に記載されたシステムＬＳＩにおいて、
前記第２乃至第Ｎの半導体集積回路は、互いに電気的に接続されており、自己診断時には該第２乃至第Ｎの半導体集積回路間で検査に必要な信号の入出力ができるように構成されていることを特徴とするシステムＬＳＩ。
【請求項５】
請求項３に記載されたシステムＬＳＩにおいて、
前記第１の半導体集積回路は、前記入力値生成回路から出力された第２の入力信号を該第１の半導体集積回路の内部回路に対して入力し、この入力に応答して該内部回路から出力された出力信号を前記第１の半導体集積回路の期待値比較手段に入力してバーンイン動作を行うように構成されていることを特徴とするシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容易に検査を行うことができるシステムＬＳＩの構造に関するものである。
【背景技術】
【０００２】
一般的に、半導体集積回路における機能検査は、以下のような手順で行われる。まず、検査対象である半導体集積回路に対して検査入力信号を入力し、その入力に応答して出力された検査出力信号をＬＳＩ検査装置で受信する。そして、このＬＳＩ検査装置において、該半導体集積回路から出力された検査出力信号と正常動作時の出力状態を示す検査期待値信号とを比較判定することにより、該半導体集積回路が正常に動作しているかを検査する。
【０００３】
ここで、上述したような機能検査を行うためには、被検査回路に対して検査入力信号を直接入力でき、さらに検査出力信号を直接出力できるような検査専用端子又はＬＳＩの外部端子と兼用した検査兼用端子（以下、検査専用／検査兼用端子という）を設けておく必要がある。
【０００４】
しかし、半導体集積回路の大規模化及び複雑化に伴って、検査信号の入出力に必要となる前記検査専用／検査兼用端子の数が増加傾向にある。このような検査端子数の増加に対する従来の対処法としては、ＢＩＳＴ（Built in Self Test）という検査手法が知られている（特許文献１参照）。このＢＩＳＴとは、ＬＳＩ検査装置で機能検査を行うために必要な前記検査入力信号及び検査期待値信号を被検査回路の内部で発生させ、回路内部に設けた期待値判定手段において比較判定を行い、その判定結果のみを半導体集積回路から出力させる検査手法である。
【０００５】
これにより、被検査回路に対してＬＳＩ外部から検査信号を直接入力及び出力させる必要がなくなるため、前記ＢＩＳＴを実施する上で最低限必要な端子のみを検査端子とすることで検査端子数の増加を抑制することができる。
【特許文献１】特開２００４−９３４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＢＩＳＴ手法では、ＬＳＩ外部から被検査回路に対して検査信号を直接入力させる必要がなく検査端子数を大幅に減らすことができている。しかしながら、近年のシステムＬＳＩ化に伴って高速インターフェース及び高精度なアナログ等の回路が搭載されるようになると、ＬＳＩ外部端子と検査用端子とを兼用した場合にノイズや負荷の影響を受けやすくなり、さらには検査端子として使用可能な外部端子が限定されてしまうという問題があった。また、回路規模の増加傾向に伴い、期待値生成回路及び入力値生成回路といったＢＩＳＴ手法を用いる際に必要となる回路の面積が増加してしまうという問題があった。
【０００７】
一方、近年、複数の半導体集積回路を１つのシステムＬＳＩとしてパッケージする技術の開発が進んできており、このようなシステムインパッケージ（以下、ＳＩＰという）としては、例えば、１つの基板上に複数の半導体集積回路を構成させるタイプや複数の半導体集積回路を貼り合わせ、数段に積み重ねて構成させるタイプがある。
【０００８】
このようなＳＩＰの機能検査を行う際に、このＳＩＰを構成する複数の半導体集積回路のうち１つでも自己診断機能を備えていない回路があった場合には、ＢＩＳＴ手法を使用することができなくなり、結局、検査専用／検査兼用端子を備える必要が生じてしまい、検査端子数が増加してしまうという問題が再発する。    
【０００９】
さらに、近年のＬＳＩ回路の高速化に伴い、被検査回路を実動作と同じスピードで機能検査しようとすると、検査専用／検査兼用端子から被検査回路までを実動作で機能検査するための物理的なタイミング設計が困難であるという問題があった。
【００１０】
また、構成対象の半導体集積回路に供給問題が発生したときに別の半導体集積回路で代用する場合には、検査用の入力値及び期待値を変更する必要があるため、半導体集積回路自体のハード修正を行わないと検査ができなくなるという問題があった。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ＬＳＩの機能検査を行う際に、必要な信号を外部から入力するための検査専用／検査兼用端子数が増加するという問題を解決しうる半導体集積回路を提供することにある。
【００１２】
さらに、本発明の別の目的は、複数の半導体集積回路で構成されるＳＩＰタイプのシステムＬＳＩにおいて、自己診断機能を持たない半導体集積回路が１つでもあった場合に生じる検査端子数の増加の問題を解決するための半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的の達成のため、本発明は、検査対象である被検査回路を内蔵し且つ自己診断機能を持った第１の半導体集積回路と、検査対象である被検査回路を内蔵し且つ自己診断機能を持たない第２の半導体集積回路とを備えたシステムＬＳＩであって、
前記第１の半導体集積回路は、
前記半導体集積回路に接続されているグランド端子又は電源端子から検査に必要な所定の入力信号を取り込む入力／入出力パッドと、前記入力／入出力パッドに接続され、該入力／入出力パッドを介して入力される前記信号の出力状態を選択的に切り替えるスイッチと、前記スイッチから出力された出力信号に基づいて前記被検査回路における検査結果と比較するための検査期待値信号を生成する期待値生成回路とを有する検査期待値生成手段と、
前記半導体集積回路に接続されているグランド端子又は電源端子から検査に必要な所定の入力信号を取り込む入力／入出力パッドと、前記入力／入出力パッドに接続され、該入力／入出力パッドを介して入力される前記信号の出力状態を選択的に切り替えるスイッチと、前記スイッチから出力された出力信号に基づいて前記被検査回路に対する検査を行うための検査入力信号を生成する入力値生成回路とを有する検査入力値生成手段と、
前記第１の半導体集積回路の外部端子から入力された第１の入力信号と、検査入力信号を生成する入力値生成回路から出力された第２の入力信号とがそれぞれ入力されるセレクタとを備え、
前記セレクタは、自己診断時以外には前記第１の入力信号を出力する一方、自己診断時には前記第２の入力信号を出力して該出力した信号を前記第２の半導体集積回路に入力するように構成され、
前記第２の半導体集積回路は、前記出力信号に基づいて検査を行い、その検査結果を示す検査出力信号を前記第１の半導体集積回路に内蔵された期待値比較回路に対して出力するように構成されていることを特徴とするものである。
【００１４】
以上のように、本発明では、ＢＩＳＴ時に必要とされていた入力信号をＬＳＩ外部から検査専用／検査兼用端子を使用せずに電源端子又はグランド端子を使用して入力することができる。
【発明の効果】
【００１５】
本発明の半導体集積回路で構成されるシステムＬＳＩによれば、機能検査において、例えばＢＩＳＴ時に必要な検査専用／検査兼用端子数を低減することができる。
【００１６】
さらに、従来のＢＩＳＴ回路が半導体集積回路内に備えていた検査期待値及び検査入力値を一部持たずに検査を行うことができるため、回路面積の増加を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
【００１８】
＜参考例１＞
図１は、本発明の参考例１における半導体集積回路の全体構成を示すブロック図である。図１において、１０は半導体集積回路パッケージ、１１は半導体集積回路パッケージ１０にパッケージされた半導体集積回路Ａである。この半導体集積回路Ａ１１には、ＢＩＳＴのモード発生、検査入力値発生、検査期待値の発生、及び内部ＣＬＫ発生を制御するＢＩＳＴ制御回路１２、及び検査対象となる被検査回路１６が内蔵されている。
【００１９】
前記ＢＩＳＴ制御回路１２には、検査を行うために必要な情報、すなわち、ＣＬＫ信号２、テストモード決定用のモード信号３、及び検査入力値の発生に必要な入力値データ４がＬＳＩ検査装置１から入力される。このＢＩＳＴ制御回路１２において、ＣＬＫ信号２に基づいてＣＬＫ信号２３が生成され、モード信号３に基づいて期待値制御信号１０２が生成され、モード信号３及び入力値データ４に基づいて入力値制御信号１７が生成される。
【００２０】
そして、前記ＢＩＳＴ制御回路１２で生成されたＣＬＫ信号２３は、期待値比較回路１４と、入力値生成回路１５と、検査期待値生成手段としての検査期待値プログラム回路１００内部の期待値生成回路１３とにそれぞれ入力される。さらに、前記期待値生成回路１３にはＣＬＫ信号２３に同期して期待値制御信号１０２が入力され、前記入力値生成回路１５にはＣＬＫ信号２３に同期して入力値制御信号１７が入力される。
【００２１】
前記期待値生成回路１３、期待値比較回路１４、及び入力値生成回路１５は、入力されたＣＬＫ信号２３に同期してそれぞれ動作するようになっており、前記被検査回路１６における検査を前記ＣＬＫ信号２３に同期した周波数で実施できるようになっている。
【００２２】
前記入力値生成回路１５では、前記入力値制御信号１７に基づいて検査入力信号１８が生成され、この信号が前記被検査回路１６に入力される。前記被検査回路１６では、入力された検査入力信号１８に応答した出力結果が生成され、この出力結果が検査出力信号２０として前記期待値比較回路１４に出力される。
【００２３】
前記検査期待値プログラム回路１００は、図２に示すように、半導体集積回路パッケージ１０のグランド端子３０又は電源端子３１から信号を取り込むための入力／入出力パッド１０３、この入力／入出力パッド１０３を介して入力された信号の出力を選択的に切り替えるスイッチ１０５、スイッチ１０５を制御するためのスイッチ制御信号１１０を出力するスイッチ制御回路１０９、及び前記期待値生成回路１３を備えている。
【００２４】
前記スイッチ１０５には、前記グランド端子３０又は電源端子３１から前記入力／入出力パッド１０３を経由してグランド／電源信号１０４が入力される。このスイッチ１０５には、さらに前記スイッチ制御回路１０９から出力されたスイッチ制御信号１１０が入力され、このスイッチ制御信号１１０に基づいてスイッチ１０５の接続状態が切り替えられる。具体的に、テストモード以外時１０６には、スイッチ１０５と期待値生成回路１３とが接続されない状態となり、テストモード時１０７には、スイッチ１０５への入力がそのままスイッチ出力信号１２２として期待値生成回路１３に入力されるようにその接続状態が切り替えられる。この期待値生成回路１３では検査期待値信号２１が生成され、その信号が前記期待値比較回路１４に出力される。
【００２５】
前記期待値比較回路１４では、前記検査出力信号２０と検査期待値信号２１との比較が行われ、この２つの信号の比較結果である比較結果信号２２が前記ＢＩＳＴ制御回路１２に出力される。そして、このＢＩＳＴ制御回路１２から前記ＬＳＩ検査装置１に対して、比較結果信号２２に基づいて判定された製品の良否を示すＢＩＳＴ結果６が出力される。
【００２６】
以上のように、本参考例１の半導体集積回路によれば、ＢＩＳＴの検査に必要な信号を、ＬＳＩ外部端子を経由することなく、グランド端子又は電源端子から直接取り込むことができ、ＬＳＩ外部において検査専用／検査兼用端子を設ける数を低減することができる。
【００２７】
また、前記被検査回路１６の検査自体は前記ＣＬＫ信号２３に同期して行うことが可能であることから、前記被検査回路１６が実際に動作する周波数と前記ＣＬＫ信号２３とを同一周波数にすれば、実動作スピードでの検査が可能となる。
【００２８】
＜参考例２＞
図３は、本参考例２の半導体集積回路における検査期待値プログラム回路の構成を示すブロック図である。前記参考例１との違いは、検査期待値プログラム回路１００の回路構成のみであるため、以下、参考例１と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００２９】
図３に示すように、前記検査期待値プログラム回路１００におけるスイッチ１１１は、テストモード以外時１０６と、第１のテストモード時１０７と、第２のテストモード時１０８という３つのモードが選択可能に構成されている。
【００３０】
ここで、前記スイッチ１１１においてテストモード以外時１０６が選択されているときには、このスイッチ１１１内の接続が遮断され、前記入力／入出力パッド１０３から取り込まれたグランド／電源信号１０４が期待値生成回路１３に出力されないようになっている。
【００３１】
また、前記スイッチ１１１において第１のテストモード時１０７が選択されているときには、このスイッチ１１１への入力がそのまま期待値生成回路１３に出力される。
【００３２】
さらに、前記スイッチ１１１において第２のテストモード１０８が選択されているときには、このスイッチ１１１への入力が反転されてから期待値生成回路１３に出力される。その後の動作は前記参考例１と同様である。
【００３３】
以上のように、本参考例２の半導体集積回路によれば、ＢＩＳＴの検査に必要なハイレベル又はローレベルの信号を、ＬＳＩ外部端子を経由することなく、ＣＬＫ信号に同期してグランド端子又は電源端子から直接取り込むことができ、ＬＳＩ外部において検査専用／検査兼用端子を設ける数を低減することができる。
【００３４】
＜参考例３＞
図４は、本参考例３の半導体集積回路における検査期待値プログラム回路の構成を示すブロック図である。前記参考例２との違いは、スイッチ１１１と期待値生成回路１３との間にシフトレジスタ回路１２０を設けた点のみであるため、以下、参考例２と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００３５】
図４に示すように、検査期待値プログラム回路１００は、スイッチ１１１から出力されたスイッチ出力信号１２２を複数の信号に分割するためのシフトレジスタ回路１２０を備えている。
【００３６】
図５は、前記シフトレジスタ回路１２０の構成を示すブロック図である。このシフトレジスタ回路１２０には、前記スイッチ１１１から出力されたスイッチ出力信号１２２が入力され、ＢＩＳＴ制御回路１２から出力された期待値制御信号１０２とＣＬＫ信号２３とが同期して入力される。そして、図６のタイミングチャート図に示すように、１つの入力信号から複数の出力信号を発生させることで、スイッチ出力信号１２２を複数のシフトレジスタ出力信号１２１に分割して、このシフトレジスタ出力信号１２１を前記期待値生成回路１３に入力するようにしている。その後の動作は前記参考例２と同様である。
【００３７】
以上のように、本参考例３の半導体集積回路によれば、ＢＩＳＴの検査に必要なハイレベル又はローレベルの複数の信号を、ＬＳＩ外部端子を経由することなく、ＣＬＫ信号に同期してグランド端子又は電源端子から直接取り込むことができ、ＬＳＩ外部において検査専用／検査兼用端子を設ける数を低減することができる。
【００３８】
また、本参考例３の半導体集積回路によれば、検査期待値を発生させることが可能であるため、一部の検査期待値を内部回路として持つことなく検査ができ、回路面積の削減という効果が得られる。
【００３９】
＜参考例４＞
図７は、本発明の参考例４における半導体集積回路の構成を示すブロック図、図８は、本参考例４における検査期待値プログラム回路の構成を示すブロック図である。前記参考例２との違いは、グランド／電源信号を取り込むための入力／入出力パッドを複数設けた点のみであるため、以下、参考例２と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００４０】
図８に示すように、検査期待値プログラム回路１００は、半導体集積回路パッケージ１０のグランド／電源信号１０４を取り込むための複数の入力／入出力パッド１０３と、この複数の入力／入出力パッド１０３から入力された信号の出力を切り替える複数のスイッチ１１１と、このスイッチ１１１を一括して制御するためのスイッチ制御回路１１９と、前記期待値生成回路１３とを備えている。
【００４１】
前記複数のスイッチ１１１には、グランド端子３０又は電源端子３１から前記複数の入力／入出力パッド１０３を経由してグランド／電源信号１０４がそれぞれ入力される。この複数のスイッチ１１１には、さらに前記スイッチ制御回路１１９から出力されたスイッチ制御信号１１２がそれぞれ入力され、このスイッチ制御信号１１２に基づいて同時に一括してスイッチ１１１の接続状態が制御される。
【００４２】
そして、前記複数のスイッチ１１１からそれぞれ出力されたスイッチ出力信号１２２が期待値生成回路１３に入力される。その後の動作は前記参考例２と同様である。
【００４３】
以上のように、本参考例４の半導体集積回路によれば、ＢＩＳＴの検査に必要なローレベル又はハイレベルの複数の信号を、ＬＳＩ外部端子を経由することなく、ＣＬＫ信号に同期してグランド端子又は電源端子から一括して直接取り込むことができ、ＬＳＩ外部において検査専用／検査兼用端子を設ける数を低減することができる。
【００４４】
また、図９のタイミングチャート図に示すように、本参考例４に係る半導体集積回路では、複雑な検査期待値を発生させることが可能であるため、一部の検査期待値を内部回路として持つことなく検査ができ、回路面積の削減という効果が得られる。
【００４５】
＜参考例５＞
図１０は、本参考例５の半導体集積回路における検査期待値プログラム回路の構成を示すブロック図である。前記参考例４との違いは、この検査期待値プログラム回路１００の回路構成のみであるため、以下、参考例４と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００４６】
図１０に示すように、検査期待値プログラム回路１００は、複数のスイッチ１１１をそれぞれ個別に制御するためのスイッチ制御回路２１５を備えている。その他は参考例４と同一である。
【００４７】
前記複数のスイッチ１１１には、グランド端子３０又は電源端子３１から前記複数の入力／入出力パッド１０３を経由してグランド／電源信号１０４がそれぞれ入力される。この複数のスイッチ１１１には、さらに前記スイッチ制御回路２１５から出力されたスイッチ制御信号１１３，１１４がそれぞれ入力され、このスイッチ制御信号１１３，１１４に基づいて複数のスイッチ１１１の接続状態がそれぞれ個別に制御される。
【００４８】
そして、前記複数のスイッチ１１１からそれぞれ出力されたスイッチ出力信号１２２が期待値生成回路１３に入力される。その後の動作は参考例４と同様である。
【００４９】
以上のように、本参考例５の半導体集積回路によれば、ＢＩＳＴの検査に必要なハイレベル又はローレベルの複数の信号を、ＬＳＩ外部端子を経由することなく、ＣＬＫ信号に同期してグランド端子又は電源端子からそれぞれ個別に直接取り込むことができ、ＬＳＩ外部において検査専用／検査兼用端子を設ける数を低減することができる。
【００５０】
また、図１１のタイミングチャート図に示すように、本参考例５の半導体集積回路では、複雑な検査期待値を発生させることが可能であるため、一部の検査期待値を内部回路として持つことなく検査ができ、回路面積の削減という効果が得られる。
【００５１】
＜参考例６＞
図１２は、本発明の参考例６における半導体集積回路の構成を示すブロック図である。前記参考例５との違いは、検査期待値プログラム回路の代わりに検査入力値プログラム回路を設けた点であるため、以下、参考例５と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００５２】
図１２に示すように、ＢＩＳＴ制御回路１２には、検査を行うために必要な情報、すなわち、ＣＬＫ信号２、テストモード決定用のモード信号３、及び検査期待値発生に必要な期待値データ５がＬＳＩ検査装置１から入力される。このＢＩＳＴ制御回路１２において、ＣＬＫ信号２に基づいてＣＬＫ信号２３が生成され、モード信号３に基づいて入力値制御信号２０２が生成され、モード信号３及び期待値データ５に基づいて期待値制御信号１９が生成される。
【００５３】
そして、前記ＢＩＳＴ制御回路１２で生成されたＣＬＫ信号２３は、期待値生成回路１３と、期待値比較回路１４と、検査入力値生成手段としての検査入力値プログラム回路２００内部の入力値生成回路１５とにそれぞれ入力される。さらに、前記期待値生成回路１３にはＣＬＫ信号２３に同期して期待値制御信号１９が入力され、前記入力値生成回路１５にはＣＬＫ信号２３に同期して入力値制御信号２０２が入力される。
【００５４】
前記期待値生成回路１３では、前記期待値制御信号１９に基づいて検査期待値信号２１が生成され、この信号が期待値比較回路１４に出力される。
【００５５】
図１３に示すように、前記検査入力値プログラム回路２００は、半導体集積回路パッケージ１０のグランド端子３０又は電源端子３１から信号を取り込むための複数の入力／入出力パッド１０３と、この複数の入力／入出力パッド１０３から入力された信号の出力を切り替える複数のスイッチ１１１と、スイッチ１１１をそれぞれ個別に制御するためのスイッチ制御回路２０９と、前記入力値生成回路１５とを備えている。
【００５６】
前記複数のスイッチ１１１には、グランド端子３０又は電源端子３１から前記複数の入力／入出力パッド１０３を経由してグランド／電源信号１０４がそれぞれ入力される。この複数のスイッチ１１１には、さらに前記スイッチ制御回路２１５から出力されたスイッチ制御信号２１３，２１４がそれぞれ入力され、このスイッチ制御信号２１３，２１４に基づいて複数のスイッチ１１１の接続状態がそれぞれ個別に制御される。
【００５７】
具体的には、前記スイッチ１１１においてテストモード以外時１０６が選択されているときには、このスイッチ１１１内の接続が遮断され、前記入力／入出力パッド１０３から取り込まれたグランド／電源信号１０４が入力値生成回路１５に出力されないようになっている。
【００５８】
また、前記スイッチ１１１において第１のテストモード時１０７が選択されているときには、このスイッチ１１１への入力がそのまま入力値生成回路１５に出力される。
【００５９】
さらに、前記スイッチ１１１において第２のテストモード１０８が選択されているときには、このスイッチ１１１への入力が反転されてから入力値生成回路１５に出力される。
【００６０】
そして、前記入力値生成回路１５では、入力された信号に基づいて検査入力信号１８が生成され、この検査入力信号１８が被検査回路１６に出力される。この被検査回路１６では、入力された検査入力信号１８に応答した出力結果が生成され、この出力結果が検査出力信号２０として前記期待値比較回路１４に出力される。
【００６１】
前記期待値比較回路１４では、前記検査出力信号２０と検査期待値信号２１との比較が行われ、この２つの信号の比較結果である比較結果信号２２が前記ＢＩＳＴ制御回路１２に出力される。そして、このＢＩＳＴ制御回路１２から前記ＬＳＩ検査装置１に対して、比較結果信号２２に基づいて判定された製品の良否を示すＢＩＳＴ結果６が出力される。
【００６２】
以上のように、本参考例６の半導体集積回路によれば、ＢＩＳＴの検査に必要なハイレベル又はローレベルの複数の信号を、ＬＳＩ外部端子を経由することなく、ＣＬＫ信号に同期してグランド端子又は電源端子からそれぞれ個別に直接取り込むことができ、ＬＳＩ外部において検査専用／検査兼用端子を設ける数を低減することができる。
【００６３】
また、本参考例６の半導体集積回路では、前記参考例５の半導体集積回路の場合と同様に、複雑な検査入力値を発生させることが可能であるため、一部の検査入力値を内部回路として持つことなく検査ができ、回路面積の削減という効果が得られる。
【００６４】
なお、本参考例６では、グランド端子及び電源端子から入力値を取り込む部分の構成要素として、前記参考例５の検査期待値プログラム回路と同一の構成のものを用いたが、特にこの形態に限定するものではなく、前記参考例１から４に係る検査期待値プログラム回路と同一の構成のものを用いても構わない。
【００６５】
＜参考例７＞
図１４は、本発明の参考例７の半導体集積回路の構成を示すブロック図である。前記参考例６との違いは、検査入力値プログラム回路とともに検査期待値プログラム回路を設けた点であるため、以下、参考例６と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００６６】
図１４に示すように、ＢＩＳＴ制御回路１２には、検査を行うために必要な情報、すなわち、ＣＬＫ信号２及びテストモード決定用のモード信号３がＬＳＩ検査装置１から入力される。このＢＩＳＴ制御回路１２において、ＣＬＫ信号２に基づいたＣＬＫ信号２３が生成され、モード信号３に基づいて期待値制御信号１０２及び入力値制御信号２０２が生成される。
【００６７】
そして、前記ＢＩＳＴ制御回路１２で生成されたＣＬＫ信号２３は、期待値比較回路１４と、検査期待値プログラム回路１００内部の期待値生成回路１３と、検査入力値プログラム回路２００内部の入力値生成回路１５とにそれぞれ入力される。さらに、前記期待値生成回路１３にはＣＬＫ信号２３に同期して期待値制御信号１０２が入力され、前記入力値生成回路１５にはＣＬＫ信号２３に同期して入力値制御信号２０２が入力される。
【００６８】
前記検査期待値プログラム回路１００では、前記期待値制御信号１０２に基づいて検査期待値信号２１が生成され、この信号が期待値比較回路１４に出力される。このときの動作は前記参考例５と同様であるため、その詳細な説明を省略する。
【００６９】
前記検査入力値プログラム回路２００では、前記入力値制御信号２０２に基づいて検査入力信号１８が生成され、この信号が被検査回路１４に出力される。このときの動作は前記参考例６と同様であるため、その詳細な説明を省略する。
【００７０】
前記被検査回路１６では、入力された検査入力信号１８に応答した出力結果が生成され、この出力結果が検査出力信号２０として前記期待値比較回路１４に出力される。
【００７１】
前記期待値比較回路１４では、前記検査出力信号２０と検査期待値信号２１との比較が行われ、この２つの信号の比較結果である比較結果信号２２が前記ＢＩＳＴ制御回路１２に出力される。そして、このＢＩＳＴ制御回路１２から前記ＬＳＩ検査装置１に対して、比較結果信号２２に基づいて判定された製品の良否を示すＢＩＳＴ結果６が出力される。
【００７２】
以上のように、本参考例７の半導体集積回路によれば、ＢＩＳＴの検査に必要なハイレベル又はローレベルの複数の信号を、ＬＳＩ外部端子を経由することなく、ＣＬＫ信号に同期してグランド端子又は電源端子からそれぞれ個別に直接取り込むことができ、ＬＳＩ外部において検査専用／検査兼用端子を設ける数を低減することができる。
【００７３】
また、本参考例７の半導体集積回路では、複雑な検査期待値及び検査入力値を発生させることが可能であるため、一部の検査入力値を内部回路として持つことなく検査ができ、回路面積の削減という効果が得られる。
【００７４】
なお、本参考例７では、グランド端子及び電源端子から入力値を取り込む部分の構成要素として、前記参考例５に係る検査期待値プログラム回路と前記参考例６に係る検査入力値プログラム回路と同一の構成のものを用いたが、特にこの形態に限定するものではなく、参考例１から４に係る検査期待値プログラム回路及び検査入力値プログラム回路と同一の構成のものを用いても構わない。
【００７５】
＜実施形態１＞
図１５は、本発明の実施形態１の半導体集積回路で構成されるシステムＬＳＩの構成を示すブロック図である。前記参考例５との違いは、１つの半導体集積回路パッケージに対して２つの半導体集積回路が内蔵されている点であるため、以下、参考例５と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００７６】
図１５に示すように、半導体集積回路パッケージ１０には、半導体集積回路Ａ１１と半導体集積回路Ｂ６０とが内蔵されている。ここで、半導体集積回路Ａ１１は自己診断機能を持った回路であり、半導体集積回路Ｂ６０は自己診断機能を持っていない回路であるとする。
【００７７】
前記半導体集積回路Ａ１１は、例えば前記参考例５で説明した構成要素の他に、入力された信号を選択して出力するセレクタ８２と、ＬＳＩ検査装置１と接続されている外部端子からの入力を受ける内部回路８３とを備えている。
【００７８】
前記セレクタ８２には、外部端子から前記内部回路８３を経由して第１の入力信号８０が入力される一方、入力値生成回路１５から出力された検査入力信号１８が第２の入力信号８１として入力される。
【００７９】
ここで、前記半導体集積回路Ａ１１と半導体集積回路Ｂ６０とは、前記セレクタ８２の出力が半導体集積回路Ｂ６０の入力となるように接続されている。また、半導体集積回路Ｂ６０内部の被検査回路６１における出力結果が、検査出力信号２０として半導体集積回路Ａ１１の期待値比較回路１４に入力されるようになっている。
【００８０】
ここで、自己診断を行うとき以外には、前記セレクタ８２に入力された第１の入力信号８０がこのセレクタ８２から出力されて半導体集積回路Ｂ６０に入力される。ただし、前記内部回路８３を経由することで、外部入力で半導体集積回路Ｂ６０を直接検査するような入力を行うことは困難である。
【００８１】
一方、自己診断を行うときには、前記セレクタ８２に入力された第２の入力信号８１がこのセレクタ８２から出力されて半導体集積回路Ｂ６０に入力される。ここで、第２の入力信号８１は、前記半導体集積回路Ｂ６０の前記被検査回路６１を検査するための入力信号であり、前記被検査回路６１では、この第２の入力信号８１に応答した出力結果が生成され、この出力結果が検査出力信号２０として前記半導体集積回路Ａ１１の期待値比較回路１４に入力される。その後の動作は前記参考例５と同様である。
【００８２】
以上のように、本実施形態１の半導体集積回路によれば、自己診断機能を持つ半導体集積回路に外部からの入力と自己診断時の入力とを選択して出力するセレクタを設けたから、自己診断機能を持たない半導体集積回路に対する検査を容易に行うことができる。これにより、従来は、１つの半導体集積回路パッケージに複数の半導体集積回路を内蔵する場合に自己診断機能を持っていない半導体集積回路側の検査が困難であることから、ＬＳＩ外部に検査専用／検査兼用端子を設ける必要があるという問題を解消する上で有利となる。
【００８３】
さらに、ＢＩＳＴの検査に必要なハイレベル又はローレベルの複数の信号を、ＬＳＩ外部端子を経由することなく、ＣＬＫ信号に同期してグランド端子又は電源端子からそれぞれ個別に直接取り込むことができ、ＬＳＩ外部において検査専用／検査兼用端子を設ける数を低減することができる。
【００８４】
また、外部端子から検査を行う必要がないので、実際にユーザが使用する経路及びスピードで検査することが可能になる。これにより、近年のＬＳＩ回路の高速化に伴い、被検査回路を実動作時と同じスピードで機能検査しようとした場合に検査専用／検査兼用端子から被検査回路までが実動作で機能検査できるようにするための物理的なタイミング設計が困難であるという問題を解消する上で有利となる。
【００８５】
さらに、検査用の期待値を外部で発生させて入力しているから、回路内部に期待値を持つ必要がなくなり、ハード修正を行わずに検査することが可能となる。これにより、構成対象の半導体集積回路に供給問題が発生して別の半導体集積回路で代用する場合、検査用の期待値を変更する必要が生じて半導体集積回路自体のハード修正を行わないと検査ができなくなるという問題を解消する上で有利となる。
【００８６】
なお、本実施形態１の半導体集積回路では、検査期待値プログラム回路のみを備えた前記参考例５の構成を用いているが、特にこの形態に限定するものではなく、例えば、前記参考例４又は６に示す検査入力値プログラム回路を備えた構成であっても構わない。
【００８７】
＜実施形態２＞
図１６は、本発明の実施形態２の半導体集積回路で構成されるシステムＬＳＩの構成を示すブロック図である。前記実施形態１との違いは、１つの半導体集積回路パッケージに対してＮ個の半導体集積回路が内蔵されている点であるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００８８】
図１６に示すように、半導体集積回路パッケージ１０には、半導体集積回路Ａ１１、半導体集積回路Ｂ６０、及び半導体集積回路Ｎ７０が内蔵されている。ここで、半導体集積回路Ａ１１のみが自己診断機能を持った回路であり、半導体集積回路Ｂ６０及び半導体集積回路Ｎ７０は自己診断機能を持っていない回路であるとする。また、前記半導体集積回路Ｂ６０及び半導体集積回路Ｎ７０は、互いが直接接続されていない構成であるとする。
【００８９】
なお、図示を省略しているが、半導体集積回路パッケージ１０には、Ｎ個の半導体集積回路が内蔵されているものとする。
【００９０】
前記半導体集積回路Ａ１１は、前記実施形態１で説明した構成要素の他に、セレクタＮ８５を備えている。このセレクタＮ８５には、外部端子から前記内部回路８３を経由して第１の入力信号８０が入力される一方、入力値生成回路１５から出力された検査入力信号１８が第３の入力信号８６として入力される。
【００９１】
ここで、前記半導体集積回路Ａ１１と半導体集積回路Ｎ７０とは、前記セレクタＮ８５の出力が半導体集積回路Ｎ７０の入力となるように接続されている。また、半導体集積回路Ｎ７０内部の被検査回路７１における出力結果が、検査出力信号２０として半導体集積回路Ａ１１の期待値比較回路１４に入力されるようになっている。
【００９２】
ここで、自己診断を行うとき以外には、前記セレクタ８２及びセレクタＮ８５にそれぞれ入力された第１の入力信号８０が、このセレクタ８２及びセレクタＮ８５から出力されて半導体集積回路Ｂ６０及び半導体集積回路Ｎ７０にそれぞれ入力される。ただし、前記内部回路８３を経由するため、外部入力で半導体集積回路Ｂ６０，Ｎ７０を直接検査するような入力を行うことは困難である。
【００９３】
一方、自己診断を行うときには、前記セレクタ８２に入力された第２の入力信号８１及び前記セレクタＮ８５に入力された第３の入力信号８６がそれぞれ出力され、この第２の入力信号８１が前記半導体集積回路Ｂ６０に入力され、第３の入力信号８６が前記半導体集積回路Ｎ７０に入力される。
【００９４】
ここで、第２の入力信号８１は前記半導体集積回路Ｂ６０を検査するための入力信号であり、第３の入力信号８６は前記半導体集積回路Ｎ７０の前記被検査回路７１を検査するための入力信号である。前記被検査回路６１では第２の入力信号８１に応答した出力結果が生成され、前記被検査回路７１では第３の入力信号８６に応答した出力結果が生成される。これら出力結果がそれぞれ検査出力信号２０として前記半導体集積回路Ａ１１の期待値比較回路１４に入力される。その後の動作については、前記参考例５と同一である。
【００９５】
以上のように、本実施形態２の半導体集積回路によれば、自己診断機能を持たない半導体集積回路が複数個存在し、また、その自己診断機能を持たない半導体集積回路が互いに接続されない構成を持つ場合において容易に検査を行うことができる。その他の効果については実施形態１と同様である。
【００９６】
＜実施形態３＞
図１７は、本発明の実施形態３における半導体集積回路で構成されるシステムＬＳＩの構成を示すブロック図である。前記実施形態２との違いは、自己診断機能を持たない半導体集積回路Ｂと半導体集積回路Ｎとが互いに接続されている点であるため、以下、実施形態２と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【００９７】
図１７に示すように、半導体集積回路パッケージ１０には、半導体集積回路Ａ１１、半導体集積回路Ｂ６０、及び半導体集積回路Ｎ７０が内蔵されている。ここで、半導体集積回路Ａ１１のみが自己診断機能を持った回路であり、半導体集積回路Ｂ６０及び半導体集積回路Ｎ７０は自己診断機能を持っていない回路であるとする。また、前記半導体集積回路Ｂ６０及び半導体集積回路Ｎ７０は互いが直接接続されており、これらの回路間で信号のやり取りができるようになっている。
【００９８】
なお、図示を省略しているが、半導体集積回路パッケージ１０には、Ｎ個の半導体集積回路が内蔵されているものとする。
【００９９】
ここで、自己診断を行うとき以外には、前記セレクタ８２及びセレクタＮ８５にそれぞれ入力された第１の入力信号８０がこのセレクタ８２及びセレクタＮ８５から出力され、前記半導体集積回路Ｂ６０及び半導体集積回路Ｎ７０にそれぞれ入力される。ただし、前記内部回路８３を経由するため、外部入力で半導体集積回路Ｂ６０，Ｎ７０を直接検査するような入力を行うことは困難である。
【０１００】
一方、自己診断を行うときには、前記セレクタ８２に入力された第２の入力信号８１及び前記セレクタＮ８５に入力された第３の入力信号８６がそれぞれ出力され、前記半導体集積回路Ｂ６０には、前記セレクタ８２から出力された第２の入力信号８１が入力されるとともに、セレクタＮ８５から出力された第３の入力信号８６が第４の入力信号８７として入力される。また、前記半導体集積回路Ｎ７０には、セレクタＮ７０から出力された第３の入力信号８６が入力される。
【０１０１】
そして、ユーザ使用状態で接続されている経路を用いて、前記半導体集積回路Ｂ６０の被検査回路６１から半導体集積回路Ｎ７０の被検査回路７１に対してノーマル時入力信号９０が入力される。この被検査回路７１では、ノーマル時入力信号９０に応答した出力結果が生成され、この出力結果はノーマル時出力信号９１として被検査回路６１に対して出力され、前記被検査回路７１の出力結果が半導体集積回路Ｂ６０を経由して検査出力信号２０として前記半導体集積回路Ａ１１の期待値比較回路１４に入力される。その後の動作については、前記参考例５と同一である。
【０１０２】
以上のように、本実施形態３の半導体集積回路によれば、自己診断機能を持たない半導体集積回路が複数個存在し、また、その自己診断機能を持たない半導体集積回路が互いに接続される構成を持つ場合において容易に検査を行うことができる。その他の効果については実施形態１と同様である。
【０１０３】
＜実施形態４＞
図１８は、本発明の実施形態４における半導体集積回路で構成されるシステムＬＳＩの構成を示すブロック図である。前記実施形態２との違いは、バーンイン出力信号を出力する内部回路を設けた点であるため、以下、実施形態２と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【０１０４】
図１８に示すように、半導体集積回路パッケージ１０には、半導体集積回路Ａ１１、半導体集積回路Ｂ６０、及び半導体集積回路Ｎ７０が内蔵されている。ここで、半導体集積回路Ａ１１のみが自己診断機能を持った回路であり、半導体集積回路Ｂ６０及び半導体集積回路Ｎ７０は自己診断機能を持っていない回路であるとする。また、前記半導体集積回路Ｂ６０及び半導体集積回路Ｎ７０は、互いが直接接続されていない構成であるとする。
【０１０５】
なお、図示を省略しているが、半導体集積回路パッケージ１０には、Ｎ個の半導体集積回路が内蔵されているものとする。
【０１０６】
前記半導体集積回路Ａ１１は、前記実施形態２で説明した構成要素の他に内部回路８８を備えており、このように構成された半導体集積回路Ａ１１において、バーンインのモードが選択された場合に、入力値生成回路１５から内部回路８３，８８に対してバーンイン動作を実施するための第５の入力信号８９がそれぞれ出力される。
【０１０７】
そして、前記第５の入力信号８９に応答して内部回路８３，８８からそれぞれ出力されたバーンイン出力信号９２が期待値比較回路１４に入力される。一方、自己診断機能の動作については、前記実施形態２と同様であるため、説明を省略する。
【０１０８】
このような前記内部回路８３，８８に対するバーンイン動作と前述の自己診断機能とは、それぞれ並列処理されるようになっている。そして、前記期待値比較回路１４では、バーンイン動作と自己診断動作の結果とが比較され、その比較結果が比較結果信号２２として出力される。その後の動作については、実施形態２と同様である。
【０１０９】
以上のように、本実施形態４の半導体集積回路によれば、複数の半導体集積回路が内蔵された半導体集積回路パッケージにおいて、自己診断機能を持っていない半導体集積回路側ではバーンインが困難であったが、自己診断機能を持った半導体集積回路自体のバーンイン動作と他の半導体集積回路の自己診断動作とを同時に行うことで、全ての半導体集積回路のトグル動作を容易に実現することができ、バーンイン時の動作も容易にモニタすることができる。
【０１１０】
さらに、バーンイン動作に必要な信号を、ＬＳＩ外部端子を経由することなく、グランド端子又は電源端子から直接取り込むことにより、ＬＳＩ外部において検査バーンイン専用／バーンイン兼用端子を設ける数を低減することができる。
【０１１１】
また、本実施形態４では、全ての半導体集積回路を同時にトグルさせることができるため、バーンイン時間を短縮する上で有利となる。
【０１１２】
＜参考例８＞
図１９は、本発明の参考例８における半導体集積回路の構成を示すブロック図である。基本的な構成は前記参考例５と同じであるため、以下、参考例５と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【０１１３】
図１９に示すように、半導体集積回路基板４０には、半導体集積回路Ａ１１が内蔵されている。この半導体集積回路基板４０は、図２０に示すように複数の層で構成される基板の中に電源層４６とグランド層４７とを備えており、前記半導体集積回路Ａと接続される面に電源ランド４５とグランドランド４３とが形成されている。そして、電源パッド３３と電源ランド４５、及びグランドパッド３２とグランドランド４３とがそれぞれ接続されることで、前記半導体集積回路Ａと前記半導体集積回路基板４０とが電気的に接続されている。
【０１１４】
前記検査期待値プログラム回路１００では、前記入力／入出力パッド１０３と前記電源ランド４５又は前記グランドランド４３とを組立時に選択して接続することで、検査期待値を生成することが可能となる。その後の動作については、参考例５と同一である。
【０１１５】
以上のように、本参考例８の半導体集積回路によれば、例えば、チップサイズパッケージ（以下、ＣＳＰ）のようなパッケージにおいて既存の電源ランド４５又はグランドランド４３を使用することで、容易に被検査回路１６の機能検査を実現できる。その他の効果については参考例５と同様である。
【０１１６】
なお、本参考例８においては、ＣＳＰという１つの半導体集積回路で構成される場合について説明したが、この形態に限定するものではなく、複数の半導体集積回路で構成される場合、例えば、マルチチップモジュール（以下、ＭＣＭ）等のように、半導体集積回路基板を用いて構成されるタイプのパッケージであっても実現可能である。
【０１１７】
＜参考例９＞
図２１は、本発明の参考例９における半導体集積回路の構成を示すブロック図である。前記参考例５との違いは、グランド端子又は電源端子と入力／入出力パッドとの接続をワイヤー配線で行うようにした点であるため、以下、参考例５と同じ部分については同じ符号を付し、相違点についてのみ説明する。
【０１１８】
図２１に示すように、半導体集積回路パッケージ５１は、半導体集積回路Ａ１１とリードフレーム５４（図２２参照）とがワイヤー配線５０により接続されて構成されている。具体的には、電源端子３１と電源パッド３３、及びグランド端子３０とグランドパッド３２とが、それぞれリードフレーム５４のインナーリードを介して接続されている。
【０１１９】
前記検査期待値プログラム回路１００では、前記入力／入出力パッド１０３と前記電源端子３１又は前記グランド端子３０とを組立時に選択して接続することで、検査期待値を生成することが可能となる。その後の動作については、参考例５と同一である。
【０１２０】
以上のように、本参考例９の半導体集積回路によれば、例えば、クワッドフラットパッケージ（以下、ＱＦＰ）のようなパッケージにおいて既存の電源端子３１又はグランド端子３０からワイヤー配線５０を配線することで、容易に被検査回路１６の機能検査を実現できる。その他の効果については参考例５と同様である。
【０１２１】
なお、本参考例９においては、ＱＦＰという１つの半導体集積回路で構成される場合について説明したが、この形態に限定するものではなく、複数の半導体集積回路で構成される場合、例えば、半導体集積回路同士を貼り合わせて構成され、且つワイヤー配線を用いて構成されるタイプのパッケージであっても実現可能である。
【０１２２】
なお、実施形態１から４における半導体集積回路Ａについては、自己診断機能を有する例で説明したが、自己診断機能を有しない半導体集積回路であっても実現することは可能である。
【産業上の利用可能性】
【０１２３】
本発明の半導体集積回路で構成されるシステムＬＳＩでは、電源及びグランド端子を使用することで機能検査に必要な端子数を低減するとともに容易に検査を行うことができ、高価なＬＳＩ検査装置を使用せずに検査することが可能であるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。
【０１２４】
また、ユーザが使用する実装後のセットの検査にも利用することが可能である。
【図面の簡単な説明】
【０１２５】
【図１】本発明の参考例１における半導体集積回路の構成を示すブロック図である。
【図２】本参考例１における検査期待値プログラム回路の構成を示すブロック図である。
【図３】本参考例２における検査期待値プログラム回路の構成を示すブロック図である。
【図４】本参考例３における検査期待値プログラム回路の構成を示すブロック図である。
【図５】本参考例３におけるシフトレジスタ回路の構成を示すブロック図である。
【図６】本参考例３におけるシフトレジスタ回路の動作を示すタイミングチャート図である。
【図７】本参考例４における半導体集積回路の構成を示すブロック図である。
【図８】本参考例４における検査期待値プログラム回路の構成を示すブロック図である。
【図９】本参考例４における半導体集積回路の動作を示すタイミングチャート図である。
【図１０】本参考例５における検査期待値プログラム回路の構成を示すブロック図である。
【図１１】本参考例５における半導体集積回路の動作を示すタイミングチャート図である。
【図１２】本参考例６における半導体集積回路の構成を示すブロック図である。
【図１３】本参考例６における検査期待値プログラム回路の構成を示すブロック図である。
【図１４】本参考例７における半導体集積回路の構成を示すブロック図である。
【図１５】本実施形態１における半導体集積回路で構成されるシステムＬＳＩの構成を示すブロック図である。
【図１６】本実施形態２における半導体集積回路で構成されるシステムＬＳＩの構成を示すブロック図である。
【図１７】本実施形態３における半導体集積回路で構成されるシステムＬＳＩの構成を示すブロック図である。
【図１８】本実施形態４における半導体集積回路で構成されるシステムＬＳＩの構成を示すブロック図である。
【図１９】本参考例８における半導体集積回路の構成を示すブロック図である。
【図２０】本参考例８における半導体集積回路の構成を示す断面図である。
【図２１】本参考例９における半導体集積回路の構成を示すブロック図である。
【図２２】本参考例９における半導体集積回路の構成を示す断面図である。
【符号の説明】
【０１２６】
１０  半導体集積回路パッケージ
１１  半導体集積回路Ａ
１２  ＢＩＳＴ制御回路
１３  期待値生成回路
１４  期待値比較回路
１５  入力値生成回路
１６  被検査回路
３０  グランド端子
３１  電源端子
４３  グランドランド
４５  電源ランド
４６  電源層
４７  グランド層
４８  バンプ
５０  ワイヤー配線
５４  リードフレーム
６０  半導体集積回路Ｂ
６１  被検査回路
７０  半導体集積回路Ｎ
７１  被検査回路
８２  セレクタ
８３  内部回路
８５  セレクタＮ
８８  内部回路
１００  検査期待値プログラム回路
１０３  入力／入出力パッド
１０５  スイッチ
１０９  スイッチ制御回路
１２０  シフトレジスタ回路
２００  検査入力値プログラム回路
【図１】
0004516110.tif 000002
【図２】
0004516110.tif 000003
【図３】
0004516110.tif 000004
【図４】
0004516110.tif 000005
【図５】
0004516110.tif 000006
【図６】
0004516110.tif 000007
【図７】
0004516110.tif 000008
【図８】
0004516110.tif 000009
【図９】
0004516110.tif 000010
【図１０】
0004516110.tif 000011
【図１１】
0004516110.tif 000012
【図１２】
0004516110.tif 000013
【図１３】
0004516110.tif 000014
【図１４】
0004516110.tif 000015
【図１５】
0004516110.tif 000016
【図１６】
0004516110.tif 000017
【図１７】
0004516110.tif 000018
【図１８】
0004516110.tif 000019
【図１９】
0004516110.tif 000020
【図２０】
0004516110.tif 000021
【図２１】
0004516110.tif 000022
【図２２】
0004516110.tif 000023