(57)【特許請求の範囲】
【請求項１】
負帰還増幅回路に位相補償回路が接続された位相補償回路付負帰還増幅回路を有する半導体装置において、
該位相補償回路は該負帰還増幅回路の出力端と電源ラインとの間に直列接続された負荷ＦＥＴとキャパシタとを有し、
調整されたバイアス電位を該負荷ＦＥＴのゲートに供給するバイアス回路をさらに有し、該バイアス回路は、
ドレインとゲートが共通に該負荷ＦＥＴのゲートに接続された出力ＦＥＴと、
複数の定電流源と、
該出力ＦＥＴのドレインと該複数の定電流源との間を選択的に接続する接続手段と、
を有することを特徴とする半導体装置。
【請求項２】
上記接続手段は、選択制御信号によりオン／オフされる複数のスイッチ、選択的に切断される複数のヒューズ、又は、選択的に接続する配線のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記負荷ＦＥＴのゲートとソースとの間にキャパシタが接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記負荷ＦＥＴは、互いに直列、並列又は直並列に接続された複数のＦＥＴで構成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負帰還増幅回路に位相補償回路が接続された位相補償回路付負帰還増幅回路を有する半導体装置に関する。
【０００２】
【従来の技術】
図９（Ａ）は、従来の位相補償回路付負帰還増幅回路を示す。
【０００３】
負帰還増幅回路では、演算増幅回路１０の出力端が帰還回路１１を介して演算増幅回路１０の反転入力端に接続されている。演算増幅回路１０の非反転入力端には入力電圧Ｖｉが印加され、演算増幅回路１０の出力端から電圧Ｖｏが出力される。例えば、負帰還増幅回路が定電圧回路であり、電源電圧の変動に依存しない参照電圧Ｖｒｅｆが入力電圧Ｖｉとして用いられる場合には、電源電圧が変動しても出力電圧Ｖｏが一定になるようにフィードバック制御される。
【０００４】
ある周波数成分で帰還回路１１の位相遅れが１８０゜になると、負帰還が正帰還になり、その周波数でループゲインが１以上である場合には発振する。この発振を防止するために、演算増幅回路１０の出力端とグランドとの間に位相補償回路１２が接続されている。この位相補償回路１２は、キャパシタ１３と抵抗１４とが直列接続されている。
【０００５】
図９（Ｂ）は、増幅回路１０Ａの出力端と入力端との間に負帰還回路１１Ａが接続された負帰還増幅回路に、位相補償回路１２が接続された構成を示しており、この回路も図９（Ａ）の回路と同様に動作する。
【０００６】
【発明が解決しようとする課題】
このような位相補償回路付負帰還増幅回路を半導体装置内に形成した場合、抵抗１４がジグザグ形の配線又は拡散層で形成されるので、チップ面積が増大する原因となっていた。また、抵抗値の最適値を決定するために、設計し試作し試験を行うことが繰り返されるため、開発期間が長くなる。特に、１つの半導体チップ内に複数の負帰還増幅回路を形成した場合には、この問題が著しくなる。
【０００７】
本発明の目的は、このような問題点に鑑み、チップ面積を縮小し、かつ、開発期間を短縮することが可能な、位相補償回路付負帰還増幅回路を有する半導体装置を提供することにある。
【０００８】
本発明の第１態様では、負帰還増幅回路に位相補償回路が接続された位相補償回路付負帰還増幅回路を有する半導体装置において、
該位相補償回路は該負帰還増幅回路の出力端と電源ラインとの間に直列接続された負荷ＦＥＴとキャパシタとを有し、
調整されたバイアス電位を該負荷ＦＥＴのゲートに供給するバイアス回路をさらに有し、該バイアス回路は、
ドレインとゲートが共通に該負荷ＦＥＴのゲートに接続された出力ＦＥＴと、
複数の定電流源と、
該出力ＦＥＴのドレインと該複数の定電流源との間を選択的に接続する接続手段と、
を有する。
【０００９】
この半導体装置によれば、調整されたバイアス電位により、負荷ＦＥＴの抵抗値が定まって、位相補償回路の特性も定まる。したがって、位相補償回路の抵抗値を定めるために設計、試作及び試験を繰り返し行う必要がなくなり、開発期間を短縮することができる。
【００１０】
また、バイアス回路は負荷ＦＥＴのゲートにバイアス電位を印加すればよいので、その出力負荷は小さく、小サイズのトランジスタを用いて構成することができる。このようなバイアス回路と負荷ＦＥＴのチップ上面積を、従来のジグザグ形抵抗よりも狭くすることができる。
【００１２】
本発明の第２態様では、第１態様において、上記接続手段は、選択制御信号によりオン／オフされる複数のスイッチ、選択的に切断される複数のヒューズ、又は、選択的に接続する配線のいずれかである。
【００１９】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２１】
［第１実施形態］
図１（Ａ）は、半導体装置内に形成された本発明の第１実施形態の位相補償回路付負帰還増幅回路を示す。
【００２２】
この回路は、図９（Ａ）の位相補償回路１２の替わりに、回路１２Ａを用いている。位相補償回路１２Ａは、演算増幅回路１０の出力端とグランドとの間に、キャパシタ１３と、負荷ＦＥＴとしてのＮＭＯＳトランジスタ１５とが直列接続されている。ＮＭＯＳトランジスタ１５のゲートには、バイアス回路１６から電位ＶＢが印加される。バイアス回路１６は、その制御入力端に供給されるデジタルの選択制御信号ＳＣの値に応じたバイアス電位ＶＢを出力する。ＮＭＯＳトランジスタ１５の抵抗は、このバイアス電位ＶＢの値、すなわち選択制御信号ＳＣの値により定まる。
【００２３】
この半導体装置を試作後に、選択制御信号ＳＣの各値について位相補償回路付負帰還増幅回路の周波数特性が求められ、発振せず、かつ、応答特性が低下し過ぎない適当な選択制御信号ＳＣの値が決定される。量産段階においては、配線パターンなどにより選択制御信号ＳＣの値が固定される。
【００２４】
このような構成によれば、位相補償回路の抵抗値を定めるために設計、試作及び試験を繰り返し行う必要がなくなるので、開発期間を短縮することができる。
【００２５】
また、バイアス回路１６はＮＭＯＳトランジスタ１５のゲートに電位ＶＢを印加すればよいので、その出力負荷は小さく、小サイズのトランジスタを用いて構成することができる。このようなバイアス回路１６とＮＭＯＳトランジスタ１５のチップ上面積を、従来のジグザグ形抵抗よりも狭くすることができる。
【００２６】
図１（Ｂ）は、図１（Ａ）の変形例であり、図９（Ｂ）の位相補償回路１２の替わりに位相補償回路１２Ａ及びバイアス回路１６が用いられている。
【００２７】
図２は、図１（Ａ）の位相補償回路付負帰還増幅回路の構成例を示す。
【００２８】
演算増幅回路１０は、差動増幅回路１７と、その出力電位がゲートに供給されるＰＭＯＳトランジスタ１８とからなり、ＰＭＯＳトランジスタ１８のソースが電源ラインＶＣＣに接続され、トランジスタ１８のドレインが演算増幅回路１０の出力端となっている。帰還回路１１は、この出力端とグランドとの間に抵抗１９と抵抗２０とが直列接続されており、抵抗１９と抵抗２０の接続ノード電位Ｖｊが差動増幅回路１７の非反転入力端に印加される。電源電位ＶＣＣの変動によらない一定の参照電圧Ｖｒｅｆが電圧Ｖｉとして用いられ、この位相補償回路付負帰還増幅回路は定電圧電源回路として機能する。すなわち、電圧Ｖｊが電圧Ｖｉよりも低下するとＰＭＯＳトランジスタ１８の抵抗が低減して出力電圧Ｖｏが上昇し、逆に、電圧Ｖｊが電圧Ｖｉよりも上昇するとＰＭＯＳトランジスタ１８の抵抗が増加して出力電圧Ｖｏが下降する。
【００２９】
図３は、差動増幅回路１７の構成例を示す。
【００３０】
この回路では、ＮＭＯＳトランジスタ１７１と１７２のソースが定電流源１７３を介してグランドに接続され、ＮＭＯＳトランジスタ１７１と１７２のドレインがそれぞれＰＭＯＳトランジスタ１７４及び１７５を介して電源ラインＶＣＣに接続されている。ＰＭＯＳトランジスタ１７４のドレインはＰＭＯＳトランジスタ１７４及び１７５のゲートに接続され、ＰＭＯＳトランジスタ１７４と１７５とでカレントミラー回路が構成されている。ＮＭＯＳトランジスタ１７１及び１７２のゲートにそれぞれ電位Ｖｊ及びＶｉが印加され、ＰＭＯＳトランジスタ１７５のドレインから電位Ｄｏが出力される。
【００３１】
図２に戻って、バイアス回路１６は、ダイオード接続されたＮＭＯＳトランジスタ３０を有し、その端子間電圧ＶＢがＮＭＯＳトランジスタ１５のゲートに印加される。すなわち、ＮＭＯＳトランジスタ３０のドレインが、ＮＭＯＳトランジスタ３０及び１５のゲートに接続されている。バイアス電位ＶＢは、ＮＭＯＳトランジスタ３０に流れる電流により定まる。そこで、バイアス回路１６では、ＮＭＯＳトランジスタ３０のドレインがＮＭＯＳスイッチングトランジスタ３１〜３ｎのソースに接続され、ＮＭＯＳトランジスタ３１〜３ｎのドレインがそれぞれ定電流源４１〜４ｎを介して電源ラインＶＣＣに接続されている。ＮＭＯＳトランジスタ３１〜３ｎのゲートにはそれぞれ選択制御信号ＳＣ１〜ＳＣｎが印加される。図１（Ａ）の選択制御信号ＳＣは、ｎビットの信号ＳＣ１〜ＳＣｎで構成されている。
【００３２】
したがって、選択制御信号ＳＣの値によりバイアス電位ＶＢが定まり、これによりＮＭＯＳトランジスタ１５の抵抗値が定まって、位相補償回路１２Ａの特性も定まる。
【００３３】
図４は、図２の回路の変形例を示す。
【００３４】
この回路では、出力ＦＥＴ３０のドレインと定電流源４１〜４ｎとの間を選択的に接続する接続手段として、選択的に切断されるヒューズ３１Ａ〜３ｎＡが用いられている。
【００３５】
なお、ヒューズの代わりに、選択的に接続する配線を用いてもよい。
【００３６】
［第２実施形態］
図５は、半導体装置に形成された本発明の第２実施形態の位相補償回路付負帰還増幅回路を示す。
【００３７】
この回路では、差動増幅回路１７の出力端と電源ラインＶＣＣとの間に位相補償回路１２Ｂが接続されている。位相補償回路１２Ｂは、負荷ＦＥＴとしてのＰＭＯＳトランジスタ１５Ａのソースが電源ラインＶＣＣに接続され、そのドレインがキャパシタ１３を介して差動増幅回路１７の出力端に接続され、ＰＭＯＳトランジスタ１５Ａのソースとゲートとの間にキャパシタ５０が接続されている。キャパシタ５０は、電源電位ＶＣＣの高速変動に対しＰＭＯＳトランジスタ１５Ａのソース・ゲート間電圧を安定させて、ＰＭＯＳトランジスタ１５Ａの抵抗値の変動を低減するためのものである。
【００３８】
位相補償回路１２ＢにＰＭＯＳトランジスタ１５Ａが用いられているに対応して、バイアス回路１６Ａでは、図２のＮＭＯＳトランジスタ３０の替わりにＰＭＯＳトランジスタ３０Ａが用いられている。ＰＭＯＳトランジスタ３０Ａのドレインは、ＮＭＯＳスイッチングトランジスタ３１〜３ｎのドレインに接続され、ＮＭＯＳトランジスタ３１〜３ｎのソースがそれぞれ定電流源４１Ａ〜４ｎＡを介してグランドに接続されている。
【００３９】
この第２実施形態によっても、上記第１実施形態と同じ効果が得られる。
【００４０】
［第３実施形態］
図６は、半導体装置に形成された本発明の第３実施形態の位相補償回路付負帰還増幅回路を示す。
【００４１】
位相補償回路１２Ｃでは、負荷ＦＥＴとしてＮＭＯＳトランジスタ１５１〜１５３が並列接続され、これらのゲートに共通にバイアス回路１６の出力電位ＶＢが印加されている。
【００４２】
ＮＭＯＳトランジスタの並列接続個数は、配線パターンにより変更可能となっている。
【００４３】
本第３実施形態によれば、ＮＭＯＳトランジスタの並列接続個数と選択制御信号ＳＣの値との組み合わせにより、演算増幅回路１０と帰還回路１１とからなる回路の特性に応じた位相補償を行うことが可能となる。
【００４４】
図７は、図６の回路の変形例を示す。
【００４５】
この回路では、負荷ＦＥＴとしてＮＭＯＳトランジスタ１５１〜１５３が並列接続され、これにＮＭＯＳトランジスタ１５４が直列接続され、これらのゲートに共通にバイアス回路１６の出力電位ＶＢが印加されている。
【００４６】
ＮＭＯＳトランジスタの並列及び直列の接続個数はいずれも、配線パターンにより変更可能となっている。
【００４７】
この場合、トランジスタの並列接続個数と直列接続個数と選択制御信号ＳＣの値との組み合わせにより、演算増幅回路１０と帰還回路１１とからなる回路の特性に応じた位相補償を行うことが可能となる。
【００４８】
［第４実施形態］
図８は、半導体装置に形成された本発明の第４実施形態の位相補償回路付負帰還増幅回路を示す。
【００４９】
この半導体装置は、ｎ個の負帰還増幅回路５１〜５ｎを備え、それぞれ位相補償回路１２１〜１２ｎが接続されている。位相補償回路１２１〜１２ｎは例えば図２の位相補償回路１２Ａと同一構成であり、各ＮＭＯＳトランジスタ１５のゲートにバイアス回路１６からのバイアス電位ＶＢが印加されている。位相補償回路１２１〜１２ｎにおける負荷ＦＥＴとしてのＭＯＳトランジスタの並列接続個数は、それぞれ負帰還増幅回路５１〜５ｎの特性に応じて互いに異なっていてもよい。
【００５０】
本第４実施形態によれば、１つのバイアス回路１６で複数の位相補償回路の特性を一括して調整することができるので、調整を容易迅速に行うことができる。
【００５１】
なお、本発明には外にも種々の変形例が含まれる。
【００５２】
例えば図１（Ａ）又は、１（Ｂ）において、ＮＭＯＳトランジスタ１５のゲートとソースとの間にキャパシタを接続して、グランド電位変動に対しＮＭＯＳトランジスタ１５の抵抗値の変動を低減するようにしてもよい。
【００５３】
また、位相補償回路の負荷ＦＥＴはＭＯＳトランジスタ以外のＦＥＴであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の、半導体装置内に形成された位相補償回路付負帰還増幅回路を示すブロック図である。
【図２】図１（Ａ）の位相補償回路付負帰還増幅回路の構成例を示す図である。
【図３】図２中の差動増幅回路の構成例を示す図である。
【図４】図２の回路の変形例を示す図である。
【図５】本発明の第２実施形態の、半導体装置内に形成された位相補償回路付負帰還増幅回路を示す図である。
【図６】本発明の第３実施形態の、半導体装置内に形成された位相補償回路付負帰還増幅回路を示す図である。
【図７】図６の回路の変形例を示す図である。
【図８】本発明の第４実施形態の、半導体装置内に形成された位相補償回路付負帰還増幅回路を示す図である。
【図９】（Ａ）及び（Ｂ）はいずれも従来の位相補償回路付負帰還増幅回路を示す図である。
【符号の説明】
１０  演算増幅回路
１０Ａ  増幅回路
１１  帰還回路
１１Ａ  負帰還回路
１２、１２Ａ〜１２Ｃ  位相補償回路
１３、５０  キャパシタ
１４、１９、２０  抵抗
１５、３０、３１〜３ｎ、１５１〜１５４  ＮＭＯＳトランジスタ
１８、１５Ａ、３０Ａ  ＰＭＯＳトランジスタ
３１Ａ〜３ｎＡ  ヒューズ
４１〜４１ｎ、４１Ａ  定電流源
ＳＣ  選択制御信号
【図１】
0004420260.tif 000002
【図２】
0004420260.tif 000003
【図３】
0004420260.tif 000004
【図４】
0004420260.tif 000005
【図５】
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【図６】
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【図７】
0004420260.tif 000008
【図８】
0004420260.tif 000009
【図９】
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