(57)【特許請求の範囲】
【請求項１】
制御しようとするメモリセルと同じ電気的特性を有する参照メモリセルのワードラインに固定電圧を印加し、前記参照メモリセルに流れる電流のミラー電流より変換された電圧及び外部からの基準ビットライン電圧を入力とする差動増幅器の出力に応答してプログラム電圧を変換して基準電圧を発生する基準電圧発生部と、
前記メモリセルへの書き込み中に、前記基準電圧発生部からの前記基準電圧と制御しようとする前記メモリセルのビットライン電圧とを比較し、前記ビットライン電圧が前記基準電圧より低いとき、前記ビットライン電圧を遮断させるために結果信号を活性化して出力する比較部と、
外部からのレベルカウント値により制御され、制御しようとするメモリセルの複数のしきい電圧に対応するワードライン電圧を選択して出力するワードライン電圧発生部と、
外部からのワードラインイネーブル信号により選択されたワードラインに、前記ワードライン電圧発生部により選択されたワードライン電圧を印加するワードライン駆動部と、
状態データをエンコーディングして生成した各しきい電圧レベルに対応するレベルデータを外部からのレベル選択信号により選択的に出力するレベルデータ選択部と、
前記比較部の前記結果信号により制御され、前記結果信号が活性化された場合には、前記レベルデータ選択部から出力されたレベルデータをラッチして、停止制御信号を活性化して出力し、前記結果信号が活性化されていない場合には、非活性の前記停止制御信号を出力するラッチ部と、
前記停止制御信号が活性化された場合には、前記ビットライン電圧を遮断し、活性化されていない場合には、前記ビットライン電圧と前記基準ビットライン電圧とを差動増幅して前記ビットライン電圧を出力するビットライン電圧制御部と、
外部からのビットラインイネーブル信号により特定のビットラインを選択し、前記ビットライン電圧制御部からの前記ビットライン電圧を印加するビットライン選択部と、を包含して構成された
ことを特徴とする非揮発性メモリセルのしきい電圧制御装置。
【請求項２】
前記基準電圧発生部は、
電源電圧端子と接地電圧端子間に、ゲートとドレインとが連結された第１ＰＭＯＳトランジスタと、ソース電圧が第１インバータにより反転されてゲートに印加される第１ＮＭＯＳトランジスタと、フローティングゲートを有し、ゲートに前記固定電圧が印加される前記参照メモリセルと、が直列連結され、
電源電圧端子と接地電圧端子間に、ゲートが前記第１ＰＭＯＳトランジスタのゲートに連結された第２ＰＭＯＳトランジスタと、ドレインとゲートとが連結された第２ＮＭＯＳトランジスタと、が直列連結され、
プログラム電圧端子と接地電圧端子間に、一方側端子に前記プログラム電圧が印加される抵抗素子と、ドレインが前記抵抗素子の他方側端子に連結された第３ＮＭＯＳトランジスタと、ゲートが前記第２ＮＭＯＳトランジスタのゲートに連結された第４ＮＭＯＳトランジスタと、が直列連結され、
連結された第３ＮＭＯＳトランジスタのソース電圧及び第４ＮＭＯＳトランジスタのドレイン電圧が反転入力端子に印加され、前記基準ビットライン電圧が非反転入力端子に印加され、それらの入力を比較した結果を前記第３ＮＭＯＳトランジスタのゲートに印加する前記差動増幅器と、を包含して構成され、
連結された前記抵抗素子の他方側端子及び第３ＮＭＯＳトランジスタのドレインから前記基準電圧が出力されることを特徴とする請求項１記載の非揮発性メモリセルのしきい電圧制御装置。
【請求項３】
前記レベルデータ選択部は、
状態データを一時貯蔵するレジスタと、
該レジスタの出力をエンコーディングするエンコーダと、
複数のレベル選択信号により制御され、前記エンコーダの出力をそれぞれ選択的に出力する複数個のＮＭＯＳトランジスタと、を備えて
構成されたことを特徴とする請求項１又は請求項２に記載の非揮発性メモリセルのしきい電圧制御装置。
【請求項４】
前記ビットライン電圧制御部は、
ドレインが前記比較部に連結され、ソースが前記ビットライン選択部に連結された第１ＮＭＯＳトランジスタと、
プログラム電圧により駆動され、前記基準ビットライン電圧が非反転入力端子に印加され、前記第１ＮＭＯＳトランジスタのソース電圧が反転入力端子に印加されて、それらの入力を比較した結果を前記第１ＮＭＯＳトランジスタのゲートに印加する第２の比較器と、
前記第２の比較器の出力がドレインに印加され、ソースが接地電圧端子に連結され、ゲートに前記ラッチ部の前記停止制御信号が印加される第２ＮＭＯＳトランジスタと、を包含して構成された
ことを特徴とする請求項１〜請求項３のいずれか１つに記載の非揮発性メモリセルのしきい電圧制御装置。
【請求項５】
前記比較部は、
一方側端子にプログラム電圧が印加され、他方側端子が前記ビットライン電圧制御部に連結された抵抗素子と、
プログラム電圧により駆動され、非反転入力端子に前記抵抗素子の他方側端子からの電圧が印加され、反転入力端子に前記基準電圧が印加されて、それらを比較した結果を出力する第３の比較器と、
前記第３の比較器の出力がゲートに印加され、電源電圧を選択的に前記ラッチ部に印加する第１ＰＭＯＳトランジスタと、を包含して構成された
ことを特徴とする請求項１〜請求項４のいずれか１つに記載の非揮発性メモリセルのしきい電圧制御装置。
【請求項６】
請求項１に記載の非揮発性メモリセルのしきい電圧制御装置において、しきい電圧を所定の値になるように制御する方法であって、
前記所定の値を複数のしきい電圧レベルに分割する第１段階と、
前記しきい電圧レベルを表わすレベルカウント値を初期化する第２段階と、
前記レベルカウント値に対応するワードライン電圧を、選択されたワードラインに印加する第３段階と、
前記しきい電圧レベルを表わす状態データをエンコーディングする第４段階と、
エンコーディングされた前記状態データにより、現在のしきい電圧レベルに対応するレベルデータをラッチ部に貯蔵する第５段階と、
選択されたワードライン及びビットラインに対応するメモリセルに対して制御動作と同時に、ビットライン電圧をモニターリングすることにより照会動作を行う第６段階と、
前記照会動作によって前記しきい電圧が現在のしきい電圧レベルに対応する値に達したと判断したとき、前記ラッチ部に貯蔵された前記レベルデータをセットする第７段階と、
前記ラッチ部に貯蔵された前記レベルデータがセットされたか否かを判断する第８段階と、
前記ラッチ部に貯蔵された前記レベルデータがセットされているときに、レベルカウント値が最大値であるかを判断する第９段階と、
レベルカウント値が最大値であるときには、制御動作を終了し、レベルカウント値が最大値でないときには、レベルカウント値を増加して前記第３段階からの処理を行う第１０段階と、を順次行う
ことを特徴とする非揮発性メモリセルのしきい電圧制御方法。
【請求項７】
前記第８段階において、前記ラッチ部に貯蔵されたレベルデータがセットされてないときには、前記第６段階に復帰する
ことを特徴とする請求項６記載の非揮発性メモリセルのしきい電圧制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非揮発性メモリセルのしきい電圧制御装置及びその方法に関するものである。
【０００２】
【従来の技術】
従来、非揮発性メモリセルのしきい電圧を制御する方法としては、所定の電圧パルスをメモリセルに所定時間印加した後、メモリセルのしきい電圧が制御された状態を照会する方法が適用される。このような従来の非揮発性メモリセルのしきい電圧制御方法では、電圧パルスが印加される時間の間隔により、しきい電圧の分布が決定され、制御動作と照会動作とが反復される時間により、しきい電圧の制御時間が決定されるため、該制御時間が長引いていた。
【０００３】
そこで、上記のような制御動作と照会動作を反復して行わずに、自動的に照会動作を行う方法が提案されている。
具体的には、非揮発性メモリセルとして、例えば、フラッシュメモリセルの自動照会動作を行う制御動作を適用したしきい電圧制御装置は、図９に示したように、フローティングゲートを有し、ゲートがワードラインに連結され、ドレインがビットラインに連結され、ソースが接地電圧ＶＳＳ端子に連結された複数のフラッシュメモリセルＦＣ１１〜ＦＣ（Ｍ−１）（Ｎ−１）を有するメモリセルアレイ１と、プログラム制御信号ＰＲＯＣによりプログラム電圧ＶＰＲＯを選択的に伝送するスイッチ部２と、該スイッチ部２により伝送されたプログラム電圧ＶＰＲＯを、第１〜第Ｍビットライン選択信号ＢＬＳ０〜ＢＬＳ（Ｍ−１）により選択的にビットラインに出力するビットライン選択部３と、第１〜第Ｎワードライン選択信号ＷＬＳ０〜ＷＬＳ（Ｎ−１）により特定のワードラインを選択するワードライン選択部４と、ビットラインに流れるセル電流ＩＣＥＬＬを電圧に変換する抵抗素子５と、該抵抗素子５により変換された電圧と基準電圧ＶＲＥＦとを比較した結果を出力ＳＯＵＴとして出力する比較部６と、状態データＳＤが入力され、前記比較部６の出力ＳＯＵＴによりしきい電圧を制御するプログラム制御信号ＰＲＯＣを前記スイッチ部２に出力する制御部７と、を包含して構成されていた。
【０００４】
以下、このように構成された従来のフラッシュメモリセルのしきい電圧制御装置の動作を説明する。
先ず、ワードライン選択部４は、制御しようとするメモリセルに連結されたワードラインを第１〜第Ｎワードライン選択信号ＷＬＳ０〜ＷＬＳ（Ｎ−１）により選択し、該選択されたワードラインに固定電圧を印加する。また、ビットライン選択部３は、第１〜第Ｍビットライン選択信号ＢＬＳ０〜ＢＬＳ（Ｍ−１）により、制御しようとするメモリセルに連結されたビットラインを選択する。よって、前記ワードライン選択部４及びビットライン選択部３により選択されたメモリセルのしきい電圧の制御動作が進行される。
【０００５】
しきい電圧を制御する制御部７は、制御動作の進行中は、プログラム制御信号ＰＲＯＣをスイッチ部２に出力する。該スイッチ部２は、選択されたビットラインにプログラム電圧ＶＰＲＯを印加するので、前記ビットライン及びワードラインにより選択されたメモリセルにプログラム電圧が印加される。これにより、該メモリセルのしきい電圧が増加して、該メモリセルに連結されたビットラインに流れるセル電流ＩＣＥＬＬは減少する。
【０００６】
一方、抵抗素子５は、前記選択されたメモリセルのビットラインに流れるセル電流ＩＣＥＬＬを電圧に変換して比較器６に印加する。該比較器６は、前記抵抗素子５により変換された電圧と初期設定された基準電圧ＶＲＥＦとを比較した結果を出力ＳＯＵＴとして制御部７に出力する。
【０００７】
前記制御部７は、出力ＳＯＵＴに基づいて、前記抵抗素子５により変換された電圧が前記基準電圧ＶＲＥＦよりも大きくなる時点で、しきい電圧の制御を終了するようにプログラム制御信号ＰＲＯＣを前記スイッチ部２に出力する。これにより、スイッチ部２は、前記抵抗素子５により変換された電圧が前記基準電圧ＶＲＥＦよりも大きくなる時点で、プログラム電圧ＶＰＲＯの出力を遮断する。
【０００８】
【発明が解決しようとする課題】
然るに、このような従来のフラッシュメモリセルのしきい電圧制御装置においては、初期のフラッシュメモリセルのしきい電圧が低くて過剰の電流が流れると、ビットラインに流れるセル電流ＩＣＥＬＬも低くなるため、制御動作速度が低下する。
【０００９】
また、フラッシュメモリセルのしきい電圧と基準電圧との関係が明確でないため、制御動作毎に、しきい電圧を決定する基準電圧を経験的方法を用いて求めなければならず、電力の消費量が増加するという不都合な点があった。
【００１０】
本発明は、このような従来の課題に鑑みてなされたもので、メモリセルのしきい電圧を正確に制御し、制御動作時間を短縮させると共に、低電力で動作し得る非揮発性メモリセルのしきい電圧制御装置及びその方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係る非揮発性メモリセルのしきい電圧制御装置は、制御しようとするメモリセルと同じ電気的特性を有する参照メモリセルのワードラインに固定電圧を印加し、前記参照メモリセルに流れる電流のミラー電流より変換された電圧及び外部からの基準ビットライン電圧を入力とする差動増幅器の出力に応答してプログラム電圧を変換して基準電圧を発生する基準電圧発生部と、前記メモリセルへの書き込み中に、前記基準電圧発生部からの前記基準電圧と制御しようとする前記メモリセルのビットライン電圧とを比較し、前記ビットライン電圧が前記基準電圧より低いとき、前記ビットライン電圧を遮断させるために結果信号を活性化して出力する比較部と、外部からのレベルカウント値により制御され、制御しようとするメモリセルの複数のしきい電圧に対応するワードライン電圧を選択して出力するワードライン電圧発生部と、外部からのワードラインイネーブル信号により選択されたワードラインに、前記ワードライン電圧発生部により選択されたワードライン電圧を印加するワードライン駆動部と、状態データをエンコーディングして生成した各しきい電圧レベルに対応するレベルデータを外部からのレベル選択信号により選択的に出力するレベルデータ選択部と、前記比較部の前記結果信号により制御され、前記結果信号が活性化された場合には、前記レベルデータ選択部から出力されたレベルデータをラッチして、停止制御信号を活性化して出力し、前記結果信号が活性化されていない場合には、非活性の前記停止制御信号を出力するラッチ部と、前記停止制御信号が活性化された場合には、前記ビットライン電圧を遮断し、活性化されていない場合には、前記ビットライン電圧と前記基準ビットライン電圧とを差動増幅して前記ビットライン電圧を出力するビットライン電圧制御部と、外部からのビットラインイネーブル信号により特定のビットラインを選択し、前記ビットライン電圧制御部からの前記ビットライン電圧を印加するビットライン選択部と、を包含して構成されている。
【００１２】
請求項２に記載の発明では、前記基準電圧発生部は、電源電圧端子と接地電圧端子間に、ゲートとドレインとが連結された第１ＰＭＯＳトランジスタと、ソース電圧が第１インバータにより反転されてゲートに印加される第１ＮＭＯＳトランジスタと、フローティングゲートを有し、ゲートに前記固定電圧が印加される前記参照メモリセルと、が直列連結され、電源電圧端子と接地電圧端子間に、ゲートが前記第１ＰＭＯＳトランジスタのゲートに連結された第２ＰＭＯＳトランジスタと、ドレインとゲートとが連結された第２ＮＭＯＳトランジスタと、が直列連結され、プログラム電圧端子と接地電圧端子間に、一方側端子に前記プログラム電圧が印加される抵抗素子と、ドレインが前記抵抗素子の他方側端子に連結された第３ＮＭＯＳトランジスタと、ゲートが前記第２ＮＭＯＳトランジスタのゲートに連結された第４ＮＭＯＳトランジスタと、が直列連結され、連結された第３ＮＭＯＳトランジスタのソース電圧及び第４ＮＭＯＳトランジスタのドレイン電圧が反転入力端子に印加され、前記基準ビットライン電圧が非反転入力端子に印加され、それらの入力を比較した結果を前記第３ＮＭＯＳトランジスタのゲートに印加する前記差動増幅器と、を包含して構成され、連結された前記抵抗素子の他方側端子及び第３ＮＭＯＳトランジスタのドレインから前記基準電圧が出力される。
【００１３】
請求項３に記載の発明では、前記レベルデータ選択部は、状態データを一時貯蔵するレジスタと、該レジスタの出力をエンコーディングするエンコーダと、複数のレベル選択信号により制御され、前記エンコーダの出力をそれぞれ選択的に出力する複数個のＮＭＯＳトランジスタと、を備えて構成された。
【００１４】
請求項４に記載の発明では、前記ビットライン電圧制御部は、ドレインが前記比較部に連結され、ソースが前記ビットライン選択部に連結された第１ＮＭＯＳトランジスタと、プログラム電圧により駆動され、前記基準ビットライン電圧が非反転入力端子に印加され、前記第１ＮＭＯＳトランジスタのソース電圧が反転入力端子に印加されて、それらの入力を比較した結果を前記第１ＮＭＯＳトランジスタのゲートに印加する第２の比較器と、前記第２の比較器の出力がドレインに印加され、ソースが接地電圧端子に連結され、ゲートに前記ラッチ部の前記停止制御信号が印加される第２ＮＭＯＳトランジスタと、を包含して構成された。
【００１５】
請求項５に記載の発明では、前記比較部は、一方側端子にプログラム電圧が印加され、他方側端子が前記ビットライン電圧制御部に連結された抵抗素子と、プログラム電圧により駆動され、非反転入力端子に前記抵抗素子の他方側端子からの電圧が印加され、反転入力端子に前記基準電圧が印加されて、それらを比較した結果を出力する第３の比較器と、前記第３の比較器の出力がゲートに印加され、電源電圧を選択的に前記ラッチ部に印加する第１ＰＭＯＳトランジスタと、を包含して構成された。
【００１６】
また、上記のような目的を達成するために、本発明の請求項６に係る非揮発性メモリセルのしきい電圧制御方法は、請求項１に記載の非揮発性メモリセルのしきい電圧制御装置において、しきい電圧を所定の値になるように制御する方法であって、前記所定の値を複数のしきい電圧レベルに分割する第１段階と、前記しきい電圧レベルを表わすレベルカウント値を初期化する第２段階と、前記レベルカウント値に対応するワードライン電圧を、選択されたワードラインに印加する第３段階と、前記しきい電圧レベルを表わす状態データをエンコーディングする第４段階と、エンコーディングされた前記状態データにより、現在のしきい電圧レベルに対応するレベルデータをラッチ部に貯蔵する第５段階と、選択されたワードライン及びビットラインに対応するメモリセルに対して制御動作と同時に、ビットライン電圧をモニターリングすることにより照会動作を行う第６段階と、前記照会動作によって前記しきい電圧が現在のしきい電圧レベルに対応する値に達したと判断したとき、前記ラッチ部に貯蔵された前記レベルデータをセットする第７段階と、前記ラッチ部に貯蔵された前記レベルデータがセットされたか否かを判断する第８段階と、前記ラッチ部に貯蔵された前記レベルデータがセットされているときに、レベルカウント値が最大値であるかを判断する第９段階と、レベルカウント値が最大値であるときには、制御動作を終了し、レベルカウント値が最大値でないときには、レベルカウント値を増加して前記第３段階からの処理を行う第１０段階と、を順次行う。
【００１７】
請求項７に記載の発明では、前記第８段階において、前記ラッチ部に貯蔵されたレベルデータがセットされてないときには、前記第７段階に復帰する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態に対し、図面を用いて説明する。
尚、本実施形態では、非揮発性メモリセルとして、しきい電圧が４レベル（２ビット）のフラッシュメモリセルを例に挙げて説明する。
【００１９】
本実施形態に係る非揮発性メモリセルのしきい電圧制御装置は、図１に示したように、フローティングゲートを有し、ワードライン及びビットラインにより選択されて電気的に制御される複数個のフラッシュメモリセルＦＣ１１〜ＦＣ（Ｍ−１）（Ｎ−１）からなるメモリセルアレイ１０のうちの選択されたメモリセルのしきい電圧を制御する装置であって、制御しようとするメモリセルと同じ電気的特性を有する、図２に示す参照メモリセル２１のワードラインに固定電圧ＶＲを印加し、外部からの基準ビットライン電圧ＶＢＬＲＥＦを用いて、制御動作を中断させるための基準電圧ＰＲＯＢを発生する基準電圧発生部２０と、しきい電圧に１対１に対応するワードライン電圧のうち、現在制御されているしきい電圧レベルのレベルカウント値ＭＬＣＮＴに対応する１つのワードライン電圧を出力するワードライン電圧発生部３０と、第１〜第Ｎワードラインイネーブル信号ＷＬＥＮ０〜ＷＬＥＮ（Ｎ−１）により選択されたワードラインに、前記ワードライン電圧発生部３０から出力されたワードライン電圧を印加するワードライン駆動部４０と、状態データＳＤをエンコーディングして生成した、各しきい電圧レベルに対応するレベルデータＬＤを、外部からの第１〜第４レベル選択信号ＬＳＳ０〜ＬＳＳ３により選択的に出力するレベルデータ選択部５０と、前記レベルデー夕選択部５０から出力されたレベルデータＬＤをラッチしてデータＣＤを出力するラッチ部６０と、外部からの基準ビットライン電圧ＶＢＬＲＥＦが印加され、該ラッチ部６０からのデータＣＤに従って、ビットラインの電圧ＶＢＬを出力又は遮断するビットライン電圧制御部７０と、ビットライン電流ＩＣＥＬＬを電圧に変換した後、前記基準電圧ＰＲＯＢと比較した結果ＲＳを前記ラッチ部６０に出力する比較部８０と、第１〜第Ｍビットラインイネーブル信号ＢＬＥＮ０〜ＢＬＥＮ（Ｍ−１）により特定のビットラインを選択するビットライン選択部９０と、を包含して構成されている。
【００２０】
前記基準電圧発生部２０は、図２に示したように、ゲートとドレインとが連結された第１ＰＭＯＳトランジスタＰＭ２１と、ソースの電圧が第１インバータＩＮＶ２１により反転されてゲートに印加される第１ＮＭＯＳトランジスタＮＭ２１と、フローティングゲートを有し、該ゲートに固定電圧ＶＲが印加される参照メモリセル２１と、が電源電圧ＶＣＣ端子と接地電圧ＶＳＳ端子間に直列連結され、ゲートが前記第１ＰＭＯＳトランジスタＰＭ２１のゲートに連結された第２ＰＭＯＳトランジスタＰＭ２２と、ドレインとゲートとが連結された第２ＮＭＯＳトランジスタＮＭ２２と、が電源電圧ＶＣＣ端子と接地電圧ＶＳＳ端子間に直列連結され、一方側端子にプログラム電圧ＶＰＲＯが印加される抵抗素子２２と、ドレインが前記抵抗素子２２の他方側端子に連結された第３ＮＭＯＳトランジスタＮＭ２３と、ゲートが前記第２ＮＭＯＳトランジスタＮＭ２２のゲートに連結された第４ＮＭＯＳトランジスタＮＭ２４と、がプログラム電圧ＶＰＲＯ端子と接地電圧ＶＳＳ端子間に直列連結され、連結された第３ＮＭＯＳトランジスタＮＭ２３のソース及び第４ＮＭＯＳトランジスタＮＭ２４のドレインの電圧が反転入力端子−に印加され、基準ビットライン電圧ＶＢＬＲＥＦが非反転入力端子＋に印加され、それらを比較した結果を前記第３ＮＭＯＳトランジスタＮＭ２３のゲートに印加する比較器としての差動増幅器ＤＡＭＰ２１と、を包含して構成され、連結された前記抵抗素子２２の他方側端子及び第３ＮＭＯＳトランジスタＮＭ２３のドレインから基準電圧ＰＲＯＢが出力するようになっている。
【００２１】
前記レベルデータ選択部５０は、図３に示したように、２ビットの状態データＳＤを一時貯蔵するレジスタ５１と、該レジスタ５１の出力をエンコーディングするエンコーダ５２と、第１〜第４レベル選択信号ＬＳＳ０〜ＬＳＳ３により制御され、前記エンコーダ５２の出力を前記ラッチ部６０にそれぞれ選択的に出力する第１〜第４ＭＯＳトランジスタＮＭ５１〜ＮＭ５４と、を備えて構成されている。
【００２２】
前記ビットライン電圧制御部７０は、図５に示したように、ドレインが第１ノードＮ１に連結され、ソースが第２ノードＮ２に連結された第１ＮＭＯＳトランジスタＮＭ７１と、プログラム電圧ＶＰＲＯにより駆動され、基準ビットライン電圧ＶＢＬＲＥＦが非反転入力端子＋に印加され、前記第１ＮＭＯＳトランジスタＮＭ７１のソース電圧が反転入力端子−に印加されて、それらを比較した結果を前記第１ＮＭＯＳトランジスタＮＭ７１のゲートに印加する比較器としての差動増幅器ＤＡＭＰ７１と、該差動増幅器ＤＡＭＰ７１の出力がドレインに印加され、ソースが接地電圧ＶＳＳに連結され、ゲートに前記ラッチ部６０の出力ＣＤが印加される第２ＮＭＯＳトランジスタＮＭ７２と、を包含して構成されている。
【００２３】
前記比較部８０は、図７に示したように、一方側端子にプログラム電圧ＶＰＲ０が印加され、他方側端子が前記第１ノードＮ１に連結された抵抗素子８１と、プログラム電圧ＶＰＲＯにより駆動され、非反転入力端子＋に前記第１ノードＮ１の電圧が印加され、反転入力端子−に基準電圧ＰＲＯＢが印加されて、それらを比較した結果ＳＯＵＴを出力する比較器としての差動増幅器ＤＡＭＰ８１と、該差動増幅器ＤＡＭＰ８１の出力がゲートに印加され、ソースに電源電圧ＶＣＣが印加されて、該電源電圧ＶＣＣを選択的に前記ラッチ部６０に印加する第１ＰＭＯＳトランジスタＰＭ８１と、を包含して構成されている。
【００２４】
以下、上記のように構成された本実施形態に係る非揮発性メモリセルのしきい電圧制御装置の動作を説明する。
先ず、ワードライン電圧発生部３０は、選択されたワードラインに連結されたメモリセルの４つのしきい電圧ＶＴＨ０〜ＶＴＨ３に対応する４つのワードライン電圧ＶＷＬ０〜ＶＷＬ３中、最も低いワードライン電圧を出力する。即ち、しきい電圧レベルの段階をカウントするレベルカウント値ＭＬＣＮＴを初期化した後、対応するワードライン電圧ＶＷＬ０をワードライン駆動部４０に出力する。
【００２５】
このとき、ビットライン選択部９０により選択されたビットライン及び前記ワードライン駆動部４０により選択されたワードラインにより選択されたメモリセルは、前記最も低いワードライン電圧ＶＷＬ０により制御動作が進行される。
【００２６】
ここで、前記ワードライン発生部３０から発生される各ワードライン電圧間の差は、図６に示したように、制御されるメモリセルの各しきい電圧の差と同じである。なぜならば、ワードライン電圧が増加した分の電圧ΔＶＷＬに応じた電圧ΔＶＴＨだけ、制御されるメモリセルのしきい電圧も増加するからである。
【００２７】
基準電圧発生部２０は、固定電圧ＶＲにより、参照メモリセル２１に流れる電流を電流ミラー及び差動増幅器ＤＡＭＰ２１を利用して基準電圧ＰＲＯＢに変換して出力する。ここで、前記参照メモリセル２１とは、制御しようとするメモリセルと電気的に同じ特性を有するフラッシュメモリセルである。
【００２８】
一方、レベルデータ選択部５０は、２ビットの状態データＳＤの入力を受けて、エンコーダ５２によりエンコーディングし、その結果を、第１〜第４レベル選択信号ＬＳＳ０〜ＬＳＳ３により、各しきい電圧ＶＴＨ０〜ＶＴＨ３のレベルに対応するレベルデータＬＤとしてラッチ部６０に出力する。
【００２９】
図４は、４つのしきい電圧レベルと、それに対応する状態データＳＤとの関係を示した表である。図中、状態データＳＤが“００”のメモリセルが最も高いしきい電圧ＶＴＨ３を有する第３レベルであり、４回の制御動作を行う。状態データＳＤが“１１”のメモリセルは最も低いしきい電圧ＶＴＨ０を有する第０レベルであり、１回の制御動作を行う。
【００３０】
次いで、前記ラッチ部６０は、比較部８０の出力ＲＳにより制御され、前記レベルデー夕選択部５０からのレベルデータＬＤの入力を受けてラッチする。この場合、前記ラッチ部６０に貯蔵されたレベルデータＬＤが“０”であるときは、選択されたメモリセルを制御動作するデータであり、“１”であるときは、制御動作を中断させるデータであると設定し、前記ラッチ部６０の出力ＣＤが“０”であるとき、ビットライン電圧制御部７０は、制御動作に充分なプログラム電圧ＶＰＲＯに応じたセル電流ＩＣＥＬＬを出力し、反対に、前記ラッチ部６０の出力ＣＤが“１”であるとき、前記ビットライン電圧制御部７０はビットラインに印加される電圧を遮断するように制御する。
【００３１】
ビットライン電圧制御部７０がセル電流ＩＣＥＬＬを出力すると、前記ビットライン選択部９０は、第１〜第Ｍビットラインイネーブル信号ＢＬＥＮ０〜ＢＬＥＮ（Ｍ−１）によりビットラインを選択し、選択されたメモリセルに電圧を印加する。
【００３２】
よって、前記ビットライン選択部９０及びワードライン選択部４０によりメモリセルアレイ１０のうちの所望のメモリセルが選択され、ワードライン電圧発生部３０から出力されたワードライン電圧ＶＷＬにより制御動作が行われる。
【００３３】
一方、選択されたフラッシュメモリセルの制御動作中、該フラッシュメモリセルのしきい電圧が移動して、セル電流ＩＣＥＬＬが減少されると、前記比較部８０は前記基準電圧発生部２０の基準電圧ＰＲＯＢと前記セル電流ＩＣＥＬＬにより発生するビットライン電圧ＶＢＬとを比較する。前記基準電圧ＰＲＯＢよりも前記ビットライン電圧ＶＢＬが低いレベルであると、前記ラッチ部６０は“１”を前記ビットライン電圧制御部７０に印加する。従って、該ビットライン電圧制御部７０の第２ＮＭＯＳトランジスタＮＭ７２がターンオンされ、第１ＮＭＯＳトランジスタＮＭ７１がターンオフされて、プログラム電圧ＶＰＲＯがビットラインに印加されることを遮断するため、制御動作は中断される。
【００３４】
上記の動作はレベルカウント値ＭＬＣＮＴを増加させながら反復するが、本実施形態では４つのしきい電圧レベルの制御動作を例示しているので、レベルカウント値ＭＬＣＮＴが最大値の“４”になると、制御動作は中断される。このような本実施形態に係る非揮発性メモリセルのしきい電圧制御方法を、図８のフローチャートを用いて説明する。
【００３５】
先ず、レベルカウント値ＭＬＣＮＴが初期化され（Ｓ１）、選択されたメモリセルの４つのしきい電圧ＶＴＨ０〜ＶＴＨ３に対応する４つのワードライン電圧ＶＷＬ０〜ＶＷＬ３中、最低のワードライン電圧ＶＷＬ０が選択される。
【００３６】
次いで、前記レベルカウント値ＭＬＣＮＴに対応するワードライン電圧ＶＷＬ０が、前記選択されたワードラインに印加され（Ｓ２）、状態データＳＤがエンコーディングされる（Ｓ３）。
【００３７】
次いで、該エンコーデイングされた状態データＳＤにより、現在のしきい電圧ＶＴＨ０のレベルに対応するレベルデータＬＤがラッチ部６０に貯蔵される（Ｓ４）。
【００３８】
次いで、ワードライン及びビットラインにより選択されたメモリセルが、前記レベルカウント値ＭＬＣＮＴに対応するワードライン電圧ＶＷＬ０により制御されると同時に照会される（Ｓ５）。
【００３９】
その後、ラッチ部６０に貯蔵されたレベルデータＬＤがセットされたかを判断する（Ｓ６）。貯蔵されたレベルデータＬＤがセットされていないときは、選択されたメモリセルの制御動作を継続して行う。
【００４０】
貯蔵されたレベルデータＬＤがセットされているときは、現在のしきい電圧ＶＴＨ０レベルでの制御動作を中断して（Ｓ７）、レベルカウント値ＭＬＣＮＴが最大値であるかを判別する（Ｓ８）。
【００４１】
レベルカウント値ＭＬＣＮＴが最大値の“４”であると、制御動作を直ちに終了し、レベルカウント値ＭＬＣＮＴが最大値でないと、レベルカウント値ＭＬＣＮＴを“１”増加する（Ｓ９）。
【００４２】
そして、増加されたレベルカウント値ＭＬＣＮＴに対応するワードライン電圧ＶＷＬ１が、選択されたワードラインに印加され（Ｓ２）、現在の状態データＳＤがエンコーディングされて（Ｓ３）、該エンコーディングされた状態データＳＤにより、現在のしきい電圧ＶＴＨ１のレベルに対応するレベルデータＬＤが前記ラッチ部６０に貯蔵され（Ｓ４）、再び選択されたメモリセルは、前記増加されたレベルカウント値ＭＬＣＮＴに対応するワードライン電圧ＶＷＬ１により制御される（Ｓ５）。
【００４３】
【発明の効果】
以上説明したように、本発明に係る非揮発性メモリセルのしきい電圧制御装置及びその方法においては、ワードライン電圧により制御される非揮発性メモリセルのしきい電圧を正確に制御することが可能で、所定のしきい電圧範囲内で複数のしきい電圧を制御することにより、制御時間を短縮させると共に、制御動作の消費電力を低減し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る非揮発性メモリセルのしきい電圧制御装置の一実施形態を示したブロック図である。
【図２】図１の基準電圧発生部を示した回路図である。
【図３】図１のレベルデータ選択部を示した回路図である。
【図４】図３において、２ビットの状態データにより出力されるレベルデータを例示したテーブルである。
【図５】図１のビットライン電圧制御部を示した回路図である。
【図６】ワードライン電圧としきい電圧との関係を示したグラフである。
【図７】図１の比較部を示した回路図である。
【図８】本発明に係る非揮発性メモリセルのしきい電圧制御方法を示したフローチャートである。
【図９】従来のフラッシュメモリセルのしきい電圧制御装置を示したブロック図である。
【符号の説明】
１０：フラッシュメモリセルアレイ
２０：基準電圧発生部
３０：ワードライン電圧発生部
４０：ワードライン駆動部
５０：レベルデータ選択部
６０：ラッチ部
７０：ビットライン電圧制御部
８０：比較部
９０：ビットライン選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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