(57)【特許請求の範囲】
【請求項１】
第１電源電圧が供給される、メモリセルアレイを含む内部回路と、
前記メモリセルアレイの書込動作／読出動作を実行させるための信号を取込む入力回路と、
前記メモリセルアレイから読出したデータを外部に出力する出力回路と、
４つの側面に沿って順に第１ピンないし第１００ピンを有し、前記入力回路と前記内部回路と前記出力回路とを取囲むパッケージとを備え、
前記第１ピンないし第１００ピンのうち、第４ピン、第１１ピン、第２０ピン、第２７ピン、第５４ピン、第６１ピン、第７０ピン、第７７ピンのそれぞれには、第２電源電圧が供給され、
前記入力回路は、前記第４ピン、前記第１１ピン、前記第２０ピン、前記第２７ピン、前記第５４ピン、前記第６１ピン、前記第７０ピンおよび前記第７７ピンのうちの特定のピンから前記第２電源電圧の供給を受けて動作し、
前記出力回路は、前記第４ピン、前記第１１ピン、前記第２０ピン、前記第２７ピン、前記第５４ピン、前記第６１ピン、前記第７０ピンおよび前記第７７ピンのうちの前記特定のピンとは異なる別のピンから前記第２電源電圧の供給を受けて動作し、
前記入力回路は、前記別のピンからは前記第２電源電圧の供給を受けない、半導体集積回路。
【請求項２】
第１電源電圧が供給される、メモリセルアレイを含む内部回路と、
前記メモリセルアレイの書込動作／読出動作を実行させるための信号を取込む入力回路と、
前記メモリセルアレイから読出したデータを外部に出力する出力回路と、
４つの側面に沿って順に第１ピンないし第１００ピンが配置され、前記入力回路と前記内部回路と前記出力回路とを取囲むパッケージとを備え、
前記第１ピンないし第１００ピンのうち、第４ピン、第１１ピン、第２０ピンおよび第２７ピンは、前記４つの側面のうちの第１の側面に配置されて第２電源電圧が供給され、
前記第１ピンないし第１００ピンのうち、第５４ピン、第６１ピン、第７０ピンおよび第７７ピンは、前記４つの側面のうちの前記第１の側面に対向する第２の側面に配置されて前記第２電源電圧が供給され、
前記入力回路は、前記第４ピン、前記第１１ピン、前記第２０ピンおよび前記第２７ピンのうちの１つのピンと、前記５４ピン、前記第６１ピン、前記第７０ピンおよび前記第７７ピンのうちの１つのピンとの２個のピンのみから前記第２電源電圧の供給を受けて動作し、
前記出力回路は、前記第４ピン、前記第１１ピン、前記第２０ピン、前記第２７ピン、前記第５４ピン、前記第６１ピン、前記第７０ピンおよび前記第７７ピンのうちの前記２個のピンを除いた残余のすべてのピンから前記第２電源電圧の供給を受けて動作する、半導体集積回路。
【請求項３】
前記入力回路と接続される前記２個のピンは、前記第１１ピンおよび前記２０ピンのいずれか１つと、前記第６１ピンおよび前記第７０ピンのいずれか１つである、請求項２に記載の半導体集積回路。
【請求項４】
前記入力回路に前記第２電源電圧を供給するためのピンと前記入力回路とを接続するための第１配線と、
前記出力回路に前記第２電源電圧を供給するためのピンと前記出力回路とを接続するための第２配線とを備え、
前記第１配線と前記第２配線とは、電気的に分離して配置される、請求項１から請求項３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記内部回路に内部電源電圧を供給するための供給ノードと、
参照電圧を受けるノードと前記供給ノードとの電位差に応じて、前記第１電源電圧を降圧する電圧降圧回路とをさらに備え、
前記参照電圧を受けるノードと、前記入力回路に前記第２電源電圧を供給するピンとを接続する、請求項１から請求項３のいずれか１項に記載の半導体集積回路。
【請求項６】
前記電圧降圧回路は、
前記参照電圧と前記内部電源電圧との差を検出するオペアンプと、
前記オペアンプの出力に応じて、前記第１電源電圧を受けるノードと前記供給ノードとを電気的に接続するトランジスタとを含む、請求項５に記載の半導体集積回路。
【請求項７】
前記第２電源電圧は、
前記入力回路の入力および前記出力回路の出力のそれぞれの高電位レベルに等しい、請求項１から請求項３のいずれか１項に記載の半導体集積回路。
【請求項８】
前記内部回路は、シンクロナスＳＲＡＭを構成する、請求項１から請求項７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記パッケージは、
クワッド・フラット・パッケージである、請求項１から請求項８のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、より特定的には、２種類の電源電圧が供給されるシンクロナスＳＲＡＭに関するものである。
【０００２】
【従来の技術】
シンクロナスＳＲＡＭは、内部回路に与える電源と、入出力レベルを決める入出力回路用電源との２電源を備えるものが主流である。これは、シンクロナスＳＲＡＭ自身が高速性を維持するために最適な電圧と、シンクロナスＳＲＡＭに直接つながるＣＰＵやチップセットなどのロジックチップに最適な電圧とが異なるためである。
【０００３】
具体的には、シンクロナスＳＲＡＭの内部回路用の電源Ｖｄｄは、３．３Ｖ（場合によっては、２．５Ｖ）であることが多く、入出力回路用の電源ＶｄｄＱは、２．５Ｖまたは１．８Ｖである。電源ＶｄｄＱは、シンクロナスＳＲＡＭの周辺ロジックチップに与えられる電源電圧に等しくする。電源ＶｄｄＱが２．５Ｖもしくは１．８Ｖに設定されることにより、シンクロナスＳＲＡＭの入出力レベルは、２．５Ｖもしくは１．８ＶのＣＭＯＳレベルになる（なお、“Ｈ”レベルが、２．５Ｖまたは１．８Ｖであり、“Ｌ”レベルが０Ｖである）。
【０００４】
シンクロナスＳＲＡＭの代表例として、図１２〜図１３にパイプライン・バースト・ＳＲＡＭ（Pipelined Burst SRAM）のＴＹＰＥ１を、図１４〜図１５にシンクロナス・ネットワーク・ＳＲＡＭ（Syncronous Network SRAM）をそれぞれ示す。シンクロナス・ネットワーク・ＳＲＡＭは、ＪＥＤＥＣ（Joint Electron Device Engineering Council）において、標準化作業が進められている次世代の標準シンクロナスＳＲＡＭである。なお、以下において、ピンと当該ピンに対応する信号とには同一符号を付す。
【０００５】
図１２は、パイプライン・バースト・ＳＲＡＭのＴＹＰＥ１のピン配置を示す図である。図１２において、第１５、４１、６５、９１ピンは、内部回路用の電源ピンＶｄｄ、第１７、４０、６７、９０ピンは、内部回路用の接地電源ピンＶｓｓ、第４、１１、２０、２７、５４、６１、７０、７７ピンは、出力バッファ用の電源ピンＶｄｄＱ、第５、１０、２１、２６、５５、６０、７１、７６ピンは、出力バッファ用の接地電源ピンＶｓｓＱである。
【０００６】
第５２、５３、５６〜５９、６２、６３ピンは、データ入出力ピンＤＱａ、第６８、６９、７２〜７５、７８、７９ピンは、データ入出力ピンＤＱｂ、第２、３、６〜９、１２、１３ピンは、データ入出力ピンＤＱｃ、第１８、１９、２２〜２５、２８、２９ピンは、データ入出力ピンＤＱｄである。第５１、８０、１、３０ピンは、パリティデータ入出力ピンＤＱＰａ、ＤＱＰｂ、ＤＱＰｃ、ＤＱＰｄである。
【０００７】
第３２〜３５、４４〜５０、８１、８２、９９、１００ピンは、アドレス入力ピンＡ、第３７、３６ピンは、アドレス入力ピンＡ０、Ａ１である。第８９ピンは、クロック入力ピンＣＬＫである。第９２、９７、９８ピンは、チップイネーブル入力ピンＣＥ３♯、ＣＥ２、ＣＥ１♯である。第８３、８４、８５は、バーストコントロールピンＡＤＶ♯、ＡＤＳＰ♯、ＡＤＳＣ♯である。
【０００８】
第８８、８７、９３、９４、９５、９６ピンは、ライト制御入力ピンＧＷ♯、ＢＷＥ♯、ＢＷａ♯、ＢＷｂ♯、ＢＷｃ♯、ＢＷｄ♯である。第８６ピンは、アウトプットイネーブルピンＯＥ♯、第６４ピンは、スヌーズモード入力ピンＺＺ、第１４ピンは、フロースルー入力ピンＦＴ♯、第３１ピンは、リニアバースト入力ピンＬＢＯ♯である。第１６、３８、３９、４２、４３、６６ピンは、ノンコネクトピンＮＣである。
【０００９】
なお、図１２は、ピン配置の一例であり、たとえば、９Ｍｂｉｔの場合は、第４３ピンのノンコネクトピンＮＣがアドレス入力ピンに変わる。また、フロースルー入力ピンＦＴ♯、リニアバースト入力ピンＬＢＯ♯、スヌーズモード入力ピンＺＺのいずれか、またはすべてをサポートしない場合もある。
【００１０】
パイプライン・バースト・ＳＲＡＭのＴＹＰＥ１は、図１３に示されるように、コントロールレジスタ２１、２２、コントロールロジック回路２３、論理回路２７、２８、バーストコントロールロジック回路２４、アドレスレジスタ２５、バーストアドレスカウンタ２６、メモリセルアレイ３０、データ入力レジスタ３１、データ出力レジスタ３４、および出力バッファ３５を備える。
【００１１】
コントロールレジスタ２１は、クロック信号ＣＬＫに同期して、バーストコントロール信号ＡＤＶ♯、ＡＤＳＣ♯を取込む。バーストコントロールロジック回路２４は、クロック信号ＣＬＫに同期して、リニアバースト信号ＬＢＯ♯、コントロールレジスタ２１の値を取込み、バースト動作のための内部制御信号を出力する。
【００１２】
論理回路２７は、バーストコントロール信号ＡＤＳＰ♯とチップイネーブル信号ＣＥ１♯とを受ける。論理回路２８は、チップイネーブル信号ＣＥ１♯、ＣＥ２、ＣＥ３♯を受ける。
【００１３】
コントロールレジスタ２２は、クロック信号ＣＬＫに同期して、論理回路２７、２８の出力、ライト制御信号ＧＷ♯、ＢＷＥ♯、ＢＷａ♯〜ＢＷｄ♯を取込む。
【００１４】
コントロールロジック回路２３は、コントロールレジスタ２２の値、バーストコントロールロジック回路２４の出力、アウトプットイネーブル信号ＯＥ♯およびスヌーズモード信号ＺＺを受けて、対応する内部制御信号を出力する。
【００１５】
アドレスレジスタ２５は、バーストコントロールロジック回路２４の出力に応じて、アドレスＡ０〜Ａ１６を取込む。アドレスＡ０、Ａ１は、バーストアドレスカウンタ２６に出力される。バーストアドレスカウンタ２６は、バーストコントロールロジック回路２４の制御に応じて、アドレスＡ´０、Ａ´１を出力する。リニアバースト信号ＬＢＯ♯により、バーストシーケンス（リニアバーストかインターリーブドか）が選択される。
【００１６】
メモリセルアレイ３０は、行列状に配置される複数のメモリセルを含む。バーストアドレスカウンタ２６の出力およびアドレスレジスタ２５からのアドレスＡ２〜Ａ１６に基づき、対応するメモリセルが選択される。
【００１７】
データバスＤＢ０〜ＤＢ３５は、データ入出力ピンＤＱａ（８個）、ＤＱｂ（８個）、ＤＱｃ（８個）、ＤＱｄ（８個）およびパリティデータ入出力ＤＱＰａ〜ＤＱＰｄのそれぞれに対応して設けられる。
【００１８】
データ入力レジスタ３１は、コントロールロジック回路２３の制御に応じて、データバスからデータを取込む。ライト制御信号ＢＷａ♯により、データ入出力ピンＤＱａのデータが、ライト制御信号ＢＷｂ♯により、データ入出力ピンＤＱｂのデータが、ライト制御信号ＢＷｃ♯により、データ入出力ピンＤＱｃのデータが、ライト制御信号ＢＷｄ♯により、データ入出力ピンＤＱｄのデータが、取込まれる。データ入力レジスタ３１のデータは、選択されたメモリセルに書込まれる。
【００１９】
データ出力レジスタ３４は、コントロールロジック回路２３の制御に応じて、選択されたメモリセルから読出したデータを取込む。出力バッファ３５は、コントロールロジック回路２３の制御に応じて、出力レジスタ３４のデータをデータバスに出力する。
【００２０】
リニアバースト信号ＬＢＯ♯、アウトプットイネーブル信号ＯＥ♯およびスヌーズモード信号ＺＺを除く入力信号はすべて、クロック信号ＣＬＫに同期して取込まれる。
【００２１】
ライト制御信号ＧＷ♯により、３６ビットの書込動作が制御される。ライト制御信号ＢＷａ♯〜ＢＷｂ♯、ＢＷＥ♯により、１バイト毎の書込動作が実行される。バースト動作は、バーストコントロール信号ＡＤＳＣ♯またはＡＤＳＰ♯によって制御される。バーストコントロール信号ＡＤＶ♯は、バーストアドレスを制御する。読出動作は、バーストコントロール信号ＡＤＳＰ♯により初期化される。
【００２２】
スヌーズモード信号ＺＺにより、チップ全体は、パワーダウンモードに入り、スタンバイ電流が削減される。
【００２３】
図１４は、シンクロナス・ネットワーク・ＳＲＡＭのピン配置を示す図である。図１４において、第１５、１６、４１、６５、６６、９１ピンは、内部回路用の電源ピンＶｄｄ、第１７、４０、６７、９０ピンは、内部回路用の接地電源ピンＶｓｓ、第４、１１、２０、２７、５４、６１、７０、７７ピンは、出力バッファ用の電源ピンＶｄｄＱ、第５、１０、２１、２６、５５、６０、７１、７６ピンは、出力バッファ用の接地電源ピンＶｓｓＱである。第８５ピンは、バーストコントロール／バースト開始入力ピンＡＤＶ／ＬＤ♯である。第８７、第８８は、クロックイネーブル入力ピンＣＫＥ♯、リード／ライト制御入力ピンＲ／Ｗ♯である。
【００２４】
データ入出力ピンＤＱａ〜ＤＱｄ、ＤＱＰａ〜ＤＱＰｂ、アドレス入力ピンＡ、Ａ０、Ａ１、クロック入力ピンＣＬＫ、チップイネーブル入力ピンＣＥ３♯、ＣＥ２、ＣＥ１♯の配置は、図１２と同じである。
【００２５】
ライト制御入力ピンＢＷａ♯、ＢＷｂ♯、ＢＷｃ♯、ＢＷｄ♯、アウトプットイネーブルピンＯＥ♯、スヌーズモード入力ピンＺＺ、フロースルー入力ピンＦＴ♯、リニアバースト入力ピンＬＢＯ♯の配置は、図１２と同じである。第３８、３９、４２、４３、８３、８４ピンは、ノンコネクトピンＮＣである。
【００２６】
なお、図１４は、ピン配置の一例であり、たとえば、９Ｍｂｉｔの場合は、第８３ピンのノンコネクトピンＮＣがアドレス入力ピンに変わる。また、フロースルー入力ピンＦＴ♯、リニアバースト入力ピンＬＢＯ♯、スヌーズモード入力ピンＺＺのいずれか、またはすべてをサポートしない場合もある。
【００２７】
シンクロナス・ネットワーク・ＳＲＡＭは、図１５に示されるように、コントロールロジック回路４１、４３、コントロールレジスタ４２、論理回路４４、アドレスレジスタ４５、バーストアドレスカウンタ４６、ライトアドレスレジスタ４７、４８、マルチプレクサ４９、５３、メモリセルアレイ３０、データ入力レジスタ５１、５２、データ出力レジスタ５４、および出力バッファ５５を備える。
【００２８】
コントロールロジック回路４１は、クロック信号ＣＬＫとクロックイネーブル信号♯ＣＫＥとを受けて、内部クロックＫを出力する。論理回路４４は、チップイネーブル信号♯ＣＥ１、ＣＥ２、♯ＣＥ３を受ける。
【００２９】
コントロールレジスタ４２は、内部クロックＫに応じて、論理回路２４の出力、バーストコントロール／バースト開始信号ＡＤＶ／ＬＤ♯、リード／ライト制御信号Ｒ／Ｗ♯、ライト制御信号ＢＷａ♯〜ＢＷｄ♯を取込む。
【００３０】
コントロールロジック回路４３は、コントロールレジスタ４３の出力、アウトプットイネーブル信号ＯＥ♯およびスヌーズモード信号ＺＺを受けて、対応する内部制御信号を出力する。
【００３１】
アドレスレジスタ４５は、内部クロックＫに同期して、アドレスＡ０〜Ａ１６を取込む。アドレスＡ０、Ａ１は、バーストアドレスカウンタ４６に出力される。バーストアドレスカウンタ４６は、リニアバースト信号ＬＢＯ♯に応じて、アドレスＡ´０、Ａ´１を出力する。リニアバースト信号ＬＢＯ♯により、バーストシーケンス（リニアバーストかインターリーブドか）が選択され、アドレスＡ´０、Ａ´１の値が決定される。
【００３２】
ライトアドレスレジスタ４７は、内部クロックＫに応じて、アドレスレジスタ４５の出力するアドレスＡ２〜Ａ１６と、バーストアドレスカウンタ４６の出力するアドレスＡ´０、Ａ´１とを取込む。ライトアドレスレジスタ４８は、内部クロックＫに応じて、ライトアドレスレジスタ４７の値を取込む。
【００３３】
マルチプレクサ４９は、コントロールロジック回路４３の制御に基づき、バーストアドレスカウンタ４６およびアドレスレジスタ４５の値、またはライトアドレスレジスタ４８の値を選択的に出力する。マルチプレクサ４９の出力に基づき、メモリセルアレイ３０の対応するメモリセルが選択される。
【００３４】
データ入力レジスタ５１は、コントロールロジック回路４３の制御に応じて、内部クロックＫに同期して、データバスからデータを取込む。データ入力レジスタ５２は、コントロールロジック回路２３の制御に応じて、内部クロックＫに同期して、データ入力レジスタ５１のデータを取込む。データ入力レジスタ５２のデータは、選択されたメモリセルに書込まれる。
【００３５】
データ出力レジスタ５４は、内部クロックＫに同期して、選択されたメモリセルから読出したデータを取込む。出力バッファ３５は、コントロールロジック回路４３の制御に応じて、データ出力レジスタ５４のデータをデータバスに出力する。
【００３６】
リニアバースト信号ＬＢＯ♯、アウトプットイネーブル信号ＯＥ♯およびスヌーズモード信号ＺＺを除く入力信号はすべて、クロック信号ＣＬＫに同期して取込まれる。
【００３７】
書込動作、読出動作は、バーストコントロール信号ＡＤＶ／ＬＤ♯により初期化される。リード／ライト制御信号Ｒ／Ｗ♯により、読出動作または書込動作が実行される。なお、ライト制御信号ＢＷａ♯〜ＢＷｄ♯により、バイト単位でデータが書込まれる。
【００３８】
なお、図１３、１５においては、１つの出力バッファが記載されているが、実際には、データバスＤＢ０〜ＤＢ３５のそれぞれに対応して３６個の出力バッファが設けられる。
【００３９】
入力信号を取込む入力バッファ（たとえば、コントロールレジスタ２１、アドレスレジスタ４５等に含まれる）には、いずれも出力バッファ用の電源ピンから電源電圧ＶｄｄＱが供給される。
【００４０】
上述したシンクロナスＳＲＡＭは、ともに内部回路用電源Ｖｄｄと入出力用電源ＶｄｄＱとの２電源を有する。電源Ｖｄｄ＝３．３Ｖ、電源ＶｄｄＱ＝２．５Ｖが標準となっている。
【００４１】
この場合の標準的な入出力レベルは、Ｈ”レベルが、ＶｄｄＱレベルであり、“Ｌ”レベルが０Ｖである。入力信号を取込む入力バッファとしては、図１６に示されるものが使用される。
【００４２】
図１６に示される入力バッファ９０は、ＰＭＯＳトランジスタＴＰ１、ＴＰ２、およびＮＭＯＳトランジスタＴＮ１、ＴＮ２を含む。トランジスタＴＰ１およびＴＮ１は、電源ＶｄｄＱと接地電源との間に直列に接続され、各々のゲートは入力信号を受ける。トランジスタＴＰ２およびＴＮ２は、電源ＶｄｄＱと接地電源との間に直列に接続され、各々のゲートはトランジスタＴＰ１とＴＮ１との接続ノードＮ１と接続される。
【００４３】
シフトラッチ９２は、ＰＭＯＳトランジスタＴＰ３、ＴＰ４、およびＮＭＯＳトランジスタＴＮ３、ＴＮ４を含む。トランジスタＴＰ３およびＴＮ３は、電源Ｖｄｄと接地電源との間に直列に接続される。トランジスタＴＰ４およびＴＮ４は、電源Ｖｄｄと接地電源との間に直列に接続される。トランジスタＴＮ３のゲートは、トランジスタＴＰ２とＴＮ２との接続ノードＮ２に接続され、トランジスタＴＰ３のゲートは、トランジスタＴＰ４とＴＮ４との接続ノードＮ４に接続される。トランジスタＴＮ４のゲートは、ノードＮ１と接続され、トランジスタＴＰ４のゲートは、トランジスタＴＰ３とＴＮ３との接続ノードＮ３と接続される。ノードＮ４の信号は、図示しない内部回路に入力される。
【００４４】
入力バッファ９０は、２．５ＶのＣＭＯＳレベルの信号を、ＶｄｄＱを電源とするＣＯＭＳインバータで受ける。シフトラッチ９２は、入力バッファ９０の出力を、３．３ＶのＣＭＯＳレベルに増幅して内部回路に伝える。入力バッファ９０を使用した場合、２．５Ｖの入力信号を２．５Ｖ電源のＣＭＯＳインバータで受けるため、貫通電流が流れない。
【００４５】
【発明が解決しようとする課題】
しかしながら、上述したシンクロナスＳＲＡＭでは、以下に示すように誤動作が起きる可能性があるという問題があった。この問題点について説明する。
【００４６】
まず、上述したシンクロナスＳＲＡＭにおいては、電源ＶｄｄＱに３６個の出力バッファ（出力バッファ６♯０〜６♯３５と記す）がつながっている。図１７は、図１２および図１４に示すシンクロナスＳＲＡＭに含まれる半分（１８個分）の出力バッファ６♯０〜６♯１７への電源ＶｄｄＱの供給径路を示している。４つのＶｄｄＱピンに対応する４つのＶｄｄＱパッドＰ４、Ｐ１１、Ｐ２０、Ｐ２７から、ＶｄｄＱ配線Ｌ１０により、出力バッファ６♯０〜６♯１７に電源電圧ＶｄｄＱが供給される。これにより、出力バッファ６♯０〜６♯１７の動作が実現される。
【００４７】
しかしながら、読出動作時には全ての出力バッファ６♯０〜６♯３５が同時に動作するため、ＶｄｄＱ配線Ｌ１０にノイズが発生する。このノイズの発生状況と誤動作との関係を、図１８、図１９を用いて説明する。
【００４８】
図１８、図１９は、従来のシンクロナスＳＲＡＭの問題点を説明するためのタイミングチャートであり、読出動作時におけるノイズの発生タイミングを示している。図１８は、クロック信号ＣＬＫの周期（クロックサイクル）が、１００ＭＨｚ、図１９は、クロック信号ＣＬＫの周期が、２００ＭＨｚである場合にそれぞれ対応している。標準的なシンクロナスＳＲＡＭのアクセスタイムは、クロック信号ＣＬＫの立上がりから約３ｎｓである。すなわち、クロック信号ＣＬＫの立上がりから３ｎｓ付近で、電源ＶｄｄＱに大きなノイズがのる。
【００４９】
したがって、入力バッファ９０の電源に出力バッファと同じ電源ＶｄｄＱを使用した場合、電源ＶｄｄＱにノイズがのっている期間、入力バッファが誤動作を起こしたり、動作が遅くなってしまう可能性が生じる。
【００５０】
１００ＭＨｚ程度の動作周波数であれば、図１８に示されるように、ＶｄｄＱのノイズがある程度収まってから入力信号が変化するため、動作上の問題はない。
【００５１】
しかしながら、動作周波数が２００ＭＨｚに近づくと、図１９に示されるように、電源ＶｄｄＱにノイズがのっている期間に、入力バッファが入力信号を処理することになる。したがって、従来の構成では、動作周波数が高くなると動作上の問題が生じる。
【００５２】
これに対して、シンクロナスＳＲＡＭに使用される他の入力バッファとして、図２０に示される入力バッファ９５がある。入力バッファ９５は、ＰＭＯＳトランジスタＴＰ５、ＴＰ６およびＮＭＯＳトランジスタＴＮ５、ＴＮ６を含む。トランジスタＴＰ５およびＴＮ５は、電源Ｖｄｄと接地電源との間に直列に接続され、各々のゲートは入力信号を受ける。トランジスタＴＰ６およびＴＮ６は、電源Ｖｄｄと接地電源との間に直列に接続され、各々のゲートはトランジスタＴＰ５とＴＮ５との接続ノードＮ５に接続される。トランジスタＴＰ６とＴＮ６との接続ノードＮ６の信号は、図示しない内部回路に入力される。
【００５３】
入力バッファ９５は、２．５ＶのＣＭＯＳレベルの入力信号を、Ｖｄｄを電源とするＣＯＭＳインバータで直接受ける。入力バッファ９５は、入力バッファ９０と異なり、電源ＶｄｄＱが使用されていない。このため、出力バッファの動作により生じる電源ＶｄｄＱのノイズに強い。
【００５４】
しかしながら、入力信号が、２．５ＶのＨレベルの場合、ＰＭＯＳトランジスタＴＰ５が完全にオフ状態にならないため、貫通電流が流れてしまうという問題がある。また、入力信号が１．８Ｖの場合、さらに大きな貫通電流が流れてしまう。
【００５５】
したがって、現在の主流であるパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１や、次世代の主流であるシンクロナス・ネットワーク・ＳＲＡＭの構成では、動作周波数を上げることが困難である。
【００５６】
これに対し、入力回路と出力回路とで個別に電源を供給するパイプライン・バースト・ＳＲＡＭのＴＹＰＥ２がある。図２１は、パイプライン・バースト・ＳＲＡＭのＴＹＰＥ２のピン配置を示す図である。パイプライン・バースト・ＳＲＡＭのＴＹＰＥ２では、入力バッファに電源ＶｄｄＩを、出力バッファに電源ＶｄｄＱを、内部回路に電源Ｖｄｄをそれぞれ供給するように、ＶｄｄＩピン（第３８、４３、８７、９４ピン）、ＶｄｄＱピン（第４、１１、２０、２７、５４、６１、７０、７７ピン）、Ｖｄｄピン（第１５、４１、６５、９１ピン）が配置されている。この場合、電源を入力バッファと出力バッファとで個別に供給するため、高周波数で動作させることができる。
【００５７】
なお、第１４、１６、６４、６６ピンは、データストロブ出力ピンＳＴＲＢＡ♯、ＳＴＲＢＡ、ＳＴＲＢＢ、ＳＴＲＢＢ♯、第９３ピンは、ストロブ用クロック入力ピンＳＣＬＫ、第８４ピンは、リセット入力ピンＲＥＳＥＴ♯、第９６ピンは、リードレイテンシ選択入力ピンＲＤＬＡＴ４♯である。
【００５８】
しかしながら、図２１に示されるシンクロナスＳＲＡＭと、図１２〜図１５に示されるシンクロナスＳＲＡＭとでは、ピン配置、ピン機能が異なる。したがって、現在の主流であるパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１や、次世代の主流であるシンクロナス・ネットワーク・ＳＲＡＭに代わって、図２１に示されるシンクロナスＳＲＡＭを使用することができない。
【００５９】
それゆえ、この発明は係る問題を解決するためになされたものであり、その目的は、現在の主流であるパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１や、次世代の主流であるシンクロナス・ネットワーク・ＳＲＡＭと完全に互換性を保ちながら、動作周波数によらず安定した動作が保証される半導体集積回路を提供することである。
【００６０】
【課題を解決するための手段】
この発明による半導体集積回路は、第１電源電圧が供給される、メモリセルアレイを含む内部回路と、メモリセルアレイの書込動作／読出動作を実行させるための信号を取込む入力回路と、メモリセルアレイから読出したデータを外部に出力する出力回路と、４つの側面に１００個のピンを配置する、入力回路と内部回路と出力回路とを取囲むパッケージとを備え、１００個のピンのうち、第４ピン、第１１ピン、第２０ピン、第２７ピン、第５４ピン、第６１ピン、第７０ピン、第７７ピンのそれぞれには、第２電源電圧が供給され、入力回路と出力回路とは、第４ピン、第１１ピン、第２０ピン、第２７ピン、第５４ピン、第６１ピン、第７０ピン、第７７ピンのうち互いに異なるピンから第２電源電圧の供給を受けて動作する。
【００６１】
好ましくは、パッケージは、クワッド・フラット・パッケージである。特に、１００個のピンのうち、第４ピン、第１１ピン、第２０ピン、および第２７ピンを含む合計３０個のピンは、パッケージの第１側面に、第５４ピン、第６１ピン、第７０ピン、および第７７ピンを含む合計３０個のピンは、第１側面に対向する第２側面に配置される。
【００６２】
特に、少なくとも第１１ピン、第２０ピン、第６１ピン、または第７０ピンのいずれかを、入力回路と電気的に接続する。または、第４ピン、第２７ピン、第５４ピン、第７７ピンのうちのいずれかを、入力回路と電気的に接続する。
【００６３】
好ましくは、第２電源電圧は、入力回路の入力および出力回路の出力の高電位レベルに等しい。
【００６４】
好ましくは、入力回路に第２電源電圧を供給するためのピンと入力回路とを接続するための第１配線と、出力回路に第２電源電圧を供給するためのピンと出力回路とを接続するための第２配線とを備え、第１配線と第２配線とは、電気的に分離して配置される。
【００６５】
好ましくは、内部回路に内部電源電圧を供給するための供給ノードと、参照電圧を受けるノードと供給ノードとの電位差に応じて、第１電源電圧を降圧する電圧降圧回路とをさらに備え、参照電圧を受けるノードと、入力回路に第２電源電圧を供給するピンとを接続する。
【００６６】
特に、電圧降圧回路は、参照電圧と内部電源電圧との差を検出するオペアンプと、オペアンプの出力に応じて、第１電源電圧を受けるノードと供給ノードとを電気的に接続するトランジスタとを含む。
【００６７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００６８】
［実施の形態１］
本発明の実施の形態１による半導体集積回路について説明する。本発明の実施の形態１では、従来のパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１またはシンクロナス・ネットワーク・ＳＲＡＭと互換性を保ちながら入力バッファ用に専用の電源ピンを設けたシンクロナスＳＲＡＭを提供する。より具体的には、出力バッファ用電源ピンＶｄｄＱの一部（第４、１１、２０、２７、５４、６１、７０、７７ピンのいずれか）を、入力バッファ用の電源ピンＶｄｄＩに割当てる。従来のシンクロナスＳＲＡＭと互換性を保つために、入力バッファ用電源ピンＶｄｄＩ以外のピン配置は、従来のパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１またはシンクロナス・ネットワーク・ＳＲＡＭと一致させる。以下の説明では、シンクロナス・ネットワーク・ＳＲＡＭを一例に説明する。
【００６９】
図１〜図６は、本発明の実施の形態１によるシンクロナスＳＲＡＭのパッケージの一例を示す図である。図１〜図６は、上述した１２８Ｋ×３６（４．５Ｍｂｉｔ）のシンクロナス・ネットワーク・ＳＲＡＭに適用する。パッケージ１００〜６００は、クワッド・フラット・パッケージＱＦＰ（Quad Flat Package）であって、４つの側面に合計１００個のピンを配置する。第１〜第３０ピンが、第１の側面に、第５１〜第８０ピンが、第１の側面に対向する第２の側面に、第３１〜第５０ピンが、第３の側面に、第８１〜第１００ピンが、第３の側面に対向する第４の側面にそれぞれ配置される。
【００７０】
図１に示されるパッケージ１００は、第１１ピンおよび第６１ピンを、入力バッファ用電源ピンＶｄｄＩとする。第１５ピン、第１６ピン、第４１ピン、第６５ピン、第６６ピンおよび第９１ピンは、内部回路用電源ピンＶｄｄ、第１７ピン、第４０ピン、第６７ピンおよび第９０ピンは、内部回路用接地電源ピンＶｓｓ、第４ピン、第２０ピン、第２７ピン、第５４ピン、第７０ピンおよび第７７ピンは、出力バッファ用電源ピンＶｄｄＱ、そして第５ピン、第１０ピン、第２１ピン、第２６ピン、第５５ピン、第６０ピン、第７１ピンおよび第７６ピンは、出力バッファ用接地電源ピンＶｓｓＱである。
【００７１】
図２に示されるパッケージ２００は、第１１ピンおよび第７０ピンを、入力バッファ用電源ピンＶｄｄＩとする。第１５ピン、第１６ピン、第４１ピン、第６５ピン、第６６ピンおよび第９１ピンは、内部回路用電源ピンＶｄｄ、第１７ピン、第４０ピン、第６７ピンおよび第９０ピンは、内部回路用接地電源ピンＶｓｓ、第４ピン、第２０ピン、第２７ピン、第５４ピン、第６１ピンおよび第７７ピンは、出力バッファ用電源ピンＶｄｄＱ、そして、第５ピン、第１０ピン、第２１ピン、第２６ピン、第５５ピン、第６０ピン、第７１ピンおよび第７６ピンは、出力バッファ用接地電源ピンＶｓｓＱである。
【００７２】
図３に示されるパッケージ３００は、第２０ピンおよび第７０ピンを、入力バッファ用電源ピンＶｄｄＩとする。第１５ピン、第１６ピン、第４１ピン、第６５ピン、第６６ピンおよび第９１ピンは、内部回路用電源ピンＶｄｄ、第１７ピン、第４０ピン、第６７ピンおよび第９０ピンは、内部回路用接地電源ピンＶｓｓ、第４ピン、第１１ピン、第２７ピン、第５４ピン、第６１ピンおよび第７７ピンは、出力バッファ用電源ピンＶｄｄＱであり、第５ピン、第１０ピン、第２１ピン、第２６ピン、第５５ピン、第６０ピン、第７１ピンおよび第７６ピンは、出力バッファ用接地電源ピンＶｓｓＱである。
【００７３】
図４に示されるパッケージ４００は、第２０ピンおよび第６１ピンを、入力バッファ用電源ピンＶｄｄＩとする。第１５ピン、第１６ピン、第４１ピン、第６５ピン、第６６ピンおよび第９１ピンは、内部回路用電源ピンＶｄｄ、第１７ピン、第４０ピン、第６７ピンおよび第９０ピンは、内部回路用接地電源ピンＶｓｓ、第４ピン、第１１ピン、第２７ピン、第５４ピン、第７０ピンおよび第７７ピンは、出力バッファ用電源ピンＶｄｄＱ、そして、第５ピン、第１０ピン、第２１ピン、第２６ピン、第５５ピン、第６０ピン、第７１ピンおよび第７６ピンは、出力バッファ用接地電源ピンＶｓｓＱである。
【００７４】
図５に示されるパッケージ５００は、第２０ピンを、入力バッファ用電源ピンＶｄｄＩとする。第１５ピン、第１６ピン、第４１ピン、第６５ピン、第６６ピンおよび第９１ピンは、内部回路用電源ピンＶｄｄ、第１７ピン、第４０ピン、第６７ピンおよび第９０ピンは、内部回路用接地電源ピンＶｓｓ、第４ピン、第１１ピン、第２７ピン、第５４ピン、第６１ピン、第７０ピンおよび第７７ピンは、出力バッファ用電源ピンＶｄｄＱ、そして、第５ピン、第１０ピン、第２１ピン、第２６ピン、第５５ピン、第６０ピン、第７１および第７６ピンは、出力バッファ用接地電源ピンＶｓｓＱである。
【００７５】
図６に示されるパッケージ６００は、第４ピンを、入力バッファ用電源ピンＶｄｄＩとする。第１５ピン、第１６ピン、第４１ピン、第６５ピン、第６６ピンおよび第９１ピンは、内部回路用電源ピンＶｄｄ、第１７ピン、第４０ピン、第６７ピンおよび第９０ピンは、内部回路用接地電源ピンＶｓｓ、第２０ピン、第１１ピン、第２７ピン、第５４ピン、第６１ピン、第７０ピンおよび第７７ピンは、出力バッファ用電源ピンＶｄｄＱ、そして、第５ピン、第１０ピン、第２１ピン、第２６ピン、第５５ピン、第６０ピン、第７１および第７６ピンは、出力バッファ用接地電源ピンＶｓｓＱである。
【００７６】
図１〜図６に示される入力バッファ用電源ピンＶｄｄＩには、出力バッファ用電源ピンＶｄｄＱから供給する電源ＶｄｄＱと同じ電位の電源ＶｄｄＩを供給する。なお、入力バッファ用の接地電源については特に限定しない。たとえば、出力バッファ用の接地電源または内部回路用の接地電源を用いる。または、これらの電源のうちいずれかを入力バッファに専用の接地電源として使用する。
【００７７】
本発明の実施の形態１によるシンクロナスＳＲＡＭの基本構成は、上述したとおりである。この際、入力バッファ用電源ピンＶｄｄＩと出力バッファ用電源ピンＶｄｄＱとを個別に配置するため、図７に示される入力バッファ２を配置することができる。なお、入力バッファ２は、一例であって、たとえば、クロック信号ＣＬＫを受ける入力バッファに対応している。
【００７８】
入力バッファ２は、ＰＭＯＳトランジスタＴＰ７、ＴＰ８およびＮＭＯＳトランジスタＴＮ７、ＴＮ８を含む。トランジスタＴＰ７およびＴＮ７は、電源ＶｄｄＩと接地電源との間に直列に接続され、各々のゲートは入力信号を受ける。トランジスタＴＰ８およびＴＮ８は、電源ＶｄｄＩと接地電源との間に直列に接続され、各々のゲートはトランジスタＴＰ７とＴＮ７との接続ノードＮ１０と接続される。
【００７９】
トランジスタＴＰ８とＴＮ８との接続ノードＮ１１は、シフトラッチ９２のトランジスタＴＮ３のゲートと接続され、トランジスタＴＰ７とＴＮ７との接続ノードＮ１０は、シフトラッチ９２のトランジスタＴＮ４のゲートと接続される。
【００８０】
入力バッファ２は、入力信号をＶｄｄＩを電源とするＣＭＯＳインバータで受ける。シフトラッチ９２は、振幅ＶｄｄＩ（ＶｄｄＱ）のＣＭＯＳレベルの入力信号を、振幅ＶｄｄのＣＭＯＳレベルに変換して、内部回路に出力する。
【００８１】
図７に示される構成によれば、２．５Ｖまたは１．８Ｖの低いレベルの入力信号に対して、貫通電流を抑えることができる。
【００８２】
また、電源ＶｄｄＩは、入力バッファ２のＣＭＯＳ部にのみ接続されており、流れる電流が非常に少ないため、電源電圧ＶｄｄＩを供給するＶｄｄＩピンは、チップ上に１または２つあれば良い。
【００８３】
入力バッファ２で取込んだ入力信号の流れの概要について、図８を用いて説明する。図８では、クロック信号に応じて外部信号を取込む入力レジスタ（たとえば、アドレスレジスタ４５、コントロールレジスタ４２等に対応）との関係が代表的に記載されている。
【００８４】
入力レジスタ１０は、シフトラッチ９２の出力ノードＮ４の信号をインバータ１１で反転した信号を入力として受ける。入力レジスタ１０は、ＰＭＯＳトランジスタＴＰ１０およびＮＭＯＳトランジスタＴＮ１０で構成されるトランスファゲート１２、ＰＭＯＳトランジスタＴＰ１１およびＮＭＯＳトランジスタＴＮ１１で構成されるトランスファゲート１３、インバータ７Ａおよび７Ｂで構成されるラッチ１４、ならびにインバータ８Ａおよび８Ｂで構成されるラッチ１５を含む。
【００８５】
トランジスタＴＰ１０およびＴＮ１１は、内部クロック信号（たとえば、コントロールロジック回路４１の出力Ｋ）をゲートに受ける。トランジスタＴＰ１１およびＴＮ１０は、内部クロック信号をインバータ１６で反転した信号をゲートに受ける。
【００８６】
内部クロック信号に応じて、シフトラッチ９２の出力信号は、順次、ラッチ１４、１５に転送される。ラッチ１５の値は、メモリセルアレイを含む内部回路４に伝送される。内部回路４は、入力される信号に応じて動作する。出力回路６は、メモリセルアレイから読出したデータを外部に出力する。
【００８７】
次に、電源電圧ＶｄｄＩを供給する配線と電源電圧ＶｄｄＱを供給する配線との関係の一例について、図９を用いて説明する。シンクロナスＳＲＡＭは、データバスＤＢ０〜ＤＢ３５のそれぞれに対応して３６個の出力バッファ（６♯０〜６♯３５）を備えているが、図９では、１８個の出力バッファ６♯０〜６♯１７が代表的に示されている。出力バッファ６♯０〜６♯１７は、ピン配列にそって、一列に配置されている。
【００８８】
ＶｄｄＩ配線Ｌ１は、チップ上（on chip）に設けられ、ＶｄｄＩピンに対応するパッド（ＶｄｄＩパッド）と図示しない入力バッファとをつなぐ。ＶｄｄＱ配線Ｌ２は、チップ上（on chip）に設けられ、ＶｄｄＱピンに対応するパッド（ＶｄｄＱパッド）と出力バッファとをつなぐ。
【００８９】
図９では、第４ピン、第２０ピンおよび第２７ピンのそれぞれに対応するパッドＰ４、Ｐ２０、Ｐ２７からＶｄｄＱ配線Ｌ２に電源電圧ＶｄｄＱが供給され、第１１ピンに対応するパッドＰ１１からＶｄｄＩ配線Ｌ１に電源電圧ＶｄｄＩが供給される。このような配置関係は、たとえば、上述したパッケージ１００〜５００に適用される。
【００９０】
パッドＰ４は、出力バッファ６♯２と６♯３との近傍に位置する。パッドＰ２０は、出力バッファ６♯１０と６♯１１との近傍に位置する。パッドＰ２７は、出力バッファ６♯１４と６♯１５との近傍に位置する。出力バッファ６♯０〜６♯１７は、ＶｄｄＱ配線Ｌ２から供給される電源電圧ＶｄｄＱを受けて動作する。
【００９１】
ＶｄｄＱ配線Ｌ２とＶｄｄＩ配線Ｌ１とは、図に示されるように、互いに独立に、分離して設ける。これにより、読出動作時に発生する電源ＶｄｄＱのノイズがＶｄｄＩ配線Ｌ１に伝わることが原因で起こる入力バッファの誤動作を防止することができる。
【００９２】
なお、図示しない出力バッファ６♯１８〜６♯３５に対して電源ＶｄｄＱを供給するＶｄｄＱ配線についても同様に、ＶｄｄＩ配線と分離させる。
【００９３】
ＶｄｄＩ配線Ｌ１とＶｄｄＱ配線Ｌ２との関係の他の一例について、図１０を用いて説明する。図１０では、３６個の出力バッファ６♯０〜６♯３５のうち半数の出力バッファ６♯０〜６♯１７が代表的に示されてしている。出力バッファ６♯０〜６♯１７は、ピン配列にそって、一列に配置されている。
【００９４】
図１０では、第１１ピン、第２０ピンおよび第２７ピンのそれぞれに対応するパッドＰ１１、Ｐ２０、Ｐ２７からＶｄｄＱ配線Ｌ２に電源電圧ＶｄｄＱが供給され、第４ピンに対応するパッドＰ４からＶｄｄＩ配線Ｌ１に電源電圧ＶｄｄＩが供給される。このような配置関係は、たとえば、上述したパッケージ６００に適用される。
【００９５】
パッドＰ１１は、出力バッファ６♯６と６♯７との近傍に位置する。パッドＰ２０は、出力バッファ６♯１０と６♯１１との近傍に位置する。パッドＰ２７は、出力バッファ６♯１４と６♯１５との近傍に位置する。出力バッファ６♯０〜６♯１７は、ＶｄｄＱ配線Ｌ２から供給される電源電圧ＶｄｄＱを受けて動作する。
【００９６】
この場合も、ＶｄｄＱ配線Ｌ２とＶｄｄＩ配線Ｌ１とは、独立に、分離して設ける。これにより、読出動作時に発生する電源ＶｄｄＱのノイズがＶｄｄＩ配線Ｌ１に伝わることが原因で起こる入力バッファの誤動作を防止することができる。
【００９７】
なお、図示しない出力バッファ６♯１８〜６♯３５に対して電源ＶｄｄＱを供給するＶｄｄＱ配線についても同様に、ＶｄｄＩ配線と分離させる。
【００９８】
図９に示される構造と図１０に示される構造とでは、ＶｄｄＩパッドの位置が異なる。したがって、１つのＶｄｄＱパッドが受け持つ出力バッファの数が異なる。図９に示される構造の場合、パッドＰ４に、出力バッファ６♯０〜６♯６の合計７つの出力バッファから読出時の電流が流れる。図１０に示される構造の場合、パッドＰ１１には、出力バッファ６♯０〜６♯８の合計９つの出力バッファから読出時の電流が流れる。
【００９９】
また、ピンからパッドまでは、フレームワイヤとワイヤーボンドとにより接続されており、ピンからパッドまでの径路には、寄生抵抗や寄生インダクタンスが存在する。ＶｄｄＱピンからパッドまでの寄生抵抗や寄生インダクタンスが原因でＶｄｄＱ配線の電圧が低下すると、読出動作時における出力バッファの出力が遅くなる。
【０１００】
したがって、図９に示される構造と図１０に示される構造とを比較すると、図１０に示されるＶｄｄＱ電源対応のパッドＰ１１には、図９に示されるＶｄｄＱ電源対応のパッドＰ４よりも、読出動作時において出力バッファから多くの電流が流れる。また、図９に示される構造の方が、寄生抵抗や寄生インダクタンスの影響が少ない。これらから、図９に示される構造の方が、図１０に示される構造よりも、出力バッファの動作速度の点で優れているといえる。
【０１０１】
このように、本発明の実施の形態１によるシンクロナスＳＲＡＭは、従来のシンクロナス・ネットワーク・ＳＲＡＭと互換性を保ちつつ、出力バッファと入力バッファとの電源を分離することにより、誤動作を防止することができる。
【０１０２】
なお、４つの側面に１００個のピンを配置するパッケージを備えるシンクロナス・ネットワーク・ＳＲＡＭについて説明したが、本発明はこれに限定されない。４つの側面に１００個のピンを配置する従来のパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１に対しても、本発明は適用可能である。この際、パイプライン・バースト・ＳＲＡＭのＴＹＰＥ１のＶｄｄＱピンである、第４ピン、第１１ピン、第２０ピン、第２７ピン、第５４ピン、第６１ピン、第７０ピンおよび第７７ピンのうちのいずれかを入力バッファ用電源ピンＶｄｄＩに割当てる。他のピン配置は、従来のパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１と一致させる。電源ＶｄｄＱと電源ＶｄｄＩとを同一電圧とする。チップ内部においては、ＶｄｄＩ配線とＶｄｄＱ配線とを分離して設ける。これにより、従来のパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１と互換性を保ちながら、出力バッファと入力バッファとの電源を分離することにより、誤動作を防止することができる。
【０１０３】
［実施の形態２］
本発明の実施の形態２によるシンクロナスＳＲＡＭについて説明する。内部回路に与える電源ＶｄｄとＳＲＡＭの入出力レベルを決定する入出力回路用電源ＶｄｄＱとの２つの電源を備えるシンクロナスＳＲＡＭに使用するウェハプロセスとして１世代進んだものを選択した場合、内部降圧回路が必要になる。
【０１０４】
具体例を説明する。シンクロナスＳＲＡＭにおいては、製品化の当初、３．３Ｖ電源に最適化された０．４μｍプロセスが採用されていた。しかし、チップを縮小化してコスト耐力を上げるために、２．５Ｖ電源に最適化された０．２５μｍプロセスを使用したシンクロナスＳＲＡＭの製品化が進められている。
【０１０５】
ところで、０．２５μｍプロセスの製品は、最初に製品化された製品と互換性を保つ必要があるが、内部回路に対しては、２．５Ｖ電源を使用しなければ信頼性が確保されない。このため、０．２５μｍプロセスの製品には、内部降圧回路を配置し、外部から供給される３．３Ｖ電源を内部で２．５Ｖに降圧した後に内部回路に与える。
【０１０６】
そこで、本発明の実施の形態２によるシンクロナスＳＲＡＭは、実施の形態１に示される構成に加えて、安定した適切な動作電源電圧を内部回路に供給するための内部降圧回路２０を配置する。内部降圧回路２０について、図１１を用いて説明する。
【０１０７】
内部降圧回路２０は、内部電源電圧ｉｎｔ−Ｖｄｄと参照電位ｒｅｆとを入力に受けるオペアンプ２１と、電源Ｖｄｄを供給する電源ノードと電源供給ノードＮ２０との間に接続されるＰＭＯＳトランジスタＴＰ２０とを含む。トランジスタＴＰ２０は、オペアンプ２１の出力に応じてオンする。オペアンプ２１は、参照電位ｒｅｆと内部電源電圧ｉｎｔ−Ｖｄｄとが等しくなるように、トランジスタＴＰ２０のゲート電圧をコントロールする。
【０１０８】
図１１に示される内部回路３０は、たとえは、ＳＲＡＭのコアや、制御信号を受けるコントロール回路（たとえば、コントロールロジック回路２３、４３に含まれるＶｄｄＩを電源とする回路等）である。内部回路３０は、電源供給ノードＮ２０の内部電源電圧ｉｎｔ−Ｖｄｄと接地電圧とを動作電圧とする。
【０１０９】
従来では、参照電位ｒｅｆは、内部に含まれる参照電位発生回路により発生させていた。しかしながら、プロセスによるばらつきなどで、参照電位そのものにずれが生じてしまい、内部電源電圧ｉｎｔ−Ｖｄｄが最適値からずれる。内部電源電圧ｉｎｔ−Ｖｄｄが最適値より上昇すると、信頼性が確保できず、最適値より下がると内部回路３０の動作速度が確保されない。
【０１１０】
そこで、本発明の実施の形態２においては、実施の形態１で説明したようにＶｄｄＱピンの一部をＶｄｄＩピンに置換え、ノイズの少ない電源ＶｄｄＩを参照電位ｒｅｆとして用いる。
【０１１１】
このように構成することにより、従来のシンクロナスＳＲＡＭと互換性を保ちつつ、安定した内部降圧回路が構成でき、コスト耐性のある進んだプロセスを採用することが可能になる。
【０１１２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１３】
【発明の効果】
請求項１に係る半導体集積回路によれば、従来のパイプライン・バースト・ＳＲＡＭのＴＹＰＥ１やシンクロナス・ネットワーク・ＳＲＡＭのピンと互換性を保ちながら、入力系と出力系とで電源を分けることができる。これにより、出力回路の動作にともない発生するノイズの影響を受けることなく、入力回路が入力信号を処理することができる。この結果、動作周波数が高くなっても高精度に動作させることができる。
【０１１４】
請求項２、３、４に係る半導体集積回路は、請求項１に係る半導体集積回路であって、クワッド・フラット・パッケージを使用することができ、従来のシンクロナスＳＲＡＭと互換性が保てる。
【０１１５】
請求項５に係る半導体集積回路は、請求項３に係る半導体集積回路であって、パッケージ側面の端に位置する第２電源電圧を供給するピンを、入力回路用の電源ピンに使用する。これにより、出力回路の動作を高速化することができる。
【０１１６】
請求項６に係る半導体集積回路は、請求項１に係る半導体集積回路であって、入力回路用および出力回路用の電源電圧を、入力回路の入力および出力回路の出力のそれぞれの高電位レベルとすることができる。これにより、従来のシンクロナスＳＲＡＭと互換性が保てるとともに、入力回路を、貫通電流を抑えた構成にすることができる。
【０１１７】
請求項７に係る半導体集積回路は、請求項１に係る半導体集積回路であって、入力回路用の電源線と出力回路用の電源線とを完全に分離するため、出力回路の動作にともない発生するノイズの影響を受けることなく、入力回路が入力信号を処理することができる。
【０１１８】
請求項８、９に係る半導体集積回路は、請求項１に係る半導体集積回路であって、入力回路用の電源ピンから受ける電圧を参照電位として、内部回路用の電源電圧を降圧することができる。これにより、安定した内部回路用の電源電圧を発生することができ、コスト耐性のある進んだプロセスを採用することが可能になる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１によるシンクロナスＳＲＡＭにおけるパッケージ１００の一例を示す図である。
【図２】  本発明の実施の形態１によるシンクロナスＳＲＡＭにおけるパッケージ２００の一例を示す図である。
【図３】  本発明の実施の形態１によるシンクロナスＳＲＡＭにおけるパッケージ３００の一例を示す図である。
【図４】  本発明の実施の形態１によるシンクロナスＳＲＡＭにおけるパッケージ４００の一例を示す図である。
【図５】  本発明の実施の形態１によるシンクロナスＳＲＡＭにおけるパッケージ５００の一例を示す図である。
【図６】  本発明の実施の形態１によるシンクロナスＳＲＡＭにおけるパッケージ６００の一例を示す図である。
【図７】  本発明の実施の形態１によるシンクロナスＳＲＡＭにおける入力バッファ２の一例を説明するための回路図である。
【図８】  入力バッファ２と入力レジスタ１０との一例を示す図である。
【図９】  電源ＶｄｄＩを供給する配線と電源ＶｄｄＱを供給する配線との関係の一例について説明するための図である。
【図１０】  電源ＶｄｄＩを供給する配線と電源ＶｄｄＱを供給する配線との関係の一例について説明するための図である。
【図１１】  本発明の実施の形態２によるシンクロナスＳＲＡＭに含まれる内部降圧回路２０について説明するための図である。
【図１２】  パイプライン・バースト・ＳＲＡＭのＴＹＰＥ１のピン配置の一例を示す図である。
【図１３】  パイプライン・バースト・ＳＲＡＭのＴＹＰＥ１の構成の一例を示す図である。
【図１４】  シンクロナス・ネットワーク・ＳＲＡＭのピン配置の一例を示す図である。
【図１５】  シンクロナス・ネットワーク・ＳＲＡＭの構成の一例を示す図である。
【図１６】  従来のシンクロナスＳＲＡＭにおける入力バッファ９０の一例を示す図である。
【図１７】  従来のシンクロナスＳＲＡＭにおける出力バッファへの電源供給経路を説明するための図である。
【図１８】  従来のシンクロナスＳＲＡＭにおける問題点を説明するためのタイミングチャートである。
【図１９】  従来のシンクロナスＳＲＡＭにおける問題点を説明するためのタイミングチャートである。
【図２０】  従来のシンクロナスＳＲＡＭにおける入力バッファ９５の一例を示す図である。
【図２１】  パイプライン・バースト・ＳＲＡＭのＴＹＰＥ２のピン配置の一例を示す図である。
【符号の説明】
２  入力バッファ、６  出力回路、６♯０〜６♯３５  出力バッファ、１０  入力レジスタ、１００，２００，３００，４００，５００，６００  パッケージ、２０  内部降圧回路、４，３０  内部回路、２１，２２，４２  コントロールレジスタ、２３，４１，４３  コントロールロジック回路、２４  バーストコントロールロジック回路、２５，４５  アドレスレジスタ、２６，４６  バーストアドレスカウンタ、２７，２８，４４  論理回路、３０  メモリセルアレイ、３１，５１，５２  データ入力レジスタ、３４，５４  データ出力レジスタ、３５，５５  出力バッファ、４７，４８  ライトアドレスレジスタ、ＤＢ０〜ＤＢ３５  データバス、９２  シフトラッチ。
【図１】
0004408500.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0004408500.tif 000020
【図２０】
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【図２１】
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