(57)【特許請求の範囲】
【請求項１】
正規書き込みモードとブロック書き込みモードとを有するタイプのビデオ・メモリ装置であって、
大域入出力（Ｉ／Ｏ）ラインを駆動する大域書き込みドライバと、
それぞれが局所Ｉ／Ｏラインを駆動する複数の局所書き込みドライバであり、前記局所Ｉ／Ｏラインの各々が多数のメモリセルにデータを書き込むように接続してある局所書き込みドライバと、
前記大域書き込みドライバおよび前記複数の局所書き込みドライバに接続してあり、ブロック書き込み制御信号および正規書き込み制御信号を発生するようになっている制御回路と、を包含し、
前記局所書き込みドライバが前記多数のメモリセルにデータを書き込むブロック書き込みサイクル中に、前記ブロック書き込み制御信号が、前記大域Ｉ／Ｏラインに接続された前記局所書き込みドライバを制御して該局所書き込みドライバによる前記多数のメモリセルに対する書き込みを可能とした状態で前記大域Ｉ／Ｏライン及び前記局所Ｉ／Ｏラインを凍結させる、ことを特徴とするビデオ・メモリ装置。
【請求項２】
請求項１記載のビデオ・メモリ装置において、前記ブロック書き込み制御信号が前記局所Ｉ／Ｏラインのうちの少なくとも選定されたセットを前記ブロック書き込みサイクル中にセット差動状態に留めることを特徴とするビデオ・メモリ装置。
【請求項３】
請求項１記載のビデオ・メモリ装置において、さらに、前記大域書き込みドライバに接続してあり、カラー・データを記憶する少なくとも第１のカラー・レジスタを包含し、前記ブロック書き込み制御信号により前記カラー・データが前記大域Ｉ／Ｏラインを通過するようにしたことを特徴とするビデオ・メモリ装置。
【請求項４】
請求項１記載のビデオ・メモリ装置において、前記ブロック書き込み制御信号により、前記カラー・データが前記複数の局所書き込みドライバのうちの少なくとも第１のものにラッチされるようにしたことを特徴とするビデオ・メモリ装置。
【請求項５】
請求項１記載のビデオ・メモリ装置において、前記ブロック書き込み制御信号により、前記局所書き込みドライバのうちの少なくとも第１のものが前記局所Ｉ／Ｏラインについての駆動力を高め、より多くのメモリセルに書き込めるようにしたことを特徴とするビデオ・メモリ装置。
【請求項６】
請求項１記載のビデオ・メモリ装置において、正規書き込み制御信号の発生により、前記大域Ｉ／Ｏラインを解凍するリセット信号が生じ、前記正規書き込み制御信号により、少なくとも第１のデータ入力ラインからのデータも前記大域Ｉ／Ｏライン上を通過するようにしたことを特徴とするビデオ・メモリ装置。
【請求項７】
請求項１記載のビデオ・メモリ装置において、前記メモリが同期メモリであることを特徴とするビデオ・メモリ装置。
【請求項８】
少なくとも正規書き込みモードとブロック書き込みモードとを有するビデオ・メモリ装置であって少なくとも第１のカラー・レジスタおよびデータ入力ラインのうちの選定したものからの入力データを受け入れるビデオ・メモリ装置を操作する方法であって、
（１）第１のブロック書き込みサイクルを指示する信号を受け取る段階と、
（２）大域書き込みドライバ回路を作動させて大域入出力（Ｉ／Ｏ）ライン上に前記少なくとも第１のカラー・レジスタに記憶されているカラー・データを表す信号を発生させる段階と、
（３）少なくとも第１の局所書き込みドライバに前記カラー・データをラッチする段階と、
（４）ブロック書き込みサイクル以外のサイクルを指示する信号を受け取るまで前記大域Ｉ／Ｏラインがさらなる信号を発生するのを防ぐ段階と、
（５）前記カラー・データを表す差分信号を局所Ｉ／Ｏラインに発生させるように前記少なくとも第１の局所書き込みドライバを作動させる段階と、
を包含し、
前記大域書き込みドライバ回路が、前記大域Ｉ／Ｏラインを駆動するものであり、
前記第１の局所書き込みドライバが、多数のメモリセルにデータを書き込むように接続されている前記局所Ｉ／Ｏラインを駆動するものであり、
前記ブロック書き込みサイクルが、前記大域Ｉ／Ｏラインに接続された前記局所書き込みドライバを制御して該局所書き込みドライバによる前記多数のメモリセルに対する書き込みを可能とした状態で前記大域Ｉ／Ｏライン及び前記局所Ｉ／Ｏラインを凍結させるようになっている、ことを特徴とする方法。
【請求項９】
請求項８記載の方法において、前記段階（５）が複数のメモリセルに前記カラー・データを書き込める信号を前記局所Ｉ／Ｏライン上に発生させるように前記少なくとも第１の局所書き込みドライバの駆動力を増大させる段階を包含することを特徴とする方法。
【請求項１０】
請求項８記載の方法において、さらに、（６）次のブロック書き込みサイクルを指示する信号を受け取る段階と、（７）前記カラー・データを表す前記差動信号を前記局所Ｉ／Ｏラインに与えるように前記少なくとも第１の局所書き込みドライバを作動させる段階とを包含することを特徴とする方法。
【請求項１１】
請求項８記載の方法において、さらに、（１１）ブロック書き込みサイクル以外のサイクルを指示する信号を受け取る段階と、（１２）前記データ入力ラインに受け取られたデータを表す信号を前記大域Ｉ／Ｏラインに発生させるように前記大域書き込みドライバを作動させる段階と、（１３）前記少なくとも第１局所Ｉ／Ｏ書き込みドライバの駆動力を減らす段階と、（１４）前記データ入力ライン上に受け取られた前記データを表す信号を前記局所Ｉ／Ｏライン上に発生させるように前記少なくとも第１の局所Ｉ／Ｏ書き込みドライバを作動させる段階とを包含することを特徴とする方法。
【請求項１２】
請求項１１記載の方法において、ブロック書き込みサイクル以外のサイクルを指示する前記信号が正規書き込みサイクル信号であることを特徴とする方法。
【請求項１３】
正規書き込みモード及びブロック書き込みモードを有するタイプのメモリ装置であって、
大域Ｉ／Ｏラインに接続した大域書き込みドライバと前記大域Ｉ／Ｏライン及び複数の局所Ｉ／Ｏラインに接続した複数の局所書き込みドライバとを包含する書き込みデータ・パスと、
この書き込みデータ・パスに接続してあり、ブロック書き込み制御信号および正規書き込み制御信号を前記書き込みデータ・パスに与える制御回路と、を包含し、
前記局所書き込みドライバが多数のメモリセルにデータを書き込むブロック書き込みサイクル中に、前記ブロック書き込み制御信号が、前記書き込みデータ・パスに包含された前記大域Ｉ／Ｏラインに接続された前記局所書き込みドライバを制御して該局所書き込みドライバによる前記多数のメモリセルに対する書き込みを可能とした状態で前記書き込みデータ・パスをブロック書き込みサイクル中凍結させる、ことを特徴とするメモリ装置。
【請求項１４】
請求項１３記載のメモリ装置において、前記ブロック書き込み制御信号により、前記局所書き込みドライバのうちの少なくとも選定されたものがブロック書き込みサイクル中に駆動力を高めることを特徴とするメモリ装置。
【請求項１５】
請求項１３記載のメモリ装置において、前記書き込みデータ・パスがブロック書き込みサイクル以外のサイクルの始動によって解凍されることを特徴とするメモリ装置。
【請求項１６】
請求項１３記載のメモリ装置において、選定された局所書き込みドライバが外されるまで前記書き込みデータ・パスの局所書き込みドライバ部分がただ１つの差分信号を発生することを特徴とするメモリ装置。
【請求項１７】
正規書き込みモードとブロック書き込みモードを有するタイプのメモリ装置であって、
大域入出力（Ｉ／Ｏ）ラインを駆動する大域書き込みドライバと、
それぞれが局所Ｉ／Ｏラインを駆動する複数の局所書き込みドライバであり、前記局所Ｉ／Ｏラインの各々が多数のメモリセルにデータを書き込むように接続してある局所書き込みドライバと、
前記大域書き込みドライバおよび前記複数の局所書き込みドライバに接続してあり、ブロック書き込み制御信号および正規書き込み制御信号を発生するようになっている制御回路と、を包含し、
前記ブロック書き込み制御信号により、前記複数の局所書き込みドライバのうちの少なくとも１つが前記局所Ｉ／Ｏラインについての駆動力を高め、より多くのメモリセルに書き込めるようにし、
前記ブロック書き込み制御信号が、前記局所書き込みドライバが前記多数のメモリセルにデータを書き込むブロック書き込みサイクル中に、前記大域Ｉ／Ｏラインに接続された前記局所書き込みドライバを制御して該局所書き込みドライバによる前記多数のメモリセルに対する書き込みを可能とした状態で前記大域Ｉ／Ｏライン及び前記局所Ｉ／Ｏラインを凍結させる、ことを特徴とするメモリ装置。
【請求項１８】
請求項１７記載のメモリ装置において、前記ブロック書き込み制御信号の発生により、前記大域Ｉ／Ｏラインがブロック書き込みサイクル中に凍結し、前記局所Ｉ／Ｏラインが前記ブロック書き込みサイクル中にセット差動状態に留まるようにしたことを特徴とするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ装置における電力節減に関する。特に、本発明はブロック書き込みサイクルを有するメモリ装置における電力節減に関する。
【０００２】
【従来の技術】
メモリ装置において電力消費量を節減することは永続的な重大事である。大容量メモリチップでは、メモリ装置を低作動電流、低ジャンクション温度を実現しながらプラスチック・パッケージングで提供できるようにすべく低コスト高信頼性チップを実現するためには積極的な電力節減が重要である。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のようなメモリチップにおいて有効電力消費を節減するために多数の技術が用いられてきた。一般的な技術としては、単一のメモリ・ブロックではなくて多数のアレイを用いてＤＲＡＭを実現する技術がある。すなわち、このＤＲＡＭは共用センス増幅器、入出力部（Ｉ／Ｏ）およびカラム・デコーダを有する多分割データ・ラインを備える。各データ・ラインに接続したメモリセルの数を減らし、各ラインの切り替えキャパシタンスを減らすことによって電力消費量を最小限に抑えるのである。他の有効電力節減機構も用いられてきた。たとえば、ハーフＶＤＤデータ・ライン・プリチャージを用いて外部供給電圧を５Ｖから３．３Ｖに減らし、オンチップ電圧低下変換を行って内部供給電圧ＶＤＤを減らすのである。
【０００３】
これらの技術のそれぞれは、たいていのＤＲＡＭアーキテクチャで用いて装置の消費する有効電力を最小限に抑えることができる。しかしながら、比較的最近のＤＲＡＭアーキテクチャは消費電力を最小限に抑える試みを難しくしている。グラフィックス用途で性能を向上させるべく、最近のＤＲＡＭアーキテクチャは、Pinkham等に対して１９８７年５月１９日発行された米国特許第4,667,313 号に記載されているように、多重カラム・ブロック書き込み機能を果たすための特徴を含んでいる。今日のグラフィックス・システムは、一般的に、ＤＲＡＭあるいはビデオＲＡＭべースのフレーム・バッファ・メモリ・システムを含んでいる。ビデオ・ディスプレイ上の各ピクセルについて、フレーム・バッファは所与のカラーに関連したデータ・パターンを記憶する。グラフィックス用途においては、たとえば赤色を表す単一のデータ・パターンを多くの隣り合ったメモリ記憶場所（すなわち、ディスプレイ上の多数の隣り合ったピクセル）に書き込むことが望ましいことが多い。通常、ビデオＲＡＭがブロック書き込み機能を用いてこれを行う。各ＤＲＡＭあるいはビデオＤＲＡＭ装置内にあるカラー・レジスタが多数の隣り合ったピクセルに書き込むべきカラー・データ・パターンを保持する。ブロック書き込みサイクル中、カラー・レジスタの内容が書き込みデータ・パスに送られ、メモリへの書き込みのためのデータ・ソースとして使用される。ブロック書き込み操作のために、普通のカラム・デコード機能（通常、書き込みのために正確に１つのカラム・アドレスを選択する）をオーバーライドすることによっていくつかの隣り合ったカラム・アドレスが選択される。機能的に局所Ｉ／Ｏランに匹敵し、カラー・レジスタの内容を表す一対のＩ／Ｏラインが、多数のビットライン・センス増幅器に接続され、したがって、所与のロウ上の多数のカラム・アドレスに接続される。したがって、カラー・レジスタの内容がすべての選択されたカラム・アドレス記憶場所に書き込まれる。８カラム・ブロック書き込みを行えるビデオＲＡＭ装置および同期グラフィックスＲＡＭ装置が今日利用できる。したがって、説明の目的のために、本明細書を通じて、以下、８カラム・ブロック書き込み装置を説明する。
【０００４】
ブロック書き込みは明白な性能上の利点（１回の書き込み操作について８倍もの大きさのバンド幅を利用できるという利点）を持っているが、この装置の電流はブロック書き込みサイクル中に劇的に増大する。８カラム・アドレスのすべてにカラー・レジスタの内容を書き込む場合、従来の単一カラム書き込み操作に比べて、８倍のビットライン・センス増幅器を上書きしなければならず、８倍のビットラインのキャパシタンスを荷電あるいは放電しなければならない。この電流が高容量のＩ／Ｏラインを荷電、放電するのに必要な電流に加算される。多くの場合、ブロック書き込みはグラフィックス装置あるいはビデオＲＡＭ装置への一回だけの最大電流操作モードとなる可能性がある。
電流レベルが大きくなる結果、チップ上の対応する信号ライン、電力ラインを拡張して余分な電流を取り扱えるようにしなければならない。その結果、金型サイズが大きくなり、金型コストが増大する。また、電流量が大きくなると、チップ上のワット損が大きくなる。ワット損が大きくなると、チップのジャンクション温度が上昇する。これは、チップ上のトランジスタの移動度が低下し、回路性能の低下を招くことになる。失われた性能を取り戻すには、回路をもっと速く稼働するように設計しなければならない。しかしながら、これには、一般的には、ワット損をさらに高くすることになり、これがさらにジャンクション温度を上昇させ、性能向上のための設計努力を部分的に弱めることになる。
【０００５】
別のメモリ開発では、ワット損を抑える際（同期メモリの使用時）の問題をさらに悪化させている。高性能同期グラフィックスＤＲＡＭはきわめて短いサイクル・タイムを持っている。電力のことを考えるあまり、現在、ブロック書き込みサイクルでの実用性が限られている。これらの同期メモリは、一般的に、無条件にプリチャージされたパルス書き込みパスを使用しており、ここでは、高容量性差動データ・ラインがすべての書き込みサイクルあるいはすべてのブロック書き込みサイクルで無条件でプリチャージされ、自己調時パルスが用いられて信号をデータ・パスの下向きに伝播させ、差分信号を迅速に発生させる。パルス書き込みパスの一例はProebstingに対して１９９１年１月１５に発行された米国特許第4,985,643号に見出すことができる。
【０００６】
しかしながら、これらの技術を使用して実現されたメモリでは、たとえば、静的データ・パス手段よりも平均ワット損が大きくなる。静的データ・パス・メモリに比べて、パルスＩ／Ｏ機構は、入力データがあらゆるサイクル（たとえば、ブロック書き込みサイクル）について変化しないときには、かなり多くの電力を消費する。
したがって、ブロック書き込み操作モードによって生じる有効電力消費量を減らす方法が必要とされている。また、同期メモリ・システムあるいは高容量性データ・ラインをまずプリチャージし、各書き込み操作の前に釣り合わせる他のメモリ・システムで実行できる方法を提供することも望ましい。
【０００７】
【発明の概要】
本発明によれば、ビデオ・メモリ装置は正規書き込みモードとブロック書き込みモードを有し、大域入出力（Ｉ／Ｏ）ラインを駆動する大域書き込みドライバと多数の局所書き込みドライバとを包含し、各駆動用局所Ｉ／Ｏラインがカラム・デコード・パス・ゲートを通じて多数のメモリセルのビットラインに接続している。制御回路が大域書き込みドライバおよび局所書き込みドライバに接続してあり、ブロック書き込み制御信号および正規書き込み制御信号を発生するようになっている。ブロック書き込み制御信号はブロック書き込みサイクル中に大域Ｉ／Ｏラインを凍結させ、ブロック書き込み中に電力を節約する。
１回のブロック書き込みサイクル（または複数のブロック書き込みサイクル）が完了したならば、リセット信号が発生し、大域Ｉ／Ｏラインを解放し、通常の操作を許す。その結果、同期メモリあるいはパルスＩ／Ｏラインを用いる他のメモリが用いられる場合でも、少ない電力消費量でブロック書き込みを行うことができる。
【０００８】
他の電力節約特徴も提供される。一実施例では、局所書き込みドライバが異なったセットのドライブ・トランジスタを備え、ブロック書き込みサイクル中、データをたとえば８つの異なったメモリセルにかきこむために付加的な駆動力が与えられる。正規書き込みサイクル中、ただ１つのメモリセルが書き込まれるだけなので、駆動力が減らされる。これで電力が節約され、必要なときにのみより大きな駆動力が使用される。
本発明の実施例は、また、ブロック書き込み中、局所Ｉ／Ｏラインをセット差動位置に維持する（ブロック書き込みの開始時にカラー・レジスタからのデータを表す）。これにより、局所Ｉ／Ｏラインを絶えず稼働させる必要がなくなり、ブロック書き込みサイクル中のワット損を減らす。
【０００９】
別の実施例では、局所書き込みドライバは局所Ｉ／Ｏ選択信号によって選択される。ブロック書き込みサイクル中、局所Ｉ／Ｏラインは局所Ｉ／Ｏ選択信号を受け取ることによって解凍され得る。これにより、書き込み／バイトおよび書き込み／ビット制御を行うブロック書き込み装置において本発明の特徴を使用することができる。
本発明の特徴および利点をさらに理解するためには、添付図面に関連した以下の説明を参照されたい。
【００１０】
【実施例】
まず、図１を参照しながら代表的なビデオＤＲＡＭの動作を説明する。ここには、代表的なビデオＤＲＡＭ書き込みデータ・パスの前端１０、後端２０が示してある。書き込みデータ・パスの前端１０は、データ・ソースからのすべて（たとえば、カラー・レジスタ１４あるいはデータ入力ラインからのデータ）と、バッファ・マルチプレクサ回路１２と、大域書き込みドライバ１６および局所書き込みドライバ１８を包含する。当業者であれば、代表的なメモリ装置が、たとえば、メモリの各バンクのための大域書き込みドライバ１６と、それぞれが１つのバンク内の各メモリアレイのための多数の局所書き込みドライバ１８とを包含することになるのはわかるであろう。
【００１１】
書き込みデータ・パスの後端２０は、ビットライン（ビットおよびビット＃）と組み合ったビットライン・センス増幅器２４と、ワードライン（ロウ・デコード）・パス・ゲートＱ７、Ｑ８を通してビットラインに接続した個別の記憶セル２６ａ、２６ｂとを包含する。当業者であれば、２つ以上のＩ／Ｏを有するメモリ装置の場合、各Ｉ／Ｏが説明したような個別の書き込みデータ・パスを包含することになることはわかるであろう。
書き込み操作中、局所Ｉ／Ｏライン（ＬＩＯ、ＬＩＯ＃）に印加される差電圧がビットライン・センス増幅器を上書きし、新しいデータが古いデータに対して逆の極性であるときにビットラインをしてレール電圧ＶＤＤ、ＶＳＳを逆転させる。新しいビットライン電圧はワードライン・パス・ゲートＱ７を通して適当な記憶セルに送られる。
【００１２】
メモリ・アレイに記憶すべきデータは、通常、装置のData Inピン上のＤＲＡＭ装置に入力される。Data In信号はデータイン・バッファ１２に入力され、このバッファは信号を増幅し、出力部にレール対レール差分信号あるいは単一終了レール電圧を発生する。データイン・バッファ１２の出力は大域書き込みドライバ１６に入力される。書き込みイネーブルが表明されていないときには、大域書き込みドライバ１６の出力部に差分信号が流れることはなく、出力信号ＧＩＯ、ＧＩＯ＃は釣り合い状態に留まり、消費電力が少ないか、まったくない。書き込みイネーブルが表明されると、大域書き込みドライバ１６がその入力部の信号を増幅し、ＧＩＯおよびＧＩＯ＃にレール対レール差電圧を発生させる。論理メモリアレイは多数の物理的なサブアレイからなり、各サブアレイがそれ自体の局所Ｉ／Ｏ書き込みドライバ回路１８および局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃を有する。論理アレイを複数の物理的サブアレイに分割し、それぞれがそれ自体の局所Ｉ／Ｏラインを備えることによって、各局所Ｉ／Ｏラインについての容量性ローディングを減らすことができる。これは局所Ｉ／Ｏラインで正しい差分信号を得るのに必要な時間を短縮する（したがって、書き込み時間を短縮する）ばかりでなく、１つのレール電圧から別のレール電圧へ局所Ｉ／Ｏラインを切り替えるのに必要な電流をかなり減らすこともできる。すなわち、所与の作動周波数およびレール対レール電圧の揺れについて、容量性ノードを１つの指定電圧から別の指定電圧に切り替えるのに必要な電流消散量がそのノードのキャパシタンスに比例して増大することになる。
【００１３】
図１をなお参照して、ブロック書き込み手段の基本的な特徴を以下に説明する。最も普通のブロック書き込み手段は透明モードとして知られるグラフィックス描画モードをサポートしている。この手段では、メモリに書き込まれつつあるデータはブロック内のすべてのカラム記憶場所について同じである。付加的なマスキング回路を用いて８つのカラム記憶場所の任意のサブセットにカラー・レジスタ１４の内容を書き込むことが可能となる。したがって、１回のブロック書き込みサイクルで選ばれた８つのカラムの各々に対して、カラー・レジスタ１４の内容が書き込まれることになっているかどうか、あるいは、そのカラムについてなんら書き込みが行われることがないかどうかをロジックが決定する。書き込みデータ・ソース（カラー・レジスタ１４）がブロック内の８個すべてのカラムについて同じであるため、対応したビットライン・センス増幅器２４を上書きする目的のために、ただ１つの対の局所Ｉ／Ｏラインを８個すべてのカラムに接続することができる。これは金型面積を最小限にする。本当に重要なのは、ほんの一対の高容量性Ｉ／Ｏラインを荷電あるいは放電させるだけでよいので、単一対のＩ／Ｏラインが電流消費を最小限に抑えるということである。それにもかかわらず、大域、局所Ｉ／Ｏラインの荷電、放電はブロック書き込み操作中のただ１つの最大電流消費源であり、８つのビットライン・センス増幅器２４および対応したビットラインによって消費される電流に等しいかあるいはそれを凌駕する可能性がある。
【００１４】
たとえより高価であってもより強力なブロック書き込み形態はデータ・ソースとして２つの別個のカラー・レジスタ１４を使用することになる。対応したグラフィックス用途に関しては、これはグラフィクス・ディスプレイ上の描画ピクセルに対して前景カラー、背景カラーを与える。これは、グラフィックス用途におけるいわゆる不透明描画モードにとって有用であり、透明描画モードよりも迅速な描画を可能とするのが一般的である。各カラムが２つの個別のデータ・ソースによって書き込まれ得るので、二倍のＩ／Ｏラインが必要であり、チップのコストが増大する。より重要なのは、２倍の高容量性Ｉ／Ｏラインを荷電、放電しなければならないので、電流消費量が劇的に増大することである。
したがって、高性能書き込み操作を達成するには、一般的に、書き込みデータ・パスにおける高容量性Ｉ／Ｏラインのネットワークを迅速に荷電、放電する必要がある。この迅速な荷電・放電は大きな電流を必要とし、したがって、高いワット損を招く。８倍ものセル２６、ビットライン、ビットライン・センス増幅器２４を切り替える必要があるために、ブロック書き込み動作が電流消費問題を倍加する。ブロック書き込み中の全電流消費量の主たる要因は、書き込みデータ・パスにおいて大域、局所Ｉ／Ｏラインを切り替えなければならないということである。透明ブロック書き込み手段は、ブロック内の８つのカラムの各々についてただ１セットのＩ／Ｏラインを必要とするだけであり、電流量を最小限に抑えるためには最も適しているが、全電流消費量はまだまだ従来の（単一アドレス）書き込み動作よりもかなり高い。不透明ブロック書き込み手段は、本質的に、Ｉ／Ｏライン・ネットワークの荷電、放電による電流消費量の部分を二倍にする。
【００１５】
ブロック書き込みモードを有する現存のＤＲＡＭはすべてのブロック書き込みで書き込みデータ・パスの前端１０、後端２０を切り替える。したがって、大量の電力が浪費される。本発明によれば、ブロック書き込み中に前端１０を凍結することによって浪費電力量はかなり減らされる。
回路レイアウト具体例
次に図２を参照して、ここには、本発明の一実施例による書き込みデータ・パスの前端１００を示すブロック図が示してある。この前端１００は、図１に関連した上述したように、多数の後端２０と一緒に使用される。説明の目的のために、前端１００は同期メモリ装置で用いるものとして説明する。特に、８メガビット同期グラフィックスＤＲＡＭ（ＳＧＲＡＭ）形態を用いて本発明の特徴を説明する。ＳＧＲＡＭは、１２８ｋワード×３２ビット／ワードのように、２つの個別のアドレス指定可能なメモリ・バンクによって論理的に組織化されている。各バンク内の１２８ｋワードは５１２のロウ、２５６のカラムを含む論理マトリックス内に配置されている。ブロック書き込みの一例として８アドレス×３２ビット／アドレス・ブロック書き込み機能を用いる。説明を簡単にするために、３２ビットのうちの１つだけ（したがって、書き込みデータ・パスのうちの１つだけ）を説明する。各書き込みデータ・パスは１つのＩ／Ｏ書き込み制御信号を受け取ることができ、このＩ／Ｏ書き込み制御信号は、否定されたとき、他のＩ／Ｏで同時に生じる書き込み動作とは無関係に、書き込み動作をマスクしたりあるいはしなかったりするように作用する。本発明の第１実施例では、説明を簡単にするために、このＩ／Ｏ制御信号を説明し、すべてのサイクル中に表明されるものと仮定する。第２実施例では、一連のブロック書き込み動作中にこのＩ／Ｏ制御信号が交互に否定されたり、表明されたりするときに本発明をどのように実施し得るかについて説明を行う。
【００１６】
この説明を読んだとき、当業者であれば、本発明の特徴がブロック書き込みモードを有する種々のメモリ・アーキテクチャのうちの任意のもので実施し得ることはわかるであろう。同期メモリを以下に説明するが、非同期ＤＲＡＭに見出されるような高容量性プリチャージ式書き込み信号ラインを用いて本発明の特徴を他のメモリ装置でも実施することはできる。
図１の前端ならびに他の現存の書き込みデータ・パス前端とは異なり、本発明による前端１００は、ブロック書き込みサイクルの最初のブロック書き込みの後に大域Ｉ／Ｏラインを連続的にパルス化する必要性を回避することによって多数の連続的なブロック書き込みサイクルにとって必要な余分なワット損を排除する。代わりに、大域Ｉ／Ｏラインは安定した釣り合い状態に留まり、局所Ｉ／Ｏラインは引き続くブロック書き込み（すなわちＮＯＰ）サイクルを通じて最初のブロック書き込みサイクルの終わりでレール電圧に分割されたままとなる。最後のブロック書き込みサイクルが完了したならば、前端１００は図１に関連して先に説明したように正規の動作に戻る。
【００１７】
前端１００は制御信号を受信し、バッファ作用を与えるようになっている制御ラッチおよびコマンド・デコード・ロジック１０２、１０４からなる。これらの制御信号は、後にさらに説明するが、ＤＲＡＭセルにアクセスするために不通に用いられる、当業者にとって公知のロウ・カラム・ストローブ信号、書き込みイネーブル信号を含んでいる。アドレス選択ロジック１０６が入力アドレスを受け取って使用するための或る特定の局所書き込みドライバ１２０を選択する。たとえば、アドレス情報は、メモリ内の或る特定のアレイと、そのアレイ内のロウアドレスとを指定することができる。アドレス選択ロジック１０６からの情報は、局所Ｉ／Ｏ等化回路１２２を制御して大域、局所Ｉ／Ｏラインを釣り合わせるのにも用いられる。すなわち、アドレス選択ロジックからのイネーブル信号と一緒に用いるために或る特定の局所Ｉ／Ｏ等化回路が選ばれるのである。
【００１８】
データ入力回路１１０が設けてあって入力データ・ピンからの入力データを通し、また、１つまたはそれ以上のカラー・レジスタ１１２およびマスク・レジスタ１１４からの入力データも通すことができる。各データ・ピン（この実施例では、８つのピンが設けてある）毎に個々にデータ入力回路が設けてある。各データ入力回路１１０はデータを対応する大域書き込みドライバ回路１１８に与え、この回路はデータ・ストローブ回路１１６からの出力によって制御される。ブロック書き込み回路１９８がこれらのコンポーネントと一緒に作動して、後により詳しく説明するようにブロック書き込みを制御する。本発明の前端１００の構造全体の説明を簡単にするために、図２のトップレベル・ブロック図では詳しい信号記述は行わなかった。図２と関連して説明するブロックの各々をより詳しく説明することによって信号記述を持った特別の実施例を以下に説明する。特別な作動例に言及することによって前端１００の動作を次に説明する。
【００１９】
データ入力回路１１０（図３）は入力ピンｄｉｎｄからデータを受け取る。このデータ入力回路は、たとえば、８つのデータ入力のうちの１つを受け取る８つの回路のうちの１つであってもよい。入力ピンｄｉｎｄ（およびそのコンプリメントｄｉｎｄ＃）上のデータは入力信号ｄｉｎとしてクロック信号ｃｌｋｔ４上にラッチされる。多数のＮＯＲゲート１４２、１４４、１４６、１４８、１５２が接続してあって、入力信号ｄｉｎ、カラー・レジスタ１１２、マスク・レジスタ１１４からの入力および書き込み／ビット信号ｗｐｂを受け取るようになっている。したがって、データ入力回路１１０には２対のデータ・パスが設けられている。第１のパスは入力ピン（ｄｉｎｄ）からのマスクされたデータのために形成してある。このパスはデータ信号ｑおよびそのコンプリメント（ｑ＃）を出力する。第２のパスは、カラー・レジスタ１１２からのマスクされたデータのために形成してあり、ＮＯＲゲート１４８からのブロック書き込みデータ信号ｂｗｑおよびＮＯＲゲート１４６からのそのコンプリメントｂｗｑ＃を出力する。
【００２０】
制御信号はデータ入力回路１１０の出力ライン上にデータが置かれつつあるときとほぼ同時に切り替えられる。特に、各Ｉ／Ｏのための制御信号（ここでは、クロック信号ｃｌｋｔ４と関連した制御信号）は、ｃｌｋｔ４がローのとき、ローである。これらの信号（当業者にとって公知のｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓｆ信号を含み、図２に示してある）はコマンド・デコーダ・ロジック１０４に与えられ、たとえば、正規書き込みあるいはブロック書き込みいずれの書き込みが進行中であるかを知らせる。たとえば、或る特別の実施例において、１つの組み合わせの制御信号（ｒａｓ４＝０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４＝０、ｃｓ４＝１）は、正規書き込みサイクルが進行中であることを意味し、一方、第２の組み合わせの制御信号（ｒａｓ４＝０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４＝１、ｃｓ４＝１）はブロック書き込みサイクルを示す。コマンド・デコーダ・ロジック１０４は、制御信号入力の組み合わせに応じて、正規書き込みサイクル信号（ｎｗａｔｖ４）あるいはブロック書き込みサイクル信号（ｂｗａｔｖ４）を発生する。
【００２１】
遅延した正規書き込みサイクル（ｎｗａｔｖ６）、ブロック書き込みサイクル（ｂｗａｔｖ６）信号がデータ・ストローブ回路１１６（図７）に入力される。このデータ・ストローブ回路は、ブロック書き込み賦活信号（ｂｗａｔｖ６）あるいは正規書き込み賦活信号（ｎｗａｔｖ６）のいずれがコマンド・デコーダ・ロジック１０４から受け取られたかに応じて、ブロック書き込みストローブ信号（ｂｗ＿ｄｉｎｓｔｂ）あるいは正規データ・ストローブ信号（ｄｉｎｓｔｂ）のいずれかを発生する。データ・ストローブ回路１１６は、書き込みイネーブル（ｗｅ４）入力とＩ／Ｏイネーブル信号（ｄｑｍ４）も受け取る。これらは共にデータ・ストローブ回路を使用可能にするのに用いられる。説明の目的のために、特に断らない限り、ｄｑｍ４信号はサイクル毎に表明される（ローである）ものと仮定する。最後に、ブロック書き込みリセット信号（ｂｗｒｓｔ）がブロック書き込み回路１０８（図８）から入力される。各Ｉ／Ｏはそれ自体のブロック書き込みリセット信号（ｂｗｒｓｔ）を有する。説明の目的のために、ただ１つの書き込みリセット信号しか示してないが、当業者であれば、必要に応じて付加的なブロック書き込みリセット信号を発生するように適当な回路を付加することもできる。ブロック書き込みリセット信号は、後により詳しく説明するように、ブロック書き込みサイクル、すなわち、ＮＯＰサイクルでない次の最初のサイクルで発生させられることになる。データ・ストローブ回路１１６から出力されたストローブ信号は大域書き込みドライバ回路１１８に入力される。
【００２２】
大域書き込みドライバ回路１１８（図４）はデータ入力回路１１０の出力した２セットのデータ信号（すなわち、信号ｑ、ｑ＃、ｂｗｑ、ｂｗｑ＃）を受け取る。大域書き込み／ビット信号（ｗｐｂ＿ｇｉｏ）も大域書き込みドライバ回路に送られる。大域書き込み／ビット信号（ｗｐｂ＿ｇｉｏ）は、大域書き込み／ビット信号（ｗｐｂ）および書き込み／ビット・マスク・レジスタから発生させられる。ｗｐｂがローの場合、イネーブル＃信号はローとなり、大域書き込みドライバが使用可能となって書き込み動作を行える。ｗｐｂがハイの場合、Ｉ／Ｏマスク・レジスタの内容がイネーブル＃信号に通される。マスク・レジスタがロジック０を含む（ｗｐｂがハイである）場合、イネーブル＃がハイとなり、大域書き込みドライバがｑ、ｑ＃、ｂｗｑ、ｂｗｑ＃をすべてローにすることによって使用禁止となる。マスク・レジスタがロジック１を含む（ｗｐｂがハイである）場合、イネーブル＃がローとなり、大域書き込みドライバ回路が使用可能となり、書き込み動作が可能となる。本発明を説明するために、イネーブル＃信号は常時ローであると仮定する。
【００２３】
回路１１８は２セットの入力信号およびそれらのコンプリメントのための並列信号パスを包含する。クロック信号ｃｌｋｔ４がハイのときにはいつでも、バッファ作用を受けた入力信号ｑ、ｑ＃が再評価される。クロック信号ｃｌｋｔ４は外部クロック信号の正エッジによって作られた自己調時式正パルスである。ｃｌｋｔ４パルスが終了すると、ＳＲフリップフロップ１３４のＲ、Ｓ入力部がローとなり、次の正パルスｃｌｋｔ４までｄｉｎの状態を維持する。バッファ作用を受けた信号ｂｗｑ、ｂｗｑ＃は、カラー・レジスタ、マスク・レジスタの内容およびｗｐｂ信号が任意の書き込み動作あるいはブロック書き込み動作の充分前にロードされ、書き込み動作あるいはブロック書き込み動作を通じてそれらの状態を維持するので、ほぼ静的信号である。信号ｑおよびｑ＃は、ｄｉｎｓｔｂパルスがハイである全期間を通じて有効であり、安定していなければならない。同様に、ｂｗｑおよびｂｗｑ＃は、ｂｗ＿ｄｉｎｓｔｂがハイの全期間を通じて有効であり、安定していなければならない。
【００２４】
任意の書き込みサイクルの初めと終わりで、大域Ｉ／ＯラインＧＩＯ、ＧＩＯ＃は釣り合わされ、ＶＤＤまでプリチャージされる。正規書き込み中、ｄｉｎｓｔｂ上の正パルスは大域書き込みドライバ回路１１８に入力され、信号ｑ／ｑ＃で論理積され（ＡＮＤゲート１６６、１９０）、ＧＩＯあるいはＧＩＯ＃のいずれかに負パルスを生じさせる。たとえば、ｑ＝１、ｑ＃＝０のとき、ロジック１が書き込まれることになり、したがって、ＧＩＯ＃がローにストローブされる。同様に、ブロック書き込み中、ｂｗ＿ｄｉｎｓｔｂ上の正パルスは大域書き込みドライバ回路１１８に入力され、信号ｂｗｑ／ｂｗｑ＃で論理積され（ＡＮＤゲート１６０、１８４）、ＧＩＯあるいはＧＩＯ＃に負のパルスを生じさせる。たとえば、ｂｗｑ＝０、ｂｗｑ＃＝１の場合、ロジックゼロが書き込まれ、したがって、ＧＩＯがローにストローブされる。
【００２５】
当業者であれば、この機能を実行するのに用いられる特別のロジック・ゲートを変えても同じ結果を達成できることはわかるであろう。したがって、本発明がこの意味で制限されることはない。
大域書き込みドライバ回路１１８からの出力は多数の局所書き込みドライバ回路１２０（図５）のうちの１つによって受け取られる。アレイ選択信号（ａｒｒａｙ＿ｓｅｌおよびａｒｒａｙ＿ｓｅｌ＃）、アレイ書き込みイネーブル信号（ａｒｒａｙ＿ｗｅ）、カラムアドレス・タイミング制御信号（ｂｗａｔｖ８）およびブロック書き込みリセット制御信号（ｂｗｒｓｔ）を含む制御信号も局所書き込みドライバ回路１２０で受け取られて選択された局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃の表明を制御する。カラムアドレス・タイミング制御信号、ブロック書き込み制御信号およびブロック書き込みリセット信号は、すべて、ＡＮＤゲート２２０およびＯＲゲート２２２で結合されてＩ／Ｏ毎の局所リセット信号（ｒｓｔｉｏ）を生成する。たとえば、入力がすべてローのとき、 ｒｓｔｉｏ信号はローにされ、ＳＲフリップフロップ２２４、２４２がリセットするのを防ぐ。ＧＩＯがローにストローブされた場合、信号ｇｉｏ＿ｅｑがロジック０にラッチされる。ＧＩＯ＃がローにストローブされると、信号ｇｉｏ＿ｅｑ＃がロジック０にラッチされる。アレイ選択信号およびイネーブル信号は、局所Ｉ／Ｏラインの１つでパルスが発生するかどうかを決定する。
【００２６】
局所Ｉ／Ｏ等化回路１２２（図６）が局所Ｉ／Ｏラインを等化するために設けてある。この回路はアドレス選択ロジック１０６からアレイ書き込みイネーブル信号（ａｒｒａｙ＿ｗｅ）を受け取り、それを局所書き込みドライバ回路１２０（図５）から入力されたｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃信号と一緒に用いて局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃の等化を制御する。
正規書き込みサイクル中の動作
以下、正規書き込みサイクル（すなわち、メモリへの非ブロック書き込みサイクル）中の本発明による前端１００の動作を説明する。最初のクロック・サイクルで、局所アレイアドレスと局所アレイ内のロウアドレスが入力信号ピン上のアドレス選択ロジック１０６に与えられる。このアドレス情報は適当なタイミング、制御信号と結合されてアレイ制御信号ａｒｒａｙ＿ｓｅｌを発生する。このアレイ制御信号は局所書き込みドライバ回路１２０に入力されて読み出しあるいは書き込み動作のための局所アレイを選択する。特に、この選択は、局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃を１／２ＶＤＤ付近の釣り合い状態からＶＤＤの釣り合い状態まで動かすことによってこれらの局所Ｉ／Ｏラインに読み出しあるいは書き込み動作に対する準備を整えさせる。これは図５に示してあり、ここには局所書き込みドライバ回路１２０の１つの特別な実施例が示してある。信号ａｒｒａｙ＿ｓｅｌはハイを表明され、コンプリメント信号ａｒｒａｙ＿ｓｅｌ＃をローにさせる。ａｒｒａｙ＿ｓｅｌがハイに移行すると、ｇｉｏおよびｇｉｏ＃が共にハイとなり、ＳＲフリップフロップ２２４、２４２のｑ出力がローとなる。これはＡＮＤゲート２２８、２３６の出力をローに維持し、ＮＭＯＳトランジスタＱ６８、Ｑ７６をオフに保ち、ＯＲゲート２２６、２３４の出力をローにさせ、PMOSトランジスタＱ６６、Ｑ７４をオンにし、ＬＩＯ、ＬＩＯ＃の両方をＶＤＤに引っ張る。この動作は同期ＤＲＡＭ、ＳＧＲＡＭのバンク・ロウ賦活と同じである。
【００２７】
次のクロック・サイクルで、ＤＡＴＡターミナル（図２）上のデータはバッファ作用を受けたクロックパルスｃｌｋｔ４の正エッジ上の回路１１０内のデータによってバッファ作用を受け、ラッチされる。同時に、制御信号ｃｓ＃＝０、ｒａｓ＃＝１、ｃａｓ＃＝０、ｗｅ＃＝０、ｄｓｆ＝０およびバイト・イネーブル信号ｄｑｍがバッファ作用を受け、制御ラッチ回路１０２内のｃｌｋｔ４によってラッチされる。図３のｄｉｎｄのところの信号がｃｌｋｔ４クロックパルス中にローであったならば、ｑがロジック０に切り替わり、ｑ＃がロジック１に切り替わる。ｃｌｋｔ４クロックパルス中にｄｉｎｄのところの信号がハイであったならば、ｑがロジック１に切り替わり、ｑ＃がロジック０に切り替わる。同時に、ラッチされた制御信号ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓｆ４およびｄｑｍ４が切り替わる。信号ｄｑｍ４は先に述べたように能動ローＩ／Ｏ書き込み制御信号である。説明のために、この信号はすべてのサイクル中にローと表明される（すなわち、Ｉ／Ｏが使用可能とされる）ものと仮定する。制御信号ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４はｃｌｋｔ４がローのときにはいつでもローである。その結果、ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４はｃｌｋｔ４から遅れた能動ハイのパルス化信号となる。同時に、カラムアドレスがアドレス選択ロジック１０４によってラッチされる。
【００２８】
短時間後に、コマンド・デコード・ロジック１０４が入力制御信号としてｒａｓ４＝０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４＝０、ｃｓ４＝１を受け取る。この組み合わせは、正規書き込みサイクルが進行中であることを示す。正のパルスが正規書き込み信号ｎｗａｔｖ６上に発生させられ、データ・ストローブ回路１１６（図７）に与えられる。この信号はデータ・ストローブ回路１１６内で書き込みイネーブル信号ｗｅ４およびバイト・イネーブル信号ｄｑｍ４で論理積される（ゲート２５６、２６４において）。Ｉ／Ｏイネーブル信号ｄｑｍ４がｎｗａｔｖ６、ｗｅ４上の正パルスと同時に（ロー）と表明されるので、自己調時正パルスが正規書き込みデータ・ストローブ出力信号（ｄｉｎｓｔｂ）上に生じる。同時に、アドレス選択ロジック１０６が或る特定のアレイをアドレス指定するのに用いられる信号を発生する。
【００２９】
信号ラインｄｉｎｓｔｂ上のパルスは図４の大域書き込みドライバ回路１１８に入力され、信号ｑ、ｑ＃と共にＡＮＤゲート１６６、１９０に入力され、ＧＩＯあるいはＧＩＯ＃のいずれかに自己調時負パルスを生じさせる。ｑ＝１、ｑ＃＝０のとき、ＧＩＯ＃はローにストローブされる。
ＧＩＯあるいはＧＩＯ＃上の負のストローブは図５の局所書き込みドライバ回路１２０内のＳＲフリップフロップ２２４、２４２のうちの１つをセットする。これらのフリップフロップは反転出力ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃を有する。カラムアドレス・タイミング制御信号（ｃｏｌｕｍｎ＿ｏｆｆ）、ラッチされたブロック書き込み制御信号（ｂｗａｔｖ８）およびブロック書き込みリセット制御信号（ｂｗｒｓｔ）はすべてローであり、局所Ｉ／Ｏリセット信号（ｒｓｔｉｏ）をローにし、ＳＲフリップフロップ２２４、２４２がリセットするのを防ぐ。ＧＩＯ＃がローにストローブされた場合には、ｇｉｏ＿ｅｑがロジック０にラッチされる。ＧＩＯがローにストローブされると、ｇｉｏ＿ｅｑ＃がロジック０にラッチされる。
【００３０】
信号ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃は局所Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４３に入力される。こうして、NANDゲート２４３の出力がハイとなり、アレイ書き込みイネーブル信号ａｒｒａｙ＿ｗｅ（ハイと表明される）と共にNANDゲート２４４に入力される。これはノードｉｏｅｑをローとし、ノードｉｏｅｑ＃をハイとし、NMOS装置Ｑ８２およびPMOS装置Ｑ８４をオフにし、ＬＩＯ、ＬＩＯ＃をそれらの釣り合い状態から解放する。 ＬＩＯ、ＬＩＯ＃をそれらの釣り合い状態から解放することによって、ＬＩＯあるいはＬＩＯ＃のいずれかがローとされ、他方がＶＤＤに留まる。
同時に、局所書き込みドライバ回路１２０（図５）内のロジックゲートが、局所Ｉ／Ｏライン（ＬＩＯまたはＬＩＯ＃）がデータ書き込みのもくてきのためにローとされるべきときを決める。すなわち、ＧＩＯがローパルス化されていると仮定すれば、ＲＳフリップフロップ２２４をセットし、そのｑ出力をロジック１にし、ｑ＃出力（ｇｉｏ＿ｅｑ）をロジック０にする。ＧＩＯ＃にはなんら負のパルスが生じていないので、ＳＲフリップフロップ２４２のｑ出力はロジック０に留まり、ｑ＃はロジック１に留まる。また、アレイ選択信号ａｒｒａｙ＿ｓｅｌがロジック１であると仮定すると、アレイ書き込みイネーブル信号ａｒｒａｙ＿ｗｅがハイにされ、ＡＮＤゲート２２８の出力をハイにし、ＯＲゲート２２６の出力をハイにする。これはNMOS装置Ｑ６８をオンにし、PMOS装置Ｑ６６をオフにする（１つの特別な実施例では、Ｑ６６、Ｑ６８は両方とも５０ミクロン・トランジスタである）。ブロック書き込みイネーブル信号ｂｗａｔｖ８はローであり、ブロック書き込みドライバPMOSトランジスタＱ７０およびブロック書き込みドライバNMOSトランジスタＱ７２をオフに保つ（これらのトランジスタは、それぞれ、１００ミクロン装置、１３８ミクロン装置である）。こうして、ノードＬＩＯがもっぱらNMOSトランジスタＱ６８を介してローにされる。ＳＲフリップフロップ２４２のｑ出力がローに留まるので、ＡＮＤゲート２３６の出力がローとなり、ＯＲゲート２３４の出力がローになり、PMOS装置Ｑ７４をオンに保ち、NMOS装置Ｑ７６をオフに保つ。ｂｗａｔｖ８がローなので、NANDゲート２３８の出力がハイとなり、ブロック書き込みPMOSドライバ・トランジスタＱ７８をオフに保つ。ＡＮＤゲート２４０の出力がローであり、ブロック書き込みNMOSドライバ・トランジスタＱ８０をオフに保つ。こうして、ＬＩＯ＃はもっぱらPMOS装置Ｑ７４を介してハイに保持されたままとなる。同時に、正のパルスがカラム選択信号上に生成され、カラム選択パス・ゲートのゲートに送られる（図１）。
【００３１】
ＬＩＯ上の負のパルスはカラム・デコード・パス・ゲートＱ１−Ｑ４を経てビットライン・センス増幅器２４の交差結合されたセンス・ノードに送られる。ただ１つのカラムアドレスと関連させたカラム・パス・ゲートが賦活される（オンにされる）。ＬＩＯ上のパルスは、１つのビットライン・センス増幅器のラッチされたノードをそれらの逆の状態にはじくのに充分である。すなわち、ただ１つのカラムを駆動する局所Ｉ／Ｏライン駆動力が最小限に抑えられる。１つの特別な実施例で、ただ１つのカラムが駆動されるべき唯一のものであるときにただ１つの５０ミクロン・トランジスタが使用される。正規書き込みモード中、単一カラムが駆動される。後述するように、本発明の実施例は必要なときに（すなわち、ブロック書き込み時に）より大きい駆動力を得ることができる。
【００３２】
カラム選択信号上にパルスのトレーリングエッジが生じたときには、ｃｏｌｕｍｎ＿ｏｆｆ上の正パルスがアドレス選択ロジック１０６によって発生させられる。信号ｃｏｌｕｍｎ＿ｏｆｆは局所書き込みドライバ回路１２０（図５）に入力される。ブロック書き込み信号ｂｗａｔｖ８がローなので、ｃｏｌｕｍｎ＿ｏｆｆ上のパルスはＡＮＤゲート２２０の出力をハイにし、ＮＯＲゲート２５１の出力をローにし、これがＬＩＯリセット信号ｒｓｔｉｏをハイにし、ｇｉｏ＿ｅｑをハイに戻す。これはＡＮＤゲート２２８の出力をローにし、NMOS装置Ｑ６８をオフにし、ＯＲゲート２２６の出力をローにし、PMOS装置Ｑ６６をオンにする。したがって、PMOS装置Ｑ６６がＬＩＯをＶＤＤに戻し始める。信号ｇｉｏはｃｏｌｕｍｎ＿ｏｆｆパルスの前あるいはその最中にハイになる。同時に、ハイになったｇｉｏ＿ｅｑが局所Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４３の出力をローにし、NANDゲート２４４の出力をハイにする。これはノードｉｏｅｑをハイに引き、ｉｏｅｑ＃をローに引き、局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃を釣り合い状態に分路する。
【００３３】
これが正規書き込み動作を終了させ、ＧＩＯ、ＧＩＯ＃およびＬＩＯ、ＬＩＯ＃を釣り合いハイ状態にリセットする。上記ステップで述べた動作は引き続き正規書き込み動作が行われる場合には繰り返すことになる。
最初のブロック書き込みサイクル中の動作
以下、本発明による前端１００の、ブロック書き込みモードでの動作を説明する。初期ブロック書き込みサイクルを最初に説明する。ブロック書き込みサイクルの説明では、アレイ・ロウ選択動作が既に行われているものと仮定する。
最初のブロック書き込みサイクルの初めで、カラー・レジスタ１１２からのデータが図３に示す回路１１０におけるデータのｂｗｑ、ｂｗｑ＃出力に接続される。カラー・レジスタ１１２がロジック０を含んでいる場合には、ｂｗｑはロジック０であり、ｂｗｑ＃はロジック１である。カラー・レジスタ１１２がロジック１を含んでいる場合には、ｂｗｑはロジック１であり、ｂｗｑ＃はロジック０である。同時に、制御信号ｃｓ＃＝０、ｒａｓ＃＝１、ｃａｓ＃＝０、ｗｅ＃＝０、ｄｓｆ＝１およびバイト・イネーブル信号ｄｑｍがｃｌｋｔ４によってバッファ作用を受け、ラッチされ、制御信号ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓｆ４、ｄｑｍ４を切り替えさせる。ここで再び、信号ｄｑｍ４はアクティブ・ローＩ／Ｏ制御信号であり、説明のためにここでは、特に指示しない限りローと表明されるものと仮定する。制御信号ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４は、ｃｌｋｔ４がローであるときにはいつでもローである。同時に、ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４はｃｌｋｔ４から遅れたアクティブ・ハイのパルス化信号である。同時に、カラムアドレス・データがアドレス選択ロジック１０６によってラッチされる。
【００３４】
短時間後、コマンド・デコード・ロジック１０４が入力遅延制御信号としてｒａｓ４＝０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４＝１、ｃｓ４＝１を受け取る。この組み合わせは、ブロック書き込みサイクルが進行中であることを示している。コマンド・デコード・ロジック１０４はブロック書き込み賦活信号（ｂｗａｔｖ６）上に正のパルスを発生する。信号ｂｗａｔｖ６は、データ・ストローブ回路１１６（図７）において書き込みイネーブル信号ｗｅ４およびバイト・イネーブル信号ｄｑｍ４で論理積される。ｄｑｍ４がｂｗａｔｖ６、ｗｅ４上の正パルスと同時に（ロー）と表明されるので、自己調時正パルスがブロック書き込みデータ・ストローブ出力信号ｂｗ＿ｄｉｎｓｔｂ上に生じる。ｂｗ＿ｄｉｎｓｔｂ上の正パルスはリセット禁止ＲＳフリップフロップ２５２のセット入力部にフィードバックされる。このフリップフロップのセッティングで、リセット禁止ラッチがブロック書き込みリセット信号（ｂｗｒｓｔ）の受信によってリセットされるまでｂｗ＿ｄｉｎｓｔｂ信号が再発生するのを禁止する。ブロック書き込みサイクル、すなわち、ＮＯＰサイクルでない第１の次のサイクルで信号ｂｗｒｓｔが発生されることになる。
【００３５】
図８を参照して、ブロック書き込み賦活信号ｂｗａｔｖ６上の正ストローブもラッチされた信号ｂｗａｔｖ８をハイと表明させる。信号ｂｗａｔｖ８は、ブロック書き込みサイクル、すなわち、ＮＯＰサイクルでないコマンドが発行されるまでハイに留まる。同時に、アドレス選択ロジック１０６が、書き込まれるべきカラムアドレスをデコードするのに用いられる選択信号を発生する。カラム・デコーダからの８つの出力全部（カラム選択信号）が選択された局所アレイにある適切なカラム・デコード・パス・ゲートに送られる。
ｂｗ＿ｄｉｎｓｔｂ上のパルスは大域書き込みドライバ回路１１８（図４）に入力され、ＡＮＤゲート１６０、１８４においてｂｗｑ、ｂｗｑ＃で論理積され、ＧＩＯ、ＧＩＯ＃のいずれかに自己調時負パルスを生じさせる。ｂｗｑ＝０、ｂｗｑ＃＝１である場合、ＧＩＯはローにストローブされる。ｂｗｑ＝１、ｂｗｑ＃＝０である場合、ＧＩＯ＃はローにストローブされる。ＧＩＯまたはＧＩＯ＃上の負のストローブは図５の局所書き込みドライバ１２０に入力され、反転出力ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃を有する２つのＳＲフリップフロップ２２４、２４２のうちの１つをセットする。同時に、カラムアドレス・タイミング制御信号ｃｏｌｕｍｎ＿ｏｆｆがローとなり、ラッチされたブロック書き込み制御信号ｂｗａｔｖ８がハイとなり、ブロック書き込みリセット制御信号ｂｗｒｓｔがローとなる。したがって、ＡＮＤゲート２２０の出力がローとなり、ＬＩＯリセット信号ｒｓｔｉｏをローに保持し、ＳＲフリップフロップ２２４、２４２がリセットするのを防ぐ。ＧＩＯがローにストローブされた場合、ｇｉｏ＿ｅｑがロジック０にラッチされる。ＧＩＯ＃がローにストローブされた場合、ｇｉｏ＿ｅｑ＃がロジック０にラッチされる。
【００３６】
信号ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃は局所Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４３に入力される。したがって、NANDゲート２４３の出力がハイとなり、（ハイ）と表明されるアレイ書き込みイネーブル信号ａｒｒａｙ＿ｗｅで論理積される。これは、ノードｉｏｅｑをローにし、ｉｏｅｑ＃をハイにし、NMOS装置Ｑ８２、PMOS装置Ｑ８４をオフとし、ＬＩＯ、ＬＩＯ＃をそれらの釣り合い状態から解放する。ＬＩＯ、ＬＩＯ＃をそれらのクランプされた釣り合い状態から解放することによって、ＬＩＯ、ＬＩＯ＃のいずれか一方がローとなり、他方がＶＤＤに留まる。同時に、局所書き込みドライバ回路１２０内のロジックゲートが、データ書き込みの目的のためにＬＩＯ、ＬＩＯ＃のいずれかをローとすべきときを決定する。説明のために、ここでは、ロジック０が書き込まれるようになっていると仮定する。すなわち、ＧＩＯがローにパルス化されており、ＲＳフリップフロップ２２４（図５）をセットし、そのｑ出力をロジック１にし、ｑ＃出力（ｇｉｏ＿ｅｑ）をロジック０にする。ＧＩＯ＃になんら負のパルスが発生していないので、ＳＲフリップフロップ２４２のｑ出力はロジック０に留まり、ｑ＃出力はロジック１に留まる。ここでもまた、アレイ選択信号ａｒｒａｙ＿ｓｅｌがロジック１にあると仮定する。アレイ書き込みイネーブル信号ａｒｒａｙ＿ｗｅがハイとされ、ＡＮＤゲート２２８の出力をハイにし、ＯＲゲート２２６の出力をハイにする。これはNMOS装置Ｑ６８をオンにし、PMOS装置Ｑ６６をオフにする（これらの装置は共に５０ミクロン装置であってもよい）。ｇｉｏ＿ｅｑがローなので、NANDゲート２３０の出力はハイとなり、したがって、ブロック書き込みドライバPMOSトランジスタＱ７０がオフとなる（これは１００ミクロン・トランジスタであってもよい）。一方、ブロック書き込み制御信号ｂｗａｔｖ８がハイなので、ＡＮＤゲート２３２の出力はハイであり、ブロック書き込みドライバNMOSトランジスタＱ７２（１３８ミクロン装置であってもよい）をオンにする。したがって、ノードＬＩＯがNMOSトランジスタＱ６８、Ｑ７２の両方を通してローにされる。この付加的な駆動は、ブロック書き込みによって選択される付加的なカラムを書き込むのに必要である。ＳＲフリップフロップ２４２のｑ出力がローに留まっているので、ＡＮＤゲート２３６の出力はローとなり、ＯＲゲート２３４の出力がローとなり、PMOS装置Ｑ７４をオンに保ち、NMOS装置Ｑ７６をオフに保つ。ブロック書き込み制御信号ｂｗａｔｖ８がハイで、ｇｉｏ＿ｅｑ＃もハイなので、NANDゲート２３８の出力がローとなり、ブロック書き込みPMOSドライバ・トランジスタＱ７８をオンにする。この付加的な駆動は、ブロック書き込みによって選択される付加的なカラムを書き込むのに必要である。同時に、正のパルスがカラム選択信号に発生し、これはカラム・デコード・パス・ゲートのゲートに送られる。その結果、本発明の実施例は、単一カラム書き込みのための比較的低い駆動信号と、多重カラム書き込みのための比較的高い駆動信号とを得て、平均電力を節約できる。
【００３７】
ＬＩＯ上の負のパルスは、カラム選択パス・ゲートを経てビットライン・センス増幅器の交差結合センス・ノードに送られる。８つすべてのカラムアドレスと関連したカラム・パス・ゲートが賦活される（オンにされる）。ブロック書き込みドライバ・トランジスタ（Ｑ７０、Ｑ７２、Ｑ７８、Ｑ８０）の付加的な駆動強さが８つすべての選択されたビットライン・センス増幅器のラッチされたノードをそれらの逆の状態に移行させるに充分な駆動力、持続時間のパルスを与える。すなわち、本発明の特徴を使用するメモリは必要なときにのみ（すなわち、ブロック書き込みが進行中のときのみ）付加的な駆動力を与える。
ラッチされたブロック書き込みイネーブル信号ｂｗａｔｖ８がハイの場合（すなわち、ブロック書き込みサイクル中）、カラム選択パルスのトレーリングエッジが生じたとき、ｃｏｌｕｍｎ＿ｏｆｆはパルス化を阻止される。局所書き込みドライバ回路１２０（図５）に関して、ラッチされたブロック書き込みイネーブル信号ｂｗａｔｖ８はハイであるが、ブロック書き込みリセット信号ｂｗｒｓｔはローであり、したがって、ＬＩＯリセット信号ｒｓｔｉｏはハイ・パルスとならず、ＳＲフリップフロップ２２４、２４２がリセットすることはない。NMOS装置Ｑ６８、Ｑ７２はオンに留まり、したがって、PMOS装置Ｑ７４、Ｑ７８、それ故、ＬＩＯ、ＬＩＯ＃がそれぞれ差動状態に留まる。
【００３８】
これでいくつかのブロック書き込みサイクルのうちの最初のサイクルが完了する。ブロック書き込みデータ・ストローブ信号ｂｗ＿ｄｉｎｓｔｂは、ブロック書き込みすなわちＮＯＰ以外のサイクルが生じるまで、発生を禁じられている。このことは、引く続くブロック書き込みサイクルが生じている間、大域書き込みデータ・ラインＧＩＯ、ＧＩＯ＃になんら負のパルスが生じ得ないことを意味している。本質において、ＧＩＯおよびＧＩＯ＃は凍結されている。また、局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃はカラー・レジスタ１１２の内容に対応する差分信号状態にセットされている。ＬＩＯ、ＬＩＯ＃は、ブロック書き込みすなわちＮＯＰ以外のサイクルが生じるまで、この差動状態に維持されることになる。本質において、ＬＩＯ、ＬＩＯ＃が凍結されている。さらに、ブロック書き込みを行うには付加的な駆動力が使用される。
【００３９】
次のブロック書き込みサイクル中の動作
次のブロック書き込みサイクルについての前端１００の動作を以下に説明する。
まず、図３を参照して、次のブロック書き込みサイクルの初めで、カラー・レジスタ１１２からのデータがデータ入力回路１１０のｂｗｑ、ｂｗｑ＃出力になお送られる。カラー・レジスタ１１２がロジック０を含んでいる場合には、ｂｗｑがローで、ｂｗｑ＃がハイとなる。カラー・レジスタ１１２がロジック０を含んでいる場合、ｂｗｑがハイ、ｂｗｑ＃がローとなる。制御信号ｃｓ＃＝０、ｒａｓ＃＝１、ｃａｓ＃＝０、ｗｅ＃＝０、ｄｓｆ＝１およびＩ／Ｏイネーブル信号ｄｑｍはｃｌｋｔ４によってバッファ作用を受け、ラッチされ、制御信号ｃｓ４、ｒａｓ４、ｗｅ４、ｄｓｆ４およびｄｑｍ４を切り替えさせる。制御信号ｃｓ４、ｒａｓ４、ｗｅ４、ｄｓ４は、ｃｌｋｔ４がローのときにはいつでもローである。同時に、ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４がｃｌｋｔ４から遅れたアクティブ・ハイのパルス化された信号となる。同時に、カラムアドレスはアドレス選択ロジック１０６によってラッチされる。
【００４０】
短時間後、コマンド・デコード・ロジック回路１０４は、入力遅延制御信号として、ｒａｓ４＝０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４＝１、ｃｓ４＝１を受け取る。この組み合わせは、ブロック書き込みサイクルが進行中であることを示している。ブロック書き込み賦活信号ｂｗａｔｖ６に正のパルスが発生する。データ・ストローブ回路１１６（図７）に関連して、最初のブロック書き込みサイクル中にリセット禁止フリップフロップ２５２がセットされているので、ｄｉｎｓｔｂあるいはｂｗ＿ｄｉｎｓｔｂのいずれにもなんら賦活用パルスは生じない（ここでは、ｄｑｍ４＝０と仮定しており、当該Ｉ／Ｏがまだ使用可能であることを意味している）。ｄｉｎｓｔｂあるいはｂｗ＿ｄｉｎｓｔｂのいずれにもなんらパルスが生じない場合、ＧＩＯあるいはＧＩＯ＃のいずれにもパルスが生じない。また、制御信号ｃｓ＃、ｃａｓ＃、ｗｅ＃、ｄｓｆおよびｒａｓ＃のこの組み合わせは、ブロック書き込み回路１０８（図８）内のｒｓｔ信号を否定状態（ロー）に留まらせる。したがって、ブロック書き込み回路１０８内のｂｗａｂｔ８の状態はハイに維持される。
【００４１】
ＧＩＯあるいはＧＩＯ＃のいずれにもなんらパルスが生じないため、そして、ＬＩＯ、ＬＩＯ＃のリセットが禁じられていたため、ＬＩＯ、ＬＩＯ＃は、最初のブロック書き込みサイクルについて先に説明したように、差動状態に留まる。その結果、従来の設計のように付加的な電力が消散することはない。
ＬＩＯ、ＬＩＯ＃上の差分信号はカラム・デコード・パス・ゲートを経て８つ全部の選択されたビットライン・センス増幅器の交差結合したセンス・ノードに送られる。局所書き込みドライバ回路１２０内のブロック書き込みドライバ・トランジスタＱ７２、Ｑ６８がオンにされたままなので、ＬＩＯ、ＬＩＯ＃上の差分信号の信号強度は、８つすべてのビットライン・センス増幅器のラッチされたノードをそれらの逆の状態に移行させるのに充分である。すなわち、付加的なブロック書き込みサイクルのたび毎により大きな駆動力（正規書き込みサイクルと比較してのもの）が与えられる。
【００４２】
これで、いくつかのブロック書き込みサイクルのうちの２番目のサイクルが完了する。これ以降のすべてのブロック書き込みサイクルは別のサイクル（たとえば、正規サイクル）による干渉を受けることなく同様に行われる。
最初の後続サイクル中の動作
ブロック書き込みサイクルすなわちＮＯＰ以外の最初の後続サイクルについて回路１００の動作を以下に説明する。ブロック書き込み、すなわち、ＮＯＰでない最初のサイクルの初めで（説明のために、ここでは、正規書き込みサイクルと仮定してもよい）、ｄｉｎｄ、ｄｉｎｄ＃ターミナル上のデータはバッファ作用を受けたクロックパルスｃｌｋｔ４の正エッジ上のデータイン回路１１０（図３）によってバッファ作用を受け、ラッチされ、データイン回路１１０の正規書き込みデータ出力（ｑ、ｑ＃）を切り替えさせる。ｄｉｎｄのところの信号がｃｌｋｔ４クロックパルス中にローであったならば、ｑはロジック０に切り替わり、ｑ＃はロジック１に切り替わる。ｄｉｎｄのところの信号がｃｌｋｔ４クロックパルス中にハイであったならば、ｑはロジック１に切り替わり、ｑ＃はロジック０に切り替わる。同時に、制御信号ｃｓ＃＝０、ｒａｓ＃＝１、ｃａｓ＃＝０、ｗｅ＃＝０、ｄｓｆ＝０およびＩ／Ｏイネーブル信号ｄｑｍは制御ラッチ１０２内のｃｌｋｔ４によってバッファ作用を受け、ラッチされる。制御信号ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４は、ｃｌｋｔ４がローであるときにはいつでもローである。同時に、ｃｓ４、ｒａｓ４、ｃａｓ４、ｗｅ４、ｄｓ４はｃｌｋｔ４から遅れたアクティブ・ハイのパルス化された信号となる。同時に、ラッチされなかった制御信号ｃｓ＃＝０、ｒａｓ＃＝１、ｃａｓ＃＝０、ｗｅ＃＝０、ｄｓｆ＝０、ｄｑｍはブロック書き込み回路１０８内のロジックゲートに送られる。この組み合わせは、現在のサイクルがブロック書き込み、すなわち、ＮＯＰでないことを意味する。また、制御信号のこの組み合わせにより、ブロック書き込み回路１０８内のマスタ・リセット信号（ｒｓｔ）がハイになる。１つの特別な実施例では、信号ｒｓｔは、図８に示すようにNANDゲート２７０−２７４とＡＮＤゲート２７６を含む組み合わせロジックによって発生させられる。ｃｌｋｔ４上にクロックパルスが発生すると、Ｄフリップフロップ２８２が切り替わり、Ｉ／Ｏ特殊ブロック書き込みリセット信号ｂｗｒｓｔをハイパルス化する。この自己調時パルスはラッチされたブロック書き込み制御信号ｂｗａｔｖ８をロジック０にリセットして戻し、局所書き込みドライバ回路１２０内のブロック書き込みドライバ・トランジスタＱ７２をオフにする（図５）。ほぼ同時に、カラムアドレスがアドレス選択ロジック１０６によってラッチされる。
【００４３】
短時間後、コマンド・デコード・ロジック１０４が制御信号ｒａｓ４＝０、ｃａｓ４＝１、ｗｅ４＝１、ｄｓｆ４＝０、ｃｓ４＝１を受け取る。これらの制御信号は制御ラッチ１０２でラッチされている。この組み合わせは、正規書き込みサイクルが進行中であることを示している。正規書き込み信号ｎｗａｔｖ６に正のパルスが発生する。同時に、ブロック書き込みリセット信号ｂｗｒｓｔ＝１がデータ・ストローブ回路１１６（図７）内のＯＲゲート２５０の出力をハイにし、リセット禁止ＳＲフリップフロップ２５２をリセットする。これはブロック書き込みデータ・ストローブ信号（ｂｗ＿ｄｉｎｓｔｂ）の発生時に禁止状態を除去し、ｂｗ＿ｄｉｎｓｔｂを次のブロック書き込みサイクルで自由に表明させる。同時に、正規書き込み信号ｎｗａｔｖ６が書き込みイネーブル信号ｗｅ４およびＮＯＲゲート２６２の出力で論理積される。ブロック書き込み信号ｂｗａｔｖ６が表明されないので、ブロック書き込みデータ・ストローブ信号ｂｗ＿ｄｉｎｓｔｂはローに留まる。Ｉ／Ｏイネーブル信号ｄｑｍ４がｎｗａｔｖ６、ｗｅ４上の正パルスと一緒に（ロー）と表明されるので、自己調時正パルスは正規書き込みデータ・ストローブ出力信号ｄｉｎｓｔｂ上に生じる。
【００４４】
同時に、ｂｗｒｓｔ＝１が局所書き込みドライバ回路１２０（図５）に入力され、ＯＲゲート２２２の出力をハイにする。これはＳＲフリップフロップ２２４をリセットし、そのｑ＃出力（ｇｉｏ＿ｅｑ）をハイにし、そのｑ出力をローにする。これはＡＮＤゲート２２８の出力をローにし、NMOSプルダウン・トランジスタＱ６８をオフにする。ＯＲゲート２２６の出力がローにされ、PMOSプルアップ・トランジスタＱ６６をオンにし、ノードＬＩＯをＶＤＤに向かって引く。ｇｉｏ＿ｅｑがハイになると、局所Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４３の出力をローにし、これが、順次、等化信号ｉｏｅｑをハイにし、そのコンプリメントｉｏｅｑ＃をローにする。これはシャント・トランジスタＱ８２、Ｑ８４を賦活し、ＬＩＯ、ＬＩＯ＃を釣り合い状態に移行させる。このとき、アドレス選択ロジック１０６が選択信号を発生し、これらの選択信号が書き込まれるべきカラムアドレスをデコードするのに使用される。カラム・デコーダからの１つの出力（カラム選択信号）は局所アレイ内の適切なカラム・デコード・パス・ゲートに送られる。
【００４５】
正規書き込みデータ・ストローブ信号ｄｉｎｓｔｂ上のパルスは、大域書き込みドライバ回路１１８（図４）に入力され、信号ｑ、ｑ＃で論理積され、その結果、ＧＩＯあるいはＧＩＯ＃のいずれかに自己調時負パルスを生じさせる。ｑ＝０、ｑ＃＝１の場合、ＧＩＯはローにストローブされる。ｑ＝１、ｑ＃＝０の場合、ＧＩＯ＃がローにストローブされる。このときまでに、ｂｗｒｓｔ上の正パルスが終了し、ｂｗｒｓｔがローに戻される。
ＧＩＯあるいはＧＩＯ＃上の負のストローブは、局所書き込みドライバ回路１２０（図５）内の２つのＳＲフリップフロップ２２４、２４２の一方をセットする。これらのフリップフロップは反転出力ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃を有する。カラムアドレス・タイミング制御信号（ｃｏｌｕｍｎ＿ｏｆｆ）、ラッチされたブロック書き込み制御信号（ｂｗａｔｖ８）およびブロック書き込みリセット制御信号（ｂｗｒｓｔ）はすべてローとなり、局所Ｉ／Ｏリセット信号（ｒｓｔｉｏ）をローにし、ＳＲフリップフロップ２２４、２４２がリセットするのを防ぐ。ＧＩＯがローにストローブされた場合、ｇｉｏ＿ｅｑがロジック０にラッチされる。ＧＩＯ＃がローにストローブされると、ｇｉｏ＿ｅｑ＃がロジック０にラッチされる。
【００４６】
信号ｇｉｏ＿ｅｑ、ｇｉｏ＿ｅｑ＃は局所Ｉ／Ｏ等化回路１２２（図６）内のNANDゲート２４３に入力される。したがって、NANDゲート２４３の出力がハイとなり、（ハイ）と表明されるアレイ書き込みイネーブル信号（ａｒｒａｙ＿ｅｎ）で否定論理積される。これにより、ノードｉｏｅｑがローに移行し、ｉｏｅｑ＃がハイに移行し、NMOS装置Ｑ８２およびPMOS装置Ｑ８４をオフにし、ＬＩＯ、ＬＩＯ＃をそれらの釣り合い状態から解放する。ＬＩＯ、ＬＩＯ＃をそれらの釣り合い状態から解放するによって、ＬＩＯあるいはＬＩＯ＃のいずれか一方がローになることができ、他方がＶＤＤに留まる。同時に、局所書き込みドライバ回路１２０（図５）内のロジックゲートは、ＬＩＯあるいはＬＩＯ＃のいずれかをデータ書き込みのためにローにすべきときを決定する。説明のために、ここでは、ロジック０が書き込まれようとしていると仮定する。すなわち、ＧＩＯはローパルス化されており、ＲＳフリップフロップ２２４をセットし、そのｑ出力をロジック１に移行させ、そのｑ＃出力（ｇｉｏ＿ｅｑ）をロジック０に移行させる。ＧＩＯ＃上になんら負パルスが生じていないので、ＳＲフリップフロップ２４２のｑ出力はロジック０に留まり、ｑ＃出力はロジック１に留まる。ここでも、アレイ選択信号ａｒｒａｙ＿ｓｅｌがロジック１であると仮定する。アレイ書き込みイネーブル信号ａｒｒａｙ＿ｗｅはハイにされ、ＡＮＤゲート２２８の出力をハイに移行させ、ＯＲゲート２２６の出力をハイに移行させる。これにより、NMOS装置Ｑ６８がオンとなり、PMOS装置Ｑ６６がオフとなる。ブロック書き込みイネーブル信号ｂｗａｔｖ８がローとなり、ブロック書き込みドライバPMOSトランジスタＱ７０およびブロック書き込みドライバNMOSトランジスタＱ７２をオフに保持する。したがって、ノードＬＩＯはもっぱらNMOSトランジスタＱ６８（たとえば、５０ミクロン装置）を通じてローにされる。ＳＲフリップフロップ２４２のｑ出力がローに留まるので、ＡＮＤゲート２３６の出力がローとなり、ＯＲゲート２３４の出力がローとなり、PMOS装置Ｑ７４をオンにし、NMOS装置Ｑ７６をオフとする。ブロック書き込みイネーブル信号ｂｗａｔｖ８がローなので、NANDゲート２３８の出力がハイとなり、ブロック書き込みPMOSドライバ・トランジスタＱ７８をオフに保つ。ＡＮＤゲート２４０の出力がローとなり、ブロック書き込みNMOSドライバ・トランジスタＱ８０をオフに保つ。したがって、ＬＩＯ＃がもっぱらPMOS装置Ｑ７４を通してハイに保持されたままとなる。同時に、正パルスがコラム選択信号上に発生させられ、カラム・デコード・パス・ゲートのゲートに送られる。したがって、駆動力が、ブロック書き込みサイクル中に与えられていた付加的な駆動力から下方にシフトされる。
【００４７】
当業者には知られているように、ＬＩＯ上の負パルスはコマンド・デコード・パス・ゲートを経て１つのビットライン・センス増幅器の交差結合センス・ノードに送られる。たった１つのカラムアドレスと関連したカラム・パス・ゲートが賦活される（オンにされる）。ＬＩＯ上のパルスは、１つのビットライン・センス増幅器のラッチされたノードをそれらの逆の状態に移行させるのに充分である。
ブロック書き込み賦活信号ｂｗａｔｖ８が表明されない（すなわち、ロジック０にある）ので、カラム選択信号上にパルスのトレーリングエッジが生じたとき、ｃｏｌｕｍｎ＿ｏｆｆ上の正パルスがアドレス選択ロジック１０６によって発生させられる。信号ｃｏｌｕｍｎ＿ｏｆｆは局所書き込みドライバ回路１２０（図５）に入力される。ブロック書き込み賦活信号ｂｗａｔｖ８がローなので、ｃｏｌｕｍｎ＿ｏｆｆ上のパルスがＡＮＤゲート２２０の出力をパルスハイにし、これがＬＩＯリセット信号ｒｓｔｉｏをパルスハイにし、ＳＲフリップフロップ２２４をリセットし、ｇｉｏ＿ｅｑをハイに戻す。これにより、ＡＮＤゲート２２８の出力をローにし、NMOS装置Ｑ６８をオフにし、ＯＲゲート２２６の出力をローに移行させ、PMOS装置Ｑ６６をオンにする。したがって、PMOS装置Ｑ６６がＬＩＯをＶＤＤに戻し始める。同時に、ｇｉｏ＿ｅｑがハイになると、局所Ｉ／Ｏ等化回路１２２内のNANDゲート２４３の出力がローに移行し、NANDゲート２４４の出力がハイに移行する。これは、ノードｉｏｅｑをハイに引き、ｉｏｅｑ＃をローに引き、局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃を釣り合い状態にシャントする。
【００４８】
これで、多重ブロック書き込みサイクルすなわちＮＯＰサイクルに直接続く正規書き込み動作が完了する。大域、局所Ｉ／ＯラインＧＩＯ／ＧＩＯ＃、ＬＩＯ／ＬＩＯ＃は、ここで再び、釣り合いハイ状態にリセットされる。制御ロジック、書き込みデータ・パスの状態は、正規書き込みサイクルが始まったときに上述した最初の正規書き込みサイクルの直前の状態と同じである。
本発明の一実施例の動作が図９のタイミング図に示してある。特に、図９のタイミング図は、最初の書き込みサイクルに続いて４回のブロック書き込みサイクルが行われる動作シーケンスを示している。ブロック書き込みサイクル中、大域、局所Ｉ／Ｏラインは凍結される。次の非ブロック書き込みサイクル（ここでは、書き込みサイクル）の受領時、ブロック書き込みリセット信号ｂｗｒｓｔが発生させられ、データイン・ストローブ（ｄｉｎｓｔｂ）が発生させられ、大域、局所Ｉ／Ｏラインが解凍される。
【００４９】
上記の説明では、或る特定のＩ／Ｏがすべての書き込み動作およびブロック書き込み動作について使用可能となっていると仮定した。しかしながら、本発明はこの意味に限らない。事実、ブロック書き込みリセット回路１０８（図８）および局所書き込みドライバ回路１２０（図５）内のロジックは、或る特定のＩ／Ｏが使用禁止となったときにはいつでも、この事象が引き続くブロック書き込みサイクル中に生じたかどうかにかかわらず、局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃を無条件で釣り合い状態にリセットし、ＧＩＯ、ＧＩＯ＃上のパルスを再度使用可能とするように設計してある。代表的なケースが図１０のタイミング図に示してある。或る書き込みサイクルそしてそれに続く２回のブロック書き込みサイクルは、ローと表明されたＩ／Ｏイネーブル信号ｄｑｍで実行される（ここで、ｄｑｍ＝０であり、これは或るバイトによるＩ／Ｏの使用可能とすることを示すか、あるいは、他の形態のＩ／Ｏマスク制御器を有するメモリ装置（単数または複数）からの幅の共通な、たとえば、ｘ１６あるいはｘ３２である選択信号を示す）。これらのサイクル中の動作は先に説明した。３回目のブロック書き込みサイクルで、ｄｑｍは否定される（ハイ）。ブロック書き込み回路１０８（図８）に関連して、ノードｃｌｋがハイパルスであるとき、入力信号ｄｑｍ＿ｄ０はハイに移行し、ＤフリップフロップＩ４４をセットする。ノードｃｌｋはｂｗａｔｖ８＝１によって使用可能とされ、ｃｌｋｔ４がパルス化した後１つのゲート遅延をパルス化する。したがって、Ｉ／Ｏリセット信号ｂｗｒｓｔがハイに移行する。局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃のリセットならびに大域Ｉ／ＯラインＧＩＯ、ＧＩＯ＃を再度使用可能とすることは、ブロック書き込みサイクルすなわちＮＯＰサイクル以外の最初のサイクルの説明と一緒に先に説明した動作と同様に生じる。ただし、マスタ・ブロック書き込みイネーブル信号ｂｗａｔｂ８がリセットされることはない。こうして、ｂｗａｔｂ８は、ブロック書き込み動作のためにまだ使用可能とされる可能性のある他のＩ／Ｏと共有され得るが、本発明はこれに限定しない。別個のｂｗａｔｖ８を代わりに各特別なＩ／Ｏ制御信号ｄｑｍ毎に発生させてもよい。局所Ｉ／ＯラインＬＩＯ、ＬＩＯ＃のリセットは、選択されていないこのＩ／Ｏになんら書き込み動作が行われないので、必要となる。
【００５０】
図１０は、４回目のブロック書き込みサイクルで、ゼロのＩ／Ｏイネーブル制御信号ｄｑｍが再びローと表明されることを示している。このＩ／Ｏについての回路の動作は上記の初期ブロック書き込みサイクルについて説明したものと同様である。こうして、Ｉ／Ｏがブロック書き込みシーケンス中に選択から除かれない限り、高容量性大域、局所Ｉ／Ｏラインはいくつかのブロック書き込みサイクルのうちの最初のものを除くすべてで切り替えを阻止される。ブロック書き込みすなわちＮＯＰ以外のサイクルが生じるまでＩ／Ｏが選択されないままの場合、大域Ｉ／Ｏラインあるいは局所Ｉ／Ｏラインでは切り替えが起きず、電力が消散させられることはない。Ｉ／Ｏがブロック書き込みのシーケンス中に再度使用可能とされた場合、新しいブロック書き込みストローブ信号（ｂｗ＿ｄｉｎｓｔｂ）が発生する。大域、局所Ｉ／Ｏラインの制御に関する動作は最初のブロック書き込みサイクルについてのものと同様である。
【００５１】
当業者には明らかなように、本発明はその精神あるいはその本質的な特徴から逸脱することなく他の特殊な形態で具体化できる。したがって、本発明の開示内容は説明を意図したものであり、特許請求の範囲に記載した発明の範囲を限定するものではない。
【図面の簡単な説明】
【図１】  この図は、ブロック書き込み能力を有するダイナミック・ランダム・アクセス・メモリ装置のための従来の書き込みデータパスを示すブロック図である。
【図２】  この図は、本発明の一実施例による書き込みデータパスの前端を示すブロック図である。
【図３】  この図は、図２の前端で使用するためのデータ入力回路を示すブロック図である。
【図４】  この図は、図２の前端で使用するための大域書き込みドライバ回路を示すブロック図である。
【図５】  この図は、図２の前端で使用するための局所書き込みドライバ回路を示すブロック図である。
【図６】  この図は、図２の前端で使用するための局所Ｉ／Ｏ等化回路を示すブロック図である。
【図７】  この図は、図２の前端で使用するためのデータ・ストローブ回路を示すブロック図である。
【図８】  この図は、図２の前端で使用するためのブロック書き込み制御回路を示すブロック図である。
【図９】  この図は、第１実施例に従って作動するときの図２の前端で用いられる種々の信号のタイミングを示すタイミング図である。
【図１０】  この図は、第２実施例に従って作動するときの図２の前端で用いられる種々の信号のタイミングを示すタイミング図である。
【符号の説明】
１００・・・前端
１０２・・・制御ラッチ
１０４・・・コマンド・デコード・ロジック
１０６・・・アドレス選択ロジック
１１０・・・データ入力回路
１１２・・・カラー・レジスタ
１１４・・・マスク・レジスタ
１１６・・・データ・ストローブ回路
１１８・・・大域書き込みドライバ回路
１２０・・・局所書き込みドライバ回路
１３４・・・ＳＲフリップフロップ
１４２・・・ＮＯＲゲート
１４４・・・ＮＯＲゲート
１４６・・・ＮＯＲゲート
１４８・・・ＮＯＲゲート
１５２・・・ＮＯＲゲート
２２０・・・ＡＮＤゲート
２２２・・・ＯＲゲート
２２４・・・ＳＲフリップフロップ
２４２・・・ＳＲフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004559545.tif 000009
【図９】
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【図１０】
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