(57)【特許請求の範囲】
【請求項１】
少なくとも一のＩＣチップを実装して成る画像読み取り装置であって、
前記ＩＣチップは、
前記ＩＣチップ上に一列に形成された３つ以上の光電変換素子と、
前記光電変換素子の周囲に形成される第１の遮光膜と、
前記ＩＣチップのチップ端と前記第１の遮光膜との間に形成される第２の遮光膜と、
を有することを特徴とする画像読み取り装置。
【請求項２】
前記第１の遮光膜と前記第２の遮光膜とは同電位であることを特徴とする請求項１に記載の画像読み取り装置。
【請求項３】
前記第１の遮光膜と前記第２の遮光膜とが一体的に形成されることを特徴とする請求項２に記載の画像読み取り装置。
【請求項４】
前記第１の遮光膜は、前記光電変換素子それぞれの周囲に２列以上に形成されるコンタクトホールを有することを特徴とする請求項１〜請求項３のいずれかに記載の画像読み取り装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサ等のような光学情報を電気信号に変換する画像読み取り装置に関するものである。
【０００２】
【従来の技術】
画像読み取り装置は、図８に示すように、それぞれ光電変換素子が形成されたＩＣチップＫ1、Ｋ2、…、Ｋmを不図示の印刷配線ボート上に一列に配置実装して成る。これらの各ＩＣチップＫ1、Ｋ2、…、Ｋmから光電変換信号が順次出力され、Ａ／Ｄ変換器１００でデジタル信号に変換されて出力端子２００から外部へ出力される。各チップＫ1、Ｋ2、…、Ｋmとしては同一構成のＩＣチップを用いていた。
【０００３】
ところで、各ＩＣチップ内には、光電変換素子として複数のフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnが一列に形成されており、その模式的な上面図、断面図を図９の（イ）、（ロ）にそれぞれ示す。Ｐ型のサブストレート２１が各フォトダイオードＰＤ1、ＰＤ2、…、ＰＤnのアノードとなる。Ｎ型の領域２２が各フォトダイオードＰＤ1、ＰＤ2、…、ＰＤnのカソードとなる。絶縁膜２４上には、Ｎ型の領域２２の位置に開口部Ｗを設けた上で、アルミニウム等の金属配線２５が遮光膜として形成されている。
【０００４】
尚、隣接する２つのフォトダイオード間の配線幅Ｗ１は装置の分解能をいくらにするかによって決定される。また、各素子の特性を合わせるために同一のパターンを繰り返すようにしているので、両端の各フォトダイオードＰＤ1、ＰＤnのチップ端３０側の配線幅Ｗ２は、隣接する２つのフォトダイオード間の配線幅Ｗ１の１／２程になっている。
【０００５】
そして、従来は、スクライブ時にサブストレート２１と配線２５との短絡を防ぐために、チップ端３０からデザインルールで規定されたある一定の距離Ｗ３の間には遮光膜としての配線２５を含む全ての配線を形成しないようにしていた。
【０００６】
【発明が解決しようとする課題】
したがって、従来は、分解能を高くすればするほど、両端の各フォトダイオードＰＤ1、ＰＤnのチップ端３０側に形成される配線幅Ｗ２が細くなるので、両端の各フォトダイオードＰＤ1、ＰＤnには、他のフォトダイオードよりも斜め上方から光が漏れ込みやすいとともに、チップ側面の方向からも光が漏れ込みやすかった。
【０００７】
このように、両端のフォトダイオードと、他のフォトダイオードとで遮光条件が異なるので、たとえ全てのフォトダイオードに同じ光が入射されても、両端のフォトダイオードのカソード側の電圧が他のフォトダイオードのカソード側の電圧よりも大きく低下してしまい、信号レベルのばらつきが大きくなるという問題があった。
【０００８】
そこで、本発明は、各光電変換素子の信号レベルのばらつきを低減させることができるようにした画像読み取り装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、ＩＣチップ上に一列に形成された複数の光電変換素子を有する画像読み取り装置であって、両端の光電変換素子からチップ端までの間には、他の部分では配線が形成されないチップ端からの領域に配線が形成されている。この構成により、両端の光電変換素子と他の光電変換素子との遮光条件がほぼ等しくすることができる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。本発明の第１実施形態である画像読み取り装置を構成する各ＩＣチップの回路構成を図１を用いて説明する。
【００１１】
光電変換素子であるフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnのアノードはグランドに接続されており、一方、カソードはそれぞれ増幅用のｐチャネルのＭＯＳ型ＦＥＴＡ1、Ａ2、…、Ａnのゲートに接続されている。トランジスタＡ1、Ａ2、…、Ａnのソースにはそれぞれ定電流源Ｉ1、Ｉ2、…、Ｉnから一定の電流が供給されている。トランジスタＡ1、Ａ2、…、Ａnのドレインはグランドに接続されている。
【００１２】
バイアス電圧供給回路２は正の直流電圧を安定して出力する。バイアス電圧供給回路２から出力される電圧（以下、「バイアス電圧」と称する）は、スイッチング用のｐチャネルのＭＯＳ型ＦＥＴＢ1、Ｂ2、…、Ｂnのドレイン−ソース間を介してそれぞれフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnのカソードに印加される。
【００１３】
以上の構成において、トランジスタＢx（ｘ＝１、２、…、ｎ）が所定時間以上にわたってＯＮすると、フォトダイオードＰＤxには逆方向にバイアス電圧が印加され、所定量の電荷が蓄積される。尚、以下において、このことを「フォトダイオードＰＤxが初期化される」と称する。
【００１４】
また、トランジスタＢxがＯＮからＯＦＦに切り換わると、フォトダイオードＰＤxの初期化が解除され、蓄積された電荷が入射光に応じて放電することにより電流が流れるので、フォトダイオードＰＤxは入射光に応じた電圧を示すことになる。
【００１５】
また、トランジスタＣxがＯＮすることにより、フォトダイオードＰＤxのカソード側の電圧信号（以下、単に、「フォトダイオードＰＤxの信号」と称する）が、トランジスタＡxで構成されたソースフォロワ回路により増幅された後、出力回路５１により更なる増幅や波形整形などの処理がなされて端子ＴOUTから外部へ出力される（以下、このことを、「フォトダイオードＰＤxの信号が読み出される」と称する）。
【００１６】
制御回路５２は、フォトダイオードＰＤ1、ＰＤ2、…、ＰＤnの信号が順次出力されるように、トランジスタＣxを制御するとともに、フォトダイオードＰＤxの信号が読み出される毎に、フォトダイオードＰＤxが一旦初期化されるように、トランジスタＢxを制御する。
【００１７】
本発明の第２実施形態である画像読み取り装置を構成する各ＩＣチップの回路構成を図２を用いて説明する。光電変換素子であるフォトダイオードＰＤ1、…、ＰＤn、ＰＤ1’、…、ＰＤn’のアノードはグランドに接続されており、一方、それらのカソードはそれぞれ増幅用のｐチャネルのＭＯＳ型ＦＥＴＡ1、…、Ａn、Ａ1’、…、Ａn’のゲートに接続されている。
【００１８】
尚、フォトダイオードＰＤ1’、…、ＰＤn’は受光面が遮光されており、画像の読み取りには関与しないものであり、以下の説明において適宜「ダミーのフォトダイオード」と称する。これに対して、フォトダイオードＰＤ1、…、ＰＤnは受光面が遮光されておらず、画像を読み取るためのものであり、以下の説明において適宜「読み取り用のフォトダイオード」と称する。
【００１９】
トランジスタＡ1、…、Ａn、Ａ1’、…、Ａn’のソースにはそれぞれｐチャネルのＭＯＳ型ＦＥＴＤ1、…、Ｄn、Ｄ1’、…、Ｄn’のドレイン−ソース間を介して電源電圧に接続されている。尚、トランジスタＤ1、…、Ｄn、Ｄ1’、…、Ｄnのゲートはグランドに接続されており、トランジスタＡ1、…、Ａn、Ａ1’、…、Ａn’のソースには一定の電流が供給される。
【００２０】
トランジスタＡ1…、Ａn、Ａ1’、…、Ａn’のドレインはそれぞれｎチャネルのＭＯＳ型ＦＥＴＥ1、…、Ｅn、Ｅ1’、…、Ｅnのドレイン−ソース間を介してグランドに接続されている。尚、最初の読み取り用のフォトダイオードＰＤ1の信号を読み出す直前から最後のフォトダイオードＰＤnの信号の読み出しを完了するまでの間のみ、トランジスタＥ1、…、Ｅn、Ｅ1’、…、ＥnがＯＮするように、ロジック回路１によって制御することによって、消費電力を低減させている。
【００２１】
バイアス電圧（バイアス電圧供給回路２から出力される安定した直流電圧）は、スイッチング用のｐチャネルのＭＯＳ型ＦＥＴＢ1、…、Ｂn、Ｂ1’、…、Ｂn’のドレイン−ソース間を介してそれぞれフォトダイオードＰＤ1、…、ＰＤn、ＰＤ1’、…、ＰＤn’のカソードに印加される。トランジスタＢ1、…、Ｂn、Ｂ1’、…、Ｂn’のゲートにはそれぞれシフトレジスタ３の端子Ｍ1、…、Ｍn、Ｍ1’、…、Ｍn’から出力される信号が与えられている。
【００２２】
トランジスタＡ1、Ａ2、…、Ａnのソースはそれぞれスイッチング用のｐチャネルのＭＯＳ型ＦＥＴＣ1、Ｃ2、…、Ｃnのドレイン−ソース間を介してｎチャネルのＭＯＳ型ＦＥＴ４−１のゲートに共通に接続されている。トランジスタＡ1’、Ａ2’、…、Ａn’のソースはそれぞれスイッチング用のｐチャネルのＭＯＳ型ＦＥＴＣ1’、Ｃ2’、…、Ｃn’のドレイン−ソース間を介してｎチャネルのＭＯＳ型ＦＥＴ４−２のゲートに共通に接続されている。
【００２３】
トランジスタＣ1、…、Ｃn、Ｃ1’、…、Ｃn’のゲートにはそれぞれシフトレジスタ３の端子Ｏ1、…、Ｏn、Ｏ1’、…、Ｏn’から出力される信号が与えられている。トランジスタ４−１、４−２のソースはそれぞれ定電流源５−１、５−２を介してグランドに接続されている。トランジスタ４−１、４−２のドレインは電源電圧に接続されている。
【００２４】
バッファアンプ６−１及び６−２は演算増幅器の出力を反転入力端子（−）に帰還した構成であり、バッファアンプ６−１、６−２の入力側（演算増幅器の非反転入力端子（＋））はそれぞれトランジスタ４−１、４−２のソースに接続されている。
【００２５】
すなわち、読み取り用のフォトダイオードＰＤx（ｘ＝１、２、…、ｎ）の信号はそれぞれトランジスタＡxを用いて構成されたソースフォロワ回路及びトランジスタ４−１を用いて構成されたソースフォロワ回路を介してバッファアンプ６−１に入力されている。また、ダミーのフォトダイオードＰＤx’の信号はトランジスタＡx’を用いて構成されたソースフォロワ回路及びトランジスタ４−２を用いて構成されたソースフォロワ回路を介してバッファアンプ６−２に入力されている。
【００２６】
バッファアンプ６−１の出力側（演算増幅器の出力端子）は抵抗Ｒ1を介して演算増幅器７の反転入力端子（−）に、バッファアンプ６−２の出力側は抵抗Ｒ2を介して演算増幅器７の非反転入力端子（＋）に、それぞれ接続されている。
【００２７】
演算増幅器７の非反転入力端子（＋）には、ＩＣチップの端子ＴREFに外部から入力される直流の基準電圧が抵抗Ｒ3を介して印加されている。演算増幅器７の出力端子は、抵抗Ｒ4を介して演算増幅器７の反転入力端子（−）に接続されるとともに、演算増幅器８の非反転入力端子（＋）に接続されている。
【００２８】
演算増幅器８の反転入力端子（−）には、抵抗Ｒ5を介して演算増幅器８の出力端子が接続されているとともに、端子ＴREFに外部から入力される基準電圧が抵抗Ｒ6を介して印加されている。
【００２９】
バッファアンプ９は演算増幅器の出力を反転入力端子（−）に帰還した構成であり、バッファアンプ９の入力側には、コンデンサ１０を介して演算増幅器８の出力端子が接続されるとともに、外部から基準電圧を入力するための端子ＴREFとグランドとの間に直列に接続された抵抗Ｒ7、Ｒ8同士の接続点にスイッチ１１を介して接続されている。
【００３０】
尚、スイッチ１１は、例えば、アナログスイッチで構成されており、最初の読み取り用のフォトダイオードＰＤ1の信号を読み出す前に所定の期間だけＯＮするように、ロジック回路１によって制御される。
【００３１】
バッファアンプ９の出力はスイッチ１２を介してＩＣチップの端子ＴOUTから外部に出力される。尚、スイッチ１２は、例えばアナログスイッチで構成されており、最初の読み取り用のフォトダイオードＰＤ1の信号を読み出す直前から最後のフォトダイオードＰＤnの信号の読み出しを完了するまでの間のみＯＮするように、ロジック回路１によって制御される。
【００３２】
ロジック回路１は、ＩＣチップの端子ＴCLKに外部から入力されるクロック信号ＣＬＫ、及び、ＩＣチップの端子ＴSIに外部から入力されるスタートトリガ信号ＳＴとを入力している。尚、各ＩＣチップに入力されるクロック信号ＣＬＫは共通である。そして、ロジック回路１は、入力するクロック信号ＣＬＫとスタートトリガ信号ＳＴとに基づいて、トランジスタＥx、並びに、スイッチ１１及び１２を前述したように制御する。
【００３３】
ＩＣチップの端子ＴSIに入力されるスタートトリガ信号ＳＴ、及び、ＩＣチップの端子ＴCLKに入力されるクロック信号ＣＬＫは、ロジック回路１を通して、シフトレジスタ３にも入力されている。シフトレジスタ３は、図３に示すように、スタートトリガ信号ＳＴの立ち上がり後、クロック信号ＣＬＫの２回目以降の立ち下がりエッジに同期して、クロック信号ＣＬＫの１周期に等しいパルス幅をもつ負のパルスを端子Ｏ1、Ｏ2、…、Ｏnから順次出力する。尚、シフトレジスタ３の端子Ｏ1’、Ｏ2’、…、Ｏn’からはそれぞれ端子Ｏ1、Ｏ2、…、Ｏnから出力される信号と同じ信号が出力される。
【００３４】
これにより、時刻ｔ3〜ｔ5の間にトランジスタＣ1及びＣ1’がＯＮし、時刻ｔ5〜ｔ7の間にトランジスタＣ2及びＣ2’がＯＮし、…というように、トランジスタＣ1及びＣ1’、トランジスタＣ2及びＣ2’、…、トランジスタＣn及びＣn’が順次クロック信号ＣＬＫの１周期だけＯＮとなって、読み取り用のフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnの信号が順次トランジスタ４−１のゲートに導かれるとともに、ダミーのフォトダイオードＰＤ1’、ＰＤ2’、…、ＰＤn’の信号が順次トランジスタ４−２のゲートに導かれる。
【００３５】
また、シフトレジスタ３は、図３に示すように、スタートトリガ信号ＳＴの立ち上がり後のクロック信号ＣＬＫの３回目以降の立ち上がりエッジに同期して、クロック信号ＣＬＫの１周期に等しいパルス幅をもつ負のパルスを端子Ｍ1、Ｍ2、…、Ｍnから順次出力する。
【００３６】
これにより、時刻ｔ4〜ｔ6の間にトランジスタＢ1がＯＮし、時刻ｔ6〜ｔ8の間にトランジスタＢ2がＯＮし、…というように、トランジスタＢ1、Ｂ2、…、Ｂnが順次クロック信号ＣＬＫの１周期だけＯＮとなって、フォトダイオードＰＤ1、ＰＤ2、…、ＰＤnが順次初期化される。
【００３７】
このため、例えば最初の読み取り用のフォトダイオードＰＤ1について見ると、トランジスタＣ1が時刻ｔ2〜ｔ4の間にＯＮして信号が読み出されるが、時刻ｔ3〜ｔ4の間（すなわち、読み出し期間の後半）にはトランジスタＢ1もＯＮして初期化されるので、時刻ｔ2〜ｔ3の間（すなわち、読み出し期間の前半）に読み出された信号のみが有効となる。同様に、他の読み取り用のフォトダイオードＰＤ2、ＰＤ3、…、ＰＤnについても、読み出し期間の前半に読み出された信号のみが有効となる。
【００３８】
また、シフトレジスタ３は、図３に示すように、スタートトリガ信号ＳＴの立ち上がり後のクロック信号ＣＬＫの立ち下がりエッジに同期して、クロック信号ＣＬＫの１周期に等しいパルス幅をもつ負のパルスを端子Ｍ1’、Ｍ2’、…、Ｍn’から順次出力する。
【００３９】
これにより、時刻ｔ1〜ｔ3の間にトランジスタＢ1’がＯＮし、時刻ｔ3〜ｔ5の間にトランジスタＢ2’がＯＮし、…というように、トランジスタＢ1’、Ｂ2’、…、Ｂn’が順次クロック信号ＣＬＫの１周期だけＯＮとなって、ダミーのフォトダイオードＰＤ1’、ＰＤ2’、…、ＰＤn’が順次初期化される。
【００４０】
また、シフトレジスタ３の端子Ｅから出力される信号は、ＩＣチップの端子ＴSOから外部に出力され、次のＩＣチップの端子ＴSIに入力される、すなわち、次のＩＣチップにてスタートトリガ信号ＳＴとして用いられる。このため、シフトレジスタ３は、本ＩＣチップの最後の読み取り用のフォトダイオードＰＤnの信号の読み出しと次のＩＣチップの最初の読み取り用のフォトダイオードの信号の読み出しとが干渉しないように、適切なタイミングで端子Ｅから正のパルスを１つ出力する。
【００４１】
以上の構成により、読み取り用のフォトダイオードＰＤxの信号と、対応するダミーのフォトダイオードＰＤx’の信号との差分が出力されるので、ＩＣチップ内及び各ＩＣチップ間でフォトダイオードの信号レベルに製造ばらつきがあったとしても、このばらつきは打ち消し合わされ、読み出される信号レベルが第１実施形態の回路に比べてより均一なものとなる。
【００４２】
上記各実施形態の画像読み取り装置を構成する各ＩＣチップの読み取り用のフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnに係わる部分の上面図、断面図を図４の（イ）、（ロ）にそれぞれ示す。各フォトダイオードＰＤ1、ＰＤ2、…、ＰＤnのカソードとなるＮ型の領域２２の周囲に形成されたＰ+型のコンタクト領域２３を介して、各フォトダイオードＰＤ1、ＰＤ2、…、ＰＤnのアノードとなるＰ型のサブストレート２１をグランドに接続するためのアルミニウム等の金属配線２５が絶縁膜２４上に形成されている。配線２５には、Ｎ型の領域２２に光を入射させるための開口部Ｗが設けられている。
【００４３】
そして、両端の各フォトダイオードＰＤ1、ＰＤnのチップ端３０側には、その端面がチップ端３０と一致する配線２６が配線２５と一体的に形成されている。すなわち、両端の各フォトダイオードＰＤ1、ＰＤnのチップ端３０側には、チップ端３０にまで配線が形成されている。
【００４４】
これにより、読み取り用のフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnに関して、両端の各フォトダイオードＰＤ1、ＰＤnとチップ端３０との間が配線２６で遮光されることになる。よって、両端のフォトダイオードＰＤ1、ＰＤnへの斜め上方からの光の漏れ込みが少なくなるとともに、横方向から入射した光が両端のフォトダイオードＰＤ1、ＰＤnに到達しにくくなり、両端のフォトダイオードと他のフォトダイオードとの遮光条件がほぼ等しくなるので、信号レベルのばらつきを低減させることができるようになる。
【００４５】
尚、図４では、上述したように、配線２５と配線２６とを一体的に形成するとともに、配線２６をチップ端３０にまで引き延ばして形成している。このようにすると、スクライブ時にサブストレート２１と配線２５とが短絡する可能性があるが、図４では、サブストレート２１と配線２５とが同電位であるので、問題はない。
【００４６】
これに対して、サブストレート２１と配線２５とが異なる電位である場合には、図５に示すように、両端の各フォトダイオードＰＤ1、ＰＤnのチップ端３０側に形成されている配線幅に比して十分に小さい隙間Ｇを配線２５と配線２６との間に設けた上で、配線２６をチップ端３０にまで形成してもよいし、あるいは、図６に示すように、配線２６をチップ端３０にまでは形成しないが、デザインルールの規定により他の配線が形成されない、チップ端から距離Ｗ３までの領域にも形成するようにした上で、配線２５と配線２６とを一体的に形成してもよい。
【００４７】
尚、配線２６は、チップ端３０に沿って両端の各フォトダイオードＰＤ1、ＰＤnの近傍にだけ形成しておいてもよいし、あるいは、チップ端３０の全域に沿って形成しておいてもよい。また、サブストレート２１と配線２５とが同電位である場合であっても、図５や図６に示したように配線２６を形成してもよい。
【００４８】
また、ダミーのフォトダイオードＰＤ1’、ＰＤ2’、…、ＰＤn’についても、読み取り用のフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnと同様に、両端の各フォトダイオードとチップ端との間が遮光されるようにしておけば、両端のフォトダイオードと他のフォトダイオードとの遮光条件がほぼ等しくなるので、信号レベルのばらつきをより一層低減させることができるようになる。
【００４９】
その他には、図４に示すように、各読み取り用のフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnのアノードとなるＰ型のサブストレート２１と配線２５とのコンタクトホールＨを、読み取り用のフォトダイオードＰＤ1、ＰＤ2、…、ＰＤnを囲むように一列に所定の間隔を設けて絶縁膜２４に形成しておけば、各読み取り用のフォトダイオードに自身の開口部以外の開口部から入射してくる光がコンタクトホールＨに入り込んだ配線材によって遮られるので、各読み取り用のフォトダイオードの遮光条件がより等しくなり、信号レベルのばらつきをより一層低減させることができるようになる。
【００５０】
また、図７に示すように、各列の隣接する２つのコンタクトホール間に他の列のコンタクトホールが存在するように、コンタクトホールを２列以上（図７では２列）に形成しておけば、各フォトダイオードに自身の開口部以外の開口部から入射してくる光がより確実に遮られるようになるので、より一層効果的である。
【００５１】
また、各ダミーのフォトダイオードのアノードと配線とのコンタクトホールについても、上述したように形成しておけば、各ダミーのフォトダイオードの遮光条件がより等しくなり、信号レベルのばらつきをより一層低減させることができるようになる。
【００５２】
尚、本発明は、上記実施形態に限定されるものではない。例えば、ダミーのフォトダイオードについては、設けなくてもよいし、また、設けるとしても、各読み取り用のフォトダイオードに対して共通に１つだけ設け、各読み取り用のフォトダイオードの信号と、ダミーのフォトダイオードの信号との差分をとって出力するようにしてもよい。このようにすれば、構成が簡略化されるので、小型化及び低廉化が促進される。
【００５３】
但し、読み取り用のフォトダイオードと同じ個数だけダミーのフォトダイオードを設けることにより、各読み取り用のフォトダイオード毎にダミーのフォトダイオードを近接させて配置することができるようになり、各読み取り用のフォトダイオードの信号と、近接するダミーのフォトダイオードの信号との差分をとって出力することにより、素子の特性のばらつきに起因した、同じＩＣチップ内における信号レベルのばらつきを低減させることができる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、画像読み取り装置を構成する各チップに一列に形成された複数の光電変換素子について、両端の光電変換素子と他の光電変換素子との遮光条件がほぼ等しくなるので、各光電変換素子の信号レベルのばらつきを低減させることができるようになる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態である画像読み取り装置を構成する各ＩＣチップの回路構成を示す図である。
【図２】  本発明の第２実施形態である画像読み取り装置を構成する各ＩＣチップの回路構成を示す図である。
【図３】  本発明の第２実施形態である画像読み取り装置を構成する各ＩＣチップにおける各部の信号のタイミングチャートである。
【図４】  本発明の第１及び第２実施形態である画像読み取り装置を構成する各ＩＣチップの構造を示す図である。
【図５】  本発明の第１及び第２実施形態である画像読み取り装置を構成する各ＩＣチップの別の構造を示す図である。
【図６】  本発明の第１及び第２実施形態である画像読み取り装置を構成する各ＩＣチップのさらに別の構造を示す図である。
【図７】  本発明の第１及び第２実施形態である画像読み取り装置を構成する各ＩＣチップのさらに別の構造を示す図である。
【図８】  画像読み取り装置の概略構成を示す図である。
【図９】  画像読み取り装置を構成する各ＩＣチップの従来の構造を示す図である。
【符号の説明】
１    ロジック回路
２    バイアス電圧供給回路
３    シフトレジスタ
４−１、４−２    ｎチャネルのＭＯＳ型ＦＥＴ
５−１、５−２    定電流源
６−１、６−２    バッファアンプ
７、８    演算増幅器
９    バッファアンプ
１０    コンデンサ
１１、１２    スイッチ
２１    Ｐ型のサブストレート
２２    Ｎ型の領域
２３    Ｐ+のコンタクト領域
２４    絶縁膜
２５、２６    配線（遮光膜）
３０    チップ端
Ａ1、…、Ａn、Ａ1’、…、Ａn’    ｐチャネルのＭＯＳ型ＦＥＴ
Ｂ1、…、Ｂn、Ｂ1’、…、Ｂn’    ｐチャネルのＭＯＳ型ＦＥＴ
Ｃ1、…、Ｃn、Ｃ1’、…、Ｃn’    ｐチャネルのＭＯＳ型ＦＥＴ
Ｄ1、…、Ｄn、Ｄ1’、…、Ｄn’    ｐチャネルのＭＯＳ型ＦＥＴ
Ｅ1、…、Ｅn、Ｅ1’、…、Ｅn’    ｎチャネルのＭＯＳ型ＦＥＴ
ＰＤ1、…、ＰＤn    読み取り用のフォトダイオード
ＰＤ1’、…、ＰＤn’    ダミーのフォトダイオード
Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、Ｒ7、Ｒ8    抵抗
Ｇ    隙間
Ｈ    コンタクトホール
Ｗ    開口部
【図１】
0004408547.tif 000002
【図２】
0004408547.tif 000003
【図３】
0004408547.tif 000004
【図４】
0004408547.tif 000005
【図５】
0004408547.tif 000006
【図６】
0004408547.tif 000007
【図７】
0004408547.tif 000008
【図８】
0004408547.tif 000009
【図９】
0004408547.tif 000010