(57)【特許請求の範囲】
【請求項１】
任意のミラー比をもつカレントミラーと、
前記カレントミラーの参照電流が流れる第１のトランジスタと、
前記カレントミラーの複製電流が流れる第２のトランジスタと、
前記第1及び第２のトランジスタのゲート端子に電圧を印可する制御回路を備え、
前記第1及び第２のトランジスタのソース端子は共通の固定電位に接続され、前記制御回路は２つの電圧入力端子を有することを特徴とするバイアス回路。
【請求項２】
請求項１記載のバイアス回路であって、
前記制御回路は、前記第２のトランジスタのドレイン端子を利用して、前記第1のトランジスタのゲート端子電圧を制御することを特徴とする。
【請求項３】
請求項２記載のバイアス回路であって、
前記制御回路は、前記第２のトランジスタのゲート端子とドレイン端子を実質的に接続し、前記第２のトランジスタのドレイン端子電圧を監視して、前記第1のトランジスタのゲート端子電圧を制御することを特徴とする。
【請求項４】
請求項２記載のバイアス回路であって、
前記制御回路は、前記カレントミラーの複製電流と前記第２のトランジスタの電流を比較することにより、前記第１のトランジスタのゲート端子電圧を制御することを特徴とする。
【請求項５】
請求項２記載のバイアス回路であって、
前記制御回路は、前記第１のトランジスタのゲート端子電圧と前記第２のトランジスタのゲート端子電圧の電位差が前記第１の電圧と前記第２の電圧の電位差に等しくなり、かつ、前記第２のトランジスタが前記カレントミラーの複製電流と等しい電流を流すように、前記第１のトランジスタのゲート端子電圧を制御することを特徴とする。
【請求項６】
請求項２記載のバイアス回路であって、
前記制御回路は、
第1の電圧が入力される第1の電圧入力端子と、第２の電圧が入力される第２の電圧入力端子を有し、
前記第１のトランジスタと前記第２のトランジスタのゲート端子の電位差が前記第1の電圧と前記第２の電圧の電位差に等しくなり、かつ、前記第２のトランジスタが前記カレントミラーの複製電流と等しい電流を流すように、前記第１のトランジスタのゲート端子電圧を制御することを特徴とする。
【請求項７】
請求項６記載のバイアス回路であって、
前記制御回路は、
電源と固定電位間に直列接続された第５及び第７のトランジスタと、
電源と固定電位間に直列接続された第６及び第８のトランジスタを有し、
前記第５のトランジスタと前記第７のトランジスタの接続点は前記第２のトランジスタのゲート端子に接続され、前記第６のトランジスタと前記第８のトランジスタの接続点は前記第１のトランジスタのゲート端子に接続され、前記第５及び第６のトランジスタは、前記第２のトランジスタのドレイン端子電圧を基に電流を生成することを特徴とする。
【請求項８】
請求項７記載のバイアス回路であって、
前記第１及び第２のトランジスタは第１の導電型であり、前記第５、６，７及び８のトランジスタは第２の導電型であることを特徴とする。
【請求項９】
請求項６記載のバイアス回路であって、
前記制御回路は、
２つの差動信号を比較して電圧を出力する差動増幅器を備え、
該差動増幅器は、
前記第１の電圧と前記第２の電圧を第１の差動信号して入力する入力端子と、
前記第２のドレイン端子電圧と前記差動増幅器の出力電圧を第２の差動信号として入力する入力端子を有し、
前記差動増幅器の出力端子は前記第１のトランジスタのゲート端子に接続されており、
前記第２のトランジスタのゲート端子とドレイン端子は接続されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧駆動型のトランジスタを使用した論理回路に係り、特にシステムＬＳＩなどで使用されるバイアス回路に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)回路によるシステムの１チップ化が急速に進み、これに伴い、アナログ回路の低電圧化への要求がますます高まっている。システムＬＳＩでは、デジタル回路は将来的に１．２Ｖあるいは１Ｖの電源電圧で動作するようにする必要があるとされており、アナログ回路もデジタル回路と同等の電源電圧で動作する必要がある。この場合、アナログ回路においては、ＭＯＳトランジスタのバイアス電流の設定とＭＯＳトランジスタの特性のばらつきがもたらす問題点が顕著になってくる。ＭＯＳトランジスタの特性のばらつきは製造プロセスのばらつきに起因する。ここで、ＭＯＳトランジスタの特性とは、βやＶthなどである。【０００３】
βは、β＝μＣoxW/Lで表現される。μ、Ｃox、Ｗ、Ｌは、それぞれ、ＭＯＳトランジスタの移動度、ゲート酸化膜の単位面積のキャパシタンス、ゲート長、ゲート幅である。ＶthはＭＯＳトランジスタの閾値電圧である。【０００４】
ここで、バイアス回路について説明する。バイアス回路は、アナログ回路の土台となるもので、回路の安定動作を保証する上で重要である。特に、高性能アナログ回路や低電圧動作回路を設計する際に重要となる。【０００５】
アナログ回路では、主に、飽和特性領域で動作するＭＯＳトランジスタを使用する。ＭＯＳトランジスタのオーバードライブ電圧Ｖodを、Ｖod＝Ｖgs−Ｖthと定義すると、アナログ回路において飽和特性領域で動作させるＭＯＳトランジスタのＶdsは、Ｖodよりも大きな値となるようにバイアス電圧を決定する。ここで、Ｖth、Ｖgs、Ｖdsは、それぞれ、ＭＯＳトランジスタの閾値電圧、ゲート−ソース間電圧、ドレイン−ソース間電圧である。【０００６】
ＣＭＯＳアナログ回路では、電源電圧間に飽和特性領域で動作するＭＯＳトランジスタを複数段接続して回路を構成するので、各電流パスのＭＯＳトランジスタのＶdsの合計は電源電圧の値と等しくなる。したがって、電源電圧が下がるにつれ、ＭＯＳトランジスタのＶodは小さく設定せざるを得なくなる。【０００７】
この理由について説明する。各ＭＯＳトランジスタの「Ｖodの上限」は、電源電圧と信号振幅により決定される。したがって、Ｖodが製造ばらつきや温度などにより変動する場合には、Ｖodの変動幅がＶodmin〜Ｖodmaxであるとすると（ＶodminはＶodの最小値、ＶodmaxはＶodの最大値）、Ｖodmaxが前述のＶodの上限以下に収まる必要がある。したがって、典型的（平均的）なＶodは、必然的に前記Ｖodの上限よりも小さく設定されることになる。もしそうでなければ、Ｖodmaxは前記Ｖodの上限を超えてしまうからである。【０００８】
ＶodはＭＯＳトランジスタの特性とバイアス電流により定まるが、ＭＯＳトランジスタの特性は製造プロセスにより変動する。ＭＯＳトランジスタのバイアス回路が、その製造プロセスの変動に対してＶodを変動させるようなバイアス電流を生成する場合、変動するＶodの上限が上述したように電源電圧で制限されるため、変動するＶodの下限は電源電圧による制限よりもさらに小さな値となる。小さなＶodで動作するＭＯＳトランジスタはノイズ特性及びマッチング特性が劣化するが、低電源電圧において、製造プロセス変動による非常に小さなＶodでのＭＯＳトランジスタの動作まで考慮する必要がある場合、上記２つの特性の劣化は顕著なものとなり、回路設計が非常に困難なものになる。【０００９】
ここで、小さなＶodで動作するＭＯＳトランジスタがノイズ特性及びマッチング特性が劣化するメカニズムについて詳しく説明する。
ここでは、重要なアナログ要素回路の一つであるカレントミラーを例にして説明する。【００１０】
飽和特性領域で動作するＭＯＳトランジスタのドレイン電流Ｉdは、２乗則を用いて、
Ｉd＝（β／２）Ｖod２で与えられる。βは、前述したように製造プロセスと温度及びトランジスタのサイズで決まる定数である。【００１１】
このとき、ＭＯＳトランジスタの電圧変化に対する電流変化を示すパラメータｇｍ（相互コンダクタンス）は、
ｇｍ＝ｄＩd／ｄＶod=βＶod
となる。【００１２】
したがって、ｇｍ＝２Ｉd／Ｖodとなる。
この式から、Ｖodに対する電流変化の量ｇｍは、あるバイアス電流ＩdのもとでＶodに反比例することが分かる。また、Ｖod=Ｖgs−Ｖthであるので、ＶodはＶgsに加わるノイズ（フリッカーノイズや外来のノイズ）及びＶthの誤差（製造された個々のＭＯＳトランジスタのＶthのばらつき）により変動する。このＶodの変動が電流誤差になる割合がｇｍといえるので、あるバイアス電流Ｉdのもとでｇｍが大きいほうが、ノイズやマッチングの誤差の影響を受けやすい。よって、ｇｍの値に反比例するＶodが小さいほど、ノイズ特性及びマッチング特性が劣化する。【００１３】
従来、製造プロセスの変動に対してトランジスタのバイアス電流やｇｍの変動を補償して一定に保つバイアス回路は考案されている。しかしながら、トランジスタの製造プロセス変動に対してトランジスタのＶodの変動を補償するバイアス回路はまだ考案されていない。
【特許文献１】特願平３−９９５１８号公報
【発明の開示】
【００１４】
本発明の目的は、製造プロセスや温度の変動などによるトランジスタの特性の変動に影響されることなく、任意のオーバードライブ電圧を設定可能にするバイアス回路を提供することである。
【００１５】
本発明のバイアス回路は、任意のミラー比をもつカレントミラーと、前記カレントミラーの参照電流が流れる第１のトランジスタと、前記カレントミラーの複製電流が流れる第２のトランジスタと、前記第1及び第２のトランジスタのゲート端子に電圧を印可する制御回路を備え、前記第1及び第２のトランジスタのソース端子は共通の固定電位に接続され、前記制御回路は２つの電圧入力端子を有することを特徴とする。
【００１６】
本発明のバイアス回路において、例えば、前記第１のトランジスタと前記第２のトランジスタは、同一の導電型である。
本発明のバイアス回路において、例えば、前記第２のトランジスタのゲート幅は、前記第１のトランジスタのゲート幅の１／４である。
【００１７】
本発明のバイアス回路の第１態様においては、前記制御回路は、前記第２のトランジスタのドレイン端子を利用して、前記第1のトランジスタのゲート端子電圧を制御するような構成となる。
【００１８】
上記バイアス回路の第１態様において、例えば、前記制御回路は、前記第２のトランジスタのドレイン端子電圧を監視して、前記第1のトランジスタのゲート端子電圧を制御するような構成としてもよい。
【００１９】
上記バイアス回路の第１態様において、例えば、前記制御回路は、前記カレントミラーの複製電流と前記第２のトランジスタの電流を比較することにより、前記第１のトランジスタのゲート端子電圧を制御するような構成としてもよい。
【００２０】
上記バイアス回路の第１態様において、例えば、前記制御回路は、前記第１のトランジスタのゲート端子電圧と前記第２のトランジスタのゲート端子電圧の電位差が前記第１の電圧と前記第２の電圧の電位差に等しくなり、かつ、前記第２のトランジスタが前記カレントミラーの複製電流と等しい電流を流すように、前記第１のトランジスタのゲート端子電圧を制御するような構成としてもよい。
【００２１】
本発明のバイアス回路の第２態様においては、上記バイアス回路の第１態様において、例えば、前記制御回路は、第1の電圧が入力される第1の電圧入力端子と、第２の電圧が入力される第２の電圧入力端子を有し、前記第１のトランジスタと前記第２のトランジスタのゲート端子の電位差が前記第1の電圧と前記第２の電圧の電位差に等しくなり、かつ、前記第２のトランジスタが前記カレントミラーの複製電流と等しい電流を流すように、前記第１のトランジスタのゲート端子電圧を制御するような構成となる。
【００２２】
上記バイアス回路の第２態様において、例えば、前記第１の電圧入力端子は、前記第１のトランジスタの基準電源に接続されるような構成としてもよい。
上記バイアス回路の第２態様において、例えば、前記制御回路は、前記第２のトランジスタのドレイン端子電圧を監視して、前記第２のトランジスタのゲート端子電圧を制御するような構成としてもよい。
【００２３】
本発明のバイアス回路の第３態様においては、上記バイアス回路の第２態様において、前記第1のトランジスタのオーバードライブ電圧は、前記第２の電圧に等しい構成となる。
【００２４】
上記バイアス回路の第３態様において、例えば、前記制御回路は、前記第1のトランジスタのゲート端子電圧と前記第２のトランジスタのゲート端子電圧との電位差が前記第1の電圧と前記第２の電圧の電位差に等しくなるように制御するような構成としてもよい。
【００２５】
本発明のバイアス回路の第４態様においては、上記バイアス回路の第２態様において、前記制御回路は、電源と基準電位間に直列接続された第５及び第７のトランジスタと、電源と基準電位間に直列接続された第６及び第８のトランジスタを有し、前記第５のトランジスタと前記第７のトランジスタの接続点は前記第２のトランジスタのゲート端子に接続され、前記第６のトランジスタと前記第８のトランジスタの接続点は前記第１のトランジスタのゲート端子に接続され、前記第５及び第６のトランジスタは、前記第２のトランジスタのドレイン端子電圧を基に電流を生成するように構成される。
【００２６】
上記バイアス回路の第４態様において、例えば、前記第１及び第２のトランジスタは第１の導電型であり、前記第５、６，７及び８のトランジスタは第２の導電型である。
本発明のバイアス回路の第５態様は、上記バイアス回路の第２態様において、前記制御回路は、２つの差動信号を比較して電圧を出力する差動増幅器を備え、該差動増幅器は、前記第１の電圧と前記第２の電圧を第１の差動信号して入力する入力端子と、前記第２のドレイン端子電圧と前記差動増幅器の出力電圧を第２の差動信号として入力する入力端子を有し、前記差動増幅器の出力端子は前記第１のトランジスタのゲート端子に接続されており、前記第２のトランジスタのゲート端子とドレイン端子は接続されているような構成となる。
【００２７】
本発明のバイアス回路は、第２のトランジスタのドレイン端子の電圧等を監視しながら、前記第１のトランジスタのゲート端子電圧を制御する。このため、本発明のバイアス回路は、製造プロセスや温度変動などに起因する第１及び第２のトランジスタの特性の変動に影響されることなく、第１及び第２のトランジスタのオーバードライブ電圧を任意の値に制御することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明のバイアス回路の原理を説明する概念図である。
【図２】図１のバイアス回路の構成を限定した概念図である。
【図３】図２のバイアス回路のより具体的な構成例を示す概念図である。
【図４】図３のバイアス回路の動作を説明するためのグラフである。
【図５】図２のバイアス回路の第１実施例を示す図である。
【図６】図２のバイアス回路の第２実施例を示す図である。
【図７】図２のバイアス回路の第３実施例を示す図である。
【図８】図７の制御回路Ｕ１の差動増幅器の入出力構成を示す図である。
【図９】図８の差動増幅器の回路構成を示す図である。
【図１０】図９の差動増幅器を導電型を反転させたＭＯＳトランジスタで構成した場合の回路図である。
【図１１】図７のバイアス回路の動作を説明するためのグラフである。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しながら、本発明の実施形態について説明する。
［本発明のバイアス回路の原理］
図1は、本発明のバイアス回路の原理を説明する概念図である。【００３０】
同図に示すバイアス回路１０は、任意のミラー比をもつカレントミラーＦ１と、該カレントミラーＦ１の参照電流が流れる第１のトランジスタＭ１と、該カレントミラーＦ１の複製電流が流れる第２のトランジスタＭ２と、前記第１及び第２のトランジスタＭ１、Ｍ２のゲート端子に電圧を印可する制御回路Ｕ１から構成されている。
図1では、第１及び第２のトランジスタＭ１、Ｍ２はｎチャネルＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）となっているが、ｐチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であってもよい。【００３１】
カレントミラーＦ１はミラー比Ｋを有するカレントミラーであり、参照電流Ｉrefと複製電流Ｉout（参照電流ＩrefのＫ倍）を出力する。
制御回路Ｕ１は、電圧Ｖ１が印可される第１の入力端子と電圧Ｖ２が印可される第２の入力端子を有し、第１のトランジスタＭ１（以下、単にトランジスタＭ１と記載）と第２のトランジスタ（以下、単にトランジスタＭ２と記載）のゲート端子電圧の電位差が電圧Ｖ１と電圧Ｖ２の電位差に等しくなり、かつ、トランジスタＭ２にカレントミラーＦ１の複製電流Ｉoutと等しい電流が流れるように、トランジスタＭ１、Ｍ２にゲート端子電圧を供給する機能を有する。ここで、制御回路の入力端子電圧Ｖ１、Ｖ２が、それぞれ、トランジスタＭ１、Ｍ２のゲート端子電圧に必ずしも等しいとは限らない。
［図１のバイアス回路の限定的な構成］
図２は、図１のバイアス回路の構成をより限定した概念図である。
図２において、図１のバイアス回路１０の構成要素と同一の構成要素には同じ符号を付与しており、重複部分の説明は省略する。【００３２】
図２に示すバイアス回路２０が図１に示すバイアス回路１０と異なるのは、制御回路Ｕ１がＮＭＯＳトランジスタＭ２のドレイン端子と接続されていることである。
制御回路Ｕ１は、ＮＭＯＳトランジスタＭ２のドレイン端子を利用して、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート端子電圧を制御する。制御回路Ｕ１は、トランジスタＭ２のドレイン端子電圧に基づき、トランジスタＭ２がカレントミラーＦ１の複製電流Ｉoutと等しい電流を流しているかどうかを判定することにより上記制御を実現する。【００３３】
例えば、カレントミラーＦ１の複製電流ＩoutよりもトランジスタＭ２の電流が大きい場合には、トランジスタＭ２のドレイン端子に供給される電流よりも引き抜かれる電流が大きいので、トランジスタＭ２のドレイン端子電圧は下がる。逆に、トランジスタＭ２の電流がカレントミラーＦ１の複製電流Ｉoutよりも小さい場合には、トランジスタＭ２のドレイン端子電圧は下がる。【００３４】
したがって、制御回路Ｕ１は、トランジスタＭ２のドレイン端子を利用して、カレントミラーＦ１の複製電流ＩoutとトランジスタＭ２の電流を比較することで、トランジスタＭ１、Ｍ２のゲート端子電圧を制御することが可能である。また、制御回路Ｕ１の内部でトランジスタＭ２のゲート端子とドレイン端子を実質的に短絡させる構成をとり、トランジスタＭ２のドレイン端子電圧（すなわちトランジスタＭ２のゲート端子電圧）を監視することで、トランジスタＭ１のゲート端子電圧を制御することも可能である。
［図２のバイアス回路のより具体的な構成例］
図３は、図２のバイアス回路２０のより具体的な構成例を示す概念図である。図３において、図２に示されたバイアス回路２０の構成要素と同一の構成要素には同一の符号を付与しており、重複部分の説明は省略する。【００３５】
図３に示すバイアス回路３０はバイアス電圧Ｖｂの出力端子３１を有するバイアス回路であり、該バイアス電圧ＶｂはトランジスタＭ１のゲート端子電圧でもある。バイアス回路３０においては、トランジスタＭ２のゲート幅はトランジスタＭ１のゲート幅の１／４となっており、カレントミラーＦ１の電流のミラー比Ｋは１となっている。したがって、Ｉref＝Ｉout（Ｉ１）となる。また、制御回路Ｕ１の入力端子電圧Ｖ１、Ｖ２は、それぞれ、０Ｖ（Ｖss）、Ｖnとなっている。【００３６】
カレントミラーF１は、第１のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）M３と、第2のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）M４とを備えており、ＮＭＯＳトランジスタＭ１に流れる電流Ｉ１を複製してＮＭＯＳトランジスタＭ２に供給する。ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４は、基準電源Ｖddに並列接続されており、それらのソース端子が基準電源Ｖddに接続されている。ＰＭＯＳトランジスタM３のゲート端子とＰＭＯＳトランジスタM４のゲート端子は互いに接続されており、それらのＰＭＯＳトランジスタＭ１、Ｍ２のゲート端子はＰＭＯＳトランジスタＭ３のドレイン端子に接続されている。ＰＭＯＳトランジスタＭ３のドレイン端子はＮＭＯＳトランジスタＭ１のドレイン端子に接続され、ＰＭＯＳトランジスタＭ４のドレイン端子はＮＭＯＳトランジスタＭ２のドレイン端子に接続されている。【００３７】
制御回路Ｕ１は、直列接続された定電圧源Ｖnと可変電圧源Vsで表される機能を備えており、定電圧源Ｖnの正極がＮＭＯＳトランジスタＭ２のゲート端子と接続されている。可変電圧源Ｖsの負極は基準電位Ｖssに接続されている。【００３８】
制御回路Ｕ１は、入力端子電圧Ｖ１、Ｖ２をＶsだけシフトさせ、シフトされた電圧Ｖ１＋Ｖｓ、Ｖ２＋Ｖｓを、それぞれ、トランジスタＭ１、Ｍ２のゲート端子に与える。そして、トランジスタＭ２のドレイン端子電圧を基に、該ドレイン端子電圧が高いときにはＶsを小さくし、低いときにはＶsを大きくするように制御して、トランジスタＭ１、Ｍ２のゲート端子電圧を制御する。【００３９】
ここで、上記制御回路Ｕ１によるトランジスタＭ１、Ｍ２のゲート端子電圧の制御動作を詳しく説明する。
飽和領域のトランジスタの電流が２乗則に従うとすると、トランジスタＭ１、Ｍ２の電流ＩＭ１、ＩＭ２は、それぞれ下記の式（１）、（２）で表される。【００４０】
ＩＭ１＝（μＣox/2）（Ｗn/L）（Ｖs−Ｖth）２                                （１）
ＩＭ２＝（μＣox/2）（Ｗn/4L）（Ｖs＋Ｖn−Ｖth）２                          （２）
ここで、μは移動度、Ｃoxは単位面積あたりのゲート容量、ＷnはトランジスタＭ１のゲート幅、ＬはトランジスタＭ１、Ｍ２のチャネル長、ＶthはトランジスタＭ１、Ｍ２の閾値電圧である。【００４１】
カレントミラーＦ１により、ＩＭ１＝ＩＭ２となるので、式（１）、（２）から、
（μＣox/2）（Ｗn/L）（Ｖs−Ｖth）２＝（μＣox/2）（Ｗn/4L）（Ｖs＋Ｖn−Ｖth）２  （３）
となる。【００４２】
式（３）の両辺の平方根をとると、
（Ｖs−Ｖth）＝（Ｖs＋Ｖn−Ｖth）／２                                        （４）
となるので、式（４）から
Ｖs−Ｖth＝Ｖn                                                           （５）
が得られる。【００４３】
トランジスタのオーバードライブ電圧は、（ゲート・ソース間電圧−閾値電圧）で定義されるので、式（５）の左辺は、トランジスタＭ１のオーバードライブ電圧となる。したがって、バイアス回路３０においては、トランジスタＭ１のオーバードライブ電圧がＶn（この例では、制御回路Ｕ１の入力端子電圧Ｖ２とＶ１の電位差）となるように制御される。【００４４】
この構成例においては、カレントミラーＦ１の電流のミラー比は１、トランジスタＭ２のゲート幅はトランジスタＭ１のゲート幅の１／４とし、トランジスタの電流が２乗則に従う場合について説明したが、もちろん、本発明はこの限定された条件以外の場合についても有効である。一般的に、カレントミラーＦ１の電流のミラー比がＫ、トランジスタＭ２のゲート幅はトランジスタＭ１のゲート幅の１／Ｎであり、また飽和領域のトランジスタの電流がオーバードライブ電圧のα乗に比例するとすると、トランジスタＭ１のオーバードライブ電圧Ｖodは下記の式（６）で表される。【００４５】
Ｖod＝Ｖn／（（ＫＮ）１／α−１）                                          （６）
このように、一般的な場合においてもトランジスタＭ１のオーバードライブ電圧をＶnに比例する値に任意に制御することが可能である。図３の構成例は、式（６）においてＫ＝１、Ｎ＝４、α＝２を想定してトランジスタＭ１のオーバードライブ電圧をＶnと等しくすることを意図した構成例である。
［図３のバイアス回路の動作説明］
上述したバイアス回路３０による制御の詳細を、図４を参照しながら説明する。【００４６】
図４のグラフにおいて、縦軸はカレントミラーＦ１の電流Ｉ１、横軸はトランジスタＭ１、Ｍ２のゲート端子電圧である。ここでは、ＮＭＯＳトランジスタであるトランジスタＭ１、Ｍ２の閾値電圧が０．５Vであるとしている。【００４７】
図４において、ＩＭ１、ＩＭ２は、それぞれ、ＮＭＯＳトランジスタＭ１、Ｍ２の電流である。電流ＩＭ１、ＩＭ２は、それぞれ、トランジスタＭ１、Ｍ２のゲート端子電圧に対して２乗の特性を示す。トランジスタＭ１のゲート幅はトランジスタＭ２のゲート幅の４倍であるため、あるゲート電圧に対するＩＭ１はＩＭ２の４倍となっている。トランジスタＭ１、Ｍ２の電流ＩＭ１、ＩＭ２の絶対的な大きさや閾値電圧は、製造プロセスやトランジスタのサイズにより異なる。【００４８】
図３のバイアス回路３０においては、トランジスタＭ２のゲート端子電圧はトランジスタＭ１のゲート端子電圧よりもＶnだけ高く、またトランジスタＭ１とトランジスタＭ２が等しい状態に置かれる。例えば、Ｖn＝０．１５Vとした場合、図４の中央の水平方向の矢印Ａとそれに垂直方向の破線が示すとおり、トランジスタＭ１のゲート端子電圧が０．６５Vにおいて、この条件が満たされる。【００４９】
すなわち、トランジスタＭ２とトランジスタＭ１のゲート端子電圧の差がちょうどＶnである状態で、電流ＩＭ１と電流ＩＭ２が等しくなっている。このとき、トランジスタＭ１のゲート端子電圧は０．６５V、閾値電圧は０．５Vなので、トランジスタＭ１のオーバードライブ電圧は０．１５V（＝Ｖn）になるように制御される。【００５０】
次に、バイアス回路３０において、上記制御が負帰還により収束する過程について説明する。
トランジスタＭ１のゲート端子電圧が最終的に収束する電圧（この例では、０．６５V）よりも高い時点においては、トランジスタＭ２の電流ＩＭ２はトランジスタＭ１の電流ＩＭ１よりも小さくなる（図４の一番上の水平方向の矢印Ｂを参照）。このとき、トランジスタＭ２のドレイン端子電圧は上がるが、制御回路U1がトランジスタＭ２のドレイン端子電圧が上がった場合、トランジスタＭ１、Ｍ２のゲート端子電圧を下げるように制御するので、トランジスタＭ１のゲート端子電圧が正しい方向、すなわち、最終的に収束する電圧（現時点よりも低い電圧）に近づくように制御される。【００５１】
逆に、トランジスタＭ１のゲート端子電圧が最終的に収束する電圧よりも低い時点においては、トランジスタＭ２の電流ＩＭ２はトランジスタＭ１の電流ＩＭ１よりも大きくなる（図４の一番下の水平方向の矢印Ｃを参照）。このとき、制御回路U1がトランジスタＭ２のドレイン端子電圧が下がった場合、トランジスタＭ１、Ｍ２のゲート端子電圧を上げるように制御するので、トランジスタＭ１のゲート端子電圧が正しい方向、すなわち、最終的に収束する電圧（現時点での電圧よりも高い電圧）に近づけられる。【００５２】
このように、バイアス回路３０においては、トランジスタＭ１、Ｍ２の特性が製造プロセスや温度などにより変動しても、トランジスタＭ１、Ｍ２のオーバードライブ電圧を任意の電圧Ｖnで制御することができる。
［図２のバイアス回路２０の第1実施例］
図５は、図２のバイアス回路２０の第１実施例を示す図であり、制御回路Ｕ１のトランジスタレベルでの具体的な構成例を示している。尚、図５において、図３のバイアス回路３０の構成要素と同一の構成要素には同一の符号を付与しており、重複した部分の説明は省略する。【００５３】
図５に示すバイアス回路４０おいては、制御回路Ｕ１は4個のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）ＭＰ１〜ＭＰ４から構成されている。
ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ３は、基準電源ＶddとＶssの間に直列接続されており、ＰＭＯＳトランジスタＭＰ１のドレイン端子とＰＭＯＳトランジスタＭＰ３のソース端子が接続されている。ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ４も、同様に、基準電源ＶddとＶssの間に直列接続されており、ＰＭＯＳトランジスタＭＰ２のドレイン端子とＰＭＯＳトランジスタＭＰ４のソース端子が接続されている。また、ＰＭＯＳトランジスタＭＰ３のソース端子はＮＭＯＳトランジスタＭ１のゲート端子に接続され、ＰＭＯＳトランジスタＭＰ４のソース端子はＮＭＯＳトランジスタＭ２のゲート端子に接続されている。【００５４】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ＮＭＯＳトランジスタＭ２のドレイン端子電圧を基に電流Ｉ２を生成する。このとき、電流Ｉ２は、ＮＭＯＳトランジスタＭ２のドレイン端子電圧が高いほど、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート−ソース間電圧（の絶対値）が低いいため小さくなる。また、ＮＭＯＳトランジスタＭ２のドレイン端子電圧が低いほど、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート−ソース間電圧（の絶対値）が高いため大きくなる。【００５５】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２の生成電流Ｉ２は、それぞれ、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のソース端子に入力される。
ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲート端子には、それぞれ、電圧Ｖ１、Ｖ２が与えられる。図５のバイアス回路４０の場合には、Ｖ１＝０Ｖ（Ｖss）、Ｖ２＝Ｖnとなっている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲート−ソース間電圧は電流Ｉ２で決定され、電流Ｉ２が大きいほど、その絶対値は大きくなる。ここでは、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲート−ソース間電圧の絶対値を│Ｖgsp│とする。この│Ｖgsp│は、図３のバイアス回路３０の可変電圧源Ｖsの機能に相当する。【００５６】
ＰＭＯＳトランジスタＭＰ３、ＭＰ４には、ゲート端子電圧として、それぞれ、０Ｖ、Ｖnが与えられているため、それらのソース端子電圧は該ゲート端子電圧に対して│Ｖgsp│だけ上昇する。この場合には、ＰＭＯＳトランジスタＭＰ３のソース端子電圧は│Ｖgsp│、ＰＭＯＳトランジスタＭＰ４のソース端子電圧は│Ｖgsp│＋Ｖnとなる。【００５７】
上述したように、│Ｖgsp│は、ＮＭＯＳトランジスタＭ２のドレイン端子電圧が高いほど小さくなり、ＮＭＯＳトランジスタＭ２のドレイン端子電圧が低いほど大きくなる。したがって、制御回路Ｕ１は、ＮＭＯＳトランジスタＭ２のドレイン端子電圧を基に、該ドレイン端子電圧が高いときにはＮＭＯＳトランジスタＭ１、Ｍ２のゲート端子電圧（の絶対値）を小さくし、該ドレイン端子電圧が低いときにはＮＭＯＳトランジスタＭ１、Ｍ２のゲート端子電圧（の絶対値）を大きくする制御を行う（図４参照）。【００５８】
このように、バイアス回路４０においても、トランジスタＭ１、Ｍ２のオーバードライブ電圧を、トランジスタＭ１の特性が製造プロセスや温度などにより変動しても、任意の電圧Ｖnで制御することができる。
[図２のバイアス回路２０の第２実施例]
図６は、図２のバイアス回路２０の第２実施例を示す図である。【００５９】
図６のバイアス回路５０は、図４のバイアス回路４０において、ＭＯＳトランジスタの導電型を反転させた構成となっている。すなわち、制御回路U１のＭＯＳトランジスタＭＮ１〜ＭＮ４はＮＭＯＳトランジスタであり、カレントミラーF１のＭＯＳトランジスタＭ３、Ｍ４もＮＭＯＳトランジスタとなっている。また、トランジスタＭ１、Ｍ２はＰＭＯＳトランジスタとなっている。【００６０】
バイアス回路５０においては、上記トランジスタの反転に応じて、制御回路Ｕ１とカレントミラーＦ１の構成もバイアス回路４０とは異なっている。
制御回路Ｕ１においては、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソース端子が基準電位Ｖssに接続され、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン端子が電源Ｖddに接続されている。カレントミラーＦ１においては、ＮＭＯＳトランジスタＭ３、Ｍ４のソース端子が基準電位Ｖssに接続されている。また、ＰＭＯＳトランジスタＭ１、Ｍ２のソース端子が電源Ｖddに接続されており、カレントミラーＦ１により、同じ電流Ｉ１が流れるように構成されている。【００６１】
バイアス回路５０の制御回路Ｕ１は、ＰＭＯＳトランジスタＭ２のドレイン端子電圧を監視することにより、負帰還ループにより、ＰＭＯＳトランジスタＭ１、Ｍ２のゲート端子電圧を適切に制御する。このバイアス回路５０の制御回路Ｕ１の制御動作は、バイアス回路４０の制御回路Ｕ１の動作と略同様なので詳しい説明は省略する。
［図２のバイアス回路２０の第３実施例］
図７は、図２のバイアス回路２０の第３実施例を示す図である。図７において、図２のバイアス回路２０の構成要素と同一の構成要素には同じ符号を付与しおり、重複した部分の説明は省略する。また、図７では、トランジスタＭ１、Ｍ２はＮＭＯＳトランジスタとなっているがＰＭＯＳトランジスタであってもよい。【００６２】
図７のバイアス回路６０の制御回路Ｕ１は、差動増幅器Ａ１を備えている。
図８は、前記差動増幅器Ａ１の構成を示す図である。
差動増幅器Ａ１は、Ｖ1p、Ｖ1m、Ｖ2p、Ｖ2mの電圧がそれぞれ入力される４つの入力端子と出力端子Ｖoutを備えている。差動増幅器Ａ１は、２つの差動信号を比較して電圧を出力する差動増幅器であり、これら２つの差動信号は、それぞれ、Ｖ1pとＶ1m、Ｖ2pとＶ2mにより与えられる。このとき、差動増幅器Ａ１のゲインをＧとすると、Ｖoutは次式（７）で与えられる。【００６３】
Ｖout＝Ｇ（（Ｖ1p−Ｖ1m）−（Ｖ2p−Ｖ2m））＋Ｖc                    （７）
ここで、Ｖcは入力が平衡状態にあるときのＶoutであり、任意の値をとる。【００６４】
差動増幅器Ａ１は、例えば、図9のような回路で構成される。図９の構成は公知なので、ここでは詳しい説明は省略する。
図９に示す構成の差動増幅器Ａ１は、図８のバイアス回路６０の制御回路Ｕ１に適したものである。上述した図６のバイアス回路５０のように、トランジスタＭ１、Ｍ２がＰＭＯＳトランジスタであるバイアス回路には、図１０に示すようなＮＭＯＳトランジスタの入力回路とＰＭＯＳトランジスタの負荷を組み合わせた構成も考えられる。図１０に示す差動増幅器の構成も公知なので、その詳しい説明は省略する。【００６５】
差動増幅器については、入力電圧範囲と出力電圧範囲が限られている場合があり、図９の構成では、比較的低いレベル（Ｖssに近い）の電圧入力範囲をもち、またＮＭＯＳトランジスタの負荷で出力するので、ＮＭＯＳトランジスタのゲート端子を駆動するのに適している。一方、図１０の構成の差動増幅器は、比較的高いレベル（Ｖddに近い）の電圧入力範囲をもち、またＰＭＯＳトランジスタの負荷で出力するので、ＰＭＯＳトランジスタのゲート端子を駆動するのに適している。【００６６】
次に、図９の構成の差動増幅器Ａ１を用いた制御回路Ｕ１の動作を説明する。
ここでは、説明を簡単にするために、Ｖ１は０Ｖ（Ｖss）に接続し、Ｖ２には電圧Ｖn
を与えるものとする。また、カレントミラーＦ１のミラー比は１とし、トランジスタＭ２のゲート幅はトランジスタＭ１の１／４であるとする。【００６７】
図７のバイアス回路６０では、トランジスタＭ２は、ゲート端子がドレイン端子と接続されており、ダイオード接続構成となっている。トランジスタＭ１の電流はカレントミラーＦ１により複製され、トランジスタＭ２にはトランジスタＭ１と同じ電流が流れる。トランジスタＭ２はダイオード接続となっているので、トランジスタＭ２のゲート端子電圧は、トランジスタＭ２がトランジスタＭ１と同じ電流を流すようなゲート−ソース間電圧を示す値となる。【００６８】
差動増幅器Ａ１の２つの正の差動入力端子には、それぞれ、Ｖ２とＶ１（すなわち、ＶnとＶss）が接続されている。また、差動増幅器Ａ１の２つの負の差動入力端子には、それぞれ、トランジスタＭ２、Ｍ１のゲート端子が接続されている。また、差動増幅器Ａ１の出力端子はトランジスタＭ１のゲート端子に接続され、トランジスタＭ１の電流はゲート−ソース間電圧で決定される。【００６９】
まず、バイアス回路６０の系が負帰還ループを形成することを説明する。
トランジスタＭ１のゲート端子電圧（すなわち、差動増幅器Ａ１の出力電圧Ｖout）が微少量ΔＶだけ上がった場合を想定する。このとき、トランジスタＭ１が流す電流はΔＶの上昇に対応する微少量の電流ΔＩだけ大きくなる。このΔＩは、カレントミラーＦ１によりトランジスタＭ２の電流に複製される。このため、トランジスタＭ２の電流も、ΔＩだけ上昇する。このとき、トランジスタＭ２のゲート−ソース間電圧はΔＩの増加分に対応する電圧だけ高くなる（この増加分は、トランジスタの電流が２乗則で表わされ、トランジスタＭ２のゲート幅がトランジスタＭ１のゲート幅の１／４である場合には２ΔＶに相当する）。トランジスタＭ２のゲート端子は差動増幅器Ａ１の負の差動入力の正入力端子に接続されているので、トランジスタＭ２のゲート端子電圧の上昇により、差動増幅器Ａ１の出力電圧Ｖoutは差動増幅器Ａ１のゲインで増幅された電圧だけ下降する。【００７０】
このように、トランジスタＭ１のゲート端子電圧が微少量だけ上がった場合、差動増幅器Ａ１の出力電圧Ｖoutは下がる（差動増幅器Ａ１のゲインをＧとすると、２Ｇ×ΔＶだけ下がる）ように作用するので、バイアス回路６０の構成は負帰還である。【００７１】
差動増幅器Ａ１のゲインが充分大きい（例えば、４０ｄＢ＝１００倍程度のゲイン）とすると、通常の差動増幅器と同様に、負帰還ループが収束した後の入力電圧は等しいとみなすことができる。【００７２】
すなわち、負の差動入力電圧は正の差動入力電圧と等しくなり、トランジスタＭ２のゲート端子電圧とトランジスタＭ１のゲート端子電圧の差は、Ｖ２とＶ１の差、つまりＶnに等しくなる。このときの動作を、図１１のグラフを参照しながら説明する。【００７３】
図１１のグラフは、図４のグラフと同様に、縦軸が電流、横軸がトランジスタのゲート端子電圧となっている。ここでは、ＮＭＯＳトランジスタの閾値電圧は０．５Ｖと仮定しており、その電流は２乗則（Ｉ＝（β／２）（Ｖgs−Ｖth）２）に従うものとしている。また、Ｖnは０．１５Ｖとしている。【００７４】
差動増幅器Ａ１の出力電圧ＶoutはトランジスタＭ１のゲート端子電圧であり、図１１に示す例では、矢印Ｄで示すように、差動増幅器Ａ１が０．６５Ｖを出力するときに、トランジスタＭ１とトランジスタＭ２のゲート端子電圧の差がＶnとなり、“トランジスタＭ１とトランジスタＭ２の流す電流が等しい状態”が達成されている。【００７５】
次に、図７のバイアス回路６０が負帰還により収束する動作を説明する。
図１１の矢印Ｅで示すように、差動増幅器Ａ１の出力電圧Ｖoutが、０．６５Ｖよりも高いときには、カレントミラーＦ１が流す同じ電流に対して、トランジスタＭ２のゲート端子電圧はトランジスタＭ１のゲート端子電圧よりも高く、その差はＶnよりも大きくなっている。したがって、差動増幅器Ａ１の負の差動入力電圧の方が正の差動入力電圧よりも大きくなるため、差動増幅器Ａ１の出力電圧Ｖoutは下がり、最終的に、収束電圧（０．６５Ｖ）に近づけられる。【００７６】
逆に、図１１の矢印Ｆで示すように、差動増幅器Ａ１の出力電圧が０．６５Ｖよりも低いときには、カレントミラーＦ１が流す同じ電流に対して、トランジスタＭ２のゲート端子電圧はトランジスタＭ１のゲート端子電圧よりも低く、その差がＶn
よりも小さくなっている。したがって、差動増幅器Ａ１の負の差動入力電圧の方が正の差動入力電圧よりも小さくなるため、差動増幅器Ａ１の出力電圧は上がり、最終的に、収束電圧（０．６５Ｖ）に近づけられる。【００７７】
上述したバイアス回路は、いずれも、トランジスタとしてＭＯＳＦＥＴを使用しているが、本発明のバイアス回路は、ＭＯＳＦＥＴ以外のトランジスタで構成することも可能である。また、カレントミラーも上述した構成に限定されるものではない。
【産業上の利用可能性】
【００７８】
本発明は、低電源電圧のシステムＬＳＩのマクロ設計に有望である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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