(57)【特許請求の範囲】
【請求項１】
データ読み出し動作において同期信号に同期してデータ端子に読み出しデータを出力し、データ書込み動作において同期信号に同期して上記データ端子を介して書き込みデータを入力する半導体記憶装置であって、
読み出しデータの上記データ端子への出力動作が行われるべき第１期間内において、上記データ端子を介しての書き込みデータの入力動作を許容する入出力動作を可能にする制御回路であって、
上記入出力動作は、書き込み動作の指示がされてから書き込みデータの入力が開始されるまでの第２期間と、書き込みデータの入力が行われる第３期間とを有し、上記読み出しデータの上記データ端子への出力を、上記第２期間内に許容する上記制御回路と、
上記半導体記憶装置の外部から入力された上記読み出しデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部読み出しアドレスを順次生成し、且つ上記書き込みデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部書き込みアドレスを順次生成するバーストカウンタと、
上記制御回路が書き込みデータの入力動作を許容したとき、上記制御回路は上記第２期間内で上記データ端子への出力が未終了であったビットに対応するアドレスを、上記バーストカウンタから一時的に格納するアドレス退避レジスタと、を備え、
上記読み出しデータは上記同期信号によって決められるタイミング毎に順次に出力されるべき複数ビットからなり、かつ上記第２期間内で上記データ端子への出力が未終了であったビットがあったとき、上記制御回路は、上記アドレス退避レジスタから上記未終了であったビットに対応するアドレスを上記バーストカウンタへ戻し、上記複数ビットの読み出しデータの内の上記出力未終了のデータを上記第３期間の後の第４期間に上記データ端子に出力する、ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記第２期間における最後の読み出しデータの出力終了タイミングと上記第３期間における書き込みデータの入力タイミングとの間に、上記同期信号によって規定される単位期間をもつタイミング規定期間が設定されるようにされてなることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
上記第３期間における最後の書き込みデータの入力タイミングと、上記第４期間における最初の読み出しデータの出力タイミングとの間に、上記同期信号によって規定される単位期間をもつタイミング規定期間が設定されるようにされてなることを特徴とする半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記第２期間は、上記同期信号の期間によってその時間長が設定されるものであることを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
上記第２期間は、上記同期信号の複数個の期間によってその時間長が設定されるものであることを特徴とする半導体記憶装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
上記同期信号は、クロック信号であることを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
上記第２期間は、上記クロック信号に対応される単位周期の数を規定する制御データによって設定されるものであり、上記単位周期の整数倍の周期に設定されるものであることを特徴とする半導体記憶装置。
【請求項８】
請求項７において、
上記クロック信号の数を規定する制御データは、内部レジスタに設定されるものであることを特徴とする半導体記憶装置。
【請求項９】
請求項８において、
上記制御データは、上記クロック信号の半クロックサイクル単位刻みと対応される
ものであることを特徴とする半導体記憶装置。
【請求項１０】
読み出し動作及び書き込み動作におけるデータ転送を同期信号であるクロック信号に同期して行う同期双方向インターフェースと、
上記読み出し動作での読み出しデータが上記インターフェ−スを介して出力されるべきクロック信号期間内において上記書き込み動作の受付を可能とする制御回路と、
上記半導体記憶装置の外部から入力された上記読み出しデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部読み出しアドレスを順次生成し、且つ上記書き込みデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部書き込みアドレスを順次生成するバーストカウンタと、
上記読み出しデータが出力されるべきクロック信号期間内に書き込み動作が指示された場合、上記書き込みデータの入力が開始される以前に上記読み出しデータの出力動作を上記制御回路が一時中断し、上記制御回路が上記一時中断した時の上記バーストカウンタのアドレス情報を一時的に退避させるアドレス退避レジスタと、を備え、
上記制御回路は、上記一時中断に次いで、書き込みデータの入力を行い、かつ上記書き込みデータに対応する書き込みアドレスを上記バーストカウンタにセットし、上記書き込み動作を行い、
上記制御回路は、更に、上記書き込み動作の終了の後に上記中断された読み出しデータの出力動作を再開するために上記アドレス退避レジスタから上記一時中断した時のアドレスを上記バーストカウンタへ戻す、ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０において、
遅延量に応じた値が設定される内部レジスタを更に備え、
書き込み動作が指示されてから上記インターフェースを介する書き込みデータの入力動作が開始されるまでのタイミング設定が、上記内部レジスクの値に基づいて制御されることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
上記タイミング設定は、半クロックサイクル単位に対応される任意値をとるようにされてなることを特徴とする半導体記憶装置。
【請求項１３】
請求項１０または１１において、
上記読み出しデータは、クロック信号によって規定される複数タイミングにそれぞれ同期して順次に出力されるべきブロック単位のデータであり、
上記読み出しデータの出力動作の一時中断は、上記ブロック単位のデータの読み出しが開始されてから終了するまでの所望タイミングで可能とされ、
上記書き込みデータの入力動作に伴って中断されていた読み出しデータの出力動作の再開は、上記ブロック単位のデータの残りの読み出しデータに対して行われることを特徴とする半導体記憶装置。
【請求項１４】
複数のメモリバンクと、
複数のメモリバンクに共通にされ同期信号であるクロック信号に同期しての読み出しデータの出力、書き込みデータの入力を行う同期双方向インターフェースとを備え、
メモリバンク指定及び上記メモリバンク内のアドレスを伴っての半導体記憶装置の外部から読み出し動作の指示及び書き込み動作の指示が可能とされ、
１つの読み出し動作が指示されたとき、かかる動作が指示されたタイミングから、上記クロック信号によって設定される単位期間の複数倍の期間である第１期間を経過した後に指定のメモリバンクからの読み出しデータを、上記同期双方向インターフェースを介して出力し、
１つの書き込み動作が指示されたとき、かかる書き込み動作が指示されたタイミングから上記クロック信号によって設定される単位期間の複数倍の期間である第２期間を経過した後に上記同期双方向インターフェースを介して指定のメモリバンクに対する書き込データの取り込みを行う半導体記憶装置であって、
先行する動作指示に対応する第１もしくは第２期間に係わりなく上記クロック信号によって設定される単位期間毎での順次の複数の読み出し動作の指示、もしくは複数の書き込み動作の指示に応答可能とする制御回路と、
上記半導体記憶装置の外部から入力された上記読み出しデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部読み出しアドレスを順次生成し、且つ上記書き込みデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部書き込みアドレスを順次生成するバーストカウンタと、
上記バーストカウンタのアドレス情報を一時的に退避させるアドレス退避レジスタと、を備え、
先行する読み出し動作の終了の前に書き込み動作が指示された場合、
上記制御回路は、かかる書き込み動作の指示に対応する第２期間まで上記同期双方向インターフェ―スを介しての読み出しデータの出力を許容し、且つ、上記第２期間まで出力した上記読み出しデータに対応する上記内部アドレスを、上記アドレス退避レジスタに退避させ、
次いで上記第２期間経過の後、上記同期双方向インターフェースを介しての書き込みデータの取り込み、及び上記書き込みデータに対応する上記アドレスによって上記取り込んだデータを上記メモリバンクに書き込み、
更に、上記メモリバンクへの書き込み後に、上記第２期間まで出力した読み出しデータに対応する上記内部アドレスを上記アドレス退避レジスタから上記バーストカウンタへ戻し、
上記バーストカウンタは、上記戻された内部アドレスから内部アドレスを生成する、ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４において、
上記複数のメモリバンクのそれぞれが、それぞれ１つのメモリブロックから構成されてなることを特徴とする半導体記憶装置。
【請求項１６】
請求項１４又は１５において、
上記書き込み動作指示に従う書き込みデータの取り込みが行われたとき、更に、
先行する読み出し動作指示に対応されかつ上記同期双方向インターフェースを介してまだ出力されていなかった未読み出しの読み出しデータが存在する場合、
上記バーストカウンタに戻された内部アドレスから生成された内部アドレスに対応する当該の未読み出しの読み出しデータが、上記書き込みデータの取り込み終了の後に上記同期双方向インターフェースを介して出力されるようにされてなることを特徴とする半導体記憶装置。
【請求項１７】
請求項１４ないし１６のいずれかにおいて、
上記書き込み動作指示に対応する上記同期双方向インターフェースを介する書き込みデータの取り込み開始タイミングの直前の読み出しデータの出力終了タイミングと、
該書き込みデータの取り込み開始タイミングとの間に上記クロック信号によって設定される単位期間からなるタイミング規定期間とが、設定されるようにされてなることを特徴とする半導体記憶装置。
【請求項１８】
請求項１６において、
上記書き込みデータの取り込み終了のタイミングと、
上記の未読み出しの読み出しデータの出力タイミングの間に上記クロック信号によって設定される単位期間をもつタイミング規定期間とが、設定されるようにされてなることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主に３Ｄグラフィック用途の高速なプリフェッチ型ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体記憶装置は、使用される電子システムの技術進歩に伴う高速化に従って益々高速動作をすることが求められている。いわゆるＳＤＲＡＭ（Synchronous ＤＲＡＭ）のような同期式半導体記憶装置は、その内部回路の一連の動作のための期間にかかわらずに、比較的短いサイクル時間での動作が可能とされる。
【０００３】
【発明が解決しようとする課題】
半導体記憶装置に対して連続した読み出し動作又は書き込み動作を行わせる場合、これらの動作は、半導体記憶装置を構成する内部回路のパイプライン動作によるような動作並列化によって高速化が可能となる。これに対して、半導体記憶装置に対し、読み出し動作と書き込み動作とを交互に切れ目なく行わせようとする場合には、動作速度が比較的大きく制限されてしまうという問題が生じる。
【０００４】
すなわち、上記のような交互動作を行わせようとする場合、読み出しのために半導体記憶装置の内部動作の完了後に読み出しデータの外部への転送が行われ、書き込みのために内部動作に先立って外部からの書き込みデータの転送が行われている必要があることから、読み出しのための内部動作と書き込みのための内部動作とを切れ目なく連続的に行わせようとすると、外部へのデータ出力と外部からのデータ入力とのタイミングが重なってしまうからである。このようなデータ出力とデータ入力のタイミングの重なり合いは、半導体記憶装置がデータ入出力共通端子を持つ場合、言い換えると半導体記憶装置が双方向バス対応の場合許容されない。
【０００５】
そのために、上記のような読み出し動作と書き込み動作とを交互に行わせるような場合には、読み出しデータの転送タイミングと書き込みデータの転送タイミングとの重なり合いを避けるよう、内部動作に待ち時間を設定する必要が生じる。この結果として、上述のような動作速度ないしはスループットが大きく制限されてしま。
【０００６】
３Ｄグラフィックスの分野では、高速な半導体記憶装置が望まれる。この分野では、画像の高精細化が進み、１枚の画像が非常に多数の１から５ピクセル程度の非常に少数のピクセルからなるポリゴンで構成されるようになってきている。
こうした面像を生成する為には、多くの場合Ｚバッファ法が用いられる。Ｚバッファ法は、画像バッファ上の各ピクセルに奥行きデータであるＺ値を付加し、ピクセル書き込み時にすでに書かれたＺ値と比較し、より手前にあるピクセルのみを書き足す事で、重なっている物体の視点から見える面のみを画像バッファ上に生成していく手法である。
【０００７】
上記Ｚバッファ法を使用する場合は、最初のピクセルを書き込む以前に、少なくとも全てのＺバッファを「最も遠くを表す値」で初期化する必要がある。そうしないと間違ったＺ値により本来書かれなければならないピクセルが書き込まれないといった不都合が起こる。また、ピクセルデータも、「最も遠くの色」つまり背景色で塗りつぶす必要がある。それは、画面のすべてがポリゴンで覆われているとは限らないので、画像生成時に書き込みが行われなかったピクセルの値が不定になる事を防ぐ為である。
【０００８】
また、Ｚバッファ法３Ｄグラフィックシステムにおいて、画像データとＺデータを半導体記憶装置の交互のアドレスに記憶しているような場合、連続したデータしかアクセスできないときには、Ｚバッファのデータを必要としないスクリーンリフレッシュのようなアクセスにおいても、無駄なＺバッファのデータのアクセスが生じ、実効的な転送効率が低下する。これは高速処理が必要な３Ｄグラフィックシステムでは問題となってくる。本願発明者においては、このような画像生成に向けた実際のシステムに則したメモリ機能を開発するに至った。
【０００９】
本願発明者は、本発明を成した後の調査によって、特開１１−４５５６７号公報（以下、先行技術という）があることを知った。かかる先行技術は、ＳＤＲＡＭ（Synchronous ＤＲＡＭ）では、リード動作のレイテンシイとライト動作のレイテンシイに差があり、リード動作の後にライト動作を行うようにすると、リードデータが出力されるまでライトコマンドの入力ができず、データ入出力端子の実効的なバンド幅の低下が起きてしまうとしている。このようなバンド幅低下の問題を解決するために、ライトコマンドの直前のコマンドがリードコマンドの場合、クロック信号で読み出し途中のデータアンプの出力信号を退避レジスタに格納してＤＲＡＭセルのリード動作を中断して、ライトデータを入力して書き込みを行い、その書き込み終了後に上記退避レジスタに退避したデータをデータアウトラッチに出力してリード動作を再開するようにするものである。しかしながら、この先行技術は、後に説明するような本願発明に係る高速画像処理等に向けた実際のシステムに則したバス制御に関しての配慮は何ら開示されていない。
【００１０】
上記のような先行技術では、データアンプ、退避レジスタ及びデータアウトラッチの３種類の記憶手段により未出力のリードデータを保持させておき、リード動作の再開によって上記退避レジスタに保持されたリードデータを出力させる。
この場合、リード動作の再開にはリードコマンドの入力が必要とされ、かかるリードコマンドに対応したリードデータも、上記再開されたリードデータの後に出力される。したがって、未出力のリードデータのみを出力させたいときにも、リードコマンドをいわばダミーのコマンドとして入力しなければならず、そのようにすると複数クロック遅れてそれに対応した不要なリードデータが出力されてしまい、かかる不要なデータ出力のためにバスが占有されてしまう。
【００１１】
また、上記先行技術のデータ入出力動作に従えば、リードデータを出力させた直後のクロックによりライトデータを入力する構成を採るものである。バス上でのデータ転送には信号遅延が生じるものであるので、上記先行技術に示された第２図、第３図等のタイミング図に示されているようにメモリ回路側において、データ出力が行われる次のクロックでライトデータが入力されるということは、バス上において上記リードデータとライトデータの競合が避けられず、リードデータあるいはライトデータの双方に上記競合による信号エラーの生じる可能性が極めて高くなるものである。
【００１２】
この発明の目的は、動作の高速化と多機能化を実現した半導体記憶装置を提供することにある。この発明の他の目的は、３Ｄ画像生成に好適な半導体記憶装置を提供することにある。この発明の更に他の目的は、動作の高速化に加えて使い勝手の改善を図った半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。データ読み出し動作において同期信号に同期してデータ端子に読み出しデータを出力し、データ書込み動作において同期信号に同期して上記データ端子を介して書き込みデータを入力する半導体記憶装置であって、読み出しデータの上記データ端子への出力動作が行われるべき第１期間内において、上記データ端子を介しての書き込みデータの入力動作を許容する入出力動作を可能にする制御回路であって、上記入出力動作は、書き込み動作の指示がされてから書き込みデータの入力が開始されるまでの第２期間と、書き込みデータの入力が行われる第３期間とを有し、上記読み出しデータの上記データ端子への出力を、上記第２期間内に許容する上記制御回路と、上記半導体記憶装置の外部から入力された上記読み出しデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部読み出しアドレスを順次生成し、且つ上記書き込みデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部書き込みアドレスを順次生成するバーストカウンタと、上記制御回路が書き込みデータの入力動作を許容したとき、上記制御回路は上記第２期間内で上記データ端子への出力が未終了であったビットに対応するアドレスを、上記バーストカウンタから一時的に格納するアドレス退避レジスタと、を備え、上記読み出しデータは上記同期信号によって決められるタイミング毎に順次に出力されるべき複数ビットからなり、かつ上記第２期間内で上記データ端子への出力が未終了であったビットがあったとき、上記制御回路は、上記アドレス退避レジスタから上記未終了であったビットに対応するアドレスを上記バーストカウンタへ戻し、上記複数ビットの読み出しデータの内の上記出力未終了のデータを上記第３期間の後の第４期間に上記データ端子に出力する。
【００１８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。複数のメモリバンクと、複数のメモリバンクに共通にされ同期信号であるクロック信号に同期しての読み出しデータの出力、書き込みデータの入力を行う同期双方向インターフェースとを備え、メモリバンク指定及び上記メモリバンク内のアドレスを伴っての半導体記憶装置の外部から読み出し動作の指示及び書き込み動作の指示が可能とされ、１つの読み出し動作が指示されたとき、かかる動作が指示されたタイミングから、上記クロック信号によって設定される単位期間の複数倍の期間である第１期間を経過した後に指定のメモリバンクからの読み出しデータを、上記同期双方向インターフェースを介して出力し、１つの書き込み動作が指示されたとき、かかる書き込み動作が指示されたタイミングから上記クロック信号によって設定される単位期間の複数倍の期間である第２期間を経過した後に上記同期双方向インターフェースを介して指定のメモリバンクに対する書き込データの取り込みを行う半導体記憶装置であって、先行する動作指示に対応する第１もしくは第２期間に係わりなく上記クロック信号によって設定される単位期間毎での順次の複数の読み出し動作の指示、もしくは複数の書き込み動作の指示に応答可能とする制御回路と、上記半導体記憶装置の外部から入力された上記読み出しデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部読み出しアドレスを順次生成し、且つ上記書き込みデータに対応するアドレスから、上記同期信号によって決められるタイミング毎にそれぞれ内部書き込みアドレスを順次生成するバーストカウンタと、上記バーストカウンタのアドレス情報を一時的に退避させるアドレス退避レジスタと、を備え、先行する読み出し動作の終了の前に書き込み動作が指示された場合、上記制御回路は、かかる書き込み動作の指示に対応する第２期間まで上記同期双方向インターフェ―スを介しての読み出しデータの出力を許容し、且つ、上記第２期間まで出力した上記読み出しデータに対応する上記内部アドレスを、上記アドレス退避レジスタに退避させ、次いで上記第２期間経過の後、上記同期双方向インターフェースを介しての書き込みデータの取り込み、及び上記書き込みデータに対応する上記アドレスによって上記取り込んだデータを上記メモリバンクに書き込み、更に、上記メモリバンクへの書き込み後に、上記第２期間まで出力した読み出しデータに対応する上記内部アドレスを上記アドレス退避レジスタから上記バーストカウンタへ戻し、上記バーストカウンタは、上記戻された内部アドレスから内部アドレスを生成する。
【００２１】
【発明の実施の形態】
図１には、この発明に係る半導体記憶装置の一実施例の概略構成図が示されている。この実施例では、それぞれが独立に動作可能にされた８個のメモリバンク（Ｂａｎｋ）を持つようにされる。これらのメモリバンク（Ｂａｎｋ）は、特に制限されないが、それぞれが約８Ｍビット（８Ｍｂｉｔ）のような記憶容量を持つようにされたメモリブロックから構成される。
【００２２】
この実施例の半導体記憶装置は、同図に例示的に示されているような７６本の外部端子を持つようにされる。端子ＣＳｂは、チップセレクト用端子であり、そこに供給されるチップセレクト信号がロウレベルであるときチップ選択状態にされる。端子Ｒｅｓｅｔｂは、リセット用端子であり、それがロウレベルにされると、デバイスはリセット状態となり、出力端子は出力ハイインピーダンスとされる。端子Ｃｌｏｃｋは、クロック用端子であり、相補のクロック信号が入力されるため２本設けられる。
【００２３】
端子Ｃｏｍｍａｎｄは、コマンド（命令）とアドレス信号との組み合わせによる１２本からなり、後述するような階層及びパケット構成とされて、この実施例のように約６４Ｍビットのような記憶容量を持つものの他、４８Ｍビットのような記憶容量、あるいは３２Ｍビットのような記憶容量を持つ場合、あるいは通常の動作の他テストモードの設定も適用可能となるように工夫されている。
【００２４】
端子ＶＤＤとＶＳＳは、内部回路用の電源供給端子であり、それぞれが２本ずつ設けられる。端子ＶＤＤＱとＶＳＳＱは、出力回路用の電源端子であり、出力回路の電源端子を独立させることにより、出力回路動作時に電源端子ＶＤＤＱとＶＳＳＱに発生するノイズが内部で他の内部回路に直接伝わるのを防止するものである。上記端子ＶＤＤＱとＶＳＳＱは、８本ずつ設けられ、入出力端子ＩＯに対応された３２個の出力回路が４個ずつ８分割されて、上記２対のＶＤＤＱとＶＳＳＱがそれぞれに割り当てられる。
【００２５】
端子ＩＯは、入出力端子であり、３２ビットの単位でのデータの入力あるいは出力を行うために用いられる。端子ＱＳは、上記端子ＩＯから入出力されるデータに同期したクロック信号であり、相補のクロック信号の入出力のために２本設けられる。端子Ｍａｓｋは、バイト（８ビット）単位でのライトマスク指示するための端子であり、上記ＩＯ端子から入力される３２ビットの入力データが８ビットずつ４組に分けられ、それぞれの組に対して上記４本のマスク端子が対応されて、バイト単位でのライトマスクを実現する。端子Ｖｅｒｆは、上記のような各端子に対応された入力信号の参照電圧を入力するためのものであり、２本設けられる。
【００２６】
図２には、この発明に係る半導体記憶装置の一実施例のピン配置図が示されている。この実施例の半導体記憶装置は、前記のように７６本の端子が設けられるものであるので、特に制限されないが、８０ピンのＣＳＰパッケージに搭載される。パッケージの裏面には、１０×８列＝８０個がＡＢＳＤ列とＨＩＪＫ列との２組に４０ピンずつに分かれて設けられる。特に制限されないが、入出力端子ＩＯは、ＤＱ１〜ＤＱ３１とＤＱ０〜ＤＱ３０のように奇数と偶数とに分けられてそれぞれの組に割り当てられる。メモリチップは上記パッケージの裏面中央部に対応された位置に入出力部等の周辺回路が構成されて、かかる周辺回路を中心にして上記８個のメモリバンクが４個ずつ２組に分かれて設けられる。
【００２７】
図３には、この発明に係る半導体記憶装置の一実施例の全体ブロック図が示されている。この実施例における半導体記憶装置は、特に制限されないが、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）のようにクロックの両エッジに同期してデータの入出力動作が行われる。この実施例では、前記のように８つのメモリバンクに対応して８つのメモリブロックが設けられる。１つのメモリブロックは、特に制限されないが、８個のサブブロックから構成され、同図にはそのうちの１つのサブブロックの概略回路が例示的に示されている。
【００２８】
上記サブブロックは、ＤＲＡＭマットを構成し、特に制限されないが、一対の並行に延長されるビット線ＢＬとＢＬＢとワード線ＷＬ０，ＷＬ２との交点にアドレス選択ＭＯＳＦＥＴと記憶キャパシタからなるダイナミック型メモリセルが設けられる。上記ワード線ＷＬ０，ＷＬ１等は行デコーダ・ワードドライバにより１つが選択される。上記ビット線ＢＬとＢＬＮには、行アクセスシーケンサから供給れるプリチャージ信号よりプリチャージとイコライズ動作を行うプリチャージ回路、ＣＭＯＳラッチ回路からなるセンスアンプと、行デコーダで形成された選択信号ＹＳによりスイッチ制御されるカラムスイッチＭＯＳＦＥＴ等が設けられる。上記ＤＲＡＭマットのセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。
【００２９】
上記サブブロックのＤＲＡＭマットからは、３２ビット幅からなる入出力バスに対して、２倍の６４ビット幅のマットＩＯバスが設けられる。つまり、上記列デコーダにより形成された選択信号ＹＳにより、６４対のビット線が上記カラムスイッチＭＯＳＦＥＴにより選択されて、上記マットＩＯバスに接続される。上記マットＩＯバスは、ワード順序補正マルチプレクサを介して、６４ビットに対応した６４個のメインアンプと、６４個のライトアンプにそれぞれ接続される。
【００３０】
これは、データバスの高速化が進み、半導体記憶装置の内部動作に比べて何倍も高速な転送周期を持つバスインターフェースが使用されるようになってきたことに適合させるものである。こうした高速なバスインターフェースに対応する為に、内部的には入出力バスのビット長の整数倍のデータを読み出しあるいは書き込み、バスインターフェースとメモリブロックの間にシリアル・パラレル変換回路を設けて速度を変換する。このように内部的にバスのビット長の整数倍のデータを、事前に読み出して置く場合を「プリフェツチ」とよび、事前に内部のレジスタに貯えて置き一回の内部動作での書き込む場合を「プリロード」と呼ぶ。この実施例では、上記のように２倍のデータのプリフェッチを使用する事により、バスインターフェースは内部動作に比べて２倍の高速化が期待できる。
【００３１】
このような「プリフェツチ」と「プリロード」を可能とするために、各メモリバンクにおいては、メインアンプは、３２ビットずつのデータをデータ出力シフタに出力する。逆に、３２ビットずつシリアルに入力されたデータは、データ入力シフタによって６４ビットデータに変換される。上記データ出力シフタでのパラレル・シリアル変換動作のために、列ＲＥＡＤ（リード）シーケンサと、スキップ制御回路からの制御信号が伝えられる。上記データ入力シフタでのシリアル・パラレル変換動作のために、列ＷＲＩＴＥ（ライト）シーケンサからの制御信号が伝えられる。
【００３２】
上記８個のメモリバンクにそれぞれ上記のようなデータ出力シフタ、データ入シフタが設けられている。データ出力シフタは、上記列ＲＥＡＤシーケンサ及びスキップ制御回路により選択されたメモリバンクの対応された３２ビットのデータが、上記列ＲＥＡＤシーケンサ及びスキップ制御回路の制御信号の論理信号を受けて動作する３ＳＴ（ハイレベル、ロウレベル、ハイインピーダンスからなる３状態）出力ドライバを介して入出力端子から出力される。また、上記入出力端子から入力される３２ビットの入力データは、列ＷＲＩＴＥ（ライト）シーケンサからの制御信号により選択されたメモリバンクに対応したものに伝えられる。
【００３３】
この実施例の半導体記憶装置では、コマンドにより動作の指示が行われるが、従来のＳＤＲＡＭのコマンドやアドレス入力方式とは大きく異なる。つまり、コマンドとアドレス情報とが１つのコマンドパケットとして入力される。このため、内部回路にはコマンド同期回路によりコマンドパケットをコマンド、行アドレス、列アドレスのように振り分けて、それぞれコマンドラッチ、行アドレスラッチ及び列アドレスラッチに取り込まれる。このようなコマンドパケットを採用することにより、この実施例のように約６４Ｍビットのような記憶容量を持つものと、１２８Ｍビットや２５６Ｍビットのように大きな記憶容量を持つもの相互に置き換えを容易にするものである。もちろん、上記６４Ｍビットよりも記憶容量の小さな半導体記憶装置でも置き換えが容易になるものである。
【００３４】
コマンドラッチに取り込まれたコマンドは、コマンドデコーダにより解読されて、リード動作を制御する列ＲＥＡＤシーケンサ、ライト動作を制御する列ＷＲＩＴＥシーケンサ、及びバンク比較回路にコマンドに対応した動作実現するための制御信号を出力する。
【００３５】
行アクセスシーケンサは、バンク比較回路からの信号と、列ＲＥＡＤシーケンサ、列ＷＲＩＴＥシーケンサからの信号とを受けて、上記メモリバンクのうちの選択されたメモリバンクの上記行デコーダ・ワードドライバが有効とする。このように動作が有効とされた行デコーダ・ワードドライバは、上記行アドレスラッチに取り込まれたアドレス信号を解読して、メモリバンクの中の１つのサブブロックのワード線を選択させる。上記行アクセスシーケンサは、上記サブブロックでのワード線の選択動作に対応して、相補ビット線ＢＬ，ＢＬＢに読み出されたメモリセルからの微小信号を増幅するセンスアンプを活性化させるタイミング信号を発生してＳＡドライバを駆動する。このようにして、メモリブロックの行（ロウ）系のアドレス選択動作が行われる。
【００３６】
列アドレスラッチに取り込まれたアドレス信号は、列アドレス補正回路を介して、メモリバンクの行デコーダに伝えられる。この列アドレス補正回路は、後述するような３Ｄ画像信号処理に向けた特殊な動作を行うために設けられたものであり、ワード順序補正マルチプレクサの制御を行うようにされる。
【００３７】
列アクセスシーケンサは、リード動作とライト動作に対応して前記のような列ＲＥＡＤシーケンサと列ＷＲＩＴＥシーケンサに分けられる。つまり、リード動作では前記「プリフェッチ」によるパラレル・シリアル変換動作を制御するのに対して、ライト動作では「プリロード」よるシリアル・パラレル変換動作を制御するものであるので、それぞれの動作に合わせてシーケンス制御を行うようにするものである。
【００３８】
この実施例で注目すべき特徴の１つとして、上記列ＷＥＩＴＥシーケンサが列ＲＥＡＤシーケンサの制御を行うことがある。この実施例の半導体記憶装置は、リード動作とライト動作とはそれぞれのコマンドに対応して独自に行われるものではなく、リード中にライト動作を実現するためにライト系の信号でリード系の制御を行うようにするものである。つまり、上記プリフェッチでのリードの途中で、ライト動作が指示されると、リード動作が中断されてライト動作が優先的に実効される。そして、かかるライト動作が終了すると、上記未出力のリードデータが自動的に出力される。
【００３９】
データの入出力動作に関して言えば、半導体記憶装置の主要な動作は、内部的な読み出し及び書き込みである。連続した読み出し又は書き込みの場合、この二つの動作はパイプラインにより並列化が可能なので、半導体記憶装置の理論上のスループットは、内部的な動作に必要な時間及びデータ入出力に必要な時間のどちらかより長い方の時間で律速される。しかし、読み出しと書き込みを交互に切れ目無く行う場合、先行する読み出しは内部動作の完了後に転送が行われ、引き続く書き込みは内部動作に先立って転送が行われるので、連続的に内部動作を行うとデータ出力のタイミングとデータ入力のタイミングが重なってしまう結果となる。
【００４０】
双方向バスはデータ出力とデータ入力を同時に行う事は出来ないので、読み出し動作に引き続く書き込み動作では、タイミングの重なり合いを防止する為に書き込み動作の開始を遅らせる必要が有る。このように、従来の一般的な半導体記憶装置では、連続的に読み出し又は書き込みをする場合に比べ、読み出しと書き込みが交互に行われる場合は、転送タイミングの重なり合いを防止する待ち時間の為、実効的なスループットが大きく低下する結果となる。
【００４１】
そこで、ライトバッファに書き込みデータを一時貯えて、内部タイミングの空き時間に実際の書き込み動作を行う様な機構も考えられるが、最大の効率を得る為には、ライトバッファヘの書き込みと実際の書き込みが常に同時に行われるよう制御する必要があるが、常にそういったタイミングで次の書き込みデータが準備出来るとは限らないので、やはり待ち時間が発生してしまう。さらに、ライトバッファヘの書き込みの後、実際の書き込みが行われる前に書き込んだアドレスに対する読み出し動作を行つてしまうと、間違ったデータを読み出してしまうので、データの整合性の管理も必要となる。そこで、この実施例では、前記のようなリードの途中でライト動作を実施し、その後に再びリードを再開する機能が設けられる。
【００４２】
図４には、この発明に係る半導体記憶装置の他の一実施例の全体ブロック図が示されている。この実施例は、基本的構成は前記図３の実施例と同様であるが、カラム系選択回路としてバースト動作を実現するためのバーストカウンタ、及びアドレス退避レジスタが設けられる。つまり、この実施例の半導体記憶装置では、カラム系の選択動作として、バーストリードあるいはバーストライト動作が設けられる。
【００４３】
このようなバースト動作は、公知のＳＤＲＡＭ等でも有しており、列アドレスの先頭アドレスをバーストカウンタにセットし、かかるバーストカウンタで列アドレスを発生させて、カラム選択動作を順次切り換えて最大で１本のワード線に接続されるメモリセルに対して連続的にアクセスを行うようにするものである。
このようなバースト動作を付加した場合、バーストリード中にライトコンマンドを入力すると、バーストカウンタにはライトコマンドに対応された列アドレスが入力されるので上記リード中のアドレスが喪失してしまう。
【００４４】
そこで、ライトコマンドに対応して入力された列アドレスがバーストカウンタに取り込まれる前に、リード途中のバーストカウンタのカウンタ値がアドレス退避レジスタに退避させられる。上記アドレス退避レジスタに退避されたカウンタ値は、上記ライト動作が終了してリード動作か再開されるときに、上記バーストカウンタに戻される。このようなバースト動作機能を除けば、図４の実施例の各回路ブロックは、前記図３の実施例と同様であるので、重複した説明を省略するものである。
【００４５】
図５には、前記図３、図４のサブブロックの一実施例の構成図が示されている。サブブロックは、特に制限されないが、４つのメモリマットに分割される。つまり、サブブロックは、縦方向（ワード線方向）に４つのメモリマットに分割される。メモリマットの上下部には、サブワードドライバが配置され、メモリマットの左右部にはセンスアンプが配置される。
【００４６】
上記４つのメモリマットからなるサブブロックの下側は、メインワードドライバが設けられる。メインワードドライバは、同図の４つのメモリマットを貫通させるように縦方向に延長されるメインワード線の選択信号を形成する。上記メインワードドライバには、１つのメインワード線に割り当てられる複数のサブワード線の中の１つのサブワード線を選択するサブワード線選択信号を形成するサブワード線選択ドライバが設けられる。また、特に制限されないが、上記４つのメモリマットの中の１つのメモリマットを選択するマット信号を形成するマット選択回路も設けられる。このマット選択回路は、上記４つのメモリマットの中の１つのメモリマットのサブワード線のみが選択されるようにするものであり、これに対応してセンスアンプも、選択されたメモリマットに対応したセンスアンプ列のみが一度に活性化される。
【００４７】
１つのメモリマットは、２５６対のビット線が同図の横方向に延長される。上記２５６対のビット線は、１２８対に分けられて上記左右に設けられた１２８個ずつのセンスアンプの入出力ノードに結合される。特に制限されないが、互いに隣接するビット線に接続されるセンスアンプを左右に振り分けて配置することにより、比較的大きな占有面積を必要とするセンスアンプを２対のビット線ピッチに合わせて形成することができるから、センスアンプ及びビット線を高い集積度をもって配置させることができる。
【００４８】
上記１のメモリマットには、特に制限されないが、１０２４本のようなサブワード線が設けられる。サブワード線は、例えば２本ずつが対とされた隣接するサブワード線を駆動するサブワードドライバが上下に振り分けられて配置される。
このようにサブワードドライバをメモリマットの上下に振り分けて配置することにより、比較的大きな占有面積を必要とする２個のサブワードドライバを４本のサブワード線ピッチに合わせて形成することができるから、サブワードドライバ及びサブワード線を高い集積度をもって配置させることができる。
【００４９】
あるいは、同図に点線でしめれたサブワード線のように中央部で切断分離し、メモリマットの上下に振り分けられて設けられたサブワードドライバにより上記分割されたサブワード線をそれぞれで駆動するようにしてもよい。このようにした場合には、１本のサブワード線に接続されるメモリセルの数が前記センスアンプの分割に対応して１２８個と少なくすることができるので、サブワード線の高速な選択動作が可能なる。
【００５０】
特に制限されないが、上記サブブロックの左右に設けられたセンスアンプ列には、３２対ずつのローカル入出力線が設けられる。例えば、メモリマットの右側に設けられるセンスアンプ列では、上記のようにメモリマット単位でワード線選択を行う場合には、１２８対の相補ビット線が３２対ずつ４組に分けられて、４つのＹＳ選択線により選択されて上記ローカル入出力線に接続される。同様に３２対のローカル入出力線とそれに対応したＹＳ選択線が左側のセンスアンプ列にも設られる。
【００５１】
上記８個のサブブロックに対してコモンＩＯ線が設けられる。コモンＩＯ線は、前記「プリフェッチ」と「プリロード」に対応して６４対の信号線（マットＩＯバス）から構成される。上記各サブブロックのローカル入出力線と上記コモンＩＯ（マットＩＯバス）とは、サブブロック選択信号により選択されたものが相互に接続される。
【００５２】
上記のような１つのメモリマットは、２５６対のビット線と１０２４本のサブワード線が設けられるから、約２５６Ｋビットのような記憶容量を持つようにされる。上記１つのサブブロックは、４個のメモリマットで構成されるので、２５６Ｋ×４＝１Ｍビットのような記憶容量を持つようにされる。１つのメモリバンクは、前記のように８個のサブブロックで構成されるから、約８Ｍビットのような記憶容量を持つものとされる。
【００５３】
１つのメモリバンクにおいて、１つのサブブロックを選択して上記６４ビットのようなデータの入出力を行うものに代えて、前記のように８個のサブブロックのサブワード線を同時に選択し、それぞれが８ビットずつデータを入出力するようにするものであってもよい。この構成は、後述するような３Ｄ画像処理において、効率的なデータの入出力を可能にするものである。
【００５４】
つまり、高速転送が必要な用途で多く使用される従来のプリフェッチ・プリロードタイプの半導体記憶装置では、シリアル・パラレルの変換を使用する事により高速化が実現できる反面、実際の内部アクセスが複数アドレス同時に行われる為、読み出し及び書き込みの開始アドレスは、バイト単位でのデータを１ワードとしてみたとき、前記実施例では６４ビットのプリフェッチやプリロードを行うので、例えば８倍のプリフェツチ・プリロードと見做される。この場合は上記バイト単位にアドレスを付したときには、０、８、１６、２４というように同時にアクセスされるワード（バイト）数で割り切れる位置に限られる。さらに同時にアクセスされる複数のワードは、上記開始アドレスから連続した８アドレスというように、固定的に割り付けられてしまう。
【００５５】
この実施例の半導体記憶装置では、０から３までの任意の増分で指定された８つのバイト、すなわち６４ビットを一度にアクセスすることを可能とするために、１つのバンクにおいて、８個のサブブロックを設け、それぞれから８ビットずつ入出力させるようにするものである。このため、右側のセンスアンプ列において、各センスアンプに対応した１２８対の相補ビット線が４対ずつの３２組に分けられて、３２のＹＳ選択線により選択されて上記ローカル入出力線に接続される。同様に４対のローカル入出力線とそれに対応したＹＳ選択線が左側のセンスアンプ列にも設られる。このようなサブブロックが８個設けられるから、１つのバンクでは６４ビットの単位でのデータの入出力（リード／ライト）が行われる。
【００５６】
図６には、この発明に係る半導体記憶装置の一実施例の回路図が示されている。同図においては、センスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された回路図が例示的に示されている。この実施例は、センスアンプを中心にして一対の相補ビット線が折り返して平行に延長されるといういわゆる２交点方式に向けられいてる。同図においては、メモリマット１５の一方に設けられるセンスアンプ１６と、センスアンプ列とサブワードドライバ列との交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００５７】
ダイナミック型メモリセルは、上記１つのメモリマット１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。
アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。
【００５８】
上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００５９】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、センスアンプの単位回路の入出力ノードと接続される。
【００６０】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴＱ１４とＱ１５が接続される。
【００６１】
特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記のパワースイッチＭＯＳＦＥＴは、各センスアンプの単位回路に分散して設けるようにしてもよい。
【００６２】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。
【００６３】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。特に制限されないが、上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカル入出力線ＬＩＯとコモンＩＯ（ＭＩＯ）を接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、前記説明したようにセンスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路等も設けられる。
【００６４】
スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノード（相補ビット線ＢＬ，ＢＬＢ）とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。これにより、センスアンプの入出力ノードは、上記選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子に導かれるコモンＩＯ（ＭＩＯ，ＭＩＯＢ）に接続される。
【００６５】
アドレス信号Ａｉは、前記のような行アドレスラッチに対応したアドレスバッファ５１に供給される。このアドレスバッファに取り込まれたＸアドレス信号は、前記行デコーダに対応したプリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤにより動作させられ、特に制限されないが、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、前記のような図示しない行アドレスラッチに対応したアドレスバッファを介して入力されたＹ（カラム）アドレス信号を解読するものであり、前記列デコーダに対応しており選択信号ＹＳを形成する。
【００６６】
上記メインアンプ６１は、降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、かかるメインアンプ６１の出力信号は、同図では省略されているが、前記データ出力シフタを介して外部端子から供給される電源電圧ＶＤＤＱ、ＶＳＳＱで動作させられる出力バッファ６２に伝えられ、かかる出力バッファ６２の出力信号Ｄout とされる。外部端子から入力された書き込み信号Ｄinは、入力バッファ６３を通して取り込まれ、省略されたデータ入力シフタを介して同図においてメインアンプ６１に含まれるライトアンプを通して上記ＭＩＯとＭＩＯＢとＬＩＯを通して選択されたメモリセルに一括して書き込まれる。上記信号Ｄout とＤinは、前記のような双方向インターフェイスを介して入出力される。
【００６７】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱ、ＶＤＤは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。
ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【００６８】
あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱ，ＶＤＤに対して内部電圧は、種々の実施形態を採ることができる。
【００６９】
図７には、この発明に係る半導体記憶装置の動作の一例を説明するためのタイミング図が示されている。同図においては、コマンドを入力してからリードデータが得られるまでの待ち時間（レイテンシイ）を利用して、前記図３又は図４の実施例のように８つのメモリバンクのうち、バンク０（＃０）ないしバンク３（＃３）の４つを用いてプリフェッチとプリロードを行うようにするものである。
【００７０】
前記コマンドパケットからコマンド、行アドレス及び列アドレスをラッチに取り込むまで１クロック（１ＣＬＫ）を要し、それをデコードしてワード線の選択動作、センスアンプでの増幅動作及びカラム選択、シリアル・パラレル変換動作と出力動作と合計７クロックを待って読み出しデータが出力される。このようにして、コマンド入力からデータ出力までが８ＣＬＫが費やされる。１クロックの周期は、４ｎｓとするとコマンド入力から３２ｎｓ後にデータ出力が行われるものとなる。１つのメモリバンクでは、４クロック後にはメモリマットの選択が終了しているので、次のコマンドの入力が可能とされる。
【００７１】
したがって、同図の例ではバンク＃０ないし＃３の４つを用いてアドレスＡ、Ｂ、Ｃ、Ｄの４つのアドレスを指定して１回目のリードコマンドを入力した後に、上記バンク＃０ないし＃３に対して再びアドレスＥ、Ｆ、Ｇ、Ｈを指定してリードコマドを入力すると、９クロック目からその立ち上がりと立ち下がりに同期して３２ビットずつのデータが双方向バスＤＡＴＡに順次出力される。
【００７２】
この実施例においては、バンク＃０のデータ出力中に、バンク＃０ないし＃３の４つを用いてそれぞれアドレスとライトコマンドを入力すると、特別に設定されたライトレイテンシイ（２ＣＬＫ）後に双方向バスＤＡＴＡから入力されたライトデータの取り込みが行われる。通常、ライトコマンド入力からデータ入力を受け付けるのは、前記のようなプリロードを行うものであるので、１クロックもあれば十分である。
【００７３】
しかしながら、この実施例では、前記のようにデータ読み出しとデータ書き込みの間に優先順位が付与されており、書き込みデータ入力は、読み出しデータ出力に対して常に優先権を持つにされる。従って、書き込みデータの入力は常に内部動作から同一のタイミングで処理され、前記入力と同一タイミングの読み出しデータの出力は、前記入力が完了するまで待たされる。このような制御を実現するために、バスの切り替え待ち時間の設定が行われる。つまり、上記読み出し中のバンク＃１のアドレスＢに対応したデータの出力が終了させて、出力バッファをハイインピーダンス状態にして、一旦双方向バスを開放させた後に、ホスト側からの書き込みデータの入力を行うようにする。
【００７４】
このようなリードモードでの出力データとライトモードでの入力データとが教競合しないような切り換え時間Δｔ１を確実に確保するために、ライトレイテンシイ（Ｗrite  Ｌatency）に１ＣＬＫ分だけ余分に設けられて、前記のように２ＣＬＫとされる。これにより、双方向バスＤＡＴＡには、リードデータの後にライトデータが上記４バンクに対応して３２ビット×８の入力が行われる。そして、このような書き込み動作が終了すると、上記中断されたリードデータが自動的に出力される。
【００７５】
上記のような中断されたリードデータ（Ｓuspended READ Data) の出力動作においても、入力データと中断された出力データと入力データとが双方向バスＤＡＴＡ上で教競合しないような切り換え時間Δｔ２を確実に確保するようタイミング設定が行われて出力される。なお、引き続いてのリードデータを得る場合には、上記ライトコマンドの数及び上記ライト動作の後の中断されたリードデータの最終出力データＨから逆算して、８クロック分前にバンク＃０ないし＃３の４つを用いてアドレスＩ、Ｊ、Ｋ、Ｌの４つのアドレスを指定して３回目のリードコマンドを入力すればよい。
【００７６】
上記Δｔ１やΔｔ２を設定するためのタイミング規定期間は、読み出しデータの直後に何の分離時間もないタイミングで書き込みデータ入力を行うようにしたり、逆に読み出しデータ入力終了直後のタイミングから読み出しデータを出力すると、メモリ自身あるいはメモリコントローラ等が誤った信号の取り込みを行うことを防止するために設けられる。メモリはそれ自身で独自に動作するのではなく、メモリコントローラやＣＰＵ等との間でデータの授受を行うものであるので、その設定にはメモリとの間でデータの入出力を行う他の回路との関係で設定されるものである。
【００７７】
したがって、この発明に係る半導体記憶装置との間でデータの入出力を行う装置及びそれらを接続する双方向バスに応じて、上記Δｔ１及びΔｔ２を確保するようタイミング規定期間を設定する必要がある。そこで、この実施例では、クロック信号の半周期刻みで前記ライトレイテンシイを設定することが可能とされる。つまり、前記ライトレイテンシイを設定するためのレジスタが設けられ、そこに設定された情報ビットによって、前記２ＣＬＫの他に２．５ＣＬＫ、３ＣＬＫ等種々の設定が可能にされる。また、かかる割り込みによるライト動作が終了した後に、読み出し中断された残りデータの出力タイミングも、上記同様なレジスタへの情報ビットの設定によりクロック信号の半周期刻みで設定できるようにされる。
【００７８】
クロックが非常に高速な場合、データ出力からデータ入力に切り替える為にデータ出力バッファをターンオフする時間が無視できなくなる。本発明に係る半導体記憶装置では、前記のようにデータ出力の中断動作の開始からデータ入力の開始までの遅延時間を内部レジスタにより任意に設定可能なので、クロック速度、出力バッファのターンオフ時間及びバス長に応じた最適な待ち時間を使用する事が出来る。例えば、データ出力の中断はコマンドが入力された次のクロックの立ち上がりエッジで開始される。内部レジスタに設定された遅延量が０クロックであれば、データ出力の中断が開始された時点からデータ入力が開始され、データ出力中断開始からデータ入力開始までの遅延最がセットされていれば、遅延量に応じたクロック数が経過した後データの入力が開始される。もちろん、データ転送にクロックの立ち上がりと立ち下がりの両方のエッジを使用するＤＤＲシステムの場合、データ出力の中断はコマンドが入力された次のクロックの立ち下がりエッジから行っても良い。
【００７９】
上記のようにレジスタを用いた場合には、それがシステムに搭載されたときの初期設定により行うようにしてもよいし、上記ライトコマンドの中に上記情報ビットを含ませるようにしてもよい。この構成に代え、外部端子から情報ビットを固定的に供給するものであってもよい。この場合には、外部端子数は増加するものの、メモリがシステムに搭載された時点で上記情報ビットの設定がハードウェア的に行われるから、電源投入直後の初期設定やコマンドの中に逐一情報ビットを挿入させるという煩わしがなく使い勝手がよい。
【００８０】
この実施例では、上記タイミング規定期間を設けることにより、ライト系回路からリード系回路に対する割り込み制御により、バスの切り替え待ちを除き、ほぼ連続したリードとライトの内部動作が矛盾無く行える為、読み出しと書き込みが交互に行われる場合の実効的スループットが飛躍的に向上させることができる。このような書き込みデータ入力の優先処理は、微視的に見れば書き込み動作の直前の読み出し動作のデータ出力待ち時間の増大につながるが、スループットを問題にするアプリケーションの場合においては、データバスにＦＩＦＯメモリ等のバッファを備えている場合がほとんどで、微視的な出力待ち時間の増大がシステム全体の性能に与える影響は小さいと考えられる。
【００８１】
特に制限されないが、この実施例では、リードコマンドに対して、ライトコマンドの入力を半クロック遅れて入力を可能とするように示されているが、ライトコマンドもリードコマンドと同様にクロックＣＬＫの立ち上がりで入力するものであってもよい。これに対応して、クロックＣＬＫの立ち上がりと立ち下がりで３２ビットずつデータを入力するものであってもよい。
【００８２】
図８には、この発明に係る半導体記憶装置の動作の他の一例を説明するためのタイミング図が示されている。同図においては、前記図４の実施例に示されたバースト動作が利用される。バースト動作では、１つのコマンドにより１つのメモリバンクにおいて前記双方向バスのビット幅に対応したワード長のデータ入力及びデータ出力の連続動作が可能とされる。
【００８３】
この実施例では、１つのコマンド１によりバースト長８を指定して、８クロック後に双方向バスから８個のデータを連続して出力させる。このような連続読み出しのための列アドレスは、前記バーストカウンタにより発生させられる。この実施例では、上記コマンド１に対応したバーストリード中にライト動作を指示するコマンド２の入力が許可される。例えば、コマンド１により、双方向データバスに対して３ワード長のデータが出力されるクロック信号ＣＬＫ、つまり最初の読み出しデータが出力されてから１ＣＬＫ遅れたクロックに同期してコマンド２が入力されると、それより２ＣＬＫ遅れて双方向データバスから書き込みデータの入力が行われる。
【００８４】
上記２ＣＬＫの期間を利用して、既にデータ出力シフタに伝えられている３番目と４番目のデータ出力を行うとともに、バーストカウンタに保持された列アドレスがアドレス退避レジスタに退避され、上記４番目のデータを出力させた後に出力バッファを出力ハイインピーダンスとして、上記２ＣＬＫ遅れて入力される書き込みデータの伝送を可能にするものである。中断され読み出しデータは、前記センスアンプに保持される。上記コマンド２によりバースト長が８なら２ワードずつがプリロードされ、２ワード単位での書き込みが４回連続して行われる。
【００８５】
この書き込み動作の終了の後に前記同様に設定されている時間Δｔ２の経過の後に、中断された読み出しデータが出力される。つまり、上記コマンド２に対応した内部動作２が終了した後に、前記アドレス退避レジスタに退避された列アドレスがバーストカウンタにセットされて、センスアンプに保持されていた読み出しデータを出力させる。
【００８６】
上記のコマンド２に対応した内部動作２を考慮し、かつ、上記中断された読み出し動作の最後のデータ出力に影響を与えないという条件で、コマンド３の入力が許可され、それに対応した内部動作３が実効されて、引き続きバーストリード動作が実効される。上記コマンド３の入力から双方向データバスに読み出しデータが出力されるまでには、前記のような８クロックのレイテンシイが設定されるものである。この内部動作の終了タイミングの直後にコマンド４を入力しバース長４を指定してライト動作を指示すると、それより２ＣＬＫの期間に前記内部動作３により読み出し準備が行われた２ワード分のデータが出力され、中断された読み出しデータに対応した列アドレスがアドレス退避レジスタに退避され、出力バッファが出力ハイインピーダンスとなり、双方向データバスが開放されて４ワード分の書き込みデータが入力される。
【００８７】
この実施例においては、ＤＤＲモードでのデータ入出力を行うようにした場合、書き込みデータと読み出しデータとが１６クロック期間に１６ワード分を入出力させることができ、１ワード／１クロックのような高速なデータ入出力動作を実現することができるものとなる。このように、１つのメモリバンクに対して読み出しと書き込み動作を交互に繰り返すようなメモリアクセスにおいても、本願発明の適用によって高速なデータ入出力が可能となるものである。
【００８８】
図９には、この発明に係る半導体記憶装置の一実施例の画素マッピング図が示されている。前記のように８個の独立してアクセス可能なメモリバンク０ないし７を用い、ＣＲＴ表示装置のラスタ方向に対して、同一バンクを４画素ずつ割り当て、ラスタと直角な方向に対して４画素毎の繰り返しで、各画素毎に異なるバンクを割り当てている。また、このメモリでは、１回のアクセスに必要な時間が１クロックであり、同一バンクを続けてアクセスする場合の待ち時間、言い換えればｔＲＣは４クロックであり、さらに請求項２２で特定されたような連続的なバンクアクセスに対する高速化機能を備えている。
【００８９】
つまり、それぞれバンクを構成して独立に動作可能にされた複数のメモリマットと、第１の読み出し命令もしくは書き込み命令に従う動作の後に、上記書き込み命令もしくは読み出し命令で指定されたバンク中の読み出しもしくは書き込みが実行されたメモリマット中のワードラインを立ち下げ、センスアンプ群をプリチャージする一連の動作を自動的に行う機構とを備え、上記読み出しもしくは書き込み命令の直後に同―のバンクに対して第２の読み出し又は書き込み命令が発せられた場合、上記自動的に行われるワードラインの立ち上げから始まる一連の動作を、上記直後に発行された第２の読み出し又は書き込み命令の終了まで延長する機構を持つようにされる。
【００９０】
また、第１の読み出しコマンドの直後に第２の読み出しコマンドが同一のバンクに対して発行された場合、第２のコマンドのマット指定・ワード線指定にかかるアドレスを無視し、第１の読み出しコマンドで活性化されたセンスアンプ群から第２のコマンドのカラムアドレス部で指定されたアドレスのデータを出力し、第１の書き込みコマンドの直後に第２の書き込みコマンドが同一のバンクに対して発行された場合、第２のコマンドのマット指定・ワード線指定にかかるアドレスを無視し、第１の書き込みコマンドで活性化されたセンスアンプ群から第２のコマンドのカラムアドレス部で指定されたアドレスへ入力されたデータを書き込み可能なコマンド制御機構を持つようにされる。
【００９１】
画像処理用のメモリにおいて、図９の実施例のようなマッピングを適用すれば、グラフィックの最も基本的な描画動作である１画素幅の線分１本の描画に対して、どのような角度であってもメモリ動作の待ち合わせを起こさない連続的な動作が可能となる。
【００９２】
例えば、垂直線の描画に対しては、同一バンクが現れるのは４画素、言い換えるば４クロック後である。これはｔＲＣと等しいので例えばバンク０に最初にアクセスされてから次にアクセスされる迄には、バンク０はアクセス可能な状態となっている。
【００９３】
例えば、水平線の描画に対しては、同一バンクが４画素連続するが、同一バンクの連続するアドレスのアクセスには、前記請求項２２に特定されたような高速化機構が有効なので、各画素は１クロックでアクセス可能である。また、水平方向には同一バンクが４画素ずつ配置されているので、水平方向には長い線分を描画した場合に同一バンクが再びアクセスされるのは４画素、言い換えれば４クロック後である。これはｔＲＣと等しいので例えばバンク０が最初にアクセスされてから次にアクセスされる迄には、０バンクはアクセス可能な状態となっている。
【００９４】
例えば、任意の斜めの線分に関しては、上記２つの場合の混合と考えられる。
したがって、全ての方向の描画において、前記の請求項２２に特定されたような高速化機能を使用する場合を除いて、同一バンクのアクセスはｔＣＲ以上の間隔が保証できる。
【００９５】
この発明に係る半導体記憶装置においては、内部をプリフェッチ・プリロードのワード（前記の例では３２ビット）の数倍の長ビット長（前記の例では６４ビット）を持つ大きなビット単位で構成するかわりに、外部バスのビット長と同じか、プリロード・プリフェッチのワード倍数未満の比較的小さな記憶回路ブロックを複数個使用し同時に駆動する構成をとり、それら記憶回路ブロックに与えるアドレスを下位３ビットとアクセスモードにより必要に応じてインクリメントする回路を備える。
【００９６】
例えば＋２ずつ増加したアドレスを連続してアクセスする機能は、各記憶回路ブロックへのアドレスの割り付けを図１０に示すよう、同一の記憶回路ブロック（前記図５のサブブロック）内の隣り合うアドレスで奇数と偶数が交互に配置されるようにマップされる。例えば、サブブロック０では、００、０９、１６、２５のようなアドレス割り付けが行われ、サブブロック１では、０１、０８、１７、２４のようなアドレス割り付けが行われる。
【００９７】
注目すべきは、８個のサブブロック０〜７の対応するアドレス割り付けが、第１行目が００〜０７、第２行目が０８〜１５、第３行目が１６〜２３、第４行目が２５〜３１のようになっており、第２及び第４行目のアドレス０８〜１５と２５〜３１が第１行目や第３行目のように各サブブロック０〜７の順序に対応して順序よく並ぶのではなく、上記の規則に従って隣接するサブブロック間でアドレスの入れ換えが行われるものである。このことは、後述する画像処理における高速で効率的なデータの入出力を行う上で有効な効果を発揮する。
【００９８】
上記のようなサブブロックのアドレス割り付けと、飛び飛びのアドレスを指定をレジスタにより設定することの組み合わせにより、前記のような奇数及び具数数バイトのデータを、奇数−偶数の順序又はその逆に偶数−奇数の順序あるいは奇数のみあるいは偶数のみの連続アクセスの他に、種々の組み合わせを採るようにすることができる。
【００９９】
図１１には、この発明に係る半導体記憶装置における１つのメモリバンクに対応した記憶回路ブロック部の一実施例の構成図が示されている。記憶回路ブロック部は、８個の８ビット単位でメモリアクセスされる前記図５に示したような記憶回路ブロック、すなわちサブブロック０ないし７よりなっている。各サブブロック０〜７に供給されるアドレスは、下位３ビットを除く外部アドレス、下位３ビットを除く外部アドレス＋１、下位３ビットを除く外部アドレス＋２の３つのうちから、下位３ビットのアドレスとアクセスモードフラグにより選択される。
上記下位３ビットのアドレスは、前記図１０に示したように００〜０７等のように８個のサブブロックを指定するアドレスであり、１バイト（８ビット）のデータに割り当てられるアドレスである。
【０１００】
上記サブブロック０〜７から出力されるデータは、下位３ビットのアドレスの値及びアクセスモードで６４ビットバスに対するワードアドレスの下位／上位の配置が変化する為、ワード順序補正マルチプレクサが設けられる。このワード順序補正マルチプレクサは、６４ビット内のワードアドレスの順序を補正している。上記ワード順序補正マルチプレクサは、この実施例に於いては独立した回路となっているが、前記図３又は図４のシリアル・パラレル、パラレル・シリアル変換回路の一部として構成しても良い。
【０１０１】
図１０は、前記のようにサブブロックの各データに割り当てられたアドレスマッピング図である。この実施例でのアドレッシングモードは、連続したアドレスと開始アドレスから＋２ずつ増加した、いわゆる奇数及び偶数のアクセスの２種類とされる。この場合、各サブブロック０〜７には同一のサブブロック内の隣り合うアドレスで奇数と偶数が交互に配置されるようにマップされる。この実施例では、各記憶回路ブロックは４ワードずつを記憶するようになっているが、もちろん任意の数の記憶が可能である。
【０１０２】
連続アクセスモードで開始アドレス０２とした場合、図１１の選択回路ｆにより、サブブロック２〜７には下位３ビットを除く外部アドレスがそのまま入力され、記憶ブロック０〜１には＋１が入力される。またワード順序補正マルチプレクサは出力がサブブロック２〜７、１、０の順になるように切り替えられる。これにより、図１０のアドレスマッピング図に従えば、サブブロック２から７において、０２〜０７の６バイトのデータが出力され、サブブロック０と１は、アドレスが＋１にされており、０９と０８とが選択され、上記ワード順序補正マルチプレクサによりサブブロック２〜７、１、０の順になるので、データは０２〜０９のような８バイト（６４ビット）が選ばれて、データ出力シフタにより０２〜０５と０６〜０９とがＤＤＲモードでシリアルに出力される。
【０１０３】
この実施例では、前記のように６４ビットの単位でプリフェッチを行うにも関わらず、従来のように上記バイト単位にアドレスを付したときのように０、８、１６、２４というように同時にアクセスされるワード（バイト）数で割り切れる位置に固定的に限られるのではなく、任意のバイト単位に割り付けられたアドレスから連続した８アドレスというように読み出すこと、あるいは書き込むことが可能とされる。
【０１０４】
＋１アクセスモードで開始アドレス０５とした場合、図１１の選択回路ｆにより、サブブロック５、７には下位３ビットを除く外部アドレスがそのまま入力され、サブブロック０、２、４、６には＋１が、１、３には＋２が入力される。またワード順序補正マルチプレクサは出力がサブブロック５、７、０、２、４、６、１、３からの出力データを順になるように切り替えられる。つまり、サブブロック５と７から０５と０７が出力され、サブブロック０、２、４、６からは０９、１１、１３、１５が出力され、サブブロック１、３からは１７と１９が出力される。これを上記のようにワード順序補正マルチプレクサによる並べ替えにより、０５、０７、０９、１１、１３、１５、１７、１９のデータが出力される。
このようにして、任意の開始アドレスから連続した、またはひとつおきのアドレスの８ワードが６４ビットのデータバスに出力又はデータバスから入力される。
【０１０５】
上記のような各データに割り当てられたアドレスマッピング図は、Ｚバッファ法３Ｄグラフィックシステムに好適なものとなる。つまり、偶数アドレス００、０２、０４、０４のような４バイトに対してＲ、Ｇ、Ｂの画像データを割り得て、０１、０３、０５の３バイトに対して奥行き座標Ｚを割り当て、０７の１バイトには画素の透明度αを割り当てるようにして、画像データとＺデータを交互のアドレスに記憶させる。なお、００のバイトにＲ、０２のバイトにＧ、０４のバイトにＢのカラー画素を割り当てたときには、０６のバイトは空き（必要なら輝度情報Ｙ）とされる。
【０１０６】
このようなアドレスマッピングを実施した場合、従来のようなメモリ回路では連続したデータしかアクセス出来ない為、Ｚバッファのデータを必要としないスクリーンリフレッシュのアクセスにおいても、無駄なＺバッファのデータをアクセスしてしまい、実効的な転送効率が５０％にも低下してしまう。これは高速処理が必要な３Ｄグラフィックシステムでは致命的である。この実施例では、＋１アクセスモードを実施することにより、画像データのみあるいはＺαデータのみを任意のアドレスから連続して入出力させることができる。これにより、上記画像バッファの初期化に関しても、「最も遠くを表すＺ値」及び「背景色」がシステムにより異なる場合でも高速に処理を行うようにすることができる。
【０１０７】
後述するように、この実施例の半導体記憶装置を４個並列接続して１２８ビットのデータバスによりシステムを構成した場合には、１回のアクセスにより１２８ビットのデータの入出力が可能となる。この構成では、表示画面上に横（ラスタ方向）に２個、縦に３個並ぶような４ピクセル／ポリゴンのような高精細のグラフィクの処理において、上記横方向に２個の画素分の画像データ及びＺαを１回のアクセスで入出力することができるから高速グラフラフィック処理に好適なものとなる。そして、＋１アクセスモード、つまりはスキップアクセスモードにより、Ｚαを除いた４画素分のデータを１回に出力させることができる。
【０１０８】
図１２には、この発明に係る半導体記憶装置の一実施例のコマンドの構成図が示されている。制御端子は、前記のように１２本が割り当てられる。かかる制御端子に対して、クロックのエッジに同期して２組の制御信号が入力されるという、いわゆるパケット構成が採用される。つまり、クロックＣＬＫの立ち上がり又は立ち下がりのいずれか一方又は両方に同期して入力された第１信号（第１種信号）Ｗ０と、かかる第１信号Ｗ０に引き続いて次のクロックの立ち下がり又は立ち上がり、両方の場合には半周期遅れたエッジに同期して第２信号（第２種信号）Ｗ１が入力される。かかる２つの信号Ｗ０とＷ１によりメモリ動作を指定する１つのコマンドが構成されるという階層構造とされる。
【０１０９】
このような階層構造を採ることの利点は、高速なメモリ動作、あるいは一連のメモリ動作での早い段階での信号を必要とするものと、低速なメモリ動作あるいは上記メモリ動作での遅い段階でもよい信号とを区別することにより、それぞれの動作に見合った合理的な信号入力を可能とするものである。この構成は、上記２つの信号の組み合わせにより、多様な制御動作を指示を１回でしかも少ない外部端子により入力させることができる。
【０１１０】
上記最初に入力される第１信号（又は第１種信号）Ｗ０は、ビット０から２の３ビットを用いて８通りのコマンド（Ｃommand) が割り当てられる。これらのコマンドは、図示の通りあり、それぞれの動作を次に説明する。
（１）ＮＯＰは、ノーオペレーションであり、なにも動作を行わない。
（２）ＷＲＩＴＥは、ライトモードであり、レイテンシィは２、バースト長２（プリロード）の書き込み動作であり、次のリードモードに優先する。そして、直後に同一バンクに対してアクセスが続くと、オートプリチャージが中断される。
【０１１１】
（３）ＲＥＡＤは、リードモードであり、レイテンシィは８、バースト長２（プリフェッチ）の読み出し動作であり、上記ライトモードと衝突すると出力動作が中断され、ライト動作の終了の後に未出力データが自動的に出力される。同一バンクに対してアクセスが続くと、上記ライトモードと同様にオートプリチャージが中断される。
【０１１２】
（４）Ｓkip ＲＥＡＤは、スキップリードモードであり、前記奇数バイト又は偶数バイトの読み出しのように１つ置きの読み出し動作であり、奇数か偶数かはアドレスの最下位ビットで決定される。それ故、この実施例の半導体記憶装置では、前記３２ビット（４バイト）単位でのデータの入出力を行うのにも関わらず、各バイトを指定する下位３ビットのアドレスも入力される。
【０１１３】
（５）ＣＬＡＲ−Ｂは、クリア動作を実行するものであり、次のＣＬＡＲ−Ｂ発行のタイミングが前記ＮＯＰならクリアシーケンスを終了する。
（６）ＣＬＡＲ−Ａは、クリアデータをロードした後にクリア動作を実行する。
その他は、上記ＣＬＡＲ−Ｂと同様である。
【０１１４】
（７）ＲＥＦＲＥＳＨは、オートリフレッシュを起動するものであり、バンクを指定するモードとバンクを指定しないモードとがあり、ロウアドレスの最上位ビットにより切り換える。
（８）ＣＯＮＴＲＯＬは、コントロールモードであり、第１信号Ｗ０の他の信号と組み合わせて▲１▼セルフリフレッシュの起動を行う（例えば、かかるセルフリフレッシュの終了はチップセレクトＣＳのハイレベル／ロウレベルにより行う）。
▲２▼ＤＬＬのオン／オフ制御、▲３▼ＤＬＬのリセット、▲４▼テストモードの起動、▲５▼リセット（電源投入状態に戻る）が設けられる。上記▲５▼のテストモードは、第２信号Ｗ１の１２ビットを用いて種々のテストモードが指定される。
【０１１５】
上記（１）〜（７）が高速動作のコマンドとされ、いずれか１が指定されたときには、第１信号Ｗ０のビット３から５までの３ビットがバンク指定用に用いられ、残り６ビットと、次の信号Ｗ１の１２ビットとがアドレス信号として用いられる。この場合、早いタイミングで入力される第１信号Ｗ０には、メインワード線等を選択するために必要な上位アドレスが入力され、１つのメインワード線に割り当てられた複数のサブワード線等を選択するためのアドレス等のように遅いタイミングでもよいものは、第２信号Ｗ１に割り当てられ、カラム系のアドレスは、この第２信号Ｗ１に全て割り当てられる。
【０１１６】
図１３には、この発明に係る半導体記憶装置に設けられるコマンドデコーダの一実施例のブロック図が示されている。前記３ビットからなるコマンドＣＭＤは、第１段目のコマンドデコーダに取り込まれて、前記（８）ＣＯＮＴＲＯＬを除いた（１）〜（７）の７種の高速動作コマンドの解読を行う。上記コマンドデコーダから出力された残り１つのデコード信号（８）ＣＯＮＴＲＯＬは、第１信号Ｗ１の３ビットのアドレス信号とともに、第２段目のデコーダに供給されて、低速動作のコマンド、例えばリフレッシュ等の動作を指示する。
【０１１７】
そして、かかる第２段目のデコーダにより上記▲５▼のテストモードが指示されたときには、第２信号Ｗ１を受ける第３段目のデコーダにより多数のテストモード等のように低速動作でも十分な内部動作が指示される。
【０１１８】
上記のような階層構造を持つパケット構成のコマンドにおいては、前記（１）〜（８）のようなメモリ動作を指定する３ビットからなるコントロールコマンドに対して、残りの２１ビットの信号は、かかるコマンドの結果に応じてバンク指定やアドレス信号に用いられたり、あるいはリフレッシュやテスト用に使い分けが行われている。それ故、これらの信号は付加コマンド、あいは付加ビットと呼ぶこともできる。つまり、この実施例のコマンド構成は、メモリ本来動作のためのコマンドで利用される何らかの情報信号との組み合わせにより構成される。したがって、上記第１信号あるいは第１種信号Ｗ０は、主動作制御用信号を含み、第２信号あるいは第２種信号Ｗ１は、上記第１信号あるいは第１種信号Ｗ０に従属して意味を持つものであり、付加ビット、付加情報あるいは詳細動作信号としての役割を持つようにされる。
【０１１９】
【０１２０】
さらに、高速な半導体記憶装置の主要な用途の一つである３Ｄグラフィツクスの分野では画像の高精細化が進み、１枚の画像が非常に多数の１から５ピクセル程度の非常に少数のピクセルからなるポリゴンで構成されるようになってきている。こうした面像を生成する為には、多くの場合Ｚバッファ法が用いられる。Ｚバッファ法は、画像バッファ上の各ピクセルに奥行きデータであるＺ値を付加し、ピクセル書き込み時にすでに書かれたＺ値と比較し、より手前にあるピクセルのみを書き足す事で、重なっている物体の視点から見える面のみを画像バッファ上に生成していく手法である。
【０１２１】
Ｚバッファ法を使用する場合は、最初のピクセルを書き込む以前に、少なくとも全てのＺバッファを「最も遠くを表す値」で初期化する必要がある。そうしないと間違ったＺ値により本来書かれなければならないピクセルが書き込まれないといった不都合が起こる。また、ピクセルデータも、「最も遠くの色」つまり背景色で塗りつぶす必要がある。それは、画面のすべてがポリゴンで覆われているとは限らないので、画像生成時に書き込みが行われなかったピクセルの値が不定になる事を防ぐ為である。こうして生成した画像を表示する為には、通常ＣＲＴが用いられる。ＣＲＴは現在でも最も高精細な表示が可能な装量であるが、画像の記憶機能を持たない為、周期的な表示の為の画像バッファの読み出しが必要である。
【０１２２】
近年の高精細な３Ｄ画像の生成は、画像バッファをランダムに近い形で使用する為、アクセス直後に自動的にプリチャージを行う、いわゆるオートプリチャージ機能が多用される。しかし、このオートプリチャージ機能では、第１のアクセス開始直後に同じページ（ワード線）内にアクセスが発生した場合でもオートプリチャージの実行してしまうため逆にメモリアクセスに待ち時間を生じてしまう。上記画像バッファの初期化に関しても、「最も遠くを表すＺ値」及び「背景色」がシステムにより異なる為メモリー組み込みのゼロクリア等が使用できず、通常の書き込みか、ブロックライトを使用して８アドレス同時に書き込む以外方法が無く、バッファの初期化のみに長い時間を要していた。
【０１２３】
図１４には、この発明に係る半導体記憶装置に設けられるクリア機能を説明するための一実施例のタイミング図が示されている。前記（６）ＣＬＥＡＲ−Ａにより、クリアデータを入力する。１ＣＬＫ遅れた次のコマンド入力タイミングでＣＬＥＡＲ−Ａを指定してクリアデータを入力する。つまり、前記各ＣＬＥＡＲ−Ａのコマンド入力から２クロック遅れてクリアデータが３２（４バイト）ビットずつ６４（８バイト）入力され、センスアンプに書き込まれる。この実施例では２回続けてＣＬＥＡＲ−Ａを入力することにより、合計１６バイトの前記「最も遠くを表すＺ値」及び「背景色」に対応したゼロクリアを入力する。上記のように同一バンクで同一ページ（ワード線）に対して、ＣＬＥＡＲ−Ａのコマンドを入力すると、前記オートプリチャージ機能が停止されてワード線が選択されたままとなり、上記クロックＣＬＫに同期したクリアデータのロードを高速に行うようにすることができる。
【０１２４】
上記最後のＣＬＥＡＲ−Ａコマンドの入力から２ＣＬＫのライトレイテンティの後にＣＬＥＡＲ−Ａ又はＣＬＥＡＲ−Ｂのコマンドが入力されなければ、クリア動作は終了し、書き込み動作後のイコライズ（オートプリチャージ）が自動的に行われる。この実施例のようにＣＬＥＡＲ−Ｂのコマンドが入力されると、センスアンプは動作状態のままで、ワード線のみがＣＬＥＡＲ−Ｂに指定されたアドレスにより選択される。それにより、ワード線単位でのクリアデータの複写（コピー）を実施することができる。上記のワード線の選択動作に要するクロックサイクル、この実施例では４ＣＬＫ後にＣＬＥＡＲ−Ｂのコマンドがコマンドが入力されなければクリア動作は終了するが、同図のように次のＣＬＥＡＲ−Ｂのコマンドが入力されると、前記同様にセンスアンプは動作状態のままで、他のワード線が選択されてクリアデータの前記のような複写ないし転写が実施される。
【０１２５】
これにより、１ワード線（サブワード線）分のクリアデータをＣＬＥＡＲ−Ａのコマンドでロードし、ＣＬＥＡＲ−Ｂのコマンドを繰り返すことにより１つのメモリマットに対する「最も遠くを表すＺ値」及び「背景色」がシステムにより異なる場合でも、そのシステムに適合させて画像バッファの初期化を短時間で実施することができるものとなる。
【０１２６】
図１５には、この発明に係る半導体記憶装置を用いたシステム構成図が示されている。同図において、コントローラ（Ｃontroller)は、中央処理装置ＣＰＵあるいは画像プロセッサ、又はこれらを組み合わせたマルチプロセッサでありホストを構成する。半導体メモリ（ＨｙＰｅｒr   ＤＤＲ）は、この発明に係る半導体記憶装置であり、前記実施例のようにＤＤＲモードで３２ビット単位でのデータの入出力が可能とされる。
【０１２７】
（ａ）のシステムでは、１つのコントローラと１つのメモリとが３２ビットからなる双方向バス及び制御線・ディファレンシャルクロック（システムクロック）・コマンドパッケト等を伝送するバスとにより接続される。前記のように８４Ｍビット（８Ｍバイト）の記憶容量を持つ場合、２５０ＭＨｚのクロックで動作させると、記憶容量が８ＭＢで２ＧＢ（ギガビット）／ｓ（秒）のデータ転送が可能とされる。
【０１２８】
（ｂ）のシステムでは、上記メモリ（ＨｙＰｅｒ  ＤＤＲ）を２個並列に接続して、６４ビットの双方向バスが用いられる。これにより、記憶容量が１６ＭＢのように増大し、転送速度を４ＧＢ／ｓまで高めることができる。
【０１２９】
（ｃ）のシステムでは、上記メモリ（ＨｙＰｅｒ  ＤＤＲ）を４個並列に接続して、１２８ビットの双方向バスが用いられる。これにより、記憶容量が３２ＭＢのように増大し、転送速度を８ＧＢ／ｓまで高めることができる。
【０１３０】
（ｄ）のシステムでは、上記メモリ（ＨｙＰｅｒ  ＤＤＲ）を４個並列にし、それを２組組み合わせて６４ＭＢのような記憶容量の増大を図りつつ、１２８ビットの双方向バスが用いられる。これにより、転送速度を８ＧＢ／ｓまで高めることができる。
【０１３１】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  データ読み出し動作において同期信号に同期してデータ端子に読み出しデータを出力し、データ書込み動作において同期信号に同期して上記データ端子を介して書き込みデータを入力するとともに、読み出しデークの上記データ端子への出力動作が行われるべき第１期間内において、上記データ端子を介しての書き込みデータの入力動作を許容する入出力動作を可能とし、書き込み動作の指示がされてから書き込みデータの入力が開始されるまでの第２期間と、書き込みデータの入力が行われる第３期間を設け、上記読み出しデータの上記データ端子への出力が、上記第２期間内に許容させることにより、動作の高速化と３Ｄ画像成形に好適な半導体記憶装置を得ることができるという効果が得られる。
【０１３２】
（２）  上記読み出しデータを上記同期信号によって決められるタイミング毎に順次に出力されるべき複数ビットとし、かつ上記第２期間内で上記データ端子への出力が未終了であったビットがあったとき、上記複数ビットの読み出しデータの内の上記出力未終了のデータを上記第３期間の後の第４期間に上記データ端子に出力することにより、動作の高速化と使い勝手を改善した半導体記憶装置を得ることができるという効果が得られる。
【０１３３】
（３）  上記第２期間における最後の読み出しデータの出力終了タイミングと上記第３期間における書き込みデータの入力タイミングとの問に、上記同期信号によって規定される単位期間をもつクイミング規定期間を設定することにより、それが接続されるバス構成あるいはホスト側の制御に合わせて確実にしかも最適なタイミングでデータ入出力の切り換えを実現することができるという効果が得られる。
【０１３４】
（４）  上記第３期間における最後の書き込みデータの入力タイミングと、上記第４期間における最初の読み出しデータの出力タイミングとの間に、上記同期信号によって規定される単位期間をもつタイミング規定期間を設定することにより、それが接続されるバス構成あるいはホスト側の制御に合わせて確実にしかも最適なタイミングでのデータ入出力の切り換えを実現することができるという効果が得られる。
【０１３５】
（５）  上記第２期間を、上記同期信号の期間によってその時間長を設定することにより、内部動作あるいはそれが接続されるバス構成あるいはホスト側の制御に合わせて確実にしかも最適なタイミングでのデータ入出力の切り換えを実現することができるという効果が得られる。
【０１３６】
（６）上記第２期間を、上記同期信号の複数個の期間によつてその時間長を設定することにより、内部動作あるいはそれが接続されるバス構成あるいはホスト側の制御に合わせて確実にしかも最適なタイミングでのデータ入出力の切り換えを実現することができるという効果が得られる。
【０１３７】
（７）  上記同期信号、クロック信号とすることにより簡単な構成でしかも確実な時間設定を行うようにすることができるという効果が得られる。
【０１３８】
（８）  上記第２期間を、上記クロック信号に対応される単位周期の数を規定する制御データによって設定し、上記単位周期の整数倍の周期とすることにより、簡単でしかも柔軟に内部動作あるいはそれが接続されるバス構成あるいはホスト側の制御に合わせて確実にしかも最適なタイミングでのデータ入出力の切り換えを実現することができるという効果が得られる。
【０１３９】
（９）  上記クロック信号の数を規定する制御データを、内部レジスタに設定することより、ソフトウェアによるシテスムに合わせて柔軟にそれが接続されるバス構成あるいはホスト側の制御に合わせて確実にしかも最適なタイミングでのデータ入出力の切り換えを実現することができるという効果が得られる。
【０１４０】
（１０）  上記制御データを、上記クロック信号の半クロックサイクル単位刻みと対応させることにより、ＤＤＲモードに適合し、しかもより合理的な時間設定が可能になるという効果が得られる。
【０１４１】
（１１）  読み出し動作及び書き込み動作におけるデータ転送をクロック信号に同期して行う同期双方向インターフェースを備え、読み出し動作での読み出しデータが上記インターフェ−スを介して出力されるべきクロック信号期間内において書き込み動作の受付を可能とし、上記読み出しデータが出力されるべきクロック信号期間内に書き込み動作が指示された場合、上記書き込みデータの入力が開始される以前に上記読み出しデータの出力動作を一時中断し、次いで、書き込みデータの入力を行い、かつ上記書き込みデータの入力終了の後に上記中断された読み出しデータの出力動作を再開するという機能により、動作の高速化と３Ｄ画像成形に好適な半導体記憶装置を得ることができるという効果が得られる。
【０１４２】
（１２）  遅延量に応じた値が設定される内部レジスタを更に設け、書き込み動作が指示されてから上記インターフェースを介する書き込みデータの入力動作が開始されるまでのタイミング設定を上記内部レジスクの値に基づいて制御することにより、メモリ回路自身及びそれが接続されるバス構成あるいはホスト側の制御に合わせて確実にしかも最適なタイミングでのデータ入出力の切り換えを実現することができるという効果が得られる。
【０１４３】
（１３）  上記タイミング設定は、半クロックサイクル単位に対応される任意値をとるようにすることにより、ＤＤＲモードに適合し、しかもより合理的な時間設定が可能になるという効果が得られる。
【０１４４】
（１４）  上記読み出しデータを、クロック信号によって規定される複数タイミングにそれぞれ同期して順次に出力されるべきブロック単位のデータとし、上記読み出しデータの出力動作の一時中断では、上記ブロック単位のデータの読み出しが開始されてから終了するまでの所望タイミングで可能とし、上記書き込みデータの入力動作に伴つて中断されていた読み出しデータの出力動作の再開を、上記ブロック単位のデータの残りの読み出しデータに対して行われるようにすることにより、動作の高速化と使い勝手のよい３Ｄ画像成形等に好適な半導体記憶装置を得ることができるという効果が得られる。
【０１４５】
（１５）  クロック信号に同期して読み出し及び書き込みのデータ転送が行われる双が向インターフェースを備え、一回の読み出し命令に応じて、上記双方向インターフェースによって転送される読み出しデータの単位ビット長の複数倍のビット長である長ビット長のデータを内部的に読み出し、上記双方向インターフェ―スを介して、長ビット長の読み出しデータを上記単位ビット長毎をもって逐次に出力し、一回の書き込み命令で、上記双向インターフェースを介して、単位ビット長の複数倍の長ビット長の書き込みデータのデータ入力を行い、上記長ビット長の書き込みデータを内部に書き込むところの読み出し書き込み機構を持つとともに、上記単位ビット長の読み出しデータを、第１アドレスをもってアドレス付けされてなり、一回の読み出し命令で所望の第１アドレスからそれぞれ離散的アドレス値をもたらすところの所定のアドレス更新単位ずつをもって更新される値の所望の範囲までの読み出しデータを単位ビット長ごとに直列的に出力する機能を持たせることにより、動作の高速化と使い勝手のよい３Ｄ画像成形等に好適な半導体記憶装置を得ることができるという効果が得られる。
【０１４６】
（１６）  上記アドレス更新値を２とすることにより、ＤＤＲモードに好適でしかもＺバッファ法３Ｄグラフィックデータ処理に好適な半導体記憶装置を得ることができるという効果が得られる。
【０１４７】
（１７）  上記アドレス更新値を指示するデータが設定される内部レジスタを設け、上記内部レジスタのデータに基づいて上記アドレス更新値を制御することにより、ソフトウェアによる多様なデータ出力動作を実現できるという効果が得られる。
【０１４８】
（１８）  連続したアドレスに対する書き込み、読み出し動作と、任意のアドレス偏移値ずつのアドレスに対する書き込み、読み出し動作が、それぞれコマンドによって指示されるようにすることによって、Ｚバッファ法３Ｄグラフィックデータ処理に好適な半導体記憶装置を得ることができるという効果が得られる。
【０１４９】
（１９）  上記連続したアドレスに対する書き込み、読み出し動作を指示するコマンドと、上記任意のアドレス更新値ずつのアドレス偏移のアドレスに対する書き込み、読み出し動作を指示するコマンドとを互いに別個のコマンドコードで構成することにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５０】
（２０）  モードレジスタを更に設け、上記モードレジスタにアドレス更新値を指示するデータを設定し、上記アドレス更新値を指示するデータによって上記連続したアドレスに対する書き込み、読み出し動作のためのアドレス更新と上記任意のアドレス更新値ずつのアドレス偏移のアドレスに対する書き込み、読み出し動作のためのアドレス更新を制御することにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５１】
（２１）  クロック信号に同期して読み出し及び書き込みのデータ転送を行う双方向インターフェースと、バンクを構成して独立に動作可能にされた複数のメモリマットと、第１の読み出し命令もしくは書き込み命令に従う動作の後に、上記書き込み命令もしくは読み出し命令で指定されたバンク中の読み出しもしくは書き込みが実行されたメモリマット中のワードラインを立ち下げ、センスアンプ群をプリチャージする一連の動作を自動的に行う機構とを備え、上記読み出しもしくは書き込み命令の直後に同―のバンクに対して第２の読み出し又は書き込み命令が発せられた場合、上記自動的に行われるワードラインの立ち上げから始まる一連の動作を、上記直後に発行された第２の読み出し又は書き込み命令の終了まで延長する機構を持たせることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５２】
（２２）  上記において、第１の読み出しコマンドの直後に第２の読み出しコマンドが同一のバンクに対して発行された場合、第２のコマンドのマット指定・ワード線指定にかかるアドレスを無視し、第１の読み出しコマンドで活性化されたセンスアンプ群から第２のコマンドのカラムアドレス部で指定されたアドレスのデータを出力し、第１の書き込みコマンドの直後に第２の書き込みコマンドが同一のバンクに対して発行された場合、第２のコマンドのマット指定・ワード線指定にかかるアドレスを無視し、第１の書き込みコマンドで活性化されたセンスアンプ群から第２のコマンドのカラムアドレス部で指定されたアドレスへ入力されたデータを書き込み可能なコマンド制御機構を設けることにより、同一バンク内での高速動作を実現することができるという効果が得られる。
【０１５３】
（２３）  クロック信号に同期して読み出し及び書き込みのデータ転送が行われる双方向インターフェースと、バンクを構成する独立に動作可能な複数のメモリブロックと、内部の読み出し又は書き込み動作の周期より短い周期で連続してコマンドが入力可能なコマンド回路とを備え、第１の読み出しコマンドの直後に第２の読み出しコマンドが同一のバンクに対して発行された場合、第２のコマンドのアドレスに係かわらず自動的に第１の読み出しコマンドに引き続くアドレスのデータを出力し、第１の書き込みコマンドの直後に第２の書き込みコマンドが同―のバンクに対して発行された場合、内部の書き込み動作を第２の書き込みコマンドのためのデータの入力の完了まで延長し、第２のコマンドのアドレスに係わらず自動的に第１の書き込みコマンドに引き続くアドレスのデータとして書き込み可能なコマンド制御機構と、上記制御を可能とするための通常のコマンドの２倍のビット幅のデータを一度に読み出し又は書き込み可能なマット機構を持たせることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５４】
（２４）  クロック信号に同期して読み出し及び書き込みデータ転送が行われる同期４方向インターフェースと、バンクを構成する独立に動作可能な複数のメモリブロックと、命令中のバンクアドレス部で指定されたバンク中のロウアドレス部で指定されたアドレスのワードラインを立ち上げ複数の記憶セルの内容を対応したセンスアンプ群上に読み出す機構と、上記センスアンプ群中の、命令中のカラムアドレス部で指定された一部又は全部のビットを内部のデータラッチから書き込む機構と、読み出し又は書き込み命令の終了後、書き込み又は読み出し命令で指定されたバンク中の読み出し又は書き込みが実行されたメモリマット中のワードラインを立ち下げセンスアンプ群をプリチャージする機構とを備え、データを内部のデータラッチにセットし、内部のデータラッチから複数のセンスアンプ群へ書き込む第１の命令と、センスアンプをプリチャージせずに現在立ち上がつているワードラインを立ち下げ、引き続き指定のワードラインを立ち上げる第２の命令と、第１又は第２の命令の直後に第２の命令が引き読かない場合、ワードラインを立ち下げ、センスアンプをプリチヤージするという通常の動作が起動させることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５５】
（２５）  データ読み出し動作、データ書き込み動作が、コマンドによって指示され、アドレス情報に従ったメモリアドレスからのデータ読み出しを実行せしめる第１読み出しコマンドと、上記第１のコマンドのためのコマンドコードと異なるコマンドコードを持つようにされ、読み出し開始アドレスから順次飛び飛びのメモリアドレスからのデータ読み出しを実行せしめる第２読み出しコマンドとに応答可能とすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５６】
（２６）  上記第１コマンドを、メモリブロックの選択アドレスからのデータの読み出しを実行せしめるコマンドとし、上記第２コマンドを、同期信号に同期して上記読み出し開始アドレスから上記順次飛び飛びのメモリアドレスからの読み出しデータを読み出させるバースト読み出し動作を実行せしめるコマンドとすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５７】
（２７）  上記第２読み出しコマンドは、上記メモリブロックのカラムアドレスをアドレス情報によって上記読み出し開始アドレスを設定し、かつ同期信号に応じて上記飛び飛びのメモリアドレスを形成せしめるようにすることにより、高速でＺバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５８】
（２８）  上記第２コマンドに従う飛び飛びのメモリアドレスのアドレス間隔を、２とすることによりＤＤＲモードに好適でＺバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１５９】
（２９）  複数のメモリバンクと、複数のメモリバンクに共通にされクロック信号に同期しての読み出しデータの出力、書き込みデータの入力を行う同期双方向インクーフェースとを備え、メモリバンク指定を伴っての読み出し動作の指示、書き込み動作の指示が可能とされ、１つの読み出し動作が指示されたとき、かかる動作が指示されたタイミングから、上記クロック信号によって設定される単位期間の複数倍の期間である第１期間を経過した後に指定のメモリバンクからの読み出しデータを上記同期双方向インターフェースを介して出力し、１つの書き込み動作が指示されたとき、かかる書き込み動作が指示されたタイミングから上記クロック信号によって設定される単位期間の複数倍の期間である第２期間を経過した後に上記同期双方向インターフェースを介して指定のメモリバンクに対する書き込データの取り込みを行うとともに、先行する動作指示に対応する第１もしくは第２期間に係わりなく上記クロック信号によって設定される単位期間毎での順次の複数の読み出し動作の指示、もしくは複数の書き込み動作の指示に応答可能にされてなり、先行する読み出し動作の終了の前に書き込み動作が指示された場合、かかる書き込み動作の指示に対応する第２期間まで上記同期双方向インターフェ―スを介しての読み出しデータの出力が許容され、次いで上記第２期間経過の後、上記同期双方向インターフェースを介しての書き込みデータの取り込みが行うようにすることにより、動作の高速化と３Ｄ画像成形に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１６０】
（３０）  上記複数のメモリバンクのそれぞれを１つのメモリブロックで構成することにより、メモリアクセスの制御を簡単で確実にすることができるという効果が得られる。
【０１６１】
（３１）  上記書き込み動作指示に従う書き込みデータの取り込みが行われたとき、先行する読み出し動作指示に対応されかつ上記同期双方向インターフェースを介してまだ出力されていなかつた未読み出しの読み出しデータが存在する場合、当該の未読み出しの読み出しデータが、上記書き込みデータの取り込み終了の後に上記同期双方向インターフェースを介して出力させることにより、動作の高速化と３Ｄ画像成形に好適な半導体記憶装置を得ることができるという効果が得られる。
【０１６２】
（３２）  上記書き込み動作指示に対応する上記同期双方向インターフェースを介する書き込みデータの取り込み開始タイミングの直前の読み出しデータの出力終了タイミングと、該書き込みデータの取り込み開始タイミングとの間に上記クロック信号によって設定される単位期間からなるタイミング規定期間を設定することにより、双方向バスの切り換えに際して出力データと入力データとの衝突をさせるべき確実な所望の動作を実現することができるという効果が得られる。
【０１６３】
（３３）  上記書き込みデータの取り込み終了のタイミングと、上記の未読み出しの読み出しデータの出力タイミングの問に上記クロック信号によって設定される単位期間をもつタイミング規定期間が設定することにより、双方向バスの切り換えに際して出力データと入力データとの衝突をさせるべき確実な所望の動作を実現することができるという効果が得られる。
【０１６４】
（３４）  上記書き込み動作の指示の後に後続の読み出し動作が指示された場合に、上記未読み出しの読み出しデータの上記同期双方向インターフェースを介する読み出し終了タイミングが、上記後続の読み出し動作指示に対する第１期間によって規定されるタイミングを超えるとき、上記後続の読み出し動作指示に対する読み出しデータが、上記未読み出しの読み出しデータの上記読み出し終了タイミングに続くタイミング設定期間を伴うこと無く、上記同期双方向インターフェースを介して出力せるようにすることによって、使い勝手のよい半導体記憶装置を得るようにすることができるという効果が得られる。
【０１６５】
（３５）  外部からの動作指示コマンドによってその内部動作が指示され、第１コマンドコードを採り、同期信号によって決められる第１単位期間を周期としてメモリブロックを構成する複数のメモリセルの内容をクリアレベルにせしめる第１コマンドと、上記第１コマンドコードと異なるコードからなる第２コマンドコードを採り、上記同期信号によって決められる第２単位期間を周期として、被転写データ領域からのデータをメモリブロックのアドレス付けされたメモリセルに書き込みせしめる第２コマンドとに応答可能とする機能を設けることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１６６】
（３６）  上記第２コマンドを、上記第２単位期間を周期としての上記書き込みを複数回にわたって、上記アドレスを更新しつつ、実行せしめるようすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で初期設定等のように使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１６７】
（３７）  上記被転写データ領域を、上記第２単位期間毎に順次に被転写単位データが設定される複数の単位データ領域とすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で画面の初期設定等に使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１６８】
（３８）  上記第２コマンドを、上記複数の単位データ領域からの複数の被転写単位データ複合被転写データとなし、該複合被転写データを、上記の互いに異なるアドレスの複数のメモリセルに逐次に書き込みせしめることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速な初期設定等に使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１６９】
（３９）  上記アドレスを、第１アドレスと第２アドレスとの組み合わせとし、上記第２コマンドを、第２単位期間を周期とする単位周期に、上記第ｌアドレスの範囲に有り、かつ複数の第２アドレスにある複数のメモリセルに同時に被転写データを書き込みせしめる第１動作を含むものとすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１７０】
（４０）  上記第２コマンドを、上記単位周期毎に上記第１アドレスを更新する動作を実行せしめながらの上記単位周期の動作を繰返し実行せしめることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１７１】
（４１）  上記第１コマンドを、メモリセルをクリアレベルにせしめる上記動作と、かかる動作の終了の後、メモリブロックのデータ線系構成をイコライズ電位レベルに強制せしめるところのイコライズ動作を実行せしめ、上記第２コマンドを、上記被転写データ領域からのデータのメモリセルヘの書き込みせしめる上記書き込み動作と、上記書き込み動作の終了の後、メモリブロックのデータ線系構成をイコライズ電位レベルに強制せしめるところのイコライズ動作を実行せしめるものとすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１７２】
（４２）  上記第１コマンドを、メモリセルをクリアレベルにせしめる上記動作と、かかる動作の終了の後、メモリブロックのデータ線系構成をイコライズ電位レベルに強制せしめるところのイコライズ動作を実行せしめ、上記第２コマンドを、上記第１アドレスの上記更新と上記被転写データ領域からのデータのメモリセルへの書き込みとを繰り返しせしめる上記書き込み動作と、上記書き込み動作の終了の後、メモリブロックのデータ線系構成をイコライズ電位レベルに強制せしめるところのイコライズ動作を実行せしめるものとすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１７３】
（４３）  上記第１コマンド及び上記第２コマンドを、上記第ｌコマンドもしくは第２コマンドによる回路動作の期間内に、後続の第１コマンドもしくは第２コマンドが発せられていた場合に、上記イコライズ動作を無効にせしめるようにすることによって、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１７４】
（４４）  バンクアドレスによりアドレス付けされた複数のメモリバンクを備え、上記第１コマンド及び第２コマンドを、バンクアドレスによって指示されたメモリバンクに対して上記動作を実行せしめるようにすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１７５】
（４５）  複数のコマンドによってその内部動作が制御され、上記複数のコマンドを、それぞれ複数ビットのビットによって規定され、かつ第１種コマンドと、第２種コマンドとし、上記第１種コマンドを、それ自体で単位の内部動作機能を規定し、上記第２種コマンドを、付加コマンドとの組み合わせによって内部動作機能を規定するものとすることにより、内部動作に対応した合理的な動作制御を実現できるという効果が得られる。
【０１７６】
（４６）  上記第１種コマンドを、データ書き込み動作制御、データ読み出し動作制御を含む記憶装置の主動作制御用のコマンドとし、上記第２コマンドを、テスト動作制御、リセット動作制御を含む記憶装置の副動作制御用のコマンドとすることにより、メモリ動作の種類に対応した好適な動作制御を実現できるという効果が得られる。
【０１７７】
（４７）  第１の複数ビットによって規定される第１動作制御コマンド、及び第２動作制御コマンドと、上記第ｌ動作制御コマンドによって有意にされ、かつ第２の複数ビットによって規定される第３動作制御コマンドからる階層構造とすることにより、メモリ動作に対応した好適な動作制御を実現できるという効果が得られる。
【０１７８】
（４８）  上記第１動作制御コマンドを、外部からのアドレス情報に必要とする動作制御のためのコマンドとし、上記第２動作制御コマンドを、外部からの記憶アドレス情報を必要としない動作制御のためのコマンドとすることにより、第３動作制御コマンドに複数通りの役割りを持たせることができ、少ない端子数で多様なメモリ制御を実現できるという効果が得られる。
【０１７９】
（４９）  上記第２の複数ビットを、上記第１の複数ビットと異なるビット位置のビットとすることにより、かかる第２の複数ビットを第１ビットに従う複数通りの役割を持たせることができるという効果が得られる。
【０１８０】
（５０）  上記第１ないし第３動作制御コマンド、及び上記第１動作制御コマンドのための上記アドレス情報はパケット構成とし、上記第１及び第２動作制御コマンドのための第１の複数ビットが、パケット構成における第ｌ領域に位置し、上記第１動作制御コマンドのためのアドレス情報及び上記第３動作制御コマンドのための上記第２の複数ビットを、パケット構成における第２領域に位置させることにより、制御端子を時分割使用が可能となり、少ない端子数で内部回路動作に適合した多種類のコマンド入力が可能になるという効果が得られる。
【０１８１】
（５１）  上記第１の複数ビットを第１デコーダでデコードし、上記第２動作制御コマンドが指示されたときに第１デコーダから出力されるデコード結果によって動作が有効とされて上記第２の複数ビットを第２デコーダでデコードすることにより、内部回路動作に適合した多種類のコマンド入力が可能になるという効果が得られる。
【０１８２】
（５２）  同期信号に同期して動作する同期式半導体記憶装置に適用し、上記第２動作制御コマンドを、同期信号によって規定される第１期間に判定し、上記第３動作制御コマンドを、上記同期信号によって規定されかつ上記第１期間の後の期間である第２期間に判定させることにより、少ない端子数で内部回路動作に適合した多種類のコマンド入力が可能になるという効果が得られる。
【０１８３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、データ読み出し中にデータ書き込みを指示したとき、データ出力動作を終了させ、データ入力を開始するまでの時間は、前記のようなクロックを用いるもの他、遅延回路等を用いて出力バッファを出力ハイインピーダンス状態にした信号を遅延させ、その信号によりデータ入力を許可するようにしてもよい。そして、データ入力が終了して、中断された未読み出しのデータを出力させるために、出力バッファを再度活性化するタイミングも、上記データ書き込み終了信号を遅延回路により遅延させた信号で発生させるものであってもよい。
【０１８４】
パッケージの構成、ピン配置あるいはバンクの数やその記憶容量は、種々の実施形態を採ることができる。同様にメモリ回路の内部構成も、前記図３、図４の実施例の他、種々の実施形態を採ることができる。メモリマットの構成は、前記図５の実施例のように折り返しビット線又は２交点ビット線の他、センスアンプを中心にしてビット線を両側に延長させるというオープンビット線ないし１交点ビット線を採用するものであってもよい。
【０１８５】
この発明は、Ｚバッファ法３Ｄグラフィックデータ処理に向けたものの他、高速でバイト単位でのデータ入出力を効率よく行うことができる半導体記憶装置として広く利用できる。この発明に係る半導体記憶装置は、１つの半導体集積回路装置で構成されるもの他、システムＬＳＩに搭載される内部メモリとしても利用できるものである。
【０１８６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。  本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。データ読み出し動作において同期信号に同期してデータ端子に読み出しデータを出力し、データ書込み動作において同期信号に同期して上記データ端子を介して書き込みデータを入力し、かかる読み出しデークの上記データ端子への出力動作が行われるべき第１期間内において、上記データ端子を介しての書き込みデータの入力動作を許容するとともに、書き込み動作の指示がされてから書き込みデータの入力が開始されるまでの第２期間と、書き込みデータの入力が行われる第３期間とを設け、上記読み出しデータの上記データ端子への出力を上記第２期間内に許容させることにより、動作の高速化と３Ｄ画像成形に好適な半導体記憶装置を得ることができる。
【０１８７】
クロック信号に同期して読み出し及び書き込みのデータ転送を行う双方向インターフェースと、それぞれバンクを構成して独立に動作可能にされた複数のメモリマットと、第１の読み出し命令もしくは書き込み命令に従う動作の後に、上記書き込み命令もしくは読み出し命令で指定されたバンク中の読み出しもしくは書き込みが実行されたメモリマット中のワードラインを立ち下げ、センスアンプ群をプリチャージする一連の動作を自動的に行う機構とを備え、上記読み出しもしくは書き込み命令の直後に同―のバンクに対して第２の読み出し又は書き込み命令が発せられた場合、上記自動的に行われるワードラインの立ち上げから始まる一連の動作を、上記直後に発行された第２の読み出し又は書き込み命令の終了まで延長させることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができる。
【０１８８】
クロック信号に同期して読み出し及び書き込みデータ転送が行われる同期双方向インターフェースと、バンクを構成する独立に動作可能な複数のメモリブロックと、命令中のバンクアドレス部で指定されたバンク中のロウアドレス部で指定されたアドレスのワードラインを立ち上げ複数の記憶セルの内容を対応したセンスアンプ群上に読み出す機構と、上記センスアンプ群中の、命令中のカラムアドレス部で指定された一部又は全部のビットを内部のデータラッチから書き込む機構と、読み出し又は書き込み命令の終了後、書き込み又は読み出し命令で指定されたバンク中の読み出し又は書き込みが実行されたメモリマット中のワードラインを立ち下げセンスアンプ群をプリチャージする機構とを備え、データを内部のデータラッチにセットし、内部のデータラッチから複数のセンスアンプ群へ書き込む第１の命令と、センスアンプをプリチャージせずに現在立ち上がつているワードラインを立ち下げ、引き続き指定のワードラインを立ち上げる第２の命令と、第１又は第２の命令の直後に第２の命令が引き読かない場合、ワードラインを立ち下げ、センスアンプをプリチヤージするという通常の動作を起動させることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができる。
【０１８９】
データ読み出し動作、データ書き込み動作が、コマンドによって指示される半導体記憶装置において、アドレス情報に従ったメモリアドレスからのデータ読み出しを実行せしめる第１読み出しコマンドと、上記第１のコマンドのためのコマンドコードと異なるコマンドコードを持つようにされ、読み出し開始アドレスから順次飛び飛びのメモリアドレスからのデータ読み出しを実行せしめる第２読み出しコマンドとに応答可能とすることにより、Ｚバッファ法３Ｄグラフィックデータ処理に好適で高速なクリア動作等使い勝手のよい半導体記憶装置を得ることができる。
【０１９０】
複数のメモリバンクと、複数のメモリバンクに共通にされクロック信号に同期しての読み出しデータの出力、書き込みデータの入力を行う同期双方向インクーフェースとを備え、メモリバンク指定を伴っての読み出し動作の指示、書き込み動作の指示が可能とされ、１つの読み出し動作が指示されたとき、かかる動作が指示されたタイミングから、上記クロック信号によって設定される単位期間の複数倍の期間である第１期間を経過した後に指定のメモリバンクからの読み出しデータを上記同期双方向インターフェースを介して出力し、１つの書き込み動作が指示されたとき、かかる書き込み動作が指示されたタイミングから上記クロック信号によって設定される単位期間の複数倍の期間である第２期間を経過した後に上記同期双方向インターフェースを介して指定のメモリバンクに対する書き込データの取り込みを行い、先行する動作指示に対応する第１もしくは第２期間に係わりなく上記クロック信号によって設定される単位期間毎での順次の複数の読み出し動作の指示、もしくは複数の書き込み動作の指示に応答可能とし、先行する読み出し動作の終了の前に書き込み動作が指示された場合、かかる書き込み動作の指示に対応する第２期間まで上記同期双方向インターフェ―スを介しての読み出しデータの出力を許容し、次いで上記第２期間経過の後、上記同期双方向インターフェースを介しての書き込みデータの取り込みを行うようにすることにより、動作の高速化と３Ｄ画像成形に好適な半導体記憶装置を得ることができる。
【０１９１】
外部からの動作指示コマンドによってその内部動作が指示される半導体記憶装置において、第１コマンドコードを採り、同期信号によって決められる第１単位期間を周期としてメモリブロックを構成する複数のメモリセルの内容をクリアレベルにせしめる第１コマンドと、上記第１コマンドコードと異なるコードからなる第２コマンドコードを採り、上記同期信号によって決められる第２単位期間を周期として、被転写データ領域からのデータをメモリブロックのアドレス付けされたメモリセルに書き込みせしめる第２コマンドとに応答可能とすることにより、少ない端子数で内部回路動作に適合した多種類のコマンド入力が可能になるという効果が得られる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置の一実施例を示す概略構成図である。
【図２】この発明に係る半導体記憶装置の一実施例を示すピン配置図である。
【図３】この発明に係る半導体記憶装置の一実施例を示す全体ブロック図である。
【図４】この発明に係る半導体記憶装置の他の一実施例を示す全体ブロック図である。
【図５】図３、図４のサブブロックの一実施例を示す構成図である。
【図６】この発明に係る半導体記憶装置の一実施例を示す回路図である。
【図７】この発明に係る半導体記憶装置の動作の一例を説明するためのタイミング図である。
【図８】この発明に係る半導体記憶装置の動作の他の一例を説明するためのタイミング図である。
【図９】この発明に係る半導体記憶装置の一実施例の画素マッピング図である。
【図１０】この発明に係る半導体記憶装置における一実施例のサブブロックの各データに割り当てられたアドレスマッピング図である。
【図１１】この発明に係る半導体記憶装置における１つのメモリバンクに対応した記憶回路ブロック部の一実施例を示す構成図である。
【図１２】この発明に係る半導体記憶装置の一実施例を示すコマンドの構成図である。
【図１３】この発明に係る半導体記憶装置に設けられるコマンドデコーダの一実施例を示すブロック図である。
【図１４】この発明に係る半導体記憶装置に設けられるクリア機能を説明するための一実施例を示すタイミング図である。
【図１５】この発明に係る半導体記憶装置を用いた一実施例のシステム構成図である。
【符号の説明】
１１…メインローデコーダ、１２…メインワードドライバ、１５…メモリマット、１６…センスアンプ、１７…サブワードドライバ、１８…交差エリア、５１…アドレスバッファ、５２…プリデコーダ、５３…カラムデコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、
ａ…外部アドレス、ｂ…下位３ビット、ｃ…残りアドレス、ｄ…＋２回路、ｅ…＋１回路、ｆ…選択回路、ｇ…サブブロック、ｈ…ワード順序補正マルチプレクサ、
Ｃontroller …コントローラ（ＣＰＵ）、ＨｙＰｅｒ  ＤＤＲ…メモリ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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