(57)【特許請求の範囲】
【請求項１】
画素構造であって、
基板と、
前記基板上に配置されるゲートと、
前記ゲートを被覆するゲート絶縁層と、
前記ゲート上方の前記ゲート絶縁層上に配置されるチャネル層と、
前記チャネル層上に配置される第１ソース／ドレインであり、そのうち、前記第１ソース／ドレインに対応する前記チャネル層の一部の厚さが前記第２ソース／ドレインに対応する前記チャネル層の一部の厚さとは異なるものである、第１ソース／ドレインと、
前記基板を被覆するとともに、前記第１ドレインの一部および前記第２ドレインの一部を露出させるパターン化された誘電層と、
前記誘電層上に配置されるとともに、前記第１ドレインならびに前記第２ドレインにそれぞれ電気接続される第１画素電極および第２画素電極と
を含むものである画素構造。
【請求項２】
前記画素構造が、さらに、前記チャネル層および前記第１ソース／ドレイン間と前記チャネル層および前記第２ソース／ドレイン間とに配置されるオーミック接触層を含むものである請求項１記載の画素構造。
【請求項３】
前記オーミック接触層の材料が、ドープト非結晶シリコン（doped amorphous silicon）である請求項２記載の画素構造。
【請求項４】
前記第２ソース／ドレインに対応する前記ゲートの表面が、少なくとも１つの凹み（くぼみ  recess）を含むものである請求項１記載の画素構造。
【請求項５】
前記第１ソース／ドレインおよび前記第２ソース／ドレインが、共用ソース（common source）を含むものである請求項１記載の画素構造。
【請求項６】
画素構造を製造する方法であって、
基板を提供することと、
前記基板上にゲートおよびゲート絶縁層を順番に形成するものであり、そのうち、前記ゲート絶縁層が前記ゲートを被覆することと、
前記ゲート絶縁層上に半導体材料層を形成することと、
前記半導体材料層をハーフトーンマスクでパターン化して前記ゲート上方の前記ゲート絶縁層上に半導体パターンを形成するとともに、前記半導体パターンの表面の一部上に少なくとも１つの凹み（くぼみ  recess）を形成することと、
前記基板上にソース／ドレイン材料層を形成することと、
前記ソース／ドレイン材料層をパターン化して第１ソース／ドレインおよび第２ソース／ドレインを前記半導体パターン上に形成するものであり、そのうち、前記第２ソース／ドレインが前記凹みの部分を露出させ、前記第１ソース／ドレインおよび前記第２ソース／ドレインがエッチングにより形成される時、前記半導体パターンの一部がさらに除去されて、前記第１ソース／ドレインおよび前記第２ソース／ドレインにそれぞれ対応するとともに異なる厚さの第１チャネル層ならびに第２チャネル層を形成することと、
前記基板上方にパターン化された誘電層形成するものであり、そのうち、前記誘電層が第１ドレインの一部および前記第２ドレインの一部を露出させることと、
前記誘電層上に第１画素電極および第２画素電極を形成するものであり、そのうち、前記第１画素電極ならびに前記第２画素電極が前記第１ドレインならびに前記第２ドレインにそれぞれ電気接続されることと
を含むものである画素構造を製造する方法。
【請求項７】
前記半導体材料層を形成するステップが、
前記ゲート絶縁層上にチャネル材料層を形成することと、
イオンドーピングを実施して前記チャネル材料層上にオーミック接触層を形成することと
を含むものである請求項６記載の方法。
【請求項８】
前記第１ソース／ドレインおよび前記第２ソース／ドレインがエッチングにより形成される時、前記第１ソース／ドレインおよび前記第２ソース／ドレインによって露出される前記オーミック接触層が完全に除去されるとともに、前記チャネル材料層の一部が除去されるものである請求項７記載の方法。
【請求項９】
前記第１ソース／ドレインおよび前記第２ソース／ドレインが、共用ソースを有するものである請求項６記載の方法。
【請求項１０】
画素構造を製造する方法であって、
基板を提供することと、
前記基板上にゲート材料層を形成することと、
前記ゲート材料層をハーフトーンマスク（Half Tone Mask）でパターン化して前記基板上にゲートを形成するとともに、前記ゲートの表面の一部に少なくとも１つの第１凹み（くぼみ  recess）を形成することと、
前記基板上にゲート絶縁層を形成して前記ゲートを被覆することにより、前記第１凹みに対応する位置において前記ゲート絶縁層上に第２凹みを形成することと、
前記ゲート上方の前記ゲート絶縁層上に半導体パターンを形成することにより、前記第２凹みに対応する位置において前記半導体パターン上に第３凹みを形成することと、
前記基板上にソース／ドレイン材料層を形成することと、
前記ソース／ドレイン材料層をパターン化して前記半導体パターン上に第１ソース／ドレインおよび第２ソース／ドレインを形成するものであり、そのうち、前記第２ソース／ドレインが前記第２凹みを露出させるとともに、前記第１ソース／ドレインおよび前記第２ソース／ドレインがエッチングにより形成される時、前記半導体パターンの一部が更に除去されて、それぞれ前記第１ソース／ドレインおよび前記第２ソース／ドレインに対応し、かつ異なる厚さの第１チャネル層ならびに第２チャネル層を形成することと、
前記基板上方にパターン化された誘電層を形成するものであり、そのうち、前記誘電層が前記第１ドレインの一部および前記第２ドレインの一部を露出させることと、
前記誘電層上に第１画素電極および第２画素電極を形成するものであり、そのうち、前記第１画素電極ならびに前記第２画素電極が前記第１ドレインおよび前記第２ドレインにそれぞれ電気接続されることと
を含むものである画素構造を製造する方法。
【請求項１１】
前記半導体パターンを形成するステップが、
前記ゲート絶縁層上にチャネル材料層を形成することと、
イオンドーピングを実施して前記チャネル材料層上にオーミック接触層を形成することと、
前記チャネル材料層および前記オーミック接触層をパターン化して前記半導体パターンを形成することと
を含むものである請求項１０記載の方法。
【請求項１２】
前記第１ソース／ドレインおよび前記第２ソース／ドレインがエッチングにより形成される時、前記第１ソース／ドレインおよび前記第２ソース／ドレインによって露出された前記オーミック接触層が完全に除去されるとともに、前記チャネル材料層の一部が除去されるものである請求項１１記載の方法。
【請求項１３】
前記第１ソース／ドレインおよび前記第２ソース／ドレインが、共用ソースを有するものである請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画素構造とその製造方法とに関する。特に、広視角効果を達成することのできる画素構造とその製造方法とに関する。
【背景技術】
【０００２】
マルチメディア社会の急速な進展は、半導体装置またはヒューマン−マシン・ディスプレイ装置の目覚ましい進歩に依存している。ディスプレイについて言えば、陰極線管（cathode ray tubes ＝ CRTs）がその有利な高いディスプレイ品質と低コストとのために長年に渡って市場を独占していた。しかしながら、ディスクトップ上の複数の末端および／またはディスプレイを操作することにつき、「環境保護」意識の台頭ならびにエネルギーを節約する要求の増大に伴って、ＣＲＴｓは、大きな空間使用のように進歩性が限られており、軽薄短小および電力節約といったディスプレイに対する最近の市場要求を満足させることができないものとなっている。従って、高い画像品質、小さい空間使用、低い電力消費、輻射がないと言った優れた特長を有する薄膜トランジスター液晶ディスプレイ（Thin Film Transistor Liquid Crystal Display ＝ TFT-LCD）が、市場の主流なディスプレイ製品となっている。
【０００３】
最近、ＬＣＤｓに対する市場の要求は、高いコントラスト比（High Contrast Ratio）、早い応答、広視角などを達成する進歩性に向けられている。現在、広視角を達成する技術には、ねじれネマチック・プラス広視フィルム（Twisted Nematic plus wide viewing film ＝ TN＋film）、横電界駆動（In-Plane Switching ＝ IPS）およびマルチドメイン垂直配向（Multi-domain Vertically Alignment ＝ MVA）がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した配向技術には、複雑な工程と低い製造歩留まりという欠点がある。ＭＶＡについて言えば、配向突起（Protrusion）またはスリット（Slit）を液晶層両側の基板上に形成する必要があり、追加のマスク工程が必要となるため、ＬＣＤパネルをより薄型化することが困難であり、バックライトソースの低い透光率およびダーク状態での光漏れという問題が発生する。従って、ＬＣＤパネルの製造コストが増大し、製造歩留まりがより低いものとなる。
【０００５】
そこで、この発明の目的は、所定の画素構造を提供して、広視角効果を達成し、高い製造歩留まりを有する簡単な製造工程を使用して製造することにある。
【０００６】
この発明の別な目的は、上記した画素構造の製造方法を提供して、追加のマスクを使用することなく、同一の画素領域中に異なる液晶配向効果を達成できるものとすることにある。
【課題を解決するための手段】
【０００７】
上記課題を解決し、所望の目的を達成するために、この発明は、画素構造を提供するものであって、基板と、前記基板上に配置されるゲートと、前記ゲートを被覆するゲート絶縁層と、前記ゲート上方の前記ゲート絶縁層上に配置されるチャネル層と、前記チャネル層上に配置される第１ソース／ドレインであり、そのうち、前記第１ソース／ドレインに対応する前記チャネル層の一部の厚さが前記第２ソース／ドレインに対応する前記チャネル層の一部の厚さとは異なるものである、第１ソース／ドレインと、前記基板を被覆するとともに、前記第１ドレインの一部および前記第２ドレインを露出させるパターン化された誘電層と、前記誘電層上に配置されるとともに、前記第１ドレインならびに前記第２ドレインにそれぞれ電気接続される第１画素電極および第２画素電極とを含むものである。
【０００８】
この発明の実施形態中、上記画素構造が、さらに、前記チャネル層および前記第１ソース／ドレイン間ならびに前記チャネル層および前記第２ソース／ドレイン間に配置されるオーミック接触層を含むものである。前記オーミック接触層の材料が、ドープト非結晶シリコンである。
【０００９】
この発明の実施形態中、前記第２ソース／ドレインに対応する前記ゲートの表面が、少なくとも１つの凹みを含むものである。
【００１０】
この発明の実施形態中、前記第１ソース／ドレインおよび前記第２ソース／ドレインが、共用ソースを含むものである。
【００１１】
この発明の画素構造は、配向突起またはスリットのような別な手段を配置することなく、液晶ＭＶＡ効果を達成する。従って、この発明の画素構造は、ＬＣＤパネルを平面化することを容易にし、低い輝度およびダーク状態での光漏れという問題を回避するために使用することができる。
【００１２】
上記または他の目的を達成するために、この発明は、さらに、画素構造を製造する方法を提供する。先ず、基板を提供することと、前記基板上にゲートおよびゲート絶縁層を順番に形成するものであり、そのうち、前記ゲート絶縁層が前記ゲートを被覆することと、前記ゲート絶縁層上に半導体材料層を形成することと、前記半導体材料層をハーフトーンマスクでパターン化して前記ゲート上方の前記ゲート絶縁層上に半導体パターンを形成するとともに、前記半導体パターンの表面の一部上に少なくとも１つの凹みを形成することと、前記基板上にソース／ドレイン材料層を形成することと、前記ソース／ドレイン材料層をパターン化して第１ソース／ドレインおよび第２ソース／ドレインを前記半導体パターン上に形成するものであり、そのうち、前記第２ソース／ドレインが前記凹みの部分を露出させ、前記第１ソース／ドレインおよび前記第２ソース／ドレインがエッチングにより形成される時、前記半導体パターンの一部がさらに除去されて、前記第１ソース／ドレインおよび前記第２ソース／ドレインにそれぞれ対応するとともに異なる厚さの第１チャネル層ならびに第２チャネル層を形成することと、前記基板上方にパターン化された誘電層形成するものであり、そのうち、前記誘電層が第１ドレインの一部および前記第２ドレインの一部を露出させることと、前記誘電層上に第１画素電極および第２画素電極を形成するものであり、そのうち、前記第１画素電極ならびに前記第２画素電極が前記第１ドレインならびに前記第２ドレインにそれぞれ電気接続されることとを含むものである。
【００１３】
この発明の実施形態中、前記半導体材料層を形成するステップが、前記ゲート絶縁層上にチャネル材料層を形成することと、イオンドーピングを実施して前記チャネル材料層上にオーミック接触層を形成することとを含むものである。次に、前記第１ソース／ドレインおよび前記第２ソース／ドレインがエッチングにより形成される時、前記第１ソース／ドレインおよび前記第２ソース／ドレインによって露出される前記オーミック接触層が完全に除去されるとともに、前記チャネル材料層の一部が除去されるものである。
【００１４】
この発明の実施形態中、前記第１ソース／ドレインおよび前記第２ソース／ドレインが、共用ソースを有するものである。
【００１５】
上記または他の目的を達成するために、この発明は、別な画素構造を製造する方法を提供する。先ず、基板を提供することと、前記基板上にゲート材料層を形成することと、前記ゲート材料層をハーフトーンマスクでパターン化して前記基板上にゲートを形成するとともに、前記ゲートの表面の一部に少なくとも１つの第１凹みを形成することと、前記基板上にゲート絶縁層を形成して前記ゲートを被覆することにより、前記第１凹みに対応する位置において前記ゲート絶縁層上に第２凹みを形成することと、前記ゲート上方の前記ゲート絶縁層上に半導体パターンを形成することにより、前記第２凹みに対応する位置において前記半導体パターン上に第３凹みを形成することと、前記基板上にソース／ドレイン材料層を形成することと、前記ソース／ドレイン材料層をパターン化して前記半導体パターン上に第１ソース／ドレインおよび第２ソース／ドレインを形成するものであり、そのうち、前記第２ソース／ドレインが前記第２凹みを露出させるとともに、前記第１ソース／ドレインおよび前記第２ソース／ドレインがエッチングにより形成される時、前記半導体パターンの一部が更に除去されて、それぞれ前記第１ソース／ドレインおよび前記第２ソース／ドレインに対応し、かつ異なる厚さの第１チャネル層ならびに第２チャネル層を形成することと、前記基板上方にパターン化された誘電層を形成するものであり、そのうち、前記誘電層が前記第１ドレイン一部および前記第２ドレインの一部を露出させることと、前記誘電層上に第１画素電極および第２画素電極を形成するものであり、そのうち、前記第１画素電極ならびに前記第２画素電極が前記第１ドレインおよび前記第２ドレインにそれぞれ電気接続されることとを含むものである。
【００１６】
この発明の実施形態中、前記半導体パターンを形成するステップが、前記ゲート絶縁層上にチャネル材料層を形成することと、イオンドーピングを実施して前記チャネル材料層上にオーミック接触層を形成することと、前記チャネル材料層および前記オーミック接触層をパターン化して前記半導体パターンを形成することとを含むものである。次に、前記第１ソース／ドレインおよび前記第２ソース／ドレインがエッチングにより形成される時、前記第１ソース／ドレインおよび前記第２ソース／ドレインによって露出された前記オーミック接触層が完全に除去されるとともに、前記チャネル材料層の一部が除去されるものである。
【００１７】
この発明の実施形態中、前記第１ソース／ドレインおよび前記第２ソース／ドレインが、共用ソースを有するものである。
【発明の効果】
【００１８】
この発明により提供される画素構造およびその製造方法によれば、同一画素中に異なる厚さを備えるチャネル層を形成することにより、それぞれのチャネル層に対応する独立した画素電極は異なる充電率を持つことができる。従って、同一画素中の画素電極が充電後に異なるディスプレイ電圧を備えることができ、対応する液晶分子が異なる配向を有するものとなって、視角を補償する。
【００１９】
また、従来の配向技術（例えば、ＭＶＡ技術）と比較して、配向突起またはスリット追加のマスクがこの発明では必要とされないものとなる。従って、製造工程が単純化され、ＬＣＤパネルが平面化でき、低い輝度およびダーク状態での光漏れという問題を回避できる。言い換えれば、この発明の画素構造は、広視角、単純な製造工程および高い製造歩留まりを達成するという進歩性を備えるものである。
【発明を実施するための最良の形態】
【００２０】
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
従来のねじれネマチック液晶は、マルチドメイン方式により配向されて、ＬＣＤを広視角の要求に適合させなければならない。従って、従来技術の欠点に対する観点から、この発明は、広視角効果およびその製造方法を達成できる新しい画素構造を提供するものである。この発明の画素構造は、主要に、薄膜トランジスター（ＴＦＴ）をスイッチ素子として使用するとともに、異なる充電率に基づいて２つの画素電極を制御し、液晶配向の異なる効果を達成するものである。さらに詳細には、以下の式１を参照されたい。
【００２１】
（式１）
Ｉon＝０．５×ｕ×（Ｗ／Ｌ）×（Ｖgh−Ｖth）２
【００２２】
式１において、Ｉonはオン電流（On Current）、ｕは電子移動度（Electron Mobility）、Ｗは（トランジスターの）チャネル幅（Channel Width）、Ｌは（トランジスターの）チャネル長さ（Channel Length）、Ｖghはゲート駆動ターンオン電圧（Gate Driver Turn-on Voltage）、Ｖthは、しきい値電圧（Threshold Voltage）である。この公式から分かるように、しきい値電圧Ｖthが変化すると、オン電流Ｉonがそれに伴って変化する。さらに、オン電流Ｉonが変化すると、薄膜トランジスター（ＴＦＴ）の画素電極に対する充電率もそれに伴って変化する。この発明は、異なる画素電極に対する異なる厚さのチャネルという設計を提供して、異なるしきい値電圧Ｖthを獲得することにより、異なる画素充電率を備える異なる液晶配向効果を達成する。それにより、広視角ＬＣＤが達成される。
【００２３】
以下において、この発明の画素構造を先に説明し、次に、画素構造を製造する方法を説明する。
【００２４】
図１Ａは、この発明の実施形態にかかる画素構造を示す要部平面図であり、図１Ｂは、図１Ａの断面線Ｉ−Ｉ｀に沿って示した要部断面図である。
【００２５】
図１Ａと図１Ｂとにおいて、この発明の画素構造は、基板１００と、ゲート１０２と、ゲート絶縁層１０４と、チャネル層１０６と、第１ソース／ドレイン１０８１と、第２ソース／ドレイン１０８２と、誘電層１１０と、第１画素電極１１２１と、第２画素電極１１２２とを含んでいる。ゲート絶縁層１０４および誘電層１１０は、ゲート絶縁層１０４および誘電層１１０により被覆される構造（ソース／ドレイン部分など）を観察するのに便利なように、図１Ａには図示していない。また、この実施形態中、画素構造は、さらに、第１ソース／ドレイン１０８１および第２ソース／ドレイン１０８２と同一層上にあるデータ線１０８３を含んでいる。
【００２６】
ゲート１０２が基板１００上に配置され、ゲート絶縁層１０４がゲート１０２を被覆するとともに、チャネル層１０６がゲート１０２上方のゲート絶縁層１０４上に配置される。また、第１ソース／ドレイン１０８１および第２ソース／ドレイン１０８２がチャネル層１０６上に配置される。画素構造は、さらに、チャネル層１０６および第１ソース／ドレイン１０８１間とチャネル層１０６および第２ソース／ドレイン１０８２間とに配置されるオーミック接触層１０７を含んでいる。オーミック接触層１０７の材料は、例えば、ドープト非結晶シリコン（doped amorphous silicon）である。この実施形態中、第１ソース／ドレイン１０８１および第２ソース／ドレイン１０８２は、例えば、データ線１０８３に接続される共用ソース１０８ｓを有する。この発明の他の実施形態中、第１ソース／ドレイン１０８１および第２ソース／ドレイン１０８２は、また、別な配置方式を採用することができ、例えば、それぞれが独立したソースおよびドレインを有することができる。誘電層１１０が基板１００を被覆する。誘電層１１０は、接触開口１１０ａ（Contact Opening）を有して第１ドレイン１０８１の一部ならびに第２ドレイン１０８２の一部を露出させるパターン化された材料層である。第１画素電極１１２１および第２画素電極１１２２が誘電層１１０上に配置され、誘電層１１０中の接触開口１１０ａを介して第１ドレイン１０８１ならびに第２ドレイン１０８２にそれぞれ電気接続されている。
【００２７】
上述したように、この発明は、チャネル層１０６が第１画素電極１１２１および第２画素電極１１２２に対して異なる厚さを有する設計を提供することにより、同一画素中で異なる液晶配向を達成する。チャネル層１０６は、それぞれ第１ソース／ドレイン１０８１および第２ソース／ドレイン１０８２に対応するよう異なる厚さを有している。さらに、チャネル層１０６は、第１チャネル層１０６１および第２チャネル層１０６２に分割することができ、第１ソース／ドレイン１０８１が第１チャネル層１０６１に対応し、第２ソース／ドレイン１０８２が第２チャネル層１０６２に対応する。この実施形態中、第２チャネル層１０６２の厚さは、例えば、第１チャネル層１０６１の厚さより小さいので、異なるしきい値電圧Ｖthを有している。従って、公式１から分かるように、第１チャネル層１０６１および第２チャネル層１０６２が異なるオン電流Ｉonを有することができるから、第１画素電極１１２１および第２画素電極１１２２が異なる充電率で駆動される。
【００２８】
図１Ｃは、この発明の別な実施形態にかかる画素構造を示す要部断面図である。図１Ｃの画素構造と図１Ｂの画素構造との差異は、第２ソース／ドレイン１０８２に対応するゲート１０２の表面が少なくとも１つの凹み（くぼみ  recess）１０２ａを有することである。凹み１０２ａは、後続するリソグラフィーおよびエッチング工程において異なった厚さの第１チャネル層１０６１および第２チャネル層１０６２を形成することを目的としており、第１画素電極１１２１および第２画素電極１１２２が異なる充電率で駆動されるという上述した効果を達成するためのものである。詳細なプロセスを以下に説明する。
【００２９】
以上の説明に基づいて、この技術領域に属する通常の技術者であれば容易に理解できるように、この発明の原理は、２つより多くの画素電極を有する画素構造に適用できるものである。例えば、３つの画素電極を有する画素構造において、チャネル層は、それぞれ３つの画素電極に対応する３つの厚さ値を有することができる。従って、３つの画素電極を３つの充電率で駆動することができる。
【００３０】
この発明の画素構造は、配向突起またはスリットのような追加的構造を使用することなく、異なる液晶配向を達成することができる。従って、この発明の画素構造は、容易に製造することができるので、ＬＣＤパネルの平面化が容易であり、低い輝度ならびにダーク状態での光漏れの問題を回避することができる。
【００３１】
図１Ｂおよび図１Ｃの画素構造を製造する方法を以下に述べる。しかしながら、注意すべきことは、この発明の画素構造を製造する方法が以下に述べるものに限定されるものではなく、以下の方法で製造される画素構造が図１Ｂおよび図１Ｃの画素構造と少し異なることもできるということである。
【００３２】
図２Ａ〜図２Ｅは、この発明の画素構造を製造する方法を示す要部平面図である。図３Ａ〜図３Ｅは、それぞれ図２Ａ〜図２Ｅの断面線II−II｀に沿って示した要部断面図である。絶縁層および誘電層は、絶縁層および誘電層以下の構造を観察するために便利なように、図２Ａ〜図２Ｅには図示していない。
【００３３】
図２Ａと図３Ａとにおいて、この発明の画素構造を製造する方法は、先ず基板２００を提供することと、次に基板２００上にゲート２０２およびゲート絶縁層２０４を形成することとを含む。ゲート絶縁層２０４がゲート２０２を被覆する。また、ゲート２０４が形成される時、走査線２０２１（図２Ｂ参照）を同時に形成することができる。そして、半導体材料層２０６がゲート絶縁層２０４上に形成される。半導体材料層２０６を形成する方法は、例えば、先ずチャネル材料層２０６１をゲート絶縁層２０４上に形成してから、イオンドーピング工程を実施してチャネル材料層２０６１上にオーミック接触層２０６２を形成するものである。次に、ハーフトーンマスクＭ１により半導体材料層２０６上にパターン化されたフォトレジスト層Ｒ１を形成する。この実施形態中、ハーフトーンマスクＭ１は、クロム膜Ｍ１ｃｒおよびガラスＭ１ｇからなり、クロム膜Ｍ１ｃｒが凸凹（でこぼこ）した厚さを有しており、例えば、少なくとも１つの凹みＭ１２を有しているので、ハーフトーンマスクＭ１が２つ以上の透光率（Optical Transmittance）を備えている。しかしながら、この発明は、このタイプのハーフトーンマスクを使用することに限定されるものではない。実際の応用では、スリットマスク（Slit Mask）または積層マスク（Stacked Layers Mask）のような異なるハーフトーンマスクが使用されて同一の露光効果を獲得することができる。ハーフトーンマスクＭ１による露光で形成されたパターン化されたフォトレジスト層Ｒ１は、異なる厚さを備えることができるもので、例えば、凹みＭ１２に対応する凹みＲ１２を有するものである。
【００３４】
続いて、図２Ｂと図３Ｂとにおいて、パターン化されたフォトレジスト層Ｒ１をマスクとして使用して半導体材料層２０６をパターン化し、半導体パターン２０６ａがゲート２０２上方のゲート絶縁層２０４上に形成される。そして、パターン化されたフォトレジスト層Ｒ１が除去される。半導体材料層２０６をパターン化する方法は、例えば、エッチングプロセスを含むものである。凹み２０６ｒは、パターン化されたフォトレジスト層Ｒ１上の凹みＲ１２に対応して凹みＲ１２をパターン化することにより半導体パターン２０６ａの表面上に形成することができる。この実施形態中、半導体パターン２０６ａは、チャネル層２０６１ａおよびチャネル層２０６１ａ上のオーミック接触層２０６２ａを含み、それぞれチャネル材料層２０６１およびオーミック材料層２０６２をパターン化することによって得られる。また、この実施形態の凹み２０６ｒの深さは、オーミック接触層２０６２ａに達するものである。しかしながら、凹み２０６ｒの深さは、凹み２０６ｒの深さがゲート絶縁層２０４に達してはならないことを除いて、この発明において限定されるものではない。例えば、他の実施形態中、凹み２０６ｒの深さは、チャネル層２０６１ａに達することができる。
【００３５】
図２Ｃと図３Ｃとにおいて、ソース／ドレイン材料層２０８が基板２００上に形成される。次に、図２Ｄと図３Ｄとにおいて、リソグラフィーおよびエッチングが実施されてソース／ドレイン材料層２０８をパターン化し、半導体パターン２０６ａ上に第１ソース／ドレイン２０８１および第２ソース／ドレイン２０８２が形成され、第２ソース／ドレイン２０８２が凹み２０６ｒを露出する。また、第１ソース／ドレイン２０８１および第２ソース／ドレイン２０８２が形成される時、通常、データ線２０８３が同時に形成される。この実施形態中、第１ソース／ドレイン２０８１および第２ソース／ドレイン２０８２は、例えば、データ線２０８３に接続される共用ソース２０８ｓを有する。
【００３６】
注意すべきことは、第１ソース／ドレイン２０８１および第２ソース／ドレイン２０８２が形成される時、第１ソース／ドレイン２０８１および第２ソース／ドレイン２０８２により露出された半導体パターン２０６ａの一部がさらに除去され、そのうち、少なくとも露出されたオーミック接触層２０６２ａおよびチャネル層２０６１ａの厚さの一部が除去されなければならないということである。先のステップで凹み２０６ｒが半導体パターン２０６ａ上に形成されたから、エッチングが行われる時、材料の異なる厚さに応じてエッチングレートが異なるため、異なる厚さを有する第１チャネル層２０６３および第２チャネル層２０６４がそれぞれ第１ソース／ドレイン２０８１および第２ソース／ドレイン２０８２に対応して形成される。異なる厚さを有する第１チャネル層２０６３および第２チャネル層２０６４は、異なるしきい値電圧Ｖthならびにそれに対応する異なるオン電流Ｉonを有する。この発明の別な実施形態中、同一な方法（例えば、半導体パターン２０６ａの表面上に複数の凹み又はトレンチを形成すること）が同一効果を達成するために使用される。
【００３７】
図２Ｅと図３Ｅとにおいて、パターン化された誘電層２１０が基板２００上を完全に被覆する。誘電層２１０が接触開口２１０ａを有して第１ドレイン２０８１の一部および第２ドレイン２０８２の一部をそれぞれ露出させる。次に、第１画素電極２１２１および第２画素電極２１２２が誘電層２１０上に形成される。第１画素電極２１２１および第２画素電極２１２２は、誘電層２１０中の接触開口２１０ａを介して第１ドレイン２０８１および第２ドレイン２０８２にそれぞれ電気接続される。第１チャネル層２０６３および第２チャネル層２０６４が異なるしきい値電圧Ｖthとオン電流Ｉonを有するので、第１チャネル層２０６３および第２チャネル層２０６４は、異なる充電率により駆動されることができる。従って、異なる液晶配向効果が同一画素構造中で達成されることができ、視角を改善することができる。
【００３８】
この発明の画素構造を製造する別な方法が以下に説明される。図４Ａ〜図４Ｅは、この発明の別な実施形態にかかる画素構造を製造する方法を示す要部平面図であり、図５Ａ〜図５Ｅは、図４Ａ〜図４Ｅの断面線III−III｀に沿って示した要部断面図である。ここで、絶縁層および誘電層は、絶縁層および誘電層以下の構造を観察するために便利なように、図４Ａ〜図４Ｅには図示されていない。
【００３９】
図４Ａと図５Ａとにおいて、この発明の画素構造を製造する方法は、先ず基板３００を提供することを含む。そして、ゲート材料層３０２が基板３００上に形成される。次に、パターン化されたフォトレジスト層Ｒ２がハーフトーンマスクＭ２によってゲート材料層３０２上に形成される。この実施形態中、ハーフトーンマスクＭ２が、主要には、例えば、クロム膜Ｍ２ｃｒおよびガラスＭ２ｇからなり、ハーフトーンマスクＭ２が異なる透光率を有するので、パターン化されたフォトレジスト層Ｒ２上にそれに応じるように凹みＲ２２を形成する。上記した実施形態で述べたように、この発明は、スリットマスクまたは積層マスクのような異なるタイプのハーフトーンマスクを使用することができる。
【００４０】
図４Ｂと図５Ｂとにおいて、パターン化されたフォトレジスト層Ｒ２がマスクとして使用されてゲート材料層３０２をパターン化するため、ゲート３０２ａを形成し、第１凹み３０２ｒがゲート３０２ａの表面上に凹みＲ２２に対応して形成される。また、ゲート３０２ａが形成される時、走査線３０２１（図４Ａ・図４Ｄ参照）を同時に形成することができる。そして、パターン化されたフォトレジスト層Ｒ２が除去される。次に、ゲート絶縁層３０４が基板３００上に形成されてゲート３０２ａを被覆する。また、第２凹み３０４ｒがゲート絶縁層３０４上の第１凹み３０２ｒに対応する位置に形成される。それから、半導体材料層３０６がゲート３０２ａ上方のゲート絶縁層３０４上に形成され、第３凹み３０６ｒが半導体材料層３０６上の第２凹み３０４ｒに対応する位置に形成される。半導体材料層３０６を形成する方法は、例えば、先ずゲート絶縁層３０４上にチャネル材料層３０６１を形成してから、イオンドーピングを実施してチャネル材料層３０６１上にオーミック接触層３０６２を形成するものである。
【００４１】
図４Ｃと図５Ｃとにおいて、先ず図５Ｃ中、半導体材料層３０６がパターン化されて半導体パターン３０６ａを形成する。この実施形態中、半導体パターン３０６ａは、チャネル層３０６１ａおよびチャネル層３０６１ａ上のオーミック接触層３０６２ａを含むものであり、それぞれチャネル材料層３０６１およびオーミック接触材料層３０６２をパターン化することによって得られる。次に図４Ｃ・図５Ｃ中、ソース／ドレイン材料層３０８が基板３００上に形成される。
【００４２】
図４Ｄと図５Ｄとにおいて、リソグラフィーおよびエッチングが実施されてソース／ドレイン材料層３０８がパターン化されるので、半導体パターン３０６ａ上に第１ソース／ドレイン３０８１ならびに第２ソース／ドレイン３０８２が形成される。第２ソース／ドレイン３０８２が第３凹み３０６ｒを露出させる。また、第１ソース／ドレイン３０８１および第２ソース／ドレイン３０８２が形成される時、通常、データ線３０８３（図４Ｄ）が同時に形成される。この実施形態中、第１ソース／ドレイン３０８１および第２ソース／ドレイン３０８２は、例えば、データ線３０８３に接続される共用ソース３０８ｓを備える。
【００４３】
さらに、第１ソース／ドレイン３０８１ならびに第２ソース／ドレイン３０８２がエッチングにより形成される時、半導体パターン３０６ａの一部、すなわち露出されたオーミック接触層３０６２ａおよびチャネル層３０６１ａの厚さの一部を更に除去するので、第１ソース／ドレイン３０８１および第２ソース／ドレイン３０８２に対応して第１チャネル層３０６３ならびに第２チャネル層３０６４を形成する。第２ソース／ドレイン３０８２に対応して、第３凹み３０６ｒが最初は半導体パターン３０６ａ上に形成されていたので、エッチング後に、厚さの異なる第１チャネル層３０６３および第２チャネル層３０６４を形成することができる。この実施形態中、第２チャネル層３０６４の厚さは、例えば、第１チャネル層３０６３の厚さより小さい。
【００４４】
図４Ｅと図５Ｅとにおいて、パターン化された誘電層３１０が基板３００上方全体に形成される。誘電層３１０が接触開口３１０ａを備えて第１ドレイン３０８１の一部ならびに第２ドレイン３０８２の一部をそれぞれ露出させる。そして、第１画素電極３１２１および第２画素電極３１２２が誘電層３１０上に形成される。第１画素電極３１２１ならびに第２画素電極３１２２が誘電層３１０中の接触開口３１０ａを介して第１ドレイン３０８１および第２ドレイン３０８２にそれぞれ電気接続される。第１チャネル層３０６３ならびに第２チャネル層３０６４が異なるしきい値電圧Ｖthおよびオン電流Ｉonを有するので、第１画素電極３１２１ならびに第２画素電極３１２２を異なる充電率で駆動することができる。従って、異なる液晶配向効果を同一画素構造中において実現でき、視角を改善することができる。
【００４５】
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００４６】
【図１Ａ】この発明の実施形態にかかる画素構造を示す要部平面図である。
【図１Ｂ】図１Ａの断面線Ｉ−Ｉ｀に沿って示した要部断面図である。
【図１Ｃ】この発明の別な実施形態にかかる画素構造を示す要部平面図である。
【図２Ａ】この発明の実施形態にかかる画素構造の製造方法を示す要部平面図である。
【図２Ｂ】この発明の実施形態にかかる画素構造の製造方法を示す要部平面図である。
【図２Ｃ】この発明の実施形態にかかる画素構造の製造方法を示す要部平面図である。
【図２Ｄ】この発明の実施形態にかかる画素構造の製造方法を示す要部平面図である。
【図２Ｅ】この発明の実施形態にかかる画素構造の製造方法を示す要部平面図である。
【図３Ａ】図２Ａ〜図２Ｅの断面線II−II｀に沿って示した要部断面図である。
【図３Ｂ】図２Ａ〜図２Ｅの断面線II−II｀に沿って示した要部断面図である。
【図３Ｃ】図２Ａ〜図２Ｅの断面線II−II｀に沿って示した要部断面図である。
【図３Ｄ】図２Ａ〜図２Ｅの断面線II−II｀に沿って示した要部断面図である。
【図３Ｅ】図２Ａ〜図２Ｅの断面線II−II｀に沿って示した要部断面図である。
【図４Ａ】この発明の実施形態にかかる別な画素構造の製造方法を示す要部平面図である。
【図４Ｂ】この発明の実施形態にかかる別な画素構造の製造方法を示す要部平面図である。
【図４Ｃ】この発明の実施形態にかかる別な画素構造の製造方法を示す要部平面図である。
【図４Ｄ】この発明の実施形態にかかる別な画素構造の製造方法を示す要部平面図である。
【図４Ｅ】この発明の実施形態にかかる別な画素構造の製造方法を示す要部平面図である。
【図５Ａ】図４Ａ〜図４Ｅの断面線III−III｀に沿って示した要部断面図である。
【図５Ｂ】図４Ａ〜図４Ｅの断面線III−III｀に沿って示した要部断面図である。
【図５Ｃ】図４Ａ〜図４Ｅの断面線III−III｀に沿って示した要部断面図である。
【図５Ｄ】図４Ａ〜図４Ｅの断面線III−III｀に沿って示した要部断面図である。
【図５Ｅ】図４Ａ〜図４Ｅの断面線III−III｀に沿って示した要部断面図である。
【符号の説明】
【００４７】
１００、２００、３００  基板
１０２、２０２、３０２ａ  ゲート
１０２ａ、２０６ｒ、Ｍ１２、Ｍ２２、Ｒ１２、Ｒ２２  凹み
１０４、２０４、３０４  ゲート絶縁層
１０６、２０６１ａ、３０６１ａ  チャネル層
１０６１、２０６３、３０６３  第１チャネル層
１０６２、２０６４、３０６４  第２チャネル層
１０７、２０６２ａ、３０６２ａ  オーミック接触層
１０８１、２０８１、３０８１  第１ドレイン／ソース
１０８２、２０８２、３０８２  第２ドレイン／ソース
１０８ｓ、２０８ｓ、３０８ｓ  共用ソース１１０、２１０、３１０  誘電層
１１０ａ、２１０ａ、３１０ａ  接触開口
１１２１、２１２１、３１２１  第１画素電極
１１２２、２１２２、３１２２  第２画素電極
２０６、３０６  半導体材料層
２０６１、３０６１  チャネル材料層
２０６２、３０６２  オーミック接触材料層
２０６ａ、３０６ａ  半導体パターン
２０８、３０８  ソース／ドレイン材料層
３０２  ゲート材料層
３０２ｒ  第１凹み
３０４ｒ  第２凹み
３０６ｒ  第３凹み
Ｍ１、Ｍ２  ハーフトーンマスク
Ｒ１、Ｒ２  パターン化されたフォトレジスト層
【図１Ａ】
0004436355.tif 000002
【図１Ｂ】
0004436355.tif 000003
【図１Ｃ】
0004436355.tif 000004
【図２Ａ】
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【図２Ｂ】
0004436355.tif 000006
【図２Ｃ】
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【図２Ｄ】
0004436355.tif 000008
【図２Ｅ】
0004436355.tif 000009
【図３Ａ】
0004436355.tif 000010
【図３Ｂ】
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【図３Ｃ】
0004436355.tif 000012
【図３Ｄ】
0004436355.tif 000013
【図３Ｅ】
0004436355.tif 000014
【図４Ａ】
0004436355.tif 000015
【図４Ｂ】
0004436355.tif 000016
【図４Ｃ】
0004436355.tif 000017
【図４Ｄ】
0004436355.tif 000018
【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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