(57)【特許請求の範囲】
【請求項１】
ｎ個（ｎは自然数）のスイッチと、ｎ個の容量と、カップリング容量とを有するＤ／Ａ変換回路であって、
前記ｎ個の容量の一方の電極は、それぞれが対応する前記ｎ個のスイッチを介して、第１の電源または第２の電源に電気的に接続されており、
前記ｎ個の容量の他方の電極と、出力線または前記カップリング容量の一方の電極と、の電気的な接続を制御する手段を有し、
前記カップリング容量の他方の電極は、前記出力線に電気的に接続されていることを特徴とするＤ／Ａ変換回路。
【請求項２】
ｎ個（ｎは自然数）の第１のスイッチと、ｎ個の容量と、カップリング容量とを有するＤ／Ａ変換回路であって、
前記ｎ個の容量の一方の電極は、それぞれが対応する前記ｎ個の第１のスイッチを介して、第１の電源または第２の電源に電気的に接続されており、
前記ｎ個の容量の他方の電極は、第２のスイッチを介して出力線に電気的に接続されており、
前記ｎ個の容量の他方の電極は、第３のスイッチを介して前記カップリング容量の一方の電極に電気的に接続されており、
前記カップリング容量の他方の電極は、前記出力線に電気的に接続されていることを特徴とするＤ／Ａ変換回路。
【請求項３】
ｎ個（ｎは自然数）のスイッチと、ｎ個の容量と、カップリング容量とを有するＤ／Ａ変換回路であって、
前記ｎ個の容量の一方の電極は、それぞれが対応する前記ｎ個のスイッチを介して、第１の電源または第２の電源に電気的に接続されており、
前記ｎ個の容量の他方の電極と、第３の電源、出力線、または前記カップリング容量の一方の電極と、の電気的な接続を制御する手段を有し、
前記カップリング容量の他方の電極は、前記出力線に電気的に接続されていることを特徴とするＤ／Ａ変換回路。
【請求項４】
ｎ個（ｎは自然数）の第１のスイッチと、ｎ個の容量と、カップリング容量とを有するＤ／Ａ変換回路であって、
前記ｎ個の容量の一方の電極は、それぞれが対応する前記ｎ個の第１のスイッチを介して、第１の電源または第２の電源に電気的に接続されており、
前記ｎ個の容量の他方の電極は、第２のスイッチを介して出力線に電気的に接続されており、
前記ｎ個の容量の他方の電極は、第３のスイッチを介して前記カップリング容量の一方の電極に電気的に接続されており、
前記ｎ個の容量の他方の電極は、前記第２のスイッチ及び第４のスイッチを介して第３の電源に電気的に接続されており、
前記カップリング容量の他方の電極は、前記出力線に電気的に接続されていることを特徴とするＤ／Ａ変換回路。
【請求項５】
２ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
前記Ｄ／Ａ変換回路はｎ個のスイッチと、ｎ個の容量と、カップリング容量とを有しており、
上位ビット書き込み期間において、前記デジタル信号の上位ｎビットがそれぞれ対応する前記ｎ個のスイッチを制御することで前記ｎ個の容量への電荷の充放電が制御され、前記ｎ個の容量は出力線に電気的に接続され、
下位ビット書き込み期間において、前記デジタル信号の下位ｎビットがそれぞれ対応する前記ｎ個のスイッチを制御することで前記ｎ個の容量への電荷の充放電が制御され、前記ｎ個の容量は前記カップリング容量を介して前記出力線に電気的に接続されることを特徴とするＤ／Ａ変換回路。
【請求項６】
２ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
前記Ｄ／Ａ変換回路はｎ個のスイッチと、ｎ個の容量と、カップリング容量とを有しており、
第１の期間において、前記ｎ個の容量が各々有する２つの電極のうち、一方の電極は第１の電源に、他方の電極は第３の電源に電気的に接続され、
第２の期間において、前記デジタル信号の上位ｎビットがそれぞれ対応する前記ｎ個のスイッチを制御することで前記一方の電極と前記第１の電源または第２の電源とが電気的に接続され、前記他方の電極は出力線に電気的に接続され、
第３の期間において、前記一方の電極は前記第１の電源に電気的に接続され、前記他方の電極はフローティングとなり、
第４の期間において、前記デジタル信号の下位ｎビットがそれぞれ対応する前記ｎ個のスイッチを制御することで前記一方の電極と前記第１の電源または前記第２の電源とが電気的に接続され、前記他方の電極は前記カップリング容量を介して前記出力線に電気的に接続されることを特徴とするＤ／Ａ変換回路。
【請求項７】
請求項６において、
前記第１の電源の電源電位ＶＬは、前記第２の電源の電源電位ＶＨよりも低いことを特徴とするＤ／Ａ変換回路。
【請求項８】
請求項１、請求項３及び請求項５乃至請求項７のいずれか一において、
前記スイッチは薄膜トランジスタを有していることを特徴とするＤ／Ａ変換回路。
【請求項９】
請求項２において、
前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチはそれぞれ薄膜トランジスタを有していることを特徴とするＤ／Ａ変換回路。
【請求項１０】
請求項４において、
前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチはそれぞれ薄膜トランジスタを有していることを特徴とするＤ／Ａ変換回路。
【請求項１１】
請求項１乃至請求項１０のいずれか一に記載のＤ／Ａ変換回路を用いて作製されることを特徴とする電子機器。
【請求項１２】
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部と、を有する半導体装置であって、
前記ソース信号線駆動回路は２ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路を有しており、
前記Ｄ／Ａ変換回路はｎ個のスイッチと、ｎ個の容量と、カップリング容量とを有しており、
上位ビット書き込み期間において、前記デジタル信号の上位ｎビットがそれぞれ対応する前記ｎ個のスイッチを制御することで前記ｎ個の容量への電荷の充放電が制御され、前記ｎ個の容量は出力線に電気的に接続され、
下位ビット書き込み期間において、前記デジタル信号の下位ｎビットがそれぞれ対応する前記ｎ個のスイッチを制御することで前記ｎ個の容量への電荷の充放電が制御され、前記ｎ個の容量は前記カップリング容量を介して前記出力線に電気的に接続されることを特徴とする半導体装置。
【請求項１３】
ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部と、を有する半導体装置であって、
前記ソース信号線駆動回路は２ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路を有しており、
前記Ｄ／Ａ変換回路はｎ個のスイッチと、ｎ個の容量と、カップリング容量とを有しており、
第１の期間において、前記ｎ個の容量が各々有する２つの電極のうち、一方の電極は第１の電源に、他方の電極は第３の電源に電気的に接続され、
第２の期間において、前記デジタル信号の上位ｎビットがそれぞれ対応する前記ｎ個のスイッチを制御することで前記一方の電極と前記第１の電源または第２の電源とが電気的に接続され、前記他方の電極は出力線に電気的に接続され、
第３の期間において、前記一方の電極は前記第１の電源に電気的に接続され、前記他方の電極はフローティングとなり、
第４の期間において、前記デジタル信号の下位ｎビットがそれぞれ対応する前記ｎ個のスイッチを制御することで前記一方の電極と前記第１の電源または前記第２の電源とが電気的に接続され、前記他方の電極は前記カップリング容量を介して前記出力線に電気的に接続されることを特徴とする半導体装置。
【請求項１４】
請求項１３において、
前記第１の電源の電源電位ＶＬは、前記第２の電源の電源電位ＶＨよりも低いことを特徴とする半導体装置。
【請求項１５】
請求項１２乃至請求項１４のいずれか一において、
前記スイッチは薄膜トランジスタを有していることを特徴とする半導体装置。
【請求項１６】
請求項１２乃至請求項１５のいずれか一に記載の半導体装置を用いて作製されることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路（ＤＡＣ）に関する。特に、半導体装置の駆動回路に用いられるＤＡＣに関する。また、このＤＡＣを用いた半導体装置に関する。
【０００２】
【従来の技術】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続された画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００４】
その中でも、表示装置の高精細化、高画質化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００５】
【発明が解決しようとする課題】
デジタル駆動方式のアクティブマトリクス型液晶表示装置には、外部から入力されるデジタル信号（デジタル信号）をアナログ信号（階調電圧）に変換するＤ／Ａ変換回路（ＤＡＣ）が必要である。Ｄ／Ａ変換回路には、様々な種類のものが存在するが、ここで、アクティブマトリクス型液晶表示装置に用いられているＤＡＣの例を示す。
【０００６】
図１５を参照する。図１５には、従来のＤＡＣの一例が示されている。図１５に示す従来のＤＡＣは、ｎビットのデジタル信号（Ｄ0〜Ｄn-1）の各ビットが制御するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）と、各スイッチ（ＳＷ0〜ＳＷn-1）に接続された容量（Ｃ、２Ｃ、…、２n-1Ｃ）と、リセットスイッチＳＷRとを有している。また、この従来のＤＡＣには、電源Ｈ、電源Ｌが接続されている。また、ＤＡＣから出力されるアナログ信号の電位Ｖoutはソース信号線（出力線）に与えられる。
【０００７】
スイッチ（ＳＷ0〜ＳＷn-1）は、それぞれ、印加されるデジタル信号（Ｄ0〜Ｄn-1）が０（Ｌｏ）の時、電源Ｌに接続され、印加されるデジタル信号（Ｄ0〜Ｄn-1）が１（Ｈｉ）の時、電源Ｈに接続されるようになっている。
【０００８】
この従来のＤＡＣの動作を順を追って説明する。この従来のＤＡＣの動作は、リセット期間ＴRと書き込み期間ＴEとに分けて説明される。
【０００９】
まず、リセット期間ＴR中、リセットスイッチＳＷRが閉じ、かつデジタル信号の全ビット（Ｄ0〜Ｄn-1）が０（Ｌｏ）となり、全てのスイッチ（ＳＷ0〜ＳＷn-1）が電源Ｌに接続される。この状態における、この従来のＤＡＣの等価回路図を図１６（Ａ）に示す。
【００１０】
リセット期間ＴR終了直後、デジタル信号の全ビット（Ｄ0〜Ｄn-1）は０（Ｌｏ）である。リセット期間ＴR終了後、書き込み期間ＴEが始まり、０（Ｌｏ）または１（Ｈｉ）の任意のビット情報を有するデジタル信号（Ｄ0〜Ｄn-1）が、スイッチ（ＳＷ0〜ＳＷn-1）を制御する。そして、各ビット情報に応じた電荷が充放電され、その後定常状態になる。この時の等価回路図を図１６（Ｂ）に示す。
【００１１】
上述したリセット期間ＴRと書き込み期間ＴEとの動作を繰り返すことで、デジタル信号をアナログ信号に変換することが可能である。
【００１２】
近年、アクティブマトリクス型液晶表示装置が有する液晶パネルは、その薄型、軽量化が求められると同時に、高精細化、高画質化、及び高輝度化も要求されている。そのためＤ／Ａ変換回路の面積を小さく抑えることが望まれている。
【００１３】
しかし上述したようなＤ／Ａ変換回路を有する駆動回路は、ｎビットのデジタル信号をアナログ信号に変換するために、ｎ個のスイッチと、ｎ個の容量、また１つのリセットスイッチを有する必要がある。そのため面積を抑えることが難しく、半導体装置、特にアクティブマトリクス型液晶表示装置の小型化を妨げる原因の一つとなっている。
【００１４】
また、半導体装置の高精細化のためには、画素数の増加、つまりはソース信号線の数の増加が必要となってくる。しかし、上述したように、ソース信号線の数が増加すると、Ｄ／Ａ変換回路の数も増加することになり、駆動回路の面積は増大し、高精細化への妨げとなる。
【００１５】
上述した理由により、面積の小さいＤ／Ａ変換回路が求められていた。
【００１６】
【課題を解決するための手段】
そこで、本願発明は、上述の問題に鑑みてなされたものであり、面積を小さく抑えることができるＤ／Ａ変換回路を提供することにある。以下に本願発明のＤＡＣについて説明する。
【００１７】
本願発明は、２ｎビットのデジタル信号をアナログ信号に変換するＤＡＣであって、２ｎビットのデジタル信号を上位ｎビット、下位ビットｎに分割し、上位ｎビットをＤＡＣに入力した後に、下位ｎビットをＤＡＣに入力することを特徴とする。上位ｎビットのデジタル信号をＤＡＣに入力することで、容量値が２n-1Ｃ（Ｃは定数）で表されるｎ個の容量が有する一方の電極が、それぞれ電源Ｌまたは電源Ｈに接続される。そしてｎ個の容量が有するもう一方の電極と接続されているソース信号線に、ＤＡＣから上位ビット情報によるアナログ信号の電位Ｖout1が与えられる。続いて下位ｎビットのデジタル信号をＤＡＣに入力にすることで、前記ｎ個の容量が有する一方の電極がそれぞれ電源Ｌまたは電源Ｈに接続される。そしてｎ個の容量が有するもう一方の電極と、容量値が一定であるカップリング容量ＣKを間に介して接続されたソース信号線に、ＤＡＣからの下位ビット情報によるアナログ信号の電位Ｖout2が与えられる。
【００１８】
このように、ソース信号線に上位ビット情報によるアナログ信号を書き込んだ後、さらに下位ビット情報によるアナログ信号を書き込むことで、上位ビット情報によるアナログ信号と下位ビット情報によるアナログ信号とを合わせてアナログ信号としてソース信号線に入力することができる。
【００１９】
なおカップリング容量ＣKの有する容量値は、デジタル信号のビット情報を変化させることによってＤＡＣから出力されるアナログ信号が線形に変化するように、設計者が適宜設定することができる。
【００２０】
本願発明は上記構成を有することで、２ｎビットのデジタル信号を、ｎ個の容量と１個のカップリング容量ＣKとを用いたＤＡＣで、アナログ信号に変換することが可能になった。よってＤＡＣの大きさを従来のＤＡＣの約半分に抑えることができる。その結果、駆動回路の面積を小さく抑えることが可能になり、アクティブマトリクス型液晶表示装置が有する液晶パネルの薄型、軽量化が可能になった。また、ソース信号線が増加し、Ｄ／Ａ変換回路の数が増加しても、本願発明ではＤ／Ａ変換回路の面積を小さく抑えることが可能なので、高精細化による駆動回路の面積の増大を、従来のＤＡＣを用いた場合と比較して抑えることができる。
【００２１】
なお、本願発明のＤＡＣは、アクティブマトリクス型液晶表示装置だけに限定されず、例えばＥＬ（エレクトロルミネッセンス）素子を有する表示装置にも用いることが可能である。
【００２２】
以下に本願発明のＤＡＣの構成について説明する。
【００２３】
本願発明によって、２ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
前記Ｄ／Ａ変換回路はｎ個のスイッチと、ｎ個の容量と、カップリング容量とを有しており、
上位ビット書き込み期間において、前記デジタル信号の上位ｎビットはそれぞれｎ個のスイッチを制御して前記ｎ個の容量への電荷の充放電を制御し、前記ｎ個の容量は出力線に接続され、
下位ビット書き込み期間において、前記デジタル信号の下位ｎビットはそれぞれ前記ｎ個のスイッチを制御して前記ｎ個の容量への電荷の充放電を制御し、前記ｎ個の容量は間にカップリング容量を介して前記出力線に接続されていることを特徴とするＤ／Ａ変換回路が提供される。
【００２４】
本願発明によって、２ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
前記Ｄ／Ａ変換回路はｎ個のスイッチと、ｎ個の容量と、カップリング容量とを有しており、
第１の期間において、前記ｎ個の容量が各々有する２つの電極のうち、一方の電極は第１の電源に、もう一方の電極は第３の電源に接続され、
第２の期間において、前記デジタル信号の上位ｎビットがそれぞれｎ個のスイッチを制御し、前記一方の電極と前記第１の電源または第２の電源とが接続され、前記もう一方の電極は出力線に接続され、
第３の期間において、前記一方の電極が第１の電源に接続され、前記もう一方の電極がフローティングとなり、
第４の期間において、前記デジタル信号の下位ｎビットはそれぞれｎ個のスイッチを制御して前記一方の電極と第１の電源または第２の電源とが接続され、前記もう一方の電極は出力線に接続されていることを特徴とするＤ／Ａ変換回路が提供される。
【００２５】
本願発明によって、ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部と、を有する半導体装置であって、
前記ソース信号線駆動回路は２ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路を有しており、
前記Ｄ／Ａ変換回路はｎ個のスイッチと、ｎ個の容量と、カップリング容量とを有しており、
上位ビット書き込み期間において、前記デジタル信号の上位ｎビットはそれぞれｎ個のスイッチを制御して前記ｎ個の容量への電荷の充放電を制御し、前記ｎ個の容量は出力線に接続され、
下位ビット書き込み期間において、前記デジタル信号の下位ｎビットはそれぞれ前記ｎ個のスイッチを制御して前記ｎ個の容量への電荷の充放電を制御し、前記ｎ個の容量は間にカップリング容量を介して前記出力線に接続されていることを特徴とする半導体装置を提供される。
【００２６】
本願発明によって、ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部と、を有する半導体装置であって、
前記ソース信号線駆動回路は２ｎビットのデジタル信号（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路を有しており、
前記Ｄ／Ａ変換回路はｎ個のスイッチと、ｎ個の容量と、カップリング容量とを有しており、
第１の期間において、前記ｎ個の容量が各々有する２つの電極のうち、一方の電極は第１の電源に、もう一方の電極は第３の電源に接続され、
第２の期間において、前記デジタル信号の上位ｎビットがそれぞれｎ個のスイッチを制御し、前記一方の電極と前記第１の電源または第２の電源とが接続され、前記もう一方の電極は出力線に接続され、
第３の期間において、前記一方の電極が第１の電源に接続され、前記もう一方の電極がフローティングとなり、
第４の期間において、前記デジタル信号の下位ｎビットはそれぞれｎ個のスイッチを制御して前記一方の電極と第１の電源または第２の電源とが接続され、前記もう一方の電極は出力線に接続されていることを特徴とする半導体装置を提供される。
【００２７】
前記第１の電源の電源電位ＶLは、前記第２の電源の電源電位ＶHよりも低くても良い。
【００２８】
前記スイッチは薄膜トランジスタを有していても良い。
【００２９】
前記Ｄ／Ａ変換回路を有するリアプロジェクター、フロントプロジェクター、ゴーグル型ディスプレイ、モバイルコンピュータ、ノートブック型パーソナルコンピュータ、ビデオカメラ、ＤＶＤプレーヤーまたはゲーム機が提供される。
【００３０】
【発明の実施の形態】
【００３１】
以下に本願発明のＤＡＣをある実施の形態に基づいて説明する。なお、本願発明のＤＡＣは、以下の実施の形態に限定されるわけではない。
【００３２】
本願発明のＤＡＣの回路図を図１に示す。図１に示す本願発明のＤＡＣは、２ｎビット（Ｄ0〜Ｄ2n-1）のデジタル信号を扱うことができる。
【００３３】
なおデジタル信号は、Ｄ0をＬＳＢ（最下位ビット）とし、Ｄ2n-1をＭＳＢ（最上位ビット）とする。本明細書では２ｎビットのデジタル信号を、上位ｎビット（Ｄn〜Ｄ2n-1）と下位ｎビット（Ｄ0〜Ｄn-1）とに分割して考える。デジタル信号（Ｄ0〜Ｄ2n-1）の値は、ＨｉまたはＬｏのいずれか一方である。
【００３４】
図１に示す様に本願発明のＤＡＣは、２ｎビットのデジタル信号（Ｄ0〜Ｄ2n-1）の各ビットが制御するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）と、各スイッチ（ＳＷ0〜ＳＷn-1）に接続された容量（Ｃ、２Ｃ、…、２n-1Ｃ）と、リセットスイッチＳＷａ、選択スイッチＳＷｂ1、ＳＷｂ2と、カップリング容量ＣKを有している。なおＣは単位容量を表しており、定数である。
【００３５】
スイッチ（ＳＷ0〜ＳＷn-1）は、それぞれ、入力されるデジタル信号（Ｄ0〜Ｄ2n-1）が０（Ｌｏ）の時、電源ＶLと容量（Ｃ、２Ｃ、…、２n-1Ｃ）とを接続し、入力デジタル信号（Ｄ0〜Ｄ2n-1）が１（Ｈｉ）の時、電源ＶHと容量（Ｃ、２Ｃ、…、２n-1Ｃ）とを接続する。説明の都合上Ｈｉのときデジタル信号の値を１、Ｌｏのときデジタル信号の値を０と定義する。
【００３６】
リセットスイッチＳＷａに入力されるリセット信号（Ｒｅｓ）によって、電源Ｍから容量（Ｃ、２Ｃ、…、２n-1Ｃ）への電荷の充電が制御される。
【００３７】
選択スイッチＳＷｂ1、ＳＷｂ2それぞれに入力される書き込み選択信号１、２（Ｓｅｌ1、Ｓｅｌ2）によって、容量（Ｃ、２Ｃ、…、２n-1Ｃ）とソース信号線とを直接接続するか、または前記容量とソース信号線との間にカップリング容量ＣKを直列に接続するかが選択される。
【００３８】
ＳＷｂ1には書き込み選択信号１（Ｓｅｌ1）が、ＳＷｂ2には書き込み選択信号２（Ｓｅｌ2）が入力される。ＳＷａにはリセット信号（Ｒｅｓ）が入力される。選択信号１（Ｓｅｌ1）、選択信号２（Ｓｅｌ2）、リセット信号（Ｒｅｓ）がそれぞれＨｉ（１）のときは、ＳＷｂ1、ＳＷｂ2、ＳＷａはそれぞれオンになる。逆に選択信号１（Ｓｅｌ1）、選択信号２（Ｓｅｌ2）、リセット信号（Ｒｅｓ）がそれぞれＬｏ（０）のときは、ＳＷｂ1、ＳＷｂ2、ＳＷａはそれぞれオフになる。
【００３９】
本願発明のＤＡＣには、電源Ｌ（第１の電源）、電源Ｈ（第２の電源）、リセット電源Ｍ（第３の電源）が接続されている。本明細書では、電源Ｈの電源電圧をＶH、電源Ｌの電源電圧をＶL、リセット電源Ｍの電源電圧をＶMと定義する。なお、ＶH＞ＶLの場合と、ＶH＜ＶLの場合とでは、ＤＡＣから逆相のアナログ信号が出力される。なお、ここでは、ＶH＞ＶLの場合の出力を正相とし、ＶH＜ＶLの場合の出力を反転相とする。
【００４０】
本願発明のＤＡＣの動作は、容量に保持された電荷をリセットするリセット期間と、上位ｎビットのデジタル信号をスイッチに入力する上位ビット書き込み期間（Ｐｈａｓｅ１）と、Ｐｈａｓｅ１において電源Ｈまたは電源Ｌに接続されていた容量の一方の電極の電位を電源電位ＶLにするソフトリセット期間と、下位ｎビットのデジタル信号をスイッチに入力する下位ビット書き込み期間（Ｐｈａｓｅ２）とからなっている。
【００４１】
リセット期間における本願発明ＤＡＣの回路図を図２に示す。また図２に示す本願発明のＤＡＣの等価回路図を図６（Ａ）に示す。リセット期間において、スイッチ（ＳＷ0〜ＳＷn-1）には全て０（Ｌｏ）の信号が入力される。その結果、ｎ個のスイッチ（ＳＷ0〜ＳＷn-1）によって、容量（Ｃ、２Ｃ、…、２n-1Ｃ）の一方の電極は電源Ｌと接続され、電源電圧ＶLが印加される。図６（Ａ）において、容量ＣTは電源電圧ＶLを印加された容量（Ｃ、２Ｃ、…、２n-1Ｃ）の合成容量を表している。
【００４２】
そしてＳＷｂ1にはＨｉ（１）の書き込み選択信号１（Ｓｅｌ1）が入力されオンとなり、ＳＷｂ2にはＬｏ（０）の書き込み選択信号２（Ｓｅｌ2）が入力されオフとなり、ＳＷａはＨｉ（１）のリセット信号（Ｒｅｓ）が入力されオンとなる。その結果、容量（Ｃ、２Ｃ、…、２n-1Ｃ）のもう一方の電極は、電源Ｍと接続され電源電圧ＶMが印加される。
【００４３】
上位ビット書き込み期間（Ｐｈａｓｅ１）における本願発明ＤＡＣの回路図を図３に示す。また図３に示す本願発明のＤＡＣの等価回路図を図６（Ｂ）に示す。
【００４４】
リセット期間終了後、上位ビット書き込み期間（Ｐｈａｓｅ１）において、デジタル信号の上位ｎビット（Ｄn〜Ｄ2n-1）はそれぞれ１または０の任意のビット情報を有している。デジタル信号の上位ｎビット（Ｄn〜Ｄ2n-1）はそれぞれｎ個のスイッチ（ＳＷ0〜ＳＷn-1）に入力される。その結果、ｎ個のスイッチ（ＳＷ0〜ＳＷn-1）によって、容量（Ｃ、２Ｃ、…、２n-1Ｃ）の一方の電極は、電源Ｌまたは電源Ｈと接続され、電源電圧ＶLまたはＶHが印加される。図６（Ｂ）において、容量ＣT11は電源電圧ＶLが印加された全ての容量の合成容量であり、容量ＣT12は電源電圧ＶHが印加された全ての容量の合成容量を表している。
【００４５】
選択スイッチＳＷｂ1はＨｉ（１）の書き込み選択信号１（Ｓｅｌ1）が入力されオンとなり、ＳＷｂ2はＬｏ（０）の書き込み選択信号２（Ｓｅｌ2）が入力されオフとなり、ＳＷａはＬｏ（０）のリセット信号（Ｒｅｓ）が入力されオフとなる。その結果、容量（Ｃ、２Ｃ、…、２n-1Ｃ）のもう一方の電極とソース信号線とが接続され、上位ビット情報によるアナログ信号Ｖout1がＤＡＣからソース信号線に入力される。
【００４６】
ソフトリセット期間における本願発明ＤＡＣの回路図を図４に示す。また図４に示す本願発明のＤＡＣの等価回路図を図６（Ｃ）に示す。上位ビット書き込み期間終了後、ソフトリセット期間において、スイッチ（ＳＷ0〜ＳＷn-1）には全て０（Ｌｏ）の信号が入力される。そしてｎ個のスイッチ（ＳＷ0〜ＳＷn-1）によって容量（Ｃ、２Ｃ、…、２n-1Ｃ）の一方の電極は、電源Ｌと接続され電源電圧ＶLが印加される。図６（Ｃ）において、容量ＣTは電源電圧ＶLに印加された容量（Ｃ、２Ｃ、…、２n-1Ｃ）の合成容量を表している。
【００４７】
そしてＳＷｂ1はＬｏ（０）の書き込み選択信号１（Ｓｅｌ1）が入力されオフとなり、ＳＷｂ2はＬｏ（０）の書き込み選択信号２（Ｓｅｌ2）が入力されオフとなり、ＳＷａはＬｏ（０）のリセット信号（Ｒｅｓ）が入力されオフとなる。その結果、容量（Ｃ、２Ｃ、…、２n-1Ｃ）のもう一方の電極は全ての電源に接続されていない状態（フローティング）となり、ソース信号線は、Ｐｈａｓｅ１においてＤＡＣから入力された上位ビット情報によるアナログ信号の電位Ｖout1に保たれる。
【００４８】
ソフトリセット期間終了後の、下位ビット書き込み期間（Ｐｈａｓｅ２）における本願発明ＤＡＣの回路図を図５に示す。また図５に示す本願発明のＤＡＣの等価回路図を図６（Ｄ）に示す。ソフトリセット期間終了後、下位ビット書き込み期間では、デジタル信号の下位ｎビット（Ｄ0〜Ｄn-1）はそれぞれ１または０の任意のビット情報を有している。デジタル信号の下位ｎビット（Ｄ0〜Ｄn-1）がそれぞれｎ個のスイッチ（ＳＷ0〜ＳＷn-1）に入力される。そしてｎ個のスイッチ（ＳＷ0〜ＳＷn-1）が制御され、容量（Ｃ、２Ｃ、…、２n-1Ｃ）の一方の電極は、それぞれ電源Ｌまたは電源Ｈに接続され、電源電圧ＶLまたはＶHが印加される。図６（Ｄ）において、容量ＣT21は電源電圧ＶLに印加された全ての容量の合成容量であり、容量ＣT22は電源電圧ＶHに印加された全ての容量の合成容量を表している。
【００４９】
選択スイッチＳＷｂ1はＬｏ（０）の書き込み選択信号１（Ｓｅｌ1）が入力されオフとなり、ＳＷｂ2はＨｉ（１）の書き込み選択信号２（Ｓｅｌ2）が入力されオンとなり、ＳＷａはＬｏ（０）のリセット信号（Ｒｅｓ）が入力されオフとなる。その結果、容量（Ｃ、２Ｃ、…、２n-1Ｃ）のもう一方の電極とカップリング容量ＣKの一方の電極とが接続される。そしてカップリング容量ＣKのもう一方の電極とソース信号線とが接続され、下位ビット情報によるアナログ信号Ｖout2がＤＡＣからソース信号線へ出力される。
【００５０】
下位ビット書き込み期間終了までを１つのアナログ信号出力期間とする。１つのアナログ信号出力期間が終了すると、ＤＡＣは再びリセット期間となって上述した動作を繰り返す。
【００５１】
上記動作におけるｎ個のスイッチ（ＳＷ0〜ＳＷn-1）に入力されるデジタル信号（Ｄ0〜Ｄ2n-1）と、リセットスイッチＳＷａに入力されるリセット信号（Ｒｅｓ）と、選択スイッチＳＷｂ1、ＳＷｂ2にそれぞれ入力される書き込み選択信号１（Ｓｅｌ1）書き込み選択信号２（Ｓｅｌ2）のタイミングチャートを図７に示す。
【００５２】
リセット期間において、ＲｅｓはＨｉであってリセットスイッチＳＷａはオンになっている。そしてＳｅｌ1、Ｓｅｌ2、Ｄ0〜Ｄ2n-1は全てＬｏであり、選択スイッチＳＷｂ1、ＳＷｂ2、ｎ個のスイッチ（ＳＷ0〜ＳＷn-1）は全てオフとなっている。
【００５３】
上位ビット書き込み期間において、Ｒｅｓ、Ｓｅｌ2はＬｏであって、リセットスイッチＳＷａ、選択スイッチＳＷｂ2はオフになっている。そしてＳｅｌ1はＨｉであり、選択スイッチＳＷｂ1はオンになっている。Ｄ0〜Ｄ2n-1はそれぞれＬｏまたはＨｉであり、対応するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）はオフまたはオンとなっている。
【００５４】
ソフトリセット期間において、Ｒｅｓ、Ｓｅｌ1、Ｓｅｌ2、Ｄ0〜Ｄ2n-1は全てＬｏであり、リセットスイッチＳＷａ、選択スイッチＳＷｂ1、ＳＷｂ2、ｎ個のスイッチ（ＳＷ0〜ＳＷn-1）は全てオフとなっている。
【００５５】
下位ビット書き込み期間において、Ｒｅｓ、Ｓｅｌ1はＬｏであって、リセットスイッチＳＷａ、選択スイッチＳＷｂ1はオフになっている。そしてＳｅｌ2はＨｉであり、選択スイッチＳＷｂ2はオンになっている。Ｄ0〜Ｄ2n-1はそれぞれＬｏまたはＨｉであり、対応するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）はオフまたはオンとなっている。
【００５６】
なお下位ビット書き込み期間において、選択スイッチＳＷｂ1がオフ、選択スイッチＳＷｂ2がオンになってから、ｎ個のスイッチ（ＳＷ0〜ＳＷn-1）にそれぞれデジタル信号（Ｄ0〜Ｄ2n-1）を入力し、容量（Ｃ、２Ｃ、…、２n-1Ｃ）への電荷の充電の際に生じるノイズがソース信号線に伝わらないようにしてもよい。
【００５７】
このように、ソース信号線に上位ビット情報によるアナログ信号を書き込んだ後、さらに下位ビット情報によるアナログ信号を書き込むことで、上位ビット情報によるアナログ信号と下位ビット情報によるアナログ信号とを合わせてアナログ信号としてソース信号線に入力することができる。よって２ｎビットのデジタル信号をアナログ信号に変換することができる。
【００５８】
本願発明では、ＤＡＣから出力されるアナログ信号ＶoutはＶHとＶLとの差によってその振幅を決定することができ、ＶHとＶLとの差が一定であれば、ＶH及びＶLを共に小さくしても同じ電位Ｖoutのアナログ信号が得られるので、電源電圧を低く抑えることができる。
【００５９】
本願発明は上記構成を有することで、２ｎビットのデジタル信号を、ｎ個の容量と１個のカップリング容量ＣKとを用いたＤＡＣで、アナログ信号に変換することが可能になった。よってＤＡＣの大きさを従来のＤＡＣの約半分に抑えることができる。その結果、駆動回路の面積を小さく抑えることが可能になり、アクティブマトリクス型液晶表示装置が有する液晶パネルの薄型、軽量化が可能になった。また、ソース信号線が増加し、Ｄ／Ａ変換回路の数が増加しても、本願発明ではＤ／Ａ変換回路の面積を小さく抑えることが可能なので、高精細化による駆動回路の面積の増大を、従来のＤＡＣを用いた場合と比較して抑えることができる。
【００６０】
【実施例】
以下に、本願発明のＤＡＣの実施例について説明する。なお、本願発明のＤＡＣの具体的な構成は、以下の実施例の構成に限定されるわけではない。
【００６１】
（実施例１）
本実施例では８ビットのデジタル信号をアナログ信号に変換するＤＡＣについて説明する。
【００６２】
本願発明のＤＡＣの回路図を図８に示す。図８に示す本願発明のＤＡＣは、８ビット（Ｄ0〜Ｄ7）のデジタル信号を扱うことができる。
【００６３】
図８に示す様に本願発明のＤＡＣは、８ビットのデジタル信号（Ｄ0〜Ｄ7）の各ビットが制御する４個のスイッチ（ＳＷ0〜ＳＷ3）と、各スイッチ（ＳＷ0〜ＳＷ3）に接続された容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）と、リセットスイッチＳＷａ、選択スイッチＳＷｂ1、ＳＷｂ2と、カップリング容量ＣK（容量値Ｃ）を有している。なおＣは単位容量を表しており、定数である。
【００６４】
スイッチ（ＳＷ0〜ＳＷ3）は、それぞれ、入力されるデジタル信号（Ｄ0〜Ｄ7）が０（Ｌｏ）の時、電源ＶLと容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）とを接続し、デジタル信号（Ｄ0〜Ｄ7）が１（Ｈｉ）の時、電源ＶHと容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）とを接続する。説明の都合上Ｈｉのときデジタル信号の値を１、Ｌｏのときデジタル信号の値を０と定義する。
【００６５】
リセットスイッチＳＷａに入力されるリセット信号（Ｒｅｓ）によって、電源Ｍから容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）への電荷の充電が制御される。
【００６６】
選択スイッチＳＷｂ1、ＳＷｂ2それぞれに入力される書き込み選択信号１、２（Ｓｅｌ1、Ｓｅｌ2）によって、容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）とソース信号線とを直接接続するか、または間にカップリング容量ＣKを直列に接続するかが選択される。
【００６７】
ＳＷｂ1には書き込み選択信号１（Ｓｅｌ1）が、ＳＷｂ2には書き込み選択信号２（Ｓｅｌ2）が入力される。ＳＷａにはリセット信号（Ｒｅｓ）が入力される。選択信号１（Ｓｅｌ1）、選択信号２（Ｓｅｌ2）、リセット信号（Ｒｅｓ）がそれぞれＨｉ（１）のときは、ＳＷｂ1、ＳＷｂ2、ＳＷａはそれぞれオンになる。逆に選択信号１（Ｓｅｌ1）、選択信号２（Ｓｅｌ2）、リセット信号（Ｒｅｓ）がそれぞれＬｏ（０）のときは、ＳＷｂ1、ＳＷｂ2、ＳＷａはそれぞれオフになる。
【００６８】
なおデジタル信号は、Ｄ0をＬＳＢ（最下位ビット）とし、Ｄ7をＭＳＢ（最上位ビット）とする。本明細書では８ビットのデジタル信号を、上位４ビット（Ｄ0〜Ｄ3）と下位ｎビット（Ｄ4〜Ｄ7）とに分割して考える。デジタル信号（Ｄ0〜Ｄ7）の値は、ＨｉまたはＬｏのいずれかである。
【００６９】
本願発明のＤＡＣには、電源Ｈ、電源Ｌ、リセット電源Ｍが接続されている。本明細書では、電源Ｈの電源電圧をＶH、電源Ｌの電源電圧をＶL、リセット電源Ｍの電源電圧をＶMと定義する。なお、ＶH＞ＶLの場合と、ＶH＜ＶLの場合とでは、ＤＡＣから逆相のアナログ信号が出力される。なお、ここでは、ＶH＞ＶLの場合の出力を正相とし、ＶH＜ＶLの場合の出力を反転相とする。
【００７０】
本願発明のＤＡＣの動作は、容量に保持された電荷をリセットするリセット期間と、上位４ビットのデジタル信号をスイッチに入力する上位ビット書き込み期間（Ｐｈａｓｅ１）と、Ｐｈａｓｅ１において電源Ｈまたは電源Ｌに接続されていた容量の一方の電極の電位を電源電位ＶLにするソフトリセット期間と、下位４ビットのデジタル信号をスイッチに入力する下位ビット書き込み期間（Ｐｈａｓｅ２）とからなっている。
【００７１】
リセット期間において、スイッチ（ＳＷ0〜ＳＷ3）には全て０（Ｌｏ）の信号が印加される。その結果、４個のスイッチ（ＳＷ0〜ＳＷ3）によって、容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）の一方の電極は、電源Ｌと接続され電源電圧ＶLが印加される。
【００７２】
そしてＳＷｂ1にはＨｉ（１）の書き込み選択信号１（Ｓｅｌ1）が入力されオンとなり、ＳＷｂ2にはＬｏ（０）の書き込み選択信号２（Ｓｅｌ2）が入力されオフとなり、ＳＷａはＨｉ（１）のリセット信号（Ｒｅｓ）が入力されオンとなる。その結果、容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）のもう一方の電極は、電源Ｍと接続され電源電圧ＶMが印加される。
【００７３】
リセット期間終了後、上位ビット書き込み期間（Ｐｈａｓｅ１）において、デジタル信号の上位４ビット（Ｄ4〜Ｄ7）はそれぞれ１または０の任意のビット情報を有している。デジタル信号の上位ｎビット（Ｄ4〜Ｄ7）はそれぞれｎ個のスイッチ（ＳＷ0〜ＳＷ3）に入力される。その結果、４個のスイッチ（ＳＷ0〜ＳＷ3）によって、容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）の一方の電極は、電源Ｌまたは電源Ｈと接続され、電源電圧ＶLまたはＶHが印加される。
【００７４】
選択スイッチＳＷｂ1はＨｉ（１）の書き込み選択信号１（Ｓｅｌ1）が入力されオンとなり、ＳＷｂ2はＬｏ（０）の書き込み選択信号２（Ｓｅｌ2）が入力されオフとなり、ＳＷａはＬｏ（０）のリセット信号（Ｒｅｓ）が入力されオフとなる。その結果、容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）のもう一方の電極とソース信号線とが接続され、上位ビット情報によるアナログ信号Ｖout1がＤＡＣからソース信号線に入力される。
【００７５】
上位ビット書き込み期間終了後、ソフトリセット期間において、スイッチ（ＳＷ0〜ＳＷ3）には全て０（Ｌｏ）の信号が印加される。そして４個のスイッチ（ＳＷ0〜ＳＷ3）によって容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）の一方の電極は、電源Ｌと接続され電源電圧ＶLが印加される。
【００７６】
そしてＳＷｂ1はＬｏ（０）の書き込み選択信号１（Ｓｅｌ1）が入力されオフとなり、ＳＷｂ2はＬｏ（０）の書き込み選択信号２（Ｓｅｌ2）が入力されオフとなり、ＳＷａはＬｏ（０）のリセット信号（Ｒｅｓ）が入力されオフとなる。その結果、容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）のもう一方の電極は全ての電源に接続されていない状態（フローティング）となり、ソース信号線は、Ｐｈａｓｅ１においてＤＡＣから入力された上位ビット情報によるアナログ信号の電位Ｖout1に保たれる。
【００７７】
ソフトリセット期間終了後、下位ビット書き込み期間では、デジタル信号の下位４ビット（Ｄ0〜Ｄ3）はそれぞれ１または０の任意のビット情報を有している。デジタル信号の下位４ビット（Ｄ0〜Ｄ3）がそれぞれ４個のスイッチ（ＳＷ0〜ＳＷ3）に入力される。そして４個のスイッチ（ＳＷ0〜ＳＷ3）が制御され、容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）の一方の電極は、それぞれ電源Ｌまたは電源Ｈに接続され、電源電圧ＶLまたはＶHが印加される。
【００７８】
選択スイッチＳＷｂ1はＬｏ（０）の書き込み選択信号１（Ｓｅｌ1）が入力されオフとなり、ＳＷｂ2はＨｉ（１）の書き込み選択信号２（Ｓｅｌ2）が入力されオンとなり、ＳＷａはＬｏ（０）のリセット信号（Ｒｅｓ）が入力されオフとなる。その結果、容量（Ｃ、２Ｃ、２2Ｃ、２3Ｃ）のもう一方の電極とカップリング容量ＣKの一方の電極とが接続される。そしてカップリング容量ＣKのもう一方の電極とソース信号線とが接続され、下位ビット情報によるアナログ信号Ｖout2がＤＡＣからソース信号線へ出力される。
【００７９】
下位ビット書き込み期間終了後、再びリセット期間となり、ＤＡＣは上述した動作を繰り返す。
【００８０】
このように、ソース信号線に上位ビット情報によるアナログ信号を書き込んだ後、さらに下位ビット情報によるアナログ信号を書き込むことで、上位ビット情報によるアナログ信号と下位ビット情報によるアナログ信号とを合わせてアナログ信号としてソース信号線に入力することができる。よって８ビットのデジタル信号をアナログ信号に変換することができる。
【００８１】
本願発明では、ＤＡＣから出力されるアナログ信号ＶoutはＶHとＶLとの差によってその振幅を決定することができ、ＶHとＶLとの差が一定であれば、ＶH及びＶLを共に小さくしても同じ電位Ｖoutのアナログ信号が得られるので、電源電圧を低く抑えることができる。
【００８２】
本願発明は上記構成を有することで、８ビットのデジタル信号を、４個の容量と１個のカップリング容量ＣKとを用いたＤＡＣで、アナログ信号に変換することが可能になった。よってＤＡＣの大きさを従来のＤＡＣの約半分に抑えることができる。その結果、駆動回路の面積を小さく抑えることが可能になり、アクティブマトリクス型液晶表示装置が有する液晶パネルの薄型、軽量化が可能になった。また、ソース信号線が増加し、Ｄ／Ａ変換回路の数が増加しても、本願発明ではＤ／Ａ変換回路の面積を小さく抑えることが可能なので、高精細化による駆動回路の面積の増大を、従来のＤＡＣを用いた場合と比較して抑えることができる。
【００８３】
（実施例２）
図９は、本実施例のアクティブマトリクス型液晶表示装置の概略ブロック図である。５０１はソース信号線駆動回路Ａであり、５０２はソース信号線駆動回路Ｂである。５０３はゲート信号線駆動回路である。５０４は画素部である。５０５はデジタル信号分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。
【００８４】
ソース信号線駆動回路Ａ５０１は、シフトレジスタ回路（１２８ステージ×２のシフトレジスタ回路）５０１−１、ラッチ回路１（５１２×８デジタルラッチ回路）５０１−２、ラッチ回路２（５１２×８デジタルラッチ回路）５０１−３、セレクタ回路１（１２８のセレクタ回路）５０１−４、Ｄ／Ａ変換回路（１２８のＤＡＣ）５０１−５、セレクタ回路２（１２８のセレクタ回路）５０１−６を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、ＤＡＣ５０１−５にはレベルシフタ回路が含まれている。
【００８５】
ソース信号線駆動回路Ｂ５０２は、ソース信号線駆動回路Ａ５０１と同じ構成を有する。なお、ソース信号線側駆動回路Ａ５０１は、奇数番目のソース信号線に映像信号（階調電圧信号）を供給し、ソース信号線側駆動回路Ｂ５０２は、偶数番目のソース信号線に映像信号を供給するようになっている。
【００８６】
なお、本実施例のアクティブマトリクス型液晶表示装置においては、回路レイアウトの都合上、画素部の上下を挟むように２つのソース信号線駆動回路Ａおよびソース信号線駆動回路Ｂを設けたが、回路レイアウト上、可能であれば、ソース信号線駆動回路を１つだけ設けるようにしても良い。
【００８７】
また、５０３はゲート信号線駆動回路であり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【００８８】
画素部５０４は、１０２４×７６８（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への映像信号（アナログ信号）の供給を制御している。各画素電極に映像信号（アナログ信号）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【００８９】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【００９０】
まず、ソース信号線側駆動回路Ａ５０１の動作を説明する。シフトレジスタ回路５０１−１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路５０１−１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【００９１】
シフトレジスタ回路５０１−１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【００９２】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（５０１−２）に供給される。ラッチ回路１（５０１−２）は、８ビットデジタル信号（8bit digital signal）を処理するラッチ回路を５１２ステージ有してる。ラッチ回路１（５０１−２）は、前記タイミング信号が入力されると、デジタル信号分割回路から供給される８ビットデジタル信号を順次取り込み、保持する。
【００９３】
ラッチ回路１（５０１−２）の全てのステージにラッチ回路にデジタル信号の書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路１（５０１−２）の中で一番左側のステージのラッチ回路にデジタル信号の書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタル信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００９４】
１ライン期間の終了後、シフトレジスタ回路５０１−１の動作タイミングに合わせて、ラッチ回路２（５０１−３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路１（５０１−２）に書き込まれ保持されているデジタル信号は、ラッチ回路２（５０１−３）に一斉に送出され、ラッチ回路２（５０１−３）の全ステージのラッチ回路に書き込まれ、保持される。
【００９５】
デジタル信号をラッチ回路２（５０１−３）に送出し終えたラッチ回路１（５０１−２）には、シフトレジスタ回路５０１−１からのタイミング信号に基づき、再びデジタル信号分割回路から供給されるデジタル信号の書き込みが順次行われる。
【００９６】
この２順目の１ライン期間中には、ラッチ回路２（５０１−３）に書き込まれ、保持されているデジタル信号が、セレクタ回路１（５０１−４）によって順次選択され、Ｄ／Ａ変換回路（ＤＡＣ）５０１−５に供給される。なお本実施例では、セレクタ回路１（５０１−４）においては、１つのセレクタ回路がソース信号線４本に対応している。
【００９７】
なお、本実施例において、セレクタ回路は、本出願人による特許出願である特願平９−２８６０９８号に記載されているものを用いることもできる。
【００９８】
本実施例のセレクタ回路５０１−４においては、ソース信号線４本毎に一つのセレクタ回路が設けられている。また、１ライン走査期間の１／４づつ、対応するソース信号線にラッチ回路２（５０１−３）から供給される８ビットデジタル信号が選択される。
【００９９】
セレクタ回路５０１−４で選択された８ビットデジタル信号がＤＡＣ５０１−５に供給される。ここで、本実施例に用いられる本願発明のＤＡＣは、実施例１にて開示したＤＡＣを用いることができる。
【０１００】
ＤＡＣ５０１−５は、８ビットのデジタル信号をアナログ信号（階調電圧）に変換し、セレクタ回路２（５０１−６）によって選択されるソース信号線に順次供給される。本実施例のＤＡＣの動作は、上述の実施例１の動作に従っている。
【０１０１】
ソース信号線に供給されるアナログ信号は、ソース信号線に接続されている画素部の画素ＴＦＴのソース領域に供給される。
【０１０２】
５０２はソース信号線駆動回路Ｂであり、その構成はソース信号線駆動回路Ａ５０１と同じである。ソース信号線駆動回路Ｂ５０２は、偶数番目のソース信号線にアナログ信号を供給する。
【０１０３】
ゲート信号線駆動回路５０３においては、シフトレジスタ（図示せず）からのタイミング信号がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【０１０４】
このように、ゲート信号線駆動回路からの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソース信号線駆動回路からのアナログ信号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【０１０５】
５０５はデジタル信号分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。デジタル信号分割回路１１０は、外部から入力されるデジタル信号の周波数を１／ｍに落とすための回路である。外部から入力されるデジタル信号を分割することにより、駆動回路の動作に必要な信号の周波数も1／ｍに落とすことができる。
【０１０６】
本実施例では、デジタル信号分割回路５０５には、外部から８０ＭＨｚの８ビットデジタル信号が入力される。デジタル信号分割回路５０５は、外部から入力される８０ＭＨｚの８ビットデジタル信号をシリアル−パラレル変換し、１０ＭＨｚのデジタル信号をソース信号線駆動回路に供給する。
【０１０７】
なお、本実施例のデジタル信号分割回路５０５には、８０ＭＨｚのデジタル信号の他、４０ＭＨｚのクロック（ＣＫ）およびリセットパルスＲｅｓが外部から入力される。本実施例のデジタル信号分割回路５０５は、入力されるデジタル信号の周波数の半分の周波数のクロック信号しか必要としない。よって、従来のものと比較して、本実施例のデジタル信号分割回路５０５は安定性および信頼性が高い。
【０１０８】
（実施例３）
ここでは本願発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置について、画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線駆動回路、ゲート信号線駆動回路、Ｄ／Ａ変換回路、デジタル信号時間階調処理回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１０９】
図１０（Ａ）において、基板（アクティブマトリクス基板）６００１には低アルカリガラス基板や石英基板を用いることができる。本願発明ではスマートカット、ＳＩＭＯＸ、ＥＬＴＲＡＮ等のＳＯＩ基板を用いても良い。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【０１１０】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図１０（Ａ））
【０１１１】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図１０（Ｂ））
【０１１２】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図１０（Ｃ））
【０１１３】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図１０（Ｄ））
【０１１４】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図１１（Ａ））
【０１１５】
次に、マスク層６００８をフッ酸などにより除去して、図１０（Ｄ）と図１１（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続発光エキシマレーザーを用いて活性化を行っても良い。
【０１１６】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図１１（Ｂ））
【０１１７】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１１８】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図１１（Ｃ））
【０１１９】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図１１（Ｄ））
【０１２０】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図１２（Ａ））
【０１２１】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図１２（Ｂ））
【０１２２】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１２（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１２３】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図１１（Ａ）および図１２（Ａ）と図１２（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図１２（Ｃ））
【０１２４】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０１２５】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。本願発明では、シリコン（Ｓｉ）膜とＷＮ膜とＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とＳｉとを積層したもの、Ｍｏを有するＷの膜、またはＭｏを有するＴａの膜を用いてゲート電極としても良い。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）を行っても良い。
【０１２６】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１２（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた。（図１２（Ｄ））
【０１２７】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１３（Ａ））
【０１２８】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成た。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）６０４６の表面から導電層（Ｄ）６０４５の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）６０４５を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【０１２９】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１３０】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１３（Ｃ））
【０１３１】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１４）
【０１３２】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１３３】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜６１２０と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１４では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１３４】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置にも適用することができる。
【０１３５】
（実施例４）
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ）に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本願発明を実施できる。
【０１３６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１７、図１８及び図１９に示す。
【０１３７】
図１７（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、表示装置７００３、キーボード７００４で構成される。本願発明を映像入力部７００２、表示装置７００３やその他の信号制御回路に適用することができる。
【０１３８】
図１７（Ｂ）はビデオカメラであり、本体７１０１、表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。本願発明を表示装置７１０２、音声入力部７１０３やその他の信号制御回路に適用することができる。
【０１３９】
図１７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、表示装置７２０５で構成される。本願発明は表示装置７２０５やその他の信号制御回路に適用できる。
【０１４０】
図１７（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、表示装置７３０２、アーム部７３０３で構成される。本願発明は表示装置７３０２やその他の信号制御回路に適用することができる。
【０１４１】
図１７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明は表示装置７４０２やその他の信号制御回路に適用することができる。
【０１４２】
図１７（Ｆ）はゲーム機であり、本体７５０１、本体用表示装置７５０２、表示装置７５０３、記録媒体７５０４、コントローラ７５０５、本体用センサ部７５０６、センサ部７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５０６、センサ部７５０７はそれぞれコントローラ７５０５、本体７５０１から出される赤外線を感知することが可能である。本願発明を本体用表示装置７５０２、表示装置７５０３やその他の信号制御回路に適用することができる。
【０１４３】
図１８（Ａ）はフロント型プロジェクターであり、光源光学系及び表示装置７６０１、スクリーン７６０２で構成される。本願発明は表示装置やその他の信号制御回路に適用することができる。
【０１４４】
図１８（Ｂ）はリア型プロジェクターであり、本体７７０１、光源光学系及び表示装置７７０２、ミラー７７０３、ミラー７７０４、スクリーン７７０５で構成される。本願発明は表示装置やその他の信号制御回路に適用することができる。
【０１４５】
なお、図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）中における光源光学系及び表示装置７６０１、７７０２の構造の一例を示した図である。光源光学系及び表示装置７６０１、７７０２は、光源光学系７８０１、ミラー７８０２、７８０４〜７８０６、ダイクロイックミラー７８０３、光学系７８０７、表示装置７８０８、位相差板７８０９、投射光学系７８１０で構成される。投射光学系７８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置７８０８を三つ使用しているため三板式と呼ばれている。また、図１８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等を設けてもよい。
【０１４６】
また、図１８（Ｄ）は、図１８（Ｃ）中における光源光学系７８０１の構造の一例を示した図である。本実施例では、光源光学系７８０１は、リフレクター７８１１、光源７８１２、レンズアレイ７８１３、７８１４、偏光変換素子７８１５、集光レンズ７８１６で構成される。なお、図１８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０１４７】
図１８（Ｃ）は三板式の例を示したが、図１９（Ａ）は単板式の一例を示した図である。図１９（Ａ）に示した光源光学系及び表示装置は、光源光学系７９０１、表示装置７９０２、投射光学系７９０３で構成される。投射光学系７９０３は、投射レンズを備えた複数の光学レンズで構成される。図１９（Ａ）に示した光源光学系及び表示装置は図１８（Ａ）及び図１８（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。また、光源光学系７９０１は図１８（Ｄ）に示した光源光学系を用いればよい。なお、表示装置７９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。
【０１４８】
また、図１９（Ｂ）に示した光源光学系及び表示装置は、図１９（Ａ）の応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板７９０５を用いて表示映像をカラー化している。図１９（Ｂ）に示した光源光学系及び表示装置は図１８（Ａ）及び図１８（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。
【０１４９】
また、図１９（Ｃ）に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置７９１６にマイクロレンズアレイ７９１５を設け、ダイクロイックミラー（緑）７９１２、ダイクロイックミラー（赤）７９１３、ダイクロイックミラー（青）７９１４を用いて表示映像をカラー化している。投射光学系７９１７は、投射レンズを備えた複数の光学レンズで構成される。図１９（Ｃ）に示した光源光学系及び表示装置は図１８（Ａ）及び図１８（Ｂ）中における光源光学系及び表示装置７６０１、７７０２に適用できる。また、光源光学系７９１１としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。
【０１５０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１５１】
【発明の効果】
【０１５２】
本願発明は上記構成を有することで、２ｎビットのデジタル信号を、ｎ個の容量と１個のカップリング容量ＣKとを用いたＤＡＣで、アナログ信号に変換することが可能になった。よってＤＡＣの大きさを従来のＤＡＣの約半分に抑えることができる。その結果、駆動回路の面積を小さく抑えることが可能になり、アクティブマトリクス型液晶表示装置が有する液晶パネルの薄型、軽量化が可能になった。また、ソース信号線が増加し、Ｄ／Ａ変換回路の数が増加しても、本願発明ではＤ／Ａ変換回路の面積を小さく抑えることが可能なので、高精細化による駆動回路の面積の増大を、従来のＤＡＣを用いた場合と比較して抑えることができる。
【図面の簡単な説明】
【図１】  本願発明のＤＡＣの回路図。
【図２】  本願発明のＤＡＣの回路図。
【図３】  本願発明のＤＡＣの回路図。
【図４】  本願発明のＤＡＣの回路図。
【図５】  本願発明のＤＡＣの回路図。
【図６】  本願発明のＤＡＣの等価回路図。
【図７】  本願発明のＤＡＣのタイミングチャート。
【図８】  本願発明のＤＡＣの回路図。
【図９】  本願発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の概略ブロック図。
【図１０】  ＴＦＴの作製工程を示す断面図。
【図１１】  ＴＦＴの作製工程を示す断面図。
【図１２】  ＴＦＴの作製工程を示す断面図。
【図１３】  ＴＦＴの作製工程を示す断面図。
【図１４】  ＴＦＴの作製工程を示す断面図。
【図１５】  従来のＤＡＣの回路図。
【図１６】  従来のＤＡＣの等価回路図。
【図１７】  本願発明のＤＡＣを用いた電子機器の例を示した図。
【図１８】  本願発明のＤＡＣを用いたプロジェクターの図。
【図１９】  本願発明のＤＡＣを用いたプロジェクターの図。
【符号の説明】
５０１        ソース信号線駆動回路Ａ
５０１−１    シフトレジスタ回路
５０１−２    ラッチ回路１
５０１−３    ラッチ回路２
５０１−４    セレクタ回路１
５０１−５    ＤＡＣ
５０１−６    セレクタ回路２
５０２        ソース信号線駆動回路Ｂ
５０３        ゲート信号線駆動回路Ｂ
５０４        画素部
５０５        デジタル信号分割回路
【図１】
0004485030.tif 000002
【図２】
0004485030.tif 000003
【図３】
0004485030.tif 000004
【図４】
0004485030.tif 000005
【図５】
0004485030.tif 000006
【図６】
0004485030.tif 000007
【図７】
0004485030.tif 000008
【図８】
0004485030.tif 000009
【図９】
0004485030.tif 000010
【図１０】
0004485030.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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