(57)【特許請求の範囲】
【請求項１】
絶縁性を有する基板と、
前記基板上に形成されたゲートバスラインと、
前記ゲートバスラインにほぼ直交して形成されたドレインバスラインと、
前記ゲートバスライン及び前記ドレインバスラインで画定された画素領域と、
前記画素領域毎に形成された薄膜トランジスタと、
前記画素領域に形成された画素電極と、
前記ドレインバスラインに生じた第１の欠陥を修復するために形成されたリペア配線と、
前記第１の欠陥の修復の失敗により新たに生じた第２の欠陥の位置を検出するために前記リペア配線近傍に形成され、前記リペア配線と電気的に接続されたダミー画素電極を備えた欠陥位置検出用画素領域と
を有することを特徴とするアクティブマトリクス型液晶表示装置用基板。
【請求項２】
請求項１記載のアクティブマトリクス型液晶表示装置用基板において、
前記ダミー画素電極は、前記画素電極と同一の形成材料で形成されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【請求項３】
ほぼ直交する複数のバスラインで画定された画素領域を有するアレイ基板と、前記アレイ基板に対向して配置された対向基板と、前記アレイ基板及び前記対向基板の間に封入された液晶とを備えた液晶表示パネルと、前記液晶表示パネルを格納する筐体とを有する液晶表示装置において、
前記アレイ基板として、請求項１又は２に記載のアクティブマトリクス型液晶表示装置用基板を備えること
を特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素毎にスイッチング素子を有するアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置の液晶表示パネルは、画素毎にスイッチング素子を有するアクティブマトリクス型液晶表示装置用基板と、それに対向して配置される対向基板とを貼り合わせ、両基板間に液晶を封入して形成されている。アクティブマトリクス型液晶表示装置用基板上には、複数のゲートバスラインと、ゲートバスラインにほぼ直交する複数のドレインバスラインとが形成され、両バスラインで画定された画素領域毎にスイッチング素子として薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成されている。これらのＴＦＴや各バスライン等は、フォトリソグラフィ工程で形成され、「成膜→レジスト塗布→露光→現像→エッチング→レジスト剥離」という一連の半導体プロセスを繰り返して形成される。
【０００３】
半導体プロセスに起因して生じる欠陥として、バスラインの断線や、絶縁膜を介して交差するバスライン間の層間短絡等がある。図３７は、ドレインバスライン１０８に断線が生じている従来の液晶表示パネル１１２の概略構成を示している。図３８は、図３７に示した液晶表示パネル１１２の一部を拡大して示している。図３７に示すように、液晶表示パネル１１２は、アクティブマトリクス型液晶表示装置用基板１３０と対向基板１３２とで形成されている。液晶表示パネル１１２の図中上端部及び左端部には、周辺回路基板（図示せず）が接続されている。図３７及び図３８に示すように、ドレインバスライン１０８が断線部１０６で断線したときは、リペア配線１０４を用いて断線のリペア（修復）が行われる。リペア配線１０４は、あらかじめ表示領域１０２を迂回するように形成されている。リペア配線１０４は、液晶表示パネル１１２から引き出され周辺回路基板を経由して配線されており、絶縁膜を介して各ドレインバスライン１０８の両端と交差している。断線部１０６で断線したドレインバスライン１０８は、当該ドレインバスライン１０８の一端の接続点１１０と、他端の接続点１１１とでレーザを用いてリペア配線１０４と電気的に接続される。断線したドレインバスライン１０８をリペア配線１０４で迂回させることにより、断線部１０６を挟んでドレインバスライン１０８全体に所定の階調信号が供給されるようになる。
【０００４】
これに対し、ゲートバスライン１１４は、上記のリペア配線１０４と同様なリペア配線で迂回させると配線長が長くなってしまうため、ゲートバスライン１１４の抵抗や負荷容量が増大する。このため、ゲートパルスに遅延が生じてパルス波形がなまってしまい、表示領域１０２の左右方向で輝度むらが生じてしまう。したがって、一般にゲートバスライン１１４に断線欠陥が生じたときは断線のリペアはされず、液晶表示パネル１１２はパネル不良となる。
【０００５】
一方、図３９は、ドレインバスライン１０８と蓄積容量バスライン１２０との間に層間短絡が生じている従来のアクティブマトリクス型液晶表示装置用基板１３０の一画素を示している。図４０は、図３９に示したアクティブマトリクス型液晶表示装置用基板１３０をＸ−Ｘ線で切断した断面を示している。図３９及び図４０に示すように、ドレインバスライン１０８と蓄積容量バスライン１２０との間に層間短絡部１２２で層間短絡が生じたときは、層間短絡部１２２を挟んで両側の切断部１２４でドレインバスライン１０８を切断する。その後、図３７及び図３８に示した欠陥修復方法を用いて修復することができる。
【０００６】
ところで、特に高精細の液晶表示装置ではドレインバスライン１０８の本数が多いため、リペア配線１０４とドレインバスライン１０８とが絶縁膜を介して交差する交差領域の数が増加する。各交差領域には容量が形成される。したがって、リペア配線１０４に多数の容量が並列に接続されることになるため、リペア配線１０４を流れる階調信号になまりが生じてしまう。このため、リペア配線１０４で迂回させたドレインバスライン１０８上の画素に所望の画像データを書き込むことが困難になる。
【０００７】
図４１は、ドレインバスライン１０８に断線が生じている従来の他の液晶表示パネル１１２の概略構成を示している。図４２は、図４１に示した液晶表示パネル１１２の一部を拡大して示している。図４１及び図４２に示すように、ドレインバスライン１０８が断線部１０６で断線したときは、リペア配線１０４ａ、１０４ｂ、１０４ｃを用いて断線リペアが行われる。リペア配線１０４ａ、１０４ｃの一端は、絶縁膜を介して所定本数のドレインバスライン１０８の両端と交差している。リペア配線１０４ｂはドレインバスライン１０８とは交差せず、絶縁膜を介して複数のリペア配線１０４ａ、１０４ｃの他端と交差している。断線部１０６で断線したドレインバスライン１０８は、ドレインバスライン１０８の一端の接続点１１０でレーザを用いてリペア配線１０４ａと電気的に接続され、他端の接続点１１１でレーザを用いてリペア配線１０４ｃと電気的に接続される。また、リペア配線１０４ａ、１０４ｃは、それぞれ接続点１１０’、１１１’でレーザを用いてリペア配線１０４ｂと電気的に接続される。断線したドレインバスライン１０８をリペア配線１０４ａ、１０４ｂ、１０４ｃで迂回させることにより、断線部１０６を挟んでドレインバスライン１０８全体に所定の階調信号が供給されるようになる。
【０００８】
図４１及び図４２に示す液晶表示パネル１１２においては、ドレインバスライン１０８の断線を修復する際、レーザを用いて電気的に接続される接続点は４箇所であり、接続点が２箇所の図３７及び図３８に示す液晶表示パネル１１２の２倍になる。しかし、図４１及び図４２に示す液晶表示パネル１１２は、所定本数のドレインバスライン１０８毎にリペア配線１０４ａ、１０４ｃを配置しているため、断線リペア後のリペア配線に交差するドレインバスライン１０８の本数が図３７及び図３８に示す液晶表示パネル１１２より大幅に減少する。このため、ドレインバスライン１０８とリペア配線１０４ａ、１０４ｃとの間に形成される容量を減少させることができ、階調信号のなまりは低減する。
【０００９】
【発明が解決しようとする課題】
ところが、図３７乃至図４２に示す従来の欠陥修復方法は、接続点１１０、１１１、又は接続点１１０、１１０’、１１１、１１１’においてドレインバスライン１０８とリペア配線１０４、１０４ａ、１０４ｃとの間、又はリペア配線１０４ｂとリペア配線１０４ａ、１０４ｃとの間の接続が不十分であると新たな欠陥となってしまい、修復後のドレインバスライン１０８に所定の階調信号が供給されないという問題が発生する。また、レーザ光が照射された部位の金属層がレーザ光照射による溶融で大きく変形すると、対向基板１３２上に形成されているコモン（共通）電極に接触してしまう。このため、リペア配線１０４、１０４ａ、１０４ｂ、１０４ｃとコモン電極とが短絡し、新たな欠陥になってしまうという問題が生じている。
【００１０】
例えば図４１及び図４２に示す液晶表示装置において、上記の欠陥修復の失敗による新たな欠陥が４箇所の接続点１１０、１１０’、１１１、１１１’のいずれかで生じた場合、どの接続点に新たな欠陥が生じているかを判断するのは極めて困難である。上記の新たな欠陥を確実に修復するには、４箇所の接続点１１０、１１０’、１１１、１１１’全てに再びレーザ光を照射する必要がある。このため、レーザ光の照射回数が増加し、リペア処理に非常に手間がかかってしまうという問題が生じている。
【００１１】
また、欠陥修復後のドレインバスライン１０８とリペア配線１０４、１０４ａ、１０４ｂ、１０４ｃとの間で形成される容量を減少させるため、接続点１１０、１１０’、１１１、１１１’となる交差領域の各配線の面積は小さく設計される。このため、レーザ光の照射が繰り返されると交差領域で各配線が断線してしまう可能性が高くなる。したがって、レーザ光の照射回数が増加すると、液晶表示装置の製造歩留まりが低下してしまうという問題が生じている。
【００１２】
本発明の目的は、欠陥が生じている位置を容易かつ確実に検出して、製造歩留まりを向上できるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的は、絶縁性を有する基板と、前記基板上に形成されたゲートバスラインと、前記ゲートバスラインにほぼ直交して形成されたドレインバスラインと、前記ゲートバスライン及び前記ドレインバスラインで画定された画素領域と、前記画素領域毎に形成された薄膜トランジスタと、前記画素領域に形成された画素電極と、前記ドレインバスラインに生じた第１の欠陥を修復するために形成されたリペア配線と、前記第１の欠陥の修復の失敗により新たに生じた第２の欠陥の位置を検出するために前記リペア配線近傍に形成された欠陥位置検出用画素領域とを有することを特徴とするアクティブマトリクス型液晶表示装置用基板によって達成される。
【００１４】
【発明の実施の形態】
〔第１の実施の形態〕
本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置について図１乃至図１０を用いて説明する。図１は、本実施の形態による液晶表示装置の概略構成を示している。液晶表示パネル３０は、ＴＦＴ等が形成されたアクティブマトリクス型液晶表示装置用基板２とカラーフィルタ（ＣＦ；Ｃｏｌｏｒ  Ｆｉｌｔｅｒ）等が形成された対向基板４との２枚の絶縁性を有するガラス基板を所定の間隙（例えば４μｍ）で対向させて貼り合わせ、両基板２、４間に液晶（図示せず）を封入した構造を有している。
【００１５】
図２は、本実施の形態によるアクティブマトリクス型液晶表示装置用基板２上に形成された素子構成の等価回路を示している。アクティブマトリクス型液晶表示装置用基板２上には、図中左右方向に延びるゲートバスライン６がそれぞれ平行に複数形成され、それらにほぼ直交して図中上下方向に延びるドレインバスライン８がそれぞれ平行に複数形成されている。複数のゲートバスライン６及びドレインバスライン８で画定された領域が画素領域となる。各画素領域には画素電極１２が形成されている。ゲートバスライン６とドレインバスライン８との交差位置近傍にはＴＦＴ１０が形成されている。ＴＦＴ１０のドレイン電極は隣接するドレインバスライン８に接続され、ゲート電極は隣接するゲートバスライン６に接続され、ソース電極は画素電極１２に接続されている。画素領域のほぼ中央には、ゲートバスライン６に平行な蓄積容量バスライン１４が画素領域を横断して形成されている。
【００１６】
図１に戻り、アクティブマトリクス型液晶表示装置用基板２には、複数のゲートバスライン６を駆動するドライバＩＣが実装されたゲート駆動回路１６と、複数のドレインバスライン８を駆動するドライバＩＣが実装されたドレイン駆動回路１８とが設けられている。これらの駆動回路１６、１８は、制御回路２０から出力された所定の信号に基づいて、走査信号や階調信号を所定のゲートバスライン６あるいはドレインバスライン８に出力するようになっている。アクティブマトリクス型液晶表示装置用基板２の素子形成面と反対側の面には偏光板２２が貼り付けられている。偏光板２２のアクティブマトリクス型液晶表示装置用基板２と反対側の面にはバックライトユニット２６が取り付けられている。一方、対向基板４のＣＦ形成面と反対側の面には、偏光板２２とクロスニコルに配置された偏光板２４が貼り付けられている。
【００１７】
図３は、ドレインバスライン８に断線が生じている本実施の形態による液晶表示パネル３０の概略構成を示している。図４は、図３に示す液晶表示パネル３０の一部を拡大して示している。図３及び図４に示すように、アクティブマトリクス型液晶表示装置用基板２と対向基板４とが貼り合わされた液晶表示パネル３０において、ドレインバスライン８が断線部２８で断線したときは、あらかじめ表示領域３２を迂回して形成されているリペア配線３４ａ、３４ｂ、３４ｃを用いて断線リペアが行われる。複数のリペア配線３４ａ、３４ｃ（図３及び図４では１本ずつのみ示している）は、絶縁膜を介して所定本数のドレインバスライン８の両端とそれぞれ交差している。リペア配線３４ｂはドレインバスライン８と交差せず、絶縁膜を介して複数のリペア配線３４ａ、３４ｃと交差している。断線部２８で断線したドレインバスライン８は、ドレインバスライン８の一端の接続点３６でレーザを用いてリペア配線３４ａと電気的に接続され、他端の接続点３７でレーザを用いてリペア配線３４ｃと電気的に接続される。また、リペア配線３４ａ、３４ｃは、それぞれ接続点３６’、３７’でレーザを用いてリペア配線３４ｂと電気的に接続される。このように、断線したドレインバスライン８をリペア配線３４ａ、３４ｂ、３４ｃで迂回させることにより、断線部２８を挟んでドレインバスライン８全体に所定の階調信号が供給されるようになる。
【００１８】
リペア配線３４ａ近傍には欠陥修復の失敗による新たな欠陥が生じている位置を検出するための欠陥位置検出用画素領域３８ａが形成されており、リペア配線３４ｃ近傍には同様に欠陥修復の失敗による新たな欠陥が生じている位置を検出するための欠陥位置検出用画素領域３８ｃが形成されている。また、リペア配線３４ｂの接続点３６’近傍には欠陥位置検出用画素領域３８ｂが形成されており、リペア配線３４ｂの接続点３７’近傍には欠陥位置検出用画素領域３８ｂ’が形成されている。
【００１９】
図５は、本実施の形態によるアクティブマトリクス型液晶表示装置用基板２が有する欠陥位置検出用画素領域３８ｂの構成を示している。図５に示すように、欠陥位置検出用画素領域３８ｂは、表示領域３２内の画素電極１２と同一の形成材料で画素電極１２と同時に形成されたダミー画素電極４０を有している。ダミー画素電極４０は、例えば長方形状で形成されている。ダミー画素電極４０は、一端部に形成されたコンタクトホール４２を介して図中左右方向に延びるリペア配線３４ｂと電気的に接続されている。
【００２０】
図６は、図５に示す欠陥位置検出用画素領域３８ｂをＡ−Ａ線で切断した断面を示している。図６に示すように、ガラス基板４４上には絶縁膜４６が形成されている。絶縁膜４６上にはドレインバスライン８と同一の形成材料でドレインバスライン８と同時に形成されたリペア配線３４ｂが形成されている。リペア配線３４ｂ上には保護膜４８が形成されている。保護膜４８上にはダミー画素電極４０が形成されている。ダミー画素電極４０は、保護膜４８の一部が開口されて形成されたコンタクトホール４２を介してリペア配線３４ｂに電気的に接続されている。欠陥位置検出用画素領域３８ｂ’は、欠陥位置検出用画素領域３８ｂと同様の構成を有している。
【００２１】
図５及び図６では図示していないが、リペア配線３４ａ、３４ｃはゲートバスライン６と同一の形成材料でゲートバスライン６と同時に形成されている。欠陥位置検出用画素領域３８ａ、３８ｃは、保護膜４８及び絶縁膜４６の一部が開口されて形成されたコンタクトホールを介してリペア配線３４ａ、３４ｃにそれぞれ接続されていること以外は、欠陥位置検出用画素領域３８ｂとほぼ同様の構成を有している。
【００２２】
図３及び図４に示すように、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃは、表示領域３２の外側に表示領域３２から比較的離れて配置されている。このため、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｃは、欠陥検出工程では表示状態が検出されるが、液晶表示装置の製造工程の最終段階では、液晶表示パネル３０を格納する筐体（図示せず）で隠されるようになっている。なお、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃは、十分に小さい寸法で形成されていれば筐体で隠さなくても実使用上の問題はない。
【００２３】
次に、本実施の形態によるアクティブマトリクス型液晶表示装置用基板２及びそれを備えた液晶表示装置の動作について再び図５及び図６を用いて説明する。図５及び図６に示すように、欠陥位置検出用画素領域３８ｂのダミー画素電極４０は、リペア配線３４ｂに電気的に接続されている。このため、欠陥位置検出用画素領域３８ｂでは、リペア配線３４ｂに所定の階調電圧が印加されると、ダミー画素電極４０と対向基板４に形成されたコモン電極（図示せず）との間に電位差が生じる。両電極間に生じる電位差によりダミー画素電極４０上の液晶が駆動されて欠陥位置検出用画素領域３８ｂの透過率が変化するため、リペア配線３４ｂが導通しているか否かを目視や画像解析で判断できるようになる。同様に、欠陥位置検出用画素領域３８ａ、３８ｂ’、３８ｃでも、それぞれリペア配線３４ａ、３４ｂ、３４ｃが導通しているか否かを目視等で判断できるようになっている。したがって、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃの表示状態により、新たな欠陥が生じている接続点を特定できる。
【００２４】
次に、本実施の形態による液晶表示装置の欠陥位置検出方法について説明する。表１は、各欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃの表示状態と、当該表示状態により特定される欠陥が生じている接続点等との関係を示している。表中の「ＯＮ」は、ダミー画素電極４０に所定の電圧が印加されている状態を示しており、ノーマリーブラックモードの液晶表示装置では欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃが白を表示している状態を示している。また、表中の「ＯＦＦ」は、ダミー画素電極４０に電圧が印加されていない状態を示しており、ノーマリーブラックモードの液晶表示装置では欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃが黒を表示している状態を示している。
【００２５】
【表１】
0004516244.tif 000002
【００２６】
例えば、欠陥修復に失敗して新たな欠陥が生じたノーマリーブラックモードの液晶表示装置において、所定の電圧が印加されたときに全ての欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃが黒を表示しているときは、接続点３６で欠陥修復の失敗による新たな欠陥が生じていることがわかる。同様に、所定の電圧が印加されたときに欠陥位置検出用画素領域３８ａが白を表示し、欠陥位置検出用画素領域３８ｂ、３８ｂ’、３８ｃが黒を表示しているときは、接続点３６’で欠陥修復の失敗による新たな欠陥が生じていることがわかる。また、所定の電圧が印加されたときに欠陥位置検出用画素領域３８ａ、３８ｂが白を表示し、欠陥位置検出用画素領域３８ｂ’、３８ｃが黒を表示しているときは、周辺回路基板内でリペア配線３４ｂに欠陥が生じていることがわかる。欠陥修復の失敗による新たな欠陥が複数生じているときは、所定の階調信号を出力するドレインバスライン駆動回路１８に最も近い欠陥しか検出できないが、再リペアにより当該欠陥を修復し、その後に同様の欠陥位置検出方法を用いて新たな欠陥を検出する工程を繰り返すことにより、全ての欠陥を検出することができる。
【００２７】
リペア配線３４ａ、３４ｂ、３４ｃとコモン電極とが短絡しているときは、リペア配線３４ａ、３４ｂ、３４ｃとコモン電極との電位差が生じないため全ての欠陥位置検出用画素領域がＯＦＦとなる。また、リペア配線３４ａ、３４ｂ、３４ｃを用いた断線リペアがされていない状態では、リペア配線３４ａ、３４ｂ、３４ｃに階調電圧が印加されないため、全ての欠陥位置検出用画素領域がＯＦＦとなっている。
【００２８】
本実施の形態によれば、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃを目視することにより、リペア配線３４ａ、３４ｂ、３４ｃが導通しているか否かを判断することができる。このため、欠陥修復の失敗により新たな欠陥が生じている位置を容易かつ確実に検出でき、液晶表示装置の製造歩留まりを向上できる。また、ダミー画素電極４０は表示領域３２内の画素電極１２と同一の形成材料で同時に形成されるため製造工程も増加しない。
【００２９】
図７は、本実施の形態によるアクティブマトリクス型液晶表示装置用基板２の変形例を示している。また、図８は図７に示すアクティブマトリクス型液晶表示装置用基板２をＢ−Ｂ線で切断した断面を示している。図７及び図８に示すように、本変形例ではダミー画素電極４０がリペア配線３４ｂに直接接続されておらず、リペア配線３４ｂからほぼ垂直に延出する引出し配線５０に接続されている。ダミー画素電極４０の保護膜４８及び絶縁膜４６を介した下層には、所定電位印加用配線５２が形成されている。所定電位印加用配線５２には所定の電位が印加されており、ダミー画素電極４０が所定電位印加用配線５２に電気的に接続されたとき、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃが黒を表示するようになっている。ノーマリーブラックモードの液晶表示装置では例えばコモン電極に電気的に接続されており、ノーマリーホワイトモードの液晶表示装置では例えばゲートバスライン６に電気的に接続されている。上記の電位は、液晶表示パネル３０外の電源により印加されるようにしてもよい。
【００３０】
本変形例は、欠陥を全て検出し修復した後には、引出し配線５０を切断してダミー画素電極４０とリペア配線３４ｂとを電気的に絶縁させるとともに、レーザを用いてダミー画素電極４０と所定電位印加用配線５２とを電気的に接続させることにより、液晶表示装置の製造工程の最終段階では、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃを常に黒表示させる電圧が所定電位印加用配線５２を介して印加されるようになっている。なお、ノーマリーブラックモードの液晶表示装置では、ダミー画素電極４０とリペア配線３４ｂとを電気的に絶縁させるのみで欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃが常に黒表示するようになる。このため、ダミー画素電極４０と所定電位印加用配線５２とを電気的に接続させなくてもよいし、所定電位印加用配線５２が形成されていなくてもよい。
【００３１】
本変形例は、上記実施の形態と同様の効果を有する。また、欠陥を全て検出し修復した後の液晶表示装置は、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃが所定電位印加用配線５２を介して常に黒表示される電圧が印加されるようになっている。このため、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃを筐体で隠す必要がなく、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃを表示領域３２の外側の表示領域３２から比較的近い領域に配置することができる。また、引出し配線５０はリペア配線３４ａ、３４ｂ、３４ｃと同一の形成材料で同時に形成され、所定電位印加用配線５２はゲートバスライン６と同一の形成材料で同時に形成されるため、製造工程も増加しない。
【００３２】
図９は、本実施の形態によるアクティブマトリクス型液晶表示装置用基板２の他の変形例を示している。図９に示すように、本変形例ではダミー画素電極４０とリペア配線３４ｂとの間に、ダミーＴＦＴ５４が形成されている。ダミー画素電極４０は、ダミーＴＦＴ５４を介し、リペア配線３４ｂに接続されている。ゲート配線５６に所定の電圧が印加されると、リペア配線３４ｂの電位がダミー画素電極４０に書き込まれるようになっている。
【００３３】
図１０は、図９に示すアクティブマトリクス型液晶表示装置用基板２をＣ−Ｃ線で切断した断面を示している。図１０に示すように、ガラス基板４４上には、ゲート配線５６と電気的に接続されたゲート電極５８が形成されている。ゲート電極５８上方には絶縁膜（ゲート絶縁膜）４６を介して動作半導体層６０とチャネル保護膜６２とがこの順に形成されている。チャネル保護膜６２上には、ｎ型不純物半導体層６８を介して形成されたドレイン電極６６とソース電極６４とが互いに所定の間隙で対向している。ドレイン電極６６は、リペア配線３４ｂと電気的に接続されている。ソース電極６４には、コンタクトホール４２を介してダミー画素電極４０が電気的に接続されている。ダミーＴＦＴ５４の各形成層は、表示領域３２内のＴＦＴ１０の各形成層とそれぞれ同一の形成材料で同時に形成されている。
【００３４】
本変形例は、欠陥検出工程でゲート配線５６に所定の電圧を印加することにより、上記実施の形態と同様に新たな欠陥の位置を検出できる。また、完成した液晶表示装置は、ゲート配線５６に所定の電圧を印加しないことにより、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃが常に黒表示するようになっている。このため、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃを筐体で隠す必要がなく、欠陥位置検出用画素領域３８ａ、３８ｂ、３８ｂ’、３８ｃを表示領域３２の外側の表示領域３２から比較的近い領域に配置できる。また、ダミーＴＦＴ５４の各形成層はＴＦＴ１０の各形成層と同一の形成材料で同時に形成され、ゲート配線５６及びゲート電極５８はゲートバスライン６と同一の形成材料で同時に形成されるため、製造工程も増加しない。
【００３５】
〔第２の実施の形態〕
本発明の第２の実施の形態によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置について図１１乃至図３６を用いて説明する。
【００３６】
図１１は、従来のアクティブマトリクス型液晶表示装置用基板２の１画素とその周囲を示している。図１２は、図１１に示すアクティブマトリクス型液晶表示装置用基板２をＤ−Ｄ線で切断した断面を示している。図１１に示すように、アクティブマトリクス型液晶表示装置用基板２上には、図中左右方向に延びる複数のゲートバスライン６（図では２本のゲートバスラインを符号６、６’で示している）が形成され、それらにほぼ直交して図中上下方向に延びる複数のドレインバスライン８（図では２本のドレインバスラインを符号８、８’で示している）が形成されている。両バスライン６、６’、８、８’で画定された領域が画素領域となる。各画素領域には画素電極１２が形成されている。画素領域のほぼ中央には、ゲートバスライン６に平行な蓄積容量バスライン１４が画素領域を横断して形成されている。蓄積容量バスライン１４上層には蓄積容量電極７４が画素領域毎に形成されている。
【００３７】
ゲートバスライン６、６’とドレインバスライン８、８’との交差位置近傍にはＴＦＴ１０が形成されている。ＴＦＴ１０のドレイン電極７０はドレインバスライン８から図１１右方向に引き出されている。ドレイン電極７０は、図１２に示すように、ゲートバスライン６上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐ−Ｓｉ）で形成された動作半導体層６０及びその上層に形成されたチャネル保護膜６２の一端辺側に配置されている（図１２参照）。
【００３８】
一方、ソース電極７２は、動作半導体層６０及びチャネル保護膜６２上の他端辺側に位置するように形成されている。このような構成において、チャネル保護膜６２直下のゲートバスライン６が当該ＴＦＴ１０のゲート電極５９として機能するようになっている。
【００３９】
図１２の左側に示すように、ガラス基板４４上にはゲート電極５９（ゲートバスライン６）が形成されている。ゲート電極５９直上には絶縁膜４６を介して動作半導体層６０とチャネル保護膜６２がこの順に形成されている。チャネル保護膜６２上には、ｎ型不純物半導体層６８を介して、ドレイン電極７０とソース電極７２とが互いに所定の間隙で対向して形成されている。両電極７０、７２上には保護膜４８が形成されている。保護膜４８上には画素電極１２が形成され、コンタクトホール（スルーホール）４２を介してソース電極７２に電気的に接続されている。
【００４０】
また、図１２の右側に示すように、ガラス基板４４上には蓄積容量バスライン１４が形成されている。蓄積容量バスライン１４上には、絶縁膜４６を介してｎ型不純物半導体層６８と蓄積容量電極７４とがこの順に形成されている。蓄積容量電極７４上には保護膜４８が形成されている。保護膜４８上には画素電極１２が形成され、コンタクトホール４３を介して蓄積容量電極７４に電気的に接続されている。
【００４１】
ところで、近年の高精細の液晶表示装置は画素が微細化しているため、各バスライン等のパターンを形成する半導体プロセスにおいて、洗浄不足や塵（ダスト）の付着などを原因とするパターン欠陥が生じやすくなっている。例えば、ドレインバスライン８やドレイン電極７０のパターン欠陥が生じると、隣接するドレインバスライン８、８’間の短絡（以下、ドレイン−ドレイン短絡という）が生じやすい。ドレイン−ドレイン短絡は、対向基板と貼り合わせて液晶を封入した後の表示画面上で、２本の連続した線欠陥として視認される。線欠陥は製品として致命的な欠陥であるため、液晶表示装置の製造歩留まりが低下する大きな要因となる。
【００４２】
図１３は、図１１に示す画素に生じたドレイン−ドレイン短絡の例を示している。図１３に示すように、ドレインバスライン８、８’の形成時に生じたパターン欠陥７６により、画素領域を挟んで隣接する２本のドレインバスライン８、８’間に短絡が生じている。パターン欠陥７６は、保護膜４８を介して画素電極１２直下に形成されている。このため、パターン欠陥７６と画素電極１２との間には保護膜４８を誘電体とした容量が形成される。このため、パターン欠陥７６が生じた画素にデータを書き込むと、当該容量の存在により蓄積容量バスライン１４と蓄積容量電極７４との間には本来充電される電荷とは異なる電荷が充電される。したがって、図１３に示すパターン欠陥７６が生じた画素は、アクティブマトリクス型液晶表示装置用基板２に画素電極１２が形成された段階で、ドレイン−ドレイン短絡が生じているドレインバスライン８を特定し、次にドレインバスライン８に接続される各画素の電荷を測定することにより特定することができる。その後、上層に画素電極１２が形成された領域以外のパターン欠陥７６をＹＡＧレーザ等を用いて除去し、ドレインバスライン８、８’間を電気的に絶縁させることにより、表示画面上の線欠陥を消失させることができる。
【００４３】
図１４は、図１１に示す画素に生じたドレイン−ドレイン短絡の他の例を示している。図１４に示す例も、ドレインバスライン８、８’の形成時に生じたパターン欠陥７７により、ドレインバスライン８、８’間に短絡が生じている。本例では、図中左側のドレインバスライン８から引き出されたドレイン電極７０の先端と図中右側のドレインバスライン８’との間に短絡が生じている。しかしながら、パターン欠陥７７は、図１３に示した画素と異なり、保護膜４８を介して画素電極１２と重なって形成されていないので、容量は形成されない。このため、パターン欠陥７７によるドレイン−ドレイン短絡が生じた場合には、容量の変化に基づく欠陥検出方法では当該欠陥画素を特定できない。
【００４４】
図１５は、図１１に示す画素に生じたドレイン−ドレイン短絡のさらに他の例を示している。図１５に示す例は、ドレインバスライン８、８’と蓄積容量電極７４とが短絡する２つのパターン欠陥７９が、ドレインバスライン８、８’形成時に生じている。パターン欠陥７９は、絶縁膜４６を介して蓄積容量バスライン１４と重なって形成されているが、パターン欠陥７７と比較して面積が小さいため形成される容量は小さい。このため、パターン欠陥７９によるドレイン−ドレイン短絡が生じた場合には、容量の変化に基づく欠陥検出方法を用いた当該欠陥画素の特定が困難である。
【００４５】
このため、図１４及び図１５に示す欠陥が生じた画素は、従来では、高感度な光学的パターン認識装置を用いて、線欠陥が生じているドレインバスライン８に接続される各画素を表示領域の端から端まで検査し、欠陥の生じていない画素とのコントラストの差により検出するようにして特定している。しかし、光学的パターン認識装置は高価であるため、液晶表示装置の製造コストが増加するという問題がある。
【００４６】
この問題に対し、本実施の形態によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置では、図１６に示すように、画素電極１２がドレインバスライン８から引き出されたドレイン電極７０と当該ドレイン電極７０の先端部に隣接して対向するドレインバスライン８’との間に延出して形成された欠陥画素検出用電極８０を有している。こうすることにより、図１４に示すパターン欠陥７７によりドレイン−ドレイン短絡が生じたときにパターン欠陥７７と欠陥画素検出用電極８０との間に容量が形成されるため、パターン欠陥７７によるドレイン−ドレイン短絡が生じている画素を容易かつ確実に特定できるようになる。
【００４７】
また、本実施の形態によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置では、図２７に示すように、ドレインバスライン８から引き出されたドレイン電極７０と当該ドレイン電極７０の先端部に隣接して対向するドレインバスライン８’との間にスルーホール７８を形成しており、ドレインバスライン８、８’と蓄積容量電極７４との間にスルーホール７８を形成している。こうすることにより、図１４及び図１５に示すパターン欠陥７７、７９によりドレイン−ドレイン短絡が生じたときに、ドレインバスライン８とゲートバスライン６との間又はドレインバスライン８と蓄積容量バスライン１４との間にスルーホール７８を介して層間短絡が生じる。そのため、従来の層間短絡の検出方法を用いて、パターン欠陥７７、７９によるドレイン−ドレイン短絡が生じている画素を容易かつ確実に特定できるようになる。
【００４８】
以下、本実施の形態によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置について実施例２−１乃至２−３を用いてより具体的に説明する。
（実施例２−１）
まず、実施例２−１によるアクティブマトリクス型液晶表示装置用基板２について図１６乃至図２４を用いて説明する。図１６は、本実施例によるアクティブマトリクス型液晶表示装置用基板２の１画素とその周囲の構成を示している。また、図１７（ａ）は図１６に示すアクティブマトリクス型液晶表示装置用基板２をＥ−Ｅ線で切断した断面を示しており、図１７（ｂ）はＦ−Ｆ線で切断した断面を示している。図１６に示すように、アクティブマトリクス型液晶表示装置用基板２上には、図中左右方向に延びる複数のゲートバスライン６（図では２本のゲートバスラインを符号６、６’で示している）が形成され、それらにほぼ直交して図中上下方向に延びる複数のドレインバスライン８（図では２本のドレインバスラインを符号８、８’で示している）が形成されている。両バスライン６、６’、８、８’で画定された領域が画素領域となる。
【００４９】
ゲートバスライン６とドレインバスライン８との交差位置近傍にはＴＦＴ１０が形成されている。ＴＦＴ１０のドレイン電極７０はドレインバスライン８から引き出され、図１７（ａ）に示すように、その端部がゲートバスライン６上にａ−Ｓｉやｐ−Ｓｉで形成された動作半導体層６０及びその上に形成されたチャネル保護膜６２の一端辺側に位置するように形成されている。
【００５０】
一方、ソース電極７２は動作半導体層６０及びチャネル保護膜６２上の他端辺側に位置するように形成されている。このような構成においてチャネル保護膜６２直下のゲートバスライン６が当該ＴＦＴ１０のゲート電極５９として機能するようになっている。
【００５１】
画素領域には画素電極１２が形成されている。画素電極１２は、当該画素電極１２に接続されたＴＦＴ１０のドレイン電極７０と当該ドレイン電極７０の先端部に隣接して対向するドレインバスライン８’との間に延出して形成された欠陥画素検出用電極８０を有している。また、図１７（ｂ）に示すように、欠陥画素検出用電極８０は保護膜４８及び絶縁膜４６を介してゲートバスライン６に重なって形成されている。画素領域のほぼ中央には、ゲートバスライン６に平行な蓄積容量バスライン１４が画素領域を横断して形成されている。蓄積容量バスライン１４上層には蓄積容量電極７４が画素領域毎に形成されている。
【００５２】
次に、本実施例によるアクティブマトリクス型液晶表示装置用基板２及びそれを備えた液晶表示装置の製造方法について、図１８乃至図２１を用いて説明する。図１８乃至図２１において、（ａ）は図１６に示すアクティブマトリクス型液晶表示装置用基板２をＥ−Ｅ線で切断した断面を示す工程断面図である。また、（ｂ）は図１６に示すアクティブマトリクス型液晶表示装置用基板２をＦ−Ｆ線で切断した断面を示す工程断面図である。まず、図１８（ａ）及び（ｂ）に示すように、絶縁性を有するガラス基板４４上に、スパッタリング法等を用いて例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）をこの順に成膜してパターニングし、ゲートバスライン６（ゲート電極５９）を形成する。
【００５３】
次に、図１９（ａ）及び（ｂ）に示すように、例えばシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法等を用いて基板全面に成膜して絶縁膜４６を形成する。次に、プラズマＣＶＤ法等を用いてａ−Ｓｉ及びＳｉＮ膜をこの順に成膜してパターニングし、動作半導体層６０及びチャネル保護膜６２を形成する。次に、プラズマＣＶＤ法等を用いてｎ+ａ−Ｓｉを成膜し、続いて、スパッタリング法等を用いて例えばＴｉ、Ａｌ、Ｔｉをこの順に成膜する。次に、図２０（ａ）及び（ｂ）に示すように、成膜されたＴｉ、Ａｌ、Ｔｉ及びｎ+ａ−Ｓｉをチャネル保護膜６２をエッチングストッパとして用いてパターニングし、ドレイン電極７０、ソース電極７２及びｎ型不純物半導体層６８を形成する。
【００５４】
次に、図２１（ａ）及び（ｂ）に示すように、プラズマＣＶＤ法等を用いてＳｉＮ膜を基板全面に成膜し、保護膜４８を形成する。次に、ソース電極７２上の保護膜４８を除去してコンタクトホール４２を形成する。次に、スパッタリング法等を用いて例えばＩＴＯ等の画素電極形成材料を成膜してパターニングし、画素領域毎に画素電極１２を形成する。このとき画素電極１２には、ドレイン電極７０とドレイン電極７０に隣接して対向するドレインバスライン８’との間のゲートバスライン６上に延出した欠陥画素検出用電極８０が形成される。以上の工程を経て、図１７（ａ）及び（ｂ）に示す本実施例によるアクティブマトリクス型液晶表示装置用基板２が完成する。その後、対向基板と貼り合わせて液晶を封入し、本実施例による液晶表示装置が完成する。
【００５５】
次に、本実施例によるアクティブマトリクス型液晶表示装置用基板２での欠陥位置検出方法について図２２及び図２３を用いて説明する。図２２は、本実施例によるアクティブマトリクス型液晶表示装置用基板２上に形成された素子構成の等価回路を示している。図２２に示すように、アクティブマトリクス型液晶表示装置用基板２上には、図中左右方向に延びる複数のゲートバスライン６（図では４本のゲートバスラインを符号６ａ〜６ｄで示している）が形成され、それらにほぼ直交して図中上下方向に延びる複数のドレインバスライン８（図では４本のドレインバスラインを符号８ａ〜８ｄで示している）が形成されている。両バスライン６ａ〜６ｄ、８ａ〜８ｄで画定された領域が画素領域となる。画素領域のほぼ中央にはゲートバスライン６ａ〜６ｄに平行な蓄積容量バスライン１４（図では３本の蓄積容量バスラインを符号１４ａ〜１４ｃで示している）が画素領域を横断して形成されている。各画素領域には、ＴＦＴ１０と画素電極１２が形成されている。全てのバスライン６ａ〜６ｄ、８ａ〜８ｄ、１４ａ〜１４ｃは、静電破壊防止用スイッチング素子として機能するＴＦＴ８４を介して同一の周辺接続線（ショートリング）８２に接続されている。ドレインバスライン８ｂ、８ｃ間にはドレイン−ドレイン短絡が生じている。
【００５６】
まず、ドレイン−ドレイン短絡が生じているドレインバスラインの位置（以下、ドレイン座標という）を特定する方法について説明する。各ドレインバスライン８ａ〜８ｄのいずれかに電流計８６を接続し（図２２ではドレインバスライン８ｂに接続した状態を例示している）、周辺接続線８２に所定の電圧を印加する。印加する電圧は、ＴＦＴ８４がオン状態となる電圧Ｖｏｎと、ＴＦＴ８４がオフ状態となる電圧Ｖｏｆｆとの２通りとする。周辺接続線８２に電圧Ｖｏｎを印加したとき、ドレイン−ドレイン短絡が生じていないドレインバスライン８ａに接続された電流計８６では、ＴＦＴ８４を介してドレインバスライン８ａに流れる電流Ｉｏｎ１が計測される。また、周辺接続線８２に電圧Ｖｏｆｆを印加したとき、ドレインバスライン８ａに接続された電流計８６では、ＴＦＴ８４を介してドレインバスライン８ａに流れる微少な電流Ｉｏｆｆ１が計測される。
【００５７】
ところが、隣接するドレインバスライン８ｃとの間に短絡部８８でドレイン−ドレイン短絡が生じているドレインバスライン８ｂに接続された電流計８６では、周辺接続線８２に電圧Ｖｏｎを印加したとき、ＴＦＴ８４を介してドレインバスライン８ｂに流れる電流Ｉｏｎ１と、隣接するドレインバスライン８ｃから短絡部８８を介して流れ込む電流Ｉｏｎ２との和の電流値が計測される。電圧Ｖｏｆｆを印加したときは、ＴＦＴ８４を介してドレインバスライン８ｂに流れる電流Ｉｏｆｆ１と、隣接するドレインバスライン８から短絡部８８を介して流れ込む電流Ｉｏｆｆ２との和の電流値が電流計８６で計測される。このように、隣接するドレインバスライン８ｃとの間にドレイン−ドレイン短絡が生じているドレインバスライン８ｂに接続された電流計８６では、ドレインバスライン８ａと比較して電流Ｉｏｎ２又は電流Ｉｏｆｆ２だけ大きい電流値が計測される。この電流値の変化に基づいて、ドレイン座標を特定することができる。
【００５８】
次に、ドレイン−ドレイン短絡が生じている画素を駆動するゲートバスライン６の位置（以下、ゲート座標という）を特定する方法について図２３を用いて説明する。図２３は、本実施例によるアクティブマトリクス型液晶表示装置用基板２上に形成された素子構成の等価回路を示している。図２３に示すように、ドレイン−ドレイン短絡が生じているドレインバスライン８ｂに電圧Ｖｄを印加する。次に、ゲートバスライン６ａに電圧Ｖｏｎを印加し、ＴＦＴ１０をオン状態にする。このとき蓄積容量バスライン１４ａに電圧Ｖｃｓを印加しておくと、蓄積容量バスライン１４ａと蓄積容量電極（図２３では図示せず）とで形成される容量Ｃ１に、電荷Ｑ１が充電される。
【００５９】
次に、ゲートバスライン６ａに電圧Ｖｏｆｆを印加すると、ＴＦＴ１０がオフ状態になり、電荷Ｑ１が保持される。ドレインバスライン８ｂへの電圧Ｖｄの印加を止め、ドレインバスライン８ｂに積分器９０を接続する。積分器９０には不図示のコンデンサが接続されており、コンデンサには電荷Ｑ１と逆極性の電荷Ｑ０が充電されている。ゲートバスライン６ａに電圧Ｖｏｎを印加してＴＦＴ１０を再びオン状態にすると、電荷Ｑ１は積分器９０のコンデンサヘ移動する。積分器９０のコンデンサの電荷Ｑ０は中和されて減少し、積分器９０の出力電圧も低下する。この出力電圧の差を測定することで容量Ｃ１に充電されていた電荷Ｑ１を測定することができる。同様にして、ドレインバスライン８ｂ上の全ての画素について電荷を測定する。
【００６０】
ドレイン−ドレイン短絡が生じている画素には、パターン欠陥７７と画素電極１２の欠陥画素検出用画素８０とで容量Ｃ２が形成されている。このとき画素には、電荷Ｑ１に加えて容量Ｃ２によって電荷Ｑ２が充電される。このように、ドレイン−ドレイン短絡が生じている画素は欠陥の生じていない画素と異なる電荷が充電されるため、ドレインバスライン８ｂ上の各画素の電荷を積分器９０の出力電圧に基づいて測定し比較することでゲート座標を特定することができる。以上の工程で、ドレイン−ドレイン短絡が生じている画素を検出できる。その後、ＹＡＧレーザを照射してパターン欠陥７７を除去することにより欠陥を修復できる。
【００６１】
本実施例では、画素領域の画素電極１２が当該画素領域のドレイン電極７０とドレイン電極７０の先端部に隣接して対向するドレインバスライン８’との間に延出して形成された欠陥画素検出用電極８０を有している。このため、図１４に示すパターン欠陥７７によりドレイン−ドレイン短絡が生じたときにパターン欠陥７７と画素電極１２との間に容量Ｃ２が形成され、パターン欠陥７７によるドレイン−ドレイン短絡が生じている画素を容易かつ確実に特定できる。
【００６２】
図２４は、本実施例によるアクティブマトリクス型液晶表示装置用基板２の構成の変形例を示している。本変形例は、画素電極１２が、ドレインバスライン８延伸方向に隣接する図中下方の画素領域の画素電極１２に接続されたＴＦＴ１０のドレイン電極７０と当該ドレイン電極７０に隣接して対向するドレインバスライン８’との間に延出して形成された欠陥画素検出用電極８０を有している。本変形例によれば、図１４に示すパターン欠陥７７によるドレイン−ドレイン短絡が図中下方の画素領域に生じたとき、パターン欠陥７７と当該パターン欠陥７７が生じた画素の図中上方に隣接する画素の画素電極１２との間に容量Ｃ２が形成される。このため、上記欠陥位置検出方法を用いると、他の画素と異なる電荷が充電された画素の図中下方の画素に、パターン欠陥７７によるドレイン−ドレイン短絡が生じていることがわかる。本変形例によっても、上記実施例と同様に、パターン欠陥７７によるドレイン−ドレイン短絡が生じている画素を容易かつ確実に特定できる。
【００６３】
（実施例２−２）
次に、実施例２−２によるアクティブマトリクス型液晶表示装置用基板２について図２５及び図２６を用いて説明する。図２５は、本実施例によるアクティブマトリクス型液晶表示装置用基板２の１画素とその周囲の構成を示している。本実施例によるアクティブマトリクス型液晶表示装置用基板２は、ゲートバスライン６が画素電極１２の欠陥画素検出用電極８０に重ならないように図中上方を迂回して形成されていることを特徴としている。
【００６４】
本実施例では、実施例２−１と同様に、画素電極１２がドレイン電極７０とドレインバスライン８’との間に延出して形成された欠陥画素検出用電極８０を有している。このため、図１４に示すパターン欠陥７７によりドレイン−ドレイン短絡が生じたときにパターン欠陥７７と欠陥画素検出用電極８０との間に容量が形成される。したがって、実施例２−１と同様の欠陥位置検出方法を用いると、パターン欠陥７７によるドレイン−ドレイン短絡が生じている画素を容易かつ確実に特定できる。また、本実施例では、ゲートバスライン６が欠陥画素検出用電極８０と重ならないように迂回して形成されている。このため、ゲートバスライン６との間に容量が形成されないので、ゲートパルス遅延は生じない。
【００６５】
図２６は、本実施例によるアクティブマトリクス型液晶表示装置用基板２の構成の変形例を示している。本変形例は、欠陥画素検出用電極８０が図中下方に隣接する画素領域に向かって延出して形成されており、ゲートバスライン６が欠陥画素検出用電極８０の図中下方を迂回して形成されている。本変形例によれば、図２４に示す実施例２−１の変形例と同様に、図１４に示すパターン欠陥７７によりドレイン−ドレイン短絡が生じたとき、パターン欠陥７７と当該パターン欠陥が生じた画素の図中上方に隣接する画素の画素電極１２との間に容量Ｃ２が形成される。このため、実施例２−１と同様の欠陥位置検出方法を用いると、他の画素と異なる電荷が充電されている画素の図中下方に隣接する画素にパターン欠陥７７によるドレイン−ドレイン短絡が生じていることがわかる。本変形例によっても、上記実施例と同様に、パターン欠陥７７によるドレイン−ドレイン短絡が生じている画素を容易かつ確実に特定できる。また本変形例では、上記実施例と同様に、ゲートバスライン６が欠陥画素検出用電極８０と重ならないように迂回して形成されている。このため、ゲートバスライン６との間に容量が形成されないので、ゲートパルス遅延は生じない。
【００６６】
（実施例２−３）
次に、実施例２−３によるアクティブマトリクス型液晶表示装置用基板２について図２７乃至図３６を用いて説明する。図２７は、本実施例によるアクティブマトリクス型液晶表示装置用基板２の１画素とその周囲の構成を示している。また、図２８（ａ）は図２７に示すアクティブマトリクス型液晶表示装置用基板２をＧ−Ｇ線で切断した断面を示しており、図２８（ｂ）はＨ−Ｈ線で切断した断面を示している。本実施例によるアクティブマトリクス型液晶表示装置用基板２は、ドレイン電極７０と当該ドレイン電極７０の先端部に隣接して対向するドレインバスライン８’との間、及びドレインバスライン８、８’と蓄積用電極７４との間にスルーホール７８が形成されていることを特徴としている。
【００６７】
図２７及び図２８に示すように、ドレインバスライン８から図２７中右側に引き出されたドレイン電極７０と当該ドレイン電極７０の先端部に隣接して対向するドレインバスライン８’との間のほぼ中間には、スルーホール７８からなる開口部がゲートバスライン６上の絶縁膜４６を除去して形成されている。また、図２７に示すように、ドレインバスライン８、８’と蓄積容量電極７４との間のほぼ中間には、スルーホール７８からなる開口部が蓄積容量バスライン１４上の絶縁膜４６を除去して形成されている。図２７に示すアクティブマトリクス型液晶表示装置用基板２では、蓄積容量電極７４の左右両側にスルーホール７８が形成されているが、どちらか一方だけでもよい。また、スルーホール７８は、開口率の低下を防ぐためできるだけ小さく、例えば形成可能な最小の大きさで形成されることが望ましい。
【００６８】
図２９は、図２７に示すアクティブマトリクス型液晶表示装置用基板２に、パターン欠陥７７によるドレイン−ドレイン短絡が生じている状態を示している。図３０は、図２９に示すアクティブマトリクス型液晶表示装置用基板２をＩ−Ｉ線で切断した断面を示している。図２９及び図３０に示すように、パターン欠陥７７によるドレイン−ドレイン短絡が生じると、ドレインバスライン８とゲートバスライン６とがスルーホール７８を介して電気的に接続され、層間短絡が生じるようになっている。
【００６９】
次に、本実施例によるアクティブマトリクス型液晶表示装置用基板２及びそれを備えた液晶表示装置の製造方法について、図３１乃至図３５を用いて説明する。図３１乃至図３５において、（ａ）は図２７に示すアクティブマトリクス型液晶表示装置用基板２をＧ−Ｇ線で切断した断面を示す工程断面図である。また、（ｂ）は図２７に示すアクティブマトリクス型液晶表示装置用基板２をＨ−Ｈ線で切断した断面を示す工程断面図である。まず、図３１（ａ）及び（ｂ）に示すように、ガラス基板４４上に、スパッタリング法等を用いて例えばＡｌ、Ｔｉをこの順に成膜してパターニングし、ゲートバスライン６（ゲート電極５９）を形成する。
【００７０】
次に、図３２（ａ）及び（ｂ）に示すように、プラズマＣＶＤ法等を用いて例えばＳｉＮ膜を基板全面に成膜して絶縁膜４６を形成する。次に、プラズマＣＶＤ法等を用いてａ−Ｓｉ及びＳｉＮ膜をこの順に成膜してパターニングし、動作半導体層６０及びチャネル保護膜６２を形成する。次に、図３３（ａ）及び（ｂ）に示すように、ドレイン電極７０と当該ドレイン電極７０の先端部に隣接して対向するドレインバスライン８’との間のゲートバスライン６上の絶縁膜４６を除去し、スルーホール７８を形成する。図示していないが、ドレインバスライン８、８’と蓄積容量電極７４との間の蓄積容量バスライン１４上の絶縁膜４６を除去し、スルーホール７８を同時に形成する。
【００７１】
次に、プラズマＣＶＤ法等を用いてｎ+ａ−Ｓｉを成膜し、続いて、スパッタリング法等を用いて例えばＴｉ、Ａｌ、Ｔｉをこの順に成膜する。次に、図３４（ａ）及び（ｂ）に示すように、成膜されたＴｉ、Ａｌ、Ｔｉ及びｎ+ａ−Ｓｉをチャネル保護膜６２をエッチングストッパとして用いてパターニングし、ドレイン電極７０、ソース電極７２及びｎ型不純物半導体層６８を形成する。ここで、後述する欠陥検出及び欠陥修復の各工程が行われる。ドレイン電極７０等のパターニングの際にパターン欠陥７７、７９によりドレイン−ドレイン短絡が生じると、ドレインバスライン８とゲートバスライン６又は蓄積容量バスライン１４とにスルーホール７８を介して層間短絡が生じるようになっている。
【００７２】
次に、図３５（ａ）及び（ｂ）に示すように、プラズマＣＶＤ法等を用いてＳｉＮ膜を基板全面に成膜し、保護膜４８を形成する。次に、ソース電極７２上の保護膜４８を除去してコンタクトホール４２を形成する。次に、スパッタリング法等を用いて例えばＩＴＯ等の画素電極形成材料を成膜してパターニングし、画素領域毎に画素電極１２を形成する。以上の工程を経て、図２８（ａ）及び（ｂ）に示す本実施例によるアクティブマトリクス型液晶表示装置用基板２が完成する。その後、対向基板と貼り合わせて液晶を封入し、本実施例による液晶表示装置が完成する。
【００７３】
次に、本実施例によるアクティブマトリクス型液晶表示装置用基板２での欠陥位置検出方法について図３６を用いて説明する。図３６は、本実施例によるアクティブマトリクス型液晶表示装置用基板２上に形成された素子構成の等価回路を示している。図３６に示すように、ドレインバスライン８ｂ、８ｃ間にはドレイン−ドレイン短絡が生じており、同時にドレインバスライン８ｂ、８ｃとゲートバスライン６ｂとに図２７に示すスルーホール７８を介して層間短絡が生じている。
【００７４】
まず、ゲートバスライン６ａ〜６ｄ及び蓄積容量バスライン１４ａ〜１４ｃとドレインバスライン８ａ〜８ｄとの間に順次所定の電圧Ｖ１を印加する。各ドレインバスライン８ａ〜８ｄにはそれぞれ電流計８６が接続されている（図３６ではドレインバスライン８ｂに接続された電流計８６のみを示している）。短絡部８８により層間短絡が生じているゲートバスライン６ｂとドレインバスライン８ｂ、８ｃとの間には電流Ｉ１が流れる。このため、電流Ｉ１が流れるゲートバスライン６ｂ及びドレインバスライン８ｂ、８ｃを特定することにより、パターン欠陥７７、７９によるドレイン−ドレイン短絡が生じている画素を検出できる。その後、ＹＡＧレーザを照射してパターン欠陥７７、７９を除去することにより欠陥を修復できる。
【００７５】
本実施例では、ドレイン電極７０とドレインバスライン８’との間にスルーホール７８を形成しており、ドレインバスライン８、８’と蓄積容量電極７４との間にスルーホール７８を形成している。このため、図１４及び図１５に示すパターン欠陥７７、７９によりドレイン−ドレイン短絡が生じると、ドレインバスライン８、８’とゲートバスライン６又は蓄積容量バスライン１４との間にスルーホール７８を介して層間短絡が生じるようになっている。したがって、パターン欠陥７７、７９によるドレイン−ドレイン短絡が生じている画素を容易かつ確実に特定できる。また、本実施例では、ドレイン電極７０とドレインバスライン８’との間のほぼ中間、及びドレインバスライン８、８’と蓄積容量電極７４との間のほぼ中間にスルーホール７８が形成されている。このため、ドレイン−ドレイン短絡には至らない程度のドレインバスライン８、８’の比較的軽微なパターン欠陥による層間短絡を防止できる。
【００７６】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では逆スタガ型のＴＦＴが形成されたアクティブマトリクス型液晶表示装置用基板を例に挙げて説明したが、本発明はこれに限らず、スタガ型やプレーナ型のＴＦＴが形成されたアクティブマトリクス型液晶表示装置用基板にももちろん適用可能である。
【００７７】
以上説明した第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置は、以下のようにまとめられる。
（付記１）
絶縁性を有する基板と、
前記基板上に形成されたゲートバスラインと、
前記ゲートバスラインにほぼ直交して形成されたドレインバスラインと、
前記ゲートバスライン及び前記ドレインバスラインで画定された画素領域と、
前記画素領域毎に形成された薄膜トランジスタと、
前記画素領域に形成された画素電極と、
前記ドレインバスラインに生じた第１の欠陥を修復するために形成されたリペア配線と、
前記第１の欠陥の修復の失敗により新たに生じた第２の欠陥の位置を検出するために前記リペア配線近傍に形成された欠陥位置検出用画素領域と
を有することを特徴とするアクティブマトリクス型液晶表示装置用基板。
【００７８】
（付記２）
付記１記載のアクティブマトリクス型液晶表示装置用基板において、
前記欠陥位置検出用画素領域は、前記画素電極と同一の形成材料で形成されたダミー画素電極を有していること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００７９】
（付記３）
付記１又は２に記載のアクティブマトリクス型液晶表示装置用基板において、
前記ダミー画素電極は、前記リペア配線と電気的に接続されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００８０】
（付記４）
付記１又は２に記載のアクティブマトリクス型液晶表示装置用基板において、
前記ダミー画素電極に電気的に接続され、前記ダミー画素電極に所定の電位を印加する所定電位印加用配線をさらに有していること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００８１】
（付記５）
付記４記載のアクティブマトリクス型液晶表示装置用基板において、
前記所定電位印加用配線は、前記ゲートバスラインと同一の形成材料で形成されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００８２】
（付記６）
付記４又は５に記載のアクティブマトリクス型液晶表示装置用基板において、
前記所定の電位は、前記欠陥位置検出用画素領域に黒を表示させる電位であること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００８３】
（付記７）
付記６記載のアクティブマトリクス型液晶表示装置用基板において、
前記所定電位印加用配線は、前記ゲートバスラインに電気的に接続されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００８４】
（付記８）
付記６記載のアクティブマトリクス型液晶表示装置用基板において、
前記所定電位印加用配線は、コモン電極に電気的に接続されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００８５】
（付記９）
付記１又は２に記載のアクティブマトリクス型液晶表示装置用基板において、
前記ダミー画素電極と前記リペア配線との間にスイッチング素子として設けられたダミー薄膜トランジスタをさらに有すること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００８６】
（付記１０）
付記９記載のアクティブマトリクス型液晶表示装置用基板において、
前記ダミー薄膜トランジスタの各形成層は、前記薄膜トランジスタの各形成層と同一の形成材料で形成されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００８７】
（付記１１）
ほぼ直交する複数のバスラインで画定された画素領域を有するアレイ基板と、前記アレイ基板に対向して配置された対向基板と、前記アレイ基板及び前記対向基板の間に封入された液晶とを備えた液晶表示パネルと、前記液晶表示パネルを格納する筐体とを有する液晶表示装置において、
前記アレイ基板として、付記１乃至１０のいずれか１項に記載のアクティブマトリクス型液晶表示装置用基板を備えること
を特徴とする液晶表示装置。
【００８８】
（付記１２）
付記１１記載の液晶表示装置において、
前記欠陥位置検出用画素領域は、前記筐体で隠されていること
を特徴とする液晶表示装置。
【００８９】
（付記１３）
リペア配線を用いて第１の欠陥が修復されたドレインバスラインに所定の電圧を印加し、
前記リペア配線近傍に形成された欠陥位置検出用画素領域の表示状態に基づき、前記第１の欠陥の修復の失敗により新たに生じた第２の欠陥の位置を検出すること
を特徴とする液晶表示装置の欠陥位置検出方法。
【００９０】
以上説明した第２の実施の形態によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置は、以下のようにまとめられる。
（付記１４）
絶縁性を有する基板と、
前記基板上に形成されたゲートバスラインと、
前記ゲートバスラインにほぼ直交して形成されたドレインバスラインと、
前記ゲートバスライン及び前記ドレインバスラインで画定された画素領域と、
前記画素領域毎に形成された薄膜トランジスタと、
前記薄膜トランジスタのドレイン電極と前記ドレイン電極の先端部に隣接して対向するドレインバスラインとの間に延出して形成された欠陥画素検出用電極を有する画素電極と
を有することを特徴とするアクティブマトリクス型液晶表示装置用基板。
【００９１】
（付記１５）
絶縁性を有する基板と、
前記基板上に形成されたゲートバスラインと、
前記ゲートバスラインにほぼ直交して形成されたドレインバスラインと、
前記ゲートバスライン及び前記ドレインバスラインで画定された画素領域と、
前記画素領域毎に形成された薄膜トランジスタと、
前記ドレインバスライン延伸方向に隣接する画素領域の薄膜トランジスタのドレイン電極と前記ドレイン電極の先端部に隣接して対向するドレインバスラインとの間に延出して形成された欠陥画素検出用電極を有する画素電極と
を有することを特徴とするアクティブマトリクス型液晶表示装置用基板。
【００９２】
（付記１６）
付記１４又は１５に記載のアクティブマトリクス型液晶表示装置用基板において、
前記ゲートバスラインは、前記画素電極を迂回して形成されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００９３】
（付記１７）
絶縁性を有する基板と、
前記基板上に形成されたゲートバスラインと、
前記ゲートバスラインにほぼ直交して形成されたドレインバスラインと、
前記ゲートバスライン及び前記ドレインバスラインで画定された画素領域と、
前記画素領域を横断して形成された蓄積容量バスラインと、
前記画素領域毎に形成された薄膜トランジスタと、
前記画素領域に形成された画素電極と、
隣接する前記ドレインバスラインが前記画素電極の形成領域以外で互いに短絡して形成されたときに前記ゲートバスライン又は前記蓄積容量バスラインと層間短絡するように、前記ゲートバスライン又は前記蓄積容量バスライン上の絶縁膜を除去して形成された開口部と
を有することを特徴とするアクティブマトリクス型液晶表示装置用基板。
【００９４】
（付記１８）
付記１７記載のアクティブマトリクス型液晶表示装置用基板において、
前記開口部は、前記薄膜トランジスタのドレイン電極と前記ドレイン電極の先端部に隣接して対向するドレインバスラインとの間に形成されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００９５】
（付記１９）
付記１８記載のアクティブマトリクス型液晶表示装置用基板において、
前記開口部は、前記ドレイン電極と前記ドレインバスラインとの間のほぼ中間に形成されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００９６】
（付記２０）
付記１７乃至１９のいずれか１項に記載のアクティブマトリクス型液晶表示装置用基板において、
前記開口部は、前記ドレインバスラインと前記蓄積容量バスライン上に形成された蓄積容量電極との間に形成されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００９７】
（付記２１）
付記２０記載のアクティブマトリクス型液晶表示装置用基板において、
前記開口部は、前記ドレインバスラインと前記蓄積容量電極との間のほぼ中間に形成されていること
を特徴とするアクティブマトリクス型液晶表示装置用基板。
【００９８】
（付記２２）
ほぼ直交する複数のバスラインで画定された画素領域を有するアレイ基板と、前記アレイ基板に対向して配置された対向基板と、前記アレイ基板及び前記対向基板の間に封入された液晶とを有する液晶表示装置において、
前記アレイ基板として、付記１４乃至２２のいずれか１項に記載のアクティブマトリクス型液晶表示装置用基板を備えること
を特徴とする液晶表示装置。
【００９９】
（付記２３）
隣接するバスラインとの間にパターン欠陥による短絡が生じているドレインバスラインを特定し、
前記ドレインバスラインに薄膜トランジスタを介して接続された画素領域の蓄積容量に電荷を充電し、
前記画素領域毎に前記電荷を測定し、
ドレイン電極と前記ドレイン電極の先端部に隣接して対向するドレインバスラインとの間に延出して形成された欠陥画素検出用電極と、前記パターン欠陥との間に形成される容量により、他の画素領域と異なる電荷が充電された画素領域を特定して、隣接する前記ドレインバスライン間の短絡が生じた画素領域を検出すること
を特徴とするアクティブマトリクス型液晶表示装置用基板の欠陥位置検出方法。
【０１００】
【発明の効果】
以上の通り、本発明によればアクティブマトリクス型液晶表示装置用基板上で欠陥が生じている位置を容易かつ確実に検出でき、液晶表示装置の製造歩留まりを向上できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の構成を示す図である。
【図２】本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板の構成を示す図である。
【図３】本発明の第１の実施の形態による液晶表示パネルの構成を示す図である。
【図４】本発明の第１の実施の形態による液晶表示パネルの構成を示す図である。
【図５】本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板の構成を示す図である。
【図６】本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板の構成を示す断面図である。
【図７】本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板の構成の変形例を示す図である。
【図８】本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板の構成の変形例を示す断面図である。
【図９】本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板の構成の他の変形例を示す図である。
【図１０】本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置用基板の構成の他の変形例を示す断面図である。
【図１１】本発明の第２の実施の形態の前提となる従来のアクティブマトリクス型液晶表示装置用基板の構成を示す図である。
【図１２】本発明の第２の実施の形態の前提となる従来のアクティブマトリクス型液晶表示装置用基板の構成を示す断面図である。
【図１３】本発明の第２の実施の形態の前提となる従来のアクティブマトリクス型液晶表示装置用基板にドレイン−ドレイン短絡が生じた状態を示す図である。
【図１４】本発明の第２の実施の形態の前提となる従来のアクティブマトリクス型液晶表示装置用基板にドレイン−ドレイン短絡が生じた状態を示す図である。
【図１５】本発明の第２の実施の形態の前提となる従来のアクティブマトリクス型液晶表示装置用基板にドレイン−ドレイン短絡が生じた状態を示す図である。
【図１６】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板の構成を示す図である。
【図１７】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板の構成を示す断面図である。
【図１８】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図１９】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図２０】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図２１】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図２２】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板での欠陥位置検出方法を説明する図である。
【図２３】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板での欠陥位置検出方法を説明する図である。
【図２４】本発明の第２の実施の形態の実施例２−１によるアクティブマトリクス型液晶表示装置用基板の他の構成を示す図である。
【図２５】本発明の第２の実施の形態の実施例２−２によるアクティブマトリクス型液晶表示装置用基板の構成を示す図である。
【図２６】本発明の第２の実施の形態の実施例２−２によるアクティブマトリクス型液晶表示装置用基板の他の構成を示す図である。
【図２７】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板の構成を示す図である。
【図２８】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板の構成を示す断面図である。
【図２９】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板にドレイン−ドレイン短絡が生じた状態を示す図である。
【図３０】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板にドレイン−ドレイン短絡が生じた状態を示す断面図である。
【図３１】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図３２】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図３３】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図３４】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図３５】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置の製造方法を示す工程断面図である。
【図３６】本発明の第２の実施の形態の実施例２−３によるアクティブマトリクス型液晶表示装置用基板での欠陥位置検出方法を説明する図である。
【図３７】従来の液晶表示パネルの概略構成を示す図である。
【図３８】従来の液晶表示パネルの概略構成を示す図である。
【図３９】従来の液晶表示パネルの概略構成を示す図である。
【図４０】従来の液晶表示パネルの概略構成を示す断面図である。
【図４１】従来の液晶表示パネルの概略構成を示す図である。
【図４２】従来の液晶表示パネルの概略構成を示す図である。
【符号の説明】
２  アクティブマトリクス型液晶表示装置用基板
４  対向基板
６、６’  ゲートバスライン
８、８’  ドレインバスライン
１０  ＴＦＴ
１２  画素電極
１４  蓄積容量バスライン
１６  ゲート駆動回路
１８  ドレイン駆動回路
２０  制御回路
２２、２４  偏光板
２６  バックライトユニット
２８  断線部
３０  液晶表示パネル
３２  表示領域
３４ａ、３４ｂ、３４ｃ  リペア配線
３６、３６’、３７、３７’  接続点
３８ａ、３８ｂ、３８ｂ’、３８ｃ  欠陥位置検出用画素領域
４０  ダミー画素電極
４２、４３  コンタクトホール
４４  ガラス基板
４６  絶縁膜
４８  保護膜
５０  引出し配線
５２  所定電位印加用配線
５４  ダミーＴＦＴ
５６  ゲート配線
５８、５９  ゲート電極
６０  動作半導体層
６２  チャネル保護膜
６４、７２  ソース電極
６６、７０  ドレイン電極
６８  ｎ型不純物半導体層
７４  蓄積容量電極
７６、７７、７９  パターン欠陥
７８  スルーホール
８０  欠陥画素検出用電極
８２  周辺接続線
８４  ＴＦＴ
８６  電流計
８８  短絡部
９０  積分器
【図１】
0004516244.tif 000003
【図２】
0004516244.tif 000004
【図３】
0004516244.tif 000005
【図４】
0004516244.tif 000006
【図５】
0004516244.tif 000007
【図６】
0004516244.tif 000008
【図７】
0004516244.tif 000009
【図８】
0004516244.tif 000010
【図９】
0004516244.tif 000011
【図１０】
0004516244.tif 000012
【図１１】
0004516244.tif 000013
【図１２】
0004516244.tif 000014
【図１３】
0004516244.tif 000015
【図１４】
0004516244.tif 000016
【図１５】
0004516244.tif 000017
【図１６】
0004516244.tif 000018
【図１７】
0004516244.tif 000019
【図１８】
0004516244.tif 000020
【図１９】
0004516244.tif 000021
【図２０】
0004516244.tif 000022
【図２１】
0004516244.tif 000023
【図２２】
0004516244.tif 000024
【図２３】
0004516244.tif 000025
【図２４】
0004516244.tif 000026
【図２５】
0004516244.tif 000027
【図２６】
0004516244.tif 000028
【図２７】
0004516244.tif 000029
【図２８】
0004516244.tif 000030
【図２９】
0004516244.tif 000031
【図３０】
0004516244.tif 000032
【図３１】
0004516244.tif 000033
【図３２】
0004516244.tif 000034
【図３３】
0004516244.tif 000035
【図３４】
0004516244.tif 000036
【図３５】
0004516244.tif 000037
【図３６】
0004516244.tif 000038
【図３７】
0004516244.tif 000039
【図３８】
0004516244.tif 000040
【図３９】
0004516244.tif 000041
【図４０】
0004516244.tif 000042
【図４１】
0004516244.tif 000043
【図４２】
0004516244.tif 000044