(57)【特許請求の範囲】
【請求項１】
第１ビット線と、
前記第１ビット線に設けられ、磁化方向の変化に伴い抵抗値が変化する第１磁気抵抗効果素子と、前記第１磁気抵抗効果素子に接続された第１選択トランジスタとを有し、前記第１磁気抵抗効果素子の一端が前記第１ビット線に接続され、前記第１磁気抵抗効果素子の他端が前記第１選択トランジスタを介して第１の信号線に接続された第１メモリセルと、
前記第１ビット線に設けられ、抵抗値が一定である第１抵抗素子と、前記第１抵抗素子に接続された第１ダミー選択トランジスタとを有し、前記第１抵抗素子の一端が前記第１ビット線に接続され、前記第１抵抗素子の他端が前記第１ダミー選択トランジスタを介して第２の信号線に接続された第１のダミーセルと、
前記第１ビット線に設けられ、抵抗値が一定である第２抵抗素子と、前記第２抵抗素子に接続された第２ダミー選択トランジスタとを有し、前記第２抵抗素子の一端が前記第１ビット線に接続され、前記第２抵抗素子の他端が前記第２ダミー選択トランジスタを介して第３の信号線に接続された第２のダミーセルと、
第２ビット線と、
前記第２ビット線に設けられ、磁化方向の変化に伴い抵抗値が変化する第２磁気抵抗効果素子と、前記第２磁気抵抗効果素子に接続された第２選択トランジスタとを有し、前記第２磁気抵抗効果素子の一端が前記第２ビット線に接続され、前記第２磁気抵抗効果素子の他端が前記第２選択トランジスタを介して第４の信号線に接続された第２メモリセルと、
前記第２ビット線に設けられ、抵抗値が一定である第３抵抗素子と、前記第３抵抗素子に接続された第３ダミー選択トランジスタとを有し、前記第３抵抗素子の一端が前記第２ビット線に接続され、前記第３抵抗素子の他端が前記第３ダミー選択トランジスタを介して前記第１の信号線に接続された第３のダミーセルと、
前記第２ビット線に設けられ、抵抗値が一定である第４抵抗素子と、前記第４抵抗素子に接続された第４ダミー選択トランジスタとを有し、前記第４抵抗素子の一端が前記第２ビット線に接続され、前記第４抵抗素子の他端が前記第４ダミー選択トランジスタを介して前記第２の信号線に接続された第４のダミーセルと、
前記第１ビット線と前記第２ビット線に接続するように設けられた電圧センスアンプと
を有することを特徴とする磁気メモリ装置。
【請求項２】
請求項１記載の磁気メモリ装置において、
前記第１ビット線及び前記第２ビット線と前記電圧センスアンプとの間に、前記第１ビット線及び前記第２ビット線と前記電圧センスアンプとの接続を同期して制御するスイッチング素子を更に有する
ことを特徴とする磁気メモリ装置。
【請求項３】
請求項１又は２記載の磁気メモリ装置において、
前記第１抵抗素子、前記第２抵抗素子、前記第３抵抗素子及び前記第４抵抗素子は、前記第１メモリセルの前記第１磁気抵抗効果素子及び前記第２メモリセルの前記第２磁気抵抗効果素子と同一構造の磁気抵抗効果素子により構成されている
ことを特徴とする磁気メモリ装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の磁気メモリ装置において、
前記第１メモリセルの読み出しの状態において、前記第１選択トランジスタ、前記第２ダミー選択トランジスタ、前記第３ダミー選択トランジスタ及び前記第４ダミー選択トランジスタをオンにし、前記第２選択トランジスタ及び前記第１ダミー選択トランジスタをオフとし、
前記第２メモリセルの読み出しの状態において、前記第２選択トランジスタ、前記第１ダミー選択トランジスタ、前記第２ダミー選択トランジスタ及び前記第３ダミー選択トランジスタをオンにし、前記第１選択トランジスタ及び前記第４ダミー選択トランジスタをオフとする
ことを特徴とする磁気メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ装置に係り、特に、磁性層の磁化方向に基づく抵抗変化を利用した磁気メモリ装置並びにその読み出し方法に関する。
【背景技術】
【０００２】
近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。【０００３】
ＭＲＡＭを構成する磁気抵抗効果素子の１つとして、磁気トンネル接合（以下、ＭＴＪ：Magnetic Tunnel Junctionという）素子が知られている。ＭＴＪ素子は、２つの強磁性磁性層がトンネル絶縁膜を介して積層されたものであり、２つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。すなわち、ＭＴＪ素子は、２つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この２つの状態をデータ“０”及びデータ“１”に関連づけることにより、記憶素子として用いることができる。このようにＭＴＪ素子は、素子抵抗の変化を利用した記憶素子であることから、記憶情報の読み出しのためには抵抗変化を電圧或いは電流に変換する必要がある。【０００４】
従来の磁気メモリ装置の読み出し方法について図１８乃至図２０を用いて説明する。【０００５】
図１８に示す磁気メモリ装置は、１つの選択トランジスタ１０２と１つのＭＴＪ素子１０４とにより１つのメモリセル１００が構成されたものである（１Ｔ−１ＭＴＪ型）。選択トランジスタ１０２とＭＴＪ素子１０４とは直列に接続され、ＭＴＪ素子１０４側の端部には電流源１０６が接続され、選択トランジスタ１０２側の端部は接地されている。【０００６】
リファレンス側のセルは、基本構成はメモリ側のセルと同じであり、１つの選択トランジスタ１０２ｒと１つのＭＴＪ素子１０４ｒとにより構成される。リファレンス側のセルのＭＴＪ素子１０４ｒの抵抗値は、例えばメモリ側のＭＴＪ素子１０４の高抵抗状態における抵抗値と低抵抗状態における抵抗値との中間値とされている。【０００７】
選択トランジスタ１０２をオンにして電流源１０６からＭＴＪ素子１０４に電流を流すと、ＭＴＪ素子１０４の電流源１０６側の端子には、ＭＴＪ素子１０４に書き込まれた記憶情報（抵抗値）に応じた電圧が出力される。すなわち、ＭＴＪ素子１０４が高抵抗状態の場合には高いレベルの電圧が出力され、ＭＴＪ素子１０４が低抵抗状態の場合には低いレベルの電圧が出力される。メモリ側のセル及びリファレンス側のセルから出力されるこの電圧を、次段に接続されるセンスアンプ（図示せず）により増幅して比較することにより、メモリ側のセルの記憶情報を読み出すことができる。【０００８】
図１８に示す磁気メモリ装置の読み出し回路は、例えば非特許文献１に記載されている。【０００９】
図１９に示す磁気メモリ装置は、２つの選択トランジスタ１０２ａ，１０２ｂと２つのＭＴＪ素子１０４ａ，１０４ｂとにより１つのメモリセル１００が構成されたものである（２Ｔ−２ＭＴＪ型）。ＭＴＪ素子１０４ａ，１０４ｂには、相補的な関係をなす抵抗状態が書き込まれる。すなわち、ＭＴＪ素子１０４ａ，１０４ｂのうち一方が高抵抗状態で他方が低抵抗状態となるように書き込まれる。【００１０】
選択トランジスタ１０２ａ及びＭＴＪ素子１０４ａ、選択トランジスタ１０２ｂ及びＭＴＪ素子１０４ｂは、それぞれ直列に接続されている。選択トランジスタ１０２ａと選択トランジスタ１０２ｂとは、ＭＴＪ素子１０４ａ，１０４ｂに接続された端子と逆の端子において接続されている。ＭＴＪ素子１０４ａの他方の端子は一定電圧Ｖｄに接続され、ＭＴＪ素子１０４ｂの他方の端子は接地されている。【００１１】
選択トランジスタ１０２ａ，１０２ｂをオンにすると、ＭＴＪ素子１０４ａ、選択トランジスタ１０２ａ、選択トランジスタ１０２ｂ及びＭＴＪ素子１０４ｂの直列接続体に電流が流れる。これにより、選択トランジスタ１０２ａと選択トランジスタ１０２ｂとの接続ノードには、ＭＴＪ素子１０４ａ，１０４ｂに書き込まれた記憶情報に応じた電圧が出力される。すなわち、ＭＴＪ素子１０４ａとＭＴＪ素子１０４ｂとの抵抗分圧により、ＭＴＪ素子１０４ａが低抵抗状態でＭＴＪ素子１０４ｂが高抵抗状態の場合には高いレベルの電圧が出力され、ＭＴＪ素子１０４ａが高抵抗状態でＭＴＪ素子１０４ｂが低抵抗状態の場合には低いレベルの電圧が出力される。メモリ側のセルから出力される電圧Ｖｓｉｇとリファレンス電圧Ｖｒｅｆとを、次段に接続されるセンスアンプ（図示せず）により増幅して比較することにより、メモリ側のセルの記憶情報を読み出すことができる。【００１２】
図１９に示す磁気メモリ装置の読み出し回路は、例えば非特許文献２に記載されている。【００１３】
図２０に示す磁気メモリ装置は、選択トランジスタ１０２とＭＴＪ素子１０４とからなる１Ｔ−１ＭＴＪ型のメモリセル１００を有している。リファレンス側には、高抵抗状態のＭＴＪ素子１０４ｈを有するセルと低抵抗状態のＭＴＪ素子１０４Ｌを有するセルとが形成されている。メモリ側のセル及びリファレンス側のセルには、クランプトランジスタ１０８を介して第１段目の増幅器としてのカレントミラーセンスアンプ１１０が接続されている。【００１４】
ＭＴＪ素子１０４Ｈに流れる電流をＩＨ、ＭＴＪ素子１０４Ｌに流れる電流をＩＬとすると、カレントミラーセンスアンプからこれに接続された３つの信号線に供給される電流は、それぞれ（ＩＨ＋ＩＬ）／２となる。したがって、メモリ側のノードＮ１における電圧とリファレンス側のノードＮ２における電圧とを次段に接続される増幅器（図示せず）により増幅して比較することにより、メモリ側のセルの記憶情報を読み出すことができる。【００１５】
図２０に示す磁気メモリ装置の読み出し回路は、例えば非特許文献３に記載されている。
【非特許文献１】M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", 2002 Symposium on VLSI Circuits Digest of Technical Papers
【非特許文献２】T. Inaba et al., "Resistance Ration Read (R3) Architecture for a Burst Operated 1.5V MRAM Macro", IEEE 2003 Custom Integrated Circuits Conference, pp. 399-402
【非特許文献３】J. Nahas et al., "A 4Mb 0.18-micron 1T1MTJ Toggle MRAM Memory", 2004 IEEE International Solid-State Circuits Conference, pp. 44-45
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、図１８に示す従来の磁気メモリ装置は、１Ｔ−１ＭＴＪ型のメモリセルにより最小のセル面積を実現できる一方、周辺回路として大面積が必要な電流源を設ける必要があり、周辺回路の占有面積が大きくなってしまう。また、電流注入型の読み出し方式を用いるため、消費電力も大きかった。【００１７】
また、図１９に示す従来の磁気メモリ装置は、電圧源や電圧センス回路の利用で周辺回路は比較的小さくできる一方、２Ｔ−２ＭＴＪ型のメモリセルのためメモリ領域内の集積度は１Ｔ−１ＭＴＪ型の磁気メモリ装置に比べて半減してしまう。【００１８】
また、図２０に示す従来の磁気メモリ装置は、１Ｔ−１ＭＴＪ型のメモリセルにより最小のセル面積を実現できる一方、カレントミラーセンス回路及び大きなクランプトランジスタの使用により周辺回路が大きくなってしまう。また、電流センス方式のため消費電流も大きい。【００１９】
このため、メモリセルアレイが最小の１Ｔ−１ＭＴＪ型でありながら、周辺回路が小さくできる電圧源と電圧センスアンプを使用できる読み出し回路を実現し、それによってＭＲＡＭの高集積化及び低消費電力化を図ることが望まれていた。【００２０】
本発明の目的は、高集積化及び低消費電力化が容易である磁気メモリ装置並びにこのような磁気メモリ装置の読み出し方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の一観点によれば、第１ビット線と、前記第１ビット線に設けられ、磁化方向の変化に伴い抵抗値が変化する第１磁気抵抗効果素子と、前記第１磁気抵抗効果素子に接続された第１選択トランジスタとを有し、前記第１磁気抵抗効果素子の一端が前記第１ビット線に接続され、前記第１磁気抵抗効果素子の他端が前記第１選択トランジスタを介して第１の信号線に接続された第１メモリセルと、前記第１ビット線に設けられ、抵抗値が一定である第１抵抗素子と、前記第１抵抗素子に接続された第１ダミー選択トランジスタとを有し、前記第１抵抗素子の一端が前記第１ビット線に接続され、前記第１抵抗素子の他端が前記第１ダミー選択トランジスタを介して第２の信号線に接続された第１のダミーセルと、前記第１ビット線に設けられ、抵抗値が一定である第２抵抗素子と、前記第２抵抗素子に接続された第２ダミー選択トランジスタとを有し、前記第２抵抗素子の一端が前記第１ビット線に接続され、前記第２抵抗素子の他端が前記第２ダミー選択トランジスタを介して第３の信号線に接続された第２のダミーセルと、第２ビット線と、前記第２ビット線に設けられ、磁化方向の変化に伴い抵抗値が変化する第２磁気抵抗効果素子と、前記第２磁気抵抗効果素子に接続された第２選択トランジスタとを有し、前記第２磁気抵抗効果素子の一端が前記第２ビット線に接続され、前記第２磁気抵抗効果素子の他端が前記第２選択トランジスタを介して第４の信号線に接続された第２メモリセルと、前記第２ビット線に設けられ、抵抗値が一定である第３抵抗素子と、前記第３抵抗素子に接続された第３ダミー選択トランジスタとを有し、前記第３抵抗素子の一端が前記第２ビット線に接続され、前記第３抵抗素子の他端が前記第３ダミー選択トランジスタを介して前記第１の信号線に接続された第３のダミーセルと、前記第２ビット線に設けられ、抵抗値が一定である第４抵抗素子と、前記第４抵抗素子に接続された第４ダミー選択トランジスタとを有し、前記第４抵抗素子の一端が前記第２ビット線に接続され、前記第４抵抗素子の他端が前記第４ダミー選択トランジスタを介して前記第２の信号線に接続された第４のダミーセルと、前記第１ビット線と前記第２ビット線に接続するように設けられた電圧センスアンプとを有する磁気メモリ装置が提供される。
【発明の効果】
【００２４】
本発明によれば、各ビット線に、抵抗値が一定である抵抗素子とこれに接続された選択トランジスタとを有するダミーセルを設け、メモリセルの磁気抵抗効果素子とダミーセルの抵抗素子との抵抗比で読み出し電圧を分圧する構成としたので、メモリセルは最小の１個の磁気抵抗効果素子を有するセル構造（例えば１Ｔ−１ＭＴＪ型）により構成することができる。また、読み出し回路は定電圧源と電圧センスアンプとにより構成できるので、周辺回路の面積を小さくすることができる。これにより、磁気メモリ装置の高集積化及び低消費電力化を図ることができる。【００２５】
また、磁気抵抗効果素子として磁気トンネル接合素子を用いることにより、磁気抵抗素子の抵抗変化を大きくとることができる。これにより、電圧センスアンプの動作を高速化することができ、また、読み出し動作の信頼性を向上することができる。【００２６】
また、ダミーセルの抵抗素子を、メモリセルの磁気抵抗効果素子と同じ積層構造の素子とすれば、ダミーセルとメモリセルとを同時に作成できるので、製造工程が簡略化され、ひいては製造コストを削減することができる。更には、ダミーセルの抵抗素子とメモリセルの磁気抵抗効果素子とを同じ面積とすれば、製造時にダミーセルとメモリセルとを区別せずに同じサイズの素子を作ることができるので、これら素子のサイズのばらつきを低減することができる。【００２７】
また、ビット線と電圧センスアンプとの間に、これらの間の接続を制御する接続トランジスタを設けるので、電圧センスの高速化を可能にできるだけでなく、電圧センスアンプ動作時に発生する大電圧からメモリセルの磁気抵抗効果素子を保護することができる。【００２８】
また、ビット線毎に２つずつのダミーセルを設ければ、１のビット線に連なる２つのダミーセルの抵抗分圧によりリファレンス電圧を生成することができる。また、一のビット線に連なる２つのダミーセルの抵抗素子の抵抗値を同じにすれば、設計上の簡便さ及び製造プロセス上における容易さを向上することができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明の第１実施形態による磁気メモリ装置の構造を示す回路図である。
【図２】図２は、本発明の第１実施形態による磁気メモリ装置の読み出し方法を示す図（その１）である。
【図３】図３は、本発明の第１実施形態による磁気メモリ装置の読み出し方法を示す図（その２）である。
【図４】図４は、本発明の第１実施形態による磁気メモリ装置の構造を示す平面図である。
【図５】図５は、本発明の第１実施形態による磁気メモリ装置の構造を示す概略断面図である。
【図６】図６は、本発明の第１実施形態による磁気メモリ装置の拡大断面図である。
【図７】図７は、本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。
【図８】図８は、本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。
【図９】図９は、本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。
【図１０】図１０は、本発明の第２実施形態による磁気メモリ装置の構造を示す回路図である。
【図１１】図１１は、本発明の第２実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャートである。
【図１２】図１２は、図１１のタイムチャートに示される電圧の測定ノードを示す図である。
【図１３】図１３は、本発明の第３実施形態による磁気メモリ装置の構造を示す回路図である。
【図１４】図１４は、本発明の第４実施形態による磁気メモリ装置の構造を示す回路図である。
【図１５】図１５は、本発明の第５実施形態による磁気メモリ装置の構造を示す回路図である。
【図１６】図１６は、本発明の第５実施形態による磁気メモリ装置の読み出し方法を示す図（その１）である。
【図１７】図１７は、本発明の第５実施形態による磁気メモリ装置の読み出し方法を示す図（その２）である。
【図１８】図１８は、従来の磁気メモリ装置の読み出し方法を示す図（その１）である。
【図１９】図１９は、従来の磁気メモリ装置の読み出し方法を示す図（その２）である。
【図２０】図２０は、従来の磁気メモリ装置の読み出し方法を示す図（その３）である。
【符号の説明】
【００３０】
１０…シリコン基板
１２…素子分離膜
１４…ゲート電極
１６，１８…ソース／ドレイン領域
２０，２８，４０，６４…層間絶縁膜
２２，４２…コンタクトホール
２４，４４…コンタクトプラグ
２６…グラウンド線
３０…配線溝
３２…Ｔａ膜
３４…ＮｉＦｅ膜
３６…Ｃｕ膜
３８…書き込みワード線
４６…下部電極層
４８…反強磁性層
５０，５４，５８…強磁性層
５２…非磁性層
５６…トンネル絶縁膜
６０…キャップ層
６２…ＭＴＪ素子
６６…ビット線
１００…メモリセル
１０２…選択トランジスタ
１０４…ＭＴＪ素子
１０６…電流源
１０８…クランプトランジスタ
１１０…カレントミラーセンスアンプ
【発明を実施するための最良の形態】
【００３１】
［第１実施形態］
本発明の第１実施形態による磁気メモリ装置について図１乃至図９を用いて説明する。【００３２】
図１は本実施形態による磁気メモリ装置の構造を示す回路図、図２及び図３は本実施形態による磁気メモリ装置の読み出し方法を示す図、図４は本実施形態による磁気メモリ装置の構造を示す平面図、図５は本実施形態による磁気メモリ装置の構造を示す概略断面図、図６は本実施形態による磁気メモリ装置の拡大断面図、図７乃至図９は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。【００３３】
はじめに、本実施形態による磁気メモリ装置の構造について図１を用いて説明する。【００３４】
本実施形態による磁気メモリ装置は、１つの選択トランジスタＴｒと１つのＭＴＪ素子ＭＴＪとからなる１Ｔ−１ＭＴＪ型のメモリセルＭＣが、行方向（図面横方向）及び列方向（図面縦方向）に沿ってマトリクス状に配置されたものである。【００３５】
行方向に並ぶメモリセルＭＣには、これらメモリセルＭＣに含まれる選択トランジスタＴｒのゲート端子を共通接続するワード線ＷＬと、選択トランジスタＴｒのソース／ドレイン端子のうちＭＴＪ素子ＭＴＪが接続された側とは反対側の端子を共通接続するグラウンド線ＧＮＤとが設けられている。ワード線ＷＬ及びグランド線ＧＮＤは、メモリセルＭＣの各行毎に設けられている。【００３６】
列方向に並ぶメモリセルＭＣには、ＭＴＪ素子ＭＴＪの端子のうち選択トランジスタＴｒが接続された側とは反対側の端子を共通接続するビット線ＢＬが設けられている。ビット線ＢＬは、メモリセルＭＣの各列毎に設けられている。【００３７】
各ビット線ＢＬの一端側には、メモリセルＭＣに隣接して、ダミーセルＤＣがそれぞれ１つずつ設けられている。各ダミーセルＤＣは、１つの選択トランジスタＴｒＤと、これに接続された抵抗素子Ｒとを有している。抵抗素子Ｒは、一定の抵抗値を有する抵抗素子である。【００３８】
行方向に並ぶダミーセルＤＣには、これらダミーセルＤＣに含まれる選択トランジスタＴｒＤのゲート端子を共通接続するワード線ＷＬＤと、選択トランジスタＴｒＤのソース／ドレイン端子のうち抵抗素子Ｒが接続された側とは反対側の端子を共通接続する信号線ＳＩＧＤとが設けられている。抵抗素子Ｒの端子のうち選択トランジスタＴｒＤが接続された側とは反対側の端子は、対応するビット線ＢＬにそれぞれ接続されている。
【００３９】
各ビット線ＢＬの一端は、列選択トランジスタＴｒｃｏｌを介してリファレンス用の定電圧源Ｖｒｅｆに接続されている。ビット線ＢＬの他端は、列選択回路ＳＥＬｃｏｌを介して電圧センスアンプＳＡに接続されている。電圧センスアンプＳＡは、例えば図示するような交差結合型のセンスアンプを用いることができる。【００４０】
メモリセルＭＣに接続されたグラウンド線ＧＮＤの一端は、行選択トランジスタＴｒｒｏｗを介して基準電圧Ｖｓｓに接続されている。基準電圧Ｖｓｓは、例えば接地電位とすることができる。ダミーセルＤＣに接続された信号線ＳＩＧＤは、行選択トランジスタＴｒｒｏｗ，ｄを介して定電圧源Ｖに接続されている。なお、行選択トランジスタＴｒｒｏｗ，Ｔｒｒｏｗ，ｄを一括して、行選択回路ＳＥＬｒｏｗと呼ぶ。【００４１】
次に、本実施形態による磁気メモリ装置の読み出し方法について図１乃至図３を用いて説明する。【００４２】
ここでは、ワード線ＷＬ１、グラウンド線ＧＮＤ１及びビット線ＢＬ１に接続されたメモリセルＭＣ（図１中、点線で囲まれたメモリセル）に記憶された情報を読み出す場合を考える。【００４３】
読み出し対象のメモリセルＭＣに接続されたグラウンド線ＧＮＤ１に対応する行選択トランジスタＴｒｒｏｗ１及びダミーセルＤＣに接続された信号線ＳＩＧＤに対応する行選択トランジスタＴｒｒｏｗ，ｄをオンにし、メモリセルＭＣ及びダミーセルＤＣの選択トランジスタＴｒをオンにすると、図２に示すように、信号線ＳＩＧＤ、ダミーセルＤＣ、ビット線ＢＬ１、メモリセルＭＣ及びグラウンド線ＧＮＤ１が順次接続されてなる直列接続体が構成される。そして、この直列接続体を介して、信号線ＳＩＧＤからグラウンド線ＧＮＤ１に向けて電流が流れる。【００４４】
隣接するビット線ＢＬ２には、リファレンス電圧Ｖｒｅｆが印加される。すなわち、ビット線ＢＬ２の一端に接続された列選択トランジスタＴｒｃｏｌ２（図示せず）をオンにし、定電圧源Ｖｒｅｆをビット線ＢＬ２に接続する。なお、リファレンス用に用いるビット線ＢＬは、ビット線ＢＬ１に隣接したビット線に限らず、任意のビット線を選択することができる。【００４５】
図３は、図２の状態を等価回路に書き換えたものである。ここでは、説明の簡略化のため、各選択トランジスタは無視して考えている。また、信号線ＳＩＧＤに印加される低電圧源の電圧Ｖが８００ｍＶであり、ダミーセルＤＣの抵抗素子Ｒの抵抗値が１０ｋΩであり、メモリセルＭＣのＭＴＪ素子ＭＴＪの高抵抗状態の抵抗値が１５ｋΩであり、低抵抗状態の抵抗値が１０ｋΩであるものと仮定する。【００４６】
ＭＴＪ素子ＭＴＪが高抵抗状態の場合、ダミーセルＤＣの抵抗素子ＲとメモリセルＭＣのＭＴＪ素子ＭＴＪとの接続ノードの電圧、すなわちビット線ＢＬ１の電圧Ｖｓｉｇ，Ｈは、抵抗素子ＲとＭＴＪ素子ＭＴＪとの抵抗分圧により、
Ｖｓｉｇ，Ｈ＝８００ｍＶ×１５ｋΩ／（１０ｋΩ＋１５ｋΩ）＝４８０ｍＶ
となる。【００４７】
ＭＴＪ素子ＭＴＪが低抵抗状態の場合には、ビット線ＢＬ１の電圧Ｖｓｉｇ，Ｌは、抵抗素子ＲとＭＴＪ素子ＭＴＪとの抵抗分圧により、
Ｖｓｉｇ，Ｌ＝８００ｍＶ×１０ｋΩ／（１０ｋΩ＋１５ｋΩ）＝４００ｍＶ
となる。【００４８】
一方、リファレンス側のビット線（／ＢＬ）として用いるビット線ＢＬ２には、電圧Ｖｓｉｇ，Ｌと電圧Ｖｓｉｇ，Ｈとの間の電圧、例えば４４０ｍＶのリファレンス電圧Ｖｒｅｆを印加する。リファレンス電圧Ｖｒｅｆを４４０ｍＶに設定する場合、信号電圧Ｖｓｉｇ，Ｌ及び信号電圧Ｖｓｉｇ，Ｈのそれぞれに対して、約４０ｍＶの電圧マージンを有することとなる。【００４９】
この状態で、信号電圧Ｖｓｉｇが印加されたビット線ＢＬ１及びリファレンス電圧Ｖｒｅｆが印加されたビット線ＢＬ２（／ＢＬ）を列選択回路ＳＥＬｃｏｌにより選択し、電圧センスアンプＳＡに接続する。電圧センスアンプＳＡによりビット線ＢＬ１の信号電圧Ｖｓｉｇとビット線ＢＬ２のリファレンス電圧Ｖｒｅｆとの間の電圧差±４０ｍＶを増幅することにより、ＭＴＪ素子に記憶された情報を読み出すことができる。【００５０】
次に、図１の回路を実現するための具体的なメモリセル構造の一例について図４乃至図６を用いて説明する。【００５１】
シリコン基板１０には、シリコン基板１０表面に複数の活性領域を画定する素子分離膜１２が形成されている。それぞれの活性領域は、Ｘ方向に長い矩形形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。【００５２】
素子分離膜１２が形成されたシリコン基板１０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各活性領域に、それぞれ１本づつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する選択用トランジスタが形成されている。【００５３】
選択用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、活性領域のコンタクト部に形成されたソース／ドレイン領域１６に接続されたコンタクトプラグ２４が埋め込まれている。層間絶縁膜２０上には、Ｙ方向に延在して形成され、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続された複数のグラウンド線２６（ＧＮＤ）が形成されている。【００５４】
グラウンド線２６が形成された層間絶縁膜２０上には、層間絶縁膜２８が形成されている。層間絶縁膜２８には、Ｙ方向に延在する複数の書き込みワード線３８（ＷＷＬ）が埋め込まれている。書き込みワード線３８は、各ワード線ＷＬ上に、それぞれ形成されている。書き込みワード線３８は、図６に示すように、配線溝３０の内壁に沿って形成されたバリアメタルとしてのＴａ膜３２と、磁場を強めるために設けられた透磁率の高いＮｉＦｅ膜３４と、主要な配線部であるＣｕ膜３６とにより構成されている。【００５５】
書き込みワード線３８が埋め込まれた層間絶縁膜２８上には、層間絶縁膜４０が形成されている。層間絶縁膜４０，２８，２０には、ソース／ドレイン領域１８に接続されたコンタクトプラグ４４が埋め込まれている。【００５６】
コンタクトプラグ４４が埋め込まれた層間絶縁膜４０上には、コンタクトプラグ４４を介してソース／ドレイン領域１８に電気的に接続された下部電極層４６が形成されている。下部電極層４６上には、ＭＴＪ素子６２が形成されている。ＭＴＪ素子６２は、活性領域と書き込みワード線３８とが交差する領域に、それぞれ形成されている。ＭＴＪ素子６２は、図６に示すように、ＰｔＭｎ膜よりなる反強磁性層４８と、ＣｏＦｅ膜よりなる強磁性層５０と、Ｒｕよりなる非磁性層５２と、ＣｏＦｅ膜よりなる強磁性層５４と、アルミナ膜よりなるトンネル絶縁膜５６と、ＮｉＦｅ膜よりなる強磁性層５８と、Ｔａ膜よりなるキャップ層６０とにより構成されている。なお、強磁性層５０、非磁性層５２及び強磁性層５４は固定磁化層を構成し、強磁性層５８は自由磁化層を構成している。【００５７】
ＭＴＪ素子６２が形成された領域以外の層間絶縁膜４０上には、層間絶縁膜６４が形成されている。ＭＴＪ素子６２が埋め込まれた層間絶縁膜４０上には、キャップ層６０においてＭＴＪ素子６２に電気的に接続され、Ｘ方向に延在する複数のビット線６４（ＢＬ）が形成されている。【００５８】
ダミーセルＤＣには、メモリセルＭＣと同じセル構造を採用することができる。ＭＴＪ素子は、磁場の印加により自由磁化層の磁化方向を反転して抵抗状態を切り換えることができる素子ではあるが、一方の抵抗状態（例えば低抵抗状態）のままで使用する場合には抵抗素子と考えることができる。したがって、抵抗素子Ｒは、メモリセルのＭＴＪ素子と同じ構成のＭＴＪ素子を用いて構成することができる。抵抗素子ＲをＭＴＪ素子により構成すれば、抵抗素子Ｒを別途形成するための工程を設ける必要はなく、製造方法を簡略化することができる。【００５９】
ダミーセルＤＣの抵抗素子Ｒは、必要な抵抗値に相当する接合面積を形成することによって作成することができる。例えば、面積が０．４×０．８μｍのＭＴＪ素子の低抵抗状態における抵抗値が例えば１０ｋΩ、高抵抗状態における抵抗値が例えば１５ｋΩである場合を考えると、１２．５ｋΩの抵抗素子Ｒを形成するためには、ダミーセルＤＣの抵抗素子Ｒの面積を０．４×０．６４μｍとすればよい。【００６０】
なお、ダミーセルＤＣの抵抗素子Ｒは、必ずしもＭＴＪ素子により構成する必要はない。ポリシリコン抵抗など、ＭＴＪ素子ではない他の抵抗体により構成することもできる。【００６１】
次に、本実施形態による磁気メモリ装置の製造方法について図７乃至図９を用いて説明する。図７乃至図９は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。なお、図７乃至図９は、図４のＡ−Ａ′線断面における工程断面図である。【００６２】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。【００６３】
次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択トランジスタＴｒを形成する（図７（ａ））。なお、選択トランジスタＴｒは、各活性領域にそれぞれ１つずつ形成される。また、ゲート電極１４は紙面垂直方向に延在して形成され、図１及び図４に示すように複数の選択トランジスタＴｒのゲート電極１４を兼ねるワード線ＷＬを構成する。【００６４】
次いで、選択トランジスタＴｒが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２０を形成する。【００６５】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。【００６６】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２２に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ２４を形成する（図７（ｂ））。【００６７】
次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜２０上に導電膜を堆積してパターニングし、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたグラウンド線２６を形成する。なお、グラウンド線２６（ＧＮＤ）は、図１及び図４に示すように、ワード線ＷＬと交差する方向に延在して形成される。【００６８】
次いで、グラウンド線２６が形成された層間絶縁膜２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２８を形成する（図７（ｃ））。【００６９】
次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２８に、書き込みワード線を埋め込むための配線溝３０を形成する（図７（ｄ））。【００７０】
次いで、例えばスパッタ法によりＴａ膜３２及びＮｉＦｅ膜３４を、例えば電解めっき法によりＣｕ膜３６を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝３０内に埋め込まれた書き込みワード線３８を形成する（図６、図８（ａ））。なお、書き込みワード線３８（ＷＷＬ）は、図４に示すように、ワード線ＷＬの延在方向と平行な方向に延在して形成される。【００７１】
次いで、書き込みワード線３８が埋め込まれた層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。【００７２】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４０，２８，２０に、ソース／ドレイン領域１８に達するコンタクトホール４２を形成する。【００７３】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール４２に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ４４を形成する（図８（ｂ））。【００７４】
次いで、例えばスパッタ法により例えば膜厚４０ｎｍのＴａ膜を堆積後、フォトリソグラフィ及びドライエッチングによりこのＴａ膜をパターニングし、コンタクトプラグ４４を介してソース／ドレイン領域１８に電気的に接続された下部電極層４６を形成する（図８（ｃ））。
【００７５】
次いで、例えばスパッタ法により、例えば膜厚１５ｎｍのＰｔＭｎよりなる反強磁性層４８と、例えば膜厚２ｎｍのＣｏＦｅよりなる強磁性層５０と、例えば膜厚０．９ｎｍのＲｕよりなる非磁性層５２と、例えば膜厚３ｎｍのＣｏＦｅよりなる強磁性層５４と、例えば膜厚１．２ｎｍのアルミナよりなるトンネル絶縁膜５６と、例えば膜厚６ｎｍのＮｉＦｅよりなる強磁性層５８と、例えば膜厚３０ｎｍのＴａ膜よりなるキャップ層６０とを形成する。【００７６】
次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層６０、強磁性層５８、トンネル絶縁膜５６、強磁性層５４、非磁性層５２、強磁性層５０、反強磁性層４８をパターニングし、下部電極層４６、コンタクトプラグ４４を介して選択トランジスタＴｒのソース／ドレイン領域１８に電気的に接続されたＭＴＪ素子６２を形成する（図６、図９（ａ））。なお、強磁性層５０、非磁性層５２及び強磁性層５４は固定磁化層を構成し、強磁性層５８は自由磁化層を構成する。【００７７】
次いで、ＭＴＪ素子６２が形成された層間絶縁膜４０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子６２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜６４を形成する（図９（ｂ））。【００７８】
次いで、ＭＴＪ素子６２が埋め込まれた層間絶縁膜６４上に導電膜を堆積してパターニングし、ＭＴＪ素子６２に接続されたビット線６６（ＢＬ）を形成する（図９（ｃ））。ビット線６６は、図１及び図４に示すように、ワード線ＷＬ、書き込みワード線ＷＷＬ及びグラウンド線ＧＮＤと交差する方向に延在して形成される。【００７９】
この後、必要に応じて更に上層に絶縁層や配線層等を形成し、磁気メモリ装置を完成する。【００８０】
このように、本実施形態によれば、各ビット線に、抵抗素子とこれに接続された選択トランジスタとを有するダミーセルを設け、メモリセルの磁気抵抗効果素子とダミーセルの抵抗素子との抵抗比で読み出し電圧を分圧する構成としたので、メモリセルは最小の１個の磁気抵抗効果素子を有するセル構造（例えば１Ｔ−１ＭＴＪ型）により構成することができる。また、読み出し回路は定電圧源と電圧センスアンプとにより構成できるので、周辺回路の面積を小さくすることができる。これにより、磁気メモリ装置の高集積化及び低消費電力化を図ることができる。【００８１】
また、磁気抵抗効果素子として磁気トンネル接合素子を用いることにより、磁気抵抗素子の抵抗変化を大きくとることができる。これにより、電圧センスアンプの動作を高速化することができ、また、読み出し動作の信頼性を向上することができる。【００８２】
また、ダミーセルの抵抗素子を、メモリセルの磁気抵抗効果素子と同じ積層構造の素子とすれば、ダミーセルとメモリセルとを同時に作成できるので、製造工程が簡略化され、ひいては製造コストを削減することができる。更には、ダミーセルの抵抗素子とメモリセルの磁気抵抗効果素子とを同じ面積とすれば、製造時にダミーセルとメモリセルとを区別せずに同じサイズの素子を作ることができるので、これら素子のサイズのばらつきを低減することができる。【００８３】
［第２実施形態］
本発明の第２実施形態による磁気メモリ装置について図１０乃至図１２を用いて説明する。なお、図１乃至図９に示す第１実施形態による磁気メモリ装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【００８４】
図１０は本実施形態による磁気メモリ装置の構造を示す回路図、図１１は読み出し動作のタイミングを示すタイムチャートである。図１２は図１１のタイムチャートに示される電圧の測定ノードを示す図である。【００８５】
はじめに、本実施形態による磁気メモリ装置の構造について図１０を用いて説明する。【００８６】
図１０に示すように、本実施形態による磁気メモリ装置のメモリセルアレイは、図１に示す第１実施形態による磁気メモリ装置と同じである。本実施形態による磁気メモリ装置の主たる特徴は、列選択回路ＳＥＬｃｏｌと電圧センスアンプＳＡとの間に、ビット線ＢＬとの間の接続を制御する接続トランジスタＴｒｃｏｎが設けられていることにある。接続トランジスタＴｒｃｏｎは、列選択回路ＳＥＬｃｏｌに包含するようにしてもよい。【００８７】
次に、本実施形態による磁気メモリ装置の読み出し方法について図１１及び図１２を用いて説明する。【００８８】
読み出し前の状態において、電圧センスアンプＳＡの両信号線（図中、Ａ及びＢ）は、所定の電圧にプリチャージされている。なお、図１１に示すタイムチャートでは、約６８０ｍＶにプリチャージされている。【００８９】
この状態で、読み出し対象のメモリセルＭＣおよびダミーセルＤＣの選択トランジスタＴｒをオンにし、行選択回路ＳＥＬｒｏｗにより対応する行選択トランジスタＴｒｒｏｗ１，Ｔｒｒｏｗ，ｄをオンにする。これにより、ダミーセルＤＣの選択トランジスタＴｒ、抵抗素子Ｒ、ＭＴＪ素子ＭＴＪ及びメモリセルＭＣの選択トランジスタＴｒを介して電流が流れ、ビット線ＢＬ１はＭＴＪ素子ＭＴＪの抵抗状態に応じた電圧となる（図中、Ｃ）。図１１のタイムチャートでは、ＭＴＪ素子ＭＴＪが高抵抗状態の場合を示しており、ビット線ＢＬの電圧は約４８０ｍＶまで昇圧している。【００９０】
また、列選択トランジスタＴｒｃｏｌ２をオンにし、リファレンス側のビット線（／ＢＬ）となるビット線ＢＬ２にリファレンス電圧Ｖｒｅｆを印加する（図中、Ｄ）。図１１のタイムチャートでは、ビット線ＢＬ２の電圧はリファレンス電圧ｒｅｆである約４４０ｍＶまで昇圧している。【００９１】
次いで、接続トランジスタＴｒｃｏｎに駆動電圧Ｖｓｐを印加し（図中、Ｅ）、ビット線ＢＬ及びリファレンス側のビット線（／ＢＬ）を電圧センス回路ＳＡに接続する。これにより、ビット線ＢＬの電圧（図中、Ｃ）と電圧センスアンプＳＡの一方の信号線の電圧（図中、Ａ）とが等しくなり、リファレンス側のビット線（／ＢＬ）の電圧（図中、Ｄ）と電圧センスアンプＳＡの他方の信号線の電圧（図中、Ｂ）とが等しくなる。【００９２】
次いで、接続トランジスタＴｒｃｏｎをオフとし、ビット線ＢＬと電圧センスアンプＳＡとを切り離す。【００９３】
次いで、電圧センスアンプＳＡのＰｃｈトランジスタのゲート電極に電圧／Ｖｓａｅを印加し、続いて電圧センスアンプＳＡのＮｃｈトランジスタのゲート電極に電圧Ｖｓａｅを印加し、電圧センスアンプＳＡを駆動する。これにより、電圧センスアンプの両信号線のうち、電圧が高い方の信号線の電圧が電源電圧Ｖｄｄまで引き上げられ、電圧が低い方の信号線の電圧が接地電位まで引き下げられる。図１１のタイムチャートでは、ビット線ＢＬに接続されていた信号線（図中、Ａ）の電圧が電源電圧Ｖｄｄまで引き上げられ、リファレンス側のビット線（／ＢＬ）に接続されていた信号線（図中、Ｂ）の電圧が接地電位まで引き下げられている。これにより、ビット線ＢＬの電圧とリファレンス側のビット線／ＢＬの電圧との高低を容易に検出することができ、メモリセルに記憶された情報を読み出すことができる。【００９４】
上述した本実施形態による磁気メモリ装置の読み出し動作において、接続トランジスタＴｒｃｏｎは、メモリセルＭＣからの出力信号を正確に電圧センスアンプＳＡに伝えるとともに、ＭＴＪ素子ＭＴＪの破損等を防止する役割を有する。【００９５】
すなわち、電圧センスアンプＳＡを動作する際、接続トランジスタＴｒｃｏｎが無ければ或いは接続トランジスタＴｒｃｏｎがオン状態のままであれば、メモリセルＭＣのＭＴＪ素子にも電源電圧Ｖｄｄが印加されるため、出力信号を誤る虞があるほか、ＭＴＪ素子を破損して信頼性を損なう虞がある。接続トランジスタＴｒｃｏｎを設けて電圧センスアンプの駆動前にメモリセルＭＣとの接続を切り離すことにより、上記不具合を回避することができる。【００９６】
このように、本実施形態によれば、ビット線と電圧センスアンプとの間に、これらの間の接続を制御する接続トランジスタを設けるので、電圧センスの高速化を可能にできるだけでなく、電圧センスアンプ動作時に発生する大電圧によるトンネル絶縁膜破壊からメモリセルのＭＴＪ素子を保護することができる。【００９７】
［第３実施形態］
本発明の第３実施形態による磁気メモリ装置について図１３を用いて説明する。【００９８】
なお、図１乃至図１２に示す第１及び第２実施形態による磁気メモリ装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【００９９】
図１３は本実施形態による磁気メモリ装置の構造を示す回路図である。【０１００】
本実施形態による磁気メモリ装置は、隣接するビット線ＢＬがそれぞれ対をなしており、いわゆる折り返しビット線構造を構成していることに特徴がある。【０１０１】
すなわち、図１３に示すように、対を構成する一方のビット線には奇数本目のワード線ＷＬ１，ＷＬ３，…に対応してメモリセルＭＣが接続され、他方のビット線には偶数本目のワード線ＷＬ２，ＷＬ４，…に対応してメモリセルＭＣが接続されている。ワード線ＷＬＤ２に対応するダミーセルＤＣに接続された信号線ＳＩＧＤ２とワード線ＷＬ１に対応するメモリセルＭＣに接続されたグラウンド線ＧＮＤ１とは、共通化されている。また、偶数本目のワード線ＷＬ２，ＷＬ４，…に対応するメモリセルＭＣに接続されたグラウンド線ＧＮＤと、奇数本目のワード線ＷＬ３，ＷＬ５，…に対応するメモリセルＭＣに接続されたグラウンド線ＧＮＤとは、共通化されている。【０１０２】
この磁気メモリ装置の読み出し動作では、読み出し対象のメモリセルＭＣが接続されるビット線（例えばビット線ＢＬ１）と対をなすビット線（例えばビット線ＢＬ２）を、リファレンス側のビット線（／ＢＬ）として用いる。隣接するビット線対での差動信号を電圧センスアンプＳＡにより読み出す構成とすることにより、メモリ動作の際のノイズに強くすることができる。【０１０３】
このように、本実施形態によれば、隣接するビット線によりいわゆる折り返しビット線構造とするので、各組のビット線と／ビット線との間の同相ノイズをキャンセルすることができる。これにより、メモリ動作の際のノイズ耐性を向上することができる。
【０１０４】
［第４実施形態］
本発明の第４実施形態による磁気メモリ装置について図１４を用いて説明する。なお、図１乃至図１３に示す第１乃至第３実施形態による磁気メモリ装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【０１０５】
図１４は本実施形態による磁気メモリ装置の構造を示す回路図である。【０１０６】
図１４に示すように、本実施形態による磁気メモリ装置のメモリセルアレイは、図１３に示す第３実施形態による磁気メモリ装置と同じである。本実施形態による磁気メモリ装置の主たる特徴は、ビット線対毎に電圧センスアンプＳＡが設けられていることにある。ビット線対毎に電圧センスアンプＳＡを設けることにより列選択回路ＳＥＬｃｏｌは不要となり、ビット線ＢＬと電圧センスアンプＳＡとは接続トランジスタＴｒｃｏｎを介して接続される。なお、図示するような交差結合型の電圧センス回路は小面積に形成できるため、ビット線間隔を広げることなくビット線対毎に設けることができる。【０１０７】
また、ビット線対毎に設けられた電圧センスアンプＳＡは、並列してバースト処理回路に接続されている。これにより、各コラムのデータを同時に読み出して電圧センスアンプＳＡでラッチさせて高速データ転送を行う、いわゆるバーストモードでの高速読み出しを容易に実現することができる。【０１０８】
このように、本実施形態によれば、折り返しビット線構造をなす各組にそれぞれ電圧センスアンプを設けるので、読み出し出力時に高速信号処理（バースト処理）を利用することができる。【０１０９】
［第５実施形態］
本発明の第５実施形態による磁気メモリ装置について図１５を用いて説明する。なお、図１乃至図１４に示す第１乃至第４実施形態による磁気メモリ装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【０１１０】
図１５は本実施形態による磁気メモリ装置の構造を示す回路図、図１６及び図１７は本実施形態による磁気メモリ装置の読み出し方法を示す図である。【０１１１】
本実施形態による磁気メモリ装置は、図１３に示す第３実施形態による磁気メモリ装置において、各ビット線ＢＬにそれぞれ２つずつのダミーセルＤＣを設けたものである。【０１１２】
すなわち、図１５に示すように、対を構成する一方のビット線ＢＬには、奇数本目のワード線ＷＬＤ１，ＷＬＤ３に対応して２つのダミーセルＤＣ１，ＤＣ３が接続され、他方のビット線には、偶数本目のワード線ＷＬＤ２，ＷＬＤ４に対応して２つのダミーセルＤＣ２，ＤＣ４が接続されている。ダミーセルＤＣ２に接続された信号線とダミーセルＤＣ３に接続された信号線とは、共通の信号線ＳＩＧＤ２により構成されている。また、ダミーセルＤＣ４に接続された信号線ＳＩＧＤ３とワード線ＷＬ１に対応するメモリセルＭＣに接続されたグラウンド線ＧＮＤ１とは、共通化されている。【０１１３】
次に、本実施形態による磁気メモリ装置の読み出し方法について図１６及び図１７を用いて説明する。【０１１４】
ここでは、ワード線ＷＬ１、グラウンド線ＧＮＤ１及びビット線ＢＬ１に接続されたメモリセルＭＣに記憶された情報を読み出す場合を考える。【０１１５】
図１６に示すように、ダミーセルＤＣ１の選択トランジスタＴｒＤ１に接続された信号線ＳＩＧＤ１、ダミーセルＤＣ２の選択トランジスタＴｒＤ２に接続された信号線ＳＩＧＤ２に、所定の読み出し電圧を印加する。また、ダミーセルＤＣ４の選択トランジスタＴｒＤ４及びメモリセルの選択トランジスタＴｒ１に接続された信号線ＳＩＧＤ３（グラウンド線ＧＮＤ１と共用）を接地する。【０１１６】
この状態で、メモリセルＭＣの選択トランジスタＴｒ１及びダミーセルＤＣの選択トランジスタＴｒＤ１，ＴｒＤ２，ＴｒＤ４をオンにする。これにより、図１６に示すように、信号線ＳＩＧＤ１、ダミーセルＤＣ１、ビット線ＢＬ１、メモリセルＭＣ及び信号線ＳＩＧＤ３の直列接続体が構成される。また、信号線ＳＩＧＤ２、ダミーセルＤＣ２、ビット線ＢＬ２、ダミーセルＤＣ４及び信号線ＳＩＧＤ３の直列接続体が構成される。そして、これら直列接続体を介して、信号線ＳＩＧＤ１から信号線ＳＩＧＤ３へ向けて、信号線ＳＩＧＤ２から信号線ＳＩＧＤ３へ向けて、それぞれ電流が流れる。
【０１１７】
図１７は、図１６の状態を等価回路に書き換えたものである。ここでは、説明の簡略化のため、各選択トランジスタは無視して考えている。また、信号線ＳＩＧＤ１，ＳＩＧＤ２に印加される低電圧源の電圧Ｖが８００ｍＶであり、抵抗素子Ｒ１，Ｒ２の抵抗値が１０ｋΩであり、抵抗素子Ｒ３，Ｒ４の抵抗値が１２．２２ｋΩであり、メモリセルＭＣのＭＴＪ素子ＭＴＪの高抵抗状態の抵抗値が１５ｋΩであり、低抵抗状態の抵抗値が１０ｋΩであるものと仮定する。【０１１８】
ＭＴＪ素子ＭＴＪが高抵抗状態の場合、ダミーセルＤＣ１の抵抗素子Ｒ１とメモリセルＭＣのＭＴＪ素子ＭＴＪとの接続ノードの電圧、すなわちビット線ＢＬ１の電圧Ｖｓｉｇ，Ｈは、抵抗素子Ｒ１とＭＴＪ素子ＭＴＪとの抵抗分圧により、
Ｖｓｉｇ，Ｈ＝８００ｍＶ×１５ｋΩ／（１０ｋΩ＋１５ｋΩ）＝４８０ｍＶ
となる。【０１１９】
ＭＴＪ素子ＭＴＪが低抵抗状態の場合には、ビット線ＢＬ１の電圧Ｖｓｉｇ，Ｌは、抵抗素子Ｒ１とＭＴＪ素子ＭＴＪとの抵抗分圧により、
Ｖｓｉｇ，Ｌ＝８００ｍＶ×１０ｋΩ／（１０ｋΩ＋１５ｋΩ）＝４００ｍＶ
となる。【０１２０】
一方、リファレンス側のビット線（／ＢＬ）として用いるビット線ＢＬ２の電圧は、ダミーセルＤＣ２の抵抗素子Ｒ２とダミーセルＤＣ４の抵抗素子Ｒ４との接続ノードの電圧となる。すなわち、ビット線ＢＬ２の電圧Ｖｒｅｆは、抵抗素子Ｒ２と抵抗素子Ｒ４との抵抗分圧により、
Ｖｒｅｆ＝８００ｍＶ×１２．２２ｋΩ／（１０ｋΩ＋１２．２２ｋΩ）
＝４４０ｍＶ
となる。【０１２１】
この状態で、ビット線ＢＬ１，ＢＬ２を電圧センスアンプＳＡに接続することにより、ビット線ＢＬ１の信号電圧Ｖｓｉｇとビット線ＢＬ２のリファレンス電圧Ｖｒｅｆとの間の電圧差±４０ｍＶを増幅し、ＭＴＪ素子に記憶された情報を読み出すことができる。【０１２２】
このように、本実施形態によれば、ビット線ＢＬ毎に２つずつのダミーセルを設けるので、１のビット線に連なる２つのダミーセルの抵抗分圧によりリファレンス電圧を生成することができる。【０１２３】
また、一のビット線に連なる２つのダミーセルの抵抗素子の抵抗値を同じにすれば、設計上の簡便さ及び製造プロセス上における容易さを向上することができる。【０１２４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０１２５】
例えば、上記実施形態では、本発明をＭＴＪ素子を用いた磁気メモリ装置に適用した場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を利用した磁気抵抗効果素子を用いた磁気メモリ装置に広く適用することができる。例えば、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いた磁気メモリ装置や、スピン注入型のトンネル磁気抵抗素子を用いた磁気メモリ装置にも適用可能である。【０１２６】
また、上記第５実施形態では、第３実施形態による磁気メモリ装置において各ビット線にダミーセルを２つずつ設けてリファレンス電圧を生成したが、他の実施形態による磁気メモリ装置においても、各ビット線にダミーセルを２つずつ設けるようにしてもよい。
【産業上の利用可能性】
【０１２７】
本発明による磁気メモリ装置及びその読み出し方法は、メモリセル面積及び周辺回路面積の縮小並びに消費電力の低減を可能とするものであり、磁性層の磁化方向に基づく抵抗変化を利用した磁気メモリ装置の高集積化及び低消費電力化を図るために有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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