(57)【特許請求の範囲】
【請求項１】
炭化珪素よりなる第１導電型の低抵抗な半導体基板（１）と、
前記半導体基板の上に形成され該半導体基板よりも高抵抗な第１の半導体層（２）と、
前記第１の半導体層の表層部に形成された第２導電型のベース領域（３）を含むと共に該ベース領域の上に設けられたゲート電極層（８）に電圧を印加することによって電流のスイッチング動作を行うＦＥＴをユニットセルとし、該ユニットセルを複数個有してなるセル領域と、
前記セル領域の外周部において該セル領域から所定間隔離間して該セル領域を囲むように形成された複数の第２導電型のウェル領域（２１）と、
前記ゲート電極層と電気的に接続されたゲート電極（２４）と、
前記ベース領域と電気的に接続されたソース電極（１０）と、
前記半導体基板の裏面側と電気的に接続されたドレイン電極（１１）とを備え、
前記複数のウェル領域のうち最外周に位置する最外周ウェル領域（２１ａ）は、接合深さが深く形成されている領域と、該接合深さが深く形成されている領域よりも接合深さが浅くされた領域とを有し、前記深さが深く形成されている領域は第２導電型不純物の熱拡散によって前記接合深さが浅くされた領域よりも接合深さが深くされ、前記深さが深く形成されている領域よりも前記接合深さが浅くされた領域の方が高濃度になっていると共に、前記接合深さが浅くされた領域に不活性イオン種が注入されていることで、前記深さが深く形成されている領域からの前記第２導電型不純物の熱拡散が抑制されており、さらに、該最外周ウェル領域における前記接合深さが深く形成されている領域が、前記複数のウェル領域のうち該最外周ウェル領域よりも前記セル領域側に位置するものよりも接合深さが深く形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素よりなる第１導電型の低抵抗な半導体基板（１）と、
前記半導体基板の上に形成され該半導体基板よりも高抵抗な第１の半導体層（２）と、
前記第１の半導体層の表層部に形成され、該第１の半導体層とショットキー接触を成すショットキー電極と、前記ショットキー電極の外周部において、該ショットキー電極を囲むように形成された複数の第２導電型のウェル領域（２１）と、
前記半導体基板の裏面側と電気的に接続されたカソード電極（３２）とを備え、
前記複数のウェル領域のうち最外周に位置する最外周ウェル領域（２１ａ）は、
接合深さが深く形成されている領域と、該接合深さが深く形成されている領域よりも接合深さが浅くされた領域とを有し、前記深さが深く形成されている領域は第２導電型不純物の熱拡散によって前記接合深さが浅くされた領域よりも接合深さが深くされ、前記深さが深く形成されている領域よりも前記接合深さが浅くされた領域の方が高濃度になっていると共に、前記接合深さが浅くされた領域に不活性イオン種が注入されていることで、前記深さが深く形成されている領域からの前記第２導電型不純物の熱拡散が抑制されており、さらに、該最外周ウェル領域における前記接合深さが深く形成されている領域が、前記複数のウェル領域のうち該最外周ウェル領域よりも前記セル領域側に位置するものよりも接合深さが深く形成されていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記最外周ウェル領域のうち、前記接合深さが深くなっている領域は、前記複数のウェル領域のうち該最外周ウェル領域よりも前記セル領域側に位置するものよりも不純物濃度が薄くなっていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
前記最外周ウェル領域は、該最外周ウェル領域の内周側よりも外周側の方が接合深さが深く形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記複数のウェル領域のうち、前記最外周ウェル領域は他のウェル領域よりも幅広に構成され、該最外周ウェル領域の幅広にされた部分が前記接合深さの深くされた領域を構成していることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記複数のウェル領域それぞれの間隔が等しくされており、該間隔が２μｍ〜３μｍとなっていることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記最外周ウェル領域は、該最外周ウェル領域の外周側よりも内周側の方が接合深さが深く形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記最外周ウェル領域は、前記接合深さが深くされた内周側が、該最外周ウェル領域よりも１つ内周に位置する前記ウェル領域の方向に張り出すように形成されて、該内周に位置する前記ウェル領域に接触していることを特徴とする請求項７に記載の炭化珪素半導体装置。
【請求項９】
前記最外周ウェル領域は、該最外周ウェル領域の外周側若しくは内周側のいずれかにおいて、部分的に接合深さが深く形成されていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項１０】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する半導体層形成工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型の複数個のベース領域（３）を形成するベース領域形成工程と、
前記ベース領域を囲むように、ガードリングを構成する第２導電型のウェル領域（２１）を少なくとも１つ形成するウェル領域形成工程と、
前記ベース領域内の表層部の所定領域に、該ベース領域よりも接合深さの浅い第１導電型のソース領域（４）を形成するソース領域形成工程と、
前記ソース領域と前記半導体層との間における前記ベース領域の上にゲート電極層（８）を形成するゲート電極層形成工程と、
前記ベース領域及び前記ソース領域に接するソース電極（１０）を形成するソース電極形成工程とを有し、
前記ウェル領域形成工程では、前記少なくとも１つのウェル領域のうち最外周に位置する最外周ウェル領域（２１ａ）を、接合深さが深い領域と該接合深さが深い領域よりも接合深さが浅い領域とで形成する工程を含み、
前記ウェル領域形成工程は、
前記接合深さが浅い領域において、不活性なイオン種をイオン注入する不活性イオン種注入工程と、
前記接合深さが浅い領域及び前記接合深さが深い領域に、第２導電型不純物をイオン注入する第２導電型不純物注入工程と、
前記不活性イオン種注入工程および前記第２導電型不純物注入工程の後に、熱処理を行い、注入された前記第２導電型不純物を活性化させる活性化工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１１】
前記ベース領域形成工程と前記ウェル領域形成工程とは同時に行われ、
前記ベース領域上及び前記接合深さが深い領域を除く前記ウェル領域上が開口する第１のマスク（６１）を配置したのち、不活性なイオン種をイオン注入する不活性イオン種注入工程と、
前記ベース領域上及び前記接合深さが深い領域を含む前記ウェル領域上が開口する第２のマスク（６２）を配置したのち、第２導電型不純物のイオン注入を行う第２導電型不純物注入工程と、
前記不活性イオン種注入工程および前記第２導電型不純物注入工程の後に、熱処理を行い、注入された前記第２導電型不純物を活性化させる活性化工程とを含んでいることを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記第２導電型不純物注入工程における第２のマスクは、前記不活性イオン種注入工程における第１のマスクの開口部を前記接合深さが深い領域上まで広げたものであることを特徴とする請求項１１に記載の炭化珪素半導体装置の製造方法。
【請求項１３】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する半導体層形成工程と、
前記半導体層の表層部の所定領域に、該半導体層とショットキー接続を成すショットキー電極を形成するショットキー電極形成工程と、
前記ショットキー電極を囲むように、ガードリングを構成する第２導電型のウェル領域（２１）を少なくとも１つ形成するウェル領域形成工程と、を有し、
前記ウェル領域形成工程では、前記少なくとも１つのウェル領域のうち最外周に位置する最外周ウェル領域（２１ａ）を、接合深さが深い領域と該接合深さが深い領域よりも接合深さが浅い領域とで形成する工程を含み、
前記ウェル領域形成工程は、
前記接合深さが浅い領域において、不活性なイオン種をイオン注入する不活性イオン種注入工程と、
前記接合深さが浅い領域及び前記接合深さが深い領域に、第２導電型不純物をイオン注入する第２導電型不純物注入工程と、
前記不活性イオン種注入工程および前記第２導電型不純物注入工程の後に、熱処理を行い、注入された前記第２導電型不純物を活性化させる活性化工程とを含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１４】
前記第２導電型不純物注入工程では、第２導電型不純物としてＢ（ボロン）を用いることを特徴とする請求項１０乃至１３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記不活性イオン種注入工程では、不活性なイオン種としてＣ（炭素）を用いることを特徴とする請求項１０乃至１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴ及び大電力用のショットキーダイオードに関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴを形成したセル領域の電界を偏りなく弱くするためのガードリング構造が特開平８−１６７７１３号公報に示されている。このガードリング構造を採用した半導体装置を図１２に示す。
【０００３】
この図１２に示される従来の半導体装置では、シリコン（Ｓｉ）を用いた場合においてガードリング構造を採用している。図１２に示すように、ｎ- 型エピタキシャル層１０２の表層部には、ｐ型ベース領域１０３が形成されており、このベース領域１０３の表層部にはｎ+ 型ソース領域１０４が形成されている。そして、ｎ+ 型ソース領域１０４及びｎ- 型エピタキシャル層１０２の間におけるベース領域１０３の表層部をチャネル領域としてドレイン電流のスイッチングを行うＭＯＳＦＥＴをユニットセルとしている。
【０００４】
このようなユニットセルが複数形成されたセル領域の外周部領域には、セル領域から所定間隔離間してｐ型ウェル領域１０５が形成されている。このｐ型ウェル領域１０５がガードリングである。このｐ型ウェル層１０５は、セル領域を囲むようにリング状に形成されており、電界が偏りなくセル領域から外側へ延びるようにすることで、電界集中を緩和して所定の耐圧を持たせる役割を果たしている。
【０００５】
【発明が解決しようとする課題】
上記構成のガードリングによって所望の耐圧を得るためには、その所望の耐圧に応じたリング数以上にｐ型ウェル領域１０５を形成する必要がある。
【０００６】
しかしながら、リング数が多ければ多いほど、隣接するｐ型ウェル領域１０５の間の間隔を狭める必要性が生じる。特に、炭化珪素を用いる場合には、臨界電界強度がシリコンと比べて１桁高い特徴に基づいてシリコンよりも低オン抵抗化を図りたいという要望より、不純物濃度をシリコンよりも２桁高くしてドリフト層を形成しており、逆バイアス電圧が印加された場合に空乏層が伸びなくなってしまうため、ガードリング間の間隔を狭くしなければならない。
【０００７】
図１３に、所望の耐圧が得られるリング数に対するガードリング間の間隔（ｐ型ウェル領域１０５の間隔）の適正値を示す。この図に示すように、リング数の増加に伴って上記間隔が狭まり、例えばリング数が５になれば間隔が１μｍ以下となってしまう。このような狭い間隔でｐ型ウェル領域１０５を形成するためのマスク寸法を設計することは困難であり、マスクそのものを安定に形成することができない。例えば、ｐ型ウェル領域１０５の形成予定領域上においてマスクに開口部を形成することになるが、隣接するｐ型ウェル領域１０５同士の間隔が狭いために隣接する開口部が繋がってしまい、ｐ型ウェル領域１０５同士が接触した状態で形成されてしまう。
【０００８】
本発明は上記問題に鑑みてなされ、ガードリングのリング数が少なくしても高耐圧が得られるガードリング構造を備えた炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
【００１０】
請求項１乃至９に記載の発明においては、接合深さが深く形成されている領域と、該接合深さが深く形成されている領域よりも接合深さが浅くされた領域とを有し、深さが深く形成されている領域は第２導電型不純物の熱拡散によって接合深さが浅くされた領域よりも接合深さが深くされ、深さが深く形成されている領域よりも接合深さが浅くされた領域の方が高濃度になっていると共に、接合深さが浅くされた領域に不活性イオン種が注入されていることで、深さが深く形成されている領域からの第２導電型不純物の熱拡散が抑制されており、さらに、該最外周ウェル領域における接合深さが深く形成されている領域が、複数のウェル領域（２１）のうち最外周に位置する最外周ウェル領域（２１ａ）は、複数のウェル領域のうち該最外周ウェル領域よりもセル領域側に位置するものよりも接合深さが深く形成されていることを特徴としている。
【００１１】
このように、最外周ウェル領域に接合深さが深く形成された領域を設けることにより、最外周部の電界を緩和することができ、リング数が少なくても高耐圧が得られる。従って、所望の耐圧を得るためのリング数が減少でき、各ウェル領域間の間隔を広く取ることができるため、ウェル領域形成用のマスクを安定して形成することができ、ウェル領域同士が接触してしまう等の不具合を防止することができる。例えば、請求項６に示すように、各ウェル領域間の間隔が２〜３μｍとなるようにできる。
【００１２】
請求項３に記載の発明においては、最外周ウェル領域のうち、接合深さが深くなっている領域は、他のウェル領域よりも不純物濃度が薄くなっていることを特徴としている。
【００１３】
このように、最外周ウェル領域のうち、接合深さが深くなっている領域を低濃度で構成することにより、最外周ウェル領域と半導体層とが傾斜接合となるようにできるため、より高耐圧にすることができる。
【００１４】
なお、請求項４に示すように、該最外周ウェル領域の内周側よりも外周側の方を接合深さが深くなるようにしてもよく、請求項７に示すように最外周ウェル領域の外周側よりも内周側の方を接合深さが深くなるようにしてもよい。また、最外周ウェル領域は、該最外周ウェル領域の外周方向に向かうにつれて順に接合深さが深くなるようにしてもよい。
【００１５】
また、請求項５に示すように、複数のウェル領域のうち、最外周ウェル領域を他のウェル領域よりも幅広に構成し、該最外周ウェル領域の幅広にされた部分の接合深さを深くしてもよい。
【００１６】
請求項１０乃至１５に記載の発明は、請求項１乃至９に記載の炭化珪素半導体装置の製造方法に相当する。
【００１７】
請求項１０に記載の発明においては、接合深さを浅くする領域において、不活性なイオン種（例えば、Ｃ（炭素））のイオン注入を行う工程と、接合深さを浅くする領域及び接合深さを深くする領域に、第２導電型不純物をイオン注入する工程と、熱処理を行い、注入された第２導電型不純物を活性化させる工程とを含んでいることを特徴としている。
【００１８】
このように、最外周ウェル領域の接合深さを浅くする領域に不活性なイオン種を注入しておくことにより、不活性なイオン種が炭素サイトの空孔に入り込み、半導体層の結晶欠陥を補修することができる。このため、不活性なイオン種が注入された部分については第２導電型不純物が熱拡散しにくくなって接合深さが浅く形成され、不活性なイオン種が注入されていない部分については第２導電型不純物が熱拡散し易くなって接合深さが深く形成される。
【００１９】
請求項１１に記載の発明においては、請求項１０に記載の発明の効果に加えて、ベース領域形成工程とウェル領域形成工程とは同時に行われ、ベース領域上及び接合深さが深い領域を除くウェル領域上が開口する第１のマスク（６１）を配置したのち、不活性なイオン種のイオン注入を行う工程と、ベース領域上及び接合深さが深い領域を含むウェル領域上が開口する第２のマスク（６２）を配置したのち、第２導電型不純物をイオン注入する工程と、熱処理を行い、注入された第２導電型不純物を活性化させる工程とを含んでいることを特徴としている。
【００２０】
このように、ベース領域とウェル領域を同時に形成することができる。そして、ガードリングを構成する各ウェル領域とベース領域とに不活性なイオン種をイオン注入しておくことによって、格子欠陥（Ｃ空孔）を補修することができ、第２導電型不純物の熱拡散を抑制できるため、各ウェル領域の間の間隔等が熱拡散によってほとんど縮まることがなく、各間隔を正確に規定することができる。
【００２１】
なお、請求項１２に示すように、第２導電型不純物注入工程における第２のマスクは、不活性イオン種注入工程における第１のマスクの開口部を接合深さが深い領域上まで広げたものとすることができる。
【００２２】
さらに、接合深さが深い部分以外は同じマスクを用いているため、マスクずれがなく正確に第２導電型不純物と不活性なイオン種を重ねることができ、接合深さが深い部分以外は第２導電型不純物の熱拡散を抑制することができる。
【００２３】
請求項１５に記載の発明によれば、不活性なイオン種としてＣ（炭素）を用いている。格子欠陥（Ｃ空孔）はＣ元素と同等の大きさであるため、Ｃが最も入り込みやすい。このため、格子欠陥（Ｃ空孔）を注入したＣにより埋めることにより、他の不活性なイオン種に比べて容易に補修することができる。これにより、例えば、格子欠陥補修に必要とされるイオン種の注入量を他の元素で行う場合よりも減らすことができる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図１に示す。この図に基づき縦型パワーＭＯＳＦＥＴの説明を行う。
【００２６】
縦型パワーＭＯＳＦＥＴは、炭化珪素からなるｎ+ 型基板１及びこの上に成長させたｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型エピ層という）２を基板とし、この基板にセル領域及びこのセル領域を囲む外周部領域を形成した構成となっている。
【００２７】
セル領域は、複数のＭＯＳＦＥＴで構成されている。本実施形態では、ＭＯＳＦＥＴとして、プレーナ型ＭＯＳＦＥＴを採用している。
【００２８】
セル領域におけるｎ- 型エピ層２の表層部には、炭化珪素からなる所定深さを有するｐ+ 型ベース領域３が複数離間して形成されている。このうち、セル領域の最も外周に位置するｐ+ 型ベース領域３ａ（以下、引き抜き用ベース領域３ａという）は、キャリア（正孔）引き抜き用のセルとして働くものであり、それより内周側に位置するものはＭＯＳＦＥＴとして働くものである。
【００２９】
ｐ+ 型ベース領域３のうちＭＯＳＦＥＴとして働くものには、表層部の所定領域に、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。
【００３０】
さらに、ｐ+ 型ベース領域３の上面およびｎ+ 型ソース領域４の上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンからなるゲート電極層８が形成されており、このゲート電極層８はＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ+ 型ベース領域３と接している。また、ｎ+ 型基板１の裏面には、ドレイン電極１１が形成されている。
【００３１】
一方、外周部領域は、ｎ- 型エピ層２の表層部においてセル領域を囲むように形成された接合用ｐ+ 型層２０と、ｎ- 型エピ層２の表層部において接合用ｐ+ 型層２０を数周囲むように形成された複数のｐ+ 型ウェル領域２１とを備えて構成されている。
【００３２】
接合用ｐ+ 型領域２０は、引き抜き用ベース領域３ａから外側に所定長さ有して延設されており、図１とは別断面でソース電極１０と電気的に接続されている。この接合用ｐ+ 型領域２０の上には、厚肉形成された絶縁膜２３を介してゲート電極層８が形成されている。そして、このゲート電極層８が絶縁膜９を介してゲート電極２４と電気的に接続されている。
【００３３】
ｐ+ 型ウェル領域２１はガードリングを構成するものであり、接合用ｐ+ 型領域２０から所定間隔Ｄおきに複数個形成されている。そして、ｐ+ 型ウェル領域２１のうち、最も外周に位置するもの（以下、最外周ｐ+ 型ウェル領域という）２１ａは、それより内周に位置するｐ+ 型ウェル領域２１よりも幅広に構成されていると共に、外周側が内周側よりも接合深さが深くされた段付き形状で構成されている。この最外周ｐ+ 型ウェル領域２１ａは、外周側の接合深さが深い部分の方が内周側の浅い部分よりも低濃度となっている。
【００３４】
例えば、最外周ｐ+ 型ウェル領域２１ａの外周側の幅Ｗｘは、１〜７μｍにされている。また、最外周ｐ+ 型ウェル領域２１ａの内周側は、不純物濃度が１×１０17〜５×１０18ｃｍ-3で、接合深さが０．５〜３．０μｍ程度とされており、外周側は、不純物濃度が５×１０15〜５×１０17ｃｍ-3で、接合深さＨｘが１．０〜３μｍ程度とされている。
【００３５】
なお、各ｐ+ 型ウェル領域２１の間隔Ｄは、最外周ｐ+ 型ウェル領域２１ａの外周側の幅Ｗｘや不純物濃度によって決定されるが、２〜３μｍ程度で収まる。
【００３６】
また、接合用ｐ+ 型層２０及びｐ+ 型ウェル領域２１のうち最外周ｐ+ 型ウェル領域２１ａの外周側を除いた部分、及びｐ+ 型ベース領域３は、同じ深さ、同じ不純物濃度（例えば、１×１０17〜５×１０18ｃｍ-3の不純物濃度）で形成されていると共に、これらの領域には不活性なイオン種が注入された状態となっている。
【００３７】
このように構成されたＭＯＳＦＥＴにおいては、ガードリングを構成するｐ+ 型ウェル領域２１のうちの最外周ｐ+ 型ウェル領域２１ａの外周側を接合深さが深くなるようにし、ｎ-型エピ層２の下方側に延設することにより、以下の効果が得られる。
【００３８】
図２に、図１に示す縦型パワーＭＯＳＦＥＴの耐圧を調べた結果を示す。この図に示される等電位線からも分かるように、最外周ｐ+ 型ウェル領域２１ａの外周側を層厚にしているため、等電位線が一旦、ｎ-型エピ層２の下方側に下げられたのち、最外周ｐ+ 型ウェル領域２１よりも外周側において終端されている。このため、等電位線が終端する領域が局所的に偏らず広範囲に広がるため、電界集中が緩和され、高耐圧とすることができる。
【００３９】
また、本実施形態では、最外周ｐ+ 型ウェル領域２１ａの外周側が内周側よりも不純物濃度が薄くなるようにしている。このため、最外周ｐ+ 型ウェル領域２１ａとｎ-型エピ層２とが傾斜型接合、つまり、不純物濃度がなだらかに変化する接合となっているため、不純物濃度が急激に変化する階段型接合と比べて、高耐圧とすることが可能となる。
【００４０】
このように、ガードリングのリング数が少なくても所望の耐圧を得ることができるため、ガードリング構造の各リング間における間隔を狭めなくても済み、ガードリング構造形成用のマスクを安定して形成することができる。また、リング数を少なくできる分、装置の微細化を進めることができる。
【００４１】
また、このような構造によって高耐圧を図ることができるため、通常、ガードリングの最外周位置からセル領域の外周に向かって延設されるフィールドプレートを無くしても、フィールドプレートと同様の効果を得ることができる。なお、フィールドプレートとは、最外周ｐ+ 型ウェル領域２１ａに接するように、かつ最外周ｐ+ 型ウェル領域２１ａからセル領域の外側に向かって延設されるものである。
【００４２】
参考として、上記したガードリング構造を採用した本実施形態におけるＭＯＳＦＥＴの耐圧と、従来のガードリング構造を採用したＭＯＳＦＥＴの耐圧とを調べた実験結果を図３に示す。
【００４３】
この図は、本実施形態においてリング数を３とした時において、最外周ｐ+ 型ウェル領域２１ａの外周側の幅Ｗｘを１〜７μｍの間で１μｍ間隔で変位させた場合の耐圧を調べたものである。また、図中に比較例として従来のＭＯＳＦＥＴにおいてリング数を１〜４とした場合の耐圧も示してある。
【００４４】
この図に示されるように、本実施形態におけるガードリング構造を採用した場合には、従来のガードリング構造を採用した場合と比べて、リング数に対する耐圧が向上している。そして、本実施形態のガードリング構造を採用することにより、例えばリング数を３とした場合であっても、従来のガードリング構造でリング数を４若しくはそれ以上としたときの耐圧を得ることが可能である。
【００４５】
次に、図１に示される縦型パワーＭＯＳＦＥＴの製造工程について、図４〜図６に基づいて説明する。
【００４６】
〔図４（ａ）に示す工程〕
まず、低抵抗のｎ+ 型炭化珪素半導体基板１を用意し、このｎ+ 型基板１上に高抵抗のｎ- 型エピ層２をエピタキシャル成長させる。
【００４７】
〔図４（ｂ）に示す工程〕
ｐ+ 型ベース領域３、接合用ｐ+ 型層２０、及び最外周ｐ+ 型ウェル領域２１ａの外周側を除いた各ｐ+ 型ウェル領域２１の上部が開口するマスク材６１を用いて、Ｃ（炭素）のイオン注入を行う。これにより、炭素サイトの空孔にＣが入り込み、空孔がほぼ無くなって、ｎ- 型エピ層２に形成されていた結晶欠陥が補修される。
【００４８】
〔図４（ｃ）に示す工程〕
続いて、最外周ｐ+ 型ウェル領域２１ａの外周側の上部において開口するように、マスク材６１の開口部を広げ、マスク材６２とする。このとき、マスク材６２は、ｐ+ 型ベース領域３、接合用ｐ+ 型層２０、及び各ｐ+ 型ウェル領域２１の上部が開口した状態となる。
【００４９】
そして、マスク材６２を用いて、Ｂ（ボロン）のイオン注入を行う。これにより、ｐ+ 型ベース領域３、接合用ｐ+ 型層２０、及び最外周ｐ+ 型ウェル領域２１ａの外周側を除いた各ｐ+ 型ウェル領域２１については、Ｃに重ねてＢが注入された状態となり、最外周ｐ+ 型ウェル領域２１ａの外周側においてはＢのみが注入された状態となる。
【００５０】
なお、これらＣとＢのイオン注入条件は、接合深さが同等となるようにしており、またドーズ量はＣがＢの例えば１０倍程度としている。例えば、Ｂは３０〜４００ｋｅＶの多段注入、総ドーズ量を約８．０×１０14ｃｍ-2とし、不純物濃度１×１０19ｃｍ-3、深さ０．７μｍの矩形プロファイルを形成し、Ｃは３０〜４００ｋｅＶの多段注入、総ドーズ量を約８×１０15ｃｍ-2とし、不純物濃度１×１０20ｃｍ-3、深さ０．７μｍの矩形プロファイルを形成する。
【００５１】
また、このとき、ガードリング構造を構成する各ｐ+ 型ウェル領域２１は、上述した構造で構成されるため、各ｐ- 型ウェル領域２１の間隔を比較的広い２〜３μｍとすることができる。このため、マスクを開口させる時のエッチング量のバラツキを考慮してｐ+ 型ウェル領域２１の間隔を設定することができる。
【００５２】
〔図５（ａ）に示す工程〕
熱処理を施し、注入されたＢを活性化させる。このとき、上述したように、ＣにＢが重ねて注入されている領域については、Ｃによって結晶欠陥が補修されていることから、Ｂの熱拡散量が非常に少なくほぼ注入された位置で活性化される。このため、ｐ+ 型ベース領域３、接合用ｐ+ 型層２０、及び最外周ｐ+ 型ウェル領域２１ａの外周側を除いた各ｐ+ 型ウェル領域２１においては、Ｂが注入されたときの形状で構成され、高濃度で形成される。一方、Ｂのみが注入された領域においては、Ｂの熱拡散量が大きく、全体的に広がった状態で活性化される。ただし、結晶欠陥が補修された領域方向にはＢの熱拡散が抑制されるため、最外周ｐ+ 型ウェル領域２１ａの内周方向にはＢがあまり拡散せず、最外周ｐ+ 型ウェル領域２１ａの外周方向及び深さ方向に拡散する。このため、最外周ｐ+ 型ウェル領域２１ａの外周側においては、その内周側よりも接合深さが深く、低濃度で形成される。
【００５３】
〔図５（ｂ）に示す工程〕
ｎ型不純物をイオン注入し、ｐ+ 型ベース領域３上の所定領域にｎ+ 型ソース領域４と、外周部領域の所定領域にコンタクト用のｎ+ 型層４０を形成する。
【００５４】
続いて、フォトリソグラフィ工程を経て、接合用ｐ- 型領域２０上に所定膜厚の酸化膜（ＳｉＯ2 ）２３を形成する。
【００５５】
〔図５（ｃ）に示す工程〕
熱酸化によってウェハ全面に熱酸化膜７を形成する。この熱酸化膜７がゲート酸化膜を構成する。そして、ポリシリコン等を堆積したのち、パターニングしてゲート電極層８を形成する。
【００５６】
〔図６に示す工程〕
ゲート絶縁膜７上を含むウェハ上に層間絶縁膜９を形成する。
【００５７】
この後、層間絶縁膜９にコンタクトホールを形成したのち、アルミ配線をパターニングし、ゲート電極２４、ソース電極１０、及びフィールドプレートを構成する電極２２を形成する。そして、ゲート電極２４、ソース電極１０、及び電極２２上にパッシベーション膜１３を形成し、さらにｎ+ 型炭化珪素半導体基板１の裏面側にドレイン電極１１を形成して、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５８】
（他の実施形態）
上記実施形態では、最外周ｐ+ 型ウェル領域２１ａの内周側は、他のｐ+ 型ウェル領域２１と同様に構成し、外周側において低濃度にすると共に接合深さを深くしているが、図７〜図１０に示すような構成を採用してもよい。
【００５９】
図７では、最外周ｐ+ 型ウェル領域２１ａを全体的に低濃度にすると共に接合深さを深くした場合を示している。この場合、最外周ｐ+ 型ウェル領域２１ａにはＣのイオン注入を施さず、熱拡散しやすいようにしておくようにすればよい。なお、最外周ｐ+ 型ウェル領域２１ａとその１つ内側に位置するｐ+ 型ウェル領域２１の間をＢの熱拡散量を見込んだ間隔としておけば、最外周ｐ+ 型ウェル領域２１ａにおけるＢが熱拡散しても、各ｐ+ 型ウェル領域２１の間隔が一定となるようにできる。
【００６０】
また、図８では、最外周ｐ+ 型ウェル領域２１ａの外周方向に向かうにつれて順に、最外周ｐ+ 型ウェル領域２１ａの接合深さが段階的に深くなるようにすると共に、段階式に順に低濃度となるようにした場合を示している。例えば、最外周ｐ+ 型ウェル領域２１ａの内周側に位置する領域Ａを接合深さ０．５〜３．０μｍ程度、ドーピング濃度１×１０17〜５×１０18ｃｍ-3程度とし、領域Ａより外周側に位置する領域Ｂを接合深さ１〜３．０μｍ程度、ドーピング濃度１×１０16〜１×１０18ｃｍ-3程度とし、領域Ｂより外周側に位置する領域Ｃを接合深さ１。５〜３μｍ程度、ドーピング濃度５×１０15〜５×１０17ｃｍ-3程度に選択できる。
【００６１】
また、図９では、最外周ｐ+ 型ウェル領域２１ａの内周側を接合深さが深くなるようにすると共に低濃度とした場合を示している。この場合、最外周ｐ+ 型ウェル領域２１ａの内周側にはＣのイオン注入を施さず、外周側にＣのイオン注入を施すことで、内周側においてＢが熱拡散しやすいようにしておくようにすればよい。なお、最外周ｐ+ 型ウェル領域２１ａとその１つ内側に位置するｐ+ 型ウェル領域２１の間をＢの熱拡散量を見込んだ間隔としておけば、最外周ｐ+ 型ウェル領域２１ａにおけるＢが熱拡散しても、各ｐ+ 型ウェル領域２１の間隔が一定となるようにできる。
【００６２】
また、図１０では、最外周ｐ+ 型ウェル領域２１ａの内周側を接合深さが深く低濃度として構成すると共に、最外周ｐ+ 型ウェル領域２１ａの内周方向に張り出させて、最外周ｐ+ 型ウェル領域２１ａの１つ内側に位置するｐ+ 型ウェル領域２１に接するようにした場合を示している。この場合、図９に示した場合に対して最外周ｐ+ 型ウェル領域２１ａ及びその１つ内側に位置するｐ+ 型ウェル領域２１が繋がるようにマスク開口部を構成すればよい。
【００６３】
上記実施形態では、縦型パワーＭＯＳＦＥＴにガードリング構造を採用した場合に限定して説明したが、これに限定されるものではなく、ガードリング構造を有するデバイスに適用できることは言うまでもない。例えば、ショットキーダイオードを囲むガードリング構造に適用してもよい。この適用例を図１１に示す。
【００６４】
図１１に示すように、セル領域には、ｎ+型基板１の上にｎ-型エピ層２が形成されていると共に、ｎ-型エピ層２の表面にショットキー接続されたショットキー電極３１が配置され、さらにｎ+型基板１の裏面にカソード電極３２が形成されて構成されたショットキーダイオードが備えられている。
【００６５】
このように、セル領域にショットキーダイオードが形成される場合においても、上記各実施形態におけるガードリング構造を採用することができる。なお、この場合、配線電極１０がｐ+型層２０とオーミック電極３３にてオーミック接続される。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】図１に示すＭＯＳＦＥＴの耐圧を調べた結果を示す図である。
【図３】図１に示すＭＯＳＦＥＴと従来のＭＯＳＦＥＴとのリング数に対する耐圧を調べた結果を示す図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続くＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くＭＯＳＦＥＴの製造工程を示す図である。
【図７】他の実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図８】他の実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図９】他の実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図１０】他の実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図１１】他の実施形態におけるショットキーダイオードを説明するための断面図である。
【図１２】従来におけるガードリング構造を採用したＭＯＳＦＥＴの断面図である。
【図１３】図１２におけるガードリング構造のリング数に対する各ガードリングの適正間隔を示した図である。
【符号の説明】
１…ｎ+ 型基板、２…ｎ- 型エピ層、３…ｐ+ 型ベース領域、
４…ｎ+ 型ソース領域、７…ゲート絶縁膜、８…ゲート電極層、９…絶縁膜、
１０…ソース電極、１１…ドレイン電極、２０…接合用ｐ+ 型領域、
２１…ｐ+ 型ウェル領域、２１ａ…最外周ｐ+ 型ウェル領域、２２…電極、
２４…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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