(57)【特許請求の範囲】
【請求項１】
しきい電圧もしくはしきい電流が外部から電気的に制御可能な３端子スイッチ素子多数個を、一次元的に配列し、
前記スイッチの一方の端子を、負荷抵抗を介して電源ラインに接続し、
隣接する前記スイッチ素子のしきい電圧もしくはしきい電流を制御する制御電極を、結合抵抗にて互いに接続し、
前記一次元的に配列された各スイッチ素子の残りの２端子のうちの一方に、外部からｎ相（ｎは３以上の整数）のクロックパルスラインを、それぞれｎ素子毎に順繰りに接続し、
ある相のクロックパルスにより、あるスイッチ素子がオンしているとき、そのスイッチ素子近傍のスイッチ素子のしきい電圧もしくはしきい電流を、前記結合抵抗を介して変化させ、他の相のクロックパルスにより、前記あるスイッチ素子に隣接するスイッチ素子をオンさせ、
発光のためのしきい電圧もしくはしきい電流が外部から電気的に制御可能な３端子発光素子多数個を、一次元的に配列し、
前記スイッチ素子の各制御電極を、１対１に対応する前記発光素子の制御電極に接続し、
前記一次元的に排列された各発光素子の残りの２端子のうちの一方を、発光のための電流を印加する書込み信号ラインに接続した自己走査型発光素子アレイにおいて、
前記３端子スイッチ素子および前記３端子発光素子は、第１導電型の基板上に、第１導電型の第１の半導体と、第２導電型の第１の半導体と、第１導電型の第２の半導体と、第２導電型の第２の半導体とが積層されてなる３端子発光サイリスタであって、
前記結合抵抗は、前記基板上に、第１導電型の第１の半導体と、第２導電型の第１の半導体と、第１導電型の第２の半導体とが積層され、さらに前記第１導電型の第２の半導体上に抵抗電極が形成されてなり、
前記結合抵抗の値は、前記第１導電型の第２の半導体上に形成され、互いに対向する抵抗電極間に露出する前記第１導電型の第２の半導体により設定される
ことを特徴とする自己走査型発光素子アレイ。
【請求項２】
前記結合抵抗の値は、前記互いに対向する抵抗電極間の対向する抵抗電極の辺が階段状に形成され、前記抵抗電極間に露出する前記第１導電型の第２の半導体の表面形状により設定されることを特徴とする請求項１記載の自己走査型発光素子アレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、３ボルト駆動が可能な自己走査型発光素子アレイに関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の書き込み用光源として利用されている。本発明者らは、発光素子アレイの構成要素としてｐｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号公報）。
【０００４】
これらの提案に係る自己走査型発光素子アレイは、５Ｖ系の駆動用ＩＣで駆動されるように構成されている。
【０００５】
しかし、駆動用ＩＣの動作電圧は５Ｖ系から３．３Ｖ系へ、さらに低電圧へと変化している。これは、電源電圧を下げることで消費電力を下げることができるためである。このため、発光素子アレイも３．３Ｖ電源化できることが望ましい。３．３Ｖ電源では、±１０％程度の電圧変動を許すとして、３．０Ｖでの動作可能な発光素子アレイが要求されている。
【０００６】
図１に、５Ｖで駆動され、かつ、シフト部と発光部を分離したタイプの自己走査型発光素子アレイのチップの等価回路図を示す。チップ１は、スイッチ素子（発光サイリスタ）Ｔ１，Ｔ２，Ｔ３…、発光素子（発光サイリスタ）Ｌ１，Ｌ２，Ｌ３…を有している。シフト部の構成は、ダイオード結合を用いている。シフト部のスイッチ素子１個が、発光部の発光素子１個を制御するために、対応するスイッチ素子Ｔのゲートと発光素子Ｌのゲートとが相互接続され、負荷抵抗ＲL を介して電源に接続される。
【０００７】
チップ１の端子φ１，φ２（クロックパルス用）、端子φS （スタートパルス用）、端子φI （書込み信号用）は、それぞれ電流制限抵抗用Ｒ１，Ｒ２，ＲS ，ＲI を介してΦ１，Φ２，ΦS ，ΦI ドライバ端子に接続されている。ｖGK端子は、バイアス電源ＶGK（例えば、＋５Ｖ）に接続される。
【０００８】
このような構成の自己走査型発光素子アレイにおいて、今、シフト部のφ2 ラインがＨレベルで、スイッチ素子Ｔ４がオン状態にあるとする。このとき、スイッチ素子Ｔ４のゲート端子ＧＴ（４）の電位は、ＶGON ≒０Ｖとなっている。このゲート端子ＧＴ（４）に、ＶGKの電位となっているｖGKラインから、負荷抵抗ＲL および結合ダイオードＤを介して電流が流れ込み、図２のような電圧分布を形成する。横軸にスイッチ素子アレイの番号ｎを、縦軸にスイッチ素子のゲート端子の電圧ＶGT(n) を示す。スイッチ素子のゲート端子は、ダイオードＤで相互に接続されており、ダイオードの一方向性により、図において、オンしているスイッチ素子Ｔ４の右方向のスイッチ素子のゲート電圧ＶGT(n) は、段階的に増大する。スイッチ素子Ｔ４の左方向のスイッチ素子のゲート電圧は、電圧ＶGK（＋５Ｖ）となる。
【０００９】
なお、図２には、比較のために、電源電圧を＋３Ｖとした場合の電圧分布を点線で示してある。
【００１０】
次に、発光部の書き込み信号ラインφI を、Ｈレベルとすると、φ１ラインにつながっているサイリスタのうち、ゲート電圧の最も低いサイリスタＴ５を選択的に点灯できる。サイリスタＴ５のゲート電圧ＶGT(5) ＝ＶGON ＋ＶD である（ＶD はｐｎ接合の順方向電圧である）。
【００１１】
サイリスタの点弧電圧Ｖthは、一般に以下のように表される。
【００１２】
Ｖth＝ＶG ＋ＶD ＋Ｉth×ＲPG
ただし、ＶG はゲート電圧、Ｉthはしきい電流、ＲPGはゲート寄生抵抗である。したがって、サイリスタＴ５がオンするのに必要なアノード電圧Ｖ（５）は、
Ｖ（５）＝ＶGON ＋２ＶD ＋Ｉth×ＲPG
となる。
【００１３】
サイリスタが作製される材料がＧａＡｓの場合、ＶD ＝１．３Ｖ程度であり、ＶGON も０．２Ｖ程度は存在する。また、Ｉth×ＲPGも０にはできない。このため、サイリスタＴ５を３Ｖでオンさせることは、ぎりぎり可能ではあるかもしれないが、ほとんど余裕がない。このため、外来ノイズなどによる誤動作の危険性があり、実用上３Ｖでの動作は困難であった。
【００１４】
なお、φ１ラインに接続されているサイリスタのうち、サイリスタＴ５の次にゲート電圧の高いサイリスタは、Ｔ７であり、ＶGK＝＋５Ｖであるので、サイリスタＴ７がオンするのに必要なアノード電圧Ｖ（７）は、
Ｖ（７）＝ＶGON ＋４ＶD ＋Ｉth×ＲPG
となり、Ｖ（５）よりも２ＶD だけ高い電圧でないとオンできない。すなわち、ゲート電圧順位１位と２位のオン電圧の差は、２ＶD ≒２．６Ｖと、かなり大きな差がある。この差が大きいことが、ダイオード結合自己走査型発光素子アレイの動作の安定性を保証している。
【００１５】
一方、結合素子としてダイオードではなく抵抗を用いた、図３に示される３相駆動抵抗結合型自己走査型発光素子アレイにおいて、φ２ラインがＨレベルでスイッチ素子Ｔ４がオンしているときのスイッチ素子のゲート電極の電圧分布を、図４に示す。なお図３において、２は発光素子アレイチップを示している。この発光素子アレイチップ２が図１のチップ１と異なる点は、結合ダイオードＤを結合抵抗ＲC に置き換えたことのみであり、その他の構成は同じである。
【００１６】
負荷抵抗ＲL と結合抵抗ＲC とからなる無限抵抗ラダーの合成抵抗値をＲt として、無限に続いていると仮定すると、電圧分布はＶGT(n+1) ／ＶGT(n) ＝Ｒt ／（ＲC ＋Ｒt ）なる、等比数列となる。図４に示すように、電源電圧ＶGK（＋５Ｖ）との電位差をΔで表すと、各電位差は、Δn+1 ／Δn ＝ＲL ／（ＲL ＋Ｒt ）のように等比数列になっている。
【００１７】
なお、図４には、比較のために、電源電圧を＋３Ｖとした場合の電圧分布を点線で示してある。
【００１８】
次のタイミングで、φ２ラインがＨとなると、φ２ラインに接続されているサイリスタのうち最もゲート電圧の低いサイリスタＴ５がオンする。次に低いのは、サイリスタＴ２である。サイリスタＴ５とサイリスタＴ２との電位差を最も大きく取るには、ＲC ／ＲL ＝０．５に取ればよい。このとき、電源電圧を＋３Ｖ、ＶGON ＝０．２Ｖとすると、ＶGT(5) ＝１．６Ｖ，ＶGT(2) ＝２．３Ｖとなる。したがってサイリスタＴ５がオンするのに必要なアノード電圧Ｖ（５）は、
Ｖ（５）＝１．６＋ＶD ＋Ｉth×ＲPG
となり、ＶD ＝１．３Ｖとすると、やはり３Ｖでの動作は困難である。
【００１９】
本発明の目的は、ＲL とＲC の値を適当に選ぶことで、電源電圧３Ｖで動作可能な抵抗結合型の自己走査型発光素子アレイを提供することにある。
【００２０】
【課題を解決するための手段】
図３に示した抵抗結合型３相駆動自己走査型発光素子アレイ、および、４相駆動，５相駆動の自己走査型発光素子アレイにおいて、ＶGK＝＋３Ｖの時の抵抗ＲC とＲL の比率と、最近接ゲート電圧、および、最近接／第２近接ゲート電位差を図５に示す。横軸は比ＲC ／ＲL を、縦軸は電圧を示す。
【００２１】
図５のグラフによれば、最近接ゲート電圧が小さいほど動作可能なアノード電圧Ｖ（ｎ）は低くできるが、ＲC ／ＲL ＜０．５では、これに伴って動作の安定性を示す「最近接／第２近接ゲート電位差」が小さくなるため、むやみと小さくはできない。
【００２２】
電源電圧３Ｖの１０％程度のノイズをを想定すると、最近接／第２近接電位差が０．３Ｖ以上が望ましい。すなわち、３相駆動ではＲC ／ＲL ＞０．０１、４相ではＲC ／ＲL ＞０．００３、５相ではＲC ／ＲL ＞０．００１が望ましい。
【００２３】
また、同様に、φ１，φ２ラインのＨレベル電圧３Ｖに対し、０．３Ｖ程度のマージンを持って駆動させるには、隣接ゲート電圧は１．０Ｖ以下が望ましい。したがって、相数に関わらずＲC ／ＲL ＜０．１５が望ましい。
【００２４】
さらに、３Ｖ以下の電圧で動作させるには、上記のＲC ／ＲL 比率の範囲よりも狭い範囲を選ぶ必要がある。
【００２５】
したがって、本発明の自己走査型発光素子アレイは、
しきい電圧もしくはしきい電流が外部から電気的に制御可能な３端子スイッチ素子多数個を、一次元的に配列し、
前記スイッチの一方の端子を、負荷抵抗を介して電源ラインに接続し、
隣接する前記スイッチ素子のしきい電圧もしくはしきい電流を制御する制御電極を、結合抵抗にて互いに接続し、
前記一次元的に配列された各スイッチ素子の残りの２端子のうちの一方に、外部からｎ相（ｎは３以上の整数）のクロックパルスラインを、それぞれｎ素子毎に順繰りに接続し、
ある相のクロックパルスにより、あるスイッチ素子がオンしているとき、そのスイッチ素子近傍のスイッチ素子のしきい電圧もしくはしきい電流を、前記抵抗を介して変化させ、他の相のクロックパルスにより、前記あるスイッチ素子に隣接するスイッチ素子をオンさせ、
発光のためのしきい電圧もしくはしきい電流が外部から電気的に制御可能な３端子発光素子多数個を、一次元的に配列し、
前記スイッチ素子の各制御電極を、１対１に対応する前記発光素子の制御電極に接続し、
前記一次元的に排列された各発光素子の残りの２端子のうちの一方を、発光のための電流を印加する書込み信号ラインに接続した自己走査型発光素子アレイにおいて、
前記負荷抵抗の値をＲL 、前記結合抵抗の値をＲC とした場合に、
ＲC ／ＲL ＜０．１５であり、かつ、
前記ｎが３の場合に、ＲC ／ＲL ＞０．０１であり、
前記ｎが４の場合に、ＲC ／ＲL ＞０．００３であり、
前記ｎが５の場合に、ＲC ／ＲL ＞０．００１である、
ことを特徴とする。
【００２６】
前記３端子スイッチ素子および前記３端子発光素子は、３端子発光サイリスタであり、このようなサイリスタは、第１導電型の基板上に、第１導電型の第１の半導体と、第２導電型の第１の半導体と、第１導電型の第２の半導体と、第２導電型の第２の半導体とが積層されてなるｐｎｐｎ構造を有し、前記負荷抵抗および結合抵抗は、パターニングされた前記第１の導電型の第２の半導体と、この第２の半導体上に形成された電極とにより形成される。
【００２７】
この場合、前記負荷抵抗の値は、前記第１の導電型の第２の半導体のパターニングにより調整し、前記結合抵抗の値は、前記電極の形状を変えることにより調整される。
【００２８】
【発明の実施の形態】
【００２９】
【実施例１】
ＲC ＝６ｋΩ、ＲL ＝６０ｋΩとして、図３の抵抗結合タイプの３相駆動自己走査型発光素子アレイを作製した。図６および図７に、作製された自己走査型発光素子アレイの平面図および断面図を示す。断面図は、平面図のＡ−Ａ′線における断面を示している。
【００３０】
まず、ｎ型ＧａＡｓ基板１８上に、第１のｎ型層１６，第１のｐ型層，第２のｎ型層１２，第２のｐ型層１０を順次積層し、ｐｎｐｎ構造を作る。最上層の第２のｐ型層１０をエッチングして、発光部アノード５０とシフト部アノード６０とを形成する。次に、対となるスイッチ素子と発光素子を単位として素子分離を行い、負荷抵抗ＲL と結合抵抗ＲC とからなる抵抗ラダー部は、ｐｎｐｎ構造の第２のｎ型層１２を用いて形成する。
【００３１】
次に、発光部アノード５０上にアノード電極を、シフト部アノード６０上にアノード電極６２を、発光部およびシフト部に共通のゲート電極を形成する。また、抵抗ラダー部に電極７２，７３を形成する。
【００３２】
次に、絶縁層（図示せず）を被覆して、コンタクトホールをあけ、最後に、ＶGK配線１００，φ1 ライン１１０，φ2 ライン１１２，φ3 ライン１１４，φＩライン１２０を形成し、ｎ型ＧａＡｓ基板の裏面に電極２０を形成する。
【００３３】
抵抗ラダーは、図６に示すように、第２のｎ型層１２のパターンと、矩形状の電極７２，７３とによって形成されるが、図６において、電極７２と電極７３との間に位置する長方形状のｎ型層部分を７６で、隣接する電極７３間の長方形状ｎ型層部分を７７で示す。今、長方形状部分７６の幅をＷL で、長さをＬL で表し、長方形状部分７７の幅をＷC で、長さをＬC で表すものとする。
【００３４】
この構造において、第２のｎ型層１２のシート抵抗は２０ｋΩ／□であったので、ＬL ／ＷL ＝３、ＬC ／ＷC ＝０．３とした。
【００３５】
このような寸法設定により、０．０１＜ＲC ／ＲL ＜０．１５を実現した。
【００３６】
【実施例２】
さらに、低い電圧で動作可能とするために、ＲC ／ＲL を小さく取りたい場合、図６および図７の構成で、ＲC を大きくすると、ゲートの充放電時定数が大きくなり、転送速度が遅くなる。また、長さＬL が大きくなると素子の面積が大きくなる。そこで、ＲC を小さくする必要がある。このような抵抗結合タイプの３相駆動自己走査型発光素子アレイを作製した。図８および図９に、作成された自己走査型発光素子アレイの平面図および断面図を示す。この断面図は、平面図のＡ−Ａ′線における断面を示している。基本的な構造は実施例１と同じであり、図６および図７と同一の要素には、同一の番号を付して示してある。
【００３７】
実施例２では、図８および図９に示すように、抵抗電極７８の形状を階段状とし、これら電極７８間の第２のｎ型層１２のパターンを折れ曲がり形状とした。このパターンの長さをＬC 、幅をＷC とすると、ＬC ／ＷC ＝０．０３を実現でき、ＲC の値を小さくでき、
０．０１＜ＲC ／ＲL ＜０．１５
を満たすことができた。
【図面の簡単な説明】
【図１】ダイオード結合型の自己走査型発光素子アレイのチップの等価回路図である。
【図２】図１のスイッチ素子アレイのゲートの電圧分布を示す図である。
【図３】抵抗結合型の自己走査型発光素子アレイのチップの等価回路図である。
【図４】図３のスイッチ素子アレイのゲートの電圧分布を示す図である。
【図５】ＶGK＝＋３Ｖの時の抵抗ＲC とＲL の比率と、最近接ゲート電圧、および、最近接／第２近接ゲート電位差を示す図である。
【図６】実施例１の自己走査型発光素子アレイの平面図である。
【図７】実施例１の自己走査型発光素子アレイの断面図である。
【図８】実施例２の自己走査型発光素子アレイの平面図である。
【図９】実施例２の自己走査型発光素子アレイの断面図である。
【符号の説明】
１  ダイオード結合自己走査型発光素子アレイチップ
２  抵抗結合自己走査型発光素子アレイチップ
１０  第２のｐ型層
１２  第２のｎ型層
１４  第１のｐ型層
１６  第１のｎ型層
１８  ｎ型ＧａＡｓ基板
２０  裏面電極
５０  発光部アノード
５２  発光部アノード電極
６０  シフト部アノード
６２  シフト部アノード電極
６４  ゲート電極
７２，７３，７５  抵抗電極
７６，７７  抵抗を形成する長方形状部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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