(57)【特許請求の範囲】
【請求項１】
電源ラインの電圧に基づく制御入力と所定の第１基準入力との差に基づいた第１制御出力を出力可能な第１制御手段、および、外部から入力される電圧で前記電源ラインの電圧よりも高い第１入力電圧を前記第１制御出力に従って前記電源ラインの電圧に等しく降圧可能または遮断可能な第１降圧手段、を有し、前記第１制御出力が前記第１入力電圧の降圧を制御可能な定電圧制御出力状態の期間中に前記第１降圧手段により降圧された電圧を前記電源ラインの電圧として前記電源ラインに出力可能で、前記第１制御出力が前記第１入力電圧の遮断を制御可能な遮断制御出力状態の期間中に前記電源ラインへの出力を遮断可能な第１定電圧回路と、
前記第１定電圧回路の第１制御手段により出力される第１制御出力と所定の第２基準入力との差に基づいた第２制御出力を出力可能な第２制御手段、および、前記第１定電圧回路の第１降圧手段が前記第１入力電圧の遮断状態に制御されている期間中に入力される電圧で前記電源ラインの電圧よりも高い第２入力電圧を前記第２制御出力に従って降圧可能な第２降圧手段、を有し、当該遮断制御の期間中、前記第２降圧手段により降圧された電圧を前記電源ラインの電圧として前記電源ラインに出力可能な第２定電圧回路と、
前記第１定電圧回路の第１制御手段により出力される第１制御出力が、前記定電圧制御出力状態と前記遮断制御出力状態との間で遷移することを遅延させ得る遅延要因回路と、
を備えた電源回路であって、
前記第１定電圧回路による第１制御出力が前記遮断制御出力状態から前記定電圧制御出力状態に遷移すること、または前記第１定電圧回路による第１制御出力が前記定電圧制御出力状態から前記遮断制御出力状態に遷移すること、を前記遅延要因回路の影響を受けることなく可能にするアシスト回路を備え、
前記アシスト回路は、前記第１定電圧回路の第１制御手段から出力される第１制御出力が、前記遮断制御出力状態から前記定電圧制御出力状態に遷移する期間中に、前記第１制御出力を前記定電圧制御出力状態の方向に引き込む定電圧制御方向引込回路であり、
前記定電圧制御方向引込回路は、
前記第１制御手段としての誤差増幅器であって、前記電源ラインの電圧に基づく制御入力と前記所定の第１基準入力との誤差を増幅したものを、前記第１制御出力と前記第１制御出力から独立した他の第１制御出力とに出力可能な誤差増幅器と、
前記他の第１制御出力に基づいて前記第１制御出力を前記定電圧制御出力状態の電位に接近させるトランジスタと
を備えることを特徴とする電源回路。
【請求項２】
電源ラインの電圧に基づく制御入力と所定の第１基準入力との差に基づいた第１制御出力を出力可能な第１制御手段、および、外部から入力される電圧で前記電源ラインの電圧よりも高い第１入力電圧を前記第１制御出力に従って前記電源ラインの電圧に等しく降圧可能または遮断可能な第１降圧手段、を有し、前記第１制御出力が前記第１入力電圧の降圧を制御可能な定電圧制御出力状態の期間中に前記第１降圧手段により降圧された電圧を前記電源ラインの電圧として前記電源ラインに出力可能で、前記第１制御出力が前記第１入力電圧の遮断を制御可能な遮断制御出力状態の期間中に前記電源ラインへの出力を遮断可能な第１定電圧回路と、
前記第１定電圧回路の第１制御手段により出力される第１制御出力と所定の第２基準入力との差に基づいた第２制御出力を出力可能な第２制御手段、および、前記第１定電圧回路の第１降圧手段が前記第１入力電圧の遮断状態に制御されている期間中に入力される電圧で前記電源ラインの電圧よりも高い第２入力電圧を前記第２制御出力に従って降圧可能な第２降圧手段、を有し、当該遮断制御の期間中、前記第２降圧手段により降圧された電圧を前記電源ラインの電圧として前記電源ラインに出力可能な第２定電圧回路と、
前記第１定電圧回路の第１制御手段により出力される第１制御出力が、前記定電圧制御出力状態と前記遮断制御出力状態との間で遷移することを遅延させ得る遅延要因回路と、
を備えた電源回路であって、
前記第１定電圧回路による第１制御出力が前記遮断制御出力状態から前記定電圧制御出力状態に遷移すること、または前記第１定電圧回路による第１制御出力が前記定電圧制御出力状態から前記遮断制御出力状態に遷移すること、を前記遅延要因回路の影響を受けることなく可能にするアシスト回路を備え、
前記アシスト回路は、前記第１定電圧回路の第１制御手段から出力される第１制御出力が、前記定電圧制御出力状態から前記遮断制御出力状態に遷移する期間中に、前記第１制御出力を前記遮断制御出力状態の方向に引き込む遮断制御方向引込回路であり、
前記遮断制御方向引込回路は、
前記第１制御手段としての誤差増幅器であって、前記電源ラインの電圧に基づく制御入力と前記所定の第１基準入力との誤差を増幅したものを、前記第１制御出力と前記第１制御出力から独立した他の第１制御出力とに出力可能な誤差増幅器と、
前記他の第１制御出力に基づいて前記第１制御出力を前記遮断制御出力状態の電位に接近させるトランジスタと
を備えることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の定電圧回路を備えた電源回路に関するものである。
【背景技術】
【０００２】
複数の定電圧回路を備えた電源回路として、例えば、下記特許文献１に開示されるものがある。ここで、この特許文献１に開示される電源回路の構成概要等を図１１〜図１３に基づいて説明する。なお、図１１に示す電源回路１００は、当該特許文献１の図１に開示される電源回路を抜粋したものに相当する。
【０００３】
図１１に示すように、当該電源回路１００は、主に、定電圧供給部１００ａと電流シンク部１００ｂとからなり、外部から供給されるバッテリ電圧ＶＢ（例えば１２Ｖ）から、ＭＯＳ−ＩＣ（以下「ＩＣ」という）２１の駆動電圧Ｖcc（例えば５Ｖ）を供給可能に構成されている。なお、定電圧供給部１００ａおよび電流シンク部１００ｂは、以下に説明するように、いずれも定電圧回路として機能している。
【０００４】
定電圧供給部１００ａは、バッテリ電圧ＶＢを駆動電圧Ｖccに降圧可能なシリーズレギュレータ方式の定電圧電源回路で、トランジスタＱ２１〜Ｑ２４、抵抗Ｒ２１〜Ｒ２７、コンデンサＣ２１〜Ｃ２３、オペアンプＯＰ６、定電圧源ＣＶ２９により構成されている。なお、トランジスタＱ２３，Ｑ２４、抵抗Ｒ２５〜Ｒ２７、オペアンプＯＰ６および定電圧源ＣＶ２９は、駆動電圧Ｖccで駆動されるマイクロコンピュータ（以下「マイコン」という）ＭＣ５（ＣＰＵを備える）等の集積回路とともに当該ＩＣ２１の内部に構成されている。
【０００５】
トランジスタＱ２１は、駆動電圧ライン＋Ｖccに供給される電圧、つまり駆動電圧Ｖccを制御可能なＰＮＰトランジスタで、エミッタが抵抗Ｒ２１を介してバッテリ電圧ライン＋ＶＢに、またコレクタがＩＣ２１の端子Ｔ７に、それぞれ接続されている。なお、この端子Ｔ７には、アースとの間に平滑用のコンデンサＣ２１が接続されているとともに、後述する位相補償用のコンデンサＣ２２が接続されている。また、このトランジスタＱ２１のベースには、バッテリ電圧ライン＋ＶＢに接続される抵抗Ｒ２３と、トランジスタＱ２２のコレクタに接続される抵抗Ｒ２４と、がそれぞれ接続されている。なお、このトランジスタＱ２２は、電流ドライブ用のＮＰＮトランジスタで、そのエミッタはアースに接続され、ベースは制御電圧が出力されるＩＣ２１の端子Ｔ２５に接続されている。
【０００６】
オペアンプＯＰ６は、前述したトランジスタＱ２１から端子Ｔ７を介して供給される駆動電圧Ｖccを監視制御可能な差動増幅器で、端子Ｔ７とアースとの間に直列に接続された抵抗（抵抗Ｒ２５，Ｒ２６と抵抗Ｒ２７）による分圧を検出電圧Ｖａとして非反転入力の入力電圧とし、定電圧源ＣＶ２９から出力される基準電圧Ｖｒを反転入力の入力電圧として、両者の差電圧を増幅した制御電圧Ｖｐを出力可能に構成されている。
【０００７】
このオペアンプＯＰ６の出力は、トランジスタＱ２３のゲートに入力可能に当該トランジスタＱ２３のしきい値電圧Ｖｔ（例えば１Ｖ）前後になるように設定されているほか、コンデンサＣ２２に直列に接続されるトランジスタＱ２４や、後述するように電流シンク部１００ｂを構成するオペアンプＯＰ３１にも入力可能に構成されている。なお、このトランジスタＱ２４はＮチャネルＭＯＳトランジスタで、抵抗として機能し端子Ｔ２３を介してコンデンサＣ２２と直列に接続されることで、オペアンプＯＰ６の入出力間（非反転入力と出力）を接続して位相補償回路を構成する。
【０００８】
トランジスタＱ２３は、前述したトランジスタＱ２２を介してトランジスタＱ２１を制御可能なＮチャネルＭＯＳトランジスタで、ＩＣ２１の端子Ｔ２６とアースとの間に、ドレインおよびソースが接続されている。またこの端子Ｔ２６には、前述した端子Ｔ２５が直結されているほか、当該端子Ｔ２６とバッテリ電圧ライン＋ＶＢとの間に介在する抵抗Ｒ２２や当該端子Ｔ２６とアースとの間に介在するコンデンサＣ２３が、それぞれ接続されている。
【０００９】
このように定電圧供給部１００ａが構成されることによって、トランジスタＱ２１から端子Ｔ７を介してＩＣ２１に供給される駆動電圧Ｖccは、その分圧である検出電圧ＶａがオペアンプＯＰ６に入力されるので、オペアンプＯＰ６では、当該検出電圧Ｖａと基準電圧Ｖｒとの差電圧として制御電圧Ｖｐ（トランジスタＱ２３のしきい値電圧Ｖｔ前後）をトランジスタＱ２３のゲートに出力する。これにより、当該トランジスタＱ２３は、飽和領域で制御されるため、ドレイン電流、つまりトランジスタＱ２２のベース電流をアナログ的に制御可能にして、当該トランジスタＱ２２を介してトランジスタＱ２１のベース電圧を制御可能にしている。
【００１０】
例えば、駆動電圧Ｖccが制御目標の５Ｖよりも高い場合には、オペアンプＯＰ６から出力される制御電圧Ｖｐが上昇するので、ゲート電圧の上昇によってトランジスタＱ２３のドレイン電流、つまりトランジスタＱ２２のベース電流が増加してトランジスタＱ２１のベース電圧を降下させる。このため、トランジスタＱ２１により制御される駆動電圧Ｖccは低下するので、端子Ｔ７に供給される駆動電圧Ｖccを制御目標の５Ｖに近づけることが可能となる。
【００１１】
一方、駆動電圧Ｖccが制御目標の５Ｖよりも低い場合には、オペアンプＯＰ６からの制御電圧Ｖｐが降下するため、ゲート電圧の上昇によりトランジスタＱ２３のドレイン電流、つまりトランジスタＱ２２のベース電流が減少してトランジスタＱ２１のベース電圧を上昇させる。このため、トランジスタＱ２１により制御される駆動電圧Ｖccは増加するので、端子Ｔ７に供給される駆動電圧Ｖccを制御目標の５Ｖに近づけることが可能となる。
【００１２】
このように定電圧供給部１００ａが構成され動作するのに対し、電流シンク部１００ｂは、トランジスタＱ２５、抵抗Ｒ２５〜Ｒ２７、オペアンプＯＰ３１によりＩＣ２１内に構成される。即ち、オペアンプＯＰ３１の反転入力に、抵抗Ｒ２５と抵抗Ｒ２６，Ｒ２７との分圧による検出電圧Ｖｂを入力可能にするとともに、非反転入力に、定電圧供給部１００ａのオペアンプＯＰ６の出力を入力可能に構成する。そして、このオペアンプＯＰ３１の出力（シンク電圧Ｖｓ）をＮチャネル型のＭＯＳトランジスタＱ２５のゲートに入力可能に構成するとともに、当該トランジスタＱ２５のドレイン−ソース間により端子Ｔ７−アース間を導通可能に構成する。これにより、マイコンＭＣ５の駆動電圧Ｖccよりも高い電圧がバッテリ電圧ライン＋ＶＢから端子Ｔ９に入力されても、これによる注入電流ＩｏをトランジスタＱ２５によりアース側に逃がすことができるようにしている。
【００１３】
即ち、マイコンＭＣ５による負荷電流（消費電流）Ｉｘ（例えば数１０ｍＡ）に比べて端子Ｔ９から流れ込む注入電流Ｉｏ（例えば数ｍＡ以下）は桁違いに小さいため、マイコンＭＣ５の動作中には、当該注入電流ＩｏがコンデンサＣ２１に充電されることはない。ところが、マイコンＭＣ５が休止、つまりスリープ状態に遷移している場合には、トランジスタＱ２１もオフ状態にあるため、当該注入電流ＩｏはコンデンサＣ２１に充電されて端子Ｔ９の電圧を上昇させる。このような端子Ｔ７の電圧上昇は、マイコンＭＣ５の駆動電圧Ｖccよりも高いバッテリ電圧ＶＢ近くまで達し得るため、マイコンＭＣ５が許容する最大入力電圧を超過する場合にはマイコンＭＣ５の破損原因になりかねない。
【００１４】
このため、電流シンク部１００ｂでは、マイコンＭＣ５の動作状態にかかわらず端子Ｔ７の印可許容電圧、つまり駆動電圧Ｖcc（ここでは５Ｖ）、の分圧を検出電圧Ｖｂ（例えば２Ｖ）とし、この検出電圧Ｖｂを基準にオペアンプＯＰ６の出力電圧（制御電圧Ｖｐ）がＶｂと等しくなるようにオペアンプＯＰ３１で監視しシンク電圧Ｖｓを出力してトランジスタＱ２５を制御する。即ち、マイコンＭＣ５のスリープ状態においては、電流シンク部１００ｂは、定電圧供給部１００ａのオペアンプＯＰ６による制御電圧ＶｐをオペアンプＯＰ３１によって監視することで、オペアンプＯＰ６の入力電圧Ｖａを介して端子Ｔ７の電圧（駆動電圧Ｖcc）を間接的に監視し、当該駆動電圧Ｖccが印可許容電圧以下となるように制御している。これにより、コンデンサＣ２１に充電された電荷や注入電流Ｉｏをアース側に逃がすことになるので（電流シンク）、当該端子Ｔ７の電圧上昇を抑制してマイコンＭＣ５の破損を防止可能にしている。
【特許文献１】特開２００５−７１３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、シンク電流回路を備えた電源回路１００は、マイコンＭＣ５が動作状態にある場合には、注入電流ＩｏはマイコンＭＣ５による負荷電流Ｉｘよりも桁違いに小さいため、マイコンＭＣ５の負荷電流Ｉｘの方が注入電流Ｉｏよりも圧倒的に上回る。このため、前述したように、定電圧供給部１００ａでは定電圧制御が行われるので、オペアンプＯＰ６の制御電圧Ｖｐは、しきい値電圧Ｖｔ前後に制御される。これに対し、マイコンＭＣ５がスリープ状態にある場合には、前述したように、バッテリ電圧ライン＋ＶＢから端子Ｔ９、ダイオードＤ３および端子Ｔ７を介してコンデンサＣ２１に流れ込む注入電流Ｉｏが問題となるので、このような注入電流Ｉｏをアース側に逃がすべく、電流シンク部１００ｂでは、オペアンプＯＰ３１によりオペアンプＯＰ６の制御電圧Ｖｐが検出電圧Ｖｂとほぼ等しくなるように制御される。このため、当該電源回路１００には、次の(1)、(2)に掲げる技術的な問題が存在する。
【００１６】
(1) マイコンＭＣ５がスリープ状態から動作状態に遷移する際の問題
オペアンプＯＰ６の出力には、コンデンサＣ２２と抵抗として機能するトランジスタＱ２４とによる位相補償回路が接続されている。このため、マイコンＭＣ５がスリープ状態から動作状態に遷移する際に、オペアンプＯＰ６の制御電圧Ｖｐが検出電圧Ｖｂ相当からトランジスタＱ２３のしきい値電圧Ｖｔ付近に降下するように制御されても、当該位相補償回路を構成するコンデンサＣ２２がその放電に時間を要することから、その放電期間中、制御電圧Ｖｐが緩やかに立ち下がってしまう。
【００１７】
したがって、図１２中に示す点線Ｋの波形（当該位相補償回路が存在しない場合の出力応答波形）のようには制御電圧Ｖｐが急峻に立ち下がることができない。このため、オペアンプＯＰ６の出力応答が遅れる分、前述したオペアンプＯＰ６による駆動電圧Ｖccの制御に遅れが生じ、駆動電圧Ｖccの沈み込みを招く。つまり、オペアンプＯＰ６の制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔ（１Ｖ）から検出電圧Ｖｂ（２Ｖ）にほぼ等しくなるまでの間に亘って、駆動電圧Ｖccが降下し続けるため（沈み込み）、これによる駆動電圧Ｖccの低下が駆動電圧Ｖccの安定供給を妨げ、ひいてはマイコンＭＣ５のシステムリセットに繋がり得るという問題がある。
【００１８】
(2) マイコンＭＣ５が動作状態からスリープ状態に遷移する際の問題
一方、マイコンＭＣ５が動作状態からスリープ状態に遷移する際には、当該位相補償回路がオペアンプＯＰ６の負荷として作用する。このため図１３に示すように、オペアンプＯＰ３１によりオペアンプＯＰ６の制御電圧Ｖｐが検出電圧Ｖｂとほぼ等しくなるように制御されても、当該制御電圧ＶｐがトランジスタＱ２４を介してコンデンサＣ２２に充電される間、オペアンプＯＰ６の出力（制御電圧Ｖｐ）が緩やかに立ち上がってしまう。
【００１９】
したがって、図１３中に示す点線Ｋ’の波形（当該位相補償回路が存在しない場合の出力応答波形）のようには制御電圧Ｖｐが急峻に立ち上がることができない。このため、オペアンプＯＰ６の出力応答が遅れる分、前述したオペアンプＯＰ３１による駆動電圧Ｖccの制御に遅れが生じてオーバーシュートの発生を招く。つまり、オペアンプＯＰ６の制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔ（１Ｖ）から検出電圧Ｖｂ（２Ｖ）にほぼ等しくなるまでの間に亘って、駆動電圧Ｖccが上昇し続けるため（オーバーシュート）、これがリップル電圧となり駆動電圧Ｖccの安定供給を妨げ、ひいてはマイコンＭＣ５の故障原因に繋がり得るという問題がある。
【００２０】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、電源電圧の供給を受けるマイコン等のシステムリセットや故障等を防止し得る電源回路を提供することにある。
【課題を解決するための手段】
【００２１】
以下の説明における［ ］内の数字等は、［発明を実施するための最良の形態］の欄で説明する符号等に対応し得るものである。
上記目的を達成するため、特許請求の範囲に記載の請求項１の電源回路では、電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との差に基づいた第１制御出力［Ｖｐ］を出力可能な第１制御手段［ＯＰ３２，ＯＰ５２］、および、外部から入力される電圧で前記電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第１入力電圧［ＶＢ］を前記第１制御出力［Ｖｐ］に従って前記電源ライン［＋Ｖcc］の電圧［Ｖcc］に等しく降圧可能または遮断可能な第１降圧手段［Ｑ２１］、を有し、前記第１制御出力［Ｖｐ］が前記第１入力電圧［ＶＢ］の降圧を制御可能な定電圧制御出力状態［マイコンＭＣ５の動作状態］の期間中に前記第１降圧手段［Ｑ２１］により降圧された電圧を前記電源ライン［＋Ｖcc］の電圧［Ｖcc］として前記電源ライン［＋Ｖcc］に出力可能で、前記第１制御出力［Ｖｐ］が前記第１入力電圧［ＶＢ］の遮断を制御可能な遮断制御出力状態［マイコンＭＣ５のスリープ状態］の期間中に前記電源ライン［＋Ｖcc］への出力を遮断可能な第１定電圧回路［３０ａ，４０ａ，５０ａ］と、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ５２］により出力される第１制御出力［Ｖｐ］と所定の第２基準入力［Ｖｂ］との差に基づいた第２制御出力［Ｖｓ］を出力可能な第２制御手段［ＯＰ３１］、および、前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１降圧手段［Ｑ２１］が前記第１入力電圧［ＶＢ］の遮断状態に制御されている期間中に入力される電圧で前記電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第２入力電圧［ＶＢ］を前記第２制御出力［Ｖｓ］に従って降圧可能な第２降圧手段［Ｑ２５］、を有し、当該遮断制御の期間中、前記第２降圧手段［Ｑ２５］により降圧された電圧を前記電源ライン［＋Ｖcc］の電圧［Ｖcc］として前記電源ライン［＋Ｖcc］に出力可能な第２定電圧回路［３０ｂ，４０ｂ，５０ｂ］と、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ５２］により出力される第１制御出力［Ｖｐ］が、前記定電圧制御出力状態［動作状態］と前記遮断制御出力状態［スリープ状態］との間で遷移することを遅延させ得る遅延要因回路［Ｃ２２，Ｑ２４］と、を備えた電源回路であって、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が前記遮断制御出力状態［スリープ状態］から前記定電圧制御出力状態［動作状態］に遷移すること、または前記第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が前記定電圧制御出力状態［動作状態］から前記遮断制御出力状態［スリープ状態］に遷移すること、を前記遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするアシスト回路［３０ｃ，４０ｃ，５０ｃ，５０ｄ］を備える。
【００２２】
そして、請求項１記載の電源回路において、前記アシスト回路［３０ｃ，４０ｃ，５０ｃ，５０ｄ］は、前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ５２］から出力される第１制御出力［Ｖｐ］が、前記遮断制御出力状態［スリープ状態］から前記定電圧制御出力状態［動作状態］に遷移する期間中に、前記第１制御出力［Ｖｐ］を前記定電圧制御出力状態［動作状態］の方向に引き込む定電圧制御方向引込回路［３０ｃ，４０ｃ，５０ｃ］である。
【００２３】
さらに、請求項１記載の電源回路において、前記定電圧制御方向引込回路［３０ｃ，４０ｃ，５０ｃ］は、前記第１制御手段［ＯＰ３２，ＯＰ５２］としての誤差増幅器［ＯＰ３２］であって、前記電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と前記所定の第１基準入力［Ｖｒ］との誤差を増幅したものを、前記第１制御出力［Ｖｐ］と前記第１制御出力［Ｖｐ］から独立した他の第１制御出力［Ｖｎ］とに出力可能な誤差増幅器［ＯＰ３２］と、前記他の第１制御出力［Ｖｎ］に基づいて前記第１制御出力［Ｖｐ］を前記定電圧制御出力状態［動作状態］の電位［Ｖｔ］に接近させるトランジスタ［Ｑ３４］とを備える。
【００２４】
特許請求の範囲に記載の請求項２の電源回路では、電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との差に基づいた第１制御出力［Ｖｐ］を出力可能な第１制御手段［ＯＰ３２，ＯＰ５２］、および、外部から入力される電圧で前記電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第１入力電圧［ＶＢ］を前記第１制御出力［Ｖｐ］に従って前記電源ライン［＋Ｖcc］の電圧［Ｖcc］に等しく降圧可能または遮断可能な第１降圧手段［Ｑ２１］、を有し、前記第１制御出力［Ｖｐ］が前記第１入力電圧［ＶＢ］の降圧を制御可能な定電圧制御出力状態［マイコンＭＣ５の動作状態］の期間中に前記第１降圧手段［Ｑ２１］により降圧された電圧を前記電源ライン［＋Ｖcc］の電圧［Ｖcc］として前記電源ライン［＋Ｖcc］に出力可能で、前記第１制御出力［Ｖｐ］が前記第１入力電圧［ＶＢ］の遮断を制御可能な遮断制御出力状態［マイコンＭＣ５のスリープ状態］の期間中に前記電源ライン［＋Ｖcc］への出力を遮断可能な第１定電圧回路［３０ａ，４０ａ，５０ａ］と、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ５２］により出力される第１制御出力［Ｖｐ］と所定の第２基準入力［Ｖｂ］との差に基づいた第２制御出力［Ｖｓ］を出力可能な第２制御手段［ＯＰ３１］、および、前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１降圧手段［Ｑ２１］が前記第１入力電圧［ＶＢ］の遮断状態に制御されている期間中に入力される電圧で前記電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第２入力電圧［ＶＢ］を前記第２制御出力［Ｖｓ］に従って降圧可能な第２降圧手段［Ｑ２５］、を有し、当該遮断制御の期間中、前記第２降圧手段［Ｑ２５］により降圧された電圧を前記電源ライン［＋Ｖcc］の電圧［Ｖcc］として前記電源ライン［＋Ｖcc］に出力可能な第２定電圧回路［３０ｂ，４０ｂ，５０ｂ］と、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ５２］により出力される第１制御出力［Ｖｐ］が、前記定電圧制御出力状態［動作状態］と前記遮断制御出力状態［スリープ状態］との間で遷移することを遅延させ得る遅延要因回路［Ｃ２２，Ｑ２４］と、を備えた電源回路であって、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が前記遮断制御出力状態［スリープ状態］から前記定電圧制御出力状態［動作状態］に遷移すること、または前記第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が前記定電圧制御出力状態［動作状態］から前記遮断制御出力状態［スリープ状態］に遷移すること、を前記遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするアシスト回路［３０ｃ，４０ｃ，５０ｃ，５０ｄ］を備える。
そして、請求項２記載の電源回路において、前記アシスト回路［５０ｄ］は、前記第１定電圧回路［５０ａ］の第１制御手段［ＯＰ５２］から出力される第１制御出力［Ｖｐ］が、前記定電圧制御出力状態［動作状態］から前記遮断制御出力状態［スリープ状態］に遷移する期間中に、前記第１制御出力［Ｖｐ］を前記遮断制御出力状態［スリープ状態］の方向に引き込む遮断制御方向引込回路［５０ｄ］である。
【００２５】
さらに、請求項２記載の電源回路において、前記遮断制御方向引込回路［５０ｄ］は、前記第１制御手段［ＯＰ３２，ＯＰ５２］としての誤差増幅器［ＯＰ５２］であって、前記電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と前記所定の第１基準入力［Ｖｒ］との誤差を増幅したものを、前記第１制御出力［Ｖｐ］と前記第１制御出力［Ｖｐ］から独立した他の第１制御出力［Ｖｎ’］とに出力可能な誤差増幅器［ＯＰ５２］と、前記他の第１制御出力［Ｖｎ’］に基づいて前記第１制御出力［Ｖｐ］を前記遮断制御出力状態［スリープ状態］の電位［Ｖｂ］に接近させるトランジスタ［Ｑ５４］とを備える。
【発明の効果】
【００２６】
請求項１の発明では、アシスト回路［３０ｃ，４０ｃ，５０ｃ，５０ｄ］を備えるので、第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移すること、または第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移すること、を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にする。
【００２７】
これにより、遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移する際に第１制御出力［Ｖｐ］の状態遷移を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするので、このような状態遷移の際に第１制御出力［Ｖｐ］が遅れること（出力応答遅れ）による第１降圧手段［Ｑ２１］の制御遅延によって当該第１降圧手段［Ｑ２１］により降圧された電圧の電源ライン［＋Ｖcc］への遮断から出力への切り換えが遅れて発生する電源ライン［＋Ｖcc］の電圧［Ｖcc］の沈み込みを（図１２参照）、抑制することが可能となる。したがって、このような沈み込みによる電源ライン［＋Ｖcc］の電圧降下を抑制するため、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等のシステムリセットを防止することができる。
【００２８】
また、定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移する際、に第１制御出力［Ｖｐ］の状態遷移を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするので、このような状態遷移の際に第１制御出力［Ｖｐ］が遅れること（出力応答遅れ）に起因する第２制御手段［ＯＰ３１］による第２降圧手段［Ｑ２５］の制御遅延によって当該第２降圧手段［Ｑ２５］により降圧された電圧の電源ライン［＋Ｖcc］への出力が遅れて発生する電源ライン［＋Ｖcc］の電圧［Ｖcc］のオーバーシュートを（図１３参照）、抑制することが可能となる。したがって、このようなオーバーシュートによる電源ライン［＋Ｖcc］の電圧上昇を抑制するため、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等の故障を防止することができる。
【００２９】
そして、請求項１の発明では、アシスト回路［３０ｃ，４０ｃ，５０ｃ，５０ｄ］である定電圧制御方向引込回路［３０ｃ，４０ｃ，５０ｃ］は、第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ５２］から出力される第１制御出力［Ｖｐ］が、遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移する期間中に、第１制御出力［Ｖｐ］を定電圧制御出力状態［動作状態］の方向に引き込む。これにより、このような状態遷移の期間中には、第１制御出力［Ｖｐ］が定電圧制御出力状態［動作状態］の方向に引き込まれるので、当該第１制御出力［Ｖｐ］は、遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく、定電圧制御出力状態［動作状態］に俊敏に遷移することが可能となる。したがって、電源ライン［＋Ｖcc］の電圧［Ｖcc］の沈み込み（図１２参照）を抑制できるので、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等のシステムリセットを防止することができる。
【００３０】
さらに、請求項１の発明では、定電圧制御方向引込回路［３０ｃ，４０ｃ，５０ｃ］は、第１制御手段［ＯＰ３２，ＯＰ５２］としての誤差増幅器［ＯＰ３２］であって、電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との誤差を増幅したものを、第１制御出力［Ｖｐ］と第１制御出力［Ｖｐ］から独立した他の第１制御出力［Ｖｎ］とに出力可能な誤差増幅器［ＯＰ３２］と、他の第１制御出力［Ｖｎ］に基づいて第１制御出力［Ｖｐ］を定電圧制御出力状態［動作状態］の電位［Ｖｔ］に接近させるトランジスタ［Ｑ３４］と、を備える。これにより、第１制御出力［Ｖｐ］が、遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移する期間中に、当該トランジスタ［Ｑ３４］によって、第１制御出力［Ｖｐ］が定電圧制御出力状態［動作状態］の方向に引き込まれるので、当該第１制御出力［Ｖｐ］は、遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく、定電圧制御出力状態［動作状態］に俊敏に遷移することが可能となる。したがって、電源ライン［＋Ｖcc］の電圧［Ｖcc］の沈み込み（図１２参照）を抑制できるので、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等のシステムリセットを防止することができる。
【００３１】
請求項２の発明では、アシスト回路［３０ｃ，４０ｃ，５０ｃ，５０ｄ］を備えるので、第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移すること、または第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移すること、を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にする。
これにより、遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移する際に第１制御出力［Ｖｐ］の状態遷移を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするので、このような状態遷移の際に第１制御出力［Ｖｐ］が遅れること（出力応答遅れ）による第１降圧手段［Ｑ２１］の制御遅延によって当該第１降圧手段［Ｑ２１］により降圧された電圧の電源ライン［＋Ｖcc］への遮断から出力への切り換えが遅れて発生する電源ライン［＋Ｖcc］の電圧［Ｖcc］の沈み込みを（図１２参照）、抑制することが可能となる。したがって、このような沈み込みによる電源ライン［＋Ｖcc］の電圧降下を抑制するため、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等のシステムリセットを防止することができる。
また、定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移する際、に第１制御出力［Ｖｐ］の状態遷移を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするので、このような状態遷移の際に第１制御出力［Ｖｐ］が遅れること（出力応答遅れ）に起因する第２制御手段［ＯＰ３１］による第２降圧手段［Ｑ２５］の制御遅延によって当該第２降圧手段［Ｑ２５］により降圧された電圧の電源ライン［＋Ｖcc］への出力が遅れて発生する電源ライン［＋Ｖcc］の電圧［Ｖcc］のオーバーシュートを（図１３参照）、抑制することが可能となる。したがって、このようなオーバーシュートによる電源ライン［＋Ｖcc］の電圧上昇を抑制するため、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等の故障を防止することができる。
そして、請求項２の発明では、アシスト回路［３０ｃ，４０ｃ，５０ｃ，５０ｄ］である遮断制御方向引込回路［５０ｄ］は、第１定電圧回路［５０ａ］の第１制御手段［ＯＰ５２］から出力される第１制御出力［Ｖｐ］が、定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移する期間中に、第１制御出力［Ｖｐ］を遮断制御出力状態［スリープ状態］の方向に引き込む。これにより、このような状態遷移の期間中には、第１制御出力［Ｖｐ］が遮断制御出力状態［スリープ状態］の方向に引き込まれるので、当該第１制御出力［Ｖｐ］は、遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく、遮断制御出力状態［スリープ状態］に俊敏に遷移することが可能となる。したがって、電源ライン［＋Ｖcc］のオーバーシュート（図１３参照）を抑制できるので、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等の故障を防止することができる。
【００３２】
さらに、請求項２の発明では、アシスト回路［３０ｃ，４０ｃ，５０ｃ，５０ｄ］である遮断制御方向引込回路［５０ｄ］は、第１制御手段［ＯＰ３２，ＯＰ５２］としての誤差増幅器［ＯＰ５２］であって、電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との誤差を増幅したものを、第１制御出力［Ｖｐ］と第１制御出力［Ｖｐ］から独立した他の第１制御出力［Ｖｎ’］とに出力可能な誤差増幅器［ＯＰ３２］と、他の第１制御出力［Ｖｎ’］に基づいて第１制御出力［Ｖｐ］を遮断制御出力状態の電位に接近させるトランジスタ［Ｑ５４］と、を備える。これにより、第１制御出力［Ｖｐ］が、定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移する期間中に、当該トランジスタ［Ｑ５４］によって、第１制御出力［Ｖｐ］が遮断制御出力状態［スリープ状態］の方向に引き込まれるので、当該第１制御出力［Ｖｐ］は、遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく、遮断制御出力状態［スリープ状態］に俊敏に遷移することが可能となる。したがって、電源ライン［＋Ｖcc］のオーバーシュート（図１３参照）を抑制できるので、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等の故障を防止することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の電源回路の実施形態について図を参照して説明する。なお、以下説明する各実施形態に係る電源回路３０，４０，５０は、［背景技術］の欄で説明した特許文献１に開示される電源回路１００をベースに構成されるものである。そのため、これらの電源回路３０，４０，５０の説明においては、当該電源回路１００と実質的に同一の構成部分には同一符号を付すものとし、また該当部分の説明は省略するものとする。
【００３４】
［第１実施形態］
まず、図１〜図４に基づいて第１実施形態に係る電源回路３０を説明する。この第１実施形態に係る電源回路３０は、［発明が解決しようとする課題］の欄で説明した「(1) マイコンＭＣ５がスリープ状態から動作状態に遷移する際の問題」を解決し得るもので、前述の電源回路１００とは、次の〔１〕、〔２〕および〔３〕が異なる。なお、マイコンＭＣ５のスリープ状態は、特許請求の範囲に記載の「遮断制御出力状態」に相当し得るもので、またマイコンＭＣ５の動作状態は、特許請求の範囲に記載の「定電圧制御出力状態」に相当し得るものである。
【００３５】
〔１〕電源回路３０では、駆動電圧Ｖccを監視制御するオペアンプＯＰ３２（電源回路１００のオペアンプ６に相当）の出力を受けるトランジスタＱ３４を設けた（図１参照）。なお、このオペアンプＯＰ３２は、特許請求の範囲に記載の「誤差増幅器」に相当し得るもので、「差動増幅器」とも称されるものである。
【００３６】
前掲(1) の問題は、電源回路１００を構成するオペアンプＯＰ６の出力に接続される位相補償回路（コンデンサＣ２２，トランジスタＱ２４；特許請求の範囲に記載の「遅延要因回路」に相当し得るもの）のコンデンサＣ２２が放電に時間を要することに基づいている。そこで、図１に示すように、本第１実施形態に係る電源回路３０では、次項〔２〕で説明するオペアンプＯＰ３２の逆制御電圧Ｖｎ（逆相出力ｎ）をゲートで受けるＮチャネルＭＯＳトランジスタＱ３４を、オペアンプＯＰ３２の正相出力ｐ（電源回路１００のオペアンプ６の出力に相当）とアースの間に設けた。なお、このトランジスタＱ３４のソースは、アースに直結されており、当該トランジスタＱ３４とアースとの間には、負荷回路等は接続されていない。
【００３７】
このため、位相補償回路の有無に関わりなく、オペアンプＯＰ３２の正相出力ｐを、当該トランジスタＱ３４を介してアース側に接続することが可能となる。つまり、オペアンプＯＰ３２の正相出力ｐをアースに直結し得るバイパス回路がトランジスタＱ３４によって形成されている。これにより、たとえオペアンプＯＰ３２の正相出力ｐに、コンデンサＣ２２とトランジスタＱ２４による抵抗とからなる位相補償回路が接続されていても、当該トランジスタＱ３４のスイッチング動作によってオペアンプＯＰ３２の正相出力ｐをアース側にバイパスできるので、オペアンプＯＰ３２の出力に応答遅れが生じ得る場合に当該オペアンプＯＰ３２の駆動を高めて応答の遅れを改善することが可能となる。なお、このトランジスタＱ３４による回路は、特許請求の範囲に記載の「定電圧制御方向引込回路」の一部に相当し得るもので、図１においては、符号３０ｃを付した破線範囲がアシスト回路（定電圧制御方向引込回路）の一部となる。
【００３８】
〔２〕図１に示すように、電源回路３０では、電源回路１００のオペアンプ６に相当するものとして、出力を２系統有するオペアンプＯＰ３２を設けた。なお、図２には、オペアンプＯＰ３２の回路例が示されているので、ここからは図２を参照して説明する。
【００３９】
図２に示すように、オペアンプＯＰ３２は、トランジスタＱ３２ａ，Ｑ３２ｂ，Ｑ３２ｆ，Ｑ３２ｇからなる差動部、抵抗３２ｉおよびトランジスタＱ３２ｊ，Ｑ３２ｋからなる定電流部、トランジスタＱ３２ｃ，Ｑ３２ｄ，Ｑ３２ｅ，Ｑ３２ｈからなる正相出力部、トランジスタＱ３２ｍ〜Ｑ３２ｐからなる逆相出力部、を備えている。
【００４０】
即ち、オペアンプＯＰ３２の差動部は、非反転入力ＩＮ＋をゲートで受けるＰチャネルＭＯＳトランジスタＱ３２ａと反転入力ＩＮ−をゲートで受けるＰチャネルＭＯＳトランジスタＱ３２ｆと、これらの差動入力に従った電流を流し得るＮチャネルＭＯＳトランジスタＱ３２ｂ，Ｑ３２ｇと、を有する。なお、この差動部には、定電流部を構成するトランジスタＱ３２ｊとカレントミラーの関係にあるＰチャネルＭＯＳトランジスタＱ３２ｋによって定電流を供給可能にしている。
【００４１】
また、オペアンプＯＰ３２の定電流部は、駆動電圧ライン＋Ｖccとアースとの間に介在して当該駆動電圧ライン＋Ｖccから供給される駆動電圧Ｖccに基づいて定電流を発生させ得る抵抗３２ｉと、この抵抗３２ｉに直列に接続されて当該定電流をトランジスタＱ３２ｋによって取り出し得るようにカレントミラーの関係に接続されるＰチャネルＭＯＳトランジスタＱ３２ｊ，Ｑ３２ｋと、を有する。
【００４２】
さらに、オペアンプＯＰ３２の正相出力部は、前述した差動部のトランジスタＱ３２ｂとカレントミラーの関係に構成されるＮチャネルＭＯＳトランジスタＱ３２ｃと、このトランジスタＱ３２ｃに直列に接続されるＰチャネルＭＯＳトランジスタＱ３２ｄと、このトランジスタＱ３２ｄとカレントミラーの関係に構成されるＰチャネルＭＯＳトランジスタＱ３２ｅと、このトランジスタＱ３２ｅに直列に接続されるとともに差動部のトランジスタＱ３２ｇとカレントミラーの関係に構成されるＮチャネルＭＯＳトランジスタＱ３２ｈと、を有する。
【００４３】
そして、非反転入力ＩＮ＋に比例する電流を流し得るトランジスタＱ３２ｅを駆動電圧Ｖcc側に、反転入力ＩＮ−に比例する電流を流し得るトランジスタＱ３２ｈをアース側に、それぞれ位置するように両トランジスタを直列に接続して駆動電圧Ｖccとアースとの間に介在させる。これにより、非反転入力ＩＮ＋と反転入力ＩＮ−との差電圧を両者の接続点から正相出力ｐとして制御電圧Ｖｎを出力することが可能となる。なお、この正相出力ｐは、通常のオペアンプ（例えば電源回路１００のオペアンプ６）の出力に相当するものである。
【００４４】
このオペアンプＯＰ３２では、このような制御電圧Ｖｎ（正相出力ｐ）を出力し得る正相出力部に加えて、前述した差動部のトランジスタＱ３２ｇとカレントミラーの関係に構成されるＮチャネルＭＯＳトランジスタＱ３２ｍと、このトランジスタＱ３２ｍに直列に接続されるＰチャネルＭＯＳトランジスタＱ３２ｎと、差動部のトランジスタＱ３２ｂとカレントミラーの関係に構成されるＮチャネルＭＯＳトランジスタＱ３２ｐと、このトランジスタＱ３２ｐに直列に接続されるとともにトランジスタＱ３２ｎとカレントミラーの関係に構成されるＰチャネルＭＯＳトランジスタＱ３２ｏと、からなる逆相出力部を有する。
【００４５】
そして、反転入力ＩＮ−に比例する電流を流し得るトランジスタＱ３２ｏを駆動電圧Ｖcc側に、非反転入力ＩＮ＋に比例する電流を流し得るトランジスタＱ３２ｐをアース側に、それぞれ位置するように両トランジスタを直列に接続して駆動電圧Ｖccとアースとの間に介在させる。これにより、反転入力ＩＮ−と非反転入力ＩＮ＋との差電圧を両者の接続点から逆相出力ｎとして逆制御電圧Ｖｎを出力することが可能となる。なお、このトランジスタＱ３２ｍ，Ｑ３２ｎ，Ｑ３２ｏ，Ｑ３２ｐによる回路は、特許請求の範囲に記載の「定電圧制御方向引込回路」の残部に相当し得るもので、図２においては、符号３０ｃを付した破線範囲がアシスト回路（定電圧制御方向引込回路）の残部にあたる。
【００４６】
このように構成することにより、オペアンプＯＰ３２では、通常のオペアンプの出力に相当する正相出力ｐのほかに、この正相出力ｐとは独立して逆極性の出力が得られる逆相出力ｎを出力することが可能になる（逆相出力ｎによる出力電圧のことを「逆制御電圧Ｖｎ」という）。したがって、当該逆相出力ｎを前述したＮチャネルＭＯＳトランジスタＱ３４のゲートに接続することで、前項〔１〕で説明したように、マイコンＭＣ５がスリープ状態から動作状態に遷移する際において、当該トランジスタＱ３４のスイッチング動作によりオペアンプＯＰ３２の正相出力をアース側にバイパスすることが可能となる。なお、逆相出力ｎや逆制御電圧Ｖｎは、特許請求の範囲に記載の「他の第１制御出力」に相当し得るものである。
【００４７】
〔３〕電源回路３０では、オペアンプＯＰ３２を構成するトランジスタＱ３２ｐのチャネル幅Ｗを当該オペアンプＯＰ３２を構成するトランジスタＱ３２ｂのチャネル幅Ｗよりも大きくなるように設定した。なお、チャネル幅Ｗとは、当該トランジスタが構成される半導体装置のチャネル長Ｌ（ドレイン−ソース間の離隔距離）に対する直交方向の幅のことである。
【００４８】
即ち、トランジスタＱ３２ｂのチャネル幅Ｗｂと、このトランジスタＱ３２ｂとカレントミラーに構成されるトランジスタＱ３２ｐのチャネル幅Ｗｐとを、Ｗｂ＜Ｗｐの関係に設定することで、図３に示すように、オペアンプＯＰ３２の差動入力に対する正相出力ｐと逆相出力ｎとの出力関係が非対称になるようにし（図３中に示す破線は対称出力の場合）、かつ逆相出力ｎによる当該トランジスタＱ３４のスイッチング動作点Ｖonが制御電圧Ｖｐの可動予定領域外となるように設定する。なお、正相出力ｐや制御電圧Ｖｐは、特許請求の範囲に記載の「第１制御出力」に相当し得るものである。
【００４９】
これにより、オペアンプＯＰ３２による制御電圧Ｖｐの可動予定領域内では、トランジスタＱ３４によるスイッチングのオン動作が行われないことから、定電圧供給部３０ａおよび電流シンク部３０ｂにおける動作の障害とならない。つまり、マイコンＭＣ５がスリープ状態から動作状態に遷移する期間中に、トランジスタＱ３４によるスイッチングのオン動作が可能となり、オペアンプＯＰ３２の正相出力ｐをアース側にバイパスすることが可能となる。
【００５０】
このため、図４に示すように、マイコンＭＣ５のスリープ状態には、オペアンプＯＰ３２の正相出力ｐからは、制御電圧Ｖｐとして、抵抗Ｒ２５と抵抗Ｒ２６，Ｒ２７との分圧による検出電圧Ｖｂにほぼ等しく制御された電圧（駆動電圧Ｖccが５Ｖの場合、約２Ｖ）が出力されている。これは、［背景技術］の欄で説明したように、電流シンク部３０ｂでは、マイコンＭＣ５の動作状態にかかわらず端子Ｔ７の印可許容電圧、つまり駆動電圧Ｖcc（ここでは５Ｖ）、の分圧を検出電圧Ｖｂとし、この検出電圧Ｖｂを基準にオペアンプＯＰ３２の制御電圧Ｖｐが当該検出電圧Ｖｂと等しくなるようにオペアンプＯＰ３２で監視しシンク電圧Ｖｓを出力してトランジスタＱ２５を制御しているためである。なおこのシンク電圧Ｖｓは、特許請求の範囲に記載の「第２制御出力」に相当し得るものである。
【００５１】
このようなスリープ状態から当該マイコンＭＣ５の動作状態に遷移した場合には、その状態遷移の期間中に、オペアンプＯＰ３２の逆相出力ｎから出力される逆制御電圧Ｖｎによって、トランジスタＱ３４がオフ動作からオン動作に移行する。そのため、オペアンプＯＰ３２の正相出力ｐがアース側に接続されるので、制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔ（駆動電圧Ｖccが５Ｖの場合、約１Ｖ）の方向に強制的に引き込まれる。これにより、オペアンプＯＰ３２の正相出力ｐに位相補償回路（Ｃ２２，Ｑ２４）が接続されていても、その影響を受けることなく、制御電圧ＶｐはトランジスタＱ２３のしきい値電圧Ｖｔに俊敏に遷移することが可能となる。
【００５２】
したがって、図４と図１２とを比較すると明かなように、オペアンプＯＰ３２による出力応答の遅れを大幅に改善することができ、オペアンプＯＰ３２の出力応答遅れによる駆動電圧Ｖccの沈み込みを抑制可能にしている。よって、駆動電圧ライン＋Ｖcc（電源ライン）による駆動電圧Ｖccの安定供給を可能にするので、当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等のシステムリセットを防止することができる。なお、図４において符号Ｋが示す点線の波形は、コンデンサＣ２２が存在しない場合の出力応答波形の例である。
【００５３】
以上説明したように、本第１実施形態に係る電源回路３０では、駆動電圧ライン＋Ｖccの駆動電圧Ｖccに基づく検出電圧Ｖａと基準電圧Ｖｒとの誤差を増幅したものを、正相出力ｐ（制御電圧Ｖｐ）および当該正相出力ｐ（制御電圧Ｖｐ）から独立した逆相出力ｎ（逆制御電圧Ｖｎ）に出力可能なオペアンプＯＰ３２と、逆相出力ｎ（逆制御電圧Ｖｎ）に基づいて正相出力ｐ（制御電圧Ｖｐ）をマイコンＭＣ５の動作状態の電位Ｖｔに接近させるトランジスタＱ３４と、を備える当該アシスト回路３０ｃを有する。
【００５４】
これにより、正相出力ｐ（制御電圧Ｖｐ）が、マイコンＭＣ５のスリープ状態から動作状態に遷移する期間中に、当該トランジスタＱ３４によって、正相出力ｐ（制御電圧Ｖｐ）が当該動作状態の電位Ｖｔの方向に引き込まれるので、当該正相出力ｐ（制御電圧Ｖｐ）は、位相補償回路（Ｃ２２，Ｑ２４）の影響を受けることなくマイコンＭＣ５の動作状態の電位Ｖｔに俊敏に遷移することが可能となる。したがって、駆動電圧ライン＋Ｖccの駆動電圧Ｖccの沈み込み（図１２参照）を抑制できるので、当該駆動電圧ライン＋Ｖccによる駆動電圧Ｖccの安定供給を可能にし当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等のシステムリセットを防止することができる。
【００５５】
ここで、本第１実施形態に係る電源回路３０の改変例として、電源回路４０の構成等をを図５および図６を参照して説明する。前述した電源回路３０では、オペアンプＯＰ３２の正相出力ｐとアースとの間に直接介在するようにトランジスタＱ３４を設けたのに対し、本改変例の電源回路４０を構成するアシスト回路４０ｃでは、トランジスタＱ２３とカレントミラーの関係にあるトランジスタＱ４２を、オペアンプＯＰ３２の正相出力ｐとトランジスタＱ３４のドレインとの間に設けた点が前述の電源回路３０と異なる。このため図５において、図１に示す電源回路３０と実質的に同一の構成部分には同一符号を付し、説明を省略する。なお、図５において、符号４０ａは定電圧供給部を、また符号４０ｂは電流シンク部をそれぞれ示し、前述した電源回路３０の定電圧供給部３０ａ、電流シンク部３０ｂと同様に構成される。
【００５６】
即ち、図５に示すように、アシスト回路４０ｃでは、オペアンプＯＰ３２の正相出力ｐをゲートで受けるトランジスタＱ２３に対して、同正相出力ｐをゲートおよびドレインで受けるトランジスタＱ４２のソースをトランジスタＱ３４のドレインに接続する。また、ＩＣ２１の半導体基板上における当該トランジスタＱ４２の配置を、同半導体基板上に形成されるトランジスタＱ２３に対して鏡面対称に隣接して位置するように設定する。
【００５７】
これにより、当該トランジスタＱ４２とトランジスタＱ２３とは、電気的にも機械的（熱的）にもカレントミラーの関係にあるため、トランジスタＱ２３のドレイン−ソース間を流れるドレイン電流とほぼ等しいドレイン電流がトランジスタＱ４２のドレイン−ソース間にも流れる。このため、オペアンプＯＰ３２の正相出力ｐから出力される制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔよりも下回った場合には、当該トランジスタＱ２３は遮断状態（オフ状態）に遷移してドレイン電流が流れなくなることから、当該トランジスタＱ２３とカレントミラーの関係にあるトランジスタＱ４２も遮断状態（オフ状態）に遷移させることが可能となる。
【００５８】
したがって、図６に示すように、マイコンＭＣ５がスリープ状態から動作状態に遷移した後、オペアンプＯＰ３２の正相出力ｐ（制御電圧Ｖｐ）が前述したアシスト回路４０ｃによりアース側にさらに引き込まれ得る場合でも（図６に示す符号αの破線楕円内）、当該正相出力ｐ（制御電圧Ｖｐ）がトランジスタＱ２３のしきい値電圧Ｖｔを下回ると同時に当該トランジスタＱ２３が遮断状態（オフ状態）に遷移し、これとほぼ同時にトランジスタＱ４２も遮断状態（オフ状態）に遷移する。
【００５９】
このため、前述した電源回路３０を構成するアシスト回路３０ｃのように、オペアンプＯＰ３２の正相出力ｐから出力される正相出力ｐ（制御電圧Ｖｐ）を過剰にアース側に引き込んでしまうという現象（図６に示す符号αの楕円内の破線による波形）が発生しないので（図４参照）、当該トランジスタＱ２３によりトランジスタＱ２２、Ｑ２１を介して制御される駆動電圧Ｖccに、オーバーシュートによるリップル電圧が発生することを防止できる（図６に示す符号βの楕円内の破線による波形）。よって、電源回路４０ではこのようなリップル電圧の発生も防止できるので、駆動電圧ライン＋Ｖccによる駆動電圧Ｖccの安定供給を可能にするばかりでなく、当該リップル電圧を原因とする電源ノイズの抑制も可能になる。
【００６０】
［第２実施形態］
続いて、図７〜図１０に基づいて第２実施形態に係る電源回路５０を説明する。この第２実施形態に係る電源回路５０は、［発明が解決しようとする課題］の欄で説明した「(1) マイコンＭＣ５がスリープ状態から動作状態に遷移する際の問題」に加えて、「(2) マイコンＭＣ５が動作状態からスリープ状態に遷移する際の問題」をも解決するもので、前述の電源回路１００とは、第１実施形態で説明した〔１〕、〔２〕および〔３〕に加えて、次の〔４〕、〔５〕および〔６〕が異なる。
【００６１】
なおここでは、〔４〕、〔５〕および〔６〕による構成等を中心に説明することとし、〔１〕、〔２〕および〔３〕による構成等については、第１実施形態で説明したものと同様であるので省略するが、電源回路５０においても〔１〕、〔２〕および〔３〕による構成を備えるため、第１実施形態による作用・効果と同様の作用・効果が得られる。なお、図７において、符号５０ａは定電圧供給部を、また符号５０ｂは電流シンク部をそれぞれ示し、前述した電源回路３０の定電圧供給部３０ａ、電流シンク部３０ｂと同様に構成される。また、第１実施形態の電源回路３０と実質的に同一の構成部分には同一符号を付し説明を省略する。
【００６２】
〔４〕電源回路５０では、駆動電圧Ｖccを監視制御するオペアンプＯＰ５２（電源回路１００のオペアンプ６に相当）の出力を受けるトランジスタＱ５４を設けた（図７参照）。なお、このオペアンプＯＰ５２は、特許請求の範囲に記載の「誤差増幅器」に相当し得るもので、「差動増幅器」とも称されるものである。
【００６３】
前掲(2) の問題は、電源回路１００を構成するオペアンプＯＰ６の出力に接続される位相補償回路（コンデンサＣ２２，トランジスタＱ２４）が、当該オペアンプ６の負荷として作用することに基づいている。そこで、図７に示すように、本第２実施形態に係る電源回路５０では、次項〔５〕で説明するように、前述した定電圧供給部３０ａを構成するオペアンプＯＰ３２のように、オペアンプＯＰ５２の逆相出力ｎ（逆制御電圧Ｖｎ）をゲートで受けるＮチャネルＭＯＳトランジスタＱ３４を、トランジスタＱ４２を介してオペアンプＯＰ５２の正相出力ｐとアースとの間に設けるとともに、本第２実施形態では、オペアンプＯＰ５２のもう一つの逆相出力ｎ’（逆制御電圧Ｖｎ’）をゲートで受けるＰチャネルＭＯＳトランジスタＱ５４を、オペアンプＯＰ５２の正相出力ｐと駆動電源Ｖccとの間に設けた。なお、このトランジスタＱ５４のドレインは駆動電源Ｖccに直結されており、当該トランジスタＱ５４と駆動電源Ｖccとの間には、負荷回路等は接続されていない。
【００６４】
このため、位相補償回路の有無に関わりなく、オペアンプＯＰ５２の正相出力ｐを、当該トランジスタＱ５４を介して駆動電圧Ｖcc側に接続することが可能となる。つまり、オペアンプＯＰ５２の正相出力ｐを駆動電圧Ｖccに直結し得るバイパス回路がトランジスタＱ５４によって形成されている。これにより、たとえオペアンプＯＰ５２の正相出力ｐに、コンデンサＣ２２とトランジスタＱ２４による抵抗とからなる位相補償回路が接続されていても、当該トランジスタＱ５４のスイッチング動作によってオペアンプＯＰ５２の正相出力ｐを駆動電圧Ｖcc側にバイパスできるので、オペアンプＯＰ５２の出力に応答遅れが生じ得る場合に当該オペアンプＯＰ５２の駆動を高めて応答の遅れを改善することが可能となる。なお、このトランジスタＱ５４による回路は、特許請求の範囲に記載の「遮断制御方向引込回路」の一部に相当し得るもので、図７においては、符号５０ｃを付した破線範囲がアシスト回路（遮断制御方向引込回路）の一部となる。
【００６５】
〔５〕図７に示すように、電源回路５０では、電源回路１００のオペアンプ６に相当するものとして、出力を３系統有するオペアンプＯＰ５２を設けた。なお、図８に示すオペアンプＯＰ５２の回路例は、前述した第１実施形態の電源回路３０の定電圧供給部３０ａを構成するオペアンプＯＰ３２の回路例（図２参照）にアシスト回路５０ｄを追加したものに相当する。そのため、図８において、図２のオペアンプＯＰ３２と実質的に同一の構成部分には同一符号を付し説明を省略する。
【００６６】
図８に示すように、オペアンプＯＰ５２は、トランジスタＱ３２ａ，Ｑ３２ｂ，Ｑ３２ｆ，Ｑ３２ｇからなる差動部、抵抗３２ｉおよびトランジスタＱ３２ｊ，Ｑ３２ｋからなる定電流部、トランジスタＱ３２ｃ，Ｑ３２ｄ，Ｑ３２ｅ，Ｑ３２ｈからなる正相出力部、トランジスタＱ３２ｍ〜Ｑ３２ｐからなる第１逆相出力部、トランジスタＱ５２ａ，Ｑ５２ｂからなる第２逆相出力部、を備えている。なお、差動部、定電流部および正相出力部は、オペアンプＯＰ３２を構成する差動部、定電流部および正相出力部と同様に構成されており、また第１逆相出力部はオペアンプＯＰ３２を構成する逆相出力部に相当しそれと同様に構成されているため、ここではこれらの説明を省略する。
【００６７】
このオペアンプＯＰ５２では、差動部、定電流部および正相出力部により制御電圧Ｖｎ（正相出力ｐ）を出力し、また差動部、定電流部および第１逆相出力部により逆制御電圧Ｖｎ（逆相出力ｎ）を出力し得ることに加えて、差動部、定電流部および第２逆相出力部により逆相出力ｎ’（逆制御電圧Ｖｎ’）を出力し得るように構成されている。
【００６８】
この第２逆相出力部では、第１逆相出力部のトランジスタＱ３２ｎとカレントミラーの関係に構成されるＰチャネルＭＯＳトランジスタＱ５２ａと、差動部のトランジスタＱ３２ｂとカレントミラーの関係に構成されるＮチャネルＭＯＳトランジスタＱ５２ｂと、からなる第２逆相出力部を有する。即ち、第１逆相出力部のトランジスタＱ３２ｎとトランジスタＱ３２ｏとがカレントミラーの関係にあるのと同様に、第１逆相出力部のトランジスタＱ３２ｎと第２逆相出力部のトランジスタＱ５２ａとをカレントミラーの関係に構成する。また、差動部のトランジスタＱ３２ｂと第１逆相出力部のトランジスタＱ３２ｐとがカレントミラーの関係にあるのと同様に、差動部のトランジスタＱ３２ｂと第２逆相出力部のトランジスタＱ５２ｂとをカレントミラーの関係に構成する。
【００６９】
これにより、当該第２逆相出力部は、トランジスタＱ３２ｏ，Ｑ３２ｐからなる第１逆相出力部の出力段と同様に構成されるので、当該第２逆相出力部の逆相出力ｎ’からは、第１逆相出力部の逆相出力ｎから出力される逆制御電圧Ｖｎに相当する逆制御電圧Ｖｎ’を出力することが可能となる。なお、このトランジスタＱ３２ｍ，Ｑ３２ｎ，Ｑ３２ｏ，Ｑ３２ｐによる回路は、トランジスタＱ３４，Ｑ４２とともに、特許請求の範囲に記載の「定電圧制御方向引込回路」に相当し得る。トランジスタＱ５２ａ，Ｑ５２ｂによる回路は、特許請求の範囲に記載の「遮断制御方向引込回路」の残部に相当し得るもので、図８においては、符号５０ｃを付した破線範囲がアシスト回路（遮断制御方向引込回路）の残部にあたる。
【００７０】
このように構成することにより、オペアンプＯＰ５２では、通常のオペアンプの出力に相当する正相出力ｐのほかに、この正相出力ｐとは独立して逆極性の出力が得られる逆相出力ｎ、ｎ’を出力することが可能になる（逆相出力ｎによる出力電圧のことを「逆制御電圧Ｖｎ」、逆相出力ｎ’による出力電圧のことを「逆制御電圧Ｖｎ’」とそれぞれいう）。したがって、このような逆相出力ｎ、ｎ’のうち、逆相出力ｎ’を前述したトランジスタＱ５４のゲートに接続することで、前項〔４〕で説明したように、マイコンＭＣ５が動作状態からスリープ状態に遷移する際において、当該トランジスタＱ５４のスイッチング動作によりオペアンプＯＰ５２の正相出力を駆動電圧Ｖcc側にバイパスすることが可能となる。また、逆相出力ｎを前述したトランジスタＱ３４のゲートに接続することで、前項〔１〕で説明したように、マイコンＭＣ５がスリープ状態から動作状態に遷移する際において、当該トランジスタＱ３４のスイッチング動作によりオペアンプＯＰ５２の正相出力をアース側にバイパスすることが可能となる。なお、逆相出力ｎ’や逆制御電圧Ｖｎ’は、特許請求の範囲に記載の「他の第１制御出力」に相当し得るものである。
【００７１】
〔６〕電源回路５０では、オペアンプＯＰ５２を構成するトランジスタＱ５２ｂのチャネル幅Ｗを当該オペアンプＯＰ５２を構成するトランジスタＱ５２ａのチャネル幅Ｗよりも小さくなるように設定した。
【００７２】
即ち、トランジスタＱ５２ｂのチャネル幅Ｗｂと、このトランジスタＱ３２ｂに直列に接続されるトランジスタＱ５２ａのチャネル幅Ｗａとを、Ｗｂ＜Ｗａの関係に設定することで、図９に示すように、逆相出力ｎ’による当該トランジスタＱ５４のスイッチング動作点Ｖonが制御電圧Ｖｐの可動予定領域外となるように、正相出力ｐと対称出力（図９中に示す破線）の場合のスイッチング動作点Ｖon’よりも差動入力ΔＶが大きくなる方向に設定する。
【００７３】
これにより、オペアンプＯＰ５２による制御電圧Ｖｐの可動予定領域内では、トランジスタＱ５４によるスイッチングのオン動作が行われないことから、定電圧供給部５０ａおよび電流シンク部５０ｂにおける動作の障害とならない。つまり、マイコンＭＣ５が動作状態からスリープ状態に遷移する期間中に、トランジスタＱ５４によるスイッチングのオン動作が可能となり、オペアンプＯＰ５２の正相出力ｐを駆動電圧Ｖcc側にバイパスすることが可能となる。
【００７４】
このため、図１０に示すように、マイコンＭＣ５の動作状態には、オペアンプＯＰ５２の正相出力ｐからは、制御電圧Ｖｐとして、トランジスタＱ２３のしきい値電圧Ｖｔにほぼ等しく制御された電圧（駆動電圧Ｖccが５Ｖの場合、約１Ｖ）が出力されている。これは、［背景技術］の欄で説明したように、マイコンＭＣ５が動作状態に遷移している場合には、トランジスタＱ２２を介してトランジスタＱ２１のアナログ的な制御を可能にするため、オペアンプＯＰ３２により当該トランジスタＱ２３を飽和領域で制御しているためである。
【００７５】
このような動作状態から当該マイコンＭＣ５のスリープ状態に遷移した場合には、その状態遷移の期間中に、オペアンプＯＰ５２の逆相出力ｎ’から出力される逆制御電圧Ｖｎ’によって、トランジスタＱ５４がオフ動作からオン動作に移行する。そのため、オペアンプＯＰ５２の正相出力ｐが駆動電圧Ｖcc側に接続されるので、制御電圧Ｖｐが、抵抗Ｒ２５と抵抗Ｒ２６，Ｒ２７との分圧による検出電圧Ｖｂ（駆動電圧Ｖccが５Ｖの場合、約２Ｖ）の方向に強制的に引き込まれる。これにより、オペアンプＯＰ５２の正相出力ｐに位相補償回路（Ｃ２２，Ｑ２４）が接続されていても、その影響を受けることなく、制御電圧Ｖｐは当該分圧による検出電圧Ｖｂに俊敏に遷移することが可能となる。
【００７６】
したがって、図１０と図１３とを比較すると明かなように、オペアンプＯＰ５２による出力応答の遅れを大幅に改善することができ、オペアンプＯＰ５２の出力応答遅れによる駆動電圧Ｖccのオーバーシュートを抑制可能にしている（図１０に示す符号γの破線楕円内）。よって、駆動電圧ライン＋Ｖcc（電源ライン）による駆動電圧Ｖccの安定供給を可能にするので、当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等の故障を防止することができる。
【００７７】
以上説明したように、本第２実施形態に係る電源回路５０では、駆動電圧ライン＋Ｖccの駆動電圧Ｖccに基づく検出電圧Ｖａと基準電圧Ｖｒとの誤差を増幅したものを、正相出力ｐ（制御電圧Ｖｐ）および当該正相出力ｐ（制御電圧Ｖｐ）から独立した逆相出力ｎ’（逆制御電圧Ｖｎ’）に出力可能なオペアンプＯＰ５２と、逆相出力ｎ’（逆制御電圧Ｖｎ’）に基づいて正相出力ｐ（制御電圧Ｖｐ）をマイコンＭＣ５のスリープ状態の電位Ｖｂに接近させるトランジスタＱ５４と、を備える当該アシスト回路５０ｃを有する。
【００７８】
これにより、正相出力ｐ（制御電圧Ｖｐ）が、マイコンＭＣ５の動作状態からスリープ状態に遷移する期間中に、当該トランジスタＱ５４によって、正相出力ｐ（制御電圧Ｖｐ）が当該スリープ状態の電位Ｖｂの方向に引き込まれるので、当該正相出力ｐ（制御電圧Ｖｐ）は、位相補償回路（Ｃ２２，Ｑ２４）の影響を受けることなくマイコンＭＣ５のスリープ状態の電位Ｖｂに俊敏に遷移することが可能となる。したがって、駆動電圧ライン＋Ｖccの駆動電圧Ｖccのオーバーシュート（図１３参照）を抑制できるので、当該駆動電圧ライン＋Ｖccによる駆動電圧Ｖccの安定供給を可能にし当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等の故障を防止することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施形態に係る電源回路の構成例を示す回路図である。
【図２】本第１実施形態に係る電源回路の定電圧供給部を構成するオペアンプの回路例を示す回路図である。
【図３】図２に示すオペアンプの差動入力に対する出力特性を示す説明図である。
【図４】本第１実施形態に係る電源回路の動作を示す説明図で、マイコンがスリープ状態から動作状態に遷移する際における制御電圧Ｖｐ、Ｖｎおよび駆動電圧Ｖccの変動特性を示すものである。
【図５】本発明の第１実施形態に係る電源回路の改変例を示す回路図である。
【図６】本第１実施形態に係る電源回路の改変例の動作を示す説明図で、マイコンがスリープ状態から動作状態に遷移する際における制御電圧Ｖｐおよび駆動電圧Ｖccの変動特性を示すものである。
【図７】本発明の第２実施形態に係る電源回路の構成例を示す回路図である。
【図８】本第２実施形態に係る電源回路の定電圧供給部を構成するオペアンプの回路例を示す回路図である。
【図９】図８に示すオペアンプの差動入力に対する出力特性を示す説明図である。
【図１０】本第２実施形態に係る電源回路の動作を示す説明図で、マイコンが動作状態からスリープ状態に遷移する際における制御電圧Ｖｐ、Ｖｎおよび駆動電圧Ｖccの変動特性を示すものである。
【図１１】特許文献１に開示される電源回路の構成例を示す回路図である。
【図１２】特許文献１に開示される電源回路の動作を示す説明図で、マイコンがスリープ状態から動作状態に遷移する際における制御電圧Ｖｐおよび駆動電圧Ｖccの変動特性を示すものである。
【図１３】特許文献１に開示される電源回路の動作を示す説明図で、マイコンが動作状態からスリープ状態に遷移する際における制御電圧Ｖｐおよび駆動電圧Ｖccの変動特性を示すものである。
【符号の説明】
【００８０】
３０、４０、５０…電源回路
３０ａ、４０ａ、５０ａ…定電圧供給部（第１定電圧回路）
３０ｂ、４０ｂ、５０ｂ…電流シンク部（第２定電圧回路）
３０ｃ、４０ｃ、５０ｃ…アシスト回路（定電圧制御方向引込回路）
５０ｄ…アシスト回路（遮断制御方向引込回路）
Ｃ２２…コンデンサ（遅延要因回路）
Ｃ２１、Ｃ２３…コンデンサ
ＣＶ２９…定電圧源
Ｄ３…ダイオード
Ｉｏ…注入電流
Ｉｘ…負荷電流
ｎ…逆相出力（他の第１制御出力）
ＯＰ３１…オペアンプ（第２制御手段）
ＯＰ３２…オペアンプ（第１制御手段、定電圧制御方向引込回路、誤差増幅器）
ＯＰ５２…オペアンプ（第１制御手段、遮断制御方向引込回路、誤差増幅器）
ｐ…正相出力（第１制御出力）
Ｑ２１…トランジスタ（第１降圧手段）
Ｑ２４…トランジスタ（遅延要因回路）
Ｑ２２、Ｑ２３…トランジスタ
Ｑ２５…トランジスタ（第２降圧手段）
Ｑ３４…トランジスタ（定電圧制御方向引込回路）
Ｑ４２…トランジスタ（定電圧制御方向引込回路）
Ｑ５４…トランジスタ（遮断制御方向引込回路）
Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６、Ｒ２７…抵抗
Ｔ７、Ｔ９、Ｔ２３、Ｔ２５、Ｔ２６…端子
ＭＣ５…マイコン
Ｖａ…検出電圧（制御入力）
Ｖｂ…検出電圧（第２基準入力、遮断制御出力状態の電位）
ＶＢ…バッテリ電圧（第１入力電圧、第２入力電圧）
Ｖcc…駆動電圧（電源ラインの電圧）
Ｖｎ…逆制御電圧（他の第１制御出力）
Ｖｐ…制御電圧（第１制御出力）
Ｖｒ…基準電圧（第１基準入力）
Ｖｓ…シンク電圧（第２制御出力）
Ｖｔ…しきい値電圧（定電圧制御出力状態の電位）
＋ＶＢ…バッテリ電圧ライン
＋Ｖcc…駆動電圧ライン（電源ライン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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