(57)【特許請求の範囲】
【請求項１】
ピクセル信号を生成するための、それぞれのディテクタ・エレメント（１０２）を有するピクセル回路（１００）のアレイを組み込んだイメージングシステムであって、
各ピクセル回路（１００）が、アレイ出力（１１０）に関して、対応するディテクタ・エレメント（１０２）をバッファリングするために、それぞれのバッファ回路（１０８、１１４、１１６）を取り込み、
前記バッファ回路（１０８、１１４、１１６）が、フローティング・ゲート（１１８）を有するＭＯＳＦＥＴ（１１６）を含み、
前記ＭＯＳＦＥＴが、ピクセル回路特性間の変動を打ち消すために、前記フローティング・ゲート上への電荷の格納によってプログラマブルであることを特徴とする、
イメージングシステム。
【請求項２】
前記バッファ回路が、ソース・ホロワ回路（１０８、１１４、１１６）であることを特徴とする、請求項１に記載のシステム。
【請求項３】
前記フローティング・ゲートＭＯＳＦＥＴ（１１６）が、前記バッファ回路（１０８、１１４、１１６）内で、ＭＯＳＦＥＴソース・ホロワ・トランジスタ（１０８）のためのプログラマブルな電流源として作動するようにされていることを特徴とする、請求項１に記載のシステム。
【請求項４】
前記バッファ回路（１０８、１１４、１１６）が、前記フローティング・ゲートＭＯＳＦＥＴトランジスタ（１１６）と前記ＭＯＳＦＥＴソース・ホロワ・トランジスタ（１０８）の間の回路領域内の出力（１１０）に接続されることを特徴とする請求項３に記載のシステム。
【請求項５】
前記バッファ回路（１０８、１１４、１１６）が、出力信号が、前記対応するピクセル回路（１００）によって送信されるか否かを制御するために起動可能（activatable）なパス・トランジスタ（１１４）を含むことを特徴とする請求項３又は４に記載のシステム。
【請求項６】
ピクセル回路（１００）の前記アレイが、行及び列を形成するために接続され、
各列内の前記パス・トランジスタ（１１４）が、そのように選択された回路（１００）からの行出力を得るために起動可能（activatable）な共通の列選択ライン（１１２）に接続されることを特徴とする請求項５に記載のシステム。
【請求項７】
前記フローティング・ゲートＭＯＳＦＥＴトランジスタ（１１６）が、インジェクタ（１３６）に隣接したフローティング・ゲート領域（１４０）を持ち、
前記インジェクタ（１３６）が、電荷を、前記フローティング・ゲート（１１８）上に注入（inject）するための電圧パルスによって起動可能（activatable）である、
ことを特徴とする請求項１に記載のシステム。
【請求項８】
ピクセル回路（１００）の前記アレイが、行を形成するために接続され、
回路（１００）の各行内のインジェクタ（１３６）が、それぞれの共通電圧による起動（activation）のために一緒に接続される、
ことを特徴とする請求項７に記載のシステム。
【請求項９】
前記共通電圧が、フローティング・ゲート・ポテンシャルを、少なくとも３ボルトだけ変更するようにさせることを特徴とする請求項８に記載のシステム。
【請求項１０】
各ディテクタ・エレメント（１０２）が、サブ・スレッシュホールド領域（regime）で作動するようにされたダイオード接続されたＭＯＳＦＥＴ負荷手段（１０４、１０６）と直列状態にあることを特徴とする、請求項９に記載のシステム。
【請求項１１】
請求項７に記載のシステムであって、
それが、
高電圧パルスを、前記インジェクタ（１３６）にルーティングするためのパルス供給回路（２００）を含み、
前記パルス供給回路（２００）が、従来の均等物（equivalents）に比較して、増加された降伏電圧（breakdown voltage）を持つように構成されたＭＯＳＦＥＴｓ（２０２から２０８）を含む、
ことを特徴とするシステム。
【請求項１２】
前記フローティング・ゲートＭＯＳＦＥＴトランジスタ（１１６）が、制御ゲート（１３２）を持ち、
前記制御ゲート（１３２）及び前記フローティング・ゲート（１１８）が、前記フローティング・ゲート（１１８）からランダムな電荷を除去するための紫外線照射によって、一緒に短絡されることを可能とするための孔（１４４）を持つ金属スクリーン（１４２）を含む、
ことを特徴とする請求項１に記載のシステム。
【請求項１３】
孔（１４４）を持つ前記金属スクリーン（１４２）が、前記制御ゲート（１３２）と前記フローティング・ゲート（１１８）の間にオーバーラップが存在する回路領域の上（above）に配置されることを特徴とする請求項１２に記載のシステム。
【請求項１４】
列を形成するために、ピクセル回路（１００）の前記アレイもまた接続され、
各列内の前記回路（１００）が、行出力を得るために起動可能な共通列選択ライン（１１２）に接続され、
各個々のフローティング・ゲート（１１８）が、当該各個々のフローティング・ゲート（１１８）のそれぞれの行と列の起動（activation）による電荷注入のために選択可能とされている、
ことを特徴とする請求項８に記載のシステム。
【請求項１５】
ａ）ピクセル回路（１００）のアレイが、行と列で接続され、
ｂ）前記システムが、ピクセル信号のローカルでの平均化及び空間的フィルタリングのための処理手段（５８）を含み、ピクセル回路（１００）のアレイと同じ数の行を持ち、行であって、当該行に対してローカルでの平均化が提供される全ての（any）行内のピクセル回路の数と同じ数の列を持つ、
ことを特徴とする請求項１に記載のシステム。
【請求項１６】
請求項１に記載されたピクセル回路（１００）のアレイを提供するステップ、及び、
ピクセル回路特性の間の変動を打ち消す（counteract）ために前記ＭＯＳＦＥＴｓ（１１６）をプログラミングするために、前記フローティング・ゲート（１１８）上に電荷を格納するステップ、
を含むイメージを生成する方法。
【請求項１７】
請求項１６に記載の方法であって、
前記バッファ回路が、ソース・ホロワ回路（１０８、１１４、１１６）であり、
本方法が、
前記フローティング・ゲートＭＯＳＦＥＴトランジスタ（１１６）を、前記バッファ回路内で、ソース・ホロワ・トランジスタ（１０８）のためのプログラマブルな電流源として作動させることを含むことを特徴とする方法。
【請求項１８】
請求項１７に記載の方法であって、
当該方法が、
前記フローティング・ゲートＭＯＳＦＥＴトランジスタ（１１６）を前記ＭＯＳＦＥＴソース・ホロワ・トランジスタ（１０８）に接続する、バッファ回路領域内の出力（１１０）を介して、前記バッファ回路（１０８、１１４、１１６）から出力することを含むことを特徴とする方法。
【請求項１９】
請求項１７又は１８に記載の方法であって、
前記バッファ回路（１０８、１１４、１１６）が、出力信号が、対応するピクセル回路（１００）から利用可能か否かを制御するようにされたパス・トランジスタ（１１４）を含み、
本方法が、
前記ピクセル回路（１００）から出力を得るために、前記パス・トランジスタ（１１４）に印加された電圧を変更することを含むことを特徴とする方法。
【請求項２０】
請求項１９に記載の方法であって、
行及び列を形成するために、ピクセル回路（１００）の前記アレイが接続され、
本方法が、
行出力を得るために、それぞれの共通電圧で、回路（１００）の各列内で前記パス・トランジスタ（１１４）を起動することを含むことを特徴とする方法。
【請求項２１】
請求項１６に記載の方法であって、
前記フローティング・ゲートＭＯＳＦＥＴトランジスタ（１１６）が、インジェクタ（１３６）に隣接して、フローティング・ゲート領域（１４０）を持ち、
本方法が、前記フローティング・ゲート（１１８）の上に電荷を注入（inject）するために、前記インジェクタの電圧をパルシング（pulsing）することを含むことを特徴とする方法。
【請求項２２】
請求項２１に記載の方法であって、
行を形成するために、ピクセル回路（１００）の前記アレイが接続され、
本方法が、
回路（１００）の各行内で、前記インジェクタ（１３６）を、それぞれの共通電圧でパルシング（pulsing）することを含むことを特徴とする方法。
【請求項２３】
前記共通電圧が、フローティング・ゲート・ポテンシャルを、少なくとも３ボルト変更するようにされることを特徴とする請求項２２に記載の方法。
【請求項２４】
各ディテクタ・エレメント（１０２）が、サブ・スレッシュホールド領域（regime）で作動するようにされた、ダイオード接続されたＭＯＳＦＥＴ負荷手段（１０４、１０６）と直列状態にあることを特徴とする請求項２３に記載の方法。
【請求項２５】
請求項２１に記載の方法であって、
本方法が、
高電圧パルスを、パルス供給回路（２００）から前記インジェクタ（１３６）にルーティングし、
前記パルス供給回路（２００）が、従来の均等物（equivalents）に比較して、増加された降伏電圧（breakdown voltage）を持つように構成されたＭＯＳＦＥＴｓ（２０２から２０８）を含むことを含むことを特徴とする方法。
【請求項２６】
請求項１６に記載の方法であって、
前記フローティング・ゲートＭＯＳＦＥＴトランジスタ（１１６）が、制御ゲート（１３２）を持ち、
本方法が、前記フローティング・ゲート（１１８）からのランダムな電荷の除去のために、紫外線照射によって前記制御ゲート（１３２）を、前記フローティング・ゲート（１１８）に短絡することを含むことを特徴とする方法。
【請求項２７】
請求項２６に記載の方法であって、
本方法が、
スクリーン（１４２）内の孔（１４４）を通じて、前記制御ゲート（１３２）と前記フローティング・ゲート（１１８）の間にオーバラップが存在する回路領域に紫外線照射を印加することによって短絡を実施することを特徴とする方法。
【請求項２８】
列を形成するために、ピクセル回路（１００）の前記アレイもまた接続され、
各列内の前記回路（１００）が、行出力を得るために起動可能な共通列選択ライン（１１２）に接続され、
各個々のフローティング・ゲート（１１８）が、当該各個々のフローティング・ゲート（１１８）のそれぞれの対応する行及び列の起動による電荷注入のために選択可能である、
ことを特徴とする請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージングシステムに関するものである。
【背景技術】
【０００２】
哺乳動物の目が広い範囲の光強度レベルに旦って対象物を観測できるようにするために、哺乳動物の網膜は、２層システムに組織された５つの一般型のニューロンを備えている。第１の層、すなわち、外側網状層は、ディテクター、水平およびバイポーラーニューロンからなる。ディテクターニューロンの応答は、光子束の対数関数であることが示されている。ディテクターニューロンからの信号は、水平ニューロンへ通され、水平ニューロンは、それら信号が横方向に拡散することを許す。バイポーラーニューロンは、ディテクターおよび水平ニューロンからの信号の差に応答する。その結果、バイポーラーニューロン応答は、ディテクターニューロンの空間的および一時的変化の関数となり、この応答は、総合照度レベルの変化に比較的に敏感である。
【０００３】
電荷結合デバイスセンサの如き電子センサは、一般的には、ある限られた照度レベルに旦ってしか動作しない。商業的カメラシステムは、照度のレベルにしたがって動作点を変更するために自動利得制御を組み込んでいる。ある場面内に明るい光源がある場合には、自動利得制御により、その場面のディテールが失われる結果となる。
【０００４】
ある自然の場面においては、照度レベルＩ（ｘ，ｙ）の下での反射係数Ｒ（ｘ，ｙ）を有する対象物から反射される光強度Ｌ（ｘ，ｙ）は、次の式によって与えられる。
Ｌ（ｘ，ｙ）＝Ｉ（ｘ，ｙ）Ｒ（ｘ，ｙ）
どの場面内でも、照度レベルは、典型的には、２０倍まで変化するが、一方、反射率は、変化するとしても１０倍までであり、したがって、強度の変化は、最大で３０倍である。センサ出力のデジタル化の後３０倍の強度範囲に旦って１％のレベルの強度変化を検出するためには、ピクセル当たり約１７ビットが必要とされる。これに対して、イメージが、例えば、陰極線管を使用して表示されるときには、人間のオペレータは、約７ビットに相当する約１００グレイレベルしか区別できない。したがって、大量の情報が失われてしまう。
【０００５】
対数ディテクター応答Ｄ（ｘ，ｙ）は、次の式によって与えられる。
Ｄ（ｘ，ｙ）＝log(Ｒ（ｘ，ｙ））＋log(Ｉ（ｘ，ｙ））
もし、空間平均応答がディテクター応答から減算されるならば、これは、Ｒ（ｘ，ｙ）項からの寄与分の減衰よりも、Ｉ（ｘ，ｙ）からの寄与分を大きく減衰させる結果となる。反射係数による寄与分に対して照度レベルによる強度寄与分を減衰させる網膜は、Ｒ（ｘ，ｙ）によって表されるクリティカル情報を失うことなく、ある場面を表すに必要なダイナミックレンジを減少させる。哺乳動物の目の場合には、外側網状層は、大きなダイナミックレンジ入力をより小さなダイナミックレンジ出力へと変換する。
【０００６】
哺乳動物の網膜の挙動を擬態するセンサは、ある場合には、人工網膜と称される。以前に、人工網膜構造が報告されている。ある人工網膜構造は、「C.A.Mead,“Analog VLSI and Neural Systems”，Addis on Wesley，1989」において開示されており、図１に例示されている。このMeadの構造は、２つの欠点を有している。この構造は、応答時間が遅く、したがって、明るい場面に限られており、デバイス間の不整合のために、比較的に高いコントラストを有した対象物しか観測できない。さらに、各ピクセル内のデバイスの数のために、１０９μｍ×９７μｍが可能な最も小さなサイズであり、これは、比較的に大きく、したがって、構造の空間解像度が制限されてしまう。
【０００７】
「K.A.Boahen and A.G.Andreou，in int.J.Comp.Vision,Volume 8(1992),pp.764-772」には、ピクセル当たり数個のデバイスしか有さない網膜が提案されている。この網膜は、小さなフィードバックループを有した各ピクセル内に接続された横方向デバイスの２つのネットワークを備えている。このBoahenおよびAndreouの網膜は、デバイス変動を克服するのに必要とされる修正が照度に依存しているという欠点を有している。
【０００８】
特許文献１（英国特許第９２０４４３４．６号）には、デバイス不整合から生ずる不平衡を修正するようにプログラムされたフローティングゲートデバイスを組み込んだ差動増幅器が開示されている。このデバイスは、それらデバイスが飽和状態にて動作するように、あるデバイススレッシュホールド電圧より上で動作するように構成されている。
【０００９】
特許文献２（仏国公開特許明細書ＦＲ−Ａ−２ ５４３ ３６３）には、２つのフローティングゲートデバイスのフローティングゲートの電位の調整を制御するのに適当な比較器と共に、スレッシュホールド電圧を電気的に調整しうるトランジスタを使用したアナログ集積回路が開示されている。このアナログ回路のトランジスタは、そのスレッシュホールド電圧より上で動作するように構成されている。ここで、トランジスタにおける電流は、そのスレッシュホールド電圧に直接関連付けられている。スレッシュホールド電圧より上で動作する電界効果型トランジスタの場合には、トランジスタを通る電流、すなわち、ＩDは、次の式によって与えられる。
【００１０】
ＩD＝β（Ｖgs−ＶT）2
ここで、βおよびＶT、すなわち、スレッシュホールド電圧は、デバイスに依存したパラメータである。
【００１１】
フローティングゲートトランジスタのスレッシュホールド電圧を調整することにより、このデバイス依存パラメータの効果を減少させることができ、しかも、βのデバイス間の差を維持することができる。ＦＲ−Ａ−２ ５４３ ３６３の教示によれば、電界効果型トランジスタは、２つの区別されるモード、すなわち、ブロックモードと導通モードを分離するスレッシュホールド電圧より下での動作に適していないというものである。
【００１２】
アナログイメージ処理は、１９９４年１２月５日のIEEEシンポジウム“Integrated Image Sensors and Processing”に提出された科学論文において、S.CollinＳおよびM.Wadeによって考察されている。この論文においては、監視システムとして使用するための対数ディテクターおよび中心包囲受感場を備えるイメージングシステムの適用性が論じされている。この論文には、この種のシステムが効果的なものであることが示されている。何故ならば、典型的な場面は、多重モード分布を示す強度ヒストグラムを有しており、処理されるイメージは、単一モード分布を有するからである。この論文には、このようなシステムの例も示されていなければ、このようなシステムがどのように構成されうるかも示されていない。この論文に示された結果は、コンピュータモデリング学習の結果である。
【００１３】
【特許文献１】英国特許第９２０４４３４．６号公報
【特許文献２】仏国公開特許明細書ＦＲ−Ａ−２ ５４３ ３６３
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、代替イメージングシステムを提供することである。
【課題を解決するための手段】
【００１５】
本発明によれば、
（ｉ）ある場面からの電磁放射線を検出し且つ該電磁放射線に応答してピクセルイメージ信号を発生するように配列された多重ディテクターエレメントを組み込んだ検出手段と、（ii）前記ピクセルイメージ信号を空間的にフィルタリングし且つ前記場面からの放射線のダイナミックレンジよりも小さいダイナミックレンジを有する処理されたイメージ出力信号を発生するための処理手段とを備えたイメージングシステムにおいて、
（iii）各ディテクターエレメントは、実質的に入射放射線強度の対数関数であり該入射放射線強度に比較して減少したダイナミックレンジを有するピクセルイメージ信号を与えるように配列された個々のピクセル回路に組み込まれており、
（iv）前記処理手段は、前記検出手段から空間的に分離しており、且つハイパ ス空間フィルタリングを与えるように配列されており、
（ｖ）前記ピクセル回路および前記処理手段は、ピクセルイメージ信号の照度依存性を選択的に相殺し且つ前記イメージングされた場面のエッジエンハンスド表示を与えるように組合せ配列されている、ことを特徴とするイメージングシステムが提供される。
【００１６】
検出手段を処理手段から分離し、個々のピクセルでのイメージ強度のダイナミックレンジよりも小さいダイナミックレンジを有し且つ該ピクセルでのイメージ強度の実質的に対数関数であるピクセルイメージ信号を発生する手段を組み込むことにより、次のような効果が得られる。
(a) 検出手段内のピクセルのサイズが、Meadの構成に比較して減少され、したがって、解像度が大きくなる。
(b) システムが、受け取られるより大きな範囲の放射線に応答でき、処理手段にて行われる空間フィルタリングによって与えられるダイナミックレンジの減少に加えてエンハンスドダイナミックレンジの減少を与えることができる。
(c) 処理手段のダイナミックレンジ性能要求が、検出手段においてダイナミックレンジ圧縮を行なうことにより緩められる。
【００１７】
システムは、各ピクセルイメージ信号がデジタル化サレタ信号において５つより多くないビットによって与えられるようにデジタル化されフィルタされたイメージ信号を出力する手段を組み込みうる。これにより、本質的イメージ情報を保持し、しかも、それほどのデジタル記憶メモリ容量を必要とせずに記録しうるようなデータを与えることができる。
イメージングシステムは、そこに入射する放射線に対するピクセル応答の変動を修正するための電子的にプログラムしうる修正手段を含みうる。ピクセルエレメントの変動は、修正されないならば、イメージングシステムの感度を減少させてしまう。ピクセル不均一性を修正することにより、イメージングシステムの感度が増大される。
【００１８】
修正手段は、そのフローティングゲートのうちの１つ以上に記憶された電荷に依存した修正を与えるように構成されたフローティングゲート電界効果型トランジスタを備えうる。これにより、検出手段が非常の多くのピクセルを組み入れたようなピクセル応答の変動を修正するための実際的なコンフィギュレーションが与えられる。
本発明のイメージングシステムは、処理イメージが記憶されその後に表示される電子写真システムの基礎を構成しうる。
【発明を実施するための最良の形態】
【００１９】
次に、添付図面に基づいて、本発明の実施例について、本発明をより詳細に説明する。
図１を参照するに、前述したMeadによって開発された従来のシリコン網膜の単一ピクセル１０の回路図を示している。ピクセル１０は、レセプタユニット２０と、横方向平均化ユニット２２と、出力ユニット２４とを備えている。レセプタユニット２０は、２つのダイオード接続されたｐチャンネル金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）２６および２８と、ｐｎｐホトトランジスタ３０とを備える。ディテクターユニット２０からの出力３２は、横方向平均化ユニット２２および出力ユニット２４の両方に接続されている。
【００２０】
横方向平均化ユニット２２は、相互コンダクタンス増幅器３４を備える。このユニット２２は、隣接ピクセルに対する横方向接続のネットワーク３６を使用して局部平均応答を計算する。各ピクセル内のネットワークへ相互コンダクタンス増幅器３４を通して注入される電流の量は、ネットワークの電圧、すなわち、ＶNODSと、レセプタユニット２０の出力電圧、すなわち、ＶPhoto との間の差に依存しており、したがって、ピクセル出力の重み付け局部平均を発生する。この平均化プロセスは、相互コンダクタンス増幅器３４のコンダクタンスと、ユニット２２におけるＭＯＳＦＥＴの抵抗とによって制御される。ＭＯＳＦＥＴのコンダクタンスが照度に無関係となるようにするために、Meadによって水平抵抗（HRes）回路と称された第２の相互コンダクタンス増幅器３８がユニット２２に設けられる。局部平均電圧は、出力４０にて、出力ユニット２４へと通される。
出力ユニット２４は、別の相互コンダクタンス増幅器４２である。増幅器４２は、局部平均電圧とレセプタ電圧ＶPhoto との間の差を増幅し、低い空間周波数の除去された入力イメージの対数表示のハイパスフィルタされた出力を発生する。
【００２１】
生物学的網膜は、少なくとも２つの共通の特徴を有する。すなわち、入射光子束の対数に比例した応答を有するディテクターと、相反的中心包囲受感場を有する出力ニューロンとである。相反的中心包囲受感場においては、出力ニューロンの応答は、小さい中心グループのディテクターの応答の平均と、より大きな包囲グループの応答の平均との間の差に比例している。この型の受感場を有する出力ニューロンの応答は、ガウス（ＤｏＧ）フィルタの差分ｆ(DoG)で場の対数表示を畳み込むことによって次のようにモデル化される。
ｆDoG（i,j）＝Ａexp−（ｉ2＋ｊ2）／2σ2P −Ｂexp−（ｉ2＋ｊ2）／２σ2n
相反中心包囲受感場を表示するために、ＡおよびＢは、共に正でなければならず、σn＞σPでなければならない。この関数を空間ドメインにおけるイメージで畳み込むことは、その場面のフーリエ変換にコンボルーションカーネルのフーリエ変換ｆDoGを乗ずることと等価である。ガウスのフーリエ変換は、幅パラメータσに逆比例した特性周波数を有するローパスフィルタである。ＤｏＧフィルタにおける２つのガウシアンを結合することにより、バンドパスフィルタとなる。このフィルタは、すべての高周波を除去する。これに対して、低周波数減衰の量は、ＡおよびＢの値によって決定される。もし、ＡおよびＢが正規化され、フィルタを一定場面で畳み込むことから生ずる出力が零となるようにする場合には、最も低い周波数も除去される。しかしながら、Ｂがこのクリティカル値より小さい場合には、ある程度の低周波数成分が残る。一般的に、ＤｏＧフィルタは、高周波が除去され、低周波が減衰され除去されるようなバンドパスフィルタである。
【００２２】
生物学的網膜は、バンドパスフィルタを組み込んでいるのであるが、所望の照度非依存出力を発生するために必要とされるのは、ハイパスフィルタである。この型のフィルタは、ディスプレイ応答とガウス重み付け局部平均との差をとるフィルタでありうる。これは、ＤｏＧフィルタより計算する上で安価である。
【００２３】
図２を参照するに、本発明のイメージングユニット５０を概略的に示している。このイメージングユニット５０は、ピクセル５６の如きディテクターピクセルのアレー５４を有するディテクターユニット５２と、バーフィルタユニット５８とを備える。アレー５４は、ピクセルの５１２行および５１２列を有する方形である。ピクセル５６の如き各ディテクターピクセルは、入射光に対して対数応答を有する。各ピクセルは、入射光に応答してある電圧を発生する。ピクセルの各列は、各列出力６０を有する。１つの行内のピクセルは、列出力６０を介してバーフィルタユニット５８と並列に同時に読み出される。ピクセル列が５１２があるので、５１２の列出力６０がある。
【００２４】
バーフィルタユニット５８は、エレメント６２の如き回路エレメントのアレーを備える。このユニット５８は、１５行、５１２列の回路エレメントを有している。これら回路エレメントは、それぞれ出力デバイス（図示していない）を含む。中心行６４における回路エレメントは、他の１４の行における回路エレメントから変形されている。バーフィルタユニット５８は、局部平均応答を計算し、個々のディテクターピクセル出力と局部平均応答との間の差に依存した出力信号を発生する。中心行６４における回路エレメントからの出力信号は、順次、イメージングユニット出力６６へ接続される。ディテクターユニット５２のピクセルの各行からの電圧がバーフィルタユニット５８へ通されるとき、ユニット５８は、各回路エレメントに記憶された前のピクセル電圧を１行だけ右へ移動させる。５０Hzのフレームレートで動作するイメージングユニットの場合には、各行のピクセル電圧は、約４０μｓにて処理され、バーフィルタユニット５８における特定のピクセル出力のための総合記憶時間は、この数値の１５倍であり、すなわち、約0.6ｍｓである。
【００２５】
ディテクターユニット５２をバーフィルタユニット５８から分離することにより、ディテクターユニット５２におけるピクセルのサイズは、図１の従来のシステムにおけるピクセルの最小サイズよりも小さくなる。何故ならば、より少ない回路エレメントが必要とされるからである。ピクセルサイズを減少させることにより、解像度をより大きくすることができる。
【００２６】
図３を参照するに、ディテクターピクセル回路１００が示されている。図２のディテクターユニットのディテクターピクセル回路の各々は、ディテクターピクセル回路１００を組み込んでいる。回路１００は、光子束を電流に変換するバイポーラーホトトランジスタ１０２を含む。ホトトランジスタ１０２からの光電流は、光電流を出力電圧へと変換する直列に動作する２つのダイオード接続されたｎチャンネルＭＯＳＦＥＴ１０４および１０６へ注入される。ｐチャンネルソースホロワＭＯＳＦＥＴ１０８は、共通列出力ライン１１０を介して読み取られる出力電圧のための十分なドライブを与える。列出力ライン１１０は、図２の列出力６０に対応する。１つの列からのどのピクセルが出力ラインに接続されるかは、行選択ラインにおける行選択信号によって制御される。
【００２７】
行選択ライン１１２が論理「高」状態にあるとき、パストランジスタ１１４は、導通し、列出力ライン１１０の電圧は、ピクセル回路１００の出力電圧によって決定される。ピクセル回路１００の場合には、論理「高」状態は、選択ライン１１２の０ボルトに対応し、論理「低」状態は、ライン１１２の＋５ボルトに対応する。回路１００は、プログラマブル電流源として作用するｐチャンネルフローティングゲートＭＯＳＦＥＴ１１６を組み込んでいる。ＭＯＳＦＥＴ１１６は、行選択ライン１１２が論理「高」にあるときには、単に、電流源として作用する。こうするために、ライン１１２とフローティングゲート１１８との間に結合キャパシタンスＣPPがある。もし、フローティングゲート１１８がキャパシタンスＣtot を有する場合には、電圧ΔＶSelectの変化により、ＣPPΔＶselect／Ｃtotのフローティングゲート電位の変化を生ずる。ライン1１２が状態を変えるとき、初期フローティングゲート電位およびその電位変化は、一緒になって、選択されないデバイスのチャンネルがブロックされるように、なっていなければならない。
【００２８】
図４を参照するに、ＭＯＳＦＥＴ１１６の概略構成を示している。図４ａは、ＭＯＳＦＥＴ１１６の平面図であり、図４ｂは、図４ａのIV−IV線断面図である。ＭＯＳＦＥＴ１１６は、ソースコンタクト１２０と、ドレインコンタクト１２２とを有している。これらコンタクトの各々は、ｎ型基体１２８の注入領域１２８および１２６に接触している。ポリシリコンフローティングゲート１１８は、酸化物領域１３０によって取り巻かれている。コンタクト１３４を有するポリシリコンコントロールゲート１３２は、フローティングゲート１１８の上にある。フローティングゲート１１８へ電荷を注入するために、コンタクト１３８を有するポリシリコントンネルインジェクタ１３６が、フローティングゲート１１８のリム１４０の上にある。電子トンネリングプロセスを通して高電圧がインジェクタ１３６へ加えられるとき、電荷がフローティングゲート１１８へ注入される。ピクセル間変動を減少させるように回路１００の動作をトリムするために、フローティングゲートの電荷を変更しうることが必要である。インジェクタ選択ライン（図示していない）は、コンタクト１３８および回路１００と同じ列の他のトンネルインジェクタのコンタクトに接続される。
【００２９】
トンネリングプロセスから生ずる電流−電圧特性は、高電圧が列内のすべてのインジェクタに加えられた場合に、選択されたデバイスと選択されていないデバイスとの間のフローティングゲート電位の差により、選択されたデバイスのみがプログラムされるようになっていなければならないことを意味している。選択信号をフローティングゲートヘ結合させることにより、選択されたデバイスがそのグループの他のデバイスから区別される。したがって、選択信号をその２つの状態の間で変化させることにより、フローティングゲート電位が少なくとも３ボルトだけ変化させられる。もし、選択信号が０Ｖまたは５Ｖである場合には、コントロールゲート１３２のキャパシタンスと総合フローティングゲートキャパシタンスとの比は、少なくとも0.6である。
【００３０】
ダイオード接続されたＭＯＳＦＥＴ１０４および１０６は、サブスレッシュホールドレジメで動作する。ＭＯＳＦＥＴデバイス特性は、「S.M.Sze,“Physicsof Semiconductor Devices”，John Wiley＆Sons，New York，1981，pp.431-510に説明されており、ここでは、用語「サブスレッシュホールド」が説明されている。ホトトランジスタ１０２の応答は、例えば、そのサイズを制御することによって、調整され、最大動作照度レベルで発生される光電流がサブスレッシュホールドレジメより上にＭＯＳＦＥＴ１０４および１０６を駆動するには十分でないようにすることができる。サブスレッシュホールドレジメで動作するダイオード接続負荷ＭＯＳＦＥＴの場合には、入力電流Ｉinは、次の式により、ゲート−ソース電位Ｖgsに関連付けられることが分かっている。
【００３１】
Ｉin＝ＧＩphoto ＝Ｉ0exp(κＶgs／ＵT) (1)
ここで、Ｉ0、κ、およびＵTは、デバイスパラメータであり、Ｇは、ホトトランジスタ１０２の利得であり、Ｉphoto は、ホトトランジスタでの光子束である。
【００３２】
ソースが接地されているようなｎチャンネルデバイスの場合には、式(1)は、式Ｖout ＝ＵT In［Iin／Ｉ0］／κを与えるように再整理されうる。ホトトランジスタ１０２は２つのダイオード接続されたＭＯＳＦＥＴに接続されているが、式(1)は、一般的に適用しうるものであり、出力電圧は、依然として、光電流の対数の関数である。
【００３３】
ソースホロワＭＯＳＦＥＴ１０８は、デバイスが次の式によって入力電圧Ｖinに関連付けられる出力電圧を有するように、飽和状態にて動作させられる。
【数１】
0004411313.tif 000002
【００３４】
ここで、Ｉは、ソース電流であり、ＶTおよびβは、デバイスパラメータである。フローティングゲートＭＯＳＦＥＴ１１６は、ＭＯＳＦＥＴ１０４および１０６のデバイスパラメータまたはホトトランジスタ１０２の利得Ｇの変動の如きＶinの変動、およびＭＯＳＦＥＴ１０８のパラメータＶTおよびβの変動の両者をトリムするためのピクセル内のプログラマブル電流源を与える。
【００３５】
ＭＯＳＦＥＴ１１８のブログラミングを容易とするために、製造プロセス中に生ずるフローティングゲート１１８のランダム荷電を、初期化プロセスにて除去しなければならない。これは、金属スクリーン１４２を通して紫外線放射線に対して回路１００を露出させることによって行われる。スクリーン１４２は、コントロールゲート１３２がフローティングゲート１１８に重なっている領域の上に来るように整列される孔１４４を有している。紫外線放射線の存在下において、フローティングゲート１１８は、大きな抵抗を介してコントロールゲート１３２に実効的に短絡させられ、フローティングゲートは、選択ライン１１２にセットされる電位に近い電位で平衡させられる。紫外線照射中に選択ライン１１２に加えられる電圧は、通常の最大動作電圧、すなわち、５Ｖよりもわずかに大きくすべきである。もし、この電圧が６Ｖにセットされ、ＭＯＳＦＥＴ１１６が選択されておらず、ライン１１２の電圧が５Ｖであり、ＣPP／Ｃtot の比が0.６に等しい場合には、フローティングゲート電位は、約5.4Ｖであろう。ＭＯＳＦＥＴ１１６が選択され、ライン１１２の電位が０Ｖであるときには、フローティングゲート電位は、そのデバイスをターンオンするに十分に低い2.4Ｖであろう。このような初期化プロセスにより、選択されていないデバイスはターンオフされ、選択されたデバイスのみがターンオンされる。
【００３６】
初期化プロセスが行われた後、各ピクセル回路は、ピクセル間変動を除去するためにトリムされる。このプロセスにおいて、図２の検出ユニット５２は、その通常動作モードへとバイアスされ、一様な照度がディテクターアレー５４へ加えられる。それから、各ピクセルからの出力は、所望の出力と比較される。もし、これらの２つの値が必要な許容範囲内にない場合には、論理素子（図示していない）は、高電圧パルスをその必要なインジェクタ選択ラインへスイッチする。
【００３７】
もし、フローティングゲート１１８の電圧が上昇する必要がある場合には、ライン１１２は、０Ｖへセットされ、高電圧パルスは、インジェクタ１３６に接続されたインジェクタ選択ラインへスイッチされる。同じ列の他のデバイスのフローティングゲート電位は、実質的に不変である。何故ならば、それらの各選択ラインは、５Ｖにセットされているからである。
【００３８】
ＭＯＳＦＥＴ１１６の如きＭＯＳＦＥＴのフローティングゲートの電位を増大させることにより、フローティングゲートデバイスを通しての電流が減少させられる効果が得られ、列出力ライン１１０の如き列出力ラインに加えられる出力電圧は減少させられる。したがって、所望の出力電圧は、初期化プロセスの後に予想される最低初期電圧より低くなければならない。各ピクセルは、出力電圧が所望の値に等しくなるまで、いくつかのパルスでプログラムされる。
【００３９】
図５を参照するに、高電圧パルスを図３の回路のインジェクタ選択ラインへルーティングするのに適当な回路２００を示している。この回路２００は、J.R.Mann,“Floating-gate circuits in MOSIS”,Technical Report 824，Massachusetts institute of Technology，Lincoln Laboratory，November 1990に説明されている。この回路２００は、直列に接続された２対のｐチャンネルＭＯＳＦＥＴ２０２から２０８を備える。正の高電圧信号は、各ｎチャンネルＭＯＳＦＥＴ２１２および２１４に対して低電圧入力信号およびその補数をスイッチすることによって、出力ライン２１０へスイッチされる。回路２００のデバイスは、通常のＭＯＳＦＥＴに比較して増大した破壊電圧を有するように構成される。Mannによって説明されているように、デバイスドレイン構造を変更するために、低量注入が使用される。動作において、回路２００は、１４.４Ｖパルスを与える。
【００４０】
この電圧は、0.2ｐＡの推定プログラミング電流を発生する。これらの条件の下では、選択されていないフローティングゲートＭＯＳＦＥＴは、約１０-10ｐＡのプログラミング電流を受けると推定される。もし、高電圧パルスが１０μｓの間印加されるならば、O.1ｐＦの総合フローティングゲートキャパシタンスの場合、各パルスにより、２０μＶのフローティングゲートの電位のシフトが生ぜしめられる。もし、初期オフセットエラーが５０ｍＶである場合、１つのピクセル回路をトリムするのに２５００パルスが必要とされる。
【００４１】
ピクセル回路１００は、バイポーラーホトトランジスタ１０２を含むとして説明されたのであるが、ピクセル回路には他の型のホトディテクターが組み込まれてもよい。バイポーラーディテクターは、低い照度レベルで使用するのに適している。しかしながら、オフィスの照明状態に相当する約１Ｗ／ｍ2により上の照度レベルでは、バイポーラーデバイスは、過剰な光電流を発生し、負荷デバイスは、非対数的に動作する。明るい太陽光に相当する１ｋＷ／ｍ2の照度レベルでは、負荷デバイスは、サブスレッシュホールドでなく飽和状態で動作する。ホトトランジスタ１０２は、ホトダイオードで置き換えられてもよい。面積１０-10ｍ2のホトダイオードは、１Ｗ／ｍ2の照度レベルの下で約２５ｐＡの光電流を発生する。もし、光電流が典型的には１００ｎＡの最大値を越える場合には、指数関数的電流−電圧特性は、もはや有効でない。１０-10ｍ2のホトダイオードの場合、この電流は、明るい太陽光に等価である１ｋＷ／ｍ2の照度レベルに対応する。より明るい照度レベルでは、理想値から漸次ずれたような非対数応答となり、したがって、上限は、ソフトリミットである。
【００４２】
最低の使用しうる照度レベルは、ディテクターの応答速度によって決定される。照度レベル、したがって、光電流が変化するとき、負荷デバイスのゲート電圧は、ピクセル内の電流を平衡させるように変化されねばならない。この応答は、ピクセル内のキャパシタンスによって遅延される。サイズ１０μｍ×１０μｍの負荷デバイスは、２００ｆＦの負荷キャパシタンスを与える。このキャパシタンスＣが光電流Δ／ρの変化によって放電され、出力電圧の変化ΔＶが生ずると仮定して、時定数τは、ＣΔＶ／Δ／ρにほぼ等しい。光電流の１％変化に対して、ホトダイオードに対するΔＶは、約１ｍＶであり、これは、オフィスの照明状態のもとでは、５０Hzでピクセルを再サンプリングするのに適した0.16ｍｓのτの値を与える。月の光では、２５ｆＡの光電流が、１６０ｍｓの関連した時定数でもって予測される。したがって、ホトダイオードは、これらの照明状態の下では応答が遅すぎる。バイポーラーホトトランジスタは、より大きな光電流を与えることが立証されており、したがって、低い光レベルに対してより適している。
【００４３】
広範囲の照度レベルに旦ってホトトランジスタによるピクセルを使用するためには、ディテクターには、自動絞りを取りつけることができる。ホトディテクターおよび関連負荷デバイスを、J.Mann in SPIE，Volume 1473,“Visual Information Processing: From Neurons to Chips”,(1991),pp.128-136に説明されているような光電デバイスによって置き換えることもできる。
【００４４】
図６を参照するに、図２のバーフィルタユニット５８の部分が示されている。バーフィルタユニット５８は、回路エレメント２２０の如き１４行の回路エレメントと、回路エレメント２２２の如き単一行の回路エレメントとを備える。
【００４５】
回路エレメント２２２の如き回路エレメントの行の各側に、エレメント２２０の如き７行の回路エレメントがある。エレメント２２０とエレメント２２２との間に構成部分のある共通性がある。各エレメント２２０および２２２は、バッファユニット２３０を含む。バッファユニット２３０は、バーフィルタユニット５８を通してデータを通すためのサンプルホールド装置の一部である。各エレメント２２０および２２２は、伝送ゲート２３２およびキャパシタンス２３４を含む。
【００４６】
伝送ゲート２３２は、１つのバッファユニット２３０からの出力をキャパシタンス２３４からそのすぐ右へ接続したり切離したりするスイッチとして作用する。
【００４７】
データは、各行におけるすべての等価伝送ゲートを制御する垂直コントロールライン（図示していない）を使用して、右から始めて順番に各伝送ゲートを閉じることによって、列を横切って移動させられる。もし、同じ列の他のすべての伝送ゲートが開いているときに、ある伝送ゲートが閉じられる場合には、そのアレーを横切って右へデータがシフトさせられる。
【００４８】
図７には、バッファユニット２３０の構成部分が示されている。このバッファユニットは、２つのウエル接続されたｐチャンネルＭＯＳＦＥＴ２５０および２５２を有する標準の相互コンダクタンス増幅器である。ウエル接続されたＭＯＳＦＥＴは、そのソースに電気的に接続された基体を有するＭＯＳＦＥＴである。ＭＯＳＦＥＴ２５０および２５２は、ソース結合対を構成するように接続される。ＭＯＳＦＥＴ２５２のゲートは、ＭＯＳＦＥＴ２５２のドレインに接続されている出力２３０に接続される。バッファユニット２３０は、ゲートが一緒に接続された２つのｎチャンネルＭＯＳＦＥＴ２５６および２５８を有する。ＭＯＳＦＥＴ２５６は、ソースおよびゲートが一緒に接続されたダイオード接続されている。信号ライン（図示していない）からのノードｂ３での電圧は、ｐチャンネルＭＯＳＦＥＴ２６０を通してバッファユニット２３０へ流れ込む電流を制御する。
【００４９】
再び図６を参照して、エレメント２２０および２２２をより詳細に説明する。サンプルホールドユニットとは別に、エレメント２２０および２２２は、局部平均応答を計算するための各平均化ユニット２７４および２７６を含む。これら平均化ユニット２７４および２７６は、各々、変形差動相互コンダクタンス増幅器である。平均化ユニット２７４および２７６は、実質的に同様であるが、各平均化ユニット２７６は、出力を与えるための付加的なＭＯＳＦＥＴ２７８を含む。
【００５０】
回路２２２の中心行からのフィルタされた出力は、各伝送ゲート２８２を通して出力ライン２８０に接続される。出力ライン２８０は、図２のイメージングユニット出力６６に接続される。平均化ユニット２７４および２７６は、各々、各ユニットをそれに最も近い４つの隣接ユニットへ接続する出力２８４を有している。出力２８４は、各伝送ゲート２８８を通してバイアスユニット２８８へ行き、これにより、出力２８４から注入された電流が隣接ユニットの間に拡散させられ、電流が注入された電圧がピクセル電圧の局部平均を表すようにさせられる。例示を明瞭とするために、隣接バイアスユニット２８８の間の垂直接続は、図６には示していない。
【００５１】
図８ａは、平均化ユニット２７４の構成部分を示している。このユニット２７４は、ノードｂ１およびｂ２での電位によってそれぞれバイアスされている２つのｐチャンネルＭＯＳＦＥＴ３８０および３８２を有している。ＭＯＳＦＥＴ３８０および３８２は、定電流源３８３として作用する。ノードｂ１およびｂ２での電位は、２つのダイオード接続されたＭＯＳＦＥＴに接続された電流発生器を備えたソース（図示していない）によって発生される。ｂ１およびｂ２での電位は、２つのＭＯＳＦＥＴの各ゲート電位である。ユニット２７４は、回路エレメント２２０または２２２の図６のキャパシタ２３４から入力ライン３８４の図６においてすぐ左への入力電圧を受ける。出力ライン３８４は、ｐチャンネルＭＯＳＦＥＴ３８６のゲートに接続される。このユニット２７４は、第２の入力デバイス、別のｐチャンネルＭＯＳＦＥＴ３８８を有する。ＭＯＳＦＥＴ３８６および３８８の両者は、ウエル接続されている。すなわち、それらの基体は、それらのソースに接続されている。ＭＯＳＦＥＴ３８６および３８８は、定電流源３８３が共通ソースバイアスとして作用するソース結合対を構成するように接続されている。ＮチャンネルフローティングゲートＭＯＳＦＥＴ３９０および３９２は、ＭＯＳＦＥＴ３８６および３８８に対するドレイン負荷として作用する。関連したＭＯＳＦＥＴ３８６／３９０の間の接続は、ドレイン−ドレインである。ＭＯＳＦＥＴ３９０および３９２のソースは、接地されており、それらのゲートは、一緒に接続され、それらは、一緒になって、電流ミラー回路として作用する。
【００５２】
ＭＯＳＦＥＴ３９０および３９２の共通ゲート接続は、ｎチャンネルＭＯＳＦＥＴ３９４を通してＭＯＳＦＥＴ３８６および３９０の共通のドレイン接続に接続される。ＭＯＳＦＥＴ３９４が導通しているとき、それは、通常の動作のために必要とされるＭＯＳＦＥＴ３９０に対するダイオード接続を構成する。ＭＯＳＦＥＴ３９４のゲートは、ライン３９８によってプログラミングレール３９６に接続される。ｐチャンネルＭＯＳＦＥＴ４００は、ライン３９８に接続されたゲートを有する。ＭＯＳＦＥＴ４００のドレインは、ＭＯＳＦＥＴ３９４のドレインおよびＭＯＳＦＥＴ３９０および３９２のゲートに接続される。ＭＯＳＦＥＴ４００のソースは、図８ａには示されていないが、図６にレール４０２として示されているＶhigh,レールに接続される。
【００５３】
平均化ユニット２７４の出力２８４は、ＭＯＳＦＥＴ３８８および３９２の共通のドレイン接続に接続される。出力２８４は、ＭＯＳＦＥＴ３８８のゲートにも接続される。ｐチャンネルＭＯＳＦＥＴ４０６は、第１の行フィードバックライン４０８に接続されるゲートを有しており、そのソースおよびドレイン端子は、出力２８４およびｎチャンネルＭＯＳＦＥＴ４１０のソース／ドレイン端子に接続される。ＭＯＳＦＥＴ４１０のゲートは、プログラミングレール３９６に接続され、その他のソース／ドレイン端子は、第２の行フィードバックライン４１２に接続される。ＭＯＳＦＥＴ４０６および４１０のソース／ドレイン端子は、区別されない。何故ならば、これらの端子の相対電位は予想できない。
次に、平均化ユニット２７４の動作について説明する。定電流源３８３は、ノード４１４へ電流Itailを供給する。Ｉtailの大きさは、ユニット２７４のＭＯＳＦＥＴがサブスレッシュホールドレジメで動作するようなものである。ここで、デバイスを通る電流ＩDは、関係ＩD≒Ｉ0ekVgsに従い、Ｉ0は、デバイス依存パラメータである。電流Ｉtailは、それらの差分ゲート電圧に依存した比でＭＯＳＦＥＴ３８６および３８８の間に分割される。もし、ゲート電圧が等しい場合には、同じ電流Ｉtail／２は、各デバイスを通して流れる。ユニット２７４が選択されるとき、ライン３９６は、５Ｖであり、ＭＯＳＦＥＴ３９６は導通している。ＭＯＳＦＥＴ３８６を通しての電流に等しいＭＯＳＦＥＴ３９０を通して流れる電流は、ＭＯＳＦＥＴ３９２を通しての電流に等しい。もし、ＭＯＳＦＥＴ ３８６および３８８のゲートの電位の間の電圧差がある場合には、電流が出力２８４へ注入され、または、出力２８４から受け取られる。出力２８４は、すぐ傍の包囲平均化ユニットの出力に接続されており、したがって、平均化ユニット２７４の効果は、もし、ライン３８４の電圧入力が局部平均入力とは異なる場合に、電流が流れ、抵抗性効果により、その局部平均電圧が特定量だけ変化し、局部平均が更新されるようなものである。
【００５４】
平均化ユニト２７４の前述の動作はユニットの通常の動作であったが、ユニット内のデバイスの間のＩ0の変動による影響を減少させるために、トリミング動作を行う必要がある。トリミング動作では、フローティングゲートＭＯＳＦＥＴ３９０および３９２のフローティングゲートの電位が調整される。初期化ステップにおいて、フローティングゲートデバイスの残留ランダム電荷は、デバイスを紫外線放射線に対して露出させることによって、除去される。こうするために、フローティングゲートバーフィルタユニット５８は、コントロールゲートがフローティングゲートと重複する領域の上に窓を有する金属シールド層で回路の大部分を覆うようにして、製造される。シールド層は、また、回路を通常の動作中に可視光から保護する。その窓に近い領域は可視光から保護されていないので、その窓は、フローティングゲートのソース端に置かれる。２つのフローティングゲートの電位をほぼ等しくするために、初期化プロセスが必要とされているだけである。初期化プロセス中、ライン３９６は、ＭＯＳＦＥＴ３９４が導通しユニット２７４が通常に動作するようにするために、５Ｖに保持される。
【００５５】
初期化の後、ユニット２７４は、デバイス変動を相殺するようにトリムされうる。ユニット２７４をトリムするために、典型的な信号入力、多分2.5Ｖを表すために選択された既知の一定信号が、バッファユニット２３０、伝送ゲート２３２およびキャパシタンス２３４を備えるサンプルホールド回路へ、したがって、入力ライン３８４へ供給される。一定信号は、オンチップ電圧源（図示していない）から供給され、通常動作中にディテクターユニット５２からの信号またはトリミング動作中に一定信号を選択的に接続する伝送ゲート（図示していない）を通してバーフィルタユニット５８に接続される。このような構成により、ディテクターユニット５２およびバーフィルタユニット５８のトリミングが並行して行われるようにすることができる。ユニット２７４は、１列ずつトリムされる。
【００５６】
トリミングされるべきユニット２７４を含む列は、適当なラインを高にセットしユニット５８における他の適当なラインのすべてを低にセットすることによって、選択される。グローバルコントロール信号（図示していない）は、図６の伝送ゲート２８６のすべてに送られ、すべてのユニット２７４を他の同様のユニットから切り離す。このとき、ライン４１２は、入力ライン３８４における信号と同じ電圧にセットされ、ライン４０８は、低にセットされる。このとき、ＭＯＳＦＥＴ４０６および４１０は、導通する。ライン４１２に流れる電流は、ユニット２７４への２つの入力電圧が等しいときの出力電流であり、監視されている。
【００５７】
図９に示す二重比較器構成は、出力電流が増大されるべきなのか、または、減少させられるべきなのか、または、ほぼ零が不変のままであるか、の決定をするのに使用される。二重比較器構成は、ＦＲ−Ａ−２５４３３６３に説明されている。その電流は、フローティングゲートＭＯＳＦＥＴ３９０および３９２のための各プログラミングラインの一方または両方に高電圧パルスを加えることによって、変化されうる。これらのプログラミングラインは、図６において１つの行内のユニット２７４にそれぞれ接続された垂直ラインｐ１およびｐ２として示されるが、簡単化するために、図８ａからは省かれている。高電圧パルスは、図５に示した回路２００と同様な回路によって供給される。それらのうちの１つは、各プログラミングラインに接続される。
【００５８】
ユニット２７４が選択されていないときには、ライン３９６は、低であり、ユニット２７４は、したがって、分離されており、ＭＯＳＦＥＴ３９４でなく、ＭＯＳＦＥＴ４００のチャンネルが導通している。電圧Ｖhighは、ＭＯＳＦＥＴ３９０および３９２のフローティングゲートへ容量的に結合される。１つの行内のフローティングゲートＭＯＳＦＥＴの選択的プログラミングを確実に行えるようにするために、選択されてないユニットのＭＯＳＦＥＴのフローティングゲートに誘起される電圧変化は、少なくとも３Ｖでなければならない。これは、フローティングゲート結合キャパシタンスに対するコントロールゲートを大きくすることによって制御され、または、回路領域を節約するＶhighの最大可能値を使用することによって制御されうる。ＭＯＳＦＥＴ４００をターンオフするために、ライン３９６へ加えられる電圧は、少なくとも、ＭＯＳＦＥＴ４００のソースに加えられる電圧Ｖhighと同じ程度に高くなければならない。
【００５９】
キャパシタンス２３４に蓄積された電圧のトリミング動作中の洩れ電流による変化を補償するために、これらの電圧は、トリミングが進むにつれて、規則的に更新されねばならない。１つの列内のユニット２７４がトリミングされたとき、次の列のユニット２７４が、それらのライン３９６を高にセットすることによって、選択される。
【００６０】
図８ｂを参照するに、図６の回路エレメント２２０からの平均化ユニット２７６が示されている。この平均化ユニット２７６は、本質的には、平均化ユニット２７４と同様であり、唯一違う点は、出力ＭＯＳＦＥＴ２７８のゲートが、ユニット２７４のＭＯＳＦＥＴ３９０および３９２と等価なフローティングゲートデバイス４２４および４２６の間の接続に接続されていることである。ＭＯＳＦＥＴ２７８は、ｎチャンネルフローティングゲートＭＯＳＦＥＴである。ＭＯＳＦＥＴ２７８は、２つの入力電圧の間の差に応答する。ＭＯＳＦＥＴ２７８のゲート電圧は、デバイスを通る電流の流れを制御する。各平均化ユニット２７６の出力は、各伝送ゲート２８２によって選択的に出力ライン２８０に接続される。伝送ゲート２８２の各々は、コントロールラインSelect0（図示していない）の各コントロール信号によって制御される。相続く列の平均化ユニット２７６からの出力は、連続して出力ライン２８０へ結合される。
【００６１】
ユニット２７４と同様に、ユニット２７６のフローティングゲートデバイス４２４および４２６は、ユニット２７６の動作をトリムするようにプログラムしうるものである。ユニット２７６のトリミング動作は、ユニット２７４に対するトリミング動作と同じであり、さらに、ＭＯＳＦＥＴ２７８の動作をプログラミングするステップを含む。プログラミング中、各コントロールラインSelect0は、正しい出力デバイスが出力ライン２８０にて監視されるようにするために、各ライン３９６に接続される。ＭＯＳＦＥＴ２７８からの出力電流は、所定の出力電流が零差分入力に対して得られるように、そのフローティングゲートの電位を変えることによって、調整される。ＭＯＳＦＥＴ２７８のフローティングゲートは、プログラミングラインｐ３に高の電圧を加えることによって、プログラムされる。
【００６２】
選択されるデバイスのフローティングゲートのみがプログラムされる。何故ならば、選択されないデバイスのフローティングゲートは、選択されない出力デバイスのゲートへ電圧Ｖhighを結合するＭＯＳＦＥＴ４００と等価なデバイスにより上昇電位とされるからである。トリミング動作が完了した時、ライン３９６の電圧は、ユニット２７４および２７６の通常動作を行わせるために高にセットされ、ライン４０８は、ライン４１２からライン２８４が分離されるようにするために高にセットされ、コントロールラインSelect0は、ライン３９８から分離される。
【００６３】
図９を参照するに、平均化ユニット２７４および２７６のフローティングゲートＭＯＳＦＥＴ３９０、３９２、４２４および４２６をプログラミングするのに適した二重比較器構成を示している。電流測定ユニット４４２は、ライン４１２に流れる電流を測定し、その測定された電流に応答してライン４４４に信号を出力する。ライン４４４の信号は、ある値（2.5±δ）のボルトを有している。
【００６４】
ここで、δは、電流の大きさに依存している。したがって、もし、電流が増大する必要がある場合には、その信号は、2.5Ｖより小さく、もし、その電流が減少する必要がある場合には、その信号は、2.5Ｖより大きい。ライン４４４は、比較器４４８への入力４４６を与え且つ比較器４５２への入力４５０を与える。比較器４４８への第２の入力４５４は、電圧Ｖ1を伝送し、比較器４５２への第２の入力４５６は、電圧Ｖ2を伝送する。Ｖ1は、2.5Ｖよりわずかに小さく、多分、2.4Ｖであり、Ｖ2は、2.5Ｖよりわずかに大きく、多分、2.6Ｖである。Ｖ1およびＶ2の値を変更すると、トリミングプロセスの精密さに影響する。厳密な値が、精密さの度合とトリミング動作の速度との間の兼ね合いにて、ルーチンテスティングによって決定される。2.5ＶとＶ1およびＶ2の値との間の差により、ライン４１２の電流に対する許容範囲が与えられる。
【００６５】
比較器４４８は、ライン４４４の信号がＶ1より小さいとき出力４５８に論理「１」を発生し、ライン４４４の信号がＶ1より大きいとき出力４５８に論理「０」を発生する。同様に、比較器４５２は、ライン４４４の信号がＶ2より大きいとき出力４６０に論理「１」を発生し、ライン４４４の信号がＶ2より小さいとき出力４６０に論理「０」を発生する。出力４５８および４６０は、ＮＯＲゲート４６２に対する入力を与える。ＮＯＲゲート４６２は、ライン４１２の出力電流が所望の範囲内にあるとき、パルス発生器４６４へ信号を与える。したがって、平均化ユニット内のＭＯＳＦＥＴの対に対するトリミング動作は完了する。
【００６６】
パルス発生器４６４は、トリミング動作中一連のパルスを発生する。これらのパルスは、２つのＡＮＤゲート４６６および４６８へ出力される。ＡＮＤゲート４６６は、パルス発生器４６４のパルス出力および比較器４４８の出力に関して論理ＡＮＤ動作を行ない、信号Ｓ1を発生する。ＡＮＤゲート４６８は、パルス発生器４６４のパルス出力および比較器４５２の出力に関して論理ＡＮＤ動作を行ない、信号Ｓ2を発生する。信号Ｓ1は、ＭＯＳＦＥＴ３９０または４２４を適当にプログラムするためプログラミングラインｐ１にパルスを与える図５に示したような高電圧パルスルーティング回路（図示していない）へ低電圧入力信号を切り換えるスイッチ（図示していない）を制御する。信号Ｓ2は、ＭＯＳＦＥＴ３９２または４２６を適当にプログラミングするためプログラミングラインｐ２にパルスを与える別の高電圧ルーティング回路（図示していない）へ低電圧入力信号を切り換えるスイッチ（図示していない）を制御する。したがって、比較器４４８および４５２のうちのどちらかが論理「１」を発生して、ライン４１２の電流をさらに調整する必要があることを指示しているときには、１つのパルスが、平均化ユニットのフローティングゲートＭＯＳＦＥＴの対のうちの各々へ送られるだけである。パルスは、平均化ユニットの両方のＭＯＳＦＥＴへ同時には送られない。もし、ライン４１２の電流が増大させられる必要のある場合には、ＭＯＳＦＥＴ３９０または４２４のフローティングゲートの電位が増大させられ、もし、ライン４１２の電流を減ずる必要がある場合には、ＭＯＳＦＥＴ３９２または４１２のフローティングゲートの電位が増大させられる。
【００６７】
次のパルスの前にライン４１２の電流の新しい値および新しい論理信号を発生するために、平均化ユニットおよび比較器が１つのパルスの終りの後で応答するに十分な時間経過が相続くパルスの間にはある。特定の平均化ユニットのトリミングが完了したことを示すＮＯＲゲートからの信号を、パルス発生器が受け取るとき、次の平均化ユニットのトリミングは、ライン３９６のセッティングを制御する論理ユニット（図示していない）へ送られる信号によって開始される。
【００６８】
図１０を参照するに、従来の相互コンダクタンス増幅器３８と同様であるが、構成が反転されデバイスの型が変えられているバイアスユニット２８８の１つが示されている。このバイアスユニット２８８は、バイアス回路４９０と、横方向接続４９２の配列とを備える。このバイアス回路４９０は、２つのｐチャンネルＭＯＳＦＥＴ５００および５０２と、２つのｎチャンネルＭＯＳＦＥＴ５０４および５０６とを備える。
【００６９】
ＭＯＳＦＥＴ５００および５０２のドレインは、一緒に接続され、且つｎチャンネルＭＯＳＦＥＴ５０８のドレインに接続されている。ＭＯＳＦＥＴ５０４および５０６のゲートは、一緒にリンクされている。ＭＯＳＦＥＴ５００のゲートは、入力ライン５１０によって伝送ゲート２８６の出力５１２に接続されている。ＭＯＳＦＥＴ５０２は、ダイオード接続されている。ＭＯＳＦＥＴ５０２および５０６の間には、別のダイオード接続されたｐチャンネルＭＯＳＦＥＴ５１４が配置されている。横方向接続４９２の配列は、４つのｐチャンネルＭＯＳＦＥＴ５１６から５２２を備える。ＭＯＳＦＥＴ５１４のゲートは、その４つのｐチャンネルＭＯＳＦＥＴ５１６から５２２のゲートに接続されている。各ＭＯＳＦＥＴ５１６から５２２のソース／ドレインコンタクトのうちの一方は、出力５１２に接続され、各ＭＯＳＦＥＴのソース／ドレインコンタクトのうちの他方は、隣接するバイアスユニットに対する各出力に接続されている。
【００７０】
バイアス回路４９０のコンダクタンスは、ＭＯＳＦＥＴ５０８のゲートに加えられる入力電圧ＶRによって制御される。信号が横方向接続されたネットワークへ注入されるとき、その入力によって発生される電圧は、その入力からの距離の関数として減少する。何故ならば、その入力によって注入された電流のうちのあるものは、アースへと分流されるからである。抵抗Ｒによって一緒に接続され且つコンダクタンスＧでアースに接続ノードのアレーの場合には、ソースＶ0から離れた点ｎのセクションでの電圧Ｖnは、次のようである。
【００７１】
Ｖn＝γnＶ0
ここで、
【数２】
0004411313.tif 000003
【００７２】
ここで、Ｌは、１／Ｌが√ＲＧに等しくなるような特性長または拡散長である。
バイアス回路４９０に対する入力電圧ＶRは、各バイアス回路のアースに対するコンダクタンスを制御する。したがって、ＶRを変えると、フィルタの特性長Ｌが変化される。シミュレーションの結果によると、１５行を有したフィルタの場合には、２の特性長であると良好な性能が得られ、４の特性長でもその性能は許容しうるものであることがわかった。
【００７３】
図２を参照するに、イメージングユニット５０は、５１２×５１２ピクセルのアレー５４を含むものとして説明した。バーフィルタユニット５８によって行われる平均化プロセスは、フィルタされた出力がアレー５４の境界領域のピクセルに対しては得られないようなものである。バーフィルタユニット５８は回路エレメント２２０および２２２の１５行を備え、回路エレメント２２２が中心行を構成しているので、アレー５４の最初の７行からのデータは、バーフィルタユニット５８を横切って通され、中心行からの出力は測定されない。バーフィルタユニット５８が満たされたときのみ、中心行からの出力が取り出される。同様に、アレー５４の最後の７行からの出力は測定されない。最終イメージに寄与しないアレー５４の頂部および底部からのピクセルがある。これは、アレー５４の頂部および底部に最も近い列に対して意味のある局部平均が得られないようにするエッジ効果によるものである。対称的な理由のため、頂部および底部の７列からのデータは無視される。バーフィルタユニット５８の中心行のイメージングユニット出力６６からの信号を、例えば、テレビジョンスクリーンに表示するためのイメージへと変換するための通常の信号処理をした後、４９８×４９８ピクセルの最終イメージが発生される。
【００７４】
平均化ユニット２７４および２７６の動作をより完全に理解するために、平均化ユニット２７４に代わる単純相互コンダクタンス増幅器６００の特性について説明する。増幅器６００は、４つのＭＯＳＦＥＴＭＩ,Ｍ２、Ｍ３およびＭ４を備える。ＭＯＳＦＥＴＭ１およびＭ２は、ｐチャンネルであり、ＭＯＳＦＥＴＭ３およびＭ４は、ｎチャンネルである。増幅器６００１ｎ１および１ｎ２への２つの信号入力があり、増幅器は、電流出力Ｉoutを有する。サブスレッシュホールドにて動作する相互コンダクタンス増幅器からの出力電流は、
Ｉout＝Ｉtail
0004411313.tif 000004
圧ΔＶinおよび出力電流のサイズにエラーが生ずる。特定の差分入力電圧に対する注入電流のサイズにより、平均応答が計算される範囲が決定され、したがって、それは、無視できるものと考えられるバイアスユニット２８８のエラーと等価である。したがって、このようなエラー源は、無視することができる。シミュレーションによれば、その場面を表す信号におけるエラーと等価なエラーΔＶinを最小とせねばならないことがわかった。
【００７５】
もし、２つの入力デバイスＭ１およびＭ２のゲート電圧が等しい場合には、非零出力電流とするための２つのメカニズムがある。デバイスＭ１からＭ４の電流に依存した残留ソース−ドレイン電圧によれば、デバイス変動が除外される場合でも、非零電流とすることができる。これは、すべての回路に共通であり、したがって、システマチックエラーである。整合された対Ｍ１／Ｍ２およびＭ３／Ｍ４のデバイスの間の変動は、個々の回路の間で変化するランダム電流を発生する。
【００７６】
システマチックエラーは、回路の設計によって最小化するほかない。不都合なことに、システマチックエラーは回路内のソース−ドレイン電圧に依存しているので、入力電圧が変化するにつれて変化する。他のすべての入力電圧では、零差分入力に対して有限の出力電流がある。このようなシステマチックエラーの入力依存性は、理想的状態、すなわち、零差分入力に応答して横方向ネットワークへ零電流が注入されるような状態を得ることができないことを意味している。システマチックエラーの影響を理解するために、横方向ネットワークへ電流を注入するように構成された多数の相互コンダクタンス増幅器について考えてみる。もし、すべての回路の入力電圧が同じであり、回路のすべが同じエラーを有するならば、対称性のために、横方向ネットワークのノードのすべては、同じ電圧となろう。したがって、横方向電流はなく、横方向ネットワークの各ノードの電圧は、零出力電流となるような電圧でなければならない。相互コンダクタンス増幅器の各々端の差分電圧は、同一であろう。このことは、すべての回路に共通なシステマチックエラーにより、イメージのディテールを不鮮明なものとしてしまうような出力エラーが導入されないことを意味している。したがって、システマチックエラーはできる場合には最小とされるべきではあるが、システマチックエラーは許容しうるものである。相互コンダクタンス増幅器の各々において異なるランダムエラーにより、その場面のディテールを不鮮明なものとしてしまうようなエラーがシステムに導入されてしまう。したがって、これらのランダムエラーは、システム感度を増大させるためには、最小とされねばならない。ランダムエラーは個々のデバイスの間の変動から生ずるので、これらランダムエラーは、通常、デバイス間の変動を減少させるようにデバイスのサイズを増大させることによって、最小とされる。
【００７７】
不都合なことには、VLSI Signal Processing，Volume 8(1994)p.75に報告されているPavasovic，AndreouおよびWestgateによって得られた結果によれば、このような仕方で減少させることができるのは、デバイス間の変動の１つの成分だけであることがわかっている。したがって、回路内のフローティングゲートデバイスを使用してランダム変動を減少するための別の技法が開発されている。
【００７８】
次に、Ｉ0の変動の影響について考察する。零差分入力の場合に、デバイスＭ２を通る電流は一定であると仮定する。もし、この電流がデバイスＭ３およびＭ４を通してミラーされた後、他の入力デバイスＭ１を通る電流に等しい場合には、出力電流は、零である。電流ミラーがサブスレッシュホールドで動作する時には、ＩM4＝ＩM1Ｉ0,M3／Ｉ0.M4であり、したがって、ミラーからの出力電流は、Ｉ0,M3またはＩ0,M4を変えることによって、調整されうる。チャンネルがサブスレッシュホールドで動作するようにバイアスされているときには、フローティングゲートデバイスの電荷を変えることは、Ｉ0パラメータを変えることと等価である。Ｉ0変動の効果を考慮して、フローティングゲートデバイスに対する入力デバイスＭ１およびＭ２を変えることにより、これらのデバイスのチャンネルコンダクタンスgm、したがって、回路利得が減少される。したがって、フローティングゲートデバイスに対する負荷デバイスを変えることを考えるべきである。電流ミラーのＭＯＳＦＥＴＭ３およびＭ４をフローティングゲートデバイスに置き換えることにより、融通性が得られ、零差分入力により、零出力電流とすることができるようになる。その上、Ｉ0,M3を増大することにより、ＩM4が増大され、一方、Ｉ0,M4を増大することにより、ＩM4が減少される。したがって、ランダム変動を除去するように回路をトリムするために単一高電圧プログラミング電圧と関連して２つのフローティングゲートデバイスを使用することができる。
【００７９】
電流ミラーにおけるフローティングゲートデバイスで回路をトリムすることができることは、シミュレーションによって確認されている。シミュレーション中に、トリムされる回路は、バッファとして構成され、入力のエラーと等しくされうるオフセット電圧としてエラーが現れるようにされる。シミュレートされた特定の回路の場合には、２Ｖの入力でのシステマチックオフセットは、3.7ｍＶであり、３Ｖの入力電圧で−2.4ｍＶまで変化することが分かった。２つの入力デバイスへ、これらのデバイスの幅を変化させることによって１０％のＩ0変動を導入すると、２Ｖで−6.0ｍＶから13.7ｍＶの範囲のオフセット電圧となった。
【００８０】
このシミュレーションの結果によれば、あるグループには許容しうる程度のシステマチックエラーを有した集団を残して、このようなランダム変動を除去するようにすべての回路をトリムすることができることがわかった。
【００８１】
デバイス間のＩ0の値の差から生ずる回路間のランダム変動を除去できることは、κの変動を考慮しなければならないことを意味している。領域を節約するために、相互コンダクタンス増幅器は、通常、ソース接続入力デバイスが形成される基体を適当なパワーレールに接続されたようにして設計される。ゲート基体電位Ｖgbが変化するようなこれらのデバイスの場合には、電流電圧特性は、次のようである。
Ids=I0 exp(κＶgb／ＵT)［exp(−ＶSb／ＶT)-exp(−Ｖdb／ＶT)］
【００８２】
このレイアウトの場合には、Ｖgbは、共通モード入力電圧で変化するので、κの変化、すなわち、Δκにより、実効Ｉ0、すなわち、Ｉ′0が発生される。ここで、
Ｉ′0＝Ｉ0 exp(ΔκＶgb／ＵT)
これは、ゲート基体電位につれて変化する。ゲート基体電位は、入力に対する変化と共に変化するので、このことは、２つの入力デバイスのＩ′0ｓが入力に対する変化とは異なった形で変化することを意味している。実際には、κ変動により、異なる回路の間で変化する入力依存オフセット電圧が発生される。このような変動は、回路のある集団のみが１つの特定の入力で同じオフセットを有するようにトリムされることを意味している。この値から離れる変動により、局部平均が計算される正確さを減ずるようなランダムオフセット電圧が発生される。もし、Ｖgbも変化する場合には、κのみの変動によって生ずる問題が発生する。したがって、これらの変動は、この電位がほぼ一定であるような回路では問題を生じない。良好な近似に対して、このような状態は、電流ミラーおよび局部基体が共通ソースに接続されるようなソース結合デバイスにおいて生ずる。このことは、ソース結合デバイスがウエル接続される場合には、κの変動から生ずる問題が解消されうることを意味している。このようなレイアウトを有する回路のシミュレーションにより、システマチックオフセット電圧がソース結合および電流ミラーデバイスのκパラメータの特定の組合せとは無関係であることがわかった。したがって、このような回路構成では、電流ミラーにおけるフローティングゲートデバイスにより、Ｉ0変動を除去することができ、κ変動によって誘起される回路間のシステマチックエラーは、ミリボルトの何分の１か程度で一定である。フローティングゲートデバイスが平均化ユニット２７６をトリムするのに使用される場合には、平均化ユニットをトリムする最終ステージは、出力ＭＯＳＦＥＴ２７８をトリムすることである。回路の各々におけるこれらのデバイスは、一様な入力場面に対して一様な応答がなされるように、トリムされねばならない。しかしながら、それらデバイスは、フローティングゲートの電位を増大するようにしかプログラムされ得ないので、トリミングプロセスのためのターゲット電流、すなわち、零コントラストを有する場面を表す電流は、すべてのデバイスのフローティングゲート電位が増大されねばならないように十分に高く設定されねばならない。もし、このような条件が満足される場合には、ある集団の出力デバイスが所望の応答を得るためにトリムされうる。一般的には、シミュレーション結果によれば、ウエル接続された入力デバイスおよび２つのフローティングゲート負荷デバイスを使用して、それらのすべてがほとんど同一となるようにあるグループの回路をトリムすることができることが分かった。その上、感度が後で低下することがないように出力デバイスをトリムするために、フローティングゲートデバイスが使用されうる。
【００８３】
図２のイメージングシステム５０は、監視システム内に組み込まれうる。図１２を参照するに、監視システム６５０が示されている。このシステム６５０は、イメージングシステム６６０と、ディスプレイシステム６６２とを備える。
【００８４】
イメージングシステム６６０は、イメージングシステム５０と同様である。１つの行内の相続くピクセルからのイメージ信号および相続く行からのイメージ信号
は、イメージングシステム６６０からデータライン６６４にそってディスプレイシステム６６２へ通される。イメージングシステム６６０からの信号は、ディスプレイ技法の当業者にとってはよく知られた仕方でディスプレイシステム６６２内のディスプレイピクセル（図示していない）の強度を制御する。
【００８５】
監視システム６５０は、１つの場面内の対象物の外観を局部照度が決定する程度が減少されるという点で、従来のシステムに優っている。通常のビデオカメラによるシステムにおいては、もし、全体的に暗い場面内に非常に明るい領域がある場合には、カメラの自動利得制御により、暗い背景内の対象物が識別しにくくなってしまう。このようなことは、夜間において起き、近づいてくる自動車のヘッドライトの明るさのためにすべての周囲の情報が識別しにくくなってしまうことがある。また、市街の監視カメラにおいても夜間において、局部的に街灯が非常に明るい結果として、影にある対象物が隠されてしまうということもある。
【００８６】
ピクセル強度を記述するビットの数は、必要とされるイメージの質にしたがって選択されうる。特定の状態では、１つのイメージがピクセル当り１つのビットで表されることが望まれる。標準イメージの場合には、ビットの数が減少されるにつれて、質は急激に低下されるのであるが、システム６６０によって発生されるイメージのイメージ質のビットの数の減少による低下は、ゆっくりとしたものである。ピクセル当り１ビットの表示の場合でも、イメージは、認識しうるものである。何故ならば、場面に存在するエッジが保存されるからである。
【００８７】
イメージングシステム５０は、対数応答および空間フィルタリングが単一集積回路にて達成される完全集積システムを表している。システム５０を単一集積回路に集積することにより、コンパクト化およびパワー消費の点で優れたものとすることができる。入射放射線に対して対数応答を発生し、その後に空間フィルタリングをするための手段を組み込んだ他の監視システムも構成することができる。
【００８８】
図１３を参照するに、ディテクターアレー７１０、信号デジタイザー７１２およびデジタルプロセッサ７１４を備えるイメージングシステム７００が示されている。ディテクターアレーは、ホトディテクター７１６のアレーを備える。ホトディテクター７１６は、１つの行内の各ピクセルからの電流が各列に共通な出力７１８に選択的に接続されうるようにする選択デバイスを有したホトトランジスタまたはホトダイオードでありうる。共通の列出力を使用することから生ずる比較的に大きなキャパシタンスに小さな光電流を接続すると、アレーの動作速度が制限されてしまう。これは、出力ラインを一定電圧に保持するバッファを使用することによって避けられる。各ピクセルに対する内部電圧の大きな変化を避けるために、選択されていないデバイスを同じ電圧に保持された第２の共通ラインに接続することができる。このようなシステムは、Analog Integrated Circuitsand Signal Processing，Volume 1(1991),pp.93-106において、MeadおよびDelbruckによって説明されている。
【００８９】
アレー７１０からの信号は、デジタイザー７１２へ通される。３０倍の強度範囲に亘って、目の最大感度である１％のレベルで強度変化を検出することができるようにするために、デジタイザー７１２は、ピクセル当り約１７ビットの正確さでホトディテクターからの信号をデジタル化することができる必要がある。１７のこの数値は、次の式から決定される。
【数３】
0004411313.tif 000005
【００９０】
５１２×５１２ピクセルアレーおよび５０Hzのフレームレートの場合、デジタル化は、１３ＭＨｚのレートで行われなければならない。このような必要条件を満たすことのできるアナログ−デジタル変換器は、設計するのが難しく、したがって、最小コントラストおよび強度範囲の妥協点を見つけ出さねばならない。デジタイザー７１２は、２０ＭＨｚを越えても１２ビット変換を行なうことができると宣伝されているAnalog Devicesによって製造されている同社のシリースＡＤ９０２２／ＡＤ９０２６のアナログ−デジタル変換器を組み込んでもよい。
【００９１】
デジタル化された信号は、プロセッサ７１４へ通される。プロセッサ７１４は、それらデジタル化された信号の対数を計算し、その結果に対してハイパスフィルタリング動作を行なう。ハイパスフィルタリングは、イメージング処理の技術者にはよく知られた適当なカーネルでもって畳み込み動作を行なうことによって空間ドメインにおいて達成されうる。このフィルタリング動作の後、プロセッサ７１４は、信号をディスプレイユニット７１６へ送り、ディスプレイユニット７１６は、プロセッサ７１４からの信号を処理して、その結果のイメージを表示する。再び、最終イメージを表すビットの数は、必要とされるイメージの鮮明さ、ありうるイメージ認識アルゴリズムまたはデータ記憶および／または伝送必要条件の如き他の考慮事項にしたがって選択されうる。
【００９２】
照度レベルのありうる最も広い範囲に亘って所定のパーセンテージのエラーでもって場面を表すことが望まれる。線形表示を有するシステム７００は、明るさの特徴が正確過ぎる程に表されるのであるが、明るさの低い特徴については、十分正確には表されないという欠点を有している。このような欠点は、デジタル化の前にアナログ対数表示を得ることによって、解消することができる。
【００９３】
このような実施例においては、３０倍の強度範囲に亘って強度の１％変換を表すのにデジタル化された信号に必要とされるビットの数は、次の式から決定されるように約１０まで減少される。
【数４】
0004411313.tif 000006
【００９４】
対数表示を得るための１つの方法は、出力７１８の前に対数電流感知増幅器を含ませることである。このような増幅器は、前述した文献において、MeadおよびDelbruckによって説明されている。このような増幅器の出力電圧Ｖoutは、電流Ｉがサブスレッシュホールドであるとき、ここでは、次の式によって決定されるようなものとして与えられる。
【数５】
0004411313.tif 000007
【００９５】
対数はデジタル化の前に決定されるので、プロセッサ７１４は、デジタイザー７１２の出力から対数を計算する必要がない。もし、対数信号のデジタル化された出力が８ビット正確さである場合には、これは、ダイナミックレンジおよび感度において、１０ビットデジタル化線形信号と等価である。その上、４０倍以上の入力ダイナミックレンジを処理することのできる１０ビット出力は、人間の目より大きなダイナミックレンジおよび照度レベルの１０倍の変化に亘って光子束の１％変化しか表せない線形システムでの１０ビットを使用して得られるよりもはるかに広いダイナミックレンジを有する。
【００９６】
アレー７１０を有する個々のディテクターは、性能変動をこうむり、コントラストの１０％変化に等価な不均一応答を示す。したがって、これらの変動がある場面内の微細なディテールを不鮮明なものとしないようにするために、デジタル化の後で、不均一修正ステップが必要とされる。このような不均一修正ステップは、各ピクセルからのデジタル化された信号に、較正ルーチンにて決定される換算ファクタを乗ずることにより、または、より正確には、その信号に、照度レベルのある範囲に亘って得られる一連の較正値を使用して決定される補間修正ファクタを乗ずることによって、対数応答の計算前にプロセッサ７１４によって行われうる。別の仕方としては、このような修正は、対数応答が計算された後、修正値を減算することによって行われうる。
【００９７】
MeadおよびDelbruckによれば、低い照度レベルで起こると予想される１０pAのような低い光電流に対してはフレームレートで大きなアレーを動作させることは難しいとされている。主たる問題のうちの１つは、リンギングを防止する必要がるということである。これを解消するための１つの方法は、リンギングが停止するのを待たずに、リンギング信号から最終出力を予想するようなスマートセンサ概念を使用することである。さらに別の方法は、MeadおよびDelbruckによって説明されている電圧モードバッファ回路に代えて、固定電圧に出力ノードを保持する電流モードバッファ回路を使用することである。これらの方法を適用しない場合には、システムは、ナノアンペアの光電流を発生するような照度レベルで動作する小さなアレーに限定されてしまう。図１４は、このような問題を解決するための電流モードバッファ回路７５０を示している。
【００９８】
回路７５０は、６つのｐチャンネルＭＯＳＦＥＴ７５２から７６２および３つのｎチャンネルＭＯＳＦＥＴ７６４から７６８を備える。ＭＯＳＦＥＴ７５２、７５４および７５６は、整合されたＭＯＳＦＥＴであり、同様に、ＭＯＳＦＥＴ７６４、７６６および７６８、ＭＯＳＦＥＴ対７６０および７６２も整合されたＭＯＳＦＥＴである。ディテクターアレー７１０は、入力電流Ｉinを与えるためにノード７７０に接続されている。ＭＯＳＦＥＴ７６０および７６６のレイアウトの対称性は、ノード７７０が電圧源Ｖinによって決定される一定電圧に保持されるということを意味している。入力電流の変化のための負荷キャパシタンスは、ＭＯＳＦＥＴ７６４、７６６および７６８によって形成される電流ミラーに関連したキャパシタンスである。応答時間を減少させるために、バイアス電流Ｉbiasが入力電流ＩinへＭＯＳＦＥＴ７５４から加えられる。このバイアス電流は、ＭＯＳＦＥＴ７５２に電流シンクを取り付けることによって発生される。これにより、ＭＯＳＦＥＴ７５４および７５６へ分布されるノード７７０に電圧が発生される。加算された電流Ｉin＋Ｉbiasは、ＭＯＳＦＥＴ７６８へコピーされる。
【００９９】
それから、ＭＯＳＦＥＴ７５６は、ＭＯＳＦＥＴ７５８を流れる電流がＩinであるように、電流Ｉbiasを供給する。この電流は、ダイオード接続されるＭＯＳＦＥＴ７５８によってこの電流の対数表示である電圧へと変換される。回路の動作速度を増大するために、ＭＯＳＦＥＴ７５６および７６８は、それぞれＭＯＳＦＥＴ７５６および７６８と同じであるいくつかのＭＯＳＦＥＴと置き換えられるとよい。もし、ｎ個のＭＯＳＦＥＴがこれらの位置に並列に使用される場合には、回路は、ｎ倍の速さで動作しうる。
【０１００】
別のシステムでは、電流−電圧変換は、ソースホロワの如きバッファ回路を後続させてピクセル内にて行われる。電流−電圧変換は、線形表示の前述したような問題を避けるために、光電流の対数に比例した電圧を発生すべきである。このような変換は、サブスレッシュホールドレジメで動作するダイオード接続された負荷ＭＯＳＦＥＴを使用することにより、達成されうる。アレー７１０のホトディテクター７１６は、図１のレセプタユニット２０の如き対数ホトディテクター回路によって置換されうる。この対数ホトディテク−回路の出力に対する不均一修正はデジタル化の後で行われうるのであるが、不均一修正をデジタル的に行なうと、修正されていない入力よりも１ビットだけ低い精度の修正出力となってしまう。これは、ディテクターアレー内で不均一修正を行なうことによって避けることができる。このようなシステムは、図２のイメージングユニット５０のアレー５４と同様なホトディテクターのアレーを含む。出力をアナログフィルタユニットへ通す代わりに、アレーの出力は、デジタル化され、その結果のデジタル信号が畳み込みプロセスを使用して空間ドメインにてフィルタされる。価格に敏感な市場においては、デジタイザーの正確さを最小限まで減少させて、コストを節減することがよく行われる。オンチップ不均一修正により、所定のデジタイザーの正確さに対して２倍以上のダイナミックレンジが与えられる。
【０１０１】
空間ドメインにおいけるフィルタリング動作は、δガウスフィルタを使用したフィルタ動作でありうる。デジタル的に、これは、畳み込みカーネルを使用して行われる。
Ｋi,i＝Ａδi,j−Ｂexp(−(ｉ2＋ｊ2)／２σ2 
＝Ａδi,j−Ｂexp(−ｉ2／２σ2)exp（−ｊ2／２σ2）
【０１０２】
ここで、σは、フィルタの幅であり、ＡおよびＢは、次のように定義される正規化ファクタである。
【数６】
0004411313.tif 000008
【０１０３】
このような正規化により、ダイナミックレンジが最大まで減少させられ、局部コントラスにのみ依存するイメージとなる。このイメージから非常に低い空間周波数のみを除去するために、約２以上のσの値が必要とされる。もし、σ＝２である場合には、約１５×１５のディメンションのカーネルが、そのガウシアンを十分正確に表すために必要とされ、σの値がより大きい場合には、さらに大きいカーネルが必要とされる。
【０１０４】
５０Hzで５１２×５１２のイメージに対して動作する一般的カーネルは、１秒当り約５１２2×１５2×５０または３×１０9の乗算および加算演算を行えるようなデジタルプロセッサを必要としている。しかしながら、ガウスカーネルが水平および垂直部分に分離されていることにより、１５×１５カーネルを２つの１５×１カーネルに置き換えることができ、このカーネルは、１秒当り５１２2×２×１５×５０、または４×１０8の乗算および加算演算だけを必要としている。２つの畳み込みを適用した後、その結果のイメージが適当に正規化された元の対数イメージから減算されねばならない。１次元フィルタを使用すると、２次元フィルタを使用するのに比べて、計算に掛かる費用がほとんど１０倍安くなる。これにより、必要とされるシステム性能が減少させられ、より簡単なアーキテクチャとなる。１次元フィルタのための畳み込みフィルタアーキテクチャのプランを図１５に示している。
【０１０５】
修正された対数ディテクター出力のアナログ空間フィルタリングは、図１のシステムの横方向平均化ユニット２２と同様な平均化ユニットを使用して行われうる。こうすることにより、デジタル的なものよりも、パワー消費を少なくすることができ、また、大量生産でより安価なものとすることができる。
【０１０６】
完全に集積化されたシステム６６０は、最もコンパクトで信頼性のあるシステムであり、バッテリ作動システムにとって重要なパワー消費も少ないものである。
【０１０７】
ハイパスフィルタ動作をこうむる場面の対数表示を組み入れる前述したようなイメージングシステムは、監視システムに使用するのに適している。このようなシステムは、特に、影の領域および明るい太陽光の領域の如き照度レベルにおいて広く変動のあるような自然の場面をイメージングするのに有用である。
【０１０８】
対数ディテクターおよびハイパス空間フィルタは、視覚的場面のコントラストエンコーデッド、エッジエンハンスド表示を発生するのに組み合わせられる。図１６を参照するに、フィルタリングの前と後とでの村の場面の表示のシミュレーションを示している。図１６ａは、通常のイメージングシステム、例えば、ビデオカメラで得られたイメージを示している。図１６ｂは、対数変換および空間フィルタリングの後の同じイメージを示している。図１７は、フィルタリングの前と後とでの道路の場面の表示を示している。図１７ａは、通常のイメージングシステムから得られたイメージを示し、図１７ｂは、対数変換および空間フィルタリングの後の同じイメージを示している。図１６ｂおよび図１７ｂは、線形ディテクターから得られたもので、図１３のシステム７００に関して説明したのと同様な仕方でデジタル処理を受けたものであり、それらイメージがＣＣＤカメラを使用して取られた点が異なる。図１６ｂにおけるフィルタされたイメージの周りにエッジが生じている。何故ならば、畳み込み動作により、入力よりも小さいイメージとなっているからである。図１６ｂおよび図１７ｂに示したフィルタされたイメージを発生するのに使用されたフィルタ動作は、２のσn値を有する。
【０１０９】
図１８は、図１６図および図１７図のイメージのピクセル強度値の分布をグラフで示している。図１８ａは、フィルタされた出力の強度値の分布を示している。実線８００は、図１６ｂからのピクセル強度分布のプロットであり、点線８０２は、図１７ｂからのピクセル強度分布のプロットである。第１８ｂは、フィルタされた出力の強度値の分布を示す。実線８０４は、図１６ａからのピクセル強度分布のプロットであり、点線８０６は、図１７ａからのピクセル強度分布のプロットである。図１８ａを図１８ｂと比較すると、図１８ａにおける強度分布は、図１８ｂにおける強度分布より相当に狭い。図１８ａの分布強度は、特定の強度の周りに集中した単一モード分布を示す。図１８ａの分布は図１８ｂの分布より狭いので、したがって、そのイメージはより少ないビットで表されうることになる。図１８ａを分析すると、図１６ｂおよび図１７ｂは、ピクセル当り５ビット程度の数個のビットを使用するだけで表されることが分かる。
【０１１０】
比較として、図１９は、ピクセル当り３ビットによって表されるようにデジタル化された図１６のイメージを示す。図１９ａは、図１６ａのデジタル化を表しており、図１９ｂは、フィルタされた出力を表す。図２０は、図１６のイメージの表示であり、ここでは、スレッシュホールドが課された後、そのイメージは、ピクセル当り単一ビットによって表される。このような表示は、依然として、認識しうるディテールを含んでおり、イメージング認識アルゴリズムが作動するのに適したフォーマットであり得て、且つデータ記憶システムが記憶せねばならないデータの量を減少させることもできるものである。
【０１１１】
前述したイメージングシステムは、自然の場面を観測するのに使用する監視システムへ組み込むことができる。イメージ内に強い光源が存在していても夜間に対象物をイメージングすることができるようなイメージングシステムが必要とされている。このようなシステムの応用例としては、自動車交通を夜間監視するようなシステムがある。図２１は、夜間に自動車をイメージングするときの、通常のイメージングシステムの応答のシミュレーションである。図２１から分かるように、自動車のヘッドライトの影響により、自動車のディテールのほとんどが消えてしまっている。図２２は、対数ディテクターおよび空間フィルタを備えたイメージングシステムによって形成されるであろう同じイメージのシミュレーションである。自動車のヘッドライトの幻惑効果(dazzle effect)が減少されたのであるが、その結果生ずる自動車のイメージは、ヘッドライトから放射された大量の光子のためにぼんやりとしてしまっている。図２３は、イメージを取るために且つデジタル処理後に空間的にフィルタするために線形電流モードディテクターが使用されているような同じイメージのシミュレーションを示す。空間フィルタにおいては、ヘッドライトからの付加的な光子の局部推定が各ピクセルの応答から減ぜられる。図２３のイメージを得るためのシステムは、高ダイナミックレンジデジタイザーおよびデジタルプロセッサと共に、高ダイナミックレンジディテクターアレーを備え、換言するならば、対数変換なしのシステム７００と同様である。図２1から図２３は、夜間の場面のシミュレーションであるが、このようなシステムは、自動車の登録アイデンティティの如き重要な特徴を幻惑されることなく、識別できるものであることは理解されよう。
【０１１２】
対数応答ホトディテクターおよびフィルタリング手段を備えるイメージングシステムのさらに別の応用例としては、電子写真システムがある。現在利用しうる電子カメラは、実際的な性能を得るために、解像度を限定し、画像記憶容量を限定し、且つ画像圧縮技術を取り入れることに頼っている。イメージの対数表示を発生しそのイメージをフィルタする電子写真システムは、データ記憶の必要性が低くて済み、したがって、記憶されうる画像の数を増大させ、または、解像度を増大させることができ、または、その両者を増大させることができる利点がある。このようなシステムによって記憶されるイメージを表示する前に、イメージの対数表示は、スクリーン上に表示するため、または、標準プリンタを使用したプリンティングのために、線形表示へと再変換されうる。ポータブルカメラとして使用するためには、パワー消費が非常に重要であり、したがって、システム５０は、このようなカメラへ組み込むのに最も適している。
【図面の簡単な説明】
【０１１３】
【図１】従来のイメージングシステムを示す図である。
【図２】本発明のイメージングシステムを示す図である。
【図３】図２のシステムのディテクターピクセル回路を示す図である。
【図４ａ】フローティングゲートＭＯＳＦＥＴの概略図である。
【図４ｂ】フローティングゲートＭＯＳＦＥＴの概略図である。
【図５】高電圧ルーティング回路を示す図である。
【図６】図２のシステムのバーフィルタユニットの部分を示す図である。
【図７】図６のバーフィルタユニットのバッファユニットを示す図である。
【図８ａ】図６のバーフィルタユニットの平均化ユニットを示す図である。
【図８ｂ】図６のバーフィルタユニットのさらに別の平均化ユニットを示す図である。
【図９】図８ａおよび図８ｂの平均化ユニットにおけるフローティングゲートデバイスをプログラミングするための比較器ユニットを示す図である。
【図１０】図６のバーフィルタユニットのバイアスユニットを示す図である。
【図１１】単純相互コンダクタンス増幅器を示す図である。
【図１２】図２のイメージングシステムを組み込んだ監視システムを示す図である。
【図１３】本発明の別のイメージングシステムを示す図である。
【図１４】電流モードバッファ回路を示す図である。
【図１５】コンボリューションフィルタアーキテクチャーのプランを示す図である。
【図１６ａ】フィルタリング有りおよび無しの農村の場面を示す図である。
【図１６ｂ】フィルタリング有りおよび無しの農村の場面を示す図である。
【図１７ａ】フィルタリング有りおよび無しの道路の場面を示す図である。
【図１７ｂ】フィルタリング有りおよび無しの道路の場面を示す図である。
【図１８ａ】フィルタリング有りおよび無しのピクセル強度分布を例示する図である。
【図１８ｂ】フィルタリング有りおよび無しのピクセル強度分布を例示する図である。
【図１９ａ】図１７のイメージのピクセル当たり３ビットの表示を示す図である。
【図１９ｂ】図１７のイメージのピクセル当たり３ビットの表示を示す図である。
【図２０】図１７のイメージのピクセル当たり単一ビットの表示を示す図である。
【図２１】シミュレートされた夜間の道路場面を示す図である。
【図２２】対数変換および空間フィルタリングの後の図２１のイメージを示す図である。
【図２３】幻惑（dazzle）効果を減少させるように処理された図２１のイメージを示す図である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６ａ】
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【図１６ｂ】
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【図１７ａ】
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【図１７ｂ】
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【図１８ａ】
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【図１８ｂ】
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【図１９ａ】
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【図１９ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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