(57)【特許請求の範囲】
【請求項１】
ＲＡＳアイドル信号及びバースト終了命令により制御され、ディープパワーダウンクロックイネーブル信号を使用してディープパワーダウン信号を出力するディープパワーダウン信号発生手段、
前記ディープパワーダウン信号がハイレベルの場合に出力される接地電圧に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ手段、及び
ハイレベルの前記ディープパワーダウン信号に従い全ての前記内部電源電圧ラインを接地させて放電させるディープパワーダウン放電手段を備えていることを特徴とするディープパワーダウン制御回路。
【請求項２】
前記ディープパワーダウンスイッチ手段が、前記ディープパワーダウン信号がローレベルの場合、前記ディープパワーダウン信号を一定レベル昇圧させて出力するハイレベルシフター、及び
前記ハイレベルシフターの出力電圧に従い、前記外部電源電圧ライン及び内部電源電圧ラインの間を接続させるNMOSトランジスタを備えていることを特徴とする請求項１記載のディープパワーダウン制御回路。
【請求項３】
前記ハイレベルシフターは、前記ディープパワーダウン信号がローレベルの場合、前記ディープパワーダウン信号の電位レベルを外部電源電圧よりも前記NMOSトランジスタの閾電圧以上高く昇圧させ、前記ディープパワーダウン信号がハイレベルの場合、接地電圧を出力することを特徴とする請求項２記載のディープパワーダウン制御回路。
【請求項４】
ＲＡＳアイドル信号及びバースト終了命令により制御され、ディープパワーダウンクロックイネーブル信号を使用してディープパワーダウン信号を出力するディープパワーダウン信号発生手段、
ハイレベルの前記ディープパワーダウン信号に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ手段、及び
ハイレベルの前記ディープパワーダウン信号に従い全ての前記内部電源電圧ラインを接地させて放電させるディープパワーダウン放電手段を備え、
前記ディープパワーダウン放電手段が、
前記ディープパワーダウン信号のローレベルをダウンシフトさせて出力するローレベルシフター、及び
前記ローレベルシフターの出力電圧に従い前記内部電源電圧ライン中のバックバイアス電圧ラインを、前記接地電圧ラインに接続させるMOSトランジスタを備えていることを特徴とするディープパワーダウン制御回路。
【請求項５】
前記ディープパワーダウン放電手段が、ハイレベルの前記ディープパワーダウン信号に従い前記内部電源電圧ラインを互いに接続させ、前記内部電源電圧ライン中の何れか一つを前記接地電圧ラインに接続させることにより全ての前記内部電源電圧ラインを接地させて放電させることを特徴とする請求項４記載のディープパワーダウン制御回路。
【請求項６】
ＲＡＳアイドル信号及びバースト終了命令により制御され、ディープパワーダウンクロックイネーブル信号を使用してディープパワーダウン信号を出力するディープパワーダウン信号発生手段、
ハイレベルの前記ディープパワーダウン信号に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ手段、
ハイレベルの前記ディープパワーダウン信号に従い全ての前記内部電源電圧ラインを接地させて放電させるディープパワーダウン放電手段、
複数のバンクアクティブ信号を利用して全てのバンクがアクティブ状態でない場合、前記ＲＡＳアイドル信号を発生する状態信号発生手段、
前記バースト終了命令を発生する命令語ディコーダ、及び、
クロックイネーブル信号をバッファし、正常モードでは内部電源電圧で駆動され、正常動作クロックイネーブル信号を出力し、ディープパワーダウンモードでは外部電源電圧で駆動され、前記ディープパワーダウンクロックイネーブル信号を出力するクロックイネーブル信号バッファを備え、
前記ディープパワーダウン信号発生手段が、バンクアクティブ状態では、前記ＲＡＳアイドル信号及び前記バースト終了命令を使用してバースト終了信号を出力し、バンクアイドル状態では前記ＲＡＳアイドル信号及びバースト終了命令により制御され、前記クロックイネーブル信号バッファの前記ディープパワーダウンクロックイネーブル信号を使用し、ハイレベルの前記ディープパワーダウン信号を出力することを特徴とするディープパワーダウン制御回路。
【請求項７】
前記状態信号発生手段が、
複数の前記バンクアクティブ信号を否定論理和する複数のノアゲート、及び
これら複数のノアゲートの出力信号を論理積し、前記ＲＡＳアイドル信号を出力するナンドゲートを備えていることを特徴とする請求項６記載のディープパワーダウン制御回路。
【請求項８】
前記クロックイネーブル信号バッファが、
前記内部電源電圧で駆動され、前記クロックイネーブル信号をバッファする第１バッファ手段、及び
前記外部電源電圧で駆動され、前記クロックイネーブル信号をバッファする第２バッファ手段を備えていることを特徴とする請求項６記載のディープパワーダウン制御回路。
【請求項９】
前記クロックイネーブル信号バッファが、前記第２バッファ手段の出力信号の電位レベルを昇圧するレベルシフターをさらに備えていることを特徴とする請求項８記載のディープパワーダウン制御回路。
【請求項１０】
前記ディープパワーダウン信号発生手段が、
バンクアクティブ状態で前記ＲＡＳアイドル信号及びバースト終了命令を論理演算して前記バースト終了信号を出力するバースト終了信号発生手段、及び
バンクアイドル状態で前記ＲＡＳアイドル信号及びバースト終了命令を論理演算した信号により制御され、前記ディープパワーダウンクロックイネーブル信号を使用してハイレベルの前記ディープパワーダウン信号を出力する、ディープパワーダウン信号発生手段を備えていることを特徴とする請求項６記載のディープパワーダウン制御回路。
【請求項１１】
前記バースト終了信号発生手段が、前記内部電源電圧で駆動され、前記ディープパワーダウン信号発生手段が、前記外部電源電圧で駆動されることを特徴とする請求項１０記載のディープパワーダウン制御回路。
【請求項１２】
前記ディープパワーダウン信号発生手段が、
出力端子に、ラッチ手段を接続していることを特徴とする請求項１０記載のディープパワーダウン制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置のディープパワーダウン制御回路に関し、より詳しくはディープパワーダウン放電回路を用いて内部回路、又は配線間に発生するマイクロブリッジを遮断することができるディープパワーダウン制御回路に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置は、活性化状態では周辺回路が動作してデータを格納するか、若しくは格納されたデータを外部へ出力し、待機状態では不要な周辺回路をディスエーブルさせて消費電力を減少させる。
【０００３】
さらに、半導体メモリ装置は、長時間待機状態にあれば、待機状態での不要な電力消費を減らすために、周辺回路の動作を停止させるディープパワーダウンモード（Deep Power Down Mode）に進入（entry）する。
【０００４】
半導体メモリ装置は、外部命令により制御されてディープパワーダウンモードになる。即ち、プリチャージ命令からプリチャージ時間tRP後に、半導体メモリ装置の外部信号ピンを介して入力された複数の信号CS、RAS、CAS、WE、CKEの状態により、クロック信号に同期してディープパワーダウンモードに進入、又はディープパワーダウンモードを終了（exit）して元の状態に復帰する。
【０００５】
例えば、チップ選択信号CSがローレベル、ローアドレスストローブ信号RASがハイレベル、カラムアドレスストローブ信号CASがハイレベル、ライトイネーブル信号WEがローレベル、及びクロックイネーブル信号CKEがローレベルの場合、クロック信号CLKに同期してディープパワーダウンモードに進入し、クロックイネーブル信号CKEがハイレベルに遷移する時、ディープパワーダウンモードを終了する。
【０００６】
半導体メモリ装置は、ディープパワーダウンモードに進入すれば、電源回路の一部の回路を電源遮断する方法で制御して電力消費を低減する。
【０００７】
【発明が解決しようとする課題】
しかし、このような方法によっては限定的に電力消費を低減することができるだけであり、特に誤動作を誘発する特定の電源回路は制御することができない。
例えば、基準電圧発生器又はパワーアップ回路等は制御し難いため、動作を停止させることができず、制御可能な一部の回路のみの電源を遮断して電力消費を低減するため、電力消費を低減する効果が十分ではないことになる。
【０００８】
特に、内部回路又は配線間に発生するマイクロブリッジ（micro bridge）を制御することができない問題点がある。
【０００９】
上記の問題点を解決するために、本発明は、半導体メモリ装置において外部電源ラインを遮断し、内部電源ラインを放電させて不要な電力消費を低減することができるディープパワーダウン制御回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明に係る第１のディープパワーダウン制御回路は、
ＲＡＳアイドル信号及びバースト終了命令により制御され、ディープパワーダウンクロックイネーブル信号を使用してディープパワーダウン信号を出力するディープパワーダウン信号発生手段、
前記ディープパワーダウン信号がハイレベルの場合に出力される接地電圧に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ手段、及び
ハイレベルの前記ディープパワーダウン信号に従い全ての内部電源電圧ラインを接地させて放電させるディープパワーダウン放電手段を備えていることを特徴としている。
また、本発明に係る第２のディープパワーダウン制御回路は、
ＲＡＳアイドル信号及びバースト終了命令により制御され、ディープパワーダウンクロックイネーブル信号を使用してディープパワーダウン信号を出力するディープパワーダウン信号発生手段、
ハイレベルの前記ディープパワーダウン信号に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ手段、及び
ハイレベルの前記ディープパワーダウン信号に従い全ての前記内部電源電圧ラインを接地させて放電させるディープパワーダウン放電手段を備え、
前記ディープパワーダウン放電手段が、
前記ディープパワーダウン信号のローレベルをダウンシフトさせて出力するローレベルシフター、及び
前記ローレベルシフターの出力電圧に従い前記内部電源電圧ライン中のバックバイアス電圧ラインを、前記接地電圧ラインに接続させるMOSトランジスタを備えていることを特徴としている。
また、本発明に係る第３のディープパワーダウン制御回路は、
ＲＡＳアイドル信号及びバースト終了命令により制御され、ディープパワーダウンクロックイネーブル信号を使用してディープパワーダウン信号を出力するディープパワーダウン信号発生手段、
ハイレベルの前記ディープパワーダウン信号に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ手段、
ハイレベルの前記ディープパワーダウン信号に従い全ての前記内部電源電圧ラインを接地させて放電させるディープパワーダウン放電手段、
複数のバンクアクティブ信号を利用して全てのバンクがアクティブ状態でない場合、前記ＲＡＳアイドル信号を発生する状態信号発生手段、
前記バースト終了命令を発生する命令語ディコーダ、及び、
クロックイネーブル信号をバッファし、正常モードでは内部電源電圧で駆動され、正常動作クロックイネーブル信号を出力し、ディープパワーダウンモードでは外部電源電圧で駆動され、前記ディープパワーダウンクロックイネーブル信号を出力するクロックイネーブル信号バッファを備え、
前記ディープパワーダウン信号発生手段が、バンクアクティブ状態では、前記ＲＡＳアイドル信号及び前記バースト終了命令を使用してバースト終了信号を出力し、バンクアイドル状態では前記ＲＡＳアイドル信号及びバースト終了命令により制御され、前記クロックイネーブル信号バッファの前記ディープパワーダウンクロックイネーブル信号を使用し、ハイレベルの前記ディープパワーダウン信号を出力することを特徴としている。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態を詳しく説明する。以下の詳細な説明によって、上記した本発明の目的、特徴及び利点が明らかになる。
【００１２】
図１は、本発明の実施の形態に係るディープパワーダウン制御回路の概略構成を示すブロック図である。
【００１３】
本発明の実施の形態に係るディープパワーダウン制御回路は、全てのバンクがアイドル状態（idle）になればイネーブルされる状態信号RASIDLEを発生するRASIDLE信号発生部１０と、バースト終了命令BSTを発生する命令語ディコーダ２０と、クロックイネーブル信号CKEをバッファするCKEバッファ３０と、状態信号RASIDLE、バースト終了命令BST及びディープパワーダウンクロックイネーブル信号CKEZDPDを利用して、バンクアクティブ状態ではバースト終了信号BSTPを出力し、全てのバンクがアイドル（プリチャージ）状態ではディープパワーダウンモードに進入し、ディープパワーダウン信号DPDを出力するディープパワーダウンディコーダ４０と、ディープパワーダウン信号DPDに応じて外部電圧パッドVDDPADと内部電源ラインVPERIとを選択的に遮断するディープパワーダウンスイッチ５０と、ディープパワーダウン信号DPDに応じて全ての内部電源ラインを接地して放電させるディープパワーダウン放電部６０とを備えている。
【００１４】
RASIDLE信号発生部１０は、図２に示したように、各バンクをイネーブルさせるためのローアドレスストローブ信号RAS＜0：3＞（バンクアクティブ信号）を論理演算するノア（ＮＯＲ）ゲートNOR11及びNOR12と、ノアゲートNOR11及びNOR12の出力信号を論理演算するナンド（ＮＡＮＤ）ゲートND11と、ナンドゲートND11の出力信号を反転させて状態信号RASIDLEとして出力するインバータINV11とを備えている。ここで、ノアゲートNOR11はローアドレスストローブ信号RAS＜0：1＞を論理演算し、ノアゲートNOR12はローアドレスストローブ信号RAS＜2：3＞を論理演算する。ここではバンク４個で構成された場合を例に挙げて説明したが、それ以外の場合には、バンク数に応じて図２に示した回路は適宜変形される。
【００１５】
従って、何れのバンクもアクティブでないアイドル状態では、ローアドレスストローブ信号RAS＜0：3＞が全てローレベルとなり、状態信号RASIDLEはハイレベルにイネーブルされる。
【００１６】
CKEバッファ３０は、図３に示したように、正常モード動作でクロックイネーブル信号CKEをバッファする正常CKEバッファ３１と、ディープパワーダウンモードでクロックイネーブル信号CKEをバッファするディープパワーダウンCKEバッファ３２とを備えている。
【００１７】
ここで、正常CKEバッファ３１は、内部電源電圧VPERIにより電圧を供給され、クロックイネーブル信号CKEが入力されて正常動作クロックイネーブル信号CKEZを出力するインバータINV31を備えている。
【００１８】
さらに、ディープパワーダウンCKEバッファ３２は、出力バッファ駆動電圧VDDQを供給されて、入力されるクロックイネーブル信号CKEを反転して出力するINV32と、インバータINV32から出力された信号のレベルをシフトしてディープパワーダウンクロックイネーブル信号CKEZDPDを出力するレベルシフター３３を備えている。ここで、レベルシフター３３は、出力バッファ駆動電圧VDDQが内部電源電圧VPERIよりも低い場合、ディープパワーダウンクロックイネーブル信号CKEZDPDのレベルをシフトする。ここでは、インバータINV32に出力バッファ駆動電圧VDDQが供給される場合を例に挙げて説明したが、外部パッドに印加される外部電源電圧VDDを供給してもよい。
【００１９】
ディープパワーダウンディコーダ４０は、図４に示したように、バンク活性化状態でバースト終了信号BSTPを出力するバースト終了信号発生部４１と、バンクアイドル状態でディープパワーダウン信号DPDを出力するディープパワーダウン信号発生部４２とを備えている。
【００２０】
ここで、バースト終了信号発生部４１は、状態信号RASIDLEを反転させて出力するインバータINV41と、インバータINV41の出力信号及びバースト終了命令BSTを論理演算するナンドゲートND41と、ナンドゲートND41の出力信号を反転させてバースト終了信号BSTPとして出力するインバータINV42とを備えている。
【００２１】
さらに、ディープパワーダウン信号発生部４２は、インバータINV41の出力信号を反転させて出力するインバータINV43と、インバータINV43の出力信号及びバースト終了命令BSTを論理演算するナンドゲートND42と、外部電源電圧VDDを供給されてディープパワーダウンクロックイネーブル信号CKEZDPDを反転させて出力するインバータINV44と、外部電源電圧VDDと接地電圧VSSとの間に直列接続され、ゲートにナンドゲートND42の出力信号が印加されるPMOSトランジスタPM41、ゲートにインバータINV44の出力信号が印加されるPMOSトランジスタPM42、及びゲートにインバータINV44の出力信号が印加されるNMOSトランジスタNM41と、PMOSトランジスタPM42及びNMOSトランジスタNM41の共通ドレインの電位をラッチするラッチ部４３と、外部電源電圧VDDが供給されてラッチ部４３によりラッチされた電位を反転させてディープパワーダウン信号DPDとして出力するインバータINV45とを備えている。ここで、ラッチ部４３は、一方の出力端子が他方の入力端子に相互に接続された２個のインバータINV46及びINV47で構成された反転ラッチ構造である。
【００２２】
従って、いずれか一つのバンクがアクティブ状態の場合、即ち状態信号RASIDLEがディスエーブルされている場合、バースト終了信号発生部４１が、入力されたバースト終了信号BSTと同じレベルのバースト終了信号BSTPを出力する。これに対し、全てのバンクがアクティブ状態でない場合、即ち状態信号RASIDLEがイネーブルされ、且つクロックイネーブル信号CKEがローレベルである場合、バースト終了信号発生部４１がバースト終了信号BSTPをディスエーブルさせ、且つ、ディープパワーダウン信号発生部４２が外部電源電圧VDDを供給されるインバータINV44、INV45、INV46、INV47によりディープパワーダウン信号DPDをハイレベルにイネーブルさせる。これによって、半導体メモリ装置はディープパワーダウンモードに進入（entry）することとなる。
【００２３】
一方、クロックイネーフル信号CKEがハイレベルである間では、ディープパワーダウン信号発生部４２はディープパワーダウン信号DPDをローレベルにディスエーブルさせる。従って、この場合半導体メモリ装置はディープパワーダウンモードを終了（exit）する。
【００２４】
ここで、半導体メモリ装置のディープパワーダウン動作を制御する信号であるディープパワーダウン信号DPDは、チップ内部のディープパワーダウン動作を制御する目的で、チップ内部の如何なる回路にも用いられ得る。
【００２５】
ディープパワーダウンスイッチ５０は、図５ａに示したように、外部電源電圧VDDと内部電源電圧VPERIとの間に接続され、ゲートに入力されるディープパワーダウン信号DPDによって制御されるPMOSトランジスタPM51で構成されている。
【００２６】
従って、PMOSトランジスタPM51はディープパワーダウン信号DPDがハイレベルにイネーブルされるとターンオフされ、内部電源電圧VPERIラインへの外部電源電圧VDDの供給を遮断する。ここで、内部電源電圧VPERIラインはチップの各部を駆動する電源に供給される電圧ラインであってもよい。即ち、昇圧電圧VPP、バックバイアス電圧VBB、ビットラインプリチャージ電圧VBLP、セルプレート電圧VCP、基準電圧VREF、内部駆動電圧VINT等の内部電源電圧を生成する半導体メモリ装置の電源に供給される電圧ラインであってもよい。
【００２７】
さらに、ディープパワーダウンスイッチ５０のスイッチング手段を調節するために、ディープパワーダウン信号DPDが入力される入力端子にRC遅延器（図示せず）を接続して用いてもよい。
【００２８】
ディープパワーダウンスイッチ５０の別の実施の形態としては、例えば図５ｂに示したように、外部電源電圧ＶＤＤ及び内部電源電圧ＶＰＥＲＩの間に接続され、ディープパワーダウン信号ＤＰＤがハイレベルシフター５１によりレベルシフトされた信号ＤＰＤＨがゲートに印加されて制御されるＮＭＯＳトランジスタＮＭ５１で構成されていてもよい。
【００２９】
ここで、ハイレベルシフター５１は、ディープパワーダウンモードが終了する場合、ＮＭＯＳトランジスタＮＭ５１をターンオンさせるために、外部電源電圧ＶＤＤよりも閾電圧以上高い信号である昇圧電圧ＶＰＰを用いるために使用される。
【００３０】
図６はハイレベルシフター５１の一実施の形態であり、ハイレベルシフター５１は、昇圧電圧VPPとディープパワーダウン信号DPDが入力される入力端子の間に直列接続され、ゲートが出力信号DPDHの出力端子に接続されたPMOSトランジスタPM52と、ゲートに外部電源電圧VDDが印加されるNMOSトランジスタNM52と、昇圧電圧VPPと接地電圧VSSとの間に直列接続され、ゲートにPMOSトランジスタPM52及びNMOSトランジスタNM52の共通ドレインの電位が印加されるPMOSトランジスタPM53、及びゲートにディープパワーダウン信号DPDが印加されるNMOSトランジスタNM53とから構成され、PMOSトランジスタPM53及びNMOSトランジスタNM53の共通ドレインの電位が出力信号DPDHとして出力される。図６に示した回路構成は、ハイレベルシフター５１の一実施の形態に過ぎず、同一目的で同一動作を行う他の回路構成としてもよい。
【００３１】
ディープパワーダウン放電部６０は、図７に示したように、ディープパワーダウン信号DPDをバッファするバッファ部６１と、全ての内部電源電圧ラインVPP、VPERI、VDDCLP、VCORE、VBLP、VCP、VBBを接地電圧ラインVSSに接続するNMOSトランジスタNM61〜NM67と、バックバイアス電圧ラインVBBを接地電圧ラインVSSに接続するNMOSトランジスタNM67をターンオンさせるためにディープパワーダウン信号DPDの電圧レベルをダウンシフトするローレベルシフター６２とを備えている。
【００３２】
ここで、バッファ部６１は直列接続された二つのインバータINV61及びINV62で構成される。
【００３３】
ローレベルシフター６２は、ディープパワーダウン信号DPDを反転させるインバータINV63と、ソースが共に接続されて接地電圧VSSに接続され、ゲートにディープパワーダウン信号DPD、及びインバータINV63の出力信号が各々印加されるPMOSトランジスタPM61及びPM62と、ソースが共に接続されてバックバイアス電圧VBBが印加され、ゲートがクロスカップル接続されたNMOSトランジスタNM68及びNM69とで構成され、PMOSトランジスタPM62及びNMOSトランジスタNM69の相互に接続されたドレインの電位がNMOSトランジスタNM67のゲートに印加される。
【００３４】
さらに、NMOSトランジスタNM61は昇圧電圧VPPと周辺回路駆動電圧VPERIの間に接続され、ゲートにバッファ部６１の出力信号が印加され、ディープパワーダウンモード（ディープパワーダウン信号DPDがハイレベル）に進入すればターンオンされて昇圧電圧ラインVPPと周辺回路駆動電圧ラインVPERIとを短絡させる。
【００３５】
これと同様に、他のNMOSトランジスタNM62〜NM67はディープパワーダウンモードに進入すれば、ターンオンされて両端に接続された電圧ラインを短絡させる。
【００３６】
ここで、ディープパワーダウンモードでなければ、NMOSトランジスタNM67のゲートにはローレベルシフター６２によってバックバイアス電圧VBBが印加されており、NMOSトランジスタNM67はターンオフ状態であるが、ディープパワーダウンモードでは、NMOSトランジスタNM67のゲートにはローレベルシフター６２により接地電圧VSSが印加されてNMOSトランジスタNM67がターンオンし、バックバイアス電圧ラインVBBと接地電圧ラインVSSとが短絡する。
【００３７】
結論として、ディープパワーダウンモードに進入すれば、ディープパワーダウンディコーダ４０はハイレベルのディープパワーダウン信号DPDを出力し、ディープパワーダウンスイッチ５０により外部電源電圧ラインVDDと内部電源電圧ラインVPERIとの短絡を開放させて、外部からの電圧印加を遮断すると共に、ディープパワーダウン放電部６０のNMOSトランジスタNM61〜NM67により全ての内部電源電圧ラインVPP、VPERI、VDDCLP、VCORE、VBLP、VCP及びVBB等を接地電圧ラインVSSと短絡させる。
【００３８】
従って、本発明では、ディープパワーダウンモードに進入し、ディープパワーダウンスイッチ５０がターンオフし外部電源電圧ラインVDDと内部電源電圧ラインVPERIとの短絡が開放された場合に、内部電源電圧ラインVPP、VPERI、VDDCLP、VCORE、VBLP、VCP及びVBB等がフローティング状態となってディープパワーダウンモード終了（exit）時、或いは他のノイズ等により、内部電源電圧が逆転されるか若しくはラッチアップが発生して誤動作を起こすことを防止する。
【００３９】
【発明の効果】
以上で説明したように、本発明に係るディープパワーダウン制御回路によれば、ディープパワーダウン放電部を備えて全ての内部電源電圧ラインを接地させることにより、フローティング状態の発生を防止して電源電圧の逆転若しくはラッチアップの発生を防止することができる。
【００４０】
さらに、内部電源電圧ラインの間のマイクロブリッジ（micro bridge）等による漏洩電流を防止する効果がある。
【００４１】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術的思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更、付加等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【図１】本発明に係るディープパワーダウン制御回路の概略構成を示すブロック図である。
【図２】図１に示したRASIDLE信号発生部１０の回路図である。
【図３】図１に示したCKEバッファ３０の回路構成の一例を示す回路図である。
【図４】図１に示したディープパワーダウンディコーダ４０の回路構成の一例を示す回路図である。
【図５ａ】ディープパワーダウンスイッチ５０の回路構成の一例を示す回路図である。
【図５ｂ】ディープパワーダウンスイッチ５０の回路構成の別の例を示す回路図である。
【図６】図５bに示したレベルシフターの回路構成の一例を示す回路図である。
【図７】図１に示したディープパワーダウン放電部６０の回路構成の一例を示す回路図である。
【符号の説明】
１０  RASIDLE信号発生部
２０  命令語ディコーダ
３０  CKEバッファ
４０  ディープパワーダウンディコーダ
５０  ディープパワーダウンスイッチ
６０  ディープパワーダウン放電部
【図１】
0004578054.tif 000002
【図２】
0004578054.tif 000003
【図３】
0004578054.tif 000004
【図４】
0004578054.tif 000005
【図５ａ】
0004578054.tif 000006
【図５ｂ】
0004578054.tif 000007
【図６】
0004578054.tif 000008
【図７】
0004578054.tif 000009