(57)【特許請求の範囲】
【請求項１】
複数の制御信号、基準クロック信号およびトリガ信号を受信して、複数の通過制御信号を発生する制御ロジックと、
それぞれが複数の通過制御信号と、各サブブロックをオンにする入力エネイブル信号と、の１つを受信して、活性化した時には、ロジック値において入力エネイブル信号と等価のエネイブル信号を出力する複数のロジックゲートと、からなり、
前記複数の制御信号の受信がモード制御信号の受信を含み、同モード制御信号は、エネイブル伝播制御回路がシークエンス・マネージャ・モードで動作するか或いは透過モードで動作するか、を決定し、
前記シークエンス・マネージャ・モードは、複数の通過制御信号が、ある順序と継続期間で複数のロジックゲートの部分のそれぞれを活性化させ、前記透過モードは、複数の通過制御信号が、複数のロジックゲートのすべてを同時に活性化させる、
エネイブル伝播制御回路。
【請求項２】
前記順序と継続期間が予め決められている請求項１に記載のエネイブル伝播制御回路。
【請求項３】
前記複数のロジックゲートの活性化が複数の制御信号の１つによって決定される請求項１に記載のエネイブル伝播制御回路。
【請求項４】
前記順序と継続時間とが、内部ロジックによって制約される複数の制御信号によって決定される請求項１に記載のエネイブル伝播制御回路。
【請求項５】
複数の制御信号と複数のエネイブル信号とを受信して記憶するプログラマブル・メモリと、
同プログラマブル・メモリからの複数の制御信号、基準クロック信号、およびトリガ信号を受信して、複数の通過制御信号を発生する、制御ロジックからなるエネイブル伝播制御回路と、
それぞれが、複数のエネイブル信号から、複数の通過制御信号と、各サブブロックをオンにする入力エネイブル信号と、の１つを受信し、活性化した時には、ロジック値において入力エネイブル信号と等価のエネイブル信号を出力する複数のロジックゲートと、
それぞれが、複数のロジックゲートの１つに対応して、同複数のロジックゲートの１つと関連する出力エネイブル信号を受信する複数のサブブロックと、
からなる送受信機集積回路装置。
【請求項６】
複数の制御信号、複数のエネイブル信号、クロック信号、およびトリガ信号を受信する工程と、
シークエンス・マネージャ・モードにおいて、トリガ信号を受信して、各サブブロックをオンにする複数のエネイブル信号が、ある順序と継続期間とでそれぞれの目的地に流れるのを許容する工程と、
透過モードにおいて、複数のエネイブル信号のすべてがそれぞれの目的地に流れるのを許容する工程と、からなり、
シークエンス・マネージャ・モードか透過モードかは複数の制御ビットの１つによって決定される、方法。
【請求項７】
前記ロジックゲート、順序および継続時間が、ロジック回路によって制約される複数の制御ビットによって決定される請求項６に記載の方法。
【請求項８】
複数の制御信号を受信する複数の制御入力と、
対応する、各サブブロックをオンにする複数のエネイブル信号を受信する複数のエネイブル入力と、
複数のエネイブル出力を伝送する複数のエネイブル出力と、
トリガ信号を受信するトリガ入力であって、回路は、シークエンス・マネージャ・モードにおいて、トリガ信号を受信すると、複数のエネイブル信号の各部分を、ある順序と継続時間で、各エネイブル出力に伝播し、透過モードで、複数のエネイブル信号のすべてをそれぞれのエネイブル出力に伝播することと、
からなる集積回路。
【請求項９】
前記ロジックゲートは複数の制御信号の１つによって決定される請求項８に記載の回路。
【請求項１０】
前記順序および継続時間がロジック回路によって制約される複数の制御信号の部分によって決定される請求項８に記載の回路。
【請求項１１】
前記シークエンス・マネージャ・モードと透過モードとは、複数の制御信号の１つによって決定される請求項８に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯送受信機において使用するために設計された電子制御メカニズムに関し、特には、アナログ部品やデジタル部品を順にウォーミングアップとウォーミングダウンして、電力のサージと消費を軽減しながら、テストモードにおけるアナログ部品やデジタル部品の個々のテストのためのメカニズムを提供するものである。
【背景技術】
【０００２】
携帯装置で使用される、送受信機等の混合モード（例えば、アナログとデジタル）ＩＣ上の部品の実行時の順序や継続時間を制御するために、シークエンス・マネージャ（ｓｅｑｕｅｎｃｅ  ｍａｎａｇｅｒ）は広く使用されている。シークエンス・マネージャが受信／送信のトリガ（ｔｒｉｇｇｅｒ、始動）を受けると、シークエンス・マネージャは、送受信機ＩＣ上の電力消費を全体として軽減するために、予めプログラムされた順序に従って各部品に種々の継続時間を許容して、バッテリの消耗を軽減し、ノイズ・スパイクによる部品のエラーを防止する。
【０００３】
更にシークエンス・マネージャは、データの送信や受信等の特定の動作をさせるのに必要な各部品のウォーミングアップとウォーミングダウンによって生ずる電力サージを軽減する。
【０００４】
従来のシークエンス・マネージャは、幾つかの制御信号をチップメモリ中に書き込むことよって、最低限の順序制御をすべく設計されている。これらの制御信号は、作動する順序を限定的に制御すると同時に、ユーザが、幾つかの部品やサブブロック（ｓｕｂ−ｂｌｏｃｋ）間の継続期間をも制御し得る。実施を簡単化するために、従来のシークエンス・マネージャでは、サブブロックが適切に作動することを確認するために、ユーザがプログラミングできる範囲をある程度制限している。
【０００５】
この制限のために、シークエンス・マネージャによって制御されるサブブロックのテストは面倒である。ユーザは、個々のサブブロックを完全には制御できず、制御信号を有効に使用して、それぞれのサブブロックの最良の使用し得るテスト条件を得なければならない。そのためには、すべてのサブブロックやそれらの相互作用について広範囲な知識を必要とする。加えて、制御信号を適切にプログラミングすることによってテスト条件を最適化しても、シークエンス・マネージャの制御の自由度は制限されているので、オンチップ部品の完全な制御は達成され得ない。各サブブロックのテストができて、テストの目的でサブブロックの個々の制御を完全にできて、同時に、正常運転の際にはより大きな順序管理ができるようなシークエンス・マネージャが必要である。          
【発明を実施するための最良の形態】
【０００６】
図１は、送受信機等の混合モード装置における従来のシークエンス・マネージャのブロック図である。混合モードシステム１００は、シークエンス・マネージャ（ＳＭ）１１０、プログラマブル・メモリ１２０、および、アナログ・サブ部品やデジタル・サブ部品の、複数の混合モード・サブブロック１３０からなる。混合モード・サブブロック１３０は、典型的には、送信部品ＴＸ１…ＴＸＮ１４０、および受信部品ＲＸ１…ＲＸＮ１５０を含み、一般的には、帯域通過フィルタ、リミッタ、低ノイズ増幅器等の送受信機ＩＣ装置中で実行される。
【０００７】
シークエンス・マネージャ（ＳＭ）１１０は、基準クロック信号１６０およびトリガ信号１７０を受信する。トリガ信号１７０を受信すると、シークエンス・マネージャは、一
連のエネイブル信号、ＥＮＴＸ１…ＥＮＴＸＮおよびＥＮＲＸ１…ＥＮＲＸＮ１８０を発生する。各信号は対応するサブブロック１３０に応答してオンにする。ＳＭ１１０によって発生されるエネイブル信号の順序、タイミング、および継続時間の大部分は、プログラマブル・メモリ１２０に記憶された制御信号１９０によって提供される可変プログラミングと共に、ハード配線されたＳＭ１１０ロジック（不図示）によって予め決定される。プログラマブル・メモリ１２０は通常、シークエンス・マネージャ１１０および種々のアナログやデジタルのサブブロック１３０を有する、混合モードシステム１００上に存在する。
【０００８】
プログラマブル・メモリ１２０では、ユーザが、送受信機ＩＣ装置を使用して、シークエンス・マネージャを制御するためのメモリに限定的に命令を書き込むことが可能である。これらの命令は典型的には、逐次プログラミング可能インタフェイス（ＳＰＩ）のようなインタフェイスを介して、メモリに書き込まれる。従来の設計には、送信エネイブル（Ｔｒａｎｓｍｉｔ  Ｅｎａｂｌｅ（Ｔｘｅｎ））１９１、受信エネイブル（Ｒｅｃｅｉｖｅ  Ｅｎａｂｌｅ（Ｒｘｅｎ））１９２、複数の連続継続時間制御信号（ＳＤＩ…ＳＤＮ）１９３、および、複数命令制御信号（ＳＯＩ…ＳＯＮ）１９４、がある。Ｔｘｅｎ１９１では、送受信機ＩＣ装置が送信すべき時をユーザが制御できる；Ｒｘｅｎ１９２では、送受信機ＩＣ装置が受信すべき時をユーザが制御できる；ＳＤＩ…ＳＤＮ１９３およびＳＯＩ…ＳＯＮ１９４では、ユーザが、ある限定の基で，所定のサブブロックがエネイブルになる時間、及び、所定のサブブロックのエネイブル又はオフの順序、をそれぞれ制御できる。送受信機ＩＣ装置１００上で幾つのサブブロック１３０が実行されるか、の真の数量および変化の可能性の故に、シークエンス・マネージャ中で必要とされるロジックが、複数のサブブロックの動作順序と動作時間を完全に制御することはできない。これは、少なくとも２Ｎのロジック部品を必要とする、 Ｎという大きな数字の時間のための制御順
序を書き込むための複雑性を考えれば理解できるであろう。サブブロックや時間の長さが増大すると、シークエンス・マネージャのサイズは不可能なほど高価になり、電力消費が増大する。結局、すべてのシークエンス・マネージャは、メモリ１２０に含まれる制御信号を介してユーザが制御する順序や継続時間の量を限定するように設計されている。
【０００９】
ＳＭ１１０は、トリガ信号１７０を受信した時に、Ｔｘｅｎ１９１の制御ビットとＲｘｅｎ１９２の制御ビットのどちらをオン状態にするかを判断する。この例では、オン状態はロジック「１」で表される。Ｔｘｅｎが「１」にセットされると、ハード配線された内部制御ロジックを使用したＳＭ１１０は、制御ビットＳＤ１…ＳＤＮ１９３とＳＯ１…ＳＯＮ１９４を介して限定された範囲での制御で、エネイブル信号ＥＮＴＸ１…ＥＮＴＸＮ１８１を、所定の順序と継続時間で、順序化されたすべての送信サブブロックＴＸ１…ＴＸＮ１４０に提供する。通常の伝送制御信号１９１と接続するすべての伝送サブブロック１４０は、伝送順序のある時点でエネイブルになる必要がある（それぞれは、Ｔｘｅｎ１９１がロジック「１」であるならばエネイブルになるべくハード配線されている）ので、ユーザが、単一の伝送サブブロック１４１をエネイブルやオフにするメカニズムは無い。この限界によって、送受信機ＩＣ装置の個々のサブブロック部品の設計者が、テストする必要のあるサブブロックをテストすることが困難になる。サブブロックＴＸ１１４１の設計者がこのサブブロックをテストしたい場合、その個別のサブブロックをテストするために特に設計されたハード配線で、シークエンス・マネージャを交換する必要がある。シークエンス・マネージャとサブブロックとは、非常に小型の単一の送受信機ＩＣ装置上に配置されることが多いので、個々のサブブロックをテストするのに必要なハード配線ロジックを提供するのは非常に困難で高価である。或いは、サブブロックＴＸ１１４１の回路を専門とする設計者は、サブブロックＴＸ１１４１と他のサブブロックＴＸ２…ＴＸＮ１４２のそれぞれとの相互作用や働きを理解する必要がある。
【００１０】
図２は、ＳＰＩや他のインタフェイスを介してメモリ１２０に書き込まれた命令の例で
あり、図３は、ＳＭ１１０が活性トリガ１７０を受信した後の、種々のエネイブル信号１８１の対応するタイミング・ダイアグラムを示す。図２中で、メモリに書き込まれた命令２１０は送信制御ビット２２０、受信制御ビット２３０、複数の順序継続時間制御信ビット２４０、及び複数の順序ビット２５０、を含む。この例においては、送信ビット２２０はオンされ、受信ビット２３０はオフされる。この例ＳＭ１１０における継続時間制御ビットでは、ユーザが、ＴＸ１が第１の継続時間にエネイブルになるか、第２の継続時間にエネイブルになるか、を決定できる。ここで、第１の継続時間と第２の継続時間とは所定の量に変化され得る。更に、この例におけるＳＯ制御ビットＳＯ１…ＳＯＮでは、送受信機ＩＣ装置を使用するユーザは、ＴＸ３の前にサブブロックＴＸＮをエネイブルにするか否かをプログラムできる。継続時間や順序を制御するために使用される特定のビット列は、ＳＭ１１０中でハード配線された設計ロジック上で任意に決められるので、具体的には示していない。むしろ、この例においては、ユーザは、前以て決められた許容される継続時間がエネイブルになることをＴＸＩに知らせる命令を書き込み、サブブロックＴＸＮはＴＸ３の前にエネイブルされる、ことを理解されたい。
【００１１】
従って、ＳＭ１１０が図３の時間ｔ０でトリガ信号１７０を受信することによって、ＳＭ１１０は、メモリ中に記憶された制御ビットによって、送信の順序を実行する。従って、ＳＭ１１０は、ＳＭ１１０中に埋め込まれた所定のハード配線ロジックに基いて、送信サブブロックを順番にエネイブルしてゆく。この場合、サブブロックＴＸ１は時間Ｔ１でエネイブルされ、サブブロックＴＸ２はその後Ｔ２でエネイブルされ、Ｔ２−Ｔ１はＳＭ１１０で制御される。ＴＸ３は、ＴＸＮの後に、Ｔ４でエネイブルされる。なぜならば、メモリに書き込まれた命令によって、ＴＸ３の前にＴＸＮがエネイブルされる必要がある。Ｔ４からＴ６までのしばらくの間、すべての送信サブブロックはエネイブルになって、送受信機がその設計仕様に基いて送信する。この期間は、送受信機装置の正常動作の間は機能するが、個々のサブブロックのテストは禁止され、そのため、設計者が、サブブロックの完全性をテストするためにサブブロックを個々に切換や制御することは困難である。説明のために、送信は時間ｔ５で完了すると仮定する。送信が完了すると、トリガ１７０はオフされ、ＳＭ１１０は送信サブブロック１４０をそれぞれ所定の順番でオフし、ＳＭは次のトリガ信号を受信するまで休止する。
【００１２】
図４は、本発明による実施例のブロック・ダイアグラムである。この実施例において、送受信機の混合モードＩＣ装置４００は、プログラム可能メモリ４１０、エネイブル伝播コントローラ（ＥＰＣ）４２０、及び、複数のデジタルやアナログの送信、受信サブブロック４３０を備える。送受信機ＩＣ装置４００を使用するユーザは、Ｒｘ４１５、Ｔｘ４１６および幾つかの順序と継続時間との制御、ＳＤ１…ＳＤＮおよびＳＯＩ…ＳＯＮ４１８をそれぞれ書き込むことができるのに加えて、本発明はまた、ユーザが、サブブロックＴＸ１…ＴＸＮ４３１、又は、ＲＸ１…ＲＸＮ４３２にそれぞれ対応する、エネイブル信号ＥＮＴＸ１…ＥＮＴＸＮ４１１、およびＥＮＲＸ１…ＥＮＲＸＮをオンオフでき、ＥＰＣ４２０が第１のマネージャモードか連続マネージャモードか、または、第２の伝播モードかエネイブル伝播モードか、を判定するための制御ビットＳＭＥＮ／ＥＰＣ’４１９をオンオフできる。シークエンス・マネージャのモードは、ＥＰＣ４２０が、従来のシークエンス・マネージャに、ユーザが、所定のエネイブル順序の間に個々のサブブロックをエネイブルにするか否かを制御し得る機能を付加したような機能を有し、一方、エネイブル伝播モードはＥＰＣ４２０を透過にして、メモリ・エネイブル信号４１３のそれぞれをオンかオフ状態にして、個々のサブブロックを通ることができる。
【００１３】
エネイブル伝播コントローラ４２０は、ステート・マシン４２１（又は他の制御ロジック）および、ロジックゲート４２２−４２５等の複数のロジックゲートを含む。ステート・マシン４２１は、基準クロック信号４２６、トリガ信号４２７、及び伝播メモリ４１５−４１９からの制御信号を受信する。ＥＰＣ４２０は、ロジックゲート４２２−４２５等
のロジックゲートが、受信してメモリにプログラムされたエネイブル信号入力を、何時、どのくらいの継続時間、それぞれのサブブロック４３０に流すことを許容するかを制御する、信号４２８を発生する。ロジックゲートは、受信したエネイブル信号が必要な行き先に流れる時に「活性化」される。ステート・マシンや制御ロジック（又は他の制御ロジック）４２１が、ＥＰＣ４２０がシークエンス・マネージャ・モードで動作する、即ち、ＳＭＥＮ／ＥＰＣがロジカル「１」である、ことを示す制御信号を受信したならば、ステート・マシン４２１は、ゲート４２２−４２５等のすべてのロジックゲートが、それぞれのプログラムされたエネイブル入力信号を、所定の、ハード配線された順序と継続時間でステート・マシンに流すことを許容し、制御ビット４１７と４１８を介して限定された制御を許容する。ＥＰＣ４２０は、シークエンス・マネージャ・モードでの動作の間は従来のシークエンス・マネージャと同様の能力であるが、ユーザが、ステート・マシン４２１がサブブロックの所定の順序と継続時間とでエネイブル信号を流す時に、対応するサブブロックをオフにするために、メモリ・エネイブル４１３を個々に又は組合せでプログラムできるという自由度がある。従来のシークエンス・マネージャの限定された形式で動作するためには、ユーザは、エネイブル・メモリビット４１３にすべてのロジックを書き込み、ＳＭＥＮ／ＥＰＣの制御ビットにロジックを書き込む。ロジックはこの例ではオン状態を表現するが、他のロジック法も考慮され得る。
【００１４】
別法として、ステート・マシン４２１が、ＥＰＣ４２０がエネイブル伝播または透過モードで動作する、即ち、ＳＭＥＮ／ＥＰＣがロジカル「０」であることを示す制御信号を受信したならば、ステート・マシンは、ゲート４２２−４２５等のすべてのロジックゲートに、メモリに記憶されているタイミングや制御信号に無関係に、それぞれのエネイブル入力信号を流すことを強制する。このモードにおいては、本発明では、ユーザが、シークエンス・マネージャ・モードと関連した、順序や継続時間の限定を心配せずに、プログラマブル・メモリを介して直接に自分の判断で各サブブロックを制御し得る。このモードは２つの明確な特長を有する。第１は、シークエンス・マネージャ・モードにおけるハードウェアによって特定されるものとは異なるカスタム・シークエンスを作製できる。これは、透過モードにおいてＥＰＣを構築し、送信のためのＥＮＴＸ１…ＥＮＴＸＮ、または受信のためのＥＮＲＸ１…ＥＮＲＸＮに対応するメモリ位置を、所望の順序と継続時間でプログラムする、ことによって完遂される。この特徴によって、ユーザは、最良の動作のための順序を実験し、最適化することができる。第２に、このモードによって、設計者が、他のサブブロックに関する知識を必要とせず、および従来はテスト中に必要な，新しいテスト順序や継続期間のロジック制御を必要とせずに、自分で設計したサブブロックをテストできる。
【００１５】
図５は、メモリに書き込まれた２つの命令を示す。第１の命令５１０において、ＳＭＥＮ／ＥＰＣは、シークエンス・マネージャ・モードにＥＰＣ４２０を置く、ロジカル「１」をプログラムする。しかしながら、本発明のシークエンス・マネージャ・モードでは、個々のエネイブル・ビットを制御でき、設計者は、例えば、サブブロックＲＸ３をオフすることもできる。従って、ＥＮＲＸは最初は「０」にプログラムされる。クロックは、ウォーミングアップ段階の後に停止され、他の受信装置はエネイブルになり、ＲＸ３はオンとオフに留められるので、それの特性を正確に観察できる。もちろん基準クロックは、ウォームアップ後、セルフゲートにプログラムされ得て、従ってウォームアップが完了すると、トリガが外されてウォームダウンの開始が示される前に、ＥＰＣのクロックは停止して、実際のデータ伝送や受信の間のノイズ発生を抑制する。
【００１６】
第２の命令５２０は、ＥＰＣ４２０が透過モードでなされる、即ち、ＳＭＥＮ／ＥＰＣがロジカル「０」にプログラムされるべく命令された場合である。この場合、ステート・マシンが殆ど同時に、各ロジックゲートに各信号が流れることを許容するので、制御ビットＴＸ、ＲＸ，ＳＤおよびＳＯは効果が無い。この場合設計者は、自分のサブブロックを
十分にテストするように必要なすべてのサブブロックを個々に或いはグループで操作できる。これは、プログラマブル。メモリ中に記憶されているエネイブル信号のロジカル値を簡単に変化させることによって達成される。このモードは一般に、電力消費が問題にはならない、テスト環境でのみ使用されるので、すべてのサブブロック或いはサブブロックのすべての組合せをエネイブルにしても問題はない。
【００１７】
エネイブル伝播コントローラによって制御される個々のサブブロックを簡単にテストするためのメカニズムを提供する、エネイブル伝播コントローラを開示した。
前述の具体例において、特定の具体的な実施例を参照して本発明を説明した。しかしながら、本発明の精神や範囲から逸脱することなく、種々の改変や改良がなされるのは明らかである。例えば、本発明は、サブモジュールが混合モードでない倍も使用され得るし、上述のロジックの替わりに、同様なサブブロックや他のロジックの組合せも使用され得る。従って、具体例や図は説明のためであって、限定のためではない。更に、請求項は本発明の範囲を示し、請求項の意味の範囲内や等価の範囲内のすべての改変は請求項の範囲内にある。
【図面の簡単な説明】
【００１８】
【図１】従来のシークエンス・マネージャを示すブロックダイアグラム。
【図２】図１の従来のシークエンス・マネージャを動かす、オンチッププログラマブル・メモリに書き込まれるメモリ命令の例。
【図３】図２に示されるプログラム・メモリによるシークエンス・マネージャによって行われるエネイブリング順序。
【図４】本発明を１つの実施例によって示す概略図。
【図５】本発明によるエネイブル伝播コントローラに使用される、プログラマブル・メモリに書き込まれるエネイブルおよび制御ビットの例示。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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