(57)【特許請求の範囲】
【請求項１】
ＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式のディジタル通信を行う際に伝送すべき信号データのビット列の並び替えを行うインタリーブ処理回路であって、
前記ビット列を並び替えを行う際に前記信号データを保持する保持手段と、前記保持手段に予め設定された一定のデータが書込まれた時点からインタリーブ処理を開始するよう制御する制御手段とを有し、
前記制御手段は、前記保持手段に予め設定された一定のデータが書込まれた時点から前記保持手段への書込み順序とは異なる読出し順序で前記保持手段からの前記信号データの読出しを行うよう構成し、
その読出された信号データに対して所定のデータ変換を実施した後に、前記インタリーブ処理後のデータを格納するデュアルポートメモリに書込む際に当該デュアルポートメモリへの書込みアドレスを所定のアドレスに変換することを特徴とするインタリーブ処理回路。
【請求項２】
前記制御手段は、前記保持手段への前記信号データの書込みが全て終了する前に前記保持手段からの前記信号データの読出しを開始するよう構成したことを特徴とする請求項１記載のインタリーブ処理回路。
【請求項３】
ＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式のディジタル通信を行う際に変調処理回路のインタリーブ処理回路を用いて伝送すべき信号データのビット列の並び替えを行う高速無線アクセスシステムであって、
前記ビット列を並び替えを行う際に前記信号データを保持する保持手段と、前記保持手段に予め設定された一定のデータが書込まれた時点からインタリーブ処理を開始するよう制御する制御手段とを前記インタリーブ処理回路に有し、
前記インタリーブ処理後のデータを格納するデュアルポートメモリを有し、
前記制御手段は、前記保持手段に予め設定された一定のデータが書込まれた時点から前記保持手段への書込み順序とは異なる読出し順序で前記保持手段からの前記信号データの読出しを行うよう構成し、
その読出された信号データに対して所定のデータ変換を実施した後に前記デュアルポートメモリに書込む際に当該デュアルポートメモリへの書込みアドレスを所定のアドレスに変換することを特徴とする高速無線アクセスシステム。
【請求項４】
前記制御手段は、前記保持手段への前記信号データの書込みが全て終了する前に前記保持手段からの前記信号データの読出しを開始するよう構成したことを特徴とする請求項３記載の高速無線アクセスシステム。
【請求項５】
ＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式のディジタル通信を行う際に伝送すべき信号データのビット列の並び替えを行うインタリーブ処理回路と、前記インタリーブ処理回路から出力される送信ビット列データをサブキャリア変調方式にしたがってサブキャリアにマッピングしかつパイロット信号を付加するサブキャリア変調処理回路と、前記パイロット信号が付加された前記サブキャリア変調処理回路からの出力に対して逆高速フーリエ変換処理を行う逆高速フーリエ変換処理回路とを含む高速無線アクセスシステムであって、
前記インタリーブ処理回路に対してある一定のデータが書込まれた時点で前記サブキャリア変調処理回路に対してのデータ出力を行い、そのデータ出力を前記逆高速フーリエ変換処理回路のデュアルポートメモリに書込む際にインタリーブ処理を実施し、
前記データ出力を前記デュアルポートメモリに書込む際に当該デュアルポートメモリへの書込みアドレスを所定のアドレスに変換するようにしたことを特徴とする高速無線アクセスシステム。
【請求項６】
前記サブキャリア変調処理回路に対してのデータ出力は、前記インタリーブ処理回路に対しての書込み動作が全て終了する前に行うようにしたことを特徴とする請求項５記載の高速無線アクセスシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインタリーブ処理回路及びそれを用いた高速無線アクセスシステムに関し、特に高速無線アクセスシステムにおけるＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ：直交周波数分割多重）方式のディジタル通信を行う場合にデータ変調処理時のデータの並び替えを行うインタリーブ処理回路に関する。
【０００２】
【従来の技術】
従来、この種のインタリーブ処理回路においては、図８に示すように、レジスタ書込み制御部１０１と、データ書込み用レジスタＡ回路１０２と、データ書込み用レジスタＢ回路１０３と、データ書込み用レジスタＣ回路１０４と、読出しデータ選択部１０５と、読出しデータ出力制御部１０６と、データ変換部１０７と、メモリ書込み制御部１０８と、デュアルポートメモリ（Ｄｕａｌ  Ｐｏｒｔ  ＲＡＭ）１０９とから構成されている。
【０００３】
上記のインタリーブ処理回路におけるインタリーブ動作としては、入力データＤＴ１０１を４ビット単位の所定の書込み順序でレジスタＡ回路１０２とレジスタＢ回路１０３とレジスタＣ回路１０４とに記憶し、書込み順序とは異なる読出し順序で４ビット単位に読出しデータ選択部１０５からデータＤＴ１０７が読出される。読出しの出力制御は読出しデータ出力制御部１０６からの制御信号ＤＴ１０５で制御される。読出しデータ選択部１０５から出力されたデータＤＴ１０７はデータ変換部１０７で所定のデータ変換が実施された後、データ変換部１０７からデータＤＴ１０９として出力される。
【０００４】
データ変換部１０７から出力されたデータＤＴ１０９はデュアルポートメモリ１０９に対して、メモリ書込み制御部１０８によってアドレス０番地から順次書込まれる。この処理によって、デュアルポートメモリ１０９上には０番地からインタリーブ処理後のデータが格納され、データＤＴ１０９の書込み終了後、必要に応じてインタリーブ処理以降の動作が実施される。
【０００５】
このインタリーブ処理を１６相位相変調方式（以下、１６ＱＡＭと記す）の場合について、図９及び図１０に示す模式図を用いて、書込み順序と読出し順序とについて述べる。まず、図９にインタリーブ処理における書込み順序を示す。１６ＱＡＭの場合、１ＯＦＤＭシンボルは１９２ビットで構成され、インタリーブ処理としては１２行×１６列の行列を用いて行い、書込み順序としては入力データ（図８のＤＴ１０１）が列方向（図９のＷｒｉｔｅ  Ｔの方向）に４ビット単位でＡ０，Ａ１，Ａ２，Ａ３，Ａ４，・・・・・，Ａ４６，Ａ４７の順序で１９２ビット分が書込まれる。
【０００６】
１９２ビット書込み終了後、書込み順序とは異なる読出し順序でデータが読出される。その読出し順序については図１０の模式図に示す。読出しは書込み順序とは異なる行方向（図１０のＲｅａｄ  Ｔの方向）に対して４ビット単位でＢ０，Ｂ１，Ｂ２，Ｂ３，・・・・・，Ｂ４６，Ｂ４７の順序で１９２ビットが読出される。この書込み動作と読出し動作とによって、データの並び替えを実施している。
【０００７】
従来のインタリーブ処理回路ではデータの書込みが全て終了しなければ、その読出しを実施することができず、読出し終了までの処理時間Ｔは１６ＱＡＭの場合の１ＯＦＤＭシンボルでは、処理データ数Ｎが４８個あるため、
Ｔ＝Ｎ（書込み時間）＋Ｎ（読出し時間）              ……（１）
という式で求められる処理時間が必要となる。
【０００８】
この処理時間Ｔについてのタイミングチャートを図１１に示す。１６ＱＡＭの場合、４ビットを１データとすると、１ＯＦＤＭシンボルでは４８個のデータが処理されるため、書込みに４８クロック必要となる。書込み終了後に読出し動作が開始され、読出しに書込みと同じ４８クロック必要となり、データ（図８のＤＴ１０９）がデュアルポートメモリ１０９にすべて格納される遅延時間としては９６クロックを必要としている。
【０００９】
【発明が解決しようとする課題】
上述した従来のインタリーブ処理回路では、データの書込みが全て終了しなければその読出しを実施することができず、読出し終了までの処理時間Ｔは９６クロックも必要としている。そのため、インタリーブ処理以降の動作に対しての動作開始が遅れてしまうという問題がある。
【００１０】
そこで、本発明の目的は上記の問題点を解消し、インタリーブ後のデータを使用する場合にインタリーブ処理の開始タイミングを高速化することができるインタリーブ処理回路及びそれを用いた高速無線アクセスシステムを提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるインタリーブ処理回路は、ＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式のディジタル通信を行う際に伝送すべき信号データのビット列の並び替えを行うインタリーブ処理回路であって、
前記ビット列を並び替えを行う際に前記信号データを保持する保持手段と、前記保持手段に予め設定された一定のデータが書込まれた時点からインタリーブ処理を開始するよう制御する制御手段とを有し、
前記制御手段は、前記保持手段に予め設定された一定のデータが書込まれた時点から前記保持手段への書込み順序とは異なる読出し順序で前記保持手段からの前記信号データの読出しを行うよう構成し、
その読出された信号データに対して所定のデータ変換を実施した後に、前記インタリーブ処理後のデータを格納するデュアルポートメモリに書込む際に当該デュアルポートメモリへの書込みアドレスを所定のアドレスに変換している。
【００１２】
本発明による高速無線アクセスシステムは、ＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式のディジタル通信を行う際に変調処理回路のインタリーブ処理回路を用いて伝送すべき信号データのビット列の並び替えを行う高速無線アクセスシステムであって、
前記ビット列を並び替えを行う際に前記信号データを保持する保持手段と、前記保持手段に予め設定された一定のデータが書込まれた時点からインタリーブ処理を開始するよう制御する制御手段とを前記インタリーブ処理回路に有し、
前記インタリーブ処理後のデータを格納するデュアルポートメモリを有し、
前記制御手段は、前記保持手段に予め設定された一定のデータが書込まれた時点から前記保持手段への書込み順序とは異なる読出し順序で前記保持手段からの前記信号データの読出しを行うよう構成し、
その読出された信号データに対して所定のデータ変換を実施した後に前記デュアルポートメモリに書込む際に当該デュアルポートメモリへの書込みアドレスを所定のアドレスに変換している。
【００１３】
本発明による他の高速無線アクセスシステムは、ＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式のディジタル通信を行う際に伝送すべき信号データのビット列の並び替えを行うインタリーブ処理回路と、前記インタリーブ処理回路から出力される送信ビット列データをサブキャリア変調方式にしたがってサブキャリアにマッピングしかつパイロット信号を付加するサブキャリア変調処理回路と、前記パイロット信号が付加された前記サブキャリア変調処理回路からの出力に対して逆高速フーリエ変換処理を行う逆高速フーリエ変換処理回路とを含む高速無線アクセスシステムであって、
前記インタリーブ処理回路に対してある一定のデータが書込まれた時点で前記サブキャリア変調処理回路に対してのデータ出力を行い、そのデータ出力を前記逆高速フーリエ変換処理回路のデュアルポートメモリに書込む際にインタリーブ処理を実施し、
前記データ出力を前記デュアルポートメモリに書込む際に当該デュアルポートメモリへの書込みアドレスを所定のアドレスに変換するようにしている。
【００１４】
すなわち、本発明のインタリーブ処理回路は、レジスタ書込み制御回路と、データ書込み用レジスタＡ回路と、データ書込み用レジスタＢ回路と、読出しデータ選択回路と、読出しデータ出力制御回路と、データ変換回路と、メモリ書込み制御回路と、アドレス変換回路と、デュアルポートメモリ（Ｄｕａｌ  Ｐｏｒｔ  ＲＡＭ）とを有している。
【００１５】
本発明のインタリーブ処理回路では上記のような構成とすることで、レジスタへの書込み動作が全て終了する前にある一定のデータが書込まれた時点で、ビットインタリーブ処理を開始することが可能となるため、インタリーブ処理以降の処理の開始タイミングを早めることが可能となり、全体の処理時間を短縮するこが可能となる。
【００１６】
つまり、データの並び替えを行うインタリーブ処理回路において、インタリーブ後のデータを使用する場合の高速化を図ることが可能となり、レジスタへの書込み動作が全て終了する前にある一定のデータが書込まれた時点でインタリーブ処理を開始することが可能となる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態によるインタリーブ処理回路の構成を示すブロック図である。図１において、本発明の実施の形態によるインタリーブ処理回路はレジスタ書込み制御部１と、データ書込み用レジスタＡ回路２と、データ書込み用レジスタＢ回路３と、読出しデータ選択部４と、読出しデータ出力制御部５と、データ変換部６と、メモリ書込み制御部７と、アドレス変換部８と、デュアルポートメモリ（Ｄｕａｌ  Ｐｏｒｔ  ＲＡＭ）９とから構成されている。
【００１８】
図２は本発明の実施の形態で使用するアドレス変換表を示す図であり、図３は本発明の実施の形態によるインタリーブ処理回路の書込み動作方法を示す模式図であり、図４は本発明の実施の形態によるインタリーブ処理回路の読出し動作方法を示す模式図である。これら図１〜図４を参照して本発明の実施の形態によるインタリーブ処理回路の動作について説明する。
【００１９】
本発明の実施の形態によるインタリーブ処理回路の動作としては、入力データＤＴ１１をレジスタ書込み制御部１によって４ビット単位の所定の書込み順序でレジスタＡ回路２とレジスタＢ回路３とに記憶し、書込み順序とは異なる読出し順序で４ビット単位に読出しデータ選択部４からデータＤＴ１５が読出される。読出しの出力制御は読出しデータ出力制御部５からの制御信号ＤＴ１４で制御される。
【００２０】
読出しデータ選択部４から出力されたデータＤＴ１５はデータ変換部６で所定のデータ変換が実施された後、データ変換部６からデータＤＴ１６が出力され、そのデータがデュアルポートメモリ９の書込みデータとなる。デュアルポートメモリ９への書込みアドレスはメモリ書込み制御部７から出力されるアドレスＤＴ１７をアドレス変換部８によって変換された所定のアドレスＤＴ１８である。この時のアドレス変換の内容を図２に示す。
【００２１】
デュアルポートメモリ９に対してデータを書込む場合、０番地からインタリーブ処理後のデータが格納されるのではなく、図２に示すアドレス変換表にしたがってデータが書込まれていく。データが全て書込まれた場合に、従来のデュアルポートメモリと同じ内容が書込まれたことになる。
【００２２】
次に、図３及び図４を参照して図本発明の実施の形態によるインタリーブ処理回路における書込み方法と読出し方法とについて１６ＱＡＭの場合を想定して説明する。
【００２３】
まず、図３にインタリーブ処理回路における書込み順序を示す。１６ＱＡＭの場合、１ＯＦＤＭシンボルは１９２ビットで構成され、インタリーブ処理としては従来、１２行×１６列の行列を用いて行っているが、本発明においては８行×１６列の行列を用いて行う。
【００２４】
書込み順序としては入力データＤＴ１１が列方向（図３のＷｒｉｔｅ  Ｔの方向）に４ビット単位でＡ０，Ａ１，Ａ２，Ａ３，Ａ４，・・・・・，Ａ３０，Ａ３１の順序で１２８ビットが書込まれ、次の書込み位置としてはＡ０に書込んだ個所にＡ３２を、Ａ１を書込んだ個所にＡ３３というように書込み、Ａ１５の個所に最後のＡ４７を書込み、全１９２ビット分が書込まれる。
【００２５】
読出し動作としては、１９２ビット書込み終了を待たず、ある一定のデータの書込み終了後、書込み順序とは異なる読出し順序でデータが読出される。その読出し順序については図４の模式図に示す。読出し動作は４行分（６４ビット）書込みが終了後、行方向に対して４ビット単位を１データとし、列方向（図４のＲｅａｄ  Ｔの方向）にＢ０，Ｂ３，Ｂ６，Ｂ９，・・・・・，Ｂ４３，Ｂ４６，・・・・・，Ｂ２，Ｂ５，Ｂ８，・・・・・，Ｂ４４，Ｂ４７の順序で１９２ビットが読出される。
【００２６】
この読出し動作方法によって、Ｂ４５を読込んだ時点でデータ書込み用レジスタＡ回路２のデータは不要となり、Ａ３２に対して書込み始めることができる。これによって、従来、１６ＱＡＭの場合には１２行×１６列の行列を用いているが、読出しを早く始めることによって、データ書込み用レジスタＡ回路２を重複して使用することが可能となり、８行×１６列の行列で実施することができる。
【００２７】
図５は本発明の実施の形態によるインタリーブ処理回路の処理動作を示すタイミングチャートである。この図５を参照して本発明の実施の形態によるインタリーブ処理回路の処理動作について説明する。
【００２８】
１６ＱＡＭの場合、４ビットを１データとした際に、１ＯＦＤＭシンボルでは４８個のデータが処理されるため、書込みに４８クロック必要となるが、読出しの開始タイミングとしてはＡ１５が書込まれた時点で読出し動作を開始することができ、読出しに４８クロックかかったとしても、データＤＴ１６がデュアルポートメモリ９に全て格納される遅延時間としては６４クロックで終了する。
【００２９】
図６は本発明の一実施例による高速無線アクセスシステムに用いられる変調処理回路の構成を示すブロック図である。図６において、本発明の一実施例による変調処理回路はＯＦＤＭ方式のディジタル通信を行う際に用いられ、誤り訂正符号化処理部６１と、インタリーブ処理部６２と、サブキャリア変調処理部６３と、逆高速フーリエ変換処理部６４と、シンボル生成処理部６５とから構成されている。
【００３０】
誤り訂正符号化処理部６１は畳み込み符号化処理を行う。インタリーブ処理部６２は誤り訂正符号化処理部６１からの出力データを時間的に分散して送信することで、バースト性の誤りを回避し、復号特性を向上させる。
【００３１】
サブキャリア変調処理部６３はインタリーブ処理部６２から出力される送信ビット列データをサブキャリア変調方式にしたがってサブキャリアにマッピングするとともに、パイロット信号を付加する。
【００３２】
逆高速フーリエ変換処理部６４はパイロット信号が付加されたサブキャリア変調処理部６３からの出力に対して逆高速フーリエ変換処理を行う。シンボル生成処理部６５は逆高速フーリエ変換処理部６４の出力に対してプリアンブル信号の付加及びガードインターバルの付加の処理を行う。
【００３３】
図７は本発明の一実施例によるインタリーブ処理回路の構成を示すブロック図である。図７においては上記のインタリーブ処理部６２、サブキャリア変調処理部６３、逆高速フーリエ変換処理部６４の詳細な構成を示している。
【００３４】
インタリーブ処理部７１はレジスタ書込み制御部７２と、データ書込み用レジスタＡ回路７３と、データ書込み用レジスタＢ回路７４と、読出しデータ選択部７５と、読出しデータ出力制御部７６とから構成されている。
【００３５】
サブキャリア変調処理部８１はデータ変換部８２と、変換テーブル（ＲＯＭ：リードオンリメモリ）８３と、メモリ書込み制御部８４と、アドレス変換部８５とから構成されている。
【００３６】
逆高速フーリエ変換処理部９１はデータ入力用のデュアルポートメモリ（Ｄｕａｌ  Ｐｏｒｔ  ＲＡＭ）９２と、バタフライ演算部９３と、データ出力用のデュアルポートメモリ（Ｄｕａｌ  Ｐｏｒｔ  ＲＡＭ）９４とから構成されている。
【００３７】
これら図６及び図７を参照して本発明の一実施例による変調処理回路の処理動作について説明する。図６に示す変調処理回路の動作としては誤り訂正符号化処理部６１によってデータＤＴ６１を取込んで畳み込み符号化処理を行い、データＤＴ６２を出力する。
【００３８】
誤り訂正符号化処理部６１から出力されたデータＤＴ６２をインタリーブ処理部６２によって時間的に分散して送信するためのインタリーブ処理を実施し、データＤＴ６３を出力する。その後、サブキャリア変調処理部６３によってインタリーブ処理部６２から出力される送信ビット列データＤＴ６３をサブキャリア変調方式にしたがってサブキャリアにマッピングするとともに、パイロット信号を付加する処理を実行する。
【００３９】
サブキャリア変調処理部６３でサブキャリアにマッピングされて出力されるデータＤＴ６４は逆高速フーリエ変換処理部６４によって周波数系列のデータから時系列のデータにデータ変換され、データＤＴ６５として出力される。変調処理の最後に、逆高速フーリエ変換処理部６４から出力されるデータＤＴ６５に対してはシンボル生成処理部６５によってプリアンブル信号の付加及びガードインターバルの付加の処理が行われ、データＤＴ６６として出力される。
【００４０】
図７に示すインタリーブ処理部７１の動作としては、入力データＤＴ７２をレジスタ書込み制御部７２によって４ビット単位の所定の書込み順序でデータ書込み用レジスタＡ回路７３とデータ書込み用レジスタＢ回路７４とに記憶し、書込み順序とは異なる読出し順序で４ビット単位にデータ選択部７５からデータＤＴ８２が読出される。読出しの出力制御は読出しデータ出力制御部７６からの制御信号ＤＴ７５で制御される。
【００４１】
データ選択部７５から出力されたデータＤＴ８２はサブキャリア変調処理部８１のデータ変換部８２に渡される。データ変換部８２ではデータＤＴ８２を、サブキャリア変調方式にしたがって変換テーブル８３から読出したサブキャリアにマッピングするとともに、パイロット信号を付加する処理が行われる。
【００４２】
その後、データ変換部８２からデータＤＴ９２を出力し、逆高速フーリエ変換処理部９１のデュアルポートメモリ９２の書込みデータとなる。デュアルポートメモリ９２への書込みアドレスはサブキャリア変調処理部８１内のメモリ書込み制御部８４から出力されるアドレスＤＴ８４をアドレス変換部８５によってアドレス変換された所定のアドレスＤＴ８５である。この時のアドレス変換の内容を図２に示す。
【００４３】
デュアルポートメモリ９２に対してデータを書込む場合、０番地からインタリーブ処理後のデータＤＴ９２が格納されるのではなく、図２に示すアドレス変換表にしたがってデータが書込まれていく。データを全て書込んだ場合に、従来のデュアルポートメモリと同じ内容が書込まれたことになる。
【００４４】
本発明の一実施例によるインタリーブ処理回路における書込み方法と読出し方法とについては１６ＱＡＭの場合を想定し、図３及び図４に示す模式図を用いて説明する。
【００４５】
まず、図３にインタリーブ処理における書込み順序を示す。１６ＱＡＭの場合、１ＯＦＤＭシンボルは１９２ビットで構成され、インタリーブ処理としては従来、１２行×１６列の行列を用いて行っていたが、本発明においては８行×１６列の行列を用いて行う。書込み順序としては入力データＤＴ１１が列方向（図３のＷｒｉｔｅ  Ｔの方向）に４ビット単位でＡ０，Ａ１，Ａ２，Ａ３，Ａ４，・・・・・，Ａ３０，Ａ３１の順序で１２８ビットが書込まれ、次の書込み位置としてはＡ０に書込んだ個所にＡ３２を、Ａ１を書込んだ個所にＡ３３と書込み、Ａ１５の個所に最後のＡ４７を書込み、全１９２ビット分が書込まれる。
【００４６】
読出し動作としては、１９２ビット書込み終了を待たず、ある一定のデータの書込み終了後、書込み順序とは異なる読出し順序でデータが読出される。その読出し順序については図４の模式図に示す。読出し動作は４行分（６４ビット）の書込みが終了後、行方向に対して４ビット単位を１データとし、列方向（図４のＲｅａｄ  Ｔの方向）にＢ０，Ｂ３，Ｂ６，Ｂ９，・・・・・，Ｂ４３，Ｂ４６，・・・・・，Ｂ２，Ｂ５，Ｂ８，・・・・・，Ｂ４４，Ｂ４７の順序で１９２ビットが読出される。
【００４７】
この読出し動作方法によってＢ４５を読込んだ時点でデータ書込み用レジスタＡ回路２のデータが不要となり、Ａ３２に対して書込み始めることができる。これによって、従来１６ＱＡＭの場合には１２行×１６列の行列を用いているが、読出しを早く始めることによって、データ書込み用レジスタＡ回路２を重複して使用することが可能となり、８行×１６列の行列で実施することができる。
【００４８】
本発明の一実施例によるインタリーブ処理回路の処理時間については図５に示すタイミングチャートと同様である。１６ＱＡＭの場合、４ビットを１データとした際に１ＯＦＤＭシンボルでは４８個のデータが処理されるため、書込みに４８クロック必要となるが、読出しの開始タイミングとしてはＡ１５が書込まれた時点で読出し動作を開始することができ、読出しに４８クロックかかったとしても、データＤＴ１６がデュアルポートメモリ９に全て格納される遅延時間としては６４クロックで終了する。
【００４９】
このように、インタリーブ処理回路に対しての書込み動作が全て終了する前に、ある一定のデータが書込まれた時点でサブキャリア変調処理部６３，８１に対してのデータ出力を行い、逆高速フーリエ変換処理部６４，９１のメモリに書込む際にインタリーブ処理を実施するため、従来よりも逆高速フーリエ変換処理の処理開始タイミングを早めることができる。
【００５０】
【発明の効果】
以上説明したように本発明によれば、ＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式のディジタル通信を行う際に伝送すべき信号データのビット列の並び替えを行うインタリーブ処理回路において、ビット列を並び替えを行う際に信号データを保持する保持手段に予め設定された一定のデータが書込まれた時点からインタリーブ処理を開始するよう制御することによって、インタリーブ後のデータを使用する場合にインタリーブ処理の開始タイミングを高速化することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態によるインタリーブ処理回路の構成を示すブロック図である。
【図２】本発明の実施の形態で使用するアドレス変換表を示す図である。
【図３】本発明の実施の形態によるインタリーブ処理回路の書込み動作方法を示す模式図である。
【図４】本発明の実施の形態によるインタリーブ処理回路の読出し動作方法を示す模式図である。
【図５】本発明の実施の形態によるインタリーブ処理回路の処理動作を示すタイミングチャートである。
【図６】本発明の一実施例による高速無線アクセスシステムに用いられる変調処理回路の構成を示すブロック図である。
【図７】本発明の一実施例によるインタリーブ処理回路の構成を示すブロック図である。
【図８】従来のインタリーブ処理回路の構成を示すブロック図である。
【図９】従来のインタリーブ処理回路の書込み動作方法を示す模式図である。
【図１０】従来のインタリーブ処理回路の読出し動作方法を示す模式図である。
【図１１】従来のインタリーブ処理回路の動作を示すタイミングチャートである。
【符号の説明】
１，７２  レジスタ書込み制御部
２，７３  データ書込み用レジスタＡ回路
３，７４  データ書込み用レジスタＢ回路
４，７５  読出しデータ選択部
５，７６  読出しデータ出力制御部
６，８２  データ変換部
７，８４  メモリ書込み制御部
８，８５  アドレス変換部
９  デュアルポートメモリ
６１  誤り訂正符号化処理部
６２，７１  インタリーブ処理部
６３，８１  サブキャリア変調処理部
６４，９１  逆高速フーリエ変換処理部
６５  シンボル生成処理部
８３  変換テーブル
９２  データ入力デュアルポートメモリ
９３  バタフライ演算部
９４  データ出力デュアルポートメモリ
【図１】
0004436958.tif 000002
【図２】
0004436958.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004436958.tif 000008
【図８】
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【図９】
0004436958.tif 000010
【図１０】
0004436958.tif 000011
【図１１】
0004436958.tif 000012