(57)【特許請求の範囲】
【請求項１】
半導体基板を選択的にエッチングしてトレンチを形成する段階と、
前記トレンチの一部を埋め込んで前記トレンチの上側側壁部分を露出させる素子分離膜を形成する段階と、
前記露出されるトレンチの上側側壁部分及び前記トレンチに隣接する前記半導体基板の上側表面上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階とを含み、
前記ゲート絶縁膜を形成する段階前に、
前記露出されるトレンチの上側側壁部分の下内側及び前記トレンチに隣接する前記半導体基板の上側表面の下内側にスレショルド電圧調節用不純物層を形成する段階をさらに含み、
前記トレンチを形成する段階は、
前記半導体基板上にパッド酸化膜を形成する段階と、
前記パッド酸化膜上にマスクを形成する段階と、
前記マスクをエッチングマスクとして前記半導体基板をエッチングする段階とを含み、
前記素子分離膜を形成する段階は、前記トレンチを埋め込む埋込み膜を形成する段階と、
前記マスクの上側表面を露出させるように前記埋込み膜を化学機械的研磨（ＣＭＰ）する段階と、
前記マスクにより露出される前記研磨された埋込み膜の表面をエッチングする段階と、
前記マスクを除去する段階と、
前記マスクが除去された結果物の前記埋込み膜をエッチングして前記トレンチの上側側壁を露出させる段階とを含み、
前記ゲート電極は、
前記ゲート絶縁膜を挟んで前記トレンチの上側側壁を覆うと共に、前記素子分離膜上に延びることを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物層を形成する段階は、
斜めのイオン打ち込み方法により、前記トレンチに隣接する前記半導体基板の上側表面の下内側、及び前記露出されるトレンチの上側側壁部分の下内側に不純物を打ち込む段階を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子分離膜と前記トレンチの底面及び側壁面との界面にバッファ層を形成する段階をさらに含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記バッファ層と前記素子分離膜との界面にシリコン窒化膜のライナーを形成する段階をさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記素子分離膜は、
前記半導体基板の上側表面よりも低い表面高さをもって形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項６】
前記トレンチの上側側壁の範囲は、前記トレンチに隣接する前記半導体基板の上側表面の幅に対して少なくとも約１５％であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に、拡張された活性領域の有効幅を具現する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在、半導体チップの小型化及び高集積化が進み、半導体装置、例えば、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）装置の微細化が進むに伴い、セルトランジスター（ｃｅｌｌ Ｔｒ）の電流駆動力を確保する問題が重要になりつつある。
【０００３】
ＤＲＡＭ装置の場合、そのセルトランジスターのスレショルド電圧は、リフレッシュ特性上、微細化に関係せずに約１Ｖ程度に維持されている。ところが、半導体装置の微細化が進むに伴い、セルトランジスターのゲート長（または幅）及び活性領域の幅が共に減るため、セルトランジスターのスレショルド電圧を前記１Ｖに維持するためには、必然的に高いチャネル濃度が必要となる。しかし、このように、チャネル濃度の増加は、接合の電場を大きくすると共に、欠陥濃度を高め、その結果、リフレッシュ特性が悪化する。
【０００４】
また、半導体装置の微細化は浅い接合を必要とするが、これは、ドレインまたはソースの不純物濃度を下げる原因となる。結果的に、低いドレイン／ソース濃度及び高いチャネル濃度は寄生抵抗の急激な増加をもたらし、その結果、セルトランジスターの電流駆動力（またはセルトランジスターの電流）が格段に落ちる。
【０００５】
一方、半導体チップの小型化及び高集積化が進むに伴い、素子分離として浅いトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、以下、ＳＴＩ）が用いられている。ＳＴＩは、パターンの集積度面で有利であり、しかも、素子分離特性に優れているという長所がある。しかし、このようなＳＴＩを採用する場合にも、活性領域の幅が小さいトランジスターであれば、トランジスターのスレショルド電圧が低下するなどの問題が起こると知られている。
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、活性領域の有効幅を拡張させてチャネル幅の増大効果を具現できることから、活性領域の幅が小さいトランジスターの電流駆動力を改善できる半導体装置を提供することである。
【０００７】
本発明が解決しようとする他の技術的課題は、前記半導体装置を製造する方法を提供することである。
【０００８】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の一観点は、半導体基板と、前記半導体基板を選択的にエッチングして形成されたトレンチと、前記トレンチの一部を埋め込んで前記トレンチの上側側壁部分を露出させる素子分離膜と、前記露出されるトレンチの上側側壁部分及び前記トレンチに隣接する前記半導体基板の上側表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む半導体装置を提供する。
【０００９】
この時、前記素子分離膜は、前記半導体基板の上側表面よりも低い表面高さを有する。また、前記素子分離膜は、前記露出されるトレンチの上側側壁及び前記トレンチに隣接する前記半導体基板の上側表面の下内側に形成されるスレショルド電圧調節用不純物層をさらに含む。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記トレンチの上側側壁を覆うと共に、前記素子分離膜上に延びる。
【００１０】
前記技術的課題を達成するために、本発明の他の観点は、半導体基板を選択的にエッチングしてトレンチを形成する。次に、前記トレンチの一部を埋め込んで前記トレンチの上側側壁部分を露出させる素子分離膜を形成する。次に、前記露出されるトレンチの上側側壁部分及び前記トレンチに隣接する前記半導体基板の上側表面上にゲート絶縁膜を形成する。次に、前記ゲート絶縁膜上にゲート電極を形成する。
【００１１】
この時、前記素子分離膜は、前記トレンチを埋め込む埋込み膜を形成し、前記トレンチの上側側壁を露出させるように前記埋込み膜の一部の厚さをエッチングして除去することにより形成する。
【００１２】
また、前記ゲート絶縁膜を形成する段階前に、前記露出されるトレンチの上側側壁部分及び前記トレンチに隣接する前記半導体基板の上側表面の下内側にスレショルド電圧調節用不純物層を形成する。この不純物層は、斜めのイオン打ち込み方法により不純物を打ち込んで形成する。
【００１３】
本発明によれば、活性領域の有効幅を拡張させてチャネル幅の増大効果を具現できることから、活性領域の幅が小さいトランジスターの電流駆動力を改善できる。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照し、本発明の実施形態について詳細に説明する。しかし、本発明の実施形態を各種の形態に変形でき、本発明の範囲が後述する実施形態に限定されることはない。本発明の実施形態は当業界における通常の知識を有した者に本発明をより完全に説明するために提供されるものである。したがって、図中、要素の形状などはより明確な説明のために誇張されている。図中、同一の要素には同一の符号を使用した。また、ある層が他の層または半導体基板の"上"にあると記載されている場合、前記ある層は前記他の層または半導体基板に直接的に接触して存在することもできれば、それらの間に第３の層が介在することもできる。
【００１５】
図１ないし図６は、本発明の第１実施形態による拡張された活性領域の有効幅を有する半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【００１６】
図１は、半導体基板１００上にトレンチ２００を形成する段階を概略的に示したものである。
【００１７】
具体的に、シリコン基板などの半導体基板１００上にパッド酸化膜３１０を形成する。パッド酸化膜３１０は約１００Å程度の厚さに形成でき、公知の半導体工程の熱酸化法により形成できる。
【００１８】
パッド酸化膜３１０を形成した後、半導体基板１００上の所定の領域を覆うマスク４００を形成する。このマスク４００は、パッド酸化膜３１０上にシリコン窒化膜を形成し、フォトリソグラフィ工程などによりパターニングして形成できる。
【００１９】
このマスク４００をマスクとしてマスク４００により露出される半導体基板１００上をエッチングする。このようなエッチングは公知のＳＴＩ工程により行われ、これにより、半導体基板１００にはトレンチ２００が形成される。この時、トレンチ２００は半導体装置により要求される深さが異なるが、約２，５００Å程度の深さに形成できる。
【００２０】
図２は、トレンチ２００を埋め込む埋込み膜５００を形成する段階を概略的に示したものである。
【００２１】
具体的に、トレンチ２００を埋め込む埋込み膜５００を絶縁物質、例えば、シリコン酸化物から形成する。この時、このような埋込み膜５００は、公知のＳＴＩ工程により形成される。埋込み膜５００を形成した後、このような埋込み膜５００をなすシリコン酸化物などを緻密化させる熱工程を行いうる。
【００２２】
このような埋込み膜５００を蒸着した後、これを化学機械的研磨（ＣＭＰ）してマスク４００の上側表面が露出されるように埋込み膜５００を平坦化させる。このような埋込み膜５００は、前記ＣＭＰ後に実質的に前記マスク４００の上側表面４０１と同じ表面高さを有しうる。
【００２３】
埋込み膜５００を薄くして後続工程をサポートするために、ＣＭＰ後に等方性エッチングまたは異方性エッチングを用い、埋込み膜５００を所定の厚さだけエッチングして除去する。例えば、ＣＭＰ後に埋込み膜５００を約１，５００Å程度さらにエッチングして除去する。これにより、埋込み膜５００はマスク４００の上側表面よりも低い上側表面高さにパターニングされる。前記等方性エッチングとしては、公知の酸化物エッチング液を用いるウェットエッチング法を利用でき、異方性エッチングとしては公知のシリコン酸化物に対するドライエッチング法を利用できる。
【００２４】
一方、埋込み膜５００を形成する前に、前記トレンチ２００と埋込み膜５００との界面にバッファ層５１０をさらに形成できる。このバッファ層５１０は、埋込み膜５００のシリコン酸化物と半導体基板１００のシリコンとの間に生じうる応力などを緩和するために導入される。このバッファ層５１０はシリコン酸化膜の形で導入でき、このシリコン酸化膜は酸素ソースを用いた熱酸化膜よりなる。
【００２５】
図３は、マスク４００を除去する段階を概略的に示したものである。
具体的に、前述のように埋込み膜５００をパターニングした後、マスク４００を公知のシリコン窒化膜のストリップ工程、例えば、等方性のウェットエッチング工程により除去する。このようにマスク４００を除去することにより、埋込み膜５００は実質的に半導体基板１００の上側表面と同じ表面高さを有しうる。
【００２６】
図４は、埋込み膜５００をエッチングしてトレンチ２００の上側側壁２０５を露出させる素子分離膜５００'を形成する段階を概略的に示したものである。
【００２７】
具体的に、埋込み膜５００をエッチングして素子分離膜５００'を形成する。この時、エッチングは、酸化物エッチング液を用いるウェットエッチングなどの等方性エッチングにより行われうる。または、エッチングは、半導体基板１００をなすシリコン及び埋込み膜５００をなすシリコン酸化物に対して選択比を有するドライエッチング工程により行われうる。
【００２８】
このように、エッチングは、埋込み膜５００を約５００Å程度さらにエッチングするように行われる。埋込み膜５００は、図３に示したように、実質的に半導体基板１００の表面と同じ表面高さを有していたので、素子分離膜５００'は実質的に半導体基板１００の上側表面１０５よりも約５００Å程度低い表面高さに形成できる。
【００２９】
このように、素子分離膜５００'は、埋込み膜５００がリセスされて形成されるので、素子分離膜５００'はトレンチ２００の上側側壁２０５を露出させるように形成される。この時、トレンチ２００の上側側壁２０５が露出される範囲は、素子分離膜５００'の表面高さにより変わりうる。したがって、埋込み膜５００がエッチングされる度合いによりトレンチ２００の上側側壁２０５の露出範囲が設定できる。
【００３０】
本発明の実施形態では、前記トレンチ２００の上側側壁２０５の範囲が、トレンチ２００に隣接する半導体基板１００の上側表面１０５の幅に対して少なくとも約１５％になりうる。望ましくは、トレンチ２００の上側側壁２０５の範囲は、半導体基板１００の上側表面１０５の幅に対して約３０％〜６０％程度になりうる。一方、素子分離膜５００'が素子分離の機能を果たしうる最小限の厚さに形成される時、前記トレンチ２００の露出される上側側壁２０５の範囲は最大限に大きくなる。すなわち、トレンチ２００の露出される上側側壁２０５の最大範囲は、素子分離特性により限られる範囲まで大きくなる。
【００３１】
一方、前述のように、埋込み膜５００がエッチングされて素子分離膜５００'が形成されるエッチング工程は、バッファ層５１０の露出される部分を共にエッチングして除去できる。
【００３２】
図５は、犠牲酸化膜３５０及びスレショルド電圧調節用不純物層６００を形成する段階を概略的に示したものである。
【００３３】
具体的に、素子分離膜５００'を前述のように形成した後、露出される半導体基板１００の上側表面１０５及びトレンチ２００の上側側壁２０５上に犠牲酸化膜３５０またはイオン打ち込み用パッド酸化膜を形成する。この時、前記犠牲酸化膜３５０を形成する前に、半導体基板１００上を洗浄する工程をさらに行いうる。
【００３４】
犠牲酸化膜３５０を形成した後、素子分離膜５００'により露出される半導体基板１００にイオン打ち込み工程を行い、スレショルド電圧調節用不純物層６００を形成する。この時、前記スレショルド電圧調節用不純物層６００を形成する前に、トランジスター素子などのためにウェルイオン打ち込みまたはフィールドイオン打ち込みを行いうる。このように、ウェルイオン打ち込みまたはフィールドイオン打ち込みは、公知の半導体工程のトランジスター形成工程により行いうる。
【００３５】
一方、通常のＤＲＡＭ工程において、ＮＭＯＳを採用する場合、前記スレショルド電圧調節用不純物層６００はボロンなどのＰ型不純物のドーピングにより形成できる。このように、スレショルド電圧調節用不純物層６００は、素子分離膜５００'により露出される半導体基板１００の上側表面１０５の下内側に形成されるだけではなく、トレンチ２００の上側側壁２０５の表面の下内側に延びて形成される。
【００３６】
このように、スレショルド電圧調節用不純物層６００は、前述のように、ボロンなどの不純物がドーピングされて形成されるので、このドーピングされたボロンは後続する熱工程により半導体基板１００上に後続して導入される絶縁膜（図示せず）などにより析出できる。このようなボロンの析出などにより、トレンチ２００の側壁部分におけるスレショルド電圧調節用不純物層６００部分のボロン濃度が下がりうる。
【００３７】
これを防止するために、前述のようにスレショルド電圧調節用不純物層６００を形成するイオン打ち込み工程は、斜めのイオン打ち込みにより行われることが望ましい。この時、斜めのイオン打ち込み時の傾斜角度は各種に設定でき、対称方式または回転打ち込み方式などを用いうる。このように、斜めのイオン打ち込みにより、斜めのイオン打ち込みを導入していない場合に比べて実質的にトレンチ２００の上側側壁２０５部分にボロン濃度を高めることができる。
【００３８】
このように、斜めのイオン打ち込み方式により形成されるスレショルド電圧調節用不純物層６００は、実質的に半導体基板１００の上側表面１０５の下内側に所定の深さで形成され、この不純物層６００がトレンチ２００の露出される上側側壁２０５の表面の下内側に所定の深さに延びて形成される。
【００３９】
図６は、半導体基板１００上にゲート絶縁膜７００及びゲート電極８００を形成する段階を概略的に示したものである。
【００４０】
具体的に、犠牲酸化膜３５０またはイオン打ち込み用パッド酸化膜をウェットエッチングなどの等方性エッチングにより除去した後、ゲート絶縁膜７００を公知のゲート酸化膜から形成する。この時、前記ゲート絶縁膜７００は、約５０Å程度の厚さに形成できる。ゲート絶縁膜７００は素子分離膜５００'により露出される半導体基板１００の表面に成長するので、半導体基板１００の上側表面１０５だけではなく、露出されるトレンチ２００の上側側壁２０５の表面にも成長する。
【００４１】
次に、ゲート絶縁膜７００上に導電物を蒸着してトランジスターのゲート電極８００を形成する。このゲート電極８００は、図６に示されたように、半導体基板１００の上側表面１０５上だけではなく、トレンチ２００の上側側壁２０５上でもゲート絶縁膜７００を挟んで形成される。
【００４２】
したがって、ゲート電極８００の下方でトランジスターのチャネルとして作用できる活性領域の有効幅が実質的に広がり、その結果、活性領域の有効面積の増大を実現できる。すなわち、活性領域の有効幅が半導体基板１００の上側表面１０５を含んでトレンチ２００の上側側壁２０５まで延びうる。
【００４３】
ゲート電極８００を形成した後、公知のトランジスター工程を用いてドレイン及びソース領域を備えることにより、トランジスター素子を形成できる。このように形成されるトランジスターは、前述のように活性領域の有効幅が広がっているので、結局、トランジスターの幅（実質的にチャネルの幅）が広がったような効果を奏することができる。
【００４４】
セルトランジスターの電流駆動力は、通常、実質的にチャネルの長さに反比例し、ゲート電極８００の幅（実質的にチャネルの幅）に比例すると知られているので、広がったトランジスターの幅だけ電流駆動力の増大を図ることができる。すなわち、デザインルールの減少にも拘わらず、活性領域の有効幅または有効面積を確保できるので、セルトランジスターの電流駆動力を確保できる。
【００４５】
例えば、フォトリソグラフィ工程などにより限定された半導体基板１００の上側表面１０５が１，０００Åの幅を有するとし、素子分離膜５００'のリセスされた深さまたは露出されるトレンチ２００の上側側壁の幅が５００Åであるとすれば、実質的にゲート電極８００が作用する活性領域の有効幅は２，０００Åになる。すなわち、デザインルールに対して活性領域の有効幅を２倍確保する効果が得られる。
【００４６】
前述のように、活性領域の有効幅を確保できるので、デザインルールの減少によるスレショルド電圧の確保のためにチャネル濃度を極めて高める方法を導入せずともよい。これにより、チャネル濃度の増加による接合の電場の増加または欠陥密度の増加を防止でき、その結果、ＤＲＡＭのリフレッシュ特性を改善できる。
【００４７】
図７及び図８は、本発明の第２実施形態による拡張された活性領域の有効幅を有する半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【００４８】
本発明の第２実施形態では、トレンチ２００を埋め込む埋込み膜５００を形成する前に、バッファ層５１０との界面にシリコン窒化膜のライナー５５０を導入する点が第１実施形態と異なる。第２実施形態において、第１実施形態と同一の参照符号は同一の要素を意味する。
【００４９】
図７は、バッファ層５１０上にライナー５５０を形成する段階を概略的に示したものである。
【００５０】
具体的に、トレンチ２００をマスク４００を用いる選択的エッチングで形成し、バッファ層５１０を形成した後、バッファ層５１０上にシリコン窒化膜のライナー５５０を形成する。このように、シリコン窒化膜のライナー５５０は、後続する熱酸化工程やアニーリング工程などで埋込み膜５００により生じる応力などを緩和して、半導体基板１００に生じうるピットなどの欠陥の生成を抑える上で有効である。
【００５１】
図８は、ライナー５５０上に素子分離膜５００'及びゲート電極８００を順次に形成する段階を示したものである。
【００５２】
具体的に、シリコン窒化膜のライナー５５０上に埋込み膜５００を形成し、かつエッチングして素子分離膜５５０'を形成した後、ゲート絶縁膜７００及びゲート電極８００を形成する。このように、本発明の第２実施形態では、第１実施形態でのような効果を具現でき、前述のように、埋込み膜５００、実質的には素子分離膜５００'が後続する工程に影響されて欠陥などを生じることをより防止できる効果を具現できる。
【００５３】
【発明の効果】
以上述べたように、本発明によれば、半導体基板の上側表面だけではなく、トレンチの上側側壁部分をチャネルとして利用できるので、活性領域の有効幅を増大できる。
【００５４】
以上、本発明を具体的な実施形態を通じて詳細に説明したが、本発明はこれに限定されることなく、本発明の技術的な思想内であれば、当分野における通常の知識を有した者によってその変形や改良が可能であるということは言うまでもない。
【図面の簡単な説明】
【図１】  本発明の第１実施形態による半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【図２】  本発明の第１実施形態による半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【図３】  本発明の第１実施形態による半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【図４】  本発明の第１実施形態による半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【図５】  本発明の第１実施形態による半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【図６】  本発明の第１実施形態による半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【図７】  本発明の第２実施形態による半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【図８】  本発明の第２実施形態による半導体装置及びその製造方法を説明するために概略的に示した断面図である。
【符号の説明】
１００  半導体基板
１０５  半導体基板の上側表面
２００  トレンチ
２０５  トレンチの上側側壁
３１０  パッド酸化膜
４００  マスク
５００  埋込み膜
５００’  素子分離膜
５１０  バッファ層
５５０  ライナー
７００  ゲート絶縁膜
８００  ゲート電極
【図１】
0004422373.tif 000002
【図２】
0004422373.tif 000003
【図３】
0004422373.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004422373.tif 000009