(57)【特許請求の範囲】
【請求項１】
所定の基板上に配列された複数の被駆動回路に対応して形成された複数の駆動回路を備え、
前記複数の駆動回路は、それぞれ、
前記被駆動回路を駆動する駆動制御部と、
前記被駆動回路の温度に応じた基準電圧を発生させる基準電圧発生部と、
前記基準電圧発生部から供給された前記基準電圧に基づいて前記被駆動回路を駆動させる為の制御電圧を発生させて前記駆動制御部に供給する制御電圧発生部と、
前記制御電圧発生部と前記基準電圧発生部との間に形成されたスイッチ素子と、
入力された制御信号に基づき前記スイッチ素子を駆動するスイッチ制御部とを備え、
前記制御電圧発生部は、前記スイッチ素子を介して他の前記駆動回路が備える前記基準電圧発生部と接続されたこと
を特徴とする駆動装置。
【請求項２】
前記基板上に形成され前記複数の駆動回路が備える前記基準電圧発生部と外部電源とを接続するコネクタ部と、
前記複数の駆動回路のうち前記コネクタ部と最も近接して前記基板上に配置された駆動回路と接続されたノイズ電圧抑制部とを備えること
を特徴とする請求項１記載の駆動装置。
【請求項３】
前記基板は略長方形に形成されており、
前記複数の駆動回路は、前記基板の長手方向に沿って配列され、
前記コネクタ部は、前記配列された複数の駆動回路により形成されるアレイの一方の端部近傍に形成され、
前記ノイズ電圧抑制部は、前記アレイの一方の端部に配置された前記駆動回路と接続されたこと
を特徴とする請求項２記載の駆動装置。
【請求項４】
前記制御電圧発生部と前記基準電圧発生部との間が非導通状態にあるときに前記基準電圧発生部における消費電力を低下させる消費電力低減部を備えること
を特徴とする請求項１乃至請求項３の何れかの項記載の駆動装置。
【請求項５】
ノイズ電圧が発生していないタイミングで前記基準電圧発生部において発生した基準電圧を保持する基準電圧保持部を備え、
前記制御電圧発生部は、前記基準電圧保持部に保持された前記基準電圧に基づいて前記制御電圧を発生させること
を特徴とする請求項１乃至請求項４の何れかの項記載の駆動装置。
【請求項６】
前記駆動回路は、ノイズ電圧が発生していないタイミングで前記基準電圧発生部において発生した基準電圧を保持する基準電圧保持部を備え、
前記制御電圧発生部は、前記基準電圧保持部に保持された前記基準電圧に基づいて前記制御電圧を発生させること
を特徴とする請求項１乃至請求項４の何れかの項記載の駆動装置。
【請求項７】
被駆動素子を駆動する駆動制御部と、
前記駆動制御部に前記被駆動素子を駆動すべき旨又は停止すべき旨の指令を供給する駆動指令供給部と、
前記被駆動素子の温度に応じた基準電圧を発生させる基準電圧発生部と、
前記基準電圧発生部から供給された前記基準電圧又は外部から供給された基準電圧に基づいて前記被駆動素子を駆動させる為の制御電圧を発生させて前記素子駆動部に供給する制御電圧発生部と、
前記制御電圧発生部と前記基準電圧発生部との間に形成されたスイッチ素子と、
入力された制御信号に基づき前記スイッチ素子を駆動するスイッチ制御部とを備え、
前記制御電圧発生部は、前記スイッチ素子を介して前記外部から供給された基準電圧の供給元と接続されたこと
を特徴とする駆動回路。
【請求項８】
所定の基板上に配列された複数のＬＥＤアレイに対応して形成された複数の駆動回路を備え、
前記複数の駆動回路は、それぞれ、
前記ＬＥＤアレイを駆動する駆動制御部と、
前記ＬＥＤアレイの温度に応じた基準電圧を発生させる基準電圧発生部と、
前記基準電圧発生部から供給された前記基準電圧で発生した基準電圧に基づいて前記ＬＥＤアレイを駆動させる為の制御電圧を発生させて前記駆動制御部に供給する制御電圧発生部と、
前記制御電圧発生部と前記基準電圧発生部との間に形成されたスイッチ素子と、
入力された制御信号に基づき前記スイッチ素子を駆動するスイッチ制御部とを備え、
前記制御電圧発生部は、前記スイッチ素子を介して他の前記駆動回路が備える前記基準電圧発生部と接続されたこと
を特徴とするＬＥＤヘッド。
【請求項９】
所定の基板上に配列された複数のＬＥＤアレイに対応して形成された複数の駆動回路を有するＬＥＤヘッドと、
前記駆動回路に印刷データ信号を入力する印刷制御部とを備え、
前記複数の駆動回路は、それぞれ、
前記ＬＥＤアレイを駆動する駆動制御部と、
前記ＬＥＤアレイの温度に応じた基準電圧を発生させる基準電圧発生部と、
前記基準電圧発生部から供給された前記基準電圧で発生した基準電圧に基づいて前記ＬＥＤアレイを駆動させる為の制御電圧を発生させて前記駆動制御部に供給する制御電圧発生部と、
前記制御電圧発生部と前記基準電圧発生部との間に形成されたスイッチ素子と、
前記制御電圧発生部と前記基準電圧発生部とを導通させる制御信号に基づき前記スイッチ素子を駆動するスイッチ制御部とを備え、
前記制御電圧発生部は、前記スイッチ素子を介して他の前記駆動回路が備える前記基準電圧発生部と接続され、
前記印刷制御部は、前記複数の駆動回路の少なくとも１つの駆動回路の前記スイッチ制御部に対して前記制御信号を入力すること
を特徴とする画像形成装置。
【請求項１０】
前記ＬＥＤヘッドは、
前記基板上に形成され前記複数の駆動回路が備える前記基準電圧発生部と外部電源とを接続するコネクタ部と、
前記複数の駆動回路のうち前記コネクタ部と最も近接して前記基板上に配置された駆動回路と接続されたノイズ電圧抑制部とを備え
前記印刷制御部は、前記ノイズ電圧制御部と接続された前記駆動回路の前記スイッチ制御部に対して前記制御信号を入力すること
を特徴とする請求項９記載の画像形成装置。
【請求項１１】
前記制御信号は、前記ＬＥＤアレイを構成するＬＥＤ素子の光量を補正する補正データ信号のデータ列に割り当てられたこと
を特徴とする請求項９記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動装置、駆動回路、ＬＥＤヘッド及び画像形成装置に関する。
【背景技術】
【０００２】
従来から、例えばＬＥＤアレイ等の被駆動素子を駆動させる駆動装置にかかる技術としては、特許文献１に記載された技術が知られている。
【０００３】
【特許文献１】特開平１０−３３２４９４公報
【０００４】
具体的には、この特許文献１には、温度補償回路を有する駆動回路に、それぞれデカップリングコンデンサを接続することでノイズ電圧を低減させた駆動装置が記載されている。具体的には、温度補償回路は、サイズの異なる２個のバイポーラトランジスタのベース・エミッタ間電圧を用いて温度検出を行う。そして、２個のバイポーラトランジスタのベース・エミッタ間の電圧の差は、熱電圧ＶＴに比例することを利用して基準電圧を算出する。そして、算出された基準電圧を被駆動素子に供給することで、被駆動素子を駆動させることとしている。このとき熱電圧ＶＴは、室温時には約２６ｍＶと極めて微小な信号レベルであるから、駆動回路内で生じる僅かなノイズ電圧による影響を排除する為に、駆動装置は、各駆動回路に対応させてデカップリングコンデンサを接続することで、かかるノイズ電圧による影響を低減させることとしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の温度補償回路を有する駆動回路を用いた場合、被駆動素子を駆動させる際に使用される基準電圧は、それぞれの被駆動素子に対応させて算出されることとなる。すなわち、従来用いられていた技術では、駆動回路毎に温度補償処理を行うこととしていたことに起因して、全ての駆動回路に対応させてデカップリングコンデンサを接続する必要があった。例えばＬＥＤヘッドを例に挙げると、図２６に示す様に、従来用いられていたＬＥＤヘッド６０１は、所定の基板上に配列された被駆動素子としての２６個のＬＥＤアレイチップを組み合わせて構成されるＬＥＤアレイと、ＬＥＤアレイチップに対応して配列された駆動回路ＩＣ１，ＩＣ２，・・・，ＩＣ２６とを備える。また、ＬＥＤヘッド６０１は、各駆動回路ＩＣ１，ＩＣ２，・・・，ＩＣ２６に対応させて、デカップリングコンデンサ６０５，６０７，・・・，６５７を備える。そして各デカップリングコンデンサ６０５，６０７，・・・，６５７は、自身と近接して配置された各駆動回路ＩＣ１，ＩＣ２，・・・，ＩＣ２６に接続され、それぞれの温度補償回路において生じるノイズ電圧を除去する。
【０００６】
そしてこの様な構成の駆動装置を用いた場合、複数のデカップリングコンデンサを用いる必要があり、駆動装置のコストが著しく増大してしまうという問題があった。また、同図に示す様に、略長方形状に形成された基板は、短手方向にＬ２の長さを有するが、デカップリングコンデンサを駆動回路ＩＣ１，ＩＣ２，・・・，ＩＣ２６に近接させてデカップリングコンデンサを配置すると、基板の短手方向の長さＬ２を一定の長さ以上とする必要が生じる。そして、これに起因して駆動装置全体が大型化し、駆動装置の小型化を図ることが困難であった。
【０００７】
そこで本発明はこの様な実情に鑑みてなされたものであり、駆動装置内で生じるノイズ電圧を抑制した上で、駆動装置全体を小型化し、且つ、生産コストを低下させることが可能な駆動装置、駆動回路、ＬＥＤヘッド、及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決する為に、本発明にかかる駆動装置は、所定の基板上に配列された複数の被駆動回路に対応して形成された複数の駆動回路を備え、前記複数の駆動回路は、それぞれ、前記被駆動回路を駆動する駆動制御部と、前記被駆動回路の温度に応じた基準電圧を発生させる基準電圧発生部と、前記基準電圧発生部から供給された前記基準電圧に基づいて前記被駆動回路を駆動させる為の制御電圧を発生させて前記駆動制御部に供給する制御電圧発生部と、前記制御電圧発生部と前記基準電圧発生部との間に形成されたスイッチ素子と、入力された制御信号に基づき前記スイッチ素子を駆動するスイッチ制御部とを備え、前記制御電圧発生部は、前記スイッチ素子を介して他の前記駆動回路が備える前記基準電圧発生部と接続されたことを特徴とする。
【０００９】
この構成によれば、スイッチ素子に制御信号を入力することにより、複数の駆動回路に備えられた基準電圧発生部のうち、各駆動回路に供給する基準電圧を発生させる基準電圧発生部を選択することができる。すなわち駆動装置は、特定の駆動回路内で発生させた基準電圧を、他の駆動回路に供給することができる。そして、該選択した基準電圧発生部にノイズ抑制処理を施すことで、被駆動回路についてもノイズ電圧が発生することを抑制することができる。
【００１０】
また、上記課題を解決する為に、本発明にかかる駆動回路は、被駆動素子を駆動する駆動制御部と、前記被駆動素子の温度に応じた基準電圧を発生させる基準電圧発生部と、前記基準電圧発生部から供給された前記基準電圧又は外部から供給された基準電圧に基づいて前記被駆動素子を駆動させる為の制御電圧を発生させて前記素子駆動部に供給する制御電圧発生部と、前記制御電圧発生部と前記基準電圧発生部との間に形成されたスイッチ素子と、入力された制御信号に基づき前記スイッチ素子を駆動するスイッチ制御部とを備え、前記制御電圧発生部は、前記スイッチ素子を介して前記外部から供給された基準電圧の供給元と接続されたことを特徴としている。
【００１１】
この構成によれば、スイッチ素子を駆動することによって制御電圧発生部に入力される基準電圧の供給元を、基準電圧発生部又は外部における基準電圧の供給元の何れかとすることができる。そして、基準電圧発生部又は外部における基準電圧の供給元とノイズ抑制処理を施すことで、被駆動素子についてもノイズ電圧が発生することを抑制することができる。
【発明の効果】
【００１２】
この様に、本発明によれば、駆動装置内で生じるノイズ電圧を抑制した上で、駆動装置全体を小型化し、且つ、生産コストを低下させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
【００１４】
第１の実施の形態にかかるプリンタの駆動装置としてのＬＥＤヘッドは、複数の駆動回路が備える、温度補償回路として機能する基準電圧発生部同士を接続して構成される。そして複数の駆動回路のうち、少なくとも１個の駆動回路をデカップリングコンデンサと接続し、該デカップリングコンデンサが接続された駆動回路において発生した基準電圧を他の駆動回路に供給する。そして他の駆動回路は、供給された基準電圧を用いてＬＥＤ素子を駆動する。
【００１５】
以下、この様なプリンタの具体的な構成について詳細な説明を行う。
【００１６】
図１に示す様に、プリンタ１は、プリンタ１全体のシーケンス制御を行う印刷制御部３を備える。印刷制御部３は、図示せぬ上位コントローラから送信された制御信号ＳＧ１、及びドットマップデータを一次元的に配列して構成されるビデオ信号ＳＧ２に基づいてプリンタ１の動作を制御する。具体的には、印刷制御部３に制御信号ＳＧ１が入力されると印刷制御部３は、定着器温度センサ５の検出結果に基づいて定着器７が使用可能な温度範囲内にあるか否かを判断する。そして、定着器７の表面温度が定着可能温度に達していない場合には、印刷制御部３は、定着器７に内蔵されたヒータ９に通電して定着器７を加熱する。そして定着器７が定着可能温度に到達した後、印刷制御部３は、現像ドライバ１１を介して現像／転写プロセス用モータ１３を駆動させて図示せぬ現像ローラ等の駆動を開始させる。またこれと同時に印刷制御部３は、図示せぬ帯電ローラ及び感光体ドラムを帯電させる帯電用高圧電源１５に対してチャージ信号ＳＧＣを供給する。これにより帯電用高圧電源１５は、高圧電源を発生させて現像器１７を帯電させる。
【００１７】
また、印刷制御部３は、用紙残量センサ１９及び用紙サイズセンサ２１を用いて図示せぬスタッカ内の用紙の残量及びサイズを検出し、入力された印刷データに対応する用紙を選択する。そして、印刷制御部３は、搬送ドライバ２３を介して用紙送りモータ２５を駆動させ、選択した用紙の搬送を開始する。そして印刷制御部３は、用紙搬送経路に形成された用紙吸入口センサ２７及び用紙排出口センサ２９の検出結果に基づいて用紙の搬送状態を監視する。
【００１８】
また、印刷制御部３は、用紙が印刷可能な位置に到達した時点で、上位コントローラに対して主走査同期信号及び副走査同期信号からなるタイミング信号ＳＧ３を送信する。これに応じて上位コントローラは、印刷制御部３に対してビデオ信号ＳＧ２を入力する。そして印刷制御部３は、入力されたビデオ信号ＳＧ２を、４ビット幅の印刷データ信号ＨＤ−ＤＡＴＡ３〜０として、駆動装置としてのＬＥＤヘッド３１に入力する。また印刷制御部３は、印刷データ信号ＨＤ−ＤＡＴＡ３〜０の他に、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、小振幅差動信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−Ｎ、ラッチ信号ＨＤ−ＬＯＡＤ、及びストローブ信号ＨＤ−ＳＴＢ−ＮをＬＥＤヘッド３１に順次入力し、ＬＥＤヘッド３１の駆動を制御する。具体的には印刷制御部３は、印刷ライン毎の印刷データ信号ＨＤ−ＤＡＴＡ３〜０をＬＥＤヘッド３１に入力する。そしてＬＥＤヘッド３１に印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力されるとＬＥＤヘッド３１は、入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜０に応じてＬＥＤアレイを駆動させる。そしてＬＥＤアレイの光が、マイナス電位に帯電した感光体ドラムに照射されると該当部分の電位が上昇し、ドットとして潜像化される。そしてプリンタ１は、潜像化されたドット上にトナーを付着させることで感光体ドラムの表面にトナー像を形成する。その後印刷制御部３は、転写用高圧電源３３に対して転写信号ＳＧ４を入力することで転写器３５をプラス電位に帯電させる。そして印刷制御部３は、搬送された用紙を転写器３５及び感光体ドラムの間を通過させることで用紙上にトナー像を転写させる。そしてトナー像が転写された用紙は、定着器７まで搬送され、定着器７は用紙上に転写されたトナー像を用紙に定着させる。そしてプリンタ１は、この様な動作を繰り返し行うことで用紙上に画像を印刷する。
【００１９】
以下、ＬＥＤヘッド３１の構成について、図２を参照しながら詳細な説明を行う。尚、以下では説明の便宜上、プリンタ１はＡ４サイズの用紙に対して６００ｄｐｉ（Dot Per Inch）の解像度で印刷するものとして詳細な説明を行う。
【００２０】
ＬＥＤヘッド３１は、１９２個のＬＥＤ素子からなるＬＥＤアレイＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６を２６個配列して構成される。そしてＬＥＤヘッド３１は、ＬＥＤアレイＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６を構成するＬＥＤ素子のうち、データシフト方向から奇数番目に配列されたＬＥＤ素子のカソード端子同士を接続し、さらに偶数番目に配列されたＬＥＤ素子のカソード端子同士を接続して構成される。そしてＬＥＤヘッド３１は、奇数番目のＬＥＤ素子のカソード端子と接続されたパワーＭＯＳトランジスタ５１、及び偶数番目のＬＥＤ素子のカソード端子と接続されたパワーＭＯＳトランジスタ５３を相互に駆動することで、奇数番目のＬＥＤ素子と偶数番目のＬＥＤ素子とを時分割駆動させる。
【００２１】
また、各ＬＥＤアレイＣＨＰ１，ＣＨＰ２，・・・ＣＨＰ２６は、各ＬＥＤアレイＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６に対応して配列された２６個の駆動回路としてのドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６から入力された駆動信号に基づいて駆動する。ドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６は、印刷制御部３から入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜０等に基づいて、自身に対応するＬＥＤアレイＣＨＰ１，ＣＨＰ２，・・・ＣＨＰ２６に駆動信号を入力してＬＥＤ素子を駆動させる。そしてこの様なドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６は、略同一の回路により構成され、隣接するドライバＩＣとカスケード接続して構成される。また、配列された２６個のドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６のうち、上流側に位置するドライバＩＣ１及びドライバＩＣ２は、それぞれパワーＭＯＳトランジスタ５１，５３のゲート端子と接続されたＫＤＲＶ端子を備える。そしてドライバＩＣ１及びドライバＩＣ２は、後述する方法によりＫＤＲＶ端子からゲート端子信号ＥＶＥＮ，ＯＤＤを出力してパワーＭＯＳトランジスタ５１，５３を駆動させ、コモンカソード接続されたＬＥＤ素子を時分割駆動させる。以下、ドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６の構成について詳細な説明を行うが、説明の便宜上「ドライバＩＣ」と総称して詳細な説明を行う。
【００２２】
ドライバＩＣは、図３に示す様に、フリップフロップ回路によって構成されるシフトレジスタと、ラッチ回路によって構成されるラッチ回路と、メモリセル回路ＭＥＭ２と、マルチプレクサ回路ＭＵＸ２と、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２の駆動回路ＤＲＶとを接続して構成される。
【００２３】
シフトレジスタは、入力端子ＤＡＴＡＩ３〜０を介して入力された印刷データ信号ＤＡＴＡ３〜０を段階的にシフトさせる。そしてこの様なシフトレジスタは、印刷データ信号ＨＤ−ＤＡＴＡ０が入力されるフリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２５と、印刷データ信号ＨＤ−ＤＡＴＡ１が入力されるフリップフロップ回路ＦＦＢ１，ＦＦＢ２，・・・，ＦＦＢ２５と、印刷データ信号ＨＤ−ＤＡＴＡ２が入力されるフリップフロップ回路ＦＦＣ１，ＦＦＣ２，・・・，ＦＦＣ２５と、印刷データ信号ＨＤ−ＤＡＴＡ３が入力されるフリップフロップ回路ＦＦＤ１，ＦＦＤ２，・・・，ＦＦＤ２５とを備える。そしてこの様なシフトレジスタを構成するフリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２５のうち、最初の段に形成されたフリップフロップ回路ＦＦＡ１の入力端子Ｄには、ディレイ回路６１を介して印刷データ信号ＨＤ−ＤＡＴＡ０が入力される。そして、フリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２５のうち、最後の段に形成されたフリップフロップ回路ＦＦＡ２５の出力端子Ｑは、セレクタ回路６３の入力端子Ｂ０と接続される。さらにフリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２５のうち、最後の段の一段手前にあるフリップフロップ回路ＦＦＡ２４の出力端子Ｑは、次段のフリップフロップ回路ＦＦＡ２５の入力端子Ｄと接続されると共に、セレクタ回路６３の入力端子Ａ０と接続される。そして他のフリップフロップ回路ＦＦＢ１，ＦＦＢ２，・・・，ＦＦＢ２５、フリップフロップ回路ＦＦＣ１，ＦＦＣ２，・・・，ＦＦＣ２５、及びフリップフロップ回路ＦＦＤ１，ＦＦＤ２，・・・，ＦＦＤ２５についても同様の構成により、ディレイ回路６５，６７，６９、及びセレクタ回路６３の入力端子Ｂ１，Ｂ２，Ｂ３，Ａ１，Ａ２，Ａ３と接続される。またセレクタ回路６３の出力端子Ｙ０，Ｙ１，Ｙ２，Ｙ３は、バッファ７１，７３，７５，７７を介して隣接するドライバＩＣの一段目のフリップフロップ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１に入力される。そしてこの様なシフトレジスタでは、セレクタ回路６３から隣接するドライバＩＣに出力される信号を切り替えることにより、シフト段数を２４段又は２５段に切り替えることができる。また、ＬＥＤヘッド３１は、この様なシフトレジスタを有するドライバＩＣを２６個備える為、ＬＥＤヘッド３１全体では、２４×２６段又は２５×２６段のシフトレジスタ回路を構成する。
【００２４】
また、ドライバＩＣは、フリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２５、フリップフロップ回路ＦＦＢ１，ＦＦＢ２，・・・，ＦＦＢ２５、フリップフロップ回路ＦＦＣ１，ＦＦＣ２，・・・，ＦＦＣ２５、及びフリップフロップ回路ＦＦＤ１，ＦＦＤ２，・・・，ＦＦＤ２５に入力するクロック信号を生成する入力回路７９を備える。入力回路７９は、印刷制御部３から入力された小振幅差動信号ＨＤ−ＣＬＫ−Ｐ，ＨＤ−ＣＬＫ−ＮをドライバＩＣ内部で使用される理論振幅に変換する。そして、入力回路７９の出力結果は、バッファ８１を介してフリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２５、フリップフロップ回路ＦＦＢ１，ＦＦＢ２，・・・，ＦＦＢ２５、フリップフロップ回路ＦＦＣ１，ＦＦＣ２，・・・，ＦＦＣ２５、及びフリップフロップ回路ＦＦＤ１，ＦＦＤ２，・・・，ＦＦＤ２５に入力される。そしてこのときフリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２５、フリップフロップ回路ＦＦＢ１，ＦＦＢ２，・・・，ＦＦＢ２５、フリップフロップ回路ＦＦＣ１，ＦＦＣ２，・・・，ＦＦＣ２５、及びフリップフロップ回路ＦＦＤ１，ＦＦＤ２，・・・，ＦＦＤ２５に入力されるクロック信号には、入力回路７９及びバッファ８１によって印刷データ信号ＨＤ−ＤＡＴＡ３〜０に対する遅延が生じるが、印刷データ信号ＨＤ−ＤＡＴＡ３〜０の経路上にディレイ回路６１，６５，６７，６９を配置することによってかかる信号遅延による影響を軽減させる。
【００２５】
また、ドライバＩＣは、フリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２３，ＦＦＡ２５に格納された印刷データ信号ＨＤ−ＤＡＴＡ０をラッチするラッチ回路ＬＴＡ１，ＬＴＡ２，・・・，ＬＴＡ２４と、フリップフロップ回路ＦＦＢ１，ＦＦＢ２，・・・，ＦＦＢ２３，ＦＦＢ２５に格納された印刷データ信号ＨＤ−ＤＡＴＡ１をラッチするラッチ回路ＬＴＢ１，ＬＴＢ２，・・・，ＬＴＢ２４と、フリップフロップ回路ＦＦＣ１，ＦＦＣ２，・・・，ＦＦＣ２３，ＦＦＣ２５に格納された印刷データ信号ＨＤ−ＤＡＴＡ２をラッチするラッチ回路ＬＴＣ１，ＬＴＣ２，・・・，ＬＴＣ２４と、フリップフロップ回路ＦＦＤ１，ＦＦＤ２，・・・，ＦＦＤ２３，ＦＦＤ２５に格納された印刷データ信号ＨＤ−ＤＡＴＡ３をラッチするラッチ回路ＬＴＤ１，ＬＴＤ２，・・・，ＬＴＤ２４とを備える。ラッチ回路ＬＴＡ１，ＬＴＡ２，・・・，ＬＴＡ２４は、それぞれ対応するフリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２３，ＦＦＡ２５の出力端子Ｑと接続され、印刷制御部３から入力されたラッチ信号ＨＤ−ＬＯＡＤに基づいて印刷データ信号ＨＤ−ＤＡＴＡ０をラッチする。また、ラッチ回路ＬＴＢ１，ＬＴＢ２，・・・，ＬＴＢ２４、ラッチ回路ＬＴＣ１，ＬＴＣ２，・・・，ＬＴＣ２４、及びラッチ回路ＬＴＤ１，ＬＴＤ２，・・・，ＬＴＤ２４についても同様に、対応するフリップフロップ回路ＦＦＢ１，ＦＦＢ２，・・・，ＦＦＢ２３，ＦＦＢ２５、フリップフロップ回路ＦＦＣ１，ＦＦＣ２，・・・，ＦＦＣ２３，ＦＦＣ２５、及びフリップフロップ回路ＦＦＤ１，ＦＦＤ２，・・・，ＦＦＤ２３，ＦＦＤ２５に保持された印刷データ信号ＨＤ−ＤＡＴＡ３〜１をラッチする。
【００２６】
また、ドライバＩＣは、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２の光量を補正する為のドット補正データを格納するメモリセル回路ＭＥＭ２を備える。そしてＬＥＤヘッド３１は、各ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２に対応させて９６個のメモリセル回路ＭＥＭ２を備える。そしてＬＥＤヘッド３１は、メモリセル回路ＭＥＭ２に格納された光量の補正データに基づいて、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２に供給する駆動電流を１６段階に調整することで光量補正を行う。以下、メモリセル回路ＭＥＭ２の具体的な構成について詳細な説明を行う。
【００２７】
図４に示す様に、メモリセル回路ＭＥＭ２は、奇数番目のドットの補正データを格納するメモリセル回路９１と、偶数番目のドットの補正データを格納するメモリセル回路９３とを備える。そして奇数番目のドットの補正データを格納するメモリセル回路９１、及びそれに隣接する偶数番目のドットの補正データを格納するメモリセル回路９３は、それぞれバッファ回路９５の出力端子と、バッファ回路９５の出力信号と相補関係にあるデータ信号を発生させるインバータ９７とに接続される。バッファ回路９５の入力端子Ｄは、対応するフリップフロップ回路の出力端子と接続される。そしてメモリセル回路９１は、直列に接続されたＮ型ＭＯＳトランジスタ９９，１０１と、Ｎ型ＭＯＳトランジスタ１０３，１０５との間に、補正メモリセルを構成するインバータ１０７，１０９を接続して構成される。さらにメモリセル回路９１は、これらＮ型ＭＯＳトランジスタ９９，１０１，１０３，１０５及びインバータ１０７，１０９により構成されるメモリ回路を、各補正データに対応させて４個配列して構成される。そして、メモリセル回路９１では、Ｎ型ＭＯＳトランジスタ９９，１０１，１０３，１０５及びインバータ１０７，１０９により構成されるメモリ回路によって補正データＯＤＤ０を格納する。また、メモリセル回路９１では、Ｎ型ＭＯＳトランジスタ１１１，１１３，１１５，１１７及びインバータ１１９，１２１により構成されるメモリ回路によって補正データＯＤＤ１を格納し、Ｎ型ＭＯＳトランジスタ１２３，１２５，１２７，１２９及びインバータ１３１，１３３により構成されるメモリ回路によって補正データＯＤＤ２を格納し、Ｎ型ＭＯＳトランジスタ１３５，１３７，１３９，１４１及びインバータ１４３，１４５により構成されるメモリ回路によって補正データＯＤＤ３を格納する。
【００２８】
そしてこの様なメモリ回路のうち、インバータ１０７，１０９、インバータ１１９，１２１、インバータ１３１，１３３、及びインバータ１４３，１４５に隣接して接続されたＮ型ＭＯＳトランジスタ１０１，１０３，１１３，１１５，１２５，１２７，１３７，１３９のゲート端子は、それぞれセル選択回路１５１のメモリセル選択端子Ｗ０，Ｗ１，Ｗ２，Ｗ３に接続される。また、メモリ回路を構成する他のＮ型ＭＯＳトランジスタ９９，１０５，１１１，１１７，１２３，１２９，１３５，１４１のゲート端子には、それぞれセル選択回路１５１から出力された、奇数番目のドットのデータ書込みを許可するイネーブル信号Ｅ１が入力される。そしてこの様なメモリセル回路９１は、イネーブル信号Ｅ１がＮ型ＭＯＳトランジスタ９９，１０５，１１１，１１７，１２３，１２９，１３５，１４１のゲート端子に入力された状態でセル選択回路１５１のメモリセル選択端子Ｗ０，Ｗ１，Ｗ２，Ｗ３から書込み制御信号Ｗ０〜Ｗ３が入力されると、選択されたメモリセル回路に補正データが格納される。そして格納された補正データは、出力端子ＯＤＤ０〜３を介して読み出される。またメモリセル回路９３は、メモリセル回路９１と同一の構成を備え、セル選択回路１５１から入力された書込み制御信号Ｗ０〜Ｗ３及びイネーブル信号Ｅ２に基づいて補正データの格納を行う。そしてメモリセル回路９３に格納された補正データは、出力端子ＥＶＮ０〜３を介して読み出される。
【００２９】
セル選択回路１５１は、図５に示す様に、それぞれラッチ信号ＬＯＡＤ−Ｐ及びストローブ信号ＳＴＢ−Ｐが入力されるフリップフロップ回路１５３，１５５を備える。フリップフロップ回路１５３，１５５のクロック端子には、それぞれストローブ信号ＳＴＢ−Ｐが入力される。また、フリップフロップ回路１５３，１５５の出力端子Ｑは、ＮＯＲ回路１５７と接続される。そして、フリップフロップ回路１５３の出力端子Ｑからは出力信号Ｑ１が、フリップフロップ回路１５５の出力端子Ｑからは出力信号Ｑ２がそれぞれＮＯＲ回路１５７に入力される。そしてＮＯＲ回路１５７の出力端子は、フリップフロップ回路１５３の入力端子Ｄと接続される。また、フリップフロップ回路１５３の出力端子Ｑは、フリップフロップ回路１５５の入力端子、及びフリップフロップ回路１５９のクロック端子と接続される。また、フリップフロップ回路１５９の出力端子Ｑは、ＡＮＤ回路１６１の一方の入力端子と接続される。そしてＡＮＤ回路１６１の一方の入力端子には、フリップフロップ回路１５９の出力端子Ｑから出力される出力信号Ｑ３が入力される。また、フリップフロップ回路１５９の出力端子ＱＮは、自身の入力端子Ｄ及び、ＡＮＤ回路１６３の一方の入力端子と接続される。そして、フリップフロップ回路１５９、及びＡＮＤ回路１６１，１６３には、それぞれラッチ信号ＬＯＡＤ−Ｐが入力される。そしてＡＮＤ回路１６１，１６３は、入力されたラッチ信号ＬＯＡＤ−Ｐに基づいてそれぞれの理論積をイネーブル信号Ｅ１，Ｅ２として出力する。また、ＡＮＤ回路１６１から出力されたイネーブル信号Ｅ１は、フリップフロップ回路１６５，１６７のクロック端子に入力される。フリップフロップ回路１６５の出力端子ＱＮは、フリップフロップ回路１６７の入力端子Ｄと接続される。また、フリップフロップ回路１６７の出力端子Ｑは、フリップフロップ回路１６５の入力端子Ｄと接続される。そしてこれらフリップフロップ回路１６５，１６７は、イネーブル信号Ｅ１が入力される度に状態遷移し、出力端子Ｑ，ＱＮからの出力信号Ｑ４，Ｑ５等を、書込み制御信号Ｗ０〜Ｗ３を出力するＡＮＤ回路１６９，１７１，１７３，１７５に入力する。
【００３０】
ＡＮＤ回路１６９，１７１，１７３，１７５の入力端子は、それぞれフリップフロップ回路１５５の出力端子Ｑと接続される。さらにＡＮＤ回路１６９，１７１，１７３，１７５の入力端子は、それぞれフリップフロップ回路１６５，１６７の出力端子Ｑ，ＱＮの何れかと接続される。具体的には、書込み制御信号Ｗ０を出力するＡＮＤ回路１６９は、フリップフロップ回路１６５の出力端子ＱＮ及びフリップフロップ回路１６７の出力端子ＱＮと接続される。そしてＡＮＤ回路１６９は、フリップフロップ回路１６５の出力端子ＱＮ及びフリップフロップ回路１６７の出力端子ＱＮ、及びフリップフロップ回路１５５の出力端子Ｑから出力された出力信号Ｑの理論積を書込み制御信号Ｗ０として全てのメモリセル回路ＭＥＭ２に出力する。また、書込み制御信号Ｗ１を出力するＡＮＤ回路１７１は、フリップフロップ回路１６５の出力端子Ｑ及びフリップフロップ回路１６７の出力端子ＱＮと接続される。そしてＡＮＤ回路１７１は、フリップフロップ回路１６５の出力端子Ｑ、フリップフロップ回路１６７の出力端子ＱＮ、及びフリップフロップ回路１５５の出力端子Ｑから出力された出力信号Ｑの理論積を書込み制御信号Ｗ１として全てのメモリセル回路ＭＥＭ２に出力する。また、書込み制御信号Ｗ２を出力するＡＮＤ回路１７３は、フリップフロップ回路１６５の出力端子Ｑ及びフリップフロップ回路１６７の出力端子Ｑと接続される。そしてＡＮＤ回路１７３は、フリップフロップ回路１６５の出力端子Ｑ、フリップフロップ回路１６７の出力端子Ｑ、及びフリップフロップ回路１５５の出力端子Ｑから出力された出力信号Ｑの理論積を書込み制御信号Ｗ２として全てのメモリセル回路ＭＥＭ２に出力する。また、書込み制御信号Ｗ３を出力するＡＮＤ回路１７５は、フリップフロップ回路１６５の出力端子ＱＮ及びフリップフロップ回路１６７の出力端子Ｑと接続される。そしてＡＮＤ回路１７５は、フリップフロップ回路１６５の出力端子ＱＮ、フリップフロップ回路１６７の出力端子Ｑ、及びフリップフロップ回路１５５の出力端子Ｑから出力された出力信号Ｑの理論積を書込み制御信号Ｗ３として全てのメモリセル回路ＭＥＭ２に出力する。
【００３１】
また、この様なセル選択回路１５１から出力された書込み制御信号Ｗ０〜Ｗ３及びイネーブル信号Ｅ１は、メモリセル回路ＭＥＭ２と併設されたメモリ回路１８１に入力される。メモリ回路１８１の入力端子Ｄは、シフトレジスタの最後段に配置されたフリップフロップ回路ＦＦＤ２５の出力端子Ｑと接続される。そして、メモリ回路１８１は、セル選択回路１５１から出力された書込み制御信号Ｗ０〜Ｗ３及びイネーブル信号Ｅ１に応じて入力されたデータを格納する。そしてメモリ回路１８１に格納されたデータは、制御電圧発生回路１８３によって読み出される。
【００３２】
また、セル選択回路１５１から出力されたイネーブル信号Ｅ１及び書込み制御信号Ｗ３は、ＡＮＤ回路１８５の入力端子に接続される。そしてＡＮＤ回路１８５の出力端子は、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２の制御電圧の切り替えに用いる信号を出力するラッチ素子１８７の入力端子Ｇと接続される。
【００３３】
またドライバＩＣは、メモリセル回路ＭＥＭ２に格納された補正データを読み出し、駆動回路ＤＲＶに補正データを入力するマルチプレクサ回路ＭＵＸ２を備える。この様なマルチプレクサ回路ＭＵＸ２は、各ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２に対応して配列される。そして各マルチプレクサ回路ＭＵＸ２には、制御回路ＣＴＲＬ２より出力される選択制御信号Ｓ１Ｎ，Ｓ１Ｐ，Ｓ２Ｎ，Ｓ２Ｐが入力される。この様なマルチプレクサ回路ＭＵＸ２は、図６に示す様に、Ｐ型ＭＯＳトランジスタ１９１，１９３，・・・，２０５を配列して構成される。そして、奇数番目の補正データＯＤＤ０，ＯＤＤ１，ＯＤＤ２，ＯＤＤ３が入力されるＰ型ＭＯＳトランジスタ１９１，１９５，１９９，２０３のゲート端子には、それぞれ制御回路ＣＴＲＬ２より選択制御信号Ｓ１Ｎが入力される。また、偶数番目の補正データＥＶＮ０，ＥＶＮ１，ＥＶＮ２，ＥＶＮ３が入力されるＰ型ＭＯＳトランジスタ１９３，１９７，２０１，２０５のゲート端子には、それぞれ制御回路ＣＴＲＬ２より選択制御信号Ｓ２Ｎが入力される。そしてマルチプレクサ回路ＭＵＸ２にこれら選択制御信号Ｓ１Ｎ，Ｓ２Ｎが交互に入力されると、マルチプレクサ回路ＭＵＸ２は、補正データＯＤＤ０，ＯＤＤ１，ＯＤＤ２，ＯＤＤ３及び補正データＥＶＮ０，ＥＶＮ１，ＥＶＮ２，ＥＶＮ３に応じて、出力端子Ｑ０，Ｑ１，Ｑ２，Ｑ３を介して駆動回路ＤＲＶに補正データを出力する。尚、マルチプレクサ回路ＭＵＸ２の作用及び効果については、基準電圧発生回路の構成と合せて詳細な説明を行う。
【００３４】
制御回路ＣＴＲＬ２は、図７に示す様に、ラッチ信号ＬＯＡＤ−Ｐ及び主走査同期信号ＨＹＳＹＮＣが入力されるフリップフロップ回路２１１を備える。フリップフロップ回路２１１の入力端子Ｄは、自身の出力端子ＱＮと接続される。またフリップフロップ回路２１１の出力端子Ｑは、バッファ回路２１３と接続される。さらにフリップフロップ回路２１１の出力端子ＱＮは、バッファ回路２１５と接続される。そしてこの様なフリップフロップ回路２１１及びバッファ回路２１３，２１５は、入力された主走査同期信号ＨＹＳＹＮＣ及びラッチ信号ＬＯＡＤ−Ｐに基づいて、選択制御信号Ｓ１Ｎ，Ｓ２Ｎを出力する。
【００３５】
またドライバＩＣは、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を駆動する駆動回路ＤＲＶを備える。駆動回路ＤＲＶは、各ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２に対応して配置され、マルチプレクサ回路ＭＵＸ２を介して出力される補正データ、ストローブ信号ＳＴＢ−Ｐ、及び制御電圧発生回路１８３から供給された制御電圧Ｖｃｏｎｔに基づいて駆動する。この様な駆動回路ＤＲＶは、図８に示す様に、それぞれのソース端子が電源ＶＤＤと接続されたＰ型ＭＯＳトランジスタ２２１，２２３，２２５，２２７，２２９を備える。そしてこれらＰ型ＭＯＳトランジスタ２２１，２２３，２２５，２２７，２２９ドレーン端子は、出力端子ＤＯと接続される。また、５個のＮ型ＭＯＳトランジスタ２２１，２２３，２２５，２２７，２２９のうち、４個のＰ型ＭＯＳトランジスタ２２１，２２３，２２５，２２７のそれぞれのゲート端子は、マルチプレクサ回路ＭＵＸ２から供給された補正データＯＤＤ３，ＯＤＤ２，ＯＤＤ１，ＯＤＤ０又は補正データＥＶＮ３，ＥＶＮ２，ＥＶＮ１，ＥＶＮ０が入力されるＮＡＮＤ回路２３１，２３３，２３５，２３７の出力端子と接続される。そしてこれらＰ型ＭＯＳトランジスタ２２１，２２３，２２５，２２７は、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２に供給する駆動電流を調整してＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２の光量を調整する為の補助駆動トランジスタとして機能する。一方、Ｐ型ＭＯＳトランジスタ２２９は、インバータを構成するＰ型ＭＯＳトランジスタ２３９及びＮ型ＭＯＳトランジスタ２４１と接続される。そしてインバータを構成するＰ型ＭＯＳトランジスタ２３９のソース端子は電源ＶＤＤと接続され、Ｎ型ＭＯＳトランジスタ２４１のソース端子には制御電圧Ｖｃｏｎｔが供給される。そしてＰ型ＭＯＳトランジスタ２２９のゲート端子には、Ｐ型ＭＯＳトランジスタ２３９及びＮ型ＭＯＳトランジスタ２４１で構成されるインバータの出力電圧が供給される。そしてＰ型ＭＯＳトランジスタ２２９は、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２に主たる駆動電流を供給する主駆動トランジスタとして機能する。
【００３６】
また、ＮＡＮＤ回路２３１，２３３，２３５，２３７の他方の入力端子は、ＮＯＲ回路２４３と接続される。そしてＮＯＲ回路２４３は、ラッチ回路からの印刷データ信号が入力される入力端子Ｅ、及びストローブ信号ＳＴＢ−Ｐが入力される入力端子Ｓと接続される。この様なストローブ信号ＳＴＢ−Ｐは、図３におけるストローブ信号入力端子ＳＴＢに入力され、プルアップ素子２４５、及びインバータ回路２４７を介してＮＡＮＤ回路２４９に入力される。そしてＮＡＮＤ回路２４９には、ストローブ信号ＳＴＢ−Ｐの他に、インバータ回路２５１を介してラッチ信号ＬＯＡＤ−Ｐが入力される。そしてＮＡＮＤ回路２４９の出力端子は、駆動回路ＤＲＶの入力端子Ｓと接続され、ＮＡＮＤ回路２４９の演算結果は、入力端子Ｓを介してＮＯＲ回路２４３に入力される。そして駆動回路ＤＲＶは、入力されたストローブ信号ＳＴＢ−Ｐに基づいてＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のオン／オフを制御する。
【００３７】
そして、ＮＯＲ回路２４３による演算結果は、それぞれＮＡＮＤ回路２３１，２３３，２３５，２３７に入力される。また、ＮＡＮＤ回路２３１，２３３，２３５，２３７及びＮＯＲ回路２４３の電源は、電源ＶＤＤと接続され、ＮＡＮＤ回路２３１，２３３，２３５，２３７及びＮＯＲ回路２３９のグラウンドは、制御電圧Ｖｃｏｎｔが入力される端子Ｖと接続される。
【００３８】
そしてこの様な駆動回路ＤＲＶは、Ｐ型ＭＯＳトランジスタ２２９のドレーン電流を主電流とし、かかる主電流に、選択された補助駆動トランジスタのドレーン電流を加算した駆動電流をＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２に駆動することでその光量を制御する。具体的には、駆動回路ＤＲＶでは、Ｐ型ＭＯＳトランジスタ２２１，２２３，２２５，２２７の何れかが駆動している状態においては、ＮＡＮＤ回路２３１，２３３，２３５，２３７の出力は、制御電圧Ｖｃｏｎｔに略等しいレベルのローレベル信号となる。そしてこれによりＰ型ＭＯＳトランジスタ２２１，２２３，２２５，２２７のゲート電位は、制御電圧Ｖｃｏｎｔと略等しくなる。またこのときＰ型ＭＯＳトランジスタ２３９はオフ状態となり、Ｎ型ＭＯＳトランジスタ２４１はオン状態となる為、Ｐ型ＭＯＳトランジスタ２２９のゲート電位についても、制御電圧Ｖｃｏｎｔと略等しくなる。すなわち、駆動回路ＤＲＶは、Ｐ型ＭＯＳトランジスタ２２１，２２３，２２５，２２７，２２９のドレーン電流値を、制御電圧Ｖｃｏｎｔにより一括して制御することができる。そしてこのときＮＡＮＤ回路２３１，２３３，２３５，２３７は、電源ＶＤＤを電源とし、制御電圧Ｖｃｏｎｔをグランドとして動作する為、ＮＡＮＤ回路２３１，２３３，２３５，２３７に入力される信号の電位は電源ＶＤＤによる電位及び制御電圧Ｖｃｏｎｔによる電位に即した電位であれば良く、入力されるローレベル信号が必ずしも０Ｖであることを必要としない。
【００３９】
また、ドライバＩＣは、温度補償回路として機能する基準電圧発生回路２６１を備える。基準電圧発生回路２６１は、各ドライバＩＣに１回路ずつ形成される。そして基準電圧発生回路２６１で発生した基準電圧ＶＲＥＦは、制御電圧発生回路１８３に入力される。この様な基準電圧発生回路２６１は、ＬＥＤ素子の温度に基づいて基準電圧を発生させる。具体的には基準電圧発生回路２６１は、図９に示す様に、それぞれのソース端子が電源ＶＤＤと接続されたＰ型ＭＯＳトランジスタ２６３，２６５，２６７を備える。そしてＰ型ＭＯＳトランジスタ２６３，２６５，２６７のゲート端子は、一括してＰ型ＭＯＳトランジスタ２６５のドレーン端子に接続される。また、Ｐ型ＭＯＳトランジスタ２６３のドレーン端子は、抵抗２６９の一端と接続される。さらに、抵抗２６９の他端は、抵抗２７１の一端及びＮＰＮトランジスタ２７３のベース端子と接続される。また、抵抗２７１の他端は、ＮＰＮトランジスタ２７３のコレクタ端子と接続され、ＮＰＮトランジスタ２７３のエミッタ端子は、グランドと接続される。そしてこの様に構成されるＰ型ＭＯＳトランジスタ２６３、抵抗２６９、抵抗２７１、及びＮＰＮトランジスタ２７３には、電流Ｉ１が流れる。また、Ｐ型ＭＯＳトランジスタ２６５のドレーン端子は、Ｎ型ＭＯＳトランジスタ２７５のドレーン端子と接続される。そしてＮ型ＭＯＳトランジスタ２７５のゲート端子は、図示せぬバイアス回路と接続され、電圧ＶＢが印加される。そして、Ｎ型ＭＯＳトランジスタ２７５のソース端子は、ＮＰＮトランジスタ２７７のコレクタ端子と接続される。またＮＰＮトランジスタ２７７のベース端子は、ＮＰＮトランジスタ２７３のコレクタ端子と接続される。そしてＮＰＮトランジスタ２７７のエミッタ端子は、グランドと接続される。そしてこの様に構成されるＰ型ＭＯＳトランジスタ２６５、Ｎ型ＭＯＳトランジスタ２７５、及びＮＰＮトランジスタ２７７には、電流Ｉ２が流れる。
【００４０】
このときＮＰＮトランジスタ２７３，２７７の素子面積比は、１：Ｋ（Ｋ＞１）に設定されることが好ましい。そしてこのとき値Ｋは、整数とすることが好ましく、ＮＰＮトランジスタ２７７としては、ＮＰＮトランジスタ２７３と同一形状のＰＮＰトランジスタをＫ個並列に接続して構成することも可能である。
【００４１】
また、Ｐ型ＭＯＳトランジスタ２６７のドレーン端子は、抵抗２７９の一端、及び演算増幅器２８１の非反転入力端子と接続される。そして抵抗２７９の他端は、グランドと接続される。そして、Ｐ型ＭＯＳトランジスタ２６７のドレーン端子からは、電流Ｉ３が流れる。また、演算増幅器２８１の出力端子は、自身の反転入力端子と接続され、ボルテージフォロワ回路を構成する。そして演算増幅器２８１の出力端子からは、基準電圧ＶＲＥＦが出力される。
【００４２】
そしてこれらＰ型ＭＯＳトランジスタ２６３，２６５，２６７は、ドレーン電流を等しくする為に、それぞれのゲート長とゲート幅が等しくなる様に形成される。そして、Ｐ型ＭＯＳトランジスタ２６３，２６５，２６７のゲート・ソース間電圧は等しくなる様に接続され、カレントミラーの関係を構成する。この結果、上述した電流Ｉ１，Ｉ２，Ｉ３の値は、略等しくなる。
【００４３】
この様な基準電圧発生回路２６１において、ＮＰＮトランジスタ２７３のベース電流は無視できる程小さいのでＮＰＮトランジスタ２７３のエミッタ電流Ｉｅは、
Ｉｅ≒Ｉｏ×ｅｘｐ（ｑ×Ｖｂｅ２７３／（ｋＴ））      （式１）
により算出される。このとき、「Ｉｏ」は飽和電流[Ａ]を示し、「Ｖｂｅ２７３」はＮＰＮトランジスタ２７３のベース・エミッタ間電圧[Ｖ]を示し、「ｋ」はボルツマン定数（ｋ＝１．３８×１０−２３[Ｊ／Ｋ]）を示し、「ｑ」は電子の電荷（ｑ＝１．６×１０−１９[Ｃ]）を示し、「Ｔ」は絶対温度[Ｋ]を示す。そして、上記式１を変形すると、
Ｖｂｅ２７３＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ／Ｉｏ）      （式２）
となる。
【００４４】
そして、上述の如く、ＮＰＮトランジスタ２７７は、ＮＰＮトランジスタ２７３と比較してＫ倍の面積を有する為、ＮＰＮトランジスタ２７７のベース・エミッタ間電圧Ｖｂｅ２７７は、
Ｖｂｅ２７７＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ／（Ｋ×Ｉｏ））      （式３）
となる。そしてこのとき、抵抗２７１の両端子間の電圧は、ＮＰＮトランジスタ２７３とＮＰＮトランジスタ２７７とのベース・エミッタ間電圧の差に等しくなり、両者の差をΔＶｂｅとすると、
ΔＶｂｅ＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ／Ｉｏ）−（ｋＴ／ｑ）×ｌｎ（Ｉｅ／（Ｋ×Ｉｏ））        （式４）
となり、
ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（Ｋ）      （式５）
となる。そして、このときＮＰＮトランジスタ２７３のベース電流は無視できる程小さいのでＮＰＮトランジスタ２７３のエミッタ電流の電流値とコレクタ電流の電流値とは略等しくなると共に、電流Ｉ１は、
Ｉ１＝ΔＶｂｅ／Ｒ１      （式６）
となり、
Ｉ１＝ｋＴ／（ｑ×Ｒ１）×ｌｎ（Ｋ）      （式７）
となる。
【００４５】
そして上述の如く、電流Ｉ１と電流Ｉ３とは略等しい為、抵抗２７１の抵抗値をＲ１とし抵抗２７９の抵抗値をＲ２とした場合に、抵抗２７９の端子電位Ｖｒｅｆ０は、
Ｖｒｅｆ０＝ｋＴ／ｑ×（Ｒ２／Ｒ１）×ｌｎ（Ｋ）      （式８）
となる。そして、抵抗２７１と抵抗２７９とを同一の材料で形成することで抵抗比（Ｒ２／Ｒ１）の間で温度依存性が生じなくなる。すると、抵抗２７９の端子電位Ｖｒｅｆ０は、絶対温度Ｔと比例して増加する温度特性を有することが判る。そして、演算増幅器２８１の非反転入力端子には、端子電位Ｖｒｅｆ０が入力され、ボルテージフォロワ回路からは端子電位Ｖｒｅｆ０と略等しい出力電圧が基準電圧ＶＲＥＦとして出力されることとなる。そしてこの様な基準電圧発生回路によれば、温度上昇に比例させて出力電圧を増加させることができ、ＬＥＤ素子の温度上昇による発光パワーの現象を補正することができる。
【００４６】
そしてこの様な基準電圧発生回路２６１から出力された基準電圧ＶＲＥＦは、ラッチ素子１８７の出力端子Ｑの出力値に基づいて制御されるアナログスイッチ素子２９１に入力される。この様なアナログスイッチ素子２９１は、基準電圧発生回路２６１と制御電圧発生回路１８３との間、及び基準電圧発生回路２６１と他のドライバＩＣが備える制御電圧発生回路との間を選択的に導通させる。そして、ラッチ素子１８７の出力端子Ｑからアナログスイッチ素子２９１にＯＥ（Output Enable）信号としてハイレベル信号が入力されると、アナログスイッチ素子２９１の第１端子及び第２端子間は導通し、基準電圧発生回路２６１から出力された基準電圧ＶＲＥＦが、制御電圧発生回路１８３に入力されると共に、基準電圧端子ＶＲＥＦを介して他のドライバＩＣに入力される。
【００４７】
制御電圧発生回路１８３は、図１０に示す様に、基準電圧発生回路２６１から入力された基準電圧ＶＲＥＦが入力される演算増幅器３０１を備える。具体的には、基準電圧ＶＲＥＦは、演算増幅器３０１の反転入力端子に入力される。そして演算増幅器３０１の非反転入力端子は、マルチプレクサ回路３０３の出力端子Ｙと接続される。
【００４８】
マルチプレクサ回路３０３には、メモリ回路１８１に格納されたチップ補正データが入力される。この様なマルチプレクサ回路３０３は、アナログ電圧が入力される１６個の入力端子Ｐ０，Ｐ１，・・・，Ｐ１５と、メモリ回路１８１に格納されたデータが入力される入力端子Ｓ３〜Ｓ０とを備える。また、制御電圧発生回路１８３は、直列に配列された抵抗Ｒ０１，Ｒ０２，・・・，Ｒ１５を備える。そして抵抗Ｒ１５の一端は、Ｐ型ＭＯＳトランジスタ３０５を介して電源ＶＤＤと接続される。そしてＰ型ＭＯＳトランジスタ３０５のゲート端子は、演算増幅器３０１の出力端子と接続される。そして、マルチプレクサ回路３０３の入力端子Ｐ１５，Ｐ１４，・・・，Ｐ０は、それぞれ抵抗列を構成する抵抗Ｒ０１，Ｒ０２，・・・，Ｒ１５間の接続中点と接続される。そしてマルチプレクサ回路３０３は、入力端子Ｓ３〜Ｓ０を介して入力される４本の論理信号に基づいて何れかの入力端子Ｐ１５，Ｐ１４，・・・，Ｐ０を選択し、選択した入力端子と出力端子Ｙとの間を導通させる。
【００４９】
そしてこの様なマルチプレクサ回路３０３は、演算増幅器３０１と、抵抗列を構成する抵抗Ｒ０１，Ｒ０２，・・・，Ｒ１５と、Ｐ型ＭＯＳトランジスタ３０５によって構成されるフィードバック回路を備える。そしてこれにより、演算増幅器３０１の非反転入力端子の電位は、基準電圧ＶＲＥＦと略等しくなる様に制御される。そしてこれにより、Ｐ型ＭＯＳトランジスタ３０５のドレーン電流は、マルチプレクサ回路３３１により選択された入力端子Ｐ１５，Ｐ１４，・・・，Ｐ０とグラウンド間の合成抵抗値と、演算増幅器３０１に入力された基準電圧ＶＲＥＦに基づいて決定される。この結果、入力信号Ｓ３〜Ｓ０によりＰ型ＭＯＳトランジスタ３０５のドレーン電流を１６通りに変化させることができる。
【００５０】
そして、演算増幅器３０１の出力は、Ｐ型ＭＯＳトランジスタ３０５のゲート端子に供給されると共に、制御電圧Ｖｃｏｎｔとして駆動回路ＤＲＶに供給される。
【００５１】
次に、図６の説明に戻り、この様にして駆動回路ＤＲＶに入力される制御電圧Ｖｃｏｎｔと、マルチプレクサ回路ＭＵＸ２の構成の関係について詳細な説明を行う。
【００５２】
上述したマルチプレクサ回路ＭＵＸ２の構成によれば、マルチプレクサ回路をＰ型ＭＯＳトランジスタのみで構成することができる。そしてこの様なマルチプレクサ回路ＭＵＸ２を用いることによって、動作上の支障を防止しつつ、使用される素子数を削減することができる。
【００５３】
具体的には、補正データＯＤＤ０に対応するＰ型ＭＯＳトランジスタ１９１をオン状態とする為に、選択制御信号Ｓ１Ｎをローレベル信号とする。そして補正データＯＤＤ０として入力される信号をハイレベル信号とした場合には、補正データＯＤＤ０としてＰ型ＭＯＳトランジスタに入力された電圧レベルと略等しい電圧が出力端子Ｑ０から出力される。一方で、補正データＯＤＤ０として略０Ｖのローレベル信号がＰ型ＭＯＳトランジスタ１９１に入力された場合には、Ｐ型ＭＯＳトランジスタの第２端子の電位は、Ｐ型ＭＯＳトランジスタの閾値電圧に近い電圧まで降下するものの、略０Ｖまで降下することがない。このため、図６に示すマルチプレクサ回路においては、ローレベル信号の伝達機能に欠点が生じる。そこで従来用いられていた技術では、この様な伝達機能の欠点を防止すべく、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを接続したアナログスイッチを構成し、かかるアナログスイッチをデータ選択の為のスイッチ手段として利用していた。そしてこの様な構成によるマルチプレクサ回路においては、入力電位と略等しい出力電位を得ることができる。しかしながら、この様なアナログスイッチを構成する場合、補正データのデータ信号１本につき、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタの対からなるアナログスイッチを設ける必要があり、使用する素子数が増加してしまい、回路の専有面積が増大して製造コストが増大するという問題があった。
【００５４】
一方で、図６のマルチプレクサ回路ＭＵＸ２を用いた場合、Ｐ型ＭＯＳトランジスタのみでマルチプレクサ回路ＭＵＸ２を構成することが可能となる。具体的には、上述の如く、駆動回路ＤＲＶにおいてハイレベル信号としてＶＤＤ電位と略等しい入力電圧を要するのに対して、ローレベル信号としては、その電圧値が制御電圧Ｖｃｏｎｔにまで降下していれば十分であり、ローレベル信号の電位を略０Ｖにまで降下させる必要がない。よって、この様な駆動回路ＤＲＶの構成に起因して、マルチプレクサ回路ＭＵＸ２をＰ型ＭＯＳトランジスタで構成し、ローレベル信号の電位を略０Ｖにまで降下させることができない回路構成を用いたとしても駆動回路ＤＲＶの駆動に支障をきたすことがなく、且つ、マルチプレクサ回路ＭＵＸ２の小型化を図ることが可能となる。
【００５５】
次に、この様なドライバＩＣを備えるＬＥＤヘッド３１の構成について詳細な説明を行う。
【００５６】
図１１に示す様に、ＬＥＤヘッド３１は、所定のプリント配線基板３１１の長手方向に沿って配列された２６個のドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６、及びプリント配線基板３１１の長手方向に沿って配列された２６個のＬＥＤアレイＣＨＰ１，ＣＨＰ２，・・・ＣＨＰ２６を備える。尚、以下ではドライバＩＣ及びＬＥＤアレイは、データシフト方向の上流側から下流側に向けてドライバＩＣ及びＬＥＤアレイに付した符号の数値が大きくなる様に配列されたものとする。また、ＬＥＤヘッド３１は、上述した各種制御信号の端子や電源端子が収容されたコネクタ端子部３１３を備える。そしてプリント配線基板３１１上には、配列されたドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６と平行して、図１２及び図１３に示す様に、ドライバＩＣに印刷データを入力する為の印刷データ信号入力端子ＨＤ−ＤＡＴＡＩ３〜０、ラッチ信号入力端子、クロック信号入力端子、ストローブ信号入力端子、同期信号入力端子、印刷データ信号を隣接するドライバＩＣに向けて出力する印刷データ出力端子ＨＤ−ＤＡＴＡＯ３〜０等が配列される。そして各端子は、ボンディングワイヤー３１５によって、ドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６と接続される。また、各ドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６におけるデータシフト方向の下流に形成された印刷データ出力端子ＨＤ−ＤＡＴＡＯ３〜０は、プリント配線３１７によって隣接するドライバＩＣの入力端子ＨＤ−ＤＡＴＡＩ３〜０と接続される。
【００５７】
また、各ドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６の駆動回路ＤＲＶの出力端子ＤＯは、ボンディングワイヤー３１９を介してＬＥＤアレイＣＨＰ１，ＣＨＰ２，・・・ＣＨＰ２６を構成するＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のアノード端子と接続される。そしてＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のカソード端子は、ボンディングワイヤー３２１を介して、プリント配線基板３１１上に配置された図示せぬカソードパッドと接続される。
【００５８】
また、ＬＥＤヘッド３１は、一直線状に配列されたドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６におけるデータシフト方向の最上流側に形成されたドライバＩＣ１近傍、及びデータシフト方向の最下流側に形成されたドライバＩＣ２６近傍に、それぞれデカップリングコンデンサ３２３，３２５を備える。具体的には、デカップリングコンデンサ３２３，３２５は、配列されたドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６と略一直線状に配置される。
【００５９】
この様なデカップリングコンデンサ３２３は、ドライバＩＣ１の電源ＶＤＤとグランドとの間に接続される。また、デカップリングコンデンサ３２５も同様に、ドライバＩＣ２６の電源ＶＤＤとグランドとの間に接続される。そして、この様な構成でデカップリングコンデンサ３２３，３２５を設けることによって、ＬＥＤヘッド３１は、ノイズ電圧がＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２の発光に与える影響を抑制すると共に、ＬＥＤヘッド３１の小型化を実現することができる。
【００６０】
以下、この様な効果が生じる理由について、プリンタ１の動作と合せて詳細な説明を行う。
【００６１】
印刷を実行するにあたり、印刷制御部３は、奇数番目の印刷データ及び偶数番目の印刷データを交互にＬＥＤヘッド３１に入力する。そして、印刷データがラッチ回路ＬＴＡ１，ＬＴＡ２，・・・，ＬＴＡ２４、ラッチ回路ＬＴＢ１，ＬＴＢ２，・・・，ＬＴＢ２４、ラッチ回路ＬＴＣ１，ＬＴＣ２，・・・，ＬＴＣ２４、及びラッチ回路ＬＴＤ１，ＬＴＤ２，・・・，ＬＴＤ２４にラッチされた後、印刷制御部３は、ストローブ信号ＳＴＢ−ＰをＬＥＤヘッド３１に入力し、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２の光量を調整しながらＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を駆動する。
【００６２】
具体的には、印刷制御部３は、補正データＯＤＤ３，ＯＤＤ２，ＯＤＤ１，ＯＤＤ０及び補正データＥＶＮ３，ＥＶＮ２，ＥＶＮ１，ＥＶＮ０をＬＥＤヘッド３１に入力するに先立って、図１４に示す様にＡ部においてラッチ信号ＨＤ−ＬＯＡＤをハイレベル信号に遷移させる。そしてこれによりＬＥＤヘッド３１は、引き続くデータが補正データＯＤＤ３，ＥＶＮ３，ＯＤＤ２，ＥＶＮ２，ＯＤＤ１，ＥＶＮ１，ＯＤＤ０，ＥＶＮ０であることを認識することができる。
【００６３】
そして印刷制御部３は、クロック信号ＨＤ−ＣＬＫ−Ｐに同期させて奇数番目の補正データ信号ＯＤＤ３，ＯＤＤ２，ＯＤＤ１，ＯＤＤ０、及び偶数番目の補正データＥＶＮ３，ＥＶＮ２，ＥＶＮ１，ＥＶＮ０を交互にＬＥＤヘッド３１に入力する。具体的には、印刷制御部３は、先ず、クロック信号ＨＤ−ＣＬＫ−Ｐに同期させて補正データ信号ＯＤＤ３をＬＥＤヘッド３１に入力する。これにより補正データ信号ＯＤＤ３は、フリップフロップ回路ＦＦＡ１，ＦＦＡ２，・・・，ＦＦＡ２５、フリップフロップ回路ＦＦＢ１，ＦＦＢ２，・・・，ＦＦＢ２５、フリップフロップ回路ＦＦＣ１，ＦＦＣ２，・・・，ＦＦＣ２５、及びフリップフロップ回路ＦＦＤ１，ＦＦＤ２，・・・，ＦＦＤ２５により構成されるシフトレジスタにシフト入力される。そして補正データのシフト入力が完了した後、印刷制御部３は、Ｂ部において３パルス分のストローブ信号ＨＤ−ＳＴＢ−ＰをＬＥＤヘッド３１に入力する。そしてセル選択回路１５１に１パルス目のストローブ信号ＨＤ−ＳＴＢ−Ｐが入力されると、Ｃ部においてフリップフロップ回路１５３の出力端子Ｑからの出力信号Ｑ１は、ハイレベル信号に遷移する。そして、出力信号Ｑ１がハイレベル信号に遷移すると、Ｄ部においてフリップフロップ回路１５９の出力端子Ｑからの出力信号Ｑ３もハイレベル信号に遷移する。そして、出力信号Ｑ３がハイレベル信号に遷移してＡＮＤ回路１６１に入力されると、Ｅ部においてＡＮＤ回路１６１から出力されるイネーブル信号Ｅ１がハイレベル信号に遷移し、メモリセル回路ＭＥＭ２に入力される。さらにフリップフロップ回路１５９の出力端子Ｑからの出力信号Ｑ３がハイレベル信号に遷移すると、フリップフロップ回路１５９の出力端子ＱＮからＡＮＤ回路１６３に入力される出力信号がローレベル信号に遷移し、Ｆ部においてＡＮＤ回路１６３から出力されるイネーブル信号Ｅ２がローレベル信号に遷移する。これにより、メモリセル回路ＭＥＭ２は、奇数番目の補正データＯＤＤ３を格納することができる状態となる。また、ＡＮＤ回路１６１の出力信号がハイレベル信号に遷移してフリップフロップ回路１６５，１６７のクロック端子に入力されると、Ｇ部においてフリップフロップ回路１６７のＱ端子からの出力信号Ｑ４がハイレベル信号に遷移する。そして、セル選択回路１５１に２パルス目のストローブ信号ＨＤ−ＳＴＢ−Ｐが入力されると、Ｈ部においてフリップフロップ回路１５５の出力端子Ｑからの出力信号Ｑ２がハイレベル信号に遷移する。そして、このときフリップフロップ回路１６７のＱ端子からの出力信号Ｑ４及びフリップフロップ回路１６５の出力端子ＱＮからの出力信号は、ハイレベル信号として維持されている為、出力信号Ｑ２がハイレベル信号に遷移することによって、Ｉ部においてＡＮＤ回路１７５から出力される書込み制御信号Ｗ３がハイレベル信号に遷移する。そして１パルス目の書込み制御信号Ｗ３が入力されると、インバータ１４３，１４５に相当するメモリ回路に補正データＯＤＤ３が格納される。
【００６４】
また、印刷制御部３からＬＥＤヘッド３１に補正データ信号ＥＶＮ３が入力された後、Ｊ部においてストローブ信号ＨＤ−ＳＴＢ−Ｐが入力されると、Ｋ部においてセル選択回路１５１はイネーブル信号Ｅ１，Ｅ２を反転させ、偶数番目の補正データＥＶＮ３を格納することができる状態となる。そして、ＬＥＤヘッド３１は、２パルス目のストローブ信号ＨＤ−ＳＴＢ−Ｐに応じて出力信号Ｑ２を遷移させることで、補正データＥＶＮ３を格納するメモリ回路に２パルス目の書込み制御信号Ｗ３を入力する。そしてこれにより補正データＥＶＮ３は、メモリセル回路ＭＥＭ２のメモリセル回路９３に格納される。そして印刷制御部３及びＬＥＤヘッド３１は、同様の処理を繰り返すことで、補正データＯＤＤ２，ＯＤＤ１，ＯＤＤ０、及び補正データＥＶＮ２，ＥＶＮ１，ＥＶＮ０をメモリセル回路ＭＥＭ２に格納する。
【００６５】
そして奇数番目の補正データＯＤＤ３，ＯＤＤ２，ＯＤＤ１，ＯＤＤ０及び偶数番目の補正データＥＶＮ３，ＥＶＮ２，ＥＶＮ１，ＥＶＮ０３がメモリセル回路ＭＥＭ２に格納された後、印刷制御部３はＮ部においてラッチ信号ＨＤ−ＬＯＡＤをローレベル信号に遷移させる。そしてこれによりＬＥＤヘッド３１は、印刷データが入力可能な状態となる。
【００６６】
次に、印刷制御部３は、Ｏ部においてＬＥＤヘッド３１に主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎを入力する。これにより、ＬＥＤヘッド３１は、引き続くデータが奇数番目の印刷データ信号ＨＤ−ＤＡＴＡ３〜０であることを認識する。
【００６７】
そして印刷制御部３は、クロック信号ＨＤ−ＣＬＫに同期させて印刷データ信号ＨＤ−ＤＡＴＡ３〜０を順次ＬＥＤヘッド３１に入力する。具体的には、印刷制御部３は、Ｐ部において１ライン目の印刷データのうち、奇数番目のドットに対応する印刷データをＬＥＤヘッド３１に入力する。そして、当該印刷データの入力が終了すると、印刷制御部３は、Ｑ部においてラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより当該印刷データは、シフトレジスタからラッチ回路ＬＴＡ１，ＬＴＡ２，・・・，ＬＴＡ２４、ラッチ回路ＬＴＢ１，ＬＴＢ２，・・・，ＬＴＢ２４、ラッチ回路ＬＴＣ１，ＬＴＣ２，・・・，ＬＴＣ２４、及びラッチ回路ＬＴＤ１，ＬＴＤ２，・・・，ＬＴＤ２４にラッチされる。そしてＲ部において印刷制御部３は、ＬＥＤヘッド３１にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そして駆動回路ＤＲＶにストローブ信号ＨＤ−ＳＴＢ−Ｎが入力されると、駆動回路ＤＲＶは、印刷データに対応するＬＥＤ素子ＬＥＤ１，ＬＥＤ３，・・・，ＬＥＤ１９１を、ストローブ信号ＨＤ−ＳＴＢ−Ｎがローレベルを維持している時間だけ駆動させる。そしてプリンタ１は、この様な動作を繰り返し実行することで、潜像画像を形成する。
【００６８】
次に、補正データＯＤＤ３，ＥＶＮ３がＬＥＤヘッド３１に入力される際の具体的なデータ構造について、図１５を参照しながら詳細な説明を行う。また、Ｓ部及びＴ部において補正データＯＤＤ２，ＥＶＮ２が入力される際のデータ構造については図１６を、Ｕ部及びＶ部において補正データＯＤＤ１、ＥＶＮ１が入力される際のデータについては図１７を、Ｗ部及びＸ部において補正データＯＤＤ０，ＥＶＮ０が入力される際のデータ構造については図１８をそれぞれ参照しながら詳細な説明を行う。また、図１５乃至図１８においては説明の便宜上、１チップ分のドライバＩＣを用いて詳細な説明を行う。
【００６９】
図１５に示す様に、Ｂ部において入力端子ＤＡＴＡＩ３に入力される奇数番目の補正データの先頭には、チップ補正データＣｈｉｐ−ｂ３が割り当てられる。一方、Ｊ部において入力端子ＤＡＴＡＩ３に入力される偶数番目の補正データの先頭には、この様なチップ補正データは割り当てられない。これは、ドライバＩＣごとに設定されるチップ補正データは、奇数番目又は偶数番目のデータ転送時の何れか一方において行えば足りるからである。そして、この際、Ｂ部において入力端子ＤＡＴＡＩ１，ＤＡＴＡＩ０に入力される補正データ列は、２５段の構成となる為、入力端子ＤＡＴＡＩ１，ＤＡＴＡＩ０に入力される補正データの先頭には、それぞれＤｕｍｍｙデータが割り当てられる。一方、Ｊ部においては、各入力端子ＤＡＴＡＩ３〜０に入力されるデータのデータ列は２４段の構成となる為、シフトレジスタの構成は、イネーブル信号Ｅ２の切り替えにより２４段となる。
【００７０】
また、入力端子ＤＡＴＡＩ２に入力される補正データの先頭には、ラッチ素子１８７に入力されるＯＥビットが割り当てられる。そして、この様な２５段の構成の補正データが入力される際には、セル選択回路１５１からセレクタ回路６３にイネーブル信号Ｅ２を入力してシフトレジスタの段数を２５段に切り替える。そして、Ｂ部において２５パルス目のクロック信号ＨＤ−ＣＬＫがＬＥＤヘッド３１に入力されると、前記ＯＥビットはラッチ素子１８７の入力端子Ｄに入力される。そしてこのときＯＥビットに値１が割り当てられているとすると、ラッチ素子１８７からアナログスイッチ素子２９１に入力されるＯＥ信号はハイレベル信号となり、アナログスイッチ素子２９１の両端子間は導通する。そして、アナログスイッチ素子２９１の両端子間が導通すると、基準電圧発生回路２６１の基準電圧出力端子ＶＲＥＦから基準電圧ＶＲＥＦが、制御電圧発生回路１８３及び他のドライバＩＣに供給される。一方、ＯＥビットに値０が割り当てられている場合、ラッチ素子１８７の出力端子Ｑから出力されるＯＥ信号はローレベル信号となる。そしてこの場合、アナログスイッチ素子２９１の両端子間は非導通状態となる。これにより、ＯＥビットに値０が割り当てられた補正データを入力されたドライバＩＣからは、基準電圧ＶＲＥＦが発生しなくなる。そして、当該ドライバＩＣの制御電圧発生回路１８３には、ＯＥビットに値１が割り当てられた他のドライバＩＣから供給された基準電圧ＶＲＥＦが入力される。この様に、プリンタ１では、補正データのデータ列の先頭にＯＥビットとして値１又は値０を割り当てることで、自身を含めた何れのドライバＩＣから基準電圧ＶＲＥＦを取得するかを選択することができる。
【００７１】
次に、本発明の効果を明確にすべく、ＬＥＤヘッドにおいて発生するノイズについて図１９を参照しながら詳細な説明を行う。
【００７２】
図１９は、ＬＥＤ３１において、各ドライバＩＣに対してＯＥビットとして値１を入力し、自身の備える基準電圧発生回路２６１において発生した基準電圧ＶＲＥＦを用いて制御電圧発生回路１８３から駆動回路ＤＲＶに制御電圧を入力した場合における、各ドライバＩＣの電源ＶＤＤに生じるノイズ電圧を示した図である。尚、本図は、各ドライバＩＣの基準電圧出力端子ＶＲＥＦに、図１２に示すボンディングワイヤーを接続していない状態におけるノイズ電圧を示す。
【００７３】
同図に示す様に、デカップリングコンデンサ３２３と近接して配置され、接続されたドライバＩＣ１、及びデカップリングコンデンサ３２５と近接して配置され、接続されたドライバＩＣ２６の電源ＶＤＤに生じるノイズ電圧は、ドライバＩＣ１とドライバＩＣ２６との略中間に配置されたドライバＩＣ１３の電源ＶＤＤに生じるノイズ電圧と比較して小さいことが判る。これは、各ドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６の電源ＶＤＤにおいて生じるノイズ電圧の大きさが、電源端子を収容するコネクタ端子部３１３との間の距離又はデカップリングコンデンサ３２３，３２５との間の距離に応じて増加することに起因する。
【００７４】
そして、この様なＬＥＤヘッド３１に対して、各ドライバＩＣの基準電圧出力端子ＶＲＥＦ間を接続しておき、例えばドライバＩＣ１に対してのみ、ＯＥビットを値１とした補正データを入力し、他のドライバＩＣ２，ＩＣ３，・・・，ＩＣ２６に対しては、ＯＥビットを値０とした補正データを入力することで、最もノイズ電圧が少ないドライバＩＣ１が基準電圧ＶＲＥＦを発生させることができる。そしてドライバＩＣ１で発生した基準電圧ＶＲＥＦは、基準電圧出力端子ＶＲＥＦを介して各ドライバＩＣ２，ＩＣ３，・・・，ＩＣ２６に供給される。
【００７５】
そして本発明にかかるプリンタ１では、アナログスイッチ素子２９１を用いて制御電圧発生回路１８３に供給される基準電圧ＶＲＥＦの供給元を切り替えることができる為、ノイズ電圧が最も小さいドライバＩＣ１において発生させた基準電圧ＶＲＥＦを、他のドライバＩＣ２，ＩＣ３，・・・，ＩＣ２６の制御電圧発生回路１８３に供給することで、ＬＥＤヘッド３１の耐ノイズ性を向上させることができる。そしてこのとき、デカップリングコンデンサ等のノイズ抑制手段を、電源端子を収納するコネクタ端子部３１３に最も近接したドライバＩＣの近傍に少なくとも１個配置することでかかる効果を得ることができる。またこれにより、各ドライバＩＣ２，ＩＣ３，・・・，ＩＣ２６に対応させてデカップリングコンデンサを配置する必要がなくなり、ＬＥＤヘッド３１の短手方向の長さＬ１を、従来技術と比較して短くし、ＬＥＤヘッドの小型化を図ることができる。またこれに伴い、使用するデカップリングコンデンサの数を減らすことができる為、ＬＥＤヘッド３１のコストを削減することができる。
【００７６】
また、図１１に示した例の如く、配列されたドライバＩＣ１，ＩＣ２，・・・，ＩＣ２６の両端部に、それぞれデカップリングコンデンサ３２３，３２５を配置することによって、ＬＥＤヘッド３１のサイズを大型化することなく、より好適にノイズ電圧を抑制することができる。
【００７７】
次に、本発明の第２の実施の形態について詳細な説明を行う。尚、第２の実施の形態にかかるプリンタは、上述したプリンタ１と同一の構成を有する箇所がある為、該箇所については詳細な説明を省略し、差異のある箇所についてのみ詳細な説明を行う。
【００７８】
第２の実施の形態にかかるプリンタは、プリンタ１の構成に加え、基準電圧発生回路による基準電圧ＶＲＥＦの発生を無効化させる手段を備える。
【００７９】
具体的には、図２０に示す様に、プリンタが備えるドライバＩＣは、基準電圧発生回路２６１に代えて、基準電圧発生回路４０１を備える。
【００８０】
基準電圧発生回路４０１は、図２１に示す様に、上述した基準電圧発生回路２６１の構成に加え、演算増幅器４０３に接続されたパワーダウン入力端子ＰＤを備える。パワーダウン入力端子ＰＤは、ラッチ素子１８７の出力端子Ｑと接続され、ラッチ素子１８７の出力端子からのＯＥ信号を演算増幅器４０３に入力する。そして演算増幅器４０３は、入力されたＯＥ信号に基づいて基準電圧発生回路４０１における消費電力を低下させる。そしてこの様な演算増幅器４０３は、入力されたＯＥ信号がローレベル信号である場合、すなわちアナログスイッチ素子２９１の両端子間を非導通状態とし、基準電圧発生回路４０１から制御電圧発生回路１８３に基準電圧ＶＲＥＦを供給しない場合には、基準電圧発生回路４０１から出力される基準電圧ＶＲＥＦを抑制する。そしてこれにより、基準電圧発生回路４０１の非動作時における消費電力を低減させることができる。
【００８１】
具体的には演算増幅器４０３は、図２２に示す様に、ソース端子が電源ＶＤＤと接続され、互いのゲート端子同士が接続されたＰ型ＭＯＳトランジスタ４０５，４０７，４０９を備える。また、演算増幅器４０３は、ゲート端子が反転入力端子と接続されたＰ型ＭＯＳトランジスタ４１１と、ゲート端子が非反転入力端子と接続されたＰ型ＭＯＳトランジスタ４１３とを備える。また、これらＰ型ＭＯＳトランジスタ４１１，４１３のソース端子は、Ｐ型ＭＯＳトランジスタ４０７のドレーン端子と接続される。そしてＰ型ＭＯＳトランジスタ４１１のドレーン端子は、ソース端子がグランドと接続されたＮ型ＭＯＳトランジスタ４１５のドレーン端子と接続される。一方、Ｐ型ＭＯＳトランジスタ４１３のドレーン端子は、ソース端子がグランドと接続されたＮ型ＭＯＳトランジスタ４１７のドレーン端子と接続される。また、Ｎ型ＭＯＳトランジスタ４１５とＮ型ＭＯＳトランジスタ４１７のゲート端子同士は互いに接続されると共に、Ｐ型ＭＯＳトランジスタ４１１のドレーン端子と接続される。また、非反転入力端子が接続されたＰ型ＭＯＳトランジスタ４１３のドレーン端子は、コンデンサ４１９の一方の端子、及びドレーン端子がコンデンサ４１９の他方の端子と接続されたＮ型ＭＯＳトランジスタ４２１と接続される。また、Ｎ型ＭＯＳトランジスタ４２１のドレーン端子は、Ｐ型ＭＯＳトランジスタ４０９のドレーン端子と接続される。また、Ｐ型ＭＯＳトランジスタ４０５のドレーン端子は、パワーダウン入力端子ＰＤから入力されたＯＥ信号に基づいて駆動するＰ型ＭＯＳトランジスタ４２３のドレーン端子、及び抵抗４２５の一方の端子と接続される。そして抵抗４２５の他方の端子は、ＯＥ信号に基づいて駆動するＮ型ＭＯＳトランジスタ４２７のドレーン端子と接続される。また、パワーダウン入力端子ＰＤは、インバータ４２９の入力端子に接続される。そしてインバータ４２９の出力端子は、演算増幅器４０３の出力端子とグランド間に接続されたＮ型ＭＯＳトランジスタ４３１のゲート端子に接続される。そしてこの様な演算増幅器４０３においては、Ｐ型ＭＯＳトランジスタ４０５には電流Ｉ４が流れ、Ｐ型ＭＯＳトランジスタ４０７には電流Ｉ５が流れ、Ｐ型ＭＯＳトランジスタ４０９には電流Ｉ６が流れるものとする。
【００８２】
この様な演算増幅器４０３のパワーダウン入力端子ＰＤにＯＥ信号としてハイレベル信号が入力されると、Ｐ型ＭＯＳトランジスタ４２３及びＮ型ＭＯＳトランジスタ４２７のゲート端子には、ハイレベル信号が入力される。そしてこれにより、Ｐ型ＭＯＳトランジスタ４２３のソース・ドレーン端子間は非導通状態となり、Ｎ型ＭＯＳトランジスタ４２７のソース・ドレーン端子間は導通状態となる。またこのときインバータ４２９の入力端子にもハイレベル信号が入力される為、Ｎ型ＭＯＳトランジスタ４３１のゲート端子にはローレベル信号が入力され、Ｎ型ＭＯＳトランジスタ４３１のソース・ドレーン端子間は、非導通状態となる。そしてこれにより、Ｐ型ＭＯＳトランジスタ４０５，４０７，４０９を流れる電流Ｉ４，Ｉ５，Ｉ６は所定の値を維持してソース・ドレーン端子間を流れる為、演算増幅器４０３からは基準電圧ＶＲＥＦとして一定の電圧を出力させることができる。
【００８３】
一方で、パワーダウン入力端子ＰＤにローレベル信号が入力された場合、Ｐ型ＭＯＳトランジスタ４２３のソース・ドレーン端子間は導通状態となり、Ｎ型ＭＯＳトランジスタ４２７のソース・ドレーン端子間は非導通状態となる。そしてこれにより、Ｐ型ＭＯＳトランジスタ４０７，４０９のソース・ドレーン端子間の電圧は略０Ｖになる為、電流Ｉ５，Ｉ６は略０Ａとなる。また、Ｎ型ＭＯＳトランジスタ４２７のソース・ドレーン端子間が非導通状態となると、電流Ｉ４も略０Ａとなる。そしてこのときＮ型ＭＯＳトランジスタ４３１のソース・ドレーン端子間が導通状態となる為、演算増幅器４０３の出力端子から出力される基準電圧ＶＲＥＦは０Ｖとなる。この様に、演算増幅器４０３は、アナログスイッチ素子２９１を駆動するＯＥ信号に応じて、アナログスイッチ素子２９１の動作に合せて消費電流を低減させることができる。
【００８４】
この様に、第２の実施の形態によれば、上述したプリンタ１の効果に加え、基準電圧ＶＲＥＦを制御電圧発生回路１８３供給する必要の無いドライバＩＣの基準電圧発生回路４０１をパワーダウン状態に移行させることができる。そしてこれにより、省エネルギー性に優れたドライバＩＣ、ＬＥＤヘッド、及びプリンタを提供することができる。
【００８５】
次に、本発明の第３の実施の形態について詳細な説明を行う。尚、第３の実施の形態にかかるプリンタは、上述した第２の実施の形態にかかるプリンタと同一の構成を有する箇所がある為、該箇所については詳細な説明を省略し、差異のある箇所についてのみ詳細な説明を行う。
【００８６】
第３の実施の形態にかかるプリンタは、第２の実施の形態にかかるプリンタの構成に加え、図２３に示す様に、ノイズ電圧が発生する前の状態で基準電圧Ｖｒｅｆ０を発生させて保持し、保持した電圧を基準電圧ＶＲＥＦとして制御電圧発生回路に供給する基準電圧発生回路５０１を備える。そして基準電圧発生回路５０１には、入力端子ＳＨを介して入力されたラッチ信号ＬＯＡＤ−Ｐに基づいて保持した基準電圧ＶＲＥＦを制御電圧発生回路１８３に入力する。
【００８７】
基準電圧発生回路５０１は、図２４に示す様に、演算増幅器５０３と、入力端子ＳＨと接続されたアナログスイッチ素子５０５と、演算増幅器５０７と、コンデンサ５０９とを備える。この様な基準電圧発生回路５０１は、演算増幅器５０３から出力された基準電圧ＶＲＥＦをコンデンサ５０９に保持させる。そして、アナログスイッチ素子５０５にラッチ信号ＬＯＡＤ−Ｐ及びＯＥ信号が入力されると、コンデンサ５０９に保持された基準電圧ＶＲＥＦを出力する。
【００８８】
具体的には、演算増幅器５０３の出力端子は、自身の反転入力端子の他に、アナログスイッチ素子５０５の一方の端子と接続される。この様な演算増幅器５０３は、上述した演算増幅器４０３と同一の構成を備え、入力されたＯＥ信号に基づいて駆動する。そして演算増幅器５０３の出力結果は、アナログスイッチ素子５０５に入力される。
【００８９】
アナログスイッチ素子５０５は、ラッチ信号ＬＯＡＤ−Ｐが入力される入力端子ＳＨと接続される。また、アナログスイッチ素子５０５の他方の端子は、コンデンサ５０９と接続される。そして、アナログスイッチ素子５０５の両端子間が導通状態にあるときは、演算増幅器５０３の出力電圧は、コンデンサ５０９に保持される。また、コンデンサ５０９は、演算増幅器５０７の非反転入力端子と接続される。
【００９０】
演算増幅器５０７は、演算増幅器４０３と同様にボルテージフォロワ回路を構成すると共に、演算増幅器４０３と同一の構成を備える。そして演算増幅器５０７は、ＯＥ信号が入力された際に、コンデンサ５０９に保持された基準電圧Ｖｒｅｆ０を基準電圧ＶＲＥＦとして出力端子から出力し、制御電圧発生回路１８３に供給する。
【００９１】
コンデンサ５０９は、半導体製造プロセスを用いてドライバＩＣ内に作成されたものであってもよく、また、コンデンサ５０９自体を個別部品として設け、その接続ノードをドライバＩＣ内に設けられた電極パッドと接続する構成としても良い。そして、コンデンサ５０９を個別部品としてドライバＩＣに対して外付けすることで、半導体製造プロセス時に発生する容量の制約を受けることを防止することができる。そして、コンデンサの容量を一定量以上とすることで、ドライバＩＣにノイズ電圧が発生した場合においても出力電圧を安定して保つことが可能となる。
【００９２】
この様な基準電圧発生回路５０１において、ＯＥ信号がハイレベルの状態にあるときに入力端子ＳＨにハイレベル信号が入力されると、アナログスイッチ素子５０５の両端子間は導通状態となる。そして、抵抗２７９の一端に生じた基準電圧Ｖｒｅｆ０は、演算増幅器５０３から出力され、アナログスイッチ素子５０５を介してコンデンサ５０９に供給される。そして、コンデンサは、供給された基準電圧Ｖｒｅｆ０により充電される。そして、コンデンサ５０９の出力電圧は、演算増幅器５０７に供給される。そしてラッチ信号ＬＯＡＤ−Ｐが入力端子ＳＨに入力されている間は、コンデンサ５０９に基準電圧Ｖｒｅｆ０が印加され続け、コンデンサ５０９の電位は追従される。
【００９３】
一方、入力端子ＳＨにローレベル信号が入力されると、アナログスイッチ素子５０５の両端子間は非導通状態となる。そしてこれにより、基準電圧Ｖｒｅｆ０は、演算増幅器５０３以降の回路には供給されない。そしてこのときコンデンサ５０９は、アナログスイッチ素子５０５が非導通状態となる直前に充電された基準電圧Ｖｒｅｆ０に相当する電荷を保持している状態となる。そしてかかる基準電圧Ｖｒｅｆ０は、演算増幅器５０７によって構成されるボルテージフォロワ回路に入力され、基準電圧発生回路５０１は、基準電圧ＶＲＥＦを制御電圧発生回路１８３に供給する。
【００９４】
図２５に示す様に、ＶＤＤ電源におけるノイズ電圧は、クロック信号ＨＤ−ＣＬＫによってシフトレジスタを駆動させている際、すなわちＡＡ部に示す印刷データ信号ＨＤ−ＤＡＴＡ３〜０のシフト時に生じる。そして印刷データ信号ＨＤ−ＤＡＴＡ３〜０のシフト時に基準電圧ＶＲＥＦを発生させようとすると、必然的に該電圧にもノイズ電圧が発生してしまう。
【００９５】
一方、基準電圧発生回路５０１を使用した場合、基準電圧発生回路５０１から制御電圧発生回路１８３に基準電圧ＶＲＥＦが供給されるタイミングは、印刷データ信号ＨＤ−ＤＡＴＡ３〜０の転送後の、印刷データ信号ＨＤ−ＤＡＴＡ３〜０のラッチ時である。すなわち、印刷データ信号ＨＤ−ＤＡＴＡ３〜０がシフトレジスタに格納されると、印刷制御部３は、クロック信号ＨＤ−ＣＬＫが停止し、ＡＢ部に示す様に印刷データ信号ＨＤ−ＤＡＴＡ３〜０をラッチする為のラッチ信号ＬＯＡＤ−Ｐを発生させる。そして基準電圧発生回路５０１は、かかるタイミングで入力端子ＳＨに入力されたラッチ信号ＬＯＡＤ−Ｐに基づいて、基準電圧ＶＲＥＦを制御電圧発生回路１８３に入力する。そしてこのタイミングでは、クロック信号ＨＤ−ＣＬＫが停止していることに起因してドライバＩＣ内部においてデータ伝達が行われておらず、ＡＣ部に示す様に演算増幅器５０７に入力される基準電圧Ｖｒｅｆ０にはノイズ電圧が生じていない。
【００９６】
また、基準電圧発生回路５０１では、基準電圧Ｖｒｅｆ０の発生時点と、基準電圧ＶＲＥＦの発生時点とにおいて一定の時間間隔が生じるが、かかる間隔はごく僅かであり、さらに、ＮＰＮトランジスタ２７３，２７７において検出されるドライバＩＣの温度はＡＤ部に示す様に検出しなおされて修正される為、基準電圧ＶＲＥＦに与える影響は少ない。さらにコンデンサ５０９に充電される電荷は、リーク電流によってゆっくりと放電することになるが、放電時定数は、印刷データ信号ＨＤ−ＤＡＴＡ３〜０の転送周期と比較すると十分に大きいため、かかる電位の変動によって制御電圧の発生に与える影響は少ない。
【００９７】
この様に、第３の実施の形態によれば、上述した第１の実施の形態及び第２の実施の形態の効果に加え、ノイズ電圧の少ない時点でチップ温度を検出して、その値を保持することとしているので、ノイズ電圧による影響をさらに低減させることができる。
【００９８】
尚、本発明は上述の実施の形態に限られるものではなく、各構成は本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００９９】
特に、上述の実施の形態においては、駆動回路として電子写真方式のプリンタのＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２の駆動回路を例に挙げ、また、駆動装置としてＬＥＤヘッドを例に挙げて詳細な説明を行った。しかし、本発明の目的とするところは、複数のＩＣを接続して当該ＩＣ間でデータ転送を行う際のノイズ電圧を低減する点にあるところから、例えばサーマルプリンタにおける発熱抵抗体や、液晶パネル等の表示装置に用いられる種々の駆動回路又は駆動装置について適用することが可能である。
【図面の簡単な説明】
【０１００】
【図１】第１の実施の形態にかかるプリンタのブロック図である。
【図２】同プリンタが備えるＬＥＤヘッドのブロック図である。
【図３】同ＬＥＤヘッドが備えるドライバＩＣの回路図である。
【図４】同ドライバＩＣが備えるメモリセル回路の回路図である。
【図５】同ドライバＩＣが備えるセル選択回路の回路図である。
【図６】同ドライバＩＣが備えるマルチプレクサ回路の回路図である。
【図７】同ドライバＩＣが備える制御回路の回路図である。
【図８】同ドライバＩＣが備える駆動回路の回路図である。
【図９】同ドライバＩＣが備える基準電圧発生回路の回路図である。
【図１０】同ドライバＩＣが備える制御電圧発生回路の回路図である。
【図１１】同ＬＥＤヘッドの平面図である。
【図１２】同ＬＥＤヘッドの要部を拡大した平面図である。
【図１３】同ＬＥＤヘッドの立面図である。
【図１４】同プリンタの動作を示すタイムチャートである。
【図１５】同タイムチャートの要部を拡大したタイムチャートである。
【図１６】同タイムチャートの要部を拡大したタイムチャートである。
【図１７】同タイムチャートの要部を拡大したタイムチャートである。
【図１８】同タイムチャートの要部を拡大したタイムチャートである。
【図１９】同プリンタの動作とノイズの発生を示すタイムチャートである。
【図２０】第２の実施の形態にかかるＬＥＤヘッドの回路図である。
【図２１】同ＬＥＤヘッドが備える基準電圧発生回路の回路図である。
【図２２】同基準電圧発生回路が備える演算増幅器の回路図である。
【図２３】第３の実施の形態にかかるＬＥＤヘッドの回路図である。
【図２４】同ＬＥＤヘッドが備える基準電圧発生回路の回路図である。
【図２５】第３の実施の形態にかかるプリンタの動作とノイズの発生を示すタイムチャートである。
【図２６】従来用いられていたＬＥＤヘッドの平面図である。
【符号の説明】
【０１０１】
１    プリンタ
３    印刷制御部
３１    ＬＥＤヘッド
５１，５３    パワーＭＯＳトランジスタ
６１，６５，６７，６９    ディレイ回路
６３    セレクタ回路
９１，９３    メモリセル回路
１５１    セル選択回路
１８１    メモリ回路
１８３    制御電圧発生回路
２６１    基準電圧発生回路
３０３    マルチプレクサ回路
３１１    プリント配線基板
３１３    コネクタ端子部
３１７    プリント配線
３２３，３２５    デカップリングコンデンサ
３３１    マルチプレクサ回路
４０１    基準電圧発生回路
５０１    基準電圧発生回路
６０５，６０７，・・・，６５７    デカップリングコンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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