(57)【特許請求の範囲】
【請求項１】
低い供給電圧で動作可能な演算増幅器であって、
ゲート端子がＶEEに接続され、ソース端子が電流源に接続され、バルク端子を入力端子とするＰＭＯＳトランジスタの差動対と、
前記ＰＭＯＳトランジスタの差動対のバルク端子に接続され、入力信号を受け取るとともに、前記ＰＭＯＳトランジスタの差動対のバルク端子を駆動するためのソースフォロアデバイスと、
前記ＰＭＯＳトランジスタの差動対に接続される折り返しカスコード回路と、を備え、
前記ソースフォロアデバイスは、バルク端子がＶEEに接続され、ドレイン端子がＶCCに接続され、ゲート端子が前記演算増幅器の入力端子と接続され、ソース端子が前記ＰＭＯＳトランジスタのバルク端子に接続されたデプレッション型ＮＭＯＳトランジスタ対を備えた演算増幅器。
【請求項２】
前記デプレッション型ＮＭＯＳトランジスタそれぞれのソース端子は、前記デプレッション型ＮＭＯＳトランジスタのそれぞれのゲート端子がＶEEに等しい電圧を有するとき、ＶEEよりも高い電圧を有する、請求項１記載の演算増幅器。
【請求項３】
前記デプレッション型ＮＭＯＳトランジスタそれぞれのソース端子は、前記デプレッション型ＮＭＯＳトランジスタのそれぞれのゲート端子がＶCCに等しい電圧を有するとき、ＶCCよりも低い電圧を有する、請求項１記載の演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路に関し、特に、低電圧ＣＭＯＳ差動増幅器入力段を備える増幅器に関する。
【０００２】
【従来の技術】
今日、演算増幅器を包含する電子システムは、一般に、主に低バッテリ電源により、以前よりも低い動作電源を有する。さらに、電源電圧への要求が低減し続ける一方で、ダイナミックレンジへの要件は本質的に一定のままである。幸いなことに、集積回路の各種製造工程により、レールツーレール差動入力段を製作することが可能である。
【０００３】
各種タイプの入力段は、単一の供給電圧源から動作するが、増幅器動作の低電圧制限は、各タイプの入力段および各集積回路製造工程によって異なる。現在の演算増幅器入力段設計は、電圧動作限度を示し、これにより、略１ボルトの最終電圧を有するバッテリによって電源供給される製品への適用が妨げられる。例えば、相補的なバイポーラトランジスタ差動対を用いて、正または負の電源付近で信号を増幅する演算増幅器は、標準的なトランジスタのベースからエミッタへの電圧降下によって課される低動作電圧制限を有する。
【０００４】
レールツーレール入力段についての１つの従来の解決策は、デプレッション型ＭＯＳＦＥＴを用いて、差動入力の増幅を行うというものである。図１は、低電圧演算増幅器用の従来技術による入力段１００を示す概略図である。入力段１００は、２つのＮチャネルデプレッション型ＭＯＳＦＥＴ２および４のゲートに接続される差動入力信号ＶINを含む。ＭＯＳＦＥＴ２のドレインは、電流源６の一端子に接続され、ＭＯＳＦＥＴ４のドレインは電流源８の一方の端子に接続される。電流源６および８双方の第２の端子は、動作電位ＶCCに接続される。ＭＯＳＦＥＴ２および４のソース端子は双方とも、電流シンク１０の一方の端子に接続される一方で、電流シンク１０の他方の端子は、接地基準に接続される。ＭＯＳＦＥＴ２およびＭＯＳＦＥＴ４双方のバルクまたはウェル端子もまた、接地基準に接続される。
【０００５】
【発明が解決しようとする課題】
ＭＯＳＦＥＴ２および４の差動対は、入力信号ＶINを受け取り、入力１４および１６におけるＭＯＳＦＥＴ２および４のドレイン端子からシステムの残りに差動出力電流を生成する。従来技術による入力段１００は、入力トランスコンダクタンスを生成するが、入力段１００の使用が制限される。例えば、入力段１００では、適切な同相範囲を有し、かつ適宜機能するために、入力ＮＭＯＳトランジスタ２および４が、閾値電圧とバルク濃度の特定の組み合わせを有する必要がある。これにより、同相入力範囲が最大化されるように、入力段１００の工程要件が厳しく定義されることになる。
【０００６】
上記を鑑みて、必要とされるのは、バッテリソースから電源供給される広範な用途に使用することができる汎用演算増幅器入力段である。さらに、増幅器入力段は、ほぼレールツーレール性能が可能であり、かつ従来技術による入力段よりも設計の柔軟性を増大することが可能であるべきである。
【０００７】
【課題を解決するための手段】
本発明は、低電圧レールツーレールＣＭＯＳ入力段を提供することで、この必要性に対処する。
【０００８】
【発明の実施の形態】
一実施形態において、低電圧演算増幅器入力段が開示される。該入力段は、差動電流を生成するＰチャネル金属酸化物半導体電界効果（ＰＭＯＳ）トランジスタの差動対を備える。本入力段は、ＰＭＯＳトランジスタの差動対のバルク端子に接続されて入力信号を受け取る、２つのＮチャネルデプレッション型金属酸化物半導体電界効果（ＮＭＯＳ）トランジスタをさらに備える。デプレッション型ＮＭＯＳトランジスタは、さらに、ＰＭＯＳトランジスタの差動対のバルク端子を駆動するために、ソースフォロアデバイスとして機能する。
【０００９】
別の実施形態において、低電圧演算増幅器の入力段から出力信号を提供する方法が開示される。本方法は、入力信号をＰＭＯＳトランジスタの差動対のバルク端子に接続された２つのＮＭＯＳトランジスタに提供することを含む。本方法は、ＰＭＯＳトランジスタの差動対を用いて、第１および第２の交流電流信号を提供することをさらに含む。
【００１０】
低電圧演算増幅器入力段用の入力段を備える特定用途向け集積回路（ＡＳＩＣ）が開示される。本ＡＳＩＣは、差動出力電流を生成する、Ｐチャネル金属酸化物半導体電界効果（ＰＭＯＳ）トランジスタの差動対を備える。本ＡＳＩＣは、ＰＭＯＳトランジスタの差動対のバルク端子に接続されて入力信号を受け取る、２つのＮチャネルデプレッション型金属酸化物半導体電界効果（ＮＭＯＳ）トランジスタをさらに備える。デプレッション型ＮＭＯＳトランジスタは、さらに、ＰＭＯＳトランジスタの差動対のバルク端子を駆動するために、ソースフォロアデバイスとして機能する。
【００１１】
さらに別の実施形態において、低電圧演算増幅器入力段が開示される。本入力段は、差動電流を生成するＮＭＯＳトランジスタの差動対を備える。本入力段は、ＮＭＯＳトランジスタの差動対のバルク端子に接続されて入力信号を受け取る、２つのデプレッション型ＰＭＯＳトランジスタをさらに備える。デプレッション型ＰＭＯＳトランジスタは、さらに、ＮＭＯＳトランジスタの差動対のバルク端子を駆動するために、ソースフォロアデバイスとして機能する。
【００１２】
さらに別の実施形態において、低電圧演算増幅器入力段が開示される。本入力段は、差動電流を生成するＮＭＯＳトランジスタの差動対を備える。本入力段は、ＮＭＯＳトランジスタの差動対のバルク端子に接続されて入力信号を受け取る、２つのＪＦＥＴトランジスタをさらに備える。ＪＦＥＴトランジスタは、さらに、ＮＭＯＳトランジスタの差動対のバルク端子を駆動するために、ソースフォロアデバイスとして機能する。
【００１３】
有利なことに、本発明は、低電力バッテリソースから電源供給される用途を含む、広範な用途に使用することができる汎用演算増幅器入力段を提供する。さらに、本発明の入力段は、レールツーレールのパフォーマンスが可能であり、かつ従来技術による入力段よりも設計の柔軟性を増大することが可能である。
【００１４】
【実施例】
低電圧レールツーレールＣＭＯＳ入力段についての発明が、開示される。以下の説明において、本発明の完全な理解を提供するために、多数の具体的な詳細が記載される。しかし、当業者には、これら具体的な詳細のすべてまたはいくつかなしでも、本発明を実施しうることが理解されよう。他の例では、本発明を不必要に曖昧にしないために、周知の工程ステップについては詳細に説明していない。
【００１５】
図１については、従来技術に関して説明した。図２は、本発明の一実施形態による演算増幅器１５０を示すブロック図である。演算増幅器１５０は、入力段２００と、出力段２０１と、を備える。
【００１６】
動作において、入力段２００は、差動入力信号ＶINを受け取る。次に、入力段２００は、差動入力信号を出力信号に変換してから、その出力信号を出力段２０１に与える。出力段２０１は、入力段出力信号を受け取り、これを増幅された出力電圧ＶOに変換する。
【００１７】
出力段２０１は、レールツーレール性能を提供し、かつ単一のＶGS電圧と同程度に低い電源で動作可能である。次により詳細に説明するように、出力段２０１は、出力シンク回路およびソース回路を用いて、この機能性を可能にする。
【００１８】
図３は、本発明の一実施形態による入力段２００のブロック図である。入力段２００は、電圧入力回路２０２と、該電圧入力回路２０２に接続されたトランスコンダクタンス回路２０４と、を備える。電圧入力回路２０２は、差動入力信号ＶINを受けとる一方で、トランスコンダクタンス回路２０４は、差動電流Ｉ0をシステムの残り、例えば演算増幅器に提供する。
【００１９】
ＶCCおよびＶEEを含む、増幅器の同相範囲全体にわたる差動入力電圧に基づいて、電流を生成することが望ましい。したがって、動作において、入力段２００は、低電力バッテリソースに必要であることが多い、低電圧でのレールツーレール動作のための電力を提供する。従来のトランスコンダクタンス回路は、ＶCCおよびＶEEを含まない、一般に、電流を生成することが可能な入力同相電圧範囲が限られている。しかし、本発明は、電圧入力回路２０２により、トランスコンダクタンス回路２０４が略ＶEEからＶCCまでの電圧範囲にわたって電流を生成することができるため、略完全なレールツーレール性能を可能にする。
【００２０】
図４は、本発明の別の実施形態による入力段３００を示す概略図である。入力段３００は、電圧入力回路２０２と、トランスコンダクタンス回路２０４と、を備える。電圧入力回路２０２は、デプレッション型ＮＭＯＳトランジスタ３０２と、デプレッション型ＮＭＯＳトランジスタ３０４と、を備える。デプレッション型ＮＭＯＳトランジスタ３０２および３０４のドレインは、ＶCCに接続され、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のソースは、トランスコンダクタンス回路２０４に接続される。最後に、差動入力信号ＶINは、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のゲートを通して、電圧入力回路２０２に提供される。
【００２１】
使用中、デプレッション型ＮＭＯＳトランジスタ３０２および３０４は、トランスコンダクタンス電流回路２０４を駆動するため、ソースフォロアデバイスとして用いられる。有利なことに、デプレッション型ＮＭＯＳトランジスタ３０２および３０４は、ゲート電圧がＶEEに等しいとき、ＶEEよりも高いソース電位を有する。さらに、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のゲート電圧がＶCCに近いとき、これらトランジスタにおけるバックゲート効果により、閾値が正になるため、ソース電圧がゲート電圧より低くなる。次により詳細に説明するように、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のこの特性により、本発明の入力段がＶCCおよびＶEEを含む、同相電圧範囲にわたって動作可能になる。
【００２２】
図５は、本発明の一実施形態による、デプレッション型ＮＭＯＳトランジスタのソース電圧対ゲート電圧のプロットを示すグラフ４００である。グラフ４００は、電圧ゲート軸４０２と、電圧ソース軸４０４と、ゲート電圧に対するソース電圧４０６のプロットと、を含む。グラフ４００に示すように、ゲート電圧がＶEEにあるとき、ソース電圧は、正の約２００ｍＶであり、ゲート電圧が１Ｖにあるとき、ソース電圧は約９００ｍＶである。したがって、本発明のデプレッション型ＮＭＯＳトランジスタのソース範囲は、約２００ｍＶから９００ｍＶであり、次により詳細に説明するように、この範囲でこれらのデバイスがＰＭＯＳトランジスタのバルク端子を駆動可能である。本質的に、デプレッション型ＮＭＯＳトランジスタは、実寸大の入力電圧を供給電圧ＶCCおよびＶEE内の範囲に縮める。
【００２３】
デプレッション型ＮＭＯＳトランジスタは、概して、ゲート、ドレイン、ソース、およびバルクと表される４つの端子を有するシリコン基板上に構築される。
処理マスク層は、ソースおよびドレイン領域を形成するために砒素等のＮ型ドーピング材料をシリコン中に注入する領域を画定する。ＭＯＳゲート領域もまた、ゲート導電体とゲート酸化物がソース領域およびドレイン領域を物理的に分離するように、処理マスク層によって画定される。Ｎチャネルソースおよびドレイン領域は、ボロン等、Ｐ型材料注入を受けるウェル領域内又は、Ｐ型基板領域内にその領域を作られる。ウェル領域又は、基板領域の背景濃度が、ソースからバルクへの電圧によって決定される閾値電圧における変化を制御するバックゲート効果を決定する。アルミニウム金属等の低抵抗導電材料は、ゲート端子、ソース端子、ドレイン端子、およびバルク端子に電気接続を提供する。
【００２４】
図６Ａは、本発明の一実施形態による低電圧レールツーレールＣＭＯＳ入力段５００の概略図である。入力段５００は、電圧入力回路２０２と、トランスコンダクタンス回路２０４と、を備える。電圧入力回路２０２は、デプレッション型ＮＭＯＳトランジスタ３０２と、デプレッション型ＮＭＯＳトランジスタ３０４と、を備える。デプレッション型ＮＭＯＳトランジスタ３０２および３０４のドレインは、ＶCCに接続され、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のソースは、トランスコンダクタンス回路２０４に接続される。最後に、差動入力信号ＶINは、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のゲートを通して、電圧入力回路２０２に提供される。
【００２５】
使用中、デプレッション型ＮＭＯＳトランジスタ３０２および３０４は、トランスコンダクタンス回路２０４を駆動するため、ソースフォロアデバイスとして用いられる。有利なことに、デプレッション型ＮＭＯＳトランジスタ３０２および３０４は、ゲート電圧がＶEEに等しいとき、ＶEEよりも高いソース電位を有する。さらに、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のゲート電圧がＶCCに近いとき、これらトランジスタにおけるバックゲート効果により、閾値が正になるため、ソース電圧がゲート電圧より低くなる。デプレッション型ＮＭＯＳトランジスタ３０２および３０４のこの特性により、本発明の入力段が略レールツーレールで動作可能になる。
【００２６】
トランスコンダクタンス回路２０４は、ＰＭＯＳトランジスタの差動対５０２および５０４を備える。ＰＭＯＳトランジスタ５０２および５０４のゲートは、接地基準ＶEEに接続され、ＰＭＯＳトランジスタ５０２および５０４のソースは、電流源５０６に接続される。ＰＭＯＳトランジスタ５０２および５０４のドレインは、差動出力Ｉ0を演算増幅器等のシステムの残りに提供する。最後に、ＰＭＯＳトランジスタ５０２のバルク端子は、デプレッション型ＮＭＯＳトランジスタ３０２のソースに接続され、ＰＭＯＳトランジスタ５０４のバルク端子は、デプレッション型ＮＭＯＳトランジスタ３０４のソースに接続される。
【００２７】
本質的に、ＶCCおよびＶEEを含む、増幅器の同相範囲全体にわたる差動入力電圧に基づいて、電流を生成することが望ましい。本発明は、ＰＭＯＳトランジスタの差動対５０２および５０４バルク端子を駆動して、ゲートを接地基準に接続することで、これに対処する。したがって、動作において、デプレッション型ＮＭＯＳトランジスタ３０２および３０４は、ＰＭＯＳトランジスタ５０２および５０４のバルク端子を駆動するため、ソースフォロアデバイスとして利用される。ソースフォロアＮＭＯＳトランジスタ３０２および３０４を介して、ＰＭＯＳトランジスタ５０２および５０４のバルク電圧を変調することで、トランジスタ５０２および５０４のチャネルが、増幅器に対する入力トランスコンダクタンスを生成するために十分に変調される。
【００２８】
トランジスタ５０２および５０４のバルク端子は、ＰＭＯＳトランジスタへの別のゲート入力として扱うことができるため、本発明が、ＶCCからＶEEの入力同相モード範囲全体にわたって動作することが可能になる。本発明において、電流を生成可能な電圧の範囲は、デプレッション型トランジスタの入力範囲に一致する。
【００２９】
ＮＭＯＳトランジスタ３０２および３０４のバルク端子はＶEEに接続されるため、これらトランジスタのゲート電圧がＶEEに等しいとき、ソース電圧が正（すなわち、ゲートよりも高く）になる。さらに、ゲート電圧トランジスタ３０２および３０４がＶCC近くに移るとき、これらトランジスタにおけるバックゲート効果により、閾値電圧が正になるため、図５を参照して上述したように、ソース電圧がゲート電圧より低くなる。
【００３０】
これらのデプレッション型デバイスは、本発明では、トランスコンダクタンスの制御よりもむしろ、主に電圧レベルシフタ用に用いられる。これにより、従来技術の構成で可能な柔軟性よりも、柔軟性を大きくすることができる。例えば、本デバイスは、異なるサイズを有してもよいため、演算増幅器の帯域幅に影響を及ぼさずに、異なるトランスコンダクタンスを有することができる。これは、差動対トランジスタ５０２および５０４における電流およびこれらデバイスのサイズが、出力段２０１における補償回路と共に、演算増幅器の帯域幅を設定するからである。
【００３１】
図６Ｂは、本発明の別の実施形態による、低電圧レールツーレールＣＭＯＳ入力段６００の概略図である。図６Ｂにおける実施形態は、図６Ａの実施形態と対をなすものである。入力段６００は、電圧入力回路６０２と、トランスコンダクタンス回路６０４と、を備える。図６Ｂにおける電圧入力回路６０２は、ＰＭＯＳトランジスタ３０８および３１０を備える。また、トランスコンダクタンス回路６０４は、ＮＭＯＳトランジスタの差動対５１０および５１２を備える。当業者には明らかなように、図６Ｂの実施形態は、図６Ａの実施形態と同様に実行する。さらに別の実施形態において、図６ＢにおけるＰＭＯＳトランジスタをＪＦＥＴトランジスタで置換することができる。
【００３２】
図６Ａの実施形態か、または図６Ｂの実施形態かの選択は、本質的に、実施されている工程によって決まる。工程に応じて、該実施形態のうちの一方のほうが実施しやすいことがある。しかし、双方とも本質的に同じ機能を提供する。
【００３３】
図７は、本発明の別の実施形態による、１ボルトレールツーレールＣＭＯＳ入力段７００を示す概略図である。入力段７００は、デプレッション型ＮＭＯＳトランジスタ３０２と、デプレッション型ＮＭＯＳトランジスタ３０４と、トランスコンダクタンス回路２０４と、を備える。デプレッション型ＮＭＯＳトランジスタ３０２および３０４のドレインは、ＶCCに接続され、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のソースは、トランスコンダクタンス回路２０４に接続される。最後に、差動入力信号ＶINは、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のゲートを通して提供される。
【００３４】
使用中、デプレッション型ＮＭＯＳトランジスタ３０２および３０４は、トランスコンダクタンス回路２０４を駆動するため、ソースフォロアデバイスとして用いられる。有利なことに、デプレッション型ＮＭＯＳトランジスタ３０２および３０４は、ゲート電圧がＶEEに等しいとき、ＶEEよりも高いソース電位を有する。さらに、デプレッション型ＮＭＯＳトランジスタ３０２および３０４のゲート電圧がＶCCに近いとき、これらトランジスタにおけるバックゲート効果により、閾値が正になるため、ソース電圧がゲート電圧より低くなる。デプレッション型ＮＭＯＳトランジスタ３０２および３０４のこの特性により、本発明の入力段が略レールツーレールで動作可能になる。
【００３５】
トランスコンダクタンス回路２０４は、ＰＭＯＳトランジスタの差動対５０２および５０４を備える。ＰＭＯＳトランジスタ５０２および５０４のゲートは、接地基準ＶEEに接続され、ＰＭＯＳトランジスタ５０２および５０４のソースは、電流源５０６に接続される。ＰＭＯＳトランジスタ５０２および５０４のドレインは、差動出力電流Ｉ0を演算増幅器等システムの残りに提供する。最後に、ＰＭＯＳトランジスタ５０２のバルク端子は、デプレッション型ＮＭＯＳトランジスタ３０２のソースに接続され、ＰＭＯＳトランジスタ５０４のバルク端子は、デプレッション型ＮＭＯＳトランジスタ３０４のソースに接続される。
【００３６】
本質的に、ＶCCおよびＶEEを含む、増幅器の同相範囲全体にわたる差動入力電圧に基づいて、電流を生成することが望ましい。本発明は、ＰＭＯＳトランジスタの差動対５０２および５０４のバルク端子を駆動して、ゲートを接地基準に接続することで、これに対処する。したがって、動作において、デプレッション型ＮＭＯＳトランジスタ３０２および３０４は、ＰＭＯＳトランジスタ５０２および５０４のバルク端子を駆動するため、ソースフォロアデバイスとして利用される。ソースフォロアＮＭＯＳトランジスタ３０２および３０４を介して、ＰＭＯＳトランジスタ５０２および５０４のバルク電圧を変調することで、ＰＭＯＳトランジスタ５０２および５０４のチャネルが、増幅器に対する入力トランスコンダクタンスを生成するために十分に変調される。
【００３７】
ＰＭＯＳトランジスタ５０２および５０４のバルク端子は、ＰＭＯＳトランジスタへの別のゲート入力として扱うことができるため、本発明が、ＶCCからＶEEの入力同相範囲全体にわたって動作することが可能になる。本発明において、電流を生成可能な電圧の範囲は、デプレッション型トランジスタの入力範囲に一致する。
【００３８】
ＮＭＯＳトランジスタ３０２および３０４のバルク端子はＶEEに接続されるため、これらトランジスタのゲート電圧がＶEEに等しいとき、ソース電圧が正（すなわち、ゲートよりも高く）になる。さらに、ゲート電圧トランジスタ３０２および３０４がＶCC近くに移るとき、これらトランジスタにおけるバックゲート効果により、閾値電圧が正になるため、図５を参照して上述したように、ソース電圧がゲート電圧より低くなる。
【００３９】
入力段７００は、電流源として動作するＮＭＯＳトランジスタ７０２および７０４と、ＰＭＯＳトランジスタ７０６および７０８を有する電流ミラー７０５と、ＮＭＯＳトランジスタ７１０および７１２を有する折り返しカスコード７０９と、をさらに備える。動作において、電流ミラー７０５は、出力Ｖ0に対して差動からシングルエンドへの変換を行うために用いられ、この場合、トランジスタ７１４および７１６は、電流源として機能する。トランスコンダクタンス回路２０４からの電流は、トランジスタ７１４および７１６のドレイン電流から差し引かれる。次に、差動電流が、折り返しカスコード７０９に適用され、ここで、トランジスタ７１２からの電流が電流ミラー７０５によって複製され、出力Ｖ0においてトランジスタ７１０における電流と比較される。
【００４０】
本発明について、いくつかの好ましい実施形態に関して説明したが、本発明の範囲内にありうる多くの代替、変更、および同等物がある。また、本発明の実施の代替方法および装置が数多くあることにも留意されたい。したがって、以下に添付する特許請求の範囲は、本発明の精神および範囲内にあるかかるすべての代替、変更、および同等物を包含するものと解釈されるよう意図される。
【００４１】
【発明の効果】
【図面の簡単な説明】
【図１】低電圧演算増幅器のための従来技術による入力段を示す概略図である。
【図２】本発明の一実施形態による演算増幅器を示すブロック図である。
【図３】本発明の一実施形態による入力段を示すブロック図である。
【図４】本発明の別の実施形態による入力段を示す概略図である。
【図５】本発明の一実施形態による、デプレッション型ＮＭＯＳトランジスタのソース電圧対ゲート電圧のプロットを示すグラフである。
【図６】本発明の一実施形態による、低電圧レールツーレールＣＭＯＳ入力段の概略図である。
【図７】本発明の別の実施形態による、１ボルトレールツーレールＣＭＯＳ入力段を示す概略図である。
【符号の説明】
２、４  ＭＯＳＦＥＴ
６、８  電流源
１０  電流シンク
１４，１６  入力
１００  入力段
１５０  演算増幅器
２００  入力段
２０１  出力段
２０２  電圧入力回路
２０４  トランスコンダクタンス回路
３００  入力段
３０２、３０４  デプレッション型ＮＭＯＳトランジスタ
４０６  ソース電圧
５００  入力段
【図１】
0004578703.tif 000002
【図２】
0004578703.tif 000003
【図３】
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【図４】
0004578703.tif 000005
【図５】
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【図６】
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【図７】
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